(57)【要約】【課題】  低消費電力化、設計期間の短縮化、及び複数の用途に対してシステム構成を変更することができる論理集積回路及びその情報処理方法を提供する。【解決手段】  特定の機能を有する機能ブロックであるコンポーネントの集合であるコンポーネント群と、コンポーネント群の各コンポーネントの動作条件及びコンポーネント間の接続情報を含むパラメータが格納されている記憶部と、コンポーネント群の各コンポーネントに動作条件及びコンポーネント間の接続情報を含むパラメータを設定する制御部と、コンポーネント群の動作を規定するクロックを生成し、各部に供給するクロック生成部と、コンポーネント群の動作タイミングを制御するタイミング制御部とから論理集積回路１を構成する。【選択図】  図７
2005084732.tif 000002
【特許請求の範囲】
【請求項１】
特定の機能を有する機能ブロックであるコンポーネントの集合であるコンポーネント群と、
前記コンポーネント群の各コンポーネントの動作条件及びコンポーネント間の接続情報を含むパラメータが格納されている記憶部と、
前記コンポーネント群の各コンポーネントに動作条件及びコンポーネント間の接続情報を含むパラメータを設定する制御部と、
前記コンポーネント群の動作を規定するクロックを生成し、各部に供給するクロック生成部と、
前記コンポーネント群の動作タイミングを制御するタイミング制御部と
を有することを特徴とする論理集積回路。
【請求項２】
前記各コンポーネントは、
入力信号を取り込み、一時的に保持し、出力する入力インタフェース部と、
前記制御部により設定された前記パラメータを保持する記憶部と、
前記入力インタフェース部を介して入力されたデータを前記記憶部に保持された前記パラメータによって割り当てられた機能により処理する演算部と、
前記演算部から出力されるデータを一時的に保持し、外部に出力する出力インタフェース部と
を有しており、
前記入力インタフェース部、前記演算部、又は、前記出力インタフェース部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作する
ことを特徴とする請求項１に記載の論理集積回路。
【請求項３】
前記各コンポーネントは、
入力信号を取り込み、一時的に保持し、出力する入力インタフェース部と、
前記制御部により設定された前記パラメータを保持する記憶部と、
前記入力インタフェース部を介して入力されたデータを前記記憶部に保持された前記パラメータによって割り当てられた機能により処理し、外部に出力する演算部と
を有しており、
前記入力インタフェース部、又は、前記演算部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作する
ことを特徴とする請求項１に記載の論理集積回路。
【請求項４】
前記各コンポーネントは、
前記制御部により設定された前記パラメータを保持する記憶部と、
入力信号を取り込み、前記記憶部に保持された前記パラメータによって割り当てられた機能により処理する演算部と、
前記演算部から出力されるデータを一時的に保持し、外部に出力する出力インタフェース部と
を有しており、
前記演算部、又は、前記出力インタフェース部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作する
ことを特徴とする請求項１に記載の論理集積回路。
【請求項５】
前記入力インタフェース部は、
入力されるデータを一時的に保持し、出力するＲＡＭと、
前記ＲＡＭにデータが入力されるメモリエリアを指定するための入力アドレスを生成する入力アドレス生成部と、
前記ＲＡＭから出力されるデータが格納されているメモリエリアを指定するための出力アドレスを生成する出力アドレス生成部と
を有しており、
前記入力アドレス生成部、前記出力アドレス生成部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号に基づいて動作する
ことを特徴とする請求項１から請求項４のいずれかの項に記載の論理集積回路。
【請求項６】
前記出力インタフェース部は、
入力されるデータを一時的に保持し、出力するＲＡＭと、
前記ＲＡＭにデータが入力されるメモリエリアを指定するための入力アドレスを生成する入力アドレス生成部と、
前記ＲＡＭから出力されるデータが格納されているメモリエリアを指定するための出力アドレスを生成する出力アドレス生成部と
を有しており、
前記入力アドレス生成部、前記出力アドレス生成部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した演算制御信号、出力制御信号に基づいて動作する
ことを特徴とする請求項１から請求項４のいずれかの項に記載の論理集積回路。
【請求項７】
特定の機能を有する機能ブロックであるコンポーネントの集合であるコンポーネント群と、前記コンポーネント群の各コンポーネントの動作条件及びコンポーネント間の接続情報を含むパラメータが格納されている記憶部と、前記コンポーネント群の各コンポーネントに動作条件及びコンポーネント間の接続情報を含むパラメータを設定する制御部と、前記コンポーネント群の動作を規定するクロックを生成し、各部に供給するクロック生成部とを有する論理集積回路における情報処理方法であって、
タイミング制御部が、前記コンポーネント群の動作タイミングを制御する
ことを特徴とする情報処理方法。
【請求項８】
前記各コンポーネントは、入力信号を取り込み、一時的に保持し、出力する入力インタフェース部と、前記制御部により設定された前記パラメータを保持する記憶部と、前記入力インタフェース部を介して入力されたデータを前記記憶部に保持された前記パラメータによって割り当てられた機能により処理する演算部と、前記演算部から出力されるデータを一時的に保持し、外部に出力する出力インタフェース部とを有しており、
前記入力インタフェース部、前記演算部、又は、前記出力インタフェース部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作する
ことを特徴とする請求項７に記載の情報処理方法。
【請求項９】
前記各コンポーネントは、入力信号を取り込み、一時的に保持し、出力する入力インタフェース部と、前記制御部により設定された前記パラメータを保持する記憶部と、前記入力インタフェース部を介して入力されたデータを前記記憶部に保持された前記パラメータによって割り当てられた機能により処理し、外部に出力する演算部とを有しており、
前記入力インタフェース部、又は、前記演算部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作する
ことを特徴とする請求項７に記載の情報処理方法。
【請求項１０】
前記各コンポーネントは、前記制御部により設定された前記パラメータを保持する記憶部と、入力信号を取り込み、前記記憶部に保持された前記パラメータによって割り当てられた機能により処理する演算部と、前記演算部から出力されるデータを一時的に保持し、外部に出力する出力インタフェース部とを有しており、
前記演算部、又は、前記出力インタフェース部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作する
ことを特徴とする請求項７に記載の情報処理方法。
【請求項１１】
前記入力インタフェース部は、入力されるデータを一時的に保持し、出力するＲＡＭと、
前記ＲＡＭにデータが入力されるメモリエリアを指定するための入力アドレスを生成する入力アドレス生成部と、前記ＲＡＭから出力されるデータが格納されているメモリエリアを指定するための出力アドレスを生成する出力アドレス生成部とを有しており、
前記入力アドレス生成部、前記出力アドレス生成部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号に基づいて動作する
ことを特徴とする請求項７から請求項１０のいずれかの項に記載の情報処理方法。
【請求項１２】
前記出力インタフェース部は、入力されるデータを一時的に保持し、出力するＲＡＭと、前記ＲＡＭにデータが入力されるメモリエリアを指定するための入力アドレスを生成する入力アドレス生成部と、前記ＲＡＭから出力されるデータが格納されているメモリエリアを指定するための出力アドレスを生成する出力アドレス生成部とを有しており、
前記入力アドレス生成部、前記出力アドレス生成部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した演算制御信号、出力制御信号に基づいて動作する
ことを特徴とする請求項７から請求項１０のいずれかの項記載の情報処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理集積回路及びその情報処理方法に関する。
【背景技術】
【０００２】
従来、プログラマブル論理回路の再構成に関する技術が存在する。
例えば、特許文献１には、マトリクス状に配置された複数の論理ブロックを有するプログラマブル論理回路上に再構成する回路を構成するための情報と再構成しない回路を構成するための情報とを含んだ回路情報を記憶しておき、この回路情報に基づいて、プログラマブル論理回路上に再構成する回路をプログラマブル論理回路の１以上の論理ブロック列で構成された列領域又は１以上の論理ブロック行で構成された行領域にまとめて構成することが開示されている。これにより、プログラマブル論理回路の再構成に要する時間を短縮し、効率よく処理を行うことができる。
また特許文献２には、再構成可能なプログラマブル論理回路装置における未使用リソース領域の削減と、グローバル配線遅延の低減のために、複数の小さいサイズ（粒度小）のＳセルからなるＳセル群と、複数の大きいサイズ（粒度大）のＬセルからなるＬセル群とを、互い違いに２次元配置してプログラマブル論理回路装置を構成することが開示されている。これにより、セルの粒度が大きい場合よりも未使用リソース領域を削減することができ、セルの粒度が小さい場合よりもグローバル配線数を削減して、グローバル配線で生じる遅延時間を削減することができる。
【特許文献１】特開２００２−２０８６３８号公報
【特許文献２】特開２００２−１６４８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述したようなプログラマブル論理回路においては、低消費電力化を図ることは難しいという問題点がある。
また、用途をより限定した場合や特定の複数の用途に変更できれば良い場合には、高コストになるという問題点がある。
【０００４】
本発明は、このような事情を考慮してなされたものであり、第１の目的は、低消費電力化、設計期間の短縮化、及び複数の用途に対してシステム構成を変更することができる論理集積回路及びその情報処理方法を提供することにある。
また、第２の目的は、高機能である通信手順を簡略化し、その構成を小型化、簡単化して用途が限定された複数のシステムに適応することができる論理集積回路及びその情報処理方法を提供することにある。
【課題を解決するための手段】
【０００５】
この発明は上記の課題を解決すべくなされたもので、本発明は、特定の機能を有する機能ブロックであるコンポーネントの集合であるコンポーネント群と、前記コンポーネント群の各コンポーネントの動作条件及びコンポーネント間の接続情報を含むパラメータが格納されている記憶部と、前記コンポーネント群の各コンポーネントに動作条件及びコンポーネント間の接続情報を含むパラメータを設定する制御部と、前記コンポーネント群の動作を規定するクロックを生成し、各部に供給するクロック生成部と、前記コンポーネント群の動作タイミングを制御するタイミング制御部とを有することを特徴とする。
【０００６】
また、本発明は、前記各コンポーネントは、入力信号を取り込み、一時的に保持し、出力する入力インタフェース部と、前記制御部により設定された前記パラメータを保持する記憶部と、前記入力インタフェース部を介して入力されたデータを前記記憶部に保持された前記パラメータによって割り当てられた機能により処理する演算部と、前記演算部から出力されるデータを一時的に保持し、外部に出力する出力インタフェース部とを有しており、前記入力インタフェース部、前記演算部、又は、前記出力インタフェース部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作することを特徴とする。
【０００７】
また、本発明は、前記各コンポーネントは、入力信号を取り込み、一時的に保持し、出力する入力インタフェース部と、前記制御部により設定された前記パラメータを保持する記憶部と、前記入力インタフェース部を介して入力されたデータを前記記憶部に保持された前記パラメータによって割り当てられた機能により処理し、外部に出力する演算部とを有しており、前記入力インタフェース部、又は、前記演算部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作することを特徴とする。
【０００８】
また、本発明は、前記各コンポーネントは、前記制御部により設定された前記パラメータを保持する記憶部と、入力信号を取り込み、前記記憶部に保持された前記パラメータによって割り当てられた機能により処理する演算部と、前記演算部から出力されるデータを一時的に保持し、外部に出力する出力インタフェース部とを有しており、前記演算部、又は、前記出力インタフェース部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作することを特徴とする。
【０００９】
また、本発明は、前記入力インタフェース部は、入力されるデータを一時的に保持し、出力するＲＡＭと、前記ＲＡＭにデータが入力されるメモリエリアを指定するための入力アドレスを生成する入力アドレス生成部と、前記ＲＡＭから出力されるデータが格納されているメモリエリアを指定するための出力アドレスを生成する出力アドレス生成部とを有しており、前記入力アドレス生成部、前記出力アドレス生成部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号に基づいて動作することを特徴とする。
【００１０】
また、本発明は、前記出力インタフェース部は、入力されるデータを一時的に保持し、出力するＲＡＭと、前記ＲＡＭにデータが入力されるメモリエリアを指定するための入力アドレスを生成する入力アドレス生成部と、前記ＲＡＭから出力されるデータが格納されているメモリエリアを指定するための出力アドレスを生成する出力アドレス生成部とを有しており、前記入力アドレス生成部、前記出力アドレス生成部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した演算制御信号、出力制御信号に基づいて動作することを特徴とする。
【００１１】
また、本発明は、特定の機能を有する機能ブロックであるコンポーネントの集合であるコンポーネント群と、前記コンポーネント群の各コンポーネントの動作条件及びコンポーネント間の接続情報を含むパラメータが格納されている記憶部と、前記コンポーネント群の各コンポーネントに動作条件及びコンポーネント間の接続情報を含むパラメータを設定する制御部と、前記コンポーネント群の動作を規定するクロックを生成し、各部に供給するクロック生成部とを有する論理集積回路における情報処理方法であって、タイミング制御部が、前記コンポーネント群の動作タイミングを制御することを特徴とする。
【００１２】
また、本発明は、前記各コンポーネントは、入力信号を取り込み、一時的に保持し、出力する入力インタフェース部と、前記制御部により設定された前記パラメータを保持する記憶部と、前記入力インタフェース部を介して入力されたデータを前記記憶部に保持された前記パラメータによって割り当てられた機能により処理する演算部と、前記演算部から出力されるデータを一時的に保持し、外部に出力する出力インタフェース部とを有しており、前記入力インタフェース部、前記演算部、又は、前記出力インタフェース部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作することを特徴とする。
【００１３】
また、本発明は、前記各コンポーネントは、入力信号を取り込み、一時的に保持し、出力する入力インタフェース部と、前記制御部により設定された前記パラメータを保持する記憶部と、前記入力インタフェース部を介して入力されたデータを前記記憶部に保持された前記パラメータによって割り当てられた機能により処理し、外部に出力する演算部とを有しており、前記入力インタフェース部、又は、前記演算部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作することを特徴とする。
【００１４】
また、本発明は、前記各コンポーネントは、前記制御部により設定された前記パラメータを保持する記憶部と、入力信号を取り込み、前記記憶部に保持された前記パラメータによって割り当てられた機能により処理する演算部と、前記演算部から出力されるデータを一時的に保持し、外部に出力する出力インタフェース部とを有しており、前記演算部、又は、前記出力インタフェース部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号、出力制御信号に基づいて動作することを特徴とする。
【００１５】
また、本発明は、前記入力インタフェース部は、入力されるデータを一時的に保持し、出力するＲＡＭと、前記ＲＡＭにデータが入力されるメモリエリアを指定するための入力アドレスを生成する入力アドレス生成部と、前記ＲＡＭから出力されるデータが格納されているメモリエリアを指定するための出力アドレスを生成する出力アドレス生成部とを有しており、前記入力アドレス生成部、前記出力アドレス生成部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した入力制御信号、演算制御信号に基づいて動作することを特徴とする。
【００１６】
また、本発明は、前記出力インタフェース部は、入力されるデータを一時的に保持し、出力するＲＡＭと、前記ＲＡＭにデータが入力されるメモリエリアを指定するための入力アドレスを生成する入力アドレス生成部と、前記ＲＡＭから出力されるデータが格納されているメモリエリアを指定するための出力アドレスを生成する出力アドレス生成部とを有しており、前記入力アドレス生成部、前記出力アドレス生成部は、前記タイミング制御部が前記演算部における処理遅延を付加して出力した演算制御信号、出力制御信号に基づいて動作することを特徴とする。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、特定の機能を有する機能ブロックであるコンポーネントの集合であるコンポーネント群と、コンポーネント群の各コンポーネントの動作条件及びコンポーネント間の接続情報を含むパラメータが格納されている記憶部と、コンポーネント群の各コンポーネントに動作条件及びコンポーネント間の接続情報を含むパラメータを設定する制御部と、コンポーネント群の動作を規定するクロックを生成し、各部に供給するクロック生成部と、コンポーネント群の動作タイミングを制御するタイミング制御部とを有する。
したがって、各コンポーネントの動作タイミングが一括して制御できるため、複数の用途に対してシステム構成を変更することができる効果が得られる。また、従来に比較して細かな同期制御を実現するため、不要な電力を確実に停止でき、低消費電力化を図ることができるとともに、各コンポーネントの独立性を高めることで設計期間の短縮化を図ることができる効果が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について説明する。
【実施例１】
【００１９】
以下、本発明の実施形態を、図面を参照して詳細に説明する。図１に本発明の実施形態に係る論理集積回路１の構成を示す。同図において、本実施形態に係る論理集積回路１は、ＣＰＵ１００と、機能ブロックであるコンポーネント２０の集合体であるコンポーネント群１０２と、ＲＯＭ１０４と、ＲＡＭ１０６と、インタフェース変換器１０８、１１０と、各部に供給するクロックを生成するクロック生成回路（ＣＬＫ）１１２とを有している。
ＣＰＵ１００は、各コンポーネント２０に対し、各コンポーネントの動作条件及びコンポーネント間の接続情報を含むパラメータの設定を行い、かつ各コンポーネントの動作管理を行う。ＲＯＭ１０４には各種制御プログラム及び固定データが格納されている。また、ＲＡＭ１０６には、各コンポーネント２０に設定されるパラメータが格納される。
インタフェース変換器１０８は、ＣＰＵ１００と外部との入出力データ形式の変換処理を行う。また、インタフェース変換器１１０は、ＣＰＵ１００を介さずにコンポーネント群１０２と外部との入出力データ形式の変換処理を行う。
コンポーネント群１０２は、図２に示すようにそれぞれ、特定の機能を有する複数のコンポーネント２０（例えば、Ａ〜Ｈ）の集合体であり、これらのコンポーネントＡ〜Ｈの論理的な接続関係をＣＰＵ１００によるパラメータの設定により行うことにより複数種のシステムを構築する。
論理集積回路１における具体的なコンポーネントの使用方法として、例えば、コンポーネントＡ，Ｂ，Ｃ，Ｄを論理的に接続して動作させたり、各コンポーネントの論理的な接続状態を示すパラメータを変更して、Ａ，Ｆ，Ｇ，Ｄを論理的に接続するなどして動作させる。
このように、コンポーネント群１０２の外部から、具体的にはＣＰＵ１００により設定されるパラメータにより動作及び接続線を選択することで、複数の機能を備えるとともに、機能の異なる複数種のシステムを構築する。
【００２０】
次に、本発明の実施形態に係る論理集積回路１におけるコンポーネント群を構成するコンポーネントの具体的構成を図３に示す。同図において、コンポーネント２０は入力インタフェース（Ｉ／Ｆ）部２００と、演算部２０２と、出力インタフェース部２０４と、制御部２０６と、パラメータ保存用ＲＡＭ２０８とからなり、入力側と出力側が明確に区別されている。
図１におけるＣＰＵ１００に接続するバスはパラメータ保存用ＲＡＭ２０８に接続され、ＣＰＵ１００は、パラメータ保存用ＲＡＭ２０８に対して読み書きを実行する。そして、ＣＰＵ１００がパラメータ保存用ＲＡＭ２０８にパラメータを設定することにより、コンポーネント２０は機能を選択する。
【００２１】
図４は図３に示すコンポーネント２０内部の入力インタフェース（Ｉ／Ｆ）部２００の構成を示している。入力インタフェース部２００は、ＲＡＭ２０００と、入力アドレス生成器２００１と、出力アドレス生成器２００２と、タイミング制御部２００３とを有している。ＲＡＭ２０００はデュアルポートＲＡＭであってもよい。入力データはＲＡＭ２０００に一時的に格納されることによりコンポーネント２０内部に入力可能な状態になる。
入力アドレス生成器２００１と出力アドレス生成器２００２は、ＣＰＵ１００からのパラメータ設定により、アドレス数を設定する。タイミング制御部２００３は、外部からの制御信号とコンポーネント２０内部の制御部２０６からの命令により入出力のアドレスを生成し、データの入力、データのコンポーネント２０内部への出力を行う。
【００２２】
図５はコンポーネント２０内部の出力インタフェース部２０４の構成を示している。出力インタフェース部２０４はＲＡＭ２０４０と、入力アドレス生成器２０４１と、出力アドレス生成器２０４２と、タイミング制御部２０４３とを有している。ＲＡＭ２０４０は、デュアルポートＲＡＭであってもよい。コンポーネント２０内部からのデータはＲＡＭ２０４０に一時的に格納されることによりコンポーネント２０の外部に出力可能な状態となる。
入力アドレス生成器２０４１と出力アドレス生成器２０４２はＣＰＵ１００からのパラメータ設定により、アドレス数を設定する。
タイミング制御部２０４３は、コンポーネント２０外部からの制御信号とコンポーネント２０内部の制御部２０６からの命令により入出力のアドレスを生成し、コンポーネント２０内部からのデータ入力を行い、コンポーネント２０外部へのデータ出力を行う。
【００２３】
図６は外部入力、入力インタフェース（Ｉ／Ｆ）部２００、出力インタフェース（Ｉ／Ｆ）部２０４、外部出力、及びコンポーネント２０内部における制御部２０６の命令フロー例を示している。同図において丸は制御部２０６からの命令を示している。制御部２０６は図４に示すフローを統括する。
図４において、まず、制御部２０６は入力インタフェース部２００に入力許可命令を出す。入力インタフェース（Ｉ／Ｆ）部２００は、外部からの書き込み要求信号を受けると許可を示す。ただし、入力不許可の場合、入力インタフェース（Ｉ／Ｆ）部２００は、確認メッセージＡＣＫを外部に返さない。
確認メッセージＡＣＫを外部に対して返すと、外部から入力インタフェース（Ｉ／Ｆ）部２００に対して、書き込みアドレスリセット信号と共にデータが送られてくる。
入力インタフェース部２００では、書き込みアドレスリセット信号で入力アドレス生成器２００１をリセットすると共に、ＲＡＭ２０００に書き込む。所定のデータ数をＲＡＭ２０００に書き込むと、制御部２０６は入力インタフェース部２００に入力不許可命令を出す。
【００２４】
次に、制御部２０６は入力インタフェース部２００内のＲＡＭ２０００に出力命令を送り、入力インタフェース部２００のＲＡＭ２０００から出力アドレス生成器２００２を用いてデータを演算部２０２に出力する。演算部２０２ではデータを処理し、処理されたデータは、予め定められた遅延時間で出力インタフェース部２０４のＲＡＭ２０４０に到達する。
制御部２０６は出力インタフェース部２０４に対し、データの到達時間が合うように、入力命令を出して、入力インタフェース部２００における出力アドレス生成器２００２を動作させて、出力インタフェース部２０４のＲＡＭ２０４０に入力させる。
所定のデータ数が出力インタフェース部２０４のＲＡＭ２０４０に書き込まれると、制御部２０６は出力インタフェース部２０４に対して入力停止命令を送る。
【００２５】
次に、制御部２０６は出力インタフェース部２０４のＲＡＭ２０４０に対して外部への出力命令を送る。出力インタフェース部２０４は外部に対して出力要求信号を送り、外部からは確認メッセージＡＣＫが返ってくるまで待つ。
確認メッセージＡＣＫが外部から返ってくれば、出力アドレスリセット信号を出力アドレス生成器２０４２に出力して出力アドレスをリセットする。
そして、出力インタフェース部２０４のＲＡＭ２０４０に対して、出力アドレス生成器２０４２を用いてデータを出力させる。所定のデータ数がＲＡＭ２０４０から出力されると、制御部２０６は出力インタフェース部２０４に対して、出力停止命令を送る。
なお、外部の入出力は、同じ構成のコンポーネントで接続される。以上述べたように、論理集積回路１は動作する。
【００２６】
以上説明したように、本実施形態の論理集積回路１は、特定の機能を有する機能ブロックであるコンポーネントの集合であるコンポーネント群１０２と、コンポーネント群１０２の各コンポーネントの動作条件及びコンポーネント間の接続情報を含むパラメータが格納されるＲＡＭ１０６と、コンポーネント群１０２の各コンポーネントに動作条件及びコンポーネント間の接続情報を含むパラメータを設定するCPU１００と、コンポーネント群１０２の動作を規定するクロックを生成し、各部に供給するクロック生成部１１２とを有する論理集積回路において、制御部２０６、タイミング制御部２００３、２０４３を各コンポーネントに設け、各部で制御信号に基づく同期制御を実行する。
したがって、複数の用途に対してシステム構成を変更することができる効果が得られる。また、従来に比較して細かな同期制御を実現するため、不要な電力を確実に停止でき、低消費電力化を図ることができるとともに、各コンポーネントの独立性を高めることで設計期間の短縮化を図ることができる効果が得られる。
【００２７】
次に本発明の論理集積回路１の他の実施形態について説明する。
図７は本実施形態のコンポーネント群１０２を示す。本実施形態においては、コンポーネント（例えばA〜H）の他に、タイミング制御部２０６３を設ける。このタイミング制御部２０６３は全コンポーネントのタイミングを一括して制御する。
図８は本実施形態の各コンポーネント２０の内部を示す。上述した図２に示すコンポーネントと比較して、図８に示す各コンポーネント２０では制御部２０６は省略され、各コンポーネントの制御信号は、タイミング制御部２０６３より供給される。
すなわち、入力インタフェース部２００は、コンポーネント２０の外部に設けられているタイミング制御部２０６３が出力する入力制御信号が入力されるタイミングで外部（他のコンポーネント等）からデータを取込み、演算制御信号が入力されるタイミングで演算部２０２にデータを出力する。
演算部２０２は、タイミング制御部２０６３より供給される演算制御信号が入力されるタイミングでパラメータ保存用ＲＡＭ２０８に設定された機能により処理を実行する。
そして、出力インタフェース２０４は、タイミング制御部２０６３が出力する演算制御信号が入力されるタイミングで演算部２０２より処理済みのデータを取込み、出力制御信号が入力されるタイミングで外部（他のコンポーネント等）にデータを出力する。
【００２８】
同様に、図９は本実施形態のコンポーネント２０の変形例である。図８に示すコンポーネント２０と比較して、同変形例においては、出力インタフェース部２０４は省略される。
すなわち、入力インタフェース部２００は、図８に示すコンポーネント２０と同様に、コンポーネント２０の外部に設けられているタイミング制御部２０６３が出力する入力制御信号が入力されるタイミングで外部（他のコンポーネント等）からデータを取込み、演算制御信号が入力されるタイミングで演算部２０２にデータを出力する。
演算部２０２は、タイミング制御部２０６３より供給される演算制御信号が入力されるタイミングでパラメータ保存用ＲＡＭ２０８に設定された機能により処理を実行し、出力制御信号が入力されるタイミングで外部（他のコンポーネント等）にデータを出力する。
したがって、同変形例においては、出力インタフェース部２０４を省いても、同様の機能を実現することができ、コンポーネント群１０２全体の遅延時間を短縮することができる効果が得られる。
【００２９】
図１０は本実施形態のコンポーネント２０内の入力インタフェース（Ｉ／Ｆ）部２００を示す。本実施形態においては、制御部２０６と同様に、タイミング制御部２００３が省略され、ＲＡＭ２０００の代わりにデュアルポート（Ｄｕａｌ−Ｐｏｒｔ）ＲＡＭ３０００が用いられ、入力データを一時的に保持し、演算部２０２に出力する。なお、処理遅延時間が大きくてもかまわない場合はＲＡＭを代用することも考えられる。
このとき、デュアルポートＲＡＭ３０００には、制御信号として、タイミング制御部２０６３から、入力制御信号、演算制御信号が入力される。
入力アドレス生成器２００１および出力アドレス生成器２００２は、例えば、カウンタ等によって構成される。すなわち、入力アドレス生成器２００１、出力アドレス生成器２００２は、入力制御信号、演算制御信号のパルスを計数して、カウントアップし、その値を書き込み／読み出しアドレスとして順にデュアルポートＲＡＭ３０００に出力する。
【００３０】
同様に、図１１は本実施形態のコンポーネント２０内の出力インタフェース（Ｉ／Ｆ）部２０４を示す。本実施形態においては、入力インタフェース（Ｉ／Ｆ）部２００と同様に、タイミング制御部２０４３が省略され、ＲＡＭ２０４０の代わりにデュアルポート（Ｄｕａｌ−Ｐｏｒｔ）ＲＡＭ３０４０が用いられ、演算部２０２から処理済みデータを入力して、一時的に保持し、外部に出力する。なお、処理遅延時間が大きくてもかまわない場合はＲＡＭを代用することも考えられる。
このとき、デュアルポートＲＡＭ３０４０には、制御信号として、タイミング制御部２０６３から、演算制御信号、出力制御信号が入力される。
入力アドレス生成器２０４１および出力アドレス生成器２０４２は、入力アドレス生成器２００１、出力アドレス生成器２００２と同様に、例えば、カウンタ等によって構成される。すなわち、入力アドレス生成器２０４１、出力アドレス生成器２０４２は、入力制御信号、演算制御信号のパルスを計数して、カウントアップし、その値を書き込み／読み出しアドレスとして順にデュアルポートＲＡＭ３０４０に出力する。
【００３１】
以下、本実施形態の論理集積回路１が生成する各種制御信号について説明する。
図１２はタイミング制御部２０６３らの信号例を示す。
図１３に示すように、コンポーネント群１０２において論理的に接続された３つのコンポーネントがあり、１つはデータ生成、もう２つは処理１及び処理２がパラメータ設定されているものとする。このとき、データ生成のコンポーネントで生成されたデータが処理１のコンポーネントで処理され、さらに処理２のコンポーネントで処理される。このとき、各コンポーネントに対する各種制御信号は、図１４に示すようにタイミング制御部２０６３から供給される。
この様子を図１２を用いて説明すると、データ生成のコンポーネントには、データ生成のバースト信号、データ生成出力制御信号がタイミング制御部２０６３より供給される。なお、この例ではデータ生成は発生源であるので、出力のみとしている。
通信がフレーム構成になっている場合、フレームのスタートと長さが各コンポーネントに対して必要な情報になる。データ生成のバースト信号は、これらフレームのスタートと長さを知らせる信号である。
同様に、データ生成出力制御信号は、データ送信動作の開始、停止を知らせる信号である。すなわち、この信号が“１”の区間において、データ生成のコンポーネントは、送信動作モードとなる。このとき、処理１の入力制御信号も“１”となり、処理１のコンポーネントは、受信動作モードとなる。以後、これらの通信手順について、説明する。
【００３２】
図１５はデータ生成から処理１への通信手順を示す。
図１６(ａ）に示すように、データ生成の出力制御信号として、バースト信号がデータ生成のコンポーネントにタイミング制御部２０６３より供給される。ただし、図１６(ａ）では、バースト信号を“１”とする。
このとき、データ生成の出力制御信号が“１”になると、データ生成の出力アドレスがリセット状態の０から１ずつカウントアップされることで増加する。そして、出力アドレスに応じたデータがデータ生成の出力インタフェース部２０４のＲＡＭ２０４０から出力される。このとき出力されるデータは出力アドレスに対して所定のクロック（例えば１クロック）遅延して出力される。
図１６(ａ）は、データ生成から処理１に出力されるデータ数が６の場合を示す。ここで、アドレス０〜６のうち、余った１のアドレス、たとえば、最後端のアドレス６には有効なデータではなく、意味のないデータＸを挿入しておく。したがって、アドレス０〜６には、順にＤ０〜Ｄ５、Ｘが書き込まれるが、実際の有効な出力データはＤ０からＤ５となる。
【００３３】
そして、図１６(ｂ）に示すように、処理１のコンポーネントに対する入力制御信号がタイミング制御部２０６３より供給される。図１２に示すように、この入力制御信号はデータ生成の出力制御信号と一致した信号である。
処理１の入力Ｉ／Ｆ部のアドレス生成器２００１は、入力制御信号の立ち上がりから出力データの出力アドレスに対する遅延分だけ（図１６(ｂ）では１クロック）遅れてスタートする。
すると図１６(ｂ）では、１クロック遅れた出カデータとアドレスが一致する。そして、処理１の入力インタフェース部２００のＲＡＭ２０００にデータが入力される。
図１６(ａ）、（ｂ）に示す出力制御信号、出力アドレス、出力データ、入力制御信号、入力アドレスを図１６(ｃ）に示すクロック信号の軸に沿ってみると、コンポーネント間の通信はデータ数より１クロック長い制御信号の供給により実行されることが分かる。
すなわち、出力側の処理１のコンポーネントは、入力側のデータ生成のコンポーネントと同様に、制御信号が“１”になると同時に動作する。その出力データは、入力制御信号の開始に対して１クロック遅れるので、入力側では入力制御信号の立ち上がりから出力データの出力アドレスに対する遅延分（図１６(ｂ）では１クロック遅延）を予め設定しておくことで、データを入力するように構成する。
【００３４】
図１７は処理１のコンポーネント２０内部を示す。
図１８（ａ）に示すように、タイミング制御部２０６３より、演算制御信号としてバースト信号が処理１のコンポーネントに供給される。ただし、図１８（ａ）では、バースト信号を“１”とする。
このとき、処理１のコンポーネントの演算制御信号が“１”になると、入力インタフェース部２００の出力アドレスは、リセット状態の０から１ずつカウントアップされることで増加する。そして、出力アドレスに応じたデータが処理１の入力インタフェース部２００のＲＡＭ２０００から演算部２０２に出力される。このとき出力されるデータは出力アドレスに対して所定のクロック（例えば１クロック）遅延して出力される。
演算部２０２は、入力インタフェース部２００から入力したデータを処理し、出力インタフェース部２０４のＲＡＭ２０４０に格納する。
【００３５】
このとき、演算部２０２で処理遅延が発生する。そこで、タイミング制御部２０６３は、図１８（ｂ）に示すように、予め処理遅延時間分、演算制御信号を引き伸ばしておく。図１８（ｂ）は１クロックだけ演算制御信号を引き伸ばす場合の例を示す。
演算部２０２は、タイミング制御部２０６３によって予め処理遅延時間分引き伸ばされた演算制御信号を入力して、入力インタフェース部２００から入力したデータＤ０〜Ｄ５を処理して、処理済データＳ０〜Ｓ５を出力インタフェース部２０４に出力する。
出力インタフェース部２０４は、演算部２０２における処理遅延時間（図１８（ｂ）では１クロックの遅延）を予め知っているので、演算制御信号の立ち上がりから出力データの出力アドレスに対する遅延分と、処理遅延時間との加算分だけ（図１８（ｃ）に示すクロックの軸に沿ってみれば、１クロック＋１クロックの計２クロック）出力インタフェース部２０４の入力アドレスを遅延させて、処理済データＳ０〜Ｓ５をＲＡＭ２０４０に格納する。
このように、本実施形態の論理集積回路１は、タイミング制御部２０６３において、予め演算遅延を付加した演算制御信号を用いて入力インタフェース部２００から出力インタフェース部２０４にデータを格納する。
【００３６】
図１９は図９で示した変形例に対応する処理１のコンポーネント２０内部、すなわち、コンポーネント２０内部に出力インタフェース部２０４が存在しない例を示す
この場合、入力インタフェース部との遅延調整を行うために、タイミング制御部２０６３は、演算部２０２が処理済データを出力するコンポーネントに対して遅延時間分遅らせた制御信号を用いる。
すなわち、図１８(ａ）、（ｂ）に示す信号処理と同様に、入力インタフェース部２００は、図２０（ａ）に示す演算制御信号をタイミング制御部２０６３より入力して、出力アドレスを１ずつカウントアップし、出力アドレスに応じたデータを演算部２０２に出力する。このとき出力されるデータは出力アドレスに対して所定のクロック（例えば１クロック）遅延して出力される。
演算部２０２は、入力インタフェース部２００から入力したデータを処理し、論理的に接続された次のコンポーネントに出力する。
【００３７】
このとき、図１８（ａ）に示す場合と同様に、演算部２０２で処理遅延が発生する。そこで、タイミング制御部２０６３は、図２０(ａ）、（ｂ）に示すように、予め処理遅延時間分、演算制御信号を引き伸ばしておく。
演算部２０２は、タイミング制御部２０６３によって予め処理遅延時間分引き伸ばされた演算制御信号を入力して、入力インタフェース部２００から入力したデータＤ０〜Ｄ５を処理して、処理済データＳ０〜Ｓ５を論理的に接続された次のコンポーネントに出力する。
この次のコンポーネントは、出力インタフェース２０４と同様に、タイミング制御部２０６３から処理遅延時間分だけ遅らされた制御信号の供給を受けているため、演算部２０２における処理遅延時間（図２０（ｂ）では１クロックの遅延）を予め知っている。
したがって、この次のコンポーネントは、図２０（ｃ）に示す入力制御信号において、演算制御信号の立ち上がりから出力データの出力アドレスに対する遅延分と、処理遅延時間との加算分だけ（図２０（ｄ）に示すクロックの軸に沿ってみれば、１クロック＋１クロックの計２クロック）入力インタフェース部２００の入力アドレスを遅延させて、処理済データＳ０〜Ｓ５を入力する。
このように、本実施形態の論理集積回路１は、タイミング制御部２０６３において、予め演算遅延を付加した演算制御信号を用いて出力インタフェース部２０４を介さずにコンポーネント間でデータ送受信を行う。
【００３８】
図２１、図２２は、コンポーネント２０の内部構成は同一であるが、入力データ数と出力データ数が異なる場合の信号例を示す。図２２（ａ）、（ｂ）に示すように、入力データＤ０〜Ｄ５に加えて、出力アドレス２に格納されたデータＤ２が処理されて処理済データＳ６として出力される分、出力データが１つ挿入されて多くなっている。
この場合、入力インタフェース部２００は、出力アドレスをデータ挿入したい時間止める。図２２（ａ）は、出力アドレス２を１クロックだけ長くアドレスバスに出力しておく場合の例を示す。演算部２０２は、データＤ２部分（図２２（ａ）では２つのＤ２のうちの後半部分）に挿入したいデータＳ６を挿入して、出力インタフェース部２０４の入力アドレス０〜６に処理済データＳ０〜Ｓ２、Ｓ６、Ｓ３〜Ｓ５を格納する。このように入力データに対して出力データのデータ数が６から７へ変わる。
データ数が変わる具体例としては、例えば、無線ＬＡＮの規格ＩＥＥＥ８０２．1１ａでのパイロット信号（データチャンネル数４８、パイロットチャンネル数４）の挿入時等が考えられる。データチャンネル４８に対して、パイロットチャンネル数４を加えて、５２チャンネルとする場合、図２１〜３１のように構成することで入力データに対して出力データのデータ数が変わる場合においても、対応することが出来る。
【００３９】
なお、上述したように、出力インタフェース２０４は、タイミング制御部２０６３から処理遅延時間分だけ遅らされた制御信号の供給を受けているため、演算部２０２における処理遅延時間（図２２（ａ）では１クロックの遅延）を予め知っている。
したがって、出力インタフェース２０４は、演算制御信号の立ち上がりから出力データの出力アドレスに対する遅延分と、処理遅延時間との加算分だけ（図２２（ｃ）に示すクロックの軸に沿ってみれば、１クロック＋１クロックの計２クロック）入力アドレスを遅延させて、処理済データＳ０〜Ｓ２、Ｓ６、Ｓ３〜Ｓ５を入力する。
【００４０】
図２３は、本実施形態の論理集積回路１における受信用同期確立例を示す。
受信側のコンポーネントに対して、タイミング制御部２０６３は、受信信号から同期情報を得る必要がある。このため、図２３に示すように、論理集積回路１に受信信号から同期検出する手段を設けて、その同期検出信号を受信用タイミング制御部に入力する。これによって、受信側の各コンポーネントは動作する。
同期検出手段の例として、無線LANのIEEE802.11aでは同期検出用にプリアンブル信号があり、このプリアンブル信号と相関を検知して同期検出を行う。
【００４１】
以上説明したように、本実施形態の論理集積回路１によれば、簡単化された通信手順と一括したタイミング制御部２０６３を１つに集約した構成を採用する。
したがって、回路規模を抑えることによる低消費電カ化が図れるとともに、複数の用途対応することが出来る効果が得られる。
【００４２】
上述したデータ入出力処理に関する一連の処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。
すなわち、論理集積回路１における、各処理手段、処理部は、ＣＰＵ等の中央演算処理装置がＲＯＭやＲＡＭ等の主記憶装置に上記プログラムを読み出して、情報の加工・演算処理を実行することにより、実現されるものである。
ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。
【図面の簡単な説明】
【００４３】
【図１】論理集積回路１の構成図。
【図２】コンポーネント群１０２の構成図。
【図３】コンポーネント２０の構成図。
【図４】入力インタフェース部２００の構成図。
【図５】出力インタフェース部２０４の構成図。
【図６】外部入力、入力インタフェース（Ｉ／Ｆ）部２００、出力インタフェース（Ｉ／Ｆ）部２０４、外部出力、及びコンポーネント２０内部における制御部２０６の命令フローチャート。
【図７】タイミング制御部２０６３を設けたコンポーネント群１０２の構成図。
【図８】タイミング制御部２０６３によって制御されるコンポーネント２０の構成図。
【図９】コンポーネント２０の変形例。
【図１０】タイミング制御部２０６３によって制御される入力インタフェース部２００の構成図。
【図１１】タイミング制御部２０６３によって制御される出力インタフェース部２０４の構成図。
【図１２】タイミング制御部２０６３が出力する制御信号例。
【図１３】各コンポーネントの接続関係を示す図。
【図１４】タイミング制御部２０６３を示す図。
【図１５】データ生成のコンポーネントから処理１のコンポーネントへデータを出力する様子を示す図。
【図１６】出力制御信号、出力アドレス、出力データ間の遅延、入力制御信号、入力アドレス間の遅延及びそのクロックタイミングを示す図。
【図１７】処理１のコンポーネント２０内部を示す図。
【図１８】演算制御信号、出力アドレス、出力データ間の遅延、演算制御信号、入力アドレス間の遅延（処理遅延）及びそのクロックタイミングを示す図。
【図１９】出力インタフェース２０４を省略した処理１のコンポーネント２０と、出力先のコンポーネントとの接続関係を示す図。
【図２０】演算制御信号、出力アドレス、出力データ間の遅延、演算制御信号、入力アドレス間の遅延（処理遅延）、処理遅延分遅らせた出力先のコンポーネントの入力制御信号と入力アドレス及びそのクロックタイミングを示す図。
【図２１】処理１のコンポーネント２０内部を示す図。
【図２２】演算制御信号、出力アドレス、出力データ間の遅延、演算制御信号、入力アドレス間の遅延（処理遅延）及びそのクロックタイミングを示す図。
【図２３】論理集積回路１における受信用同期確立例を示す図。
【符号の説明】
【００４４】
１…論理集積回路
１００…ＣＰＵ（制御手段）
１０２…コンポーネント群
１０４…ＲＯＭ
１０６…ＲＡＭ（記憶手段）
１０８、１１０…インタフェース変換器
１１２…クロック生成回路（クロック生成部）
２０…コンポーネント
２００…入力インタフェース（Ｉ／Ｆ）部
２０２…コア部
２０４…出力インタフェース（Ｉ／Ｆ）部
２０６…制御部
２０８…パラメータ保存用ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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