(57)【要約】【課題】 本発明は、エッチング時の選択性を向上でき、多層構造間のアスペクト比を低減でき、もって、高集積化を図る。【解決手段】 基板１と、基板上に選択的に形成されたゲート酸化膜２と、ゲート酸化膜上に形成されたゲート電極（３，４）と、ゲート電極上に形成されたＳｉＮ層５と、多層ゲートキャップ上及びゲート電極の側壁に形成され、複数の絶縁膜１０ａ，１０ｂからなる多層ストッパ１０と、ゲート電極下に形成されるチャネル形成領域に接して基板の表面に形成された拡散層６とを備えたことにより、層間絶縁層としてのＳｉＯ2 層８のエッチングの際に、ＳｉＯ2 層８のエッチングレートよりも遅いエッチングレートをもつアモルファスシリコン層１０ｂを露出できる半導体装置及びその製造方法。【選択図】  図１
2005150769.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成され、複数の絶縁層からなるゲートキャップ層と、
前記ゲートキャップ層上及び前記ゲート電極の側壁に形成された保護絶縁膜と、
前記ゲート電極下に形成されるチャネル形成領域に接して前記基板の表面に形成された拡散層とを備えたことを特徴とする半導体装置。
【請求項２】
基板と、
前記基板上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成され、複数の層からなるゲートキャップ層と、
前記ゲートキャップ層上及び前記ゲート電極の側壁に形成され、複数の膜からなる保護絶縁膜と、
前記ゲート電極下に形成されるチャネル形成領域に接して前記基板の表面に形成された拡散層とを備えたことを特徴とする半導体装置。
【請求項３】
基板上に形成されたゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に、複数の層からなるゲートキャップ層を形成する工程と、
前記ゲートキャップ層をマスクにして前記基板の表面に拡散層を形成する工程と、
前記ゲートキャップ層及び前記ゲート電極を覆うように保護絶縁膜を前記基板上に形成する工程と、
前記保護絶縁膜上に層間絶縁層を形成する工程と、
前記層間絶縁層及び前記保護絶縁膜をエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の前記基板の表面を露出する工程と、
前記露出された前記基板の表面に接続された配線層を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項４】
基板上に形成されたゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に、複数の層からなるゲートキャップ層を形成する工程と、
前記ゲートキャップ層をマスクにして前記基板の表面に拡散層を形成する工程と、
前記ゲートキャップ層及び前記ゲート電極を覆うように、複数の膜からなる保護絶縁膜を前記基板上に形成する工程と、
前記保護絶縁膜上に層間絶縁層を形成する工程と、
前記層間絶縁層及び前記保護絶縁膜をエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の前記基板の表面を露出する工程と、
前記露出された前記基板の表面に接続された配線層を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高い集積度で多層構造（以下、スタック(stack) 構造ともいう）をもつ半導体装置及びその製造方法に係り、特に、スタック構造間のコンタクトホール等のアスペクト比を低減でき、高集積化を図り得る半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
DRAM(dynamic random access memory)のように高い集積度をもつ半導体装置は、最小加工寸法が縮小されることにより、集積度が向上されている。そして通常、リソグラフィ工程のマスク合わせ精度とは無関係に微細な素子を形成可能な自己整合技術が広く用いられている。
【０００３】
この種の自己整合技術は、素子構造に応じて様々な種類がある。ここでは、256MDRAMに必要であり、コンタクトホールを設計通りに半導体層の表面に形成するためのSAC(self-aligned contact) を例に挙げて述べる。なお、ＳＡＣは、層間絶縁膜の形成前に、予めゲート電極上にエッチングストッパを形成することにより、エッチングの選択比を得ると共に、リソグラフィ工程におけるマスク合わせずれのマージンの向上を図る技術である。
【０００４】
図１２及び図１３はSAC を用いた256MDRAMの製造工程図であり、現在の256M POR(process of record) 構造を示している。図１２（ａ）に示すように、シリコン基板１上に薄いゲート酸化膜２が形成される。また、図１２（ｂ）に示すように、ゲート酸化膜２上に、１００ｎｍ厚の多結晶シリコン（以下、poly−Ｓｉという）層３及び５５ｎｍ厚のタングステンシリコン（以下、ＷＳｉという）層４からなるゲート電極材料と、絶縁性のゲートキャップ層としての１６０ｎｍ厚の窒化シリコン（以下、ＳｉＮという）層５とがＣＶＤ法により順次堆積される。
【０００５】
続いて、図１２（ｃ）に示すように、例えばリソグラフィ法とRIE （reactiveion etching）法により、ＳｉＮ層５、ＷＳｉ層４及びpoly−Ｓｉ層３の一部がゲート酸化膜を露出させるまで選択的にエッチングされ、ゲート電極が形成される。さらに、例えば熱酸化により、図示しない後酸化膜がＷＳｉ層４及びpoly−Ｓｉ層３の側面に形成される。その後、例えばイオン注入法により、ヒ素等の不純物がゲート酸化膜２を介してシリコン基板１に添加され、基板１表面にドレイン（又はソース）拡散層６が形成される。
【０００６】
次に、図１２（ｄ）に示すように、CVD 法により、エッチングストッパ層としての４０ｎｍ厚のＳｉＮ層７がＳｉＮ層５上と、poly−Ｓｉ層３からＷＳｉ層４を介するＳｉＮ層５までの側壁上と、ゲート酸化膜２上とに堆積される。次に、図１２（ｅ）に示すように、ＳｉＮ層７上に、層間絶縁層としてのＳｉＯ2 層８がCVD 法により堆積される。
【０００７】
次に、図１２（ｆ）に示すように、ゲート電極間のコンタクトホール領域を含んでゲート電極にオーバーラップするように選択的にレジスト層９が形成される。このため、レジスト層９が多少ずれて形成されても、確実にコンタクトホール領域をレジスト層９間に配置可能となっている。
【０００８】
続いて、図１３（ａ）に示すように、RIE 法により、レジスト層９間に露出していたＳｉＯ2 層８がエッチングされる。このとき、ゲート電極隅のＳｉＮ層７がエッチングされ、その下のＳｉＮ層５も１０ｎｍ程度エッチングされる。
【０００９】
次に、図１３（ｂ）に示すように、RIE 法により、コンタクトホール領域の底のＳｉＮ層７がエッチングされる。このとき、ゲート電極隅のＳｉＮ層５が１００ｎｍエッチングされ、５０ｎｍ厚のＳｉＮ層５が残る。
【００１０】
以下、露出されたゲート酸化膜２及びレジスト層９が除去され、露出されたシリコン基板１の表面に接するようにドレイン（又はソース）電極が形成され、DRAMに適用可能なMOS トランジスタが完成する。また、DRAMの種類に応じて適宜、キャパシタが形成され、DRAMが完成する。
【００１１】
さて、上述した工程中、図１３（ｂ）に示したゲート隅のＳｉＮ層５の厚さ５０ｎｍは、コンタクトホールに充填される導電電極とゲート電極との間の電流漏れを阻止するための膜厚の最小限界である。なお次世代のデバイスでは、この膜厚の最小限界は２０ｎｍ程度に下がる可能性もあるが、現在の最小限界は５０ｎｍである。
【００１２】
ＳｉＯ2 層８及びＳｉＮ層７のエッチング後に厚さ５０ｎｍのＳｉＮ層５を維持するためには、前述したように、始めに１６０ｎｍ厚のＳｉＮ層５が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、このような厚いＳｉＮ層５は、多層構造のゲート電極（以下、ゲートスタックともいう）間のアスペクト比を高くしてしまい、ゲート電極間へのＳｉＯ2 層８の充填及びエッチングを困難にさせる問題がある。
【００１４】
従って、薄いゲートスタックは、アスペクト比の低減のために必要であり、また、256MDRAM及びより小さい下地規則パターンを持つ次世代デバイスのためにも必要である。
【００１５】
しかしながら、薄いゲートスタックを実現するには、エッチングの際に、ゲートスタック隅の窒化物に比べ、充填された酸化物（ＳｉＯ2 層８）を非常に高い選択比でエッチング可能な技術が要求される。
【００１６】
本発明は上記実情を考慮してなされたもので、エッチング時の選択性を向上でき、多層構造間のアスペクト比を低減でき、もって、高集積化を図り得る半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、多層構造物と、エッチング対象物とを同一基板上に配置させ、エッチング対象物のエッチング時に、遅いエッチングレートをもつエッチングストッパ層を多層構造物から露出させることにより、エッチング対象物を高い選択比でエッチングする。
【００１８】
また、エッチングレートの遅い度合いに伴ってエッチングストッパ層の厚さを低減できるので、結果的に、多層構造物の総厚を低減可能である。なお、自己整合技術は、本発明に必須ではないが、適用されることが信頼性向上の観点から好ましい。また、DRAMに応用される場合、ゲートスタック間のコンタクトホールのアスペクト比を低減でき、もって、高集積化を図ることができる。なお、適用対象は、多層構造をもつデバイスであれば、DRAMに限らないことは言うまでもない。
【００１９】
さて、以上のような本発明に基づいて、具体的には以下のような手段が講じられる。  
第１の発明は、基板と、前記基板上に選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極上に形成されたゲートキャップ層と、前記ゲートキャップ層上及びゲート電極の側壁に形成された保護膜（エッチングストッパ）と、前記ゲート電極下に形成されるチャネル形成領域に接して前記基板の表面に形成されたソース・ドレイン拡散層とを備えた半導体装置を対象とする。
【００２０】
また、第２の発明は、基板上に形成されたゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極上にゲートキャップ層を形成する工程と、前記ゲートキャップ層をマスクにして前記基板の表面に拡散層を形成する工程と、前記ゲートキャップ層及び前記ゲート電極を覆うように保護膜を前記基板上に形成する工程と、前記保護膜上に層間絶縁層を形成する工程と、前記層間絶縁層及び前記保護絶縁膜をエッチングして前記ゲート電極に自己整合的に開口部を形成して、この開口部底部の前記基板の表面を露出する工程と、前記露出された前記基板の表面に接続された配線層を形成する工程とを含んでいる半導体装置の製造方法を対象とする。
【００２１】
第１及び第２の発明において、ゲートキャップ層及び／又は保護膜は、互いに異なる複数の材料が積層された構成となっている。例えば、保護膜は、ゲートキャップ層上及びゲート電極の側壁に形成された窒化物層と、窒化物層上に形成されたシリコン層とを備えてもよい。
【００２２】
また、ゲートキャップ層は、ゲート電極上に形成された窒化物層と、窒化物層上に形成された酸化物層とを備えてもよい。以上のような構成により、本発明は次のような作用効果を奏する。
【００２３】
保護膜が多層構造の場合、層間絶縁層のエッチングの際に、層間絶縁層のエッチングレートよりも遅いエッチングレートをもつ絶縁層を保護膜から露出できるので、ゲートスタックを薄く形成でき、アスペクト比を低減させることができる。また、アスペクト比の低減に伴い、高集積化を図ることができる。
【００２４】
また、ゲートキャップ層が多層構造の場合、開口部底部の保護膜のエッチングの際には、保護膜のエッチングレートよりも遅いエッチングレートをもつ絶縁層をゲートキャップ層から露出できるので、ゲートスタックを薄く形成でき、アスペクト比を低減させることができ、高集積化を図ることができる。
【００２５】
さらに、保護膜及びゲートキャップ層の両者が多層構造の場合、上述した作用効果を夫々有するので、より一層、ゲートスタックを薄く形成できる。また、アスペクト比の一層の低減に伴い、より高集積化を図ることができる。
【発明の効果】
【００２６】
以上説明したように本発明によれば、エッチング時の選択性を向上でき、多層構造間のアスペクト比を低減でき、もって、高集積化を図り得る半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００２８】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の構成の一部を示す断面図であり、図１２及び図１３と同一部分には同一符号を付してその詳しい説明を省略し、ここでは異なる部分についてのみ述べる。なお、以下の各実施形態についても同様にして説明する。
【００２９】
本実施形態に係る半導体装置は、図１に示すように、シリコン基板１上に、ゲート酸化膜２、ｐｏｌｙ−Ｓｉ層３、ＷＳｉ層４、ＳｉＮ層５、多層ストッパ(multi-layer stopper) １０及びＳｉＯ2 層８が選択的に形成されている。多層ストッパ１０は、ｐｏｌｙ−Ｓｉ層３、ＷＳｉ層４及びＳｉＮ層５の側壁にも形成されている。
【００３０】
ゲート電極間のシリコン基板１表面には、ドレイン（又はソース）拡散層６が形成されている。また、配線層１１がドレイン拡散層６上にコンタクトして形成されている。
【００３１】
すなわち、この半導体装置は、ゲートキャップとしてのＳｉＮ層５上と、ゲート電極としてのｐｏｌｙ−Ｓｉ層３並びにＷＳｉ層４の側壁とに、従来とは異なり、多層ストッパ１０を備えた構造となっている。
【００３２】
ここで、多層ストッパ１０は、互いに異なる材料の積層構造を有し、下層の絶縁材料が、酸化物のエッチング中に酸化物よりも遅いエッチングレートを有している。
【００３３】
具体的には、多層ストッパ１０は、ＳｉＮ層５上及びゲート電極側壁に形成された１０ｎｍ厚のＳｉＮ層１０ａと、このＳｉＮ層１０ａ上に形成された２０ｎｍ厚のアモルファスシリコン（αＳｉ）層１０ｂとからなる積層構造を有している。なお、酸化物としてのＳｉＯ2 層８のエッチング中、エッチングレートの比は、次の（１）式に示す関係がある。
【００３４】
ＳｉＯ2 ：ＳｉＮ：αＳｉ＝１：0.05：0.025 …（１）
また、多層ストッパ１０の窒化物としてのＳｉＮ層１０ａのエッチング中、エッチングレートの比は、次の（２）式に示す関係がある。
【００３５】
ＳｉＯ2 ：ＳｉＮ：αＳｉ＝0.5 ：１：１ …（２）
次に、以上のような半導体装置の製造方法について図２及び図３を用いて説明する。
【００３６】
図２（ａ）に示すように、シリコン基板１表面のゲート酸化膜２上に、ｐｏｌｙ−Ｓｉ層３、ＷＳｉ層４及びＳｉＮ層５が選択的に形成される。また、シリコン基板１表面に選択的にドレイン（又はソース）拡散層６が形成される。なお、ここまでは、従来の製造工程と同じである。
【００３７】
続いて、図２（ｂ）に示すように、CVD 法により、１０ｎｍ厚のＳｉＮ層１０ａ及び２０ｎｍ厚のアモルファスシリコン層１０ｂからなる多層ストッパ１０がＳｉＮ層５上と、poly−Ｓｉ層３からＷＳｉ層４を介するＳｉＮ層５までの側壁上と、ゲート酸化膜２上とに堆積される。
【００３８】
以下、前述同様に、図３（ａ）及び図３（ｂ）に示すように、多層ストッパ１０上に、ＳｉＯ2 層８及びレジスト層９が順次形成される。続いて、図３（ｃ）に示すように、RIE 法により、レジスト層９間に露出していたＳｉＯ2 層８がエッチングされる。このとき、ゲート電極隅のアモルファスシリコン層１０ｂがエッチングされ、その下のＳｉＮ層１０ａもエッチングされ、さらに下のＳｉＮ層５が１０ｎｍ程度エッチングされる。
【００３９】
ＳｉＯ2 層８のエッチング中、多層ストッパ１０は、従来のＳｉＮ層７よりも全体が薄く形成される一方、窒化物よりも２倍遅いエッチングレートをもつアモルファスシリコン層１０ｂがゲート隅で露出される。このため、薄い多層ストッパ１０であっても、ゲートキャップ隅のＳｉＮ層５のエッチング深さを従来同様に維持することができる。
【００４０】
次に、図３（ｄ）に示すように、RIE 法により、コンタクトホール領域の底の多層ストッパ１０のＳｉＮ層１０ａ及びアモルファスシリコン層１０ｂが夫々同じ速度でエッチングされる。このとき、ゲート電極隅のＳｉＮ層５が１００ｎｍエッチングされ、５０ｎｍ厚のＳｉＮ層５が残る。
【００４１】
以下、露出されたゲート酸化膜２及びレジスト層９が除去される。また、アニールにより、導電体のアモルファスシリコン層が酸化され、絶縁体にされる。続いて、図１に示したように、露出されたシリコン基板１の表面に接するようにドレイン（又はソース）電極としての配線層１１が形成され、DRAMに適用可能なMOS トランジスタが完成する。このMOS トランジスタは、図４又は図５に示すように、DRAMの種類に応じて適宜、用いられる。
【００４２】
なお、図４はスタック型のDRAMに組み合わせた場合の断面構成の模式図であり、基板１表面のｎ型拡散層６ａ、配線接続層１２及びキャパシタ１３を介して上方のプレート電極１４に接続されたMOS トランジスタを示している。同様に、図５は基板プレート型トレンチに組み合わせた場合の断面構成の模式図であり、基板１表面のｎ型拡散層６ａを介してトレンチ１５内部の埋込電極１６及びトレンチ側壁のキャパシタ１７を介してｎ型ウェル層（プレート電極）１８に接続されたMOS トランジスタを示している。
【００４３】
上述したように本実施形態によれば、層間絶縁層としてのＳｉＯ2 層８のエッチングの際に、ＳｉＯ2 層８のエッチングレートよりも遅いエッチングレートをもつアモルファスシリコン層１０ｂを露出できるので、ゲートスタックを薄く形成でき、アスペクト比を低減させることができる。
【００４４】
例えば、ゲートスタックが従来と比べて１０ｎｍ薄くなっており、側壁が断面両側で夫々１０ｎｍずつ薄くなっている。ここでゲート電極の間隔が２００ｎｍであるとすると、本実施形態のアスペクト比は、ゲートスタック高さ／コンタクトホール内径＝３４５／１４０≒２．４６である。これは、従来のアスペクト比＝３５５／１２０≒２．９６に比べ、大幅に低減されている。なお、以下の各実施形態でも同様にアスペクト比の低減の度合いを見積り可能である。また、このようなアスペクト比の低減に伴い、高集積化を図ることができる。
【００４５】
（第２の実施形態）
図６は本発明の第２の実施形態に係る半導体装置の構成の一部を示す断面図である。この半導体装置は、図１３（ｂ）に示す従来構成とは異なり、図６に示すように、１６０ｎｍ厚のＳｉＮ層５に代えて、ＷＳｉ層４上に、５０ｎｍ厚のＳｉＮ層２１、５０ｎｍ厚の酸化膜２２及び１０ｎｍ厚のＳｉＮ層２３の３層からなる１１０ｎｍ厚の多層ゲートキャップ２０が形成されている。この多層ゲートキャップ２０は、従来のゲートキャップ（ＳｉＮ層５）よりも、５０ｎｍも薄い厚さとなっている。
【００４６】
また、ゲート電極間のシリコン基板１表面には、ドレイン（又はソース）拡散層６が形成されている。また、配線層１１がドレイン拡散層６上にコンタクトして形成されている。
【００４７】
ここで、多層ゲートキャップ２０は、互いに異なる絶縁材料の積層構造を有し、内部の絶縁材料（ＳｉＯ2 ）が、前述した（２）式に示すように、窒化物のエッチング中に窒化物よりも遅いエッチングレートを有している。
【００４８】
次に、以上のような半導体装置の製造方法について図７及び図８を用いて説明する。図７（ａ）に示すように、シリコン基板１表面のゲート酸化膜２上に、ｐｏｌｙ−Ｓｉ層３、ＷＳｉ層４、５０ｎｍ厚のＳｉＮ層２１、５０ｎｍ厚の酸化膜２２及び１０ｎｍ厚のＳｉＮ層２３が形成される。
【００４９】
以下、前述同様に、図７（ｂ）に示すように、例えばリソグラフィ法とRIE 法により、ＳｉＮ層２３〜poly−Ｓｉ層３の一部がゲート酸化膜２を露出させるまで選択的にエッチングされ、ゲート電極が形成される。さらに、図示しない後酸化膜がＷＳｉ層４及びpoly−Ｓｉ層３の側面に形成される。その後、イオン注入法により、基板１表面にドレイン（又はソース）拡散層６が形成される。
【００５０】
また、図８（ａ）に示すように、CVD 法により、４０ｎｍ厚のＳｉＮ層７がＳｉＮ層２３上と、ｐｏｌｙ−Ｓｉ層３からＷＳｉ層４、ＳｉＮ層２１並びに酸化膜２２を介するＳｉＮ層２３までの側壁上と、ゲート酸化膜２上とに堆積される。また、図８（ｂ）及び図８（ｃ）に示すように、ＳｉＮ層７上に、ＳｉＯ2層８及びレジスト層９が順次形成される。
【００５１】
続いて、図８（ｄ）に示すように、RIE 法により、レジスト層９間に露出していたＳｉＯ2 層８がエッチングされる。このとき、ゲート電極隅のＳｉＮ層７がエッチングされ、その下のＳｉＮ層２３も１０ｎｍ程度エッチングされる。
【００５２】
次に、図８（ｅ）に示すように、RIE 法により、コンタクトホール領域の底の多層ストッパのＳｉＮ層７がエッチングされる。このＳｉＮ層７のエッチング中、窒化物よりも２倍遅いエッチングレートをもつ酸化膜２２がゲート隅で露出される。このため、ゲートキャップの総厚を従来に比べ５０ｎｍも薄くすることができる。また、このＳｉＮ層７のエッチング中、ゲート電極隅の酸化膜２２が５０ｎｍ程度エッチングされ、５０ｎｍ厚のＳｉＮ層２１が残る。
【００５３】
以下、露出されたゲート酸化膜２及びレジスト層９が除去される。続いて、露出されたシリコン基板１の表面に接するようにドレイン（又はソース）電極が形成され、図６に示したように、DRAMに適用可能なMOS トランジスタが完成する。このMOS トランジスタは、前述同様に図４又は図５に示すように、DRAMの種類に応じて適宜、用いられる。
【００５４】
上述したように本実施形態によれば、ゲートキャップ層が多層構造の場合、コンタクトホール底部のＳｉＮ層７のエッチングの際には、ＳｉＮ層７のエッチングレートよりも遅いエッチングレートをもつ酸化膜２２を多層ゲートキャップ２０から露出できるので、ゲートスタックを薄く形成できる。よって、アスペクト比を低減させることができ、高集積化を図ることができる。
【００５５】
（第３の実施形態）
図９は本発明の第３の実施形態に係る半導体装置の一部の構成を示す断面図である。この半導体装置は、第１及び第２の実施形態の組合せであり、図９に示すように、 ＷＳｉ層４上に、５０ｎｍ厚のＳｉＮ層２１及びその上層の５０ｎｍ厚の酸化膜２２からなる１００ｎｍ厚の多層ゲートキャップ２０ａが形成されている。この多層ゲートキャップ２０ａは、従来のゲートキャップ（ＳｉＮ層５）よりも６０ｎｍも薄い厚さとなっており、第２の実施形態のゲートキャップ２０よりも１０ｎｍ薄い厚さとなっている。
【００５６】
多層ゲートキャップ２０ａの酸化膜２２上に、１０ｎｍ厚のＳｉＮ層１０ａ及びその上層の２０ｎｍ厚のアモルファスシリコン層１０ｂからなる多層ストッパ１０が形成されている。多層ストッパ１０のアモルファスシリコン層１０ｂ上に、ＳｉＯ2 層８が形成されている。多層ストッパ１０は、ｐｏｌｙ−Ｓｉ層３、ＷＳｉ層４及びＳｉＮ層２１の側壁にも形成されている。
【００５７】
ここで、多層ゲートキャップ２０ａは、酸化物２２のエッチング中に遅いエッチングレートをもつアモルファスシリコン層１０ｂの直下に位置するため、第２の実施形態とは異なり、最上層の１０ｎｍ厚のＳｉＮ層２３が省略されている。
【００５８】
次に、以上のような半導体装置の製造方法について図１０及び図１１を用いて説明する。図１０（ａ）に示すように、シリコン基板１表面のゲート酸化膜２上に、ｐｏｌｙ−Ｓｉ層３、ＷＳｉ層４、５０ｎｍ厚のＳｉＮ層２１及び５０ｎｍ厚の酸化膜２２が形成される。
【００５９】
また、図１０（ｂ）に示すように、例えばリソグラフィ法とRIE 法により、酸化膜２２〜poly−Ｓｉ層３の一部がゲート酸化膜を露出させるまで選択的にエッチングされ、ゲート電極が形成される。さらに、図示しない後酸化膜がＷＳｉ層４及びpoly−Ｓｉ層３の側面に形成される。その後、イオン注入法により、基板１表面にドレイン（又はソース）拡散層６が形成される。
【００６０】
また、図１１（ａ）に示すように、２０ｎｍ厚のアモルファスシリコン層１０ｂ及び１０ｎｍ厚のＳｉＮ層１０ａからなる多層ストッパ１０が酸化膜２２及びゲート酸化膜２上に堆積される。
【００６１】
以下、前述同様に、図１１（ｂ）及び図１１（ｃ）に示すように、多層ストッパ１０上に、ＳｉＯ2 層８及びレジスト層９が順次形成される。続いて、図１１（ｄ）に示すように、RIE 法により、レジスト層９間に露出していたＳｉＯ2 層８がエッチングされる。このとき、ゲート電極隅のアモルファスシリコン層１０ｂがエッチングされ、その下のＳｉＮ層１０ａもエッチングされ、さらに下の酸化膜２２が５ｎｍ程度エッチングされる。
【００６２】
次に、図１１（ｅ）に示すように、RIE 法により、コンタクトホール領域の底の多層ストッパ１０のＳｉＮ層１０ａがエッチングされる。このＳｉＮ層１０ａのエッチング中、窒化物よりも２倍遅いエッチングレートをもつ酸化膜２２がゲート隅で露出される。このため、ゲートキャップの総厚を従来に比べ６０ｎｍも薄くすることができる。また、このＳｉＮ層１０ａのエッチング中、ゲート電極隅の酸化膜２２が５０ｎｍ程度エッチングされ、５０ｎｍ厚のＳｉＮ層２１が残る。
【００６３】
以下、露出されたゲート酸化膜２及びレジスト層９が除去される。また、アニールにより、導電体のアモルファスシリコン層１０ｂが酸化され、絶縁体にされる。
【００６４】
続いて、露出されたシリコン基板１の表面に接するようにドレイン（又はソース）電極が形成され、図９に示したように、DRAMに適用可能なMOS トランジスタが完成する。このMOS トランジスタは、前述同様に図４又は図５に示すように、DRAMの種類に応じて適宜、用いられる。
【００６５】
上述したように本実施形態によれば、第１及び第２の実施形態の構成を夫々有するので、第１及び第２の実施形態の効果を夫々得ることができる。すなわち、より一層、ゲートスタックを薄く形成できる。また、アスペクト比の一層の低減に伴い、より高集積化を図ることができる。なお、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係る半導体装置の構成の一部を示す断面図
【図２】同実施形態における半導体装置の製造工程図
【図３】同実施形態における半導体装置の製造工程図
【図４】同実施形態のMOS トランジスタをDRAMに組み合わせた場合の断面構成を示す模式図
【図５】同実施形態のMOS トランジスタをDRAMに組み合わせた場合の断面構成を示す模式図
【図６】本発明の第２の実施形態に係る半導体装置の構成の一部を示す断面図
【図７】同実施形態における半導体装置の製造工程図
【図８】同実施形態における半導体装置の製造工程図
【図９】本発明の第３の実施形態に係る半導体装置の構成の一部を示す断面図
【図１０】同実施形態における半導体装置の製造工程図
【図１１】同実施形態における半導体装置の製造工程図
【図１２】従来のＳＡＣを用いたＤＲＡＭの製造工程図
【図１３】従来のＳＡＣを用いたＤＲＡＭの製造工程図
【符号の説明】
【００６７】
１…シリコン基板、２…ゲート酸化膜、３…ｐｏｌｙ−Ｓｉ層、４…ＷＳｉ層、５，１０ａ，２１，２３…ＳｉＮ層、６…ドレイン拡散層、６ａ…ｎ型拡散層、８…ＳｉＯ2 層、９…レジスト層、１０…多層ストッパ、１０ｂ…アモルファスシリコン層、１１…配線層、１２…配線接続層、１３，１７…キャパシタ、１４…プレート電極、１５…トレンチ、１６…埋込電極、１８…ｎ型ウェル層、２０，２０ａ…多層ゲートキャップ、２２…酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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