(57)【要約】【課題】電子回路の動作の試験、診断および観測の少なくとも１つを行う方法（および構造）を提供すること。【解決手段】この方法は、回路のノーマル動作用のクロッキングを提供するために使用されている第１のクロック信号を中断し、回路動作の所定サイクルを繰り返し循環させるために第２の信号を使用することを含む。【選択図】図１６
2005233957.tif 000002
【特許請求の範囲】
【請求項１】
電子回路の動作の試験、診断および観測の少なくとも１つを行う方法であって、
前記電子回路のノーマル動作用のクロッキングを提供するために使用されている第１のクロック信号を中断するステップと、
前記電子回路の動作の所定サイクルを繰り返し循環させるために第２のクロック信号を使用するステップとを含む方法。
【請求項２】
前記動作の所定サイクルの繰返し循環中、データ信号シーケンスを前記電子回路中で逆方向にするステップをさらに含む、請求項１に記載の方法。
【請求項３】
マルチプレクサを制御することによって、前記データ信号シーケンスを逆方向にする、請求項２に記載の方法。
【請求項４】
前記電子回路がラッチのスキャン・チェーンを含み、
前記逆方向にしたデータ信号シーケンスが前記ラッチのスキャン・チェーンで実施され、
前記マルチプレクサが、前記スキャン・チェーンを含むラッチ中のマスタ・フリップフロップおよびスレーブ・フリップフロップを相互接続する、請求項３に記載の方法。
【請求項５】
前記動作の所定サイクルの繰返し循環中に前記電子回路から起こる光子放出に関するデータを収集するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記クロック信号を中断する前記ステップに先立ち、前記電子回路に対してビルトイン・セルフテスト（ＢＩＳＴ）シーケンスを実施するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記電子回路の前記ＢＩＳＴシーケンスの結果を解析するステップをさらに含む、請求項６に記載の方法。
【請求項８】
前記ＢＩＳＴシーケンスの２回目の実行を開始するステップをさらに含み、
前記クロック信号を中断するステップの前記中断が、前記解析中に障害があると判定された前記ＢＩＳＴシーケンス中の１ステップで行われる、請求項７に記載の方法。
【請求項９】
電子回路試験装置であって、
動作のノーマル・シーケンス中に電子回路を動作させるための第１のクロック信号ラインと、
サイクルの中途で前記第１のクロック信号を停止させるための中断信号ラインと、
前記第１のクロック信号が停止されている期間中に前記電子回路を動作させるための第２のクロック信号ラインと
を含む装置。
【請求項１０】
前記第１のクロック信号が停止されている期間中に前記電子回路でデータ信号シーケンスを逆方向にするための信号ラインをさらに含む、請求項９に記載の装置。
【請求項１１】
前記中断信号ラインを制御するためのコントローラをさらに含む、請求項９に記載の装置。
【請求項１２】
前記電子回路のビルトイン・セルフテスト（ＢＩＳＴ）シーケンスの実行を制御するためのコントローラをさらに含む、請求項９に記載の装置。
【請求項１３】
前記電子回路の動作を検出するための検出モジュールをさらに含む、請求項９に記載の装置。
【請求項１４】
前記検出モジュールが、光電子増倍管に結合された光検出器を含む、請求項１３に記載の装置。
【請求項１５】
前記光検出器が、赤外線波長のエネルギーを検出する、請求項１４に記載の装置。
【請求項１６】
前記光検出器から得られたイメージを解析するためのイメージ解析器をさらに含む、請求項１５に記載の装置。
【請求項１７】
前記ＢＩＳＴシーケンスの結果を解析するためのコンピュータ・モジュールをさらに含む、請求項１２に記載の装置。
【請求項１８】
前記ＢＩＳＴシーケンスの解析が、前記ＢＩＳＴシーケンスの障害のあるパターンおよび障害のある経路の少なくとも一方の判定を行うことを含む、請求項１７に記載の装置。
【請求項１９】
前記コントローラが、前記障害のあるパターンであると判定された前記ＢＩＳＴシーケンス中の位置まで前記ＢＩＳＴシーケンスを実行させる、請求項１８に記載の装置。
【請求項２０】
電子回路の動作の試験、診断および観測の少なくとも１つを行う方法を実施するための、ディジタル処理装置によって実行させる機械可読命令からなるプログラムであって、前記方法が、
前記電子回路のノーマル動作用のクロッキングを提供するために使用されている第１のクロック信号を中断するステップと、
前記電子回路の動作の所定サイクルを繰り返し循環させるために第２のクロック信号を使用するステップとを含む、プログラム。
【請求項２１】
前記方法が、
前記動作の所定サイクルの繰返し循環中にデータ信号シーケンスを前記電子回路中で逆方向にするステップと、
前記動作の所定サイクルの繰返し循環中に前記電子回路から起こる光子放出に関するデータを収集するステップと、
前記第１のクロック信号を中断する前記ステップに先立ち、前記電子回路に対してビルトイン・セルフテスト（ＢＩＳＴ）シーケンスを実施するステップと、
前記電子回路の前記ＢＩＳＴシーケンスの結果を解析するステップと、
前記ＢＩＳＴシーケンスの２回目の実行を開始するステップと
のうちの少なくとも１つをさらに含み、
前記クロック信号を中断するステップの前記中断が、前記解析中に障害があると判定された前記ＢＩＳＴシーケンス中の位置で行われる、請求項２０に記載のプログラム。
【請求項２２】
ラッチの少なくとも１つのスキャン・チェーンと、
前記スキャン・チェーン中でデータ・フローを逆方向にすることを可能にする手段とを含む、電子回路。
【請求項２３】
前記各ラッチが、マスタ・フリップフロップと、スレーブ・フリップフロップとを含み、
前記データ・フローを逆方向にする手段が、前記マスタ・フリップフロップと前記スレーブ・フリップフロップの間に相互接続されたマルチプレクサを含む、請求項２２に記載の電子回路。
【請求項２４】
ラッチの少なくとも１つのスキャン・チェーンと、前記スキャン・チェーン中でデータ・フローを逆方向にするのを可能にする、前記少なくとも１つのスキャン・チェーンに対応する手段とを含む少なくとも１つの電子回路を含む、電子装置。
【請求項２５】
前記各ラッチが、マスタ・フリップフロップと、スレーブ・フリップフロップとを含み、
前記データ・フローを逆方向にする手段が、前記マスタ・フリップフロップと前記スレーブ・フリップフロップの間に相互接続されたマルチプレクサを含む、請求項２４に記載の電子装置。
【請求項２６】
電子回路の動作の試験、診断および観測の少なくとも１つを行う方法であって、
光検出器が前記電子回路の動作による光子放出を検出できるように、前記電子回路を搭載するステップと、
ビルトイン・セルフテスト・シーケンスによって前記電子回路を動作させるステップと、
前記ビルトイン・セルフテスト・シーケンス中の障害が起こった位置を判定するステップと、
前記ビルトイン・セルフテスト中の前記判定された位置で前記ビルトイン・セルフテスト・シーケンスのシーケンスを複数回再循環させるステップとを含み、
前記光検出器が、前記再循環中に前記電子回路の動作による光子放出を検出し、それによって前記再循環するステップで前記再循環中に前記光子放出の増幅作用を起こさせる、方法。
【請求項２７】
前記再循環するステップが、
前記電子回路のノーマル動作用のクロッキングを提供するために使用されている第１のクロック信号を中断するステップと、
前記電子回路の動作の所定サイクルを繰り返し循環させるために第２のクロック信号を使用するステップとによって行われる、請求項２６に記載の方法。
【請求項２８】
前記電子回路が、ラッチの少なくとも１つのスキャン・チェーンを含み、
前記方法が、前記再循環中に前記ラッチのスキャン・チェーン中で信号フローの方向を逆にさせるステップをさらに含む、請求項２６に記載の方法。
【請求項２９】
前記ラッチが、マスタ・フリップフロップと、スレーブ・フリップフロップとを含み、
前記方向を逆にするステップが、前記マスタ・フリップフロップおよび前記スレーブ・フリップフロップを相互接続するマルチプレクサの活動化に起因するものである、請求項２８に記載の方法。
【請求項３０】
前記光子放出を解析して、前記電子回路中の障害のある構成要素を判定するステップをさらに含む、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路中の障害の試験、診断に関する。より詳しくは、ビルトイン・セルフテスト（ＢＩＳＴ；Built-In Self Test）シーケンス中に第１のクロッキング信号を中断して、第２のクロッキング・サイクルが、ＢＩＳＴの特定の部分を繰り返し再循環させることを可能にすることに関する。例示的な実施形態では、この第２のクロッキング・サイクル中に放出される光子を検出することによって、回路中の動作を判定する。
【背景技術】
【０００２】
ＶＬＳＩ（Very Large Scale Integrated）回路デバイスの急速な高密度化は、回路性能が高速化および商品化までの期間が比較的短いこととあいまって、製品サイクル中の早い時期に複雑な設計を迅速に特徴付け診断する必要に迫られている。
【０００３】
同時に、従来の特徴付け試験ツールおよび診断技法は、すでにいくらか限界に達しており、急速に時代遅れになりつつある。言い換えると、これらの問題は、新しい物理的障害解析（ＰＦＡ；Physical Failure Analysis）ツールと、半導体デバイスに組み込まれ統合された試験、診断サポートを結びつける新規の試験、診断方法が必要になることを示している。ビルトイン・テストおよび診断機能のうちには、ＬＳＳＤ（LevelSensitive Scan Design）、ＬＢＩＳＴ（Logic Built-In-Self-Test）、ＡＢＩＳＴ（ArrayBuilt-In-Self-Test）、ＯＰＣＧ（On-product-clock-generation）などいくつかのＤＦＴ（Design for Testtechnique）に基づくものがあり得る。
【０００４】
したがって、試験ツールおよび診断方法が、より新しい半導体設計および製造技術に遅れを取らないようにする必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来システムの前記その他の例示的な問題点、欠点および短所を考慮して、本発明の例示的な特徴は、集積回路の新規な試験、診断技法を提供することである。
【０００６】
本発明の別の例示的な特徴は、放出された光子を検出して回路動作を判定する試験技法の問題点を克服することである。
【０００７】
本発明の別の例示的な特徴は、チップ上に覆い被さるワイヤリング層によって回路動作がシールドされるという試験技法の問題点を克服するために使用できる技法を提供することである。
【０００８】
本発明の別の例示的な特徴は、ビルトイン・セルフテスト（ＢＩＳＴ）の試験シーケンスを繰り返し再循環させることによって、ＢＩＳＴプロセス中に光子放出を増幅することができる方法を提供することである。
【０００９】
本発明の別の例示的な特徴は、ＢＩＳＴ試験のノーマルな第１のクロッキング・サイクルを中断し、第２のクロッキング・サイクルを使用してＢＩＳＴの試験シーケンスを繰り返し実行する方法を提供することである。
【課題を解決するための手段】
【００１０】
上記の例示的特徴およびその他の特徴を達成するために、本発明の第１の例示的態様では、ノーマルな回路動作用のクロッキングを提供するために使用される第１のクロック信号を中断し、第２のクロック信号を使用して回路の所定の動作サイクルを繰り返し循環させることを含む、電子回路の動作の試験、診断および観測の少なくとも１つを行う方法が本明細書に記述される。
【００１１】
本発明の第２の例示的態様では、上記の方法を実行するための構造が本明細書に記述される。
【００１２】
本発明の第３の例示的態様では、上記の方法を実施するために、ディジタル処理装置によって実行可能な機械可読命令からなるプログラムを有形に実施するプログラム担持媒体も本明細書に記述される。
【００１３】
本発明の第４の例示的態様では、ラッチの少なくとも１つのスキャン・チェーンと、データがスキャン・チェーン中で逆の方向に流れることを可能にするメカニズムとを含む電子回路も本明細書に記述される。
【００１４】
本発明の第５の例示的態様では、ラッチの少なくとも１つのスキャン・チェーンと、データがスキャン・チェーン中で逆の方向に流れることを可能にするメカニズムとを含む少なくとも１つの電子回路を含む少なくとも１つの構成要素を有する装置が本明細書に記述される。
【００１５】
本発明の第６の例示的態様では、フォトディテクタが電子回路の動作による光子の放出を検出することができるように電子回路を搭載すること、ビルトイン・セルフテスト・シーケンスで電子回路を動作させること、ビルトイン・セルフテスト・シーケンス中で障害が発生した位置を決定すること、ビルトイン・セルフテスト中の所定の位置でビルトイン・セルフテスト・シーケンスのシーケンスを複数回再循環させること、および再循環中、電子回路の動作による光子の放出をフォトディテクタが検出することを含み、それによって再循環中に光子放出の増幅作用を起こさせる、電子回路の動作の試験、診断および観測の少なくとも１つを行う方法が本明細書に記述される。
【００１６】
本発明のこれらの例示的実施形態は、たとえば、試験シーケンスの一部分を繰り返し再循環させて、回路動作および障害構成部品の解析のためのデータ蓄積を可能にする方法を提供することによって、集積回路の試験、診断方法の改良をもたらす。
【００１７】
前記その他の例示的な特徴、態様および利点は、図面を参照して行う以下の詳細な本発明の例示的な実施形態の説明からよく理解されよう。
【発明を実施するための最良の形態】
【００１８】
次に図面、特に図１〜２１を参照して、本発明の例示的実施形態を説明する。
【００１９】
本発明は、ＬＢＩＳＴ（Logic Built-In-Self-Test）およびＰＩＣＡ（PicosecondImaging Circuit Analysis）の２つの比較的新しい半導体診断／試験技法の概念に改良をもたらす。これらの概念は、ともに以下により詳細に述べるが、要約すると、ＬＢＩＳＴは、電子回路を動作させるスキャン型パターン技法であり、ＰＩＣＡは、光子放出を検出することによって回路構成要素の動作を判定する技法である。
【００２０】
本発明者達は、ビルトイン・セルフテスト（ＢＩＳＴ）を組み込み、診断のためにＰＩＣＡ概念を利用する複雑なデバイスを試験する際に遭遇する基本的問題は、光放出が非常にわずかな量であるために、回路動作の検出が困難になることであると認識している。この問題は、パターン・セットアップがスキャン・チェーンを介してシリアルにロードされ、それによって何桁も試験刺激印加速度が遅くなるスキャン設計環境下では、さらに複雑になる。
【００２１】
さらに、本発明者達は、この診断および特徴付けの問題に対する１つの可能な解決策は、高速で印加することができる刺激パターンを生成する簡単な手段を提供することであると認識している。
【００２２】
したがって、ＢＩＳＴおよびＰＩＣＡの概念についての以下の短い議論の後でよく理解されるように、本明細書で提案する新規解決策の枢要な態様は、サイクル毎に同じクリティカルな刺激パターンを復元し再適用し、それによってこのクリティカルなパターンを多数回繰り返させて、このクリティカルなパターン中で光子放出の検出性能を増幅させることができるようにスキャン・チェーン設計を修正することである。
【００２３】
しかし、本発明の新規技法について詳細を述べる前に、本発明のこれらの例示的実施形態の特徴の重要性を適切に説明して理解を得るために、ＰＩＣＡおよびＢＩＳＴについての以下の背景情報を提供する。
【００２４】
ＰＩＣＡの概要
ＰＩＣＡは、フリップチップ搭載パッケージ上で使用できる障害位置特定ツールを提供するために開発された。この技法の背景にある物理的過程は、簡単である。すなわち、トランジスタが切り替わるとき、赤外線の短いバーストが光子の形で放出される。本譲受人によって構築されたプロトタイプのＰＩＣＡツールは、光子の到達、すなわち光子が放出された領域、および試験ループ中でそれが放出された時間ＴをＸ、Ｙ軸に分解することを可能にする。
【００２５】
したがって、この放出によって、試験パターン中に対象とする領域中で起こるすべてのスイッチング動作のタイミング・シーケンスまたは動画が得られる。これまでは、ＰＩＣＡは、本譲受人の施設で試験チップおよび製品の障害を診断し、欠陥のあるプロセスおよび設計の迅速なデバッグを行うために使用されてきた。この使用の目的は、主に、ハードウェアとして市販された後、既存の設計を特徴付けることである。ＰＩＣＡのもっと前向きの使用は、主に、相補形金属酸化膜半導体（ＣＭＯＳ）技術について、その使用前にゲート遅延を測定し、それによってモデルを改善する助けにするという形で始まっている。したがって、ＰＩＣＡによって、設計のタイミングに対する技術の真の影響を知ることができる。
【００２６】
このように、ピコ秒イメージ化回路解析（ＰＩＣＡ；Picosecond ImagingCircuit Analysis）と呼ばれるこの新しい回路試験技法では、切り替わる個々のトランジスタによって放出される弱い過渡的な光パルスをチップの裏面を通して捉える。診断および特徴付けツールとしてＰＩＣＡを使用することは、欠陥位置を正確に識別することができる新規の技術である。欠陥位置を高精度で特定して、欠陥を解析しその根本原因を決定することができる速度および可能性をともに向上させることは重要である。
【００２７】
１９８０年代から科学者達は、電子がＣＭＯＳマイクロチップの構成単位である電界効果トランジスタ（ＦＥＴ）中を速く動いたとき、光子として知られている光を放出することを知っていた。マイクロプロセッサおよびメモリ・チップは、ＣＭＯＳ回路から製作することができる。ＣＭＯＳ回路が１つの状態から別の状態、すなわちオンまたはオフに変わるときだけ、電子は動く。先進的ＣＭＯＳチップの個々の構成要素が切り替わることを観測するために、この非常にかすかな光放出の検出を使用することができる。
【００２８】
高速光検出器を使用して、簡単な高速回路からの光放出を観測することができる。高性能検出器によって、チップ上の何百または何千個のデバイスからの光放出を同時にイメージ化し時間分解することが可能になる。ＰＩＣＡ技法は、マイクロプロセッサなどの複雑なチップ中を流れる情報の「動画」を生成する。この技法は、光のパルスが数ピコ秒（１秒の１兆分の１秒）しか持続しないので、「ピコ秒イメージ化回路解析」と名付けられた。
【００２９】
したがって、ＰＩＣＡは、光子放出の時間および位置を記録する方法であり、ｅビーム（電子ビーム・プロービング）、放射顕微鏡法、ＦＩＢ（集束イオン・ビーム・ミリング修正）など他のツールとともに、診断プロセスで位置を占めている。ｅビームおよび放射顕微鏡法では、電気的試験または他の形の接触プロービングによって直接測定できない回路の動作に関する情報が得られる。ＦＩＢは、接触または非接触プロービングで通常は隠れている回路構成要素を露顕させるために使用することができ、あるいは障害メカニズムを間接的に推論する助けとして内部回路の接続性を変更するために使用することもできる。
【００３０】
ＰＩＣＡは、タイミングおよびクロックのスキューを含めてチップの特徴付けに使用することができる。ＰＩＣＡは、直流（ｄｃ）およびタイミング障害などの障害解析に使用することもできる。実際、光子はスイッチ当り数個しか生成されないので、速い繰返し速度が必要である。したがって、ＰＩＣＡは、現在、クロッキング、スキャニングおよびメモリ・セルフテストにしか実際に使用することができない。
【００３１】
チップの革新には、速度の増大、サイズの縮小、新規のパッケージング・スタイルが含まれる。これらの革新によって、チップを試験しデバッグするために必要な技術の変化が推し進められる。このような試験は、チップの設計および製造中に障害および欠陥を識別するためにクリティカルである。
【００３２】
初期世代のチップでは、１または２層のみのワイヤリング層でトランジスタを相互接続し、したがって大部分のトランジスタおよびワイヤは、直接目に見えた。しかし、より最近になると、チップ上のワイヤリングは、はるかに複雑になり、８レベルものワイヤリングになっている。ワイヤおよびトランジスタの底側層は、ワイヤの上側層によってしばしばほぼ完全に覆われている。その結果、チップ上の電気的動作を測定する従来の方法は、非現実的になりつつある。ＰＩＣＡは、邪魔になる金属ワイヤがないチップの裏面を通してトランジスタを観察することができるので、このマスキング効果を克服する助けになる。
【００３３】
前述のように、通常はバイアスされたＣＭＯＳロジック回路は、スイッチングの過渡期中に短い期間しか光子を放出せず、その結果個々のトランジスタの正確なタイミングを得ることが可能になる。低濃度にドープされたシリコン基板は、放出された光のバンド幅の一部を裏面から吸収するので、解析対象のサンプルは、放出強度を改善するために、通常まず薄くされる。サンプルは、それ以上の準備が必要でなく、測定の間中使用されるチップのパッケージおよびソケットは、電気的試験で使用されるものと同じである。
【００３４】
図１に例として示すＰＩＣＡシステム１００は、テスト・ボード１０６に載せたチップ１０５からの光子放出を検出する構成部品（レンズ１０２、ＣＣＤ１０３および検出装置１０４）用の光を通さない囲いを有するイメージ化部１０１を含む。タイミング部１１０は、試験シーケンスを制御し、光子放出のイメージを解析するために使用される。
【００３５】
したがって、ＰＩＣＡでは、自動試験機１００を使用してパッケージに封入されたデバイスに刺激を与え、それによって調査対象のトランジスタを繰り返し切り替えさせる。標準の赤外線顕微鏡（レンズ１０２、ＣＣＤ１０３を含む）を使用して、これらのデバイスを拡大し焦点を検出装置１０４に合わせ、それによって光子放出の位置および時間を決定する。この検出装置１０４は、たとえば位置感知型抵抗性アノードを有する熱電冷却式マイクロチャネル・プレート（ＭＣＰ；microchannel-plate）光電子増倍管である。
【００３６】
全測定時間を短縮するために、２つのステップが使用される。第１に、ソフトウェアまたは試験機診断を使用して、調査対象のデバイス数を最小限にする。この情報を使用して、もっとも近接するトランジスタを空間的に分解するのに必要な拡大率を選択し、最低限の使用可能な拡大率によって視野が決定されたとして、必要な測定回数およびその位置を決定する。第２のステップは、所望の切り替え状態を通して対象の回路を迅速に循環させる試験パターンの選択である。
【００３７】
図２は、ＰＩＣＡ診断手順の例示的フローチャート２００を示す。ステップ２０１で、ソフトウェア診断が実行され、この期間中、ステップ２０２で、どの領域が障害のあるゲートを含んでいる可能性が高いかを判定することでき、ステップ２０３で、ステップ２０２で判定された領域を動作させるのに適した試験パターンを生成する。ステップ２０４の測定から収集されたデータが、次いでステップ２０５で処理されて、デバイス動作に関する認識が得られる。
【００３８】
ある時間にわたり測定データを統合して、試験シーケンス中ずっと切り替わっていたすべてのデバイスの位置を示す「放出写真」を作成する。収集されたイメージの（ｘ、ｙ）平面上の単一の放出「スポット」を選択し、そのスポットの放出強度の時間依存性をプロットすると、そのスポット内の１つまたは複数のトランジスタが放出した光波形が得られる。
【００３９】
配置位置と回路図の対応関係を利用して、光波形を回路図の要素に関係付け、回路シミュレーションとの比較手段とする。波形および回路図の情報から回路遅延およびロジック展開を推論することができる。ハイまたはローの値で固着した回路は、試験機パターンに対する良品デバイスの予測されたスイッチング動作を、そのパターンに対する測定されたスイッチング動作と比較することによって検出可能である。タイミング障害は、そのようなスイッチングのシミュレートされた時間を、測定されたスイッチング時間と比較することによってその位置が特定される。
【００４０】
遺憾ながら、チップの回路からの弱い過渡的な光パルスは検出不可能であるので、ＰＩＣＡは、ある試験状況では都合よく使用することができない。たとえば、ＬＢＩＳＴ試験技法では、ＰＩＣＡを使用することができない。ＰＩＣＡ技法では、十分に良好なイメージを得るために特定の試験パターンの速い繰返し速度が必要である。
【００４１】
ＰＩＣＡでうまく働いてきた試験パターンは、クロッキング・パターンおよびスキャン・パターンであり、ともに繰返し速度が速い。ＬＢＩＳＴなど従来の標準的なチップ試験技法は、繰返し速度が速くない。各試験パターン毎にスキャン・チェーンに完全にロードするために、何千というクロックを印加しなければならず、１００以上のパターンのうち、障害を引き起こすことができるのは１クロックのみである。デューティ・サイクルは、容易に１／１００，０００より小さくなることがある。したがって、ＬＢＩＳＴ試験中に障害を起こす回路をＰＩＣＡイメージが得られるのに十分なだけ刺激することは、しばしば簡単ではなく、ＰＩＣＡは、有益な試験技法であるが、現在はＬＢＩＳＴ障害を検出するために使用することができない。
【００４２】
本発明は、この欠陥を克服する方法を提供する。
【００４３】
ＢＩＳＴの概要
この節では、ＬＦＳＲ（リニア・フィードバック・シフト・レジスタ）の一般的動作理論および特性について簡単に述べる。ＬＦＳＲは、試験、通信および暗号化用途において多くの使い方があるが、ここでの意図は、擬似乱数バイナリ・シーケンスの発生源としてＬＦＳＲを使用することである。
【００４４】
ＬＦＳＲは、シフト・レジスタまたはカウンタの特別な形とした「線形回路」の特別の構成である。これらの回路はクロック入力のみが必要であり、それによって回路は自律的になるか、３つの基本ロジック構成要素を含む。
１）ラッチ、Ｄタイプ・フリップフロップまたは単位遅延
２）排他的ＯＲ（ＸＯＲ）またはモジューロ−２加算器
３）モジューロ−２スカラ乗算器
【００４５】
ＬＦＳＲ回路は、２つの同等な形式またはデュアル形式のどちらかを取ることができる。図３は、汎用の「標準」ＬＦＳＲ構成３００を例として示し、図４は、「モジュラー」構成４００を例として示す。各形式の各セル３０１、４０１は、同じ構造を有し、これを複製して所望の長さｎのＬＦＳＲを得ている。モジューロ−２スカラ乗算器（Ｃｉ）３０２、４０２は、０または１のどちらかであり、それによってフィードバック信号が接続される、または切断されることになる。モジューロ−２加算器３０３、４０３は、排他的ＯＲロジック回路と同等である。
【００４６】
モジューロ−２加算器の真理値表５００を図５に示す。図６は、長さｎ＝３のＬＦＳＲ回路６００の簡単な例を示す。
【００４７】
ＬＦＳＲの特性のいくつかを挙げると、その長さまたはセル数（ｎ）、フィードバック構成またはＣｉの値、および回路の初期状態である。「最大長さ」のＬＦＳＲは、非ゼロ値で初期化されたとき、２ｎ−１個の独特の状態を循環する回路である。もちろん、長さｎのシフト・レジスタの最大状態数は、２ｎ個であり、したがって最大長さのＬＦＳＲは、０に初期化されたときを除き、すべての可能な状態を循環する。最大長さでないＬＦＳＲも、初期シードまたは初期値に応じて２ｎ個の状態の一部分（サブセット）を循環する。議論を簡単にし、この概念を説明し、この概念を有効にする目的で、最大長さのＬＦＳＲの実施のみを考える。
【００４８】
したがって、図６の例は、簡単な３段（ｎ＝３）の最大長さで構成されたＬＦＳＲを示す。この場合、ラッチＬ２（６０１）およびＬ３（６０２）からの出力がＸＯＲ演算され、Ｌ１（６０３）にフィードバックされる。
【００４９】
図７は、図６のｎ＝３であるＬＦＳＲの状態表７００および状態図７０１を示し、この表および図は、状態Ｓ０ですべて１に初期化された後に、このＬＦＳＲが循環する状態シーケンスを示す。この例の場合、バイナリ出力シーケンスは、７ビットのバイナリ出力シーケンスの後、繰り返しを始める（たとえば、「１１１００１０」、図６の６０４および図７の７０２参照）。
【００５０】
この簡単な回路６００の長さを延ばして、擬似乱数バイナリ数の長いシーケンスを容易に生成することができる。たとえば、最大長さ３２ビットのＬＦＳＲは、繰り返すまでに、４０億以上の状態（たとえば、２ｎ−１個）を循環することができる。さらに、ＬＦＳＲ用のフィードバック・パラメータを適切に選択することによって、構成毎に独特のシーケンスを生成することができる。ｎの多くの値についての最大構成表は、多くの参考文献で容易に得られ、あるいは容易に作成することができる。
【００５１】
シグネチャ生成レジスタとしてデータ圧縮用に使用するときの、ＬＦＳＲの一般的動作理論および特性について以下に簡単に述べる。シグネチャを生成するために使用することができるデータ圧縮のアルゴリズムおよびハードウェア実装は多数あるが、ＬＦＳＲをＳＩＳＲ（単一入力シグネチャ・レジスタ）またはＭＩＳＲ（複数入力シグネチャ・レジスタ）として使用すると、エイリアシングの確率が小さく、高度なカスタマイズ柔軟性があり、ハードウェアでもソフトウェアでも容易に実装できるという利点がある。
【００５２】
その基本概念には、ＬＦＳＲのＮ回目のシフト・サイクル毎に入力データの１個または複数のビットをＸＯＲ演算することが含まれる。通常、データは、シフト・サイクル毎にクロックに同期してＬＦＳＲに入力される。ＬＦＳＲは、単一入力のＳＩＳＲまたは複数入力のＭＩＳＲとして構成することができる。図８に例として示す単一入力構成８００は通常、長いデータのビット列をシリアルに圧縮するために使用し、一方図９に例として示す複数入力構成９００は、入力データのバイトまたはワードなどの複数のビット群を同時にパラレルに圧縮するために使用することができる。
【００５３】
再循環しているシフト・レジスタ中のどの点でも、ＬＦＳＲへのデータ入力をＸＯＲ演算することができる。もちろん、Ｎ長ＬＦＳＲの場合、可能な１回の入力の最大数はＮである。入力数がＮより大きい場合、各ＭＩＳＲ入力に対するＬＦＳＲの長さ、または入力のＸＯＲ演算を行うサブセットの長さを容易に増加することができる。
【００５４】
ＳＩＳＲまたはＭＩＳＲの出力またはシグネチャは、通常、データがすべて圧縮されまたはシフトされてＬＦＳＲに入力された後のＬＦＳＲの最終状態である。出力シグネチャの長さは、ＬＦＳＲの全体の長さ、または切り捨て後のＮとすることができる。
【００５５】
ＭＩＳＲまたはＳＩＳＲは、データ圧縮に先立ち初期シードまたは初期状態を選択し、フィードバック構成、入力構造、データ・ビット当りのシフト・サイクル数、およびＬＦＳＲの長さを選択することによって、さらにカスタム化することができる。ＬＦＳＲの長さは、指定のシステムのプラットフォーム（すなわち、３２ビット、６４ビット、１２８ビット、２５６ビット、または任意のビット長）に合わせて最適化することができ、あるいはセキュリティ・ロバスト性が得られるように調整することができる。図１０は、２入力５段のＭＩＳＲ１０００の例を、２入力データ・シーケンスの場合の関連する状態表とともに例として表す。
【００５６】
ロジック・スキャン設計および試験
このスキャン・ベース設計および試験方法の概要では、１つの例について論じるが、基本概念の多くはスキャン設計の他の変形形態にも適用できる。
【００５７】
ＬＳＳＤ（レベル・センシティブ・スキャン設計）法は、いくつかの基本試験概念を組み込んだシステム設計およびテスト容易化設計（ＤＦＴ；Design-For-Test）手法である。かかる設計では、ラッチまたはレジスタなど大部分のデバイスの記憶要素は、１個または複数のスキャン・チェーンとして連鎖されており、１つまたは複数のシリアル入力および出力を介して外部からアクセス可能にすることができる。この範疇に含まれない記憶要素は通常、分離され独立に試験されるメモリまたは他の特別なマクロである。さらに、この設計方法では、ロジック・フィードバック経路がすべてこれらの記憶要素のうちの１個または複数によってゲートされるようになっており、それによって図１１および図１２に例として示すように、組み合わせロジック部のサブセットの形でシーケンス設計が簡単になる。
【００５８】
これらの基本設計概念により、関連するシステムおよびスキャン・クロッキング・シーケンスとあいまって、非常に複雑なロジック構造の試験手順生成、試験および診断機能が大いに簡略化される。標準の主入力（ＰＩ；Primary Input）および主出力（ＰＯ；Primary Output）に加えて、各ラッチを擬似的主入力（ＰＩ）および擬似的主出力（ＰＯ）として使用して、試験または診断対象のデバイスの刺激および可観測性を高めることができる。
【００５９】
図１３および１４に例として示すように、ＬＳＳＤラッチ１３００は、通常Ｌ１またはマスタ・ラッチ１３０１が、２つのデータ・ポート（「ＳＲＩ」および「Ｄａｔａ」）を有し、スキャン・クロック（ａ）または機能クロック（ｃ１）のどちらかによって更新できる、Ｌ１／Ｌ２構成で実装される。Ｌ２またはスレーブ・ラッチ１３０２は、１個のクロック入力（ｂ−ｃｌｋ（ｃ２））しか有さず、そのクロックは、両方のＬ１クロックと位相外れである。スキャンは、ａおよびｂクロックを別々に使用して行う。
【００６０】
ＬＢＩＳＴ概観
図１５に示すＬＢＩＳＴ構造１５００の２つの基本構成要素は、ＬＦＳＲ（リニア・フィードバック・シフト・レジスタ）１５０１およびＭＩＳＲ（複数入力シグネチャ・レジスタ）１５０２である。ＬＦＳＲは、試験対象のロジックに刺激を与える擬似乱数パターン発生器として働き、ＭＩＳＲは、ロジックからの応答を表す独特のシグネチャを生成するために使用される。理想的には、障害のある各デバイスのシグネチャが、所定数の試験サイクル後に良品デバイスのシグネチャと異なっている。
【００６１】
ＬＢＩＳＴ試験モード中のスキャン・チェーンの構成は、ほぼ同じ長さのいくつかのサブチェーンに分割されている。これらのチェーンは、ＬＢＩＳＴ試験毎にシリアルにロードおよびアンロードされる。ＬＢＩＳＴモードになった後、スキャン・チェーンは、図１５に例として示すように、いくつかのパラレルなサブチェーンに再構成される。各サブチェーン中にパラレルにロードされる擬似乱数データは、ＬＦＳＲから供給され、試験刺激として使用される。同様に、サブチェーン中のすべてのラッチの状態は、アンロードされてＭＩＳＲ中にシリアルに入力され、圧縮されたデータを表すシグネチャを形成する。
【００６２】
各ＬＢＩＳＴ試験サイクルで、これらのラッチから組み合わせロジック中に試験ベクトルを送り出しその結果の応答を受信ラッチで捕捉するために、サブチェーンのロードおよびアンロードに加えて、時間を調整してシステム・クロックを加えることが必要になる。通常のシステム設計ではいくつかのシステム・クロックおよび様々な経路遅延が含まれるので、別のクロックの組み合わせおよびタイミングを用いてクロック試験シーケンスおよびタイミング・セットアップを複数回適用することができる。通常、これは、ＯＰＣＧ（on-product clock generation）機能およびＬＢＩＳＴ制御によって達成される。
【００６３】
次に、ＬＢＩＳＴ試験期間には、比較的多数のこれらのロード／アンロード・シーケンス、およびその後に続くシステム・クロック・サイクルが含まれる。この期間の終わりに、ＭＩＳＲの内容またはシグネチャがアンロードされ、予想されるシグネチャと比較される。いくつかのシグネチャ期間を適用して所望の試験範囲を達成することができる。
【００６４】
このＬＢＩＳＴ法は、チップ・レベル、様々なパッケージ・レベルからシステム・レベルに至るまでの構造試験をサポートできる有効なＤＦＴである。この手法に伴う利点をいくつか挙げると、試験データ容量が比較的小さく、ＶＬＳＩ試験システム要求が最小限であり、試験速度が速く、システム試験への拡張性が有ることである。
【００６５】
本発明の再循環スキャン
したがって、上記の背景技術情報を前提とすると、前述したように、本発明の枢要な態様は、サイクル毎に同じクリティカルな刺激パターンを復元し再適用することができるようにし、それによってこのクリティカル・パターンを多数回繰り返して、このクリティカル・パターン中に光子放出の検出能力を増幅させるようにスキャン・チェーン設計を修正することである。
【００６６】
このパターン復元機能は、以下に述べる簡単なＳＲＬ設計修正（たとえば、図１６参照）によって対応することができる。この機能は、「逆シフトＬ２復元可能ラッチ（back-shift L2 restorable latch）」と呼ばれる。
【００６７】
スキャン・チェーンの逆シフトの修正に加えて、本発明の完全な解決策では、既存のＢＩＳＴ診断法を使用してクリティカル・パターンを分離し、カスタム・タイミング・シーケンスを使用してＰＩＣＡ収集ループをセットアップし実行する。
【００６８】
新規の概念は、ＬＢＩＳＴ試験法、逆シフト復元スキャン・チェーン設計、および２つの試験フェーズで実行されるＰＩＣＡ診断技法に基づくものである。第１フェーズでは、ＬＢＩＳＴ試験および診断方法を利用して、障害のある試験機ループを識別し、関連する障害のあるラッチを分離する。一方、第２フェーズでは、修正されたＬＢＩＳＴクロッキング・シーケンスをＰＩＣＡツールとともに利用して、その障害が障害のある回路網、ロジック・ブロックまたはデバイスによるものであると診断する。これらの２フェーズを以下のステップで例示的に要約する。
【００６９】
フェーズＩ
１．ＬＢＩＳＴ試験シーケンスを実行する（スキューにロードされたＯＰＣＧクロッキング・シーケンス）。
２．バイナリー・サーチなどを使用して障害のある試験機ループを識別する。
３．障害のある試験機ループとして識別された各ループ毎に、障害のある代表的測定可能ラッチ（ＲＭＬ；Representative Measurable Latch）を識別する。
【００７０】
フェーズＩＩ
１．ＬＢＩＳＴ試験（または機能パターン）を障害のある試験機ループまで実行する（フェーズＩに同じ）。
２．障害のある試験機ループのランダム刺激をＬ１ラッチ中にロードする（このステップは、通常は、先の試験機ループ・チャネル・スキャン・ロード／アンロード動作中に実行されるが、必要でないこともある）。
３．連続的に、送り出しクロック（ｃ２−ｃｌｏｃｋ）を加え逆シフト復元を行わせることによって、単一クロッキング・シーケンスにタイト・ループを適用する。
４．上記特別クロッキング・シーケンスを高速で繰り返しながら、ＰＩＣＡツールを使用して、障害のあるＲＭＬから欠陥位置まで追跡する。
５．障害のあるパターンまでシーケンスを実行後、同じクロッキング・シーケンスを使用して、機能パターンを繰り返すことができる。
【００７１】
この基本概念は、構造および機能試験パターンの診断に適用され、クリティカルな信号経路の特徴付けに拡張することができる。さらに、この概念を使用して、スキャン・チェーン固着を診断し、ｄｅｌｔａ−Ｉノイズ解析を行うこともできる。
【００７２】
図１６は、本発明のために修正した典型的なＬＳＳＤのＬ１／Ｌ２ラッチ１６００のための、基本的Ｌ２復元可能機能を例として表す。この復元機能は、Ｌ２ラッチまでの代替データ経路を設けることによって達成される。この例では、これは、ノーマル・スキャン・モードでは同じラッチからＬ１ラッチの出力を選択し、一方ＰＩＣＡ収集モードではスキャン・チェーンの次段ＲＳＬ（Representative Scannable Latch）からＬ１の出力を選択する、マルチプレクサ（ＭＵＸ）１６０１または他の選択ブロックによって達成される。ＭＵＸによる選択は、グローバル制御信号（ＳＥＬ）によって制御される。図１７は、関連する逆シフト・データ経路を伴う２個の相互接続されたＲＳＬ１７０１、１７０２からなる構成１７００を示す。
【００７３】
ＭＵＸ１６０１のためのいくらか異なる手法として、２重データ・ポートＬ２ラッチを使用し、ｂ／ｃ２−ｃｌｏｃｋに類似する別のクロックによってポートを選択することもできる。いくつかの用途および試験法では、クリティカル領域の部分的実装で十分なことがあり得るので、設計のＲＳＬをすべて、復元機能をサポートするように修正する必要はない。
【００７４】
さらに、Ｌ２復元機能によって追加されるシリコン実装領域の他に、Ｌ１／Ｌ２システム経路中に導入される追加の遅延、復元フィードッバックのためのＬ１出力へのロード、およびそれらに伴うワイヤリングも考慮しなければならない。ＲＳＬマクロ設計内に機能を組み込むことによって、これらの影響を最小限に抑えることができる。
【００７５】
図１８は、典型的なＰＩＣＡ試験のタイミング図１８００を例として示す。左側の３つのサイクル１８０１、１８０２、１８０３は、パターン・セットアップ動作の一部分である。特定の試験モードでは、ＳＲＩからのデータは、シフト・レジスタを介してすべてのＲＳＬにロードされる。ＳＲＩロード・シーケンスの最後のサイクルは、１個のａ−ｃｌｏｃｋを印加してスキューなロードをセットアップすることである。このスキューなロードによって、次のｂ／ｃ２−ｃｌｏｃｋが組み合わせロジック中での移行を開始させることが可能になる。ノーマル試験モードでは、ロジック中での移行の結果が、ｃ１−ｃｌｏｃｋを印加することによって、通常Ｌ１ラッチ中で捕捉される。
【００７６】
クリティカル・パターンがスキャン・チェーン中にスキューにロードされた後、ＰＩＣＡ収集サイクル１８０４をタイト・ループの形で高速で実行することができる。このサイクルのためのタイミングでは、まず次段ＲＳＬのＬ１のロジック値を用いてＬ２ラッチを復元する。これが実現可能なのは、次段ＲＳＬのＬ１が、スキューなロードによって、Ｌ２と同じ状態にロードされているからである。ＬＩへのｃ１−ｃｌｏｃｋパルスが印加されないかぎり、このようになることに留意されたい。
【００７７】
サイクルの後半では、ｂ／ｃ２−ｃｌｏｃｋを組み合わせロジック中に印加することによって移行が開始される（たとえば、１８０５参照）。サイクルのこの部分でＰＩＣＡツールを使用して、時間および空間におけるこれらの移行を観測する。Ｌ１は、このシーケンス中クロッキングされないので、有効なＰＩＣＡデータ収集およびその後の解析に必要になるたびに、サイクルを再実行することによって、Ｌ２を復元し同じ移行を再適用することが可能になる。
【００７８】
図１９は、全体的概念を説明するための例示的な２フェーズのプロセス・フローである。フェーズＩ（たとえば、１９０１）は、典型的なＬＢＩＳＴ診断プロセスで必要とされるステップ１９０１．１〜１９０１．３を含み、まずステップ１９０１．２で１つまたは複数の障害のあるまたはクリティカルなパターンまたは試験機ループ（Ｔ／Ｌ）を識別する。
【００７９】
次のステップ１９０１．３では、さらに、障害のある特定の経路またはＲＭＬを識別する。次いで、この情報を使用して、フェーズＩＩ（たとえば、ＰＩＣＡデータ収集）のための個々のクリティカル・パターン条件がセットアップされる。バイナリー・サーチや選択的シグネチャ生成などＢＩＳＴ診断で使用される技法は多数あるが、これらの方法の詳細は参考文献中に出ており、本出願の範囲外である。
【００８０】
フェーズＩＩのステップ１９０２で、ＬＢＩＳＴ診断からの結果を利用して、クリティカル・パターンをセットアップし、次いで裏面からの放出データを収集しながらタイト・ループでそのパターンを実行する。このセットアップでは、ステップ１９０２．１で、スキューなロードを含めて、対象とするパターンまでＬＢＩＳＴを実行することが含まれる。パターンがセットアップされた後、モードが「逆シフトＬ２復元およびＰＩＣＡ収集」の繰返しサイクル１９０２．３に切り替えられる。この繰返しパターン１９０２．３は、ＰＩＣＡの時間および空間分解能が適切になるのに必要な期間中実行される。次いで、ＰＩＣＡ波形が解析されて、物理的障害解析（ＰＦＡ）を出力するための回路の機能性およびタイミング特性が判定される。
【００８１】
ＬＳＳＤスキャン・チェーンおよびＬＢＩＳＴ試験法をこの本アイデアの特定の実施形態の例として使用してきたが、この基本概念は、他のタイプのスキャン設計および多様なＢＩＳＴ設計に拡張することができる。さらに、この概念は、構造試験に適用できるのみならず、ラッチ復元機能を有する機能試験環境下で使用することもできる。
【００８２】
例示的ハードウェア実装
図２０は、本発明による情報処理／コンピュータ・システムの典型的なハードウェア構成を示す。このシステムは、少なくとも１つのプロセッサまたは中央処理装置（ＣＰＵ）２０１１を有することが好ましい。
【００８３】
ＣＰＵ２０１１は、システム・バス２０１２を介して、ランダム・アクセス・メモリ（ＲＡＭ）２０１４、読取り専用メモリ（ＲＯＭ）２０１６、（ディスク装置２０２１やテープ装置２０４０などの周辺装置をバス２０１２に接続するための）入出力（Ｉ／Ｏ）アダプタ２０１８、（キーボード２０２４、マウス２０２６、スピーカ２０２８、マイクロホン２０３２または他のユーザ・インターフェース装置あるいはそのいずれかをバス２０１２に接続するための）ユーザ・インターフェース・アダプタ２０２２、情報処理システムをデータ処理ネットワーク、インターネット、イントラネット、パーソナル・エリア・ネットワーク（ＰＡＮ）等に接続するための通信アダプタ２０３４、ならびにバス２０１２をディスプレイ装置２０３８またはプリンタ２０３９あるいはその両方（たとえば、ディジタル・プリンタなど）に接続するためのディスプレイ・アダプタ２０３６に相互接続される。
【００８４】
上記のハードウェア／ソフトウェア環境に加えて、本発明の別の態様は、上記の方法を実施するためのコンピュータ実装方法を含む。例として、この方法は、上記で論じた特定の環境で実施することができる。
【００８５】
かかる方法は、たとえば、ディジタル・データ処理装置によって実施されたコンピュータを、機械可読命令のシーケンスを実行するように動作させるプログラムによって、実施することができる。これらの命令は、様々なタイプのプログラム担持媒体中に常駐することができる。
【００８６】
したがって、本発明のこの態様は、上記のＣＰＵ２０１１およびハードウェアを組み込んだディジタル・データ処理装置によって実行可能な、本発明の方法を実施するための機械可読命令からなるプログラムを担持したプログラム担持媒体を含むプログラム製品を対象とする。
【００８７】
このプログラム担持媒体は、たとえば、ＣＰＵ２０１１内に収容され、たとえば高速アクセス記憶装置で代表されるＲＡＭを含むことができる。あるいは、この命令は、ＣＰＵ２０１１が直接的または間接的にアクセスすることができる、磁気データ記憶ディスケット２１００（図２１）など他のプログラム担持媒体に収容することもできる。
【００８８】
ディスケット２１００、コンピュータ／ＣＰＵ２０１１またはその他の場所のいずれに収容されていようとも、この命令は、ＤＡＳＤ記憶装置（たとえば、従来の「ハードディスク」またはＲＡＩＤアレイ）、磁気テープ、電子式ＲＯＭ（たとえば、ＲＯＭ、ＥＰＲＯＭまたはＥＥＰＲＯＭ）、光記憶装置（たとえば、ＣＤ−ＲＯＭ、ＷＯＲＭ、ＤＶＤ、ディジタル光テープなど）、紙「パンチ」カード、あるいはディジタル、アナログ、通信リンク、無線などの伝送媒体を含めた他の適切なプログラム担持媒体など、様々な機械可読データ記憶媒体上に格納することができる。本発明の例示的実施形態では、機械可読命令は、ソフトウェアのオブジェクト・コードを含むことができる。
【００８９】
本発明を例示的実施形態によって説明してきたが、本発明は、添付の特許請求の範囲の精神および範囲に含まれる修正を加えて実施できることが当業者には理解されよう。
【図面の簡単な説明】
【００９０】
【図１】本発明で例として利用できるピコ秒イメージ化回路解析（ＰＩＣＡ）技法１００を例として示す図である。
【図２】ＰＩＣＡのための例示的フローチャート２００を示す図である。
【図３】汎用の「標準」リニア・フィードバック・シフト・レジスタ（ＬＦＳＲ）構成３００を例として示す図である。
【図４】「モジュラー」リニア・フィードバック・シフト・レジスタ（ＬＦＳＲ）構成４００を例として示す図である。
【図５】モジューロ−２加算器の排他的ＯＲロジックの真理値表５００を示す図である。
【図６】長さｎ＝３の例示的ＬＦＳＲ回路６００を示す図である。
【図７】図６のＬＦＳＲの状態表７００および状態図７０１を示す図である。
【図８】単一入力シグネチャ・レジスタ（ＳＩＳＲ）８００として構成されたＬＦＳＲを例として示す図である。
【図９】複数入力シグネチャ・レジスタ（ＭＩＳＲ）９００として構成されたＬＦＳＲを例として示す図である。
【図１０】２入力５段のＭＩＳＲ１０００の例を例示的に表す図である。
【図１１】典型的なＬＳＳＤ構造１１００を例として示す図である。
【図１２】典型的なＬＳＳＤ構成１２００を例として示す図である。
【図１３】典型的なＬＳＳＤスキャン・チェーン１３００を例として示す図である。
【図１４】２個の連続したＬＳＳＤスキャン・チェーン・ラッチの構成１４００を例として示す図である。
【図１５】ＳＴＵＭＰＳ（ＭＩＳＲおよびパラレルＳＲＳＧを使用するセルフテスト）構成１５００を例として示す図である。
【図１６】Ｌ１／Ｌ２ラッチがマルチプレクサによって相互接続されている本発明の例示的実施形態１６００を例として示す図である。
【図１７】本発明の概念にしたがって相互接続されている２個の連続するシフト・レジスタ・ラッチ（ＳＲＬ）からなる構成１７００を例として示す図である。
【図１８】本発明を実施するためのＰＩＣＡタイミング・セットアップ１８００を例として示す図である。
【図１９】本発明による例示的ＰＩＣＡ診断フロー１９００を示す図である。
【図２０】本発明がその中に組み込まれる例示的ハードウェア／情報処理システム２０００を示す図である。
【図２１】本発明による方法のプログラムの諸ステップを格納するためのプログラム担持媒体２１００（たとえば、記憶媒体）を示す図である。
【符号の説明】
【００９１】
１００  ＰＩＣＡシステム、自動試験機
１０１  イメージ化部
１０２  レンズ
１０３  ＣＣＤ
１０４  検出装置
１０５  チップ
１０６  テスト・ボード
１１０  タイミング部
３００  「標準」ＬＦＳＲ構成
３０１  セル
３０２  モジューロ−２スカラ乗算器（Ｃｉ）
３０３  モジューロ−２加算器
４００  「モジュラー」構成
４０１  セル
４０２  モジューロ−２スカラ乗算器（Ｃｉ）
４０３  モジューロ−２加算器
５００  真理値表
６００  ＬＦＳＲ回路
６０１  ラッチＬ２
６０２  ラッチＬ３
６０３  ラッチＬ１
７００  ＬＦＳＲの状態表
７０１  ＬＦＳＲの状態図
８００  単一入力構成
９００  複数入力構成
１０００  ＭＩＳＲ
１１００  ＬＳＳＤ構造
１２００  ＬＳＳＤ構造
１３００  ＬＳＳＤラッチ
１３０１  マスタ・ラッチ
１３０２  スレーブ・ラッチ
１５００  ＬＢＩＳＴ構造
１５０１  ＬＦＳＲ
１５０２  ＭＩＳＲ
１６００  Ｌ１／Ｌ２ラッチ
１６０１  マルチプレクサ（ＭＵＸ）
１７００  構成
１７０１  ＲＳＬ
１７０２  ＲＳＬ
２０００  情報処理／コンピュータ・システム
２０１１  中央処理装置（ＣＰＵ）
２０１２  システム・バス
２０１４  ＲＡＭ
２０１６  ＲＯＭ
２０１８  入出力（Ｉ／Ｏ）アダプタ
２０２１  ディスク装置
２０２２  ユーザ・インターフェース・アダプタ
２０２４  キーボード
２０２６  マウス
２０２８  スピーカ
２０３２  マイクロホン
２０３４  通信アダプタ
２０３６  ディスプレイ・アダプタ
２０３８  ディスプレイ装置
２０３９  プリンタ
２０４０  テープ装置
２１００  磁気データ記憶ディスケット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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