(57)【要約】【課題】部品の特性のバラツキに関係なく特性の安定したフィルタを実現すると共に、広い帯域の信号を処理可能とする。【解決手段】低域フィルタ１０１ａで帯域制限された中間周波のＩＦ信号であるアナログ入力信号をデジタル信号に変換するＡ／Ｄ変換器１０２と、このＡ／Ｄ変換器側から入力されたデジタル信号を互いに９０°位相のずれた直交するベースバンドＩ，Ｑ信号に変換するデジタル直交検波器を備えているダウンコンバータ１０３と、このダウンコンバータから出力されるベースバンドＩ，Ｑ信号をアップコンバートするデジタル直交変調器を備えているデジタルアップコンバータ１０５と、このデジタルアップコンバータから出力された変調されたデジタル信号をアナログ信号に変換するＤ／Ａ変換器１０６と、アナログ信号が通過する低域フィルタ１０１ｂとを具備している。【選択図】        図１
2005020659.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をＡ／Ｄ（アナログ／デジタル）に変換するためのＡ／Ｄ変換器と、
上記Ａ／Ｄ変換器側から入力されるデジタル信号を互いに９０°位相のずれた直交するベースバンドＩ，Ｑ信号に変換するデジタル直交検波器と、上記ベースバンドＩ，Ｑ信号をそれぞれ帯域制限するためのデジタルフィルタとを備えているデジタルダウンコンバータと、
このデジタルダウンコンバータから出力されるベースバンドＩ，Ｑ信号をそれぞれ帯域制限するためのデジタルフィルタと、帯域制限されたベースバンドＩ，Ｑ信号をアップコンバートするためのデジタル直交変調器とを備えているデジタルアップコンバータと、
上記デジタルアップコンバータから出力された信号をＤ／Ａ（デジタル／アナログ）に変換するためのＤ／Ａ変換器と
を具備しており、
上記デジタルダウンコンバータとデジタルアップコンバータとがプログラマブルデジタルフィルタ本体を形成していることを特徴とするプログラマブルデジタルフィルタ。
【請求項２】
デジタルダウンコンバータ及びデジタルアップコンバータにおける各デジタルフィルタは、低域フィルタで構成されていることを特徴とする請求項１記載のプログラマブルデジタルフィルタ。
【請求項３】
デジタルダウンコンバータ及びデジタルアップコンバータにおける各デジタルフィルタは、ＦＩＲフィルタで構成されていることを特徴とする請求項１記載のプログラマブルデジタルフィルタ。
【請求項４】
デジタルダウンコンバータ及びデジタルアップコンバータにおける各デジタルフィルタは、複数段配置されていることを特徴とする請求項１、請求項２又は請求項３のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項５】
デジタル直交検波器は、数値制御発振器と、この数値制御発振器に接続されていると共に、ベースバンドＩ信号を出力する第１の乗算器と、上記数値制御発振器にπ／２位相器を介して接続されベースバンドＱ信号を出力する第２の乗算器とを備え、上記第１の乗算器及び第２の乗算器は互いに入力側で並列的に接続されており、それぞれが入力されるデジタル信号に上記数値制御発振器から発生される信号を乗算してベースバンドＩ，Ｑ信号に変換することを特徴とする請求項１乃至請求項４のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項６】
デジタル直交変調器は、数値制御発振器と、この数値制御発振器に接続されていると共にベースバンドＩ信号が入力される第１の乗算器と、上記数値制御発振器にπ／２位相器を介して接続されていると共にベースバンドＱ信号が入力される第２の乗算器と、上記第１及び第２の乗算器の出力側でこれらの乗算器に接続されている加算器とを備え、上記第１及び第２の乗算器はベースバンドＩ，Ｑ信号に上記数値制御発振器から発生される信号を乗算し、上記加算器は上記第１及び第２の乗算器のそれぞれの出力信号を加算するものであることを特徴とする請求項１乃至請求項５のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項７】
デジタル直交検波器は、第１の数値制御発振器と、この第１の数値制御発振器に接続されていると共に、ベースバンドＩ信号を出力する第１の乗算器と、上記数値制御発振器にπ／２位相器を介して接続されベースバンドＱ信号を出力する第２の乗算器とを備え、
デジタル直交変調器は、第２の数値制御発振器と、この第２の数値制御発振器に切り替えスイッチを介して接続されていると共にベースバンドＩ信号が入力される第１の乗算器と、上記第２の数値制御発振器に上記切り替えスイッチを介して接続可能であるπ／２位相器と、このπ／２位相器に接続されていると共にベースバンドＱ信号が入力される第２の乗算器と、上記第１及び第２の乗算器の出力側でこれらの乗算器に接続されている加算器とを備え、
上記デジタル直交検波器における上記第１の乗算器及び第２の乗算器は互いに入力側で並列的に接続されており、それぞれが入力されるデジタル信号に上記第１の数値制御発振器から発生される信号を乗算してベースバンドＩ，Ｑ信号に変換するものであり、
上記デジタル直交変調器の第１の乗算器及びπ／２位相器は上記第１の数値制御発振器に上記切り替えスイッチを介して接続可能であり、
上記デジタル直交変調器の上記第１及び第２の乗算器は、入力される上記ベースバンドＩ，Ｑ信号に上記切り替えスイッチの切り替えにより接続される上記第１及び第２の数値制御発振器のいずれか一方から発生される信号を乗算するものであり、上記加算器は上記第１及び第２の乗算器の出力信号を加算するものである
ことを特徴とする請求項１乃至請求項４のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項８】
プログラマブルデジタルフィルタ本体の入力側及び出力側にデジタル直交検波器及びデジタル直交変調器をそれぞれ配置してあり、上記デジタル直交検波器は数値制御発振器、第１及び第２の乗算器並びにπ／２位相器から構成されており、上記デジタル直交変調器は第１及び第２の乗算器、π／２位相器並びに加算器を備えており、
上記デジタル直交検波器における上記第１の乗算器及び第２の乗算器は互いに入力側で並列的に接続されており、それぞれが入力されるデジタル信号に上記数値制御発振器から発生される信号を乗算してベースバンドＩ，Ｑ信号に変換するものであり、
上記デジタル直交変調器における上記第１及び第２の乗算器は上記ベースバンドＩ，Ｑ信号に上記数値制御発振器から発生される信号を乗算し、上記加算器は上記第１及び第２の乗算器の出力信号を加算するものである
ことを特徴とする請求項１乃至請求項４のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項９】
デジタルダウンコンバータとデジタルアップコンバータとの間は中継部で接続されていることを特徴とする請求項１乃至請求項８のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項１０】
デジタルダウンコンバータとデジタルアップコンバータとの間はシリアルインタフェースである中継部で接続されていることを特徴とする請求項１乃至請求項８のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項１１】
デジタルダウンコンバータとデジタルアップコンバータとの間はＦＩＦＯである中継部で接続されていることを特徴とする請求項１乃至請求項８のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項１２】
デジタルダウンコンバータとデジタルアップコンバータは、内蔵されている制御部で制御されていると共に、外部の電子計算機から制御可能であることを特徴とする請求項１乃至請求項１１のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項１３】
制御部は、複数のパラメータを設定し、フィルタ係数算出のためのソフトウェアを備えていることを特徴とする請求項１乃至請求項１２のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項１４】
請求項１記載のプログラマブルデジタルフィルタ本体と、このプログラマブルデジタルフィルタ本体の入出力側にそれぞれ配置してある請求項１記載のＡ／Ｄ変換器及びＤ／Ａ変換器とが１段に並べられており、これが複数段配置されていることを特徴とする請求項１乃至請求項１３のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項１５】
Ａ／Ｄ変換器の入力側に減衰器と増幅器を配置してあり、上記減衰器と増幅器は上記Ａ／Ｄ変換器へ入力される信号のレベルを所定の値に保持可能であることを特徴とする請求項１乃至請求項１４のいずれかに記載のプログラマブルデジタルフィルタ。
【請求項１６】
外部の電子計算機は、複数のパラメータを設定し、フィルタ係数算出のためのソフトウェアを備えていることを特徴とする請求項１乃至請求項１５のいずれかに記載のプログラマブルデジタルフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル通信装置、測定装置、レーダーなどに使用されるプログラマブルデジタルフィルタに関する。
【０００２】
【従来の技術】
従来よりアナログ回路を用いているプログラムデジタルシステムが提案されている。
アナログ回路によるプログラムデジタルシステムには次の課題がある。
第１は、Ｌ（コイル）、Ｃ（コンデンサー）、Ｒ（抵抗）等の各部品の特性のバラツキが生じる。このことにより、一定の特性を出すためには製造時に面倒な調整をしなくてはならない。
第２は群遅延特性が発生してしまう。
第３は、Ｑを高くしようとすると、次数を高くしなければならないので、回路規模が大きくなり、部品コストと調整コストが増大する。あまり高い次数は現実的に製品化は不可能である。
第４に、帯域フィルタ（ＢＰＦ）である場合、中心周波数を変更するには、回路定数を変更しなくてはならない。場合によっては回路定数の変更だけでは対応できないこともあり、このために回路の変更を必要とする。
最近では、上記問題を解決するために、デジタル回路を用いるプログラムデジタルシステムが提案されている。
例えば特開２００２−２４６８７９号公報に開示されているプログラマブルデジタルシステムは、入力データを順次遅延させる複数段（Ｎ段）の遅延回路、上記遅延回路と同数のレジスタ回路、上記各遅延回路と同数の乗算回路、カウンタ回路、パルス発生回路、メモリー回路及び上記各乗算回路からの出力の全てを加算する加算回路を含むものである。
各遅延回路は、入力されるクロック信号のタイミング毎に、入力されたデータをシフトし、シフトした後のデータを後段の遅延回路に出力する。シフト後のデータは、上記乗算回路に対しても同時に出力される。上記乗算回路は、遅延回路より入力されるデータに、上記レジスタ回路から出力される係数データを乗算し、その結果を上記加算回路に出力する。上記加算回路は、乗算回路より入力される乗算結果を全て加算し、その結果を出力する。加算回路による加算結果が、デジタルフィルタの出力データとなる。カウンタ回路は、ライトパルス信号が入力された場合、クロック信号をカウントする。パルス発生回路は、上記カウンタ回路からのカウントの値に基づいて、上記各レジスタ回路に対してロードパルス信号を出力する。各レジスタ回路は、ロードパルス信号の入力によって、メモリー回路から出力される係数データを記憶する。
ライトパルス信号がカウンタ回路に入力されると、係数データがメモリー回路から順次レジスタ回路に書き込まれて行く。そして、レジスタ回路に記憶されている係数データが全て変更されると、フィルタ特性が変更される。
【０００３】
【発明が解決しようとする課題】
前述したプログラマブルデジタルフィルタは、メモリー回路に書き込まれている係数のセットを変更することによって、１つのハードウェアで様々なフィルタ特性を備えたデジタルフィルタを実現することができる。
しかしながら、上記デジタルフィルタは次のような課題がある。
多段の遅延回路、これらの遅延回路と同じ段数の乗算器及びレジスタ回路を必要とするために、信号処理の速度を高めるには限界があり、広い帯域の信号処理に不向きである。上記デジタルフィルタを例えば通信システムに組み入れた場合、周波数帯域が狭く、広い帯域の信号を送信できない。このため、デジタルフィルタの用途が限定される課題があった。
本発明の目的は、部品の特性のバラツキに関係なく特性の安定したフィルタを実現すると共に、広い帯域の信号を迅速に処理可能にすることにある。
【０００４】
【課題を解決するための手段】
本発明の第１の特徴は、入力信号をＡ／Ｄ（アナログ／デジタル）に変換するためのＡ／Ｄ変換器と、上記Ａ／Ｄ変換器側から入力されるデジタル信号を互いに９０°位相のずれた直交するベースバンドＩ，Ｑ信号に変換するデジタル直交検波器と、上記ベースバンドＩ，Ｑ信号をそれぞれ帯域制限するためのデジタルフィルタとを備えているデジタルダウンコンバータと、このデジタルダウンコンバータから出力されるベースバンドＩ，Ｑ信号をそれぞれ帯域制限するためのデジタルフィルタと、帯域制限されたベースバンドＩ，Ｑ信号をアップコンバートするためのデジタル直交変調器とを備えているデジタルアップコンバータと、
上記デジタルアップコンバータから出力された信号をＤ／Ａ（デジタル／アナログ）に変換するためのＤ／Ａ変換器とを具備していることにある。上記デジタルダウンコンバータとデジタルアップコンバータとはプログラマブルデジタルフィルタ本体を形成している。
本発明の第２の特徴は、第１の特徴を前提としており、デジタルダウンコンバータ及びデジタルアップコンバータにおける各デジタルフィルタは、低域フィルタが用いられていることにある。
本発明の第３の特徴は、第１の特徴を前提としており、デジタルダウンコンバータ及びデジタルアップコンバータにおける各デジタルフィルタは、ＦＩＲフィルタが用いられていることにある。
本発明の第４の特徴は、第１、第２又は第３のいずかの特徴を前提としており、デジタルダウンコンバータ及びデジタルアップコンバータにおける各デジタルフィルタは、複数段配置されていることにある。
本発明の第５の特徴は、第１乃至第４のいずれかの特徴を前提としており、デジタル直交検波器が、数値制御発振器と、この数値制御発振器に接続されていると共に、ベースバンドＩ信号を出力する第１の乗算器と、上記数値制御発振器にπ／２位相器を介して接続されベースバンドＱ信号を出力する第２の乗算器とを備え、上記第１の乗算器及び第２の乗算器は互いに入力側で並列的に接続されており、それぞれが入力されるデジタル信号に上記数値制御発振器から発生される信号を乗算してベースバンドＩ，Ｑ信号に変換することにある。
本発明の第６の特徴は、第１乃至第５のいずれかの特徴を前提としており、デジタル直交変調器が、数値制御発振器と、この数値制御発振器に接続されていると共にベースバンドＩ信号が入力される第１の乗算器と、上記数値制御発振器にπ／２位相器を介して接続されていると共にベースバンドＱ信号が入力される第２の乗算器と、上記第１及び第２の乗算器の出力側でこれらの乗算器に接続されている加算器とを備え、上記第１及び第２の乗算器はベースバンドＩ，Ｑ信号に上記数値制御発振器から発生される信号を乗算し、上記加算器は上記第１及び第２の乗算器の出力信号を加算するものであることにある。
本発明の第７の特徴は、第１乃至第４のいずれかの特徴を前提としており、デジタル直交検波器が、第１の数値制御発振器と、この第１の数値制御発振器に接続されていると共に、ベースバンドＩ信号を出力する第１の乗算器と、上記数値制御発振器にπ／２位相器を介して接続されベースバンドＱ信号を出力する第２の乗算器とを備えていることにある。デジタル直交変調器は、第２の数値制御発振器と、この第２の数値制御発振器に切り替えスイッチを介して接続されていると共にベースバンドＩ信号が入力される第１の乗算器と、上記第２の数値制御発振器に上記切り替えスイッチを介して接続可能であるπ／２位相器と、このπ／２位相器に接続されていると共にベースバンドＱ信号が入力される第２の乗算器と、上記第１及び第２の乗算器の出力側でこれらの乗算器に接続されている加算器とを備えている。上記デジタル直交変調器の第１の乗算器及びπ／２位相器は上記第１の数値制御発振器に上記切り替えスイッチを介して接続可能である。上記デジタル直交検波器の上記第１の乗算器及び第２の乗算器は互いに入力側で並列的に接続されており、それぞれが入力されるデジタル信号に上記第１の数値制御発振器から発生される信号を乗算してベースバンドＩ，Ｑ信号に変換するものである。上記デジタル直交変調器の上記第１及び第２の乗算器は、入力される上記ベースバンドＩ，Ｑ信号に上記切り替えスイッチを介して接続される上記第２の数値制御発振器から発生される信号を乗算することができると共に、上記切り替えスイッチを介して接続される上記第１の数値制御発振器から発生される信号を乗算することができ、上記加算器は上記第１及び第２の乗算器の出力信号を加算するものである。
本発明の第８の特徴は、第１乃至第４のいずれかの特徴を前提としており、プログラマブルデジタルフィルタ本体の入力側及び出力側にデジタル直交検波器及びデジタル直交変調器をそれぞれ配置してあり、上記デジタル直交検波器は数値制御発振器、第１及び第２の乗算器並びにπ／２位相器から構成されており、上記デジタル直交変調器は上記数値制御発振器、第１及び第２の乗算器、π／２位相器並びに加算器を備えていることにある。上記デジタル直交検波器における上記第１の乗算器及び第２の乗算器は互いに入力側で並列的に接続されており、それぞれが入力されるデジタル信号に上記数値制御発振器から発生される信号を乗算してベースバンドＩ，Ｑ信号に変換するものである。上記デジタル直交変調器における上記第１及び第２の乗算器は上記ベースバンドＩ，Ｑ信号に上記数値制御発振器から発生される信号を乗算し、上記加算器は上記第１及び第２の乗算器の出力信号を加算して周波数変換するものである。
本発明の第９の特徴は、第１乃至第８のいずれかの特徴を前提としており、デジタルダウンコンバータとデジタルアップコンバータとの間は中継部で接続されていることにある。
本発明の第１０の特徴は、第１乃至第８のいずれかの特徴を前提としており、デジタルダウンコンバータとデジタルアップコンバータとの間はシリアルインタフェースである中継部で接続されていることにある。
本発明の第１１の特徴は、第１乃至第８のいずれかの特徴を前提としており、デジタルダウンコンバータとデジタルアップコンバータとの間はＦＩＦＯである中継部で接続されていることにある。
本発明の第１２の特徴は、第１乃至第１１のいずれかの特徴を前提としており、デジタルダウンコンバータとデジタルアップコンバータは、内蔵されている制御部で制御されていると共に、外部の電子計算機から制御可能であることにある。
本発明の第１３の特徴は、第１乃至第１２のいずれかの特徴を前提としており、制御部は、複数のパラメータを設定し、フィルタ係数算出のためのソフトウェアを備えていることにある。
本発明の第１４の特徴は、第１乃至第１３のいずれかの特徴を前提としており、上記第１の特徴を備えているプログラマブルデジタルフィルタ本体と、このプログラマブルデジタルフィルタ本体の入出力側にそれぞれ配置してある上記第１の特徴を備えているＡ／Ｄ変換器及びＤ／Ａ変換器が１段に並べられており、これが複数段配置されていることにある。
本発明の第１５の特徴は、第１乃至第１４のいずれかの特徴を前提としており、Ａ／Ｄ変換器の入力側に減衰器と増幅器を配置してあり、上記減衰器と増幅器は上記Ａ／Ｄ変換器へ入力される信号のレベルを所定の値に保持可能であることにある。
本発明の第１６の特徴は、第１乃至第１５のいずれかの特徴を前提としており、外部の電子計算機は、複数のパラメータを設定し、フィルタ係数算出のためのソフトウェアを備えていることにある。
【０００５】
【発明の実施の形態】
図１に示すプログラマブルデジタルフィルタ１０は、アナログ信号入力側（図左側）から出力側（右側）に向けて低域フィルタ（ＬＰＦ：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）１０１ａ、Ａ／Ｄ変換器（Ａｎａｌｏｇ  Ｔｏ  ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）１０２、デジタルダウンコンバータ（ＤＤＣ：Ｄｉｇｉｔａｌ  Ｄｏｗｎ  Ｃｏｎｖｅｒｔｅｒ）（以下「ダウンコンバータ」という。）１０３、中継部（Ｉ／Ｆ：Ｉｎｔｅｒｆａｃｅ）１０４、デジタルアップコンバータ（ＤＵＣ：Ｄｉｇｉｔａｌ  Ｕｐ  Ｃｏｎｖｅｒｔｅｒ）（以下「アップコンバータ」という。）１０５、Ｄ／Ａ変換器（Ｄｉｇｉｔａｌ  Ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）１０６及び低域フィルタ（ＬＰＦ）１０１ｂが配置されている。ダウンコンバータ１０３とアップコンバータとはプログラマブルデジタルフィルタ本体１０Ａを形成している。
図１左端に位置している低域フィルタ１０１ａとアナログ入力端子１０７ａとの間には、減衰器（ＡＴＴ：ａｔｔｅｎｕａｔｏｒ）１０８及び増幅器（ＡＭＰ）１０９が配置されている。図左側の低域フィルタ１０１ａは切り替えスイッチ１１０ａを介してＡ／Ｄ変換器１０２に接続されている。図右側の低域フィルタ１０１ｂはその入力側で切り替えスイッチ１１０ｂを介してＤ／Ａ変換器１０６と接続されている。第２の低域フィルタ１０１ｂはその出力側で切り替えスイッチ１１０ｃを介してアナログ出力端子１０７ｂと接続されている。
制御部１１１はバス（ＢＵＳ）１１２を通じてダウンコンバータ１０３及びアップコンバータ１０５などを制御可能である。制御部１１１は、外部インタフェース１１４ａを介して外部の電子計算機１１９に接続されている。また作業部・表示部１１３は、外部インタフェース１１４ｂを介してバス１１２を通じてダウンコンバータ１０３及びアップコンバータ１０５に電気的に接続されている。
プログラマブルデジタルフィルタ１０のアナログ入力端子１０７ａは、図２に示すように、アンテナなどの受信部１１５に接続されている。受信部１１５で受信された高周波信号は、周波数混合器１１６で搬送波発振器である局部発振器１１７からの発振波と混合されて中間周波信号（ＩＦ信号）に変換される。ＩＦ（ｉｎｔｅｒｍｅｄｉａｔｅ  ｆｒｅｑｕｅｎｃｙ）信号は帯域フィルタ（ＢＰＦ：Ｂａｎｄ  Ｐａｓｓ  Ｆｉｌｔｅｒ）１１８によって帯域制限され、そして希望する帯域を有するＩＦ信号のみがアナログ入力端子１０７ａに出力される。
【０００６】
図１左側の低域フィルタ１０１ａは下記の３機能を備えている。
第１は、Ａ／Ｄ変換器１０２のためのアンチアリアジングフィルタ（Ａｎｔｉ−Ａｌｉａｓｉｎｇ−Ｆｉｌｔｅｒ）としての機能である。この機能はＡ／Ｄ変換器１０２のサンプリングの信号折り返し防止をするものである。
第２は、ダウンコンバータ１０３のための帯域フィルタ（ＢＰＦ）としての機能である。すなわち、後述するダウンコンバータ１０３で周波数変換を行ったときに、ＩＦ周波数帯域に妨害信号が入らないように、不要な帯域の周波数成分を除去するための帯域フィルタ（ＢＰＦ）としての機能である。
第３は、Ａ／Ｄ変換器１０２がアンダーサンプリングなどをするために、低域フィルタ１０１ａがこのＡ／Ｄ変換器との関係で不適当である場合には、入力信号をそのまま通過させる機能である。
【０００７】
Ａ／Ｄ変換器１０２は、低域フィルタ１０１ａを通過したアナログ信号をデジタル信号に変換する。Ａ／Ｄ変換器１０２におけるサンプリング周波数は一定で良い。Ａ／Ｄ変換器１０２において扱う信号の帯域幅はサンプリング周波数の１／４前後である。またＡ／Ｄ変換器１０２において扱う帯域の変更などは、ダウンコンバータ１０３及びアップコンバータ１０５の設定変更で対応することとする。Ａ／Ｄ変換器１０２の変換速度及びビット（ｂｉｔ）数は、ダウンコンバータ１０３が許す限り、高速で大きいものが望ましい。
ＩＦ信号がアナログ入力端子１０７ａをＡ／Ｄ変換器１０２を通じて入力される（図２）。
【０００８】
ダウンコンバータ１０３の構成について図２を参照して説明する。
ダウンコンバータ１０３は、数値制御発振器（ＮＣＯ：Ｎｕｍｅｒｉｃ  Ｃｏｎｔｒｏｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）１０３１、第１及び第２の乗算器１０３２ａ，１０３２ｂ、π／２位相器１０３３、第１段の第１及び第２の低域フィルタ（ＬＰＦ１）１０３４ａ，１０３４ｂ並びに第２段の第１及び第２の低域フィルタ（ＬＰＦ２）１０３５ａ，１０３５ｂを備えている。ダウンコンバータ１０３には大規模集積回路（ＬＳＩ）が用いられる。
ダウンコンバータ１０３におけるデジタル直交検波器（直交復調器）１０３６は、数値制御発振器１０３１と、第１及び第２の乗算器１０３２ａ，１０３２ｂと、π／２位相器１０３３とによって構成されている。デジタル直交検波器１０３６において、第１の乗算器１０３２ａと第２の乗算器１０３２ｂとは入力側で、Ａ／Ｄ変換器１０２に対して並列状態に接続されている。このため、Ａ／Ｄ変換器１０２から出力されるデジタル信号は、第１の乗算器１０３２ａと第２の乗算器１０３２ｂとにそれぞれ入力される。第１の乗算器１０３２ａは数値制御発振器１０３１に接続されている。第２の乗算器１０３２ｂは数値制御発振器１０３１にπ／２位相器１０３３を介して接続されている。デジタル直交検波器１０３６は、入力信号ａを直交検波してベースバンドＩ（Ｉｎ−ｐｈａｓｅ）信号ｂとベースバンドＱ（Ｑｕａｄｒａｃｔｕｒｅ）信号ｂ’とに分離するのである。すなわち、数値制御発振器１０３１は、第１の乗算器１０３２ａと第２の乗算器１０３２ｂとにそれぞれ入力される中間周波数のＩＦ信号と同じ周波数の信号を生成し、第１の乗算器１０３２ａとπ／２位相器１０３３に出力する。π／２位相器１０３３は数値制御発振器１０３１からの信号をπ／２（９０°）だけ位相をシフトさせて第２の乗算器１０３２ｂに向けて出力する。一方の第１の乗算器１０３２ａはＡ／Ｄ変換器１０２からの入力信号ａと、数値制御発振器１０３１からの信号とを乗算し、他方の第２の乗算器１０３２ｂはＡ／Ｄ変換器１０２からの入力信号ａとπ／２位相器１０３３からの信号とを乗算する。この結果、デジタル直交検波器１０３６は、Ａ／Ｄ変換器１０２からの入力信号ａを、互いに直交する成分としてのベースバンドＩ信号ｂとベースバンドＱ信号ｂ’を出力する。
第１の乗算器１０３２ａと第２の乗算器１０３２ｂには、複数段に配置された低域フィルタ（ＬＰＦ）がそれぞれ接続されている。各低域フィルタ（ＬＰＦ）は、図２に示す例では、第１段の第１及び第２低域フィルタ（ＬＰＦ１）１０３４ａ，１０３４ｂと、第２段の第１及び第２低域フィルタ（ＬＰＦ２）１０３５ａ，１０３５ｂとから構成されている。第１段の第１低域フィルタ１０３４ａは第１の乗算器１０３２ａに接続されている。第１段の第２低域フィルタ１０３４ｂは第２の乗算器１０３２ｂに接続されている。
ダウンコンバータ１０３におけるデジタル直交検波器１０３６は、入力した中間周波のＩＦ信号ａの搬送波周波数を０ＨｚのベースバンドＩ，Ｑ複素信号に変換する。
しかしながら、ダウンコンバータ１０３は、入力信号ａが所定値の周波数例えば０Ｈｚからある周波数以下に限定されている場合には、第１段の第１及び第２の低域フィルタ１０３４ａ，１０３４ｂ及び第２段の第１及び第２の低域フィルタ１０３５ａ，１０３５ｂのみが実行され、これらの低域フィルタがＦＩＲフィルタ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ  Ｆｉｌｔｅｒ）として機能する。ＦＩＲフィルタは入力信号の帯域外のノイズを減衰させると共に、符号間干渉を除去する。
図２及び図３〜図６に示す各信号ａ，ｂ，ｂ’，ｃ，ｄ，ｅの変化における周波数ドメインに関しては後述する。
なお、第１及び第２の乗算器１０３２ａ，１０３２ｂから出力される各信号（Ｉ，Ｑ信号）ｂ，ｂ’は、後段の各段階ではまとめて信号ｃ、信号ｄ及び信号ｅと表記している。後述する信号ｆ及び信号ｇについても、各信号ｃ，ｄ，ｅと同様にまとめて表記されている。
ダウンコンバータ１０３の出力信号ｅは、中継部１０４を経てアップコンバータ１０５に伝達される。
【０００９】
中継部１０４は、図１に示すようにシリアルインタフェース（Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ）が用いられている。このため、シリアルインタフェース１０４はダウンコンバータ１０３からの出力信号をシリアル信号として、アップコンバータ１０５へ中継するものである。
【００１０】
アップコンバータ１０５の構成について図１及び図７を参照して説明する。
アップコンバータ１０５は、ダウンコンバータ１０３と同様に大規模集積回路（ＬＳＩ）が用いられている。
アップコンバータ１０５は、ダウンコンバータ１０３から中継部１０４を経由して受信したベースバンドＩ，Ｑ信号ｅに対して、補間処理をし、ＩＦ周波数にアップコンバートする。アップコンバータ１０５は、数値制御発振器（ＮＣＯ）１０５１、第１及び第２の乗算器１０５２ａ，１０５２ｂ、π／２位相器１０５３、第１段の第１及び第２の低域フィルタ（ＬＰＦ１）１０５４ａ，１０５４ｂ並びに第２段の第１及び第２の低域フィルタ（ＬＰＦ２）１０５５ａ，１０５５ｂを備えている。アップコンバータ１０５におけるデジタル直交変調器１０５６は、数値制御発振器１０５１と、第１及び第２の乗算器１０５２ａ，１０５２ｂと、π／２位相器１０５３と、加算器１０５７とによって構成されている。第１段の第１及び第２の低域フィルタ（ＬＰＦ１）１０５４ａ，１０５４ｂと第２段の第１及び第２の低域フィルタ（ＬＰＦ２）１０５５ａ，１０５５ｂはＦＩＲフィルタとして機能している。
デジタル直交変調器１０５６において、第１の乗算器１０５２ａと第２の乗算器１０５２ｂとは出力側で、加算器１０５７に対して並列状態に接続されている。このため、第１の乗算器１０５２ａ及び第２の乗算器１０５２ｂから出力されるデジタル信号（Ｉ信号及びＱ信号）は、加算器１０５７に入力される。第１の乗算器１０５２ａは数値制御発振器１０５１に接続されている。第２の乗算器１０５２ｂは数値制御発振器１０５１にπ／２位相器１０５３を介して接続されている。デジタル直交変調器１０５６は、デジタル入力信号であるベースバンドＩ信号とベースバンドＱ信号を直交変調によってデジタル変調波信号ｈにしてＤ／Ａ変換器１０６に向けて出力するものである。すなわち、数値制御発振器１０５１は、第１の乗算器１０５２ａと第２の乗算器１０５２ｂとにそれぞれ入力される中間周波数のＩＦ信号ｇと同じ周波数の信号を生成し、第１の乗算器１０５２ａとπ／２位相器１０５３とに出力する。π／２位相器１０５３は数値制御発振器１０５１からの信号をπ／２（９０°）だけ位相をシフトさせて第２の乗算器１０５２ｂへ出力させる。一方の第１の乗算器１０５２ａは入力信号（Ｉ信号）ｇと、数値制御発振器１０５１からの信号とを乗算し、他方の第２の乗算器１０５２ｂは入力信号（Ｑ信号）ｇとπ／２位相器１０５３からの信号とを乗算する。加算器１０５７は、第１の乗算器１０５２ａからの出力信号と、第２の乗算器１０５２ｂからの出力信号とを加算して、デジタル変調波信号ｈを得る。デジタル変調波信号ｈは出力信号としてアップコンバータ１０５からＤ／Ａ変換器１０６へ送られる。
アップコンバータ１０５は、ダウンコンバータ１０３との組み合わせによりフィルタシステム全体で帯域フィルタ（ＢＰＦ）として機能する。
図７及び図８〜図１１に示す各信号ｅ，ｆ，ｇ，ｈの変化における各周波数ドメインに関しては後述する。
【００１１】
Ｄ／Ａ変換器１０６はアップコンバータ１０５で処理されて出力された信号を受け、これをアナログ信号に変換する。Ｄ／Ａ変換器１０６におけるサンプリング周波数は、Ａ／Ｄ変換器１０２より高くする。
【００１２】
図１右端に位置している出力側の低域フィルタ（ＬＰＦ）１０１ｂは、Ｄ／Ａ変換器１０６の出力から、サンプリングによる高調波を除去する。信号の帯域制限は、ダウンコンバータ１０３及びアップコンバータ１０５が主体的に処理する。このため、低域フィルタ１０１ｂの機能について、Ｄ／Ａ変換器１０６の高調波を除去するだけに限定することができる。
【００１３】
図１に示すように、減衰器１０８（ＡＴＴ）及び増幅器（ＡＭＰ）１０９は、アナログ入力端子１０７ａからの入力信号のレベルを調整し、Ａ／Ｄ変換器１０２におけるアナログ／デジタル変換が効率良く（ダイナミックレンジが十分確保できるよう）行われるようにするためのものである。このために、減衰器１０８は入力信号レベルが過大であるとき、適当なレベルに減衰させる。減衰レベルの選択は制御部１１１によって行われる。減衰器１０８は増幅器１０９と共に、Ａ／Ｄ変換器１０２へ最適なレベルで信号を入力させる役割を持っている。減衰器１０８と増幅器１０９とはＡＧＣ回路の機能を果たしている。増幅器１０９はアナログ入力端子１０７ａから入力された信号が微弱な場合、これを増幅し、Ａ／Ｄ変換器１０２においてＡ／Ｄ変換される際、ダイナミックレンジを確保するようにする。
【００１４】
制御部１１１はＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｃｅｉｎｇ  Ｕｎｉｔ）が用いられている。制御部１１１は、ダウンコンバータ１０３及びアップコンバータ１０５などの本フィルタシステム構成要素の各種の設定を行う。制御部１１１は、外部との通信も受け持つ。制御部１１１は、外部インタフェース１１４ａ，１１４ｂの回路の制御を行う。また制御部１１１は、図１に示すように作業部・表示部１１３が設けられている場合、作業部・表示部の制御とデータ入力を行う。作業部・表示部１１３は外部インタフェース１１４ｂに接続されている。作業部・表示部１１３における作業部はキーボードのような入出力装置である。制御部１１１は、減衰器１０８及び増幅器１０９並びに作業部・表示部１１３から入力されたパラメータを元に、ダウンコンバータ１０３及びアップコンバータ１０５の設定（コンフィグレーション）パラメータを演算する。制御部１１１による演算上、特に、ダウンコンバータ１０３及びアップコンバータ１０５におけるＦＩＲフィルタ係数を求める。
バス１１２は、制御部１１１による制御を必要とするダウンコンバータ１０３及びアップコンバータ１０５などの部位に接続する。
作業部・表示部１１３における作業部を利用してフィルタ実行のための所望のパラメータ（例えば入力と出力のＩＦ周波数、フィルタ帯域幅など）などを入力する。ダウンコンバータ１０３及びアップコンバータ１０５におけるＦＩＲフィルタ（第１及び第２の低域フィルタ１０３４ａ，１０３４ｂ，１０３５ａ，１０３５ｂ、第１及び第２の低域フィルタ１０５４ａ，１０５４ｂ，１０５５ａ，１０５５ｂ）がＲＲＣ（ロールオフコサインフィルタ）の場合におけるパラメータはαの値である。
外部インタフェース１１４ａはプログラマブルデジタルフィルタ１０と外部の電子計算機であるパーソナルコンピュータ１１９とを接続するための手段である。外部のパーソナルコンピュータ１１９は、本フィルタシステムの種々のパラメータを入力させたり、出力（表示）させる操作を容易かつ便利にするために用いられている。外部のパーソナルコンピュータ１１９は外部インタフェース１１４ａを通じて本システムと通信を行う。外部のパーソナルコンピュータ１１９は、本フィルタシステムの動作に必要な種々の設定や各種のパラメータの算出と、それらを操作するソフトウェアを実行する。外部のパーソナルコンピュータ１１９によって、ダウンコンバータ１０３及びアップコンバータ１０５におけるＦＩＲフィルタ係数のダウンロードが可能となる。また、外部のパーソナルコンピュータ１１９は各種パラメータの設定状態と、フィルタの特性などを表示する。
外部インタフェース１１４ａの接続方式は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）の他に、ＲＳ２３２ＣやＩＥＥＥ１３９４等何らかの外部のパーソナルコンピュータ１１９との通信が確保できれば、方式は問わない。
本フィルタシステムの特性を変更するための多くのプログラムが、制御部１１１に保存されている場合には、作業部・表示部１１３における作業部を積極的に利用する。上記プログラムがパーソナルコンピュータ１１９側に多く保存されている場合には、この外部のパーソナルコンピュータを利用する。作業部・表示部１１３を使用するか、又は外部のパーソナルコンピュータ１１９を使用するか、いずれの側に多く上記プログラムが保存されているかに応じて選択される。
【００１５】
次に、プログラマブルデジタルフィルタ１０の動作について説明する。
入力端子１０７ａからの高周波の入力信号の周波数範囲は、Ａ／Ｄ変換器１０２によって支配され、そしてＡ／Ｄ変換器のＳ／Ｈ回路（標本・保持回路）の応答周波数が上限である。このような周波数範囲に合わせて、増幅器１０９及び低域フィルタ１０１ａの周波数特性を決定する。
入力端子１０７ａからの入力信号の帯域幅は、Ａ／Ｄ変換器１０２によって支配され、そして理論上の最大値は、サンプリング周波数の１／２であるが、現実には１／４程度である。
図１及び図２に示すように、アナログ信号は受信部１１５で受信され、希望波と局部発振器１１７からの発振波と周波数混合器１１６で混合されて中間周波数に変換される。変換されたＩＦ信号は帯域フィルタ（ＢＰＦ）１１８によって帯域が選択されて、アナログ入力端子１０７ａへ送られる。入力端子１０７ａから減衰器（ＡＴＴ）１０８へ入力された中間周波のＩＦ信号は、この減衰器では後段のＡ／Ｄ変換器１０２に対して最適な信号レベルとなるように減衰されて増幅器（ＡＭＰ）１０９へ出力される。入力信号は、増幅器（ＡＭＰ）１０９でも所定の周波数のみが選択され、低域フィルタ（ＬＰＦ）１０１ａへ出力される。
このように、アナログ入力端子１０７ａから入力される信号は、Ａ／Ｄ変換器１０２のダイナミックレンジが限られているので、後段のデジタル回路に対して減衰器１０８及び増幅器１０９によって最適なレベルに変換される。
ダウンコンバータ１０３のために、低域フィルタ１０１ａは、入力された信号の出力帯域幅を制限し、低域成分のみ通過させる帯域フィルタ（ＢＰＦ）の役割をする。低域フィルタ１０１ａの出力信号はＡ／Ｄ変換器１０２へ入力される。
【００１６】
Ａ／Ｄ変換器１０２へ入力される信号は、低域フィルタ１０１ａにより所定の周波数に制限されている。
以下、入力信号の周波数が０Ｈｚからある周波数以下に限定されていない場合の動作について説明する。
なお、入力信号が０Ｈｚからある周波数以下に限定されたものである場合の動作については後述する。
Ａ／Ｄ変換器１０２は、帯域制限された入力信号（ＩＦ信号）であるアナログ信号をデジタル信号に変換する。
ダウンコンバータ１０３は、デジタル信号をダウンコンバートしてベースバンドＩ，Ｑ信号に周波数変換する。
すなわち、ダウンコンバータ１０３において、図２に示すように、Ａ／Ｄ変換器１０２から出力されたデジタル信号はデジタル直交検波器１０３６の第１及び第２の乗算器１０３２ａ，１０３２ｂに入力される。第１の乗算器１０３２ａは、入力信号ａに、数値制御発振器（ＮＣＯ）１０３１から上記入力信号と同じ周波数に対応する周波数を発振する信号を乗算する。第１の乗算器１０３２ａの出力信号ｂはＩＦ信号（ｃｏｓ波）となって二段からなる第１の低域フィルタ１０３４ａ及び第１の低域フィルタ１０３５ａに通される。同時に、第２の乗算器１０３２ｂは、その入力信号ａに、数値制御検波器（ＮＣＯ）１０３１から上記入力信号と同じ周波数に対応する周波数を発振する信号をπ／２だけ位相シフトして得られる信号を乗算する。第２の乗算器１０３２ｂの出力信号ｂ’はＩＦ信号（ｓｉｎ波）となって二段からなる第２の低域フィルタ１０３４ｂ及び第２の低域フィルタ１０３５ｂに通される。
このように、ダウンコンバータ１０３に入力されたＩＦ信号は、デジタル直交検波器１０３６によって互いに直交されたベースバンドＩ，Ｑ信号ｂ，ｂ’に変換され、そしてベースバンドＩ，Ｑ信号は第１段の第１及び第２の低域フィルタ１０３４ａ，１０３４ｂ及び第２段の第１及び第２の低域フィルタ１０３５ａ，１０３５ｂによってフィルタ処理される。ダウンコンバータ１０３は、ＩＦ信号を０Ｈｚの複素信号に変換する。
【００１７】
さらに、ダウンコンバータ１０３の具体的動作について、次の条件を満たすものとして説明する。
・Ａ／Ｄ変換器１０２のサンプリング周波数をＦＳする。
・ダウンコンバータ１０３へ入力される信号ａは、最大でもＦＳ／２に帯域制限されている。
・入力される信号ａの中心周波数をＩＦ周波数とし、ＦＩＦ（Ｈｚ）、ωＩＦ＝２πＦＩＦ（角周波数）とする。
上記のような条件において、一般的に、帯域制限されたＩＦ信号は、複素信号Ｉ＋ｊＱにｅｘｐ［ｊωＩＦ］を乗じたものの実数部と考えることができる。
ＩＦ信号は下記の式１となる。
｛Ｉ（ｔ）＋ｊＱ（ｔ）｝×ｅｘｐ［ｊωＩＦ］＝｛Ｉｃｏｓ（ωＩＦｔ）−Ｑｓｉｎ（ωＩＦｔ）｝＋ｊ｛Ｉｓｉｎ（ωＩＦｔ）＋Ｑｃｏｓ（ωＩＦｔ）｝・・・式１
実数部は下記の式２となる。
Ｉｃｏｓ（ωＩＦｔ）−Ｑｓｉｎ（ωＩＦｔ）              ・・・式２
Ａ／Ｄ変換器１０２により離散化した信号ａがダウンコンバータ１０３の入力信号となる。
図３は、図２に示すダウンコンバータ１０３の各段階における信号ａ，ｂ，ｂ’の変化を周波数ドメインで描いたものである。
図４〜図６は、図２に示すダウンコンバータ１０３の各段階における信号ｃ，ｄ，ｅの変化を周波数ドメインで描いたものである。
図２に示すダウンコンバータ１０３の入力信号ａは式２で表される。入力信号ａにおける周波数ドメインは図３に示されている。
ダウンコンバータ１０３の数値制御発振器（ＮＣＯ）１０３１は、サンプリング周波数ＦＳにて離散化された、正弦関数と余弦関数を発生する。その発振周波数をωＩＦ＝２πＦＩＦとすると、数値制御発振器１０３１は
ｃｏｓ（ωＩＦｔ），ｓｉｎ（ωＩＦｔ）                  ・・・式３
を発生することになる。
ただし、  ＦＳ＞２ＦＩＦ                                  ・・・式４−１
時間ｔは離散化され、量子化された時間単位Δｔの整数倍
ｔ＝Δｔ×ｉ                                  ・・・式４−２
とする。以下、式４−２は単にｔと記述する。
式２に、式３のｃｏｓ（ωＩＦｔ）とｓｉｎ（ωＩＦｔ）を乗算する手段は、図２に示す第１及び第２の乗算器１０３２ａ，１０３２ｂである。第１及び第２の乗算器１０３２ａ，１０３２ｂの出力信号（ＩＦ信号）ｂ，ｂ’は次の式５、式６で表される。
2005020659.tif 000003
式５は、図２に示すダウンコンバータ１０３の第１の乗算器１０３２ａの出力信号ｂである。式６は、ダウンコンバータ１０３の第２の乗算器１０３２ｂの出力信号ｂ’である。
第１及び第２の乗算器１０３２ａ，１０３２ｂの出力信号ｂ，ｂ’の周波数ドメインは図３右側の上下に示されている。
式５及び式６は、Ｉ，Ｑそのものと、２ωＩＦを乗じたものとの二つの周波数成分を持つ。これに第１及び第２の低域フィルタ１０３４ａ，１０３４ｂを掛けて２ωＩＦを持つ項に相当する成分を除去すれば、式５と式６はそれぞれ
１／２｛Ｉｃｏｓ（θ０）＋Ｑｓｉｎ（θ０）｝            ・・・式６Ａ
−１／２｛Ｑｃｏｓ（θ０）−Ｉｓｉｎ（θ０）｝            ・・・式６Ｂ
となる。
式６Ａ及び式６Ｂは、
１／２（Ｉ−ｊＱ）×｛ｃｏｓ（θ０）＋ｊｓｉｎ（θ０）｝
の実数部と虚数部にそれぞれ対応する。つまり、Ｉ＋ｊＱを位相回転させたものの実数部と虚数部である。
式６Ａ及び式６Ｂが、図２に示す出力信号ｃにおけるいわゆる「ベースバンド信号」である。出力信号ｃの変化は図３に示す周波数ドメインで描かられている。
図２に示す第１段の第１及び第２の低域フィルタ１０３４ａ，１０３４ｂ、第２段の第１及び第２の低域フィルタ１０３５ａ，１０３５ｂの出力サンプリング周波数は、Ｉ，Ｑ信号の帯域幅に応じてデシメーション（ｄｅｃｉｍａｔｉｏｎ）することも可能である。
例えば第１段の第１及び第２の低域フィルタ１０３４ａ，１０３４ｂのデシメーション率をＤ１、第２段の低域フィルタ１０３５ａ，１０３５ｂをＤ２とする。
ＩＦ信号をＡ／Ｄ変換器１０２で変換し、そのままのサンプリングレートでＦＩＲフィルタを実現することが考えられる。しかしながら、上記のように、入力信号ａをベースバンドＩ，Ｑ信号ｂ，ｂ’に変換して、第１段の第１及び第２の低域フィルタ１０３４ａ，１０３４ｂを通過させるようにすれば、Ｉ成分とＱ成分の帯域幅に応じてデシメーションが可能である。そしてフィルタのタップ（ＴＡＰ）数でも、時間長を長くとることができ、周波数特性の実現に自由度を大きくとることが可能となる。
図２に示す信号ｃは、第１段の第１及び第２の低域フィルタ１０３４ａ，１０３４ｂで処理され１／Ｄ１にデシメーションされたものである。この信号の変化の周波数ドメインは図４に示されている。
さらに、図２に示す信号ｄは、１／Ｄ１にデシメーションされた信号ｃを第２段の第１及び第２の低域フィルタ１０３５ａ，１０３５ｂで処理している過程のものであり、そのスペクトラムは図５に示される。
信号ｃを第２段の第１及び第２の低域フィルタ１０３５ａ，１０３５ｂによってさらに１／Ｄ２にデシメーションするとすれば、信号ｅのスペクトラムは図６に示される。信号ｅのサンプリング周波数は（１／Ｄ１Ｄ２）×２πＦＳとなる。
図２に示す出力信号ｅは、第２段の第１及び第２の低域フィルタ１０３５ａ，１０３５ｂを通過したＩ，Ｑ信号であり、これらの信号の変化の周波数ドメインは図６に示されている。
なお、ＩＦ信号をデシメーションせずに、Ａ／Ｄ変換したデータを直接処理すると、大きなハードウェアが必要になる不都合が生じる。
ダウンコンバータ１０３によりＦＩＲフィルタ処理されたＩ，Ｑ信号ｅは、中継部１０４を経て、アップコンバータ１０５に入力される。入力信号ｅは、アップコンバータ１０５でもＦＩＲフィルタ処理をされ、ＩＦ周波数に周波数シフトされ実数のＩＦ信号となり、Ｄ／Ａ変換器１０６へ送られてＤ／Ａ（デジタル／アナログ）に変換される。
【００１８】
アップコンバータ１０５の動作について図１及び図７〜図１１を参照して説明する。
アップコンバータ１０５の動作は次の条件を満たすものとする。
・入力信号はＩを実数部、Ｑを虚数部とみなせる複素信号である。
そのスペクトラムは図８に示されている。
・少なくとも一段のＦＩＲフィルタを有している。
図７の例では、第１及び第２の低域フィルタ１０５４ａ，１０５４ｂと、第１及び第２の低域フィルタ１０５５ａ，１０５５ｂが左右２列に配置され、二段からなるＦＩＲフィルタが形成されている。
・ＦＩＲフィルタ又は別の段の低域フィルタ（ＬＰＦ）と共に、補間処理ができること。
ここで、Ｉ，Ｑ信号はサンプリングレートを適当な倍率で上げる。
図７の第１及び第２の低域フィルタ１０５４ａ，１０５４ｂ及び第１及び第２の低域フィルタ１０５５ａ，１０５５ｂの補間倍率をＤ１，Ｄ２とする。
第１及び第２の低域フィルタ１０５５ａ，１０５５ｂの出力信号ｆに関し、図９はＩ，Ｑ信号ｅの各サンプルの間にＤ１−１個の０サンプルを挿入した信号のスペクトラムであり、第１及び第２の低域フィルタ１０５５ａ，１０５５ｂの特性を点線で描いたものである。
同様に出力信号ｆは第１及び第２の低域フィルタ１０５４ａ，１０５４ｂにおいてさらにＤ１倍に補間され、信号ｇとして出力される。
図７に示す出力信号ｇの変化は図１０に描かれた周波数ドメインで示されている。
アップコンバータ１０５の数値制御発振器（ＮＣＯ）１０５１の動作は上記ダウンコンバータ１０３（図２）の数値制御発振器（ＮＣＯ）１０３１と同様である。
数値制御発振器１０５１はＩＦ周波数ωＩＦ＝２πＦＩＦに対応して、
ｃｏｓ（ωＩＦｔ），ｓｉｎ（ωＩＦｔ）
を発生する。
アップコンバータ１０５の第１及び第２の乗算器１０５２ａ，１０５２ｂは、上記ダウンコンバータ１０３と同様に、数値制御発振器１０５１から発生するｓｉｎ（ωＩＦｔ），ｃｏｓ（ωＩＦｔ）とＩ，Ｑの各信号ｇとをそれぞれ乗算し、各出力信号を加算器１０５７で加算する。
ＳＩＦ（ｔ）＝Ｉ（ｔ）・ｃｏｓ（ωＩＦｔ）−Ｑ（ｔ）・ｓｉｎ（ωＩＦｔ）・・・式７
式７は、下記の式８と同様である。
ＳＩＦ（ｔ）＝Ｒｅ［Ｉ（ｔ）＋ｊＱ（ｔ）］ｅｘｐ［−ｊωＩＦｔ］・・・式８
図７に示すアップコンバータ１０５の出力信号ｈは式８で表示でき、信号の変化の周波数ドメインは図１１で示されている。
アップコンバータ１０５から出力されたＩＦ信号は式７に示す形で表現でき、式２と同じ形式である。
ダウンコンバータ１０３から出力されたＩとＱの各信号は、アップコンバータ１０５でフィルタ処理されてからデジタル直交変調器１０５６で変調され、Ｄ／Ａ変換器１０６によりアナログ信号に変換され、ナイキスト（Ｎｙｑｉｓｔ）以上の周波数を制限する低域フィルタ１０１ｂを通過してアナログ出力端子１０７ｂへ入力される（図１及び図７）。
【００１９】
Ａ／Ｄ変換器１０２へ入力される信号が０Ｈｚからある周波数以下に限定された信号の場合において、プログラマブルデジタルフィルタ１０の動作は次のとおりである。
この場合には、ダウンコンバータ１０３は周波数変換を伴なわず、ＦＩＲフィルタとして機能する。換言すれば、ダウンコンバータ１０３における第１段の第１及び第２の低域フィルタ１０３４ａ，１０３４ｂ及び第２段の第１及び第２の低域フィルタ１０３５ａ，１０３５ｂの部分だけを実行する。
ダウンコンバータ１０３及びアップコンバータ１０５を通過する信号に対するフィルタ処理を、それぞれ第１段からなる第１及び第２の低域フィルタ１０３４ａ，１０３４ｂ、第１及び第２の低域フィルタ１０５４ａ，１０５４ｂのみで行っても良い。
狭帯域のＱの高い信号のフィルタ処理を実現しようとすると、アナログ／デジタル変換の速度を落とすことになる（フィルタの負担が増えることになる）。そして低域フィルタ（ＬＰＦ）のタップ（ＴＡＰ数）を増やすことになる（回路規模が大きくなる）。
そこで、図２及び図７に示す例では、ダウンコンバータ１０３及びアップコンバータ１０５に低域フィルタを２段配置している。入力信号に対して第１段の第１及び第２の低域フィルタ１０３４ａ，１０３４ｂ，１０５４ａ，１０５４ｂと第２段の第１及び第２の低域フィルタ１０３５ａ，１０３５ｂ，１０５５ａ，１０５５ｂによる２段階のフィルタ処理を行って、狭帯域で急峻な特性のフィルタが容易に実現できるようにしている。この場合、第１及び第２の低域フィルタ１０３４ａ，１０３４ｂ，１０５４ａ，１０５４ｂにはＣＩＣ（Ｃａｓｃａｄｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｏｍｂ  Ｌｉｎｅ）フィルタ（櫛型フィルタ）などの高速動作が得意な回路を用い、そして第２段の低域フィルタ１０３５ａ，１０３５ｂ，１０５５ａ，１０５５ｂにはカスケード型ＦＩＲフィルタなどの回路を用いると良い。
【００２０】
外部のパーソナルコンピュータ１１９の役割について説明する。
プログラマブルデジタルフィルタ１０に使用される図２及び図７に示す低域フィルタの形式に基づいて、外部のパーソナルコンピュータ１１９に数個のパラメータを入力させて、係数を求める。上記低域フィルタがナイキストフィルタの場合には、「帯域幅（１／Ｔ）」及び「α」の２個のパラメータで求められる。上記低域フィルタが「ガウスフィルタ」（Ｇａｕｓｓ  Ｆｉｌｔｅｒ）の場合には「３ｄＢ帯域幅」だけが重要なパラメータである。しかし、サンプリング周波数は、一意的に決定できないので、恣意的に決定する必要がある。
外部のパーソナルコンピュータ１１９は、ＩＦ信号をダウンコンバータ１０３によってダウンコンバートする際、希望する帯域を任意に選択することができる。
【００２１】
ダウンコンバータ１０３及びアップコンバータ１０５はＦＩＲフィルタのみ機能させて、全体として、低域フィルタ（ＬＰＦ）を形成することが可能である。
ダウンコンバータ１０３における低域フィルタは、図２では第１及び第２の低域フィルタ１０３４ａ，１０３４ｂと第１及び第２の低域フィルタ１０３５ａ，１０３５ｂからなる２段に配置されているが、１段でも良い。もちろん、低域フィルタは３段以上の多段に縦接続するようにしても良い。同様に、アップコンバータ１０５における低域フィルタは、図７では第１及び第２の低域フィルタ１０５４ａ，１０５４ｂと第１及び第２の低域フィルタ１０５５ａ，１０５５ｂからなる２段に配置されているが、１段でも良い。もちろん、低域フィルタは３段以上の多段に縦接続するようにしても良い。
ダウンコンバータ１０３からアップコンバータ１０５へ送られる信号がシリアル信号であれば、中継部１０４にシリアルインタフェースを用いる。またパラレル信号であれば、中継部１０４にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリーのようなメモリー素子を用いる。中継部１０４がシリアルインタフェースで構成されている場合、回路動作条件は厳しく調整がやや難しいが、回路構成と配線が少なくても済む。また中継部１０４がＦＩＦＯである場合、プログラマブルデジタルフィルタ１０の回路は増えるが、動作はシンプルで調整が簡単となるか又は不要となる。また信号の高速処理ができる。
このように、中継部１０４は、シリアルインタフェース、ＦＩＦＯ（パラレル）などのようなメモリー素子又は伝送路などであっても良い。中継部１０４が伝送路である場合には、高周波信号はベースバンド信号に変換されて伝送されるから、伝送ノイズが少なく、ＮＦ（Ｎｏｉｓｅ  Ｆｉｇｕｒｅ）の劣化を抑制できる。
制御部１１１は汎用のマイクロプロセッサ（ＭＰＵ）でも、またデジタル信号処理器（ＤＳＰ：Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）でもどちらでも良い。
【００２２】
図１２に本発明の第２の実施の形態を示す。
図示するプログラマブルデジタルフィルタ２０は、プログラマブルデジタルフィルタ１０と実質的に同一構成であるが、複数の数値制御発振器を設け、これらの数値制御発振器に選択的に接続可能である切り替えスイッチを設けている。
以下、プログラマブルデジタルフィルタ２０に関して、プログラマブルデジタルフィルタ１０と相違する構成部分について説明し、共通する部分について詳細な説明を省略する。
帯域フィルタ（ＢＰＦ）２１８、Ａ／Ｄ変換器２０２、Ｄ／Ａ変換器２０６及び低域フィルタ（ＬＰＦ）２０１は、プログラマブルデジタルフィルタ１０の帯域フィルタ（ＢＰＦ）１１８、Ａ／Ｄ変換器１０２、Ｄ／Ａ変換器１０６及び低域フィルタ（ＬＰＦ）１０１ｂに相当している。帯域フィルタ（ＢＰＦ）２１８は、Ａ／Ｄ変換器２０２のサンプリング周波数と適合させる。
プログラマブルデジタルフィルタ本体（以下「デジタルフィルタ本体」という。）２０Ａは、図１３に示すように、入力側（図左側）に位置しているデジタル直交検波器２０３６と、出力側（右側）に位置しているデジタル直交変調器２０５６とを備えている。デジタル直交検波器２０３６とデジタル直交変調器２０５６との間に複数のフィルタを並列状態に配置してある。
デジタル直交検波器２０３６の構成及び作用は前記デジタル直交検波器１０３６のそれらと同様である。デジタル直交検波器２０３６は、第１の数値制御発振器２０３１と、第１の数値制御発振器に接続されていると共にベースバンドＩ信号を出力する第１の乗算器２０３２ａと、第１の数値制御発振器に接続されているπ／２位相器２０３３と、このπ／２位相器に接続されていると共にベースバンドＱ信号を出力する第２の乗算器２０３２ｂを備えている。デジタル直交検波器２０３６において、上記ベースバンドＩ，Ｑ信号に第１の数値制御発振器２０３１から発生される信号を第１の乗算器２０３２ａ及び第２の乗算器２０３２ｂによって乗算して周波数変換を行うものである。
デジタル直交変調器２０５６の構成及び作用は前記デジタル直交変調器１０５６のそれらと実質的に同様である。デジタル直交変調器２０５６は、第２の数値制御発振器２０５１と、第２の数値制御発振器に切り替えスイッチ２０５８を介して接続可能であると共にベースバンドＩ信号が入力される第１の乗算器２０５２ａと、切り替えスイッチ２０５８を介して第２の数値制御発振器２０５１に接続可能であるπ／２位相器２０５３と、このπ／２位相器に接続されていると共にベースバンドＱ信号が入力される第２の乗算器２０５２ｂと、上記第１及び第２の乗算器の出力信号を加算するための加算器２０５７とを備えている。デジタル直交検波器２０３６側の第１の数値制御発振器２０３１は、切り替えスイッチ２０５８を介してデジタル直交変調器２０５６側の第１の乗算器２０５２ａ及びπ／２位相器２０５３と接続可能である。
切り替えスイッチ２０５８は、次の場合に切り換わる。
第１に、切り替えスイッチ２０５８は、図１３に示す入口（Ｉｎｐｕｔ）からの入力信号の周波数と出口（Ｏｕｔｐｕｔ）からの出力信号の周波数が互いに異なる場合、第２の数値制御発振器２０５１側に切り換わる。
第２に、切り替えスイッチ２０５８は、上記入力信号と出力信号の周波数が同じ場合、第１の数値制御発振器２０３１側に切り換わる。
デジタル直交変調器２０５６の第１及び第２の乗算器２０５２ａ，２０５２ｂは、上記ベースバンドＩ，Ｑ信号に第２の数値制御発振器２０５１から発生される信号を乗算して、加算器２０５７へ出力することができる。そして第１及び第２の乗算器２０５２ａ，２０５２ｂは、上記ベースバンドＩ，Ｑ信号に上記デジタル直交検波器側の第１の数値制御発振器２０３１から発生される信号を乗算して、出力信号を加算器２０５７へ出力することができる。
デジタル直交検波器２０３６の第１の乗算器２０３２ａから出力されるＩ信号は、第１乃至第５のフィルタ２０３ａ１，２０３ａ２，２０３ａ３，２０３ａ４，２０３ａ５を経てデジタル直交変調器２０５６の第１の乗算器２０５２ａへ入力される。またデジタル直交検波器２０３６から出力されるＱ信号は、第１乃至第５のフィルタ２０３ｂ１，２０３ｂ２，２０３ｂ３，２０３ｂ４，２０３ｂ５を経てデジタル直交変調器２０５６の第２の乗算器２０５２ｂへ入力される。
第１段の第１及び第２のフィルタ２０３ａ１，２０３ｂ１及び第５段の第１及び第２のフィルタ２０３ａ５，２０３ｂ５にはＣＩＣフィルタが使用されている。第２段の第１及び第２のフィルタ２０３ａ２，２０３ｂ２には、第４段の第１及び第２の２０３ａ４，２０３ｂ４にはそれぞれカスケード型ＦＩＲフィルタであるＣＦＩＲフィルタが使用されている。第３段の第１及び第２のフィルタ２０３ａ３，２０３ｂ３にはプログラマブルＦＩＲフィルタであるＰＦＩＲフィルタが使用されている。
【００２３】
次に、プログラマブルデジタルフィルタ２０の動作について説明する。
まず、デジタルフィルタ本体２０Ａにおいて、図１３に示す入口（Ｉｎｐｕｔ）からの入力信号の周波数と出口（Ｏｕｔｐｕｔ）からの出力信号の周波数が互いに異なる場合について説明する。
この場合には、切り替えスイッチ２０５８は制御部（図示せず。）によって図１３に示す状態に切り替えられて、第２の数値制御発振器２０５１がオンの状態にセットされる。
この状態で、高周波の入力信号は中間周波のＩＦ信号として帯域フィルタ２１８に入力される。帯域フィルタ２１８から帯域制限されて出力されるＩＦ信号は、Ａ／Ｄ変換器２０２に入力され、そこでアナログ／デジタルに変換されてデジタルフィルタ本体２０Ａに入力される。デジタルＩＦ信号はデジタルフィルタ本体２０Ａのデジタル直交検波器２０３６で互いに直交するベースバンドＩ，Ｑ信号に変換される。そしてベースバンドＩ信号は第１、第２、第３、第４及び第５のフィルタ２０３ａ１，２０３ａ２，２０３ａ３，２０３ａ４，２０３ａ５によってフィルタ処理されデジタル直交変調器２０５６の第１の乗算器２０５２ａに入力される。同時に、ベースバンドＱ信号は第１、第２、第３、第４及び第５のフィルタ２０３ｂ１，２０３ｂ２，２０３ｂ３，２０３ｂ４，２０３ｂ５によってフィルタ処理されデジタル直交変調器２０５６の第２の乗算器２０５２ｂに入力される。デジタル直交変調器２０５６において、ベースバンドＩ，Ｑ信号は、周波数変換され、デジタル変調波出力信号となって出口（Ｏｕｔｐｕｔ）に向けて出力される。
次に、入口（Ｉｎｐｕｔ）からの入力信号の周波数と出口（Ｏｕｔｐｕｔ）からの出力信号の周波数が同じである場合について説明する。
この場合には、制御部は切り替えスイッチ２０５８を図１３に示す状態すなわち第２の数値制御発振器２０５１に対してオンとなっている状態からオフの状態に切り替える。このために、第１の数値制御発振器２０３１はデジタル直交検波器２０３６及びデジタル直交変調器２０５６双方の数値制御発振手段として機能する。換言すれば、デジタル直交変調器２０５６については、第２の数値制御発振器２０５１に代わる第１の数値制御発振器２０３１の作動に基づいて周波数変換が行われる。
したがって、デジタルＩＦ信号はデジタルフィルタ本体２０Ａのデジタル直交検波器２０３６で互いに直交するベースバンドＩ，Ｑ信号に変換され、そしてフィルタ２０３ａ１〜２０３ａ５，２０３ｂ１〜２０３ｂ５を介してデジタル直交変調器２０５６へ入力される。入力信号はデジタル直交変調器２０５６で上記デジタルＩＦ信号の周波数と同じ周波数のデジタル変調波出力信号となって出口（Ｏｕｔｐｕｔ）に向けて出力される。
デジタルフィルタ本体２０Ａは、デジタル直交検波器２０３６とデジタル直交変調器２０５６の間を図１３左右に二分割することにより、図左側がダウンコンバータ２０３の役割をする部分であり、右側がアップコンバータ２０５の役割をする部分である。分割する位置はデジタル直交検波器２０３６とデジタル直交変調器２０５６の間である限り、図示の例に限られない。
デジタルフィルタ本体２０Ａは、切り替えスイッチ２０５８を設けることによって上記２つのケースを選択できる。プログラマブルデジタルフィルタ２０の用途は限定されるが、デジタルフィルタ本体における数値制御発振器をデジタル直交検波器２０３６の第１の数値制御発振器２０３１とデジタル直交変調器２０５６の第２の数値制御発振器２０５１をいずれか一方のもので兼用しても良い。
【００２４】
本発明のさらに他の実施の形態について図１４を参照して説明する。
プログラマブルデジタルフィルタ３０は、プログラマブルデジタルフィルタ１０と同一構成のプログラマブルデジタルフィルタ部３１０を多段（図示の例では３段）に配置しているものである。プログラマブルデジタルフィルタ３０は、その入力側がアナログ入力端子１０７ａを介して受信部１１５に接続されている。プログラマブルデジタルフィルタ３０の出力側は切り替えスイッチ３００に接続されている。プログラマブルデジタルフィルタ３０には、外部インタフェース１１４ａ，１１４ｂを介して外部の電子計算機１１９及び作業部・表示部１１３にそれぞれ接続されている。プログラマブルデジタルフィルタ３０のフィルタ特性変更を外部の電子計算機１１９及び作業部・表示部１１３を選択的に用いて操作する。
このように、プログラマブルデジタルフィルタ３０を多段（２段以上）の構造にすれば、通信や測定産業などの利用分野に限られず、多くの利用分野において、広い帯域幅の信号を高速処理にすることが可能となり、有益である。
【００２５】
図１５は、図１に示すプログラマブルデジタルフィルタ１０を用いている送信機４０の構成を示している。
送信機４０において、高周波のＩＦ信号は、本デジタルフィルタシステムであるプログラマブルデジタルフィルタ１０を通過する過程でデジタル信号から再びアナログ信号に変換され、このアナログ信号はアナログアップコンバータ４０２でアップコンバートされ、高周波として出力される。
プログラマブルデジタルフィルタ２０，３０についても、プログラマブルデジタルフィルタ１０と同様に、送信機４０に適用することができる。
【００２６】
広帯域な信号処理を可能とするプログラマブルデジタルフィルタは、図１、図１２及び図１４に示すように、デジタルフィルタ本体１０Ａ，２０Ａ（図１、図１２）の入力側にダウンコンバータ１０３，２０３（図２、図１３）を出力側にアップコンバータ１０５，２０５（図７、図１３）を配置することによって実現される。
本発明をデジタル変調信号などの計測システムに適用することにより、特性の異なる等価器（イコライザ）を容易かつ迅速に実現でき、そして多数の変調方式に対応した等価器が実現でき、従来のように個別に回路を持つ必要がなくなる利点がある。
ダウンコンバータ１０３の代わりに、スペクトラム・アナライザを用いても良い。アップコンバータ１０５の代わりに、Ｉ，Ｑ変調機能をもった信号発生器（Ｓｉｇｎａｌ  Ｇｅｎｅｒａｔｏｒ）を使っても良い。この場合、デジタルフィルタの出力はＩ，Ｑベースバンド信号とする。
ダウンコンバータ１０３及びアップコンバータ１０５のＦＩＲ部分を統合したものを、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）で組むようにしても良い。
【００２７】
【発明の効果】
本発明によれば、ダウンコンバータとアップコンバータを組み合わせたことにより、高周波で広帯域な領域で、アナログフィルタでは不可能であった高いＱのフィルタが実現できると共に、群遅延特性の平坦なフィルタが実現できる。
本発明によれば、部品の特性のバラツキに関係なく特性の安定した、特性の径時変化のない、さらに特性の変更が容易かつ短時間で行えるフィルタを提供することができる。
【図面の簡単な説明】
【図１】本発明に係るプログラムデジタルシステムを示す構成図である。
【図２】本発明に係るプログラムデジタルシステムにおけるダウンコンバータを拡大して示す構成図である。
【図３】図２に示す各信号ａ，ｂ，ｂ’の変化を周波数ドメインで示す図である。
【図４】図２に示す出力信号ｃの変化を周波数ドメインで示す図である。
【図５】図２に示す信号ｄの変化を周波数ドメインで示す図である。
【図６】図２に示す信号ｅの変化を周波数ドメインで示す図である。
【図７】本発明に係るプログラムデジタルシステムにおけるアップコンバータを拡大して示す構成図である。
【図８】図７に示す信号ｅの変化を周波数ドメインで示す図である。
【図９】図７に示す信号ｆの変化を周波数ドメインで示す図である。
【図１０】図７に示す信号ｇの変化を周波数ドメインで示す図である。
【図１１】図７に示す信号ｈの信号の変化を周波数ドメインで示す図である。
【図１２】本発明の別のプログラマブルデジタルフィルタを示すブロック図である。
【図１３】図１２に示すデジタルフィルタ本体を拡大して示す構成図である。
【図１４】本発明のさらに別のプログラマブルデジタルフィルタを示す構成図である。
【図１５】本発明を適用した送信機のブロック図である。
【符号の説明】
１０          プログラマブルデジタルフィルタ
１０Ａ        プログラマブルデジタルフィルタ本体
１０１ａ      低域フィルタ（ＬＰＦ）
１０１ｂ      低域フィルタ（ＬＰＦ）
１０２        Ａ／Ｄ変換器
１０３        デジタルダウンコンバータ（ＤＤＣ）
１０５        デジタルアップコンバータ（ＤＵＣ）
１０６        Ｄ／Ａ変換器
１０８        減衰器
１０９        増幅器
１１１        制御部
１１３        作業部・表示部
１１４ａ      外部インタフェース
１１４ｂ      外部インタフェース
１０３１      数値制御発振器（ＮＣＯ）
１０３２ａ    第１の乗算器
１０３２ｂ    第２の乗算器
１０３３      π／２位相器
１０３４ａ    第１の低域フィルタ（ＬＰＦ１）
１０３４ｂ    第２の低域フィルタ（ＬＰＦ１）
１０３５ａ    第１の低域フィルタ（ＬＰＦ２）
１０３５ｂ    第２の低域フィルタ（ＬＰＦ２）
１０３６      デジタル直交検波器
１０５１      数値制御発振器（ＮＣＯ）
１０５２ａ    第１の乗算器
１０５２ｂ    第２の乗算器
１０５３      π／２位相器
１０５４ａ    第１の低域フィルタ（ＬＰＦ１）
１０５４ｂ    第２の低域フィルタ（ＬＰＦ１）
１０５５ａ    第１の低域フィルタ（ＬＰＦ２）
１０５５ｂ    第２の低域フィルタ（ＬＰＦ２）
１０５６      デジタル直交変調器
１０５７      加算器
１１９        パーソナルコンピュータ（外部の電子計算機）
２０          プログラマブルデジタルフィルタ
２０Ａ        プログラマブルデジタルフィルタ本体
２０１        低域フィルタ（ＬＰＦ）
２０２        Ａ／Ｄ変換器
２０３        デジタルダウンコンバータ
２０５        デジタルアップコンバータ
２０６        Ｄ／Ａ変換器
２１８        帯域フィルタ（ＢＰＦ）
２０３２ａ    第１の乗算器
２０３２ｂ    第２の乗算器
２０３３      π／２位相器
２０３ａ１    第１のフィルタ（ＣＩＣ）
２０３ａ２    第２のフィルタ（ＣＦＩＲ）
２０３ａ３    第３のフィルタ（ＰＦＩＲ）
２０３ａ４    第４のフィルタ（ＣＦＩＲ）
２０３ａ５    第５のフィルタ（ＣＩＣ）
２０３ｂ１    第１のフィルタ（ＣＩＣ）
２０３ｂ２    第２のフィルタ（ＣＦＩＲ）
２０３ｂ３    第３のフィルタ（ＰＦＩＲ）
２０３ｂ４    第４のフィルタ（ＣＦＩＲ）
２０３ｂ５    第５のフィルタ（ＣＩＣ）
２０３１      第１の数値制御発振器（ＮＣＯ）
２０３６      デジタル直交検波器
２０５１      第２の数値制御発振器（ＮＣＯ）
２０５２ａ    第１の乗算器
２０５２ｂ    第２の乗算器
２０５３      π／２位相器
２０５６      デジタル直交変調器
２０５７      加算器
２０５８      切り替えスイッチ
３０          プログラマブルデジタルフィルタ
３００        切り替えスイッチ
３１０        プログラマブルデジタルフィルタ部
【図１】
2005020659.tif 000004
【図２】
2005020659.tif 000005
【図３】
2005020659.tif 000006
【図４】
2005020659.tif 000007
【図５】
2005020659.tif 000008
【図６】
2005020659.tif 000009
【図７】
2005020659.tif 000010
【図８】
2005020659.tif 000011
【図９】
2005020659.tif 000012
【図１０】
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【図１１】
2005020659.tif 000014
【図１２】
2005020659.tif 000015
【図１３】
2005020659.tif 000016
【図１４】
2005020659.tif 000017
【図１５】
2005020659.tif 000018