(57)【要約】【課題】  オフセット電圧を低減し、かつオン抵抗を低減できるヘテロ接合バイポーラトランジスタを提供する。【解決手段】  ベース層7とGaAsコレクタ層9aの間にホールバリア層8aが挿入された構造により、低VCE動作時のホールベースからコレクタへ流れるホール電流を抑制しオフセット電圧を低減する。層8aで形成される伝導帯側のポテンシャルバリアは、高電界により3角ポテンシャルに変形し、実効的なポテンシャル幅を大幅に減らすことができ、層8aを導入したことによるオン抵抗増加を大幅に抑制することが可能となる。【選択図】  図１
2005150531.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性半導体基板上に形成された、コレクタ層よりもドーピング濃度の高い第１導電型のサブコレクタ層と、第１導電型のコレクタ層と、第2導電型のベース層と、第１導電型のエミッタ層が順次積層された構造において、ベース層とコレクタ層の間に、ベース層よりもバンドギャップが広い半導体材料のホールバリア層が、ベース層と直接接して挿入されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
前記ホールバリア層と前記ベース層の界面に第２導電型の不純物をデルタドープしていることを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記ベース層は前記ホールバリア層と接する側に第２導電型の不純物濃度が他のベース層内の領域よりも高い第１の半導体層を含むことを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
【請求項４】
前記ホールバリア層が第1導電型であるかまたは不純物がドープされていないことを特徴とする請求項１〜３記載のヘテロ接合バイポーラトランジスタ。
【請求項５】
前記コレクタ層と前記サブコレクタ層の間にコレクタ層よりもバンドギャップの広い第２の半導体層が挿入されていることを特徴とする請求項１〜４記載のヘテロ接合バイポーラトランジスタ。
【請求項６】
前記ホールバリア層がInGaP層で形成され、なおかつInGaP層には自然超格子が形成されていることを特徴とする請求項１〜５記載のヘテロ接合バイポーラトランジスタ。
【請求項７】
前記ホールバリア層厚が4nm以上10nm未満であることを特徴とする請求項１〜６記載のヘテロ接合バイポーラトランジスタ。
【請求項８】
前記第２の半導体層がInGaP層で形成され、なおかつInGaP層には自然超格子が形成されていることを特徴とする請求項５記載のヘテロ接合バイポーラトランジスタ。
【請求項９】
前記第２の半導体層と、コレクタ層の間に、第２の半導体層よりも不純物濃度が高い第３の半導体層が挿入されていることを特徴とする請求項５記載のヘテロ接合バイポーラトランジスタ。
【請求項１０】
前記第３の半導体層が、GaAsまたはInGaPで形成されていることを特徴とする請求項９記載のヘテロ接合バイポーラトランジスタ。
【請求項１１】
前記第２の半導体層と、コレクタ層の間の界面に、第１導電型の不純物がデルタドープされていることを特徴とする請求項５記載のヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタに関し、特にオフセット電圧を低減しかつオン抵抗を低減して、携帯端末のパワーアンプの効率を向上させるヘテロ接合型バイポーラトランジスタに関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、ヘテロ接合型バイポーラトランジスタ(HBT: Heterojunction Bipolar Transistor)が携帯端末用のパワートランジスタとして使われてきている。携帯端末のバッテリ使用時間を増加させるためには、携帯端末のパワートランジスタの電力付加効率向上が重要である。HBTでは、電流・電圧特性において、コレクタ・エミッタ間電圧VCEが０V近辺では、VCEを増加させてもコレクタ電流Icが流れない領域が存在し、この領域を減らすことによりHBTの電力付加効率を大幅に向上させることができる。このIcが流れないときの最も高いVCEをオフセット電圧と呼び、効率向上にはオン抵抗の低減と共にオフセット電圧の低減が重要となる。
【０００３】
オフセット電圧低減構造としては、例えば、非特許文献１の表１に記載されている従来のHBTでは、コレクタ層とベース層の間に価電子帯不連続量ΔEvが大きいInGaP層およびその上にGaAsスペーサー層が積まれた構造を採用している。InGaP層はホールバリアとして働き、サブコレクタとベースの間でのホールの移動を抑制している。従来のHBTは、図17に示すように、サブコレクタ層10の上に順次GaAsコレクタ層9a、ノンドープホールバリア薄膜層8c、GaAsスペーサー層8d、ベース層7が積まれた構造で構成されている。
【０００４】
また、特許文献1の図3に記載されている従来のHBTも非特許文献１と同じ構成になっている。特許文献１に開示された従来のHBTの断面構造を図18示す。この従来例では、サブコレクタ層10上に、GaAsコレクタ層9a、ｎ型ホールバリア薄膜層8a、N型δドープ領域15(デルタドープ：スパイクドープとも呼ばれる)、GaAsスペーサー層8d、ベース層7が順次積まれた構成になっている。N型δドープ領域15は、GaAsスペーサー層8dとn型ホールバリア薄膜層8aの伝導帯の接続を良くするために設けられている。
【０００５】
また、特許文献２の図１に開示されている従来のHBTはコレクタアップ構造ではあるが、非特許文献１で示されているのと基本的に同じ構造が適用されている。この従来HBTの断面構造を図19に示す。サブコレクタ層10に相当するInGaAsキャップ層１４の下にGaAsコレクタ層9a、N型ホールバリア薄膜層8a、GaAsスペーサー層8d、ベース層7が順次形成された構造になっている。
【０００６】
これら従来例では、基本的に、GaAsコレクタ層9aとベース層7の間にホールバリア層(8a,8c)とGaAsスペーサー層8dが挿入された構造になっている。
【０００７】
次に従来のHBTにおける動作について説明する。オフセット電圧は、VCEがほぼ0V近辺でベース電圧VBEがturn-on電圧よりも高いとき、ベース電極２からエミッタ電極1に流れる電流以外に、ベース電極2からコレクタ電極3に流れる電流が大きいとき、コレクタ電流は負、すなわち逆方向に流れている。ここでVCEを増加させていくと、ベースとコレクタのPN接合は順方向バイアスから逆方向バイアスになり、ベース電極2からコレクタ電極3に流れる電流が減少し、VCEがオフセット電圧を超えたところからコレクタ電流は正方向に流れるようになる。従ってオフセット電圧を低減するにはVCEが0V近辺のときに、ベース電極2からコレクタ電極3に流れる電流を抑制する必要がある。通常動作時、コレクタ電極3からベース層７を介してエミッタ電極1に流れるのは電子であり、ベース電極2からコレクタ電極3に流れる電流を減少するためにホール電流を抑制しても、通常動作時の特性に悪影響を及ぼすことはない。したがって、ベース層７からサブコレクタ層10の間にホールバリア、つまり価電子帯不連続を形成することがオフセット電圧低減には有効となる。
【０００８】
ホールバリア形成のためにはバンドギャップの広い材料を用いるが、通常価電子帯不連続以外に伝導帯不連続も生じ、オン抵抗が増加してしまうという問題がある。伝導帯不連続の影響を減らすために図17に示す従来のHBTでは、ホールバリア形成のためのノンドープホールバリア薄膜層8cとベース層7の間にGaAsスペーサー層8dが挿入されている。
【０００９】
図20は、図17に示す従来のHBTにおける伝導帯プロファイルを示している。GaAsスペーサー層8dをノンドープホールバリア薄膜層8cとベース層7の間に挿入することで、ベース層７からコレクタに向かって流れる電子は、層8cに形成される伝導帯不連続によるポテンシャルバリアよりも高いエネルギーを持っているために、ポテンシャルバリアの影響を受けにくくなるというものである。これによりノンドープホールバリア薄膜層8cを導入することでオン抵抗を低減できると考えられ、一般に広く使われている。
【００１０】
【非特許文献１】トランザクション  オン  エレクトロンデバイス第50巻第4号 2003年、pp.894-900（IEEE Transactions on Electron Devices）  (表1)
【特許文献１】ＵＳＰ  US 6,563,145 B1号  （図3）
【特許文献２】特開2002-252344（特願2001-47545）  （図1）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、この非特許文献１及び特許文献1,2に開示されたHBTにはいくつか
の問題がある。
【００１２】
第１の問題点は、GaAsスペーサー層8dの導入によりオン抵抗が逆に増加してしまう
ということである。
第２の問題点は、高電流時のオン抵抗が高くなることである。
第３の問題点は、ベース・コレクタ間容量が高くなることである。
【００１３】
本発明は上記のような問題を解消するためになされたもので、第１の目的は、オフセット電圧を低減し、かつオン抵抗を低減することにより、パワーアンプ動作時の電力付加効率を向上させ低消費電力化ができる半導体装置を提供することにある。
【００１４】
本発明の第２の目的は、コレクタ・ベース間容量の増加を防ぎ、電力利得を向上した半導体装置を供給することにある。
【課題を解決するための手段】
【００１５】
本発明のHBTは、サブコレクタ層10側のベース層7の端に直接接した、ホールバリア薄膜層(図1-8における8a)を設けていることを特徴とする。このホールバリア薄膜層（図1-8における8a）は、コレクタ層9a及びベース層7よりもバンドギャップが大きく、なおかつ、価電子帯不連続量(ΔEv)が伝導帯不連続量(ΔEc)よりも大きい半導体材料を用いていることを特徴とする。さらにこのホールバリア層(図1-8の8a)の層厚は4nm以上10nm未満であることを特徴とする。
【００１６】
また本発明のHBTは、ベース層７とホールバリア薄膜層(図2-3の8a)の界面に、P型のΔドープ領域（図2の12）を設けたことを特徴とする。
【００１７】
さらに本発明のHBTは、ベース層７がホールバリア層側にアクセプタ濃度より高いドーピング濃度にしたP++GaAs層（図3の17）を含むことを特徴とする。
【発明の効果】
【００１８】
初めに、本発明では従来と比較しオン抵抗を低減できることができることを示す。本発明の作用を示す伝導帯プロファイルを図10に示す。また図17に示す従来例１の伝導帯プロファイルを図11に示す。図9にベース層7からGaAsコレクタ層9aに向かった伝導帯プロファイルと電界強度の模式図を示してある。電界強度はベース層7の端が一番高く、離れるに従い下がる傾向がある。従って、図17に示す従来例１では、GaAsスペーサー層8dが存在するためノンドープホールバリア薄膜層8cにかかる電界は弱くなっている。一方、本発明ではベース層7の端にN型ドープホールバリア薄膜層8aが存在するために非常に高い電界がかかる。図10の伝導帯プロファイルから分かるように高電界によりポテンシャルが傾き、ほぼ3角形のポテンシャルバリア形状に変形し、実質上のポテンシャルバリア幅は大幅に狭まっていることが分かる。一方、従来例１では図11の伝導帯プロファイルから分かるようにノンドープホールバリア薄膜層8cにかかる電界は低く、ポテンシャルバリア幅はほぼ層8cの膜厚と変わらなくなっている。図12および図13に層8a及び層8c近辺での伝導帯プロファイルを拡大した模式図を示す。従来例1では図13から分かるように、電子とホールの感じるポテンシャルバリア幅は同じである。一方、本発明では図12から分かるように、価電子帯のバンド不連続量が比較的大きいためホールの感じるポテンシャルバリア幅は従来例１とほぼ同じであるが、伝導帯のバンド不連続量は比較的小さいためにポテンシャルバリア幅は3角ポテンシャルに近くなっており大幅に減少する。その結果、従来例１と比較し本発明の方が、電子はベースからコレクタ層に流れやすくなりオン抵抗の減少を図ることが可能となる。実際に測定したオン抵抗は、従来例１の場合、8.9x10-6 Ωcm2であるが、図１に示す本発明の場合、6.1x10-6Ωcm2まで低減でき、本発明構造の方がオン抵抗は低いことが分かる。この結果から、低VCE動作時には、従来考えられていた図20に示すモデルのように電子は流れていないことを示している。つまり、ノンドープホールバリア薄膜層8cでの伝導帯のポテンシャル位置をベースより低くしても、実際にはオン抵抗は低くならないことを意味している。低VCE動作時はベース層7からGaAsコレクタ層9aに向かう電子の運動エネルギーは低いために伝導帯の底のポテンシャル近くで電子が移動する結果、層8cでのポテンシャル位置をベース層よりも低くしても、伝導帯不連続により生じるポテンシャルバリアがそのまま見えているために、オン抵抗が低くならなかったと考えられる。
【００１９】
次に本発明では、従来と比較し高電流時でもオン抵抗が悪化しにくいことを示す。図17に示す従来例１では、ホールバリアはベース層7から離れているため、コレクタ電流が増加すると、空間電荷量が増加し、その結果GaAsスペーサー層8dにホールが注入され、層8dにかかる電界が大幅に減少するようになり電子速度が低下する。その結果、オン抵抗はコレクタ電流増加と共に増加する傾向がある。一方、本発明では、ベース層7に接してN型ホールバリア薄膜層8aがあるため、ベース層7のホールはGaAsコレクタ層9aに注入されにくくなり、高電流動作時でも層9aにかかる電界は低下しにくくなる。その結果、本発明では、従来よりも、コレクタ電流の増加により生じるオン抵抗の増加を抑制することができる。
【００２０】
次に本発明では、従来と比較しベース・コレクタ間容量が低くなることを示す。図17に示す従来例1の伝導帯プロファイルの模式図(図20)において、GaAsスペーサー層8dとノンドープホールバリア薄膜層8cの間に伝導帯側にポテンシャルの谷ができており、電荷が集中し空間電荷量が増加する。その結果、ベース・コレクタ間容量が増加する。一方、本発明においては、ベース層7に接してホールバリア層である層8aが設置されており、従来例に見られる容量増加は生じない。
【００２１】
次にP型δドープ領域、およびP++GaAs層の作用について説明する。追加されたP型δドープ領域12およびP++GaAs層17は、N型ホールバリア薄膜層8aとの間のビルトインポテンシャル（内蔵電位）を高くすることができる。これにより、N型ホールバリア薄膜層8aにかかる電界を高めることができ、オン抵抗の更なる低減を図ることができる。
【００２２】
以上説明したように、本発明による第１の効果は、オフセット電圧を低減しつつオン抵抗を低減することで高電力付加効率を実現した半導体装置を提供することができる。その理由は、バンドギャップの広い半導体材料を用いたホールバリア層をベース層と直接接しておくことにより、ホールバリア層の伝導帯側にできるポテンシャルバリアを三角ポテンシャルにできオン抵抗を下げることができる。
【００２３】
第２の効果は、ベース・コレクタ間容量を低減できるため、高電力利得を実現した半導体装置を提供することができる。これは、ベース層とホールバリア層の間にスペーサー層が入っていないためホールバリアとスペーサー層の間に生じるキャリアの蓄積が生じないためである。
【００２４】
第３の効果は、電流密度10kA/cm2近辺での動作時のコレクタ・エミッタ間耐圧を向上させることができる。これは、コレクタにおいて、サブコレクタ層との界面近くと、ベース層との界面に接した、2箇所にバンドギャップの広い半導体層を挿入することにより、イオン化衝突散乱により形成されたホールがコレクタ内に閉じ込められる結果、伝導帯が持ち上げられ、電界がイオン化衝突散乱の生じにくいバンドギャップの広い半導体層に集中し耐圧が向上するためである。
【発明を実施するための最良の形態】
【００２５】
（第１の発明の実施の形態）
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１を参照すると、本発明の第一の実施の形態として半導体装置の断面図が示されている。本発明では、サブコレクタ層10、GaAsコレクタ層9aの上に、N型ホールバリア薄膜層8a、ベース層7が順次積まれた構成になっている。N型ホールバリア薄膜層8aはベース層7と接することにより、ベース層からホールがGaAsコレクタ層側に拡散するのを抑制する。これにより、ベース電極２からコレクタ電極に流れる電流のうち、ホールによる電流成分を大幅に抑制し、オフセット電圧を低減するのに寄与する。さらに、ベース層7とサブコレクタ層10の間で最も高電界になるベース層7の端にN型ホールバリア薄膜層8aが置かれることにより、伝導帯不連続により形成されるポテンシャルバリア幅を減らすことができ、オン抵抗の低減を図ることができる。このとき、価電子帯不連続量のほうが伝導帯不連続量よりも大きいため、高電界によるポテンシャルバリアの変形の影響によるポテンシャルバリア幅の減少の影響は少ない。このことにより、N型ホールバリア薄膜層8aが高電界領域に置かれても、ホールバリア効果はほとんど変わらず、良好なオフセット低減効果を得ることができる。また、N型ホールバリア薄膜層8aにより、ベース層7のホールがGaAsコレクタ層9aに向かって拡散するのを防ぐことができるため、高電流動作時のオン抵抗の増加も抑制することができる。
【実施例１】
【００２６】
本発明の第１の実施例を、図１と、本発明の効果を示す図14-16を参照しながら詳細に説明する。図16にはGmモードにおける電流電圧特性が示されている。縦軸はコレクタ電流密度、横軸は、本発明の図1に於けるN型ホールバリア薄膜層8aの層厚がかかれている。この測定に用いた層8aは、ドーピング濃度が2x10E18cm-3、バンドギャップが1.85eVのオーダーリング系のIn0.48Ga0.52Pである。ここでオーダーリング系とは、InGaP層の中で自然超格子が形成されるような成長条件で成長していることを指している。オーダーリング系はディスオーダーリング系と比べ、バンドギャップEgが多少低いが、伝導帯不連続量が小さい。そのため、オン抵抗低減の観点から、層8aとしてはオーダーリング系のInGaPを用いるのが好適である。GaAsコレクタ層9aは5x10E15 cm-3ドープ800nmのGaAsである。ベース層7は80nm 4x10E19cm-3ドープGaAs、InGaPエミッタ層6は3x10E17cm-3ドープ 30nm In0.48Ga0.52Pである。またGaAsエミッタキャップ層及びサブコレクタ層は4x10E18 cm-3ドープのGaAs層を用いている。図16において、図中0nm InGaPと表記された点線のデータは、図21に示す従来例の評価結果である。この従来例では、本発明に於けるN型ホールバリア薄膜層8aが導入されていない点のみが異なる。図21に示す従来例のオフセット電圧は100mVである。一方、本発明において層8aの厚さを5nm にした実線(5nm InGaPと図中に表記)及び10nmにした点線（10nm InGaPと図中に表記）のオフセット電圧はともに27mVであり、大幅にオフセット電圧が抑制されているのが分かる。図14は、図1に於ける層8aの厚さを横軸、縦軸をオフセット電圧にしてプロットしたグラフである。図17に示す従来例１における評価結果も一緒にプロットしてある。オフセット電圧の観点からは、層8aの厚さとして4nm以上あるのが望ましい。一方、図15は図16の立ち上がり特性の傾きをオン抵抗の形で縦軸にプロットしたグラフである。横軸は層8aの厚さを示している。図17に示す従来例１ではオン抵抗が高いが、本発明構造では、層8aをベース層7と直接接することによりオン抵抗が低減されているのが分かる。層8aの厚さが10nmになると5nm時と比べオン抵抗が20%以上増加することから、層8aは10nm未満であることが望ましい。以上の結果から、N型ホールバリア薄膜層8aの層厚としては4nm以上10nm未満であることが好適である。
（第２の発明の実施の形態）
【００２７】
次に、第２の発明の実施の形態について図2及び図3を参照して詳細に説明する。第２の発明では、ベース層7とN型ホールバリア薄膜層8aの界面にP型δドープ領域12またはベース層7のN型ホールバリア薄膜層8a側にP++GaAs層17を含む構成になっている。ここで、P++ GaAs層17のアクセプタ濃度はベース層の他の領域のアクセプタ濃度よりも高く設定する。P型δドープ領域12及びP++GaAs層17は、N型ホールバリア薄膜層8aと接する領域のアクセプタ濃度を高めることによりPN接合のビルトインポテンシャルを高くするのが目的のため、P++GaAs層17の層厚はビルトインポテンシャルにより形成される空乏層幅よりも厚ければよい。P++GaAs層17のアクセプタ濃度が10E19cm-3以上の場合、空乏層はほとんど広がらないため、5nmもあれば十分である。
【実施例２】
【００２８】
第２の発明の実施例を図２を用いて説明する。5x10E15 cm-3ドープされたN型GaAsコレクタ層9a上に、N型ホールバリア薄膜層8aとして2x10E18cm-3  Siドープした5nmのN型In0.48Ga0.52P層を形成している。このInGaP層は、バンドギャップが1.85eVのオーダーリング系のInGaPである。層8a上には、アクセプタ濃度が4x10E19cm-3の80nm P型GaAs層が形成され、層8aとの界面にはP型δドープ12を行っている。δドープのシート濃度は1x10E12cm-2とした。オン抵抗は、P型δドープ領域12を形成していないときの6.1x10-6 Ωcm2から、P型δドープ領域12を形成したときの5.5x10-6 Ωcm2に低減できることが分かった。
【実施例３】
【００２９】
実施例３を図３を用いて説明する。図２に示す構造との違いは、P型δドープ領域12の代わりに、P++GaAs層17が導入されている点である。P++GaAs層17として、5nm 4.2x10E19 cm-3ドープGaAsを用いた。ベース層7の他の領域は4x10E19cm-3ドープのため、P++GaAs
層17を導入したことによるアクセプタ濃度の増加量はシートで1x10E12cm-3となる。
このときのオン抵抗は5.5x10-6Ωcm2で実施例２と同等の低い値が得られた。
（第3の実施の形態）
【００３０】
上記第１及び第2の発明の実施の形態において、N型ホールバリア薄膜層8aをノンドープホールバリア薄膜層で構成することができる。そのための構成を、第3の実施の形態として説明する。第3の実施の形態としては、図1-3の、N型ホールバリア薄膜層8aにおいてN型ドーピングをしないノンドープホールバリア薄膜層に変えたものである。ノンドープホールバリア薄膜層は、N型ホールバリア薄膜層8aと比べ、ドナー濃度が下がるためにビルトインポテンシャルが多少低下する。このため、ノンドープホールバリア薄膜層8aにかかる電界は多少低下する。これによりオン抵抗は多少増加するが、図17に示す従来例１よりも充分オン抵
抗は低く、本発明の効果が見られる。
【実施例４】
【００３１】
第３の実施の形態に基づく実施例を次に示す。図１において、層8aのかわりに、ノンドープで、5nm、バンドギャップが1.85eVのオーダーリング系のIn0.48Ga0.52Pを用いた。このときのオン抵抗は、6.8 x 10-6 Ωcm2である。図1に示すN型ホールバリア薄膜層8aを用いた場合のオン抵抗は6.1x10-6Ωcm2であるので、10%程度のオン抵抗の増加が見られるが、図17に示す従来例１では8.9x10-6 Ωcm2なので、本実施例4においても、充分なオン抵抗低減効果が見られる。
（第４の実施の形態）
【００３２】
第４の実施の形態は、上記第１、第２及び第３の発明の実施の形態に加えて、GaAsコレクタ層9aとサブコレクタ層10の間に層9aよりも広いバンドギャップの半導体材料の層9cを挿入した構成のものである。第４の実施の形態を、図4を参照しながら説明する。層9cは、高電流動作時(コレクタ電流密度20kA/cm2)の耐圧を向上させるために導入している。高電流動作状態では、図22に示すようにコレクタ層9aにおける伝導帯の中ほどが膨らんだ形状になり、ベース層7近くでは電界が下がり、逆にサブコレクタ層10に近づくにつれて電界が上昇するようになる。そのため、高電流動作時の耐圧はほぼサブコレクタ層10そばのコレクタ層内でのアバランシェブレークダウンにより決定される。広いバンドギャップの層9cはイオン化衝突散乱が生じにくいため、このアバランシェブレークダウンを大幅に抑制でき、耐圧を向上させることができる。ただし、一般にバンドギャップの広い半導体は電子の有効質量が重く電子移動度が低く、高抵抗領域を形成しやすいため、図4では高電界のかかる領域のみバンドギャップの広い半導体層9cをおくようにしてある。しかしながら、このままでは中電流動作時(コレクタ電流密度10kA/cm2 )には高電界領域が層9cからGaAsコレクタ層9aまで広がるようになり耐圧が落ちる可能性がある。本発明では、n型ホールバリア薄膜層8aがあるために、GaAsコレクタ層9aに高電界がかかると自動的に電界が下がり、その分の電界をバンドギャップの広い層9cに回すことで、中電流動作時の耐圧を効果的に改善することができる。
【００３３】
本発明では、n型ホールバリア薄膜層8aがあるために、GaAsコレクタ層9aの中でイオン化衝突散乱により形成されたホールはベース層7へ抜けていくことができず、GaAsコレクタ層9a内にホールが蓄積するようになる。ホールの蓄積により、GaAsコレクタ層9aのポテンシャルは引き上げられ、自動的に電界強度が下がり、その分電界はバンドギャップの広い層9cにかかるようになる。この結果、中電流動作時の耐圧を向上させることができる。したがって、１）  ｎ型ホールバリア薄膜層8aの導入によりオフセット電圧及びオン抵抗が低減でき、また、2）   GaAsコレクタ層9aとサブコレクタ層10の間に層9aよりも広いバンドギャップの半導体材料の層9cを挿入した構造により高電流動作時の耐圧が向上するが、この二つの組み合わせにより新たに、中電流動作時の耐圧を向上できるという新たな効果が得られる。
【実施例５】
【００３４】
第４の実施の形態に基づく実施例を、図4を参照して説明する。第5の実施例では、4
x10E18cm-3ドープN型GaAsであるサブコレクタ層10上に、順次InGaPコレクタ層9c、N+GaAsコレクタ層9b、GaAsコレクタ層9a、N型ホールバリア薄膜層8a、ベース層7が順次積層した構成になっている。層9cはGaAsコレクタ層9aよりも広いバンドギャップであるIn0.48Ga0.52P層を用いている。層9cのドーピング濃度は1x10E16cm-3、層厚は100nmである。InGaPはGaAsと比べ電子移動度が低いため、あまり厚くすると高抵抗領域が形成されオン抵抗が悪化するという問題が生じる。層9bは層9cと層9aの伝導帯を滑らかにつなぐために用いられている。層9bは3x10E18 cm-3、5nmのn+GaAsである。層9aは3x10E17 cm-3  ドープ 700nm GaAsである。層8aは5nm 2x10E18cm-3ドープIn0.48Ga0.52Pのホールバリア層である。ベース層7は、4x10E19cm-3ドープ80nm P型GaAsである。コレクタ電流密度が20kA/cm2の高電流密度動作時は、層8aがない場合とある場合でコレクタ・エミッタ間耐圧は13Vで差が見られなかったが、中電流密度である10kA/cm2動作時の耐圧値は、層8aがない場合16Vであるが、実施例5では18Vまで向上し、耐圧向上の効果があることが分かった。
【実施例６】
【００３５】
第４の実施の形態に基づく実施例6を図5に示す。実施例5との差異は、N+GaAsコレクタ層9bがN+InGaPコレクタ層9dにかわっている点である。N+InGaPコレクタ層9dは層9bと同じく層9cと層9aの伝導帯を滑らかにつなぐために用いられている。層9dは5nm2x10E18 cm-3ドープ N型In0.48Ga0.52Pである。オン抵抗としては実施例5と同じ値が得られている。
【実施例７】
【００３６】
第４の実施の形態に基づく実施例7を図6に示す。実施例6との差異は、層9aと層9dの間に新にN+GaAsコレクタ層9bが挿入された点である。
【実施例８】
【００３７】
第４の実施の形態に基づく実施例8を図7に示す。実施例6との差異は、N+InGaPコレクタ層9ｄのかわりにN型δドープ領域9eを用いた点である。
【実施例９】
【００３８】
実施例9は、実施例5-8においてN型ホールバリア薄膜層8aとベース層７の間にP型δドープ領域12が形成された構造である。
【実施例１０】
【００３９】
実施例10は、実施例5-8において、ベース層7がN型ホールバリア薄膜層8a側にP++GaAs層17を含む構造である。実施例5においてベース層7がN型ホールバリア薄膜層8a側にP++GaAs層17を含む構造にしたものを図8に示す。
【００４０】
なお、本発明の実施例では、層8a層９ｃ、層9dはバンドギャップの広い層として、In0.48Ga0.52Pを用いているが、GaAsよりもバンドギャップが広ければよく、AlGaAsやInP、InAlGaAs、InAlGaAs、GaInAsNでもかまわない。
【産業上の利用可能性】
【００４１】
本発明の活用例として、携帯電話端末、携帯電話用基地局のパワーアンプに使用される半導体装置が挙げられる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第２の実施例の断面図。
【図３】本発明の第３の実施例の断面図。
【図４】本発明の第５の実施例の断面図。
【図５】本発明の第６の実施例の断面図。
【図６】本発明の第７の実施例の断面図。
【図７】本発明の第８の実施例の断面図。
【図８】本発明の第10の実施例の断面図。
【図９】12ベース・コレクタ界面近辺での伝導帯プロファイルと電界強度プロファイル。
【図１０】本発明の第１の実施例におけるベース・コレクタ界面近傍での伝導帯プロファイル。
【図１１】従来例１に於けるベース・コレクタ界面近傍での伝導帯プロファイル。
【図１２】本発明の第１の実施例におけるベース・コレクタ界面近傍でのバンドプロファイルの拡大模式図。
【図１３】従来例1に於けるベース・コレクタ界面近傍でのバンドプロファイルの拡大模式図。
【図１４】本発明の第１の実施例における層8aのInGaP層厚とオフセット電圧の関係を示す図。
【図１５】本発明の第１の実施例における層8aのInGaP層厚とオン抵抗の関係を示す図。
【図１６】本発明の効果を示す電流電圧特性図
【図１７】従来例１の断面構造図
【図１８】従来例２の断面構造図
【図１９】従来例３の断面構造図
【図２０】従来例１の動作原理を説明するための伝導帯プロファイルの模式図。
【図２１】従来例4の断面構造図
【図２２】高電流・中電流動作時の伝導帯プロファイルの模式図
【符号の説明】
【００４３】
1  エミッタ電極
2  ベース電極
3  コレクタ電極
4  InGaAsエミッタキャップ層
5  GaAsエミッタキャップ層
6  InGaPエミッタ層
7  ベース層
8a N型ホールバリア薄膜層
8c ノンドープホールバリア薄膜層
8d GaAsスペーサー層
9a GaAsコレクタ層
9b N+GaAsコレクタ層
9c InGaPコレクタ層
9d N+InGaPコレクタ層
9e N型δドープ領域
10 サブコレクタ層
11 GaAs基板
12 P型δドープ領域
13 サブエミッタ層
14 InGaAsキャップ層
15 N型δドープ領域
16 伝導帯
17 P++GaAs層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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