(57)【要約】【課題】  複数のマスターデバイスがメモリにアクセス競合する回路において、ノーマルモードでは外部のマスターデバイスが参照することができないメモリ領域部分も含む全ビットのテストを可能とする。【解決手段】  マスターデバイスがデータ制御装置に送るデータのうちメモリ領域を４分割したデータビット分のみを有効なデータとし、ノーマルモードと同様のアドレスの偶数・奇数サイクルによりアクセス・ウエイト動作を行い、メモリの半分の領域にアクセスする。２回のメモリ半領域への一括転送を行なうことにより、外部マスターデバイスからもメモリの全ビットを参照することができる。ノーマルモード時においても、テストモードとの切替で他方のマスターデバイスに影響を与えることがなく、競合が多いメモリのデータを置いておくことで、複数マスターデバイスのパフォーマンスの向上を図ることができる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
プロセッサや処理ユニットなどの複数のマスターデバイスが、競合しながらアクセスするメモリに対し、該いずれかのマスターデバイスがテストを行なう際のデータ転送方法であって、
上記マスターデバイスは、上記メモリのテストを行う際、該メモリの全ビットを参照することのできないノーマルモードのデータ転送を行うときの動作を行うとともに、
該マスターデバイスは、データの有効データを組み替えるテストモード用のデータ転送を行って、前記メモリの全ビットのテストを行う、
ことを特徴とするデータ転送方法。
【請求項２】
プロセッサや処理ユニットなどの複数のマスターデバイスが、優先順位を持ちながらアクセスするメモリに対し、該いずれかのマスターデバイスがデータ転送を行う際のデータ転送方法であって、
上記マスターデバイスは、発行するアクセスアドレスが奇数値か偶数値かにより、アクセスサイクルあるいはウエイトサイクルを決定し、
該マスターデバイスは、上記メモリに代えて、各マスターデバイスが短いサイクルでメモリにアクセスできる回路を介してデータ転送を行う、
ことを特徴とするデータ転送方法。
【請求項３】
プロセッサや処理ユニットなどからなり互いにデータバス幅が異なる第１，第２のマスターデバイスからのメモリアドレスおよびリクエストに応じて第１のメモリにアクセス可能なマスターデバイスを判定する第１の調停回路と、
マスターデバイス側が上記メモリの全ビットを参照できないノーマルモードと、上記メモリのテストを行うテストモードとで、上記マスターデバイス側から上記メモリに転送するデータ中の有効データ長を変更するデータ制御回路と、を備えた、
ことを特徴とするデータ転送装置。
【請求項４】
請求項３記載のデータ転送装置において、上記第１，第２の少なくとも一方を含む複数のマスターデバイスからのリクエストに応じて第２のメモリにアクセス可能なマスターデバイスを、優先順位に応じて判定する第２の調停回路と、
上記第２のメモリの内容を上記第１のメモリに移動し、該第１のメモリに対し、テストモードでの上記第１，第２のマスターデバイスからのデータ転送を可能にするよう上記第１の調停回路およびデータ制御回路を制御するシステムコントロール部と、を備えた、
ことを特徴とするデータ転送装置。
【請求項５】
装置外部と内部との間でデータを入出力する入出力部と、入力されたデータをフィルタするフィルタ部とを内部マスターデバイスとして備え、
入力されたデータをデコードするデコード部と、上記フィルタ部とを内部プロセッサとして備えるとともに、
データを記憶する第１のメモリと、
上記内部マスターデバイスによる上記メモリに対するインターフェースを行うインターフェース部と、
を備えたＡＶデコーダであって、
上記インターフェース部は、複数の上記内部マスターデバイスの各々が、内部プロセッサのパフォーマンスを落とさないよう、最短サイクルでメモリにアクセスできるようにするものである、
ことを特徴とするデータ転送装置。
【請求項６】
請求項５記載のデータ転送装置において、
上記インターフェース部は、
内部マスターデバイスからのメモリアドレスおよびリクエストに応じて上記第１のメモリにアクセス可能なマスターデバイスを判定する第１の調停回路と、
マスターデバイス側が上記メモリの全ビットを参照できないノーマルモードと、上記メモリのテストを行うテストモードとで、上記マスターデバイス側から上記メモリに転送するデータ中の有効データ長を変更するデータ制御回路と、
上記第２のメモリに対する複数のマスターデバイスからのリクエストに応じて第２のメモリにアクセス可能なマスターデバイスを、優先順位に応じて判定する第２の調停回路とを有するものであり、
上記第２のメモリの内容を上記第１のメモリに移動し、該第１のメモリに対し、テストモードでの上記内部マスターデバイスからのデータ転送を可能にするよう上記第１の調停回路およびデータ制御回路を制御するＩＯ制御部を備えた、
ことを特徴とするデータ転送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送方法、およびデータ転送装置に関するものであり、特に半導体装置内で、複数のマスターデバイスがメモリにアクセスを競合する状態でメモリのテストを行う際、ノーマルモードのデータ転送と同様な動作を含む動作により、メモリの全ビットのテストサイクルを可能にするとともに、ウエイトサイクルを短くでき、マスターデバイスのパフォーマンスを向上することが可能となるようにしたデータ転送方法、およびデータ転送装置に関する。
【背景技術】
【０００２】
従来、複数のマスターデバイスが短いウエイトサイクルでアクセスするメモリのテストを実行するときは、メモリを直接テストできるメモリテスト回路を内蔵したり、あるいは、特許文献１に示されるように、１つのバスを共用する際に調停回路を設けることで、ＤＭＡＣが必要とする帯域幅を保持したまま、ホストＣＰＵの応答速度の低下を防ぐようにしたりすることにより、セルフテストを行うことを可能としていた。
【０００３】
この場合、調停回路とマスターデバイスのビット幅、および調停回路とメモリのバス幅が同じであったので、テストモード時に、ノーマルモードのデータ転送と全く同じ回路でテストを行なうことが可能であった。
【特許文献１】特開２０００−２０７３５５号公報（第２頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、このようなテスト方法では、アクセス競合に関しても各マスターデバイスが優先順位を持つため、優先順位が低いマスターデバイスは優先順位が高いマスターデバイスのメモリアクセスが終了するまでウエイトする必要があり、マスターデバイスのパフォーマンスを低下させていた。
【０００５】
また、複数のマスターデバイスがメモリにアクセスする際に競合が生じ、調停回路やマスターデバイスのビット幅（データバス幅）と異なるビット幅をもつメモリは、ノーマルモードのデータ転送方法においては外部から直接メモリの全ビットを参照できないため、メモリテストを行うことができない。その対策として、メモリテスト回路を内蔵すれば直接メモリの全ビットをテストすることができるが、メモリテスト回路自体の回路規模が大きいので、チップの回路規模の増大につながってしまう。
【０００６】
また、各マスターデバイスが優先順位を付加され調停を行なう調停回路に接続されたメモリにアクセスする時には、多くのウエイトサイクルが生じ、マスターデバイスのパフォーマンスの低下につながってしまう。
【０００７】
この発明は、上記のような従来の問題点に鑑みてなされたもので、メモリのアクセス競合を緩和し、各マスターデバイスのパフォーマンスを向上させることが可能なデータ転送方法、およびデータ転送装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記課題を達成するために、本発明の請求項１にかかるデータ転送方法は、プロセッサや処理ユニットなどの複数のマスターデバイスが、競合しながらアクセスするメモリに対し、該いずれかのマスターデバイスがテストを行なう際のデータ転送方法であって、上記マスターデバイスは、上記メモリのテストを行う際、該メモリの全ビットを参照することのできないノーマルモードのデータ転送を行うときの動作を行うとともに、該マスターデバイスは、データの有効データを組み替えるテストモード用のデータ転送を行って、前記メモリの全ビットのテストを行う、ことを特徴とするものである。
【０００９】
また、本発明の請求項２にかかるデータ転送方法は、プロセッサや処理ユニットなどの複数のマスターデバイスが、優先順位を持ちながらアクセスするメモリに対し、該いずれかのマスターデバイスがデータ転送を行う際のデータ転送方法であって、上記マスターデバイスは、発行するアクセスアドレスが奇数値か偶数値かにより、アクセスサイクルあるいはウエイトサイクルを決定し、該マスターデバイスは、上記メモリに代えて、各マスターデバイスが短いサイクルでメモリにアクセスできる回路を介してデータ転送を行う、ことを特徴とするものである。
【００１０】
また、本発明の請求項３にかかるデータ転送装置は、プロセッサや処理ユニットなどからなり互いにデータバス幅が異なる第１，第２のマスターデバイスからのメモリアドレスおよびリクエストに応じて第１のメモリにアクセス可能なマスターデバイスを判定する第１の調停回路と、マスターデバイス側が上記メモリの全ビットを参照できないノーマルモードと、上記メモリのテストを行うテストモードとで、上記マスターデバイス側から上記メモリに転送するデータ中の有効データ長を変更するデータ制御回路と、を備えた、ことを特徴とするものである。
【００１１】
また、本発明の請求項４にかかるデータ転送装置は、請求項３記載のデータ転送装置において、上記第１，第２の少なくとも一方を含む複数のマスターデバイスからのリクエストに応じて第２のメモリにアクセス可能なマスターデバイスを、優先順位に応じて判定する第２の調停回路と、上記第２のメモリの内容を上記第１のメモリに移動し、該第１のメモリに対し、テストモードでの上記第１，第２のマスターデバイスからのデータ転送を可能にするよう上記第１の調停回路およびデータ制御回路を制御するシステムコントロール部と、を備えた、ことを特徴とするものである。
【００１２】
また、本発明の請求項５にかかるデータ転送装置は、装置外部と内部との間でデータを入出力する入出力部と、入力されたデータをフィルタするフィルタ部とを内部マスターデバイスとして備え、入力されたデータをデコードするデコード部と、上記フィルタ部とを内部プロセッサとして備えるとともに、データを記憶する第１のメモリと、上記内部マスターデバイスによる上記メモリに対するインターフェースを行うインターフェース部と、  を備えたＡＶデコーダであって、上記インターフェース部は、複数の上記内部マスターデバイスの各々が、内部プロセッサのパフォーマンスを落とさないよう、最短サイクルでメモリにアクセスできるようにする、ことを特徴とするものである。
【００１３】
また、本発明の請求項６にかかるデータ転送装置は、請求項５記載のデータ転送装置において、上記インターフェース部は、内部マスターデバイスからのメモリアドレスおよびリクエストに応じて上記第１のメモリにアクセス可能なマスターデバイスを判定する第１の調停回路と、マスターデバイス側が上記メモリの全ビットを参照できないノーマルモードと、上記メモリのテストを行うテストモードとで、上記マスターデバイス側から上記メモリに転送するデータ中の有効データ長を変更するデータ制御回路と、上記第２のメモリに対する複数のマスターデバイスからのリクエストに応じて、第２のメモリにアクセス可能なマスターデバイスを優先順位に応じて判定する第２の調停回路とを有するものであり、上記第２のメモリの内容を上記第１のメモリに移動し、該第１のメモリに対し、テストモードでの上記内部マスターデバイスからのデータ転送を可能にするよう上記第１の調停回路およびデータ制御回路を制御するＩＯ制御部を備えた、ことを特徴とするものである。
【発明の効果】
【００１４】
本発明の請求項１にかかるデータ転送方法によれば、ノーマルモードのデータ転送を行うときと同様な動作を行うとともに、データの有効データを組み替えるので、テストモードの際にメモリの全ビットをマスターデバイスから参照することができ、メモリテストが可能になり、回路規模の削減を行うことができる。
【００１５】
また、本発明の請求項２にかかるデータ転送方法によれば、優先順位を付加して調停を行う調停回路に接続されたメモリに対しマスターデバイスがデータ転送を行う際に、このメモリに代えて最短サイクルでアクセスできる回路を介してデータ転送を行うようにしたので、全てのマスターデバイスのアクセスサイクルを削減することができる。
【００１６】
また、本発明の請求項３にかかるデータ転送装置によれば、データバス幅が異なるマスターデバイスの第１のメモリに対するアクセス権を判定し、ノーマルモードとテストモードとでマスターデバイス側からメモリに転送するデータ中の有効長を変更するので、テストモードの際にメモリの全ビットをマスターデバイスから参照することができる。
【００１７】
また、本発明の請求項４にかかるデータ転送装置によれば、優先順位を付加して調停を行なう調停回路に接続されたメモリにあるデータを、最短サイクルでアクセスできるメモリに格納するようにしたので、全てのマスターデバイスのウエイトサイクルの削減を行うことができ、パフォーマンスの向上につなげることができる。
【００１８】
また、本発明の請求項５にかかるデータ転送装置によれば、ＡＶデコーダのインターフェース部が、内部マスターデバイスの各々が内部プロセッサのパフォーマンスを落とすことなくメモリにアクセスできるようにしたので、最短サイクルでメモリにアクセスすることができる。
【００１９】
また、本発明の請求項６にかかるデータ転送装置によれば、インターフェース部は、優先順位を伴ってアクセス権が判定される第２のメモリの内容を、優先順位を伴うことなくアクセス権が判定される第１のメモリに移し、この第１のメモリに対しテストモードでのマスターデバイスからのデータの転送を可能にするので、優先順位を伴ってアクセス権の判定を行うことによる判定動作の負荷を解消でき、全てのマスターデバイスのウエイトサイクルの削減を行うことができ、パフォーマンスの向上につなげることができる。
【００２０】
このように、本発明にかかるデータ転送方法、およびデータ転送装置によれば、回路削減のためメインメモリを１つにしたことでバンド幅が厳しくなったＡＶデコーダ等の内部において、複数のマスターデバイスがメモリにアクセスする際に、データ転送モードを切替え、メモリに対するアクセス調停を行なうようにしたので、ノーマルモードのデータ転送と同様な動作を行うとともに、メモリに対するデータ転送方法を変更することにより、メモリの全ビットのテストを行うことができる。
【００２１】
また、データ制御回路を設けたので、メモリとこれにアクセス可能なマスターデバイスとのデータバス幅が異なる場合でもそのアクセスが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は本実施の形態１（請求項１，３に対応）によるデータ転送方法を実行するデータ転送装置におけるデータ制御装置、およびその周辺部を示す平面図である。
【００２３】
図１において、データ制御装置１００は、互いにデータバス幅が異なる第１，第２のマスターデバイスからのメモリアドレスおよびリクエストに応じて第１のメモリにアクセス可能なマスターデバイスを判定する調停回路（第１の調停回路）１００ｂと、マスターデバイス側が上記メモリの全ビットを参照できないノーマルモードと、上記メモリのテストを行うテストモードとで、上記マスターデバイス側から上記メモリに転送するデータ中の有効データ長を変更するデータ制御回路１００ａとから構成されている。
【００２４】
このデータ制御回路１００ａは、リード・ライトデータ共有バッファ１０４を有し、メモリ１０３とこのメモリ１０３にアクセス可能なマスターデバイスとのデータバス幅が相異なる場合にデータの整合をとる。また調停回路１００ｂは、データの転送モードの切り替えを行うモード切替制御部１０６，およびマスターデバイスに付されたアドレスに応じて上記メモリにアクセス可能なマスターデバイスを選択するアドレス判定部１０５を有し、複数のマスターデバイスのいずれか１つが上記メモリに対するアクセスサイクルに該当する場合、他のマスターデバイスに対しビジー信号を送信し、上記複数のマスターデバイスのいずれか１つがウエイトサイクルに該当する場合、他のマスターデバイスに対するビジー信号を解除する。
【００２５】
プロセッサや処理ユニットなどからなる第１，第２のマスターデバイスとしてのマスター１（１０１），マスター２(１０２)はそれぞれメモリ１０３のアドレスおよび記憶すべきデータを発生する。
【００２６】
マスター１（１０１）は、データ制御装置１００とバス幅ｎビットのデータバス（ｎは１以上の整数）によって接続されており、メモリ１０３にアクセスする時は、データ制御装置１００に対しアドレスをインクリメントしながら、データｎとともに渡す。
【００２７】
マスター２(１０２)は、データ制御装置１００とバス幅（ｎ＋α）×２ビットのデータバス（αは１以上の整数）によって接続されており、メモリ１０３にアクセスする時は、データ制御装置１００にランダムなアドレスと、｛(ｎ＋α）×２｝ビットのデータを渡す。
【００２８】
メモリ１０３は、データ制御装置１００とバス幅(ｎ＋α）×２ビットのデータバスで接続されている。
なお、このデータ転送装置は同一の半導体装置内に構成されたものであってもよい。
【００２９】
以上のように構成されたデータ転送装置について、以下にその動作を示す。例として、ｎ＝３２，α＝４の場合を示す。まず、ノーマルモードについて示す。
【００３０】
ライトモードの場合はアドレスが奇数のマスター１（１０１）がアクセス権を獲得する。マスター１（１０１）が、メモリ１０３にデータを書き込みに行くとき、そのアドレスが偶数サイクルの時には、マスター１（１０１）はメモリ１０３のアクセス権を有さないため、リード・ライトデータ共有バッファ１０４に一旦３２ビットデータが蓄えられる。
【００３１】
次の奇数サイクルの時にマスター１（１０１）がアクセス権を獲得し、このときマスター１（１０１）から送られてくる３２ビットのデータと、リード・ライトデータ共有バッファ１０４に蓄えられている３２ビットと、マスター１（１０１）の内部で発生した処理ビット８ビット（＝２α）とを付加し、合わせて７２ビットを、同時にメモリ１０３に、図４の左半分に図示したように書き込みに行く。
【００３２】
即ち、図２に示すように、ｔ０サイクルではマスター１（１０１）が偶数アドレスを発生するため、メモリ１０３にアクセスできず、かつこの時ランダムなアドレスを発生するマスター２（１０２）がリクエストを行っているので、アドレス判定部１０５はメモリ１０３にアクセスするマスターとして、マスター２(１０２)を選択する。
【００３３】
ｔ１サイクルでは、マスター１（１０１）が奇数アドレスを発生し、マスター２（１０２）がリクエストを発していないため、アドレス判定部１０５はマスター１（１０１）を選択する。
【００３４】
ｔ２サイクルでは、マスター１（１０１）が偶数アドレスを発生し、マスター２（１０２）がリクエストを発していないため、アドレス判定部１０５はマスターの選択を行わない。
【００３５】
ｔ３サイクルで、マスター２(１０２)のアクセス要求があると、マスター２(１０２)はマスター１（１０１）を選択するが、この時、マスター１（１０１）にアクセス権があるので、データ制御装置１００はマスター２(１０２)に対してビジー信号を送り、次のｔ４サイクルで、マスター２(１０２）はメモリ１０３にアクセスする。
【００３６】
これに対し、リードモードの場合は、そのアドレスが偶数のマスター１（１０１）がアクセス権を獲得する。即ち、マスター１（１０１）のアドレスが偶数の時にメモリ１０３にアクセスしに行き、次の奇数サイクルの時に７２ビットデータがメモリ１０３から出力されて、そのうち３６ビットから処理ビット４ビットを除去した３２ビットのデータが同じサイクルのうちにマスター１（１０１）に送られ、残りの３６ビットから処理ビット４ビットを除去した３２ビットのデータが、リード・ライトデータ共有バッファ１０４に蓄えられる。
【００３７】
次の偶数アドレスのサイクルで、リード・ライトデータ共有バッファ１０４に蓄えられていた３２ビットデータがマスター１（１０１）に送られる。
【００３８】
このように、ノーマルモードのデータ転送のままでは、メモリ１０３の書き込み時に処理ビット２α（図４中の黒塗りの部分）がマスター１（１０１）により自動的に付加され、読み出し時に自動的に除去されてしまうため、メモリ１０３空間上の黒塗りの部分は外部であるマスター１（１０１）の前段からは参照することができず、メモリ１０３の全ビットを読み出すことができない。
【００３９】
即ち、ノーマルモードではメモリに書き込まれる７２ビット（＝２×（３２＋４））のメモリバス幅中の８ビット（＝２α）に相当する部分が外部から参照できないことになる。
【００４０】
一方、マスター２(１０２)は、プロセッサなどチップの外部とのデータの読み書きができないマスターデバイスを想定しているので、マスター２(１０２)側からはメモリテストを行うことができない。またこのとき、図３に示すリードモードのように、マスター２(１０２)からメモリ１０３にアクセス要求があっても、リードモードではマスター１（１０１）は偶数アドレスでアクセス権を獲得するので、ｔ１サイクルではマスター１（１０１）がメモリ１０３にアクセスできず、アドレス判定部１０５はメモリ１０３にアクセスするマスターとしてマスター２(１０２)を選択する。
【００４１】
その後、ｔ４サイクルでマスター２(１０２)のアクセス要求があると、アドレス判定部１０５はマスター１（１０１）を選択し、マスター２(１０２)に対してビジー信号を送り、次のｔ５サイクルでマスター２(１０２)はメモリ１０３にアクセスする。
【００４２】
次に、テストモードでのデータ転送について示す。このテストモードでは、ノーマルモードにおける、外部からメモリ１０３全体を参照できない問題を解決できる。
【００４３】
マスター１（１０１）がメモリ１０３にデータを書き込むとき、ウエイトおよびアクセスのサイクルはノーマルモードと同様に、アクセスアドレスによってデータ制御装置１００が制御する。２サイクルに１回、一括でデータを書き込みに行くときには、ノーマルモードのデータ転送とは異なり、メモリの全領域を、上位ビット・下位ビットに２分割して同時にアクセスする。その際、図４の右半分に図示したように、ノーマルモードの半分のメモリ領域、即ち、メモリのバス幅である７２ビットの半分の３６ビットに対し、制御ビットを除く１８ビットだけを有効にし、奇数サイクルおよび偶数サイクルの２サイクル（１８ビット×２＝３６ビット）で、アクセスする。そしてこれを上位ビット・下位ビットのそれぞれのメモリ領域に関して並行して行うことで、アクセスできない領域を生じることなく７２ビットのメモリ領域にアクセス可能となる。
【００４４】
実際には、１サイクルのデータ（ｎビット）は３２ビットであるので、マスター１（１０１）は、１サイクルのデータ３２ビットのうち１８ビットがメモリ上で有効なデータになるように、あらかじめ設定しておく。
【００４５】
このように、テストモードのデータ転送のときは、メモリに対するアクセスアドレスを１ビット増やして考えることで、メモリの全領域を、上位ビット・下位ビットに２分割してアクセスするようにする。マスター１（１０１）がメモリ１０３からデータを読み出す時も、同様な考えでメモリの領域を２分割して、ノーマルモードのデータの半分の３６ビットアクセスを行い、これを図４に示すように２回繰り返すことで、７２ビット全部の読み出しが可能となる。
【００４６】
また、テストモードのデータ転送動作において、マスター１（１０１）がアクセスサイクル時にデータ制御装置１００がマスター２(１０２)に対しビジー信号を送り、同一サイクルでマスター２(１０２)をウエイトさせ、マスター１（１０１）がウエイトサイクル時には、データ制御装置１００がマスター２(１０２)に対してのビジー信号を解除することで、マスター２(１０２)はマスター１（１０１）が行なうテストモードのデータ転送方法の影響を受けずに、マスター１（１０１）がノーマルモードのデータ転送を行なう時と同様にメモリのアクセスが可能になり、マスター１（１０１）およびマスター２(１０２)が、ともに最短サイクルでメモリ１０３にアクセスすることができる。モード切替制御部１０６のモード切替を行なうことで、マスター１（１０１）がノーマルモードおよびテストモードのデータ転送を行っても、マスター２(１０２)のマスターデバイスに影響を与えずにデータ転送を行うことができる。
【００４７】
このように、本実施の形態１によるデータ転送方法によれば、プロセッサや処理ユニットなどの複数のマスターデバイスが、競合しながらアクセスするメモリに対するテストを行なうためのデータ転送方法であって、上記マスターデバイスは、上記メモリのテストを行う際、該メモリの全ビットを参照することができないノーマルモードのデータ転送を行うときの動作を行うとともに、該マスターデバイスは、データの有効データを組み替えるテストモード用のデータ転送を行って、前記メモリの全ビットのテストを行うようにしたので、ノーマルモードのデータ転送と同様な回路動作で、メモリの全ビットを外部のマスターデバイスから参照することができる。これにより、図１中破線で示したようなメモリテスト回路を設けることなくメモリテストが可能になり、回路規模の削減を行うことができる効果が得られる。
【００４８】
また、本実施の形態１によるデータ転送装置によれば、テストモードにおいて一方のマスターデバイスがメモリに対するアクセスサイクルに該当する場合、他方のマスターデバイスに対しビジー信号を発生し、一方のマスターデバイスがウエイトサイクルに該当する場合、他のマスターデバイスに対するビジー信号を解除するようにしたので、他方のマスターデバイスは一方のマスターデバイスが行うテストモードのデータ転送を行う時と同様にメモリのアクセスが可能となり、一方のマスターデバイスおよび他方のマスターデバイスのいずれもが、最短サイクルでメモリにアクセスが可能となる効果が得られる。
【００４９】
また、上記の構成によって、メモリとこれにアクセス可能なマスターデバイスのデータバス幅が異なる場合であってもメモリをテストすることができ、しかもそのテストを、全てのマスターデバイスが最短サイクルでメモリにアクセスすることで行うことができ、専用のメモリテスト回路が不要となって、回路規模の削減を行うことができる。
【００５０】
なお、テストモードのデータ転送を、ノーマルモードにおいてもアドレス中のデータ転送切替ビット（モード切替部１０６が使用するビット）を切り替えることで利用でき、これにより、メモリのアクセス競合を緩和し、各マスターデバイスのパフォーマンスを向上させることが可能となる。
【００５１】
（実施の形態２）
図５は、本発明の実施の形態２（請求項２，４に対応）によるデータ転送方法を実行するデータ転送装置を示す。本実施の形態２によるデータ転送装置は、図１の実施の形態１の構成に、優先順位を持つ調停回路に接続されたメモリを加えた構成を有するものである。
【００５２】
図５において、２００，２０１はメモリ２０３にアクセスするマスターデバイス３，４、２０２はマスターデバイス２（１０２），３（２００），４（２０１）からのリクエストに応じてメモリ２０３のアクセスを、優先順位に応じて調停する調停回路（第２の調停回路）、２０３はメモリ（第２のメモリ）、１５０はメモリ２０３の内容をメモリ１０３に移動し、メモリ１０３に対し、テストモードでのマスターデバイス１（１０１），２（１０２）からのデータ転送を可能にするシステムコントローラ（システムコントロール部）である。ここで、各マスターデバイス１（１０１），マスターデバイス２（１０２），マスターデバイス３（２００），マスターデバイス４（２０１），調停回路２０２，およびメモリ２０３のバス幅はそれぞれｎビットであるとする。
【００５３】
調停回路２０２は、マスターデバイス２(１０２)，マスターデバイス３（２００），マスターデバイス４（２０１）からメモリ２０３にアクセス要求があると、あらかじめ設定しておいた優先順位によりメモリ２０３のアクセスの順番を決め、優先順位が高いマスターデバイスに、メモリ２０３に対するアクセスの権利を渡し、その他のマスターデバイスをウエイトさせる。したがって優先順位が低いマスターデバイスは、優先順位が高いマスターデバイスのメモリ２０３へのメモリアクセスが終了するまでウエイトしていて、パフォーマンスが低下した状態になっている。
【００５４】
しかしながら、本実施の形態２では、マスター２(１０２)がメモリ２０３にアクセスするデータを、例えばシステムコントローラ１５０の制御によりあらかじめメモリ１０３に配置し直しておくことで、実施の形態１に示したように、マスター１（１０１）とマスター２（１０２）とが同一サイクルでいずれか一方がアクセスサイクルとなり、他方がビジーとなるように動作するので、マスター２(１０２)はメモリ２０３にアクセス要求した時ように、長いサイクルウエイトをすることなく、最短サイクルでメモリ１０３上のデータにアクセスでき、マスターデバイスのパフォーマンスの向上につなげることができる。
【００５５】
これとともに、マスターデバイス３（２００）、４（２０１）のパフォーマンスも向上し、回路全体のメモリインターフェイスのバンド幅の緩和を達成することができる。
【００５６】
このような本実施の形態２においては、プロセッサや処理ユニットなどの複数のマスターデバイス２００，２０１，１０２が、優先順位を持ちながらアクセスするメモリ２０３に対するテストを行うためのデータ転送において、上記各マスターデバイスが発行するアクセスアドレスが奇数値か偶数値かにより、アクセスサイクルあるいはウエイトサイクルを決定し、上記メモリ２０３に代えて、各マスターデバイスが短いサイクルでメモリにアクセスできるデータ制御装置１００に接続したメモリ１０３のテストを行うようにした。したがって、このように、優先順位を付加して調停を行なう調停回路に接続されたメモリにあるデータを、最短サイクルでアクセスできるメモリに格納しておくことにより、全てのマスターデバイスのウエイトサイクルの削減を行うことができ、マスターデバイスのパフォーマンスの向上を達成することができる。
【００５７】
（実施の形態３）
図６は本発明の実施の形態３（請求項５，６に対応）によるＡＶデコーダを示す。このＡＶデコーダは内部に実施の形態２に示されたデータ転送装置に相当する構成を有するものである。
【００５８】
図６において、図５と同一符号は同一または相当する部分を示す。３００は入力されたデータをデコードする、内部プロセッサとしてのデコード処理部（デコード部）、３０２は入力されたデータをフィルタする、内部プロセッサおよび内部マスターとしてのフィルタ処理部（フィルタ部）、３０３はメインメモリである。また、１００はデータ制御装置、１０１はＡＶデコーダ外部のメインメモリ３０３とＡＶデコーダ内部との間でデータのやりとりを行うマスター１（１０１）（入出力部）である。さらに４００はインターフェース部であり、図１と同様の構成を持つデータ制御装置１００および図２と同様の構成を持つ調停回路２０２を有し、内部マスターデバイスによるメモリ１０３に対するインターフェースを行うことにより、内部プロセッサのパフォーマンスを落とさないよう、最短サイクルでメモリ１０３にアクセスできるようにする。３０１はデータを入出力するＩＯ制御部であり、メモリ２０３の内容をメモリ１０３に移すとともに、メモリ１０３に対しテストモードでのマスター１（１０１）およびフィルタ処理部３０２からのデータ転送を可能にするようデータ制御装置１００内の調停回路１００ｂおよびデータ制御回路１００ａを制御する。５００はＡＶデコーダであり、内部マスターデバイスとしてのマスター１（１０１）、フィルタ処理部３０２，メモリ１０３，メモリ２０３，デコード処理部３００，インターフェース部４００を有する。
【００５９】
このＡＶデコーダは入力された映像音声データストリームをデコードし映像出力および音声出力を得るもので、ストリーム入力は、ＩＯ制御部３０１，マスター１（１０１）を介してメインメモリ３０３に一旦格納され、マスター１（１０１）を介してデコード処理部３００によりデコードされ、そのデコード結果としての映像データおよび音声データがメインメモリ３０３に戻される。デコード結果の中の映像データは、マスター１（１０１），データ制御装置１００を介してメモリ１０３にいったん格納され、データ制御装置１００を介してフィルタ処理部３０２に入力され、画像のちらつき除去や解像度の増大等が行われ、そのフィルタ処理結果がメインメモリデータ制御装置１００，マスター１（１０１）を介してメインメモリ３０３に格納される。その後、メインメモリ３０３に格納されているデコード出力はマスター１（１０１），ＩＯ制御部３０１を介して映像出力および音声出力として外部に出力される。なお、メモリ２０３はフィルタ処理部３０２のパラメータを記憶している
【００６０】
ところで、このようなＡＶデコーダは、チップ選別時にメモリ２０３の書き込み読み出しテストを迅速に行う必要があるが、その際、本ＡＶデコーダに内蔵された、実施の形態２のデータ転送装置に相当する回路がこれを行う。
【００６１】
即ち、図６におけるメモリ２０３，調停回路２０２，デコード処理部３００，フィルタ処理部３０２，ＩＯ制御部３０１はそれぞれ図５のメモリ２０３，調停回路２０２，マスター３（２００），マスター４（２０１），マスター２（１０２）にそれぞれ相当し、図６のメモリ２０３にはデコード処理部３００，フィルタ処理部３０２等のパラメータが格納されているとする。
【００６２】
このパラメータを実施の形態２で説明したように予めメモリ１０３に移動することで、マスターデバイスのウエイトサイクルを少なくし、マスターデバイスのパフォーマンスを向上させることが可能となる。即ち、メモリ２０３にアクセスしようとすれば、デコード処理部３００，フィルタ処理部３０２，ＩＯ制御部３０１の３つのマスターデバイスに対し優先順位を伴った調停を行う必要があり、優先順位の低いマスターデバイスは優先順位の高いマスターデバイスのメモリアクセスが終了するまでアクセス権を受け取れず、パフォーマンスが低下した状態となる。しかしながら、その内容をメモリ１０３に移動しておけば、実施の形態２で説明したように、マスター１（１０１）およびフィルタ処理部３０２が最短サイクルでメモリ１０３にアクセスでき、メモリへのアクセスを迅速に行うことができる。なお、このメモリ２０３の内容をメモリ１０３に移動するには、例えば、ＩＯ制御部３０１の制御により、メモリ２０３→調停回路２０２→ＩＯ制御部３０１マスター１（１０１）→データ制御装置１００→メモリ１０３、のルートでデータを移動すればよい。
【００６３】
また、テストモードでメモリ１０３の全領域を上位ビット・下位ビットに分割し、１サイクルのデータのうちの有効なデータの長さを通常モードとは異なるものとすることで、専用のメモリテスト回路による回路規模の増加を招くことなくメモリのテストが可能となる。
【００６４】
このように、本実施の形態３によるＡＶデコーダによれば、回路削減のためメインメモリ３０３を１つにしたことでバンド幅が厳しくなったＡＶデコーダの内部において、データ制御装置１００が調停を行うことで、データを支障なく転送しているが、優先順位を有するマスターデバイスによりアクセスされるメモリのデータを、そのデータ制御装置に接続されたメモリに移動することで、メモリの全ビットのテストを迅速に行うことができる。このため、そのチップ選別時のテストを速やかに行うことができ、専用のメモリテスト回路が不要となるため面積の増大を招くことなくそのテストを実行できる。
【００６５】
なお、上記実施の形態２，３によるデータ転送装置も、実施の形態１と同様、同一の半導体装置内に構成されたものであってもよい。
【産業上の利用可能性】
【００６６】
以上のように、この発明にかかるデータ転送方法およびデータ転送装置は、特に半導体装置内で、複数のマスターデバイスがメモリにアクセスを競合する状態で、ノーマルモードのデータ転送と同様な回路動作を行い、その際、メモリに対する有効データの長さを変更することで、メモリの全ビットのテストサイクルおよびウエイトサイクルを短くでき、マスターデバイスのパフォーマンスを向上することを可能とするものであり、半導体装置内でのデータ転送に用いて好適である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１によるデータ転送装置のブロック図である。
【図２】データ制御装置１０１がメモリ１０３にライトアクセスする時の、メモリアクセスタイミングチャートを示す図である。
【図３】データ制御装置１０１がメモリ１０３にリードアクセスする時の、メモリアクセスタイミングチャートを示す図である。
【図４】ノーマルモードおよびテストモード時のデータ転送方法を説明する図である。
【図５】優先順位を持つ調停回路に接続されたメモリのデータ転送方法と、最短サイクルでアクセスできるメモリにデータを置き換えた時のデータ転送の効果を説明する図である。
【図６】本発明の実施の形態３によるデータ転送装置を搭載したＡＶデコーダの概要図と、メインメモリを示す図である。
【符号の説明】
【００６８】
１００    データ制御装置
１０１    マスター１
１０２    マスター２
１０３    メモリ
１０４    リード・ライトデータ共有バッファ
１０５    アドレス判定部
１０６    モード切替部
１５０    システムコントローラ
２００    マスター３
２０１    マスター４
２０２    優先順位を持つ調停回路
２０３    メモリ
３００    デコード処理部
３０２    フィルタ処理部
４００    インターフェース部
５００    ＡＶデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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