(57)【要約】【課題】  微細化に伴う隣接するフューズの誤溶断を防止し、信頼性、歩留りを向上することが可能な半導体装置及びその製造方法を提供する。【解決手段】  半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜の所定領域に、所定間隔で配置された複数のフューズと、複数の前記フューズ上及び前記第１絶縁膜上に形成された第２絶縁膜と、各前記フューズの少なくとも一部を含む領域上に、夫々前記第２絶縁膜の所定位置に到達する開口部を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜の所定領域に、所定間隔で配置された複数のフューズと、
複数の前記フューズ上及び前記第１絶縁膜上に形成された第２絶縁膜と、
各前記フューズの少なくとも一部を含む領域上に、夫々前記第２絶縁膜の所定位置に到達する開口部を備えることを特徴とする半導体装置。
【請求項２】
前記開口部の開口幅は、フューズ幅以上で、フューズピッチより小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フューズは、Ｃｕ又はＡｌを含むメタル配線材料を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の所定領域に、複数のフューズを所定間隔で形成する工程と、
複数の前記フューズ上及び前記第１絶縁膜上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜の少なくとも各前記フューズの一部を含む領域上に、夫々前記第２絶縁膜の所定位置に到達する開口部を設けることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体メモリ等、フューズを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体メモリ製品、或いはメモリを搭載したロジック製品において、不良回路を救済するための冗長回路が搭載されており、フューズを溶断することにより、回路の置換えが行われている。また、ＬＣＤドライバー等アナログ製品においては、定電圧出力を得るために微小電圧を調整するトリミング回路が内蔵されており、フューズを溶断することにより、回路調整が行われている。
【０００３】
このようなフューズを溶断するための手法として、レーザ装置によりビームを照射する手法が用いられている。この場合、例えば図６の上面図、図７の断面図が示すように、複数のフューズ１３が、半導体回路を構成する配線層（図示せず）と同様に素子領域Ｓｉ基板１１上の層間絶縁膜１２中に形成され、層間絶縁膜１４に複数のフューズ上にわたる開口部１５（Ｆｕｓｅ  Ｗｉｎｄｏｗ）が設けられている。そして、図８（ａ）の断面図、（ｂ）の上面図が示すように、レーザビーム１６を照射すると、フューズがレーザエネルギーを吸収し、図９（ａ）の断面図、（ｂ）の上面図が示すように、フューズメタルが溶解、気化して開口部より蒸発し、フューズが溶断される（フューズ溶断部１３’）。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体の微細化、チップサイズの縮小が図られる中で、このようなフューズにおいても、狭ピッチ化が要求されている。しかしながら、レーザビームを照射する際のビームスポット径には限界がある。
【０００５】
さらに、半導体素子の高速化に伴い、従来のＡｌに替ってＣｕ配線が導入されているが、Ｃｕ配線のレーザ溶断には、より高いエネルギーを必要とする。そして、さらなる高速化のため、配線層の厚膜化が要求されており、フューズ溶断に必要なレーザビームの照射エネルギーは増大する傾向にある。
【０００６】
しかしながら、狭ピッチのフューズに、大きなエネルギーのレーザビームを照射すると、図１０に示すように、被溶断フューズ１３ａに隣接するフューズ１３ｂにレーザエネルギーが拡散し、クラック１７が生じる等、信頼性に影響するだけでなく、図１１に示すように、隣接するフューズの誤溶断を生じ、半導体メモリにおける不良回路の置替え、アナログ製品における電圧調整ができなくなることにより、歩留りが低下する、という問題が発生する。
【０００７】
そこで、本発明は、従来の問題を取り除き、微細化に伴う隣接するフューズの誤溶断を防止し、信頼性、歩留りを向上することが可能な半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜の所定領域に、所定間隔で配置された複数のフューズと、複数の前記フューズ上及び前記第１絶縁膜上に形成された第２絶縁膜と、各前記フューズの少なくとも一部を含む領域上に、夫々前記第２絶縁膜の所定位置に到達する開口部を備えることを特徴とする半導体装置が提供される。
【０００９】
また、本発明の一態様によれば、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜の所定領域に、複数のフューズを所定間隔で形成する工程と、複数の前記フューズ上及び前記第１絶縁膜上に、第２絶縁膜を形成する工程と、前記第２絶縁膜の少なくとも各前記フューズの一部を含む領域上に、夫々前記第２絶縁膜の所定位置に到達する開口部を設けることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の一態様によれば、微細化に伴う隣接するフューズの誤溶断を防止し、信頼性、歩留りを向上することが可能な半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下本発明の実施形態について、図を参照して説明する。
【００１２】
図１に、本発明の１実施形態における半導体装置のフューズ部の断面図を、図２にその上面図を示す。図に示すように、素子領域の形成されたＳｉ基板１上に、層間絶縁膜２及び所定間隔に配置された複数のＣｕフューズ３が形成されており、さらにその上層にＳｉＮ、ＴＥＯＳからなる絶縁膜４が形成されている。各Ｃｕフューズ３上の絶縁膜４には、フューズ上の絶縁膜厚がフューズブロー制御可能な膜厚となるように、夫々開口部５が形成されている。
【００１３】
このような半導体装置のフューズ部は以下のように形成される。先ず、図３に示すように、Ｓｉ基板１上に形成された層間絶縁膜２に、フューズの形成される複数の溝を、例えば幅：０．９μｍ、深さ：１．４μｍ、ピッチ：２．４μｍ程度となるように、通常のＰＥＰ（Ｐｈｏｔｏ  Ｅｔｃｈｉｎｇ  Ｐｒｏｃｅｓｓ）により形成し、バリアメタル層等を形成した後、メッキ法によりＣｕ膜を堆積する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、溝以外の部分に堆積されたメタル層を除去し、Ｃｕフューズ３を形成する。
【００１４】
次いで、図4に示すように、絶縁膜４として例えばＳｉＮ膜４ａ（７０ｎｍ）／ＴＥＯＳ膜４ｂ（６００ｎｍ）／ＳｉＮ膜４ｃ（７０ｎｍ）／ＴＥＯＳ膜４ｄ（３００ｎｍ）／ＳｉＮ膜４ｅ（６００ｎｍ）堆積した後、通常のＰＥＰにより、フューズ３上に、フューズ３上の絶縁膜４の膜厚が２００〜３００ｎｍとなるように、例えば幅１〜１．５μｍの開口部５を形成し、図１、２に示すようなフューズ部を形成する。
【００１５】
このようにして形成された半導体装置において、隣接するフューズ３間の絶縁膜４を厚くすることにより、被溶断フューズに隣接するフューズへの、例えばビームスポット径２．３μｍΦで照射されたレーザエネルギー拡散を抑制することができ、クラックの発生や、誤溶断を防止し、信頼性、歩留りを向上することが可能となる。
【００１６】
本実施形態において、各フューズ全体に開口部を形成したが、一部でも各フューズの幅方向が開口されていれば良く、長さ方向は必ずしも全部が開口されていなくても良い。また、開口形状は特に限定されるものではないが、開口部の底部の幅は、良好な溶断状態を得るためにフューズ幅以上で、また開口部が連続しないためにはフューズピッチより小さくする必要がある。例えば、図５に示すように、その一部に（例えば１μｍΦの）ホール状に開口部５’を形成しても良く、よりレーザエネルギー拡散を抑制することが可能となる。
【００１７】
また、開口部以外の領域の絶縁膜は、レーザエネルギー拡散の抑制を考慮すると厚い方が好ましいが、例えば、開口部深さが少なくとも２００〜３００ｎｍ程度であれば効果が得られる。
【００１８】
従って、このような開口部は、形成のための加工時間、制御能力等を考慮するとともに、配線パッド、パシベーション膜等の形成プロセスに応じて適宜形成することができる。
【００１９】
また、このような開口部は、フューズ溶断に必要なレーザビームの照射エネルギーの高いＣｕフューズにおいて特に有効であるが、必ずしもＣｕフューズに限定されるものではなく、従来のＡｌフューズ等、Ｃｕ以外のメタル配線材料を用いたフューズにおいても、同様の効果を得ることができ、特に更なる微細化を図る上で有効である。
【００２０】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様における半導体装置のフューズ部の上面を示す図。
【図２】本発明の一態様における半導体装置のフューズ部の断面を示す図。
【図３】本発明の一態様における半導体装置のフューズ部の形成工程を示す図。
【図４】本発明の一態様における半導体装置のフューズ部の形成工程を示す図。
【図５】本発明の一態様における半導体装置のフューズ部の上面を示す図。
【図６】従来の半導体装置のフューズ部の上面を示す図。
【図７】従来の半導体装置のフューズ部の断面を示す図。
【図８】従来の半導体装置のフューズ部の溶断工程を示す図。
【図９】従来の半導体装置のフューズ部の溶断工程を示す図。
【図１０】従来の半導体装置のフューズ部における問題を示す図。
【図１１】従来の半導体装置のフューズ部における問題を示す図。
【符号の説明】
【００２２】
１、１１  Ｓｉ基板
２、１２  層間絶縁膜
３、１３  フューズ
１３’  フューズ溶断部
４、１４  絶縁膜
５、１５  開口部
１６  レーザビーム
１７  クラック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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