(57)【要約】【課題】  パターンを一定間隔で配列したとき、フォトリソ工程における光近接効果による素子寸法変動をなくし、集積回路レイアウト面積の縮小化を両立したフォトマスクを提供する。【解決手段】  フォトマスク上に互いに微少寸法補正した素子パターンを形成し、基板上に転写したパターン寸法の光近接効果特性曲線４０４、４０５、４０６と、目標設計仕上がり寸法４０２との交点のパターン間隔ａ〜ｅから集積回路レイアウト面積を最小にするような間隔を選択して採用し、フォトマスク上に集積回路パターンを形成する。こうすればゲート電極などを並べて配列しても光近接効果によるパターン変動はなくなり、小さい面積で回路レイアウトができる。【選択図】  図４
2005141104.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路をフォトリソグラフィにより製造する際に用いるフォトマスクであって、
所定の幅を有する素子構成要素を形成するために用い第１のパターン寸法を有する第１の素子パターンと、
前記素子構成要素を形成するために用い前記第１のパターン寸法と異なるパターン寸法をそれぞれ有する１または２以上の第２の素子パターンと
を有し、前記第１の素子パターンを用いて前記所定の幅を有する素子構成要素を形成することのできる１または２以上の素子構成要素の間隔と、前記第２の素子パターンを用いて前記所定の幅を有する素子構成要素を形成することのできる１または２以上の素子構成要素の間隔の内から、任意の素子構成要素の間隔を選択してマスクパターンとして用いることを特徴とするフォトマスク。
【請求項２】
前記任意の素子構成要素の間隔を前記半導体回路面積が最小になるように選択することを特徴とする請求項１記載のフォトマスク。
【請求項３】
前記第２の素子パターンのパターン寸法が、前記第１のパターン寸法に任意の長さを加えたパターン寸法と前記第１のパターン寸法に任意の長さを減じたパターン寸法とであることを特徴とする請求項１または請求項２のいずれかに記載のフォトマスク。
【請求項４】
前記素子構成要素がゲート電極であることを特徴とする請求項１または請求項２または請求項３のいずれかに記載のフォトマスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路素子パターン寸法の光近接効果を補正し、寸法精度向上と回路面積縮小を両立させるフォトマスクに関するものである。
【背景技術】
【０００２】
従来、半導体集積回路装置において、フォトリソグラフィにより形成される半導体素子パターンの寸法変動、特に、ＭＯＳトランジスタのゲート寸法は、トランジスタ自体の寸法が微細な場合はその特性に大きな影響を与える。このようなゲート電極の寸法は、光近接効果によりゲートが配列される間隔に依存するので、ゲート電極幅変動の低減のために、ある一つのゲートパターン間スペース（間隔）値を用いて回路内のゲートパターンをフォトマスク上に作成する方法が用いられてきた（例えば、特許文献１、２参照）。
【０００３】
以下、従来のフォトマスクについて図を用いて説明する。
図１（ａ）は、トランジスタゲートパターン１０２をコンタクトホールパターン１０３を挟んで配置した例を示したレイアウト図である。
【０００４】
この図ではトランジスタゲートパターン１０２とコンタクトホールパターン１０３を、規定された最小のスペースで配置し、トランジスタゲート間スペースの目標仕上がり寸法はゲート間スペース１０１で定義されている。
【０００５】
一方、図１（ｂ）は、マスク上一定に決められた寸法のゲートパターンから露光によりレジストパターンを形成し、ドライエッチングでゲート電極を形成した後のトランジスタゲートパターン１０２の仕上がり寸法の、ゲート電極パターン間スペース依存性を示したものである。図１（ｂ）に示すように、トランジスタゲート間スペースがパターンを半導体基板に転写したとき、設計寸法または目標寸法をゲート間スペース１０１と決められているとき、実際のトランジスタゲートパターン１０２の幅の仕上がり寸法は、パターン間スペース寸法の大小により変動する光近接効果およびドライエッチングにおけるパターン変換差のために、目標設計寸法１０４となるとは限らない。そのため主としてフォトマスク上のゲートパターンに対して通常、光近接効果補正を行う。
【０００６】
次に、光近接効果補正について、図２を用いて説明する。図２は光近接効果補正方法を説明する図である。
図の縦軸は、半導体基板上にゲート電極のレジストパターンを形成し、それをマスクとしてゲート電極膜をドライエッチングした仕上がり寸法であり、横軸はゲートパターン間スペースである。図において曲線１０５はフォトマスク上で一定に決められた幅を有するゲートパターンを半導体基板上に転写形成した時、ゲート仕上がり寸法のパターン間スペース依存性を示すものである。このフォトマスクを使用したときには、ゲート間スペース１０１を設定すると、主として光近接効果によって仕上がり目標寸法１０４よりも狭い幅にゲートが形成される。
【０００７】
そこで、光近接効果補正を行うには、このマスク上のパターンサイズに対して、＋δだけマスクサイズを変化させる。この光近接効果補正を用いて図１（ａ）のゲートパターン１０２の仕上がり寸法である目標設計寸法１０４となるようにマスク上のパターンサイズを設定する。曲線１０６は、光近接補正後のフォトマスクを用いたときの、半導体基板上仕上がり寸法のパターン間隔（基板上）依存性を示すものである。そして、半導体集積回路装置を構成するトランジスタゲートパターンの全てをこのゲート間スペース１０１で作成して、ゲート電極の寸法変動の低減を行う。
【特許文献１】特開平１０‐２００１０９号公報
【特許文献２】特開平１０‐２７７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のように単一のスペースを用いて半導体集積回路装置のゲート電極を作成すると、回路面積が大きくなるという問題点が存在した。
例えば、図３（ａ）は集積回路の特定の領域に形成されたトランジスタレイアウトパターンを示す図に示すように、半導体基板の活性領域３０１上にＭＯＳトランジスタゲートパターン１０２とコンタクトホールパターン１０３が形成されており、それを囲む分離領域３０２と分離領域３０２上にゲート配線パターン３０３が構成されるとする。
【０００９】
このような場合、ゲート間スペースが図１の１０１となるときに光近接効果のない正しいゲートパターン幅を形成できるとすると、図３（ａ）のレイアウトにおいてはゲートパターン間スペース３０４がその配置ルール上、図１のトランジスタゲート間スペース１０１よりも大きくなっているので、スペース１０１のみを用いて回路内の素子を構成しようとすると、図３（ｂ）に示すように、ダミーゲートパターン３０６をゲート間スペース１０１の間隔を持って、ゲート電極１０２に隣接して配置しなければならない。そして、ダミーパターン３０６とゲート配線パターン３０３は少なくとも互いにショートしない最小間隔３０７をおいて配置しなければならない。この結果、トランジスタゲートパターン１０２の光近接効果による寸法変動はなくなるが、ゲートパターン間スペース３０４は図３（ａ）よりも大きくなり、素子面積が大きくなってしまう。
【００１０】
本発明は、上記従来の光近接効果補正に伴う欠点を解決し、素子面積を縮小できる光近接効果補正をしたパターンを有するフォトマスクを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために本発明の請求項１記載のフォトマスクは、半導体回路をフォトリソグラフィにより製造する際に用いるフォトマスクであって、所定の幅を有する素子構成要素を形成するために用い第１のパターン寸法を有する第１の素子パターンと、前記素子構成要素を形成するために用い前記第１のパターン寸法と異なるパターン寸法をそれぞれ有する１または２以上の第２の素子パターンとを有し、前記第１の素子パターンを用いて前記所定の幅を有する素子構成要素を形成することのできる１または２以上の素子構成要素の間隔と、前記第２の素子パターンを用いて前記所定の幅を有する素子構成要素を形成することのできる１または２以上の素子構成要素の間隔の内から、任意の素子構成要素の間隔を選択してマスクパターンとして用いることを特徴とする。
【００１２】
請求項２記載のフォトマスクは、請求項１記載のフォトマスクにおいて、前記任意の素子構成要素の間隔を前記半導体回路面積が最小になるように選択することを特徴とする。
請求項３記載のフォトマスクは、請求項１または請求項２のいずれかに記載のフォトマスクにおいて、前記第２の素子パターンのパターン寸法が、前記第１のパターン寸法に任意の長さを加えたパターン寸法と前記第１のパターン寸法に任意の長さを減じたパターン寸法とであることを特徴とする。
請求項４記載のフォトマスクは、請求項１または請求項２または請求項３のいずれかに記載のフォトマスクにおいて、前記素子構成要素がゲート電極であることを特徴とする。
【００１３】
以上により、素子面積を縮小できる光近接効果補正をしたパターンを有するフォトマスクを提供することができる。
【発明の効果】
【００１４】
以上のように、光近接効果の影響を受けない、所望のゲート電極パターンが形成できるように、あらかじめ用意した複数のゲート間スペース内から、回路内のゲート電極パターンを形成するのに最適なゲート間スペースを選択することにより、複数の最適なゲート間スペースを用いて半導体集積回路装置のレイアウトを行うことができるために、素子面積を縮小できる光近接効果補正をしたパターンを有するフォトマスクを提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
図４は本発明の実施の形態によるフォトマスク上のゲート電極パターン寸法の光近接効果補正方法を説明する図である。
【００１６】
例えば、集積回路上でトランジスタのゲート電極パターンを形成するとき、ゲート電極パターンが特定の寸法であるフォトマスクを用いて半導体基板にレジストパターンを転写し、ドライエッチングでゲート電極を形成した結果、光近接効果とドライエッチングによるパターン変換差を含むパターン仕上がり寸法のパターン間隔依存性が曲線４０４になったとする。
【００１７】
この寸法のパターンを用いるときは、半導体基板上のゲート間隔がｂ、ｅの時に設計目標のゲート仕上がり寸法となることがわかる。そして、このフォトマスク上のゲート電極パターン幅を基準として、それよりマスク上で±δだけ寸法補正されたゲート電極パターンを形成すると、それぞれのゲート電極パターン寸法の間隔依存性を示す曲線は４０５および４０６となる。これら曲線において目標設計寸法４０２となる間隔はａ、ｃ、ｄであり、このゲート間隔がｂ，ｅに加えて新たに集積回路のパターンレイアウトに使用することができるようになる。このように図４の例では、ゲート電極の寸法が所定の値となる３種類のマスクを使い分けることにより、ａ〜ｅの５種類のゲートパターン間隔が利用できるようになり、これらの中から適切なゲートパターン配列の間隔となるゲート電極パターンを選択して適用することができるため、光近接効果補正を行った場合でも、集積回路のレイアウト面積が大きくならないようにする事ができる。
【００１８】
すなわち、本発明による近接効果補正されたパターンを有するフォトマスクは、半導体基板に形成したときに設計目標寸法またはそれに近い寸法に形成されるある特定の寸法を有するパターンと、そのパターン寸法から±δだけ寸法補正されたパターンとを有し、しかもこれらのパターンは半導体基板に形成したときに、設計目標となる１つの寸法に形成されるような間隔にそれぞれが配列されたパターンを有するものである。
【００１９】
図５は、本発明の以上のような近接効果補正されたゲートパターンを有するフォトマスクを用いて製造された半導体集積回路装置のパターンレイアウト例を示す図である。
図５（ａ）において、半導体集積回路チップ５０８上に小規模のユニット回路が構成されておりそのうちの特定の２個を５０１と５０２で示す。ユニット回路５０１は、図５（ｂ）に示すように、半導体基板の活性領域上５０７上にソース・ドレインコンタクトに挟まれてゲート電極５０５が形成され、それに隣接してゲート配線５０６が形成されている。また、ユニット回路５０２では、図５（ｃ）に示すように、半導体基板の活性領域５０７上にコンタクトを挟んで２本のゲート電極５０５が形成されている。
【００２０】
このゲート電極５０５は、ゲート幅の高い寸法制度が要求されるパターンであるが、図４における設計目標寸法４０２の半導体基板上パターンとなるように、数種のゲートパターン間間隔ａ〜ｅのうち、ユニット回路５０１，５０２それぞれにおいてレイアウト面積を大きくせず、かつフォトリソ工程で２つのゲートパターンが分離して解像できるゲート間スペース５０３、および５０４が選択されて形成されている。
【００２１】
このように、光近接効果の影響を受けない、所望のゲート電極パターンが形成できるように、あらかじめ用意した複数のゲート間スペース内から、回路内のゲート電極パターンを形成するのに最適なゲート間スペースを選択することにより、従来の課題であった単一のスペースのみを回路内の素子パターンに使用するときよりも、回路レイアウト設計の選択性が増してゲート間スペースを小さくできるので、半導体集積回路装置における回路面積の縮小化を行うことができるようになる。本実施の形態においては、ある特定のゲートパターン寸法を基準としてそれから±δだけ寸法補正された３種類のゲート電極パターンを形成し、それぞれのパターンが基板上で、光近接効果の影響下で目標設計寸法になるような複数のパターン間隔のうち最適なものを適用することを示したが、複数種類であれば何種類でも良く、これ以外の方法も可能である。
【００２２】
例えば、図４において、先に目標設計間隔ｂを決定し、次に、ある幅を有するゲート電極を持つマスクを作成して基板上にゲート電極パターンを形成したとき、パターン幅の間隔依存性が曲線４０２であったとすると、パターン幅を増加させる方向に補正して曲線４０４に従うパターンにすることによって、目標設計どおりのパターンを形成することができる。
【産業上の利用可能性】
【００２３】
本発明のフォトマスクは、素子面積を抑制することができ、半導体集積回路素子パターン寸法の光近接効果を補正するフォトマスク等に有益なものである。
【図面の簡単な説明】
【００２４】
【図１】光近接効果を説明する図
【図２】光近接効果補正方法を説明する図
【図３】従来の光近接効果補正を適用したトランジスタレイアウト方法を示す図
【図４】本発明の実施の形態によるフォトマスク上のゲート電極パターン寸法の光近接効果補正方法を説明する図
【図５】本発明のフォトマスクを用いて作成された回路のレイアウトを例示する図
【符号の説明】
【００２５】
１０１  ゲート間スペース
１０２  ゲートパターン
１０３  コンタクトホールパターン
１０４  目標設計寸法
１０５  曲線
１０６  曲線
３０１  活性領域
３０２  分離領域
３０３  ゲート配線パターン
３０４  ゲート間スペース
３０６  ダミーゲートパターン
３０７  最小間隔
４０２  目標設計寸法
４０４  曲線
４０５  曲線
４０６  曲線
５０１  ユニット回路
５０２  ユニット回路
５０３  ゲート間スペース
５０４  ゲート間スペース
５０５  ゲート電極
５０６  ゲート配線
５０７  活性領域
５０８  半導体集積回路チップ
【図１】
2005141104.tif 000003
【図２】
2005141104.tif 000004
【図３】
2005141104.tif 000005
【図４】
2005141104.tif 000006
【図５】
2005141104.tif 000007