(57)【要約】【課題】  フローティングゲートとコントロールゲートとの容量が正確に制御された微細なＳＴＩを持つ半導体装置を製造する。【解決手段】  本製造方法は、半導体基板１１０上に絶縁膜１２０、ゲート電極材料１３０およびストッパ膜１４０を順次形成し、トレンチ１３６をストッパ膜、ゲート電極材料、絶縁膜および半導体基板に形成し、トレンチ内の底面および側面を第1の絶縁材料１８０で被覆し、トレンチの中間部分を第２の絶縁材料１９０で充填し、第１および第２の絶縁材料をストッパ膜の上面まで平坦化し、第１および第２の絶縁材料を、ゲート電極材料の上面から第１の絶縁材料の上面まで深さがＤになるまで、第１の絶縁材料のエッチング速度に対する第２の絶縁材料のエッチング速度比Ａで等方的にエッチングし、エッチング前におけるゲート電極の上面から第２の絶縁材料の上面までの高さをＨとするとエッチング比Ａが約１＋Ｈ／Ｄである。【選択図】  図９
2005150502.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜、第1のゲート電極材料および該第1のゲート電極材料を研磨により除去するときのストッパ膜を順次形成するステップと、
素子分離に用いられるトレンチを、前記ストッパ膜、前記第1のゲート電極材料、前記ゲート絶縁膜および前記半導体基板に形成するステップと、
前記トレンチ内の少なくとも底面および側面を被覆するように第1の絶縁材料を堆積するステップと、
前記第1の絶縁材料により充填されていない前記トレンチの中間部分を第２の絶縁材料で充填するステップと、
前記第１および第２の絶縁材料を前記ストッパ膜の上面まで研磨により除去し、平坦化するステップと、
前記ストッパ膜を除去するステップと、
前記第１の絶縁材料および前記第２の絶縁材料を、前記第1のゲート電極材料の上面から前記第１の絶縁材料の上面までの深さがＤになるまで、前記第１の絶縁材料のエッチングレートに対する前記第２の絶縁材料のエッチングレート比Ａで等方的にエッチングするステップとを具備し、
前記ウェットエッチングステップ前における前記第1のゲート電極材料の上面から前記第２の絶縁材料の上面までの高さをＨとすると、前記エッチングレート比Ａは、約１＋Ｈ／Ｄであることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、ゲート絶縁膜、第1のゲート電極材料および該第1のゲート電極材料を研磨により除去するときのストッパ膜を順次形成するステップと、
素子分離に用いられるトレンチを、前記ストッパ膜、前記第1のゲート電極材料、前記ゲート絶縁膜および前記半導体基板に形成するステップと、
前記トレンチ内の少なくとも底面および側面を被覆するように第1の絶縁材料を堆積するステップと、
前記第1の絶縁材料によって充填されていない前記トレンチの中間部分を第２の絶縁材料で充填するステップと、
前記第１および第２の絶縁材料を前記ストッパ膜の上面まで除去し、平坦化するステップと、
前記ストッパ膜を除去するステップと、
前記第1のゲート電極材料の上面から前記第１の絶縁材料の上面までの深さがＤ３になりかつ前記第１の絶縁材料の上面から前記第２の絶縁材料の上面までの深さがＢになるまで、前記第１の絶縁材料のエッチングレートに対する前記第２の絶縁材料のエッチングレート比Ａ３で、前記第１の絶縁材料および前記第２の絶縁材料をウェットエッチングするステップとを具備し、
前記ウェットエッチングステップ前における前記第1のゲート電極材料の上面から前記第２の絶縁材料の上面までの高さをＨとすると、前記エッチングレート比Ａ３は、約１＋（（Ｈ＋Ｂ）／Ｄ３）であることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の絶縁材料を堆積するステップにおいて、前記第１の絶縁材料としてシリコン酸化膜をＨＤＰ−ＣＶＤにより堆積することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁材料を形成するステップにおいて、ＳＯＧ、または、Ｏ３およびＴＥＯＳにより前記第２の絶縁材料を形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁材料を形成するステップにおいて、過水素化シラザン重合体を塗布し、この過水素化シラザン重合体を処理することによって前記第２の絶縁材料として少なくともシリコンおよび酸素を含む絶縁膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)は低消費電力であるため、ＰＤＡ(Personal Digital Assistant)やデジタルカメラ等の記憶装置として用いられている。近年、高集積化による記憶密度の向上により、音声画像情報の記憶にも用いられており、磁気記憶からフラッシュＥＥＰＲＯＭへの置き換えも行なわれている。フラッシュＥＥＰＲＯＭの最小加工寸法は、今後、０．１μｍ以下まで微細化されることが予測されている。これに伴い、素子分離領域を微細化するために、ＳＴＩ (Shallow Trench Isolation)技術が採用され、その開口幅は、約９０ｎｍから約７０ｎｍにまで微細化されつつある。
【０００３】
一方、素子領域間の電気的な絶縁効果を維持するために、ＳＴＩを構成するトレンチの深さはほぼ一定に維持される必要がある。即ち、トレンチ幅は微小化されているにもかかわらず、その深さはほぼ一定であるので、ＳＴＩのトレンチのアスペクト比は世代毎に増加している。特に、フラッシュメモリの場合、トンネル酸化膜への局所的電界集中を抑止するために、トンネル酸化膜またはフローティングゲートを形成した後に、ＳＴＩのトレンチを形成する必要がある。そのため、ロジックデバイスやＤＲＡＭ等に比較してＳＴＩのトレンチが高アスペクト比になる。
【０００４】
トレンチ内に絶縁材料を充填するために、高密度プラズマ（ＨＤＰ（High Density Plasma））ＣＶＤ法が現在標準的に用いられている。しかし、高密度プラズマＣＶＤ法によってアスペクト比の高いトレンチに絶縁材料を埋め込もうとすると、トレンチ内にボイドが発生するという問題が生じる。この問題に対処するために、ＳＯＧ（Spin On Grass）によって形成されたシリコン酸化膜（以下、ＳＯＧ膜という）またはＯ３およびＴＥＯＳ（tetraethoxy silane）を用いてＣＶＤ法で形成されたシリコン酸化膜（以下、Ｏ３／ＴＥＯＳ膜という）などの流動性のある材料でトレンチを埋め込む技術が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
フラッシュメモリでは、コントロールゲートへ電圧を印加して、トンネル酸化膜を介してフローティングゲートに電荷を注入することによりデータを書き込む。コントロールゲート−フローティングゲート間の容量と基板−フローティングゲート間の容量との比 (以下、カップリング比ともいう)を大きくすることによって、低いコントロールゲート電圧によってデータを書き込むことができる。コントロールゲート−フローティングゲート間の容量を大きくするために、コントロールゲートとフローティングゲートとの対向面積を増大させることが必要である。
【０００６】
また、各フローティングゲートに蓄積される電荷量をばらつきなくほぼ一定にするためには、コントロールゲートとフローティングゲートとの対向面積を正確に制御することが必要である。
【０００７】
図１８から図２１は、従来の半導体装置の製造方法を示す断面フロー図である。これらの図面の左側に開口幅の狭いトレンチ４６０が図示されている。図１８を参照して、半導体基板４１０上にトンネル酸化膜４２０、フローティングゲート４３０、シリコン窒化膜４４０が堆積されている。トレンチ４６０が隣接する素子間を素子分離するために半導体基板４１０に形成される。シリコン酸化膜４８０としてＳＯＧ膜またはＯ３／ＴＥＯＳ膜をトレンチ４６０に埋め込み、続いて、ＣＭＰ技術によってシリコン酸化膜４８０を平坦化する。図１９を参照して、シリコン窒化膜４４０を除去した後、シリコン酸化膜４８０を等方的にウェットエッチングする。図２１を参照して、次に、シリコン酸化膜４８０を異方的にエッチングし、フローティングゲート４３０の側壁を深さＤだけ露出させる。その後、コントロールゲート（図示せず）をフローティングゲート４３０の上面および側面に形成する。これにより、カップリング容量を大きくすることができる。
【０００８】
しかし、このような従来の方法では、シリコン酸化膜４８０の端部が窪むので、フローティングゲート４３０の側壁の深さＤが安定せず、コントロールゲートとフローティングゲートとの対向面積を制御することが困難である。
【０００９】
また、シリコン酸化膜４８０の端部が窪むので、コントロールゲートと半導体基板４１０との距離を制御することが困難となる。ウェットエッチング量が多い場合には、コントロールゲートと半導体基板４１０とが短絡する可能性もある。
【００１０】
そこで、本発明の目的は、開口幅の狭いＳＴＩを備えており、コントロールゲートと半導体基板とが短絡せず、フローティングゲートとコントロールゲートとの容量が正確に制御され得る半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜、第1のゲート電極材料および該第1のゲート電極材料を研磨により除去するときのストッパ膜を順次形成するステップと、素子分離に用いられるトレンチを、前記ストッパ膜、前記第1のゲート電極材料、前記ゲート絶縁膜および前記半導体基板に形成するステップと、前記トレンチ内の少なくとも底面および側面を被覆するように第1の絶縁材料を堆積するステップと、前記第1の絶縁材料により充填されていない前記トレンチの中間部分を第２の絶縁材料で充填するステップと、前記第１および第２の絶縁材料を前記ストッパ膜の上面まで研磨により除去し、平坦化するステップと、前記ストッパ膜を除去するステップと、前記第１の絶縁材料および前記第２の絶縁材料を、前記第1のゲート電極材料の上面から前記第１の絶縁材料の上面までの深さがＤになるまで、前記第１の絶縁材料のエッチングレートに対する前記第２の絶縁材料のエッチングレート比Ａで等方的にエッチングするステップとを具備し、
前記ウェットエッチングステップ前における前記第1のゲート電極材料の上面から前記第２の絶縁材料の上面までの高さをＨとすると、前記エッチングレート比Ａは、約１＋Ｈ／Ｄである。
【００１２】
本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜、第1のゲート電極材料および該第1のゲート電極材料を研磨により除去するときのストッパ膜を順次形成するステップと、素子分離に用いられるトレンチを、前記ストッパ膜、前記第1のゲート電極材料、前記ゲート絶縁膜および前記半導体基板に形成するステップと、前記トレンチ内の少なくとも底面および側面を被覆するように第1の絶縁材料を堆積するステップと、前記第1の絶縁材料によって充填されていない前記トレンチの中間部分を第２の絶縁材料で充填するステップと、前記第１および第２の絶縁材料を前記ストッパ膜の上面まで除去し、平坦化するステップと、前記ストッパ膜を除去するステップと、前記第1のゲート電極材料の上面から前記第１の絶縁材料の上面までの深さがＤ３になりかつ前記第１の絶縁材料の上面から前記第２の絶縁材料の上面までの深さがＢになるまで、前記第１の絶縁材料のエッチングレートに対する前記第２の絶縁材料のエッチングレート比Ａ３で、前記第１の絶縁材料および前記第２の絶縁材料をウェットエッチングするステップとを具備し、
前記ウェットエッチングステップ前における前記第1のゲート電極材料の上面から前記第２の絶縁材料の上面までの高さをＨとすると、前記エッチングレート比Ａ３は、約１＋（（Ｈ＋Ｂ）／Ｄ３）である。
【００１３】
好ましくは、前記トレンチの側壁に形成された前記第１の絶縁材料の厚さＷとすると、ＤまたはＤ３は、約１．５Ｗである。
【００１４】
好ましくは、前記第１の絶縁材料および前記第２の絶縁材料のエッチング後、第３の絶縁材料を堆積するステップと、前記第３の絶縁材料上に第２のゲート電極材料を堆積するステップとをさらに具備する。
【発明の効果】
【００１５】
本発明による半導体装置の製造方法は、フローティングゲートとコントロールゲートとの容量が正確に制御された非常に微細なＳＴＩを有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は、本発明を限定しない。以下の実施形態は、ＳＴＩに用いられるトレンチを２種類の材料で充填し、それらのウェットエッチング比を利用してＳＴＩの上面形状を制御する。これにより、カップリング比を正確に制御することができる。
【００１７】
（第１の実施形態）
図１から図１０は、本発明に係る第1の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。本実施形態は、フラッシュメモリのメモリセルを形成する過程を示す。これらの図面の左側に開口幅の小さい（例えば、１００ｎｍ以下の）トレンチによって形成されたＳＴＩを示す。
【００１８】
図１を参照して、まず、トンネル酸化膜１２０を半導体基板１１０の表面上に形成する。次に、ＣＶＤ（Chemical Viper Deposition）法によって、トンネル酸化膜１２０上にポリシリコン膜１３０、シリコン窒化膜１４０およびシリコン酸化膜１３２を順次堆積する。次に、フォトレジスト膜１３４をシリコン酸化膜１３２上に塗布する。フォトリソグラフィ技術によってフォトレジスト膜１３４をパターニングする。
【００１９】
図２を参照して、このパターニング後のフォトレジスト膜１３４をマスクとしてＲＩＥ法によりシリコン酸化膜１３２をエッチングする。その後、フォトレジスト膜１３４を除去する。
【００２０】
図３を参照して、シリコン酸化膜１３２をマスクとして用いて、ＲＩＥ法によってシリコン窒化膜１４０、トンネル酸化膜１２０、半導体基板１１０を順次エッチングする。このとき半導体基板１１０の表面からの深さ約２００ｎｍの溝を形成する。次に、弗酸蒸気によって、シリコン酸化膜１３２を除去する。次に、この溝の内面を熱酸化して約４ｎｍの熱酸化膜１５０を形成する。このようにして、例えば、１００ｎｍ以下の開口幅を有するトレンチ１３６が形成される。
【００２１】
図４を参照して、ＨＤＰ（High Density Plasma）−ＣＶＤ法を用いて、半導体基板１１０上にシリコン酸化膜１８０を堆積する。トレンチ１３６の開口幅は狭いので、ＨＤＰ−ＣＶＤ法によってトレンチ１３６内にシリコン酸化膜１８０をボイドなく完全に充填することは困難である。そこで、シリコン酸化膜１８０がトレンチ１３６の少なくとも底面および側面を被覆するまで、ＨＤＰ−ＣＶＤ法によってシリコン酸化膜１８０を堆積し、ボイドが生成される前にこのＨＤＰ−ＣＶＤ法による堆積を停止する。このとき、トレンチ１３６内のシリコン酸化膜１８０には、スリット状の間隙Ｇが残存する。トレンチ１３６の側壁に堆積されたシリコン酸化膜１８０の膜厚Ｗは約３０ｎｍである。
【００２２】
図５を参照して、スピンコーティング法によりポリシラザン膜１９０をシリコン酸化膜１８０上に塗布する。ポリシラザン膜１９０の形成は以下のように行う。過水素化シラザン(パーハイドロシラザン)重合体〔（ＳｉＨ２ＮＨ）ｎ〕をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成する。次に、スピンコーティング法により、過水素化シラザン重合体溶液をシリコン酸化膜２６０上に塗布する。過水素化シラザン重合体溶液は、粘性の低い溶液であるので、ボイドやシームを発生させることなく、高アスペクト比を有する間隙Ｇの内部に充填される。
【００２３】
過水素化シラザン重合体溶液を塗布し、ポリシラザン膜１９０を形成するまでの工程の具体例は次の通りである。スピンコーティングの条件は、例えば、半導体基板１１０の回転速度を４０００ｒｐｍ、回転時間を３０秒、過水素化シラザン重合体溶液の滴下量を８ｃｃとする。これにより、例えば、平坦な領域において２００ｎｍの膜厚で過水素化シラザン重合体溶液が塗布され得る。次に、過水素化シラザン重合体溶液を１６０℃に加熱し、不活性ガス雰囲気中で３分間熱処理する。これにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。このとき、塗膜中には炭素あるいは炭化水素が不純物として数パーセントから十数パーセント残存している。次に、３００℃から４００℃の酸化性雰囲気中で塗膜を酸化する。これにより、塗膜中の不純物炭素や炭化水素を除去するとともに、Ｓｉ−Ｎ結合の一部をＳｉ−Ｏ結合に転換する。この反応は、ＳｉＨ２ＮＨ＋２Ｏ→ＳｉＯ２＋ＮＨ３のように進行する。ここで、Ｓｉ−Ｎ結合をＳｉ−Ｏ結合に転換することで、膜収縮を２０％以下に抑制しながらウエットエッチングレートを低減させることができる。よって、Ｓｉ−Ｎ結合が必要以上にＳｉ−Ｏ結合へ転換されないように、熱処理条件を考慮する必要がある。代表的な条件としては、塗膜を温度３９０℃の乾燥酸素雰囲気中において常圧のもと３０分間酸化する。あるいは、塗膜を温度３４０℃の水蒸気雰囲気中において常圧のもと２０分間酸化する。次に、温度８５０℃の乾燥酸素雰囲気中において３０分間熱処理する。これにより、ポリシラザン膜１９０が形成された。このポリシラザン膜１９０は、約２%の窒素を含んだシリコン酸窒化膜である。
【００２４】
図６を参照して、次に、ＣＭＰ技術により、シリコン窒化膜１４０をストッパとして、シリコン酸化膜１８０およびポリシラザン膜１９０を研磨する。これにより、シリコン酸化膜１８０およびポリシラザン膜１９０は、トレンチ１３６の内部にのみ残存する。
【００２５】
次に、弗化アンモニウム水溶液により、シリコン窒化膜１４０上からシリコン酸化膜１８０の残膜を除去する。弗化アンモニウム水溶液は、ＮＨ４Ｆ濃度４０%、ＨＦ濃度０．２%の水溶液である。弗化アンモニウム水溶液によりシリコン酸化膜１８０およびポリシラザン膜１９０をウェットエッチングしたとき、シリコン酸化膜１８０に対するポリシラザン膜１９０の選択比は約２である。このとき、シリコン酸化膜１８０のエッチング量が約１５ｎｍとすると、ポリシラザン膜１９０のエッチング量は約３０ｎｍとなる。
【００２６】
図７を参照して、次に、熱燐酸によりシリコン窒化膜１４０を除去する。このとき、ポリシラザン膜１９０の上面は、ポリシリコン膜１３０の上面から高さＨの位置にある。例えば、Ｈは、約４０ｎｍである。ポリシリコン膜１３０は、フローティングゲートとして作用するので、以下、フローティングゲート１３０ともいう。
【００２７】
図８を参照して、次に、弗化アンモニウム水溶液により、シリコン酸化膜１８０およびポリシラザン膜１９０を等方的にウェットエッチングする。
【００２８】
このとき、シリコン酸化膜１８０は弗化アンモニウム水溶液に接する上面および側面から等方的にエッチングされる。シリコン酸化膜１８０は、フローティングゲート１３０の上端部近傍から下方（半導体基板１１０の方向）へも等方的にエッチングされる。一方、ポリシラザン膜１９０は、図７に示す高さＨにある上面から下方へ等方的にエッチングされる。よって、エッチングの初期においては、図８に示すように、ポリシラザン膜１９０よりも、シリコン酸化膜１８０の側面部のほうが深くエッチングされる。
【００２９】
シリコン酸化膜１８０に対するポリシラザン膜１９０の選択比が約２であるので、さらにエッチングを継続すると、図９に示すように、フローティングゲート１３０の上面からシリコン酸化膜１８０の上面までの深さがポリシラザン膜１９０の上面までの深さと等しくなる時点がある。この深さをＤとする。シリコン酸化膜１８０およびポリシラザン膜１９０が深さＤに達したときに弗化アンモニウム水溶液によるウェットエッチングを停止する。
【００３０】
シリコン酸化膜１８０がフローティングゲート１３０の上面から深さＤまでエッチングされる間に、ポリシラザン膜１９０はＨ＋Ｄだけエッチングされる。よって、式１が成立する。尚、シリコン酸化膜１８０に対するポリシラザン膜１９０の選択比を約２としたが、これを一般化してＡとする。
【００３１】
Ｄ＝（Ｈ＋Ｄ）／Ａ                  （式１）
これを変形すると、
Ａ＝１＋（Ｈ／Ｄ）                  （式２）
となる。
【００３２】
代表的な具体例として、Ｈ＝０．３ＷＴ〜１ＷＴ、Ｗ＝０．３ＷＴ〜０．４ＷＴ、Ｄ＝１．５Ｗとする。ここで、ＷＴは、トレンチ１３６の開口幅である。このとき、Ａ＝１．５〜３．２２となる。シリコン酸化膜１８０およびポリシラザン膜１９０がこのような選択比Ａを有するときに、シリコン酸化膜１８０およびポリシラザン膜１９０の上面が平坦に形成され得る。
【００３３】
図１０を参照して、次に、ＲＩＥ法によって、シリコン酸化膜１８０およびポリシラザン膜１９０を異方的にエッチングし、フローティングゲート１３０の側壁を所望の深さまで露出させる。ＲＩＥ法は、ウェットエッチングに比べエッチングレートが低いものの、シリコン酸化膜１８０およびポリシラザン膜１９０の上面の平坦性を維持しつつエッチングすることができる。
【００３４】
図９に示すように、ウェットエッチング後において、既に、シリコン酸化膜１８０およびポリシラザン膜１９０の上面が平坦に形成されている。よって、ＲＩＥ法によってフローティングゲート１３０の側壁を正確に所定の深さまで露出することができる。
【００３５】
尚、深さＤは、図７に示すフローティングゲート１３０の上端部からシリコン酸化膜１８０の上面の高さＨ０に依存しない。一方、ポリシラザン膜１９０は、図７に示す高さＨにある上面が等方的にエッチングされるので、深さＤは高さＨに依存する。
【００３６】
図１１を参照して、次に、シリコン窒化膜およびシリコン酸化膜からなるＮＯ膜１９２を堆積し、続いて、ＮＯ膜１９２上にポリシリコン膜１９４を堆積する。このポリシリコン膜１９４をパターニングすることによってコントロールゲートが形成される。このようにして、フラッシュメモリのメモリセルが形成される。
【００３７】
本実施形態によれば、ＳＴＩの上面が平坦に形成され、フローティングゲート１３０の側壁の露出量を正確に制御することができるので、フローティングゲートとコントロールゲートとの容量を正確に制御することができる。また、ＳＴＩの上面が平坦に形成されるので、フローティングゲートとコントロールゲートとが短絡する可能性が低下する。
【００３８】
本実施形態において、トレンチ１３６に埋め込む絶縁材料としてシリコン酸化膜１８０およびポリシラザン膜１９０を用いた。しかし、ポリシラザン膜１９０に代えて他のＳＯＧ膜あるいはＯ３／ＴＥＯＳ膜を用いてもよい。さらに、ＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜１８０に代えてＨＴＯ（High Temperature Oxide）膜を用いてもよい。
【００３９】
（第２の実施形態）
図１２から図１４は、本発明に係る第２の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。本実施形態は、多値記憶用フラッシュメモリのメモリセルを形成する過程を示す。これらの図面の左側に開口幅の小さい（例えば、１００ｎｍ以下の）トレンチによって形成されたＳＴＩを示す。
【００４０】
本実施形態は、図１〜図１０に示す工程と同様の工程を得る。その後、図１２を参照して、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、シリコン酸化膜２１０を堆積する。次に、ＲＩＥ法により、シリコン酸化膜２１０およびシリコン酸化膜１８０を異方性エッチングする。このとき、ポリシリコンに対するシリコン酸化膜の選択比を充分に大きくすることによって、フローティングゲート１３０を大きくエッチングすることなく、シリコン酸化膜２１０およびシリコン酸化膜１８０をエッチングする。この異方性エッチングにより、図１３に示すように、シリコン酸化膜２１０をスペーサ２１１として残存させ、スペーサ２１１をマスクとしてシリコン酸化膜１８０をさらにエッチングする。これにより、トレンチ１３６の側面近傍のシリコン酸化膜１８０をエッチングすることなく、シリコン酸化膜１８０の上面中央部分をエッチングする。シリコン酸化膜１８０の上面中央部分はゲート絶縁膜１２０の高さまでエッチングされる。
【００４１】
図１４を参照して、次に、弗酸蒸気によって、スペーサ２１１を除去する。次に、ＣＤＶ法によって、シリコン窒化膜およびシリコン酸化膜からなるＮＯ膜２２０およびポリシリコン膜２３０を堆積する。ポリシリコン膜２３０をパターニングすることによってコントロールゲートが形成される。このようにして、フラッシュメモリのメモリセルが形成される。
【００４２】
多値記憶用フラッシュメモリは、ＳＴＩの上面の中央が窪んだ形状を有する。この窪みに埋め込まれるコントロールゲート電極（２３０）によって、隣り合うメモリセルが電気的に遮蔽される。これにより、メモリセル間のカップリングが弱められ、各メモリセルの動作が安定する。このようなＳＴＩは、多値記憶用メモリセルのような、しきい値の精密な制御を要する半導体装置に適している。また、ＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜１８０がゲート絶縁膜１２０および素子領域を充分に被覆しているので、本実施形態は、信頼性の高い半導体装置を製造することができる。
【００４３】
さらに、本実施形態は、第１の実施形態と同様の効果を有する。
【００４４】
本実施形態は、第１の実施形態と同様に、ポリシラザン膜１９０に代えて他のＳＯＧ膜あるいはＯ３／ＴＥＯＳ膜を用いてもよい。さらに、ＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜１８０に代えてＨＴＯ膜を用いてもよい。
【００４５】
（第３の実施形態）
図１５から図１７は、本発明に係る第３の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。本実施形態は、第２の実施形態と同様に、多値記憶用フラッシュメモリのメモリセルを形成する過程を示す。よって、メモリセル領域におけるＳＴＩの上面の中央部が窪んだ形状を有する。これらの図面の左側に開口幅の小さい（例えば、１００ｎｍ以下の）トレンチによって形成されたＳＴＩを示す。
【００４６】
本実施形態は、図１から図７に示す工程と同様の工程を得る。その後、弗化アンモニウム水溶液を用いて、シリコン酸化膜１８０およびポリシラザン膜１９０を等方的にウェットエッチングする。この弗化アンモニウム水溶液はＮＨ４Ｆ濃度が４０％、ＨＦ濃度が１．５％の水溶液である。これにより、シリコン酸化膜１８０に対するポリシラザン膜１９０のエッチング選択比が約３となる。よって、本実施形態では、第２の実施形態よりもポリシラザン膜１９０のエッチング選択比が高い。
【００４７】
これにより、図１５に示すように、シリコン酸化膜１８０およびポリシラザン膜１９０のそれぞれの上面が等しい高さになることなく、ポリシラザン膜１９０がほぼ総て除去されている。ポリシラザン膜１９０がほぼ総て除去されたときに弗化アンモニウム水溶液によるウェットエッチングを停止する。このとき、フローティングゲート１３０の上面からシリコン酸化膜１８０の上面までの深さをＤ３とする。
【００４８】
シリコン酸化膜１８０の上面とポリシラザン膜１９０の上面との距離をＢとすると、シリコン酸化膜１８０がフローティングゲート１３０の上面から深さＤ３までエッチングされる間に、ポリシラザン膜１９０はＨ＋Ｄ３＋Ｂだけエッチングされる。よって、式３が成立する。尚、シリコン酸化膜１８０に対するポリシラザン膜１９０の選択比を約３としたが、これを一般化してＡ３とする。
【００４９】
Ｄ３＝（Ｈ＋Ｄ３＋Ｂ）／Ａ３                  （式３）
これを変形すると、
Ａ３  ＝１＋（（Ｈ＋Ｂ）／Ｄ３）              （式４）
代表的な具体例として、Ｈ＝０．３ＷＴ〜１ＷＴ、Ｗ＝０．３ＷＴ〜０．４ＷＴ、Ｄ＝１．５Ｗ、Ｂ＝０．５ＷＴ〜０．６ＷＴとする。このとき、Ａ３＝２〜４．５となる。シリコン酸化膜１８０およびポリシラザン膜１９０がこのような選択比Ａを有するときに、シリコン酸化膜１８０およびポリシラザン膜１９０の上面が図１５に示すように形成され得る。
【００５０】
図１６を参照して、次に、ＲＩＥ法によって、シリコン酸化膜１８０およびポリシラザン膜１９０を異方的にエッチングし、シリコン酸化膜１８０およびポリシラザン膜１９０の上面の形状を維持しつつエッチングする。これにより、フローティングゲート１３０の側壁を所望の深さまで露出させることができる。
【００５１】
尚、深さＤ３は、図７に示す高さＨ０に依存しない。一方、ポリシラザン膜１９０は、図７に示す高さＨにある上面が等方的にエッチングされるので、深さＤ３は高さＨに依存する。
【００５２】
図１７を参照して、次に、ＣＤＶ法によって、シリコン窒化膜およびシリコン酸化膜からなるＮＯ膜２２０およびポリシリコン膜２３０を堆積する。ポリシリコン膜２３０をパターニングすることによってコントロールゲートが形成される。このようにして、フラッシュメモリのメモリセルが形成される。
【００５３】
本実施形態は、第２の実施形態と同様の効果を有する。さらに、本実施形態は、第２の実施形態のようにスペーサ２１１を形成することなく、第２の実施形態と同様の半導体装置を製造することができる。よって、本実施形態は、第２の実施形態よりも半導体装置の製造サイクルタイムが短い。
【００５４】
本実施形態は、第１の実施形態と同様に、ポリシラザン膜１９０に代えて他のＳＯＧ膜あるいはＯ３／ＴＥＯＳ膜を用いてもよい。さらに、ＨＤＰ−ＣＶＤ法により形成されたシリコン酸化膜１８０に代えてＨＴＯ膜を用いてもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る第1の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図。
【図２】図１に続く半導体装置の製造方法の流れを示す断面フロー図。
【図３】図２に続く半導体装置の製造方法の流れを示す断面フロー図。
【図４】図３に続く半導体装置の製造方法の流れを示す断面フロー図。
【図５】図４に続く半導体装置の製造方法の流れを示す断面フロー図。
【図６】図５に続く半導体装置の製造方法の流れを示す断面フロー図。
【図７】図６に続く半導体装置の製造方法の流れを示す断面フロー図。
【図８】図７に続く半導体装置の製造方法の流れを示す断面フロー図。
【図９】図８に続く半導体装置の製造方法の流れを示す断面フロー図。
【図１０】図９に続く半導体装置の製造方法の流れを示す断面フロー図。
【図１１】図１０に続く半導体装置の製造方法の流れを示す断面フロー図。
【図１２】本発明に係る第２の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図。
【図１３】図１２に続く半導体装置の製造方法の流れを示す断面フロー図。
【図１４】図１３に続く半導体装置の製造方法の流れを示す断面フロー図。
【図１５】本発明に係る第３の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図。
【図１６】図１５に続く半導体装置の製造方法の流れを示す断面フロー図。
【図１７】図１６に続く半導体装置の製造方法の流れを示す断面フロー図。
【図１８】従来の半導体装置の製造方法を示す断面フロー図。
【図１９】図１８に続く従来の半導体装置の製造方法を示す断面フロー図。
【図２０】図１９に続く従来の半導体装置の製造方法を示す断面フロー図。
【符号の説明】
【００５６】
１１０  半導体基板
１２０  トンネル酸化膜
１３０  ポリシリコン膜（フローティングゲート）
１３６  トレンチ
１４０  シリコン窒化膜
１８０  シリコン酸化膜
１９０  ポリシラザン膜
１９２  ＮＯ膜
１９４  ポリシリコン膜（コントロールゲート）
【図１】
2005150502.tif 000003
【図２】
2005150502.tif 000004
【図３】
2005150502.tif 000005
【図４】
2005150502.tif 000006
【図５】
2005150502.tif 000007
【図６】
2005150502.tif 000008
【図７】
2005150502.tif 000009
【図８】
2005150502.tif 000010
【図９】
2005150502.tif 000011
【図１０】
2005150502.tif 000012
【図１１】
2005150502.tif 000013
【図１２】
2005150502.tif 000014
【図１３】
2005150502.tif 000015
【図１４】
2005150502.tif 000016
【図１５】
2005150502.tif 000017
【図１６】
2005150502.tif 000018
【図１７】
2005150502.tif 000019
【図１８】
2005150502.tif 000020
【図１９】
2005150502.tif 000021
【図２０】
2005150502.tif 000022