(57)【要約】【課題】電力半導体素子モジュールにおける素子発生損失の低減と、スイッチング時間の低減化を図る。【解決手段】例えば、１２００Ｖ耐圧のＩＧＢＴチップＱ１（Ｑ２，Ｑ３，Ｑ４）と、同じく１２００Ｖ耐圧のダイオードチップＤ１（Ｄ２，Ｄ３，Ｄ４）との逆並列回路を組として、４組直列接続することにより、並列接続方式のものよりも低損失かつ高速で、４５００Ｖ耐圧の半導体モジュールを容易に得られるようにする。このとき、各ＩＧＢＴチップのスイッチングタイミングをバランスさせるべく、コアＴｃ１，Ｔｃ２，Ｔｃ３，Ｔｃ４によって互いに磁気結合させると好都合である。【選択図】図１
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【特許請求の範囲】
【請求項１】
樹脂ケースと金属ベース板とを組み合わせたパッケージに、電圧駆動型半導体素子とこれに逆並列接続されたダイオードチップ素子とを組とするパワー半導体チップを各絶縁基板にマウントし、外部導出端子を組み込んで構成した電力用半導体モジュールにおいて、
前記パワー半導体チップを、必要とする素子定格電圧よりも低い耐圧のチップで構成し、電力用半導体モジュールとして必要な素子定格電圧になるように前記パワー半導体チップを複数個直列接続し、これらを同時にスイッチングさせることで、見かけ上の耐圧を増加させたことを特徴とする電力用半導体モジュール。
【請求項２】
前記複数個直列接続されたパワー半導体チップのスイッチングタイミングのばらつきを抑制し、各素子電圧をバランスさせるために、各チップのゲート線またはエミッタ線をコアを介して互いに磁気結合し、かつこれらのコアをモジュール内に内蔵したことを特徴とする請求項１に記載の電力用半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）のような電圧駆動型半導体素子のモジュール内部の構造に関する。
【背景技術】
【０００２】
図４に、一般的な電力用半導体モジュール（単に、モジュールともいう）の内部等価回路例を示す。ＱはＩＧＢＴチップ、Ｄｉはダイオードチップ、Ｇ，Ｃ，ＥはそれぞれＩＧＢＴチップのゲート，コレクタ，エミッタ端子を示す。これは、ＩＧＢＴ，ダイオードともに各１チップで構成する例で、それぞれのチップが必要な耐圧を有している。
【０００３】
図５に、例えば特許文献１に示されているような、半導体素子モジュールの内部構成例を示す。図示のように、金属ベース板１０とＩＧＢＴのコレクタ電位となるコレクタ導体１１との間を、絶縁基板１２によって絶縁し、このコレクタ導体１１にＩＧＢＴチップ１３のコレクタと、ダイオードチップ１４のカソードを電気的に接着する。また、ＩＧＢＴチップ１３のエミッタとダイオードチップ１４のアノードを、ワイヤボンディングによって接続し、図４の回路を構成する。
【０００４】
また、素子１チップでは電流容量が不足する場合は、ＩＧＢＴとダイオードのチップを並列に接続する。図６は２並列の例で、Ｑ１，Ｑ２はＩＧＢＴチップ、Ｄ１，Ｄ２はダイオードチップ、Ｇ，Ｃ，ＥはそれぞれＩＧＢＴチップのゲート，コレクタ，エミッタ端子を示す。このときのモジュールの内部構成は図７のようになり、例えば特許文献２により公知である。つまり、図５に対し、1組のＩＧＢＴチップ１３とダイオードチップ１４を並列に接続し、半導体モジュールの定格電圧を変えるときは、ＩＧＢＴチップとダイオードチップを定格電圧となるように選定する。
【特許文献１】特開２００３−００７９６９号公報（第４−５頁、図１）
【特許文献２】特開平１０−１６３４１６号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のモジュール構成では、１つの半導体チップで必要な素子電圧定格を得ることができないため、半導体チップの数は電流容量によって並列接続数を増やすようにしている。しかし、素子電圧定格が増加するにつれ、素子発生損失やスイッチング時間が増大し、冷却装置の大型化，制御性能の低下などの問題が発生する。
【０００６】
したがって、この発明の課題は、素子発生損失やスイッチング時間を低減することにある。
【課題を解決するための手段】
【０００７】
このような課題を解決するために、請求項１の発明では、樹脂ケースと金属ベース板とを組み合わせたパッケージに、電圧駆動型半導体チップ素子とこれに逆並列に接続されたダイオードチップ素子とを組とするパワー半導体チップを各絶縁基板にマウントし、外部導出端子を組み込んで構成した電力用半導体モジュールにおいて、前記パワー半導体チップを、必要とする素子定格電圧よりも低い耐圧のチップで構成し、電力用半導体モジュールとして必要な素子定格電圧になるように前記パワー半導体チップを複数個直列接続し、これらを同時にスイッチングさせることで、見かけ上の耐圧を増加させたことを特徴とする。
【０００８】
この請求項１の発明においては、前記複数個直列接続されたパワー半導体チップのスイッチングタイミングのばらつきを抑制し、各素子電圧をバランスさせるために、各チップのゲート線またはエミッタ線をコアを介して互いに磁気結合し、かつこれらのコアをモジュール内に内蔵することができる（請求項２の発明）。
【発明の効果】
【０００９】
この発明によれば、必要な耐圧以下の電圧駆動型半導体素子チップを、必要な耐圧が得られるように複数直列接続することで、トータルのスイッチング損失を低減し、高周波スイッチングを可能とする。このとき、これら複数個のスイッチングタイミングをバランスさせるため、コアによって磁気結合させ、かつ、これらのコアをモジュール内に内蔵させることで、低損失，高性能を維持しつつ小型化を実現する。
【発明を実施するための最良の形態】
【００１０】
図１はこの発明の実施の形態を示す構成図である。図１（ａ）は図４と同じく、素子モジュールの内部等価回路を示し、図１（ｂ）はこのような基本チップを複数直列接続した全体構成を示す。使用する素子は例えば１２００Ｖ耐圧以下のＩＧＢＴとし、４直列接続して４５００Ｖ耐圧の半導体モジュールとしている。これは、１２００Ｖ耐圧以下のＩＧＢＴは、３３００Ｖ耐圧以上の高耐圧モジュールと比較すると、スイッチング時間が１／１０程度であり、同じ耐圧となるように複数の素子を直列接続しても、１／３程度の損失とすることができるためである。
【００１１】
図１（ｂ）において、Ｑ１，Ｑ２，Ｑ３，Ｑ４は１２００Ｖ耐圧のＩＧＢＴチップ、Ｄ１，Ｄ２，Ｄ３，Ｄ４は同じく１２００Ｖ耐圧のダイオードチップ、Ｔｃ１，Ｔｃ２，Ｔｃ３，Ｔｃ４はスイッチングタイミングをバランスさせるためのコア、Ｇ１，Ｇ２，Ｇ３，Ｇ４はＩＧＢＴチップのゲート端子、Ｃ，ＥはそれぞれＩＧＢＴチップのコレクタ，エミッタ端子を示している。各チップ素子のゲート端子Ｇ１，Ｇ２，Ｇ３，Ｇ４に同じタイミングの信号を入力し、同時にスイッチングすることで、モジュールの見かけ上の耐圧を４８００Ｖ（１２００Ｖ×４）とすることができ、１つの４５００Ｖ耐圧ＩＧＢＴモジュールと等価なものとすることができる。
【００１２】
コアＴｃ１，Ｔｃ２，Ｔｃ３，Ｔｃ４は４チップ素子のゲート線を磁気結合させるものであり、スイッチング時のゲート電流値を一致させるように動作する。図２に、ターンオフ時の各チップ波形を示す。図２（ａ），（ｂ）はコア無しの場合，図２（ｃ），（ｄ）はコア有りの場合を示す。
【００１３】
いま、図２において、例えばＱ１のターンオフタイミングが、（ａ）のように他の３素子Ｑ２，Ｑ３，Ｑ４よりも早いと仮定すると、コアが無い場合は早くターンオフしたＱ１の素子電圧が（ｂ）のように他の素子よりも大きい電圧が印加されて過電圧となり、素子破壊を招くおそれがある。
【００１４】
これに対しコアが有る場合は、（ｃ）のようにゲート電流が一致し、これによって素子電圧を（ｄ）のようにバランスさせることが可能となる。なお、このようにコアを用いてタイミングを一致させる技術は、出願人が先に提案した例えば、特開２００２−２０４５７８号公報により公知である。また、コアでゲートを磁気結合させる代わりに、エミッタを磁気結合させても良い。
【００１５】
図３に、図１のモジュールの内部構成例を示す。
【００１６】
これは、ＩＧＢＴチップ１３とダイオードチップ１４を逆並列接続した回路1組を１枚の導体１１にマウントし、このセットを4個絶縁基板１２に設置する。このとき、各導体が異なる電位を有するため、必要な絶縁距離を持たせる。これらチップ同士をワイヤボンディングによって接続し、コアＴｃ１，Ｔｃ２，Ｔｃ３，Ｔｃ４を絶縁基板１２上に設置し、図１の回路を構成する。これらを金属ベース板１０にマウントして、Ｑ１のコレクタとＱ４のエミッタの電位、また各素子のゲートとエミッタ電位に外部端子を設け、外囲（外周）を樹脂ケースで覆うことによって、見かけ上の耐圧４８００Ｖの半導体モジュールを構成することができる。
【図面の簡単な説明】
【００１７】
【図１】この発明の実施の形態を説明する説明図
【図２】この発明の作用を従来例と比較して説明するための波形図
【図３】図１の場合の内部構造例を示す構造図
【図４】従来のモジュールの等価回路図
【図５】図４のモジュール内部構造例図
【図６】従来の２チップ並列モジュールの等価回路図
【図７】図６のモジュール内部構造例図
【符号の説明】
【００１８】
１０…金属ベース板、１１…コレクタ導体、１２…絶縁基板、１３…ＩＧＢＴチップ、１４…ダイオードチップ、１５…ゲート導体、Ｔｃ１，Ｔｃ２，Ｔｃ３，Ｔｃ４…コア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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