(57)【要約】【課題】  ＳＲＡＭなどの半導体装置において、従来に比べて構造を多層化させることなく、微細化に有利な構造を維持しながら容量を大きくする。【解決手段】  半導体装置は、基板としてのシリコン基板１の表面に配置された素子領域と、この素子領域に隣接する分離領域とを有し、この分離領域はキャパシタ領域を含む。この半導体装置は、素子領域には電極としてゲート電極１０を備え、分離領域にはシリコン基板１に近い方から順に配置されたシールド下層絶縁膜、シールド導電膜３およびシールド上層絶縁膜を含む素子分離膜９１を備え、キャパシタ領域にはキャパシタ絶縁膜としてのシリコン窒化膜４を介してシールド導電膜３と対向するキャパシタ上側導電膜１７を備える。さらにこの半導体装置は、ゲート電極１０とキャパシタ上側導電膜１７とを電気的に接続する配線膜１８を備える。【選択図】        図１５
2005057210.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面に配置された素子領域と、前記素子領域に隣接する分離領域とを有し、前記分離領域はキャパシタ領域を含む半導体装置であって、
前記素子領域には電極を備え、
前記分離領域には前記基板に近い方から順に配置されたシールド下層絶縁膜、シールド導電膜およびシールド上層絶縁膜を含む素子分離膜を備え、
前記キャパシタ領域にはキャパシタ絶縁膜を介して前記シールド導電膜と対向するキャパシタ上側導電膜を備え、
前記電極と前記キャパシタ上側導電膜とを電気的に接続する配線膜を備える、半導体装置。
【請求項２】
前記素子領域は、ＰＭＯＳＦＥＴ領域とＮＭＯＳＦＥＴ領域とを含み、
前記キャパシタ領域は、平面的に見て前記ＰＭＯＳＦＥＴ領域と前記ＮＭＯＳＦＥＴ領域とに挟まれる位置にある、請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ絶縁膜は、前記分離領域の全体に延在している、請求項１または２に記載の半導体装置。
【請求項４】
前記キャパシタ絶縁膜は、前記キャパシタ領域において前記キャパシタ上側導電膜の下面と側面とを覆っている、請求項１または２に記載の半導体装置。
【請求項５】
前記シールド上層絶縁膜の上面と前記キャパシタ上側導電膜の上面とが同一高さである、請求項１または２に記載の半導体装置。
【請求項６】
前記電極と前記キャパシタ上側導電膜と前記配線膜とが一体物として形成されている、請求項１または２に記載の半導体装置。
【請求項７】
基板の上面を覆うように、シールド下層絶縁膜を形成する工程と、
前記シールド下層絶縁膜の上面を覆うようにシールド導電膜を形成する工程と、
前記シールド導電膜の上面を覆うようにキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜の上面を覆うようにシールド上層絶縁膜を形成する工程と、
第１の領域において、前記シールド上層絶縁膜、前記キャパシタ絶縁膜、前記シールド導電膜および前記シールド下層絶縁膜を貫通するように第１開口部を設ける工程と、
前記第１開口部の内部にゲート電極を形成する工程と、
前記第１の領域とは異なる第２の領域に前記シールド上層絶縁膜を貫通して前記キャパシタ絶縁膜を露出させるように第２開口部を設ける工程と、
前記第２開口部に導電体を埋め込むことによってキャパシタ上側導電膜を形成する工程と、
前記ゲート電極と前記キャパシタ上側導電膜とを電気的に接続する配線膜を形成する工程とを含む、半導体装置の製造方法。
【請求項８】
基板の上面を覆うように、シールド下層絶縁膜を形成する工程と、
前記シールド下層絶縁膜の上面を覆うようにシールド導電膜を形成する工程と、
前記シールド導電膜の上面を覆うようにシールド上層絶縁膜を形成する工程と、
第１の領域において、前記シールド上層絶縁膜、前記シールド導電膜および前記シールド下層絶縁膜を貫通するように第１開口部を設ける工程と、
前記第１開口部の内部にゲート電極を形成する工程と、
前記第１の領域とは異なる第２の領域に前記シールド上層絶縁膜を貫通して前記シールド導電膜を露出させるように第２開口部を設ける工程と、
前記第２開口部の底面を覆うようにキャパシタ絶縁膜を形成する工程と、
前記第２開口部の内部に導電体を埋め込むことによってキャパシタ上側導電膜を形成する工程と、
前記ゲート電極と前記キャパシタ上側導電膜とを電気的に接続する配線膜を形成する工程とを含む、半導体装置の製造方法。
【請求項９】
前記キャパシタ絶縁膜を形成する工程は、前記ゲート電極を形成する工程より前に行ない、前記キャパシタ絶縁膜を形成する工程の際には同時に前記第１開口部の底面を覆うようにゲート絶縁膜を形成する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
基板の上面を覆うように、シールド下層絶縁膜を形成する工程と、
前記シールド下層絶縁膜の上面を覆うようにシールド導電膜を形成する工程と、
前記シールド導電膜の上面を覆うようにシールド上層絶縁膜を形成する工程と、
キャパシタを形成しようとする領域において、前記シールド上層絶縁膜を貫通して前記シールド導電膜を露出させるようにキャパシタ開口部を設ける工程と、
トランジスタを形成しようとする領域において、前記シールド上層絶縁膜、シールド導電膜およびシールド下層絶縁膜を貫通するようにトランジスタ開口部を設ける工程と、
前記キャパシタ開口部の底面を覆うようにキャパシタ絶縁膜を形成する工程と、
前記キャパシタ開口部および前記トランジスタ開口部の内部に導電体を埋め込むことによってキャパシタ上側導電膜およびゲート電極を形成するとともに前記キャパシタ上側導電膜と前記ゲート電極とを電気的に接続する配線膜を形成する工程とを含む、半導体装置の製造方法。
【請求項１１】
基板の上面を覆うように、シールド下層絶縁膜を形成する工程と、
前記シールド下層絶縁膜の上面を覆うようにシールド導電膜を形成する工程と、
前記シールド導電膜の上面を覆うようにシールド上層絶縁膜を形成する工程と、
キャパシタを形成しようとする領域およびゲート電極に接続する配線を配置しようとする領域において、前記シールド上層絶縁膜を貫通して前記シールド導電膜を露出させるように配線兼キャパシタ開口部を設ける工程と、
トランジスタを形成しようとする領域において、平面的に見て前記配線兼キャパシタ開口部と一部つながるような配置で、前記シールド上層絶縁膜、シールド導電膜およびシールド下層絶縁膜を貫通するようにトランジスタ開口部を設ける工程と、
前記トランジスタ開口部の底面を覆うようにゲート絶縁膜を形成すると同時に前記配線兼キャパシタ開口部の底面を覆うようにキャパシタ絶縁膜を形成する工程と、
前記配線兼キャパシタ開口部および前記トランジスタ開口部の内部に導電体を埋め込むことによってキャパシタ上側導電膜、ゲート電極および前記配線を一括して形成する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にＳＲＡＭ（Static Random Access Memory）に関するものである。さらにその製造方法にも関する。
【背景技術】
【０００２】
半導体装置の１種として半導体記憶装置がある。さらに半導体記憶装置の１種としてＳＲＡＭがある。ＳＲＡＭは、ワード線と１対の相補性データ線とが交差する部分に形成されるものであり、フリップフロップ回路と２個の転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とによって構成される。
【０００３】
ＳＲＡＭのメモリセルのフリップフロップ回路は、通常１対のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータで構成される。このＣＭＯＳインバータは、ｎチャネル型の駆動用ＭＩＳＦＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成される。一方、上述の転送用ＭＩＳＦＥＴはｎチャネル型で構成される。
【０００４】
ところで、近年の半導体記憶装置の大容量化に伴い、ＳＲＡＭのメモリセルの微細化が進んでいる。ＳＲＡＭのメモリセルの微細化が進むということは、メモリセルの１個当たりが占有面積が小さくなる。メモリセルの占有面積が小さくなるにつれてメモリセル内に蓄積される電荷量が減少する。この結果、たとえば、半導体記憶装置のパッケージに不純物として含まれる放射性元素からのα線が半導体記憶装置のチップの表面に照射された場合に起こるメモリセルの情報反転、すなわちいわゆる「α線ソフトエラー」が起こりやすくなる。言いかえれば、α線ソフトエラー耐性が低下する。これでは安定したメモリセルの動作が確保できなくなる。
【０００５】
α線ソフトエラー耐性を向上させるために、メモリセルのもつ容量を大きくすることが、従来から提案されている。
【０００６】
たとえば、特開２００２−２８９７０３号公報においては、１対のＣＭＯＳインバータにおいて一方のＣＭＯＳインバータの入出力部と他方のＣＭＯＳインバータのゲートとが互いにつながるように１対のローカル配線（局所配線）によってクロスカップル（交差結合）されている。クロスカップルを構成する１対のローカル配線は、異なる導電層をそれぞれエッチングして形成されたものであり、上層のローカル配線と下層のローカル配線とが互いに重なり合うように配置され、さらにこれらのローカル配線と各ローカル配線間に介在する絶縁膜（容量絶縁膜）とで容量素子が構成されている。
【特許文献１】特開２００２−２８９７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のクロスカップルを採り入れた構造では、ローカル配線を２層構造にすることになる。ますます多層化が進むシステムＬＳＩ（Large Scale Integration）内にＳＲＡＭを組み込む場合、多層配線であるがゆえに微細化が困難となる。多層配線だと、層間の電気的接続をするためのコンタクトホールが多く必要で微細加工に不向きだからである。
【０００８】
そこで、本発明は、従来に比べて構造を多層化させることなく、微細化に有利な構造でありながら容量を大きくした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に基づく半導体装置は、基板の表面に配置された素子領域と、上記素子領域に隣接する分離領域とを有し、上記分離領域はキャパシタ領域を含む。この半導体装置は、上記素子領域には電極を備え、上記分離領域には上記基板に近い方から順に配置されたシールド下層絶縁膜、シールド導電膜およびシールド上層絶縁膜を含む素子分離膜を備え、上記キャパシタ領域にはキャパシタ絶縁膜を介して上記シールド導電膜と対向するキャパシタ上側導電膜を備える。さらにこの半導体装置は、上記電極と上記キャパシタ上側導電膜とを電気的に接続する配線膜を備える。
【発明の効果】
【００１０】
本発明によれば、キャパシタ上側導電膜が、キャパシタ絶縁膜を介してシールド導電膜と対向することによって、キャパシタが構成される。キャパシタ上側導電膜は配線膜と電気的に接続されているので、この半導体装置は、このように構成されるキャパシタによって簡単な構造で十分大きな容量を確保することができる。したがって、α線ソフトエラー耐性を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
（製造方法）
図１〜図１５を参照して、本発明に基づく実施の形態１における半導体装置の製造方法について説明する。
【００１２】
図１に示すように、基板としてのシリコン基板１の上面に熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法によりシールド下層絶縁膜としてのシリコン酸化膜２を厚み５〜２０ｎｍになるように形成する。このシリコン酸化膜２の上面にＣＶＤ法によりポリシリコンからなるシールド導電膜３を厚み５０〜１５０ｎｍになるように形成する。さらに、このシールド導電膜３の上面にＣＶＤ法によりシリコン窒化膜４を厚み５〜２０ｎｍになるように形成する。さらに、このシリコン窒化膜４の上面にＣＶＤ法によりシールド上層絶縁膜としてのシリコン酸化膜５を厚み２０〜５０ｎｍになるように形成する。なお、シールド導電膜３は、ポリシリコンに代えてタングステンシリサイドのような金属シリサイドであってもよい。
【００１３】
シリコン酸化膜２、シールド導電膜３、シリコン窒化膜４およびシリコン酸化膜５からなる「絶縁膜−導電膜−絶縁膜」の積層構造体は、フィールドシールドと呼ばれる素子分離膜９１を構成するものである。この素子分離膜９１に含まれるシールド導電膜３は電気的に一定電位に設定される。たとえばグランドに接地することでゼロ電位に設定される。
【００１４】
次にリソグラフィ法およびエッチング法の組合せにより、図２に示すように、トランジスタなどの素子を形成する領域に第１開口部として開口部６を形成する。開口部６は、シールド上層絶縁膜としてのシリコン酸化膜５、キャパシタ絶縁膜としてのシリコン窒化膜４、シールド導電膜３およびシールド下層絶縁膜としてのシリコン酸化膜２を貫通するように設けられるので、図２に示すように開口部６の底面にはシリコン基板１が露出する。ＣＶＤ法、熱酸化法またはプラズマ酸化法のいずれかにより、図３に示すように、絶縁膜として厚み２〜５ｎｍのシリコン酸化膜７を形成する。シリコン酸化膜７は、開口部６の底面に露出したシリコン基板１の表面と、開口部６の側面に露出するシールド導電膜３の表面とに形成される。この絶縁膜としてはシリコン酸化膜７に代えて、ＣＶＤ法またはプラズマ窒化法により形成したシリコン窒化膜であってもよい。
【００１５】
ＣＶＤ法により、上側全体を覆うようにポリシリコンなどからなる導電膜８を形成し、ＣＭＰ（化学機械研磨）法により上面を平坦化する。その結果、導電膜８の一部が開口部６内に残り、図４に示すようになる。
【００１６】
リソグラフィ法により、図５に示すように、ゲート電極を形成するためのエッチングマスク９を形成する。図６は、図５のＶＩ−ＶＩ線に関する矢視断面図である。エッチング法により、エッチングマスク９をマスクとして導電膜８をパターニングし、図７に示すようにゲート電極１０を形成する。ゲート電極１０は、開口部６内に形成される。
【００１７】
さらにリソグラフィ法により、ＰＭＯＳ領域を覆ってＮＭＯＳ領域を露出させる注入マスク（図示せず）を形成し、少ない注入量でＮＭＯＳ領域にｎ型不純物、たとえばリンまたはヒ素をイオン注入する。その結果、図８に示すようにｎ型のＬＤＤ（Lightly Doped Drain）領域１１が形成される。図８はＮＭＯＳ領域を示しているものとする。同様に、ＮＭＯＳ領域を覆ってＰＭＯＳ領域を露出させる注入マスク（図示せず）を形成し、ＰＭＯＳ領域にｐ型不純物、たとえばボロンをイオン注入する。こうしてｐ型のＬＤＤ領域（図示せず）も形成される。
【００１８】
ＣＶＤ法により、シリコン酸化膜またはシリコン窒化膜を形成し、これに対して異方性エッチングを行なうことにより、図９に示すように、サイドウォール絶縁膜１２を形成する。リソグラフィ法により、ＰＭＯＳ領域を覆ってＮＭＯＳ領域を露出させる注入マスク（図示せず）を形成し、ＮＭＯＳ領域にｎ型不純物をイオン注入する。こうして図９に示すようにｎ型のソース／ドレイン領域１３が形成される。同様に、ＮＭＯＳ領域を覆ってＰＭＯＳ領域を露出させる注入マスク（図示せず）を形成し、ＰＭＯＳ領域にｐ型不純物をイオン注入する。こうしてｐ型のソース／ドレイン領域（図示せず）も形成される。図１０は、図９のＸ−Ｘ線に関する矢視断面図である。
【００１９】
ＣＶＤ法により、シリコン酸化膜またはシリコン窒化膜からなる絶縁膜１４で上側を覆ってからＣＭＰ法により上面を平坦化する。その結果、図１１に示すように、ゲート電極１０の両脇に凹部として残っていた部分（図９参照）を絶縁膜１４で埋めることができる。
【００２０】
図１２に示すように、キャパシタ領域となる予定の領域に開口部を有するエッチングマスク１５を形成する。この開口部は、図１２に例示するように、平面的に見てゲート電極１０に隣り合うような近傍の位置に配置される。図１２は、図１０と同じ向きに見た断面図である。また、このキャパシタ領域に対応する開口部は、ＳＲＡＭの負荷トランジスタであるＰＭＯＳＦＥＴのゲート電極と駆動トランジスタであるＮＭＯＳＦＥＴのゲート電極との間に配置される。
【００２１】
エッチングマスク１５をマスクとし、シリコン窒化膜４をストッパとしてシリコン酸化膜５をエッチングし、図１３に示すように第２開口部としての開口部１６を形成する。
【００２２】
ＣＶＤ法やスパッタ法により上側を覆うように導電膜を形成し、ＣＭＰ法により上面を平坦化する。この導電膜としては、シリコン膜、Ｗ、Ｔｉなどの金属膜、ＴｉＮ、ＴａＮなどの金属窒化膜、ＴｉＳｉ2、ＷＳｉ2、ＣｏＳｉ2などの金属シリサイドが採用可能である。その結果、図１４に示すように、開口部１６をキャパシタ上側導電膜１７で埋めることができる。さらに、この上側に導電膜を形成し、リソグラフィ法およびエッチング法の組合せによりパターニングする。こうして図１５に示すように配線膜１８が形成される。こうして、本実施の形態における半導体装置が得られる。
【００２３】
（構成）
図１５、図１６を参照して、本発明に基づく実施の形態１における半導体装置について説明する。
【００２４】
この半導体装置は、基板としてのシリコン基板１の表面に配置された素子領域と、この素子領域に隣接する分離領域とを有する。分離領域はキャパシタ領域を含む。この半導体装置は、素子領域には電極としてゲート電極１０を備える。分離領域にはシリコン基板１に近い方から順に配置されたシールド下層絶縁膜、シールド導電膜３およびシールド上層絶縁膜を含む素子分離膜９１を備える。シリコン酸化膜２がシールド下層絶縁膜に該当し、シリコン酸化膜５がシールド上層絶縁膜に該当する。キャパシタ領域にはキャパシタ絶縁膜としてのシリコン窒化膜４を介してシールド導電膜３と対向するキャパシタ上側導電膜１７を備える。さらに、ゲート電極１０とキャパシタ上側導電膜１７とを電気的に接続する配線膜１８を備える。
【００２５】
配線膜１８は、キャパシタ上側導電膜１７と少なくとも一部が重なるように配置されており、重なる領域においては、配線膜１８とキャパシタ上側導電膜１７とは電気的に接続されている。シールド上層絶縁膜の上面とキャパシタ上側導電膜１７とは高さが同一であるので、配線膜１８を上に載せることによって配線膜１８に段差が生じない。
【００２６】
この半導体装置は、平面図で見ると図１６のようになっている。図１６は、ＳＲＡＭを構成する６つのトランジスタを含んでいる。配線膜１８は、ＳＲＡＭの負荷トランジスタであるＰＭＯＳＦＥＴのゲート電極と駆動トランジスタであるＮＭＯＳＦＥＴのゲート電極とを電気的に接続する役目を果たしており、さらに同時にキャパシタ上側導電膜１７にも接続している。キャパシタ上側導電膜１７は、シリコン窒化膜４を介してシールド導電膜３（図１５参照）と対向している。
【００２７】
素子領域は、ＰＭＯＳＦＥＴ領域とＮＭＯＳＦＥＴ領域とを含む。図１６では、キャパシタ上側導電膜１７が見えている領域がキャパシタ領域である。キャパシタ領域は、平面的に見てＰＭＯＳＦＥＴ領域とＮＭＯＳＦＥＴ領域とに挟まれる位置にある。
【００２８】
キャパシタ絶縁膜としてのシリコン酸化膜７は、元々、素子分離膜９１の内部に含まれて全面に形成されていたものであるので、キャパシタ領域だけでなく、分離領域の全体に延在している。
【００２９】
（作用・効果）
キャパシタ上側導電膜１７は、シリコン窒化膜４を介してシールド導電膜３（図１５参照）と対向していることによって、キャパシタを構成する。キャパシタ上側導電膜１７は配線膜１８と電気的に接続されているので、配線膜１８に大きな容量が備わったのと同じ効果となる。この半導体装置は、このように構成されるキャパシタによって簡単な構造で十分大きな容量を確保することができるので、α線ソフトエラー耐性を向上させることができる。
【００３０】
なお、本実施の形態では、トランジスタなどの素子を形成する領域の開口部６を形成し、ゲート電極１０を形成した後にキャパシタ領域の開口部１６を形成することでキャパシタ絶縁膜としてのシリコン窒化膜４を露出させていたが、工程の順序を変えて、開口部６および開口部１６を形成してから、ゲート電極１０を形成することとしてもよい。
【００３１】
（実施の形態２）
（製造方法）
図１７〜図２２を参照して、本発明に基づく実施の形態２における半導体装置の製造方法について説明する。
【００３２】
実施の形態１では、素子分離膜９１として、シリコン酸化膜２、シールド導電膜３、シリコン窒化膜４およびシリコン酸化膜５からなる積層構造体を備えていたが、実施の形態２では、シリコン窒化膜４がなく、図１７に示すように、素子分離膜９２として、シリコン酸化膜２、シールド導電膜３およびシリコン酸化膜５からなる積層構造体を備える。この素子分離膜９２を開口し、図１７に示すように、トランジスタなどの素子を形成する領域に第１開口部としての開口部６を形成する。さらに、実施の形態１における図３〜図１２に相当する工程を行ない、図１８に示す構造を得る。すなわち、キャパシタ領域となる予定の領域に開口部を有するエッチングマスク１５が形成されている。
【００３３】
エッチングマスク１５をマスクとしてシリコン酸化膜５をエッチングし、図１９に示すように第２開口部としての開口部１６を形成する。開口部１６の底面にはシールド導電膜３が露出する。図２０に示すように、ＣＶＤ法により、絶縁膜３１を形成する。絶縁膜３１は、シリコン酸化膜またはシリコン窒化膜であってもよい。あるいは、絶縁膜３１をハフニウム酸化物などの高誘電率金属酸化膜によって構成してもよい。絶縁膜３１は、開口部１６の内面と、ゲート電極１０の上面と、シリコン酸化膜５の上面とを覆う。
【００３４】
ＣＶＤ法やスパッタ法により上側を覆うように導電膜を形成し、ＣＭＰ法により上面を平坦化する。この導電膜としては、シリコン膜、Ｗ、Ｔｉなどの金属膜、ＴｉＮ、ＴａＮなどの金属窒化膜、ＴｉＳｉ2、ＷＳｉ2、ＣｏＳｉ2などの金属シリサイドが採用可能である。その結果、図２１に示すように、開口部１６をキャパシタ上側導電膜１７で埋めることができる。さらに、この上側に導電膜を形成し、リソグラフィ法およびエッチング法の組合せによりパターニングする。こうして図２２に示すように配線膜１８が形成される。こうして、本実施の形態における半導体装置が得られる。
【００３５】
（構成）
図２２を参照して、本発明に基づく実施の形態２における半導体装置について説明する。配線膜１８は、キャパシタ上側導電膜１７と少なくとも一部が重なるように配置されており、重なる領域においては、配線膜１８とキャパシタ上側導電膜１７とは電気的に接続されている。キャパシタ上側導電膜１７は、キャパシタ絶縁膜としての絶縁膜３１を介してシールド導電膜３と対向している。
【００３６】
キャパシタ絶縁膜としての絶縁膜３１は、キャパシタ領域の開口部を設けてから形成されたものであるので、キャパシタ領域においてキャパシタ上側導電膜１７の下面と側面とを覆っている。
【００３７】
なお、図示していないが、図２２の構造のものに対して、必要に応じて、ゲート電極１０の両脇にサイドウォール絶縁膜を形成したり、ソース／ドレイン領域としてイオン注入を行なったりしたものも、本実施の形態における半導体装置に該当する。
【００３８】
（作用・効果）
キャパシタ上側導電膜１７は、絶縁膜３１を介してシールド導電膜３と対向しているため、キャパシタを構成する。キャパシタ上側導電膜１７は配線膜１８と電気的に接続されているので、配線膜１８に大きな容量が備わったのと同じ効果となる。この半導体装置は、このように構成されるキャパシタによって簡単な構造で十分大きな容量を確保することができるので、α線ソフトエラー耐性を向上させることができる。
【００３９】
実施の形態１では、キャパシタ上側導電膜１７とシールド導電膜３とによって構成されるキャパシタの容量を大きくするためには、シリコン窒化膜４（図１５参照）の膜厚は薄く設定しなければならなかった。一方、実施の形態１では開口部１６を形成する際にシリコン窒化膜４をエッチングストッパとしている。このときエッチングストッパであるシリコン窒化膜４がエッチングによって貫通されてしまわないようにするため、シリコン窒化膜４自体に十分な厚みが必要となる。このような要請からシリコン窒化膜４を厚くすると、キャパシタ上側導電膜１７とシールド導電膜３とによって構成されるキャパシタの容量が小さくなってしまう。特に微細化が進んでキャパシタの面積が小さくなった場合、容量が十分に確保できない場合があった。
【００４０】
しかし、本実施の形態では、絶縁膜３１は、開口部１６を形成した後から形成するものであるので、任意に薄く設定することができる。したがって、絶縁膜３１を薄くすることによってキャパシタの容量を増大させることができる。その結果、α線ソフトエラー耐性を向上させることができる。
【００４１】
本実施の形態でも、実施の形態１と同様に、シールド上層絶縁膜の上面とキャパシタ上側導電膜１７とは高さが同一であるので、配線膜１８を上に載せることによって配線膜１８に段差が生じない。
【００４２】
なお、本実施の形態では、トランジスタなどの素子を形成する領域の開口部６を形成し、ゲート電極１０を形成してからキャパシタ領域の開口部１６を形成して絶縁膜３１を形成していたが、工程の順序を変えて、開口部６を形成し、キャパシタ領域の開口部１６を形成し、開口部６および開口部１６の両方の内面を覆うように絶縁膜３１を形成してから、ゲート電極１０を形成することとしてもよい。このようにすれば、絶縁膜３１は、キャパシタ領域ではキャパシタ絶縁膜の役割を果たし、トランジスタなどの素子を形成する領域では、ゲート絶縁膜の役割を果たすようになる。
【００４３】
（実施の形態３）
（製造方法）
図２３〜図３０を参照して、本発明に基づく実施の形態３における半導体装置の製造方法について説明する。実施の形態１，２では、開口部１６をゲート電極１０形成後に形成していたが、開口部１６はゲート電極１０形成前に形成してもよい。本実施の形態では、開口部１６を先に形成する例を示す。
【００４４】
図２３に示すように素子分離膜９２の上面を、キャパシタ領域となる予定の領域に開口部を有するエッチングマスク１５で覆う。エッチングマスク１５をマスクとしてシリコン酸化膜５をエッチングし、図２４に示すようにキャパシタ開口部としての開口部１６を形成する。開口部１６の底面にはシールド導電膜３が露出する。エッチングマスク４１で上側を覆い、リソグラフィ法により、図２５に示すように、エッチングマスク４１のうちトランジスタなどの素子を形成する領域に開口部を形成する。このエッチングマスク４１をマスクとして図２６に示すように開口部６を形成する。開口部６はトランジスタ開口部に該当する。開口部６は、シールド上層絶縁膜としてのシリコン酸化膜５、シールド導電膜３およびシールド下層絶縁膜としてのシリコン酸化膜２を貫通するように設けられるので、図２６に示すように開口部６の底面にはシリコン基板１が露出する。図２７に示すように、ＣＶＤ法、熱酸化法などにより、シリコン酸化膜７を形成する。シリコン酸化膜７に代えて、シリコン窒化膜、金属酸化膜であってもよい。
【００４５】
ＣＶＤ法により、図２８に示すように、上側全体を覆うようにポリシリコンなどからなる導電膜６０を厚み１００〜２５０ｎｍになるように形成する。導電膜６０としては、ポリシリコンに代えて、Ｗ、Ｒｕなどの金属膜や、ＴｉＮ膜などの金属窒化膜や、ＴｉＳｉＮなどの金属とシリコンと窒素との化合物であってもよい。この導電膜６０に対して、リソグラフィ法およびエッチング法を行ない、ゲート電極を形成する。エッチング後の様子を図２９、図３０に示す。図３０は、図２９のＸＸＸ―ＸＸＸ線に関する矢視端面図である。図２８に示した導電膜６０のうちエッチング後に残った部分が導電膜６１である。導電膜６１は、ゲート電極の役割を果たす部分６１ａと、キャパシタ上側導電膜の役割を果たす部分６１ｂと、これらを電気的に接続する配線となる部分６１ｃとを含む。部分６１ａは、実施の形態１，２におけるゲート電極１０に相当する。
【００４６】
この導電膜６１をポリシリコンで形成する場合、抵抗低減のために、サリサイド法によって上面をシリサイド化してもよい。
【００４７】
（構成）
図２９、図３０を参照して、本発明に基づく実施の形態３における半導体装置について説明する。この半導体装置においては、ゲート電極とキャパシタ上側導電膜と配線とが一体物として、導電膜６１によって形作られている。
【００４８】
なお、図２９、図３０では、図示していないが、この構造のものに対して、必要に応じて、ゲート電極の両脇にサイドウォール絶縁膜を形成したり、ソース／ドレイン領域としてイオン注入を行なったりしたものも、本実施の形態における半導体装置に該当する。
【００４９】
（作用・効果）
本実施の形態でも、実施の形態１，２と同様にキャパシタを増大させることができ、その結果、α線ソフトエラー耐性を向上させることができる。本実施の形態では、実施の形態１，２に比べて微細化の観点からは不利であるが、ゲート電極の部分とキャパシタ上側導電膜の部分と配線の部分とを１つのエッチング工程で一括して形成することができるので、工程数低減の観点からは有利である。
【００５０】
（実施の形態４）
実施の形態１〜３では、キャパシタ領域にキャパシタ上側導電膜として導電膜を配置することで、容量増大を図っていたが、キャパシタ領域だけでなく配線全体を用いてフィールドシールドのシールド導電膜３との間でキャパシタを構成するようにしてもよい。本実施の形態では、その例を示す。
【００５１】
（製造方法）
図３１〜図４６を参照して、本発明に基づく実施の形態４における半導体装置の製造方法について説明する。
【００５２】
図３１、図３２に示すように、素子分離膜９２の上面にエッチングマスク５１を形成し、パターニングする。図３２は、図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に関する矢視端面図である。素子分離膜９２は、実施の形態２で説明したものと同様である。エッチングマスク５１には、図３１に示すように、キャパシタ領域と配線とを兼ねる領域の開口部が設けられる。この配線の通り道となる部分は、ＳＲＡＭのＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを接続する役割を果たすがキャパシタ上側導電膜をも兼ねるので、容量を大きくするために幅が広くなっている。エッチングマスク５１をマスクとしてシリコン酸化膜５をエッチングし、図３３、図３４に示すように、配線兼キャパシタ開口部としての開口部５２を形成する。図３４は、図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に関する矢視端面図である。エッチングマスク５１を除去した後、図３５、図３６に示すように、エッチングマスク５３を形成し、パターニングする。図３６は、図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に関する矢視端面図である。エッチングマスク５３の開口部は、トランジスタなどの素子を形成する領域に相当するものである。この開口部の底面としては、シリコン酸化膜５が露出している。ただし、一部ではシールド導電膜３が露出している。この開口部の領域は、平面的に見て先ほどの配線兼キャパシタ開口部と一部つながるような配置となっている。エッチングマスク５３をマスクとしてエッチングを行ない、図３７、図３８に示すように、トランジスタ開口部としての開口部５４を設ける。このエッチングは、シールド上層絶縁膜としてのシリコン酸化膜５、シールド導電膜３およびシールド下層絶縁膜としてのシリコン酸化膜２を貫通するように行なわれるので、開口部５４の底面にはシリコン基板１が露出する。図３８は、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に関する矢視端面図である。
【００５３】
ＣＶＤ法または熱酸化法により、図３９に示すように、絶縁膜５５ａ，５５ｂ，５５ｃを形成する。絶縁膜５５ａ，５５ｂ，５５ｃとしては、たとえば、シリコン酸化膜、シリコン窒化膜、金属酸化膜が採用可能である。
【００５４】
ＣＶＤ法またはＰＶＤ（Physical Vapor Deposition）法により、上側の全面に導電膜を形成する。導電膜としては、たとえば、ポリシリコン膜、金属窒化膜、金属シリサイド膜、金属とシリコンと窒素との化合物の膜が採用可能である。この導電膜をＣＭＰ法により平坦化し、図４０、図４１に示すように、導電膜６２が凹部に充填された形とする。図４１は、図４０のＸＬＩ−ＸＬＩ線に関する矢視断面図である。
【００５５】
リソグラフィ法により、図４２、図４３に示すように、エッチングマスク５７を形成する。図４３は、図４２のＸＬＩＩＩ−ＸＬＩＩＩ線に関する矢視断面図である。このエッチングマスク５７をマスクとして導電膜６２をエッチングし、図４４〜図４６に示す構造を得る。図４５は、図４４のＸＬＶ−ＸＬＶ線に関する矢視端面図である。図４６は、図４４のＸＬＶＩ−ＸＬＶＩ線に関する矢視断面図である。導電膜６２のうちエッチング後に残った部分が導電膜６３となる。導電膜６３は、ゲート電極の役割を果たす部分６３ａと、配線兼キャパシタ上側導電膜の役割を果たす部分６３ｂとを含む。部分６３ａは、実施の形態１，２におけるゲート電極１０に相当する。
【００５６】
（構成）
図４４〜図４６を参照して、本発明に基づく実施の形態４における半導体装置について説明する。この半導体装置においては、ゲート電極とキャパシタ上側導電膜と配線とが一体物として、導電膜６３によって形作られている。
【００５７】
この半導体装置においては、シールド上層絶縁膜の上面とキャパシタ上側導電膜の役割を果たす部分６３ｂの上面とは高さが同一である。
【００５８】
なお、図４４〜図４６では、図示していないが、この構造のものに対して、必要に応じて、ゲート電極の両脇にサイドウォール絶縁膜を形成したり、ソース／ドレイン領域としてイオン注入を行なったりしたものも、本実施の形態における半導体装置に該当する。
【００５９】
（作用・効果）
本実施の形態では、素子分離膜上で配線が占める領域をそのままキャパシタ領域とすることができ、配線がそのままキャパシタ上側導電膜を兼ねる構造とすることができるので、キャパシタとしての容量を飛躍的に増大させることができる。したがって、α線ソフトエラー耐性を高めることができる。
【００６０】
この半導体装置においては、シールド上層絶縁膜の上面とキャパシタ上側導電膜の役割を果たす部分６３ｂの上面とは高さが同一であって、なおかつ、配線膜とキャパシタ上側導電膜とが兼用されているので、上面を完全に平坦にすることができる。
【００６１】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００６２】
【図１】本発明に基づく実施の形態１における半導体装置の製造方法の第１の工程の説明図である。
【図２】本発明に基づく実施の形態１における半導体装置の製造方法の第２の工程の説明図である。
【図３】本発明に基づく実施の形態１における半導体装置の製造方法の第３の工程の説明図である。
【図４】本発明に基づく実施の形態１における半導体装置の製造方法の第４の工程の説明図である。
【図５】本発明に基づく実施の形態１における半導体装置の製造方法の第５の工程の説明図である。
【図６】本発明に基づく実施の形態１における半導体装置の製造方法の第６の工程の説明図である。
【図７】本発明に基づく実施の形態１における半導体装置の製造方法の第７の工程の説明図である。
【図８】本発明に基づく実施の形態１における半導体装置の製造方法の第８の工程の説明図である。
【図９】本発明に基づく実施の形態１における半導体装置の製造方法の第９の工程の説明図である。
【図１０】図９におけるＸ−Ｘ線に関する矢視断面図である。
【図１１】本発明に基づく実施の形態１における半導体装置の製造方法の第１０の工程の説明図である。
【図１２】本発明に基づく実施の形態１における半導体装置の製造方法の第１１の工程の説明図である。
【図１３】本発明に基づく実施の形態１における半導体装置の製造方法の第１２の工程の説明図である。
【図１４】本発明に基づく実施の形態１における半導体装置の製造方法の第１３の工程の説明図である。
【図１５】本発明に基づく実施の形態１における半導体装置の断面図である。
【図１６】本発明に基づく実施の形態１における半導体装置の平面図である。
【図１７】本発明に基づく実施の形態２における半導体装置の製造方法の第１の工程の説明図である。
【図１８】本発明に基づく実施の形態２における半導体装置の製造方法の第２の工程の説明図である。
【図１９】本発明に基づく実施の形態２における半導体装置の製造方法の第３の工程の説明図である。
【図２０】本発明に基づく実施の形態２における半導体装置の製造方法の第４の工程の説明図である。
【図２１】本発明に基づく実施の形態２における半導体装置の製造方法の第５の工程の説明図である。
【図２２】本発明に基づく実施の形態２における半導体装置の製造方法の第６の工程の説明図である。
【図２３】本発明に基づく実施の形態３における半導体装置の製造方法の第１の工程の説明図である。
【図２４】本発明に基づく実施の形態３における半導体装置の製造方法の第２の工程の説明図である。
【図２５】本発明に基づく実施の形態３における半導体装置の製造方法の第３の工程の説明図である。
【図２６】本発明に基づく実施の形態３における半導体装置の製造方法の第４の工程の説明図である。
【図２７】本発明に基づく実施の形態３における半導体装置の製造方法の第５の工程の説明図である。
【図２８】本発明に基づく実施の形態３における半導体装置の製造方法の第６の工程の説明図である。
【図２９】本発明に基づく実施の形態３における半導体装置の断面図である。
【図３０】図２９におけるＸＸＸ―ＸＸＸ線に関する矢視端面図である。
【図３１】本発明に基づく実施の形態４における半導体装置の製造方法の第１の工程の説明図である。
【図３２】図３１におけるＸＸＸＩＩ―ＸＸＸＩＩ線に関する矢視端面図である。
【図３３】本発明に基づく実施の形態４における半導体装置の製造方法の第２の工程の説明図である。
【図３４】図３３におけるＸＸＸＩＶ−ＸＸＸＩＶ線に関する矢視端面図である。
【図３５】本発明に基づく実施の形態４における半導体装置の製造方法の第３の工程の説明図である。
【図３６】図３５におけるＸＸＸＶＩ−ＸＸＸＶＩ線に関する矢視端面図である。
【図３７】本発明に基づく実施の形態４における半導体装置の製造方法の第４の工程の説明図である。
【図３８】図３７におけるＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に関する矢視端面図である。
【図３９】本発明に基づく実施の形態４における半導体装置の製造方法の第５の工程の説明図である。
【図４０】本発明に基づく実施の形態４における半導体装置の製造方法の第６の工程の説明図である。
【図４１】図４０におけるＸＬＩ−ＸＬＩ線に関する矢視断面図である。
【図４２】本発明に基づく実施の形態４における半導体装置の製造方法の第７の工程の説明図である。
【図４３】図４２におけるＸＬＩＩＩ−ＸＬＩＩＩ線に関する矢視断面図である。
【図４４】本発明に基づく実施の形態４における半導体装置の製造方法の第８の工程の説明図である。
【図４５】図４４におけるＸＬＶ−ＸＬＶ線に関する矢視端面図である。
【図４６】図４４におけるＸＬＶＩ−ＸＬＶＩ線に関する矢視断面図である。
【符号の説明】
【００６３】
１  シリコン基板、２  シリコン酸化膜、３  シールド導電膜、４  シリコン窒化膜、５  シリコン酸化膜、６  （トランジスタを形成するための）開口部、７，５５ａ，５５ｂ，５５ｃ  （ゲート絶縁膜などの）シリコン酸化膜、８  導電膜、９  エッチングマスク、１０  ゲート電極、１１  ＬＤＤ領域、１２  サイドウォール絶縁膜、１３  ソース／ドレイン領域、１４  絶縁膜、１５，４１，５１，５３，５７  エッチングマスク、１６  開口部、１７  キャパシタ上側導電膜、１８  配線膜、３１  絶縁膜、５２  （キャパシタ領域および配線領域に対応する）開口部、５４  （トランジスタ領域に対応する）開口部、５８  配線、６０，６１，６２，６３  導電膜、６１ａ，６３ａ  （ゲート電極となる）部分、６１ｂ  （キャパシタ上側導電膜となる）部分、６１ｃ  （配線となる）部分、６３ｂ  （配線兼キャパシタ上側導電膜となる）部分、９１，９２  素子分離膜。
【図１】
2005057210.tif 000003
【図２】
2005057210.tif 000004
【図３】
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【図４】
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【図５】
2005057210.tif 000007
【図６】
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【図７】
2005057210.tif 000009
【図８】
2005057210.tif 000010
【図９】
2005057210.tif 000011
【図１０】
2005057210.tif 000012
【図１１】
2005057210.tif 000013
【図１２】
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【図１３】
2005057210.tif 000015
【図１４】
2005057210.tif 000016
【図１５】
2005057210.tif 000017
【図１６】
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【図１７】
2005057210.tif 000019
【図１８】
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【図１９】
2005057210.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2005057210.tif 000037
【図３６】
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【図３７】
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【図３８】
2005057210.tif 000040
【図３９】
2005057210.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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