(57)【要約】      （修正有）【課題】テストモード動作を有するマルチサンプル読みだし回路の提供。【解決手段】不揮発性メモリと、通常モードでの動作中に該メモリに対してマルチサンプル読み出し操作を実行する読み出し回路110とを含む、データ記憶装置。該読み出し回路110は、単一ビット（例えば符号ビット）を示す出力を有するディジタルカウンタ120を含む。該読み出し回路110は、テストモード中に外部装置（例えばメモリテスタ）がディジタルカウンタの入力にテストクロックパルスを供給することを可能にする。該テストクロックパルスをカウントしてディジタルカウンタの状態を判定することができる。【選択図】図１
2005141896.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ(412)と、
単一ビットを示す出力を有するディジタルカウンタ(120)を含み、通常モードでの動作中に前記メモリに対してマルチサンプル読み出し操作を実行する、読み出し回路(110)と
を備えており、
該読み出し回路が、テストモードでの動作中に前記ディジタルカウンタにテストクロックパルスを加えることを可能にし、
これにより、前記テストクロックパルスをカウントして前記ディジタルカウンタの状態を判定することを可能にする、
データ記憶装置(410)。
【請求項２】
前記読み出し回路が、前記マルチサンプル読み出し操作を実行するためのディジタルセンス増幅器(114)を含み、前記通常モードでの動作中に前記ディジタルセンス増幅器の出力が前記ディジタルカウンタ(120)の入力に接続される、請求項１に記載の装置。
【請求項３】
前記マルチサンプル読み出し操作の実行が、前記ディジタルセンス増幅器を使用して第１のサンプルを取得して(220)前記ディジタルカウンタの状態が該第１のサンプルの結果を表すようにすること、前記ディジタルセンス増幅器を使用して基準カウントを確定すること(240〜250)、及び前記ディジタルカウンタの状態を前記基準カウントと比較すること(230)を含む、請求項２に記載の装置。
【請求項４】
前記読み出し回路がサンプルホールド回路(118)を含み、該サンプルホールド回路と前記ディジタルカウンタとの間で前記ディジタルカウンタの状態を転送してその状態の符号を反転させる、請求項３に記載の装置。
【請求項５】
前記ディジタルセンス増幅器が、選択されたメモリデバイスに記憶されている論理値によって決まる割合で電荷を積分する積分器を含み、前記ディジタルカウンタの状態が、その積分時間に比例した割合で変化する、請求項２に記載の装置。
【請求項６】
前記単一ビットが前記ディジタルカウントの符号ビットである、請求項１に記載の装置。
【請求項７】
前記不揮発性メモリが、複数のメモリセル(414)の抵抗クロスポイントアレイ(412)を含む、請求項１に記載の装置。
【請求項８】
前記不揮発性メモリが、ＭＲＡＭを含む、請求項１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスの読み出し回路に関するものである。
【背景技術】
【０００２】
マルチサンプル読み出し操作は、一部の不揮発性メモリデバイスにおいて実行可能である。抵抗クロスポイントアレイをなす複数の不揮発性メモリセルの例について考察する。マルチサンプル読み出し操作は、メモリセルの第１のサンプルを取得し、次いで１つ又は２つ以上の後続サンプルを取得することにより、アレイ内の選択されたメモリセルについて実行することが可能である。第１のサンプルは、選択メモリセルに記憶されている論理値に対応する値を生成する。後続サンプルは、基準値を生成するために利用される。第１のサンプル値と基準値の比較により、第１のサンプル値が論理「１」に対応するか論理「０」に対応するかが明らかになる。
【０００３】
第１のサンプル値が外部の基準と比較されるのではないため、このマルチサンプル読み出し操作は、自己参照（self-referencing）とみなされる。自己参照読み出し操作は、一般に、読み出し値が外部の基準値と比較される読み出し操作よりも信頼性が高い傾向を有する。更に、一部のクロスポイントメモリセルアレイの作製上の制限に起因して、大規模アレイ内の全てのメモリセルについて単一の基準値を求めるのが困難となる可能性がある。
【０００４】
ディジタルセンス増幅器を利用して、不揮発性メモリに対するマルチサンプル読み出し操作を実行することが可能である。積分器及びディジタルカウンタを含むディジタルセンス増幅器の例について考察する。センス操作は、選択されたメモリセルの論理状態によって決まる割合で電荷を積分すること、及び電荷がしきい値に達する時間を測定することを伴う（第１のサンプルが１つ又は２つ以上のセンス操作を含む可能性がある）。この時間は、クロックパルスをカウントするディジタルカウンタを用いて測定される。次いで、そのクロックパルスのカウントから基準カウントが減算される（自己参照操作では、基準カウントを生成するために１つ又は２つ以上のサンプルが取得される）。CNT0＜CNTR＜CNT1の場合、カウントの最上位ビットは、選択されたメモリセルに当初記憶されていた論理値が論理「１」と論理「０」の何れであるかを示している（CNTRは基準カウント、CNT0は論理0に対応するカウント、CNT1は論理1に対応するカウント）。
【０００５】
一部のディジタルセンス増幅器には、カウントの最上位ビットだけしか出力しないものもある。ディジタルカウンタの完全な内容は利用可能とはならない。
【０００６】
しかし、抵抗クロスポイントアレイのテスト中に、最上位ビットの符号だけでなくディジタルカウンタの内容を知ることが有用となる可能性がある。読み出し操作の終了時のカウントを利用して、Ｓ／Ｎ比（ＳＮＲ）を求めることが可能である。ＳＮＲは、ディジタル増幅器から出力される信号と該信号が取得されるディジタル増幅器内で発生するノイズとの比率として測定されるため、信頼性の尺度となる。
【０００７】
マルチサンプル読み出し操作の終了時にディジタルカウンタの内容を判定する能力を有することが望ましい。また該能力を最小限の回路を用いて追加することが望ましい。回路を追加するとメモリのコストが増大するからである。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明の一実施形態によれば、データ記憶装置は、不揮発性メモリと、通常モードでの動作中に該メモリに対してマルチサンプル読み出し操作を実行するための読み出し回路とを含む。該読み出し回路は、単一ビットを表す出力を有するディジタルカウンタを含む。該読み出し回路は、テストモード中にディジタルカウンタにテストクロックパルスを加えることを可能にする。該テストクロックパルスをカウントすることにより、ディジタルカウンタの状態を判定することができる。
【０００９】
本発明の他の特徴及び利点については、例証のため本発明の原理を例示した図面に関連してなされる下記の詳細な説明から明らかとなろう。
【発明を実施するための最良の形態】
【００１０】
例証のため図示するように、本発明は、不揮発性メモリに対するマルチサンプル読み出し操作を実行するためのディジタルセンス増幅器を含む読み出し回路において実施される。不揮発性メモリは特定のタイプには制限されない。以下では、磁気ランダムアクセスメモリ（ＭＲＡＭ）を含む例が利用されるが、読み出し回路がＭＲＡＭに制限されることはない。読み出し回路は、相変化メモリ、ポリマメモリ、及び分子メモリのアレイを含む（但しこれらには制限されない）他のタイプの抵抗クロスポイントランダムアクセスメモリアレイに利用することが可能である。読み出し回路はまた、抵抗クロスポイントアンチヒューズ追記型メモリ（resistive cross point anti-fuse write once memory）という形態に利用することが可能である。
【００１１】
ディジタルセンス増幅器は特定のタイプには制限されない。例えば、本出願人の米国特許第6,188,615号明細書を参照されたい。
【００１２】
図１を参照すると、不揮発性メモリデバイス112に結合された読み出し回路110が例示されている。読み出し回路110は、メモリデバイス112に直接接続することもできるし、又は、メモリデバイス112に間接的に結合することも可能である。例えばメモリデバイス112が大規模メモリセルアレイの一部である場合に、該メモリデバイス112に読み出し回路110を間接的に結合することが可能である。
【００１３】
読み出し回路110には、ディジタルセンス増幅器114、制御ゲート116、サンプル／ホールド回路（Ｓ／Ｈ）118、及びディジタルカウンタ120が含まれている。リセット信号をアサートすると、ディジタルカウンタ120の状態が0にセットされる。プリセット信号をアサートすると、Ｓ／Ｈ118の状態がディジタルカウンタ120にロードされる。Ｓ／Ｈ信号をアサートすると、ディジタルカウンタ120の状態がＳ／Ｈ118にロードされる。反転信号をアサートすると、Ｓ／Ｈ118がその状態の符号を変化させる。シーケンス論理回路122によって、これらの信号を適切な時間にアサートすることが可能である。
【００１４】
読み出し回路110は、通常モード及びテストモードで動作することが可能である。通常モードでの動作中、制御ゲート116は、ディジタルセンス増幅器114の出力をディジタルカウンタ120の入力に接続する。テストモードでの動作中、制御ゲート116は、ディジタルセンス増幅器114の出力を切断し、代わりに、外部信号源（不図示）によりディジタルカウンタ120の入力にテストクロックパルス（CLKT）を供給できるようにする。
【００１５】
制御ゲート116は、特定の実施例に制限されない。しかし、図１には、単純な実施例が例示されている。図１の制御ゲート116には、NORゲート116a及びNANDゲート106bが含まれている。NORゲート116aの第１の入力は、動作モードを表す信号（MOD）を受信するようになっている。NORゲート116aの第２の入力は、ディジタルセンス増幅器114の出力に接続されている。NANDゲート116bの第１の入力は、NORゲート116aの出力に接続されている。NORゲート116aの第２の入力は、外部信号源からのテストクロックパルス（CLKT）を受信するようになっている。NANDゲート116bの出力は、ディジタルカウンタ120の入力に接続されている。
【００１６】
（信号MODにより）通常モードでの動作が指令されると、マルチサンプル読み出し操作が実行される。マルチサンプル読み出し操作は、次のように実行することが可能である。メモリデバイス112の第１のサンプルが取得される。ディジタルセンス増幅器114がメモリデバイス112の状態をセンスし、一連のクロックパルス（CLKS）を送出し、該クロックパルスの数がメモリデバイス112の状態を表すものとなる。制御ゲート116は、センスクロックパルス（CLKS）をディジタルカウンタ120の入力に送る。ディジタルカウンタ120は、クロック（CLKS）数をカウントする。センス動作の終了時に、ディジタルカウンタ120に記憶されているカウントは、メモリデバイス112に記憶されている論理値を表す。
【００１７】
第１のサンプルの期間中に、更なる読み出し操作を実行することが可能である。ディジタルカウンタは、これらの読み出し操作の結果の現在の和を保存する。
【００１８】
次いで、少なくとも１つの追加サンプルを取得して基準カウントを決定する。各追加サンプルは、メモリデバイス112への既知の値の書き込み及びメモリデバイス112の対応する状態のセンスを伴う可能性がある。ディジタルセンス増幅器114は、一連のセンスクロックパルス（CLKS）を生成し、該センスクロックパルスを制御ゲート116がディジタルカウンタ120の入力へ送る。
【００１９】
これらの追加サンプルの期間中、センスクロックパルス（CLKS）によって、ディジタルカウンタ120のカウントが減少する。こうして、記憶されている論理値を表すカウントから基準カウントが減算される。
【００２０】
マルチサンプル読み出し操作の終了時に、ディジタルカウンタ120の符号ビットが検査される。該符号ビットは、第１のサンプルの期間中に論理「１」と論理「０」の何れがセンスされたかを表す。
【００２１】
代替的には、ディジタルセンス増幅器114は、第１のサンプルを取得し、そのカウントを保管し、次いで少なくとも１つの追加サンプルを取得して基準カウントを確定し、更に、記憶されているカウントを基準カウントと比較する。その比較結果の出力は、ディジタルカウンタ120の符号ビットに相当する。
【００２２】
マルチサンプル読み出し操作は、第１のサンプルの期間中にセンスされた論理値が上書きされるため、破壊的なものである。従って、読み出し操作の終了時に、その論理値がメモリデバイス112に書き戻される。図２には、典型的な３サンプル読み出し操作が例示されており、これについて以下で説明する。
【００２３】
マルチサンプル読み出し操作の終了時に、読み出し回路110は、カウントの符号ビットを出力するが、ディジタルカウンタ120の全カウントを出力するわけではない。しかし、テストモードで動作する場合には、読み出し回路110は、全カウントの確認を可能にする。
【００２４】
図２を参照すると、３サンプル読み出し操作が示されている。読み出し回路110は、３サンプル読み出し操作に制限されるものではない。２つのサンプルを取得することもできるし、又は４つ以上のサンプルを取得することも可能である。３サンプル読み出し操作は、単に一例として提示したものである。
【００２５】
リセット信号をアサートすると、カウンタ120は０にリセットされる（210）。メモリデバイス112の第１のサンプルは、メモリデバイス112に対する２つの連続したセンス操作を実行することにより取得される（220）。第１のセンス操作中に、ディジタルセンス増幅器114は、センスクロックパルス（CLKS）をディジタルカウンタ120に送る。センスクロックパルス（CLKS）の数は、メモリデバイス112に記憶されている論理値を表している。第２のセンス操作中に、ディジタルセンス増幅器114は、もう一度、センスクロックパルスをディジタルカウンタ120に送る。追加パルス数は、メモリデバイス112に記憶されている論理値を表す。ディジタルカウンタ120のカウントは、各センス操作毎にリセットされないので、累積値である。この時点で、ディジタルカウンタ120のカウントは、第１及び第２のセンス操作中に発生するパルス数を表している。
【００２６】
ディジタルカウンタ120の内容は、Ｓ／Ｈ118に転送され、更に、Ｓ／Ｈ118によって、その負の値がディジタルカウンタ120に戻される。従って、ディジタルカウンタ120の符号ビットは、負に反転される（230）。
【００２７】
第２のサンプルが取得される（240）。第１の論理値がメモリデバイス112に書き込まれ、センス操作が実行される。第２のサンプルの期間中に発生するセンスクロックパルス（CLKS）の数は、第１の論理値を表す。これらのセンスクロックパルス（CLKS）の各々によりディジタルカウンタ120がカウントアップする（負のカウントが正寄りになる）。第２のサンプルの終了時、カウントは、第１の論理値を表すパルス数だけ増大する。
【００２８】
第３のサンプルが取得される（250）。第２の論理値がメモリデバイス112に書き込まれ、センス操作が実行される。第３のサンプルの期間中に発生するセンスクロックパルス（CLKS）の数は、第２の論理値を表す。これらのセンスクロックパルス（CLKS）の各々によりディジタルカウンタ120がカウントアップする。第３のサンプルの終了時、ディジタルカウンタの値は、−CNTread1−CNTread2＋CNTlogic1＋CNTlogic2になる。
【００２９】
カウントの最上位ビットは、第１のサンプルの期間中にセンスされた論理値を表している。
【００３０】
ここで磁気トンネル接合の一例について考察する。磁気トンネル接合は、第１の論理値に対応する初期抵抗Rを有する。この論理値を表すカウントは（理想的には）Xである。抵抗R（1＋TMR）は、第２の論理値に対応し、及びカウントX＋Y（但しY＞0）で表され、TMRは、磁気トンネル接合のトンネリング磁気抵抗比である。表１は、３サンプル読み出し操作における様々なポイントにおけるディジタルカウンタ120の状態を要約したものである。第３のサンプルの終了時に、ディジタルカウンタ120の状態は正の符号を有している（Y＞0のため）。これは、メモリデバイス112に当初に第１の論理値が記憶されていたことを表している。メモリデバイス112に当初に第２の論理値が記憶されていた場合には、第３のサンプルの終了時におけるディジタルカウンタの状態は-Yになったであろうし、符号ビットは負になったであろう。
【００３１】
（表１）
操作                      カウンタ状態
センス１,サンプル１          X
センス２,サンプル１         2X
符号の変更                −2X
センス,サンプル２          −X
センス,サンプル３            Y
初期論理値が上書きされるため、このマルチサンプル読み出し操作は破壊的なものである。よって、初期論理値が、第３のサンプルの期間中に書き込まれた論理値と異なる場合に、初期論理値が復元される（260）。
【００３２】
異なるテストモードを選択することができる。異なるテストモードは、マルチサンプル読み出し操作の異なる段階でディジタルカウントを判定するものとなる。
【００３３】
テストモード中に、ディジタルカウンタ120の内容がＳ／Ｈ118に転送され、更にＳ／Ｈ118により、その負の値がディジタルカウンタ120に戻される。外部信号源が、ディジタルカウンタ120の入力にテストクロックパルス（CLKT）を供給し、これにより、ディジタルカウンタ120がカウントアップする。テストクロックパルス（CLKT）は、符号が変化したことを符号ビットが示す（すなわちカウントが０になる）まで供給される。テストクロックパルス（CLKT）は符号ビットが変化するまでカウントされる。テストクロックパルス（CLKT）のカウントは、テストモードの開始時にＳ／Ｈ118に転送されたカウントに等しい。元のカウントは、Ｓ／Ｈ118の内容をディジタルカウンタ120に戻すことによりディジタルカウンタ120に復元させることが可能である。
【００３４】
次いで、図３aを参照すると、例示としてのテストモードＡが示されている。該テストモードＡは、マルチサンプル読み出し操作の実施後に指令される。テストモードＡの目的は、読み出し操作の終了時におけるディジタルカウンタ120の状態を判定することにある。
【００３５】
外部信号源が、ディジタルカウンタ120の入力に、全部でNTのテストクロックパルス（CLKT）を供給し（310）、これによりカウントCNTがNTだけ増大する。CNTは、マルチサンプル読み出し操作の終了時におけるディジタルカウンタ120のカウントであり、NTは、センスすることが可能な最大の負カウントよりも大きいと仮定されるカウント数である。NTがディジタルカウンタ120の内容に加算されると、結果的に得られるカウントは必ず正になる（すなわちＭＳＢ（最上位ビット）は必ず０になる）。
【００３６】
カウントCNT＋NTは、Ｓ／Ｈ118にコピーされる（312）。ディジタルカウンタは、次いで、Ｓ／Ｈ118に記憶されている状態の負値でプリセットされる（314）。
【００３７】
ディジタルカウンタ120の状態が変化したことを符号ビットが示すまで、外部信号源がディジタルカウンタ120の入力にテストクロックパルスを供給しカウントする（316）。この追加のパルス数をΔnTと示す。
【００３８】
マージンの量が計算される（318）。マージンの量は、ΔnT＜NTの場合にはm＝NT−CNTとして、ΔnT＞NTの場合にはn＝CNT−NT CNTとして計算することができる。「m」の補間は、ＭＳＢが「０」である符号ビットのマージンであり、「n」は、「１」である符号ビットのマージンである。
【００３９】
これらのマージンは、ディジタルセンス増幅器114から出力される信号を表している。該マージンが大きくなるほど、マルチサンプル読み出し操作によって発生したセンス信号が大きくなる。基準ビットを書き込まずにセンス操作を実行することにより、マルチサンプル読み出し操作のノイズ測定を実行することが可能である。ノイズ検知からの出力の理想的なマージン値は、１又は０に等しい「m」又は「n」となる。ディジタルセンス増幅器116のノイズ特性を解明するには、おそらく数百又は数千のノイズ検知操作が実行されることになり、「n_noise」及び「m_noise」の値は、センス操作中にセンスカウントに影響を及ぼす様々なノイズ源に起因して、「１」又は「０」を超える可能性がある。ディジタルセンス増幅器114のＳ／Ｎ比は、「０」のＭＳＢについてのＳ／Ｎ比を定義するにはセンスマージン「m」をノイズ検知マージン「m_noise」で除算した比として、及び「１」のＭＳＢについてのＳ／Ｎ比を定義するにはセンスマージン「n」をノイズ検知マージン「n_noise」で除算した比として、定義することが可能である。
【００４０】
次いで、図３ｂを参照すると、例示的なテストモードＢが示されている。テストモードＢは、マルチサンプル読み出し操作の実行後に指令される。テストモードＢの目的は、マルチサンプル読み出し操作の終了時におけるディジタルカウンタ120の値を判定することにある。
【００４１】
符号ビットが検査される（350）。符号ビットが負の値を示している場合には、外部信号源は、ディジタルカウンタ120がカウントアップして０に達するまでディジタルカウンタ120にテストクロックパルス（CLKT）を供給する（352）。外部信号源は、ディジタルカウンタの状態が０に達したことを符号ビットが示すまで、テストクロックパルス（CLKT）を供給し、カウントする。
【００４２】
符号ビットが「０」の場合、ディジタルカウンタの状態は、Ｓ／Ｈ118に送られ、ディジタルカウンタ120は、Ｓ／Ｈ118における値の負値にプリセットされる（354）。外部信号源は、符号ビットが反転して０になるまでディジタルカウンタ120にテストクロックパルス（CLKT）を供給する（352）。該テストクロックパルスは、符号ビットが変化するまでカウントされる（356）。
【００４３】
次いで、図３ｃを参照すると、テストモードＣが示されている。テストモードＣの目的は、マルチサンプル読み出し操作中のある時点におけるディジタルカウンタ120の状態を判定することにある。従って、テストモードＣは、マルチサンプル読み出し操作中のある時点において指令される。
【００４４】
ディジタルカウンタ120の状態は、Ｓ／Ｈ118に転送され（370）、ディジタルカウンタ120は、Ｓ／Ｈ118の状態の負値でプリセットされる（372）。外部信号源は、符号ビットが変化するまで、ディジタルカウンタ120にテストクロックパルス（CLKT）を供給して、カウントする（374）。テストクロックパルス（CLKT）のカウント数は、テストモードＣの指令時におけるディジタルカウンタ120の状態に等しい。ディジタルカウンタ120は、Ｓ／Ｈ118の値にプリセットされ（これによりディジタルカウンタ120の状態が復元され）、マルチサンプル読み出し操作が再開される。
【００４５】
図４を参照すると、メモリセル414の抵抗クロスポイントアレイ412を含むデータ記憶装置410が例示されている。ビット線416はアレイ412の列に沿って延びている。複数列のために１つの読み出し回路110が設けられている。読み出し操作中に、マルチプレクサ418は、選択されたビット線416に読み出し回路110を接続する。読み出し回路110の出力（サブビット）は、第１のピン420で終端する走査連鎖（scan chain）に接続することが可能である。読み出し回路110への（テストクロックパルスのための）入力は、第２のピン422で終端する走査連鎖に接続することが可能である。
【００４６】
次いで図５を参照する。メモリテスタ510は、読み出し回路120にテストクロックパルスを供給するためのクロックジェネレータ512を含む。テスタ510はまた、符号ビットを検査するための回路514、及び符号ビットが変化するまでテストクロックパルス数をカウントするためのカウンタ516を含むことが可能である。カウンタ516の状態は、メモリテスタ510によって表示することが可能である。
【００４７】
メモリテスタ510は、データ記憶装置410とは別個にすることが可能である。メモリテスタ510は、第１のピン420及び第２のピン422に接続することが可能である。第１のピン420はテスタ510に符号ビットを供給する。メモリテスタ510は第２のピン422にテストクロックパルスを供給する。
【００４８】
メモリテスタ510はまた、データ記憶装置410の相対的な性能を判定するためのモジュール518を含むことが可能である。例えば、メモリテスタ510は、複数の異なるデータ記憶装置についてビニング(binning)機能を実行することが可能である。ビニングとは、特定の性能パラメータに基づいてチップを分類するプロセスである。例えば、データ記憶装置は、第１のサンプルの期間中に実行された第１のセンスカウントの値に従って分別することにより分類する（bin）ことが可能である。最小のセンスカウントを有する分類から一層高速のデータ記憶装置が得られることになる。別の例では、データ記憶装置は、Ｓ／Ｎ比に関して分類することが可能であり、これは、センス操作の期待される信頼性を大まかに特定するものとなる。
【００４９】
本発明は、上述の特定の実施態様に制限されるものではなく、特許請求の範囲に基づいて解釈されるものである。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態による、不揮発性メモリに対して読み出し操作を行うための読み出し回路を例示した図である。
【図２】本発明の一実施形態による通常モードでの読み出し回路の操作方法を示す図である。
【図３ａ】本発明の異なる実施態様によるテストモードでの読み出し回路の操作方法を示す図である。
【図３ｂ】本発明の異なる実施態様によるテストモードでの読み出し回路の操作方法を示す図である。
【図３ｃ】本発明の異なる実施態様によるテストモードでの読み出し回路の操作方法を示す図である。
【図４】本発明の一実施形態によるデータ記憶装置を示す図である。
【図５】本発明の一実施形態によるメモリテスタを示す図である。
【符号の説明】
【００５１】
110  読み出し回路
114  ディジタルセンス増幅器
118  サンプルホールド回路
120  ディジタルカウンタ
410  データ記憶装置
412  不揮発性メモリ
414  メモリセル
【図１】
2005141896.tif 000003
【図２】
2005141896.tif 000004
【図３ａ】
2005141896.tif 000005
【図３ｂ】
2005141896.tif 000006
【図３ｃ】
2005141896.tif 000007
【図４】
2005141896.tif 000008
【図５】
2005141896.tif 000009