(57)【要約】【課題】  垂直構造のキャパシタとすることで、飛躍的な容量の増大と微細化を可能とする。【解決手段】  基板に対し厚く形成された電極材料膜と、当該電極材料膜に対し、その厚さに対して狭く形成された隙間と、当該隙間内に埋め込まれた絶縁膜３とからなる構造をつくり、この構造体から、一組の対向電極４、５を形成して、プラグ７を介して配線８を接続し、キャパシタを構成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板に対して対向面を基板面と垂直にして立てた状態に形成された一組の対向電極と、
当該垂直な一組の対向電極の両対向面間の隙間に埋め込まれた絶縁膜とからなることを特徴とする半導体素子の構造。
【請求項２】
請求項１に記載の構造上に形成された層間膜と、
当該層間膜を貫通し、前記一組の対向電極にそれぞれ接続されたプラグと、
当該プラグに接続された配線とから成ることを特徴とする請求項１記載の半導体素子の構造。
【請求項３】
前記絶縁膜は、前記一組の対向電極間の隙間に埋め込まれるとともに、前記垂直な一組の対向電極の上面にも形成されることを特徴とする請求項１記載の半導体素子の構造。
【請求項４】
請求項３に記載の構造上に形成された層間膜と、
当該層間膜および前記上部絶縁膜を貫通し、前記一組の対向電極にそれぞれ接続されたプラグと、
当該プラグに接続された配線とから成ることを特徴とする請求項３記載の半導体素子の構造。
【請求項５】
請求項１に記載の構造を、その長手方向に引き延ばし、複数回の折り返しを行って、所定の面積に納めたことを特徴とする請求項１記載の半導体素子の構造。
【請求項６】
基板に対して対向面を基板面と垂直にして立てた状態に形成された一組の対向電極と、
当該垂直な一組の対向電極の両対向面間の隙間に埋め込まれるとともに、垂直な一組の対向電極上面およびそれらの対向電極の外側の側面に形成された絶縁膜とからなることを特徴とする半導体素子の構造。
【請求項７】
請求項６に記載の構造上に形成された層間膜と、
当該層間膜および前記上部絶縁膜を貫通し、前記一組の対向電極にそれぞれ接続されたプラグと、
当該プラグに接続された配線とから成ることを特徴とする請求項６記載の半導体素子の構造。
【請求項８】
基板に対し対向面を基板面と垂直にして一組の対向電極を垂直に立てた場合の高さに相当する厚さに電極材料膜を形成する工程と、
当該電極材料膜に対し、前記垂直な一組の対向電極の対向面の位置に電極板間隔に相当する幅の隙間を形成する工程と、
当該隙間内に絶縁膜を埋め込む工程と、
当該電極材料膜をエッチングして垂直な一組の対向電極を形成する工程とからなることを特徴とする半導体素子の製造方法。
【請求項９】
基板に対し対向面を基板面と垂直にして一組の対向電極を垂直に立てた場合の高さに相当する厚さに電極材料膜を形成する工程と、
当該電極材料膜をエッチングして垂直な一組の対向電極を形成するとともに、当該電極材料膜に対し、前記垂直な一組の対向電極の対向面の位置に電極板間隔に相当する幅の隙間を形成する工程と、
当該隙間内に絶縁膜を埋め込むとともに、垂直な一組の対向電極上面およびそれらの外側の側面に絶縁膜を形成する工程とからなることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦ回路およびアナログ回路で使用されるＭＩＭ（金属・絶縁体・金属）キャパシタであって、基板に対し垂直方向の並行平板キャパシタ構造を有する半導体素子の構造とその製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話を始めとする無線通信分野の進歩は目覚ましいものがあるが、さらに、その通信速度の向上および装置の小型化が求められている。このような時代の要請により、そのＲＦ回路用のＩＣの高集積化および低コスト化が求められている。
従来、ＲＦ回路用のＩＣとしては、GaAs半導体やバイポーラ技術が用いられていたが、コストが高く、ベースバンド部等の集積には、適していなかった。
【０００３】
このような状況下において、近年、CMOSの微細化技術が進歩し、その動作周波数も高くなってきた。このため、CMOSを使ってベースバンド部の集積化を行うことが可能となってきた。
このCMOS技術は、特に、高集積化と低コスト化の面で優れており、これを使って、ＲＦ回路部とベースバンド部とをワンチップ化する技術が開発されつつある。
【０００４】
ところが、ＲＦ回路をCMOSへ集積させるためには、無線通信を取り扱うＲＦ回路と、人間とのインターフェースを取り扱うアナログ回路とを同一基板に集積する必要がある。そして、このような基板に搭載される受動素子として、キャパシタ、インダクタ、バラクタなどがある。
これらのうち、キャパシタとしては、プロセス上の作りやすさや、電圧依存性の小ささなどの利点から、一般的に、ＭＩＭ構造が採用される。そして、このＭＩＭキャパシタ構造を微細化する必要がある。
【０００５】
しかしながら、従来の水平な構造のキャパシタ、すなわち、水平な２枚の電極板の間に絶縁膜を挟んだキャパシタ構造では、微細化に限界があった。
ところで、従来のキャパシタとして、ＤＲＡＭでは、蓄積電極を２重の円筒状にして蓄積容量を増大させたものがある（例えば、特許文献１参照）。
また、従来の他のキャパシタとして、上下の２枚の水平な電極板にそれぞれ内向きの柱を設けて電極の面積を増加させ、蓄積容量を増大させたものがある（例えば、特許文献２参照）。
【０００６】
しかし、これらの従来技術では、２重の円筒および内向きの柱といういずれも補助的な手段を使ったものに過ぎないため、キャパシタの微細化を飛躍的に進歩させることはできないという欠点があった。
【０００７】
【特許文献１】特開平６−７７４３０号公報
【特許文献２】特開２００２−２９９５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする点は、キャパシタの微細化を飛躍的に進歩させる点である。
【課題を解決するための手段】
【０００９】
本発明の半導体素子の構造は、基板に対して対向面を基板面と垂直にして立てた状態に形成された一組の対向電極と、当該垂直な一組の対向電極の両対向面間の隙間に埋め込まれた絶縁膜とからなることを最も主要な特徴とする。
【００１０】
また、本発明の半導体素子の製造方法は、基板に対し対向面を基板面と垂直にして一組の対向電極を垂直に立てた場合の高さに相当する厚さに電極材料膜を形成する工程と、当該電極材料膜に対し、前記垂直な一組の対向電極の対向面の位置に電極板間隔に相当する幅の隙間を形成する工程と、当該隙間内に絶縁膜を埋め込む工程と、当該電極材料膜をエッチングして一組の対向電極を形成する工程とからなることを最も主要な特徴とする。
【発明の効果】
【００１１】
本発明の半導体素子の構造とその製造方法は、ＭＩＭキャパシタにおいて、単位面積当たりの容量を増加させることができる。その結果、ＲＦ回路の高集積化を図ることができるという利点がある。
【発明を実施するための最良の形態】
【００１２】
垂直構造のキャパシタを構成するという目的を、通常のリソグラフィーおよびエッチング技術で実現した。
【実施例１】
【００１３】
図１は、本発明の半導体素子の構造の要部を示す斜視図である。
図示の構造は、垂直に形成されたＭＩＭキャパシタ構造である。この構造において、３が絶縁膜、４と５が一組の対向電極である。また、７がプラグで、８が配線である。絶縁膜３は、一組の対向電極４、５の間に垂直に挟み込まれている。これによって、垂直なキャパシタ構造が構成されている。
【００１４】
一組の対向電極４、５は、基板に対して垂直にして立てた状態に形成されている。
また、当該垂直な一組の対向電極４、５の両対向面を両側面とするように隙間が形成されている。そして、当該隙間内に絶縁膜３が埋め込まれている。
一組の対向電極４、５と、配線８とは、プラグ７によって接続されている。この場合、プラグ７は、一組の対向電極４、５の図中上面すなわち垂直に立てられた一組の対向電極４、５の端の部分に結合されている。この際、この端の部分すなわち一組の対向電極４、５の図中上面にも、絶縁膜３が存在している。
【００１５】
一組の対向電極４、５は、図示しない基板に対し厚く（例えば、１００００Å）形成された金属膜を材料として形成される。そして、この金属膜に対しては、その高さに対して狭い幅の隙間を形成してある。そのようにしておいて、その隙間の中に絶縁膜３を埋め込んである。
【００１６】
次に、図２ないし図７を参照して上述した図１のキャパシタ構造を形成する方法すなわち本発明の半導体素子の構造の製造方法を説明する。
【００１７】
まず、基板に対し金属膜からなる電極材料膜１を厚く形成する工程を行う（図２）。これにより、基板に対し一組の対向電極４、５を垂直に立てた場合の高さに相当する厚さに電極材料膜１を形成する。これは、図示しない基板に対し、例えば、Ai-Cuをスパッタ法により堆積させることにより行う。具体的な厚さは、例えば、１００００Åである。
その後、当該電極材料膜１に対し、その高さに対して狭い幅の隙間２を形成する工程を行う（図３）。これにより、当該電極材料膜１に対し、前記垂直な一組の対向電極４、５の対向面の位置に電極板間隔に相当する幅の隙間２を形成する。これは、図示しないレジストを電極材料膜１に塗布し、これをパターニングし、そのパターニングに従って電極材料膜１をドライエッチングすることにより行う。
【００１８】
次に、当該隙間２内に絶縁膜３を埋め込む工程を行う（図４）。これは、ＣＶＤ等により絶縁膜３を堆積させることにより行う。絶縁膜３の種類は、回路上で必要とされる容量に応じて、酸窒化膜、酸化膜、窒化膜のいずれかを選択する。膜厚は、隙間２の幅に対して埋め込みが可能な厚さとする。
【００１９】
ここで、絶縁膜３は、隙間２内に埋め込まれるとともに、電極材料膜１の上面にも形成される。絶縁膜３は、後に形成される左右の電極を完全に絶縁するために隙間２内に十分に充填させる必要がある。このため、隙間２の開口からあふれるように絶縁膜３を堆積するようにされる。この結果、電極材料膜１の上面にも絶縁膜３が形成される。
しかしながら、この電極材料膜１の上面の絶縁膜３は、キャパシタの端部で漏洩する電界を低減させるのに役立つ。また、後に形成される電極に結合されるプラグ間の絶縁性を良好とするためにも役立つ（図７参照）。
【００２０】
その後、当該電極材料膜１をエッチングして垂直な一組の対向電極４、５を形成する工程を行う（図５）。これは、図示は省略するが、電極材料膜１に塗布したレジストをパターニングし、そのパターニングに従って絶縁膜３と電極材料膜１をエッチングすることにより行う。
【００２１】
次に、上述のように形成した構造上に層間膜６を形成する（図６）。これは、ＣＶＤ法により例えば１５０００Å堆積させる。そして、ＣＭＰ法により表面を研磨し、平坦化させる。
その後、当該層間膜６および上部の絶縁膜３を貫通し、コンタクトを開口する。
【００２２】
そして、一組の対向電極４、５にプラグ７を接続する（図７）。これは、ＣＶＤ法によりタングステンを堆積させ、ＣＭＰ法により全面を研磨することにより行う。
【００２３】
最後に、当該プラグ７に配線８を接続する。すなわち、スパッタ法によりAl-Cuを例えば５０００Å堆積させる。そして、通常のフォトリソグラフィーによりパターニングを行い、ドライエッチングにより配線を形成する。
【００２４】
以上のようにして、本発明に係る垂直なＭＩＭキャパシタ構造が完成する。このような構造により、ＭＩＭキャパシタにおいて、単位面積当たりの容量を増加させることができる。その結果、ＲＦ回路の高集積化を図ることができる。
【００２５】
ここで、図を参照して本発明の半導体素子の全体構造を説明する。
図８は、本発明に係るキャパシタの全体構造を示す平面図である。また、図９は、図８の構造の一部分を詳細に示す斜視図である。
図８に示すように、図１のキャパシタ構造が複数回折り返されて所定の面積に納められる。この場合、図３の工程により隙間２が先に形成され、図４の工程でキャパシタ用の所定の誘電率の絶縁膜３が埋め込まれる。その後、図５の工程で一組の対向電極４、５が形成され、図６の工程で層間膜６が埋め込まれる。
【００２６】
一組の対向電極４、５の幅は、０．２μmであり、高さは、1μmである。長さは、約１３０μmである。これを１３回折り返して、図８に示すように、１０μm×１０μmの正方形内に納めている。
よって、キャパシタの電極の総面積は、１３０μm2となる。これは、１０μm×１０μmの正方形の電極の水平型キャパシタの場合の１．３倍となる。
さらに、両電極の幅と隙間幅を小さくすることで、容量増加が期待でき、高集積化が可能となる。
【００２７】
ところで、一般に、ＲＦ回路では、キャパシタの比精度が重要であり、製造ばらつきを抑えることが望まれる。しかしながら、従来の水平方向のＭＩＭキャパシタでは、絶縁膜の厚さのばらつきが容量のばらつきにつながる。これに対し、本発明に係る垂直方向のキャパシタでは、フォトリソグラフィーおよびエッチングの寸法変換差で容量が決定される。このため、寸法ばらつきが小さく抑えられる。その結果、比精度が向上する。
【実施例２】
【００２８】
図１０は、本発明の半導体素子の他の構造の要部を示す斜視図である。
図示の構造は、垂直に形成されたＭＩＭキャパシタ構造である。この構造において、３’が絶縁膜、４と５が垂直な一組の対向電極である。また、７がプラグで、８が配線である。絶縁膜３’は、一組の対向電極４、５との間に垂直に挟み込まれている。これによって、垂直なキャパシタ構造が構成されている。
【００２９】
一組の対向電極４、５と、配線８とは、プラグ７によって接続されている。この場合、プラグ７は、一組の対向電極４、５の図中上面すなわち垂直に立てられた一組の対向電極４、５の端の部分に結合されている。この際、この端の部分すなわち一組の対向電極４、５の図中上面にも、絶縁膜３’が存在している。さらに、一組の対向電極４、５の側面にも絶縁膜３’が存在している。
【００３０】
一組の対向電極４、５は、図示しない基板に対し厚く（例えば、１００００Å）形成された金属膜を材料として形成される。そして、この金属膜に対しては、その高さに対して狭い幅の隙間を形成してある。そのようにしておいて、その隙間の中に絶縁膜３’を埋め込んである。
【００３１】
次に、図１１ないし図１５を参照して上述した図１０のキャパシタ構造を形成する方法すなわち本発明の半導体素子の構造の製造方法を説明する。
【００３２】
まず、図示しない基板に対し電極材料膜１を厚く形成する工程を行う（図１１）。これは、基板に対し、例えば、Ai-Cuをスパッタ法により堆積させることにより行う。具体的な厚さは、例えば、１００００Åである。
その後、電極材料膜１から一組の対向電極４、５を形成するとともに、当該電極材料膜１から形成される一組の対向電極４、５の間に、その高さに対して狭い幅の隙間２を形成する工程を行う（図１２）。これは、図示は省略するが、レジストを電極材料膜１に塗布し、これをパターニングし、一組の対向電極４、５と、隙間２のパターンをつくる。そして、そのパターニングに従って電極材料膜１をドライエッチングすることにより、これらの形成を行う。
【００３３】
次に、当該隙間２内に絶縁膜３’を埋め込む工程を行う（図１３）。これは、ＣＶＤ等により絶縁膜３’を堆積させることにより行う。絶縁膜３’の種類は、回路上で必要とされる容量に応じて、酸窒化膜、酸化膜、窒化膜のいずれかを選択する。膜厚は、隙間の幅に対して埋め込みが可能な厚さとする。例えば、０．２μmである。
【００３４】
ここで、絶縁膜３’は、隙間２内に埋め込まれるとともに、一組の対向電極４、５の上面および側面にも形成される。絶縁膜３’は、左右の電極を完全に絶縁するために隙間２内に十分に充填させる必要がある。このため、隙間２の開口からあふれるように絶縁膜３’を堆積するようにされる。この結果、一組の対向電極４、５の上面および側面にも絶縁膜３’が形成される。
しかしながら、この一組の対向電極４、５の上面および側面の絶縁膜は、キャパシタの端部で漏洩する電界を低減させるのに役立つ。また、後に電極に結合されるプラグ間の絶縁性を良好とするためにも役立つ。
【００３５】
次に、上述のように形成した構造上に層間膜６を形成する（図１４）。これは、ＣＶＤ法により例えば１５０００Å堆積させる。そして、ＣＭＰ法により表面を研磨し、平坦化させる。
その後、当該層間膜６および上部絶縁膜３’を貫通し、コンタクトを開口する。
【００３６】
そして、一組の対向電極４、５にプラグ７を接続する（図１５）。これは、ＣＶＤ法によりタングステンを堆積させ、ＣＭＰ法により全面を研磨することにより行う。
【００３７】
最後に、当該プラグ７に配線８を接続する。すなわち、スパッタ法によりAl-Cuを例えば５０００Å堆積させる。そして、通常のフォトリソグラフィーによりパターニングを行い、ドライエッチングにより配線８を形成する。
【００３８】
以上のようにして、本発明に係る垂直なＭＩＭキャパシタ構造が完成する。このような構造により、ＭＩＭキャパシタにおいて、単位面積当たりの容量を増加させることができる。その結果、ＲＦ回路の高集積化を図ることができる。
【００３９】
また、実施例２の特有の効果として、電極材料膜１から一組の対向電極４、５と隙間２とを同時に形成することで、２回のフォトリソグラフィーおよびエッチング工程を１回にすることができる。このような工程の簡略化により、製造コストを低減することができる。
実施例２でも、図８に示すように、図１０のキャパシタ構造が複数回折り返されて所定の面積に納められる。この場合、図１２の工程により隙間２、一組の対向電極４、５が同時に形成され、図１３の工程でキャパシタ用の所定の誘電率の絶縁膜３’が埋め込まれる。
【産業上の利用可能性】
【００４０】
小型のＭＩＭキャパシタ構造を、例えば、携帯電話機等のＲＦ回路に適用でき、その小型化に貢献できる。
【図面の簡単な説明】
【００４１】
【図１】本発明の半導体素子の構造を示した説明図である。（実施例１）
【図２】本発明の半導体素子の製造方法の第１工程を示した説明図である。（実施例１）
【図３】本発明の半導体素子の製造方法の第２工程を示した説明図である。（実施例１）
【図４】本発明の半導体素子の製造方法の第３工程を示した説明図である。（実施例１）
【図５】本発明の半導体素子の製造方法の第４工程を示した説明図である。（実施例１）
【図６】本発明の半導体素子の製造方法の第５工程を示した説明図である。（実施例１）
【図７】本発明の半導体素子の製造方法の第６工程を示した説明図である。（実施例１）
【図８】本発明の半導体素子の実体構造を示した説明図である。（実施例１、実施例２も共通）
【図９】本発明の半導体素子の実体構造の寸法を示した説明図である。（実施例１、実施例２も共通）
【図１０】本発明の半導体素子の他の構造を示した説明図である。（実施例２）
【図１１】本発明の半導体素子の他の製造方法の第１工程を示した説明図である。（実施例２）
【図１２】本発明の半導体素子の他の製造方法の第２工程を示した説明図である。（実施例２）
【図１３】本発明の半導体素子の他の製造方法の第３工程を示した説明図である。（実施例２）
【図１４】本発明の半導体素子の他の製造方法の第４工程を示した説明図である。（実施例２）
【図１５】本発明の半導体素子の他の製造方法の第５工程を示した説明図である。（実施例２）
【符号の説明】
【００４２】
１        電極材料膜
２        隙間
３、３’  絶縁膜
４、５    一組の対向電極
６        層間膜
７        プラグ
８        配線
【図１】
2005093531.tif 000003
【図２】
2005093531.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005093531.tif 000012
【図１１】
2005093531.tif 000013
【図１２】
2005093531.tif 000014
【図１３】
2005093531.tif 000015
【図１４】
2005093531.tif 000016
【図１５】
2005093531.tif 000017