(57)【要約】【課題】  この発明は、遅延時間を正確に且つ必要に応じて繰り返し測定可能で、しかも実際の遅延時間より短時間で測定可能にした遅延時間検査回路を提供する。【解決手段】  積分コンデンサＣ１と、このコンデンサＣ１を充電する第１の電流源Ｍ５と、コンデンサＣ１の電荷を放電する放電手段Ｍ７と、コンデンサの電圧と基準電圧を比較し、コンデンサの電圧が前記基準電圧に達したときに出力を反転する比較回路ＣＭＰ１を備える。コンデンサＣ１を放電した状態から、前記第１の電流源Ｍ５により充電を行い、コンデンサＣ１が基準電圧に達し、比較回路ＣＭＰ１の出力が反転するまでの時間を生成する。そして、コンデンサＣ１を充電する第２の電流源Ｍ３と、コンデンサＣ１の放電手段Ｍ７を解除し、第１の電流源Ｍ５に第２の電流源Ｍ３の電流を加えた電流により、コンデンサＣ１に充電を行わせるための検査信号を入力する入力端子ＬＡＴＴＥＳを備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
積分コンデンサと、このコンデンサを充電する第１の電流源と、
前記コンデンサの電荷を放電する放電手段と、前記コンデンサの電圧と基準電圧を比較し、前記コンデンサの電圧が前記基準電圧に達したときに出力を反転する比較回路と、を備え、前記コンデンサを放電した状態から、前記第１の電流源により充電を行い、前記コンデンサが前記基準電圧に達し、前記比較回路の出力が反転するまでの時間を生成する半導体装置において、前記半導体装置は、前記コンデンサを充電する第２の電流源と、前記コンデンサの放電手段を解除し、前記第１の電流源に前記第２の電流源の電流を加えた電流により、前記コンデンサに充電を行わせるための検査信号を入力する第１の入力端子を備えたことを特徴とする半導体装置内で生成した遅延時間検査回路を有する半導体装置。
【請求項２】
前記入力端子に前記検査信号が入力されている間は、前記比較回路の出力信号の状態を出力する出力端子を備えたことを特徴とする請求項１に記載の半導体装置内で生成した遅延時間検査回路を有する半導体装置。
【請求項３】
前記コンデンサの電荷を放電するための放電信号を入力する第２の入力端子を備えたことを特徴とする１または２に記載の半導体装置内で生成した遅延時間検査回路を有する半導体装置。
【請求項４】
前記放電信号は、第１の入力端子に前記検査信号が入力されている間だけ、有効にしたことを特徴とする請求項３に記載の半導体装置内で生成した遅延時間検査回路を有する半導体装。
【請求項５】
前記第２の電流源の電流値は前記第１の電流源の電流値より大きくしたことを特徴とする請求項１に記載の半導体装置内で生成した遅延時間検査回路を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置内で生成した遅延時間を検査するための回路に係り、詳しくは、半導体装置内に電流源とコンデンサを内蔵した時定数回路による遅延時間を、高精度で短時間に検査するための検査回路を内蔵した半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置内では、ある動作から次の動作に移行する際に、所定の時間を経過してから次の動作に移行することが頻繁にある。例えば、定電圧電源の負荷電流が、限度電流値を所定時間超えてしまった場合に、負荷と定電圧回路を保護するため、保護回路を作動させるような場合にも用いられる。
【０００３】
所定の時間（以下、遅延時間という。）を発生する方法は色々あるが、短時間であれば、コンデンサに電流を供給しコンデンサの電圧が所定の電圧になるまでの時間を利用する方法が一般に用いられている。
【０００４】
図３は、コンデンサを利用して遅延時間を発生させる回路の一例を示す回路図である。この回路は、入力（ＩＮ１１）に入力される信号（ＬＩＭＩＴＯＵＴ）がハイレベルになってから所定の遅延時間経過後、出力（ＯＵＴ１１）にハイレベルを出力するものである。入力（ＩＮ１２）には、パワーオン信号（ＰＷＭＯＮ）が入力される。この信号は回路に電源が投入されたときに一度だけローレベルを入力する。
【０００５】
図３に示すように、積分コンデンサ（Ｃ１１）、積分コンデンサ（Ｃ１１）を充電するための定電流を発生する定電流トランジスタ（Ｍ１３）、積分コンデンサ（Ｃ１１）に定電流トランジスタ（Ｍ１３）を接続するスイッチ素子（Ｍ１４）、積分コンデンサ（Ｃ１１）の電荷を放電する放電トランジスタ（Ｍ１５）、基準電圧（Ｖｒｅｆ）、積分コンデンサ（Ｃ１１）の電圧と基準電圧（Ｖｒｅｆ）を比較する比較回路（ＣＭＰ１１）、比較回路（ＣＭＰ１１）の出入力に正帰還を施すインバータ（ＩＮＶ１１）と（ＩＮＶ１２）およびトランジスタ（Ｍ１１）とトランジスタ（Ｍ１２）、入力信号を制御するためノア回路（ＮＯＲ１３）と（ＮＯＲ１４）で構成されたラッチ回路（Ｌ１１）およびインバータ（ＩＮＶ１３）と（ＩＮＶ１４）、出力信号を制御するためノア回路（ＮＯＲ１１）と（ＮＯＲ１２）で構成されたラッチ回路（Ｌ１２）、で構成されている。
【０００６】
パワーオン信号（ＰＷＭＯＮ）は、インバータ（ＩＮＶ１４）を介して、ラッチ回路（Ｌ１１）のノア回路（ＮＯＲ１４）と、ラッチ回路（Ｌ１２）のノア回路（ＮＯＲ１２）に与えられる。また、ラッチ回路（Ｌ１１）の出力はインバータ（ＩＮＶ１３）で反転され、スイッチ素子（Ｍ１４）、放電トランジスタ（Ｍ１５）及びトランジスタ（Ｍ１１）のゲートにそれぞれ与えられる。
【０００７】
また、比較回路（ＣＭＰ１１）の出力はインバータ（ＩＮＶ１２）で反転され、ラッチ回路（Ｌ１２）のノア回路（ＮＯＲ１１）に与えられる。定電流トランジスタ（Ｍ１３）のゲートには所定のバイアス（ＢＩＡＳ）電圧が与えられる。
【０００８】
次に、図３の回路の動作について、図４のタイミングチャートを参照しながら説明する。
【０００９】
図３に示す回路に電源が投入されると、入力（ＩＮ１２）に入力されるパワーオン信号（ＰＷＭＯＮ）が短時間ローレベルとなる。この信号はインバータ（ＩＮＶ１４）で反転され、ラッチ回路（Ｌ１２）のノア回路（ＮＯＲ１２）の入力に印加されているので、ラッチ回路（Ｌ１２）をリセットし、出力（ＯＵＴ１１）から出力される出力信号（ＬＡＴＣＨ）をローレベルにする。
【００１０】
さらに、この信号はインバータ（ＩＮＶ１４）で反転され、ラッチ回路（Ｌ１１）のノア回路（ＮＯＲ１４）の入力にも印加されているので、ノア回路（ＮＯＲ１４）の出力（図４Ｂ参照）をローレベルにする。
【００１１】
パワーオン（ＰＷＭＯＮ）信号がハイレベルになっても上記２つのラッチ回路の状態は維持される。
【００１２】
ノア回路（ＮＯＲ１４）の出力がローレベルの間は、インバータ（ＩＮＶ１３）を介して、放電トランジスタ（Ｍ１５）とスイッチ素子（Ｍ１４）のゲートにはハイレベルの信号が印加される。放電トランジスタ（Ｍ１５）はＮｃｈＦＥＴで構成されているのでオン、スイッチ素子（Ｍ１４）はＰｃｈＦＥＴで構成されているのでオフとなり、積分コンデンサ（Ｃ１１）の電荷を放電する。この様子を図４の区間（１）に示す。
【００１３】
尚、図４において、Ａはノア回路（ＮＯＲ１３）の出力、Ｂはノア回路（ＮＯＲ１４）の出力、Ｃはインバータ（ＩＮＶ１３）の出力を示している。
【００１４】
入力（ＩＮ１１）に入力される信号（ＬＩＭＩＴＯＵＴ）がハイレベルになると、ラッチ回路（Ｌ１１）の出力は反転する。するとインバータ（ＩＮＶ１３）の出力はローレベルになり、放電トランジスタ（Ｍ１５）がオフ、スイッチ素子（Ｍ１４）がオンになる。スイッチ素子（Ｍ１４）がオンになると、定電流トランジスタ（Ｍ１３）のドレインが積分コンデンサ（Ｃ１１）に接続され、積分コンデンサ（Ｃ１１）は定電流トランジスタ（Ｍ１３）のドレイン電流で充電される（図４の区間（３）参照）。定電流トランジスタ（Ｍ１３）はＰｃｈＦＥＴでゲートには図示しない回路により、バイアス電圧が印加されており、一定のドレイン電流を流すように構成されている。
【００１５】
比較回路（ＣＭＰ１１）の非反転入力（＋）には基準電圧（Ｖｒｅｆ）が接続され、反転入力（−）には積分コンデンサ（Ｃ１１）の一方の端子が接続されている。積分コンデンサ（Ｃ１１）の他方の端子はＧＮＤに接続されている。
【００１６】
積分コンデンサ（Ｃ１１）の両端の電圧が充電に伴い上昇し、基準電圧（Ｖｒｅｆ）を超えると、比較回路（ＣＭＰ１１）の出力はハイレベルからローレベルに反転する。比較回路（ＣＭＰ１１）の出力はインバータ（ＩＮＶ１２）と（ＩＮＶ１１）を介して、トランジスタ（Ｍ１２）のゲートに接続されている。トランジスタ（Ｍ１２）はＰｃｈＦＥＴで構成されているので、比較回路（ＣＭＰ１１）の出力がローレベルになると、トランジスタ（Ｍ１２）のゲートもローレベルになり、トランジスタ（Ｍ１２）はオンとなる。トランジスタ（Ｍ１２）のソースはトランジスタ（Ｍ１１）を介して電源（Ｖｄｄ）に接続され、ドレインは積分コンデンサ（Ｃ１１）に接続されている。
【００１７】
トランジスタ（Ｍ１１）はＰｃｈＦＥＴで構成され、ゲートはインバータ（ＩＮＶ１３）の出力に接続されているので、トランジスタ（Ｍ１４）と同期してオン／オフする。すなわち、トランジスタ（Ｍ１２）がオンしたときにはトランジスタ（Ｍ１１）もオンしているため、比較回路（ＣＭＰ１１）の出力がローレベルになると、トランジスタ（Ｍ１１）と（Ｍ１２）を介して積分コンデンサ（Ｃ１１）を電源（Ｖｄｄ）に接続するため、急速に積分コンデンサの電圧を上昇させる。このため、比較回路（ＣＭＰ１１）の出力が反転するときにしばしば発生するジッタを防ぐことが出来る。
【００１８】
インバータ（ＩＮＶ１２）の出力はラッチ回路（Ｌ１２）のノア回路（ＮＯＲ１１）の入力に接続されているので、比較回路（ＣＭＰ１１）の出力がローレベルになるとインバータ（ＩＮＶ１２）の出力はハイレベルを出力し、ラッチ回路（Ｌ１２）をセットし、ラッチ回路（Ｌ１２）の出力信号（ＬＡＴＣＨ）をハイレベルにする。
【００１９】
このように入力信号（ＬＩＭＩＴＯＵＴ）がハイレベルになってから、出力信号（ＬＡＴＣＨ）がハイレベルになるまでの時間が遅延時間として利用されている。遅延時間は、積分コンデンサ（Ｃ１１）とトランジスタ（Ｍ１３）のドレイン電流の値で決定される。
【００２０】
しかしながら、従来技術で説明した遅延時間を正確に測定することは困難であった。なぜなら、上記した入力信号と出力信号は半導体装置内の信号であり、直接信号の状態を確認することが出来ないからである。そのため、特許文献１に示すように、遅延時間を測定するには、前記入力信号や出力信号に関連しており、しかも半導体装置の外に信号が取り出せる別の信号を用いて間接的に測定するしか方法がない。このため、どうしても測定精度が落ちてしまった。
【特許文献１】特開平１１−３０４８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上記したように、遅延時間を正確に測定することは困難であった。さらに、遅延時間が長い場合は測定そのものに時間を要するため効率的な検査が行えないと言う課題も生じていた。
【００２２】
この発明は、遅延時間を正確に且つ必要に応じて繰り返し測定可能で、しかも実際の遅延時間より短時間で測定可能にした遅延時間検査回路を提供するものである。
【課題を解決するための手段】
【００２３】
請求項１に記載の発明は、積分コンデンサと、このコンデンサを充電する第１の電流源と、前記コンデンサの電荷を放電する放電手段と、前記コンデンサの電圧と基準電圧を比較し、前記コンデンサの電圧が前記基準電圧に達したときに出力を反転する比較回路を内蔵し、前記コンデンサを放電した状態から、前記第１の電流源により充電を行い、前記コンデンサが前記基準電圧に達し、前記比較回路の出力が反転するまでの時間を生成する半導体装置において、前記半導体装置は、前記コンデンサを充電する第２の電流源と、前記コンデンサの放電手段を解除し、前記第１の電流源に前記第２の電流源の電流を加えた電流により、前記コンデンサに充電を行わせるための検査信号を入力する第１の入力端子を備える。
【００２４】
上記のように構成することで、遅延時間の測定時間短縮が可能となる。
【００２５】
請求項２に記載の発明では、前記第１の入力端子に前記検査信号が入力されている間は、前記比較回路の出力信号の状態を出力する出力端子を備える。
【００２６】
上記のように構成することで、遅延時間に関わる信号を直接測定できるため、高精度の測定が可能となる。
【００２７】
請求項３に記載の発明では、遅延時間を繰り返し測定可能にするため、前記コンデンサの電荷を放電するための放電信号を入力する第２の入力端子を備える。
【００２８】
請求項４に記載の発明では、前記放電信号は、第１の入力端子に前記検査信号が入力されている間だけ有効にする。
【００２９】
請求項５に記載の発明では、検査時間を大幅に短縮するため、前記第２の電流源の電流値は前記第１の電流源の電流値より大きくする。
【発明の効果】
【００３０】
この発明によれば、半導体回路内で生成する遅延回路の時間を検査するために、遅延時間に直接関わる信号を半導体装置の外部端子として出力する。しかも、検査時には遅延回路を構成する積分コンデンサを充電する電流を大幅に増加させるようにしたため、遅延時間を高精度にしかも短時間に検査することが可能になった。
【００３１】
さらに、検査中に積分コンデンサを放電することが出来る入力信号を追加することで、必要に応じて任意の回数だけ遅延時間の測定が簡単な操作で行えるようになった。
【発明を実施するための最良の形態】
【００３２】
以下、この発明の実施例につき図面を参照して説明する。図１は、この発明の実施形態を示す回路図である。この回路は４つの入力と２つの出力を備える。４つの入力の内２つは上記した背景技術で説明した入力と同じである。本実施形態で追加した入力信号は、遅延時間の検査開始信号である（ＬＡＴＴＥＳＴ）と、積分コンデンサ（Ｃ１）の電荷を放電するための信号である（ＴＩＭＥＲＳＴ）である。また、追加した出力信号は、比較回路（ＣＭＰ１）の出力がローレベルに反転したタイミングを取り出す信号である（ＴＬＡＴＣＨ０）信号である。これらの入力信号と出力信号は半導体装置の外部に端子として取り出されている。入力端子は直接信号を入力でき、出力端子は直接信号を観察することが出来るようになっている。
【００３３】
実施形態の回路は、積分コンデンサ（Ｃ１）、積分コンデンサ（Ｃ１）を充電するための第１の定電流を発生する第１の定電流トランジスタ（Ｍ５）、積分コンデンサ（Ｃ１）を充電するための第２の定電流を発生する第２の定電流トランジスタ（Ｍ３）、積分コンデンサ（Ｃ１）に第１の定電流トランジスタ（Ｍ５）を接続するスイッチ素子（Ｍ６）、第１の定電流トランジスタ（Ｍ５）に第２の定電流トランジスタ（Ｍ３）を並列に接続するスイッチ素子（Ｍ４）、積分コンデンサ（Ｃ１）の電荷を放電する放電トランジスタ（Ｍ７）、基準電源（Ｖｒｅｆ）、積分コンデンサ（Ｃ１）の電圧と基準電圧（Ｖｒｅｆ）を比較する比較回路（ＣＭＰ１）、比較回路（ＣＭＰ１）の出入力に正帰還を施すインバータ（ＩＮＶ１）と（ＩＮＶ２）およびトランジスタ（Ｍ１）とトランジスタ（Ｍ２）、入力信号を制御するためノア回路（ＮＯＲ３）と（ＮＯＲ４）で構成されたラッチ回路（Ｌ１）およびインバータ（ＩＮＶ３）と（ＩＮＶ４）、オア回路（ＯＲ１）と（ＯＲ２）、ノア回路（ＮＯＲ５）、アンド回路（ＡＮＤ１）、出力信号を制御するためノア回路（ＮＯＲ１）と（ＮＯＲ２）で構成されたラッチ回路（Ｌ２）、ナンド回路（ＮＡＮＤ１）で構成されている。
【００３４】
パワーオンリセット信号（ＰＷＭＯＮ）は、ノア回路（ＮＯＲ５）の一方に与えられ、このノア回路（ＮＯＲ５）の出力がオア回路（ＯＲ２）の一方に与えられる。また、ノア回路（ＮＯＲ５）の他方の入力には、検査開始信号（ＬＡＴＴＥＳＴ）が与えられる。この検査開始信号（ＬＡＴＴＥＳＴ）は、アンド回路（ＡＮＤ１）とオア回路（ＯＲ１）にも与えられる。アンド回路（ＡＮＤ１）の他方の入力には電荷放電を開始するための信号（ＴＩＭＥＲＳＴ）が与えられる。アンド回路（ＡＮＤ１）の出力がオア回路（ＯＲ２）の他方に与えられ、このオア回路（ＯＲ１）の出力が、ラッチ回路（Ｌ１）のノア回路（ＮＯＲ４）と、ラッチ回路（Ｌ２）のノア回路（ＮＯＲ２）に与えられる。オア回路（ＯＲ１）の他方には、（ＬＩＭＩＴＯＵＴ）信号が与えられる。
【００３５】
また、検査開始信号（ＬＡＴＴＥＳＴ）は、ナンド回路（ＮＡＮＤ１）の一方の入力と、インバータ（ＩＮＶ４）に与えられる。
【００３６】
ラッチ回路（Ｌ１）の出力はインバータ（ＩＮＶ３）で反転され、スイッチ素子（Ｍ６）、放電トランジスタ（Ｍ７）及びトランジスタ（Ｍ１）のゲートにそれぞれ与えられる。
【００３７】
また、比較回路（ＣＭＰ１）の出力はインバータ（ＩＮＶ２）で反転され、ラッチ回路（Ｌ２）のノア回路（ＮＯＲ１）に与えられる。第１、第２の定電流トランジスタ（Ｍ３）（Ｍ５）のゲートには所定のバイアス（ＢＩＡＳ）電圧が与えられる。
【００３８】
更に、比較回路（ＣＭＰ１）の出力はインバータ（ＩＮＶ２）で反転され、ナンド回路（ＮＡＮＤ１）、並びにインバータ（ＩＮＶ１）に与えられる。インバータ（ＩＮＶ４）の出力はトランジスタ（Ｍ４）のゲートに、インバータ（ＩＮＶ１）の出力はトランジスタ（Ｍ２）のゲートに与えられる。
【００３９】
回路の動作を図２のタイミングチャートを参照しながら説明する。なお、図３で説明した回路と共通部分の説明は割愛する。
【００４０】
区間（１）は、パワーオンリセット信号（ＰＷＭＯＮ）が入力された後で、各部の信号が初期状態になっている。この状態ではインバータ（ＩＮＶ３）の出力（Ｃ）はハイレベルとなっており、放電トランジスタ（Ｍ７）がオン、スイッチ素子（Ｍ６）がオフで、積分コンデンサ（Ｃ１）の電荷は放電されている。
区間（２）に入り、入力信号（ＬＡＴＴＥＳＴ）がハイレベルに変化すると、この信号がオア回路（ＯＲ１）を通ってラッチ回路（Ｌ１）一方の入力に印加されラッチ回路（Ｌ１）の出力を反転させ、ノア回路（ＮＯＲ４）の出力をハイレベル、インバータ（ＩＮＶ３）の出力（Ｃ）をローレベルに変化させる。すると、放電トランジスタ（Ｍ７）がオフ、スイッチ素子（Ｍ６）がオンとなり、第１の定電流トランジスタ（Ｍ５）のドレインを積分コンデンサ（Ｃ１）に接続する。
さらに、入力信号（ＬＡＴＴＥＳＴ）がハイレベルに変化すると、インバータ（ＩＮＶ４）を介してスイッチ素子（Ｍ４）のゲートにローレベルを印加する。スイッチ素子（Ｍ４）はＰｃｈＦＥＴで構成されているのでオンとなる。このため、第２の定電流トランジスタ（Ｍ３）が第１の定電流トランジスタ（Ｍ５）に並列に接続されるので、積分コンデンサ（Ｃ１）は第１の定電流と第２の定電流が合わさった電流で充電が行われる。
【００４１】
尚、図２において、Ａはオア回路（ＯＲ１）の出力、Ｂはノア回路（ＮＯＲ３）の出力、Ｃはインバータ（ＩＮＶ３）の出力、Ｄはノア回路（ＮＯＲ５）の出力、Ｅはアンド回路（ＡＮＤ１）の出力、Ｆはオア回路（ＯＲ２）の出力を示している。
【００４２】
第１の定電流トランジスタ（Ｍ５）と第２の定電流トランジスタ（Ｍ３）のゲートは共通接続され、図示しない所定のバイアス回路に接続されている。このため、同じバイアス電圧が印加される。第２の定電流トランジスタ（Ｍ３）の素子面積は、第１の定電流トランジスタ（Ｍ５）の素子面積より１０倍程度大きくし、第２の定電流トランジスタに大きな電流が流れるようにしている。これは、時間検査時の検査時間を短縮するためである。
【００４３】
第２の定電流トランジスタ（Ｍ３）のドレインに接続されているスイッチ素子（Ｍ４）は、通常動作時の入力信号（ＬＩＭＩＯＵＴ）が入力された場合はオフのままなので、通常動作時は積分コンデンサ（Ｃ１）を充電する電流は、背景技術で説明したのと同じで第１の定電流トランジスタ（Ｍ５）から供給される電流だけであるが、検査時に使われる信号（ＬＡＴＴＥＳＴ）が入力された場合は、スイッチ素子（Ｍ４）がオンとなり、第２の定電流トランジスタ（Ｍ３）から供給される電流が充電電流に加算され、検査時間を短縮できるようにしている。第２の定電流トランジスタ（Ｍ３）の面積を大きくすれば検査時間は短くなるが、その分測定精度が落ちるので、測定精度と検査時間の兼ね合いで第２の定電流トランジスタ（Ｍ３）の面積を設定すればよい。
【００４４】
積分コンデンサ（Ｃ１）の電圧が上昇し、基準電圧（Ｖｒｅｆ）に達すると、比較回路（ＣＭＰ１）の出力がローレベルに反転し区間（３）に入る。
【００４５】
比較回路（ＣＭＰ１）の出力がローレベルになると、インバータ（ＩＮＶ２）の出力はハイレベルになる。インバータ（ＩＮＶ２）の出力はナンド回路（ＮＡＮＤ１）の一方の入力に接続されている。また、ナンド回路（ＮＡＮＤ１）の他方の出力には、入力信号（ＬＡＴＴＥＳＴ）が接続されているのでハイレベルである。このため、ナンド回路（ＮＡＮＤ１）の出力はローレベルに変化する。この信号が遅延時間測定用出力信号（ＴＬＡＴＣＨ０）として外部端子から出力される。すなわち、入力信号（ＬＡＴＴＥＳＴ）をハイレベルにしてから、出力信号（ＴＬＡＴＣＨ０）がローレベルになるまでの時間を測定すれば、遅延時間が測定できることがわかる。
【００４６】
なお、実際の遅延時間は第２の定電流で充電した分を計算により補正する必要がある。補正の仕方は、第１の定電流の電流値と第２の定電流の電流値の比を１：ｎとすると、測定した遅延時間Ｔに対し実際の遅延時間ｔは
ｔ＝（１＋ｎ）＊Ｔ
で求めることが出来る。
【００４７】
区間（３）で比較回路（ＣＭＰ１）に正帰還をかけてジッタを抑制している部分は背景技術と同様である。
【００４８】
区間（４）では、積分コンデンサ（Ｃ１）の電荷を放電する入力信号（ＴＩＭＥＲＳＴ）がハイレベルとなる。入力信号（ＬＡＴＴＥＳＴ）がハイレベルなので、入力信号（ＴＩＭＥＲＳＴ）はアンド回路（ＡＮＤ１）を通り、さらに、オア回路（ＯＲ２）を介して、ラッチ回路の他方の入力に印加される。すると、ノア回路（ＮＯＲ４）の出力はローレベルとなり、インバータ（ＩＮＶ３）の出力をハイレベルに変化させ、放電トランジスタ（Ｍ７）をオン、スイッチ素子（Ｍ６）をオフにするので、積分コンデンサ（Ｃ１）の電荷は放電し積分コンデンサ（Ｃ１）の電圧は０Ｖまで低下する。
【００４９】
区間（５）で、入力信号（ＴＩＭＥＲＳＴ）をローレベルに戻すと、この信号は区間（４）で説明した経路を通り、放電トランジスタ（Ｍ７）をオフ、スイッチ素子（Ｍ６）をオンにするので、再び積分コンデンサ（Ｃ１）への充電が行われる。入力信号（ＴＩＭＥＲＳＴ）をローレベルにしてから、出力信号（ＴＬＡＴＣＨ０）がローレベルになるまでの時間を測定すれば、遅延時間が測定できる。
【００５０】
このように、入力信号（ＬＡＴＴＥＳＴ）がハイレベルの間は、入力信号（ＴＩＭＥＲＳＴ）のレベルを変化させるだけで、何度でも遅延時間が測定できるので、必要に応じて任意の測定回数を簡単に実行することができる。
【図面の簡単な説明】
【００５１】
【図１】この発明の実施形態を示す回路図である。
【図２】図１の回路のタイミングチャートである。
【図３】コンデンサを利用して遅延時間を発生させる回路の一例を示す回路図である。
【図４】図３の回路のタイミングチャートである。
【符号の説明】
【００５２】
Ｃ１  積分コンデンサ
Ｍ５  第１の定電流トランジスタ
Ｍ３  第２の定電流トランジスタ
Ｍ４、Ｍ６  スイッチ素子
Ｍ７  放電トランジスタ
ＣＭＰ１  比較回路
【図１】
2005093529.tif 000003
【図２】
2005093529.tif 000004
【図３】
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【図４】
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