(57)【要約】【課題】複数直列接続されたスイッチ素子の、各スイッチングタイミングのばらつきを抑制しつつ電気的，構造的に簡略，小型化を図る。【解決手段】１つのゲート駆動回路ＧＤＵの出力端子と、複数個直列接続された電圧駆動型半導体素子Ｑ１〜Ｑｎの各ゲート端子Ｇ１〜Ｇｎとを同一コアＴｇで磁気結合し、さらにコアＴｇ１〜Ｔｇｎでゲート線同士を従属的に磁気結合することにより、各素子Ｑ１〜Ｑｎのゲート配線インピーダンスのような回路条件が異なる場合でも、各素子のゲートタイミングをバランスさせてスイッチングができるようにする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数個直列接続された電圧駆動型半導体素子の各ゲート端子を、１つのゲート駆動回路の出力端子と同一コアで磁気結合するとともに、第１のゲート線に流れる電流値と第２のゲート線に流れる電流値とを一致させるために、前記第１のゲート線と第２のゲート線とを磁気結合し、一致した電流値を第３のゲート線に流れる電流値と一致させるために、第２のゲート線と第３のゲート線とを磁気結合する従属的磁気結合を、直並列接続された全ての電圧駆動型半導体素子対応に順次行なうことにより、１つのゲート駆動回路で各素子のゲートタイミングをバランスさせてスイッチング可能にすることを特徴とする電圧駆動型半導体素子の駆動装置。
【請求項２】
前記電圧駆動型半導体素子として複数の素子を内蔵する半導体素子モジュールの構成素子を用いることにより、装置の小型，高性能化を図ることを特徴とする請求項１に記載の電圧駆動型半導体素子の駆動装置。
【請求項３】
前記ゲート駆動回路および前記コアを前記電圧駆動型半導体素子の上に配置し、かつ、その各ゲート線の長さが最短で、しかも素子の外形内に納まるように配置することで、装置のさらなる小型化を図ることを特徴とする請求項１または２に記載の電圧駆動型半導体素子の駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数個直並列接続される電圧駆動型半導体素子のスイッチングタイミングを調整し、小型・高性能化を可能にするために回路および構造を工夫した電圧駆動型半導体素子の駆動装置に関する。
【０００２】
【従来の技術】
半導体電力変換装置において、電力容量を増加させ高性能化を図るために、電圧駆動型半導体素子（以下、単に素子とも言う）を直列接続し、高電圧化した装置が増加している。このように、素子を直列接続しオン・オフのスイッチング動作を行なう場合、最大の問題点は各素子のスイッチングタイミングのばらつきにより、素子電圧のアンバランスが発生し、素子破壊の原因となることである。このときの動作を、図１０のように素子を２直列接続した回路を例にとって説明する。
【０００３】
図１０において、Ｑ１，Ｑ２は電圧駆動型半導体素子で、各素子のコレクタ−エミッタ間電圧はそれぞれＶＣＥ１，ＶＣＥ２で示され、ゲート電圧はそれぞれＶＧＥ１，ＶＧＥ２で示されている。また、ゲート駆動回路は各素子に１つずつ設けられる。このような回路において、各素子をスイッチングしたとき、理想的にはゲート駆動回路や当該ゲート駆動回路への入力信号の遅延時間は同じであり、２素子のＶＧＥ１，ＶＧＥ２は同波形となるため、コレクタ−エミッタ間電圧の分担は等しくなる。しかし、実際にはこれらの遅延時間がばらつくため、２素子のスイッチングタイミングは異なることになる。
【０００４】
このため、図１１（ａ）に示すように、素子Ｑ１の方が素子Ｑ２よりも早くオフした場合にはＶＣＥ１＞ＶＣＥ２となり、また図１１（ｂ）に示すように、素子Ｑ１の方が素子Ｑ２よりも早くオンした場合にはＶＣＥ１＜ＶＣＥ２となるため、スイッチングタイミング差が大きい場合には素子が過電圧となり破壊する可能性がある。
【０００５】
電圧分担が不平衡となる課題を解決するための従来技術として、特許文献１に示されるような方法がある。
図１２にその原理説明図を示す。これは、直列接続され、個別のゲート駆動回路ＧＤＵ１，ＧＤＵ２によりそれぞれ駆動される素子のゲート線を磁気結合するもので、素子が入力信号に応じてオン・オフする際に、各ゲート線に流れる電流値が、スイッチングタイミングのばらつきによって異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させ、これにより、スイッチングタイミングのばらつきを抑制するものである。また、素子を多直列接続した回路のゲート線を、図１３のように磁気結合することで、直列数にかかわらず全素子のタイミングを一致させることができる。
【０００６】
【特許文献１】
特開２００２−２０４５７８号公報（第２頁、図１，図６）
【０００７】
【発明が解決しようとする課題】
以上のように、多直列接続されている素子の各ゲート線を磁気結合することでスイッチングタイミングのばらつを抑制し、素子電圧のアンバランスを低減させることができるが、素子の直列数が多くなるほどゲート駆動回路とゲート線の磁気結合用コアの数が増加するため、回路が電気的，構造的に複雑で大型になるという問題が発生する。
【０００８】
また、素子を高圧変換回路に適用する際、直列数を極力減らすために素子として電圧定格の大きいものを選択するが、耐圧が大きくなると素子の外形が大きくなって回路の大型・複雑化が生じるだけでなく、オン・オフ時間が増加するため、スイッチング損失が増加しスイッチング周波数が低下するという問題が生じる。
したがって、この発明の課題は、素子を複数直列接続して構成される回路を、スイッチングタイミングのばらつきを抑制しつつ電気的，構造的に簡略，小型化することにある。
【０００９】
【課題を解決するための手段】
このような課題を解決するために、多数直列接続されている電圧駆動型半導体スイッチ素子のゲート線をコアによって磁気結合しつつ、１つのゲート回路で駆動する方式として回路の簡単化を図る。また、適用素子に複数の素子を内蔵するモジュールを用いることで、構造的に回路の小型化を可能にする。具体的には、１つのゲート回路の出力端子と各素子のゲート入力端子を全て１つのコアによって磁気結合させ、各ゲート条件（ゲート配線長のばらつきなど）が異なる場合に備えて各素子の配線を磁気結合させることで、各素子のゲート信号のタイミングを同じにし得るようにする（請求項１の発明）。
【００１０】
また、高圧素子を適用する回路に対し、適用素子の耐圧を或る程度下げて直列数を増加させる回路構成とするために、１パッケージに複数個の素子を有するモジュールを用い、このモジュール内の素子をモジュール内部またはモジュール間で直列接続することで、回路または装置を小型化する。容量の小さい素子を適用することで、スイッチングの高周波化も可能となる。このコアとモジュールの直列接続回路を組み合わせることで、回路または装置の小型・高性能化を可能にする（請求項２の発明）。
また、モジュール上にコアを設置する構造とし、コアの形状を各素子のゲート線が最短となり、素子外形に収まるようにすることで、さらなる小型化を可能にする（請求項３の発明）。
【００１１】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す構成図である。同図のＱ１，Ｑｎは電圧駆動型半導体素子としてのＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）で、ここではｎ個直列に接続されている。Ｔｇは１つのゲート駆動回路ＧＤＵから各ＩＧＢＴにゲート電圧を供給するためのコアで、ここでは巻数比を１：ａとしている。また、Ｔｇ１〜Ｔｇｎは各素子のゲート線を従属的に磁気結合するコアである。
【００１２】
ここで、図１の回路の動作について説明する。なお、簡単のためＴｇ１〜Ｔｇｎを省略した図２の回路について説明するが、この場合の等価回路は図３のようになる。
図３において、Ｌｒ１〜Ｌｒｎはゲート配線の寄生インダクタンス、Ｃ１〜Ｃｎは素子Ｑ１〜Ｑｎのゲート−エミッタ間Ｇ１−Ｅ１〜Ｇｎ−Ｅｎの入力容量であり、これらの定数は各素子ともに等しいものとする。スイッチング時にゲート駆動回路ＧＤＵが動作すると、ゲート駆動回路から電圧Ｖｇが印加され、コアＴｇに磁束Φが発生する。
【００１３】
このとき、各素子に接続されている全巻線には同じ磁束Φが鎖交するため、Ｖ１〜Ｖｎには同電位のａ・ｄΦ／ｄｔが印加される。また、Ｃ１〜Ｃｎのキャパシタンス値、およびＬｒ１〜Ｌｒｎのインダクタンス値は同値であるため、各ゲート電流Ｉｇ１〜Ｉｇｎも等しくなり、これらのキャパシタンス電圧、すなわちＱ１〜Ｑｎのゲート−エミッタ間電圧Ｖｇ１〜Ｖｇｎは全て等しくなる。よって、１つのゲート駆動回路で、全素子のオン・オフを同タイミングで動作させることができる。
【００１４】
図２の回路構成の場合、各素子のゲート線長に大きな差があるような条件下では、インダクタンスＬｒ１〜Ｌｒｎの値にばらつきが発生するため、電流Ｉｇ１〜Ｉｇｎもばらつく。その結果、電圧Ｖｇ１〜Ｖｇｎにも差が発生してスイッチングタイミングにばらつきが生じてしまう。これを防止するために、図１のようにコアＴｇ１〜Ｔｇｎを挿入して各ゲート線を互いに磁気結合し、ゲート電流を特許文献１と同様にバランスさせるものである。
【００１５】
また、電力変換回路を構成するときに、素子の耐圧を下げて複数個の素子を含むモジュール素子を適用できるようにし、耐圧不足分をモジュール素子内部の素子を上記のような方法で直列接続することで、回路の小型化，高性能化を図ることができる。このことについて、図４のようにスイッチング素子として４．５ｋＶ耐圧のＩＧＢＴを適用した２レベル３相インバータを例にして説明する。
【００１６】
通常、複数個の素子を内蔵したモジュール素子では、一般に耐圧は１．２ｋＶまでである。図４の回路に１．２ｋＶ素子を適用するためには、１素子に対して４直列接続する必要がある。このとき、見かけ上の耐圧は１．２ｋＶ×４＝４．８ｋＶとなる。図４の回路に対し、図２と同様の方式を適用すると、図５のようになる。
【００１７】
また、モジュール素子として図６（（ａ）は素子構成、（ｂ）は回路構成）のような６素子内蔵のモジュール素子を使用するとすると、図７（ａ）のような１相分を構成するために、図７（ｂ）のようにモジュール素子の端子１〜６を、モジュール内部またはモジュール素子間で配線することにより、素子を直列接続して回路を構成することができる。
【００１８】
また、図５の構成とするための必要な素子数は２４個であり、６素子入りのモジュール素子を使用するとすると、４個のモジュール素子で構成することができる。その場合の配線例を、図８に示す。現状では、６素子入りのモジュール素子は４．５ｋＶのモジュール素子に比べて小型であり、また、４．５ｋＶモジュール素子は１個の素子のみで構成されていることから、６素子入りのモジュール素子が必要になり、１．２ｋＶ耐圧素子を適用した方が回路の小型化を図ることができる。さらに、素子耐圧が小さきなるほどオン・オフ時のスイッチング時間が小さく、素子発生損失も小さい。以上より、図５の構成のほうが図４に比べて変換回路の高周波化，低損失化も可能である。
【００１９】
また、上記のレイアウト上に、直列接続時のスイッチングタイミングをバランスさせるためのコアＴｇ１〜Ｔｇ６と、ゲート駆動回路ＧＤＵをともに図９に示すようにモジュール素子上に配置する。このとき、コアは各ゲート端子までの配線が最短となるように形状と配置を考慮し、またコアとゲート駆動回路を変換回路の外形内とすることで、さらなる回路の小型，簡素化を図ることが可能である。
【００２０】
【発明の効果】
この発明によれば、電圧駆動型半導体素子を複数個直列接続するときに、各アームを１つのゲート駆動回路と１つのコアを用いて素子の全ゲート端子を磁気結合させ、かつ１モジュールが複数素子入りのモジュールを使用し、さらにコアとゲート駆動回路の配置を考慮することで、回路または装置の小型，高性能化を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態説明図
【図２】図１の動作を説明するための簡略化回路図
【図３】図２の等価回路図
【図４】３相インバータ回路の一般的な回路図
【図５】図４にこの発明を適用した例を示す回路図
【図６】６素子入りモジュール素子とその回路図
【図７】図６の素子の直列接続方法例を示す説明図
【図８】素子の４直列接続回路の配線図
【図９】図８の断面図
【図１０】従来例の説明図
【図１１】図１１の動作説明図
【図１２】従来における２つのゲート線の磁気結合例の説明図
【図１３】従来における３つ以上のゲート線の磁気結合例の説明図
【符号の説明】
ＧＤＵ，ＧＤＵ１〜ＧＤＵｎ…ゲート駆動回路、Ｔｇ，Ｔｇ１〜Ｔｇｎ…コア、Ｑ１〜Ｑｎ，Ｑ１１ａ〜Ｑ１１ｄ，Ｑ１２ａ〜Ｑ１２ｄ，Ｑ１３ａ〜Ｑ１３ｄ，Ｑ２１ａ〜Ｑ２１ｄ，Ｑ２２ａ〜Ｑ２２ｄ，Ｑ２３ａ〜Ｑ２３ｄ，Ｑ３１ａ〜Ｑ３１ｄ，Ｑ３２ａ〜Ｑ３２ｄ，Ｑ３３ａ〜Ｑ３３ｄ…電圧駆動型半導体スイッチ（ＩＧＢＴ：絶縁ゲートバイポーラトランジスタ）、Ｇ１〜Ｇｎ…ゲート、Ｌｒ１〜Ｌｒｎ…ゲート配線の寄生インダクタンス、Ｃ１〜Ｃｎ…素子のゲート−エミッタ間入力容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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