(57)【要約】    【課題】高コントラスト且つ高品質な画像表示が可能な表示パネルの駆動方法を提供することを目的とする。    【解決手段】各フィールド内における先頭のサブフィールドでは、入力映像信号に応じて各画素セル内に選択的に壁電荷を形成させる選択書込アドレスを実施する一方、この先頭サブフィールドに後続するサブフィールド各々では、入力映像信号に応じて画素セル各々内に形成されている壁電荷を選択的に消去させる選択消去アドレスを実施する。更に、各フィールド内における最後尾のサブフィールドでは、先ず、そのフィールド内において上記選択書込アドレス及び選択消去アドレスが共に実施された画素セルに対してのみ当該画素セル内の行電極対における一方の行電極及び列電極各々の近傍に形成されている電荷の極性を夫々反転させることにより壁電荷を形成する。そして、選択書込アドレスが実行された画素セルに対して当該画素セル内の行電極対の他方の行電極の近傍に形成されている電荷の極性を反転させることにより壁電荷を消去する。    【選択図】  図４
2005266709.tif 000002
【特許請求の範囲】
【請求項１】
表示ラインに対応した複数の行電極対と前記行電極対に交叉して配列された複数の列電極との交叉部に画素を担う画素セルが形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動する表示パネルの駆動方法であって、
各フィールド内における先頭のサブフィールドは、前記画素セル各々内に前記入力映像信号に応じて選択的に壁電荷を形成させる選択書込アドレスを実施する選択書込アドレス行程と、前記画素セル各々の内で前記壁電荷の形成されている画素セルのみを発光維持させるサスティン行程とを含み、
各フィールド内において前記先頭のサブフィールドに後続するサブフィールドの各々は、前記画素セル各々内に形成されている前記壁電荷を前記入力映像信号に応じて選択的に消去させる選択消去アドレスを実施する選択消去アドレス行程と、前記画素セル各々の内で前記壁電荷の形成されている画素セルのみを発光維持させるサスティン行程とを含み、
各フィールド内における最後尾のサブフィールドは、そのフィールド内において前記選択書込アドレス及び前記選択消去アドレスが共に実施された前記画素セルに対してのみ当該画素セル内の前記行電極対における一方の行電極及び前記列電極各々の近傍に形成されている電荷の極性を夫々反転させることにより壁電荷を形成する壁電荷形成行程と、前記フィールド内において前記選択書込アドレスが実行された前記画素セルに対して当該画素セル内の前記行電極対の他方の行電極の近傍に形成されている電荷の極性を反転させることにより前記壁電荷を消去する壁電荷消去行程と、を更に含むことを特徴とする表示パネルの駆動方法。
【請求項２】
前記壁電荷形成行程は、複数フィールド毎に１回だけ全ての前記画素セル各々内における前記行電極対の行電極間に一斉に放電を生起せしめることにより全ての前記画素セル内に壁電荷を形成することを特徴とする請求項１記載の表示パネルの駆動方法。
【請求項３】
表示ラインに対応した複数の行電極対と前記行電極対に交叉して配列された複数の列電極との交叉部に画素を担う画素セルが形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動する表示パネルの駆動方法であって、
各フィールド内における先頭のサブフィールドは、前記画素セル各々内に前記入力映像信号に応じて選択的に壁電荷を形成させる選択書込アドレスを実施する選択書込アドレス行程と、前記画素セル各々の内で前記壁電荷の形成されている画素セルのみを発光維持させるサスティン行程とを含み、
各フィールド内において前記先頭のサブフィールドに後続するサブフィールドの各々は、前記画素セル各々内に形成されている前記壁電荷を前記入力映像信号に応じて選択的に消去させる選択消去アドレスを実施する選択消去アドレス行程と、前記画素セル各々の内で前記壁電荷の形成されている画素セルのみを発光維持させるサスティン行程とを含み、
各フィールド内における最後尾のサブフィールドは、そのフィールド内において前記選択書込アドレス及び前記選択消去アドレスが共に実施された前記画素セルに対してのみ当該画素セル内の前記行電極対における一方の行電極及び前記列電極各々の近傍に形成されている電荷の極性を夫々反転させることにより壁電荷を形成する壁電荷形成行程と、前記フィールド内において前記選択書込アドレスが実施された前記画素セルに対して当該画素セル内の前記行電極対の行電極各々の近傍に形成されている電荷の極性を反転させる壁電荷極性反転行程と、当該フィールド内において前記選択書込アドレスが実行された前記画素セルに対して当該画素セル内の前記行電極対における前記一方の行電極の近傍に形成されている電荷の極性を反転させることにより前記壁電荷を消去する壁電荷消去行程と、を更に含むことを特徴とする表示パネルの駆動方法。
【請求項４】
前記壁電荷形成行程は、複数フィールド毎に１回だけ全ての前記画素セル各々内における前記行電極対の行電極間に一斉に放電を生起せしめることにより全ての前記画素セル内に壁電荷を形成することを特徴とする請求項３記載の表示パネルの駆動方法。
【請求項５】
前記壁電荷形成行程は、全ての前記画素セル各々内における前記行電極対の行電極間に、緩やかに電圧が推移する駆動電圧を印加することにより前記電荷の極性反転及び壁電荷の形成を行うことを特徴とする請求項３記載の表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示を行う表示パネルの駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネルにおける各画素に対応した放電セルの各々は、放電現象を利用して発光するものである為、最高輝度レベルに対応した発光状態、及び最低輝度レベルに対応した消灯状態の２つの状態しかもたない。そこで、このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００３】
サブフィールド法に基づく階調駆動では、発光を実施する回数が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。この際、各サブフィールドでは、入力映像信号に応じて選択的に各放電セル内に選択放電を生起させて所定量の壁電荷を形成（又は壁電荷を消去）するアドレス行程と、所定量の壁電荷が形成されている放電セルのみを繰り返しサスティン放電させてその放電に伴う発光状態を維持するサスティン行程と、を順次実行する。更に、少なくとも先頭のサブフィールドにおいて、上記アドレス行程に先立ち、各放電セルを一斉にリセット放電させることにより全放電セル内に残留する壁電荷の量を初期化（所定量の壁電荷を形成、又は壁電荷を消去）する初期化行程を実行する。
【０００４】
ところが、全放電セルにおいて一斉に生起される上記リセット放電は、表示すべき画像の内容には何ら関与しないものである為、この放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。
【０００５】
そこで、先頭のサブフィールドでは輝度レベル０の表示を担う放電セル以外の各放電セルに壁電荷を形成させ（選択書込アドレス行程）、それ以降のサブフィールドでは画素データに応じて選択的に放電セル内から壁電荷を消去する（選択消去アドレス行程）ようにした駆動方法が提案された（特許文献１参照）。かかる駆動方法によれば、全ての放電セルを一斉に初期化するリセット放電が不要となるので、このリセット放電に伴う発光の影響によるコントラスト低下を阻止することができる。
【０００６】
しかしながら、かかる駆動方法によると、各フィールド内で生起されたサスティン放電の総数の違いにより、放電セル内での壁電荷の形成状態にバラツキが生じ、壁電荷を形成又は消去させるべき上記選択放電が誤放電となる場合が生じた。よって、表示品質の低下を招くという問題があった。
【特許文献１】特開２００１−３１２２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる問題を解決すべく為されたものであり、高コントラスト且つ高品質な画像表示が可能な表示パネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
請求項１記載による表示パネルの駆動方法は、表示ラインに対応した複数の行電極対と前記行電極対に交叉して配列された複数の列電極との交叉部に画素を担う画素セルが形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動する表示パネルの駆動方法であって、各フィールド内における先頭のサブフィールドは、前記画素セル各々内に前記入力映像信号に応じて選択的に壁電荷を形成させる選択書込アドレスを実施する選択書込アドレス行程と、前記画素セル各々の内で前記壁電荷の形成されている画素セルのみを発光維持させるサスティン行程とを含み、各フィールド内において前記先頭のサブフィールドに後続するサブフィールドの各々は、前記画素セル各々内に形成されている前記壁電荷を前記入力映像信号に応じて選択的に消去させる選択消去アドレスを実施する選択消去アドレス行程と、前記画素セル各々の内で前記壁電荷の形成されている画素セルのみを発光維持させるサスティン行程とを含み、各フィールド内における最後尾のサブフィールドは、そのフィールド内において前記選択書込アドレス及び前記選択消去アドレスが共に実施された前記画素セルに対してのみ当該画素セル内の前記行電極対における一方の行電極及び前記列電極各々の近傍に形成されている電荷の極性を夫々反転させることにより壁電荷を形成する壁電荷形成行程と、前記フィールド内において前記選択書込アドレスが実行された前記画素セルに対して当該画素セル内の前記行電極対の他方の行電極の近傍に形成されている電荷の極性を反転させることにより前記壁電荷を消去する壁電荷消去行程と、を更に含む。
【０００９】
又、請求項３記載による表示パネルの駆動方法は、表示ラインに対応した複数の行電極対と前記行電極対に交叉して配列された複数の列電極との交叉部に画素を担う画素セルが形成されている表示パネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動する表示パネルの駆動方法であって、各フィールド内における先頭のサブフィールドは、前記画素セル各々内に前記入力映像信号に応じて選択的に壁電荷を形成させる選択書込アドレスを実施する選択書込アドレス行程と、前記画素セル各々の内で前記壁電荷の形成されている画素セルのみを発光維持させるサスティン行程とを含み、各フィールド内において前記先頭のサブフィールドに後続するサブフィールドの各々は、前記画素セル各々内に形成されている前記壁電荷を前記入力映像信号に応じて選択的に消去させる選択消去アドレスを実施する選択消去アドレス行程と、前記画素セル各々の内で前記壁電荷の形成されている画素セルのみを発光維持させるサスティン行程とを含み、各フィールド内における最後尾のサブフィールドは、そのフィールド内において前記選択書込アドレス及び前記選択消去アドレスが共に実施された前記画素セルに対してのみ当該画素セル内の前記行電極対における一方の行電極及び前記列電極各々の近傍に形成されている電荷の極性を夫々反転させることにより壁電荷を形成する壁電荷形成行程と、前記フィールド内において前記選択書込アドレスが実施された前記画素セルに対して当該画素セル内の前記行電極対の行電極各々の近傍に形成されている電荷の極性を反転させる壁電荷極性反転行程と、当該フィールド内において前記選択書込アドレスが実行された前記画素セルに対して当該画素セル内の前記行電極対における前記一方の行電極の近傍に形成されている電荷の極性を反転させることにより前記壁電荷を消去する壁電荷消去行程と、を更に含む。
【発明を実施するための最良の形態】
【００１０】
各フィールド内における先頭のサブフィールドでは、入力映像信号に応じて各画素セル内に選択的に壁電荷を形成させる選択書込アドレスを実施する一方、この先頭サブフィールドに後続するサブフィールド各々では、入力映像信号に応じて画素セル各々内に形成されている壁電荷を選択的に消去させる選択消去アドレスを実施する。更に、各フィールド内における最後尾のサブフィールドでは、先ず、そのフィールド内において上記選択書込アドレス及び選択消去アドレスが共に実施された画素セルに対してのみ当該画素セル内の行電極対における一方の行電極及び列電極各々の近傍に形成されている電荷の極性を夫々反転させることにより壁電荷を形成する。そして、選択書込アドレスが実行された画素セルに対して当該画素セル内の行電極対の他方の行電極の近傍に形成されている電荷の極性を反転させることにより壁電荷を消去する。
【実施例】
【００１１】
図１は、本発明による駆動方法に基づいてプラズマディスプレイパネルを階調駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１２】
図１に示されるように、かかるプラズマディスプレイ装置は、発光駆動制御回路１、画素駆動データ生成回路２、メモリ３、アドレスデータドライバ４、第１サスティンドライバ５、第２サスティンドライバ６、及びＰＤＰ１０からなる。
【００１３】
プラズマディスプレイパネルとしてのＰＤＰ１０は、夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜ＹnがＸＹ交互に配列された前面透明基板（図示せぬ）と、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmが形成されている背面基板（図示せぬ）とを備えている。ＰＤＰ１０においては、互いに隣接する一対の行電極（Ｘ、Ｙ）にてＰＤＰ１０の１表示ラインを構成する。すなわち、行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnにより、ＰＤＰ１０における第１表示ライン〜第ｎ表示ラインを形成しているのである。前面透明基板と背面基板との間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との各交叉部に画素を担う画素セルが構築される構造となっている。すなわち、ＰＤＰ１００には、ｎ行×ｍ列なるマトリクス状に画素を担う画素セルが形成されているのである。
【００１４】
発光駆動制御回路１は、例えば図２に示す如きサブフィールド法を採用した発光駆動シーケンスに従ってＰＤＰ１０を発光駆動させるべく、入力映像信号に応じてアドレスデータドライバ４、第１サスティンドライバ５、及び第２サスティンドライバ６各々を制御する。
【００１５】
図２に示す発光駆動シーケンスでは、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々において、そのサブフィールドに対応した発光実施回数（発光期間）が割り当てられているサスティン行程Ｉcを実行する。この際、先頭のサブフィールドＳＦ１では、サスティン行程Ｉcに先立ち選択書込アドレス行程Ｗcを実行する。それ以降のサブフィールドＳＦ２〜ＳＦ（Ｎ）各々では、サスティン行程Ｉcに先立ち、選択消去アドレス行程ＷＥcを実行する。更に、最後尾のサブフィールドＳＦ（Ｎ）に限り、サスティン行程Ｉcの直後に壁電荷調整行程Ｅcを実行する。尚、これらサスティン行程Ｉc、選択書込アドレス行程Ｗc、選択消去アドレス行程ＷＥc、及び壁電荷調整行程Ｅcの詳細な動作については、後述する。
【００１６】
画素駆動データ生成回路２は、入力映像信号によって示される各画素毎の輝度レベルに応じて、その画素に対応したＮビットの画素駆動データＧＤを生成し、メモリ３に供給する。例えば、画素駆動データ生成回路２は、図３に示す如き（Ｎ＋１）通りの画素駆動データＧＤの中から、入力映像信号によって示される輝度レベルに対応した１つを選択し、これをメモリ３に供給する。
【００１７】
メモリ３は、かかる画素駆動データＧＤを順次書き込む。ここで、１画面分、つまり第１行第１列〜第ｎ行第ｍ列の各画素セルに対応した(ｎ×ｍ)個分の画素駆動データＧＤ各々の書き込みが終了すると、メモリ３は、以下の如き読出動作を行う。この際、メモリ３では、１画面分の各画素セルに対応した画素駆動データＧＤ各々をビット桁(第１ビット〜第Ｎビット)毎に分割した画素駆動データビットＤＢ１〜ＤＢ（Ｎ）と捉える。メモリ３は、先ず、各画素セルに対応した画素駆動データビットＤＢ１の各々を、図２に示されるが如きサブフィールドＳＦ１の選択書込アドレス行程Ｗcの実行時において１表示ライン分ずつ順次読み出し、アドレスデータドライバ４に供給する。次に、メモリ３は、各画素セルに対応した画素駆動データビットＤＢ２の各々をサブフィールドＳＦ２の選択消去アドレス行程ＷＥcの実行時において１表示ライン分ずつ順次読み出し、アドレスデータドライバ４に供給する。同様に、メモリ３は、各画素セルに対応した画素駆動データビットＤＢ３、ＤＢ４、ＤＢ５、・・・、ＤＢ（Ｎ）を夫々サブフィールドＳＦ３、ＳＦ４、ＳＦ５、・・・、ＳＦ（Ｎ）の各選択消去アドレス行程ＷＥcの実行時において１表示ライン分ずつ順次読み出し、アドレスデータドライバ４に供給する。
【００１８】
アドレスデータドライバ４、第１サスティンドライバ５及び第２サスティンドライバ６は、図２に示される発光駆動シーケンスに従って図４に示す如き各種駆動パルスを発生し、ＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。
【００１９】
図４において、先ず、先頭のサブフィールドＳＦ１の選択書込アドレス行程Ｗcにおいて、アドレスデータドライバ４は、上記メモリ３から読み出された画素駆動データビットＤＢ１（図３に示す画素駆動データＧＤの第１ビット桁のビット）の論理レベルに応じたパルス電圧を有する画素データパルスを生成する。例えば、アドレスデータドライバ４は、画素駆動データビットＤＢ１が論理レベル１である場合には高電圧、０である場合には低電圧(０ボルト)の画素データパルスを生成する。そして、アドレスデータドライバ４は、かかる画素データパルスを１表示ライン分（ｍ個）ずつ夫々グループ化した画素データパルス群ＤＰ1〜ＤＰnを、図４に示されるように順次、ＰＤＰ１０の列電極Ｄ1〜Ｄmに印加して行く。更に、かかる選択書込アドレス行程Ｗcでは、第２サスティンドライバ６が、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングと同一タイミングにて図４に示す如き負極性の書込走査パルスＳＰWを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、上記書込走査パルスＳＰWが印加された表示ラインと、高電圧の画素データパルスが印加された「列」との交叉部の画素セルのみに放電（以下、選択書込アドレス放電と称する）が生起され、その画素セルの放電空間内には荷電粒子が発生する。そして、かかる選択書込アドレス放電の終息後、その画素セル内には所定量の壁電荷が形成され、この画素セルは「発光モード」に設定される。一方、上記書込走査パルスＳＰWが印加されたものの低電圧の画素データパルスが印加された画素セルには上述の如き選択書込アドレス放電は生起されない。よって、その画素セル内には上述した如き壁電荷が形成されず、この画素セルは「消灯モード」に設定される。
【００２０】
サブフィールドＳＦ１のサスティン行程Ｉcでは、第２サスティンドライバ６が、図４に示す如き正極性のサスティンパルスＩＰYを行電極Ｙ1〜Ｙnの各々に同時に印加する。この際、ＰＤＰ１０の全画素セルの内で、上記「発光モード」に設定された画素セルのみにサスティン放電が生起される。
【００２１】
次に、サブフィールドＳＦ２の選択消去アドレス行程ＷＥcにおいて、アドレスデータドライバ４は、上記メモリ３から読み出された画素駆動データビットＤＢ２（図３に示す画素駆動データＧＤの第２ビット桁のビット）の論理レベルに応じたパルス電圧を有する画素データパルスを生成する。例えば、アドレスデータドライバ４は、画素駆動データビットＤＢ２が論理レベル１である場合には高電圧、０である場合には低電圧(０ボルト)の画素データパルスを生成する。そして、アドレスデータドライバ４は、かかる画素データパルスを１表示ライン分（ｍ個）ずつ夫々グループ化した画素データパルス群ＤＰ1〜ＤＰnを、図４に示されるように順次、ＰＤＰ１０の列電極Ｄ1〜Ｄmに印加して行く。更に、かかる選択消去アドレス行程ＷＥcでは、第２サスティンドライバ６が、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングと同一タイミングにて図４に示す如き負極性の消去走査パルスＳＰEを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、上記消去走査パルスＳＰEが印加された表示ラインと、高電圧の画素データパルスが印加された「列」との交叉部の画素セルのみに放電（以下、選択消去アドレス放電と称する）が生起され、その画素セルの放電空間内に残留していた壁電荷が消去される。かかる選択消去アドレス放電により、この画素セルは「消灯モード」に設定される。一方、上記消去走査パルスＳＰEが印加されたものの低電圧の画素データパルスが印加された画素セルには上述の如き選択消去アドレス放電は生起されない。よって、かかる画素セルは、その直前までの状態を維持する。つまり、壁電荷が残留する画素セルは「発光モード」、壁電荷が残留しない画素セルは「消灯モード」の状態を維持するのである。
【００２２】
サブフィールドＳＦ２のサスティン行程Ｉcでは、第１サスティンドライバ５及び第２サスティンドライバ６が、図４に示す如き正極性のサスティンパルスＩＰX及びＩＰYを交互に且つサブフィールドＳＦ２の重み付けに対応した回数分だけ繰り返し行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。この際、ＰＤＰ１０の全画素セルの内で「発光モード」に設定されている画素セルのみが、上記サスティンパルスＩＰX又はＩＰYが印加される度にサスティン放電し、その放電に伴う発光状態を維持する。
【００２３】
尚、サブフィールドＳＦ２以降のサブフィールドＳＦ３〜ＳＦ（Ｎ）各々においても、上記サブフィールドＳＦ２と同様に選択消去アドレス行程ＷＥc及びサスティン行程Ｉcを順次実行する。
【００２４】
ここで、最後尾のサブフィールドＳＦ（Ｎ）における壁電荷調整行程Ｅcは、壁電荷形成行程Ｅ１と壁電荷消去行程Ｅ２とからなる。
【００２５】
壁電荷形成行程Ｅ１では、第２サスティンドライバ６が図４に示す如き正極性のパルス電圧Ｖ1を有する壁電荷形成パルスＥＰY1を行電極Ｙ1〜Ｙnに同時に印加する。更に、かかる壁電荷形成行程Ｅ１では、上記壁電荷形成パルスＥＰY1の印加タイミングと同時に、第１サスティンドライバ５が、図４に示す如き正極性のパルス電圧Ｖ2を有する壁電荷形成パルスＥＰX1を行電極Ｘ1〜Ｘnに同時に印加する。尚、壁電荷形成パルスＥＰY1のパルス電圧Ｖ1は、壁電荷形成パルスＥＰX1のパルス電圧Ｖ2よりも大である。又、図４に示す如く、壁電荷形成パルスＥＰY1の立ち下がり部での電圧推移は、壁電荷形成パルスＥＰX1の立ち下がり部での電圧推移よりも緩やかである。
【００２６】
一方、壁電荷消去行程Ｅ２では、第２サスティンドライバ６が図４に示す如きそのの立ち下がり部での電圧推移が緩やかな負極性のパルス電圧Ｖ3を有する壁電荷消去パルスＥＰY2を行電極Ｙ1〜Ｙnに同時に印加する。更に、かかる壁電荷消去行程Ｅ２では、上記壁電荷消去パルスＥＰY2の印加タイミングと同時に、第１サスティンドライバ５が、図４に示す如き正極性のパルス電圧Ｖ4を有する壁電荷消去パルスＥＰX2を行電極Ｘ1〜Ｘnに同時に印加する。尚、壁電荷消去パルスＥＰX2のパルス電圧Ｖ4は、壁電荷形成パルスＥＰX1のパルス電圧Ｖ2よりも小である。
【００２７】
以下に、上記壁電荷調整行程Ｅcによる動作について、最低輝度レベルに対応した表示が為される場合、最高輝度レベルに対応した表示が為される場合、中間の輝度レベルに対応した表示が為される場合に分けて説明する。
【００２８】
（１）最低輝度レベルに対応した表示（黒表示）が為される場合
この際、画素駆動データ生成回路２は、図３に示す如き第１階調に対応した、第１〜第Ｎビットが全て論理レベル０となる画素駆動データＧＤを生成することになる。従って、サブフィールドＳＦ１の選択書込アドレス行程Ｗc及びサスティン行程Ｉc、並びにサブフィールドＳＦ２〜ＳＦ（Ｎ）各々の選択消去アドレス行程ＷＥc及びサスティン行程Ｉcのいずれにおいても放電が生起されない、いわゆる黒表示状態となる。この際、壁電荷調整行程Ｅcの直前における画素セル内の壁電荷の形成状態は、図５（ａ）の如き形態となる。すなわち、列電極Ｄ側に正極性の電荷、行電極Ｘ側に負極性の電荷、行電極Ｙ側に負極性の電荷が形成される形態となる。ここで、壁電荷形成行程Ｅ１において、正極性のパルス電圧Ｖ1が行電極Ｙ、正極性のパルス電圧Ｖ2が行電極Ｘに夫々印加されるが、行電極Ｘ及びＹ間の電圧、行電極Ｘ及び列電極Ｄ間の電圧、並びに行電極Ｙ及び列電極Ｄ間の電圧のいずれもが放電開始電圧に到らず、放電は生起されない。よって、図５（ｂ）に示す如く、壁電荷形成行程Ｅ１の実行時における各画素セル内の電荷の形成状態は、図５（ａ）の如き状態と同一のままである。又、次の壁電消去行程Ｅ２では、負極性のパルス電圧Ｖ3が行電極Ｙに印加され、正極性のパルス電圧Ｖ4が行電極Ｘに夫々印加されるが、この時点においても行電極Ｘ及びＹ間の電圧、行電極Ｘ及び列電極Ｄ間の電圧、並びに行電極Ｙ及び列電極Ｄ間の電圧のいずれもが放電開始電圧に到らないので、放電は生起されない。よって、図５（ｃ）に示す如く、壁電荷消去行程Ｅ２の実行時における各画素セル内の電荷形成状態は、図５（ａ）及び図５（ｂ）の如き状態と同一となる。つまり、行電極Ｘ及びＹの双方に同一極性（負極性）の電荷が残留した、いわゆる電荷の中和状態（以下、かかる状態を壁電荷が消滅した状態と称する）となる。
【００２９】
（２）最高輝度レベルに対応した表示が為される場合
この際、画素駆動データ生成回路２は、図３に示す如き第（Ｎ＋１）階調に対応した画素駆動データＧＤを生成することになる。尚、第（Ｎ＋１）階調に対応した画素駆動データＧＤは、その第１ビットが論理レベル１、第２ビット〜第Ｎビットが全て論理レベル０である。従って、図３の二重丸印にて示されるように、サブフィールドＳＦ１の選択書込アドレス行程Ｗc及びサスティン行程Ｉcにおいて夫々選択書込アドレス放電及びサスティン放電が生起される。更に、図３の白丸印にて示されるように、サブフィールドＳＦ２〜ＳＦ（Ｎ）各々のサスティン行程Ｉcにおいてサスティン放電が生起され、いわゆる最高輝度レベルでの表示状態となる。この際、壁電荷調整行程Ｅcの直前における画素セル内の電荷形成状態は、サブフィールドＳＦ（Ｎ）のサスティン行程Ｉcの最後尾のサスティンパルスＩＰYに応じて生起されたサスティン放電の影響により、図６（ａ）の如き形態となる。すなわち、列電極Ｄ側に正極性の電荷、行電極Ｘ側に正極性の電荷、行電極Ｙ側に負極性の電荷が形成される形態となる。ここで、壁電荷形成行程Ｅ１において、正極性のパルス電圧Ｖ1が行電極Ｙ、正極性のパルス電圧Ｖ2が行電極Ｘに夫々印加されるが、行電極Ｘ及びＹ間の電圧、行電極Ｘ及び列電極Ｄ間の電圧、並びに行電極Ｙ及び列電極Ｄ間の電圧のいずれもが放電開始電圧に到らず、放電は生起されない。よって、図６（ｂ）に示す如く、壁電荷形成行程Ｅ１の実行時における各画素セル内の電荷形成状態は、図６（ａ）の如き状態と同一のままである。そして、次の壁電消去行程Ｅ２において、負極性のパルス電圧Ｖ3が行電極Ｙに印加され、正極性のパルス電圧Ｖ4が行電極Ｘに夫々印加されると、行電極Ｘ側に正極性の電荷、行電極Ｙ側に負極性の電荷が夫々形成されていることから、行電極Ｘ及びＹ間において微弱な消去放電が生起される。かかる消去放電の終息後、画素セル内の電荷形成状態は、図６（ｃ）に示す如く、列電極Ｄ側に正極性の電荷、行電極Ｘ側に負極性の電荷、行電極Ｙ側に負極性の電荷が形成された状態になる。つまり、行電極Ｘ及びＹの双方に同一極性（負極性）の電荷が残留する、いわゆる壁電荷の消滅状態となる。
【００３０】
（３）中間輝度レベルに対応した表示が為される場合
この際、画素駆動データ生成回路２は、入力映像信号によって示される輝度レベルに応じて、図３に示す如き第２階調〜第Ｎ階調各々に対応した画素駆動データＧＤの内の１を生成する。すなわち、画素駆動データ生成回路２は、図３に示すように、その第１ビットが必ず論理レベル１となり、且つ第２〜第Ｎビットの内の１のビット桁のみが論理レベル１、他のビット桁が全て論理レベル０となるＮビットの画素駆動データＧＤを生成するのである。従って、図３に示す如く、サブフィールドＳＦ１で選択書込アドレス放電及びサスティン放電（二重丸にて示す）が生起され、その後、画素駆動データＧＤ中の論理レベル１のビット桁に対応したサブフィールドで選択消去アドレス放電（黒丸印にて示す）が生起されまでの間、各サブフィールドでサスティン放電（白丸印にて示す）が生起される。よって、サブフィールドＳＦ１〜ＳＦ（Ｎ）を通して生起されたサスティン放電の総数に対応した中間輝度レベルの表示状態となる。この際、壁電荷調整行程Ｅcの直前における画素セル内の壁電荷形成状態は、図３中の黒丸印にて示されるサブフィールドで生起された選択消去アドレス放電の影響により、図７（ａ）の如き形態となる。すなわち、列電極Ｄ側に負極性の電荷、行電極Ｘ側に正極性の電荷、行電極Ｙ側に正極性の電荷が形成される状態となる。ここで、壁電荷形成行程Ｅ１において、正極性のパルス電圧Ｖ1が行電極Ｙ、正極性のパルス電圧Ｖ2が行電極Ｘに夫々印加されると、行電極Ｙ及び列電極Ｄ間で放電が生起される。その放電終息後、画素セル内の電荷の形成状態は、図７（ｂ）の如く、列電極Ｄ側に正極性の電荷、行電極Ｘ側に正極性の電荷、行電極Ｙ側に負極性の電荷が夫々形成される状態に推移する。つまり、行電極Ｘ及びＹに互いに異なる極性の電荷が残留する、いわゆる壁電荷が形成された状態になる。そして、次の壁電消去行程Ｅ２において負極性のパルス電圧Ｖ3が行電極Ｙ、正極性のパルス電圧Ｖ4が行電極Ｘに夫々印加されると、行電極Ｘ及びＹ間で微弱な消去放電が生起される。その消去放電終息後、画素セル内の壁電荷の形成状態は、図７（ｃ）の如く、列電極Ｄ側に正極性の電荷、行電極Ｘ側に負極性の電荷、行電極Ｙ側に負極性の電荷が夫々形成される状態に推移する。つまり、行電極Ｘ及びＹの双方に同一極性（負極性）の電荷が残留して電荷が中和した、いわゆる壁電荷の消滅状態となる。
【００３１】
従って、上記壁電荷調整行程Ｅcが終了した時点での各画素セル内の状態は、上記（１）〜（３）のいずれの表示時においても図５（ｃ）、図６（ｃ）及び図７（ｃ）の如く、列電極Ｄ側に正極性の電荷、行電極Ｘ側に負極性の電荷、行電極Ｙ側に負極性の電荷が夫々形成される状態となる。
【００３２】
すなわち、壁電荷調整行程Ｅcによれば、微弱な放電によって全画素セル内の壁電荷の形成状態を均一に初期化することができるのである。よって、選択アドレス放電の誤放電を防止しつつも、全画素セルを一斉に強制的にリセット放電させる場合に比して高コントラストの表示画像を提供することが可能になる。
【００３３】
尚、上記実施例においては、中間輝度レベル表示が為される場合には、壁電荷調整行程Ｅcにて図７に示す如く列電極Ｄ及び行電極Ｙ間で放電を生起させて壁電荷の形成を行うようにしているが、この放電を列電極Ｄ及び行電極Ｘ間で生起させるようにしても良い。
【００３４】
図８は、壁電荷調整行程Ｅcにおいて列電極Ｄ及び行電極Ｘ間で放電を生起させる場合に、アドレスデータドライバ４、第１サスティンドライバ５及び第２サスティンドライバ６がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印加タイミングを示す図である。尚、図８においては、各サスティン行程Ｉcの最終に印加されるサスティンパルスがサスティンパルスＩＰXである点、並びに、壁電荷調整行程Ｅcが壁電荷形成行程Ｅ１、壁電荷極性反転行程ＥＸ及び壁電荷消去行程Ｅ２なる３つの行程で構築されている点を除き、他の動作は図４に示されるものと同一である。
【００３５】
図８に示される壁電荷調整行程Ｅcの壁電荷形成行程Ｅ１では、第１サスティンドライバ５が、上述した如き正極性のパルス電圧Ｖ2を有する壁電荷形成パルスＥＰX1を行電極Ｘ1〜Ｘnに同時に印加する。尚、上記壁電荷形成パルスＥＰX1が印加されている間、行電極Ｙ1〜Ｙn各々の電圧は、図８に示す如く０ボルトに維持される。次に、壁電荷極性反転行程ＥＸでは、第２サスティンドライバ６が上述した如き正極性のパルス電圧Ｖ1を有する壁電荷形成パルスＥＰY1を行電極Ｙ1〜Ｙnに同時に印加する。尚、壁電荷形成パルスＥＰY1が印加されている間、行電極Ｘ1〜Ｘn各々の電圧は、図８に示す如く０ボルトに維持される。次に、壁電荷消去行程Ｅ２では、第２サスティンドライバ６が図８に示す如きそのの立ち下がり部での電圧推移が緩やかな負極性のパルス電圧Ｖ3を有する壁電荷消去パルスＥＰY2を行電極Ｙ1〜Ｙnに同時に印加する。更に、かかる壁電荷消去行程Ｅ２では、上記壁電荷消去パルスＥＰY2の印加タイミングと同時に、第１サスティンドライバ５が、図８に示す如き正極性のパルス電圧Ｖ4を有する壁電荷消去パルスＥＰX2を行電極Ｘ1〜Ｘnに同時に印加する。尚、壁電荷消去パルスＥＰX2のパルス電圧Ｖ4は、壁電荷形成パルスＥＰX1のパルス電圧Ｖ2よりも小である。
【００３６】
以下に、図８に示される壁電荷調整行程Ｅcでの動作について、最低輝度レベルに対応した表示が為される場合、最高輝度レベルに対応した表示が為される場合、中間の輝度レベルに対応した表示が為される場合に分けて説明する。
【００３７】
（１）最低輝度レベルに対応した表示（黒表示）が為される場合
この際、図３に示す第１階調に対応した駆動が為されるので、壁電荷調整行程Ｅcの直前の画素セル内の壁電荷形成状態は、その直前まで放電が一切生起されないことから、図９（ａ）の如き形態となる。すなわち、列電極Ｄ側に正極性の電荷、行電極Ｘ側に負極性の電荷、行電極Ｙ側に負極性の電荷が形成される形態となる。ここで、壁電荷形成行程Ｅ１において正極性のパルス電圧Ｖ2が行電極Ｘに印加されるが、行電極Ｘ及びＹ間の電圧、行電極Ｘ及び列電極Ｄ間の電圧、並びに行電極Ｙ及び列電極Ｄ間の電圧のいずれもが放電開始電圧に到らず、放電は生起されない。よって、図９（ｂ１）に示す如く、壁電荷形成行程Ｅ１の実行時における各画素セル内の壁電荷の形成状態は、図９（ａ）の如き状態と同一のままである。次に、壁電荷極性反転行程ＥＸにおいて正極性のパルス電圧Ｖ1が行電極Ｙに印加されるが、行電極Ｘ及びＹ間の電圧、行電極Ｘ及び列電極Ｄ間の電圧、並びに行電極Ｙ及び列電極Ｄ間の電圧のいずれもが放電開始電圧に到らず、放電は生起されない。よって、図９（ｂ２）に示す如く、壁電荷極性反転行程ＥＸの実行時における各画素セル内の壁電荷の形成状態は、図９（ａ）及び図９（ｂ１）の如き状態と同一のままである。そして、次の壁電消去行程Ｅ２において、負極性のパルス電圧Ｖ3が行電極Ｙに印加され、正極性のパルス電圧Ｖ4が行電極Ｘに夫々印加されるが、この時点においても行電極Ｘ及びＹ間の電圧、行電極Ｘ及び列電極Ｄ間の電圧、並びに行電極Ｙ及び列電極Ｄ間の電圧のいずれもが放電開始電圧に到らないので、放電は生起されない。よって、図９（ｃ）に示す如く、壁電荷消去行程Ｅ２の実行時における各画素セル内の壁電荷の形成状態は、図９（ａ）、図９（ｂ１）及び図９（ｂ２）の如き状態と同一のままである。
【００３８】
（２）最高輝度レベルに対応した表示が為される場合
この際、図３に示す第（Ｎ＋１）階調に対応した駆動が為される。よって、壁電荷調整行程Ｅcの直前における画素セル内の壁電荷形成状態は、サブフィールドＳＦ（Ｎ）のサスティン行程Ｉcの最後尾のサスティンパルスＩＰXに応じて生起されたサスティン放電の影響により、図１０（ａ）の如き形態となる。すなわち、列電極Ｄ側に正極性の電荷、行電極Ｘ側に負極性の電荷、行電極Ｙ側に正極性の電荷が形成される形態となる。ここで、壁電荷形成行程Ｅ１において正極性のパルス電圧Ｖ2が行電極Ｘに印加されるが、行電極Ｘ及びＹ間の電圧、行電極Ｘ及び列電極Ｄ間の電圧、並びに行電極Ｙ及び列電極Ｄ間の電圧のいずれもが放電開始電圧に到らず、放電は生起されない。よって、図１０（ｂ１）に示す如く、壁電荷形成行程Ｅ１の実行時における各画素セル内の壁電荷の形成状態は、図１０（ａ）の如き状態と同一のままである。次に、壁電荷極性反転行程ＥＸにおいて正極性のパルス電圧Ｖ1が行電極Ｙに印加されると、行電極Ｘ側に負極性の電荷、行電極Ｙ側に正極性の電荷が夫々形成されていることから、行電極Ｘ及びＹ間において放電が生起される。かかる放電の終息後、画素セル内の壁電荷形成状態は、図１０（ｂ２）に示す如く、列電極Ｄ側に正極性の電荷、行電極Ｘ側に正極性の電荷、行電極Ｙ側に負極性の電荷が形成された状態になる。つまり、行電極Ｘ及びＹに互いに異なる極性の電荷が残留する、いわゆる壁電荷が形成された状態になる。そして、壁電消去行程Ｅ２において、負極性のパルス電圧Ｖ3が行電極Ｙに印加され、正極性のパルス電圧Ｖ4が行電極Ｘに夫々印加されると、行電極Ｘ側に正極性の電荷、行電極Ｙ側に負極性の電荷が夫々形成されていることから、行電極Ｘ及びＹ間において微弱な消去放電が生起される。かかる消去放電の終息後、画素セル内の壁電荷形成状態は、図１０（ｃ）に示す如く、列電極Ｄ側に正極性の電荷、行電極Ｘ側に負極性の電荷、行電極Ｙ側に負極性の電荷が形成された状態になる。すなわち、行電極Ｘ及びＹの双方に同一極性（負極性）の電荷が残留して電荷が中和した、いわゆる壁電荷の消滅状態となる。
【００３９】
（３）中間輝度レベルに対応した表示が為される場合
この際、壁電荷調整行程Ｅcの直前における画素セル内の壁電荷形成状態は、図３中の黒丸印にて示されるサブフィールドで生起された選択消去アドレス放電の影響により、図１１（ａ）の如き形態となる。すなわち、列電極Ｄ側に負極性の電荷、行電極Ｘ側に正極性の電荷、行電極Ｙ側に正極性の電荷が形成される状態となる。ここで、壁電荷形成行程Ｅ１において正極性のパルス電圧Ｖ2が行電極Ｘに印加されると、列電極側に負極性の電荷、行電極Ｘ側に正極性の電荷が夫々形成されていることから、行電極Ｘ及び列電極Ｄ間において放電が生起される。かかる放電の終息後、画素セル内の壁電荷形成状態は、図１１（ｂ１）に示す如く、列電極Ｄ側に正極性の電荷、行電極Ｘ側に負極性の電荷、行電極Ｙ側に正極性の電荷が形成された状態になる。つまり、行電極Ｘ及びＹに互いに異なる極性の電荷が残留する、いわゆる壁電荷が形成された状態になる。次に、壁電荷極性反転行程ＥＸにおいて正極性のパルス電圧Ｖ1が行電極Ｙに印加されると、行電極Ｘ側に負極性の電荷、行電極Ｙ側に正極性の電荷が夫々形成されていることから、行電極Ｘ及びＹ間において放電が生起される。かかる放電の終息後、画素セル内の壁電荷形成状態は、図１１（ｂ２）に示す如く、列電極Ｄ側に正極性の電荷、行電極Ｘ側に正極性の電荷、行電極Ｙ側に負極性の電荷が形成された状態になる。つまり、行電極Ｘ及びＹに互いに異なる極性の電荷が残留する、いわゆる壁電荷が形成された状態になる。そして、壁電消去行程Ｅ２において、負極性のパルス電圧Ｖ3が行電極Ｙに印加され、正極性のパルス電圧Ｖ4が行電極Ｘに夫々印加されると、行電極Ｘ側に正極性の電荷、行電極Ｙ側に負極性の電荷が夫々形成されていることから、行電極Ｘ及びＹ間において微弱な消去放電が生起される。かかる消去放電の終息後、画素セル内の壁電荷形成状態は、図１１（ｃ）に示す如く、列電極Ｄ側に正極性の電荷、行電極Ｘ側に負極性の電荷、行電極Ｙ側に負極性の電荷が夫々形成された状態になる。すなわち、行電極Ｘ及びＹの双方に同一極性（負極性）の電荷が残留して電荷が中和した、いわゆる壁電荷の消滅状態となる。
【００４０】
従って、壁電荷調整行程Ｅcが終了した時点での各画素セル内の状態は、上記（１）〜（３）のいずれの表示時においても、図９（ｃ）、図１０（ｃ）及び図１０（ｃ）の如く同一となる。
【００４１】
よって、図８に示す如き駆動によっても、微弱な放電によって全画素セル内の壁電荷の形成状態を均一に初期化できるので、全画素セルを一斉に強制的にリセット放電させる場合に比して高コントラストの表示画像を提供することが可能になる。
【００４２】
尚、図８に示す駆動を実施するにあたり、上記壁電荷形成行程Ｅ１において行電極Ｘに印加する壁電荷形成パルスＥＰX1の立ち上がり部での電圧推移を、図１２に示す如く緩やかにしても良い。これにより、行電極Ｘ及び列電極Ｄ間において生起される放電が弱まり、更に表示画像のコントラストを高めることができるようになる。
【００４３】
又、上記実施例においては、全画素セルを一斉に強制的にリセット放電させる初期化動作を一切省いた駆動を示したが、このリセット放電を、電源投入時点のみ、或いは複数フィールド毎に１度の頻度で生起させるようにしても良い。
【００４４】
かかる駆動を、例えば図４に示す如き駆動に適用させる場合には、最後尾のサブフィールドＳＦ（Ｎ）において実施する壁電荷調整行程Ｅcを、電源投入時点に限り図１３に示す如き壁電荷調整行程ＥＥcに変更する。或いは、Ｍフィールド（Ｍは２以上の整数）毎に１回の頻度で、壁電荷調整行程Ｅcに代わり図１３に示す如き壁電荷調整行程ＥＥcを実行する。
【００４５】
尚、図１３に示す壁電荷調整行程ＥＥcでは、先ず、壁電荷形成行程Ｅ１において、第２サスティンドライバ６が正極性のパルス電圧Ｖ1を有する壁電荷形成パルスＥＰY1を行電極Ｙ1〜Ｙnに同時に印加する。この壁電荷形成パルスＥＰY1が印加されている間、行電極Ｘ1〜Ｘn各々の電圧は図１３に示す如く０ボルトに維持される。壁電荷消去行程Ｅ２では、図４と同様に、負極性のパルス電圧Ｖ3を有する壁電荷消去パルスＥＰY2が行電極Ｙ1〜Ｙnに印加され、かかる壁電荷消去パルスＥＰY2の印加タイミングと同時に正極性のパルス電圧Ｖ4を有する壁電荷消去パルスＥＰX2が行電極Ｘ1〜Ｘnに同時に印加される。この際、図１３に示される壁電荷調整行程ＥＥcの壁電荷形成行程Ｅ１では、行電極Ｘ側に正極性の壁電荷形成パルスＥＰX1が印加されないので、全ての画素セル内の行電極Ｘ及びＹ間の電圧が放電開始電圧を越える。これにより、全ての画素セル内において一斉にリセット放電が生起されるのである。
【００４６】
一方、上述した如きリセット放電動作を、図８に示す如き駆動に適用させる場合には、最後尾のサブフィールドＳＦ（Ｎ）において実施する壁電荷調整行程Ｅcを、電源投入時点に限り図１４に示す如き壁電荷調整行程ＥＥcに変更する。或いは、Ｍフィールド（Ｍは２以上の整数）毎に１回の頻度で、壁電荷調整行程Ｅcに代わり図１４に示す如き壁電荷調整行程ＥＥcを実行する。
【００４７】
尚、図１４に示す壁電荷調整行程ＥＥcの壁電荷形成行程Ｅ１では、上述した如き壁電荷形成パルスＥＰX1が行電極Ｘ1〜Ｘnに印加されると同時に、立ち下がり部での電圧推移が緩やかな負極性の壁電荷形成パルスＥＰY0が行電極Ｙ1〜Ｙnに同時に印加される。次の壁電荷極性反転行程ＥＸでは、図８と同様に、正極性の壁電荷形成パルスＥＰY1が行電極Ｙ1〜Ｙnに同時に印加され、この間、行電極Ｘ1〜Ｘn各々の電圧は０ボルトに維持される。そして、壁電荷消去行程Ｅ２では、図８と同様に、負極性の壁電荷消去パルスＥＰY2が行電極Ｙ1〜Ｙnに印加されると共に、正極性の壁電荷消去パルスＥＰX2が行電極Ｘ1〜Ｘnに印加される。この際、図１４に示される壁電荷調整行程ＥＥcの壁電荷形成行程Ｅ１では、行電極Ｘ側に正極性の壁電荷形成パルスＥＰX1が印加されている間、行電極Ｙ側には負極性の壁電荷形成パルスＥＰY0が印加されているので、全ての画素セル内の行電極Ｘ及びＹ間の電圧が放電開始電圧を越える。これにより、全ての画素セル内において一斉にリセット放電が生起されるのである。
【図面の簡単な説明】
【００４８】
【図１】本発明による駆動方法に基づいてプラズマディスプレイパネルを階調駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図２】サブフィールド法に基づき図１に示されるＰＤＰ１０を駆動する際の発光駆動シーケンスの一例を示す図である。
【図３】図２に示す発光駆動シーケンスに従った駆動を行う際に画素駆動データ生成回路２で生成される画素駆動データＧＤと、１フィールド（フレーム）内での発光パターンを示す図である。
【図４】図２に示される発光駆動シーケンスに従ってアドレスデータドライバ４、第１サスティンドライバ５及び第２サスティンドライバ６各々がＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングを示す図である。
【図５】最低輝度レベルに対応した表示（黒表示）時において図４の壁電荷調整行程Ｅcにて各画素セル内に形成される壁電荷の形成状態の推移を表す図である。
【図６】最高輝度レベルに対応した表示時において図４の壁電荷調整行程Ｅcにて各画素セル内に形成される壁電荷の形成状態の推移を表す図である。
【図７】中間輝度レベルに対応した表示時において図４の壁電荷調整行程Ｅcにて各画素セル内に形成される壁電荷の形成状態の推移を表す図である。
【図８】ＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングの他の一例を示す図である。
【図９】最低輝度レベルに対応した表示（黒表示）時において図８の壁電荷調整行程Ｅcにて各画素セル内に形成される壁電荷の形成状態の推移を表す図である。
【図１０】最高輝度レベルに対応した表示時において図８の壁電荷調整行程Ｅcにて各画素セル内に形成される壁電荷の形成状態の推移を表す図である。
【図１１】中間輝度レベルに対応した表示時において図８の壁電荷調整行程Ｅcにて各画素セル内に形成される壁電荷の形成状態の推移を表す図である。
【図１２】図８に示される壁電荷調整行程Ｅcの他の一例を示す図である。
【図１３】図４に示される駆動を実施する際に、電源投入時点、或いはＭフィールド（Ｍは２以上の整数）毎に１回の頻度で、壁電荷調整行程Ｅcに代わって実施される壁電荷調整行程ＥＥcでの動作を示す図である。
【図１４】図８に示される駆動を実施する際に、電源投入時点、或いはＭフィールド（Ｍは２以上の整数）毎に１回の頻度で、壁電荷調整行程Ｅcに代わって実施される壁電荷調整行程ＥＥcでの動作を示す図である。
【符号の説明】
【００４９】
１      発光駆動制御回路
２      画素駆動データ生成回路
１０    ＰＤＰ
【図１】
2005266709.tif 000003
【図２】
2005266709.tif 000004
【図３】
2005266709.tif 000005
【図４】
2005266709.tif 000006
【図５】
2005266709.tif 000007
【図６】
2005266709.tif 000008
【図７】
2005266709.tif 000009
【図８】
2005266709.tif 000010
【図９】
2005266709.tif 000011
【図１０】
2005266709.tif 000012
【図１１】
2005266709.tif 000013
【図１２】
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【図１３】
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【図１４】
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