(57)【要約】【課題】  凹状欠陥の発生を有効に抑えるエピタキシャル基板の製造方法を提供すること。【解決手段】  面方位（１００）方向からのずれがないＩｎＰ基板２上にＩｎＧａＡｓ層４をエピタキシャル成長させる際に、ＩｎＰ基板２として面方位精度±０．０５°以内のＩｎＰ基板を使用し、成長温度を６３０℃〜７００℃とし、成長速度を０．６μｍ／ｈ〜２μｍ／ｈとし、Ｖ／III 比を１０〜１００として成長を行うことにより、凹状の欠陥が少なく表面状態も良好な化合物半導体エピタキシャル基板を製造することができるようにした。さらに、ＩｎＧａＡｓ層４の成長に用いるガリウム原料をトリメチルガリウムとし、且つインジウム原料をトリメチルインジウムとすることによりＩｎ組成の面内分布の均一性を改善した。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＩｎＰ単結晶基板上に直接または該基板と格子整合するエピタキシャル層を介してＩｎＧａＡｓ層をエピタキシャル成長させるに当たり、Ｖ／III 比が１０〜１００、成長温度が６３０℃〜７００℃、成長速度が０．６μｍ／ｈ〜２μｍ／ｈの条件下に成長させることを特徴とする化合物半導体エピタキシャル基板の製造方法。
【請求項２】
ＩｎＰ単結晶基板上に直接または該基板と格子整合するエピタキシャル層を介してＩｎＧａＡｓ層をエピタキシャル成長させるに当たり、Ｖ／III 比が１０〜１００、成長温度が６３０℃〜７００℃、成長速度が０．６μｍ／ｈ〜２μｍ／ｈの条件下に成長させることを特徴とする化合物半導体エピタキシャル基板の凹状欠陥の抑制方法。
【請求項３】
ＩｎＰ単結晶基板として、面方位（１００）方向で、面方位精度±０．０５°以内である基板を用いることを特徴とする請求項１または２記載の方法。
【請求項４】
エピタキシャル成長をＭＯＣＶＤ法によって実施することを特徴とする請求項１〜３いずれかに記載の方法。
【請求項５】
ＩｎＧａＡｓ層のエピタキシャル成長におけるガリウム原料が、トリメチルガリウム、インジウム原料が、トリメチルインジウムであることを特徴とする請求項１〜４いずれかに記載の方法。
【請求項６】
請求項１〜５いずれかに記載の方法によって得られた化合物半導体エピタキシャル基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単結晶基板上に化合物半導体エピタキシャル層を成長させる際に生じる凹状欠陥の発生を抑制せしめた化合物半導体エピタキシャル基板の製造方法に関するものである。
【背景技術】
【０００２】
従来の気相エピタキシャル成長法、特に有機金属熱分解法（ＭＯＣＶＤ法）により単結晶基板上にエピタキシャル層を成長させる場合、その成長表面に涙状欠陥、ヒロック等と称されている凸状の欠陥が生じることが知られている。その直径寸法は１０〜３０μｍ程度と大きいが、高さは数十ｎｍと比較的低いのが特徴である。この種の凸状欠陥は高さが低いためデバイス作製上の障害になることは比較的少ないが、場合によっては作製工程で使用されるフォトマスクを傷つけたり、パターンにずれを生じさせる等のトラブルの原因となる。
【０００３】
この表面欠陥の発生を防止するため、特許文献１には、本来の面方位である（１００）面から０．１°〜０．５°傾いた面を持つ単結晶基板を用い、基板温度を６００℃〜７００℃にして化合物半導体単結晶層を気相エピタキシャル成長させることが提案されている。また、特許文献２には、この種の表面欠陥が基板の転位をもとにして発生することに着目し、基板の転位密度を考慮してオフ角を決定することにより設計の自由度を向上させた方法が提案されている。
【０００４】
上記の従来技術は、いずれも、基板のオフ角を制御することにより凸状の表面欠陥を低減させることができるようにした技術である。
【特許文献１】特開平２−２３９１８８号公報
【特許文献２】特開平８−７８３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、単結晶基板上に気相エピタキシャル成長法によって化合物半導体の単結晶薄膜層を形成して化合物半導体エピタキシャル基板を製造する場合、その表面には上述の凸状欠陥の他、凹状の欠陥も発生する。凹状の欠陥は、凸状の欠陥に比べて直径寸法は数μｍと小さいが、深さが基板表面近くにまで到達するほど深いのが特徴である。この凹状の欠陥が生じていると、そのエピタキシャル基板を用いてデバイスを製作した場合、一般に、その製作されたデバイスの歩留りを低下させることが知られている。凹状欠陥の数が少ない場合には歩留りへの影響は少ないが、その数が増えるにつれて歩留りが悪くなり問題となってくる。
したがって、凸状欠陥のみならず凹状欠陥も低減させる必要があるが、凹状欠陥の場合には、特許文献２に見られるような基板自体の転位密度との間に相関関係もなく、また上述のようなオフ角制御だけではこの凹状欠陥の発生を抑制させることは困難であり、従来技術によっては凹状欠陥の発生を抑制させることができない。
【０００６】
本発明の目的は、凹状欠陥の発生を抑制せしめた化合物半導体エピタキシャル基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明者等は、凹状欠陥の発生を抑制せしむべく鋭意検討を重ねた結果、エピタキシャル成長を、特定のＶ／III 比を用い、特定の成長温度下、特定の成長速度で実施するというきわめて限定された条件下で実施することにより、凹状欠陥の発生を抑制し得ることを見出すとともにさらに種々の検討を加え、本発明を完成した。
【０００８】
すなわち本発明は、（１）ＩｎＰ単結晶基板上に直接または該基板と格子整合するエピタキシャル層を介してＩｎＧａＡｓ層をエピタキシャル成長させるに当たり、Ｖ／III 比が１０〜１００、成長温度が６３０℃〜７００℃、成長速度が０．６μｍ／ｈ〜２μｍ／ｈの条件下に成長させることを特徴とする化合物半導体エピタキシャル基板の製造方法を提供するものである。
また本発明は、（２）ＩｎＰ単結晶基板上に直接または該基板と格子整合するエピタキシャル層を介してＩｎＧａＡｓ層をエピタキシャル成長させるに当たり、Ｖ／III 比が１０〜１００、成長温度が６３０℃〜７００℃、成長速度が０．６μｍ／ｈ〜２μｍ／ｈの条件下に成長させることを特徴とする化合物半導体エピタキシャル基板の凹状欠陥の抑制方法を提供するものである。
【０００９】
さらに本発明は、（３）ＩｎＰ単結晶基板として、面方位（１００）方向で、面方位精度±０．０５°以内である基板を用いることを特徴とする上記（１）または（２）記載の方法、（４）エピタキシャル成長をＭＯＣＶＤ法によって実施することを特徴とする上記（１）〜（３）いずれかに記載の方法、（５）ＩｎＧａＡｓ層のエピタキシャル成長におけるガリウム原料が、トリメチルガリウム、インジウム原料が、トリメチルインジウムであることを特徴とする上記（１）〜（４）いずれかに記載の方法、（６）上記（１）〜（５）いずれかに記載の方法によって得られた化合物半導体エピタキシャル基板等を提供するものである。
【発明の効果】
【００１０】
本発明によれば、面方位（１００）方向からのずれがないＩｎＰ単結晶基板またはＩｎＰに格子整合するエピタキシャル層上にＩｎＧａＡｓ層をエピタキシャル成長させる際に、成長温度６３０℃〜７００℃、成長速度０．６μｍ／ｈ〜２μｍ／ｈ、Ｖ／III 比１０〜１００という成長条件下で行うことにより、表面の凹状欠陥の発生を極めて有効に抑えることができる。また、このとき、ＴＭＧａを原料としてＩｎＧａＡｓ層を成層することにより、エピタキシャル基板におけるＩｎ組成の面内分布の均一性を著しく改善することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明について、図面を参照して詳細に説明する。
図１には、本発明の一実施例を説明するためのエピタキシャル基板の断面図が示されている。本実施例は、ｐ−ｉ−ｎダイオード用のエピタキシャル基板の一例であり、図１に示すエピタキシャル基板１は、ＩｎＰ基板２上に、１．０μｍ厚のＩｎＰ層３、３．０μｍ厚のＩｎＧａＡｓ層４及び１．０μｍ厚のＩｎＰ層５をこの順序で成層し、ｐ−ｉ−ｎダイオード製造用の化合物半導体エピタキシャル基板を形成したものである。
【００１２】
ＩｎＰ基板２は、ここでは、面方位（１００）からずれのないオフ角が０°のいわゆるジャスト基板が用いられている。この基板の面方位精度は±０．０５°以内である。尚、基板２は、オフ角が０．５°程度までであれば、使用し得るが、不純物の取り込み量、半導体レーザ用途等を考慮するとジャスト基板が好ましく用いられる。
また基板２上に積層される各層は、エピタキシャル気相成長法を用いて形成することができる。本実施例では気相成長法としてＭＯＣＶＤ法を用いたが、本発明はこの気相成長法のみに限定されるものではなく、例えば分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）法（以下、ＭＢＥ法と称することがある）等公知の適宜の気相成長法を用いることもできる。
【００１３】
図１では、ＩｎＰ層３がＩｎＰ基板２上に形成されているが、この層は存在しなくても良いが、存在することが好ましい。またこの層は、ＩｎＰ基板２に格子整合するものであれば良く例えば、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｓＰ、ＧａＡｓＳｂ等であることもできる。さらにこのＩｎＰ層３は、ＩｎＰ基板２に代えてＧａＡｓ等を用い格子不整合を緩和するいわゆるメタモルフィックバッファを介して形成することもできる。
ＩｎＧａＡｓ層４のエピタキシャル成長は、Ｖ／III 比が１０〜１００、成長温度が６３０℃〜７００℃、成長速度が０．６μｍ／ｈ〜２μｍ／ｈの条件下に実施される。
Ｖ／III 比は、好ましくは５０〜１００、より好ましくは５０〜７０である。Ｖ／III 比が、１００を超えると凹状欠陥が急激に増加し、１０未満ではＶ族元素が不足するためかＶ族空孔やIII 族元素がＶ族サイトを占めるアンチサイト欠陥が発生するようになる。
【００１４】
ここで、Ｖ／III 比とは、３−５族化合物半導体結晶成長時における５族原料と３族原料の供給量比である。一般に有機金属気相成長法においては、原料供給はガスボンベやバブラーからガスの状態で供給される。ガスボンベからのガスの供給量は供給ラインに設置されたマスフローコントローラーなどの流量制御装置によって制御され、（ボンベ内のガス濃度）×（ガス流量）が原料の実流量となる。バブラーからのガスの供給量はバブラーに流すキャリアガス供給ラインに設置されたマスフローコントローラーなどの流量制御装置によって制御され、（キャリアガス流量）×（バブラー内原料蒸気圧）／（バブラー内圧）が原料の実流量となる。これらの方式によって供給された原料実流量について５族原料と３族原料の供給量比をとったものを一般にＶ／III 比と称している。本明細書においてもＶ／III 比という用語を上述の定義に従うものとして使用している。
【００１５】
また５族原料ととしては、ＡｓＨ3 が、３族原料であるＩｎ原料としては、トリメチルインジウム（ＴＭＩｎ）が、Ｇａ原料としては、トリエチルガリウム（ＴＥＧａ）がそれぞれ通常使用されるが、Ｇａ原料としては、ＴＥＧａよりもトリメチルガリウム（ＴＭＧａ）が好ましく、ＴＭＧａを用いることにより、エピタキシャル基板におけるＩｎの面内分布を均一化し得る。
【００１６】
ＩｎＧａＡｓ層の成長温度は、６３０℃〜７００℃の範囲で実施される。好ましくは、６４０℃〜６８０℃、さらに好ましくは、６５０℃〜６７０℃である。６３０℃未満になると凹状欠陥が急激に増加し、一方７００℃を超えるとエピタキシャル基板の表面が分解するためか白濁状態となる傾向にある。
またＩｎＧａＡｓ層の成長速度は、０．６μｍ／ｈ〜２μｍ／ｈとなるように金属有機化合物原料の供給量を調整することにより実施される。成長速度は、０．６μｍ／ｈ〜１．５μｍ／ｈであることが好ましく、より好ましくは０．８μｍ／ｈ〜１．２μｍ／ｈである。２μｍ／ｈを超えると凹状欠陥が急増加し、一方０．６μｍ／ｈ未満となると生産性が低下する。
【００１７】
（実施例）
以下、本発明の一実施例につき詳細に説明する。
【実施例１】
【００１８】
図１に示す層構造のｐ−ｉ−ｎダイオード用エピタキシャル基板を下記のようにして製作した。
先ず、ＭＯＣＶＤ薄膜作製装置内にＩｎＰ基板２を導入する。
このＩｎＰ基板２としては、面方位（１００）のジャスト基板で面方位精度が±０．０５°以内のもので、直径約８ｃｍのものを用いた。
装置内に導入後、６６０℃に昇温してＰＨ3 による基板表面処理を施した後、金属有機化合物原料としてＴＭＩｎを用いてＩｎＰ基板２の上にＩｎＰ層３を１μｍ形成した。次にＰＨ3 ガスをＡｓＨ3 ガスに切り替え、ＴＭＩｎとＴＥＧａを原料としてＩｎＧａＡｓ層４（Ｉｎ組成０．５３）を３μｍ形成した。このときの成長温度は６６０℃、成長速度は１μｍ／ｈ、Ｖ／III 比は７０とした。次に再びＡｓＨ3 ガスをＰＨ3 ガスに切り替えてＩｎＰ層５を１μｍ形成した。得られたエピタキシャル基板の表面状態を微分干渉顕微鏡で観察したところ良好で、凹状欠陥は観察されなかった。
またＩｎＧａＡｓ層４のＩｎ組成を高分解能Ｘ線装置で測定した結果を図５に示した。
【実施例２】
【００１９】
実施例１において、ＩｎＧａＡｓ層４の形成に使用したＧａ原料を、ＴＥＧａからＴＭＧａに変更した以外は実施例１と全く同様にして各エピタキシャル層を形成した。得られたエピタキシャル基板の表面状態は良好で、凹状欠陥は観察されなかった。
またＩｎＧａＡｓ層４のＩｎ組成を高分解能Ｘ線装置で測定した結果を図６に示した。
【実施例３】
【００２０】
実施例２において、ＩｎＧａＡｓ層４の成長温度を６９０℃、成長速度を２μｍ／ｈ、Ｖ／III 比２０とした以外は実施例２と全く同様にして各エピタキシャル層を形成した。得られたエピタキシャル基板の表面状態は良好で、凹状欠陥は観察されなかった。
【００２１】
（比較例１）
実施例１において、ＩｎＧａＡｓ層４の形成時の成長温度を６２０℃とした以外は実施例１と全く同様にして各エピタキシャル層を形成した。得られたエピタキシャル基板の表面には凹状欠陥が多量に観察された。
【００２２】
（比較例２）
実施例１において、ＩｎＧａＡｓ層４の形成時の成長速度を３μｍ／ｈとした以外は実施例１と全く同様にして各エピタキシャル層を形成した。得られたエピタキシャル基板の表面には凹状欠陥が多量に観察された。
【００２３】
（比較例３）
実施例２において、ＩｎＧａＡｓ層４の形成時のＶ／III 比を１２０とした以外は実施例２と全く同様にして各エピタキシャル層を形成した。得られたエピタキシャル基板の表面には凹状欠陥が多量に観察された。
【実施例４】
【００２４】
実施例１において、ＩｎＧａＡｓ層４の形成時のＶ／III 比を６３．４、成長速度を１μｍ／ｈとし、成長温度を６００℃〜７００℃まで適宜に変化させてエピタキシャル基板１を作製した。出来上がったエピタキシャル基板の表面欠陥密度を表面欠陥測定装置（Ｓｕｒｆｓｃａｎ６２２０）により測定した。この測定結果を図２に示した。
【実施例５】
【００２５】
実施例１において、ＩｎＧａＡｓ層４の形成時のＶ／III 比を６３．４、成長温度を６５０℃とし、成長速度を０．５〜３μｍ／ｈまで変化させてエピタキシャル基板を作製した。出来上がったエピタキシャル基板の表面１Ａの欠陥密度を表面欠陥測定装置（Ｓｕｒｆｓｃａｎ６２２０）により測定した。この測定結果を図３に示した。
【実施例６】
【００２６】
実施例１において、ＩｎＧａＡｓ層４の形成時の成長温度を６５０℃、Ｖ／III 比を６３．４とし、成長速度を０．５〜３μｍ／ｈまで変化させてエピタキシャル基板を作製した。出来上がったエピタキシャル基板の表面１Ａの欠陥密度を表面欠陥測定装置（Ｓｕｒｆｓｃａｎ６２２０）により測定した。この測定結果を図４に示した。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施例を説明するためのエピタキシャル基板の断面図。
【図２】本発明の実施例にかかわるＩｎＧａＡｓ層の成長温度と表面欠陥密度との関係を測定したグラフ。
【図３】本発明の実施例にかかわるＩｎＧａＡｓ層の成長速度と表面欠陥密度との関係を測定したグラフ。
【図４】本発明の実施例にかかわるＩｎＧａＡｓ層の成長時のＶ／III 比と表面欠陥密度との関係を測定したグラフ。
【図５】本発明の実施例にかかわるＴＥＧａ使用時におけるＩｎＧａＡｓ層のＩｎ組成の基板面内分布の測定結果を示すグラフ。
【図６】本発明の実施例にかかわるＴＭＧａ使用時におけるＩｎＧａＡｓ層のＩｎ組成の基板面内分布の測定結果を示すグラフ。
【符号の説明】
【００２８】
１  エピタキシャル基板
２  ＩｎＰ基板
３、５  ＩｎＰ層
４  ＩｎＧａＡｓ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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