(57)【要約】【課題】  製造プロセス変更においてもＥＳＤ保護素子の特性変化，ＥＳＤによる破壊箇所，または，ＥＳＤに対する耐性が予測の可能なＥＳＤ保護素子のモデル化方法が提供される。【解決手段】  ＥＳＤ保護素子を含んだ回路をシミュレーションするために，ＥＳＤ保護素子の電気的特性をモデル化する，ＥＳＤ保護素子のモデル化方法であって，上記ＥＳＤ保護素子の電気的特性に影響を及ぼす要素である１または２以上の特定要素のパラメータを設定するパラメータ設定ステップ１１４と，上記特定要素のパラメータによってＥＳＤ保護素子の電気的特性をモデル化するモデル化ステップ１１６とを含むＥＳＤ保護素子のモデル化方法が提供される。かかる構成によりプロセスが変更されても容易にＥＳＤ保護素子の特性変化を予測できる。【選択図】    図１
2005093802.tif 000002
【特許請求の範囲】
【請求項１】
静電気放電に対する保護素子であるＥＳＤ保護素子を含んだ回路をシミュレーションするために，ＥＳＤ保護素子の電気的特性をモデル化する，ＥＳＤ保護素子のモデル化方法であって：
前記ＥＳＤ保護素子の電気的特性に影響を及ぼす要素である１または２以上の特定要素のパラメータを設定するパラメータ設定ステップと；
前記特定要素のパラメータによってＥＳＤ保護素子の電気的特性をモデル化するモデル化ステップと；
を含むことを特徴とする，ＥＳＤ保護素子のモデル化方法。
【請求項２】
前記パラメータ設定ステップの前に，２次イオン質量分析法によるＥＳＤ保護素子の不純物の濃度分布を表す不純物プロファイルを形成するプロファイル形成ステップをさらに含み；
１または２以上の前記特定要素のパラメータが前記不純物プロファイルに応じて決定されることを特徴とする，請求項１に記載のＥＳＤ保護素子のモデル化方法。
【請求項３】
前記パラメータ設定ステップは，前記ＥＳＤ保護素子の電気的特性を評価するためのＴＬＰ測定によって実測された，ＥＳＤ保護素子の電圧電流特性であるスナップバック特性と，前記特定要素に応じたスナップバック特性とを比較し，
前記各々の特定要素を総合したスナップバック特性が前記ＴＬＰ測定によるスナップバック特性と実質的に等しくなるように前記特定要素のパラメータを設定するステップを含むことを特徴とする，請求項１または２のいずれかに記載のＥＳＤ保護素子のモデル化方法。
【請求項４】
前記特定要素に応じたスナップバック特性は，特定要素毎の複数のパラメータに対して予め測定されていることを特徴とする，請求項３に記載のＥＳＤ保護素子のモデル化方法。
【請求項５】
前記パラメータ設定ステップは，前記ＥＳＤ保護素子に電流を流して実測した過渡的な特性である電流過渡特性と，前記特定要素に応じた電流過渡特性とを比較し，
前記各々の特定要素を総合した電流過渡特性が前記実測した電流過渡特性と実質的に等しくなるように前記特定要素のパラメータを設定するステップを，さらに含むことを特徴とする，請求項１から４のいずれかに記載のＥＳＤ保護素子のモデル化方法。
【請求項６】
前記特定要素に応じた電流過渡特性は，特定要素毎の複数のパラメータに対して予め測定されていることを特徴とする，請求項５に記載のＥＳＤ保護素子のモデル化方法。
【請求項７】
前記パラメータ設定ステップは，前記ＥＳＤ保護素子が複数で形成されている場合，前記複数のＥＳＤ保護素子に電流を流して実測した過渡的な特性である総合電流過渡特性と，前記複数のＥＳＤ保護素子を構成する各々のＥＳＤ保護素子の電流過渡特性とを比較し，
前記各々のＥＳＤ保護素子を総合した電流過渡特性が前記実測した総合電流過渡特性と実質的に等しくなるように電流比に関するパラメータを設定するステップを，さらに含むことを特徴とする，請求項１から６のいずれかに記載のＥＳＤ保護素子のモデル化方法。
【請求項８】
前記パラメータ設定ステップは，前記ＥＳＤ保護素子が複数で形成されている場合，前記複数のＥＳＤ保護素子に電流を流して前記複数のＥＳＤ保護素子を構成する各々のＥＳＤ保護素子に流れる電流の比を実測した電流分流率と，前記シミュレーション上での各々のＥＳＤ保護素子の電流分流率とを比較し，
前記各々のＥＳＤ保護素子を総合した電流分流率が前記実測した電流分流率と実質的に等しくなるように電流比に関するパラメータを設定するステップを，さらに含むことを特徴とする，請求項１から７のいずれかに記載のＥＳＤ保護素子のモデル化方法。
【請求項９】
前記特定要素は，ソースドレイン拡散層濃度，ポケットインプラ，ソースドレイン拡散層深さ，ゲートソースドレインオーバーラップ長，サリサイドブロック長，インパクトイオン化係数，ソースドレイン抵抗，および，基板抵抗からなる群から選択された１または２以上の要素であることを特徴とする，請求項１から８のいずれかに記載のＥＳＤ保護素子のモデル化方法。
【請求項１０】
ＥＳＤ保護素子を含んだ集積回路のＥＳＤ耐性をシミュレーションするＥＳＤシミュレーション方法であって：
実デバイスでＥＳＤ破壊が生じた電圧を破壊電圧とするステップと；
前記モデル化された集積回路に前記破壊電圧を擬似的に印加したときの各素子にかかる電圧を基準電圧とするステップと；
プロセスが変更された場合の新たにモデル化された集積回路の前記各素子にかかる電圧を前記基準電圧と比較し，前記集積回路の破壊箇所とＥＳＤ耐性を推測するステップと；
を含むことを特徴とする，ＥＳＤシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，ＥＳＤ保護素子を含んだ回路をシミュレーションするために，ＥＳＤ保護素子の電気的特性をモデル化する，ＥＳＤ保護素子のモデル化方法と，ＥＳＤ保護素子をシミュレーションするＥＳＤシミュレーション方法に関する。
【背景技術】
【０００２】
近年，静電気により素子が破壊される静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）破壊現象が，半導体集積回路の高集積化や小型化，および，素子間の抵抗を下げるためのサリサイドプロセスなどによって深刻な問題となっている。
【０００３】
このようなことからＥＳＤ保護素子の積極的な利用が必要となるが，従来のＥＳＤ保護素子やＥＳＤ保護回路のシミュレーションでは，デバイスのモデル化における各パラメータの設定が非常に複雑かつ困難であった。即ち，ＥＳＤ保護素子のモデル化において，先ずＥＳＤ保護素子の等価回路のモデルを仮定し，最終的なプロセスによって作られたデバイスを実測し，あるいは，デバイスシミュレーションの電気特性から物理パラメータを抽出し，等価回路を形成する。その後で上記等価回路の１００個以上にも及ぶモデルパラメータをさらに合わせ込まなければならなかった（例えば，特許文献１）。
【０００４】
上記の方法を利用すると，ＥＳＤ保護素子の等価回路により比較的大きな規模の集積回路にも応用できる。しかし，上述のように等価回路の形成には多くのパラメータの合わせ込みを必要とし，さらに回路の修正等による製造プロセスの変更があった場合には，パラメータの変更等の簡単な操作では対応出来なかった。即ち，製造プロセスの変更があったとしても，前回モデル化を行ったときのモデルパラメータを利用することが出来ず，再度，等価回路の形成におけるモデルパラメータの合わせ込みをし直さなければならなかった。また，上記方法は，回路シミュレートにとどまり破壊現象を物理ベースで説明困難であるため，ＥＳＤによる破壊箇所の特定は困難であった。
【０００５】
【特許文献１】特開２００１−３３９０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は，従来のＥＳＤ保護素子のモデル化方法が有する上記問題点に鑑みてなされたものであり，本発明の目的は，ＥＳＤ保護素子の特性を簡易な工程で容易に予測でき，製造プロセスが変更になった場合においても前回のパラメータを利用してＥＳＤ保護素子の特性変化，ＥＳＤによる破壊箇所，または，ＥＳＤに対する耐性を予測することが可能な，新規かつ改良されたＥＳＤ保護素子のモデル化方法，ＥＳＤシミュレーション方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために，本発明のある観点によれば，静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ，以下ＥＳＤと言う。）に対する保護素子であるＥＳＤ保護素子を含んだ回路をシミュレーションするために，ＥＳＤ保護素子の電気的特性をモデル化する，ＥＳＤ保護素子のモデル化方法であって：上記ＥＳＤ保護素子の電気的特性に影響を及ぼす要素である１または２以上の特定要素のパラメータを設定するパラメータ設定ステップと；上記特定要素のパラメータによってＥＳＤ保護素子の電気的特性をモデル化するモデル化ステップとを含むことを特徴とする，ＥＳＤ保護素子のモデル化方法が提供される。上記ＥＳＤ保護素子を含んだシミュレーションは，デバイスの電気的状態を物理的に模擬するデバイスシミュレーションであっても良い。
【０００８】
かかる構成においては，ＥＳＤ保護素子のモデル化に際し，１または２以上の特定要素を抽出し，かかる特定要素毎のパラメータのみを独立に設定することによって上記ＥＳＤ保護素子の特性を形成することができる。特に，回路の修正等による製造プロセスの変更があった場合，かかるプロセスの変更により影響を受ける特定要素のパラメータのみを設定変更することによって，容易にＥＳＤ保護回路の特性変更を予測できる。
【０００９】
また，上記パラメータ設定ステップの前に，２次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）によるＥＳＤ保護素子の不純物の濃度分布を表す不純物プロファイルを形成するプロファイル形成ステップをさらに含み；１または２以上の特定要素のパラメータが上記不純物プロファイルに応じて決定されるとしても良い。
【００１０】
かかる不純物プロファイルは，上記２次イオン質量分析法以外にも，製造プロセスに関するプロセスシミュレーションによって形成できる。また，デバイスから測定された電気的特性を利用し，シミュレーションによって不純物プロファイルを抽出するインバースモデリング技術を用いることもできる。このように形成された不純物プロファイルによって，上記特定要素のうち１または２以上の特定要素のパラメータが決定され，上記パラメータ設定ステップでは，上記決定された特定要素以外の特定要素に関するパラメータを設定すれば良いことになる。
【００１１】
また，上記パラメータ設定ステップは，上記ＥＳＤ保護素子の電気的特性を評価するためのＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）測定によって実測された，ＥＳＤ保護素子の電圧電流特性であるスナップバック特性と，上記特定要素に応じたスナップバック特性とを比較し，上記各々の特定要素を総合したスナップバック特性が上記ＴＬＰ測定によるスナップバック特性と実質的に等しくなるように上記特定要素のパラメータを設定するステップを含むとしても良い。上記特定要素に応じたスナップバック特性は，特定要素毎の複数のパラメータに対して予め測定されているとしても良い。
【００１２】
ここでＴＬＰ測定とは，対象とする素子に所定の幅を有する電流のパルス波を印加し，かかる素子における電圧電流特性を得る測定であり，特に直流成分に関する電圧電流特性を得ることができる。また，スナップバック特性とは，ゲートおよびソース電圧を０Ｖに固定し，スナップバック動作によるドレイン電圧とドレイン電流との動作軌跡を表した電圧対電流の特性である。上記スナップバック動作は，上記ドレイン電圧の増加によるアバランシュ降伏と，上記アバランシュ降伏後の所定の電流を流すことが可能なほぼ一定のホールディング電圧と，上記の電流よりさらに大きな電流を流した場合の熱暴走（素子破壊）により特徴づけられる。上記ＥＳＤ保護素子は，このようなスナップバック特性を利用することによって，静電気放電による電流をＥＳＤ保護素子に流し，他の回路を保護することを目的としている。
【００１３】
かかる構成により，実際のデバイスである実デバイスのＥＳＤ保護素子におけるスナップバック特性の軌跡を参照し，各特定要素のパラメータを予測することが可能となる。各特定要素のスナップバック特性は，そのパラメータによって変化する軌跡の部分的特徴が異なり，このような特定要素の特徴からパラメータを一義的に決定することができる。また，上記プロファイル形成ステップと組み合わせることにより，求めるべきパラメータを限定でき，より正確なパラメータを設定することが可能となる。さらに，製造プロセスが変更された場合，変更前後のスナップバック特性を比較することによりどのプロセスがどの特定要素に影響するかを予測できる。
【００１４】
また，上記パラメータ設定ステップは，上記ＥＳＤ保護素子に電流を流して実測した過渡的な特性である電流過渡特性と，上記特定要素に応じた電流過渡特性とを比較し，上記各々の特定要素を総合した電流過渡特性が上記実測した電流過渡特性と実質的に等しくなるように上記特定要素のパラメータを設定するステップを含むとしても良い。上記特定要素に応じた電流過渡特性は，特定要素毎の複数のパラメータに対して予め測定されているとしても良い。
【００１５】
かかる構成により，上記スナップバック特性による比較と同様，実デバイスの電流過渡特性の波形を参照し，各特定要素のパラメータを予測することが可能となる。各特定要素の電流過渡特性は，そのパラメータによって変化する波形の部分的特徴が異なり，このような特定要素の特徴からパラメータを一義的に決定することができる。また，上記プロファイル形成ステップと組み合わせることにより，求めるべきパラメータを限定でき，より正確なパラメータを設定することが可能となる。さらに，製造プロセスが変更された場合，変更前後の電流過渡特性を比較することによりどのプロセスがどの特定要素に影響するかを予測できる。
【００１６】
さらに，上記パラメータステップは，上記スナップバック特性の比較によりパラメータを設定し，その後，上記電流過渡特性の比較によりパラメータを微調整することも可能である。かかる構成により，上記ＥＳＤ保護素子の直流成分に対する特性を含んだ妥当性のある過渡特性を形成でき，さらにモデル化されたＥＳＤ保護素子のパラメータの信頼性を上げることが可能となる。
【００１７】
また，上記パラメータ設定ステップは，上記ＥＳＤ保護素子が複数で形成されている場合，上記複数のＥＳＤ保護素子に電流を流して実測した過渡的な特性である総合電流過渡特性と，上記複数のＥＳＤ保護素子を構成する各々のＥＳＤ保護素子の電流過渡特性とを比較し，上記各々のＥＳＤ保護素子を総合した電流過渡特性が上記実測した総合電流過渡特性と実質的に等しくなるように電流比に関するパラメータを設定するステップを含むとしても良い。
【００１８】
ここで，電流比に関するパラメータとは，各ＥＳＤ保護素子に接続される配線抵抗を含み，既に設定された特定要素のパラメータを変更することなく，上記ＥＳＤ保護素子に流れる電流の比のみを変更できる。かかる構成によって，より正確なＥＳＤ保護素子のモデル化が行われる。
【００１９】
また，上記パラメータ設定ステップは，上記ＥＳＤ保護素子が複数で形成されている場合，上記複数のＥＳＤ保護素子に電流を流して上記複数のＥＳＤ保護素子を構成する各々のＥＳＤ保護素子に流れる電流の比を実測した電流分流率と，上記シミュレーション上での各々のＥＳＤ保護素子の電流分流率とを比較し，上記各々のＥＳＤ保護素子を総合した電流分流率が上記実測した電流分流率と実質的に等しくなるように電流比に関するパラメータを設定するステップを含むとしても良い。
【００２０】
かかる構成により，上記総合電流過渡特性との比較と同様，既に設定された特定要素のパラメータを変更することなく，上記ＥＳＤ保護素子に流れる電流の比のみを変更でき，より正確なＥＳＤ保護素子のモデル化が行われる。
【００２１】
また，上記特定要素は，ソースドレイン拡散層濃度，ポケットインプラ，ソースドレイン拡散層深さ，ゲートソースドレインオーバーラップ長，サリサイドブロック長，インパクトイオン化係数，ソースドレイン抵抗，および，基板抵抗からなる群から選択された１または２以上の要素であるとしても良い。
【００２２】
ここで，ソースドレイン拡散層濃度は，ＥＳＤ保護素子としてのＭＯＳＦＥＴのソースとドレインの拡散層の濃度である。ポケットインプラ（ｐｏｃｋｅｔ  ｉｍｐｌａｎｔａｔｉｏｎ）は，ソースとドレイン間の距離が短くなると短チャネル効果（ドレイン電圧の影響により基板電位が上昇してソースと基板間の電位差が小さくなり，電流が流れやすくなる効果）によりしきい値電圧が低下する，このような短チャネルでのしきい値電圧の低下を抑制するためにゲートのソース側とドレイン側に設けた濃度の高い部分であり，ヘーロ（Ｈａｌｏ）インプラとも呼ばれる。ソースドレイン拡散層深さは，ソースとドレインの拡散層の深さ（Ｘｊ）であり，上記ソースとドレインは，ソースドレインインプラ工程により同時に作り込むので，拡散層深さは同じになる。
【００２３】
また，ゲートソースドレインオーバーラップ長は，ゲートとソースまたはゲートとドレインとの層がオーバーラップしている部分の長さである。サリサイドブロック長はサリサイをブロックする領域の長さであり，サリサイドブロックとは，ドレイン抵抗を下げるために設けられたサイサイド形成領域に対して，ＥＳＤ保護素子のみの耐圧を高く，即ちドレイン領域（ソース領域を含む場合もある）の抵抗を高くするため，サイサイドを形成しない領域を設けることである。インパクトイオン化係数αは，1秒間に単位対体積あたりに発生する電子と正孔の数に対応したインパクトイオン化率Ｇに関する係数であり，インパクトイオン化率Ｇ（ｃｍ−３／ｓ）は，α×（Ｊ／ｑ）×ｅｘｐ（Ｅ）で表される。ここで，Ｊは電流密度，Ｅは電界，ｑは素電荷を示す。ソースドレイン抵抗は，外付けされたソースとドレインの抵抗である。基板抵抗は，上記ＥＳＤ保護素子を形成するウェハーに関する抵抗であり，解析領域に含まれていない基板部分の抵抗に相当する。
【００２４】
かかる特定要素により，ＥＳＤ保護素子の特性を特徴付けることができる。本モデル化のレベルに応じて上記特定要素の全てのパラメータを設定することも可能であるが，初期のシミュレーションにおける簡易なモデル化においては，上記特定要素の群から容易に導き出せる要素を抽出してパラメータ設定することも可能である。
【００２５】
また，上記不純物プロファイルに応じてパラメータが決定される特定要素は，このうち，ソースドレイン拡散層濃度，ポケットインプラ，ソースドレイン拡散層深さ，オーバーラップ長，および，サリサイドのブロック長であるとしても良い。
【００２６】
上記課題を解決するために，本発明の別の観点によれば，ＥＳＤ保護素子を含んだ集積回路のＥＳＤ耐性をシミュレーションするＥＳＤシミュレーション方法であって：実デバイスでＥＳＤ破壊が生じた電圧を破壊電圧とするステップと；上記モデル化された集積回路に上記破壊電圧を擬似的に印加したときの各素子にかかる電圧を基準電圧とするステップと；プロセスが変更された場合の新たにモデル化された集積回路の上記各素子にかかる電圧を上記基準電圧と比較し，上記集積回路の破壊箇所とＥＳＤ耐性を推測するステップとを含むことを特徴とする，ＥＳＤシミュレーション方法が提供される。
【００２７】
かかる構成により，上記ＥＳＤ保護素子のモデル化方法によるモデルを適切に利用できる。本発明のモデル化は単に等価回路に置き換えるものではないため，各ＥＳＤ保護素子において，部分的に生じる電圧等をシミュレーションでき，ＥＳＤによる破壊箇所，または，ＥＳＤに対する耐性が予測可能となる。
【発明の効果】
【００２８】
以上説明したように本発明によれば，ＥＳＤ保護素子の特性を簡易な工程で容易に予測でき，製造プロセスが変更になった場合においても，プロセス変更に依存する特性要素のパラメータのみを変更することによって変更後のＥＳＤ保護素子の特性変化を容易に予測できる。また，製造プロセス変更後のデバイスの実測値を用いて，より信頼性の高いシミュレーションモデルを提供することもできる。さらに，製造プロセス変更後のＥＳＤによる破壊箇所，または，ＥＳＤに対する耐性も予測することが可能である。
【発明を実施するための最良の形態】
【００２９】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００３０】
（第１の実施の形態）
第１の実施形態としてＥＳＤ保護素子のモデル化方法とＥＳＤシミュレーション方法に関する全体的な流れを説明する。
【００３１】
図１は，ＥＳＤ保護素子を含むシミュレーションまでの流れを表したフローチャートである。
【００３２】
かかる第１の実施例においてＥＳＤ保護素子のモデル化方法１１０は，プロファイル形成ステップ１１２と，パラメータ設定ステップ１１４と，モデル化ステップ１１６とを含んでいる。さらにモデル化されたＥＳＤ保護素子は，他の集積回路と共にＥＳＤシミュレーション方法１２０によってシミュレーションされる。
【００３３】
上記プロファイル形成ステップ１１２では，２次イオン質量分析法によって不純物プロファイルを形成する。かかる不純物プロファイルは，上記２次イオン質量分析法以外にも，製造プロセスに関するプロセスシミュレーションによって形成できる。また，デバイスから測定された電気的特性を利用し，シミュレーションによって不純物プロファイルを抽出するインバースモデリング技術を用いることもできる。
【００３４】
このように形成された不純物プロファイルによって，ＥＳＤ保護素子をモデル化する上で必要となる複数の特定要素のうちソースドレイン拡散層濃度，ポケットインプラ，ソースドレイン拡散層深さ，オーバーラップ長，および，サリサイドのブロック長が決定される。
【００３５】
上記パラメータ設定ステップ１１４は，複数の特定要素のパラメータを設定する。上記プロファイル形成ステップ１１２が実施された場合は，特定要素のうち，所定数の特定要素に関するパラメータが決定され，ここで設定するパラメータは，インパクトイオン化係数，ソースドレイン抵抗，基板抵抗となる。このようにかかる特定要素毎のパラメータのみを独立に設定し，上記ＥＳＤ保護素子の特性を形成する。特に，回路の修正等による製造プロセスの変更があった場合においては，かかるプロセスの変更により影響を受ける特定要素のパラメータのみを設定変更することにより，新たなＥＳＤ保護素子のモデルを形成することができる。
【００３６】
また，上記パラメータ設定ステップ１１４は，各特定要素のパラメータが分かっている場合には，そのパラメータを設定し，予測困難なパラメータは，スナップバック特性比較１３０や電流過渡特性比較１３２を利用して設定することができる。さらに，ＥＳＤ保護素子がｎチャネルのＭＯＳＦＥＴやｐチャネルのＭＯＳＦＥＴを含んで複数からなる場合，このような複数のＥＳＤ保護素子の総合的なモデル化を実施するには，総合電流過渡特性比較１３４や電流分流率比較１３６を利用する。かかるＥＳＤ保護素子が複数存在する場合であっても，各々のＥＳＤ保護素子のモデル化を基本とし，総合電流過渡特性比較１３４，電流分流率比較１３６による設定は実測値との差異を補正するために付加的に利用される。
【００３７】
上記スナップバック特性比較１３０は，ＴＬＰ測定によって実測された実デバイスのスナップバック特性と，特定要素に応じたスナップバック特性とを比較して，特定要素のパラメータを設定する。具体的には，特定要素群から設定する特定要素を選び，上記実測されたスナップバック特性の軌跡と上記選択した特定要素に応じたスナップバック特性の軌跡とを形状比較し，パラメータをどの程度にしたら実測されたスナップバック特性の軌跡に近づくかという観点で設定を行う。最後に，設定した特定要素のパラメータを総合してシミュレーションを行い，実測されたスナップバック特性と実質的に等しいかを確認する。
【００３８】
図２は，上記スナップバック特性の電圧電流特性を説明するための説明図である。スナップバック特性は，ゲートおよびソース電圧を０Ｖに固定したときのドレイン電圧ＶＤとドレイン電流ＩＤに対する動作軌跡１５０を表したものである。上記ドレイン電圧ＶＤを増加し，ブレークダウン電圧ＶＢに達するとアバランシュ降伏により所定の大きさの電流が流れ，ドレイン電圧ＶＤは所定のホールディング電圧ＶＨとなる。さらに電流を増やすと熱暴走Ａに達し，通常この点が素子破壊点となる。上記ＥＳＤ保護素子では，上記ブレークダウン電圧ＶＢを集積回路の動作電圧より高く設定し，このようなスナップバック動作を利用して静電気放電による電流をＥＳＤ保護素子に流し，他の回路を保護することを目的としている。
【００３９】
上記電流過渡特性比較１３２は，上記ＥＳＤ保護素子に電流を流して実測した電流過渡特性と，上記特定要素に応じた電流過渡特性とを比較して上記特定要素のパラメータを設定する。具体的な比較の方法は，上記スナップバック特性と同様に行うことができる。
【００４０】
また，上記パラメータは，スナップバック特性比較１３０により設定した後，電流過渡特性比較１３２により微調整することも可能であり，逆の手順により設定することも可能である。このようにして信頼性の高いモデルを構成する。
【００４１】
上記総合電流過渡特性比較１３４は，上記複数のＥＳＤ保護素子に電流を流して実測した総合電流過渡特性と，上記複数のＥＳＤ保護素子を構成する各々のＥＳＤ保護素子のシミュレーション結果である電流過渡特性とを比較して電流比に関するパラメータ例えば，各ＥＳＤ保護素子に接続される配線抵抗の値を設定する。
【００４２】
上記電流分流率比較１３６は，上記複数のＥＳＤ保護素子に電流を流して各々のＥＳＤ保護素子に流れる電流の比を実測した電流分流率と，上記シミュレーション上での各々のＥＳＤ保護素子の電流分流率とを比較して上記総合電流過渡特性比較１３４同様，電流比に関するパラメータを設定する。
【００４３】
上記モデル化ステップ１１６は，上記特定要素のパラメータによってＥＳＤ保護素子の電気的特性をモデル化する。上記特定要素のパラメータは，直接または間接的にデバイスシミュレーションに組み込まれ，ＥＳＤ保護素子のシミュレーションに利用される。
【００４４】
上記ＥＳＤシミュレーション方法１２０は，モデル化ステップ１１６によってモデル化されたＥＳＤ保護素子を含んだ回路において，ＥＳＤ耐性をシミュレーションする。かかるＥＳＤシミュレーション方法１２０では，先ず，実デバイスを使用してＥＳＤ破壊を起こし，このＥＳＤ破壊が生じた電圧を破壊電圧とする。次に，モデル化されたシミュレーション上の集積回路に上記破壊電圧を擬似的に印加して，各素子にかかる電圧を取り出し，この電圧を基準電圧とする。ここで，回路修正等によるプロセス変更が行われた場合，新たにモデル化された集積回路の上記各素子にかかる電圧を上記基準電圧と比較して上記集積回路の破壊箇所とＥＳＤ耐性を推測する。
【００４５】
（従来技術との比較）
このようなＥＳＤ保護素子のモデル化方法１１０においては，予め，特定要素毎の複数のパラメータに対してスナップバック特性を測定しておくことが必要となる。このように一旦，特定要素毎のスナップバック特性を実測すると，同様のシミュレーションの下において上記の実測結果を利用でき，特性評価をさらに容易にする。このようなことが可能となるのは，上記特性要素が製造プロセスに依存するためであり，製造プロセスが変更になった場合においても，プロセス変更に依存する特性要素のパラメータのみを変更することによって，変更後のＥＳＤ保護素子の特性変化を容易に予測できる。
【００４６】
このようなＥＳＤ保護素子の特性予測の容易性を明らかにするため，従来技術によるＥＳＤ保護素子の特性予測と比較する。従来では，先ずＥＳＤ保護素子の等価回路のモデルを仮定し，最終的なプロセスによって作られたデバイスを実測し，あるいは，デバイスシミュレーションの電気特性から物理パラメータを抽出し，等価回路を形成する。このとき，デバイスシミュレーションの物理パラメータを合わせ込むこともできるが全パラメータを設定すると多大な時間を費やすことになる。その後で上記等価回路の１００個以上にも及ぶモデルパラメータをさらに合わせ込まなければならない。
【００４７】
これに対して本実施形態によるモデル化方法では，プロセス変更に依存する特性要素のパラメータを合わせ込みするため，上記のように８個程度のパラメータのみを設定することでＥＳＤ保護素子のモデル化が可能であり，時間をかけず容易に特性予測ができる。
【００４８】
また，回路の修正等による製造プロセスの変更があった場合には，従来では，前回モデル化を行ったときのモデルパラメータを利用することが出来ず，再度，等価回路の形成におけるモデルパラメータの合わせ込みをし直さなければならなかった。これに対して本実施形態によるモデル化方法では，変更されたプロセスに依存するパラメータのみを変更することによって変更後のＥＳＤ保護素子の特性変化を容易に予測できる。
【００４９】
さらに，より信頼性の高いシミュレーションモデルを形成する場合，製造プロセス変更後のデバイスを実測し，結果から上記特性要素のパラメータを予測することも可能である。
【００５０】
このように，第１の実施形態における一連の流れによって最適なＥＳＤ保護素子のシミュレーションを行うことが可能となり，製造プロセス変更があった場合においてもＥＳＤ保護素子の特性変化を容易に予測できる。
【００５１】
（第２の実施の形態）
第２の実施形態として上記プロファイル形成ステップ１１２とパラメータ設定ステップ１１４を詳細に説明する。ここではパラメータ設定ステップ１１４として，特に，スナップバック特性比較１３０に関して述べる。
【００５２】
図３は，プロファイル形成ステップ１１２での２次イオン質量分析法によって得られた，ＥＳＤ保護素子の不純物プロファイルを示す図である。当該ＥＳＤ保護素子は，ゲート２１０，ソース２１２，ドレイン２１４とを含むＭＯＳＦＥＴで表される。
【００５３】
図３においてＢで表されるチャネル方向の不純物濃度分布は，図４で示された深さ対不純物濃度図のようになり，Ｃで表されるソース・ドレインの深さ方向の不純物濃度分布は，図５に示された深さ対不純物濃度図のようになる。図４，図５に示すような不純物の濃度や各部分の濃度の比がＥＳＤ保護素子の電気的特性に大きく影響する。
【００５４】
このように不純物プロファイルを用いて，ソースドレイン拡散層濃度，ポケットインプラ，ソースドレイン拡散層深さ，オーバーラップ長，および，サリサイドのブロック長の特定要素に関するパラメータが決定され，パラメータ設定ステップ１１４では，インパクトイオン化係数，ソースドレイン抵抗，基板抵抗の各パラメータのみを設定することとなる。
【００５５】
上記パラメータは，単に製造プロセスの変更要素から予測して設定することも可能であるが，本実施形態では，スナップバック特性比較１３０によるパラメータの設定に関して述べる。まず，実デバイスを使用してＴＬＰ測定によりＥＳＤ保護素子のスナップバック特性を得る。その後で，予め用意されている各特定要素のスナップバック特性と比較してパラメータを逆算する。この方法は，前提として結果が存在し，その結果に起因する特定要素の，未知数ではあるが本来あるべきパラメータを推定する考え方に基づいている。従って，各特定要素のパラメータにおけるスナップバック特性の軌跡と実測されたスナップバック特性の軌跡とを形状比較する必要がある。
【００５６】
ここで，上記に示した特定要素のスナップバック特性を図６に示す。この特定要素に関するスナップバック特性は，予めＴＬＰ測定によって求められ，このような特定要素毎にパラメータを複数変化したときの複数のスナップバック特性で表される。
【００５７】
各特定要素のスナップバック特性を示す図のうち，図６Ａはソースドレイン拡散層濃度，図６Ｂはポケットインプラ，図６Ｃはソースドレイン拡散層深さ，図６Ｄはゲートソースドレインオーバーラップ長，図６Ｅはサリサイドブロック長，図６Ｆはインパクトイオン化係数，図６Ｇはソースドレイン抵抗，図６Ｈは基板抵抗を示す。
【００５８】
図６Ａに示すソースドレイン拡散層濃度に関するスナップバック特性は，理解を容易にするためソースとドレインの拡散層濃度として４×１０２０／ｃｍ３と１×１０２０／ｃｍ３の２つの場合が記されているが，さらに多くのパラメータを含むことも可能である。図６Ａから，パラメータの変化によってアバランシュ降伏後の傾斜角度が変化することが分かる。
【００５９】
図６Ｂに示すポケットインプラに関するスナップバック特性は，ポケットを設けた場合と設けない場合が記されている。図６Ｂから，ポケットを設けた場合，アバランシュ降伏後ホールド電圧に至るまでの軌跡がなだらかになるのが分かる。
【００６０】
図６Ｃに示すソースドレイン拡散層深さに関するスナップバック特性は，拡散層の深さが０．０３ｕｍと０．０６ｕｍの２つの場合が記されている。図６Ｃから，拡散層の深さを変更してもアバランシュ降伏後の傾斜角度は変わらないが，当該傾斜が所定のドレイン電圧分だけシフトしていることが分かる。
【００６１】
図６Ｄに示すゲートソースドレインオーバーラップ長に関するスナップバック特性は，オーバーラップ長が０．０３ｕｍ，０．００ｕｍ，−０．０１ｕｍ，−０．０３ｕｍの４つの場合が記されている。図６Ｄから，オーバーラップ長を変更してもアバランシュ降伏後の軌跡は変わらないが，アバランシュ降伏前のブレークダウン電圧が変化していることが分かる。
【００６２】
図６Ｅに示すサリサイドブロック長に関するスナップバック特性は，サリサイドブロック長が１ｕｍ，２ｕｍの２つの場合が記されている。図６Ｅから，パラメータの変化によってアバランシュ降伏後の傾斜角度が変化することが分かる。
【００６３】
図６Ｆに示すインパクトイオン化係数に関するスナップバック特性は，インパクトイオン化係数が大きいときと小さいときの２つの場合が記されている。図６Ｆから，インパクトイオン化係数を変更してもアバランシュ降伏後の傾斜角度は変わらないが，当該傾斜が所定のドレイン電圧分だけシフトしていることが分かる。
【００６４】
図６Ｇに示すソースドレイン抵抗に関するスナップバック特性は，ドレイン抵抗が１０Ωと５ｋΩの２つの場合が記されている。図６Ｇから，ソースドレイン抵抗を大きくするとアバランシュ降伏後の傾斜角度が変わり，垂直に対してより傾斜していることが分かる。
【００６５】
図６Ｈに示す基板抵抗に関するスナップバック特性は，基板抵抗が０Ωと１０ｋΩと１００ｋΩの３つの場合が記されている。図６Ｈから，パラメータの変化によりホールド電圧やアバランシュ降伏後の軌跡等に影響していることが分かる。
【００６６】
図６ＡからＨまでの何れの図においてもパラメータを変化したときの軌跡の変化が読みとられ，実測された実デバイスのスナップバック特性の軌跡と比較することができる。
【００６７】
図７Ａは，ＥＳＤ保護素子としてのｎチャネルＭＯＳＦＥＴにおける，特定要素毎の決定されたパラメータを総合したスナップバック特性と，実デバイスを実測したスナップバック特性との整合性を確認する図である。この図に示すように連続する線で表されたシミュレーション結果と点の集合で表された実測は実質的に等しいことが分かる。ここで，各特定要素のパラメータは，サリサイドブロック長が２ｕｍ，基板抵抗が５ｋΩ，ソースドレイン抵抗が４ｋΩである。
【００６８】
さらに本実施形態では，製造プロセスが変更された場合に，容易にＥＳＤ回路の特性変更を予測できる。例えば，上記図７Ａの状態におけるサリサイドブロック長を２ｕｍから０．５ｕｍに変更して，ＥＳＤ保護素子を形成した場合，従来においては，再度，モデルパラメータを合わせ込みして等価回路を生成しなければならなかった。しかし，本実施形態では，サリサイドブロック長に関するパラメータを変更することのみで電気的特性を予測することが可能となる。
【００６９】
図７Ｂは，サリサイドブロック長に関するパラメータを予測変更して形成されたスナップバック特性と，製造プロセス変更後の実デバイスで実測したスナップバック特性との整合性を確認する図である。このように，ＥＳＤ保護素子の電気的特性に影響を及ぼす特定要素のパラメータを変更しただけでも，実デバイスと整合性がとれた高精度のモデルを提供することが可能となる。
【００７０】
同様にＥＳＤ保護素子としてのｐチャネルＭＯＳＦＥＴでのモデル化されたスナップバック特性と，実測されたスナップバック特性との比較を示す。
【００７１】
図８Ａは，特定要素毎にパラメータ設定し，これを総合したスナップバック特性と，実デバイスで実測したスナップバック特性との整合性を確認する図である。この図に示すようにシミュレーション結果と実測結果は実質的に等しいことがわかる。また，図８Ｂは，図８Ａの状態におけるサリサイドブロック長を２ｕｍから０．５ｕｍに変更して，ＥＳＤ保護素子を形成した場合のシミュレーション対実測値の比較を示した図である。この図に示すように，ｐチャネルＭＯＳＦＥＴにおいても，ＥＳＤ保護素子の電気的特性に影響を及ぼす特定要素のパラメータを変更しただけで，実デバイスと整合性がとれた高精度のモデルが提供される。
【００７２】
（第３の実施の形態）
第３の実施形態として総合電流過渡特性比較１３４と電流分流率比較１３６に関するパラメータ設定ステップ１１４を詳細に説明する。ここでは，ＥＳＤ保護素子として複数のＭＯＳＦＥＴが設けられている。これを構成する各ＥＳＤ保護素子は既に，パラメータ設定ステップ１１４のスナップバック特性比較１３０や電流過渡特性比較１３２によってパラメータが定まっている。本実施形態で説明する総合電流過渡特性比較１３４や電流分流率比較１３６は，上記スナップバック特性比較１３０や電流過渡特性比較１３２によって定まったパラメータの微調整，または，補正として利用される。
【００７３】
図９は，ＥＳＤ保護素子として２つのＭＯＳＦＥＴが設けられた場合の電流の流れを説明する回路図である。かかるＥＳＤ保護素子は，ｐチャネルのＭＯＳＦＥＴであるｐＭＯＳ３１０と，ｎチャネルのＭＯＳＦＥＴであるｎＭＯＳ３１２とで構成され，ＥＳＤによるサージ電圧がｐＭＯＳ３１０とｎＭＯＳ３１２に並列に印加され，このことによって生じる電流がｐＭＯＳ３１０（Ｉｐ）とｎＭＯＳ３１２（Ｉｎ）を経由してデバイスグランド３１４に放出される。
【００７４】
図１０は，過渡解析において，上記のＥＳＤ保護素子へ入力される過渡電圧を示した図である。２０００Ｖといった高い電圧を瞬時に印可することによってＥＳＤ保護素子の機能を確認することができる。
【００７５】
パラメータ設定ステップ１１４の総合電流過渡特性比較１３４においては，２つのＥＳＤ保護素子に電流を流して実測した総合電流過渡特性と，上記複数のＥＳＤ保護素子を構成する各々のＥＳＤ保護素子のシミュレーション結果である電流過渡特性とを比較する。このようにして各々のＥＳＤ保護素子を総合した電流過渡特性が上記実測した総合電流過渡特性と実質的に等しくなるように電流比に関するパラメータを設定する。例えば，電流比に関するパラメータは，各ＥＳＤ保護素子に接続される配線抵抗であり，図９におけるｐＭＯＳ配線抵抗３２０やｎＭＯＳ配線抵抗３２２を調整，または，抵抗を付加することによってＥＳＤ保護素子に流れる電流の比を変更する。
【００７６】
図１１は，上記パラメータが設定されたＥＳＤ保護素子の電流過渡特性と，実測されたＥＳＤ保護素子の電流過渡特性とを比較した図である。ここでは，ｐＭＯＳに関する電流過渡特性と，ｎＭＯＳに流れる電流過渡特性と，２つのＭＯＳＦＥＴを総合した電流過渡特性の３つを目的にして合わせ込みを行っている。結果としては，実測値に十分近い過渡特性を得ることができる。
【００７７】
また，上記総合電流過渡特性比較１３４同様，パラメータ設定ステップ１１４の電流分流率比較１３６によって，２つのＥＳＤ保護素子に電流を流して実測した電流分流率と，上記複数のＥＳＤ保護素子を構成する各々のＥＳＤ保護素子のシミュレーション上の電流分流率とを比較してパラメータを設定することもできる。ここでは各々のＥＳＤ保護素子を総合した電流分流率が上記実測した電流分流率と実質的に等しくなるように電流比に関するパラメータを設定する。例えば，電流比に関するパラメータは，上記総合電流過渡特性比較１３４の場合同様，各ＥＳＤ保護素子に接続される配線抵抗であり，図９におけるｐＭＯＳ配線抵抗３２０やｎＭＯＳ配線抵抗３２２を調整，または，抵抗を付加することによってＥＳＤ保護素子に流れる電流の比を変更する。
【００７８】
図１２は，このようにして設定されたＥＳＤ保護素子の電流分流率と実測されたＥＳＤ保護素子の電流分流率を比較した図である。ここでは，ｐＭＯＳ３１０とｎＭＯＳ３１２との電流分流率を目的にして合わせ込みを行っている。結果としては，実測値に十分近い過渡特性を得ることができる。本電流分流率比較１３６においては，上記総合電流過渡特性比較１３４のように過渡電流を流して測定した結果を用いることも可能であるが，所定の電流間隔毎に直流電流を変化させ測定することもできる。
【００７９】
この総合電流過渡特性比較１３４や電流分流率比較１３６において注意すべきは，上記２つのＥＳＤ保護素子の組み合わせがｎＭＯＳとｐＭＯＳである場合，一方がスナップバック特性を形成すると，他方は，ドレインにかかるバイアスがスナップバック特性と逆符号になるため順方向特性を形成することである。かかる場合でも両特性を同時に満たすパラメータの設定が求められる。
【００８０】
（第４の実施の形態）
第４の実施形態として上記ＥＳＤ保護素子のモデル化方法１１０によりモデル化されたＥＳＤ保護素子のＥＳＤシミュレーション方法１２０を詳細に説明する。ここでは，製造プロセスの変更により変化したデバイスの内部回路における，ＥＳＤによる破壊箇所，または，ＥＳＤに対する耐性を予測する。
【００８１】
図１３は，ＥＳＤ保護素子を含んで構成された，シミュレーションの対象としての回路図である。かかる回路図は，ＥＳＤによるサージ電圧を吸収する保護回路４１０と，保護すべき内部回路４１２とから構成され，上記保護回路４１０にはＥＳＤ保護素子としてのｎＭＯＳ４２０が，上記内部回路には複数のＭＯＳＦＥＴ４２２が設けられている。ここで，保護回路４１０と内部回路４１２の回路構成は任意である。
【００８２】
まず，製造プロセス変更前において，実デバイスを使用して破壊箇所の特定を行う。即ち，実デバイスでＥＳＤ破壊を生じさせ，その時の入力パルスの電圧を測定し，その電圧を破壊電圧とする。次に，モデル化されたＥＳＤ保護素子を含むシミュレーションにおいて，この破壊電圧を擬似的に印可し，内部回路の各ＭＯＳＦＥＴ４２２にかかる電圧を検出する。この時，静電破壊したと考えられる静電破壊部分４３０にかかった電圧を基準電圧とする。例えば，破壊電圧として１００Ｖが印加されたときの基準電圧が５Ｖであった場合，上記静電破壊部分４３０のＥＳＤ耐性は５Ｖということになる。
【００８３】
上記シミュレーションに関する情報を維持して，製造プロセスを変更した場合のＥＳＤ保護素子のモデル化を行うと，製造プロセス変更前と同機能の回路図が形成される。続いて，かかる回路を利用したシミュレーションを行う。ここで上記製造プロセス変更後のシミュレーションにおける回路に破壊電圧相当の所定電圧を印加し，製造プロセス変更前の静電破壊部分４３０の基準電圧と同等の電圧が生じる部分があった場合には，この部分を破壊箇所として特定することが可能となる。また，静電破壊部分４３０が上記基準電圧に達する（静電破壊を起こす）時点の回路への入力電圧はどの程度であるかを調べることによって，ＥＳＤ耐性を推測することもできる。即ち，静電破壊部分４３０にかかる電圧が上記基準電圧，例えば５Ｖに達するときの，回路への入力電圧を導き出し，製造プロセス変更前の破壊電圧，例えば１００Ｖ以上であれば，ＥＳＤ耐性は上がったことになる。
【００８４】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００８５】
例えば，上記に示した特定要素の代わりに他の観点から導出された特定要素を用いることや，上記に示したスナップバック特性比較，電流過渡特性比較，総合電流過渡特性比較，電流分流率比較の比較態様の組み合わせを変えてパラメータ設定ステップを行うことは本発明から容易に想到し得る。
【産業上の利用可能性】
【００８６】
本発明は，ＥＳＤ保護素子を含んで回路シミュレーションするためにＥＳＤ保護素子の電気的特性をモデル化する方法に適応可能である。
【図面の簡単な説明】
【００８７】
【図１】ＥＳＤ保護素子のモデル化に関するフローチャートである。
【図２】スナップバック特性の電圧電流特性を説明するための説明図である。
【図３】ＥＳＤ保護素子の不純物プロファイルを示す図である。
【図４】チャネル方向における深さ対不純物濃度図である。
【図５】ソースドレインの深さ方向における深さ対不純物濃度図である。
【図６Ａ】ソースドレイン核酸濃度に関するスナップバック特性を示す図である。
【図６Ｂ】ポケットインプラに関するスナップバック特性を示す図である。
【図６Ｃ】ソースドレイン拡散層深さに関するスナップバック特性を示す図である。
【図６Ｄ】ゲートソースドレインオーバーラップ長に関するスナップバック特性を示す図である。
【図６Ｅ】サリサイドブロック長に関するスナップバック特性を示す図である。
【図６Ｆ】インパクトイオン化係数に関するスナップバック特性を示す図である。
【図６Ｇ】ソースドレイン抵抗に関するスナップバック特性を示す図である。
【図６Ｈ】基板抵抗に関するスナップバック特性を示す図である。
【図７Ａ】ＥＳＤ保護素子としてのｎＭＯＳのモデル化結果と実測結果のスナップバック特性を確認する図である。
【図７Ｂ】ＥＳＤ保護素子としてのｎＭＯＳのモデル化結果と実測結果のスナップバック特性を確認する図である。
【図８Ａ】ＥＳＤ保護素子としてのｐＭＯＳのモデル化結果と実測結果のスナップバック特性を確認する図である。
【図８Ｂ】ＥＳＤ保護素子としてのｐＭＯＳのモデル化結果と実測結果のスナップバック特性を確認する図である。
【図９】ＥＳＤ保護素子として２つのＭＯＳＦＥＴが設けられた場合の電流の流れを説明する回路図である。
【図１０】ＥＳＤ保護素子へ入力される過渡電圧を示した図である。
【図１１】ＥＳＤ保護素子のモデル化結果と実測結果の電流過渡特性を比較した図である。
【図１２】ＥＳＤ保護素子のモデル化結果と実測結果の電流分流率を比較した図である。
【図１３】ＥＳＤ保護素子含んで構成された回路図である。
【符号の説明】
【００８８】
１１０  ＥＳＤ保護素子のモデル化方法
１１２  プロファイル形成ステップ
１１４  パラメータ設定ステップ
１１６  モデル化ステップ
１２０  ＥＳＤシミュレーション方法
１３０  スナップバック特性比較
１３２  電流過渡特性比較
１３４  総合電流過渡特性比較
１３６  電流分流率比較
【図１】
2005093802.tif 000003
【図２】
2005093802.tif 000004
【図３】
2005093802.tif 000005
【図４】
2005093802.tif 000006
【図５】
2005093802.tif 000007
【図６Ａ】
2005093802.tif 000008
【図６Ｂ】
2005093802.tif 000009
【図６Ｃ】
2005093802.tif 000010
【図６Ｄ】
2005093802.tif 000011
【図６Ｅ】
2005093802.tif 000012
【図６Ｆ】
2005093802.tif 000013
【図６Ｇ】
2005093802.tif 000014
【図６Ｈ】
2005093802.tif 000015
【図７Ａ】
2005093802.tif 000016
【図７Ｂ】
2005093802.tif 000017
【図８Ａ】
2005093802.tif 000018
【図８Ｂ】
2005093802.tif 000019
【図９】
2005093802.tif 000020
【図１０】
2005093802.tif 000021
【図１１】
2005093802.tif 000022
【図１２】
2005093802.tif 000023
【図１３】
2005093802.tif 000024