(57)【要約】【課題】  クロック周波数を増大させることなく、データ転送速度を飛躍的に向上させることが可能な半導体集積回路を提供する。【解決手段】  それぞれ位相が異なる同一周波数の複数の内部クロックＲＣＬＫ１〜ＲＣＬＫ４を生成するクロック生成回路５、複数の出力信号ＳＯＵＴ１〜ＳＯＵＴ４のそれぞれの位相を複数の内部クロックＲＣＬＫ１〜ＲＣＬＫ４を用いて順次シフトして複数の位相シフト信号ＳＯＳＦ１〜ＳＯＳＦ４を生成する位相シフト回路３、及び複数の位相シフト信号ＳＯＳＦ１〜ＳＯＳＦ４と複数の内部クロックＲＣＬＫ１〜ＲＣＬＫ４とを論理演算することにより外部に出力データＳＲＯＵＴを転送する出力回路２ａを備える。【選択図】    図１
2005347838.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ位相が異なる同一周波数の複数の内部クロックを生成するクロック生成回路と、
内部回路からの複数の出力信号のそれぞれの位相を前記複数の内部クロックを用いて順次シフトし、複数の位相シフト信号を生成する位相シフト回路と、
前記複数の位相シフト信号と前記複数の内部クロックとを論理演算し、前記論理演算の結果に応じて外部に出力データを転送する出力回路
とを備えることを特徴とする半導体集積回路。
【請求項２】
前記出力回路は、
前記複数の位相シフト信号の内の１つと前記複数の内部クロックの内の２つとを組み合わせて前記論理演算を実行する第１論理回路と、
前記第１論理回路の出力に応じて前記出力データを生成する第１出力バッファ
とを備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記出力回路は、
データ出力時に前記複数の位相シフト信号のそれぞれと逆相となる複数の反転位相シフト信号の内の１つと前記複数の内部クロックの内の２つとを組み合わせて前記論理演算を実行する第２論理回路と、
前記第２論理回路の出力に応じて前記出力データと逆相となる反転出力データを生成する第２出力バッファ
とを更に備えることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１論理回路は、
高位電源と出力ノードとの間に並列に接続された第１〜第３スイッチングトランジスタと、
前記出力ノードと低位電源との間に直列に接続された第４〜第６スイッチングトランジスタ
とを備え、前記第１〜第３スイッチングトランジスタの内の１つのスイッチングトランジスタの駆動能力が、残る２つのスイッチングトランジスタの駆動能力より高いことを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記第１論理回路は、
高位電源と出力ノードとの間に直列に接続された第１〜第３スイッチングトランジスタと、
前記出力ノードと低位電源との間に並列に接続された第４〜第６スイッチングトランジスタ
とを備え、前記第４〜第６スイッチングトランジスタの内の１つのスイッチングトランジスタの駆動能力が、残る２つのスイッチングトランジスタの駆動能力より高いことを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックに同期してデータを外部に転送する半導体集積回路に関する。
【背景技術】
【０００２】
近年、コンピュータ及びゲーム機器等の電子機器におけるデータ転送速度の高速化が進んでいる。特に電子機器内に設けられるＤＲＡＭ等のメモリ回路に関しては、ＤＲＡＭのアクセスサイクルの高速化に対するデータ転送速度の高速化の比率は増加傾向にある。このため、メモリ回路のインタフェース部の動作速度がメモリ回路の性能を決定するための重要な要素になっている。データ転送速度の高速化を実現するための第１の背景技術として、相補のクロックを用いてデータ転送を行う出力回路が知られている（例えば、特許文献１参照。）。第２の背景技術として、出力トランジスタのミラー容量を相殺することにより安定したデータ転送を行う半導体集積回路が提案されている（例えば、特許文献２参照。）。
【０００３】
第１及び第２の背景技術においては、データ転送速度はクロック周波数に比例する。即ち、データ転送速度を向上させるためには、クロック周波数を増加させる必要がある。一般的に、半導体集積回路の内部で動作可能なクロックの周波数は、トランジスタ特性、配線抵抗、及び配線容量などの物理特性によって制限される。よって、半導体集積回路の内部のトランジスタ及び配線等の物理特性が改善されなければデータ転送速度を飛躍的に向上させることができない。
【特許文献１】特開２０００−２６１３０６号公報
【特許文献２】特開２００２−１１１４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、クロック周波数を増大させることなく、データ転送速度を飛躍的に向上させることが可能な半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の特徴は、（イ）それぞれ位相が異なる同一周波数の複数の内部クロックを生成するクロック生成回路；（ロ）内部回路からの複数の出力信号のそれぞれの位相を複数の内部クロックを用いて順次シフトし、複数の位相シフト信号を生成する位相シフト回路；（ハ）複数の位相シフト信号と複数の内部クロックとを論理演算し、論理演算の結果に応じて外部に出力データを転送する出力回路を備える半導体集積回路であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、クロック周波数を増大させることなく、データ転送速度を飛躍的に向上させることが可能な半導体集積回路を提供できる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の第１〜第６の実施の形態を説明する。この第１〜第６の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路１ａは、図１に示すように、内部回路７、入力回路６、出力回路２ａ、位相同期化回路４、位相シフト回路３、クロック生成回路５、及び制御回路８を備える。内部回路７としては、例えばメモリ回路及び中央演算処理装置（ＣＰＵ）等が使用できる。クロック生成回路５は、それぞれ位相が異なる同一周波数の複数の（第１〜第４）内部クロックＲＣＬＫ１〜ＲＣＬＫ４を生成する。第１内部クロックＲＣＬＫ１〜第４内部クロックＲＣＬＫ４は、互いに９０°位相が異なる４相クロックである。よって、第１内部クロックＲＣＬＫ１を基準（０°）とすると、第２内部クロックＲＣＬＫ２、第３内部クロックＲＣＬＫ３、及び第４内部クロックＲＣＬＫ４の位相はそれぞれ９０°、１８０°、及び２７０°となる。位相シフト回路３は、内部回路７からの複数の（第１〜第４）出力信号ＳＯＵＴ１〜ＳＯＵＴ４のそれぞれの位相を第１内部クロックＲＣＬＫ１〜第４内部クロックＲＣＬＫ４を用いて順次シフトし、複数の（第１〜第４）位相シフト信号ＳＯＳＦ１〜ＳＯＳＦ４を生成する。出力回路２ａは、第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４と第１内部クロックＲＣＬＫ１〜第４内部クロックＲＣＬＫ４とを論理演算し、論理演算の結果に応じて外部に出力データＳＲＯＵＴを転送する。
【０００９】
また、クロック生成回路５は、例えば外部からの出力用クロックＲＸＣＬＫに基づいて第１内部クロックＲＣＬＫ１〜第４内部クロックＲＣＬＫ４を生成し、外部からの入力用クロックＷＸＣＬＫに基づいて入力用内部クロックＷＣＬＫを生成する。入力回路６は、入力用内部クロックＷＣＬＫに同期して、外部からシリアル転送される入力データＳＲＩＮを複数の（第１〜第４）位相シフト入力信号ＳＩＳＦ１〜ＳＩＳＦ４に変換する。位相同期化回路４は、第２内部クロックＲＣＬＫ２に同期して第１入力位相シフト信号ＳＩＳＦ１〜第４入力位相シフト信号ＳＩＳＦ４のそれぞれをラッチし、第１入力信号ＳＩＮ１〜第４入力信号ＳＩＮ４を生成する。内部回路７は、第１入力信号ＳＩＮ１〜第４入力信号ＳＩＮ４を受け取り、第１〜第４出力信号ＳＯＵＴ１〜ＳＯＵＴ４を出力する。内部回路７としてメモリ回路を使用する場合、第１入力信号ＳＩＮ１〜第４入力信号ＳＩＮ４は内部回路７に一旦記憶される。これに対して内部回路７としてＣＰＵを使用する場合、内部回路７は第１入力信号ＳＩＮ１〜第４入力信号ＳＩＮ４に対して各種の演算処理を施す。
【００１０】
更に、制御回路８は、制御信号ＳＣＯＮを生成し、内部回路７、入力回路６、出力回路２ａ、位相同期化回路４、位相シフト回路３、及びクロック生成回路５のそれぞれを制御する。制御回路８は、内部回路７としてメモリ回路が使用される場合、外部からリードコマンド又はライトコマンドコマンド等のコマンドを受け取り、アドレスを指定して内部回路７を制御する。これに対して内部回路７としてＣＰＵが使用される場合、制御回路８はＣＰＵからコマンドを受け取り外部に転送する。
【００１１】
出力回路２ａは、図２に示すように、第１論理回路２１ａ、第１論理回路２１ａとデータ出力端子２０３との間に接続された第１出力バッファ２２ａ、及び第１出力バッファ２２ａと低位電源ＶＳＳとの間に接続された電流源トランジスタＴｒ５を備える。第１論理回路２１ａは、第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４の内の１つと第１内部クロックＲＣＬＫ１〜第４内部クロックＲＣＬＫ４の内の２つとを組み合わせて論理演算を実行する。第１出力バッファ２２ａは、第１論理回路２１ａの出力に応じて出力データＳＲＯＵＴを生成する。電流源トランジスタＴｒ５は、ゲートに一定電圧Ｖｂｉａｓが印加され、第１出力バッファ２２ａに一定電流を供給する。
【００１２】
更に、第１論理回路２１ａは、第１論理積（ＡＮＤ）回路２１１ａ〜第４ＡＮＤ回路２１１ｄを備える。第１ＡＮＤ回路２１１ａ〜第４ＡＮＤ回路２１１ｄのそれぞれは、第１内部クロックＲＣＬＫ１〜第４内部クロックＲＣＬＫ４の内、位相が隣り合う２つの内部クロックをＡＮＤ演算に使用する。一例として第１ＡＮＤ回路２１１ａは、第１内部クロックＲＣＬＫ１、第４内部クロックＲＣＬＫ４、及び第１位相シフト信号ＳＯＳＦ１をＡＮＤ演算して第１出力制御信号Ｓ１を生成する。ここで、第１内部クロックＲＣＬＫ１の位相を０°とし、第４内部クロックＲＣＬＫ４の位相を２７０°とすると、第１内部クロックＲＣＬＫ１及び第４内部クロックＲＣＬＫ４は、特定のタイミングで同時にハイレベル状態となる。第１内部クロックＲＣＬＫ１及び第４内部クロックＲＣＬＫ４が同時にハイレベル状態となる期間において、第１位相シフト信号ＳＯＳＦ１がハイレベルである場合、第１ＡＮＤ回路２１１ａからハイレベル信号が生成される。
【００１３】
また、第１ＡＮＤ回路２１１ａ〜第４ＡＮＤ回路２１１ｄのそれぞれは、例えばＣＭＯＳ回路として構成される。よって、第１ＡＮＤ回路２１１ａは、第１ＮＡＮＤ回路２１２ａ及び第１ＮＡＮＤ回路２１２ａに接続された第１インバータ２１３ａを備える。同様に、第２ＡＮＤ回路２１１ｂは、第２ＮＡＮＤ回路２１２ｂ及び第２ＮＡＮＤ回路２１２ｂに接続された第２インバータ２１３ｂを備える。第３ＡＮＤ回路２１１ｃは、第３ＮＡＮＤ回路２１２ｃ及び第３ＮＡＮＤ回路２１２ｃに接続された第３インバータ２１３ｃを備える。第３ＡＮＤ回路２１１ｄは、第３ＮＡＮＤ回路２１２ｄ及び第３ＮＡＮＤ回路２１２ｄに接続された第３インバータ２１３ｄを備える。
【００１４】
更に、第１ＮＡＮＤ回路２１２ａは、第１内部クロックＲＣＬＫ１、第４内部クロックＲＣＬＫ４、及び第１位相シフト信号ＳＯＳＦ１をＮＡＮＤ演算する。第１インバータ２１３ａは、第１ＮＡＮＤ回路２１１ａの出力信号Ｒ１を反転することにより第１出力制御信号Ｓ１を生成する。第２ＮＡＮＤ回路２１２ｂは、第１内部クロックＲＣＬＫ１、第２内部クロックＲＣＬＫ２、及び第２位相シフト信号ＳＯＳＦ２をＮＡＮＤ演算する。第２インバータ２１３ｂは、第２ＮＡＮＤ回路２１２ｂの出力信号Ｒ２を反転することにより第２出力制御信号Ｓ２を生成する。第３ＮＡＮＤ回路２１２ｃは、第２内部クロックＲＣＬＫ２、第３内部クロックＲＣＬＫ３、及び第３位相シフト信号ＳＯＳＦ３をＮＡＮＤ演算する。第３インバータ２１３ｃは、第３ＮＡＮＤ回路２１２ｃの出力信号Ｒ３を反転することにより第３出力制御信号Ｓ３を生成する。第４ＮＡＮＤ回路２１２ｄは、第３内部クロックＲＣＬＫ３、第４内部クロックＲＣＬＫ４、及び第４位相シフト信号ＳＯＳＦ４をＮＡＮＤ演算する。第４インバータ２１３ｄは、第４ＮＡＮＤ回路２１２ｄの出力信号Ｒ４を反転することにより第４出力制御信号Ｓ４を生成する。
【００１５】
一方、第１出力バッファ２２ａは、例えばオープンドレイン型に構成される。即ち第１出力バッファ２２ａは、データ出力端子２０３と電流源トランジスタＴｒ５との間に並列に接続された第１出力トランジスタＴｒ１〜第４出力トランジスタＴｒ４を備える。第１出力トランジスタＴｒ１〜第４出力トランジスタＴｒ４及び電流源トランジスタＴｒ５のそれぞれとしては、例えばｎ型チャネルのＭＯＳトランジスタ（以下において「ｎＭＯＳトランジスタ」と略記する。）が使用できる。第１出力トランジスタＴｒ１〜第４出力トランジスタＴｒ４は、第１出力制御信号Ｓ１〜第４出力制御信号Ｓ４に応じてそれぞれオン状態となる。データ出力時においては、第１出力制御信号Ｓ１〜第４出力制御信号Ｓ４のいずれか１つのみがハイレベルとなるので、第１出力トランジスタＴｒ１〜第４出力トランジスタＴｒ４のいずれか１つのみがオン状態となる。
【００１６】
また、データ出力端子２０３は、図１に示す半導体集積回路１ａの外部において図示を省略する終端抵抗を介して終端電源に接続される。よって、終端抵抗の抵抗値をＲｔｅｒｍ［Ω］、終端電源の電圧値をＶｔｅｒｍ［Ｖ］、電流源トランジスタＴｒ５が流す電流をＩ［Ａ］とすると、データ出力端子２０３の電位はハイレベル時においてＶｔｅｒｍ［Ｖ］となり、ロウレベルにおいてＶｔｅｒｍ−Ｉ×Ｒｔｅｒｍ［Ｖ］となる。
【００１７】
更に、第１ＮＡＮＤ回路２１２ａは、図３に示すように、高位電源ＶＤＤと出力ノードｎ１との間に並列に接続された第１スイッチングトランジスタＴｒ６〜第３スイッチングトランジスタＴｒ８、及び出力ノードｎ１と低位電源ＶＳＳとの間に直列に接続された第４スイッチングトランジスタＴｒ９〜第６スイッチングトランジスタＴｒ１１を備える。第１スイッチングトランジスタＴｒ６〜第３スイッチングトランジスタＴｒ８のそれぞれとしては、例えばｐ型チャネルのＭＯＳトランジスタ（以下において「ｐＭＯＳトランジスタ」と略記する。）が使用できる。第４スイッチングトランジスタＴｒ９〜第６スイッチングトランジスタＴｒ１１のそれぞれとしては、例えばｎＭＯＳトランジスタが使用できる。図２に示す第２ＮＡＮＤ回路２１２ｂ〜第４ＮＡＮＤ回路２１２ｄは、図３と同様に構成される。
【００１８】
また、図３に示す第１スイッチングトランジスタＴｒ６〜第３スイッチングトランジスタＴｒ８は、第１内部クロックＲＣＬＫ１、第４内部クロックＲＣＬＫ４、及び第１位相シフト信号ＳＯＳＦ１のいずれかがロウレベルの場合、高位電源ＶＤＤからのハイレベルの電位を出力ノードｎ１に伝達する。第４スイッチングトランジスタＴｒ９〜第６スイッチングトランジスタＴｒ１１は、第１内部クロックＲＣＬＫ１、第４内部クロックＲＣＬＫ４、及び第１位相シフト信号ＳＯＳＦ１のすべてがハイレベルの場合、低位電源ＶＳＳからのロウレベルの電位を出力ノードｎ１に伝達する。
【００１９】
よって、第１内部クロックＲＣＬＫ１、第４内部クロックＲＣＬＫ４、及び第１位相シフト信号ＳＯＳＦ１の内、少なくとも１つがロウレベルに立ち下がると、出力ノードｎ１の電位がロウレベルからハイレベルに遷移する。第１内部クロックＲＣＬＫ１は、第４内部クロックＲＣＬＫ４と比して位相が９０°遅れているため、常に第４内部クロックＲＣＬＫ４の立ち下がり後にロウレベルに立ち下がる。第１位相シフト信号ＳＯＳＦ１の立ち下がりタイミングは第１内部クロックＲＣＬＫ１の立ち下がり後に設定される。このため、第１スイッチングトランジスタＴｒ６〜第３スイッチングトランジスタＴｒ８においては、常に、第２スイッチングトランジスタＴｒ７が最初にターンオンする。
【００２０】
したがって、第２スイッチングトランジスタＴｒ７の駆動能力は、第１スイッチングトランジスタＴｒ６及び第３スイッチングトランジスタＴｒ８のそれぞれの駆動能力と比して高く設定される。即ち、第１スイッチングトランジスタＴｒ６及び第３スイッチングトランジスタＴｒ８のそれぞれのチャネル幅は、第２スイッチングトランジスタＴｒ７のチャネル幅と比して小さく設計される。この結果、第１スイッチングトランジスタＴｒ６及び第３スイッチングトランジスタＴｒ８のそれぞれを小型化できるため、図２に示す出力回路２ａ全体の面積及び消費電流を削減できる。
【００２１】
一方、位相シフト回路３は図４に示すように、第１ラッチ回路３１、第２ラッチ回路３２、第１フリップフロップ（Ｆ／Ｆ）３３、及び第２Ｆ／Ｆ３４を備える。第１ラッチ回路３１は、図５（ｅ）に示す第３内部クロックＲＣＬＫ３の立ち上がりエッジで図５（ａ）に示す第１出力信号ＳＯＵＴ１を通過させ、第３内部クロックＲＣＬＫ３がロウレベル時において出力を維持する。この結果、図５（ｉ）に示す第１位相シフト信号ＳＯＳＦ１が生成される。第２ラッチ回路３２は、図５（ｆ）に示す第４内部クロックＲＣＬＫ４の立ち上がりエッジで図５（ｂ）に示す第２出力信号ＳＯＵＴ２を通過させ、第４内部クロックＲＣＬＫ４がロウレベル時において出力を維持する。よって、図５（ｊ）に示す第２位相シフト信号ＳＯＳＦ２が生成される。
【００２２】
また、第１Ｆ／Ｆ３３は、図５（ｇ）に示す第１内部クロックＲＣＬＫ１の立ち上がりエッジで図５（ｃ）に示す第３出力信号ＳＯＵＴ３を保持し、図５（ｋ）に示す第３位相シフト信号ＳＯＳＦ３を生成する。第２Ｆ／Ｆ３４は、図５（ｈ）に示す第２内部クロックＲＣＬＫ２の立ち上がりエッジで図５（ｄ）に示す第４出力信号ＳＯＵＴ４を保持し、図５（ｌ）に示す第４位相シフト信号ＳＯＳＦ４を生成する。この結果、図５（ｉ）〜図５（ｌ）に示す第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４のそれぞれは９０°位相が異なる波形となる。
【００２３】
更に、位相同期化回路４は図６に示すように、第３ラッチ回路４１、第４ラッチ回路４２、第５ラッチ回路４３、及び第３Ｆ／Ｆ４４を備える。第３ラッチ回路４１は、図７（ｈ）に示す第２内部クロックＲＣＬＫ２の立ち上がりエッジで図７（ａ）に示す第１入力位相シフト信号ＳＩＳＦ１を通過させ、第２内部クロックＲＣＬＫ２がロウレベル時において出力を維持する。この結果、図７（ｉ）に示す第１入力信号ＳＩＮ１が生成される。第４ラッチ回路４２は、図７（ｈ）に示す第２内部クロックＲＣＬＫ２の立ち上がりエッジで図７（ｂ）に示す第２入力位相シフト信号ＳＩＳＦ２を通過させ、第２内部クロックＲＣＬＫ２がロウレベル時において出力を維持する。よって、図７（ｊ）に示す第２入力信号ＳＩＮ２が生成される。
【００２４】
同様に、第５ラッチ回路４３は、図７（ｈ）に示す第２内部クロックＲＣＬＫ２の立ち上がりエッジで図７（ｃ）に示す第３入力位相シフト信号ＳＩＳＦ３を通過させ、第２内部クロックＲＣＬＫ２がロウレベル時において出力を維持する。この結果、図７（ｋ）に示す第３入力信号ＳＩＮ３が生成される。第３Ｆ／Ｆ４４は、図７（ｈ）に示す第２内部クロックＲＣＬＫ２の立ち上がりエッジで図７（ｄ）に示す第４入力位相シフト信号ＳＩＳＦ４を保持し、図７（ｌ）に示す第４入力信号ＳＩＮを生成する。したがって、図７（ｉ）〜図７（ｌ）に示す第１入力信号ＳＩＮ１〜第４入力信号ＳＩＮ４のそれぞれは位相が同期した波形となる。
【００２５】
更に、クロック生成回路５は図８に示すように、例えば位相同期化ループ（ＰＬＬ）回路５１及びＰＬＬ回路５１に接続された分周回路５２を備える。尚、ＰＬＬ回路５１に代えて遅延同期化ループ（ＤＬＬ）回路を使用しても良い。ＰＬＬ回路５１は、外部からの出力用クロックＲＸＣＬＫを逓倍し、逓倍クロックＣＬＫ及び逓倍クロックＣＬＫと逆相の反転逓倍クロックＣＬＫｂを生成する。ＰＬＬ回路５１は、逓倍クロックＣＬＫ及び反転逓倍クロックＣＬＫｂのそれぞれの周波数を例えば出力用クロックＷＸＣＬＫの２倍に逓倍する。分周回路５２は、逓倍クロックＣＬＫ及び反転逓倍クロックＣＬＫｂのそれぞれを分周することにより、第１内部クロックＲＣＬＫ１〜第４内部クロックＲＣＬＫ４を生成する。分周回路５２の分周比は、例えば１／２に設計される。この結果、分周回路５２は、出力用クロックＲＸＣＬＫと同一周波数、且つ、互いに９０°位相の異なる第１内部クロックＲＣＬＫ１〜第４内部クロックＲＣＬＫ４を生成する。
【００２６】
分周回路５２は、詳細には図９に示すように、相補のタイミングで動作する第１分周用ラッチ回路５２ａ及び第２分周用ラッチ回路５２ｂを備える。第１分周用ラッチ回路５２ａはマスターラッチとして機能する。一方、第２分周用ラッチ回路５２ｂはスレーブラッチとして機能する。第１分周用ラッチ回路５２ａは、インバータ５２２〜５２５、及び分周用トランジスタＴｒ５２１、Ｔｒ５２２、Ｔｒ５２３、及びＴｒ５２４を備える。第２分周用ラッチ回路５２ｂは第１分周用ラッチ回路５２ａと同様に構成される。
【００２７】
次に、図１０に示すタイムチャートを参照して、第１の実施の形態に係る半導体集積回路１ａの動作をデータ出力動作を例に説明する。但し、図２に示すデータ出力端子２０３からシリアル転送される出力データＳＲＯＵＴのビット長を８ビットとする。
【００２８】
（イ）データ出力動作が開始される時刻ｔ０より前の段階では、図１に示す内部回路７は、第１〜第４出力信号ＳＯＵＴ１〜ＳＯＵＴ４を生成しない。よって、図１０（ｅ）〜図１０（ｈ）に示すように、第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４のそれぞれはロウレベルとなる。第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４のそれぞれがロウレベルであるため、図１０（ｉ）〜図１０（ｌ）に示す第１出力制御信号Ｓ１〜第４出力制御信号Ｓ４のそれぞれはロウレベルとなる。
【００２９】
（ロ）時刻t０においてデータ出力動作が開始されると、内部回路７からハイレベル又はロウレベルの第１〜第４出力信号ＳＯＵＴ１〜ＳＯＵＴ４が図１に示す位相シフト回路３に供給される。また、図１０（ｃ）に示す第３内部クロックＲＣＬＫ３がハイレベルに立ち上がり、図１０（ａ）に示す第１内部クロックＲＣＬＫ１がロウレベルに立ち下がる。図４に示す第１ラッチ回路３１は、第３内部クロックＲＣＬＫ３の立ち上がりに同期して、第１出力信号ＳＯＵＴ１をラッチする。この結果、図１０（ｅ）に示すように、ハイレベル又はロウレベルの第１位相シフト信号ＳＯＳＦ１が図２に示す第１ＡＮＤ回路２１１ａに伝達される。この時点では、第１ＡＮＤ回路２１１ａに供給される第４内部クロックＲＣＬＫ４がロウレベルであるため、図１０（ｉ）に示す第１出力制御信号Ｓ１はロウレベルが維持される。
【００３０】
（ハ）時刻t１において、図１０（ｄ）に示す第４内部クロックＲＣＬＫ４がハイレベルに立ち上がり、図１０（ｂ）に示す第２内部クロックＲＣＬＫ２がロウレベルに立ち下がる。図４に示す第２ラッチ回路３２は、第４内部クロックＲＣＬＫ４の立ち上がりに同期して、第２出力信号ＳＯＵＴ２をラッチする。この結果、図１０（ｆ）に示すように、ハイレベル又はロウレベルの第２位相シフト信号ＳＯＳＦ２が図２に示す第２ＡＮＤ回路２１１ｂに伝達される。時刻ｔ１においては、図１０（ａ）に示すように第２ＡＮＤ回路２１１ｂに供給される第１内部クロックＲＣＬＫ１がロウレベルであるため、図１０（ｊ）に示す第２出力制御信号Ｓ２はロウレベルが維持される。
【００３１】
（ニ）時刻t２において、図１０（ａ）に示す第１内部クロックＲＣＬＫ１がハイレベルに立ち上がり、図１０（ｃ）に示す第３内部クロックＲＣＬＫ３がロウレベルに立ち下がる。図４に示す第１Ｆ／Ｆ３３は、第１内部クロックＲＣＬＫ１の立ち上がりに同期して、第３出力信号ＳＯＵＴ３をラッチする。この結果、図１０（ｇ）に示すように、ハイレベル又はロウレベルの第３位相シフト信号ＳＯＳＦ３が図２に示す第３ＡＮＤ回路２１１ｃに伝達される。時刻ｔ２においては、図１０（ｂ）に示すように第３ＡＮＤ回路２１１ｃに供給される第２内部クロックＲＣＬＫ２がロウレベルであるため、図１０（ｊ）に示す第２出力制御信号Ｓ２はロウレベルが維持される。更に、第１内部クロックＲＣＬＫ１がハイレベルに立ち上がることにより、第１ＡＮＤ回路２１１ａに供給される第１内部クロックＲＣＬＫ１及び第４内部クロックＲＣＬＫ４がともにハイレベル状態となる。したがって、時刻ｔ２〜ｔ３の期間において図１０（ｉ）に示す第１出力制御信号Ｓ１が生成される。第１出力制御信号Ｓ１が生成されると、図１０（ｍ）に示すように１ビット目の出力データＳＲＯＵＴが生成される。
【００３２】
（ホ）時刻t３において、図１０（ｂ）に示す第２内部クロックＲＣＬＫ２がハイレベルに立ち上がり、図１０（ｄ）に示す第４内部クロックＲＣＬＫ４がロウレベルに立ち下がる。図４に示す第２Ｆ／Ｆ３４は、第２内部クロックＲＣＬＫ２の立ち上がりに同期して、第４出力信号ＳＯＵＴ４をラッチする。この結果、図１０（ｈ）に示すように、ハイレベル又はロウレベルの第４位相シフト信号ＳＯＳＦ４が図２に示す第４ＡＮＤ回路２１１ｄに伝達される。時刻ｔ３においては、図１０（ｄ）に示すように、第４ＡＮＤ回路２１１ｄに供給される第３内部クロックＲＣＬＫ３がロウレベルであるため、図１０（ｋ）に示す第３出力制御信号Ｓ３はロウレベルが維持される。また、第４内部クロックＲＣＬＫ４がロウレベルに立ち下がることにより、図１０（ｍ）に示す１ビット目の出力データＳＲＯＵＴの生成が停止する。更に、第２内部クロックＲＣＬＫ２がハイレベルに立ち上がることにより、第２ＡＮＤ回路２１１ｂに供給される第１内部クロックＲＣＬＫ１及び第２内部クロックＲＣＬＫ２がともにハイレベル状態となる。したがって、図１０（ｊ）に示すように、時刻ｔ３〜ｔ４の期間において第２出力制御信号Ｓ２が生成される。第２出力制御信号Ｓ２が生成されると、図１０（ｍ）に示すように２ビット目の出力データＳＲＯＵＴが生成される。
【００３３】
（ヘ）時刻t４において、図１０（ｃ）に示す第３内部クロックＲＣＬＫ３がハイレベルに立ち上がり、図１０（ａ）に示す第１内部クロックＲＣＬＫ１がロウレベルに立ち下がる。図４に示す第１ラッチ回路３１は、第３内部クロックＲＣＬＫ３の立ち上がりに同期して、第１出力信号ＳＯＵＴ１を再びラッチする。この結果、図１０（ｅ）に示すように、２サイクル目の第１位相シフト信号ＳＯＳＦ１が図２に示す第１ＡＮＤ回路２１１ａに伝達される。また、第１内部クロックＲＣＬＫ１がロウレベルに立ち下がることにより、図１０（ｍ）に示す２ビット目の出力データＳＲＯＵＴの生成が停止する。更に、第３内部クロックＲＣＬＫ３がハイレベルに立ち上がることにより、第３ＡＮＤ回路２１１ｃに供給される第２内部クロックＲＣＬＫ２及び第３内部クロックＲＣＬＫ３がともにハイレベル状態となる。したがって、図１０（ｋ）に示すように、時刻ｔ４〜ｔ５の期間において第３出力制御信号Ｓ３が生成される。第３出力制御信号Ｓ３が生成されると、図１０（ｍ）に示すように３ビット目の出力データＳＲＯＵＴが生成される。
【００３４】
（ト）時刻t５において、図１０（ｄ）に示す第４内部クロックＲＣＬＫ４がハイレベルに立ち上がり、図１０（ｂ）に示す第２内部クロックＲＣＬＫ２がロウレベルに立ち下がる。図４に示す第２ラッチ回路３２は、第４内部クロックＲＣＬＫ４の立ち上がりに同期して、第２出力信号ＳＯＵＴ２を再びラッチする。この結果、図１０（ｆ）に示すように、２サイクル目の第２位相シフト信号ＳＯＳＦ２が図２に示す第２ＡＮＤ回路２１１ｂに伝達される。また、第２内部クロックＲＣＬＫ２がロウレベルに立ち下がることにより、図１０（ｍ）に示す３ビット目の出力データＳＲＯＵＴの生成が停止する。更に、第４内部クロックＲＣＬＫ４がハイレベルに立ち上がることにより、第４ＡＮＤ回路２１１ｄに供給される第３内部クロックＲＣＬＫ３及び第４内部クロックＲＣＬＫ４がともにハイレベル状態となる。したがって、図１０（ｌ）に示すように、時刻ｔ５〜ｔ６の期間において第４出力制御信号Ｓ４が生成される。第４出力制御信号Ｓ４が生成されると、図１０（ｍ）に示すように４ビット目の出力データＳＲＯＵＴが生成される。
【００３５】
（チ）時刻ｔ６〜ｔ９の期間においては、時刻ｔ２〜ｔ５の期間、即ち上述した（ニ）〜（ト）と同様の動作が行われる。この結果、図１０（ｍ）に示すように５〜８ビット目の出力データＳＲＯＵＴが生成される。また、時刻ｔ８の時点で第１〜第４出力信号ＳＯＵＴ１〜ＳＯＵＴ４の出力が停止するため、時刻ｔ８において第１位相シフト信号ＳＯＳＦ１が、時刻ｔ９において第２位相シフト信号ＳＯＳＦ２が、時刻ｔ１０において第３位相シフト信号ＳＯＳＦ３が、時刻ｔ１１において第４位相シフト信号ＳＯＳＦ４がそれぞれロウレベルとなる。よって、図１０（ｍ）に示すように時刻ｔ１０において出力データＳＲＯＵＴの生成が終了する。
【００３６】
このように、図１０（ａ）に示す第１内部クロックＲＣＬＫ１の２クロックサイクル期間Ｔ、即ち時刻ｔ２〜ｔ１０の期間において、図１０（ｍ）に示すように８ビットの出力データＳＲＯＵＴが生成される。即ち、図２に示す出力回路２ａは、１クロックサイクルで４ビットの出力データＳＲＯＵＴを外部に転送する。したがって、第１の実施の形態に係る半導体集積回路１ａによれば、クロック周波数の４倍のデータ転送速度を実現できる。一例として、第１内部クロックＲＣＬＫ１〜第４内部クロックＲＣＬＫ４のそれぞれの周波数を４００［ＭＨｚ］及び８００［ＭＨｚ］とすると、半導体集積回路１ａのデータ転送速度（ビットレート）はそれぞれ１．６［Ｇｂｐｓ］及び３．２［Ｇｂｐｓ］となる。よって、クロック周波数の増大を抑えつつ、出力データＳＲＯＵＴの転送速度を向上させることが可能となる。
【００３７】
（第１の実施の形態の第１の変形例）
本発明の第１の実施の形態の第１の変形例に係る出力回路２ｂとして、図１１に示すように、第１出力トランジスタＴｒ１００、第２出力トランジスタＴｒ２００、第３出力トランジスタＴｒ３００、第４出力トランジスタＴｒ４００、及び電流源トランジスタＴｒ６のそれぞれにｐＭＯＳトランジスタを使用しても良い。この結果、図１１に示す第１論理回路２０２においては、図２に示す第１インバータ２１３ａ〜第４インバータ２１３ｄが不要となる。また、電流源トランジスタＴｒ６は、高位電源ＶＤＤと第１出力バッファ２２０との間に接続される。更に、データ出力端子２０４は、図示を省略する終端抵抗を介して低位電源ＶＳＳに接続される。図１１に示す出力回路２ｂによれば、図２に示す第１論理回路２１ａと比して素子数を削減できる。
【００３８】
（第１の実施の形態の第２の変形例）
本発明の第１の実施の形態の第２の変形例として、図１２に示すように、出力回路２ｂを差動型としても良い。即ち、出力回路２ｃが、第２論理回路２１ｂ及び第２出力バッファ２２ｂを更に備える点が図２と異なる。第２論理回路２１ｂは、データ出力時に第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４のそれぞれと逆相となる第１反転位相シフト信号ＳＯＳＦ１ｂ〜第４反転位相シフト信号ＳＯＳＦ４ｂの内の１つと第１内部クロックＲＣＬＫ１〜第４内部クロックＲＣＬＫ４の内の２つとを組み合わせて論理演算を実行する。第２出力バッファ２２ｂは、第２論理回路２１ｂの出力に応じて出力データＳＲＯＵＴと逆相となる反転出力データＳＲＯＵＴｂを生成する。第２論理回路２１ｂは第１論理回路２１ａと同様に構成される。第２出力バッファ２２ｂは第１出力バッファ２２ａと同様に構成される。その他の構成については、図２に示す出力回路２ａと同様である。
【００３９】
また、第１反転位相シフト信号ＳＯＳＦ１ｂ〜第４反転位相シフト信号ＳＯＳＦ４ｂは、図１に示す位相シフト回路３により供給される。第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４及び第１反転位相シフト信号ＳＯＳＦ１ｂ〜第４反転位相シフト信号ＳＯＳＦ４ｂのそれぞれは、データ出力時以外ではロウレベルに設定される。
【００４０】
更に、第２論理回路２１ｂは、第５ＡＮＤ回路２１６ａ〜第８ＡＮＤ回路２１６ｄを備える。第５ＡＮＤ回路２１６ａは、第５ＮＡＮＤ回路２１４ａ及び第５ＮＡＮＤ回路２１４ａに接続された第５インバータ２１５ａを備える。第６ＡＮＤ回路２１６ｂは、第６ＮＡＮＤ回路２１４ｂ及び第６ＮＡＮＤ回路２１４ｂに接続された第６インバータ２１５ｂを備える。第７ＡＮＤ回路２１６ｃは、第７ＮＡＮＤ回路２１４ｃ及び第７ＮＡＮＤ回路２１４ｃに接続された第５インバータ２１５ｃを備える。第８ＡＮＤ回路２１６ｄは、第８ＮＡＮＤ回路２１４ｄ及び第８ＮＡＮＤ回路２１４ｄに接続された第８インバータ２１５ｄを備える。第５インバータ２１５ａ〜第８インバータ２１５ｄは、第１反転出力制御信号Ｓ１ｂ〜第４反転出力制御信号Ｓ４ｂをそれぞれ生成する。
【００４１】
また、第２出力バッファ２２ｂは、反転データ出力端子２０６と電流源トランジスタＴｒ５との間に並列に接続された第５出力トランジスタＴｒ１０１〜第８出力トランジスタＴｒ１０４を備える。第５出力トランジスタＴｒ１０１〜第８出力トランジスタＴｒ１０４のそれぞれとしては、例えばｎＭＯＳトランジスタが使用できる。データ出力時においては、第１出力制御信号Ｓ１〜第４出力制御信号Ｓ４、及び第１反転出力制御信号Ｓ１ｂ〜第４反転出力制御信号Ｓ４ｂのいずれか１つのみがハイレベルとなる。よって、第１出力トランジスタＴｒ１〜第４出力トランジスタＴｒ４及び第５出力トランジスタＴｒ１０１〜第８出力トランジスタＴｒ１０４のいずれか１つのみがオン状態となる。したがって、図２に示す出力回路２ａと同様に、終端抵抗の抵抗値をＲｔｅｒｍ［Ω］、終端電源の電圧値をＶｔｅｒｍ［Ｖ］、電流源トランジスタＴｒ５が流す電流をＩ［Ａ］とすると、データ出力端子２０３又は反転データ出力端子２０６のそれぞれの電位は、ハイレベルがＶｔｅｒｍ［Ｖ］となり、ロウレベルがＶｔｅｒｍ−Ｉ×Ｒｔｅｒｍ［Ｖ］となる。
【００４２】
このように、図１２に示す出力回路２ｃによれば、差動型の構成を採用し、出力データＳＲＯＵＴ及び反転出力データＳＲＯＵＴｂを生成することにより、ノイズ耐性を向上させて信頼性高くデータ転送を行うことができる。
【００４３】
（第２の実施の形態）
本発明の第２の実施の形態に係る出力回路２ｄは、図１３に示すように、第１論理回路２１０ａが、図２に示す第１ＡＮＤ回路２１１ａ〜第４ＡＮＤ回路２１１ｄに代えて、第１ＮＯＲ回路２１１１〜第４ＮＯＲ回路２１１４を備える点が図２と異なる。また、第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４の論理が図２と逆の論理になる。即ち、図２示す第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４の論理は正論理であるが、図１３に示す第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４の論理は負論理である。よって、データ出力時以外では、第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４のそれぞれはハイレベルに設定される。
【００４４】
また、第１ＮＯＲ回路２１１１は、第２内部クロックＲＣＬＫ２、及び第３内部クロックＲＣＬＫ３、及び第１位相シフト信号ＳＯＳＦ１をＮＯＲ演算することにより第１出力制御信号Ｓ１を生成する。第２ＮＯＲ回路２１１２は、第３内部クロックＲＣＬＫ３、第４内部クロックＲＣＬＫ４、及び第２位相シフト信号ＳＯＳＦ２をＮＯＲ演算することにより第２出力制御信号Ｓ２を生成する。第３ＮＯＲ回路２１１３は、第１内部クロックＲＣＬＫ１、第４内部クロックＲＣＬＫ４、及び第３位相シフト信号ＳＯＳＦ３をＮＯＲ演算することにより第３出力制御信号Ｓ３を生成する。第４ＮＯＲ回路２１１４は、第１内部クロックＲＣＬＫ１、第２内部クロックＲＣＬＫ２、及び第４位相シフト信号ＳＯＳＦ４をＮＯＲ演算することにより第４出力制御信号Ｓ４を生成する。
【００４５】
更に、第１ＮＯＲ回路２１１１は図１４に示すように、高位電源ＶＤＤと出力ノードｎ１との間に直列に接続された第１スイッチングトランジスタＴｒ１２〜第３スイッチングトランジスタＴｒ１４、及び出力ノードｎ１と低位電源ＶＳＳとの間に並列に接続された第４スイッチングトランジスタＴｒ１５〜第６スイッチングトランジスタＴｒ１７を備える。第１スイッチングトランジスタＴｒ１２〜第３スイッチングトランジスタＴｒ１４のそれぞれとしては、例えばｐＭＯＳトランジスタが使用できる。第４スイッチングトランジスタＴｒ１５〜第６スイッチングトランジスタＴｒ１７のそれぞれとしては、例えばｎＭＯＳトランジスタが使用できる。図１３に示す第２ＮＯＲ回路２１１２〜第４ＮＯＲ回路２１１４は、図１４と同様に構成される。
【００４６】
また、第１スイッチングトランジスタＴｒ１２〜第３スイッチングトランジスタＴｒ１４は、第２内部クロックＲＣＬＫ２、第３内部クロックＲＣＬＫ３、及び第１位相シフト信号ＳＯＳＦ１のすべてがロウレベル時に高位電源ＶＤＤからのハイレベルの電位を出力ノードｎ１に伝達する。第４スイッチングトランジスタＴｒ１５〜第６スイッチングトランジスタＴｒ１７は、第２内部クロックＲＣＬＫ２、第３内部クロックＲＣＬＫ３、及び第１位相シフト信号ＳＯＳＦ１のいずれかがハイレベル時に低位電源ＶＳＳからのロウレベルの電位を出力ノードｎ１に伝達する。
【００４７】
よって、第２内部クロックＲＣＬＫ２、第３内部クロックＲＣＬＫ３、及び第１位相シフト信号ＳＯＳＦ１の内、少なくとも１つがロウレベルからハイレベルに立ち上がると、出力ノードｎ１の電位がハイレベルからロウレベルに遷移する。第３内部クロックＲＣＬＫ３は、第２内部クロックＲＣＬＫ２と比して位相が９０°遅れているため、常に第２内部クロックＲＣＬＫ２の立ち上がり後にハイレベルに立ち上がる。このため、第４スイッチングトランジスタＴｒ１５〜第６スイッチングトランジスタＴｒ１７においては、常に、第５スイッチングトランジスタＴｒ１６が最初にターンオンする。
【００４８】
したがって、第５スイッチングトランジスタＴｒ１６の駆動能力は、第４スイッチングトランジスタＴｒ１５及び第６スイッチングトランジスタＴｒ１７のそれぞれの駆動能力と比して高く設定される。即ち、第４スイッチングトランジスタＴｒ１５及び第６スイッチングトランジスタＴｒ１７のそれぞれのチャネル幅は、第５スイッチングトランジスタＴｒ１６のチャネル幅と比して小さく設計される。この結果、第４スイッチングトランジスタＴｒ１５及び第６スイッチングトランジスタＴｒ１７のそれぞれを小型化できるため、図１３に示す出力回路２ｄの全体の面積及び消費電流を削減できる。
【００４９】
次に、図１５に示すタイムチャートを参照して、第２の実施の形態に係る半導体集積回路の動作をデータ出力動作を例に説明する。但し、第１の実施の形態に係る半導体集積回路１ａと同様の動作については重複する説明を省略する。
【００５０】
（イ）データ出力動作が開始される時刻ｔ０より前の段階では、図１５（ｅ）〜図１５（ｈ）に示すように、第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４のそれぞれはハイレベルである。時刻t２において、図１５（ｃ）に示す第３内部クロックＲＣＬＫ３がロウレベルに立ち下がることにより、図１３に示す第１ＮＯＲ回路２１１１に供給される第２内部クロックＲＣＬＫ２及び第３内部クロックＲＣＬＫ３がともにロウレベル状態となる。したがって、時刻ｔ２〜ｔ３の期間において図１５（ｉ）に示す第１出力制御信号Ｓ１が生成される。第１出力制御信号Ｓ１が生成されると、図１５（ｍ）に示すように１ビット目の出力データＳＲＯＵＴが生成される。
【００５１】
（ロ）時刻t３において、図１５（ｂ）に示す第２内部クロックＲＣＬＫ２がハイレベルに立ち上がることにより、図１５（ｍ）に示す１ビット目の出力データＳＲＯＵＴの生成が停止する。更に、図１５（ｄ）に示す第４内部クロックＲＣＬＫ４がロウレベルに立ち下がることにより、第２ＮＯＲ回路２１１２に供給される第３内部クロックＲＣＬＫ３及び第４内部クロックＲＣＬＫ４がともにロウレベル状態となる。したがって、図１５（ｊ）に示すように、時刻ｔ３〜ｔ４の期間において第２出力制御信号Ｓ２が生成される。第２出力制御信号Ｓ２が生成されると、図１５（ｍ）に示すように２ビット目の出力データＳＲＯＵＴが生成される。
【００５２】
（ハ）時刻t４において、図１５（ｃ）に示す第３内部クロックＲＣＬＫ３がハイレベルに立ち上がることにより、図１５（ｍ）に示す２ビット目の出力データＳＲＯＵＴの生成が停止する。更に、図１５（ａ）に示す第１内部クロックＲＣＬＫ１がロウレベルに立ち下がることにより、第３ＮＯＲ回路２１１３に供給される第１内部クロックＲＣＬＫ１及び第４内部クロックＲＣＬＫ４がともにロウレベル状態となる。この結果、図１５（ｋ）に示すように、時刻ｔ４〜ｔ５の期間において第３出力制御信号Ｓ３が生成される。第３出力制御信号Ｓ３が生成されると、図１５（ｍ）に示すように３ビット目の出力データＳＲＯＵＴが生成される。
【００５３】
（ニ）時刻t５において、図１５（ｄ）に示す第４内部クロックＲＣＬＫ４がハイレベルに立ち上がることにより、図１５（ｍ）に示す３ビット目の出力データＳＲＯＵＴの生成が停止する。更に、図１５（ｂ）に示す第２内部クロックＲＣＬＫ２がロウレベルに立ち下がることにより、第４ＮＯＲ回路２１１４に供給される第１内部クロックＲＣＬＫ１及び第２内部クロックＲＣＬＫ２がともにロウレベル状態となる。したがって、図１５（ｌ）に示すように、時刻ｔ５〜ｔ６の期間において第４出力制御信号Ｓ４が生成される。第４出力制御信号Ｓ４が生成されると、図１５（ｍ）に示すように４ビット目の出力データＳＲＯＵＴが生成される。時刻ｔ６〜ｔ９の期間においては、時刻ｔ２〜ｔ５の期間と同様の動作が行われる。この結果、図１５（ｍ）に示すように５〜８ビット目の出力データＳＲＯＵＴが生成される。時刻ｔ１０において出力データＳＲＯＵＴの生成が終了する。
【００５４】
このように、第２の実施の形態によれば、第１論理回路２１０ａをＮＯＲ回路により構成することにより、図２に示す第１インバータ２１３ａ〜第４インバータ２１３ｄを不要とすることができる。また、第１の実施の形態と同様に、クロック周波数の増大を抑えつつ、出力データＳＲＯＵＴの転送速度を向上させることができる。
【００５５】
（第２の実施の形態の第１の変形例）
本発明の第２の実施の形態の第１の変形例として、図１６に示すように、図１３に示す出力回路２ｄを差動型の構成に応用しても良い。即ち、図１６に示す出力回路２ｅは、第２論理回路２１０ｂ及び第２出力バッファ２２ｂを更に備える点が図１３と異なる。第１反転位相シフト信号ＳＯＳＦ１ｂ〜第４反転位相シフト信号ＳＯＳＦ４ｂのそれぞれは、データ出力時以外においてハイレベルに設定される。その他の構成については、図１２及び図１３と同様である。
【００５６】
更に、第２論理回路２１０ｂは、第５ＮＯＲ回路２１２１〜第８ＮＯＲ回路２１２４を備える。第５ＮＯＲ回路２１２１は、第２内部クロックＲＣＬＫ２、及び第３内部クロックＲＣＬＫ３、及び第１反転位相シフト信号ＳＯＳＦ１ｂをＮＯＲ演算することにより第１反転出力制御信号Ｓ１ｂを生成する。第６ＮＯＲ回路２１２２は、第３内部クロックＲＣＬＫ３、第４内部クロックＲＣＬＫ４、及び第２反転位相シフト信号ＳＯＳＦ２ｂをＮＯＲ演算することにより第２反転出力制御信号Ｓ２ｂを生成する。第７ＮＯＲ回路２１２３は、第１内部クロックＲＣＬＫ１、第４内部クロックＲＣＬＫ４、及び第３反転位相シフト信号ＳＯＳＦ３ｂをＮＯＲ演算することにより第３反転出力制御信号Ｓ３ｂを生成する。第８ＮＯＲ回路２１２４は、第１内部クロックＲＣＬＫ１、第２内部クロックＲＣＬＫ２、及び第４反転位相シフト信号ＳＯＳＦ４ｂをＮＯＲ演算することにより第４反転出力制御信号Ｓ４ｂを生成する。
【００５７】
このように、図１６に示す出力回路２ｅによれば、図１２と同様に差動型の構成を採用することにより、ノイズ耐性及びデータ転送の信頼性を向上させることができる。更に、図１２に示す出力回路２ｃと比して素子数を削減できる。
【００５８】
（第２の実施の形態の第２の変形例）
本発明の第２の実施の形態の第２の変形例として、図１７に示すように、図１１に示す出力回路２ｂ及び図１６に示す出力回路２ｅのそれぞれを組み合わせて出力回路２ｆを構成しても良い。第１論理回路２０２ａ及び第１出力バッファ２２０ａは図１１と同様に構成される。第２論理回路２０２ｂは第１論理回路２０２ａと、第２出力バッファ２２０ｂは第１出力バッファ２２０ａとそれぞれ同様に構成される。詳細には、第２論理回路２０２ｂは第５ＮＡＮＤ回路２１４ａ〜第８ＮＡＮＤ回路２１４ｄを備える。第２出力バッファ２２０ｂは第５出力トランジスタＴｒ１１０〜第８出力トランジスタＴｒ４１０を備える。
【００５９】
これに対して第３論理回路２１０ａ、第４論理回路２１０ｂ、第３出力バッファ２２ａ、及び第４出力バッファ２２ｂは、図１６と同様に構成される。第３出力バッファ２２ａは、第９出力トランジスタＴｒ１〜第１２出力トランジスタＴｒ４を備える。第４出力バッファ２２ｂは、第１３出力トランジスタＴｒ１０１〜第１６出力トランジスタＴｒ１０４を備える。
【００６０】
また、第１論理回路２０２ａに供給される第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４、及び第２論理回路２０２ｂに供給される第１反転位相シフト信号ＳＯＳＦ１ｂ〜第４反転位相シフト信号ＳＯＳＦ４ｂのそれぞれは、データ出力時以外においてロウレベルに設定される。第３論理回路２１０ａに供給される第１位相シフト信号ＳＯＳＦ１〜第４位相シフト信号ＳＯＳＦ４、及び第４論理回路２１０ｂに供給される第１反転位相シフト信号ＳＯＳＦ１ｂ〜第４反転位相シフト信号ＳＯＳＦ４ｂのそれぞれは、データ出力時以外においてハイレベルに設定される。
【００６１】
よって、データ出力時においては、第１出力トランジスタＴｒ１００〜第８第１出力トランジスタＴｒ４１０のいずれか１つがターンオンし、第９出力トランジスタＴｒ１〜第１６出力トランジスタＴｒ１０４のいずれか１つがターンオンする。データ出力時以外では、第１出力トランジスタＴｒ１００〜第１６出力トランジスタＴｒ１０４はすべてオフ状態となる。したがって、終端抵抗の抵抗値をＲｔｅｒｍ［Ω］、終端電源の電圧値をＶｔｅｒｍ［Ｖ］、電流源トランジスタＴｒ５及びＴｒ６が流す電流をそれぞれＩｎ及びＩｐ［Ａ］とすると、出力データＳＲＯＵＴ又は反転出力データＳＲＯＵＴｂのハイレベル時の電位は、Ｖｔｅｒｍ＋Ｉｐ×Ｒｔｅｒｍ［Ｖ］となる。一方、出力データＳＲＯＵＴ又は反転出力データＳＲＯＵＴｂのロウレベル時の電位は、Ｖｔｅｒｍ−Ｉｎ×Ｒｔｅｒｍ［Ｖ］となる。尚、図１７に示す出力回路２ｆを用いる場合、データ出力端子２０３及び反転データ出力端子２０６が、半導体集積回路の外部で終端抵抗を介して終端電源に接続されない構成でも良い。
【００６２】
（第３の実施の形態）
本発明の第３の実施の形態に係る出力回路２ｇは、図１８に示すように、第１論理回路２１００ａが、図２に示す第１インバータ２１３ａ〜第４インバータ２１３ｄに代えて、第１の２入力ＮＡＮＤ回路２１０１及び第２の２入力ＮＡＮＤ回路２１０２を備える点が、図２に示す第１論理回路２１ａと異なる。第１出力バッファ２２００ａが、第１出力トランジスタＴｒ１及び第２出力トランジスタＴｒ２のみを備える点が図２に示す第１出力バッファ２２ａと異なる。その他の構成については図２と同様である。
【００６３】
また、第１の２入力ＮＡＮＤ回路２１０１は、第１ＮＡＮＤ回路２１２ａ及び第３ＮＡＮＤ回路２１２ｃに入力が接続され、第１出力トランジスタＴｒ１に出力が接続される。第２の２入力ＮＡＮＤ回路２１０２は、第２ＮＡＮＤ回路２１２ｂ及び第４ＮＡＮＤ回路２１２ｄに入力が接続され、第２出力トランジスタＴｒ２に出力が接続される。第１の２入力ＮＡＮＤ回路２１０１は、第１ＮＡＮＤ回路２１２ａの出力信号Ｒ１及び第３ＮＡＮＤ回路２１２ｃの出力信号Ｒ３をＮＡＮＤ演算することにより第１出力制御信号Ｓ１０を生成する。第６ＮＡＮＤ回路２１０１は、第２ＮＡＮＤ回路２１２ｂの出力信号Ｒ２及び第４ＮＡＮＤ回路２１２ｄの出力信号Ｒ４をＮＡＮＤ演算することにより第２出力制御信号Ｓ２０を生成する。尚、第１〜第４ＮＡＮＤ回路２１２ａ〜２１２ｄは、図３と同様に構成される。
【００６４】
更に、図１８に示す第１の２入力ＮＡＮＤ回路２１０１は、図１９に示すように、通常の２入力ＮＡＮＤ回路で使用される第７スイッチングトランジスタＴｒ１７〜第１０スイッチングトランジスタＴｒ２０に加え、第１１スイッチングトランジスタＴｒ２１及び第１２スイッチングトランジスタＴｒ２２を備える。第７スイッチングトランジスタＴｒ１７及び第８スイッチングトランジスタＴｒ１８は、高位電源ＶＤＤと出力ノードｎ１との間に並列に接続される。第９スイッチングトランジスタＴｒ１９及び第１０スイッチングトランジスタＴｒ２０は、出力ノードｎ１と低位電源ＶＳＳとの間に直列に接続される。第１１スイッチングトランジスタＴｒ２１及び第１２スイッチングトランジスタＴｒ２２は、出力ノードｎ１と低位電源ＶＳＳとの間に直列に接続される。図１８に示す第２の２入力ＮＡＮＤ回路２１０２は、図１９と同様に構成される。
【００６５】
また、第７スイッチングトランジスタＴｒ１７、第９スイッチングトランジスタＴｒ１９、及び第１２スイッチングトランジスタＴｒ２２は、図１８に示す第１ＮＡＮＤ回路２１２ａの出力信号Ｒ１に応じてターンオンする。第８スイッチングトランジスタＴｒ１８、第１０スイッチングトランジスタＴｒ２０、及び第１１スイッチングトランジスタＴｒ２１は、図１８に示す第３ＮＡＮＤ回路２１２ｃの出力信号Ｒ３に応じてターンオンする。この結果、第１出力制御信号Ｓ１０を高精度に生成することが可能となる。
【００６６】
次に、図２０に示すタイムチャートを参照して、第３の実施の形態に係る半導体集積回路の動作をデータ出力動作を例に説明する。但し、第１の実施の形態に係る半導体集積回路１ａと同様の動作については重複する説明を省略する。
【００６７】
（イ）時刻t２において、図２０（ａ）に示す第１内部クロックＲＣＬＫ１がハイレベルに立ち上がり、図２０（ｃ）に示す第３内部クロックＲＣＬＫ３がロウレベルに立ち下がる。第１内部クロックＲＣＬＫ１がハイレベルに立ち上がることにより、図１８に示す第１ＮＡＮＤ回路２１２ａに供給される第１内部クロックＲＣＬＫ１及び第４内部クロックＲＣＬＫ４がともにハイレベル状態となる。図２０（ｅ）に示す第１位相シフト信号ＳＯＳＦ１がハイレベルの場合、第１ＮＡＮＤ回路２１２ａの出力信号Ｒ１はハイレベルからロウレベルに遷移する。第１ＮＡＮＤ回路２１２ａの出力信号Ｒ１がハイレベルからロウレベルに遷移すると、第１の２入力ＮＡＮＤ回路２１０１からの第１出力制御信号Ｓ１０がロウレベルからハイレベルに遷移する。したがって、時刻ｔ２〜ｔ３の期間において図２０（ｉ）に示す第１出力制御信号Ｓ１０が生成される。第１出力制御信号Ｓ１０が生成されると、図２０（ｋ）に示すように１ビット目の出力データＳＲＯＵＴが生成される。
【００６８】
（ロ）時刻t３において、図２０（ｂ）に示す第２内部クロックＲＣＬＫ２がハイレベルに立ち上がることにより、第２ＮＡＮＤ回路２１２ｂに供給される第１内部クロックＲＣＬＫ１及び第２内部クロックＲＣＬＫ２がともにハイレベル状態となる。図２０（ｆ）に示す第２位相シフト信号ＳＯＳＦ２がハイレベルの場合、第２ＮＡＮＤ回路２１２ｂの出力信号Ｒ２はハイレベルからロウレベルに遷移する。第２ＮＡＮＤ回路２１２ｂの出力信号Ｒ２がハイレベルからロウレベルに遷移すると、第２の２入力ＮＡＮＤ回路２１０２からの第２出力制御信号Ｓ２０がロウレベルからハイレベルに遷移する。この結果、図２０（ｊ）に示すように、時刻ｔ３〜ｔ４の期間において第２出力制御信号Ｓ２０が生成される。第２出力制御信号Ｓ２０が生成されると、図２０（ｋ）に示すように２ビット目の出力データＳＲＯＵＴが生成される。
【００６９】
（ハ）時刻t４において、図２０（ｃ）に示す第３内部クロックＲＣＬＫ３がハイレベルに立ち上がることにより、第３ＮＡＮＤ回路２１２ｃに供給される第２内部クロックＲＣＬＫ２及び第３内部クロックＲＣＬＫ３がともにハイレベル状態となる。図２０（ｇ）に示す第３位相シフト信号ＳＯＳＦ３がハイレベルの場合、第３ＮＡＮＤ回路２１２ｃの出力信号Ｒ３はハイレベルからロウレベルに遷移する。第３ＮＡＮＤ回路２１２ｃの出力信号Ｒ３がハイレベルからロウレベルに遷移すると、第１の２入力ＮＡＮＤ回路２１０１からの第１出力制御信号Ｓ１０がロウレベルからハイレベルに遷移する。したがって、図２０（ｉ）に示すように、時刻ｔ４〜ｔ５の期間において第１出力制御信号Ｓ１０が生成される。第１出力制御信号Ｓ１０が生成されると、図２０（ｋ）に示すように３ビット目の出力データＳＲＯＵＴが生成される。
【００７０】
（ニ）時刻t５において、図２０（ｄ）に示す第４内部クロックＲＣＬＫ４がハイレベルに立ち上がることにより、第４ＮＡＮＤ回路２１２ｃに供給される第３内部クロックＲＣＬＫ３及び第４内部クロックＲＣＬＫ４がともにハイレベル状態となる。図２０（ｈ）に示す第４位相シフト信号ＳＯＳＦ４がハイレベルの場合、第４ＮＡＮＤ回路２１２ｄの出力信号Ｒ４はハイレベルからロウレベルに遷移する。第４ＮＡＮＤ回路２１２ｄの出力信号Ｒ４がハイレベルからロウレベルに遷移すると、第２の２入力ＮＡＮＤ回路２１０２からの第２出力制御信号Ｓ２０がロウレベルからハイレベルに遷移する。したがって、図２０（ｊ）に示すように、時刻ｔ５〜ｔ６の期間において第２出力制御信号Ｓ２０が生成される。第２出力制御信号Ｓ２０が生成されると、図２０（ｋ）に示すように４ビット目の出力データＳＲＯＵＴが生成される。時刻ｔ６〜ｔ９の期間においては、時刻ｔ２〜ｔ５の期間と同様の動作が行われる。この結果、図２０（ｋ）に示すように５〜８ビット目の出力データＳＲＯＵＴが生成される。
【００７１】
このように、図１８に示す第１の２入力ＮＡＮＤ回路２１０１を用いることにより、図１０（ｉ）及び図１０（ｋ）に示す第１出力制御信号Ｓ１及び第３出力制御信号Ｓ３のＯＲ論理を得ることが可能となる。同様に、第２の２入力ＮＡＮＤ回路２１０２を用いることにより、図１０（ｊ）及び図１０（ｌ）に示す第２出力制御信号Ｓ２及び第４出力制御信号Ｓ４のＯＲ論理が得られる。したがって、第３の実施の形態によれば、図１８に示す第１出力バッファ２２００ａに使用する出力トランジスタ数を削減できる。この結果、データ出力端子２０３のピン容量を低減することが可能となる。
【００７２】
（第３の実施の形態の変形例）
本発明の第３の実施の形態の変形例として、図２１に示すように、図１８に示す出力回路２ｇを差動型に構成しても良い。即ち、図２１に示す出力回路２ｈは、第２論理回路２１００ｂ及び第２出力バッファ２２００ｂを更に備える点が図１８と異なる。第２論理回路２１００ｂは、第５ＮＡＮＤ回路２１４ａ、第６ＮＡＮＤ回路２１４ｂ、第７ＮＡＮＤ回路２１４ｃ、第８ＮＡＮＤ回路２１４ｄ、第３の２入力ＮＡＮＤ回路２１０３、及び第４の２入力ＮＡＮＤ回路２１０４を備える。第２出力バッファ２２００ｂは、反転データ出力端子２０６と電流源トランジスタＴｒ５との間に並列に接続された第３出力トランジスタＴｒ１０１及び第４出力トランジスタＴｒ１０２を備える。
【００７３】
また、第３の２入力ＮＡＮＤ回路２１０３は、第５ＮＡＮＤ回路２１４ａ及び第７ＮＡＮＤ回路２１４ｃに入力が接続され、第３出力トランジスタＴｒ１０１に出力が接続される。第４の２入力ＮＡＮＤ回路２１０４は、第６ＮＡＮＤ回路２１４ｂ及び第８ＮＡＮＤ回路２１４ｄに入力が接続され、第４出力トランジスタＴｒ１０２に出力が接続される。その他の構成については図１２及び図１８と同様である。
【００７４】
更に、第３の２入力ＮＡＮＤ回路２１０３は、第５ＮＡＮＤ回路２１４ａ及び第７ＮＡＮＤ回路２１４ｃのそれぞれの出力信号をＮＡＮＤ演算することにより、第１反転出力制御信号Ｓ１０ｂを生成する。第４の２入力ＮＡＮＤ回路２１０４は、第６ＮＡＮＤ回路２１４ｂ及び第８ＮＡＮＤ回路２１４ｄのそれぞれの出力信号をＮＡＮＤ演算することにより、第２反転出力制御信号Ｓ２０ｂを生成する。図２１に示す出力回路２ｈによれば、データ出力端子２０３及び反転データ出力端子２０６のそれぞれのピン容量を削減できるとともに、ノイズ耐性を向上させて信頼性高くデータ転送を行うことができる。
【００７５】
（第４の実施の形態）
本発明の第４の実施の形態に係る出力回路２ｉは、図２２に示すように、第１論理回路２３００ａが、図２に示す第１インバータ２１３ａ〜第４インバータ２１３ｄに代えて、第１の４入力ＮＡＮＤ回路２３０１を備える点が、図２と異なる。第１出力バッファ２４００ａが、第１出力トランジスタＴｒ１のみを備える点が図２と異なる。その他の構成については図２と同様である。
【００７６】
また、第１の４入力ＮＡＮＤ回路２３０１は、第１ＮＡＮＤ回路２１２ａ、第２ＮＡＮＤ回路２１２ｂ、第３ＮＡＮＤ回路２１２ｃ、及び第４ＮＡＮＤ回路２１２ｄに入力が接続され、第１出力トランジスタＴｒ１のゲートに出力が接続される。第１の４入力ＮＡＮＤ回路２３０１は、第１ＮＡＮＤ回路２１２ａ、第２ＮＡＮＤ回路２１２ｂ、第３ＮＡＮＤ回路２１２ｃ、及び第４ＮＡＮＤ回路２１２ｄのそれぞれの出力信号Ｒ１、Ｒ２、Ｒ３、及びＲ４をＮＡＮＤ演算することにより第１出力制御信号Ｓ１０を生成する。尚、第１〜第４ＮＡＮＤ回路２１２ａ〜２１２ｄは、図３と同様に構成される。
【００７７】
更に、第１の４入力ＮＡＮＤ回路２３０１は、図２３に示すように、高位電源ＤＶＶと出力ノードｎ１との間に並列に接続された４つのスイッチングトランジスタＴｒ２４、Ｔｒ２９、Ｔｒ３４、及びＴｒ３９、出力ノードｎ１と低位電源ＶＳＳとの間に直列に４列接続されたスイッチングトランジスタＴｒ２５、Ｔｒ２６、Ｔｒ２７、Ｔｒ２８、Ｔｒ３０、Ｔｒ３１、Ｔｒ３２、Ｔｒ３３、Ｔｒ３５、Ｔｒ３６、Ｔｒ３７、Ｔｒ３８、Ｔｒ４０、Ｔｒ４１、Ｔｒ４２、及びＴｒ４３を備える。スイッチングトランジスタＴｒ２４、Ｔｒ２９、Ｔｒ３４、及びＴｒ３９のそれぞれとしてはｐＭＯＳトランジスタが使用できる。スイッチングトランジスタＴｒ２５、Ｔｒ２６、Ｔｒ２７、Ｔｒ２８、Ｔｒ３０、Ｔｒ３１、Ｔｒ３２、Ｔｒ３３、Ｔｒ３５、Ｔｒ３６、Ｔｒ３７、Ｔｒ３８、Ｔｒ４０、Ｔｒ４１、Ｔｒ４２、及びＴｒ４３のそれぞれとしてはｎＭＯＳトランジスタが使用できる。
【００７８】
また、スイッチングトランジスタＴｒ２４、Ｔｒ２５、Ｔｒ３３、Ｔｒ３７、及びＴｒ４１のそれぞれは、図２２に示す第１ＮＡＮＤ回路２１２ａの出力信号Ｒ１に応じてターンオンする。スイッチングトランジスタＴｒ２９、Ｔｒ２６、Ｔｒ３０、Ｔｒ３８、及びＴｒ４２のそれぞれは、第２ＮＡＮＤ回路２１２ｂの出力信号Ｒ２に応じてターンオンする。スイッチングトランジスタＴｒ３４、Ｔｒ２７、Ｔｒ３１、Ｔｒ３５、及びＴｒ４３のそれぞれは、第３ＮＡＮＤ回路２１２ｃの出力信号Ｒ３に応じてターンオンする。スイッチングトランジスタＴｒ３９、Ｔｒ２８、Ｔｒ３２、Ｔｒ３６、及びＴｒ４０のそれぞれは、第４ＮＡＮＤ回路２１２ｄの出力信号Ｒ４に応じてターンオンする。この結果、第１出力制御信号Ｓ１０を高精度に生成することが可能となる。
【００７９】
更に、図２２に示す第１の４入力ＮＡＮＤ回路２３０１が生成する第１出力制御信号Ｓ１０は、図２４（ｉ）に示すように、図１０（ｉ）〜図１０（ｌ）に示す第１出力制御信号Ｓ１〜第４出力制御信号Ｓ４のＯＲ論理をとった波形となる。この結果、図２２に示す第１出力バッファ２４００ａに使用する出力トランジスタの数を１つとすることが可能となる。したがって、第４の実施の形態によれば、データ出力端子２０３に接続される出力トランジスタ数が図１８と比して更に半減されているので、データ出力端子２０３のピン容量を大幅に削減することが可能となる。
【００８０】
（第４の実施の形態の変形例）
本発明の第４の実施の形態の変形例として、図２５に示すように、図２２に示す出力回路２ｉを差動型に構成しても良い。即ち、図２５に示す出力回路２ｊは、第２論理回路２３００ｂ及び第２出力バッファ２４００ｂを更に備える点が図２２と異なる。第２論理回路２３００ｂは、第５ＮＡＮＤ回路２１４ａ、第６ＮＡＮＤ回路２１４ｂ、第７ＮＡＮＤ回路２１４ｃ、第８ＮＡＮＤ回路２１４ｄ、及び第２の４入力ＮＡＮＤ回路２３０２を備える。第２出力バッファ２４００ｂは、反転データ出力端子２０６と電流源トランジスタＴｒ５との間に接続された第２出力トランジスタＴｒ１０１を備える。第２の４入力ＮＡＮＤ回路２３０２は、第５ＮＡＮＤ回路２１４ａ、第６ＮＡＮＤ回路２１４ｂ、第７ＮＡＮＤ回路２１４ｃ、及び第８ＮＡＮＤ回路２１４ｄに入力が接続され、第２出力トランジスタＴｒ１０１に出力が接続される。第２の４入力ＮＡＮＤ回路２３０２は、図２３と同様に構成される。その他の構成については図１２及び図２２と同様である。
【００８１】
また、第２の４入力ＮＡＮＤ回路２３０２は、第５ＮＡＮＤ回路２１４ａ、第６ＮＡＮＤ回路２１４ｂ、第７ＮＡＮＤ回路２１４ｃ、及び第８ＮＡＮＤ回路２１４ｄのそれぞれの出力信号をＮＡＮＤ演算することにより、第１反転出力制御信号Ｓ１０ｂを生成する。図２５に示す出力回路２ｊによれば、データ出力端子２０３及び反転データ出力端子２０６のそれぞれのピン容量を大幅に削減できるとともに、ノイズ耐性を向上させて信頼性高くデータ転送を行うことができる。
【００８２】
（第５の実施の形態）
本発明の第５の実施の形態に係る出力回路２ｋは、図２６に示すように、第１論理回路２３５０ａと第１出力バッファ２４００ａとの間に接続された出力制御回路９を更に備える点が図２と異なる。出力制御回路９は、外部からの出力イネーブル信号ＥＮに基づき、出力データＳＲＯＵＴをハイインピーダンスとするか否か制御する。また、第１論理回路２３５０ａが、図２に示す第１インバータ２１３ａ〜第４インバータ２１３ｄに代えて、第１の２入力ＮＡＮＤ回路２３１１１、第２の２入力ＮＡＮＤ回路２３１２、第１合成用トランジスタＴｒ５１、及び第２合成用トランジスタＴｒ５２を備える点が図２と異なる。第１出力バッファ２４００ａが、第１出力トランジスタＴｒ１のみを備える点が図２と異なる。また、図２６に示す出力回路２ｋは２つの電流源トランジスタＴｒ５及びＴｒ５３を備える点が図２と異なる。その他の構成については図２と同様である。
【００８３】
更に、第１合成用トランジスタＴｒ５１及び第２合成用トランジスタＴｒ５２は、出力制御回路９と電流源トランジスタＴｒ５との間に並列に接続される。第１合成用トランジスタＴｒ５１及び第２合成用トランジスタＴｒ５２のそれぞれとしては、例えばｎＭＯＳトランジスタが使用できる。第１の２入力ＮＡＮＤ回路２３１１は、第１ＮＡＮＤ回路２１２ａ及び第２ＮＡＮＤ回路２１２ｂに入力が接続され、第１合成用トランジスタＴｒ５１のゲートに出力が接続される。第２の２入力ＮＡＮＤ回路２３１２は、第３ＮＡＮＤ回路２１２ｃ及び第４ＮＡＮＤ回路２１２ｄに入力が接続され、第２合成用トランジスタＴｒ５２のゲートに出力が接続される。尚、第１ＮＡＮＤ回路２１２ａ〜第４ＮＡＮＤ回路２１２ｄのそれぞれは、図３と同様に構成される。第１の２入力ＮＡＮＤ回路２３１１及び第２の２入力ＮＡＮＤ回路２３１２のそれぞれは、図１９と同様に構成される。
【００８４】
また、出力制御回路９は、第１出力トランジスタＴｒ１のゲートに一端が接続された第１抵抗Ｒ１、高位電源ＶＤＤと第１抵抗Ｒ１との間に接続された第１出力制御用トランジスタＴｒ６１、及び第１出力トランジスタＴｒ１のゲートと低位電源ＶＳＳとの間に接続された第２出力制御用トランジスタＴｒ６２を備える。第１出力制御用トランジスタＴｒ６１としては、例えばｐＭＯＳトランジスタが使用できる。第２出力制御用トランジスタＴｒ６２としては、例えばｎＭＯＳトランジスタが使用できる。よって、出力イネーブル信号ＥＮをデータ出力時にロウレベルとし、データ出力時以外ではハイレベルとすることにより、データ出力時において出力データＳＲＯＵＴをハイインピーダンスとすることができる。尚、出力イネーブル信号ＥＮは、例えば図１に示す制御回路８により供給される。
【００８５】
更に、第１合成用トランジスタＴｒ５１は、第１の２入力ＮＡＮＤ回路２３１１からの第１出力制御信号Ｓ１０に応じてターンオンする。第２合成用トランジスタＴｒ５２は、第２の２入力ＮＡＮＤ回路２３１２からの第２出力制御信号Ｓ２０に応じてターンオンする。この結果、第１出力制御信号Ｓ１０及び第２出力制御信号Ｓ２０のＯＲ論理を得ることが可能となる。ＯＲ論理のとられた第１出力制御信号Ｓ１０及び第２出力制御信号Ｓ２０は、合成信号ＭＵＸとして出力制御回路９に供給される。
【００８６】
次に、図２７に示すタイムチャートを参照して、第５の実施の形態に係る半導体集積回路の動作をデータ出力動作を例に説明する。但し、第１の実施の形態に係る半導体集積回路１ａと同様の動作については重複する説明を省略する。
【００８７】
（イ）時刻ｔ０〜ｔ１の期間においては、出力イネーブル信号ＥＮはハイレベルの状態が維持される。よって、図２６に示す第１出力制御用トランジスタＴｒ６１はオフ状態であり、第２出力制御用トランジスタＴｒ６２はオン状態である。したがって、図２６に示す第１出力トランジスタＴｒ１はオフ状態である。
【００８８】
（ロ）時刻ｔ１において、図２７（ｋ）に示す出力イネーブル信号ＥＮがハイレベルからロウレベルに遷移する。この結果、第１出力制御用トランジスタＴｒ６１はオン状態となり、第２出力制御用トランジスタＴｒ６２はオフ状態となる。
【００８９】
（ハ）時刻t２において、図２７（ａ）に示す第１内部クロックＲＣＬＫ１がハイレベルに立ち上がり、図２７（ｉ）に示す第１出力制御信号Ｓ１０が生成される。図２６に示す第１合成用トランジスタＴｒ５１は第１出力制御信号Ｓ１０に応じてターンオンする。第１合成用トランジスタＴｒ５１が第１出力制御信号Ｓ１０に応じてターンオンすると、図２７（ｌ）に示すように合成信号ＭＵＸが生成される。したがって、図２７（ｍ）に示すように、時刻ｔ２〜ｔ３の期間において１ビット目の出力データＳＲＯＵＴが生成される。
【００９０】
（ロ）時刻t３において、図２７（ｂ）に示す第２内部クロックＲＣＬＫ２がハイレベルに立ち上がり、図２７（ｊ）に示す第２出力制御信号Ｓ２０が生成される。図２６に示す第２合成用トランジスタＴｒ５２は第２出力制御信号Ｓ２０に応じてターンオンする。第２合成用トランジスタＴｒ５２が第２出力制御信号Ｓ２０に応じてターンオンすると、図２７（ｌ）に示すように合成信号ＭＵＸが生成される。したがって、図２７（ｍ）に示すように、時刻ｔ３〜ｔ４の期間において２ビット目の出力データＳＲＯＵＴが生成される。
【００９１】
（ハ）時刻t４において、図２７（ｃ）に示す第３内部クロックＲＣＬＫ３がハイレベルに立ち上がり、図２７（ｉ）に示す第１出力制御信号Ｓ１０が生成される。第１合成用トランジスタＴｒ５１は第１出力制御信号Ｓ１０に応じてターンオンするので、図２７（ｌ）に示すように合成信号ＭＵＸが生成される。したがって、図２７（ｍ）に示すように、時刻ｔ４〜ｔ５の期間において３ビット目の出力データＳＲＯＵＴが生成される。
【００９２】
（ニ）時刻t５において、図２７（ｄ）に示す第４内部クロックＲＣＬＫ４がハイレベルに立ち上がることにより、図２７（ｊ）に示す第２出力制御信号Ｓ２０が生成される。第２合成用トランジスタＴｒ５２は第２出力制御信号Ｓ２０に応じてターンオンする。第２合成用トランジスタＴｒ５２が第２出力制御信号Ｓ２０に応じてターンオンすると、図２７（ｌ）に示すように合成信号ＭＵＸが生成される。したがって、図２７（ｍ）に示すように、時刻ｔ４〜ｔ５の期間において４ビット目の出力データＳＲＯＵＴが生成される。
【００９３】
（ホ）時刻ｔ６〜ｔ１０の期間においては、時刻ｔ２〜ｔ５の期間と同様の動作が行われる。この結果、図２７（ｋ）に示すように５〜８ビット目の出力データＳＲＯＵＴが生成される。更に、時刻ｔ１１において、図２７（ｋ）に示す出力イネーブル信号ＥＮがロウレベルからハイレベルに遷移する。この結果、第１出力制御用トランジスタＴｒ６１はオフ状態となり、第２出力制御用トランジスタＴｒ６２はオン状態となる。よって、出力データＳＲＯＵＴはハイインピーダンスとなる。
【００９４】
このように、第５の実施の形態に係る出力回路２ｋによれば、出力制御回路９を設けることにより、出力回路２ｋの外部から強制的に出力データＳＲＯＵＴをハイインピーダンスとすることができる。また、データ出力端子２０３に接続される出力トランジスタ数が図１８と比して更に半減されているので、データ出力端子２０３のピン容量を大幅に削減することが可能となる。更に、図２２に示す出力回路２ｉにおいては、高周波動作時における動作マージンが少なくなっている。これに対して第５の実施の形態に係る出力回路２ｋは４入力ＮＡＮＤ回路を用いていないため、安定して高周波動作を実行できる。
【００９５】
（第５の実施の形態の変形例）
本発明の第５の実施の形態の変形例として、図２８に示すように、図２６に示す出力回路２ｋを差動型に構成しても良い。即ち、図２８に示す出力回路２ｌは、第２論理回路２３５０ｂ及び第２出力バッファ２４００ｂを更に備える点が図２６と異なる。第２論理回路２３５０ｂは、第５ＮＡＮＤ回路２１４ａ、第６ＮＡＮＤ回路２１４ｂ、第７ＮＡＮＤ回路２１４ｃ、第８ＮＡＮＤ回路２１４ｄ、第３の２入力ＮＡＮＤ回路２３２１、第４の２入力ＮＡＮＤ回路２３２２、第３合成用トランジスタＴｒ５４、及び第２合成用トランジスタＴｒ５５を備える。第１出力バッファ２４００ｂは、反転データ出力端子２０６と電流源トランジスタＴｒ５３との間に接続された第２出力トランジスタＴｒ１０１を備える。
【００９６】
また、出力制御回路９１が、第２出力トランジスタＴｒ１０１のゲートに一端が接続された第２抵抗Ｒ２、高位電源ＶＤＤと第２抵抗Ｒ２との間に接続された第３出力制御用トランジスタＴｒ６３、及び第２出力トランジスタＴｒ１０１のゲートと低位電源ＶＳＳとの間に接続された第４出力制御用トランジスタＴｒ６４を更に備える点が図２６と異なる。第３出力制御用トランジスタＴｒ６３としては、例えばｐＭＯＳトランジスタが使用できる。第４出力制御用トランジスタＴｒ６４としては、例えばｎＭＯＳトランジスタが使用できる。その他の構成については図２６と同様である。
【００９７】
図２８に示す出力回路２ｌによれば、データ出力端子２０３及び反転データ出力端子２０６のそれぞれのピン容量を大幅に削減できるとともに、ノイズ耐性を向上させて信頼性高くデータ転送を行うことができる。また、出力回路２ｌの外部から強制的に出力データＳＲＯＵＴ及び反転出力データＳＲＯＵＴｂをハイインピーダンスとすることができる。更に、４入力ＮＡＮＤ回路を用いていないため、安定して高周波動作を実行できる。
【００９８】
（第６の実施の形態）
本発明の第６の実施の形態に係る半導体集積回路１ｂは、図２９に示すように、内部回路７０が第５出力信号ＳＯＵＴ５及び第６出力信号ＳＯＵＴ６を更に生成し、位相シフト回路３０が第５位相シフト信号ＳＩＳＦ５及び第６位相シフト信号ＳＩＳＦ６を更に生成する点が図１と異なる。クロック生成回路５０が、６相の内部クロック、即ち第１内部クロックＲＣＬＫ１〜第６内部クロックＲＣＬＫ６を生成する点が図１と異なる。第１内部クロックＲＣＬＫ１を基準（０°）とすると、第２内部クロックＲＣＬＫ２、第３内部クロックＲＣＬＫ３、及び第４内部クロックＲＣＬＫ４、第５内部クロックＲＣＬＫ５、及び第６内部クロックＲＣＬＫ６の位相はそれぞれ６０°、１２０°、１８０°、２４０°、及び３００°となる。
【００９９】
また、出力回路２ｍが、第１位相シフト信号ＳＩＳＦ１〜第１位相シフト信号ＳＩＳＦ６及び第１内部クロックＲＣＬＫ１〜第６内部クロックＲＣＬＫ６に基づいて出力データＳＯＵＴを外部に転送する点が図１と異なる。入力回路６０が、第５位相シフト入力信号ＳＩＳＦ５及び第６位相シフト入力信号ＳＩＳＦ６を更に生成する点が図１と異なる。位相同期化回路４０が、第３内部クロックＲＣＬＫ３に同期して第１入力位相シフト信号ＳＩＳＦ１〜第６入力位相シフト信号ＳＩＳＦ６をラッチして第１入力信号ＳＩＮ１〜第６入力信号ＳＩＮ６を生成する点が図１と異なる。その他の構成については、図１に示す半導体集積回路１ａと同様である。
【０１００】
更に、出力回路２ｍは図３０に示すように、第１論理回路２３６０ａが、第５ＡＮＤ回路２１１ｅ及び第６ＡＮＤ回路２１１ｆを更に備える点が図２と異なる。第１出力バッファ２５００ａが、データ出力端子２０３と電流源トランジスタＴｒ５との間に並列に接続された第５出力トランジスタＴｒ５００及び第６出力トランジスタＴｒ６００を更に備える点が図２と異なる。第５ＡＮＤ回路２１１ｅは、第５ＮＡＮＤ回路２１２ｅ、及び第５ＮＡＮＤ回路２１２ｅと第５出力トランジスタＴｒ５００のゲートとの間に接続された第５インバータ２１３ｅを備える。第６ＡＮＤ回路２１１ｆは、第６ＮＡＮＤ回路２１２ｅ、及び第６ＮＡＮＤ回路２１２ｅと第６出力トランジスタＴｒ６００のゲートとの間に接続された第６インバータ２１３ｅを備える。
【０１０１】
また、第１ＮＡＮＤ回路２１２ａは、第４内部クロックＲＣＬＫ４、第６内部クロックＲＣＬＫ６、及び第１位相シフト信号ＳＯＳＦ１をＮＡＮＤ演算する。第２ＮＡＮＤ回路２１２ｂは、第１内部クロックＲＣＬＫ１、第５内部クロックＲＣＬＫ５、及び第２位相シフト信号ＳＯＳＦ２をＮＡＮＤ演算する。第３ＮＡＮＤ回路２１２ｃは、第２内部クロックＲＣＬＫ２、第６内部クロックＲＣＬＫ６、及び第３位相シフト信号ＳＯＳＦ３をＮＡＮＤ演算する。第４ＮＡＮＤ回路２１２ｄは、第１内部クロックＲＣＬＫ１、第３内部クロックＲＣＬＫ３、及び第４位相シフト信号ＳＯＳＦ４をＮＡＮＤ演算する。第５ＮＡＮＤ回路２１２ｅは、第２内部クロックＲＣＬＫ２、第４内部クロックＲＣＬＫ４、及び第５位相シフト信号ＳＯＳＦ５をＮＡＮＤ演算する。第６ＮＡＮＤ回路２１２ｆは、第３内部クロックＲＣＬＫ３、第５内部クロックＲＣＬＫ５、及び第６位相シフト信号ＳＯＳＦ６をＮＡＮＤ演算する。第５インバータ２１３ｅは、第５ＮＡＮＤ回路２１２ｅの出力信号を反転することにより第５出力制御信号Ｓ５を生成する。第６インバータ２１３ｆは、第６ＮＡＮＤ回路２１２ｆの出力信号を反転することにより第６出力制御信号Ｓ６を生成する。第１ＮＡＮＤ回路２１２ａ〜第６ＮＡＮＤ回路２１２ｆは、図３と同様に構成される。その他の構成については、図２と同様である。
【０１０２】
次に、図３１に示すタイムチャートを参照して、第６の実施の形態に係る半導体集積回路１ｂの動作をデータ出力動作を例に説明する。但し、第１の実施の形態に係る半導体集積回路１ａと同様の動作については重複する説明を省略する。
【０１０３】
（イ）時刻t２において、図３１（ｆ）に示す第６内部クロックＲＣＬＫ６がハイレベルに立ち上がり、図３１（ｃ）に示す第３内部クロックＲＣＬＫ３がロウレベルに立ち下がる。第６内部クロックＲＣＬＫ６がハイレベルに立ち上がることにより、第１ＡＮＤ回路２１１ａに供給される第４内部クロックＲＣＬＫ４及び第６内部クロックＲＣＬＫ６がともにハイレベル状態となる。したがって、時刻ｔ２〜ｔ３の期間において図３１（ｍ）に示す第１出力制御信号Ｓ１が生成される。第１出力制御信号Ｓ１が生成されると、図３１（ｓ）に示すように１ビット目の出力データＳＲＯＵＴが生成される。
【０１０４】
（ホ）時刻t３において、図３１（ａ）に示す第１内部クロックＲＣＬＫ１がハイレベルに立ち上がり、図３１（ｄ）に示す第４内部クロックＲＣＬＫ４がロウレベルに立ち下がる。第４内部クロックＲＣＬＫ４がロウレベルに立ち下がることにより、図３１（ｓ）に示す１ビット目の出力データＳＲＯＵＴの生成が停止する。更に、第１内部クロックＲＣＬＫ１がハイレベルに立ち上がることにより、第２ＡＮＤ回路２１１ｂに供給される第１内部クロックＲＣＬＫ１及び第５内部クロックＲＣＬＫ２がともにハイレベル状態となる。したがって、図３１（ｎ）に示すように、時刻ｔ３〜ｔ４の期間において第２出力制御信号Ｓ２が生成される。第２出力制御信号Ｓ２が生成されると、図３１（ｓ）に示すように２ビット目の出力データＳＲＯＵＴが生成される。
【０１０５】
（ヘ）時刻t４において、図３１（ｂ）に示す第２内部クロックＲＣＬＫ２がハイレベルに立ち上がり、図３１（ｅ）に示す第５内部クロックＲＣＬＫ５がロウレベルに立ち下がる。第５内部クロックＲＣＬＫ５がロウレベルに立ち下がることにより、図３１（ｓ）に示す２ビット目の出力データＳＲＯＵＴの生成が停止する。更に、第２内部クロックＲＣＬＫ２がハイレベルに立ち上がることにより、第３ＡＮＤ回路２１１ｃに供給される第２内部クロックＲＣＬＫ２及び第６内部クロックＲＣＬＫ６がともにハイレベル状態となる。したがって、図３１（ｏ）に示すように、時刻ｔ４〜ｔ５の期間において第３出力制御信号Ｓ３が生成される。第３出力制御信号Ｓ３が生成されると、図３１（ｓ）に示すように３ビット目の出力データＳＲＯＵＴが生成される。
【０１０６】
（ト）時刻t５において、図３１（ｃ）に示す第３内部クロックＲＣＬＫ３がハイレベルに立ち上がり、図３１（ｆ）に示す第６内部クロックＲＣＬＫ６がロウレベルに立ち下がる。第６内部クロックＲＣＬＫ６がロウレベルに立ち下がることにより、図３１（ｓ）に示す３ビット目の出力データＳＲＯＵＴの生成が停止する。更に、第３内部クロックＲＣＬＫ３がハイレベルに立ち上がることにより、第４ＡＮＤ回路２１１ｄに供給される第１内部クロックＲＣＬＫ１及び第３内部クロックＲＣＬＫ３がともにハイレベル状態となる。したがって、図３１（ｐ）に示すように、時刻ｔ５〜ｔ６の期間において第４出力制御信号Ｓ４が生成される。第４出力制御信号Ｓ４が生成されると、図３１（ｓ）に示すように４ビット目の出力データＳＲＯＵＴが生成される。
【０１０７】
（チ）時刻t６において、図３１（ｄ）に示す第４内部クロックＲＣＬＫ４がハイレベルに立ち上がり、図３１（ａ）に示す第１内部クロックＲＣＬＫ１がロウレベルに立ち下がる。第１内部クロックＲＣＬＫ１がロウレベルに立ち下がることにより、図３１（ｓ）に示す４ビット目の出力データＳＲＯＵＴの生成が停止する。更に、第４内部クロックＲＣＬＫ４がハイレベルに立ち上がることにより、第５ＡＮＤ回路２１１ｅに供給される第２内部クロックＲＣＬＫ２及び第４内部クロックＲＣＬＫ４がともにハイレベル状態となる。したがって、図３１（ｑ）に示すように、時刻ｔ６〜ｔ７の期間において第５出力制御信号Ｓ５が生成される。第５出力制御信号Ｓ５が生成されると、図３１（ｓ）に示すように５ビット目の出力データＳＲＯＵＴが生成される。
【０１０８】
（リ）時刻t７において、図３１（ｅ）に示す第５内部クロックＲＣＬＫ５がハイレベルに立ち上がり、図３１（ｂ）に示す第２内部クロックＲＣＬＫ２がロウレベルに立ち下がる。第２内部クロックＲＣＬＫ２がロウレベルに立ち下がることにより、図３１（ｓ）に示す５ビット目の出力データＳＲＯＵＴの生成が停止する。更に、第５内部クロックＲＣＬＫ５がハイレベルに立ち上がることにより、第６ＡＮＤ回路２１１ｆに供給される第３内部クロックＲＣＬＫ３及び第５内部クロックＲＣＬＫ５がともにハイレベル状態となる。したがって、図３１（ｒ）に示すように、時刻ｔ７〜ｔ８の期間において第６出力制御信号Ｓ６が生成される。第６出力制御信号Ｓ６が生成されると、図３１（ｓ）に示すように６ビット目の出力データＳＲＯＵＴが生成される。
【０１０９】
（ヌ）時刻ｔ８〜ｔ１４の期間においては、時刻ｔ２〜ｔ８の期間、即ち上述した（イ）〜（リ）と同様の動作が行われる。この結果、図３１（ｓ）に示すように７〜１２ビット目の出力データＳＲＯＵＴが生成される。この結果、図３１（ａ）に示す第６内部クロックＲＣＬＫ６の２クロックサイクル期間Ｔ、即ち時刻ｔ２〜ｔ１０の期間において、図３１（ｍ）に示すように１２ビットの出力データＳＲＯＵＴが生成されることとなる。
【０１１０】
このように、図３０に示す出力回路２ｍは、１クロックサイクルで６ビットの出力データＳＲＯＵＴを外部に転送する。したがって、第６の実施の形態に係る半導体集積回路１ｂによれば、クロック周波数の６倍のデータ転送速度を実現できる。一例として、第１内部クロックＲＣＬＫ１〜第６内部クロックＲＣＬＫ６のそれぞれの周波数を４００［ＭＨｚ］及び８００［ＭＨｚ］とすると、出力データＳＲＯＵＴのビットレートはそれぞれ２．４［Ｇｂｐｓ］及び４．８［Ｇｂｐｓ］となる。よって、クロック周波数の増大を抑えつつ、出力データＳＲＯＵＴの転送速度を飛躍的に向上させることが可能となる。
【０１１１】
（第６の実施の形態の変形例）
本発明の第６の実施の形態の変形例として、図３２に示すように、図３０に示す出力回路２ｍを差動型に構成しても良い。即ち、図３２に示す出力回路２ｎは、第２論理回路２５００ｂ及び第２出力バッファ２５００ｂを更に備える点が図３０と異なる。第２論理回路２３００ｂは、第７ＡＮＤ回路２１６ａ、第８ＡＮＤ回路２１６ｂ、第９ＡＮＤ回路２１６ｃ、第１０ＡＮＤ回路２１６ｄ、第１１ＡＮＤ回路２１６ｅ、及び第１２ＡＮＤ回路２１６ｆを備える。第２出力バッファ２５００ｂは、反転データ出力端子２０６と電流源トランジスタＴｒ５との間に並列に接続された第７出力トランジスタＴｒ１０１、第８出力トランジスタＴｒ１０２、第９出力トランジスタＴｒ１０３、第１０出力トランジスタＴｒ１０４、第１１出力トランジスタＴｒ５０１、及び第１２出力トランジスタＴｒ６０１を備える。その他の構成については図３０と同様である。
【０１１２】
更に、第７ＡＮＤ回路２１６ａは、第７ＮＡＮＤ回路２１４ａ、及び第７ＮＡＮＤ回路２１４ａと第７出力トランジスタＴｒ１０１のゲートとの間に接続された第７インバータ２１５ａを備える。第８ＡＮＤ回路２１６ｂは、第８ＮＡＮＤ回路２１４ｂ、及び第８ＮＡＮＤ回路２１４ｂと第８出力トランジスタＴｒ１０２のゲートとの間に接続された第８インバータ２１５ｂを備える。第９ＡＮＤ回路２１６ｃは、第９ＮＡＮＤ回路２１４ｃ、及び第９ＮＡＮＤ回路２１４ｃと第９出力トランジスタＴｒ１０３のゲートとの間に接続された第９インバータ２１５ｃを備える。第１０ＡＮＤ回路２１６ｄは、第１０ＮＡＮＤ回路２１４ｄ、及び第１０ＮＡＮＤ回路２１４ｄと第１０出力トランジスタＴｒ１０４のゲートとの間に接続された第１０インバータ２１５ｄを備える。第１１ＡＮＤ回路２１６ｅは、第１１ＮＡＮＤ回路２１４ｅ、及び第１１ＮＡＮＤ回路２１４ｅと第１１出力トランジスタＴｒ５０１のゲートとの間に接続された第１１インバータ２１５ｅを備える。第１２ＡＮＤ回路２１６ｆは、第１２ＮＡＮＤ回路２１４ｆ、及び第１２ＮＡＮＤ回路２１４ｆと第１２出力トランジスタＴｒ６０１のゲートとの間に接続された第１２インバータ２１５ｆを備える。
【０１１３】
図３２に示す出力回路２ｎによれば、差動型の構成を採用し、出力データＳＲＯＵＴ及び反転出力データＳＲＯＵＴｂを生成することにより、ノイズ耐性を向上させて信頼性高くデータ転送を行うことができる。更に、クロック周波数の６倍のデータ転送速度を実現できる。
【０１１４】
（その他の実施の形態）
上記のように、本発明は第１〜第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１１５】
上述した第１〜第５の実施の形態においてはクロック周波数の４倍のデータ転送速度を実現する一例を説明し、第６の実施の形態においてはクロック周波数の６倍のデータ転送速度を実現する一例を説明した。しかし、クロック周波数の４倍又は６倍のデータ転送速度に限らず、クロック周波数のｎ倍のデータ転送速度を実現しても良い（ｎ；２以上の整数）。
【０１１６】
更に、第１〜第５の実施の形態においては、内部回路７が４ビットのパラレルデータ、即ち第１入力信号ＳＩＮ１〜第４入力信号ＳＩＮ４及び第１出力信号ＳＯＵＴ１〜第１出力信号ＳＯＵＴ１を入出力する一例を説明した。しかし、半導体集積回路１ｃを例えば図３３に示す構成とすることにより、８ビットのパラレルデータを入出力する内部回路７００に対しても、第１〜第５の実施の形態に係る出力回路２ａ〜２ｌを適用できる。図３３に示す半導体集積回路１ｃは、第１入力回路６０１、第２入力回路６０２、第１位相同期化回路４０１、第２位相同期化回路４０２、第１位相シフト回路３０１、第２位相シフト回路３０２、第１出力回路２５０、及び第２出力回路２６０を備える点が図１と異なる。
【０１１７】
また、図１に示す半導体集積回路１ａの外部において、図示を省略する終端抵抗を介して終端電源に接続されるとして説明したが、半導体集積回路の内部にプルアップ抵抗又はプルダウン抵抗を設けても良い。半導体集積回路の内部にプルアップ抵抗又はプルダウン抵抗を設けることにより終端抵抗を不要とすることができる。
【０１１８】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【０１１９】
【図１】本発明の第１の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る出力回路の構成を示す回路図である。
【図３】本発明の第１の実施の形態に係る出力回路に用いられるＮＡＮＤ回路の構成を示す回路図である。
【図４】本発明の第１の実施の形態に係る位相シフト回路の構成を示すブロック図である。
【図５】本発明の第１の実施の形態に係る位相シフト回路の動作を示すタイムチャートである。
【図６】本発明の第１の実施の形態に係る位相同期化回路の構成を示すブロック図である。
【図７】本発明の第１の実施の形態に係る位相同期化回路の動作を示すタイムチャートである。
【図８】本発明の第１の実施の形態に係るクロック生成回路の構成を示すブロック図である。
【図９】本発明の第１の実施の形態に係る分周回路の構成を示す回路図である。
【図１０】本発明の第１の実施の形態に係る半導体集積回路のデータ出力動作を示すタイムチャートである。
【図１１】本発明の第１の実施の形態の第１の変形例に係る出力回路の構成を示す回路図である。
【図１２】本発明の第１の実施の形態の第２の変形例に係る出力回路の構成を示す回路図である。
【図１３】本発明の第２の実施の形態に係る出力回路の構成を示す回路図である。
【図１４】本発明の第１の実施の形態に係る出力回路に用いられるＮＯＲ回路の構成を示す回路図である。
【図１５】本発明の第２の実施の形態に係る半導体集積回路のデータ出力動作を示すタイムチャートである。
【図１６】本発明の第２の実施の形態の第１の変形例に係る出力回路の構成を示す回路図である。
【図１７】本発明の第２の実施の形態の第２の変形例に係る出力回路の構成を示す回路図である。
【図１８】本発明の第３の実施の形態に係る出力回路の構成を示す回路図である。
【図１９】本発明の第３の実施の形態に係る出力回路に用いられるＮＡＮＤ回路の構成を示す回路図である。
【図２０】本発明の第３の実施の形態に係る半導体集積回路のデータ出力動作を示すタイムチャートである。
【図２１】本発明の第３の実施の形態の変形例に係る出力回路の構成を示す回路図である。
【図２２】本発明の第４の実施の形態に係る出力回路の構成を示す回路図である。
【図２３】本発明の第４の実施の形態に係る出力回路に用いられる４入力ＮＡＮＤ回路の構成を示す回路図である。
【図２４】本発明の第４の実施の形態に係る半導体集積回路のデータ出力動作を示すタイムチャートである。
【図２５】本発明の第４の実施の形態の変形例に係る出力回路の構成を示す回路図である。
【図２６】本発明の第５の実施の形態に係る出力回路の構成を示す回路図である。
【図２７】本発明の第５の実施の形態に係る半導体集積回路のデータ出力動作を示すタイムチャートである。
【図２８】本発明の第５の実施の形態の変形例に係る出力回路の構成を示す回路図である。
【図２９】本発明の第６の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【図３０】本発明の第６の実施の形態に係る出力回路の構成を示す回路図である。
【図３１】本発明の第６の実施の形態に係る半導体集積回路のデータ出力動作を示すタイムチャートである。
【図３２】本発明の第６の実施の形態の変形例に係る出力回路の構成を示す回路図である。
【図３３】本発明のその他の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
【０１２０】
１ａ〜１ｃ…半導体集積回路
２ａ〜２ｎ…出力回路
３…位相シフト回路
４…位相同期化回路
５…クロック生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2005347838.tif 000029
【図２８】
2005347838.tif 000030
【図２９】
2005347838.tif 000031
【図３０】
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【図３１】
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【図３２】
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【図３３】
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