(57)【要約】    【課題】      消費電力を減少することができ、誤書き込みを防止することができるシリアルインターフェイス回路を提供する。    【解決手段】  シリアルインターフェイス回路１００は、シフトレジスタ２００、レジスタ生成部３００、制御回路４００、アドレス制御回路４１０及びデータ制御回路４２０とを備える。シフトレジスタ部２００はデータ信号ＤＡＴＡ及びクロック信号ＣＬＫに基づきアドレス信号Ａ及びデータ信号Ｄを生成する。レジスタ生成部３００のアドレスデコーダ３０１はアドレス信号Ａに基づきレジスタ３０２を指定する。レジスタ３０２にはデータ信号Ｄが書き込まれる。制御回路４００は、スタンバイ信号ＳＴＢ間のクロック信号ＣＬＫの回数をカウントし、規定回数に達したか否かにより制御信号ＣＳを出力する。制御信号ＣＳに基づき、アドレス制御回路部４１０はアドレスデコーダ３０１の回路動作を行なうか停止させるかを制御する。  【選択図】      図１
2005266856.tif 000002
【特許請求の範囲】
【請求項１】
第１のデータ信号及びクロック信号に基づきアドレス信号及び第２のデータ信号を生成するシフトレジスタと、
アドレスデコーダにより指定されたレジスタに前記第２のデータ信号を書き込むレジスタ生成部と、
前記アドレス信号に基づき、前記アドレスデコーダに前記レジスタを指定する第１のアドレス値を出力するアドレス制御回路と、
前記クロック信号及びスタンバイ信号に基づき、前記第１のアドレス値を出力させ前記レジスタに前記第２のデータ信号を書き込むか、又は前記第１のアドレス値を出力させない制御信号を前記アドレス制御回路に出力する制御回路と、
を備えたことを特徴とするシリアルインターフェイス回路。
【請求項２】
前記制御回路から出力される制御信号は、前記第１のアドレス値を出力するか、又は前記レジスタを指定せず前記レジスタに前記第２のデータ信号を書き込まない第２のアドレス値を出力するかを制御する制御信号であることを特徴とする請求項１記載のシリアルインターフェイス回路。
【請求項３】
前記制御回路は、前記スタンバイ信号の入力間において前記クロック信号をカウントし、前記クロック信号が規定回数に達した場合に前記アドレス制御回路から第１のアドレス値を出力させ、前記規定回数に達しない場合に前記アドレス制御回路から第２のアドレス値を出力させる制御信号を出力することを特徴とする請求項２記載のシリアルインターフェイス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルインターフェイス回路に関し、特にデータ信号及びクロック信号に基づきシフトレジスタにおいてアドレス信号及びデータ信号を生成し、生成されたアドレス信号により指定されたレジスタにデータ信号を書き込むシリアルインターフェイス回路に関する。
【背景技術】
【０００２】
シリアルインターフェイス回路１は、図２に示すように、シフトレジスタ２及びレジスタ生成部３を備えている。シフトレジスタ２においては、データ信号ＤＡＴＡ及びクロック信号ＣＬＫの入力に基づき、アドレス信号Ａ及びデータ信号Ｄが生成される。このシリアルインターフェイス回路１においては、８ビットのアドレス信号Ａ０〜Ａ７及び１６ビットのデータ信号Ｄ０〜Ｄ１５を生成することができる。レジスタ生成部３は、アドレスデコーダ３１と、このアドレスデコーダ３１により指定される複数の、例えば１６個のレジスタ３２Ａ〜３２Ｐとを備えている。レジスタ生成部３においては、シフトレジスタ２により生成されたアドレス信号Ａがアドレスデコーダ３１に入力され、アドレスデコーダ３１はアドレス信号Ａに基づきレジスタ３２を指定し、この指定されたレジスタ３２にはシフトレジスタ２により生成されたデータ信号Ｄが書き込まれる。
【０００３】
また、図３に示すように、クロック信号ＣＬＫに基づきシフトクロック信号を発生するシフトクロック発生器４を備えたシリアルインターフェイス回路１が提案されている（例えば、特許文献１参照。）。このシリアルインターフェイス回路１においてはシフトクロック発生器４により生成されたシフトクロック信号が シフトレジスタ２に出力され、シフトレジスタ２においては、タイミングの異なるシフトクロック信号によりデータ信号ＤＡＴＡを逐次ラッチし、アドレス信号Ａ及びデータ信号Ｄを生成することができる。
【特許文献１】特開平７−２６４００４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述の図２に示すシリアルインターフェイス回路１においては、シフトレジスタ２により生成されたアドレス信号Ａがレジスタ生成部３のアドレスデコーダ３１に直接出力されている。このため、アドレスデコーダ３１は、常時、レジスタ３２を指定する回路動作を行なうことになり、シリアルインターフェイス回路１の消費電力が増大するという問題があった。
【０００５】
一方、前述の図３に示すシリアルインターフェイス回路１においては、書き込み時に規定されたクロック信号ＣＬＫの回数に関わらず、スタンバイ信号ＳＴＢが入力されると、アドレス信号Ａにより指定されたレジスタ３２にデータ信号Ｄが誤って書き込まれてしまうという問題があった。
【０００６】
本発明は、かかる点に鑑みてなされたものであり、消費電力を減少することができるシリアルインターフェイス回路を提供することを目的とする。更に、本発明は、誤書き込みを防止することができるシリアルインターフェイス回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のシリアルインターフェイス回路は、第１のデータ信号及びクロック信号に基づきアドレス信号及び第２のデータ信号を生成するシフトレジスタと、アドレスデコーダにより指定されたレジスタに前記第２のデータ信号を書き込むレジスタ生成部と、前記アドレス信号に基づき、前記アドレスデコーダに前記レジスタを指定する第１のアドレス値を出力するアドレス制御回路と、前記クロック信号及びスタンバイ信号に基づき、前記第１のアドレス値を出力させ前記レジスタに前記第２のデータ信号を書き込むか、又は前記第１のアドレス値を出力させない制御信号を前記アドレス制御回路に出力する制御回路とを備えた構成を採る。
【０００８】
この構成によれば、制御回路から出力された制御信号に基づき、アドレス制御回路はアドレスデコーダに第１のアドレス値を出力しないようにし、レジスタ生成部のアドレスデコーダの回路動作を停止させ、第２のデータ信号のレジスタへの書き込みを停止することができるので、アドレスデコーダの回路動作を停止させた分、消費電力を減少することができる。
【０００９】
本発明のシリアルインターフェイス回路は、前記制御回路から出力される制御信号は、前記第１のアドレス値を出力するか、又は前記レジスタを指定せず前記レジスタに前記第２のデータ信号を書き込まない第２のアドレス値を出力するかを制御する制御信号である構成を採る。
【００１０】
本発明のシリアルインターフェイス回路は、前記制御回路は、前記スタンバイ信号の入力間において前記クロック信号をカウントし、前記クロック信号が規定回数に達した場合に前記アドレス制御回路から第１のアドレス値を出力させ、前記クロック信号が規定回数に達しない場合に前記アドレス制御回路から前記第２のアドレス値を出力させる制御信号を出力する構成を採る。
【００１１】
この構成により、スタンバイ信号の入力間にカウントされるクロック信号の回数を基準として制御回路から制御信号を出力し、クロック信号の回数が規定値に達している場合にアドレス制御回路から第１のアドレス値を出力し、規定値に達していない場合にアドレス制御回路から第２のアドレス値を出力するようにしたので、第２のデータ信号の誤書き込みを防止することができる。
【発明の効果】
【００１２】
本発明によれば、消費電力を減少することができるシリアルインターフェイス回路を提供することができる。更に、本発明によれば、誤書き込みを防止することができるシリアルインターフェイス回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の骨子は、シリアルインターフェイス回路において、スタンバイ信号間のクロック信号の回数が規定されていることを利用し、このクロック信号の規定回数をしきい値として、レジスタ生成部のアドレスデコーダの回路動作を行なうか停止させるかを制御するようにしたことである。
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の実施の形態に係るシリアルインターフェイス回路１００は、図１に示すように、データ信号（第１のデータ信号）ＤＡＴＡ及びクロック信号ＣＬＫに基づきアドレス信号Ａ及びデータ信号（第２のデータ信号）Ｄを生成するシフトレジスタ２００と、アドレスデコーダ３０１により指定されたレジスタ３０２にデータ信号Ｄを書き込むレジスタ生成部３００と、アドレス信号Ａに基づき、アドレスデコーダ３０１にレジスタ３０２を指定するアドレス値（第１のアドレス値）ａ１を出力するアドレス制御回路４１０と、クロック信号ＣＬＫ及びスタンバイ信号ＳＴＢに基づき、アドレス値ａ１を出力させレジスタ３０２にデータ信号Ｄを書き込むか、又はアドレス値ａ１を出力させない（アドレス値ａ２を出力させる）制御信号ＣＳをアドレス制御回路４１０に出力する制御回路４００とを備えている。更に、シリアルインターフェイス回路１００には、シフトレジスタ２００から出力されるデータ信号Ｄを入力し、このデータ信号Ｄのレジスタ生成部３００のレジスタ３０２に出力する制御を行うデータ制御回路４２０を備えている。
【００１５】
シフトレジスタ２００は、データ信号ＤＡＴＡ及びクロック信号ＣＬＫに基づきアドレス信号Ａを生成するフリップフロップ２０１と、データ信号ＤＡＴＡ及びクロック信号ＣＬＫに基づきデータ信号Ｄを生成するフリップフロップ２０２とを備えている。必ずしもこのビット数に限定されるものではないが、実施の形態において、シフトレジスタ２００のフリップフロップ２０１は、８ビットのアドレス信号Ａ０〜Ａ７を生成する合計８個のフリップフロップ２０１Ａ〜２０１Ｈを直列的に接続して構成されている。同様に、シフトレジスタ２００のフリップフロップ２０２は、１６ビットのデータ信号Ｄを生成する合計１６個のフリップフロップ２０２Ａ〜２０２Ｐを直列的に接続して構成されている。
【００１６】
レジスタ生成部３００は、アドレスデコーダ３０１と、このアドレスデコーダ３０１において指定されかつデータ信号Ｄが書き込まれるレジスタ３０２とを備えている。レジスタ３０２は合計１６個のレジスタ３０２Ａ〜３０２Ｐを並列的に接続して構成されている。
【００１７】
制御回路４００にはデータ信号ＤＡＴＡ及びクロック信号ＣＬＫが入力されるようになっている。シリアルインターフェイス回路１００においては、スタンバイ信号ＳＴＢが入力されてから次のスタンバイ信号ＳＴＢが入力されるまでの間に入力されるクロック信号ＣＬＫの回数（例えば、立ち上がり回数、又は立ち下がり回数）が規定されており、制御回路４００は、このクロック信号ＣＬＫの規定回数をしきい値として利用し、クロック信号ＣＬＫの入力が規定回数に達するか否かでアドレスデコーダ３０１を回路動作させるか停止させるかを制御するようになっている。すなわち、制御回路４００は、その構成を詳細に示していないが、クロック信号ＣＬＫの入力回数をカウントするカウンタと、このカウンタの検出結果を判定し制御信号ＣＳを出力する制御信号発生器とを備えている。実施の形態において、制御回路４００は、クロック信号ＣＬＫが規定回数に達した場合にのみ制御信号ＣＳを出力するように設定されている。制御信号ＣＳは具体的にはイネーブル信号であり、このイネーブル信号がアドレス制御回路４１０に出力される。
【００１８】
アドレス制御回路４１０においては、シフトレジスタ２００で生成されたアドレス信号Ａが入力され、このアドレス信号Ａ及び制御回路４００から出力される制御信号ＣＳに基づき、アドレスデコーダ３０１に第１のアドレス値ａ１又は第２のアドレス値ａ２を出力するようになっている。ここで、第１のアドレス値ａ１は、制御回路４００から制御信号ＣＳが出力された場合に出力され、アドレス制御回路４１０に入力されたアドレス信号Ａと同一である。第２のアドレス値ａ２は、制御回路４００から制御信号ＣＳが出力されない場合の、レジスタ生成部３００のすべてのレジスタ３０２を指定しないアドレス値である。
【００１９】
次に、前述のシリアルインターフェイス回路１００のデータ書き込み動作を説明する。まず最初に、シフトレジスタ２００にデータ信号ＤＡＴＡ及びクロック信号ＣＬＫが入力される。シフトレジスタ２００においては、データ信号ＤＡＴＡ及びクロック信号ＣＬＫに基づき、アドレス信号Ａ及びデータ信号Ｄを生成する。
【００２０】
一方、制御回路４００には、クロック信号ＣＬＫ及びスタンバイ信号ＳＴＢが入力される。制御回路４００においては、最初のスタンバイ信号ＳＴＢから次のスタンバイ信号ＳＴＢまでの間のクロック信号ＣＬＫの回数がカウントされる。
【００２１】
クロック信号ＣＬＫの入力が規定回数に達した場合、制御回路４００からアドレス制御回路４１０に制御信号ＣＳが出力される。この制御信号ＣＳに基づき、アドレス制御回路４１０は、シフトレジスタ２００において生成されたアドレス信号Ａを第１のアドレス値ａ１としてアドレスデコーダ３０１に出力する。アドレスデコーダ３０１においては第１のアドレス値ａ１に基づきレジスタ３０２を指定し、この指定されたレジスタ３０２においては、シフトレジスタ２００で生成されたデータ信号Ｄがデータ制御回路４２０を通して入力され書き込まれる。
【００２２】
クロック信号ＣＬＫの入力が規定回数に達しない場合、制御回路４００からアドレス制御回路４１０に制御信号ＣＳは出力されない。アドレス制御回路４１０においては、制御信号ＣＳの入力がないので、第２のアドレス値ａ２をアドレスデコーダ３０１に出力する。アドレスデコーダ３０１においては、第２のアドレス値ａ２に基づき、回路動作が停止する。つまり、レジスタ３０２へのデータ信号Ｄの書き込み動作が停止される。
【００２３】
このように、実施の形態によれば、シリアルインターフェイス回路１００において、制御回路４００から出力された制御信号ＣＳに基づき、アドレス制御回路４１０はアドレスデコーダ３０１に第１のアドレス値ａ１を出力しない（又は第２のアドレス値ａ２を出力する）ようにし、レジスタ生成部３００のアドレスデコーダ３０１の回路動作を停止させ、データ信号Ｄのレジスタ３０２への書き込み動作を停止することができる。従って、シリアルインターフェイス回路１００においては、アドレスデコーダ３０１の回路動作を停止させた分、消費電力を減少することができる。
【００２４】
更に、シリアルインターフェイス回路１００においては、スタンバイ信号ＳＴＢの入力間にカウントされるクロック信号ＣＬＫの回数を基準として制御回路４００から制御信号ＣＳを出力し、クロック信号ＣＬＫの回数が規定値に達している場合にアドレス制御回路４１０から第１のアドレス値ａ１を出力し、規定値に達していない場合にアドレス制御回路４１０から第２のアドレス値ａ２を出力するようにしたので、レジスタ３０２へのデータ信号Ｄの書き込み動作を確実に実行することができ、誤書き込みを防止することができる。
【産業上の利用可能性】
【００２５】
本発明に係るシリアルインターフェイス回路は、消費電力を減少することができ、かつ誤書き込みを防止することができるという効果を有し、特に携帯電話機、無線通信機等の移動体通信機器、又はこの移動体通信機器との間で通信を行なう基地局に配設された通信機器に搭載されるシリアルインターフェイス回路に有効である。更に、本発明に係るシリアルインターフェイス回路は、半導体集積回路（ＬＳＩ）間の信号の送受信に使用されるシリアルインターフェイス回路に有効である。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態に係るシリアルインターフェイス回路のブロック図
【図２】従来技術に係るシリアルインターフェイス回路のブロック図
【図３】従来技術に係るシリアルインターフェイス回路のブロック図
【符号の説明】
【００２７】
１００  シリアルインターフェイス回路
２００  シフトレジスタ
２０１、２０１Ａ〜２０１Ｈ、２０２、２０２Ａ〜２０２Ｐ  フリップフロップ
３００  レジスタ生成部
３０１  アドレスデコーダ
３０２、３０２Ａ〜３０２Ｐ  レジスタ
４００  制御回路
４１０  アドレス制御回路
４２０  データ制御回路部
【図１】
2005266856.tif 000003
【図２】
2005266856.tif 000004
【図３】
2005266856.tif 000005