(57)【要約】【課題】ＣＭＯＳアナログスイッチ回路において、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近において、オン抵抗が高くなり、アナログ信号を高速に伝達できないという問題がある。【解決手段】アナログ信号Ｖａの入出力端子１，２間にＮチャネルＭＯＳＦＥＴ４とＰチャネルＭＯＳＦＥＴ５とが並列接続され、制御信号入力端子３からの制御信号Ｖｃにより両チャネルのＭＯＳＦＥＴ４，５が同時にオン制御またはオフ制御されるＣＭＯＳアナログスイッチ回路２００は、入力端子３とＭＯＳＦＥＴ４のゲート間にオン抵抗低減回路１０を接続している。オン抵抗低減回路１０は、オフ制御時に電源電圧をコンデンサ１５に充電し、オン制御時にそのコンデンサ１５に充電された電圧により制御信号Ｖｃをオン制御側に昇圧してＭＯＳＦＥＴ４のゲートに供給する。【選択図】  図１
2005020111.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号の入出力端子間にＮチャネルＭＯＳＦＥＴとＰチャネルのＭＯＳＦＥＴとが並列接続され、制御信号により両チャネルのＭＯＳＦＥＴが同時にオン制御およびオフ制御されるＣＭＯＳアナログスイッチ回路において、
前記ＭＯＳＦＥＴのオフ制御時に電源電圧をコンデンサに充電し、前記ＭＯＳＦＥＴのオン制御時にそのコンデンサに充電された電圧により前記ＭＯＳＦＥＴのうち少なくともどちらか一方のＭＯＳＦＥＴの前記制御信号をオン制御側に加勢するようにしたことを特徴とするＣＭＯＳアナログスイッチ回路。
【請求項２】
アナログ信号の入出力端子間にＮチャネルの第１のＭＯＳＦＥＴとＰチャネルの第２のＭＯＳＦＥＴとが並列接続され、制御信号入力端子からの制御信号により両チャネルのＭＯＳＦＥＴが同時にオン制御およびオフ制御されるＣＭＯＳアナログスイッチ回路において、
制御信号入力端子と前記ＭＯＳＦＥＴのうち少なくともどちらか一方のＭＯＳＦＥＴのゲート間に前記ＭＯＳＦＥＴのオン制御時に前記制御信号の電圧をオン制御側に昇圧するオン抵抗低減回路が接続されていることを特徴とするＣＭＯＳアナログスイッチ回路。
【請求項３】
前記オン抵抗低減回路が、
ドレインおよびゲートが電源ラインに接続されバックゲートが接地ラインに接続されたＮチャネルの第３のＭＯＳＦＥＴと、
前記第３ＭＯＳＦＥＴと接地ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第１のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＰチャネルの第４のＭＯＳＦＥＴおよびＮチャネルの第５のＭＯＳＦＥＴと、
前記第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする請求項２記載のＣＭＯＳアナログスイッチ回路。
【請求項４】
前記オン抵抗低減回路が、
ドレインおよびゲートが接地ラインに接続されバックゲートが電源ラインに接続されたＰチャネルの第３のＭＯＳＦＥＴと、
前記第３のＭＯＳＦＥＴと電源ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第２のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＮチャネルの第４のＭＯＳＦＥＴおよびＰチャネルの第５のＭＯＳＦＥＴと、
前記第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする請求項２記載のＣＭＯＳアナログスイッチ回路。
【請求項５】
前記オン抵抗低減回路が、制御信号入力端子と前記第１のＭＯＳＦＥＴのゲート間に接続された第１のオン抵抗低減回路と、制御信号入力端子と前記第２のＭＯＳＦＥＴのゲート間に接続された第２のオン抵抗低減回路とからなり、
前記第１のオン抵抗低減回路が、
ドレインおよびゲートが電源ラインに接続されバックゲートが接地ラインに接続されたＮチャネルの第３ａのＭＯＳＦＥＴと、
前記第３ａのＭＯＳＦＥＴと接地ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第１のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＰチャネルの第４ａのＭＯＳＦＥＴおよびＮチャネルの第５ａのＭＯＳＦＥＴと、
前記第３ａのＭＯＳＦＥＴおよび第４ａのＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有し、
前記第２のオン抵抗低減回路が、
ドレインおよびゲートが接地ラインに接続されバックゲートが電源ラインに接続されたＰチャネルの第３ｂのＭＯＳＦＥＴと、
前記第３ｂのＭＯＳＦＥＴと電源ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第２のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＮチャネルの第４ｂのＭＯＳＦＥＴおよびＰチャネルの第５ｂのＭＯＳＦＥＴと、
前記第３ｂのＭＯＳＦＥＴおよび第４ｂのＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする請求項２記載のＣＭＯＳアナログスイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳアナログスイッチ回路に関する。
【０００２】
【従来の技術】
従来のＣＭＯＳアナログスイッチ回路１００（例えば、非特許文献１を参照）について、図４を参照して説明する。図において、１はアナログ信号入力端子、２はアナログ信号出力端子、３は制御信号入力端子で、入力端子１と出力端子２間にＮチャネルＭＯＳＦＥＴ４とＰチャネルＭＯＳＦＥＴ５とが並列に接続されている。入力端子３はＭＯＳＦＥＴ４のゲートに直結されるとともに、ＭＯＳＦＥＴ５のゲートにインバータ６を介して接続されている。
【０００３】
入力端子３に“Ｌ（接地電位Ｖｓｓ）”レベルの制御信号Ｖｃが供給されると、ＭＯＳＦＥＴ４のゲートの電位は“Ｌ”レベル、ＭＯＳＦＥＴ５のゲートの電位は“Ｈ（電源電圧ＶＤＤ）”レベルになり、両ＭＯＳＦＥＴ４，５は同時にオフして、ＣＭＯＳアナログスイッチ回路１００は非導通状態となる。また、入力端子３に“Ｈ”レベルの制御信号Ｖｃが供給されると、ＭＯＳＦＥＴ４のゲートの電位は“Ｈ”レベル、ＭＯＳＦＥＴ５のゲートの電位は“Ｌ”レベルになり、両ＭＯＳＦＥＴ４，５は同時にオンして、ＣＭＯＳアナログスイッチ回路１００は導通状態となり、アナログ信号Ｖａが入力端子１から出力端子２に伝達される。
【０００４】
ＣＭＯＳアナログスイッチ回路１００の導通状態での抵抗（オン抵抗）は、入力端子１に入力されるアナログ信号ＶａがＶａ＝ＶＤＤ／２付近の場合、ＭＯＳＦＥＴ４のゲート・ソース間にはＶＤＤとＶＤＤ／２の差の電圧＝ＶＤＤ／２、およびＭＯＳＦＥＴ５のゲート・ソース間にはＶｓｓ＝０ｖとＶＤＤ／２の差の電圧＝−ＶＤＤ／２しか印加されないことになり、図５に示すように、Ｖａ＝ＶＤＤ／２付近で高くなる。この傾向は、特に、電源電圧ＶＤＤが低い低電圧動作時に顕著となる。
【０００５】
【非特許文献１】
電子情報通信学会編，「電子情報通信ハンドブック」，第１版，
オーム社，１９８８．３．３０，ｐ．２３９−２４０、図５２
【０００６】
【発明が解決しようとする課題】
上述したように、従来のＣＭＯＳアナログスイッチ回路１００は、低電圧動作時に、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近のオン抵抗が高く、アナログ信号を高速に伝達できないという問題がある。
従って、本発明の目的は、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近のオン抵抗を低減させたＣＭＯＳアナログスイッチ回路を提供することである。
【０００７】
【課題を解決するための手段】
（１）本発明のＣＭＯＳアナログスイッチ回路は、アナログ信号の入出力端子間にＮチャネルＭＯＳＦＥＴとＰチャネルのＭＯＳＦＥＴとが並列接続され、制御信号により両チャネルのＭＯＳＦＥＴが同時にオン制御およびオフ制御されるＣＭＯＳアナログスイッチ回路において、前記ＭＯＳＦＥＴのオフ制御時に電源電圧をコンデンサに充電し、前記ＭＯＳＦＥＴのオン制御時にそのコンデンサに充電された電圧により前記ＭＯＳＦＥＴのうち少なくともどちらか一方のＭＯＳＦＥＴの前記制御信号をオン制御側に加勢するようにしたことを特徴とする。
（２）本発明のＣＭＯＳアナログスイッチ回路は、アナログ信号の入出力端子間にＮチャネルの第１のＭＯＳＦＥＴとＰチャネルの第２のＭＯＳＦＥＴとが並列接続され、制御信号入力端子からの制御信号により両チャネルのＭＯＳＦＥＴが同時にオン制御およびオフ制御されるＣＭＯＳアナログスイッチ回路において、制御信号入力端子と前記ＭＯＳＦＥＴのうち少なくともどちらか一方のＭＯＳＦＥＴのゲート間に前記ＭＯＳＦＥＴのオン制御時に前記制御信号の電圧をオン制御側に昇圧するオン抵抗低減回路が接続されていることを特徴とする。
（３）本発明のＣＭＯＳアナログスイッチ回路は上記（２）項において、前記オン抵抗低減回路が、ドレインおよびゲートが電源ラインに接続されバックゲートが接地ラインに接続されたＮチャネルの第３のＭＯＳＦＥＴと、前記第３ＭＯＳＦＥＴと接地ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第１のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＰチャネルの第４のＭＯＳＦＥＴおよびＮチャネルの第５のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする。
（４）本発明のＣＭＯＳアナログスイッチ回路は上記（２）項において、前記オン抵抗低減回路が、ドレインおよびゲートが接地ラインに接続されバックゲートが電源ラインに接続されたＰチャネルの第３のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴと電源ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第２のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＮチャネルの第４のＭＯＳＦＥＴおよびＰチャネルの第５のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする。
（５）本発明のＣＭＯＳアナログスイッチ回路は上記（２）項において、前記オン抵抗低減回路が、制御信号入力端子と前記第１のＭＯＳＦＥＴのゲート間に接続された第１のオン抵抗低減回路と、制御信号入力端子と前記第２のＭＯＳＦＥＴのゲート間に接続された第２のオン抵抗低減回路とからなり、前記第１のオン抵抗低減回路が、ドレインおよびゲートが電源ラインに接続されバックゲートが接地ラインに接続されたＮチャネルの第３ａのＭＯＳＦＥＴと、前記第３ａのＭＯＳＦＥＴと接地ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第１のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＰチャネルの第４ａのＭＯＳＦＥＴおよびＮチャネルの第５ａのＭＯＳＦＥＴと、前記第３ａのＭＯＳＦＥＴおよび第４ａのＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有し、前記第２のオン抵抗低減回路が、ドレインおよびゲートが接地ラインに接続されバックゲートが電源ラインに接続されたＰチャネルの第３ｂのＭＯＳＦＥＴと、前記第３ｂのＭＯＳＦＥＴと電源ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第２のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＮチャネルの第４ｂのＭＯＳＦＥＴおよびＰチャネルの第５ｂのＭＯＳＦＥＴと、前記第３ｂのＭＯＳＦＥＴおよび第４ｂのＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする。
【０００８】
【発明の実施の形態】
以下に、本発明の第１実施例のＣＭＯＳアナログスイッチ回路２００について図１を参照して説明する。尚、図４と同一のものについては同一符号を付して、その説明を省略する。図１において、図４に示す従来のＣＭＯＳアナログスイッチ回路１００と異なる点は、入力端子３がＭＯＳＦＥＴ４のゲートにオン抵抗低減回路１０を介して接続されている点である。
【０００９】
オン抵抗低減回路１０について説明する。電源ラインＶＤＤと接地ラインＧｎｄ間にＮチャネルＭＯＳＦＥＴ１１、ＰチャネルＭＯＳＦＥＴ１２およびＮチャネルＭＯＳＦＥＴ１３が、ＭＯＳＦＥＴ１１のドレインは電源ラインＶＤＤに接続され、ＭＯＳＦＥＴ１１のソースはＭＯＳＦＥＴ１２のソースおよびバックゲートに接続され、ＭＯＳＦＥＴ１２のドレインはＭＯＳＦＥＴ１３のドレインに接続され、ＭＯＳＦＥＴ１３のソースおよびバックゲートは接地ラインＧｎｄに接続されて、直列接続されている。ＭＯＳＦＥＴ１１のゲートは電源ラインＶＤＤに接続され、ＭＯＳＦＥＴ１１のバックゲートは接地ラインＧｎｄに接続されている。ＭＯＳＦＥＴ１２，１３のゲートは共通接続され、インバータ１４を介して入力端子３に接続されている。ＭＯＳＦＥＴ１１，１２の直列接続点はコンデンサ１５を介して入力端子３に接続されている。ＭＯＳＦＥＴ１２，１３の直列接続点はＭＯＳＦＥＴ４のゲートに直結されている。
【００１０】
ＣＭＯＳアナログスイッチ回路２００の動作について説明する。まず、入力端子３に“Ｌ”レベルの制御信号Ｖｃが供給された場合について説明する。ＭＯＳＦＥＴ５は、従来のＣＭＯＳアナログスイッチ回路１００と同様に、ゲートの電位が“Ｈ”レベルになりオフする。オン抵抗低減回路１０およびＭＯＳＦＥＴ４はつぎのように動作する。ＭＯＳＦＥＴ１２，１３のゲートの電位は“Ｈ”レベルになるため、ＭＯＳＦＥＴ１２はオフ、ＭＯＳＦＥＴ１３はオンしてＭＯＳＦＥＴ４のゲートの電位は“Ｌ”レベルになり、ＭＯＳＦＥＴ４はＭＯＳＦＥＴ５と同時にオフして、ＣＭＯＳアナログスイッチ回路２００は非導通状態となる。このとき、コンデンサ１５の入力端子３側の電位は接地電位Ｖｓｓ＝０ｖとなり、コンデンサ１５のＭＯＳＦＥＴ１１側の電位はＶＤＤ−Ｖｔ１（Ｖｔ１（＜ＶＤＤ）：ＭＯＳＦＥＴ１１の閾値）となるため、コンデンサ１５はこの電位差ＶＤＤ−Ｖｔ１で充電される。
【００１１】
次に、入力端子３に“Ｈ”レベルの制御信号Ｖｃが供給された場合について説明する。ＭＯＳＦＥＴ５は、従来のＣＭＯＳアナログスイッチ回路１００と同様に、ゲートの電位が“Ｌ”レベルになりオンする。オン抵抗低減回路１０およびＭＯＳＦＥＴ４はつぎのように動作する。ＭＯＳＦＥＴ１２，１３のゲートの電位は“Ｌ”レベルになるため、ＭＯＳＦＥＴ１２はオン、ＭＯＳＦＥＴ１３はオフする。このとき、コンデンサ１５の入力端子３側の電位はＶＤＤとなり、コンデンサ１５のＭＯＳＦＥＴ１１側の電位はこの電位ＶＤＤに制御信号Ｖｃ＝“Ｌ”レベルのときにコンデンサ１５に充電された充電電圧が加算されてＶＤＤ＋ＶＤＤ−Ｖｔ１−α（α：損失）となる。従って、ＭＯＳＦＥＴ４のゲートの電位は、ＶＤＤから昇圧された２ＶＤＤ−Ｖｔ１−α（＞ＶＤＤ）になり、ＶＤＤのときよりオン制御側に加勢され、入力端子１に入力されるアナログ信号ＶａがＶａ＝ＶＤＤ／２付近の場合でも、ＭＯＳＦＥＴ４のゲート・ソース間には２ＶＤＤ−Ｖｔ１−αとＶＤＤ／２との差の電圧＝３ＶＤＤ／２−Ｖｔ１−αが印加されることになり、ＭＯＳＦＥＴ４は低いオン抵抗でＭＯＳＦＥＴ５と同時にオンする。その結果、ＣＭＯＳアナログスイッチ回路２００は、図５に示すように、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近においても、低いオン抵抗で導通状態となり、アナログ信号Ｖａが入力端子１から出力端子２に従来のＣＭＯＳアナログスイッチ回路１００より高速に伝達される。
【００１２】
つぎに、本発明の第２実施例のＣＭＯＳアナログスイッチ回路３００について図２を参照して説明する。尚、図１と同一のものについては同一符号を付して、その説明を省略する。図２において、図１に示すＣＭＯＳアナログスイッチ回路２００と異なる点は、オン抵抗低減回路１０の替わりに、インバータ６とＭＯＳＦＥＴ５のゲート間にオン抵抗低減回路２０が挿入接続されている点である。
【００１３】
オン抵抗低減回路２０について説明する。接地ラインＧｎｄと電源ラインＶＤＤ間にＰチャネルＭＯＳＦＥＴ２１、ＮチャネルＭＯＳＦＥＴ２２およびＰチャネルＭＯＳＦＥＴ２３が、ＭＯＳＦＥＴ２１のドレインは接地ラインＧｎｄに接続され、ＭＯＳＦＥＴ２１のソースはＭＯＳＦＥＴ２２のソースおよびバックゲートに接続され、ＭＯＳＦＥＴ２２のドレインはＭＯＳＦＥＴ２３のドレインに接続され、ＭＯＳＦＥＴ２３のソースおよびバックゲートは電源ラインＶＤＤに接続されて、直列接続されている。ＭＯＳＦＥＴ２１のゲートは接地ラインＧｎｄに接続され、ＭＯＳＦＥＴ２１のバックゲートは電源ラインＶＤＤに接続されている。ＭＯＳＦＥＴ２２，２３のゲートは共通接続され、インバータ２４を介してインバータ６の出力に接続されている。ＭＯＳＦＥＴ２１，２２の直列接続点はコンデンサ２５を介してインバータ６の出力に接続されている。ＭＯＳＦＥＴ２２，２３の直列接続点はＭＯＳＦＥＴ５のゲートに直結されている。
【００１４】
ＣＭＯＳアナログスイッチ回路３００の動作について説明する。まず、入力端子３に“Ｌ”レベルの制御信号Ｖｃが供給された場合について説明する。ＭＯＳＦＥＴ４は、従来のＣＭＯＳアナログスイッチ回路１００と同様に、ゲートの電位が“Ｌ”レベルになりオフする。オン抵抗低減回路２０およびＭＯＳＦＥＴ５はつぎのように動作する。ＭＯＳＦＥＴ２２，２３のゲートの電位は“Ｌ”レベルになるため、ＭＯＳＦＥＴ２３はオン、ＭＯＳＦＥＴ２２はオフしてＭＯＳＦＥＴ５のゲートの電位は“Ｈ”レベルになり、ＭＯＳＦＥＴ５はＭＯＳＦＥＴ４と同時にオフして、ＣＭＯＳアナログスイッチ回路３００は非導通状態となる。このとき、コンデンサ２５の入力端子３側の電位は電源電圧ＶＤＤとなり、コンデンサ２５のＭＯＳＦＥＴ２１側の電位はＶｔ２（Ｖｔ２（＜ＶＤＤ）：ＭＯＳＦＥＴ２１の閾値）となるため、コンデンサ２５はこの電位差ＶＤＤ−Ｖｔ２で充電される。
【００１５】
次に、入力端子３に“Ｈ”レベルの制御信号Ｖｃが供給された場合について説明する。ＭＯＳＦＥＴ４は、従来のＣＭＯＳアナログスイッチ回路１００と同様に、ゲートの電位が“Ｈ”レベルになりオンする。オン抵抗低減回路２０およびＭＯＳＦＥＴ５はつぎのように動作する。ＭＯＳＦＥＴ２２，２３のゲートの電位は“Ｈ”レベルになるため、ＭＯＳＦＥＴ２３はオフ、ＭＯＳＦＥＴ２２はオンする。このとき、コンデンサ２５の入力端子３側の電位はＶｓｓ＝０ｖとなり、コンデンサ２５のＭＯＳＦＥＴ２１側の電位はこの電位Ｖｓｓから制御信号Ｖｃ＝“Ｌ”レベルのときにコンデンサ２５に充電された充電電圧が引算されてＶｓｓ−（ＶＤＤ−Ｖｔ２−α）＝Ｖｔ２−ＶＤＤ＋α（α：損失）となる。従って、ＭＯＳＦＥＴ５のゲートの電位はＶｓｓから負側に昇圧されたＶｔ２−ＶＤＤ＋α（＜Ｖｓｓ）になり、Ｖｓｓのときよりオン制御側に加勢され、入力端子１に入力されるアナログ信号ＶａがＶａ＝ＶＤＤ／２付近の場合でも、ＭＯＳＦＥＴ５のゲート・ソース間にはＶｔ２−ＶＤＤ＋αとＶＤＤ／２の差の電圧＝Ｖｔ２−３ＶＤＤ／２＋αが印加されることになり、ＭＯＳＦＥＴ５は低いオン抵抗でＭＯＳＦＥＴ４と同時にオンする。その結果、ＣＭＯＳアナログスイッチ回路３００は、図５に示すように、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近においても、低いオン抵抗で導通状態となり、アナログ信号Ｖａが入力端子１から出力端子２に従来のＣＭＯＳアナログスイッチ回路１００より高速に伝達される。
【００１６】
つぎに、本発明の第３実施例のＣＭＯＳアナログスイッチ回路４００について図３を参照して説明する。尚、図１および図２と同一のものについては同一符号を付して、その説明を省略する。図１および図２に示すＣＭＯＳアナログスイッチ回路２００，３００と異なる点は、オン抵抗低減回路として、オン抵抗低減回路１０とオン抵抗低減回路２０の両回路を有している点である。その結果、ＣＭＯＳアナログスイッチ回路４００は、図５に示すように、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近において、ＣＭＯＳアナログスイッチ回路２００，３００よりさらに低いオン抵抗で導通状態となり、アナログ信号Ｖａが入力端子１から出力端子２に高速に伝達される。
【００１７】
以上のように、ＣＭＯＳアナログスイッチ回路２００，３００，４００の非導通時にコンデンサ１５，２５に充電された電圧を導通時の制御信号Ｖｃの電圧をオン制御側に昇圧、すなわち、オン抵抗を低減させる方向に加勢するようにしたので、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近においても、低いオン抵抗で導通状態となり、アナログ信号Ｖａが入力端子１から出力端子２に従来のＣＭＯＳアナログスイッチ回路１００より高速に伝達される。
【００１８】
【発明の効果】
本発明によれば、アナログ信号の入出力端子間にＮチャネルＭＯＳＦＥＴとＰチャネルのＭＯＳＦＥＴとが並列接続され、制御信号により両チャネルのＭＯＳＦＥＴが同時にオン制御およびオフ制御されるＣＭＯＳアナログスイッチ回路において、ＭＯＳＦＥＴのオフ制御時に電源電圧をコンデンサに充電し、ＭＯＳＦＥＴのオン制御時にそのコンデンサに充電された電圧により両ＭＯＳＦＥＴのうち少なくともどちらか一方のＭＯＳＦＥＴの制御信号をオン制御側に加勢するようにしたので、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近においても、低いオン抵抗で導通状態となり、アナログ信号Ｖａがアナログ信号入力端子からアナログ信号出力端子に高速に伝達される。
【図面の簡単な説明】
【図１】本発明の第１実施例のＣＭＯＳアナログスイッチ回路２００の回路図。
【図２】本発明の第２実施例のＣＭＯＳアナログスイッチ回路３００の回路図。
【図３】本発明の第３実施例のＣＭＯＳアナログスイッチ回路４００の回路図。
【図４】従来のＣＭＯＳアナログスイッチ回路１００の回路図。
【図５】図１乃至図４に示すＣＭＯＳアナログスイッチ回路の入力電圧に対するオン抵抗の関係を示した特性図。
【符号の説明】
１  アナログ信号入力端子
２  アナログ信号出力端子
３  制御信号入力端子
４  ＮチャネルＭＯＳＦＥＴ（第１のＭＯＳＦＥＴ）
５  ＰチャネルＭＯＳＦＥＴ（第２のＭＯＳＦＥＴ）
６  インバータ
１０、２０  オン抵抗低減回路
１１、２１  Ｎ、ＰチャネルＭＯＳＦＥＴ（第３のＭＯＳＦＥＴ）
１２、２２  Ｐ、ＮチャネルＭＯＳＦＥＴ（第４のＭＯＳＦＥＴ）
１３、２３  Ｎ、ＰチャネルＭＯＳＦＥＴ（第５のＭＯＳＦＥＴ）
１４、２４  インバータ
１５、２５  コンデンサ
２００、３００、４００  ＣＭＯＳアナログスイッチ回路
【図１】
2005020111.tif 000003
【図２】
2005020111.tif 000004
【図３】
2005020111.tif 000005
【図４】
2005020111.tif 000006
【図５】
2005020111.tif 000007