(57)【要約】      （修正有）【課題】    ＳＯＩ層またはＢＯＸ層の厚さを従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴと同様の厚さとした状態で、ＢＯＸ層をドレイン電界が通り抜けることにより発生する短チャネル効果を抑制でき、さらにキンク効果を抑制することのできる、完全空乏型ＳＯＩ  ＭＯＳＦＥＴの提供。【解決手段】ｐ+領域１３Ａあるいはｐ+領域１３Ｂとｐ+領域１３Ｃが、ｎ+ソース領域３およびｎ+ドレイン領域４の少なくともいずれか一方と埋込酸化膜層２の間から、ｎ+ソース領域３およびｎ+ドレイン領域４の少なくともいずれか一方のｐ-チャンネル領域５側とは反対側の隣接部分に亘って、Ｌ字状に形成されている完全空乏型ＳＯＩ  ＭＯＳＦＥＴ１１あるいは１２とする。【選択図】図１
2005150402.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に埋込酸化膜層が形成され、その埋込酸化膜層上にシリコン薄膜からなり、ｎ+ソース領域とｎ+ドレイン領域とその間に完全空乏化されたｐ-ボディー領域とを有するＳＯＩ層が形成され、ｐ-ボディー領域上において酸化膜を介してゲート電極が形成され、かつ、ｎ+ソース領域とｎ+ドレイン領域の上にそれぞれソース電極とドレイン電極が形成されており、ｎ+ソース領域からｐ-ボディー領域を通ってｎ+ドレイン領域へ移動するキャリアに対しゲート電極によりｐ-ボディー領域中のキャリアの移動の制御を行う完全空乏型ＳＯＩ  ＭＯＳＦＥＴであって、
ｐ+領域が、ｎ+ソース領域およびｎ+ドレイン領域の少なくともいずれか一方と埋込酸化膜層の間から、ｎ+ソース領域およびｎ+ドレイン領域の少なくともいずれか一方のｐ-ボディー領域側とは反対側の隣接部分に亘って、Ｌ字状に形成されていることを特徴とする完全空乏型ＳＯＩ  ＭＯＳＦＥＴ。
【請求項２】
ｎ+ソース領域およびｎ+ドレイン領域の両領域側においてｐ+領域が形成されていることを特徴とする請求項１記載の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ。
【請求項３】
シリコン基板上に埋込酸化膜層が形成され、その埋込酸化膜層上にシリコン薄膜からなり、ｐ+ソース領域とｐ+ドレイン領域とその間に完全空乏化されたｎ-ボディー領域とを有するＳＯＩ層が形成され、ｎ-ボディー領域上に酸化膜を介してゲート電極が形成され、かつｐ+ソース領域およびｐ+ドレイン領域の上にそれぞれソース電極とドレイン電極が形成されており、ｐ+ソース領域からｎ-ボディー領域を通ってｐ+ドレイン領域へ移動するキャリアに対しゲート電極によりｎ-ボディー領域中のキャリアの制御を行う完全空乏型ＳＯＩ  ＭＯＳＦＥＴにおいて、
ｎ+領域が、ｐ+ソース領域およびｐ+ドレイン領域の少なくともいずれか一方と埋込酸化膜層の間から、ｐ+ソース領域およびｐ+ドレイン領域の少なくともいずれか一方のｎ-ボディー領域側とは反対側の隣接部分に亘って、Ｌ字状に形成されていることを特徴とする完全空乏型ＳＯＩ  ＭＯＳＦＥＴ。
【請求項４】
ｐ+ソース領域およびｐ+ドレイン領域の両領域側においてｎ+領域が形成されていることを特徴とする請求項３記載の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願の発明は、完全空乏型ＳＯＩ  ＭＯＳＦＥＴに関するものである。さらに詳しくは、この出願の発明は、ＳＯＩ層またはＢＯＸ層の厚さを従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴと同様の厚さとした状態で、ＢＯＸ層をドレイン電界が通り抜けることにより発生する短チャネル効果を劇的に抑制でき、さらにキンク効果を抑制することのできる、完全空乏型ＳＯＩ  ＭＯＳＦＥＴに関するものである。
【背景技術】
【０００２】
ディープサブミクロンＳＯＩ（Silicon On Insulator）ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)において、ＳＯＩ層の完全空乏化により、ゲート電圧が閾値以下の状態の電流とゲート電圧の関係を示すサブスレショルド特性が向上することは知られているが、ＳＯＩ／ＢＯＸ(Buried Oxide：埋込酸化膜層)界面においてドレイン領域からＢＯＸ層を通ることによって誘導される、ドレイン電界による障壁（バリア）の低下であるＤＩＢＬ（Drain-Induced Barrier Lowering）が発生し、そのＤＩＢＬにより発生し、トランジスタ特性を劣化させてしまう短チャネル効果が、チャネル長がサブミクロンの範囲のときに顕著に大きくなる。
【０００３】
そのような短チャネル効果の最も効果的な解決手段としては、ＢＯＸ層を薄くすることであるが、その場合チャネルと基板間のキャパシタンスが増えてしまい完全空乏型ＳＯＩ  ＭＯＳＦＥＴの利点が失われてしまう。また他の効果的な解決方法としては、極薄ＳＯＩ層の完全反転化（特許文献１あるいは特許文献２）もＤＩＢＬの抑制に効果的であることから、ＳＯＩ層をバルクＭＯＳＦＥＴの反転層よりも薄くすることが考えられる。
【０００４】
しかしながら、完全反転化したＳＯＩ  ＭＯＳＦＥＴにおいてはソース領域とドレイン領域のシート抵抗を減少させるのは難しいという問題を有している。また、完全反転型ＳＯＩ  ＭＯＳＦＥＴとするには非常に薄いＳＯＩ層を作製する必要があり、そのような極薄ＳＯＩ層基板を得るのは困難であり、特許文献２に示すような複雑な製造プロセスも必要となり、実用化するのは難しい。
【０００５】
また、ボディー内のキャリアが強いドレイン電界により加速された結果、電離衝突を起こし、余剰キャリアを雪崩的に大量に発生させる、いわゆる「インパクトイオン化現象」によって生じた余剰キャリアがボディー領域に溜まり、ボディー領域の電位が変動することによりトランジスタの電流特性が急激に増加してしまい、ゲート制御電極で制御できなくなってしまう現象であるキンク効果が発生してしまうという問題も有している。
【特許文献１】特開平１１−２８４２０１
【特許文献２】特開２００２−２３１９５０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、この出願の発明は、以上のとおりの事情に鑑みてなされたものであり、従来技術の問題点を解消し、ＳＯＩ層またはＢＯＸ層の厚さを従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴと同様の厚さとした状態で、ＢＯＸ層をドレイン電界が通り抜けることにより発生する短チャネル効果を劇的に抑制でき、さらにキンク効果を抑制することのできる完全空乏型ＳＯＩ  ＭＯＳＦＥＴを提供することを課題としている。
【課題を解決するための手段】
【０００７】
この出願の発明は、上記の課題を解決するものとして、まず第１には、シリコン基板上に埋込酸化膜層が形成され、その埋込酸化膜層上にシリコン薄膜からなり、ｎ+ソース領域とｎ+ドレイン領域とその間に完全空乏化されたｐ-ボディー領域とを有するＳＯＩ層が形成され、ｐ-ボディー領域上において酸化膜を介してゲート電極が形成され、かつ、ｎ+ソース領域とｎ+ドレイン領域の上にそれぞれソース電極とドレイン電極が形成されており、ｎ+ソース領域からｐ-ボディー領域を通ってｎ+ドレイン領域へ移動するキャリアに対しゲート電極によりｐ-ボディー領域中のキャリアの移動の制御を行う完全空乏型ＳＯＩ  ＭＯＳＦＥＴであって、ｐ+領域が、ｎ+ソース領域およびｎ+ドレイン領域の少なくともいずれか一方と埋込酸化膜層の間から、ｎ+ソース領域およびｎ+ドレイン領域の少なくともいずれか一方のｐ-ボディー領域側とは反対側の隣接部分に亘って、Ｌ字状に形成されていることを特徴とする完全空乏型ＳＯＩ  ＭＯＳＦＥＴを提供する。
【０００８】
第２には、第１の発明において、ｎ+ソース領域およびｎ+ドレイン領域の両領域側においてｐ+領域が形成されていることを特徴とする完全空乏型ＳＯＩ  ＭＯＳＦＥＴを提供する。
【０００９】
この出願の発明は、第３には、シリコン基板上に埋込酸化膜層が形成され、その埋込酸化膜層上にシリコン薄膜からなり、ｐ+ソース領域とｐ+ドレイン領域とその間に完全空乏化されたｎ-ボディー領域とを有するＳＯＩ層が形成され、ｎ-ボディー領域上に酸化膜を介してゲート電極が形成され、かつｐ+ソース領域およびｐ+ドレイン領域の上にそれぞれソース電極とドレイン電極が形成されており、ｐ+ソース領域からｎ-ボディー領域を通ってｐ+ドレイン領域へ移動するキャリアに対しゲート電極によりｎ-ボディー領域中のキャリアの制御を行う完全空乏型ＳＯＩ  ＭＯＳＦＥＴにおいて、ｎ+領域が、ｐ+ソース領域およびｐ+ドレイン領域の少なくともいずれか一方と埋込酸化膜層の間から、ｐ+ソース領域およびｐ+ドレイン領域の少なくともいずれか一方のｎ-ボディー領域側とは反対側の隣接部分に亘って、Ｌ字状に形成されていることを特徴とする完全空乏型ＳＯＩ  ＭＯＳＦＥＴを提供する。
【００１０】
第４には、第３の発明において、ｐ+ソース領域およびｐ+ドレイン領域の両領域側においてｎ+領域が形成されていることを特徴とする完全空乏型ＳＯＩ  ＭＯＳＦＥＴを提供する。
【発明の効果】
【００１１】
上記第１の発明によれば、ＳＯＩ層またはＢＯＸ層の厚さを従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴと同様の厚さとした状態で、ＢＯＸ層をドレイン電界が通り抜けることにより発生する短チャネル効果を劇的に抑制でき、さらにキンク効果を抑制することのできる完全空乏型ＳＯＩ  ＭＯＳＦＥＴとすることができる。
【００１２】
第２の発明によれば、第１の発明と同様の効果が得られるとともに、さらに短チャネル効果を抑制でき、かつキンク効果を抑制することができる。
【００１３】
第３の発明によれば、ＳＯＩ層またはＢＯＸ層の厚さを従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴと同様の厚さとした状態で、ＢＯＸ層をドレイン電界が通り抜けることにより発生する短チャネル効果を劇的に抑制でき、さらにキンク効果を抑制することのできる完全空乏型ＳＯＩ  ＭＯＳＦＥＴとすることができる。
【００１４】
第４の発明によれば、第３の発明と同様の効果が得られるとともに、さらに短チャネル効果を抑制でき、かつキンク効果を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
この出願の発明は上記のとおりの特徴をもつものであるが、以下にその実施の形態について説明する。
もちろん、この発明は以下の例に限定されるものではなく、細部については様々な態様が可能であることは言うまでもない。
【００１６】
この出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴは、シリコン基板上にＢＯＸ層（埋込酸化膜層）が形成され、そのＢＯＸ層上にシリコン薄膜からなりｎ+ソース領域とｎ+ドレイン領域とその間に完全空乏化されたｐ-ボディー領域とを有するＳＯＩ層が形成され、ｐ-ボディー領域上において酸化膜を介してゲート電極が形成され、かつｎ+ソース領域とｎ+ドレイン領域の上にそれぞれソース電極とドレイン電極が形成され、ゲート電極によりボディー領域中のキャリアの制御を行うものであって、ｐ+領域が、ｎ+ソース領域およびｎ+ドレイン領域の少なくともいずれか一方と埋込酸化膜層の間から、ｎ+ソース領域およびｎ+ドレイン領域の少なくともいずれか一方のｐ-ボディー領域側とは反対側の隣接部分に亘って、Ｌ字状に形成されていることを大きな特徴としている。
【００１７】
このようにすることによって、ＳＯＩ層またはＢＯＸ層の厚さを、従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴと同様の厚さとした状態で、ＢＯＸ層をドレイン電界が通り抜けることにより発生する短チャネル効果を劇的に抑制でき、さらにキンク効果を抑制することのできる完全空乏型ＳＯＩ  ＭＯＳＦＥＴとすることができるのである。
【００１８】
次に、この出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの構造の一実施形態を、従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの構造とともに図１に示す。
【００１９】
図１（ａ）は従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）の断面図であり、シリコン基板（１）上にＢＯＸ層（２）を有し、そのＢＯＸ層（２）上に、シリコン薄膜からなりｎ+ソース領域（３）とｎ+ドレイン領域（４）とその間に完全空乏化されたｐ-ボディー領域（５）とを有するＳＯＩ層（６）が形成され、かつｎ+ソース領域（３）とｎ+ドレイン領域（４）の上にそれぞれソース電極（７）とドレイン電極（８）が形成されており、さらにｐ-ボディー領域（５）上において酸化膜としてのＦＯＸ（フロント酸化膜：front Oxide）（９）を介してゲート電極（１０）が形成されているものである。
【００２０】
一方、図１（ｂ）と（ｃ）はこの出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの一例である２つのタイプのタイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）およびタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）であり、タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）は、図１（ａ）の従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）と同様にＳＯＩ層（６）においてｎ+ソース領域（３）、ｐ-ボディー領域（５）およびｎ+ドレイン領域（４）を有しているが、タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）においては、図１（ｂ）に示すように、ｐ+領域（１３Ａ）が、ｎ+ソース領域（３）とＢＯＸ層（２）の間からｎ+ソース領域（３）のｐ-ボディー領域（５）側とは反対側の隣接部分に亘って、Ｌ字状に形成されていることを大きな特徴としている。
【００２１】
タイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）も図１（ａ）の従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）と同様にＳＯＩ層（６）においてｎ+ソース領域（３）、ｐ-ボディー領域（５）およびｎ+ドレイン領域（４）を有しているが、タイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）においては、図１（ｃ）に示すように、ｎ+ソース領域（３）およびｎ+ドレイン領域（４）の両領域側においてｐ+領域（１３Ｂ）、（１３Ｃ）が形成されており、この場合も上記の場合と同様にｐ+領域（１３Ｂ）、（１３Ｃ）が、それぞれｎ+ソース領域（３）とＢＯＸ層（２）の間およびｎ+ドレイン領域（４）とＢＯＸ層（２）の間からｎ+ソース領域（３）およびｎ+ドレイン領域（４）のｐ-ボディー領域（５）側とは反対側の隣接部分に亘ってＬ字状に形成されていることを大きな特徴としている。
【００２２】
図１（ｂ）のタイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）および（ｃ）のタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）のｎ+ソース領域（３）の下から隣接部分にかけて形成されたＬ字状のｐ+領域（１３Ａ）および（１３Ｂ）は以下の２つの役割を果たす。
【００２３】
１つはＳＯＩ（６）／ＢＯＸ層（２）界面に発生する、短チャネル効果の原因となるＤＩＢＬの抑制である。従来の構造の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）中のドレイン電界はＢＯＸ層（２）を簡単に通過して完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）のｎ+ソース領域（３）の近くにＤＩＢＬを形成する。
【００２４】
一方、この出願の発明のタイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）およびタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）においては、ＳＯＩ（６）／ＢＯＸ層（２）界面のｎ+ソース領域（３）の端部近くの電気的ポテンシャルが、ｎ+ソース領域（３）の下あるいは隣接部分にあるｐ+領域（１３Ａ）あるいはｐ+領域（１３Ｂ）により低下する場合、ドレイン電圧がｎ+ソース領域（３）およびｐ+領域（１３Ａ）（ｐ+領域（１３Ｂ））の間のビルト・イン・ポテンシャルよりも低ければ、ドレイン電界は結果的にｐ-ボディー領域（５）に届かなくなるのであり、ｐ+領域（１３Ａ）（（１３Ｂ））がもともとｎ+ソース領域（３）よりポテンシャル（電位）が低いため、ｎ+ドレイン領域（４）からのドレイン電界がそのｐ+領域（１３Ａ）（（１３Ｂ））近傍（ソース端部）を避けるようにＢＯＸ（２）中を回り込み、結果としてｐ-ボディー領域（５）にドレイン効果が到達せず、ドレイン電界によるＤＩＢＬが抑制されるのである。
【００２５】
また、タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）およびタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）のｎ+ソース領域（３）の下から隣接部分にかけて形成されたＬ字状のｐ+領域（１３Ａ）あるいはｐ+領域（１３Ｂ）の他の役割は、衝突イオン化により発生し、ｐ-ボディー領域（５）に蓄積される正孔がｎ+ソース領域（３）の下のｐ+領域（１３Ａ）あるいはｐ+領域（１３Ｂ）に引き込まれることから、キンク効果を抑制できることである。とくにｎ+ソース領域（４）のｐ-ボディー領域（５）側とは反対側の隣接部分におけるｐ+領域（１３Ａ）（あるいは（１３Ｂ））があることにより、キンク効果の原因であるｐ-ボディー領域（５）に溜まった余剰キャリアをソース電極（７）に引き抜くことができるのである。
【００２６】
一方、タイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）においてｎ+ドレイン領域（４）下から隣接部分にかけて形成されたＬ字状のｐ+領域（１３Ｃ）の役割はＤＩＢＬの抑制を促進することである。すなわちドレイン電界がｎ+ドレイン領域（４）内のｐ+領域（１３Ｃ）によりＢＯＸ中に入り込む前に遮蔽されることで、そのドレイン電界はＢＯＸ層（２）を通過することができなくなり、結果的にＳＯＩ（６）／ＢＯＸ層（２）の界面のＤＩＢＬは結果的に完全に抑えられるのである。
【００２７】
なお、上記の場合はソース領域およびドレイン領域がｎ+ソース領域およびｎ+ドレイン領域からなるｎチャネル型の完全空乏型ＳＯＩ  ＭＯＳＦＥＴについて示しているが、ｐチャネル型の完全空乏型ＳＯＩ−ＭＯＳＦＴについても同様のことが言える。
【００２８】
すなわちシリコン基板上に埋込酸化膜層が形成され、その埋込酸化膜層上にシリコン薄膜からなり、ｐ+ソース領域とｐ+ドレイン領域とその間に完全空乏化されたｎ-ボディー領域とを有するＳＯＩ層が形成され、ｎ-ボディー領域上に酸化膜を介してゲート電極が形成され、かつｐ+ソース領域およびｐ+ドレイン領域の上にそれぞれソース電極とドレイン電極が形成されており、ｐ+ソース領域からｎ-ボディー領域を通ってｐ+ドレイン領域へ移動するキャリアに対しゲート電極によりｎ-ボディー領域中のキャリアの制御を行う完全空乏型ＳＯＩ  ＭＯＳＦＥＴにおいて、ｎ+領域が、ｐ+ソース領域およびｐ+ドレイン領域の少なくともいずれか一方と埋込酸化膜層の間から、ｐ+ソース領域およびｐ+ドレイン領域の少なくともいずれか一方のｎ-ボディー領域側とは反対側の隣接部分に亘って、Ｌ字状に形成することができ、そのｐチャネル型完全空乏型ＳＯＩ  ＭＯＳＦＥＴは、ＢＯＸ層をドレイン電界が通り抜けることにより発生する短チャネル効果を劇的に抑制でき、さらにキンク効果を抑制することのできるのである。
【００２９】
以下、添付した図面に沿って実施例を示し、この出願の発明の実施の形態についてさらに詳しく説明する。
【実施例】
【００３０】
＜実施例１＞
＜ＣＡＤＤＥＴＨのシミュレーション＞
従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴと比べたときの、この出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの利点に関し、ＣＡＤＤＥＴＨのデバイスシミュレータによりＢＯＸ層を通過するドレイン電界についてシミュレートした結果を図２（ａ）〜（ｃ）に示す。図２（ａ）、（ｂ）および（ｃ）にそれぞれ図１（ａ）〜（ｃ）の従来型の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）、タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）およびタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）の等位ポテンシャル曲線を示す。ゲート長は０．１μｍであって、ドレイン電圧Ｖdsは０．５Ｖであり、ゲート電圧Ｖgsは−０．５Ｖである。図２（ａ）〜（ｃ）を比較すると等位ポテンシャル曲線は全く異なることがわかる。ｎ+ドレイン領域（４）からの電界は図２（ａ）〜（ｃ）において実線および矢印で示されているが、図２（ａ）では矢印により示されているようにドレイン電界はＢＯＸ（２）内を通過し、ｐ-ボディー領域（５）内のソース端部（１４）に到達する。そしてその結果、ＳＯＩ（６）／ＢＯＸ層（２）界面にＤＩＢＬを引き起こしている。
【００３１】
一方図２（ｂ）においては、ＢＯＸ（２）内のドレイン電界はＳＯＩ（６）／ＢＯＸ層（２）界面におけるｎ+ソース領域（３）のソース端部から離れ、ドレイン電界がｐ-ボディー領域（５）に到達せず、また図２（ｃ）においては、ドレイン電界はｎ+ドレイン領域（４）のｐ+領域（１３Ｃ）によってシールドされ、ＢＯＸ層（２）を通過できなくなっている。
【００３２】
図１（ａ）〜（ｃ）の従来型の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）、タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）およびタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）におけるＤＩＢＬを明確にするため、ｐ-ボディー領域内のチャネルに沿ったポテンシャルを図３（ａ）〜（ｃ）に示す。図３（ａ）は従来型の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）のグラフであり、ＤＩＢＬはＳＯＩ（６）／ＢＯＸ層（２）界面（図３（ａ）中の点線）において発生し、図３（ｂ）および（ｃ）はＳＯＩ（６）／ＢＯＸ層（２）界面（図３（ｂ）、（ｃ）中の点線）のポテンシャルがｎ+ソース領域（３）とｎ+ドレイン領域（４）の少なくともいずれか１つの端部で低下している（図３（ｂ）および（ｃ）中において０．０Ｖとなっている）。そして結果的にＳＯＩ（６）／ＢＯＸ層（２）界面におけるＤＩＢＬが抑制されていることがわかる。なお、図３中の実線はＦＯＸ（９）／ＳＯＩ（６）界面におけるポテンシャルを示している。
【００３３】
その結果、図４および図５に示すように、ＳＯＩ  ＭＯＳＦＥＴ（１１）、（１２）は、タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）とタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）の両方において従来型の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）と比較して短チャネル効果は抑制されているのがわかる。なお図４においてはゲート長Ｌgが０．１μｍのときと１．０μｍのときのゲート電圧Ｖgsと規格化ドレイン電流Ｉdsの関係を示している。
【００３４】
すなわち図４においては、従来型の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）ではトランジスタがオフ時のリーク電流が長チャネル時（Ｌg＝１．０μｍ）では抑えられているが、短チャネル時（Ｌg＝０．１μｍ）ではかなり増大している（いわゆる短チャネル効果）のに対して、タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）ではｐ+領域（１３Ａ）をｎ+ソース領域（３）の下から隣接部分に亘って挿入したことにより、短チャネル時でもリーク電流が抑制され、またタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）ではｐ+領域（１３Ｃ）をさらにｎ+ドレイン領域（４）の下から隣接部分に亘る部分にも挿入したことによりリーク電流がより効果的に抑制されていることを示している。
【００３５】
また図５においては、図４で上述した従来のトランジスタにおける短チャネル時のリーク電流の増大はドランジスタの閾値電圧の低下を意味する。これを閾値電圧のチャネル長依存性として示したのが図５であって、従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）においては、この閾値電圧がチャネル長に対して変化する（揺らぐ）ロール・オフ現象が発生している。その原因は、トランジスタが短チャネル化した時にゲート制御電極で制御しきれないリーク電流が生じてしまうためである。これが大きいことは、トランジスタにとって好ましくないリーク電流が大きいことを意味するとともに、トランジスタ製造時に必ず生じるチャネル長の製造ばらつきに対して閾値電圧も大きくばらついてしまい、集積回路に適さないことを意味している。
【００３６】
一方で、この出願の発明のタイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）とタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）の場合、図５にこのロール・オフ現象が抑えられていることが示されており、これは図４においてタイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）、タイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）になるにつれて短チャネル時のリーク電流が抑制されていくことに対応している。
【００３７】
図４に示すように完全空乏型ＳＯＩ  ＭＯＳＦＥＴの中でさえ、キャパシタンスを減少させるためにＢＯＸを薄くない状態としておくと電流リークは無視することはできないが、タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）とタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）ではリーク電流は抑制されている。したがってタイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）とタイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１２）のデバイスにおいて、閾値電圧Ｖthのロール・オフがディープサブミクロン領域で抑制されているのである。
【００３８】
そして、図６においては従来型の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）、タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）のドレイン電圧Ｖdsとドレイン電流Ｉdsの関係を示しているが、図６によりｎ+ソース領域（３）の下のｐ+領域（１３Ａ）によりキンク効果が抑制されていることがわかる。なお図６においては、ゲート長Ｌgが１．０μｍ、ゲート電圧Ｖgsが０．５Ｖである。
【００３９】
ＭＯＳＦＥＴではある程度の以上のドレイン電圧に対してドレイン電流が飽和するのが基本特性であるが、強いドレイン電界によってインパクトイオン化が生じると余剰キャリアが発生し、ドレイン電流が雪崩的に急増し、キンク効果が発生するが、図６に示すように、従来型の完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（６１）ではドレイン電圧約２Ｖからドレイン電流が急増する現象がみられ、それがキンク効果の発生を意味している。一方、タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ（１１）ではそれが抑制、すなわちドレイン電流がほぼ飽和していることがわかる。
【００４０】
以上より、この出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴとして、ｎ+ソース領域とｎ+ドレイン領域の少なくともいずれか一方に、ｐ+領域を追加した新しい完全空乏型ＳＯＩ  ＭＯＳＦＥＴ構造が提供されており、この利点はデバイスシミュレータにより示されている。
【００４１】
またこの出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴはドレイン電圧をｎ+ソース領域とｐ+領域間の組込み電圧よりも大きくすることなく、またＳＯＩ層またはＢＯＸ層の厚さを従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴと同様の厚さとした状態でディープサブミクロンＳＯＩ  ＭＯＳＦＥＴのＤＩＢＬおよびキンク効果を大幅に抑制し、その結果ソースとドレインのシート抵抗の増加を防ぐことができるのである。
【産業上の利用可能性】
【００４２】
以上詳しく説明したとおり、この出願の発明によって、ＳＯＩ層またはＢＯＸ層の厚さを従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴと同様の厚さとした状態で、ＢＯＸ層をドレイン電界が通り抜けることにより発生する短チャネル効果を劇的に抑制でき、さらにキンク効果を抑制することのできる、新しい完全空乏型ＳＯＩ  ＭＯＳＦＥＴが提供される。
【図面の簡単な説明】
【００４３】
【図１】（ａ）  従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの構造を例示した断面図である。
【００４４】
（ｂ）  この出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの一実施形態を例示した断面図である。
【００４５】
（ｃ）  この出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの他の実施形態を例示した断面図である。
【図２】（ａ）  従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの等位ポテンシャル曲線を例示したシミュレーション結果である。
【００４６】
（ｂ）  この出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの一実施形態の等位ポテンシャル曲線を例示したシミュレーション結果である。
【００４７】
（ｃ）  この出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの他の実施形態の等位ポテンシャル曲線を例示したシミュレーション結果である。
【図３】（ａ）  従来の完全空乏型ＳＯＩ  ＭＯＳＦＥＴのポテンシャルプロファイルの結果を示すグラフである。
【００４８】
（ｂ）  この出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの一実施形態のポテンシャルプロファイルの結果を示すグラフである。
【００４９】
（ｃ）  この出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴの他の実施形態のポテンシャルプロファイルの結果を示すグラフである。
【図４】従来およびこの出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴのドレイン電流とゲート電圧のＩ−Ｖ特性を示すグラフである。
【図５】従来およびこの出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴのスレショルド電圧とゲート長のＶth−Ｌg特性を示すグラフである。
【図６】従来およびこの出願の発明の完全空乏型ＳＯＩ  ＭＯＳＦＥＴのドレイン電流／ドレイン電圧の関係を示すグラフである。
【符号の説明】
【００５０】
１  シリコン基板
２  ＢＯＸ層（埋込酸化膜層）
３  ｎ+ソース領域
４  ｎ+ドレイン領域
５  ｐ-領域
６  ＳＯＩ層
７  ｎ+ソース電極
８  ｎ+ドレイン電極
９  ｎ+ソース領域
１０  ｎ+ドレイン領域
１１  タイプＡ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ
１２  タイプＢ完全空乏型ＳＯＩ  ＭＯＳＦＥＴ
１３Ａ、１３Ｂ、１３Ｃ  ｐ+領域
１４  ソース端部
【図１】
2005150402.tif 000003
【図２】
2005150402.tif 000004
【図３】
2005150402.tif 000005
【図４】
2005150402.tif 000006
【図５】
2005150402.tif 000007
【図６】
2005150402.tif 000008