(57)【要約】  【課題】電源電圧のＩＲドロップによる内部回路の動作不良を改善することができる半導体装置およびその設計方法を提供する。  【解決手段】本発明の半導体装置は、電圧の異なる複数種類の電源ラインを備える。各々の内部回路の内部電源ラインは、それぞれ電圧の異なる複数種類の電源ラインのうちのいずれか１つの電源ラインとビアを介して接続されている。【選択図】図２
2005150338.tif 000002
【特許請求の範囲】
【請求項１】
電圧の異なる複数種類の電源ラインを備える半導体装置であって、
各々の内部回路は内部電源ラインを備え、各々の前記内部回路の内部電源ラインは、それぞれ前記電圧の異なる複数種類の電源ラインのうちのいずれか１つの電源ラインとビアを介して接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置の設計方法であって、
コア領域内に各々の前記内部回路を配置し、全ての前記内部回路の内部電源ラインを、前記電圧の異なる複数種類の電源ラインのうちの同じ電圧の１つの電源ラインに接続した状態でＩＲドロップの解析を行い、前記ＩＲドロップの解析結果に応じて、前記内部回路における電源の電圧降下が大きい場合には当該内部回路の内部電源ラインを電圧の高い電源ラインと接続し、電圧降下が小さい場合には電圧の低い電源ラインと接続するように変更し、また必要に応じて前記電源ラインの電圧調整も行い、再度ＩＲドロップの解析を行うことを、一定の基準を満足するまで繰り返し行うことを特徴とする半導体装置の設計方法。
【請求項３】
請求項１に記載の半導体装置の設計方法であって、
コア領域内に各々の前記内部回路を配置し、全ての前記内部回路の内部電源ラインを、前記電圧の異なる複数種類の電源ラインのうちの同じ電圧の１つの電源ラインに接続した状態で、各々の前記内部回路について、電源電圧のＩＲドロップを考慮したセルライブラリを用いてタイミング解析を行い、前記タイミング解析の結果に応じて、タイミングを満たせない内部回路の内部電源ラインを電圧の高い電源ラインと接続し、タイミングに余裕のある内部回路の内部電源ラインを電圧の低い電源ラインと接続するように変更することを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧の異なる複数種類の電源ラインを備える半導体装置およびその設計方法に関するものである。
【背景技術】
【０００２】
図３は、従来の半導体装置のチップ内部のレイアウトを表す一例の概略図である。同図に示す半導体装置４０において、半導体チップ４２は、ユーザ回路が配置される中央部のコア領域４４と、外部装置との接続用の外周部のＩ／Ｏ（入出力）領域４６とによって構成されている。コア領域４４には、内部回路として、セル（トランジスタ）や、メモリなどのセルブロックが配置され、Ｉ／Ｏ領域４６には、各種の信号用Ｉ／Ｏセルや、電源供給用Ｉ／Ｏセル、グランド供給用Ｉ／Ｏセルなどが配置されている。
【０００３】
従来の半導体装置４０では、チップ外部から、電源供給用Ｉ／Ｏセルを介して単一電圧の電源が供給される。図示例の場合、半導体チップ４２の各辺に１つずつ電源供給用Ｉ／Ｏセル４８が配置されており、合計４つの電源供給用Ｉ／Ｏセル４８を介して１．８Ｖの電源が供給されている。また、半導体チップ４２の各辺に１つずつ、電源供給用Ｉ／Ｏセル４８に隣接してグランド供給用Ｉ／Ｏセル５２が配置されており、合計４つのグランド供給用Ｉ／Ｏセル５２を介して０Ｖのグランドが供給されている。
【０００４】
各電源供給用Ｉ／Ｏセル４８および各グランド供給用Ｉ／Ｏセル５２を介して供給される電源およびグランドは、それぞれコア領域４４内に形成されている電源ライン５０およびグランドライン５４に接続されている。電源ライン５０およびグランドライン５４は、コア領域４４内においてメッシュ状に張り巡らされており、この電源ライン５０およびグランドライン５４を介してコア領域４４内部に配置されている各セルおよび各セルブロックに電源およびグランドが供給される。
【０００５】
このため、チップ外部から各電源供給用Ｉ／Ｏセル４８を介して供給される電源の電圧は、コア領域４４の外周部から中央部に近づくにつれ、電流量（電流Ｉ）と電源ラインの長さ（抵抗Ｒ）に応じて次第に降下（ＩＲドロップ）し、コア領域４４の外周部と中央部とでは、その電位に差が生じる。例えば、図３に示す例では、チップ外部から供給される電源の電圧は１．８Ｖであるが、コア領域４４の外周部から中央部に近づくにつれて、図中楕円枠線で概念的に示すように、１．７６Ｖ，１．７２Ｖ，１．６８Ｖ，１．６４Ｖというように次第に降下する。
【０００６】
供給される電圧の差が大きい場合には、たとえ同じセルであっても、コア領域４４の中央部に配置されたセルと外周部に配置されたセルとでは、その動作に違いが発生し、内部回路の動作不良につながる可能性がある。一般的な回路シミュレータでは、半導体装置４０に供給される電源の電圧は常に同じであるとしてシミュレーションが行われる。このため、シミュレーションでは問題なく動作しているとしても、実際の半導体装置では動作不良が発生する場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、前記従来技術に基づく問題点を解消し、電源電圧のＩＲドロップによる内部回路の動作不良を改善することができる半導体装置およびその設計方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、電圧の異なる複数種類の電源ラインを備える半導体装置であって、
各々の内部回路は内部電源ラインを備え、各々の前記内部回路の内部電源ラインは、それぞれ前記電圧の異なる複数種類の電源ラインのうちのいずれか１つの電源ラインとビアを介して接続されていることを特徴とする半導体装置を提供するものである。
【０００９】
また、本発明は、上記に記載の半導体装置の設計方法であって、
コア領域内に各々の前記内部回路を配置し、全ての前記内部回路の内部電源ラインを、前記電圧の異なる複数種類の電源ラインのうちの同じ電圧の１つの電源ラインに接続した状態でＩＲドロップの解析を行い、前記ＩＲドロップの解析結果に応じて、前記内部回路における電源の電圧降下が大きい場合には当該内部回路の内部電源ラインを電圧の高い電源ラインと接続し、電圧降下が小さい場合には電圧の低い電源ラインと接続するように変更し、また必要に応じて前記電源ラインの電圧調整も行い、再度ＩＲドロップの解析を行うことを、一定の基準を満足するまで繰り返し行うことを特徴とする半導体装置の設計方法を提供する。
【００１０】
また、本発明は、上記に記載の半導体装置の設計方法であって、
コア領域内に各々の前記内部回路を配置し、全ての前記内部回路の内部電源ラインを、前記電圧の異なる複数種類の電源ラインのうちの同じ電圧の１つの電源ラインに接続した状態で、各々の前記内部回路について、電源電圧のＩＲドロップを考慮したセルライブラリを用いてタイミング解析を行い、前記タイミング解析の結果に応じて、タイミングを満たせない内部回路の内部電源ラインを電圧の高い電源ラインと接続し、タイミングに余裕のある内部回路の内部電源ラインを電圧の低い電源ラインと接続するように変更することを特徴とする半導体装置の設計方法を提供する。
【発明の効果】
【００１１】
本発明によれば、各々の内部回路における電源電圧の差を小さくすることができるため、電源ラインにおける電圧降下による動作不良が発生するのを防止することができる。また、本発明によれば、タイミングを満たせない内部回路は、その内部電源ラインを高い電圧の電源ラインに接続することでタイミングを満たせるようにすることができ、従って、動作不良が発生するのを防止することができる。また、タイミングに余裕のある内部回路では、その内部電源ラインを低い電圧の電源ラインに接続することで消費電力を削減することができる。
【発明を実施するための最良の形態】
【００１２】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置およびその設計方法を詳細に説明する。
【００１３】
図１は、本発明の半導体装置のチップ内部のレイアウトを表す一実施形態の概略図である。同図に示す本実施形態の半導体装置１０において、半導体チップ１２は、図３に示す従来の半導体装置４０の場合と同様に、中央部のコア領域１４と、外周部のＩ／Ｏ領域１６とによって構成されている。コア領域１４には、セルやセルブロックなどの各種の内部回路が配置され、Ｉ／Ｏ領域１６には、各種の信号用Ｉ／Ｏセルや、電源供給用Ｉ／Ｏセル、グランド供給用Ｉ／Ｏセルなどが配置されている。
【００１４】
半導体装置１０には、チップ外部から、電圧の異なる複数種類の電源が供給される。本実施形態の場合、半導体チップ１２の各辺に６個ずつ、合計２４個の電源供給用Ｉ／Ｏセル１８が配置されている。各辺に配置されている６個の電源供給用Ｉ／Ｏセル１８は、それぞれ２．００Ｖ，１．９６Ｖ，１．９２Ｖ，１．８８Ｖ，１．８４Ｖ，１．８０Ｖの電源を供給するためのもので、各電圧の電源は、各辺に配置されている合計４個の電源供給用Ｉ／Ｏセル１８を介して供給される。
【００１５】
各電源供給用Ｉ／Ｏセル１８を介して供給される各電圧の電源は、コア領域１４に形成されている各電圧用の電源ライン２０に接続されている。各電圧用の電源ライン２０は、上記２．００Ｖ，１．９６Ｖ，１．９２Ｖ，１．８８Ｖ，１．８４Ｖ，１．８０Ｖ用の電源ラインが並列に配置され、コア領域１４内においてメッシュ状に張り巡らされている。この各電圧用の６本の電源ライン２０を介して、コア領域１４内部に配置されている各セルおよび各セルブロックに各電圧の電源が供給される。
【００１６】
なお、グランド供給用Ｉ／Ｏセル２２およびグランドライン２４の構成は、図３に示す従来の半導体装置４０の場合と同様であるから、その説明は省略する。またグランド供給用Ｉ／Ｏセル２２とグランドライン２４についても、電源供給の場合と同様に複数の電圧を供給することがあるが、電源をグランドに置き換えただけで同じであるため、その説明は省略する。
【００１７】
図２（ａ）は、本発明の半導体装置で用いられるセルの一実施形態の部分拡大図、図２（ｂ）は、同図（ａ）に示すセルの部分拡大図である。同図に示すセル２６は、セル内部で図中上下方向に延在し、互いに並列に配置された内部電源ライン２８と、内部グランドライン３０とを備えている。一方、コア領域１４内に張り巡らされた電源ライン２０およびグランドライン２４は、セル２６の内部電源ライン２８および内部グランドライン３０と直交するように図中左右方向に延在し、互いに並列に配置されている。
【００１８】
ここで、セル２６の内部電源ライン２８および内部グランドライン３０は比較的下層のメタル配線によって形成され、コア領域１４内に張り巡らされた電源ライン２０およびグランドライン２４は、セル２６の内部電源ライン２８および内部グランドライン３０よりも上層のメタル配線によって形成されている。
【００１９】
セル２６の内部電源ライン２８は、コア領域１４内に張り巡らされた６本の電源ライン２０のうちの任意の電源ラインとビアを介して接続することが可能に構成されている。図２（ｂ）に示す例では、セル２６の内部電源ライン２８は、コア領域１４内に張り巡らされた１．８４Ｖの電源ライン２０とビア３２を介して接続されている。また、セル２６の内部グランドライン３０は、コア領域１４内に張り巡らされたグランドライン２４とビア３４を介して接続されている。
【００２０】
次に、本発明の半導体装置の設計方法に従って、本発明の半導体装置を設計する場合の各工程を説明する。
【００２１】
本発明の半導体装置を設計するに際しては、まず、内部回路となるセルやセルブロックをコア領域１４内に配置し、全てのセルおよびセルブロックの内部電源ライン２８を、コア領域１４内に張り巡らされた各電圧の電源ライン２０のうちの１つの電源ラインに接続する（ステップ１）。すなわち、全てのセルおよびセルブロックの内部電源ライン２８を単一の電圧に接続する。例えば、全てのセルおよびセルブロックの内部電源ライン２８を、コア領域１４内に張り巡らされた１．８８Ｖの電源ライン２０に接続する。
【００２２】
続いて、上記の状態でＩＲドロップの解析を行い、各セルおよび各セルブロックの内部の電源電圧の分布に従って、電圧降下が大きい領域のセルおよびセルブロックの内部電源ライン２８を、電圧の高い電源ライン２０と接続するように変更し、逆に電圧降下が小さい領域のセルおよびセルブロックの内部電源ライン２８を、電圧の低い電源ライン２０と接続するように変更する（ステップ２）。例えば、電圧降下が大きいセルの内部電源ライン２８を１．９２Ｖの電源ライン２０に接続し、電圧降下が小さいセルの内部電源ライン２８を１．８４Ｖの電源ライン２０に接続し直す。なお、必要に応じて電源ライン２０の電圧調整を行っても良い。
【００２３】
その後、上記の状態で再度ＩＲドロップの解析を行い、同様に各セルおよび各セルブロックの内部の電源電圧の分布に従って、内部電源ライン２８と電源ライン２０との間の接続を変更することを、ある一定の基準を満足するまで繰り返し行う（ステップ３）。ここで、一定の基準とは、例えば全領域のセルおよびセルブロックの内部の電源電圧の差を３％以内とするというように、上記ステップ２および３の繰り返しを収束させるための条件であり、必要に応じて適宜決定されるものである。
【００２４】
上記一定の基準を満足するように内部電源ライン２８と電源ライン２０との間が接続された半導体装置では、各領域のセルおよびセルブロックの内部の電源電圧の差を小さくすることができる。図１に示す例では、例えばコア領域１４の外周部の各セルおよびセルブロックに供給される電源の内部電圧を１．８０Ｖとし、楕円枠線で概念的に示すように、コア領域１４の中央部の各セルおよびセルブロックに供給される電源の内部電圧を１．７８Ｖとすることができる。このため、電源ライン２０における電圧降下による動作不良が発生するのを防止することができる。
【００２５】
また、上記ステップ２として、ＩＲドロップの解析を行う代わりに、各セルおよび各セルブロックについて、ＩＲドロップを考慮したセルライブラリを用いて各セルおよびセルブロックのタイミング解析を行い、タイミングを満たせないセルおよびセルブロックに対しては、内部電源ライン２８を、より高い電圧の電源ライン２０と接続するよう変更し、逆にタイミングに余裕のあるセルおよびセルブロックに対しては、内部電源ライン２８を、より低い電圧の電源ライン２０と接続するよう変更することも可能である。
【００２６】
これにより、タイミングを満たせないセルおよびセルブロックは、タイミングを満たせるようにすることができ、従って、動作不良が発生するのを防止することができ、タイミングに余裕のあるセルおよびセルブロックでは、消費電力を削減することができる。
【００２７】
なお、本発明は、上記実施形態に限定されるものではない。例えば、電圧の異なる複数種類の電源は、チップ外部から供給するのではなく、チップ外部から１種類の電圧の電源のみを供給し、チップ内部でこの電源の電圧を昇圧ないしは降圧して電圧の異なる複数種類の電源を発生してもよい。また、電圧の異なる電源の本数も限定されず、２本以上必要に応じて適宜決定すればよい。また、電源ラインをチップ内部にメッシュ状に形成することも必須要素ではなく、電源ラインの形状は必要に応じて自由に形成してもよい。
【００２８】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置およびその設計方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００２９】
【図１】本発明の半導体装置のチップ内部のレイアウトを表す一実施形態の概略図である。
【図２】（ａ）は、本発明の半導体装置で用いられるセルの一実施形態の部分拡大図、（ｂ）は、同図（ａ）に示すセルの部分拡大図である。
【図３】従来の半導体装置のチップ内部のレイアウトを表す一例の概略図である。
【符号の説明】
【００３０】
１０，４０  半導体装置
１２，４２  半導体チップ
１４，４４  コア領域
１６，４６  Ｉ／Ｏ領域
１８，４８  電源供給用Ｉ／Ｏセル
２０，５０  電源ライン
２２，５２  グランド供給用Ｉ／Ｏセル
２４，５４  グランドライン
２６  セル
２８  内部電源ライン
３０  内部グランドライン
３２，３４  ビア
【図１】
2005150338.tif 000003
【図２】
2005150338.tif 000004
【図３】
2005150338.tif 000005