(57)【要約】【課題】  薄膜トランジスタのポリシリコンアイランドの結晶粒がランダムに小さいために、キャリア移動度及びオン電流が低かった。【解決手段】  ガラス基板1上に基板カバー層２を介してアモルファスシリコン層３を形成する。アモルファスシリコン層３にレーザラインビームを照射し、ポリシリコンをレーザラインビームの端に対応するアモルファスシリコン層の部分からレーザラインビームの中央に対応するアモルファスシリコン層の部分へ成長させ、これにより、結晶粒がレーザラインビームの幅方向に伸長したポリシリコン層３’を得る。次いで、このポリシリコン層３’を薄膜トランジスタのポリシリコンアイランドにパターン化する。【選択図】  図２
2005150770.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板（１）と、
該絶縁基板上に形成された複数のポリシリコンアイランド（３’）と、
薄膜トランジスタ（Q1、Q2、Q3）及び該薄膜トランジスタ上に形成されたフォトダイオード（PD）を含む複数の画素とを具備し、前記各薄膜トランジスタが前記ポリシリコンアイランドの１つに形成されたソース領域（S）、チャネル領域（C）及びドレイン領域（D）を有し、
前記複数の画素のすべてを囲むように前記絶縁基板上に形成され、前記複数の画素のすべてに光が入射されたか否かを検出するための付加的フォトダイオード（１３０２a）と、
該付加的フォトダイオードと前記複数の画素のすべてとの間に接続され、前記付加的フォトダイオードとが前記複数の画素のすべてに光が入射されたことを検出したときにリセット信号（RST）を発生するリセット回路（１３０５）とを具備し、前記リセット信号より前記複数の画素のすべてのフォトダイオードをリセットするようにした画像入力装置。
【請求項２】
前記ポリシリコンアイランドの結晶粒が一方向に伸長し、前記薄膜トランジスタのソース領域（S）、チャネル領域（C）及びドレイン領域（D）が前記方向に平行に形成された請求項１に記載の画像入力装置。
【請求項３】
前記絶縁基板がガラス基板である請求項１に記載の画像入力装置。
【請求項４】
前記フォトダイオードがショットキーバリアダイオードである請求項１に記載の画像入力装置。
【請求項５】
前記フォトダイオードがPINダイオードである請求項１に記載の画像入力装置。
【請求項６】
前記付加的フォトダイオードがショットキーバリアダイオードである請求項１に記載の画像入力装置。
【請求項７】
前記付加的フォトダイオードがPINダイオードである請求項１に記載の画像入力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（TFT）、薄膜トランジスタの製造方法及び薄膜トランジスタを用いた装置に関する。
【背景技術】
【０００２】
一般に、薄膜トランジスタは水素化アモルファスシリコンTFT技術及びポリシリコンTFT技術によって製造されている。
【０００３】
水素化アモルファスシリコンTFT技術によれば、製造プロセス最高温度がたとえば３００℃と低いので、キャリア移動度は約１c m2/V・secと低い。
【０００４】
しかしながら、水素化アモルファスシリコンTFT技術を用いたアクティブ型液晶ディスプレイ装置（LCD）においては、水素アモルファスシリコンTFT技術によって製造された薄膜トランジスタを表示パネルの画素のスイッチング素子として用い、これらの薄膜トランジスタを液晶パネルの周辺に接続された集積回路装置のドライバによって駆動する。この結果、表示パネルはTAB(Tape Automated Bonding)プロセス、ワイヤボンディングプロセス等によって接続されるので、表示パネルとドライバとの接続ピッチが小さくなると、表示パネルをドライバに接続することは実際上困難となる。
【０００５】
他方、ポリシリコンTFT技術によれば、製造方法プロセス最高温度がたとえば１０００℃と高いので、キャリア移動度は約１００cm2/V・secと高くなる。たとえば、アモルファスシリコンをポリシリコンに変換する高いアニール温度を必要とする。また、ポリシリコンTFT技術によって製造された薄膜トランジスタをアクティブ型液晶ディスプレイ装置の表示パネルの画素のスイッチング素子として用いると、表示パネルを駆動するドライバも表示パネルの基板上に形成でき、この結果、水素化アモルファスシリコンTFT技術におけるTABボンディングプロセス、ワイヤボンディングプロセス等は不要となる。
【０００６】
ポリシリコンTFT技術においては、上述のごとく、製造プロセス最高温度が高いので、絶縁基板としては高融点の石英基板を用いなければならず、この結果、製造コストが高くなる。
【０００７】
製造コストを低くするために、つまり、アモルファスシリコンからポリシリコンへの変換温度を低くして低軟化点のガラス基板を採用するために、レーザ結晶化技術をポリシリコンTFT技術に組合せようになった。
【０００８】
従来のレーザ結晶/ポリシリコンTFT技術による薄膜トランジスタの製造方法を図14、図15、図16及び図１７を参照して説明する。
【０００９】
図１４は従来の薄膜トランジスタの断面図である。
【００１０】
図14において、１は低軟化点のガラス基板、２は酸化シリコンよりなる基板カバー層、3’はソース領域S、チャネル領域C及びドレイン領域Dを含むポリシリコンアイランドである。ポリシリコンアイランド３’はゲート絶縁層４−１，４−２に覆われている。尚、ゲート絶縁層４−１、４−２は一層でもよい。
【００１１】
また、ゲート絶縁層４−１、４−２上には、パターン化されたゲート電極層５−１，５−２が形成され、ゲート電極層５−１、５−２はパッシベーション層６によって覆われている。尚、ゲート電極層５−１，５−２も一層でもよい。
【００１２】
さらに、ゲート絶縁層４−１，４−２及びパッシベーション層６にコンタクトホールを開孔し、金属層７をコンタクトホールを埋めるように形成する。
【００１３】
図１４のポリシリコンアイランド３’は図１５のパルスレーザ照射装置によって形成される。
【００１４】
図１５において、パルスレーザ源２０１から発射されたレーザビームはミラー２０２，２０３、ビームホモジナイザ２０４及びミラー２０５を通過してターゲット２０６に到達する。ターゲット２０６はたとえば、ガラス基板２０６１、基板カバー層２０６２及びアモルファスシリコン層２０６３よりなる。
【００１５】
図１４の薄膜トランジスタの製造方法を図１６、図１７を参照して説明する。
【００１６】
始めに、ガラス基板１上に酸化シリコンよりなる基板カバー層２を減圧化学的気相成長法（LPCVD法）等を用いて形成する。
【００１７】
次に、基板カバー層２上にアモルファスシリコン層３をLPCVD法等により形成する。
【００１８】
次に、図１６に示すごとく、ガラス基板１をX,Y方向に移動しながら、アモルファスシリコン層３に図１４のパルスレーザ装置から発射されたレーザビームを照射する。この場合、レーザビームのサイズは数mmあるいは数１００μmの矩形である。また、レーザビームのエネルギーはたとえば３００〜５００mJ/cm2と低く、かつX,Y方向でのエネルギーの傾きも比較的緩い。この結果、アモルファスシリコン層３のレーザビーム照射部分は、図１６に示すように、ランダムに小さい結晶粒を有するポリシリコン層３’に変換されることになる。
【００１９】
次に、図１７に示すごとく、ポリシリコン層３’はフォトリソーグラフィ及びエッチングプロセスによりポリシリコンアイランド３’にパターン化される。
【００２０】
しかる後に、ゲート絶縁層４−１、４−２、パターン化されたゲート電極層５−１，５−２、パッシベーション層６及び金属層７が形成されて図１４に示す薄膜トランジスタが完成する。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、図１６、図１７に示す薄膜トランジスタの製造方法においては、ポリシリコンアイランド３’がランダムに小さい結晶粒を有するので、キャリア移動度は低く、従って、オン電流が低いという課題があった。
【課題を解決するための手段】
【００２２】
従って、本発明の目的は、キャリア移動度を高くかつオン電流を高くできる薄膜トランジスタ及びその製造方法を提供することにある。他の目的は上述の薄膜トランジスタを用いた装置たとえば画像入力装置を提供することにある。
【００２３】
上述の課題を解決するために本発明に係る薄膜トランジスタは、絶縁基板と、該絶縁基板上に形成された、結晶粒が一方向に伸長したポリシリコンアイランドと、該ポリシリコンアイランド内に前記方向に平行に配列形成されたソース領域、チャネル領域及びドレイン領域とを具備する。
【００２４】
また、本発明に係る薄膜トランジスタの製造方法は、絶縁基板上にアモルファスシリコン層を形成する工程と、前記アモルファスシリコン層に第１の方向に沿ってレーザラインビームを照射し、該レーザビームに照射された前記アモルファスシリコン層の部分をポリシリコン層に変換する工程と、前記ポリシリコン層をポリシリコンアイランドにパターン化する工程と、前記ポリシリコンアイランド内に薄膜トランジスタのソース領域、チャネル領域及びドレイン領域を形成する工程とを具備する。
【００２５】
さらに、本発明に係る画像入力装置は、絶縁基板と、該絶縁基板上に形成された複数のポリシリコンアイランドと、薄膜トランジスタ及び該薄膜トランジスタ上に形成さえたフォトダイオードを含む複数の画素とを具備し、前記各薄膜トランジスタが前記ポリシリコンアイランドの１つに形成されたソース領域、チャネル領域及びドレイン領域を有する。
【発明の効果】
【００２６】
以上説明したように本発明によれば、薄膜トランジスタの移動度を高くでき、従って、オン電流を高くできる。
【発明を実施するための最良の形態】
【００２７】
本発明に係る薄膜トランジスタの製造方法の実施の形態を図１、図２、図３、図４、図５を参照して説明する。尚、図１、図２、図３、図４、図５において、（A）は断面図、（B）は平面図であり、（A）の断面図は（B）のA-A線断面図である。
【００２８】
始めに、図１を参照すると、約０．５〜１．１mm厚さのガラス基板１を洗浄してガラス基板１の表面から有機物、金属、微粒子等の汚染物を除去する。次いで、ガラス基板１から有害な不純物が拡散するのを防止するために、ガラス基板１上に約１μm厚さの酸化シリコンよりなる基板カバー層２を、シランガス及び酸素ガスを用いたLPCVD法により形成する。尚、基板カバー層２は、テトラキトキシシラン（TEOS）ガス及び酸素ガスを用いたプラズマCVD法、TEOSガス及びオゾンガスを用いた常圧CVD法（APCVD法）、堆積領域及びプラズマ領域が分離されたリモートプラズマCVD法によっても形成できる。次いで、基板カバー層２上に、約６０〜８０nm厚さのアモルファスシリコン層３を、温度約５００℃でジシランガスを用いたLPCVD法により形成する。この場合、アモルファスシリコン層３の水素濃度は１原子%以下であり、これにより、後述のレーザ照射によってアモルファスシリコン層３からの水素原子の放出を防止する。ここで、もしアモルファスシリコン層３から大量の水素が放出されると、これから変換されたポリシリコン層の表面は大きく荒れる。尚、低水素濃度のアモルファスシリコン層３はシランガス及び水素ガスあるいは４弗化シラン及び水素ガスを用いたプラズマCVD法によっても形成できる。
【００２９】
次に、図２を参照すると、ガラス基板１を再び洗浄してアモルファスシリコン層３の表面から有機物、金属、微粒子等の汚染物を除去する。次いで、ガラス基板１を図１６のパルスレーザ装置内に搬入し、アモルファスシリコン層３に圧力７００Torr（８．３３×１０4Pa）の高純度窒素雰囲気でレーザラインビームを照射する。この場合、レーザラインビームは約５μm×１００μmの矩形をなしている。また、レーザラインビームのエネルギーはたとえば４００〜９００mJ/cm2と比較的高く、また、Y方向のエネルギーの傾きも比較的鋭い。この結果、図２の(B)に示すごとく、温度がシリコンの溶融点に近いアモルファスシリコン層のY＝Y１，Y２，Y1',  Y2'においてシリコン種結晶（図示せず）がランダムに発生する。次いで、ポリシリコン結晶がこれらのシリコン種結晶から各レーザラインビームの中央であるY=Y３，Y3'に向かって成長し、最後に、ポリシリコン結晶の成長はY=Y３，Y3'において停止する。このようにして、レーザラインビームの幅の約1/2の長さに伸長した結晶粒を有するポリシリコン層３’が得られる。この結果、ポリシリコン層３’は２つの領域３１，３２に分割されたストライプを有することになる。次いで、窒素をパルスレーザ装置から排出し、この代りに酸素を導入する。
【００３０】
次に、図３を参照すると、約１０nm厚さ酸化シリコンよりなるゲート絶縁層４−１を、シランガス、ヘリウムガス及び酸素ガスを用いた温度３５０℃のプラズマCVD法により形成する。尚、ゲート絶縁層４−１は、TEOSガス及び酸素ガスを用いたプラズマCVD法、あるいはTEOSガス及びオゾンガスを用いたAPCVD法によっても形成できる。しかる後、必要に応じて水素プラズマ処理及びアニール処理を実行する。次いで、ゲート絶縁層４−１及びポリシリコン層３‘をフォリソグラフィ及びエッチング方法を用いてパターン化し、これにより、ゲート絶縁層４−１及びポリシリコン層３’よりなるアイランドが形成される。この場合、アイランド（３’、４−１）の側端はテーパ状となり、ゲートリーク電流を抑制できる。尚、ゲート絶縁層４−１は省略できる。
【００３１】
次に、図４を参照すると、ガラス基板１を再び洗浄して有機物、金属、微粒子等の汚染物をゲート絶縁層４−１等の表面から除去する。次いで、約３０nm厚さの酸化シリコンよりなるゲート絶縁層４−２をシランガス及び酸素ガスを用いた温度４５０℃のプラズマCVD法により形成する。尚、ゲート絶縁層４−２は、TEOSガス及び酸素ガスを用いたプラズマCVD法あるいはTEOSガス及びオゾンガスを用いたAPCVD法によって形成できる。次いで、約８０nm厚さの隣がドープされたポリシリコンよりなるゲート電極層５−１をプラズマCVD法あるいはLPCVD法によって形成し、約１１０nmの厚さのタングステンシリサイドよりなるゲート電極層５−２をスパッタ法によって形成する。次いで、ゲート電極層５−１、５−２をフォトリソグラフィ及びエッチング法によりパターン化する。次いで、パターン化されたゲート電極層５−１，５−２をマスクとしてポリシリコンアイランド３’に不純物イオンを打込む。たとえば、不純物イオンがｎ型であれば、n+型ソース領域S及びn+型ドレイン領域Dがポリシリコンアイランド３’内に形成される。他方、不純物イオンがp型であれば、p+型ソース領域S及びp+型ドレイン領域Dがポリシリコンアイランド３’に内に形成される。尚、ポリシリコンアイランド３’の不純物イオンが打込まれていない領域はチャネル領域Cとなる。
【００３２】
最後に、図５を参照すると、酸化シリコンよりなるパッシベーション層６をTEOSガス及び酸素ガスを用いたプラズマCVD法あるいはTEOSガス及びオゾンガスを用いたAPCVD法によって形成する。尚、パッシベーション層６はシリカコーティング剤、有機コーティング剤、窒化シリコン等によっても形成できる。必要に応じて、パッシベーション層６はアニール処理等によって平坦化される。次いで、フォトリソグラフィ及びエッチング法を用いてゲート絶縁層４−１，４−２及びパッシベーション層６にコンタクトホールCONTを形成する。次いで、アルミニウム、アルミニウム合金、銅、銅合金、またはタングステン、モリブデン等の高融点金属よりなる金属層７をスパッタ法等により形成し、次いで、フォトリソグラフィ及びエッチング法によりパターン化する。
【００３３】
図５の（B）においては、１つのｐチャネルMOSトランジスタ及び２つのｎチャネルMOSトランジスタよりなるCMOSインバータが形成されている。
【００３４】
図６の（A），（B）は図４の（A），図５の（B）の変更例を示す。図６の（A）、（B）においては、不純物イオンをポリシリコンアイランド３’に直接打込む。この場合、不純物イオンの打込み前に、ゲート電極層５−１，５−２をエッチングマスクとしてゲート絶縁層４−１、４−２をエッチングする。
【００３５】
上述の本発明の実施の形態においては、アモルファスシリコン層３へのレーザラインビーム照射をアラインメントマスクを用いて行うこともできる。たとえば、アモルファスシリコン層３へのレーザラインビームの照射前に、基板カバー層２上にタングステンシリサイド等よりなるアラインメントマークを形成しておく。他方、アモルファスシリコン層３へのレーザラインビームの照射と同時にアラインメントマークをアモルファスシリコン層３に形成する。しかる後に、ポリシリコン層３’のアイランドへのパターン化は上述のアラインメントマークを用いて実行する。
【００３６】
本願発明者らは図２のポリシリコン層３’として図７の走査型電子顕微鏡（SEM）写真に示すポリシリコン層を形成できた。尚、図７の（B）は図７の（A）の拡大写真である。図７の写真に示すごとく、ポリシリコン層３’はY方向に伸長した結晶粒を有しており、また、２つの領域３１、３２に分割されている。
【００３７】
上述の発明の実施の形態においては、薄膜トランジスタはそのキャリア走向方向がY方向、つまり、結晶の成長方向となるように形成されているので、キャリア移動度が高くなり、従って、オン電流も高くなる。さらに、各薄膜トランジスタは２つの領域３１，３２の一方に形成されているので、キャリア移動度はさらに高くなり、従って、オン電流もさらに高くなる。尚、もし、各薄膜トランジスタが領域３１，３２を跨って形成された場合には、キャリア移動度は少し低下し、従って、オン電流は少し低下することになる。
【００３８】
次に、本発明に係る薄膜トランジスタを応用した装置を図８、図９、図１０、図１１、図１２、図１３を参照して説明する。
【００３９】
第１の応用装置は図８、図９、図１０、図１１に示すディジタルカメラである。
【００４０】
図８において、ディジタルカメラはレンズ１２０２が装着されるカメラ本体１２０１によって構成されている。カメラ本体１２０１には画像入力装置１２０３が導入される。たとえば、画像入力装置１２０３は３５mm写真フィルムと同一サイズである。従って、図８のディシタルカメラにおいては、画像入力装置１２０３は３５mm写真フィルムと交換可能である。また、カメラ本体１には、中央処理装置（CPU）、フラッシュメモリ、エンコーダ、インターフェイス等よりなるマイクロコンピュータ１２０４が内蔵されており、このマイクロコンピュータはフレクシブルケーブル１２０５によって画像入力装置１２０３に接続される。
【００４１】
図９は図８の画像入力装置１２０３の詳細な平面図である。図９において、画像入力装置１２０３は、本発明に係る薄膜トランジスタのガラス基板１に対応するガラス基板１３０１、画素アレイ部１３０２、及びX走査回路１３０２、Y走査回路１３０４、リセット回路１３０５等の周辺回路よりなる。たとえば、ガラス基板１３０１の厚さは、１．１mm、０．７mmもしくは０．５mmであり、その大きさは４８mm×35mmである。また、画素アレイ部１３０２の大きさは３６mm×２４mmである。
【００４２】
画素アレイ部１３０２は複数の２０μm×２０μmフォトダイオード型画素よりなる。一画素は、ソースホロワ薄膜トランジスタQ1によってバッファされるフォトダイオードPDたとえばショットキーバリアダイオード、選択薄膜トランジスタQ2及びリセット薄膜トランジスタQ3よりなる。ソースホロワ薄膜トランジスタQ1はX走査回路１３０４によって選択され、他方、選択薄膜トランジスタQ2はY走査回路１３０４によって選択される。また、リセット薄膜トランジスタQ3はリセット回路１３０５のリセット信号RSTによってオンとされ、これにより、フォトダイオードPDの電圧をVccにリセットする（参照: Eric R. Fossum, "CMOS Image Sensor : Electronic Camera On A Chip", IEDM  Digest, Fig. 4, pp.17-25, 1995）。尚、フォトダイオードPDとしてPINダイオードを用いることもできる。ここで、薄膜トランジスタQ１，Q２，Q3は本発明に係る薄膜トランジスタである。
【００４３】
また、画素の周囲にはフォトダイオード１３０２aたとえばショットキーバリアダイオードを設け、カメラ本体１２０１内に設けられたシャッタ（図示せず）が開いたか否かを判別する。つまり、図１０の（A）に示すごとく、シャッタが開くと、フォトダイオード１３０２aは図１０の（B）に示す検出信号Dを発生する。この結果、リセット回路１３０５はこの検出信号Dを受けてその立上りを検出し、図１０の（C）に示すリセット信号RSTを発生する。従って、全画素の薄膜トランジスタQ3がオンとなり、フォトダイオードPDの電圧がVccにリセットされる。次いで、リセット信号RSTの発生後所定時間が経過すると、図１０の（D）に示すごとく、X走査回路１３０３及びY走査回路１３０４が動作し、これにより、すべての画素のフォトダイオードPDに保持された表示情報がマイクロコンピュータ１２０４に送出され、マイクロコンピュータ１２０４が所定の処理を行うことになる。尚、フォトダイオード１３０２aとしてPINダイオードを用いることもできる。
【００４４】
図１１は図9のフォトダイオードPD及び薄膜トランジスタQ3の詳細な断面図である。図１１において、薄膜トランジスタQ3は本発明の実施の形態と従ってガラス基板１３０１上に形成される。すなわち、薄膜トランジスタQ3は、図５の（A）及び図６の（A）、（B）のポリシリコンアイランド３’に対応するポリシリコンアイランド１５０１（ソース領域S、チャネル領域C及びドレイン領域D）、図５の（A）及び図６の（A）、（B）のゲート電極層５−１、５−２に対応するゲート電極1502、及び図５の（A）及び図６の（A）、（B）のゲート絶縁層４−１、４−２及びパッシベーション層６に対応するゲート絶縁層150３よりなる。また、ポリシリコンアイランド１５０１のソース領域S上の絶縁層１５０３にコンタクトホールを開孔する。さらに、Cr下部電極層１５０４、イントリシックアモルファスシリコン層１５０５、p+型アモルファスシリコン層１５０６及びインディウム酸化錫（ITO）上部透明電極層１５０７を順次形成してフォトダイオードPDを形成する。図１１においては、薄膜トランジスタQ3のみが図示されているが、他の薄膜トランジスタQ1、Q2も同様に形成されており、従って、フォトダイオードPDはこれら薄膜トランジスタQ1,Q2及びQ3上に形成される。尚、フォトダイオードPDをPINダイオードで置換する場合には、ｎ型アモルファスシリコン層をCr下部電極層１５０４とイントリシックアモルファスシリコン層１５０５の間に挿入する。
【００４５】
第2の応用装置は図１２に示すスタティック型メモリセルである。図１２において、１メモリセルは、２つのワード線WL１、WL2と２つのデータ線DL1、DL2との交差する点に設けられている。このメモリセルは交差結合した２つのインバータよりなるフリップフロップ及びフリップフロップとデータ線DL1、DL2との間に接続された２つのｎチャネルトランスファMOSトランジスタQt1、Qt2によって構成されている。トランスファトランジスタQt1、Qt2 はワード線WL1、WL2上の電圧によって制御される。各インバータは電源電圧線Vcc及び接地電圧線Vss間に接続され、ｐチャネル型負荷薄膜トランジスタQp1(Qp2）及びｎチャネル型駆動バルクMOSトランジスタQd1(Qd2）によって構成されている。
【００４６】
図１２のｐチャネル型薄膜トランジスタ Qp1、Qp2が本発明に係る薄膜トランジスタである。
【００４７】
第3の応用装置は図１３に示すプロジェクタである。図１３の（A）において、プロジェクタは、ハロゲンランプ１７０１、ダイクロイックレンズ１７０２〜１７０７、光バルブ１７０８、１７０９、１７１０、投影レンズ１７１１及びスクリーン１７１２によって構成されている。この場合、赤色成分Rはレンズ１７０２、１７０５、１７０６、１７０７及び光バルブ１７０８によって発生し、青色成分Bはレンズ１７０２、１７０３、１７０６、１７０７及び光バルブ１７０９によって発生し、緑色成分Gはレンズ１７０２、１７０３、１７０４、１７０７及び光バルブ１７１０によって発生する。
【００４８】
図１３の（B）に示すように、各光バルブ１７０８はアクティブマトリクス型の液晶ディスプレイ（LCD）装置であり、データバス線DLiとゲートバス線GLjとの交差する点に設けられた複数の画素Pijよりなる。データバス線DLiの１つはデータドライバ１７２１によって駆動され、ゲートバス線GLjの１つはゲートドライバ１７２２によって駆動される。また、画素Pijは１つの薄膜トランジスタQ及び1つの液晶セルCよりなる。この薄膜トランジスタQが本発明に係る薄膜トランジスタである。
【図面の簡単な説明】
【００４９】
【図１】本発明に係る薄膜トランジスタの製造方法の実施の形態を示し、（A）は断面図、（B）は平面図である。
【図２】本発明に係る薄膜トランジスタの製造方法の実施の形態を示し、（A）は断面図、（B）は平面図である。
【図３】本発明に係る薄膜トランジスタの製造方法の実施の形態を示し、（A）は断面図、（B）は平面図である。
【図４】本発明に係る薄膜トランジスタの製造方法の実施の形態を示し、（A）は断面図、（B）は平面図である。
【図５】本発明に係る薄膜トランジスタの製造方法の実施の形態を示し、（A）は断面図、（B）は平面図である。
【図６】図４の（A）及び図５の（A）の変更例を示す断面図である。
【図７】図５のポリシリコン層を示す走査型電子顕微鏡（SEM）写真である。
【図８】本発明に係る薄膜トランジスタが適用されたディジタルカメラを示す図である。
【図９】図８の画像入力装置の詳細な平面図である。
【図１０】図９の画像入力装置の動作を示すタイミング図である。
【図１１】図９のフォトダイオード及びリセット薄膜トランジスタの断面図である。
【図１２】本発明に係る薄膜トランジスタが適用されたスタティックRAMセルを示す回路図である。
【図１３】(A)は本発明に係る薄膜トランジスタが適用されたプロジェクタを示す図であり、（B）は（A）の光バルブの回路図である。
【図１４】従来の薄膜トランジスタを示す断面図である。
【図１５】パルスレーザ装置を示す図である。
【図１６】従来の薄膜トランジスタの製造方法を示す断面図である。
【図１７】従来の薄膜トランジスタの製造方法を示す断面図である。
【符号の説明】
【００５０】
１…ガラス基板
２…基板カバー層
３…アモルファスシリコン層
３‘…ポリシリコン層（ポリシリコンアイランド）
４−１，４−２…ゲート絶縁層
５−１、５−２…ゲート電極層
６…パッシベーション層
７…金属層
３１，３２…領域
１２０１…カメラ本体
１２０２…レンズ
１２０３…画像入力装置
１２０４…マイクロコンピュータ
１２０５…フレクシブルケーブル
1３０１…ガラス基板
1３０２…画素アレイ部
１３０２a…フォトダイオード
１３０３…X走査回路
１３０４…Y走査回路
１３０５…リセット回路
１５０１…ポリシリコンアイランド
１５０２…ゲート電極
１５０３…絶縁層
１５０４…Cr下部電極層
１５０５…イントリッシクアモルファスシリコン層
１５０６…ｐ+型アモルファスシリコン層
１５０７…ITO上部電極層
【図１】
2005150770.tif 000003
【図２】
2005150770.tif 000004
【図３】
2005150770.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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