(57)【要約】  【課題】  ＣＭＰ後の平坦性を犠牲にすることなく、プラグ等となる導電膜に対するＣＭＰにより下地絶縁膜に生じるスクラッチ等を低減する。  【解決手段】  第１の絶縁膜１０１の上に、第１の絶縁膜１０１よりも硬い第２の絶縁膜１０２を形成した後、第１の絶縁膜１０１及び第２の絶縁膜１０２にビアホール１０３を形成する。第２の絶縁膜１０２の上にビアホール１０３が埋まるように導電膜１０４を形成した後、ビアホール１０３の外側の導電膜１０４をＣＭＰにより除去し、それによってビアプラグ１０５を形成する。ここで、第１の絶縁膜１０１と第２の絶縁膜１０２との間の応力差は、第１の絶縁膜１０１と導電膜１０４との間の応力差よりも小さい。【選択図】      図１
2005093655.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜に埋め込まれた導電膜よりなるダマシン配線又はプラグを備え、
前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に形成され且つ前記第１の絶縁膜よりも硬い第２の絶縁膜とから構成され、
前記第１の絶縁膜と前記第２の絶縁膜との間の応力差は、前記第１の絶縁膜と前記導電膜との間の応力差よりも小さいことを特徴とする電子デバイス。
【請求項２】
第１の絶縁膜の上に、前記第１の絶縁膜よりも硬い第２の絶縁膜を形成する第１の工程と、
前記第１の絶縁膜及び前記第２の絶縁膜に凹部を形成する第２の工程と、
前記第２の絶縁膜の上に前記凹部が埋まるように導電膜を形成する第３の工程と、
前記凹部の外側の前記導電膜を化学的機械研磨により除去する第４の工程とを備え、
前記第１の絶縁膜と前記第２の絶縁膜との間の応力差は、前記第１の絶縁膜と前記導電膜との間の応力差よりも小さいことを特徴とする電子デバイスの製造方法。
【請求項３】
前記第４の工程は、前記導電膜の表面と前記第２の絶縁膜の表面とを面一にする工程を含むことを特徴とする請求項２に記載の電子デバイスの製造方法。
【請求項４】
第１の絶縁膜の上に、前記第１の絶縁膜よりも硬い第２の絶縁膜を形成する第１の工程と、
前記第１の絶縁膜及び前記第２の絶縁膜に凹部を形成する第２の工程と、
前記第２の絶縁膜の上に前記凹部が埋まるように導電膜を形成する第３の工程と、
前記凹部の外側の前記導電膜を化学的機械研磨により除去する第４の工程と、
前記第４の工程よりも後に、前記第２の絶縁膜を化学的機械研磨により除去する第５の工程とを備え、
前記第１の絶縁膜と前記第２の絶縁膜との間の応力差は、前記第１の絶縁膜と前記導電膜との間の応力差よりも小さいことを特徴とする電子デバイスの製造方法。
【請求項５】
前記第５の工程は、前記第２の絶縁膜と共に前記導電膜を研磨し、それによって前記導電膜の表面と前記第１の絶縁膜の表面とを面一にする工程を含むことを特徴とする請求項４に記載の電子デバイスの製造方法。
【請求項６】
前記第４の工程と前記第５の工程とを、互いに異なる研磨条件を用いて行なうことを特徴とする請求項４に記載の電子デバイスの製造方法。
【請求項７】
前記第４の工程と前記第５の工程とを、同一の研磨条件を用いて行なうことを特徴とする請求項４に記載の電子デバイスの製造方法。
【請求項８】
前記第１の絶縁膜は、準常圧ＣＶＤ法によって形成された絶縁膜であることを特徴とする請求項２又は４に記載の電子デバイスの製造方法。
【請求項９】
前記第１の絶縁膜は、ノンドープの絶縁膜、又はボロン若しくはリンが添加された絶縁膜であることを特徴とする請求項８に記載の電子デバイスの製造方法。
【請求項１０】
前記第１の絶縁膜は低誘電率膜であることを特徴とする請求項２又は４に記載の電子デバイスの製造方法。
【請求項１１】
前記第１の絶縁膜はポーラス膜又はスピンコート膜であることを特徴とする請求項１０に記載の電子デバイスの製造方法。
【請求項１２】
前記第２の絶縁膜は、プラズマＣＶＤ法によって形成された絶縁膜であることを特徴とする請求項２又は４に記載の電子デバイスの製造方法。
【請求項１３】
前記第２の絶縁膜はＳｉＯ2 膜又はＳｉＯＣ膜であることを特徴とする請求項１２に記載の電子デバイスの製造方法。
【請求項１４】
前記凹部に埋め込まれた導電膜はプラグ又はダマシン配線となることを特徴とする請求項２又は４に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及びその製造方法に関し、特に、化学的機械研磨（Chemical Mechanical Polishing ：以下、ＣＭＰと称する）法を用いたプラグ又はダマシン配線の形成技術に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴って、配線抵抗を低減する必要が生じており、その結果、銅（Ｃｕ）配線を用いることが望まれている。Ｃｕ配線を形成する場合、Ｃｕのドライエッチングが困難であるため、埋め込み配線を形成する必要があるので、ＣＭＰ技術によるＣｕの研磨が必須となる。また、上層の配線と下層の配線とを接続するビアプラグを形成する場合にも、ビアホールに埋め込まれる導電膜の表面が平坦になることが望まれており、ＣＭＰによる平坦化が必要となっている。
【０００３】
ＣＭＰにおいては、ウェハ表面に研磨布を直接接触させることにより研磨を行なう。このため、ウェハ表面に傷やスクラッチが発生する可能性が高いので、スクラッチ等を低減することがＣＭＰの最も重要な課題となっている。これまでのところ、スラリーの凝集によって生じた粗大粒子がウェハ表面に傷を発生させたり、又はスラリー中に存在する異物がウェハ表面に傷を発生させていると考えられており、そのようなスクラッチ等の対策として、いくつかの提案がなされている。具体的には、傷のつきやすい絶縁膜、例えばホウ素（ボロン）やりんがドープされた酸化膜の上に、何もドープされていない酸化膜つまり傷のつきにくい犠牲膜を成膜した後、犠牲膜の上に導電膜を形成し、その後、導電膜に対してＣＭＰを行なった後、ウェットエッチングやドライエッチングにより上層のノンドープの酸化膜（犠牲膜）を除去する方法が特許文献１に開示されている。この方法は、研磨によって傷がついた犠牲膜を例えばウェットエッチングにより除去して最終的に傷を無くすという方法である。
【０００４】
図８（ａ）〜（ｆ）は、前記の特許文献１に開示された方法、つまり、従来の電子デバイスの製造方法の各工程を示す断面図である。
【０００５】
まず、図８（ａ）に示すように、下層の配線（図示省略）を覆うように第１の絶縁膜１１を形成した後、ＣＭＰ法により第１の絶縁膜１１の平坦化を行なう。次に、図８（ｂ）に示すように、第１の絶縁膜１１を覆うように第２の絶縁膜１２を形成する。次に、図８（ｃ）に示すように、リソグラフィー及びドライエッチング工程等を用いて、下層の配線と上層の配線とを接続するためのビアホール１３を第１の絶縁膜１１及び第２の絶縁膜１２に形成する。次に、図８（ｄ）に示すように、第２の絶縁膜１２の上に導電膜１４を、ビアホール１３が埋まるように形成する。次に、図８（ｅ）に示すように、ＣＭＰ法により、導電膜１４におけるビアホール１３に埋め込まれている部分以外の他の部分、つまりビアホール１３の外側の導電膜１４を除去し、それによってビアプラグ１５を形成する。このとき、研磨により第２の絶縁膜１２の表面に傷(スクラッチ)１６が発生する。最後に、図８（ｆ）に示すように、ウェットエッチング又はドライエッチングにより、第２の絶縁膜１２を除去する。これにより、第２の絶縁膜１２と共に傷１６が除去されるため、最終的に、表面に傷のない第１の絶縁膜１１を得ることができる。
【特許文献１】特開２０００−２６０７６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述の従来の方法によると、導電膜１４に対するＣＭＰによって平坦な表面が一旦得られるものの、その後に、ウェットエッチングやドライエッチングにより第２の絶縁膜１２つまり余分な絶縁膜を除去するため、該除去した絶縁膜の膜厚程度、ビアプラグ１５が第１の絶縁膜１１から突き出てしまう。そして、この段差（プラグ部分の表面段差）によって、様々な問題、例えば、後の工程で行なわれるリソグラフィーにおいてフォーカス異常や形状異常が発生するという問題が生じてくる。
【０００７】
前記に鑑み、本発明は、ＣＭＰ後の平坦性を犠牲にすることなく、プラグ等となる導電膜に対するＣＭＰにより下地絶縁膜に生じるスクラッチ等を低減することを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本願発明者は、プラグ等となる導電膜に対してＣＭＰを行なった際に下地絶縁膜の表面にスクラッチ等の傷が生じる原因について検討した結果、次のような知見を得た。すなわち、従来、この原因は、ＣＭＰにおいてウェハ表面に研磨布を直接接触させることにあると考えられてきたが、実際には、ＣＭＰにより絶縁膜に傷をつけているのではなく、導電膜の堆積時に該導電膜とその下の絶縁膜との間の応力差によって絶縁膜にクラックや歪みが生じ、それらがＣＭＰ時に成長してスクラッチ等の傷になっていることが判明した。これを裏付けるものとして、傷のつきやすい絶縁膜、例えばホウ素（ボロン）やりんがドープされた酸化膜に対して直接ＣＭＰを行なっても、スクラッチ等が生じにくいのに対して、このような絶縁膜の上に導電膜を形成した状態で導電膜に対してＣＭＰを行なうと、スクラッチ等が生じやすいことが挙げられる。
【０００９】
そこで、本願発明者は、第１の絶縁膜と、その上に形成された硬い第２の絶縁膜とから下地絶縁膜を構成すると共に、第１の絶縁膜と第２の絶縁膜との間の応力差を、第１の絶縁膜と導電膜との間の応力差よりも小さくすることによって、下地絶縁膜上の傷の発生を防止できると考えた。
【００１０】
具体的には、本発明に係る電子デバイスは、絶縁膜に埋め込まれた導電膜よりなるダマシン配線又はプラグを備え、絶縁膜は、第１の絶縁膜と、第１の絶縁膜上に形成され且つ第１の絶縁膜よりも硬い第２の絶縁膜とから構成され、第１の絶縁膜と第２の絶縁膜との間の応力差は、第１の絶縁膜と導電膜との間の応力差よりも小さい。
【００１１】
本発明の電子デバイスによると、ダマシン配線又はプラグとなる導電膜が埋め込まれた絶縁膜が、第１の絶縁膜と、第１の絶縁膜上に形成され且つ第１の絶縁膜よりも硬い第２の絶縁膜とから構成されていると共に、第１の絶縁膜と第２の絶縁膜との間の応力差は、第１の絶縁膜と導電膜との間の応力差よりも小さい。すなわち、導電膜と直接接する第２の絶縁膜が硬くて応力に強いため、導電膜の堆積時やＣＭＰ時に第２の絶縁膜の表面に傷が生じることを防止できる。また、第１の絶縁膜と導電膜との間の応力差が大きい場合にも、両者の間に、第１の絶縁膜に対する応力差が導電膜と比べて小さい第２の絶縁膜が設けられているため、導電膜の堆積時に脆弱な第１の絶縁膜にクラックや歪み等が生じることを防止でき、それによって導電膜のＣＭＰ時に第１の絶縁膜に傷が生じることを防止できる。従って、下地絶縁膜の表面にスクラッチ等が生じることを防止しながら、プラグ又はダマシン配線となる導電膜に対して均一なＣＭＰを行なうことができるので、デバイスの信頼性が向上する。また、該ＣＭＰの後において、第２の絶縁膜の表面には傷が生じていないため、ウェットエッチングやドライエッチングによって第２の絶縁膜を除去する必要はなく、それによりプラグ又はダマシン配線の表面と下地絶縁膜の表面とを面一のままに保つことができる。その結果、後の工程で平坦性の低下（例えばプラグ部分の表面段差）に起因する問題が生じることを防止できるので、デバイス製造の歩留まりが向上する。
【００１２】
本発明に係る第１の電子デバイスの製造方法は、第１の絶縁膜の上に、第１の絶縁膜よりも硬い第２の絶縁膜を形成する第１の工程と、第１の絶縁膜及び第２の絶縁膜に凹部を形成する第２の工程と、第２の絶縁膜の上に凹部が埋まるように導電膜を形成する第３の工程と、凹部の外側の導電膜を化学的機械研磨により除去する第４の工程とを備え、第１の絶縁膜と第２の絶縁膜との間の応力差は、第１の絶縁膜と導電膜との間の応力差よりも小さい。
【００１３】
第１の電子デバイスの製造方法によると、第１の絶縁膜の上に、第１の絶縁膜よりも硬く且つ第１の絶縁膜に対する応力差が導電膜と比べて小さい第２の絶縁膜を形成した後、第１及び第２の絶縁膜に設けられた凹部に導電膜を埋め込み、その後、ＣＭＰ法を用いて埋め込みプラグ又は埋め込み配線を形成する。すなわち、導電膜の下地となる第２の絶縁膜が硬くて応力に強いため、導電膜の堆積時やＣＭＰ時に第２の絶縁膜の表面に傷が生じることを防止できる。また、第１の絶縁膜と導電膜との間の応力差が大きい場合にも、両者の間に、第１の絶縁膜に対する応力差が導電膜と比べて小さい第２の絶縁膜が設けられているため、導電膜の堆積時に脆弱な第１の絶縁膜にクラックや歪み等が生じることを防止でき、それによって導電膜のＣＭＰ時に第１の絶縁膜に傷が生じることを防止できる。従って、下地絶縁膜の表面にスクラッチ等が生じることを防止しながら、導電膜に対して均一なＣＭＰを行なうことができるので、デバイスの信頼性が向上する。また、該ＣＭＰの後において、第２の絶縁膜の表面には傷が生じていないため、ウェットエッチングやドライエッチングによって第２の絶縁膜を除去する必要はなく、その結果、凹部に埋め込まれた導電膜（つまりプラグ又はダマシン配線）の表面と下地絶縁膜（第２の絶縁膜）の表面とを面一のままに保つことができる。従って、後の工程で平坦性の低下（例えばプラグ部分の表面段差）に起因する問題が生じることを防止できるので、デバイス製造の歩留まりを向上させることができる。
【００１４】
第１の電子デバイスの製造方法において、第４の工程は、導電膜の表面と第２の絶縁膜の表面とを面一にする工程を含むことが好ましい。
【００１５】
このようにすると、例えば、後の工程で行なわれるリソグラフィーにおいてフォーカス異常や形状異常が発生する等の問題を回避できる。
【００１６】
本発明に係る第２の電子デバイスの製造方法は、第１の絶縁膜の上に、第１の絶縁膜よりも硬い第２の絶縁膜を形成する第１の工程と、第１の絶縁膜及び第２の絶縁膜に凹部を形成する第２の工程と、第２の絶縁膜の上に凹部が埋まるように導電膜を形成する第３の工程と、凹部の外側の導電膜をＣＭＰ法により除去する第４の工程と、第４の工程よりも後に、第２の絶縁膜をＣＭＰ法により除去する第５の工程とを備え、第１の絶縁膜と第２の絶縁膜との間の応力差は、第１の絶縁膜と導電膜との間の応力差よりも小さい。
【００１７】
第２の電子デバイスの製造方法によると、第１の絶縁膜の上に、第１の絶縁膜よりも硬く且つ第１の絶縁膜に対する応力差が導電膜と比べて小さい第２の絶縁膜を形成した後、第１及び第２の絶縁膜に設けられた凹部に導電膜を埋め込み、その後、ＣＭＰ法を用いて埋め込みプラグや埋め込み配線を形成する。導電膜の下地となる第２の絶縁膜が硬くて応力に強いため、導電膜の堆積時やＣＭＰ時に第２の絶縁膜の表面に傷が生じることを防止できる。また、第１の絶縁膜と導電膜との間の応力差が大きい場合にも、両者の間に、第１の絶縁膜に対する応力差が導電膜と比べて小さい第２の絶縁膜が設けられているため、導電膜の堆積時に脆弱な第１の絶縁膜にクラックや歪み等が生じることを防止でき、それによって導電膜のＣＭＰ時に第１の絶縁膜に傷が生じることを防止できる。従って、下地絶縁膜の表面にスクラッチ等が生じることを防止しながら、導電膜に対して均一なＣＭＰを行なうことができる。また、該ＣＭＰの後において、第２の絶縁膜の表面には傷が生じていないため、第２の絶縁膜を除去するためのＣＭＰ時に第１の絶縁膜に傷が生じることを防止できるので、デバイスの信頼性が向上する。さらに、ウェットエッチングやドライエッチングではなくＣＭＰにより第２の絶縁膜を除去することによって、凹部に埋め込まれた導電膜（つまりプラグ又はダマシン配線）の表面と第１の絶縁膜の表面とを面一にすることができる。その結果、後の工程で平坦性の低下（例えばプラグ部分の表面段差）に起因する問題が生じることを防止でき、それによりデバイス製造の歩留まりが向上する。
【００１８】
また、第２の電子デバイスの製造方法によると、第２の絶縁膜を除去することによって次のような効果が得られる。すなわち、下層の第１の絶縁膜とは膜質が異なる硬い第２の絶縁膜を残存させた場合には、絶縁膜全体の実質的な比誘電率の上昇を招いてしまう。或いは、後の工程での他の凹部、例えばコンタクトホールの形成において、膜質が異なる絶縁膜が積層されていることに起因して、言い換えると、エッチングレートが異なる絶縁膜が積層されていることに起因して、ホール形状の異常が生じてしまう。それに対して、第２の電子デバイスの製造方法においては、第２の絶縁膜をＣＭＰにより除去することによって、プラグ等の表面と絶縁膜の表面とを面一にしながら、比誘電率の上昇やホール形状の異常のない、高信頼性を持つ電子デバイスを実現できる。
【００１９】
第２の電子デバイスの製造方法において、第５の工程は、第２の絶縁膜と共に導電膜を研磨し、それによって導電膜の表面と第１の絶縁膜の表面とを面一にする工程を含むことが好ましい。
【００２０】
このようにすると、例えば、後の工程で行なわれるリソグラフィーにおいてフォーカス異常や形状異常が発生する等の問題を回避できる。
【００２１】
第２の電子デバイスの製造方法において、第４の工程と第５の工程とを、互いに異なる研磨条件を用いて行なうと、各工程における研磨を正確に行なうことができる。
【００２２】
第２の電子デバイスの製造方法において、第４の工程と第５の工程とを、同一の研磨条件を用いて行なうと、各工程における研磨を連続的に行なうことができ、それによって製造プロセスを簡単化できる。
【００２３】
第１又は第２の電子デバイスの製造方法において、第１の絶縁膜は、準常圧ＣＶＤ法によって形成された絶縁膜であることが好ましい。
【００２４】
このようにすると、埋め込み特性の良い第１の絶縁膜を形成することができる。このとき、第１の絶縁膜が、ノンドープの絶縁膜、又はホウ素（ボロン）若しくはリンが添加された絶縁膜であると、第１の絶縁膜の埋め込み特性がさらに向上する。
【００２５】
第１又は第２の電子デバイスの製造方法において、第１の絶縁膜は低誘電率膜であることが好ましい。
【００２６】
このようにすると、配線間容量等を低減することができる。このとき、第１の絶縁膜はポーラス膜又はスピンコート膜（スピンコート法により成膜された膜）であってもよい。尚、本明細書において、低誘電率膜とは、シリコン酸化膜よりも誘電率の低い膜を意味する。
【００２７】
第１又は第２の電子デバイスの製造方法において、第２の絶縁膜は、プラズマＣＶＤ法によって形成された絶縁膜であることが好ましい。
【００２８】
このようにすると、硬い第２の絶縁膜、つまり応力に強い第２の絶縁膜を形成することができる。このとき、第２の絶縁膜はＳｉＯ2 膜又はＳｉＯＣ膜であってもよい。
【００２９】
第１又は第２の電子デバイスの製造方法において、凹部に埋め込まれた導電膜は、例えばプラグ又はダマシン配線となる。
【発明の効果】
【００３０】
本発明によると、絶縁膜と、その上に形成された導電膜との間に発生する応力の差に起因して絶縁膜内にクラックや歪みが発生することを防止しながら、導電膜に対するＣＭＰを行なうことができる。このため、ＣＭＰ後の平坦性を犠牲にすることなく、プラグ等となる導電膜に対するＣＭＰによって絶縁膜表面に傷やスクラッチが形成されることを防止できるので、高信頼性を持つデバイスを高い歩留まりで製造することができる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
【００３２】
図１（ａ）〜（ｅ）は、第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００３３】
まず、図１（ａ）に示すように、下層の配線（図示省略）を覆うように厚さ５００ｎｍ程度の第１の絶縁膜１０１を形成した後、ＣＭＰ法により第１の絶縁膜１０１の平坦化を行なう。このとき、第１の絶縁膜１０１としては、埋め込み特性の良い絶縁膜、具体的には、準常圧ＣＶＤ（chemical vapor deposition ）法により成膜されたノンドープの絶縁膜、又はホウ素（ボロン）やりんをドープした絶縁膜を用いる。
【００３４】
次に、図１（ｂ）に示すように、第１の絶縁膜１０１を覆うように厚さ５０〜１００ｎｍ程度の第２の絶縁膜１０２を形成する。ここで、第２の絶縁膜１０２としては、硬い（応力に強い）絶縁膜、具体的には、プラズマＣＶＤ法（高密度プラズマＣＶＤ法を含む）により成膜されたＳｉＯ2 膜等の絶縁膜を用いる。
【００３５】
次に、図１（ｃ）に示すように、リソグラフィー及びドライエッチング工程等を用いて、下層の配線と上層の配線とを接続するためのビアホール１０３を第１の絶縁膜１０１及び第２の絶縁膜１０２に形成する。
【００３６】
次に、図１（ｄ）に示すように、第２の絶縁膜１０２の上に、例えばシリコン膜よりなる厚さ３００ｎｍ程度の導電膜１０４を、ビアホール１０３が埋まるように形成する。次に、図１（ｅ）に示すように、ＣＭＰ法により、導電膜１０４におけるビアホール１０３に埋め込まれている部分以外の他の部分、つまりビアホール１０３の外側の導電膜１０４を除去し、それによってビアプラグ１０５を形成する。
【００３７】
第１の実施形態の特徴は、第１の絶縁膜１０１の上に、第１の絶縁膜１０１よりも硬い第２の絶縁膜１０２を形成していること、及び第１の絶縁膜１０１と第２の絶縁膜１０２との間の応力差が、第１の絶縁膜１０１と導電膜１０４との間の応力差よりも小さいことである。ここで、例えばＢＰＳＧ（boro-phospho silicate-glass ）膜である第１の絶縁膜１０１の応力（圧縮応力）は５０〜１００ＭＰａであり、例えばＨＤＰ（high density plasma ）ーＮＳＧ(non-doped silicate-glass)膜である第２の絶縁膜１０２の応力（圧縮応力）は１００〜２００ＭＰａであり、例えばＳｉ膜である導電膜１０４の応力（圧縮応力）は３００〜４００ＭＰａである。尚、各膜の応力は、例えば、評価対象の膜をウェハ上に堆積した際のウェハのそり等に基づいて評価される）。
【００３８】
第１の実施形態によると、第１の絶縁膜１０１の上に、第１の絶縁膜１０１よりも硬く且つ第１の絶縁膜１０１に対する応力差が導電膜１０４と比べて小さい第２の絶縁膜１０２を形成した後、第１及び第２の絶縁膜１０１及び１０２に設けられたビアホール１０３に導電膜１０４を埋め込み、その後、ＣＭＰ法を用いて埋め込みプラグ（ビアプラグ１０５）を形成する。すなわち、導電膜１０４の下地となる第２の絶縁膜１０２が硬くて応力に強いため、導電膜１０４の堆積時やＣＭＰ時に第２の絶縁膜１０２の表面に傷が生じることを防止できる。また、第１の絶縁膜１０１と導電膜１０４との間の応力差が大きい場合にも、両者の間に、第１の絶縁膜１０１に対する応力差が導電膜１０４と比べて小さい第２の絶縁膜１０２が設けられているため、導電膜１０４の堆積時に脆弱な第１の絶縁膜１０１にクラックや歪み等が生じることを防止でき、それによって導電膜１０４のＣＭＰ時に第１の絶縁膜１０１に傷やスクラッチが生じることを防止できる。従って、導電膜１０４の下地絶縁膜の表面にスクラッチ等が生じることを防止しながら、導電膜１０４に対して均一なＣＭＰを行なうことができるので、デバイスの信頼性が向上する。また、該ＣＭＰの後において、第２の絶縁膜１０２の表面には傷が生じていないため、ウェットエッチングやドライエッチングによって第２の絶縁膜１０２を除去する必要はなく、その結果、ビアホール１０３に埋め込まれた導電膜１０４（つまりプラグ１０５）の表面と下地絶縁膜（第２の絶縁膜１０２）の表面とを面一のままに保つことができる。従って、後の工程で平坦性の低下（例えばプラグ部分の表面段差）に起因する問題が生じることを防止できるので、デバイス製造の歩留まりが向上する。
【００３９】
尚、第１の実施形態において、図１（ｅ）に示す導電膜１０４のＣＭＰ工程で、導電膜１０４の表面と第２の絶縁膜１０２の表面とを面一にすることが好ましい。このようにすると、例えば、後の工程で行なわれるリソグラフィーにおいてフォーカス異常や形状異常が発生する等の問題を回避できる。
【００４０】
また、第１の実施形態において、第１の絶縁膜１０１は、準常圧ＣＶＤ法によって形成された絶縁膜であることが好ましい。このようにすると、埋め込み特性の良い第１の絶縁膜１０１を形成することができる。このとき、第１の絶縁膜１０１にホウ素（ボロン）又はリンが添加されていると、第１の絶縁膜１０１の埋め込み特性がさらに向上する。
【００４１】
また、第１の実施形態において、第２の絶縁膜１０２は、プラズマＣＶＤ法によって形成された絶縁膜であることが好ましい。このようにすると、硬い第２の絶縁膜１０２、つまり応力に強い第２の絶縁膜１０２を形成することができる。このとき、第２の絶縁膜１０２はＳｉＯ2 膜又はＳｉＯＣ膜であってもよい。
【００４２】
（第１の比較例）
以下、前述の本発明の第１の実施形態と比較するため、第１の比較例に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
【００４３】
図２（ａ）〜（ｄ）は、第１の比較例に係る電子デバイスの製造方法の各工程を示す断面図である。
【００４４】
まず、図２（ａ）に示すように、下層の配線（図示省略）を覆うように厚さ５００ｎｍ程度の第１の絶縁膜１５１を形成した後、ＣＭＰ法により第１の絶縁膜１５１の平坦化を行なう。
【００４５】
次に、図２（ｂ）に示すように、リソグラフィー及びドライエッチング工程等を用いて、下層の配線と上層の配線とを接続するためのビアホール１５２を第１の絶縁膜１５１に形成する。
【００４６】
次に、図２（ｃ）に示すように、第１の絶縁膜１５１の上に厚さ３００ｎｍ程度の導電膜１５３を、ビアホール１５２が埋まるように形成する。このとき、第１の絶縁膜１５１として、埋め込み特性の良い絶縁膜、例えば準常圧ＣＶＤ法により成膜されたノンドープの絶縁膜、又はホウ素やりんをドープした絶縁膜を用いている場合、第１の絶縁膜１５１自体が脆弱であるため、第１の絶縁膜１５１とその上の導電膜１５３との間の応力の違い（つまり応力差）によって、第１の絶縁膜１５１における導電膜１５３との接触部分にクラックや歪み１５４が生じる。
【００４７】
次に、図２（ｄ）に示すように、ＣＭＰ法により、導電膜１５３におけるビアホール１５２に埋め込まれている部分以外の他の部分、つまりビアホール１５２の外側の導電膜１５３を除去し、それによってビアプラグ１５５を形成する。
【００４８】
しかしながら、第１の比較例においては、導電膜１５３の成膜時点で第１の絶縁膜１５１にクラックや歪み１５４が生じていたため、導電膜１５３のＣＭＰ完了時点でも、図２（ｄ）に示すように、第１の絶縁膜１５１の表面に多数の傷やスクラッチ１５６が発生してしまう。
【００４９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
【００５０】
図３（ａ）〜（ｆ）は、第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００５１】
まず、図３（ａ）に示すように、下層の配線（図示省略）を覆うように厚さ５００ｎｍ程度の第１の絶縁膜２０１を形成した後、ＣＭＰ法により第１の絶縁膜２０１の平坦化を行なう。このとき、第１の絶縁膜２０１としては、埋め込み特性の良い絶縁膜、具体的には、準常圧ＣＶＤ法により成膜されたノンドープの絶縁膜、又はホウ素（ボロン）やりんをドープした絶縁膜を用いる。
【００５２】
次に、図３（ｂ）に示すように、第１の絶縁膜２０１を覆うように厚さ５０〜１００ｎｍ程度の第２の絶縁膜２０２を形成する。ここで、第２の絶縁膜２０２としては、硬い（応力に強い）絶縁膜、具体的には、プラズマＣＶＤ法（高密度プラズマＣＶＤ法を含む）により成膜されたＳｉＯ2 膜等の絶縁膜を用いる。
【００５３】
次に、図３（ｃ）に示すように、リソグラフィー及びドライエッチング工程等を用いて、下層の配線と上層の配線とを接続するためのビアホール２０３を第１の絶縁膜２０１及び第２の絶縁膜２０２に形成する。
【００５４】
次に、図３（ｄ）に示すように、第２の絶縁膜２０２の上に、例えばシリコン膜よりなる厚さ３００ｎｍ程度の導電膜２０４を、ビアホール２０３が埋まるように形成する。次に、図３（ｅ）に示すように、ＣＭＰ法により、導電膜２０４におけるビアホール２０３に埋め込まれている部分以外の他の部分、つまりビアホール２０３の外側の導電膜２０４を除去し、それによってビアプラグ２０５を形成する。
【００５５】
次に、図３（ｆ）に示すように、ＣＭＰ法により第２の絶縁膜２０２を除去する。尚、第２の絶縁膜２０２のＣＭＰ工程を、導電膜２０４のＣＭＰ工程（図３（ｅ）参照）の後に、導電膜２０４のＣＭＰ工程とは異なる研磨モジュール（つまり研磨条件）を用いて行なってもよいし、又は導電膜２０４のＣＭＰ工程と同じ研磨モジュール（つまり研磨条件）を用いて行なってもよい。各ＣＭＰ工程の研磨条件が異なる場合には各ＣＭＰ工程を正確に行なうことができる。また、各ＣＭＰ工程の研磨条件が同じ場合には各ＣＭＰ工程を連続的に行なうことができ、それによって製造プロセスを簡単化できる。さらに、各ＣＭＰ工程の研磨条件が同じ場合、例えば、導電膜２０４の研磨レートに対する第２の絶縁膜２０２の研磨レートの比（選択比）を０．２〜２．０程度に設定してもよい。
【００５６】
第２の実施形態の特徴は、第１の絶縁膜２０１の上に、第１の絶縁膜２０１よりも硬い第２の絶縁膜２０２を形成していること、第１の絶縁膜２０１と第２の絶縁膜２０２との間の応力差が、第１の絶縁膜２０１と導電膜２０４との間の応力差よりも小さいこと、及び最終的に第２の絶縁膜２０２をＣＭＰ法により除去していることである。
【００５７】
第２の実施形態によると、第１の絶縁膜２０１の上に、第１の絶縁膜２０１よりも硬く且つ第１の絶縁膜２０１に対する応力差が導電膜２０４と比べて小さい第２の絶縁膜２０２を形成した後、第１及び第２の絶縁膜２０１及び２０２に設けられたビアホール２０３に導電膜２０４を埋め込み、その後、ＣＭＰ法を用いて埋め込みプラグ（ビアプラグ２０５）を形成する。すなわち、導電膜２０４の下地となる第２の絶縁膜２０２が硬くて応力に強いため、導電膜２０４の堆積時やＣＭＰ時に第２の絶縁膜２０２の表面に傷が生じることを防止できる。また、第１の絶縁膜２０１と導電膜２０４との間の応力差が大きい場合にも、両者の間に、第１の絶縁膜２０１に対する応力差が導電膜２０４と比べて小さい第２の絶縁膜２０２が設けられているため、導電膜２０４の堆積時に脆弱な第１の絶縁膜２０１にクラックや歪み等が生じることを防止でき、それによって導電膜２０４のＣＭＰ時に第１の絶縁膜２０１に傷が生じることを防止できる。従って、下地絶縁膜の表面にスクラッチ等が生じることを防止しながら、導電膜２０４に対して均一なＣＭＰを行なうことができる。また、該ＣＭＰの後において、第２の絶縁膜２０２の表面には傷が生じていないため、第２の絶縁膜２０２を除去するためのＣＭＰ時に第１の絶縁膜２０１に傷が生じることを防止できるので、デバイスの信頼性が向上する。さらに、ウェットエッチングやドライエッチングではなくＣＭＰにより第２の絶縁膜２０２を除去することによって、ビアホール２０３に埋め込まれた導電膜２０４（つまりプラグ２０５）の表面と第１の絶縁膜２０１の表面とを面一にすることができる。その結果、後の工程で平坦性の低下（例えばプラグ部分の表面段差）に起因する問題が生じることを防止でき、それによりデバイス製造の歩留まりが向上する。
【００５８】
また、第２の実施形態によると、第２の絶縁膜２０２を除去することによって次のような効果が得られる。すなわち、下層の第１の絶縁膜２０１とは膜質が異なる硬い第２の絶縁膜２０２を残存させた場合には、絶縁膜全体の実質的な比誘電率の上昇を招いてしまう。或いは、後の工程での他の凹部、例えばコンタクトホールの形成において、膜質が異なる絶縁膜が積層されていることに起因して、言い換えると、エッチングレートが異なる絶縁膜が積層されていることに起因して、ホール形状の異常が生じてしまう。それに対して、第２の実施形態においては、第２の絶縁膜２０２をＣＭＰにより除去することによって、プラグ等の表面と絶縁膜の表面とを面一にしながら、比誘電率の上昇やホール形状の異常のない、高信頼性を持つ電子デバイスを実現できる。
【００５９】
尚、第２の実施形態において、図３（ｆ）に示す第２の絶縁膜２０２のＣＭＰ工程で、第２の絶縁膜２０２と共に導電膜２０４（プラグ２０５）を研磨し、それによって導電膜２０４（プラグ２０５）の表面と第１の絶縁膜２０１の表面とを面一にすることが好ましい。このようにすると、例えば、後の工程で行なわれるリソグラフィーにおいてフォーカス異常や形状異常が発生する等の問題を回避できる。
【００６０】
また、第２の実施形態において、第１の絶縁膜２０１は、準常圧ＣＶＤ法によって形成された絶縁膜であることが好ましい。このようにすると、埋め込み特性の良い第１の絶縁膜２０１を形成することができる。このとき、第１の絶縁膜２０１にホウ素（ボロン）又はリンが添加されていると、第１の絶縁膜２０１の埋め込み特性がさらに向上する。
【００６１】
また、第２の実施形態において、第２の絶縁膜２０２は、プラズマＣＶＤ法によって形成された絶縁膜であることが好ましい。このようにすると、硬い第２の絶縁膜２０２、つまり応力に強い第２の絶縁膜２０２を形成することができる。このとき、第２の絶縁膜２０２はＳｉＯ2 膜又はＳｉＯＣ膜であってもよい。
【００６２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
【００６３】
図４（ａ）〜（ｄ）は、第３の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００６４】
まず、図４（ａ）に示すように、例えばシリコンウェハよりなる基板（図示省略）の上にゲート電極３００を形成した後、ゲート電極３００を覆うように、例えばＢＰＳＧ膜よりなる第１の絶縁膜３０１を堆積する。
【００６５】
本実施形態では、第１の絶縁膜３０１に、基板とその上側の容量電極部とを接続するためのプラグを埋め込むにあたって、第２の実施形態の方法を利用する。具体的には、第１の絶縁膜３０１を覆うように、第２の実施形態の第２の絶縁膜２０２に相当する厚さ５０〜１００ｎｍ程度の犠牲膜（図示省略）を形成する。ここで、犠牲膜としては、硬い（応力に強い）絶縁膜、具体的には、プラズマＣＶＤ法（高密度プラズマＣＶＤ法を含む）により成膜されたＳｉＯ2 膜等の絶縁膜を用いる。その後、リソグラフィー及びドライエッチング工程等を用いて、第１の絶縁膜３０１及び犠牲膜にコンタクトホールを形成する。その後、犠牲膜の上に、例えばシリコン膜よりなる導電膜（図示省略）を、コンタクトホールが埋まるように形成する。その後、ＣＭＰ法により、導電膜におけるコンタクトホールに埋め込まれている部分以外の他の部分、つまりコンタクトホールの外側の導電膜を除去し、それによってコンタクトプラグ３０２を形成した後、ＣＭＰ法により犠牲膜を除去する。このとき、犠牲膜と共にコンタクトプラグ３０２を研磨して、図４（ａ）に示すように、コンタクトプラグ３０２の表面と第１の絶縁膜３０１の表面とを面一にする。尚、第２の実施形態で説明したように、第１の絶縁膜３０１と犠牲膜との間の応力差は、第１の絶縁膜３０１と導電膜との間の応力差よりも小さい。
【００６６】
次に、図４（ｂ）に示すように、第１の絶縁膜３０１及びコンタクトプラグ３０２のそれぞれの上に、例えばＢＰＳＧ膜よりなる第２の絶縁膜３０３を堆積する。その後、コンタクトプラグ３０２の上面が部分的に露出するように、第２の絶縁膜３０３に凹部を形成した後、該凹部を含む第２の絶縁膜３０３の上に、例えばシリコン膜よりなる導電膜を形成し、その後、該導電膜に対してエッチバックを行なう。これにより、図４（ｂ）に示すように、第２の絶縁膜３０３の凹部内に、コンタクトプラグ３０２と接続するＵ字型の容量電極部３０４が形成される。
【００６７】
その後、上部電極（図示省略）を形成した後、図４（ｃ）に示すように、第２の絶縁膜３０３及び容量電極部３０４のそれぞれの上に、例えばＢＰＳＧ膜よりなる第３の絶縁膜３０５を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第３の絶縁膜３０５、第２の絶縁膜３０３及び第１の絶縁膜３０１に、基板と上層配線とを接続するためのコンタクトホール３０６を形成する。
【００６８】
次に、図４（ｄ）に示すように、コンタクトホール３０６内に例えばタングステン（Ｗ）膜を埋め込むことにより、コンタクトプラグ３０７を形成する。
【００６９】
第３の実施形態によると、犠牲膜を用いたコンタクトプラグ３０２の形成によって第２の実施形態と同様の効果が得られることに加えて、最終的に犠牲膜を除去することによって、次のような効果が得られる。すなわち、第１の絶縁膜３０１と第２の絶縁膜３０３との間に、膜質が異なる硬い犠牲膜を残存させた場合には、コンタクトホール３０６の形成において、膜質が異なる絶縁膜が積層されていることに起因して、言い換えると、エッチングレートが異なる絶縁膜が積層されていることに起因して、ホール形状の異常が生じてしまう。それに対して、第３の実施形態においては、犠牲膜をＣＭＰにより除去することによって、コンタクトプラグ３０２の表面と第１の絶縁膜３０１の表面とを面一にしながら、ホール形状の異常のない、高信頼性を持つ電子デバイスを実現できる。
【００７０】
（第２の比較例）
以下、前述の本発明の第３の実施形態と比較するため、第２の比較例に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
【００７１】
図５は、第２の比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【００７２】
まず、図５に示すように、例えばシリコンウェハよりなる基板（図示省略）の上にゲート電極３５０を形成した後、ゲート電極３５０を覆うように、例えばＢＰＳＧ膜よりなる第１の絶縁膜３５１を堆積する。次に、第１の絶縁膜３５１を覆うように厚さ５０〜１００ｎｍ程度の保護膜３５２を形成する。ここで、保護膜３５２としては、硬い（応力に強い）絶縁膜、具体的には、高密度プラズマＣＶＤ法により成膜されたＨＤＰーＮＳＧ膜を用いる。その後、リソグラフィー及びドライエッチング工程等を用いて、第１の絶縁膜３５１及び保護膜３５２にコンタクトホールを形成する。その後、保護膜３５２の上に、例えばシリコン膜よりなる導電膜（図示省略）を、コンタクトホールが埋まるように形成する。その後、ＣＭＰ法により、導電膜におけるコンタクトホールに埋め込まれている部分以外の他の部分、つまりコンタクトホールの外側の導電膜を除去し、それによってコンタクトプラグ３５３を形成する。このとき、図５に示すように、コンタクトプラグ３５３の表面と保護膜３５２の表面とを面一にする。
【００７３】
次に、図５に示すように、保護膜３５２及びコンタクトプラグ３５３のそれぞれの上に、例えばＢＰＳＧ膜よりなる第２の絶縁膜３５４を堆積する。その後、コンタクトプラグ３５３の上面が部分的に露出するように、第２の絶縁膜３５４に凹部を形成した後、該凹部を含む第２の絶縁膜３５４の上に、例えばシリコン膜よりなる導電膜を形成し、その後、該導電膜に対してエッチバックを行なう。これにより、第２の絶縁膜３５４の凹部内に、コンタクトプラグ３５３と接続するＵ字型の容量電極部３５５が形成される。
【００７４】
その後、上部電極（図示省略）を形成した後、図５に示すように、第２の絶縁膜３５４及び容量電極部３５５のそれぞれの上に、例えばＢＰＳＧ膜よりなる第３の絶縁膜３５６を堆積する。続いて、リソグラフィー法及びドライエッチング法を用いて、第３の絶縁膜３５６、第２の絶縁膜３５４、保護膜３５２及び第１の絶縁膜３５１に、基板と上層配線とを接続するためのコンタクトホール３５７を形成する。その後、コンタクトホール３５７内に例えばタングステン（Ｗ）膜を埋め込むことにより、コンタクトプラグ３５８を形成する。
【００７５】
しかしながら、第２の比較例においては、第１の絶縁膜３５１と第２の絶縁膜３５４との間に、膜質が異なる硬い保護膜３５２が介在するため、コンタクトホール３５７の形成において、膜質が異なる絶縁膜が積層されていることに起因して、言い換えると、エッチングレートが異なる絶縁膜が積層されていることに起因して、ホール形状の異常が生じてしまう。具体的には、コンタクトホール３５７内において、絶縁膜間のエッチングレートの違いによって保護膜３５２の側部が突出する。その結果、Ｗ膜の埋め込み不良が生じ、それによってコンタクトプラグ３５８内にボイド３５９が発生するという問題が起こる。
【００７６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
【００７７】
近年、絶縁膜の低誘電率化が進んでおり、ポーラスな膜（以下、ポーラス膜と称する）やスピンコートにより成膜された絶縁膜（以下、スピンコート膜と称する）が必要とされるようになってきている。これらの膜は、例えばプラズマＣＶＤにより成膜されたＳｉＯ2 膜と比較して脆弱な膜であるため、前述したように、これらの膜の上に導電膜を直接形成した後に、これらの膜にＣＭＰを用いてプラグを埋め込もうとした場合には、これらの絶縁膜と導電膜との間の応力の違い（応力差）に起因して、これらの絶縁膜にクラックや歪みが生じてしまう。本実施形態及び後述する第５の実施形態は、この問題を解決するための電子デバイス及びその製造方法である。
【００７８】
図６（ａ）〜（ｅ）は、第４の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００７９】
まず、図６（ａ）に示すように、下層の配線（図示省略）を覆うように厚さ５００ｎｍ程度の第１の絶縁膜４０１を形成する。このとき、第１の絶縁膜４０１としては、絶縁膜の低誘電率化を実現するために、ポーラス膜やスピンコート膜を用いる。これらの膜は、例えばプラズマＣＶＤにより成膜されたＳｉＯ2 膜と比較して脆弱な膜である。
【００８０】
次に、図６（ｂ）に示すように、第１の絶縁膜４０１を覆うように厚さ５０〜１００ｎｍ程度の第２の絶縁膜４０２を形成する。ここで、第２の絶縁膜４０２としては、硬い（応力に強い）絶縁膜、具体的には、プラズマＣＶＤ法（高密度プラズマＣＶＤ法を含む）により成膜されたＳｉＯ2 膜等の絶縁膜を用いる。
【００８１】
次に、図６（ｃ）に示すように、リソグラフィー及びドライエッチング工程等を用いて、ビアホール（下層の配線と上層の配線との接続用）及び配線溝（上層の配線の埋め込み用）からなる凹部４０３を第１の絶縁膜４０１及び第２の絶縁膜４０２に形成する。
【００８２】
次に、図６（ｄ）に示すように、第２の絶縁膜４０２の上に、凹部４０３が途中まで埋まるように、Ｃｕ膜との密着性を確保し且つＣｕの拡散を防止するためのバリアメタル膜４０４を形成する。ここで、バリアメタル膜４０４は、例えばＴａ（タンタル）膜又はＴａＮ（窒化タンタル）膜からなる。続いて、バリアメタル膜４０４の上に、凹部４０３が完全に埋まるように、ビアプラグ及び上層の配線となるＣｕ膜４０５を形成する。
【００８３】
次に、図６（ｅ）に示すように、ＣＭＰ法により、Ｃｕ膜４０５及びバリアメタル膜４０４における凹部４０３に埋め込まれている部分以外の他の部分、つまり凹部４０３の外側のＣｕ膜４０５及びバリアメタル膜４０４を除去し、上層の配線（ビアプラグ部分を含む）４０６を形成する。
【００８４】
第４の実施形態の特徴は、第１の絶縁膜４０１の上に、第１の絶縁膜４０１よりも硬い第２の絶縁膜４０２を形成していること、及び第１の絶縁膜４０１と第２の絶縁膜４０２との間の応力差が、第１の絶縁膜４０１と導電膜（バリアメタル膜４０４及びＣｕ膜４０５）との間の応力差よりも小さいことである。
【００８５】
第４の実施形態によると、第１の絶縁膜４０１の上に、第１の絶縁膜４０１よりも硬く且つ第１の絶縁膜４０１に対する応力差が導電膜（バリアメタル膜４０４及びＣｕ膜４０５）と比べて小さい第２の絶縁膜４０２を形成した後、第１及び第２の絶縁膜４０１及び４０２に設けられたビアホール４０３にＣｕ膜４０５等をＣＭＰにより埋め込む。すなわち、Ｃｕ膜４０５等の下地となる第２の絶縁膜４０２が硬くて応力に強いため、Ｃｕ膜４０５等の堆積時やＣＭＰ時に第２の絶縁膜４０２の表面に傷が生じることを防止できる。また、第１の絶縁膜４０１とＣｕ膜４０５等との間の応力差が大きい場合にも、両者の間に、第１の絶縁膜４０１に対する応力差がＣｕ膜４０５等と比べて小さい第２の絶縁膜４０２が設けられているため、Ｃｕ膜４０５等の堆積時に脆弱な第１の絶縁膜４０１にクラックや歪み等が生じることを防止でき、それによってＣｕ膜４０５等のＣＭＰ時に第１の絶縁膜４０１に傷やスクラッチが生じることを防止できる。従って、Ｃｕ膜４０５等の下地絶縁膜の表面にスクラッチ等が生じることを防止しながら、Ｃｕ膜４０５等に対して均一なＣＭＰを行なうことができるので、デバイスの信頼性が向上する。また、該ＣＭＰの後において、第２の絶縁膜４０２の表面には傷が生じていないため、ウェットエッチングやドライエッチングによって第２の絶縁膜４０２を除去する必要はなく、その結果、凹部４０３に埋め込まれたＣｕ膜４０５等（つまり上層の配線４０６）の表面と下地絶縁膜（第２の絶縁膜４０２）の表面とを面一のままに保つことができる。従って、後の工程で平坦性の低下（例えば配線部分の表面段差）に起因する問題が生じることを防止できるので、デバイス製造の歩留まりが向上する。
【００８６】
尚、第４の実施形態において、図６（ｅ）に示す導電膜（Ｃｕ膜４０５等）のＣＭＰ工程で、該導電膜の表面と第２の絶縁膜４０２の表面とを面一にすることが好ましい。このようにすると、例えば、後の工程でのＣＭＰによる研磨残りや形状異常が発生する等の問題を回避できる。
【００８７】
また、第４の実施形態において、第１の絶縁膜４０１は低誘電率膜であることが好ましい。このようにすると、配線間容量等を低減することができる。このとき、第１の絶縁膜４０１は、例えばポーラス膜又はスピンコート膜であってもよい。
【００８８】
また、第４の実施形態において、第２の絶縁膜４０２は、プラズマＣＶＤ法によって形成された絶縁膜であることが好ましい。このようにすると、硬い第２の絶縁膜４０２、つまり応力に強い第２の絶縁膜４０２を形成することができる。このとき、第２の絶縁膜４０２はＳｉＯ2 膜であってもよい。
【００８９】
また、第４の実施形態において、デュアルダマシン構造のＣｕ配線形成を対象としたが、これに代えて、シングルダマシン構造のＣｕ配線形成を対象としても同様の効果が得られる。また、ダマシン構造の配線材料がＣｕに限られないことは言うまでもない。
【００９０】
（第５の実施形態）
以下、本発明の第５の実施形態に係る電子デバイス及びその製造方法について図面を参照しながら説明する。
【００９１】
図７（ａ）〜（ｆ）は、第５の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００９２】
まず、図７（ａ）に示すように、下層の配線（図示省略）を覆うように厚さ５００ｎｍ程度の第１の絶縁膜５０１を形成する。このとき、第１の絶縁膜５０１としては、絶縁膜の低誘電率化を実現するために、ポーラス膜やスピンコート膜を用いる。これらの膜は、例えばプラズマＣＶＤにより成膜されたＳｉＯ2 膜と比較して脆弱な膜である。
【００９３】
次に、図７（ｂ）に示すように、第１の絶縁膜５０１を覆うように厚さ５０〜１００ｎｍ程度の第２の絶縁膜５０２を形成する。ここで、第２の絶縁膜５０２としては、硬い（応力に強い）絶縁膜、具体的には、プラズマＣＶＤ法（高密度プラズマＣＶＤ法を含む）により成膜されたＳｉＯ2 膜等の絶縁膜を用いる。
【００９４】
次に、図７（ｃ）に示すように、リソグラフィー及びドライエッチング工程等を用いて、ビアホール（下層の配線と上層の配線との接続用）及び配線溝（上層の配線の埋め込み用）からなる凹部５０３を第１の絶縁膜５０１及び第２の絶縁膜５０２に形成する。
【００９５】
次に、図７（ｄ）に示すように、第２の絶縁膜５０２の上に、凹部５０３が途中まで埋まるように、Ｃｕ膜との密着性を確保し且つＣｕの拡散を防止するためのバリアメタル膜５０４を形成する。ここで、バリアメタル膜５０４は、例えばＴａ膜又はＴａＮ膜からなる。続いて、バリアメタル膜５０４の上に、凹部５０３が完全に埋まるように、ビアプラグ及び上層の配線となるＣｕ膜５０５を形成する。
【００９６】
次に、図７（ｅ）に示すように、ＣＭＰ法により、Ｃｕ膜５０５及びバリアメタル膜５０４における凹部５０３に埋め込まれている部分以外の他の部分、つまり凹部５０３の外側のＣｕ膜５０５及びバリアメタル膜５０４を除去し、それによって上層の配線（ビアプラグ部分を含む）５０６を形成する。
【００９７】
次に、図７（ｆ）に示すように、ＣＭＰ法により第２の絶縁膜５０２を除去する。尚、第２の絶縁膜５０２のＣＭＰ工程を、バリアメタル膜５０４のＣＭＰ工程（図７（ｅ）参照）の後に、バリアメタル膜５０４のＣＭＰ工程とは異なる研磨モジュール（つまり研磨条件）を用いて行なってもよいし、又はバリアメタル膜５０４のＣＭＰ工程と同じ研磨モジュール（つまり研磨条件）を用いて行なってもよい。各ＣＭＰ工程の研磨条件が異なる場合には各ＣＭＰ工程を正確に行なうことができる。また、各ＣＭＰ工程の研磨条件が同じ場合には各ＣＭＰ工程を連続的に行なうことができ、それによって製造プロセスを簡単化できる。さらに、各ＣＭＰ工程の研磨条件が同じ場合、例えば、バリアメタル膜５０４の研磨レートに対する第２の絶縁膜５０２の研磨レートの比（選択比）を０．２〜２．０程度に設定してもよい。
【００９８】
第５の実施形態の特徴は、第１の絶縁膜５０１の上に、第１の絶縁膜５０１よりも硬い第２の絶縁膜５０２を形成していること、第１の絶縁膜５０１と第２の絶縁膜５０２との間の応力差が、第１の絶縁膜５０１と導電膜（バリアメタル膜５０４及びＣｕ膜５０５）との間の応力差よりも小さいこと、及び最終的に第２の絶縁膜５０２をＣＭＰ法により除去していることである。
【００９９】
第５の実施形態によると、第１の絶縁膜５０１の上に、第１の絶縁膜５０１よりも硬く且つ第１の絶縁膜５０１に対する応力差が導電膜（バリアメタル膜５０４及びＣｕ膜５０５）と比べて小さい第２の絶縁膜５０２を形成した後、第１及び第２の絶縁膜５０１及び５０２に設けられたビアホール５０３にＣｕ膜５０５等をＣＭＰにより埋め込む。すなわち、Ｃｕ膜５０５等の下地となる第２の絶縁膜５０２が硬くて応力に強いため、Ｃｕ膜５０５等の堆積時やＣＭＰ時に第２の絶縁膜５０２の表面に傷が生じることを防止できる。また、第１の絶縁膜５０１とＣｕ膜５０５等との間の応力差が大きい場合にも、両者の間に、第１の絶縁膜５０１に対する応力差がＣｕ膜５０５等と比べて小さい第２の絶縁膜５０２が設けられているため、Ｃｕ膜５０５等の堆積時に脆弱な第１の絶縁膜５０１にクラックや歪み等が生じることを防止でき、それによってＣｕ膜５０５等のＣＭＰ時に第１の絶縁膜５０１に傷が生じることを防止できる。従って、下地絶縁膜の表面にスクラッチ等が生じることを防止しながら、Ｃｕ膜５０５等に対して均一なＣＭＰを行なうことができる。また、該ＣＭＰの後において、第２の絶縁膜５０２の表面には傷が生じていないため、第２の絶縁膜５０２を除去するためのＣＭＰ時に第１の絶縁膜５０１に傷が生じることを防止できるので、デバイスの信頼性が向上する。さらに、ウェットエッチングやドライエッチングではなくＣＭＰにより第２の絶縁膜５０２を除去することによって、凹部５０３に埋め込まれたＣｕ膜５０５等（つまり上層の配線５０６）の表面と第１の絶縁膜５０１の表面とを面一にすることができる。その結果、後の工程で平坦性の低下（例えば配線部分の表面段差）に起因する問題が生じることを防止でき、それによりデバイス製造の歩留まりが向上する。
【０１００】
また、第５の実施形態によると、第２の絶縁膜５０２を除去することによって次のような効果が得られる。すなわち、下層の第１の絶縁膜５０１とは膜質が異なる硬い第２の絶縁膜５０２を残存させた場合には、絶縁膜全体の実質的な比誘電率の上昇を招いてしまう。また、硬さ等に制約が課される第２の絶縁膜５０２については、その誘電率を低くすることができない。それに対して、第５の実施形態においては第２の絶縁膜５０２を除去することによって、実効的な誘電率を低減させることが可能となるので、高信頼性を持つ電子デバイスを実現できる。
【０１０１】
尚、第５の実施形態において、図７（ｆ）に示す第２の絶縁膜５０２のＣＭＰ工程で、第２の絶縁膜５０２と共に導電膜（Ｃｕ膜５０５及びバリアメタル膜５０４、つまり上層の配線５０６）を研磨し、それによって上層の配線５０６の表面と第１の絶縁膜５０１の表面とを面一にすることが好ましい。このようにすると、例えば、後の工程でのＣＭＰによる研磨残りや形状異常が発生する等の問題を回避できる。
【０１０２】
また、第５の実施形態において、第１の絶縁膜５０１は低誘電率膜であることが好ましい。このようにすると、配線間容量等を低減することができる。このとき、第１の絶縁膜５０１は、例えばポーラス膜又はスピンコート膜であってもよい。
【０１０３】
また、第５の実施形態において、第２の絶縁膜５０２は、プラズマＣＶＤ法によって形成された絶縁膜であることが好ましい。このようにすると、硬い第２の絶縁膜５０２、つまり応力に強い第２の絶縁膜５０２を形成することができる。このとき、第２の絶縁膜５０２はＳｉＯ2 膜であってもよい。
【０１０４】
また、第５の実施形態において、デュアルダマシン構造のＣｕ配線形成を対象としたが、これに代えて、シングルダマシン構造のＣｕ配線形成を対象としても同様の効果が得られる。また、ダマシン構造の配線材料がＣｕに限られないことは言うまでもない。
【産業上の利用可能性】
【０１０５】
本発明は、電子デバイス及びその製造方法に関し、ＣＭＰ法によるプラグ又はダマシン配線の形成に利用した場合に特に有用である。
【図面の簡単な説明】
【０１０６】
【図１】（ａ）〜（ｅ）は本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｄ）は第１の比較例に係る電子デバイスの製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｆ）は本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の第３の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図５】第２の比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【図６】（ａ）〜（ｅ）は本発明の第４の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｆ）は本発明の第５の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｆ）は従来の電子デバイスの製造方法の各工程を示す断面図である。
【符号の説明】
【０１０７】
１０１    第１の絶縁膜
１０２    第２の絶縁膜
１０３    ビアホール
１０４    導電膜
１０５    ビアプラグ
１５１    第１の絶縁膜
１５２    ビアホール
１５３    導電膜
１５４    クラックや歪み
１５５    ビアプラグ
１５６    傷やスクラッチ
２０１    第１の絶縁膜
２０２    第２の絶縁膜
２０３    ビアホール
２０４    導電膜
２０５    ビアプラグ
３００    ゲート電極
３０１    第１の絶縁膜
３０２    コンタクトプラグ
３０３    第２の絶縁膜
３０４    容量電極部
３０５    第３の絶縁膜
３０６    コンタクトホール
３０７    コンタクトプラグ
３５０    ゲート電極
３５１    第１の絶縁膜
３５２    保護膜
３５３    コンタクトプラグ
３５４    第２の絶縁膜
３５５    容量電極部
３５６    第３の絶縁膜
３５７    コンタクトホール
３５８    コンタクトプラグ
３５９    ボイド
４０１    第１の絶縁膜
４０２    第２の絶縁膜
４０３    凹部
４０４    バリアメタル膜
４０５    Ｃｕ膜
４０６    上層の配線
５０１    第１の絶縁膜
５０２    第２の絶縁膜
５０３    凹部
５０４    バリアメタル膜
５０５    Ｃｕ膜
５０６    上層の配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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