(57)【要約】【課題】  駆動電圧の波形なまりを改善し、表示輝度および階調表現の改善を行うことができるようにしたマトリクス型表示装置およびその駆動方法を提供する。【解決手段】  第Ａ列のカソード電極３１−１，３１−２，３１−３，…を２つの配線１５−Ａ１，１５−Ａ２に交互に接続し、常に択一的に１行（＝１ライン）分の画素のみが発光可能状態になるように、それら２本の配線１５−Ａ１，１５−Ａ２から各カソード電極３１−１，３１−２，３１−３，…に適切な列配線駆動電圧Ｖｃｏｌの印加を行う。また、実際の発光開始時刻よりも前の時刻から、行配線選択電圧Ｖｒｏｗの印加を開始し、実際の発光開始時刻において、行配線選択電圧Ｖｒｏｗを所望の電圧値にまで確実に立ち上げておく。【選択図】      図４
2005084504.tif 000002
【特許請求の範囲】
【請求項１】
複数の行配線と、これらの行配線に交差するように設けられた複数の列配線とを備え、それらの各交差点に対応してマトリクス状に複数の表示画素が形成されると共に、前記各表示画素の発光状態が、前記各行配線および前記各列配線に印加された駆動電圧に応じて制御されるようになされたマトリクス型表示装置であって、
前記各行配線に順次、行方向駆動電圧を印加する行方向電圧印加手段と、
前記各列配線に、前記各表示画素の発光レベルに応じた列方向駆動電圧を印加する列方向電圧印加手段と
を備え、
前記列配線として、各表示画素列ごとに第１および第２の配線が設けられると共に、前記第１および第２の配線が、１列内の複数の表示画素に対して、１行置きに交互に対応するように設けられ、
前記列方向電圧印加手段は、前記行方向駆動電圧を印加するタイミングに応じて、１行分の表示画素のみが択一的に発光可能となるような列方向駆動電圧を、前記第１および第２の配線に交互に印加するようになされている
ことを特徴とするマトリクス型表示装置。
【請求項２】
前記行方向電圧印加手段は、前記各行配線に対応する表示画素が実際に発光を開始する時刻よりも前の時刻から、前記各行配線に対して、前記行方向駆動電圧の印加を開始するようになされている
ことを特徴とする請求項１に記載のマトリクス型表示装置。
【請求項３】
前記行方向電圧印加手段は、常に、隣接する２つの行配線に対して前記行方向駆動電圧が同時に印加される状態となるよう、前記各行配線に対して、前記実際に発光を開始する時刻よりも１水平表示期間分、前の時刻から前記行方向駆動電圧の印加を開始するようになされている
ことを特徴とする請求項２に記載のマトリクス型表示装置。
【請求項４】
複数の行配線と、これらの行配線に交差するように設けられた複数の列配線とを備え、それらの各交差点に対応してマトリクス状に複数の表示画素が形成されると共に、前記各表示画素の発光状態が、前記各行配線および前記各列配線に印加された駆動電圧に応じて制御されるようになされたマトリクス型表示装置、を駆動する方法であって、
前記各行配線に順次、行方向駆動電圧を印加するステップと、
前記各列配線に、前記各表示画素の発光レベルに応じた列方向駆動電圧を印加するステップと
を含み、
前記列配線として、各表示画素列ごとに第１および第２の配線を設けると共に、前記第１および第２の配線を、１列内の複数の表示画素に対して、１行置きに交互に対応するように設け、
前記列方向駆動電圧を印加するステップにおいて、前記行方向駆動電圧を印加するタイミングに応じて、１行分の表示画素のみが択一的に発光可能となるような列方向駆動電圧を、前記第１および第２の配線に交互に印加する
ことを特徴とするマトリクス型表示装置の駆動方法。
【請求項５】
前記行方向駆動電圧を印加するステップにおいて、前記各行配線に対応する表示画素が実際に発光を開始する時刻よりも前の時刻から、前記各行配線に対して、前記行方向駆動電圧の印加を開始する
ことを特徴とする請求項４に記載のマトリクス型表示装置の駆動方法。
【請求項６】
前記行方向駆動電圧を印加するステップにおいて、常に、隣接する２つの行配線に対して前記行方向駆動電圧が同時に印加される状態となるよう、前記各行配線に対して、前記実際に発光を開始する時刻よりも１水平表示期間分、前の時刻から前記行方向駆動電圧の印加を開始する
ことを特徴とする請求項５に記載のマトリクス型表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行列状に配列された電極配線の交差点に表示画素が形成された表示装置、例えばＦＥＤ（Field Emission Display）やＥＬ（Electroluminescence）ディスプレイ等に好適なマトリクス型表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
近年、表示装置の薄型化および平面化が進んでおり、いわゆるフラットパネルディスプレイとして種々の開発がなされている。フラットパネルディスプレイの一つとして、例えば電界放出型カソードを用いたＦＥＤが存在する。このＦＥＤは、視野角を確保したまま諧調を高くすることができ、画質に優れ、生産効率が高く、応答速度も速く、非常に低温の環境下でも動作し、輝度が高く、電力効率も高い等の多くの優れた特徴を持っている。また、ＦＥＤの製造工程は、いわゆるアクティブ・マトリクス方式の液晶ディスプレイの製造工程と比較して簡単であり、製造コストは少なくともアクティブ・マトリクス方式の液晶ディスプレイの４０％〜６０％も低くなると期待されている。
【０００３】
ここで、ＦＥＤの基本構造とその動作を説明する。ＦＥＤは、電界電子放出特性を利用して電界放出型カソードから電子を放出させると共に、その電子を加速電界を印加して加速させ、蛍光体が塗布されたアノード電極に衝突させて発光を得るようにした表示素子である。
【０００４】
電界放出型カソードは、例えば円錐形状のカソード素子（冷陰極素子）と、このカソード素子の底面に電気的に接続されたカソード電極とで構成される。また、カソード電極に対向する側にはカソード素子を介してゲート電極が配置されている。これら対向配置されたカソード電極とゲート電極との間に電圧Ｖｇｃを印加することで、カソード素子から電子が放出される。電界放出型カソードおよびゲート電極に対向する側には、さらに加速電極であるアノード電極が配置されている。このアノード電極に高電圧ＨＶを印加することで、カソード素子から放出された電子が加速され、アノード電極に塗布された蛍光体に衝突して発光がなされる。
【０００５】
一般にＦＥＤでは、ゲート電極を行方向（Ｒｏｗ）配線、カソード電極を列方向（Ｃｏｌｕｍｎ）配線に接続して行列配線を行い、それらの各交差点にカソード素子を配置し、マトリクス状の画素を形成している。そして、列方向配線側から変調信号を入力し、行方向配線側から順次、走査信号を印加して走査を行う。行方向からゲート電極に走査信号として行配線選択電圧Ｖｒｏｗを印加すると共に、列方向からカソード電極に変調信号として列配線駆動電圧Ｖｃｏｌを印加することで、ゲート電極とカソード電極との間に電圧Ｖｇｃで表される電圧差が生じ、それにより発生する電界によって、カソード素子から電子が放出される。このとき、アノード電極に対して高電圧ＨＶを印加しておくと、
ＨＶ＞Ｖｒｏｗ  ……（１）
の条件で電子がアノード電極に引きつけられ、これによりアノード電流Ｉａがアノード電極からカソード電極に向かう方向に流れる。このとき、アノード電極の上に蛍光体を塗布しておくと、電子のエネルギーにより蛍光体が発光することになる。
【０００６】
なお、電子は電圧Ｖｇｃの大きさにより、その放出量が変化し、したがってアノード電流Ｉａも変化する。ここで、蛍光体の発光量すなわち発光輝度Ｌは、
Ｌ∝Ｉａ  ……（２）
の関係がある。したがって、電圧Ｖｇｃを変化させるようにすれば、発光輝度Ｌを変化させることができることになる。すなわち、電圧Ｖｇｃの大きさにより電子放出量を制御して任意の発光を得ることができる。このため、電圧Ｖｇｃを表示すべき信号に応じて変調することで輝度変調を実現できる。
【０００７】
図８に、カソード素子における電子放出特性（電流電圧特性（ＩＶ特性））の一例を示す。横軸は電圧Ｖｇｃ、縦軸は電流Ｉｃを示す。図８に示したように、カソード素子では、ある閾値Ｖｏから微小な電流が流れ始めるものの、あるカットオフ電圧Ｖｏｎ（例えば２０Ｖ）以下では発光に寄与する電子は放出されず、Ｖｇｃとしてカットオフ電圧Ｖｏｎを超える電圧が印加されたときに電子が放出され、発光に寄与する電流が発生する。
【０００８】
このような放出特性を有するＦＥＤの具体的な駆動方法を説明する。行配線選択電圧Ｖｒｏｗとしては、例えば選択時は３５Ｖ、非選択時は０Ｖを印加する。一方、列配線駆動電圧Ｖｃｏｌとしては、入力映像信号レベルに応じて、例えば０〜１５Ｖの変調信号を印加する。
【０００９】
例えば、行配線選択電圧Ｖｒｏｗが選択状態すなわち３５Ｖ印加時には、列配線駆動電圧Ｖｃｏｌが０Ｖならば、ゲート・カソード間の差電圧Ｖｇｃは３５Ｖとなり、カソード素子から放出される電子量が増え、蛍光体における発光は高輝度となる。
【００１０】
また同じく、行配線選択電圧Ｖｒｏｗが選択状態すなわち３５Ｖ印加時で、列配線駆動電圧Ｖｃｏｌが１５Ｖならば、ゲート・カソード間の差電圧Ｖｇｃは２０Ｖとなるが、放出電子は図８に示すような放出特性を有しているため、差電圧Ｖｇｃが２０Ｖでは発光に寄与するだけの電子は放出されない。よって発光は起こらない。以上のように、行配線選択電圧Ｖｒｏｗを選択状態にしておいて、列配線駆動電圧Ｖｃｏｌを入力映像信号レベルに応じて０〜１５Ｖで制御することで、所望の輝度表示を行うことができる。
【００１１】
パネルを連続表示する際には、ゲート電極に行配線選択電圧Ｖｒｏｗを与えることでカソード素子列を１行ずつ順次駆動（走査）するのと同期して、カソード電極群に画像１ライン分の変調信号（列配線駆動電圧Ｖｃｏｌ）を同時に印加することにより、蛍光体への電子ビーム照射量を制御し、画像を１ラインずつ表示していく。
【００１２】
ここで、行配線選択電圧Ｖｒｏｗおよび列配線駆動電圧Ｖｃｏｌを生成するための従来の回路構成を簡単に説明する。行配線選択電圧Ｖｒｏｗおよび列配線駆動電圧Ｖｃｏｌは、図示しない映像信号処理部から出力される映像信号に基づいて生成される。映像信号は、例えばＲ（赤），Ｇ（緑），Ｂ（青）それぞれ８ｂｉｔのデジタル映像信号と水平、垂直同期信号とで構成される。
【００１３】
このうち、Ｒ，Ｇ，Ｂのデジタル映像信号は図９（Ａ）に示したように、列方向駆動電圧生成部１３０に入力される。列方向駆動電圧生成部１３０は、図示していないが主に１ライン分（＝１Ｈ期間（１水平表示期間）分）のデジタル映像信号を入力するためのシフトレジスタ、その映像信号を１Ｈ期間分保持するためのラインメモリ、および１Ｈ期間分のデジタル映像信号をアナログ電圧に変換し、１Ｈ期間印加するためのＤ／Ａ（デジタル／アナログ）変換器などを含んでいる。列方向駆動電圧生成部１３０には、Ｒ，Ｇ，Ｂそれぞれについて複数の列方向配線Ｒ１，Ｇ１，Ｂ１，…ＲＮ，ＧＮ，ＢＮ（以下、個々の配線を総称して列方向配線１５０と記す。）が接続されており、各列方向配線に１Ｈ期間分同時に列配線駆動電圧Ｖｃｏｌを印加するようになっている。なお、従来では一般に、図９（Ｂ）に示したように、１本の列方向配線１５０には、一列分のすべてのカソード電極３１０が接続されている。
【００１４】
一方、水平、垂直同期信号は、図示しない制御信号生成部に入力され、ここで列方向駆動電圧生成部１３０における映像取り込み開始タイミングを指示する列配線駆動用映像取り込み開始パルス、および列方向駆動電圧生成部１３０におけるＤ／Ａ変換されたアナログ映像電圧発生タイミングを指示する列配線駆動開始パルスが作成される。
【００１５】
さらに制御信号生成部は、図示しない行方向選択電圧生成部における、行配線選択電圧Ｖｒｏｗの駆動開始タイミングを指示する行配線駆動開始パルス、および行配線選択電圧Ｖｒｏｗを１ラインごとに上から順次選択駆動するための基準シフトクロックとなる行配線選択用シフトクロックを作成する。
【００１６】
図１１（Ａ）〜（Ｊ）は、従来のＦＥＤにおける駆動タイミングを示している。図１１（Ｂ）の列配線駆動用映像入力とは、図９（Ａ）の列方向駆動電圧生成部１３０にパラレル入力される例えばＲ，Ｇ，Ｂ各８ｂｉｔ、計２４ｂｉｔのデジタル映像信号であり、ここでは図示していないがデジタル映像信号再生用の基準ドットクロックで１画素がサンプリングされている。
【００１７】
列方向駆動電圧生成部１３０では、列配線駆動用映像入力の直前（例えばドットクロックで１クロック前）に上述の列配線駆動用映像取り込み開始パルス（図１１（Ａ））を検出し、その後、列配線駆動用映像入力を例えばドットクロックに同期して順次記憶される水平１ライン画素分のシフトレジスタに取り込むなどして保持する。
【００１８】
列方向駆動電圧生成部１３０では、次に、列配線駆動用映像入力データの１ライン分の取り込みが完了した後に検出される上述の列配線駆動開始パルス（図１１（Ｃ））に同期して、例えばラインメモリにこれら１ライン分の映像データを転送し、ホールドされた１ライン分の映像データを１画素ごとに同時にＤ／Ａ変換を行い、アナログ電圧である列配線駆動電圧Ｖｃｏｌ（図１１（Ｄ））として出力する。図１１（Ｄ）では、例として、水平方向の第Ａ番目の画素を駆動するための列配線駆動電圧Ｖｃｏｌを代表して第Ａ列配線駆動電圧として示している。
【００１９】
一方、行方向選択電圧生成部では、上述の行配線駆動開始パルス（図１１（Ｆ））のオン状態を例えば列配線駆動開始パルス（図１１（Ｃ））の立ち上がりで検出する。そして、そこを基点として行配線選択用シフトクロック（図１１（Ｅ））に同期して、第１行から最下行まで順に１ラインずつ順次択一的に行配線選択電圧Ｖｒｏｗを印加する（図１１（Ｇ）〜（Ｊ））。なお、図では、第１行から第４行までの選択電圧を示す。
【００２０】
このようなタイミングで、カソード素子に行配線選択電圧Ｖｒｏｗと列配線駆動電圧Ｖｃｏｌとの差電圧Ｖｇｃが印加されることで、蛍光体への電子ビーム照射量が制御され、画像が１ラインずつ表示されていく。
【００２１】
マトリクス型表示装置およびその駆動方法に関する技術の従来例としては、例えば以下の文献記載のものがある。
【特許文献１】特開２００１−３２４９５５号公報
【特許文献２】特開２００２−１２３２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述のように、一般にＦＥＤでは、画素を駆動する電圧を印加するために行列配線構造を有し、行方向から変調信号、列方向から走査信号を入力するような構成となっている。図１０に、この配線構造の等価回路を示す。なお、列方向駆動電圧生成部１３０は、すべての列方向配線１５０に接続されているが、図では簡略化して１つの列方向配線１５０にのみ接続して示す。同様に、行方向選択電圧生成部１４０は、すべての行方向配線１６０に接続されているが、図では簡略化して示す。各列方向配線１５０および各行方向配線１６０の交差点、すなわち各画素位置には、カソード電極３１０およびゲート電極３３０が存在する。
【００２３】
図１０に示したように、この配線構造では、各列方向配線１５０において各画素間には、その配線材質、配線長および配線幅に応じた配線抵抗Ｒｃが存在する。同様に、各行方向配線１６０において各画素間には、配線抵抗Ｒｒが存在する。また、各列方向配線１５０および各行方向配線１６０の交差点には、それらの配線による配線容量Ｃ２が存在し、各画素位置には、カソード電極３１０およびゲート電極３３０による浮遊容量Ｃ１が存在する。なお、図１０において、Ｒｚ１，Ｒｚ２は、それぞれ列方向駆動電圧生成部１３０および行方向選択電圧生成部１４０の出力インピーダンスを示している。
【００２４】
このように、この配線構造では、種々の配線抵抗および容量が存在する。このような状況下において、将来的に表示パネルの画素数を増やした高解像度化、および大画面を目的とした大型化を試みた場合には、配線長が長くなることによる配線抵抗値の増大と、画素数が増えることによる配線交差点の増大に伴う配線容量値の増大とが生じる。これら抵抗値および容量値の増大は、発光輝度の低下や発光効率の低下などを引き起こし、表示性能に悪影響を及ぼす。
【００２５】
図１２（Ａ）〜（Ｇ）を参照してこの悪影響について説明する。図１２（Ａ）〜（Ｆ）は、図１１（Ａ）〜（Ｊ）に示したタイミングで駆動した場合における、実際の表示パネル上での駆動電圧波形を示している。すなわち、図１２（Ａ）は、第Ａ列のカソード電極３１０における列配線駆動電圧Ｖｃｏｌの波形を示し、図１２（Ｂ）〜（Ｅ）は、第１行から第４行までのゲート電極３３０における行配線選択電圧Ｖｒｏｗの波形を示す。図１２（Ａ）は、図１１（Ｄ）に示した電圧パルスに対応し、図１２（Ｂ）〜（Ｅ）はそれぞれ、図１１（Ｇ）〜（Ｊ）に示した電圧パルスに対応している。
【００２６】
図１２（Ｆ）は、カソード素子に印加されるゲート・カソード間の差電圧Ｖｇｃの波形を示す。より詳しくは、図１２（Ｆ）において、波形Ｆ−１〜Ｆ−４はそれぞれ、図１２（Ａ）の列配線駆動電圧Ｖｃｏｌと図１２（Ｂ）〜（Ｅ）の行配線選択電圧Ｖｒｏｗとの差電圧Ｖｇｃの波形を示す。図１２（Ｇ）は、実際の各画素の発光状態を示している。電圧Ｖｇｃのカットオフ電圧Ｖｏｎは、２０Ｖであるものとする。
【００２７】
これらの図において、例えば時刻Ｔ３〜Ｔ４では、行配線選択電圧Ｖｒｏｗとして３５Ｖが印加され第３行目の行配線が選択状態とされている（図１２（Ｄ））。この状態で、列配線駆動電圧Ｖｃｏｌとして０Ｖが印加されることで（図１２（Ａ））、ゲート・カソード間の差電圧Ｖｇｃは３５Ｖとなり（図１２（Ｆ）の波形Ｆ３）、カソード素子から放出される電子量が最大となる。これにより、図１２（Ｇ）に示したように、第Ａ列、第３行の画素が白レベルとなる。
【００２８】
しかしながら、従来では、上述の配線抵抗および容量の影響により、列配線駆動電圧Ｖｃｏｌと行配線選択電圧Ｖｒｏｗとが所望の値になるまでに時間が掛かり、その電圧波形に“なまり”が生じてしまう。例えば図１２（Ｄ）では、理想的には時刻Ｔ３からすぐに３５Ｖになるような電圧波形となることが望ましいが、波形のなまりにより３５Ｖになるまでタイムラグがある。これらの電圧波形のなまりは、必然的にゲート・カソード間電圧Ｖｇｃの波形にもなまりを生じさせる。表示パネルの垂直画素数が増えると、１ライン当たりの発光時間を短くしなければならないため、このなまりが輝度に影響する割合が増していき、結果としてカソード素子からの電子放出が妨げられ、十分な発光輝度を得ることができなくなるという問題が生じる。さらに、ゲート・カソード間電圧Ｖｇｃの波形に顕著ななまりが存在すると、輝度の階調特性の劣化をも引き起こし、高画質な表示の妨げにもなるという問題が生じる。
【００２９】
上述の特許文献１には、ゲート電圧を調整して表示輝度の変動を抑える発明が記載されている。また、上述の特許文献２には、行方向の２つのラインを同時に選択することで、発光輝度の改善を図る発明が記載されている。しかしながら、これらの文献では、上述の電圧波形のなまりを改善することについての記載はされていない。
【００３０】
本発明はかかる問題点に鑑みてなされたもので、その目的は、駆動電圧の波形なまりを改善し、表示輝度および階調表現の改善を行うことができるようにしたマトリクス型表示装置およびその駆動方法を提供することにある。
【課題を解決するための手段】
【００３１】
本発明によるマトリクス型表示装置は、複数の行配線と、これらの行配線に交差するように設けられた複数の列配線とを備え、それらの各交差点に対応してマトリクス状に複数の表示画素が形成されると共に、各表示画素の発光状態が、各行配線および各列配線に印加された駆動電圧に応じて制御されるようになされたマトリクス型表示装置であって、各行配線に順次、行方向駆動電圧を印加する行方向電圧印加手段と、各列配線に、各表示画素の発光レベルに応じた列方向駆動電圧を印加する列方向電圧印加手段とを備えている。このマトリクス型表示装置は、列配線として、各表示画素列ごとに第１および第２の配線が設けられると共に、第１および第２の配線が、１列内の複数の表示画素に対して、１行置きに交互に対応するように設けられている。列方向電圧印加手段は、行方向駆動電圧を印加するタイミングに応じて、１行分の表示画素のみが択一的に発光可能となるような列方向駆動電圧を、第１および第２の配線に交互に印加するようになされている。
【００３２】
本発明によるマトリクス型表示装置の駆動方法は、複数の行配線と、これらの行配線に交差するように設けられた複数の列配線とを備え、それらの各交差点に対応してマトリクス状に複数の表示画素が形成されると共に、各表示画素の発光状態が、各行配線および各列配線に印加された駆動電圧に応じて制御されるようになされたマトリクス型表示装置、を駆動する方法であって、各行配線に順次、行方向駆動電圧を印加するステップと、各列配線に、各表示画素の発光レベルに応じた列方向駆動電圧を印加するステップとを含んでいる。この駆動方法は、列配線として、各表示画素列ごとに第１および第２の配線を設けると共に、第１および第２の配線を、１列内の複数の表示画素に対して、１行置きに交互に対応するように設けている。この駆動方法はさらに、列方向駆動電圧を印加するステップにおいて、行方向駆動電圧を印加するタイミングに応じて、１行分の表示画素のみが択一的に発光可能となるような列方向駆動電圧を、第１および第２の配線に交互に印加するようにしている。
【００３３】
本発明によるマトリクス型表示装置およびその駆動方法では、各行配線に順次、行方向駆動電圧が印加されると共に、各列配線に、各表示画素の発光レベルに応じた列方向駆動電圧が印加されることで、各表示画素の発光状態が制御される。各列配線を構成する第１および第２の配線は、１列内の複数の表示画素に対して、１行置きに交互に対応するように設けられる。第１および第２の配線には、行方向駆動電圧を印加するタイミングに応じて、１行分の表示画素のみが択一的に発光可能となるような列方向駆動電圧が交互に印加される。
【００３４】
列配線について、従来１列につき１本の配線を使用していたものを２本に分けて使用するようにしているので、例えばＦＥＤに適用した場合、分けられた配線１本当たりにつき、カソード電極との接続数が従来に比べて半分となり、第１および第２の配線のそれぞれについて、浮遊容量の容量値が減少する。これにより、列方向駆動電圧の波形なまりが従来よりも小さく抑えられ、表示輝度および階調表現の改善が行われる。
【００３５】
本発明によるマトリクス型表示装置およびその駆動方法において、行方向駆動電圧は、各行配線に対応する表示画素が実際に発光を開始する時刻よりも前の時刻から印加を開始することが好ましい。例えば、常に、隣接する２つの行配線に対して行方向駆動電圧が同時に印加される状態となるよう、各行配線に対して、実際に発光を開始する時刻よりも１水平表示期間分、前の時刻から行方向駆動電圧の印加を開始することが好ましい。
【００３６】
このように実際に発光を開始する時刻よりも前の時刻から行方向駆動電圧の印加を開始することで、実際の発光開始時刻において、行方向駆動電圧を所望の電圧値にまで容易に立ち上げることができる。これにより、行方向駆動電圧の波形なまりが従来よりも小さく抑えられる。
【発明の効果】
【００３７】
本発明のマトリクス型表示装置およびその駆動方法によれば、第１および第２の配線を、１列内の複数の表示画素に対して、１行置きに交互に対応するように設け、それら第１および第２の配線に、行方向駆動電圧を印加するタイミングに応じて、１行分の表示画素のみが択一的に発光可能となるような列方向駆動電圧を交互に印加するようにしたので、例えばＦＥＤに適用した場合、第１および第２の配線１本当たりにつき、カソード電極との接続数が従来に比べて半分となり、第１および第２の配線のそれぞれについて、浮遊容量の容量値が減少する。これにより、列方向駆動電圧の波形なまりを従来よりも抑えることができる。これにより、表示輝度および階調表現の改善を行うことができる。
【００３８】
特に、実際の発光開始時刻よりも前の時刻から行方向駆動電圧の印加を開始するようにした場合には、実際の発光開始時刻において、行方向駆動電圧を所望の電圧値にまで容易に立ち上げることが可能となるので、行方向駆動電圧についての波形なまりの影響も従来より小さく抑えることができる。これにより、表示輝度および階調表現をさらに良好に改善することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４０】
図１は、本発明の一実施の形態に係るマトリクス型表示装置の全体構成を示している。図２は、このマトリクス型表示装置における表示パネルの概略構造を示している。図３は、その表示パネルの画素部分の概略構造を示している。本実施の形態では、表示パネルとしてＦＥＤを用いたマトリクス型表示装置を例に説明する。
【００４１】
図１に示したように、このマトリクス型表示装置は、アナログ映像信号をデジタル信号に変換して出力するＡ／Ｄ（アナログ／デジタル）変換部１０と、デジタル映像信号に対して画質調整等の各種の信号処理を施す映像信号処理部１１と、表示パネルを駆動する列方向駆動電圧生成部１３および行方向選択電圧生成部１４と、映像信号に含まれる水平同期信号Ｈおよび垂直同期信号Ｖを入力として、列方向駆動電圧生成部１３および行方向選択電圧生成部１４に適切なタイミングパルスを出力する制御信号生成部１２とを備えている。映像信号処理部１１に入力される映像信号は、例えばＲ（赤），Ｇ（緑），Ｂ（青）それぞれ８ｂｉｔのデジタル映像信号と水平、垂直同期信号Ｈ，Ｖとで構成される。なお、映像信号として初めからデジタル信号が入力される場合には、Ａ／Ｄ変換部１０を構成から省くことができる。
【００４２】
表示パネルは、図２および図３に示したように、アノードパネル２０とカソードパネル３０とを有し、それらが所定間隔をおいて対向配置された構造となっている。アノードパネル２０とカソードパネル３０との間の電子放出領域３６は、略真空状態に保たれている。
【００４３】
アノードパネル２０は、例えばガラス基板よりなる基板部２３に、透明体からなるアノード電極２１を層状に形成して構成されている。アノード電極２１には、蛍光体層２２が塗布されている。蛍光体層２２は、Ｒ（赤），Ｇ（緑），Ｂ（青）の光の３原色に対応する３つの蛍光体層２２Ｒ，２２Ｇ，２２Ｂを含んでいる。これらの蛍光体層２２Ｒ，２２Ｇ，２２Ｂの発光により、カラー表示を行うことが可能となっている。各蛍光体層２２Ｒ，２２Ｇ，２２Ｂの間には、ブラックマトリクス２４が形成されている。なお、本実施の形態では、説明を簡略化するため、特に必要のある場合を除き、カラー表示における各色を区別することなく説明する。
【００４４】
カソードパネル３０は、支持体１７と、この上方に配置された列方向配線１５および行方向配線１６とを有している。列方向配線１５は、列方向（図１のＹ方向）に延在し、行方向（図１のＸ方向）に複数配列されている。列方向配線１５の一端は、列方向駆動電圧生成部１３に電気的に接続されている。行方向配線１６は、行方向に延在し、列方向に複数配列されている。行方向配線１６の一端は、行方向選択電圧生成部１４に電気的に接続されている。このように互いに交差するように行列状に配列された列方向配線１５および行方向配線１６の各交差点にマトリクス状に表示画素が形成され、列方向配線１５を介して印加された列配線駆動電圧Ｖｃｏｌと行方向配線１６を介して印加された行配線選択電圧Ｖｒｏｗとの電圧差に応じて、それらの交差点の表示画素が発光するようになされている。
【００４５】
ここで、本実施の形態において、行方向選択電圧生成部１４が、本発明における「行方向電圧印加手段」の一具体例に対応し、列方向駆動電圧生成部１３が、本発明における「列方向電圧印加手段」の一具体例に対応する。また本実施の形態において、行配線選択電圧Ｖｒｏｗが、本発明における「行方向駆動電圧」の一具体例に対応し、列配線駆動電圧Ｖｃｏｌが、本発明における「列方向駆動電圧」の一具体例に対応する。
【００４６】
カソードパネル３０において、支持体１７の上にはカソード電極３１が形成されている。カソード電極３１の上には、図３に示したように例えば円錐形状のカソード素子（冷陰極素子）３２が設けられている。カソード素子３２は通常、１画素につき複数個設けられる。カソード電極３１とカソード素子３２は、電気的に接続されている。カソード電極３１とカソード素子３２とで、電界放出型カソードが形成されている。
【００４７】
カソード電極３１に対向する側にはカソード素子３２および絶縁層３５を介してゲート電極３３が配置されている。これら対向配置されたカソード電極３１とゲート電極３３との間に電圧Ｖｇｃを印加することで、カソード素子３２から電子ｅが放出されるようになっている。ゲート電極３３において、カソード素子３２に対応する部分には、カソード素子３２から放出された電子ｅが通過する開口部３４が設けられている。
【００４８】
アノード電極２１は、カソード素子３２から電子ｅが放出される方向側において、ゲート電極３３に対向配置されている。アノード電極２１は、加速電極の役割を有している。すなわち、アノード電極２１に高電圧ＨＶを印加することで、カソード素子３２から放出された電子ｅがアノード電極２１に向けて加速されるようになっている。
【００４９】
このような画素構造が、カソードパネル３０において行方向配線１６および列方向配線１５の各交差点に形成され、マトリクス状の画素を形成している。一般に、ゲート電極３３が行方向配線１６に、カソード電極３１が列方向配線１５に電気的に接続されている。そして、行方向からゲート電極３３に走査信号として行配線選択電圧Ｖｒｏｗが印加されると共に、列方向からカソード電極３１に変調信号として列配線駆動電圧Ｖｃｏｌが印加されることで、ゲート電極３３とカソード電極３１との間に電圧Ｖｇｃで表される電圧差が生じ、それにより発生する電界によって、カソード素子３２から電子ｅが放出されるようになっている。このとき、アノード電極２１に対して高電圧ＨＶを印加しておくことで、電子ｅがアノード電極２１に引きつけられ、これによりアノード電流Ｉａがアノード電極２１からカソード電極３１に向かう方向に流れる。このとき、アノード電極２１に到達した電子ｅのエネルギーにより、それに対応する位置の蛍光体層２２が発光することになる。
【００５０】
行方向選択電圧生成部１４は、各行方向配線１６に順次、走査信号を印加するためのものであり、制御信号生成部１２から出力されたタイミングパルスに基づいて、各行方向配線１６に適切なタイミングで走査信号（行配線選択電圧Ｖｒｏｗ）を印加するようになっている。
【００５１】
列方向駆動電圧生成部１３は、各列方向配線１５に変調信号を印加するためのものであり、図示していないが主に１ライン分（＝１Ｈ期間（１水平表示期間）分）のデジタル映像信号を入力するためのシフトレジスタ、その映像信号を１Ｈ期間分保持するためのラインメモリ、および１Ｈ期間分のデジタル映像信号をアナログ電圧に変換し、１Ｈ期間印加するためのＤ／Ａ（デジタル／アナログ）変換器などを含んでいる。列方向駆動電圧生成部１３は、映像信号処理部１１からのデジタル映像信号に応じた変調信号を、図示しないＤ／Ａ変換器によってアナログ変調信号に変換し、列配線駆動電圧Ｖｃｏｌとして各列方向配線１５に印加するようになっている。
【００５２】
列方向駆動電圧生成部１３には、列方向配線１５として、Ｒ，Ｇ，Ｂの各画素列それぞれについて複数の列方向配線Ｒ１，Ｇ１，Ｂ１，…ＲＮ，ＧＮ，ＢＮ（Ｎ＝整数）が接続されている。
【００５３】
図４（Ａ），（Ｂ）は、列方向配線１５の接続構造を示している。従来では、図９（Ａ），（Ｂ）に示したように、１本の列方向配線１５０に、一列分のすべてのカソード電極３１０が接続されている構造が一般的である。これに対し、本実施の形態では、従来の１本の列方向配線１５０を２本で構成し、それら２本の配線が、１列内の複数の表示画素に対して、１行置きに交互に対応するように、一列のカソード電極３１に対して交互に接続した構造となっている。そして、それら２本の配線を交互に駆動するようになっている。列方向駆動電圧生成部１３は、行配線選択電圧Ｖｒｏｗを印加するタイミングに応じて、１行分の表示画素のみが択一的に発光可能となるような列配線駆動電圧Ｖｃｏｌを、２本の配線に交互に印加するようになっている。列方向駆動電圧生成部１３による駆動制御の具体例については後に詳述する。
【００５４】
すなわち、従来の構造と比較すると、図４（Ａ）に示したように、Ｒ，Ｇ，Ｂそれぞれの列方向配線Ｒ１，Ｇ１，Ｂ１，…ＲＮ，ＧＮ，ＢＮが、それぞれ２本の配線（Ｒ１１，Ｒ１２），（Ｇ１１，Ｇ１２），（Ｂ１１，Ｂ１２），…（ＲＮ１，ＲＮ２），（ＧＮ１，ＧＮ２），（ＢＮ１，ＢＮ２）の組で構成されている。そして、例えば配線Ｒ１１，Ｒ１２については、図４（Ｂ）に示したように、一列のカソード電極３１−１，３１−２，３１−３，…に対して交互に接続されている。
【００５５】
以下、任意の第Ａ列目の列方向配線１５−Ａが、第１および第２の配線（第Ａ１列配線１５−Ａ１，第Ａ２列配線１５−Ａ２）からなる２つの配線で構成され、第１の配線１５−Ａ１に第Ａ列における奇数行目のカソード電極３１−１，３１−３，…が接続され、第２の配線１５−Ａ２に、偶数行目のカソード電極３１−２，３１−４，…が接続されているものとして説明する。
【００５６】
図５は、本実施の形態におけるカソードパネル３０の配線構造の等価回路を示している。なお、列方向駆動電圧生成部１３は、すべての列方向配線１５に接続されているが、図では簡略化して１つの列方向配線１５にのみ接続して示す。同様に、行方向選択電圧生成部１４は、すべての行方向配線１６に接続されているが、図では簡略化して示す。
【００５７】
この配線構造において、第Ａ１列配線１５−Ａ１は、奇数行目の行方向配線１６−１，１６−３，…に対応し、第Ａ２列配線１５−Ａ２は、偶数行目の行方向配線１６−２，１６−４，…に対応している。すなわち、第Ａ１列配線１５−Ａ１と奇数行目の行方向配線１６−１，１６−３，…とで、第Ａ列における奇数行目の画素が駆動され、第Ａ２列配線１５−Ａ２と偶数行目の行方向配線１６−２，１６−４，…とで、第Ａ列における偶数行目の画素が駆動されるようになっている。
【００５８】
この配線構造では、図１０に示した従来の配線構造と同様、各列方向配線１５には配線抵抗Ｒｃが存在し、各行方向配線１６には配線抵抗Ｒｒが存在する。また、各列方向配線１５および各行方向配線１６の交差点には、配線容量Ｃ２が存在し、各画素位置には、カソード電極３１およびゲート電極３３による浮遊容量Ｃ１が存在する。なお、図５において、Ｒｚ１，Ｒｚ２は、それぞれ列方向駆動電圧生成部１３および行方向選択電圧生成部１４の出力インピーダンスを示している。
【００５９】
この配線構造では、行方向および列方向における配線抵抗Ｒｒ，Ｒｃの大きさは、図１０の従来の配線構造と比較してそれぞれ変化はない。しかしながら、容量Ｃ１，Ｃ２の大きさは、行方向および列方向ともにそれぞれ従来の配線構造とは大きく異なり、以下の特徴を有する。
【００６０】
すなわち、行方向配線１６については、交差する列方向配線１５の数が従来に比べて２倍に増えるため、それらによる配線容量Ｃ２の容量値が従来に比べて増すこととなる。一方、列方向配線１５については、従来１列につき１本の配線を使用していたものを２本に分けているため、分けられた配線１本当たりにつき、カソード電極３１との接続数が従来に比べて半分となる。このため、例えば第Ａ１列配線１５−Ａ１および第Ａ２列配線１５−Ａ２のそれぞれについて、浮遊容量Ｃ１の容量値は減少することになる。
【００６１】
よって、この配線構造において、行方向配線１６に行配線選択電圧Ｖｒｏｗを印加すると、その電圧波形のなまりは従来よりも増加する。一方、各列方向配線１５に列配線駆動電圧Ｖｃｏｌを印加すると、その電圧波形のなまりは減少することとなる。本実施の形態では、この特性を利用して、後述するように電圧波形のなまりを改善する。
【００６２】
次に、以上のように構成されたマトリクス型表示装置の動作を説明する。
【００６３】
まず、このマトリクス型表示装置の基本動作を説明する。図１において、Ａ／Ｄ変換部１０に入力されたアナログ映像信号は、デジタル映像信号に変換され、映像信号処理部１１に出力される。映像信号処理部１１では、デジタル映像信号に対して画質調整等の各種の信号処理を施す。映像信号には、例えばＲ，Ｇ，Ｂそれぞれ８ｂｉｔのデジタル映像信号と水平、垂直同期信号Ｈ，Ｖとが含まれている。Ｒ，Ｇ，Ｂのデジタル映像信号は、列方向駆動電圧生成部１３に入力される。
【００６４】
一方、水平、垂直同期信号Ｈ，Ｖは、制御信号生成部１２に入力され、ここで列方向駆動電圧生成部１３における映像取り込み開始タイミングを指示する列配線駆動用映像取り込み開始パルス、および列方向駆動電圧生成部１３におけるＤ／Ａ変換されたアナログ映像電圧発生タイミングを指示する列配線駆動開始パルスが作成される。制御信号生成部１２はさらに、行方向選択電圧生成部１４における、行配線選択電圧Ｖｒｏｗの駆動開始タイミングを指示する行配線駆動開始パルス、および行配線選択電圧Ｖｒｏｗを１ラインごとに上から順次選択駆動するための基準シフトクロックとなる行配線選択用シフトクロックを作成する。列方向駆動電圧生成部１３および行方向選択電圧生成部１４は、これら同期信号に基づいて生成された駆動タイミングパルスに基づくタイミングで、表示パネルを駆動する。
【００６５】
行方向選択電圧生成部１４は、各行方向配線１６に順次、走査信号として行配線選択電圧Ｖｒｏｗを印加する。列方向駆動電圧生成部１３は、各列方向配線１５に変調信号として列配線駆動電圧Ｖｃｏｌを印加する。図２および図３に示したパネル構造において、ゲート電極３３が行方向配線１６に、カソード電極３１が列方向配線１５に電気的に接続されているので、行方向からゲート電極３３に行配線選択電圧Ｖｒｏｗが印加され、列方向からカソード電極３１に列配線駆動電圧Ｖｃｏｌが印加される。これにより、ゲート電極３３とカソード電極３１との間に電圧Ｖｇｃで表される電圧差が生じ、それにより発生する電界によって、カソード素子３２から電子ｅが放出される。放出された電子ｅは、アノード電極２１によって加速され、アノード電極２１に衝突する。その衝突した電子ｅのエネルギーにより、それに対応する位置の蛍光体層２２が発光する。この発光により、映像表示がなされる。
【００６６】
次に、このマトリクス型表示装置の特徴部分である、表示パネルの駆動動作を、具体的に説明する。図６（Ａ）〜（Ｋ）は、このマトリクス型表示装置における表示パネルの駆動タイミングを示している。図６（Ｂ）の列配線駆動用映像入力とは、図４に示したように列方向駆動電圧生成部１３にパラレル入力される例えばＲ，Ｇ，Ｂ各８ｂｉｔ、計２４ｂｉｔのデジタル映像信号であり、ここでは図示していないがデジタル映像信号再生用の基準ドットクロックで１画素がサンプリングされている。
【００６７】
列方向駆動電圧生成部１３では、列配線駆動用映像入力の直前（例えばドットクロックで１クロック前）に制御信号生成部１２からの列配線駆動用映像取り込み開始パルス（図６（Ａ））を検出し、その後、列配線駆動用映像入力を例えばドットクロックに同期して順次記憶される水平１ライン画素分のシフトレジスタに取り込むなどして保持する。
【００６８】
列方向駆動電圧生成部１３では、次に、列配線駆動用映像入力データの１ライン分の取り込みが完了した後に検出される、制御信号生成部１２からの列配線駆動開始パルス（図６（Ｃ））に同期して、例えばラインメモリにこれら１ライン分の映像データを転送し、ホールドされた１ライン分の映像データを１画素ごとに同時にＤ／Ａ変換を行い、アナログ電圧である列配線駆動電圧Ｖｃｏｌ（図６（Ｄ），（Ｅ））として出力する。本実施の形態では、既に図４（Ａ），（Ｂ）および図５を参照して説明したように、第Ａ列のカソード電極３１−１，３１−２，３１−３，…に対して、２つの配線１５−Ａ１，１５−Ａ２が交互に接続され、それら２本の配線１５−Ａ１，１５−Ａ２に、１行分の表示画素のみが択一的に発光可能となるような列配線駆動電圧Ｖｃｏｌを印加して、交互に駆動するようになっている。図６（Ｄ），（Ｅ）では、それら第Ａ１列配線１５−Ａ１，第Ａ２列配線１５−Ａ２に印加される列配線駆動電圧Ｖｃｏｌを示している。
【００６９】
一方、行方向選択電圧生成部１４では、制御信号生成部１２からの行配線駆動開始パルス（図６（Ｇ））のオン状態を例えば列配線駆動開始パルス（図６（Ｃ））の立ち上がりで検出する。そして、そこを基点として行配線選択用シフトクロック（図６（Ｆ））に同期して、第１行から最下行まで順次、行配線選択電圧Ｖｒｏｗを印加する（図６（Ｈ）〜（Ｋ））。なお、図では、第１行から第４行までの選択電圧を示す。
【００７０】
このようなタイミングで、カソード素子３２に行配線選択電圧Ｖｒｏｗと列配線駆動電圧Ｖｃｏｌとの差電圧Ｖｇｃが印加されることで、蛍光体への電子ビーム照射量が制御され、画像が１ラインずつ表示されていく。
【００７１】
ここで、図１１（Ａ）〜（Ｊ）に示した従来の駆動タイミングとの差異を説明する。まず、従来では、図９（Ｂ）に示したように例えば第Ａ列のすべてのカソード電極３１０を１本の列方向配線１５０に接続し、その１本の列方向配線１５０から各カソード電極３１０に列配線駆動電圧Ｖｃｏｌ（図１１（Ｄ））を印加して駆動している。これに対し、本実施の形態では、図４（Ｂ）および図５に示したように第Ａ列のカソード電極３１−１，３１−２，３１−３，…を２つの配線１５−Ａ１，１５−Ａ２に交互に接続し、常に択一的に１行（＝１ライン）分の画素のみが発光可能状態になるように、それら２本の配線１５−Ａ１，１５−Ａ２から各カソード電極３１−１，３１−２，３１−３，…に交互に１ライン置きに、適切な列配線駆動電圧Ｖｃｏｌ（図６（Ｄ），（Ｅ））を印加して駆動している。
【００７２】
また従来では、第１行から最下行まで順に、１ラインずつ順次択一的に行配線選択電圧Ｖｒｏｗを印加している（図１１（Ｇ）〜（Ｊ））。そして、１つの行方向配線１６０には１Ｈ期間の間、行配線選択電圧Ｖｒｏｗが印加される。これに対し、本実施の形態では、各行の表示画素が実際に発光を開始する時刻よりも前の時刻から、各行方向配線１６に対して、行配線選択電圧Ｖｒｏｗの印加を開始している。そして、行配線選択電圧Ｖｒｏｗを、隣接する２つの行方向配線１６に同時に印加し、常に水平２ライン分同時選択している（図６（Ｈ）〜（Ｋ））。この場合、１つの行方向配線１６には、１Ｈ期間のずれをもって、２Ｈ期間の間、行配線選択電圧Ｖｒｏｗが印加される。例えば時刻Ｔ１〜Ｔ２の期間では、第１行目と第２行目の行方向配線１６−１，１６−２に行配線選択電圧Ｖｒｏｗが同時に印加され（図６（Ｈ），（Ｉ））、次の時刻Ｔ２〜Ｔ３の期間では、第２行目と第３行目の行方向配線１６−２，１６−３に行配線選択電圧Ｖｒｏｗが同時に印加されている（図６（Ｉ），（Ｊ））。実際の第２行目の画素の発光期間は、時刻Ｔ２〜Ｔ３の間だけあるが、本実施の形態では、その直前の時刻Ｔ１〜Ｔ２の期間にも行配線選択電圧Ｖｒｏｗが印加される。すなわち、実際の発光開始時刻Ｔ２よりも１Ｈ期間分、前の時刻Ｔ１から電圧印加が開始され、合計２Ｈ期間の間、行配線選択電圧Ｖｒｏｗが印加される。この場合、本来の発光期間ではない時刻Ｔ１〜Ｔ２において、第２行目の画素が発光しないように列配線駆動電圧Ｖｃｏｌを適切に制御する。以下、各画素が実際にどのように発光制御されるかについて説明する。
【００７３】
図７（Ａ）〜（Ｈ）は、図６（Ａ）〜（Ｋ）に示したタイミングで駆動した場合における、実際の表示パネル上での駆動電圧波形を示している。すなわち、図７（Ａ），（Ｂ）は、第Ａ１列，第Ａ２列のカソード電極３１における列配線駆動電圧Ｖｃｏｌの波形を示し、図７（Ｃ）〜（Ｆ）は、第１行から第４行までのゲート電極３３における行配線選択電圧Ｖｒｏｗの波形を示す。図７（Ａ），（Ｂ）は、図６（Ｄ），（Ｅ）に示した電圧パルスに対応し、図７（Ｃ）〜（Ｆ）はそれぞれ、図６（Ｈ）〜（Ｋ）に示した電圧パルスに対応している。
【００７４】
図７（Ｇ）において、カソード素子３２に印加されるゲート・カソード間の差電圧Ｖｇｃの波形を示す。より詳しくは、図７（Ｇ）において、波形Ｇ−１，Ｇ−３はそれぞれ、図７（Ａ）に示した第Ａ１列の配線駆動電圧Ｖｃｏｌと図７（Ｃ），（Ｅ）に示した第１行，第３行の配線選択電圧Ｖｒｏｗとの差電圧Ｖｇｃの波形を示す。波形Ｇ−２，Ｇ−４はそれぞれ、図７（Ｂ）に示した第Ａ２列の配線駆動電圧Ｖｃｏｌと図７（Ｄ），（Ｆ）に示した第２行，第４行の配線選択電圧Ｖｒｏｗとの差電圧Ｖｇｃの波形を示す。図７（Ｈ）は、実際の各画素の発光状態を示している。
【００７５】
以下、電圧Ｖｇｃのカットオフ電圧Ｖｏｎは２０Ｖ、行配線選択電圧Ｖｒｏｗとしては選択時に３５Ｖ、非選択時に０Ｖ、列配線駆動電圧Ｖｃｏｌとしては入力映像信号レベルに応じて０〜１５Ｖの範囲で可変制御するものとして説明する。
【００７６】
例えば時刻Ｔ２〜Ｔ３の区間では、第２行目と第３行目の行方向配線１６−２，１６−３に同時に行配線選択電圧Ｖｒｏｗが印加されている（図７（Ｄ），（Ｅ））。このとき、第Ａ２列目の列配線駆動電圧Ｖｃｏｌを所望の映像レベルの値（この例では輝度約５０％レベルに対応する値）で出力していることにより（図７（Ｂ））、第２行、第Ａ２列目のカソード素子３２に印加される電圧Ｖｇｃは、波形なまりの少ない良好なパルス波形となり（図７（Ｇ）の波形Ｇ−２）、その部分のカソード素子３２から電子放出が行われ、電子放出量に応じた発光が行われる。この場合、図７（Ｇ）の波形Ｇ−２は、従来（図１２（Ｆ）の波形Ｆ−２）に比べて波形のなまりが少なく、良好なものとなっている。
【００７７】
これは第１に、行方向について、第２行目の行配線選択電圧Ｖｒｏｗが、本来の発光開始時刻Ｔ２よりも前の時刻Ｔ１から立ち上がりが開始されているため、時刻Ｔ２では十分な時間が経過しており、時刻Ｔ２では所望の電圧値３５Ｖにまで１００％立ち上がる状態となる。このため、従来よりも行方向の配線容量Ｃ２（図５）が大きく、顕著な電圧波形のなまりを有していたとしても、実際の発光期間Ｔ２〜Ｔ３では電圧Ｖｇｃが行配線選択電圧Ｖｒｏｗの波形なまりの影響を受けなくなる。第２に、列方向についての容量の影響に関して、図５に示した配線構造を有していることにより、その容量値が従来よりも減少しているため、列配線駆動電圧Ｖｃｏｌの波形なまりの影響を、従来よりも小さく抑えることができるからである。
【００７８】
一方、第Ａ１列目の列配線駆動電圧Ｖｃｏｌとしては、黒レベルの値（ここでは１５Ｖ）を出力しているため（図７（Ａ））、第３行目の行方向配線１６−３に行配線選択電圧Ｖｒｏｗが印加されていたとしても、第３行、第Ａ１列目のカソード素子３２に印加される電圧Ｖｇｃは、図７（Ａ）の波形Ｇ−１と同様の波形となり、発光に寄与するような電子放出を促す電圧レベルに達しないで（ここでは２０Ｖ）、いわゆるカットオフ状態となり、発光は行われない。
【００７９】
同様の手順で、時刻Ｔ３〜Ｔ４の区間では、第３行目と第４行目の行方向配線１６−３，１６−４に同時に行配線選択電圧Ｖｒｏｗが印加されている（図７（Ｅ），（Ｆ））。このとき、第Ａ１列目の列配線駆動電圧Ｖｃｏｌを所望の映像レベルの値（この例では輝度１００％の白レベルに対応する値）で出力していることにより（図７（Ａ））、第３行、第Ａ１列目のカソード素子３２に印加される電圧Ｖｇｃは、波形なまりの少ない良好なパルス波形となり（図７（Ｇ）の波形Ｇ−３）、その部分のカソード素子３２から電子放出が行われ、電子放出量に応じた発光が行われる。
【００８０】
一方、第Ａ２列目の列配線駆動電圧Ｖｃｏｌとしては、黒レベルの値（ここでは１５Ｖ）を出力しているため（図７（Ｂ））、第４行目の行方向配線１６−４に行配線選択電圧Ｖｒｏｗが印加されていたとしても、第４行、第Ａ２列目のカソード素子３２に印加される電圧Ｖｇｃは、図７（Ａ）の波形Ｇ−１と同様の波形となり、電子放出を促す電圧レベルに達しないで（ここでは２０Ｖ）、いわゆるカットオフ状態となり、発光は行われない。
【００８１】
このようにして、時刻Ｔ４以降も同じように、常に択一的に１行（＝１ライン）分の表示画素のみが順次発光可能状態になるように、各画素列ごとに２本の列方向配線１５−Ａ１，１５−Ａ２に印加する列方向配線駆動電圧Ｖｃｏｌの制御を行うことで、２ライン同時に行配線選択電圧Ｖｒｏｗが印加されていたとしても、２ライン分の画素が同時に発光しないようにすることができる。またこのような制御を行うことにより、波形なまりの影響の少ないゲート・カソード間電圧Ｖｇｃを形成することが可能となる。よって、所望の量の電子の放出が容易になると共に、良好な輝度の映像表示が可能となる。
【００８２】
また、ゲート・カソード間電圧Ｖｇｃの電圧値で低輝度から高輝度までの階調表現を行う場合において、電圧Ｖｇｃのパルスが矩形波であるものとみなして電圧レベルを調整すると、従来の駆動方法では、波形なまりによる輝度への影響が輝度の大きさによって一様にならないため、階調特性が劣化するという問題が生ずる。しかし、本実施の形態の駆動方法によれば、ゲート・カソード間電圧Ｖｇｃが良好なパルス電圧となるため、この問題も改善されることとなる。
【００８３】
以上説明したように、本実施の形態によれば、図４（Ｂ）および図５に示したように第Ａ列のカソード電極３１−１，３１−２，３１−３，…を２つの配線１５−Ａ１，１５−Ａ２に交互に接続し、常に択一的に１行（＝１ライン）分の画素のみが発光可能状態になるように、それら２本の配線１５−Ａ１，１５−Ａ２から各カソード電極３１−１，３１−２，３１−３，…に適切な列配線駆動電圧Ｖｃｏｌの印加を行うようにしたので、第１および第２の配線１５−Ａ１，１５−Ａ２の１本当たりにつき、カソード電極３１との接続数が従来に比べて半分となり、第１および第２の配線１５−Ａ１，１５−Ａ２のそれぞれについて、浮遊容量Ｃ１の容量値が減少する。これにより、列配線駆動電圧Ｖｃｏｌの波形なまりを従来よりも抑えることができる。
【００８４】
また、実際の発光開始時刻よりも１Ｈ期間前の時刻から行配線選択電圧Ｖｒｏｗの印加を開始するようにしたので、実際の発光開始時刻において、行配線選択電圧Ｖｒｏｗを所望の電圧値にまで確実に立ち上げることができる。これにより、行配線選択電圧Ｖｒｏｗの波形なまりをなくすことができる。これらにより、ゲート・カソード間電圧Ｖｇｃの波形なまりが改善され、表示輝度および階調表現の改善を行うことができる。
【００８５】
なお、本発明は、以上の実施の形態に限定されず、さらに種々の変形実施が可能である。例えば、上記実施の形態では各行方向配線１６に、実際の発光開始時刻よりも１Ｈ期前から行配線選択電圧Ｖｒｏｗを印加する例を述べたが、行方向配線１６の容量値によっては、行配線選択電圧Ｖｒｏｗが立ち上がるのに十分な時間が１Ｈ期間よりも相当短い時間で済む場合もある。この場合は、１Ｈ期間より短い時間、すなわち、立ち上がり時間に相当する時間（例えば０．５Ｈ期間）だけ、実際の行方向配線の選択期間より前に立ち上げておくという調整を図ってもよい。
【００８６】
また上記実施の形態では、ゲート・カソード間電圧Ｖｇｃの電圧レベルに応じて輝度の大きさを可変とする、電圧駆動型の駆動方法を例にして説明を行ったが、ゲート・カソード間電圧Ｖｇｃの電圧レベルを一定とし、電圧Ｖｇｃを印加する時間によって階調表現を行うようなパルス駆動型の駆動方法にした場合にも、本発明は容易に適用可能である。
【００８７】
また以上では表示パネルとしてＦＥＤを用いた場合を例に説明したが、ＥＬ型の表示パネル等、他のタイプの表示パネルを用いた場合にも、本発明は適用可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明の一実施の形態に係るマトリクス型表示装置の全体構成を示すブロック図である。
【図２】図１に示したマトリクス型表示装置における表示パネルの構造を示す図である。
【図３】図１に示したマトリクス型表示装置における画素部分の構造を示す断面図である。
【図４】図１に示したマトリクス型表示装置における列方向配線の構造を示す図である。
【図５】図１に示したマトリクス型表示装置の配線構造の等価回路を示す図である。
【図６】図１に示したマトリクス型表示装置における各種駆動信号の波形を示すタイミングチャートである。
【図７】図１に示したマトリクス型表示装置における駆動電圧と発光状態との関係を示す説明図である。
【図８】ＦＥＤのカソード素子における電子放出特性（電流電圧特性（ＩＶ特性））を示す特性図である。
【図９】従来のマトリクス型表示装置における列方向配線の構造を示す図である。
【図１０】従来のマトリクス型表示装置の配線構造の等価回路を示す図である。
【図１１】従来のマトリクス型表示装置における各種駆動信号の波形を示すタイミングチャートである。
【図１２】従来のマトリクス型表示装置における駆動電圧と発光状態との関係を示す説明図である。
【符号の説明】
【００８９】
Ｃ１…浮遊容量、Ｃ２…配線容量、Ｒｃ，Ｒｒ…配線抵抗、Ｖｃｏｌ…列配線駆動電圧、Ｖｒｏｗ…行配線選択電圧、１２…制御信号生成部、１３…列方向駆動電圧生成部、１４…行方向選択電圧生成部、１５…列方向配線、１６…行方向配線、２０…アノードパネル、２１…アノード電極、２２（２２Ｒ，２２Ｇ，２２Ｂ）…蛍光体層、３０…カソードパネル、３１…カソード電極、３２…カソード素子、３３…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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