(57)【要約】  【課題】本発明は、ＦＥＴを用いた多極多投スイッチで直流オフセットを有する信号の通過が可能で、高速化のための化合物半導体の使用に対しても正電源動作が可能で、かつ大規模化が容易なスイッチを提供することを目的としている。  【解決手段】ＦＥＴをシリーズ接続のみで２×２スイッチを構成し、これを単位として５個使用して４×４スイッチを構成し、この４×４スイッチをさらに５個用いて８×８スイッチを構成した。ここで、これら各スイッチの入力端子と出力端子をそれぞれ対向するように配置することにより、スイッチの大規模化を容易にしている。【選択図】図１
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【特許請求の範囲】
【請求項１】
４個の信号入力端子と、第１乃至第５の５個の２×２スイッチと、４個の信号出力端子と、少なくとも２つの伝送手段とを備え、
前記５個の２×２スイッチは、それぞれ第１および第２の２つの入力端子と第１および第２の２つの出力端子とを備え、
前記第１および第２の２つの入力端子に入力された信号を、前記第１および第２の出力端子、または前記第２および第１の出力端子にそれぞれ出力し、
前記４個の信号入力端子は、前記第１および第２の２×２スイッチの第１および第２の入力端子にそれぞれ接続され、
前記第１の２×２スイッチの第１の出力端子は、前記第３の２×２スイッチの第１の入力端子に接続され、
前記第２の２×２スイッチの第１の出力端子は、前記第３の２×２スイッチの第２の入力端子に接続され、
前記第１の２×２スイッチの第２の出力端子は、前記第４の２×２スイッチの第１の入力端子に接続され、
前記第２の２×２スイッチの第２の出力端子は、前記第４の２×２スイッチの第２の入力端子に接続され、
前記第３と第４の２×２スイッチの第１の出力端子は、前記２つの伝送手段の一端にそれぞれ接続され、
前記第３と第４の２×２スイッチの第２の出力端子は、前記第５の２×２スイッチの第１と第２の入力端子にそれぞれ接続され、
前記４個の信号出力端子は、前記２つの伝送手段の他の一端および前記第５の２×２スイッチの第１と第２の出力端子にそれぞれ接続され、
かつ、前記伝送手段を通過する信号の通過時間が、前記第５の２×２スイッチを通過する信号の通過時間と同一となるように設定したことを特徴とする４×４スイッチ。
【請求項２】
請求項１に記載の４×４スイッチにおいて、
前記４個の信号入力端子と前記４個の信号出力端子を入れ替えた構成としたことを特徴とする４×４スイッチ。
【請求項３】
請求項１または請求項２に記載の４×４スイッチにおいて、
前記伝送手段の挿入損失または利得が、前記第５の２×２スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを特徴とする４×４スイッチ。
【請求項４】
請求項１または請求項２に記載の４×４スイッチにおいて、
さらに第１の２個の抵抗を備え、
前記第１の２個の抵抗は、前記２つの伝送手段にそれぞれ直列に接続され、
前記それぞれ直列に接続された抵抗と伝送手段の合計の挿入損失または利得が、前記第５の２×２スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを特徴とする４×４スイッチ。
【請求項５】
請求項１乃至請求項４のいずれかに記載の４×４スイッチにおいて、
前記第１乃至第５の２×２スイッチは、それぞれ少なくとも２つ以上の単極双投スイッチを用いて構成されたことを特徴とする４×４スイッチ。
【請求項６】
請求項５に記載の４×４スイッチにおいて、
前記単極双投スイッチは、微小機械スイッチで構成されたことを特徴とする４×４スイッチ。
【請求項７】
請求項５に記載の４×４スイッチにおいて、
前記単極双投スイッチは、少なくとも２つ以上のＦＥＴで構成されたことを特徴とする４×４スイッチ。
【請求項８】
請求項７に記載の４×４スイッチにおいて、
前記２×２スイッチは、前記第１と第２の２個の単極双投スイッチと、第１乃至第４の４本の伝送線路で構成され、
前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２端子に接続された２個のＦＥＴで構成され、
前記第１の単極双投スイッチの共通端子以外の２端子に、前記第１および第２の伝送線路の一端をそれぞれ接続し、
前記第２の単極双投スイッチの共通端子以外の２端子に、前記第３および第４の伝送線路の一端をそれぞれ接続し、
前記２×２スイッチの第１および第２の入力端子または第１および第２の出力端子が、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、
前記２×２スイッチの第１および第２の出力端子または第１および第２の入力端子が、前記第１と第３の伝送線路の他端同士との接続点と、および前記第２と第４の伝送線路の他端同士との接続点とにそれぞれ接続され、
前記第１乃至第４の伝送線路の長さが、所望の動作周波数における線路内波長の１／３６以下であることを特徴とする４×４スイッチ。
【請求項９】
請求項７に記載の４×４スイッチにおいて、
前記２×２スイッチは、第１と第２の２個の単極双投スイッチと、第１の２つの接続手段と、第２の２つの接続手段とで構成され、
前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ前記共通端子以外の２端子に接続された２個のＦＥＴで構成され、
前記２×２スイッチの第１および第２の入力端子または第１および第２の出力端子が、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、
前記第１の単極双投スイッチの前記共通端子以外の２端子と、前記第２の単極双投スイッチの前記共通端子以外の２端子とは、所定の間隔で互いに対向するように配置され、
互いに対向して配置された前記第１の単極双投スイッチの前記共通端子以外の２端子と前記第２の単極双投スイッチの前記共通端子以外の２端子とを、前記第１の２つの接続手段でそれぞれ接続し、
前記第２の２つの接続手段は、一端が前記２×２スイッチの第１および第２の出力端子または第１および第２の入力端子に、他端が前記第１の２つの接続手段にそれぞれ接続され、
かつ、前記第２の接続手段の一方は、前記第２の接続手段とは接続関係にない前記第１の接続手段と交差してなることを特徴とする４×４スイッチ。
【請求項１０】
請求項１乃至請求項９のいずれかに記載の４×４スイッチにおいて、
さらに各組がそれぞれ４個の抵抗で構成された１組乃至５組の第２の抵抗と、少なくとも１つの制御端子とを備え、
前記各組に属する前記４個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１と第２の２×２スイッチの前記第１および第２の入力端子、または前記第１と第２の２×２スイッチの第１および第２の出力端子、または前記第３と第４の２×２スイッチの第１および第２の入力端子、または前記第３と第４の２×２スイッチの第１および第２の出力端子、または前記４個の信号出力端子、の少なくとも１つに接続されたことを特徴とする４×４スイッチ。
【請求項１１】
請求項１０に記載の４×４スイッチにおいて、
前記１乃至５組中の少なくとも１つの組に属する前記４個の抵抗を、４個のインダクタで置き換えたことを特徴とする４×４スイッチ。
【請求項１２】
請求項１０に記載の４×４スイッチにおいて、
前記第２の４個の抵抗は、前記２×２スイッチ接続間または前記各伝送手段間に、これらの接続または伝送手段を構成する伝送線路に平行に配置されたことを特徴とする４×４スイッチ。
【請求項１３】
請求項１乃至請求項１２のいずれかに記載の４×４スイッチにおいて、
さらに４個のキャパシタを備え、
前記４個の信号入力端子に、それぞれ前記４個のキャパシタを直列に接続したことを特徴とする４×４スイッチ。
【請求項１４】
請求項１０乃至請求項１２のいずれかに記載の４×４スイッチにおいて、
さらに８個のキャパシタを備え、
前記４個の信号入力端子と前記４個の信号出力端子に、それぞれ前記８個のキャパシタを直列に接続したことを特徴とする４×４スイッチ。
【請求項１５】
請求項１乃至請求項１４のいずれかに記載の４×４スイッチにおいて、
前記第１乃至第５の各２×２スイッチ、
または前記第１と第２の２×２スイッチ、
または前記第３と第４の２×２スイッチ、
または前記第１乃至第４の２×２スイッチ、
または前記第１乃至第４の２×２スイッチを除く前記第５の２×２スイッチと前記伝送手段で構成された回路、もしくは前記第５の２×２スイッチと前記伝送手段および該伝送手段に直列に接続された前記第１の２個の抵抗を含む回路、
または前記４×４スイッチ全体
のいずれかを半導体基板に集積したことを特徴とする４×４スイッチ。
【請求項１６】
８個の信号入力端子と、第１乃至第５の５個の４×４スイッチと、８個の信号出力端子と、少なくとも４つの伝送手段とを備え、
前記５個の４×４スイッチは、それぞれ第１乃至第４の４つの入力端子と第１乃至第４の４つの出力端子とを備え、前記第１乃至第４の４つの入力端子に入力された信号を、それぞれ前記第１乃至第４の出力端子のいずれかの出力端子に出力し、
前記８個の信号入力端子は、前記第１および第２の４×４スイッチの前記第１乃至第４の入力端子にそれぞれ接続され、
前記第１の４×４スイッチの第１と第２の出力端子は、前記第３の４×４スイッチの第１と第２の入力端子にそれぞれ接続され、
前記第２の４×４スイッチの第１と第２の出力端子は、前記第３の４×４スイッチの第３と第４の入力端子にそれぞれ接続され、
前記第１の４×４スイッチの第３と第４の出力端子は、前記第４の４×４スイッチの第１と第２の入力端子にそれぞれ接続され、
前記第２の４×４スイッチの第３と第４の出力端子は、前記第４の４×４スイッチの第３と第４の入力端子にそれぞれ接続され、
前記第３と第４の４×４スイッチの第１と第２の出力端子は、それぞれ前記４つの伝送手段の一端に接続され、
前記第３と第４の４×４スイッチの第３と第４の出力端子は、前記第５の４×４スイッチの第１乃至第４の入力端子にそれぞれ接続され、
前記８個の信号出力端子は、前記４つの伝送手段の他の一端および前記第５の４×４スイッチの第１乃至第４の出力端子にそれぞれ接続され、
かつ、前記伝送手段を通過する信号の通過時間が、前記第５のスイッチを通過する信号の通過時間と同一となるように設定したことを特徴とする８×８スイッチ。
【請求項１７】
請求項１６に記載の８×８スイッチにおいて、
前記８個の信号入力端子と前記８個の信号出力端子を入れ替えたことを特徴とする８×８スイッチ。
【請求項１８】
請求項１６乃至請求項１７のいずれかに記載の８×８スイッチにおいて、
前記伝送手段の挿入損失または利得が、前記第５の４×４スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを特徴とする８×８スイッチ。
【請求項１９】
請求項１６乃至請求項１８のいずれかに記載の８×８スイッチにおいて、
さらに第３の４個の抵抗を備え、
前記第３の４個の抵抗は、前記４つの伝送手段にそれぞれ直列に接続され、
前記それぞれ直列に接続された抵抗と前記伝送手段との合計の挿入損失または利得が、前記第５の４×４スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを特徴とする８×８スイッチ。
【請求項２０】
請求項１６乃至請求項１９のいずれかに記載の８×８スイッチにおいて、
前記第１乃至第５の４×４スイッチは、それぞれ少なくとも４つ以上の単極４投スイッチを用いて構成されたことを特徴とする８×８スイッチ。
【請求項２１】
請求項２０に記載の８×８スイッチにおいて、
前記単極４投スイッチは、微小機械スイッチで構成されたことを特徴とする８×８スイッチ。
【請求項２２】
請求項２０に記載の８×８スイッチにおいて、
前記単極４投スイッチは、少なくとも４つ以上のＦＥＴで構成されたことを特徴とする８×８スイッチ。
【請求項２３】
請求項２２に記載の８×８スイッチにおいて、
前記４×４スイッチは、４個の単極４投スイッチと、第１の４つの接続手段と、第２の４つの接続手段と、両端を含む３つの接続点を有する第３の４つの接続手段とで構成され、
前記単極４投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の４端子にそれぞれ接続された４個のＦＥＴで構成され、
前記４個の単極４投スイッチは、それぞれ２個づつの単極４投スイッチからなる第１と第２のスイッチペアを形成し、
前記スイッチペアの単極４投スイッチは、共通端子以外の４端子側を所定の間隔で互いに対向して配置し、
前記第１のスイッチペアの前記単極４投スイッチの互いに対向した４端子間同士を、前記第１の４つの接続手段でそれぞれ接続し、
前記第２のスイッチペアの前記単極４投スイッチの互いに対向した４端子間同士を、前記第２の４つの接続手段でそれぞれ接続し、
前記４×４スイッチの前記４個の入力端子または前記４個の出力端子は、前記４×４スイッチの一辺に配置され、
前記第３の４つの接続手段の両端のうちの一方の接続点は、前記４×４スイッチの一辺に配置された前記４個の入力端子または前記４個の出力端子にそれぞれ接続され、
前記４個の出力端子または入力端子は、前記４個の単極双投のスイッチの共通端子にそれぞれ接続され、
前記第３の各々の接続手段の他の２つの接続点は、前記第１の４つの接続手段のうちの互いに異なる１つの接続手段、および前記第２の４つの接続手段のうちの互いに異なる１つの接続手段と、それぞれ接続されたことを特徴とする８×８スイッチ。
【請求項２４】
請求項１６乃至請求項２３のいずれかに記載の８×８スイッチにおいて、
前記第１乃至第５の４×４スイッチの少なくとも１つは、請求項１乃至９のいずれかに記載の４×４スイッチで構成されたことを特徴とする８×８スイッチ。
【請求項２５】
請求項１６乃至請求項２４のいずれかに記載の８×８スイッチにおいて、
さらに各組がそれぞれ８個の抵抗で構成された１組乃至５組の第４の抵抗と、少なくとも１つの制御端子とを備え、
前記各組に属する当該８個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、
前記第１と第２の４×４スイッチの第１乃至第４の入力端子、
または前記第１と第２の４×４スイッチの第１乃至第４の出力端子、
または前記第３と第４の４×４スイッチの第１乃至第４の入力端子、
または前記第３と第４の４×４スイッチの第１乃至第４の出力端子、
または前記８個の信号出力端子、
の少なくとも１つに接続されたことを特徴とする８×８スイッチ。
【請求項２６】
請求項２５に記載の８×８スイッチにおいて、
前記１組乃至５組中の少なくとも１つの組に属する８個の抵抗を、８個のインダクタで置き換えたことを特徴とする８×８スイッチ。
【請求項２７】
請求項２５に記載の８×８スイッチにおいて、
前記第４の８個の抵抗は、前記４×４スイッチ接続間または前記各伝送手段間に、これらの接続または伝送手段を構成する伝送線路に平行に配置されたことを特徴とする８×８スイッチ。
【請求項２８】
請求項１６乃至請求項２７のいずれかに記載の８×８スイッチにおいて、
さらに８個のキャパシタを備え、
前記８個の信号入力端子に、それぞれ前記８個のキャパシタを直列に接続したことを特徴とする８×８スイッチ。
【請求項２９】
請求項２５乃至請求項２７のいずれかに記載の８×８スイッチにおいて、
さらに１６個のキャパシタを備え、前記８個の信号入力端子と前記８個の信号出力端子に、それぞれ前記１６個のキャパシタを直列に接続したことを特徴とする８×８スイッチ。
【請求項３０】
請求項１６乃至請求項２９のいずれかに記載の８×８スイッチにおいて、
前記第１乃至第５の各４×４スイッチ、
または前記第１と第２の４×４スイッチ、
または前記第３と第４の４×４スイッチ、
または前記第１乃至第４の４×４スイッチ、
または前記第１乃至第４の４×４スイッチを除く前記第５の４×４スイッチと前記伝送手段で構成された回路、もしくは前記第５の４×４スイッチと前記伝送手段および該伝送手段に直列に前記第３の４個の抵抗がそれぞれ接続されている回路、
または８×８スイッチ全体、のいずれかを半導体基板に集積したことを特徴とする８×８スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を任意の出力に切り替えて出力する多入力多出カスイッチに関し、電界効果トランジスタ（以下ＦＥＴと略記）等をオン／オフすることにより信号経路を切り替える多入力多出力スイッチ、特に４×４スイッチおよび８×８スイッチに関わる。
【背景技術】
【０００２】
ＦＥＴを用いたSingle-Pole  n-Throw（ＳＰｎＴ／単極ｎ投）スイッチやn-Pole  n-Throw（ｎ極ｎ投）スイッチは、広帯域、低消費電力および高速切替速度という特徴から、無線通信用携帯端末の送受切替スイッチや、入力信号を任意の出力に切り替えて出力する多入力多出力のスイッチマトリックスなどに広く利用されている。例えば、下記「非特許文献１」には図２４に示す４入力４出力スイッチ（以下４×４スイッチ）の構成が開示されている。
【０００３】
図２４において、この４×４スイッチは、１２１〜１２４の４つの２×２スイッチと、５２１〜５２４の４本の伝送線路で構成されている。各２×２スイッチは、それぞれ複数のＦＥＴを用いた４つのＳＰＤＴ（単極双投）スイッチを用いて構成されている。この２×２スイッチとして下記「特許文献１」で開示されている従来例を図２５に示す。
【０００４】
図２５における、この従来例の２×２スイッチは、入力端子１１１，１１２および出力端子２１１，２１２にそれぞれＳＰＤＴスイッチ９１１、９１２、９２１、９２２を備え、これらのＳＰＤＴスイッチ間を４本のインタコネクション用伝送線路５１〜５４で接続することにより、スイッチマトリックスとして動作する構成となっている。また、各ＳＰＤＴスイッチは、シリーズ・シャントＦＥＴ構成となっており、例えばＳＰＤＴスイッチ９１１の場合には、シリーズＦＥＴ３１１とシャントＦＥＴ３１１ＳおよびシリーズＦＥＴ３１２とシャントＦＥＴ３１２Ｓとで構成されている。
【０００５】
この２×２スイッチの動作は以下の通りである。  
入力端子１１１から入力される信号は、ＳＰＤＴスイッチ９１１共通端子に入力され、ＳＰＤＴスイッチ９２１への接続経路である伝送線路５１か、またはＳＰＤＴスイッチ９２２への接続経路である伝送線路５２に出力される。
【０００６】
同様に、入力端子１１２から入力される信号は、ＳＰＤＴスイッチ９１２の共通端子に入力され、ＳＰＤＴスイッチ９２１への接続経路である伝送線路５３か、またはＳＰＤＴスイッチ９２２への接続経路である伝送線路５４に出力される。
【０００７】
ＳＰＤＴスイッチ９２１においては、伝送線路５１または伝送線路５３からのどちらか一方の信号を出力端子２１１に出力するように制御され、ＳＰＤＴスイッチ９２２においては、伝送線路５２または伝送線路５４からのどちらか一方の信号を出力端子２１２に出力するように制御される。
【０００８】
ここで、ＳＰＤＴスイッチ９１１および９２１中のＦＥＴのゲートバイアスは、ＳＰＤＴスイッチ９１１のシリーズＦＥＴ３１１、シャントＦＥＴ３１２Ｓと、ＳＰＤＴスイッチ９１２のシリーズＦＥＴ３２１、シャントＦＥＴ３２２Ｓが制御端子６１から、ＳＰＤＴスイッチ９１１のシリーズＦＥＴ３１２、シャントＦＥＴ３１１Ｓと、ＳＰＤＴスイッチ９１２のシリーズＦＥＴ３２２、シャントＦＥＴ３２１Ｓが制御端子６２からそれぞれ共通に印加できるようになっている。なお、出力端子２１１，２１２に接続されたＳＰＤＴスイッチ９２１，９２２中のＦＥＴにも同様に、２個の制御端子６１，６２からゲートバイアスを印加できる構成となっている。
【０００９】
シリーズ・シャントＦＥＴ構成のスイッチは、通過時にはシリーズＦＥＴをＯＮ、シャントＦＥＴをＯＦＦに制御し、遮断時にはシリーズＦＥＴをＯＦＦ、シャントＦＥＴをＯＮに制御する。従って、図２５に示した従来例では、制御端子６１および６２に相補的な電圧を印加することにより、（入力端子１１１から出力端子２１１、入力端子１１２から出力端子２１２）および（入力端子１１１から出力端子２１２、入力端子１１２から出力端子２１１）という２通りの通過状態を切り替えることができる構成となっている。また、入出力端子を図２５に示す方形配置の対向する辺に備えていることにより、カスケード接続が容易になり、スイッチを大規模化しやすい構成ともなっている。
【００１０】
この２×２スイッチを図２４に示した４×４スイッチに適用した場合、制御端子数が８個で済むこと、および伝送線路５２１〜５２４の長さを同一にし、かつ２×２スイッチ１２１〜１２４を同一の構成とすれば、本構成で実現できる全ての通過状態において挿入損失や信号の通過時間（通過位相）を揃えることができるという利点がある一方で、以下の問題点が生じてしまう。
【００１１】
まず第１に、完全な４×４スイッチマトリックスとして動作しないという問題点である。これは、２×２スイッチ１２１に入力される信号の一方は必ず２×２スイッチ１２４に入力され、２×２スイッチ１２２に入力される信号の一方は必ず２×２スイッチ１２３に入力され、２×２スイッチ１２３と１２４との間で信号の切替えが行われないことに起因している。このため、マトリックス動作に必要な２４通りの通過状態のうち、（入力端子１１から出力端子２１、入力端子１２から出力端子２２、入力端子１３から出力端子２３、入力端子１４から出力端子２４）を含む８通りの通過状態を実現できないことになってしまう。
【００１２】
第２に、シャントＦＥＴ３１１Ｓ、３１２Ｓ、３２１Ｓ、３２２Ｓにより信号通過経路がグランドに接続されているため、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号を通過させることができないという問題点である。
【００１３】
第３に、各２×２スイッチの入出力の両方にそれぞれ２個づつのＳＰＤＴスイッチを配置しているため、回路規模が大きくなることに加えて、制御線の交差数が増大しアイソレーション特性が劣化してしまうという問題点である。
【００１４】
第４に、最小単位スイッチであるＳＰＤＴの規模をこれ以上大きくした場合、シリーズ・シャントＦＥＴ構成ではゲートバイアスを共通にすることが不可能になるため、各シリーズ／シャントＦＥＴ毎にゲートバイアス用制御線や制御端子が必要になり、これに伴う配線交差数の増大に起因するアイソレーション特性の劣化や、制御端子数の増大に伴う回路規模および実装困難性の増大を招いてしまうという問題点である。
【００１５】
第５にＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴでスイッチを構成した場合、正電源動作が困難であるという問題点である。
【００１６】
スイッチの特性で重要なのは、ＯＮ経路の挿入損失とＯＦＦ経路のアイソレーションである。このうち挿入損失は、主に使用するＦＥＴのＯＮ抵抗に依存し、アイソレーションは主にＦＥＴのＯＦＦ容量に依存する。このため、高周波スイッチ用デバイスとしては、ＯＮ抵抗とＯＦＦ容量を低減できるＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴが多用されている。
【００１７】
しかしながら、一般的にＭＥＳＦＥＴやＨＦＭＴはディプレッション（ノーマリーオン）型ＦＥＴであるため、しきい値電圧（Ｖｔｈ）が負電圧となる。従って、従来例のようにシャントＦＥＴによりドレインおよびソースの電位が自動的に０Ｖになる場合には、ゲートバイアスが０Ｖの時ＦＥＴはＯＮ状態にあり、ＦＥＴをＯＦＦ状態にするにはＶｔｈより低い負電圧が必要とされ、制御回路に負電圧発生回路が必要になる。特に携帯端末においては、この負電圧発生回路が実装上大きな領域を占めるため、ＦＥＴスイッチの正電源動作が強く望まれている。
【特許文献１】特開平６−２３２６０４号公報
【非特許文献１】M.  J.  Schindler  et  al,  ”DC-20GHz  NxM  Passive  Switches,“  IEEE  Transactions  on  Microwave  Theory  and  Techniques,  vol.36,  no.12,  pp.1604-1613,  Dec.  1988
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は上記従来の問題点を解決し、マトリックス動作が可能で、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号を通過させることができ、大規模化が容易で正電源動作も可能なスイッチを提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の請求項１においては、４個の信号入力端子と、第１〜第５の５個の２×２スイッチと、４個の信号出力端子と、少なくとも２つの伝送手段とを備え、前記５個の２×２スイッチは、それぞれ第１および第２の２つの入力端子と第１および第２の２つの出力端子とを備え、前記第１および第２の２つの入力端子に入力された信号を、前記第１および第２の出力端子、または前記第２および第１の出力端子にそれぞれ出力し、前記４個の信号入力端子は、前記第１および第２の２×２スイッチの第１および第２の入力端子にそれぞれ接続され、前記第１の２×２スイッチの第１の出力端子は、前記第３の２×２スイッチの第１の入力端子に接続され、前記第２の２×２スイッチの第１の出力端子は、前記第３の２×２スイッチの第２の入力端子に接続され、前記第１の２×２スイッチの第２の出力端子は、前記第４の２×２スイッチの第１の入力端子に接続され、前記第２の２×２スイッチの第２の出力端子は、前記第４の２×２スイッチの第２の入力端子に接続され、前記第３と第４の２×２スイッチの第１の出力端子は、前記２つの伝送手段の一端にそれぞれ接続され、前記第３と第４の２×２スイッチの第２の出力端子は、前記第５の２×２スイッチの第１と第２の入力端子にそれぞれ接続され、前記４個の信号出力端子は、前記２つの伝送手段の他の一端および前記第５の２×２スイッチの第１と第２の出力端子にそれぞれ接続され、前記伝送手段を通過する信号の通過時間が、前記第５の２×２スイッチを通過する信号の通過時間と同一となるように設定したことを規定している。
【００２０】
請求項２においては、請求項１に記載の４×４スイッチにおいて、前記４個の入力端子と前記４個の出力端子を入れ替えた構成について規定した。
【００２１】
請求項３においては、請求項１または請求項２に記載の４×４スイッチにおいて、前記伝送手段の挿入損失または利得が、前記第５の２×２スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを規定している。
【００２２】
請求項４においては、請求項１または請求項２に記載の４×４スイッチにおいて、さらに第１の２個の抵抗を備え、前記第１の２個の抵抗は、前記２つの伝送手段にそれぞれ直列に接続され、前記それぞれ直列に接続された抵抗と伝送手段の合計の挿入損失または利得が、前記第５の２×２スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを規定している。
【００２３】
請求項５においては、請求項１乃至請求項４のいずれかに記載の４×４スイッチにおいて、前記第１乃至第５の２×２スイッチは、それぞれ少なくとも２つ以上の単極双投スイッチを用いた構成についてい規定している。
【００２４】
請求項６においては、請求項５に記載の４×４スイッチにおいて、前記単極双投スイッチは、微小機械スイッチで構成することを規定している。
【００２５】
請求項７においては、請求項５に記載の４×４スイッチにおいて、前記単極双投スイッチは、少なくとも２つ以上のＦＥＴで構成することを規定している。
【００２６】
請求項８においては、請求項７に記載の４×４スイッチにおいて、前記２×２スイッチは、第１と第２の２個の単極双投スイッチと、第１乃至第４の４本の伝送線路で構成され、前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２端子に接続された２個のＦＥＴで構成され、前記第１の単極双投スイッチの当該共通端子以外の２端子に、前記第１および第２の伝送線路の一端をそれぞれ接続し、前記第２の単極双投スイッチの共通端子以外の２端子に、前記第３および第４の伝送線路の一端をそれぞれ接続し、前記２×２スイッチの第１および第２の入力端子または第１および第２の出力端子が、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、前記２×２スイッチの第１および第２の出力端子または第１および第２の入力端子が、前記第１および第３の伝送線路の他端と、前記第２および第４の伝送線路の他端とにそれぞれ接続され、前記第１乃至第４の伝送線路の長さが、所望の動作周波数における線路内波長の１／３６以下であることを規定している。
【００２７】
請求項９においては、請求項７に記載の４×４スイッチにおいて、前記２×２スイッチは、第１と第２の２個の単極双投スイッチと、第１の２つの接続手段と、第２の２つの接続手段とで構成され、前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２端子に接続された２個のＦＥＴで構成され、前記２×２スイッチの第１および第２の入力端子または第１および第２の出力端子が、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、前記第１の単極双投スイッチの共通端子以外の２端子と、前記第２の単極双投スイッチの共通端子以外の２端子とは、所定の間隔で互いに対向するように配置され、互いに対向して配置された前記第１の単極双投スイッチの共通端子以外の２端子と前記第２の単極双投スイッチの共通端子以外の２端子とを、前記第１の２つの接続手段でそれぞれ接続し、前記第２の２つの接続手段は、一端が前記２×２スイッチの第１および第２の出力端子または第１および第２の入力端子に、他端が前記第１の２つの接続手段にそれぞれ接続され、前記第２の接続手段の一方は、前記第２の接続手段とは接続関係にない前記第１の接続手段と交差した構成について規定している。
【００２８】
請求項１０においては、請求項１乃至請求項９のいずれかに記載の４×４スイッチにおいて、さらに各組がそれぞれ４個の抵抗で構成された１乃至５組の第２の抵抗と、少なくとも１つの制御端子とを備え、前記各組に属する４個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１と第２の２×２スイッチの第１および第２の入力端子、または前記第１と第２の２×２スイッチの第１および第２の出力端子、および前記第３と第４の２×２スイッチの第１および第２の入力端子、または前記第３と第４の２×２スイッチの第１および第２の出力端子、または前記４個の信号出力端子、の少なくとも１つに接続された構成について規定している。
【００２９】
請求項１１においては、請求項１０に記載の４×４スイッチにおいて、前記１〜５組中の少なくとも１つの組に属する４個の抵抗を、４個のインダクタで置き換えた構成とした。
【００３０】
請求項１２においては、請求項１０に記載の４×４スイッチにおいて、前記第２の４個の抵抗は、前記各接続手段間または前記各伝送手段間に、前記接続手段または伝送手段に平行に配置する構成とした。
【００３１】
請求項１３においては、請求項１乃至請求項１２のいずれかに記載の４×４スイッチにおいて、さらに４個のキャパシタを備え、前記４個の入力端子に、それぞれ前記４個のキャパシタを直列に接続した構成とした。
【００３２】
請求項１４においては、請求項１０乃至請求項１２のいずれかに記載の４×４スイッチにおいて、さらに８個のキャパシタを備え、前記４個の信号入力端子と前記４個の信号出力端子に、それぞれ前記８個のキャパシタを直列に接続する構成とした。
【００３３】
請求項１５においては、請求項１乃至請求項１４のいずれかに記載の４×４スイッチにおいて、前記第１〜第５の各２×２スイッチ、または前記第１と第２の２×２スイッチ、または前記第３と第４の２×２スイッチ、または前記第５の２×２スイッチと前記第１の抵抗と前記伝送手段、または前記第５の２×２スイッチと前記第１の抵抗と前記伝送手段を除く第１乃至第４の２×２スイッチを含む回路、または前記４×４スイッチ全体のいずれかを半導体基板に集積する構成とした。
【００３４】
請求項１６においては、８個の信号入力端子と、第１乃至第５の５個の４×４スイッチと、８個の信号出力端子と、少なくとも４つの伝送手段とを備え、前記５個の４×４スイッチは、それぞれ第１乃至第４の４つの入力端子と第１乃至第４の４つの出力端子とを備え、前記第１乃至第４の４つの入力端子に入力された信号を、それぞれ当該第１乃至第４の出力端子のいずれかの出力端子に出力し、前記８個の信号入力端子は、前記第１および第２の４×４スイッチの第１乃至第４の入力端子にそれぞれ接続され、前記第１の４×４スイッチの第１と第２の出力端子は、前記第３の４×４スイッチの第１と第２の入力端子にそれぞれ接続され、前記第２の４×４スイッチの第１と第２の出力端子は、前記第３の４×４スイッチの第３と第４の入力端子にそれぞれ接続され、前記第１の４×４スイッチの第３と第４の出力端子は、前記第４の４×４スイッチの第１と第２の入力端子にそれぞれ接続され、前記第２の４×４スイッチの第３と第４の出力端子は、前記第４の４×４スイッチの第３と第４の入力端子にそれぞれ接続され、前記第３と第４の４×４スイッチの各第１と第２の出力端子は、それぞれ前記４つの伝送手段の一端に接続され、前記第３と第４の４×４スイッチの第３と第４の出力端子は、前記第５の４×４スイッチの当該第１乃至第４の入力端子にそれぞれ接続され、前記８個の信号出力端子は、前記４つの伝送手段の他の一端および前記第５の４×４スイッチの第１乃至第４の出力端子にそれぞれ接続され、前記伝送手段を通過する信号の通過時間が、前記第５のスイッチを通過する信号の通過時間と同一となるように設定したことを規定している。
【００３５】
請求項１７においては、請求項１６に記載の８×８スイッチにおいて、前記８個の入力端子と前記８個の出力端子を入れ替えた構成とした。
【００３６】
請求項１８においては、請求項１６乃至請求項１７のいずれかに記載の８×８スイッチにおいて、前記伝送手段の挿入損失または利得が、前記第５の４×４スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを規定している。
【００３７】
請求項１９においては、請求項１６乃至請求項１８のいずれかに記載の８×８スイッチにおいて、さらに第３の４個の抵抗を備え、前記第３の４個の抵抗は、前記４つの伝送手段にそれぞれ直列に接続され、前記それぞれ直列に接続された抵抗と前記伝送手段との合計の挿入損失または利得が、前記第５の４×４スイッチの挿入損失または利得と、所望の帯域において実質的に同一となるように設定したことを規定している。
【００３８】
請求項２０においては、請求項１６乃至請求項１９のいずれかに記載の８×８スイッチにおいて、前記第１乃至第５の４×４スイッチは、それぞれ少なくとも４つ以上の単極４投（ＳＰ４Ｔ）スイッチを用いて構成することについて規定している。
【００３９】
請求項２１においては、請求項２０に記載の８×８スイッチにおいて、前記単極４投スイッチは、微小機械スイッチで構成している。
【００４０】
請求項２２においては、請求項２０に記載の８×８スイッチにおいて、前記単極４投スイッチは、少なくとも４つ以上のＦＥＴで構成している。
【００４１】
請求項２３においては、請求項２２に記載の８×８スイッチにおいて、前記４×４スイッチは、４個の単極４投スイッチと、第１の４つの接続手段と、第２の４つの接続手段と、両端を含む３つの接続点を有する第３の４つの接続手段とで構成され、前記単極４投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の４端子にそれぞれ接続された４個のＦＥＴで構成され、前記４個の単極４投スイッチは、それぞれ２個づつの単極４投スイッチからなる第１と第２のスイッチペアを形成し、前記スイッチペアの前記単極４投スイッチは、共通端子以外の４端子側を所定の間隔で互いに対向して配置し、前記第１のスイッチペアの前記単極４投スイッチの互いに対向した４端子間同士を、前記第１の４つの接続手段でそれぞれ接続し、前記第２のスイッチペアの前記単極４投スイッチの互いに対向した４端子間同士を、前記第２の４つの接続手段でそれぞれ接続し、前記４×４スイッチの４個の入力端子または４個の出力端子は、前記４×４スイッチの一辺に配置され、前記第３の４つの接続手段の両端のうちの一方の接続点は、方形配置の前記４×４スイッチの一辺に配置された前記４個の入力端子または前記４個の出力端子にそれぞれ接続され、前記第３の各々の接続手段の他の２つの接続点は、前記第１の４つの接続手段のうちの互いに異なる１つの接続手段、および前記第２の４つの接続手段のうちの互いに異なる１つの接続手段と、それぞれ接続する構成について規定している。
【００４２】
請求項２４においては、請求項１６乃至請求項２３のいずれかに記載の８×８スイッチにおいて、前記第１乃至第５の４×４スイッチの少なくとも１つは、請求項１乃至９のいずれかに記載の４×４スイッチで構成することを規定している
請求項２５においては、請求項１６乃至請求項２４のいずれかに記載の８×８スイッチにおいて、さらに各組がそれぞれ８個の抵抗で構成された１組乃至５組の第４の抵抗と、少なくとも１つの制御端子とを備え、前記各組に属する当該８個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１と第２の４×４スイッチの第１乃至第４の入力端子、または前記第１と第２の４×４スイッチの第１乃至第４の出力端子、または前記第３と第４の４×４スイッチの第１乃至第４の入力端子、または前記第３と第４の４×４スイッチの第１乃至第４の出力端子、または前記８個の信号出力端子、の少なくとも１つに接続された構成について規定している。
【００４３】
請求項２６においては、請求項２５に記載の８×８スイッチにおいて、前記１組乃至５組中の少なくとも１つの組に属する８個の抵抗は、８個のインダクタで置き換える構成としている。
【００４４】
請求項２７においては、請求項２５に記載の８×８スイッチにおいて、前記第４の８個の抵抗は、各接続手段間または伝送手段間に、前記接続手段または前記伝送手段に平行に配置する構成としている。
【００４５】
請求項２８においては、請求項１６乃至請求項２７のいずれかに記載の８×８スイッチにおいて、さらに８個のキャパシタを備え、前記８個の信号入力端子に、それぞれ前記８個のキャパシタを直列に接続した構成としている。
【００４６】
請求項２９請求項２５乃至請求項２７のいずれかに記載の８×８スイッチにおいて、さらに１６個のキャパシタを備え、前記８個の信号入力端子と前記８個の信号出力端子に、それぞれ前記１６個のキャパシタを直列に接続した構成としている。
【００４７】
請求項３０においては、請求項１６乃至請求項２９のいずれかに記載の８×８スイッチにおいて、前記第１乃至第５の各４×４スイッチ、または前記第１と第２の４×４スイッチ、または前記第３と第４の４×４スイッチ、または前記第５の４×４スイッチと前記第１の抵抗と前記伝送手段、または前記第５の４×４スイッチと前記第１の抵抗と前記伝送手段を除く第１乃至第４の４×４スイッチを含む回路、または８×８スイッチ全体、のいずれかを半導体基板に集積する構成について規定している。
【発明の効果】
【００４８】
本発明に係わる４×４スイッチおよび８×８スイッチは、それぞれの単位スイッチである５個づつの２×２スイッチおよび４×４スイッチと複数の伝送手段および抵抗を組み合わせて構成したことに加えて、２×２スイッチおよび４×４スイッチを構成するＳＰＤＴスイッチおよびＳＰ４ＴスイッチをシリーズＦＥＴのみで構成し、かつ各２×２スイッチおよび４×４スイッチを通過するＦＥＴの数を１つで済むように構成したことを最も主要な特徴とする
このため、完全なスイッチマトリックス動作を実現できることに加えて、直流レベルが０Ｖ以外のロジックレベルを有するベースバンド信号も通過させることが出来る。したがって、イーサネット（登録商標）用スイッチやルータの小型高性能化に資するところが大である。また、正電源動作も可能になるため、無線通信端末の小型高性能化にも寄与することが出来る。
【発明を実施するための最良の形態】
【００４９】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わる４×４スイッチを示す図である。本４×４スイッチは、図２４に示した従来例の４×４スイッチに、２×２スイッチ１２５と伝送線路５２５，５２６を付加した構成となっている。ここで本実施の形態の４×４スイッチは、好ましくは、２×２スイッチ１２１と１２２、および２×２スイッチ１２３と２×２スイッチ１２４は、それぞれ同一構成の２×２スイッチで構成され、各２×２スイッチはそれらを通過する信号の振幅と位相が同一になるように構成されている。
【００５０】
この４×４スイッチの動作を従来例との相違を中心に説明する。
【００５１】
本第１の実施の形態と図２４に示した従来例との相違は、２×２スイッチ１２５を付加することにより、完全なマトリックス動作に必要な２４通りの通過状態を実現できると同時に、伝送線路５２５，５２６を通過する信号の通過時間を２×２スイッチ１２５を通過する信号の通過時間と同一にすることにより、２４通りの全ての通過状態において信号の通過時間（通過位相）を揃えることができることである。
【００５２】
これは、２通りの通過状態を実現できる２×２スイッチ１２５を追加したことに加えて、２×２スイッチ１２５を通過する信号の遅延時間を、伝送線路５２５，５２６により補償できるためである。なお、図１に例示した実施の形態に限定されることなく、信号入力端子および信号出力端子を互いに入れ替えた構成でも構わない。
［第２の実施の形態］
図２は、本発明の第２の実施の形態に係わる４×４スイッチを示す図である。本第２の実施の形態は、図１に例示した第１の実施の形態と比較して、同一の抵抗値を有する抵抗４２５、４２６を付加した点が異なっている。本第２の実施の形態を第１の実施の形態との相違を中心に説明する。
【００５３】
本第２の実施の形態の４×４スイッチでは、同一の抵抗値を有する抵抗４２５，４２６を付加した点に最も主要な特徴がある。例えば、２×２スイッチ１２５の挿入損失と、それぞれ直列に接続された抵抗４２５と伝送線路５２５、および抵抗４２６と伝送線路５２６の挿入損失を同一に設定することにより、２４通りの全ての通過状態において挿入損失または利得を揃えることが可能になる。
【００５４】
なお、図２に例示したスイッチを半導体基板上に集積化する場合、図２の回路全体を集積化することも可能であるが、２×２スイッチ１２１〜１２４、伝送線路５２１〜５２４で構成された部分と、２×２スイッチ１２５および伝送線路５２５および５２６で構成された部分とをそれぞれ別個に集積化することも可能である。
実施の形態に限定されることなく、抵抗４２５，４２６を適用する代わりに、伝送線路５２５、５２６の導体幅や導体厚などを調整することにより、所望の帯域において、２×２スイッチ１２５と同一の挿入損失を実現する構成でも構わない。また図３に例示したように、信号入力端子および信号出力端子を入れ替えた構成でも構わない。
［第３の実施の形態］
図４は、本発明の第３の実施の形態に係わる４×４スイッチを示す図である。
【００５５】
本第３の実施の形態は、図２に例示した第２の実施の形態中の２×２スイッチ１２１〜１２５の実施の形態を具体的に例示するものである。本第３の実施の形態においては、２×２スイッチ１２１〜１２５は同一の構成であるので、代表して２×２スイッチ１２１について説明する。
【００５６】
２×２スイッチ１２１は、それぞれ２つづつの入力および出力端子と、２つのＳＰＤＴスイッチ９１，９２と、第１の伝送線路５１１，５１２と、第２の伝送線路５２１、５２２とで構成されている。ＳＰＤＴスイッチ９１，９２は同一の構成であり、ＳＰＤＴスイッチ９１の場合、２つのＦＦＴ３１１，３１２と、これらのＦＥＴのゲートに接続された２つの抵抗４１１，４１２で構成される。ここで、ＦＥＴ３１１、３１２のソースまたはドレインの一方が共通端子に接続されることによりＳＰＤＴスイッチを構成する。また、第１の伝送線路５１２と第２の伝送線路５２２は配線交差部１１１において交差している。なお、抵抗４１１，４１２の抵抗値は、入出力の特性インピーダンスと比較して非常に大きな値に設定されており、抵抗４１１と４２１、および抵抗４１２と４２２の一端は、制御端子６１１および６１２にそれぞれ接続されている。また、好ましくは、抵抗４１１、４２１、４１２、４２２の抵抗値は同一の値であり、第１の伝送線路５１１，５１２と第２の伝送線路５２１、５２２の線路長もそれぞれ同一の値に設定される。なお、この線路長は好ましくは線路内波長の１／３６以下にしておく。
【００５７】
この２×２スイッチの動作は以下の通りである。入力端子１１から入力される信号は、第１の伝送線路５１１、５１２を介して、ＳＰＤＴスイッチ９１中のＦＥＴ３１１のドレインまたはソース、およびＳＰＤＴスイッチ９２中のＦＥＴ３２２のドレインまたはソースに入力される。入力端子１２から入力される信号は、第２の伝送線路５２１、５２２を介して、ＳＰＤＴスイッチ９２中のＦＥＴ３２１のドレインまたはソース、およびＳＰＤＴスイッチ９１中のＦＥＴ３１２のドレインまたはソースに入力される。入力端子１１，１２を２×２スイッチ１２１の一辺に配置しても、このようにＳＰＤＴスイッチ９１およびＳＰＤＴスイッチ９２の両方に信号を入力できるのは、第１の伝送線路５１２と第２の伝送線路５２２が配線交差部１１１において交差しているためである。このような交差は、例えば誘電体や絶縁体を間に挟んだオーバーレイ構造や、第１の伝送線路５１２と第２の伝送線路５２２の一方を配線交差部１１１においてエアブリッジ配線とすることなどにより実現することができる。
【００５８】
ここで、ＦＥＴ３１１と３２１のゲートバイアスは制御端子６１１から、ＦＥＴ３１２と３２２のゲートバイアスは制御端子６１２からそれぞれ共通に印加される。従って、制御端子６１１および６１２に相補的な電圧を印加することにより、ＦＥＴ３１１と３２１を同時にＯＮまたはＯＦＦし、ＦＥＴ３１２と３２２を同時にＯＦＦまたはＯＮすることが可能になる。したがって、（入力端子１１から伝送線路５２１１、入力端子１２から伝送線路５２２１）または、（入力端子１１から伝送線路５２２１、入力端子１２から伝送線路５２１１）の２×２スイッチマトリックス動作を実現できる。
【００５９】
ここで、（入力端子１１から伝送線路５２１１、入力端子１２から伝送線路５２２１）の通過状態の場合、第１の伝送線路５１２と第２の伝送線路５２２がそれぞれＦＥＴ３２２と３１２のドレインまたはソース端で開放（オープン）状態に、（入力端子１１から伝送線路５２２１、入力端子１２から伝送線路５２１１）の通過状態の場合、第１の伝送線路５１１と第２の伝送線路５２１がそれぞれＦＥＴ３１１と３２１のドレインまたはソース端で開放（オープン）状態になるため、これらの伝送線路の長さが動作周波数帯の波長に比べて無視できない長さである場合、オープンスタブとしてスイッチ特性の劣化を招いてしまう。
【００６０】
この様子をシミュレーションしたのが図５である。横軸に第１および第２の伝送線路（５１１，５１２、５２１、５２２）の長さ（対線路内波長）、縦軸に伝送線路長がゼロの時を基準にした挿入損失の劣化量、および反射損失、アイソレーションをプロットしている。この図を見ると、伝送線路が長くなればなる程、オープンスタブの影響が徐々に現われ、挿入損失が増大し、反射損失が減少することがわかる。一方、アイソレーションは反射損失の減少の裏返しで改善される。例えば、伝送線路の長さを線路内波長の１／３６以下にした場合、反射損失の劣化を３．５ｄＢ、挿入損失の劣化を０．１２ｄＢ以下に抑えることができる。
【００６１】
図２５に示した従来例と本実施の形態の主要な相違点は、ＳＰＤＴスイッチをシリーズＦＥＴのみで構成したこと、および所要ＳＰＤＴスイッチ数を半減したことである。シャントＦＥＴを除いたことにより、信号経路をグランドから切り離すことができるため、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号も通過させることが可能になる。所要ＳＰＤＴスイッチ数を半減したことに伴い、所要制御線数の半減による高アイソレーション化ならびに回路サイズの小型化を実現できる。また、本第３の実施の形態の２×２スイッチにおいては、信号は１つのＦＥＴしか通過しないので、同一の挿入損失を実現するためには、図２５に示した従来例と比較して、各ＦＥＴのＯＮ抵抗値が２倍のものを適用することができる。従って、各ＦＥＴの所要ゲート幅を半分にすることができるので、回路をより一層小型化することが可能になる。２×２スイッチ部の小型化は、特に本実施の形態のように複数の２×２スイッチをカスケード接続して規模の大きなスイッチを構成する場合には、スイッチ回路全体の小型化に極めて有効である。
【００６２】
また、図４に示した実施の形態の４×４スイッチにおいては、好ましくは、伝送線路５２５、５２６と２×２スイッチ１２５中の伝送線路（５９１、５９２、５１０１、５１０２）の長さは同一に設定される。これにより、各２×２スイッチ１２１〜１２５を同一の構成とすることと合わせて、２４通りの全ての４×４スイッチマトリックス動作の通過状態において、信号の通過時間（通過位相）を揃えることができる。さらに、抵抗４２５と４２６の抵抗値を、ＦＥＴ３９１、３９２、３１０１，３１０２のＯＮ抵抗値と同一にすることにより、２４通り全ての通過状態において挿入損失を揃えることが可能になる。
【００６３】
なお、図４に例示した実施の形態に限定されることなく、信号入出力端子を入替えた構成や、５個の２×２スイッチ１２１〜１２５のうちの１つ以上の２×２スイッチを左右反転または１８０度回転した構成でも構わない。
［第４の実施の形態］
図６は、本発明の第４の実施の形態に係わる４×４スイッチを示す図である。
【００６４】
本第４の実施の形態は、図２に例示した第２の実施の形態中の２×２スイッチ１２１〜１２５の実施の形態を具体的に例示するものであり、図４に例示した第３の実施の形態とは異なる実施の形態を提供するものである。本第４の実施の形態においては、２×２スイッチ１２１〜１２５は全て同一の構成であるので、代表して２×２スイッチ１２１について説明する。また、図４に例示した第３の実施の形態との相違点を中心に説明する。
【００６５】
２×２スイッチ１２１は、それぞれ２つづつの入力および出力端子と、共通端子以外の２つの端子を互いに向い合せにして配置した２つのＳＰＤＴスイッチ９１，９２で構成されている。ＳＰＤＴスイッチ９１，９２は同一の構成であり、ＳＰＤＴスイッチ９１の場合、２つのＦＥＴ３１１、３１２と、これらのＦＥＴのゲートに接続された２つの抵抗４１１，４１２で構成される。ここで、ＦＥＴ３１１、３１２のソースまたはドレインの一方が共通端子に接続されることによりＳＰＤＴスイッチを構成する。なお、抵抗４１１、４１２の抵抗値は、入出力の特性インピーダンスと比較して非常に大きな値に設定されており、抵抗４１１と４２１、および抵抗４１２と４２２の一端は、制御端子６１１、６１２にそれぞれ接続される。好ましくは、抵抗４１１、４２１，４１２、４２２の抵抗値は同一に設定される。
【００６６】
本第４の実施の形態は、ＳＰＤＴスイッチ９１，９２中の各ＦＥＴ３１１と３１２、および３２１と３２２のドレインまたはソース端子側を所定の間隔で互いに向い合せにして配置し、ＦＥＴ３１１と３２２のドレインまたはソース端子と、ＦＦＴ３１２と３２１のドレインまたはソース端子とを、それぞれ互いに接続したことに加えて、ＦＥＴ３１２と３２１のドレインまたはソース端子と交差して、上記互いに接続したＦＥＴ３１１と３２２のドレインまたはソース端子と信号入力端子１１とを接続したことを最も主要な特徴とする。なお、この交差により、２×２スイッチの入出力端子をそれぞれ対向して配置することが可能になっている。本第４の実施の形態は、図４に例示した第３の実施の形態と比較して、ＳＰＤＴスイッチ９１，９２間の接続長を短縮できるため、スイッチ動作のより一層の広帯域／高周波化、ならびに回路の小型化を図ることができる。
【００６７】
また、図６に示した実施の形態の４×４スイッチにおいては、好ましくは伝送線路５２５，５２６の長さは、伝送線路５２５、５２６を通過する信号の通過時間と、２×２スイッチ１２５を通過する信号の通過時間の平均値とが同一になるように設定される。これにより、各２×２スイッチ１２１〜１２５を同一の構成とすることと合わせて、２４通りの全ての４×４スイッチマトリックス動作の通過状態おいて、信号の通過時間（通過位相）をほぼ同一にすることができる。さらに、抵抗４２５と４２６の抵抗値を、ＦＥＴ３９１、３９２、３１０１，３１０２のＯＮ抵抗値と同一にすることにより、２４通り全ての通過状態において挿入損失を揃えることが可能になる。
【００６８】
なお、図６に例示した実施の形態に限定されることなく、信号入出力端子を入替えた構成や、２×２スイッチ１２１〜１２５のうちの１つ以上の２×２スイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成でも構わない。
［第５の実施の形態］
図７〜図１１は、本発明の第５の実施の形態に係わる４×４スイッチを示す図である。本第５の実施の形態の４×４スイッチは、図２、図３に例示した第２の実施の形態の４×４スイッチに、抵抗４１２１〜４１２４および制御端子６６を追加した構成となっている。なお抵抗４１２１〜４１２４の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。
【００６９】
図７〜図１０の実施の形態は、抵抗４１２１〜４１２４の接続箇所が異なるものの、同一の効果をもたらすことができる構成となっている。抵抗４１２１〜４１２４は、図７の実施の形態では２×２スイッチ１２３，１２４の後段に、図８の実施の形態では２×２スイッチ１２５および伝送経路５２５と５２６の後段に、信号入出力端子を入れ替えた図９の実施の形態では２×２スイッチ１２１，１２２の前段に、図１０の実施の形態では２×２スイッチ１２１，１２２の後段に、それぞれ配置されている。図１１は、図７に例示した実施の形態中の２×２スイッチ１２１〜１２５の実施の形態を具体的に例示するものであるので、代表して図１１について説明する。
【００７０】
図１１に例示した実施の形態では、抵抗４１２１〜４１２４の一端を２×２スイッチ１２３、１２４の出力端子にそれぞれ接続し、他端を制御端子６６に接続したことを最も主要な特徴とする。
【００７１】
２×２スイッチ１２１〜１２５中のＳＰＤＴスイッチは全てシリーズＦＥＴで構成されており、かつ２×２スイッチ１２１〜１２５はスイッチマトリックス動作するように各ＦＥＴのＯＮ／ＯＦＦ制御を行うため、制御端子６６から抵抗４１２１〜４１２４を介して、２×２スイッチ１２１〜１２５中の全てのＦＥＴのソース／ドレインにバイアス電圧を印加することが可能になる。したがって、しきい値電圧（Ｖｔｈ）が負電圧であるディプレッション（ノーマリーオン）型ＦＥＴを用いた場合においても、ＦＥＴのソース／ドレインの電位を持ち上げることができ、正電源動作が可能になる。これにより、低ＯＮ抵抗かつ低ＯＦＦ容量の特長を有するＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴを、正電源動作の４×４スイッチに適用することが可能になり、装置の小型化／高性能化を達成できる。
【００７２】
さらに、直流成分を含む信号を通過させる場合、２×２スイッチ１２１〜１２４中のＦＥＴのＯＮ抵抗等に起因する直流レベルの変動を、制御端子６６からバイアス電圧を印加することにより抑制することも可能になる。これは、ＦＥＴを通過する際に生じる電圧降下を、制御端子６６からのバイアス電圧により補償することが可能になるためである。
【００７３】
図１２は、図１１中の抵抗４１２１〜４１２４付近のパタンレイアウトの実施の形態を示したものであり、２×２スイッチ１２３，１２４の後段にコプレーナ線路８１〜８４を接続したものを例示している。
【００７４】
図１２に示した実施の形態の最も主要な特徴は、抵抗４１２１〜４１２４をコプレーナ線路の中心導体とグランド導体のほぼ中間に、かつ、長手方向が平行になるように配置していることである。
【００７５】
図１１に示した実施の形態においては、抵抗４１２１〜４１２４により２×２スイッチ１２３，１２４の各出力端子同士が互いに接続されているため、これらの抵抗を介して信号も漏洩する。この漏洩は、挿入損失の増加やアイソレーションの劣化を招くため、これらの抵抗の抵抗値は、できるだけ大きな値とすることが望ましい。
【００７６】
一般的に、半導体基板に形成する抵抗の抵抗値は、長さと幅の比で一意的に決まる。例えばシート抵抗値が１００Ωの場合、長さと幅の比を１０とすれば１ｋΩの抵抗が、１００とすれば１０ｋΩの抵抗が形成できる。従って、細長い形状の抵抗を使用すればする程、大きな抵抗値を実現できることになる。
【００７７】
したがって、図１２のようなパタンレイアウトにすることにより、中心導体やグランド導体と交差することなく抵抗４１２１〜４１２４の抵抗値を増大させることができるため、これらの抵抗に起因する挿入損失の増加やアイソレーションの劣化を大幅に抑えることが可能になる。
【００７８】
なお、図１２に例示した実施の形態に限定されることなく、コプレーナ線路に代わりマイクロストリップ線路等の他の伝送線路を使用した構成でも構わない。また、抵抗４１２１〜４１２４とは異なる４個あるいは８個あるいは１２個の抵抗を備え、２×２スイッチ１２３，１２４の出力端子以外に接続することにより、複数の接続箇所を設けた構成でも構わない。さらに、２×２スイッチ１２１〜１２５の一部または全てを図４中に例示した２×２スイッチで置き換えた構成や、２×２スイッチ１２１〜１２５のうちの１つ以上の２×２スイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成でも構わない。
［第６の実施の形態］
図１３は、本発明の第６の実施の形態に係わる４×４スイッチを示す図である。
【００７９】
本第６の実施の形態の４×４スイッチは、図１１に例示した第５の実施の形態の４×４スイッチに、キャパシタ７１〜７４を付け加えた構成となっている。なおキャパシタ７１〜７４の容量値は、そのインピーダンスが所望の信号帯域において入出力の特性インピーダンスと比較して十分小さな値となっており、好ましくは同一の値に設定される。キャパシタ７１〜７４を個別部品による外付けの構成とすれば、大容量値のキャパシタを容易に適用することができるため、直流に近い低周波成分を有する信号も劣化なく通過させることが可能になる。
【００８０】
図１３に例示した実施の形態では、４個のキャパシタ７１〜７４を入力端子１１〜１４にそれぞれ直列に接続したことを最も主要な特徴とする。
【００８１】
このような構成にすることにより、べースバンド信号を任意の直流レベルにレベルシフトして出力することが可能になる。制御端子６６にブラスの電圧を印加すればプラスのＤＣオフセット電圧を有する信号を出力することができ、マイナスの電圧を印加すればマイナスのＤＣオフセット電圧を有する信号を出力することができることになる。従って、入力されたべースバンド信号を、後段に接続される装置のインターフェースに合わせて、例えばＤＣオフセット電圧が＋０．５Ｖや−０．５Ｖ等にレベルシフトして出力することが可能になる。
【００８２】
なお、図１３に例示した実施の形態に限定されることなく、２×２スイッチ１２１〜１２５の一部または全てを図４中に例示した２×２スイッチで置き換えた構成や、２×２スイッチ１２１〜１２５のうちの１つ以上の２×２スイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成でも構わない。また、図８〜図１０に例示した４×４スイッチの信号入力端子にキャパシタ７１〜７４をそれぞれ直列に接続した形態でも構わない。直流成分のない信号を通過させる用途などには、信号出力端子２１〜２４にもキャパシタをそれぞれ直列に接続した構成としても構わない。
［第７の実施の形態］
図１４は、本発明の第７の実施の形態に係わる８×８スイッチを示す図である。本８×８スイッチは、信号入力端子１１〜１８と、４×４スイッチ１３１〜１３５と、第１の伝送線路５２１〜５２８と、第２の伝送線路５２９〜５３２と、信号出力端子２１〜２８とで構成されている。各４×４スイッチは、それぞれ４つの入力端子と４つの出力端子とを備え、４つの入力端子に入力された信号を、それぞれ４つの出力端子のいずれかに出力できるものであり、図１〜図４に例示した４×４スイッチと同等の機能を有したものである。
【００８３】
信号入力端子１１〜１８は、４×４スイッチ１３１，１３２の入力端子に接続され、４×４スイッチ１３１と１３２の出力端子は、第１の伝送線路５２１〜５２８を介して、４×４スイッチ１３３，１３４の入力端子にそれぞれ２つづつ接続される。４×４スイッチ１３３，１３４の出力端子のうちの２つづつは、４×４スイッチ１３５の入力端子に接続され、残りの２つづつは、第２の伝送線路５２９〜５３２の一端に接続される。信号出力端子２１〜２８は、第２の伝送線路５２９〜５３２の他端と４×４スイッチ１３５の４つの出力端子に接続される。
【００８４】
なお、好ましくは、４×４スイッチ１３１と１３２、および４×４スイッチ１３３と１３４はそれぞれ同一の４×４スイッチで構成され、第１の伝送線路５２１〜５２８および第２の伝送線路５２９〜５３２は、それぞれ、それらを通過する信号の振幅と位相が同一になるように構成される。さらに、第２の伝送線路５２９〜５３２を通過する信号の通過時間は、４×４スイッチ１３５を通過する信号の通過時間と同一となるように構成されている。
【００８５】
本実施の形態は、図１に示した４×４スイッチを８×８スイッチに拡張した形態となっており、出力側に４×４スイッチ１３５と第２の伝送線路５２９〜５３２を備えたことを最も主要な特徴とする。これにより、図１に示した４×４スイッチと同様に、８×８スイッチマトリックス動作に必要な全ての通過状態を実現できると同時に、全ての通過状態おいて信号の通過時間（通過位相）を揃えることができる。
【００８６】
なお、図１４に例示した実施の形態に限定されることなく、信号入力端子および信号出力端子を入れ替えた構成でも構わない。
［第８の実施の形態］
図１５は、本発明の第８の実施の形態に係わる８×８スイッチを示す図である。
【００８７】
本第８の実施の形態は、図１４に例示した第７の実施の形態と比較して、同一の抵抗値を有する抵抗４２９〜４３２を付加した点が異なっている。本第８の実施の形態を第７の実施の形態との相違を中心に説明する。
【００８８】
本第８の実施の形態の８×８スイッチでは、同一の抵抗値を有する抵抗４２９〜４３２を付加した点に最も主要な特徴がある。例えば、４×４スイッチ１３５の挿入損失と、それぞれ直列に接続された抵抗４２９と伝送線路５２９、抵抗４３０と伝送線路５３０等の挿入損失を同一に設定することにより、全ての通過状態において挿入損失または利得を揃えることが可能になる。
【００８９】
なお、図１５に例示した実施の形態に限定されることなく、抵抗４２９〜４３２を適用する代わりに、伝送線路５２９〜５３２の導体幅や導体厚などを調整することにより、所望の帯域において、４×４スイッチ１３５と同一の挿入損失を実現する構成でも構わない。また図１６に例示したように、信号入力端子および信号出力端子を入れ替えた構成でも構わない。
［第９の実施の形態］
図１７は、本発明の第９の実施の形態に係わる８×８スイッチを示す図である。本実施の形態は、図１５に例示した第８の実施の形態中の４×４スイッチ１３１〜１３５の実施の形態を具体的に例示するものである。本実施の形態においては、４×４スイッチ１３１〜１３５は同一の構成であるので、代表して４×４スイッチ１３１について説明する。なお、図１７において、例えば、４×４スイッチ１３１において、第1の伝送線路５１１〜５１６と第２の伝送線路５２１〜５２６との交点において、黒く塗りつぶした丸印は接続を、点模様により灰色を表現した丸印は接続することなく交差を示している。
【００９０】
４×４スイッチ１３１は、４つのＳＰ４Ｔスイッチ１０１〜１０４等で構成されている。ＳＰ４Ｔスイッチ１０１〜１０４は同一の構成であり、ＳＰ４Ｔスイッチ１０１の場合、４つのＦＥＴ３１１〜３１４と、これらのＦＥＴのゲートに接続された４つの抵抗４１１〜４１４で構成される。ここで、ＦＥＴ３１１〜３１４のソースまたはドレインの一方が共通端子に接続されることによりＳＰ４Ｔスイッチを構成する。なお、抵抗４１１〜４１４の抵抗値は、入出力の特性インピーダンスと比較して非常に大きな値に設定され、好ましくは同一の抵抗値に設定される。なお、ゲートバイアス用の制御線と制御端子は図示していない。
【００９１】
本実施の形態は、第１のスイッチペアを形成するＳＰ４Ｔスイッチ１０１と１０４、および第２のスイッチペアを形成するＳＰ４Ｔスイッチ１０２と１０３中の各ＦＥＴのドレインまたはソース端子側を所定の間隔で互いに向い合せにして配置し、互いに対向したＦＥＴのドレインまたはソース端子同士を、それぞれ第１の伝送線路５１１〜５１６と第２の伝送線路５２１〜５２６で接続したことに加えて、第１の伝送線路５１１〜５１６と第２の伝送線路５２１〜５２６との間を、第１のスイッチペアと第２のスイッチペアからそれぞれ１ケ所づつ選んで、第３の伝送線路５３１〜５３４で接続したことに最も主要な特徴がある。
【００９２】
このような構成とすることにより、各ＳＰ４Ｔスイッチのインタコネクションを極めてコンパクトに、かつその接続長も非常に短くできるため、スイッチの小型化、低損失化、および広帯域化を図ることができる。
【００９３】
さらに、第４の伝送線路５３５〜５３７を適用することにより、４×４スイッチ１３１の一辺に集められた信号入力端子１１〜１４への接続が可能になり、４×４スイッチのカスケード接続を容易にしている。
【００９４】
ここで、第１および第２の伝送線路と第３、第４の伝送線路は、接続点以外では互いに交差した構成となっている。このような交差は、例えば誘電体や絶縁体を間に挟んだオーバーレイ構造や、第１の伝送線路と、第２および第３の伝送線路の一方を配線交差部においてエアブリッジ配線とすることなどにより実現することができる。本実施の形態では、ＳＰ４ＴスイッチをシリーズＦＥＴのみで構成したことにより、信号経路をグランドから切り離すことができるため、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号も通過させることが可能になる。図２５に示した従来例の構成と比較すると、単位スイッチである４×４スイッチにおいて、信号が通過するスイッチ（ＳＰ４Ｔスイッチ）が１つだけで済むように構成できることから、所要スイッチ数の削減による回路の小型化を達成できる。また、シリーズＦＥＴのみで構成したことと所要スイッチ数を削減したことにより、所要制御線数を大幅に減らすことができるため、高アイソレーション化と回路サイズの小型化を実現できる。さらに、図２５に示した従来の構成例と比較して、各ＦＦＴの所要ゲート幅を半分にすることができるので、回路をより一層小型化することが可能になる。４×４スイッチ部の小型化は、特に本実施の形態のように複数の４×４スイッチをカスケード接続して規模の大きなスイッチを構成する場合には、スイッチ回路全体の小型化に極めて有効である。
【００９５】
また、図１７に示した実施の形態の８×８スイッチにおいては、好ましくは伝送線路５２９〜５３２の長さは、伝送線路５２９〜５３２を通過する信号の通過時間と、４×４スイッチ１３５を通過する信号の通過時間の平均値とが同一になるように設定される。これにより、各４×４スイッチ１３１〜１３５を同一の構成とすることと合わせて、全ての８×８スイッチマトリックス動作の通過状態おいて、信号の通過時間（通過位相）をほぼ同一にすることができる。さらに、抵抗４２９〜４３２の抵抗値を、４×４スイッチ１３５中のＦＥＴのＯＮ抵抗値と同一にすることにより、全ての通過状態において挿入損失を揃えることが可能になる。
【００９６】
なお、図１７に例示した実施の形態に限定されることなく、信号入出力端子を入替えた構成や、４×４スイッチ１３１〜１３５のうちの１つ以上のスイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成であっても構わない。また、４×４スイッチ１３１〜１３５のうちの１つ以上の４×４スイッチを、図１〜図４、図６に示した４×４スイッチで置き換えた構成であってもよい。この場合、所要制御端子数を減らすことができるという利点等が生じる。
［第１０の実施の形態］
図１８〜図２２は、本発明の第１０の実施の形態に係わる８×８スイッチを示す図である。
【００９７】
本実施の形態の８×８スイッチは、図１５、図１６に例示した第８の実施の形態の８×８スイッチに、抵抗４３３１〜４３３８および制御端子６６を追加した構成となっている。なお抵抗４３３１〜４３３８の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。
【００９８】
図１８〜図２１の実施の形態は、抵抗４３３１〜４３３８の接続箇所が異なるものの、同一の効果をもたらすことができる構成となっている。抵抗４３３１〜４３３８は、図１８の実施の形態では４×４スイッチ１３３，１３４の後段に、図１９の実施の形態では４×４スイッチ１３５および伝送線路５２９〜５３２の後段に、信号入出力端子を入れ替えた図２０の実施の形態では４×４スイッチ１３１，１３２の前段に、図２１の実施の形態では４×４スイッチ１３１，１３２の後段に、それぞれ配置されている。図２２は、図１８に例示した実施の形態中の４×４スイッチ１３１〜１３５の実施の形態を具体的に例示するものであるので、代表して図２２について説明する。
【００９９】
図２２に例示した実施の形態では、抵抗４３３１〜４３３８の一端を４×４スイッチ１３３，１３４の出力端子にそれぞれ接続し、他端を制御端子６６に接続したことを最も主要な特徴とする。
【０１００】
４×４スイッチ１３１〜１３５中のＳＰ４Ｔスイッチは全てシリーズＦＥＴで構成されており、かつ４×４スイッチ１３１〜１３５はスイッチマトリックス動作するように各ＦＥＴのＯＮ／ＯＦＦ制御を行うため、制御端子６６から抵抗４３３１〜４３３８を介して、４×４スイッチ１３１〜１３５中の全てのＦＥＴのソースまたはドレインにバイアス電圧を印加することが可能になる。したがって、しきい値電圧（Ｖｔｈ）が負電圧であるディプレッション（ノーマリーオン）型ＦＥＴを用いた場合においても、ＦＥＴのソースまたはドレインの電位を持ち上げることができ、正電源動作が可能になる。これにより、低ＯＮ抵抗かつ低ＯＦＦ容量の特長を有するＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴを、正電源動作の８×８スイッチに適用することが可能になり、装置の小型化／高性能化を達成できる。
【０１０１】
さらに、直流成分を含む信号を通過させる場合、４×４スイッチ１３１〜１３４中のＦＥＴのＯＮ抵抗等に起因する直流レベルの変動を、制御端子６６からバイアス電圧を印加することにより抑制することも可能になる。これは、ＦＥＴを通過する際に生じる電圧降下を、制御端子６６からのバイアスにより補償することが可能になるためである。
【０１０２】
抵抗４３３１〜４３３８は、好ましくは、図１２に例示したのと同様のパタンにレイアウトされる。これにより、中心導体やグランド導体と交差することなく抵抗４３３１〜４３３８の抵抗値を増大させることができるため、これらの抵抗に起因する挿入損失の増加やアイソレーションの劣化を大幅に抑えることが可能になる。
【０１０３】
なお、図２２に例示した実施の形態に限定されることなく、信号入出力端子を入替えた構成や、４×４スイッチ１３１〜１３５のうちの１つ以上のスイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成であっても構わない。また、抵抗４３３１〜４３３８とは異なる８個あるいは１６個あるいは２４個の抵抗を備え、４×４スイッチ１３３，１３４の出力端子以外に接続することにより、複数の接続箇所を設けた構成でも構わない。また、４×４スイッチ１３１〜１３５のうちの１つ以上の４×４スイッチを、図１〜図４、図６に示した４×４スイッチで置き換えた構成であってもよい。この場合、所要制御端子数を減らすことができるという利点等が生じる。
［第１１の実施の形態］
図２３は、本発明の第１１の実施の形態に係わる８×８スイッチを示す図である。
【０１０４】
本実施の形態の８×８スイッチは、図２２に例示した第１０の実施の形態の８×８スイッチに、キャパシタ７１〜７８を付け加えた構成となっている。なおキャパシタ７１〜７８の容量値は、そのインピーダンスが信号帯域において入出力の特性インピーダンスと比較して十分小さな値となっており、好ましくは同一の値に設定される。キャパシタ７１〜７８を個別部品による外付けの構成とすれば、大容量値のキャパシタを容易に適用することができるため、直流に近い低周波成分を有する信号も劣化なく通過させることが可能になる。
【０１０５】
図２３に例示した実施の形態では、８個のキャパシタ７１〜７８を入力端子１１〜１８にそれぞれ直列に接続したことを最も主要な特徴とする。
【０１０６】
このような構成にすることにより、べースバンド信号を任意の直流レベルにレベルシフトして出力することが可能になる。制御端子６６にプラスの電圧を印加すればプラスのＤＣオフセット電圧を有する信号を出力することができ、マイナスの電圧を印加すればマイナスのＤＣオフセット電圧を有する信号を出力することができることになる。従って、入力されたべースバンド信号を、後段に接続される装置のインターフェースに合わせて、例えばＤＣオフセット電圧が＋０．５Ｖや−０．５Ｖ等にレベルシフトして出力することが可能になる。
【０１０７】
なお、図２３に例示した実施の形態に限定されることなく、図１９〜図２１に例示した８×８スイッチの入力端子１１〜１８にキャパシタ７１〜７８をそれぞれ直列に接続した形態でも構わないし、４×４スイッチ１３１〜１３５のうちの１つ以上のスイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成であっても構わない。また、４×４スイッチ１３１〜１３５のうちの１つ以上の４×４スイッチを、図１〜図４、図６に示した４×４スイッチで置き換えた構成であってもよい。この場合、所要制御端子数を減らすことができるという利点等が生じる。直流成分のない信号を通過させる用途などには、出力端子２１〜２８にもキャパシタをそれぞれ直列に接続した構成としても構わない。
［その他の実施の形態］
本実施の形態に例示した４×４スイッチおよび８×８スイッチ中のＳＰＤＴスイッチやＳＰ４Ｔスイッチは、ＦＥＴに代わり、微小機械スイッチ（ＭＥＭＳ／Micro-Electro-Mechanical  Switch）で構成しても構わない。この場合、ＦＥＴを用いた構成と比較して、制御電圧が大きくなり、切替時間が遅くなるというデメリットがあるものの、スイッチの低損失化および高アイソレーション化を図ることができる。
【０１０８】
また、本実施の形態に例示した４×４スイッチおよび８×８スイッチの一部または全ては、好ましくは半導体基板に集積される。集積する回路の規模は、所要入出力端子数、制御端子数や回路サイズ等を考慮して、例えば、各２×２または４×４スイッチ個々を独立に集積化する構成、または入力端子側の２個のスイッチ回路、出力側の２個のスイッチ回路、上記入出力側の４個のスイッチ、または第５のスイッチと２個の伝送手段、あるいはこの２個の伝送手段に直列に抵抗を接続した回路等、周辺回路の状況に応じてパッケージに実装しやすい形態とすることができる。
【０１０９】
さらに、本実施の形態に例示した４×４スイッチおよび８×８スイッチに限定されることなく、より多入力多出力のスイッチであってもよい。例えば、単位スイッチとして８×８スイッチを使用し、本実施の形態に例示した４×４スイッチなどと同様の手法を適用すれば、１６×１６スイッチを構成できることは容易に類推されよう。
【図面の簡単な説明】
【０１１０】
【図１】第１の実施の形態の４×４スイッチを示す回路構成図。
【図２】第２の実施の形態の４×４スイッチを示す回路構成図。
【図３】第２の実施の形態の変型例の４×４スイッチを示す回路構成図。
【図４】第３の実施の形態の４×４スイッチを示す回路構成図。
【図５】第３の回路中の２×２スイッチのシミュレーションによる特性図。
【図６】第４の実施の形態の４×４スイッチを示す回路構成図。
【図７】第５の実施の形態の４×４スイッチを示す第１の回路構成図。
【図８】第５の実施の形態の４×４スイッチを示す第２の回路構成図。
【図９】第５の実施の形態の４×４スイッチを示す第３の回路構成図。
【図１０】第５の実施の形態の４×４スイッチを示す第４の回路構成図。
【図１１】第５の実施の形態の４×４スイッチを示す第５の回路構成図。
【図１２】第５の実施の形態の４×４スイッチ中のパタンレイアウトの一部を示す図。
【図１３】第６の実施の形態の４×４スイッチを示す回路構成図。
【図１４】第７の実施の形態の８×８スイッチを示す回路構成図。
【図１５】第８の実施の形態の８×８スイッチを示す回路構成図。
【図１６】第８の実施の形態の変型例の８×８スイッチを示す回路構成図。
【図１７】第９の実施の形態の８×８スイッチを示す回路構成図。
【図１８】第１０の実施の形態の８×８スイッチを示す第１の回路構成図。
【図１９】第１０の実施の形態の８×８スイッチを示す第２の回路構成図。
【図２０】第１０の実施の形態の８×８スイッチを示す第３の回路構成図。
【図２１】第１０の実施の形態の８×８スイッチを示す第４の回路構成図。
【図２２】第１０の実施の形態の８×８スイッチを示す第５の回路構成図。
【図２３】第１１の実施の形態の８×８スイッチを示す回路構成図。
【図２４】従来の４×４スイッチを示す回路構成図。
【図２５】従来の４×４スイッチ中の２×２スイッチを示す回路構成図。
【符号の説明】
【０１１１】
１１〜１８：入力端子      ２１〜２８：出力端子
３１１〜３１０２：ＦＥＴ      ４１１〜４３３８：抵抗
５１〜５３２：伝送線路      ６１１〜６５２：制御端子
７１〜７８：キャパシタ     ８１〜８４：コプレーナ線路
９１〜９１０：ＳＰＤＴスイッチ  １０：ＳＰ４Ｔスイッチ
１２１〜１２５：２×２スイッチ  １３１〜１３５：４×４スイッチ
【図１】
2005323297.tif 000003
【図２】
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【図３】
2005323297.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2005323297.tif 000013
【図１２】
2005323297.tif 000014
【図１３】
2005323297.tif 000015
【図１４】
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【図１５】
2005323297.tif 000017
【図１６】
2005323297.tif 000018
【図１７】
2005323297.tif 000019
【図１８】
2005323297.tif 000020
【図１９】
2005323297.tif 000021
【図２０】
2005323297.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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