(57)【要約】【課題】  各種条件に応じた信号処理時間のばらつきを抑制することができる半導体装置を提供することを課題とする。【解決手段】  ロジック回路（Ｌｏｇｉｃ）とディレイ回路（Ｄｅｌａｙ）と処理回路とを有する半導体装置が提供される。ロジック回路は、論理演算して第１の信号を出力する。ディレイ回路は、ロジック回路の論理演算処理に並列し、入力信号を遅延して第２の信号を出力する。処理回路は、第１の信号及び第２の信号を入力し、第１の信号及び第２の信号の両方が出力されると処理を開始する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
論理演算処理して第１の信号を出力するロジック回路と、
前記ロジック回路の論理演算処理に並列し、入力信号を遅延して第２の信号を出力するディレイ回路と、
前記第１の信号及び前記第２の信号を入力し、前記第１の信号及び前記第２の信号の両方が出力されると処理を開始する処理回路と
を有する半導体装置。
【請求項２】
高速条件では前記第１の信号が前記第２の信号よりも早く出力され、低速条件では前記第２の信号が前記第１の信号よりも早く出力される請求項１記載の半導体装置。
【請求項３】
前記ディレイ回路は、前記ロジック回路に比べて条件に応じた処理時間のばらつきが小さい請求項１記載の半導体装置。
【請求項４】
さらに、データを記憶するためのメモリセルを有する請求項１記載の半導体装置。
【請求項５】
さらに、前記ロジック回路は、リードコマンド又はライトコマンドに応じて前記メモリセルにデータアクセスするための第１の信号を出力する請求項４記載の半導体装置。
【請求項６】
前記処理回路は、前記第１の信号及び前記第２の信号の両方が出力されると、前記メモリセルに対してリード又はライトの開始を指示する請求項５記載の半導体装置。
【請求項７】
さらに、前記メモリセルに対してリフレッシュを行うためのリフレッシュ回路を有する請求項４記載の半導体装置。
【請求項８】
さらに、前記ロジック回路は、リフレッシュコマンドに応じて前記メモリセルをリフレッシュするための第１の信号を出力する請求項７記載の半導体装置。
【請求項９】
前記処理回路は、前記第１の信号及び前記第２の信号の両方が出力されると、前記メモリセルに対してリフレッシュの開始を指示する請求項８記載の半導体装置。
【請求項１０】
前記ロジック回路及び前記ディレイ回路は、それぞれクロック信号に対して論理演算及び遅延し、
前記処理回路は、前記第１の信号及び前記第２の信号の両方が出力されると、前記メモリセルのデータを出力する請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にロジック回路及びディレイ回路を有する半導体装置に関する。
【背景技術】
【０００２】
半導体回路内部では、幾つかの信号に対してロジック回路で論理演算処理をし、その後にディレイ回路でタイミング調整を行って次の処理部へ信号を出力するという動作の連続で所望の機能が実現される。ここで、ロジック回路は、下記の要求のいずれかを優先する場合が多い。
・高速動作
・低消費電流
・省スペース
【０００３】
また、ロジック回路は、下記のばらつき等による処理時間のばらつきの影響が大きい。
・素子パラメータばらつき
・電源電圧ばらつき
・温度ばらつき
【０００４】
特に、近年は動作電圧が低電圧化してトランジスタの閾値電圧に近い領域で使用されるようになったため、従来よりもばらつきが大きくなる傾向がある。
【０００５】
それに対して、ディレイ回路は、下記の（１）〜（３）の要求よりも、下記の（４）の要求を優先して設計されるので、信号の論理演算処理を行うロジック回路よりも各種条件によるばらつきは小さい。
（１）高速動作
（２）低消費電流
（３）省スペース
（４）時間計測の精度
【０００６】
半導体回路としての機能は、ロジック回路の論理演算処理とディレイ回路の遅延処理の組み合わせによって実現されるが、両者を直列接続した場合の処理時間のばらつきは動作期間に占める両者の時間的割合で平均化されたものとなり、ディレイ回路のみで構成した場合に比べてばらつきが大きくなる。これは、低電圧化により論理演算１段に掛かる処理時間が大きくなると顕著に表れるようになる。
【０００７】
また、複数の信号を合成するような処理では、それぞれの信号の到着順が逆転すると誤動作につながる場合がある。それぞれの経路では論理演算時間とディレイ時間の割合が異なることから、各種ばらつきの影響が大きくなると信号の到着順の逆転は発生しやすくなる。
【０００８】
また、下記の特許文献１には、タイミングのばらつきを改善する同期型半導体記憶装置が記載されている。
【０００９】
【特許文献１】特開２００３−１６８２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、各種条件に応じた信号処理時間のばらつきを抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、ロジック回路とディレイ回路と処理回路とを有する半導体装置が提供される。ロジック回路は、論理演算処理して第１の信号を出力する。ディレイ回路は、ロジック回路の論理演算処理に並列し、入力信号を遅延して第２の信号を出力する。処理回路は、第１の信号及び第２の信号を入力し、第１の信号及び第２の信号の両方が出力されると処理を開始する。
【発明の効果】
【００１２】
ディレイ回路は、ロジック回路に比べて条件に応じた処理時間のばらつきが小さい。そのため、高速条件では、第１の信号が第２の信号よりも早く出力されるので、処理回路はディレイ回路による第２の信号の出力タイミングで処理を開始し、その処理開始タイミングが規定値よりも早くなりすぎることを防止できる。また、低速条件では、第２の信号が第１の信号よりも早く出力されるので、処理回路はロジック回路による第１の信号の出力タイミングで処理を開始し、その処理開始タイミングを可能な限り速くすることができる。
【発明を実施するための最良の形態】
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置の構成例を示すブロック図である。メモリコア１２０は、ワードラインセレクタ１２１、センスアンプセレクタ１２２、メモリセル１２３、センスアンプ１２４及びカラムラインセレクタ１２５を有する。
【００１４】
アドレスＡＤＤは、アドレス入力回路１０１を介してアドレスデコーダ１０２に供給される。アドレスデコーダ１０２は、アドレスＡＤＤを基にデコードし、セレクタ１２１、１２２及び１２５に制御信号を出力する。
【００１５】
セルフリフレッシュタイマ１０３は、定期的にリフレッシュコマンドｒｅｆｐｚをアービタ１０４に出力する。チップイネーブル信号／ＣＥ１、アウトプットイネーブル信号／ＯＥ及びライトイネーブル信号／ＷＥは、コマンド入力回路１０５を介してコマンドコントローラ１０６に供給される。上位バイト信号／ＵＢは上位バイトを有効にし、下位バイト信号／ＬＢは下位バイトを有効にするためのマスク信号である。コマンドコントローラ１０６は、信号／ＣＥ１，／ＯＥ，／ＷＥ，／ＵＢ，／ＬＢを基に、リードコマンドｒｄｐｚ又はライトコマンドｗｒｐｚをアービタ１０４に出力する。
【００１６】
リードコマンドｒｄｐｚは、メモリセル１２３からデータをリードするためのコマンドである。ライトコマンドｗｒｐｚは、メモリセル１２３にデータをライトするためのコマンドである。リフレッシュコマンドｒｅｆｐｚは、メモリセル１２３をリフレッシュするためのコマンドである。
【００１７】
リフレッシュは、ＤＲＡＭの記憶が失われないように電荷を補充する動作である。半導体記憶装置の一種であるＤＲＡＭは、メモリセル１２３内にコンデンサを有し、コンデンサに電荷を蓄えることによってデータを保持する。この電荷は時間とともに減少するため、放っておくと一定時間で放電しきって情報を失ってしまう。これを防ぐため、ＤＲＡＭには一定時間ごとに再び電荷を注入するリフレッシュ動作を行う必要がある。
【００１８】
リフレッシュ中には、リード及びライトを行うことができない。逆に、リード又はライト中に、リフレッシュを行うことができない。したがって、リフレッシュ中に、リードコマンドｒｄｐｚ又はライトコマンドｗｒｐｚが発生すると、リード又はライト動作は待機させられる。逆に、リード又はライト中に、リフレッシュコマンドｒｅｆｐｚが発生すると、リフレッシュ動作は待機させられる。アービタ１０４は、リフレッシュコマンドｒｅｆｐｚ、リードコマンドｒｄｐｚ及びライトコマンドｗｒｐｚを発生順に応じてタイミングコントローラ１０７に出力する。
【００１９】
タイミングコントローラ１０７は、リフレッシュコマンドｒｅｆｐｚ、リードコマンドｒｄｐｚ及びライトコマンドｗｒｐｚに応じて、ワードラインセレクタ１２１、センスアンプセレクタ１２２及びカラムラインセレクタ１２５に制御信号ｍｗｌｏｎｚ，ｍｓａｅｚ等を出力する。制御信号ｍｗｌｏｎｚはワードラインセレクタ１２１に供給され、制御信号ｍｓａｅｚはセンスアンプセレクタ１２２に供給される。タイミングコントローラ１０７の詳細は、後に図４〜図８を参照しながら説明する。
【００２０】
上位バイト信号／ＵＢ及び下位バイト信号／ＬＢは、バイトマスク入力回路１０８を介してバイトマスクコントローラ１０９に供給される。バイトマスクコントローラ１０９は、その信号に応じてカラムラインセレクタ１２５に制御信号を出力する。
【００２１】
２次元配列されたメモリセル１２３は、ワードライン及びカラムラインにより特定される。ワードラインセレクタ１２１は、制御信号に応じて、ワードラインを選択して活性化する。カラムラインセレクタ１２５は、制御信号に応じて、カラムラインを選択する。ライトコマンドｗｒｐｚが発生すると、特定されたメモリセル１２３にデータをライト（記憶）することができる。リードコマンドｒｄｐｚが発生すると、特定されたメモリセル１２３からデータをリードすることができる。メモリセル１２３は、リードコマンドｒｄｐｚ又はライトコマンドｗｒｐｚに応じてデータアクセスされる。センスアンプセレクタ１２２は、制御信号に応じて、センスアンプ１２４を活性化する。センスアンプ１２４は、メモリセル１２３のビットライン上の信号（データ）を増幅する。
【００２２】
リードコマンドｒｄｐｚが発生した場合、リードデータコントローラ１１２は、カラムラインセレクタ１２５を介してメモリセル１２３からデータをリードし、データＩ／Ｏ回路１１０を介して外部にデータＤＱを出力する。
【００２３】
ライトコマンドｗｒｐｚが発生した場合、ライトデータコントローラ１１１は、データＤＱをデータＩ／Ｏ回路１１０を介して入力し、カラムラインセレクタ１２５を介してメモリセル１２３にデータをライトする。
【００２４】
図２（Ａ）及び（Ｂ）は、ロジック回路及びディレイ回路を用いた半導体装置の処理時間のばらつきを示す。ロジック回路は、論理演算処理して信号を出力する。ディレイ回路は、入力信号を遅延して信号を出力する。
【００２５】
ロジック回路は、高速動作、低消費電流、省スペースの要求を優先するため、素子パラメータばらつき、電源電圧ばらつき、温度ばらつき等のばらつきによる処理時間のばらつきの影響が大きい。それに対して、ディレイ回路は、高速動作、低消費電流、省スペースの要求よりも、時間計測の精度の要求を優先して設計されるので、信号の論理演算処理を行うロジック回路よりも各種条件によるばらつきは小さい。
【００２６】
すなわち、ディレイ回路は、ロジック回路に比べて条件に応じた処理時間のばらつきが小さい。上記の性質上、ディレイ回路は抵抗及び／又は容量を有し、ロジック回路は抵抗及び容量のいずれも有しない。ただし、ディレイ回路及びロジック回路は、共にトランジスタを有する。ディレイ回路はゲート長が０．２μｍ以上（好ましくは０．５μｍ以上）のＭＯＳ電界効果トランジスタを有し、ロジック回路はゲート長が０．２μｍ未満のＭＯＳ電界効果トランジスタを有する。ディレイ回路は、ゲート長が長いトランジスタを用いることにより製造時の加工精度の影響が小さいので処理時間のばらつきを小さくすることができる。ロジック回路は、ゲート長が短いトランジスタを用いることにより集積度を上げて省スペース等を実現できる。
【００２７】
図２（Ａ）は参考例によるロジック回路及びディレイ回路を用いた半導体装置の処理時間のばらつきを示す。ディレイ回路及びロジック回路が直列に接続されており、ディレイ回路での遅延処理Ｄｅｌａｙの後にロジック回路での論理演算処理Ｌｏｇｉｃが行われる。半導体装置は、幾つかの信号に対してディレイ回路でタイミング調整を行い、その後にロジック回路で論理演算処理を行って次の処理部へ信号を出力するという動作の連続で所望の機能が実現される。上記のように、素子パラメータばらつき、電源電圧のばらつき及び温度ばらつき等により条件が変化し、高速に動作する高速条件及び低速に動作する低速条件が決まる。
【００２８】
高速条件では、時刻ｔ１で遅延処理Ｄｅｌａｙが開始し、それが終わると論理演算処理Ｌｏｇｉｃが開始して時刻ｔ３で終了する。低速条件では、時刻ｔ１で遅延処理Ｄｅｌａｙが開始し、それが終わると論理演算処理Ｌｏｇｉｃが開始して時刻ｔ７で終了する。低速条件では、高速条件に比べて、遅延処理Ｄｅｌａｙ及び論理演算処理Ｌｏｇｉｃがそれぞれ長くなる。ただし、高速条件及び低速条件の間では、遅延処理Ｄｅｌａｙの時間ばらつきが論理演算処理Ｌｏｇｉｃの時間ばらつきよりも小さい。
【００２９】
高速条件では時刻ｔ３に処理が終了し、低速条件では時刻ｔ７に処理が終了する。その終了時刻の規定値ΔｔＵＳＥが時刻ｔ４からｔ６の間であるとすると、高速条件の終了時刻ｔ３は早すぎ、低速条件の終了時刻ｔ７は遅すぎる。
【００３０】
図２（Ｂ）は、本実施形態によるロジック回路及びディレイ回路を用いた半導体装置の処理時間のばらつきを示す。ディレイ回路及びロジック回路が並列に接続されており、ディレイ回路での遅延処理Ｄｅｌａｙ及びロジック回路での論理演算処理Ｌｏｇｉｃが並行に行われる。
【００３１】
高速条件では、論理演算処理Ｌｏｇｉｃが時刻ｔ１で開始して時刻ｔ２で終了し、遅延処理Ｄｅｌａｙが時刻ｔ１で開始して時刻ｔ４で終了する。低速条件では、論理演算処理Ｌｏｇｉｃが時刻ｔ１で開始して時刻ｔ６で終了し、遅延処理Ｄｅｌａｙが時刻ｔ１で開始して時刻ｔ５で終了する。低速条件では、高速条件に比べて、遅延処理Ｄｅｌａｙ及び論理演算処理Ｌｏｇｉｃがそれぞれ長くなる。ただし、高速条件及び低速条件の間では、遅延処理Ｄｅｌａｙの時間ばらつきΔｔＤＥＬＡＹが論理演算処理Ｌｏｇｉｃの時間ばらつきΔｔＬＯＧＩＣよりも小さい。
【００３２】
高速条件では時刻ｔ４に処理が終了し次の処理が開始され、低速条件では時刻ｔ６に処理が終了し次の処理が開始される。すなわち、ロジック処理Ｌｏｇｉｃ及び遅延処理Ｄｅｌａｙの両方が終了した時点で、次の処理が開始される。その終了時刻の規定値ΔｔＵＳＥが時刻ｔ４からｔ６の間であるとすると、高速条件の終了時刻ｔ４及び低速条件の終了時刻ｔ６は規定値ΔｔＵＳＥ内に収まる。具体的には、高速条件では、遅延処理Ｄｅｌａｙの終了時刻ｔ４を規定値ΔｔＵＳＥの最速時刻ｔ４に設定する。この遅延処理時間を設定することにより、高速条件での終了時刻が規定値ΔｔＵＳＥの最速時刻ｔ４よりも早くなり過ぎることを防止できる。また、低速条件では、論理演算処理Ｌｏｇｉｃの終了時刻ｔ６を規定値ΔｔＵＳＥの最遅時刻ｔ６に設定する。この設定により、低速条件での終了時刻が規定値ΔｔＵＳＥの最遅時刻ｔ６よりも遅くなることを防止できる。また、低速条件では、論理演算処理Ｌｏｇｉｃの終了時刻ｔ６を次の処理開始タイミングにしているので、規定値ΔｔＵＳＥの最遅時刻ｔ６を可能な限り早くすることができる。
【００３３】
図３（Ａ）は、図２（Ａ）に対応し、参考例によるワードラインの非活性化期間の制御方法を示す。高速条件では、第１の処理（例えばリフレッシュ動作）３０１が終了した後に、第２の処理（例えばリード動作）３０２が行われる。処理３０１及び３０２の間は、ワードラインが非活性化されており、図２（Ａ）に示すように、高速条件の時刻ｔ１〜ｔ３の時間に相当する。低速条件では、第１の処理（例えばリフレッシュ動作）３１１が終了した後に、第２の処理（例えばリード動作）３１２が行われる。処理３１１及び３１２の間は、ワードラインが非活性化されており、図２（Ａ）に示すように、低速条件の時刻ｔ１〜ｔ７の時間に相当する。
【００３４】
図３（Ｂ）は、図２（Ｂ）に対応し、本実施形態によるワードラインの非活性化期間の制御方法を示す。高速条件では、第１の処理（例えばリフレッシュ動作）３２１が終了した後に、第２の処理（例えばリード動作）３２２が行われる。処理３２１及び３２２の間は、ワードラインが非活性化されており、図２（Ｂ）に示すように、高速条件の時刻ｔ１〜ｔ４の時間に相当する。遅延処理３２３は、時刻ｔ１〜ｔ４に行われる。低速条件では、第１の処理（例えばリフレッシュ動作）３３１が終了した後に、第２の処理（例えばリード動作）３３２が行われる。処理３３１及び３３２の間は、ワードラインが非活性化されており、図２（Ｂ）に示すように、低速条件の時刻ｔ１〜ｔ６の時間に相当する。遅延処理３３３は、時刻ｔ１〜ｔ５に行われる。
【００３５】
図３（Ａ）の高速条件での第１の処理３０１及び第２の処理３０２の間隔が短すぎる場合、その間隔を長くすると、低速条件での第１の処理３１１及び第２の処理３１２の間隔も長くなってしまう。本実施形態では、図３（Ｂ）に示すように、高速条件での第１の処理３２１及び第２の処理３２２の間の間隔を長くし、かつ低速条件での第１の処理３３１及び第２の処理３３２の間の間隔を同じに保つことができる。
【００３６】
図３（Ｃ）は、図２（Ｂ）に対応し、本実施形態による他のワードラインの非活性化期間の制御方法を示す。高速条件では、第１の処理（例えばリフレッシュ動作）３４１が終了した後に、第２の処理（例えばリード動作）３４２が行われる。処理３４１及び３４２の間の遅延処理３４３は、図２（Ｂ）の高速条件の時刻ｔ１〜ｔ４に行われる。低速条件では、第１の処理（例えばリフレッシュ動作）３５１が終了した後に、第２の処理（例えばリード動作）３５２が行われる。処理３５１及び３５２の間の遅延処理３５３は、図２（Ｂ）の低速条件の時刻ｔ１〜ｔ５に行われる。
【００３７】
図３（Ａ）の低速条件での第１の処理３１１及び第２の処理３１２の間隔が長すぎる場合、その間隔を短くすると、高速条件での第１の処理３０１及び第２の処理３０２の間隔も短くなってしまい、規定値外になってしまう。本実施形態では、図３（Ｃ）に示すように、低速条件での第１の処理３５１及び第２の処理３５２の間の間隔を短くし、かつ高速条件での第１の処理３４１及び第２の処理３４２の間の間隔を同じ又はそれ以上にすることができる。
【００３８】
半導体記憶装置では、ワードラインを非活性化してから次に活性化するまでに、アドレス切り替えの処理や欠陥メモリセルがある場合の冗長機能使用の有無の判定等を行う必要があり、ワードラインを非活性にしてから次に活性化するまでの時間が詰まり過ぎないようにする必要がある。すなわち、第１の処理及び第２の処理の間隔が短くなり過ぎないようにする必要がある。しかし、この時間に余裕を持たせ過ぎると短サイクル動作での制約となったり、データ出力が遅くなる。そのため、動作が遅くなる低速条件でスピードを落とさず、動作が速くなる高速条件でタイミングが詰まり過ぎないような制御をすることで、高速かつ安定な動作を行う。
【００３９】
図４は参考例による図１のタイミングコントローラ１０７の構成を示すブロック図、図５はその動作を説明するためのタイミングチャートである。この参考例は、図２（Ａ）及び図３（Ａ）に対応する。回路４０１〜４０５はロジック回路であり、回路４１１〜４１５はディレイ回路である。
【００４０】
ＲＲＥＦＧＥＮ回路４０１は、リフレッシュコマンドｒｅｆｐｚ、パワーオンリセットｓｔｔｚ及び信号ｉｃｓｚを入力し、リフレッシュ信号ｒｅｆｚを出力する。パワーオンリセットｓｔｔｚは、電源投入時にハイレベルになる信号であり、これがハイレベルのときにはリフレッシュ信号ｒｅｆｚはハイレベルにならない。信号ｉｃｓｚは、後に説明する信号ｒａｓｚをＲＩＣＳＤＬＹ回路４１１が遅延させた信号である。リード又はライト中は信号ｉｃｓｚがハイレベルになり、リフレッシュ信号ｒｅｆｚはハイレベルにならない。
【００４１】
ＲＣＭＤＳＥＬ回路４０２は、リフレッシュ信号ｒｅｆｚ、リードコマンドｒｄｐｚ、ライトコマンドｗｒｐｚ及びパワーオンリセットｓｔｔｚを入力し、リード信号ｒｄｐｘ及びライト信号ｗｒｐｘを出力する。リードコマンドｒｄｐｚが入力されるとリード信号ｒｄｐｘが活性化し、ライトコマンドｗｒｐｚが入力されるとライト信号ｗｒｐｘが活性化する。ただし、リフレッシュ信号ｒｅｆｚがハイレベルのとき又はパワーオンリセットｓｔｔｚがハイレベルのときには、リード信号ｒｄｐｘ及びライト信号ｗｒｐｘは活性化しないで、リードコマンドｒｄｐｚ又はライトコマンドｗｒｐｚがフリップフロップにより内部で保持される。
【００４２】
ＲＲＡＳＧＥＮ回路４０３は、リフレッシュコマンドｒｅｆｐｚ、リード信号ｒｄｐｘ、ライト信号ｗｒｐｘ、パワーオンリセットｓｔｔｚ及び信号ｐｒｅｘを入力し、コア動作信号ｒａｓｚを出力する。コア動作信号ｒａｓｚは、リフレッシュコマンドｒｅｆｐｚ、リード信号ｒｄｐｘ又はライト信号ｗｒｐｘが活性化していると、ハイレベルになる。
【００４３】
ＲＩＣＳＤＬＹ回路４１１は、コア動作信号ｒａｓｚを遅延させて信号ｉｃｓｚを出力する。ＲＰＭＷＬＯＮＤＬＹ回路４１２は、コア動作信号ｒａｓｚを遅延させて信号ｐｍｗｌｏｎｘを出力する。ＲＷＬＣＴＬ回路４０４は、信号ｐｍｗｌｏｎｘ及び信号ｒａｓｚを入力し、ワードライン選択信号ｍｗｌｏｎｚを出力する。
【００４４】
ＲＰＳＡＯＮＤＬＹ回路４１３は、ワードライン選択信号ｍｗｌｏｎｚを遅延してセンスアンプ活性化信号ｐｍｓａｏｎｘを出力する。ＲＰＳＡＯＦＦＤＬＹ回路４１４は、ワードライン選択信号ｍｗｌｏｎｚを遅延してセンスアンプ非活性化信号ｐｍｓａｏｆｆｚを出力する。ＲＳＡＣＴＬ回路４０５は、信号ｐｍｓａｏｎｘ及び信号ｐｍｓａｏｆｆｚを入力し、センスアンプ活性化信号ｍｓａｅｚを出力する。
【００４５】
ＲＲＳＴＲＤＬＹ回路４１５は、センスアンプ活性化信号ｍｓａｅｚを遅延して信号ｐｒｅｘを出力する。センスアンプ活性化信号ｍｓａｅｚがハイレベルになり、コア動作後に所定時間経過すると信号ｐｒｅｘがローレベルになり、コア動作信号ｒａｓｚがローレベルになる。
【００４６】
図５において、リフレッシュコマンドｒｅｆｐｚが入力され、引き続きリードコマンドｒｄｐｚが入力された場合に、リフレッシュ動作が終わるまでリード動作が待機させられる例を示す。実線の矢印はロジック回路４０１〜４０５の処理を示し、破線の矢印はディレイ回路４１１〜４１５の処理を示す。
【００４７】
リフレッシュコマンドｒｅｆｐｚが立ち上がると、ロジック回路４０１によりリフレッシュ信号ｒｅｆｚが立ち上がり、ロジック回路４０３により信号ｒａｓｚが立ち上がり、リフレッシュ動作が開始する。リフレッシュ信号ｒｅｆｚがハイレベルの間は、リードコマンドｒｄｐｚが入力されても、リード動作は待機させられる。
【００４８】
信号ｒａｓｚの立ち上がりは、ディレイ回路４１２により遅延させられ、信号ｍｗｌｏｎｚが立ち上がる。信号ｍｗｏｎｚの立ち上がりは、ディレイ回路４１３により遅延させられ、信号ｍａｓｅｚが立ち上がる。ディレイ回路４１５により、信号ｍｓａｅｚは、立ち上がりが遅延させられて論理反転させられ、信号ｐｒｅｘとなる。
【００４９】
信号ｐｒｅｘが立ち下がると、ロジック回路４０３により、信号ｒａｓｚが立ち下がる。信号ｒａｓｚの立ち下がりは、ディレイ回路４１１により遅延させられ、信号ｉｃｓｚが立ち下がる。信号ｉｃｓｚが立ち下がると、ロジック回路４０１の処理Ｓ１により、リフレッシュ信号ｒｅｆｚが立ち下がる。リフレッシュ信号ｒｅｆｚが立ち下がると、ロジック回路４０２の処理Ｓ２により、発生済みのリードコマンドｒｄｐｚを保持しているので、リード信号ｒｄｐｘを立ち下げる。リード信号ｒｄｐｘが立ち下がると、ロジック回路４０３の処理Ｓ３により、信号ｒａｓｚが立ち上がり、リード動作が開始される。信号ｒａｓｚの立ち上がりは、ディレイ回路４１２により遅延させられ、信号ｍｗｌｏｎｚが立ち上がる。
【００５０】
以上のように、この参考例は、図２（Ａ）及び図３（Ａ）に対応し、ディレイ回路の遅延処理後のロジック回路の処理Ｓ１、Ｓ２及びＳ３終了後、次の処理が開始する。条件に応じて、論理演算処理Ｓ１、Ｓ２及びＳ３のばらつきが大きい。
【００５１】
リフレッシュ動作後にリード動作を行う場合、リフレッシュ終了時には信号ｐｒｅｘがローレベルとなり、ビットラインのプリチャージ動作を開始する。信号ｐｒｅｘがローレベルになると、ＲＲＡＳＧＥＮ回路４０３ではフリップフロップをリセットして、信号ｒａｓｚがローレベルとなり、ＲＷＬＣＴＬ回路４０４で信号ｍｗｌｏｎｚをローレベルにして、ワードラインを非活性化する。同時に、信号ｒａｓｚがローベルとなり、ＲＩＣＳＤＬＹ回路４１１ではタイミング調整をしてＲＲＥＦＧＥＮ回路４０１でリフレッシュ信号ｒｅｆｚを解除する。
【００５２】
ＲＣＭＤＳＥＬ回路４０２ではフリップフロップにリード状態がラッチされているとすると、信号ｒｅｆｚがローレベルでリフレッシュが終了したことを受けて、信号ｒｄｐｘがローベルのパルスが出力される。この信号ｒｄｐｘのローレベルパルスによりＲＲＡＳＧＥＮ回路４０３のフリップフロップがセットされ、信号ｒａｓｚがハイレベルになり、ＲＷＬＣＴＬ回路４０４で信号ｍｗｌｏｎｚがハイレベルとなることでワードラインが再び活性化される。
【００５３】
このように、参考例では、ワードラインの非活性化から活性化までの間に、ＲＩＣＳＤＬＹ回路４１１及びＲＰＭＷＬＯＮＤＬＹ回路４１２のディレイ回路と、ＲＲＥＦＧＥＮ回路４０１、ＲＣＭＤＳＥＬ回路４０２及びＲＲＡＳＧＥＮ４０３のロジック回路とを通っており、後者の３つのロジック回路での処理時間のばらつきによってワードラインの再活性化までの時間が大きく変動する。
【００５４】
図６は本実施形態による図１のタイミングコントローラ１０７の構成例を示すブロック図、図７及び図８はその動作を説明するためのタイミングチャートである。図７は高速条件のときのタイミングチャート、図８は低速条件のときのタイミングチャートである。本実施形態は、図２（Ｂ）及び図３（Ｂ）、（Ｃ）に対応する。図６の回路が、図４の回路に対して、異なる点のみを説明する。ディレイ回路６１１が追加されている。ロジック回路６０４は、図４のロジック回路４０４の代わりに設けられる。その他の点は、図６は図４と同じである。ＲＷＬＯＦＦＤＬＹ回路６１１は、信号ｍｗｌｏｎｚの立ち下がりを遅延させて論理反転し、信号ｐｍｗｌｏｆｆｚを出力する。ＲＷＬＣＴＬ回路６０４は、信号ｐｍｗｌｏｎｘ，ｒａｓｚ，ｐｍｗｌｏｆｆｚ，ｍｗｌｏｎｚを入力し、信号ｍｗｌｏｎｚを出力する。
【００５５】
図７は、図６の回路の高速条件でのタイミングチャートである。図５のタイミングチャートと異なる点を説明する。論理演算処理Ｓ１〜Ｓ３により信号ｒａｓｚの立ち上がりが生じても、信号ｍｗｌｏｆｆｚはハイレベルであるため、ロジック回路６０４は、信号ｍｗｌｏｎｚをローレベルのまま維持する。この論理演算処理Ｓ１〜Ｓ３は、図２（Ｂ）の高速条件の論理演算処理Ｌｏｇｉｃ（時刻ｔ１〜ｔ２）に相当する。
【００５６】
一方、ディレイ回路６１１は、信号ｍｗｌｏｎｚの立ち下がりを遅延させて論理反転し、信号ｍｗｌｏｆｆｚを出力する。すなわち、信号ｍｗｌｏｎｚが立ち下がると、ディレイ回路６１１の処理Ｓ４により遅延させられ、信号ｍｗｌｏｆｆｚが立ち下がる。この遅延処理Ｓ４が図２（Ｂ）の高速条件の遅延処理Ｄｅｌａｙ（時刻ｔ１〜ｔ４）に相当する。その後、次の処理として、ロジック回路６０４により、信号ｍｗｌｏｎｚが立ち上がる。
【００５７】
以上のように、図２（Ｂ）の高速条件に対応し、処理時間は遅延時間Ｓ４により決定され、規定値よりも早くなり過ぎることを防止できる。
【００５８】
図８は、図６の回路の低速条件でのタイミングチャートである。図７のタイミングチャートと異なる点を説明する。遅延処理Ｓ４により、信号ｍｗｌｏｆｆｚが立ち下がっても、信号ｒａｓｚがローレベルであるので、ロジック回路６０４は、信号ｍｗｌｏｎｚをローレベルに維持する。この遅延処理Ｓ４は、図２（Ｂ）の低速条件の遅延処理Ｄｅｌａｙ（時刻ｔ１〜ｔ５）に相当する。
【００５９】
一方、論理演算処理Ｓ１〜Ｓ３により、信号ｒａｓｚの立ち上がりが生じると、信号ｍｗｌｏｆｆｚがローレベルであるため、ロジック回路６０４は、信号ｍｗｌｏｎｚを立ち上げる。この論理演算処理Ｓ１〜Ｓ３は、図２（Ｂ）の低速条件の論理演算処理Ｌｏｇｉｃ（時刻ｔ１〜ｔ６）に相当する。
【００６０】
以上のように、図２（Ｂ）の低速条件に対応し、処理時間は論理演算時間Ｓ１〜Ｓ３により決定され、規定値よりも遅くなり過ぎることを防止できる。
【００６１】
本実施形態では、ＲＷＬＯＦＦＤＬＹ回路６１１のディレイ回路を新規に設け、ＲＲＥＦＧＥＮ回路４０１、ＲＣＭＤＳＥＬ回路４０２及びＲＲＡＳＧＥＮ回路４０３での処理が早く終わりすぎてしまうような条件でも、ＲＷＬＯＦＦＤＬＹ回路６１１の出力信号ｐｍｗｌｏｆｆｚがローレベルとなるまで、次のワードライン活性化処理を待たせている。また、ＲＷＬＯＦＦＤＬＹ回路６１１の遅延処理は動作が遅くなるような条件では、ＲＲＥＦＧＥＮ回路４０１、ＲＣＭＤＳＥＬ回路４０２及びＲＲＡＳＧＥＮ回路４０３での論理演算処理が終了する前に、信号ｐｍｗｌｏｆｆｚのローレベルを出力するように設計することで無駄に動作が遅くなってしまうことを防止している。
【００６２】
図７において、信号ｉｃｓｚの立ち下がりから信号ｒｅｆｚの立ち下がりまでの処理Ｓ１、信号ｒｅｆｚの立ち下がりから信号ｒｄｐｘの立ち下がりまでの処理Ｓ２、信号ｒｄｐｘの立ち下がりから信号ｒａｓｚの立ち上がりまでの処理Ｓ３の３回路での論理演算処理は、信号ｍｗｌｏｎｚの立ち下がりから信号ｍｗｌｏｆｆｚの立ち下がりまでのタイミング計測処理Ｓ４の裏側で処理されるため、信号ｒａｓｚがハイレベルとなるのが速くなっても信号ｍｗｌｏｎｚがローレベルの期間が短くなることを防止することができる。これにより、最遅処理時間を悪化させることなく安定なワードライン制御を実現している。
【００６３】
また、ワードライン活性化期間では、ＲＷＬＣＴＬ回路６０４、ＲＳＡＣＴＬ回路４０５、ＲＲＡＳＧＥＮ回路４０３、ＲＷＬＣＴＬ回路６０４という順にＲＷＬＣＴＬ回路６０４の処理の間に２回路での論理演算処理が行われるが、これらと並行してＲＷＬＣＴＬ回路６０４の処理及びＲＷＬＣＴＬ回路６０４の処理間にタイミング制御用のディレイ回路６１１を設けることでワードラインの活性化期間のばらつきを抑制することも可能である。
【００６４】
ロジック回路４０３等は、論理演算処理して第１の信号ｒａｓｚを出力する。ディレイ回路６１１は、ロジック回路４０３等の論理演算処理に並列し、入力信号ｍｗｌｏｎｚを遅延して第２の信号ｐｍｗｌｏｆｆｚを出力する。処理回路６０４は、上記第１の信号ｒａｓｚ及び上記第２の信号ｐｍｗｌｏｆｆｚを入力し、上記第１の信号ｒａｓｚ及び上記第２の信号ｐｍｗｌｏｆｆｚの両方が出力されると信号ｍｗｌｏｎｚの立ち上げ処理を開始する。図７の高速条件では上記第１の信号ｒａｓｚが上記第２の信号ｐｍｗｌｏｆｆｚよりも早く出力され、図８の低速条件では上記第２の信号ｐｍｗｌｏｆｆｚが上記第１の信号ｒａｓｚよりも早く出力される。
【００６５】
ディレイ回路は、ロジック回路に比べて条件に応じた処理時間のばらつきが小さい。そのため、高速条件では、第１の信号が第２の信号よりも早く出力されるので、処理回路はディレイ回路による第２の信号の出力タイミングで処理を開始し、その処理開始タイミングが規定値よりも早くなりすぎることを防止できる。また、低速条件では、第２の信号が第１の信号よりも早く出力されるので、処理回路はロジック回路による第１の信号の出力タイミングで処理を開始し、その処理開始タイミングを可能な限り速くすることができる。
【００６６】
（第２の実施形態）
図１１は参考例による図１のデータＩ／Ｏ回路１１０の一部構成を示すブロック図であり、図９はその動作を説明するためのタイミングチャートである。ここでは、同期式半導体記憶装置のデータ出力を示し、図２（Ａ）及び図３（Ａ）に対応するものである。外部クロックＣＬＫは、入力バッファ回路１１０１を介してクロック制御回路（ロジック回路）１１０２に供給される。入力バッファ回路１１０１は、クロックＣＬＫを検出する。クロック制御回路１１０２は、クロックＣＬＫを入力し、レイテンシのカウント動作やサスペンド動作（一時的にクロックの伝達を停止させる）等の論理演算処理を行い、内部クロックＩＣＬＫを出力する。出力バッファ１１０３は、内部クロックＩＣＬＫに同期して、メモリセルからリードされた内部データバスのデータ１１１１をデータＤＱとして出力する。ここで、クロック制御回路１１０２は、ロジック回路であり、論理演算処理用に設計されているために処理時間のばらつきが大きい。
【００６７】
図９において、外部クロックＣＬＫとして、高速条件でのクロック９０１及び低速条件でのクロック９０２に分けられる。これらは、例えば電源電圧の影響で振幅が異なる。内部クロックＩＣＬＫとして、高速条件でのクロック９１１及び低速条件でのクロック９１２に分けられる。内部クロックＩＣＬＫは、クロック制御回路（ロジック回路）１１０２の論理演算処理により、条件に応じた処理時間のばらつきが大きい。そのため、低速条件でのクロック９１２は、高速条件でのクロック９１１に比べて遅延時間が長い。データＤＱとして、高速条件でのデータ９２１及び低速条件でのデータ９２２に分けられる。高速条件でのデータ９２１は、クロック９１１に同期し、早く出力される。低速条件でのデータ９２２は、クロック９１２に同期し、遅く出力される。
【００６８】
データウィンドウ９３１は、外部のシステムからデータＤＱを取り出すことができる時間枠の規定値であり、このウィンドウ内でデータを取り出せばデータの信頼性があることを保証しなければならない。低速条件でのデータ９２２では、データウィンドウ９３１内で信頼性あるデータが維持されている。これに対し、高速条件でのデータ９２１では、データウィンドウ９３１内でデータが変化してしまっており、信頼性あるデータを出力することができない。すなわち、高速条件では、クロック９１１の遅延時間が短すぎ、データ９２１が早く出力され過ぎている。
【００６９】
半導体記憶装置でのリード動作では、システム側のデータウィンドウ９３１に収まるようにデータＤＱを出力制御する必要があり、遅すぎないように注意するだけでなく、次動作のデータ出力が速くなりすぎて前のリードデータを破壊するといったことがないようにしなければならない。このため、出力タイミングの制御は、ばらつきを抑制する必要があるが、システムの高速化によって、半導体記憶装置の動作が遅くなるような低速条件での読み出し動作が無駄に遅くなることがないようにする必要がある。これは、半導体記憶装置の動作が高速条件でリード動作が速くなり過ぎないようにディレイ回路でタイミングコントロールすることで実現出来る。
【００７０】
たとえば、システムでのデータの利用の１クロック前にデータ出力を開始するような半導体記憶装置を考える。動作が低速になるような低速条件でのこの半導体記憶装置のデータ出力はシステムのデータ受付開始にぎりぎりで間に合っているとする。このとき、動作が高速になるような高速条件で半導体記憶装置のデータ出力が速くなりすぎてしまい、システムがデータを受け付けている期間中に半導体記憶装置が次回のデータを出力してしまったとする。クロック周波数が高くなるとこのような問題が顕著となるが、次回のデータが出力されてしまうことでシステム側が誤動作を起こすのを防ぐために単純に出力を遅らせると、こんどは低速動作となるような低速条件で半導体記憶装置のデータ出力が間に合わなくなってしまう。
【００７１】
図１２は本発明の第２の実施形態による図１のデータＩ／Ｏ回路１１０の一部構成例を示すブロック図であり、図１０はその動作を説明するためのタイミングチャートである。ここでは、同期式半導体記憶装置のデータ出力を示し、図２（Ｂ）及び図３（Ｂ）、（Ｃ）に対応するものである。外部クロックＣＬＫは、入力バッファ回路１２０１を介してクロック制御回路（ロジック回路）１２０２及びタイミング制御回路（ディレイ回路）１２０４に供給される。入力バッファ回路１２０１は、クロックＣＬＫを検出する。クロック制御回路１２０２は、クロックＣＬＫを入力し、レイテンシのカウント動作やサスペンド動作（一時的にクロックの伝達を停止させる）等の論理演算処理を行い、内部クロックＩＣＬＫを出力する。タイミング制御回路１２０４は、クロックＣＬＫを遅延させて内部クロックＩＣＬＫを出力する。出力バッファ１２０３は、クロック制御回路１２０２及びタイミング制御回路１２０４の内部クロックＩＣＬＫの両者が出力された時点で同期をとり、メモリセルからリードされた内部データバスのデータ１２１１をデータＤＱとして出力する。
【００７２】
本実施形態では、クロック制御回路１２０２の論理演算処理と並行してタイミング制御を行うタイミング制御回路１２０４を設ける。タイミング制御回路１２０４は、時間計測のばらつきを抑えるように設計されているので、クロック制御回路１２０２の最遅処理時間よりも若干短いように設計することで、データＤＱの出力までの最遅処理時間を遅くすることなく、最速処理時間が早くなり過ぎることを抑制することができる。
【００７３】
図１０のタイミングチャートにおいて、図９のタイミングチャートと異なる点を説明する。内部クロックＩＣＬＫは、高速条件でのクロック１０１１及び低速条件でのクロック９１２に分けられる。高速条件でのクロック１０１１は、タイミング制御回路１２０４により遅延させられ、図９よりも遅延時間が長くなっている。そのため、高速条件でのデータ１０２１も、図９よりも遅れている。その結果、システムのデータウィンドウ９３１内において、高速条件でのデータ１０２１及び低速条件でのデータ９２２は信頼性のあるデータが維持されている。
【００７４】
以上のように、高速条件では内部クロックＩＣＬＫの遅延時間がタイミング制御回路（ディレイ回路）１２０４により決定され、低速条件では内部クロックＩＣＬＫの遅延時間がクロック制御回路（ロジック回路）１２０２により決定される。これにより、低速条件での動作を遅らせることなく、高速条件での動作を遅らせるようなタイミング調整が可能であるため、次回のデータが半導体記憶装置から出力されてしまうことでシステムが誤動作をするのを防ぐことが可能である。
【００７５】
ロジック回路（クロック制御回路）１２０２は、論理演算処理して第１のクロック信号ＩＣＬＫを出力する。ディレイ回路（タイミング制御回路）１２０４は、ロジック回路１２０２の論理演算処理に並列し、入力クロック信号ＣＬＫを遅延して第２のクロック信号ＩＣＬＫを出力する。処理回路（出力バッファ回路）１２０３は、上記第１のクロック信号ＩＣＬＫ及び上記第２のクロック信号ＩＣＬＫを入力し、上記第１のクロック信号ＩＣＬＫ及び上記第２のクロック信号ＩＣＬＫの両方が出力されるとデータ出力の処理を開始する。高速条件では上記第１のクロック信号ＩＣＬＫが上記第２のクロック信号ＩＣＬＫよりも早く出力され、低速条件では上記第２のクロック信号ＩＣＬＫが上記第１のクロック信号ＩＣＬＫよりも早く出力される。
【００７６】
論理演算を行う経路とタイミング制御を行う経路とを分離し、処理時間のばらつきを抑えることができる。処理速度が遅くなる低速条件では論理演算処理に必要な時間で処理を完了し、処理速度が速くなる高速条件ではディレイ回路で処理時間を伸ばす。これにより、最遅処理時間を伸ばすことなしに最速処理時間で信号間のタイミングが詰まり過ぎて誤動作することを防止することができる。
【００７７】
半導体記憶装置のワードライン制御でサイクルタイムやアクセスを遅らせることなしにワードライン切り替え時間が詰まり過ぎることを防止することができる。また、半導体記憶装置のデータ出力でアクセスを遅らせることなしにデータのホールド特性を改善することができる。
【００７８】
論理演算を行う経路は処理時間のばらつきよりも処理の高速化を優先した素子によって構成される。ディレイ回路は、処理の高速化よりも時刻計測の制度を優先した素子によって構成される。
【００７９】
上記実施形態では、論理処理とタイミング制御の並行処理を行う。論理演算処理と遅延処理を直列に接続すると、遅延処理による時間計測が終了した時点で論理演算時間のばらつきの影響が含まれないのでタイミング制御の精度が向上する。
【００８０】
ディレイ回路は、ばらつきを抑制することを目的として作成されているので安定した時間計測が可能であるが、「必ずディレイ回路でタイミングを決定する」という手順を踏むとタイミングクリティカルな経路に無駄な遅延が生じて高速動作という点からはデメリットとなる。例えば、半導体記憶装置ではリード動作時のデータリード時間で損をする。そのため、論理演算処理に時間が掛かるような条件では論理演算に要する時間が機能としての処理時間を決め、論理演算処理が短時間で完了してしまうような条件では他の信号との間のタイミングをディレイ回路で調整するというようにディレイ回路の時間計測を行う。これにより、時間を無駄にせず、ばらつきを抑えた信号の処理が実現できる。また、動作を遅らせることなく、安定した動作を行うことができる。
【００８１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００８２】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００８３】
（付記１）
論理演算処理して第１の信号を出力するロジック回路と、
前記ロジック回路の論理演算処理に並列し、入力信号を遅延して第２の信号を出力するディレイ回路と、
前記第１の信号及び前記第２の信号を入力し、前記第１の信号及び前記第２の信号の両方が出力されると処理を開始する処理回路と
を有する半導体装置。
（付記２）
高速条件では前記第１の信号が前記第２の信号よりも早く出力される付記１記載の半導体装置。
（付記３）
低速条件では前記第２の信号が前記第１の信号よりも早く出力される付記１記載の半導体装置。
（付記４）
高速条件では前記第１の信号が前記第２の信号よりも早く出力され、低速条件では前記第２の信号が前記第１の信号よりも早く出力される付記１記載の半導体装置。
（付記５）
前記ディレイ回路は、前記ロジック回路に比べて条件に応じた処理時間のばらつきが小さい付記１記載の半導体装置。
（付記６）
さらに、データを記憶するためのメモリセルを有する付記１記載の半導体装置。
（付記７）
さらに、前記ロジック回路は、リードコマンド又はライトコマンドに応じて前記メモリセルにデータアクセスするための第１の信号を出力する付記６記載の半導体装置。
（付記８）
前記処理回路は、前記第１の信号及び前記第２の信号の両方が出力されると、前記メモリセルに対してリード又はライトの開始を指示する付記７記載の半導体装置。
（付記９）
さらに、前記メモリセルに対してリフレッシュを行うためのリフレッシュ回路を有する付記６記載の半導体装置。
（付記１０）
さらに、前記ロジック回路は、リフレッシュコマンドに応じて前記メモリセルをリフレッシュするための第１の信号を出力する付記９記載の半導体装置。
（付記１１）
前記処理回路は、前記第１の信号及び前記第２の信号の両方が出力されると、前記メモリセルに対してリフレッシュの開始を指示する付記１０記載の半導体装置。
（付記１２）
前記ロジック回路及び前記ディレイ回路は、それぞれクロック信号に対して論理演算及び遅延し、
前記処理回路は、前記第１の信号及び前記第２の信号の両方が出力されると、前記メモリセルのデータを出力する付記６記載の半導体装置。
（付記１３）
前記ディレイ回路は抵抗又は容量を有し、前記ロジック回路は抵抗及び容量のいずれも有しない付記１記載の半導体装置。
（付記１４）
前記ディレイ回路及び前記ロジック回路は、トランジスタを有する付記１３記載の半導体装置。
（付記１５）
前記ディレイ回路は抵抗及び容量を有し、前記ロジック回路は抵抗及び容量のいずれも有しない付記１記載の半導体装置。
（付記１６）
前記ディレイ回路はゲート長が０．２μｍ以上のトランジスタを有し、前記ロジック回路はゲート長が０．２μｍ未満のトランジスタを有する付記１記載の半導体装置。
（付記１７）
前記ディレイ回路はゲート長が０．５μｍ以上のトランジスタを有し、前記ロジック回路はゲート長が０．２μｍ未満のトランジスタを有する付記１６記載の半導体装置。
（付記１８）
さらに、前記メモリセルに対してリフレッシュを行うためのリフレッシュ回路を有する付記８記載の半導体装置。
（付記１９）
さらに、前記ロジック回路は、リフレッシュコマンドに応じて前記メモリセルをリフレッシュするための第１の信号を出力する付記１８記載の半導体装置。
（付記２０）
前記処理回路は、前記第１の信号及び前記第２の信号の両方が出力されると、前記メモリセルに対してリフレッシュの開始を指示する付記１９記載の半導体装置。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態による半導体記憶装置の構成例を示すブロック図である。
【図２】図２（Ａ）及び（Ｂ）はロジック回路及びディレイ回路を用いた半導体装置の処理時間のばらつきを示す図である。
【図３】図３（Ａ）〜（Ｃ）はワードラインの非活性化期間の制御方法を示す図である。
【図４】参考例によるタイミングコントローラの構成を示すブロック図である。
【図５】図４の回路の動作を説明するためのタイミングチャートである。
【図６】第１の実施形態によるタイミングコントローラの構成例を示すブロック図である。
【図７】図６の回路の高速条件での動作を説明するためのタイミングチャートである。
【図８】図６の回路の低速条件での動作を説明するためのタイミングチャートである。
【図９】図１１の回路の動作を説明するためのタイミングチャートである。
【図１０】図１２の回路の動作を説明するためのタイミングチャートである。
【図１１】参考例によるデータＩ／Ｏ回路の一部構成を示すブロック図である。
【図１２】本発明の第２の実施形態によるデータＩ／Ｏ回路の一部構成例を示すブロック図である。
【符号の説明】
【００８５】
１０１  アドレス入力回路
１０２  アドレスデコーダ
１０３  セルフリフレッシュタイマ
１０４  アービタ
１０５  コマンド入力回路
１０６  コマンドコントローラ
１０７  タイミングコントローラ
１０８  バイトマスク入力回路
１０９  バイトマスクコントローラ
１１０  データＩ／Ｏ回路
１１１  ライトデータコントローラ
１１２  リードデータコントローラ
１２０  メモリコア
１２１  ワードラインセレクタ
１２２  センスアンプセレクタ
１２３  メモリセル
１２４  センスアンプ
１２５  カラムラインセレクタ
４０１〜４０５  ロジック回路
４１１〜４１５  ディレイ回路
６０４  ロジック回路
６１１  ディレイ回路
１１０１，１２０１  入力バッファ回路
１１０２，１２０２  クロック制御回路（ロジック回路）
１１０３，１２０３  出力バッファ回路
１２０４  タイミング制御回路（ディレイ回路）
【図１】
2005141845.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005141845.tif 000011
【図１０】
2005141845.tif 000012
【図１１】
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【図１２】
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