(57)【要約】【課題】オーバーシュートを抑制し、低コスト・低サイズの安定化電源回路を提供する。【解決手段】安定化電源回路１は、出力電圧Ｖｏｕｔから検出された検出電圧Ｖｄｅｔと基準電圧Ｖｒｅｆとの間の差電圧を生成する差動対トランジスタＱ８、Ｑ９、この差動対トランジスタＱ８、Ｑ９にそれぞれ接続され、かつ接続点Ｎ２を介して互いにカレントミラー接続されたトランジスタＱ６、Ｑ７を含むカレントミラー回路２２、および差電圧とカレントミラー回路２２の能動負荷とに基づく差動増幅信号を出力するトランジスタＱ５をそれぞれ有する差動増幅回路２０と、出力端子ＯＵＴおよび差動増幅回路２０における接続点Ｎ３間に接続され、接続点Ｎ３の交流的インピーダンスを低下させるインピーダンス低下回路３０と、を備えている。【選択図】図１
2005196233.tif 000002
【特許請求の範囲】
【請求項１】
供給された電源電圧を能動負荷素子により制御して安定化した出力電圧として出力端子から出力する電圧出力回路と、
前記出力電圧から検出された検出電圧と基準電圧との間の差電圧を生成する第１および第２の差動対トランジスタ、この第１および第２の差動対トランジスタにそれぞれ接続され、かつ接続点を介して互いにカレントミラー接続された第３および第４のトランジスタを含むカレントミラー回路、および生成された差電圧および前記カレントミラー回路の能動負荷に基づく差動増幅信号を出力する出力トランジスタをそれぞれ有する差動増幅回路と、
出力された差動増幅信号に応じて前記能動負荷素子に対して制動信号を出力する駆動回路と、
前記出力端子および前記差動増幅回路における前記接続点間に接続され、該接続点の交流的インピーダンスを低下させるインピーダンス低下回路と、
を備えたことを特徴とする安定化電源回路。
【請求項２】
前記インピーダンス低下回路はコンデンサであることを特徴とする請求項１記載の安定化電源回路。
【請求項３】
前記第１および第２の差動対トランジスタは、それぞれのエミッタが共通に接続されたＰＮＰ形トランジスタであり、該第１の差動対トランジスタのベースに前記基準電圧が供給され、該第２の差動対トランジスタのベースに前記検出電圧が供給されており、
前記カレントミラー回路の第３のトランジスタは、前記第１の差動対トランジスタのコレクタに対して接続されたコレクタ、グランド端子に接続されたエミッタおよび前記接続点に接続されたベースをそれぞれ有し、該ベースおよびコレクタが共通に接続されたＮＰＮ形トランジスタであり、
前記カレントミラー回路の第４のトランジスタは、前記第２の差動対トランジスタのコレクタに対して接続されたコレクタ、グランド端子に接続されたエミッタおよび前記接続点に接続されたベースをそれぞれ有し、該ベースおよびコレクタが共通に接続されたＮＰＮ形トランジスタであり、
前記出力トランジスタは、前記接続点に接続されたベース、グランド端子に接続されたコレクタおよび前記駆動回路に接続されたエミッタを有するＰＮＰ形トランジスタであることを特徴とする請求項１または２記載の安定化電源回路。
【請求項４】
前記第１および第２の差動対トランジスタは、それぞれのソースが共通に接続されたＰチャンネル電界効果トランジスタであり、該第１の差動対トランジスタのゲートに前記基準電圧が供給され、該第２の差動対トランジスタのゲートに前記検出電圧が供給されており、
前記カレントミラー回路の第３のトランジスタは、前記第１の差動対トランジスタのドレインに対して接続されたドレイン、グランド端子に接続されたソースおよび前記接続点に接続されたゲートをそれぞれ有し、該ゲートおよびドレインが共通に接続されたＮチャンネル電界効果トランジスタであり、
前記カレントミラー回路の第４のトランジスタは、前記第２の差動対トランジスタのドレインに対して接続されたドレイン、グランド端子に接続されたソースおよび前記接続点に接続されたゲートをそれぞれ有し、該ゲートおよびドレインが共通に接続されたＮチャンネル電界効果トランジスタであり、
前記出力トランジスタは、前記接続点に接続されたゲート、グランド端子に接続されたドレインおよび前記駆動回路に接続されたソースを有するＰチャンネル電界効果トランジスタであることを特徴とする請求項１または２記載の安定化電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＰＣ（パーソナルコンピュータ、以下、ＰＣとする）ボード等の電子回路部品に用いられる直流電源を安定化させる安定化電源回路に関する。
【背景技術】
【０００２】
近年のＰＣボード等の電子回路部品における直流電源安定化電源回路を設計する際には、回路自体の省スペース化および低コスト化の観点に加えて、安定化電源回路から発生する電源ノイズによる部品全体の誤動作や破壊を回避するために、電源ノイズをできる限り抑制するための工夫がなされている。
【０００３】
特に、電源ノイズとして、電源投入時（立ち上げ時）のオーバーシュートの抑制が求められており、このオーバーシュートを抑制できる安定化電源回路が開発されている。
【０００４】
図３に特許文献１に開示された従来のＩＣ化された安定化電源回路の構成を示す。
【０００５】
図３に示す安定化電源回路において、電源ラインＶＤＤ（電源電圧ＶＤＤ）を介して入力された電圧から取り出されたドライブ電圧によりＯＮ動作した電流ブースタ回路１０１におけるＰチャネルＦＥＴＱ１１は、出力端子１０５に対して出力電圧ＶＯＵＴを出力しており、この出力電圧ＶＯＵＴは、電流ブースタ回路１０１における抵抗Ｒ１１およびＲ１３から成る直列回路（分圧回路）により分圧された接続点Ｎの電圧として検出され、この検出電圧Ｖｄｅｔは、差動増幅回路１０７における差動動作をする一対（差動対）のＰチャネルＦＥＴＱ１３およびＱ１５の内のＦＥＴＱ１５のゲートに帰還される。
【０００６】
差動増幅回路１０７の差動対を構成するＦＥＴＱ１３およびＱ１５の負荷は、カレントミラー接続されたカレントミラー回路を構成するＮチャネルＦＥＴＱ１７およびＱ１９となっている。
【０００７】
一方、差動増幅回路１０７における他方のＰチャネルＦＥＴＱ１３のゲートには、定電圧源１０９により基準電圧Ｖｒが印加されている。
【０００８】
今、基準電圧Ｖｒ＞検出電圧Ｖｄｅｔの場合には、ＦＥＴＱ１１ドライブ用のＮチャネルＦＥＴＱ２１のゲート電圧が増大する。
【０００９】
このとき、ＦＥＴＱ２１のソース側が接地され、ドレイン側がＦＥＴＱ１１のゲートに接続され、かつ抵抗Ｒ１５を介して電源ラインＶＤＤに接続されているため、ＦＥＴＱ２１が完全にＯＮとなった際にＦＥＴＱ１１のゲートは略グランド電位となる。
【００１０】
この結果、ＦＥＴＱ１１がＯＮとなって出力端子１０５における出力電圧が増大し、分圧回路により分圧された検出電圧Ｖｄｅｔも上昇する。
【００１１】
一方、検出電圧Ｖｄｅｔの上昇により基準電圧Ｖｒ＜検出電圧Ｖｄｅｔとなった場合には、ＦＥＴＱ１１ドライブ用のＮチャネルＦＥＴＱ２１のゲート電圧が減少してＯＦＦとなる。
【００１２】
このとき、ＦＥＴＱ２１およびＦＥＴＱ１１が上述した接続関係であるため、ＦＥＴＱ２１が完全にＯＦＦとなった際にＦＥＴＱ１１のゲートは略電源電圧ＶＤＤとなり、この結果、ＦＥＴＱ１１がＯＦＦとなって出力端子１０５における出力電圧Ｖｏｕｔが減少し、分圧回路により分圧された検出電圧Ｖｄｅｔも減少する。
【００１３】
このようにして、接続点Ｎに発生する電圧Ｖｄｅｔが基準電圧Ｖｒに一致するように出力電圧が安定化される。
【００１４】
ここで、上述した構成の安定化電源回路における電源電圧の投入時（立ち上げ時）においては、基準電圧Ｖｒが一定となっているのに対し、出力電圧Ｖｏｕｔが０Ｖ、したがって検出電圧Ｖｄｅｔも０Ｖになっているため、ＦＥＴＱ２１およびＦＥＴＱ１１がそれぞれＯＮとなり、出力電圧Ｖｏｕｔが急激に上昇する。
【００１５】
このとき、差動増幅回路１０７が上記出力電圧Ｖｏｕｔの急激な変化に追従することができず、出力電圧Ｖｏｕｔが基準電圧Ｖｒに到達しても、速やかにＦＥＴＱ２１をＯＦＦすることができないため、出力電圧Ｖｏｕｔがオーバーシュートする恐れがある。
【００１６】
この点、図３に示す安定化電源回路では、差動増幅回路１０７の差動対（ＦＥＴＱ１３およびＱ１５）における検出電圧側のＦＥＴＱ１５のゲートに接続された分圧回路の出力点（接続点Ｎ）と出力端子１０５（またはグランド端子ＧＮＤ）との間に分圧回路の抵抗Ｒ１１に並列にコンデンサＣ１１を挿入しており、このコンデンサＣ１１により出力電圧Ｖｏｕｔの変化に対する差動増幅回路１０７の動作（差動対ＦＥＴＱ１３およびＱ１５の動作）速度を速めてＦＥＴＱ２１のＯＮ／ＯＦＦ速度を上昇させることにより、上述したオーバーシュートの発生を抑制している。
【特許文献１】特開平１０−１６１７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した従来の安定化電源回路では、電源立ち上がり時のオーバーシュートの抑制期間は、分圧回路の抵抗Ｒ１１の抵抗値（Ｒ１１とする）と挿入コンデンサＣ１１の容量値（Ｃ１１とする）とに基づいて定まる時定数（Ｒ１１Ｃ１１）により決定される。
【００１８】
このため、オーバーシュートをより効果的に抑制するには、時定数Ｒ１１Ｃ１１を増大させることが必要であり、分圧回路の抵抗Ｒ１１の抵抗値が小さい場合には、挿入コンデンサとして、例えばアルミ電解コンデンサ等の大容量コンデンサを用いなければならなかった。
【００１９】
このような大容量コンデンサは、コストが高いため、安定化電源回路を低コスト化することができず、結果として安定化電源回路を組み込んだＰＣボード等の電子回路部品のコストを増大させてしまっていた。
【００２０】
また、アルミ電解コンデンサ等の大容量コンデンサはそのサイズも大きく、したがって、安定化電源回路（ＩＣ化した場合はＩＣ自体）のサイズを大型化してしまい、結果として安定化電源回路を組み込んだＰＣボード等の電子回路部品内の省スペース化要求に応えることが困難となっていた。
【００２１】
本発明は上述した事情に鑑みてなされたもので、コストおよび／またはサイズを増大させることなく、オーバーシュートを抑制することができる安定化電源回路を提供することをその目的とする。
【課題を解決するための手段】
【００２２】
請求項１記載の発明は、上記課題を解決するため、供給された電源電圧を能動負荷素子により制御して安定化した出力電圧として出力端子から出力する電圧出力回路と、前記出力電圧から検出された検出電圧と基準電圧との間の差電圧を生成する第１および第２の差動対トランジスタ、この第１および第２の差動対トランジスタにそれぞれ接続され、かつ接続点を介して互いにカレントミラー接続された第３および第４のトランジスタを含むカレントミラー回路、および生成された差電圧および前記カレントミラー回路の能動負荷に基づく差動増幅信号を出力する出力トランジスタをそれぞれ有する差動増幅回路と、出力された差動増幅信号に応じて前記能動負荷素子に対して制動信号を出力する駆動回路と、前記出力端子および前記差動増幅回路における前記接続点間に接続され、該接続点の交流的インピーダンスを低下させるインピーダンス低下回路と、を備えたことを要旨とする。
【００２３】
請求項２記載の発明は、上記課題を解決するため、前記インピーダンス低下回路はコンデンサであることを要旨とする。
【００２４】
請求項３記載の発明は、上記課題を解決するため、前記第１および第２の差動対トランジスタは、それぞれのエミッタが共通に接続されたＰＮＰ形トランジスタであり、該第１の差動対トランジスタのベースに前記基準電圧が供給され、該第２の差動対トランジスタのベースに前記検出電圧が供給されており、前記カレントミラー回路の第３のトランジスタは、前記第１の差動対トランジスタのコレクタに対して接続されたコレクタ、グランド端子に接続されたエミッタおよび前記接続点に接続されたベースをそれぞれ有し、該ベースおよびコレクタが共通に接続されたＮＰＮ形トランジスタであり、前記カレントミラー回路の第４のトランジスタは、前記第２の差動対トランジスタのコレクタに対して接続されたコレクタ、グランド端子に接続されたエミッタおよび前記接続点に接続されたベースをそれぞれ有し、該ベースおよびコレクタが共通に接続されたＮＰＮ形トランジスタであり、前記出力トランジスタは、前記接続点に接続されたベース、グランド端子に接続されたコレクタおよび前記駆動回路に接続されたエミッタを有するＰＮＰ形トランジスタであることを要旨とする。
【００２５】
請求項４記載の発明は、上記課題を解決するため、前記第１および第２の差動対トランジスタは、それぞれのソースが共通に接続されたＰチャンネル電界効果トランジスタであり、該第１の差動対トランジスタのゲートに前記基準電圧が供給され、該第２の差動対トランジスタのゲートに前記検出電圧が供給されており、前記カレントミラー回路の第３のトランジスタは、前記第１の差動対トランジスタのドレインに対して接続されたドレイン、グランド端子に接続されたソースおよび前記接続点に接続されたゲートをそれぞれ有し、該ゲートおよびドレインが共通に接続されたＮチャンネル電界効果トランジスタであり、前記カレントミラー回路の第４のトランジスタは、前記第２の差動対トランジスタのドレインに対して接続されたドレイン、グランド端子に接続されたソースおよび前記接続点に接続されたゲートをそれぞれ有し、該ゲートおよびドレインが共通に接続されたＮチャンネル電界効果トランジスタであり、前記出力トランジスタは、前記接続点に接続されたゲート、グランド端子に接続されたドレインおよび前記駆動回路に接続されたソースを有するＰチャンネル電界効果トランジスタであることを要旨とする。
【発明の効果】
【００２６】
請求項１、３および４記載の発明によれば、出力端子および差動増幅回路におけるカレントミラー回路の接続点間に接続されたインピーダンス低下回路により接続点の交流的インピーダンスが低下しているため、出力端子からの出力電圧の立ち上がりを、差動増幅回路をバイパスして出力トランジスタに伝達することができる。
【００２７】
このため、出力電圧の立ち上がりに追従できない差動増幅回路の動作の遅れに起因したオーバーシュートの発生を抑制することができる。
【００２８】
請求項２記載の発明によれば、インピーダンス低下回路はコンデンサとして構成することができ、出力端子およびカレントミラー回路の接続点間のインピーダンスが高いため、このコンデンサの容量を十分小さくすることができる。
【００２９】
低容量のコンデンサは低コストかつ低サイズであるため、オーバーシュートを抑制しながら、安定化電源回路のコストおよび／またはサイズを低く維持することができる。
【発明を実施するための最良の形態】
【００３０】
本発明の実施の形態に係わる安定化電源回路について添付図面を参照して説明する。
【００３１】
図１は、本実施の形態に係わる安定化電源回路１の概略構成を示すブロック図である。
【００３２】
図１に示すように、安定化電源回路１は、電圧出力回路１０と、分圧回路１２と、駆動回路１４と、プリレギュレータ１６と、定電流回路１８と、差動増幅回路（オペアンプ）２０とを備えている。
【００３３】
電圧出力回路１０は、駆動回路１４からの駆動制御に応じて動作して、入力端子ＩＮから供給された電源電圧Ｖｉｎから安定した出力電圧Ｖｏｕｔを生成し、生成した出力電圧Ｖｏｕｔを出力端子ＯＵＴから出力するものである。
【００３４】
すなわち、電圧出力回路１０は、入力端子ＩＮを有する電源ラインＤＬ１に対してコレクタが接続され、エミッタが出力端子ＯＵＴに接続された能動負荷素子であるＮＰＮ形バイポーラトランジスタ（以下、単にトランジスタとする）Ｑ１と、このトランジスタＱ１にダーリントン接続された能動負荷素子であるＰＮＰ形バイポーラトランジスタ、すなわち、電源ラインＤＬ１およびトランジスタＱ１のコレクタに対してそれぞれ接続されたエミッタとトランジスタＱ１のベースに接続されたコレクタとをそれぞれ有するＰＮＰ形バイポーラトランジスタ（以下、単にトランジスタとする）Ｑ２とを備えている。
【００３５】
また、電圧出力回路１０は、トランジスタＱ１のエミッタおよび出力端子ＯＵＴ間とトランジスタＱ１のベースおよびトランジスタＱ２のコレクタ間の接続点とをそれぞれ接続するラインに設けられた抵抗Ｒ１とを備えている。
【００３６】
分圧回路１２は、出力端子ＯＵＴおよびグランド端子ＧＮＤ間に互いに直列に接続された抵抗Ｒ２およびＲ３から構成されている。
【００３７】
駆動回路１４は、電圧出力回路１０のトランジスタＱ２のベースおよびグランド端子ＧＮＤ間に接続されたＮＰＮ型トランジスタＱ３と、このトランジスタＱ３にダーリントン接続、すなわち、トランジスタＱ３のベースにエミッタが接続されたＮＰＮ型トランジスタＱ４とを備え、トランジスタＱ４のコレクタは、電源ラインＤＬ１に接続されている。
【００３８】
また、駆動回路１４は、トランジスタＱ４のコレクタとトランジスタＱ２のベースおよびトランジスタＱ３のコレクタを接続するラインとの間に挿入された抵抗Ｒ４を備えている。
【００３９】
プリレギュレータ１６は、電源ラインＤＬ１およびグランド端子ＧＮＤ間に接続され、一定の基準電圧Ｖｒｅｆを差動増幅回路２０に供給する回路である。
【００４０】
定電流回路１８は、電源ラインＤＬ１と差動増幅回路２０および駆動回路１４との間にそれぞれ接続された第１および第２の定電流供給部１８ａおよび１８ｂとを備えている。
【００４１】
そして、差動増幅回路２０は、分圧回路１２により検出された検出電圧Ｖｄｅｔとプリレギュレータ１６から供給された基準電圧Ｖｒｅｆとの差電圧を生成する差電圧生成部２１を備えている。
【００４２】
この差電圧生成部２１は、第１の定電流供給部１８ａの定電流出力側にそれぞれのエミッタが共通に接続された差動対トランジスタを構成するＰＮＰ型トランジスタＱ８およびＱ９（共通エミッタ）を備えている。
【００４３】
また、差動対トランジスタの一方のトランジスタＱ８のベースが分圧回路１２の抵抗Ｒ２およびＲ３の接続点Ｎ１に接続され、分圧回路１２により検出された検出電圧Ｖｄｅｔ｛＝Ｖｏｕｔ・Ｒ３／（Ｒ２＋Ｒ３）｝はトランジスタＱ８のベースに供給される。
【００４４】
差動対トランジスタの他方のトランジスタＱ９のベースはプリレギュレータ１６に接続され、このプリレギュレータ１６から供給された基準電圧ＶｒｅｆがトランジスタＱ９のベースに供給される。
【００４５】
また、差動増幅回路２０は、差動対トランジスタＱ８、Ｑ９のアクティブ負荷を構成するカレントミラー回路２２を備えている。
【００４６】
このカレントミラー回路２２は、差動対トランジスタＱ８、Ｑ９における検出電圧側トランジスタＱ８のコレクタに接続点Ｎ２において接続されたコレクタ、およびグランド端子ＧＮＤに接続されたエミッタを有するＮＰＮ形トランジスタＱ６と、差動対トランジスタにおける基準電圧側トランジスタＱ９のコレクタに接続されたコレクタ、およびグランド端子ＧＮＤに接続されたエミッタを有するＮＰＮ形トランジスタＱ７とを備え、トランジスタＱ７のベースおよびコレクタが抵抗Ｒ６を介して接続されている。
【００４７】
トランジスタＱ７のコレクタは、抵抗Ｒ５を介して接続点Ｎ３においてトランジスタＱ６のベースに接続されており、トランジスタＱ６のベースは、コンデンサＣ１を介してトランジスタＱ６およびＱ８の接続点Ｎ２に接続されている。
【００４８】
さらに、差動増幅回路２０は、接続点Ｎ２に接続されたベース、グランド端子ＧＮＤに接続されたコレクタおよび定電流回路１８の第２の定電流供給部１８ｂの出力側に接続されたエミッタを有し、差動対トランジスタＱ８およびＱ９の差電圧を、それぞれのトランジスタのコレクタ電流の差電流の増減として出力するＰＮＰ形の差動出力トランジスタＱ５を備えており、駆動回路１４のトランジスタＱ４のベースは、第２の定電流供給部１８ｂおよび差動出力トランジスタＱ５間の途中の接続点Ｎ４に接続されている。
【００４９】
そして、本実施形態における安定化電源回路１は、出力端子ＯＵＴとカレントミラー回路２２における差動出力トランジスタＱ５側のトランジスタＱ６のベースとの間に接続点Ｎ３を介して接続され、出力端子ＯＵＴおよびトランジスタＱ６のベース間の交流的インピーダンスを低下させるインピーダンス低下回路３０として、その出力端子ＯＵＴおよびトランジスタＱ６のベース間に接続されたコンデンサＣ２を備えている。
【００５０】
次に、本実施形態に係わる安定化電源回路１の全体動作について、特に（１）通常動作時、（２）電源電圧投入時のそれぞれについて説明する。
【００５１】
（１）通常動作時
入力端子ＩＮから供給された電源電圧Ｖｉｎは、電圧出力回路１０のトランジスタＱ１により電圧降下されて出力電圧Ｖｏｕｔとして出力される。分圧回路１２は、出力された出力電圧Ｖｏｕｔを分圧して検出し、検出した検出電圧Ｖｄｅｔを差動増幅回路２０のトランジスタＱ８のベースに供給する。
【００５２】
一方、差動増幅回路２０の差動対を構成するトランジスタＱ８およびＱ９には、定電流回路１８の第１の定電流供給部１８ａから定電流Ｉ１が供給されており、この定電流Ｉ１は、トランジスタＱ８およびＱ９、さらにトランジスタＱ６およびＱ７を介して流れる。
【００５３】
このとき、トランジスタＱ６およびＱ７はカレントミラー回路２２を構成しており、トランジスタＱ６に流れるコレクタ電流Ｉｃ１およびトランジスタＱ７を流れるコレクタ電流Ｉｃ２はそれぞれ等しくなるため、差動対トランジスタＱ９およびＱ８にそれぞれ供給された基準電圧Ｖｒｅｆおよび検出電圧Ｖｄｅｔが等しい場合には、差動対トランジスタＱ８およびＱ９にそれぞれ流れるコレクタ電流Ｉｃ３およびＩｃ４を含む全てのコレクタ電流Ｉｃ１〜Ｉｃ４が等しくなる。
【００５４】
ここで、出力電圧Ｖｏｕｔが低下して、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆよりも小さくなった場合（基準電圧Ｖｒｅｆ＞検出電圧Ｖｄｅｔ）、トランジスタＱ８のコレクタ電流Ｉｃ３が増大してトランジスタＱ９のコレクタ電流Ｉｃ４が減少し、カレントミラー回路２２の両コレクト電流Ｉｃ１およびＩｃ２はそれぞれ同量の電流が流れるため、トランジスタＱ８のコレクタ電流の増加分は、コンデンサＣ２に充電され、差動出力トランジスタＱ５のベース電位があがり差動出力トランジスタＱ５のエミッタ電流は減少する。
【００５５】
差動出力トランジスタＱ５のエミッタ電流が減少するため、第２の定電流供給部１８ｂから供給された定電流Ｉ２から接続点Ｎ４を介して駆動回路１４のトランジスタＱ４のベースに流れ込む電流が増大してトランジスタＱ４のエミッタ電流が増大し、この結果、トランジスタＱ３のエミッタ電流、すなわち、トランジスタＱ２およびＱ３制動用の制動信号を増大させる。
【００５６】
トランジスタＱ３のエミッタ電流の増大により、電圧出力回路１０のトランジスタＱ２のベースからトランジスタＱ３へ吸い込まれるベース電流が増大し、この結果、トランジスタＱ１のエミッタ電流が増大するため、出力電圧Ｖｏｕｔが増加する。
【００５７】
一方、出力電圧Ｖｏｕｔが増加して、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆよりも大きくなった場合（基準電圧Ｖｒｅｆ＜検出電圧Ｖｄｅｔ）、トランジスタＱ９のコレクタ電流Ｉｃ４が増大してトランジスタＱ８のコレクタ電流Ｉｃ３が減少し、カレントミラー回路２２の両コレクト電流Ｉｃ１およびＩｃ２はそれぞれ同量の電流が流れるため、トランジスタＱ８のコレクタ電流の減少分は、差動出力トランジスタＱ５のベースから吸い込まれることになり、差動出力トランジスタＱ５のエミッタ電流は増大する。
【００５８】
差動出力トランジスタＱ５のエミッタ電流が増大するため、第２の定電流供給部１８ｂから供給された定電流Ｉ２から接続点Ｎ４を介して駆動回路１４のトランジスタＱ４のベースに流れ込む電流が減少し、駆動回路１４のトランジスタＱ４のエミッタ電流およびトランジスタＱ３のエミッタ電流（制動信号）をそれぞれ減少させる。
【００５９】
トランジスタＱ３のエミッタ電流の減少により、電圧出力回路１０のトランジスタＱ２のベースからトランジスタＱ３へ吸い込まれるベース電流が減少し、この結果、トランジスタＱ１のエミッタ電流が減少するため、出力電圧Ｖｏｕｔが低下する。
【００６０】
このようにして、分圧回路１２により検出される電圧Ｖｄｅｔが基準電圧Ｖｒｅｆに一致するように出力電圧Ｖｏｕｔが安定化される。
【００６１】
（２）電源電圧投入時
安定化電源回路１における電源電圧Ｖｉｎの投入時（立ち上げ時）において、プリレギュレータ１６から差動対トランジスタＱ９のベースに供給される基準電圧Ｖｒｅｆが一定となっているのに対し、出力電圧Ｖｏｕｔが０Ｖであり、したがって分圧回路１２により検出され差動対トランジスタＱ８のベースに供給される検出電圧Ｖｄｅｔも０Ｖになっている。
【００６２】
このため、電圧出力回路１０のトランジスタＱ２およびＱ１がそれぞれＯＮとなり、出力電圧Ｖｏｕｔが急激に上昇する。
【００６３】
このとき、本実施形態の構成では、出力端子ＯＵＴと差動増幅回路２０のカレントミラー回路２２における差動出力トランジスタＱ５のベースに接続されたトランジスタＱ６のベースとの間にインピーダンス低下回路３０としてのコンデンサＣ２が接続されているため、出力端子ＯＵＴおよびトランジスタＱ６のベース間のインピーダンスが交流的に低下している。
【００６４】
したがって、出力端子ＯＵＴにおける出力電圧Ｖｏｕｔの急激な上昇（立ち上がり）に基づく瞬時電流が分圧回路１２をバイパスして瞬時にトランジスタＱ６のベースに流れこみ、トランジスタＱ６のコレクタ電流Ｉｃ１を瞬時に増大させる。
【００６５】
このとき、第１の定電流供給部１８ａからの定電流Ｉ１は一定であるため、トランジスタＱ８のコレクタ電流Ｉｃ３は減少し、この結果、トランジスタＱ５のベースから電流が吸い込まれて差動出力トランジスタＱ５がＯＮし、駆動回路１４のトランジスタＱ４およびＱ３はそれぞれＯＦＦ状態を維持する。
【００６６】
トランジスタＱ３がＯＦＦ状態を維持しているため、電圧出力回路１０の出力電圧トランジスタＱ２およびＱ１もＯＦＦ状態を維持し、この結果、電源電圧立ち上げ時にもかかわらず、出力電圧Ｖｏｕｔの立ち上がりが上記コンデンサＣ２の容量に基づく時定数に応じて遅れる。
【００６７】
この出力電圧Ｖｏｕｔの立ち上がりの遅れにより、出力電圧Ｖｏｕｔの立ち上がりに対する差動増幅回路２０の動作の遅れを吸収することが可能になり、この結果、差動増幅回路２０の動作の遅れに応じたオーバーシュートの発生を抑制することができる。
【００６８】
一方、出力電圧Ｖｏｕｔが下降した場合、トランジスタＱ６のベースエミッタ間の電荷が瞬時にコンデンサＣ２を介して放出されるため、トランジスタＱ６のコレクタ電流Ｉｃ１を瞬時に減少させる。
【００６９】
このとき、第１の定電流供給部１８ａからの定電流Ｉ１は一定であるため、トランジスタＱ８のコレクタ電流Ｉｃ３は増大し、この結果、トランジスタＱ５のベースに対して電流が送出されて差動出力トランジスタＱ５がＯＦＦし、駆動回路１４のトランジスタＱ４およびＱ３はそれぞれＯＮ状態に変化する。
【００７０】
トランジスタＱ３がＯＮ状態に変化したため、電圧出力回路１０の出力電圧トランジスタＱ２およびＱ１がそれぞれＯＮ状態に変化し、この結果、差動増幅回路２０の差動対トランジスタＱ８およびＱ９の動作に関係なく、出力電圧Ｖｏｕｔを瞬時に増大させることができる。
【００７１】
この結果、差動増幅回路２０の動作の遅れに応じたアンダーシュートの発生も抑制することができる。
【００７２】
そして、本実施形態においては、出力端子ＯＵＴおよび差動増幅回路２０のトランジスタＱ６のベース間のインピーダンスが十分大きいため、コンデンサＣ２の容量を非常に小さくすることができ、コンデンサＣ２として例えばセラミックコンデンサ等の低サイズ・低コストのコンデンサを用いることができる。
【００７３】
したがって、オーバーシュートおよびアンダーシュートを抑制しながら、安定化電源回路１のコストを低減することができ、さらに、この安定化電源回路１を組み込むＰＣボード等の電子回路部品の内の省スペース化を図ることができる。
【００７４】
なお、本実施の形態では、差動増幅回路２０の差動対トランジスタおよびカレントミラー回路用トランジスタとして、それぞれＰＮＰ形トランジスタおよびＮＰＮ形トランジスタを用いたが、本発明はこの構成に限定されるものではなく、差動対トランジスタおよびカレントミラー回路用トランジスタとして、それぞれＮＰＮ形トランジスタおよびＰＮＰ形トランジスタをそれぞれ用いることも可能である。
【００７５】
また、差動対トランジスタおよびカレントミラー回路用トランジスタとして、電界効果トランジスタ（ＦＥＴ）を用いることも可能である。
【００７６】
例えば、図２は、差動対トランジスタとしてＰチャンネルＦＥＴＱ８ａ、Ｑ９ａを、およびカレントミラー回路２２ａ用トランジスタとして、ＮチャンネルＦＥＴＱ６ａ、Ｑ７ａをそれぞれ用いた安定化電源回路１ａの概略構成を示す図である。なお、図１と略同等の機能を有する構成要素については、同一の符号を付してその説明は省略する。
【００７７】
図２に示す差動増幅回路２０ａにおいては、図１に示す各トランジスタＱ５〜Ｑ９が、それぞれＦＥＴＱ５ａ〜Ｑ９ａに置換されており、それぞれのベース、コレクタ、エミッタがゲート、ドレイン、ソースとなる点以外は、接続関係については同様であるため、その説明は省略する。
【００７８】
本変形例に関する安定化電源回路１ａにおける電源電圧Ｖｉｎの投入時（立ち上げ時）において、プリレギュレータ１６から差動対ＦＥＴＱ９ａのゲートに供給される基準電圧Ｖｒｅｆが一定となっているのに対し、出力電圧Ｖｏｕｔが０Ｖであり、したがって分圧回路１２により検出され差動対ＦＥＴＱ８ａのゲートに供給される検出電圧Ｖｄｅｔも０Ｖになっている。
【００７９】
このため、電圧出力回路１０（のトランジスタＱ２およびＱ１）がそれぞれＯＮとなり、出力電圧Ｖｏｕｔが急激に上昇する。
【００８０】
このとき、本変形例の構成では、出力端子ＯＵＴと差動増幅回路２０ａのカレントミラー回路２２ａにおける差動出力ＦＥＴＱ５ａのゲートに接続されたＦＥＴＱ６ａのゲートとの間にインピーダンス低下回路３０としてのコンデンサＣ２が接続されているため、出力端子ＯＵＴおよびＦＥＴＱ６ａのゲート間のインピーダンスが交流的に低下している。
【００８１】
したがって、出力端子ＯＵＴにおける出力電圧Ｖｏｕｔの急激な上昇（立ち上がり）に基づく瞬時電流が分圧回路１２をバイパスして瞬時にＦＥＴＱ６ａのゲートに流れこみ、ＦＥＴＱ６ａのドレイン電流Ｉｄ１を瞬時に増大させる。
【００８２】
このとき、第１の定電流供給部１８ａからの定電流Ｉ１は一定であるため、ＦＥＴＱ８ａのドレイン電流Ｉｄ２は減少し、この結果、差動出力ＦＥＴＱ５ａのゲート電圧が減少して差動出力ＦＥＴＱ５ａがＯＮし、駆動回路１４（のトランジスタＱ４およびＱ３）はそれぞれＯＦＦ状態を維持する。
【００８３】
トランジスタＱ３がＯＦＦ状態を維持しているため、電圧出力回路１０（の出力電圧トランジスタＱ２およびＱ１）もＯＦＦ状態を維持し、この結果、電源電圧立ち上げ時にもかかわらず、出力電圧Ｖｏｕｔの立ち上がりが上記コンデンサＣ２の容量に基づく時定数に応じて遅れる。
【００８４】
この出力電圧Ｖｏｕｔの立ち上がりの遅れにより、出力電圧Ｖｏｕｔの立ち上がりに対する差動増幅回路２０aの動作の遅れを吸収することが可能になり、この結果、差動増幅回路２０ａの動作の遅れに応じたオーバーシュートの発生を抑制することができる。
【００８５】
一方、出力電圧Ｖｏｕｔが下降した場合、ＦＥＴＱ６ａのゲートソース間の電荷が瞬時にコンデンサＣ２を介して放出されるため、ＦＥＴＱ６ａのドレイン電流Ｉｄ１を瞬時に減少させる。
【００８６】
このとき、第１の定電流供給部１８ａからの定電流Ｉ１は一定であるため、ＦＥＴＱ８ａのドレイン電流Ｉｄ２は増大し、この結果、差動出力ＦＥＴＱ５ａのゲート電圧が増大して差動出力ＦＥＴＱ５ａがＯＦＦし、駆動回路１４（のトランジスタＱ４およびＱ３）はそれぞれＯＮ状態に変化する。
【００８７】
駆動回路１４（トランジスタＱ３）がＯＮ状態に変化したため、電圧出力回路１０（の出力電圧トランジスタＱ２およびＱ１）がそれぞれＯＮ状態に変化し、この結果、差動増幅回路２０ａの差動対ＦＥＴＱ８ａおよびＱ９ａの動作に関係なく、出力電圧Ｖｏｕｔを瞬時に増大させることができる。
【００８８】
この結果、差動増幅回路２０ａの動作の遅れに応じたアンダーシュートの発生も抑制することができる。
【００８９】
以上述べたように、本変形例においても、容量の小さいコンデンサＣ２を用いてオーバーシュートおよびアンダーシュートの発生を抑制することが可能になり、上述した実施形態と略同様の効果を得ることができる。
【００９０】
本発明は、上述した実施の形態および変形例に限定されるものではなく、本発明に属する範囲内において、上記実施の形態および変形例を様々に変形して実施することが可能である。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の形態に係る安定化電源回路の概略構成を示すブロック図。
【図２】本実施の形態の変形例に係わる安定化電源回路の概略構成を示すブロック図。
【図３】従来の安定化電源回路の概略構成を示すブロック図。
【符号の説明】
【００９２】
１、１ａ…安定化電源回路
１０…電圧出力回路
１２…分圧回路
１４…駆動回路
２０、２０ａ…差動増幅回路
２２、２２ａ…カレントミラー回路
３０…インピーダンス低下回路
Ｑ１、Ｑ３、Ｑ４、Ｑ６、Ｑ７…ＮＰＮ形バイポーラトランジスタ
Ｑ２、Ｑ５、Ｑ８、Ｑ９…ＰＮＰ形バイポーラトランジスタ
Ｑ６ａ、Ｑ７ａ…ＮチャンネルＦＥＴ
Ｑ５ａ、Ｑ８ａ、Ｑ９ａ…ＰチャンネルＦＥＴ
Ｒ１〜Ｒ６…抵抗
Ｃ１〜Ｃ２…コンデンサ
【図１】
2005196233.tif 000003
【図２】
2005196233.tif 000004
【図３】
2005196233.tif 000005