(57)【要約】【課題】  自己整列を利用したローカルＳＯＮＯＳ素子の製造方法を提供する。【解決手段】  半導体基板１００上にトンネル誘電層２１０、電荷捕獲層２３０、電荷捕獲層２３０を局部化するための第１長さ設定層３１０及び第２長さ設定層３３０を順に形成する。形成されたトンネル誘電層２１０、電荷捕獲層２３０、第１長さ設定層３１０及び第２長さ設定層３３０を相互間に自己整列されるように順にパターニングする。第１長さ設定層３１０の第１パターン３１１の露出した両側面を選択的側面エッチングでリセスする。これにより露出した電荷捕獲層のパターン２３０の露出部分上を覆う電荷遮断層２５０を形成し、リセスされた部位を充填するゲート層５００を形成した後、ゲート層５００をスペーサエッチングしてスペーサ形態のゲート５０１でパターニングする。ゲート５０１に近接する半導体基板１００にソースまたはドレインで不純物領域を形成する。【選択図】  図８
2005150740.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に電荷トンネリングのためのトンネル誘電層を形成する段階と、
前記トンネル誘電層上にトンネリングされた電荷を捕獲するための電荷捕獲層を形成する段階と、
前記電荷捕獲層上に前記電荷捕獲層を局部化するための第１長さ設定層及び第２長さ設定層を順に形成する段階と、
前記トンネル誘電層、前記電荷捕獲層、前記第１長さ設定層及び前記第２長さ設定層を順にパターニングして相互間に自己整列される第２長さ設定層のパターン、第１長さ設定層の第１パターン、電荷捕獲層のパターン及びトンネル誘電層のパターンを順に形成する段階と、
前記第１長さ設定層の第１パターンの露出した両側面を選択的側面エッチングでリセスして前記電荷捕獲層のパターンの局部領域を設定露出する前記第１長さ設定層の第２パターンを形成する段階と、
前記第１長さ設定層の第２パターンにより幅が設定された前記電荷捕獲層のパターンの露出部分上を覆って前記電荷捕獲層のパターンに近接する前記半導体基板上に延びる電荷遮断層を形成する段階と、
前記電荷遮断層上に前記第１長さ設定層の第２パターンの両側部のリセスされた部位を充填するゲート層を形成する段階と、
前記ゲート層をスペーサエッチングして前記第１長さ設定層の第２パターンの側部にスペーサ形態のゲートでパターニングする段階と、
前記第１長さ設定層の第２パターン及び前記第２長さ設定層のパターンを順に選択的エッチングする段階と、
前記ゲート間の前記半導体基板部分に第１不純物領域を形成し、前記第１不純物領域に対向する前記ゲートに近接する前記半導体基板部分に第２不純物領域を形成する段階と、
を含むことを特徴とするローカルＳＯＮＯＳ素子の製造方法。
【請求項２】
前記選択的側面エッチングは、前記第２長さ設定層のパターン及び前記電荷捕獲層のパターンに対してエッチング選択比を持つ等方性エッチングで行われることを特徴とする請求項１に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項３】
前記選択的側面エッチングのために前記第１長さ設定層は、前記電荷捕獲層及び前記第２長さ設定層のパターンに対して前記等方性エッチングでエッチング選択比を持つ絶縁物で形成されることを特徴とする請求項２に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項４】
前記第１長さ設定層はシリコン酸化物で形成されることを特徴とする請求項３に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項５】
前記電荷捕獲層はシリコン窒化物で形成されることを特徴とする請求項４に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項６】
前記第２長さ設定層はシリコン窒化物で形成されることを特徴とする請求項４に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項７】
前記等方性エッチングは湿式または乾式で行われることを特徴とする請求項３に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項８】
前記電荷遮断層は、化学気相蒸着で前記電荷捕獲層とは異なる絶縁物質を蒸着して形成されることを特徴とする請求項１に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項９】
前記電荷遮断層は、前記化学気相蒸着によるシリコン酸化物で形成されることを特徴とする請求項８に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項１０】
前記化学気相蒸着を行う前に熱的酸化をさらに行うことを特徴とする請求項８に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項１１】
前記ゲート層は、前記リセスされた部位を充填する導電性多結晶質シリコン層を含んで形成されることを特徴とする請求項１に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項１２】
半導体基板上に電荷トンネリングのためのトンネル誘電層を形成する段階と、
前記トンネル誘電層上にトンネリングされた電荷を捕獲するための電荷捕獲層を形成する段階と、
前記電荷捕獲層上に前記電荷捕獲層を局部化するための第１長さ設定層及び第２長さ設定層を順に形成する段階と、
前記トンネル誘電層、前記電荷捕獲層、前記第１長さ設定層及び前記第２長さ設定層を順にパターニングして互いに自己整列される第２長さ設定層のパターン、第１長さ設定層の第１パターン、電荷捕獲層の第１パターン及びトンネル誘電層のパターンを順に形成する段階と、
前記第１長さ設定層の第１パターンの露出した両側面を選択的側面エッチングでリセスして前記電荷捕獲層の第１パターンの局部領域を設定露出する前記第１長さ設定層の第２パターンを形成する段階と、
前記第１長さ設定層の第２パターンにより幅が設定された前記電荷捕獲層の第１パターンの露出部分上を覆って前記電荷捕獲層の第１パターンに近接する前記半導体基板上に延びる電荷遮断層を形成する段階と、
前記電荷遮断層上に前記第１長さ設定層の第２パターンの両側部のリセスされた部位を充填するゲート層を形成する段階と、
前記ゲート層をスペーサエッチングして前記第１長さ設定層の第２パターン両側部にスペーサ形態のゲートでパターニングする段階と、
前記第１長さ設定層の第２パターン、前記第２長さ設定層のパターン及び前記ゲート間の前記電荷捕獲層の第１パターン部分を順に選択的エッチングして前記ゲートの対向する断面に対して自己整列され、前記電荷遮断層に重畳された部分で局部化された電荷捕獲層の第２パターンを形成する段階と、
前記ゲート間の前記半導体基板部分に第１不純物領域を形成し、前記第１不純物領域に対向する前記ゲートに隣接する前記半導体基板部分に第２不純物領域を形成する段階と、
を含むことを特徴とするローカルＳＯＮＯＳ素子の製造方法。
【請求項１３】
前記選択的側面エッチングは、前記第２長さ設定層のパターン及び前記電荷捕獲層のパターンに対してエッチング選択比を持つ等方性エッチングで行われることを特徴とする請求項１２に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項１４】
前記第１長さ設定層はシリコン酸化物で形成されることを特徴とする請求項１３に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項１５】
前記電荷捕獲層はシリコン窒化物で形成されることを特徴とする請求項１４に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項１６】
前記第２長さ設定層はシリコン窒化物で形成されることを特徴とする請求項１４に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項１７】
前記電荷遮断層は、化学気相蒸着で前記電荷捕獲層とは異なる絶縁物質を蒸着して形成されることを特徴とする請求項１２に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項１８】
前記化学気相蒸着を行う前に熱的酸化をさらに行うことを特徴とする請求項１７に記載のローカルＳＯＮＯＳ素子の製造方法。
【請求項１９】
前記ゲート層は、前記リセスされた部位を充填する導電性多結晶質シリコン層を含んで形成されることを特徴とする請求項１２に記載のローカルＳＯＮＯＳ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ半導体素子製造に係り、特に、フォトリソグラフィ工程での誤整列によるセル間の特性差を防止できる自己整列を利用したローカルＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）形態のメモリ半導体素子の製造方法に関する。
【背景技術】
【０００２】
現在、不揮発性メモリ半導体素子としてＳＯＮＯＳ素子への関心が集中しつつある。ＳＯＮＯＳ素子は、フローティングゲートを導入する従来のスタックゲート形態の不揮発性メモリ素子とは違って、フローティングゲートの代りに電荷捕獲層、例えば、シリコン窒化物層を導入してメモリセルを構成している。
このようなＳＯＮＯＳ素子はプログラム及び消去動作時に消耗電力を低め、かつプログラム及び消去効率を高めるために、電荷捕獲層をゲート下の一定領域にのみ限定して導入するように構成されている。このような構成のＳＯＮＯＳ素子はローカルＳＯＮＯＳ素子と呼ばれるが、ゲートと電荷捕獲層とが局部的に限定された長さでのみ重畳されるように構成される。
【０００３】
このように電荷捕獲層を局部的に導入することは、特許文献１に提示されている。前記特許文献１に提示されたものはＳＯＮＯＳ素子としての構成を提示したものとして認識され難く、単にコントロールゲート及びそのコントロールゲート下の電荷捕獲層を自己整列方式で形成することを提示している。
一方、典型的なローカルＳＯＮＯＳ素子のセル構成及びこのようなセル構成を導入する時に発生しうる問題点は、以下に説明する図１Ａ及び図１Ｂに概略的に図示されたように提示できる。
【０００４】
図１Ａは、典型的なローカルＳＯＮＯＳ素子のセル構成を説明するために概略的に示した図面である。
図１Ｂは、典型的なローカルＳＯＮＯＳ素子のセル構成を形成する時に伴われうる問題点を説明するために概略的に示した図面である。
図１Ａを参照すれば、典型的なローカルＳＯＮＯＳ素子のセル構成は図１Ａに示されているように、シリコン半導体基板１０上に第１シリコン酸化物層２１、局部的に限定されたシリコン窒化物層２３、第２シリコン酸化物層２５のＯＮＯ層（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅｌａｙｅｒ）２０を形成し、その上にゲート３０を形成する構成である。
【０００５】
ところが、このように図１Ａに示される典型的なローカルＳＯＮＯＳ素子を形成する時、フォトリソグラフィ工程での誤整列によってセル１及びセル２でのシリコン窒化物層２３とゲート３０とが重畳される部分の長さ４１、４２、及びシリコン窒化物層２３と重畳されないゲート３０下部分の長さ４３、４４がセル別に変化することがある。
【０００６】
図１Ｂに示すように、シリコン窒化物層２３を局部的に限定するために第１フォトリソグラフィ工程を導入し、ゲート３０をパターニングするために第２フォトリソグラフィ工程を導入する時、第１フォトリソグラフィ工程と第２フォトリソグラフィ工程間にフォトリソグラフィ誤整列が発生する場合、図１Ｂに提示されたようにセル１とセル２間にシリコン窒化物層２３とゲート３０とが重畳される部分の長さ４１’、４２’が互いに異なる。これにより、シリコン窒化物層２３と重畳されないゲート３０下部分の長さ４３’、４４’も互いに異なる。
【０００７】
このようなフォトリソグラフィ誤整列はフォトリソグラフィ工程上のローディング効果及びフォトリソグラフィ工程間の誤整列に起因するが、このような誤整列現象によってセルの間のコントロールゲート３０の有効長さ及び電荷捕獲層であるシリコン窒化物層２３の有効長さにおいて差が発生する。このようなセル間に発生する差は、各セル別、すなわち、セル１及びセル２でのＳＯＮＯＳ素子の特性差を生じさせる。すなわち、セルの間の特性が不均一になるという問題がある。
【０００８】
したがって、誤整列の発生を防止でき、また、フォトリソグラフィ工程に使われるフォトリソグラフィ装備の影響を実質的に受けず、ローカルＳＯＮＯＳ素子を製造する方法の開発が要求されている。特に、ＳＯＮＯＳ素子のセル縮少が進み行くためにはこのようなフォトリソグラフィ工程による誤整列発生を基本的に防止できる技術の開発が優先的に要求されている。
【特許文献１】米国特許第５，４０８、１５５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、フォトリソグラフィ誤整列発生によるセル間の特性差が防止されセル縮少が容易なローカルＳＯＮＯＳ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１０】
本発明によるローカルＳＯＮＯＳ素子の製造方法は、半導体基板上に電荷トンネリングのためのトンネル誘電層を形成する段階と、前記トンネル誘電層上にトンネリングされた電荷を捕獲するための電荷捕獲層を形成する段階と、前記電荷捕獲層上に前記電荷捕獲層を局部化するための第１長さ設定層及び第２長さ設定層を順に形成する段階と、形成された前記トンネル誘電層、前記電荷捕獲層、前記第１長さ設定層及び前記第２長さ設定層を順にパターニングして相互間に自己整列される第２長さ設定層のパターン、第１長さ設定層の第１パターン、電荷捕獲層のパターン及びトンネル誘電層のパターンを順に形成する段階と、前記第１長さ設定層の第１パターンの露出した両側面を選択的側面エッチングでリセスして前記電荷捕獲層のパターンの局部領域を設定露出する前記第１長さ設定層の第２パターンを形成する段階と、前記第１長さ設定層の第２パターンにより幅が設定された前記電荷捕獲層のパターンの露出部分上を覆って前記電荷捕獲層のパターンに近接する前記半導体基板上に延びる電荷遮断層を形成する段階と、前記電荷遮断層上に前記第１長さ設定層の第２パターンの両側部のリセスされた部位を充填するゲート層を形成する段階と、前記ゲート層をスペーサエッチングして前記第１長さ設定層の第２パターンの側部にスペーサ形態のゲートでパターニングする段階と、前記第１長さ設定層の第２パターン及び前記第２長さ設定層のパターンを順に選択的エッチングする段階と、前記ゲート間の前記半導体基板部分に第１不純物領域を形成し、前記第１不純物領域に対向する前記ゲートに近接する前記半導体基板部分に第２不純物領域を形成する段階と、を含んでいる。
【００１１】
前記技術的課題を達成するための本発明の他の観点によるローカルＳＯＮＯＳ素子の製造方法は、半導体基板上に電荷トンネリングのためのトンネル誘電層を形成する段階と、前記トンネル誘電層上にトンネリングされた電荷を捕獲するための電荷捕獲層を形成する段階と、前記電荷捕獲層上に前記電荷捕獲層を局部化するための第１長さ設定層及び第２長さ設定層を順に形成する段階と、前記トンネル誘電層、前記電荷捕獲層、前記第１長さ設定層及び前記第２長さ設定層を順にパターニングして互いに自己整列される第２長さ設定層のパターン、第１長さ設定層の第１パターン、電荷捕獲層の第１パターン及びトンネル誘電層のパターンを順に形成する段階と、前記第１長さ設定層の第１パターンの露出した両側面を選択的側面エッチングでリセスして前記電荷捕獲層の第１パターンの局部領域を設定露出する前記第１長さ設定層の第２パターンを形成する段階と、前記第１長さ設定層の第２パターンにより幅が設定された前記電荷捕獲層の第１パターンの露出部分上を覆って前記電荷捕獲層の第１パターンに近接する前記半導体基板上に延びる電荷遮断層を形成する段階と、前記電荷遮断層上に前記第１長さ設定層の第２パターンの両側部のリセスされた部位を充填するゲート層を形成する段階と、前記ゲート層をスペーサエッチングして前記第１長さ設定層の第２パターン両側部にスペーサ形態のゲートでパターニングする段階と、前記第１長さ設定層の第２パターン、前記第２長さ設定層のパターン及び前記ゲート間の前記電荷捕獲層の第１パターン部分を順に選択的エッチングして前記ゲートの対向する断面に対して自己整列され、前記電荷遮断層に重畳された部分で局部化された電荷捕獲層の第２パターンを形成する段階と、前記ゲート間の前記半導体基板部分に第１不純物領域を形成し、前記第１不純物領域に対向する前記ゲートに隣接する前記半導体基板部分に第２不純物領域を形成する段階と、を含んでいる。
【００１２】
前記選択的側面エッチングは、前記第２長さ設定層のパターン及び前記電荷捕獲層のパターンに対してエッチング選択比を持つ等方性エッチングで行うことができる。
前記選択的側面エッチングのために前記第１長さ設定層は、前記電荷捕獲層及び前記第２長さ設定層のパターンに対して前記等方性エッチングでエッチング選択比を持つ絶縁物で形成することができる。
【００１３】
前記第１長さ設定層はシリコン酸化物で形成することができる。
前記電荷捕獲層はシリコン窒化物で形成することができる。
前記第２長さ設定層はシリコン窒化物で形成することができる。前記等方性エッチングは湿式または乾式で行うことができる。
前記電荷遮断層は、化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で前記電荷捕獲層とは異なる絶縁物質を蒸着して形成することができる。この時、前記ＣＶＤを行う前に熱的酸化をさらに行ってもよい。
【００１４】
前記電荷遮断層は、前記ＣＶＤによるシリコン酸化物で形成することができる。
前記ゲート層は、前記リセスされた部位を充填する導電性多結晶質シリコン層を含んで形成することができる。
本発明によれば、ローカルＳＯＮＯＳ素子を製造する時、ゲートと局部的に重畳されるように導入される電荷捕獲層の幅をセル間に均一に形成できる。また、電荷捕獲層が延びずにゲートと電荷遮断層とが直接重畳される部分の幅もまたセルの間に均一になるように誘導できる。これにより、セルの間の素子特性均一度をさらに向上させることができる。
【００１５】
さらに、本発明によれば、ゲートと局部電荷捕獲層とが重畳される幅を非常に微細に、実質的に現在までのフォトリソグラフィ工程技術の限界以下の幅に形成できる。それにより、ＳＯＮＯＳ素子のセル縮少に非常に有利である。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して本発明の望ましい実施例を詳細に説明する。
本発明の実施例では、フォトリソグラフィ工程による誤整列発生によりセル間に素子の特性差が発生することを防止するために、ゲート及び局部的にゲート下に導入される電荷捕獲層を自己整列方式で形成することを説明する。
図２から図１３は、本発明の一実施例による自己整列を利用したローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【００１７】
図２は、半導体基板１００上に第１長さ設定層３１０及び第２長さ設定層３３０を形成する段階を概略的に示す。
図４に示すように、半導体基板１００、例えばシリコン基板上にトンネル誘電層２１０を形成し、その上に電荷捕獲層２３０を順に形成する。
トンネル誘電層２１０は、ＳＯＮＯＳ素子をプログラムまたは消去する時にホット電子またはホットホール、捕獲された電子などがトンネリングする層として導入される。例えば、トンネル誘電層２１０は、熱的酸化物またはＣＶＤ酸化物のような酸化物の層で形成することができる。例えば、シリコン酸化物層としてトンネル誘電層２１０を形成することができる。このようなトンネル誘電層２１０は、素子の動作時に電荷のトンネリングが可能な厚さ程度に形成される。  電荷捕獲層２３０は電荷捕獲サイトを持つ物質、例えば、シリコン窒化物（Ｓｉ3Ｎ4）またはアルミニウム酸化物（Ａｌ2Ｏ3）で形成することができる。本発明の実施例では、シリコン窒化物の層で形成された場合を好ましい例として説明する。
【００１８】
電荷捕獲層２３０上に第１長さ設定層３１０を形成する。第１長さ設定層３１０は、後続する工程過程で電荷捕獲層２３０を特定位置に局部化させる時、電荷捕獲層２３０の長さを設定するために導入される。また、第１長さ設定層３１０と共に電荷捕獲層２３０の長さを設定する第２長さ設定層３３０を第１長さ設定層３１０上に形成する。
【００１９】
この時、第１長さ設定層３１０は、少なくとも電荷捕獲層２３０とエッチング選択比を具現できる物質で形成される。例えば、電荷捕獲層２３０がシリコン窒化物で形成される場合、シリコン窒化物と大きい湿式エッチング選択比または等方性乾式エッチング選択比を有しているシリコン酸化物で第１長さ設定層３１０を形成する。このような第１長さ設定層３１０の厚さは、以後に再び説明するが、ＳＯＮＯＳ素子のゲートの厚さと関連するので、電荷捕獲層２３０の厚さより厚く、望ましくはゲートの厚さ程度に形成する。
【００２０】
第２長さ設定層３３０は、第１長さ設定層３１０と共に実質的に電荷捕獲層２３０が局部化される時にその長さを設定するのに利用される。さらに具体的には、電荷捕獲層２３０が局部化される時、電荷捕獲層２３０とゲートとが重畳される長さを第１長さ設定層３１０と共に設定する。
この時、第２長さ設定層３３０は、少なくとも第１長さ設定層３１０とエッチング選択比を十分に有する物質で形成される。例えば、第１長さ設定層３１０がＣＶＤなどによるシリコン酸化物で形成される場合、第２長さ設定層３３０は、シリコン酸化物と十分な湿式エッチング選択比または等方性乾式エッチング比を有するシリコン窒化物で形成できる。また、実質的に第２長さ設定層３３０は、第１長さ設定層３１０とエッチング選択比を有している電荷捕獲層２３０と同じ物質で形成することができる。
【００２１】
図３では、エッチングマスク４００を利用してパターニングを行う段階を概略的に示している。
図３に示すように、第２長さ設定層３３０上にパターニングのためのエッチングマスク４００を形成する。エッチングマスク４００としてはフォトレジスト層を利用することができる。
【００２２】
エッチングマスク４００によって露出した部分を順に選択的エッチングして、第２長さ設定層のパターン３３１、第１長さ設定層の第１パターン３１１、電荷捕獲層の第１パターン２３１、トンネル誘電層の第１パターン２１１を順に形成する。このような選択的エッチングは異方性乾式エッチングで行うことができる。
【００２３】
図４は、第１長さ設定層の第１パターン３１１を側面エッチングする段階を概略的に示している。
図４に示すように、第１長さ設定層の第１パターン３１１の露出した側面からエッチングを行って第１長さ設定層の第１パターン３１１を側面に一定幅リセスさせる。これにより、側面に一定幅リセスされた形態の第１長さ設定層の第２パターン３１２が形成される。この時、側面エッチングは、第２長さ設定層のパターン３３１及び電荷捕獲層の第１パターン２３１に対してエッチング選択比を有し、第１長さ設定層の第１パターン３１２を選択的にエッチングするように行われる。例えば、このような側面エッチングは、シリコン窒化物に対して十分な選択比を持つシリコン酸化物に対する湿式エッチングまたは等方性乾式エッチングなどで行うことができる。
【００２４】
第１長さ設定層の第１パターン３１１の露出した両側面は実質的に側面エッチングに対して同等なエッチング条件にあるので、両側面で進められるエッチング過程は実質的に同等な結果となる。したがって、第１長さ設定層の第２パターン３１２が第１長さ設定層の第１パターン３１１から両側面でリセスされる幅は両側面で同じ程度または幅となる。また、側面エッチングの時間を制御することによって、リセスされる幅もまた意図した通りに調節することができる。
【００２５】
これにより、第１長さ設定層の第２パターン３１２は両側面でリセスされた幅に対応して縮小され、第２長さ設定層のパターン３３１は第１長さ設定層の第２パターン３１２に比べて両側に突出した形態となる。また、電荷捕獲層の第１パターン２３１もまた相対的に第１長さ設定層の第１パターン３１２に比べて両側に突出した状態となる。電荷捕獲層の第１パターン２３１の露出し、かつ相対的に突出した部分の幅は後続過程で電荷捕獲層の局部化される部分または幅として設定される。
【００２６】
図５は、電荷捕獲層の第１パターン２３１の露出された部位を覆う電荷遮断層２５０を形成する段階を概略的に示している。
図５に示すように、第１長さ設定層の第２パターン３１２によって露出した電荷捕獲層の第１パターン２３１の露出した部分を覆って、後に形成されるゲートと電荷捕獲層の第１パターン２３１の露出した部分とを遮断し、ゲートと露出した半導体基板１００の表面とを遮断する電荷遮断層２５０を絶縁物質で形成する。例えば、電荷遮断層２５０はシリコン酸化物で形成することができる。
【００２７】
このような電荷遮断層２５０の形成は、ＣＶＤ方法でシリコン酸化物層を電荷捕獲層の第１パターン２３１の露出した部分上に蒸着することにより行うことができる。電荷遮断層２５０はこのようにＣＶＤのような蒸着方法で形成されるので、半導体基板１００の全面に形成される。したがって、電荷遮断層２５０は、電荷捕獲層の第１パターン２３１の露出した部分を覆うとともに、このような部分に近接して露出している半導体基板１００表面をも覆うように延びている。
【００２８】
また、図５では図示を省略しているが、露出した第１長さ設定層の第２パターン３１２の露出した両側面及び第１長さ設定層のパターン３３１の露出した表面上にも、上述した電荷遮断層２５０は蒸着されて形成される。このような露出した第１長さ設定層の第２パターン３１２の露出した両側面及び第２長さ設定層のパターン３３１の露出した表面上に蒸着された電荷遮断層２５０部分は、後の第２長さ設定層のパターン３３１の除去及び第１長さ設定層の第２パターン３１２の除去時に共に除去されるため図５ではその図示を省略している。
【００２９】
一方、このような電荷遮断層２５０を形成するためにＣＶＤ過程を行う前に、必要に応じて熱的酸化過程を行ってもよい。すなわち、露出した半導体基板１００の表面などに熱的酸化物層を成長させ、その上にＣＶＤ酸化物層を蒸着して電荷遮断層２５０を形成してもよい。このように熱的酸化過程をＣＶＤ過程の前に行うことにより、望ましくさらに良質のシリコン酸化物層により電荷遮断層２５０を形成することができる。電荷遮断層２５０の半導体基板１００表面と接触した部分は、実質的にＳＯＮＯＳ素子でゲートと半導体基板１００間の界面に位置するゲート誘電層として利用されるので、さらに良質のシリコン酸化物層で形成されることが望ましい。また、このような熱的酸化の実行によって、前記の第１長さ設定層の第２パターン３１２のための側面エッチングで発生するおそれのあるトンネル誘電層のパターン２１１の露出した部位への進入を防止することができる。
【００３０】
図６は、電荷遮断層２５０上に第２長さ設定層のパターン３３１を覆うゲート層５００を形成する段階を概略的に示している。
図６に示すように、電荷遮断層２５０上に第２長さ設定層のパターン３３１を覆うように延びる導電物質層を沈積してゲート層５００を形成する。この時、ゲート層５００は、第２長さ設定層のパターン３３１と電荷捕獲層の第１パターン２３１間のリセスされた部分を充填するように形成される。すなわち、ゲート層５００はこのようなリセスされた部分を充填して第１長さ設定層の第２パターン３１２の両側面上に延びる。
【００３１】
この時、ゲート層５００を形成する過程は、このようなリセスされた部分を側方向から十分に充填するようにＣＶＤ方法などで行うことができる。また、ギャップフィル特性に優れると知られた導電性多結晶シリコン層を蒸着して前記ゲート層５００として利用できる。このようなゲート層５００は、蒸着特性によって図６に示すように第２長さ設定層のパターン３３１も覆うように形成される。
一方、このようなゲート層５００は、周辺回路領域に導入されるロジック回路を構成するトランジスターのゲートを形成するのに共に利用することができる。
【００３２】
図７は、スペーサエッチングを行って第１長さ設定層の第２パターン３１２の側部にゲート５０１をパターニングする段階を概略的に示している。
図７に示すように、ゲート層５００上にスペーサエッチングを行う。このようなスペーサエッチングは、一般的にスペーサを形成するエッチング過程によって行われる。例えば、異方性乾式エッチングを、第１長さ設定層のパターン３３１の上側表面及び電荷遮断層２５０の上側表面が露出されるまで行うとともに、ゲート層５００をスペーサ形態のゲート５０１でパターニングする。
【００３３】
このようなパターニング過程でスペーサエッチングの特性によって第１長さ設定層の第２パターン３１２及び第２長さ設定層のパターン３３１の双方にパターニングされるゲート５０１の幅、特に、電荷遮断層２５０と重なるゲート５０１部分の幅４１０は双方の二ゲート５０１に対していずれも実質的に均一になる。したがって、図１Ｂに示すような従来の場合と同じく、ゲート（図１Ｂの３０）とその下部の電荷遮断層としてのシリコン酸化物層２５とが重畳される部分４３’、４４’の長さが相異になるような誤整列問題を解消することができる。
【００３４】
一方、このようにゲート５０１を設定することによって、ゲート５０１と電荷捕獲層の第１パターン２３１とが重畳する部分の長さまたは幅４３０もまた双方とも同一に設定される。これは、ゲート５０１の一端が第１長さ設定層の第２パターン３１２によって設定されるので、結果として、ゲート５０１の一端は第１長さ設定層の第２パターン３１２の第２長さ設定層のパターン３３１に対してリセスされる幅程度に依存するようになり、このようなリセスされる幅程度は、第１長さ設定層の第２パターン３１２の両側部で側面エッチングが同一になされることによって均一となるからである。
【００３５】
このように、ゲート５０１と電荷捕獲層の第１パターン２３１とが重畳される部分の幅４３０は、説明したように自己整列されてその幅がセルごとに均一になる。また、電荷捕獲層の第１パターン２３１なしにゲート５０１と電荷遮断層２５０及び半導体基板１００が重畳される部分の幅４１０もまた、説明したように自己整列されてその幅４１０がセルごとに均一になる。したがって、従来の場合にフォトリソグラフィ工程での誤整列によりセル別にＳＯＮＯＳ素子の特性が変動され、セル別に特性不均一が発生した問題を解消できる。
【００３６】
図８は、第２長さ設定層のパターン３３１を除去する段階を概略的に示している。
図８に示すように、第２長さ設定層のパターン３３１を選択的に除去する。第２長さ設定層のパターン３３１は、シリコン窒化物で形成することが望ましく、シリコン酸化物よりなる電荷遮断層２５０及び多結晶質シリコンよりなるゲート５０１に対してエッチング選択比を持って選択的に除去することができる。例えば、このような第２長さ設定層のパターン３３１の除去は、燐酸を利用するシリコン窒化物ストリップ方法で行える。
【００３７】
このような第２長さ設定層のパターン３３１の除去によって露出する第１長さ設定層の第２パターン３１２もまた選択的にエッチングしてその厚さが低減される。このような場合、第１長さ設定層の第２パターン３１２を形成する時にゲート５０１を構成する導電物質、例えば、多結晶質シリコンや電荷遮断層２５０を構成する誘電物質とエッチング選択比を有する絶縁物質で第１長さ設定層の第２パターン３１２を構成することによって、第１長さ設定層の第２パターン３１２を選択的にエッチングできる。第１長さ設定層の第２パターン３１２をシリコン酸化物で構成し、電荷遮断層２５０をシリコン酸化物で構成する場合にも、第１長さ設定層の第２パターン３１２を構成する第１シリコン酸化物層を、電荷遮断層２５０を構成する第２シリコン酸化物層に比べてさらに低い密度を持つか、または相対的にさらに高い多孔性を持つように形成することによってエッチング選択比を持つようにして、第１長さ設定層の第２パターン３１２を選択的にエッチングすることができる。
【００３８】
もちろん、第２長さ設定層のパターン３３１を除去するエッチング過程または第１長さ設定層の第２パターン３１２をエッチングするエッチング過程中に、選択的エッチングをさらに信頼性高める、すなわち他の部分に予期しない侵食またはエッチング損傷の発生を防止するために、図８に図示されていないが、別途のエッチングマスク、例えば、フォトレジストパターンを導入してもよい。このような別途のエッチングマスクを導入する場合、そのエッチングマスクは、電荷遮断層２５０などを遮断してゲート５０１の一部を覆い、少なくとも第２長さ設定層のパターン３３１または第１長さ設定層の第２パターン３１２が露出するように導入することができる。このような別途のエッチングマスクの導入は前述したようにエッチングの制御によって省略することもできる。
【００３９】
以上のような過程を通じて基本的なＳＯＮＯＳ素子の形成は大部分がなされ、ゲート５０１に近接する半導体基板１００にソースまたはドレイン領域としての不純物領域を形成することによって、ＳＯＮＯＳ素子が実質的に構成される。このような不純物領域等の形成以前に電荷捕獲層の第１パターン２３１をもう一回パターニングすることもある。また、ローカルＳＯＮＯＳ素子に要求される電荷捕獲層は既に図８に提示されたように局部化され、その幅４３０もセル間に均一に設定されているので、電荷捕獲層の第１パターン２３１をそれ以上パターニングしなくてもよい。このような二つの場合をそれぞれ個別的に説明する。
【００４０】
図９は、電荷捕獲層の第１パターン２３１を選択的にエッチングして電荷捕獲層の第２パターン２３３でパターニングする段階を概略的に示す。
図９に示すように、上述の過程で薄くなった第１長さ設定層の第２パターン３１２を図８を用いて説明したように選択的にエッチングして除去する。このような第１長さ設定層の第２パターン３１２の除去によって露出した電荷捕獲層の第１パターン２３１の露出した部分を選択的にエッチングしかつ除去して電荷捕獲層の第２パターン２３３でパターニングする。このような選択的な除去過程は、電荷捕獲層の第１パターン２３１がシリコン窒化物で構成される場合、燐酸を利用したシリコン窒化物ストリップ過程に進み、電荷捕獲層の第１パターン２３１の露出した部分が選択的に除去されるように行われる。
【００４１】
このような電荷捕獲層の第２パターン２３３をパターニングする過程の前に、図８を用いて説明したように別途のエッチングマスクが導入してもよい。このような場合、別途のエッチングマスクとして図８における説明で導入されうるエッチングマスクを利用することもできる。このような別途のエッチングマスクは、電荷捕獲層の第１パターン２３１に近隣するゲート５０１の一部を露出させ、第１長さ設定層の第２パターン３１２の除去によって露出した電荷捕獲層の第１パターン２３１の部分を露出させるように導入できる。このような別途のエッチングマスクの導入により他の部位へのエッチング侵食の発生を防止し、電荷捕獲層の第２パターン２３３をパターニングすることができる。なお、このような別途のエッチングマスクはエッチング工程の制御によって省略することもできる。
【００４２】
このようにパターニングされる電荷捕獲層の第２パターン２３３は、図９に示されるようにその幅４３０がゲート５０１に重畳される部位として設定される。また、このようなパターニングは結局ゲート５０１のパターン形状に自己整列される方式で行われるので、電荷捕獲層の第２パターン２３３の幅４３０はセル間で均一になる。
【００４３】
図１０は、電荷捕獲層の第２パターン２３３に近隣する半導体基板１００に第１不純物領域１１０を形成する段階を概略的に示している。
図１０に示すように、電荷捕獲層の第２パターン２３３に近接する半導体基板１００にドープ剤を選択的にイオン注入して第１不純物領域１１０を形成する。このような第１不純物領域１１０は、ＳＯＮＯＳ素子でソース領域として利用される。この時、選択的イオン注入のために、第１イオン注入マスク（図示せず）、例えばフォトレジストパターンを導入することができる。
【００４４】
一方、このような第１不純物領域１１０は、少なくとも近接する二つのＳＯＮＯＳ素子が共通に使用する共通ソース領域で形成される。
図１１は、第１不純物領域１１０に対向する第２不純物領域１５０を形成する段階を概略的に示している。
図１１に示すように、第１不純物領域１１０の反対側に対向するゲート５０１に近接する半導体基板１００の部分に第２不純物領域１５０を形成する。ドープ剤を選択的にイオン注入して第２不純物領域１５０を形成する。このような第２不純物領域１５０はＳＯＮＯＳ素子でドレイン領域として利用される。この時、選択的イオン注入のために、第２イオン注入マスク（図示せず）、例えばフォトレジストパターンを導入することができる。
【００４５】
図１２は、ビットラインコンタクト６１０及びソースコンタクト６５０を形成する段階を概略的に示している。
図１２に示すように、上述の手順で形成されるＳＯＮＯＳ素子を覆う絶縁層６００を形成した後、ドレイン領域である第２不純物領域１５０に電気的に連結されるビットラインコンタクト６１０を絶縁層６００を貫通して形成する。また、ソース領域である第１不純物領域１１０に電気的に連結されるソースコンタクト６５０を絶縁層６００を貫通して形成する。このようなコンタクト６１０、６５０を形成した後に金属配線過程を実施する。
【００４６】
これまで説明したように、電荷捕獲層の第２パターン２３３でパターニングする過程を導入した後、ソース／ドレイン領域である第１及び第２不純物領域１１０、１５０のためのイオン注入過程を行える一方、電荷捕獲層の第２パターン２３３でパターニングする過程を省略し、電荷捕獲層の第１パターン２３１が残存する状態でイオン注入過程を行ってもよい。既に、ローカルＳＯＮＯＳ素子のための電荷捕獲層の局部化またはその幅４３０の設定は図８の段階で既になされているので、ゲート５０１間の半導体基板１００上に電荷捕獲層の第１パターン２３１部分が延びた状態であっても素子の特性に大きい影響がない。したがって、図８に示すように電荷捕獲層の第１パターン２３１が残存する状態でイオン注入過程を行える。
【００４７】
図１３は、電荷捕獲層の第１パターン２３１をバッファとして利用して電荷捕獲層の第２パターン２３３に近接する半導体基板１００に第１不純物領域１１０を形成する段階を概略的に示している。
図１３に示すように、図８で説明したように電荷捕獲層の第１パターン２３１上の第１長さ設定層の第２パターン３１２の一部を残存させた後、電荷捕獲層の第１パターン２３１に近接する半導体基板１００にドープ剤を選択的にイオン注入して第１不純物領域１１０を形成する。このような第１不純物領域１１０はＳＯＮＯＳ素子でソース領域として利用される。この時、ソース領域はドレイン領域に比べて高い電圧で行われるイオン注入で形成されるので、第１不純物領域１１０は高い電圧で行われるイオン注入過程で形成される。
【００４８】
これにより、ゲート５０１間のギャップ部位に残存する第１長さ設定層の第２パターン３１２部分及びその下部の電荷捕獲層の第１パターン２３１部分またはその下部のトンネル誘電層のパターン２１１部分は、第１不純物領域１１０のためのイオン注入過程でイオン注入パッド層のようなバッファとして利用することができる。
【００４９】
この時、選択的イオン注入のために、第１イオン注入マスク（図示せず）、例えばフォトレジストパターンを導入してもよい。一方、このような第１不純物領域１１０は少なくとも近接する二つのＳＯＮＯＳ素子が共通に使用する共通ソース領域で形成される。
そして、第１不純物領域１１０の反対側に対向するゲート５０１に近隣する半導体基板１００の部分に第２不純物領域１５０を形成する。ドープ剤を選択的にイオン注入して第２不純物領域１５０を形成する。このような第２不純物領域１５０はＳＯＮＯＳ素子でドレイン領域として利用される。この時、選択的イオン注入のために、第２イオン注入マスク（図示せず）、例えばフォトレジストパターンを導入することができる。
【００５０】
以上、図１２を用いて説明した通りに、ビットラインコンタクト６１０及びソースコンタクト６５０を形成して金属配線過程を実行することができる。
以上、本発明を具体的な実施例を通じて詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当業者によりその変形や改良が可能であると理解されねばならない。
【００５１】
（産業上の利用可能性）
本発明は半導体メモリ素子、特に、リフレッシュの反復なしにデータを保存できる不揮発性メモリ素子、例えば、ＳＯＮＯＳ素子の製造に利用できる。
【図面の簡単な説明】
【００５２】
【図１Ａ】従来のローカルＳＯＮＯＳ素子のセル構成及びそれによる問題点を説明するために概略的に示した断面図である。
【図１Ｂ】従来のローカルＳＯＮＯＳ素子のセル構成及びそれによる問題点を説明するために概略的に示した断面図である。
【図２】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図３】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図４】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図５】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図６】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図７】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図８】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図９】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図１０】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図１１】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図１２】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【図１３】本発明の一実施例によるローカルＳＯＮＯＳ素子の製造方法を説明するために概略的に示した断面図である。
【符号の説明】
【００５３】
１００  半導体基板、２１１  トンネル誘電層の第１パターン、２３１  電荷捕獲層の第１パターン、２５０  電荷遮断層、３１２  第１長さ設定層の第２パターン、４１０  ゲートと電荷遮断層及び半導体基板が重畳される部分の幅、４３０  ゲートと電荷捕獲層の第１パターンとが重畳される部分の長さまたは幅、５０１  ゲート
【図１Ａ】
2005150740.tif 000003
【図１Ｂ】
2005150740.tif 000004
【図２】
2005150740.tif 000005
【図３】
2005150740.tif 000006
【図４】
2005150740.tif 000007
【図５】
2005150740.tif 000008
【図６】
2005150740.tif 000009
【図７】
2005150740.tif 000010
【図８】
2005150740.tif 000011
【図９】
2005150740.tif 000012
【図１０】
2005150740.tif 000013
【図１１】
2005150740.tif 000014
【図１２】
2005150740.tif 000015
【図１３】
2005150740.tif 000016