(57)【要約】【課題】  低電圧駆動を可能としつつ、ドレイン耐圧を向上させる。【解決手段】  単結晶半導体層３の薄膜領域Ｒ１側にソース層１０ａを形成するとともに、単結晶半導体層３の厚膜領域Ｒ２側にドレイン層１０ｂを形成し、ゲート電極７の一端が薄膜領域Ｒ１にかかるとともに、ゲート電極７の他端が厚膜領域Ｒ２にかかるようにして、ゲート電極７を傾斜面３ａ上に配置する。【選択図】      図２
2005093874.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上の半導体層に電界効果型トランジスタが形成された半導体装置において、
前記電界効果型トランジスタのドレイン層側の半導体層の膜厚がソース層側の半導体層の膜厚に比べて厚いことを特徴とする半導体装置。
【請求項２】
前記半導体層は、
前記電界効果型トランジスタのソース層が形成された第１領域と、
前記電界効果型トランジスタのドレイン層が形成され、前記第１領域の半導体層よりも膜厚が厚い第２領域と、
前記電界効果型トランジスタのゲート電極が配置され、前記第１領域と前記第２領域とを接続する第３領域とを備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極の一端は前記第１領域に配置され、前記ゲート電極の他端は前記第２領域に配置されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体層の第１領域の膜厚は、前記ソース層の近傍のボディ領域が完全空乏モードで動作するように設定されていることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記半導体層の第２領域の膜厚は、前記半導体層の第１領域の膜厚の２倍以上であることを特徴とする請求項２〜４のいずれか１項記載の半導体装置。
【請求項６】
前記電界効果型トランジスタのボディ領域とドレイン層との間に配置され、前記半導体層に形成された電界緩和領域を備えることを特徴とする請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
前記電界緩和領域は、前記ドレイン層の不純物濃度よりも薄い不純物拡散層であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記電界緩和領域は、前記ボディ領域から前記ドレイン層に向かって不純物濃度が徐々に増加していることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする請求項１〜８のいずれか１項記載の半導体装置。
【請求項１０】
絶縁層上の半導体層に膜厚差を形成する工程と、
前記半導体層の膜厚の異なる領域に端部がかかるように配置されたゲート電極を前記半導体層上に形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記絶縁層上の半導体層に膜厚差を形成する工程は、
前記半導体層上の一部を覆う酸化防止膜を形成する工程と、
前記酸化防止膜が形成された前記半導体層を熱酸化する工程と、
前記酸化防止膜および前記半導体層に形成された熱酸化膜を除去する工程とを備えることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記半導体層に膜厚差を形成する工程は、
前記半導体層上の一部を覆うレジスト層を形成する工程と、
前記レジスト層をマスクとして前記半導体層の一部をエッチング除去する工程と、
前記レジスト層を除去する工程とを備えることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極下のボディ領域と前記ドレイン層との間に配置された電界緩和領域を前記半導体層に形成する工程をさらに備えることを特徴とする請求項１０〜１２のいずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記電界緩和領域を前記半導体層に形成する工程は、
前記ゲート電極をマスクとして前記半導体層にイオン注入を行うことにより、前記ドレイン層の不純物濃度よりも薄い不純物拡散層を形成する工程と、
前記ゲート電極から前記ドレイン層側に向かって食み出すように配置されたレジスト層を、前記不純物拡散層が設けられた前記半導体層上に形成する工程と、
前記ゲート電極および前記レジスト層をマスクとして前記半導体層にイオン注入を行うことにより、前記ソース／ドレイン層を形成する工程とを備えることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記電界緩和領域を前記半導体層に形成する工程は、濃度または注入エネルギーの異なるイオン注入を複数回行うことを特徴とする請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳトランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されたＭＯＳトランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
【０００３】
しかし、ＳＯＩトランジスタを完全空乏モードで動作させるには、ＳＯＩ膜厚を薄くする必要がある。このため、ドレイン誘起電位障壁低下（ＤＩＢＬ：Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）に起因してパンチスルー現象が起こり易くなり、ＳＯＩトランジスタのドレイン耐圧が低下する。
一方、ドレイン耐圧の低下を防止するために、ＳＯＩ膜厚を厚くすると、ＳＯＩトランジスタが完全空乏モードから部分空乏モードに変遷し、ＳＯＩトランジスタの低電圧動作が困難になる。
【０００４】
また、特許文献１には、ＳＯＩトランジスタのドレイン耐圧を向上させ、動作速度の高速化を図るために、ＳＯＩ基板の半導体層に凹部を形成し、ソース／ドレイン領域に挟まれた凹部チャネル領域上にゲート電極を形成する方法が開示されている。
【特許文献１】特開平５−６７７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された方法では、ドレイン領域の半導体層が厚膜化されるため、ドレイン耐圧を向上させることができるが、ソース領域の半導体層も同時に厚膜化されるため、しきい値電圧が高くなり、低電圧動作に支障を来たすという問題があった。
そこで、本発明の目的は、低電圧駆動を可能としつつ、ドレイン耐圧を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層上の半導体層に電界効果型トランジスタが形成された半導体装置において、前記電界効果型トランジスタのドレイン層側の半導体層の膜厚がソース層側の半導体層の膜厚に比べて厚いことを特徴とする。
これにより、ドレイン層側の半導体層の膜厚およびソース層側の半導体層の膜厚を互いに異ならせることが可能となり、しきい値電圧およびドレイン耐圧を個別に調整することが可能となる。このため、しきい値電圧の上昇を抑制しつつ、ドレイン誘起電位障壁低下を防止することが可能となり、電界効果型トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧を向上させることができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記半導体層は、前記電界効果型トランジスタのソース層が形成された第１領域と、前記電界効果型トランジスタのドレイン層が形成され、前記第１領域の半導体層よりも膜厚が厚い第２領域と、前記電界効果型トランジスタのゲート電極が配置され、前記第１領域と前記第２領域とを接続する第３領域とを備えることを特徴とする。
【０００８】
これにより、ドレイン層側の半導体層の膜厚およびソース層側の半導体層の膜厚が互いに異なる場合においても、ドレイン層とソース層との間にゲート電極を配置することが可能となり、低電圧駆動が可能でドレイン耐圧の大きな電界効果型トランジスタを形成することができる。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極の一端は前記第１領域に配置され、前記ゲート電極の他端は前記第２領域に配置されていることを特徴とする。
【０００９】
これにより、ドレイン層側の半導体層の膜厚およびソース層側の半導体層の膜厚が互いに異なる場合においても、ゲート電極の両側にソース／ドレイン層をそれぞれ安定して形成することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記半導体層の第１領域の膜厚は、前記ソース層の近傍のボディ領域が完全空乏モードで動作するように設定されていることを特徴とする。
【００１０】
これにより、ソース接合容量を低減することが可能となり、ドレイン耐圧の低下を抑止しつつ、電界効果型トランジスタの高速化を図ることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記半導体層の第２領域の膜厚は、前記半導体層の第１領域の膜厚の２倍以上であることを特徴とする。
これにより、ソース層の近傍のボディ領域を完全空乏モードで動作させるために、ソース層側の半導体層の膜厚を薄膜化した場合においても、必要なドレイン耐圧を確保することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのボディ領域とドレイン層との間に配置され、前記半導体層に形成された電界緩和領域を備えることを特徴とする。
これにより、しきい値電圧に影響を与えることなく、ドレイン側の電界を緩和することが可能となり、電界効果型トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧を向上させることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記電界緩和領域は、前記ドレイン層の不純物濃度よりも薄い不純物拡散層であることを特徴とする。
これにより、半導体層にイオン注入を行うことで、電界効果型トランジスタのボディ領域とドレイン層との間に電界緩和領域を形成することが可能となり、ドレイン側の電界を緩和することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記電界緩和領域は、前記ボディ領域から前記ドレイン層に向かって不純物濃度が徐々に増加していることを特徴とする。
これにより、しきい値電圧に影響を与えることなく、ドレイン側の電界をより一層緩和することが可能となり、電界効果型トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧をより一層向上させることができる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする。
これにより、ＭＯＳトランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させて、ＭＯＳトランジスタの高速化を図ることが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上の半導体層に膜厚差を形成する工程と、前記半導体層の膜厚の異なる領域に端部がかかるように配置されたゲート電極を前記半導体層上に形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
これにより、ドレイン層側の半導体層の膜厚およびソース層側の半導体層の膜厚を異ならせることが可能となり、しきい値電圧およびドレイン耐圧を個別に調整することを可能として、電界効果型トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧を向上させることができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁層上の半導体層に膜厚差を形成する工程は、前記半導体層上の一部を覆う酸化防止膜を形成する工程と、前記酸化防止膜が形成された前記半導体層を熱酸化する工程と、前記酸化防止膜および前記半導体層に形成された熱酸化膜を除去する工程とを備えることを特徴とする。
これにより、膜厚の異なる領域を滑らかに接続することを可能としつつ、絶縁層上の半導体層に膜厚差を形成することが可能となる。このため、ドレイン層側の半導体層の膜厚およびソース層側の半導体層の膜厚が互いに異なる場合においても、ドレイン層とソース層との間にゲート電極を安定して配置することが可能となり、低電圧駆動が可能でドレイン耐圧の大きな電界効果型トランジスタを形成することができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体層に膜厚差を形成する工程は、前記半導体層上の一部を覆うレジスト層を形成する工程と、前記レジスト層をマスクとして前記半導体層の一部をエッチング除去する工程と、前記レジスト層を除去する工程とを備えることを特徴とする。
これにより、絶縁層上の半導体層に膜厚差を形成することが可能となり、ドレイン層側の半導体層の膜厚およびソース層側の半導体層の膜厚を異ならせることが可能として、電界効果型トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧を向上させることができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート電極下のボディ領域と前記ドレイン層との間に配置された電界緩和領域を前記半導体層に形成する工程をさらに備えることを特徴とする。
これにより、しきい値電圧に影響を与えることなく、ドレイン側の電界を緩和することが可能となり、電界効果型トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧を向上させることができる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記電界緩和領域を前記半導体層に形成する工程は、前記ゲート電極をマスクとして前記半導体層にイオン注入を行うことにより、前記ドレイン層の不純物濃度よりも薄い不純物拡散層を形成する工程と、前記ゲート電極から前記ドレイン層側に向かって食み出すように配置されたレジスト層を、前記不純物拡散層が設けられた前記半導体層上に形成する工程と、前記ゲート電極および前記レジスト層をマスクとして前記半導体層にイオン注入を行うことにより、前記ソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００２０】
これにより、半導体層にイオン注入を行うことで、電界効果型トランジスタのボディ領域とドレイン層との間に電界緩和領域を形成することが可能となり、しきい値電圧に影響を与えることなく、ドレイン側の電界を緩和することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記電界緩和領域を前記半導体層に形成する工程は、濃度または注入エネルギーの異なるイオン注入を複数回行うことを特徴とする。
【００２１】
これにより、ボディ領域からドレイン層に向かって不純物濃度を徐々に増加させることが可能となり、ドレイン側の電界を効果的に緩和することを可能として、ドレイン耐圧をより一層向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１〜図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１上には絶縁層２が形成され、絶縁層２上には単結晶半導体層３が形成されている。なお、半導体基板１および単結晶半導体層３の材質としては、例えば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、絶縁層２としては、例えば、酸化膜を用いることができる。また、絶縁層２上に半導体層３が形成された半導体基板１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１以外にも、サファイア基板またはガラス基板などを用いるようにしてもよい。
【００２３】
次に、図１（ｂ）に示すように、単結晶半導体層３の一部を覆うように配置された酸化防止膜４を形成する。なお、酸化防止膜４としては、例えば、シリコン窒化膜を用いることができる。
次に、図１（ｃ）に示すように、酸化防止膜４をマスクとして単結晶半導体層３の一部の熱酸化を行うことにより、単結晶半導体層３上に酸化層５を形成する。そして、図１（ｄ）に示すように、単結晶半導体層３上の酸化防止膜４および酸化層５を除去する。
【００２４】
ここで、酸化防止膜４をマスクとして単結晶半導体層３の一部の熱酸化を行うことにより、単結晶半導体層３が露出された領域では、酸化防止膜４で覆われた領域に比べて、単結晶半導体層３の熱酸化をより多く進行させることを可能として、単結晶半導体層３の膜厚を薄くすることができる。このため、単結晶半導体層３の膜厚Ｗ１が薄い薄膜領域Ｒ１および単結晶半導体層３の膜厚Ｗ２が厚い厚膜領域Ｒ２を形成することが可能となるとともに、薄膜領域Ｒ１と厚膜領域Ｒ２を滑らかに接続する傾斜面３ａを半導体層３に形成することができる。
【００２５】
次に、図２（ａ）に示すように、しきい値を調整するためのイオン注入を半導体層３に対して行う。そして、例えば、単結晶半導体層３の熱酸化などの方法により単結晶半導体層３上にゲート絶縁膜６を形成する。そして、例えば、ＣＶＤなどの方法によりゲート絶縁膜６上に多結晶シリコン膜を堆積し、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、ゲート絶縁膜６上にゲート電極７を形成する。
【００２６】
ここで、ゲート絶縁膜６上にゲート電極７を形成する場合、ゲート電極７の一端が薄膜領域Ｒ１にかかるとともに、ゲート電極７の他端が厚膜領域Ｒ２にかかるようにして、ゲート電極７を傾斜面３ａ上に配置することができる。
次に、図２（ｂ）に示すように、ゲート電極７をマスクとして、Ａｓ、ＰまたはＢなどの不純物を単結晶半導体層３にイオン注入することにより、ゲート電極７の両側にそれぞれ配置された電界緩和層８ａ、８ｂを単結晶半導体層３に形成する。なお、電界緩和層８ａ、８ｂの不純物濃度は、図２（ｃ）のドレイン層１０ｂの不純物濃度よりも低くすることができる。
【００２７】
次に、図２（ｃ）に示すように、フォトリソグラフィー技術を用いることにより、ゲート電極７からドレイン層１０ｂ側に向かって規定量だけ食み出すように配置されたレジスト層９を単結晶半導体層３上に形成する。そして、ゲート電極７およびレジスト層９をマスクとして、Ａｓ、ＰまたはＢなどの不純物を単結晶半導体層３にイオン注入することにより、単結晶半導体層３の薄膜領域Ｒ１側にソース層１０ａを形成するとともに、ゲート電極７との間に電界緩和層８ｂを介在させて配置されたドレイン層１０ｂを単結晶半導体層３の厚膜領域Ｒ２側に形成する。そして、図２（ｄ）に示すように、レジスト層９を除去し、ソース層１０ａおよびドレイン層１０ｂに導入された不純物の活性化アニールを行う。
【００２８】
ここで、単結晶半導体層３の薄膜領域Ｒ１側にソース層１０ａを形成するとともに、単結晶半導体層３の厚膜領域Ｒ２側にドレイン層１０ｂを形成することにより、ドレイン層側１０ｂの半導体層３の膜厚およびソース層１０ａ側の半導体層３の膜厚を互いに異ならせることが可能となり、しきい値電圧およびドレイン耐圧を個別に調整することが可能となる。このため、しきい値電圧の上昇を抑制しつつ、ドレイン誘起電位障壁低下を防止することが可能となり、電界効果型トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧を向上させることができる。
【００２９】
また、ゲート電極７下のボディ領域とドレイン層１０ｂとの間に電界緩和層８ｂを形成することにより、しきい値電圧に影響を与えることなく、ドレイン層１０ｂ側の電界を緩和することが可能となり、ドレイン耐圧を向上させることができる。
また、半導体層３の薄膜領域Ｒ１の膜厚Ｗ１は、ソース層１０ａの近傍のボディ領域が完全空乏モードで動作するように設定するようにしてもよい。これにより、ソース接合容量を低減することが可能となり、ドレイン耐圧の低下を抑止しつつ、電界効果型トランジスタの高速化を図ることが可能となる。
【００３０】
また、半導体層３の厚膜領域Ｒ２の膜厚Ｗ２は、半導体層３の薄膜領域Ｒ１の膜厚Ｗ１の２倍以上であることが好ましい。これにより、ソース層１０ａの近傍のボディ領域を完全空乏モードで動作させるために、ソース層１０ａ側の半導体層３の膜厚Ｗ１を薄膜化した場合においても、必要なドレイン耐圧を確保できるように、ドレイン層１０ｂ側の半導体層３の膜厚Ｗ２を設定することが可能となる。
【００３１】
次に、図３（ａ）に示すように、ＣＶＤなどの方法により、ソース層１０ａおよびドレイン層１０ｂが形成された単結晶半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極７の側壁にサイドウォール１１ａ、１１ｂをそれぞれ形成する。そして、ＣＶＤなどの方法によりシリコン酸化膜１２を堆積し、フォトリソグラフィー技術により電界緩和層８ｂ上を覆うようにパターニングされたレジスト層１３を形成する。
【００３２】
次に、図３（ｂ）に示すように、レジスト層１３をマスクとしてシリコン酸化膜１２をエッチングすることにより、ソース層１０ａを露出させるとともに、電界緩和層８ｂが覆われるようにしてドレイン層１０ｂおよびゲート電極７の一部を露出させる。
次に、図３（ｃ）に示すように、スパッタリングなどの方法により、シリコン酸化膜１２が形成された単結晶半導体層３上に金属膜１４を形成する。なお、金属膜１４は単結晶半導体層３と反応して金属間化合物を形成可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。また、例えば、単結晶半導体層３がＳｉの場合、金属膜１４は単結晶半導体層３と反応してシリサイドを形成することができる。そして、金属膜１４が形成された単結晶半導体層３の熱処理を行い、金属膜１４と単結晶半導体層３とを反応させることにより、ソース層１０ａ、ドレイン層１０ｂおよびゲート電極７上に金属間化合物層１５ａ、１５ｂ、１５ｃをそれぞれ形成する。
【００３３】
次に、図３（ｄ）に示すように、ウェットエッチングにより、未反応の金属膜１４を除去する。
ここで、電界緩和層８ｂをシリコン酸化膜１２で覆ってから、金属膜１４を形成することにより、シリサイドなどの金属間化合物１５ａ、１５ｂ、１５ｃが電界緩和層８ｂに形成されることを防止することができ、ドレイン層１０ｂの低抵抗化を図りつつ、電界緩和層８ｂによる電界緩和効果を維持することが可能となる。
【００３４】
なお、上述した実施形態では、酸化防止膜４をマスクとした半導体層３の熱酸化により薄膜領域Ｒ１および厚膜領域Ｒ２を形成する方法について説明したが、半導体層３の選択エッチングにより薄膜領域Ｒ１および厚膜領域Ｒ２を半導体層３に形成するようにしてもよい。
図４は、本発明の第１実施形態に係る半導体装置のドレイン耐圧特性（ゲート電圧Ｖｇをパラメータとした場合のソース−ドレイン間電圧Ｖｄｓとソース−ドレイン間電流Ｉｄｓとの関係）を従来例と比較して示す図である。
【００３５】
図４（ａ）において、ソース層およびドレイン層が形成された半導体層の膜厚が同一の場合、電界効果型トランジスタの低電圧動作を可能とするため、半導体層の膜厚を薄くすると、ドレイン耐圧が劣化することが判る。
一方、図２に示すように、ドレイン層側１０ｂの半導体層３の膜厚およびソース層１０ａ側の半導体層３の膜厚を異ならせることにより、ソース層１０ａ側の半導体層３の膜厚を薄くしたまま、ドレイン層側１０ｂの半導体層３の膜厚を厚くすることが可能となる。このため、図４（ｂ）に示すように、電界効果型トランジスタの低電圧動作に支障を与えることなく、ドレイン耐圧を向上させることができる。
【００３６】
図５は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図５において、半導体基板２１上には絶縁層２２が形成され、絶縁層２２上には単結晶半導体層２３が形成されている。ここで、単結晶半導体層２３には、膜厚の異なる領域が形成されとともに、膜厚の異なる領域間には傾斜面２３ａが形成されている。
そして、ゲート電極２５の一端が単結晶半導体層２３の薄膜領域にかかるとともに、ゲート電極２５の他端が単結晶半導体層２３の厚膜領域にかかるようにして、ゲート絶縁膜２４を介してゲート電極２５が傾斜面２３ａ上に配置されている。そして、単結晶半導体層２３の薄膜領域側にソース層２７ａが配置されるとともに、単結晶半導体層２３の厚膜領域側にドレイン層２７ｂが配置されている。
【００３７】
そして、ゲート電極２５下のボディ領域とドレイン層２７ｂとの間には、電界緩和層２６ａ〜２６ｃが形成されている。ここで、電界緩和層２６ａ〜２６ｃは、ドレイン層２７ｂの不純物濃度よりも薄い不純物拡散層から構成することができる。そして、電界緩和層２６ａ〜２６ｃは、単結晶半導体層２３の層方向にずらして配置され、ゲート電極２５下のボディ領域からドレイン層２７ｂに向かって不純物濃度を高くすることができる。なお、不純物濃度の異なる電界緩和層２６ａ〜２６ｃをずらして配置する場合、イオン注入用のレジストマスクを付け直してイオン注入を繰り返すことができる。
【００３８】
これにより、しきい値電圧に影響を与えることなく、ドレイン層２７ｂ側の電界を効果的に緩和することが可能となり、電界効果型トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧を向上させることができる。
なお、上述した実施形態では、電界緩和層２６ａ〜２６ｃを形成するためにイオン注入を３段階に分けて行う方法について説明したが、イオン注入を２段階または４段階以上に分けるようにしてもよい。
【００３９】
図６は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
図６において、半導体基板３１上には絶縁層３２が形成され、絶縁層３２上には単結晶半導体層３３が形成されている。ここで、単結晶半導体層３３には、膜厚の異なる領域が形成されとともに、膜厚の異なる領域間には傾斜面３３ａが形成されている。
そして、ゲート電極３５の一端が単結晶半導体層３３の薄膜領域にかかるとともに、ゲート電極３５の他端が単結晶半導体層３３の厚膜領域にかかるようにして、ゲート絶縁膜３４を介してゲート電極３５が傾斜面３３ａ上に配置されている。そして、単結晶半導体層３３の薄膜領域側にソース層３７ａが配置されるとともに、単結晶半導体層３３の厚膜領域側にドレイン層３７ｂが配置されている。
【００４０】
そして、ゲート電極３５下のボディ領域とドレイン層３７ｂとの間には、電界緩和層３６ａ〜３６ｃが形成されている。ここで、電界緩和層３６ａ〜３６ｃは、ドレイン層３７ｂの不純物濃度よりも薄い不純物拡散層から構成することができる。そして、電界緩和層３６ａ〜３６ｃは、単結晶半導体層２３の深さ方向にずらして配置され、電界緩和層３６ａ〜３６ｃの形成位置が浅くなるに従って不純物濃度を高くすることができる。
【００４１】
例えば、ｎチャネルトランジスタの場合、不純物としてリンＰを用いることができ、電界緩和層３６ａを形成するための条件として、注入エネルギー４０ｋｅＶ、不純物濃度５Ｅ１２ｃｍ-3、電界緩和層３６ｂを形成するための条件として、注入エネルギー３０ｋｅＶ、不純物濃度８Ｅ１２ｃｍ-3、電界緩和層３６ｃを形成するための条件として、注入エネルギー２０ｋｅＶ、不純物濃度１Ｅ１３ｃｍ-3とすることができる。
【００４２】
これにより、しきい値電圧に影響を与えることなく、ドレイン層３７ｂ側の電界を緩和することが可能となるとともに、イオン注入用のレジストマスクを付け直すことなく、電界緩和層３６ａ〜３６ｃを形成することができる。このため、電界効果型トランジスタの低電圧駆動を可能としつつ、ドレイン耐圧を向上させることが可能となるとともに、電界緩和層３６ａ〜３６ｃを形成する際の工程増を抑制することができる。
【００４３】
なお、上述した実施形態では、電界緩和層３６ａ〜３６ｃを形成するためにイオン注入を３段階に分けて行う方法について説明したが、イオン注入を２段階または４段階以上に分けるようにしてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の半導体装置のドレイン耐圧特性を従来例と比較して示す図。
【図５】本発明の第２実施形態に係る半導体装置の概略構成を示す断面図。
【図６】本発明の第３実施形態に係る半導体装置の概略構成を示す断面図。
【符号の説明】
【００４５】
１、２１、３１  半導体基板、２、２２、３２  絶縁層、３、２３、３３  単結晶半導体層、４  酸化防止膜、５  酸化層、３ａ２３ａ、３３ａ  傾斜面、６、２４、３４  ゲート絶縁膜、７、２５、３５  ゲート電極、８ａ、８ｂ、２６ａ、２６ｂ、２６ｃ、３６ａ、３６ｂ、３６ｃ  電界緩和層、９、１３  レジスト層、１０ａ、２７ａ、３７ａ  ソース層、１０ｂ、２７ｂ、３７ｂ  ドレイン層、１１ａ、１１ｂ  サイドウォールスペーサ、１２  シリコン酸化膜、１４  金属膜、１５ａ、１５ｂ、１５ｃ  金属間化合物層、  Ｒ１  薄膜領域、Ｒ２  厚膜領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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