(57)【要約】【課題】  導通・開放される２組の出力回路を有し、その導通・開放の順序が予め設定される半導体リレーを簡易な構成にて提供すること。【解決手段】  本発明の半導体リレー１は、入力端子１ａ，１ｂ間に接続される発光素子２と、フォトダイオードアレイ３と、充放電制御回路４と、第１の出力端子１ｃ，１ｄ間に接続される第１の出力用ＭＯＳＦＥＴ５と、第２の出力端子１ｅ，１ｆ間に接続される第２の出力用ＭＯＳＦＥＴ６と、第１の出力用ＭＯＳＦＥＴ５のゲートと第２の出力用ＭＯＳＦＥＴ６のゲートとを充電させる順序を制御する充電順序制御回路７と、第１の出力用ＭＯＳＦＥＴ５のゲート電荷と第２の出力用ＭＯＳＦＥＴ６のゲート電荷とを放電させる順序を制御する放電順序制御回路８と、を有しているものであって、発光素子２、フォトダイオードアレイ３、及び充放電制御回路４を、共通化してあることを特徴としている。【選択図】図１
2005057025.tif 000002
【特許請求の範囲】
【請求項１】
入力端子間に接続されて、この入力端子間に入力される入力信号に応じて光信号を発生させる発光素子と、発光素子からの光を受光して光起電力を発生させるフォトダイオードアレイと、フォトダイオードアレイと並列に接続されて、フォトダイオードアレイによる光起電力の発生時に高インピーダンス状態となり光起電力の消失時に低インピーダンス状態となる充放電制御回路と、第１の出力端子間に接続される第１の出力用ＭＯＳＦＥＴと、第２の出力端子間に接続される第２の出力用ＭＯＳＦＥＴと、第１の出力用ＭＯＳＦＥＴのゲートと第２の出力用ＭＯＳＦＥＴのゲートとを充電させる順序を制御する充電順序制御回路と、第１の出力用ＭＯＳＦＥＴのゲート電荷と第２の出力用ＭＯＳＦＥＴのゲート電荷とを放電させる順序を制御する放電順序制御回路と、を有してなる半導体リレーであって、
前記発光素子、前記フォトダイオードアレイ、及び前記充放電制御回路は、前記第１の出力用ＭＯＳＦＥＴ及び前記第２の出力用ＭＯＳＦＥＴの駆動を共通に行なう単一のものにて構成し、
前記充電順序制御回路は、前記第２の出力用ＭＯＳＦＥＴのゲートの充電経路に接続されるものであって、前記第１の出力用ＭＯＳＦＥＴよりしきい値が大きいＭＯＳＦＥＴにて構成し、
前記放電順序制御回路は、出力用ＭＯＳＦＥＴのゲート電荷の放電時間を遅延させるものであって、前記第２の出力用ＭＯＳＦＥＴのゲート電荷の放電経路に接続したことを特徴とする半導体リレー。
【請求項２】
前記充電順序制御回路を構成するＭＯＳＦＥＴは、Ｐチャネル・エンハンスメント型のものにて構成したことを特徴とする請求項１記載の半導体リレー。
【請求項３】
請求項１記載の放電順序制御回路は、前記第１の出力用ＭＯＳＦＥＴのゲート電荷の放電経路に接続したことを特徴とする請求項１記載の半導体リレー。
【請求項４】
前記第１の出力用ＭＯＳＦＥＴは、Ｎチャネル・ディプレッション型のＭＯＳＦＥＴにて構成し、前記第２の出力用ＭＯＳＦＥＴは、Ｎチャネル・エンハンスメント型のＭＯＳＦＥＴにて構成したことを特徴とする請求項３記載の半導体リレー。
【請求項５】
前記第１の出力用ＭＯＳＦＥＴは、Ｎチャネル・エンハンスメント型のＭＯＳＦＥＴにて構成し、前記第２の出力用ＭＯＳＦＥＴは、Ｎチャネル・ディプレッション型のＭＯＳＦＥＴにて構成したことを特徴とする請求項３記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導通・開放される２組の出力回路を有するものであって、その導通・開放の順序が予め設定される半導体リレーに関するものである。
【背景技術】
【０００２】
従来、この種の半導体リレーとして、例えば図８に示すようなものがある（例えば、特許文献１参照。）。同図は、従来の半導体リレー１００の回路図である。
【０００３】
この半導体リレー１００は、導通・開放される２組の出力回路を有し、その導通・開放の順序が予め設定されているものであって、第１の半導体リレー部１０１及び第２の半導体リレー部１０２を備えている。
【０００４】
第１の半導体リレー部１０１は、入力端子１００ａ，１００ｂ間に接続される発光素子２１と、フォトダイオードアレイ３１と、Ｎチャネル・ディプレッション型のＭＯＳＦＥＴ４１ａ及び抵抗４１ｂよりなる充放電制御回路４１と、Ｎチャネル・ディプレッション型のＭＯＳＦＥＴ９１ａ及び抵抗９１ｂよりなる充放電順序制御回路９１と、第１の出力端子１００ｃ，１００ｄ間に接続されるＮチャネル・エンハンスメント型の第１の出力用ＭＯＳＦＥＴ５と、を備えている。
【０００５】
第２の半導体リレー部１０２は、入力端子１００ａ，１００ｂ間に接続される発光素子２２と、フォトダイオードアレイ３２と、Ｎチャネル・ディプレッション型のＭＯＳＦＥＴ４２ａ及び抵抗４２ｂよりなる充放電制御回路４２と、Ｎチャネル・ディプレッション型のＭＯＳＦＥＴ９２ａ及び抵抗９２ｂよりなる充放電順序制御回路９２と、第２の出力端子１００ｅ，１００ｆ間に接続されるＮチャネル・ディプレッション型の第２の出力用ＭＯＳＦＥＴ６１と、を備えている。
【０００６】
かかる半導体リレー１００は、入力端子１００ａ，１００ｂ間に入力信号を入力すると、フォトダイオードアレイ３１が発生させる光起電力によりＭＯＳＦＥＴ９１ａがオンするため、ＭＯＳＦＥＴ９１ａを介して第１の出力用ＭＯＳＦＥＴ５のゲートが速やかに充電されるのに対し、フォトダイオードアレイ３２が光起電力を発生させてもＭＯＳＦＥＴ９２ａがオフしているため、第２の出力用ＭＯＳＦＥＴ６１のゲートは抵抗９２ｂを介して緩やかに充電されるので、第１の出力端子１００ｃ，１００ｄ間が高インピーダンス状態から低インピーダンス状態になって導通した後、第２の出力端子１００ｅ，１００ｆ間が低インピーダンス状態から高インピーダンス状態になって開放する。
【０００７】
また、半導体リレー１００は、入力端子１００ａ，１００ｂ間に入力していた入力信号を停止させると、第２の出力用ＭＯＳＦＥＴ６１のゲート電荷がＭＯＳＦＥＴ９２ａを介して速やかに放電されるのに対し、第１の出力用ＭＯＳＦＥＴ５のゲート電荷は抵抗９１ｂを介して緩やかに放電されるので、第２の出力端子１００ｅ，１００ｆ間が高インピーダンス状態から低インピーダンス状態になって導通した後、第１の出力端子１００ｃ，１００ｄ間が低インピーダンス状態から高インピーダンス状態になって開放する。
【０００８】
かくして、半導体リレー１００は、導通・開放される２組の出力回路（第１の出力端子１００ｃ，１００ｄ、及び第２の出力端子１００ｅ，１００ｆ）を有し、その導通・開放の順序が予め設定されるものとなっている。
【特許文献１】特開平１０−３０８５２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記半導体リレー１００は、入力端子１００ａ，１００ｂ間に２つの発光素子２１，２２が接続され、これらの発光素子２１，２２からの光をそれぞれ受光して光起電力を発生させる２つのフォトダイオードアレイ３１，３２を備え、さらに、第１の出力用ＭＯＳＦＥＴ５及び第２の出力用ＭＯＳＦＥＴ６１の充放電をそれぞれ制御する２つの充放電順序制御回路９１，９２を備えており、半導体素子の数量が多いものとなっていた。これにより、従来の半導体リレー１００は、小型化が図りにくいものにもなっていた。
【００１０】
本発明は、上記事由に鑑みてなしたもので、その目的とするところは、導通・開放される２組の出力回路を有し、その導通・開放の順序が予め設定される半導体リレーを簡易な構成にて提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の半導体リレーは、入力端子間に接続されて、この入力端子間に入力される入力信号に応じて光信号を発生させる発光素子と、発光素子からの光を受光して光起電力を発生させるフォトダイオードアレイと、フォトダイオードアレイと並列に接続されて、フォトダイオードアレイによる光起電力の発生時に高インピーダンス状態となり光起電力の消失時に低インピーダンス状態となる充放電制御回路と、第１の出力端子間に接続される第１の出力用ＭＯＳＦＥＴと、第２の出力端子間に接続される第２の出力用ＭＯＳＦＥＴと、第１の出力用ＭＯＳＦＥＴのゲートと第２の出力用ＭＯＳＦＥＴのゲートとを充電させる順序を制御する充電順序制御回路と、第１の出力用ＭＯＳＦＥＴのゲート電荷と第２の出力用ＭＯＳＦＥＴのゲート電荷とを放電させる順序を制御する放電順序制御回路と、を有してなる半導体リレーであって、前記発光素子、前記フォトダイオードアレイ、及び前記充放電制御回路は、前記第１の出力用ＭＯＳＦＥＴ及び前記第２の出力用ＭＯＳＦＥＴの駆動を共通に行なう単一のものにて構成し、前記充電順序制御回路は、前記第２の出力用ＭＯＳＦＥＴのゲートの充電経路に接続されるものであって、前記第１の出力用ＭＯＳＦＥＴよりしきい値が大きいＭＯＳＦＥＴにて構成し、前記放電順序制御回路は、出力用ＭＯＳＦＥＴのゲート電荷の放電時間を遅延させるものであって、前記第２の出力用ＭＯＳＦＥＴのゲート電荷の放電経路に接続したことを特徴としている。
【発明の効果】
【００１２】
本発明の半導体リレーは、発光素子、フォトダイオードアレイ、及び充放電制御回路を単一のものにて構成してあるので、半導体素子の数量が少ないものとなり、以って、導通・開放される２組の出力回路を有するものであって、その導通・開放の順序が予め設定される半導体リレーを簡易な構成にて提供させられるものとなる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態について、図面に基いて詳細に説明する。なお、従来の技術において説明したものと基本的機能が実質的に同様の部分には同一の符号を付してある。
【００１４】
本発明に係る半導体リレーの第１の実施の形態に係る回路図を図１に示す。この半導体リレー１は、導通・開放される２組の出力回路（第１の出力端子１ｃ，１ｄ及び第２の出力端子１ｅ，１ｆ）を有し、その導通・開放の順序が予め設定されているものであって、次のように構成してある。
【００１５】
半導体リレー１は、入力端子１ａ，１ｂ間に接続されて、この入力端子１ａ，１ｂ間に入力される入力信号に応じて光信号を発生させる発光素子２と、発光素子２からの光を受光して光起電力を発生させるフォトダイオードアレイ３と、フォトダイオードアレイ３と並列に接続されて、フォトダイオードアレイ３による光起電力の発生時に高インピーダンス状態となり光起電力の消失時に低インピーダンス状態となる充放電制御回路４と、第１の出力端子１ｃ，１ｄ間に接続される第１の出力用ＭＯＳＦＥＴ５と、第２の出力端子１ｅ，１ｆ間に接続される第２の出力用ＭＯＳＦＥＴ６と、第１の出力用ＭＯＳＦＥＴ５のゲートと第２の出力用ＭＯＳＦＥＴ６のゲートとを充電させる順序を制御する充電順序制御回路７と、第１の出力用ＭＯＳＦＥＴ５のゲート電荷と第２の出力用ＭＯＳＦＥＴ６のゲート電荷とを放電させる順序を制御する放電順序制御回路８と、を有している。
【００１６】
これにより、この半導体リレー１は、発光素子２、フォトダイオードアレイ３、及び充放電制御回路４を、共通化することができ、以って回路素子の数量の低減が図られるものとなる。
【００１７】
具体的には、充放電制御回路４は、フォトダイオードアレイ３による光起電力の発生時に高インピーダンス状態となり光起電力の消失時に低インピーダンス状態となるものであって、Ｎチャネル・ディプレッション型のＭＯＳＦＥＴ４ａと、Ｎチャネル・エンハンスメント型のＭＯＳＦＥＴ４ｂと、抵抗４ｃと、を有している。そして、充放電制御回路４は、ＭＯＳＦＥＴ４ａのソースとＭＯＳＦＥＴ４ｂのドレイン及びゲートとの間を接続し、ＭＯＳＦＥＴ４ａのゲートとＭＯＳＦＥＴ４ｂのソースとの間を接続し、ＭＯＳＦＥＴ４ａのソースとＭＯＳＦＥＴ４ａのゲートとの間に抵抗４ｃを接続して構成してある。さらに、充放電制御回路４は、ＭＯＳＦＥＴ４ａのドレインをフォトダイオードアレイ３のアノードに接続し、ＭＯＳＦＥＴ４ａのゲートをフォトダイオードアレイ３のカソードに接続することにより、フォトダイオードアレイ３と並列に接続してある。
【００１８】
第１の出力用ＭＯＳＦＥＴ５は、第１の出力端子１ｃ，１ｄ間に接続されて第１の出力端子１ｃ，１ｄ間を導通・開放させる出力用半導体素子であって、Ｎチャネル・エンハンスメント型のものにて構成してある。そして、第１の出力用ＭＯＳＦＥＴ５のドレインを、第１の出力端子１ｃに接続し、第１の出力用ＭＯＳＦＥＴ５のソースを、第１の出力端子１ｄ、ＭＯＳＦＥＴ４ａのソース、及び後述するＭＯＳＦＥＴ７ａのソースに接続し、第１の出力用ＭＯＳＦＥＴ５のゲートを、フォトダイオードアレイ３のアノード、ＭＯＳＦＥＴ４ａのドレイン、後述するＭＯＳＦＥＴ７ａのゲート、及び後述する放電順序制御回路８の一端（後述するＭＯＳＦＥＴ８ａのソース、及び後述する抵抗８ｂの一端）に接続してある。
【００１９】
第２の出力用ＭＯＳＦＥＴ６は、第２の出力端子１ｅ，１ｆ間に接続されて第２の出力端子１ｅ，１ｆ間を導通・開放させる出力用半導体素子であって、Ｎチャネル・エンハンスメント型のものにて構成してある。そして、第２の出力用ＭＯＳＦＥＴ６のドレインを、第１の出力端子１ｅに接続し、第２の出力用ＭＯＳＦＥＴ６のソースを、第２の出力端子１ｆ、及び後述するＭＯＳＦＥＴ７ａのドレインに接続し、第２の出力用ＭＯＳＦＥＴ６のゲートを、後述する放電順序制御回路８の他端（後述するＭＯＳＦＥＴ８ａのドレイン及びソース、及び後述する抵抗８ｂの他端）に接続してある。
【００２０】
充電順序制御回路７は、第２の出力用ＭＯＳＦＥＴ６のゲートの充電経路に接続されるものであって、第１の出力用ＭＯＳＦＥＴ５よりしきい値が大きいＮチャネル・エンハンスメント型のＭＯＳＦＥＴ７ａにて構成してある。そして、ＭＯＳＦＥＴ７ａのドレインを、第２の出力端子１ｆ、及び第２の出力用ＭＯＳＦＥＴ６のソースに接続し、ＭＯＳＦＥＴ７ａのソースを、第１の出力端子１ｄ、第１の出力用ＭＯＳＦＥＴ５のソース、及びＭＯＳＦＥＴ４ａのソースに接続し、ＭＯＳＦＥＴ７ａのゲートを、フォトダイオードアレイ３のアノード、ＭＯＳＦＥＴ４ａのドレイン、及び後述する放電順序制御回路８の一端（後述するＭＯＳＦＥＴ８ａのソース、及び後述する抵抗８ｂの一端）に接続してある。
【００２１】
放電順序制御回路８は、出力用ＭＯＳＦＥＴのゲート電荷の放電開始から放電完了までの時間を遅くさせるものであって、第２の出力用ＭＯＳＦＥＴ６のゲート電荷の放電経路に接続してある。放電順序制御回路８は、第２の出力用ＭＯＳＦＥＴ６のしきい値よりしきい値が大きいＮチャネル・エンハンスメント型のＭＯＳＦＥＴ８ａと、抵抗４ｃの抵抗値と略等しい抵抗値をもつ抵抗８ｂと、を有している。そして、ＭＯＳＦＥＴ８ａのドレインとゲートとの間を接続すると共に、ＭＯＳＦＥＴ８ａのドレインとソースとの間に抵抗８ｂを接続して構成してある。この放電順序制御回路８は、一端（抵抗８ｂの一端、及びＭＯＳＦＥＴ８ａのソース）が、フォトダイオードアレイ３のアノード、ＭＯＳＦＥＴ４ａのドレイン、第１の出力用ＭＯＳＦＥＴ５のゲート、及びＭＯＳＦＥＴ７ａのゲートに接続され、他端（抵抗８ｂの他端、及びＭＯＳＦＥＴ８ａのドレイン及びゲート）が、第２の出力用ＭＯＳＦＥＴ６のゲートに接続されて、第２の出力用ＭＯＳＦＥＴ６のゲート電荷の放電経路に接続される。
【００２２】
次に、この半導体リレー１の動作について、図１及び図２（ａ）に基いて説明する。なお、図２（ａ）は、半導体リレー１の動作のタイミングを示すタイムチャートである。
【００２３】
まず、図２（ａ）に示すように、時刻ｔ０で入力端子１ａ，１ｂ間に入力信号を入力すると、発光素子２がこの入力信号に応じて光信号を発生させて、この光を受光したフォトダイオードアレイ３が光起電力を発生させる。この光起電力による光電流は、ＭＯＳＦＥＴ４ａ及び抵抗４ｃを流れて抵抗４ｃの両端に電位差を生じさせるので、やがてＭＯＳＦＥＴ４ａのドレイン・ソース間が高インピーダンス状態となる。これにより、第１の出力用ＭＯＳＦＥＴ５のゲート及びＭＯＳＦＥＴ７ａのゲートの充電が開始される。前述したとおり、ＭＯＳＦＥＴ７ａのしきい値は第１の出力用ＭＯＳＦＥＴ５のしきい値より大きい値にしてあるので、第１の出力用ＭＯＳＦＥＴ５が先に低インピーダンス状態になり、第１の出力端子１ｃ，１ｄ間が導通する（時刻ｔ１）。その後、ＭＯＳＦＥＴ７ａが低インピーダンス状態になると、第２の出力用ＭＯＳＦＥＴ６のゲートの充電が開始され、やがて第２の出力用ＭＯＳＦＥＴ６が低インピーダンス状態になり、第２の出力端子１ｅ，１ｆ間が導通する（時刻ｔ２）。
【００２４】
次に、時刻ｔ３で、入力端子１ａ，１ｂ間に入力していた入力信号を停止させると、発光素子２が発生させていた光信号が止み、フォトダイオードアレイ３による光起電力が消失する。これにより、ＭＯＳＦＥＴ４ａのドレイン・ソース間が低インピーダンス状態となるので、第１の出力用ＭＯＳＦＥＴ５のゲート電荷及び第２の出力用ＭＯＳＦＥＴ６のゲート電荷の放電が開始される。このとき、第１の出力用ＭＯＳＦＥＴ５のゲート電荷は、ＭＯＳＦＥＴ４ａを介して速やかに放電される。一方、第２の出力用ＭＯＳＦＥＴ６のゲート電荷は、第２の出力用ＭＯＳＦＥＴ６のゲート電位がＭＯＳＦＥＴ８ａのしきい値を超えているときには、ＭＯＳＦＥＴ８ａを介して速やかに放電されるが、やがて第２の出力用ＭＯＳＦＥＴ６のゲート電位がＭＯＳＦＥＴ８ａのしきい値より低い値になると、抵抗８ｂを介して緩やかに放電される。これにより、第１の出力用ＭＯＳＦＥＴ５が高インピーダンス状態になって、第１の出力端子１ｃ，１ｄ間が開放（時刻ｔ４）した後、第２の出力用ＭＯＳＦＥＴ６が高インピーダンス状態になって、第２の出力端子１ｅ，１ｆ間が開放する（時刻ｔ５）。
【００２５】
よって、この半導体リレー１は、入力端子１ａ，１ｂ間に入力信号を入力したときには、第１の出力端子１ｃ，１ｄ間が導通した後に第２の出力端子１ｅ，１ｆ間が導通し、入力端子１ａ，１ｂ間に入力していた入力信号を停止させると、第１の出力端子１ｃ，１ｄ間が開放した後に第２の出力端子１ｅ，１ｆ間が開放するものとなる。
【００２６】
したがって、上記構成によれば、半導体リレー１は、発光素子２、フォトダイオードアレイ３、及び充放電制御回路４を単一のものにて構成してあるので半導体素子の数量が少ないものとなり、以って、導通・開放される２組の出力回路を有し、その導通・開放の順序が予め設定される半導体リレーを簡易な構成にて提供させられるものとなる。また、これにより、半導体リレー１は、小型化が図られるものとなる。
【００２７】
なお、第２の出力端子１ｅ，１ｆ間が開放する時刻ｔ５を、一層遅くしたい場合には、放電順序制御回路８を、ＭＯＳＦＥＴ８ａを使用しないで抵抗８ｂのみにより構成すればよい。この放電順序制御回路８の構成の相違による復帰時間の相違を比較したタイムチャートを、図２（ｂ）に示す。放電順序制御回路８を、抵抗８ｂのみにより構成した場合、第２の出力用ＭＯＳＦＥＴ６のゲート電荷は、抵抗８ｂを介して一層緩やかに放電されるので、第２の出力端子１ｅ，１ｆ間が開放する時刻は一層遅い時刻ｔ６となる。
【００２８】
したがって、上記構成によれば、半導体リレー１は、放電順序制御回路８等の構成を変更することにより、出力端子間が開放する時刻等を容易に調整し得るものとなる。
【００２９】
以上、本発明に係る半導体リレー１の第１の実施の形態を説明したが、本発明の構成は種々の変形が可能であり、以下に示す構成にしてもよい。
【００３０】
本発明に係る半導体リレーの第２の実施の形態に係る回路図を図３に示す。この半導体リレー１は、前述した第１の実施の形態における充電順序制御回路７を構成するＭＯＳＦＥＴを、第１の出力用ＭＯＳＦＥＴ５よりしきい値が大きいＰチャネル・エンハンスメント型のＭＯＳＦＥＴ７１ａにて構成したことを特徴とするものである。
【００３１】
詳しくは、半導体リレー１は、入力端子１ａ，１ｂ間に接続される発光素子２と、フォトダイオードアレイ３と、フォトダイオードアレイ３と並列に接続される充放電制御回路４と、第１の出力端子１ｃ，１ｄ間に接続されるＮチャネル・エンハンスメント型の第１の出力用ＭＯＳＦＥＴ５と、第２の出力端子１ｅ，１ｆ間に接続されるＮチャネル・エンハンスメント型の第２の出力用ＭＯＳＦＥＴ６と、Ｐチャネル・エンハンスメント型のＭＯＳＦＥＴ７１ａにて構成される充電順序制御回路７と、前述した第１の実施の形態のものと同じ構成の放電順序制御回路８と、を有している。そして、ＭＯＳＦＥＴ７１ａのドレインを、放電順序制御回路８の一端（抵抗８ｂの一端、及びＭＯＳＦＥＴ８ａのソース）に接続し、ＭＯＳＦＥＴ７１ａのソースを、フォトダイオードアレイ３のアノード、ＭＯＳＦＥＴ４ａのドレイン、及び第１の出力用ＭＯＳＦＥＴ５のゲートに接続し、ＭＯＳＦＥＴ７１ａのゲートを、ＭＯＳＦＥＴ４ａのソース、第１の出力用ＭＯＳＦＥＴ５のソース、第１の出力端子１ｄ、第２の出力用ＭＯＳＦＥＴ６のソース、及び第２の出力端子１ｆに接続してある。
【００３２】
次に、この半導体リレー１の動作について、図３、及び図２（ａ）に示すタイムチャートに基いて説明する。なお、この半導体リレー１は、前述した第１の実施の形態に係る半導体リレーと同様の動作のタイミングを示すものである。
【００３３】
まず、図２（ａ）に示すように、時刻ｔ０で入力端子１ａ，１ｂ間に入力信号を入力すると、第１の出力用ＭＯＳＦＥＴ５のゲートの充電が開始される。前述したとおり、ＭＯＳＦＥＴ７１ａのしきい値は第１の出力用ＭＯＳＦＥＴ５のしきい値より大きい値にしてあるので、第１の出力用ＭＯＳＦＥＴ５が先に低インピーダンス状態になり、第１の出力端子１ｃ，１ｄ間が導通する（時刻ｔ１）。その後、ＭＯＳＦＥＴ７１ａが低インピーダンス状態になると、第２の出力用ＭＯＳＦＥＴ６のゲートの充電が開始されて第２の出力端子１ｅ，１ｆ間が導通する（時刻ｔ２）。
【００３４】
次に、時刻ｔ３で、入力端子１ａ，１ｂ間に入力していた入力信号を停止させると、第１の出力用ＭＯＳＦＥＴ５のゲート電荷は速やかに放電され、第２の出力端子１ｅ，１ｆ間が開放する（時刻ｔ４）。一方、第１の出力用ＭＯＳＦＥＴ５のゲート電荷は、放電順序制御回路８を介して緩やかに放電されるので、第２の出力端子１ｅ，１ｆ間が開放した後、第１の出力端子１ｃ，１ｄ間が開放する（時刻ｔ５）。
【００３５】
したがって、上記構成によれば、入力端子１ａ，１ｂ間に入力信号を入力したときには、第１の出力端子１ｃ，１ｄ間が導通した後に第２の出力端子１ｅ，１ｆ間が導通し、入力端子１ａ，１ｂ間に入力していた入力信号を停止させると、第１の出力端子１ｃ，１ｄ間が開放した後に第２の出力端子１ｅ，１ｆ間が開放する半導体リレーを、簡易な構成にて提供させられるものとなる。
【００３６】
また、上記構成によれば、半導体リレー１は、第１の出力用ＭＯＳＦＥＴ５のソースと第２の出力用ＭＯＳＦＥＴ６のソースとの間、すなわち第１の出力端子１ｄと第２の出力端子１ｆとの間を接続して構成してあるので、前記両出力端子１ｄ，１ｆが同電位となる。これにより、この半導体リレー１は、例えば共通の出力電源に接続される複数の出力回路のスイッチングにも好適に使用し得るものとなる。
【００３７】
本発明に係る半導体リレーの第３の実施の形態に係る回路図を図４に示す。この半導体リレー１は、前述した第１の実施の形態における放電順序制御回路８を、第１の出力用ＭＯＳＦＥＴ５のゲート電荷の放電経路に接続したことを特徴とするものである。
【００３８】
詳しくは、半導体リレー１は、入力端子１ａ，１ｂ間に接続される発光素子２と、フォトダイオードアレイ３と、フォトダイオードアレイ３と並列に接続される充放電制御回路４と、第１の出力端子１ｃ，１ｄ間に接続されるＮチャネル・エンハンスメント型の第１の出力用ＭＯＳＦＥＴ５と、第２の出力端子１ｅ，１ｆ間に接続されるＮチャネル・エンハンスメント型の第２の出力用ＭＯＳＦＥＴ６と、Ｎチャネル・エンハンスメント型のＭＯＳＦＥＴ７ａにて構成される充電順序制御回路７と、前述した第１の実施の形態のものと同じ構成の放電順序制御回路８と、を有している。そして、放電順序制御回路８の一端（抵抗８ｂの一端、及びＭＯＳＦＥＴ８ａのソース）を、フォトダイオードアレイ３のアノード、ＭＯＳＦＥＴ４ａのドレイン、及び第２の出力用ＭＯＳＦＥＴ６のゲートに接続し、放電順序制御回路８の他端を、第１の出力用ＭＯＳＦＥＴ５のゲート、及びＭＯＳＦＥＴ７ａのゲートに接続してある。
【００３９】
次に、この半導体リレー１の動作について、図４、及び図７（ａ）に示すタイムチャートに基いて説明する。
【００４０】
まず、図７（ａ）に示すように、時刻ｔ０で入力端子１ａ，１ｂ間に入力信号を入力すると、フォトダイオードアレイ３が発生させる光起電力により、第１の出力用ＭＯＳＦＥＴ５のゲートの充電が開始され、第１の出力用ＭＯＳＦＥＴ５が先に低インピーダンス状態になって第１の出力端子１ｃ，１ｄ間が導通する（時刻ｔ１）。その後、ＭＯＳＦＥＴ７ａが低インピーダンス状態になると、第２の出力用ＭＯＳＦＥＴ６のゲートの充電が開始されて第２の出力端子１ｅ，１ｆ間が導通する（時刻ｔ２）。
【００４１】
次に、時刻ｔ３で、入力端子１ａ，１ｂ間に入力していた入力信号を停止させると、フォトダイオードアレイ３による光起電力が消失し、ＭＯＳＦＥＴ４ａのドレイン・ソース間が低インピーダンス状態となる。これにより、第２の出力用ＭＯＳＦＥＴ６のゲート電荷は速やかに放電されて第２の出力端子１ｅ，１ｆ間が開放する（時刻ｔ４）。一方、第１の出力用ＭＯＳＦＥＴ５のゲート電荷は、放電順序制御回路８を介して緩やかに放電されるので、第２の出力端子１ｅ，１ｆ間が開放した後、第１の出力端子１ｃ，１ｄ間が開放する（時刻ｔ５）。
【００４２】
したがって、上記構成によれば、入力端子１ａ，１ｂ間に入力信号を入力したときには第１の出力端子１ｃ，１ｄ間が導通した後に第２の出力端子１ｅ，１ｆ間が導通し、入力端子１ａ，１ｂ間に入力していた入力信号を停止させると、第２の出力端子１ｅ，１ｆ間が開放した後に第１の出力端子１ｃ，１ｄ間が開放する半導体リレーを、簡易な構成にて提供させられるものとなる。
【００４３】
本発明に係る半導体リレーの第４の実施の形態に係る回路図を図５に示す。この半導体リレー１は、前述した第３の実施の形態における第１の出力用ＭＯＳＦＥＴを、Ｎチャネル・ディプレッション型のＭＯＳＦＥＴ５１にて構成したことを特徴とするものである。
【００４４】
詳しくは、半導体リレー１は、入力端子１ａ，１ｂ間に接続される発光素子２と、フォトダイオードアレイ３と、フォトダイオードアレイ３と並列に接続される充放電制御回路４と、第１の出力端子１ｃ，１ｄ間に接続されるＮチャネル・ディプレッション型の第１の出力用ＭＯＳＦＥＴ５１と、第２の出力端子１ｅ，１ｆ間に接続されるＮチャネル・エンハンスメント型の第２の出力用ＭＯＳＦＥＴ６と、Ｎチャネル・エンハンスメント型のＭＯＳＦＥＴ７ａにて構成される充電順序制御回路７と、前述した第３の実施の形態のものと同じ構成の放電順序制御回路８と、を有している。そして、第１の出力用ＭＯＳＦＥＴ５１のドレインを、第１の出力端子１ｃに接続し、第１の出力用ＭＯＳＦＥＴ５１のソースを、放電順序制御回路８の他端（抵抗８ｂの他端、及びＭＯＳＦＥＴ８ａのドレイン及びゲート）、ＭＯＳＦＥＴ７ａのゲート、及び第１の出力端子１ｄに接続し、第１の出力用ＭＯＳＦＥＴ５１のゲートを、ＭＯＳＦＥＴ４ａのソース、及びＭＯＳＦＥＴ７ａのソースに接続してある。
【００４５】
次に、この半導体リレー１の動作について、図５、及び図７（ｂ）に示すタイムチャートに基いて説明する。
【００４６】
まず、図７（ｂ）に示すように、時刻ｔ０で入力端子１ａ，１ｂ間に入力信号を入力すると、フォトダイオードアレイ３が発生させる光起電力により、第１の出力用ＭＯＳＦＥＴ５１のゲートの充電が開始され（時刻ｔ１）、やがて第１の出力用ＭＯＳＦＥＴ５１が高インピーダンス状態になって第１の出力端子１ｃ，１ｄ間が開放する（時刻ｔ２）。その後、ＭＯＳＦＥＴ７ａが低インピーダンス状態になると、第２の出力用ＭＯＳＦＥＴ６のゲートの充電が開始され（時刻ｔ３）、やがて第２の出力用ＭＯＳＦＥＴ６が低インピーダンス状態になって第２の出力端子１ｅ，１ｆ間が導通する（時刻ｔ４）。
【００４７】
次に、時刻ｔ５で、入力端子１ａ，１ｂ間に入力していた入力信号を停止させると、フォトダイオードアレイ３による光起電力が消失し、ＭＯＳＦＥＴ４ａのドレイン・ソース間が低インピーダンス状態となる。これにより、第２の出力用ＭＯＳＦＥＴ６のゲート電荷の放電が開始され（時刻ｔ６）、第２の出力端子１ｅ，１ｆ間が開放する（時刻ｔ７）。その後、第１の出力用ＭＯＳＦＥＴ５１のゲート電荷の放電が開始され（時刻ｔ８）、やがて第１の出力用ＭＯＳＦＥＴ５１が高インピーダンス状態になって第１の出力端子１ｃ，１ｄ間が導通する（時刻ｔ９）。
【００４８】
したがって、上記構成によれば、単一の入力端子１ａ，１ｂ間に入力する入力信号に応じて、一方の出力端子間（例えば第１の出力端子１ｃ，１ｄ間）が導通状態であるときに、他方の出力端子間（例えば第２の出力端子１ｅ，１ｆ間）が開放状態となるものであって、しかも、動作・復帰の際に、両接点とも開放状態となるタイミングが存在する半導体リレーを、簡易な構成にて提供させられるものとなる。
【００４９】
本発明に係る半導体リレーの第５の実施の形態に係る回路図を図６に示す。この半導体リレー１は、前述した第３の実施の形態における第２の出力用ＭＯＳＦＥＴを、Ｎチャネル・ディプレッション型のＭＯＳＦＥＴ６１にて構成したことを特徴とするものである。
【００５０】
詳しくは、半導体リレー１は、入力端子１ａ，１ｂ間に接続される発光素子２と、フォトダイオードアレイ３と、フォトダイオードアレイ３と並列に接続される充放電制御回路４と、第１の出力端子１ｃ，１ｄ間に接続されるＮチャネル・エンハンスメント型の第１の出力用ＭＯＳＦＥＴ５と、第２の出力端子１ｅ，１ｆ間に接続されるＮチャネル・ディプレッション型のＭＯＳＦＥＴ６１と、Ｎチャネル・エンハンスメント型のＭＯＳＦＥＴ７ａにて構成される充電順序制御回路７と、前述した第３の実施の形態のものと同じ構成の放電順序制御回路８と、を有している。そして、第２の出力用ＭＯＳＦＥＴ６１のドレインを、第２の出力端子１ｅに接続し、第２の出力用ＭＯＳＦＥＴ６１のソースを、フォトダイオードアレイ３のアノード、ＭＯＳＦＥＴ４ａのドレイン、及び放電順序制御回路８の一端（抵抗８ｂの一端、及びＭＯＳＦＥＴ８ａのソース）に接続し、第２の出力用ＭＯＳＦＥＴ６１のゲートを、ＭＯＳＦＥＴ７ａのドレインに接続してある。
【００５１】
次に、この半導体リレー１の動作について、図６、及び図７（ｃ）に示すタイムチャートに基いて説明する。
【００５２】
まず、図７（ｃ）に示すように、時刻ｔ０で入力端子１ａ，１ｂ間に入力信号を入力すると、フォトダイオードアレイ３が発生させる光起電力により、第１の出力用ＭＯＳＦＥＴ５のゲートの充電が開始され（時刻ｔ１）、やがて第１の出力用ＭＯＳＦＥＴ５が低インピーダンス状態になって第１の出力端子１ｃ，１ｄ間が導通する（時刻ｔ２）。その後、ＭＯＳＦＥＴ７ａが低インピーダンス状態になると、第２の出力用ＭＯＳＦＥＴ６１のゲートの充電が開始され（時刻ｔ３）、やがて第２の出力用ＭＯＳＦＥＴ６１が高インピーダンス状態になって第２の出力端子１ｅ，１ｆ間が開放する（時刻ｔ４）。
【００５３】
次に、時刻ｔ５で、入力端子１ａ，１ｂ間に入力していた入力信号を停止させると、フォトダイオードアレイ３による光起電力が消失し、ＭＯＳＦＥＴ４ａのドレイン・ソース間が低インピーダンス状態となる。これにより、第２の出力用ＭＯＳＦＥＴ６１のゲート電荷の放電が開始され（時刻ｔ６）、第２の出力端子１ｅ，１ｆ間が導通する（時刻ｔ７）。その後、第１の出力用ＭＯＳＦＥＴ５のゲート電荷の放電が開始され（時刻ｔ８）、やがて第１の出力用ＭＯＳＦＥＴ５が低インピーダンス状態になって第１の出力端子１ｃ，１ｄ間が開放する（時刻ｔ９）。
【００５４】
したがって、上記構成によれば、単一の入力端子１ａ，１ｂ間に入力する入力信号に応じて、一方の出力端子間（例えば第２の出力端子１ｅ，１ｆ間）が導通状態であるときに、他方の出力端子間（例えば第１の出力端子１ｃ，１ｄ間）が開放状態となるものであって、しかも、動作・復帰の際に、両接点とも導通状態となるタイミングが存在する半導体リレーを、簡易な構成にて提供させられるものとなる。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る半導体リレーの第１の実施の形態を示す回路図である。
【図２】（ａ）同上の半導体リレーの動作のタイミングを示すタイムチャートである。          （ｂ）同上の半導体リレーにおいて、放電順序制御回路の構成の相違による復帰状態を比較したタイムチャートである。
【図３】本発明に係る半導体リレーの第２の実施の形態を示す回路図である。
【図４】本発明に係る半導体リレーの第３の実施の形態を示す回路図である。
【図５】本発明に係る半導体リレーの第４の実施の形態を示す回路図である。
【図６】本発明に係る半導体リレーの第５の実施の形態を示す回路図である。
【図７】（ａ）第３の実施の形態に係る半導体リレーの動作のタイミングを示すタイムチャートである。                                                                          （ｂ）第４の実施の形態に係る半導体リレーの動作のタイミングを示すタイムチャートである。                                                                          （ｃ）第５の実施の形態に係る半導体リレーの動作のタイミングを示すタイムチャートである。
【図８】従来の半導体リレーを示す回路図である。
【符号の説明】
【００５６】
１              半導体リレー
１ａ，１ｂ    入力端子
１ｃ，１ｄ    第１の出力端子
１ｅ，１ｆ    第２の出力端子
２              発光素子
３              フォトダイオードアレイ
４              充放電制御回路
５，５１        第１の出力用ＭＯＳＦＥＴ
６，６１        第２の出力用ＭＯＳＦＥＴ
７              充電順序制御回路
８              放電順序制御回路
【図１】
2005057025.tif 000003
【図２】
2005057025.tif 000004
【図３】
2005057025.tif 000005
【図４】
2005057025.tif 000006
【図５】
2005057025.tif 000007
【図６】
2005057025.tif 000008
【図７】
2005057025.tif 000009
【図８】
2005057025.tif 000010