(57)【要約】【課題】  深さが異なる二種類の微細な溝を半導体基板に精度良く形成することができる半導体装置の製造方法を提供すること。【解決手段】  ArF露光を用いた第１レジストパターン１０８を第２ハードマスク１０６上に形成する工程と、第１レジストパターン１０８をエッチングマスクとして第２ハードマスク１０６に第１、第２開口１０６ａ、１０６ｂを形成する工程と、各開口１０６ａ、１０６ｂ下の第１ハードマスク１０５に第３開口１０５ａと第４開口１０５ｂを形成する工程と、各開口１０５ａ、１０５ｂ下のSOI基板（半導体基板）１００にパーシャルトレンチ（第１溝）１０３ａとフルトレンチ（第２溝）用の溝１０３ｂを形成する工程と、第２レジストパターン１１１の第３窓１１１ａから露出する第４開口１０５ｂを通じて溝１０３ｂをエッチングしてフルトレンチ１０３ｃにする工程とを有する半導体装置の製造方法による。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体層の上に第１マスク層を形成する工程と、
前記第１マスク層の上に第２マスク層としてシリコン層を形成する工程と、
前記第２マスク層の上に第１フォトレジストを形成し、該第１フォトレジストをArFで露光した後、現像して、第１窓と第２窓とを有する第１レジストパターンにする工程と、
前記第１窓と前記第２窓を通じて前記第２マスク層をエッチングすることにより、前記第１窓の下の前記第２マスク層に第１開口を形成すると共に、前記第２窓の下の前記第２マスク層に第２開口を形成する工程と、
前記第１開口と前記第２開口を通じて前記第１マスク層をエッチングすることにより、前記第１開口の下の前記第１マスク層に第３開口を形成すると共に、前記第２開口の下の前記第１マスク層に第４開口を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第２マスク層をエッチングマスクとして使用しながら前記半導体層をエッチングすることにより、前記第３開口と前記第４開口のそれぞれの下の半導体層に第１溝と第２溝を形成する工程と、
前記第４開口が露出する第３窓を備え、且つ前記第１溝を覆う第２レジストパターンで前記第１マスク層を覆う工程と、
前記第３窓から露出する前記第４開口を通じて、前記第２溝の深さを前記第１溝の深さよりも深くエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体層上に第１マスク層を形成する工程と、
前記第１マスク層上に第２マスク層を形成する工程と、
前記第２マスク層上に第１フォトレジストを形成し、ArFを用いたフォトリソグラフィにより、第１窓と第２窓とを有する第１レジストパターンを形成する工程と、
前記第１窓と前記第２窓を通じて前記第２マスク層をエッチングし、前記第１窓の下の前記第２マスク層に第１開口を形成すると共に、前記第２窓の下の前記第２マスク層に第２開口を形成する工程と、
前記第１開口と前記第２開口を通じて前記第１マスク層をエッチングし、前記第１開口の下の前記第１マスク層に第３開口を形成すると共に、前記第２開口の下の前記第１マスク層に第４開口を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第２マスク層をエッチングマスクとして使用しながら前記半導体層をエッチングして、前記第３開口と前記第４開口のそれぞれの下の前記半導体層に、第１溝と第２溝とを形成する工程と、
第２フォトレジストを形成し、KrFを用いたフォトリソグラフィにより、前記第４開口が露出する第３窓を備え、且つ前記第１溝を覆う第２レジストパターンを形成する工程と、
前記第３窓から露出する前記第４開口を通じて、前記第２溝の深さを前記第１溝の深さよりも深くエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体層上に第１マスク層を形成する工程と、
前記第１マスク層上に第２マスク層を形成する工程と、
前記第２マスク層上に第１窓と第２窓とを有し、脂環式炭化水素含有重合体を含む第１レジストパターンを形成する工程と、
前記第１窓と前記第２窓を通じて前記第２マスク層をエッチングし、前記第１窓の下の前記第２マスク層に第１開口を形成すると共に、前記第２窓の下の前記第２マスク層に第２開口を形成する工程と、
前記第１開口と前記第２開口を通じて前記第１マスク層をエッチングし、前記第１開口の下の前記第１マスク層に第３開口を形成すると共に、前記第２開口の下の前記第１マスク層に第４開口を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第２マスク層をエッチングマスクとして使用しながら前記半導体層をエッチングして、前記第３開口と前記第４開口のそれぞれの下の前記半導体層に、第１溝と第２溝とを形成する工程と、
前記第１溝を覆い、前記第４開口が露出する第３窓を備え、芳香族環を含む第２レジストパターンを形成する工程と、
前記第３窓から露出する前記第４開口を通じて、前記第２溝の深さを前記第１溝の深さよりも深くエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第２レジストパターンの前記第３窓の大きさを、前記第１マスク層の前記第４開口よりも大きくすることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１溝を形成する工程において、前記第１マスク層がエッチングされて除去されることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第２レジストパターンで前記第１マスク層を覆う工程は、
前記第１溝と前記第２溝のそれぞれ中、及び及び前記第１マスク層の上に第２フォトレジストを塗布する工程と、
ArFよりも波長の長い光で前記第２フォトレジストを露光する工程と、
前記露光後の前記第２フォトレジストを現像して前記第２レジストパターンにする工程とを有することを特徴とする請求項１、３〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ArFよりも波長の長い光としてKrFを使用することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体層としてSOI基板のシリコン層を使用し、前記第１溝を形成する工程において、前記SOI基板のシリコン層の厚さよりも浅く前記第１溝を形成すると共に、前記第２溝の深さを深くする工程において、該第２溝を前記SOI基板の埋め込み絶縁層に至る深さにすることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記SOI基板の一部領域を前記第２溝で囲うと共に、前記第１溝により、前記一部領域を第１領域と第２領域に分けることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１溝と前記第２溝のそれぞれの中に素子分離絶縁層を形成する工程と、
前記素子分離絶縁層を形成した後、前記第１領域内の前記シリコン層上に、ゲート絶縁膜を介してトランジスタのゲート電極を形成する工程と、
前記ゲート電極の両側の前記シリコン層に不純物を導入して、前記トランジスタのソース／ドレインとなる第１、第２不純物拡散層を形成する工程とを有することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。より詳細には、本発明は、深さの異なる二種類の溝を半導体層に形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、LSI等の半導体装置は、シリコン基板を用いて作製されるのが一般的であるが、その素子特性を更に高めるため、SOI (Silicon on Insulator)基板を用いてLSIを作製することが盛んに研究されている。
【０００３】
SOI基板は、支持基板の上に埋め込み絶縁層とシリコン層とが順に形成された構造を有し、張り合わせ法やSIMOX (Separation by Implanted Oxygen)法等によって作製される。そして、このSOI基板にMOSトランジスタを形成する場合には、トランジスタ形成領域の周囲に、埋め込み絶縁層に至る深さのトレンチを形成し、このトレンチ内に素子分離絶縁層を埋め込む。これにより、素子分離絶縁層や埋め込み絶縁層によってトランジスタ形成領域が周囲と電気的に孤立するので、MOSトランジスタ（以下、SOI MOSトランジスタと言う）が優れた素子分離特性を示すようになる。
【０００４】
更に、このSOI MOSトランジスタは、低消費電力、小さな接合容量、高いソフトエラー耐性やラッチアップ耐性といった点においても、シリコン基板を用いて作製されるMOSトランジスタよりも優れている。
【０００５】
ところが、上記のように素子分離絶縁層と埋め込み絶縁層によってSOI MOSトランジスタを完全に孤立させてしまうと、これらの絶縁層で囲まれてトランジスタ形成領域となる部分のシリコン層（ボディ）が電気的にフローティングとなり、ボディに蓄積した電荷の逃げ道がなくなってしまう。こうなると、複数のSOI MOSトランジスタが、それぞれのボディ内の電荷量に応じ、それらを動作させた順に特性が微妙にばらついてしまい、回路の誤動作を引き起こしてしまう。このように過去の動作履歴に応じてSOI MOSトランジスタの特性がトランジスタ毎にばらつくことをヒストリー効果と言い、SOI MOSトランジスタの特性を最大限に引き出すには、このヒストリー効果を低減することが必要になる。
【０００６】
そこで、このヒストリー効果を低減するために、ハイブリッドトレンチ構造と呼ばれる構造が提案されている。ハイブリッド構造では、非特許文献１の図１に開示されるように、素子分離絶縁層を埋め込むトレンチとして、埋め込み絶縁層に至る深さのフルトレンチと、埋め込み絶縁層には至らないでその下にシリコン層が残存するパーシャルトレンチとを混在させる。これによれば、パーシャルトレンチの下のシリコン層を介し、ボディとなるシリコン層の電位を制御したり、ボディの電荷を引き抜いたりすることが可能になるので、上述したようなヒストリー効果を低減することが可能となる。
【０００７】
そのハイブリッドトレンチ構造は、今後より一層微細化される傾向にあるので、微細な設計ルールと相容れるプロセス、例えばArFを用いたフォトリソグラフィにより形成する必要がある。
【０００８】
特許文献１及び特許文献２では、レジストパターンをマスクにしてパーシャルトレンチを形成した後、二酸化シリコン（SiO2）層をハードマスクにしてフルトレンチを形成している。
【特許文献１】特開平２００１−１６８３３７号公報
【特許文献２】米国特許第６，４９８，３７０号明細書
【非特許文献１】Y Harano et al., International electron devices meeting 2000, pp. 467-470
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、ArFを用いたフォトリソグラフィにより、特許文献１のように二酸化シリコン層よりなるハードマスクを形成しようとすると、凡そ次のような工程を行うことになる。図１（ａ）〜（ｃ）は、従来例に係る半導体装置の製造方法を示す工程断面図である。また、図２は、従来例に係る半導体装置の製造方法の不都合について説明するための平面図である。
【００１０】
まず、図１（ａ）に示すように、SOI基板のシリコン層２０１の上に、パッド酸化層２０２、パッド窒化シリコン層２０３、及び二酸化シリコンよりなるハードマスク２０４をこの順に形成する。その後、ArFで露光されたレジストパターン２０５をそのハードマスク２０４上に形成する。
【００１１】
次いで、図１（ｂ）に示すように、レジストパターン２０５をマスクにしてハードマスク２０４からパッド酸化層２０２までを順次エッチングして、レジストパターン２０５の下に残された各層２０２〜２０４をトレンチマスク２０６とする。この後に、レジストパターン２０５は除去される。
【００１２】
続いて、図１（ｃ）に示すように、トレンチマスク２０６をエッチングマスクにしてシリコン層２０１をエッチングし、フルトレンチやパーシャルトレンチ等の溝２０１ａをシリコン層２０１に形成する。
【００１３】
しかしながら、レジストパターン２０５として使用されるArFフォトレジスト、例えば脂環構造を有する化学増幅型ポジ型レジストは、二酸化シリコンや窒化シリコンとのエッチング選択比が小さい。これは次のような理由による。
【００１４】
一般に、ArFレジストは、波長が１９３nmのArFを透過する必要があるため、２００nm以下の波長の光を吸収する芳香族環をKrFフォトレジストのように含めることができない。そのため、ArFレジストには上記の脂環構造が採用されることになるが、脂環構造では芳香族環に比べてエッチング耐性が悪い。更に、ArFフォトレジストは、微細化に対応するため、KrFフォトレジストよりも薄めのフォトレジストを用いることが多い。例えば、フォトレジストの厚さは露光したい線幅の３倍までが適当なので、線幅０．１３μmに露光する際には約０．４μmのレジスト厚さとなり、０．０９μmの線幅を露光する際にはレジスト厚さがせいぜい０．３μmと薄くなる。
【００１５】
このような状況下にも関わらず、二酸化シリコン層や窒化シリコン層は、エッチングにおいて一般に比較的高いイオンエネルギが必要とされるため、そのイオンエネルギによってレジストパターン２０５の形状が変形してしまう。
【００１６】
そのため、図１（ｂ）の工程において二酸化シリコンよりなるハードマスク２０４をエッチングする際、レジストパターン２０５もエッチングされて膜減りし、レジストパターン２０５の形状が不安定となってしまう。こうなると、レジストパターン２０５をエッチングマスクにして形成されるトレンチマスク２０６の形状も不安定となり、図２の平面図に示すように、その縁に大きな凹凸が形成されてしまう。このため、微細化に適したArF露光を用いたにも関わらず、溝２０１ａの加工精度が悪化してしまい、結果的に素子が微細化できなくなってしまう。
【００１７】
本発明の目的は、深さが異なる二種類の微細な溝を半導体層に精度良く形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の一観点によれば、半導体層の上に第１マスク層を形成する工程と、前記第１マスク層の上に第２マスク層としてシリコン層を形成する工程と、前記第２マスク層の上に第１フォトレジストを形成し、該第１フォトレジストをArFで露光した後、現像して、第１窓と第２窓とを有する第１レジストパターンにする工程と、前記第１窓と前記第２窓を通じて前記第２マスク層をエッチングすることにより、前記第１窓の下の前記第２マスク層に第１開口を形成すると共に、前記第２窓の下の前記第２マスク層に第２開口を形成する工程と、前記第１開口と前記第２開口を通じて前記第１マスク層をエッチングすることにより、前記第１開口の下の前記第１マスク層に第３開口を形成すると共に、前記第２開口の下の前記第１マスク層に第４開口を形成する工程と、前記第１レジストパターンを除去する工程と、前記第２マスク層をエッチングマスクとして使用しながら前記半導体層をエッチングすることにより、前記第３開口と前記第４開口のそれぞれの下の半導体層に第１溝と第２溝を形成する工程と、前記第４開口が露出する第３窓を備え、且つ前記第１溝を覆う第２レジストパターンで前記第１マスク層を覆う工程と、前記第３窓から露出する前記第４開口を通じて、前記第２溝の深さを前記第１溝の深さよりも深くエッチングする工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
本発明によれば、ArF露光された第１レジストパターンとのエッチング選択比が大きなシリコン層で第２マスク層を構成する。このように選択比が大きくなるのは、シリコン層のエッチングの場合、二酸化シリコン層や窒化シリコン層のエッチングと比較して、低いイオンエネルギで実現可能であるため、脂環構造のため比較的構造の弱いArFフォトレジストがエッチング中に受けるダメージが少なくなるためである。
【００２０】
その結果、第１レジストパターンの第１、第２窓を通じて第２マスク層をエッチングする際、エッチングの最中に第１レジストパターンが膜減りし難くなり、エッチング時における第１レジストパターンの安定性を高めることができる。従って、このエッチングを行っているときに第１レジストパターンの縁が荒れ難くなるので、このエッチングにより第２マスク層に第１、第２開口を加工精度良く綺麗に形成することができる。そのため、この第２マスク層をエッチングマスクにして形成される第１、第２溝の加工精度も高められ、微細化に適したArFの特性を十分に引き出すことが可能となり、第２マスク層として二酸化シリコン層を使用する場合よりも素子の微細化を推し進めることができるようになる。
【００２１】
また、第２溝は、第１マスク層の第４開口と自己整合的に形成されてその幅が第４開口と同じになるので、第２溝の加工精度は第４開口の加工精度によって定まる。この第４開口は、上記した第２マスク層をエッチングマスクにして形成されるので、微細且つ精度良く形成される。その結果、第４開口と自己整合的に形成される第２溝は、それを形成するためのエッチングマスクとして、ArFよりも波長が長い光、例えばKrFを用いて第２レジストパターンを形成しても、ArFで露光を行ったかのように微細且つ精度良く形成することができる。
【００２２】
この第２レジストパターンには、第４開口が露出する第３窓を形成しておく必要があるが、この第３窓の大きさを第４開口よりも大きくすることにより、第３窓と第４開口との位置合わせが容易となる。
【００２３】
また、第１溝を形成するのと同時に第２マスク層をエッチングして除去することにより、第２マスク層を除去する工程を別に行う必要が無くなり、工程が簡略化される。
【００２４】
更に、第２マスク層としてポリシリコン層を形成する場合は、そのポリシリコン層の厚さを３０nmよりも厚くすることにより、第２マスク層にピンホールが形成されるのを防ぐことができ、第２マスク層をエッチングマスクにして形成される第１溝や第２溝の加工精度を高めることができる。
【００２５】
なお、上記の第１マスク層として窒化シリコン層を形成する場合は、その窒化シリコン層を形成する前に、熱酸化膜等の二酸化シリコン層を半導体層上に形成することにより、窒化シリコン層からのストレスがこの二酸化シリコン層で緩和され、ストレスによって半導体層にクラックが入るのを防ぐことができる。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
【００２７】
（１）第１の実施の形態
図３〜図１３は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図である。これらの図では、説明の都合上、MOSトランジスタのゲート幅方向に沿った第１断面と、ゲート長に沿った第２断面とを併記する。また、この半導体装置では、nチャネルMOSトランジスタとpチャネルMOSトランジスタが混在した構造となるが、以下では、nチャネルMOSトランジスタの断面のみを図示する。更に、必要に応じて、各工程に対応する平面図である図１４〜図１７も併せて参照する。
【００２８】
最初に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
【００２９】
まず、埋め込み絶縁層１０２となる熱酸化膜が厚さ１００nm程度に全面に形成されたシリコン基板（不図示）を用意し、それをシリコン単結晶よりなる支持基板１０１に張り合わせた後、支持基板１０１をアニールすることにより、埋め込み絶縁層１０２を支持基板１０１に接合する。そして、埋め込み絶縁層１０２が形成されていた不図示のシリコン基板を研磨することによりその厚さを６０nm程度に薄くしてシリコン層（半導体層）１０３とする。これにより、埋め込み絶縁層１０２とシリコン層１０３が支持基板１０１の上に順に積層してなるSOI基板１００が作製されたことになる。このようなSOI基板の作製方法は張り合わせ法とも呼ばれる。
【００３０】
この張り合わせ法に代えて、SIMOX法によりSOI基板を作製することも考えられるが、SIMOX法では、シリコン基板に酸素をイオン注入することにより埋め込み絶縁層を形成するため、埋め込み酸化膜とシリコン層との界面が明確に現れず、薄いシリコン層を形成するのが困難で、素子の微細化には不向きである。従って、厚さが６０nmと薄いシリコン層１０３を形成するには、上記の張り合わせ法を採用するのが好ましい。
【００３１】
次いで、図３（ｂ）に示すように、シリコン層１０３の表面を熱酸化して第１熱酸化膜１０４を厚さ１０nm程度に形成する。次に、DCS（ジクロロシラン）とNH3を反応ガスとして使用する減圧CVD法により、基板温度６５０〜８００℃の条件で、第１熱酸化膜１０４の上に窒化シリコン（SiN）層を厚さ１００nmに形成し、それを第１ハードマスク（第１マスク層）１０５とする。
【００３２】
更に、シラン系ガス、例えばシランを使用する減圧CVD法を用いて、基板温度５８０〜６５０℃の条件でポリシリコン層を厚さ約３５nmに形成し、それを第２ハードマスク（第２マスク層）１０６とする。
【００３３】
なお、ポリシリコン層に代えて、アモルファスシリコン層を第２ハードマスク１０６として形成してもよい。
【００３４】
上記のように、第１ハードマスク１０５として窒化シリコン層を形成する場合は、その窒化シリコン層を形成する前に、第１熱酸化膜１０４等の二酸化シリコン層をSOI基板１００上に形成することにより、第１ハードマスク１０５からのストレスが第１熱酸化膜１０４で緩和され、ストレスによってSOI基板１００のシリコン層１０３にクラックが入るのを防ぐことができる。
【００３５】
次に、図４（ａ）に示すように、コータ（不図示）内にSOI基板１００を入れ、波長が１９３nmと短く素子の微細化に適したArF露光用の第１フォトレジスト１０７として、脂環式炭化水素含有重合体を含む化学増幅型レジストを第２ハードマスク１０６の上に厚さ０．３μm程度に塗布する。そのようなレジストとしては、アクリル系樹脂をベースにしたもの、例えばエステル部にアダマンタン骨格を有するアクリル酸エステル、又はα置換アクリル酸エステルの重合体又は共重合体からなる化学増幅型レジストがある。
【００３６】
次に、図４（ｂ）に示す断面構造を得るまでの工程について説明する。
【００３７】
まず、SOI基板１００を不図示のステッパに搬送し、ArFエキシマ・レーザを用いて第１フォトレジスト１０７を露光する。第１フォトレジスト１０７は化学増幅型レジストなので、この露光によって感光した部分のレジスト１０７には酸が発生する。
【００３８】
その後に、不図示のホットプレート上でSOI基板を加熱することにより第１フォトレジスト１０７のベークを行い、感光した部分の第１フォトレジスト１０７における酸の生成を加速させる。このようなベークは、PEB(Post Exposure Baking)とも呼ばれる。
【００３９】
続いて、第１フォトレジスト１０７を現像することにより、感光して酸が発生した部分の第１フォトレジスト１０７を除去し、感光していない部分の第１フォトレジスト１０７を第１レジストパターン１０８として第２ハードマスク１０６の上に残す。その第１レジストパターン１０８は、パーシャルトレンチに対応する第１窓１０８ａと、フルトレンチに対応する第２窓１０８ｂを有する。
【００４０】
この後に、第１レジストパターン１０８を完全に架橋させるために、不図示のホットプレート上において紫外線を照射しながら第１レジストパターン１０８を加熱してキュアする。
【００４１】
その第１レジストパターン１０８は、波長の短いArFエキシマ・レーザ光を用いて露光されたので、微細なパターンにすることが可能となる。
【００４２】
次に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００４３】
まず、第１レジストパターン１０８の各窓１０８ａ、１０８ｂから露出する第２ハードマスク１０６の表面を、CF4をエッチングガスとするドライエッチングにより軽くエッチングし、第２ハードマスク１０６の表面の自然酸化膜（不図示）を除去する。
【００４４】
次いで、第１レジストパターン１０８をエッチングマスクにし、RIE (Reactive Ion Etching)により各窓１０８ａ、１０８ｂの下の第２ハードマスク１０６をエッチングして第１、第２開口１０６ａ、１０６ｂを形成する。そのRIEでは、HBrとO2との混合ガスがエッチングガスとして使用され、エッチング条件を圧力約６mTorr、基板温度約６０℃、周波数１３．５６MHzの高周波電力のパワーを３５０Wとする。
【００４５】
ここで、第２ハードマスク１０６を構成するポリシリコンのエッチングは、二酸化シリコン層と比較して低いイオンエネルギで行うことができる。そのため、脂環式炭化水素重合体によりエッチング耐性が比較的悪いArF用の第１レジストパターン１０８をエッチングマスクに使用しても、この第１レジストパターン１０８と第２ハードマスク１０６とのエッチング選択比が大きくとれるため、エッチングの最中に第１レジストパターン１０８が膜減りし難く、エッチング時におけるレジストパターン１０８の安定性を高めることができる。その結果、エッチングを行っているときに第１レジストパターン１０８の縁が荒れ難くなるので、第１レジストパターン１０８をマスクにして形成される第１、第２開口１０６ａ、１０６ｂを加工精度良く綺麗に形成することができる。
【００４６】
この後に、ウエット処理や酸素プラズマを用いるアッシングにより、第１レジストパターン１０８を除去する。
【００４７】
続いて、第２ハードマスク１０６をエッチングマスクとして使用しながら、窒化シリコンよりなる第１ハードマスク１０５をRIEによりエッチングすることにより、各開口１０６ａ、１０６ｂのそれぞれの下の第１ハードマスク１０５に第３開口１０５ａと第４開口１０５ｂを形成する。このRIEでは、CF4系ガス、例えばCF4とCH2F2との混合ガスがエッチングガスとして使用され、エッチング条件を圧力約３．５mTorr、基板温度約６０℃とする。また、周波数１３．５６MHzの高周波電力のパワーを８００Wとする。なお、第１ハードマスク１０５をエッチングする際、各開口１０５ａ、１０５ｂ下の第１熱酸化膜１０４もエッチングされて除去される。
【００４８】
上記のエッチング条件によれば、第２ハードマスク１０６と第１ハードマスク１０５とのエッチング選択比が大きくなるので、エッチングの最中に第２ハードマスク１０６が膜減りすることが無く、各開口１０５ａ、１０５ｂの縁が荒れることは無い。
【００４９】
また、このエッチングによって形成された第３開口１０５ａは、その幅が第１開口１０６ａと同じになるため、第３開口１０５ａの加工精度は第１開口１０６ａの加工精度によって定まることになる。上記したように、ArF露光を使用するフォトリソグラフィによって第１開口１０６ａが綺麗に精度良く形成されているので、この第３開口１０５ａの加工精度も高められる。これと同様のことが第４開口１０５ｂについても言える。
【００５０】
なお、上記では、第１ハードマスク１０５をエッチングする前に第１レジストパターン１０８を除去したが、第１ハードマスク１０５をエッチングした後に第１レジストパターン１０８を除去してもよい。
【００５１】
次に、図５（ｂ）に示す断面構造を得るまでの工程について説明する。
【００５２】
まず、ポリシリコンよりなる第２ハードマスク１０６とシリコン層１０３のそれぞれの表面に形成された自然酸化膜（不図示）を除去するために、CF4をエッチングガスとするドライエッチングによりこれらの表面を軽くエッチングする。
【００５３】
次いで、SOI基板１００を不図示のエッチングチャンバ内に入れて基板温度を６０℃に安定させた後、HBrとO2との混合ガスをエッチングガスとしてそのエッチングチャンバ内に導入し、チャンバ内の圧力を約１０mTorrに調節する。また、周波数１３．５６MHzの高周波電力のパワーを９００Wとする。
【００５４】
これにより、チャンバ内がシリコンに対するエッチング雰囲気となるので、ポリシリコンよりなる第２ハードマスク１０６がエッチングされてその膜厚が減少していくと共に、第２ハードマスク１０６と第１ハードマスク１０５がエッチングマスクとなってシリコン層１０３がエッチングされる。その結果、第１ハードマスク１０５の各開口１０５ａ、１０５ｂの下のシリコン層１０３に、パーシャルトレンチ（第１溝）１０３ａと、フルトレンチ（第２溝）用の溝１０３ｂが形成される。
【００５５】
そして、各トレンチ１０３ａ、１０３ｂの深さが４０nmになったところで上記のエッチングを停止し、SOI基板をエッチングチャンバから取り出す。
【００５６】
このパーシャルトレンチ１０３ａは、第１開口１０６ａや第３開口１０５ａと同じ幅に形成されるので、その加工精度は各開口１０６ａ、１０５ａによって決まる。上記したように、第２ハードマスク１０６としてポリシリコン層を形成したことにより、各開口１０６ａ、１０５ａの加工精度が高められているので、このパーシャルトレンチ１０３ａの加工精度も高められることになる。これと同様のことがフルトレンチ用の溝１０３ｂについても言える。
【００５７】
ここで、各トレンチ１０３ａ、１０３ｂエッチングが終了した時点で、第１ハードマスク１０５の上に第２ハードマスク１０６が残存していると、その第２ハードマスク１０６を除去するためのエッチング工程が新たに必要となり、そのエッチング工程によって、各トレンチ１０３ａ、１０３ｂの底部もエッチングされ、意図しない深さにまで各トレンチ１０３ａ、１０３ｂが深くなってしまい、好ましくない。
【００５８】
これを防ぐため、各トレンチ１０３ａ、１０３ｂの予定の深さよりも薄い厚さに第２ハードマスク１０６を形成し、この第２ハードマスク１０６の膜厚に対してオーバーエッチとなるように上記のエッチングを行うのが好ましい。このようにすると、エッチング終了時に第２ハードマスク１０６を第１ハードマスク１０５の上面から完全に消失すると共に、各トレンチ１０３ａ、１０３ｂの深さを予定の値（４０nm）にすることができる。
【００５９】
次に、図６（ａ）に示すように、コータ（不図示）内にSOI基板１００を入れ、ArFよりも波長が２４８nmと長いKrF露光用の第２フォトレジスト１１０として、芳香族環を含む化学増幅型ポジ型レジストを、第１ハードマスク１０５の上面と各トレンチ１０３ａ、１０３ｂ内に塗布する。そのようなレジストとしては、PHS（ポリヒドロキシスチレン）系化学増幅型ポジ型レジストがあり、その膜厚は、第１ハードマスク１０５の平坦面上で例えば０．４μm程度とする。
【００６０】
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。
【００６１】
まず、SOI基板１００を不図示のステッパに搬送し、KrFエキシマ・レーザを用いて第２フォトレジスト１１０を露光した後、不図示のホットプレート上でSOI基板１００を加熱し、第２フォトレジスト１１０に対してPEBを施す。続いて、その第２フォトレジスト１１０を現像することにより、第２フォトレジスト１１０の感光部を除去すると共に、未感光部を第２レジストパターン１１１として第１ハードマスク１０５の上に残す。
【００６２】
この後に、不図示のホットプレート上において紫外線を照射しながら第２レジストパターン１１１を加熱してキュアする。
【００６３】
その第２レジストパターン１１１は、パーシャルトレンチ１０３ａを覆うと共に、フルトレンチの用の溝１０３ｂが露出する第３窓１１１ａを有する。
【００６４】
次いで、図７（ａ）に示すように、第１ハードマスク１０５をエッチングマスクにして、第３窓１１１ａから露出する第４開口１０５ｂを通じてフルトレンチ用の溝１０３ｂをエッチングすることにより、その溝１０３ｂを埋め込み絶縁層１０２に至る深さにまで深くしてフルトレンチ１０３ｃとする。このエッチングは、HBrとO2との混合ガスをエッチングガスとするRIEにより行われ、そのエッチング条件としては、基板温度６０℃、圧力１０mTorrが採用されると共に、周波数１３．５６MHzの高周波電力のパワーを９００Wとする。
【００６５】
このエッチングでは、第４開口１０５ｂが露出するように第３窓１１１ａを形成してあるので、フルトレンチ１０３ｃは第４開口１０５ｂと自己整合的に形成され、フルトレンチ１０３ｃの加工精度が第４開口１０５ｂによって定まることになる。そして、既述のように、この第４開口１０５ｂは、ArFを用いたフォトリソグラフィにより綺麗に形成されて加工精度が高められているので、このエッチングでは、ArFよりも波長の長いKrFで露光された第２レジストパターン１１１を使用しても、あたかもArFを使用するフォトリソグラフィを行ったかのように、フルトレンチ１０３ｃを微細且つ精度良く形成することができる。
【００６６】
また、第３窓１１１ａを第４開口１０５ｂよりも大きく形成しておくことにより、第３窓１１１ａと第４開口１０５ｂとの位置合わせが容易となる。本実施形態では、第３窓１１１ａの側面と、その下の第４開口１０５ｂの側面との距離ｄを例えば０．１０μmとする。
【００６７】
このように第３窓１１１ａを大きくすると、フルトレンチ１０３ｃを形成する際、第３窓１１１ａから第１ハードマスク１０５の上面が露出し、この部分の第１ハードマスク１０５がエッチングされ、第１ハードマスク１０５の上面に段差が形成されることになる。但し、フルトレンチ１０３ｃを形成する際のシリコン層１０３のエッチング量が約２０〜３０nmと薄いので、第１ハードマスク１０５の上面の段差も数nm程度と僅かなので、この段差によって不都合が起きることは無い。
【００６８】
その後に、ウエット処理や酸素プラズマを用いるアッシングにより、第２レジストパターン１１１を除去する。
【００６９】
ここまでの工程により、深さの異なるパーシャルトレンチ１０３ａとフルトレンチ１０３ｃが混在したハイブリッドトレンチ構造が得られたことになる。
【００７０】
この工程を終了した後の平面図は図１４のようになり、先の図７（ａ）の第１断面と第２断面は、それぞれ図１４のI-I線とII-II線に沿う断面に相当する。なお、図１４では、第１熱酸化膜１０４と第１ハードマスク１０５を省略してある。
【００７１】
図１４に示されるように、フルトレンチ１０３ｃは、SOI基板のトランジスタ形成領域（一部領域）Aを囲うように形成される。そして、このトランジスタ形成領域Aは、パーシャルトレンチ１０３ａにより、MOSトランジスタ活性領域（第１領域）A1とウェルコンタクト領域（第２領域）A2とに分けられる。
【００７２】
これらの領域のうち、活性領域A1は、MOSトランジスタのソース／ドレインが形成される領域であり、この領域A1内のシリコン層１０３はボディと呼ばれる。一方、ウェルコンタクト領域A2内のシリコン層１０３は、パーシャルトレンチ１０３ａの下のシリコンを介して上記のボディと繋がっているので、ボディ内の電荷は、ウェルコンタクト領域A2内のシリコン層１０３から外部の回路に逃がされることになる。
【００７３】
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
【００７４】
まず、上記した各トレンチ１０３ａ、１０３ｃのエッチング工程において、これらのトレンチの内面がダメージを受けているので、そのダメージによってリーク電流等が増大しないように、各トレンチ１０３ａ、１０３ｃの内面に厚さが約５nmの熱酸化膜（不図示）を形成する。次いで、埋め込み性に優れたHDPCVD (High Density Plasma CVD)法を用いて、第１ハードマスク１０５の上面と、各トレンチ１０３ａ、１０３ｃと各開口１０５ａ、１０５ｂのそれぞれの中に、絶縁層１１２として二酸化シリコン層を形成する。その絶縁層１１２の厚さは、例えば、第１ハードマスク１０５の上面上で約１８０nmとする。
【００７５】
続いて、図８（ａ）に示すように、絶縁層１１２をCMP (Chemical Mechanical Polishing)により研磨することにより第１ハードマスク１０５の上面上から除去すると共に、その絶縁層１１２を各トレンチ１０３ａ、１０３ｃの中に第１素子分離絶縁層１１２ａ、第２素子分離絶縁層１１２ｂとして残す。このCMPにおいて、第１ハードマスク１０５は、研磨ストッパ膜として機能する。
【００７６】
次いで、図８（ｂ）に示すように、窒化シリコンよりなる第１ハードマスク１０５をリン酸水溶液によってエッチングして除去した後、第１熱酸化膜１０４をフッ酸水溶液によってエッチングして除去することにより、シリコン層１０３の清浄面を露出させる。なお、フッ酸水溶液によるエッチングの際、二酸化シリコンよりなる各素子分離絶縁層１１２ａ、１１２ｂもエッチングされ、それらの厚さが薄くなる。
【００７７】
続いて、図９（ａ）に示すように、シリコン層１０３の表面を再び熱酸化することにより、厚さが約１０nmの第２熱酸化膜１１３を形成する。その後に、この第２熱酸化膜１１３をスルー膜として使用しながら、nチャネルMOSトランジスタの形成領域にあるシリコン層１０３にp型不純物をイオン注入して、この部分のシリコン層１０３をpウエルにする。続いて、不図示のpチャネルMOSトランジスタの形成領域にあるシリコン層１０３にn型不純物をイオン注入して、その部分のシリコン層１０３をnウエルにする。なお、p型とn型の不純物の打ち分けは、不図示のレジストパターンを用いて行われる。また、p型不純物としてはボロンが使用され、n型不純物としてはリンが使用される。
【００７８】
次に、図９（ｂ）に示すように、イオン注入のスルー膜として使用した第２熱酸化膜１１３をフッ酸水溶液によりエッチングして除去し、シリコン層１０３の清浄面を再度露出させた後、シリコン層１０３の表面を再び熱酸化して厚さが約２nmの熱酸化膜を形成し、それをMOSトランジスタのゲート絶縁膜１１４とする。
【００７９】
次いで、図１０（ａ）に示すように、ゲート絶縁膜１１４の上に、シラン系ガス、例えばシランを使用する減圧CVD法を用いて、基板温度５８０〜６５０℃の条件で、厚さ約１００nmのポリシリコン層を形成した後、そのポリシリコン層をパターニングして、ゲート電極１１５とする。
【００８０】
この工程を終了後の平面図は図１５のようになり、先の図１０（ａ）の第１断面と第２断面は、それぞれ図１５のIII-III断面とIV-IV断面に相当する。
【００８１】
図１５に示されるように、ゲート電極１１５は、トランジスタ活性領域A1の中央を横断して、パーシャルトレンチ１０３ａの上方にまで延在し、このパーシャルトレンチ１０３ａの上方でゲート長方向に拡張された拡張部１１５ａを有する。
【００８２】
次に、図１０（ｂ）に示す断面構造を得るまでの工程について、図１６、図１７の平面図を参照しながら説明する。図１６、図１７は、図１０（ｂ）の工程について示すための平面図であり、図１０（ｂ）の第１断面と第２断面は、それぞれ図１６、図１７のV-V線に沿う断面と、VI-VI線に沿う断面に相当する。
【００８３】
まず、図１６の平面図に示すように、トランジスタ活性領域A1が露出する第４窓１３０ａを備え、且つウェルコンタクト領域A2を覆う第３レジストパターン１３０を全面に形成した後、この第３レジストパターン１３０をマスクとして使用しながら、活性領域A1にn型不純物としてヒ素をイオン注入する。
【００８４】
これにより、図１０（ｂ）の第２断面に示されるように、ゲート電極１１５の両側のシリコン層１０３に、MOSトランジスタのソース／ドレインエクステンション１２５ａ、１２５ｂが形成される。この後に、上記の第３レジストパターン１３０は除去される。
【００８５】
なお、図１６に示したように、第３レジストパターン１３０の縁１３０ｂをゲート電極１１５の拡張部１１５ａに重なるように形成したので、上記のn型不純物をイオン注入する際、拡張部１１５ａの厚みにより、パーシャルトレンチ１０３ａの下のシリコン層１０３まで不純物が打ち込まれ難くなる。
【００８６】
続いて、二酸化シリコン層を全面に形成し、その二酸化シリコン層をエッチバックしてゲート電極１１５の両側に残すことにより、図１０（ｂ）に示すように、残された二酸化シリコン層を絶縁性サイドウォール１１６とする。
【００８７】
次に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。
【００８８】
まず、ゲート電極１１５と絶縁性サイドウォール１１６とをマスクにし、nチャンネルMOSトランジスタの形成領域にn型不純物としてリンをイオン注入することにより、トランジスタのソース／ドレインとなる第１、第２n型不純物拡散層１１７ａ、１１７ｂを形成する。
【００８９】
次に、図１７の平面図に示すように、ウェルコンタクト領域A2が露出する第５窓１３１ａを備え、且つ活性領域A1を覆う第４レジストパターン１３１を全面に形成した後、この第４レジストパターン１３１をマスクとして使用しながら、ウェルコンタクト領域A2にp型不純物としてボロンをイオン注入する。これにより、図１１（ａ）の第１断面に示されるように、ウェルコンタクト領域A2のシリコン層１０３にp型不純物拡散層１１７ｃが形成される。
【００９０】
なお、上記の第４レジストパターン１３１は、不図示のpチャネルトランジスタのソース／ドレインとなるp型不純物拡散層を形成するためのマスクを兼ねており、p型不純物拡散層１１７ｃの形成と同時に、pチャネルトランジスタのソース／ドレインが形成される。
【００９１】
その後に、各n型不純物拡散層１１７ａ、１１７ｂ内のリンを活性化させるための活性化アニールとして、基板温度を１０００℃以上にするスパイクアニールを行う。
【００９２】
続いて、スパッタ法によりニッケル層を全面に３nm程度の厚さに形成する。
【００９３】
次いで、基板温度４００℃、処理時間約３０秒のアニールを行うことにより、シリコン層１０３の表面においてシリコンとニッケルとを反応させ、各不純物拡散層１１７ａ〜１１７ｃの表面にニッケルシリサイド層１１８ａ〜１１８ｃを形成する。そのニッケルシリサイド層は、ゲート電極１１５の上面にも形成され、ゲート電極１１５が低抵抗化される。この後に、ゲート電極１１５で覆われていない第１、第２素子分離絶縁層１１２ａ、１１２ｂ上の未反応のニッケル層をウエットエッチングして除去する。
【００９４】
ここまでの工程により、ゲート電極１１５と、ソース／ドレインとして機能する第１、第２n型不純物拡散層１１７ａ、１１７ｂとで構成されるMOSトランジスタTRの基本構造が完成する。この後は、このMOSトランジスタTRの上に層間絶縁層と銅配線を形成する工程に移る。
【００９５】
まず、図１１（ｂ）に示すように、基板温度を６５０〜８００℃とする減圧CVD法により、窒化シリコン層を全面に厚さ３０nmに形成し、それをエッチングストッパ層１１９とする。
【００９６】
続いて、HDPCVD法により、第１層間絶縁層１２０として二酸化シリコン層をこのエッチングストッパ膜１１９上に形成した後、CMP法により第１層間絶縁層１２０の上面を研磨して平坦化すると共に、SOI基板１００上におけるエッチングストッパ膜１１９の平坦面上での第１層間絶縁層１２０の厚さを４００nmにする。
【００９７】
次に、図１２に示す断面構造を得るまでの工程について説明する。
【００９８】
まず、ホール形状の窓を備えたレジストパターン（不図示）を第１層間絶縁層１２０の上に形成する。次いで、そのレジストパターンをマスクにしながら、第１層間絶縁層１２０に対するエッチングと、エッチングストッパ膜１１９に対するエッチングの２ステップのエッチングを行うことにより、各不純物拡散層１１７ａ〜１１７ｃの上に第１〜第３ホール１２１ａ〜１２１ｃを形成すると共に、ゲート電極１１５の上に第４ホール１２１ｄを形成する。
【００９９】
なお、二酸化シリコンよりなる第１層間絶縁層１２０のエッチングでは、CF4系のガスをエッチングガスとするRIEが採用され、窒化シリコンよりなるエッチングストッパ膜１１９がこのエッチングにおけるストッパ膜となる。そして、エッチングストッパ膜１１９のエッチングにおいては、CHxFyをエッチングガスとするRIEが採用され、第１〜第３ニッケルシリサイド層１１８ａ〜１１８ｄとゲート電極１１５上のニッケルシリサイド層がこのエッチングにおけるストッパ膜となる。
【０１００】
次に、図１３に示す断面構造を得るまでの工程について説明する。
【０１０１】
まず、第１〜第４ホール１２１ａ〜１２１ｄの内面と第１層間絶縁層１２０の上面に、グルー層としてTi層とTiN層をこの順に積層し、更にその上にW層を形成して各ホール１２１ａ〜１２１ｄを完全に埋め込む。続いて、第１層間絶縁層１２０の上面の余分なグルー層とW層とをCMP法により除去して各ホール１２１ａ〜１２１ｄ内にのみ残す。残されたグルー層とW層は、各ホール１２１ａ〜１２１ｄ内において、それぞれ第１〜第４導電性プラグ１２２ａ〜１２２ｄとなる。
【０１０２】
次に、各導電性プラグ１２２ａ〜１２２ｄの上面と、第１層間絶縁層１２０の上面に、第２層間絶縁層１２４として二酸化シリコン層をCVD法により形成した後、ダマシンプロセスにより、各導電性プラグ１２２ａ〜１２２ｄの上の第２層間絶縁層１２４に第１〜第４銅配線１２３ａ〜１２３ｄを形成する。
【０１０３】
これらの銅配線のうち、第１、第２銅配線１２３ａ、１２３ｂは、それぞれ第１、第２導電性プラグ１２２ａ、１２２ｂを介して、トランジスタのソース／ドレインとなる第１、第２n型不純物拡散層１１７ａ、１１７ｂと電気的に接続される。そして、第４銅配線１２３ｄは、第４導電性プラグ１２２ｄを介してゲート電極１１５と電気的に接続される。
【０１０４】
一方、第３銅配線１２３ｃは、第３導電性プラグ１２２ｃと第３ニッケルシリサイド層１１８ｃとを介して、p型不純物拡散層１１７ｃと電気的に接続される。トランジスタ活性領域A1内のシリコン層１０３（ボディ）に蓄積された電荷は、パーシャルトレンチ１０３ａの下のシリコン層１０３を通ってp型不純物拡散層１１７ｃに至り、第３銅配線１２３ｃから外部に逃がされることになる。
【０１０５】
以上により、本実施形態に係る半導体装置の基本構造が完成する。
【０１０６】
図１８は、この半導体装置の平面レイアウトにおいて、各部材間の距離L1〜L7の一例を示す平面図である。同図には、参考のため、第１、第２n型不純物拡散層１１７ａ、１１７ｂにn型不純物をイオン注入する際に使用した第３レジストパターン１３０の第４窓１３０ａと、p型不純物拡散層１１７ｃにp型不純物をイオン注入する際に使用した第４レジストパターン１３１の第５窓１３１ａも併記してある。
【０１０７】
なお、各距離L1〜L7は、図示の値に限定されず、種々に最適化してよい。
【０１０８】
また、この例では、ゲート電極１１５の拡張部１１５ａ上に第４導電性プラグ１２２ｄが一つしか形成されないが、拡張部１１５ａ上に第４導電性プラグ１２２ｄを複数形成し、各プラグ１２２ｄとゲート電極１１５とのコンタクト抵抗を下げるようにしてもよい。
【０１０９】
同様に、p型不純物拡散層１１７ｃの上に第３導電性プラグ１２１ｃを複数形成し、p型不純物拡散層１１７ｃと第３導電性プラグ１２１ｃとのコンタクト抵抗を下げてもよい。
【０１１０】
上記した本実施形態によれば、特許文献１のように二酸化シリコン層で第２ハードマスク１０６を構成するのではなく、ArF用の第１レジストパターン１０８とのエッチング選択比が大きなポリシリコン層やアモルファスシリコン層で第２ハードマスク１０６を構成する。
【０１１１】
ポリシリコン層やアモルファスシリコン層のエッチングは、二酸化シリコン層と比較して低いイオンエネルギで行うことができる。その結果、図５（ａ）のエッチング工程で第２ハードマスク１０６をエッチングする際、エッチングの最中に第１レジストパターン１０８が膜減りし難くなり、エッチング時における第１レジストパターン１０８の安定性を高めることができる。これにより、エッチングを行っているときに第１レジストパターン１０８の縁が荒れ難くなるので、第１レジストパターン１０８をマスクにして形成される第２ハードマスク１０６の第１、第２開口１０６ａ、１０６ｂを加工精度良く綺麗に形成することができる。そのため、この第２ハードマスク１０６をエッチングマスクにして形成されるフルトレンチ１０３ｃとパーシャルトレンチ１０３ａの加工精度も高められ、微細化に適したArFの特性を十分に引き出すことが可能となり、第２ハードマスク１０６として二酸化シリコン層を使用する場合よりも素子の微細化を推し進めることができるようになる。
【０１１２】
また、図７（ａ）に示したように、フルトレンチ１０３ｃは、第４開口１０５ｂと自己整合的に形成されてその幅が第４開口１０５ｂと同じになるので、フルトレンチ１０３ｃの加工精度は第４開口１０５ｂの加工精度によって定まる。この第４開口１０５ｂは、上記した第２ハードマスク１０６をエッチングマスクにして形成されるので、微細且つ精度良く形成される。その結果、第４開口１０５ｂと自己整合的に形成されるフルトレンチ１０３ｃは、それを形成するためのエッチングマスクとして、ArFよりも波長が長いKrFを用いて第２レジストパターン１１０を形成しても、ArFで露光を行ったかのように微細且つ精度良く形成することができる。
【０１１３】
なお、図６（ｂ）の工程において、KrFで露光された第２レジストパターン１１１に代えてArFレジストを用いて微細なフルトレンチ１０３ｃを形成することも考えられる。しかし、そのArFレジストで微細なフルトレンチ１０３ｃを形成するためには、エッチング時のレジストパターンの安定性を高めるために、このArFレジストの下にポリシリコン層のハードマスクを形成する必要がある。このようにすると、パーシャルトレンチ１０３ａやフルトレンチ用の溝１０３ｂの中にポリシリコン層が形成されるが、ポリシリコン層とシリコン層１０３はエッチレートが略同じなので、各トレンチ１０３ａ、１０３ｂの底に形成されたポリシリコンを選択的に除去することができなくなってしまう。本実施形態によれば、このようなポリシリコン層を形成すること無しに、ArFを用いてリソグラフィ工程を行ったかのように、微細なフルトレンチ１０３ｃを形成することができる。
【０１１４】
更に、第２レジストパターン１１１の第３窓１１１ａの大きさを、第１ハードマスク１０５の第４開口１０５ｂよりも大きくすることにより、第３窓１１１ａと第４開口１０５ｂとの位置合わせが容易となる。
【０１１５】
しかも、図５（ｂ）に示したように、第２ハードマスク１０６は、パーシャルトレンチ１０３ａを形成するのと同時にエッチングされて除去されるので、第２ハードマスク１０６を除去する工程が不要で、工程が簡略化される。
【０１１６】
その第２ハードマスク１０６としてポリシリコン層を使用する場合、その厚さが余りに薄いと、図５（ｂ）に示したパーシャルトレンチ１０３ａのエッチングのときに、第２ハードマスク１０６がエッチングマスクとして機能しない恐れがある。
【０１１７】
そこで、本願発明者は、ポリシリコン層よりなる第２ハードマスク１０６の膜厚を種々に変え、その膜厚によって第２ハードマスク１０６にどのような変化が見られるかを実験した。その実験結果を図１９、図２０に示す。図１９、図２０は、第２ハードマスク１０６をSEM (Scanning Electron Microscope)で観察して得られた平面像を基にして描いた図である。
【０１１８】
これらの実験では、シリコン基板の上に下地層として熱酸化膜と窒化シリコン層とをこの順に形成した後、この下地層の上にポリシリコン層を形成した。そして、このポリシリコン層の上に、アクリル系樹脂をベースにした化学増幅型ArFレジストよりなるレジストパターンを形成し、このレジストパターンをエッチングマスクにしてポリシリコン層をエッチングし、第２ハードマスク１０６にした。なお、エッチングマスクに使用したレジストパターンは、SEMによる観察の前に除去した。
【０１１９】
図１９に示されるように、第２ハードマスク１０６の膜厚が４０nm、５０nm、１５０nmでは、第２ハードマスク１０６は綺麗にパターニングされており、第２ハードマスク１０６をエッチングマスクとして使用しても問題は無い。
【０１２０】
一方、図２０は、ポリシリコンよりなる第２ハードマスク１０６の膜厚を３０nmにした場合の図である。図２０では、３つの図が描かれているが、これらはいずれも同じサンプルのSEMによる平面像であり、中央と右側の図は、左側の図を拡大したものである。
【０１２１】
図２０から明らかなように、第２ハードマスク１０６の膜厚が３０nmの場合では、第２ハードマスク１０６にピンホール１０６ａが形成されてしまい、第２ハードマスク１０６をエッチングマスクとして使用することはできない。なお、このピンホール１０６ａは、ポリシリコン層を形成した直後から存在するものであり、このポリシリコン層をパターニングして第２ハードマスク１０６にする際に発生したものではない。
【０１２２】
以上の結果より、第２ハードマスク１０６としてポリシリコン層を形成する場合は、そのポリシリコンの膜厚を３０nmより厚く形成する必要があることが分かる。このようにすることで、第２ハードマスク１０６をエッチングマスクにして形成されるフルトレンチ１０３ｃやパーシャルトレンチ１０３ａの加工精度を高めることができる。
【０１２３】
（２）第２の実施の形態
既述の第１実施形態では、深さの異なる二種類の溝として、パーシャルトレンチ１０３ａとフルトレンチ１０３ｃをSOI基板１００に形成したが、本発明はこれに限定されない。以下に説明するように、SOI基板に代えてシリコン基板に対して第１実施形態の方法を適用し、深さの異なる二種類の溝をシリコン基板に形成してもよい。以下に、この場合に得られる利点について説明する。
【０１２４】
図２１（ａ）は、第１実施形態を適用せずに、通常のCMOSプロセスによりシリコン基板１３０上にpチャネルMOSトランジスタとnチャネルMOSトランジスタを形成した場合の断面図である。
【０１２５】
その断面構造を得るには、まず、p型シリコン基板１３０にSTI(Shallow Trench Isolation)用の第１、第２トレンチ１３０ａ、１３０ｂを同じ深さに同時に形成した後、各トレンチ１３０ａ、１３０ｂ内を二酸化シリコンよりなる第１、第２素子分離絶縁層１３３ａ、１３３ｂで埋め込む。続いて、シリコン基板１３０のnチャネルMOSトランジスタの形成領域にボロン等のp型不純物をイオン注入してpウエル１３１を形成する。次に、シリコン基板１３０のpチャネルMOSトランジスタの形成領域にリン等のn型不純物をイオン注入してnウエル１３２を形成する。
【０１２６】
その後、シリコン基板１３０の表面を熱酸化してシリコン酸化膜を形成してこれを第１〜第３ゲート絶縁膜１３７ａ〜１３７ｃとして用いる。
【０１２７】
次に、シリコン基板１３０の上側全面にポリシリコン層を形成し、そのポリシリコン層を所定の形状にパターニングして、各ゲート絶縁膜１３７ａ〜１３７ｃのそれぞれの上に第１〜第３ゲート電極１３８ａ〜１３８ｃを形成する。
【０１２８】
続いて、第１、第２ゲート電極１３８ａ、１３８ｂの両側のpウェル１３１内にn型不純物をイオン注入して、nチャネルＭＯＳトランジスタのソース／ドレインエクステンション１３４ａ〜１３４ｄを形成する。次いで、第３ゲート電極１３８ｃの両側のnウェル１３２内にp型不純物をイオン注入して、pチャネルＭＯＳトランジスタのソース／ドレインエクステンション１３４ｅ、１３４ｆを形成する。
【０１２９】
更に、シリコン基板１３０の全面に二酸化シリコン等の絶縁層を形成した後、その絶縁層をエッチバックして各ゲート電極１３８ａ〜１３８ｃの両側部分に絶縁性サイドウォール１３９として残す。
【０１３０】
次に、第１、第２ゲート電極１３８ａ、１３８ｂと絶縁性サイドウォール１３９をマスクに使用して、pウェル１３１内にn型不純物をイオン注入することにより、nチャネルMOSトランジスタのソース／ドレインとなる第１〜第４n型不純物拡散領域１４０ａ〜１４０ｄを形成する。更に、第３ゲート電極１３８ｃと絶縁性サイドウォール１３９をマスクにしてnウエル１３２内にp型不純物をイオン注入することにより、pチャネルMOSトランジスタのソース／ドレインとなる第１、第２p型不純物拡散領域１４１ａ、１４１ｂを形成する。
【０１３１】
その後に、全面にコバルト層を形成した後に、このコバルト層を加熱して各不純物拡散領域１４０ａ〜１４０ｄ、１４１ａ、１４１ｂの表面にコバルトシリサイド層１３６ａ〜１３６ｆを形成する。その後、ウエットエッチングにより未反応のコバルトシリサイド層を除去する。
【０１３２】
上記した構造において、第１トレンチ１３０ａの幅Ａとしては、リソグラフィ工程とその後のエッチング工程で達成し得る最小寸法が適用される。
【０１３３】
これに対し、第２トレンチ１３０ｂの幅Ｂとしては、第４n型不純物拡散層１４０ｄとnウエル１３２との間の耐圧と、第１p型不純物拡散層１４１ａとpウエル１３１との間の耐圧が保持できる寸法が適用される。典型的には、ＢはＡの２倍以上もの値に設定される。
【０１３４】
一方、図２１（ｂ）は、既述した本発明の第１実施形態を適用し、第２トレンチ１３０ｂを第１トレンチ１３０ａよりも深くした場合の断面図である。なお、図２１（ｂ）において、図２１（ａ）と同じ部材には図２１（ｂ）と同じ符号を付し、以下ではその説明を省略する。
【０１３５】
図２１（ｂ）では、図２１（ａ）よりも第２トレンチ１３０ｂを深く形成したので、第２トレンチ１３０ｂの幅をＢからＣに狭くしても、第４n型不純物拡散層１４０ｄとnウエル１３２との間の耐圧や、第１p型不純物拡散層１４１ａとpウエル１３１との間の耐圧を保持することが可能になる。
【０１３６】
但し、第２トレンチ１３０ｂは、第１トレンチ１３０ａよりも上記の耐圧についての条件が厳しいうえに、その深さが第１トレンチ１３０ａよりも深いので、加工性や第２素子分離絶縁層１３３ｂの埋め込み性等が悪くなり易い。そのため、幅Ｃは、第１トレンチ１３０ａの幅Ａよりも広く設定する必要があり、結局、Ａ＜Ｃ＜Ｂとなる。
【０１３７】
上記のように、本発明の第１実施形態をシリコン基板１３０に適用し、異ウエル間（pウエル１３１とnウエル１３２との間）の間の第２トレンチ１３０ｂを、単一のウエル（pウエル１３１）内の第１トレンチ１３０ａよりも深くすることにより、pウエル１３１とnウエル１３２との距離ＢをＣの如くに短くすることができる。
【０１３８】
以下に、本発明の特徴を付記する。
【０１３９】
（付記１）  半導体層の上に第１マスク層を形成する工程と、
前記第１マスク層の上に第２マスク層としてシリコン層を形成する工程と、
前記第２マスク層の上に第１フォトレジストを形成し、該第１フォトレジストをArFで露光した後、現像して、第１窓と第２窓とを有する第１レジストパターンにする工程と、
前記第１窓と前記第２窓を通じて前記第２マスク層をエッチングすることにより、前記第１窓の下の前記第２マスク層に第１開口を形成すると共に、前記第２窓の下の前記第２マスク層に第２開口を形成する工程と、
前記第１開口と前記第２開口を通じて前記第１マスク層をエッチングすることにより、前記第１開口の下の前記第１マスク層に第３開口を形成すると共に、前記第２開口の下の前記第１マスク層に第４開口を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第２マスク層をエッチングマスクとして使用しながら前記半導体層をエッチングすることにより、前記第３開口と前記第４開口のそれぞれの下の半導体層に第１溝と第２溝を形成する工程と、
前記第４開口が露出する第３窓を備え、且つ前記第１溝を覆う第２レジストパターンで前記第１マスク層を覆う工程と、
前記第３窓から露出する前記第４開口を通じて、前記第２溝の深さを前記第１溝の深さよりも深くエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【０１４０】
（付記２）  前記第１溝と前記第２溝のそれぞれの中に素子分離絶縁層を形成する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
【０１４１】
（付記３）  前記素子分離絶縁層を形成する工程は、
前記第１溝と前記第２溝のそれぞれの中、及び前記第１マスク層の上に絶縁層を形成する工程と、
前記絶縁層を研磨して前記第１マスク層の上から除去することにより、該絶縁層を前記第１溝と前記第２溝のそれぞれの中に残して前記素子分離絶縁層とする工程とを有することを特徴とする付記２に記載の半導体装置の製造方法。
【０１４２】
（付記４）  前記第２レジストパターンの前記第３窓の大きさを、前記第１マスク層の前記第４開口よりも大きくすることを特徴とする付記１に記載の半導体装置の製造方法。
【０１４３】
（付記５）  前記第１溝を形成する工程において、前記第１マスク層がエッチングされて除去されることを特徴とする付記１に記載の半導体装置の製造方法。
【０１４４】
（付記６）  前記シリコン層として、ポリシリコン層とアモルファスシリコン層のいずれかを形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１４５】
（付記７）  前記シリコン層として、厚さが３０nmより厚いポリシリコン層を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１４６】
（付記８）  前記第１フォトレジストとして、脂環式炭化水素含有重合体を含む化学増幅型ポジ型レジストを使用することを特徴とする付記１に記載の半導体装置の製造方法。
【０１４７】
（付記９）  前記第２マスク層に前記第１開口と前記第２開口を形成する工程は、HBrとO2との混合ガスをエッチングガスとするプラズマエッチングにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１４８】
（付記１０）  前記第１マスク層として窒化シリコン層を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１４９】
（付記１１）  前記窒化シリコン層を形成する前に、前記半導体層上に二酸化シリコン層を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１５０】
（付記１２）  前記第２レジストパターンで前記第１マスク層を覆う工程は、
前記第１溝と前記第２溝のそれぞれ中、及び前記第１マスク層の上に第２フォトレジストを塗布する工程と、
ArFよりも波長の長い光で前記第２フォトレジストを露光する工程と、
前記露光後の前記第２フォトレジストを現像して前記第２レジストパターンにする工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
【０１５１】
（付記１３）  前記ArFよりも波長の長い光としてKrFを使用することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１５２】
（付記１４）  前記KrFで露光される前記第２フォトレジストとして、芳香族環を含む化学増幅型ポジ型レジストを使用することを特徴とする付記１３に記載の半導体装置の製造方法。
【０１５３】
（付記１５）  前記半導体層としてSOI基板のシリコン層を使用し、前記第１溝を形成する工程において、前記SOI基板のシリコン層の厚さよりも浅く前記第１溝を形成すると共に、前記第２溝の深さを深くする工程において、該第２溝を前記SOI基板の埋め込み絶縁層に至る深さにすることを特徴とする付記１に記載の半導体装置の製造方法。
【０１５４】
（付記１６）  前記SOI基板の一部領域を前記第２溝で囲うと共に、前記第１溝により、前記一部領域を第１領域と第２領域に分けることを特徴とする付記１５に記載の半導体装置の製造方法。
【０１５５】
（付記１７）  前記第１溝と前記第２溝のそれぞれの中に素子分離絶縁層を形成する工程と、
前記素子分離絶縁層を形成した後、前記第１領域内の前記シリコン層上に、ゲート絶縁膜を介してトランジスタのゲート電極を形成する工程と、
前記ゲート電極の両側の前記シリコン層に不純物を導入して、前記トランジスタのソース／ドレインとなる第１、第２不純物拡散層を形成する工程とを有することを特徴とする付記１６に記載の半導体装置の製造方法。
【０１５６】
（付記１８）  前記第１、第２不純物拡散層を形成した後、前記第１領域と前記第２領域を覆う絶縁層を形成する工程と、
前記第１、第２不純物拡散層上、及び前記第２領域の上の前記絶縁層に、それぞれ第１、第２、第３ホールを形成する工程と、
前記第１、第２、第３ホールの中に、それぞれ第１、第２、第３導電性プラグを形成する工程とを有することを特徴とする付記１７に記載の半導体装置の製造方法。
【０１５７】
（付記１９）  半導体層上に第１マスク層を形成する工程と、
前記第１マスク層上に第２マスク層を形成する工程と、
前記第２マスク層上に第１フォトレジストを形成し、ArFを用いたフォトリソグラフィにより、第１窓と第２窓とを有する第１レジストパターンを形成する工程と、
前記第１窓と前記第２窓を通じて前記第２マスク層をエッチングし、前記第１窓の下の前記第２マスク層に第１開口を形成すると共に、前記第２窓の下の前記第２マスク層に第２開口を形成する工程と、
前記第１開口と前記第２開口を通じて前記第１マスク層をエッチングし、前記第１開口の下の前記第１マスク層に第３開口を形成すると共に、前記第２開口の下の前記第１マスク層に第４開口を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第２マスク層をエッチングマスクとして使用しながら前記半導体層をエッチングして、前記第３開口と前記第４開口のそれぞれの下の前記半導体層に、第１溝と第２溝とを形成する工程と、
第２フォトレジストを形成し、KrFを用いたフォトリソグラフィにより、前記第４開口が露出する第３窓を備え、且つ前記第１溝を覆う第２レジストパターンを形成する工程と、
前記第３窓から露出する前記第４開口を通じて、前記第２溝の深さを前記第１溝の深さよりも深くエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【０１５８】
（付記２０）  半導体層上に第１マスク層を形成する工程と、
前記第１マスク層上に第２マスク層を形成する工程と、
前記第２マスク層上に第１窓と第２窓とを有し、脂環式炭化水素含有重合体を含む第１レジストパターンを形成する工程と、
前記第１窓と前記第２窓を通じて前記第２マスク層をエッチングし、前記第１窓の下の前記第２マスク層に第１開口を形成すると共に、前記第２窓の下の前記第２マスク層に第２開口を形成する工程と、
前記第１開口と前記第２開口を通じて前記第１マスク層をエッチングし、前記第１開口の下の前記第１マスク層に第３開口を形成すると共に、前記第２開口の下の前記第１マスク層に第４開口を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第２マスク層をエッチングマスクとして使用しながら前記半導体層をエッチングして、前記第３開口と前記第４開口のそれぞれの下の前記半導体層に、第１溝と第２溝とを形成する工程と、
前記第１溝を覆い、前記第４開口が露出する第３窓を備え、芳香族環を含む第２レジストパターンを形成する工程と、
前記第３窓から露出する前記第４開口を通じて、前記第２溝の深さを前記第１溝の深さよりも深くエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１５９】
【図１】図１（ａ）〜（ｃ）は、従来例に係る半導体装置の製造方法を示す工程断面図である。
【図２】図２は、従来例に係る半導体装置の製造方法の不都合について説明するための平面図である。
【図３】図３（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１）である。
【図４】図４（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その２）である。
【図５】図５（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その３）である。
【図６】図６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その４）である。
【図７】図７（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その５）である。
【図８】図８（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その６）である。
【図９】図９（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】図１０（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】図１２は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】図１３は、本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１１）である。
【図１４】図１４は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図（その１）である。
【図１５】図１５は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図（その２）である。
【図１６】図１６は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図（その３）である。
【図１７】図１７は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図（その４）である。
【図１８】図１８は、本発明の実施の形態に係る半導体装置の平面レイアウトにおいて、各部材間の距離の一例を示す平面図である。
【図１９】図１９は、本発明の実施の形態において、ポリシリコンよりなる第２ハードマスクの膜厚を４０〜１５０nmの範囲で変化させた場合の、第２ハードマスクの平面SEM像を基にして描いた図である。
【図２０】図２０は、本発明の実施の形態において、ポリシリコンよりなる第２ハードマスクの膜厚を３０nmとした場合の、第２ハードマスクの平面SEM像を基にして描いた図である。
【図２１】図２１（ａ）、（ｂ）は、本発明をシリコン基板に適用した場合に得られる利点について説明するための断面図である。
【符号の説明】
【０１６０】
１００…SOI基板、１０１…支持基板、１０２…埋め込み絶縁膜、１０３…シリコン層、１０３ａ…パーシャルトレンチ、１０３ｂ…フルトレンチ用の溝、１０３ｃ…フルトレンチ、１０４…第１熱酸化膜、１０５…第１ハードマスク、１０５ａ…第３開口、１０５ｂ…第４開口、１０６…第２ハードマスク、１０６ａ…第１開口、１０６ｂ…第２開口、１０７…第１フォトレジスト、１０８…第１レジストパターン、１０８ａ…第１窓、１０８ｂ…第２窓、１１０…第２フォトレジスト、１１１…第２レジストパターン、１１１ａ…第３窓、１１２…絶縁膜、１１２ａ…第１素子分離絶縁膜、１１２ｂ…第２素子分離絶縁膜、１１３…第２熱酸化膜、１１４…ゲート絶縁膜、１１５…ゲート電極、１１６…絶縁性サイドウォール、１１７ａ、１１７ｂ…第１、第２n型不純物拡散層、１１７ｃ…p型不純物拡散層、１１８ａ〜１１８ｃ…第１〜第３コバルトシリサイド層、１１９…エッチングストッパ層、１２０…第１層間絶縁膜、１２１ａ〜１２１ｄ…第１〜第４ホール、１２２ａ〜１２２ｄ…第１〜第４導電性プラグ、１２３ａ〜１２３ｄ…第１〜第４銅配線、１２５ａ、１２５ｂ…ソース／ドレインエクステンション、１３０…シリコン基板、１３０ａ、１３０ｂ…第１、第２トレンチ、１３１…pウエル、１３２…nウエル、１３３ａ、１３３ｂ…第１、第２素子分離絶縁層、１３４ａ〜１３４ｆ…ソース／ドレインエクステンション、１３６ａ〜１３６ｆ…コバルトシリサイド層、１３７ａ〜１３７ｃ…第１〜第３ゲート絶縁膜、１３８ａ〜１３８ｃ…第１〜第３ゲート電極、１３９…絶縁性サイドウォール、１４０ａ〜１４０ｄ…第１〜第４n型不純物拡散領域、１４１ａ、１４１ｂ…第１、第２p型不純物拡散領域、２０１…シリコン層、２０１ａ…溝、２０２…パッド酸化層、２０３…パッド窒化層、２０４…ハードマスク、２０５…レジストパターン、２０６…トレンチマスク、A1…トランジスタ活性領域、A2…ウェルコンタクト領域、TR…MOSトランジスタ。
.,
【図１】
2005150403.tif 000003
【図２】
2005150403.tif 000004
【図３】
2005150403.tif 000005
【図４】
2005150403.tif 000006
【図５】
2005150403.tif 000007
【図６】
2005150403.tif 000008
【図７】
2005150403.tif 000009
【図８】
2005150403.tif 000010
【図９】
2005150403.tif 000011
【図１０】
2005150403.tif 000012
【図１１】
2005150403.tif 000013
【図１２】
2005150403.tif 000014
【図１３】
2005150403.tif 000015
【図１４】
2005150403.tif 000016
【図１５】
2005150403.tif 000017
【図１６】
2005150403.tif 000018
【図１７】
2005150403.tif 000019
【図１８】
2005150403.tif 000020
【図１９】
2005150403.tif 000021
【図２０】
2005150403.tif 000022
【図２１】
2005150403.tif 000023