(57)【要約】【課題】  エッチングガス中のフッ素に起因して層間絶縁膜に空洞を発生させることのない半導体装置の製造方法を提供する。【解決手段】  半導体基板２の上に、ストッパー膜３、層間絶縁膜６、第１の絶縁膜７、第１の有機膜８、第２の絶縁膜９および第２の有機膜１０を順に形成する。レジストパターン１１をマスクとして第２の絶縁膜９をドライエッチングし、ハードマスクと、第１の有機膜８に達する開孔部とを形成する。次に、レジストパターン１１および第１の有機膜８をアッシングし、開孔部から第１の絶縁膜７を露出させる。その後、ハードマスクをエッチングマスクとして第１の絶縁膜７、層間絶縁膜６を順にドライエッチングし、開孔部からストッパー膜３を露出させる。第１の有機膜８をアッシングした後、ストッパー膜３をドライエッチングして銅配線層１に達するビアホールを形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
下層配線が形成された半導体基板の上にストッパー膜を形成する工程と、
前記ストッパー膜の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に有機膜を形成する工程と、
前記有機膜の上にハードマスクとなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上にレジスト膜を形成する工程と、
前記レジスト膜を露光および現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第２の絶縁膜のドライエッチングを行い、ハードマスクを形成するとともに前記有機膜に達する開孔部を形成する工程と、
前記レジストパターンおよび前記開孔部から露出している前記有機膜をアッシングによって除去し、前記開孔部から前記第１の絶縁膜を露出させる工程と、
前記ハードマスクをエッチングマスクとして前記第１の絶縁膜、前記層間絶縁膜を順にドライエッチングし、前記開孔部から前記ストッパー膜を露出させる工程と、
前記有機膜をアッシングによって除去する工程と、
前記ストッパー膜をドライエッチングして前記下層配線に達するビアホールを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記層間絶縁膜は、比誘電率が３以下の低誘電率絶縁膜であってシリコンを含有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記層間絶縁膜は、ＳｉＯＣ膜および多孔質ＳｉＯ２膜のいずれか一方である請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜は、ＳｉＯ２膜、ＳｉＣ膜、ＳｉｘＮｙ膜、ＳｉＯＣ膜およびＳｉＣＮ膜よりなる群から選ばれる１の膜である請求項１〜３のいずれか１に記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜は、ＳｉＯ２膜、ＳｉＣ膜、ＳｉｘＮｙ膜、ＳｉＯＣ膜およびＳｉＣＮ膜よりなる群から選ばれる１の膜である請求項１〜４のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より詳しくは、層間絶縁膜として低誘電率の絶縁膜を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの高速化は著しく、多層配線部における配線抵抗と配線間や配線層間の寄生容量に起因する信号伝搬速度の低下による伝送遅延が問題となってきている。こうした問題は、半導体デバイスの高集積化に伴う配線幅および配線間隔の微細化につれて配線抵抗が上昇し且つ寄生容量が増大するので、益々顕著となる傾向にある。
【０００３】
配線抵抗および寄生容量の増大に基づく信号遅延を防止するために、従来より、アルミニウム配線に代わる銅配線の導入が行われるとともに、層間絶縁膜として低誘電率の絶縁膜（以下、Ｌｏｗ−ｋ膜という。）を用いることが試みられてきた。
【０００４】
Ｌｏｗ−ｋ膜を用いた銅配線の形成方法としては、ダマシン法によるものがある。これは、銅がアルミニウムに比較してエッチングレートの制御が困難であることに鑑み、銅をエッチングせずに配線を形成する技術として知られている。
【０００５】
図３および図４を用いて、ダマシン法による従来の銅配線形成工程について説明する。尚、これらの図において、同じ符号で示した部分は同じものであることを示している。
【０００６】
まず、図３（ａ）に示すように、銅配線層２０が形成されたシリコン基板２１の上に、ストッパー膜２２を形成する。ここで、銅配線層２０はバリアメタル膜２０ａと銅層２０ｂとを有している。次に、ストッパー膜２２の上にＬｏｗ−ｋ膜２３を形成した後、Ｌｏｗ−ｋ膜２３の上にハードマスク２４を形成して、図３（ｂ）に示す構造とする。続いて、ハードマスク２４、Ｌｏｗ−ｋ膜２３およびストッパー膜２２をエッチングし、図３（ｃ）に示すビアホール２５および配線溝２６を形成する。その後、ビアホール２５および配線溝２６の内面にバリアメタル膜２７を形成し、ビアホール２５および配線溝２６に銅層２８を埋め込んで、ビアプラグ２９および銅配線層３０を形成する。以上の工程によって、シリコン基板２１に形成された銅配線層２０と上層の銅配線層３０とがビアプラグ２９を介して電気的に接続された銅配線を形成することができる（図３（ｄ））。
【０００７】
上記の工程において、ビアホール２５の形成は、具体的には次のようにして行われる。まず、図４（ａ）に示すように、ハードマスク２４の上に所定のパターンが形成されたレジスト膜３１を形成する。そして、レジスト膜３１をマスクとしてハードマスク２４およびＬｏｗ−ｋ膜２３をエッチングし、ストッパー膜２２に達する開孔部３２を形成する（図４（ｂ））。その後、不要となったレジスト膜３１をアッシングによって除去した後、開孔部３２から露出しているストッパー膜２２ａをエッチングすることによってビアホール２５が形成される（図４（ｃ））。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、Ｌｏｗ−ｋ膜２３のエッチング工程においては、Ｌｏｗ−ｋ膜２３とともにレジスト膜３１もエッチングされる。レジスト膜３１の主成分は炭素であることから、エッチング雰囲気中には炭素が多くなり、Ｌｏｗ−ｋ膜２３の側壁部に炭素系のポリマーが堆積する。この炭素系のポリマーは側壁保護膜となって、Ｌｏｗ−ｋ膜２３にサイドエッチングなどが起こるのを防止する。
【０００９】
一方、Ｌｏｗ−ｋ膜２３のエッチングにはフッ素含有ガスが用いられる。このエッチングガス由来のフッ素は、側壁保護膜中の炭素と容易に結合して膜中に取り込まれる。しかしながら、側壁保護膜に水が接触すると、膜中からフッ素が抜け出して後に空洞（ボイド）を形成するために、半導体装置の電気的特性が低下するという問題があった。
【００１０】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、Ｌｏｗ−ｋ膜に空洞を発生させることのない半導体装置の製造方法を提供することにある。
【００１１】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、下層配線が形成された半導体基板の上にストッパー膜を形成する工程と、このストッパー膜の上に層間絶縁膜を形成する工程と、この層間絶縁膜の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上に有機膜を形成する工程と、この有機膜の上にハードマスクとなる第２の絶縁膜を形成する工程と、この第２の絶縁膜の上にレジスト膜を形成する工程と、このレジスト膜を露光および現像してレジストパターンを形成する工程と、このレジストパターンをマスクとして第２の絶縁膜のドライエッチングを行い、ハードマスクを形成するとともに有機膜に達する開孔部を形成する工程と、レジストパターンおよび開孔部から露出している有機膜をアッシングによって除去し、開孔部から第１の絶縁膜を露出させる工程と、ハードマスクをエッチングマスクとして第１の絶縁膜、層間絶縁膜を順にドライエッチングし、開孔部からストッパー膜を露出させる工程と、有機膜をアッシングによって除去する工程と、ストッパー膜をドライエッチングして下層配線に達するビアホールを形成する工程とを有することを特徴とする。
【００１３】
本発明の半導体装置の製造方法において、層間絶縁膜は、比誘電率が３以下の低誘電率絶縁膜であってシリコンを含有するものとすることができる。
【００１４】
また、本発明の半導体装置の製造方法において、層間絶縁膜は、ＳｉＯＣ膜および多孔質ＳｉＯ２膜のいずれか一方とすることができる。
【００１５】
また、本発明の半導体装置の製造方法において、第１の絶縁膜は、ＳｉＯ２膜、ＳｉＣ膜、ＳｉｘＮｙ膜、ＳｉＯＣ膜およびＳｉＣＮ膜よりなる群から選ばれる１の膜とすることができる。
【００１６】
さらに、本発明の半導体装置の製造方法において、第２の絶縁膜は、ＳｉＯ２膜、ＳｉＣ膜、ＳｉｘＮｙ膜、ＳｉＯＣ膜およびＳｉＣＮ膜よりなる群から選ばれる１の膜とすることができる。
【発明の効果】
【００１７】
本発明によれば、レジスト膜ではなくハードマスクをマスクとして層間絶縁膜のエッチングを行うので、エッチング雰囲気中のフッ素に起因して層間絶縁膜に空洞が発生するのを防ぐことができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
【００１９】
図１（ａ）〜（ｄ）および図２（ａ）〜（ｅ）は、本実施の形態における半導体装置の製造方法を示す断面図である。
【００２０】
まず、図１（ａ）に示すように、下層配線としての銅配線層１が形成された半導体基板２の上に、ストッパー膜３を形成する。
【００２１】
図１（ａ）において、銅配線層１は、バリアメタル膜４および銅層５を有している。尚、本実施の形態においては、銅配線層以外の他の導電層が形成されていてもよい。例えば、銅以外の他の金属の配線層または不純物ドーピング領域などが半導体基板に形成されていてもよい。
【００２２】
半導体基板２としては、例えばシリコン基板などを用いることができる。また、ストッパー膜３は、上に形成される層間絶縁膜とのエッチング選択比が大きい材料を用いることが好ましい。具体的には、層間絶縁膜の種類に応じて適宜決定されるが、例えば、ＳｉＣ膜、ＳｉｘＮｙ（例えば、Ｓｉ３Ｎ４、Ｓｉ２Ｎ３、ＳｉＮなど。）膜、ＳｉＣＮ膜またはＳｉＯＣ膜などを用いることができる。これらの膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，以下、ＣＶＤという。）法またはスパッタ法などによって成膜することができる。
【００２３】
次に、図１（ｂ）に示すように、ストッパー膜３の上に層間絶縁膜６を形成する。
【００２４】
層間絶縁膜６は、比誘電率が３以下の低誘電率絶縁膜（Ｌｏｗ−ｋ膜）であって、シリコンを含有する材料からなる膜であることが好ましい。具体的には、ＳｉＯＣ膜または多孔質のＳｉＯ２膜などを用いることができる。
【００２５】
ところで、従来は、層間絶縁膜の上にハードマスクを形成し、さらにその上にレジスト膜を形成していた。一方、本発明では、層間絶縁膜６の上に、第１の絶縁膜７、第１の有機膜８、第２の絶縁膜９および第２の有機膜１０をこの順に形成する。ここで、第２の絶縁膜９はハードマスクとなる膜であり、第２の有機膜１０はレジスト膜である。尚、本明細書においては、第１の有機膜を単に有機膜と称する場合もある。
【００２６】
第１の絶縁膜７および第２の絶縁膜９としては、１）シリコンを含有し、２）第１の有機膜８および第２の有機膜１０とのエッチング選択比が大きく、３）パターニングの際に下層配線との位置合せが可能な透過率を有する材料からなるものを用いる。例えば、ＳｉＯ２、ＳｉＣ、ＳｉｘＮｙ（例えば、Ｓｉ３Ｎ４、Ｓｉ２Ｎ３、ＳｉＮなど。）、ＳｉＯＣまたはＳｉＣＮなどからなる膜を用いることができる。これらの膜はＣＶＤ法またはスパッタ法などによって形成することができる。第１の絶縁膜７と第２の絶縁膜９とは、同じ材料からなっていてもよいし、異なる材料からなっていてもよい。
【００２７】
第１の有機膜８および第２の有機膜１０は、後述するように、アッシングによって除去可能な材料からなるものを用いる。例えば、炭素を主成分とする炭化水素系のポリマー膜を用いることができる。第１の有機膜８と第２の有機膜１０とは、同じ材料からなっていてもよいし、異なる材料からなっていてもよい。但し、第２の有機膜としては、フォトリソグラフィ法によってパターニング可能な材料を用いる。具体的には、可視光や紫外線などに対して感光性のある材料を用いる。一方、第１の有機膜８は必ずしも感光性を有している必要はない。
【００２８】
例えば、図３および図４に示した従来の半導体装置の製造工程で使用されるハードマスク２４と同じ材料を用いて、第１の絶縁膜７および第２の絶縁膜９を形成することができる。同様に、レジスト膜３１と同じ材料を用いて、第１有機膜８および第２の有機膜１０を形成することができる。換言すると、本発明は、従来の層間絶縁膜、ハードマスクおよびレジスト膜からなる積層構造に、さらに、ハードマスクおよびレジスト膜を積層した構造を有する。
【００２９】
次に、フォトリソグラフィ法によって第２の有機膜１０を露光および現像し、図１（ｄ）に示すレジストパターン１１を形成する。ここで、第２の絶縁膜９は、レジストパターン１１を形成する際に下地の第１の有機膜８がエッチングされるのを防ぐ役割を有する。
【００３０】
次に、レジストパターン１１をマスクとして、第２の絶縁膜９をエッチングする。これにより、図２（ａ）に示す構造が得られる。図２（ａ）において、開孔部１２の底部には第１の有機膜８が露出している。
【００３１】
次に、不要となったレジストパターン１１とともに、開孔部１２の底部に露出している第１の有機膜８をアッシングにより除去する。アッシングには、例えば、Ｏ２ガス、ＮＨ３ガス、またはＮ２ガスとＨ２ガスとの混合ガスなどを用いることができる。この際、第１の有機膜８の下地には第１の絶縁膜７が形成されているので、アッシングによって層間絶縁膜６にダメージが及ぶのを防ぐことができる。すなわち、第１の絶縁膜７はキャップ層として機能する。
【００３２】
上記のアッシングを終えた後は、図２（ｂ）に示す構造が得られる。図２（ｂ）において、開孔部１２の底部には第１の絶縁膜７が露出している。
【００３３】
続いて、第２の絶縁膜９をマスクとして、第１の絶縁膜７および層間絶縁膜６をエッチングする。すなわち、第２の絶縁膜９は、本発明においてハードマスクとして機能する。
【００３４】
このように、本発明は、レジスト膜ではなくハードマスクをマスクとして層間絶縁膜のエッチングを行うことを特徴としている。ここで、レジスト膜の主成分が炭素であるのに対し、ハードマスクの主成分はシリコンである。したがって、エッチング雰囲気中にはシリコンが多くなり、層間絶縁膜の側壁部にシリコン系のポリマーが堆積する。このシリコン系のポリマーは、炭素系のポリマーに比較してフッ素を取り込み難いという性質を有する。したがって、層間絶縁膜に空洞が発生するのを防ぐことができる。
【００３５】
上記のことをさらに図２を用いて説明する。図２（ｂ）において、ハードマスクとしての第２の絶縁膜９をマスクとして第１の絶縁膜７をエッチングし、続いて層間絶縁膜６をエッチングする。層間絶縁膜６をエッチングする際には、第２の絶縁膜９も同時にエッチングされる。ここで、第２の絶縁膜９の主成分は炭素でなくシリコンであるので、層間絶縁膜６の側壁部にはシリコン系のポリマーが堆積して側壁保護膜（図示せず）を形成する。
【００３６】
一方、このエッチング工程においては、エッチングガスとしてフッ素を含有するガスが用いられる。例えば、オクタフルオロブテン（Ｃ４Ｆ８）、窒素（Ｎ２）およびアルゴン（Ａｒ）からなる混合ガスや、テトラフルオロメタン（ＣＦ４）、ジフルオロメタン（ＣＨ２Ｆ２）、ネオン（Ｎｅ）およびアルゴン（Ａｒ）からなる混合ガスなどを用いることができる。したがって、エッチング雰囲気中には多量のフッ素が存在している。しかしながら、このフッ素は、側壁保護膜を形成するシリコン系のポリマー膜の内部には入り込み難い。したがって、側壁保護膜に水が接触しても層間絶縁膜６に空洞が形成されることはなく、半導体装置の電気的特性の低下を防止することができる。
【００３７】
また、本発明においては、ハードマスクとしての第２の絶縁膜９と、キャップ層としての第１の絶縁膜７との間に第１の有機膜８が形成されている。ここで、第２の絶縁膜９、層間絶縁膜６および第１の絶縁膜７の間のエッチング選択比は同じであるか、または、それ程大きくない値で異なる程度である。したがって、第１の絶縁膜７および層間絶縁膜６をエッチングしている間に、第２の絶縁膜９もエッチングされて、開孔部１２における第２の絶縁膜９の断面形状は逆テーパ形状を呈するようになる。これにより、開孔部１２の寸法は所望の寸法よりも大きくなる。したがって、第２の絶縁膜９と第１の絶縁膜７との間に第１の有機膜８が存在しなければ、第１の絶縁膜７、さらには層間絶縁膜６も所定よりも大きい開口寸法で加工されることになる。
【００３８】
しかしながら、本発明によれば、第１の絶縁膜７と第２の絶縁膜９との間には第１の有機膜８が形成されており、第１の有機膜８と、第１の絶縁膜７および第２の絶縁膜９との間のエッチング選択比は大きいので、開孔部１２において第２の絶縁膜９が逆テーパ形状になってもその影響が第１の絶縁膜７や層間絶縁膜６に及ぶことはなく、これらの膜を高い精度で加工することができる。
【００３９】
上記のエッチングは、ストッパー膜３に達した時点で自動的に停止する。尚、エッチングは、第１の絶縁膜７および層間絶縁膜６のエッチング終了とともに第２の絶縁膜９が消滅するような条件で行うことが好ましい。これにより、図２（ｃ）に示す構造が得られる。図２（ｃ）において、開孔部１２にはストッパー膜３の一部が露出している。
【００４０】
次に、不要となった第１の有機膜８をアッシングによって除去した後、開孔部９に露出したストッパー膜３のエッチングを行い、図２（ｄ）に示すビアホール１３を形成する。図２（ｄ）において、ビアホール１３の底部には下層の銅配線層１の表面が露出している。
【００４１】
以上の工程によって層間絶縁膜６にビアホール１３を形成した後は、フォトリソグラフィ法によってビアホール１３の上に配線溝１４を形成する。続いて、ビアホール１３および配線溝１４の内面にバリアメタル膜１５を形成し、バリアメタル膜１５を介してこれらの内部に銅層１６の埋込みを行うことによって、ビアプラグ１７および銅配線層１８を形成する（図２（ｅ））。この工程は、具体的には、次のようにして行うことができる。
【００４２】
まず、ＣＶＤ法またはスパッタ法などによって、窒化チタン膜または窒化タンタル膜などのバリアメタル膜を成膜した後、この上にさらに銅層を成膜する。続いて、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ，以下、ＣＭＰという。）法によって、銅層およびバリアメタル膜の研磨を行う。これにより、ビアホールおよび配線溝の内部にのみ、銅層およびバリアメタル膜が残るようにすることができる。
【００４３】
バリアメタル膜の形成および銅層の埋め込みは、他の方法によって行ってもよい。例えば、ＣＶＤ法およびＣＭＰ法によってバリアメタルを配線溝の内部にのみ形成した後、硫酸銅（ＣｕＳＯ４）をベースとした電解液を用いるめっき法によって、配線溝の内部に銅を埋め込んでもよい。
【００４４】
以上の工程によって、銅配線層１を有する半導体基板２の上に、ビアプラグ１７および銅配線層１８を形成することができる（図２（ｅ））。ここで、銅配線層１８は、ビアプラグ１７を介して銅配線層１と電気的に接続している。
【図面の簡単な説明】
【００４５】
【図１】（ａ）〜（ｄ）は、本実施の形態における半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｅ）は、本実施の形態における半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４６】
１，１８，２０，３０  銅配線層
２  半導体基板
３，２２  ストッパー膜
４，１５，２７  バリアメタル膜
５，１６，２８  銅層
６，２３  層間絶縁膜
７  第１の絶縁膜
８  第１の有機膜
９  第２の絶縁膜
１０  第２の有機膜
１１  レジストパターン
１２，３２  開孔部
１３，２５，３３  ビアホール
１７，２９  ビアプラグ
１４，２６  配線溝
２１  シリコン基板
２４  ハードマスク
３１  レジスト膜
【図１】
2005093606.tif 000003
【図２】
2005093606.tif 000004
【図３】
2005093606.tif 000005
【図４】
2005093606.tif 000006