(57)【要約】【課題】  半貫通ビアホールと内部導体との接続信頼性が高く、及び、全貫通ビアホールに接続不良が生じるおそれがなく、電気的特性が損なわれることのない積層型セラミック電子部品の製造方法を得る。【解決手段】  内部導体１５を内蔵した第１の積層ブロック１２を作製し、積層ブロック１２にその上下面に達する細孔２２’を形成し、該細孔２２’に導電性ペーストを充填して半貫通ビアホール２２を形成する。次に、積層ブロック１２の下面にセラミックシート層１３を積層／貼り合わせ、さらに、セラミックシート層１３の下面に、内部導体を内蔵した第２の積層ブロックを積層／貼り合わせて積層体を得る。この積層体にその上下面に達する細孔を形成し、該細孔に導電性ペーストを充填して全貫通ビアホールを形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
内部導体を内蔵して複数のセラミックシートを積層してなる積層体に、該積層体の上面及び下面に両端部が露出する全貫通ビアホールと、該積層体の上面又は下面のいずれかに一端部が露出すると共に他端部が積層体の内部に位置する半貫通ビアホールとを設けた積層型セラミック電子部品の製造方法において、
第１の積層ブロックに半貫通ビアホールを全貫通状態で形成する工程と、
前記第１の積層ブロックにセラミックシート層及び／又は第２の積層ブロックを積層する工程と、
前記積層工程にて得られた積層体に全貫通ビアホールを形成する工程と、
を備えたことを特徴とする積層型セラミック電子部品の製造方法。
【請求項２】
前記第２の積層ブロックは内部導体を備えたものであることを特徴とする請求項１に記載の積層型セラミック電子部品の製造方法。
【請求項３】
前記第２の積層ブロックは半貫通ビアホールを備えたものであることを特徴とする請求項１又は請求項２に記載の積層型セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型セラミック電子部品の製造方法、特に、内部導体を内蔵した状態で複数のセラミックシートを積層してなる積層型セラミック電子部品の製造方法に関する。
【背景技術】
【０００２】
近年、高周波回路に使用される積層型コンデンサにあっては、ＥＳＬ（等価直列インダクタンス）の低いものが要求されており、それに対応した積層型セラミック電子部品として特許文献１に記載のものが提案されている。この電子部品では、ＥＳＬを低下させるために、電流伝達経路を短く、複数化し、かつ、発生する磁束を相殺可能なように、内部導体と電気的に接続された全貫通ビアホール及び半貫通ビアホールを積層体に形成している。
【０００３】
ここで、全貫通ビアホールとは、積層体の上面及び下面に両端部が露出するように形成されたビアホールを意味し、半貫通ビアホールとは、積層体の上面又は下面のいずれかに一端部が露出すると共に他端部が積層体の内部に位置するように形成されたビアホールを意味する。
【０００４】
具体的には、図６に示すように、積層型セラミック電子部品５０は、複数のセラミックシートからなる積層体５１に、内部導体（コンデンサ電極等）５５を複数段に形成し、積層体５１に形成した全貫通ビアホール６１及び半貫通ビアホール６２にてこれらの内部導体５５を電気的に接続して所定の回路を構成したものである。
【０００５】
このような電子部品５０は、従来、図７に示す方法にて製造されていた。まず、図７（Ａ）に示すように、複数のセラミックシートにて内部導体５５を内蔵した積層体５１を作製し、図７（Ｂ）に示すように、全貫通の細孔６１’及び半貫通の細孔６２’を形成する。その後、細孔６１’，６２’に導電性ペーストを充填して図７（Ｃ）に示す全貫通ビアホール６１及び半貫通ビアホール６２とする。
【０００６】
しかしながら、前記従来の製造方法では、半貫通ビアホール６２に関して、細孔６２’の底部が塞がれているため、導電性ペーストの充填に伴って細孔６２’の底部にどうしても空気が残留し、導電性ペーストが細孔６２’の底部にまで充填され難い。その結果、図７（Ｃ）の左側に拡大して示すように、半貫通ビアホール６２と内部導体５５との接続不良が発生するという問題点を有していた。
【０００７】
そこで、特許文献２に記載の製造方法が提案されている。この製造方法を図８を参照して説明すると、まず、半貫通ビアホール６２を含む第１の積層ブロック５２と、半貫通ビアホール６２を含まない第２の積層ブロック５３とを別々に作製する。この場合、全貫通ビアホール６１は第１及び第２の積層ブロック５２，５３に分割して形成されることになる。その後、第１及び第２の積層ブロック５２，５３を積層して貼り合わせ、積層体５１を得る。
【０００８】
しかしながら、この製造方法にあっては、第１及び第２の積層ブロック５２，５３を貼り合わせる際、分割されている全貫通ビアホール６１の中心軸を合わせることが困難で、図８の右側に拡大して示すように、ずれた状態で接続されるおそれがある。特に、高周波回路に使用される低ＥＳＬの電子部品はかなり小型であって、貼り合わせ時に中心軸がずれる可能性が大きく、ずれを生じた場合にはＥＳＬが大きくなり、これでは電気的特性を最大限に発揮させることはできない。
【特許文献１】特開２００１−１８５４４２号公報
【特許文献２】特開２００２−３４４１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、半貫通ビアホールと内部導体との接続信頼性が高く、及び、全貫通ビアホールに接続不良が生じるおそれがなく、電気的特性が損なわれることのない積層型セラミック電子部品の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するため、本発明は、
内部導体を内蔵して複数のセラミックシートを積層してなる積層体に、該積層体の上面及び下面に両端部が露出する全貫通ビアホールと、該積層体の上面又は下面のいずれかに一端部が露出すると共に他端部が積層体の内部に位置する半貫通ビアホールとを設けた積層セラミック電子部品の製造方法において、
第１の積層ブロックに半貫通ビアホールを全貫通状態で形成する工程と、
前記第１の積層ブロックにセラミックシート層及び／又は第２の積層ブロックを積層する工程と、
前記積層工程にて得られた積層体に全貫通ビアホールを形成する工程と、
を備えたことを特徴とする。
【００１１】
本発明に係る製造方法において、半貫通ビアホールは第１の積層ブロックに全貫通状態で形成し、その後、第１の積層ブロックにセラミックシート層及び／又は第２の積層ブロックを積層することにより半貫通ビアホールとされるため、半貫通ビアホールの底部にも完全に導電性ペーストが充填され、半貫通ビアホールと内部導体との接続信頼性が向上する。
【００１２】
また、全貫通ビアホールは第１の積層ブロックにセラミックシート層及び／又は第２の積層ブロックを積層して積層体を構成した後に該積層体に形成されるため、換言すれば、分断して形成されることはないため、接続不良が生じることはなく、必要な電気的特性（特に、低ＥＳＬ）を維持できる。
【００１３】
本発明に係る製造方法において、第２の積層ブロックは内部導体を備えたものであってもよく、あるいは、半貫通ビアホールを備えたものであってもよい。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る積層型セラミック電子部品の製造方法の実施例について添付図面を参照して説明する。
【００１５】
（第１実施例、図１及び図２参照）
図１及び図２に、本発明に係る製造方法の第１実施例を示す。本第１実施例によって製造される積層型セラミック電子部品１０Ａは、図２（Ｃ）に示すように、複数のセラミックシートからなる積層体１１に、内部導体（コンデンサ電極等）１５を複数段に形成し、積層体１１に形成した全貫通ビアホール２１及び半貫通ビアホール２２にてこれらの内部導体１５を電気的に接続して所定の回路を構成したものであり、その回路構成は、図６に示した従来の積層型セラミック電子部品５０と同じである。
【００１６】
この積層型セラミック電子部品１０Ａは以下の工程にて製造される。まず、図１（Ａ）に示すように、複数のセラミックシートを積層して内部導体１５を内蔵した第１の積層ブロック１２を作製する。この第１の積層ブロック１２は半貫通ビアホール２２（図２（Ｃ）参照）が形成される深さに対応している。
【００１７】
次に、図１（Ｂ）に示すように、前記第１の積層ブロック１２にその上下面に達する細孔２２’を形成する。そして、図１（Ｃ）に示すように、細孔２２’に導電性ペーストを充填する。これにて、第１の積層ブロック１２に半貫通ビアホール２２が全貫通状態で形成されたことになる。
【００１８】
次に、図１（Ｃ）に示すように、第１の積層ブロック１２の下面にセラミックシート層１３を積層／貼り合わせた後、図２（Ａ）に示すように、該セラミックシート層１３の下面に第２の積層ブロック１４を積層／貼り合わせ、積層体１１とする。第２の積層ブロック１４は、複数のセラミックシートを積層して内部導体１５を内蔵したものである。
【００１９】
以上の工程にて得られた積層体１１に、図２（Ｂ）に示すように、その上下面に達する細孔２１’を形成する。そして、細孔２１’に導電性ペーストを充填する。これにて、図２（Ｃ）に示すように、積層体１１に全貫通ビアホール２１が形成されたことになる。
【００２０】
本第１実施例において、半貫通ビアホール２２は第１の積層ブロック１２に全貫通状態で形成し、その後、第１の積層ブロック１２にセラミックシート層１３を積層することにより半貫通ビアホール２２とされるため、半貫通ビアホール２２の底部にも完全に導電性ペーストが充填され、半貫通ビアホール２２と内部導体１５との接続信頼性が向上する。
【００２１】
また、全貫通ビアホール２１は第１の積層ブロック１２にセラミックシート層１３及び第２の積層ブロック１４を積層して積層体１１を作製した後に該積層体１１に形成されるため、即ち、図８に示したように、分断して形成されることはないため、中心軸のずれによる接続不良が生じることはなく、電気的抵抗のばらつきがなく、必要な電気的特性（特に、低ＥＳＬ）を維持できる。
【００２２】
（第２実施例、図３参照）
本第２実施例は、図３に示すように、第２の積層ブロック１４にも半貫通ビアホール２２ａを形成した積層型セラミック電子部品１０Ｂを製造するようにしたものである。この場合、一端が積層体１１の下面に露出している半貫通ビアホール２２ａは、第２の積層ブロック１４に全貫通状態で形成され、セラミックシート層１３にて底部が塞がれる。
【００２３】
（第３実施例、図４参照）
本第３実施例は、図４に示すように、深さの異なる半貫通ビアホール２２，２２ｂを形成した積層型セラミック電子部品１０Ｃを製造するようにしたものである。
【００２４】
この場合、まず、半貫通ビアホール２２の深さに対応した第１の積層ブロック１２に半貫通ビアホール２２を全貫通状態で形成する（図１（Ａ）〜（Ｃ）参照）。そして、第１の積層ブロック１２の下面に、内部導体１５を内蔵した第２の積層ブロック１４ａを積層／貼り合わせる。第２の積層ブロック１４ａは半貫通ビアホール２２ｂの深さに対応した厚みである。
【００２５】
次に、第２積層ブロック１４ａの下面に、内部導体１５を内蔵した第３の積層ブロック１４ｂを積層／貼り合わせ、積層体１１とする。この積層体１１に全貫通ビアホール用の細孔を形成して導電性ペーストを充填し、全貫通ビアホール２１を形成する。
【００２６】
（第４実施例、図５参照）
本第４実施例は、図５に示すように、第１の積層ブロック１２の下面にセラミックシート層１３のみを積層／貼り合わせて積層体１１とし、この積層体１１に全貫通ビアホール２１を形成した積層型セラミック電子部品１０Ｄを製造するようにしたものである。
【００２７】
（他の実施例）
なお、本発明に係る積層型セラミック電子部品の製造方法は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００２８】
例えば、積層体に内蔵されている内部導体の形状や、該内部導体と全貫通及び半貫通のビアホールとで形成される回路構成などは任意である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施例の製造工程を示す断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】本発明の第２実施例によって製造された電子部品を示す断面図である。
【図４】本発明の第３実施例によって製造された電子部品を示す断面図である。
【図５】本発明の第４実施例によって製造された電子部品を示す断面図である。
【図６】従来の製造方法によって製造された電子部品を示す断面図である。
【図７】従来の製造工程（第１例）を示す断面図である。
【図８】従来の製造工程（第２例）を示す断面図である。
【符号の説明】
【００３０】
１０Ａ〜１０Ｄ…積層型セラミック電子部品
１１…積層体
１２…第１の積層ブロック
１３…セラミックシート層
１４，１４ａ…第２の積層ブロック
１４ｂ…第３の積層ブロック
１５…内部導体
２１…全貫通ビアホール
２２，２２ａ，２２ｂ…半貫通ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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