(57)【要約】【課題】  信号の遅延時間が設定可能な遅延回路において、微小な遅延時間を精度良く設定することができる。【解決手段】  ＰＭＯＳのトランジスタＭ２１，Ｍ２２，…，Ｍ２ｎのソースとドレインは、信号が伝搬する信号ノードＮ１に接続されている。ゲート電圧制御回路１は、設定される遅延時間に応じて、電源Ｖｄｄの電圧又は接地電圧のゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎを選択的にトランジスタＭ２１，Ｍ２２，…，Ｍ２ｎのゲートに出力する。トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎは、ゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎによって寄生容量が変化する。これによって信号ノードＮ１の容量が選択的に変化し、信号ノードＮ１を伝搬する信号の遅延時間を精度良く設定できる。【選択図】        図１
2005057648.tif 000002
【特許請求の範囲】
【請求項１】
信号の遅延時間が設定可能な遅延回路において、
前記信号が伝搬する信号ノードにソースとドレインとが接続された電界効果トランジスタと、
設定される遅延時間に応じて前記電界効果トランジスタのゲートに第１のゲート制御電圧又は第２のゲート制御電圧を供給するゲート電圧制御回路と、
を有することを特徴とする遅延回路。
【請求項２】
前記電界効果トランジスタは複数設けられ、前記ゲート電圧制御回路は前記電界効果トランジスタごとに、設定される遅延時間に応じて前記第１のゲート制御電圧又は前記第２のゲート制御電圧を供給することを特徴とする請求項１記載の遅延回路。
【請求項３】
設定される遅延時間に応じて前記電界効果トランジスタのバックゲートに第１のバックゲート制御電圧又は第２のバックゲート制御電圧を供給するバックゲート電圧制御回路と、をさらに有することを特徴とする請求項１記載の遅延回路。
【請求項４】
信号の遅延時間が設定可能な遅延回路において、
前記信号が伝搬する信号ノードと電源との間にソースとドレインとが接続され、ゲートが前記電源に接続された電界効果トランジスタと、
設定される遅延時間に応じて前記電界効果トランジスタのバックゲートに第１のバックゲート制御電圧又は第２のバックゲート制御電圧を供給するバックゲート電圧制御回路と、
を有することを特徴とする遅延回路。
【請求項５】
前記電界効果トランジスタは複数設けられ、前記バックゲート電圧制御回路は前記電界効果トランジスタごとに、設定される遅延時間に応じて前記第１のバックゲート制御電圧又は前記第２のバックゲート制御電圧を供給することを特徴とする請求項４記載の遅延回路。
【請求項６】
前記第１のバックゲート制御電圧は前記電源の電圧であり、前記第２のバックゲート制御電圧は前記電源の電圧より大きな電圧であることを特徴とする請求項４記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延回路に関し、特に信号の遅延時間が設定可能な遅延回路に関する。
【背景技術】
【０００２】
デジタル回路では、信号の同期をとるために遅延回路が用いられる。この遅延回路には、遅延時間を可変できる回路があるが、現在信号の高速化が進み、遅延時間を微小な間隔で可変できることが要求されている。
【０００３】
従来、電源電位ノードと共通電位ノードとの間に、ＰチャネルトランジスタとＮチャネルトランジスタとを直列接続し、このトランジスタに流れる貫通電流を制御することで微小な遅延時間を可変する遅延回路がある（例えば、特許文献１参照。）。図５は、従来の遅延回路の回路図である。図に示すように遅延回路は、トランジスタＭ１０１〜Ｍ１０３を有している。コンデンサＣ１０１は、出力端子ＯＵＴに接続される次段の回路の容量および配線容量を示している。トランジスタＭ１０１はＰＭＯＳのトランジスタ、トランジスタＭ１０２，Ｍ１０３はＮＭＯＳのトランジスタである。
【０００４】
トランジスタＭ１０１のソースは電源Ｖｄｄに接続されている。トランジスタＭ１０１のドレインはトランジスタＭ１０２のドレインと接続され、出力端子ＯＵＴと接続されている。トランジスタＭ１０１とトランジスタＭ１０２のゲートは入力端子ＩＮと接続されている。
【０００５】
トランジスタＭ１０３のドレインはトランジスタＭ１０２のソースと接続されている。トランジスタＭ１０３のソースは接地されている。トランジスタＭ１０３のゲートには、ゲート制御電圧Ｖｃｎｔが入力される。
【０００６】
トランジスタＭ１０１，Ｍ１０２は、入力端子ＩＮに入力される信号を反転し出力端子ＯＵＴに出力する。トランジスタＭ１０１，Ｍ１０２のソース−ドレインは、入力端子ＩＮに入力される信号の立ち上がりおよび立ち下がり時に貫通電流Ｉｐが流れる。トランジスタＭ１０３は、ゲートに入力されるリニアなゲート制御電圧Ｖｃｎｔに応じて、貫通電流Ｉｐの電流量を調整する。トランジスタＭ１０１，Ｍ１０２は、貫通電流Ｉｐの電流量に応じて、入力端子ＩＮに入力される信号を遅延し、出力端子ＯＵＴに出力する。すなわち、図に示す遅延回路は、ゲート制御電圧Ｖｃｎｔによって、トランジスタＭ１０１，Ｍ１０２に流れる貫通電流Ｉｐを制御し、微小な遅延時間の可変を可能にしている。
【特許文献１】特開平１１−１４５８００号公報（段落番号〔００４７〕〜〔００５４〕、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記の遅延回路では、貫通電流を制御する制御電圧をリニアに制御するため、遅延時間を精度良く設定することが困難であるという問題点があった。
本発明はこのような点に鑑みてなされたものであり、微小な遅延時間を精度良く設定することができる遅延回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では上記問題を解決するために、信号の遅延時間が設定可能な遅延回路において、前記信号が伝搬する信号ノードにソースとドレインとが接続された電界効果トランジスタと、設定される遅延時間に応じて前記電界効果トランジスタのゲートに第１のゲート制御電圧又は第２のゲート制御電圧を供給するゲート電圧制御回路と、を有することを特徴とする遅延回路が提供される。
【０００９】
このような遅延回路によれば、第１の制御信号又は第２の制御信号によって、信号が伝搬する信号ノードに接続された電界効果トランジスタの寄生容量を２値で変化させ、信号ノードの容量を可変する。
【発明の効果】
【００１０】
本発明の遅延回路は、信号が伝搬する信号ノードに接続された電界効果トランジスタの寄生容量を２値で変化させ、信号ノードの容量を可変し信号を遅延する。よって、信号の遅延時間を精度良く設定することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の第１の実施の形態を図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態に係る遅延回路の回路図である。図に示すように遅延回路は、トランジスタＭ１１，Ｍ１２、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎ、ゲート電圧制御回路１、入力端子ＩＮ、および出力端子ＯＵＴを有している。図に示すコンデンサＣ１は、トランジスタＭ１１，Ｍ１２のドレインと出力端子ＯＵＴとの間の信号ノードＮ１の配線容量および出力端子ＯＵＴに接続される次段の回路の容量の合計負荷容量を示している。
【００１２】
トランジスタＭ１１，Ｍ１２は、インバータ回路を構成している。トランジスタＭ１１はＰＭＯＳトランジスタであり、トランジスタＭ１２はＮＭＯＳトランジスタである。トランジスタＭ１１のソースは、電源Ｖｄｄに接続されている。トランジスタＭ１１のドレインは、トランジスタＭ１２のドレインに接続されている。トランジスタＭ１２のソースは接地されている。トランジスタＭ１１，Ｍ１２のゲートは、入力端子ＩＮに接続されている。トランジスタＭ１１，Ｍ１２のドレインは、出力端子ＯＵＴに接続されている。トランジスタＭ１１，Ｍ１２は、入力端子ＩＮに入力される信号を反転し、信号ノードＮ１より出力端子ＯＵＴに出力する。
【００１３】
トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎは、ＰＭＯＳのトランジスタである。トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎは、各々ドレインとソースとが接続されて信号ノードＮ１に接続されている。トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎのバックゲートには、電源Ｖｄｄの電圧が入力される。
【００１４】
ゲート電圧制御回路１は、設定される遅延時間に応じて、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎのゲートに、電源Ｖｄｄの電圧又は接地電圧のゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎを供給する。
【００１５】
トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎは、ゲートに入力されるゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎに応じて寄生容量が変化する。具体的には、ゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎの電圧を、電源Ｖｄｄの電圧から接地電圧にすることによって、寄生容量が大きくなる。トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎは、寄生容量によって信号ノードＮ１の容量を可変することにより、信号ノードＮ１を伝搬する信号の遅延時間を可変する。
【００１６】
ここで、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎの寄生容量および信号の遅延時間の可変について説明する。トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎは同じ構成を有し、以下ではトランジスタＭ２１について説明する。図２は、トランジスタの等価回路である。
【００１７】
トランジスタＭ２１は、寄生容量を有し、図２に示す回路と等価になる。トランジスタＭ２１のゲートＧとドレインＤの間には、コンデンサＣ１１が存在する。トランジスタＭ２１のゲートＧとソースＳとの間には、コンデンサＣ１２が存在する。トランジスタＭ２１のバックゲートにはコンデンサＣ１３が存在する。トランジスタＭ２１のドレインＤとバックゲートＢＧの間にはコンデンサＣ１４が存在する。トランジスタＭ２１のソースＳとバックゲートＢＧの間にはコンデンサＣ１５が存在する。トランジスタＭ２１のゲートＧとバックゲートＢＧの間にはコンデンサＣ１６が存在する。なお、トランジスタの寄生容量についてはPaul R.Gray/Robert G.Myer著Analysis and Design of ANALOG INTEGRATEDCIRCUITに詳しく開示されている。
【００１８】
コンデンサＣ１１の容量をＣｇｄ、コンデンサＣ１２の容量をＣｇｓ、コンデンサＣ１３の容量をＣｄｅｐ、コンデンサＣ１４の容量をＣｄｂ、コンデンサＣ１５の容量をＣｓｂ、コンデンサＣ１６の容量をＣｇｂとすると、トランジスタＭ２１が非導通状態のときの容量Ｃｄｅｐ，Ｃｇｄ，Ｃｇｓ，Ｃｄｂ，Ｃｓｂは、次の式（１−１）〜（１−５）で示される。
【００１９】
【数１】
2005057648.tif 000003
【００２０】
ただし、εｏｘはゲート下酸化膜の誘電率、ＬＤはゲート下ラテラル・ディフュージョン、ＴＯＸはゲート下酸化膜の厚さ、Ｗｅｆｆは実Ｗ長さ、Ｖｄｂはドレイン−バックゲート間電圧、Ｖｓｂはソース−バックゲート間電圧、Ｃｄｂ０はドレイン−バックゲート間電圧が０Ｖのときの容量、Ｃｓｂはソース−バックゲート間電圧Ｖｓｂが０Ｖのときの容量、φ０はビルトイン・ポテンシャルである。
【００２１】
トランジスタＭ２１が導通状態で、かつ線形領域で動作しているときは、容量Ｃｇｄ，Ｃｇｓ，Ｃｄｂ，Ｃｓｂは、次の式（２−１）〜（２−４）で示される。
【００２２】
【数２】
2005057648.tif 000004
【００２３】
なお、Ｃｄｅｐは、トランジスタＭ２１のソースとドレインが短絡されるため、Ｃｇｄ，Ｃｇｓに１／２ずつ等配分される。また、トランジスタＭ２１は、ソースとドレインが短絡されるため、常に式（１−１）〜（１−５）、式（２−１）〜（２−４）の範囲内で動作し、飽和領域での容量を計算する必要はない。
【００２４】
図１の入力端子ＩＮに入力される信号が接地電圧から電源Ｖｄｄの電圧に立ち上がったときの、すなわち、信号ノードＮ１の電圧が電源Ｖｄｄの電圧から接地電圧に立ち下がったときの遅延時間τｄを考える。図１のトランジスタＭ１２の閾値電圧をＶｔｈｎとし、この閾値電圧Ｖｔｈｎを電源Ｖｄｄの電圧の約１０％とすると、トランジスタＭ１２は、線形領域で動作するとしてよく、充放電の微分方程式を立てると次の式（３−１）、式（３−２）のようになる。
【００２５】
【数３】
2005057648.tif 000005
【００２６】
ただし、Ｃｌは負荷容量（図１のコンデンサＣ１の容量）、ＣｐはトランジスタＭ２１の寄生容量、ＶｏｕｔはトランジスタＭ１２のドレインの電圧、ＩｄｓはトランジスタＭ１２のドレイン−ソース間に流れる電流、Ｖｇｓｎ０はトランジスタＭ１２のゲート−ソース間の電圧である。また、βｎは（μｎ・Ｃｏｘ・Ｗｎ）／Ｌｎであり、μｎはトランジスタＭ１２の移動度、ＣｏｘはトランジスタＭ１２の単位面積あたりのゲート容量、ＷｎはトランジスタＭ１２のＷ長、ＬｎはトランジスタＭ１２のＬ長である。
【００２７】
充放電の微分方程式を示す式（３−２）を、電源Ｖｄｄの電圧の９０％（０．９Ｖｄｄ）から電源Ｖｄｄの電圧の５０％（０．５Ｖｄｄ）まで積分すると、信号の立ち下がりでの遅延時間τｄが求まり、以下の式（４）で示される。
【００２８】
【数４】
2005057648.tif 000006
【００２９】
以上の式（１−１）〜（１−５）、式（２−１）〜（２−４）、および式（４）より、トランジスタＭ２１のゲートの電圧を電源Ｖｄｄの電圧にした場合と、接地電圧にした場合の遅延時間差Δτｄを求めると以下の式（５）のようになる。
【００３０】
【数５】
2005057648.tif 000007
【００３１】
式（５）に示すようにＣｐの差ΔＣｐがそのまま遅延時間差Δτｄとなる。ΔＣｐは、最小Ｗ／Ｌ長を用いれば数［ｆＦ］以下となるため極めて微小であり、遅延時間差Δτｄも数百［ｆｓ］から数［ｐｓ］と極めて微小になる。すなわち、トランジスタＭ２１のゲートの電圧を電源Ｖｄｄの電圧および接地電圧に切り替えるだけでＣｐを制御することができ、微小な遅延時間を設定できる。トランジスタＭ２２，…，Ｍｎも同様に極めて微小な遅延時間を設定できる。
【００３２】
なお、信号が立ち上がる場合の遅延時間も上記と同様にして求められ、以下の式（６）で示される。
【００３３】
【数６】
2005057648.tif 000008
【００３４】
ただし、βｐは（μｐ・Ｃｏｘ・Ｗｐ）／Ｌｐであり、μｐはトランジスタＭ１１の移動度、ＣｏｘはトランジスタＭ１１の単位面積あたりのゲート容量、ＷｐはトランジスタＭ１１のＷ長、ＬｐはトランジスタＭ１１のＬ長である。
【００３５】
以下、図１の遅延回路の動作について説明する。出力端子ＯＵＴが電源Ｖｄｄの電圧に充電されている状態で、入力端子ＩＮに入力される信号が接地電圧から電源Ｖｄｄの電圧に立ち上がったとする。このとき、トランジスタＭ１１はオフし、トランジスタＭ１２がオンする。トランジスタＭ１２には、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎの寄生容量とコンデンサＣ１に蓄えられていた電荷による放電電流Ｉｃ１と、トランジスタＭ１１からトランジスタＭ１２に貫通して流れる貫通電流Ｉｐとが流れる。信号の遅延時間を決定する主電流は、放電電流Ｉｃ１であり、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎの寄生容量とコンデンサＣ１の負荷容量によって遅延時間が決定される。
【００３６】
また、出力端子ＯＵＴが接地電圧となっている状態で、入力端子ＩＮに入力される信号が電源Ｖｄｄの電圧から接地電圧に立ち下がったとする。このとき、トランジスタＭ１２はオフし、トランジスタＭ１１がオンする。トランジスタＭ１１には、電源ＶｄｄからトランジスタＭ２１，Ｍ２２，…，Ｍ２ｎの寄生容量とコンデンサＣ１へ流れる充電電流Ｉｃ２と、トランジスタＭ１１からトランジスタＭ１２に貫通して流れる貫通電流Ｉｐとが流れる。信号の遅延時間を決定する主電流は、充電電流Ｉｃ２であり、上記と同様にトランジスタＭ２１，Ｍ２２，…，Ｍ２ｎの寄生容量とコンデンサＣ１の負荷容量によって遅延時間が決定される。
【００３７】
ここで、コンデンサＣ１の負荷容量は固定値である。よって、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎの寄生容量をゲート電圧制御回路１によって選択的に可変することにより、信号の遅延時間を段階的に可変できる。具体的には、ゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎの電圧を選択的に電源Ｖｄｄの電圧から接地電圧にすることによって、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎの寄生容量を数［ｆＦ］の範囲で段階的に大きくできる。よって、遅延時間差をｎ×Δτｄ（ｎ：ゲートの電圧を接地電圧にしたトランジスタＭ２１，Ｍ２２，…，Ｍ２ｎの個数）で大きくできる。
【００３８】
このように、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎのソースとドレインとを信号が伝搬する信号ノードＮ１に接続し、ゲートに電源Ｖｄｄの電圧または接地電圧を、ゲート電圧制御回路１によってデジタル的に選択出力することにより、極めて分解能を高く遅延時間を精度良く設定できる。
【００３９】
また、最小Ｗ／Ｌ長を用いればトランジスタＭ２１，Ｍ２２，…，Ｍ２ｎの寄生容量は数［ｆＦ］以下となるため、遅延時間差Δτｄを数百［ｆｓ］から数［ｐｓ］と極めて微小な範囲で設定できる。
【００４０】
また、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎを用いた簡単な回路構成であることにより、レイアウト面積、消費電流を抑制することができる。
なお、上記では寄生容量を可変するトランジスタを複数としたが、もちろん１つからでも遅延時間の設定が可能である。この場合、遅延時間の設定できる数は２つとなる。
【００４１】
また、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎには、ＮＭＯＳトランジスタを用いてもよく、またＰＭＯＳトランジスタとＮＭＯＳトランジスタを混在して用いてもよい。ＮＭＯＳトランジスタでは、ゲートの電圧を接地電圧から電源Ｖｄｄの電圧にすることによって寄生容量が大きくなる。
【００４２】
また、ゲート電圧制御回路１を、例えば、Ｄ／Ａコンバータによって構成し、ゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎをリニアに制御することも可能である。
次に本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態に係る遅延回路の回路図である。図に示すように遅延回路は、トランジスタＭ３１，Ｍ３２、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎ、バックゲート電圧制御回路１１、入力端子ＩＮ、および出力端子ＯＵＴを有している。図に示すコンデンサＣ２１は、トランジスタＭ３１，Ｍ３２のドレインと出力端子ＯＵＴとの間の信号ノードＮ２の配線容量および出力端子ＯＵＴに接続される次段の回路の容量の合計負荷容量を示している。
【００４３】
トランジスタＭ３１，Ｍ３２は、図１で示したトランジスタＭ１１，Ｍ１２と同様で、インバータ回路を構成している。トランジスタＭ３１はＰＭＯＳトランジスタであり、トランジスタＭ３２はＮＭＯＳトランジスタである。トランジスタＭ３１，Ｍ３２は、入力端子ＩＮに入力される信号を反転し出力端子ＯＵＴに出力する。
【００４４】
トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎは、ＰＭＯＳのトランジスタである。トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎのゲートとソースは電源Ｖｄｄに接続され、ドレインは、トランジスタＭ３１，Ｍ３２のドレインと出力端子ＯＵＴ間の信号ノードＮ２に接続される。
【００４５】
バックゲート電圧制御回路１１は、設定される遅延時間に応じて、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎのバックゲートに、電源Ｖｄｄの電圧または電源Ｖｄｄより大きい電圧のバックゲート制御電圧ＶＢｃｎｔ１，ＶＢｃｎｔ２，…，ＶＢｃｎｔｎを供給する。電源Ｖｄｄより大きい電圧は、具体的には、電源Ｖｄｄの電圧の１．２倍の電圧である。
【００４６】
トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎは、バックゲートに入力される電圧に応じて寄生容量が変化する。具体的には、バックゲート制御電圧ＶＢｃｎｔ１，ＶＢｃｎｔ２，…，ＶＢｃｎｔｎの電圧を、電源Ｖｄｄの電圧から電源Ｖｄｄの電圧より大きい電圧にすることによって、寄生容量が大きくなる。トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎは、寄生容量によって信号ノードＮ２の容量を可変することにより、信号ノードＮ２を伝搬する信号の遅延時間を可変する。
【００４７】
ここで、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎの寄生容量および信号の遅延時間について説明する。トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎの等価回路は図２で示した回路と同じ回路である。バックゲート制御電圧ＶＢｃｎｔ１，ＶＢｃｎｔ２，…，ＶＢｃｎｔｎは、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎに生じる寄生ＰＮダイオードが順バイアスにならない範囲、すなわち、電源Ｖｄｄの電圧以上とする必要がある。
【００４８】
バックゲート制御電圧ＶＢｃｎｔ１，ＶＢｃｎｔ２，…，ＶＢｃｎｔｎを電源Ｖｄｄの電圧とした場合と、ΔＶｄｄの電圧を加算した場合で遅延時間差Δτｄを求めると、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎは、常にオン状態にあることから、式（１−１）〜式（１−５）および式（４）より、以下の式（７）が求まる。
【００４９】
【数７】
2005057648.tif 000009
【００５０】
式（５）と同様に、最小Ｗ／Ｌ長を用いればΔＣｐは数［ｆＦ］以下となるため、遅延時間差Δτｄは数百［ｆｓ］から数［ｐｓ］と極めて微小となる。すなわち、トランジスタＭ４１のバックゲート制御電圧ＶＢｃｎｔ１を電源Ｖｄｄの電圧およびそれ以上の電位に切り替えるだけでＣｐを制御することができ、微小な遅延時間を設定できる。トランジスタＭ４２，…，Ｍ４ｎについてもトランジスタＭ４１と同様であり極めて微小に遅延時間を設定できる。なお、図１の遅延回路に比べて信号ノードＮ２に対して負荷される寄生容量が小さいため高速動作が可能である。
【００５１】
以下、図３の遅延回路の動作について説明する。出力端子ＯＵＴが電源Ｖｄｄの電圧に充電されている状態で、入力端子ＩＮに入力される信号が接地電圧から電源Ｖｄｄの電圧に立ち上がったとする。このとき、トランジスタＭ３１はオフし、トランジスタＭ３２がオンする。トランジスタＭ３２には、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎの寄生容量とコンデンサＣ２１に蓄えられていた電荷による放電電流Ｉｃ１と、トランジスタＭ３１からトランジスタＭ３２に貫通して流れる貫通電流Ｉｐとが流れる。信号の遅延時間を決定する主電流は、放電電流Ｉｃ１であり、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎの寄生容量とコンデンサＣ２１の負荷容量によって遅延時間が決定される。
【００５２】
また、出力端子ＯＵＴが接地電圧となっている状態で、入力端子ＩＮに入力される信号が電源Ｖｄｄの電圧から接地電圧に立ち下がったとする。このとき、トランジスタＭ３２はオフし、トランジスタＭ３１がオンする。トランジスタＭ３１には、電源ＶｄｄからトランジスタＭ４１，Ｍ４２，…，Ｍ４ｎの寄生容量とコンデンサＣ２１へ流れる充電電流Ｉｃ２と、トランジスタＭ３１からトランジスタＭ３２に貫通して流れる貫通電流Ｉｐとが流れる。信号の遅延時間を決定する主電流は、充電電流Ｉｃ２であり、上記と同様にトランジスタＭ４１，Ｍ４２，…，Ｍ４ｎの寄生容量とコンデンサＣ２１の負荷容量によって遅延時間が決定される。
【００５３】
ここで、コンデンサＣ２１の負荷容量は固定値である。よって、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎの寄生容量をバックゲート電圧制御回路１１によって選択的に可変することにより、信号の遅延時間を段階的に可変できる。具体的には、バックゲート制御電圧ＶＢｃｎｔ１，ＶＢｃｎｔ２，…，ＶＢｃｎｔｎの電圧を選択的に電源Ｖｄｄの電圧から電源Ｖｄｄの電圧以上にすることによって、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎの寄生容量を数［ｆＦ］の範囲で小さくできる。よって、遅延時間差は、ｎ×Δτｄ（ｎ：バックゲートの電圧を電源Ｖｄｄの電圧以上にしたトランジスタＭ４１，Ｍ４２，…，Ｍ４ｎ個数）で小さくできる。
【００５４】
このように、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎのソースとドレインとを電源Ｖｄｄと信号が伝搬する信号ノードＮ２に接続し、バックゲートに電源Ｖｄｄの電圧又はそれ以上の電圧を、バックゲート電圧制御回路１１によってデジタル的に選択出力することにより、極めて分解能を高く遅延時間を精度良く設定できる。
【００５５】
また、最小Ｗ／Ｌ長を用いればトランジスタＭ４１，Ｍ４２，…，Ｍ４ｎの寄生容量は数［ｆＦ］以下となるため、遅延時間差Δτｄを数百［ｆｓ］から数［ｐｓ］と極めて微小な範囲で設定できる。
【００５６】
また、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎを用いた簡単な回路構成であることにより、レイアウト面積、消費電流を抑制することができる。
なお、上記では寄生容量を可変するトランジスタを複数としたが、もちろん１つからでも遅延時間の設定が可能である。この場合、遅延時間の設定できる数は２つとなる。
【００５７】
また、トランジスタＭ４１，Ｍ４２，…，Ｍ４ｎには、ＮＭＯＳトランジスタを用いてもよく、またＰＭＯＳトランジスタとＮＭＯＳトランジスタを混在して用いてもよい。ＮＭＯＳトランジスタでは、バックゲートの電圧を接地電圧から低い電圧にすることによって寄生容量が小さくなる。
【００５８】
また、バックゲート電圧制御回路１１を、例えば、Ｄ／Ａコンバータによって構成し、バックゲート制御電圧ＶＢｃｎｔ１，ＶＢｃｎｔ２，…，ＶＢｃｎｔｎをリニアに制御することも可能である。
【００５９】
次に本発明の第３の実施の形態について説明する。第２の実施の形態で説明したようにバックゲートの電圧を可変することにより、トランジスタの寄生容量は微小に変化する。従って、図１のトランジスタＭ２１，Ｍ２２，…，Ｍ２ｎにおいて、バックゲートの電圧を可変することによっても、遅延時間を微小な範囲で精度良く設定することができる。図４は、本発明の第３の実施の形態に係る遅延回路の回路図である。図４において、図１と同じものには同じ符号を付し、その説明を省略する。
【００６０】
図４に示す遅延回路は、図１に示す遅延回路に対し、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎのバックゲートにバックゲート制御電圧ＶＢｃｎｔ１，ＶＢｃｎｔ２，…，ＶＢｃｎｔｎを出力するバックゲート電圧制御回路２１を有している。トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎは、ゲートに入力されるゲート制御電圧Ｖｃｎｔ１，Ｖｃｎｔ２，…，Ｖｃｎｔｎ、およびバックゲートに入力されるバックゲート制御電圧ＶＢｃｎｔ１，ＶＢｃｎｔ２，…，ＶＢｃｎｔｎによって寄生容量が可変する。寄生容量が可変することによって、信号ノードＮ１を伝搬する信号の遅延時間が可変する。
【００６１】
このように、トランジスタＭ２１，Ｍ２２，…，Ｍ２ｎのゲートおよびバックゲートの電圧を可変し寄生容量を変化させることによっても、信号の遅延時間を微小な範囲で精度良く設定することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態に係る遅延回路の回路図である。
【図２】トランジスタの等価回路である。
【図３】本発明の第２の実施の形態に係る遅延回路の回路図である。
【図４】本発明の第３の実施の形態に係る遅延回路の回路図である。
【図５】従来の遅延回路の回路図である。
【符号の説明】
【００６３】
１……ゲート電圧制御回路、１１，２１……バックゲート電圧制御回路、Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２〜Ｍ２ｎ，Ｍ３１，Ｍ３２，Ｍ４１，Ｍ４２〜Ｍ４ｎ…トランジスタ、Ｃ１，Ｃ１１〜Ｃ１６，Ｃ２１……コンデンサ、Ｎ１，Ｎ２……信号ノード、Ｖｃｎｔ１，Ｖｃｎｔ２〜Ｖｃｎｔｎ……ゲート制御電圧、ＶＢｃｎｔ１，ＶＢｃｎｔ２〜ＶＢｃｎｔｎ……バックゲート制御電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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