(57)【要約】【課題】  オフ電流を低減させるとともに、しきい値電圧の上昇を防止することができる薄膜トランジスタを有する半導体装置を提供する。【解決手段】  半導体層７１は、チャネル領域を規定するように互いに距離を隔てた１対のソース／ドレイン領域を有している。ゲート電極層７は、半導体層７１のチャネル領域にゲート絶縁層を介在して対向している。ゲート電極層７は半導体層の下に形成されている。窒素濃度分布がゲート電極層７とゲート絶縁層５との境界において濃度ピークを有するように、かつゲート電極層７内においてはゲート絶縁層５に接する部分において最も高い濃度を有するように、ゲート電極層７のチャネル領域と対向する側の表面とゲート絶縁層５とには窒素が導入されている。【選択図】        図４２
2005020022.tif 000002
【特許請求の範囲】
【請求項１】
表面を有し、かつチャネル領域を規定するように互いに距離を隔てた１対のソース／ドレイン領域を有する半導体層と、
前記半導体層の前記チャネル領域にゲート絶縁層を介在して対向するゲート電極層とを備え、
前記ゲート電極層は前記半導体層の下に形成されており、
前記１対のソース／ドレイン領域と前記ゲート電極層とは薄膜トランジスタを構成しており、
窒素濃度分布が前記ゲート電極層と前記ゲート絶縁層との境界において濃度ピークを有するように、かつ前記ゲート電極層内においては前記ゲート絶縁層に接する部分において最も高い濃度を有するように、前記ゲート電極層の前記チャネル領域と対向する側の表面と前記ゲート絶縁層とには窒素が導入されている、薄膜トランジスタを有する半導体装置。
【請求項２】
チャネル領域を規定するように互いに距離を隔てた１対のソース／ドレイン領域を有する半導体層と、
前記半導体層の前記チャネル領域にゲート絶縁層を介在して対向するゲート電極層とを備え、
前記半導体層の前記ソース／ドレイン領域に導入された不純物の導電型は、前記ゲート電極層に導入された不純物の導電型と異なっており、
前記ゲート電極層に導入された前記不純物の濃度は４．２３×１０19ｃｍ-3以下であり、
前記ソース／ドレイン領域はｐ型の導電型を有し、
前記ゲート電極層はｎ型の導電型を有し、
前記ゲート電極層は、前記ソース／ドレイン領域とは異なる導電型よりなる単一層のみからなり、かつ全体として均一な不純物濃度を有し、
オフ動作時に、前記ゲート電極層内で空乏層が前記チャネル領域側から形成される、薄膜トランジスタを有する半導体装置。
【請求項３】
ｎ型の半導体層と、
前記半導体層にて互いに距離を隔てて形成されてチャネル領域を規定するｐ型のソース／ドレイン領域と、
不純物としてリンまたはヒ素を含み、かつ前記半導体層の前記チャネル領域にゲート絶縁膜を介在して対向するｎ型のゲート電極とを備え、
前記ゲート電極に導入される前記不純物の濃度は４．２３×１０19ｃｍ-3以下であり、前記ゲート電極は単一層として形成されており、かつ全体的に均一な不純物濃度を有する、薄膜トランジスタを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より特定的には、薄膜トランジスタを有する半導体装置に関するものである。
【背景技術】
【０００２】
従来、薄膜トランジスタとして、いわゆるデルタ構造の薄膜トランジスタが提案されている。このデルタ構造の薄膜トランジスタは、たとえば D. Hisamoto et al., "Impact of the Vertical SOI "DELTA" Structure on Planar Device Technology" IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.38, No.6, JUNE, 1991, pp.1419-1424に示されている。以下、このデルタ構造の薄膜トランジスタを従来の薄膜トランジスタとして説明する。
【０００３】
図４８は従来の薄膜トランジスタの構成を概略的に示す斜視図である。図４８を参照して、シリコン基板２２０上に、フィールド酸化膜２２１を介在して単結晶シリコン層２０３が形成されている。これにより、ＳＯＩ（Silicon on Insulator）構造が形成されている。この単結晶シリコン層２０３にはチャネル領域を規定するように１対のソース／ドレイン領域２０３ａ、２０３ｂが形成されている。このチャネル領域とゲート絶縁層（図示せず）を介在して対向するようにゲート電極層２０７が形成されている。ここで、この単結晶シリコン層２０３の幅Ｗ2は０．２μｍ程度であり、高さＨ2は０．４μｍ程度であり、幅Ｗ2は高さＨ2よりも小さくなるよう設定されている。
【０００４】
次に、従来の薄膜トランジスタ（図４８）の製造方法について説明する。
【０００５】
図４９〜図５２は、従来の薄膜トランジスタの製造方法を工程順に示す概略断面図である。まず図４９を参照して、シリコン基板２２０上に、熱酸化膜（図示せず）とＣＶＤ窒化膜２２１とが順次堆積された後、このＣＶＤ窒化膜２２１と熱酸化膜とがパターニングされる。このパターニングされたＣＶＤ窒化膜２２１と酸化膜とをマスクとしてシリコン基板２２０に異方性エッチングが施され、シリコンの島２２０ａが形成される。この後、熱酸化処理によりシリコン基板２２０の表面に熱酸化膜（図示せず）が形成される。表面全面にＣＶＤ窒化膜が堆積された後、このシリコン窒化膜が異方性のＲＩＥ（Reactive Ion Etching）により全面エッチバックされる。
【０００６】
図５０を参照して、この全面エッチバックにより、シリコン窒化膜２２３がシリコンの島２２０ａの側壁に残存される。この後、ＣＶＤ窒化膜２２１と側壁窒化膜２２３とをマスクとしてシリコン基板２２０に等方性エッチングが施される。この等方性エッチングにより基板２２０の窒化膜２２１と２２３とから露出した表面が所望量除去される。この後、たとえば１１００℃の温度で基板に高温・長時間の熱酸化処理が施される。
【０００７】
図５１を参照して、この熱酸化処理により、シリコン基板２２０上にフィールド酸化膜２１１が形成され、そのフィールド酸化膜２１１上に単結晶シリコン層２０３が形成される。この後、ＣＶＤ窒化膜２２１と側壁窒化膜２２３が除去される。この後、単結晶シリコン層２０３の表面のダメージを除去するため、単結晶シリコン層２０３の表面に一旦、熱酸化処理により犠牲酸化膜が形成され、この犠牲酸化膜が弗酸などによって除去される。
【０００８】
図４８を参照して、ゲート絶縁層が形成された後、単結晶シリコン層２０３のチャネルとなるべき領域にこのゲート絶縁層を介在して対向するようにゲート電極層２０７が形成される。この後、ゲート電極層２０７などをマスクとして不純物を導入することにより、単結晶シリコン層２０３にソース／ドレイン領域２０３ａ、２０３ｂが形成されてデルタ構造の薄膜トランジスタが完成する。
【０００９】
このように、従来の薄膜トランジスタは、チャネルとなる単結晶シリコン層２０３の幅Ｗ2が高さＨ2より小さく、かつ単結晶シリコン層２０３の両側をゲート電極２０７が覆っているため、電流駆動能力に優れるとともに、短チャネル化による特性劣化が少ないという特徴を持っている。またゲート電極層２０７が単結晶シリコン層２０３の両側面および上面を覆っており、下面の幅Ｗ2が小さいため、チャネルとなる領域のほとんどがゲート電極層２０７によって覆われていることになる。それゆえ、従来の薄膜トランジスタは、外部の電極配線などからの電気的影響を阻止できるという特徴も有している。このため、従来の薄膜トランジスタをＳＲＡＭ（Static Random Access Memory ）のメモリセルを構成する負荷トランジスタのように多くの配線に取り囲まれているトランジスタに用いることは極めて有効である。
【非特許文献１】D. Hisamoto et al., "Impact of the Vertical SOI "DELTA" Structure on Planar Device Technology" IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.38, No.6, JUNE, 1991, pp.1419-1424
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし従来の薄膜トランジスタでは、単結晶シリコン層２０３の幅Ｗ2が小さいため、他の導電層とはコンタクトを安定してとることができないという問題点があった。以下、そのことについて詳細に説明する。
【００１１】
従来の薄膜トランジスタを上層の導電層と接続する場合、その構造は、たとえば図５２に示すようになる。図５２を参照して、上層の導電層２１８は、層間絶縁層２１７に設けられたコンタクトホール２１７ａを通じて単結晶シリコン層２０３のソース／ドレイン領域となるべき部分と接続される。
【００１２】
このコンタクトホール２１７ａは、通常、図５３に示すように層間絶縁層２１７上に形成されたレジストパターン２１９をマスクとして層間絶縁層２１７をエッチングすることにより形成される。しかし、このレジストパターン２１９形成のための写真製版時において、マスクの重ね合わせずれなどによりレジストパターン２１９のホールパターン２１９ａが図中Ｘ方向にずれる恐れがある。
【００１３】
この場合、単結晶シリコン層２０３の幅Ｗ2が０．２μｍと極めて小さいため、図５４に示すようにコンタクトホール２１７ａは、単結晶シリコン層２０３から容易にずれてしまう。これにより、上層の導電層２１８と単結晶シリコン層２０３との間のコンタクトをとることができなくなってしまう。
【００１４】
また、従来の薄膜トランジスタの製造方法では、ＳＯＩ構造を形成するため、高温・長時間の熱酸化処理を施す必要がある。このような高温・長時間の熱酸化処理を、他の素子を形成した後に行なった場合には、不純物の拡散などにより他の素子が破壊されるおそれがある。このため、この高温・長時間の熱酸化処理は他の素子が形成される以前に行なう必要がある。従って、シリコン基板２２０上に形成された他の素子の上層にこの薄膜トランジスタを形成することができないという問題点もあった。
【００１５】
また、従来の薄膜トランジスタでは、薄膜トランジスタのオフ電流を低減させるとともに、しきい値電圧の上昇を防止することはできなかった。
【００１６】
それゆえ、本発明の目的は、オフ電流を低減させるとともに、しきい値電圧の上昇を防止することができる薄膜トランジスタを提供することである。
【課題を解決するための手段】
【００１７】
本発明の一の局面に従う薄膜トランジスタを有する半導体装置は、半導体層と、ゲート電極層とを備えている。半導体層は、表面を有し、かつチャネル領域を規定するように互いに距離を隔てた１対のソース／ドレイン領域を有している。ゲート電極層は、半導体層のチャネル領域にゲート絶縁層を介在して対向している。ゲート電極層は半導体層の下に形成されている。１対のソース／ドレイン領域とゲート電極層とは薄膜トランジスタを構成している。窒素濃度分布がゲート電極層とゲート絶縁層との境界において濃度ピークを有するように、かつゲート電極層内においてはゲート絶縁層に接する部分において最も高い濃度を有するように、ゲート電極層のチャネル領域と対向する側の表面とゲート絶縁層とには窒素が導入されている。
【００１８】
これにより、ゲート電極層のゲート絶縁層側の表面が酸化されることが防止され、薄膜トランジスタのオフ電流を低減させるとともに、しきい値電圧の上昇を防止することができる。
【００１９】
本発明の他の局面に従う薄膜トランジスタを有する半導体装置は、半導体層と、ゲート電極層とを備えている。半導体層は、チャネル領域を規定するように互いに距離を隔てた１対のソース／ドレイン領域を有している。ゲート電極層は、半導体層のチャネル領域にゲート絶縁層を介在して対向している。半導体層のソース／ドレイン領域に導入された不純物の導電型は、ゲート電極層に導入された不純物の導電型と異なっている。ゲート電極層に導入された不純物の濃度は４．２３×１０19ｃｍ-3以下である。ソース／ドレイン領域はｐ型の導電型を有し、ゲート電極層はｎ型の導電型を有している。ゲート電極層は、ソース／ドレイン領域とは異なる導電型よりなる単一層のみからなり、かつ全体として均一な不純物濃度を有している。オフ動作時に、空乏層がゲート電極層内でチャネル領域側から形成される。
【００２０】
これにより、薄膜トランジスタのオン時には、ゲート容量はゲート絶縁層の容量のみで決まるため、高いオン電流が得られる。また、オフ時にはゲート電極のチャネルと対向する表面に空乏層が生じ、ゲート容量が低下するため、低いオフ電流が得られる。
【００２１】
本発明のさらに他の局面に従う薄膜トランジスタを有する半導体装置は、ｎ型の半導体層と、ｐ型のソース／ドレイン領域と、ｎ型のゲート電極層とを備えている。ｐ型のソース／ドレイン領域は、半導体層にて互いに距離を隔てて形成されてチャネル領域を規定している。ｎ型のゲート電極は、不純物としてリンまたはヒ素を含み、かつ半導体層のチャネル領域にゲート絶縁膜を介在して対向している。ゲート電極に導入される不純物の濃度は４．２３×１０19ｃｍ-3以下であり、ゲート電極は単一層として形成されており、かつ全体的に均一な不純物濃度を有している。
【発明の効果】
【００２２】
以上説明したように本発明によれば、薄膜トランジスタのオフ電流を低減させるとともに、しきい値電圧の上昇を防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図に基づいて説明する。
【００２４】
実施の形態１
図１は、本発明の実施の形態１における薄膜トランジスタの構成を概略的に示す斜視図である。図１を参照して、本実施の形態の薄膜トランジスタは、第１および第２の導電層１ａ、１ｂと、半導体層３と、ゲート絶縁層５と、ゲート電極層７とを有している。
【００２５】
第１および第２の導電層１ａ、１ｂは、互いに分離するように、同一の層より分離されて形成されている。半導体層３は、一方端部３ａが第１の導電層１ａ上に乗り上げてかつ第１の導電層１ａに接するように、他方端部３ｂが第２の導電層１ｂ上に乗り上げてかつ第２の導電層１ｂに接するように形成されている。ゲート電極層７は、半導体層３の一方端部３ａおよび他方端部３ｂに挟まれる中央部にゲート絶縁層５を介在して対向するように延在して形成されている。またこのゲート電極層７は、半導体層３の両側面および上面を覆うように形成されている。
【００２６】
また半導体層３は、その側面によって規定される幅Ｗ1が、その高さ（厚み）Ｈ1よりも小さくなるように形成されている。たとえば半導体層３の幅Ｗ1は１００ｎｍ以下であり、高さＨ1は２００ｎｍ以下である。
【００２７】
また第１および第２の導電層１ａ、１ｂの線幅ＷCは０．３μｍ以上１．０μｍ以下である。線幅ＷCが０．３μｍより小さくなると、重ね合わせずれによりコンタクトホール１１ａ、１１ｂ、１３ａ、１３ｂがずれて形成された場合に、コンタクトホールと第１および第２の導電層１ａ、１ｂとのコンタクトを安定してとることができなくなる。また線幅ＷCが１．０μｍより大きくなると、薄膜トランジスタの平面占有面積が大きくなってしまい、高集積化に適さなくなる。
【００２８】
この薄膜トランジスタは、たとえばシリコン基板に形成された他の素子の上層に形成されている。またコンタクトホール１１ａ、１１ｂは、第１および第２の導電層１ａ、１ｂと下層の素子とを電気的に接続するためのものである。またコンタクトホール１３ａ、１３ｂは、第１および第２の導電層１ａ、１ｂと上層の素子とを電気的に接続するためのものである。
【００２９】
特にコンタクトホール１３ａ、１３ｂは、半導体層３と第１もしくは第２の導電層１ａ、１ｂとの双方を露出するように形成されていてもよく、また第１もしくは第２の導電層１ａ、１ｂのみを露出するように設けられていてもよい。
【００３０】
ここで、半導体層３にはｐ型の不純物が、また第１および第２の導電層１ａ、１ｂにｎ型の不純物が各々導入されている場合には、第１および第２の導電層１ａ、１ｂがソース／ドレイン領域となり、この薄膜トランジスタは、ｎチャネル型のトランジスタとなる。また、これと逆導電型の不純物が各々導入される場合には、ｐチャネル型のトランジスタとなる。
【００３１】
また、半導体層３の一方および他方端部３ａ、３ｂがチャネルとなる中央部と異なる導電型を有し、かつ第１および第２の導電層１ａ、１ｂと同一の導電型を有する場合には、この薄膜トランジスタのソース／ドレイン領域の一部となる。また半導体層３の一方および他方端部３ａ、３ｂが薄膜トランジスタのソース／ドレイン領域の一部となり、かつ第１および第２の導電層１ａ、１ｂより低い不純物濃度となるように設定されている場合には、一方および他方端部３ａ、３ｂと第１および第２の導電層１ａ、１ｂとによりいわゆるＬＤＤ構造が構成される。ＬＤＤ構造を構成することにより、ドレイン電界を緩和することができる。
【００３２】
なお、第１および第２の導電層１ａ、１ｂと、半導体層３ａと、ゲート電極層７とは、たとえば気相成長法により形成され、かつ不純物が導入された多結晶シリコン（以下、ドープトポリシリコンと称する）よりなる。またゲート絶縁層５は、たとえば気相成長法により形成されたシリコン酸化膜よりなっている。
【００３３】
次に、本実施の形態の薄膜トランジスタの製造方法について説明する。
【００３４】
図２〜図７と図８〜図１１と図１２〜図１４と図１５〜図１８とは、本発明の実施の形態１における薄膜トランジスタの製造方法を工程順に示す図１のＡ−Ａ線に沿う概略断面図と図１のＢ−Ｂ線に沿う概略断面図と概略斜視図と概略平面図とである。
【００３５】
まず図１２と図１５とを参照して、シリコン基板２０の表面に、シリコン酸化膜よりなる層間絶縁層１１が、たとえば０．２μｍの膜厚でＣＶＤ（Chemical Vapoir Deposition）法により形成される。この層間絶縁層１１上に、たとえばリンを添加したドープトポリシリコン膜がＣＶＤ法で表面全面に０．１μｍの厚さで形成される。通常の写真製版技術およびエッチング技術により、このドープトポリシリコン膜がパターニングされて、第１および第２の導電層１ａ、１ｂが形成される。
【００３６】
次に図２を参照して、この第１および第２の導電層１ａ、１ｂを覆うように、たとえばＣＶＤ法で０．１μｍの厚さを有するシリコン窒化膜１５が表面全面に形成される。
【００３７】
次に図１３と図１６とを参照して、通常の写真製版技術およびエッチング技術により、シリコン窒化膜１５に矩形の孔１５ａが形成される。この矩形の孔１５ａからは、第１および第２の導電層１ａ、１ｂの一部が露出する。
【００３８】
次に図３と図８とを参照して、矩形の孔１５ａを埋込むように表面全面に、たとえばＣＶＤ法により０．０５μｍの膜厚で多結晶（ポリ）シリコン膜３が形成される。このポリシリコン膜３の全面に異方性のドライエッチングを施すことによって、ポリシリコン膜３の膜厚分だけ除去される。
【００３９】
次に図４と図９と図１７とを参照して、この異方性エッチングにより、矩形の孔１５ａの内壁および第１および第２の導電層１ａ、１ｂの側壁に沿ってポリシリコン膜３が残存される。このとき、このポリシリコン膜３の幅は０．０５μｍであり、高さは０．１μｍである。そしてこの薄膜トランジスタ３は第１および第２の導電層１ａ、１ｂに電気的に接続されている。この後、高温のリン酸溶液によって、シリコン窒化膜１５がすべて除去される。
【００４０】
図５と図１０と図１４と図１８とを参照して、このシリコン窒化膜の除去により薄膜トランジスタのチャネル領域を有するポリシリコン（チャネルポリシリコン）のパターン３が残存される。これは、チャネルポリシリコンパターン３とシリコン酸化膜よりなる層間絶縁層１１とはリン酸に浸食されないからである。
【００４１】
図６と図１１とを参照して、第１および第２の導電層１ａ、１ｂとチャネルポリシリコンパターン３とを覆うように、たとえばＣＶＤ法により０．０２μｍの膜厚でゲート絶縁層となるシリコン酸化膜５が形成される。さらに、たとえばＣＶＤ法で０．１μｍの膜厚で、リンが導入されたドープトポリシリコン膜７が堆積される。このドープトポリシリコン膜７とシリコン酸化膜５とが通常の写真製版技術およびエッチング技術によりパターニングされることにより、図１と図７と図１９とに示す本実施の形態の薄膜トランジスタが完成する。
【００４２】
上記の製造方法では、チャネルポリシリコンパターン３の枠を規定するものとしてシリコン窒化膜１５を用いたが、この材質は、シリコン窒化膜に限られず、シリコン酸化膜とポリシリコンとに対してエッチングの選択比のとれる膜であれば何でもよい。
【００４３】
本実施の形態の薄膜トランジスタでは、図１に示すように、第１および第２の導電層１ａ、１ｂが半導体層３ａの幅Ｗ1よりも大きい幅Ｗcを有している。このため、コンタクトホール１１ａ、１１ｂ、１３ａ、１３ｂがマスクの重ね合わせずれによりずれて形成された場合でも、各コンタクトホールと第１および第２の導電層１ａ、１ｂとのコンタクトは安定してとることが可能となる。
【００４４】
また、本実施の形態の薄膜トランジスタの製造方法では、薄膜トランジスタの各部を構成する部材をＣＶＤ法などのような気相成長法により形成している。このため、ＳＯＩ構造を形成するときのように高温・長時間の熱処理は不要となり、他の素子の上層にこの薄膜トランジスタを容易に形成することができる。
【００４５】
またチャネル領域を有する半導体層３は、従来例（図４８）と同様、幅Ｗ1が高さはＨ1よりも小さくなるように設定されている。このため、電流駆動能力に優れるとともに、短チャネル化による特性劣化が少なく、かつ外部の電極配線などからの電気的影響を阻止できるという効果も有する。
【００４６】
実施の形態２
実施の形態１では、図４と図９と図１７とに示すようにチャネル領域となる多結晶シリコンパターン３は、シリコン窒化膜１５に設けられた孔１５ａの内部に形成された。しかし、図２０に示すように、シリコン窒化膜を矩形パターン１５として残し、その外周にチャネルポリシリコン３のパターンが形成されてもよい。この場合、ポリシリコンパターン３は、第１および第２の導電層１ａ、１ｂの外周にも残存されることになる。
【００４７】
なお、この後の工程については、上述した実施の形態１と同様であるためその説明は省略する。
【００４８】
本実施の形態の製造方法によれば、除去するシリコン窒化膜１５の平面占有面積が小さいため、実施の形態１よりもシリコン窒化膜１５の除去時間を短縮することが可能となる。
【００４９】
実施の形態３
実施の形態１では、図１に示すように、チャネルポリシリコンパターン３は枠形状を有し、それゆえ２つの薄膜トランジスタが並列に接続された構造となっている。しかし、図２１に示す実施の形態３のように１つのトランジスタにすれば、平面占有面積を低減することができる。
【００５０】
図２１を参照して、この場合、チャネルポリシリコンパターン２３は、枠形状ではなく、直線状に延在した形状を有している。そして直線状に延在した両端部２３ａ、２３ｂが、各々第１もしくは第２の導電層１ａ、１ｂ上に接するように乗り上げている。
【００５１】
なお、これ以外の構成については、図１に示す実施の形態１とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【００５２】
以下、本実施の形態の薄膜トランジスタの製造方法について説明する。
【００５３】
図２２と図２３とは、本実施の形態３の薄膜トランジスタの製造方法を示す概略平面図である。本実施の形態の製造方法は、まず図１５〜図１７に示す実施の形態１と同様の工程を経る。この後、図２２を参照して、孔１５ａの一方の側壁に沿うポリシリコンパターン３の上方のみを覆うレジストパターン２５が形成され、このレジストパターン２５をマスクとしてポリシリコンパターン３にドライエッチングが施される。この後、レジストパターン２５が除去されて、シリコン窒化膜１５が実施の形態１と同様にして除去される。
【００５４】
図２３を参照して、これにより、孔の一辺の側壁に沿った部分にのみチャネルポリシリコンパターン３が残存される。この後、実施の形態１と同様にして、ゲート酸化膜とゲート電極層を形成することによって、図２１に示す薄膜トランジスタが完成する。
【００５５】
なお、図２２と図２３とに示す製造方法では、チャネルポリシリコンパターン３の端部付近に交差部３ｅ、３ｆ、３ｇ、３ｈが残存される。しかし、この交差部３ｅ，３ｆ，３ｇ，３ｈについては、図２２に示す孔１５ａの幅Ｌを適切に制御することにより、図２１に示すようにほぼ直線状のチャネルポリシリコンパターン３を得ることができる。
【００５６】
本実施の形態の薄膜トランジスタでは、実施の形態１のように２つのトランジスタが並列に接続された構成ではなく単一のトランジスタ構成となるため、トランジスタの平面占有面積を小さくすることができる。
【００５７】
実施の形態４
上述した実施の形態１〜３では、チャネル部をなす半導体層３の上面と両側面とはゲート電極層７に覆われているが、その下面はゲート電極層７に覆われていない。そこで、半導体層３の上面、両側面および下面のすべてをゲート電極層が覆うように薄膜トランジスタを製造する方法について以下に述べる。
【００５８】
図２４と図２５とは、本発明の実施の形態４における薄膜トランジスタの製造方法を工程順に示す図１のＢ−Ｂ線に沿う概略断面図である。本実施の形態の製造方法は、まず図８〜図１０に示す実施の形態１と同様の工程を経る。この後、図２４を参照して、レジストパターン３５が層間絶縁層１１上に形成される。このレジストパターン３５は、チャネルポリシリコンパターン３のチャネルとなる領域を少なくとも露出するような開口３５ａを有する。このレジストパターン３５をマスクとして弗酸によって層間絶縁層１１を０．０５μｍだけエッチング除去する。このエッチングにより、チャネルポリシリコンパターン３のチャネルとなる部分の下側の層間絶縁層１１が所定膜厚だけ除去される。このため、チャネルポリシリコンパターン３のチャネルとなる部分は層間絶縁層１１から浮くことになる。しかし、このチャネルポリシリコンパターン３は、その両端部において第１および第２の導電層１ａ、１ｂを通じて層間絶縁層１１に支持されているため、剥がれてしまうことはない。この後、レジストパターン３５が除去される。
【００５９】
図２５を参照して、この後、ゲート絶縁層５とゲート電極層７とが、たとえば減圧ＣＶＤ法によって堆積され、パターニングされることにより、チャネルポリシリコンパターン３のチャネルとなる部分の上面、両側面および下面のすべてをゲート電極層７が取り囲んだ構造を実現することができる。これは、減圧ＣＶＤ法においては、堆積膜の被覆性が優れていることによる。
【００６０】
本実施の形態の薄膜トランジスタでは、ゲート電極層７が、チャネル領域となる半導体層３の上面、両側面および下面のすべてを取り囲む構造を有しているため、ゲート電極による制御性に優れた薄膜トランジスタを得ることができる。
【００６１】
実施の形態５
上述の実施の形態４と同じ目的を達成する構造として他の構造を示す。
【００６２】
図２６は、本発明の実施の形態５における薄膜トランジスタの構成を示す図１のＢ−Ｂ線に沿う概略断面図である。図２６を参照して、本実施の形態における薄膜トランジスタでは、ゲート電極層７が、チャネルポリシリコンパターン３のチャネルとなる部分の上面および両側面を覆い、かつ側面の上面側端部ｍから下面側端部ｎの全面を覆っている。
【００６３】
なお、これ以外の構成については、実施の形態１とほぼ同様であるため、同一の構成部材は同一の符号を付し、その説明を省略する。
【００６４】
次に、本実施の形態の製造方法について説明する。
【００６５】
本実施の製造方法は、まず図８〜図１０に示す実施の形態１と同様の工程を経る。この後、図２６に示すように熱酸化法によって、チャネルポリシリコンパターン３の表面を覆うようにシリコン酸化膜５が形成される。このとき、酸化剤は上方から拡散して、チャネルポリシリコンパターン３の表面にシリコン酸化膜を形成するとともに、シリコン酸化膜よりなる層間絶縁層１１の内部に拡散してチャネルポリシリコンパターン３の下部にも酸化膜を形成する。この後、ＣＶＤ法によって、ゲート電極層となるリン添加のドープトポリシリコン膜７が堆積され、パターニングされることによって、薄膜トランジスタ構造が完成する。
【００６６】
図２６に示す実施の形態の薄膜トランジスタの構造では、実施の形態４のように、チャネルとなる半導体層３の下面にゲート電極層７は存在しないものの、チャネルポリシリコンパターンのチャネルとなる部分の側面の上面側端部ｍから下面側端部ｎの全面を被覆しているため、実施の形態１に比較して、ゲート電極による制御性に優れた薄膜トランジスタを得ることができる。
【００６７】
実施の形態６
本実施の形態では、薄膜トランジスタのオフ電流を低減することを目的とする。
【００６８】
オフ電流は、ドレイン端の空乏層内で発生する生成電流と考えられている。したがって、オフ電流を低減する方法の１つに、ドレイン端幅の短縮がある。幅の短縮により、空乏層体積が減り、生成電流を低減することができるからである。しかし、従来では、トランジスタのチャネル幅は、写真製版技術で決まる最小加工寸法に設定される場合が多く、それ以上にドレイン端幅を縮小することができなかった。この実施の形態では、写真製版技術で決まる最小加工寸法以下にドレイン端幅を縮小することができる技術を示す。
【００６９】
図２７は、本発明の実施の形態６における薄膜トランジスタの構成を概略的に示す平面図である。図２７を参照して、本実施の形態に示す薄膜トランジスタは、半導体層３３と、ゲート絶縁層（図示せず）と、ゲート電極層７とを有している。
【００７０】
半導体層３３には、チャネル領域３３ｃを規定するようにチャネル領域３３ｃの両側にドレイン領域３３ａとソース領域３３ｂとが形成されている。またチャネル領域３３ｃとゲート絶縁層を介在して対向するようにゲート電極層７が形成されている。
【００７１】
なお、この薄膜トランジスタでは、チャネル領域３３ｃとドレイン領域３３ａとの間にドレインオフセット３３ｄが設けられている。またこのドレイン領域３３ａとドレインオフセット３３ｄとの接続部における半導体層３３の線幅ｄ1は、その他の部分の線幅ｄ2よりも小さく設定されており、かつ写真製版技術で決まる最小加工寸法より小さく設定されている。
【００７２】
通常、半導体層３３は、レジストパターンをマスクとして導電層をエッチングすることによりパターニングされる。このレジストパターンは、フォトレジストにフォトマスク（レチクル）を透過させた露光光を照射して、現像することで形成される。
【００７３】
本実施の形態の製造方法では、この半導体層３３のパターニングのためのフォトマスクの構造に特徴がある。以下、このフォトマスクの構造について詳細に説明する。
【００７４】
図２８は、フォトマスクの構造を概略的に示す平面図であり、図２９は、図２８のＣ−Ｃ線に沿う概略断面図である。
【００７５】
図２８と図２９とを参照して、ここでは、半導体層３３（図２７）の形成領域と対応する部分５１ｂが非透過領域となる場合について説明する。フォトマスクは、透明基板５３と、たとえばクロムよりなる遮光膜５５とを有している。この遮光膜５５は、半導体層３３の形成領域と対応する部分５１ｂ以外の領域とドレイン端部Ｄに対応する領域５１ａとを覆うように形成されている。ここでフォトマスク上のパターンがウェハ上にｎ倍に縮小して転写される場合には、ドレイン端部Ｄに対応する領域５１ａの幅ｄ0は、（ウェハ上の最小加工寸法）×（縮小倍率ｎ）より小さい寸法となる。
【００７６】
なお、図２８において半導体層の形成領域と対応する部分５１ｂが光遮断領域となる場合には、図３０に示すように、遮光膜５５は、半導体層の形成領域と対応する部分５１ｂの領域であって、ドレイン端部Ｄに対応する領域５１ａ以外を覆うように形成されている。
【００７７】
この図２８に示すフォトマスク５０を用いて、レジストをパターニングし、このレジストパターンをマスクとして導電層をパターニングしてゲート電極層を形成すると、ゲート電極層の平面形状は図２７に示すようになる。図２７を参照して、つまりゲート電極層のドレイン端Ｄにおける線幅ｄ1が他の部分の線幅ｄ2よりも小さくなる。その理由を以下に詳細に説明する。
【００７８】
図３１（ａ）に示すように、フォトマスク５０のパターン５１の幅ｄPOが、（ウェハ上の最小加工寸法）×（縮小倍率ｎ）以上の寸法を有しているとき、そのフォトマスク５０を透過した露光光のウェハ上の光強度は図３１（ｃ）に示すようになる。
【００７９】
図３１（ｃ）を参照して、本来、露光光の照射されない領域（非露光領域）ＳCには、露光される領域（露光領域）ＳA、ＳBから光が幾分回り込む。このときフォトマスク５０のパターンの幅ｄPOが上述の寸法であれば、非露光領域ＳCに露光領域ＳA、ＳBから回り込んだ露光光の強度の和（一点鎖線）は、レジストが現像液に溶解しなくなる光強度には至らない。このため、図３１（ｂ）において光の当たらない部分が現像液で除去されるネガ型のレジスト５７を用いた場合には、非露光領域ＳCに対応する部分のレジスト５７は現像液に溶解して除去される。よって、このレジストパターンをマスクとして基板２０上の被エッチング膜５５をエッチングすると、この被エッチング膜５５は、露光領域ＳAとＳBとに対応する部分では残存するが、領域ＳCに対応する部分では除去される。
【００８０】
一方、図３１（ａ）に示す遮光膜５１の線幅ｄP0を、（ウェハ上の最小加工寸法）×（縮小倍率ｎ）より小さい寸法にすると、そのフォトマスク５０を透過した露光光のウェハ上の光強度は図３２に示すようになる。
【００８１】
図３２を参照して、この場合、露光領域ＳA、ＳBから非露光領域ＳCに回り込んだ露光光の光強度の和（一点鎖線）は、レジストが現像液に溶解しなくなる光強度を超えてしまう。結果として、図３１（ｂ）においてネガ型のレジスト５７を用いた場合には、領域ＳCに対応する部分のレジストを現像液で除去できなくなる。
【００８２】
これにより、このレジストパターンをマスクとして被エッチング膜５５をエッチングすると、この被エッチング膜５５は、露光領域ＳAとＳBとに対応する部分だけでなく、領域ＳCに対応する部分も残存する。
【００８３】
また、図２７に示すように、領域Ｒ1では、領域Ｒ2に比べて、露光領域からの光が回り込みにくい。結果として非露光領域に対応する部分の被エッチング膜５５ではその線幅ｄ1が他の部分の線幅ｄ2より小さくなる。
【００８４】
以上より、図２８に示すフォトマスクを用いた場合には、図２７に示すような形状のチャネルポリシリコン膜３３が得られる。
【００８５】
結果として、本実施の形態の薄膜トランジスタの構成では、オフ電流を低減することが可能となる。
【００８６】
実施の形態７
図３３は、薄膜トランジスタのドレイン電流−ゲート電圧特性を示す図である。図３３を参照して、従来の特性は、実線ｌ1のようにオフ電流（ゲート電圧が０Ｖのときのドレイン電流）が大きいという問題があった。オフ電流はドレイン端（ドレインとチャネルとの接触面）の高電界領域に存在する結晶欠陥を介して電子−正孔対が生成されることにより発生すると考えられている。
【００８７】
従来、この結晶欠陥（チャネルやソース、ドレインを構成するポリシリコン中の結晶欠陥でダングリングボンドなど）を不活性化するために、窒素をポリシリコン中へ導入する方法があった。この方法は、たとえば C. K. Yang et al., "Improved Electrical Characteristics of Thin-Film Transistores Fabricated on Nitrogen-Implanted Polysilicon Films", IEDM 44, pp.505-508 に示されている。この方法により結晶欠陥が不活性化するのは、導入された窒素がシリコンのダングリングボンドに結合するためと考えられている。
【００８８】
しかし、窒素はシリコン中でドナー型の不純物として働くため、図３３において実線ｌ2で示すようにトランジスタのしきい値電圧Ｖｔｈを負方向に変化させてしまう。この場合、この薄膜トランジスタが図３４に示すＳＲＡＭメモリセルの負荷トランジスタＱ５、Ｑ６に用いられると、ＬｏｗとなるノードＮ１にゲートが接続される負荷トランジスタＱ６がＯＮしにくくなる。これにより、ノードＮ２の電位をＶｃｃ電位にまで十分に上げることが困難となり、ＳＲＡＭのデータの記憶状態が不安定になるという問題点がある。
【００８９】
そこで本実施の形態では、トランジスタのチャネル部に窒素だけでなく他の不純物も導入する。その不純物は、しきい値電圧を正方向に変化させるものである。
【００９０】
その製造方法を図３５と図３６とを用いて説明する。
【００９１】
図３５を参照して、まずシリコン基板２０上に形成されたシリコン酸化膜１１上にチャネルポリシリコン膜６１がたとえばＣＶＤ法で４０ｎｍの厚さで形成される。その後、上方からイオン注入法により窒素イオンがたとえば５×１０14ｃｍ-2の注入量だけチャネルポリシリコン膜６１中へ導入される。次に、同じく上方からチャネルポリシリコン膜６１中へ、フッ素イオンがたとえば５×１０14ｃｍ-2の注入量で導入される。
【００９２】
その後、ゲート酸化膜５がたとえばＣＶＤ法で４０ｎｍの厚さで形成される。このゲート酸化膜５上にゲートポリシリコン膜７がＣＶＤ法で０．２μｍの厚さで形成され通常の写真製版技術とエッチング技術とによりパターニングされる。
【００９３】
次に、レジストパターン６７が形成されて、これを注入マスクとしてＢＦ2イオンがチャネルポリシリコン膜６１中へ注入されることにより、チャネル領域６１ｃを規定するようにドレイン領域６１ａとソース領域６１ｂとが形成される。このとき、ドレイン領域６１ａをゲート電極７の端部から離すことにより、ドレインオフセット６１ｄが形成される。このドレインオフセット６１ｄは、ドレイン電界を緩和するためのものである。
【００９４】
以上の製造方法により、チャネル領域６１ｃ中に、窒素とフッ素とを含んだ薄膜トランジスタを形成することができる。
【００９５】
フッ素は、ポリシリコン中の結晶欠陥を不活性化するとともに、ゲート酸化膜５中にも拡散して負の固定電荷を形成する。このため、フッ素は窒素のドナー効果によるしきい値電圧Ｖｔｈの負方向への変化を打ち消す働きをする。その結果、図３３の実線ｌ3で示すようにトランジスタのしきい値電圧Ｖｔｈは適正な値に保たれたまま、オフ電流を低減することができる。
【００９６】
なお、ネオンや酸素もフッ素と同様の働きをする。
【００９７】
また上記のフッ素イオンの代わりに、ヒ素やリンイオンを注入してもよい。
【００９８】
また上記の例では、トップゲート型薄膜トランジスタについて説明したが、ボトムゲート型薄膜トランジスタに適用されてもよい。また、上述の窒素とフッ素との２つのイオン注入後に７００〜９００℃のアニールを加えることにより、上記の効果が顕著になる。
【００９９】
本実施の形態は、実施の形態１〜５の薄膜トランジスタに適用することができる。
【０１００】
実施の形態８
図３７は、従来のボトムゲート型薄膜トランジスタのソース／ドレイン方向の断面図であり、図３８は、図３７のＥ−Ｅ線に沿う概略断面図である。
【０１０１】
これまでは、図３７と図３８とに示すような断面構造が完成できた段階で、チャネルポリシリコン膜７１の膜厚を薄くしてオフ電流を下げるために熱酸化処理を行なう技術があった。この技術は、たとえば M. Sasaki et al., "The Impact of Oxidation of Channel Polysilicon on the Trap-Density of Submicron Bottom-Gate TFT's"  IEEE ELECTRON DEVICE LETTERS，VOL.15, No.1, JANUARY 1994, pp.1-3に示されている。
【０１０２】
しかし、この方法では、図３９に示すように熱酸化処理によってトランジスタのゲート酸化膜の膜厚がｔからｔ′に厚くなってしまう。これは、上記の熱酸化時に酸化剤がゲート酸化膜５中にも拡散していき、チャネルポリシリコン膜７１の下面やその下にあるゲートポリシリコン膜７の上表面をも酸化して酸化膜が成長するためである。このゲート酸化膜の膜厚の増加のために、トランジスタのしきい値電圧Ｖｔｈが上昇するという問題が発生する。
【０１０３】
そこで、本実施の形態の構造を図４０を用いて説明する。
【０１０４】
図４０を参照して、本実施の形態では、ゲート絶縁膜５ａとしてオキシナイトライド（ＳｉＯxＮ1-x）膜が用いられている。この膜５ａは、シランガスとアンモニアガスとＮ2Ｏガスとを用いて減圧ＣＶＤ法により容易に成膜可能であるとともに、酸化剤の拡散をシリコン酸化膜に比べて抑える働きがある。オキシナイトライド膜は、ＳｉＯ2とＳｉＮとの混合膜であり、膜質が緻密で酸化剤をほとんど拡散させないＳｉＮ膜の特徴に近い特徴を持つ。また、従来例のように純粋なシリコン酸化膜に比べて、オキシナイトライド膜は、膜中での酸化剤の拡散係数が小さい。したがって、ゲート絶縁膜にこのオキシナイトライド膜を用いると、上述の熱酸化処理を加えても、ゲートポリシリコン膜７１の上面とチャネルポリシリコン膜７１の下面とが酸化されることが抑制され、結果として、ゲート絶縁膜５ａの厚膜化が抑制される。
【０１０５】
ただし、チャネルポリシリコン膜７１は、上面と両側面とからは酸化されるため、薄膜化される。よって、ゲート絶縁膜５ａにオキシナイトライド膜を用い、かつチャネルポリシリコン膜７１のパターン形成後に熱酸化処理を加えることで、薄膜トランジスタのしきい値電圧Ｖｔｈの上昇を抑制しながら、オフ電流を低減することが可能となる。
【０１０６】
次に、本実施の形態の製造方法の一例を説明する。
【０１０７】
図４０を参照して、シリコン基板２０上に形成されたシリコン酸化膜１１上にゲート電極となる０．１μｍの厚さのポリシリコン膜７がＣＶＤ法で形成される。この膜７中には、堆積時にリンが添加される。次に、この膜７が、通常の写真製版技術とエッチング技術とにより所望のパターンに加工される。次に減圧ＣＶＤ法によりオキシナイトライド膜５ａを４０ｎｍの厚さで堆積させる。次にＣＶＤ法により、チャネルポリシリコン膜７１が４０ｎｍの厚さで堆積され、さらに所望のパターンに加工される。その後、７００〜９００℃のドライＯ2雰囲気において、熱酸化処理が施され、チャネルポリシリコンパターン７１が酸化されて薄膜化する。その後、レジストパターンが形成され、それをマスクとしてＢＦ2イオンが１×１０15ｃｍ-2の注入量でチャネルポリシリコン７１中へイオン注入される。このイオン注入により、ソース／ドレイン領域が形成されて、トランジスタが完成する。
【０１０８】
また、オキシナイトライド膜の形成方法として、ＣＶＤ法で形成したシリコン酸化膜を、１０００℃でアンモニア雰囲気に晒すことにより窒化する方法もある。
【０１０９】
本実施の形態は、実施の形態１〜５の薄膜トランジスタに適用できる。
【０１１０】
実施の形態９
オキシナイトライド膜を用いずに、熱酸化処理によるしきい値電圧Ｖｔｈの上昇を抑制する他の方法を図４１と図４２とを用いて説明する。
【０１１１】
図４１を参照して、チャネルポリシリコンパターン７１形成後に、窒素イオン７３がイオン注入法でゲートポリシリコン膜７中とゲート酸化膜５中へと導入される。注入エネルギは、２０〜３０ｋｅＶで、このゲートポリシリコン膜７の上面付近に飛程が来るように設定される。窒素イオンの注入量は１×１０14〜１×１０17ｃｍ-2である。
【０１１２】
この方法によりゲートポリシリコン膜７の上面部が熱酸化されることを抑制することができる。すなわち、注入された窒素が、図４２に示すようにゲートポリシリコン膜７の上面部とゲート酸化膜５中に存在することにより、熱酸化時に拡散してくる酸化剤を抑止するとともに、ポリシリコンの酸化速度を抑制することができる。
【０１１３】
また、窒素イオン注入と熱酸化処理工程の間に、７００〜９００℃のアニールが加えられてもよい。このアニールにより、図４２に示すように窒素イオンがゲート酸化膜中へ偏析する。またアニールによりＳｉ−Ｎ結合が多量に形成され、酸化剤の拡散抑制効果が顕著になる。
【０１１４】
また、この窒素イオン注入は、ゲートポリシリコン膜７の形成後やゲート酸化膜５の形成後に行なってもよい。この方法であれば、ゲート絶縁膜を変更する必要はない。
【０１１５】
また、イオン注入法を用いずに、ゲートポリシリコン膜７を形成するＣＶＤ工程において、窒素ガスなどを用いることにより、ゲートポリシリコン膜７中へリンとともに窒素を添加する方法もある。
【０１１６】
本実施の形態は実施の形態１〜５の薄膜トランジスタに適用できる。
【０１１７】
実施の形態１０
従来の薄膜トランジスタのゲートポリシリコン膜は、１０20ｃｍ-3程度の濃度の不純物を含んでいた。したがって、トランジスタのオン時もオフ時もゲートポリシリコン膜のチャネル面はキャリアが空乏化しないため、実効のゲート容量は常に一定であった。
【０１１８】
オフ電流は、前述のようにドレイン端の電界に大きく依存し、電界を緩和することにより低減され得る。この電界は、ゲート電圧とドレイン電圧との差に比例し、ゲート容量に比例する。したがって、ゲート容量を小さくすることによって電界を弱くすることができ、オフ電流を抑えることが可能となる。
【０１１９】
しかし、ゲート容量を小さくすると、オン電流が下がるため、容易にゲート容量を小さくすることはできなかった。本実施の形態では、このゲート容量をオン時に比べてオフ時に低下させることにより、高いオン電流と低いオフ電流を両立させることを目的とする。
【０１２０】
図４３は、本発明の実施の形態１０における薄膜トランジスタの構成を概略的に示す断面図である。図４３を参照して、トップゲート型の薄膜トランジスタにおいて、ゲートポリシリコン膜８１の不純物は、ソース／ドレイン領域に導入される不純物と逆の導電型に選ばれる。たとえば、ｐチャネル型トランジスタであればｎ型の不純物が選ばれる。次にそのゲートポリシリコン膜８１中の不純物の濃度は、４．２３×１０19ｃｍ-3以下に設定される。このようなゲートポリシリコン膜８１を用いたｐチャネル型トランジスタの動作時の様子を説明する。
【０１２１】
まず、オン動作時は、ゲート８１に負の電圧が印加される。ドレイン６１ａにも負の電圧が印加されているので、ゲートポリシリコン膜８１は空乏化せず、ゲート容量はゲート酸化膜５の容量のみであり、高いオン電流が得られる。
【０１２２】
それに対し、オフ動作時には、ゲート電圧は０Ｖ、ドレイン６１ａには負の電圧が印加される。ゲート８１はドレイン６１ａに対して正の電位差を持つため、ｎ型のゲートポリシリコン膜８１のドレイン６１ａに対向する側では図４４に示すようにキャリアである電子が追い払われて、空乏層８１ａが形成される。この状態での実効的なゲート容量はゲート酸化膜の容量とその空乏層８１ａの容量の直列結合になるため、容量値が低下する。したがって、ドレイン端の電界は、従来に比べて小さくなり、結果としてトランジスタのオフ電流が低減される。
【０１２３】
ここで、ゲートポリシリコン膜８１が空乏化することによって、ゲートとドレインとの間の電界が緩和することが目的であるため、その電界が１０％以上小さくなれば目的が達成されると定義する。この緩和率を１０％としたのは、オフ電流のトランジスタ間のばらつきが１０％程度あるからである。ゲートポリシリコン膜８１内での空乏層幅をｘ（図４４）、不純物濃度をＮ、電圧降下をＶｄとすると、次の関係が得られる。
【０１２４】
Ｎ＝２εSＶｄ／ｑｘ2
ここでεSはシリコンの誘電率（１．０５×１０-12Ｆ／ｃｍ2）であり、ｑは素電荷量（１．６０×１０-19Ｃ）である。
【０１２５】
ここで、ゲートとドレインとの間の電圧をＶｇｄとすると、ＶｄがＶｇｄの１０％以上あれば、ゲートの空乏化によりドレイン電界が緩和されることになる。これは、ゲートポリシリコン膜８１の空乏層８１ａに加わる電圧Ｖｄだけ、Ｖｇｄが減るからである。このとき、空乏層８１ａの容量Ｃｄの逆数は、ゲート酸化膜５の容量ＣOXの逆数の１０％となる。よって、ｘ＝０．３０５×ｔOXとなる。従って、上述の数式よりＮは以下のように求められる。
【０１２６】
【数１】
2005020022.tif 000003
【０１２７】
Ｖｇｄは、ＳＲＡＭのメモリセルにおいては、普通３Ｖであり、ｔOXを１０ｎｍとすると、Ｎは４．２３×１０19ｃｍ-3となる。すなわち、ゲートポリシリコン膜８１の不純物濃度Ｎを４．２３×１０19ｃｍ-3以下にすると、ドレイン端の電界が１０％緩和され、トランジスタのオフ電流の減少が有意なものとなる。
【０１２８】
また、N. D. Arora et al., "Modeling the Polysilicon Depletion Effect and Its Impact on Submicrometer CMOS Circuit Performance"  IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.42, No.5, MAY 1995, pp.935-942 のＦｉｇ．３には、ゲートポリシリコン膜の不純物濃度が１×１０19ｃｍ-3から空乏化によるしきい値電圧Ｖｔｈの上昇することが示されている。
【０１２９】
次にこのトランジスタ構造の製造方法について説明する。
【０１３０】
図４３を参照して、シリコン基板２０上に形成されたシリコン酸化膜１１上にＣＶＤ法で厚さ４０ｎｍのチャネルポリシリコン膜６１と厚さ４０ｎｍのゲート酸化膜５とが形成される。次に、ＣＶＤ法によって不純物が添加されていないポリシリコン膜８１が厚さ０．１μｍで堆積される。次に、リンイオンがイオン注入法により、４０〜６０ｋｅＶの注入エネルギで、かつ１×１０13〜５×１０14ｃｍ-2の注入量でポリシリコン８１に注入される。その後、８００℃のアニールにより、リンが活性化させられる。これらの工程により、４．２３×１０19ｃｍ-3以下の不純物濃度を持つゲートポリシリコン膜８１が形成される。その後、このポリシリコン膜８１が所望のパターンに加工され、ソース、ドレイン部が形成されて、トランジスタが完成する。
【０１３１】
なおｎチャネル型トランジスタでもゲートポリへの注入をボロンに代えるだけで残りの工程はすべて同様である。
【０１３２】
実施の形態１１
図４５に示すように実施の形態１０に示すｎ型で低い不純物濃度のゲートポリシリコン膜８１を持つｐチャネル型トランジスタ８０Ａと、実施の形態１０に示すｐ型で低い不純物濃度のゲートポリシリコン膜８１を持つｎチャネル型トランジスタ８０Ｂとから、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）回路を構成することができる。
【０１３３】
ゲートポリシリコン膜８１中の不純物濃度が低いため、リーク電流の小さなＣＭＯＳ回路が得られる。
【０１３４】
また、実施の形態１０と１１とでは、トップゲート型トランジスタについて述べたが、ボトムゲート型にも同様に適用できる。
【０１３５】
実施の形態１２
上述した実施の形態１０および１１では、ゲートポリシリコン膜中の不純物濃度が低いため、ゲートポリシリコン膜の電気的抵抗が高い。
【０１３６】
この弊害が問題である場合には、図４６に示すように、Ｗ（タングステン）、Ｔｉ（チタン）、Ｃｏ（コバルト）などの金属、あるいはその金属シリサイド層９１をポリシリコン膜８１の上部に積み重ね、ゲート電極を２層にすることで解決することができる。すなわち、これらの金属およびそのシリサイド層９１は電気的抵抗が小さいため、ゲート電極の抵抗をポリシリコン膜８１の代わりに下げてくれる。
【０１３７】
この構造の製造方法の一例としては、図４３に示す実施の形態１０におけるゲートポリシリコン膜８１へ不純物を注入した後に、スパッタ法で金属またはその金属シリサイドを０．１〜０．３μｍの厚さで堆積し、ゲート電極のパターンに加工する方法がある。
【０１３８】
実施の形態１３
不純物濃度の低いゲートポリシリコン膜の形成方法として、次の方法もある。
【０１３９】
この方法は、ソース／ドレイン領域とゲート電極とには逆の導電型の不純物を注入することを利用した方法であり、ゲートポリシリコン膜への不純物の注入量を、所望の不純物濃度とソース／ドレイン領域の不純物濃度とを加えた値に設定して、不純物を注入する方法である。
【０１４０】
より具体的には、図４７を参照して、まずゲートポリシリコン膜８１に予め、リンが１．１×１０15ｃｍ-2で注入される。その後、ソース／ドレイン領域６１ａ、６１ｂ形成のためのボロン注入が、ゲートポリシリコン膜８１の表面が露出した状態で１．０×１０15ｃｍ-2の注入量で行なわれる。これにより、ゲートポリシリコン膜８１中には、１．１×１０15ｃｍ-2のリンと１．０×１０15ｃｍ-2のボロンとが共存することになる。これらは互いに逆の導電型の不純物であるので、互いに補償し合い、結果として、１．０×１０14ｃｍ-2のリンをゲートポリシリコン膜８１中へ注入した場合と等価になる。これにより、ゲートポリシリコン膜８１へのリンの注入量を１×１０14ｃｍ-2とし、ソース領域６１ｂとドレイン領域６１ａとへのボロンの注入量を１×１０15ｃｍ-2とすることができる。
【０１４１】
従来は、ソース／ドレイン領域の不純物がゲート中へ入らないように酸化膜やレジストのマスクでゲートを覆う必要があったが、この方法では、そのような工程は不要になる。
【０１４２】
上記の例は、ｐチャネル型トランジスタについて述べたが、ｎチャネル型トランジスタにも同様に適用することができる。
【０１４３】
なお、実施の形態１０〜１３は、実施の形態１〜５の薄膜トランジスタに適用できる。
【０１４４】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１４５】
【図１】本発明の実施の形態１における薄膜トランジスタの構成を概略的に示す斜視図である。
【図２】本発明の実施の形態１における薄膜トランジスタの製造方法の第１工程を示す図１のＡ−Ａ線に沿う概略断面図である。
【図３】本発明の実施の形態１における薄膜トランジスタの製造方法の第２工程を示す図１のＡ−Ａ線に沿う概略断面図である。
【図４】本発明の実施の形態１における薄膜トランジスタの製造方法の第３工程を示す図１のＡ−Ａ線に沿う概略断面図である。
【図５】本発明の実施の形態１における薄膜トランジスタの製造方法の第４工程を示す図１のＡ−Ａ線に沿う概略断面図である。
【図６】本発明の実施の形態１における薄膜トランジスタの製造方法の第５工程を示す図１のＡ−Ａ線に沿う概略断面図である。
【図７】本発明の実施の形態１における薄膜トランジスタの製造方法の第６工程を示す図１のＡ−Ａ線に沿う概略断面図である。
【図８】本発明の実施の形態１における薄膜トランジスタの製造方法の第１工程を示す図１のＢ−Ｂ線に沿う概略断面図である。
【図９】本発明の実施の形態１における薄膜トランジスタの製造方法の第２工程を示す図１のＢ−Ｂ線に沿う概略断面図である。
【図１０】本発明の実施の形態１における薄膜トランジスタの製造方法の第３工程を示す図１のＢ−Ｂ線に沿う概略断面図である。
【図１１】本発明の実施の形態１における薄膜トランジスタの製造方法の図１のＢ−Ｂ線に沿う概略断面図である。
【図１２】本発明の実施の形態１における薄膜トランジスタの製造方法の第１工程を示す概略斜視図である。
【図１３】本発明の実施の形態１における薄膜トランジスタの製造方法の第２工程を示す概略斜視図である。
【図１４】本発明の実施の形態１における薄膜トランジスタの製造方法の第３工程を示す概略斜視図である。
【図１５】本発明の実施の形態１における薄膜トランジスタの製造方法の第１工程を示す概略平面図である。
【図１６】本発明の実施の形態１における薄膜トランジスタの製造方法の第２工程を示す概略平面図である。
【図１７】本発明の実施の形態１における薄膜トランジスタの製造方法の第３工程を示す概略平面図である。
【図１８】本発明の実施の形態１における薄膜トランジスタの製造方法の第４工程を示す概略平面図である。
【図１９】本発明の実施の形態１における薄膜トランジスタの製造方法の第５工程を示す概略平面図である。
【図２０】本発明の実施の形態１における薄膜トランジスタの製造方法の第６工程を示す概略平面図である。
【図２１】本発明の実施の形態３における薄膜トランジスタの構成を概略的に示す斜視図である。
【図２２】本発明の実施の形態３における薄膜トランジスタの製造方法の第１工程を示す概略平面図である。
【図２３】本発明の実施の形態３における薄膜トランジスタの製造方法の第２工程を示す概略平面図である。
【図２４】本発明の実施の形態４における薄膜トランジスタの製造方法の第１工程を示す概略平面図である。
【図２５】本発明の実施の形態４における薄膜トランジスタの製造方法の第２工程を示す概略平面図である。
【図２６】本発明の実施の形態５における薄膜トランジスタの製造方法の工程図である。
【図２７】本発明の実施の形態６における薄膜トランジスタの構成を概略的に示す平面図である。
【図２８】本発明の実施の形態６における薄膜トランジスタを製造するのに用いられるフォトマスクの構成を概略的に示す平面図である。
【図２９】図２８に示すフォトマスクのＣ−Ｃ線に沿う概略断面図の第１の形態である。
【図３０】図２８に示すフォトマスクのＣ−Ｃ線に沿う概略断面図の第２の形態である。
【図３１】ドレイン端の線幅を他の部分の線幅より細くしたチャネルポリシリコンが形成できることを説明するための図である。
【図３２】ドレイン端の線幅が他の部分の線幅より小さくなるチャネルポリシリコンが形成できることを説明するための図である。
【図３３】薄膜トランジスタの負のゲート電圧に対するドレイン電流の関係を示すグラフである。
【図３４】ＣＭＯＳ型のＳＲＡＭのメモリセルの回路図である。
【図３５】本発明の実施の形態７における薄膜トランジスタの製造方法の第１工程を示す概略断面図である。
【図３６】本発明の実施の形態７における薄膜トランジスタの製造方法の第２工程を示す概略断面図である。
【図３７】ボトムゲート型の薄膜トランジスタの構成を概略的に示す断面図である。
【図３８】図３７のＥ−Ｅ線に沿う概略断面図である。
【図３９】図３８においてチャネルポリシリコンを熱酸化処理を施した後の様子を示す概略断面図である。
【図４０】本発明の実施の形態８における薄膜トランジスタの構成を概略的に示す断面図である。
【図４１】本発明の実施の形態９における薄膜トランジスタの製造方法の工程を示す概略断面図である。
【図４２】本発明の実施の形態９における薄膜トランジスタのゲート電極層とゲート絶縁層とチャネルポリシリコン膜とに導入される窒素の濃度を示すグラフである。
【図４３】トップゲート型の薄膜トランジスタの構成を概略的に示す断面図である。
【図４４】薄膜トランジスタがオフ時にゲート電極層に空乏層が生じた様子を示す概略断面図である。
【図４５】本発明の実施の形態１１における薄膜トランジスタの構成を概略的に示す概略断面図である。
【図４６】本発明の実施の形態１２における薄膜トランジスタの構成を概略的に示す断面図である。
【図４７】本発明の実施の形態１３における薄膜トランジスタの製造方法の工程図である。
【図４８】従来の薄膜トランジスタの構成を概略的に示す斜視図である。
【図４９】従来の薄膜トランジスタの製造方法の第１工程を示す概略断面図である。
【図５０】従来の薄膜トランジスタの製造方法の第２工程を示す概略断面図である。
【図５１】従来の薄膜トランジスタの製造方法の第３工程を示す概略断面図である。
【図５２】従来の薄膜トランジスタのソース／ドレイン領域上層の導電層と接続される様子を示す概略断面図である。
【図５３】マスクの重ね合わせずれが生じることを説明するための概略断面図である。
【図５４】マスクの重ね合わせずれによるコンタクトホールの位置がずれて形成された様子を示す概略断面図である。
【符号の説明】
【０１４６】
１ａ  第１の導電層、１ｂ  第２の導電層、３，３３，６１，７１  チャネルポリシリコン、５  ゲート絶縁層、７  ゲート電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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