(57)【要約】【課題】  微細化が進んだ場合におけるデータ保持時間の短縮化を抑制し、また歩留まりを向上させることが可能な半導体記憶装置及びその製造方法を提供する。【解決手段】  シリコンとシリコン酸化膜との界面に存在するシリコンのダングリングボンドを重水素で終端させることにより、水素で終端させた場合よりも剥がれにくくなり、界面準位をより低減させてリークを抑制し、データ保持時間の短縮化を防止することができる。【選択図】  図１
2005093910.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の表面部分に形成された不純物拡散領域と、
前記シリコン基板の表面上に形成され、重水素を含む第１のシリコン酸化膜と、
前記第１のシリコン酸化膜上に形成されたゲート電極と、
前記ゲート電極の少なくとも一部の側面に形成され、重水素を含む第２のシリコン酸化膜と、
前記第２のシリコン酸化膜の表面上を含む前記ゲート電極の側面に形成された側壁絶縁膜と、
少なくとも前記第１のシリコン酸化膜及び前記側壁絶縁膜の表面を覆うように形成された保護膜と、
を有するＭＯＳトランジスタを備えることを特徴とする半導体記憶装置。
【請求項２】
シリコン基板と、
前記シリコン基板の表面部分に形成された不純物拡散領域と、
前記シリコン基板の表面上に形成され、重水素を含む第１のシリコン酸化膜と、
前記第１のシリコン酸化膜上に形成されたゲート電極と、
前記ゲート電極の少なくとも一部の側面に形成され、重水素を含む第２のシリコン酸化膜と、
少なくとも前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜の表面を覆うように形成された保護膜と、
前記保護膜の表面上を含む前記ゲート電極の側面に形成された側壁絶縁膜と、
を有するＭＯＳトランジスタを備えることを特徴とする半導体記憶装置。
【請求項３】
前記ＭＯＳトランジスタを複数備え、さらに
前記シリコン基板の表面部分において、内壁に重水素を含む第３のシリコン酸化膜が形成され、前記ＭＯＳトランジスタを分離するトレンチ型素子分離領域をさらに備えることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
シリコン基板の表面上に、重水素を含む第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の表面上に、ゲート電極を形成する工程と、
前記ゲート電極の少なくとも一部の側面に、重水素を含む第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜の表面上を含む前記ゲート電極の側面に、側壁絶縁膜を形成する工程と、
少なくとも前記第１のシリコン酸化膜及び前記側壁絶縁膜の表面を覆うように保護膜を形成する工程と、
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項５】
シリコン基板の表面上に、重水素を含む第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の表面上に、ゲート電極を形成する工程と、
前記ゲート電極の少なくとも一部の側面に、重水素を含む第２のシリコン酸化膜を形成する工程と、
少なくとも前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜の表面を覆うように保護膜を形成する工程と、
前記保護膜の表面上を含む前記ゲート電極の側面に、側壁絶縁膜を形成する工程と、
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項６】
前記シリコン基板の表面部分にトレンチを形成する工程と、
前記トレンチの内壁に重水素を含む第３のシリコン酸化膜を形成することで、トレンチ型素子分離領域を形成する工程をさらに備えることを特徴とする請求項４又は５記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置において、特にＤＲＡＭ（Dynamic Random Access）等では、微細化、集積化が進むにつれて、１単位セル当たりの面積を小さくすることが要求される。
【０００３】
そこで、トランジスタのゲート長に代表されるデザインルールを縮小することによって、面積の縮小化を図ってきた。しかし、同時にキャパシタ容量も小さくなり、蓄積電荷の減少、データ保持時間（リテンション時間）の短縮等の問題を招いている。
【０００４】
データ保持時間の短縮を防ぐためには、蓄積電荷量を増加させる他に、メモリセルトランジスタのリークを抑制することが挙げられる。
【０００５】
メモリセルトランジスタのリークには、接合リーク等が存在するが、その中でもシリコン基板とシリコン酸化膜との界面における界面準位によるリークがデータ保持時間の劣化を起こす一因と考えられている。
【０００６】
従来は、シリコンとシリコン酸化膜との界面における界面準位を抑えるため、界面に存在するシリコンのダングリングボンドを水素（Ｈ）で終端させ、界面準位密度を低減させていた。
【０００７】
具体的には、水素ガス（Ｈ２）を用いたシンター工程を導入することで、シリコン／シリコン酸化膜の界面に水素を供給していた。
【０００８】
図８に従来の半導体記憶装置の断面構造を示す。
【０００９】
シリコン基板２０１の表面部分において、トレンチキャパシタ２０２、素子分離領域（以下、ＳＴＩ（Shallow Trench Isolation）という）２０３、トレンチキャパシタ２０１に接続されるように一方が形成され他方が離間して形成されたソース、ドレイン領域２０４及び２０５が形成され、さらにＳＴＩ２０３上及びソース、ドレイン領域２０４及び２０５の間のチャネル領域上に形成された多結晶シリコン膜２１１、低抵抗化用タングステンシリサイド膜２１２、キャップ用シリコン窒化膜２１３から成るゲート電極、側壁絶縁膜２２１が形成されている。
【００１０】
図９に、メモリセルトランジスタの断面構造をより詳細に示す。
【００１１】
シリコン基板２０１の表面上にシリコン酸化膜２４１が形成され、また多結晶シリコン膜２１１及びタングステンシリサイド膜２１２の側面にシリコン酸化膜２４２が形成されている。
【特許文献１】特開２００２−２９９６１２号公報。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上記事情に鑑み、データ保持時間の短縮化を抑制し、また歩留まりを向上させることが可能な半導体記憶装置及びその製造方法を提供することを目的とする。
【００１３】
しかし、上述した従来の半導体記憶装置には次のような問題があった。
【００１４】
シリコンのダングリングボンドと水素との結合エネルギが低いために、熱ストレス等により水素の離脱が生じ易かった。熱ストレスが印加された後のメモリセルは、リテンションの変動が起き易いことが知られているが、水素の離脱がその原因と考えられている。
【００１５】
従来の製造プロセスにおけるシリコン／シリコン酸化膜の界面を模式的に示した縦断面を図１０に示す。
【００１６】
シリコン基板１とその表面上に形成される図示されていないシリコン酸化膜との界面を水素で終端させても、電流が流れると熱ストレスによって水素３ａが離脱し易くなることが考えられる。
【００１７】
この結果、製品検査において良品として通過した半導体記憶装置であっても、パッケージング時の熱ストレスによって不良化するものがあり、歩留まりの低下を招いていた。
【００１８】
また、従来の半導体記憶装置には、後述する特許文献１に開示されたものがあった。
【００１９】
この装置では、シリコンのダングリングボンドに、水素の替わりに重水素（Ｄ）を終端させていた。しかしこの場合も、その後の水素を含むシンター工程等において重水素が水素に置換され、その結果電流が流れると熱ストレスによって水素が離脱し、データ保持時間が短縮するという問題があった。
【課題を解決するための手段】
【００２０】
本発明の一態様による半導体記憶装置は、
シリコン基板と、
前記シリコン基板の表面部分に形成された不純物拡散領域と、
前記シリコン基板の表面上に形成され、重水素を含む第１のシリコン酸化膜と、
前記第１のシリコン酸化膜上に形成されたゲート電極と、
前記ゲート電極の少なくとも一部の側面に形成され、重水素を含む第２のシリコン酸化膜と、
前記第２のシリコン酸化膜の表面上を含む前記ゲート電極の側面に形成された側壁絶縁膜と、
少なくとも前記第１のシリコン酸化膜及び前記側壁絶縁膜の表面を覆うように形成された保護膜と、
を有するＭＯＳトランジスタを備えることを特徴とする。
【００２１】
また本発明の一態様による半導体記憶装置は、
シリコン基板と、
前記シリコン基板の表面部分に形成された不純物拡散領域と、
前記シリコン基板の表面上に形成され、重水素を含む第１のシリコン酸化膜と、
前記第１のシリコン酸化膜上に形成されたゲート電極と、
前記ゲート電極の少なくとも一部の側面に形成され、重水素を含む第２のシリコン酸化膜と、
少なくとも前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜の表面を覆うように形成された保護膜と、
前記保護膜の表面上を含む前記ゲート電極の側面に形成された側壁絶縁膜と、
を有するＭＯＳトランジスタを備えることを特徴とする。
【００２２】
本発明の一態様による半導体記憶装置の製造方法は、
シリコン基板の表面上に、重水素を含む第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の表面上に、ゲート電極を形成する工程と、
前記ゲート電極の少なくとも一部の側面に、重水素を含む第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜の表面上を含む前記ゲート電極の側面に、側壁絶縁膜を形成する工程と、
少なくとも前記第１のシリコン酸化膜及び前記側壁絶縁膜の表面を覆うように保護膜を形成する工程と、
を備えることを特徴とする。
【００２３】
あるいは本発明の一態様による半導体記憶装置の製造方法は、
シリコン基板の表面上に、重水素を含む第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の表面上に、ゲート電極を形成する工程と、
前記ゲート電極の少なくとも一部の側面に、重水素を含む第２のシリコン酸化膜を形成する工程と、
少なくとも前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜の表面を覆うように保護膜を形成する工程と、
前記保護膜の表面上を含む前記ゲート電極の側面に、側壁絶縁膜を形成する工程と、
を備えることを特徴とする。
【発明の効果】
【００２４】
以上説明したように、本発明の半導体記憶装置及びその製造方法によれば、シリコンのダングリングボンドを重水素で終端させることにより、リーク電流を抑制し、さらに水素をブロックする保護膜で重水素が導入されたシリコン酸化膜を覆うことにより、重水素が水素に置換されることを防ぎ、ストレスによるデータ保持時間の短縮や劣化を防止することが可能である。
【発明を実施するための最良の形態】
【００２５】
先ず、後述する本発明の実施の形態１、２において、シリコン／シリコン酸化膜の界面を模式図としての図１に示す。
【００２６】
従来は、上述したようにシリコン基板１とその表面上に形成される図示されていないシリコン酸化膜との界面を水素で終端させており、電流が流れると熱ストレスによって水素が離脱し易かった。この結果、データ保持時間が短縮化し、歩留まりの低下を招いていた。
【００２７】
これに対し、以下の実施の形態１、２では、シリコン／シリコン酸化膜の界面に存在するシリコンのダングリングボンドに、重水素（Ｄ）を供給して終端させる。
【００２８】
重水素（Ｄ）は水素（Ｈ）に比べて結合エネルギが高く、ダングリングボンドを終端した重水素は水素より離脱しにくい。そのため、熱、電界等のストレスによる界面準位密度の増加を抑えることができる。
【００２９】
重水素の終端は、重水素ガスを用いた熱工程を、例えば素子分離領域形成時における酸化工程、ゲート酸化膜形成時における酸化工程、側壁絶縁膜を形成するときの酸化工程、ＣＶＤ工程等において行うことにより実現することができる。
【００３０】
但し上述したように、シリコン／シリコン酸化膜の界面におけるダングリングボンドに重水素を終端させた後の工程において、水素ガス（Ｈ）を含んだ熱工程が、例えばシンター工程やシリコン窒化膜の形成時に存在すると、終端させた重水素が水素に置換される虞がある。
【００３１】
そこで、重水素の離脱を防ぐため、重水素を終端させた工程の後に供給される水素から、シリコン／シリコン酸化膜の界面をブロックする必要がある。
【００３２】
以下、本発明の実施の形態について図面を参照して説明する。
【００３３】
（１）実施の形態１
本発明の実施の形態１による半導体記憶装置の縦断面構造を図２に示す。
【００３４】
シリコン基板１０１の表面部分において、トレンチ内部が多結晶シリコン膜等で埋められたトレンチキャパシタ１０２、そのトレンチの上面部分にシリコン酸化膜が形成されて素子分離を行うためのＳＴＩ１０３、トレンチキャパシタ１０１に接続されるように一方が形成され他方が離間して形成されたソース、ドレイン領域１０４及び１０５が形成されている。
【００３５】
さらにＳＴＩ１０３上、及びソース、ドレイン領域１０４及び１０５の間のチャネル領域上に形成された多結晶シリコン膜１１１、低抵抗化用タングステンシリサイド膜１１２、キャップ用シリコン窒化膜１１３から成るゲート電極、シリコン窒化膜等から成る側壁絶縁膜１２１が形成されている。
【００３６】
また、ゲート電極及びシリコン基板１０１全体を覆うように、Ａｌ２Ｏ３あるいはＳｉＯＮ等の絶縁膜から成る保護膜１２２が形成されている。そして、保護膜１２２上に層間絶縁膜１３０が形成され、その表面上にビット線１３２が形成されており、ソース、ドレイン領域の一方の領域１０５とビット線１３２とがビット線コンタクト１３１において接続されている。
【００３７】
ここで、シリコン基板１０１とシリコン酸化膜との界面に存在するシリコンのダングリングボンドは、重水素（Ｄ）４によって終端されている。
【００３８】
具体的には、シリコン基板１０１とＳＴＩ１０３との界面Ａ、ＳＴＩ１０３と多結晶シリコン膜１１１との界面Ｂ、多結晶シリコン膜１１１、タングステンシリサイド膜１１２と側壁絶縁膜１２１との間にある図示されていないシリコン酸化膜との界面Ｃ、ソース、ドレイン領域１０４、１０５が形成された素子領域を含むシリコン基板１０１と保護膜１２２との界面Ｅにおいて、重水素４が供給され、シリコンのダングリングボンドが重水素で終端されている。
【００３９】
そして、終端された重水素４が、後の工程において供給される水素に置換されないように、界面に水素が供給されないようにブロックする膜として、重水素を含んだシリコン酸化膜を覆うように、Ａｌ２Ｏ３、ＳｉＯＮ等から成る保護膜１２２が形成されている。
【００４０】
以下に、本実施の形態１による半導体記憶装置の製造方法について説明する。この製造方法は、トレンチや各々の膜、拡散層の形成等に関して従来と同様であるが、各工程の間に重水素を供給し、シリコン／シリコン酸化膜の界面に存在するシリコンのダングリングボンドを重水素で終端させる点に特徴がある。
【００４１】
図３に示されたように、半導体基板１０１の表面部分において、例えば３０００〜３５００Åの深さのＳＴＩ１０３を形成し、例えば７５０℃以上のウエット酸化を行い、ＳＴＩ１０３の内壁に図示されていないシリコン酸化膜を形成する。
【００４２】
この熱工程において、重水素を雰囲気とすることでシリコン酸化膜に重水素が含まれ、その結果ＳＴＩ１０３の内壁におけるシリコン基板１０１と内壁上のシリコン酸化膜との界面Ａにおいて、シリコンのダングリングボンドが重水素で終端される。
【００４３】
この後、例えばＣＶＤ法を用いてＳＴＩ１０３の内部に多結晶シリコン膜１０２を堆積してトレンチキャパシタを形成し、表面部分にシリコン酸化膜を堆積して素子分離を行う。
【００４４】
シリコン基板１０１の表面部分において、不純物をイオン注入し、図示されていないウエル領域、チャネル領域を形成する。
【００４５】
図４に示されたように、半導体基板１０１の表面に、例えば７５０℃以上のウエット酸化を行って図示されていないシリコン酸化膜を形成する。
【００４６】
この熱工程において、重水素を雰囲気とすることでシリコン酸化膜に重水素が含まれ、シリコン基板１０１とシリコン酸化膜との界面Ｂにおいて、シリコンのダングリングボンドが重水素で終端される。
【００４７】
図５に示されたように、例えばＣＶＤ法を用いて多結晶シリコン膜１１１を堆積し、スパッタリング法を用いてタングステンシリサイド膜１１２を堆積し、ＣＶＤ法によりシリコン窒化膜１１３を形成する。
【００４８】
図示されていないレジスト膜をマスクとしてシリコン窒化膜１１３をエッチングしてゲート電極の形状にパターニングし、タングステンシリサイド膜１１２及び多結晶シリコン膜１１１をパターニングする。
【００４９】
多結晶シリコン膜１１１、タングステンシリサイド膜１１２、シリコン窒化膜１１３から成るゲート電極において、多結晶シリコン膜１１１、タングステンシリサイド膜１１２の側面、またシリコン基板１０１の表面に対し、例えば７５０℃以上のウエット酸化を行って、それぞれシリコン酸化膜１４２、１４１を形成する。
【００５０】
この熱工程において、重水素を雰囲気とすることで、シリコン酸化膜１４２及び１４１に重水素が含まれ、多結晶シリコン膜１１１、タングステンシリサイド膜１１２と、シリコン酸化膜１４２との界面Ｃにおいて、またシリコン基板１０１とシリコン酸化膜１４１との界面Ｅにおいて、シリコンのダングリングボンドが重水素で終端される。
【００５１】
図６に示されたように、ゲート電極をマスクとしてイオン注入を行い、ソース、ドレイン領域１０４、１０５におけるＬＤＤ（Lightly Doped Drain）領域を形成する。
【００５２】
表面全体にシリコン窒化膜を堆積し、ＲＩＥ（Reactive Ion Etching）等を用いてゲート電極の側面に側壁絶縁膜１２１を形成する。
【００５３】
ゲート電極及び側壁絶縁膜１２１をマスクとして再度イオン注入を行い、ソース、ドレイン領域１０４、１０５を形成する。
【００５４】
ゲート電極及び側壁絶縁膜１２１、シリコン基板１０１を覆うように、例えば約２００オングストロームの膜厚で、Ａｌ２Ｏ３、あるいはＳｉＯＮ等から成る保護膜１２２を形成する。
【００５５】
このように、シリコン酸化膜を形成する工程において重水を雰囲気とすることで、重水素が含まれたシリコン酸化膜を形成し、シリコン／シリコン酸化膜との界面においてシリコンのダングリングボンドを重水素で終端し、さらに保護膜１２２を形成して重水素がその後の工程によって水素に置換されるのを防止する。この製造方法によれば、比較的容易に上述した本実施の形態１による半導体記憶装置を製造することができる。
【００５６】
（２）実施の形態２
本発明の実施の形態２による半導体記憶装置について説明する。
【００５７】
上記実施の形態１では、トランジスタのゲート電極を形成した後に、全体を保護膜１２２で覆うように形成している。これに対し、本実施の形態２による半導体記憶装置では、ゲート電極の側面に重水素を含むシリコン酸化膜を形成した後、側壁絶縁膜を形成する前にシリコン酸化膜を覆うように保護膜を形成した後、シリコン窒化膜等から成る側壁絶縁膜を形成する点で相違する。
【００５８】
図７に、本実施の形態２による半導体記憶装置が有するメモリセルトランジスタの断面構造を詳細に示す。
【００５９】
多結晶シリコン膜１１１及びタングステンシリサイド膜１１２の側面、またシリコン基板１０１の表面上に、シリコン酸化膜１４２、１４１を形成する際に重水素が導入され、シリコンのダングリングボンドが重水素により終端されている。
【００６０】
そして、このシリコン酸化膜１４２及びシリコン窒化膜１１３の側面と、シリコン基板１０１の表面を覆うように、Ａｌ２Ｏ３、あるいはＳｉＯＮ等から成る保護膜１５２、１５１が形成され、この保護膜１５２、１５１の表面上におけるゲート電極の側面に側壁絶縁膜１２１が形成されている。
【００６１】
本実施の形態２によれば、ゲート電極の側面に形成されたシリコン酸化膜１４２を覆うように保護膜１５２が形成されていることにより、シリコン酸化膜１４２に導入された重水素が水素に置換されることを防ぐことができる。
【００６２】
以下に、本実施の形態２による半導体記憶装置の製造方法について説明する。この製造方法は、上記実施の形態１において、図３から図５を用いて説明した工程までは共通であり、説明を省略する。
【００６３】
ここで、図５に示された多結晶シリコン膜１１１、タングステンシリサイド膜１１２の側面、またシリコン基板１０１の表面に対し、上記実施の形態１と同様に、例えば７５０℃以上のウエット酸化を行って、それぞれシリコン酸化膜１４２、１４１を形成する。
【００６４】
この熱工程において、重水素を雰囲気とすることでシリコン酸化膜１４２及び１４１に重水素を含ませ、その結果多結晶シリコン膜１１１、タングステンシリサイド膜１１２と、シリコン酸化膜１４２との界面Ｃにおいて、またシリコン基板１０１とシリコン酸化膜１４１との界面Ｅにおいて、シリコンのダングリングボンドを重水素で終端させる。
【００６５】
ゲート電極をマスクとしてイオン注入を行い、ソース、ドレイン領域１０４、１０５におけるＬＤＤ領域を形成する。
【００６６】
シリコン酸化膜１４２及びシリコン窒化膜１１３の側面と、シリコン基板１０１の表面とが覆われるように、Ａｌ２Ｏ３、ＳｉＯＮ等から成る保護膜１５２、１５１を形成する。
【００６７】
次に、シリコン窒化膜を堆積し、例えばＲＩＥを行って保護膜１５２の表面上におけるゲート電極の側面に側壁絶縁膜１２１を形成する。
【００６８】
ゲート電極及び側壁絶縁膜１２１をマスクとして再度イオン注入を行い、ソース、ドレイン領域１０４、１０５を形成する。
【００６９】
上記製造方法により、比較的容易に本実施の形態２による半導体記憶装置を製造することができる。
【００７０】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。例えば、上記実施の形態１、２における膜の材料や膜厚、形成方法等はこれに限定されず変更が可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態におけるシリコン／シリコン酸化膜の界面に重水素を供給した状態を模式的に示した縦断面図。
【図２】本発明の第１の実施の形態による半導体記憶装置の断面構造を示した縦断面図。
【図３】同半導体記憶装置の製造方法における一工程を示した縦断面図。
【図４】同半導体記憶装置の製造方法における一工程を示した縦断面図。
【図５】同半導体記憶装置の製造方法における一工程を示した縦断面図。
【図６】同半導体記憶装置の製造方法における一工程を示した縦断面図。
【図７】本発明の第２の実施の形態による半導体記憶装置の断面構造を示した縦断面図。
【図８】従来の半導体記憶装置の断面構造を示した縦断面図。
【図９】同半導体記憶装置におけるセルトランジスタの断面構造を示した縦断面図。
【図１０】従来の半導体記憶装置におけるシリコン／シリコン酸化膜の界面に重水素を供給した状態を模式的に示した縦断面図。
【符号の説明】
【００７２】
４  重水素（Ｄ）
１０１  シリコン基板
１０２  トレンチキャパシタ
１０３  素子分離領域（ＳＴＩ）
１０４、１０５  ソース、ドレイン領域
１１１  ゲート電極（多結晶シリコン膜）
１１２  ゲート電極（タングステンシリサイド膜）
１１３  ゲート電極（シリコン窒化膜）
１２１  側壁絶縁膜
１２２、１５２  保護膜（Ａｌ２Ｏ３、ＳｉＯＮ等）
１３１  ビット線コンタクト
１３２  ビット線
１４１、１４２  シリコン酸化膜
【図１】
2005093910.tif 000003
【図２】
2005093910.tif 000004
【図３】
2005093910.tif 000005
【図４】
2005093910.tif 000006
【図５】
2005093910.tif 000007
【図６】
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【図７】
2005093910.tif 000009
【図８】
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【図９】
2005093910.tif 000011
【図１０】
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