(57)【要約】【課題】マスク工程の回数を低減して半導体装置の製造工程を簡略化することが可能な技術を提供する。【解決手段】本発明の半導体装置では、ノード配線１４を覆って層間絶縁膜１５が設けられている。層間絶縁膜１５上には、ゲート絶縁膜１８及び層間絶縁膜２０から成る絶縁膜３８が設けられており、当該絶縁膜３８内には負荷トランジスタＬＴＲ２のゲート電極１９が形成されている。また、絶縁膜３８上にはキャパシタＣＰ２が形成されている。そして、キャパシタＣＰ２から、絶縁膜３８、ゲート電極１９及び層間絶縁膜１５を貫通してノード配線１４に達する単一のコンタクトプラグ２２が設けられている。【選択図】図２
2005347466.tif 000002
【特許請求の範囲】
【請求項１】
配線と、
前記配線を覆って設けられた絶縁膜と、
前記絶縁膜内に設けられた、ＭＯＳトランジスタのゲート電極と、
前記絶縁膜上に設けられたキャパシタと、
前記キャパシタから、前記絶縁膜及び前記ゲート電極を貫通して前記配線に達するコンタクトプラグと
を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記コンタクトプラグは、前記キャパシタから前記絶縁膜及び前記ゲート電極を貫通して前記配線に達するコンタクトホールに充填されており、
前記コンタクトホールでは、前記ゲート電極から前記配線に達する第１部分の穴径が、前記キャパシタから前記ゲート電極に達する第２部分の穴径よりも小さい、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記コンタクトホールにおける前記第２部分の表面上にはサイドウォールが設けられている、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記サイドウォールは絶縁膜から成る、半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記サイドウォールは導電膜から成る、半導体装置。
【請求項６】
（ａ）配線を形成する工程と、
（ｂ）前記配線を覆って絶縁膜を形成するとともに、前記絶縁膜内にＭＯＳトランジスタのゲート電極を形成する工程と、
（ｃ）前記絶縁膜の上面から、前記絶縁膜及び前記ゲート電極を貫通して前記配線に達するコンタクトホールを形成する工程と、
（ｄ）前記コンタクトホールを充填するコンタクトプラグを形成する工程と、
（ｅ）前記絶縁膜上に前記コンタクトプラグに接続されたキャパシタを形成する工程と
を備える、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記工程（ｃ）は、
（ｃ−１）前記絶縁膜の上面から前記ゲート電極の上面に達する第１コンタクトホールを形成する工程と、
（ｃ−２）前記第１コンタクトホールと連通しつつ前記ゲート電極を貫通し、前記ゲート電極の上面から下面に向って細くなるテーパ状を成す第２コンタクトホールを形成する工程と、
（ｃ−３）前記第２コンタクトホールと連通し、前記配線に達する第３コンタクトホールを形成する工程と
を含む、半導体装置の製造方法。  
【請求項８】
請求項６に記載の半導体装置の製造方法であって、
前記工程（ｃ）は、
（ｃ−１）前記絶縁膜の上面から前記ゲート電極の上面に達する第１コンタクトホールを形成する工程と、
（ｃ−２）前記第１コンタクトホールと連通し、前記ゲート電極を貫通する第２コンタクトホールを形成する工程と、
（ｃ−３）前記第２コンタクトホールと連通し、前記配線に達する第３コンタクトホールを形成する工程と
を含み、
（ｆ）前記工程（ｃ−２）の前に、前記第１コンタクトホールの表面上にサイドウォールを形成する工程、あるいは
（ｇ）前記工程（ｃ−３）の前に、前記第１及び前記第２コンタクトホールの表面上にサイドウォールを形成する工程のいずれかを更に備える、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記サイドウォールは絶縁膜から成る、半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法であって、
前記サイドウォールは導電膜から成る、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタと、ＭＯＳトランジスタのゲート電極と、配線とが電気的に互いに接続された構造を備える半導体装置及びその製造方法に関する。      
【背景技術】
【０００２】
従来から、ＳＲＡＭメモリセルの記憶ノードに大容量のキャパシタを接続する技術が提案されている。例えば、特許文献１には、ＭＯＳトランジスタの一種であるＴＦＴ（薄膜トランジスタ）を負荷トランジスタとして備えるＳＲＡＭメモリセルの記憶ノードにトレンチ型キャパシタを接続して、当該記憶ノードにおける記憶容量を増大させる技術が開示されている。
【０００３】
【特許文献１】特開平８−１０２５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
さて、上記ＳＲＡＭメモリセルのように、キャパシタやＭＯＳトランジスタを備える半導体装置では、キャパシタと、ＭＯＳトランジスタのゲート電極と、配線とを互いに電気的に接続するためのコンタクトホールやコンタクトプラグを形成する際に必要な工程をできる限り少なくして、半導体装置の製造工程を簡略化することが望まれている。
【０００５】
そこで、本発明は上記点に鑑みて成されたものであり、半導体装置の製造工程を簡略化することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の半導体装置は、配線と、前記配線を覆って設けられた絶縁膜と、前記絶縁膜内に設けられた、ＭＯＳトランジスタのゲート電極と、前記絶縁膜上に設けられたキャパシタと、前記キャパシタから、前記絶縁膜及び前記ゲート電極を貫通して前記配線に達するコンタクトプラグとを備える。
【０００７】
また、この発明の半導体装置の製造方法は、（ａ）配線を形成する工程と、（ｂ）前記配線を覆って絶縁膜を形成するとともに、前記絶縁膜内にＭＯＳトランジスタのゲート電極を形成する工程と、（ｃ）前記絶縁膜の上面から、前記絶縁膜及び前記ゲート電極を貫通して前記配線に達するコンタクトホールを形成する工程と、（ｄ）前記コンタクトホールを充填するコンタクトプラグを形成する工程と、（ｅ）前記絶縁膜上に前記コンタクトプラグに接続されたキャパシタを形成する工程とを備える。
【発明の効果】
【０００８】
この発明の半導体装置によれば、キャパシタから絶縁膜及びゲート電極を貫通して配線に達するコンタクトプラグが設けられているため、キャパシタと、ゲート電極と、配線とを互いに電気的に接続するコンタクトプラグを形成する際に必要な導電膜を形成する工程が１回で済む。従って、製造工程を簡略化できる。
【０００９】
また、この発明の半導体装置の製造方法によれば、絶縁膜及びゲート電極を形成した後に、絶縁膜の上面からゲート電極を貫通して配線に達するコンタクトホールを形成しているため、ゲート電極を形成する前にまず配線に達するコンタクトホールを形成し、ゲート電極を形成した後に、ゲート電極に達するコンタクトホールを形成する場合よりも、マスク工程回数を低減することができる。その結果、製造工程を簡略化できる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構成を示す回路図である。本実施の形態１に係る半導体装置は例えばＳＲＡＭであって、複数のＳＲＡＭメモリセルを備えている。図１では、複数のＳＲＡＭメモリセルのうちの一つの等価回路を示している。
【００１１】
図１に示されるように、本実施の形態１に係る半導体装置は、ドライバトランジスタＤＴＲ１，ＤＴＲ２と、負荷トランジスタＬＴＲ１，ＬＴＲ２と、アクセストランジスタＡＴＲ１，ＡＴＲ２と、キャパシタＣＰ１，ＣＰ２とを備えている。ドライバトランジスタＤＴＲ１，ＤＴＲ２及びアクセストランジスタＡＴＲ１，ＡＴＲ２は、シリコン基板等の半導体基板に形成されたＮチャネル型のＭＯＳトランジスタであって、負荷トランジスタＬＴＲ１，ＬＴＲ２はＭＯＳトランジスタの一種であるＰチャネル型のＴＦＴ（薄膜トランジスタ）である。
【００１２】
アクセストランジスタＡＴＲ１，ＡＴＲ２の各ゲートにはワード線ＷＬが接続されており、アクセストランジスタＡＴＲ１，ＡＴＲ２のドレインにはビット線ＢＬ，ＢＬＢがそれぞれ接続されている。ドライバトランジスタＤＴＲ１のドレインと、ドライバトランジスタＤＴＲ２のゲートと、負荷トランジスタＬＴＲ１のドレインと、負荷トランジスタＬＴＲ２のゲートと、アクセストランジスタＡＴＲ１のソースと、キャパシタＣＰ２の一端とは互いに接続されており、ドライバトランジスタＤＴＲ２のドレインと、ドライバトランジスタＤＴＲ１のゲートと、負荷トランジスタＬＴＲ２のドレインと、負荷トランジスタＬＴＲ１のゲートと、アクセストランジスタＡＴＲ２のソースと、キャパシタＣＰ１の一端とは互いに接続されている。そして、負荷トランジスタＬＴＲ１，ＬＴＲ２のソースにはプラスの電源電位が印加され、ドライバトランジスタＤＴＲ１，ＤＴＲ２のソースと、キャパシタＣＰ１，ＣＰ２の他端には接地電位が印加される。
【００１３】
以上のように、本実施の形態１に係る半導体装置は、記憶ノードにキャパシタＣＰ１，ＣＰ２が接続されているＳＲＡＭメモリセルを備えており、このキャパシタＣＰ１，ＣＰ２の付加によってソフトエラー対策を行っている。
【００１４】
次に、図１の等価回路で示される本実施の形態１に係る半導体装置の構造について説明する。図２は、本実施の形態１に係る半導体装置の構造を示す断面図である。なお図２では、図面の煩雑さを避けるために、図１中のアクセストランジスタＡＴＲ２及びビット線ＢＬＢは図示していない。
【００１５】
図２に示されるように、本実施の形態１に係る半導体装置は、例えばシリコン基板である半導体基板１を備えており、この半導体基板１の上面内には素子分離絶縁膜２が形成されている。そして、素子分離絶縁膜２で区分された半導体基板１の上面内には、ドライバトランジスタＤＴＲ１のソース領域４ａと、アクセストランジスタＡＴＲ１のドレイン領域４ｃと、ドライバトランジスタＤＴＲ１のドレイン領域とアクセストランジスタＡＴＲ１のソース領域とを兼用するソース・ドレイン領域４ｂとが形成されている。
【００１６】
なお図示していないが、半導体基板１の上面内には、ドライバトランジスタＤＴＲ２のソース領域やアクセストランジスタＡＴＲ２のドレイン領域、あるいはドライバトランジスタＤＴＲ２のドレイン領域とアクセストランジスタＡＴＲ２のソース領域とを兼用するソース・ドレイン領域も形成されている。以後、ドライバトランジスタＤＴＲ２のドレイン領域とアクセストランジスタＡＴＲ２のソース領域とを兼用するソース・ドレイン領域を、「第２ソース・ドレイン領域」と呼ぶ。
【００１７】
ソース領域４ａとソース・ドレイン領域４ｂとの間の半導体基板１上には、ドライバトランジスタＤＴＲ１のゲート構造３が形成されており、ソース・ドレイン領域４ｂとドレイン領域４ｃとの間の半導体基板１上にはアクセストランジスタＡＴＲ１のゲート構造３が形成されている。また、ドライバトランジスタＤＴＲ２のソース領域と第２ソース・ドレイン領域との間の半導体基板１上には、ドライバトランジスタＤＴＲ２のゲート構造３が形成されており、第２ソース・ドレイン領域と、アクセストランジスタＡＴＲ２のドレイン領域との間の半導体基板１上には、図示しないアクセストランジスタＡＴＲ２のゲート構造３が形成されている。
【００１８】
各ゲート構造３は、ゲート絶縁膜３ａと、ゲート電極３ｂと、絶縁膜３ｄとが半導体基板１側からこの順で積層された構造を成しており、ゲート電極３ｂ及び絶縁膜３ｄの側面上にはサイドウォール３ｃが形成されている。そして、アクセストランジスタＡＴＲ１，ＡＴＲ２のゲート電極３ｂはワード線ＷＬとして機能する。
【００１９】
半導体基板１上及び素子分離絶縁膜２上には、各ゲート構造３を覆って層間絶縁膜５が形成されている。層間絶縁膜５内にはそれを貫通してコンタクトプラグ６ａ〜６ｄが形成されている。コンタクトプラグ６ａ〜６ｃはソース領域４ａ、ソース・ドレイン領域４ｂ及びドレイン領域４ｃとそれぞれ接続されている。コンタクトプラグ６ｄは、層間絶縁膜５のみならず、ドライバトランジスタＤＴＲ２のゲート構造３における絶縁膜３ｄをも貫通して、ゲート電極３ｂと接続されている。
【００２０】
なお図示していないが、層間絶縁膜５内には、その上面からドライバトランジスタＤＴＲ２のソース領域に達するコンタクトプラグや、アクセストランジスタＡＴＲ２のドレイン領域に達するコンタクトプラグなどが形成されている。また図示していないが、層間絶縁膜５内には、その上面から第２ソース・ドレイン領域に達するコンタクトプラグや、ドライバトランジスタＤＲＴ１のゲート電極３ｂに達するコンタクトプラグも形成されている。
【００２１】
層間絶縁膜５上には層間絶縁膜７が形成されており、層間絶縁膜７上にはビット線ＢＬが形成されている。ビット線ＢＬは、層間絶縁膜７内にも形成されており、層間絶縁膜７を貫通してコンタクトプラグ６ｃと接続されている。なお図示していないが、層間絶縁膜７上及び層間絶縁膜７内にはビット線ＢＬＢも形成されており、当該ビット線ＢＬＢは層間絶縁膜７を貫通して、層間絶縁膜５内に設けられた、アクセストランジスタＡＴＲ２のドレイン領域に達するコンタクトプラグと接続されている。
【００２２】
層間絶縁膜７上にはビット線ＢＬ，ＢＬＢを覆って層間絶縁膜８が形成されている。層間絶縁膜８上にはノード配線１４が形成されている。ノード配線１４は、層間絶縁膜７，８内にもそれを貫通して形成されており、その両端がコンタクトプラグ６ｂ、６ｄにそれぞれ接続されている。従って、コンタクトプラグ６ｂ，６ｄは、ノード配線１４によって電気的に接続されている。これにより、ソース・ドレイン領域４ｂと、ドライバトランジスタＤＴＲ２のゲート電極３ｂとは電気的に接続されるようになる。
【００２３】
なお図示していないが、層間絶縁膜８上と層間絶縁膜７，８内には、ノード配線１４と同様に、ドライバトランジスタＤＴＲ１のゲート電極３ｂに達する層間絶縁膜５内のコンタクトプラグと、第２ソース・ドレイン領域に達する層間絶縁膜５内のコンタクトプラグとを電気的に接続する配線（以後、「第２ノード配線」と呼ぶ）も形成されている。
【００２４】
層間絶縁膜８上には、ノード配線１４及び第２ノード配線を覆って層間絶縁膜１５が形成されている。層間絶縁膜１５上には、負荷トランジスタＬＴＲ１のドレイン領域、ソース領域及びチャネル領域として機能するポリシリコン層１６ａと、負荷トランジスタＬＴＲ２のドレイン領域、ソース領域及びチャネル領域として機能するポリシリコン層１６ｂとが形成されている。また、層間絶縁膜１５上には、プラスの電源電位が印加される電源配線１７も形成されている。
【００２５】
層間絶縁膜１５上には、ポリシリコン層１６ａ，１６ｂと電源配線１７とを覆って負荷トランジスタＬＴＲ１，ＬＴＲ２に共通のゲート絶縁膜１８が形成されており、当該ゲート絶縁膜１８上には層間絶縁膜２０が形成されている。そして、ゲート絶縁膜１８及び層間絶縁膜２０で絶縁膜３８を構成している。
【００２６】
絶縁膜３８内には、負荷トランジスタＬＴＲ２のゲート電極１９が形成されている。ゲート電極１９は、負荷トランジスタＬＴＲ２のチャネル領域として機能するポリシリコン層１６ｂの中央部の上方におけるゲート絶縁膜１８上と、負荷トランジスタＬＴＲ１のドレイン領域として機能するポリシリコン層１６ａの端部の上方におけるゲート絶縁膜１８上とに形成されている。
【００２７】
また絶縁膜３８内には、図示しない負荷トランジスタＬＴＲ１のゲート電極も形成されている。負荷トランジスタＬＴＲ１のゲート電極は、負荷トランジスタＬＴＲ１のチャネル領域として機能するポリシリコン層１６ａの中央部の上方におけるゲート絶縁膜１８上と、負荷トランジスタＬＴＲ２のドレイン領域として機能するポリシリコン層１６ｂの端部の上方におけるゲート絶縁膜１８上とに形成されている。そして、層間絶縁膜２０は、ゲート電極１９と、負荷トランジスタＬＴＲ１のゲート電極とを覆ってゲート絶縁膜１８上に形成されている。
【００２８】
このように、本実施の形態１に係る半導体装置では、ノード配線１４を覆って、層間絶縁膜１５及び絶縁膜３８から成る絶縁膜が形成されており、当該絶縁膜内に負荷トランジスタＬＴＲ２のゲート電極１９や負荷トランジスタＬＴＲ１のゲート電極が形成されている。
【００２９】
絶縁膜３８、ゲート電極１９及び層間絶縁膜１５内には、それらを貫通してノード配線１４に達するコンタクトプラグ２２が形成されており、当該コンタクトプラグ２２は、単一の導電膜から成る。従って、コンタクトプラグ２２には、複数の導電膜から形成された場合のような導電膜間の繋ぎ目は存在していない。また、コンタクトプラグ２２は、ポリシリコン層１６ｂのドレイン領域として機能する端部とも接続されている。そして、コンタクトプラグ２２は、絶縁膜３８、ゲート電極１９及び層間絶縁膜１５内に形成されたコンタクトホール２１に充填されており、当該コンタクトホール２１は、ポリシリコン層１６ａのドレイン領域として機能する端部を露出しつつ、絶縁膜３８、ゲート電極１９及び層間絶縁膜１５を貫通してノード配線１４に達している。
【００３０】
なお図示していないが、絶縁膜３８、負荷トランジスタＬＴＲ１のゲート電極及び層間絶縁膜１５内には、それらを貫通して上記第２ノード配線に達する、単一の導電膜から成るコンタクトプラグも形成されており、当該コンタクトプラグは、ポリシリコン層１６ｂのドレイン領域として機能する端部にも接続されている。また、当該コンタクトプラグは、コンタクトプラグ２２と同様に、絶縁膜３８、負荷トランジスタＬＴＲ１のゲート電極及び層間絶縁膜１５内に形成されたコンタクトホール（図示せず）に充填されており、当該コンタクトホールは、ポリシリコン層１６ｂのドレイン領域として機能する端部を露出しつつ、絶縁膜３８、ゲート電極１９及び層間絶縁膜１５を貫通して第２ノード配線に達している。
【００３１】
絶縁膜３８の層間絶縁膜２０上にはシリコン窒化膜２３が形成されており、当該シリコン窒化膜２３上には層間絶縁膜２４が形成されている。シリコン窒化膜２３及び層間絶縁膜２４内には、それらを貫通して開口部２５ａ，２５ｂが形成されている。開口部２５ａは、コンタクトプラグ２２の上面と、層間絶縁膜２０の上面の一部とを露出している。開口部２５ｂは、絶縁膜３８、負荷トランジスタＬＴＲ１のゲート電極及び層間絶縁膜１５内に形成された、第２ノード配線に達するコンタクトプラグの上面と、層間絶縁膜２０の上面の一部とを露出している。
【００３２】
開口部２５ａによって露出されたシリコン窒化膜２３及び層間絶縁膜２４の内側面上と、同じく開口部２５ａによって露出されたコンタクトプラグ２２の上面及び層間絶縁膜２０の上面上には、キャパシタＣＰ２の下部電極２６ａが形成されている。また、開口部２５ｂによって露出されたシリコン窒化膜２３及び層間絶縁膜２４の内側面上と、同じく開口部２５ｂによって露出された第２ノード配線に達するコンタクトプラグの上面及び層間絶縁膜２０の上面上には、キャパシタＣＰ１の下部電極２６ｂが形成されている。
【００３３】
下部電極２６ａ，２６ｂ上には誘電体膜２７を介して上部電極２８が形成されている。上部電極２８は誘電体膜２７を介して層間絶縁膜２４上にも部分的に形成されている。そして、層間絶縁膜２４上には誘電体膜２７及び上部電極２８を覆って層間絶縁膜３０が形成されており、当該層間絶縁膜３０によって開口部２５ａ，２５ｂは充填されている。なお、誘電体膜２７及び上部電極２８は、キャパシタＣＰ１，ＣＰ２に共通の構成要素である。
【００３４】
上述の層間絶縁膜５，７，８，１０，１５，２０，２４，３０やゲート絶縁膜１８は例えばシリコン酸化膜から形成されており、コンタクトプラグ６ａ〜６ｄ，２２、ゲート電極１９及びビット線ＢＬなどは例えばポリシリコンから形成されている。
【００３５】
以上のように、本実施の形態１に係る半導体装置では、キャパシタＣＰ２から、絶縁膜３８、ゲート電極１９及び層間絶縁膜１５を貫通してノード配線１４に達するコンタクトプラグ２２が設けられている。そのため、キャパシタＣＰ２から層間絶縁膜２０を貫通してゲート電極１９の上面に達するコンタクトプラグと、ゲート電極１９の下面からゲート絶縁膜１８及び層間絶縁膜１５を貫通してノード配線１４に達するコンタクトプラグとを備える場合よりも、キャパシタＣＰ２と、ゲート電極１９と、ノード配線１４とを互いに電気的に接続するコンタクトプラグの製造工程数を低減できる。その結果、製造工程を簡略化できる。以下、このことについて詳細に説明する。
【００３６】
本実施の形態１に係る半導体装置とは異なり、キャパシタＣＰ２からゲート電極１９の上面に達する第１コンタクトプラグと、ゲート電極１９の下面からノード配線１４に達する第２コンタクトプラグとを備える場合、第２コンタクトプラグを形成した後に、ゲート電極を形成し、その後、第１コンタクトプラグを形成するため、第１コンタクトプラグ用の導電膜を形成する工程と、第２コンタクトプラグ用の導電膜を形成する工程とが必要である。
【００３７】
一方、本実施の形態１に係る半導体装置のように、キャパシタＣＰ２からゲート電極１９を貫通してノード配線１４に達するコンタクトプラグ２２を備える場合には、ゲート電極１９を形成した後に、キャパシタＣＰ２からゲート電極１９を貫通してノード配線１４に達するコンタクトプラグ２２を形成することができるため、コンタクトプラグ２２用の導電膜を形成する工程は１回で済む。従って、製造工程を簡素化できる。
【００３８】
次に、図２に示される本実施の形態１に係る半導体装置の製造方法について説明する。以下では、本実施の形態１に係る半導体装置が有する構成要素のうち図２に示されている構成要素を中心に説明する。図３〜１０は本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず、図３に示されるように、半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、半導体基板１の上面内に、ソース領域４ａ、ソース・ドレイン領域４ｂ及びドレイン領域４ｃを形成するとともに各ゲート構造３を形成する。
【００３９】
次に、半導体基板１上および素子分離絶縁膜２上に各ゲート構造３を覆って層間絶縁膜５を形成し、層間絶縁膜５内にコンタクトプラグ６ａ〜６ｄを形成する。そして、層間絶縁膜５上とコンタクトプラグ６ａ〜６ｄの上面上とに層間絶縁膜７を形成し、層間絶縁膜７上及びその内部にビット線ＢＬを形成する。その後、層間絶縁膜７上にビット線ＢＬを覆って層間絶縁膜８を形成する。
【００４０】
次に、層間絶縁膜８上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いて例えばＣ4Ｆ8とＯ2とＡｒとの混合ガスを使用して層間絶縁膜７，８をドライエッチングする。そして、層間絶縁膜８上のレジストを除去する。これにより、図４に示されるように、層間絶縁膜７，８を貫通し、層間絶縁膜８の上面からコンタクトプラグ６ｂ，６ｄに達するコンタクトホール１４ａが形成される。
【００４１】
次に、各コンタクトホール１４ａを充填するポリシリコン膜を層間絶縁膜８上に形成する。そして、ポリシリコン膜上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いてポリシリコン膜をエッチングする。これにより、図５に示されるように、コンタクトプラグ６ｂ，６ｄ間を電気的に接続するノード配線１４が、層間絶縁膜８上と層間絶縁膜７，８内に形成される。
【００４２】
次に、図６に示されるように、層間絶縁膜８上にノード配線１４を覆って層間絶縁膜１５を形成する。次に、図７に示されるように、層間絶縁膜１５上にポリシリコン層１６ａ，１６ｂと電源配線１７とを形成し、ポリシリコン層１６ａ，１６ｂ及び電源配線１７を覆って層間絶縁膜１５上にゲート絶縁膜１８を形成する。そして、ゲート絶縁膜１８上にゲート電極１９を形成して、ゲート電極１９を覆ってゲート絶縁膜１８上に層間絶縁膜２０を形成する。
【００４３】
このようにして、ノード配線１４を覆って層間絶縁膜１５及び絶縁膜３８から成る絶縁膜が形成されるとともに、当該絶縁膜内に負荷トランジスタＬＴＲ２のゲート電極１９、ポリシリコン層１６ａ，１６ｂ及び電源配線１７が形成される。その後、絶縁膜３８の層間絶縁膜２０上に、所定の開口パターン１００ａを有するレジスト１００を形成する。
【００４４】
次に、レジスト１００をマスクにして例えばＣ4Ｆ8とＯ2とＡｒとの混合ガスを使用して層間絶縁膜２０をドライエッチングする。次に、使用するエッチングガスを例えばＣＦ4とＯ2とＡｒとの混合ガスに変更し、ゲート電極１９をドライエッチングする。そして、使用するエッチングガスをＣ4Ｆ8とＯ2とＡｒとの混合ガスに戻してゲート絶縁膜１８及び層間絶縁膜１５を順次ドライエッチングする。これにより、図８に示されるように、ポリシリコン層１６ａのドレイン領域として機能する端部を露出しつつ、絶縁膜３８、ゲート電極１９及び層間絶縁膜１５を貫通し、絶縁膜３８における層間絶縁膜２０の上面からノード配線１４に達するコンタクトホール２１が形成される。その後、レジスト１００を除去する。
【００４５】
次に、コンタクトホール２１を充填するポリシリコン膜を全面に形成する。そして、層間絶縁膜２０の上面上のポリシリコン膜をＣＭＰ法等で除去する。これにより、図９に示されるように、コンタクトホール２１を充填する、ポリシリコンかな成るコンタクトプラグ２２が形成される。
【００４６】
次に、図１０に示されるように、層間絶縁膜２０の上面上と、コンタクトプラグ２２の上面上とにシリコン窒化膜２３及び層間絶縁膜２４を順次積層する。そして、開口部２５ａ，２５ｂをシリコン窒化膜２３及び層間絶縁膜２４内に形成し、キャパシタＣＰ２の下部電極２６ａと、キャパシタＣＰ１の下部電極２６ｂとを開口部２５ａ，２５ｂ内にそれぞれ形成する。その後、誘電体膜２７及び上部電極２８を順次形成し、キャパシタＣＰ１，ＣＰ２が完成する。そして、誘電体膜２７及び上部電極２８を覆って層間絶縁膜２４上に層間絶縁膜３０を形成することにより、図２に示される半導体装置が完成する。
【００４７】
以上のように、本実施の形態１に係る半導体装置の製造方法では、層間絶縁膜１５、絶縁膜３８及びゲート電極１９を形成した後に、層間絶縁膜２０の上面からゲート電極１９を貫通してノード配線１４に達するコンタクトホール２１を形成している（図８参照）。そのため、キャパシタＣＰ２からゲート電極１９上面に達するコンタクトプラグと、ゲート電極１９下面からノード配線１４に達するコンタクトプラグと備える半導体装置を製造する場合よりも、マスク工程回数を低減できる。以下に、このことについて詳細に説明する。
【００４８】
キャパシタＣＰ２からゲート電極１９上面に達する第１コンタクトプラグと、ゲート電極１９下面からノード配線１４に達する第２コンタクトプラグと備える場合、まず、第１コンタクトプラグ用のコンタクトホールを形成するためのマスク工程が必要である。このマスク工程においては、所定の開口パターンを有するレジストがゲート絶縁膜１８上に形成される。そして、このレジストをマスクに用いてゲート絶縁膜１８及び層間絶縁膜１５がエッチングされ、第１コンタクトプラグ用のコンタクトホールが形成される。
【００４９】
その後、第１コンタクトプラグと、ゲート電極１９と、層間絶縁膜２０とが順次形成されて、第２コンタクトプラグ用のコンタクトホールを形成するためのマスク工程が実行される。このマスク工程では、所定の開口パターンを有するレジストが層間絶縁膜２０上に形成される。そして、このレジストをマスクに用いて層間絶縁膜２０がエッチングされ、第２コンタクトプラグ用のコンタクトホールが形成される。
【００５０】
このように、キャパシタＣＰ２からゲート電極１９上面に達する第１コンタクトプラグと、ゲート電極１９下面からノード配線１４に達する第２コンタクトプラグと備える場合には、所定の開口パターンを有するレジストを形成するマスク工程が２回必要となる。
【００５１】
一方、本実施の形態１に係る製造方法では、層間絶縁膜１５、絶縁膜３８及びゲート電極１９を形成した後に、層間絶縁膜２０の上面からゲート電極１９を貫通してノード配線１４に達するコンタクトホール２１を形成しているため、本例のように、レジスト１００を形成するマスク工程が１回だけで済む。従って、製造方法を簡略化できる。
【００５２】
更に、コンタクトプラグ２２用の導電膜を形成する工程も１回で済むため、製造方法を簡略化できる。
【００５３】
実施の形態２．
図１１は本発明の実施の形態２に係る半導体装置の構造を示す断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、コンタクトホール２１の形状を変化させたものである。従って、本実施の形態２では、コンタクトホール２１を充填するコンタクトプラグ２２の形状も実施の形態１から変化している。
【００５４】
図１１に示されるように、層間絶縁膜２０の上面からゲート電極１９を貫通してノード配線１４に達するコンタクトホール２１は、層間絶縁膜２０の上面からゲート電極１９の上面に達するコンタクトホール２１ａと、コンタクトホール２１ａに連通しつつ、ゲート電極１９を貫通するコンタクトホール２１ｂと、コンタクトホール２１ｂに連通しつつ、ゲート絶縁膜１８の上面からノード配線１４に達するコンタクトホール２１ｃとで構成されるコンタクトホールとして把握できる。
【００５５】
上述の実施の形態１に係るコンタクトホール２１では、コンタクトホール２１ａ〜２１ｂの穴径は同じであったが、本実施の形態２に係るコンタクトホール２１では、コンタクトホール２１ｂがゲート電極１９の上面から下面に向って細くなるテーパ状を成しており、コンタクトホール２１ｃの穴径ｄ１がコンタクトホール２１ａの穴径ｄ２よりも小さく設定されている。従って、コンタクトプラグ２２のうち、コンタクトホール２１ｃを充填する部分の径は、コンタクトホール２１ａを充填する部分の径よりも小さくなっている。その他の構造については実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００５６】
このように、本実施の形態２に係る半導体装置では、コンタクトホール２１におけるゲート電極１９からノード配線１４に達する部分であるコンタクトホール２１ｃの穴径ｄ１が、コンタクトホール２１におけるキャパシタＣＰ２からゲート電極１９に達する部分であるコンタクトホール２１ａの穴径ｄ２よりも小さく設定されているため、コンタクトプラグ２２のうち、コンタクトホール２１ｃを充填する部分の径は、コンタクトホール２１ａを充填する部分の径よりも小さくなる。従って、コンタクトホール２１の形成位置が設計値よりもずれた場合であっても、それを充填するコンタクトプラグ２２がノード配線１４を踏み外すことを抑制でき、その結果、コンタクトプラグ２２が、接続されるべきではない部分と接触することを防止できる。また、コンタクトホール２１の形成位置が設計値よりもずれた場合であっても、コンタクトプラグ２２が、接続されるべきではないポリシリコン層１６ｂと接触することを防止することができる。
【００５７】
次に、図１１に示される本実施の形態２に係る半導体装置の製造方法について説明する。以下では、本実施の形態２に係る半導体装置が有する構成要素のうち図１１に示されている構成要素を中心に説明する。図１２〜１５は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法を使用して、図７に示される構造までを形成する。次に、図１２に示されるように、レジスト１００をマスクに用いて例えばＣ4Ｆ8とＯ2とＡｒとの混合ガスを使用して層間絶縁膜２０をドライエッチングして、コンタクトホール２１ａを形成する。そして、使用するエッチングガスを例えばＣＦ4とＯ2とＡｒとの混合ガスに変更し、図１３に示されるように、ゲート電極１９をドライエッチングして、コンタクトホール２１ｂを形成する。このとき、使用する混合ガスが含む成分のうちＯ2の流量だけを減少させつつゲート電極１９をエッチングする。これにより、ゲート電極１９を貫通するコンタクトホール２１ｂが、ゲート電極１９の上面から下面に向って細くなるテーパ状となる。
【００５８】
次に、図１４に示されるように、使用するエッチングガスをＣ4Ｆ8とＯ2とＡｒとの混合ガスに戻してゲート絶縁膜１８及び層間絶縁膜１５を順次ドライエッチングする。これにより、コンタクトホール２１ｂの底で露出する部分が除去されて、コンタクトホール２１ｃが形成される。
【００５９】
次に、コンタクトホール２１を充填するポリシリコン膜を全面に形成する。そして、層間絶縁膜２０の上面上のポリシリコン膜をＣＭＰ法等で除去する。これにより、図１５に示されるように、コンタクトホール２１ａ〜２１ｃを充填する、ポリシリコンかな成るコンタクトプラグ２２が形成される。
【００６０】
次に、実施の形態１に係る製造方法と同様に、シリコン窒化膜２３及び層間絶縁膜２４を形成して、開口部２５ａ，２５ｂを形成する。そして、下部電極２６ａ，２６ｂ、誘電体膜２７、上部電極２８及び層間絶縁膜３０を順次形成する。これにより、図１１に示される半導体装置が完成する。
【００６１】
以上のように、本実施の形態２に係る半導体装置の製造方法では、コンタクトホール２１ｂがゲート電極１９の上面から下面に向って細くなるテーパ状を成している。そのため、図１３に示されるように、コンタクトホール２１ｃの形成前においては、コンタクトホール２１ｂの底で露出する部分の面積、本例ではコンタクトホール２１ｂによって露出するゲート絶縁膜１８上面の露出面積が、コンタクトホール２１ａの開口面積よりも小さくなる。従って、本実施の形態２のように、コンタクトホール２１ｂの底で露出する部分を除去して形成されるコンタクトホール２１ｃの穴径ｄ１をコンタクトホール２１ａの穴径ｄ２よりも簡単に小さくすることができる。そのため、コンタクトホール２１の形成位置が設計値よりもずれた場合であっても、それを充填するコンタクトプラグ２２がノード配線１４を踏み外すことを抑制できる。その結果、コンタクトプラグ２２が、接続されるべきではない部分と接触することを防止できる。
【００６２】
また、コンタクトホール２１の形成位置が設計値よりもずれた場合であっても、コンタクトプラグ２２が、接続されるべきではないポリシリコン層１６ｂと接触することを防止することができる。
【００６３】
なお、本実施の形態２では、図１３，１４に示されるように、レジスト１００をマスクにしてコンタクトホール２１ｂ，２１ｃを形成していたが、コンタクトホール２１ａを形成した後にレジスト１００を除去し、マスクレスでコンタクトホール２１ｂ，２１ｃを形成しても良いし、コンタクトホール２１ｂを形成した後にレジスト１００を除去し、マスクレスでコンタクトホール２１ｃを形成しても良い。
【００６４】
また、上述のようにマスクレスでコンタクトホール２１ｃを形成する場合には、層間絶縁膜２０もエッチングされるため、層間絶縁膜２０の膜厚の減少を防止するために、層間絶縁膜２０上にシリコン窒化膜やポリシリコン膜を形成しても良い。
【００６５】
実施の形態３．
図１６は本発明の実施の形態３に係る半導体装置の構造を示す断面図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置において、コンタクトホール２１の形状を変化させ、当該コンタクトホール２１の表面に部分的にサイドウォール４０を設けたものである。
【００６６】
図１６に示されるように、コンタクトホール２１ｂ，２１ｃの穴径は互いに同じであり、それらの穴径ｄ１はコンタクトホール２１ａの穴径ｄ２よりも小さく設定されている。サイドウォール４０は、コンタクトホール２１ａの表面上に形成されており、シリコン酸化膜等の絶縁膜や、ポリシリコン膜等の導電膜で形成されている。そして、コンタクトプラグ２２のうち、コンタクトホール２１ａを充填する部分は、サイドウォール４０上に形成されている。
【００６７】
また、サイドウォール４０は、層間絶縁膜２０の上面からゲート電極１９の上面に向ってその膜厚が徐々に厚くなるように形成されている。従って、コンタクトプラグ２２のうち、コンタクトホール２１ａを充填する部分は、層間絶縁膜２０の上面からゲート電極１９の上面に向って細くなるテーパ状を成している。その他の構造について実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００６８】
このように本実施の形態３に係る半導体装置では、コンタクトホール２１ａの表面にはサイドウォール４０が設けられている。そのため、コンタクトホール２１ｂ，２１ｃを形成する前に当該サイドウォール４０を形成することによって、コンタクトホール２１ａの底で露出する部分の面積、本例では、コンタクトホール２１ａによって露出されるゲート電極１９上面の露出面積が、サイドウォール４０を形成しない場合よりも小さくなる。従って、コンタクトホール２１ａの底で露出する部分を除去してコンタクトホール２１ｂ，２１ｃを形成することにより、本実施の形態３のように、コンタクトホール２１ｂ，２１ｃの穴径ｄ１をコンタクトホール２１ａの穴径ｄ２よりも簡単に小さくすることができる。その結果、コンタクトホール２１の形成位置が設計値よりもずれた場合であっても、コンタクトプラグ２２がノード配線１４を踏み外すことを抑制できるとともに、コンタクトプラグ２２が、接続されるべきではないポリシリコン層１６ｂと接触することを防止することができる。
【００６９】
また、サイドウォール４０を絶縁膜で形成した場合には、サイドウォール４０形成後に、サイドウォール４０がコンタクトホール２１ａの表面以外に残存していたとしても、それによって本来電気的に接続されるべきではない部分間がショートすることは無い。
【００７０】
一方、サイドウォール４０を導電膜で形成した場合には、絶縁膜で形成した場合よりも、キャパシタＣＰ２とゲート電極１９間のコンタクト抵抗を低減することができる。
【００７１】
次に、図１６に示される本実施の形態３に係る半導体装置の製造方法について説明する。以下では、本実施の形態３に係る半導体装置が有する構成要素のうち図１６に示されている構成要素を中心に説明する。図１７〜２１は本実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法を使用して、図７の構造においてレジスト１００が形成される前までの構造を形成する。次に、図１７に示されるように、層間絶縁膜２０上にシリコン窒化膜４５を形成して、シリコン窒化膜４５上に所定の開口パターン１００ａを有するレジスト１００を形成する。そして、図１８に示されるように、レジスト１００をマスクに用いてシリコン窒化膜４５及び層間絶縁膜２０を順次ドライエッチングして、層間絶縁膜２０内にコンタクトホール２１ａを形成する。そして、レジスト１００を除去する。
【００７２】
次に、全面にシリコン酸化膜、あるいはポリシリコン膜を形成して、層間絶縁膜２０の膜厚方向にエッチングレートの高い異方性ドライエッチング法を用いて当該シリコン酸化膜、あるは当該ポリシリコン膜をエッチングする。これにより、図１９に示されるように、コンタクトホール２１ａの表面には、シリコン酸化膜あるいはポリシリコン膜から成るサイドウォール４０が形成される。
【００７３】
次に、図２０に示されるように、シリコン窒化膜４５をマスクにして例えばＣＦ4とＯ2とＡｒとの混合ガスを用いてゲート電極１９をドライエッチングして、コンタクトホール２１ｂを形成する。そして、使用するエッチングガスをＣ4Ｆ8とＯ2とＡｒとの混合ガスに変更してゲート絶縁膜１８及び層間絶縁膜１５を順次ドライエッチングし、コンタクトホール２１ｃを形成する。その後、シリコン窒化膜４５を除去する。
【００７４】
次に、コンタクトホール２１ａ〜２１ｃを充填するポリシリコン膜を全面に形成し、ＣＭＰ法等を用いて層間絶縁膜２０の上面上のポリシリコン膜を除去する。これにより、図２１に示されるように、コンタクトホール２１ａ〜２１ｃを充填する、ポリシリコンから成るコンタクトプラグ２２が形成される。
【００７５】
次に、実施の形態１に係る製造方法と同様に、シリコン窒化膜２３及び層間絶縁膜２４を形成して、開口部２５ａ，２５ｂを形成する。そして、下部電極２６ａ，２６ｂ、誘電体膜２７、上部電極２８及び層間絶縁膜３０を順次形成する。これにより、図１６に示される半導体装置が完成する。
【００７６】
以上のように、本実施の形態３に係る半導体装置の製造方法では、図１９に示されるように、コンタクトホール２１ｂ，２１ｃの形成前に、コンタクトホール２１ａの表面上にサイドウォール４０を形成している。そのため、サイドウォール４０を形成しない場合よりも、コンタクトホール２１ａの底で露出する部分、本例ではコンタクトホール２１ａによって露出されたゲート電極１９上面の露出面積が小さくなる。従って、本例のように、コンタクトホール２１ａの底で露出する部分を除去することによってコンタクトホール２１ｂ，２１ｃを形成することにより、当該コンタクトホール２１ｂ，２１ｃの穴径ｄ１をコンタクトホール２１ａの穴径ｄ２よりも簡単に小さくすることができる。その結果、コンタクトホール２１の形成位置が設計値よりもずれた場合であっても、コンタクトプラグ２２がノード配線１４を踏み外すことを抑制できるとともに、コンタクトプラグ２２が、接続されるべきではないポリシリコン層１６ｂと接触することを防止することができる。
【００７７】
また、サイドウォール４０をシリコン酸化膜等の絶縁膜で形成する場合には、サイドウォール４０形成後に、シリコン窒化膜４５上に当該絶縁膜が残存していたとしても、本来電気的に接続されるべきではない部分間がそれによってショートすることは無い。
【００７８】
一方、サイドウォール４０をポリシリコン膜等の導電膜で形成する場合には、絶縁膜で形成する場合よりも、キャパシタＣＰ２とゲート電極１９間のコンタクト抵抗を低減することができる。
【００７９】
なお、上述の例では、コンタクトホール２１ａの表面だけにサイドウォール４０を形成していたが、コンタクトホール２１ｂの表面にもサイドウォール４０を形成しても良い。図２２は、この場合の実施の形態３に係る半導体装置の構造を示す断面図である。図２２に示されるように、コンタクトホール２１ａ，２１ｂの穴径は互いに同じ値に設定されており、コンタクトホール２１ｃの穴径ｄ１は、コンタクトホール２１ａ，２１ｂの穴径ｄ２よりも小さく設定されている。そして、サイドウォール４０は、コンタクトホール２１ａの表面上だけではなく、コンタクトホール２１ｂの表面上にも形成されている。従って、コンタクトプラグ２２のうち、コンタクトホール２１ａ，２１ｂを充填する部分は、サイドウォール４０上に形成されている。
【００８０】
またサイドウォール４０は、層間絶縁膜２０の上面からゲート絶縁膜１８の上面に向ってその膜厚が徐々に厚くなるように形成されている。従って、コンタクトプラグ２２のうち、コンタクトホール２１ａ，２１ｂを充填する部分は、層間絶縁膜２０の上面からゲート絶縁膜１８の上面に向って細くなるテーパ状を成している。その他の構造は図１６に示される構造と同じである。
【００８１】
このように、コンタクトホール２１ｃの穴径ｄ１が、コンタクトホール２１ａ，２１ｂの穴径ｄ２よりも小さく設定されており、サイドウォール４０が、コンタクトホール２１ａ，２１ｂの表面上に形成されている場合であっても、同様の効果を得ることができる。
【００８２】
次に、図２２に示される半導体装置の製造方法について説明する。図２３〜２６は図２２の半導体装置の製造方法を工程順に示す断面図である。まず、上述のようにして、図１８に示される構造までを製造する。次に、図２３に示されるように、例えばＣＦ4とＯ2とＡｒとの混合ガスを用いてゲート電極１９をドライエッチングして、コンタクトホール２１ｂを形成する。そして、レジスト１００を除去する。
【００８３】
次に、全面にシリコン酸化膜、あるいはポリシリコン膜を形成して、層間絶縁膜２０の膜厚方向にエッチングレートの高い異方性ドライエッチング法を用いて当該シリコン酸化膜、あるは当該ポリシリコン膜をエッチングする。これにより、図２４に示されるように、コンタクトホール２１ａ，２１ｂの表面には、シリコン酸化膜あるいはポリシリコン膜から成るサイドウォール４０が形成される。
【００８４】
次に、図２５に示されるように、シリコン窒化膜４５をマスクにして例えばＣ4Ｆ8とＯ2とＡｒとの混合ガスを用いてゲート絶縁膜１８及び層間絶縁膜１５を順次ドライエッチングし、コンタクトホール２１ｃを形成する。その後、シリコン窒化膜４５を除去する。
【００８５】
次に、コンタクトホール２１ａ〜２１ｃを充填するポリシリコン膜を全面に形成し、ＣＭＰ法等を用いて層間絶縁膜２０の上面上のポリシリコン膜を除去する。これにより、図２６に示されるように、コンタクトホール２１ａ〜２１ｃを充填する、ポリシリコンから成るコンタクトプラグ２２が形成される。
【００８６】
次に、実施の形態１に係る製造方法と同様に、シリコン窒化膜２３及び層間絶縁膜２４を形成して、開口部２５ａ，２５ｂを形成する。そして、下部電極２６ａ，２６ｂ、誘電体膜２７、上部電極２８及び層間絶縁膜３０を順次形成する。これにより、図２２に示される半導体装置が完成する。
【００８７】
このように、コンタクトホール２１ｃの形成前に、コンタクトホール２１ａ，２１ｂの表面上にサイドウォール４０を形成する場合であっても、同様の効果を得ることができる。
【００８８】
なお本実施の形態２では、シリコン窒化膜４５をマスクに用いていたが、当該シリコン窒化膜４５を形成せずに、マスクレスでコンタクトホール２１ｂ，２１ｃを形成しても良い。この場合には、層間絶縁膜２０がエッチングされてその膜厚が減少するため、その減少分を見越して予め層間絶縁膜２０の膜厚を厚く設定しておく方が望ましい。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態１に係る半導体装置の構成を示す回路図である。
【図２】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の変形例の構造を示す断面図である。
【図２３】本発明の実施の形態３に係る半導体装置の変形例の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態３に係る半導体装置の変形例の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の変形例の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態３に係る半導体装置の変形例の製造方法を工程順に示す断面図である。
【符号の説明】
【００９０】
１４  ノード配線、１５  層間絶縁膜、２１，２１ａ〜２１ｃ  コンタクトホール、２２  コンタクトプラグ、３８  絶縁膜、４０  サイドウォール、ＣＰ１，ＣＰ２  キャパシタ、ｄ１，ｄ２  穴径、ＬＴＲ１，ＬＴＲ２  負荷トランジスタ。
【図１】
2005347466.tif 000003
【図２】
2005347466.tif 000004
【図３】
2005347466.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2005347466.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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