(57)【要約】      （修正有）【課題】転送データの変化率に応じた消費電力に制御することが可態なＦＩＦＯメモリ制御装置及び方法を実現する。【解決手段】  ライトアドレスカウンタ５は、書き込み制御信号ＷＲ＿ＥＮが指示する区間でインクリメント動作を行い、２ポートＲＡＭ１のライトアドレスの生成を行う。但し、入力データに変化が無い場合は書き込みクロックが停止され、２ポートＲＡＭ１への書き込みは行わない。変化点テーブル２は、ライトアドレスカウンタ５が示すテーブルアドレスに順次変化点情報を保存し、実際に書き込み行われたかを調べることが可能なテーブルを構築する。リードアドレスカウンタ７はＲＤ＿ＥＮが読み出しを指示する区間でインクリメント動作を行い、２ポートＲＡＭ１のリードアドレス生成を行う。但し、入力データが書き込まれなかったアドレスに対しては読み出しクロックが停止され、読み出しは行わない。【選択図】図１
2005141696.tif 000002
【特許請求の範囲】
【請求項１】
外部からの書き込み要求信号に応じて入力データを複数ポートを有する書き込み可能なメモリに順次格納し、読み出し要求信号に応じて前記複数ポートを有する書き込み可能なメモリに格納された順序で読み出すＦＩＦＯメモリにおいて、
前記入力データの変化点を検出し変化点情報を生成する変化点検出手段と、前記変化点検出手段より与えられる前記変化点情報を基に前記複数ポートを有する書き込み可能なメモリの書き込みクロック供給／停止制御を行う書き込みクロック制御手段と、前記変化点情報を記憶する変化点情報記憶手段と、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える書き込みアドレスを、前記書き込み要求信号が入力されている間、順次インクリメントして出力する書き込みアドレス生成手段と、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える読み出しアドレスを、前記読み出し要求信号が入力されている間、順次インクリメントして出力する読み出しアドレス生成手段と、前記変化点情報記憶手段から出力された変化点情報を元に前記複数ポートを有する書き込み可能なメモリの読み出しクロックの供給／停止制御を行う読み出しクロック制御手段と、前記書き込み要求信号及び前記読み出し要求信号に基づいて前記複数ポートを有する書き込み可能なメモリの格納データ量を監視するデータ量監視手段とにより構成されることを特徴とするＦＩＦＯメモリ制御装置。
【請求項２】
前記書き込み要求信号が書き込み要求を示し、かつ前記入力データが変化した場合にのみ、変化後に到来する新たな入力データを、前記複数ポートを有する書き込み可能なメモリの前記書き込みアドレス生成手段が示すアドレスに対して書き込み、前記読み出し要求信号が読み出し要求を示し、かつ前記入力データが書き込まれたか否かを前記読み出しアドレス生成手段が示すアドレス毎に前記変化点記憶手段を参照・確認し、書き込みが行われたアドレスに対してのみ該複数ポートを有する書き込み可能なメモリからデータを読み出すことを特徴とする、請求項１記載のＦＩＦＯメモリ制御回路。
【請求項３】
前記複数ポートを有する書き込み可能なメモリに対して、書き込みが行われない場合は前記書き込みクロック制御手段が書き込みクロックを停止し、読み出しが行われない場合は前記読み出しクロック制御手段が読み出しクロックを停止することを特徴とする、請求項１あるいは２に記載のＦＩＦＯメモリ制御装置。
【請求項４】
外部からの書き込み要求信号に応じて入力データを複数ポートを有する書き込み可能なメモリに順次格納し、読み出し要求信号に応じて前記複数ポートを有する書き込み可能なメモリに格納された順序で読み出すＦＩＦＯメモリにおいて、
前記入力データの変化点を検出し変化点情報を生成するステップと、前記変化点検出手段より与えられる前記変化点情報を基に前記複数ポートを有する書き込み可能なメモリの書き込みクロック供給／停止制御を行うステップと、前記変化点情報を記憶するステップと、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える書き込みアドレスを、前記書き込み要求信号が入力されている間、順次インクリメントして出力するステップと、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える読み出しアドレスを、前記読み出し要求信号が入力されている間、順次インクリメントして出力するステップと、前記変化点情報記憶手段から出力された変化点情報を元に前記複数ポートを有する書き込み可能なメモリの読み出しクロックの供給／停止制御を行うステップと、前記書き込み要求信号及び前記読み出し要求信号に基づいて前記複数ポートを有する書き込み可能なメモリの格納データ量を監視するステップによりなることを特徴とするＦＩＦＯメモリ制御方法。
【請求項５】
前記書き込み要求信号が書き込み要求を示し、かつ前記入力データが変化した場合にのみ、変化後に到来する新たな入力データを、前記複数ポートを有する書き込み可能なメモリの前記書き込みアドレス生成手段が示すアドレスに対して書き込むステップと、前記読み出し要求信号が読み出し要求を示し、かつ前記入力データが書き込まれたか否かを前記読み出しアドレス生成手段が示すアドレス毎に前記変化点記憶手段を参照・確認し、書き込みが行われたアドレスに対してのみ該複数ポートを有する書き込み可能なメモリからデータを読み出すステップを備えたことを特徴とする、請求項４記載のＦＩＦＯメモリ制御方法。
【請求項６】
前記複数ポートを有する書き込み可能なメモリに対して、書き込みが行われない場合は前記書き込みクロック制御手段が書き込みクロックを停止し、読み出しが行われない場合は前記読み出しクロック制御手段が読み出しクロックを停止するステップを備えたことを特徴とする、請求項４あるいは５に記載のＦＩＦＯメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にデジタルデータの処理を行うシステムにおいて、サブシステム間のデータ転送に使用されるＦＩＦＯメモリ制御装置及び方法に関する。
【背景技術】
【０００２】
デジタルデータの処理を行うシステムにおいて、一般にサブシステム間のデータ転送はＦＩＦＯメモリを介して行われる。特に同一データの連続転送が存在する場合に消費電力の低減を図る方法として、特開２００３−３６１４５公報「ＦＩＦＯメモリのデータ転送制御装置」に記載された技術が開示されている。以下図面を参照し、この技術について簡潔に説明する。
【０００３】
図９において、２３はリードコントロール部であり、２４はライトコントロール部、２５はＦＩＦＯメモリ、２６はＦＩＦＯメモリ内の分割された各エリアを示し、２７はエリア内のデータ一致を検出する検出部、２９はエリアレジスタ、矢印はデータ及び制御信号の流れを示している。図に示すように、データ書き込み時にエリア毎にデータがすべて一致するか否かについて判定を行う。その情報はエリアレジスタ内に格納しておき、データの読み出し時に対象エリアのデータが全て同じ場合には、読み出しを行うアドレスをエリアの先頭アドレスのみとすることにより、ＦＩＦＯメモリ読み出しに要する消費電力の削減が図られることとなる。
【０００４】
【特許文献１】特開２００３−３６１４５公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、この先行技術公報により開示されたＦＩＦＯメモリの制御装置には、以下に掲げるような問題点が存在する。
【０００６】
第一に、転送データの変化率に応じて柔軟に消費電力を抑えることができない。この原因は、エリア単位に連続データの検出並びに読み出し停止制御を行っているため、同一データがエリアのワード数以上連続しないと消費電力が削減できないことに起因する（例えば、エリアサイズを２５６ワードとした場合、転送データのエリア内変化率が０／２５６の場合では読み出しアクセスは１回のみでよいが、変化率１／２５６〜２５６／２５６の場合ではエリア内全アドレスへの読み出しアクセスが発生してしまうため消費電力が削減できない）。
【０００７】
第二の問題点は、仮にエリアワード数以上の同一データを転送し続ける場合でも、ＦＩＦＯメモリにおいて余分な電力を消費してしまうことである。これは、読み出し制御では連続データの検出と読み出し停止制御の間に相関があるが、書き込み制御ではデータの連続性に関係なく書き込みが行われていることに起因している。
【０００８】
本発明の目的は、転送データの変化率に応じた消費電力を抑制することが可能なＦＩＦＯメモリ制御装置及び方法を実現することにある。
【課題を解決するための手段】
【０００９】
以上の課題を鑑み、本発明のＦＩＦＯメモリ制御装置は、外部からの書き込み要求信号に応じて入力データを複数ポートを有する書き込み可能なメモリに順次格納し、読み出し要求信号に応じて前記複数ポートを有する書き込み可能なメモリに格納された順序で読み出すＦＩＦＯメモリにおいて、前記入力データの変化点を検出し変化点情報を生成する変化点検出手段と、前記変化点検出手段より与えられる前記変化点情報を基に前記複数ポートを有する書き込み可能なメモリの書き込みクロック供給／停止制御を行う書き込みクロック制御手段と、前記変化点情報を記憶する変化点情報記憶手段と、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える書き込みアドレスを、前記書き込み要求信号が入力されている間、順次インクリメントして出力する書き込みアドレス生成手段と、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える読み出しアドレスを、前記読み出し要求信号が入力されている間、順次インクリメントして出力する読み出しアドレス生成手段と、前記変化点情報記憶手段から出力された変化点情報を元に前記複数ポートを有する書き込み可能なメモリの読み出しクロックの供給／停止制御を行う読み出しクロック制御手段と、前記書き込み要求信号及び前記読み出し要求信号に基づいて前記複数ポートを有する書き込み可能なメモリの格納データ量を監視するデータ量監視手段とにより構成されることを特徴としている。
【００１０】
また、本発明のＦＩＦＯメモリ制御装置の第二構成例としては、上述した２つの構成例の各々に加えてさらに、前記書き込み要求信号が書き込み要求を示し、かつ前記入力データが変化した場合にのみ、変化後に到来する新たな入力データを、前記複数ポートを有する書き込み可能なメモリの前記書き込みアドレス生成手段が示すアドレスに対して書き込みを行い、前記読み出し要求信号が読み出し要求を示し、かつ前記入力データが書き込まれたか否かを前記読み出しアドレス生成手段が示すアドレス毎に前記変化点記憶手段を参照・確認し、書き込みが行われたアドレスに対してのみ該複数ポートを有する書き込み可能なメモリからデータを読み出すことを特徴としている。
【００１１】
また、本発明のＦＩＦＯメモリ制御装置の第三構成例としては、前記複数ポートを有する書き込み可能なメモリに対して、書き込みが行われない場合は前記書き込みクロック制御手段が書き込みクロックを停止し、読み出しが行われない場合は前記読み出しクロック制御手段が読み出しクロックを停止することを特徴としている。
【００１２】
また、本発明のＦＩＦＯメモリ制御方法は、外部からの書き込み要求信号に応じて入力データを複数ポートを有する書き込み可能なメモリに順次格納し、読み出し要求信号に応じて前記複数ポートを有する書き込み可能なメモリに格納された順序で読み出すＦＩＦＯメモリにおいて、前記入力データの変化点を検出し変化点情報を生成するステップと、前記変化点検出手段より与えられる前記変化点情報を基に前記複数ポートを有する書き込み可能なメモリの書き込みクロック供給／停止制御を行うステップと、前記変化点情報を記憶するステップと、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える書き込みアドレスを、前記書き込み要求信号が入力されている間、順次インクリメントして出力するステップと、前記複数ポートを有する書き込み可能なメモリ及び前記変化点情報記憶手段に与える読み出しアドレスを、前記読み出し要求信号が入力されている間、順次インクリメントして出力するステップと、前記変化点情報記憶手段から出力された変化点情報を元に前記複数ポートを有する書き込み可能なメモリの読み出しクロックの供給／停止制御を行うステップと、前記書き込み要求信号及び前記読み出し要求信号に基づいて前記複数ポートを有する書き込み可能なメモリの格納データ量を監視するステップによりなることを特徴とするＦＩＦＯメモリ制御方法。
【００１３】
また、本発明のＦＩＦＯメモリ制御方法の別の例としては、上述の方法に加え、前記書き込み要求信号が書き込み要求を示し、かつ前記入力データが変化した場合にのみ、変化後に到来する新たな入力データを、前記複数ポートを有する書き込み可能なメモリの前記書き込みアドレス生成手段が示すアドレスに対して書き込むステップと、前記読み出し要求信号が読み出し要求を示し、かつ前記入力データが書き込まれたか否かを前記読み出しアドレス生成手段が示すアドレス毎に前記変化点記憶手段を参照・確認し、書き込みが行われたアドレスに対してのみ該複数ポートを有する書き込み可能なメモリからデータを読み出すステップを備えたことを特徴としている。
【００１４】
さらに、本発明のＦＩＦＯメモリ制御方法の第三例としては、上述の各方法に加え、前記複数ポートを有する書き込み可能なメモリに対して、書き込みが行われない場合は前記書き込みクロック制御手段が書き込みクロックを停止し、読み出しが行われない場合は前記読み出しクロック制御手段が読み出しクロックを停止するステップを備えたことを特徴としている。
【発明の効果】
【００１５】
本発明のＦＩＦＯメモリ制御装置及び方法においては、入力データに変化がある場合のみ２ポートＲＡＭへのアクセスを行い、入力データに変化が無い場合には２ポートＲＡＭへのアクセスを行わないため（その際書き込みクロック、読み出しクロックの供給を停止する）、転送データの変化率が低くなればなるほど２ポートＲＡＭへのアクセス回数が低減し、ＦＩＦＯメモリの消費電力の大部分を占める２ポートＲＡＭの消費電力を抑制する効果を奏する。
【発明を実施するための最良の形態】
【００１６】
本発明のＦＩＦＯメモリ制御装置の一実施形態につき、図１を参照して詳細に説明する。このＦＩＦＯメモリは、データを格納するための２ポートＲＡＭ１と、２ポートＲＡＭ１に対する書き込みクロックを制御する書き込みクロック制御回路６と、２ポートＲＡＭ１の読み出しクロックを制御する読み出しクロック制御回路８と、２ポートＲＡＭ１に入力されるデータの変化点を検出する入力データ変化点検出回路４と、２ポートＲＡＭ１に格納される入力データの変化点情報を保存するための変化点情報テーブル２と、２ポートＲＡＭの１の書き込みアドレス並びに変化点情報テーブル２の書き込みアドレスを生成するライトアドレスカウンタ５と、２ポートＲＡＭ１の読み出しアドレス並びに変化点情報テーブル２の読み出しアドレスを生成するリードアドレスカウンタ７と、外部アクセス調停用信号（ＦＵＬＬ，ＥＭＰＴＹ）を生成するＦＵＬＬ／ＥＭＰＴＹ判定回路３とにより構成されている。
【００１７】
外部からの書き込み制御信号ＷＲ＿ＥＮが、入力データ変化点検出回路４のＥＮ入力と、ライトアドレスカウンタ５のＥＮ入力と、変化点情報テーブル２のＷＥＮ入力と、ＦＵＬＬ／ＥＭＰＴＹ判定回路３のＷＲ＿ＥＮ入力にそれぞれ入力される。また、外部からの読み出し制御信号ＲＤ＿ＥＮは、リードアドレスカウンタ７のＥＮ入力と、変化点情報テーブル２のＲＥＮ入力と、ＦＵＬＬ／ＥＭＰＴＹ判定回路３のＲＤ＿ＥＮ入力にそれぞれ入力される。
【００１８】
入力データ変化点検出回路４によって得られる変化点情報は、書き込みクロック制御回路６において２ポートＲＡＭ１の書き込みクロックの供給／停止制御に使用されるとともに、変化点情報テーブル２に順次保存される。また、保存された変化点情報は読み出し側において順次参照され、２ポートＲＡＭ１の読み出しクロック供給／停止制御に使用される。２ポートＲＡＭ１を除く全ての回路は、外部から入力されるクロック信号ＣＬＫを使用して各回路の処理を行う。
【００１９】
続いて、本発明の第一実施形態の動作について、図面を参照して詳細に説明を行う。
【００２０】
書き込み側の処理において、ライトアドレスカウンタ５は、外部書き込み制御信号ＷＲ＿ＥＮが書き込みを指示する区間（入力データ「有り」を示す区間）でインクリメント動作を行い、２ポートＲＡＭ１のライトアドレスの生成を行う。但し、実際に書き込みが行われるアドレスは、入力データ変化点検出回路４と書き込みクロック制御回路６により、入力データに変化のあった場合のみに限定される。変化が無い場合は書き込みクロックが停止され、２ポートＲＡＭ１への書き込みは行われない。
【００２１】
また変化点情報テーブル２は、ライトアドレスカウンタ５が示すテーブルアドレスに順次変化点情報を保存し、２ポートＲＡＭ１のアドレス毎に実際に書き込みが行われたかどうかを調べることが可能なテーブルを構築する。
【００２２】
読み出し側処理において、リードアドレスカウンタ７は外部読み出し制御信号ＲＤ＿ＥＮが読み出しを指示する区間でインクリメント動作を行い、２ポートＲＡＭ１のリードアドレス生成を行う。なお、読み出し側処理においても変化点情報テーブル２が参照され、入力データが書き込まれなかったアドレスに対しては読み出しクロック制御回路８により読み出しクロックが停止されることとなり、読み出しは行われない。
【００２３】
続いて本発明の第二実施形態について、図２を参照して説明を行う。
第一実施形態においては、外部より入力されるクロック信号は１本（ＣＬＫ）のみであったが、この第二実施形態では、ＦＩＦＯメモリに対して書き込み要求を行うシステムと読み出し要求を行うシステムのクロックが異なる場合に対応するため、２本の外部クロック入力信号（ＷＲ＿ＣＬＫ，ＲＤ＿ＣＬＫ）を有する。ＷＲ＿ＣＬＫ信号は書き込み側の各処理で使用するクロック信号であり、入力データ変化点検出回路４、ライトアドレスカウンタ５、変化点情報テーブル２の各ＣＬＫ入力、書き込みクロック制御回路６のＣＬＫＩＮ入力、及びＦＵＬＬ／ＥＭＰＴＹ判定回路３のＲＤ＿ＣＬＫ入力にそれぞれ接続される。これらＷＲ＿ＣＬＫ信号、ＲＤ＿ＣＬＫ信号が入力される各々の回路は、基準となるクロック信号が異なるのみで処理自体は第一実施形態と同様の処理が行われる。
【００２４】
次に図３を参照し、第一実施形態のより具体的な実施例として、最大データ格納容量を８ビット、２５６ワードとした場合につき説明する。  
外部より入力されるデータ信号ＤＩＮは、８つのディジタルフリップフロップ（ＤＦＦ）９−１〜９−８を介して、２ポートＲＡＭ１（８ビット、２５６ワード）の書き込みデータ入力ＤＩＮに入力されるとともに、入力データ変化点検出回路４にも入力される。入力データ変化点検出回路４は、保持機能付きＤＦＦ４０１−１〜４０１−８と比較回路４０２と論理積（ＡＮＤ）回路４０３によって構成され、保持機能付きＤＦＦ４０１−１〜４０１−８のＤ入力、並びに比較回路４０２の第１の入力Ａには外部入力データ信号ＤＩＮが接続され、比較回路４０２の第２の入力Ｂには保持機能付きＤＦＦ４０１−１〜４０１−８のＱ出力が接続される。
【００２５】
比較回路４０２の比較結果信号Ｓ２はＡＮＤ回路４０３の第１の入力に接続される。入力データ変化点検出回路４によって生成されるデータ変化点検出結果信号Ｓ３は、書き込みクロック制御回路６のＥＮ入力とリタイミングＤＦＦ１１を介して変化点情報テーブル２のＷＦＬＧ入力に接続される。外部入力の書き込み制御信号ＷＲ＿ＥＮは、入力データ変化検出回路４の保持機能付きＤＦＦ４０１−１〜４０１−８のＥＮ入力とＡＮＤ回路４０３の第２の入力に接続されるとともに、リタイミングＤＦＦ１０に接続される。またリタイミングＤＦＦ１０によってリタイミングされたＷＲ＿ＥＮ信号Ｓ４は、ライトアドレスカウンタ５のＥＮ入力と変化点情報テーブル２のＷＥＮ入力とＦＵＬＬ／ＥＭＰＴＹ判定回路３のＵＰ入力に接続される。ライトアドレスカウンタ５のカウント出力Ｑは、２ポートＲＡＭ１と変化点情報テーブル２のＷＡＤＤ入力にそれぞれ接続される。
【００２６】
外部入力の読み出し制御信号ＲＤ＿ＥＮは、リードアドレスカウンタ７のＥＮ入力と変化点情報テーブル２のＲＥＮ入力とリタイミングＤＦＦ１２にそれぞれ接続される。ＤＦＦ１２によってリタイミングされたＲＤ＿ＥＮ信号Ｓ５は、ＦＵＬＬ／ＥＭＰＴＹ判定回路３のＤＯＷＮ入力に接続される。またリードアドレスカウンタ７のカウント出力Ｑは変化点情報テーブル２のＲＡＤＤに接続されるとともに、リタイミングＤＦＦ１３−１〜１３−８を介して２ポートＲＡＭ１のＲＡＤＤ入力に接続される。変化点情報テーブル２より読み出された変化点情報信号Ｓ６は、読み出しクロック制御回路８のＥＮ入力に接続される。２ポートＲＡＭ１のＷＣＬＫ入力とＲＣＬＫ入力には、それぞれ書き込みクロック制御回路６のＣＬＫＯＵＴ出力と読み出しクロック制御回路８のＣＬＫＯＵＴ出力が接続される。また２ポートＲＡＭ１のＤＯＵＴ出力は、外部出力端子ＤＯＵＴに接続される。ＦＵＬＬ／ＥＭＰＴＹ判定回路３は、アップダウンカウンタ３−１、デコーダ３−２及びＮＯＲ回路３−３から構成され、アップダウンカウンタ３−１のＵＰ入力にはＤＦＦ１０によってリタイミングされたＷＲ＿ＥＮ信号Ｓ３が、ＤＯＷＮ入力にはＤＦＦ１２によってリタイミングされたＲＤ＿ＥＮ信号Ｓ５がそれぞれ接続される。アップダウンカウンタ３−１のカウント出力Ｑはデコーダ３−２の入力に接続される。デコーダ３−２のデコード結果（ＥＭＰＴＹ，ＦＵＬＬ信号）は、外部に出力されるとともに、ＮＯＲ３−３を介してアップダウンカウンタ３−１のＥＮ入力に接続される。
【００２７】
図４は、図３の書き込みクロック制御回路６と読み出しクロック制御回路８の具体的構成を示す回路図である。両クロック制御回路はＤＦＦ６０１とインバータ６０２と論理和（ＯＲ）回路６０３とにより構成され、入力ＥＮが論理値１の場合は入力ＣＬＫＩＮに入力されるクロックがＣＬＫＯＵＴに出力され、入力ＥＮが論理値「０」の場合は論理値「１」がＣＬＫＯＵＴに出力される。従って図３における２ポートＲＡＭ１の書き込みクロックと読み出しクロックには、それぞれデータ変化点検出回路Ｓ３と変化点テーブル参照結果Ｓ６とが論理値「１」の場合のみクロックが供給される。
【００２８】
図５は、図３の変化点検出回路４で使用される比較回路４０２の具体的構成を示す回路図である。比較回路４０２は排他的論理和（ＥＸＯＲ）４０２−１〜４０２−８と８入力論理和（ＯＲ）回路４０２−９から構成される。そして出力Ｙには、入力ＡとＢのデータ値が不一致の場合に論理値「１」が、一致の場合に論理値「０」が出力される。従って図３におけるデータ変化点検出情報Ｓ３は、入力データ信号ＤＩＮに変化が現れた場合は論理値「１」が、変化が無い場合は論理値「０」がそれぞれ出力される。
【００２９】
図６は、図３における変化点情報テーブル２の具体的構成を示す回路図である。変化点情報テーブル２はデコーダ２０１と、ＡＮＤ回路２０２−１〜２０２−２５６と、保持機能付きＤＦＦ２０３−１〜２０３−２５６のＤ入力にＷＦＬＧ信号が接続され、保持機能付きＤＦＦ２０３−１〜２０３−２５６のＥＮ入力には、ＡＮＤ回路２０２−１〜２０２−２５６を介してＷＡＤＤ信号のデコード結果が接続される。また、ＡＮＤ回路２０２−１〜２０２−２５６の各ＷＥＮ入力が論理値１の場合において、保持機能付きＤＦＦ２０３−１〜２０３−２５６の中からＷＡＤＤ信号の値と１対１に対応するＤＦＦが選択され、ＷＦＬＧ信号より入力される変化点情報が格納される。また、保持機能付きＤＦＦ２０３−１〜２０３−２５６のＱ出力は、セレクタ２０４とＡＮＤ回路２０５を介してＲＦＬＧ信号として出力される。これによりＲＥＮ信号が論理値「１」の場合において、ＲＡＤＤ信号の値と１対１に対応するＤＦＦが選択され、変化点情報の読み出しが行われる。
【００３０】
続いて、本実施例の動作について、図７及び図８のタイミングチャートを参照して説明する。
【００３１】
時刻０において、リセット信号（論理値「０」）が入力端子ＲＳＴを介して入力されると、ライトアドレスカウンタ５、リードアドレスカウンタ７、アップダウンカウンタ３−１の各カウント値と変化点情報テーブル２の各ＤＦＦの値は全て「０」に初期化される。
【００３２】
書き込み側の処理において、時刻２〜９の間に入力端子ＤＩＮに対しタイムチャートに示すような変化点を持つデータＤ１〜Ｄ８と書き込み要求（ＷＲ＿ＥＮ＝論理値「１」）が８ワード分入力されると、入力データ変化点検出回路４によって生成される変化点検出結果信号Ｓ３は、時刻２〜３、７〜９で論理値「１」（入力データに「変化あり」）となる。ライトアドレスカウンタ５は、リタイミングされたＷＲ＿ＥＮ信号が論理値「１」をとる間（８クロックサイクルの間）カウントアップを行い、２ポートＲＡＭ１と変化点情報テーブル２の書き込みアドレス信号を生成する。
【００３３】
書き込みクロック制御回路６は、データ変化点検出結果信号Ｓ３をもとに時刻３〜４、８〜１０でのみ２ポートＲＡＭ１への書き込みクロックの供給を行う。従って２ポートＲＡＭに格納されるデータは、Ｄ１〜Ｄ２とＤ６〜Ｄ８（２ポートＲＡＭ１：ＤＩＮ波形の↓印箇所のデータ）のみとなる。また、その時の書き込みアドレスは０〜１と５〜７である。変化点情報テーブル２には、時刻３〜４、８〜１０において２ポートＲＡＭ１に対して書き込み行われたアドレスと同一のテーブルアドレスに対して変化点有り（格納データ有り）を示す論理値「１」が書き込まれる。時刻５〜７では変化点無し（格納データ無し）を示す論理値「０」が書き込まれる。
【００３４】
一方、読み出し側処理において、読み出し要求（ＲＤ＿ＥＮ＝論理値「１」）が８ワード分（時刻５〜１２）入力されると、リードアドレスカウンタ７はＲＤ＿ＥＮ信号が論理値「１」の間（８クロックサイクルの間）にカウントアップを行い、変化点情報テーブル２と２ポートＲＡＭ１の読み出しアドレス信号を生成する。読み出しクロック制御回路８は、変化点情報テーブル２より参照される２ポートＲＡＭ１のアドレス毎のデータ格納情報（論理値「１」の場合、格納データ有り）をもとに、時刻６〜７、１１〜１３でのみ読み出しクロックを２ポートＲＡＭ１に供給する。従って、２ポートＲＡＭ１から読み出されるデータは、Ｄ１〜Ｄ２とＤ６〜Ｄ８（２ポートＲＡＭ１：ＤＯＵＴ波形の↓印箇所のデータ）のみとなる。但し、時刻９〜１１で出力するＤ３〜Ｄ５のデータ（Ｄ２と同一値の連続データ箇所）については、２ポートＲＡＭ１から読み出しを行わない代わりに、２ポートＲＡＭ１においてＤ２読み出し後のクロック停止と同時にＤ２の値が保持されるため、出力を得ることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明のＦＩＦＯメモリ制御装置の第一実施形態を示すブロック図である。
【図２】本発明の第二実施形態を示すブロック図である。
【図３】第一実施形態をさらに具体的な構成を示す詳細回路構成図である。
【図４】本発明における書き込みクロック制御回路及び読み出しクロック制御回路の具体的構成を示す詳細回路構成図である。
【図５】比較回路の具体的構成を示す詳細回路構成図である。
【図６】変化点情報テーブルの具体的構成を示す詳細回路構成図である。
【図７】第一実施形態における書き込み側処理の動作を示すタイミングチャートである。
【図８】第一実施形態における読み出し側処理及びＦＵＬＬ・ＥＭＰＴＹ判定の動作を示すタイミングチャートである。
【図９】従来のＦＩＦＯメモリ制御装置の具体的構成を示す詳細回路構成図である。
【符号の説明】
【００３６】
１    ２ポートＲＡＭ  
２    変化点情報テーブル
３    ＦＵＬＬ／ＥＭＰＴＹ判定回路
４    入力データ変化点検出回路
５    ライトアドレスカウンタ
６    書き込みクロック制御回路
７    リードアドレスカウンタ
８    読み出しクロック制御回路
９    ＤＦＦ
１０    ＤＦＦ
１１    ＤＦＦ
１２    ＤＦＦ
１３    ＤＦＦ
２１    ホストデータバス
２２    ＡＴＡ／ＡＴＰＩデータレジスタ
２３    リードコントロール部
２４    ライトコントロール部
２５    ＦＩＦＯ
２６    ＦＩＦＯ内の分割エリア
２７    データ一致検出部
２８    ＦＩＦＯコントロール部
２９    エリアレジスタ
３０    内部データバス
【図１】
2005141696.tif 000003
【図２】
2005141696.tif 000004
【図３】
2005141696.tif 000005
【図４】
2005141696.tif 000006
【図５】
2005141696.tif 000007
【図６】
2005141696.tif 000008
【図７】
2005141696.tif 000009
【図８】
2005141696.tif 000010
【図９】
2005141696.tif 000011