(57)【要約】【課題】  ゲートを積層構造とし、自己整合的にソース、ドレインによる拡散領域を構成することを可能とし、素子分離領域を省略するなど、シュリンクに適した不揮発性半導体記憶装置を実現する。【解決手段】  半導体基板上に絶縁膜４を介して第１のゲート電極１を平行に複数を配置し、この第１のゲート１をマスクとして、複数のソース２とドレイン３を交互に、自己整合的に形成して、これを拡散層領域とし、第１のゲート電極１の上に、絶縁膜６を介して、第１のゲート電極１に直交するように第２のゲート電極７を複数配置し、前記第２のゲート電極７をコントロールゲートとして、ソース２とドレイン３の間にチャンネル１２を形成して、不揮発性記憶装置として機能させる構造。【選択図】  図１
2005347311.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成された第１の絶縁膜と、
前記第１の絶縁膜上に島状に形成された複数の第１のゲート電極であって、第１の方向およびこの第１の方向と直交する第２の方向にマトリクス状に配置された複数の第１のゲート電極と、
前記第１の絶縁膜の下に形成された複数の拡散層であって、前記第１の方向に並ぶ複数の第１のゲート電極列の間にこの第１のゲート電極列に沿ってそれぞれ帯状に形成された拡散層と、
前記第２の方向に並ぶ複数の第１のゲート電極列の上にそれぞれ帯状に形成された複数の第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極との間に形成された第２の絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記拡散層は、前記第１のゲートをマスクとして前記半導体基板に不純物を打ち込むことにより自己整合的に形成された拡散層である、ことを特徴ことする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜に形成された開口と、この開口内において前記拡散層に接する導電体とを有することを特徴とする請求項１乃至２のいずれかに記載の半導体装置。
【請求項４】
前記拡散層のうちコンタクトが形成される拡散層における前記第１の方向に沿った両側に素子分離領域が形成されたことを特徴ことする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の表面に形成された第１の絶縁膜と、
前記第１の絶縁膜の下に形成された複数の拡散層であって、それぞれ所定間隔をもって第１の方向に沿って帯状に形成された拡散層と、
前記第１の絶縁膜の上に形成された複数の第２のゲート電極であって、それぞれ所定間隔をもって前記第１の方向に直交する第２の方向に沿って前記複数の拡散層を跨ぐように帯状に形成されたコントロールゲートと、
前記複数の拡散層の間であってかつ前記第１の絶縁膜と前記コントロールゲートとの間に形成された島状の複数のフローティングゲートと、
前記コントロールゲートと前記フローティングゲートとの間に形成された第２の絶縁膜と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に係り、例えば、積層ゲート構造の半導体記憶装置に関する。
【背景技術】
【０００２】
図６は、従来の不揮発性半導体記憶装置のセル平面図である。
【０００３】
セルの各領域を大まかに分けると、チャンネル１２（ゲート７）、ドレイン３とソース２の拡散領域、素子分離領域１３、コンタクト１１となる。
【０００４】
以上のような構成において、チャンネル１２と、ドレイン３およびソース２による拡散領域とは、主に、多結晶シリコン等のゲート７のラインとスペースによって規定、形成されるため、チップ面積縮小のためのシュリンクは比較的容易である。
【０００５】
ところが、コンタクト１１は主に、ドレイン３、ソース２の拡散領域上に設けられるが、アスペクト等の問題から、全体のシュリンクに追いつかず、全体に占める割合が増大しつつある。加えて、拡散領域縮小の妨げにもなりつつある。
【０００６】
また、素子分離領域１３はゲート７と直交する帯状又は線状のものとして形成されるが、主にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が用いられるため、ゲート７ほどシュリンクが進まない。
【０００７】
従来の不揮発性半導体記憶装置は、以上のように構成されていたので、メモリセルをシュリンクしようとすると、シュリンクの対象がセルの主要部であるゲート７、ドレイン３、ソース２に偏ることになってしまい、セル電流減少、ドレイン耐圧減少、ソース抵抗増大など、好ましくない副作用が発生する。
【０００８】
また、これに対処するために、コンタクトｌｌや素子分離領域１３の無いアレイ構成にした場合、マスク合わせ等、製造上の問題が出てくる。つまり、拡散領域形成では基準となるパターンが形成されないため、拡散領域に対する他の層の合わせが困難となり、合わせ誤差分の余裕が必要となって、結局セルサイズのシュリンクが進まなくなってしまう。
【０００９】
なお、フローティングゲートを有する半導体装置は各種のものが知られている（例えば、特許文献１，２参照）。
【特許文献１】特許第２６７３５２９号公報
【特許文献２】特開平３−３４４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上記のような従来技術の問題点を解消し、ゲートを積層構造とし、自己整合的にソース、ドレインによる拡散層領域を構成することを可能とし、さらには素子分離領域を省略することも可能とする等により、シュリンクに適した不揮発性半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、半導体基板と、前記半導体基板の表面に形成された第１の絶縁膜と、前記第１の絶縁膜上に島状に形成された複数の第１のゲート電極であって、第１の方向およびこの第１の方向と直交する第２の方向にマトリクス状に配置された複数の第１のゲート電極と、前記第１の絶縁膜の下に形成された複数の拡散層であって、前記第１の方向に並ぶ複数の第１のゲート電極列の間にこの第１のゲート電極列に沿ってそれぞれ帯状に形成された拡散層と、前記第２の方向に並ぶ複数の第１のゲート電極列の上にそれぞれ帯状に形成された複数の第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との間に形成された第２の絶縁膜と、を備えることを特徴とする半導体装置を提供する。
【発明の効果】
【００１２】
以上述べたように、ソース、ドレインによる拡散領域を自己整合的に形成できるゲート構造により、セルをシュリンクする場合のネックとなるコンタクト部や素子分離領域の削減や廃止が可能となるため、単純なゲートのラインやスペースのシュリンクだけでセルサイズの縮小を図ることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施例は、メモリセルのシュリンクの妨げとなるコンタクトや素子分離領域を削減したセルアレイ構成とすることによりセルサイズの縮小を可能とし、またそのアレイ構成において、複数のメモリセルが共有するドレイン・ソース拡散領域を形成する際、事前に形成されたフローティングゲートをもとに自己整合的にインプラ注入を行う事により、合わせずれを考慮しなくても良くしたものである。
【００１４】
以下、図面を参照しながら、実施例１から実施例４に基づいて、本発明の実施の形態を説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１の不揮発性半導体記憶装置のセル平面図である。図１に示すように、メモリアレイの配置において、ドレイン３、ソース２の拡散層領域はそれぞれ所定間隔をもって第１の方向（図中上下方向）に沿って帯状のものとして構成されている。ゲート７はそれぞれ所定間隔をもって第１の方向に直交する第２の方向（図中左右方向）に沿って各拡散層領域を跨ぐように帯状に構成されている。すなわち、拡散層領域はゲート７の下にも形成されている。これを複数の島状のセル（チャネル１２）が共有している。各セルはゲート７の下でかつ拡散層の間に、第１の方向および第２の方向にマトリクス状に配置される。
【００１６】
図１に示すメモリアレイの構成を言い換えると、島状のセルが第１の方向とこれに直交する第２の方向にマトリクス状に配置され、第１の方向に並んだセル列の間に拡散層領域が帯状に形成され、第２の方向に並んだセル列上にゲート７が帯状に形成されている。
【００１７】
したがって、従来は、１セルまたは２セル毎にひとつ必要とされたコンタクト１１を大幅に削減できる。
【００１８】
また、図面からも明らかなように、従来必要とされた素子分離領域が必須ではなくなり、ゲートのラインやスペースのシュリンクに伴い、セルサイズも縮小できる。
【００１９】
図２は、本実施例１の不揮発性半導体記億装置の製造方法を説明するためのセル断面図である。
【００２０】
図２からわかるように、シリコン基板上に一様にゲート酸化膜となる第１の絶縁膜４を形成し、その上に多結晶シリコンを全面に積層させる。その後、この多結晶シリコンをラインおよびスペースのパターンにエッチングし、後にフローティングゲート（第１のゲート電極）１を得るための、帯状のフローティングゲート用材料を形成する。
【００２１】
続けて、前記フローティングゲート用材料をマスクにして自己整合的にインプラ注入を行い、拡散層であるソース２およびドレイン３を形成する。
【００２２】
更に、ＢＰＳＧまたはＴＥＯＳなどを全面に堆積させた後、ＣＭＰ等によって、フローティングゲート用材料の高さまでエッチングし、絶縁層５を形成させる。
【００２３】
その後、全面に第２の絶縁膜６と、コントロールゲート（第２のゲート電極）７を得るためのコントロールゲート用材料とを積層させ、帯状のフローティングゲート用材料と直交するパターンにＲＩＥ等でエッチングを行う。この際、絶縁層６及びコントロールゲート用材料とともにフローティングゲート１も自己整合的にエッチングする。これにより、コントロールゲート７及びフローティングゲート１が形成される。これにより、積層ゲート有するセルアレイ構成を得ることが可能となる。
【００２４】
ここで、重要なのがソース２およびドレイン３を、帯状のフローティング用材料をマスクとして不純物を注入することにより自己整合的に形成する点であり、これによりフローティングゲート１と拡散層領域の合わせずれは無くなる。よって、拡散層領域に対する合わせにはフローティングゲート１が使用できるようになる。
【００２５】
その結果、メモリセルのシュリンクの妨げとなるコンタクトや素子分離領域を削減したセルアレイ構成となり、セルサイズの縮小が可能となる。
【実施例２】
【００２６】
図３は、本実施例２の不揮発性半導体記憶装置のセル断面図である。
【００２７】
さて、実施例１で説明した図２のようなセル構造においては、不揮発性メモリとして重要な書き込み消去特性を考慮すると、カップリング比が大きい方がよい。ここで、カップリング比とは、フローティングゲートから見て、絶縁膜６間の容量をＣＧ、絶縁膜４間の容量をＣＣとしたときのＣＧ／（ＣＧ＋ＣＣ）をいう。
【００２８】
実施例２は、このカップリング比の増大をはかったセル構造の製造方法を示すものである。
【００２９】
フローティングゲート１をマスクにして自己整合的に拡散層領域（ソース・ドレイン）を形成し、フローティングゲート用材料間に絶縁層５を形成するまでは、実施例１と同様である。
【００３０】
その後、フローティングゲート１の積み増しとして多結晶シリコンを全面に積層させ、ソース２およびドレイン３に沿って、絶縁層５上までパターンニングとエッチングを行い、フローティングゲート８を得るための帯状の積み増し用のフローティングゲート用材料を形成する。
【００３１】
続けて、全面に絶縁膜６とゲート７を積層させ、フローティングゲート１と直交するパターンにＲＩＥ等でエッチングを行う。この際、フローティングゲート８もフローティングゲート１と同様に自己整合的なエッチングにより得られる。
【００３２】
このようにして形成されたセル構造では、図３にも明らかなように、フローティングゲート８の高さと幅の分だけ、カップリング比の増大が図れ、更にフローティングゲート８間を調整する事により、カップリング比の微調も容易である。
【００３３】
その結果、不揮発性メモリにとって重要な書き込み、消去特性に影響するカップリング比の増大を図ることができるため、カップリング比の微調が容易となり、メモリセルの性能を高めることができる。
【実施例３】
【００３４】
図４は、本発明の実施例３の不揮発性半導体記憶装置のセル断面図である。
【００３５】
さて、実施例１、２で例示したアレイ構成においては、ソース２とドレイン３の抵抗を少なくすることが求められる。つまり、従来型のアレイ構成では、コンタクトが多用されているため、拡散層領域の抵抗はさほど問題にならなかった。これに対して、ソース２とドレイン３を共有したアレイ構成では、拡散層領域が長大にならざるを得ないが、セル電流減少させないようにするためである。
【００３６】
実施例３では、このようなセル電流を減少させないためのセル構造形成方法を示す。
【００３７】
フローティングゲート用材料をマスクにして自己整合的に拡散層領域を形成するまでは、実施例１、２と同様である。その後、堆積させた絶縁層５をＣＭＰ等ではなく、エッチバックによりフローティングゲート用材料のわきにスペーサ構造を選択的に残存させ、絶縁膜４に通じる第１の開口を作る。
【００３８】
続けて、この開口に露出している部分の絶縁膜４をエッチングし第２の開口を作り、その第２の開口をシリサイド化する等して、導電体層１０を形成する。
【００３９】
この際、フローティングゲート用材料の上には反応を防ぐための保護膜が形成してあるが、導電体１０を形成後は、その保護膜を取り除く。
【００４０】
その後、絶縁層９を堆積させ、ＣＭＰ等で、フローティングゲート１の高さまで研磨する。続けて、フローティングゲート８を得るためのフローティングゲート用材料を積層させる。
【００４１】
その後の工程は実施例２と同様である。
【００４２】
このようにして形成された実施例３のセル構造では、導電体層１０により、拡散層抵抗を大幅に低減できるため、シャント用のコンタクトも削減でき、更なるセルサイズの縮小が可能となる。
【実施例４】
【００４３】
図５は、本発明の実施例４の不揮発性半導体記憶装置のセル平面図である。さて、先の各実施例１、２、３で例示したアレイ構成において、拡散層領域へのコンタクト１１は必須ではないが、ソース２とドレイン３の抵抗を考慮すると、少数ながらもコンタクトは必要となる。そこで懸念されるのが、シリコン基板とコンタクト１１の接触である。
【００４４】
この接触の問題は、拡散層領域に包含余裕を持たせる事により、解決可能であるが、シュリンクの妨げとなるため、できれば避けたいところである。
【００４５】
実施例４は、このような問題に対処するために示されるものである。
【００４６】
図５の素子分離領域１３は実施例１のフローティングゲート１を得るためのフローティングゲート用材料の積層後、周辺回路の素子分離と同時に形成可能で、フローティングゲート用材料とシリコン基板のエッチングを行い、全面にＨＤＰ（高密度プラズマ）等を用いて堆積して、ＣＭＰでフローティングゲート用材料の高さまで研磨する事により、形成される。
【００４７】
その後の、フローティングゲート用材料のパターンニングから後の工程は、先に示した各実施例と同様である。
【００４８】
このように、コンタクト接合部のわきに素子分離領域１３を設けると、コンタクト１１がシリコン基板に接触するリスクがなくなる為、拡散層領域の包含余裕が不要となり、セルサイズ縮小が可能となる。
【産業上の利用可能性】
【００４９】
以上述べたような本発明の不揮発性半導体記憶装置は、デジタルカメラや携帯電話用のメモリカードとして利用可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１の不揮発性半導体記憶装置のセル平面図である。
【図２】本発明の実施例１の不揮発性半導体記憶装置のセル断面図である。
【図３】本発明の実施例２の不揮発性半導体記憶装置のセル断面図である。
【図４】本発明の実施例３の不揮発性半導体記憶装置のセル断面図である。
【図５】本発明の実施例４の不揮発性半導体記憶装置のセル平面図である。
【図６】従来の不揮発性半導体記憶装置のセル平面図である。
【符号の説明】
【００５１】
１、８  フローティングゲート
２  ソース  
３  ドレイン
４、６  絶縁膜
５、９  絶縁層
７  ゲート
１０  導電体
１１  コンタクト
１２  チャンネル
１３  素子分離領域
【図１】
2005347311.tif 000003
【図２】
2005347311.tif 000004
【図３】
2005347311.tif 000005
【図４】
2005347311.tif 000006
【図５】
2005347311.tif 000007
【図６】
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