(57)【要約】【課題】  信頼性を向上させることが可能な薄膜トランジスタの作製方法を提供する。【解決手段】  テーパー部を有するゲート電極を形成した後、ゲート電極を介して半導体層にリンを低濃度にドーピングする。この結果、半導体層において、チャネル形成領域と、ｎ+ 型不純物領域との間に、ｎ- 型不純物領域を形成することができる。  ｎ- 型不純物領域の一部は、ゲート電極とオーバーラップされている。このようなｎ- 型不純物領域を形成することにより、オフ電流を低下できると共に、特性の劣化を抑制することが可能な半導体装置を作製することができる。【選択図】  図２
2005020019.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜上に半導体層を形成し、
前記半導体層に接して第２の絶縁膜を形成し、
前記絶縁膜に接して導電膜を形成し、
ＩＰＣドライエッチング装置を用いて前記導電膜の一部をエッチングして、テーパ部を有するゲート電極を形成し、
前記ゲート電極の一部を通過させて、第１のｎ型またはｐ型の不純物を前記半導体層に添加し、
前記半導体層の一部及び前記ゲート電極を覆うマスクを形成した後、前記半導体層に第２のｎ型またはｐ型の不純物を前記半導体層に添加することを特徴とする半導体装置の作製方法。
【請求項２】
第１の絶縁膜上に半導体層を形成し、
前記半導体層に接して第２の絶縁膜を形成し、
前記絶縁膜に接して導電膜を形成し、
ＩＰＣドライエッチング装置を用いて前記導電膜の一部をエッチングして、テーパ部を有するゲート電極を形成し、
前記ゲート電極の一部を通過させて、第１のｎ型またはｐ型の不純物を前記半導体層に添加し、
前記半導体層の一部及び前記ゲート電極を覆うマスクを形成し、前記半導体層に第２のｎ型またはｐ型の不純物を前記半導体層に添加し、
前記半導体層を加熱して前記第１のｎ型又はｐ型の不純物及び第２のｎ型又はｐ型の不純物を活性化した後、
前記ゲート電極及び前記第２の絶縁膜上に第３の絶縁膜を形成することを特徴とする半導体装置の作製方法。
【請求項３】
第１の絶縁膜上に半導体層を形成し、
前記半導体層に接して第２の絶縁膜を形成し、
前記絶縁膜に接して導電膜を形成し、
ＩＰＣドライエッチング装置を用いて前記導電膜の一部をエッチングして、テーパ部を有するゲート電極を形成し、
前記ゲート電極の一部を通過させて、第１のｎ型またはｐ型の不純物を前記半導体層に添加し、
前記半導体層の一部及び前記ゲート電極を覆うマスクを形成し、前記半導体層に第２のｎ型またはｐ型の不純物を前記半導体層に添加し、
前記ゲート電極及び前記第２の絶縁膜上に第３の絶縁膜を形成した後、前記半導体層を加熱して前記第１のｎ型又はｐ型の不純物及び第２のｎ型又はｐ型の不純物を活性化することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項 において、前記ＩＰＣドライエッチング装置は、マルチスパイラルコイルを有することを特徴とする半導体装置の作製方法。
【請求項５】
第１の絶縁膜上に半導体層を形成し、
前記半導体層に接して第２の絶縁膜を形成し、
前記絶縁膜に接して導電膜を形成し、
異方性エッチング及び等方性エッチングを用いて、前記導電膜の一部をエッチングしてテーパ部を有するゲート電極を形成し、
前記ゲート電極の一部を通過させて、第１のｎ型またはｐ型の不純物を前記半導体層に添加し、
前記半導体層の一部及び前記ゲート電極を覆うマスクを形成した後、前記半導体層に第２のｎ型またはｐ型の不純物を前記半導体層に添加することを特徴とする半導体装置の作製方法。
【請求項６】
第１の絶縁膜上に半導体層を形成し、
前記半導体層に接して第２の絶縁膜を形成し、
前記絶縁膜に接して導電膜を形成し、
異方性エッチング及び等方性エッチングを用いて、前記導電膜の一部をエッチングしてテーパ部を有するゲート電極を形成し、
前記ゲート電極の一部を通過させて、第１のｎ型またはｐ型の不純物を前記半導体層に添加し、
前記半導体層の一部及び前記ゲート電極を覆うマスクを形成し、前記半導体層に第２のｎ型またはｐ型の不純物を前記半導体層に添加し、
前記半導体層を加熱して前記第１のｎ型又はｐ型の不純物及び第２のｎ型又はｐ型の不純物を活性化した後、
前記ゲート電極及び前記第２の絶縁膜上に第３の絶縁膜を形成することを特徴とする半導体装置の作製方法。
【請求項７】
第１の絶縁膜上に半導体層を形成し、
前記半導体層に接して第２の絶縁膜を形成し、
前記絶縁膜に接して導電膜を形成し、
異方性エッチング及び等方性エッチングを用いて、前記導電膜の一部をエッチングしてテーパ部を有するゲート電極を形成し、
前記ゲート電極の一部を通過させて、第１のｎ型またはｐ型の不純物を前記半導体層に添加し、
前記半導体層の一部及び前記ゲート電極を覆うマスクを形成した後、前記半導体層に第２のｎ型またはｐ型の不純物を前記半導体層に添加し、
前記ゲート電極及び前記第２の絶縁膜上に第３の絶縁膜を形成した後、前記半導体層を加熱して前記第１のｎ型又はｐ型の不純物及び第２のｎ型又はｐ型の不純物を活性化することを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記第１のｎ型またはｐ型の不純物を前記半導体層に添加した後、前記半導体層の一部及び前記ゲート電極を覆うマスクを形成し、前記第２のｎ型またはｐ型の不純物を前記半導体層に添加することを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至請求項７のいずれか一項において、前記半導体層の一部及び前記ゲート電極を覆うマスクを形成し、前記第２のｎ型またはｐ型の不純物を前記半導体層に添加した後、前記マスクを除去して前記第１のｎ型またはｐ型の不純物を前記半導体層に添加することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、前記第２のｎ型またはｐ型の不純物の濃度より、前記１のｎ型またはｐ型の不純物の濃度のほうが低いことを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、前記第２の絶縁膜は、ＳｉＨ4とＮＯ2を用いたＰＥＣＶＤ法により形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）及び薄膜トランジスタで構成された回路を有する半導体装置に関する。半導体装置として例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【背景技術】
【０００２】
近年、結晶性シリコン膜を利用したＴＦＴで回路を構成したアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。      
【０００３】
この様なアクティブマトリクス型液晶表示装置は、解像度がXGA、SXGAというように高精
細になるに従い、画素数だけでも１００万個を超えるようになる。そしてその全てを駆動するためのドライバ回路は非常に複雑かつ多くのＴＦＴによって形成される。      
【０００４】
実際の液晶表示装置（液晶パネルともいう）に要求される仕様は厳しく、全ての画素が正常に動作するためには画素、ドライバともに高い信頼性が確保されなければならない。特に、ドライバ回路で異常が発生すると一列（または一行）の画素が全滅するといった線欠陥と呼ばれる不良となる。      
【０００５】
ところが、結晶性シリコン膜を利用したＴＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジスタ）に及ばないとされている。そして、この弱点が克服されない限り、ＴＦＴでＬＳＩ回路を形成することは困難であるとの見方が強まっている。      
【０００６】
ＴＦＴの信頼性を向上させる構造として、ＧＯＬＤ（Gate Overlapped Light-doped Drain）やＬＡＴＩＤ（Large-Tilt-Angle Implanted Drain）などが知られている。これらの構造の特徴はＬＤＤ領域とゲート電極とがオーバーラップしている点であり、こうすることでＬＤＤ領域の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性が高まる。      
【０００７】
例えば、M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997
ではシリコンで形成したサイドウォールを用いてＧＯＬＤ構造のＴＦＴを実現している
【０００８】
しかしながら、同文献に開示されたＧＯＬＤ構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、そのための対策が必要であった。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明はＧＯＬＤ構造ＴＦＴの欠点を解消し、オフ電流を減少させ、かつホットキャリア耐性の高いＴＦＴを提供することを課題とする。そして、そのようなＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とするものである。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、本発明に係る薄膜トランジスタは、チャネルが形成される半導体層にソース領域またはドレイン領域として機能するｎ型又はｐ型の第１の不純物領域のほかに、チャネルと第１の不純物領域の間に２種類の第１の不純物領域と同じ導電型を示す不純物領域（第２、第３の不純物領域）を有する。これら第２、第３の不純物領域はその導電型を決める不純物濃度が第１の不純物領域よりも低く、高抵抗領域として機能する。      
【００１１】
第２の不純物領域はゲート絶縁膜を介してゲート電極と重なった低濃度不純物領域であり、ホットキャリア耐性を高める作用を有する。他方、第３の不純物領域はゲート電極と重ならない低濃度不純物領域であり、オフ電流の増加を防ぐ作用を有する。      
【００１２】
なお、ゲート電極とはゲート絶縁膜を挟んで半導体層と交差している電極であって、半導体層に電界を印加して空乏層を形成するための電極である。ゲート配線においては、ゲート絶縁膜を挟んで半導体層と交差している部分がゲート電極である。      
【００１３】
更に、本発明において、ゲート電極は、ゲート電極周囲は中央の平坦部から外側に向かって、その膜厚が線形に減少する。第２の不純物領域にはゲート電極のテーパー部を通って、導電型を付与する不純物が添加されるため、その濃度勾配はゲート電極側面の傾斜（膜厚の変化）を反映することとなる。すなわち、第２の不純物領域へ添加される不純物濃度はチャネル形成領域から第１の領域に向かって増加することとなる。      
【００１４】
本発明において、他のゲート電極の構成においては、ゲート絶縁膜に接する第１のゲート電極と、第１のゲート電極上に形成された第２のゲート電極が積層されている。この構成において、第１のゲート電極が側面かゲート絶縁膜となす角度は３度以上６０度以下の範囲の値であるテーパー状となっている。他方、第２のゲート電極はチャネル長方向の幅が第１のゲート電極よりも狭くなっている。      
【００１５】
上記の積層型のゲート電極を有する薄膜トランジスタにおいても、第２の不純物領域の不純物の濃度分布は第１のゲート電極の膜厚の変化を反映し、その不純物濃度はチャネル形成領域から第１の領域に向かって増加することとなる。      
【００１６】
本発明に係る薄膜トランジスタは、半導体層に２種類の低濃度不純物領域を有することで、ＭＯＳＦＥＴに匹敵する、さらにはそれ以上の信頼性を有する。      
【００１７】
（本発明の薄膜トランジスタの利点）
図３４を用いて、従来のＴＦＴの特性と比較して、本発明の利点を説明する。      
【００１８】
上述したように本発明は、第２不純物領域（ゲートオーバーラップ型のＬＤＤ領域）と第３不純物領域（非ゲートオーバーラップ型のＬＤＤ領域）という２種類の低濃度不純物を半導体層に形成することに特徴がある。      
【００１９】
図３４（Ａ）、はＬＤＤ領域のないｎチャネル型ＴＦＴの模式図であり、同図（Ｂ）その電気特性（ゲート電圧Vg対ドレイン電流Id特性）である。同様に、図３４（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場合を示し、図３４（Ｅ）、（Ｆ）はいわゆるGOLD構造の場合を示し、図３４（Ｇ）、（Ｈ）には本発明のｎチャネル型ＴＦＴの場合を示す。      
【００２０】
なお、図面中においてn+ はソース領域またはドレイン領域を示し、channelはチャネル形成領域を示し、n- はn+ よりも不純物濃度が低い低濃度不純物領域を指す。また、Idはドレイン電流、Vgはゲート電圧を示す。      
【００２１】
図３４（Ａ）、（Ｂ）に示すようにＬＤＤがない場合、オフ電流（ＴＦＴがオフ状態にある時のドレイン電流）は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）やオフ電流が劣化しやすい。      
【００２２】
一方非ゲートオーバーラップ型のＬＤＤを形成することで、オフ電流はかなり抑えられ、オン電流もオフ電流も劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。（図３４（Ｃ）、（Ｄ））      
【００２３】
ＬＤＤ領域がゲート電極とオーバーラップしたオーバーラップ型のＬＤＤのみを持つＴＦＴ構造（ＧＯＬＤ構造）（図３４（Ｅ）、（Ｆ））であるが、この構造は従来のＬＤＤ構造においてオン電流の劣化を抑制することに重点を置いた構造となっている。      
【００２４】
この場合、オン電流の劣化を十分に抑えることができる反面、通常の非オーバーラップ型のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた論文はこの構造を採用しており、本発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索した結果である。      
【００２５】
そして、本発明の構造は図３４（Ｇ）、（Ｈ）に示すように、ゲート電極とオーバーラップさせたＬＤＤ領域（第２の不純物領域）と、ゲート電極とオーバーラップしないＬＤＤ領域（第３の不純物領域）を半導体層に形成した。この構造を採用することで、オン電流の劣化を抑制する効果をそのままに、オフ電流を小さくすることが可能となった。      
【００２６】
本出願人は図３４（Ｅ）、（Ｆ）に示したような構造の場合に何故オフ電流が高くなってしまうかを次のように推測した。ｎチャネル型ＴＦＴがオフ状態にある時、ゲート電極にはマイナス数十ボルトといった負の電圧が印加される。その状態でドレイン領域にプラス数十ボルトの正の電圧がかかってしまうと、ゲート絶縁膜のドレイン側端部に非常に大きな電界が形成される。      
【００２７】
この時、ＬＤＤ領域にはホールが誘起されて、ドレイン領域、ＬＤＤ領域、チャネル形成領域をつなぐ小数キャリアによる電流経路が形成されてしまう。この電流経路がオフ電流の増加を招くと予想される。      
【００２８】
本出願人は、このような電流経路を途中で遮断するために、ゲート電極とオーバーラップしない位置に別の抵抗体、即ち第３の不純物領域ＬＤＤ領域を形成する必要があると考えた。本発明はこのような構成を有する薄膜トランジスタと、この薄膜トランジスタを用いた回路に関するものである。
【発明の効果】
【００２９】
本発明を実施することで、ＴＦＴの信頼性を高めること、特にｎチャネル型ＴＦＴの信頼性を高めることができる。従って、厳しい信頼性が要求される高い電気特性（特に高いモビリティ）を有するチャネル型ＦＴの信頼性を確保することが可能となった。また同時に、特性バランスに優れたｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせてＣＭＯＳ回路を形成することで、信頼性が高く且つ優れた電気特性を示す半導体回路を形成できる。      
【００３０】
さらに、本発明では半導体の結晶化に用いた触媒元素を低減することができるため、不安定要因の少ない半導体装置を実現できる。しかも触媒元素を低減する工程はソース領域及びドレイン領域の形成及び活性化と同時に行われるため、スループットを低下させるようなこともない。      
【００３１】
また、以上のようにＴＦＴで組む回路の信頼性を高めることで電気光学装置、半導体回路、さらには電子機器をも含む全ての半導体装置の信頼性を確保することが可能となる。
【発明を実施するための最良の形態】
【００３２】
図１〜図７を用いて、本発明の実施形態を説明する。      
【００３３】
［実施形態１］
本実施形態は本発明をＴＦＴに適用したものである。図１〜図４を用いて、本実施形態の作製工程を説明する。      
【００３４】
まず、基板１００全面に下地膜１０１を形成し、下地膜１０１上に、島状の半導体層１０２を形成する。半導体層１０２を覆って基板１００全面に、ゲート絶縁膜となる絶縁膜１０３を形成する。（図１（Ａ））      
【００３５】
基板１００には、ガラス基板、石英基板、結晶性ガラス基板、ステンレス基板ポリエチレンテレフタレート（ＰＥＴ）等の樹脂基板を用いることができる。      
【００３６】
下地膜１０１は、半導体層１０２に基板からナトリウムイオンなどの不純物が拡散するのを防いだり、基板１００上に形成される半導体膜の密着性を高めるための膜である。下地膜１０１には、酸化シリコン膜や、窒化シリコン膜、窒化酸化シリコン膜等の無機絶縁膜の単層又は多層膜が使用できる。      
【００３７】
下地膜１０１の成膜方法はＣＶＤ法やスパッタ法だけでなく、石英基板のような耐熱性基板を用いた場合には、非晶質シリコン膜を成膜し熱酸化して、酸化シリコン膜を形成する方法を用いることもできる。      
【００３８】
また、下地膜１０１には上記の無機絶縁膜だけでなく、タングステンシリサイドなどのシリサイド、クロム、チタン、窒化チタン、窒化アルミニウムなどの金属や合金などの導電性膜を下層に、上記無機絶縁膜を上層に積層した多層膜を下地膜として用いることもできる。      
【００３９】
半導体層１０２の材料や結晶性はＴＦＴに求められる特性に合わせて適宜選択すればよい。非晶質シリコン、非晶質シリコンゲルマニウム、非晶質ゲルマニウム
、又はこれら非晶質半導体膜をレーザ照射や加熱処理によって結晶化させた結晶性シリコン、結晶性ゲルマニウムや結晶性シリコンゲルマニウムを用いることができる。半導体層１０２の厚さは１０〜１５０ｎｍとすればよい。      
【００４０】
絶縁膜１０３はＴＦＴのゲート絶縁膜を構成する膜であり、酸化シリコン、窒化シリコン、窒化酸化シリコンの無機絶縁膜の単層膜、多層膜である。例えば、積層膜とする場合には、窒化酸化シリコン膜と酸化シリコンの２層膜や、窒化シリコン膜を酸化シリコンで挟んだ積層膜などが用いられる。      
【００４１】
絶縁膜１０３の成膜手段としてはプラズマＣＶＤ法、ＥＣＲＣＶＤ法など化学気相法（ＣＶＤ）やスパッタ法等の物理気相法（ＰＶＤ）を用いればよい。      
【００４２】
絶縁膜１０３上には、ゲート電極（ゲート配線）を構成する第１の導電膜１０４、第２の導電膜１０５を形成する。（図１（Ｂ））      
【００４３】
第１の導電膜１０４はテーパー部を有する第１のゲート電極（第１のゲート配線）１０８を構成する。このため、テーパーエッチングが容易にできる材料が望まれる。例えば、ク
ロム（Ｃｒ）、タンタル（Ｔａ）を主成分（組成比が５０%以上）とする材料、リンを含
有するｎ型のシリコンが代表的に用いられる。またチタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を主成分とする材料を用いることができる。またこれらの材料の単層膜だけでなく、多層膜を用いることができ、例えば、タンタル膜を窒化タンタル（ＴａＮ）膜で挟んだ３層膜を用いることができる。      
【００４４】
第２の導電膜１０５は第２のゲート電極（第２のゲート配線）１０９を構成する膜であり、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）を主成分（組成比が５０%以上）とする材料、リンを含有するｎ型のシリコン、シリサイド等の材料で形成することができる。ただし、第１の導電膜と第２の導電膜は互いのパターニングにおいて、エッチング選択比のある材料を選択する必要がある。      
【００４５】
例えば、第１の導電膜１０４／第２の導電膜１０５としては、n型Ｓｉ／Ｔａ、n型Ｓｉ／Ｔａ−Ｍｏ合金、Ｔａ／Ａｌ、Ｔｉ／Ａｌ、ＷＮ／Ｗ、ＴａＮ／Ｔａ等の組み合わせを選択することができる。また、材料の選択する他の指標として抵抗率が挙げられ、第２の導電膜１０５はできるだけ抵抗率の低い、少なくとも第１の導電膜１０４よりもシート抵抗が低い材料とすることが望まれる。これはゲート配線と上層配線とを接続させるために、第２のゲート配線と上層配線とでコンタクトをとるためである。また、第１の導電膜１０４の厚さは１０〜４００ｎｍ、第２の導電膜の厚さは１０〜４００ｎｍとし、膜厚の合計が２００〜５００ｎｍになるようする。      
【００４６】
次に、第２の導電膜１０５上にレジストマスク１０６を形成する。レジストマスク１０６を用いて第２の導電膜１０５をエッチングして第２のゲート電極１０９を形成する。エッチングには等方性のウェットエッチングを用いればよい。また、第１の導電膜１０４とエッチング選択比がとれる場合には、ドライエッチングを用いることもできる。（図１（Ｃ））      
【００４７】
同じレジストマスク１０６を用いて、第１の導電膜１０４を異方性エッチング（いわゆるテーパーエッチング）して、第１のゲート電極（第１のゲート配線）１０８を形成する。なお、このエッチング用に新しいレジストマスクを形成することもできる。      
【００４８】
このエッチングにより、図３に示すように、ゲート電極１０８の側面がゲート絶縁膜１０３となすテーパー角θは３度以上６０度以下の範囲の値とされる。このテーパー角θは好ましくは５度以上４５度以下の範囲、より好ましくは７度以上２０度以下の範囲とする。角θが小さいほどゲート電極１０８のテーパー部の膜厚変化が小さくなり、これに対応して、半導体層のテーパー部と交差する部分において、ｎ型又はｐ型の不純物濃度の変化を緩やかにすることができる。      
【００４９】
図３に示すようにテーパー角θは、テーパー部の幅WG、厚さHGを用いて、tanθ=ＨＧ／ＷＧと定義できる。      
【００５０】
レジストマスク１０６を除去し、ゲート電極１０８、１０９をマスクにして半導体層１０２に所定の導電型（ｎ型又はｐ型）の不純物を添加する。添加方法としては、イオン注入法、イオンドーピング法を用いることができる。ｎ型の不純物はドナーとなる不純物であり、シリコン、ゲルマニウムに対しては１５族元素であり、典型的にはリン（Ｐ）、ひ素（Ａｓ）である。ｐ型の不純物はアクセプターとなる不純物であり、シリコン、ゲルマニウムに対しては１３族元素であり、典型的にはボロン（Ｂ）である。      
【００５１】
ここでは、リンをイオンドーピング法にて添加し、ｎ-型の不純物領域１１１、１１２を
形成する。この添加工程において、ｎ-型の第２の不純物領域１２４、１２５、ｎ-型の第３の不純物領域１２６、１２７におけるｎ型の不純物の濃度分布が決定される。本明細書でｎ-型とはｎ+型よりもドナーとなる不純物濃度が低く、シート抵抗が高いことを示している。（図２（Ａ））      
【００５２】
ｎ- 型の不純物領域１１１、１１２には第１のゲート電極１０８のテーパー部を通過させてリンを添加するため、その濃度勾配は図示の通り、第１のゲート電極１０８のテーパー部の膜厚の変化を反映する。即ち、リンの深さ方向の濃度分布において、任意の濃度となる深さに注目した場合、その濃度勾配はゲート電極のテーパー部の傾斜を反映したプロファイルになる。      
【００５３】
更に、後述するように、ｎ- 型の不純物領域１１１、１１２の濃度勾配はドーピング時の加速電圧にも依存する。本発明では、リンを第１のゲート電極１０８のテーパー部及び絶縁膜１０３を通過させるため、ドーピングの加速電圧は４０〜１００ｋｅＶと高めに設定する必要がある。また、この加速電圧であれば、ゲート電極１０８のテーパー部の厚さが１００ｎｍ以下の部分をリンが通過することが可能である。      
【００５４】
図２（Ａ）では、ｎ-型の不純物領域１１１、１１２において第１のゲート電極１０８と
オーバーラップしている領域はハッチングと白地で示されているが、これは、白地部分にリンが添加されていないということを示すのではなく、上述したように、この領域のリンの濃度分布が第１のゲート電極１０８のテーパー部の膜厚を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。      
【００５５】
次にゲート電極１０８、１０９を覆ってレジストマスク１２０を形成する。このマスク１２０によって、第３の不純物領域の長さが決定される。レジストマスク１２０を介して、再びイオンドーピング法によりｎ型の不純物であるリンを半導体層１０２に添加する。（図２（Ｂ））      
【００５６】
レジストマスク１２０で覆われていないｎ-型不純物領域１１１、１１２に選択的にリン
が添加されて、ｎ+型の第１の不純物領域１２２、１２３が形成される。また第２のゲー
ト電極１０９で覆われていた領域１２１は図２（Ａ）、（Ｂ）の添加工程でリンが添加されないため、チャネル形成領域となる。      
【００５７】
また、ｎ- 型の不純物領域１１１、１１２において、図２（Ｂ）の添加工程でリンが添加されなかった領域は、ソース／ドレイン領域よりも高抵抗な低濃度不純物領域１２４〜１２７となる。      
【００５８】
第１のゲート電極１０８と重なっている（オーバーラップ）している低濃度不純物領域１２４、１２５はｎ- 型の第２の不純物領域となり、第１の電極１０８と重なっていない低濃度不純物領域はｎ- 型の第３の不純物領域１２６、１２７となる。      
【００５９】
なお、図２（Ｂ）の添加工程に先立ってゲート配線をマスクにして、絶縁膜１０３をエッチングして、半導体層１０２表面を部分的に露出させても良い。      
【００６０】
図４に示すように、第２の不純物領域１２４は４つのタイプに分類できる。これらを区別するため、図４を図４（Ａ）〜（Ｄ）に分け、１２１、１２４にＡ〜Ｄを付した。なお、図４には図示されないが、ゲート電極１０９を挟んで対称的に形成されている他方の第２の不純物領域１２５も領域１２４と同様である。      
【００６１】
図４（Ａ）に示すように、第２の不純物領域１２４Ａにおけるリンの濃度は第１のゲート電極１０８のテーパー部の膜厚の変化に対応して逆比例し、第３の不純物領域１２６Ａからチャネル形成領域１２１Ａに向かってほぼ線形的に減少している。即ち、第２の不純物領域１２４Ａリンの濃度を深さ方向に平均化した場合、平均化されたリンの濃度はチャネル形成領域１２１Ａから第３の不純物領域１２６Ａに向かって増加する。      
【００６２】
この場合、第３の不純物領域１２６Ａにおいて、膜厚方向に平均化したリン濃度は領域１２６Ａでほぼ均一になる。また、第２のゲート電極１０９に覆われている半導体層にはリンが全く添加されないため、この領域がチャネル形成領域１２１Ａとなり、チャネル長LAは第２のゲート電極１０９のチャネル長方向の幅になる。      
【００６３】
また、図２（Ａ）のリン添加工程で、図４（Ａ）の場合よりも加速電圧を大きくした場合、図４（Ｂ）に示すように、第２の不純物領域１２４Ｂには、チャネル形成領域１２１Ｂとの接合部分にもリンが添加される。この場合も、チャネル形成領域１２１Ｂは第２のゲート電極１０９で覆われた領域であり、チャネル長LBは第２のゲート電極１０９のチャネル長方向の幅になる。また、図４（Ａ）と同じ加速電圧であっても、テーパー角が小さい場合やテーパー部の膜厚が薄い場合にも、第２の不純物領域１２４Ｂを形成することができる。      
【００６４】
更に加速電圧を大きくした場合、図４（Ｃ）に示すように、第２の不純物領域１２４Ｃにおいて、膜厚方向に平均化したリン濃度を均一がすることもできる。この場合は、チャネル長LCは第２のゲート電極１０９のチャネル長方向の幅になる。      
【００６５】
また、図２（Ａ）のリン添加工程で、図４（Ａ）の場合よりも加速電圧を小さくした時には、図４（Ｄ）に示すように、リンは第１のゲート電極１０８のテーパー部の膜厚が薄い部分しか通過できないため、第２の不純物領域１２４Ｄは図４（Ａ）よりも狭くなる。  
【００６６】
第２の不純物領域１２４Ｄにおいて、深さ方向に平均化されたリンの濃度は図４（Ａ）と同様に、第３の不純物領域１２６Ｄからチャネル形成領域１２１Ｄに向かって徐々に減少する。しかし図４（Ｄ）の場合には図４（Ａ）と異なり、第２の不純物領域１２４Ｄとチャネル形成領域１２１Ｄとの接合部は第１のゲート電極１０８のテーパー部の下に存在する。このため、チャネル長LDは第２のゲート電極１０９のチャネル長方向の幅よりも広くなる。      
【００６７】
なお、図４（Ａ）と同じ加速電圧であっても、テーパー角が大きい場合や、第１のゲート電極１０８の膜厚が厚い場合にも、図４（Ｄ）の第２の不純物領域１２４Ｄを形成することができる。      
【００６８】
上述したようにプラズマドープ法で不純物を添加する場合、第１のゲート電極１０８のテーパー部において、厚さが１００ｎｍ以下の部分を不純物が通過して、第２の不純物領域１２４を形成することが可能であるので、第１の導電膜１０４の厚さ（第１のゲート電極１０８の厚さが最大となる部分の厚さ）、及びテーパー角θを調節することにより、チャネル長、第２の不純物領域の長さを制御することが可能である。      
【００６９】
ここで、第１不純物領域１２２、１２３の長さ（チャネル長方向）は２〜２０μｍ（代表的には３〜１０μｍ）である。半導体層に導電性を与える不純物（この場合にはリンである）の濃度は１×１０19〜１×１０21atoms/cm3 （代表的には１×１０20〜５×１０20atoms/cm3 ）である。この第１不純物領域１２２、１２３はソース配線又はドレイン配線とＴＦＴとを電気的に接続させるための低抵抗領域であり、ソース領域又はドレイン領域となる。    
【００７０】
また、第２不純物領域１２４、１２５の長さは０．１〜１μｍ（代表的には０．１〜０．５μｍ、好ましくは０．１〜０．２μｍ）であり、リンの濃度は１×１０15〜１×１０17atoms/cm3 （代表的には５×１０15〜５×１０16atoms/cm3 、好ましくは１×１０16〜２×１０16atoms/cm3 ）であり、第１のゲート電極１０８を通って不純物が添加されるため、リンの濃度は第１、第３の不純物領域より低くなる。      
【００７１】
また、第３不純物領域１２６、１２７の長さは０．５〜２μｍ（代表的には１〜１．５μｍ）であり、リンの濃度は１×１０16〜１×１０19atoms/cm3 （代表的には１×１０17〜５×１０18atoms/cm3 、好ましくは５×１０17〜１×１０18atoms/cm3 ）である。      
【００７２】
また、チャネル形成領域１２１は真性半導体層でなり、第１の不純物領域に添加された不純物（リン）を含まない領域、又はボロンを１×１０16〜５×１０18atoms/cm3の濃度で
含む領域である。ボロンはしきい値電圧の制御用やパンチスルー防止用の不純物であり、同様の効果を生むものであれば他の元素で代用することもできる。その場合も濃度はボロンと同じにする。      
【００７３】
なお、第１の不純物領域１２２、１２３と第２の不純物領域１２４、１２５の間に、ゲート電極と重ならない低濃度不純物領域（第３の不純物領域１２６、１２７）を１つ形成したが、この部分に、不純物濃度が互いに異なる不純物領域を２以上形成することもできる。本発明では、少なくとも第１の不純物領域１２２、１２３と第２の不純物領域１２４、１２５の間に、第１の不純物領域１２２、１２３よりも不純物（リン）濃度が低い不純物領域、即ち第１の不純物領域１２２、１２３よりも抵抗が高い不純物領域が少なくとも１つ存在すればよい。もちろん、この高抵抗な不純物領域（第３の不純物領域）がゲート電極に重ならないことも重要である。      
【００７４】
第１の不純物領域１２２、１２３が形成したら、レジストマスク１２０を除去する。熱処理して、半導体層１０２に添加されたリンを活性化する。活性化工程には、熱処理だけでなくレーザや赤外ランプ光による光アニールを行うこともできる。      
【００７５】
次に、酸化シリコン等でなる層間絶縁膜１３０を形成する。ゲート絶縁膜１０３、層間絶縁膜１３０に第１の不純物領域１２２、１２３、及び第２のゲート配線１０９に達するコンタクトホールを形成する。そして、ソース電極１３１、ドレイン電極１３２、及び図示しないゲート配線の取り出し電極を形成する。      
【００７６】
［実施形態２］
図５、図６を用いて、本実施形態のＴＦＴの作製工程について説明する。本実施形態は実施形態１の変形例であり、ゲート電極（ゲート配線）の構造を変形したものであり、他の主要構造は実施形態１と同様である。      
【００７７】
実施形態１ではゲート電極は幅の異なる２つのゲート電極が積層された構造であったが、本実施形態は上部の第２の電極を省略し、テーパー部を有する第１のゲート電極のみでゲート電極を形成する。      
【００７８】
まず、基板１４０全面に下地膜１４１を形成し、下地膜１４１上に、島状の半導体層１４２を形成する。半導体層１４２を覆って基板１４０全面に、ゲート絶縁膜となる絶縁膜１４３を形成する。（図５（Ａ））      
【００７９】
ゲート絶縁膜１４３上にゲート電極（ゲート配線）を構成する導電膜１４４を形成する。
この導電膜１４４は、テーパーエッチングが容易にできる材料が望まれる。例えば、クロム（Ｃｒ）、タンタル（Ｔａ）を主成分（組成比が５０%以上）とする材料、リンを含有
するｎ型のシリコンが代表的に用いられる。またチタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を主成分とする材料を用いることができる。またこれらの材料の単層膜だけでなく、多層膜を用いることができ、例えば、タンタル膜を窒化タンタル（ＴａＮ）膜で挟んだ３層膜を用いることができる。導電膜１４４の厚さは２００〜５００ｎｍとする。（図５（Ｂ））      
【００８０】
次に、導電膜１４４上にレジストマスク１４５を形成する。マスク１４５を用いて導電膜１４４をエッチングしてゲート電極（ゲート配線）１４６を形成する。（図５（Ｃ））  
【００８１】
このエッチングにより、図３に示すように、ゲート電極１４６の側面がゲート絶縁膜となすテーパー角θは３度以上６０度以下の範囲の値とされる。このテーパー角θは好ましくは５度以上４５度以下、より好ましくは７度以上２０度以下とする。      
【００８２】
レジストマスク１４５が存在する状態で、半導体層１４２に所定の導電型（ｎ型又はｐ型）の不純物を添加する。ここでは、リンをイオンドーピング法にて添加し、ｎ- 型の不純物領域１４８、１４９を形成する。この添加工程において、ｎ- 型の第２の不純物領域１５４、１５５、ｎ- 型の第３の不純物領域１５６、１５７の濃度分布が決定される。また、後述するがレジストマスク１４５で覆われている領域は、チャネル形成領域１５１となる。（図６（Ａ））      
【００８３】
第２のゲート電極が存在しないため、この添加工程には、半導体層１４２のチャネルが形成される領域にリンが添加されるのを防ぐためのマスクが必要である。このようなマスクとして導電膜１４４のエッチングに用いたレジストマスク１４５を用いたが、不純物添加用に新たに形成することもできる。      
【００８４】
次に、レジストマスク１４５を除去し、ゲート電極１４６を覆ってレジストマスク１５０を形成する。レジストマスク１５０を介して、再びイオンドーピング法によりｎ型の不純物であるリンを半導体層１４２に添加するため、レジストマスク１５０によって、第３の不純物領域の長さが決定される。なおこの添加工程に先立って、ゲート配線１４６をマスクにして絶縁膜１４３をエッチングして、半導体層１４２表面を露出させても良い。（図６（Ｂ））      
【００８５】
図６（Ｂ）に示すように、レジストマスク１５０で覆われていないｎ- 型不純物領域１４８、１４９に選択的にリンが添加されて、ｎ+型の第１の不純物領域１５２、１５３が形
成される。      
【００８６】
またレジストマスク１５０で覆われていた領域は導電型、抵抗値が図６（Ａ）の状態が保たれる。よって、先にレジストマスク１４５で覆われていた領域１５１はチャネル形成領域となる。ゲート電極１４６と重なっている（オーバーラップ）領域は、ｎ- 型の第２の不純物領域１５４、１５５となり、ゲート電極１４６と重なっていない領域はｎ- 型の第３の不純物領域１５６、１５７となる。第２、第３の不純物領域１５４〜１５７は第１の不純物領域１５２、１５３よりも高抵抗な低濃度不純物領域である。      
【００８７】
本実施形態でも、実施形態１と同様に第２の不純物領域１５４、１５５は図４に示した４つのタイプに分類できる。また、チャネル形成領域１５１、第１〜第３の不純物領域１５２〜１５７について、チャネル長方向の長さや不純物濃度は実施形態１と同様である。ただし、チャネル長は実施形態１の第２のゲート電極１０９に代わって、本実施形態では図
６（Ａ）の添加工程に用いたレジストマスク１４５で決定される。      
【００８８】
実施形態１のゲート電極は形状の異なる電極の積層構造であるため、第１のゲート電極１０８の厚さを薄くしても、第２のゲート電極１０９を厚くすることで低抵抗化が可能であるが、本実施形態のゲート電極１４６はテーパー部を有する単層電極であるため、その膜厚は第１のゲート電極１０８よりも厚くなってしまう。      
【００８９】
ゲート電極幅を考慮するとテーパー部の幅WG（図３参照）の長さに限度があるので、第２の不純物領域１５４、１５５の不純物の濃度分布は図４（Ｄ）に示すタイプとするのが最も実用的である。      
【００９０】
なお、第１の不純物領域１５２、１５３と第２の不純物領域１５４、１５５の間に、ゲート電極と重ならない低濃度不純物領域（第３の不純物領域１５６、１５７）を１つ形成したが、この部分に、不純物濃度が互い異なるような不純物領域を２以上の形成しても良い。本発明では、少なくとも第１の不純物領域１５２、１５３と第２の不純物領域１５４、１５５の間に、第１の不純物領域１５２、１５３よりも不純物（リン）濃度が低く、抵抗が高い不純物領域が少なくとも１つ存在すればよい。      
【００９１】
第１の不純物領域１５２、１５３を形成した後レジストマスク１５０を除去する。熱処理して、半導体層１４２に添加されたリンを活性化する。活性化工程には、熱処理だけでなくレーザや、赤外ランプ光による光アニールを行うこともできる。だだし、第２の不純物領域１５４、１５５内のリンを活性化するには、ゲート電極１４６と重なっているため、必ず熱処理が必要である。      
【００９２】
次に、酸化シリコン等でなる層間絶縁膜１５８を形成する。ゲート絶縁膜１４３、層間絶縁膜１５８に第１の不純物領域１５２、１５３、ゲート配線１４６に達するコンタクトホールを形成する。そして、ソース電極１５９、ドレイン電極１６０、及び図示しないゲート配線１４６の取り出し電極を形成する。      
【００９３】
［実施形態３］
図７を用いて、本実施形態のＴＦＴの作製工程について説明する。本実施形態も実施形態１の変形例であり、ゲート電極（ゲート配線）の構造の変形したものであり、他の主要構造は実施形態１と同様である。なお図７において、図１、図２と同じ符号は同じ構成要素を示している。      
【００９４】
本実施形態のゲート電極は実施形態１と同様に、第１のゲート電極１６８と第２のゲート電極１６９が積層した構造であるが、第１のゲート電極１６８の側面をテーパー状にしない例であり、本実施形態では第１のゲート電極１６８が第２のゲート電極１６９側面から外側に延びている部分でも膜厚がほぼ一定になっている。      
【００９５】
半導体層には、実施形態１と同様のリンの添加を経て、チャネル形成領域１６１、ｎ+ 型の第１の不純物領域１６２、１６３、ｎ- 型の第２の不純物領域１６４、１６５、ｎ- 型の第３の不純物領域１６６、１６７が形成される。      
【００９６】
本実施形態では、第１のゲート電極１６８の膜厚は一定とされるため、第２の不純物領域１６４、１６５では不純物濃度に勾配がほとんどない。      
【００９７】
［実施形態４］
本実施形態は、実施形態１及び実施形態２の変形例である。実施形態１、２ではゲート電極のテーパー部での厚さはほぼ線形に変化している。本実施形態では、テーパー部の厚さを非線形に変化させたものである。      
【００９８】
図８に実施形態１のＴＦＴの変形例を示す。図８において図２と同じ符号は同じ構成要素を示す。図８に示すように、第１のゲート電極１７０（ゲート配線）のテーパー部の厚さは非線形に変化されている。半導体層には、実施形態１と同様のリンの添加を経て、チャネル形成領域１７１、ｎ+ 型の第１の不純物領域１７２、１７３、ｎ- 型の第２の不純物領域１７４、１７５、ｎ- 型の第３の不純物領域１７６、１７７が形成される。      
【００９９】
図９に実施形態２のＴＦＴの変形例を示す。図９において図６と同じ符号は同じ構成要素を示す。図９に示すように、ゲート電極１８０（配線）のテーパー部の厚さは非線形に変化している。半導体層には、実施形態１と同様のリンの添加を経て、チャネル形成領域１８１、ｎ+ 型の第１の不純物領域１８２、１８３、ｎ- 型の第２の不純物領域１８４、１８５、ｎ- 型の第３の不純物領域１８６、１８７が形成される。      
【０１００】
図８、図９の断面図が示すように、ゲート電極１７０、１８０は膜厚が一定の部分から若干端にずれた部分で厚さがごく薄くなるようにして、ドナーやアクセプターとなる不純物をゲート電極１７０、１８０を通過しやすくした。      
【０１０１】
図示したようなテーパー部をゲート電極１７０、１８０に形成するには、異方性エッチングと等方性エッチングを組み合わせて、導電膜をエッチングすればよい。      
【０１０２】
なお、実施形態１〜４に記載のＴＦＴの構成は、以下に示す本発明の全ての実施例に適用できるのは、いうまでもない。
【０１０３】
以下、図面を用いて本発明の実施例を詳細に説明する。      
【実施例１】
【０１０４】
本実施例は本発明をアクティブマトリクス型の液晶表示装置に適用した例を説明する。  
【０１０５】
図１０は本実施例のアクティブマトリクス型液晶パネルの概略の構成図である。液晶パネルは、アクティブマトリクス基板と対向基板との間に液晶が挟まれた構造を有し、アクティブマトリクス基板と対向基板に形成された電極により、映像データに対応した電圧を液晶に印加することで、パネルに映像を表示することができる。      
【０１０６】
アクティブマトリクス基板２００は、ガラス基板３００上にＴＦＴをスイッチング素子に用いた画素部２０２、画素部２０２を駆動するためのゲートドライバ回路２０３及びソースドライバ回路２０４が形成されている。ドライバ回路２０３、２０４はそれぞれソース配線、ドレイン配線によって画素部２０２に接続されている。      
【０１０７】
更に、ガラス基板３００上には、ドライバ回路２０３、２０４に入力される信号を処理する信号処理回路２０５が形成され、さらにドライバ回路２０３、２０４、信号処理回路２０５へ電力や制御信号を入力するための外部端子が形成され、この外部端子にＦＰＣ２０６が接続されている。      
【０１０８】
対向基板２１０においては、ガラス基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素部２０２の画素電極に対する対向電極であり、画素電極、対向電極間の電界強度を変化することによって液晶材料の配向が変化され、階調表示が可能になる。更に、対向基板２１０には必要であれば配向膜や、カラーフィルタが形成されている。  
【０１０９】
図１１（Ａ）は画素部の一画素の等価回路であり、図１１（Ｂ）は画素部２０２の上面図である。図１１（Ｃ）はドライバ回路２０３、２０４を構成するＣＭＯＳ回路の上面図である。  
【０１１０】
図１２はアクティブマトリクス基板の断面図である。図１２（Ａ）は画素部２０２の断面図であり、図１１（Ｂ）の鎖線Ｘ−Ｘ’に沿った断面に対応する。図１２（Ｂ）はＣＭＯＳ回路の断面図であり、図１１（Ｃ）の鎖線Ｙ−Ｙ’に沿った断面に対応する。図１２に示すように、画素ＴＦＴ及びＣＭＯＳ回路の薄膜トランジスタは同一のガラス基板３００上に同時に作製される。
【０１１１】
画素部２０２において、ゲート配線３５０が行ごとに形成され、ソース配線３８０が列ごとに形成されている。ゲート配線３５０、ソース配線３８０の交差部近傍には、画素ＴＦＴ２２０が形成されている。画素ＴＦＴ２２０のソース領域にはソース配線３８０に接続され、ドレイン領域には液晶セル２４０、保持容量２３０という２つのコンデンサーが接続されている。
【０１１２】
液晶セル２４０は画素電極３９０と対向基板２１０の透明電極を電極対に、液晶を誘電体とするコンデンサーであり、画素電極３９０によって画素ＴＦＴ２２０に電気的に接続されている。保持容量２３０は、共通配線３６０と、画素ＴＦＴ２２０の半導体層に形成されるチャネル領域を電極対に、ゲート絶縁膜を誘電体とするコンデンサである。
【０１１３】
図１３〜図１６を用いて、本実施例のアクティブマトリクス基板の作製工程を説明する。図１３、図１４は画素部の作製工程を示す断面図であり、図１５、図１６はＣＭＯＳ回路の作製工程を示す断面図である。      
【０１１４】
ガラス基板３００を用意する。本実施例ではコーニングス社製１７３７ガラス基板を用いる。ガラス基板３００表面に接して、プラズマＣＶＤ法でＴＥＯＳガスを原料に厚さ２００ｎｍの酸化シリコン膜を下地膜３０１として形成する。そして、下地膜３０１を４００℃、４時間加熱する。      
【０１１５】
下地膜３０１上にＰＥＣＶＤ法によりＨ2 ガスで希釈したＳｉＨ4 を用いて、厚さ５００ｎｍの非晶質シリコン膜を成膜する。次に、非晶質シリコン膜を４５０℃、１時間加熱して水素出し処理をする。非晶質シリコン膜内の水素原子は５原子％以下、好ましくは１％以下とする。水素出し処理後の非晶質シリコン膜にエキシマレーザ光を照射して結晶性（多結晶）シリコン膜４０１を形成する。レーザ結晶化の条件は、レーザ光源としてＸｅＣｌエキシマレーザを用い、光学系によりレーザ光を線状に整形し、パルス周波数を３０Ｈｚ、オーバーラップ率を９６％、レーザエネルギー密度を３５９ｍＪ／ｃｍ2 とする。（図１３（Ａ）、図１５（Ａ））      
【０１１６】
非晶質シリコン膜の成膜方法はＰＥＣＶＤ法の他に、ＬＰＣＶＤ法やスパッタ法を用いることができる。また、非晶質シリコンを結晶化させるレーザにはエキシマレーザのようなパルス発振型の他、Ａｒレーザのような連続発振型のレーザを用いても良い。また、レーザ結晶化の代わりにハロゲンランプや水銀ランプを用いるランプアニール工程、あるいは６００℃以上の加熱処理工程を用いることもできる。      
【０１１７】
次に、フォトリソ工程用いて図示しないフォトレジストパターンを形成し、このフォトレジストパターンを用いて結晶性シリコン膜４０１を島状にパターニングして、半導体層３０２、３０３、３０４を形成する。半導体層３０２、３０３、３０４を覆って、ゲート絶縁膜３０５として、窒化酸化シリコンを成膜する。成膜方法はＰＥＣＶＤとし、原料ガスにＳｉＨ4 とＮＯ2 を用いた。窒化酸化シリコン膜の厚さは１２０ｎｍとする。（図１３（Ｂ）、図１５（Ｂ））      
【０１１８】
ゲート絶縁膜３０５上にリンを含有するｎ型のシリコン膜４０２、モリブデン−タングステン合金（Ｍｏ−Ｗ）膜４０３の積層膜をスパッタ法で成膜する。シリコン膜４０２の厚さは２００ｎｍとし、Ｍｏ−Ｗ膜４０３の厚さは２５０ｎｍとする。Ｍｏ−Ｗ膜４０３のターゲット材料はＭｏとＷの組成比を１：１とした。（図１３（Ｃ）、図１５（Ｃ））  
【０１１９】
Ｍｏ―Ｗ膜４０３上にレジストマスク４０５を形成する。レジストマスク４０５を用いてＭｏ―Ｗ膜４０３をウェットエッチングし、画素ＴＦＴのゲート配線、共通配線、ＣＭＯＳ回路のゲート配線の上部配線である第２のゲート配線３５２、第２の共通配線３６２、第２のゲート配線３７２を形成する。（図１３（Ｄ）、図１５（Ｄ））      
【０１２０】
再度レジストマスク４０５を用いて、塩素系のガスを用いた異方性エッチングを行い、ｎ型シリコン膜４０２をエッチングし、第１のゲート配線３５１、第２の共通配線３６１、第１のゲート配線３７１を形成する。このとき各配線３５１、３６１、３７１の側面がゲート絶縁膜３０５となす角（テーパー角）θが２０度になるようにし、側部にテーパー部を形成する。（図１３（Ｅ）、図１５（Ｅ））      
【０１２１】
レジストマスク４０５を除去した後、配線３５０、３６０、３７０をマスクにして、イオンドーピング法により半導体層３０２〜３０４にリンを添加し、ｎ- 型領域４０６〜４１３を自己整合的に形成する。このリンの添加工程では、第１の電極３５１、３６１、３７１のテーパー部（第２の電極３５２、３６２、３７２の側面よりも外側にある部分）とゲート絶縁膜３０５を通過させて、リンを添加するため、加速電圧を高めにし、９０ＫｅＶとする。      
【０１２２】
ｎ- 型の不純物領域４０６〜４１３のリン濃度が最終的なＴＦＴのｎ- 型の低濃度不純物領域のリン濃度を決定するため、ドーズ量は低濃度とし、ｎ- 型不純物領域４０６〜４１３において、電極３５０、３６０、３７０と交差していない領域のリンの濃度が１×１０18atoms/cm3 となるようにした。ドーピングガスには水素で希釈したホスフィンを用いる。      
【０１２３】
次に、電極３５０、３６０、３７０を覆うレジストマスク４１５を形成する。レジストマスク４１５が各電極の第１の電極３５１、３６１、３７１の側面よりも外側に延びた長さによって、第１の電極３５１、３６１、３７１とオーバーラップしないｎ- 型の低濃度不純物領域の長さが決定される。ここでは、ＣＭＯＳ回路の半導体層３０４上にはレジストマスクを形成しない。      
【０１２４】
レジストマスク４１５を用いて、イオンドーピング法によりリンを添加する。この添加工程においても、水素で希釈したホスフィンをドーピングガスに用いた。また、リンがゲート絶縁膜３０５を通過できるようにするため、加速電圧は８０ｋｅＶと高めに設定し、この工程で形成されるｎ+ 型の不純物領域３１３〜３１５、３３２、３３３、４２１、４２２のリンの濃度が５×１０20atoms/cm3となるようにドーズ量を設定した。      
【０１２５】
画素部２０２において、半導体層３０２のｎ- 型の不純物領域４０６〜４０９にリンが選択的に添加され、ｎ+ 型の不純物領域３１３〜３１５が形成される。ｎ- 型の不純物領域４０６〜４０９でリンが添加されなかった領域は高抵抗領域として機能し、第１のゲート電極３５１、第１の共通電極と重なっているｎ- 型不純物領域３１６〜３１９と３２６、３２７と、第１のゲート電極３５１、第１の共通電極３６１と重なっていないｎ- 型不純物領域３２０〜３２３、３２８として画定する。更に、２回のリン添加工程でリンが添加
されなかった領域３１１、３１２、３２５がチャネル形成領域として画定する。（図１４（Ａ））      
【０１２６】
ｎ- 型不純物領域３１６〜３１９はリンの濃度がｎ- 型不純物領域３２０〜３２３より低く、またリンの濃度はｎ- 型不純物領域３２０〜３２３からチャネル形成領域３１１、３１２に向かって低くなっている。      
【０１２７】
ＣＭＯＳ回路において、ｎチャネル型ＴＦＴの半導体層３０３のｎ- 型不純物領域４１０、４１１にもリンが選択的に添加され、ｎ+ 型の不純物領域３２２、３２３が形成される。他方、ｎ- 型の不純物領域４１０、４１１において、リンが添加されなかった領域は高抵抗領域として機能し、第１のゲート電極３７１と重なっているｎ- 型不純物領域３３４、３３５と、第１のゲート電極３７１と重なっていないｎ- 型不純物領域３３６、３３７として画定する。２回のリン添加工程でリンが添加されなかった領域３３１はチャネル形成領域として画定する。      
【０１２８】
ｎ- 型不純物領域３３４、３３５はリンの濃度がｎ- 型不純物領域３３６、３３７より低く、またリンの濃度はｎ- 型不純物領域３３６、３３７からチャネル形成領域３３１に向かって低くなっている。      
【０１２９】
また、ｐチャネル型ＴＦＴの半導体層３０４においては、ゲート電極３７０が上に存在する部分にはリンがほとんど添加されず、ゲート電極３７０がその上部に存在しない部分にｎ+ 型領域４２１、４２２が形成され、第１のゲート電極３７１の下部にはｎ- 型の不純物領域が残存する。（図１６（Ａ））      
【０１３０】
レジストマスク４１５を除去した後、ｎチャネル型ＴＦＴを覆うレジストマスク４１６を形成する。ｐチャネル型ＴＦＴの第２のゲート電極３７２をマスクにして、半導体層３０４側の第１のゲート電極３７１をエッチングよって細らせ、第３のゲート電極３７３を形成する。（図１４（Ｂ）、図１６（Ｂ））      
【０１３１】
第３のゲート電極３７３の側面がゲート絶縁膜３０５となすテーパー角θが７５度となった。この第３の電極３７３のテーパー角は６０度以上９０度以下の範囲とし、より好ましくは７０度以上８５度以下の範囲とする。      
【０１３２】
レジストマスク４１６を残存させた状態で、半導体層３０４にボロンとイオンドーピング法で添加する。ゲート電極３７２、３７３がマスクとして機能して、チャネル形成領域３４１、ｐ+ 型不純物領域３４２、３４３、ｐ+ 型不純物領域３４４、３４５が自己整合的に形成される。なお、レジストマスク４１６を除去し、別途新しいレジストマスクを形成しても良い。（図１４（Ｃ）、図１６（Ｃ））      
【０１３３】
ボロンの添加工程では、加速電圧を８０ｋｅＶに設定し、ドーズ量はｐ+ 型不純物領域３４２〜３４５のボロン濃度が３×１０21atoms/cm3となるように設定した。ドーピングガスには水素で希釈したジボランを用いたことで、ｐ+ 型不純物領域３４４、３４５はｐ+ 型不純物領域３４２、３４３とボロン濃度は同じであるが、リン濃度が低くなっている。ｐ+ 型不純物領域３４４、３４５の濃度分布は第１のゲート電極３７１のテーパー部の膜厚変化に対応し、チャネル形成領域３４１に向かって低くなっている。      
【０１３４】
レジストマスク４１６を除去した後、５００℃で加熱して半導体層に添加したリン、ボロンを活性化する。加熱処理に先立って、ゲート配線３５０、共通電極３６０、ゲート配線３７０の酸化を防止するために、厚さ５０ｎｍの酸化シリコンでなる保護膜３０６を形成する。（図１４（Ｃ）、図１６（Ｃ））
【０１３５】
次に、層間絶縁膜３０７として、ＰＥＣＶＤ法で厚さ２０ｎｍの窒化シリコン膜、厚さ９００ｎｍの酸化シリコン膜を積層して成膜する。層間絶縁膜３０７、保護膜３０６、ゲート絶縁膜３０５にｎ+ 型不純物領域３１３〜３１５、ｎ+ 型不純物領域３３２、３３３、ｐ+ 型不純物領域３４２、３４３及び第２のゲート配線３７２に達するコンタクトホールを形成する。      
【０１３６】
層間絶縁膜３０７上にチタン（１５０ｎｍ）／アルミニウム（５００ｎｍ）／チタン（１００ｎｍ）でなる積層膜をスパッタ法で成膜し、パターニングして、ソース配線３８０、ドレイン電極３８１、ソース電極３８４、３８５、ドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路で主に構成される回路２０３〜２０５と、画素ＴＦＴ２２０、保持容量２３０が設けられた画素部２０２が同一のガラス基板３００上に作製される。（図１４（Ｅ）、図１６（Ｅ））      
【０１３７】
アクティブマトリクス基板を完成するには、更に、基板３００全面に平坦化膜３０８を形成する。ここでは、アクリルをスピンコート法で塗布し、焼成して厚さ１μｍのアクリル膜を形成する。平坦化膜３０８にＣＭＯＳ回路のソース電極３８４、３８５及に対するコンタクトホールを開口する。スパッタ法によって厚さ２００ｎｍのチタンを成膜しパターニングしてソース配線３８７、３８８を形成する。
【０１３８】
次に、第１の平坦化膜３０８と同様にして、厚さ０．５μｍのアクリルを第２の平坦化膜３０９として形成する。平坦化膜３０８、３０９にドレイン電極３８１に対するコンタクトホールを形成する。スパッタ法でＩＴＯ膜を成膜し、パターニングして、ドレイン電極３８１に接続された画素電極３９０を形成する。（図１２（Ａ）、（Ｂ））
【０１３９】
本実施例ではｐチャネル型ＴＦＴに対して高抵抗領域として機能する低濃度不純物領域を形成していないが、ｐチャネル型ＴＦＴは元来高抵抗領域がなくとも、信頼性が高いので問題はなく、かえって高抵抗領域形成しないほうがオン電流を稼ぐことができ、ｎチャネル型ＴＦＴとの特性との釣り合いがとれ、都合が良い。      
【実施例２】
【０１４０】
本実施例は実施例１の変形例であり、リンとボロンの添加工程の順序を変えたものであり、他は実施例１と同様である。図１７を用いて本実施例の作製工程を説明する。また図１７において、図１５、図１６と同じ符号は同じ構成要素を示す。      
【０１４１】
実施例１では、リンを半導体層に添加してから、ボロンを添加したが、本実施例ではボロンを先に添加する。      
【０１４２】
本実施例ではＣＭＯＳ回路の作製工程を説明するが、実施例のように画素部とドライバ回路が一体化したアクティブマトリクス基板の作製工程に本実施例を適用できるのはいうまでもない。      
【０１４３】
実施例１で示した工程に従って図１５（Ｅ）の構成を得る。次にレジストマスク４０５を除去する。図１７（Ａ）にこの状態を示す。      
【０１４４】
次に、ｎチャネル型ＴＦＴを覆うレジストマスク４５１を形成する。レジストマスク４５１を用いて、半導体層３０４にボロンをイオンドーピング法で添加する。ゲート電極３７１、３７２がマスクとして機能し、半導体層３０４にチャネル形成領域５０１、ソース領域、ドレイン領域として機能するｐ+ 型不純物領域５０２、５０３が自己整合的に形成される。      
【０１４５】
加速電圧は８０ｋｅＶとし、ドーズ量はｐ+ 型不純物領域５０２、５０３のボロン濃度が３×１０20atoms/cm3となるように設定した。ここで、ｐ+ 型不純物領域５０２、５０３
はドーピング時のボロンの回り込み、ゲート電極３７０側部の膜厚が薄いため、下部にも若干重なっていると予想される。（図１７（Ｂ））      
【０１４６】
レジストマスク４５１を除去した後、ｐチャネル型ＴＦＴを覆うレジストマスク４５２を形成する。そして、イオンドーピング法により半導体層３０３にリンを添加し、ｎ- 型の低濃度不純物領域４５３、４５４を自己整合的に形成する。加速電圧は９０ｋｅＶとし、ドーズ量はｎ- 型不純物領域４５３、４５４のリン濃度が１×１０18atoms/cm3 となるように設定した。また、ドーピングガスには水素で希釈したホスフィンを用いる。（図１７（Ｃ））      
【０１４７】
次に、レジストマスク４５２を除去して、新たにｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジストマスク４５６を形成する。ｎチャネル型ＴＦＴにおいて、マスク４５６が第１のゲート電極３７１の側面よりも外側に延びた長さが、第１のゲート電極３７１とオーバーラップしないｎ- 型不純物領域の長さを決定する。      
【０１４８】
レジストマスク４５６を用いてイオンドーピング法によりリンを添加する。この添加工程においても、ドーピングガスに水素で希釈したホスフィンを用いた。      
【０１４９】
ＣＭＯＳ回路において、ｎチャネル型ＴＦＴの半導体層３０３のｎ- 型不純物領域４５３、４５４にリンが選択的に添加され、ｎ+ 型の不純物領域５１２、５１３が形成される。この工程では、リンをゲート絶縁膜３０５を通過させるため、加速電圧は８０ｋｅＶと高めにする。またｎ+ 型不純物領域５１２、５１３のリンの濃度が５×１０20atoms/cm3となるようにドーズ量を設定した。      
【０１５０】
他方、ｎ- 型の不純物領域４５３、４５４において、リンが添加されなかった領域は高抵抗領域として機能し、第１のゲート電極３７１と重なっているｎ- 型不純物領域５１４、５１５と、第１のゲート電極３７１と重なっていないｎ- 型不純物領域５１６、５１７として画定する。また２回のリン添加工程でリンが添加されなかった領域５１１はチャネル形成領域として画定する。（図１７（Ｄ））      
【０１５１】
本実施例でもゲート電極３７１と重なっているｎ- 型不純物領域５１４、５１５は、リン濃度がｎ- 型不純物領域５１６、５１７（及びｎ+ 型不純物領域５１２、５１３）よりも低く、またリンの濃度はチャネル形成領域５１１に向かって低くなっている。      
【０１５２】
レジストマスク４５６を除去した後、厚さ５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成し、加熱処理して半導体層に添加したリン、ボロンを活性化する。層間絶縁膜３０７を形成し、コンタクトホールを開口して、ソース電極３８４、３８５、ドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路が作製される。（図１７（Ｅ））          
【０１５３】
本実施例では、ｐチャネル型ＴＦＴの第１のゲート電極を細らせる工程を省略することができる。なお、図１７（Ｂ）のボロンの添加工程を行う前に、ｐチャネル型ＴＦＴの第１のゲート電極３７１を第２のゲート電極３７２をマスクにしてエッチングして、第３のゲート電極３７３を形成する工程を追加することもできる。      
【実施例３】
【０１５４】
本実施例も実施例２と同様に、リン、ボロンの添加工程の順序を変えた作製工程を説明する。図１８を用いて本実施例の作製工程を説明する。また図１８において、図１５、図１６と同じ符号は同じ構成要素を示す。      
【０１５５】
また、本実施例は実施例２の変形例にも対応する。実施例２では、ｎチャネル型ＴＦＴを作製するのに、リンを低濃度で添加した後、ボロンを添加するようにしたが、本実施例では先にボロンを高濃度に添加するようにした例である。      
【０１５６】
実施例１で示した工程に従って図１５（Ｅ）の構成を得る。次にレジストマスク４０５を除去する。図１８（Ａ）にこの状態を示す。      
【０１５７】
次に、ｎチャネル型ＴＦＴを覆うレジストマスク６００を形成する。レジストマスク６００を用いて、半導体層３０４にボロンをイオンドーピング法で添加する。ゲート電極３７１、３７２がマスクとして機能し、半導体層３０４にチャネル形成領域６０１、ソース領域、ドレイン領域として機能するｐ+ 型不純物領域６０２、６０３が自己整合的に形成される。ドーピングの加速電圧は８０ｋｅＶとし、ドーズ量はｐ+ 型不純物領域６０２、６０３のボロン濃度が２×１０20atoms/cm3となるように設定した。      
【０１５８】
ｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジストマスク６０５を形成する。レジストマスク６０５を用いて、イオンドーピング法によりリンを添加する。この添加工程においても、水素で希釈したホスフィンをドーピングガスに用いた。ｎチャネル型ＴＦＴの半導体層３０３にリンが選択的に添加され、ｎ+ 型の不純物領域６０６、６０７が形成され、更に、この工程では、リンをゲート絶縁膜３０５を通過させるため、加速電圧は８０ｋｅＶと高めにする。（図１８（Ｃ））      
【０１５９】
レジストマスク６０５を除去した後、ｐチャネル型ＴＦＴを覆うレジストマスク６０８を形成する。そして、イオンドーピング法により半導体層３０３にリンを添加する。ゲート電極３７０がマスクとして機能し、チャネル形成領域６１１、ｎ- 型不純物領域６１４、６１５、ｎ- 型不純物領域６１６、６１７が自己整合的に形成される。      
【０１６０】
ｎ+ 型不純物領域６１２、６１３はソース／ドレイン領域として機能し、リンの濃度が５×１０20atoms/cm3となるようにして低抵抗化する。ｎ- 型不純物領域６１４〜６１７は
ｎ+ 型不純物領域６１２、６１３よりもリン濃度を低くし、高抵抗化する。第１のゲート電極３７１と重なっていないｎ- 型不純物領域６１６、６１７のリン濃度を１×１０18atoms/cm3 とする。（図１８（Ｄ））      
【０１６１】
レジストマスク６０８を除去した後、厚さ５０ｎｍの酸化シリコンでなる保護膜３０６を形成し、加熱処理して半導体層に添加したリン、ボロンを活性化する。層間絶縁膜３０７を形成し、コンタクトホールを開口して、ソース電極３８４、３８５及びドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路が作製される。（図１８（Ｅ））      
【０１６２】
本実施例では、リンの添加工程において、ｐチャネル型ＴＦＴを覆うレジストマスク
６０５、６０８を形成したが、これらのレジストマスク６０５又は／及び６０８を省略することもできる。この場合は、ｐ+ 型の不純物領域６０２、６０３にリンが添加されるため、添加されるリン濃度をみこして、ボロンを多く添加する必要がある。      
【実施例４】
【０１６３】
本実施例も実施例１の変形例であり、リンとボロンの添加工程の順序を変えたものであり、主要な構成は実施例１と同様である。      
【０１６４】
図１９を用いて本実施例の作製工程を説明する。図１９において、図１５、１６と同じ符号は同じ構成要素を示す。      
【０１６５】
実施例１で示した工程に従って図１５（Ｅ）の構成を得る。次にレジストマスク４０５を
除去する。そして、ゲート配線３７０において、ｎチャネル型ＴＦＴのゲート電極として機能する部分を少なくとも覆うレジストマスクを形成し、第２のゲート電極（配線）３７２をエッチングマスクに用いて、第１のゲート電極（配線）３７１をエッチングして、第３のゲート電極（配線）を形成する。      
【０１６６】
即ち、少なくとも、第１のゲート配線３７１において、ｐチャネル型ＴＦＴの半導体層３０４と重なる部分の幅を細らせて、第３のゲート電極３７３を形成する。（図１９（Ａ））      
【０１６７】
イオンドーピング法により半導体層３０３、３０４にリンを低濃度に添加する。第１〜第３のゲート電極３７１〜３７３がマスクとして機能し、ｎ- 型領域６２１〜６２４が自己整合的に形成される。（図１９（Ｂ））      
【０１６８】
次に、ｎチャネル型ＴＦＴを覆うレジストマスク６３０を形成する。レジストマスク６３０を用いて、半導体層３０４にボロンをイオンドーピング法で高濃度に添加する。第１、第３のゲート電極３７１、３７３がマスクとして機能し、半導体層３０４にチャネル形成領域６３１、ソース領域、ドレイン領域として機能するｐ+ 型不純物領域６３２、６３３が自己整合的に形成される。（図１９（Ｃ））      
【０１６９】
次に、レジストマスク６３０を除去して、新たにｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジストマスク６４０を形成する。レジストマスク６４０を用いて、イオンドーピング法によりリンを高濃度に添加する。ｎチャネル型ＴＦＴの半導体層３０３のｎ- 型不純物領域６２１、６２２にリンが選択的に添加され、ｎ+ 型の不純物領域６４２、６４３が形成される。更に、レジストマスク６４０で覆われている領域は、チャネル形成領域６４１、第１のゲート電極３７１と重なっているｎ- 型不純物領域６４４、６４５と、第１のゲート電極３７１と重なっていないｎ- 型不純物領域６４６、６４７として画定する。（図１９（Ｄ））      
【０１７０】
本実施例でもゲート電極３７１と重なっているｎ- 型不純物領域６４４、６４５は、リン濃度がｎ- 型不純物領域６４６、６４７（及びｎ+ 型不純物領域６４２、６４３）よりも低く、またリンの濃度はチャネル形成領域６４１に向かって低くなっている。      
【０１７１】
レジストマスク６４０を除去した後、厚さ５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成し、加熱処理して半導体層に添加したリン、ボロンを活性化する。層間絶縁膜３０７を形成し、コンタクトホールを開口して、ソース電極３８４、３８５、ドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路が作製される。（図１９（Ｅ）            
【０１７２】
また、本実施例では、ｐチャネル型ＴＦＴの第１のゲート電極の幅を細らせたが、この工程を省略することもできる。      
【０１７３】
本実施例では、リンの添加工程において、ｐチャネル型ＴＦＴを覆うレジストマスク６３０、６４０を形成したが、これらのレジストマスク６３０又は／及び６４０を省略することもできる。この場合は、ｐ+ 型の不純物領域６３２、６３３にリンが添加されるため、添加されるリン濃度をみこして、ボロンを多く添加する必要がある。      
【実施例５】
【０１７４】
本実施例は実施例１の変形例であり、リンとボロンの添加工程の順序を変えたものである。主要な構成は実施例１と同様である。      
【０１７５】
図２０を用いて本実施例の作製工程を説明する。図２０において、図１５、図１６と同じ符号は同じ構成要素を示す。      
【０１７６】
また、本実施例は実施例４の変形例に対応し、実施例４と同様にｐチャネル型ＴＦＴの第１のゲート電極を細らせて、第３のゲート電極３７３を形成する。（図２０（Ａ））    
【０１７７】
次に、ｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジストマスク６５０を形成する。レジストマスク６５０を用いて、イオンドーピング法によりリンを高濃度に添加し、ｎ型領域６５１、６５２を形成する。（図２０（Ｂ））      
【０１７８】
次に、ｎチャネル型ＴＦＴを覆うレジストマスク６６０を形成する。レジストマスク６６０を用いて、半導体層３０４にボロンをイオンドーピング法で高濃度に添加する。第１、第３のゲート電極３７１、３７３がマスクとして機能し、半導体層３０４にチャネル形成領域６６１、ソース領域、ドレイン領域として機能するｐ+ 型不純物領域６６２、６６３が自己整合的に形成される。（図２０（Ｃ））      
【０１７９】
次に、レジストマスク６６０を除去して、新たにｐチャネル型ＴＦＴ全体を覆うレジストマスク６７０を形成する。イオンドーピング法によりリンを低濃度に添加し、またリンが第１のゲート電極３７１のテーパー部を通過するように加速電圧を９０ｋｅＶと高めに設定する。      
【０１８０】
この結果、ｎチャネル型ＴＦＴの半導体層３０３に、チャネル形成領域６７１、ｎ+ 型の不純物領域６７２、６７３、第１のゲート電極３７１と重なっているｎ- 型不純物領域６７４、６７５と、第１のゲート電極３７１と重なっていないｎ- 型不純物領域６７６、６７７が自己整合的に形成される。（図２０（Ｄ））      
【０１８１】
レジストマスク６７０を除去した後、厚さ５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成し、加熱処理して半導体層に添加したリン、ボロンを活性化する。層間絶縁膜３０７を形成し、コンタクトホールを開口して、ソース電極３８４、３８５、ドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路が作製される。（図２０（Ｅ））          
【０１８２】
また、本実施例では、ｐチャネル型ＴＦＴの第１のゲート電極の幅を細らせたが、この工程を省略することもできる。      
【０１８３】
本実施例では、リンの添加工程において、ｐチャネル型ＴＦＴを覆うレジストマスク６５０、６７０を形成したが、これらのレジストマスク６５０又は／及び６７０を省略することもできる。この場合は、ｐ+ 型の不純物領域６６２、６６３にリンが添加されるため、添加されるリン濃度をみこして、ボロンを多く添加する必要がある。      
【実施例６】
【０１８４】
本実施例は実施例１の変形例であって、リンとボロンの添加工程の順序を変えたものであり、他の構成は実施例１とほぼ同様である。      
【０１８５】
以下、図２１を用いて本実施例の作製工程を説明する。図２１において、図１５、図１６と同じ符号は同じ構成要素を示す。      
【０１８６】
また、本実施例は実施例５の変形例に対応し、実施例５と同様にｐチャネル型ＴＦＴの第１のゲート電極を細らせて、第３のゲート電極３７３を形成する。（図２１（Ａ））    
【０１８７】
更に実施例５と同様に、ｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジストマスク６８０を形成する。レジストマスク６８０を用いて、イオンドーピング法
によりリンを高濃度に添加し、ｎ型領域６８１、６８２を形成する。（図２１（Ｂ））  
【０１８８】
次に、レジストマスク６８０を除去して、新たにｐチャネル型ＴＦＴ全体を覆うレジストマスク６９０を形成する。イオンドーピング法によりリンを低濃度に添加する。リンが第１のゲート電極３７１のテーパー部を通過するように加速電圧を９０ｋｅＶと高めに設定する。      
【０１８９】
この結果、ｎチャネル型ＴＦＴの半導体層３０３に、チャネル形成領域６９１、ｎ+ 型の不純物領域６９２、６９３、第１のゲート電極３７１と重なっているｎ- 型不純物領域６９４、６７５と、第１のゲート電極３７１と重なっていないｎ- 型不純物領域６９６、６９７が自己整合的に形成される。（図２１（Ｃ））      
【０１９０】
次に、ｎチャネル型ＴＦＴ全体を覆うレジストマスク７００を形成した後、イオンドーピング法で半導体層３０４にボロンを高濃度に添加する。第１、第３のゲート電極３７１、３７３がマスクとして機能し、半導体層３０４にチャネル形成領域７０１、ソース領域、ドレイン領域として機能するｐ+ 型不純物領域７０２、７０３が自己整合的に形成される。（図２１（Ｄ））      
【０１９１】
レジストマスク７００を除去した後、厚さ５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成し、加熱処理して半導体層に添加したリン、ボロンを活性化する。層間絶縁膜３０７を形成し、コンタクトホールを開口して、ソース電極３８４、３８５ドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路が作製される。（図２１（Ｅ））      
【０１９２】
また、本実施例では、ｐチャネル型ＴＦＴの第１のゲート電極の幅を細らせたが、この工程を省略することもできる。      
【０１９３】
本実施例では、リンの添加工程において、ｐチャネル型ＴＦＴを覆うレジストマスク６８０、６９０を形成したが、これらのレジストマスク６８０又は／及び６９０を省略することもできる。この場合は、ｐ+ 型の不純物領域７０２、７０３にリンが添加されるため、添加されるリン濃度をみこして、ボロンを多く添加する必要がある。      
【０１９４】
上述したように実施例２〜６ではＣＭＯＳ回路の作製工程を説明するが、実施例１のように画素部とドライバ回路が一体化したアクティブマトリクス基板の作製工程に本実施例を適用できるのはいうまでもない。      
【実施例７】
【０１９５】
本実施例は、実施例１等に示したテーパー部を有するゲート電極及びゲート電極の形成方法の一例を説明する。      
【０１９６】
まず、窒化酸化シリコン膜からなるゲート絶縁膜を形成し、その上にスパッタ法により金属積層膜を形成した。本実施例では純度が６Ｎ以上のタングステンターゲットを用いた。また、スパッタガスとしてはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）等の単体ガスまたはそれらの混合ガスを用いればよい。なお、スパッタパワー、ガスの圧力、基板温度等の成膜条件は適宜実施者が制御すればよい。なお、上記金属積層膜は下層にＷＮｘ（但し、０＜ｘ＜１）で示される窒化タングステン膜を有し、上層にタングステン膜を有している。      
【０１９７】
こうして得られた金属積層膜は、不純物元素がほとんど含まれておらず、特に酸素の含有量は３０ｐｐｍ以下とすることができ、電気抵抗率は２０μΩ・ｃｍ以下、代表的には、６μ〜１５μΩ・ｃｍとすることができる。また、膜の応力は、−５×１０9〜５×１０9
ｄｙｎ／ｃｍ2とすることができる。      
【０１９８】
なお、窒化酸化シリコン膜とはＳｉＯxＮyで表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。      
【０１９９】
次いで、所望のゲート配線パターンを得るためのレジストマスクパターン（膜厚：１．５μｍ）を形成する。      
【０２００】
次いで、本実施例では、上記金属積層膜のパターニングに高密度プラズマを使用するＩＣＰ（Inductively Coupled Plasma）エッチング装置を使用してエッチングを行ない、断面がテーパー形状を有するゲート電極及びゲート電極を形成した。      
【０２０１】
ここで、ＩＣＰドライエッチング装置プラズマ生成機構について図２２を用いて詳細に説明する。      
【０２０２】
図２２にエッチングチャンバーの簡略構造図を示す。チャンバー上部の
石英板１１上にアンテナコイル１２を配置し、マッチングボックス１３を介してＲＦ電源１４に接続されている。また、対向に配置された基板側の下部電極１５にもマッチングボックス１６を介してＲＦ電源１７が接続されている。      
【０２０３】
基板上方のアンテナコイル１２にＲＦ電流が印加されると、アンテナコイル１２にＲＦ電流Ｊがα方向に流れ、Ｚ方向に磁界Ｂが発生する。電流Ｊと磁界Ｂの関係は次式に従う。
【０２０４】
μ0Ｊ＝rotＢ（μ0は磁化率）      
【０２０５】
次式で示すファラデーの電磁誘導の法則に従って、α方向に誘導電界Ｅが生じる。      
【０２０６】
―∂Ｂ／∂ｔ＝rotＥ      
【０２０７】
この誘導電界Ｅで電子がα方向に加速されガス分子と衝突し、プラズマが生成される。誘導電界の方向がα方向なので、荷電粒子がエッチングチャンバー壁や、基板に衝突して電荷を消失する確率が低くなる。従って、１Ｐａ程度の低圧力でも高密度のプラズマを発生させることができる。また、下流へは、磁界Ｂがほとんどないので、シート状に広がった高密度プラズマ領域となる。      
【０２０８】
アンテナコイル１２（ＩＣＰパワーが印加される）と基板側の下部電極１５（バイアスパワーが印加される）のそれぞれに印加するＲＦパワーを調節することによってプラズマ密度と自己バイアス電圧を独立に制御することが可能である。また、被エッチング膜に応じて異なる周波数のＲＦパワーを印加できる。      
【０２０９】
ＩＣＰエッチング装置で高密度プラズマを得るためには、アンテナコイル１２に流れるＲＦ電流Ｊを低損失で流す必要があり、大面積化するためには、アンテナコイル１２のインダクタンスを低下させなければならない。そのために図２３に示したようにアンテナを分割したマルチスパイラルコイル２２のＩＣＰエッチング装置が開発された。図２３中の２１は石英板、２３、２６はマッチングボックス、２４、２７はＲＦ電源である。また、チャンバーの底部には、基板２８を保持する下部電極２５が絶縁体２９を介して設けられている。      
【０２１０】
本実施例は、様々なＩＣＰエッチング装置の中でも特に、マルチスパイラルコイル方式の
ＩＣＰエッチング装置を用いることで所望のテーパー角θを有する配線を形成した。    
【０２１１】
所望のテーパー角θを得るため、本実施例では、ＩＣＰエッチング装置のバイアスパワー密度を調節する。図２４は、テーパー角θのバイアスパワー依存性を示した図である。図２４に示したように、バイアスパワー密度に応じてテーパー角θを制御することができる。      
【０２１２】
また、エッチングガス（ＣＦ4とＣｌ2の混合ガス）のＣＦ4の流量比を調節してもよい。
図２５はテーパー角θとＣＦ4の流量比依存性を示した図である。ＣＦ4の流量比を大きくすればタングステンとレジストとの選択比が大きくなり、配線のテーパー角θを大きくすることができる。      
【０２１３】
また、テーパー角θはタングステンとレジストの選択比に依存していると考えられる。図２６にタングステンとレジストの選択比とテーパー角θとの依存性を示した。      
【０２１４】
このようにＩＣＰエッチング装置を用いて、バイアスパワー密度や反応ガス流量比を適宜決定することで、極めて容易に所望のテーパー角θ＝３〜６０°（好ましくは５〜４５°より好ましくは７〜２０°）を有するゲート電極および配線を形成することができた。  
【０２１５】
ここでは、Ｗ膜を一例として示したが、一般に知られている耐熱性導電性材料（Ｔａ、Ｔｉ、Ｍｏ、Ｃｒ、Ｎｂ、Ｓｉ等）についてＩＣＰエッチング装置を用いると、容易にパターンの端部をテーパー形状として加工することができる。      
【０２１６】
また、上記ドライエッチングに用いるエッチングガスとしてＣＦ4（四フッ化炭素ガス）
とＣｌ2ガスとの混合ガスを用いたが、特に限定されず、例えば、Ｃ2Ｆ6、またはＣ4Ｆ8
から選ばれたフッ素を含む反応ガスとＣｌ2、ＳｉＣｌ4、またはＢＣｌ3から選ばれた塩
素を含むガスとの混合ガスを用いることも可能である。      
【０２１７】
以降の工程は、実施例１に従えば、半導体装置が完成する。      
【０２１８】
なお、本実施例の構成は、本明細書に記載された実施例のテーパ部を有する電極の作製工程に適用できる。      
【実施例８】
【０２１９】
実施例１では半導体層にエキシマレーザにより結晶化した多結晶シリコン膜を用いたが、本実施例は他の結晶化方法を示す。      
【０２２０】
本実施例の結晶化工程は特開平７−１３０６５２号公報に記載の結晶化技術である。この結晶化工程について図２７を用いて説明する。      
【０２２１】
まずガラス基板１００１上に下地膜として酸化シリコン膜１００２を成膜する。酸化シリコン膜１００２上に非晶質シリコン膜１００３を成膜する。本実施例では酸化シリコン膜１００２と非晶質シリコン膜１００３とをスパッタ法により連続的に成膜した。次に、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１００
４を形成した。（図２７（Ａ））      
【０２２２】
なお、ニッケル（Ni）以外にも、ゲルマニウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン（Si）といった元素から選ばれた一種または複数種の元素を用いても良い。      
【０２２３】
次に、６００℃１時間の水素だし工程の後、４５０〜１１００℃で４〜１２時間（本実施例では５００℃４時間）の熱処理を行い、結晶性シリコン膜１００５を形成した。こうして得られた結晶性シリコン膜１００５は非常に優れた結晶性を有することが分かっている。（図２７（Ｂ））      
【０２２４】
なお、本実施例の結晶化工程は本明細書に記載された半導体層の形成工程に適用できる。
【実施例９】
【０２２５】
本実施例では、実施例８と異なる結晶化工程に関するものであり、特開平８−７８３２９号公報に記載された技術を用いて結晶化した場合の例について説明する。特開平８−７８３２９号公報に記載された技術は、触媒元素を選択的に添加することによって、半導体膜の選択的な結晶化を可能とするものである。図２８を用いて、同技術を本発明に適用した場合について説明する。      
【０２２６】
まず、ガラス基板１０１１上に酸化シリコン膜１０１２を成膜し、その表面上に非晶質シリコン膜１０１３、酸化シリコン膜１０１４を連続的に成膜した。この時、酸化シリコン膜１０１４の膜厚は１５０ｎｍとした。      
【０２２７】
次に酸化シリコン膜１０１４をパターニングして選択的に開口部１０１５を形成し、その後、重量換算で１００ppmのニッケルを含む酢酸ニッケル塩溶液を塗布した。形成された
ニッケル含有層１０１６は開口部１０１５の底部のみで非晶質シリコン膜１０１３と接触した状態となった。（図２８（Ａ））      
【０２２８】
次に、５００〜６５０℃で４〜２４時間（本実施例では５５０℃１４時間）の熱処理を行い、非晶質シリコン膜の結晶化を行った。この結晶化過程では、ニッケルが接した部分がまず結晶化し、そこから基板にほぼ平行な方向へと結晶成長が進行する。結晶学的には＜１１１＞軸方向に向かって進行することが確かめられている。      
【０２２９】
こうして形成された結晶性シリコン膜１０１７は棒状または針状の結晶が集合してなり、各々の棒状結晶は、巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。      
【０２３０】
なお、上記公報に記載された技術においてもニッケル（Ni）以外にゲルマニウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン（Si）といった元素から選ばれた一種または複数種の元素を用いることができる。      
【０２３１】
以上のような技術を用いて結晶を含む半導体膜（結晶性シリコン膜や結晶性シリコンゲルマニウム膜を含む）を形成し、パターニングを行って結晶を含む半導体膜でなる半導体層を形成すれば良い。その後の工程は実施例１に従えば良い。勿論、実施例２〜７との組み合わせも可能である。      
【０２３２】
本実施例の技術を用いて結晶化した結晶を含む半導体膜を用いてＴＦＴを作製した場合、高い電界効果移動度（モビリティ）が得られるが、そのため高い信頼性を要求されていた。しかしながら、本発明のＴＦＴ構造を採用することで本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。      
【実施例１０】
【０２３３】
本実施例は、実施例８、９で示した半導体の結晶化に用いたニッケルを、結晶化後にリンを用いて除去する工程を行う例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。      
【０２３４】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶性半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。      
【０２３５】
本実施例の構成について図２９を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図２９（Ａ）では、実施例２で示した結晶化の技術を用いて、下地膜１０２２、結晶性シリコン膜１０２３が形成された状態を示している。そして、結晶性シリコン膜１０２３の表面にマスク用の酸化珪素膜１０２４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶性シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶性シリコン膜にリンが添加された領域１０２５が設けられた。      
【０２３６】
この状態で、窒素雰囲気中で５５０〜１０２０℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶性シリコン膜にリンが添加された領域１０２５がゲッタリングサイトとして働き、結晶性シリコン膜１０２３に残存していた触媒元素はリンが添加された領域１０２５に偏析させることができた。      
【０２３７】
そして、マスク用の酸化珪素膜１０２４と、リンが添加された領域１０２５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3 以下にまで低減された結晶性シリコン膜を得ることができた。この結晶性シリコン膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【実施例１１】
【０２３８】
本実施例では、実施例８、９に対して特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を組み合わせた例を示す。    
【０２３９】
同公報に記載された技術は、実施例３、４で示した半導体の結晶化に用いたニッケルを、結晶化後にハロゲン元素（代表的には塩素）のゲッタリング作用を用いて除去する技術である。同技術を用いることで半導体層中のニッケル濃度を１×１０17atoms/cm3 以下（好ましくは１×１０16atoms/cm3 以下）にまで低減することができる。      
【０２４０】
本実施例の構成について図３０を用いて説明する。まず基板として耐熱性の高い石英基板１０３１を用いた。勿論、シリコン基板やセラミックス基板を用いても良い。石英基板を用いた場合、特に下地膜として酸化シリコン膜を設けなくても基板側からの汚染はない。
【０２４１】
次に実施例３、４の結晶化方法を用いて結晶性シリコン膜（図示せず）を形成し、パターニングして半導体層１０３２、１０３３を形成した。さらに、それら半導体層を覆って酸化シリコン膜でなるゲート絶縁膜１０３４を形成した。（図３０（Ａ））      
【０２４２】
ゲート絶縁膜１０３４を形成したら、ハロゲン元素を含む雰囲気中において熱処理を行った。本実施例では処理雰囲気を酸素と塩化水素とを混合した酸化性雰囲気とし、処理温度を９５０℃、処理時間を３０分とした。なお、処理温度は７００〜１１５０℃（代表的には９００〜１０００℃）の間で選択すれば良いし、処理時間も１０分〜８時間（代表的には３０分〜２時間）の間で選択すれば良い。（図３０（Ｂ））      
【０２４３】
この時、ニッケルは揮発性のニッケル塩化物となって処理雰囲気中に離脱し、結晶性シリコン膜中のニッケル濃度が低減する。従って、図３０（Ｂ）に示した半導体層１０３５、１０３６中に含まれるニッケル濃度は１×１０17atoms/cm3以下に低減されていた。    
【０２４４】
以上のような技術でなる本実施例を用いて半導体層を形成し、その後の工程は実施例１、２に従えば良い。勿特に本実施例と実施例４の結晶化方法の組み合わせは非常に結晶性の高い結晶性シリコン膜を実現できることが判明している。      
【０２４５】
（半導体層の結晶構造に関する知見）
上記作製工程に従って形成した半導体層は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。      
【０２４６】
また、電子線回折及びエックス線（Ｘ線）回折を利用して半導体層の表面（チャネルを形成する部分）が結晶軸に多少のずれが含まれているものの主たる配向面が｛１１０｝面であることを確認した。本出願人がスポット径約1.5μmの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。      
【０２４７】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることで、容易に確認できる。      
【０２４８】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization
of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。      
【０２４９】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。      
【０２５０】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。      
【０２５１】
本出願人が本発明を実施して得た結晶性シリコン膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。      
【０２５２】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。      
【０２５３】
本実施例の結晶性シリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。      
【０２５４】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。      
【０２５５】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実施して得た結晶性シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。      
【０２５６】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないと見なすことができる。      
【０２５７】
また７００〜１１５０℃という高い温度での熱処理工程によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。      
【０２５８】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶性シリコン膜のスピン密度は少なくとも３×１０17spins/cm3以下（好ましくは５×１０15spins/cm3 以下）であることが判明している。ただし、この測定値は現存する測定装置の検
出限界に近いので、実際のスピン密度はさらに低いと予想される。      
【０２５９】
以上の事から、本実施例を実施することで得られた結晶性シリコン膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。本出願人はこのような結晶構造を有する結晶性シリコン膜をＣＧＳ(Continuous Grain Silicon)と呼んでいる。      
【０２６０】
ＣＧＳに関する記載は本出願人による特開平１０−２９４２８０号公報、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。      
【０２６１】
（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴからは次に示す様なデータが得られている。      
【０２６２】
スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。      
【０２６３】
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、ｎチャネル型ＴＦＴで
200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、ｐチャネル型ＴＦＴで100〜300cm2/Vs （代表的には 150〜200cm2/Vs ）と大きい。      
【０２６４】
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。      
【０２６５】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。      
【０２６６】
（回路特性に関する知見）
次に、本実施例を実施して形成したＴＦＴを用いて作製されたリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲイト絶縁膜の膜厚：30ｎｍ及び50ｎｍ
ＴＦＴのゲイト長： 0.6μｍ      
【０２６７】
このリングオシレータによって発振周波数を調べた結果、最大値で1.04ＧＨｚの発振周波数を得ることができた。また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して動作周波数を確認した。その結果、ゲイト絶縁膜の膜厚30ｎｍ、ゲイト長 0.6μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路において動作周波数100 ＭＨｚの出力パルスが得られた。      
【０２６８】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）を有していることを示している。      
【実施例１２】
【０２６９】
本実施例も結晶化工程で用いた触媒元素をゲッタリングする技術に関する。      
【０２７０】
実施例１０では、結晶化シリコン中の触媒元素をゲッタリングするため、ゲッタリング領域１０２５（図２９参照）を形成する必要がある。ゲッタリング領域には、ＴＦＴを形成することができなくなるため、回路の集積化を妨げている。本実施例は上記の問題点を解消したゲッタリング方法であり、ｎチャネル型ＴＦＴのｎ+ 型不純物領域及び、ｐチャネル型ＴＦＴのｐ+ 型不純物領域をゲッタリング領域に用いる。      
【０２７１】
実施例１で示した工程では、ｎ+ 型不純物領域３１３〜３１５及び、ｐ+ 型不純物領域３３２、３３３にはリンが５×１０20atoms/cm3の高濃度に存在する。（図１４、図１６参照）このため、これらの領域をゲッタリング領域に用いることができる。      
【０２７２】
このため、ＴＦＴの半導体層３０２〜３０４を実施例３、４で示した結晶性シリコンで形成した場合、リン、ボロンの活性化工程をゲッタリングのための加熱工程と兼ねればよい。例えば、活性化工程（図１４（Ｄ）、図１６（Ｄ）参照）において、５００〜６５０℃（代表的には５５０〜６００℃）の処理温度で２〜２４時間（代表的には４〜１２時間）の熱処理工程を行えばよい。      
【０２７３】
この熱処理工程において、各ＴＦＴのチャネル形成領域３１１、３１２、３２５、３３１、３４１に残存したニッケルは、リンの作用により上記のｎ+ 型不純物領域、ｐ+ 型不純物領域へ向かって拡散し、そこで捕獲される。      
【０２７４】
そのため、ｎ+ 型不純物領域３１３〜３１５及び、ｐ+ 型不純物領域３３２、３３３のニッケル（触媒）濃度は１×１０17〜１×１０20atoms/cm3（代表的には１×１０18〜５×
１０19atoms/cm3）と増加し、他方、チャネル形成領域３１１、３１２、３２５、３３１
、３４１のニッケル濃度は２×１０17atoms/cm3以下（代表的には１×１０14〜５×１０16atoms/cm3）にまで低減することができる。      
【０２７５】
なお、本実施例の効果を得るには、ｎ+ 型不純物領域３１３〜３１５及び、ｐ+ 型不純物領域３３２、３３３には、リンまたはヒ素の濃度が少なくとも１×１０19atoms/cm3以上
（好ましくは１×１０20〜５×１０21atoms/cm3）となるようする。      
【実施例１３】
【０２７６】
本実施例は、実施例１のＣＭＯＳ回路の変形例である。図３１を用いて。本実施例のＴＦＴの構造を説明する。図３１（Ａ）〜（Ｄ）において同じ符号は同じ構成要素を示す。また、本実施例の作製工程は実施例１、２を適用すれば良く、詳細な説明を省略する。          
【０２７７】
図３１（Ａ）は、実施例１の変形例であり、第２のゲート電極（配線）を省略して、テーパー部を有する電極（配線）だけでゲート電極（配線）を形成した例である。      
【０２７８】
基板９００全面に酸化シリコンでなる下地膜９０１を形成されている。下地膜９０１上に、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴの島状の半導体層が形成されている。島状の半導体層を覆って基板９００全面に、ゲート絶縁膜９０５が形成されている。更に、ＴＦＴを覆って窒化シリコンでなる保護膜９０６、層間絶縁膜が形成９０７が形成され、層間絶縁膜９０７上にはソース電極９４１、９４２、ドレイン電極９４３が形成されている。
【０２７９】
ゲート絶縁膜９０５を挟んでゲート配線（ゲート電極）９３３が半導体層を交差して形成されている。ゲート配線９３１の側面はテーパー状に形成されている。ここでは、厚さ２５０ｎｍのクロムで形成した。更に、ｐチャネル型ＴＦＴの半導体層と交差している部分は、その幅が細らされて第２のゲート電極９３３Ａが形成されている。      
【０２８０】
また半導体層にリン、ボロンを添加する方法は実施例１を適用した。ｎチャネル型ＴＦＴの半導体層には、チャネル形成領域９１１Ａ、ｎ+ 型不純物領域９１２Ａ、９１３Ａ、ゲート電極９３１Ａと重なっているｎ- 不純物型領域９１４Ａ、９１５Ａ、ゲート電極９３１Ａと重なっていないｎ- 型不純物領域９１６Ａ、９１７Ａが形成されている。          
【０２８１】
ｎ- 型不純物領域９１４Ａ、９１５Ａ、ｎ- 型不純物領域９１６Ａ、９１７Ａはリンの濃度がｎ+ 型不純物領域９１２Ａ、９１３Ａよりも低くなっている。また、ｎ- 型不純物領域９１４Ａ、９１５Ａとチャネル形成領域９１１Ａとの接合部はゲート電極９３１Ａのテーパー部の下に存在し、ｎ- 型不純物領域９１４Ａ、９１５Ａの濃度はチャネル形成領域９１１Ａに向かって減少している。      
【０２８２】
他方、ｐチャネル型ＴＦＴの半導体層には、チャネル形成領域９２１Ａ、ｐ+ 型不純物領域９２２Ａ、９２３Ａ、ｐ+ 型不純物領域９２４Ａ、９２５Ａが形成されている。ｐ+ 型不純物領域９２２Ａ、９２３Ａよりもｐ+ 型不純物領域９２４Ａ、９２５Ａはリンの濃度が低く、ボロン濃度は同じになっている。      
【０２８３】
図３１（Ｂ）は実施例２、３の変形例であり、第２の電極を省略して、ゲート電極をテーパー部を有する電極だけで形成した例である。      
【０２８４】
図３１（Ｂ）では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴともゲート電極９３１Ｂはテーパー状に形成されている。ここでは、厚さ２５０ｎｍのクロムで形成した。      
【０２８５】
また半導体層にリン、ボロンを添加する工程は実施例２を適用した。ｎチャネル型ＴＦＴの半導体層には、チャネル形成領域９１１Ｂ、ｎ+ 型不純物領域９１２Ｂ、９１３Ｂ、ゲート電極９３１Ｂと重なっているｎ- 不純物型領域９１４Ｂ、９１５Ｂ、ゲート電極９３１Ｂと重なっていないｎ- 型不純物領域９１６Ｂ、９１７Ｂが形成されている。          
【０２８６】
ｎ- 型不純物領域９１４Ｂ、９１５Ｂ、ｎ- 型不純物領域９１６Ｂ、９１７Ｂはリンの濃度がｎ+ 型不純物領域９１２Ｂ、９１３Ｂよりも低くなっている。また、ｎ- 型不純物領域９１４Ｂ、９１５Ｂとチャネル形成領域９１１Ｂとの接合部はゲート電極９３１のテーパー部の下に存在し、ｎ- 型不純物領域９１４Ｂ、９１５Ｂの濃度はチャネル形成領域９１１Ｂに向かって減少している。      
【０２８７】
他方、ｐチャネル型ＴＦＴの半導体層には、チャネル形成領域９２１Ｂ、ｐ+ 型不純物領域９２２Ｂ、９２３Ｂがゲート電極９３１Ｂをマスクにして自己整合的に形成されている。      
【０２８８】
図３１（Ｃ）は実施例１において、第１のゲート電極のテーパーエッチングを省略した例である。      
【０２８９】
ゲート配線は第１のゲート配線９３１Ｃと第１のゲート配線９３１Ｃよりもチャネル長方向の幅の狭い第２のゲート配線９３２Ｃでなる。なお、第１のゲート配線９３１Ｃがｐチャネル型ＴＦＴの半導体層と交差する部分は、第２のゲート配線９３２Ｃをマスクにして幅が細らされた第３のゲート電極９３３Ｃが形成されている。      
【０２９０】
ｎチャネル型ＴＦＴの半導体層には、チャネル形成領域９１１Ｃ、ｎ+ 型不純物領域９１２Ｃ、９１３Ｃ、ゲート電極９３１Ｃと重なっているｎ- 不純物型領域９１４Ｃ、９１５Ｃ、ゲート電極９３１Ｃと重なっていないｎ- 型不純物領域９１６Ｃ、９１７Ｃが形成されている。      
【０２９１】
ｎ- 型不純物領域９１４Ｃ、９１５Ｃ、ｎ- 型不純物領域９１６Ｃ、９１７Ｃはリンの濃度がｎ+ 型不純物領域９１２Ｃ、９１３Ｃよりも低くなっている。      
【０２９２】
他方、ｐチャネル型ＴＦＴの半導体層には、チャネル形成領域９２１Ｃ、ｐ+ 型不純物領域９２２Ｃ、９２３Ｃ、ｐ+ 型不純物領域９２４Ｃ、９２５Ｃが形成されている。ｐ+ 型不純物領域９２４Ｃ、９２５Ｃはｐ+ 型不純物領域９２２Ｃ、９２３Ｃよりもリン濃度が低くなっている。      
【０２９３】
図３１（Ｄ）は実施例１において、ゲート配線表面を覆う第４のゲート配線を形成した例である。      
【０２９４】
ＣＭＯＳ回路は実施例１の工程に従ってボロンの添加工程を行う。次に、窒化シリコンでなる保護膜９０６を形成する代わりに、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）でなる金属膜、またはこれらの元素を主成分とする合金、またはシリサイド等の導電性材料を形成し、パターニングして第４のゲート配線９３４Ｄを形成する。しかる後活性化を行えばよい。      
【０２９５】
この構成により、第２のゲート配線９３２Ｄが第１のゲート配線９３１Ｄ（第３のゲート電極９３３Ｄを含む）と第４のゲート配線９３４Ｄでくるまれた構造のゲート配線を得ることができる。      
【０２９６】
この場合には、ｎチャネル型ＴＦＴの半導体層には、チャネル形成領域９１１Ｄ、ｎ+ 型不純物領域９１２Ｄ、９１３Ｄ、ゲート電極９３１Ｄと重なっているｎ- 不純物型領域９１４Ｄ、９１５Ｄ、ゲート電極９３１Ｄと重なっていないｎ- 型不純物領域９１６Ｄ、９１７Ｄが形成されているが、ｎ- 型不純物領域９１４Ｄ、９１５Ｄは第１及び第４のゲート電極と交差している部分であり、ｎ- 型不純物領域９１６Ｄ、９１７Ｄは第４のゲート電極９３４Ｄと交差していない。      
【０２９７】
この構成の利点は、第１のゲート電極９３１Ｄの下部の半導体層にほとんどリンが添加されない場合に特に有効である。図３１（Ｄ）に示すように、ｎ- 不純物型領域９１４Ｄ、９１５Ｄが第１のゲート電極９３１Ｄとほとんど重ならなくなっても、第４のゲート電極９３４Ｄをｎ- 型不純物領域に重ならせることができるので、確実にゲート電極とオーバーラップしているｎ- 型不純物領域を形成することが可能になる。      
【０２９８】
他方、ｐチャネル型ＴＦＴの半導体層には、チャネル形成領域９２１Ｄ、ｐ+ 型不純物領域９２２Ｄ、９２３Ｄ、ｐ+ 型不純物領域９２４Ｄ、９２５Ｄが形成されている。ｐ+ 型不純物領域９２４Ｄ、９２５Ｄはｐ+ 型不純物領域９２２Ｄ、９２３Ｄよりもリン濃度が低くなっている。この場合には、ｎ- 型不純物領域と第４のゲート電極９３４Ｄが重なっている。オフ電流特性や耐圧性に問題が生ずる場合には、第４のゲート配線９３４Ｄを形成する際に、ｐチャネル型ＴＦＴの半導体層と交差している部分に第４のゲート配線９３４Ｄを形成しないようにすればよい。      
【実施例１４】
【０２９９】
本明細書記載の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。      
【０３００】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図４１に示す。図４１に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図４１に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。      
【０３０１】
図４１に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。      
【０３０２】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。      
【０３０３】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強
誘電性混合液晶を用いるのが好ましい。      
【０３０４】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。      
【実施例１５】
【０３０５】
本発明のＴＦＴは実施例１に示した液晶表示装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０３０６】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本発明のＴＦＴを用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本発明を適用しても良い。      
【０３０７】
また、本実施例の半導体回路は実施例１〜１３のどのような組み合わせからなる構成を用いても実現することができる。      
【実施例１６】
【０３０８】
本実施例では、本願発明を用いてアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。      
【０３０９】
図３５（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図３５（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。      
【０３１０】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。      
【０３１１】
また、図３５（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。      
【０３１２】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いることができる。      
【０３１３】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。      
【０３１４】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。      
【０３１５】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。      
【０３１６】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。      
【０３１７】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。      
【０３１８】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。      
【０３１９】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。      
【０３２０】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材７０００が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。      
【０３２１】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。      
【０３２２】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。      
【０３２３】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。      
【０３２４】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。      
【０３２５】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。      
【０３２６】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。      
【実施例１７】
【０３２７】
本実施例では、本願発明を用いて実施例１６とは異なる形態のＥＬ表示装置を作製した例について、図３６（Ａ）、３６（Ｂ）を用いて説明する。図３５（Ａ）、３５（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０３２８】
図３６（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３６（Ａ）をＡ-Ａ'で切断した断面図を図３６（Ｂ）に示す。      
【０３２９】
実施例１７に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。      
【０３３０】
さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。      
【０３３１】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。      
【０３３２】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。      
【０３３３】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。      
【０３３４】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。      
【０３３５】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。      
【０３３６】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。      
【実施例１８】
【０３３７】
実施例１６および実施例１７のような構成からなるアクティブマトリクス型ＥＬ表示パネルにおいて、本願発明を用いることが出来る。実施例１７，１８では光が下方に放射される構造になっているが、本実施例では画素部のさらに詳細な断面構造の一例を図３７に、上面構造を図３８（Ａ）に、回路図を図３８（Ｂ）に示す。図３７、図３８（Ａ）及び図３８（Ｂ）では共通の符号を用いるので互いに参照すれば良い。本実施例では上方照射の例を示しているが、本実施例の画素部の構造を実施例１７、１８に応用してＥＬ表示装置を作製できるのはいうまでもない。      
【０３３８】
図３７において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本願発明のＮＴＦＴを用いて形成される（実施例１〜１３参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のＰＴＦＴを用いて形成しても構わない。      
【０３３９】
また、電流制御用ＴＦＴ３５０３は本願発明のＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３０３５は配線３０３６によって電流制御用ＴＦＴのゲート電極３０３７に電気的に接続されている。ゲート配線３０３９からスイッチング用ＴＦＴ３５０２のゲート電極３０３９ａ、３０３９ｂが伸びている。なお、図面が複雑になるため、図３８（Ａ）ではゲート配線３０３９及びゲート電極３０３７、３０３９ａ、３０３９ｂは１層のみしか示していないが、実際は図３７に示すよう２層になっている。      
【０３４０】
このとき、電流制御用ＴＦＴ３５０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。      
【０３４１】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、
複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質
的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。      
【０３４２】
また、図３８（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３０３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線３０４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線３０４０は電流供給線（電源線）３６０１に接続され、常に一定の電圧が加えられている。      
【０３４３】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜３０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜３０４２が形成される。平坦化膜３０４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。      
【０３４４】
また、３０４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極３０４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。      
【０３４５】
また、絶縁膜（好ましくは樹脂）で形成されたバンク３０４４a、３０４４bにより形成された溝（画素に相当する）の中に発光層３０４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としては共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。      
【０３４６】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。      
【０３４７】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。      
【０３４８】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０３４９】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。      
【０３５０】
本実施例では発光層３０４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層３０４６を設けた積層構造のＥＬ層としている。そして、正孔注入層３０４６の上には透明導電膜でなる陽極３０４７が設けられる。本実施例の場合、発光層３０４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。      
【０３５１】
陽極３０４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）３０４３、発光層３０４５、正孔注入層３０４６及び陽極３０４７で形成されたダイオードを指す。図３８（Ａ）に示すように画素電極３０４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。      
【０３５２】
ところで、本実施例では、陽極３０４７の上にさらに第２パッシベーション膜３０４８を設けている。第２パッシベーション膜３０４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。      
【０３５３】
以上のように本願発明のＥＬ表示パネルは図３７のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。      
【０３５４】
なお、本実施例の構成は、実施例１〜１３構成と自由に組み合わせて実施することが可能である。また、実施例２２の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。      
【実施例１９】
【０３５５】
本実施例では、実施例１８に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図３９を用いる。なお、図３７の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。            
【０３５６】
図３９において、電流制御用ＴＦＴ３５０３は本願発明のＰＴＦＴを用いて形成される。作製プロセスは実施例１〜１３を参照すれば良い。      
【０３５７】
本実施例では、画素電極（陽極）３０５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。もちろん、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。      
【０３５８】
そして、絶縁膜でなるバンク３０５１a、３０５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層３０５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層３０５３、アルミニウム合金でなる陰極３０５４が形成される。この場合、陰極３０５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される。      
【０３５９】
本実施例の場合、発光層３０５２で発生した光は、矢印で示されるようにＴＦＴが形成さ
れた基板から外部に放射される。      
【０３６０】
なお、本実施例の構成は、実施例１〜１３の構成と自由に組み合わせて実施することが可能である。また、実施例２２の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。      
【実施例２０】
【０３６１】
本実施例では、図３８（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図４０（Ａ）〜図４０（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。      
【０３６２】
図４０（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。      
【０３６３】
また、図４０（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図４０（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。      
【０３６４】
また、図４０（Ｃ）は、図４０（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。      
【０３６５】
なお、本実施例の構成は、実施例１〜１３、１５〜１７の構成と自由に組み合わせて実施することが可能である。また、実施例２２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。      
【実施例２１】
【０３６６】
実施例１８に示した図３８（Ａ）、３８（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１９の場合、電流制御用ＴＦＴ３５０３として実施例１〜１３に示すような本願発明のＮＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。      
【０３６７】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。      
【０３６８】
また、実施例２０に示した図４０（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。      
【０３６９】
なお、本実施例の構成は、実施例１〜１３、１６〜２０の構成と自由に組み合わせて実施することが可能である。また、実施例２２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。  なお実施例１７から実施例２２中で、ＮＴＦＴ及びＰＴＦＴは本願のｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴと同じ物を指すことは言うまでもない。      
【実施例２２】
【０３７０】
本発明を実施して形成されたＴＦＴを用いた半導体装置は様々な半導体回路や電気光学装置を代表とする表示装置に適用することができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本発明は適用できる。      
【０３７１】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３２及び図３３に示す。      
【０３７２】
図３２（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明を画像入力部２００２、表示装置２００３やその他の信号制御回路に適用することができる。      
【０３７３】
図３２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。      
【０３７４】
図３２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用できる。      
【０３７５】
図３２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。      
【０３７６】
図３２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Digtal
Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行
うことができる。本発明は表示装置２４０２やその他の信号制御回路に適用することができる。      
【０３７７】
図３２（Ｆ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明を表示装置２５０２やその他の信号制御回路に適用することができる。      
【０３７８】
図３３（Ａ）はフロント型プロジェクターであり、表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。  
【０３７９】
図３３（Ｂ）はリア型プロジェクターであり、本体２７０１、表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。      
【０３８０】
なお、図３３（Ｃ）は、図３３（Ａ）及び図３３（Ｂ）中における表示装置２６０１、２７０２の構造の一例を示した図である。表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。      
【０３８１】
また、図３３（Ｄ）は、図３３（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図３３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。      
【０３８２】
以上の様に、本発明の半導体装置は適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の半導体装置は実施例１〜２１のどのような組み合わせからなる構成を用いても実現することができる。
【図面の簡単な説明】
【０３８３】
【図１】本発明のＴＦＴの作製工程を示す断面図。（実施形態１）
【図２】本発明のＴＦＴの作製工程を示す断面図。（実施形態１）
【図３】ゲート電極の部分断面図。（実施形態１）
【図４】半導体層の部分断面図。（実施形態１）
【図５】本発明のＴＦＴの作製工程を示す断面図。（実施形態２）
【図６】本発明のＴＦＴの作製工程を示す断面図。（実施形態２）
【図７】本発明のＴＦＴの断面図。（実施形態３）
【図８】本発明のＴＦＴの断面図。（実施形態４）
【図９】本発明のＴＦＴの断面図。（実施形態４）
【図１０】本発明の液晶表示装置の概略を示す図。（実施例１）
【図１１】本発明の画素部、ＣＭＯＳ回路の上面図。（実施例１）
【図１２】本発明のアクティブマトリクス基板の断面図。（実施例１）
【図１３】本発明の画素部の作製工程を示す断面図。（実施例１）
【図１４】本発明の画素部の作製工程を示す断面図。（実施例１）
【図１５】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例１）
【図１６】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例１）
【図１７】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例２）
【図１８】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例３）
【図１９】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例４）
【図２０】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例５）
【図２１】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例６）
【図２２】ＩＣＰエッチング装置のプラズマ生成機構を示した図。（実施例７）
【図２３】マルチスパイラルコイル方式のＩＣＰエッチング装置の概念図で。（実施例７）
【図２４】バイアスパワー対テーパー角θ特性図。（実施例７）
【図２５】対ＣＦ４の流量比対テーパー角θ特性図。（実施例７）
【図２６】（Ｗ／レジスト）選択比対テーパー角θ特性図。（実施例７）
【図２７】本発明の結晶性シリコン膜の作製工程を示す図。（実施例８）
【図２８】本発明の結晶性シリコン膜の作製工程を示す図。（実施例９）
【図２９】本発明の結晶性シリコン膜の作製工程を示す図。（実施例１０）
【図３０】本発明の結晶性シリコン膜の作製工程を示す図。（実施例１１）
【図３１】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例１３）
【図３２】本発明の電子機器の一例を示す図。（実施例２２）
【図３３】本発明の電子機器の一例を示す図。（実施例２２）
【図３４】ＴＦＴのゲート電圧−ドレイン電流特性図。
【図３５】アクティブマトリクス型ＥＬ表示装置の構成を示す図。（実施例１６）
【図３６】アクティブマトリクス型ＥＬ表示装置の構成を示す図。（実施例１７）
【図３７】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す断面図。（実施例１８）
【図３８】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す上面図及び回路図。（実施例１８）
【図３９】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す断面図。（実施例１９）
【図４０】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す回路図。（実施例２０）
【図４１】反強誘電性混合液晶の光透過率特性の一例を示す図。（実施例１４）
【図１】
2005020019.tif 000003
【図２】
2005020019.tif 000004
【図３】
2005020019.tif 000005
【図４】
2005020019.tif 000006
【図５】
2005020019.tif 000007
【図６】
2005020019.tif 000008
【図７】
2005020019.tif 000009
【図８】
2005020019.tif 000010
【図９】
2005020019.tif 000011
【図１０】
2005020019.tif 000012
【図１１】
2005020019.tif 000013
【図１２】
2005020019.tif 000014
【図１３】
2005020019.tif 000015
【図１４】
2005020019.tif 000016
【図１５】
2005020019.tif 000017
【図１６】
2005020019.tif 000018
【図１７】
2005020019.tif 000019
【図１８】
2005020019.tif 000020
【図１９】
2005020019.tif 000021
【図２０】
2005020019.tif 000022
【図２１】
2005020019.tif 000023
【図２２】
2005020019.tif 000024
【図２３】
2005020019.tif 000025
【図２４】
2005020019.tif 000026
【図２５】
2005020019.tif 000027
【図２６】
2005020019.tif 000028
【図２７】
2005020019.tif 000029
【図２８】
2005020019.tif 000030
【図２９】
2005020019.tif 000031
【図３０】
2005020019.tif 000032
【図３１】
2005020019.tif 000033
【図３２】
2005020019.tif 000034
【図３３】
2005020019.tif 000035
【図３４】
2005020019.tif 000036
【図３５】
2005020019.tif 000037
【図３６】
2005020019.tif 000038
【図３７】
2005020019.tif 000039
【図３８】
2005020019.tif 000040
【図３９】
2005020019.tif 000041
【図４０】
2005020019.tif 000042
【図４１】
2005020019.tif 000043
【手続補正書】
【提出日】平成16年8月11日(2004.8.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
画素部２０２は画素ＴＦＴ２２０と保持容量２３０を有し、その断面図は図１１（Ｂ）の鎖線Ｘ−Ｘ’に沿った断面に対応する。ＣＭＯＳ回路はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有し、その断面図は図１１（Ｃ）の鎖線Ｙ−Ｙ’に沿った断面に対応する。画素ＴＦＴ２２０及びＣＭＯＳ回路の薄膜トランジスタは同一のガラス基板３００上に同時に作製される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
画素部２０２において、ゲート配線３５０が行ごとに形成され、ソース配線３８０が列ごとに形成されている。ゲート配線３５０、ソース配線３８０の交差部近傍には、画素ＴＦＴ２２０が形成されている。画素ＴＦＴ２２０のソース領域にはソース配線３８０に接続され、ドレイン領域には液晶セル２４０、保持容量２３０という２つのコンデンサーが接続されている。（図１１（Ａ））
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【０１３４】
レジストマスク４１６を除去した後、５００℃で加熱して半導体層に添加したリン、ボロンを活性化する。加熱処理に先立って、ゲート配線３５０、共通電極３６０、ゲート配線３７０の酸化を防止するために、厚さ５０ｎｍの酸化シリコンでなる保護膜３０６を形成する。（図１４（Ｄ）、図１６（Ｄ））
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
アクティブマトリクス基板を完成するには、更に、基板３００全面に平坦化膜を形成する。ここでは、アクリルをスピンコート法で塗布し、焼成して厚さ１μｍのアクリル膜を形成する。平坦化膜にＣＭＯＳ回路のソース電極３８４、３８５及に対するコンタクトホールを開口する。スパッタ法によって厚さ２００ｎｍのチタンを成膜しパターニングしてソース配線３８７、３８８を形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正の内容】
【０１３８】
次に、第１の平坦化膜と同様にして、厚さ０．５μｍのアクリルを第２の平坦化膜として形成する。第１及び第２の平坦化膜にドレイン電極３８１に対するコンタクトホールを形成する。スパッタ法でＩＴＯ膜を成膜し、パターニングして、ドレイン電極３８１に接続された画素電極３９０を形成する。（図１１（Ｂ）、（Ｃ））
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０３８３
【補正方法】変更
【補正の内容】
【０３８３】
【図１】本発明のＴＦＴの作製工程を示す断面図。（実施形態１）
【図２】本発明のＴＦＴの作製工程を示す断面図。（実施形態１）
【図３】ゲート電極の部分断面図。（実施形態１）
【図４】半導体層の部分断面図。（実施形態１）
【図５】本発明のＴＦＴの作製工程を示す断面図。（実施形態２）
【図６】本発明のＴＦＴの作製工程を示す断面図。（実施形態２）
【図７】本発明のＴＦＴの断面図。（実施形態３）
【図８】本発明のＴＦＴの断面図。（実施形態４）
【図９】本発明のＴＦＴの断面図。（実施形態４）
【図１０】本発明の液晶表示装置の概略を示す図。（実施例１）
【図１１】本発明の画素部、ＣＭＯＳ回路の上面図。（実施例１）
【図１２】本発明の画素部の作製工程を示す断面図。（実施例１）
【図１３】本発明の画素部の作製工程を示す断面図。（実施例１）
【図１４】本発明の画素部の作製工程を示す断面図。（実施例１）
【図１５】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例１）
【図１６】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例１）
【図１７】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例２）
【図１８】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例３）
【図１９】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例４）
【図２０】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例５）
【図２１】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例６）
【図２２】ＩＣＰエッチング装置のプラズマ生成機構を示した図。（実施例７）
【図２３】マルチスパイラルコイル方式のＩＣＰエッチング装置の概念図で。（実施例７）
【図２４】バイアスパワー対テーパー角θ特性図。（実施例７）
【図２５】対ＣＦ4の流量比対テーパー角θ特性図。（実施例７）
【図２６】（Ｗ／レジスト）選択比対テーパー角θ特性図。（実施例７）
【図２７】本発明の結晶性シリコン膜の作製工程を示す図。（実施例８）
【図２８】本発明の結晶性シリコン膜の作製工程を示す図。（実施例９）
【図２９】本発明の結晶性シリコン膜の作製工程を示す図。（実施例１０）
【図３０】本発明の結晶性シリコン膜の作製工程を示す図。（実施例１１）
【図３１】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例１３）
【図３２】本発明の電子機器の一例を示す図。（実施例２２）
【図３３】本発明の電子機器の一例を示す図。（実施例２２）
【図３４】ＴＦＴのゲート電圧−ドレイン電流特性図。
【図３５】アクティブマトリクス型ＥＬ表示装置の構成を示す図。（実施例１６）
【図３６】アクティブマトリクス型ＥＬ表示装置の構成を示す図。（実施例１７）
【図３７】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す断面図。（実施例１８）
【図３８】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す上面図及び回路図。（実施例１８）
【図３９】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す断面図。（実施例１９）
【図４０】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す回路図。（実施例２０）
【図４１】反強誘電性混合液晶の光透過率特性の一例を示す図。（実施例１４）