(57)【要約】【課題】  ノンシアン系めっき液を用いてバンプ電極を形成する際に、バンプ電極の表面状態および断面形状を制御する。【解決手段】  ｎ型高濃度基板１の主面がノンシアン系のめっき液ＰＴＬに接した状況下で、ｎ型高濃度基板１の主面を研磨部材ＰＬＳもしくは研磨器具ＰＬＳ２によって研磨しつつめっき処理を実施し、バンプ電極ＢＭＰとなる金属膜を成膜することにより、バンプ電極ＢＭＰの表面に望ましくない凹形状のうねりと粗さとが形成されてしまうことを防ぐことを可能とする。【選択図】  図１１
2005347452.tif 000002
【特許請求の範囲】
【請求項１】
めっき法にて形成された突起電極を有する半導体装置の製造方法であって、
（ａ）半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
（ｂ）前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
めっき法にて形成された突起電極を有する半導体装置の製造方法であって、
（ａ）半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
（ｂ）前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
（ｃ）前記半導体ウエハを切断して個々の半導体チップへ分割した後に、前記突起電極を第２電極に接続する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
めっき法にて形成された突起電極を有する半導体装置の製造方法であって、
（ａ）半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
（ｂ）前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
を含み、
前記（ｂ）工程は、
（ｂ１）前記半導体ウエハの配置位置を固定した状態で、前記半導体ウエハの前記主面に前記めっき液を供給しつつ前記摩擦手段を動作させることで、前記摩擦手段にて前記半導体ウエハの前記主面を擦る工程、
（ｂ２）前記摩擦手段の配置位置を固定した状態で、前記半導体ウエハの前記主面に前記めっき液を供給しつつ前記半導体ウエハを動作させることで、前記摩擦手段にて前記半導体ウエハの前記主面を擦る工程、
（ｂ３）前記半導体ウエハの前記主面に前記めっき液を供給しつつ、前記半導体ウエハおよび前記摩擦手段の双方を動作させることで、前記摩擦手段にて前記半導体ウエハの前記主面を擦る工程、
のいずれかを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、めっき法にて突起電極を形成する工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、Ａｇ（銀）バンプとリードとが圧着接続されて形成されるガラスパッケージダイオードの製造工程において、Ａｇバンプの圧着接続面の凹凸および粒径が１μｍ以下となり、バンプ硬度が１００ビッカス硬度（Ｈｖ）以上となるようにＡｇバンプ形成時のめっき条件もしくはめっき液への添加剤を設定することにより、Ａｇバンプとリードとの接続強度を向上する技術がある（たとえば、特許文献１参照）。
【特許文献１】特開２００２−４３３４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ガラスパッケージダイオードを製造する工程においては、たとえばＡｇからなるバンプ電極を形成するに当たって、ＡｇＣＮ（シアン化銀）、ＫＣＮ（シアン化カリウム）およびＫ2ＣＯ3（炭酸カリウム）を含むシアン系めっき液が用いられている。また、バンプ電極の表面を滑らかにするために、そのめっき液に光沢剤としてＮａＳＣＮ（チオシアン酸ナトリウム）、ＮＨ4ＳＣＮ（チオシアン酸アンモニウム）、Ｓｂ（アンチモン）、Ｓｅ（セレン）、Ｔｅ（テルル）、Ｂｉ（ビスマス）、ベンゼンスルホン酸塩またはメルカプタン類などを添加する手段がある。
【０００４】
本発明者らは、めっき工程の作業の安全性を向上するために、上記シアン系めっき液の代わりにノンシアン系めっき液を使用する技術について検討している。その中で、本発明者らは以下のような課題を見出した。
【０００５】
すなわち、Ａｇからなるバンプ電極の形成に用いるノンシアン系めっき液としては、たとえば硝酸銀系めっき液やメタスルホン酸系めっき液などがある。しかしながら、本発明者らは、これらのめっき液を用いた場合には、形成されたバンプ電極の表面状態を所望の滑らかさにできなかったり、バンプ電極の断面形状に望ましくない段差が形成されてしまったりすることを見出した。このような段差が形成されてしまった場合には、バンプ電極とバンプ電極が接続するジュメット線との接触面積が縮小してしまうことから、バンプ電極とジュメット線との接続部では抵抗値が増加してしまい、ダイオードの電圧特性が所望の特性と異なるものになってしまう課題が存在する。
【０００６】
本発明の目的は、ノンシアン系めっき液を用いてバンプ電極を形成する際に、バンプ電極の表面状態および断面形状を制御できる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明による半導体装置の製造方法は、めっき法にて形成された突起電極を有する半導体装置の製造方法であり、
（ａ）半導体ウエハの主面にマスキング膜を形成し、前記マスキング膜に複数の開口部を形成する工程、
（ｂ）前記半導体ウエハの前記主面にノンシアン系のめっき液を供給しながら摩擦手段にて前記半導体ウエハの前記主面を擦りつつ、前記複数の開口部内から金属膜を成長させ、前記金属膜から複数の前記突起電極を形成する工程、
を含むものである。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
すなわち、ノンシアン系めっき液を用いてバンプ電極を形成する際に、バンプ電極の表面状態および断面形状を制御することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばダイオードを含むものである。この本実施の形態１の半導体装置の製造工程について図１〜図２０を用いて説明する。
【００１４】
まず、ｎ型不純物（たとえばＳｂ（アンチモン））が高濃度でドープされたＳｉ（シリコン）からなるウエハ状のｎ型高濃度基板（半導体ウエハ）１を用意する。このｎ型高濃度基板１にドープされたｎ型不純物の濃度は、たとえば１×１０19個／ｃｍ3〜１×１０20個／ｃｍ3程度とすることを例示できる。
【００１５】
続いて、ｎ型高濃度基板１の主面上にｎ型不純物（たとえばＰ（リン））がドープされたｎ型のＳｉ層をエピタキシャル成長させることにより、ｎ型低濃度層２を形成する。このｎ型低濃度層２は、抵抗率が約１００Ωｃｍ以上であり、その厚さは、たとえば約１５μｍ程度とし、ドープされたｎ型不純物の濃度は、１×１０16個／ｃｍ3〜１×１０19個／ｃｍ3程度とすることを例示できる。
【００１６】
続いて、ｎ型高濃度基板１に熱酸化処理を施し、ｎ型低濃度層２の表面に膜厚０．４μｍ〜１μｍ程度の酸化シリコン膜３を形成する。
【００１７】
次に、図２に示すように、ｎ型低濃度層２の表面の酸化シリコン膜３上にフォトレジスト膜（図示は省略）を成膜し、このフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、開口部を形成する。続いて、そのフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングし、ｎ型低濃度層２の表面の酸化シリコン膜３に次の工程において形成するｐ型拡散層を形成するための開口部６を選択的に形成する。
【００１８】
次に、上記フォトレジスト膜を除去した後、開口部６内を含むｎ型低濃度層２上に、たとえばＰＢＦ（Poly Boron Film）などのドーピング材料を塗布する。続いて、約９００℃程度の雰囲気中にてｎ型高濃度基板１をアニールすることにより、そのｎ型低濃度層２にｐ型不純物であるＢ（ホウ素）をドーピングし、ｐ型拡散層７を形成する。続いて、Ｎ2（窒素）雰囲気中において、ｎ型高濃度基板１に約１０００℃程度の熱処理を施すことにより、ｐ型拡散層７とｎ型低濃度層２とによるｐｎ接合を形成し、ダイオード素子を形成することができる。
【００１９】
次に、図３に示すように、熱酸化法を用いてｐ型拡散層７の表面に酸化膜９を形成する。続いて、開口部６内を含む酸化シリコン膜３上に酸化シリコン膜およびＰＳＧ（Phospho Silicate Glass）膜を順次堆積することにより、酸化シリコン膜とＰＳＧ膜とからなる表面保護膜１０を形成する。続いて、フォトレジスト膜（図示は省略）をマスクにして酸化膜９および表面保護膜１０をエッチングし、ｐ型拡散層７に達するコンタクトホール１１を形成する。
【００２０】
続いて、コンタクトホール１１内を含む表面保護膜１０上に、たとえばスパッタリング法を用いてＡｕ（金）とＡｇ（銀）とからなる金属膜を堆積する。続いて、フォトレジスト膜（図示は省略）をマスクにして、その金属膜をリフトオフやエッチングすることにより、表面電極１２を形成する。続いて、図４に示すように、めっき法により、たとえばＡｇ膜を表面電極１２上に堆積することによって、バンプ電極（突起電極）ＢＭＰを形成する。
【００２１】
ここで、図５は、本実施の形態１においてバンプ電極ＢＭＰの形成時に用いるめっき装置の一例の説明図である。図５に示すめっき装置においては、たとえばステンレス鋼から形成されたステージＳＴＧ内に、下からカーボン皿ＣＢＤ、多孔質部材ＰＯＲおよび研磨部材（研磨手段）ＰＬＳが配置されている。多孔質部材ＰＯＲは、たとえば導電性ポリウレタンから形成されたものを用いることができる。また、研磨部材ＰＬＳは、たとえば高温集塵濾過用フィルタ布に織り加工を施したものまたは全芳香族ポリアミド系耐熱性繊維を用いることができる。
【００２２】
研磨部材ＰＬＳ上には、めっき法にて主面（素子形成面）にバンプ電極ＢＭＰとなるＡｇ膜が堆積されるウエハ状のｎ型高濃度基板１が配置され、ｎ型高濃度基板１は、ペデスタルＰＤＳによって保持されている。ペデスタルＰＤＳは、吸着部材ＡＤＳおよびホルダＨＬＤから形成され、吸着部材ＡＤＳはｎ型高濃度基板１の裏面を真空吸着し、主面が研磨部材ＰＬＳと接するようにｎ型高濃度基板１を保持している。
【００２３】
ｎ型高濃度基板１へのめっき処理時においては、ステージＳＴＧ内へノンシアン系のめっき液ＰＴＬが滴下され、吸着部材ＡＤＳ、ホルダＨＬＤおよびステージＳＴＧに電源ＰＳから電位が供給される。めっき液ＰＴＬの成分は、硝酸銀を４．７％程度、複素環化合物を２２％程度、水酸化カリウムを１１％および水を６０％以下とすることを例示できる。図５中においては、電源ＰＳとして直流電源を図示しているが、パルス波を発する電源、方形波を発する電源、または正弦波を発する電源などであってもよい。また、ホルダＨＬＤとｎ型高濃度基板１との間に設けられた吐出口ＢＯＨからは、エアーがｎ型高濃度基板１の外周に向かって供給される。このエアーの供給により、吸着部材ＡＤＳとｎ型高濃度基板１との吸着面へのめっき液ＰＴＬの流れ込み量を減少できるので、吸着部材ＡＤＳがｎ型高濃度基板１を真空吸着する際の吸引力によってめっき液ＰＴＬを吸い込みすぎてしまう不具合を防ぐことが可能となる。このような状況下で、ステージＳＴＧが回転運動することにより、めっき処理中においてはｎ型高濃度基板１の主面（形成途中のバンプ電極ＢＭＰの表面）が研磨部材ＰＬＳによって研磨される。
【００２４】
また、図５に示したようなめっき装置を用いる代わりに、図６および図７に示すような浴槽式のめっき装置を用いてもよい。この場合は、図５に示しためっき装置で使用したｎ型高濃度基板１と同様にｎ型高濃度基板１の裏側から給電してもよい、また、ｎ型高濃度基板１の表面にめっき給電用の金属膜（たとえばＡｌ（アルミニウム）膜）ＵＢＭを形成し（図８参照）、さらに金属膜ＵＢＭ上に窒化シリコン膜および酸化シリコン膜の積層膜からなる表面最終保護膜１３を形成し、ｎ型高濃度基板１の表面からバンプ電極形成用の電流を供給してもよい。図６は、その浴槽式めっき装置の斜視図であり、図７は、その浴槽式めっき装置を上方から見た平面図である。図６および図７に示す浴槽式めっき装置においては、ホルダＨＬＤ２がウエハ状のｎ型高濃度基板１を保持した状態で浴槽ＴＢ１内のカソード側に配置され、アノード側には板状のＡｇ電極ＥＣＲが配置され、ホルダＨＬＤ２とＡｇ電極ＥＣＲとの間にはホルダＨＬＤ２に保持されたｎ型高濃度基板１の表面を研磨する研磨器具（研磨手段）ＰＬＳ２が配置されている。浴槽ＴＢ１内に保持されるノンシアン系のめっき液の成分は、図５に示したノンシアン系のめっき液ＰＴＬと同様である。研磨器具ＰＬＳ２は、アームの先端にｎ型高濃度基板１の表面を擦る研磨部材が取り付けられたものであり、その研磨部材としては、たとえば導電性スポンジの表面をポリイミド製シートで被覆したものを用いる。研磨器具ＰＬＳ２は、めっき処理中においては円運動などの一方向への運動または往復運動などの動作によってｎ型高濃度基板１の主面（形成途中のバンプ電極ＢＭＰの表面）を研磨する。この時、研磨器具ＰＬＳ２からｎ型高濃度基板１へ加える研磨圧力は、１×１０5Ｐａ〜２×１０7Ｐａ程度とすることを例示できる。また、研磨器具ＰＬＳ２が往復運動によってｎ型高濃度基板１の主面を研磨する場合には、１分当り２０回程度の往復運動を行わせることを例示できる。
【００２５】
ここで、本実施の形態１におけるバンプ電極ＢＭＰの表面のうねりおよび粗さについて説明する。本実施の形態１においては、バンプ電極ＢＭＰの表面の最も高い位置と最も低い位置との差Ｈ１をバンプ電極ＢＭＰの表面のうねりと言う（図９参照）。また、本実施の形態１においては、バンプ電極ＢＭＰの径を示す断面において、その断面を幅方向で等分し、その等分された複数の領域Ｗ１のうち、中心の領域Ｗ１において、高低差Ｈ２で示される表面の粗さの最も大きいものをバンプ電極ＢＭＰの表面の粗さと言う（図１０参照）。
【００２６】
本実施の形態１においては、図５を用いて説明しためっき装置と、図６および図７を用いて説明しためっき装置とのどちらを用いた場合においても、図１１に示すようにバンプ電極ＢＭＰとなるＡｇ膜の表面がめっき処理時にマスキング膜となるフォトレジスト膜の表面より高くなると、そのＡｇ膜の表面は、めっき液ＰＴＬ中にて研磨部材ＰＬＳもしくは研磨器具ＰＬＳ２によって研磨されることになる。本発明者らが行った実験によれば、たとえばフォトレジスト膜に形成された開口部の深さが約２μｍである場合に、ノンシアン系のめっき液を用いてその開口部内に高さが５μｍ〜１０μｍ程度のバンプ電極ＢＭＰを形成する場合に、上記のようなｎ型高濃度基板１の主面の研磨を行わないと、バンプ電極ＢＭＰの表面には約１μｍ以上の凹形状のうねりと、約０．０３μｍ以上の粗さとが形成されてしまうことがわかった（図１２参照）。この時、印加した電流は直流４００ｍＡで約１０分であった。このようなうねりおよび粗さが形成されてしまった場合には、後の工程でバンプ電極ＢＭＰをジュメット線に接続した際に、バンプ電極ＢＭＰとジュメット線との接触面積が縮小してしまうことになる。接触面積が縮小することにより、バンプ電極ＢＭＰとジュメット線との接続部では抵抗値が増加してしまい、ダイオードの電圧特性が所望の特性と異なるものになってしまうことが懸念される。
【００２７】
一方、前述のような研磨を行いつつバンプ電極ＢＭＰを形成した場合には、研磨を行わなかった場合に比べてバンプ電極ＢＭＰの表面は平坦となり、約１μｍ以下のうねりと約０．０３μｍ以下の粗さとにすることができた（図１３参照）。この時、印加した電流は順方向および逆方向へのパルス印加であり、順方向に４３０ｍＡの直流電流を約５０ｍｓ流した後に逆方向に３０ｍＡの直流電流を約５０ｍｓ流すことを約１０分繰り返したものである。すなわち、ノンシアン系のめっき液を用いためっき法によりバンプ電極ＢＭＰを形成する場合において、ｎ型高濃度基板１の主面を研磨しつつバンプ電極ＢＭＰを形成することにより、バンプ電極ＢＭＰの表面のうねりおよび粗さを低減することができる。それにより、後の工程でバンプ電極ＢＭＰをジュメット線に接続した際に、バンプ電極ＢＭＰとジュメット線との接触面積が縮小してしまうこと防ぐことができるので、所望の電圧特性のダイオードを製造することが可能となる。
【００２８】
また、図１３に示すように、めっき処理時においては、ｎ型高濃度基板１へ加える研磨圧力を増加することにより、バンプ電極ＢＭＰの中央部が凸となる形状を形成することも可能である。
【００２９】
ところで、図５を用いて説明しためっき装置においては、ステージＳＴＧが回転することによってｎ型高濃度基板１の主面を研磨するものであったが、図１５に示すように、ｎ型高濃度基板１も回転させてもよい。また、図１６に示すように、ステージＳＴＧ上に複数枚のｎ型高濃度基板１を配置して、これらのｎ型高濃度基板１を一括して処理してもよい。
【００３０】
また、図１７に示すように、ステージＳＴＧを回転運動ではなく往復運動を行う構造としてもよい。さらに、図１８に示すように、このようなステージＳＴＧ上において、ｎ型高濃度基板１を回転運動または往復運動させてもよい。ステージＳＴＧについても、往復運動だけではなく回転運動をさせてもよい（図１９参照）。この時、ステージＳＴＧおよびｎ型高濃度基板１の動作方向が揃い、ｎ型高濃度基板の主面が研磨部材ＰＬＳによって摩擦されなくならないようにする。
【００３１】
また、図２０に示すように、ステージＳＴＧ上に複数枚のｎ型高濃度基板１を配置しても良い。この時、ｎ型高濃度基板１およびステージＳＴＧのどちらか一方もしくは両方を回転運動または往復運動させる。それにより、複数枚のｎ型高濃度基板１に対しても一括してめっき処理を施すことが可能となる。
【００３２】
また、図２１に示すように、ローダから順次ｎ型高濃度基板１をステージＳＴＧ上へロードし、たとえばｎ型高濃度基板１を回転運動させながらローダからアンローダへ向かう方向に移動させ、アンローダにアンロードさせるようにしても良い。ｎ型高濃度基板１は、めっき処理が終了し、ステージＳＴＧからアンロードされた後、ウエハカセット（図示は省略）に収納され、ウエハカセットに所定枚数のｎ型高濃度基板１が収納されると、ウエハカセットごと水中にて保管される。
【００３３】
また、図６を用いて説明した浴槽式めっき装置においては、めっき処理中にホルダＨＬＤ２によって保持されたウエハ状のｎ型高濃度基板１の主面を研磨器具ＰＬＳ２が研磨するものであったが、図２２に示すように、研磨器具ＰＬＳ２の代わりに円筒状の研磨器具（研磨手段）ＰＬＳ３を用いてｎ型高濃度基板１の主面を研磨してもよい。この時、ｎ型高濃度基板１および研磨器具ＰＬＳ３のどちらか一方、もしくは両方を回転運動させることにより、研磨を実施する。その回転運動についても、図２２に示すような一方向への回転運動でも、図２３に示すような両方向への回転運動でもよい。また、図２４および図２５に示すように、噴流めっき装置のカップ内に研磨器具ＰＬＳを組み込み、ｎ型高濃度基板１の表面を回転・直線運動で研磨してもよい。なお、図２５は、図２４中におけるカップ部分を拡大して示したものである。
【００３４】
上記バンプ電極ＢＭＰを形成した後、Ａｌ膜等の金属膜ＵＢＭつきの場合には、めっき処理時にマスキング膜となったフォトレジスト膜（図示は省略）を除去する。続いて、図２６に示すように、たとえば水酸化カリウム溶液を用いたウエットエッチングにより、バンプ電極ＢＭＰの周辺の金属膜ＵＢＭのみを除去する。
【００３５】
次に、ｎ型高濃度基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ型高濃度基板１を薄くする。続いて、たとえばスピンエッチング装置を用いたウエットエッチング法により、ｎ型高濃度基板１の裏面をエッチングする。
【００３６】
続いて、ｎ型高濃度基板１を洗浄した後、たとえばスパッタリング法を用いてｎ型高濃度基板１の裏面にＡｇ（銀）膜を堆積する。続いて、ｎ型高濃度基板１をダイシングにより分割し、単位素子のダイオードを有する半導体チップ１８を形成する。
【００３７】
次に、図２７に示すように、ジュメット電極形成用の比較的長いジュメット線を用意する。このジュメット線は、たとえばＦｅ（鉄）およびＮｉを主成分とする合金から形成された円柱状の芯部と、その芯部の外周に形成されたＣｕを主成分とする被覆層とから形成されている。続いて、そのジュメット線を、たとえばダイヤモンドカッターなどを用いて所定の長さに切断し、ジュメット電極２１、２２を形成する。なお、ジュメット電極（第２電極）２２については、後の工程で用いるため、図２７中での図示は省略する。
【００３８】
次に、外部リード２３をジュメット電極２１の端面の中心位置またはその近傍に接続（溶接）し、外部リード２４をジュメット電極２２の端面の中心位置またはその近傍に接続（圧着）する。この外部リード２３とジュメット電極２１との接続、および外部リード２４とジュメット電極２２との接続には、たとえばアーク溶接法またはスポット溶接法などを適用することができる。また、ジュメット電極２１、２２形成用のジュメット線の断面に外部リード２３（外部リード２４）を接続（溶接）した後に、ジュメット線を切断して、外部リード２３（外部リード２４）が接続（溶接）されたジュメット電極２１（ジュメット電極２２）を形成することもできる。なお、外部リード２４およびジュメット電極２２については、外部リード２３およびジュメット電極２１とほぼ同様の構造となるので、図２７中での図示は省略する。
【００３９】
次に、組立用治具２５を用いてガラス封止を行う。組立用治具２５の上面には、複数の円形の孔部２６が格子状に設けられている。孔部２６は、組立用治具２５の上面に形成されている。上記のように外部リード２３を接続したジュメット電極２１を、組立用治具２５の各孔部２６内に、ジュメット電極２１側を上に（外部リード２３側を下に）向けて挿入する。
【００４０】
次に、ガラス封止体となるガラス管２７をジュメット電極２１を嵌め合わせる。
【００４１】
次に、図２８に示されるように、ガラス管２７内に、半導体チップ１５を投入する。これにより、半導体チップ１８が、ガラス管２７の孔内のジュメット電極２１上に配置される。この際、半導体チップ１８の主面（バンプ電極ＢＭＰ形成側の面）または裏面（裏面電極１７形成側の面）のいずれが上方を向いていもよい。
【００４２】
次に、図２９に示すように、組立用治具２５の孔部２６内に、外部リード２４が接続されたジュメット電極２２を、ジュメット電極２２側を下に（外部リード２４側を上に）向けて挿入（投入）する。これにより、ジュメット電極２２はガラス管２７の孔内に嵌め合わされる。半導体チップ１７は、ジュメット電極２１、２２により挟まれる。そして、必要に応じて加圧器具（図示は省略）を用いてジュメット電極２２に対して荷重を加えることにより、半導体チップ１７に対してジュメット電極２１、２２を押圧した状態とする。
【００４３】
次に、ジュメット電極２１、２２、チップ１５およびガラス管２７がセットされた組立用治具２５をガラス封止用の加熱装置（図示は省略）に投入し、所定の温度で加熱する。これにより、ガラス管２７が溶融して、ガラス管２７がジュメット電極２１、２２の外周面に融着する。加熱の後、冷却されてガラス管２７が硬化してガラス封止体となる。これにより、各部材が固定され、図３０に示すようなダイオードのパッケージが製造される。ガラス封止体とジュメット電極２１、２３の外周とが接着されるので、ジュメット電極２１とジュメット電極２２との間に位置するチップ１５は気密封止される。製造されたパッケージは、組立用治具２５から取り出され、パッケージの極性を調べるための試験が行われ、パッケージのアノード側とカソード側とが判別され、必要に応じてマーキングが行われる。また、パッケージの配線基板への実装工程では、外部リード２３、２４が配線基板の配線パターンにはんだなどを介して接続される。
【００４４】
（実施の形態２）
本実施の形態２の半導体装置は、たとえばＬＣＤ（Liquid Crystal Display）ドライバである。前記実施の形態１においては、ダイオード素子が形成された半導体チップ１８におけるバンプ電極ＢＭＰをめっき法にて形成する場合について説明したが、本実施の形態２においては、ＬＣＤドライバが形成された半導体チップにおけるバンプ電極を前記実施の形態１で説明しためっき法と同様のめっき法で形成する場合について説明する。
【００４５】
図３１は、本実施の形態２のＬＣＤドライバが形成された半導体チップＣＨＰの全体平面図の一例を示したものである。
【００４６】
半導体チップＣＨＰは、たとえば細長い長方形状に形成された半導体基板３１を有しており、その主面には、たとえば液晶表示装置を駆動するＬＣＤドライバ回路が形成されている。このＬＣＤドライバ回路は、ＬＣＤのセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路３３、ソース駆動回路３４、液晶駆動回路３５、グラフィックＲＡＭ（Random Access Memory）３６および周辺回路３７を有している。半導体チップＣＨＰの外周近傍には、複数のパッドＰＤが半導体チップＣＨＰの外周に沿って所定の間隔毎に配置されている。これら複数のパッドＰＤは、半導体チップＣＨＰの素子や配線が配置されたアクティブ領域上に配置されている。これら複数のパッドＰＤの中には集積回路の構成に必要な集積回路用のパッドと、その他に集積回路の構成には必要とされないダミーパッドとが存在する。半導体チップＣＨＰの１つの長辺および２つの短辺近傍には、上記パッドＰＤが千鳥配置されている。この千鳥配置されている複数のパッドは、主としてゲート出力信号用およびソース出力信号用のパッドである。半導体チップＣＨＰの長辺の中央の千鳥配置された複数のパッドＰＤがソース出力信号用のパッドであり、半導体チップＣＨＰの長辺の両角近傍側および半導体チップＣＨＰの両短辺の千鳥配置された複数のパッドＰＤがゲート出力信号用のパッドである。このような千鳥配置により、半導体チップＣＨＰのサイズ増大を抑えつつ、多くの数を必要とするゲート出力信号やソース出力信号用のパッドを配置することができる。すなわち、チップサイズを縮小させ、かつパッド（ピン）数を増やすことができる。また、半導体チップＣＨＰの他方の長辺近傍に千鳥配置ではなく並んで配置された複数のパッドＰＤは、デジタル入力信号またはアナログ入力信号用のパッドである。また、半導体チップＣＨＰの四隅近傍には、平面寸法が相対的に大きなパッドＰＤが配置されている。この相対的に大きなパッドＰＤは、コーナーダミーパッドである。相対的に小さなパッドＰＤの平面寸法は、たとえば３５μｍ×５０μｍ程度である。また、相対的に大きなパッドＰＤ（コーナーダミーパッド）の平面寸法は、たとえば８０μｍ×８０μｍ程度である。また、パッドＰＤの隣接ピッチは、たとえば３０μｍ〜５０μｍ程度である。また、パッドＰＤの総数は、たとえば８００個程度である。
【００４７】
上記の半導体チップＣＨＰのパッドＰＤ上には、めっき法によってフェイスダウンボンディング用のバンプ電極が形成される。このバンプ電極は、たとえば前記実施の形態１で図５〜図２５（図９〜図１４は除く）を用いて説明した種々のめっき装置を用い、パッドＰＤが形成された段階で半導体基板３１ごと一括して形成される。
【００４８】
次に、上記半導体チップＣＨＰの断面構造について、図３２および図３３を用いて説明する。
【００４９】
半導体基板３１は、たとえばｐ型の単結晶Ｓｉからなり、その主面のデバイス形成面には、分離部３２が形成され活性領域Ｌａおよびダミー活性領域Ｌｂが規定されている。分離部３２は、たとえばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成された酸化シリコン膜からなる。ただし、分離部３２を溝型（ＳＧＩ：Shallow Groove IsolationまたはＳＴＩ：Shallow Trench Isolation）の分離部３２で形成しても良い。
【００５０】
図３２に示すパッドＰＤ１下層の基板１Ｓの分離部３２に囲まれた活性領域Ｌａには、たとえばｐｎ接合ダイオードＤが形成されている。このｐｎ接合ダイオードＤは、たとえば静電破壊防止用の保護ダイオードであり、半導体基板３１のｐ型ウエルＰＷＬとその上部のｎ型半導体領域３８とのｐｎ接合により形成されている。半導体基板３１の主面上には、たとえば酸化シリコン膜からなる絶縁膜ＩＳ１が形成されている。その上には、第１層配線Ｍ１が形成されている。第１層配線Ｍ１は、たとえばチタン、窒化チタン、アルミニウム（またはアルミニウム合金）および窒化チタンが下層から順に堆積される構成を有している。このアルミニウムまたはアルミニウム合金等の膜が主配線材料であり、最も厚く形成されている。第１層配線Ｍ１は、絶縁膜ＩＳ１に形成された平面円形状の複数のコンタクトホールＣＮＴを通じてｎ型半導体領域３８と、すなわち、ｐｎ接合ダイオードＤと接続されている。第１層配線Ｍ１は、たとえば酸化シリコン膜からなる絶縁膜ＩＳ２によって覆われている。この絶縁膜ＩＳ２上には、第２層配線Ｍ２が形成されている。第２層配線Ｍ２の材料構成は、上記第１層配線Ｍ１と同じである。第２層配線Ｍ２は、絶縁膜ＩＳ２に形成された平面円形状の複数のスルーホールＴＨ１を通じて第１層配線Ｍ１と電気的に接続されている。第２層配線Ｍ２は、たとえば酸化シリコン膜からなる絶縁膜ＩＳ３によって覆われている。その絶縁膜ＩＳ３上には、第３層配線Ｍ３が形成されている。第３層配線Ｍ３は、絶縁膜ＩＳ３に形成された平面円形状の複数のスルーホールＴＨ２を通じて第２層配線Ｍ２と電気的に接続されている。さらに、第３層配線Ｍ３は、表面保護用の絶縁膜ＩＳ４によってその大半が覆われているが、第３層配線Ｍ３の一部は絶縁膜ＩＳ４の一部に形成された平面長方形状の開口部３９から露出されている。この開口部３９から露出された第３層配線Ｍ３部分がパッドＰＤ１（ＰＤ）となっている。表面保護用の絶縁膜ＩＳ４は、たとえば酸化シリコン膜の単体膜、酸化シリコン膜上に窒化シリコン膜を積み重ねた構造を有する積層膜あるいは酸化シリコン膜上に窒化シリコン膜およびポリイミド膜を下層から順に積み重ねた構造を有する積層膜からなる。パッドＰＤ１（ＰＤ）は、開口部３９を通じて下地金属膜４０を介してバンプ電極（突起電極）４１と接合されている。下地金属膜４０は、バンプ電極４１とパッドＰＤや絶縁膜ＩＳ４との接着性を向上させる機能の他、バンプ電極４１の金属元素が第３層配線Ｍ３側に移動することや反対に第３層配線Ｍ３の金属元素がバンプ電極１１側に移動するのを抑制または防止するバリア機能を有する膜であり、たとえばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金を下層から順に積み重ねた構造を有する積層膜からなる。バンプ電極４１は、たとえばＡｕ（金）膜からなり、たとえばめっき法によって形成されている。
【００５１】
一方、図３３に示すダミー用のパッドＰＤ２（ＰＤ）下層の半導体基板３１には上記のようにダミー活性領域Ｌｂが形成されているが、そのダミー活性領域Ｌｂには、特に素子は形成されていない。もちろん、他のパッドＰＤと同様にダイオードや他の素子を形成したり、ｐ型ウエルやｎ型ウエル等を設けても良い。このダミー用のパッドＰＤ２下層の第２層配線Ｍ２と第１層配線Ｍ１とは複数のスルーホールＴＨ１を通じて電気的に接続されている。パッドＰＤ２は、ダミーなのでその下層の第２層配線Ｍ２と第１層配線Ｍ１とを電気的に接続する必要はないが、ダミー用のパッドＰＤ２に接合されるバンプ電極４１の天辺の高さを他のパッドＰＤに接合されるバンプ電極４１の天辺の高さにさらに近づけるために、パッドＰＤ２の下層にも複数のスルーホールＴＨ１が配置されている。
【００５２】
次に、この半導体装置の製造工程の一例を説明する。まず、半導体ウエハ状の半導体基板３１の主面に、たとえばＬＯＣＯＳ法によって分離部３２を形成し、活性領域Ｌａおよびダミー活性領域Ｌｂを形成した後、分離部３２に囲まれた活性領域Ｌａに素子を形成する。ダミー用のパッドＰＤ２下のダミー活性領域Ｌｂには素子を形成しない。続いて、半導体基板３１の主面上に絶縁膜ＩＳ１をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、絶縁膜ＩＳ１の所定の箇所に平面円形状のコンタクトホールＣＮＴをフォトリソグラフィ技術およびドライエッチング技術によって形成する。その後、その絶縁膜ＩＳ１上に、たとえば窒化チタン、チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、その積層金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより第１層配線Ｍ１を形成する。次いで、同様に絶縁膜ＩＳ１上に絶縁膜ＩＳ２を堆積し、絶縁膜ＩＳ２にスルーホールＴＨ１を形成後、その絶縁膜ＩＳ２上に第１層配線Ｍ１と同様に第２層配線Ｍ２を形成する。続いて、同様に絶縁膜ＩＳ２上に絶縁膜ＩＳ３を堆積し、絶縁膜ＩＳ３にスルーホールＴＨ２を形成後、その絶縁膜ＩＳ３上に第１層配線Ｍ１と同様に第３層配線Ｍ３を形成する。その後、絶縁膜ＩＳ３上に表面保護用の絶縁膜ＩＳ４を堆積した後、絶縁膜ＩＳ４に、第３層配線Ｍ３の一部が露出される開口部３９を形成し、パッドＰＤを形成する。次いで、絶縁膜ＩＳ４上に、たとえばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金膜を下層から順に積み重ねた構造を有する積層膜からなる導体膜をスパッタリング法等によって堆積した後、その上にバンプ形成領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成する。
【００５３】
次に、たとえば金からなるバンプ電極４１を形成する。前述したように、このバンプ電極４１は、前記実施の形態１で図５〜図２５（図９〜図１４は除く）を用いて説明した種々のめっき装置およびノンシアン系のめっき液を用い、フォトリソグラフィ技術によって開口部が設けられたフォトレジスト膜（マスキング膜）４２（図３４参照）をマスクとしてＡｕ膜を成膜することで形成することができる。
【００５４】
次に、フォトレジスト膜４２を除去し、さらに下地の導体膜をエッチング除去することにより、下地金属膜４０を形成する。その後、半導体基板３１を各半導体チップＣＨＰへと切断し、本実施の形態２の半導体装置を製造する。
【００５５】
本実施の形態２においても、ノンシアン系めっき液を用いためっき法によりバンプ電極４１を形成した際に、前記実施の形態１におけるバンプ電極ＢＭＰ（図４参照）と同様に、バンプ電極４１の表面に凹形状のうねりおよび粗さが形成されてしまうことを防ぐことができる。一方で、そのようなうねりおよび粗さがバンプ電極４１の表面に形成されてしまった場合には、導電粒子４３を有する異方性導電シート４４を用いて半導体チップＣＨＰを実装基板４５へ実装する際（図３５参照）に、実装基板上に設けられた電極（第２電極）４６とバンプ電極４１との間で、バンプ電極４１と導電粒子４３とが接触する面積が小さくなってしまう虞がある。接触面積が小さくなってしまった場合には、バンプ電極４１と電極４６との電気的接続部では抵抗値が増加してしまうことが懸念される。しかしながら、本実施の形態２によれば、バンプ電極４１の表面に上記のうねりおよび粗さが発生することを防ぐことができるので、バンプ電極４１と導電粒子４３とが接触する面積を大きく確保することができる。すなわち、バンプ電極４１と電極４６との電気的接続部での抵抗値を低減することができる。
【００５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５７】
たとえば、前記実施の形態１では、バンプ電極をノンシアン系のめっき液を用いためっき法により成膜したＡｇ膜から形成する場合について説明したが、ノンシアン系めっき液を用いためっき法により成膜したＡｕ膜、Ｃｕ（銅）膜、Ｐｂ（鉛）膜、またははんだ膜などから形成してもよい。
【００５８】
また、前記実施の形態では、バンプ電極をノンシアン系のめっき液を用いためっき法により形成する場合について説明したが、前記実施の形態で説明したノンシアン系のめっき液を用いためっき法による成膜技術は、たとえば半導体基板上に堆積した絶縁膜に配線形成用の溝部を形成し、その溝部に金属膜を埋め込むことで配線を形成する技術において、その金属膜を堆積する工程で用いることもできる。その場合には、配線の表面に、いわゆるディッシング（凹み）が発生してしまうことを防ぐことができる。
【産業上の利用可能性】
【００５９】
本発明の半導体装置の製造方法は、バンプ電極（突起電極）を有する半導体装置の製造工程に適用することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の説明図である。
【図６】本発明の実施の形態１の半導体装置の製造工程中に用いる浴槽式めっき装置の斜視図である。
【図７】本発明の実施の形態１の半導体装置の製造工程中に用いる浴槽式めっき装置を上方から見たの平面図である。
【図８】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】本発明の実施の形態１の半導体装置におけるバンプ電極の表面のうねりについて示す説明図である。
【図１０】本発明の実施の形態１の半導体装置におけるバンプ電極の表面の粗さについて示す説明図である。
【図１１】本発明の実施の形態１の半導体装置におけるバンプ電極を形成する工程について説明する要部断面図である。
【図１２】本発明の実施の形態１の半導体装置の製造工程において、研磨をすることなく形成したバンプ電極の断面の説明図である。
【図１３】本発明の実施の形態１の半導体装置の製造工程において、研磨をしつつ形成したバンプ電極の断面の説明図である。
【図１４】本発明の実施の形態１の半導体装置の製造工程において、研磨をしつつ形成したバンプ電極の断面の説明図である。
【図１５】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。
【図１６】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。
【図１７】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。
【図１８】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。
【図１９】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。
【図２０】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。
【図２１】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。
【図２２】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。
【図２３】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部斜視図である。
【図２４】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部断面図である。
【図２５】本発明の実施の形態１の半導体装置の製造工程中に用いるめっき装置の要部断面図である。
【図２６】図４に続く半導体装置の製造工程中の要部断面図である。
【図２７】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３１】本発明の実施の形態２の半導体装置の要部平面図である。
【図３２】本発明の実施の形態２の半導体装置の要部断面図である。
【図３３】本発明の実施の形態２の半導体装置の要部断面図である。
【図３４】本発明の実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３５】本発明の実施の形態２の半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００６１】
１  ｎ型高濃度基板（半導体ウエハ）
２  ｎ型低濃度層
３  酸化シリコン膜
６  開口部
７  ｐ型拡散層
９  酸化膜
１０  表面保護膜
１１  コンタクトホール
１２  表面電極
１３  表面最終保護膜
１７  裏面電極
１８  半導体チップ
２１  ジュメット電極
２２  ジュメット電極（第２電極）
２３、２４  外部リード
２５  組立用治具
２６、２６Ａ、２６Ｂ  孔部
２７  ガラス管
３１  半導体基板（半導体ウエハ）
３２  分離部
３３  ゲート駆動回路
３４  ソース駆動回路
３５  液晶駆動回路
３６  グラフィックＲＡＭ
３７  周辺回路
３８  ｎ型半導体領域
３９  開口部
４０  下地金属膜
４１  バンプ電極（突起電極）
４２  フォトレジスト膜（マスキング膜）
４３  導電粒子
４４  異方性導電シート
４５  実装基板
４６  電極（第２電極）
ＡＤＳ  吸着部材
ＢＭＰ  バンプ電極（突起電極）
ＢＯＨ  吐出口
ＣＢＤ  カーボン皿
ＣＨＰ  半導体チップ
ＣＮＴ  コンタクトホール
Ｄ  ｐｎ接合ダイオード
ＥＣＲ  Ａｇ電極
ＨＬＤ、ＨＬＤ２  ホルダ
ＩＳ１、ＩＳ２、ＩＳ３、ＩＳ４  絶縁膜
Ｌａ  活性領域
Ｌｂ  ダミー領域
Ｍ１  第１層配線
Ｍ２  第２層配線
Ｍ３  第３層配線
ＰＤ、ＰＤ１、ＰＤ２  パッド
ＰＤＳ  ペデスタル
ＰＬＳ  研磨部材（研磨手段）
ＰＬＳ２、ＰＬＳ３  研磨器具（研磨手段）
ＰＯＲ  多孔質部材
ＰＳ  電源
ＰＴＬ  めっき液
ＰＷＬ  ｐ型ウエル
ＳＴＧ  ステージ
ＴＢ１  浴槽
ＴＨ１、ＴＨ２  スルーホール
ＵＢＭ  金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005347452.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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