(57)【要約】【課題】メモリセルへの誤書き込み発生を回避するためにソース側の選択トランジスタの十分な耐圧を確保する構造を有するメモリセルユニットあるいは選択トランジスタの耐圧が書き込み阻止電圧より低い場合でも誤書き込みが回避できるメモリセルアレイの駆動方法を提供する。【解決手段】  表面の少なくとも一部に高濃度不純物拡散層であるソース拡散層が形成された半導体基板と、半導体基板上に垂直方向に設けられ最上部にドレイン拡散層を有し底面全域に低濃度の第１不純物拡散層を有する柱状半導体層と、電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層の側壁部に形成されてそれらが基板と垂直方向に直列接続されてなるメモリセル列と、メモリセル列の下端に形成された第２不純物拡散層と、柱状半導体層の側壁の周囲にゲート電極を有し第２不純物拡散層と第１不純物拡散層とを接続する選択トランジスタとを備え、第１不純物拡散層が、選択トランジスタのゲート電極に対向する柱状半導体層側壁部のチャネル領域の一部に延設されたメモリセルユニット。【選択図】図２
2005093808.tif 000002
【特許請求の範囲】
【請求項１】
表面の少なくとも一部に高濃度不純物拡散層であるソース拡散層が形成された半導体基板と、
半導体基板上に垂直方向に設けられ最上部にドレイン拡散層を有し底面全域に低濃度の第１不純物拡散層を有する柱状半導体層と、
電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層の側壁部に形成されてそれらが基板と垂直方向に直列接続されてなるメモリセル列と、
メモリセル列の下端に形成された第２不純物拡散層と、
柱状半導体層の側壁の周囲にゲート電極を有し第２不純物拡散層と第１不純物拡散層とを接続する選択トランジスタとを備え、
第１不純物拡散層が、選択トランジスタのゲート電極に対向する柱状半導体層側壁部のチャネル領域の一部まで延設されたメモリセルユニット。
【請求項２】
前記メモリセル列の各メモリセル間に第３不純物拡散層が形成され、
柱状半導体層とゲート電極とが対向するチャネル領域を挟んだ第１不純物拡散層−第２不純物拡散層間距離が、各メモリセルのチャネル領域を挟む第２あるいは第３不純物拡散層−第３不純物拡散層間距離よりも長い請求項１記載のメモリセルユニット。
【請求項３】
ソース拡散層の下に低濃度不純物拡散層が設けられ、ソース拡散層が低濃度不純物拡散層を介して基板に接する請求項１記載のメモリセルユニット。
【請求項４】
複数のメモリセルユニットが縦横にマトリクス状に配置され、
メモリセルユニットが請求項１〜３の何れか１つに記載のメモリセルユニットからなる不揮発性半導体装置。
【請求項５】
表面の少なくとも一部にソース拡散層が形成された半導体基板と、
半導体基板上に垂直方向に設けられ最上部にドレイン拡散層を有し底面全域に低濃度の第１不純物拡散層を有し半導体基板と電気的に絶縁された柱状半導体層と、
電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層上の側壁部に形成されてさらにそれらが基板と垂直方向に直列接続されてなるメモリセル列と、
メモリセル列の下端に形成された第２不純物拡散層と、
第２不純物拡散層と第１不純物拡散層とを接続する選択トランジスタを備える複数のメモリセルユニットを縦横のマトリクス状に配置し、
複数のメモリセルの制御ゲートを共通接続した制御ゲート線を備えてなるメモリセルアレイにおいて選択されたメモリセルへ書き込みを行うための駆動方法であって、
各ソース拡散層へ正のソース電圧を印加する工程と、
選択メモリセルを含むメモリセルユニットのドレイン拡散層に接地電圧を印加する工程と、
選択メモリセルに接続される制御ゲート線に書き込み電圧を印加する工程と、
選択メモリセルに接続される制御ゲート線に共通接続された非選択メモリセルへの書き込みを阻止するために選択メモリセルを含まないメモリセルユニットの各ドレイン拡散層へ書き込み阻止電圧を印加する工程とを備えるメモリセルアレイの駆動方法。
【請求項６】
表面の一部にソース拡散層が形成された半導体基板と、
半導体基板上に垂直方向に設けられ底部の一部がソース拡散層に接し他の部分が基板と導通し最上部にドレイン拡散層を有する柱状半導体層と、
電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層上の側壁部に形成されてさらにそれらが基板と垂直方向に直列接続されてなるメモリセル列と、
メモリセル列の下端に形成された第２不純物拡散層と、
第２不純物拡散層と第１不純物拡散層とを接続する選択トランジスタを備える複数のメモリセルユニットを縦横のマトリクス状に配置し、
複数のメモリセルの制御ゲートを共通接続した制御ゲート線を備えてなるメモリセルアレイにおいて選択されたメモリセルへ書き込みを行うための駆動方法であって、
各ソース拡散層へ正のソース電圧を印加する工程と、
選択メモリセルを含むメモリセルユニットのドレイン拡散層に接地電圧を印加する工程と、
選択メモリセルに接続される制御ゲート線に書き込み電圧を印加する工程と、
選択メモリセルに接続される制御ゲート線に共通接続された非選択メモリセルへの書き込みを阻止するために選択メモリセルを含まないメモリセルユニットの各ドレイン拡散層へ書き込み阻止電圧を印加する工程とを備えるメモリセルアレイの駆動方法。
【請求項７】
ソース電圧が、書き込み阻止電圧以下である請求項５または６記載のメモリセルアレイの駆動方法。
【請求項８】
選択トランジスタの耐圧が、書き込み阻止電圧の１／２以上であり、ソース電圧が書き込み阻止電圧の１／２である請求項５または６記載のメモリセルアレイの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリセルユニット、それを備えてなる不揮発性半導体記憶装置及びメモリセルアレイの駆動方法に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートをもち、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のものが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。
【０００３】
例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子を注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。逆に、浮遊ゲートの電子を放出させるには、制御ゲートに負電圧を与えソース、ドレイン拡散層と基板を接地する。このとき浮遊ゲートからトンネル電流によって基板側へ電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。前記の動作において、電子注入即ち書き込みと電子放出即ち消去を効率よく行うためには、浮遊ゲートと制御ゲート、及び浮遊ゲートと基板との間の容量結合の関係が重要である。言いかえると、浮遊ゲートと制御ゲートとの間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
【０００４】
しかし、近年の半導体技術の進歩、特に微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化が急速に進んでいる。したがって、メモリセル面積が小さくて、かつ浮遊ゲートと制御ゲートとの間の容量をいかに大きく確保するかが重要な問題となっている。浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか又は浮遊ゲートと制御ゲートとの対向面積を大きくすることが必要である。しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。また、ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。したがって、十分な容量を確保するためには、浮遊ゲートと制御ゲートとのオーバーラップ面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る上で障害となる。メモリセル面積が小さくて、かつ浮遊ゲートと制御ゲートとの間の容量を大きく確保できる手法が望まれていた。
【０００５】
これに対し、図１８に示すように、柱状半導体層１２にメモリセルが２つ形成され、その上下に選択トランジスタが配置されたＥＥＰＲＯＭ（以下、メモリセルユニットという）が知られている（例えば、特許文献１参照）。半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層１２の側壁を利用してメモリセルが構成される。すなわちメモリセルは、各柱状半導体層の上面に形成されたドレイン拡散層７、溝底部に形成された共通ソース拡散層１１及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層１、３と制御ゲート２、４とをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となっている。また、制御ゲート線と交差する方向の複数のメモリセルのドレイン拡散層に接続されたビット線が設けられる。また、１トランジスタ／１セル構成では、メモリセルが過消去の状態、すなわち、読出し電位が０Ｖであって、しきい値が負の状態になると、非選択でもセル電流が流れることになり不都合である（誤読み出し）。これを確実に防止するために、メモリセルに直列に重ねて、柱状半導体層の上部、または下部にその周囲の少なくとも一部を取り囲むように選択ゲート５、６が形成された選択トランジスタが設けられている。
【０００６】
これにより、従来例であるＥＥＰＲＯＭのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化メモリセルユニットを得ることができる。
【０００７】
しかし、１つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルのしきい値電圧が同じであると考えた場合、制御ゲート（ＣＧ）に読み出し電位を与えて、電流の有無により“０”、“１”判別を行う読み出し動作の際、一つの半導体層上で直列に接続された両端に位置するメモリセルにおいては、基板からのバックバイアス効果、即ち半導体層に流れる電流が半導体層の抵抗成分によって電位差を生じると、それに起因して各メモリセルのしきい値電圧が不均一になる現象により、しきい値電圧の変動の影響が顕著となる。これにより直列に接続するメモリセルの個数がデバイス上制約されるため、大容量化を行った際に問題となる。また、このことは、１つの柱状半導体層に複数のデバイスを直列に接続する場合のみならず、１つの柱状半導体層に１つのメモリセルが形成されている場合においても、面内方向における基板からのバックバイアス効果のばらつきに伴って、各メモリセルのしきい値電圧の変動が生じるという問題もある。このように、メモリセルの配置場所によりしきい値電圧が変化するということは、メモリセルへの書き込み／消去／読み出し電圧等への悪影響をもたらす。従って、前記の基板のバックバイアス効果の問題を改善する方法が望まれていた。
【０００８】
これに対して、図１９に示すように、柱状半導体層と半導体基板が電気的に絶縁されるよう構成されたメモリセルユニットが知られている（例えば、特許文献２参照）。柱状半導体層と半導体基板が電気的に絶縁されたことで、バックバイアス効果による影響が低減され、集積度が向上し、メモリセルの占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比を一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制されたメモリセルユニットを提供することができる。
【０００９】
しかしながら、上述のメモリセルユニットは、書き込みの際に、書き込みを行わないビット線には書き込み阻止のための高電圧を印加する必要がある。即ち、一般にメモリセルユニットは半導体記憶装置内で縦横のマトリクス状に配置され、縦方向の柱状半導体層に含まれるメモリセルの各制御ゲートが制御ゲート線で共通接続され、縦方向の選択トランジスタの各ゲートがゲート線で共通接続され、横方向の各ドレイン拡散層がビット線で共通接続される。前記のように構成されたメモリセルアレイ内の選択されたメモリセルに書き込みを行う際に、選択メモリセルの制御ゲートに接続される制御ゲート線に正の書き込み電圧を印加し、ソース拡散層に接地または正の電圧を印加し、選択メモリセルを含むメモリセルユニットのドレイン拡散層に接地電圧を印加して電子の注入を行う。このとき、ドレイン拡散層側のゲート下のチャネルと隣接するメモリセルの制御ゲート下のチャネルが導通するため、各チャネルの電位はドレイン拡散層に印加される接地電圧と実質的に等しくなる。また、このとき、制御ゲート線に共通接続された非選択のメモリセルを含むメモリセルユニットが接続されるビット線へは正の書き込み阻止電圧を印加して、非選択のメモリセルへの書き込みを阻止する。選択メモリセルがメモリセルユニット内の最もソース拡散層側のメモリセルである場合、それより上側の制御ゲートとドレイン拡散層側のゲートには、ドレイン拡散層から電子を注入するために十分高い電圧が印加される。    従って、それらの制御ゲート線及びゲート線に共通接続される非選択メモリセルを含むメモリセルユニットの各制御ゲート及びゲートにも同じ電圧が印加される。この電圧が十分高ければ、ドレイン拡散層側のゲート下のチャネルと隣接するメモリセルの制御ゲート下のチャネルが導通するため、各チャネルの電位はビット線を介してドレイン拡散層に印加される正の書き込み阻止電圧と実質的に等しくなり、制御ゲートに印加される書き込み電圧との電位差が十分小さいために電荷蓄積層への電子の注入が阻止される。そして、最下段のメモリセルとソース拡散層側の選択トランジスタとの間に配置された不純物拡散層の電位も、書き込み阻止電圧と実質的に等しくなる。
【特許文献１】特開平４−７９３６９号公報
【特許文献２】特開２００２−５７２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、ソース拡散層側の選択トランジスタの耐圧がビット線書き込み阻止電圧より低い場合には、前記選択トランジスタをオフしているにもかかわらずゲート電極下のチャネルに電流が流れてしまういわゆるブレークダウンが生じる。その結果、最下段のメモリセルとソース拡散層側の選択トランジスタと間の不純物拡散層のソース拡散層に対する電圧（チャネル間電圧）がソース側の選択トランジスタの耐圧（＜ビット線書き込み阻止電圧）まで低下してしまう。従って、最下段のメモリセルのチャネル電位も低下し、制御ゲートとの電圧差により電荷蓄積層への誤書き込みが発生する恐れがある。
【００１１】
前記の選択トランジスタの耐圧不足による書き込みの不具合を回避するためには、まず第１にソース拡散層に印加される電圧が安定し、第２にソース側の選択トランジスタが書き込み阻止電圧に対して十分な耐圧を持つことが要求される。何故ならば、前記不純物拡散層の電位は、ソース拡散層の接地電位に対する電圧と選択トランジスタのソース拡散層−不純物拡散層間の電圧との和であるからである。
【００１２】
ソース拡散層に正のソース電圧が印加される場合、前述したソース拡散層の電圧安定性は、選択メモリセルを含むメモリセルユニットの選択トランジスタが備える耐圧に影響される。前述のように選択メモリセルのチャネルの電位はドレイン拡散層に印加される接地電圧と実質的に等しいので、隣接する不純物拡散層の電位もチャネル電位に等しい。従って、選択トランジスタの不純物拡散層−ソース拡散層間耐圧がソース電圧以上でなければブレークダウンが生じ、ソース拡散層の接地電圧に対する電圧が、ソース側の選択トランジスタの耐圧まで低下してしまう。従って、共通接続された他のメモリセルユニットのソース拡散層電圧も同様の結果になる。
【００１３】
一般に、微細なトランジスタの耐圧はチャネル両端のソース、ドレイン間の最短距離で決まる。前記トランジスタの場合は最下段のメモリセルと選択トランジスタの間に配置された不純物拡散層とソース拡散層の最短距離で決まる。従って、トランジスタの耐圧を向上するためには前記チャネル間距離を十分長くすればよい。しかし、チャネル間距離を長くすることは柱状半導体層を高く形成することを意味し、それは半導体製造工程において層を厚く形成し、かつ柱状部分を残すために不要部分を深く除去することを意味する。このため半導体の製造工程は時間を要し、コストアップの原因になる。むやみにチャネル間距離を長くすることは好ましくない。
【００１４】
一方、メモリセルアレイの駆動に必要な選択トランジスタの耐圧を確保する別の手法として、選択トランジスタの構成を工夫したり、書き込み動作におけるメモリセルアレイの駆動方法を工夫したりする手法も考えられる。この発明は、このような事情を考慮してなされたもので、メモリセルへの誤書き込み発生を回避するためにソース側の選択トランジスタの十分な耐圧を確保する構造を有するメモリセルユニットあるいは選択トランジスタの耐圧が書き込み阻止電圧より低い場合でも誤書き込みが回避できるメモリセルアレイの駆動方法を提供するものである。
【課題を解決するための手段】
【００１５】
この発明は、表面の少なくとも一部に高濃度不純物拡散層であるソース拡散層が形成された半導体基板と、半導体基板上に垂直方向に設けられ最上部にドレイン拡散層を有し底面全域に低濃度の第１不純物拡散層を有する柱状半導体層と、電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層の側壁部に形成されてそれらが基板と垂直方向に直列接続されてなるメモリセル列と、メモリセル列の下端に形成された第２不純物拡散層と、柱状半導体層の側壁の周囲にゲート電極を有し第２不純物拡散層と第１不純物拡散層とを接続する選択トランジスタとを備え、第１不純物拡散層が、選択トランジスタのゲート電極に対向する柱状半導体層側壁部のチャネル領域の一部まで延設されたメモリセルユニットを提供するものである。
【００１６】
また別の観点から、この発明は、表面の少なくとも一部にソース拡散層が形成された半導体基板と、半導体基板上に垂直方向に設けられ最上部にドレイン拡散層を有し底面全域に低濃度の第１不純物拡散層を有し半導体基板と電気的に絶縁された柱状半導体層と、電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層上の側壁部に形成されてさらにそれらが基板と垂直方向に直列接続されてなるメモリセル列と、メモリセル列の下端に形成された第２不純物拡散層と、第２不純物拡散層と第１不純物拡散層とを接続する選択トランジスタを備える複数のメモリセルユニットを縦横のマトリクス状に配置し、複数のメモリセルの制御ゲートを共通接続した制御ゲート線を備えてなるメモリセルアレイにおいて選択されたメモリセルへ書き込みを行うための駆動方法であって、各ソース拡散層へ正のソース電圧を印加する工程と、選択メモリセルを含むメモリセルユニットのドレイン拡散層に接地電圧を印加する工程と、選択メモリセルに接続される制御ゲート線に書き込み電圧を印加する工程と、選択メモリセルに接続される制御ゲート線に共通接続された非選択メモリセルへの書き込みを阻止するために選択メモリセルを含まないメモリセルユニットの各ドレイン拡散層へ書き込み阻止電圧を印加する工程とを備えることを特徴とする。
【発明の効果】
【００１７】
この発明によれば、柱状半導体層が、選択トランジスタのチャネル領域の一部まで延設された最下部の低濃度第１不純物拡散層を介して高濃度のソース拡散層と接するので、選択メモリセルへの書き込む際に選択メモリセルを含むメモリセルユニットの選択トランジスタにおいてチャネル両端に電圧が印加された場合に生じる空乏層が延設された第１不純物拡散層部分にまで広がるので電界強度の局部的集中が回避され、その結果選択トランジスタの耐圧が確保されてソース拡散層に印加される正のソース電圧が安定する。従って、非選択メモリセルのチャネル電位を書き込み阻止電圧に安定に保つことができ、非選択メモリセルへの誤書き込みを確実に防止することができる。即ち、信頼性が高く動作の安定したメモリセルユニットが得られる。
【００１８】
あるいは、この発明のメモリセルアレイの駆動方法は、選択されたメモリセルの電荷蓄積層に書き込みを行う場合に、各ソース拡散層へ正のソース電圧を印加し、選択メモリセルを含むメモリセルユニットのドレイン拡散層に接地電圧を印加し、選択メモリセルに接続される制御ゲート線に書き込み電圧を印加し、選択メモリセルに接続される制御ゲート線に共通接続された非選択メモリセルへの書き込みを阻止するために選択メモリセルを含まないメモリセルユニットの各ドレイン拡散層へ書き込み阻止電圧を印加するので、選択メモリセルを含まないメモリセルユニットの選択トランジスタの耐圧が書き込み阻止電圧とソース電圧との差以上であればよく、耐圧が書き込み阻止電圧以下でも誤書き込みを回避することができる。
【発明を実施するための最良の形態】
【００１９】
この発明のメモリセルユニットは、表面の少なくとも一部に高濃度不純物拡散層であるソース拡散層が形成された半導体基板と、半導体基板上に垂直方向に設けられ最上部にドレイン拡散層を有し底面全域に低濃度の第１不純物拡散層を有する柱状半導体層と、電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層の側壁部に形成されてそれらが基板と垂直方向に直列接続されてなるメモリセル列と、メモリセル列の下端に形成された第２不純物拡散層と、ゲート電極を有し第２不純物拡散層と第１不純物拡散層とを接続する選択トランジスタとを備える。
【００２０】
別の表現をすれば、この発明のメモリセルユニットは、例えば半導体基板面と垂直方向に電荷蓄積層および制御ゲートとなる第１及び第２導電膜層を有する複数のメモリセルを直列に接続した構造を持つ。該メモリセルは半導体基板上に格子縞状に分離されてマトリクス状に配列された複数の柱状半導体層の側壁部に形成される。柱状半導体層の上下端に配置された不純物拡散層をメモリセルのドレインもしくはソースとし、下端の不純物拡散層により半導体基板と柱状半導体層が電気的に分離される。
【００２１】
ソース拡散層は半導体基板の表面全体に形成されてもよいし、一部に形成されてもよい。
【００２２】
前記メモリセル列の各メモリセル間に第３不純物拡散層が形成され、柱状半導体層とゲート電極とが対向するチャネル領域を挟んだ第１不純物拡散層−第２不純物拡散層間距離が、各メモリセルのチャネル領域を挟む第２あるいは第３不純物拡散層−第３不純物拡散層間距離より長くてもよい。
【００２３】
このようにすれば、選択メモリセルを含まないメモリセルユニットの選択トランジスタの耐圧を確保することができる。従って、メモリセルへの書き込み時に非選択メモリセルのチャネル電位をより確実に書き込み阻止電圧に保つことができる。その結果、非選択メモリセルへの誤書き込みをより確実に防止することができ、信頼性がより高く動作の安定したメモリセルユニットが得られる。
【００２４】
ここで、第１不純物拡散層−第２不純物拡散層間距離とは、例えば図３に示す第１不純物拡散層７１２及び７１３と第２不純物拡散層７２０との間の最短距離をいう。また、第２不純物拡散層−第３不純物拡散層間距離とは第２不純物拡散層７２０と第３不純物拡散層７２１との間の最短距離をいう。第３不純物拡散層−第３不純物拡散層間距離とは、例えば図３に示す中段のメモリセルのチャネル領域を介して両端に配置された第３不純物拡散層７２１間の最短距離をいう。
【００２５】
あるいは、ソース拡散層の下に低濃度不純物拡散層が設けられ、ソース拡散層が低濃度不純物拡散層を介して基板に接するように構成されてもよい。
【００２６】
このようにすれば、ソース配線の寄生容量が低減されるので、ソース電圧を印加するときの立ち上げ／立ち下げ時間が短縮され、動作速度の速いメモリセルユニットが得られる。
【００２７】
本発明のメモリセルユニットを縦横のマトリクス状に配置してなるメモリセルアレイは、前記制御ゲートが縦方向の複数の柱状半導体層について連続的に、且つ、半導体基板面に対し水平方向に配置されてなる制御ゲート線を有し、該制御ゲート線と交差する横方向に不純物拡散層と電気的に接続し、且つ、半導体基板面に対し水平方向に配置されてなるビット線を有する。
【００２８】
また、この発明の不揮発性半導体装置は、複数のメモリセルユニットが縦横にマトリクス状に配置され、メモリセルユニットが前記のメモリセルユニットからなっていてもよい。
【００２９】
このように構成すれば、各メモリセルユニットが非選択メモリセルへの誤書き込みを確実に防止することができるので、信頼性が高く動作の安定した不揮発性半導体装置が得られる。
【００３０】
この発明の不揮発性半導体装置は、例えば前記特許文献２に記載の製造方法とほぼ同様の工程で製造することができるが、柱状半導体底部及び側壁部の選択トランジスタのチャネル領域の一部に低濃度不純物拡散層を備えるためには、選択トランジスタのソース拡散層製造工程において不純物導入条件とアニール条件を組み合わせることで第１不純物拡散層７１２及び７１３を所望の位置に拡散形成する。
【００３１】
また、この発明は、表面の少なくとも一部にソース拡散層が形成された半導体基板と、半導体基板上に垂直方向に設けられ最上部にドレイン拡散層を有し底面全域に低濃度の第１不純物拡散層を有し半導体基板と電気的に絶縁された柱状半導体層と、電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層上の側壁部に形成されてさらにそれらが基板と垂直方向に直列接続されてなるメモリセル列と、電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層上の側壁部に形成されてさらにそれらが基板と垂直方向に直列接続されてなるメモリセル列と、メモリセル列の下端に形成された第２不純物拡散層と、第２不純物拡散層と第１不純物拡散層とを接続する選択トランジスタを備える複数のメモリセルユニットを縦横のマトリクス状に配置し、複数のメモリセルの制御ゲートを共通接続した制御ゲート線を備えてなるメモリセルアレイにおいて選択されたメモリセルへ書き込みを行うための駆動方法であって、各ソース拡散層へ正のソース電圧を印加する工程と、選択メモリセルを含むメモリセルユニットのドレイン拡散層に接地電圧を印加する工程と、選択メモリセルに接続される制御ゲート線に書き込み電圧を印加する工程と、選択メモリセルに接続される制御ゲート線に共通接続された非選択メモリセルへの書き込みを阻止するために選択メモリセルを含まないメモリセルユニットの各ドレイン拡散層へ書き込み阻止電圧を印加する工程とを備えることを特徴とする。
【００３２】
ここで、書き込みとは、メモリセルの電荷蓄積層に電子の注入を行うことである。
【００３３】
また、書き込み阻止電圧とは、メモリセルへの書き込み動作時に、非選択のメモリセルユニットのドレイン拡散層に印加される電圧を言う。選択されたメモリセルの電荷蓄積層に電子の注入（書き込み）を行う際に、選択されたメモリセルの制御ゲートが接続される制御ゲート線に正の電圧である書き込み電圧が印加される。従って、書き込み電圧は制御ゲート線に共通接続された非選択メモリセルの制御ゲートにも印加されるが、非選択メモリセル対しては書き込みを阻止する必要がある。このため、非選択メモリセルが含まれるメモリセルユニットのドレイン拡散層へ正の高電圧が印加され、これによって制御ゲートとの電圧差によって電子の注入が起こらないようにする。この場合のドレイン拡散層に印加される電圧が、前記の書き込み阻止電圧である。
【００３４】
この発明の前記駆動方法は、例えば図１９に示すように柱状半導体層が基板と絶縁されている不揮発性半導体記憶素子に適用することができるが、特に図２〜９に示すような、この発明の不揮発性半導体記憶素子に提供することが好ましい。
【００３５】
また、この発明は、表面の一部にソース拡散層が形成された半導体基板と、半導体基板上に垂直方向に設けられ底部の一部がソース拡散層に接し他の部分が基板と導通し最上部にドレイン拡散層を有する柱状半導体層と、電荷蓄積層と制御ゲートとを有する複数のメモリセルが柱状半導体層上の側壁部に形成されてさらにそれらが基板と垂直方向に直列接続されてなるメモリセル列と、メモリセル列の下端に形成された第２不純物拡散層と、第２不純物拡散層と第１不純物拡散層とを接続する選択トランジスタを備える複数のメモリセルユニットを縦横のマトリクス状に配置し、複数のメモリセルの制御ゲートを共通接続した制御ゲート線を備えてなるメモリセルアレイにおいて、選択されたメモリセルへ書き込みを行うための駆動方法が、各ソース拡散層へ正のソース電圧を印加する工程と、選択メモリセルを含むメモリセルユニットのドレイン拡散層に接地電圧を印加する工程と、選択メモリセルに接続される制御ゲート線に書き込み電圧を印加する工程と、選択メモリセルに接続される制御ゲート線に共通接続された非選択メモリセルへの書き込みを阻止するために選択メモリセルを含まないメモリセルユニットの各ドレイン拡散層へ書き込み阻止電圧を印加する工程とを備えることを特徴とする。
【００３６】
この発明の前記駆動方法は、例えば図１８に示すような柱状半導体層が基板と導通している不揮発性半導体記憶素子に適用できる。
【００３７】
さらに、ソース電圧が、書き込み阻止電圧以下であってもよい。ソース電圧が書き込み阻止電圧以下であれば、選択メモリセルを含むメモリセルユニットの選択トランジスタのチャネル間電圧が実質的にソース電圧に等しいので、選択トランジスタの耐圧が書き込み阻止電圧以下であっても誤書き込みを確実に回避することができる。
あるいは、選択トランジスタの耐圧が、書き込み阻止電圧の１／２以上であり、ソース電圧が書き込み阻止電圧の１／２であってもよい。
【００３８】
このようにすれば、非選択メモリセルを含むメモリセルユニットの各チャネル電位は書き込み素子電圧に実質的に等しく、ソース電圧が書き込み素子電圧の１／２に等しいので、選択トランジスタの耐圧が書き込み阻止電圧の１／２以上であれば、選択メモリセルを含まないメモリセルユニットの各チャネル電位を書き込み阻止電圧以上に確保することができ、書き込みを行わないメモリセルに対して確実に誤書き込みを回避することができる。一方、選択メモリセルを含むメモリセルユニットのチャネル電位は接地電圧と実質的に等しく、ソース電圧が書き込み素子電圧の１／２に等しいので、選択トランジスタの耐圧が書き込み阻止電圧の１／２以上であれば、ソース電圧が安定し、選択セルを含まないメモリセルユニットの各チャネル電位が書き込み阻止電圧以上となり、書き込みを行わないメモリセルに対して確実に誤書き込みを回避することができる。
【００３９】
以下、図面に示す実施形態に基づいてこの発明のメモリセルユニットの構造を説明する。
（実施の形態１）
図１は、この実施の形態のメモリセルユニットをマトリクス状に配置したメモリセルアレイを示す平面図である。図２は、図１のＡ−Ａ′断面図の一例である。この実施の形態では、ｐ型シリコン基板１００上に複数の柱状をなした柱状半導体層１１０がマトリクス配列されている。そして、これらの各柱状半導体層１１０の下部に選択ゲート５０１を有する選択トランジスタを配置し、選択トランジスタの上側にメモリセルであるトランジスタを２個配列し、各々トランジスタを該柱状半導体層に沿って直列に接続した構造となっている。配列するメモリセルの数は２個に限らず、複数個であればよい。例えば、図３は、メモリセルを３個配列した場合の図１のＡ−Ａ′断面図の例である。柱状半導体層間の溝底部には、所定厚みの絶縁膜であるシリコン酸化膜４６０が配置される。そして、柱状半導体層１１０の周囲を取り囲むように、柱状半導体層側壁にゲート絶縁膜４２０を介して選択ゲート５０１が配置されて選択ゲート・トランジスタを構成し、該選択トランジスタの上方には、柱状半導体層１１０の周囲を取り囲むように、絶縁膜であるシリコン酸化膜４２０を介して浮遊ゲート（電荷蓄積層）５１０が配置され、さらにその外側に複層膜からなる層間絶縁膜６１０を介して制御ゲート５２０が配置されメモリセルを構成している。なお、図２、図３では、柱状半導体層１１０が低部の低濃度不純物拡散層７１２と、シリコン基板１００表面の全体に形成されたソース拡散層７１０とによってシリコン基板１００と電気的に絶縁されている。
【００４０】
また、図２、３は、ソース拡散層７１０の上部に接する部分の不純物拡散層の構成が、柱状半導体層１１０低部の低濃度不純物拡散層７１２と、選択トランジスタの選択ゲート５０１に対抗する柱状半導体層１１０のチャネル領域の一部まで延設された低濃度不純物拡散層７１３を介してメモリセルとソース側選択トランジスタと接続させた本発明の実施の形態を示す。図２、３に示すように、例えば、ソース側選択トランジスタとオーバーラップする領域に低濃度不純物拡散層７１３を形成し、ソース拡散層となる高濃度不純物領域７１０と、選択トランジスタのゲート電極５０１と一定距離を保つように低濃度不純物拡散層７１２を形成することが好ましい。これによりソース拡散層７１０と柱状半導体層１１０との接合耐圧が向上する。
また、ソース拡散層７１０下部の不純物濃度分布についても半導体基板１００の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなるような分布を持つことが好ましい。つまり低濃度不純物領域７１１をソース拡散層７１０下部に設けることによりソース拡散層７１０と半導体基板１００との接合耐圧が向上し、かつソース拡散層７１０で構成されるソース配線の寄生容量も減少する。
【００４１】
図４、図５は、それぞれ図１のＡ−Ａ′およびＢ−Ｂ′断面が上記と異なる実施形態の一例を示す断面図である。この実施の形態では、各柱状半導体層１１０の上部と下部に、第二の電極（第１選択ゲート）５０１を有する第１選択トランジスタ及び第五の電極（第２選択ゲート）５０２を有する第２選択トランジスタを配置し、第１、第２選択トランジスタに挟まれてメモリセルであるトランジスタを２個配列し、各々トランジスタを該柱状半導体層に沿って直列に接続した構造となっている。即ち、メモリセルを複数個配置した上方に、第２選択ゲート５０２が配置され、第２選択トランジスタを構成している。なお、図４、図５においても、柱状半導体層１１０が、低部の低濃度不純物拡散層７１２とソース拡散層７１０によってシリコン基板１００と電気的に絶縁されている。さらに、図６、図７はそれぞれ図４、図５に準じ、複数のソース拡散層７１０がシリコン基板１００表面の一部にそれぞれ形成され、Ａ−Ａ‘方向の複数の柱状半導体層１１０が１つのソース拡散層７１０に接続される本発明の実施の形態を示す。配列するメモリセルの数はこれらの実施の形態においても２個に限らず、複数個であればよい。
【００４２】
また、図１および図５及び図７に示すように、第１、第２選択ゲート５０１、５０２および制御ゲート５２０は、一方向の複数のトランジスタについて連続的に接続されているので、下側選択ゲート線もしくは上側選択ゲート線および制御ゲート線としても機能している。半導体基板面には、メモリセルの活性領域である柱状半導体層１１０が半導体基板１００に対してフローテイング状態となるようにメモリセルのソース拡散層７１０および低濃度不純物拡散領域７１１が配置され、柱状半導体層１１０さらに、各々のメモリセル間、およびメモリセルと選択トランジスタが直列するように低濃度不純物拡散層７２０が配置され、各柱状半導体層１１０の上面には各メモリセル毎のドレイン拡散層７２５が配置されている。このように配置されたメモリセルの間にはドレイン拡散層７２５の上部が露出されるよう絶縁膜である酸化膜４６０が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層７２５を共通接続するビット線となるＡｌ配線８４０が配設されている。
【００４３】
また、さらに図８、図９は前記メモリセルユニットのソース側選択トランジスタのチャネル長を少なくともメモリセルトランジスタのチャネル長より長くすることでパンチスルー耐圧をさらに向上させた本発明の実施の形態を示す。
【００４４】
本願発明の平面方向の実施の形態について更に詳しく説明する。断面は、図６及び７に示す実施態様を例にとる。図１はメモリセルを形成する円柱状の柱状半導体部が例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するためのソース拡散層（例えば図６、７の７１０）制御ゲート線（例えば図６、７の５２０）及び選択ゲート線（例えば図６、７の５０１及び５０２）が半導体基板面に対し平行に配置されているメモリセルアレイを示す。また、ビット線８４０と交差する方向であるＡ−Ａ’方向とビット線８４０方向であるＢ−Ｂ’方向で柱状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートが一方向に、図１ではＡ−Ａ’方向に、連続して形成されることによりＡ−Ａ’方向に並んだ各制御ゲート５２０を接続する制御ゲート線を兼ねる。同様に選択ゲート・トランジスタの選択ゲート５０１、５０２がＡ−Ａ’方向に連続して形成され選択ゲート線を兼ねる。さらに、半導体基板表面に配置されるソース拡散層７１０と電気的に接続するための端子を例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ’側の端部に設け、柱状半導体１１０の基板側に配置されてなる下側選択ゲート５０１、下側段、上段の制御ゲート５２０及び上側の選択ゲート５０２と電気的に接続するための端子を例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設ける。また、柱状半導体部の上側に配置されてなるビット線８４０は、メモリセルを形成する円柱状の柱状半導体の各ドレイン拡散層７２５に電気的に接続しており、例えば図１においては制御ゲート線及び選択ゲート線と交差する方向にビット線８４０が形成されている。また、ソース拡散層７１０と電気的に接続するための端子はメモリセルを形成するのと同様の柱状半導体で形成されている。下側選択ゲート線５０１、上下の各制御ゲート線５２０及び上側選択ゲート線５０２と電気的に接続するための端子も、前記とは別の柱状半導体の周囲を制御ゲート線５２０と同じ工程にて形成される導電膜で被覆されて形成される。また、ソース拡散層７１０、下側選択ゲート線５０１、上側選択ゲート線５０２、下段及び上段の各制御ゲート線５２０と電気的に接続するための端子は第一のコンタクト部９１０、第二のコンタクト部９２１、９２４、第三のコンタクト部９３２、９３３とそれぞれ接続している。また、図１では第一のコンタクト部９１０を介してソース拡散層７１０への接続線であるソース端子線８１０が半導体記憶装置上面に引き出されている。
【００４５】
前記は実施形態の一例であるが、メモリセルを形成する円柱状の柱状半導体部の配列は図１のような位置関係にある配列に限定されず、前記の実施形態と同様の配線層の位置関係や電気的な接続関係があればよい。また、第一のコンタクト部９１０に接続されてなる柱状半導体１１０は図１ではＡ−Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部若しくは全てに配置しても構わないし、ビット線８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している柱状半導体部のいずれかに配置しても構わない。さらにまた、第二のコンタクト部９２１や９２４、第三のコンタクト部９３２、９３３に接続されてなる導電膜で被覆される柱状半導体部は第一のコンタクト部９１０が配置されない側の端部に配置しても構わないし、第一のコンタクト部９１０が配置される側の端部に連続して配置しても構わないし、ビット線８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している柱状半導体部のいずれかに配置しても構わないし、第二のコンタクト部９２１や９２４、第三のコンタクト部９３２などを分割して配置しても構わない。また、ソース端子線８１０やビット線８４０は所望の配線が得られれば幅や形状は問わない。
【００４６】
また、柱状半導体部の基板側に配置されてなるソース拡散層７１０が制御ゲートや選択ゲートと同時に自己整合で形成される場合、ソース拡散層への接続端子が形成される柱状半導体層が、選択ゲート５０１，５０２や制御ゲート５２０と電気的には分離されているが絶縁膜を介して接する状態に構成される。例えば、図１では第一のコンタクト部９１０が接続している柱状半導体部側面の一部に絶縁膜を介して電荷蓄積層と同時に形成される第１の導電膜が形成されており、この第１導電膜は、メモリセルを形成している柱状半導体部との間に配置されており、前記第１導電膜の側面に絶縁膜６１３を介して制御ゲート５２０と同時に形成される第２導電膜が形成されており、この第２導電膜がビット線８４０と交差する方向のＡ−Ａ’方向に、連続して形成されてなる選択ゲート線５０１，５０２や制御ゲート線５２０と接続されている。このとき該柱状半導体部側面に形成される第１および第２導電膜の形状は何でもよい。また、ソース拡散層と電気的に接続するための端子が形成される柱状半導体層とメモリセルが形成される柱状半導体層の電荷蓄積層との距離を例えば制御ゲートの膜厚の２倍以下とすることによりソース拡散層７１０へ接続する端子を形成する柱状半導体層の側面の第１導電膜を全く取り除いてしまっても構わない。また、図１においては第二のコンタクト部９２１、９２４及び第三のコンタクト部９３２は、柱状半導体部頂上部を覆うように形成した第２導電膜５２１〜５２４の上に形成しているが、各々接続できるのならばコンタクト部に接続される各配線層の形状は問わない。なお、図１では簡単のために、選択ゲート・トランジスタは図示を省略している。
（実施の形態２）
本願発明のメモリセルアレイの駆動方法について以下に説明する。図１０はこの実施の形態の駆動方法に係るメモリセルユニットの等価回路図である。図１０のメモリセルユニットは、メモリセル（Ｍ１、Ｍ２．．．）が１つ以上（この例では２つ）、選択トランジスタ（Ｎ１、Ｎ２）が２つ存在するＮＡＮＤ型メモリセル群のフラッシュメモリの一例である。また、図１１は上記ＮＡＮＤ型メモリセル群のフラッシュメモリがマトリクス配置されたメモリセルアレイを示すブロック図である。また、図１２はそのメモリセルアレイの等価回路図である。
図１１、図１２に示すように、メモリセルアレイは、選択ゲート線ＳＧ１ａ、ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａにより選択されるＮＡＮＤ型メモリセル群Ｐａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄと、選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂにより選択されるＮＡＮＤ型メモリセル群Ｐｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄと、選択ゲート線ＳＧ１ｃ、ＳＧ２ｃ、制御ゲート線ＣＧ１ｃ、ＣＧ２ｃにより選択されるＮＡＮＤ型メモリセル群Ｐｃａ、Ｐｃｂ〜Ｐｃｃ、Ｐｃｄと、選択ゲート線ＳＧ１ｄ、ＳＧ２ｄと制御ゲート線ＣＧ１ｄ、ＣＧ２ｄにより選択されるＮＡＮＤ型メモリセル群Ｐｄａ、Ｐｄｂ〜Ｐｄｃ、Ｐｄｄの４つのＮＡＮＤ型メモリセル群とからなる。
【００４７】
また選択ゲート線、制御ゲート線と交差する方向に並んだビット線ＢＬａ〜ＢＬｄ、共通ソース線ＳＬにより構成される。またＮＡＮＤ型メモリセル群Ｐａａ〜Ｐｄｄの各々は、メモリセル２つ、そのメモリセルを挟むように、選択トランジスタ２つにより構成されており、図１０と同様とする。
＜書き込み動作＞
以下にこのメモリアレイの書き込み動作の駆動方法について説明する。選択ゲート線ＳＧ１ａ、ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａが選択されており、その他の選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、ＳＧ１ｃ、ＳＧ２ｃ、ＳＧ１ｄ、ＳＧ２ｄ、制御ゲート線ＣＧ１ｂ、ＣＧ２ｂ、ＣＧ１ｃ、ＣＧ２ｃ、ＣＧ１ｄ、ＣＧ２ｄが非選択であるとする。
【００４８】
選択されたメモリセル群の上段メモリセルＭ１の電荷蓄積層１へＦＮトンネル電流により電子を注入する（書き込み）には、制御ゲート線ＣＧ２ａ（制御ゲート２）に高電圧ＶＨ１、制御ゲート線ＣＧ１ａ（制御ゲート４）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）、選択ゲート線ＳＧ２ａ（選択ゲート５）に正電圧ＶＨ３、選択ゲート線ＳＧ１ａ（選択ゲート６）に０Ｖ、ソース線ＳＬ（ソース端子１１）にビット線に印加する書き込み阻止電圧ＶＨ５の１／２の電圧（ＶＨ４）を印加し、電子注入するビット線（ドレイン端子７）は接地する。
【００４９】
また、選択セル群の内、電子注入を行わない非選択メモリセルに対しては、そのメモリセルに接続されたビット線に、ビット線書き込み阻止電圧ＶＨ５を印加して書き込みを阻止する。
【００５０】
上述したような電位を各端子に印加し、書き込みビット線（ドレイン端子７）を接地することで、Ｎ型不純物拡散層８、９、１０は接地電位になる。
その結果、浮遊チャネルが接地電位となり、制御ゲート２と浮遊チャネルに高電圧ＶＨ１−接地電位の電位差が発生する。このとき浮遊チャネルからトンネル電流によって電荷蓄積層１へ電子が注入される。この電子注入によりメモリセルＭ１のしきい値電圧は正方向に移動する。このとき浮遊チャネルとソース端子１１間は、ソース電位を１／２＊ＶＨ５（ＶＨ４）に設定しているため、ＶＨ４（１／２＊ＶＨ５）の電位差が発生するが、選択ゲート６の耐圧はＶＨ４以上であるので耐圧の不足によるブレークダウン現象は生じない。
【００５１】
また、メモリセルＭ２については、制御ゲート線ＣＧ１ａ（制御ゲート４）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）に設定しているので、Ｍ２の電荷蓄積層への電子の注入は行われず、従ってＭ２のしきい値は変動しない。
【００５２】
次に、メモリセル群の下段メモリセルＭ２の電荷蓄積層３へ電子を注入する場合を説明する。この場合は、制御ゲート線ＣＧ１ａ（制御ゲート４）に高電圧ＶＨ１、制御ゲート線ＣＧ２ａ（制御ゲート２）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）、選択ゲート線ＳＧ２ａ（選択ゲート５）に正電圧ＶＨ３、選択ゲート線ＳＧ１ａ（選択ゲート６）とソース線ＳＬ（ソース端子１１）にビット線に印加する書き込み阻止電圧の１／２電圧であるＶＨ４を印加し、電子注入するビット線（ドレイン端子７）を接地する。
【００５３】
また選択セル群の内、電子注入を行わないメモリセルに対しては、ビット線に書き込み阻止電圧ＶＨ５を印加することで書き込みを阻止する。書き込みビット線（ドレイン端子７）を接地することで、Ｎ型拡散層８、９、１０が接地電位となる。そして浮遊チャネルが接地電位となり、制御ゲート４と浮遊チャネルに高電圧ＶＨ１−接地電位の電位差が発生する。このとき浮遊チャネルからトンネル電流によって電荷蓄積層３へ電子が注入される。この電子注入によりメモリセルＭ２のしきい値電圧は正方向に移動する。このとき浮遊チャネルとソース端子１１間にＶＨ４の電位差が発生するが、選択ゲート６の耐圧はＶＨ４以上であるので耐圧の不足によるブレークダウン現象は生じない。
【００５４】
また、メモリセルＭ１については、制御ゲート線ＣＧ２ａ（制御ゲート２）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）に設定することにより、Ｍ１の電荷蓄積層への電子の注入は行われず、従ってＭ１のしきい値は変動しない。
【００５５】
以上が実施の形態２の書き込み動作である。図１３は、各電圧のタイミングチャートの一例を示す図である。
制御ゲート線ＣＧ１ａに接続されたメモリセルＭ２を書き込む場合、まず制御ゲート線ＣＧ１ａ、ＣＧ２ａ、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、ソース線ＳＬ、ビット線ＢＬを０Ｖとする。次に、ビット線は０Ｖのまま（図中にＳｅｌで示す）で、ソース線ＳＬに５Ｖ、選択ゲート線ＳＧ２ａに１２Ｖ、ＳＧ１ａに０Ｖ、制御ゲート線ＣＧ２ａに１２Ｖを印加して、その後で制御ゲート線ＣＧ１ａに２０Ｖを印加する。
尚、上記メモリセルに書き込みを行わない場合は、ビット線に１０Ｖを印加して書き込みを阻止する（図中にＮｏｎ−Ｓｅｌで示す）。また書き込み動作を終了する場合は、逆の順番で制御ゲート線ＣＧ１ａ、ＣＧ２ａを０Ｖにして、その後、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、ビット線、ソース線を０Ｖにする。図１３では選択ゲート線とビット線とソース線を同時に変化させているが、必ずしも同時である必要は無く、どちらが前後してもかまわない。
＜消去動作＞
次に選択メモリセル群のメモリセルＭ１、Ｍ２の電荷蓄積層から電子を放出する（消去）場合の駆動方法について説明する。選択ゲート線ＳＧ１ａ、ＳＧ２ａを正電圧ＶＨ１、ビット線ＢＬとソース線ＳＬを接地した後、制御ゲート線ＣＧ１ａ、ＣＧ２ａを負電圧ＶＮ１へ変化させると、制御ゲート２、４と浮遊チャネルに負電圧ＶＮ１−接地電位の電位差が発生する。このとき電荷蓄積層１、３からトンネル電流によって浮遊チャネルへ電子が放出される。この電子放出によりメモリセルＭ１、Ｍ２のしきい値電圧は負方向に移動する。
【００５６】
以上が実施例１の消去動作である。図１４は、各電圧のタイミングチャートの一例である。制御ゲート線ＣＧ１ａ、ＣＧ２ａに接続されたメモリセルを消去する場合、まず制御ゲート線ＣＧ１ａ、ＣＧ２ａ、選択ゲート線ＳＧ２ａ、ＳＧ１ａ、ソース線ＳＬ、ビット線ＢＬを０Ｖを印加し、選択ゲート線ＳＧ１ａ、ＳＧ２ａを電源電圧３Ｖを印加して、その後、制御ゲート線ＣＧ１ａ、ＣＧ２ａに−２０Ｖを印加する。
【００５７】
消去を行わない場合は、制御ゲート線に０Ｖを印加して消去を阻止すること出来る。また消去動作を終了する場合は、逆の順番で制御ゲート線ＣＧ１ａ、ＣＧ２ａを０Ｖにして、その後、選択ゲート線ＳＧ２ａ、ＳＧ１ａを０Ｖにする。
（実施の形態３）
図１５はこの発明の別の実施態様を示す図であり、選択トランジスタが１つの場合の等価回路図である。この実施態様に対するメモリセルアレイ図は図１１と同様である。このように、フラッシュメモリのメモリセル（Ｍ３、Ｍ４．．．）が１つ以上（この例では２つ）、選択トランジスタ（Ｎ３）が１つだけ存在するタイプのフラッシュメモリの駆動方法について以下に説明する。
＜書き込み動作＞
メモリセルＭ３の電荷蓄積層１へトンネル電流により電子を注入する（書き込み）場合は、制御ゲート２に高電圧ＶＨ１、制御ゲート４に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）、選択ゲート６とソース端子１１にビット線に印加する書き込み阻止電圧の１／２電圧ＶＨ４を印加して、電子注入をするドレイン端子７を接地する。
【００５８】
また選択セル群の内、電子注入を行わないメモリセルに対しては、そのメモリセルに接続されたビット線に書き込み阻止電圧ＶＨ５を印加して書き込みを阻止する。
【００５９】
電子注入を行うドレイン端子７を接地することで、Ｎ型拡散層９、１０が接地電位となる。ただし選択ゲート６の正電圧ＶＨ４により、Ｎ型拡散層１０とソース端子１１は導通しない。
【００６０】
そして浮遊チャネルが接地電位となり、制御ゲート２と浮遊チャネルに高電圧ＶＨ１−接地電位の電位差が発生する。このとき浮遊チャネルからＦＮトンネル電流によって電荷蓄積層１へ電子が注入される。この電子注入によりメモリセルＭ３のしきい値電圧は正方向に移動する。このとき浮遊チャネルとソース端子１１間にＶＨ４の電位差が発生するが、選択ゲート６の耐圧はＶＨ４以上であるので耐圧の不足によるブレークダウン現象は生じない。またこのときメモリセルＭ４は、制御ゲート線ＣＧ１ａ（制御ゲート４）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）を印加することにより、Ｍ４の電荷蓄積層３への電子の注入が阻止され、しきい値は変動しない。
【００６１】
一方、メモリセルＭ４の電荷蓄積層３へ電子を注入する場合は、制御ゲート４に高電圧ＶＨ１、制御ゲート２に書き込み阻止のため電圧ＶＨ２（ＶＨ１＞ＶＨ２）、選択ゲート６とソース端子１１にビット線に印加する書き込み阻止電圧の１／２電圧ＶＨ４を印加し、ドレイン端子７を接地する。ドレイン端子７を接地することで、Ｎ型拡散層９、１０が接地電位となる。ただし選択ゲート６のＶＨ４により、Ｎ型拡散層１０とソース端子１１は導通しない。そして浮遊チャネルが接地電位となり、制御ゲート４と浮遊チャネルに高電圧ＶＨ１−接地電位の電位差が発生する。このとき浮遊チャネルからトンネル電流によって電荷蓄積層３へ電子が注入される。この電子注入によりメモリセルＭ４のしきい値電圧は正方向に移動する。このとき浮遊チャネルとソース端子１１間にＶＨ４の電位差が発生するが、選択ゲート６の耐圧はＶＨ４以上であるので耐圧の不足によるブレークダウン現象は生じない。またこのときメモリセルＭ３は、制御ゲート線ＣＧ２ａ（制御ゲート２）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）に設定してＭ３の電荷蓄積層１への書き込みを阻止するので、Ｍ３のしきい値は変動しない。
【００６２】
以上が実施例２の書き込み動作である。図１６は、各電圧のタイミングチャートの一例を示す図である。尚、図１６において、選択ゲート線、制御ゲート線、ソース線、ビット線に印加する電圧、電圧を与えるタイミングは実施の形態２と同様である。
＜消去動作＞
次にメモリセルＭ３、Ｍ４の電荷蓄積層から電子を放出する場合の駆動方法を説明する。選択ゲート線６に電源電圧ＶＣＣを印加し、ビット線とソース線を接地し、その後、制御ゲート線ＣＧ１ａ、ＣＧ２ａを負電圧ＶＮ１へ変化させると、制御ゲート２、４と浮遊チャネルに負電圧ＶＮ１−接地電位の電位差が発生する。このとき電荷蓄積層１、３からトンネル電流によって浮遊チャネルへ電子が放出される。この電子放出によりメモリセルＭ３、Ｍ４のしきい値電圧は負方向に移動する。
【００６３】
以上が実施例２の消去動作である。図１７は、各電圧のタイミングチャートの一例を示す図である。図１７において、選択ゲート線、制御ゲート線、ソース線、ビット線に印加する電圧、電圧を与えるタイミングは実施の形態２の消去動作と同様である。
【図面の簡単な説明】
【００６４】
【図１】実施の形態１のメモリセルアレイを示す平面図。
【図２】実施の形態１において図１のＡ−Ａ′断面の一例を示す断面図。
【図３】実施の形態１において3つのメモリセルを3個配列した場合の図１のＡ−Ａ′断面図。
【図４】実施の形態１においてメモリセル列の上下に第１及び第２選択トランジスタを備える場合の図１のＡ−Ａ′断面図。
【図５】実施の形態１においてメモリセル列の上下に選択トランジスタを備える場合の図１のＢ−Ｂ′断面図。
【図６】実施の形態１において複数のソース拡散層が基板の一部に形成される場合の図１のＡ−Ａ′断面図
【図７】実施の形態１において複数のソース拡散層が基板の一部に形成される場合の図１のＢ−Ｂ′断面図
【図８】実施の形態１においてソース側選択トランジスタのチャネル長が各メモリセルのチャネル長より長い場合の図１のＡ−Ａ′断面図
【図９】実施の形態１においてソース側選択トランジスタのチャネル長が各メモリセルのチャネル長より長い場合の図１のＢ−Ｂ′断面図
【図１０】この発明の実施の形態２の駆動方法に係るメモリセルユニットの等価回路図
【図１１】この発明の実施形態２に係る不揮発性半導体素子をマトリクス配置したメモリセルアレイのブロック図
【図１２】この発明の実施の形態２に係るメモリセルアレイの等価回路図
【図１３】実施の形態２の書き込み動作における各電圧のタイミングチャート図
【図１４】実施の形態２の消去動作における各電圧のタイミングチャート図
【図１５】この発明の実施の形態３の駆動方法に係る不揮発性半導体素子の等価回路図
【図１６】実施の形態３の書き込み動作における各電圧のタイミングチャート図
【図１７】実施の形態３の消去動作における各電圧のタイミングチャート図
【図１８】従来の不揮発性半導体記憶素子の１例を示す断面図
【図１９】従来の不揮発性半導体記憶素子の異なる１例を示す断面図
【符号の説明】
【００６５】
１、３  電荷蓄積層
２、４  制御ゲート
５、６  選択ゲート
７、７２５  ドレイン拡散層（Ｎ型）
８、９、１０  不純物拡散層（Ｎ型）
１１  ソース拡散層（Ｎ型）
１２、１１０  柱状半導体層（Ｐ型）
１３、１００  半導体基板（Ｐ型シリコン基板）
４２０，４６０，４６２，４６３，４６４  絶縁膜（シリコン酸化膜）
５０１，５０２  選択ゲート（多結晶シリコン膜）
５１０  電荷蓄積層（多結晶シリコン膜）
５２０  制御ゲート（多結晶シリコン膜）
５１３，５２１，５２２，５２３，５２４  導電膜（多結晶シリコン膜）
６１３  層間絶縁膜
７１０  ソース拡散層
７１１  低濃度不純物領域
７１２，７１３  第１不純物拡散層（低濃度不純物拡散層）
７２０  第２不純物拡散層（低濃度不純物拡散層）
７２１  第３不純物拡散層（低濃度不純物拡散層）
８１０  ソース端子線
８４０  ビット線
９１０，９２１，９３２，９３３，９２４  コンタクト部
Ｐａａ、Ｐａｂ、Ｐａｃ、Ｐａｄ、Ｐｂａ、Ｐｂｂ、Ｐｂｃ、Ｐｂｄ、Ｐｃａ、Ｐｃｂ、Ｐｃｃ、Ｐｃｄ、Ｐｄａ、Ｐｄｂ、Ｐｄｃ、Ｐｄｄ  Ｐ型柱状半導体層
ＣＧ１ａ、ＣＧ２ａ、ＣＧ１ｂ、ＣＧ２ｂ、ＣＧ１ｃ、ＣＧ２ｃ、ＣＧ１ｄ、ＣＧ２ｄ  制御ゲート線
ＳＧ１ａ、ＳＧ２ａ、ＳＧ１ｂ、ＳＧ２ｂ、ＳＧ１ｃ、ＳＧ２ｃ、ＳＧ１ｄ、ＳＧ２ｄ  選択ゲート線
ＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄ  ビット線
ＳＬ  ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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