(57)【要約】【課題】  リセット機能を有するブロックが複数存在する、モータ等のアクチュエータの制御システムにおいては、リセット解除後のシステム状態は不安定となる。このシステムが不安定な状態でアクチュエータを駆動すると、期待すべき動作とは異なる動作を引き起こす恐れがあり、システムの素子の劣化や破壊を誘引する原因となりうる。【解決手段】  パワーオンリセット信号Ｓ１を出力する回路１２と、該信号Ｓ１を、ＣＰＵリセット信号Ｓ２ａや通信回路リセット信号Ｓ３ａに分割するとともに、該信号Ｓ２ａ・Ｓ３ａを一定時間遅延させる第一・第二遅延回路１４・１５とを備え、複数の機能ブロックであるセンサ１ｂ、ＣＰＵ１ｃ、通信回路１ｄは、信号Ｓ１ａ・Ｓ２ａ・Ｓ３ａによりそれぞれ一定時間リセット状態とされ、回路１４・１５による信号Ｓ２ａ・Ｓ３ａの遅延時間に応じて、順次異なるタイミングでリセット状態が解除される。【選択図】  図３
2005323269.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能ブロックを備える制御システムにおけるリセット制御回路であって、
メインリセット信号を出力するリセット信号出力手段と、
メインリセット信号を複数のサブリセット信号に分割するリセット信号分割手段と、
複数のサブリセット信号のうち少なくとも一つのサブリセット信号を一定時間遅延させる遅延手段とを備え、
複数の機能ブロックは、該サブリセット信号によりそれぞれ一定時間リセット状態とされ、遅延手段によるサブリセット信号の遅延時間に応じて、順次異なるタイミングでリセット状態が解除されることを特徴とするリセット制御回路。
【請求項２】
前記複数の機能ブロックのリセット状態が解除される順番は、各機能ブロックの信号処理プロセスフローの順番と一致することを特徴とする請求項１に記載のリセット制御回路。
【請求項３】
前記遅延手段は、ある機能ブロックのリセット状態を解除した後、その機能ブロックが正常動作するために必要な時間が経過した後に、次の機能ブロックのリセット状態を解除することを特徴とする請求項１または請求項２に記載のリセット制御回路。
【請求項４】
前記遅延手段は、クロック信号の入力により動作するデジタルタイマにて構成されることを特徴とする請求項１〜請求項３の何れかに記載のリセット制御回路。
【請求項５】
前記遅延手段は、基準電圧と、抵抗およびコンデンサの受動素子からなるＲＣ線路と、基準電圧とＲＣ線路からの出力電圧とを比較する比較手段とで構成されていることを特徴とする請求項１〜請求項３の何れかに記載のリセット制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット機能を有するブロックが複数存在する制御システムにおいて、複数の機能ブロックのリセット状態が順次異なるタイミングで解除されるように制御するリセット制御回路に関する。
【背景技術】
【０００２】
従来から、リセット機能を有するブロックが複数存在する、モータ等のアクチュエータの制御システムにおいては、電源オン時などのパワーオンリセット信号の解除の全てのブロックの立ち上げ処理を、電源投入してから一定時間経過後に、単一の信号にて同時に行うことが行われている。
また、特許文献１に示すように、複数のブロック（ＣＰＵ）が存在する制御システムにおいては、複数のＣＰＵのうち不良ＣＰＵを制御対象から切り離し、正常なＣＰＵを割り当てられた一定の順序に沿って、順次立ち上げを行うことも行われている。
【０００３】
【特許文献１】特開平８−１６５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述のような制御システムにおいては、リセット解除後のシステム状態は不安定となる。このシステムが不安定な状態でアクチュエータを駆動すると、期待すべき動作とは異なる動作を引き起こす恐れがあり、システムの素子の劣化や破壊を誘引する原因となりうる。
また、電源オン時にシステムが安定するまでに要する時間は、動作環境に大きく依存するため、定量化することが困難である。従って、例えば、単一信号のみで全てのブロックにリセット信号を与える場合は、リセット解除からシステムの作動を開始させるまでの時間を、十分な余裕を見て設定する必要があり、システムが作動を開始するまでの時間が長くなってしまう。
そこで、本発明においては、リセット時におけるシステムの動作の信頼性を確保しつつ、システムの立ち上がり時間を短縮することが可能なリセット制御回路を提供するものである。
【課題を解決するための手段】
【０００５】
上記課題を解決するリセット制御回路は、以下の特徴を有する。
即ち、請求項１記載の如く、メインリセット信号を出力するリセット信号出力手段と、メインリセット信号を複数のサブリセット信号に分割するリセット信号分割手段と、複数のサブリセット信号のうち少なくとも一つのサブリセット信号を一定時間遅延させる遅延手段とを備え、複数の機能ブロックは、該サブリセット信号によりそれぞれ一定時間リセット状態とされ、遅延手段によるサブリセット信号の遅延時間に応じて、順次異なるタイミングでリセット状態が解除される。
これにより、立ち上げ時における各機能ブロックでの最適遅延時間を設定することで、電源オン時から制御システムの立ち上がり完了までの時間を短縮することができる。
【０００６】
また、請求項２記載の如く、前記複数の機能ブロックのリセット状態が解除される順番は、各機能ブロックの信号処理プロセスのフローの順番と一致する。
これにより、各機能ブロックの正常動作時の信号を次の機能ブロックへ反映させることができ、不安定な信号を処理することがない。
そして、電源オン時の誤動作による素子の劣化や破壊を防止することができ、モータ制御システムの信頼性を向上することができる。
【０００７】
また、請求項３記載の如く、前記遅延手段は、ある機能ブロックのリセット状態を解除した後、その機能ブロックが正常動作するために必要な時間が経過した後に、次の機能ブロックのリセット状態を解除する。
これにより、各機能ブロックが不安定ない状態で作動したり誤動作したりすることがなく、素子の劣化や破壊を防止することができ、モータ制御システムの信頼性を向上することができる。
【０００８】
また、請求項４記載の如く、前記遅延手段は、クロック信号の入力により動作するデジタルタイマにて構成される。
これにより、モータ制御システムの仕様の変更などをした場合に、遅延手段の遅延時間の設定変更を容易に行うことができる。
【０００９】
また、請求項５記載の如く、前記遅延手段は、基準電圧と、抵抗およびコンデンサの受動素子からなるＲＣ線路と、基準電圧とＲＣ線路からの出力電圧とを比較する比較手段とで構成されている。
これにより、遅延手段としてデジタルタイマを用いた場合に比べて、タイマの発振回路が安定するまでの時間を待つ必要がなく、制御システムが安定するまでの時間を短縮して、早く立ち上げを完了させることが可能となる。
【発明の効果】
【００１０】
本発明によれば、制御システムの、立ち上げ時における各機能ブロックでの最適遅延時間を設定することで、電源オン時から制御システムの立ち上がり完了までの時間を短縮することができる。
また、各機能ブロックの正常動作時の信号を次の機能ブロックへ反映させることができ、不安定な信号を処理することがない。そして、電源オン時の誤動作による素子の劣化や破壊を防止することができ、モータ制御システムの信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
本発明のリセット制御回路を備えた制御システムとしての、モータ制御システムについて説明する。
図１に示すように、モータ制御システムは、主に制御システム部１と、駆動システム部２とで構成されている。
【００１２】
制御システム部１は、電源ＩＣ１ａと、モータ２ａの回転角を検出するセンサ１ｂと、モータ制御信号を生成・出力するＣＰＵ１ｃと、通信回路１ｄとを備えている。センサ１ｂ、ＣＰＵ１ｃ、および通信回路１ｄは、それぞれ機能ブロックである。
また、通信回路１ｄは、制御システム部１の外部に設けられる外部制御回路３とＣＰＵ１ｃとを接続している。
さらに、制御システム部１の電源ＩＣ１ａにはバッテリ４が接続されており、イグニッションスイッチ５によりモータ制御システムの電源のオン・オフが切り換えられるように構成している、
一方、駆動システム部２は、モータ２ａと、モータ駆動回路２ｂと、モータ２ａにより駆動される被駆動体２ｃとを備えている。
【００１３】
このように構成されるモータ制御システムにおいては、制御システム部１のセンサ１ｂにより検出されたモータ２ａの回転角に基づき、ＣＰＵ１ｃがモータ制御信号を生成される。このモータ制御信号がモータ駆動回路２ｂに対して出力され、モータ制御信号が入力されたモータ駆動回路２ｂによりモータ２ａが駆動され、該モータ２ａにより被駆動体２ｃが駆動される。
なお、本制御システムの駆動システム部２における被駆動体２ｃは、モータ２ａにより所定のストローク量で駆動されるものであるが、そのストローク量は外部制御回路３により決定される。
【００１４】
前記電源ＩＣ１ａ内には、リセット制御回路１１が構成されており、このリセット制御回路１１により、モータ制御システムの電源オン時におけるリセット信号を制御して、モータ制御システムが立ち上げられる。
このモータ制御システムが立ち上がる際の各機能ブロックの信号処理プロセスのフローは、センサ１ｂ、ＣＰＵ１ｃ、および通信回路１ｄの順となっている。
【００１５】
ここで、電源オン時などのパワーオンリセット信号の解除後におけるセンサ１ｂや通信回路１ｄの出力信号は初期値となっているため、これらセンサ１ｂや通信回路１ｄの初期値を入力信号としてＣＰＵ１Ｃが受け取った場合、ＣＰＵ１ｃはモータ２ａを期待すべき動作とは異なる動作に、不当に駆動しようとする制御信号を生成する恐れがある。
従って、本制御システムでは、モータ２ａが不当に駆動されて素子が劣化したり破壊したりすることを防止して信頼性の向上を図っている。
【００１６】
図２、図３に示すように、リセット制御回路１１は、例えばＣＭＯＳデジタル回路により構成されており、メインリセット信号を出力するリセット信号出力手段としてのパワーオンリセット回路１２と、メインリセット信号をサブリセット信号に分割するリセット信号分割手段としての第一遅延回路１４および第二遅延回路１５とを備えている。
図３に示す第一遅延回路１４および第二遅延回路１５は、具体的には発振回路１３からのクロック信号の入力により動作するデジタルタイマにて構成されている。
【００１７】
パワーオンリセット回路１２から出力されたメインリセット信号であるパワーオンリセット信号Ｓ１は、センサリセット信号Ｓ１ａとしてそのままセンサ１ｂに入力されるとともに、第一遅延回路１４により分割されて遅延され、第一サブリセット信号Ｓ２となる。
第一サブリセット信号Ｓ２は、そのままＣＰＵリセット信号Ｓ２ａとしてＣＰＵ１ｃに入力されるとともに、第二遅延回路１５により分割されて遅延され、第二サブリセット信号Ｓ３となる。第二サブリセット信号Ｓ３は通信回路リセット信号Ｓ３ａとして通信回路１dに入力される。
【００１８】
リセット制御回路１１における制御のタイミングチャートは図４に示す通りである。なお、パワーオンリセット信号Ｓ１、センサリセット信号Ｓ１ａ、ＣＰＵリセット信号Ｓ２ａ、および通信回路リセット信号Ｓ３ａは、例えばローアクティブとされている。
イグニッションスイッチ５により電源がオンされると、パワーオンリセット回路１２によりパワーオンリセット信号Ｓ１が出力され、センサ１ｂ、ＣＰＵ１ｃ、および通信回路１ｄに、それぞれセンサリセット信号Ｓ１ａ、ＣＰＵリセット信号Ｓ２ａ、および通信回路リセット信号Ｓ３ａが付与される。
【００１９】
その後、センサリセット信号Ｓ１ａは、パワーオンリセット信号Ｓ１が解除されたタイミングと同じタイミングで解除される。
また、第一遅延回路１４はセンサ１ｂが正常に動作するまでの間、ＣＰＵリセット信号Ｓ２ａを保持し、センサリセット信号Ｓ１ａが解除された後、センサ１ｂが正常に動作するための十分な時間ｔ１が経過した後に、ＣＰＵリセット信号Ｓ２ａを解除する。
【００２０】
同様に、第二遅延回路１４はＣＰＵ１ｃが正常に動作するまでの間、通信回路リセット信号Ｓ３ａを保持し、ＣＰＵリセット信号Ｓ２ａが解除された後、ＣＰＵ１ｃが正常に動作するための十分な時間ｔ２が経過した後に、通信回路リセット信号Ｓ３ａを解除する。
なお、センサ１ｂが正常に動作するための十分な時間ｔ１、およびＣＰＵ１ｃが正常に動作するための十分な時間ｔ２は、予め電源ＩＣ１ａ内に設定されている。
【００２１】
このように、センサリセット信号Ｓ１ａやＣＰＵリセット信号Ｓ２ａや通信回路リセット信号Ｓ３ａといった各機能ブロックのリセット信号を、電源ＩＣ１ａ内で一括管理し、第一・第二遅延回路１４・１５といった遅延手段によりＣＰＵリセット信号Ｓ２ａおよび通信回路リセット信号Ｓ３ａを遅延させている。
この場合、立ち上げ時における各機能ブロックでの最適遅延時間を設定することで、電源オン時から制御システムの立ち上がり完了までの時間を短縮することができる。
また、第一遅延回路１４、および第二遅延回路１５は、ある機能ブロック（例えばセンサ１ｂ）のリセット状態を解除した後、その機能ブロックが正常動作するために必要な時間が経過した後に、次の機能ブロック（例えばＣＰＵ１ｃ）のリセット状態を解除するように構成されているので、各機能ブロックが不安定ない状態で作動したり誤動作したりすることがない。ここで、「機能ブロックが正常動作するために必要な時間」とは、例えば、リセット解除後に機能ブロックの電源電圧が規定の電圧の±１０％の範囲に到達するまでの時間とすることができる。
【００２２】
特に、機能ブロックのリセット状態が解除される順番は、センサ１ｂ、ＣＰＵ１ｃ、および通信回路１ｄの順番として、各機能ブロックの信号処理プロセスのフローの順番と一致させているので、各機能ブロックの正常動作時の信号を次の機能ブロックへ反映させることができ、不安定な信号を処理することがない。
これにより、電源オン時の誤動作による素子の劣化や破壊を防止することができ、モータ制御システムの信頼性を向上することができる。
【００２３】
また、第一・第二遅延回路１４・１５は、クロック信号の入力により動作するデジタルタイマにて構成されているので、モータ制御システムの仕様の変更などをした場合に、第一・第二遅延回路１４・１５の遅延時間の設定変更を容易に行うことができる。
【００２４】
次に、リセット制御回路１１の第二実施例について説明する。
図５に示すリセット制御回路１１では、前記遅延手段は、基準電圧と、抵抗およびコンデンサの受動素子からなるＲＣ線路と、基準電圧とＲＣ線路からの出力電圧とを比較する比較手段とで構成されている。
つまり、図５のリセット制御回路１１は、パワーオンリセット回路１２、抵抗およびコンデンサにて構成される遅延回路２１と、第一コンパレータ２２と、第二コンパレータ２３とを備えており、第一コンパレータ２２は基準電圧Ｖ１を有し、第二コンパレータ２３は基準電圧Ｖ２を有している。基準電圧Ｖ１と基準電圧Ｖ２とは、「Ｖ２＞Ｖ１」となっている。
【００２５】
パワーオンリセット回路１２からのパワーオンリセット信号Ｓ１は、センサリセット信号Ｓ１ａとしてそのままセンサ１ｂに入力されるとともに、遅延回路２１により分割されて第一サブリセット信号Ｓ２となる。
第一サブリセット信号Ｓ２は第一コンパレータ２２に入力され、第一コンパレータ２２からＣＰＵ１ｃへＣＰＵリセット信号Ｓ２ａとして入力される。また、該第一コンパレータ２２では、第一サブリセット信号Ｓ２の電圧と基準電圧Ｖ１とが比較され、第一サブリセット信号Ｓ２の電圧の方が高くなるとＣＰＵ１ｃへのＣＰＵリセット信号Ｓ２ａの入力が解除される。
【００２６】
また、第一サブリセット信号Ｓ２は途中で分割されて、第二サブリセット信号Ｓ３となり、第二コンパレータ２３に入力され、第二コンパレータ２３から通信回路リセット信号Ｓ３ａとして通信回路１ｄへ入力される。
第二コンパレータ２３では、第二サブリセット信号Ｓ３の電圧と基準電圧Ｖ２とが比較され、第二サブリセット信号Ｓ３の電圧の方が高くなると、通信回路１ｄへの通信回路リセット信号Ｓ３ａの入力が解除される。
【００２７】
この場合、センサリセット信号Ｓ１ａは、パワーオンリセット信号Ｓ１が解除されたタイミングと同じタイミングで解除される。
また、ＣＰＵリセット信号Ｓ２ａは、パワーオンリセット信号Ｓ１が解除された後も、第一サブリセット信号Ｓ２の電圧が基準電圧Ｖ１より高くなるまで出力状態が保持され、通信回路リセット信号Ｓ３ａは第二サブリセット信号Ｓ３の電圧が基準電圧Ｖ２より高くなるまで出力状態が保持される。
【００２８】
パワーオンリセット信号Ｓ１が解除されてから、ＣＰＵリセット信号Ｓ２ａの出力状態が保持される時間は、遅延回路２１の抵抗およびコンデンサの仕様、ならびに基準電圧Ｖ１によって変化するが、センサリセット信号Ｓ１ａが解除された後にセンサ１ｂが正常に動作するための十分な時間が経過するように設定されている。
また、通信回路リセット信号Ｓ３ａの出力状態が保持される時間は、遅延回路２１の抵抗およびコンデンサの仕様、ならびに基準電圧Ｖ２によって変化するが、ＣＰＵリセット信号Ｓ２ａが解除された後にＣＰＵ１ｃが正常に動作するための十分な時間が経過するように設定されている。
【００２９】
このように、受動素子にて構成される遅延回路２１および第一・第二コンパレータ２２・２３により、ＣＰＵリセット信号Ｓ２ａおよび通信回路リセット信号Ｓ３ａを遅延させるようにすることで、前述の第一・第二遅延回路１４・１５としてデジタルタイマを用いた場合に比べて、タイマの発振回路１３が安定するまでの時間を待つ必要がなく、制御システムが安定するまでの時間を短縮して、早く立ち上げを完了させることが可能となる。
【００３０】
次に、リセット制御回路１１の第三実施例について説明する。
図６に示すリセット制御回路１１では、抵抗およびコンデンサの受動素子からなるＲＣ線路である複数の遅延回路２５・２６を、遅延手段として設けている。
パワーオンリセット回路１２からのパワーオンリセット信号Ｓ１は、センサリセット信号Ｓ１ａとしてそのままセンサ１ｂに入力されるとともに、第一遅延回路２５により分割されて第一サブリセット信号Ｓ２となり、第一サブリセット信号Ｓ２は、ＣＰＵリセット信号Ｓ２ａとしてＣＰＵ１ｃへ入力される。
また、第一サブリセット信号Ｓ２は途中で第二遅延回路２６により分割されて、第二サブリセット信号Ｓ３となり、該第二サブリセット信号Ｓ３は通信回路リセット信号Ｓ３ａとして通信回路１ｄへ入力される。
【００３１】
この場合、センサリセット信号Ｓ１ａは、パワーオンリセット信号Ｓ１が解除されたタイミングと同じタイミングで解除される。
また、ＣＰＵリセット信号Ｓ２ａは、パワーオンリセット信号Ｓ１が解除された後も、第一遅延回路２５により、センサ１ｂが正常に動作するための十分な時間が経過するまで出力状態が保持され、通信回路リセット信号Ｓ３ａは、第二遅延回路２６により、ＣＰＵ１ｃが正常に動作するための十分な時間が経過するまで出力状態が保持される。
【００３２】
なお、制御システムについての上記説明では、モータを駆動するモータ制御システムについて説明しているが、例えばシリンダなどの他のアクチュエータの制御システムについても、もちろん適用することができる。
また、本制御システム部１には、機能ブロックとして、センサ１ｂ、ＣＰＵ１ｃ、および通信回路１ｄが備えられているが、これに限るものではない。
【図面の簡単な説明】
【００３３】
【図１】本発明のリセット制御回路を備えたモータ制御システムを示す回路図である。
【図２】リセット信号の流れを示す図である。
【図３】リセット制御回路の第一例を示す回路図である。
【図４】本リセット制御回路におけるリセット信号のタイミングチャートを示す図である。
【図５】リセット制御回路の第二例を示す回路図である。
【図６】リセット制御回路の第三例を示す回路図である。
【符号の説明】
【００３４】
１  制御システム部
１ａ  電源ＩＣ
１ｂ  センサ
１ｃ  ＣＰＵ
１ｄ  通信回路
２  駆動システム部
２ａ  モータ
１１  リセット制御回路
１２  パワーオンリセット回路
１４  第一遅延回路
１５  第二遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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