(57)【要約】【課題】エミッタ接地増幅回路の省電力、省スペース化を図ること。【解決手段】出力用主ＭＯＳ  ＦＥＴを駆動して負荷Ｌｄに電力を供給するエミッタ接地増幅回路において、従来の分圧抵抗ＲＣ２に代え、トランジスタＱｎ１を使用し、これに抵抗ＲＢ１，ＲＢ２からなる分圧抵抗回路を付加する構成とする。これによりトランジスタＱｎ２のコレクタ電位を固定することができ、電力損失を１つの部品に集中させることを回避できる。つまり、電力損失を他の部品に分散させることで、１つの回路構成部品が背負うべき最大許容損失を少なくすることができ、その結果、１つの回路構成部品を必要以上に大きくする必要がなくなり、相対的に省電力化、省スペース化が実現できる。【選択図】      図１
2005020630.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの直流電源Ｅに並列接続された少なくとも１つのＭＯＳ  ＦＥＴと、前記直流電源Ｅに並列接続された分圧抵抗ＲＣ１，ＲＣ２及びトランジスタＱｎから成る直列体とを有し、該トランジスタＱｎのベースに供給された交流入力信号Ｖｉｎによって、前記抵抗ＲＣ１の一端と前記抵抗ＲＣ１，ＲＣ２の分圧点との間で出力信号ＶＯＵＴを取り出し、該出力信号ＶＯＵＴを前記ＭＯＳ  ＦＥＴのゲートに加えて負荷Ｌｄに電力を供給するＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路において、
前記分圧抵抗ＲＣ２の代りに、トランジスタＱｎ１を接続すると共に、該トランジスタＱｎ１のベースと前記ＭＯＳ  ＦＥＴのゲートとの間に分圧抵抗ＲＢ１，ＲＢ２の分圧点を接続し、該分圧抵抗ＲＢ１の一端は前記直流電源Ｅの一端に、該分圧抵抗ＲＢ２の他端は前記直流電源Ｅの他端にそれぞれ接続し、前記抵抗ＲＣ１，トランジスタＱｎ１及び前記トランジスタＱｎの各部品における電圧分担及び電力分担が最小になるように、前記分圧抵抗ＲＢ１，ＲＢ２の分圧比を設定することを特徴とするＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路。
【請求項２】
前記出力信号ＶＯＵＴとして取り出す電圧が、前記直流電源Ｅの電源電圧Ｖｓに対して比例関係を有さず、前記抵抗ＲＣ１の値と前記交流入力信号Ｖｉｎの制御により所望の値に設定できるようにしたことを特徴とする請求項１に記載したＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路。
【請求項３】
直列接続された２つの直流電源Ｅ１及び直流電源Ｅ２と、該直流電源Ｅ１及び直流電源Ｅ２に並列接続された電力用Ｐチャネル主ＭＯＳ  ＦＥＴ及び電力用Ｎチャネル主ＭＯＳ  ＦＥＴと、これらＭＯＳ  ＦＥＴのドレインＤ・Ｄ間を接続した中点と前記直流電源Ｅ１及び直流電源Ｅ２とを接続した中点との間に介在させた負荷Ｌｄと、前記直流電源Ｅ１及び直流電源Ｅ２に並列接続され、その分圧点を前記ＭＯＳ  ＦＥＴのゲートにそれぞれ接続した分圧抵抗ＲＢ１，ＲＢ２及び分圧抵抗Ｒ’Ｂ１，Ｒ’Ｂ２と、これら分圧抵抗ＲＢ１，ＲＢ２及び分圧抵抗Ｒ’Ｂ１，Ｒ’Ｂ２の分圧点とベースとが接続されたｎｐｎトランジスタＱｎ１及びｐｎｐトランジスタＱＰ１と、これらトランジスタＱｎ１，Ｑｐ１にそれぞれ接続され、前記ｎｐｎトランジスタＱｎ１のエミッタとコレクタが接続されたｎｐｎトランジスタＱｎ２及び前記ｐｎｐトランジスタＱＰ１のエミッタとコレクタが接続されたｐｎｐトランジスタＱＰ２と、これらトランジスタＱｎ２，ＱＰ２のベースに接続され、これらトランジスタＱｎ２，ＱＰ２の入力信号Ｖｉｎを供給する交流入力信号源Ａ・Ｃと、前記トランジスタＱｎ１のコレクタと前記直流電源Ｅ１の陽極側及び前記トランジスタＱｐ１コレクタと前記直流電源Ｅ２の陰極側をそれぞれ接続した抵抗ＲＣ１及び抵抗Ｒ’Ｃ１と、該抵抗ＲＣ１及び抵抗Ｒ’Ｃ１それぞれの両端間のおける出力電圧ＶＯＵＴ−Ｕ，ＶＯＵＴ−Ｌを取り出す信号出力端子Ｔ１，Ｔ２，Ｔ３，Ｔ４とを備えたことを特徴とする請求項１に記載の相補型ＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力用ＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路の改良、特に電力損失が回路構成をする１つの部品に集中せず、各部品に分散させることで、１つの部品が負担する最大許容損失を少なくし、全体として省電力・省スペース化を図ったエミッタ接地増幅回路に関するものでる。
中でも、特に電源電圧（ＶＳ）が比較的高い（ＶＳ≧５０Ｖ〜１００，２００Ｖ）高圧系トランジスタを用いたエミッタ接地増幅回路において特に有効に作用する回路に関するものである。
【０００２】
【従来の技術】
図５に従来のこの種ＭＯＳ  ＦＥＴの駆動回路におけるエミッタ接地増幅回路を示す。また、図６（ａ），（ｂ）には、図５の回路における交流入力信号Ｖｉｎと、出力用Ｐチャネル及びＮチャネル主ＭＯＳ  ＦＥＴ（ＭＯＳ−１，ＭＯＳ−２）のゲート・ソース間の駆動源となる抵抗ＲＣ１，Ｒ’Ｃ１の両端に加わる出力電圧ＶＯＵＴ−Ｕ，ＶＯＵＴ−Ｌの波形が示してある。
【０００３】
さらに、図７に図５の要部を示し、これらの図を参照して従来技術を説明する。
図５に示したような相補型のＰチャネル及びＮチャネル主ＭＯＳ  ＦＥＴを駆動し、負荷Ｌｄに上記主ＭＯＳ  ＦＥＴ（ＭＯＳ−１，ＭＯＳ−２）の出力電流を供給するためのパワー出力回路では、該主ＭＯＳ  ＦＥＴは、例えば周波数２０ＫＨＺ程度で駆動されるのが通常である。
【０００４】
上記のような場合の運転条件を図７中の抵抗ＲＣ１，ＲＣ２、ｎｐｎトランジスタＱｎ，及び直流電源Ｅについて用いた具体的数値を当てはめて説明する。
すなわち、直流電源Ｅの電源電圧ＶＳ−Ｕ＝１００Ｖとすると、今、前記トランジスタＱｎがオンモードに入る時、出力電圧ＶＯＵＴには何ボルトの出力が得られるかの検証をする。
ここで、Ｑｎの順方向電圧降下分（≒０．６Ｖ）を無視すると、ＶＯＵＴに得られる出力電圧は、ＲＣ１，ＲＣ２の抵抗値比率で与えられるから次のような計算式により算出される。
ＶＯＵＴ≒（ＲＣ１・ＶＳ）／（ＲＣ１＋ＲＣ２）＝（０．４ＫΩ）・（１００Ｖ）／０．４ＫΩ＋３．０ＫΩ＝０．４ＫΩ／３．４ＫΩ・（１００Ｖ）＝１１．７６（Ｖ）となる。
【０００５】
なお、このＶＯＵＴ≒１１．７６（Ｖ）の値の意味は、通常、市販のパワーＭＯＳ  ＦＥＴのゲート駆動電圧の最大値（ＶＧＳ  ＭＡＸ）が目安となっていることは周知である。
そして、上記回路における抵抗ＲＣ２の両端に掛かる電圧は、上記と同様の計算からＶＲＣ２≒８８．２４（Ｖ）となる。
さらに、これらのパワーＭＯＳ  ＦＥＴの駆動回路においては、上記主ＭＯＳＦＥＴのゲートに印加される駆動信号（ＶＧＳ）は、主ＭＯＳ  ＦＥＴをより高速動作をさせたいという理由から、ＶＯＵＴ−Ｕとして得られるＱｎによるエミッタ接地回路全体のインピーダンス（Ｚ）をより低インピーダンス化する必要がある。
【０００６】
しかしながら、その一方で、低インピーダンス化するということは抵抗ＲＣ１，ＲＣ２の値をより小さくする必要があり、このことは同一のＶＳであればより大きい電流が回路に流れることになるので、より大きな電流損失を必然的に招いてしまうという二律背反する問題がある。
そのような主ＭＯＳ  ＦＥＴ駆動回路の低抵抗化と電力損失の二律背反の問題を考慮しつつ、しかも比較的高圧のＶＳ（ＶＳ＝５０Ｖ，１００〜２００Ｖ）の値、すなわち、その回路に求められる用途からくる電源電圧を意識しながら、その最適な組み合わせを決定した一例が上記の抵抗ＲＣ１，ＲＣ２の組み合わせであると言える。
【０００７】
さて、上記従来のエミッタ接地増幅回路において、電力損失という観点からして、また、部品の最大許容損失値を設定・選択するという観点からして問題点があることは明らかであり、その点を以下に詳述する。
図７の回路において、Ｑｎが交流入力信号源（図示せず。）からの交流入力信号Ｖｉｎ（図６（ａ）のベース電流）を受けてオンモードに入る。すると、Ｑｎのコレクタ側電位（ＶＣ）は、ＱｎのＶＣＥ（≒０．６Ｖ）程度まで一気に下がる。すなわち、Ｑｎがオフであった時のＶＳ−Ｕ（＝１００Ｖ）から０．６Ｖにまで一気に下がることになる。
換言すれば、抵抗Ｒｃ１，ＲＣ２の両端間に今までＱｎが負担していたＶＣＥ  ｏｆｆ（≒１００Ｖ）分が略フルに掛かるようになる。
【０００８】
上記のことは、Ｑｎにも抵抗Ｒｃ１，ＲＣ２にもＶＳ−Ｕが略フルに掛かるということを前提にして、部品を設定・選択しなければならず、その結果、特に抵抗ＲＣ２の抵抗値の方が抵抗ＲＣ１の７〜８倍程度大きいので、Ｑｎ（ＶＣＥ＝１６０Ｖ／ＩＣＥ＝１Ａ）程度の部品を用いた時、抵抗ＲＣ１（４００Ω／１Ｗ），抵抗ＲＣ２（３ＫΩ／４Ｗ）程度の許容損失に耐える大きめ部品が用いられることになっている。
【０００９】
中でも特に、抵抗ＲＣ２両端に掛かる電圧は、前述のようにＶＲＣ２≒８８．２４Ｖであったため、この部品は抵抗ＲＣ１が１Ｗ定格であるのに対し、抵抗ＲＣ２は４Ｗ定格（電圧比はＶＲＣ１：ＶＲＣ２≒１：７．５であるから、部品の定格を少なく見積もっても４Ｗ程度のものが必要となる。）と、許容損失の大きなものとなってしまう。
なお、損失は以下の計算式（１）によって算出している。
Ｗ（電力損失）＝Ｉ２・Ｒ＝Ｉ・Ｖ・・・・・（１）
【００１０】
次に、ＶＳとＶＯＵＴ−Ｕの関係、すなわちＶＯＵＴ−ＵのＶＳ値依存度という観点からも問題がある。
以下に、この点について説明する。
図７において、今、ＶＳが１００Ｖから５０Ｖにと半減したとする。
すると、ＶＯＵＴ−Ｕの値は、（ＲＣ１＋ＲＣ２）の分圧比で決まっているから、その比率は変動しないので、１１．７６Ｖから５．８８Ｖにと半減することになる。つまり、ＶＳの変動比に対して、ＶＯＵＴ−Ｕの変動比がそのまま反映されてしまうため、低いＶＳ電圧での応用においては、十分な主ＭＯＳ  ＦＥＴのゲート駆動電圧（ＶＧＳ＝ＶＯＵＴ−Ｕ）が確保され難くなるという問題がある。
要は、上記のＶＯＵＴ−Ｕ＝５．８８Ｖでは、主ＭＯＳ  ＦＥＴを駆動する上で、十分に主ＭＯＳ  ＦＥＴのゲート容量（ＣＧＳ等）を充電できなくなり、その分、主ＭＯＳ  ＦＥＴの高速運転がしづらくなるということになる。
その対応策として、ＲＣ１／ＲＣ２比を上げると、つまりＲＣ１の値を大きくすれば、ＶＯＵＴ−Ｕの電圧値は高まるが、その分だけ電力損失（Ｗ）がまた、大きくなってしまうという二律背反的要素があるので、ＶＯＵＴ−ＵのＶＳ依存性という点については、その依存性が小さければ小さい程良いという結論になる。
そこで、現実的な対応策としては、ＶＳに応じた抵抗値の選定という設計変更を行なっており、汎用性の低いものになっている。
【００１１】
【発明が解決しようとする課題】
上記したように比較的高い電源電圧（ＶＳ）用のものでの電力用ＭＯＳ  ＦＥＴを駆動するためのエミッタ接地増幅回路にあっては、次のような解決すべき課題がある。
（１）本来的に、回路自体の低抵抗化と電力損失との二律背反的問題がある。
（２）ＶＯＵＴ−Ｕの値と、ＶＳの値との間には依存性があって、ＶＳが低い場合は、ＶＯＵＴ−Ｕの値も比例して低くなる。
（３）低抵抗化と電力損失、あるいは求められるＶＳの値に応じて、後は抵抗ＲＣ１／ＲＣ２比とで決まるＶＯＵＴ−Ｕの値を考慮した上で、図５及び図７に示した回路の定数（ＲＣ１，ＲＣ２，Ｑｎ）と許容損失（定格）が最適化され設定・選択される訳であるが、その結果として、特にＲＣ２両端に掛かる電圧負担が大きいために（本例の場合、８８．２４Ｖ）、ＲＣ２として用いる部品の許容損失（定格）が、必要以上の大きな部品を用いなければならないことになっている。このため、かかる部品を用いて回路を形成・完成した時の容量サイズ・省スペース化という点からも大変不利となっている。
【００１２】
ここで、前記（１）式による図７の回路を用いた時の電力損失について確認をしておく。
（１）部品の両端に掛かる最大電圧は、以下のようになる。
▲１▼ＶＲＣ１＝ＶＯＵＴ−Ｕ＝ＲＣ１・ＶＳ／（ＲＣ１＋ＲＣ２）＝４００×１００／４００＋３０００＝１１．７６（Ｖ）ＭＡＸ
▲２▼ＶＲＣ２＝ＲＣ２・ＶＳ／（ＲＣ１＋ＲＣ２）＝３０００×１００／４００＋３０００＝８８．２４（Ｖ）ＭＡＸ
▲３▼ＶＱｎ＝１００（Ｖ）ＭＡＸ
（２）また、その時の最大電流は以下のようになる。
▲１▼ＩＲＣ１＝ＶＳ／（ＲＣ１＋ＲＣ２）＝１００／３４００＝２９．４（ｍＡ）
▲２▼ＩＲＣ２＝ＶＳ／（ＲＣ１＋ＲＣ２）＝１００／３４００＝２９．４（ｍＡ）
▲３▼ＩＱｎ＝ＶＳ／（ＲＣ１＋ＲＣ２）＝１００／３４００＝２９．４（ｍＡ）
（３）したがって、前記（１）式を用いて最大損失を算出すると、以下のようになる。
▲１▼ＰＲＣ１＝ＩＲＣ１・ＶＲＣ１＝１１．７６（Ｖ）×２９．４（ｍＡ）＝０．３４６（Ｗ）
▲２▼ＰＲＣ２＝ＩＲＣ２・ＶＲＣ２＝８８．２４（Ｖ）×２９．４（ｍＡ）＝２．５９４（Ｗ）
▲３▼ＰＱｎ＝１／２・ＩＱｎ×１／２・ＶＳ＝１４．７（ｍＡ）×５０（Ｖ）＝０．７３５（Ｗ）
なお、▲３▼ではトランジスタＱｎの場合、最大電圧と最大電流の半分の時が最大損失となるものとして計算した。
【００１３】
さて、上記の損失のうち、▲１▼〜▲３▼において、特に注目しなければならないのは、他の部品に較べて特に大きいＰＲＣ２＝２．５９４（Ｗ）の値である。通常の回路設計者が採る設計許容値を２倍とすると、最低でも５（Ｗ）クラスの抵抗部品が必要となってしまうことになる。
しかしながら、現実的な選択として、これを４（Ｗ）クラスの部品を採用することで、省スペース化や、コストダウンに対応しているが現状である。
【００１４】
そしてまた、上記のような問題は、回路基板の１箇所のために、際立って大きい許容損失の部品を用いざるを得ないという制限に加え、回路基板全体での放熱分布という観点からしても、発熱が１箇所に集中することになり、装置の信頼性や性能を損ねるおそれがある。
つまり、基板全体がより均一な放熱分布となっていれば、局所的な温度差が発生することもなく、熱応力歪（サイクル）の問題や、半田の熔融による回路のショートやオープン、そして、基板材や部品の耐熱要求特性においても、温度振幅が小さくなる分、その選定においてより有利となる筈であるが、これらの点で、従来技術ではその配慮が十分でなかった。
以上詳述した解決すべき課題に加え、局所的に基板（回路）が高温となることによる装置性能の低下や信頼性上の問題も残されている。これらの問題が解決されないと、比較的高電圧な電源回路に用いる電力用主ＭＯＳ  ＦＥＴの高速運転で、かつ、低消費電力な運転、つまり対象回路の低インピーダンス化の実現は困難である。
【００１５】
本発明は、上記のような従来技術の種々の問題点を解消し、しかも、回路の一部に、より小さな部品を用いることで、当該回路形成のための部品の選定幅や、回路形成方法の自由度向上、省スペース化の実現、さらに加えて、装置性能・信頼性の向上・装置コストの低減などを達成することができるＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
請求項１に記載されたＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路は、少なくとも１つの直流電源Ｅに並列接続された少なくとも１つのＭＯＳ  ＦＥＴと、前記直流電源Ｅに並列接続された分圧抵抗ＲＣ１，ＲＣ２及びトランジスタＱｎから成る直列体とを有し、該トランジスタＱｎのベースに供給された交流入力信号Ｖｉｎによって、前記抵抗ＲＣ１の一端と前記抵抗ＲＣ１，ＲＣ２の分圧点との間で出力信号ＶＯＵＴを取り出し、該出力信号ＶＯＵＴを前記ＭＯＳ  ＦＥＴのゲートに加えて負荷Ｌｄに電力を供給するＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路において、
前記分圧抵抗ＲＣ２の代りに、トランジスタＱｎ１を接続すると共に、該トランジスタＱｎ１のベースと前記ＭＯＳ  ＦＥＴのゲートとの間に分圧抵抗ＲＢ１，ＲＢ２の分圧点を接続し、該分圧抵抗ＲＢ１の一端は前記直流電源Ｅの一端に、該分圧抵抗ＲＢ２の他端は前記直流電源Ｅの他端にそれぞれ接続し、前記抵抗ＲＣ１，トランジスタＱｎ１及び前記トランジスタＱｎの各部品における電圧分担及び電力分担が最小になるように、前記分圧抵抗ＲＢ１，ＲＢ２の分圧比を設定することを特徴とするものである。
【００１７】
これにより、例えば前記分圧抵抗ＲＢ１＝ＲＢ２に設定することで、前記トランジスタＱｎ１のコレクタ電位は、該トランジスタＱｎ１のベース・エミッタ間電圧ＶＢＥを考慮しないとすると、１／２ＶＳとなる。
すなわち、前記コレクタ電位を固定することで、各部品の電圧変動が従来では０Ｖ〜ＶＳであったものを、上記請求項１に記載した発明では０Ｖ〜１／２ＶＳにと半分に圧縮することができ、それに伴い許容電力損失を半分で設計できる。その結果、１つの部品を必要以上に大きくする必然性がなくなり、各構成部品に分散させることで、結果的に省電力化、省スペース化が実現できる。
また、抵抗ＲＣ１の両端電圧をＭＯＳ  ＦＥＴ駆動用の出力として取り出すものであるが、この出力可能な電圧範囲を広くすることができる。
【００１８】
請求項２に記載されたＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路は、前記出力信号ＶＯＵＴとして取り出す電圧が、前記直流電源Ｅの電源電圧Ｖｓに対して比例関係を有さず、前記抵抗ＲＣ１の値と前記交流入力信号Ｖｉｎの制御により所望の値に設定できるようにしたことを特徴とするものである。
これにより前記請求項１に記載した発明の作用効果がより良く達成できる。
【００１９】
請求項３に記載されたＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路は、直列接続された２つの直流電源Ｅ１及び直流電源Ｅ２と、該直流電源Ｅ１及び直流電源Ｅ２に並列接続された電力用Ｐチャネル主ＭＯＳ  ＦＥＴ及び電力用Ｎチャネル主ＭＯＳ  ＦＥＴと、これらＭＯＳ  ＦＥＴのドレインＤ・Ｄ間を接続した中点と前記直流電源Ｅ１及び直流電源Ｅ２とを接続した中点との間に介在させた負荷Ｌｄと、前記直流電源Ｅ１及び直流電源Ｅ２に並列接続され、その分圧点を前記ＭＯＳ  ＦＥＴのゲートにそれぞれ接続した分圧抵抗ＲＢ１，ＲＢ２及び分圧抵抗Ｒ’Ｂ１，Ｒ’Ｂ２と、これら分圧抵抗ＲＢ１，ＲＢ２及び分圧抵抗Ｒ’Ｂ１，Ｒ’Ｂ２の分圧点とベースとが接続されたｎｐｎトランジスタＱｎ１及びｐｎｐトランジスタＱＰ１と、これらトランジスタＱｎ１，Ｑｐ１にそれぞれ接続され、前記ｎｐｎトランジスタＱｎ１のエミッタとコレクタが接続されたｎｐｎトランジスタＱｎ２及び前記ｐｎｐトランジスタＱＰ１のエミッタとコレクタが接続されたｐｎｐトランジスタＱＰ２と、これらトランジスタＱｎ２，ＱＰ２のベースに接続され、これらトランジスタＱｎ２，ＱＰ２の入力信号Ｖｉｎを供給する交流入力信号源Ａ・Ｃと、前記トランジスタＱｎ１のコレクタと前記直流電源Ｅ１の陽極側及び前記トランジスタＱｐ１コレクタと前記直流電源Ｅ２の陰極側をそれぞれ接続した抵抗ＲＣ１及び抵抗Ｒ’Ｃ１と、該抵抗ＲＣ１及び抵抗Ｒ’Ｃ１それぞれの両端間における出力電圧ＶＯＵＴ−Ｕ，ＶＯＵＴ−Ｌを取り出す信号出力端子Ｔ１，Ｔ２，Ｔ３，Ｔ４とを備えたことを特徴とするものである。
上記の相補型エミッタ接地増幅回路の構成により、請求項１に記載した効果がさらに一層有効に発揮される。
【００２０】
【実施例】
以下に、本発明の実施例を、図を参照して説明する。
図１は、本発明のＭＯＳ  ＦＥＴのゲート駆動回路におけるエミッタ接地増幅回路（以下、単にエミッタ接地増幅回路と略記する。）全体を示し、図２は、その要部を示している。
図５及び図７に示した従来のエミッタ接地増幅回路との違いは、図１及び図２中に示した一点鎖線内において、従来の抵抗ＲＣ２の代りに、トランジスタＱｎ１が挿入され、また、そのベース電位を新たに挿入した抵抗ＲＢ１及びＲＢ２とによって分配している点である。
なお、上記実施例では、その抵抗値をＲＢ１＝ＲＢ２とした。
したがって、図６（ａ），（ｂ）に示した入力波形及び出力波形や、その他の信号処理回路部分の構成は、従来と同じである。
しかしながら、本発明のエミッタ接地増幅回路は、以下の点において、従来のそれとは回路構成上及び回路動作上で著しく異なっている。
【００２１】
（１）今、図２の本発明によるエミッタ接地増幅回路の要部を示す図において、例えば、ＲＢ１＝ＲＢ２と設定することにより、Ｖｉｎ信号を受けてトランジスタＱｎ２がオンモードに入ると矢印▲１▼の経路に電流が流れ、これに伴い直流電源Ｅから抵抗ＲＢ１を経て、矢印▲２▼の電流が供給されるので、トランジスタＱｎ１もオンモードに入る（矢印▲３▼）。
そうすると、Ｑｎ１のベース電位は、直流電源Ｅの電源電圧ＶＳ−Ｕの１／２に固定されるので、１００（Ｖ）／２＝５０（Ｖ）となる。すなわち、図中のＶＢ点の電位が５０（Ｖ）である。
【００２２】
次に、トランジスタＱｎ１の下側に接続されたトランジスタＱｎ２のコレクタ電位（図中のＶＣの電位）は、ＶＢの電位から、Ｑｎ１のＶＢＥ（≦０．６Ｖ）相当分を差し引いた値となるが、今、これを無視すると、ＶＢ≒ＶＣ＝５０（Ｖ）となる。
（２）上記のことは、取りも直さず、従来のＶＣ電位が０〜ＶＳ−Ｕ（１００Ｖ）の範囲を動作しているのに対して、本発明のＶＣの電位は、その半分の０〜１／２ＶＳ−Ｕの範囲で動作することを意味している。
さらに換言すれば、Ｑｎ２（及びＱｎ１のベース電位）の電圧変動が半分に下がり、０〜１／２ＶＳ−Ｕに圧縮されるので、Ｑｎ２が負担する電圧も１／２になる。従来の回路と比較しても流れる電流には変化はないので、電圧が１／２になった分、Ｑｎ２の電力損失も１／２になる。
【００２３】
（３）次に、本発明のエミッタ接地増幅回路での電力損失を確認する。
〔Ａ〕最大電圧・・・前記従来例と同様の算出式より得た値である。
▲１▼ＶＲＣ１＝１１．７６（Ｖ）
▲２▼ＶＱｎ１＝５０（Ｖ）
▲３▼ＶＱｎ２＝５０（Ｖ）
なお、ＶＱｎ１とＶＱｎ２の２つのトランジスタに分圧されるので、このことにより、従来に較べて耐圧クラスが半分のトランジスタを用いることができるようになる。
〔Ｂ〕最大電流
最大電流については、本発明と従来技術との比較という観点から、従来に同じ値、ＩＲＣ１＝ＩＱｎ１＝ＩＱｎ２＝２９．４（ｍＡ）として計算する。
〔Ｃ〕最大損失
▲１▼ＰＲＣ１＝１１．７６（Ｖ）×２９．４（ｍＡ）＝０．３４６（Ｗ）
▲２▼ＰＱｎ１＝（５０（Ｖ）−１１．７６（Ｖ））×２９．４（ｍＡ）＝１．１２５（Ｗ）
▲３▼ＰＱｎ２＝５０（Ｖ）×２９．４（ｍＡ）＝１．４７０（Ｗ）
となる。
【００２４】
上記により算出した本発明の各部品の最大損失と従来技術による各部品の最大損失を比較して表１及び表２に示す。
なお、表１は、図６（ｂ）におけるＡ点動作の場合の各部品の最大損失、表２は、図６（ｂ）におけるＢ点動作の場合の各部品の最大損失（単位：Ｗ）を示している。
これにより、従来では、部品ＲＣ２に全体の８８．２％の電力損失が集中しているが、本発明では、部品ＲＣ２に対応するＱｎ１で３８．２％を負担し、Ｑｎ２で５０％を負担し、３部品全体に電力損失が分散していることが分かる。
【００２５】
また、表３に各部品が必要とする電力のキャパシティ（単位：Ｗ）を示す。
この表から明らかなように、全体としての部品の電力キャパシティが従来では３．６７５Ｗであったものが本発明では、２．９４１Ｗとなった。
つまり、本発明においては、従来に比較して電力キャバシティが相対的に小さい部品を使用することが可能となったことを意味し、特に従来ＲＣ２に電力損失が集中していたので、その電力キャパシティも２．５９４Ｗと大きい部品を使用していたが、本発明では、それをＱｎ１，Ｑｎ２で分担するので、Ｑｎ１の部品は、１．１２５Ｗと電力キャパシティの小さい部品を使用することができる。
【００２６】
【表１】
2005020630.tif 000003
【００２７】
【表２】
2005020630.tif 000004
【００２８】
【表３】
2005020630.tif 000005
【００２９】
上記表１〜表３の比較によれば、従来技術に較べて本発明の回路構成とすることにより概略以下のような結果を得ることができた。
（１）部品▲１▼の抵抗ＲＣ１においては、その両端に掛かる電圧ＶＲＣ１が従来技術及び本発明共に、１１．７６（Ｖ）であり、また、抵抗ＲＣ１を流れる電流が同一と仮定して計算しているので、最大損失はいずれも０．３４６（Ｗ）となり、従来技術と本発明間の損失差はない。
【００３０】
（２）部品▲２▼のＲＣ１／Ｑｎ１の比較においては、ＲＣ２での損失が２．５９４（Ｗ）であったのに対して、本発明のＱｎ１の損失は、１．１２５（Ｗ）にと、１．４６９（Ｗ）分、許容損失の少ない部品でまかなえるようになった。
【００３１】
（３）その一方で、部品▲３▼でのＱｎ／Ｑｎ２の比較においては、Ｑｎの損失が０．７３５（Ｗ）であったのに対して、本発明のＱｎ２のそれの値が増加し、１．４７０（Ｗ）となった。
【００３２】
（４）しかしながら、▲１▼〜▲３▼の全部品合計の損失比較においては、最大損失が３．６７５Ｗ（従来）→２．９４１Ｗ（本発明）と減少している。この全部品合計損失は、現実の損失自体が減少したのではなく、部品として用意しておくべき許容損失が少なくて済むようになった、という意味である。実動作上の全部品損失は、従来と本発明において差はない。
特に注目すべきは、部品個体への電力集中が緩和されたことである。
【００３３】
（５）さらにまた、図２及び図７に示す回路の基板上での実装熱分布状態を、図３を参照して確認する。
図３に示すように、従来の回路部品構成においては、抵抗ＲＣ２に熱分布が集中していた。そのために、この部品▲２▼（ＲＣ２）の部分が局所的に発熱し、均一な放熱分布が得られないばかりか、当該部品▲２▼に許容損失４〜５（Ｗ）もの大きな部品を用いていた。
それに対して、本発明の場合は、部品▲３▼のトランジスタＱｎ２への熱分布が増加するものの、部品▲２▼のトランジスタＱｎ１における熱分布が極端に減少し全体的に熱分布が分散される。
その結果、使用するトランジスタの耐圧クラスを、耐圧：１６０（Ｖ）／電圧：１００（Ｖ）から耐圧：８０（Ｖ）／電圧：５０（Ｖ）にと半分のもので済ませることができる。
【００３４】
次に、ＶＯＵＴ−ＵのＶＳ−Ｕに対する依存性の改善を考察する。これは本発明がもたらす大きな効果として特筆することができる。
ここで、今、例えば図１及び図２中のＶＳ−Ｕが１００（Ｖ）から５０（Ｖ）に半減されたとする。この時、図２中のＶＣ及びＶＢは、前述した説明から明らかな通りＶＳ−Ｕの半分であるので、ＶＣ及びＶＢの電位は、ＶＣ（ＶＢ）≒２５（Ｖ）となる。
【００３５】
しかしながら、ＶＯＵＴ−Ｕは未だに前述のＩＲＣ１＝２９．４（ｍＡ）とＲＣ１＝４００（Ω）との積に相当する１１．７６（Ｖ）が維持されている。
つまり、今、ＶＯＵＴ−Ｕ＝１１．７６（Ｖ）となっているが、ＶＯＵＴ−Ｕ≦２５（Ｖ）以内であれば、ＲＣ１の抵抗値を適宜・選択することにより出力電圧を設定することが可能である。
【００３６】
すなわち、ＲＣ１＝８５０（Ω）を部品として用いれば、ＶＯＵＴ−Ｕ＝２５（Ｖ）の取り出しが可能であり、かつ、ＶＳの下限値もまた、ＶＯＵＴ−Ｕ（１１．７６Ｖ）×２＝２３．５２（Ｖ）まで下げても、ＶＯＵＴ−Ｕ＝１１．７６（Ｖ）を維持することができるというＶＯＵＴ−ＵのＶＳ−Ｕに対する驚くべき依存性を考察することができた。
表４に、まとめとしてＶＯＵＴ−ＵのＶＳ−Ｕに対する依存性の結果を示し、また、図４に、これらをグラフにして示す。
【００３７】
【表４】
2005020630.tif 000006
【００３８】
なお、上記の表４において、ＩＲＣ１＝２９．４（ｍＡ）の値は、Ｖｉｎ信号を増減することで、所望の値に維持できることが、本発明のＶＯＵＴ−ＵのＶＳ−Ｕに対する依存性を与えるということを意味している。
【００３９】
以上のように、本発明の構成回路によれば、従来技術においてのＶＯＵＴ−ＵとＶＳ−Ｕが完全な比例関係、すなわち、ＶＳ−Ｕが１００（Ｖ）から５０（Ｖ）にダウンすれば、ＶＯＵＴ−Ｕが１１．７６（Ｖ）から５．８８（Ｖ）という半分の値に低下するという制限から最早開放されることになるので、ＶＳ−Ｕが変わる度に、各部品の最大損失やＶＯＵＴ−Ｕの取り出し電圧を再計算しなければならないという煩雑でかつ標準化が困難であった設計作業も大きく改善されることになる。
【００４０】
上記の実施例の説明では、本発明の適用範囲を比較的高耐圧の電源系でかつ電力用ＭＯＳ  ＦＥＴのゲート駆動回路に関するエミッタ接地増幅回路について述べてきたが、例えばトランジスタＱｎ１，Ｑｎ２については、バイポーラ・トランジスタに限らず、ＭＯＳ系トランジスタを用いることもできる。また、上記実施例では、１〜３（Ｗ）クラスの比較的大きい損失の単体部品をＰＣＢ基板上に配置し、回路を構成するものを前提としたが、例えば、この回路配置を１チップ上に集積化し、パワーＩＣ化する場合においても本発明思想を逸脱しない限り適用することができる。
さらには、主ＭＯＳ  ＦＥＴのＰチャネル−Ｎチャネルのドレイン（Ｄ）・コモン（ｃｏｍｍｏｎ）配置、あるいはソース（Ｓ）・コモン配置としたり、あるいは、Ｐチャネルのみ、Ｎチャネルのみの構成としたりしても本発明の思想を反映させることができる。
【００４１】
【発明の効果】
本発明は、上記のように従来の分圧抵抗ＲＣ２に代え、トランジスタＱｎ１を使用し、これに抵抗ＲＢ１，ＲＢ２からなる分圧抵抗回路を付加する構成としたので、トランジスタＱｎ２のコレクタ電位を固定することができ、電力損失を１つの部品に集中させることを回避できる。
すなわち、電力損失を他の部品に分散させることで、１つの回路構成部品が背負うべき最大許容損失を少なくすることができ、その結果、１つの回路構成部品を必要以上に大きくする必要がなくなり、相対的に省電力化、省スペース化が実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例であるエミッタ接地増幅回路の全体を示す図である。
【図２】上記エミッタ接地増幅回路の要部を示す図である。
【図３】従来技術と本発明の最大損失を比較した図である。
【図４】本発明におけるＶＯＵＴ−ＵのＶＳ−Ｕに対する依存性の関係を示す図である。
【図５】従来のエミッタ接地増幅回路の全体を示す図である。
【図６】（ａ）は従来及び本発明のエミッタ接地増幅回路の入力波形を示す図、（ｂ）は同じく従来及び本発明のエミッタ接地増幅回路の出力波形を示す図である。
【図７】従来のエミッタ接地増幅回路の要部を示す図である。
【符号の説明】
Ａ・Ｃ    交流入力源
Ｖｉｎ    交流入力信号
Ｅ，Ｅ１，Ｅ２    直流電源
ＶＳ    直流電源電圧
ＶＳ−Ｕ  上部直流電源電圧
ＶＳ−Ｌ  下部直流電源電圧
ＶＯＵＴ−Ｕ  上部出力電圧
ＶＯＵＴ−Ｌ  下部出力電圧
Ｑｎ１，Ｑｎ２  ｎｐｎバイポーラ・トランジスタ
Ｑｐ１，ＱＰ２  ｐｎｐバイポーラ・トランジスタ
ＲＣ１，Ｒ’Ｃ１  抵抗
ＲＢ１，ＲＢ２  分圧抵抗
Ｒ’Ｂ１，Ｒ’Ｂ２  分圧抵抗
ＲＧ，Ｒ’Ｇ  ゲート抵抗
ＭＯＳ−１  出力用Ｐチャネル主ＭＯＳ  ＦＥＴ
ＭＯＳ−２  出力用Ｎチャネル主ＭＯＳ  ＦＥＴ
Ｌｄ  負荷
ＧＮＤ  接地
【図１】
2005020630.tif 000007
【図２】
2005020630.tif 000008
【図３】
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【図４】
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【図５】
2005020630.tif 000011
【図６】
2005020630.tif 000012
【図７】
2005020630.tif 000013