(57)【要約】【課題】  本発明は、強誘電体メモリについて、従来よりも短時間でインプリントを行い、リラクゼーション効果による分極量の減少を補い、読出特性を向上出来る強誘電体メモリ特性変更方法を提供する。【解決手段】  強誘電体キャパシタを所定の温度である高温状態になるよう加熱し、前記高温状態において、前記強誘電体キャパシタに対して断続的な電界を印加する。【選択図】        図２
2005057010.tif 000002
【特許請求の範囲】
【請求項１】
分極状態により２進符号の記憶を行う強誘電体キャパシタの分極特性を変更する強誘電体メモリ特性変更方法であって、
前記強誘電体キャパシタを所定温度の雰囲気中に保持する加熱ステップと、
前記雰囲気中において、前記強誘電体キャパシタに断続的な電界を印加する電界印加ステップと、
を含むことを特徴とする強誘電体メモリ特性変更方法。
【請求項２】
前記電界印加ステップは、前記所定温度において、前記強誘電体キャパシタにデューティ比一定の断続的な電界を印加する
ことを特徴とする請求項１に記載の強誘電体メモリ特性変更方法。
【請求項３】
前記所定温度は、摂氏１００度〜２５０度の範囲であり、
前記電界の大きさは、１００〜２００キロボルト／センチメートルであり、
前記電界の印加時間は、０．５〜２時間である
ことを特徴とする請求項２に記載のメモリ特性変更方法。
【請求項４】
分極状態により２進符号の記憶を行う強誘電体キャパシタを製造する強誘電体メモリ製造装置であって、
前記強誘電体キャパシタを所定温度の雰囲気中に保持する加熱手段と、
前記雰囲気中において、前記強誘電体キャパシタに断続的な電界を印加する電界印加手段と、
を備えることを特徴とする強誘電体メモリ製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを用いたメモリ装置の製造方法であって、特にメモリ装置の性能向上に関するものである。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体膜を使用し強誘電体の持つ分極現象を利用したメモリである。
【０００３】
強誘電体メモリを一方向に分極させた状態のまま長時間放置しておくと、強誘電体膜の分極特性に偏りが生じて分極に癖がつき、分極が特定の方向へ反転しにくくなる現象であるインプリントが生じる。
【０００４】
インプリントについては、非特許文献１に詳しく記載されている。
【０００５】
破壊読出型の強誘電体メモリにおいては、強誘電体膜にインプリントが発生すると、分極を反転させてのデータの書込にインプリント発生前よりも高い電圧が必要となるといった性能劣化が生じる。
【０００６】
一方、非破壊読出型の強誘電体メモリにおいては、強誘電体膜にインプリントを生じた状態の方が、インプリントが生じる前の状態よりも、読出特性が向上することが知られている。
【０００７】
強誘電体膜にインプリントを生じさせるには、強誘電体キャパシタにある方向の電圧を印加することにより分極を生じさせた後に、電圧を取り除き、高温状態に放置する方法が一般的である。
【非特許文献１】電子情報通信学会論文誌  Ｃ−ＩＩ  Ｖｏｌ．Ｊ８１−Ｃ−ＩＩ  Ｎｏ．１１  ｐｐ．８５７−８６４  １９９８年１１月
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記高温状態に放置する方法では、分極量が減少するリラクゼーションが発生し、当初の分極量より少ない分極量で保存した状態となり、インプリントの効果が小さくなるという問題がある。
【０００９】
また、強誘電体膜にインプリントを生じさせるためには、高温中に長期間放置する必要があり、製品の製造或いは出荷前の工程に長時間を要するという問題がある。
【００１０】
前記工程に要する時間が長くなるほど、製品の製造コストは上昇する。
【００１１】
上記の問題に鑑み、本発明は、強誘電体キャパシタについて、従来よりも読出特性を安定化させ、短時間でインプリントを行うことが出来る強誘電体メモリ特性変更方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために本発明に係る強誘電体メモリ特性変更方法は、分極状態により２進符号の記憶を行う強誘電体キャパシタの分極特性を変更する強誘電体メモリ特性変更方法であって、前記強誘電体キャパシタを所定温度の雰囲気中に保持する加熱ステップと、前記雰囲気中において、前記強誘電体キャパシタに断続的な電界を印加する電界印加ステップとを含む。
【発明の効果】
【００１３】
（１）本発明の強誘電体メモリ特性変更方法は、上述の構成を備えることにより、強誘電体メモリに対し、所定温度の雰囲気中で断続的に電界を加えることにより、リラクゼーション効果による分極量の減少を補い、読出特性を向上させ、従来よりも短時間でインプリントを施すことが出来る。
【００１４】
（２）また、前記（１）の強誘電体メモリ特性変更方法は、前記電界印加ステップが、前記所定温度において、前記強誘電体キャパシタにデューティ比一定の断続的な電界を印加してもよい。
【００１５】
この構成によれば、強誘電体メモリに対し、所定温度の雰囲気中で、所定のデューティ比で断続的に所定の大きさの電界を加えることにより、リラクゼーション効果による分極量の減少を補い、読出特性を向上させ、従来よりも短時間でインプリントを施すことが出来る。
【００１６】
（３）また、前記（１）の強誘電体メモリ特性変更方法は、前記所定温度は、摂氏１００度〜２５０度の範囲であり、前記電界の大きさは、１００〜２００キロボルト／センチメートルであり、前記電界の印加時間は、０．５〜２時間であってもよい。
【００１７】
この構成によれば、強誘電体メモリに対し、所定温度の雰囲気中で断続的に所定の大きさの電界を加えることにより、リラクゼーション効果による分極量の減少を補い、読出特性を向上させ、従来よりも短時間でインプリントを施すことが出来る。
【００１８】
（４）本発明の強誘電体メモリ製造装置は、分極状態により２進符号の記憶を行う強誘電体キャパシタを製造する強誘電体メモリ製造装置であって、前記強誘電体キャパシタを所定温度の雰囲気中に保持する加熱手段と、前記雰囲気中において、前記強誘電体キャパシタに断続的な電界を印加する電界印加手段とを備える。
【００１９】
この構成によれば、強誘電体メモリに対し、所定温度の雰囲気中で断続的に電界を加えることにより、リラクゼーション効果による分極量の減少を補い、読出特性を向上させ、従来よりも短時間でインプリントを施すことが出来る。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の最良の実施形態に係るメモリ装置製造システム１について、図面を参照しながら説明する。
＜１．概略＞
図１は、メモリ装置製造システム１の構成の概略を示す図である。
【００２１】
バーンイン装置２０は、炉２１と制御部２２とから成る。
【００２２】
炉２１内にはヒーターが備えられ、制御部２２からの制御により、炉内は高温に維持される。
【００２３】
本実施形態では炉２１内の温度は１２５度に維持されているものとする。
【００２４】
炉２１内には、半導体メモリを載せるためのソケットがあり、メモリ装置１０は前記ソケット上に設置される。
【００２５】
メモリ装置１０は、前記ソケットを介して制御部２２と接続し、電源供給や、制御信号の入出力を受ける。
【００２６】
制御部２２は、炉２１内の温度の制御を行い、また、メモリ装置１０への制御信号の入出力を行う。
【００２７】
メモリ装置１０は、制御部２２から入力される制御信号に基づき動作する。
＜２．構成＞
図２は、メモリ装置製造システム１の構成を示すブロック図である。
＜２．２．バーンイン装置２０＞
制御部２２は、ヒーター２３に通電することにより、炉２１内の温度を制御する。
【００２８】
また、制御部２２は、メモリ装置１０に対し、データの書込及び読出、及びインプリント指示を行う。
＜２．１．メモリ装置１０＞
メモリ装置１０は、具体的には、メモリセルに強誘電体キャパシタを用いたメモリ装置であり、樹脂封止等のパッケージングが成されたものである。
【００２９】
メモリ装置１０は、メモリセルとその周辺回路とから成り、メモリセル１０５及びメモリセル１０６には、それぞれアドレスとして値「０」と値「１」が割り振ってあるものとする。
【００３０】
前記周辺回路とは、メモリ装置１０内におけるメモリセル１０５及びメモリセル１０６以外の部分を指している。
【００３１】
メモリセル１０５及び１０６は、それぞれ２値情報を記憶する。
【００３２】
制御部１０７は、制御部２２からの要求或いはメモリ装置１０外の装置からの指示に従い、メモリセル１０５及び１０６へデータの読み書きを行うための制御信号を出力する。
【００３３】
図３は、メモリセル１０５における強誘電体キャパシタ１０１の分極特性を示す図である。
【００３４】
強誘電体キャパシタ１０１に対し印加する電圧と、強誘電体キャパシタ１０１内の強誘電体が示す分極量との関係は、ヒステリシス曲線で表される。
【００３５】
強誘電体キャパシタ１０１へ印加する電圧をＶＣＰＷから０へ、０から−ＶＲＳＴへ、−ＶＲＳＴから０へ、０からＶＲＳＴへと移行させていくと、強誘電体キャパシタ１０１の分極状態が、ヒステリシス曲線２０１に沿って、点２１１から点２１２へ、点２１２から点２１３へ、点２１３から点２１４へ、点２１４から点２１１へと移行する。
【００３６】
点２１２が、２値データのうちの値「１」を示し、点２１４が、値「０」を示すものとする。
【００３７】
強誘電体キャパシタ１０２乃至１０４についても同様の分極特性を示すものとする。
【００３８】
メモリセル１０５は、２値を記憶するために強誘電体キャパシタを２つ用いたいわゆる２Ｔ２Ｃ型の構成であり、メモリセル１０５が、値「１」を記憶している状態とは、強誘電体キャパシタ１０１が値「１」に応じた分極を行い、強誘電体キャパシタ１０２が値「０」に応じた分極を行っている状態である。
【００３９】
同様に、メモリセル１０５が、値「０」を記憶している状態とは、強誘電体キャパシタ１０１が値「０」に応じた分極を行い、強誘電体キャパシタ１０２が値「１」に応じた分極を行っている状態である。
【００４０】
メモリセル１０６は、メモリセル１０５と同様の２Ｔ２Ｃ型の構成である。
【００４１】
制御部１０７は、メモリセル１０５及び１０６に対し、データの書込み或いはデータの読出しの制御を行うために、ＷＬ１、ＷＬ２、ＲＥ、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢの各信号を制御する。
【００４２】
ＷＬ１、ＷＬ２、ＲＥ、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢの各信号は、それぞれワード線１７１、ワード線１７２、読出選択線１７３、プレート制御線１７４、プレート制御線１７５、リセット制御線１７６、リセット制御線１７７により伝送される。
【００４３】
本実施形態では、図２中のＶＣＰＷ、ＶＣＰＲはそれぞれ１．８ボルトとし、ＶＲＳＴは１．０ボルトとするが、これらの値に限るものではない。
【００４４】
ＶＣＰＲは、１．８ボルトに限るものではなく、強誘電体膜に対し、読出時に印加した電圧を、読出終了後に印加停止した場合に、強誘電体膜が読出前の分極状態に戻る電圧であればよい。
【００４５】
プレート線１８３に現れる信号ＣＰ１は、制御部１０７がＲＥとＴＣＰ１を制御することにより、変化する。
【００４６】
インバータ１３９は、ＲＥを反転して出力する。
【００４７】
制御部１０７がＴＣＰ１をハイレベルにした場合、ＦＥＴ１３１がオフし、ＦＥＴ１３２がオンするため、ＣＰ１はグランド電位となる。
【００４８】
制御部１０７がＴＣＰ１をローレベルにした場合、ＦＥＴ１３１がオンし、ＦＥＴ１３２がオフするため、ＣＰ１はＲＥにより定まる。
【００４９】
制御部１０７がＴＣＰ１をローレベルにし、ＲＥをハイレベルにする場合、ＦＥＴ１３７と１３８がオンし、ＦＥＴ１３５と１３６がオフするため、ＣＰ１はＶＣＰＷとなる。
【００５０】
制御部１０７がＴＣＰ１をローレベルにし、ＲＥをローレベルにする場合、ＦＥＴ１３７と１３８がオフし、ＦＥＴ１３５と１３６がオンするため、ＣＰ１はＶＣＰＲとなる。
【００５１】
プレート線１８４に現れる信号ＣＰ２は、制御部１０７がＲＥとＴＣＰ２を制御することにより、変化する。
【００５２】
制御部１０７がＴＣＰ２をハイレベルにした場合、ＦＥＴ１３３がオフし、ＦＥＴ１３４がオンするため、ＣＰ２はグランド電位となる。
【００５３】
制御部１０７がＴＣＰ２をローレベルにした場合、ＦＥＴ１３３がオンし、ＦＥＴ１３４がオフするため、ＣＰ２はＲＥにより定まる。
【００５４】
制御部１０７がＴＣＰ２をローレベルにし、ＲＥをハイレベルにする場合、ＦＥＴ１３７と１３８がオンし、ＦＥＴ１３５と１３６がオフするため、ＣＰ２はＶＣＰＷとなる。
【００５５】
制御部１０７がＴＣＰ２をローレベルにし、ＲＥをローレベルにする場合、ＦＥＴ１３７と１３８がオフし、ＦＥＴ１３５と１３６がオンするため、ＣＰ２はＶＣＰＲとなる。
【００５６】
リセット線１８５に現れる信号ＲＳＴＴは、制御部１０７が、ＴＲＳＴＴを制御することにより変化する。
【００５７】
制御部１０７がＴＲＳＴＴをローレベルにした場合、ＦＥＴ１４１がオンし、ＦＥＴ１４２がオフするため、ＲＳＴＴはＶＲＳＴとなる。
【００５８】
制御部１０７がＴＲＳＴＴをハイレベルにした場合、ＦＥＴ１４１がオフし、ＦＥＴ１４２がオンするため、ＲＳＴＴはグランド電位となる。
【００５９】
リセット線１８６に現れる信号ＲＳＴＢは、制御部１０７が、ＴＲＳＴＢを制御することにより変化する。
【００６０】
制御部１０７がＴＲＳＴＢをローレベルにした場合、ＦＥＴ１４３がオンし、ＦＥＴ１４４がオフするため、ＲＳＴＴはＶＲＳＴとなる。
【００６１】
制御部１０７がＴＲＳＴＢをハイレベルにした場合、ＦＥＴ１４３がオフし、ＦＥＴ１４４がオンするため、ＲＳＴＴはグランド電位となる。
＜２．１．１．メモリセル１０５へのデータの書込＞
メモリセル１０５へのデータの書込動作について説明する。
【００６２】
図４は、メモリセル１０５に値「１」を記憶させる場合の、処理部１０７が制御する信号のタイミングを示す図である。
【００６３】
図４中のｔ１乃至ｔ５は時刻であり、図面右方ほど遅い時刻を表している。
【００６４】
図４において、信号名横の括弧内の数字は、図２に示す番号であり、当該信号を伝送する信号線を示す。
【００６５】
制御部１０７は、ＷＬ１、ＷＬ２、ＲＥ１、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢを制御する。
【００６６】
ｔ１より前の時刻において、制御部１０７は、ＲＥとＴＣＰ１とＴＣＰ２とＴＲＳＴとＴＲＳＴＢとをハイレベルにし、ＷＬ１とＷＬ２とをローレベルとする。
【００６７】
強誘電体キャパシタ１０１及び１０２に印加される電圧であるＶＦＥＴ及びＶＦＥＢはそれぞれ０ボルトとなる。
【００６８】
ｔ１において、制御部１０７は、ＷＬ１をハイレベルにする。
【００６９】
これにより、ＦＥＴ１１３とＦＥＴ１１４がオンする。
【００７０】
ｔ２において、制御部１０７は、ＴＣＰ１をローレベルにする。
【００７１】
ＲＥがハイレベルであり、ＴＣＰ１がローレベルとなるので、ＣＰ１はＶＣＰＷとなり、強誘電体キャパシタ１０１及び１０２にかかる電圧は、ＶＣＰＷへと上昇し、強誘電体キャパシタ１０１及び１０２は、点２１１の状態となる。
【００７２】
ｔ３において、制御部１０７は、ＴＣＰ１をハイレベルにする。
【００７３】
ＲＥがハイレベルであり、ＴＣＰ１がハイレベルとなるので、ＣＰ１はグランド電位となり、強誘電体キャパシタ１０１及び１０２にかかる電圧は、０ボルトに下降していき、強誘電体キャパシタ１０１及び１０２は、点２１２の状態へと移行する。
【００７４】
ｔ４において、制御部１０７は、ＴＲＳＴＢをローレベルにする。
【００７５】
ＴＲＳＴＢがローレベルとなることにより、ＳＢＬＢの電位がＶＲＳＴに上昇し、強誘電体キャパシタ１０２にかかる電圧が、−ＶＲＳＴへと下降し、強誘電体キャパシタ１０２は、点２１３の状態へと移行する。
【００７６】
ｔ５において、制御部１０７は、ＴＲＳＴＢをハイレベルにする。
【００７７】
ＲＥがハイレベルであり、ＴＣＰ１がハイレベルとなるので、ＣＰ１はグランド電位となり、強誘電体キャパシタ１０２は電圧無印加状態となり、強誘電体キャパシタ１０２は、点２１４の状態へと移行する。
【００７８】
以上のように、ｔ５以降は、強誘電体キャパシタ１０１が値「１」を表し、強誘電体キャパシタ１０２が値「０」を表す状態となり、よってメモリセル１０５としては、値「１」を記憶している状態となっている。
【００７９】
図５は、メモリセル１０５に値「０」を記憶させる場合の、処理部１０７が制御する信号のタイミングを示す図である。
【００８０】
図５中のｔ１１乃至ｔ１５は時刻であり、図面右方ほど遅い時刻を表している。
【００８１】
図５において、信号名横の括弧内の数字は、図２に示す番号であり、当該信号を伝送する信号線を示す。
【００８２】
ｔ１１より前の時刻において、制御部１０７は、ＲＥとＴＣＰ１とＴＣＰ２とＴＲＳＴとＴＲＳＴＢとをハイレベルにし、ＷＬ１とＷＬ２とをローレベルとする。
【００８３】
強誘電体キャパシタ１０１及び１０２に印加される電圧であるＶＦＥＴ及びＶＦＥＢはそれぞれ０ボルトとなる。
【００８４】
ｔ１１において、制御部１０７は、ＷＬ１をハイレベルにする。
【００８５】
これにより、ＦＥＴ１１３とＦＥＴ１１４がオンする。
【００８６】
ｔ１２において、制御部１０７は、ＴＣＰ１をローレベルにする。
【００８７】
ＲＥがハイレベルであり、ＴＣＰ１がローレベルとなるので、ＣＰ１はＶＣＰＷとなり、強誘電体キャパシタ１０１及び１０２にかかる電圧は、ＶＣＰＷへと上昇し、強誘電体キャパシタ１０１及び１０２は、点２１１の状態となる。
【００８８】
ｔ１３において、制御部１０７は、ＴＣＰ１をハイレベルにする。
【００８９】
ＲＥがハイレベルであり、ＴＣＰ１がハイレベルとなるので、ＣＰ１はグランド電位となり、強誘電体キャパシタ１０１及び１０２にかかる電圧は、０ボルトに下降していき、強誘電体キャパシタ１０１及び１０２は、点２１２の状態へと移行する。
【００９０】
ｔ１４において、制御部１０７は、ＴＲＳＴＴをローレベルにする。
【００９１】
ＴＲＳＴＴがローレベルとなることにより、ＳＢＬＴの電位がＶＲＳＴに上昇し、強誘電体キャパシタ１０１にかかる電圧が、−ＶＲＳＴへと下降し、強誘電体キャパシタ１０１は、点２１３の状態へと移行する。
【００９２】
ｔ１５において、制御部１０７は、ＴＲＳＴＴをハイレベルにする。
【００９３】
ＲＥがハイレベルであり、ＴＣＰ１がハイレベルとなるので、ＣＰ１はグランド電位となり、強誘電体キャパシタ１０１は電圧無印加状態となり、強誘電体キャパシタ１０１は、点２１４の状態へと移行する。
【００９４】
以上のように、ｔ１５以降は、強誘電体キャパシタ１０１が値「０」を表し、強誘電体キャパシタ１０２が値「１」を表す状態となり、よってメモリセル１０５としては、値「０」を記憶している状態となっている。
＜２．１．２．メモリセル１０５からのデータの読出＞
次に、メモリセル１０５からのデータの読出動作について説明する。
【００９５】
図６は、メモリセル１０５から、値を読み出す場合の、処理部１０７が制御する信号のタイミングを示す図である。
【００９６】
図６中のｔ２１乃至ｔ２７は時刻であり、図面右方ほど遅い時刻を表している。
【００９７】
図６において、信号名横の括弧内の数字は、図２に示す番号であり、当該信号を伝送する信号線を示す。
【００９８】
制御部１０７は、ＷＬ１、ＷＬ２、ＲＥ１、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢを制御する。
【００９９】
ｔ２１より前の時刻においては、制御部１０７は、ＲＥとＴＣＰ１とＴＣＰ２とＴＲＳＴＴとＴＲＳＴＢとをハイレベルにし、ＷＬ１とＷＬ２をローレベルとする。
【０１００】
また、強誘電体キャパシタ１０１及び１０２に印加される電圧であるＶＦＥＴ及びＶＦＥＢはそれぞれ０ボルトである。
【０１０１】
ｔ２１において、制御部１０７は、ＷＬ１をハイレベルにする。
【０１０２】
ＷＬ１がハイレベルになることにより、ＦＥＴ１１３及び１１４がオンする。
【０１０３】
ｔ２２において、制御部１０７は、ＲＥをローレベルにする。
【０１０４】
ＲＥがローレベルになることにより、ＦＥＴ１１７とＦＥＴ１１８がオフする。
【０１０５】
また、ＲＥがローレベルになることにより、ＦＥＴ１３５とＦＥＴ１３６がオンし、ＦＥＴ１３７とＦＥＴ１３８とがオフする。
【０１０６】
ｔ２３において、制御部１０７は、ＴＣＰ１をローレベルにする。
【０１０７】
ＴＣＰ１がローレベルになることにより、ＣＰ１は、ＶＣＰＲに上昇する。
【０１０８】
ＣＰ１がＶＣＰＲとなることにより、強誘電体キャパシタ１０１と、読出トランジスタ１１１のゲート容量とが直列に接続されたことになり、ＣＰ１の電圧が、強誘電体キャパシタ１０１の容量値と、読出トランジスタ１１１のゲート容量値とに応じて分割されてなる電圧が、読出トランジスタ１１１のゲート電極に印加される。
【０１０９】
同様に、ＣＰ１がＶＣＰＲとなることにより、強誘電体キャパシタ１０２と、読出トランジスタ１１２のゲート容量とが直列に接続されたことになり、ＣＰ１の電圧が、強誘電体キャパシタ１０２の容量値と、読出トランジスタ１１２のゲート容量値とに応じて分割されてなる電圧が、読出トランジスタ１１２のゲート電極に印加される。
【０１１０】
強誘電体キャパシタに値「１」が保存されている場合と値「０」が保存されている場合とでは、強誘電体キャパシタの強誘電体膜の分極の方向が異なり、ヒステリシス線の形状が異なるので、読み出しトランジスタのゲート電極に印加される電圧の大きさが異なる。
【０１１１】
従って、強誘電体キャパシタに保存されているデータによって、読み出しトランジスタのゲート電位が異なる。
【０１１２】
読出トランジスタ１１１の前記ゲート電極の電位に応じて、読出トランジスタ１１１のソース領域とドレイン領域との間に電流が流れ、該電流がビット線１８７に流れる。
【０１１３】
強誘電体キャパシタ１０２と、読出トランジスタ１１２についても同様に、読出トランジスタ１１２のソース領域とドレイン領域との間に電流がビット線１８８に流れる。
【０１１４】
センスアンプ１０８は、ビット線１８７に流れる電流が、ビット線１８８に流れる電流より大きい場合、値「１」を制御部１０７に出力し、小さい場合は、値「０」を制御部１０７に出力する。
＜２．１．３．メモリセル１０５へのインプリント処理＞
制御部１０７は、制御部２２からのインプリント指示により、パルスを出力する。
【０１１５】
図７は、制御部１０７が出力する前記パルスを示す図である。
【０１１６】
制御部１０７は、ｔ３１以前に、ＷＬ、ＷＬ２、ＲＥ、ＴＲＳＴＴ、ＴＲＳＴＢをそれぞれハイレベルにする。
【０１１７】
ＷＬがハイレベルになることにより、ＦＥＴ１１３及びＦＥＴ１１４がオン状態となる。
【０１１８】
ＷＬ２がハイレベルになることにより、ＦＥＴ１１５及びＦＥＴ１１６がオン状態となる。
【０１１９】
ＲＥがハイレベルになることにより、ＦＥＴ１１７及びＦＥＴ１１８がオン状態となり、またＦＥＴ１３７とＦＥＴ１３８がオン状態となり、ＦＥＴ１３５及びＦＥＴ１３６がオフ状態となる。
【０１２０】
ＴＲＳＴＴがハイレベルになることにより、ＦＥＴ１４１がオフ状態となり、ＦＥＴ１４２がオン状態となり、ＲＳＴＴは、ローレベルとなる。
【０１２１】
信号線１８５は、強誘電体キャパシタ１０１及び強誘電体キャパシタ１０３の上側電極と電気的に繋がった状態となるため、強誘電体キャパシタ１０１及び強誘電体キャパシタ１０３の上側電極の電位がそれぞれローレベルとなる。
【０１２２】
ＴＲＳＴＢがハイレベルになることにより、ＦＥＴ１４３がオフし、ＦＥＴ１４４がオンし、信号線１８６は、ローレベルとなる。
【０１２３】
信号線１８６は、強誘電体キャパシタ１０２及び強誘電体キャパシタ１０４の上側電極と電気的に繋がった状態となるため、強誘電体キャパシタ１０２及び強誘電体キャパシタ１０４の上電極の電位がそれぞれローレベルとなる。
【０１２４】
ＴＣＰ１がハイレベルの場合、ＣＰ１がローレベルとなる。
【０１２５】
ＴＣＰ１がローレベルの場合、ＣＰ１がＶＣＰＷとなる。
【０１２６】
ＴＣＰ２がハイレベルの場合、ＣＰ２がローレベルとなる。
【０１２７】
ＴＣＰ２がローレベルの場合、ＣＰ２がＶＣＰＷとなる。
【０１２８】
制御部１０７は、図７に示すようにｔ３１以降、ＴＣＰ１、ＴＣＰ２としてハイレベルとローレベルの信号を交互に出力する。
【０１２９】
図７において、ｔ３１とｔ３２の間、ｔ３２とｔ３３の間、ｔ３３、ｔ３４、ｔ３５、ｔ３６、ｔ３７のそれぞれの間隔は、５０ナノ秒であるとする。
【０１３０】
よって、強誘電体キャパシタ１０１乃至１０２には、図７中のＶＦＥＴに示すような電圧値ＶＣＰＷの方形波が与えられる。
【０１３１】
図８は、ＶＦＥＴとして、方形波が与えられた場合のヒステリシス曲線上の分極量の推移を示す図である。
【０１３２】
電圧が印加されている場合、分極量は、ヒステリシス曲線上の点３１３で表される。
【０１３３】
電圧の印加を止めた場合、点３１１の位置に移動する。
【０１３４】
その後、リラクゼーション効果により、点３１２の位置に移動する。
【０１３５】
その後、再び電圧が印加されることにより、点３１３の位置に戻る。
【０１３６】
以上のように、電圧の印加と停止とを繰り返すことにより、十分に分極が生じた状態が長く続くこととなり、インプリントの進行度が大きくなる。
【０１３７】
また、ＶＦＥＴとして、前記方形波のような断続的な電圧印加ではなく、一定の電圧を印加し続けてもよいが、断続的電圧印加に比べて、強誘電体膜の劣化が生じやすくなってしまう。
＜３．特性の測定＞
高温下に保存した強誘電体膜について測定した、データの読出に関する特性について説明する。
【０１３８】
図９は、高温保持のみ行った強誘電体膜を用いたメモリセルと、高温保持に加えパルス印加を行ったメモリセルとについて、高温中に保持した時間と読み出し下限電圧との関係を測定した結果を示す図である。
【０１３９】
各強誘電体膜を放置した雰囲気中の温度は１２５度であり、各強誘電体膜の膜厚は１００ナノｍｍであり、また加えた方形波パルスの電圧値は１．８ボルトである。
【０１４０】
図９中の、高温保持時間は、強誘電体膜にインプリント特性を持たせるため１２５度の高温中に放置した時間を示す。
【０１４１】
図９中の、読み出し下限電圧は、メモリセルに保持した情報を読み出すための読出電圧の下限値である。
【０１４２】
読み出し下限電圧が１．６Ｖの場合は、１．６Ｖ以上の読出電圧にて情報の読出が可能であることを示し、また、読出電圧として１．８Ｖを用いれば、下限電圧である１．６Ｖの読出電圧を用いるよりも、安定して、強誘電体膜を用いたメモリセルから情報を読み出すことが出来る。
【０１４３】
図９中の「高温保持のみ」で示されるグラフは、パルスを加えることなく高温中に放置した強誘電体キャパシタについて、非対称駆動させた場合の特性を測定した結果である。
【０１４４】
図９中の、「高温保持＋パルス印加」で示されるグラフは、上述したように方形波パルスを加えて高温中に放置した強誘電体キャパシタについて、非対称駆動をさせた場合の特性を測定した結果である。
【０１４５】
また、「高温保持＋パルス印加」と「高温保持のみ」とを同じ高温保持時間の場合で比較すると、「高温保持＋パルス印加」は、「高温保持」に比べ、必要最小読出電圧が低くなっており、同じ読出電圧を用いて情報を読み出す場合には、「高温保持＋パルス印加」が、「高温保持」よりも安定した読出動作が可能であることを示している。
【０１４６】
また、読み出し下限電圧として、１．６４Ｖを想定した場合、「高温保持」においては、高温保持時間として約１１時間程度要するのに比べ、「高温保持＋パルス印加」では、高温保持時間として約０．７５時間程度あればよく、「高温保存」の１２分の１程度の高温保持時間しか要しない。
【０１４７】
このように、本発明を用い短時間でインプリントを行った強誘電体キャパシタにおいて、安定した読出動作を実現することが出来る。
＜その他の変形例＞
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。
以下のような場合も本発明に含まれる。
（１）パッケージングされたメモリ装置に関する実施形態について説明してきたが、メモリ装置はパッケージング前のウェハの段階であってもよい。
（２）インプリントさせる処理において、高温の炉内で強誘電体キャパシタに対し、パルスとしてデューティ比５０％の方形波を印加しているが、デューティ比は５０％に限るものではない。
【０１４８】
また、前記パルスとして方形波を与えているが、方形波に限らず、のこぎり波、正弦波等の波形を有するパルスであってもよい。
【０１４９】
また、炉内の温度を１２５度に設定しているが、１２５度に限るものではなく、同様のインプリント効果がある温度であればよい。
（３）ｔ３１からｔ３７までについて、ｔ３１とｔ３２の間等のそれぞれの時間間隔を５０ナノ秒としたが、５０ナノ秒に限るものではなく、時間間隔を増減してもよい。
【図面の簡単な説明】
【０１５０】
【図１】メモリ装置製造システム１の構成の概略を示す図である。
【図２】メモリ装置製造システム１の構成を示すブロック図である。
【図３】メモリセル１０５における強誘電体キャパシタ１０１の分極特性を示す図である。
【図４】メモリセル１０５に値「１」を記憶させる場合の、処理部１０７が制御する信号のタイミングを示す図である。
【図５】メモリセル１０５に値「０」を記憶させる場合の、処理部１０７が制御する信号のタイミングを示す図である。
【図６】メモリセル１０５から、値を読み出す場合の、処理部１０７が制御する信号のタイミングを示す図である。
【図７】制御部１０７が出力する前記パルスを示す図である。
【図８】ＶＦＥＴとして、方形波が与えられた場合のヒステリシス曲線上の分極量の推移を示す図である。
【図９】３種類の強誘電体膜に関し、放置時間と読み出し下限電圧との関係を測定した結果を示す図である。
【符号の説明】
【０１５１】
１  メモリ装置製造システム
１０  メモリ装置
２０  バーンイン装置
２１  炉
２２  制御部
２３  ヒーター
１０１、１０２、１０３、１０４  強誘電体キャパシタ
１０５、１０６  メモリセル
【図１】
2005057010.tif 000003
【図２】
2005057010.tif 000004
【図３】
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【図４】
2005057010.tif 000006
【図５】
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【図６】
2005057010.tif 000008
【図７】
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【図８】
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【図９】
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