(57)【要約】【課題】小型でかつ製造ばらつきの影響を受けにくい移相回路及び移相器を実現する。【解決手段】オフ時に容量性を示すＦＥＴ４と、このＦＥＴ４に直列接続されたインダクタ８との直列回路を備え、当該直列回路の一方の端子を高周波信号入出力端子２に接続し、他方の端子をグランド９に接続して、移相回路を構成する。また、当該移相回路を、高周波信号入力端子と高周波信号出力端子とを有する９０°ハイブリッドカプラに接続して移相器を構成する。【選択図】        図２
2005020284.tif 000002
【特許請求の範囲】
【請求項１】
オフ時に容量性を示すスイッチング素子と、このスイッチング素子に直列接続されたインダクタとの直列回路を備え、当該直列回路の一端は高周波信号入出力端子に接続され、他端はグランドに接続されたことを特徴とする移相回路。
【請求項２】
請求項１に記載の移相回路において、
前記スイッチング素子と前記インダクタとの直列回路に抵抗を並列接続した
ことを特徴とする移相回路。
【請求項３】
請求項１または２に記載の移相回路において、
前記インダクタのインダクタンスをＬ、前記スイッチング素子のオフ時の容量をＣ１としたとき、前記高周波信号入出力端子の特性インピーダンスＺ０は、
Ｚ０＝（Ｌ／Ｃ１）１／２
を満たす
ことを特徴とする移相回路。
【請求項４】
請求項１または２に記載の移相回路において、
前記インダクタのインダクタンスをＬ、前記スイッチング素子のオフ時の容量をＣ１としたとき、前記高周波信号入出力端子の特性インピーダンスＺ０は、
Ｚ０＜（Ｌ／Ｃ１）１／２
を満たす
ことを特徴とする移相回路。
【請求項５】
請求項１ないし４のいずれか１項に記載の移相回路を、高周波信号入力端子と高周波信号出力端子とを有する９０°ハイブリッドカプラに接続した
ことを特徴とする移相器。
【請求項６】
請求項５に記載の移相器における前記高周波信号入力端子と前記高周波信号出力端子を互いに多段接続して構成した
ことを特徴とする移相器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、小型で広帯域な移相量特性を有する移相回路及び移相器に関するものである。
【０００２】
【従来の技術】
従来の移相回路として、高周波信号入出力端子とグランドとの間に、インダクタと電界効果トランジスタ（以下、ＦＥＴと略す）との直列回路を設けると共に、当該直列回路にキャパシタを並列接続したものがある（例えば、非特許文献１参照）。
【０００３】
従来の移相回路において、ＦＥＴは、オン状態とオフ状態を切り換えるスイッチとして動作し、ＦＥＴのドレイン電圧およびソース電圧と同電位のゲート電圧をバイアス端子に印加すると、ＦＥＴはオン状態となり抵抗性（以下、オン抵抗という）を示す。一方、ピンチオフ電圧以下のゲート電圧をバイアス端子に印加すると、ＦＥＴはオフ状態となり容量性（以下、オフ容量という）を示す。
【０００４】
ＦＥＴのオン抵抗が十分小さいとすると、従来の移相回路は、インダクタとキャパシタとから成る並列ＬＣ回路とみなすことができ、高周波信号入出力端子から入力された信号は、前記並列ＬＣ回路により位相回転が生じて反射され、高周波信号入出力端子から出力される。
【０００５】
他方、ＦＥＴをオフ状態としたときは、キャパシタが呈するアドミタンスが十分小さいとすると、従来の移相回路は、インダクタとオフ容量とから成る直列ＬＣ回路とみなすことができ、高周波信号入出力端子から入力された信号は、前記直列ＬＣ回路により位相回転が生じて反射され、高周波信号入出力端子から出力される。
【０００６】
前記並列ＬＣ回路により生じる反射位相と、前記直列ＬＣ回路により生じる反射位相の差を所要移相量とすることにより、高周波信号入出力端子から入力された信号は、ＦＥＴのオン／オフ状態を切り換えることによって、所望の移相量を得て反射され、高周波信号入出力端子から出力される。
【０００７】
【非特許文献１】
信学技報，ＭＷ２００２−５６，ｐｐ．２７−３１，２００２
【０００８】
【発明が解決しようとする課題】
上述したように、従来の移相回路では、回路素子が３個必要となる構成であるため、回路が大型化するといった問題があった。また、キャパシタの製造ばらつきによって、製造した移相回路で得られる移相量が所望の値からずれ易いといった問題があった。
【０００９】
この発明は前記のような問題を解決するためになされたもので、小型でかつ製造ばらつきの影響を受けにくい移相回路及び移相器を実現することを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る移相回路は、オフ時に容量性を示すスイッチング素子と、このスイッチング素子に直列接続されたインダクタとの直列回路を備え、当該直列回路の一端は高周波信号入出力端子に接続され、他端はグランドに接続されたことを特徴とする。
【００１１】
また、この発明に係る移相器は、前記移相回路を、高周波信号入力端子と高周波信号出力端子とを有する９０°ハイブリッドカプラに接続したことを特徴とする。
【００１２】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１に係る移相回路を示す構成図である。図１に示す移相回路は、半導体基板１上にモノリシックに構成されており、半導体基板１上に形成された高周波信号入出力端子２とスルーホール５との間に、スパイラルインダクタ３とＦＥＴ４との直列回路が形成され、ＦＥＴ４のゲートは、抵抗６を介してバイアス端子７に接続されている。
【００１３】
図２は、図１に示す移相回路の等価回路図である。図２に示す等価回路図において、図１と同一または相当する構成については、同一の符号を付して重複する説明を省略する。新たな符号として、８はスパイラルインダクタ３に相当するインダクタ、９はスルーホール５に相当するグランドである。
【００１４】
ここで、ＦＥＴ４は、オン／オフ状態を切り換えるスイッチとして動作する。また、バイアス端子７はＦＥＴ４のゲート電極に接続されている。ＦＥＴ４のドレイン電圧およびソース電圧と同電位のゲート電圧をバイアス端子７に印加すると、ＦＥＴ４は、オン状態となり、抵抗性（以下、オン抵抗という）を示す。一方、ピンチオフ電圧以下のゲート電圧をバイアス端子７に印加すると、ＦＥＴ４は、オフ状態となり、容量性（以下、オフ容量という）を示す。
【００１５】
次に、図１の等価回路である図２を用いて、図１の動作について説明する。図３には、ＦＥＴ４がオン状態のときの図１の等価回路図を示す。なお、１０はＦＥＴ４のオン抵抗である。ここで、オン抵抗１０が十分小さいとすると、図３に示す回路は、インダクタ８から成る回路とみなすことができる。したがって、高周波信号入出力端子２から入力された信号は、インダクタ８により位相回転が生じて反射され、高周波信号入出力端子２から出力される。
【００１６】
また、図４には、ＦＥＴ４がオフ状態のときの図１の等価回路図を示す。なお、１１はＦＥＴ４のオフ容量である。図４に示す回路は、インダクタ８とオフ容量１１から成る直列ＬＣ回路とみなすことができる。したがって、高周波信号入出力端子２から入力された信号は、前記直列ＬＣ回路により位相回転が生じて反射され、高周波信号入出力端子２から出力される。
【００１７】
以上により、図１に示す実施の形態１の移相回路は、ＦＥＴ４のオン／オフ切換動作によりインダクタと直列ＬＣ回路とを切り換え、高周波信号入出力端子２から入力された信号が反射される際に生じる位相回転量を変化させる。
【００１８】
従って、実施の形態１に係る移相回路によれば、インダクタ８のインダクタンスとオフ容量１１のキャパシタンスを適切に設定すれば、位相回転量の差により所望の移相量を得ることができる。つまり、ＦＥＴ１つとインダクタ１つとで移相回路を構成できるため、従来例に比べてキャパシタを減らすことができ、小型化が図れる。
【００１９】
また、キャパシタを使用しないので、キャパシタの製造ばらつきに起因する移相量の所望値からのずれをなくすことができる。
【００２０】
なお、図１に示す実施の形態１に係る移相回路において、ＦＥＴ４はスイッチング素子として用いているが、オン／オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。
【００２１】
また、図１に示す実施の形態１に係る移相回路は、半導体基板１上にモノリシックに構成されているが、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤ、または金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。
【００２２】
実施の形態２．
図５は、この発明の実施の形態２に係る移相回路の構成を示す図である。図１、図２と同一または相当する構成については、同一の符号を付して重複する説明を省略する。新たな符号として、１２は抵抗である。本実施の形態２に係る移相回路は、実施の形態１による移相回路の構成を示す図２において、インダクタ８とＦＥＴ４とから成る直列回路に、抵抗１２を並列接続したものである。
【００２３】
次に、前記構成における本実施の形態２に係る移相回路の動作について説明する。ＦＥＴ４がオン状態のとき、前記実施の形態１と同様に、図５に示す回路は、インダクタ８から成る回路とみなすことができる。また、ＦＥＴ４がオフ状態のとき、前記実施の形態１と同様に、図５に示す回路は、インダクタ８とオフ容量１１から成る直列ＬＣ回路とみなすことができる。その際、抵抗１２により、インダクタ８として動作させた際の減衰量と、直列ＬＣ回路として動作させた際の減衰量との差が小さくなる。
【００２４】
従って、実施の形態２に係る移相回路によれば、前記実施の形態１と同様の効果が得られるとともに、抵抗１２を適切に設定することにより、ＦＥＴ４をオン状態にしてインダクタとして動作させた場合の減衰量と、ＦＥＴ４をオフ状態にして直列ＬＣ回路として動作させた場合の減衰量との差を小さくし、高周波出力信号のレベル補償を簡易に実現することができる。
【００２５】
なお、図５に示す実施の形態２に係る移相回路において、ＦＥＴ４はスイッチとして用いているが、オン／オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。
【００２６】
また、図５に示す実施の形態２に係る移相回路は、半導体基板１上にモノリシックに構成されているが、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤまたは金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。
【００２７】
実施の形態３．
図２に示す実施の形態１に係る移相回路、図５に示す実施の形態２に係る移相回路において、インダクタ８のインダクタンスをＬ、オフ容量１１のキャパシタンスをＣ１とおく。高周波信号入出力端子２の特性インピーダンスをＺ０として、式（１）を満たす移相回路を構成する。
Ｚ０＝（Ｌ／Ｃ１）１／２            ・・・・（１）
【００２８】
次に、本実施の形態３に係る移相回路の動作について説明する。インダクタの反射位相をφ１、直列ＬＣ回路の反射位相をφ２とすると、移相量Φは、両回路の反射位相の差で表され、Φ＝φ１−φ２となる。そして、移相量の周波数に対する微分係数がゼロになれば、すべての周波数において、移相量は一定となる。すなわち、ｄΦ／ｄω＝ｄ（φ１−φ２）／ｄω＝０をすべての周波数で満たせばよい。前記条件式を満たす解は、中間式を省略すれば、式（１）となる。その際、直列ＬＣ回路において、オフ容量１１によるリアクタンスがインダクタ８によるリアクタンスより十分大きいとして、インダクタ８によるリアクタンスを無視している。
【００２９】
ＤＣにおいて、インダクタから成る回路はショート状態になるため、反射位相はゼロである。直列ＬＣ回路はオープン状態になるため、反射位相は１８０°遅れる。したがって、ＤＣにおいて、両回路の反射位相の差、すなわち、移相量は１８０°になる。さらに、式（１）を満たせば、すべての周波数で移相量は１８０°で一定となる。
【００３０】
従って、実施の形態３に係る移相回路によれば、前記実施の形態１または２と同様の効果が得られるとともに、式（１）を満たすことによって、広い周波数範囲で移相量１８０°が実現できる。
【００３１】
実施の形態４．
図２に示す実施の形態１に係る移相回路、図５に示す実施の形態２に係る移相回路において、インダクタ８のインダクタンスをＬ、オフ容量１１のキャパシタンスをＣ１とおく。高周波信号入出力端子２の特性インピーダンスをＺ０として、式（２）を満たす移相回路を構成する。
Ｚ０＜（Ｌ／Ｃ１）１／２            ・・・・（２）
【００３２】
次に、本実施の形態４に係る移相回路の動作について説明する。インダクタの反射位相をφ３、直列ＬＣ回路の反射位相をφ４とすると、移相量Φは、両回路の反射位相の差で表され、Φ＝φ３−φ４となる。そして、移相量の周波数に対する微分係数がゼロになれば、すべての周波数において移相量は一定となる。すなわち、ｄΦ／ｄω＝ｄ（φ３−φ４）／ｄω＝０をすべての周波数で満たせばよい。実施の形態３と同様に、前記条件式を満たす解は、中間式を省略すれば式（１）となる。その際、直列ＬＣ回路において、オフ容量１１によるリアクタンスがインダクタ８によるリアクタンスより十分大きいとして、インダクタ８によるリアクタンスを無視している。
【００３３】
ＤＣにおいて、インダクタから成る回路はショート状態になるため、反射位相はゼロである。直列ＬＣ回路はオープン状態になるため、反射位相は１８０°遅れる。したがって、ＤＣにおいて、両回路の反射位相の差、すなわち、移相量は１８０°になる。
【００３４】
実際には、周波数が高くなると、インダクタ８によるリアクタンスは無視できなくなるため、移相量は１８０°からずれる。そのため、Ｃ１を小さくすることにより、高い周波数においてもインダクタ８によるリアクタンスがオフ容量１１によるリアクタンスよりも十分小さくなるようにする。このとき、インダクタ８のインダクタンスＬ、オフ容量１１のキャパシタンスＣ１は、式（２）を満たす。
【００３５】
式（２）を満たすとき、周波数ｆｕ＝（（Ｌ／Ｃ１−Ｚ０２）／３Ｌ２）１／２／２πにおいてｄΦ／ｄω＝０となる。このとき、０＜ｆ＜ｆｕにおいてｄΦ／ｄω＞０、ｆ＝ｆｕにおいてｄΦ／ｄω＝０、ｆｕ＜ｆにおいてｄΦ／ｄω＜０となる。すなわち、ｆ＝０とｆｕ２（ｆｕ２＞ｆ）において、移相量が１８０°となる。
【００３６】
従って、実施の形態４に係る移相回路によれば、前記実施の形態３と同様の効果が得られるとともに、式（２）を満たすことによって、広い周波数範囲で移相量１８０°が実現できる。
【００３７】
実施の形態５．
図６は、この発明の実施の形態５に係る移相器の構成を示す構成図である。図６に示す移相器は、反射性終端回路１６（１６ａ、１６ｂを総称する）として、前記実施の形態１〜４のいずれかに記載の移相回路を適用し、当該反射性終端回路１６を、高周波信号入力端子１３と高周波信号出力端子１４を有する９０°ハイブリッドカプラ１５に接続して構成されている。
【００３８】
次に、本実施の形態５に係る移相器の動作について説明する。高周波信号入力端子１３から高周波信号が９０°ハイブリッドカプラ１５に入力される。９０°ハイブリッドカプラ１５に入力された高周波信号と同相の信号が反射性終端回路１６ａに、９０°位相が遅れた信号が反射性終端回路１６ｂに入力される。位相が互いに９０°異なる高周波信号が、それぞれ反射性終端回路１６ａ、１６ｂで所望の位相回転を生じて反射される。
【００３９】
反射された高周波信号は、再び９０°ハイブリッドカプラ１５に入力される。高周波信号入力端子１３においては、反射性終端回路１６ａ、１６ｂで反射された信号の位相が互いに１８０°異なるため、出力は現れず、高周波信号出力端子１４においては、反射性終端回路１６ａ、１６ｂで反射された信号の位相が同相であるため、合成されて出力される。
【００４０】
ここで、反射性終端回路１６ａ、１６ｂには、前記実施の形態１〜３のいずれかに記載の移相回路を適用しており、反射性終端回路１６ａおよび１６ｂの状態を同時に切り換えることにより、各状態の反射位相の差から所望の移相量を得るものである。これにより、入力信号と出力信号を分離し、反射性終端回路１６で反射された信号のみを出力信号として取り出すことができる。
【００４１】
従って、実施の形態５に係る移相器によれば、反射性終端回路１６で反射された信号のみを出力信号とする１ビット分の移相器を構成できる。
【００４２】
なお、図６に示す実施の形態５に係る移相器は、半導体基板上にモノリシックに構成してもよい。また、受動素子および９０°ハイブリッドカプラを誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤまたは金バンプ等で両基板を電気的に接続して移相器を構成してもよい。
【００４３】
実施の形態６．
図７は、この発明の実施の形態６に係る移相器の構成を示す図である。図７に示す移相器は、１ビット分の移相器１７として、実施の形態５に係る移相器を適用し、移相器１７を複数個多段接続して構成している。図６と同一または相当する構成については、同一の符号を付して重複する説明を省略する。１ビットの移相器１７を多段接続して移相器を構成することにより、多ビット動作する移相器を実現できる。
【００４４】
なお、図７に示す実施の形態６に係る移相器は、半導体基板上にモノリシックに構成してもよい。また、受動素子および９０°ハイブリッドカプラを誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤまたは金バンプ等で両基板を電気的に接続して移相器を構成してもよい。
【００４５】
【発明の効果】
以上のように、この発明によれば、小型でかつ製造ばらつきの影響を受けにくい移相回路及び移相器を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係る移相回路の構成を示す回路図である。
【図２】この発明の実施の形態１に係る移相回路の構成を示す等価回路図である。
【図３】この発明の実施の形態１に係る移相回路のＦＥＴ４をオン状態としたときの等価回路図である。
【図４】この発明の実施の形態１に係る移相回路のＦＥＴ４をオフ状態としたときの等価回路図である。
【図５】この発明の実施の形態２に係る移相回路の構成を示す回路図である。
【図６】この発明の実施の形態５に係る移相器の構成を示す回路図である。
【図７】この発明の実施の形態６に係る移相器の構成を示す回路図である。
【符号の説明】
１  半導体基板、２  高周波信号入出力端子、３  スパイラルインダクタ、４ＦＥＴ、５  スルーホール、６  抵抗、７  バイアス端子、８  インダクタ、９  グランド、１０  オン抵抗、１１  オフ容量、１２  キャパシタ、１３  高周波信号入力端子、１４  高周波信号出力端子、１５  ９０°ハイブリッドカプラ、１６  反射性終端回路、１７  移相器。
【図１】
2005020284.tif 000003
【図２】
2005020284.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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