(57)【要約】【課題】画像形成装置のシステム起動までの時間の短縮を図ること。【解決手段】画像形成装置の制御装置は、ＣＰＵ１０１の各デバイスに対するアクセスタイミングを決定するウェイトサイクル値が格納されるウェイトコントローラレジスタ群１０１１と、ウェイトサイクル値をコントローラレジスタ群１０１１に格納する端子ウェイトコントローラ１０１２とを備えたＣＰＵ１０１と、ローカルバス１０８によって接続されている前記各デバイス固有のウェイトサイクル値とＣＰＵ周辺ＡＳＩＣ１０４で生成されたウェイトサイクル値とのベリファイを行うローカルバス制御部１０４１と、ＣＰＵ１０１へのウェイトサイクル値のロードを制御するウェイト要求生成部１０４２と、ウェイトサイクル値を格納するアクセスウェイトレジスタ群１０４３とを備えたＣＰＵ周辺ＡＳＩＣ１０４を含み構成される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
既知の電子写真プロセスを用いて画像形成を行う画像形成装置の制御装置であって、
前記画像形成装置の制御を行う演算処理手段と、
該演算処理手段により制御されるアドレス、データ等を送る制御バスと、
電源投入時に前記演算処理手段の初期化を行うリセット手段と、
前記制御バスに接続された前記演算処理手段の周辺制御用集積回路と、
該周辺制御用集積回路により前記制御バスから分離された専用バスと、
該専用バスに接続された複数のデバイスと、
前記制御バスに接続され、前記演算処理手段および前記周辺制御用集積回路を制御する制御プログラムを格納する記憶手段と、を含み構成され、
前記周辺制御用集積回路は、該周辺制御用集積回路で生成したウェイトサイクル値と前記複数のデバイス固有のウェイトサイクル値とのベリファイを制御する専用バス制御手段と、該ベリファイの結果決定された最適なウェイトサイクル値を格納する記憶手段と、該記憶手段に格納されているウェイトサイクル値を前記演算処理手段へロードするロード手段と、を備え、
前記演算処理手段は、ウェイトサイクル値を格納する記憶手段と、前記周辺制御用集積回路からロードされたウェイトサイクル値を前記記憶手段に格納する格納手段と、を備えていることを特徴とする画像形成装置の制御装置。
【請求項２】
前記周辺制御用集積回路は、生成したウェイトサイクル値が徐々に大きくなるように可変することを特徴とする請求項１に記載の画像形成装置の制御装置。
【請求項３】
前記周辺制御用集積回路は、前記複数のデバイス固有のウェイトサイクル値に対してベリファイを行うために生成するウェイトサイクル値の初期値または最大値またはその双方を任意に設定可能な外部端子を備えていることを特徴とする請求項１または２に記載の画像形成装置の制御装置。
【請求項４】
前記周辺制御用集積回路は、生成した最大値のウェイトサイクル値を用いたベリファイの結果、最適なウェイトサイクル値が決定できなかった場合には、該周辺制御用集積回路と接続されているデバイスが存在しないと検出することを特徴とする請求項１〜３のいずれか一つに記載の画像形成装置の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置に用いられる制御装置に関する。
【背景技術】
【０００２】
近年、画像形成装置に対する高速化，高画質化の要求は高まる一方である。また、これに加えて、近年カラードキュメントが一般化したこともあり、カラー化の要求も強くなってきている。これに伴い、ＣＰＵ，ＲＯＭ，ＲＡＭ，各種ＡＳＩＣを中心とした画像形成装置の制御系の処理能力向上が重要な課題となっている。
【０００３】
また、近年の半導体プロセスの進歩に伴い、１つのデバイスに内蔵される機能は増える傾向にある。同時に、画像形成装置全体に要求される機能も増えているため、装置全体に用いられるデバイス数はなかなか減少しない。図６は各デバイスがＣＰＵ制御バスに接続されている構成の制御装置の一例を示すブロック図である。ＣＰＵ６０１のＣＰＵ制御バス６０２には、ＲＯＭ６０３，ＲＡＭ６０４、ＣＰＵ周辺ＡＳＩＣ６０５の他に、各種デバイス６０６，６０７が接続され動作する。図７はローカルバスを用いた制御装置の構成を示すブロック図である。図示のように、ＣＰＵ制御バス６０２の負荷軽減、異なるタイミング体系の整合、別基板搭載時の影響回避等の目的のため、ＣＰＵ制御バス６０２からＡＳＩＣ等を介して分離された専用バス（以下、ローカルバスという）７０１に各種デバイス６０６，６０７を接続するケースも多々見受けられる。ここでは、ＣＰＵ６０１がローカルバス７０１に接続されたデバイス６０６，６０７にアクセスする場合は、ＣＰＵ制御バス６０２からローカルバス生成に用いたＣＰＵ周辺ＡＳＩＣ６０５およびローカルバス７０１を経由してアクセスを行う。ローカルバス７０１の採用により、ＣＰＵ制御バス６０２の負荷が軽減される。
【０００４】
図８は、ウェイトコントローラが内蔵されているＣＰＵが搭載された制御装置の構成を示すブロック図である。この制御装置では、ＣＰＵ制御バス８０１に、ウェイトコントローラ８０２ａが内蔵されているＣＰＵ８０２、ＲＯＭ８０３、ＲＡＭ８０４、ＣＰＵ周辺ＡＳＩＣ８０５が接続され、さらにＣＰＵ周辺ＡＳＩＣ８０５に接続されたローカルバス８０６にデバイス８０７、デバイス８０８が接続されている。この場合、ＲＯＭ８０３、ＲＡＭ８０４、デバイス８０７、デバイス８０８は、それぞれ固有のアクセスタイミングを有するため、システム全体のパフォーマンスを高めるためには、それぞれのデバイスに対して必要となる最短のアクセスタイミングでアクセスを行う必要がある。さらに、ＣＰＵ８０２にはウェイトコントローラ８０２ａが内蔵されているので、各デバイスのアクセスタイミング仕様に基づき、各デバイスのマッピングされているアドレス空間ごとに最適なウェイトサイクル値の設定を初期化ソフトウェアによって行う必要がある。
【０００５】
図９は、ウェイトサイクル値の設定の手順を示すフローチャートである。まず、ＣＰＵ周辺ＡＳＩＣ８０５が、ＲＯＭ８０３に格納されている初期化処理用ソフトウェアをロードし、各デバイスにアクセスするためのウェイトサイクル値の初期値を設定する（ステップＳ９０１）。次に、ＣＰＵ周辺ＡＳＩＣ８０５は、各デバイスのマッピングされているアドレス空間ごとに最適なウェイトサイクル値を設定する（ステップＳ９０２）。そして、ＣＰＵ８０２は、設定されたウェイトサイクル値に基づいて各デバイスとアクセスを行う（ステップＳ９０３）。
【０００６】
図８に示したような制御装置では、ＲＯＭ，ＲＡＭ等の汎用デバイスに関しては、データシート等が整備されており、アクセスタイミングも開発初期に明確となっているので、初期化ソフトウェアへの仕様反映は容易に実現可能である。しかし、ローカルバスに接続されるデバイスはＡＳＩＣのような専用デバイスの場合が多く、開発テーマ内で新規に開発するような場合は、アクセスタイミングが決定する時期が遅い。また、ＡＳＩＣの動作クロックによってはＣＰＵからみたアクセスタイミングが異なってしまい、動作クロックの変更のたびに、初期化ソフトウェアを変更する必要がある。このため開発途中でのソフトウェアの変更が必要となり、ハードウェアとソフトウェアの開発がリンクしない場合は、デバイスにアクセスできなくなってしまうという問題が発生するおそれがある。
【０００７】
この問題を解決するために、電源投入時にＣＰＵの初期化を行うリセット手段からのリセット信号の解除に伴い、前記ＣＰＵの動作によらず、画像形成装置のローカルバスのＣＰＵ周辺ＡＳＩＣがそのローカルバスに接続されたデバイスに対してアクセスを行うことによって、各デバイス固有のアクセスアクセスタイミングをハードウェアにより確認し、その結果に基づいて前記ローカルバスに接続されたデバイスに対するアクセスタイミングをハードウェアにより決定することによって、初期化プログラムによるウェイト設定を行う必要がなく、ソフトウェアの変更が不要となり、開発効率を高めることが可能な画像形成装置が提案されている（例えば、下記特許文献１，２を参照。）。
【０００８】
【特許文献１】特開２０００−９９４５７号公報
【特許文献２】特開平７−１８２２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記各特許文献に開示された画像形成装置では、ＣＰＵ周辺ＡＳＩＣがローカルバスに接続されたデバイスに対してアクセスを行う際のアクセス時間が徐々に小さくなる方向に可変しながらアクセスタイミングの決定を行っている。しかしながら、一般に、アクセスタイミングの早いデバイスは、アクセス時間の小さい方に最適値があるため、この画像形成装置では、アクセスタイミングの決定までに長い時間を要することになる。結果として、画像形成装置のシステム起動までに要する時間が長くなるという欠点がある。
【００１０】
本発明は、上述した従来技術による問題点を解消するため、ＣＰＵ周辺ＡＳＩＣの各デバイスへのアクセス開始からアクセスタイミング決定までの時間を短くして、画像形成装置のシステム起動までの時間を短縮することが可能な制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる画像形成装置の制御装置は、既知の電子写真プロセスを用いて画像形成を行う画像形成装置の制御装置であって、前記画像形成装置の制御を行う演算処理手段と、該演算処理手段により制御されるアドレス、データ等を送る制御バスと、電源投入時に前記演算処理手段の初期化を行うリセット手段と、前記制御バスに接続された前記演算処理手段の周辺制御用集積回路と、該周辺制御用集積回路により前記制御バスから分離されたローカルバス（専用バス）と、該ローカルバスに接続された複数のデバイスと、前記制御バスに接続され、前記演算処理手段および前記周辺制御用集積回路を制御する制御プログラムを格納する記憶手段と、を含み構成され、前記周辺制御用集積回路は、該周辺制御用集積回路で生成したウェイトサイクル値と前記複数のデバイス固有のウェイトサイクル値とのベリファイを制御するローカルバス制御手段と、該ベリファイの結果決定された最適なウェイトサイクル値を格納する記憶手段と、該記憶手段に格納されているウェイトサイクル値を前記演算処理手段へロードするロード手段と、を備え、前記演算処理手段は、ウェイトサイクル値を格納する記憶手段と、前記周辺制御用集積回路からロードされたウェイトサイクル値を前記記憶手段に格納する格納手段と、を備えていることを特徴とする。
【００１２】
この請求項１の発明によれば、演算処理手段とローカルバスに接続されているデバイスとのアクセスタイミングの決定を短時間で行うことが可能になる。
【００１３】
また、請求項２の発明にかかる画像形成装置の制御装置は、請求項１に記載の発明において、前記周辺制御用集積回路は、生成したウェイトサイクル値が徐々に大きくなるように可変することを特徴とする。
【００１４】
この請求項２の発明によれば、演算処理手段とローカルバスに接続されているデバイスとのアクセスタイミングの決定が容易に短時間で行うことが可能になる。
【００１５】
また、請求項３にかかる画像形成装置の制御装置は、請求項１または２に記載の発明において、前記周辺制御用集積回路は、前記複数のデバイス固有のウェイトサイクル値に対してベリファイを行うために生成するウェイトサイクル値の初期値または最大値またはその双方を任意に設定可能な外部端子を備えていることを特徴とする。
【００１６】
この請求項３の発明によれば、ベリファイを行うウェイトサイクル値の初期値または最大値またはその双方をバードウェアによって容易に設定できるので、デバイス、動作クロックの違いに柔軟に対応できる。
【００１７】
また、請求項４にかかる画像形成装置の制御装置は、請求項１〜３のいずれか一つに記載の発明において、前記周辺制御用集積回路は、生成した最大値のウェイトサイクル値を用いたベリファイの結果、最適なウェイトサイクル値が決定できなかった場合には、該周辺制御用集積回路と接続されているデバイスが存在しないと検出することを特徴とする。
【００１８】
この請求項４の発明によれば、ソフトウェアではなくハードウェアにより接続されているデバイスの有無が検出できるため、接続デバイスの有無を短時間に判断することができる。
【発明の効果】
【００１９】
本発明にかかる画像形成装置の制御装置によれば、リセット信号の解除に伴い、ＣＰＵ周辺ＡＳＩＣがローカルバスに接続されたデバイスに対してアクセスを行う際、最初のアクセス時間は予め定められた初期値としてアクセスを行い、アクセスタイミングを決定できなかった場合は初期値から徐々にアクセス時間を大きくする方向に変更していくことにより、前記ＣＰＵ周辺ＡＳＩＣの前記デバイスへのアクセス開始からアクセスタイミング決定までの時間を短くすることができ、結果として画像形成装置のシステム起動までの時間の短縮を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下に添付図面を参照して、本発明にかかる画像形成装置の制御装置の好適な実施の形態を詳細に説明する。
【００２１】
（実施の形態１）
図１は、この実施の形態１の制御装置の構成を示すブロック図である。この制御装置は、ＣＰＵ（演算処理手段）１０１、ＲＯＭ１０２、ＲＡＭ１０３、ＣＰＵ周辺ＡＳＩＣ（ＣＰＣ周辺制御用集積回路）１０４、およびデバイス１０５，１０６を含み構成される。ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、およびＣＰＵ周辺ＡＳＩＣ１０４は、ＣＰＵ制御バス１０７によって接続されている。また、ＣＰＵ周辺ＡＳＩＣ１０４、およびデバイス１０５，１０６は、ローカルバス１０８によって接続されている。ＲＯＭ１０２には、各デバイスへのアクセスに必要なウェイトサイクル値（アクセス時間）の初期値を設定するためのソフトウェア（以下、初期化処理用ソフトウェアという）が格納されている。
【００２２】
また、ＣＰＵ１０１は、ＣＰＵ１０１の各デバイスに対するアクセスタイミングを決定するウェイトサイクル値が格納されるウェイトコントローラレジスタ群１０１１と、ＣＰＵ周辺ＡＳＩＣ１０４からのロードされたウェイトサイクル値をウェイトコントローラレジスタ群１０１１に格納する端子ウェイトコントローラ１０１２と、を含み構成されている。ウェイトコントローラレジスタ群１０１１は、レジスタ♯０〜レジスタ♯７により構成されている。ＣＰＵ周辺ＡＳＩＣ１０４は、ローカルバス１０８によって接続されているデバイス１０５，１０６の固有のウェイトサイクル値と前記初期化処理用ソフトウェアまたはＣＰＵ周辺ＡＳＩＣ１０４で生成されたウェイトサイクル値とのベリファイの制御を行うローカルバス制御部１０４１と、ＣＰＵ１０１の端子ウェイトコントローラ１０１１に対してウェイト要求を行うウェイト要求生成部１０４２と、ウェイトサイクル値を格納するアクセスウェイトレジスタ群１０４３と、を含み構成されている。アクセスウェイトレジスタ群１０４２は、レジスタ♯０〜レジスタ♯３により構成されている。
【００２３】
次に、実施の形態１の制御装置の動作を説明する。図２は、この制御装置の動作を説明するためのフローチャートである。まず、ＣＰＵ周辺ＡＳＩＣ１０４が、リセット部（不図示）からのリセット信号が解除されたか否かを検出する（ステップＳ２０１）。リセット信号が解除された場合（ステップＳ２０１：Ｙｅｓ）は、ステップＳ２０２へ進む。リセット信号が解除されていない場合（ステップＳ２０１：Ｎｏ）は、再度ステップＳ２０１の処理を行う。前記リセット部からのリセット信号が解除された場合には（ステップＳ２０１：Ｙｅｓ）、ＣＰＵ周辺ＡＳＩＣ１０４がＲＯＭ１０２に格納されている初期化処理用ソフトウェアをロードし、あるデバイス（例えば、デバイス１０５）の固有のウェイトサイクル値に対してベリファイを行うためのウェイトサイクル値の初期値を設定する（ステップＳ２０２）。
【００２４】
次に、前記デバイス固有のウェイトサイクル値とステップＳ２０２で設定された初期値とのベリファイを開始する（ステップＳ２０３）。このベリファイは、各デバイスのマッピングされているアドレス空間に対するウェイトサイクル値に対して行う。なお、ここではＣＰＵ１０１は干渉しない。そして、ベリファイの結果、ウェイトサイクル値が一致したか否かを検出する（ステップＳ２０４）。この検出はＣＰＵ周辺ＡＳＩＣ１０４が行う。ウェイトサイクル値が一致した場合（ステップＳ２０４：Ｙｅｓ）は、このウェイトサイクル値をアクセスウェイトレジスタ群１０４３へ格納し（ステップＳ２０５）、ステップＳ２０９へ移行する。ウェイトサイクル値が一致しなかった場合（ステップＳ２０４：Ｎｏ）は、ステップＳ２０６へ進む。
【００２５】
ステップＳ２０４においてウェイトサイクル値が一致しなかった場合は（ステップＳ２０４：Ｎｏ）、ＣＰＵ周辺ＡＳＩＣ１０４はＣＰＵ周辺ＡＳＩＣで生成したウェイトサイクル値のインクリメントを行う（ステップＳ２０６）。ここでは、例えば、当該ウェイトサイクル値に対して１単位が加算される。次に、ＣＰＵ周辺ＡＳＩＣ１０４は、ステップＳ２０６を経て生成されたウェイトサイクル値が最大値に達しているか否かを検出する（ステップＳ２０７）。なお、このウェイトサイクル値の最大値は、予め規定されている。ウェイトサイクル値が最大値に達している場合（ステップＳ２０７：Ｙｅｓ）は、ステップＳ２０８へ進む。一方、ウェイトサイクル値が最大値に達していない場合（ステップＳ２０７：Ｎｏ）は、再度ステップＳ２０４へ戻り、新たに生成されたウェイトサイクル値と前記デバイス固有のウェイトサイクル値とのベリファイを行う。すなわち、ウェイトサイクル値を初期値から１単位ずつ増やしながらベリファイが行われることになる。
【００２６】
ステップＳ２０７においてウェイトサイクル値が最大値に達している場合は（ステップＳ２０７：Ｙｅｓ）、ＣＰＵ周辺ＡＳＩＣ１０４は当該エリアのデバイスへのアクセスはないと判断し、ウェイトサイクル値のアクセスウェイトレジスタ群１０４３への格納は行わない（ステップＳ２０８）。
【００２７】
続いて、ＣＰＵ周辺ＡＳＩＣ１０４は、すべてのデバイスのウェイトサイクル値についてのベリファイが終了したか否かを検出する（ステップＳ２０９）。具体的には、各デバイスのマッピングされているアドレス空間ごとのウェイトサイクル値について検出される。すべてのデバイスのウェイトサイクル値についてのベリファイが終了した場合（ステップＳ２０９：Ｙｅｓ）は、処理終了となる。すべてのデバイスのウェイトサイクル値についてのベリファイが終了していない場合（ステップＳ２０９：Ｎｏ）は、他のデバイスのウェイトサイクル値についてのベリファイを開始し（ステップＳ２１０）、ステップＳ２０３の処理に移る。
【００２８】
この後、ＣＰＵ１０１が各デバイスに対してアクセスを試みた場合は、ＣＰＵ周辺ＡＳＩＣ１０４のウェイト要求生成部１０４２がアクセスウェイトレジスタ群１０４３に格納されている該当するデバイスに対応するウェイトサイクル値を読み出し、これをＣＰＵ１０１にロードすると共にウェイト要求信号をアサートする。ＣＰＵ１０１の端子ウェイトコントローラ１０１２は、前記ウェイト要求信号がアサートされている間ＣＰＵ１０１のウェイトサイクル値にロードされたウェイトサイクル値を挿入する。この結果、ＣＰＵ１０１が各デバイスに対してアクセスするために最適なタイミングを規定するためのウェイトサイクル値が確定される。
【００２９】
実施の形態１では、ＣＰＵ１０１の各デバイスに対する最適なアクセスタイミングを決定するために必要なウェイトサイクル値のベリファイに関して、基準とする値を初期値から大きくなる方向へインクリメントしながら最適なウェイトサイクル値を決定するので効率的であり、ＣＰＵ周辺ＡＳＩＣ１０４の各デバイスへのアクセス開始から各デバイスへのアクセスタイミング決定までの時間を短くすることができる。この結果、画像形成装置のシステム起動までの時間の短縮を図ることができる。
【００３０】
（実施の形態２）
図３は、実施の形態２の制御装置の構成を示すブロック図である。この制御装置では、ＣＰＵ周辺ＡＳＩＣ１０４に、基準ウェイトサイクル初期値・最大値を設定する外部端子４０１が設けられている。この外部端子４０１を操作することにより、各デバイス固有のウェイトサイクルとのベリファイを行うための基準とするウェイトサイクル値の初期値・最大値を任意に設定することができる。これ以外の構成は、実施の形態１に示した装置と同様である。
【００３１】
図４は、実施の形態２の制御装置の動作を説明するためのフローチャートである。実施の形態２では、図２に示したフローチャートのステップＳ２０２に代えて、外部端子４０１による基準ウェイトサイクル初期値・最大値設定工程（ステップＳ４０１）が設けられている。これ以外は、実施の形態１の場合と同様である。
【００３２】
図５は、実施の形態２のＣＰＵ周辺ＡＳＩＣ１０４の外部端子４０１による基準ウェイトサイクル初期値・最大値の設定例を示す図表である。実施の形態２では、外部端子４０１によってこの表に規定されているように基準ウェイトサイクル初期値・最大値を設定することができる。したがって、実施の形態１の装置に比べよりウェイトサイクル値の決定に関する自由度が増すことになる。
【００３３】
以上説明したように、本発明の画像形成装置の制御装置によれば、ＣＰＵ周辺制御用集積回路の各デバイスへのアクセス開始から前記各デバイスへのアクセスタイミング決定までの時間を短くすることができ、画像形成装置のシステム起動までの時間の短縮を図ることができる。
【産業上の利用可能性】
【００３４】
以上のように、本発明にかかる画像形成装置の制御装置は、画像形成装置に有用であり、特に、デジタル複写機やプリンタ等の画像処理機器に適している。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１の制御装置の構成を示すブロック図である。
【図２】実施の形態１の制御装置の動作を説明するためのフローチャートである。
【図３】実施の形態２の制御装置の構成を示すブロック図である。
【図４】実施の形態２の制御装置の動作を説明するためのフローチャートである。
【図５】外部端子による基準ウェイトサイクル初期値・最大値の設定例を示す図表である。
【図６】各デバイスがＣＰＵ制御バスに接続されている構成の制御装置の一例を示すブロック図である。
【図７】ローカルバスを用いた制御装置の構成を示すブロック図である。
【図８】ウェイトコントローラが内蔵されているＣＰＵが搭載された制御装置の構成を示すブロック図である。
【図９】ウェイトサイクル値の設定手順を示すフローチャートである。
【符号の説明】
【００３６】
１０１，８０２  ＣＰＵ
１０２，８０３  ＲＯＭ
１０３，８０４  ＲＡＭ
１０４，８０５  ＣＰＵ周辺ＡＳＩＣ
１０５，１０６，８０７，８０８  デバイス
１０７，８０１  ＣＰＵ制御バス
１０８，８０６  ローカルバス
４０１  外部端子
８０２ａ  ウェイトコントローラ
１０１１  ウェイトコントローラレジスタ群
１０１２  端子ウェイトコントローラ
１０４１  ローカルバス制御部
１０４２  ウェイト要求生成部
１０４３  アクセスウェイトレジスタ群
【図１】
2005057663.tif 000003
【図２】
2005057663.tif 000004
【図３】
2005057663.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005057663.tif 000009
【図８】
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【図９】
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