(57)【要約】【課題】従来の技術による諸問題を解決するため、Ｐ型メモリーセルからなるＮＡＮＤメモリーモジュールの操作方法を提供する。【解決手段】この発明による方法は、それぞれ基板と、第一Ｐ型ドープ領域１８と、第二Ｐ型ドープ領域２０と、ＯＮＯ膜１４と、ゲート１６とを含んで２ビットのデータを保存して、マトリックス方式で配列される複数のメモリーセルを提供するステップを含む。そのうち同一列にあるメモリーセルのゲート１６は同一ワードラインと接続され、同一行にある隣り合ったメモリーセルはＰ型ドープ領域を共用し、各行にある最初のメモリーセルの第一Ｐ型ドープ領域１８は該行の第一伝送ラインと接続され、各行にある最後のメモリーセルの第二Ｐ型ドープ領域２０は該行の第二伝送ラインと接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリーモジュールにデータを書き込む方法であって、該方法は、
それぞれ基板と、第一Ｐ型ドープ領域と、第二Ｐ型ドープ領域と、ＯＮＯ膜と、ゲートとを含んで２ビットのデータを保存して、マトリックス方式で配列される複数のメモリーセルを提供し、そのうち同一列にあるメモリーセルのゲートは同一ワードラインと接続され、同一行にある隣り合ったメモリーセルはＰ型ドープ領域を共用し、各行にある最初のメモリーセルの第一Ｐ型ドープ領域は該行の第一伝送ラインと接続され、各行にある最後のメモリーセルの第二Ｐ型ドープ領域は該行の第二伝送ラインと接続され、
データを書き込もうとするメモリーセルが属する行の第一伝送ラインに第一伝送ライン電圧を印加し、
データを書き込もうとするメモリーセルとそれが属する行の第一伝送ラインとの間にあるメモリーセルのＰ型チャンネルをオンにして第一伝送ライン電圧をデータを書き込もうとするメモリーセルの第一Ｐ型ドープ領域に送り、
データを書き込もうとするメモリーセルとそれが属する行の第二伝送ラインとの間にある少なくとも１個のメモリーセルのＰ型チャンネルをオフにし、
データを書き込もうとするメモリーセルと接続されるワードラインにワードライン電圧を印加して、データを書き込もうとするメモリーセルの第一Ｐ型ドープ領域と基板との接合部のホットエレクトロンをバンド間トンネルによってデータを書き込もうとするメモリーセルの窒化珪素膜に注入し、
複数のメモリーセルの基板に基板電圧を印加するステップを含むことを特徴とするメモリーモジュールを書き込む方法。
【請求項２】
前記第一Ｐ型ドープ領域はメモリーセルのドレインであり、第二Ｐ型ドープ領域はメモリーセルのソースであり、第一伝送ライン電圧は−４Ｖであり、ワードライン電圧は６Ｖであり、よってデータを書き込もうとするメモリーセルのドレインと基板との接合部にあるホットエレクトロンをバンド間トンネルによってデータを書き込もうとするメモリーセルの窒化珪素膜に注入して第一ビットデータを形成することを特徴とする請求項１記載の方法。
【請求項３】
前記第一Ｐ型ドープ領域はメモリーセルのソースであり、第二Ｐ型ドープ領域はメモリーセルのドレインであり、第一伝送ライン電圧は−４Ｖであり、ワードライン電圧は６Ｖであり、よってデータを書き込もうとするメモリーセルのソースと基板との接合部にあるホットエレクトロンをバンド間トンネルによってデータを書き込もうとするメモリーセルの窒化珪素膜に注入して第二ビットデータを形成することを特徴とする請求項１記載の方法。
【請求項４】
前記マトリックスがＮＡＮＤアレイであることを特徴とする請求項１記載の方法。
【請求項５】
前記各行の第一伝送ラインは前の行の第二伝送ラインと接続され、各行の第二伝送ラインは次の行の第一伝送ラインと接続され、よって複数のメモリーセルを直列接続して仮想接地することを特徴とする請求項１記載の方法。
【請求項６】
メモリーモジュールからデータを読み出す方法であって、該方法は、
それぞれ基板と、第一Ｐ型ドープ領域と、第二Ｐ型ドープ領域と、ＯＮＯ膜と、ゲートとを含んで２ビットのデータを保存して、マトリックス方式で配列される複数のメモリーセルを提供し、そのうち同一列にあるメモリーセルのゲートは同一ワードラインと接続され、同一行にある隣り合ったメモリーセルはＰ型ドープ領域を共用し、各行にある最初のメモリーセルの第一Ｐ型ドープ領域は該行の第一伝送ラインと接続され、各行にある最後のメモリーセルの第二Ｐ型ドープ領域は該行の第二伝送ラインと接続され、
データを読み出そうとするメモリーセルが属する行の第一伝送ラインに第一伝送ライン電圧を印加し、
データを読み出そうとするメモリーセルが属する行の第二伝送ラインに、第一伝送ライン電圧を下回った第二伝送ライン電圧を印加し、
データを読み出そうとするメモリーセルと接続されるワードラインに、第一伝送ライン電圧と相当な電圧を印加し、
複数のメモリーセルの基板に、第一伝送ライン電圧と相当な電圧を印加し、
データを読み出そうとするメモリーセルと接続されていないワードラインにワードライン電圧を印加してメモリーセルのＰ型チャンネルをオンにし、第二伝送ライン電圧をデータを読み出そうとするメモリーセルの第二Ｐ型ドープ領域に送り、データを読み出そうとするメモリーセルの第二Ｐ型ドープ領域と基板との間の空乏領域を拡大するステップを含むことを特徴とするメモリーモジュールを読み出す方法。
【請求項７】
前記第一Ｐ型ドープ領域はメモリーセルのドレインであり、第二Ｐ型ドープ領域はメモリーセルのソースであることを特徴とする請求項６記載の方法。
【請求項８】
前記第一Ｐ型ドープ領域はメモリーセルのソースであり、第二Ｐ型ドープ領域はメモリーセルのドレインであることを特徴とする請求項６記載の方法。
【請求項９】
前記第一伝送ライン電圧は０Ｖであり、第二伝送ライン電圧は−１．５Ｖであり、ワードライン電圧は−３．３Ｖであることを特徴とする請求項６記載の方法。
【請求項１０】
前記マトリックスがＮＡＮＤアレイであることを特徴とする請求項６記載の方法。
【請求項１１】
前記各行の第一伝送ラインは前の行の第二伝送ラインと接続され、各行の第二伝送ラインは次の行の第一伝送ラインと接続され、よって複数のメモリーセルを直列接続して仮想接地することを特徴とする請求項６記載の方法。
【請求項１２】
メモリーモジュールからデータを消去する方法であって、該方法は、
それぞれ基板と、第一Ｐ型ドープ領域と、第二Ｐ型ドープ領域と、ＯＮＯ膜と、ゲートとを含んで２ビットのデータを保存して、マトリックス方式で配列される複数のメモリーセルを提供し、そのうち同一列にあるメモリーセルのゲートは同一ワードラインと接続され、同一行にある隣り合ったメモリーセルはＰ型ドープ領域を共用し、各行にある最初のメモリーセルの第一Ｐ型ドープ領域は該行の第一伝送ラインと接続され、各行にある最後のメモリーセルの第二Ｐ型ドープ領域は該行の第二伝送ラインと接続され、
複数のメモリーセルのワードラインにワードライン電圧を印加し、
複数のメモリーセルの第一伝送ラインに、ワードラインを上回った第一伝送ライン電圧を印加し、
複数のメモリーセルの基板に、第一伝送ライン電圧と相当な電圧を印加するステップを含むことを特徴とするメモリーモジュールを消去する方法。
【請求項１３】
前記ワードライン電圧は−６Ｖであり、第一伝送ライン電圧は６Ｖであることを特徴とする請求項１２記載の方法。
【請求項１４】
前記マトリックスがＮＡＮＤアレイであることを特徴とする請求項１２記載の方法。
【請求項１５】
前記方法は、ＦＮトンネルによってゲートにある電子を消去することを特徴とする請求項１２記載の方法。
【請求項１６】
前記各行の第一伝送ラインは前の行の第二伝送ラインと接続され、各行の第二伝送ラインは次の行の第一伝送ラインと接続され、よって複数のメモリーセルを直列接続して仮想接地することを特徴とする請求項１２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はメモリーモジュールの操作方法に関し、特にＰ型メモリーセルからなるＮＡＮＤメモリーモジュールの操作方法に関する。
【背景技術】
【０００２】
フラッシュメモリーはその構成メモリーセルの種類によって、Ｎ型チャンネルフラッシュメモリーとＰ型チャンネルフラッシュメモリーと区別される。Ｎ型チャンネルフラッシュメモリーはメモリーセルをＰ型基板に形成し、２個のＮ型ドープ領域をメモリーセルのソースとドレインにするものに対して、Ｐ型チャンネルフラッシュメモリーはメモリーセルをＮ型ウェルに形成し、２個のＰ型ドープ領域をメモリーセルのソースとドレインにするものである。一般に、Ｎ型チャンネルのメモリーセルの操作速度はＰ型チャンネルのメモリーセルを上回るが、操作時に高電圧かつ高電力消費が要求される。それに対して、Ｐ型チャンネルのメモリーセルは低電圧かつ低電力消費などの長所がある。
【０００３】
フラッシュメモリーの構造によれば、ＮＯＲ型フラッシュメモリー及びＮＡＮＤ型フラッシュメモリーと区別される。ＮＯＲ型フラッシュメモリーのメモリーセルのドレインは並列接続されており、読み出し速度が高いのでプログラム変換用のコードフラッシュに適するのに対して、ＮＡＮＤ型フラッシュメモリーにおいて隣り合った２個のメモリーセルのドレインとソースは直列接続されており、単位面積により多くのメモリーセルを集積できるため、データ呼び出し用のデータフラッシュに適する。ＮＡＮＤ型フラッシュメモリーとＮＯＲ型フラッシュメモリーの操作方法は異なっている。一般に、Ｎ型チャンネルのメモリーセルからなるＮＡＮＤ型フラッシュメモリーはファウラー・ノルドハイム（ＦＮ）トンネルによって書き込むのに対して、ＮＯＲ型フラッシュメモリーはチャンネルホットエレクトロン注入によって書き込む。
【０００４】
１９９２年、徐清祥氏等はＩｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，  ＳＳＤＭ誌の第１４０頁〜第１４２頁に掲載しているＡ  Ｈｉｇｈ  Ｓｐｅｅｄ，  Ｌｏｗ  Ｐｏｗｅｒ  Ｐ−Ｃｈａｎｎｅｌ  Ｆｌａｓｈ  ＥＥＰＲＯＭ  Ｕｓｉｎｇ  Ｓｉｌｉｃｏｎ  Ｒｉｃｈ  Ｏｘｉｄｅ  ａｓ  Ｔｕｎｎｅｌｉｎｇ  Ｄｉｅｌｅｃｔｒｉｃにおいて、Ｐ型チャンネルメモリーのホットエレクトロン注入はＮ型チャンネルメモリーの２位数以上上回って、書き込み時Ｐ型チャンネルメモリーのチャンネル電流はＮ型チャンネルメモリーのチャンネル電流を２位数以上下回ることを掲示している。
【０００５】
１９９５年、三菱社のＴ．  Ｏｈｎａｋａｄｏ氏等は同誌に掲載しているＮｏｖｅｌ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ  Ｍｅｔｈｏｄ  Ｕｓｉｎｇ  Ｂａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｉｎｄｕｃｅｄ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  （ＢＢＨＥ）  ｆｏｒ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｗｉｔｈ  ａ  Ｐ−Ｃｈａｎｎｅｌ  Ｃｅｌｌにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ）電流が横向きの電場によって加速されてホットエレクトロンを生じさせる技術をＰ型チャンネルフラッシュメモリーの書き込み操作に応用することを掲示している。
【０００６】
前述の通り、Ｎ型チャンネルフラッシュメモリーの操作速度はＰ型チャンネルフラッシュメモリーを上回るが、Ｐ型チャンネルフラッシュメモリーは低電圧と低電力消費などの長所をもってＮ型チャンネルフラッシュメモリーより低電力消費を要求する携帯型電子製品に適する。技術の日進月歩に従って、Ｐ型チャンネルフラッシュメモリーの操作方法も革新されつつある。しかし実際に、Ｐ型チャンネルメモリーセルからなるＮＡＮＤ型フラッシュメモリー及びＰ型チャンネルメモリーセルからなるＮＯＲ型フラッシュメモリーはいずれも現在の技術よりいい操作方法を求めている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は前述の問題を解決するために、Ｐ型メモリーセルからなるＮＡＮＤメモリーモジュールの操作方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
この発明はメモリーモジュールにデータを操作方法を提供する。該方法は、それぞれ基板と、第一Ｐ型ドープ領域と、第二Ｐ型ドープ領域と、ＯＮＯ膜と、ゲートとを含んで２ビットのデータを保存して、マトリックス方式で配列される複数のメモリーセルを提供するステップを含む。そのうち同一列にあるメモリーセルのゲートは同一ワードラインと接続され、同一行にある隣り合ったメモリーセルはＰ型ドープ領域を共用し、各行にある最初のメモリーセルの第一Ｐ型ドープ領域は該行の第一伝送ラインと接続され、各行にある最後のメモリーセルの第二Ｐ型ドープ領域は該行の第二伝送ラインと接続される。
【０００９】
前記操作方法による書き込みは、データを書き込もうとするメモリーセルが属する行の第一伝送ラインに第一伝送ライン電圧を印加し、データを書き込もうとするメモリーセルとそれが属する行の第一伝送ラインとの間にあるメモリーセルのＰ型チャンネルをオンにして第一伝送ライン電圧をデータを書き込もうとするメモリーセルの第一Ｐ型ドープ領域に送り、データを書き込もうとするメモリーセルとそれが属する行の第二伝送ラインとの間にある少なくとも１個のメモリーセルのＰ型チャンネルをオフにし、データを書き込もうとするメモリーセルと接続されるワードラインにワードライン電圧を印加して、データを書き込もうとするメモリーセルの第一Ｐ型ドープ領域と基板との接合部のホットエレクトロンをバンド間トンネルによってデータを書き込もうとするメモリーセルの窒化珪素膜に注入し、複数のメモリーセルの基板に基板電圧を印加するなどのステップを含む。
【００１０】
前記操作方法による読み出しは、データを読み出そうとするメモリーセルが属する行の第一伝送ラインに第一伝送ライン電圧を印加し、データを読み出そうとするメモリーセルが属する行の第二伝送ラインに、第一伝送ライン電圧を下回った第二伝送ライン電圧を印加し、データを読み出そうとするメモリーセルと接続されるワードラインに、第一伝送ライン電圧と相当な電圧を印加し、複数のメモリーセルの基板に、第一伝送ライン電圧と相当な電圧を印加し、データを読み出そうとするメモリーセルと接続されていないワードラインにワードライン電圧を印加してメモリーセルのＰ型チャンネルをオンにし、第二伝送ライン電圧をデータを読み出そうとするメモリーセルの第二Ｐ型ドープ領域に送り、データを読み出そうとするメモリーセルの第二Ｐ型ドープ領域と基板との間の空乏領域を拡大するなどのステップを含む。
【００１１】
前記操作方法による消去は、複数のメモリーセルのワードラインにワードライン電圧を印加し、複数のメモリーセルの第一伝送ラインに、ワードラインを上回った第一伝送ライン電圧を印加し、複数のメモリーセルの基板に、第一伝送ライン電圧と相当な電圧を印加するなどのステップを含む。
【発明の効果】
【００１２】
この発明によるＰ型メモリーセルからなるＮＡＮＤメモリーモジュールの操作方法は高容量密度、高操作安定性、低電圧、低電力消費、一般ＣＭＯＳ製作工程で製作可能などの特長がある。高電圧、高電力消費、特殊の製作工程を要求する従来のＮ型メモリーセルからならメモリーモジュールより幅広く応用されることができる。
【発明を実施するための最良の形態】
【００１３】
かかる方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【実施例１】
【００１４】
図１と図２を参照する。図１はこの発明によるＰ型メモリーセル１０の断面図であり、図２はこの発明によるメモリーモジュール３０を表わす説明図である。図１によれば、Ｐ型メモリーセル１０はＮ型ウェル１２と、Ｎ型ウェル１２に設けられる二酸化珪素−窒化珪素−二酸化珪素（ＯＮＯ）膜１４と、ＯＮＯ膜１４に設けられるゲート１６と、ＯＮＯ膜１４の一側にあるＮ型ウェル１２に設けられる第一Ｐ型ドープ領域（ドレイン）１８と、ＯＮＯ膜１４のその他の一側にあるＮ型ウェル１２に設けられる第二Ｐ型ドープ領域（ソース）２０とを含む。この発明の好ましい実施例において、Ｎ型ウェル１２はＰ型半導体基板に形成され、ゲート１６はポリシリコン膜、ポリシリコン化金属膜または金属膜である。ＯＮＯ膜１４は下部二酸化珪素膜２２と、窒化珪素膜２４と、上部二酸化珪素膜２２を含み、電子が窒化珪素膜２４に注入された後は一定の箇所に限られて動けなくなる。このような特性を利用して、メモリーセル１０は第一Ｐ型ドープ領域１８と第二Ｐ型ドープ領域２０と近い箇所に電子を注入することによって２ビットのデータを保存する。図２によれば、メモリーモジュール３０には複数のＰ型メモリーセル１０がマトリックス方式で配列され、同一列にあるメモリーセルのゲート１６は同じワードライン３２に接続され、同一行にある隣り合ったメモリーセルは同じＰ型ドープ領域を共用する。即ち同一行において、メモリーセルのソース２０はその前のメモリーセルのドレイン１８と同じＰ型ドープ領域を共用し、メモリーセルのドレイン１８はその次のメモリーセルのソース２０と同じＰ型ドープ領域を共用し、各行にある最初のメモリーセルの第一Ｐ型ドープ領域（ドレイン）１８はその行の第一伝送ライン（ビットライン）３４と接続され、各行にある最後のメモリーセルの第二Ｐ型ドープ領域（ソース）２０はその行の第二伝送ライン（ソースライン）３６と接続される。このようなマトリックス接続方式はＮＡＮＤアレイと呼ばれる。隣り合った２個のメモリーセルが同じＰ型ドープ領域を共用するため、ＮＡＮＤアレイは単位面積内により多くのメモリーセルを集積できてデータを保存するに適する。
【００１５】
図３と図４を参照する。図３はこの発明によるＰ型メモリーセル１０の書き込み操作を表わす説明図であり、図４はこの発明によるメモリーモジュール３０の書き込み操作を表わす説明図である。この発明によれば、Ｐ型メモリーセル１０の書き込み操作は、バンド間トンネル誘起ホットエレクトロン注入によって電子を書き込もうとするメモリーセル４０の窒化珪素膜２４に注入する。図３によれば、Ｐ型メモリーセル１０の第一Ｐ型ドープ領域１８に近い位置で電子を窒化珪素膜２４に注入しようとしたら、Ｐ型メモリーセル１０のＮ型ウェル１２（ＶＮＷ）に２Ｖの電圧を印加し、ゲート１６（ＶＧ）に６Ｖの電圧を印加し、第一Ｐ型ドープ領域１８（Ｖ１）に−４Ｖの電圧を印加し、第二Ｐ型ドープ領域２０（Ｖ２）をフロートすればよい。この場合電子は第一Ｐ型ドープ領域１８の横向きの電場によってチャンネルの表面にまで排斥され、そのうち一部の電子が高いエネルギーを得て窒化珪素膜２４のエネルギー障壁を乗り越えて窒化珪素膜２４に注入され、よってＰ型メモリーセル１０の左ビットデータの書き込みは完成される。Ｐ型メモリーセル１０の右ビットデータを書き込む場合、第二Ｐ型ドープ領域２０に−４Ｖの電圧を印加し、第一Ｐ型ドープ領域１８をフロートし、ゲート１６とＮ型ウェル１２の電圧を維持すればよい。メモリーモジュール３０の書き込み操作は単一のメモリーセル１０と同じく、図４に示される通りにメモリーセル１０に書き込むに必要なＮ型ウェル１２、ゲート１６、第一Ｐ型ドープ領域１８と第二Ｐ型ドープ領域２０電圧を、メモリーモジュールにおいてデータを書き込もうとするメモリーセル４０にある対応するＮ型ウェル１２と、ワードライン３２（ＷＬ２）と、第一伝送ライン３４（ＢＬ２）と第二伝送ライン３６（ＳＬ２）にそれぞれ印加する。注意すべき点は、各行のメモリーセルが直列接続されるため、第一伝送ライン３４の−４Ｖの電圧をデータを書き込もうとするメモリーセル４０の第一Ｐ型ドープ領域１８に送ろうとしたら、データを書き込もうとするメモリーセル４０と第一伝送ライン３４との間にあるメモリーセルのＰ型チャンネルを導通しなければならない。ゆえに、これらのメモリーセルを接続するワードライン３２（ＷＬ１）には−６Ｖの電圧を印加し、残りのラインをフロートすればよい。ＮＡＮＤアレイが書き込まれる場合、データを書き込もうとするメモリーセル４０と第一伝送ライン３４との間にあるメモリーセルのＰ型チャンネルを導通しなければならないため、操作速度は遅くなる。よってこの発明において、ＮＡＮＤ型アレイのＰ型メモリーセルはバンド間トンネル誘起ホットエレクトロン注入を利用することによって、メモリーセルは低電圧で書き込まれ、メモリーセル間の書き込み干渉は減少される。
【００１６】
図５と図６を参照する。図５はこの発明によるＰ型メモリーセル１０の読み出し操作を表わす説明図であり、図６はこの発明によるメモリーモジュール３０の読み出し操作を表わす説明図である。図５によれば、電子が第二Ｐ型ドープ領域２０に近い窒化珪素膜２４に限られる場合、電子は第二Ｐ型ドープ領域２０を第一Ｐ型ドープ領域１８の方向に吸引してチャンネルを縮める。ゆえにＰ型メモリーセル１０の右ビットデータを読み出す場合、Ｐ型メモリーセル１０の第一Ｐ型ドープ領域１８（Ｖ１）に−１．５Ｖの電圧を印加し、Ｐ型メモリーセル１０のＮ型ウェル１２（ＶＮＷ）と、ゲート１６（ＶＧ）と、第二Ｐ型ドープ領域２０（Ｖ２）にそれぞれ０Ｖの電圧を印加して、第一Ｐ型ドープ領域１８とＮ型ウェル１２との間の空乏領域２８を拡大して第一Ｐ型ドープ領域１８と第二Ｐ型ドープ領域２０を突き抜けて導通電流を生じさせる。こうしてメモリーセルの右ビットデータの保存値は１と読み出される。電子が第一Ｐ型ドープ領域１８に近い窒化珪素膜２４に限られる場合、第二Ｐ型ドープ領域２０に−１．５Ｖの電圧を印加する導通電流が生じてメモリーセルの左ビットデータの保存値は１と読み出される。メモリーモジュール３０の読み出し操作は図６の通り、データを読み出そうとするメモリーセル４０を選んだ後、前述のＮ型ウェル１２、ゲート１６、第一Ｐ型ドープ領域１８と第二Ｐ型ドープ領域２０電圧を対応するＮ型ウェル１２と、ワードライン３２（ＷＬ２）と、第一伝送ライン３４（ＢＬ２）と第二伝送ライン３６（ＳＬ２）にそれぞれ印加する。注意すべき点は、図６におけるメモリーモジュール３０のメモリーセル１０は上下両ビットを保存することができる。メモリーセルの上ビットを読み出す場合は第二伝送ライン３６−１．５Ｖの電圧を印加し、メモリーセルの下ビットを読み出す場合は第一伝送ライン３４−１．５Ｖの電圧を印加し、残りはデータを読み出そうとするメモリーセル４０と接続されるワードライン３２（ＷＬ２）にＮ型ウェル１２と同じ電圧を印加するほか、その他のワードライン３２（ＷＬ１、ＷＬ３、ＷＬ４）には−３．３Ｖの電圧を印加して、メモリーセルのＰ型チャンネルをオンにして保存値１のデータビットが導通電流を形成するようにさせる。
【００１７】
図７と図８を参照する。図７はこの発明によるＰ型メモリーセル１０の消去操作を表わす説明図であり、図８はこの発明によるメモリーモジュール３０の消去操作を表わす説明図である。Ｐ型メモリーセル１０の消去操作はＦＮトンネルによって行われる。図７によれば、Ｐ型メモリーセル１０のＮ型ウェル１２（ＶＮＷ）と第二Ｐ型ドープ領域２０（Ｖ２）に６Ｖの電圧を印加し、Ｐ型メモリーセル１０のゲート１６（ＶＧ）に−６Ｖの電圧を印加する。Ｐ型メモリーセル１０のＰ型チャンネル２６がオンにされることによって第一Ｐ型ドープ領域１８の電圧を６Ｖと導通するため、第一Ｐ型ドープ領域１８はフロートだけすればよい。この場合ＯＮＯ膜１４のクロス電圧は１２Ｖであって、窒化珪素膜２４に限られる電子を消去できる。図８によれば、メモリーモジュール３０のメモリーセルに対して消去操作を実行する場合、まず第二伝送ライン３６（ＳＬ１〜ＳＬ３）とＮ型ウェル１２に６Ｖの電圧を印加し、続いてすべてのワードライン３２（ＷＬ１〜ＷＬ４）に−６Ｖの電圧を印加することによってメモリーモジュール３０に消去操作を行う。
【実施例２】
【００１８】
図９を参照する。図９はこの発明によるメモリーセルのその他の構造を表わす説明図である。メモリーセルの各行の第一伝送ラインはその前の行の第二伝送ラインと接続され、各行の第二伝送ラインはその次の行の第一伝送ラインと接続され、即ち隣り合った二行は同じ伝送ラインを共用することによって、メモリーモジュールにあるすべてのメモリーセルを直列接続する。このような接続方法は仮想接地（ｖｉｒｔｕａｌ  ｇｒｏｕｎｄ）と呼ばれ、その長所はレイアウト面積を節約できることにある。メモリーモジュールは仮想接地によって接続された後、最初の行の最初のメモリーセルの第一Ｐ型ドープ領域（ドレイン）は第一伝送ライン（ビットライン）と接続され、最後の行の最後のメモリーセルの第二Ｐ型ドープ領域（ソース）は第二伝送ライン（ソースライン）と接続される。その書き込み、読み出し及び消去操作はいずれも前述の実施例と同じであって、たったの相違点は操作電圧が第一伝送ライン（ＢＬ）と第二伝送ライン（ＳＬ）に入力することである。
【００１９】
図１０を参照する。図１０はこの発明の好ましい実施例にける電圧値の対照表である。図１０における対照表は図２から図８に示される前述のＰ型メモリーセル及びメモリーモジュールの書き込み、読み出し及び消去操作の好ましい電圧値を表わし、図示における記号は図１と図２と一致する。ただし、図１０における対照表にある電圧パラメーターは参考用にとどまり、この発明の範囲を制限するものではない。なお、図１０における対照表にあるＮ型ウェル電圧、ゲート電圧、ソース電圧、ドレイン電圧、Ｎ型ウェル電圧、ソースライン電圧、ワードライン電圧及びビットライン電圧などの操作電圧はいずれも平行的に高められて正電圧になることが可能である。
【００２０】
前述の通り、ＮＡＮＤ型メモリーモジュールは複数のＰ型メモリーセルを含み、各Ｐ型メモリーセルはＯＮＯ膜を含んで２ビットのデータを保存することによってメモリーモジュールの保存容量を増加して密度を高める。ＮＡＮＤ型メモリーモジュールの操作方法はバンド間トンネル誘起ホットエレクトロン注入によってメモリーモジュールのメモリーセルに対して書き込み操作を行い、突き抜け法による逆読み出し操作によってメモリーモジュールのメモリーセルに対して読み出し操作を行い、ＦＮトンネルによってメモリーモジュールのメモリーセルに対して消去操作を行う。そのうちＰ型メモリーセルからなるＮＡＮＤ型メモリーモジュールに対してバンド間トンネル誘起ホットエレクトロン注入を利用することによって、メモリーセル間の書き込み干渉は減少される。なお、メモリーモジュールは低電圧で操作できるため、一般のＣＭＯＳ製作工程によって製作できて特殊の製作工程を要らずに、一般のロジックチップに統合されることが可能である。Ｐ型メモリーセルのＯＮＯ膜はＣＭＯＳ製作工程にマスクを使用すれば製作できる。
【００２１】
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００２２】
この発明によるＰ型メモリーセルからなるＮＡＮＤメモリーモジュールの操作方法は高容量密度、高操作安定性、低電圧、低電力消費、一般ＣＭＯＳ製作工程で製作可能などの特長がある。高電圧、高電力消費、特殊の製作工程を要求する従来のＮ型メモリーセルからならメモリーモジュールより幅広く応用されることができる。
【図面の簡単な説明】
【００２３】
【図１】この発明によるＰ型メモリーセルの断面図である。
【図２】この発明によるメモリーモジュールを表わす説明図である。
【図３】この発明によるＰ型メモリーセルの書き込み操作を表わす説明図である。
【図４】この発明によるメモリーモジュールの書き込み操作を表わす説明図である。
【図５】この発明によるＰ型メモリーセルの読み出し操作を表わす説明図である。
【図６】この発明によるメモリーモジュールの読み出し操作を表わす説明図である。
【図７】この発明によるＰ型メモリーセルの消去操作を表わす説明図である。
【図８】この発明によるメモリーモジュールの消去操作を表わす説明図である。
【図９】この発明の実施例２によるメモリーセルの構造を表わす説明図である。
【図１０】この発明の好ましい実施例にける電圧値の対照表である。
【符号の説明】
【００２４】
１０      Ｐ型メモリーセル
１２      Ｎ型ウェル
１４      ＯＮＯ膜
１６      ゲート
１８      第一Ｐ型ドープ領域
２０      第二Ｐ型ドープ領域
２２      二酸化珪素膜
２４      窒化珪素膜
２６      Ｐ型チャンネル
２８      空乏領域
３０      メモリーモジュール
３２      ワードライン
３４      ビットライン
４０      選ばれたメモリーセル
【図１】
2005057237.tif 000003
【図２】
2005057237.tif 000004
【図３】
2005057237.tif 000005
【図４】
2005057237.tif 000006
【図５】
2005057237.tif 000007
【図６】
2005057237.tif 000008
【図７】
2005057237.tif 000009
【図８】
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【図９】
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【図１０】
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