(57)【要約】  【課題】  微細化に伴う短チャネル効果の顕在化を抑制しながら、ソース・ドレイン拡散層の形状を深さ方向で浅く且つ横方向で小さくできるようにし、エクステンション拡散層の再分布をも抑制できるようにする。  【解決手段】  ＭＩＳ型半導体装置は、Ｐ型の半導体基板１１と、半導体基板１１の上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４の上に形成されたゲート電極１５と、半導体基板１１におけるゲート電極１５の両側方の領域に形成されたＮ型ソース・ドレイン拡散層２０とを有している。Ｎ型ソース・ドレイン拡散層２０の内部には、Ｐ型不純物濃度がＮ型ソース・ドレイン拡散層２０よりも低いＰ型不純物注入領域１９が形成されている。【選択図】      図１
2005347731.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記半導体層における前記ゲート電極の側方の領域に形成された第２導電型のソース・ドレイン拡散層とを備え、
前記ソース・ドレイン拡散層は、その内部に不純物濃度が前記ソース・ドレイン拡散層よりも低い第１導電型の不純物注入領域が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体層における前記ゲート電極の側方で且つ前記ソース・ドレイン拡散層との間の領域に形成された第２導電型のエクステンション拡散層と、
前記エクステンション拡散層の下側の領域に形成された第１導電型のポケット拡散層とをさらに備え、
前記不純物注入領域における不純物濃度は、前記ポケット拡散層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記半導体層における前記ゲート電極の下側の領域に形成された第１導電型のチャネル拡散層をさらに備え、
前記不純物注入領域における不純物濃度は、前記チャネル拡散層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記ソース・ドレイン拡散層を構成する前記第２導電型の不純物はヒ素であり、
前記不純物注入領域を構成する前記第１導電型の不純物はインジウムであることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記ソース・ドレイン拡散層には、前記ゲート電極の下側に位置する前記半導体層よりも高濃度にIV族の原子が含まれていることを特徴とする半導体装置。
【請求項６】
第１導電型の半導体層の上にゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、
前記ゲート電極の側面上にサイドウォールを形成する工程（ｂ）と、
前記ゲート電極及びサイドウォールをマスクとして、前記半導体層に第１導電型の第１の不純物をイオン注入することにより、前記半導体層における前記サイドウォールの側方に第１導電型の不純物注入層を形成する工程（ｃ）と、
前記ゲート電極及びサイドウォールをマスクとして、前記半導体層に第２導電型の第２の不純物をイオン注入することにより、前記半導体層における前記サイドウォールの側方に第２導電型のソース・ドレイン注入層を形成する工程（ｄ）と、
前記工程（ｃ）及び工程（ｄ）よりも後に、前記半導体層に対して第１の熱処理を行なうことにより、前記半導体層における前記サイドウォールの側方に前記第２の不純物が拡散してなる第２導電型のソース・ドレイン拡散層を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記ソース・ドレイン拡散層には、不純物濃度が前記ソース・ドレイン拡散層よりも低い前記第１の不純物が拡散してなる第１導電型の不純物注入領域が形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ａ）の後で且つ前記工程（ｂ）よりも前に、
前記ゲート電極をマスクとして、前記半導体層に第２導電型の第３の不純物をイオン注入することにより、前記半導体層における前記ゲート電極の側方に第２導電型のエクステンション注入層を形成する工程（ｆ）と、
前記ゲート電極をマスクとして、前記半導体層に第１導電型の第４の不純物をイオン注入することにより、前記半導体層における前記ゲート電極の側方に第１導電型のポケット注入層を形成する工程（ｇ）と、
前記工程（ｆ）及び工程（ｇ）よりも後に、前記半導体層に対して第２の熱処理を行なうことにより、前記半導体層における前記ゲート電極の側方に、前記第３の不純物が拡散してなる第２導電型のエクステンション拡散層と、前記エクステンション拡散層の下側の領域に前記第４の不純物が拡散してなる第１導電型のポケット拡散層とを形成する工程（ｈ）とをさらに備え、
前記不純物注入領域における不純物濃度は、前記ポケット拡散層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、前記半導体層に第１導電型の第５の不純物をイオン注入することにより、前記半導体層に第１導電型のチャネル注入層を形成した後、前記半導体層に対して第３の熱処理を行なうことにより、前記半導体層に前記第５の不純物が拡散してなる第１導電型のチャネル拡散層を形成する工程（ｉ）をさらに備え、
前記不純物注入領域における不純物濃度は、前記チャネル拡散層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）よりも後で且つ前記工程（ｃ）及び工程（ｄ）よりも前に、前記ゲート電極及びサイドウォールをマスクとして、前記半導体層に第６の不純物をイオン注入することにより、前記半導体層における前記サイドウォールの側方にアモルファス層を形成する工程（ｊ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第６の不純物はIV族の元素であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６〜１０のうちのいずれか１項に記載の半導体装置の製造方法において、
前記第２の不純物は、前記第１の不純物の注入飛程よりも大きいか等しい注入飛程でイオン注入することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項６〜１１のうちのいずれか１項に記載の半導体装置の製造方法において、
前記第１の不純物はインジウムであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項６〜１２のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、注入された不純物が拡散しない程度の極低温熱処理を行なうことにより、イオン注入による結晶ダメージを回復する工程（ｋ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｋ）における前記極低温熱処理は、加熱温度が４００℃以上且つ７００℃以下であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項６及び８〜１４のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記サイドウォールを除去し、前記ゲート電極をマスクとして、前記半導体層に第２導電型の第３の不純物をイオン注入することにより、前記半導体層における前記ゲート電極の側方に第２導電型のエクステンション注入層を形成する工程（ｌ）と、
前記ゲート電極をマスクとして、前記半導体層に第１導電型の第４の不純物をイオン注入することにより、前記半導体層における前記ゲート電極の側方に第１導電型のポケット注入層を形成する工程（ｍ）と、
前記工程（ｌ）及び工程（ｍ）よりも後に、前記半導体層に対して第２の熱処理を行なうことにより、前記半導体層における前記ゲート電極の側方に、前記第３の不純物が拡散してなる第２導電型のエクステンション拡散層と、前記エクステンション拡散層の下側の領域に前記第４の不純物が拡散してなる第１導電型のポケット拡散層とを形成する工程（ｈ）とをさらに備え、
前記不純物注入領域における不純物濃度は、前記ポケット拡散層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項９に記載の半導体装置の製造方法において、
前記工程（ｊ）では、前記第６の不純物層を前記半導体層の主面の法線に対して所定の角度を持たせた角度注入により注入することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、さらなる微細化を達成できると共に、高速且つ低消費電力で動作可能なＭＩＳ型トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化に伴って、ＭＩＳ型トランジスタの微細化が要請されており、その実現のためには、ソース・ドレイン領域の接合面が浅い高濃度ソース・ドレイン構造を持つＭＩＳ型トランジスタが求められる（例えば、特許文献１を参照。）。
【０００３】
以下、従来のＭＩＳ型トランジスタを有する半導体装置の製造方法について図面を参照しながら説明する。
【０００４】
図１２（ａ）〜図１２（ｅ）は従来の半導体装置の製造工程順の断面構成を示している。
【０００５】
まず、図１２（ａ）に示す工程において、Ｐ型シリコンからなる半導体基板１０１に、Ｐ型不純物であるホウ素（Ｂ）イオンを注入エネルギーが１０ｋｅＶで、注入ドーズ量が２×１０12ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入した後、熱処理を行なって、半導体基板１０１のチャネル形成領域にＰ型チャネル拡散層１０２を形成する。
【０００６】
次に、図１２（ｂ）に示す工程において、半導体基板１０１上に、ゲート酸化膜１０３と、その上にポリシリコンからなるゲート電極１０４とを順次形成する。
【０００７】
次に、図１２（ｃ）に示す工程において、ゲート電極１０４をマスクとして半導体基板１０１に、Ｎ型不純物であるヒ素（Ａｓ）イオンをイオン注入して、Ｎ型エクステンション注入層１０５Ａを形成する。続いて、ゲート電極１０４をマスクとして半導体基板１０１に、Ｐ型不純物であるホウ素（Ｂ）イオンをイオン注入することにより、Ｐ型ポケット注入層１０６Ａを形成する。
【０００８】
次に、図１２（ｄ）に示す工程において、半導体基板１０１上に絶縁膜を堆積した後、堆積した絶縁膜に対して異方性エッチングを行なって、ゲート電極１０４の側面上にサイドウォール１０７を形成する。
【０００９】
次に、図１２（ｅ）に示す工程において、ゲート電極１０４及びサイドウォール１０７をマスクとして半導体基板１０１に、Ｎ型不純物であるヒ素イオンをイオン注入する。その後、半導体基板１０１に対して熱処理を行なって、半導体基板１０１におけるサイドウォール１０７の両側方の領域に、Ｎ型ソース・ドレイン拡散層１０８をそれぞれ形成する。このとき、半導体基板１０１におけるサイドウォール１０７の下側であって、各Ｎ型ソース・ドレイン拡散層１０８とＰ型チャネル拡散層１０２との間の領域に、Ｎ型エクステンション注入層１０５Ａが拡散したＮ型エクステンション拡散層１０５が形成され、Ｎ型エクステンション拡散層１０５の下側の領域に、Ｐ型ポケット注入層１０６Ａが拡散したＰ型ポケット拡散層１０６が形成される。
【００１０】
このような従来の製造方法では、短チャネル効果を顕在化させることなくＭＩＳ型トランジスタの微細化を図るために、Ｎ型エクステンション拡散層１０５を形成する不純物イオンの注入エネルギーを低くし、且つ活性化を図る熱処理の温度を高くする傾向にある。
【特許文献１】特開平１１−２６１０６９号公報
【特許文献２】特開２００３−３１７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記従来のＭＩＳ型トランジスタを有する半導体装置の製造方法は、以下のような問題がある。
【００１２】
第１に、図１２（ｅ）に示す工程において、半導体基板１０１に対して、ゲート電極１０４及びサイドウォール１０７をマスクとして、ソース・ドレイン領域形成用のヒ素イオンを高ドーズ量でイオン注入した後、活性化熱処理を高い温度で行なった場合に、Ｎ型ソース・ドレイン拡散層１０８を構成する不純物原子（ヒ素）に過渡増速拡散（Ｔｒａｎｓｉｅｎｔ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ：ＴＥＤ）が生じる結果、不純物原子が半導体基板１０１の深い領域にまで拡散してしまい、所定の不純物プロファイルを得られないという問題がある。ここで、過渡増速拡散とは、不純物原子が主にイオン注入等のプロセスに起因するダメージによって発生した過剰点欠陥と相互作用して、不純物原子の拡散が増速される異常拡散現象のことをいう。
【００１３】
また、第２に、Ｎ型ソース・ドレイン拡散層１０８に注入された不純物原子のＴＥＤを抑制しようとして必要以上に高温のアニールを加えると、一旦、浅く形成したＮ型エクステンション拡散層１０５が再分布を起こし、接合面が深くなってしまうという問題が同時に発生してしまう。Ｎ型エクステンション拡散層１０５の接合面の深さや形状は、半導体装置の短チャネル特性や駆動電流に直接に影響を与えるため、Ｎ型ソース・ドレイン拡散層１０８の不純物を活性化する熱処理工程において、エクステンション拡散層１０５の不純物プロファイルの再分布を防止することは、ソース・ドレイン領域１０８の不純物プロファイルのコントロールと同等に重要である。
【００１４】
図１３は図１２（ｅ）のXIII−XIII線におけるＮ型ソース・ドレイン拡散層１０８の横方向（基板面に平行な方向）の不純物濃度プロファイルを示している。ここで、縦軸は不純物濃度の対数値を示し、横軸はサイドウォールの外側の端部からの距離を示す。実線はＰ型チャネル拡散層１０２及びＰ型ポケット拡散層１０６を形成するために注入されたボロン（Ｂ）の濃度を示し、破線はＮ型ソース・ドレイン拡散層１０８を形成するために注入されたヒ素（Ａｓ）の濃度を示す。図１３から分かるように、従来の構成では、Ｎ型ソース・ドレイン拡散層１０８の内部には、Ｐ型ポケット拡散層１０６との接合部付近にＰＮ接合に起因する電界効果によってボロンが偏析した偏析領域とボロンの濃度が減少した領域とが形成されるが、接合付近から離れた領域では、ボロンの濃度は基板に注入したチャネル濃度（ポケット注入を含む）と同等となっている。従って、Ｎ型ソース・ドレイン拡散層１０８を形成するために注入されるヒ素は、基板に注入されているボロンよりも十分に濃度が高いため、ボロンの影響をほとんど受けることがなく、その結果、ＴＥＤが生じる。また、Ｎ型ソース・ドレイン拡散層１０８を形成するためのヒ素の注入によって発生した過剰点欠陥は、拡散時にゲート電極１０４の下側のチャネル拡散層１０２にまで回り込み、このゲート電極１０４の下側に回り込んだ過剰点欠陥により、しきい値電圧が上昇する逆短チャネル効果を引き起こす原因にもなり得る。
【００１５】
さらに、トランジスタの微細化が進み、ゲート長が短くなるにつれて、Ｎ型ソース・ドレイン拡散層１０８を形成するためのヒ素イオンの注入エネルギーの低エネルギー化が進むと、晶帯軸の＜１１０＞方向に生じるチャネリングによって、ヒ素イオンがゲート電極１０４の下側に位置するチャネル拡散層１０２にも回り込むようになるため、この回り込んだヒ素イオンが短チャネル特性にも影響を及ぼすようになる。
【００１６】
このように、前記従来の半導体装置の製造方法においては、ＭＩＳ型トランジスタの微細化に不可欠な浅接合で且つ高濃度のソース・ドレイン拡散層を、不純物イオンの回り込みやＴＥＤによるエクステンション拡散層の再分布を抑制しながら所定の不純物濃度となるように形成することは極めて困難である。
【００１７】
前記従来の問題に鑑み、本発明は、微細化に伴う短チャネル効果（及び逆短チャネル効果）の顕在化を抑制しながら、ソース・ドレイン拡散層の形状を深さ方向で浅く且つ横方向で小さくできるようにして、微細化を図れるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、導電型がソース・ドレイン領域とは逆の不純物をソース・ドレイン領域に注入した後に熱処理を行なって、Ｎ型の不純物とＰ型の不純物との不純物対（イオンペア）を形成した状態で不純物拡散を行なうことにより、サーマルバジェットを低減しながら、低抵抗なソース・ドレイン領域を形成する構成とする。これにより、半導体装置をソース・ドレイン領域に該ソース・ドレイン領域とは逆の導電型の不純物拡散層が含まれている構成とする。ここで、サーマルバジェットとは、加熱温度と加熱時間との積により表わされる熱処理量をいう。
【００１９】
具体的に、本発明に係る半導体装置は、第１導電型の半導体層と、半導体層の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極と、半導体層におけるゲート電極の側方の領域に形成された第２導電型のソース・ドレイン拡散層とを備え、ソース・ドレイン拡散層は、その内部に不純物濃度がソース・ドレイン拡散層よりも低い第１導電型の不純物注入領域が形成されていることを特徴とする。
【００２０】
本発明の半導体装置によると、第２導電型のソース・ドレイン拡散層はその内部に不純物濃度がソース・ドレイン拡散層よりも低い第１導電型の不純物注入領域が形成されている。これにより、ソース・ドレイン拡散層を形成するために注入された第２導電型の不純物イオンを熱拡散する際に、第２導電型の不純物イオンは不純物注入領域に注入された第１導電型の不純物イオンとイオンぺアを形成して過渡増速拡散が抑制される。このため、ソース・ドレイン拡散層の接合深さが浅くなるので、短チャネル効果の顕在化を抑制しながら、半導体装置の微細化を図ることができる。
【００２１】
本発明の半導体装置は、半導体層におけるゲート電極の側方で且つソース・ドレイン拡散層との間の領域に形成された第２導電型のエクステンション拡散層と、エクステンション拡散層の下側の領域に形成された第１導電型のポケット拡散層とをさらに備え、不純物注入領域における不純物濃度は、ポケット拡散層の不純物濃度よりも高いことが好ましい。
【００２２】
本発明の半導体装置は、半導体層におけるゲート電極の下側の領域に形成された第１導電型のチャネル拡散層をさらに備え、不純物注入領域における不純物濃度は、チャネル拡散層の不純物濃度よりも高いことが好ましい。
【００２３】
本発明の半導体装置において、ソース・ドレイン拡散層を構成する第２導電型の不純物はヒ素であり、不純物注入領域を構成する第１導電型の不純物はインジウムであることが好ましい。
【００２４】
本発明の半導体装置において、ソース・ドレイン拡散層には、ゲート電極の下側に位置する半導体層よりも高濃度にIV族の原子が含まれていることが好ましい。
【００２５】
本発明の半導体装置の製造方法は、第１導電型の半導体層の上にゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、ゲート電極の側面上にサイドウォールを形成する工程（ｂ）と、ゲート電極及びサイドウォールをマスクとして、半導体層に第１導電型の第１の不純物をイオン注入することにより、半導体層におけるサイドウォールの側方に第１導電型の不純物注入層を形成する工程（ｃ）と、ゲート電極及びサイドウォールをマスクとして、半導体層に第２導電型の第２の不純物をイオン注入することにより、半導体層におけるサイドウォールの側方に第２導電型のソース・ドレイン注入層を形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、半導体層に対して第１の熱処理を行なうことにより、半導体層におけるサイドウォールの側方第２の不純物が拡散してなる第２導電型のソース・ドレイン拡散層を形成する工程（ｅ）とを備え、工程（ｅ）において、ソース・ドレイン拡散層には、不純物濃度がソース・ドレイン拡散層よりも低い第１の不純物が拡散してなる第１導電型の不純物注入領域が形成されることを特徴とする。
【００２６】
本発明の半導体装置の製造方法によると、第２導電型の第２の不純物の注入により第２導電型のソース・ドレイン注入層を形成する工程（ｄ）に加え、第１導電型の第１の不純物の注入により不純物注入層を形成する工程（ｃ）を備えているため、その後の第１の熱処理工程（ｅ）において、導電型が互いに異なる第１及び第２の不純物は不純物対（イオンペア）を形成する。この形成された不純物対は、互いに逆の極性でイオン化したペア（正イオンと負イオン）が形成されることにより電気的に中性となって拡散しにくくなるため、第２の不純物の過渡増速拡散が抑制される。その結果、第２の不純物のみを注入した場合と比べて浅い接合面を有するソース・ドレイン拡散層を形成することができる。
【００２７】
本発明の半導体装置の製造方法は、工程（ａ）の後で且つ工程（ｂ）よりも前に、ゲート電極をマスクとして、半導体層に第２導電型の第３の不純物をイオン注入することにより、半導体層におけるゲート電極の側方に第２導電型のエクステンション注入層を形成する工程（ｆ）と、ゲート電極をマスクとして、半導体層におけるゲート電極の側方に第１導電型の第４の不純物をイオン注入することにより、半導体層に第１導電型のポケット注入層を形成する工程（ｇ）と、工程（ｆ）及び工程（ｇ）よりも後に、半導体層に対して第２の熱処理を行なうことにより、半導体層におけるゲート電極の側方に、第３の不純物が拡散してなる第２導電型のエクステンション拡散層と、エクステンション拡散層の下側の領域に第４の不純物が拡散してなる第１導電型のポケット拡散層とを形成する工程（ｈ）とをさらに備え、不純物注入領域における不純物濃度は、ポケット拡散層の不純物濃度よりも高いことが好ましい。このようにすると、半導体層におけるゲート電極の側方の領域に、ソース・ドレイン拡散層と同一の導電型のエクステンション拡散層が形成されると共に該エクステンション拡散層の下側にソース・ドレイン拡散層と逆の導電型のポケット拡散層が形成される。これにより、ソース・ドレイン間の抵抗が低減され、且つゲート電極の下側に形成されるチャネル領域における空乏層の広がりが抑制される。
【００２８】
本発明の半導体装置の製造方法は、工程（ａ）よりも前に、半導体層に第１導電型の第５の不純物をイオン注入することにより、半導体層に第１導電型のチャネル注入層を形成した後、半導体層に対して第３の熱処理を行なうことにより、半導体層に第５の不純物が拡散してなる第１導電型のチャネル拡散層を形成する工程（ｉ）をさらに備え、不純物注入領域における不純物濃度は、チャネル拡散層の不純物濃度よりも高いことが好ましい。
【００２９】
本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｃ）及び工程（ｄ）よりも前に、ゲート電極及びサイドウォールをマスクとして、半導体層に第６の不純物をイオン注入することにより、半導体層におけるサイドウォールの側方にアモルファス層を形成する工程（ｊ）をさらに備えていることが好ましい。このようにすると、工程（ｄ）において行なうソース・ドレイン形成用の第２の不純物における半導体層の深さ方向へのチャネリングを防止でき、さらに、例えば半導体層がシリコンからなる場合に、晶帯軸の＜１１０＞方向へのチャネリングに起因したゲート電極の下側部分への回り込みをも抑制することできる。
【００３０】
この場合に、工程（ｊ）において、第６の不純物層を前記半導体層の主面の法線に対して所定の角度を持たせた角度注入により注入することが好ましい。このようにすると、晶帯軸の＜１１０＞方向へのチャネリングをより確実に抑制することができる。
【００３１】
本発明の半導体装置の製造方法において、第６の不純物はIV族の元素であることが好ましい。このようにすると、半導体層がシリコンからなる場合に該半導体層をIV族の元素でアモルファス化すると、IV族の元素は電気的に中性であるため、半導体層をアモルファス化した後に、IV族の元素が半導体層に対して電気的な影響を与えることがない。
【００３２】
本発明の半導体装置の製造方法において、第２の不純物は、第１の不純物の注入飛程よりも大きいか等しい注入飛程でイオン注入することが好ましい。
【００３３】
本発明の半導体装置の製造方法において、第１の不純物はインジウムであることが好ましい。
【００３４】
本発明の半導体装置の製造方法は、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、注入された不純物が拡散しない程度の極低温熱処理を行なうことにより、イオン注入による結晶ダメージを回復する工程（ｋ）をさらに備えていることが好ましい。
【００３５】
この場合に、極低温熱処理は加熱温度が４００℃以上且つ７００℃以下であることが好ましい。このように、加熱温度が４００℃以上且つ７００℃以下の低温領域は、アモルファス層の固相再成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｉａｌ Ｒｅｇｒｏｗｔｈ:ＳＰＥＲ）が生じる温度範囲であって、不純物イオンをほとんど拡散させることなく結晶ダメージの回復のみを行なうことができる。
【００３６】
また、本発明の半導体装置の製造方法は、工程（ｅ）の後に、サイドウォールを除去し、ゲート電極をマスクとして、半導体層に第２導電型の第３の不純物をイオン注入することにより、半導体層におけるゲート電極の側方に第２導電型のエクステンション注入層を形成する工程（ｌ）と、ゲート電極をマスクとして、半導体層に第１導電型の第４の不純物をイオン注入することにより、半導体層におけるゲート電極の側方に第１導電型のポケット注入層を形成する工程（ｍ）と、工程（ｌ）及び工程（ｍ）よりも後に、半導体層に対して第２の熱処理を行なうことにより、半導体層におけるゲート電極の側方に、第３の不純物が拡散してなる第２導電型のエクステンション拡散層と、エクステンション拡散層の下側の領域に第４の不純物が拡散してなる第１導電型のポケット拡散層とを形成する工程（ｈ）とをさらに備え、不純物注入領域における不純物濃度は、ポケット拡散層の不純物濃度よりも高いことが好ましい。
【００３７】
このように、ソース・ドレイン拡散層を形成した後、サイドウォールを選択的に除去し、その後、ゲート電極をマスクとしてエクステンション拡散層を形成するため、先にエクステンション拡散層を形成する場合のように、ソース・ドレイン形成用不純物の活性化工程（ｅ）における熱処理によって、エクステンション拡散層の不純物が再分布を起こし、接合深さが大きくなってしまうという事態を防止することができる。
【発明の効果】
【００３８】
本発明に係る半導体装置の製造方法によると、ソース・ドレイン領域に、互いの極性が異なる２種類の不純物を注入した後活性化を図る熱処理を行なうため、ソース・ドレイン拡散層を形成する不純物が不純物対を形成しながら拡散する。従って、過渡増速拡散が抑制されるので、ＭＩＳ型トランジスタの微細化に必須の構成である浅いソース・ドレイン拡散層を形成することができる。その上、不純物対が形成されることにより、ソース・ドレイン拡散層を形成する不純物の拡散が抑制されるので、活性化の熱処理を必要以上に高温で行なう必要がない。その結果、ソース・ドレイン拡散層を形成するための熱処理を比較的に少ないサーマルバジェット（以下、低サーマルバジェットと呼ぶ。）で行なえると共に、他の拡散層の再分布による接合深さが増大することもない。さらに、エクステンション拡散層を深いソース・ドレイン拡散層を形成した後に形成することにより、ソース・ドレイン拡散層に対する熱処理時にエクステンション拡散層が再分布して、該エクステンション拡散層の接合面の深さが増大することをも抑制することができる。
【発明を実施するための最良の形態】
【００３９】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４０】
図１は本発明の第１の実施形態に係る半導体装置であって、Ｎチャネル型ＭＩＳトランジスタの断面構成を示している。
【００４１】
図１に示すように、例えばＰ型のシリコンからなる半導体基板１１の主面上には、ゲート絶縁膜１４とその上にゲート電極１５とが選択的に形成され、ゲート絶縁膜１４及びゲート電極１５の両側面上には絶縁性のサイドウォール１８が形成されている。
【００４２】
半導体基板１１におけるゲート絶縁膜１４の下側の領域にはＰ型チャネル拡散層１２が形成され、半導体基板１１における各サイドウォール１８の下側の領域には、Ｎ型エクステンション拡散層１６及びさらにその下側にＰ型ポケット拡散層１７が選択的に形成されている。
【００４３】
また、半導体基板１１における各サイドウォール１８の両側方の領域には、Ｎ型ソース・ドレイン拡散層２０がＰ型チャネル拡散層１２よりも深い接合面を持ち、且つ、内側の端部がＮ型エクステンション拡散層１６及びＰ型ポケット拡散層１７と接合されるようにそれぞれ形成されている。
【００４４】
第１の実施形態の特徴として、各Ｎ型ソース・ドレイン拡散層２０には、その内部に不純物濃度が該Ｎ型ソース・ドレイン拡散層２０に含まれる不純物の濃度よりも低いＰ型の不純物が注入されてなるＰ型不純物注入領域１９が形成されている。ここで、Ｎ型ソース・ドレイン拡散層２０には例えばヒ素（Ａｓ）が導入され、一方、Ｐ型不純物注入領域１９には例えばインジウム（Ｉｎ）が注入されている。また、Ｐ型不純物注入領域１９の不純物濃度は、Ｐ型チャネル拡散層１２及びＰ型ポケット拡散層１７の各不純物濃度よりも高く設定されている。
【００４５】
このように、第１の実施形態に係る半導体装置によると、Ｎ型ソース・ドレイン拡散層２０の内部には、Ｐ型不純物濃度がＮ型ソース・ドレイン拡散層２０よりも低いＰ型不純物注入領域１９が形成されている。このため、Ｎ型ソース・ドレイン拡散層２０を形成するための、注入されたヒ素イオンを熱拡散する際に、ドナーであるヒ素イオンとアクセプタであるインジウムイオンとがイオンペアを形成して電気的に中性となる。これにより、インジウムイオンが拡散しにくくなるので、接合面が浅いＮ型ソース・ドレイン拡散層２０を形成することができる。従って、Ｎ型ソース・ドレイン拡散層２０の接合面を浅く形成できることから、ＭＩＳ型トランジスタの微細化を実現することができる。
【００４６】
以下、前記のように構成されたＭＩＳ型トランジスタの製造方法について図面を参照しながら説明する。
【００４７】
図２（ａ）〜図２（ｅ）及び図３（ａ）〜図３（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４８】
まず、図２（ａ）に示す工程において、Ｐ型シリコンからなる半導体基板１１のチャネル形成領域に、Ｐ型不純物であるインジウム（Ｉｎ）イオンを注入エネルギーが７０ｋｅＶで、注入ドーズ量が８×１０12ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、半導体基板１１の上部にＰ型チャネル注入層１２Ａを形成する。
次に、図２（ｂ）に示す工程において、半導体基板１１のＰ型ウェル形成領域に、Ｐ型不純物であるホウ素（Ｂ）イオンを注入エネルギーが１００ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の第１の注入条件で１回目のイオン注入を行ない、続いて、注入エネルギーが２５０ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の第２の注入条件で２回目のイオン注入を行なうことにより、半導体基板１１のＰ型チャネル注入層１２Ａの下側の領域にＰ型ウェル注入層１３Ａを形成する。なお、チャネル注入は、ドーズ量を分割してそれぞれを異なる注入角度で複数回に分けてウェハ面内で対称に注入する、いわゆる回転注入を用いてイオン注入してもよい。また、第１の実施形態においては、チャネル注入を行なってからウェル注入を行なったが、ウェル注入をチャネル注入よりも先に行なってもよい。
【００４９】
次に、図２（ｃ）に示す工程において、Ｐ型チャネル注入層１２Ａ及びＰ型ウェル注入層１３Ａを形成した後に、半導体基板１１を、約１００℃／秒以上、好ましくは約２００℃／秒の昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第１の急速熱処理（ＲＴＡ）を行なう。この急速熱処理により、半導体基板１１の上部にＰ型チャネル拡散層１２及びＰ型ウェル拡散層１３を形成する。なお、ピーク温度を保持しない急速熱処理とは、熱処理温度がピーク温度に達すると同時に降温する熱処理をいう。
【００５０】
次に、図２（ｄ）に示す工程において、半導体基板１１の主面上に、膜厚が１．５ｎｍ程度の酸化シリコンからなるゲート絶縁膜１４と、その上に膜厚が１５０ｎｍ程度のポリシリコン又はポリメタルからなるゲート電極１５とを選択的に形成する。
【００５１】
次に、図２（ｅ）に示す工程において、ゲート電極１５をマスクとして半導体基板１１に、Ｎ型不純物であるヒ素（Ａｓ）イオンを注入エネルギーが２ｋｅＶで、注入ドーズ量が２×１０14ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｎ型エクステンション注入層１６Ａを形成する。さらに、ゲート電極１５をマスクとして半導体基板１１に、Ｐ型不純物であるボロン（Ｂ）イオンを注入エネルギーが１０ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｐ型ポケット注入層１７Ａを形成する。
【００５２】
次に、図３（ａ）に示す工程において、半導体基板１１に対して、約２００℃／秒の昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第２の急速熱処理を行なう。この第２の急速熱処理により、半導体基板１１におけるゲート電極１５の両側方の領域に、Ｎ型エクステンション注入層１６Ａのヒ素イオンが活性化してなり、比較的に浅い接合面を持つＮ型エクステンション拡散層１６が形成される。さらに、Ｎ型エクステンション拡散層１６の下側には、Ｐ型ポケット注入層１７Ａのボロンイオンが活性化してなり、Ｐ型チャネル拡散層１３よりも高濃度の不純物濃度を有するＰ型ポケット拡散層１７が形成される。
【００５３】
次に、図３（ｂ）に示す工程において、例えば化学的気相堆積（ＣＶＤ）法により、半導体基板１１の上にゲート電極１５を含む全面にわたって膜厚が約５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、ゲート電極１５の側面上に窒化シリコンからなるサイドウォール１８を形成する。ここで、サイドウォール１８には、窒化シリコンに代えて、酸化シリコンからなる単層膜又は断面Ｌ字状のシリコン酸化膜と板状のシリコン窒化膜とからなる積層膜等を用いてもよい。さらには、サイドウォール１８とゲート電極１５との間にオフセットスペーサを形成してもよい。
【００５４】
次に、図３（ｃ）に示す工程において、ゲート電極１５及びサイドウォール１８をマスクとして、半導体基板１１にＰ型不純物であるインジウムイオンを注入エネルギーが１０ｋｅＶで、注入ドーズ量が１×１０14ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｐ型イオン注入層１９Ａを形成する。続いて、ゲート電極１５及びサイドウォール１８をマスクとして、半導体基板１１に、Ｎ型不純物であるヒ素イオンを注入エネルギーが１５ｋｅＶで、注入ドーズ量が３×１０15ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｎ型ソース・ドレイン注入層２０Ａを形成する。このＮ型ソース・ドレイン注入層２０Ａは、Ｐ型イオン注入層１９Ａよりも注入深さが深く且つＰ型イオン注入層１９Ａよりも高濃度のヒ素イオンが注入される。さらに、図示はしていないが、ソース・ドレイン領域における電界を緩和する目的で、ヒ素イオンを注入した後に、Ｎ型不純物であるリン（Ｐ）イオンを注入エネルギーが２０ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入してもよい。この電界を緩和するためのリンイオンの注入は、インジウム及び高ドーズ量のヒ素の注入によって、半導体基板１１の表面及びその近傍部分がアモルファス化されているため、プリアモルファス効果によってチャネリングが大きく抑制された注入分布となる。なお、Ｎ型ソース・ドレイン注入層２０Ａには、ヒ素イオンに代えてリンイオンを用いてもよい。
【００５５】
次に、図３（ｄ）に示す工程において、半導体基板１１に対して、約２００℃／秒〜２５０℃／秒の昇温レートで且つ８５０℃〜１０００℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第３の急速熱処理を行なう。この第３の急速熱処理により、半導体基板１１におけるサイドウォール１８の両側方の領域に、Ｎ型ソース・ドレイン注入層２０Ａのヒ素イオンが活性化してなるＮ型ソース・ドレイン拡散層２０が形成される。このＮ型ソース・ドレイン拡散層２０の形成によって、ゲート電極１５下のＰ型チャネル拡散層１２とＮ型ソース・ドレイン拡散層２０との間には、Ｎ型エクステンション拡散層１６とＰ型ポケット拡散層１７が形成される。Ｎ型ソース・ドレイン拡散層２０は、Ｎ型エクステンション拡散層１６と接続され且つＮ型エクステンション拡散層１６よりも深い接合面を持っている。ここで、Ｎ型ソース・ドレイン拡散層２０の内部は、Ｐ型イオン注入層１９Ａにより得られた、破線で示すＰ型不純物注入領域１９が埋め込まれた状態となっている。このＰ型不純物注入領域１９は、Ｎ型ソース・ドレイン拡散層２０のＮ型不純物の不純物濃度と比べてＰ型不純物の不純物濃度が低いため、Ｐ型不純物拡散層とはならい。
【００５６】
図４（ａ）は図３（ｄ）のIVａ−IVａ線におけるＮ型ソース・ドレイン拡散層２０の横方向（基板面に平行な方向）の不純物濃度プロファイルを表わしている。ここで、縦軸は不純物濃度の対数値を表わし、横軸はサイドウォールの外側の端部からの距離を表わす。実線は本発明のソース・ドレイン形成領域に注入されたＰ型不純物領域１９におけるインジウムの濃度を示し、破線はＮ型ソース・ドレイン拡散層２０におけるヒ素の濃度を示す。比較のため、従来のポケット拡散層の形成時にソース・ドレイン形成領域に導入されるホウ素の濃度を一点鎖線で示している。図４（ａ）に示すように、Ｎ型ソース・ドレイン拡散層２０に導入されているＰ型不純物領域１９のＰ型不純物であるインジウムの濃度は、従来のＰ型ポケット拡散層の形成によって導入されるボロンの濃度と比べて高くなっている。このインジウムがヒ素と相互作用する結果、ヒ素の拡散が抑制される。なお、図４（ａ）においては、本発明としてインジウムの濃度のみを示しているが、実際には従来と同様にボロン注入によってＰ型ポケット拡散層１７を形成するため、Ｐ型不純物の総濃度としてはインジウム濃度にＰ型ポケット拡散層１７のボロン濃度を合わせたものとなる。
【００５７】
このように、第１の実施形態によると、図３（ｃ）に示す工程において、Ｎ型ソース・ドレイン拡散層２０を形成するためのＮ型ソース・ドレイン注入層２０Ａと、該Ｎ型ソース・ドレイン注入層２０Ａよりも不純物濃度が低いＰ型イオン注入層１９Ａとを形成した後、図３（ｄ）に示す工程において、Ｎ型ソース・ドレイン注入層２０Ａのヒ素イオン及びＰ型イオン注入層１９Ａのインジウムイオンを活性化するための第３の急速熱処理を行なう。このとき、Ｎ型ソース・ドレイン注入層２０Ａの不純物濃度がＰ型イオン注入層１９Ａの不純物濃度よりも高濃度であるため、Ｎ型ソース・ドレイン拡散層２０を確実に形成することができる。
【００５８】
ところで、それぞれイオン化したドナー原子とアクセプタ原子とは、熱処理により電気的に互いに引き寄せられてイオンペアを形成するという性質を持っている。このため、Ｎ型ソース・ドレイン注入層２０Ａにおけるイオン化したヒ素とＰ型イオン注入層１９Ａにおけるイオン化したインジウムとがイオンペアを形成することにより、ヒ素の過渡増速拡散が抑制されるので、Ｎ型不純物のみを注入した場合と比べて浅い接合面を有する拡散層を形成することができる。
【００５９】
図４（ｂ）はイオンペア形成用のインジウムの注入の有無による熱処理後のヒ素の不純物プロファイルをシミュレーションした結果を表わしている。図４（ｂ）からは、従来のイオンペア形成用のインジウムを注入しない場合と比べて、本発明がイオンペア形成用のインジウムを注入していることにより、ヒ素の接合面が浅くなっていることが分かる。
【００６０】
従って、ヒ素とインジウムとのイオンペアによってヒ素の拡散が抑制されるため、Ｎ型ソース・ドレイン拡散層２０を形成するための活性化を図る熱処理を必要以上に高い温度に設定する必要がなくなる。その上、熱処理工程において、加熱された状態を保持する保持時間を短縮できるため、低サーマルバジェットで活性化処理を行なうことが可能となる。さらに、ソース・ドレイン形成用の不純物の活性化工程を低サーマルバジェットで行なうことができるため、従来のように、一旦浅く形成されたエクステンション拡散層がソース・ドレイン形成用不純物の活性化工程の熱処理によって不純物が再分布を起こし、その結果、該エクステンション拡散層の接合面が深くなってしまうという不具合をも防止することができる。
【００６１】
また、ソース・ドレイン形成用の不純物とイオンペアを形成するためのＰ型不純物として、インジウムのように比較的に質量数が大きい元素を用いるため、低い注入ドーズ量であっても半導体基板１１のソース・ドレイン形成領域をアモルファス化することができる。このため、ソース・ドレイン領域形成用のヒ素をイオン注入するよりも前に、イオンペア形成用のインジウム注入を行なうことにより、インジウムイオンがプリアモルファス化注入の役割をも同時に果たす。このプリアモルファス効果によって、その後に注入されるヒ素のチャネリングが抑制されるため、ヒ素の注入分布を浅くすることができる。従って、活性化のための熱拡散によるヒ素の不純物分布は、このプリアモルファス効果により浅い接合面を得ることができる。
【００６２】
ところで、インジウムは転位ループ欠陥層に強く偏析することが知られており、ヒ素イオンが注入されたＮ型ソース・ドレイン注入層２０Ａに、インジウムイオンが注入されたＰ型イオン注入層１９Ａを形成しておくことによりインジウムが転位ループ欠陥層にトラップされるため、該転位ループ欠陥層から格子間シリコンが放出されることによって生じるヒ素の過渡増速拡散をも抑制できる。
【００６３】
以上のことから、第１の実施形態に係る半導体装置の製造方法によると、Ｎ型エクステンション拡散層１６の不純物の再分布を抑制しながら、浅い接合面を有するＮ型ソース・ドレイン拡散層２０を確実に形成することができる。
【００６４】
また、Ｐ型チャネル拡散層１２の形成に、質量数が相対的に大きいインジウムイオンを用いているため、Ｐ型チャネル拡散層１２における基板表面の近傍において不純物濃度が低くなり、一方、基板表面からやや深い領域においては不純物濃度が高くなる、いわゆるレトログレードな不純物プロファイルを得ることができる。これにより、主に不純物散乱に起因するキャリアの移動度の低下を防ぐことができるため、短チャネル効果の顕在化を抑制することができる。その結果、トランジスタの微細化を確実に行なえるようになる。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６６】
図５（ａ）〜図５（ｅ）及び図６（ａ）〜図６（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。なお、第２の実施形態においても、Ｎチャネル型ＭＩＳトランジスタを用いて説明する。
【００６７】
まず、図５（ａ）に示す工程において、Ｐ型シリコンからなる半導体基板１１のチャネル形成領域に、Ｐ型不純物であるインジウム（Ｉｎ）イオンを注入エネルギーが７０ｋｅＶで、注入ドーズ量が８×１０12ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｐ型チャネル注入層１２Ａを形成する。
【００６８】
次に、図５（ｂ）に示す工程において、半導体基板１１のＰ型ウェル形成領域に、Ｐ型不純物であるホウ素（Ｂ）イオンを注入エネルギーが１００ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の第１の注入条件で１回目のイオン注入を行ない、続いて、注入エネルギーが２５０ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の第２の注入条件で２回目のイオン注入を行なうことにより、半導体基板１１のＰ型チャネル注入層１２Ａの下側の領域にＰ型ウェル注入層１３Ａを形成する。なお、チャネル注入は、ドーズ量を分割して異なる注入角度で複数回に分けてウェハ面内で対称に注入する、いわゆる回転注入を用いてイオン注入してもよい。また、本実施形態では、チャネル注入を行なってからウェル注入を行なったが、ウェル注入をチャネル注入より先に行なってもよい。
【００６９】
次に、図５（ｃ）に示す工程において、Ｐ型チャネル注入層１２Ａ及びＰ型ウェル注入層１３Ａを形成した後に、半導体基板１１を、約１００℃／秒以上、好ましくは約２００℃／秒の昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第１の急速熱処理（ＲＴＡ）を行なう。この急速熱処理により、半導体基板１１の上部に、Ｐ型チャネル拡散層１２及びＰ型ウェル拡散層１３を形成する。
【００７０】
次に、図５（ｄ）に示す工程において、半導体基板１１上に、膜厚が１．５ｎｍ程度の酸化シリコンからなるゲート絶縁膜１４と、その上に膜厚が１５０ｎｍ程度のポリシリコン又はポリメタルからなるゲート電極１５とを選択的に形成する。
【００７１】
次に、図５（ｅ）に示す工程において、ゲート電極１５をマスクとして半導体基板１１に、Ｎ型不純物であるヒ素（Ａｓ）イオンを注入エネルギーが２ｋｅＶで、注入ドーズ量が２×１０14ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｎ型エクステンション注入層１６Ａを形成する。さらに、ゲート電極１５をマスクとして半導体基板１１に、Ｐ型不純物であるボロンイオンを注入エネルギーが１０ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｐ型ポケット注入層１７Ａを形成する。
【００７２】
次に、図６（ａ）に示す工程において、半導体基板１１に対して、約２００℃／秒の昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第２の急速熱処理を行なう。この第２の急速熱処理により、半導体基板１１におけるゲート電極１５の両側方の領域に、Ｎ型エクステンション注入層１６Ａのヒ素イオンが活性化してなり、比較的に浅い接合面を持つＮ型エクステンション拡散層１６が形成される。さらに、Ｎ型エクステンション拡散層１６の下側には、Ｐ型ポケット注入層１７Ａのボロンイオンが活性化してなり、Ｐ型チャネル拡散層１３よりも高濃度の不純物濃度を有するＰ型ポケット拡散層１７が形成される。
【００７３】
次に、図６（ｂ）に示す工程において、例えばＣＶＤ法により、半導体基板１１上にゲート電極１５を含む全面にわたって膜厚が約５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、ゲート電極１５の側面上にシリコン窒化膜からなるサイドウォール１８を形成する。ここで、サイドウォール１８には、シリコン窒化膜に代えて、酸化シリコンからなる単層膜又は断面Ｌ字状のシリコン酸化膜と板状のシリコン窒化膜とからなる積層膜等を用いてもよい。さらには、サイドウォール１８とゲート電極１５との間にオフセットスペーサを形成してもよい。
【００７４】
次に、図６（ｃ）に示す工程において、ゲート電極１５及びサイドウォール１８をマスクとして、半導体基板１１に、IV族元素であるゲルマニウム（Ｇｅ）イオンを注入エネルギーが２５０ｋｅＶで、注入ドーズ量が１×１０16ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、半導体基板１１のソース・ドレイン形成領域にアモルファス層２１を形成する。このアモルファス層２１の深さは、後工程で形成するソース・ドレイン注入層の深さよりも深く形成することが望ましい。ここで、アモルファス層２１を形成するIV族元素には、ゲルマニウムに代えて、該ゲルマニウムと同様に半導体基板１１に対して電気的な影響を与えないシリコン（Ｓｉ）を用いてもよい。ここで、シリコンを用いてアモルファス層２１を形成した場合は、アモルファス層２１を形成する領域のシリコン濃度は、半導体基板１１のシリコン濃度に注入したシリコン濃度が加わるため、半導体基板１１におけるゲート電極１５の直下のシリコン濃度と比べて高濃度となる。
【００７５】
次に、図６（ｄ）に示す工程において、ゲート電極１５及びサイドウォール１８をマスクとして、半導体基板１１に形成されたアモルファス層２１に、Ｐ型不純物であるインジウムイオンを注入エネルギーが１０ｋｅＶで、注入ドーズ量が１×１０14ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｐ型イオン注入層１９Ａを形成する。続いて、ゲート電極１５及びサイドウォール１８をマスクとして、半導体基板１１に形成されたアモルファス層２１に、Ｎ型不純物であるヒ素イオンを注入エネルギーが１５ｋｅＶで、注入ドーズ量が３×１０15ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｎ型ソース・ドレイン注入層２０Ａを形成する。このＮ型ソース・ドレイン注入層２０Ａは、Ｐ型イオン注入層１９Ａよりも注入深さが深く且つＰ型イオン注入層１９Ａよりも高濃度のヒ素イオンが注入される。さらに、図示はしていないが、ソース・ドレイン領域における電界を緩和する目的で、ヒ素イオンを注入した後に、Ｎ型不純物であるリン（Ｐ）イオンを注入エネルギーが２０ｋｅＶ、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なってもよい。この電界を緩和するためのリンイオンの注入は、半導体基板１１にアモルファス層２１が形成されているため、プリアモルファス効果によりチャネリングが大きく抑制された注入分布となる。なお、Ｎ型ソース・ドレイン注入層２０Ａには、ヒ素イオンに代えてリンイオンを用いてもよい。
【００７６】
次に、図６（ｅ）に示す工程において、アモルファス層２１、Ｐ型イオン注入層１９Ａ及びＮ型ソース・ドレイン注入層２０Ａが形成された半導体基板１１を４００℃〜７００度、より好ましくは４００℃〜６００℃程度にまで昇温し、昇温した温度を最大で１０時間程度保持する第３の極低温熱処理を半導体基板１１に対して行なう。この極低温熱処理は、熱処理温度が十分に低いため、過渡増速拡散に起因する不純物拡散はほとんど起こらず、イオン注入によって生じた結晶ダメージやアモルファス化された結晶の回復のみが進行する結果、接合位置はイオン注入を行なった直後とほとんど変化しない。
【００７７】
続いて、第３の極低温熱処理の後に、半導体基板１１に対して、約２００℃／秒〜２５０℃／秒の昇温レートで且つ８５０℃〜１０００℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第４の急速熱処理を行なう。この第４の急速熱処理により、半導体基板１１におけるサイドウォール１８の両側方の領域に、Ｎ型ソース・ドレイン注入層２０Ａのヒ素イオンが活性化してなるＮ型ソース・ドレイン拡散層２０が形成される。このＮ型ソース・ドレイン拡散層２０の形成によって、ゲート電極１５の下側のＰ型チャネル拡散層１２とＮ型ソース・ドレイン拡散層２０との間には、Ｎ型エクステンション拡散層１６とＰ型ポケット拡散層１７とが形成される。Ｎ型ソース・ドレイン拡散層２０は、Ｎ型エクステンション拡散層１６と接続され且つＮ型エクステンション拡散層１６よりも深い接合面を持っている。ここで、Ｎ型ソース・ドレイン拡散層２０の内部は、Ｐ型イオン注入層１９Ａにより得られた、破線で示すＰ型不純物注入領域１９が埋め込まれた状態となっている。このＰ型不純物注入領域１９は、Ｎ型ソース・ドレイン拡散層２０のＮ型不純物と比べてＰ型不純物の不純物濃度が低いため、Ｐ型不純物拡散層にはならない。この第４の急速熱処理、例えばｓｐｉｋｅ ＲＴＡ、レーザアニール又はフラッシュランプアニール等を行なうことにより、第３の極低温熱処理だけでは不十分な不純物の活性化を向上することができる。
【００７８】
このように、第２の実施形態によると、図６（ｃ）に示す工程において、ソース・ドレイン形成領域にアモルファス層２１を形成した後、図６（ｄ）に示す工程において、Ｐ型イオン注入層１９Ａ及びＮ型ソース・ドレイン注入層２０Ａを形成する。このアモルファス層２１を形成することにより、Ｎ型ソース・ドレイン注入層２０Ａの形成時におけるヒ素のチャネリングが抑制されるため、浅い不純物分布を有するＮ型ソース・ドレイン注入層２０Ａを形成することができる。
【００７９】
その後、図６（ｅ）に示す工程において、第３の極低温熱処理で結晶回復をした後、第４の急速熱処理によって活性化を行なう。これにより、注入された不純物をほとんど拡散させることなく、該不純物の活性化を図ることができる。このとき、前述したように、熱処理によって、イオン化したドナー原子とアクセプタ原子が電気的に互いに引き寄せられてイオンペアを形成する性質を持っている。このため、Ｎ型ソース・ドレイン注入層２０Ａにおけるイオン化したヒ素とＰ型イオン注入層１９Ａにおけるイオン化したインジウムとがイオンペアを形成することによりヒ素の過渡増速拡散が抑制されるので、Ｎ型不純物のみを注入した場合と比べて浅い接合面を有するＮ型ソース・ドレイン拡散層２０を形成することができる。
【００８０】
このように、イオンペアによりヒ素の拡散が抑制されるため、極低温熱処理に続いて行なうソース・ドレイン拡散層を形成するための活性化の熱処理を必要以上に高い温度に設定する必要がない。その上、熱処理において、加熱された状態を保持する保持時間を短縮できるので、低サーマルバジェットで活性化処理を行なうことが可能となる。さらに、ソース・ドレイン形成用の不純物の活性化工程を低サーマルバジェットで行なうことができるため、従来のように、一旦浅く形成したエクステンション拡散層がソース・ドレイン形成用の不純物の活性化工程の熱処理によって不純物が再分布を起こし、その結果、接合面が深くなってしまうという不具合をも防止することができる。
【００８１】
また、図６（ｅ）に示す工程において、ソース・ドレイン形成領域にイオン注入を行なった後に極低温熱処理を行なうため、高ドーズ量のプリアモルファス注入によって形成されたアモルファス層を結晶層に回復することができる。このときの熱処理温度は十分に低いため、点欠陥のみが拡散及び再結合により消滅し、過渡増速拡散に起因する不純物拡散はほとんど起こらず、アモルファス層の再成長のみが進行する。このような、熱処理温度が４００℃〜７００℃程度、さらには４００℃〜６００℃程度の温度下においては、アモルファス層に固相再成長が起きることが知られている。このため、ソース・ドレイン形成領域に注入されたヒ素及びインジウムの接合面は、イオン注入された時点からほとんど変わることなく、浅い接合面を保つことができる。
【００８２】
また、図６（ｃ）に示す工程において、IV族の元素であるゲルマニウムをイオン注入するため、ソース・ドレイン形成領域を選択的に且つ積極的にアモルファス化することができる。このように、Ｎ型ソース・ドレイン注入層２０Ａを形成する前に、ソース・ドレイン形成領域をプリアモルファス化するため、Ｎ型ソース・ドレイン注入層２０Ａに注入されたヒ素イオンの注入分布における深さ方向のチャネリング現象が抑制されるだけでなく、晶帯軸の＜１１０＞方向のチャネリングに起因する、ヒ素イオンのゲート電極１５の下側の領域への回り込みをも抑制することができる。
【００８３】
また、前述したように、インジウムは転位ループ欠陥層に強く偏析することが知られており、ヒ素イオンが注入されたＮ型ソース・ドレイン注入層２０Ａに、インジウムイオンが注入されたＰ型イオン注入層１９Ａを形成しておくことにより、インジウムが転位ループ欠陥層にトラップされるため、該転位ループ欠陥層から格子間シリコンが放出されることによって生じるヒ素の過渡増速拡散をも抑制される。
【００８４】
以上のことから、Ｎ型エクステンション拡散層１６に含まれる不純物の再分布を抑制しながら、浅い接合面を有するＮ型ソース・ドレイン拡散層２０を確実に形成することができる。
【００８５】
また、Ｐ型チャネル拡散層１２の形成に、質量数が相対的に大きいインジウムイオンを用いているため、Ｐ型チャネル拡散層１２における基板表面の近傍領域においては不純物濃度が低くなり、且つ基板表面から離れた領域においては不純物濃度が高くなる、いわゆるレトログレードな不純物プロファイルを得ることができる。これにより、主に不純物散乱に起因するキャリアの移動度の低下を防ぐことができ、短チャネル効果の顕在化を抑制することができる。その結果、トランジスタの微細化を確実に行なえるようになる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図面を参照しながら説明する。
【００８６】
図７（ａ）〜図７（ｄ）及び図８（ａ）〜図８（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。なお、第３の実施形態においても、Ｎチャネル型ＭＩＳトランジスタを用いて説明する。
【００８７】
まず、第１の実施形態と同様にして、図７（ａ）に示すように、Ｐ型シリコンからなる半導体基板１１の上部にＰ型チャネル拡散層１２及びＰ型ウェル拡散層１３を形成し、続いて、半導体基板１１の主面上に、膜厚が１．５ｎｍ程度の酸化シリコンからなるゲート絶縁膜１４と、その上に膜厚が１５０ｎｍ程度のポリシリコン又はポリメタルからなるゲート電極１５とを選択的に形成する。
【００８８】
次に、図７（ｂ）に示す工程において、例えばＣＶＤ法により、半導体基板１１の上にゲート電極１５を含む全面にわたって膜厚が約５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、ゲート電極１５の側面上に窒化シリコンからなる第１のサイドウォール１８Ａを形成する。ここで、第１のサイドウォール１８Ａには、窒化シリコンに代えて、酸化シリコンからなる単層膜又は断面Ｌ字状のシリコン酸化膜と板状のシリコン窒化膜とからなる積層膜等を用いてもよい。さらには、第１のサイドウォール１８Ａとゲート電極１５との間にオフセットスペーサを形成してもよい。
【００８９】
次に、図７（ｃ）に示す工程において、ゲート電極１５及び第１のサイドウォール１８Ａをマスクとして、半導体基板１１に、Ｐ型不純物であるインジウムイオンを注入エネルギーが１０ｋｅＶで、注入ドーズ量が１×１０14ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｐ型イオン注入層１９Ａを形成する。続いて、ゲート電極１５及び第１のサイドウォール１８Ａをマスクとして、半導体基板１１に、Ｎ型不純物であるヒ素イオンを注入エネルギーが１５ｋｅＶで、注入ドーズ量が３×１０15／ｃｍ2 の注入条件でイオン注入を行なって、Ｎ型ソース・ドレイン注入層２０Ａを形成する。このＮ型ソース・ドレイン注入層２０Ａは、Ｐ型イオン注入層１９Ａよりも注入深さが深く且つＰ型イオン注入層１９Ａよりも高濃度の不純物が注入される。さらに、図示はしていないが、ソース・ドレイン領域における電界を緩和する目的で、ヒ素イオンを注入した後に、Ｎ型不純物であるリン（Ｐ）イオンを注入エネルギーが２０ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入してもよい。この電界を緩和するためのリンイオンの注入は、インジウム注入及び高ドーズ量のヒ素注入によって、半導体基板１１の表面及びその近傍部分がアモルファス化されているため、プリアモルファス効果によってチャネリングが大きく抑制された注入分布となる。なお、Ｎ型ソース・ドレイン注入層２０Ａには、ヒ素イオンに代えてリンイオンを用いてもよい。
【００９０】
次に、図７（ｄ）に示す工程において、半導体基板１１に対して、約２００℃／秒〜２５０℃／秒の昇温レートで且つ８５０℃〜１０００℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第１の急速熱処理を行なう。この第１の急速熱処理により、半導体基板１１における第１のサイドウォール１８Ａの両側方の領域に、Ｎ型ソース・ドレイン注入層２０Ａのヒ素イオンが活性化してなるＮ型ソース・ドレイン拡散層２０が形成される。このとき、Ｎ型ソース・ドレイン拡散層２０の内部は、Ｐ型イオン注入層１９Ａによる破線で示すＰ型不純物注入領域１９が埋め込まれた状態となっている。このＰ型不純物注入領域１９は、Ｎ型ソース・ドレイン拡散層２０のＮ型不純物と比べてＰ型不純物の不純物濃度が低いため、Ｐ型不純物拡散層とはならない。
【００９１】
次に、図８（ａ）に示す工程において、第１のサイドウォール１８Ａを選択的に、例えば熱リン酸溶液によるウェットエッチングにより一旦除去する。続いて、ゲート電極１５をマスクとして半導体基板１１に、Ｎ型不純物であるヒ素（Ａｓ）イオンを注入エネルギーが２ｋｅＶで、注入ドーズ量が２×１０14ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｎ型エクステンション注入層１６Ａを形成する。さらに、ゲート電極１５をマスクとして半導体基板１１に、Ｐ型不純物であるボロンイオンを、注入エネルギーが１０ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入して、Ｐ型ポケット注入層１７Ａを形成する。
【００９２】
次に、図８（ｂ）に示す工程において、半導体基板１１に対して、約２００℃／秒の昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第２の急速熱処理を行なう。この第２の急速熱処理により、半導体基板１１におけるゲート電極１５の両側方の領域に、Ｎ型エクステンション注入層１６Ａのヒ素イオンが活性化されてなる、比較的に浅い接合面を持つＮ型エクステンション拡散層１６が形成される。さらに、Ｎ型エクステンション拡散層１６の下側には、Ｐ型ポケット注入層１７Ａのボロンイオンが活性化してなり、Ｐ型チャネル拡散層１３よりも高濃度の不純物濃度を有するＰ型ポケット拡散層１７が形成される。このＮ型エクステンション拡散層１６はＮ型ソース・ドレイン拡散層２０と接続され且つＮ型ソース・ドレイン拡散層２０よりも浅い接合面を持っている。
【００９３】
次に、図８（ｃ）に示す工程において、図７（ｂ）に示した工程と同様にして、第２のサイドウォール１８Ｂをゲート電極１５の両側面上に再度形成する。このように、第３の実施形態においては、Ｎ型ソース・ドレイン拡散層２０を形成した後に、第１のサイドウォール１８Ａを除去し、Ｎ型エクステンション拡散層１６及びＰ型ポケット拡散層１７を形成した後に、第２のサイドウォール１８Ｂを形成しなおす。このため、第２のサイドウォール１８Ｂの厚さ（幅）が、Ｎ型ソース・ドレイン拡散層２０、Ｎ型エクステンション拡散層１６及びＰ型ポケット拡散層１７におけるゲート長方向のサイズを規制することがなくなる。これにより、第２のサイドウォール１８Ｂの厚さ（幅）を任意に設定することができるようになる。ここでも、第２のサイドウォール１８Ｂには、窒化シリコンに代えて、酸化シリコンからなる単層膜又は断面Ｌ字状のシリコン酸化膜と板状のシリコン窒化膜とからなる積層膜等を用いてもよい。さらには、第２のサイドウォール１８Ｂとゲート電極１５との間にオフセットスペーサを形成してもよい。
【００９４】
図９（ａ）は、図７（ｄ）、図８（ｂ）及び図８（ｃ）のIXａ−IXａ線におけるＮ型ソース・ドレイン拡散層２０の横方向の不純物濃度プロファイルを表わしている。ここで、縦軸は不純物濃度の対数値を表わし、横軸はサイドウォールの外側の端部からの距離を表わす。実線は本発明のソース・ドレイン形成領域に注入したＰ型不純物領域１９のインジウムの濃度を示し、破線はＮ型ソース・ドレイン拡散層２０におけるヒ素の濃度を示す。比較のため、従来のポケット拡散層の形成時にソース・ドレイン形成領域に導入されるホウ素の濃度を一点鎖線で示している。図９（ａ）に示すように、Ｎ型ソース・ドレイン拡散層２０に導入されているＰ型不純物領域１９のＰ型不純物であるインジウム濃度は、従来のＰ型ポケット拡散層形成によって導入されるボロン濃度と比べて濃度が高くなっている。この導入されたインジウムがヒ素との間で相互作用することにより、ヒ素の拡散が抑制される。
【００９５】
このように、第３の実施形態によると、図７（ｄ）に示す工程において、Ｎ型エクステンション拡散層１６を形成するよりも前に、Ｎ型ソース・ドレイン拡散層２０を形成するためのＮ型ソース・ドレイン注入層２０Ａと、Ｎ型ソース・ドレイン注入層２０Ａよりも不純物濃度が低いＰ型イオン注入層１９Ａとを形成する。その後、図８（ｂ）に示す工程において、Ｎ型ソース・ドレイン注入層２０Ａにおけるヒ素イオン及びＰ型イオン注入層１９Ａにおけるインジウムイオンを活性化するための第２の急速熱処理を行なう。このとき、Ｎ型ソース・ドレイン注入層２０Ａの不純物濃度が、Ｐ型イオン注入層１９Ａの不純物濃度と比べて高濃度であるため、Ｎ型ソース・ドレイン拡散層２０を確実に形成することができる。
【００９６】
前述したように、Ｎ型ソース・ドレイン注入層２０Ａにおけるイオン化したヒ素とＰ型イオン注入層１９Ａにおけるイオン化したインジウムとはイオンペアを形成する。この形成されたイオンペアによってヒ素の過渡増速拡散が抑制されるため、Ｎ型不純物のみを注入した場合と比べて浅い接合深さを有するＮ型ソース・ドレイン拡散層２０を形成することができる。
【００９７】
また、図９（ｂ）は、イオンペア形成用のインジウムの注入の有無による熱処理後のヒ素の不純物プロファイルをシミュレーションした結果を表わしている。図９（ｂ）からは、従来のペア形成用のインジウムを注入しない場合と比べて、本発明がイオンペア形成用のインジウムを注入していることにより、ヒ素の接合面が浅くなっていることが分かる。
【００９８】
このように、ヒ素とインジウムとのイオンペアによってヒ素の拡散が抑制されるため、Ｎ型ソース・ドレイン拡散層２０を形成するための活性化を図る熱処理を必要以上に高い温度に設定する必要がなくなる。その上、熱処理工程において、加熱された状態を保持する保持時間を設ける必要がなくなるため、低サーマルバジェットで活性化処理を行なうことが可能となる。
【００９９】
さらに、Ｎ型エクステンション拡散層１６をＮ型ソース・ドレイン拡散層２０よりも後に形成するため、ソース・ドレイン形成用のＮ型不純物の活性化工程における熱処理によって、一旦形成されたＮ型エクステンション拡散層１６に含まれる不純物が再分布を起こし、その結果、該Ｎ型エクステンション拡散層１６の接合深さが深くなってしまう事態をも抑制することができる。
【０１００】
また、ゲート電極１５がポリシリコン又はポリメタルからなる場合には、該ゲート電極１５を形成するポリシリコンに導入された不純物に対する活性化処理においても、ソース・ドレイン拡散層２０の形成工程によって、ゲート電極１５を形成するポリシリコン等を十分に活性化することができる。
【０１０１】
以上のことから、第３の実施形態に係る半導体装置の製造方法によれば、Ｎ型エクステンション拡散層１６の不純物再分布を抑制しながら、浅い接合面を有するＮ型ソース・ドレイン拡散層２０を確実に形成することができる。
【０１０２】
また、Ｐ型チャネル拡散層１２の形成に、質量数が相対的に大きいインジウムイオンを用いているため、Ｐ型チャネル拡散層１２における基板表面の近傍において不純物濃度が低くなり、一方、基板表面からやや深い領域においては不純物濃度が高くなる、いわゆるレトログレードな不純物プロファイルを得ることができる。これにより、主に不純物散乱に起因するキャリアの移動度の低下を防ぐことができるため、短チャネル効果の顕在化を抑制することができる。その結果、トランジスタの微細化を確実に行なえるようになる。
【０１０３】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について図面を参照しながら説明する。
【０１０４】
図１０（ａ）〜図１０（ｄ）及び図１１（ａ）〜図１１（ｄ）は本発明の第４の実施形態に係る半導体装置の製造方法における工程順の断面構成を示している。なお、第４の実施形態においても、Ｎチャネル型ＭＩＳトランジスタを用いて説明する。
【０１０５】
まず、第１の実施形態と同様にして、図１０（ａ）に示すように、Ｐ型シリコンからなる半導体基板１１の上部にＰ型チャネル拡散層１２及びＰ型ウェル拡散層１３を形成し、続いて、半導体基板１１の主面上に、膜厚が１．５ｎｍ程度の酸化シリコンからなるゲート絶縁膜１４と、その上に膜厚が１５０ｎｍ程度のポリシリコン又はポリメタルからなるゲート電極１５とを選択的に形成する。
【０１０６】
次に、図１０（ｂ）に示す工程において、例えばＣＶＤ法により、半導体基板１１の上にゲート電極１５を含む全面にわたって膜厚が約５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、ゲート電極１５の側面上に窒化シリコンからなる第１のサイドウォール１８Ａを形成する。ここで、第１のサイドウォール１８Ａには、窒化シリコンに代えて、酸化シリコンからなる単層膜又は断面Ｌ字状のシリコン酸化膜と板状のシリコン窒化膜とからなる積層膜等を用いてもよい。さらには、第１のサイドウォール１８Ａとゲート電極１５との間にオフセットスペーサを形成してもよい。
【０１０７】
次に、図１０（ｃ）に示す工程において、ゲート電極１５及び第１のサイドウォール１８Ａをマスクとして、半導体基板１１に、IV族の元素であるゲルマニウム（Ｇｅ）イオン
を注入エネルギーが１００ｋｅＶで、注入ドーズ量が１×１０16ｉｏｎｓ／ｃｍ2 で且つ基板面の法線に対して約２０度のチルト角度（注入角度）を持たせたイオン注入を行なって、半導体基板１１のソース・ドレイン形成領域にアモルファス層２１を形成する。このアモルファス層２１の深さは、後工程で形成するソース・ドレイン注入層の深さよりも浅く形成することが望ましい。また、角度注入により、半導体基板１１における第１のサイドウォール１８Ａの下側の領域をもアモルファス化されるため、ヒ素イオンが晶帯軸の＜１１０＞方向へのチャネリングによりゲート電極１５の下側部分へ回り込む現象をより確実に抑制することできる。このように、アモルファス層２１の形成を角度注入によって行なう場合でも、ゲート電極１５及びゲート絶縁膜１４の側面は第１のサイドウォール１８Ａにより覆われているため、ゲート絶縁膜１４の側端部がゲルマニウムイオンによって損傷を受けるおそれがない。なお、アモルファス層２１を形成するIV族元素には、ゲルマニウムに代えて、シリコン（Ｓｉ）を用いてもよい。
【０１０８】
次に、図１０（ｄ）に示す工程において、ゲート電極１５及び第１のサイドウォール１８Ａをマスクとして、半導体基板１１に形成されたアモルファス層２１に、Ｐ型不純物であるインジウムイオンを注入エネルギーが１０ｋｅＶで、注入ドーズ量が１×１０14ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｐ型イオン注入層１９Ａを形成する。続いて、ゲート電極１５及び第１のサイドウォール１８Ａをマスクとして、半導体基板１１に形成されたアモルファス層２１に、Ｎ型不純物であるヒ素イオンを注入エネルギーが１５ｋｅＶで、注入ドーズ量が３×１０15ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｎ型ソース・ドレイン注入層２０Ａを形成する。このＮ型ソース・ドレイン注入層２０Ａは、Ｐ型イオン注入層１９Ａよりも注入深さが深く且つＰ型イオン注入層１９Ａよりも高濃度の不純物が注入される。さらに、図示はしていないが、ソース・ドレイン領域における電界を緩和する目的で、ヒ素イオンを注入した後に、Ｎ型不純物であるリン（Ｐ）イオンを注入エネルギーが２０ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入してもよい。この電界を緩和するためのリンイオンの注入は、インジウム注入及び高ドーズ量のヒ素注入によって、半導体基板１１の表面及びその近傍部分がアモルファス化されているため、プリアモルファス効果によってチャネリングが大きく抑制された注入分布となる。なお、Ｎ型ソース・ドレイン注入層２０Ａには、ヒ素イオンに代えてリンイオンを用いてもよい。
【０１０９】
次に、図１１（ａ）に示す工程において、アモルファス層２１、Ｐ型イオン注入層１９Ａ及びＮ型ソース・ドレイン注入層２０Ａが形成された半導体基板１１を、４００℃〜７００℃程度にまで、より好ましくは４００℃〜６５０℃程度にまで昇温し、数秒間から最大で１０時間程度の第１の極低温熱処理を加える。この極低温の熱処理は、熱処理温度が十分に低いため、過渡増速拡散に起因する不純物拡散はほとんど起こらない。従って、イオン注入によって生じた結晶のダメージ及びアモルファス化された結晶の回復のみが進行し、各注入層における接合位置はイオン注入直後とほとんど変化しない。
【０１１０】
続いて、極低温下の第１の極低温熱処理の後に、半導体基板１１に対して、約２００℃／秒〜２５０℃／秒の昇温レートで且つ８５０℃〜１０００℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第２の急速熱処理（例えば、ｓｐｉｋｅ  ＲＴＡ、レーザアニール又はフラッシュランプアニール等）を行なう。この第２の急速熱処理により、半導体基板１１におけるサイドウォール１８の両側方の領域に、Ｎ型ソース・ドレイン注入層２０Ａのヒ素イオンが活性化してなるＮ型ソース・ドレイン拡散層２０が形成される。ここで、Ｎ型ソース・ドレイン拡散層２０の内部は、Ｐ型イオン注入層１９Ａによる破線で示すＰ型不純物注入領域１９が埋め込まれた状態となっている。このＰ型不純物注入領域１９は、Ｎ型ソース・ドレイン拡散層２０のＮ型不純物と比べてＰ型不純物の不純物濃度が低いため、Ｐ型不純物拡散層とはならない。この第２の急速熱処理を行なうことにより、第１の極低温熱処理のみでは不十分な不純物の活性化の向上を図ることができる。
【０１１１】
次に、図１１（ｂ）に示す工程において、第１のサイドウォール１８Ａを選択的に、例えば熱リン酸溶液によるウェットエッチングにより一旦除去する。続いて、ゲート電極１５をマスクとして半導体基板１１に、Ｎ型不純物であるヒ素（Ａｓ）イオンを注入エネルギーが２ｋｅＶで、注入ドーズ量が２×１０14ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入を行なって、Ｎ型エクステンション注入層１６Ａを形成する。さらに、ゲート電極１５をマスクとして半導体基板１１に、Ｐ型不純物であるボロンイオンを、注入エネルギーが１０ｋｅＶで、注入ドーズ量が１×１０13ｉｏｎｓ／ｃｍ2 の注入条件でイオン注入して、Ｐ型ポケット注入層１７Ａを形成する。
【０１１２】
次に、図１１（ｃ）に示す工程において、半導体基板１１に対して、約２００℃／秒の昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第３の急速熱処理を行なう。この第３の急速熱処理により、半導体基板１１におけるゲート電極１５の両側方の領域に、Ｎ型エクステンション注入層１６Ａのヒ素イオンが活性化されてなる、比較的に浅い接合面を持つＮ型エクステンション拡散層１６が形成される。さらに、Ｎ型エクステンション拡散層１６の下側には、Ｐ型ポケット注入層１７Ａのボロンイオンが活性化してなり、Ｐ型チャネル拡散層１３よりも高濃度の不純物濃度を有するＰ型ポケット拡散層１７が形成される。このＮ型エクステンション拡散層１６はＮ型ソース・ドレイン拡散層２０と接続され且つＮ型ソース・ドレイン拡散層２０よりも浅い接合面を持っている。
【０１１３】
次に、図１１（ｄ）に示す工程において、図１０（ｂ）に示した工程と同様にして、第２のサイドウォール１８Ｂをゲート電極１５の両側面上に再度形成する。このように、第４の実施形態においては、Ｎ型ソース・ドレイン拡散層２０を形成した後に、第１のサイドウォール１８Ａを除去し、Ｎ型エクステンション拡散層１６及びＰ型ポケット拡散層１７を形成した後に、第２のサイドウォール１８Ｂを形成しなおす。このため、第２のサイドウォール１８Ｂの厚さ（幅）が、Ｎ型ソース・ドレイン拡散層２０、Ｎ型エクステンション拡散層１６及びＰ型ポケット拡散層１７におけるゲート長方向のサイズを規制することがなくなる。これにより、第２のサイドウォール１８Ｂの厚さ（幅）を任意に設定することができるようになる。ここでも、第２のサイドウォール１８Ｂには、窒化シリコンに代えて、酸化シリコンからなる単層膜又は断面Ｌ字状のシリコン酸化膜と板状のシリコン窒化膜とからなる積層膜等を用いてもよい。さらには、第２のサイドウォール１８Ｂとゲート電極１５との間にオフセットスペーサを形成してもよい。
【０１１４】
図９（ａ）は、図１１（ａ）、図１１（ｃ）及び図１１（ｄ）のIXａ−IXａ線におけるＮ型ソース・ドレイン拡散層２０の横方向の不純物濃度プロファイルを表わしている。
【０１１５】
このように、第４の実施形態によると、図１０（ｃ）に示す工程において、Ｎ型ソース・ドレイン形成領域に、ゲルマニウムのイオン注入によりアモルファス層２１を形成した後、図１０（ｄ）に示す工程において、Ｐ型イオン注入層１９Ａ及びＮ型ソース・ドレイン注入層２０Ａを形成する。このように、Ｎ型ソース・ドレイン形成領域にアモルファス層２１を形成することにより、Ｎ型ソース・ドレイン注入層２０Ａを形成する際のヒ素のチャネリングが抑制されるため、浅い不純物分布を有するＮ型ソース・ドレイン注入層２０Ａを形成することができる。
【０１１６】
その後、図１１（ａ）に示す工程において、第１の極低温熱処理により結晶回復を行なった後、第２の急速熱処理によって活性化を行なう。これにより、注入された不純物をほとんど拡散させることなく、注入された不純物の活性化を図ることができる。このとき、前述したように、熱処理によって、イオン化したドナー原子とアクセプター原子が電気的に互いに引き寄せられてイオンペアを形成する。従って、Ｎ型ソース・ドレイン注入層２０Ａにおけるイオン化したヒ素とＰ型イオン注入層１９Ａにおけるイオン化したインジウムとがイオンペアを形成することによってヒ素の過渡増速拡散が抑制されるため、Ｎ型不純物のみを注入した場合よりも浅い接合深さを有するＮ型ソース・ドレイン拡散層２０を形成することができる。
【０１１７】
このように、イオンペアによってヒ素の拡散が抑制されるため、第１の極低温熱処理に続いて実施されるＮ型ソース・ドレイン拡散層２０を形成し活性化するための第２の急速熱処理を必要以上に高い温度に設定する必要がなくなる。しかも、昇温後にその昇温状態を長時間保持する必要もなくなるため、低サーマルバジェットで活性化処理を行なうことが可能となる。さらに、Ｎ型エクステンション拡散層１６をＮ型ソース・ドレイン拡散層２０よりも後に形成するため、一旦、浅く形成されたＮ型エクステンション拡散層１６が、ソース・ドレイン形成用のＮ型不純物の活性化工程における熱処理によって不純物の再分布を起こし、その結果、Ｎ型エクステンション拡散層１６の接合深さが深くなってしまう事態をも抑制することができる。
【０１１８】
また、図１１（ａ）に示した、ソース・ドレイン形成領域へのヒ素イオンのイオン注入の直後に、第１の極低温熱処理を行なうことにより、高ドーズ量のプリアモルファス注入により形成されたアモルファス層２１の結晶を回復することができる。このとき、第１の極低温熱処理の加熱温度が十分に低いため、半導体基板１１中の点欠陥のみが拡散や再結合を起こして消滅し、過渡増速拡散に起因する不純物拡散はほとんど起こることなく、アモルファス層２１の再成長のみが進行する。前述したように、加熱温度が４００℃〜７００℃程度、さらには４００℃〜６００℃程度の温度下においては、アモルファス層２１の固相再成長が起きる。従って、ソース・ドレイン形成領域に注入されたヒ素及びインジウムの接合深さは、イオン注入後からほとんど変わることがなく、浅い接合面を保つことができる。なお、アモルファス層が結晶回復している最中は、不純物の固溶限界が結晶層中における場合よりも高い準安定な状態（meta-stable state）となるため、注入されたイオンの活性化は結晶層に対して同一温度の熱処理を加えた場合よりも向上する。
【０１１９】
また、第４の実施形態においては、ソース・ドレイン形成領域にあらかじめIV族の元素をイオン注入してアモルファス層２１を形成することにより、ソース・ドレイン形成領域を選択的に且つ積極的にアモルファス化することができる。すなわち、ソース・ドレイン形成領域に対して、Ｎ型ソース・ドレイン注入層２０Ａを形成する前に角度注入によりプリアモルファス化することにより、注入されたヒ素イオンの深さ方向のチャネリングを抑制できるだけでなく、ヒ素イオンが晶帯軸の＜１１０＞方向へのチャネリングによりゲート電極１５の下側部分へ回り込む現象をも抑制することができる。
【０１２０】
また、インジウムは転位ループ欠陥層に強く偏析することが知られており、ヒ素イオンが注入されたＮ型ソース・ドレイン注入層２０Ａに、インジウムイオンが注入されたＰ型イオン注入層１９Ａを形成しておくことにより、インジウムが転位ループ欠陥層にトラップされる。その結果、転位ループ欠陥層からの格子間シリコンの放出に寄与するヒ素の過渡増速拡散をも抑制することができる。
【０１２１】
以上のことから、Ｎ型エクステンション拡散層１６の不純物の再分布を抑制しつつ、浅い接合面を有するＮ型ソース・ドレイン拡散層２０を確実に形成することができる。
【０１２２】
また、Ｐ型チャネル拡散層１２の形成に、質量数が相対的に大きいインジウムイオンを用いているため、Ｐ型チャネル拡散層１２における基板表面の近傍において不純物濃度が低くなり、一方、基板表面から少し深い領域においては不純物濃度が高くなる、いわゆるレトログレードな不純物プロファイルを得ることができる。これにより、主に不純物散乱に起因するキャリアの移動度の低下を防ぐことができるため、短チャネル効果の顕在化を抑制することができる。その結果、トランジスタの微細化を確実に行なえるようになる。
【０１２３】
なお、第２の実施形態においても、ソース・ドレイン形成領域にアモルファス層２１を形成する際には、ゲルマニウムイオン又はシリコンイオンを角度注入してもよい。
【０１２４】
また、第１〜４の各実施形態においては、Ｐ型チャネル拡散層１２の不純物イオンにインジウムイオンを用いたが、これに代えて、ホウ素又は該ホウ素よりも重いＰ型となる元素イオンを用いてもよく、また、ホウ素イオン及び該ホウ素イオンよりも重いＰ型となる元素イオンを併せて用いてもよい。さらには、インジウムよりも質量数が大きい３Ｂ族元素を用いてもよい。ゲート絶縁膜１２には、酸化シリコンを用いたが、酸窒化膜又は高誘電体絶縁膜、例えばハフニウムオキサイド又はハフニウムシリケートを用いてもよい。
【０１２５】
また、第１〜第４の各実施形態は、半導体装置としてＮチャネル型ＭＩＳトランジスタを用いて説明したが、これに代えて、ＰチャネルＭＩＳトランジスタであってもよい。Ｐチャネル型ＭＩＳトランジスタの場合には、Ｐ型ソース・ドレイン拡散層を構成するＰ型不純物イオンとして、例えば、ホウ素イオン又はインジウムイオン等を用い、Ｐ型不純物イオンとイオンペアを形成するＮ型不純物として、ヒ素イオン、アンチモン（Ｓｂ）イオン又はビスマス（Ｂｉ）イオン等の５Ｂ族元素を用いることができる。
【０１２６】
また、第１〜第４の各実施形態において、ゲート絶縁膜１４には酸化シリコンを用い、ゲート電極１５にはポリシリコン又はポリメタルを用いたが、Ｎ型ソース・ドレイン拡散層２０及びＮ型エクステンション拡散層１６を形成した後に、ゲート電極１５及びゲート絶縁膜１４をエッチングにより除去し、その後、ゲート絶縁膜１４には酸窒化シリコン又はハフニウムオキサイド等の高誘電体膜を用い、ゲート電極１５にはタングステン又はチタン等の金属膜を用いてゲート電極構造を置換する、いわゆるゲートリプレースメントを行なってもよい。
【産業上の利用可能性】
【０１２７】
本発明に係る半導体装置及びその製造方法は、ソース・ドレイン拡散層の内側にソース・ドレイン拡散層とは逆の導電型の不純物を注入することにより、ソース・ドレイン拡散層を構成する不純物の過渡増速拡散を低サーマルバジェットにより抑制することができ、急峻で浅い接合面を有するソース・ドレイン拡散層を形成し且つエクステンション拡散層の再分布をも抑制できるという効果を奏し、接合面が浅く且つ低抵抗な拡散層を有する微細化可能な半導体装置等として有用である。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】（ａ）は図２（ｄ）のIVａ−IVａ線におけるＮ型ソース・ドレイン拡散層の横方向の不純物濃度プロファイルを示すグラフである。（ｂ）はイオンペア形成用インジウムの注入の有無による熱処理後のヒ素の不純物プロファイルをシミュレーションした結果を示すグラフである。
【図５】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】（ａ）は図７（ｄ）、図８（ｂ）、図８（ｃ）、図１１（ａ）、図１１（ｃ）及び図１１（ｄ）のIXａ−IXａ線におけるＮ型ソース・ドレイン拡散層の横方向の不純物濃度プロファイルを示すグラフである。（ｂ）はイオンペア形成用インジウムの注入の有無による熱処理後のヒ素の不純物プロファイルをシミュレーションした結果を示すグラフである。
【図１０】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】（ａ）〜（ｅ）は従来の半導体装置の製造工程を示す断面図である。
【図１３】図１２（ｅ）のXIII−XIII線におけるＮ型ソース・ドレイン拡散層の横方向の不純物濃度プロファイルを示すグラフである。
【符号の説明】
【０１２９】
１１    半導体基板
１２    Ｐ型チャネル拡散層
１２Ａ  Ｐ型チャネル注入層
１３    Ｐ型ウェル拡散層
１３Ａ  Ｐ型ウェル注入層
１４    ゲート絶縁膜
１５    ゲート電極
１６    Ｎ型エクステンション拡散層
１６Ａ  Ｎ型エクステンション注入層
１７    Ｐ型ポケット拡散層
１７Ａ  Ｐ型ポケット注入層
１８    サイドウォール
１８Ａ  第１のサイドウォール
１８Ｂ  第２のサイドウォール
１９    Ｐ型不純物注入領域
１９Ａ  Ｐ型イオン注入層
２０    Ｎ型ソース・ドレイン拡散層
２１    アモルファス層
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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