(57)【要約】【課題】  ＣＳＴＢＴにおいてゲート容量や短絡電流を制御でき、かつ、閾値電圧のバラツキを抑制した絶縁ゲート型半導体装置を提供すること。【解決手段】  Ｐベース領域(104)と半導体基体(103)の間に形成され、半導体基体(103)より不純物濃度の高いキャリア蓄積層（113）を備えたＣＳＴＢＴであって、ゲート電極(110)周縁部のＰベース領域(104)部がチャネルとして機能し、キャリア蓄積層（113）において、チャネル直下のキャリア蓄積層領域（113a）の不純物濃度をND1、チャネル直下以外のキャリア蓄積層領域（113b）の不純物濃度をND2としたとき、ND1 < ND2 となる構成とした。【選択図】図１
2005347289.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基体と、
前記第１導電型の半導体基体の下主面に形成された第２導電型のコレクタ領域と、
前記コレクタ領域と接続されたコレクタ電極と、
前記第１導電型の半導体基体の上主面に選択的に形成された第２導電型のベース領域と、
前記ベース領域と前記半導体基体の間に形成され、前記半導体基体より不純物濃度の高い第１導電型のキャリア蓄積層と、
前記ベース領域内に選択的に形成された第１導電型のエミッタ領域と、
前記ベース領域内に選択的に形成され、かつ前記第１導電型の半導体基体まで到達する深さを有するトレンチ溝と、
前記トレンチ溝の内部に絶縁膜を介して埋設されたゲート電極と、
前記ベース領域と前記エミッタ領域が共通に接続されたエミッタ電極と、を備えた絶縁ゲート型半導体装置であって、
前記ゲート電極周縁部の前記ベース領域部がチャネルとして機能し、前記キャリア蓄積層において、前記チャネル直下のキャリア蓄積層領域の不純物濃度をND1、チャネル直下以外のキャリア蓄積層領域の不純物濃度をND2としたとき、ND1 < ND2 となることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記チャネル直下のキャリア蓄積層領域の不純物濃度ND1とチャネル直下以外のキャリア蓄積層領域の不純物濃度ND2は、
ND1 < 7E16cm−３、ND2 < 3E17cm−３、ND2/ND1 > 5  
であることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項３】
前記トレンチ溝は第１のトレンチ溝と第２のトレンチ溝とを有し、前記第１のトレンチ溝の内部に絶縁膜を介して第１のゲート電極が埋設され、
前記第２のトレンチ溝の内部に絶縁膜を介して第２のゲート電極が埋設され、
前記第１のゲート電極周縁部の前記ベース領域部のみチャネルとして作用し、前記第２のゲート電極周縁部の前記ベース領域部はチャネルとして作用しないことを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項４】
前記チャネル直下のキャリア蓄積層領域の不純物濃度ND1とチャネル直下以外のキャリア蓄積層領域の不純物濃度ND2は、
ND1 < 7E16cm−３、ND2 < 3E17cm−３、ND2/ND1 > 5  
であることを特徴とする請求項３記載の絶縁ゲート型半導体装置。
【請求項５】
前記第２のゲート電極が複数個規則的に配置されたことを特徴とする請求項３記載の絶縁ゲート型半導体装置。
【請求項６】
前記チャネル直下のキャリア蓄積層領域の不純物濃度ND1とチャネル直下以外のキャリア蓄積層領域の不純物濃度ND2は、
ND1 < 5E16cm−３、ND2 < 1E17cm−３、ND2/ND1 > 5  
であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第２のゲート電極を前記エミッタ電極と同電位にすることで、前記第２のゲート電極周縁部の前記ベース領域部はチャネルとして作用しないことを特徴とする請求項３記載の絶縁ゲート型半導体装置。
【請求項８】
前記キャリア蓄積層は、ユニットセル内に選択的に形成されたことで、前記関係式 ND1 < ND2 を得ることを特徴とする請求項１乃至７のいずれか１項に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に関し、特に、絶縁ゲートを有するバイポーラトランジスタおよびパワーＭＯＳＦＥＴ等において、例えば負荷短絡時にスイッチングしたときに発生するゲート・エミッタ間の電圧上昇を抑制することで、過剰な短絡電流を抑制した絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
一般にモータ等を駆動するパワーエレクトロニクスでは、スイッチング素子として、定格電圧が３００Ｖ以上の領域では、その特性から例えば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以後「ＩＧＢＴ」と略記する）の電力用半導体素子が主に用いられている。中でも、トレンチゲートを有する絶縁ゲート型半導体装置、即ち、ゲート電極が半導体基体の一主面に形成された溝（トレンチ）の中に埋め込まれた構造を有する絶縁ゲート型半導体装置は、微細化が容易であり、集積度を高めることができる利点があるので注目を集めている。また、ＩＧＢＴチップは近年数百アンペア定格のチップまでラインアップされており、パワーモジュールの小型化を可能にしている。
【０００３】
図１３は従来のトレンチゲート型ＩＧＢＴ（Trench gate Bipolar Transistor：以後「ＴＩＧＢＴ」と略記する）の構造の一例を模式的に示す断面図であり、このＴＩＧＢＴ構成と動作について図１３を参照して以下に説明する。
【０００４】
同図に示す構成において、Ｐコレクタ層であるＰ＋基板１０１上にＮ＋バッファ層１０２が形成され、Ｐ＋基板１０１の裏面にはコレクタ電極１１２が形成されている。Ｎ＋バッファ層１０２上にＮ−半導体（ベース）層１０３が形成され、更に、ＴＩＧＢＴのセル領域では、Ｎ−半導体層１０３の表面上には、Ｐ型の不純物を拡散することによりＰベース領域１０４が選択的に形成されている。このＰベース領域１０４の表面上の一部または全面には、高濃度のＮ型の不純物を選択的に拡散することによりＮ＋エミッタ領域１０５が形成されている。
【０００５】
図１３の構成では、複数のトレンチ溝１０７がＮ＋エミッタ領域１０５と直交するように形成されている。各トレンチ溝はＮ＋エミッタ領域１０５の高さ位置からＮ−半導体層１０３内に達する深さにまで形成され、各トレンチ溝１０７の内部にはＭＯＳトランジスタのトレンチゲート電極１１０が絶縁性のゲート酸化膜１０８を介して埋め込まれている。ゲート電極１１０の周縁部で、Ｎ＋エミッタ領域１０５とＮ−半導体層１０３との間に介在するＰベース領域１０４がチャネル領域として機能する。ゲート電極１１０の上面は層間絶縁膜１０９で被膜され、さらにエミッタ電極１１１が形成されている。
【０００６】
図１４は、ＴＩＧＢＴの特性を改善するために本願発明者らが発案したキャリア蓄積型ＴＩＧＢＴ（Carrier Stored Trench-gate Bipolar Transistor：以後「ＣＳＴＢＴ」と略記する）の構造を模式的に示す断面図である。このＣＳＴＢＴでは、Ｐベース領域１０４とＮ−半導体（ベース）層１０３との間にキャリア蓄積用のキャリア蓄積領域１１３であるＮ−半導体層（以後「ＣＳ層」と略記する）が形成されている。
【０００７】
次に、図１３および図１４を参照して従来のＩＧＢＴの動作について説明する。エミッタ電極１１１とコレクタ電極１１２間に所定の正のコレクタ電圧ＶＣＥを印加した状態で、エミッタ電極１１１とゲート電極１１０間に所定の正のゲート電圧ＶＧＥを印加してゲートをオン状態とする。このときＰベース領域１０４のチャネル領域がＰ型からＮ型に反転してチャネルが形成され、このチャネルを通じてエミッタ電極１１１から、電子がＮ−半導体層１０３に注入される。この注入された電子によりＰ＋基板（コレクタ）１０１とＮ−半導体層１０３間が順バイアス状態とされ、Ｐ＋基板１０１から正孔（ホール）が注入される。これにより、Ｎ−半導体層１０３の抵抗が大幅に下がり、ＩＧＢＴのオン抵抗が大幅に下がり、電流容量は増大する。Ｐ＋基板１０１から正孔（ホール）が注入されることによりＮ−半導体層１０３の抵抗を下げている。
【０００８】
次に、ＩＧＢＴのオン状態からオフ状態にターンオフする場合の動作について説明する。図１３および図１４の構造において、エミッタ電極１１１とゲート電極１１０間にオン状態で印加されたゲート電圧ＶＧＥをゼロまたは負（逆バイアス）にすることにより、Ｎ型に反転したチャネル領域がＰ型領域にもどり、エミッタ電極１１１からのＮ−半導体層１０３に対する電子の注入が止まる。電子の注入の停止によりＰ＋基板１０１からの正孔（ホール）の注入も止まることになる。その後、Ｎ−半導体層１０３（およびＮ＋バッファ層１０２）に蓄積されていた電子と正孔（ホール）はそれぞれコレクタ電極１１２とエミッタ電極１１１へ回収されていくか、または互いに再結合して消滅する。
【０００９】
図１３に示すＴＩＧＢＴの場合は、平面ゲート型のＩＧＢＴに比べて表面もＭＯＳトランジスタを約１／１０程度に微細化できるので、特性の向上が図れる。また、平面型のＩＧＢＴでは表面でＰベース層に挟まれた領域に電流経路が形成され、この部分での電圧降下が大きかったが、上記ＴＩＧＢＴでは、ゲート１１０がＰベース層１０４を突き抜けて形成されるため、電流経路にはＰベース層に挟まれた領域がなくなり、特性の向上が図れる。
【００１０】
図１４に示すＣＳＴＢＴの場合では、Ｐベース領域１０４の下面にキャリア蓄積用のＣＳ層１１３が形成されている。これにより、Ｐ＋基板１０１からの正孔（ホール）がエミッタ電極１１１に通過するのを防止し、このＣＳ層１１３に正孔（ホール）が蓄積され、ＴＩＧＢＴの場合よりさらにオン電圧を低下させることができる。
【００１１】
しかし、図１３に示すＴＩＧＢＴの場合、セルサイズが平面ゲートの場合に比べて１／１０程度に縮小されているため、オン電圧が非常に低くできるという利点がある反面、ゲート容量および短絡電流が増大するという問題がある。この問題を解決するには、トレンチゲートを形成するピッチを大きくしてセルサイズを大きくすることが考えられるが、セルサイズを大きくすると、ＴＩＧＢＴではオン電圧の上昇を招くことになる。
【００１２】
一方、図１４に示すＣＳＴＢＴの場合は、セルサイズを大きくすると、オン電圧の上昇は抑制できるが、耐圧の低下を招くといった問題が生じる。特に、耐圧の低下はスイッチング素子として致命的となるので、単にセルサイズを大きくすることだけでは上記問題は解決しない。
【００１３】
図１５および図１６は、ＴＩＧＢＴとＣＳＴＢＴにおけるＰベース間隔（トレンチ間隔）を広げた場合の耐圧変化（図１５）とオン電圧変化（図１６）の依存性をデバイスシミュレーションを用いて計算した結果を示す。ここでは、従来のＴＩＧＢＴ、ＣＳＴＢＴはＰベース間隔を３μｍとして設計し、トレンチ間隔（Ｐベース間隔）を１１μｍまで変化させたときの結果を示している。トレンチ間隔が１１μｍの場合は、セルサイズは従来の３倍になり、ゲート容量は１／３になる。
【００１４】
図示のシミュレーション計算結果から、ＴＩＧＢＴ（●印で示す）では、トレンチ間隔を広げても耐圧はあまり変化しないが（図１５）、オン電圧は急激に増大する（図１６）。一方、ＣＳＴＢＴ（△印で示す）では、トレンチ間隔を広げてもオン電圧はあまり変化しないが（図１６）、耐圧は急激に低下し（図１５）、トレンチ間隔が５μｍの場合は耐圧は２００Ｖ未満、６μｍでは１００Ｖ以下となり、それ以上に広げると耐圧はほとんど０Ｖに近い値となった。このように、ゲート容量および短絡電流を低下させるためにトレンチ間隔を広げる（即ち、セルサイズを拡大する）と、オン電圧の上昇（ＴＩＧＢＴの場合）または耐圧の低下（ＣＳＴＢＴの場合）を招くことになることを示している。
【００１５】
そこで、従来の改良型として、図１７に示すＣＳＴＢＴように、例えばトレンチゲートを形成するピッチは変えずに、トレンチ溝内に形成されたゲート電極１１０とエミッタ電極１１１とを接続する構成部分の改良型が本願発明者らによって提案されている（例えば、特許文献１参照）。即ち、図１７の構成ではエミッタ電極と第２のゲート電極部１１０ｂ上面が接続されている。
【００１６】
上記構成において、エミッタ電極と接続された第２のゲート電極部１１０ｂのセルは、ゲート電圧ＶＧＥが０Ｖであり、ゲートとして機能しないダミーゲート領域であることを意味し、図１３および図１４に示す従来のＴＩＧＢＴおよびＣＳＴＢＴと同一のセルサイズでも耐圧の低下を招かないという利点がある。
図１８は上記従来のＣＳ層濃度（相対値）と閾値電圧（ＶGEth）の面内バラツキ（相対値）の関係を示すグラフである。
【００１７】
上記構成において、例えば、ストライプ状に形成されたトレンチゲート領域において、３本のトレンチゲートに対し２本をエミッタ電極と接続することで、ゲート容量および短絡電流を１／３に抑制することが可能となる。これは、ゲート容量および短絡電流を比較的自由に選択できることを意味している。このように、前述のデバイスシミュレーションの結果からも、ＴＩＧＢＴではオン電圧の上昇があるが、ＣＳＴＢＴではオン電圧の上昇が小さいため、ＣＳＴＢＴは非常に有望なデバイスであるといえる。
【００１８】
図１９乃至図２３は従来のＣＳＴＢＴの製造工程において、ＣＳ層形成からトレンチゲート形成までの製造フローを示す概略図である。以下に、ＣＳＴＢＴの製造工程について図１９乃至図２３を用いて説明する。
【００１９】
先ず、図１９に示すように、ＣＳ層形成のためのイオン注入工程では、例えばリンを選択的にイオン注入する。次に、図２０に示すように、熱拡散によりＣＳ層１１３を形成する。さらに、図２１に示すように、例えばボロンをイオン注入し、熱拡散を施すことでＰベース層１０４を形成する。次に、図２２に示すように、例えば砒素を選択的にイオン注入し、熱拡散を施すことでＮ＋エミッタ領域１０５を形成する。さらに、図２３に示すように、トレンチ溝１０７を形成後、絶縁ゲート酸化膜１０８を介して、例えばポリシリコンでゲート電極１１０をトレンチ溝内に形成してゲート領域とする。
【００２０】
図２４および図２５は、上記工程により得られたＣＳＴＢＴについて、図２３に示す断面部I-I, II-II におけるシミュレーションで濃度プロファイルを計算した結果をそれぞれ示すグラフ図である。同図に示すように、チャネル領域のＰベース層の不純物濃度と比較してセル中央部領域のＰベース層の不純物濃度が異なっており、ＣＳ層１１３の不純物濃度もセル中央部領域で低くなっていることが判る。
【００２１】
【特許文献１】特開２００３−２２４２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかし、ＣＳＴＢＴにおいては、ＣＳ層を付加していることが構造上の特徴ポイントとなるが、図１８に示すＣＳ層濃度（相対値）と閾値電圧（ＶGEth）の面内バラツキ（相対値）の関係から明らかなように、ＣＳ層を追加形成することで閾値電圧（ＶGEth）のバラツキが大きくなるといった問題がある。
【００２３】
一方、ＴＩＧＢＴでは６００Ｖクラスの定格電圧ではＮ−半導体層１０３は不純物濃度が１．０Ｅ１４ｃｍ−３程度であり、Ｐベース領域１０４は不純物濃度が１．０Ｅ１７ｃｍ−３程度でのオーダであり、このＮ−半導体層１０３にＰベース領域１０４を例えばイオン注入と熱拡散によって形成するため、Ｎ−半導体層の濃度バラツキが発生してもＰベース領域の濃度バラツキにはほとんど影響を及ぼさない。
【００２４】
ＣＳＴＢＴの場合は、不純物濃度が例えば１．０Ｅ１７ｃｍ−３程度のオーダの比較的高濃度のＣＳ層に、不純物濃度が１．０Ｅ１７ｃｍ−３程度のオーダのＰベース領域を形成するため、ＣＳ層の濃度バラツキによりＰベース領域の濃度バラツキが発生してしまう。
【００２５】
そのため、ＴＩＧＢＴと比較すると、ＣＳＴＢＴでは閾値電圧（ＶGEth）のバラツキが大きくなるといった問題があり、このバラツキを改善するために、製造設備管理を従来よりも強化する必要がある。このように、ＣＳＴＢＴでは種々の観点から大きな利点がある反面、閾値電圧（ＶGEth）のバラツキを抑制することが重要な課題となる。
【００２６】
本発明は、上記課題を解決するためになされたもので、ＣＳＴＢＴにおいてゲート容量や短絡電流を制御でき、かつ、閾値電圧（ＶGEth）のバラツキを抑制した絶縁ゲート型半導体装置を提供することを目的とする。
【００２７】
また、従来のＣＳＴＢＴでは、チャネル直下のＣＳ層は、ゲート電圧印加時に電化蓄積により、Ｎ−層であったものがＮ＋層になるが、チャネル直下以外の領域はできるだけ高濃度のＣＳ層にすることが理想的であるが、図１９乃至図２３は従来のＣＳＴＢＴ従来の製造方法ではこれを実現することが困難であった。つまり、オン電圧低減の妨げになっていた。本発明ではこの問題も同時に解決することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するために、本発明に係る絶縁ゲート型半導体装置は、第１導電型の半導体基体と、前記第１導電型の半導体基体の下主面に形成された第２導電型のコレクタ領域と、前記コレクタ領域と接続されたコレクタ電極と、前記第１導電型の半導体基体の上主面に選択的に形成された第２導電型のベース領域と、前記ベース領域と前記半導体基体の間に形成され、前記半導体基体より不純物濃度の高い第１導電型のキャリア蓄積層と、前記ベース領域内に選択的に形成された第１導電型のエミッタ領域とを備え、さらに、前記ベース領域内に選択的に形成され、前記第１導電型の半導体基体まで到達する深さを有するトレンチ溝と、前記トレンチ溝の内部に絶縁膜を介して埋設されたゲート電極と、前記ベース領域と前記エミッタ領域が共通に接続されたエミッタ電極とを備えた絶縁ゲート型半導体装置であって、前記ゲート電極周縁部の前記ベース領域部がチャネルとして機能し、前記キャリア蓄積層において、前記チャネル直下のキャリア蓄積層領域の不純物濃度をND1、チャネル直下以外のキャリア蓄積層領域の不純物濃度をND2としたとき、ND1 < ND2 となることを特徴とする。
【００２９】
上記構成において、好ましくは、前記チャネル直下のキャリア蓄積層領域の不純物濃度ND1とチャネル直下以外のキャリア蓄積層領域の不純物濃度ND2は、
ND1 < 7E16cm−３、ND2 < 3E17cm−３、ND2/ND1 > 5  
であってもよい。
【００３０】
また、好ましくは、前記トレンチ溝は第１のトレンチ溝と第２のトレンチ溝とを有し、前記第１のトレンチ溝の内部に絶縁膜を介して第１のゲート電極が埋設され、前記第２のトレンチ溝の内部に絶縁膜を介して第２のゲート電極が埋設され、前記第１のゲート電極周縁部の前記ベース領域部のみチャネルとして作用し、前記第２のゲート電極周縁部の前記ベース領域部はチャネルとして作用しない構成としてもよい。
【発明の効果】
【００３１】
本発明によれば、上記構成により、ゲート容量や短絡電流を制御でき、かつ、閾値電圧（ＶGEth）のバラツキを抑制した絶縁ゲート型半導体装置を提供することが可能となり、また、ＣＳＴＢＴにおいて、チャネル直下のＣＳ層は、チャネル直下以外の領域はできるだけ高濃度のＣＳ層にすることが可能となり、オン電圧低減を実現できる。
【発明を実施するための最良の形態】
【００３２】
以下、添付の図面を参照して本発明の実施の形態について説明する。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。以下、図１乃至図１２を用いて本発明の実施の形態について、ＣＳＴＢＴを代表例として説明する。ただし、本発明はＣＳＴＢＴに限定されるものではなく、他のＩＧＢＴおよびＭＯＳトランジスタにも適用可能である。
【００３３】
（実施の形態１）
図１は本発明の実施の形態１に係るＣＳＴＢＴの一例を模式的に示した断面図である。本実施の形態１に係るＣＳＴＢＴでは、ＣＳ層１１３においてチャネル領域直下のＣＳ層領域を第１のＣＳ層領域１１３ａとし、それ以外のＣＳ層領域を第２のＣＳ層領域１１３ｂとして構成し、第１のＣＳ層領域１１３ａの不純物濃度を下げることにより、閾値電圧（ＶGEth）のバラツキを抑制するものである。また、チャネル直下以外の第２のＣＳ層領域１１３ｂを高濃度にすることで、キャリア蓄積の効果を保ち、オン電圧を低下させることを可能とするものである。
【００３４】
図１を参照して、以下にその構造について説明する。図示の構成において、コレクタ領域であるＰ＋基板１０１の上面にＮ＋バッファ層１０２が形成され、Ｐ＋基板１０１の裏面にはコレクタ電極１１２が形成されている。Ｎ＋バッファ層１０２の上面にＮ−半導体（ベース）層１０３が形成され、更に、セル領域では、Ｎ−半導体層１０３の表面上には、Ｎ−半導体層１０３より不純物濃度の高いキャリア蓄積用のＮ−半導体層であるキャリア蓄積領域（ＣＳ層）１１３が形成されている。キャリア蓄積領域１１３の上面には、Ｐ型の不純物を拡散することによりＰベース領域１０４が選択的に形成されている。このＰベース領域１０４の表面上の一部には、高濃度のＮ型の不純物を選択的に拡散することによりＮ＋エミッタ領域１０５が積層されている。
【００３５】
上記構成において、Ｐベース領域１０４とＮ−半導体層１０３との間にキャリア蓄積用のＮ−層（ＣＳ層）１１３を介在させ、複数のトレンチ溝１０７がＮ＋エミッタ領域１０５の長手方向と直交する方向に形成され、一定の間隔（ピッチ）をもって互いに平行に配列した構成である。Ｐベース層１０４の表面部分において、トレンチ溝１０７の外側の側壁上部に隣接するようにＮ＋エミッタ領域１０５が選択的に形成されている。
【００３６】
各トレンチ溝１０７はＮ＋エミッタ領域１０５の高さ位置からＮ−半導体層１０３内に達する深さにまで形成され、このトレンチ溝１０７の内部にはＭＯＳトランジスタのトレンチゲート電極１１０が埋め込まれている。即ち、トレンチ溝内にはゲート絶縁膜１０８を介してその内部にポリシリコン等のゲート電極１１０が埋設されている。Ｐベース領域１０４において、ゲート絶縁膜１０８を介してゲート電極１１０と対向する周縁部に位置し、Ｎ＋エミッタ領域１０５とキャリア蓄積領域（ＣＳ層）１１３との間に介在するＰベース領域１０４の部分がチャネル領域として機能する。
【００３７】
各ゲート電極１１０の上面全体およびＮ＋エミッタ領域１０５の表面の一部領域上には、マスクパターン設定により層間絶縁膜１０９を適宜形成して被膜し、Ｐベース領域１０４およびＮ＋エミッタ領域１０５の表面の一部領域（層間絶縁膜１０９で被膜されていない領域）上と層間絶縁膜１０９の表面領域上を覆うようにエミッタ電極１１１が形成される。このようにして、エミッタ電極１１１は、ベース領域１０４とエミッタ領域１０５に接続され、エミッタ電極１１１とコレクタ電極１１２が一対の主電極として機能する。
【００３８】
図１に示すＣＳＴＢＴの場合は、平面ゲート型のＩＧＢＴに比べて表面もＭＯＳを約１／１０程度に微細化できるので特性の向上が図れる。また、平面型のＩＧＢＴでは表面でＰベース層に挟まれた領域に形成された電流経路を電流が流れ、この部分での電圧降下が大きかったが、本実施の形態のＣＳＴＢＴでは、ゲート電極１１０がＰベース層１０４およびキャリア蓄積領域（ＣＳ層）１１３を突き抜けて形成されるため、電流経路にはＰベース層に挟まれた領域がなくなり、特性の向上が図れる。
【００３９】
また、Ｐベース領域１０４の下面にキャリア蓄積用のＮ−層であるキャリア蓄積領域（ＣＳ層）１１３が形成されていることにより、Ｐ＋基板１０１からの正孔（ホール）がエミッタ電極に通過するのを防止し、Ｐベース領域１０４の下面側に位置するキャリア蓄積領域（ＣＳ層）１１３に正孔（ホール）が蓄積され、キャリア蓄積領域を持たないＴＩＧＢＴの場合よりさらにオン電圧を低下させることができる。
【００４０】
なお、従来技術の説明で用いた図１５および図１６に示すデバイスシミュレーションの結果からも、ＴＩＧＢＴではオン電圧の上昇をもたらすが、ＣＳＴＢＴではオン電圧の上昇が小さいため、ＣＳＴＢＴの方が電力用半導体素子として好ましい。
【００４１】
上記構成において、本実施の形態では、キャリア蓄積層（ＣＳ層）におけるチャネル直下の第１のＣＳ層領域１１３ａの不純物濃度をND1、チャネル直下以外の第２のＣＳ層領域１１３ｂの不純物濃度をND2としたとき、ND1 < ND2 としている。具体的には、ND1 < 5E16cm−３、ND2 < 1E17cm−３、ND2/ND1 > 5  とし、好ましくは、ND1 < 7E16cm−３、ND2 < 3E17cm−３、ND2/ND1 > 5  となるように構成している。上記関係式は、ＣＳ層を形成する際に、ユニットセル内に選択的にＣＳ層を形成することで達成できる。上記構成により、オン電圧の増加を抑制し、閾値電圧（ＶGEth）のバラツキを大幅に改善することができる。
【００４２】
（実施の形態２）
図２は本発明の実施の形態２に係るＣＳＴＢＴの一例を模式的示した断面図であり、図３乃至図７は本実施の形態２に係るＣＳＴＢＴの製造工程において、ＣＳ層形成からトレンチゲート形成までの製造フローを示す概略図である。本実施形態２に係るＣＳＴＢＴでは、ＣＳ層１１３においてチャネル領域直下でトレンチ溝側壁近傍のＣＳ層領域を第１のＣＳ層領域１１３ａとし、それ以外のＣＳ層領域を第２のＣＳ層領域１１３ｂとしたとき、第１のＣＳ層領域１１３ａの層厚を第２のＣＳ層領域１１３ｂの層厚よりも薄く構成している。上記構成により、第１のＣＳ層領域１１３ａの不純物濃度を下げることにより、閾値電圧（ＶGEth）のバラツキを抑制するものである。
【００４３】
また、チャネル直下以外の第２のＣＳ層領域１１３ｂを第１のＣＳ層領域１１３ａの不純物濃度よりも高濃度にすることで、キャリア蓄積の効果を保ち、オン電圧を低下させることが可能となる。よって、閾値電圧（ＶGEth）のバラツキを効果的に改善することができる。
【００４４】
以下に、本発明の実施の形態２に係るＣＳＴＢＴの製造工程について図３乃至図７を用いて説明する。先ず、図３に示すように、ＣＳ層形成のためのイオン注入工程では、レジスト１１４を介して、例えばリンを選択的にイオン注入する。次に、図４に示すように、熱拡散によりレジスト直下部の厚みが薄くなるようにＣＳ層１１３が形成される。さらに、図５に示すように、例えばボロンをイオン注入し、熱拡散を施すことでＰベース層１０４を形成し、中央部が厚くなった複数のＣＳ層領域部１１３が形成される。
【００４５】
次に、図６に示すように、例えば砒素を選択的にイオン注入し、熱拡散を施すことでＮ＋エミッタ領域１０５を、各ＣＳ層領域間に対応するＰベース層１０４の上面内に形成する。図５，６から明らかなように、従来はセル領域部には全面イオン注入していたが、本実施の形態ではレジストを介して部分的にイオン注入したことにより、各ＣＳ層領域１１３の中央部が厚く、端部が薄くなった複数のＣＳ層領域１１３を形成している。
【００４６】
次に、図７に示すように、トレンチ溝１０７をＣＳ層領域１１３間に形成した後、絶縁ゲート酸化膜１０８をトレンチ溝１０７内壁部に形成し、例えばポリシリコンのゲート電極１１０をトレンチ溝１０７内に埋設してゲート領域とする。
【００４７】
一般に、トレンチ溝形成後において、チャネル領域となるトレンチ溝側壁部を清浄化処理し、ダメージ層の除去および回復のために熱酸化処理を行っている。これにより、チャネル領域のボロンが偏析して実効的なＰベース濃度が下がる。
【００４８】
図示の構成から明らかなように、最終的にトレンチゲート側壁部近傍に形成されるチャネル領域直下のＣＳ層領域１１３ａの不純物濃度が他領域（中央部）１１３ｂの不純物濃度に比べて低濃度になる。
【００４９】
図８〜図１０は、上記工程により得られたＣＳＴＢＴについて、図７に示す各断面位置I−I，II−II，III−IIIでの濃度プロファイルをシミュレーションで計算した結果をそれぞれ示すグラフ図である。同図に示すように、チャネル直下のＣＳ層（断面位置I−I）の不純物濃度が低く、それ以外のセル中央部領域（断面位置II−II，III−III）のＣＳ層の不純物濃度が高くなり、これは従来型のものと逆の関係となっていることが判る。
【００５０】
即ち、チャネル直下のＣＳ層領域１１３ａは、ゲート電圧印加時に電化蓄積により、Ｎ−層であったものがＮ＋層になるが、本実施の形態により、チャネル直下以外の領域１１３ｂはできるだけ高濃度のＣＳ層にすることが実現可能となる。よって、閾値電圧（ＶGEth）のバラツキを効果的に抑制するとともに、オン電圧の低下を可能とするものである。
【００５１】
（実施の形態３）
図１１は本発明の実施の形態３に係るＣＳＴＢＴの一例を模式的示した断面図である。本実施の形態３に係るＣＳＴＢＴは、図１に示す実施の形態１において第２のトレンチゲートをダミーのトレンチゲートとした変形例である。即ち、第２のゲート電極部１１０ｂのセルはエミッタ電極１１１と接続され、ゲート電圧ＶＧＥが０Ｖであり、ゲートとして機能しないダミーゲート領域であり、従来のＴＩＧＢＴおよびＣＳＴＢＴと同一のセルサイズでも耐圧の低下を招かないという利点がある。
【００５２】
例えば、ストライプ状に形成されたトレンチゲート領域において、３本のトレンチゲートに対し２本をエミッタ電極１１１と接続すると、ゲート容量および短絡電流を１／３に抑制することができる。つまり、ゲート容量および短絡電流は比較的自由に選択できることを意味している。
【００５３】
図示のように、第１及び第３のゲート電極１１０ａ，１１０ｃ上に形成される層間絶縁膜１０９の形成は、例えば、第１又は第３のゲート電極上の絶縁酸化膜を形成する際に、マスクパターンを変更設定することで容易にゲート容量および短絡電流を自由に選択でき、設計自由度の向上が図れる。
【００５４】
具体的には、第１、第２及び第３のトレンチ溝１０７ａ，１０７ｂ，１０７ｃがＰベース領域１０４内に選択的に形成され、第１、第２及び第３のゲート電極１１０ａ，１１０ｂ，１１０ｃが、それぞれ第１、第２及び第３のトレンチ溝１０７ａ，１０７ｂ，１０７ｃの内部にゲート酸化絶縁膜１０８を介して埋設されている。各トレンチ溝は、Ｎ−半導体（ベース）層１０３まで到達する深さを有し、さらに、第１及び第３のトレンチ溝１０７ａ，１０７ｃの上部側壁近傍にエミッタ領域１０５が形成され、エミッタ電極１１１には、Ｐベース領域１０４とエミッタ領域１０５が共通に接続されている。
【００５５】
上記構成のＣＳＴＢＴにおいて、第１及び第３のゲート電極１１０ａ，１１０ｃに沿ったＰベース領域のみチャネルとして作用し、第２のゲート電極１１０ｂに沿ったＰベース領域はチャネルとして作用しないダミートレンチであり、このようなダミーの第２のゲート電極１１０ｂが複数個規則的に配列されている。
【００５６】
また、キャリア蓄積領域（ＣＳ層）１１３において、チャネル直下のキャリア蓄積層（ＣＳ層）領域１１３ａの不純物濃度をND1、チャネル直下以外のキャリア蓄積層（ＣＳ層）領域１１３ｂの不純物濃度をND2としたとき、ND1 < ND2 となるように構成している。具体的には、ND1 < 5E16cm−３、ND2 < 1E17cm−３、ND2/ND1 > 5  
となるように構成している。上記関係式は、ＣＳ層を形成する際に、ユニットセル内に選択的にＣＳ層を形成することで達成できる。これにより、実施の形態１と同じ効果が得られる。
【００５７】
なお、図１１に示す構成ではダミートレンチゲート電極１１０ｂをエミッタ電極１１１と同電位にすることで寄生動作防止の効果がある。ただし、本発明はこれに限定されるものではなく、エミッタ電極１１１と異なる電位としてもよい。
【００５８】
（実施の形態４）
図１２は本発明の実施の形態４に係るＣＳＴＢＴの一例を模式的示した断面図である。本実施の形態４に係るＣＳＴＢＴは、図２に示す実施の形態２のＣＳＴＢＴにおいて、第２のトレンチゲートをダミーとした変形例である。
【００５９】
即ち、第１、第２及び第３のトレンチ溝１０７ａ，１０７ｂ，１０７ｃはＰベース領１０４域内に選択的に形成され、かつ、Ｎ−半導体（ベース）層１０３まで到達する深さを有する。第１、第２及び第３のゲート電極１１０ａ，１１０ｂ，１１０ｃはそれぞれ第１、第２及び第３のトレンチ溝１０７ａ，１０７ｂ，１０７ｃの内部に絶縁膜１０８を介して埋設されている。第１及び第３のトレンチ溝１０７ａ，１０７ｃの上部側壁近傍にエミッタ領域１０５が形成され、エミッタ電極１１１には、Ｐベース領域１０４とエミッタ領域１０５が共通に接続されている。
【００６０】
上記構成のＣＳＴＢＴにおいて、第１及び第３のゲート電極１１０ａ，１１０ｃに沿ったＰベース領域１０４の部位のみチャネルとして作用している。一方、第２のゲート電極１１０ｂをエミッタ電極１１１と同電位にすることで、第２のゲート電極１１０ｂに沿った領域はチャネルとして作用しない構成としている。
【００６１】
キャリア蓄積領域（ＣＳ層）１１３は、チャネル直下のキャリア蓄積層（ＣＳ層）１１３ａの不純物濃度をND1、チャネル直下以外のキャリア蓄積層（ＣＳ層）１１３ｂの不純物濃度をND2としたとき、ND1 < ND2 となるように構成している。上記関係式は、ＣＳ層を形成する際に、ユニットセル内に選択的にＣＳ層を形成することで達成できる。具体的には、トレンチゲート側壁部近傍に形成されるチャネル領域直下のＣＳ層１１３ａの不純物濃度が他領域（セル中央部）１１３ｂの不純物濃度に比べて低濃度になるように、第１のＣＳ層領域１１３ａの層厚を第２のＣＳ層領域１１３ｂの層厚よりも薄く構成している。
【００６２】
即ち、チャネル直下のＣＳ層領域１１３ａは、ゲート電圧印加時に電化蓄積により、Ｎ−層であったものがＮ＋層になるが、本実施の形態により、チャネル直下以外の領域１１３ｂはできるだけ高濃度のＣＳ層にすることが実現可能となる。よって、閾値電圧（ＶGEth）のバラツキを効果的に抑制するとともに、オン電圧の低下を可能とするものである。これにより、実施の形態２と同じ効果が得られる。
【００６３】
また、本実施の形態４によれば、エミッタ電極１１１と接続された第２のゲート電極部１１０ｂのセルは、ダミーゲート領域であり、従来のＴＩＧＢＴおよびＣＳＴＢＴと同一のセルサイズでも耐圧の低下を招かないという利点があり、ゲート容量および短絡電流は比較的自由に選択できる構成である。
【００６４】
なお、図１２に示す構成ではダミートレンチをエミッタ電極と同電位にすることで寄生動作防止の効果がある。ただし、本発明はこれに限定されるものではなく、エミッタ電極と異なる電位であってもよい。
【産業上の利用可能性】
【００６５】
本発明の活用例として、ゲート容量や短絡電流を制御でき、かつ、閾値電圧（ＶGEth）のバラツキを抑制した絶縁ゲート型半導体装置を提供できる。また、本発明のＣＳＴＢＴでは、チャネル直下のＣＳ層は、ゲート電圧印加時に電化蓄積により、Ｎ−層であったものがＮ＋層になるが、チャネル直下以外の領域はできるだけ高濃度のＣＳ層にすることが可能となり、オン電圧低減を実現した絶縁ゲート型半導体装置に適用できる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１に係るＣＳＴＢＴの一例を模式的に示した断面図である。
【図２】本発明の実施の形態２に係るＣＳＴＢＴの一例を模式的に示した断面図である。
【図３】本発明の実施の形態２に係るＣＳＴＢＴの製造工程を説明するための概略断面図である。
【図４】本発明の実施の形態２に係るＣＳＴＢＴの製造工程を説明するための概略断面図である。
【図５】本発明の実施の形態２に係るＣＳＴＢＴの製造工程を説明するための概略断面図である。
【図６】本発明の実施の形態２に係るＣＳＴＢＴの製造工程を説明するための概略断面図である。
【図７】本発明の実施の形態２に係るＣＳＴＢＴの製造工程を説明するための概略断面図である。
【図８】図７に示すＣＳＴＢＴについて、断面位置I−Iでの濃度プロファイルのシミュレーション結果を示すグラフ図である。
【図９】図７に示すＣＳＴＢＴについて、断面位置II−IIでの濃度プロファイルのシミュレーション結果を示すグラフ図である。
【図１０】図７に示すＣＳＴＢＴについて、断面位置III−IIIでの濃度プロファイルのシミュレーション結果を示すグラフ図である。
【図１１】本発明の実施の形態３に係るＣＳＴＢＴの一例を模式的示した断面図である。
【図１２】本発明の実施の形態４に係るＣＳＴＢＴの一例を模式的示した断面図である。
【図１３】従来のＴＩＧＢＴの構造の一例を示す断面図である。
【図１４】従来のＣＳＴＢＴを模式的に示した断面図である。
【図１５】従来のＴＩＧＢＴとＣＳＴＢＴにおけるトレンチ間隔と耐圧変化の関係を示すグラフ図である。
【図１６】従来のＴＩＧＢＴとＣＳＴＢＴにおけるトレンチ間隔とオン電圧値の関係を示すグラフ図である。
【図１７】従来の改良ＣＳＴＢＴを模式的に示した断面図である。
【図１８】従来のＣＳ層濃度と閾値電圧の面内バラツキの関係を示すグラフである。
【図１９】従来のＣＳＴＢＴの製造工程を説明するための概略断面図である。
【図２０】従来のＣＳＴＢＴの製造工程を説明するための概略断面図である。
【図２１】従来のＣＳＴＢＴの製造工程を説明するための概略断面図である。
【図２２】従来のＣＳＴＢＴの製造工程を説明するための概略断面図である。
【図２３】従来のＣＳＴＢＴの製造工程を説明するための概略断面図である。
【図２４】図２３に示す断面位置I-Iにおけるシミュレーションで濃度プロファイル結果を示すグラフ図である。
【図２５】図２３に示す断面位置II-IIにおけるシミュレーションで濃度プロファイル結果を示すグラフ図である。
【符号の説明】
【００６７】
１０１  Ｐ＋基板
１０２  Ｎ＋バッファ層
１０３  Ｎ−半導体層
１０４  Ｐベース領域
１０５  Ｎ＋エミッタ領域
１０７  トレンチ溝
１０８  ゲート絶縁膜
１０９  層間絶縁膜
１１０  ゲート電極
１１１  エミッタ電極
１１２  コレクタ電極
１１３  キャリア蓄積領域
１１４  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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