(57)【要約】【課題】  ソース・ドレイン領域を簡便に形成することのできる半導体装置の製造方法を提供する。【解決手段】  アモルファスシリコン膜パターン１０の上部を加熱酸化して、シリコン酸化膜１３を形成する。シリコン酸化膜１３の幅方向の寸法は、アモルファスシリコン膜パターン１０の幅方向の寸法よりも大きい。次に、シリコン酸化膜１３をマスクとし、シリコン基板１の斜め上方向から不純物を注入して、ポケット領域およびエクステンション領域を形成する。続いて、注入角度を変えることによりソース・ドレイン領域の形成を行う。【選択図】      図１０
2005093816.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離領域を形成して、ＮＭＯＳ領域とＰＭＯＳ領域とに区画する工程と、
前記半導体基板の上にダミーゲート絶縁材料膜を形成する工程と、
前記ダミーゲート絶縁材料膜の上にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜の上にハードマスク材料膜を形成する工程と、
フォトリソグラフィ法により前記ハードマスク材料膜をエッチングして、前記アモルファスシリコン膜上に開口部を有するハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記アモルファスシリコン膜をエッチングし、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極の表面にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜形成後のダミーゲート電極を被覆するようにして前記ダミーゲート絶縁膜の上に酸化防止膜を形成する工程と、
前記酸化防止膜をエッチバックして前記ダミーゲート電極の上部を露出させる工程と、
露出した前記ダミーゲート電極を加熱酸化して、少なくとも幅方向の寸法が非酸化部分よりも大きい酸化部分を形成する工程と、
前記酸化防止膜を除去する工程と、
前記ダミーゲート絶縁材料膜をエッチングしてダミーゲート絶縁膜を形成する工程と、
前記ダミーゲート電極の前記酸化部分をマスクとして前記半導体基板の斜め上方向から前記半導体基板のＰＭＯＳ領域に不純物を注入し、ＰＭＯＳのエクステンション領域を形成する工程と、
前記ダミーゲート電極の前記酸化部分をマスクとして前記半導体基板の斜め上方向から前記半導体基板のＰＭＯＳ領域に不純物を注入し、前記ＰＭＯＳのエクステンション領域の端部にＰＭＯＳのポケット領域を形成する工程と、
前記ダミーゲート電極の前記酸化部分をマスクとし、前記ＰＭＯＳのエクステンション領域形成の際の注入角度および前記ＰＭＯＳのポケット領域形成の際の注入角度よりも小さい角度で前記半導体基板のＰＭＯＳ領域に不純物を注入し、ＰＭＯＳのソース・ドレイン領域を形成する工程と、
前記ダミーゲート電極の前記酸化部分をマスクとして前記半導体基板の斜め上方向から前記半導体基板のＮＭＯＳ領域に不純物を注入し、ＮＭＯＳのエクステンション領域を形成する工程と、
前記ダミーゲート電極の前記酸化部分をマスクとして前記半導体基板の斜め上方向から前記半導体基板のＮＭＯＳ領域に不純物を注入し、前記ＮＭＯＳのエクステンション領域の端部にＮＭＯＳのポケット領域を形成する工程と、
前記ダミーゲート電極の前記酸化部分をマスクとし、前記ＮＭＯＳのエクステンション領域形成の際の注入角度および前記ＮＭＯＳのポケット領域形成の際の注入角度よりも小さい角度で前記半導体基板のＮＭＯＳ領域に不純物を注入し、ＮＭＯＳのソース・ドレイン領域を形成する工程と、
前記ダミーゲート電極を被覆するように層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記ダミーゲート電極の前記酸化部分を研磨して、前記ダミーゲート電極の非酸化部分の上面を露出させる工程と、
露出した前記ダミーゲート電極を除去して前記ダミーゲート絶縁膜を露出させる工程と、
露出した前記ダミーゲート絶縁膜を除去して前記半導体基板に至る溝部を形成する工程と、
前記溝部の内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜形成後の前記溝部を埋め込むようにしてメタルゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ダミーゲート電極を加熱酸化する工程の前に、前記アモルファスシリコン膜にシリコンを注入する工程をさらに有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ハードマスク材料膜を形成する工程は、５５０℃以下の温度でシリコン窒化膜を堆積する工程である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記酸化防止膜はシリコン窒化膜である請求項１〜３に記載の半導体装置の製造方法。
【請求項５】
半導体基板に素子分離領域を形成して、ＮＭＯＳ領域とＰＭＯＳ領域とに区画する工程と、
前記半導体基板の上にダミーゲート絶縁材料膜を形成する工程と、
前記ダミーゲート絶縁材料膜の上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極の側壁部に第１のスペーサを形成する工程と、
前記ダミーゲート絶縁材料膜を前記ダミーゲート電極の下を除いて除去し、ダミーゲート絶縁膜を形成する工程と、
前記ダミーゲート電極および前記第１のスペーサをマスクとして前記半導体基板の斜め上方向から前記半導体基板のＰＭＯＳ領域に不純物を注入し、ＰＭＯＳのエクステンション領域を形成する工程と、
前記ダミーゲート電極および前記第１のスペーサをマスクとして前記半導体基板の斜め上方向から前記半導体基板のＰＭＯＳ領域に不純物を注入し、前記ＰＭＯＳのエクステンション領域の端部にＰＭＯＳのポケット領域を形成する工程と、
前記ダミーゲート電極および前記第１のスペーサをマスクとし、前記ＰＭＯＳのエクステンション領域形成の際の注入角度および前記ＰＭＯＳのポケット領域形成の際の注入角度よりも小さい角度で前記半導体基板のＰＭＯＳ領域に不純物を注入し、ＰＭＯＳのソース・ドレイン領域を形成する工程と、
前記ダミーゲート電極および前記第１のスペーサをマスクとして前記半導体基板の斜め上方向から前記半導体基板のＮＭＯＳ領域に不純物を注入し、ＮＭＯＳのエクステンション領域を形成する工程と、
前記ダミーゲート電極および前記第１のスペーサをマスクとして前記半導体基板の斜め上方向から前記半導体基板のＮＭＯＳ領域に不純物を注入し、前記ＮＭＯＳのエクステンション領域の端部にＮＭＯＳのポケット領域を形成する工程と、
前記ダミーゲート電極および前記第１のスペーサをマスクとし、前記ＮＭＯＳのエクステンション領域形成の際の注入角度および前記ＮＭＯＳのポケット領域形成の際の注入角度よりも小さい角度で前記半導体基板のＮＭＯＳ領域に不純物を注入し、ＮＭＯＳのソース・ドレイン領域を形成する工程と、
前記ダミーゲート電極を被覆するように層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨して前記ダミーゲート電極の上面を露出させる工程と、
露出した前記ダミーゲート絶縁膜を除去して前記ダミーゲート絶縁膜に至る溝部を形成する工程と、
前記溝部から露出した前記ダミーゲート絶縁膜を所定膜厚残して除去する工程と、
前記溝部を埋め込むように第２のスペーサ材料膜を形成する工程と、
前記第２のスペーサ材料膜および前記ゲート絶縁膜をエッチングし、前記半導体基板を露出させるとともに前記溝部の側面に第２のスペーサを形成する工程と、
前記溝部の内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜形成後の前記溝部を埋め込むようにしてメタルゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記ダミーゲート絶縁材料膜の膜厚は１０ｎｍ以上１００ｎｍ以下である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ダミーゲート電極はポリシリコンからなる請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記第１のスペーサはシリコン窒化膜からなる請求項５〜７に記載の半導体装置の製造方法。
【請求項９】
前記第２のスペーサはシリコン窒化膜からなる請求項５〜８に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート絶縁膜は、シリコン酸化膜、アルミニウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ストロンチウム酸化膜およびチタン酸化膜並びにこれらの窒素添加膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜である請求項１〜９に記載の半導体装置の製造方法。
【請求項１１】
ダミーゲート電極の側壁部に設けられた第１のスペーサと、
半導体基板内に前記ダミーゲート電極および前記第１のスペーサをマスクとしたイオン注入により形成されたポケット領域、エクステンション領域およびソース・ドレイン領域と、
前記半導体基板の上に前記ダミーゲート電極および前記第１のスペーサを埋め込んで形成された層間絶縁膜と、
前記層間絶縁膜の前記ダミーゲート電極を除去した溝部に、該溝部の内壁に沿って設けられた第２のスペーサと、
前記溝部内の前記半導体基板および前記第２のスペーサを被覆するゲート絶縁膜と、
前記溝部内に前記ゲート絶縁膜を介して設けられたメタルゲート電極とを有することを特徴とする半導体装置。
【請求項１２】
前記半導体基板と前記第２のスペーサとの間に絶縁膜が設けられている請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、より詳細には、メタルゲート電極を有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置では、高集積化に対応するためにトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。ゲート絶縁膜を薄膜化するとシリコン基板中に形成される空乏層の制御が容易となるので、ＭＯＳＦＥＴの短チャネル効果を抑制できるようになる。
【０００３】
しかしながら、ゲート絶縁膜の薄膜化によって相対的にゲート電極側にかかる電場が強くなると、ゲート電極中で十分なキャリア濃度が得られない場合に空乏層が形成されるという問題があった。特に、多結晶シリコン中への不純物の注入量には限界があることから、多結晶シリコンを用いてゲート電極を構成した場合、上記のようなゲート電極の空乏化の問題が生じる。
【０００４】
ゲート電極の空乏化は、実効的なゲート絶縁膜の膜厚を大きくして電流駆動力の減少を引き起こす。このため、ゲート絶縁膜を薄膜化するに際しては、空乏層分を考慮した上で予めゲート絶縁膜を数Å程度薄くしておくことが必要となる。しかし、ゲート絶縁膜の薄膜化が進むと、キャリア（電子および正孔）がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになるという問題があった。また、Ｐ型の多結晶シリコン中に含まれる不純物としてのＢ（ボロン）がゲート絶縁膜を突き抜けて半導体基板のチャネル層に到達し、トランジスタの閾値電圧をばらつかせるという問題もあった。
【０００５】
そこで、多結晶シリコンに代えて、金属をゲート電極材料として使用することが考えられている。これにより、ゲート電極の低抵抗化を図ることができるとともに、上述したゲート電極の空乏化の問題やＢの突き抜けの問題も解消することができる。
【０００６】
しかしながら、金属をゲート電極材料として用いた場合、後工程におけるソース・ドレイン領域への活性化アニール処理の際に金属がゲート絶縁膜と反応し、ＭＯＳトランジスタの電気的特性を低下させるという問題があった。そこで、活性化アニール処理を行った後にゲート電極を形成するプロセスとして、ダマシン法またはリプレースメント法によるＭＯＳトランジスタの形成方法が提案されている（非特許文献１〜２参照。）。
【０００７】
【非特許文献１】エイ・チャタジー（Ａ．Ｃｈａｔｔｅｒｊｅｅ）ら、リプレースメントゲートプロセスによって製造されたサブ１００ｎｍのゲート長を有するメタルゲートＮＭＯＳトランジスタ（Ｓｕｂ−１００ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ｍｅｔａｌ  Ｇａｔｅ  ＮＭＯＳ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  ａ  Ｒｅｐｌａｃｅｍｅｎｔ  Ｇａｔｅ  Ｐｒｏｃｅｓｓ）、アイ・イー・イー・イー（ＩＥＥＥ）、１９９７年、ｐ．８２１−８２４
【非特許文献２】エイ・ヤギシタ（Ａ．Ｙａｇｉｓｈｉｔａ）ら、ＣＭＰによる高性能の０．１μｍメタルゲートＭＯＳＦＥＴ（Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｍｅｔａｌ  Ｇａｔｅ  ＭＯＳＦＥＴｓ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  ＣＭＰ  ｆｏｒ  ０．１μｍ  Ｒｅｇｉｍｅ）、アイ・イー・イー・イー（ＩＥＥＥ）、１９９８年、ｐ．７８５−７８８
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図３５は、従来のダミーゲート電極の断面図である。図に示すように、シリコン基板６１の表面には、ＰＭＯＳ領域とＮＭＯＳ領域とを区画する素子分離領域６２が形成されている。そして、シリコン基板６１のＰＭＯＳ領域にはＮウェル６３が、ＮＭＯＳ領域にはＰウェル６４がそれぞれ形成されている。また、シリコン基板６１の上には、ダミーゲート絶縁膜６５を介してダミーゲート電極６６が設けられている。ここで、ダミーゲート電極６６は、フォトリソグラフィ法によるパターニング工程を経て形成される。
【０００９】
一方、シリコン基板６１内に形成されたポケット領域６７，６８と、エクステンション領域６９，７０の形成は、ダミーゲート電極６６をマスクとするイオン注入法によって、ＰＭＯＳ領域とＮＭＯＳ領域とに分けて行われる。また、ソース・ドレイン領域７１，７２の形成は、ダミーゲート電極６６の側壁部にサイドウォール７３を形成した後に、これらをマスクとするイオン注入法によって、再びＰＭＯＳ領域とＮＭＯＳ領域とに分けて行われる。
【００１０】
このように、従来法によれば、不純物領域形成のためのイオン注入を、ＰＭＯＳおよびＮＭＯＳに対して各々少なくとも２回行わなければならないという問題があった。
【００１１】
また、ダミーゲート電極の側壁部に設けられたサイドウォールの存在によって、微細化されたデバイスではコンタクトとゲート電極との間の線間容量が大きくなり、デバイスの動作速度が低下するという問題もあった。
【００１２】
さらには、ダミーゲート電極はフォトリソグラフィ工程を経て形成されるので、得られるゲート長やゲート幅はフォトリソグラフィ工程による律則を受ける。したがって、微細なトランジスタを製造するためには、高価な露光装置が必要となるという問題もあった。
【００１３】
本発明はこのような問題点に鑑みてなされたものである。すなわち、本発明の目的は、ソース・ドレイン領域を簡便に形成することのできる半導体装置の製造方法を提供することにある。
【００１４】
また、本発明の目的は、配線間容量を小さくすることのできる半導体装置の製造方法を提供することにある。
【００１５】
さらに、本発明の目的は、高価な露光装置を必要とせずに微細なトランジスタを製造することのできる半導体装置の製造方法およびこの方法により製造された半導体装置を提供することにある。
【００１６】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法は、半導体基板に素子分離領域を形成してＮＭＯＳ領域とＰＭＯＳ領域とに区画する工程と、半導体基板の上にダミーゲート絶縁材料膜を形成する工程と、このダミーゲート絶縁材料膜の上にアモルファスシリコン膜を形成する工程と、このアモルファスシリコン膜の上にハードマスク材料膜を形成する工程と、フォトリソグラフィ法によりハードマスク材料膜をエッチングして、アモルファスシリコン膜上に開口部を有するハードマスクを形成する工程と、このハードマスクをマスクとしてアモルファスシリコン膜をエッチングしダミーゲート電極を形成する工程と、このダミーゲート電極の表面にシリコン酸化膜を形成する工程と、シリコン酸化膜形成後のダミーゲート電極を被覆するようにしてダミーゲート絶縁膜の上に酸化防止膜を形成する工程と、この酸化防止膜をエッチバックしてダミーゲート電極の上部を露出させる工程と、露出したダミーゲート電極を加熱酸化して、少なくとも幅方向の寸法が非酸化部分よりも大きい酸化部分を形成する工程と、酸化防止膜を除去する工程と、ダミーゲート絶縁材料膜をエッチングしてダミーゲート絶縁膜を形成する工程と、ダミーゲート電極の酸化部分をマスクとして半導体基板の斜め上方向から半導体基板のＰＭＯＳ領域に不純物を注入し、ＰＭＯＳのエクステンション領域を形成する工程と、ダミーゲート電極の酸化部分をマスクとして半導体基板の斜め上方向から半導体基板のＰＭＯＳ領域に不純物を注入し、ＰＭＯＳのエクステンション領域の端部にＰＭＯＳのポケット領域を形成する工程と、ダミーゲート電極の酸化部分をマスクとし、ＰＭＯＳのエクステンション領域形成の際の注入角度およびＰＭＯＳのポケット領域形成の際の注入角度よりも小さい角度で半導体基板のＰＭＯＳ領域に不純物を注入し、ＰＭＯＳのソース・ドレイン領域を形成する工程と、ダミーゲート電極の酸化部分をマスクとして半導体基板の斜め上方向から半導体基板のＮＭＯＳ領域に不純物を注入し、ＮＭＯＳのエクステンション領域を形成する工程と、ダミーゲート電極の酸化部分をマスクとして半導体基板の斜め上方向から半導体基板のＮＭＯＳ領域に不純物を注入し、ＮＭＯＳのエクステンション領域の端部にＮＭＯＳのポケット領域を形成する工程と、ダミーゲート電極の酸化部分をマスクとし、ＮＭＯＳのエクステンション領域形成の際の注入角度およびＮＭＯＳのポケット領域形成の際の注入角度よりも小さい角度で半導体基板のＮＭＯＳ領域に不純物を注入し、ＮＭＯＳのソース・ドレイン領域を形成する工程と、ダミーゲート電極を被覆するように層間絶縁膜を形成する工程と、この層間絶縁膜およびダミーゲート電極の酸化部分を研磨して、ダミーゲート電極の非酸化部分の上面を露出させる工程と、露出したダミーゲート電極を除去してダミーゲート絶縁膜を露出させる工程と、露出したダミーゲート絶縁膜を除去して半導体基板に至る溝部を形成する工程と、この溝部の内面にゲート絶縁膜を形成する工程と、ゲート絶縁膜形成後の溝部を埋め込むようにしてメタルゲート電極を形成する工程とを有することを特徴とするものである。
【００１８】
上記発明においては、ダミーゲート電極を加熱酸化する工程の前に、アモルファスシリコン膜にシリコンを注入する工程をさらに有することができる。また、ハードマスク材料膜を形成する工程は、５５０℃以下の温度でシリコン窒化膜を堆積する工程とすることができる。さらに、酸化防止膜はシリコン窒化膜とすることができる。
【００１９】
また、本発明の半導体装置の製造方法は、半導体基板に素子分離領域を形成して、ＮＭＯＳ領域とＰＭＯＳ領域とに区画する工程と、半導体基板の上にダミーゲート絶縁材料膜を形成する工程と、このダミーゲート絶縁材料膜の上にダミーゲート電極を形成する工程と、このダミーゲート電極の側壁部に第１のスペーサを形成する工程と、ダミーゲート絶縁材料膜をダミーゲート電極の下を除いて除去し、ダミーゲート絶縁膜を形成する工程と、ダミーゲート電極および第１のスペーサをマスクとして半導体基板の斜め上方向から半導体基板のＰＭＯＳ領域に不純物を注入し、ＰＭＯＳのエクステンション領域を形成する工程と、ダミーゲート電極および第１のスペーサをマスクとして半導体基板の斜め上方向から半導体基板のＰＭＯＳ領域に不純物を注入し、ＰＭＯＳのエクステンション領域の端部にＰＭＯＳのポケット領域を形成する工程と、ダミーゲート電極および第１のスペーサをマスクとし、ＰＭＯＳのエクステンション領域形成の際の注入角度およびＰＭＯＳのポケット領域形成の際の注入角度よりも小さい角度で半導体基板のＰＭＯＳ領域に不純物を注入し、ＰＭＯＳのソース・ドレイン領域を形成する工程と、ダミーゲート電極および第１のスペーサをマスクとして半導体基板の斜め上方向から半導体基板のＮＭＯＳ領域に不純物を注入し、ＮＭＯＳのエクステンション領域を形成する工程と、ダミーゲート電極および第１のスペーサをマスクとして半導体基板の斜め上方向から半導体基板のＮＭＯＳ領域に不純物を注入し、ＮＭＯＳのエクステンション領域の端部にＮＭＯＳのポケット領域を形成する工程と、ダミーゲート電極および第１のスペーサをマスクとし、ＮＭＯＳのエクステンション領域形成の際の注入角度およびＮＭＯＳのポケット領域形成の際の注入角度よりも小さい角度で半導体基板のＮＭＯＳ領域に不純物を注入し、ＮＭＯＳのソース・ドレイン領域を形成する工程と、ダミーゲート電極を被覆するように層間絶縁膜を形成する工程と、この層間絶縁膜を研磨してダミーゲート電極の上面を露出させる工程と、露出したダミーゲート絶縁膜を除去してダミーゲート絶縁膜に至る溝部を形成する工程と、この溝部から露出したダミーゲート絶縁膜を所定膜厚残して除去する工程と、溝部を埋め込むように第２のスペーサ材料膜を形成する工程と、第２のスペーサ材料膜およびゲート絶縁膜をエッチングし、半導体基板を露出させるとともに溝部の側面に第２のスペーサを形成する工程と、溝部の内面にゲート絶縁膜を形成する工程と、ゲート絶縁膜形成後の溝部を埋め込むようにしてメタルゲート電極を形成する工程とを有することを特徴とするものである。
【００２０】
上記発明において、ダミーゲート絶縁材料膜の膜厚は１０ｎｍ以上１００ｎｍ以下とすることが好ましい。また、ダミーゲート電極はポリシリコンからなるものとすることができる。また、第１のスペーサはシリコン窒化膜からなるものとすることができる。さらに、第２のスペーサはシリコン窒化膜からなるものとすることができる。
【００２１】
本発明の半導体装置の製造方法において、ゲート絶縁膜は、シリコン酸化膜、アルミニウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ストロンチウム酸化膜およびチタン酸化膜並びにこれらの窒素添加膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜とすることができる。
【００２２】
さらに、本発明の半導体装置は、ダミーゲート電極の側壁部に設けられた第１のスペーサと、半導体基板内にダミーゲート電極および第１のスペーサをマスクとしたイオン注入により形成されたポケット領域、エクステンション領域およびソース・ドレイン領域と、半導体基板の上にダミーゲート電極および第１のスペーサを埋め込んで形成された層間絶縁膜と、層間絶縁膜のダミーゲート電極を除去した溝部に、この溝部の内壁に沿って設けられた第２のスペーサと、溝部内の半導体基板および第２のスペーサを被覆するゲート絶縁膜と、溝部内にゲート絶縁膜を介して設けられたメタルゲート電極とを有することを特徴とするものである。
【００２３】
本発明の半導体装置は、半導体基板と第２のスペーサとの間に絶縁膜が設けられていてもよい。
【発明の効果】
【００２４】
この発明は以上説明したように、ダミーゲート部分を加熱酸化して、少なくとも幅方向の寸法が非酸化部分よりも大きい酸化部分を形成し、この酸化部分をマスクとして半導体基板内に不純物を注入することにより、ポケット領域およびエクステンション領域の形成に続いて、ソース・ドレイン領域の形成を行うことができる。したがって、サイドウォールの形成工程をなくすとともに、ポケット領域およびエクステンション領域形成のためのフォトリソグラフィ工程と、ソース・ドレイン領域形成のためのフォトリソグラフィ工程とを１つにすることができるので、全体の工程数を従来より少なくすることができる。
【００２５】
また、本発明によれば、ダミーゲート電極の側壁部に第１のスペーサを形成し、ダミーゲート電極と第１のスペーサとをマスクとして半導体基板内に不純物を注入することにより、ポケット領域およびエクステンション領域の形成に続いて、ソース・ドレイン領域の形成を行うことができる。したがって、ポケット領域およびエクステンション領域形成のためのフォトリソグラフィ工程と、ソース・ドレイン領域形成のためのフォトリソグラフィ工程とを１つにすることができるので、全体の工程数を従来より少なくすることができる。
【００２６】
さらに、本発明によれば、層間絶縁膜のダミーゲート電極を除去した領域に第２のスペーサを設けることによって、微細なゲート電極パターンを形成することが可能となる。すなわち、第２のスペーサの幅方向の寸法を制御することによって、ゲート電極の幅方向の寸法を制御することができるので、フォトリソグラフィ工程による律則を受けない微細なゲート電極パターンの形成が可能となる。
【発明を実施するための最良の形態】
【００２７】
実施の形態１．
図１〜図１７を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図における各構成要素の寸法比は実際の半導体装置を限定するものではない。特に、図１〜図１６では、説明のために、ゲート電極が形成される部分を強調して表わしている。
【００２８】
まず、図１に示すように、半導体基板としてのシリコン基板１の表面に素子分離領域２を形成する。これにより、ＣＭＯＳトランジスタを構成するＮＭＯＳ領域とＰＭＯＳ領域とにシリコン基板１を区画する。その後、ＰＭＯＳ領域にＮウェル３を、ＮＭＯＳ領域にＰウェル４をそれぞれ形成する。
【００２９】
次に、半導体基板１の上に、ダミーゲート絶縁材料膜としてのシリコン酸化膜５を形成する（図２）。シリコン酸化膜５は、例えば、膜厚１０ｎｍ程度とすることができ、９００℃程度の温度の酸化性ガス雰囲気中でシリコン基板１の表面を酸化することによって形成することができる。
【００３０】
次に、シリコン酸化膜５の上に、ダミーゲート電極材料膜としてのアモルファスシリコン膜６を形成する。アモルファスシリコン膜６としては、例えば、５３０℃程度の温度で成膜した膜厚１５０ｎｍ程度の膜を用いることができる。
【００３１】
アモルファスシリコン膜６を形成した後は、この上にハードマスク材料膜としてのシリコン窒化膜７を形成する。ここで、シリコン窒化膜７は、下地のアモルファスシリコン膜６の多結晶化を防ぐために５５０℃以下の低温で成膜することが好ましい。尚、シリコン窒化膜７の膜厚は、アモルファスシリコン膜６の膜厚との関係で適宜決定される。具体的には、シリコン窒化膜７の膜厚は、アモルファスシリコン膜６のエッチング終了とともに消滅する膜厚であることが好ましい。例えば、アモルファスシリコン膜６の膜厚が１５０ｎｍ程度である場合には、シリコン窒化膜７の膜厚は３０ｎｍ〜５０ｎｍの範囲にあることが好ましい。
【００３２】
シリコン窒化膜７を形成した後は、この上に反射防止膜（図示せず）を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００３３】
次に、シリコン窒化膜７の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン８を形成し、図３の構造とする。ここで、レジストパターン８はダミーゲート電極パターンに対応している。
【００３４】
次に、レジストパターン８をマスクとしてシリコン窒化膜７をドライエッチングする。その後、不要となったレジストパターン８を除去することによって、ハードマスクとしてのシリコン窒化膜パターン９を形成することができる（図４）。シリコン窒化膜パターン９は、図４に示すように、アモルファスシリコン膜６上に開口部９ａを有するパターンである。
【００３５】
次に、シリコン窒化膜パターン９をマスクとして、アモルファスシリコン膜６をドライエッチングする。これにより、ＮＭＯＳ領域およびＰＭＯＳ領域に、ダミーゲート電極としてのアモルファスシリコン膜パターン１０が形成される（図５）。尚、図５においては、シリコン窒化膜パターン９は、アモルファスシリコン膜パターン１０の形成とともに消失している。
【００３６】
次に、熱酸化処理を行い、アモルファスシリコン膜パターン１０の表面にシリコン酸化膜１１を形成する（図６）。例えば、８００℃程度の温度の酸化性ガス雰囲気中でアモルファスシリコン膜パターン１０の表面を酸化し、膜厚５ｎｍ程度のシリコン酸化膜１１を形成することができる。シリコン酸化膜１１は、後述する酸化防止膜を除去する際に、アモルファスシリコン膜パターン１０を保護する役割を有している。
【００３７】
次に、酸化防止膜としてのシリコン窒化膜１２を、アモルファスシリコン膜パターン１０を埋め込むようにして全面に形成する（図７）。ここで、酸化防止膜とは、後工程でアモルファスシリコン膜パターン１０を加熱酸化する際に、シリコン基板１の表面が一緒に熱酸化されるのを防ぐ膜をいう。シリコン窒化膜１２の膜厚は例えば４００ｎｍ程度とすることができ、成膜温度４００℃程度のプラズマＣＶＤ法によって堆積することができる。
【００３８】
シリコン窒化膜１２を形成した後は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によってシリコン窒化膜１２の表面を平坦化した後、エッチバックを行うことによってダミーゲート電極の上部を露出させる。これにより、図８に示すように、シリコン酸化膜１１の形成されたアモルファスシリコン膜パターン１０の上部が露出する。ここで、アモルファスシリコン膜パターン１０は、シリコン酸化膜１１の存在によってドライエッチングによるダメージから保護される。
【００３９】
次に、露出したダミーゲート電極について、アモルファスシリコン膜パターン１０の加熱酸化を進め、シリコン酸化膜１３を形成する（図９）。尚、シリコン酸化膜１３の形成によって、シリコン酸化膜１１はシリコン酸化膜１３と同一化する。
【００４０】
ここで、アモルファスシリコンは熱膨張率が大きいことから、熱処理によってシリコン酸化膜１３が形成されるとともにダミーゲート電極は全体に膨張した形状となる。本実施の形態においては、熱処理後のダミーゲート電極の幅方向の寸法Ｌが、従来のサイドウォール形成後のダミーゲート電極の幅方向の寸法に実質的に等しくなるようにする。したがって、図８で露出させるダミーゲート電極の高さｈは、熱処理後のダミーゲート電極の幅方向の寸法Ｌを考慮して適宜設定する。高さｈを小さくすれば幅方向の寸法Ｌも小さくなり、高さｈを大きくすれば幅方向の寸法Ｌも大きくなる。
【００４１】
シリコン酸化膜１３形成のための熱処理条件は、例えば、バッチ処理の場合には、９００℃程度の温度の酸化性ガス雰囲気下で２時間程度とすることができる。尚、所望とするシリコン酸化膜１３の膜厚が得られ難い場合には、図２に示すアモルファスシリコン膜６の形成後であってシリコン窒化膜７の形成前に、シリコンをアモルファスシリコン膜６内に注入しておくことが好ましい。この際のドーズ量は、例えば１×１０１６ａｔｏｍｓ／ｃｍ２程度とすることができる。
【００４２】
また、上記のシリコン酸化膜１３形成のための熱処理によって、Ｎウェル３およびＰウェル４の活性化を行うことができる。
【００４３】
次に、ドライエッチングおよびウェットエッチングによって、シリコン窒化膜１２を除去する。この際、図９に示すように、アモルファスシリコン膜パターン１０の表面にはシリコン酸化膜１１が形成されているので、アモルファスシリコン膜パターン１０はエッチングによるダメージから保護される。続いて、ダミーゲート電極下を除いてシリコン酸化膜５をエッチングにより除去することによって、ダミーゲート絶縁膜を形成する（図１０）。
【００４４】
次に、シリコン基板１内への不純物注入工程へと進む。本実施の形態においては、ＰＭＯＳ（またはＮＭＯＳ）のポケット領域およびエクステンション領域の形成に続いてソース・ドレイン領域の形成を行った後、ＮＭＯＳ（またはＰＭＯＳ）のポケット領域およびエクステンション領域の形成に続いてソース・ドレイン領域の形成を行うことを特徴としている。
【００４５】
例えば、ＰＭＯＳ領域への注入を先に行う場合には、図１１に示すようにＮＭＯＳ領域をレジスト膜１４で覆う。次に、ＰＭＯＳ領域にあるシリコン基板１内に不純物をイオン注入することによって、ＰＭＯＳのポケット領域１５およびエクステンション領域１６を形成する。具体的には、シリコン酸化膜１３の形成されたダミーゲート電極部分（すなわち、ダミーゲート電極の酸化部分。以下、同様。）をマスクとして、ＰＭＯＳ領域にあるシリコン基板１内に不純物を斜め上方向からイオン注入する。ここで、注入イオンの入射方向Ａとシリコン基板１の主面に垂直な方向Ｂとがなす角度θ（以下、注入角度θという。）は、ダミーゲート絶縁膜としてのシリコン酸化膜５の膜厚と、ダミーゲート電極としてのアモルファスシリコン膜パターン１０のパターンピッチとに依存する。そして、注入角度θは、後工程で形成するゲート電極の端部に、所望の不純物プロファイルを形成することのできる角度となるように設定する。これにより、ＰＭＯＳのエクステンション領域１６を形成することができる。次に、注入角度θを大きくして（例えば、θ＝４５度程度にして）、エクステンション領域１６の端部にＰＭＯＳのポケット領域１５を形成する。
【００４６】
ポケット領域１５およびエクステンション領域１６の形成を終えた後は、レジスト膜１４を剥離しない状態でソース・ドレイン領域１７の形成を行う（図１２）。具体的には、シリコン酸化膜１３の形成されたゲート電極部分をマスクとして、シリコン基板１内に不純物をイオン注入する。この場合、注入角度θ′は、ポケット注入およびエクステンション注入の際の注入角度θよりも小さい角度とする。例えば、注入角度θが４５度であるのに対して、注入角度θ′を０度とすることができる。
【００４７】
以上の工程によって、ＰＭＯＳ領域に不純物をイオン注入した後は、同様にしてＮＭＯＳ領域にも不純物をイオン注入して、ＮＭＯＳのポケット領域１８、エクステンション領域１９およびソース・ドレイン領域２０を形成する（図１３）。
【００４８】
このように、本実施の形態によれば、半導体装置の製造工程を従来より少なくすることが可能となる。すなわち、従来は、ポケット領域およびエクステンション領域を形成した後、ダミーゲート電極の側壁部にサイドウォールを形成し、その後、このダミーゲート電極をマスクとしてソース・ドレイン領域形成のためのイオン注入を行っていた。一方、本実施の形態によれば、シリコン酸化膜１３の形成されたダミーゲート電極部分をマスクとした斜めイオン注入によって、ポケット領域１５，１８およびエクステンション領域１６，１９を形成することができる。また、注入角度を変えることにより、同じダミーゲート電極部分をマスクとしてソース・ドレイン領域１７，２０を形成することができる。したがって、サイドウォールの形成工程をなくすとともに、ポケット領域およびエクステンション領域形成のためのフォトリソグラフィ工程と、ソース・ドレイン領域形成のためのフォトリソグラフィ工程とを１つにすることができるので、全体の工程数を従来より少なくすることができる。
【００４９】
ＰＭＯＳおよびＮＭＯＳの不純物注入工程を終えた後は、加熱処理を行うことによってソース・ドレイン領域１７，２０の活性化を行う。
【００５０】
次に、エッチングストッパとしてのシリコン窒化膜２１および層間絶縁膜としてのＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜２２を、ダミーゲート電極を被覆するようにして順に全面に形成し、図１４に示す構造とする。シリコン窒化膜２１の膜厚は、例えば３０ｎｍ程度とすることができる。一方、ＨＤＰ酸化膜２２の膜厚は、例えば４００ｎｍ程度とすることができる。また、これらは、減圧ＣＶＤ法などによって形成することができる。尚、エッチングストッパおよび層間絶縁膜は、上記以外の他の物質からなる膜を用いてもよい。また、本実施の形態においてはエッチングストッパはなくてもよい。
【００５１】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によってＨＤＰ酸化膜２２、シリコン窒化膜２１、シリコン酸化膜１３を研磨し、ダミーゲート電極の非酸化部分の上面を表面に露出させる。これにより、図１５に示すように、アモルファスシリコン膜パターン１０が表面に露出する。
【００５２】
次に、ドライエッチングによってアモルファスシリコン膜パターン１０の除去を行う。
【００５３】
アモルファスシリコン膜パターン１０を除去した後は、露出したシリコン酸化膜５を除去し、図１６に示す構造とする。図１６において、溝部２３は、実際にトランジスタが形成されるゲート溝であり、側面がシリコン窒化膜２１で底面がシリコン基板１となっている。
【００５４】
以上の工程によって、ゲート溝としての溝部２３を形成した後は、溝部２３の内面にゲート絶縁膜２４を形成する。次に、溝部２３にゲート電極材料を埋め込んでメタルゲート電極２５を形成する。
【００５５】
メタルゲート電極２５を形成するためには、図１６において、溝部２３を含むＨＤＰ酸化膜２０の全面にメタルゲート電極材料を成膜する。ここで、メタルゲート電極材料は、溝部２３の深さよりも厚い膜厚で形成することが好ましい。次に、ＣＭＰ法などによって、メタルゲート電極材料をＨＤＰ酸化膜２０の表面が露出するまで研磨する。これにより、メタルゲート電極２５を形成することができる（図１７）。
【００５６】
次に、再び層間絶縁膜としてのＨＤＰ酸化膜２２を形成してから、メタルゲート電極２５およびソース・ドレイン領域１７，２０の上にコンタクトを開口し、コンタクトの内部にバリアメタルを介してタングステンなどの配線材料を埋め込むことによってインターコネクト２６を形成する（図１８）。その後、配線材料の堆積およびパターニング工程を経ることによって、配線構造を形成することができる。
【００５７】
図１８において、ゲート絶縁膜２４としては、シリコン酸化膜またはシリコン酸窒化膜などを用いることができる。また、ゲート絶縁膜２４として、金属酸化膜および金属珪酸化膜などの高誘電率絶縁膜を用いることもできる。具体的には、Ｓｉ（シリコン）、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｓｒ（ストロンチウム）、Ｔｉ（チタン）およびＴａ（タンタル）よりなる群から選ばれるいずれか１の元素の酸化物を用いることができる。また、これらの元素の酸化物に窒素を添加したものをゲート絶縁膜２４として用いてもよい。さらに、ゲート絶縁膜２４は単層膜に限らず、上記いずれかの物質からなる膜を２種以上組み合わせて積層させた積層膜であってもよい。
【００５８】
また、図１８において、メタルゲート電極２５は、１種類の金属の膜から構成されていてもよいし、２種以上の金属膜を積層させた積層膜から構成されていてもよい。メタルゲート電極材料として使用可能な金属は、トランジスタの閾値電圧およびゲート配線抵抗値を所望の値にすることのできるものであれば特に限定されるものではない。具体的には、Ａｌ（アルミニウム）、Ｗ（タングステン）、Ｃｓ（セシウム）、Ｃｏ（コバルト）またはＴｉＮ（窒化チタン）などを用いることができる。
【００５９】
実施の形態２．
図１９は、本実施の形態にかかる半導体装置の断面図の一例である。
【００６０】
図１９において、メタルゲート電極５５は、層間絶縁膜としてのＨＤＰ酸化膜５０のダミーゲート電極（図示せず）を除去した領域に設けられている。ダミーゲート電極の側壁部に設けられた第１のスペーサとしてのシリコン窒化膜４１は、ダミーゲート電極とともに、シリコン基板３１内にイオン注入してポケット領域４３，４６、エクステンション領域４４，４７およびソース・ドレイン領域４５，４８を形成する際のマスクとして使用される。このような構造をとることによって、注入角度を変更するだけで、ポケット領域およびエクステンション領域の形成に続いて、ソース・ドレイン領域の形成を行うことが可能となる。
【００６１】
また、図１９において、メタルゲート電極５５の周囲には、ゲート絶縁膜５４とともに、第２のスペーサとしてのシリコン窒化膜５２が設けられている。換言すると、シリコン窒化膜５２は、ＨＤＰ酸化膜５０のダミーゲート電極を除去した溝部の内壁に沿って設けられる。また、ゲート絶縁膜５４は、溝部内のシリコン基板３１とシリコン窒化膜５２とを被覆して設けられる。このような構造をとることにより、シリコン窒化膜の幅方向の寸法を制御することによって、メタルゲート電極５５の幅方向の寸法を制御することができるので、フォトリソグラフィ工程による律則を受けない微細なゲート電極パターンの形成が可能となる。
【００６２】
次に、図２０〜図３４を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。これらの図において、図１９と同じ符号を付した部分は同じ部分であることを示している。尚、図１９〜図３４における各構成要素の寸法比は実際の半導体装置を限定するものではない。特に、図２０〜図３４では、説明のために、ゲート電極が形成される部分を強調して表わしている。
【００６３】
まず、図２０に示すように、半導体基板としてのシリコン基板３１の表面に素子分離領域３２を形成する。これにより、ＣＭＯＳトランジスタを構成するＮＭＯＳ領域とＰＭＯＳ領域とにシリコン基板３１を区画する。その後、ＰＭＯＳ領域にＮウェル３３を、ＮＭＯＳ領域にＰウェル３４をそれぞれ形成する。
【００６４】
次に、半導体基板３１の上に、ダミーゲート絶縁材料膜としてのシリコン酸化膜３５を形成する（図２１）。本実施の形態においては、ダミーゲート絶縁材料膜の膜厚を従来より厚くすることを特徴としている。例えば、シリコン酸化膜３５は、９００℃程度の温度の酸化性ガス雰囲気中でシリコン基板１の表面を酸化することによって得られる、膜厚５０ｎｍ程度の膜とすることができる。
【００６５】
次に、シリコン酸化膜３５の上に、ダミーゲート電極材料膜としてのポリシリコン膜３６を形成する（図２１）。ポリシリコン膜３６としては、例えば、６２０℃程度の温度で成膜した膜厚１５０ｎｍ程度の膜を用いることができる。
【００６６】
ポリシリコン膜３６を形成した後は、この上にハードマスク材料膜としてのシリコン窒化膜３７を形成する（図２１）。シリコン窒化膜３７の膜厚はポリシリコン膜３６の膜厚との関係で適宜決定される。具体的には、シリコン窒化膜３７の膜厚は、ポリシリコン膜３６のエッチング終了とともに消滅する膜厚であることが好ましい。例えば、ポリシリコン膜３６の膜厚が１５０ｎｍ程度である場合には、シリコン窒化膜３７の膜厚は３０ｎｍ〜５０ｎｍの範囲にあることが好ましい。
【００６７】
シリコン窒化膜３７を形成した後は、この上に反射防止膜（図示せず）を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００６８】
次に、シリコン窒化膜３７の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン３８を形成し、図２２の構造とする。ここで、レジストパターン３８はダミーゲート電極パターンに対応している。
【００６９】
次に、レジストパターン３８をマスクとしてシリコン窒化膜３７をドライエッチングする。その後、不要となったレジストパターン３８を除去することによって、ハードマスクとしてのシリコン窒化膜パターン３９を形成することができる（図２３）。シリコン窒化膜パターン３９は、図２３に示すように、ポリシリコン膜３６上に開口部３９ａを有するパターンである。
【００７０】
次に、シリコン窒化膜パターン３９をマスクとして、ポリシリコン膜３６をドライエッチングする。これにより、ＮＭＯＳ領域およびＰＭＯＳ領域に、ダミーゲート電極としてのポリシリコン膜パターン４０が形成される（図２４）。尚、図２４においては、シリコン窒化膜パターン３９は、ポリシリコン膜パターン４０の形成とともに消失している。
【００７１】
次に、ポリシリコン膜パターン４０の側壁部に、第１のスペーサとしてのシリコン窒化膜４１を形成する（図２５）。具体的には、まず、ポリシリコン膜パターン４０を埋め込むようにして全面にシリコン窒化膜を堆積する。例えば、５００℃程度の成膜温度で４０ｎｍ程度のシリコン窒化膜を堆積する。その後、ポリシリコン膜パターン４０の側壁部を残してシリコン窒化膜のドライエッチングを行うことによって、図２４のシリコン窒化膜４１を形成することができる。
【００７２】
次に、シリコン窒化膜４１の形成されたダミーゲート電極をマスクとしてシリコン酸化膜３５のエッチングを行い、シリコン基板３１の表面を露出させる。この際、図２６に示すように、シリコン窒化膜４１の下側にあるシリコン酸化膜３５の除去も行う。これは、シリコン基板３１の主面に対して水平方向へのドライエッチングまたはウェットエッチングによって行うことができる。
【００７３】
次に、シリコン基板３１内への不純物注入工程へと進む。本実施の形態においては、ＰＭＯＳ（またはＮＭＯＳ）のポケット領域およびエクステンション領域の形成に続いてソース・ドレイン領域の形成を行った後、ＮＭＯＳ（またはＰＭＯＳ）のポケット領域およびエクステンション領域の形成に続いてソース・ドレイン領域の形成を行うことを特徴としている。
【００７４】
例えば、ＰＭＯＳ領域への注入を先に行う場合には、図２７に示すように、ＮＭＯＳ領域をレジスト膜４２で覆う。次に、ＰＭＯＳ領域にあるシリコン基板３１内に不純物をイオン注入することによって、ＰＭＯＳのポケット領域４３およびエクステンション領域４４を形成する。
【００７５】
具体的には、シリコン窒化膜４１の形成されたダミーゲート電極をマスクとして、ＰＭＯＳ領域にあるシリコン基板３１内に不純物を斜め上方向からイオン注入する。ここで、注入イオンの入射方向とシリコン基板３１の主面に垂直な方向とがなす角度θ（以下、注入角度θという。）は、ダミーゲート絶縁膜としてのシリコン酸化膜３５の膜厚と、ダミーゲート電極としてのポリシリコン膜パターン３６のパターンピッチとに依存する。そして、注入角度θは、後工程で形成するゲート電極の端部に、所望の不純物プロファイルを形成するのに十分な角度となるように適宜設定する。このようにすることによって、ＰＭＯＳのエクステンション領域４４を形成することができる。次に、注入角度θを大きくして（例えば、θ＝４５度程度にして）、エクステンション領域４４の端部にＰＭＯＳのポケット領域４３を形成する。注入角度θの値は大きいほど好ましいが、実用上は４５度程度がとり得る最大値となる。
【００７６】
本実施の形態においては、ダミーゲート絶縁材料膜の膜厚の最小値は、ゲート電極の幅方向の寸法（以下、ゲート幅という。）と注入角度θによって決定される。例えば、ゲート幅が３０ｎｍであり、注入角度θが４５度である場合には、ダミーゲート絶縁材料膜の膜厚の最小値は５ｎｍ〜１０ｎｍ程度であることが好ましい。また、ゲート幅が１００ｎｍであり、注入角度θが４５度である場合には、ダミーゲート絶縁材料膜の膜厚の最小値は１０ｎｍ〜１００ｎｍ程度であることが好ましい。
【００７７】
一方、ダミーゲート絶縁材料膜の最大値は、その加工性によって決定されるところが大きい。すなわち、ダミーゲート絶縁材料膜の膜厚が大きくなりすぎると、エッチングによって除去し難くなるので加工性は低下する。具体的には、ダミーゲート絶縁材料膜の膜厚は、１００ｎｍ以下であることが好ましい。したがって、ゲート幅が１００ｎｍである場合には、注入角度θを４５度とすると、ダミーゲート絶縁材料膜の膜厚は１０ｎｍ以上１００ｎｍ以下であることが好ましい。
【００７８】
ここで、図２７において、第１のスペーサとしてのシリコン窒化膜４１の幅方向の寸法の最大値をｗとし、ダミーゲート絶縁材料膜の膜厚をｔとすると、注入角度θが４５度である場合にはｗ＝ｔである。一方、注入角度θが４５度より小さい値としたい場合には、ｗ＜ｔとすればよい。これにより、シリコン基板内に形成する不純物領域の深さを大きくせずに注入角度を小さくすることが可能となる。以上より、本実施の形態においては、第１のスペーサの幅方向の寸法が、ダミーゲート絶縁材料膜の膜厚より小さくなるように形成することが好ましい。
【００７９】
ポケット領域４３およびエクステンション領域４４の形成を終えた後は、レジスト膜４２を剥離しない状態でソース・ドレイン領域４５の形成を行う（図２８）。具体的には、シリコン窒化膜４１の形成されたダミーゲート電極をマスクとして、シリコン基板３１内に不純物をイオン注入する。この場合、注入角度θ′は、ポケット注入およびエクステンション注入の際の注入角度θよりも小さい角度とする。例えば、注入角度θが４５度であるのに対して、注入角度θ′を０度とすることができる。
【００８０】
以上の工程によって、ＰＭＯＳ領域に不純物をイオン注入した後は、同様にしてＮＭＯＳ領域にも不純物をイオン注入して、ＮＭＯＳのポケット領域４６、エクステンション領域４７およびソース・ドレイン領域４８を形成する（図２９）。
【００８１】
このように、本実施の形態によれば、ダミーゲート絶縁膜を厚く形成するとともに、このダミーゲート絶縁膜を第１のスペーサ下に設けない構造とすることによって、ポケット注入およびエクステンション注入の際の注入角度を大きくすることが可能となる。すなわち、ダミーゲート電極による遮蔽を受けることなしに、大きな注入角度でシリコン基板内にイオン注入することができるので、高集積度・高密度デバイスに対応した非常に浅い不純物プロファイルを形成することができる。
【００８２】
また、本実施の形態によれば、注入角度を変えることによって、同じダミーゲート電極をマスクとしてソース・ドレイン領域形成のためのイオン注入をすることができる。したがって、ポケット領域およびエクステンション領域形成のためのフォトリソグラフィ工程と、ソース・ドレイン領域形成のためのフォトリソグラフィ工程とを１つにすることができるので、全体の工程数を従来より少なくすることができる。
【００８３】
ＰＭＯＳおよびＮＭＯＳの不純物注入工程を終えた後は、加熱処理を行うことによってソース・ドレイン領域４５，４８の活性化を行う。
【００８４】
次に、エッチングストッパとしてのシリコン窒化膜４９および層間絶縁膜としてのＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜５０を、ポリシリコン膜パターン３６を被覆するようにして順に全面に形成し、図３０に示す構造とする。シリコン窒化膜４９の膜厚は、例えば３０ｎｍ程度とすることができる。一方、ＨＤＰ酸化膜５０の膜厚は、例えば４００ｎｍ程度とすることができる。また、これらは、減圧ＣＶＤ法などによって形成することができる。尚、エッチングストッパおよび層間絶縁膜は、上記以外の他の物質からなる膜を用いてもよい。また、本実施の形態においてはエッチングストッパはなくてもよい。
【００８５】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によってシリコン窒化膜４９およびＨＤＰ酸化膜５０を研磨し、ダミーゲート電極の上面を露出させる。これにより、図３１に示すように、ポリシリコン膜パターン３６が表面に露出する。
【００８６】
次に、ドライエッチングによってポリシリコン膜パターン３６を除去した後、シリコン酸化膜３５も所定の膜厚になるまで除去して、図３２に示す構造とする。シリコン酸化膜３５を残すことにより、次に形成するシリコン窒化膜をエッチングして第２のスペーサを形成する際に、下地のシリコン基板１がエッチングされるのを防ぐことができる。
【００８７】
次に、図３２の開口部５１を埋め込むようにシリコン窒化膜を２０ｎｍ程度の膜厚で堆積した後、このシリコン窒化膜とシリコン酸化膜３５とをドライエッチングする。これにより、図３３に示すように、第２のスペーサとしてのシリコン窒化膜５２を形成することができる。図３３において、溝部５３は、実際にトランジスタが形成されるゲート溝であり、側面がシリコン窒化膜５２，４１で底面がシリコン基板２１となっている。
【００８８】
尚、図３３においては、シリコン窒化膜５２の上部先端はＨＤＰ酸化膜５０の表面よりも低い位置に形成されているが、本発明はこれに限られるものではない。シリコン窒化膜５２の上部先端は、ＨＤＰ酸化膜５０の表面と同一面上にあってもよい。
【００８９】
このように、ゲート溝に第２のスペーサを設けることによって、微細なゲート電極パターンを形成することが可能となる。すなわち、ゲート溝の幅方向の寸法は、フォトリソグラフィ工程を経て形成されたダミーゲート電極の幅方向の寸法によって決定されるが、ゲート電極の幅方向の寸法は、ゲート溝に対して第２のスペーサ分だけ小さい寸法となって形成される。換言すると、第２のスペーサの幅方向の寸法を制御することによって、ゲート電極の幅方向の寸法を制御することができるので、フォトリソグラフィ工程による律則を受けない微細なゲート電極パターンの形成が可能となる。
【００９０】
以上より、シリコン窒化膜５２の幅方向の寸法は、形成するゲート電極の幅方向の寸法によって適宜設定すればよい。また、これに応じて、ポケット領域４３，４６およびエクステンション領域４４，４７形成の際の注入角度や注入エネルギーなども適宜設定する。具体的には、注入角度をθとすると、注入角度０度の場合に比較して、注入エネルギーはｃｏｓθ、ドーズ量はｓｉｎθそれぞれ減少させることになる。
【００９１】
以上の工程によって、ゲート溝としての溝部５３を形成した後は、溝部５３から露出しているシリコン基板３１、シリコン窒化膜５２，４１およびＨＤＰ酸化膜５０の上にゲート絶縁膜５４を形成する。次に、溝部５３にゲート電極材料を埋め込んでメタルゲート電極５５を形成する。
【００９２】
メタルゲート電極５５を形成するためには、図３３において、溝部５３を含むＨＤＰ酸化膜５０の全面にメタルゲート電極材料を成膜する。ここで、メタルゲート電極材料は、溝部５３の深さよりも厚い膜厚で形成することが好ましい。次に、ＣＭＰ法などによって、メタルゲート電極材料をＨＤＰ酸化膜５０の表面が露出するまで研磨する。これにより、メタルゲート電極５５を形成することができる（図３４）。
【００９３】
その後、実施の形態１で説明したのと同様にして、再び層間絶縁膜としてのＨＤＰ酸化膜５０を形成してから、メタルゲート電極５５およびソース・ドレイン領域４５，４８の上にコンタクトを開口し、コンタクトの内部にバリアメタルを介してタングステンなどの配線材料を埋め込むことによってインターコネクト５６を形成する。これにより、図１９に示す構造が得られる。その後、配線材料の堆積およびパターニング工程を経ることによって、配線構造を形成することができる。
【００９４】
図３４において、ゲート絶縁膜５４としては、シリコン酸化膜またはシリコン酸窒化膜などを用いることができる。また、ゲート絶縁膜５４として、金属酸化膜および金属珪酸化膜などの高誘電率絶縁膜を用いることもできる。具体的には、Ｓｉ（シリコン）、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｓｒ（ストロンチウム）およびＴｉ（チタン）よりなる群から選ばれるいずれか１の元素の酸化物を用いることができる。また、これらの元素の酸化物に窒素を添加したものをゲート絶縁膜５４として用いてもよい。さらに、ゲート絶縁膜５４は単層膜に限らず、上記いずれかの物質からなる膜を２種以上組み合わせて積層させた積層膜であってもよい。
【００９５】
また、図３４において、メタルゲート電極５５は、１種類の金属の膜から構成されていてもよいし、２種以上の金属膜を積層させた積層膜から構成されていてもよい。メタルゲート電極材料として使用可能な金属は、トランジスタの閾値電圧およびゲート配線抵抗値を所望の値にすることのできるものであれば特に限定されるものではない。具体的には、Ａｌ（アルミニウム）、Ｗ（タングステン）、Ｃｓ（セシウム）、Ｃｏ（コバルト）またはＴｉＮ（窒化チタン）などを用いることができる。
【００９６】
尚、本実施の形態においては、第１のスペーサと第２のスペーサとを同じ材料を用いて形成したが、本発明はこれに限られるものではない。第１のスペーサと第２のスペーサとは異なる材料からなっていてもよい。但し、第２のスペーサは、ゲート絶縁膜を構成する材料と異なる材料からなっている必要がある。
【図面の簡単な説明】
【００９７】
【図１】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図５】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図７】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図８】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図９】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図１９】実施の形態２にかかる半導体装置の断面図である。
【図２０】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図２１】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図２２】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図２４】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図２６】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図２７】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図２８】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図２９】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図３０】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図３１】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図３２】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図３３】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図３４】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図３５】従来の半導体装置の断面図である。
【符号の説明】
【００９８】
１，３１，６１  シリコン基板
２，３２，６２  素子分離領域
３，３３，６３  Ｎウェル
４，３４，６４  Ｐウェル
５，３５  シリコン酸化膜
６  アモルファスシリコン膜
７，１２，２１，３７，５２  シリコン窒化膜
８，３８  レジストパターン
９，３９  シリコン窒化膜パターン
１０  アモルファスシリコン膜パターン
１１，１３，４１，４９  シリコン酸化膜
１４，４２  レジスト膜
１５，１８，４３，４６，６７，６８  ポケット領域
１６，１９，４４，４７，６９，７０  エクステンション領域
１７，２０，４５，４８，７１，７２  ソース・ドレイン領域
２２，５０  ＨＤＰ酸化膜
２３，５３  溝部
２４，５４  ゲート絶縁膜
２５，５５  メタルゲート電極
２６，５６  インターコネクト
３６  ポリシリコン膜
４０  ポリシリコン膜パターン
６５  ダミーゲート絶縁膜
６６  ダミーゲート電極
７３  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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