(57)【要約】【課題】  内部回路の過電圧印加による破壊を適確に防止し、チップ上の占有面積が縮小される電源保護回路を提供する。【解決手段】  通常動作時は抵抗５ａ、５ｂの接続点から、ＮチャネルトランジスタＮ１のゲートに、トランジスタＮ１の最小スレッシュ電圧ＶＴｍｉｎ以下の電圧が印加され、トランジスタＮ１は０ＦＦで電流は流れず通常動作が実行され、静電気の印加で電源電圧がＶｍａｘを越えると、抵抗５ａ、５ｂの接続点からトランジスタＮ１のゲートに、最小スレッシュ電圧ＶＴｍｉｎを越える電圧が印加され、トランジスタＮ１が０Ｎとなり電流が流れて内部回路１への高電圧電源の供給が遮断され、高電圧ライン７と低電圧ライン８間に接続された内部回路１に、静電気印加で異常上昇した弾圧印加はなく、内部回路１の過電圧の印加での回路破壊が防止可能になり、一個のＮチャネルトランジスタと２個の抵抗でチップ上の占有面積を縮小して構成可能になる。【選択図】  図１
2005150207.tif 000002
【特許請求の範囲】
【請求項１】
集積回路への静電気の印加による内部回路の破壊を防止する電源保護回路であり、
前記内部回路に供給される高電圧電源の高電圧ラインと、アース電位の低電圧ライン間に接続されるＮチャネルトランジスタと、前記高電圧ラインと前記低電圧ライン間に接続され、抵抗分割点が前記Ｎチャネルトランジスタのゲートに接続される抵抗値分割型抵抗器とを備え、
前記Ｎチャネルトランジスタの最小スレシュ電圧をＶＴｍｉｎ、前記高電圧電源の最大電圧をＶｍａｘ、前記抵抗値分割型抵抗器の前記高電圧ラインと前記抵抗分割点間の抵抗値をＲ１、前記抵抗分割点と前記低電圧ライン間の抵抗値をＲ２として、
ＶＴｍｉｎ＞Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）に設定されていることを特徴とする電源保護回路。
【請求項２】
集積回路への静電気の印加による内部回路の破壊を防止する電源保護回路であり、
前記内部回路に供給される高電圧電源の高電圧ラインと、アース電位の低電圧ライン間に接続され、２段のＮチャネルトランジスタが互いに直列に接続されたトランジスタ直列接続回路と、
前記高電圧ラインと前記低電圧ライン間に接続され、抵抗分割点が前記トランジスタ直列接続回路の初段のＮチャネルトランジスタのゲートに接続される抵抗値分割型抵抗器とを備え、
前記Ｎチャネルトランジスタの最小スレシュ電圧をＶＴｍｉｎ、前記高電圧電源の最大電圧をＶｍａｘ、前記抵抗値分割型抵抗器の前記高電圧ラインと前記抵抗分割点間の抵抗値をＲ１、前記抵抗分割点と前記低電圧ライン間の抵抗値をＲ２として、
ＶＴｍｉｎ＞Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）に設定されていることを特徴とする電源保護回路。
【請求項３】
集積回路への静電気の印加による内部回路の破壊を防止する電源保護回路であり、
前記内部回路に供給される高電圧電源の高電圧ラインと、アース電位の低電圧ライン間に接続され、少なくとも一個のＮチャネルトランジスタからなる第１のトランジスタ直列接続回路と、
前記高電圧ラインと前記第１のトランジスタ直列接続回路の初段のＮチャネルトランジスタのゲート間に接続され、少なくとも一個のＮチャネルトランジスタからなる第２のトランジスタ直列接続回路とを備え、
前記Ｎチャネルトランジスタの最小スレッシュ電圧及び最大スレッシュ電圧を、それぞれＶＴｍｉｎ、ＶＴｍａｘ、前記高電圧電源の最小電圧及び最大電圧を、それぞれＶｍｉｎ、Ｖｍａｘ、前記第１のトランジスタ直列接続回路のＮチャネルトランジスタ数をｎ１、前記第２のトランジスタ直列接続回路のＮチャネルトランジスタ数をｎ２として、
Ｖｍｉｎ≧ＶＴｍａｘ・ｎ２、及びＶｍａｘ＞ＶＴｍｉｎ・（ｎ１＋ｎ２）に設定されていることを特徴とする電源保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源端子への静電気の印加から内部回路の破壊を防止する電源保護回路に関する。
【背景技術】
【０００２】
近年の集積回路では、電子部品の微細化技術の進歩によって、電子部品の集積密度が著しく高くなっており、このために、微細化された電子部品は、外部からの静電気などの異常電圧の印加に対する耐圧性が低下している。
この問題を解決するために、例えば後記する特許文献１には、内部回路に対する電源端子とアース間に、複数のダイオードの直列接続回路を配設した集積回路の静電気保護回路が開示されている。
この静電気保護回路では、図４に示すように、電源端子ｔｖとアース端子ｔｅ間に接続される集積回路の内部回路１に対して、電源端子ｔｖとアース端子ｔｅ間に、８個のダイオード２ａ〜２ｈの直列接続回路Ｄが、ダイオードの陽極側を電源端子ｔｖに陰極側をアース端子ｔｅに対応して接続されている。
このような構成にすることにより、静電気などの外部印加電圧によって電源端子ｔｖの電圧が異常上昇すると、ダイオードの直列接続回路Ｄを通して、電源端子ＴＶからアース端子ｔｅに電流を流すことにより、電源端子ｔｖの電圧上昇に対応して、内部回路１への過電圧の印加による回路破壊が防止される。この場合、電源端子ｔｖが正常電圧であると、ダイオード２ａ〜２ｈのスレッシュ電圧によって、ダイオードの直列接続回路Ｄには電流が流れない。
【０００３】
例えば、電源電圧が３Ｖ、ダイオード２ａ〜２ｈのそれぞれのスレッシュ電圧が０．４Ｖの場合には、ダイオードをこのように８段直列接続すると、０．４Ｖ×８＝３．２Ｖまでは、電源電圧のばらつきや変動で電源電圧が上昇することがあっても、ダイオードの直列接続回路Ｄに電流は流れず、例えば、外部から静電気が電源端子ｔｖに印加されて、電源電圧が３．２Ｖを越えると、ダイオードの直列接続回路Ｄに電流が流れて、内部回路１への過電圧の印加による回路破壊が防止される。
図５は図４のダイオード２ａ〜２ｈを、Ｎチャネルトランジスタ３ａ〜３ｈに置き換えたものであり、通常Ｎチャネルトランジスタのスレッシュ電圧は０．５Ｖ程度なので、通常動作時に電源端子ｔｖからアース端子ｔｅに流れる電流を防止するためには、Ｎチャネルトランジスタを６段接続すると、０．５Ｖ×６＝３．０Ｖとなるので、電源電圧３ｖで安定している場合には、Ｎチャネルトランジスタの直列接続回路Ｎｏに、電流が流れないようにするにはＮチャネルトランジスタを６段接続するとよい。
【０００４】
ところで、一般には電源電圧とＮチャネルトランジスタのスレッシュ電圧とにはばらつきがあり、例えば、電源電圧の最小値がＶｍｉｎ＝３．０Ｖ、最大値がＶｍａｘ＝３．６Ｖ、スレッシュ電圧の最小値がＶＴｍｉｎ＝０．５Ｖ、最大値がＶＴｍａｘ＝０．７Ｖとすると、ＶｍａｘとＶＴｍｉｎの組合せが最も電流が流れ易すい条件であることを考えて、Ｎチャネルトランジスタの段数をＭとして、通常時に電源端子ｔｖからアース端子ｔｅに流れる電流を防止するためには、（１）式が成立することが必要である。
【０００５】
Ｖｍａｘ＜ＶＴｍｉｎ×Ｍ                          （１）
【０００６】
（１）式にＶｍａｘ＝３．６ａＶ、ＶＴｍｉｎ＝０．５Ｖを代入すると、最低８段のｎチャネルトランジスタが必要であることが解る。
そして、ＶＴｍｉｎ＝０．５ＶのＮチャネルトランジスタが８段接続され、全体のスレッシュ電圧が最低の状態では、外部からの静電気の印加によって、電源電圧が４．０Ｖを越えると、Ｎチヤネルトランジスタの直列接続回路Ｎｏに電流が流れて、過電圧の印加による内部回路１の回路破壊が防止される。
【０００７】
【特許文献１】特開平９−６４２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述した図５に示す従来の静電気保護回路では、Ｎチャネルトランジスタの直列接続回路Ｎｏの抵抗値を小さく設定して、外部からの静電気の印加によって電源電圧が上昇した場合に、電流をスムーズに流す必要がある。このためには、各Ｎチャネルトランジスタ２ａ〜２ｈのＯＮ抵抗を下げることが必要となり、各Ｎチャネルトランジスタ２ａ〜２ｈの幅をチップ上で大きく形成することになり、チップ上での占有面積が拡大し小型化を阻止するという問題が発生する。
【０００９】
本発明は、前述したようなこの種の従来の保護回路の現状に鑑みてなされたものであり、その目的は、内部回路の過電圧印加による破壊を適確に防止し、チップ上の占有面積が縮小される電源保護回路を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、請求項１記載の第１の発明は、集積回路への静電気の印加による内部回路の破壊を防止する電源保護回路であり、前記内部回路に供給される高電圧電源の高電圧ラインと、アース電位の低電圧ライン間に接続されるＮチャネルトランジスタと、前記高電圧ラインと前記低電圧ライン間に接続され、抵抗分割点が前記Ｎチャネルトランジスタのゲートに接続される抵抗値分割型抵抗器とを備え、前記Ｎチャネルトランジスタの最小スレシュ電圧をＶＴｍｉｎ、前記高電圧電源の最大電圧をＶｍａｘ、前記抵抗値分割型抵抗器の前記高電圧ラインと前記抵抗分割点間の抵抗値をＲ１、前記抵抗分割点と前記低電圧ライン間の抵抗値をＲ２として、ＶＴｍｉｎ＞Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）に設定されていることを特徴とするものである。
【００１１】
第１の発明によると、抵抗値Ｒ１、Ｒ２の抵抗が互いに直列に接続された抵抗値分割型抵抗器とＮチャネルトランジスタとが、高電圧電源の高電圧ラインと低電圧ライン間に、互いに並列に接続されており、抵抗値分割型抵抗器の抵抗分割点が、Ｎチャネルトランジスタのゲートに接続され、Ｎチャネルトランジスタの最小スレシュ電圧をＶＴｍｉｎ、高電圧電源の最大電圧をＶｍａｘとして、ＶＴｍｉｎ＞Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）に設定されているので、通常動作状態では、抵抗値分割型抵抗器によってＮチャネルトランジスタのゲートにはＶＴｍｉｎ以下の電圧が印加されて、Ｎチャネルトランジスタは０ＦＦを維持する。
一方、外部からの静電気などの印加により、高電圧電源の電圧がＶｍａｘを越えて上昇すると、抵抗分割型抵抗器の抵抗分割点からＮチャネルトランジスタに、ＶＴｍｉｎを越えるゲート電圧が印加され、Ｎチャネルトランジスタに電流が流れるので、高電圧ラインと低電圧ライン間に接続されている内部回路に、静電気などの印加により電圧上昇した高電圧電源によって、過電圧が印加されて回路破壊が発生することが防止され、一個のＮチャネルトランジスタと２個の抵抗で構成されるので、チップ上の占有面積が縮小される。
【００１２】
同様に前記目的を達成するために、請求項２記載の発明は、集積回路への静電気の印加による内部回路の破壊を防止する電源保護回路であり、前記内部回路に供給される高電圧電源の高電圧ラインと、アース電位の低電圧ライン間に接続され、２段のＮチャネルトランジスタが互いに直列に接続されたトランジスタ直列接続回路と、前記高電圧ラインと前記低電圧ライン間に接続され、抵抗分割点が前記トランジスタ直列接続回路の初段のＮチャネルトランジスタのゲートに接続される抵抗値分割型抵抗器とを備え、前記Ｎチャネルトランジスタの最小スレシュ電圧をＶＴｍｉｎ、前記高電圧電源の最大電圧をＶｍａｘ、前記抵抗値分割型抵抗器の前記高電圧ラインと前記抵抗分割点間の抵抗値をＲ１、前記抵抗分割点と前記低電圧ライン間の抵抗値をＲ２として、ＶＴｍｉｎ＞Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）に設定されていることを特徴とするものである。
【００１３】
第２の発明によると、抵抗値Ｒ１、Ｒ２の抵抗が互いに直列に接続された抵抗値分割型抵抗器と２段のＮチャネルトランジスタのトランジスタ直列接続回路とが、高電圧電源の高電圧ラインと低電圧ライン間に、互いに並列に接続されており、抵抗値分割型抵抗器の抵抗分割点が、トランジスタ直列接続回路の初段のＮチャネルトランジスタのゲートに接続され、Ｎチャネルトランジスタの最小スレシュ電圧をＶＴｍｉｎ、高電圧電源の最大電圧をＶｍａｘとして、ＶＴｍｉｎ＞Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）に設定されているので、通常動作状態では、抵抗値分割型抵抗器によって、トランジスタ直列接続回路の初段のＮチャネルトランジスタのゲートにはＶＴｍｉｎ以下の電圧が印加されて、トランジスタ直列接続回路には電流は流れず０ＦＦを維持する。
一方、外部からの静電気などの印加により、高電圧電源の電圧がＶｍａｘを越えて上昇すると、抵抗分割型抵抗器の抵抗分割点から、トランジスタ直列接続回路の初段のＮチャネルトランジスタに、ＶＴｍｉｎを越えるゲート電圧が印加されるので、トランジスタ直列接続回路に電流が流れ、高電圧ラインと低電圧ライン間に接続されている内部回路に、静電気などの印加により電圧上昇した高電圧電源によって、過電圧が印加されて回路破壊が発生することが防止され、チップ上の占有面積も小さく、２段のＮチャネルトランジスタの使用で、通常動作時に高電圧ラインと低電圧ライン間に流れる電流が減少する。
【００１４】
同様に前記目的を達成するために、請求項３記載の発明は、集積回路への静電気の印加による内部回路の破壊を防止する電源保護回路であり、前記内部回路に供給される高電圧電源の高電圧ラインと、アース電位の低電圧ライン間に接続され、少なくとも一個のＮチャネルトランジスタからなる第１のトランジスタ直列接続回路と、前記高電圧ラインと前記第１のトランジスタ直列接続回路の初段のＮチャネルトランジスタのゲート間に接続され、少なくとも一個のＮチャネルトランジスタからなる第２のトランジスタ直列接続回路とを備え、前記Ｎチャネルトランジスタの最小スレッシュ電圧及び最大スレッシュ電圧を、それぞれＶＴｍｉｎ、ＶＴｍａｘ、前記高電圧電源の最小電圧及び最大電圧を、それぞれＶｍｉｎ、Ｖｍａｘ、前記第１のトランジスタ直列接続回路のＮチャネルトランジスタ数をｎ１、前記第２のトランジスタ直列接続回路のＮチャネルトランジスタ数をｎ２として、Ｖｍｉｎ≧ＶＴｍａｘ・ｎ２、及びＶｍａｘ＞ＶＴｍｉｎ・（ｎ１＋ｎ２）に設定されていることを特徴とするものである。
【００１５】
第３の発明によると、少なくとも一個のＮチャネルトランジスタからなる第１のトランジスタ直列接続回路が、高電圧電源の高電圧ラインと、アース電位の低電圧ライン間に接続され、高電圧ラインと第１のトランジスタ直列接続回路の初段のＮチャネルトランジスタのゲート間に、少なくとも一個のＮチャネルトランジスタからなる第２のトランジスタ直列接続回路が接続され、Ｎチャネルトランジスタの最小スレシュ電圧及び最大スレッシュ電圧を、それぞれＴＶｍｉｎ、ＴＶｍａｘ、高電圧電源の最小電圧及び最大電圧を、それぞれＶｍｉｎ、Ｖｍａｘ、第１のトランジスタ直列接続回路のＮチャネルトランジスタ数をｎ１、第２のＮチャネルトランジスタ数をｎ２として、Ｖｍｉｎ≧ＴＶｍａｘ・ｎ２、及びＶｍａｘ＞ＴＶｍｉｎ・（ｎ１＋ｎ２）に設定されている。
このために、通常動作状態では、第２のトランジスタ直列接続回路及び第１のトランジスタ直列接続回路を通じて、高電圧ラインと低電圧ライン間に電流が流れず、外部からの静電気などの印加により、高電圧電源の電圧がＶｍａｘを越えて上昇すると、第２のトランジスタ直列接続回路を介して、第１のトランジスタ直列接続回路の初段のＮチャネルトランジスタに、ＶＴｍｉｎを越えるゲート電圧が印加されるので、第１のトランジスタ直列接続回路に電流が流れ、高電圧ラインと低電圧ライン間に接続されている内部回路に、静電気などの印加により電圧上昇した高電圧電源によって、過電圧が印加されて回路破壊が発生することが防止され、チップ上の占有面積も小さく、第２のトランジスタ直列接続回路の使用で、通常動作時に高電圧ラインと低電圧ライン間に電流は流れない。
【発明の効果】
【００１６】
第１の発明によると、抵抗値Ｒ１、Ｒ２の抵抗が互いに直列に接続された抵抗値分割型抵抗器とＮチャネルトランジスタとが、高電圧電源の高電圧ラインと低電圧ライン間に、互いに並列に接続されており、抵抗値分割型抵抗器の抵抗分割点が、Ｎチャネルトランジスタのゲートに接続され、Ｎチャネルトランジスタの最小スレシュ電圧をＶＴｍｉｎ、高電圧電源の最大電圧をＶｍａｘとして、ＶＴｍｉｎ＞Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）に設定されているので、通常動作状態では、抵抗値分割型抵抗器によってＮチャネルトランジスタのゲートにはＶＴｍｉｎ以下の電圧が印加されて、Ｎチャネルトランジスタは０ＦＦを維持する。
一方、外部からの静電気などの印加により、高電圧電源の電圧がＶｍａｘを越えて上昇すると、抵抗分割型抵抗器の抵抗分割点からＮチャネルトランジスタに、ＶＴｍｉｎを越えるゲート電圧が印加され、Ｎチャネルトランジスタに電流が流れるので、高電圧ラインと低電圧ライン間に接続されている内部回路に、静電気などの印加により電圧上昇した高電圧電源によって、過電圧が印加されて回路破壊が発生することが防止可能になり、一個のＮチャネルトランジスタと２個の抵抗で構成されるのでチップ上の占有面積を縮小することが可能になる。
【００１７】
第２の発明によると、抵抗値Ｒ１、Ｒ２の抵抗が互いに直列に接続された抵抗値分割型抵抗器と２段のＮチャネルトランジスタのトランジスタ直列接続回路とが、高電圧電源の高電圧ラインと低電圧ライン間に、互いに並列に接続されており、抵抗値分割型抵抗器の抵抗分割点が、トランジスタ直列接続回路の初段のＮチャネルトランジスタのゲートに接続され、Ｎチャネルトランジスタの最小スレシュ電圧をＶＴｍｉｎ、高電圧電源の最大電圧をＶｍａｘとして、ＶＴｍｉｎ＞Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）に設定されているので、通常動作状態では、抵抗値分割型抵抗器によって、トランジスタ直列接続回路の初段のＮチャネルトランジスタのゲートにはＶＴｍｉｎ以下の電圧が印加されて、トランジスタ直列接続回路には電流は流れず０ＦＦを維持する。
一方、外部からの静電気などの印加により、高電圧電源の電圧がＶｍａｘを越えて上昇すると、抵抗分割型抵抗器の抵抗分割点から、トランジスタ直列接続回路の初段のＮチャネルトランジスタに、ＶＴｍｉｎを越えるゲート電圧が印加されるので、トランジスタ直列接続回路に電流が流れ、高電圧ラインと低電圧ライン間に接続されている内部回路に、静電気などの印加により電圧上昇した高電圧電源によって、過電圧が印加されて回路破壊が発生することが防止可能になり、チップ上の占有面積の縮小が可能で、２段のＮチャネルトランジスタの使用により、通常動作時に高電圧ラインと低電圧ライン間に流れる電流を減少させることが可能になる。
【００１８】
第３の発明によると、少なくとも一個のＮチャネルトランジスタからなる第１のトランジスタ直列接続回路が、高電圧電源の高電圧ラインと、アース電位の低電圧ライン間に接続され、高電圧ラインと第１のトランジスタ直列接続回路の初段のＮチャネルトランジスタのゲート間に、少なくとも一個のＮチャネルトランジスタからなる第２のトランジスタ直列接続回路が接続され、Ｎチャネルトランジスタの最小スレシュ電圧及び最大スレッシュ電圧を、それぞれＴＶｍｉｎ、ＴＶｍａｘ、高電圧電源の最小電圧及び最大電圧を、それぞれＶｍｉｎ、Ｖｍａｘ、第１のトランジスタ直列接続回路のＮチャネルトランジスタ数をｎ１、第２のＮチャネルトランジスタ数をｎ２として、Ｖｍｉｎ≧ＴＶｍａｘ・ｎ２、及びＶｍａｘ＞ＴＶｍｉｎ・（ｎ１＋ｎ２）に設定されている。
このために、通常動作状態では、第２のトランジスタ直列接続回路及び第１のトランジスタ直列接続回路を通じて、高電圧ラインと低電圧ライン間に電流が流れず、外部からの静電気などの印加により、高電圧電源の電圧がＶｍａｘを越えて上昇すると、第２のトランジスタ直列接続回路を介して、第１のトランジスタ直列接続回路の初段のＮチャネルトランジスタに、ＶＴｍｉｎを越えるゲート電圧が印加されるので、第１のトランジスタ直列接続回路に電流が流れ、高電圧ラインと低電圧ライン間に接続されている内部回路に、静電気などの印加により電圧上昇した高電圧電源によって、過電圧が印加されて回路破壊が発生することが防止可能になり、チップ上の占有面積の縮小が可能で、第２のトランジスタ直列接続回路の使用で、通常動作時に高電圧ラインと低電圧ライン間に流れる電流をなくすることが可能になる。
【発明を実施するための最良の形態】
【００１９】
［第１の実施の形態］
本発明の第１の実施の形態を、図１を参照して説明する。
図１は本実施の形態の構成を示す回路説明図である。
【００２０】
本実施の形態は、集積回路への静電気の印加による内部回路の破壊を防止する電源保護回路であるが、本実施の形態には、図１に示すように、集積回路の内部回路１に供給される高電圧電源の電源端子ｔｖに接続される高電圧ライン７と、アース端子ｔｅに接続される低電圧ライン８間に、集積回路の保護対象となる内部回路１が接続されている。また、電源端子ｔｖとアース端子ｔｅ間には、ＮチャネルトランジスタＮ１が接続され、このＮチャネルトランジスタＮ１に平行に、高電圧ライン７と低電圧ライン８間に、抵抗値がＲ１の抵抗５ａと抵抗値がＲ２の抵抗５ｂが互いに直列に接続され、抵抗５ａと抵抗５ｂの接続点が、ＮチャネルトランジスタＮ１のゲートに接続されている。
そして、本実施の形態では、ＮチャネルトランジスタＮ１の最小スレシュ電圧をＶＴｍｉｎ、高電圧電源の最大電圧をＶｍａｘとして、ＶＴｍｉｎ＞Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）に設定されている。
【００２１】
このような構成の本実施の形態の動作を説明する。
本実施の形態では、ＮチャネルトランジスタＮ１と、抵抗値Ｒ１、Ｒ２の抵抗５ａ、５ｂが互いに直列に接続された直列接続回路とが高電圧ライン７と低電圧ライン８間に、互いに並列に接続され、抵抗５ａと抵抗５ｂの接続点が、ＮチャネルトランジスタＮ１のゲートに接続され、さらに、ＮチャネルトランジスタＮ１の最小スレシュ電圧をＶＴｍｉｎ、高電圧ライン７の最大電圧をＶｍａｘとして、ＶＴｍｉｎ＞Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）に設定されている。
このために、本実施の形態では、通常動作状態では、抵抗５ａと抵抗５ｂの接続点から、ＮチャネルトランジスタＮ１のゲートには、ＮチャネルトランジスタＮ１の最小スレッシュ電圧ＶＴｍｉｎ以下の電圧が印加されるので、ＮチャネルトランジスタＮ１は０ＦＦを維持し、通常状態でＮチャネルトランジスタＮ１には電流が流れることはなく、高電圧電源の電圧は内部回路１に供給されて、内部回路１による通常動作が実行される。
【００２２】
一方、外部からの静電気などの印加により、高電圧電源の電圧がＶｍａｘを越えて上昇すると、抵抗５ａと抵抗５ｂの接続点からＮチャネルトランジスタＮ１のゲートに、ＮチャネルトランジスタＮ１の最小スレッシュ電圧ＶＴｍｉｎを越える電圧が印加され、ＮチャネルトランジスタＮ１が０Ｎとなり、ＮチャネルトランジスタＮ１に電流が流れ、内部回路１への高電圧電源の供給が阻止される。
【００２３】
このために、本実施の形態によると、高電圧ライン７と低電圧ライン８間に接続されている内部回路１に、静電気などの印加により電圧上昇した高電圧電源が印加されることはなく、内部回路１に過電圧が印加されて回路破壊が発生することが防止される。また、本形態の主要部は、一個のＮチャネルトランジスタと２個の抵抗で構成されるので、チップ上の占有面積を縮小することも可能になる。
【００２４】
［第２の実施の形態］
本発明の第２の実施の形態を、図２を参照して説明する。
図２は本実施の形態の構成を示す回路説明図である。
【００２５】
本実施の形態では、すでに図１を参照して説明した第１の実施の形態に対して、電源端子ｔｖとアース端子ｔｅ間に、第１の実施の形態のＮチャネルトランジスタＮ１に代えて、ＮチャネルトランジスタＮ１とＮチャネルトランジスタＮ２の２段のトランジスタ直列接続回路が接続され、抵抗５ａと抵抗５ｂの接続点が、トランジスタ直列接続回路の初段のＮチャネルトランジスタＮ１のゲートに接続されている。
本実施の形態のその他の部分の構成は、すでに説明した第１の実施の形態と同一なので、重複する説明は行なわない。
【００２６】
本実施の形態によると、通常動作状態では、抵抗５ａと抵抗５ｂの接続点から、トランジスタ直列接続回路の初段のＮチャネルトランジスタのゲートにはＶＴｍｉｎ以下の電圧が印加されて、トランジスタ直列接続回路には電流は流れず０ＦＦを維持する。
一方、外部からの静電気などの印加により、高電圧電源の電圧がＶｍａｘを越えて上昇すると、抵抗分割型抵抗器の抵抗分割点から、トランジスタ直列接続回路の初段のＮチャネルトランジスタに、ＶＴｍｉｎを越えるゲート電圧が印加されるので、トランジスタ直列接続回路に電流が流れ、高電圧ラインと低電圧ライン間に接続されている内部回路に、静電気などの印加により電圧上昇した高電圧電源によって、過電圧が印加されて回路破壊が発生することが防止可能になり、チップ上の占有面積の縮小が可能で、２段のＮチャネルトランジスタの使用により、通常動作時に高電圧ラインと低電圧ライン間に流れる電流を減少させることが可能になる。
【００２７】
［第３の実施の形態］
本発明の第３の実施の形態を、図３を参照して説明する。
図３は本実施の形態の構成を示す回路説明図である。
【００２８】
本実施の形態では、図３に示すように、複数のＮチャネルトランジスタＮ１〜Ｎｎ１が互いに直列に接続された第１のトランジスタ直列接続回路ＮＢが、電源端子ｔｖとアース端子ｔｅ間に接続され、電源端子ｔｖに接続された高電圧ライン７と、第１のトランジスタ直列接続回路ＮＢの初段のＮチャネルトランジスタＮ１のゲート間に、複数のＮチャネルトランジスタＮＡ１〜ＮＡｎ２からなる第２のトランジスタ直列接続回路ＮＡが接続されている。
そして、第１のトランジスタ直列接続回路ＮＢ及び第２のトランジスタ直列接続回路ＮＡを構成するＮチャネルトランジスタの最小スレシュ電圧及び最大スレッシュ電圧を、それぞれＴＶｍｉｎ、ＴＶｍａｘ、高電圧電源の最小電圧及び最大電圧を、それぞれＶｍｉｎ、Ｖｍａｘ、第１のトランジスタ直列接続回路ＮＢのＮチャネルトランジスタ数をｎ１、第２のＮチャネルトランジスタ直列接続回路ＮＡのＮチャネルトランジスタ数をｎ２として、Ｖｍｉｎ≧ＴＶｍａｘ・ｎ２、及びＶｍａｘ＞ＴＶｍｉｎ・（ｎ１＋ｎ２）に設定されている。
【００２９】
本実施の形態では、第１のトランジスタ直列接続回路ＮＢの初段のＮチャネルトランジスタＮ１のゲート、図３のＡ点の電位がアースレベル以下になると、Ａ点の電位が不安定となり、第１のトランジスタ直列接続回路ＮＢに電流が流れるので、（２）式の条件が必要である。
【００３０】
Ｖｍｉｎ−ＶＴｍａｘ・ｎ２≧０                            （２）  
【００３１】
例えば、Ｖｍａｘ＝３．６Ｖ、Ｖｍｉｎ＝３．０Ｖ、ＶＴｍａｘ＝０．７Ｖ、ＶＴｍｉｎ＝０．５Ｖとすると、ｎ２＜４．２８が得られ、この条件下では、第２のトランジスタ直列接続回路ＮＡのトランジスタ数ｎ２は最大４個になる。
また、第１のトランジスタ直列接続回路ＮＢに流れる電流を完全に０ＦＦにするには、最も電流の流れ易いＶｍａｘとＶＴｍｉｎの組合せ条件下で、Ａ点の電圧をＶａして、（３）式を満足することが要求される。
【００３２】
ＶＴｍｉｎ・ｎ１＞Ｖａ                                    （３）
【００３３】
２式に基づいて、ｎ１＝４の場合を取り上げるものとすると、（３）式でＶａは最大でＶｍａｘ−４・ＶＴｍｉｎ＝１．６Ｖとなるので、（３）式からｎ１＞３．２となり、第１のトランジスタ直列回路ＮＢのトランジスタ数は最小４個になる。
【００３４】
本実施の形態によると、通常動作状態では、第２のトランジスタ直列接続回路ＮＡ及び第１のトランジスタ直列接続回路を通じて、高電圧ラインと低電圧ライン間に電流が流れることはなく、外部からの静電気などの印加により、高電圧電源の電圧がＶｍａｘを越えて上昇すると、第２のトランジスタ直列接続回路ＮＡを介して、第１のトランジスタ直列接続回路ＮＢの初段のＮチャネルトランジスタに、ＶＴｍｉｎを越えるゲート電圧が印加され、第１のトランジスタ直列接続回路に電流が流れ、高電圧ラインと低電圧ライン間に接続されている内部回路１に、静電気などの印加により電圧上昇した高電圧電源による電圧の印加はなくなる。
【００３５】
このようにして、本実施の形態によると、内部回路１に静電気などの印加により電圧上昇した高電圧電源により過電圧が印加されて回路破壊が発生することが防止可能になり、さらに、第２のトランジスタ直列接続回路ＮＡは、静電気による電圧上昇時の電流が流れないので小型化可能で、チップ上の全体の占有面積の縮小が可能であり、第２のトランジスタ直列接続回路の使用によって、通常動作時に高電圧ラインと低電圧ライン間に流れる電流をなくすることが可能になる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施の形態の構成を示す回路説明図である。
【図２】本発明の第２の実施の形態の構成を示す回路説明図である。
【図３】本発明の第３の実施の形態の構成を示す回路説明図である。
【図４】従来の電源保護回路の構成を示す回路説明図である。
【図５】本発明の基礎となる電源保護回路の構成を示す回路説明図である。
【符号の説明】
【００３７】
１  内部回路
５ａ、５ｂ 抵抗
７  高電圧ライン
８  低電圧ライン
Ｎ１〜Ｎ１ｎ  Ｎチャネルトランジスタ
ＮＢ  第１のトランジスタ直列接続回路
ＮＡ１〜ＮＡｎ２  Ｎチャネルトランジスタ
ＮＡ  第２のトランジスタ直列接続回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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