(57)【要約】【課題】トレンチの開口を塞ぐキャップ層が熱処理によって破壊されるのを抑制すること。【解決手段】本発明の半導体装置１は、トレンチ２ａを有する半導体基板２と、トレンチ２ａの側壁を被覆した絶縁体層５と、半導体基板２と接触するとともにトレンチ２ａの開口を塞いでトレンチ２ａ内に空間を形成したキャップ層６とを具備し、半導体基板２は、第１導電型の第１半導体層２１と、第１半導体層２１上で互いに離間した一対の第２半導体層２２とを備えるとともに、一対の第２半導体層２２がそれらの間に形成する凹部をトレンチ２ａとして有し、第２半導体層２２のそれぞれは、その下面から上面に向けて延在した第１導電型の第１不純物拡散領域２２１と、下面から上面に向けて延在するとともに第１不純物拡散領域２２１と隣接した第２導電型の第２不純物拡散領域２２２とを含み、キャップ層６の材料と半導体基板２の材料とは実質的に同一であることを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
トレンチを有する半導体基板と、
前記トレンチの側壁を被覆した絶縁体層と、
前記半導体基板と接触するとともに前記トレンチの開口を塞いで前記トレンチ内に空間を形成したキャップ層とを具備し、
前記半導体基板は、第１導電型の第１半導体層と、前記第１半導体層上で互いに離間した一対の第２半導体層とを備えるとともに、前記一対の第２半導体層がそれらの間に形成する凹部を前記トレンチとして有し、
前記一対の第２半導体層のそれぞれは、その下面から上面に向けて延在した第１導電型の第１不純物拡散領域と、前記下面から前記上面に向けて延在するとともに前記第１不純物拡散領域と隣接した第２導電型の第２不純物拡散領域とを含み、
前記キャップ層の材料と前記半導体基板の材料とは実質的に同一であることを特徴とする半導体装置。
【請求項２】
前記キャップ層は単結晶層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャップ層は、前記半導体基板と接触するとともに前記トレンチの前記開口を塞いだ単結晶層と、前記単結晶層を被覆した多結晶層とを含んだことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記絶縁体層の上端は前記トレンチの前記開口から離間していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記絶縁体層は前記トレンチの前記側壁全体を被覆していることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記キャップ層の上面と前記半導体基板の上面とは略同一平面内にあることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記キャップ層は前記半導体基板の上面を被覆したことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記一対の第２半導体層の上面と対向したゲート電極と、前記一対の第２半導体層と前記ゲート電極との間に介在したゲート絶縁膜とをさらに具備したことを特徴とする請求項１に記載の半導体装置。
【請求項９】
トレンチを有する半導体基板と前記トレンチの側壁を被覆した絶縁体層とを具備するとともに、前記半導体基板の表面のうち前記トレンチの開口及び／またはその近傍に位置した部分が前記絶縁体層から露出した構造を形成する工程と、
前記トレンチの開口を塞ぐとともに前記トレンチ内に空間を形成するキャップ層を形成する工程と、
前記キャップ層を形成した後に、前記構造を少なくとも１つの熱処理に供する工程とを含み、
前記キャップ層を形成する工程は、前記半導体基板の表面のうち前記絶縁体層から露出した前記部分で前記半導体基板の材料と実質的に同一の材料をエピタキシャル成長させて、前記トレンチの前記開口を塞ぐ単結晶層を形成することを含み、
前記少なくとも１つの熱処理は、前記キャップ層の前記空間に露出した部分の組成を前記半導体基板の組成と実質的に同一に維持したまま実施することを特徴とする半導体装置の製造方法。
【請求項１０】
前記構造を形成する工程は、前記絶縁体層が前記半導体基板の上面をさらに被覆するように行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記構造を形成する工程は、前記半導体基板の上面が前記絶縁体層から露出するように行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記キャップ層を形成する工程は、前記単結晶層上に前記単結晶層の材料と実質的に同一の材料からなる多結晶層を形成することをさらに含んだことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記単結晶層は、前記材料を前記半導体基板及び前記絶縁体層のうち前記半導体基板上で選択的に堆積させる選択エピタキシャル成長法により形成し、
前記キャップ層を形成する工程は、前記単結晶層上にその材料と実質的に同一の材料を非選択エピタキシャル成長法により堆積させて、前記単結晶層の厚さを増加させるとともに、前記絶縁体層のうち前記半導体基板の上面を被覆した部分の上に多結晶層を形成することをさらに含んだことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記多結晶層をパターニングしてゲート電極を形成する工程をさらに含んだことを特徴とする請求項１２または請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記構造を形成する工程は、前記トレンチの前記側壁から前記半導体基板中へとイオン注入法により不純物を導入することを含み、
前記構造を前記熱処理に供する工程は、前記不純物の一部を前記半導体基板中で熱拡散させるとともに他の一部を前記キャップ層中へと熱拡散させることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の分野では、トレンチ分離が多用されている。例えば、このトレンチ分離は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタやバイポーラトランジスタなどの分離に利用されている。
【０００３】
トレンチ分離技術の１つとして、トレンチの開口を絶縁体からなるキャップ層で塞ぎ、トレンチ内に気密な空間を形成する技術が知られている（例えば、以下の特許文献１を参照のこと）。この技術では、トレンチの殆んどは、比誘電率の小さなガスで満たされる。そのため、この技術は、高耐圧デバイスにおいて特に有用である。
【０００４】
しかしながら、本発明者らは、本発明を為すに際し、先の技術で形成するキャップ層は、活性化アニールなどの熱処理の際に極めて破壊され易いことを見出している。
【特許文献１】特開平２−１１９２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、トレンチの開口を塞ぐキャップ層が熱処理によって破壊されるのを抑制することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の側面によると、トレンチを有する半導体基板と、前記トレンチの側壁を被覆した絶縁体層と、前記半導体基板と接触するとともに前記トレンチの開口を塞いで前記トレンチ内に空間を形成したキャップ層とを具備し、前記半導体基板は、第１導電型の第１半導体層と、前記第１半導体層上で互いに離間した一対の第２半導体層とを備えるとともに、前記一対の第２半導体層がそれらの間に形成する凹部を前記トレンチとして有し、前記一対の第２半導体層のそれぞれは、その下面から上面に向けて延在した第１導電型の第１不純物拡散領域と、前記下面から前記上面に向けて延在するとともに前記第１不純物拡散領域と隣接した第２導電型の第２不純物拡散領域とを含み、前記キャップ層の材料と前記半導体基板の材料とは実質的に同一であることを特徴とする半導体装置が提供される。
【０００７】
本発明の第２の側面によると、トレンチを有する半導体基板と前記トレンチの側壁を被覆した絶縁体層とを具備するとともに、前記半導体基板の表面のうち前記トレンチの開口及び／またはその近傍に位置した部分が前記絶縁体層から露出した構造を形成する工程と、前記トレンチの開口を塞ぐとともに前記トレンチ内に空間を形成するキャップ層を形成する工程と、前記キャップ層を形成した後に、前記構造を少なくとも１つの熱処理に供する工程とを含み、前記キャップ層を形成する工程は、前記半導体基板の表面のうち前記絶縁体層から露出した前記部分で前記半導体基板の材料と実質的に同一の材料をエピタキシャル成長させて、前記トレンチの前記開口を塞ぐ単結晶層を形成することを含み、前記少なくとも１つの熱処理は、前記キャップ層の前記空間に露出した部分の組成を前記半導体基板の組成と実質的に同一に維持したまま実施することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によると、キャップ層の材料と半導体基板の材料とを実質的に同一とするため、トレンチの開口を塞ぐキャップ層が熱処理によって破壊されるのを抑制することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の態様について、図面を参照しながら説明する。なお、各図において、同様または類似する機能を有する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本発明の第１態様に係る半導体装置を概略的に示す断面図である。この半導体装置１は、縦型パワーＭＯＳＦＥＴを含んでいる。
【００１１】
この半導体装置１は、半導体基板２を備えている。半導体基板２の一主面にはトレンチ２ａが設けられている。このトレンチ２ａは、素子分離領域を構成するとともに、それらの間の領域として素子領域２ｂを規定している。また、このトレンチ２ａは、典型的には非常に深く、例えば、２０以上のアスペクト比を有している。
【００１２】
半導体基板２の上面には、ソース電極３が共通電極として設けられている。他方、半導体基板２の下面には、ドレイン電極４が共通電極として設けられている。すなわち、図１の半導体装置１は、ドレイン電流を半導体基板２の厚さ方向，ここでは縦方向，に流す。
【００１３】
半導体基板２は、高濃度ドレイン領域として利用される第１導電型，ここではＮ+型，の第１半導体層２１と、第１半導体層２１上で互いに離間した複数の第２半導体層２２とを含んでいる。第１半導体層２１は例えばシリコン基板であり、第２半導体層２２は例えばエピタキシャル成長法などにより第１半導体層２１上に形成されたシリコン層である。
【００１４】
なお、先のトレンチ２ａは、隣り合う第２半導体層２２がそれらの間に形成している凹部である。また、ここでは、トレンチ２ａの底面は第１半導体層２１の上面と一致しているが、トレンチ２ａの底面は第１半導体層２１の上面よりも下方に位置していてもよい。すなわち、第１半導体層２１の上面には、第２半導体層２２間の間隙に連絡する凹部が設けられていてもよい。
【００１５】
それぞれの第２半導体層２２は、その下面から上面に向けて延在した第１導電型，ここではＮ型，の第１不純物拡散領域２２１と、先の下面から上面に向けて延在するとともに第１不純物拡散領域２２１と隣接した第２導電型，ここではＰ型，の第２不純物拡散領域２２２とを含んでいる。この例では、第１不純物拡散領域２２１は、トレンチ２ａと第２不純物拡散領域２２２との間に位置している。これら不純物拡散領域２２１，２２２は、例えば、トレンチ２ａの側壁から半導体基板２に不純物を注入し、その後、半導体基板２中で不純物を拡散・活性化させることにより得られる。
【００１６】
それぞれの第２半導体層２２は、さらに、第２導電型，ここではＰ+型，の第３不純物拡散領域２２３と、第１導電型，ここではＮ+型，のソース領域２２５と、第２導電型，ここではＰ型，のベース領域２２４と、チャネルストッパ領域２２６とを含んでいる。第３不純物拡散領域２２３は、第２半導体層２２の表面領域中であって第２不純物拡散領域２２２の中心上方に位置しており、紙面と垂直な方向に延在している。ソース領域２２５は、第２半導体層２２の表面領域中であって第２不純物拡散領域２２２の上方に位置しており、第３不純物拡散領域２２３を両脇から挟み込んでいる。ベース領域２２４は、第３不純物拡散領域２２３及びソース領域２２５と第１不純物拡散領域２２１及び第２不純物拡散領域２２２との間に介在しており、紙面と垂直な方向に延在している。チャネルストッパ領域２２６は、第２半導体層２２の表面領域であってトレンチ２ａの近傍に位置しており、紙面と垂直な方向に延在している。なお、チャネルストッパ領域２２６の導電型は、Ｎ+型またはＰ+型である。
【００１７】
トレンチ２ａの側壁，すなわち第２半導体層２２の側面，上には、絶縁体層５が設けられている。ここでは、絶縁体層５は、第２半導体層２２の側面のうちチャネルストッパ領域２２６より下方の部分を被覆している。但し、不純物の熱拡散に起因して、チャネルストッパ領域２２６は絶縁体層５の側部にまで拡がることがある。この場合、絶縁体層５は、第２半導体層２２の側面のうちチャネルストッパ領域２２６に対応した領域を部分的に被覆することとなる。
【００１８】
トレンチ２ａの開口はキャップ層６で塞がれており、これにより、トレンチ２ａ内に閉じた空間が形成されている。このキャップ層６は、半導体基板２と接触するように設けられている。また、キャップ層６の材料は半導体基板２の材料と実質的に同一であり、この例では、キャップ層６は単結晶層である。なお、或る材料と他の材料とが同一であることは、不純物を除き、それらの成分が同一であることを意味する。
【００１９】
半導体基板２のソース領域２２５が形成された面には、ゲート絶縁膜７を介してゲート電極８が形成されている。各ゲート電極８は、基板２の表面のうち、少なくともキャップ層６を挟む一対のソース領域２２５間の部分と対向している。また、各素子領域２ｂにおいて、ソース電極３はソース領域２２５に接続されている。ここでは、ゲート電極８はキャップ層６の上方にも設けられているが、ゲート電極８はキャップ層６の上方に存在していなくてもよい。
【００２０】
さて、本態様では、キャップ層６として、半導体基板２の材料とほぼ同一の材料からなる単結晶層を形成する。また、本態様では、キャップ層６を形成後に行う少なくとも１つの熱処理，典型的にはキャップ層６を形成後に行う熱処理の全て，は、先の単結晶層のトレンチ２ａ内の空間に露出した部分の組成を、半導体基板２の組成とほぼ同一に維持したまま実施する。こうすると、以下に説明するように、活性化アニールなどの熱処理の際に例えば１１００℃程度にまで加熱されたとしても、キャップ層６が破壊されるのを抑制することができる。なお、或る構成要素の組成と他の構成要素の組成とがほぼ同一であることは、不純物を除き、それらの組成が同一であることを意味する。
【００２１】
本発明者らは、先の従来技術によると熱処理時にキャップ層の破壊が生じ易い理由について調査した。その結果、その原因は、キャップ層への絶縁体の使用にあることを見出した。
【００２２】
すなわち、絶縁体からなるキャップ層は、半導体基板２との熱膨張係数が異なっている。そのため、絶縁体からなるキャップ層には、熱処理の際に大きな応力が加わる。また、絶縁体からなるキャップ層は、酸素雰囲気のような酸化性雰囲気中で形成しなければならない。そのため、キャップ層によって封止されたトレンチ内には、酸素ガスなどの酸化性ガスが閉じ込められることとなる。このような状態で加熱を行うと、トレンチ内に封じ込められたガスは膨張しようとするため、キャップ層には極めて大きな応力が加わる。これら応力により、キャップ層の破壊が生じていたのである。
【００２３】
これに対し、キャップ層６の材料を半導体基板２の材料とほぼ同一とすると、それらの熱膨張係数をほぼ等しくすることができる。また、キャップ層６の材料を半導体基板２の材料とほぼ同一とすると、キャップ層６はエピタキシャル成長などの真空プロセスで形成することができる。そのため、キャップ層６によって封止されたトレンチ内にガスが封じ込められるのを防止することができる。すなわち、キャップ層６によって封止されたトレンチ内は真空となる。それゆえ、熱膨張係数の相違や加熱によるガスの膨張に起因してキャップ層６に応力が加わることがなく、したがって、熱処理時にキャップ層６が破壊されるのを抑制することができる。
【００２４】
また、キャップ層６の材料を半導体基板２の材料とほぼ同一とすると、キャップ層の材料として絶縁体を使用した場合とは異なり、熱処理時にキャップ層６からガスが発生することは殆んどない。そのため、この観点からも、キャップ層６の材料を半導体基板２の材料とほぼ同一とすることは、熱処理時におけるキャップ層６の破壊を抑制するうえで有利である。
【００２５】
この半導体装置１は、例えば、以下の方法により製造することができる。図２乃至図１０を参照しながら説明する。  
図２乃至図１０は、本発明の第１態様に係る半導体装置の製造方法を概略的に示す断面図である。なお、図２乃至図１０は、簡略化のため、トレンチ２ａを１つのみ設ける場合を想定して描いている。
【００２６】
この方法では、まず、図２に示すように、Ｎ+型半導体基板２１上にＮ型半導体層２２をエピタキシャル成長法により形成する。ここでは、一例として、Ｎ+型半導体基板２１及びＮ型半導体層２２にＳｉを使用することとする。
【００２７】
次いで、図３に示すように、このＮ型半導体層２２の表面を酸化してシリコン酸化物層５１を形成する。その後、この酸化物層５１をパターニングし、続いて、Ｎ型半導体層２２をエッチング処理することにより、例えば幅４μｍのトレンチ２ａを形成する。
【００２８】
次に、トレンチ２ａの側壁にＢをイオン注入し、その熱拡散を生じさせる。続いて、トレンチ２ａの側壁にＡｓをイオン注入し、その熱拡散を生じさせる。これにより、図４に示すように、Ｎ型の第１不純物拡散層２２１及びＰ型の第２不純物拡散層２２２を得る。第１不純物拡散層２２１を形成するためのイオン注入は、第２不純物拡散層２２２を形成するためのイオン注入の前に行ってもよい。或いは、第１不純物拡散層２２１を形成するためのイオン注入は、第２不純物拡散層２２２を形成するためのイオン注入の後に行ってもよい。また、先の熱拡散を生じさせるための熱処理は、イオン注入を行う度に実施してもよく、或いは、第１不純物拡散層２２１を形成するためのイオン注入及び第２不純物拡散層２２２を形成するためのイオン注入の双方を行った後に実施してもよい。さらに、先の熱拡散を生じさせるための熱処理は、この段階で実施してもよく、或いは、これよりも後の段階で実施してもよい。
【００２９】
その後、図５に示すように、基板２の露出面を酸化して、シリコン酸化物層５を形成する。次いで、これらシリコン酸化物層５及び５１のうち、トレンチ２ａの開口近傍に位置した部分を除去する。これにより、シリコン酸化物層５及び５１から基板２を部分的に露出させる。なお、シリコン酸化物層５及び５１を部分的に除去する方法は、後で詳述する。
【００３０】
続いて、図６乃至図８に示すように、基板２の露出部上でＳｉ６をエピタキシャル成長させる。このＳｉ６の成長は、基板２の露出部上でのみ生じ、シリコン酸化物層上では生じない条件のもとで行う。例えば、１０００℃の温度及び１０Ｔｏｒｒの圧力条件のもと、Ｈ2ガスを１０ｓｌｍ、ＳｉＨ2Ｃｌ2ガスを５０ｓｃｃｍ、ＨＣｌガスを１０ｓｃｃｍの流量で供給する。
【００３１】
図６乃至図８に示すように、Ｓｉ６は基板２の露出部上で縦方向と横方向とに成長し、やがて、一方の半導体層２２の側面上で成長したＳｉ６と、他方の半導体層２２の側面上で成長したＳｉ６とが繋がり合う。例えば、トレンチ４ａの開口幅が４μｍである場合、先の条件のもとでは、Ｓｉ６の成長を約４０分間継続する。このようにして、トレンチ２ａの開口を塞ぐキャップ層６が得られる。
【００３２】
次に、図９に示すように、基板２のキャップ層６を形成した面をＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。この際、先のシリコン酸化物層５１はストッパ膜として用いることができる。したがって、平坦化が過剰に進行してキャップ層６が開口するのを防止することができる。
【００３３】
その後、図１０に示すように、シリコン酸化物層５１を除去し、続いて、不純物のイオン注入及び熱拡散を行うことにより、基板２の表面領域にＰ+型ベース領域２２４及びＮ+型ソース領域２２５を形成する。なお、図２乃至図１０に示す例では、図１に示すＰ型不純物拡散領域２２３やチャネルストッパ領域２２６は形成していない。また、この例では、キャップ層６をＮ+型不純物拡散層としている。
【００３４】
次いで、例えば、シリコン酸化物層のようなゲート絶縁膜７、ポリシリコン層のようなゲート電極８、シリコン酸化物層のような絶縁体層９、Ａｌ／ＴｉＷ層のようなソース電極３及びドレイン電極４を形成する。これにより、図１に示したのとほぼ同様の構造を有する半導体装置１を完成する。
【００３５】
この方法では、図５乃至図８を参照して説明した通り、シリコン酸化物層５，５１から基板２を部分的に露出させ、基板２の露出部上にＳｉ６を成長させる。図５に示す構造は、例えば、以下の方法により形成することができる。
【００３６】
図１１乃至図１５は、図５の構造を得るのに利用可能な方法の一例を概略的に示す断面図である。
【００３７】
この方法では、まず、図４に示す構造を得る。次に、図１１に示すように、基板２の露出面を酸化して、シリコン酸化物層５を形成する。シリコン酸化物層５は、例えば、３０００Åの厚さに形成する。
【００３８】
次いで、図１２に示すように、基板２のトレンチ２ａを設けた面にレジストを塗布し、レジスト層１１を形成する。この際、レジスト層１１は、トレンチ２ａの位置で凹状となるように形成する。こうすると、レジスト層１１は、シリコン酸化物層５１の上面とトレンチ２ａの側壁との境界部で薄くなる。
【００３９】
続いて、図１３に示すように、ＲＩＥ（Reactive Ion Etching）法により、レジスト層１１を均一にエッチングする。これにより、先の境界部で、酸化物層５及び／または酸化物層５１をレジスト層１１から露出させる。
【００４０】
さらに、図１４に示すように、フッ酸処理或いはフッ化アンモニウム処理などを行い、酸化物層５及び５１のレジスト層１１から露出した部分をエッチングする。例えば、フッ化アンモニウム水溶液で４分間のエッチングを行う。
【００４１】
その後、図１５に示すように、レジスト層１１を除去する。以上のようにして、図５に示す構造が得られる。
【００４２】
図１６乃至図２０は、図５の構造を得るのに利用可能な方法の他の例を概略的に示す断面図である。
【００４３】
この方法では、まず、図４に示す構造を得る。次に、ＬＯＣＯＳ（Local Oxidation of Silicon）プロセスを実施し、図１６に示す構造を得る。このＬＯＣＯＳプロセスでは、基板２の上面を被覆しているシリコン酸化物層５１がトレンチ２ａの側壁及び底面を被覆するシリコン酸化物層５よりも厚くなるように、シリコン酸化物層５１を選択的に成長させる。例えば、このＬＯＣＯＳプロセスは、シリコン酸化物層５１の厚さが９０００Å乃至１００００Åとなり且つシリコン酸化物層５のトレンチ２ａの側壁上に位置した部分の厚さが５００Å乃至１０００Åとなるように行う。
【００４４】
次に、例えばスピンコート法などを利用して、図１７に示すように、酸化物層５及び５１上にレジスト層１１を形成する。このレジスト層１１は、その上面が略平坦になるように形成する。これにより、トレンチ２ａをレジスト層１１で埋め込むとともに、酸化物層５１をレジスト層１１で被覆する。
【００４５】
次いで、例えばオゾンアッシャを利用して、レジスト層１１をエッチングする。このエッチングは、図１８に示すように、レジスト層１１の上面位置がシリコン酸化物層５１の下面よりも下方に達した時点，典型的にはレジスト層１１の上面位置が基板２の上面よりも僅かに下方に達した時点，で停止する。
【００４６】
続いて、フッ酸処理或いはフッ化アンモニウム処理などを行い、酸化物層５及び５１のレジスト層１１から露出した部分をエッチングする。例えば、フッ化アンモニウム水溶液で４分間のエッチングを行う。このエッチングは等方性エッチングであるので、酸化物層５１の上面及び側面のエッチングと酸化物層５のレジスト層１１から露出した部分のエッチングとが同時に進行する。したがって、このエッチングを適当な時点で停止することにより、図１９に示す構造が得られる。
【００４７】
その後、図２０に示すように、レジスト層１１を除去する。以上のようにして、図５に示す構造を得る。
【００４８】
図２１乃至図２４は、図５の構造を得るのに利用可能な方法のさらに他の例を概略的に示す断面図である。
【００４９】
この方法では、まず、図１６を参照しながら説明したのと同様の方法により、図２１に示す構造を得る。この際、シリコン酸化物層５１の厚さは例えば９０００Å乃至１００００Åとし、シリコン酸化物層５２のトレンチ２ａの側壁上に位置した部分の厚さは例えば５００Å乃至１０００Åとする。
【００５０】
次に、フッ酸系溶液を用いて、シリコン酸化物層５１及び５２をエッチングする。このエッチングは等方性エッチングであるので、酸化物層５１の上面及び側面のエッチングと酸化物層５２の主面のエッチングとが同時に進行する。したがって、このエッチングを適当な時点で停止することにより、図２２に示すように、酸化物層５２が完全に除去され且つトレンチ２ａの開口部で基板２の上面が酸化物層５１から露出した構造が得られる。例えば、エッチング量を４０００Å乃至５０００Åとすることにより、図２２に示す構造が得られる。
【００５１】
次いで、例えば熱酸化を行うことにより、基板２の露出面上にシリコン酸化物層５を形成するとともに、酸化物層５１を成長させる。この熱酸化は、例えば、トレンチ２ａの側壁上でシリコン酸化物層５の厚さが１０００Å乃至２０００Åとなるように行う。これにより、図２３に示す構造が得られる。
【００５２】
その後、シリコン酸化物層５，５１を異方性エッチングする。この異方性エッチングは、図２４に示すように、シリコン酸化物層５のトレンチ２ａの開口部に位置した部分が除去され且つシリコン酸化物層５１が残留するように行う。例えば、この異方性エッチングは、エッチング量が２５００Å乃至５０００Åとなるように行う。以上のようにして、図５に示す構造を得る。但し、この場合は、図２４に示すようにトレンチ２ａの底面もシリコン酸化物層５から露出した構造が得られる。
【００５３】
次に、本発明の第２態様について説明する。  
第１態様では、Ｓｉのエピタキシャル成長をトレンチ２ａの開口近傍のみで生じさせた。これに対し、第２態様では、Ｓｉのエピタキシャル成長を基板２の上面においても生じさせる。なお、本態様に係る半導体装置は、Ｐ+型ベース領域２２４やＮ+ソース領域２２５などがキャップ層６内に形成されること以外は、第１態様に係る半導体装置とほぼ同様の構造を有している。
【００５４】
図２５乃至図３０は、本発明の第２態様に係る半導体装置の製造方法を概略的に示す断面図である。なお、図２５乃至図３０は、簡略化のため、トレンチ２ａを１つのみ設ける場合を想定して描いている。
【００５５】
この方法では、まず、第１態様において説明したのと同様の方法により、図４に示す構造を得る。
【００５６】
次に、図２５に示すように、基板２の露出面を酸化してシリコン酸化物層５を形成し、続いて、シリコン酸化物層５１を除去する。
【００５７】
次いで、図２６乃至図２８に示すように、基板２の露出部上でＳｉ６をエピタキシャル成長させる。このＳｉ６の成長は、基板２の露出部上でのみ生じ、シリコン酸化物層５上では生じない条件のもとで行う。例えば、第１態様で説明したのと同様の条件のもとで行う。このようにして、キャップ層６として、トレンチ２ａの開口を塞ぐ単結晶層を得る。
【００５８】
次に、図２９に示すように、基板２のキャップ層６を形成した面をＣＭＰ法により平坦化する。この平坦化は、基板２の上面が露出するまで行わず、基板２の上面上に十分な厚さのキャップ層６が残留するように行う。こうすると、ＣＭＰ処理が過剰に進行することに起因してキャップ層６がトレンチ２ａの位置で開口するのを防止できるとともに、以下に説明するように、キャップ層６を各種不純物拡散領域に利用することができる。
【００５９】
なお、本態様では、キャップ層６は、トレンチ２ａの開口部だけでなく、半導体基板２の上面全体に形成する。そのため、図２８に示すように、ＣＭＰ処理を行う前の時点でも、このキャップ層６は比較的高い平坦性を有している。したがって、本態様では、キャップ層６のＣＭＰ処理は実施しなくてもよい。
【００６０】
その後、図３０に示すように、キャップ層６内に、Ｐ+型ベース領域２２４、Ｎ+型ソース領域２２５及びＮ+型チャネルストッパ領域２２６を形成する。また、ここでは、キャップ層６のＰ+型ベース領域２２４、Ｎ+型ソース領域２２５及びＮ+型チャネルストッパ領域２２６以外の領域の導電型はＮ-型とする。続いて、キャップ層６上に、ゲート絶縁膜７及びゲート電極８を形成する。さらに、図１に示す絶縁体層９、ソース電極３、及びドレイン電極４を形成する。これにより、図１に示したのとほぼ同様の構造を有する半導体装置１を完成する。
【００６１】
上記の通り、本態様でも、第１態様と同様、キャップ層６の材料を半導体基板２の材料とほぼ同一とするとともに、キャップ層６を真空プロセスで形成している。そのため、熱処理時にキャップ層６が破壊されるのを抑制することができる。
【００６２】
次に、本発明の第３態様について説明する。  
第１態様では、酸化物層５及び／または酸化物層５１のうちシリコン酸化物層５１とトレンチ２ａの側壁との境界部に位置した部分を除去し、そこでＳｉをエピタキシャル成長させた。これに対し、第３態様では、酸化物層５のうちトレンチ２ａの側壁上に位置した部分を部分的に除去し、そこでＳｉをエピタキシャル成長させる。なお、本態様に係る半導体装置は、トレンチ２ａの側壁上に形成した絶縁体層が開口していること以外は、第１態様に係る半導体装置とほぼ同様の構造を有している。
【００６３】
図３１乃至図３７は、本発明の第３態様に係る半導体装置の製造方法を概略的に示す断面図である。なお、図３１乃至図３７は、簡略化のため、トレンチ２ａを１つのみ設ける場合を想定して描いている。
【００６４】
この方法では、まず、第１態様において説明したのと同様の方法により、図４に示す構造を得る。なお、ここでも、一例として、トレンチ２ａの開口幅は４μｍとする。
【００６５】
次に、図３１に示すように、基板２の露出面を酸化して厚さ０．３μｍのシリコン酸化物層５を形成する。
【００６６】
次いで、シリコン酸化物層５及び５１を異方性エッチングする。これにより、図３２に示すように、シリコン酸化物層５１を除去するとともに、シリコン酸化物層５のうちトレンチ２ａの開口から３μｍの深さまでの範囲内に位置した部分を除去する。
【００６７】
その後、基板２のトレンチ２ａを設けた面に、シリコン酸化物を堆積させる。このシリコン酸化物の堆積は、例えば、トレンチ２ａの開口からの深さが２．２μｍを超える位置では生じ難い条件のもとで行う。こうすると、図３３に示すように、トレンチ２ａの側壁上に位置した部分の厚さが、その開口からシリコン酸化物層５に向けて減少するシリコン酸化物層５’が得られる。
【００６８】
次に、シリコン酸化物層５及び５’をフッ化アンモニウム水溶液で処理する。この処理は、シリコン酸化物層５’のトレンチ２ａの側壁上に位置した部分のうち、トレンチ２ａの開口側の部分が残留し且つシリコン酸化物層５側の部分が除去されるように行う。例えば、この処理は、トレンチ２ａの開口からの深さが２．２μｍを超える位置ではシリコン酸化物層５’が除去され、トレンチ２ａの開口からの深さが２．２μｍ以下の位置ではシリコン酸化物層５’が残留するように行う。こうすると、図３４に示すように、トレンチ２ａの側壁のうち、トレンチ２ａの開口からの深さが２．２μｍ乃至３μｍの範囲内に位置した部分がシリコン酸化物層５及び５’から露出し、それ以外の部分がシリコン酸化物層５及び５’によって被覆された構造を得ることができる。すなわち、トレンチ２ａの開口に略平行な溝部が設けられた絶縁体層が得られる。
【００６９】
次いで、図３５及び図３６に示すように、基板２の露出部上でＳｉ６をエピタキシャル成長させる。このＳｉ６の成長は、基板２の露出部上でのみ生じ、シリコン酸化物層５及び５’上では生じない条件のもとで行う。例えば、第１態様で説明したのと同様の条件のもとで行う。このようにして、キャップ層６として、トレンチ２ａの開口を塞ぐ単結晶層を得る。なお、ここでは、このエピタキシャル成長は、キャップ層６の最上部がシリコン酸化物層５’の上面よりも下方に位置するように行うこととする。こうすると、第１及び第２態様で図９及び図２９を参照しながら説明したＣＭＰ処理が不要となるため、ＣＭＰ処理に起因してキャップ層６が開口するのを完全に防止することができる。
【００７０】
その後、図３７に示すように、シリコン酸化物層５’のうち基板２の上面上に位置した部分を除去するとともに、基板２の表面領域に、Ｐ+型ベース領域２２４及びＮ+ソース領域２２５などを形成する。また、この際、キャップ層６の導電型もＰ+型とする。続いて、基板２上に、ゲート絶縁膜７及びゲート電極８を形成する。さらに、図１に示す絶縁体層９、ソース電極３、及びドレイン電極４を形成する。これにより、図１に示したのとほぼ同様の構造を有する半導体装置１を完成する。
【００７１】
上記の通り、本態様でも、第１態様と同様、キャップ層６の材料を半導体基板２の材料とほぼ同一とするとともに、キャップ層６を真空プロセスで形成している。そのため、熱処理時にキャップ層６が破壊されるのを抑制することができる。
【００７２】
本態様では、各種寸法を以下のように定めてもよい。  
図３８は、図３６の構造を拡大して示す断面図である。図３８において、Ｌ1は基板２の上面から絶縁体層５’の下端までの距離を示し、Ｌ2は基板２の上面上における絶縁体層５’の厚さを示している。また、Ｌ3は絶縁体層５’の下端からキャップ層６の上端までの垂直方向に関する距離を示し、Ｗはトレンチ２ａの一方の側壁上に形成した絶縁体層５’と他方の側壁上に形成した絶縁体層５’との間の距離を示している。
【００７３】
Ｓｉの成長が縦方向と横方向とが等しい速度で進行することを仮定した場合、トレンチ２ａの開口を塞ぐキャップ層６を得るには、距離Ｌ3と幅Ｗとは不等式：２×Ｌ3＞Ｗに示す関係を満足していることが必要である。  
また、キャップ層６の上端を絶縁体層５’の上面よりも下方に位置させる場合、距離Ｌ1乃至Ｌ3は不等式：Ｌ3＜Ｌ1＋Ｌ2に示す関係を満足することとなる。  
したがって、距離Ｌ1，Ｌ2及び幅Ｗは、それらが不等式：Ｗ／２＜Ｌ1＋Ｌ2に示す関係を満足するように定めてもよい。
【００７４】
さらに、キャップ層６の上端を基板２の上面よりも上方に位置させる場合、距離Ｌ1及び幅Ｗは不等式：Ｌ1＜Ｗ／２に示す関係を満足していることが必要である。  
したがって、キャップ層６の上端を基板２の上面と絶縁体層５’の上面との間に位置させる場合、距離Ｌ1，Ｌ2及び幅Ｗは、それらが不等式：Ｗ／２＜Ｌ1＋Ｌ2＜Ｗ／２＋Ｌ2に示す関係を満足するように定めてもよい。
【００７５】
次に、本発明の第４態様について説明する。  
図３９は、本発明の第４態様に係る半導体装置を概略的に示す断面図である。この半導体装置１と図１に示す半導体装置１とは、第１不純物拡散領域２２１と第２不純物拡散領域２２２との位置が逆になっている。また、それらの配置の相違に伴い、図３９に示す半導体装置１と図１に示す半導体装置１とは、ベース領域２２４、ソース領域２２５、ゲート絶縁膜７及びゲート電極８などの配置が異なっている。図３９に示す半導体装置１は、これらの配置が異なっていること以外は、図１に示す半導体装置１とほぼ同様の構造を有している。
【００７６】
具体的には、ソース領域２２５は、第２半導体層２２の表面領域中であって第２不純物拡散領域２２２の上方に位置しており、紙面と垂直な方向に延在している。ベース領域２２４は、ソース領域２２５と第１不純物拡散領域２２１及び第２不純物拡散領域２２２との間に介在しており、紙面と垂直な方向に延在している。チャネルストッパ領域２２６は、第２半導体層２２の表面領域中でソース領域２２５及びベース領域２２４とキャップ層６との間に介在しており、紙面と垂直な方向に延在している。
【００７７】
この半導体装置１は、例えば、以下の方法により製造することができる。図４０乃至図４４を参照しながら説明する。  
図４０乃至図４４は、本発明の第４態様に係る半導体装置の製造方法を概略的に示す断面図である。なお、図４０乃至図４４は、簡略化のため、トレンチ２ａを１つのみ設ける場合を想定して描いている。
【００７８】
この方法では、まず、第１態様で説明したのと同様の方法により、図３に示す構造を得る。
【００７９】
次に、トレンチ２ａの側壁にＰをイオン注入し、その熱拡散を生じさせる。続いて、トレンチ２ａの側壁にＢをイオン注入し、その熱拡散を生じさせる。これにより、図４０に示すように、Ｎ+型の第１不純物拡散層２２１及びＰ型の第２不純物拡散層２２２を得る。
【００８０】
次いで、例えば、第１態様で説明したのと同様の方法により、図４１に示す構造を得る。すなわち、トレンチ２ａの側壁及び基板２の上面がシリコン酸化物層５及び５１で被覆され且つトレンチ２ａの開口部でトレンチ２ａの側壁及び基板２の上面がシリコン酸化物層５及び５１から露出した構造を得る。
【００８１】
続いて、図４２及び図４３に示すように、基板２の露出部上でＳｉ６をエピタキシャル成長させる。このＳｉ６の成長は、基板２の露出部上でのみ生じ、シリコン酸化物層上では生じない条件のもとで行う。例えば、第１態様で説明したのと同様の条件のもとで行う。このようにして、キャップ層６として、トレンチ２ａの開口を塞ぐ単結晶層を得る。
【００８２】
次に、図４４に示すように、基板２のキャップ層６を形成した面をＣＭＰ法により平坦化する。この際、先のシリコン酸化物層５１をストッパ膜として用いる。
【００８３】
その後、シリコン酸化物層５１を除去するとともに、基板２の表面領域に、Ｐ+型ベース領域２２４、Ｎ+ソース領域２２５、Ｐ+型の不純物拡散領域であるチャネルストッパ領域２２６を形成する。次いで、ゲート絶縁膜７、ゲート電極８、絶縁体層９、ソース電極３、及びドレイン電極４を形成する。これにより、図３９に示したのとほぼ同様の構造を有する半導体装置を完成する。
【００８４】
上記の通り、本態様でも、第１態様と同様、キャップ層６の材料を半導体基板２の材料とほぼ同一とするとともに、キャップ層６を真空プロセスで形成している。そのため、熱処理時にキャップ層６が破壊されるのを抑制することができる。
【００８５】
本態様では、半導体装置１に以下の構造を採用してもよい。  
図４５は、本発明の第４態様に係る半導体装置に採用可能な構造の一例を概略的に示す平面図である。図４６は、図４５に示す構造を採用した本発明の第４態様に係る半導体装置を概略的に示す断面図である。図４５は図３９に示す半導体装置１の上面を描いており、図４５では、ゲート絶縁膜７、ゲート電極８、絶縁体層９及びソース電極３は省略している。また、図４６に示す断面は図４５のＸＬＶＩ−ＸＬＶＩ線に沿った断面に相当し、図４５のＸＸＸＩＸ−ＸＸＸＩＸ線に沿った断面は図３９に示す断面に相当している。
【００８６】
図４５及び図４６に示す構造では、Ｎ+型キャップ層６及び基板２の表面領域に、トレンチ２ａを挟んで隣り合う一対のＰ+型ベース領域２２４に隣接するとともにゲート電極８の配列方向に延在したＰ+型引出領域２２７が形成されている。これらＰ+型引出領域２２７はゲート電極８の長手方向に配列しており、隣り合うＰ+型引出領域２２７同士は互いから離間している。
【００８７】
ベース領域２２４の上面はゲート絶縁膜７や絶縁体層９によって部分的に被覆されているため、ベース領域２２４とソース電極３との接触面積は必ずしも広くはない。そのため、引出領域２２７を設けない場合、ベース領域２２４とソース電極３との間に良好な接続を実現することが困難となることがある。
【００８８】
これに対し、引出領域２２７を設けると、引出領域２２７を介してベース領域２２４とソース電極３とを接続することができる。引出領域２２７の上面の大部分はゲート絶縁膜７や絶縁体層９から露出しているので、引出領域２２７とソース電極３との接触面積を広くすることができる。したがって、引出領域２２７を設けると、ベース領域２２４とソース電極３との間に良好な接続を容易に実現することが可能となる。
【００８９】
次に、本発明の第５態様について説明する。  
第５態様に係る半導体装置は、キャップ層６とベース領域２２４とで１つの不純物拡散領域を構成すること以外は、第４態様に係る半導体装置１とほぼ同様の構造を有している。
【００９０】
第５態様に係る半導体装置は、例えば、以下の方法により製造することができる。  
図４７は、本発明の第５態様に係る半導体装置の製造方法を概略的に示す断面図である。なお、図４７は、簡略化のため、トレンチ２ａを１つのみ設ける場合を想定して描いている。
【００９１】
この方法では、まず、第４態様で説明したのと同様の方法により、図４４に示す構造を得る。次に、シリコン酸化物層５１を除去する。その後、図４７に示すように、基板２の表面領域及びキャップ層６内にＰ+型不純物拡散２２４を形成するとともに、基板２の表面領域にＮ+ソース領域２２５を形成する。なお、Ｐ+型不純物拡散領域２２４のうち、第２半導体層２２内に位置した部分がベース領域として機能する。次いで、ゲート絶縁膜７及びゲート電極８を形成し、さらに、図３９に示したのと同様の絶縁体層９、ソース電極３、及びドレイン電極４を形成する。これにより、半導体装置１を完成する。
【００９２】
上記の通り、本態様でも、第１態様と同様、キャップ層６の材料を半導体基板２の材料とほぼ同一とするとともに、キャップ層６を真空プロセスで形成している。そのため、熱処理時にキャップ層６が破壊されるのを抑制することができる。
【００９３】
次に、本発明の第６態様について説明する。  
第４態様では、Ｓｉのエピタキシャル成長をトレンチ２ａの開口近傍のみで生じさせた。これに対し、第６態様では、Ｓｉのエピタキシャル成長を基板２の上面においても生じさせる。なお、本態様に係る半導体装置は、Ｐ+型ベース領域２２４やＮ+ソース領域２２５などがキャップ層６内に形成されること以外は、第４態様に係る半導体装置とほぼ同様の構造を有している。
【００９４】
図４８乃至図５２は、本発明の第６態様に係る半導体装置の製造方法を概略的に示す断面図である。なお、図４８乃至図５２は、簡略化のため、トレンチ２ａを１つのみ設ける場合を想定して描いている。
【００９５】
この方法では、まず、第４態様において説明したのと同様の方法により、図４０に示す構造を得る。
【００９６】
次に、基板２の露出面を酸化してシリコン酸化物層５を形成し、続いて、シリコン酸化物層５１を除去する。これにより、図４８に示す構造を得る。
【００９７】
次いで、図４９及び図５０に示すように、基板２の露出部上でＳｉ６をエピタキシャル成長させる。このＳｉ６の成長は、基板２の露出部上でのみ生じ、シリコン酸化物層５上では生じない条件のもとで行う。例えば、第１態様で説明したのと同様の条件のもとで行う。このようにして、キャップ層６として、トレンチ２ａの開口を塞ぐ単結晶層を得る。
【００９８】
次に、図５１に示すように、基板２のキャップ層６を形成した面をＣＭＰ法により平坦化する。なお、本態様でも、第２態様と同様、キャップ層６のＣＭＰ処理は実施しなくてもよい。
【００９９】
その後、図５２に示すように、キャップ層６内に、Ｐ+型ベース領域２２４及びＮ+型ソース領域２２５を形成する。また、ここでは、キャップ層６のＰ+型ベース領域２２４及びＮ+型ソース領域２２５以外の領域の導電型はＮ型とする。続いて、キャップ層６上に、ゲート絶縁膜７及びゲート電極８を形成する。さらに、図３９に示す絶縁体層９、ソース電極３、及びドレイン電極４を形成する。これにより、図３９に示したのとほぼ同様の構造を有する半導体装置１を完成する。
【０１００】
上記の通り、本態様でも、第１態様と同様、キャップ層６の材料を半導体基板２の材料とほぼ同一とするとともに、キャップ層６を真空プロセスで形成している。そのため、熱処理時にキャップ層６が破壊されるのを抑制することができる。
【０１０１】
次に、本発明の第７態様について説明する。  
第１乃至第６態様では、キャップ層６を単層構造とした。これに対し、第７態様では、多層構造のキャップ層６を形成する。本態様に係る半導体装置は、キャップ層６に多層構造を採用したこと以外は、第１態様に係る半導体装置１とほぼ同様の構造を有している。
【０１０２】
図５３乃至図５８は、本発明の第７態様に係る半導体装置の製造方法を概略的に示す断面図である。なお、図５３乃至図５８は、複数のトレンチ２ａを設ける場合を想定して描いている。
【０１０３】
この方法では、まず、第１態様において図２乃至図５を参照しながら説明したのと同様の方法により、図５３に示す構造を得る。
【０１０４】
次に、基板２の絶縁体層５及び５１から露出した表面上で、Ｓｉをエピタキシャル成長させる。これにより、図５４に示すように、トレンチ２ａの開口をＳｉ単結晶層６ａで塞ぐ。なお、この単結晶層６ａは、例えば、第１態様でキャップ層６に関して説明したのと同様の条件のもとで形成することができる。但し、本態様では、後述するように、単結晶層６ａ上に多結晶層６ｂを形成するため、単結晶層６ａ自体は、トレンチ２ａの開口を塞いでいればよく、厚く形成する必要はない。
【０１０５】
続いて、図５５に示すように、単結晶層６ａ上に、例えば、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により多結晶層６ｂとしてポリシリコン層を形成する。また、このとき、絶縁体層５１の単結晶層６ａから露出した表面にも、ポリシリコン層を形成する。これにより、単結晶層６ａ及び多結晶層６ｂを含んだキャップ層６を得る。
【０１０６】
次に、図５６に示すように、基板２の多結晶層６ｂを形成した面をＣＭＰ法により平坦化する。
【０１０７】
その後、図５７に示すように、単結晶層６ａ、多結晶層６ｂ及び絶縁体層５１をパターニングする。次いで、基板２の表面領域に、Ｐ型不純物拡散領域２２３、Ｐ+型ベース領域２２４、Ｎ+型ソース領域２２５及びチャネルストッパ領域２２６を形成する。また、これとともに、多結晶層６ｂの一部をゲート電極８とする。なお、絶縁体層５１の一部は、ゲート絶縁膜として利用する。
【０１０８】
さらに、図５８に示すように、絶縁体層９、ソース電極３及びドレイン電極４を形成する。これにより、半導体装置１を完成する。
【０１０９】
図５９は、図５４に示す構造の電子顕微鏡写真である。なお、図５９は、トレンチ２ａの開口近傍の断面を撮影したものであり、薄い単結晶層６ａを示している。
【０１１０】
図５９に示すように単結晶層６ａを薄く形成した場合、単結晶層６ａのみでキャップ層６を構成すると、図５６を参照して説明したＣＭＰ処理によってキャップ層６がトレンチ２ａの位置で開口することがある。それゆえ、キャップ層６は十分に厚いことが望まれる。しかしながら、選択エピタキシャル成長法では、高い成膜レートは得られず、また、同時に処理可能な基板の数にも制限がある。そのため、厚いキャップ層６を選択エピタキシャル成長法のみにより形成した場合、高い生産性を実現することが難しい。
【０１１１】
これに対し、本態様では、選択エピタキシャル成長法により形成した単結晶層６ａ上にＬＰ−ＣＶＤ法により多結晶層６ｂを形成し、これら単結晶層６ａ及び多結晶層６ｂでキャップ層６を構成する。ＬＰ−ＣＶＤ法では、それほど高い成膜レートは実現できないが、多数枚，例えば１００枚程度，の基板を同時に処理することが可能である。したがって、本態様によると、第１態様で説明したのと同様の効果が得られるのに加え、より高い生産性を実現することができる。
【０１１２】
また、本態様では、図５６を参照しながら説明したＣＭＰ処理は、絶縁体層５１が露出するまで行わず、絶縁体層５１上に十分な厚さのキャップ層６が残留するように行う。こうすると、ＣＭＰ処理が過剰に進行するのに起因してキャップ層６がトレンチ２ａの位置で開口するのを防止することができる。
【０１１３】
さらに、本態様では、Ｓｉの選択成長に利用した絶縁体層５１の一部を、ゲート絶縁膜として利用する。この絶縁体層５１のゲート絶縁膜として利用する部分は、キャップ層６を形成した後に外部に晒されることがない。すなわち、絶縁体層５１のゲート絶縁膜として利用する部分が、先のＣＭＰ処理などの際に損傷することはない。したがって、信頼性の高いＭＯＳＦＥＴを得ることができる。
【０１１４】
本態様では、選択エピタキシャル成長法により形成した単結晶層６ａ上にＬＰ−ＣＶＤ法により多結晶層６ｂを形成したが、選択エピタキシャル成長法により形成した単結晶層６ａ上に非選択エピタキシャル成長法によりＳｉを成長させてもよい。非選択エピタキシャル成長法によると、選択エピタキシャル成長法と比較して、極めて高い成膜レートを実現することができる。例えば、選択エピタキシャル成長法では成膜レートは０．１μｍ／ｍｉｎ乃至０．２μｍ／ｍｉｎ程度であるのに対し、非選択エピタキシャル成長法では成膜レートを１．０μｍ／ｍｉｎ乃至２．０μｍ／ｍｉｎ程度とすることができる。したがって、この場合も、第１態様で説明したのと同様の効果が得られるのに加え、第１態様と比較して、より高い生産性を実現することができる。
【０１１５】
図５５を参照して説明したプロセスでＬＰ−ＣＶＤ法により多結晶層を形成する代わりに、非選択エピタキシャル成長法によりＳｉを成長させると、図５５に示したのとは異なる構造が得られる。
【０１１６】
図６０は、ＬＰ−ＣＶＤ法により図５５に示す多結晶層を形成する代わりに、非選択エピタキシャル成長法によりＳｉを成長させた場合に得られる構造の一例を概略的に示す断面図である。図６０に示すように、図５４に示す構造に対してＳｉの非選択エピタキシャル成長を行うと、単結晶層６ａ上では単結晶シリコンが成長する。すなわち、単結晶層６ａの厚さが増加する。他方、絶縁体層５１上では、主として、ポリシリコンが成長する。すなわち、絶縁体層５１上には、多結晶層６ｂが形成される。このように、ＬＰ−ＣＶＤ法により多結晶層を形成する代わりに、非選択エピタキシャル成長法によりＳｉを成長させると、通常、キャップ層６は単結晶層６ａのみで構成されることとなる。
【０１１７】
次に、本発明の第８態様について説明する。  
第８態様では、第１不純物拡散領域２２１と第２不純物拡散領域２２２との位置を第７態様に係る半導体装置１に対して逆にする。また、それらの配置の相違に伴い、第８態様では、ベース領域２２４、ソース領域２２５、ゲート絶縁膜７及びゲート電極８などの配置を第７態様に係る半導体装置１とは異ならしめる。第８態様は、これらの配置を異ならしめること以外は、第７態様とほぼ同様である。
【０１１８】
図６１乃至図６４は、本発明の第８態様に係る半導体装置の製造方法を概略的に示す断面図である。なお、図６１乃至図６４は、複数のトレンチ２ａを設ける場合を想定して描いている。
【０１１９】
この方法では、まず、第４態様で図４０及び図４１を参照しながら説明したプロセスを実施し、次いで、第７態様で図５４及び図５５を参照しながら説明したプロセスを実施する。これにより、図６１に示す構造を得る。
【０１２０】
次に、図６２に示すように、基板２の多結晶層６ｂを形成した面をＣＭＰ法により平坦化する。このＣＭＰ処理は、絶縁体層５１が露出するまで行わず、絶縁体層５１上に十分な厚さのキャップ層６が残留するように行う。
【０１２１】
その後、図６３に示すように、単結晶層６ａ、多結晶層６ｂ及び絶縁体層５１をパターニングする。次いで、基板２の表面領域に、チャネルストッパ領域であるＰ型不純物拡散領域２２３、Ｐ+型ベース領域２２４及びＮ+型ソース領域２２５を形成する。また、これとともに、多結晶層６ｂの一部をゲート電極８とする。なお、絶縁体層５１の一部は、ゲート絶縁膜として利用する。
【０１２２】
さらに、図６４に示すように、絶縁体層９、ソース電極３及びドレイン電極４を形成する。これにより、半導体装置１を完成する。
【０１２３】
本態様でも、第７態様と同様、選択エピタキシャル成長法により形成した単結晶層６ａ上にＬＰ−ＣＶＤ法または非選択エピタキシャル成長法により多結晶層６ｂを形成し、これら単結晶層６ａ及び多結晶層６ｂでキャップ層６を構成する。したがって、本態様によると、第７態様で説明したのと同様の効果が得られる。
【０１２４】
次に、本発明の第９態様について説明する。  
第１乃至第８態様では、第１不純物拡散領域２２１及び第２不純物拡散領域２２２を形成するためのイオン注入及び熱拡散を実施した後にキャップ層６を形成した。これに対し、第９態様では、キャップ層６を形成した後に、第１不純物拡散領域２２１を形成するための熱拡散及び／または第２不純物拡散領域２２２を形成するための熱拡散を行う。第９態様は、これ以外は、第１乃至第８態様と同様である。
【０１２５】
図２乃至図１０を参照しながら説明した通り、図１に示す半導体装置１の第１不純物拡散領域２２１及び第２不純物拡散領域２２２は、トレンチ２ａの側壁へのイオン注入と不純物の熱拡散とを行うことにより形成することができる。また、第１不純物拡散領域２２１を形成するためのイオン注入は、不純物がトレンチ２ａの側壁からのみ第２半導体層２２中へと導入されるように、第２半導体層２２の上面を絶縁膜で被覆した状態で行う。
【０１２６】
この方法では、第１不純物拡散領域２２１を、トレンチ２ａの側壁に略平行な薄膜状の形状に形成することができる。しかしながら、この方法では、第２半導体層２２のトレンチ２ａの開口近傍に位置した領域中への不純物導入量が、それよりも下方の領域中への不純物導入量と比較して、より多くなることがある。その結果、第１不純物拡散領域２２１中には、これに対応した不純物濃度分布，すなわち、第１不純物拡散領域２２１の下部に比べて上部において不純物濃度がより高い分布，を生じることがある。このような第１不純物拡散領域２２１中における不純物濃度分布は、等電位面に歪みを生じさせ、耐電圧を低下させる可能性がある。
【０１２７】
図６５乃至図６９は、本発明の第９態様に係る半導体装置の製造方法を概略的に示す断面図である。
【０１２８】
この方法では、まず、第１態様で図２及び図３を参照しながら説明したのと同様の方法により、図６５に示す構造を得る。シリコン酸化物層５３は、例えば、ＬＯＣＯＳプロセスによって形成してもよい。こうすると、厚いシリコン酸化物層５３を形成した場合であっても、トレンチ２ａを容易に形成することができる。
【０１２９】
次に、トレンチ２ａの側壁にＢをイオン注入し、続いて、トレンチ２ａの側壁にＡｓをイオン注入する。或いは、トレンチ２ａの側壁にＡｓをイオン注入し、続いて、トレンチ２ａの側壁にＢをイオン注入する。或いは、トレンチ２ａの側壁にＢをイオン注入し、次いで、Ｂを熱拡散させ、その後、トレンチ２ａの側壁にＡｓをイオン注入する。何れの場合でも、この段階では、Ａｓの熱拡散は生じさせない。また、Ｂはより深く注入し、Ａｓはより浅く注入する。なお、ここでは、一例として、Ｂのイオン注入及びＡｓのイオン注入を順次行い、それらの熱拡散は生じさせないこととする。
【０１３０】
シリコン酸化物層５３は、先のイオン注入の際にマスクとして利用している。そのため、これらイオン注入を完了した時点で、シリコン酸化物層５３は不純物を高濃度に含有している。そこで、ここでは、図６６に示すように、Ｎ型半導体層２２の表面からシリコン酸化物層５３を除去する。
【０１３１】
次に、図６７に示すように、トレンチ２ａの側壁を被覆したシリコン酸化物層５と、Ｎ型半導体層２２の上面を被覆したシリコン酸化物層５１とを形成する。これらシリコン酸化物層５及び５１は、トレンチ２ａの開口部近傍でＮ型半導体層２２の上面及び側面を露出させている。なお、シリコン酸化物層５は、図６７に示すようにトレンチ２ａの底面をさらに被覆していてもよいし、トレンチ２ａの底面を露出させていてもよい。図６７に示す構造は、例えば、図１１乃至図１５を参照しながら説明した方法や、図１６乃至図２０を参照しながら説明した方法や、図２１乃至図２４を参照しながら説明した方法により形成することができる。
【０１３２】
次いで、第１態様で図６乃至図８を参照しながら説明したのと同様の方法により、図６８に示すキャップ層６を形成する。
【０１３３】
その後、何れかの段階で、Ｎ型半導体層２２に注入した不純物の熱拡散を生じさせる。ここでは、一例として、不純物を熱拡散させるための熱処理は、基板２のキャップ層６を形成した面を平坦化する前に行うこととする。
【０１３４】
例えば、１１５０℃で４５分間の熱処理を行うと、Ｎ型半導体層２２中でＡｓ及びＢが熱拡散し、図６９に示すように、Ｎ型半導体層２２中にＮ型の第１不純物拡散層２２１及びＰ型の第２不純物拡散層２２２が形成される。また、Ｎ型半導体層２２とキャップ層６とはトレンチ２ａの開口部で直接接触しているので、トレンチ２ａの開口近傍では、Ｎ型半導体層２２からキャップ層６中へのＡｓの熱拡散を生じる。そのため、この方法によると、キャップ層６を形成する前にＡｓの熱拡散を生じさせる場合と比較して、Ｎ型の第１不純物拡散層２２１の上部におけるＡｓ濃度を低減することができる。したがって、この方法によると、第１不純物拡散領域２２１中における不純物濃度をより均一にすることができる。
【０１３５】
その後、図９及び図１０などを参照しながら説明したのと同様のプロセスを実施する。これにより、図１に示す半導体装置１を得る。
【０１３６】
この方法では、上記の通り、第１不純物拡散領域２２１中における不純物濃度をより均一にすることができる。したがって、等電位面の歪みを低減し、より高い耐電圧を実現することが可能となる。
【０１３７】
なお、この効果は、キャップ層６がトレンチ２ａの開口を完全には塞いでいない場合であっても得ることができる。すなわち、先の効果は、図６及び図７に示すようにキャップ層６がトレンチ２ａの開口を完全には塞いでいない状態で不純物の熱拡散を生じさせた場合でも得ることができる。
【０１３８】
第１乃至第９態様に係る技術は、互いに組み合わせることができる。また、第１乃至第９態様において特定の構造を有する半導体装置に適用した技術は、他の構造の半導体装置にも適用することができる。例えば、先の技術は、先に例示したのとは異なる構造のＭＯＳＦＥＴを備えた半導体装置に適用してもよい。或いは、先の技術は、例えば、バイポーラトランジスタを備えた半導体装置などに適用することもできる。
【図面の簡単な説明】
【０１３９】
【図１】本発明の第１態様に係る半導体装置を概略的に示す断面図。
【図２】本発明の第１態様に係る半導体装置の製造方法を概略的に示す断面図。
【図３】本発明の第１態様に係る半導体装置の製造方法を概略的に示す断面図。
【図４】本発明の第１態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５】本発明の第１態様に係る半導体装置の製造方法を概略的に示す断面図。
【図６】本発明の第１態様に係る半導体装置の製造方法を概略的に示す断面図。
【図７】本発明の第１態様に係る半導体装置の製造方法を概略的に示す断面図。
【図８】本発明の第１態様に係る半導体装置の製造方法を概略的に示す断面図。
【図９】本発明の第１態様に係る半導体装置の製造方法を概略的に示す断面図。
【図１０】本発明の第１態様に係る半導体装置の製造方法を概略的に示す断面図。
【図１１】図５の構造を得るのに利用可能な方法の一例を概略的に示す断面図。
【図１２】図５の構造を得るのに利用可能な方法の一例を概略的に示す断面図。
【図１３】図５の構造を得るのに利用可能な方法の一例を概略的に示す断面図。
【図１４】図５の構造を得るのに利用可能な方法の一例を概略的に示す断面図。
【図１５】図５の構造を得るのに利用可能な方法の一例を概略的に示す断面図。
【図１６】図５の構造を得るのに利用可能な方法の他の例を概略的に示す断面図。
【図１７】図５の構造を得るのに利用可能な方法の他の例を概略的に示す断面図。
【図１８】図５の構造を得るのに利用可能な方法の他の例を概略的に示す断面図。
【図１９】図５の構造を得るのに利用可能な方法の他の例を概略的に示す断面図。
【図２０】図５の構造を得るのに利用可能な方法の他の例を概略的に示す断面図。
【図２１】図５の構造を得るのに利用可能な方法のさらに他の例を概略的に示す断面図。
【図２２】図５の構造を得るのに利用可能な方法のさらに他の例を概略的に示す断面図。
【図２３】図５の構造を得るのに利用可能な方法のさらに他の例を概略的に示す断面図。
【図２４】図５の構造を得るのに利用可能な方法のさらに他の例を概略的に示す断面図。
【図２５】本発明の第２態様に係る半導体装置の製造方法を概略的に示す断面図。
【図２６】本発明の第２態様に係る半導体装置の製造方法を概略的に示す断面図。
【図２７】本発明の第２態様に係る半導体装置の製造方法を概略的に示す断面図。
【図２８】本発明の第２態様に係る半導体装置の製造方法を概略的に示す断面図。
【図２９】本発明の第２態様に係る半導体装置の製造方法を概略的に示す断面図。
【図３０】本発明の第２態様に係る半導体装置の製造方法を概略的に示す断面図。
【図３１】本発明の第３態様に係る半導体装置の製造方法を概略的に示す断面図。
【図３２】本発明の第３態様に係る半導体装置の製造方法を概略的に示す断面図。
【図３３】本発明の第３態様に係る半導体装置の製造方法を概略的に示す断面図。
【図３４】本発明の第３態様に係る半導体装置の製造方法を概略的に示す断面図。
【図３５】本発明の第３態様に係る半導体装置の製造方法を概略的に示す断面図。
【図３６】本発明の第３態様に係る半導体装置の製造方法を概略的に示す断面図。
【図３７】本発明の第３態様に係る半導体装置の製造方法を概略的に示す断面図。
【図３８】図３６の構造を拡大して示す断面図。
【図３９】本発明の第４態様に係る半導体装置を概略的に示す断面図。
【図４０】本発明の第４態様に係る半導体装置の製造方法を概略的に示す断面図。
【図４１】本発明の第４態様に係る半導体装置の製造方法を概略的に示す断面図。
【図４２】本発明の第４態様に係る半導体装置の製造方法を概略的に示す断面図。
【図４３】本発明の第４態様に係る半導体装置の製造方法を概略的に示す断面図。
【図４４】本発明の第４態様に係る半導体装置の製造方法を概略的に示す断面図。
【図４５】本発明の第４態様に係る半導体装置に採用可能な構造の一例を概略的に示す平面図。
【図４６】図４５に示す構造を採用した本発明の第４態様に係る半導体装置を概略的に示す断面図。
【図４７】本発明の第５態様に係る半導体装置の製造方法を概略的に示す断面図。
【図４８】本発明の第６態様に係る半導体装置の製造方法を概略的に示す断面図。
【図４９】本発明の第６態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５０】本発明の第６態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５１】本発明の第６態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５２】本発明の第６態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５３】本発明の第７態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５４】本発明の第７態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５５】本発明の第７態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５６】本発明の第７態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５７】本発明の第７態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５８】本発明の第７態様に係る半導体装置の製造方法を概略的に示す断面図。
【図５９】図５４に示す構造の電子顕微鏡写真。
【図６０】ＬＰ−ＣＶＤ法により図５５に示す多結晶層を形成する代わりに、非選択エピタキシャル成長法によりＳｉを成長させた場合に得られる構造の一例を概略的に示す断面図。
【図６１】本発明の第８態様に係る半導体装置の製造方法を概略的に示す断面図。
【図６２】本発明の第８態様に係る半導体装置の製造方法を概略的に示す断面図。
【図６３】本発明の第８態様に係る半導体装置の製造方法を概略的に示す断面図。
【図６４】本発明の第８態様に係る半導体装置の製造方法を概略的に示す断面図。
【図６５】本発明の第９態様に係る半導体装置の製造方法を概略的に示す断面図。
【図６６】本発明の第９態様に係る半導体装置の製造方法を概略的に示す断面図。
【図６７】本発明の第９態様に係る半導体装置の製造方法を概略的に示す断面図。
【図６８】本発明の第９態様に係る半導体装置の製造方法を概略的に示す断面図。
【図６９】本発明の第９態様に係る半導体装置の製造方法を概略的に示す断面図。
【符号の説明】
【０１４０】
１…半導体装置、２…半導体基板、２ａ…トレンチ、２ｂ…素子領域、３…ソース電極、４…ドレイン電極、５…絶縁体層、５’…絶縁体層、６…キャップ層、６ａ…単結晶層、６ｂ…多結晶層、７…ゲート絶縁膜、８…ゲート電極、９…絶縁体層、１１…レジスト層、２１…第１半導体層、２２…第２半導体層、５１…絶縁体層、５２…絶縁体層、５３…絶縁体層、２２１…第１不純物拡散領域、２２２…第２不純物拡散領域、２２３…第３不純物拡散領域、２２４…ベース領域、２２５…ソース領域、２２６…チャネルストッパ領域、２２７…引出領域。
【図１】
2005150522.tif 000003
【図２】
2005150522.tif 000004
【図３】
2005150522.tif 000005
【図４】
2005150522.tif 000006
【図５】
2005150522.tif 000007
【図６】
2005150522.tif 000008
【図７】
2005150522.tif 000009
【図８】
2005150522.tif 000010
【図９】
2005150522.tif 000011
【図１０】
2005150522.tif 000012
【図１１】
2005150522.tif 000013
【図１２】
2005150522.tif 000014
【図１３】
2005150522.tif 000015
【図１４】
2005150522.tif 000016
【図１５】
2005150522.tif 000017
【図１６】
2005150522.tif 000018
【図１７】
2005150522.tif 000019
【図１８】
2005150522.tif 000020
【図１９】
2005150522.tif 000021
【図２０】
2005150522.tif 000022
【図２１】
2005150522.tif 000023
【図２２】
2005150522.tif 000024
【図２３】
2005150522.tif 000025
【図２４】
2005150522.tif 000026
【図２５】
2005150522.tif 000027
【図２６】
2005150522.tif 000028
【図２７】
2005150522.tif 000029
【図２８】
2005150522.tif 000030
【図２９】
2005150522.tif 000031
【図３０】
2005150522.tif 000032
【図３１】
2005150522.tif 000033
【図３２】
2005150522.tif 000034
【図３３】
2005150522.tif 000035
【図３４】
2005150522.tif 000036
【図３５】
2005150522.tif 000037
【図３６】
2005150522.tif 000038
【図３７】
2005150522.tif 000039
【図３８】
2005150522.tif 000040
【図３９】
2005150522.tif 000041
【図４０】
2005150522.tif 000042
【図４１】
2005150522.tif 000043
【図４２】
2005150522.tif 000044
【図４３】
2005150522.tif 000045
【図４４】
2005150522.tif 000046
【図４５】
2005150522.tif 000047
【図４６】
2005150522.tif 000048
【図４７】
2005150522.tif 000049
【図４８】
2005150522.tif 000050
【図４９】
2005150522.tif 000051
【図５０】
2005150522.tif 000052
【図５１】
2005150522.tif 000053
【図５２】
2005150522.tif 000054
【図５３】
2005150522.tif 000055
【図５４】
2005150522.tif 000056
【図５５】
2005150522.tif 000057
【図５６】
2005150522.tif 000058
【図５７】
2005150522.tif 000059
【図５８】
2005150522.tif 000060
【図５９】
2005150522.tif 000061
【図６０】
2005150522.tif 000062
【図６１】
2005150522.tif 000063
【図６２】
2005150522.tif 000064
【図６３】
2005150522.tif 000065
【図６４】
2005150522.tif 000066
【図６５】
2005150522.tif 000067
【図６６】
2005150522.tif 000068
【図６７】
2005150522.tif 000069
【図６８】
2005150522.tif 000070
【図６９】
2005150522.tif 000071
【手続補正書】
【提出日】平成16年11月26日(2004.11.26)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６７
【補正方法】変更
【補正の内容】
【図６７】
2005150522.tif 000072