(57)【要約】【課題】  高精度かつ超高速動作が可能なピーク検出回路を提供する。【解決手段】  ゲートが入力端子１に接続されたトランジスタ２と、該トランジスタ２のソースに接続された第１の容量３と、該第１の容量３に並列に接続された第１のスイッチ４と、第１の容量３に保持された電圧が入力されるバッファ回路５と、該バッファ回路５の出力と出力端子８との間に接続された第２の容量６と、入力端子１と出力端子８との間に接続された第２のスイッチ７とを備えた構成とする。【選択図】  図１
2005057627.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが入力端子に接続されたトランジスタと、
前記トランジスタのソースに接続された第１の容量と、
前記第１の容量に並列に接続された第１のスイッチと、
前記第１の容量に保持された電圧が入力されるバッファ回路と、
前記バッファ回路の出力と出力端子との間に接続された第２の容量と、
前記入力端子と前記出力端子との間に接続された第２のスイッチとを備えたことを特徴とするピーク検出回路。
【請求項２】
請求項１記載のピーク検出回路において、
前記バッファ回路は、ソースフォロワであることを特徴とするピーク検出回路。
【請求項３】
請求項１記載のピーク検出回路において、
前記バッファ回路は、ボルテージフォロワであることを特徴とするピーク検出回路。
【請求項４】
ゲートが入力端子に接続された第１のトランジスタと、
前記第１のトランジスタのソースに接続された容量と、
前記容量に並列に接続されたスイッチと、
前記容量に保持された電圧が非反転入力端子に入力された演算増幅器と、
前記演算増幅器の出力端子がゲートに、前記演算増幅器の反転入力端子がソースにそれぞれ接続された第２のトランジスタと、
前記第２のトランジスタのソースに接続されたバイアス回路とを備えたことを特徴とするピーク検出回路。
【請求項５】
各々２つの入力を有するコンパレータと、該コンパレータの出力に応じて開閉が制御されるスイッチと、該スイッチに縦続接続された電流源とで構成され、前記コンパレータの比較結果に応じて出力電流が制御される複数の電流出力回路と、
容量と、
１つの入力とレベルシフト量の異なる複数の出力とを有するレベルシフト回路とを備えたピーク検出回路であって、
前記複数の電流出力回路の各コンパレータの一方の入力が前記ピーク検出回路の入力端子に接続され、各電流出力回路の出力が前記容量に接続され、前記容量に保持された電圧が前記レベルシフト回路に入力され、前記レベルシフト回路の複数の出力がそれぞれ前記複数の電流出力回路の各コンパレータの他方の入力に接続された構成を有することを特徴とするピーク検出回路。
【請求項６】
請求項５記載のピーク検出回路において、
前記スイッチは、ソースが互いに結合された２つのトランジスタを有し、当該ソースを入力端子とし、一方のトランジスタのゲートを制御端子とし、他方のトランジスタのゲートには所定の電圧が与えられ、いずれか一方のトランジスタのドレインを出力端子とする差動スイッチであることを特徴とするピーク検出回路。
【請求項７】
請求項５又は６に記載のピーク検出回路において、
前記レベルシフト回路は、定電流源と、１つ以上の抵抗と、トランジスタとの縦続接続により構成されたことを特徴とするピーク検出回路。
【請求項８】
２つの入力を有するコンパレータと、
各々差動スイッチと、該差動スイッチの入力に接続された電流源とで構成された複数のスイッチ制御電流源と、
容量と、
バッファ回路とを備えたピーク検出回路であって、
前記差動スイッチは、ソースが互いに結合された２つのトランジスタを有し、当該ソースを入力端子とし、一方のトランジスタのゲートを制御端子とし、他方のトランジスタのゲートには所定の電圧が与えられ、いずれか一方のトランジスタのドレインを出力端子とするスイッチであり、
前記ピーク検出回路の入力端子が前記コンパレータの一方の入力に接続され、前記コンパレータの出力が前記複数のスイッチ制御電流源の各々の差動スイッチの制御端子に接続され、前記複数のスイッチ制御電流源の各々の出力が前記容量に接続され、前記容量に保持された電圧が前記バッファ回路に入力され、前記バッファ回路の出力が前記コンパレータの他方の入力に接続され、前記複数のスイッチ制御電流源の各差動スイッチには、それぞれ異なる所定の電圧が与えられることを特徴とするピーク検出回路。
【請求項９】
２つの入力を有するコンパレータと、
差動スイッチと、該差動スイッチの入力に接続された電流源とで構成されたスイッチ制御電流源と、
容量と、
バッファ回路とを備えたピーク検出回路であって、
前記差動スイッチは、ソースが互いに結合された２つのトランジスタを有し、当該ソースを入力端子とし、一方のトランジスタのゲートを制御端子とし、他方のトランジスタのゲートには所定の電圧が与えられ、いずれか一方のトランジスタのドレインを出力端子とするスイッチであり、
前記ピーク検出回路の入力端子が前記コンパレータの一方の入力に接続され、前記コンパレータの出力が前記スイッチ制御電流源の差動スイッチの制御端子に接続され、前記スイッチ制御電流源の出力が前記容量に接続され、前記容量に保持された電圧が前記バッファ回路に入力され、前記バッファ回路の出力が前記コンパレータの他方の入力に接続され、かつ前記スイッチ制御電流源の差動スイッチに与えられる所定の電圧は前記容量に保持された電圧に応じて変化するように構成されたことを特徴とするピーク検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バーストモードの光通信システム等において使用されるピーク検出回路に関するものである。
【背景技術】
【０００２】
光通信システムに用いられる光受信回路では、光ファイバからの光信号がフォトダイオードにより電流に変換された後、トランスインピーダンスアンプにより電圧信号に変換されるが、この電圧信号は光入力が最小受光レベル付近では非常に微小なため、増幅器により増幅する必要がある。
【０００３】
しかし、トランスインピーダンスアンプの出力信号はシングル出力なので、通常の差動増幅器で増幅するためには信号に対するレファレンス電圧を生成する必要がある。特にバーストモード伝送においては、入力信号を受信し始めてから非常に短い時間でデータを回復する必要があるため、このレファレンス電圧を瞬時に生成する必要があり、このため超高速動作が可能なピーク検出回路が必要不可欠となっている。
【０００４】
従来のピーク検出回路は、電圧／電流変換部、ダイオード等の単方向導通素子、保持容量、バッファ回路等により構成されている（非特許文献１の図７参照）。このピーク検出回路の動作は、まず入力電圧と出力電圧とを電圧／電流変換部で比較し、入力電圧が出力電圧より高い場合は単方向導通素子を通じて保持容量をチャージして出力電圧を上昇させる。そして、入力電圧と出力電圧とが等しくなった時点で充電が終了し、入力信号の最大値が検出され、そして保持されるというものである。
【非特許文献１】M. Nakamura et al.,"An Instantaneous Response CMOS Optical Receiver IC with Wide Dynamic Range and Extremely High Sensitivity Using Feed-Forward Auto-Bias Adjustment", IEEE Journal of Solid-State Circuits, Vol. 30, No. 9, pp. 991-997, September 1995
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来のピーク検出回路の構成では、高速動作が困難であるという課題があった。その理由は、電圧／電流変換部の応答が遅いことにある。すなわち、電圧／電流変換部は、電流源によりバイアスされた差動ペアトランジスタと、これらのトランジスタとは逆極性のトランジスタとによるカレントミラー回路により構成されるが、このカレントミラー回路の応答遅延により、差動トランジスタペアの２つのトランジスタに流れる電流の差電流を瞬時に生成出力することができず、入力電圧と出力電圧との正確な差電圧に応じた電流で保持容量を充電することができない。このため、超高速動作では、出力電圧が入力電圧のピークに到達する前に充電が終了してしまい、大きなオフセットが生じてしまう問題があった。
【０００６】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、高精度かつ超高速動作が可能なピーク検出回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明に係る第１のピーク検出回路は、ゲートが入力端子に接続されたトランジスタと、該トランジスタのソースに接続された第１の容量と、該第１の容量に並列に接続された第１のスイッチと、前記第１の容量に保持された電圧が入力されるバッファ回路と、該バッファ回路の出力と出力端子との間に接続された第２の容量と、前記入力端子と前記出力端子との間に接続された第２のスイッチとを備えた構成とするものである。
【０００８】
また、本発明に係る第２のピーク検出回路は、ゲートが入力端子に接続された第１のトランジスタと、該第１のトランジスタのソースに接続された容量と、該容量に並列に接続されたスイッチと、前記容量に保持された電圧が非反転入力端子に入力された演算増幅器と、該演算増幅器の出力端子がゲートに、その反転入力端子がソースにそれぞれ接続された第２のトランジスタと、該第２のトランジスタのソースに接続されたバイアス回路とを備えた構成とするものである。
【０００９】
また、本発明に係る第３のピーク検出回路は、各々２つの入力を有するコンパレータと、該コンパレータの出力に応じて開閉が制御されるスイッチと、該スイッチに縦続接続された電流源とで構成され、前記コンパレータの比較結果に応じて出力電流が制御される複数の電流出力回路と、容量と、１つの入力とレベルシフト量の異なる複数の出力とを有するレベルシフト回路とを備えたものであって、前記複数の電流出力回路の各コンパレータの一方の入力が前記ピーク検出回路の入力端子に接続され、各電流出力回路の出力が前記容量に接続され、前記容量に保持された電圧が前記レベルシフト回路に入力され、前記レベルシフト回路の複数の出力がそれぞれ前記複数の電流出力回路の各コンパレータの他方の入力に接続された構成とするものである。
【００１０】
また、本発明に係る第４のピーク検出回路は、２つの入力を有するコンパレータと、各々差動スイッチと該差動スイッチの入力に接続された電流源とで構成された複数のスイッチ制御電流源と、容量と、バッファ回路とを備えたものであって、前記差動スイッチは、ソースが互いに結合された２つのトランジスタを有し、当該ソースを入力端子とし、一方のトランジスタのゲートを制御端子とし、他方のトランジスタのゲートには所定の電圧が与えられ、いずれか一方のトランジスタのドレインを出力端子とするスイッチであり、前記ピーク検出回路の入力端子が前記コンパレータの一方の入力に接続され、前記コンパレータの出力が前記複数のスイッチ制御電流源の各々の差動スイッチの制御端子に接続され、前記複数のスイッチ制御電流源の各々の出力が前記容量に接続され、前記容量に保持された電圧が前記バッファ回路に入力され、前記バッファ回路の出力が前記コンパレータの他方の入力に接続され、前記複数のスイッチ制御電流源の各差動スイッチにはそれぞれ異なる所定の電圧が与えられる構成とするものである。
【００１１】
また、本発明に係る第５のピーク検出回路は、２つの入力を有するコンパレータと、差動スイッチと該差動スイッチの入力に接続された電流源とで構成されたスイッチ制御電流源と、容量と、バッファ回路とを備えたものであって、前記差動スイッチは、ソースが互いに結合された２つのトランジスタを有し、当該ソースを入力端子とし、一方のトランジスタのゲートを制御端子とし、他方のトランジスタのゲートには所定の電圧が与えられ、いずれか一方のトランジスタのドレインを出力端子とするスイッチであり、前記ピーク検出回路の入力端子が前記コンパレータの一方の入力に接続され、前記コンパレータの出力が前記スイッチ制御電流源の差動スイッチの制御端子に接続され、前記スイッチ制御電流源の出力が前記容量に接続され、前記容量に保持された電圧が前記バッファ回路に入力され、前記バッファ回路の出力が前記コンパレータの他方の入力に接続され、かつ前記スイッチ制御電流源の差動スイッチに与えられる所定の電圧は前記容量に保持された電圧に応じて変化するように構成されたものである。
【発明の効果】
【００１２】
本発明に係る第１のピーク検出回路によれば、高速かつ低消費電力動作のピーク検出が可能となる。
【００１３】
また、本発明に係る第２のピーク検出回路によれば、１つの容量及び１つのスイッチで、上記第１のピーク検出回路と同等の効果を実現できる。
【００１４】
また、本発明に係る第３のピーク検出回路によれば、高速かつ高精度のピーク検出動作を実現できる。
【００１５】
また、本発明に係る第４のピーク検出回路によれば、１つのコンパレータで上記第３のピーク検出回路と同等の効果を実現できる。
【００１６】
また、本発明に係る第５のピーク検出回路によれば、高精度のピーク検出動作を実現できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら本発明の実施の形態を詳細に説明する。
【００１８】
（実施の形態１）
図１に、本発明の実施の形態１に係るピーク検出回路を示す。ここでは、最大値検出回路を例にしている。図１に基づいて構成を説明すると、ＮＭＯＳトランジスタ２のゲートには入力端子１が、ドレインには高電位側電源Ｖｄｄがそれぞれ接続され、そのソースと低電位側電源Ｖｓｓとの間には、第１の容量３及び第１のスイッチ４が接続されている。第１の容量３に保持された電圧Ｖｃは、ＰＭＯＳトランジスタ５ａとバイアス電流源５ｂとにより構成されたソースフォロワによるバッファ回路５の入力端子、すなわちＰＭＯＳトランジスタ５ａのゲートに与えられている。そして、このバッファ回路５の出力端子（ＰＭＯＳトランジスタ５ａのソース）と出力端子８との間に第２の容量６が接続され、また、入力端子１と出力端子８との間には第２のスイッチ７が接続されている。以下の説明では、入力端子１の電圧すなわち入力端子電圧をＶｉｎとし、出力端子８の電圧すなわち出力端子電圧をＶｏｕｔとする。また、ＮＭＯＳトランジスタ２の閾値電圧をＶｔｈとする。
【００１９】
本実施の形態１の動作を、図２に基づいて説明する。まず、入力が無信号のとき、第１のスイッチ４を閉じて第１の容量３をディスチャージする。ディスチャージ終了後に第１のスイッチ４を開くと、ＮＭＯＳトランジスタ２により第１の容量３が急速に充電されるが、入力端子１の電圧と第１の容量３に保持された電圧Ｖｃとの差電圧がＮＭＯＳトランジスタ２の閾値電圧Ｖｔｈに到達すると、ＮＭＯＳトランジスタ２はカットオフとなり充電は終了する。
【００２０】
次に、第２のスイッチ７を閉じると、入力端子１と出力端子８とがショートされるので、バッファ回路５の出力電圧（ＰＭＯＳトランジスタ５ａのソース電圧）と入力端子１の電圧との差電圧が第２の容量６に加わり、第２のスイッチ７を開いた時点でこの差電圧、すなわちオフセット電圧が第２の容量６に保持される。
【００２１】
そして、入力信号が入力されると、入力端子１の電圧Ｖｉｎの最大値に応じて第１の容量３の保持電圧Ｖｃが変化するが、この保持電圧Ｖｃに常に第２の容量６に保持されたオフセット電圧が加算されて出力されるので、出力端子８の電圧Ｖｏｕｔは常に入力端子電圧Ｖｉｎの正確な最大値となる。
【００２２】
以上説明したように本実施の形態１では、従来のピーク検出回路とは違って電圧／電流変換回路を用いず、ゲートに入力信号が与えられたトランジスタ２のドレイン電流で急速に第１の容量３を充電し、しかも入出力間のオフセット電圧は第２の容量６によりキャンセルされるので、高精度かつ高速なピーク検出が可能となる。
【００２３】
なお、本実施の形態１ではバッファ回路５としてソースフォロワを用いたが、演算増幅器によるボルテージフォロワを用いてもよい。この場合、更に高精度な動作を実現できる。
【００２４】
また、本実施の形態１では最大値検出回路に基づいて構成したが、最小値検出回路に基づいた回路も容易に構成できる。その場合は、図１中の全てのトランジスタの極性を入れ替え、かつ電源ＶｄｄとＶｓｓとを逆にすればよい。
【００２５】
（実施の形態２）
図３に、本発明の実施の形態２に係るピーク検出回路を示す。ここでは、実施の形態１の場合と同様、最大値検出回路を例にしている。図３に基づいて構成を説明すると、第１のＮＭＯＳトランジスタ２のゲートには入力端子１が接続され、そのソースと低電位側電源Ｖｓｓとの間には容量３及びリセット用スイッチ４が接続されている。演算増幅器９の非反転入力端子には容量３の保持電圧Ｖｃが与えられ、当該演算増幅器９の反転入力端子には第２のＮＭＯＳトランジスタ１０のソースが、当該演算増幅器９の出力端子には第２のＮＭＯＳトランジスタ１０のゲート及び出力端子８がそれぞれ接続されている。第２のＮＭＯＳトランジスタ１０のソースには、バイアス回路１１としての定電流源が接続されている。また、第１のＮＭＯＳトランジスタ２及び第２のＮＭＯＳトランジスタ１０の各々のドレインは、いずれも高電位側電源Ｖｄｄに接続されている。
【００２６】
ここで、第１のＮＭＯＳトランジスタ２と第２のＮＭＯＳトランジスタ１０との各々のトランジスタサイズ及びレイアウトを互いに同一のものとし、バイアス回路１１の定電流源の電流値を小さく設定すれば、第２のＮＭＯＳトランジスタ１０のゲートソース間電圧は、第１のＮＭＯＳトランジスタ２の閾値電圧と等しくなる。しかも、演算増幅器９の作用により、その反転入力端子と非反転入力端子との各々の電圧は互いに等しくなるので、出力端子８の電圧は容量３に保持された電圧より第２のＮＭＯＳトランジスタ１０のゲートソース間電圧だけ高い電圧になる。その結果、出力端子電圧Ｖｏｕｔは常に入力端子電圧Ｖｉｎの最大値となる。
【００２７】
以上説明したように本実施の形態２では、実施の形態１とは異なり１つの容量３及び１つのスイッチ４で構成することができるため、スイッチ制御信号が１つで済み、より簡単な制御信号発生回路で実施の形態１と同等の効果を得ることができる。
【００２８】
なお、本実施の形態２では最大値検出回路に基づいて構成したが、最小値検出回路に基づいた回路も容易に構成できる。その場合は、図３中の全てのトランジスタの極性を入れ替え、かつ電源ＶｄｄとＶｓｓとを逆にすればよい。
【００２９】
（実施の形態３）
図４に、本発明の実施の形態３に係るピーク検出回路を示す。ここでは、最大値検出回路を例に、２個の電流出力回路を有する場合を示している。図４に基づいて構成を説明すると、２つの入力を有するコンパレータ２２と、コンパレータ２２の出力信号が制御端子に与えられた差動スイッチ２４と、差動スイッチ２４の入力端子に接続された電流源２３とにより、第１の電流出力回路２５が構成されている。ここで、差動スイッチ２４と電流源２３とは、第１のスイッチ制御電流源を構成している。同様に、差動スイッチ２８及び電流源２７により第２のスイッチ制御電流源が構成され、当該第２のスイッチ制御電流源とコンパレータ２６とにより第２の電流出力回路２９が構成されている。差動スイッチ２４及び２８の出力端子は、容量３０及びリセット用スイッチ３１に接続され、該容量３０及びリセット用スイッチ３１の他端は低電位側電源Ｖｓｓに接続されている。容量３０に保持された電圧Ｖｃは、レベルシフト回路３２及びバッファ回路３３の各々の入力端子に入力されている。レベルシフト回路３２は、定電流源、抵抗及びＰＭＯＳトランジスタの縦続接続により構成され、ＰＭＯＳトランジスタのゲートを入力端子とし、抵抗の両端を２つの出力端子としている。また、出力端子３４に接続されたバッファ回路３３は、レベルシフト回路３２から抵抗を削除した構成となっている。レベルシフト回路３２の２つの出力電圧のうち低い方の電圧が第１の電流出力回路２５中のコンパレータ２２の一方の入力に接続され、高い方の電圧が第２の電流出力回路２９中のコンパレータ２６の一方の入力に接続され、両コンパレータ２２，２６の各々の他入力は入力端子２１に接続されている。ここで、第２の電流出力回路２９中の定電流源２７の電流値Ｉ２は、第１の電流出力回路２５中の定電流源２３の電流値Ｉ１より大きく設定されているものとする。第１の電流出力回路２５中の差動スイッチ２４には電圧Ｖ１が、第２の電流出力回路２９中の差動スイッチ２８には電圧Ｖ２がそれぞれ与えられる。以下の説明では、入力端子２１の電圧すなわち入力端子電圧をＶｉｎとし、出力端子３４の電圧すなわち出力端子電圧をＶｏｕｔとする。
【００３０】
本実施の形態３の動作を、図５に基づいて説明する。まず、レベルシフト回路３２の低い方の電圧はＶｏｕｔに等しい。したがって、第１の電流出力回路２５は、ＶｉｎとＶｏｕｔとを比較し、ＶｏｕｔがＶｉｎに等しくなるまで電流を出力して容量３０を充電し続ける。
【００３１】
一方、第２の電流出力回路２９は、レベルシフト回路３２の抵抗の端子間電圧をＶＲとすると、Ｖｉｎと、ＶｏｕｔよりＶＲだけ高い電圧（Ｖｏｕｔ＋ＶＲ）とを比較し、Ｖｉｎの方が高い場合に電流を出力するので、ＶｏｕｔがＶｉｎよりＶＲだけ低い電圧（Ｖｉｎ−ＶＲ）に等しくなるまで電流を出力して容量３０を充電する。
【００３２】
つまり、図５中の時刻ｔ１からｔ２までの期間Ｔ１では第１及び第２の電流出力回路２５，２９のいずれもが動作して、容量３０を急速に充電する。一方、図５中の時刻ｔ２からｔ３までの期間Ｔ２では第１の電流出力回路２５のみが動作して、容量３０をゆるやかに充電する。
【００３３】
したがって、まず第２の電流出力回路２９中の電流源２７の大電流により容量３０が急速に充電され、Ｖｏｕｔは急速に上昇するが、時刻ｔ２にＶｏｕｔがＶｉｎよりＶＲだけ低い電圧（Ｖｉｎ−ＶＲ）に到達すると第２の電流出力回路２９による充電が終了し、期間Ｔ２では第１の電流出力回路２５の出力電流のみにより容量３０が充電されるようになる。これにより、大電流による急速充電の場合に問題となる過充電による電圧オフセットを抑制することができ、高速かつ高精度なピーク検出が可能となる。
【００３４】
なお、本実施の形態３では電流出力回路が２個の場合について説明したが、３個以上の場合でも、レベルシフト回路３２の抵抗の数を増加させることにより、本実施の形態３と同様なピーク検出回路を容易に構成することができる。
【００３５】
（実施の形態４）
図６に、本発明の実施の形態４に係るピーク検出回路を示す。ここでは、最大値検出回路を例にして、２個のスイッチ制御電流源を有する場合を示している。図６に基づいて構成を説明すると、差動スイッチ２４と、該差動スイッチ２４の入力端子に接続された電流源２３とにより、第１のスイッチ制御電流源３６が構成されている。同様に、差動スイッチ２８と、電流源２７とにより、第２のスイッチ制御電流源３７が構成されている。差動スイッチ２４及び２８の各々の出力端子は、容量３０及びリセット用スイッチ３１に接続され、該容量３０及びリセット用スイッチ３１の各々の他端は低電位側電源Ｖｓｓに接続されている。容量３０に保持された電圧Ｖｃは、バッファ回路３５の入力端子に入力されている。バッファ回路３５の出力は、出力端子３４に接続されるとともにコンパレータ２２の一方の入力に接続され、該コンパレータ２２の他入力は入力端子２１に接続されている。また、該コンパレータ２２の出力は、両差動スイッチ２４及び２８の各々の制御端子に接続されている。ここで、第２のスイッチ制御電流源３７中の定電流源２７の電流値Ｉ２は、第１のスイッチ制御電流源３６中の定電流源２３の電流値Ｉ１より大きく設定され、第２のスイッチ制御電流源３７中の差動スイッチ２８に与えられる電圧Ｖ２は、第１のスイッチ制御電流源３６中の差動スイッチ２４に与えられる電圧Ｖ１より低く設定されているものとする。
【００３６】
各差動スイッチ２４，２８から電流が出力され始める制御端子電圧は、当該差動スイッチ２４，２８に与えられる電圧Ｖ１，Ｖ２が低いほど低くなる。言い換えると、差動スイッチ２４，２８に与えられる電圧Ｖ１，Ｖ２が低いほど制御端子電圧の上昇に対してより早くスイッチがオフとなり、電流出力が得られなくなる。
【００３７】
したがって、入力端子電圧Ｖｉｎの上昇に対して、まず第２のスイッチ制御電流源３７からの大きい電流値により容量３０が急速に充電され、出力端子電圧Ｖｏｕｔが急速に上昇するが、ＶｏｕｔがＶｉｎに到達する前にいち早く第２のスイッチ制御電流源３７中の差動スイッチ２８がオフとなり、第１のスイッチ制御電流源３６からの電流のみによる充電となる。以上の動作により、実施の形態３と同様に、大電流による急速充電の場合に問題となる過充電による電圧オフセットを抑制することができ、高速かつ高精度なピーク検出が可能となる。
【００３８】
なお、本実施の形態４ではスイッチ制御電流源が２個の場合について説明したが、３個以上の場合でも、本実施の形態４と同様なピーク検出回路を容易に構成することができる。
【００３９】
（実施の形態５）
図７に、本発明の実施の形態５に係るピーク検出回路を示す。ここでは、実施の形態３の構成（図４参照）に基づいた他の実施の形態を示している。本実施の形態５では、差動スイッチ用基準電圧発生回路３８が付加され、差動スイッチ２４，２８に与えられる電圧Ｖｓｗが、容量３０に保持された電圧Ｖｃに応じて変化するように構成されている。
【００４０】
本実施の形態５の差動スイッチ用基準電圧発生回路３８では、定電流源でバイアスされたＰＭＯＳトランジスタによるソース結合トランジスタペアを備え、容量３０に保持された電圧Ｖｃと所定の電圧Ｖｒｅｆとを比較し、容量３０に保持された電圧Ｖｃが高くなるほど、ＮＭＯＳトランジスタで構成されたカレントミラー回路に入力される電流が減少し、差動スイッチ２４，２８に与えられる電圧Ｖｓｗが上昇するように構成されている。
【００４１】
一方、各々２つの入力を有するコンパレータ２２及び２６は、最大値検出回路の場合、通常、定電流源でバイアスされたソース結合ＮＭＯＳトランジスタペアとＰＭＯＳトランジスタによるアクティブ負荷とにより構成される。通常この構成では、入力電圧が高くなるほど大きい出力振幅が得られなくなるため、入力電圧が高くなるにつれてピーク検出した電圧に誤差を生じるようになる。
【００４２】
しかしながら本実施の形態５では、差動スイッチ用基準電圧発生回路３８により、容量３０に保持された電圧Ｖｃが高くなるにつれて差動スイッチ２４，２８に与えられる電圧Ｖｓｗを高くして当該差動スイッチ２４，２８がオンしやすくしているので、入力端子電圧Ｖｉｎが高くなるにつれて生じるコンパレータ２２，２６の出力振幅低減による第１及び第２の電流出力回路２５，２９の出力電流の減少を補うことができ、誤差の発生を抑制することが可能となる。
【００４３】
以上説明したように本実施の形態５では、差動スイッチ２４，２８に与えられる所定の電圧が、容量３０に保持された電圧Ｖｃに応じて変化するように構成することで、コンパレータ２２，２６の入力電圧レベルによる応答特性の変化により生じる誤動作を抑制することができる。
【００４４】
なお、ここでは実施の形態３に基づいた構成を示したが、実施の形態４に対しても同様に構成することができ、同様の効果を得ることができる。
【産業上の利用可能性】
【００４５】
以上説明してきたとおり、本発明に係るピーク検出回路は高精度かつ超高速動作が可能であって、光通信システム等において有用である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１に係るピーク検出回路を表す回路図である。
【図２】図１のピーク検出回路の動作を表すタイミング図である。
【図３】本発明の実施の形態２に係るピーク検出回路を表す回路図である。
【図４】本発明の実施の形態３に係るピーク検出回路を表す回路図である。
【図５】図４のピーク検出回路の動作を表すタイミング図である。
【図６】本発明の実施の形態４に係るピーク検出回路を表す回路図である。
【図７】本発明の実施の形態５に係るピーク検出回路を表す回路図である。
【符号の説明】
【００４７】
１  入力端子
２，１０  ＮＭＯＳトランジスタ
３，６  容量
４，７  スイッチ
５  バッファ回路
５ａ  ＰＭＯＳトランジスタ
５ｂ  バイアス電流源
８  出力端子
９  演算増幅器
１１  バイアス回路
２１  入力端子
２２，２６  コンパレータ
２３，２７  電流源
２４，２８  スイッチ
２５，２９  電流出力回路
３０  容量
３１  リセット用スイッチ
３２  レベルシフト回路
３３，３５  バッファ回路
３４  出力端子
３６，３７  スイッチ制御電流源
３８  差動スイッチ用基準電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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