(57)【要約】【課題】安定した逆耐圧を確保し、かつチップ表面の利用効率を向上させた縦型半導体装置を提供する。【解決手段】半導体装置は、第２主面側にｐ型のコレクタ層２が形成されたｎ型の半導体基板１を有し、その周縁部に内部を取囲むように第１主面よりコレクタ層２に到達するようにトレンチ１３が形成され、その側壁より拡散にて形成されたｐ型分離領域１４がコレクタ層２と連結して設けられている。トレンチ１３の内部は充填物１６が埋め込まれている。【選択図】          図２
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【特許請求の範囲】
【請求項１】
第１主面及び前記第１主面に対向する第２主面とを有する第１導電型の半導体基板と、
前記半導体基板に設けられた素子領域と、
前記半導体基板で前記素子領域を囲むように設けられた周辺領域と、
前記半導体基板内部に形成され、前記第２主面に一部が露出し、前記半導体基板の第１導電型の不純物濃度より高い不純物濃度を有する第２導電型の第１不純物領域と、
前記周辺領域に設けられ、側壁が前記第１主面に対し略垂直を呈するトレンチと、
前記トレンチ側壁から前記半導体基板内部へと所定の深さで形成され、前記第１不純物領域に電気的に連結された第２導電型の第２不純物領域と、
を備え、
前記トレンチの深さｄと開口幅ｗとの比ｄ／ｗ（アスペクト比）が５以上１００以下であることを特徴とする縦型半導体装置。
【請求項２】
前記トレンチ内部は充填物が充填されていることを特徴とする請求項１記載の縦型半導体装置。
【請求項３】
第１主面及び前記第１主面に対向する第２主面とを有する第１導電型の半導体基板と、
前記半導体基板に設けられた素子領域と、
前記半導体基板で前記素子領域を囲むように設けられた周辺領域と、
前記半導体基板内部に形成され、前記第２主面に一部が露出し、前記半導体基板の第１導電型の不純物濃度より高い不純物濃度を有する第２導電型の第１不純物領域と、
前記周辺領域に設けられ、前記第１主面から前記第１不純物領域に達し、側壁が前記第１主面に対し略垂直を呈するトレンチと、
前記トレンチ内部に充填された第２導電型の半導体材料と、
を備える縦型半導体装置。
【請求項４】
第１主面及び前記第１主面に対向する第２主面とを有する第１導電型の半導体基板の前記第２主面側に第２導電型の第１不純物領域を形成する工程と、
異方性エッチングによって前記半導体基板の周辺領域に前記第１主面から前記第１不純物領域に達するようにトレンチを形成する工程と、
イオン注入によって前記トレンチ側壁より第２導電型の不純物を前記半導体基板内に導入して第２不純物領域を形成する工程と、
を含んでなる縦型半導体装置の製造方法。
【請求項５】
第１主面の法線を基準とする注入イオンの入射角をθとする場合、tanθが前記トレンチの深さｄと開口幅ｗとの比ｄ／ｗ（アスペクト比）の逆数以下となる角度θでイオン注入を行うことを特徴とする請求項４記載の縦型半導体装置の製造方法。
【請求項６】
トレンチの両側形成された２つの第２不純物領域の第１主面への露出部分のうち素子領域から遠い部分で第２不純物領域との電気的接触がなされているフィールドプレートを備えたことを特徴とする請求項１記載の縦型半導体装置。
【請求項７】
第１主面及び前記第１主面に対向する第２主面とを有する第１導電型の半導体基板と、
前記半導体基板に設けられた素子領域と、
前記半導体基板で前記素子領域を囲むように設けられた周辺領域と、
前記半導体基板内部に形成され、前記第２主面に一部が露出し、前記半導体基板の第１導電型の不純物濃度より高い不純物濃度を有する第２導電型の第１不純物領域と、
前記周辺領域に設けられ、所定の間隔で前記素子領域を取囲むように設けられている複数のトレンチと、
前記トレンチ側壁から前記半導体基板内部へと所定の深さで形成され、前記第１不純物領域に電気的に連結された複数の第２導電型の第２不純物領域と、
を備える縦型半導体装置。
【請求項８】
複数の第２不純物領域の間隔が１５μｍ以下であることを特徴とする請求項７記載の縦型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、両方向に耐圧を有するＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等の半導体装置とその製造方法に関し、特にその周辺耐圧構造に関するものである。
【背景技術】
【０００２】
近年、半導体電力変換装置において、双方向スイッチにより直接スイッチングされる方式の、いわゆるＡＣマトリクスコンバータと呼ばれる電力変換回路が提案されている。そして、ＡＣマトリクスコンバータに用いられる双方向スイッチとして、双方向に耐圧を有する半導体装置が要求されている。
【０００３】
このような半導体装置として従来、例えば特許文献１の図１に示されたような逆阻止型ＩＧＢＴがあった。しかしながらこのような逆阻止型ＩＧＢＴにおいては、逆方向の耐圧を確保するために、１２００℃以上の温度において酸素雰囲気中で深さ１２０μｍまでボロンを拡散することによって得られるｐ＋領域をチップ周辺に必要とし、そのため長時間の拡散を必要とするだけでなく、ボロンの横方向拡散により前記ｐ＋領域がチップ表面上に前記拡散深さとほぼ同等程度拡がり、チップ表面の利用効率を著しく低下させていた。
【０００４】
このような課題を解決するため特許文献２においては、その図１５（ｃ）に示されるような構成を有する逆阻止型ＩＧＢＴを提案している。このＩＧＢＴでは、特許文献１のＩＧＢＴのｐ＋領域に相当する部分に、等方性のウエットエッチングによるサイドエッチングを利用して傾斜を有する溝を設けポジティブベベル構造とし、溝の壁面より不純物を拡散により導入しｐ＋領域を設けているため、特許文献１のＩＧＢＴのように長時間の拡散は不要となるが、溝に傾斜を必要とするため、傾斜角度に応じた溝幅を必要とするので、やはりチップ表面の利用効率を著しく低下させていた。
【０００５】
【特許文献１】特開２００２−３１９６７６号公報  （第７−８頁、図１）
【特許文献２】特開２００１−１８５７２７号公報  （第７頁、図１５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１又は特許文献２のいずれの終端構造においても、逆耐圧を確保するためには、その構造形成部分のために相当のチップ面積を必要とし、それがチップ表面の利用効率を著しく低下させていた。このことがチップサイズの増大を招き、ひいてはチップコストを増大させていた。
【０００７】
この発明は、上述のような課題を解決するためになされたもので、その目的は逆耐圧を保持しつつ高いチップ面積の利用効率を可能とする終端構造を有する縦型半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明に係る縦型半導体装置は、第１主面及び上記第１主面に対向する第２主面とを有する第１導電型の半導体基板と、上記半導体基板に設けられた素子領域と、上記半導体基板で上記素子領域を囲むように設けられた周辺領域と、上記半導体基板内部に形成され、上記第２主面に一部が露出し、上記半導体基板の第１導電型の不純物濃度より高い不純物濃度を有する第２導電型の第１不純物領域と、上記周辺領域に設けられ、側壁が上記第１主面に対し略垂直を呈するトレンチと、上記トレンチ側壁から上記半導体基板内部へと所定の深さで形成され、上記第１不純物領域に電気的に連結された第２導電型の第２不純物領域とを備え、上記トレンチの深さｄと開口幅ｗとの比ｄ／ｗ（アスペクト比）が５以上１００以下である。
【発明の効果】
【０００９】
以上のような構成としたため、安定した逆耐圧が得られると共に、高いチップ面積の利用効率を有するという効果が得られる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１及び図２に実施の形態１である耐圧６００Ｖの逆阻止型ＩＧＢＴの構成を示す。図１は本逆阻止型ＩＧＢＴに使用されているチップの平面図であり、図２はその周辺部Ａ−Ａ’の断面図である。ｎ型シリコン基板１は互いに平行でかつ対向する第１主面と第２主面を有し、第２主面側より例えばホウ素（ボロン）のようなｐ型不純物を導入することによって、高濃度のｐ型コレクタ層２（第１不純物領域）がシリコン基板１とＰＮ接合を形成するように設けられている。
【００１１】
図１のチップの中央部分は素子領域であり、複数個のＩＧＢＴセルが充填されており、この素子領域がＩＧＢＴの主たる動作をつかさどっている。図２において、半導体基板１中にその第１主面に一部が露出するようにｐ型ベース領域３が形成されている。ｐ型ベース領域３中には、やはり前記第１主面に一部が露出するようにｎ型エミッタ領域４が形成されている。半導体基板１とエミッタ領域４との間のベース領域３の露出部分の上には、二酸化シリコンからなるゲート絶縁膜５を介して多結晶シリコンからなるゲート電極６が設けられている。さらに第１主面上には、ベース領域３及びエミッタ領域４に電気的に接触するように、エミッタ電極７が設けられている。ＩＧＢＴセルはｐ型ベース領域３、ｎ型エミッタ領域４、ゲート絶縁膜５、ゲート電極６、エミッタ電極７、ｐ型コレクタ層２及びコレクタ電極８とから構成されている。素子領域の周囲にはそれを取囲むように周辺ベース領域９、ガードリング１０及びガードリング電極１１が形成されており、これらで周辺領域を構成している。周辺領域の第１主面上には保護のための絶縁膜１２が形成されている。この周辺領域はこのＩＧＢＴの耐圧を保持する役割を担っている。
【００１２】
周辺領域の外縁部にはシリコン基板１の第１主面からｐ型コレクタ層２に達するようにトレンチ１３が形成されている。図１のチップ平面図からもわかるようにトレンチ１３は素子領域を取囲むように配置されている。図１では前記取囲みの形状は正方形であるが、例えば正方形の角部を丸める等、必要に応じて他の形状にすることも可能である。本実施の形態の６００Ｖの逆阻止型ＩＧＢＴでは、半導体基板１とｐ型コレクタ層２との間のＰＮ接合の第１主面からの深さは約１００μｍであるので、トレンチの深さも１００μｍ以上必要となる。本実施の形態ではトレンチの深さは１１０μｍとした。
【００１３】
このトレンチ１３の壁面に沿って深さ５μｍ程度のｐ型分離領域１４（第２不純物領域）が形成されている。トレンチの深さはコレクタ層２に達するように設定されているので、このｐ型分離領域１４はコレクタ層２と電気的に連結されている。分離領域１４のｐ型不純物濃度は充填物１６との界面での表面濃度で１×１０１４atoms/cm3以上、望ましくは１×１０１５atoms/cm3以上必要である。表面濃度が１×１０１４atoms/cm3未満である場合は、電圧印加された場合に発生する空乏層がトレンチ内壁に達し、パンチスルーに近い状態となり、本ＩＧＢＴは所定の耐圧保持能力を失う。第１主面上には、このｐ型分離領域１４に接触してアルミニウムからなるフィールドプレート１５が設けられている。トレンチ１３の内部は何も充填されていなくてもよいが、ウエハプロセスにおいて使用されるレジスト等の残留による汚染を回避するためには、何らかの材料でトレンチを充填しておくことが望ましい。本実施の形態ではこのような充填物１６として、成膜速度がおおきいことから二酸化シリコンを用いている。しかしながら、充填物のシリコン基板に与える応力を考慮すれば、モリブデン、タングステン又は多結晶シリコンあるいはそれらの複合物等の、成膜速度は劣るが熱膨張係数がシリコン基板と近似した材料が更に望ましい。
【００１４】
このような逆阻止型ＩＧＢＴは以下のようにして製造される。第１主面と第２主面とを有し、ｎ型の不純物例えばリンが均一にドープされたシリコン基板１の第２主面より、ｐ型の不純物例えばホウ素（ボロン）を導入しｐ型コレクタ層２を全面に形成する（図３）。  次にシリコン基板１の第１主面にマスク材としてＴＥＯＳ膜２０を堆積させ、写真製版によりＴＥＯＳ膜２０に所定の開口を形成する（図４）。なお、ＴＥＯＳ膜とはＴＥＯＳ（Tetra Ethyl Ortho Silicate）をシリコンソースとしてＣＶＤ法により形成される２酸化シリコン膜である。
【００１５】
しかる後に前記開口を利用して、異方性エッチングにより、シリコン基板１の第１主面よりｐ型コレクタ層２に達するように所定の深さ及び開口幅をもつトレンチ１３を形成する（図５）。  本実施の形態ではトレンチ１３の深さは１１０μｍとした。このように深いトレンチを通常のウエットエッチングのような等方性エッチングにて形成しようとすると、両側のサイドエッチングによりトレンチ幅もほぼ倍の２００μｍ程度拡がってしまうが、本実施の形態ではトレンチは、例えばＩＣＰ（Inductive Coupled Plasma：誘導結合型プラズマ）エッチングのような異方性エッチングで形成されているため、開口幅は３μｍ程度にしかならない。トレンチ深さｄとトレンチ開口幅ｗとの比ｄ／ｗをアスペクト比というが、ＩＣＰエッチングであれば、このアスペクト比が１００程度までのトレンチを形成することは可能である。本実施の形態のアスペクト比は約４０であるが、５以上あれば開口幅は２０μｍ以下にすることができ、等方性エッチングで形成した場合と比較して1/10程度まで開口幅を小さくすることができる。
【００１６】
次にＴＥＯＳ膜２０を残したまま前記開口部を通してイオン注入及びその後のアニールによる拡散を行い、ｐ型不純物であるホウ素をトレンチ側壁より導入しトレンチ１３周囲のシリコン基板１内にトレンチ側壁表面から所定の深さのｐ型分離領域１４を形成する（図６）。  このイオン注入においては、第１主面の法線に対してある角度θ傾けてイオン注入する斜めイオン注入法が使われている。第１主面の法線を回転軸としてシリコン基板１を回転させた状態で斜めイオン注入法によりホウ素の注入を行うことで、トレンチの両側の側壁に所定の量のホウ素を導入することができる。この分離領域の形成は、イオン注入拡散法でなく塗布拡散法又はガス拡散法でも可能であるが、この実施の形態のように小さい開口部で大きな深さを有するトレンチに適用する場合には、トレンチの底まで不純物原子が供給されにくく、均一な不純物濃度が得られないという問題点が生じる。本実施の形態ではイオン注入拡散法を採用しているため、かかる問題は生じることなく、均一な濃度の分離領域が得られる。特にイオン注入の入射角θの正接、即ちtanθをトレンチの深さと開口幅との比の逆数以下とした場合は、トレンチの底まで不純物イオンが照射されるため、トレンチ側壁全体にわたって均一な濃度分布が得られる。
【００１７】
次に前記トレンチ内部が完全に埋まるように、半導体基板１の第１主面全面にＣＶＤにより二酸化シリコンを堆積させる。しかる後に第１主面上に堆積された前記二酸化シリコンをエッチングにより除去し、トレンチ内部にのみ前記二酸化シリコンが残留するようにする。このようにして前記トレンチ内部の二酸化シリコンでの充填が完成する（図７）。充填物が多結晶シリコン又はモリブデン、タングステン等の金属、あるいはそれらの複合物であっても同様に形成することが可能である。
【００１８】
最後に、周知のＩＧＢＴセルの製造方法にてベース領域３、エミッタ領域４、ゲート酸化膜５、ゲート電極６、エミッタ電極７、コレクタ電極８、周辺ベース領域９等を形成して、本実施の形態の逆阻止型ＩＧＢＴが完成する。
【００１９】
次にこの逆阻止型ＩＧＢＴの動作について説明する。このＩＧＢＴのコレクタ電極８に、エミッタ電極７に対して正の電圧Ｖを印加、即ち順方向電圧を印加すると、周辺ベース領域９と半導体基板１との間のＰＮ接合の周囲に発生する空乏層が半導体基板１側に延びることで、順方向耐圧を保持できる。このとき周辺ベース領域９の端部はＰＮ接合の曲率半径が小さいため、この近傍での電界が強くなるが、ガードリング１０が形成されているため、この近傍での電界は緩和される。また、ｐ型分離領域１４と同電位で設けられているフィールドプレート１５はその電界効果により、特に第１主面近傍において上記空乏層が延びすぎてｐ型分離領域１４に到達し耐圧劣化となることを防止している。
【００２０】
このＩＧＢＴのコレクタ電極８に、エミッタ電極７に対して負の電圧Ｖを印加、即ち逆方向電圧を印加すると、コレクタ層２と半導体基板１との間のＰＮ接合の周囲に発生する空乏層が半導体基板１側に延びることで、逆方向耐圧を保持できる。このときコレクタ層２とつながっているｐ型分離領域１４と半導体基板１との間のＰＮ接合の周囲にも空乏層が発生し、半導体基板１側に延びるので、分離領域の外側のチップ外縁にまで空乏層が延びることはない。このためチップ外縁のダイシングラインにまで電界が発生しないため、逆耐圧の安定化が図れる。このとき上記空乏層はｐ型分離領域１４内部にも僅かながら延び、フィールドプレート１５と接触し耐圧劣化を引き起こすことが懸念される。このため本実施の形態のように、ｐ型分離領域１４とフィールドプレート１５との電気的接触はトレンチ１３の両側形成された２つのｐ型分離領域１４の第１主面への露出部分のうち素子領域から遠い部分でとることが望ましい。
【００２１】
この分離領域１４は、チップ周縁部に異方性エッチングで形成されたトレンチの側壁からの不純物拡散で形成されているため、ｐ型分離領域１４がチップ面積に占める割合を小さくでき、チップ面積の利用効率を向上させることができる。
【００２２】
本実施の形態では、トレンチ１３がコレクタ層２に達するように形成されているが、本発明の目的を達成するためには、ｐ型分離領域１４がコレクタ層２と連結して同電位となっておれば良いわけであるから、図８のような変形例も本発明の一実施例である。図８においてトレンチ１３はその底がコレクタ層２達しないように設けられている以外は図２の実施例と同じである。即ち半導体基板１とｐ型コレクタ層２との間のＰＮ接合の第１主面からの深さは約１００μｍであるので、トレンチの深さは９５μｍに設定されている。そしてこのトレンチ１３の壁面に沿って形成されるｐ型分離領域１４の深さは５μｍ程度であるので、ｐ型分離領域１４とコレクタ層２は電気的に連結されている。このため図８の変形例も同様の作用・効果を有することは言うまでもない。さらに図８の変形例ではトレンチの深さが小さくなるため、その中に充填される充填物１６による応力を起因とする半導体基板１内の結晶欠陥の発生を抑制でき、加えて半導体基板１のトレンチが形成された残りの厚みを充分に確保できることにより、半導体基板１の機械的強度を確保できハンドリング時の損傷を防止できる。
【００２３】
実施の形態２．
図９に実施の形態２の逆阻止型ＩＧＢＴの構成を示す。チップの平面図は実施の形態１の図１と同じで、図９はその周辺部Ａ−Ａ’の断面図である。実施の形態１の図１との相違は、ｐ型分離領域１４を省略し、その代わり充填物１７をｐ型不純物（例えばホウ素）をドープしたシリコンとしたことである。このような構成にしたことにより、実施の形態１におけるｐ型分離領域１４の機能を充填物１７が果たすため、新たにｐ型分離領域を設けることなく、実施の形態１と同じ効果を有する、より簡素な構成の逆阻止型ＩＧＢＴが得られる。
【００２４】
この実施の形態２の製造方法については、実施の形態１の製造方法からｐ型分離領域１４の形成工程を省いただけなので省略するが、充填物１７形成工程の後工程での熱処理条件によっては、充填物中に含まれるｐ型不純物が半導体基板１内に拡散され、トレンチの周辺にｐ型拡散層が形成され、実施の形態１と同じ構造が得られるようにすることも可能である。この場合でも、ｐ型分離領域１４の形成工程が省かれているためより簡便な製造方法となっており、実施の形態１に優る効果を有することは言うまでもない。
【００２５】
実施の形態３．
実施の形態１のようにトレンチ１３内を何らかの充填物１６で埋め戻すことは、その充填物による応力により半導体基板１内に結晶欠陥を発生させ、半導体装置の特性に悪影響を与えるため、埋め戻す充填物の体積はできるだけ小さい方が望ましく、その対応として考えられたのが実施の形態３である。図１０は実施の形態３である耐圧６００Ｖの逆阻止型ＩＧＢＴに使用されているチップの平面図である。周辺部Ａ−Ａ’の断面図は図２と同じであるので省略する。図１１及び図１２は図１０のＢ部の拡大図を示しており、図１１は一例で図１２は他の例である。図２においては周辺領域において１本の溝として連続的に素子領域を取囲むように設けられているトレンチ１３が、図１０においては複数の溝として断続的に素子領域を取囲むように設けられている。図１０のＢ部の拡大図を示している図１１あるいは同じく図１２からもわかるように、この複数の溝の側壁の周囲にｐ型分離領域１４が形成されており、相隣り合うｐ型分離領域１４は間隔Ｗで隔てられている。図１０ではこのように点線状の断続的なトレンチで素子領域を取囲むこととしたので、連続的なトレンチで素子領域を取囲んだ図２の場合より、充填物１６の体積が減少し結晶欠陥の発生が少なくなり、ＩＧＢＴの特性に良い影響を与える。
【００２６】
また、このように断続的なトレンチであっても、結果的に各ｐ型分離領域１４が連結されておれば実施の形態１と同様な作用・効果が得られることはいうまでも無いが、本実施の形態のように相隣り合うｐ型分離領域１４は間隔Ｗで隔てられておりそのＷが充分小さな値であれば、やはり実施の形態１と同様な作用・効果が得られる。即ち、Ｗが充分小さければ、このＩＧＢＴのコレクタ電極８にエミッタ電極７に対して負の電圧Ｖを印加、即ち逆方向電圧を印加したときに、コレクタ層２と連結されている複数のｐ型分離領域１４と半導体基板１との間のＰＮ接合の周囲に発生するそれぞれの空乏層が、比較的低電圧レベルで複数のｐ型分離領域１４間の半導体基板１を空乏化させ、その後より高い電圧レベルとなっても空乏層は半導体基板１の素子領域側のみに延びることとなる。このため分離領域の外側のチップ外縁にまで高電圧は印加されず、したがってチップ外縁のダイシングラインにまで電界が発生せず逆耐圧の安定化が図れる。この間隔Ｗが大きいほど充填物１６の体積が減少し結晶欠陥の発生が少なくなるが、それがどの程度まで許容されるかを示したのが図１３である。
【００２７】
図１３はｐ型分離領域１４の間隔Ｗとコレクタ電極−エミッタ電極間の逆耐圧との関係を示したグラフである。縦軸はＩＧＢＴのコレクタ電極−エミッタ電極間の逆耐圧を、横軸は間隔Ｗである。この関係を求めるに当たっては、ｐ型分離領域１４の形成条件を５０ｋｅＶ，１×１０１５atoms/cm2のホウ素注入及び１２１５℃，３０分のアニール処理とし、間隔Ｗを０〜４０μｍまで振り分けて、ｔｓｕｐｒｅｍ４というプロセスシミュレータを使用してデバイス構造データを作成し、その後Ｍｅｄｉｃｉというデバイスシミュレータを使用して、それらの構造データを基にそれぞれの構造が有する耐圧を計算機により計算させた。図１３によれば、間隔Ｗが１５μｍを超えると急激にＩＧＢＴの逆耐圧の低下が見られるので、間隔Ｗは１５μｍ以下で設計すればよいことがわかる。
【００２８】
以上の実施の形態の説明において縦型半導体装置は逆阻止型ＩＧＢＴであり、第１導電型をｎ型、第２導電型をｐ型とするが、これを逆にしてもその作用・効果は変わらない。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１における半導体装置の平面図である。
【図２】本発明の実施の形態１における半導体装置の要部の断面図である。
【図３】本発明の実施の形態１における半導体装置の要部製造工程断面図である。
【図４】本発明の実施の形態１における半導体装置の要部製造工程断面図である。
【図５】本発明の実施の形態１における半導体装置の要部製造工程断面図である。
【図６】本発明の実施の形態１における半導体装置の要部製造工程断面図である。
【図７】本発明の実施の形態１における半導体装置の要部製造工程断面図である。
【図８】本発明の実施の形態１の変形例における半導体装置の要部の断面図である。
【図９】本発明の実施の形態２における半導体装置の要部の断面図である。
【図１０】本発明の実施の形態３における半導体装置の平面図である。
【図１１】図１０のＢ部拡大図の一例である。
【図１２】図１０のＢ部拡大図の他の例である。
【図１３】間隔Ｗとコレクタ電極−エミッタ電極間の逆耐圧との関係を示したグラフである。
【符号の説明】
【００３０】
１  シリコン基板、  ２  コレクタ層、  ３  ベース領域、  ４  エミッタ領域、  ５  ゲート絶縁膜、  ６  ゲート電極、  ７  エミッタ電極、  ８  コレクタ電極、  ９  周辺ベース領域、  １０  ガードリング、  １１  ガードリング電極、  １２  絶縁膜、  １３  トレンチ、  １４  分離領域  １５  フィールドプレート  １６  充填物。
【図１】
2005093972.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005093972.tif 000011
【図１０】
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【図１１】
2005093972.tif 000013
【図１２】
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【図１３】
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