(57)【要約】【課題】  三次元構造のチャンネルを備え、ソース／ドレインコンタクト面積の減少を防止できるモストランジスタ及びその製造方法を提供する。【解決手段】  集積回路基板２０及び該集積回路基板２０上に配置されたモストランジスタを含むモストランジスタの単位セルを提供する。前記モストランジスタは、ソース領域２０Ａ、ドレイン領域２０Ｂ及びソース領域２０Ａとドレイン領域２０Ｂとの間に配置されたゲート領域を有する。前記ソース領域２０Ａとドレイン領域２０Ｂとの間に第１及び第２チャンネル領域Ｃが配置される。この時、前記チャンネル領域Ｃは、前記集積回路基板２０に中心トレンチ領域２１０により分離されて間隔を置き相互離された第１突出部３０１及び第２突出部３０２で定義され、該第１突出部３０１及び第２突出部３０２は集積回路基板２０から遠くまで延長される。間隔を置き相互離された第１突出部３０１及び第２突出部３０２の側壁及び上部面の少なくとも一部面を横切るゲート２４Ａ、２５Ａが配置される。【選択図】            図１２Ｃ
2005057293.tif 000002
【特許請求の範囲】
【請求項１】
集積回路基板と、
該集積回路基板上にモストランジスタが配置され、該モストランジスタはソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に配置されたゲート領域と、を有し、
前記ソース領域とドレイン領域との間に第１及び第２のチャンネル領域が配置され、該チャンネル領域は前記集積回路基板に中心トレンチ領域によって分離されて間隔を置き相互離れた第１突出部及び第２突出部に定義され、前記第１突出部及び第２突出部は集積回路基板から遠く延長され、
前記間隔を置き相互離れた第１突出部及び第２突出部の側壁及び上部面の少なくとも一部面を横切るゲート電極を含むことを特徴とするモストランジスタ単位セル。
【請求項２】
前記集積回路基板上に配置される素子分離膜をさらに含み、
前記ソース領域、ドレイン領域、ゲート領域及び第１及び第２チャンネル領域は、前記素子分離膜から離れ、
該素子分離膜は前記第１及び第２チャンネル領域の上部面よりも低い上部面を有することを特徴とする請求項１に記載のモストランジスタ単位セル。
【請求項３】
前記中心トレンチの底面が前記素子分離膜の底面よりも高く位置することを特徴とする請求項２に記載のモストランジスタ単位セル。
【請求項４】
前記中心トレンチの底面が前記素子分離膜の上部面と等しいか、または低く位置することを特徴とする請求項３に記載のモストランジスタ単位セル。
【請求項５】
前記第１チャンネル領域は、該第１チャンネル領域の第１端部に位置する前記ソース領域と第２端部に位置する前記ドレイン領域を電気的に連結させ、
前記第２チャンネル領域は、該第２チャンネル領域の第１端部に位置する前記ソース領域と第２端部に位置する前記ドレイン領域を電気的に連結させることを特徴とする請求項１に記載のモストランジスタ単位セル。
【請求項６】
前記ゲート電極は、前記中心トレンチ内部を埋め込み、前記ソース領域と前記ドレイン領域の一部とを覆いながら、前記チャンネル領域の上部を横切ることを特徴とする請求項１に記載のモストランジスタ単位セル。
【請求項７】
前記ゲート電極は、前記中心トレンチの幅と同様な幅を有することを特徴とする請求項１に記載のモストランジスタ単位セル。
【請求項８】
前記ゲート電極の側壁を覆うゲートスペーサーをさらに含み、
前記ゲート電極の幅が前記中心トレンチの幅よりも小さい幅を有し、
前記ゲートスペーサーにより前記中心トレンチがすべて埋め込まれることを特徴とする請求項１に記載のモストランジスタ単位セル。
【請求項９】
前記第１及び第２突出部と前記ゲート電極との間にコンフォーマルなゲート絶縁層をさらに含むことを特徴とする請求項１に記載のモストランジスタ単位セル。
【請求項１０】
前記ゲート絶縁層は、酸化膜、窒化膜、アルミニウム酸化膜、高誘電膜及びナノ結晶シリコンを含有した絶縁膜のうち一つであるか、または少なくとも二層の組合せであることを特徴とする請求項９に記載のモストランジスタ単位セル。
【請求項１１】
前記中心トレンチの底面にチャンネル形成防止領域をさらに含み、
該チャンネル形成防止領域は、前記集積回路基板と前記ゲート絶縁層との間に位置することを特徴とする請求項９に記載のモストランジスタ単位セル。
【請求項１２】
前記ソース領域及び前記ドレイン領域上にＳｉ、ＳｉＧｅ、またはＧｅ層をさらに含むことを特徴とする請求項１に記載のモストランジスタ単位セル。
【請求項１３】
前記中心トレンチ底面に埋没された絶縁層をさらに含むことを特徴とする請求項１に記載のモストランジスタ単位セル。
【請求項１４】
前記ゲート電極を有する集積回路基板上にストレイン誘発膜をさらに含む請求項１に記載のモストランジスタ単位セル。
【請求項１５】
前記チャンネル領域及び前記中心トレンチの角部分が緩やかな曲面であることを特徴とする請求項１に記載のモストランジスタ単位セル。
【請求項１６】
前記第１チャンネル領域は、第１ドーピング濃度を有し、
前記第２チャンネル領域は、前記第１ドーピングと異なる第２ドーピング濃度を有することを特徴とする請求項１に記載のモストランジスタ単位セル。
【請求項１７】
集積回路基板と、
前記集積回路基板の所定領域から突出された活性領域と、
前記活性領域を囲み、該活性領域の上部面よりも低い表面を有する素子分離膜と、
前記活性領域の中心部からリセスされて互いに離隔された複数のチャンネル領域及び該チャンネル領域の両端を連結させるソース／ドレイン領域を限定する少なくとも一つの中心トレンチと、
前記チャンネル領域の上部を横切り、該チャンネル領域の側壁及び上部面を覆うゲート電極と、
を含むことを特徴とするモストランジスタ。
【請求項１８】
集積回路基板上にモストランジスタを形成し、前記モストランジスタは、ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に形成されたゲート領域を有し、
前記ソース領域とドレイン領域との間に第１及び第２のチャンネル領域を形成し、前記チャンネル領域は前記集積回路基板に中心トレンチ領域によって分離されて間隔を置き相互離れた第１突出部及び第２突出部に定義され、前記第１突出部及び第２突出部は、集積回路基板から遠く延長され、前記第１突出部及び第２突出部の上部面が前記ソース及びドレイン領域の上部面と二次元に形成され、
前記間隔を置き相互離れた第１突出部及び第２突出部の側壁及び上部面の少なくとも一部面を横切るゲート電極を形成することを含むことを特徴とするモストランジスタ単位セルの製造方法。
【請求項１９】
前記集積回路基板上に素子分離膜が形成される工程をさらに含み、前記ソース領域、ドレイン領域、ゲート領域及び第１及び第２チャンネル領域は、前記素子分離膜から離れ、前記素子分離膜は、前記第１及び第２チャンネル領域の上部面よりも低い上部面を有するように形成することを特徴とする請求項１８に記載のモストランジスタ単位セルの製造方法。
【請求項２０】
前記中心トレンチの底面が前記素子分離膜の底面よりも高く位置するように形成することを特徴とする請求項１９に記載のモストランジスタ単位セルの製造方法。
【請求項２１】
前記中心トレンチの底面が前記素子分離膜の上部面と等しいか、または低く位置するように形成することを特徴とする請求項２０に記載のモストランジスタ単位セルの製造方法。
【請求項２２】
前記第１チャンネル領域は、該第１チャンネル領域の第１端部に位置する前記ソース領域と第２端部に位置する前記ドレイン領域を電気的に連結するように形成し、
前記第２チャンネル領域は、該第２チャンネル領域の第１端部に位置する前記ソース領域と第２端部に位置する前記ドレイン領域を電気的に連結させるよう形成することを特徴とする請求項２０に記載のモストランジスタ単位セルの製造方法。
【請求項２３】
前記ゲート電極は、前記中心トレンチ内部を埋め込み、前記ソース領域及び前記ドレイン領域の一部を覆いながら、前記チャンネル領域の上部を横切るように形成されることを特徴とする請求項１８に記載のモストランジスタ単位セルの製造方法。
【請求項２４】
前記ゲート電極は、前記中心トレンチの幅と同様な幅を有するように形成されることを特徴とする請求項１８に記載のモストランジスタ単位セルの製造方法。
【請求項２５】
前記ゲート電極の側壁を覆うゲートスペーサーを形成することをさらに含み、
前記ゲート電極の幅が、前記中心トレンチの幅よりも小さい幅を有し、
前記ゲートスペーサーにより前記中心トレンチがすべて埋め込まれることを特徴とする請求項１８に記載のモストランジスタ単位セルの製造方法。
【請求項２６】
前記第１及び第２突出部と前記ゲート電極との間にコンフォーマルなゲート絶縁層を形成することをさらに含むことを特徴とする請求項１８に記載のモストランジスタ単位セルの製造方法。
【請求項２７】
前記中心トレンチの底面にチャンネル形成防止領域を形成することをさらに含み、
前記チャンネル形成防止領域は、前記集積回路基板と前記ゲート絶縁層との間に位置するように形成することを特徴とする請求項２６に記載のモストランジスタ単位セルの製造方法。
【請求項２８】
前記中心トレンチの底面に埋没された絶縁層を形成することをさらに含むことを特徴とする請求項１８に記載のモストランジスタ単位セルの製造方法。
【請求項２９】
前記ゲート電極を有する集積回路基板上にストレイン誘発膜を形成することをさらに含むことを特徴とする請求項１８に記載のモストランジスタ単位セルの製造方法。
【請求項３０】
前記チャンネル領域及び前記中心トレンチの角部分が緩やかな曲面で形成することを特徴とする請求項１８に記載のモストランジスタ単位セルの製造方法。
【請求項３１】
前記第１チャンネル領域は、第１ドーピング濃度を有するように形成し、前記第２チャンネル領域は、前記第１ドーピングと異なる第２ドーピング濃度を有するように形成することを特徴とする請求項１８に記載のモストランジスタ単位セルの製造方法。
【請求項３２】
集積回路基板の所定領域上に活性領域マスキングパターンを形成し、
前記活性領域マスキングパターンをエッチングマスクとして使用して前記集積回路基板をエッチングして該活性領域を囲むトレンチ領域を形成し、
前記トレンチ領域を埋め込む素子分離膜を形成し、
前記活性領域マスキングパターンをパターニングしてソース／ドレイン領域との間に活性領域の縁を露出させるチャンネル領域定義パターンを形成し、
前記素子分離膜及び前記露出された活性領域を覆う遮断膜を形成し、
前記チャンネル領域定義パターンを除去して前記活性領域の中心部を露出させ、
前記活性領域の中心部をエッチングして該活性領域の縁からなる一組のチャンネル及び一組のソース／ドレイン領域を限定する中心トレンチを形成し、前記一組のチャンネル領域は互いに平行するよう形成され、前記一組のソース／ドレイン領域は前記一組のチャンネル領域の両端を互いに連結するように形成され、
前記遮断膜を除去して前記チャンネル領域及び前記ソース及びドレイン領域の外側壁を露出させ、
前記チャンネル領域の側壁及び上部面を覆うゲート電極を形成することを含むモストランジスタの製造方法。
【請求項３３】
前記チャンネル領域定義パターンを形成することは、
前記活性領域マスキングパターンをエッチングして、前記活性領域の両端を露出させるソース／ドレイン領域定義パターンを形成し、
前記ソース／ドレイン領域定義パターンを等方性エッチングすることを含むことを特徴とする請求項３２に記載のモストランジスタの製造方法。
【請求項３４】
前記等方性エッチングは、
プラズマを利用する乾式エッチング、または湿式エッチングで実施することを特徴とする請求項３３に記載のモストランジスタの製造方法。
【請求項３５】
前記チャンネル領域と前記ゲート電極との間にゲート絶縁層を形成することをさらに含むことを特徴とする請求項３２に記載のモストランジスタの製造方法。
【請求項３６】
前記チャンネル領域と前記ゲート電極との間にゲート絶縁層を形成する前に、前記チャンネル領域及び前記中心トレンチをＨ２、またはＡｒガス雰囲気で熱処理して前記チャンネル領域及び前記中心トレンチの角部分を緩やかな曲面で形成することをさらに含むことを特徴とする請求項３５に記載のモストランジスタの製造方法。
【請求項３７】
前記中心トレンチの底面にチャンネル形成防止領域を形成することをさらに含むことを特徴とする請求項３２に記載のモストランジスタの製造方法。
【請求項３８】
前記チャンネル形成防止領域は、
前記集積回路基板上にチャンネル形成防止層を形成して前記中心トレンチを埋め込み、
湿式エッチングで前記チャンネル形成防止層の一部を除去して、前記中心トレンチ底面に前記チャンネル形成防止層を残留させて形成することを特徴とする請求項３７に記載のモストランジスタの製造方法。
【請求項３９】
前記チャンネル形成防止領域は、
前記中心トレンチ底面の前記集積回路基板内に選択的にイオンを注入し、
熱処理を実施して形成することを特徴とする請求項３７に記載のモストランジスタの製造方法。
【請求項４０】
前記中心トレンチの底面が前記素子分離膜の底面よりも高く位置するように形成することを特徴とする請求項３２に記載のモストランジスタの製造方法。
【請求項４１】
前記中心トレンチの底面が前記素子分離膜の上部面と等しいか、または低く位置するように形成することを特徴とする請求項４０に記載のモストランジスタの製造方法。
【請求項４２】
前記ゲート電極の側壁を覆うゲートスペーサーを形成することをさらに含むことを特徴とする請求項３２に記載のモストランジスタの製造方法。
【請求項４３】
前記ゲート電極は、前記中心トレンチ内部を埋め込み、前記ソース領域及び前記ドレイン領域の一部を覆いながら、前記チャンネル領域の上部を横切るように形成されることを特徴とする請求項４２に記載のモストランジスタの製造方法。
【請求項４４】
前記ゲート電極は、前記ソース領域と前記ドレイン領域との間の前記中心トレンチ内部を埋め込み、前記中心トレンチと同様な幅を有しながら前記チャンネル領域の上部を横切るように形成することを特徴とする請求項４２に記載のモストランジスタの製造方法。
【請求項４５】
前記ゲート電極は、前記ソース領域と前記ドレイン領域との間の前記中心トレンチ内部に前記中心トレンチの幅よりも小さい幅を有しながら、前記チャンネル領域の上部に形成することを特徴とする請求項４２に記載のモストランジスタの製造方法。
【請求項４６】
前記ゲート電極を有する集積回路基板上にストレイン（ｓｔｒａｉｎ）誘発膜を形成することをさらに含む請求項３２に記載のモストランジスタの製造方法。
【請求項４７】
前記ソース領域及び前記ドレイン領域上にＳｉ、またはＧｅ層を形成することをさらに含むことを特徴とする請求項３２に記載のモストランジスタの製造方法。
【請求項４８】
前記トレンチ領域に素子分離膜を形成する前に、前記トレンチ領域を有する集積回路基板に傾斜イオン注入法を利用して前記トレンチ領域のうち一つの側壁をドーピングすることをさらに含むことを特徴とする請求項３２に記載のモストランジスタの製造方法。
【請求項４９】
集積回路基板の所定領域上に活性領域マスキングパターンを形成し、
前記活性領域マスキングパターンをエッチングマスクとして使用し、前記集積回路基板をエッチングして前記活性領域を囲むトレンチ領域を形成し、
前記トレンチ領域を埋め込み素子分離膜を形成し、
前記活性領域マスキングパターンをパターニングしてソース／ドレイン領域を露出させるソース／ドレイン領域定義パターンを形成し、
前記素子分離膜及び前記露出されたソース／ドレイン領域を覆う遮断膜を形成し、
前記ソース／ドレイン領域定義パターンを除去して開口部を形成して前記ソース／ドレイン領域との間の前記活性領域を露出させ、
前記開口部の側壁にスペーサーを形成し、
前記遮断膜及び前記スペーサーをエッチング防止膜として利用して、前記活性領域エッチングして該活性領域の縁で成っている一組のチャンネル及び一組のソース／ドレイン領域を限定する中心トレンチを形成し、前記一組のチャンネル領域は、互いに平行するよう形成され、前記一組のソース／ドレイン領域は、前記一組のチャンネル領域の両端を互いに連結するように形成され、
前記遮断膜及び前記スペーサーを除去して、前記チャンネル領域と前記ソース及びドレイン領域との外側壁を露出させ、
前記チャンネルの側壁及び上部面を覆い、前記チャンネル領域の上部を横切るゲート電極を形成することを含むことを特徴とするモストランジスタの製造方法。
【請求項５０】
前記スペーサーを形成することは、
前記開口部を含む前記遮断膜の前面に絶縁膜を形成し、
前記絶縁膜を全面エッチングすることを含むことを特徴とする請求項４９に記載のモストランジスタの製造方法。
【請求項５１】
前記チャンネル領域と前記ゲート電極との間にゲート絶縁層を形成することをさらに含むことを特徴とする請求項４９に記載のモストランジスタの製造方法。
【請求項５２】
前記中心トレンチの底面にチャンネル形成防止領域を形成することをさらに含むことを特徴とする請求項４９に記載のモストランジスタ製造方法。
【請求項５３】
前記チャンネル形成防止領域は、
前記集積回路基板上にチャンネル形成防止層を形成して前記中心トレンチを埋め込み、
湿式エッチングで前記チャンネル形成防止層の一部を除去して、前記中心トレンチの底面に前記チャンネル形成防止層を残留させて形成することを特徴とする請求項５２に記載のモストランジスタの製造方法。
【請求項５４】
前記チャンネル形成防止領域は、
前記中心トレンチ底面の前記集積回路基板内に選択的にイオンを注入し、
熱処理を実施して形成することを特徴とする請求項５２に記載のモストランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子製造分野に係るもので、特に三次元構造のチャンネルを備えるモストランジスタ及びその製造方法（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳ）  ｔｒａｎｓｉｓｔｏｒｓ  ｈａｖｉｎｇ  ｔｈｒｅｅ  ｄｉｍｅｎｓｉｏｎａｌ  ｃｈａｎｎｅｌｓ  ａｎｄ  ｍｅｔｈｏｄｓ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  ｓａｍｅ）に関する。
【背景技術】
【０００２】
半導体素子の高性能化及び高集積化の一環として電界効果トランジスタサイズの縮小が進められている。即ち、電界効果トランジスタのチャンネルの長さを２０ｎｍないし３０ｎｍレベルまで縮小するために様々な研究が進められているが、未だに製品に適用できる位の特性が得られていない。その理由は、ソースとドレインとの間隔が極めて短くなっているため、短チャンネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）によってソースとチャンネル電位がドレイン電位の影響を受けることを効率的に抑えることができないからである。したがって、次世代に使用される極小チャンネル長さを有するトランジスタを具現するためには、短チャンネル効果の発生を効率的に抑えなければならない。
【０００３】
しかしながら、半導体表面に平行にチャンネルが形成される従来のＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子は、平坦型のチャンネル素子であるために構造的に素子サイズの縮小化に不利であるだけではなく、短チャンネル効果の発生を抑えることも難しい。
【０００４】
従来の平坦チャンネルＣＭＯＳ素子を代替できる素子構造としてチャンネル両側にゲートを置いてチャンネルの電位を効果的に調節することができる二重ゲート電界効果トランジスタが提案されている。それと共に、従来の半導体工程技術をそのまま利用しながら前面／後面のゲートを有する二重ゲート電界効果トランジスタを製造するための努力の一環としてフィン電界効果トランジスタ（Ｆｉｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ，Ｆｉｎ−ＦＥＴ）が提案されている。チェンミングフー（Ｃｈｅｎｍｉｎｇ  Ｈｕ）などは、米国特許第６，４１３，８０２Ｂ１号で「基板から垂直に拡張された二重ゲートチャンネル構造を有するフィンフェット及びその製造方法（ｆｉｎ  ＦＥＴ  ｔｒａｎｓｉｓｔｏｒ  ｓｔｒｕｃｔｕｒｅ  ｈａｖｉｎｇ  ａ  ｄｏｕｂｌｅ  ｇａｔｅ  ｃｈａｎｎｅｌ  ｅｘｔｅｎｄｉｎｇ  ｖｅｒｔｉｃａｌｌｙ  ｆｒｏｍ  ａ  ｓｕｂｓｔｒａｔｅ  ａｎｄ  ｍｅｔｈｏｄｓ  ｏｆ  ｍａｎｕｆａｃｔｕｒｅ）」と言う題目で短チャンネル効果を抑えることができ、駆動電流を増加させることができるフィンチャンネル上の二重ゲートを開示している。Ｆｉｎ−ＦＥＴ二重ゲート素子は、平坦チャンネルＣＭＯＳ素子とは違って垂直なチャンネルを備えて素子サイズの縮小化に最も有利であるだけでなく、従来の平坦チャンネルＣＭＯＳトランジスタ製造技術と高い互換性を有すると言うメリットがある（特許文献１参照）。
【０００５】
Ｆｉｎ−ＦＥＴ二重ゲート素子のように基板上に三次元構造のチャンネルを形成するためには写真エッチング工程が実施されなければならない。しかし、写真エッチング工程として具現できる線幅の大きさには制限がある。したがって、写真エッチング工程限界以下の微細線幅を有する三次元構造のチャンネルを形成するためにスペーサーを利用する方法が提案されている。
【０００６】
図１Ａ、図２Ａ、図３Ａ及び図４Ａ、図１Ｂ、図２Ｂ、図３Ｂ及び図４Ｂ、そして図１Ｃ、図２Ｃ、図３Ｃ及び図４Ｃを参照して従来の技術に係るモストランジスタの製造方法を説明する。
【０００７】
まず、図１Ａないし図１Ｃに示すように、集積回路基板１０の活性領域上にマスクパターンＭを形成する。続いて、前記マスクパターンＭをエッチング防止膜で素子分離領域の前記集積回路基板１０をエッチングして活性領域を囲むトレンチを形成する。次に、前記トレンチを含む集積回路基板上に絶縁膜を形成し、前記マスクパターンＭの表面が露出されるまで前記絶縁膜を除去して前記トレンチ内に素子分離膜１１を形成する。
【０００８】
次に、図２Ａないし図２Ｃに示すように、前記マスクパターンＭを除去して前記活性領域の前記集積回路基板１０の表面と前記素子分離膜１１との側面を露出させる。前記マスクパターンＭを除去することによって図２Ａに示すように、長さがＬ１であり、幅がＷ１である活性領域が集積回路基板１０表面に確保できる。
【０００９】
続いて、図３Ａないし図３Ｃに示すように、露出された前記素子分離膜１１の側面にスペーサー１３を形成する。前記素子分離膜１１及び前記スペーサー１３をエッチングマスクで前記集積回路基板１０をエッチングして前記活性領域の前記集積回路基板１０内にトレンチ１４を形成する。
【００１０】
次に、図４Ａないし図４Ｃに示すように、前記スペーサー１３を除去してその下部の前記集積回路基板１０を露出させながら前記素子分離膜１１の一部を除去する。これにより、前記トレンチ１４と素子分離膜１１との間に突出された前記集積回路基板１０からなっていて、相互平行なチャンネル領域Ｃが備えられる。
【００１１】
前述した従来のモストランジスタ製造方法では、活性領域の縁を覆うスペーサーを利用してトレンチを形成するが、前記スペーサーの幅ぐらい、活性領域の面積が減少する。即ち、図２Ａ、図３Ａ及び図４Ａに示すように、スペーサー１３形成前に長さＬ１及び幅Ｗ１を有するように確保された活性領域が、より短い長さＬ２及び幅Ｗ２を有する活性領域に縮小される。それによって、ソース／ドレインコンタクト面積が小さくなると言う問題点がある。
【特許文献１】米国特許第６，４１３，８０２Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようする技術的課題は、三次元構造のチャンネルを備え、ソース／ドレインコンタクト面積の減少を防止できるモストランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の実施形態は、集積回路基板及び該集積回路基板上に配置されたモストランジスタを含むモストランジスタの単位セルを提供する。前記モストランジスタは、ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に配置されたゲート領域を有する。前記ソース領域とドレイン領域との間に第１及び第２チャンネル領域が配置される。この時、前記チャンネル領域は、前記集積回路基板に中心トレンチ領域により分離されて間隔を置き相互離れている第１突出部及び第２突出部で定義され、前記第１突出部及び第２突出部は集積回路基板から遠くまで延長される。前記間隔を置き相互離れている第１突出部及び第２突出部の側壁及び上部面の少なくとも一部面を横切るゲート電極が配置される。
【００１４】
前記集積回路基板上に、素子分離膜が配置されることをさらに含むことができる。この時、前記ソース領域、ドレイン領域、ゲート領域及び第１と第２チャンネル領域は、前記素子分離膜から離れ、前記素子分離膜は、前記第１及び第２チャンネル領域の上部面よりも低い上部面を有することが好ましい。
【００１５】
前記中心トレンチの底面が前記素子分離膜の底面よりも高く位置することができる。
【００１６】
前記中心トレンチの底面が前記素子分離膜の上部面と等しいか、あるいは低く位置することができる。
【００１７】
前記第１チャンネル領域は、前記第１チャンネル領域の第１端部に位置する前記ソース領域と第２端部に位置する前記ドレイン領域とを電気的に連結することができる。また、前記第２チャンネル領域は、該第２チャンネル領域の第１端部に位置する前記ソース領域と第２端部に位置する前記ドレイン領域とを電気的に連結することができる。
【００１８】
前記ゲート電極は、前記中心トレンチ内部を埋め込み、前記ソース領域及び前記ドレイン領域の一部を覆いながら前記チャンネルの上部を横切ることが好ましい。
【００１９】
前記ゲート電極は、前記中心トレンチの幅と同様な幅を有することができる。
【００２０】
前記ゲート電極の側壁を覆うゲートスペーサーをさらに含むことができる。前記ゲート電極の幅が、前記中心トレンチの幅よりも小さい幅を有し、前記ゲートスペーサーにより前記中心トレンチがすべて埋め込まれることができる。
【００２１】
前記第１突出部及び第２突出部と前記ゲート電極との間にコンフォーマルなゲート絶縁層をさらに含むことができる。
【００２２】
前記ゲート絶縁層は、酸化膜、窒化膜、アルミニウム酸化膜、高誘電膜及びナノ結晶シリコンを含有した絶縁膜のうち一つであるか、あるいは少なくとも二層の組合せであることが好ましい。
【００２３】
前記中心トレンチの底面にチャンネル形成防止領域をさらに含むことができる。この時、前記チャンネル形成防止領域は、前記集積回路基板と前記ゲート絶縁層との間に位置することができる。
【００２４】
前記ソース領域及び前記ドレイン領域上にＳｉ、ＳｉＧｅ、またはＧｅ層をさらに含むことができる。
【００２５】
前記中心トレンチの底面に埋没された（ｂｕｒｉｅｄ）絶縁層をさらに含むことができる。
【００２６】
前記ゲート電極を有する集積回路基板上にストレイン（ｓｔｒａｉｎ）誘発膜をさらに含むことができる。
【００２７】
前記チャンネル領域及び前記中心トレンチの角部分が緩やかな曲線であることが好ましい。
【００２８】
前記第１チャンネルは、第１ドーピング濃度を有し、前記第２チャンネル領域は前記第１ドーピング濃度と異なる第２ドーピング濃度を有することができる。
【００２９】
本発明の他の実施形態は、モストランジスタの単位セル製造方法を提供する。この方法は、集積回路基板上にモストランジスタを形成することを含む。この時、前記モストランジスタは、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間に形成されたゲート領域を有する。また、前記ソース領域とドレイン領域との間に第１及び第２チャンネル領域を形成する。前記チャンネル領域は前記集積回路基板に、中心トレンチ領域により分離されて間隔を置き相互離れた第１突出部及び第２突出部で定義される。前記第１突出部及び第２突出部は、集積回路基板から遠くまで延長され、前記第１突出部及び第２突出部の上部面が前記ソース及びドレイン領域の上部面と二次元で形成できる。前記間隔を置き相互離れた第１突出部及び第２突出部の側壁及び上部面の少なくとも一部面を横切るゲート電極が形成できる。
【００３０】
前記集積回路基板上に素子分離膜が形成されることをさらに含むことができる。この時、前記ソース領域、ドレイン領域、ゲート領域及び第１と第２チャンネル領域は、前記分離膜から離れ、前記素子分離膜は前記第１と第２チャンネル領域の上部面よりも低い上部面を有するように形成できる。
【００３１】
前記中心トレンチの底面が前記素子分離膜の底面よりも高く位置するように形成できる。
【００３２】
前記中心トレンチの底面が前記素子分離膜の上部面と等しいか、あるいは低く位置するように形成できる。
【００３３】
前記第１チャンネル領域は、該第１チャンネル領域の第１端部に位置する前記ソース領域と第２端部に位置する前記ドレイン領域とを電気的に連結できるように形成することができる。また、前記第２チャンネル領域は、該第２チャンネル領域の第１端部に位置する前記ソース領域と第２端部に位置する前記ドレイン領域とを電気的に連結できるように形成することができる。
【００３４】
前記ゲート電極は、前記中心トレンチの内部を埋め込み、前記ソース領域及び前記ドレイン領域の一部を覆いながら前記チャンネル領域の上部を横切るように形成することができる。
【００３５】
前記ゲート電極は、前記中心トレンチの幅と同様な幅を有するように形成できる。
【００３６】
前記ゲート電極の側壁を覆うゲートスペーサーを形成することをさらに含むことができる。この時、前記ゲート電極の幅が前記中心トレンチの幅よりも小さい幅を有し、前記ゲートスペーサーにより前記中心トレンチがすべて埋め込まれるのが好ましい。
【００３７】
前記第１及び第２突出部と前記ゲート電極との間にコンフォーマルなゲート絶縁層を形成することをさらに含むことができる。
【００３８】
前記中心トレンチの底面にチャンネル形成防止領域を形成することをさらに含むことができる。この時、前記チャンネル形成防止領域は、前記集積回路基板と前記ゲート絶縁層との間に位置するように形成できる。
【００３９】
前記中心トレンチの底面に埋没された（ｂｕｒｉｅｄ）絶縁層を形成することをさらに含むことができる。
【００４０】
前記ゲート電極を有する集積回路基板上にストレイン（ｓｔｒａｉｎ）誘発膜を形成することをさらに含むことができる。
【００４１】
前記チャンネル及び前記中心トレンチの角部分を緩やかな曲面で形成できる。
【００４２】
前記第１チャンネルは、第１ドーピング濃度を有するように形成し、前記第２チャンネル領域は前記第１ドーピング濃度と異なる第２ドーピング濃度を有するように形成することが好ましい。
【発明の効果】
【００４３】
前述の本発明は、ソース／ドレイン領域との間の集積回路基板内にトレンチを形成して三次元構造のチャンネルを形成する。それにより、ソース／ドレインコンタクト面積が減少するのを効果的に防止することができる。即ち、素子分離領域形成の時、定義された活性領域の面積の減少なしで立体構造のチャンネル領域を形成することができる。
【００４４】
また、本発明は、活性領域マスキングパターンを写真エッチングしてソース／ドレイン領域定義パターンを形成し、等方性エッチングを実施して前記ソース／ドレイン領域定義パターンよりも幅と長さが縮小されて活性領域の縁を露出させるチャンネル領域定義パターンを形成した後、これを利用するエッチング工程を実施してソース／ドレイン領域間の集積回路基板内に微細線幅のチャンネルを形成する。これによって、写真エッチング工程の限界以下サイズの微細線幅チャンネル領域が形成できる。
【００４５】
また、本発明は、ＳＴＩ素子分離膜形成のための活性領域マスキングパターンをパターニングしてチャンネル領域定義パターンを形成する。したがって、前記チャンネル領域定義パターン形成のための別の物質を塗布、または蒸着する工程を省略して工程を単純化させることができ、製造費用を節減させることができる。
【発明を実施するための最良の形態】
【００４６】
以下、添付された図面を参照して本発明の好ましい実施形態を詳しく説明する。次に説明する実施形態は、当業者に本発明の思想が十分に伝達できるように例として提供されるものである。したがって、本発明は、以下に説明される実施形態に限られず、他の形態で具体化されることもある。そして、図面において、層及び領域の厚みは明確性を与えるために誇張に表現されることもある。明細書の全体に亘って、同一の参照番号は、同一の構成要素を示す。
【００４７】
図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、および図１６Ａ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、および図１６Ｂ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ、および図１６Ｃ、そして図１１Ｄを参照して本発明の実施形態に係るモストランジスタ製造方法を説明する。
【００４８】
先ず、図５Ａないし図５Ｃに示すように、集積回路基板２０上に活性領域マスキングパターンＭ１を形成する。前記活性領域マスキングパターンＭ１は、８００Åないし２０００Åの厚さの窒化膜で形成できる。続いて、前記活性領域マスキングパターンＭ１を利用して前記集積回路基板２０をエッチングして素子分離トレンチ１００を形成する。前記素子分離トレンチ１００は１０００Åないし２０００Å深さで形成する。
【００４９】
本発明の一実施形態で、前記モストランジスタのチャンネルは、他のスレッショルド電圧を有することができる。図５Ｃに示すように、前記素子分離トレンチ１００の側壁に垂直にドーピングされた層Ｉを形成できる。前記垂直にドーピングされた層Ｉは、例えば傾斜イオン注入法を利用して前記素子分離膜トレンチ１００の一側壁をドーピングして形成できる。次に、前記素子分離トレンチ１００を含む前記集積回路基板２０上に絶縁膜２１を形成する。前記絶縁膜２１は、酸化膜で形成することが好ましい。前記活性領域マスキングパターンＭ１の表面が露出するまで前記絶縁膜２１を全面エッチング、または化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）して平坦化させる。
【００５０】
次に、図６Ａないし図６Ｃに示すように、前記活性領域マスキングパターンＭ１を選択的にエッチングして、その両端にソース領域２０Ａ及びドレイン領域２０Ｂを露出させるソース／ドレイン領域定義パターンＭ２を形成する。続いて、前記絶縁膜２１をエッチングして前記素子分離トレンチ内にＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造の素子分離膜２１Ａを形成する。この時、前記素子分離トレンチ１００の一部だけが前記素子分離膜２１Ａで埋め込まれることもある。
【００５１】
次に、図７Ａないし図７Ｃに示すように、前記ソース／ドレイン領域定義パターンＭ２をパターニングしてチャンネル領域定義パターンＭ３を形成する。前記チャンネル領域定義パターンＭ３の幅と長さは、前記ソース／ドレイン領域定義パターンＭ２の幅と長さよりも小さく形成できる。前記ソース領域２０Ａとドレイン領域２０Ｂとの間の活性領域の縁Ｅは、前記チャンネル領域定義パターンＭ３が形成されることによって露出される。この時、エッチングマスクを利用しない全面エッチング（ｂｌａｎｋｅｔ  ｅｔｃｈ）で前記ソース／ドレイン領域定義パターンＭ２を等方性エッチングして前記チャンネル領域定義パターンＭ３を形成する。前記等方性エッチングは、燐酸を利用する湿式エッチングで実施するか、あるいは、プラズマを利用する乾式エッチングで実施することが好ましい。前記ソース／ドレイン領域定義パターンＭ２の幅と前記チャンネル領域定義パターンＭ３の幅との差によってチャンネルの幅ＣＷの臨界値が決定される。
【００５２】
次に、図８Ａないし図８Ｃに示すように、前記チャンネル領域定義パターンＭ３形成が完了した集積回路基板上に遮断膜（ｍａｓｋｉｎｇ  ｌａｙｅｒ）２２を形成し、前記チャンネル領域定義パターンＭ３の表面が露出するまで前記遮断膜２２を全面エッチング、または化学機械的研磨して平坦化させる。前記遮断膜２２は酸化膜で形成することができる。
【００５３】
続いて、図９Ａないし図９Ｃに示すように、前記チャンネル領域定義パターンＭ３を除去することによって前記遮断膜２２内に開口部２００を形成して前記集積回路基板２０の表面を露出させる。前記チャンネル領域定義パターンＭ３は、燐酸を利用する湿式エッチングで除去することが好ましい。続いて、前記開口部２００を有する集積回路基板２０上にチャンネルイオン注入工程を実施することができる。前記イオン注入工程によるチャンネルドーピング領域は前記遮断膜２２の下部の前記活性領域内部に形成される。この時、前記イオン注入工程は、互いに異なったエネルギーを使用して数回にかけて実行することによって前記活性領域内に垂直方向に均一なチャンネルドーピング領域を形成するのが好ましい。
【００５４】
次に、図１０Ａないし図１０Ｃに示すように、前記開口部２００の形成後、露出された前記集積回路基板２０をエッチングしてソース領域２０Ａとドレイン領域２０Ｂとの間の集積回路基板２０内に中心トレンチ２１０を形成する。前記中心トレンチ２１０は、ソース領域２０Ａに接する第１側壁２１１、該第１側壁２１１と対向しドレイン領域２０Ｂと接する第２側壁２１２、前記第１側壁２１１と前記第２側壁２１２との間にそれぞれ位置して互いに対向する第３側壁２１３及び第４側壁２１４、そして底面２１５からなる。この時、前記中心トレンチ２１０の底面２１５が前記素子分離膜２１Ａの底面よりも高く位置するように形成することが好ましい。
【００５５】
一方、前記ソース領域２０Ａとドレイン領域２０Ｂとの間に形成される前記中心トレンチ２１０の大きさは前記開口部２００の大きさによって決定され、前記開口部２００の大きさは前記チャンネル領域定義パターンＭ３によって決定される。したがって、前記ソース／ドレイン領域２０Ａ，２０Ｂの各面積を増加させるためには前記チャンネル領域定義パターンＭ３の幅ができるだけ狭くなければならない。本発明の実施形態では前記チャンネル領域定義パターンＭ３の幅をゲート電極の幅と等しいか、あるいは小さく形成することが好ましい。
【００５６】
続いて、図１１Ａないし図１１Ｃに示すように、前記遮断膜２２を除去しながら過度エッチングを実施して前記素子分離膜２１Ａをリセスさせる。この時、前記リセスされた素子分離膜２１Ａの上部面は、前記中心トレンチ２１０の底面２１５と等しいか、あるいは高く形成することが好ましい。これにより、それぞれが前記素子分離膜２１Ａと前記中心トレンチ２１０との間の集積回路基板２０表面からなる第１突出部３０１及び第２突出部３０２が形成される。前記第１突出部３０１及び第２突出部３０２の上部面及び側壁面は、第１及び第２チャンネル領域Ｃを提供し、前記中心トレンチ２１０を間に置き互いに平行である。前記第１突出部３０１及び前記第２突出部３０２の上部表面は前記ソース領域２０Ａ及び前記ドレイン領域２０Ｂと同じ高さを有する。
【００５７】
前記第１突出部３０１の一側壁は、前記中心トレンチ２１０の第３側壁２１３をなす。前記第１突出部３０１と対向する前記第２突出部３０２の一側壁は、前記中心トレンチ２１０の第４側壁２１４をなす。本発明の一実施形態で、前記第１及び第２チャンネル領域Ｃは二つの他のスレッショルド電圧を有することができる。例えば、図１１Ｃに示すように、前記第２突出部３０２は集積回路基板に傾斜イオン注入法を利用して形成した前記垂直にドーピングされた層Ｉを含む。したがって、第１突出部３０１と第２突出部３０２は他のチャンネルドーピング濃度を有することができる。これにより、一つのモストランジスタで二つのスレッショルド電圧（Ｖｔｈ）を有するように製作することができる。前記ソース領域２０Ａと前記ドレイン領域２０Ｂのそれぞれは前記第１突出部３０１及び前記第２突出部３０２の両端を互いに連結させる。
【００５８】
一方、前述したように前記素子分離トレンチ１００の一部だけに前記素子分離膜２１Ａが埋め込まれることができる。この場合、前記素子分離膜２１Ａを形成する間に前記素子分離膜２１Ａと前記中心トレンチ２１０との間の前記半導体基板にすでに前記第１突出部３０１及び第２突出部３０２が形成されるため、前記過度エッチングを省略することができる。したがって、過度エッチングなしで前記遮断膜２２だけを除去することによって前記第１突出部３０１及び第２突出部３０２を露出させることができる。前記第１突出部３０１及び前記第２突出部３０２形成の後、前記中心トレンチ２１０の底面にチャンネル形成防止領域２３Ａを形成することもできる。
【００５９】
また、図１１Ｄのように前記チャンネル形成防止領域２３Ａを形成する前に前記第１突出部３０１及び前記第２突出部３０２を有する集積回路基板をＨ２、またはＡｒガス雰囲気で熱処理して前記チャンネル領域Ｃ及び前記中心トレンチ２１０の角部分を緩やかな曲面形態に形成することができる。その結果、緩やかな曲面を有するチャンネル領域Ｃ１及び中心トレンチ２１０Ａが形成される。前記第１突出部３０１及び前記第２突出部３０２のように角部分が鋭く形成された場合、角部分に寄生チャンネルが形成されてスレッショルド電圧（Ｖｔｈ）が低くなるという問題が発生することもある。したがって、このような問題を防止するために角部分を緩やかな曲面に形成することができる。その後、前記中心トレンチ２１０底面にチャンネル形成防止領域２３Ａを形成することもできる。
【００６０】
次に、図１２Ａないし図１２Ｃに示すように、前記第１及び第２チャンネル領域Ｃをなす前記第１突出部３０１及び前記第２突出部３０２の上部面及び側壁を覆いながら前記第１突出部３０１及び前記第２突出部３０２を横切るゲート絶縁膜２４Ａ及びゲート電極２５Ａ（ゲート領域）を形成する。この時、前記ゲート電極２５Ａは、前記ソース領域２０Ａと前記ドレイン領域２０Ｂとの間の前記中心トレンチ２１０内部を埋め込み、前記中心トレンチ２１０と同一な幅を有し、前記第１及び第２チャンネル領域Ｃの上部面及び側壁を覆いながら、前記第１及び第２チャンネル領域Ｃを横切るように形成される。続いて、前記ゲート電極２５Ａの側壁を覆うゲートスペーサー２６Ａを形成する。
【００６１】
前記ゲート絶縁膜２４Ａは、酸化膜、窒化膜、アルミニウム酸化膜、高誘電膜及びナノ結晶シリコンを含有する絶縁膜のうち一つであるか、あるいは少なくとも二層の調合せで形成することができる。傾斜イオン注入法を利用して形成した垂直にドーピングされた層Ｉの形成は省略することができる。
【００６２】
これとは違って、図１３Ａないし図１３Ｃにすように、前記第１及び第２チャンネル領域Ｃをなす前記第１突出部３０１及び前記第２突出部３０２の上部面及び側壁を覆いながら前記第１突出部３０１及び前記第２突出部３０２を横切るゲート絶縁膜２４Ｂ及びゲート電極２５Ｂを形成することができる。この時、前記ゲート電極２５Ｂは、前記ソース領域２０Ａと前記ドレイン領域２０Ｂとの間の前記中心トレンチ２１０内部を埋め込み、前記ソース領域２０Ａ及び前記ドレイン領域２０Ｂの上部面の一部を覆い、前記第１及び第２チャンネル領域Ｃの上部面及び側壁を覆いながら前記第１及び第２チャンネル領域Ｃを横切るように形成される。続いて、前記ゲート電極２５Ｂの側壁を覆うゲートスペーサー２６Ｂを形成する。
【００６３】
もう一つの方法として、図１４Ａないし図１４Ｃに示すように、前記第１及び第２チャンネル領域Ｃをなす前記第１突出部３０１及び前記第２突出部３０２の上部面及び側壁を覆いながら前記第１突出部３０１及び前記第２突出部３０２を横切るゲート絶縁膜２４Ｃ及びゲート電極２５Ｃを形成する。この時、前記ゲート電極２５Ｃは、前記ソース領域２０Ａと前記ドレイン領域２０Ｂとの間の前記中心トレンチ２１０内部に前記中心トレンチ２１０の幅よりも狭い幅を有し、前記第１及び第２チャンネル領域Ｃの上部面及び側壁を覆いながら第１及び第２チャンネル領域Ｃを横切るように形成される。続いて、前記ゲート電極２５Ｃの側壁を覆い、前記中心トレンチ２１０をすべて埋め込むゲートスペーサー２６Ｃを形成する。
【００６４】
次に、図１５Ａないし１５Ｃに示すように、前記ソース領域２０Ａ及びドレイン領域２０Ｂの上部にＳｉ、ＳｉＧｅ、またはＧｅ層Ｇ１を成長させて上昇した（ｒａｉｓｅｄ）ソース／ドレイン領域を形成することもできる。前記ソース領域２０Ａ及びドレイン領域２０Ｂにイオンを注入してソース２０Ｃ及びドレイン２０Ｄを形成する。その後、前記ソース２０Ｃ及びドレイン２０Ｄを有する集積回路基板上にストレイン（ｓｔｒａｉｎ）誘発膜Ｓを形成することができる。前記ストレイン（ｓｔｒａｉｎ）誘発膜Ｓは、ＳｉＯＮまたはＳｉＮ膜で形成することが好ましい。前記ストレイン（ｓｔｒａｉｎ）誘発膜Ｓは、前記ソース２０Ｃとドレイン２０Ｄとの間の前記第１及び第２チャンネル領域Ｃの格子常数を変化させて前記第１及び第２チャンネル領域Ｃ内での電荷移動度を増加させる役割をする。続いて、前記集積回路基板上に層間絶縁膜２７を形成し、前記ストレイン（ｓｔｒａｉｎ）誘発膜Ｓ及び前記層間絶縁膜２７を選択的にエッチングしてソース２０Ｃ及びドレイン２０Ｄを露出させるコンタクトホールを形成する。続いて、前記コンタクトホールを通して前記ソース２０Ｃ及びドレイン２０Ｄにそれぞれコンタクトされるソース電極２８Ａ及びドレイン電極２８Ｂを形成する。
【００６５】
一方、前記ゲート電極２５Ａ、２５Ｂ、または２５Ｃ及びゲートスペーサー２６Ａ、２６Ｂ、または２６Ｃを形成した後、図１６Ａないし図１６Ｃに示すように、前記ソース領域２０Ａ及びドレイン領域２０Ｂの上部を湿式エッチングによって前記ゲートスペーサー２６Ａの下の領域までエッチングした後、前記エッチングされた領域に４族元素、または４族元素の化合物層Ｇ２を形成することもできる。その後、前記ソース領域及びドレイン領域にイオンを注入してソース２０Ｃ及びドレイン２０Ｄを形成する。前記４族元素、または４族元素の化合物層Ｇ２は、前記ソース２０Ｃとドレイン２０Ｄとの間の前記第１及び第２チャンネル領域Ｃの格子常数を増加させて前記第１及び第２チャンネル領域Ｃ内での電荷移動度を増加させる役割をする。続いて、前記集積回路基板上に層間絶縁膜２７を形成し、選択的にエッチングしてソース２０Ｃ及びドレイン２０Ｄを露出させるコンタクトホールを形成する。続いて、前記コンタクトホールを通して前記ソース２０Ｃ及びドレイン２０Ｄにそれぞれコンタクトされるソース電極２８Ａ及びドレイン電極２８Ｂを形成する。
【００６６】
以下、図１７Ａ、図１８Ａ、図１９Ａ及び図２０Ａ、図１７Ｂ、図１８Ｂ、図１９Ｂ及び図２０Ｂそして図１７Ｃ、図１８Ｃ、図１９Ｃ及び図２０Ｃを参照して本発明の他の実施例によるモストランジスタ製造方法を説明する。
【００６７】
まず、図１７Ａないし図１７Ｃに示すように、集積回路基板ＳＯ上に活性領域マスキングパターンＭ１を形成する。前記集積回路基板ＳＯでＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）、ＧＯＩ（ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ）、またはＳＧＯＩ（ｓｉｌｉｃｏｎ−ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を使用して製作することができる。前記集積回路基板ＳＯは、支持基板Ｓ１、埋没された（ｂｕｒｉｅｄ）絶縁層Ｏ及び活性領域基板Ｓ２を含む。前記活性領域マスキングパターンＭ１は、８００Åないし２０００Åの厚さの窒化膜で形成することができる。続いて、前記活性領域マスキングパターンＭ１をエッチング防止膜で素子分離領域の前記集積回路基板ＳＯをエッチングして前記活性領域を囲む素子分離トレンチ１００を形成する。この時、前記素子分離トレンチ１００底面が前記埋没された（ｂｕｒｉｅｄ）絶縁層Ｏの下部に位置するように形成する。前記素子分離トレンチ１００は、１０００Åないし２０００Åの深さで形成することができる。
【００６８】
次に、前記素子分離トレンチ１００を含む前記集積回路基板ＳＯ上に絶縁膜２１を形成し、前記活性領域マスキングパターンＭ１の表面が露出するまで前記絶縁膜２１を全面エッチング、または化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）して平坦化させる。前記絶縁膜２１は酸化膜で形成することが好ましい。
【００６９】
図１８Ａないし図１８Ｃに示すように、前記活性領域マスキングパターンＭ１を選択的にエッチングして前記ソース／ドレイン領域定義パターンＭ２を形成する。続いて、前記集積回路基板２０上に遮断膜２２を形成し、前記ソース／ドレイン領域定義パターンＭ２の表面が露出するまで前記遮断膜２２を全面エッチング、または化学機械的研磨して平坦化させる。前記遮断膜２２は酸化膜で形成することができる。
【００７０】
次に、図１９Ａないし図１９Ｃに示すように、前記ソース／ドレイン領域定義パターンＭ２を除去することによって前記遮断膜２２内に開口部２２０を形成して前記活性領域基板Ｓ２表面を露出させる。続いて、前記開口部２２０側壁にスペーサー３０を形成する。前記スペーサー３０は、前記開口部２２０の形成が完了された前記集積回路基板ＳＯ上に絶縁膜を蒸着し、全面エッチングを実施して形成することができる。前記絶縁膜は、例えば酸化膜でもある。前記ソース／ドレイン領域定義パターンＭ２は、例えば燐酸を利用した湿式エッチングで除去することが好ましい。前記スペーサー３０形成の後、露出される活性領域基板Ｓ２表面の面積は前記ソース／ドレイン領域定義パターンＭ２及び前記スペーサー３０の幅によって決定される。前記開口部２２０と前記スペーサー３０によってソース領域とドレイン領域との間に形成される中心トレンチの大きさが決定される。また、前記スペーサー３０の幅によってチャンネルの幅の臨界値が決定される。
【００７１】
次に、図２０Ａないし図２０Ｃに示すように、前記集積回路基板ＳＯをエッチングしてソース領域とドレイン領域との間に中心トレンチ２１０を形成する。前記中心トレンチ２１０は、ソース領域２０Ａに接する第１側壁２１１、前記第１側壁２１１と対向し、ドレイン領域２０Ｂと接する第２側壁２１２、前記第１側壁２１１と前記第２側壁２１２との間にそれぞれ位置して互いに対向する第３側壁２１３及び第４側壁２１４、そして底面２１５からなっている。前記中心トレンチ２１０の底面２１５に前記埋没された（ｂｕｒｉｅｄ）絶縁層Ｏが露出するように形成することができる。前記中心トレンチ２１０の底面２１５に露出され、前記埋没された（ｂｕｒｉｅｄ）絶縁層Ｏによって後続工程で前記中心トレンチ２１０の底面にチャンネル形成防止領域の形成工程を省略することができる。
【００７２】
一方、前記チャンネル領域形成防止膜２３Ａは、多様な方法で形成することができる。
【００７３】
以下、図２１Ａ及び図２１Ｂを参照して本発明の実施形態によるチャンネル領域形成防止領域の形成方法を説明する。
【００７４】
図２１Ａに示すように、集積回路基板上部に埋立特性に優れた物質を蒸着してチャンネル形成防止層２３を形成する。チャンネル形成防止層２３の表面から中心トレンチ２１０の底面に至る深さｄ２は、前記チャンネル形成防止層２３の表面から素子分離膜２１Ａ表面に至る深さｄ１よりも深い。前記チャンネル形成防止層２３をエッチングして図２１Ｂに示すように、中心トレンチ２１０の底面にチャンネル形成防止領域２３Ａを形成することができる。前記チャンネル形成防止層２３は、例えば湿式エッチングによってエッチングされることができる。前記チャンネル形成防止層２３は、例えばＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）酸化膜、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜、またはＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜を蒸着して形成することができる。前記湿式エッチングは、ＨＦとＨ２Ｏの混合液やＨＦとＮＨ４Ｆの混合液を利用して実施することができる。
【００７５】
以下、図２２Ａ及び図２２Ｂを参照して本発明の他の実施形態によるチャンネル形成防止領域の形成方法を説明する。
【００７６】
前記中心トレンチ２１０の形成が完了した後、図２２Ａに示すように、前記遮断膜をイオン注入防止膜として利用して前記中心トレンチの底面の前記集積回路基板２０内に酸素Ｏ２イオンを注入する。前記遮断膜２２内に形成された開口部側壁にスペーサーを形成する場合には前記スペーサーもイオン注入防止膜としての役割をする。
【００７７】
続いて、熱処理を実施して図２２Ｂに示すように、前記中心トレンチ２１０底面の前記集積回路基板２０内にチャンネル形成防止領域２３Ａを形成し、前記遮断膜２２を除去する。
【００７８】
一方、前記酸素イオン以外に、チャンネルのスレッショルド電圧を調節するためのイオンと同様な導電型のイオンを注入して前記チャンネル形成防止領域を形成することもできる。
【００７９】
即ち、前記中心トレンチ２１０の形成が完了した後、前記遮断膜をイオン注入防止膜として使用して前記中心トレンチの底面の前記集積回路基板内にチャンネルのスレッショルド電圧調節用のイオンと同様な導電型のイオンを注入することであるが、チャンネル領域よりも高い濃度のイオンを注入する。このように形成されたチャンネル形成防止領域のスレッショルド電圧は、素子の動作電圧よりも高くなり中心トレンチ底面の前記集積回路内にチャンネルが形成されるのを防ぐことができる。
【００８０】
図１２Ａ、図１３Ａ、図１４Ａ及び図１５Ａ、図１２Ｂ、図１３Ｂ、図１４Ｂ及び図１５Ｂそして図１２Ｃ、図１３Ｃ、図１４Ｃ及び図１５Ｃを再び参照して本発明のさまざまな実施形態によるモストランジスタの構造的特徴を説明する。
【００８１】
まず、図１２Ａないし図１２Ｃに示すように、前記モストランジスタは集積回路基板２０の所定領域から突出され、互いに一定間隔を置き離れている少なくとも二つのチャンネル領域Ｃを含む。前記チャンネル領域Ｃの両端は、ソース領域２０Ａ及びドレイン領域２０Ｂによって連結される。前記ソース領域２０Ａ及びドレイン領域２０Ｂは、前記チャンネル領域Ｃを成す第１及び第２突出部３０１，３０２の上部表面と同様な高さを有する。また、前記ソース領域２０Ａ、または前記ドレイン領域２０Ｂとチャンネル領域を成す前記突出部３０１、３０２と間の連結部分で、前記ソース領域２０Ａまたは前記ドレイン領域２０Ｂの幅は前記第１突出部３０１及び前記第２突出部３０２の幅と前記中心トレンチ２１０の幅とを合わせたものと同一であることが好ましい。
【００８２】
ゲート絶縁膜２４Ａ及びゲート電極２５Ａは、前記チャンネル領域Ｃを成す前記第１突出部３０１及び前記第２突出部３０２の上部面及び側壁を覆いながら前記第１突出部３０１及び前記第２突出部３０２を横切るように配置される。この時、前記ゲート電極２５Ａは、前記ソース領域２０Ａと前記ドレイン領域２０Ｂとの間の前記中心トレンチ２１０内部を埋め込み、前記中心トレンチ２１０と同様な幅を有しながら前記チャンネル領域Ｃの上部面及び側壁を覆い、前記チャンネル領域Ｃを横切るように配置される。前記ゲート電極２５Ａの側壁を覆うゲートスペーサー２６Ａが配置される。
【００８３】
一方、図１３Ａないし図１３Ｃに示すように、他の実施形態によるモストランジスタは、集積回路基板２０の所定領域から突出され、互いに一定間隔をおいて離れた少なくとも二つのチャンネル領域Ｃを含む。前記チャンネル領域Ｃの両端は、ソース領域２０Ａ及びドレイン領域２０Ｂによって連結される。前記ソース領域２０Ａ及びドレイン領域２０Ｂは、前記チャンネル領域Ｃを成す突出部３０１，３０２の上部表面と同様な高さを有する。また、前記ソース領域２０Ａまたは前記ドレイン領域２０Ｂとチャンネル領域Ｃを成す前記突出部３０１，３０２との間の連結部分で、前記ソース領域２０Ａまたは前記ドレイン領域２０Ｂの幅は前記第１突出部３０１及び前記第２突出部３０２の幅と前記中心トレンチ２１０の幅とを合わせたものと同様であることが好ましい。
【００８４】
ゲート絶縁膜２４Ｂ及びゲート電極２５Ｂは、前記チャンネル領域Ｃを成す前記第１突出部３０１及び前記第２突出部３０２の上部面及び側壁を覆いながら前記第１突出部３０１及び前記第２突出部３０２を横切るように配置される。この時、前記ゲート電極２５Ｂは、前記ソース領域２０Ａと前記ドレイン領域２０Ｂとの間の前記中心トレンチ２１０内部を埋め込み、前記ソース領域２０Ａ及び前記ドレイン領域２０Ｂの上部面の一部を覆いながら、前記チャンネル領域Ｃの上部面及び側壁を覆い、前記チャンネル領域Ｃを横切るように配置される。前記チャンネル領域Ｃのドーピング濃度が互いに異なるように配置されることもある。前記ゲート電極２５Ｂの側壁を覆うゲートスペーサー２６Ｂが配置される。
【００８５】
一方、図１４Ａないし図１４Ｃに示すように、また他の実施形態によるモストランジスタは、集積回路基板２０の所定領域から突出され、互いに一定間隔を置き離れた少なくとも二つのチャンネル領域Ｃを含む。前記チャンネル領域Ｃの両端は、ソース領域２０Ａ及びドレイン領域２０Ｂによって連結される。前記ソース領域２０Ａ及びドレイン領域２０Ｂは、前記チャンネル領域Ｃを成す突出部３０１，３０２の上部表面と同様な高さを有する。また、前記ソース領域２０Ａまたは前記ドレイン領域２０Ｂとチャンネル領域を成す前記突出部３０１，３０２との間の連結部分で、前記ソース領域２０Ａまたは前記ドレイン領域２０Ｂの幅は前記第１突出部３０１及び前記第２突出部３０２の幅と前記中心トレンチ２１０の幅とを合わせたものと同様であることが好ましい。
【００８６】
ゲート絶縁膜２４Ｃ及びゲート電極２５Ｃは、前記チャンネル領域Ｃを成す前記第１突出部３０１及び前記第２突出部３０２の上部面及び側壁を覆いながら前記第１突出部３０１及び前記第２突出部３０２を横切るように配置される。この時、前記ゲート電極２５Ｃは、前記ソース領域２０Ａと前記ドレイン領域２０Ｂとの間の前記中心トレンチ２１０内部に前記中心トレンチ２１０の幅よりも小さい幅を有し、前記チャンネル領域Ｃの上部面及び側壁を覆いながら前記チャンネル領域Ｃを横切るように配置される。前記ゲート電極２５Ｃの側壁を覆い、前記中心トレンチ２１０をすべて埋め込むゲートスペーサー２６Ｃが配置される。
【００８７】
次に、図１５Ａないし１５Ｃに示すように、前記図１２Ａないし図１２Ｃに示すモストランジスタ構造のソース領域２０Ａ及びドレイン領域２０Ｂ上部にｓｅｌｅｃｔｉｖｅ  Ｓｉ、ＳｉＧｅ、またはＧｅ層Ｇ１が配置されて上昇される（ｒａｉｓｅｄ）ソース／ドレイン領域が配置されることもある。前記ソース領域及びドレイン領域にソース２０Ｃ及びドレイン２０Ｄが配置される。前記ソース２０Ｃ及びドレイン２０Ｄを有する集積回路基板上にストレイン（ｓｔｒａｉｎ）誘発膜Ｓを配置することもできる。前記ストレイン（ｓｔｒａｉｎ）誘発膜Ｓは、ＳｉＯＮまたはＳｉＮ膜であることが好ましい。前記ストレイン（ｓｔｒａｉｎ）誘発膜Ｓは、前記ソース２０Ｃとドレイン２０Ｄとの間のチャンネル領域Ｃの格子常数を増加させてチャンネル領域Ｃ内での電荷移動度を増加させる役割をする。前記集積回路基板上に層間絶縁膜２７が配置され、前記層間絶縁膜２７を貫通してソース２０Ｃ及びドレイン２０Ｄを露出させるコンタクトホールが配置される。前記コンタクトホールを通って前記ソース２０Ｃ及びドレイン２０Ｄにそれぞれコンタクトされるソース電極２８Ａ及びドレイン電極２８Ｂが配置される。
【図面の簡単な説明】
【００８８】
【図１Ａ】従来技術に係るモストランジスタの製造工程を示す平面図である。
【図１Ｂ】図１Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１Ｃ】図１Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図２Ａ】従来技術に係るモストランジスタの製造工程を示す平面図である。
【図２Ｂ】図２Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図２Ｃ】図２Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図３Ａ】従来技術に係るモストランジスタの製造工程を示す平面図である。
【図３Ｂ】図３Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図３Ｃ】図３Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図４Ａ】従来技術に係るモストランジスタの製造工程を示す平面図である。
【図４Ｂ】図４Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図４Ｃ】図４Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図５Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図５Ｂ】図５Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図５Ｃ】図５Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図６Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図６Ｂ】図６Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図６Ｃ】図６Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図７Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図７Ｂ】図７Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図７Ｃ】図７Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図８Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図８Ｂ】図８Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図８Ｃ】図８Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図９Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図９Ｂ】図９Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図９Ｃ】図９Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１０Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図１０Ｂ】図１０Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１０Ｃ】図１０Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１１Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図１１Ｂ】図１１Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１１Ｃ】図１１Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１１Ｄ】図１１Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１２Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図１２Ｂ】図１２Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１２Ｃ】図１２Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１３Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図１３Ｂ】図１３Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１３Ｃ】図１３Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１４Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図１４Ｂ】図１４Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１４Ｃ】図１４Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１５Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図１５Ｂ】図１５Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１５Ｃ】図１５Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１６Ａ】本発明の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図１６Ｂ】図１６Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１６Ｃ】図１６Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１７Ａ】本発明の他の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図１７Ｂ】図１７Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１７Ｃ】図１７Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１８Ａ】本発明の他の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図１８Ｂ】図１８Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１８Ｃ】図１８Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図１９Ａ】本発明の他の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図１９Ｂ】図１９Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図１９Ｃ】図１９Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図２０Ａ】本発明の他の実施形態に係るモストランジスタの製造工程を示す平面図である。
【図２０Ｂ】図２０Ａの切断線Ａ‐Ａ′に沿って示された断面図である。
【図２０Ｃ】図２０Ａの切断線Ｂ‐Ｂ′に沿って示された断面図である。
【図２１Ａ】本発明の実施形態に係るチャンネル形成防止領域の形成過程を示す断面図である。
【図２１Ｂ】本発明の実施形態に係るチャンネル形成防止領域の形成過程を示す断面図である。
【図２２Ａ】本発明の他の実施形態に係るチャンネル形成防止領域の形成過程を示す断面図である。
【図２２Ｂ】本発明の他の実施形態に係るチャンネル形成防止領域の形成過程を示す断面図である。
【符号の説明】
【００８９】
１０…集積回路基板、
１１…素子分離膜、
１３…スペーサー、
１４…トレンチ、
２０…集積回路基板、
２０Ａ…ソース領域、
２０Ｂ…ドレイン領域、
２０Ｃ…ソース、
２０Ｄ…ドレイン、
２１…絶縁膜、
２１Ａ…素子分離膜、
２２…遮断膜、
２３…チャンネル形成防止層、
２３Ａ…チャンネル形成防止領域、
２４Ａ〜Ｃ…ゲート絶縁膜、
２５Ａ〜Ｃ…ゲート電極、
２６Ａ〜Ｃ…ゲートスペーサー、
２７…層間絶縁膜、
２８Ａ…ソース電極、
２８Ｂ…ドレイン電極、
３０…スペーサー、
１００…素子分離トレンチ、
２００…開口部、
２１０…中心トレンチ、
２１１〜２１４…側壁、
２１５…底面、
２２０…開口部、
３０１、３０２…突出部、
Ｃ…第１チャンネル領域、第２チャンネル領域。
【図１Ａ】
2005057293.tif 000003
【図１Ｂ】
2005057293.tif 000004
【図１Ｃ】
2005057293.tif 000005
【図２Ａ】
2005057293.tif 000006
【図２Ｂ】
2005057293.tif 000007
【図２Ｃ】
2005057293.tif 000008
【図３Ａ】
2005057293.tif 000009
【図３Ｂ】
2005057293.tif 000010
【図３Ｃ】
2005057293.tif 000011
【図４Ａ】
2005057293.tif 000012
【図４Ｂ】
2005057293.tif 000013
【図４Ｃ】
2005057293.tif 000014
【図５Ａ】
2005057293.tif 000015
【図５Ｂ】
2005057293.tif 000016
【図５Ｃ】
2005057293.tif 000017
【図６Ａ】
2005057293.tif 000018
【図６Ｂ】
2005057293.tif 000019
【図６Ｃ】
2005057293.tif 000020
【図７Ａ】
2005057293.tif 000021
【図７Ｂ】
2005057293.tif 000022
【図７Ｃ】
2005057293.tif 000023
【図８Ａ】
2005057293.tif 000024
【図８Ｂ】
2005057293.tif 000025
【図８Ｃ】
2005057293.tif 000026
【図９Ａ】
2005057293.tif 000027
【図９Ｂ】
2005057293.tif 000028
【図９Ｃ】
2005057293.tif 000029
【図１０Ａ】
2005057293.tif 000030
【図１０Ｂ】
2005057293.tif 000031
【図１０Ｃ】
2005057293.tif 000032
【図１１Ａ】
2005057293.tif 000033
【図１１Ｂ】
2005057293.tif 000034
【図１１Ｃ】
2005057293.tif 000035
【図１１Ｄ】
2005057293.tif 000036
【図１２Ａ】
2005057293.tif 000037
【図１２Ｂ】
2005057293.tif 000038
【図１２Ｃ】
2005057293.tif 000039
【図１３Ａ】
2005057293.tif 000040
【図１３Ｂ】
2005057293.tif 000041
【図１３Ｃ】
2005057293.tif 000042
【図１４Ａ】
2005057293.tif 000043
【図１４Ｂ】
2005057293.tif 000044
【図１４Ｃ】
2005057293.tif 000045
【図１５Ａ】
2005057293.tif 000046
【図１５Ｂ】
2005057293.tif 000047
【図１５Ｃ】
2005057293.tif 000048
【図１６Ａ】
2005057293.tif 000049
【図１６Ｂ】
2005057293.tif 000050
【図１６Ｃ】
2005057293.tif 000051
【図１７Ａ】
2005057293.tif 000052
【図１７Ｂ】
2005057293.tif 000053
【図１７Ｃ】
2005057293.tif 000054
【図１８Ａ】
2005057293.tif 000055
【図１８Ｂ】
2005057293.tif 000056
【図１８Ｃ】
2005057293.tif 000057
【図１９Ａ】
2005057293.tif 000058
【図１９Ｂ】
2005057293.tif 000059
【図１９Ｃ】
2005057293.tif 000060
【図２０Ａ】
2005057293.tif 000061
【図２０Ｂ】
2005057293.tif 000062
【図２０Ｃ】
2005057293.tif 000063
【図２１Ａ】
2005057293.tif 000064
【図２１Ｂ】
2005057293.tif 000065
【図２２Ａ】
2005057293.tif 000066
【図２２Ｂ】
2005057293.tif 000067