(57)【要約】【課題】  へき開可能な面方位を有する基板上に形成された高いキャリア移動度を有する電界効果トランジスタ及びその製造方法等を提供する。【解決手段】  電界効果トランジスタが、所定の面方位の面を主面１ｂとする基板１を備え、前記基板上に、前記主面の面方位と異なる面方位の面である異面方位面１ｃにチャネル（３０）が形成されるように形成されている。【選択図】      図２  
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【特許請求の範囲】
【請求項１】
所定の面方位の面を主面とする基板を備え、前記基板上に、前記主面の面方位と異なる面方位の面である異面方位面にチャネルが形成されるように形成された電界効果トランジスタ。
【請求項２】
前記異面方位面が、（１１０）面又は（１１０）面より高次の面である、請求項１記載の電界効果トランジスタ。
【請求項３】
前記チャネルがｐ型である、請求項２記載の電界効果トランジスタ。
【請求項４】
前記チャネルにおける正孔の走行方向が＜１−１０＞方向である、請求項３記載の電界効果トランジスタ。
【請求項５】
前記主面が、前記基板をへき開可能な面である、請求項１記載の電界効果トランジスタ。
【請求項６】
前記主面が、（１００）面である、請求項５記載の電界効果トランジスタ。
【請求項７】
前記主面が前記基板をへき開可能な面でかつ（１００）面であり、前記異面方位面が（１１０）面又は（１１０）面より高次の面であり、かつ前記チャネルがｐ型である、請求項１記載の電界効果トランジスタ。
【請求項８】
前記基板の少なくとも表層部が、第IV族元素、第IV族元素の化合物、及び第III族元素と第V族元素との化合物のいずれかで構成されている、請求項１記載の電界効果トランジスタ。
【請求項９】
前記基板の少なくとも表層部がＳｉで構成されている、請求項８記載の電界効果トランジスタ。
【請求項１０】
前記基板がＳＯＩ基板である、請求項９記載の電界効果トランジスタ。
【請求項１１】
所定の面方位の面を主面としかつ該主面の面方位と異なる面方位の面である異面方位面を有する基板を備え、前記基板上に、前記異面方位面に第１導電型のチャネルが形成される第１の電界効果トランジスタと前記主面に第２導電型のチャネルが形成される第２の電界効果トランジスタとが形成された相補型電界効果トランジスタ。
【請求項１２】
前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記異面方位面が（１１０）面又は（１１０）面より高次の面であり、かつ前記主面が（１００）面である、請求項１１記載の相補型電界効果トランジスタ。
【請求項１３】
前記基板の少なくとも表層部が、第IV族元素、第IV族元素の化合物、及び第III族元素と第V族元素との化合物のいずれかで構成されている、請求項１２記載の相補型電界効果トランジスタ。
【請求項１４】
所定の面方位の面を主面とする基板上に、前記主面の面方位と異なる面方位の面である異面方位面を形成する異方位面形成工程と、
前記異面方位面にチャネルが形成されるように電界効果トランジスタを前記基板上に形成する電界効果トランジスタ形成工程とを有する、電界効果トランジスタの製造方法。
【請求項１５】
前記異面方位面形成工程は、前記基板の主面に凹部を形成する工程と、前記凹部の側壁をウエットエッチングすることにより前記異面方位面を形成する工程とを有し、
前記電界効果トランジスタ形成工程において、前記基板の前記凹部が形成された主面に前記電界効果トランジスタを形成する、請求項１４記載の電界効果トランジスタの製造方法。
【請求項１６】
前記ウエットエッチングのエッチング液としてアルカリ性の薬液を用いる、請求項１５記載の電界効果トランジスタの製造方法。
【請求項１７】
第１導電型のチャネルが形成される第１の電界効果トランジスタと第２導電型のチャネルが形成される第２の電界効果トランジスタとを有する相補型電界効果トランジスタの製造方法であって、
所定の面方位の面を主面とする基板上に前記主面の面方位と異なる面方位の面である異面方位面を形成する異面方位面形成工程と、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタを前記基板上に形成する電界効果トランジスタ形成工程とを有し、
前記電界効果トランジスタ形成工程において、前記異面方位面に前記第１導電型のチャネルが形成されるように前記第１の電界効果トランジスタを形成しかつ前記主面の前記所定の面方位を有する部分に前記第２導電型のチャネルが形成されるように前記第２の電界効果トランジスタを形成する、相補型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及び相補型電界効果トランジスタ並びにこれらの製造方法に関し、特に、高いキャリア移動度を有する電界効果トランジスタ及び相補型電界効果トランジスタ並びにこれらの製造方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路の高速化が求められてきた。これまでは、半導体装置の微細化を行うことによって高速化を実現するとともに、高集積化を実現してきた。このような半導体装置としてのＭＩＳＦＥＴ（Metal-insulator Semiconductor FET）において、短チャネル効果を抑制しながら高速化を図るためには、ゲート絶縁膜の薄膜化とチャネル長の微細化とを行うことが有効である。しかしながら、近年、ＭＩＳＦＥＴにおける微細加工技術おいては、ゲート長が０．１μｍよりも小さくなり、このためフォトリソグラフィ技術によるパターニングが限界に近づいており、また、ゲート絶縁膜の厚さが２ｎｍ以下と極薄となり、このためゲート絶縁膜の薄膜化も限界に直面している。
【０００３】
そこで、このような微細化の壁を打ち破り高速なデバイスを実現する技術として、縦型ＭＩＳＦＥＴ（例えば非特許文献１参照）やＦｉｎＦＥＴ（例えば非特許文献２参照）のような構造を工夫したデバイスが提案されている。
【０００４】
例えば、縦型ＭＩＳＦＥＴではキャリアが走行するチャネルは、半導体基板表面から垂直に突出するように形成されている。このため、チャネルフォトリソグラフィ技術に依存することなくチャネル長を設定することができる。
【０００５】
また、ＦｉｎＦＥＴでは、絶縁基板上にソースとドレインとが直方体状に形成され、それらの間がひれ状のチャネル部で接続され、このチャネル部の両側に絶縁膜を介してゲート電極が配置されている。このため、ＦｉｎＦＥＴのゲート面積は、同じサイズのプレーナ型トランジスタに比べて、大きくなる（Ｆｉｎの高さでゲート面積の制御可能）ことから、高電流駆動力を得る（すなわち高速化を実現する）ことができ、さらに、チャネル部を完全にゲート電極で制御できることから、ゲート長が微小であっても短チャネル効果を抑制することができる。
【０００６】
また、別のアプローチとしては、歪シリコンのようなキャリアの移動度の大きな材料をチャネルに導入することで微細化によらずＭＩＳＦＥＴを高速化させる技術も注目されている（例えば非特許文献３参照）。すなわち、歪みシリコンをチャネルに導入したデバイスではチャネル半導体層に歪みを発生させるとバンドの縮退が解かれる。このため、電子散乱が抑制され、電子移動度を向上させることができる。具体的には、シリコン基板上にシリコンより格子定数の大きな材料からなるＳｉＧｅ混晶材料層を形成し、このＳｉＧｅ混晶材料層上にチャネル半導体層としてシリコン層を形成すると、歪みの発生したシリコンチャネル層が形成される。この歪みシリコン層をチャネルに用いると、歪みの発生していないシリコン層に比べて、電子の移動度は約１．８５倍、正孔の移動度は約１．５倍に増大するという報告がなされている（非特許文献３参照）。このような高いキャリア移動度を有する歪み材料をトランジスタに導入することによりトランジスタの性能を高性能化することができる。
【０００７】
また、ＭＩＳＦＥＴのチャネル上のキャリア移動度はＳｉ基板の面方位に強く依存し、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとでは、それぞれに最適となる面方位が異なるといわれている（非特許文献４参照）。すなわち、ＰチャネルＭＩＳＦＥＴでは、（１１０）面を主面とする基板上に形成されたＭＩＳＦＥＴの相互コンダクタンスは、（１００）面を主面とする基板上に形成されたＭＩＳＦＥＴに比べて約１．９倍に向上する。一方、ｎチャネルＭＩＳＦＥＴでは、（１００）面を主面とする基板上に形成されたＭＩＳＦＥＴの駆動力は、（１１０）面を主面とする基板上に形成されたＭＩＳＦＥＴに比べて高いといわれている。このように、チャネルの形成される面を選択すると、新規材料を導入することなくＭＩＳＦＥＴの特性を向上させることができる。
【非特許文献１】Meisyoku Masahara, Takeshi Mitsukawa, Ken-ichi Ishii, Yongxun Liu, Hisao Tanoue, Kunihiro Sakamoto, Toshihiro Sekigawa, Hiromi Yamauchi, Seigo Kanemaru and Eiichi Suzuki, “15-nm Thick Si Chanel Wall Vertical Double-Gate MOSFET,”IEDM Tech. Dig., pp.949-951, 2002
【非特許文献２】Xuejue Huang, Wen-Chin Lee, Charles Kuo, Digh Hisamoto, Leland Chang, Jakub Kedzierski, Erik Anderson, Hideki Takeuchi, Yang-Kyu Choi, Kazuya Asano, Vivek Subramanian, Tsu-Jae King, Jeffrey Bokor and Chenming Hu, “Sub 50-nm ＦｉｎＦＥＴ PMOS,” IEDM Tech. Dig,. pp.67-70, 1999
【非特許文献３】Shin-ichi Takagi, Akira Toriumi, Masao Iwase, and Hiroyuki Tango, ‘On the universality of Inversion Layer Mobility in Si MOSFET’s : I -Effects of Substrate Impurity Concentration’ , IEEE Transaction on Electric Device, volume 41, No,12, December, pp. 2357-2362, 1994
【非特許文献４】Hisayo Sasaki Momose, Tatsuya Ohguro, Kenji Kojima, Shin-ichi Nakamura and Yoshiaki Toyoshima, “110GHz cutoff frequency of ultra-thin oxide p-MOSFETs in (110) surface-oriented Si substrate,” VLSI Symp, pp.156-157, 2002
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したようにＭＩＳＦＥＴにおいて、キャリアが走行する半導体層の面方位によってキャリアの移動度が異なるため、面方位とキャリアの走行方向とを最適化することにより電流駆動力を向上させることができる。しかしながら、ｎチャネルＭＩＳＦＥＴの特性を向上させるために例えば（１１０）面を主面とする半導体基板を使用すると、ダイシング工程において、半導体装置を切り離す際、へき開により四角いチップを切り出すことができないという課題が存在する。
【０００９】
また、上述したようにｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとで最適となる面方位が異なるため同一基板上にそれぞれ最適な面方位をもつｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを形成することが困難となる。
【００１０】
本発明は、へき開可能な面方位を有する基板上に形成された高いキャリア移動度を有する電界効果トランジスタ及びその製造方法を提供することを第１の目的とする。
【００１１】
また、本発明は、ｎチャネル電界効果トランジスタ及びｐチャネル電界効果トランジスタをともにそれぞれに最適な面方位となるように同じ基板上に形成した相補型の電界効果トランジスタ及びその製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明に係る電界効果トランジスタは、所定の面方位の面を主面とする基板を備え、前記基板上に、前記主面の面方位と異なる面方位の面である異面方位面にチャネルが形成されるように形成されている。
【００１３】
前記異面方位面は、（１１０）面又は（１１０）面より高次の面であってもよい。このような構成とすると、正孔からなるキャリアの移動度が向上する。
【００１４】
前記チャネルはｐ型であってもよい。
【００１５】
前記チャネルにおける正孔の走行方向が＜１−１０＞方向であってもよい。このような構成とすると、正孔からなるキャリアの移動度がさらに向上する。
【００１６】
前記主面が、前記基板をへき開可能な面であってもよい。このような構成とすると、ダイシング工程において、電界効果トランジスタが形成されたウエハをへき開して、容易にチップを得ることができる。
【００１７】
前記主面が、（１００）面であってもよい。このような構成とすると、基板をへき開することができる。
【００１８】
前記主面が前記基板をへき開可能な面でかつ（１００）面であり、前記異面方位面が（１１０）面又は（１１０）面より高次の面であり、かつ前記チャネルがｐ型であってもよい。
【００１９】
前記基板の少なくとも表層部が、第IV族元素、第IV族元素の化合物、及び第III族元素と第V族元素との化合物のいずれかで構成されていてもよい。
【００２０】
前記基板の少なくとも表層部がＳｉで構成されていてもよい。
【００２１】
前記基板がＳＯＩ基板であってもよい。
【００２２】
また、本発明に係る相補型電界効果トランジスタは、所定の面方位の面を主面としかつ該主面の面方位と異なる面方位の面である異面方位面を有する基板を備え、前記基板上に、前記異面方位面に第１導電型のチャネルが形成される第１の電界効果トランジスタと前記主面に第２導電型のチャネルが形成される第２の電界効果トランジスタとが形成されている。このような構成とすると、第１の電界効果トランジスタ及び第２の電界効果トランジスタをともにそれぞれに最適な面方位となるように同じ基板上に形成することができる。
【００２３】
前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記異面方位面が（１１０）面又は（１１０）面より高次の面であり、かつ前記主面が（１００）面であってもよい。このような構成とすると、ｐチャネル電界効果トランジスタのキャリア移動度が向上し、ｐチャネル電界効果トランジスタとｎチャネル電界効果トランジスタとのアンバランスを解消することができる。
【００２４】
また、本発明に係る電界効果トランジスタの製造方法は、所定の面方位の面を主面とする基板上に、前記主面の面方位と異なる面方位の面である異面方位面を形成する異方位面形成工程と、前記異面方位面にチャネルが形成されるように電界効果トランジスタを前記基板上に形成する電界効果トランジスタ形成工程とを有している。
【００２５】
前記電界効果トランジスタ形成工程は、前記基板の主面に凹部を形成する工程と、前記凹部の側壁をウエットエッチングすることにより前記異面方位面を形成する工程とを有していてもよい。このような構成とすると、高度なプロセス技術を必要とせず、工程数の増加を抑制することができる。
【００２６】
前記ウエットエッチングのエッチング液としてアルカリ性の薬液を用いてもよい。このような構成とすると、異面方位面を好適に形成することができる。
【００２７】
また、本発明に係る相補型電界効果トランジスタの製造方法は、第１導電型のチャネルが形成される第１の電界効果トランジスタと第２導電型のチャネルが形成される第２の電界効果トランジスタとを有する相補型電界効果トランジスタの製造方法であって、所定の面方位の面を主面とする基板上に前記主面の面方位と異なる面方位の面である異面方位面を形成する異面方位面形成工程と、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタを前記基板上に形成する電界効果トランジスタ形成工程とを有し、前記電界効果トランジスタ形成工程において、前記異面方位面に前記第１導電型のチャネルが形成されるように前記第１の電界効果トランジスタを形成しかつ前記主面の前記所定の面方位を有する部分に前記第２導電型のチャネルが形成されるように前記第２の電界効果トランジスタを形成する。
【発明の効果】
【００２８】
本発明は、以上に説明したような構成を有し、第１に、へき開可能な面方位を有する基板上に形成された高いキャリア移動度を有する電界効果トランジスタ及びその製造方法を提供できるという効果を奏する。
【００２９】
第２に、ｎチャネル電界効果トランジスタ（第２の電界効果トランジスタ）及びｐチャネル電界効果トランジスタ（第１の電界効果トランジスタ）をともにそれぞれに最適な面方位となるように同じ基板上に形成した相補型の電界効果トランジスタ及びその製造方法を提供できるという効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る電界効果トランジスタとしてのｐチャネルＭＩＳＦＥＴの要部の構成を模式的に示す平面図、図２は図１のII−II線に沿った断面図である。図１及び図２は説明を分かりやすくするため、ソース電極及びドレイン電極、これらの配線類、並びにサイドウォール及び層間絶縁膜等を省略して描かれている。
【００３１】
図１及び図２において、ｐチャネルＭＩＳＦＥＴは、(１００)面を主面とするＳｉ基板１を有している。Ｓｉ基板１の（１００）面からなる主面には、低位面１ａとこの低位面１ａに対し段差Ｈを有する高位面１ｂとが形成されている。この低位面１ａ及び高位面１ｂは、本来の主面に、その底面が低位面１ａとなる深さＨの凹部を形成することによって形成してもよく、また、その頂面が高位面１ｂとなる高さＨの凸部を形成することによって形成してもよい。段差Ｈは、５０ｎｍ以上２００ｎｍ以下であることが好ましい。５０ｎｍ未満であると、段差が微細になるため加工が困難になる傾向にあり、２００ｎｍを越えると、チャネル長が長くなり過ぎる場合があるからである。低位面１ａと高位面１ｂとの間に位置する段部には（１１０）面からなる傾斜面（異面方位面）１ｃが形成されている。この傾斜面１ｃはキャリアの走行方向が＜１−１０＞方向となるように形成されている。つまり、この傾斜面１ｃに形成されるゲート電極のゲート長方向が＜１−１０＞方向に一致するように形成されている。傾斜面１ｃにはゲート絶縁膜３が形成され、ゲート絶縁膜３上にゲート電極４が形成されている。低位面１ａには、ゲート電極４に近接するように所定の深さに渡ってｐ型のソース領域７及が形成されている。高位面１ｂには、ゲート電極４に近接するように所定の深さに渡ってｐ型のドレイン領域８が形成されている。ソース領域７及ドレイン領域８は、それぞれ、高位面１ｂ及び低位面１ａに形成してもよい。そして、ソース領域７及びドレイン領域８の上部からゲート電極４の下方に延びるようにソース領域７及びドレイン領域８より低濃度のｐ型のライトドープドドレイン領域（以下、ＬＤＤ領域という）５，６が形成されている。Ｓｉ基板１のソース領域７とドレイン領域８との間、正確にはＬＤＤ領域５とＬＤＤ領域６との間の領域３０がチャネル領域を構成している（以下、この領域３０をチャネル領域と呼ぶ）。Ｓｉ基板１の、ソース領域７及びドレイン領域８より下側にはｎ型のウエル（以下、ｎウエルという）２が形成されている。そして、Ｓｉ基板１のｎウエル２の下方の領域１ｄとソース領域７とドレイン領域８との間の領域がアンドープ領域となっている。
【００３２】
特に、図１に示すように、ソース領域７、ゲート電極４、及びドレイン領域８は、平面視において、＜１−１０＞方向にこの順に並ぶように形成されている。これにより、このｐＭＩＳＦＥＴにおいては、ゲート長方向が＜１−１０＞方向に一致し、キャリア（正孔）が＜１−１０＞方向に走行する。また、ゲート電極４の幅方向の一端に、図示されない金属配線に接続されたゲートコンタクト１０が接続され、それによりゲート電極４へのコンタクトが確保されている。
【００３３】
次に、以上のように構成されたｐＭＩＳＦＥＴの製造方法を説明する。
【００３４】
図３−ａ乃至図３−ｉは図１のｐＭＩＳＦＥＴの製造方法を工程別に示す断面図である。なお、図３−ａ乃至図３−ｉは、図１のII−II線に沿った断面を示している。
【００３５】
図３−ａの工程において、半導体基板として、（１００）面を主面とするＳｉ基板１を用意する。
【００３６】
次いで、図３−ｂの工程において、Ｓｉ基板１上に、フォトリソグラフィにより、図２の低位面１ａを形成すべき領域に開口２１ａを有するレジスト２１を形成する。
【００３７】
次いで、図３−ｃの工程において、レジスト２１をエッチングマスクとして、例えば塩素や臭化水素のようなガスを用いた反応性イオンエッチング（ドライエッチング）法により開口２１ａに露出するＳｉ基板１の表面をエッチングして、凹部２２を形成する。この凹部２２の底面は（１００）面である。エッチング量は、ここでは、例えば５０ｎｍ以上２００ｎｍ以下である。なお、ドライエッチングに代えて、例えばフッ酸と硝酸を用いたウエットエッチングを用いてもよい。
【００３８】
次いで、図３−ｄの工程において、レジスト２１をエッチングマスクとして、異方性ウエットエッチングにより凹部２２の側面をエッチングし、この側面に（１１０）面を形成する。エッチング液としては、水酸化カリウムや４メチル水酸化アンモニウム（ＴＭＡＨ）等のアルカリ性の薬液を用いることが好ましい。ここで、Ｓｉ基板１の主面である（１００）面と（１１０）面とのなす角度θは４５度である。この異方性ウエットエッチングにおいては、（１００）面に対し４５度の角度をなす（１１０）面と、（１００）面に対し５４．７度の角度をなす（１１１）面とが選択的に露出し得るが、エッチングの温度と時間とを適切に制御することにより、（１１０）面を的確に露出させることができる。このエッチングに好適な温度及び時間は、実験等により予め求めておけばよい。
【００３９】
次いで、図３−eの工程において、酸素プラズマアッシングを用いてレジスト２１を除去する。これにより、Ｓｉ基板１に、凹部２２の底面からなる低位面１ａと、主面からなる高位面１ｂと、凹部２２の側面からなる傾斜面１ｃとが形成される。
【００４０】
その後、フォトリソグラフィにより、ＭＩＳＦＥＴを形成すべき領域に開口２３ａを有するレジスト２３をＳｉ基板１の表面に形成し、このレジスト２３をマスクとして、燐イオン２４を注入する。次いで、酸素プラズマアッシングを用いてレジスト２３を除去し、その後、熱処理を行うことによってｎウエル２を形成する。
【００４１】
次いで、図３−ｆの工程において、Ｓｉ基板１の表面にゲート絶縁膜となる第１の酸化膜３’を形成する。酸化膜３’は、例えば希フッ酸液処理及び水洗の前処理を行い、８００℃の急速加熱酸化法（ＲＴＯ）によってＳｉ基板１の表面を１ｎｍ以上５ｎｍ以下程度の膜厚となるように酸化することにより形成する。次いで、第１の酸化膜３’上にゲート電極となる導体膜４’を堆積させる。導体膜４’として、例えば、ボロンが高濃度にドープされた多結晶シリコン膜を２００ｎｍ程度の厚みに堆積させる。
【００４２】
次いで、図３−ｇの工程において、導体膜４’上に、フォトリソグラフィにより、ゲート電極を形成すべき領域にレジスト（図示せず）を形成し、このレジストをマスクに導体膜４’を異方性エッチングする。これにより、Ｓｉ基板１の傾斜面１ｃの第１の酸化膜３’上にゲート電極４が形成される。
【００４３】
次いで、図３−ｈの工程において、フォトリソグラフィとイオン注入を用いて、Ｓｉ基板１の表面の、平面視におけるゲート電極４の両側に位置する部分の直下に、低濃度のｐ型のＬＤＤ領域５，６を形成する。その後、ゲート電極４及び第１の酸化膜３’を覆うように、第２の酸化膜（図示せず）を減圧ＣＶＤ法により１００ｎｍ程度の厚みに堆積させる。次いで、この第２の酸化膜及び第１の酸化膜３’を異方性エッチングして、ゲート電極４を覆うようにサイドウォール９を形成する。また、これにより、ゲート電極４とＳｉ基板１との間に残った第１の酸化膜３’がゲート絶縁膜３を構成する。
【００４４】
次いで、フォトリソグラフィとイオン注入を用いて、Ｓｉ基板１の低位面１ａ及び高位面１ｂに、ゲート電極４に近接するように所定濃度のｐ型のソース領域７及びドレイン領域８を所定の深さに渡ってそれぞれ形成する。その後、例えば１０００℃程度の温度でかつ１０〜１５秒程度の時間熱処理をしてソース領域７及びドレイン領域８を活性化させる。
【００４５】
次いで、Ｓｉ基板１及びＳｉ基板１への付加体（以下、Ｓｉ基板１の全体という）の表面に第３の酸化膜（図示せず）を減圧ＣＶＤ法により堆積させる。その後、フォトリソグラフィにより形成したレジストをマスクに、第３の酸化膜をウエットエッチングして、サリサイド領域にＳｉ基板１のＳｉ表面を露出させる。その後、Ｓｉ基板１の全体の表面上に、例えばＣｏ、Ｔｉ、Ｎｉ等の金属を堆積させてＳｉと反応させ、各シリサイド層３３，３４を形成する。この各シリサイド層３３，３４がそれぞれソース電極及びドレイン電極を構成する。
【００４６】
次いで、図３−ｉの工程において、Ｓｉ基板１の全体の表面上に、ＢＰＳＧ膜からなる層間絶縁膜２５を形成する。次いで、層間絶縁膜２５に、ソース電極３３、ドレイン電極３４、ゲート電極４にそれぞれ到達するコンタクトホールが形成され、その後、各コンタクトホールに、各電極３３，４，３４に接触するタングステンプラグ２６が埋め込まれる。この各タングステンプラグが、それぞれ、ソースコンタクト、ゲートコンタクト、ドレインコンタクトを構成する。なお、ゲートコンタクトは、ゲート電極４の幅方向の端面に接続するよう形成されるため、図３−ｉには示していない（図１参照）。次いで、層間絶縁膜２５上に、各タングステンプラグ２６に接続される金属配線２７が形成される。このようにして、本実施形態のｐチャネルＭＩＳＦＥＴが作製される。
【００４７】
そして、ダイシング工程において、このｐチャネルＭＩＳＦＥＴが形成されたウエハが、へき開により四角いチップに加工される。
【００４８】
次に、以上のように構成されたｐチャネルＭＩＳＦＥＴの動作を説明する。
図１及び図２において、このｐチャネルＭＩＳＦＥＴでは、ソース領域７とドレイン領域８との間、及びソース領域７とゲート電極４との間に、それぞれ、所定の電圧が印加されると、チャネル領域３０にｐ型のチャネルが形成され、ソース領域７からこのチャネルを通ってドレイン領域８に向かって正孔からなるキャリアが走行する。
【００４９】
ここで、正孔の移動度は、（１００）面にチャネルが形成される場合に比べて（１１０）面にチャネルが形成される方が大きいことが知られている。このため、同じゲート長のデバイスで比較すると、本実施の形態のように（１１０）面にチャネルが形成されるｐチャネルＭＩＳＦＥＴは、（１１０）面にチャネルが形成される従来のプレーナ型ｐチャネルＭＩＳＦＥＴに比べて駆動力が向上する。また、（１１０）面を走行する正孔の移動度は、＜１−１０＞方向（図１及び図２に示した方向）と＜００１＞方向（図１において＜１−１０＞方向を示す矢印に垂直な方向）とを比較した場合、＜１−１０＞方向の方が大きい。本実施の形態では正孔からなるキャリアが＜１−１０＞方向に走行するので、さらに駆動力が向上する。
【００５０】
以上に説明したように、本実施の形態のｐチャネルＭＩＳＦＥＴでは、（１１０）面にチャネルが形成されかつキャリアが＜１−１０＞方向に走行するので、駆動力が向上する。
【００５１】
また、（１１０）面にチャネルが形成されるｐチャネルＭＩＳＦＥＴが（１００）面を主面とする基板上に形成されているので、ダイシング工程において四角形のチップを切り出すことができる。
【００５２】
また、本実施のｐチャネルＭＩＳＦＥＴの製造方法では、フォトリソグラフィとエッチングを用いて、ｐチャネルＭＩＳＦＥＴのチャネルが形成される（１１０）面を、（１００）を主面とする基板上に形成することができるので、高駆動力を有するｐチャネルＭＩＳＦＥＴを従来のプロセスで容易に製造することができる。
（実施の形態２）
図４は本発明の実施の形態２に係る電界効果トランジスタとしての相補型ＭＩＳＦＥＴの構成を模式的に示す断面図である。図４において、図３−ｉと同一符号は同一又は相当する部分を示す。
【００５３】
図４に示すように、本実施の形態の相補型ＭＩＳＦＥＴでは、実施の形態１のｐチャネルＭＩＳＦＥＴが通常のｎチャネルＭＩＳＦＥＴとともに１つのＳｉ基板上に形成されている。具体的には、この相補型ＭＩＳＦＥＴは、（１００）面を主面とするＳｉ基板１を有している。Ｓｉ基板１は（１００）からなる低位面１ａと、（１００）面からなる高位面１ｂと、これらの間に形成された（１１０）面からなる傾斜面１ｃとを有している。高位面１ｂには所定位置にＳＴＩ（Shallow Trench Isolation）４１が形成され、それにより、Ｓｉ基板１に形成されたｐチャネルＭＩＳＦＥＴ３１とｎチャネルＭＩＳＦＥＴ３２とが分離されている。
【００５４】
低位面１ａ、傾斜面１ｃ、及び高位面１ｂの、傾斜面１ｃ側の端とＳＴＩ４１との間の部分には、ｐチャネルＭＩＳＦＥＴ３１が形成されている。このＰチャネルＭＩＳＦＥＴ３１は実施の形態１のｐチャネルＭＩＳＦＥＴで構成されており、従って、その説明を省略する。
【００５５】
高位面１ｂの、傾斜面１ｃと反対側の端とＳＴＩ４１との間の部分にはｎチャネルＭＩＳＦＥＴ３２が形成されている。ｎチャネルＭＩＳＦＥＴ３２では、高位面１ｂの所定の領域の上にゲート絶縁膜５３が形成され、このゲート絶縁膜５３の上にゲート電極５４が形成され、さらにゲート電極５４の側面を覆うように絶縁膜からなるサイドウォール５９が形成されている。高位面１ｂの、平面視におけるゲート電極５４の両側に位置する部分には所定の濃度のｎ型のソース領域５７及びドレイン領域５８が所定の深さに渡ってそれぞれ形成されている。さらに、ソース領域５７及びドレイン領域５８の上部からゲート電極５４の下方に延びるようにＬＤＤ領域５５，５６が形成されている。ソース領域５７及びドレイン領域５８の下側にはｐ型のウエル（以下、ｐウエルという）５２が形成されている。ソース領域５７及びドレイン領域５８の上にはシリサイド層からなるソース電極８３及びドレイン電極８４がそれぞれ形成されている。そして、層間絶縁膜２５を貫通して各電極８３，８４に接続するようにタングステンプラグ２６からなるソースコンタクト及びドレインコンタクトがそれぞれ形成されている。これらのソースコンタクト及びドレインコンタクトは、層間絶縁膜２５上に形成された金属配線２７に接続されている。
【００５６】
次に、以上のように構成された相補型ＭＩＳＦＥＴの製造方法を説明する。この相補型ＭＩＳＦＥＴの製造方法は、ｐチャネルＭＩＳＦＥＴ３１の他に、通常のｎチャネルＭＩＳＦＥＴを同時にＳｉ基板１上に形成する点を除き、基本的には実施の形態１のｐチャネルＭＩＳＦＥＴの製造方法と同様であるので、実施の形態１との相違点を主体にその概要を説明する。
【００５７】
図５−ａ乃至図５−ｇは、図４の相補型ＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【００５８】
図５−ａの工程において、（１００）面を主面とするＳｉ基板１の表面の、ｐチャネルＭＩＳＦＥＴ形成領域４２とｎチャネルＭＩＳＦＥＴ形成領域４３との境界位置に、素子分離として、酸化シリコンを埋め込むようにしてＳＴＩ４１を形成する。ＳＴＩ４１の深さは０.２５μｍ以上０.５μｍ以下程度である。
【００５９】
次いで、図５−ｂの工程において、ｐチャネルＭＩＳＦＥＴ形成領域４２に、実施の形態１と同様にして、低位面１ａ、傾斜面１ｃ、及び高位面１ｂをそれぞれ形成する。これにより、ｎチャネルＭＩＳＦＥＴ形成領域４３は高位面１ｂに位置することになる。
【００６０】
次いで、図５−ｃの工程において、Ｓｉ基板１の表面上に、フォトリソグラフィを用いてｎチャネルＭＩＳＦＥＴ形成領域４３に開口を有するレジスト（図示せず）を形成し、このレジストをマスクにボロンのイオンを注入する。その後、酸素プラズマアッシングによってこのレジストを除去する。続いて、Ｓｉ基板１の表面上に、フォトリソグラフィを用いてｐチャネルＭＩＳＦＥＴ形成領域４２に開口を有するレジスト（図示せず）を形成し、このレジストをマスクに燐のイオンを注入する。その後、酸素プラズマアッシングによってこのレジストを除去する。次いで、熱処理を行い、それにより、ｐウェル５２及びｎウェル２を形成する。
【００６１】
次いで、図５−ｄの工程において、Ｓｉ基板１の表面上にゲート絶縁膜となる第１の酸化膜２０１を形成する。第１の酸化膜２０１は、例えば、希フッ酸液処理及び水洗の前処理を行い、１ｎｍ以上５ｎｍ以下程度の膜厚となるように、８００℃の急速加熱酸化法（ＲＴＯ）によって、Ｓｉ基板１の表面を酸化することにより形成する。その後、第１の酸化膜２０１の上にアンドープのポリシリコン膜２０２を減圧ＣＶＤ法により２００ｎｍ程度の厚みに堆積させる。
【００６２】
次いで、ポリシリコン膜２０２上に、フォトリソグラフィを用いてｎチャネルＭＩＳＦＥＴ形成領域４３に開口を有するレジスト（図示せず）を形成し、このレジストをマスクに燐をイオン注入して、ポリシリコン膜２０２の当該部分をｎ型のポリシリコン膜に変化させる。このイオン注入は、例えば、ドーズ量が５×１０15ｃｍ-2程度、加速エネルギーが１０ｋｅＶ以上１５ｋｅＶ以下の条件で行う。
【００６３】
次いで、ポリシリコン膜２０２上に、フォトリソグラフィを用いてｐチャネルＭＩＳＦＥＴ形成領域４２に開口を有するレジストを形成し、このレジストをマスクにボロンをイオン注入して、ポリシリコン膜２０２の当該部分をｐ型のポリシリコン膜に変化させる。このイオン注入は、例えば、ドーズ量が３×１０15ｃｍ-2程度、加速エネルギーが５ｋｅＶの条件で行う。
【００６４】
次いで、図５−ｅの工程において、フォトリソグラフィを用いて、ポリシリコン膜２０２上のｎチャネルＭＩＳＦＥＴのゲート電極を形成すべき領域にレジスト（図示せず）を形成し、このレジストをマスクにポリシリコン膜２０２を異方性エッチングする。これにより、ｎチャネルＭＩＳＦＥＴ形成領域４３ではゲート電極５４が形成される。一方、このとき、ｐチャネルＭＩＳＦＥＴ形成領域４２では、傾斜面１ｃに対してポリシリコン膜２０２がサイドウォール状に残り、この残ったポリシリコン膜がｐチャネルＭＩＳＳＦＥＴのゲート電極４となる。このゲート電極４の膜厚やゲート長は、この異方性エッチングの条件により制御することが可能である。また、ｐチャネルＭＩＳＦＥＴのゲート電極４とｎチャネルＭＩＳＦＥＴのゲート電極５４とをそれぞれ別の工程で形成することによって、ｐチャネルＭＩＳＦＥＴのゲート電極４のゲート長の制御性を向上させることができる。
【００６５】
次に、図５−ｆの工程において、フォトリソグラフィとイオン注入を用いて、ｎチャネルＭＩＳＦＥＴにＬＤＤ領域５５，５６を、ｐチャネルＭＩＳＦＥＴにＬＤＤ領域５，６を形成した後、サイドウォールとなる第２の酸化膜（図示せず）を減圧ＣＶＤ法で１００ｎｍ程度の厚みに堆積させる。そして、この第２の酸化膜及び第１の酸化膜２０１を異方性エッチングして、ｎチャネルＭＩＳＦＥＴのゲート電極５４の側壁にサイドウォール５９を形成するとともに、ｐチャネルＭＩＳＦＥＴのゲート電極４を覆うようにサイドウォール９を形成する。続いて、フォトリソグラフィとイオン注入を用いて、ｎチャネルＭＩＳＦＥＴのソース領域５７及びドレイン領域５８と、ｐチャネルＭＩＳＦＥＴのソース領域７及びドレイン領域８とを形成し、続いて、例えば１０００℃程度の温度、及び１０秒以上１５秒以下程度の時間で熱処理をして、ソース領域７，５７及びドレイン領域８，５８を活性化させる。
【００６６】
次いで、Ｓｉ基板１の全体の表面に第３の酸化膜（図示せず）を減圧ＣＶＤ法により堆積させる。その後、フォトリソグラフィにより形成したレジストをマスクに、第３の酸化膜をウエットエッチングして、サリサイド領域にＳｉ基板１のＳｉ表面を露出させる。その後、Ｓｉ基板１の全体の表面上に、例えばＣｏ、Ｔｉ、Ｎｉ等の金属を堆積させてＳｉと反応させ、各シリサイド層３３，３４，８３，８４を形成する。シリサイド層３３，３４は、それぞれ、ｐチャネルＭＩＳＦＥＴのソース電極及びドレイン電極を構成する。また、シリサイド層８３，８４は、それぞれ、ｎチャネルＭＩＳＦＥＴのソース電極及びドレイン電極を構成する。
【００６７】
次いで、図５−ｇの工程において、Ｓｉ基板１の全体の表面上に、ＢＰＳＧ膜からなる層間絶縁膜２５を形成する。次いで、層間絶縁膜２５に、ｐチャネルＭＩＳＦＥＴ及びｎチャネルＭＩＳＦＥＴのソース電極３３，８４、ドレイン電極３４、８４、ゲート電極４、５４にそれぞれ到達するコンタクトホールが形成され、その後、各コンタクトホールに、各電極３３、８３，４、８４，３４、８４に接触するタングステンプラグ２６が埋め込まれる。この各タングステンプラグが、それぞれ、ソースコンタクト、ゲートコンタクト、ドレインコンタクトを構成する。なお、ゲートコンタクトは、ゲート電極４，５４の幅方向の端面に接続するよう形成されるため、図５−ｇには示していない。次いで、層間絶縁膜２５上に、各タングステンプラグ２６に接続される金属配線２７が形成される。このようにして、Ｓｉ基板１上の領域４２にｐチャネルＭＩＳＦＥＴ３１が形成されかつ領域４３にｎチャネルＭＩＳＦＥＴ３２が形成された相補型ＭＩＳＦＥＴが作製される。  
【００６８】
そして、ダイシング工程において、この相補型ＭＩＳＦＥＴが形成されたウエハが、へき開により四角いチップに加工される。
【００６９】
以上のように構成された相補型ＭＩＳＦＥＴでは、ｐチャネルＭＩＳＦＥＴにおいて、（１１０）面にチャネルが形成されかつキャリア（正孔）が＜１−１０＞方向に走行するので、キャリアの移動度が向上し、ｎチャネルＭＩＳＦＥＴでは、キャリア（電子）の移動度が従来と同等（電子の移動度は（１００）面の方が、（１１０）面に比べて高い）となる。つまり、ｐチャネルＭＩＳＦＥＴ及びｎチャネルＭＩＳＦＥＴがともに最適な面にチャネル形成が可能となる。このため、従来からの課題であった相補型ＭＩＳＦＥＴにおけるｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴとのアンバランスを解消することができる。従って、ロジック回路においてボトルネックとなっていたｐチャネルＭＩＳＦＥＴの高速化が可能となるため、ＬＳＩを高速に動作させることが可能になる。また、アナログ回路においても、従来、高い相互コンダクタンス（ＧＭ）を有するｎチャネルＭＩＳＦＥＴのみが使われてきたが、ｐチャネルＭＩＳＦＥＴの相互コンダクタンスを従来に比べ大きくすることができるため、ＲＦ回路を相補型ＭＩＳＦＥＴで構成して、低電圧化することも可能となる。
【００７０】
また、本実施の形態の相補型ＭＩＳＦＥＴの製造方法によれば、（１００）面を主面とする基板を従来のプロセス技術によって、その一部に（１１０）面を形成することができる。従って、（１００）面を主面とする基板を用いて、ｐチャネルＭＩＳＦＥＴを（１１０）面上に、ｎチャネルＭＩＳＦＥＴを（１００）面上に形成することができ、このため、従来と同様の作業により、四角いチップを得ることができる。
（実施の形態３）
本発明の実施の形態３に係る電界効果トランジスタとしてのＭＩＳＦＥＴは、Ｓｉ以外の半導体からなる基板上に、その主面と異なる面方位の面にチャネルが形成されるように形成される。
【００７１】
基板の材料としては、例えば、第IV族元素、第IV族元素の化合物、及び第III族元素と第V族元素との化合物からなる半導体を用いることができる。
【００７２】
また、主面と異なる面方位の面、すなわち、ＭＩＳＦＥＴのチャネルが形成された場合にキャリアの移動度が向上する面としては、（１１０）面、及び（１１０）面以上の高次面が挙げられる。このような高次面としては、例えば、（１１１）面、（２１０）面、（２１１）面等が挙げられる。
【００７３】
このような構成としても、実施の形態１，２と同様の効果が得られる。
【００７４】
なお、実施の形態１，２では、（１００）面を主面とする基板に（１１０）面を形成したが、（１００）面以外の面を主面とする基板に（１１０）面を形成してもよい。
【００７５】
また、実施の形態１，２のｐチャネルＭＩＳＦＥＴを（１１０）面以外の高いキャリア（正孔）移動度を有する面に形成してもよい。
【００７６】
また、実施の形態２のｎチャネルＭＩＳＦＥＴを（１００）面以外の高いキャリア（電子）移動度を有する面に形成してもよい。
【００７７】
また、実施の形態１，２では、基板としてバルク基板を用いたが、ＳＯＩ基板を用いてもよい。
【産業上の利用可能性】
【００７８】
本発明に係る電界効果トランジスタは、へき開可能な面方位を有する基板上に形成された高いキャリア移動度を有する電界効果トランジスタ等として有用である。
【００７９】
本発明に係る電界効果トランジスタの製造方法は、へき開可能な面方位を有する基板上に形成された高いキャリア移動度を有する電界効果トランジスタの製造方法として有用である。
【００８０】
本発明に係る相補型電界効果トランジスタは、ｎチャネル電界効果トランジスタ及びｐチャネル電界効果トランジスタをともにそれぞれに最適な面方位となるように同じ基板上に形成した相補型の電界効果トランジスタ等として有用である。
【００８１】
本発明に係る相補型電界効果トランジスタの製造方法は、ｎチャネル電界効果トランジスタ及びｐチャネル電界効果トランジスタをともにそれぞれに最適な面方位となるように同じ基板上に形成した相補型の電界効果トランジスタの製造方法として有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１に係る電界効果トランジスタとしてのｐチャネルＭＩＳＦＥＴの要部の構成を模式的に示す平面図である。
【図２】図１のII−II線に沿った断面図である。
【図３−ａ】図１のｐチャネルＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図３−ｂ】図１のｐチャネルＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図３−ｃ】図１のｐチャネルＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図３−ｄ】図１のｐチャネルＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図３−ｅ】図１のｐチャネルＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図３−ｆ】図１のｐチャネルＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図３−ｇ】図１のｐチャネルＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図３−ｈ】図１のｐチャネルＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図３−ｉ】図１のｐチャネルＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図４】本発明の実施の形態２に係る電界効果トランジスタとしての相補型ＭＩＳＦＥＴの構成を模式的に示す断面図である。
【図５−ａ】図４の相補型ＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図５−ｂ】図４の相補型ＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図５−ｃ】図４の相補型ＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図５−ｄ】図４の相補型ＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図５−ｅ】図４の相補型ＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図５−ｆ】図４の相補型ＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【図５−ｇ】図４の相補型ＭＩＳＦＥＴの製造方法を工程別に示す断面図である。
【符号の説明】
【００８３】
１  Ｓｉ基板
１ａ  低位面
１ｂ  高位面
１ｃ  傾斜面
１ｄ  アンドープ領域
２  ｎウエル
５２  ｐウエル
３，５３  ゲート絶縁膜
３’，２０１  第１の酸化膜
４，５４  ゲート電極
４’  導体膜
５，６，５５，５６  ＬＤＤ領域
７，５７  ソース領域
８，５８  ドレイン領域
９，５９  サイドウォール
１０  ゲートコンタクト
２１，２３  レジスト
２１ａ，２３ａ  開口
２２  凹部
２４  イオン
２５  層間絶縁膜
２６  タングステンプラグ（コンタクト）
２７  金属配線
３０  チャネル領域
３１  ｐチャネルＭＩＳＦＥＴ
３２  ｎチャネルＭＩＳＦＥＴ
３３，８３  ソース電極（シリサイド層）
３４，８４  ドレイン電極（シリサイド層）
４１  ＳＴＩ
４２  ｐチャネルＭＩＳＦＥＴ形成領域
４３  ｎチャネルＭＩＳＦＥＴ形成領域
２０２  ポリシリコン膜
Ｈ  段差  
【図１】
2005150203.tif 000003
【図２】
2005150203.tif 000004
【図３−ａ】
2005150203.tif 000005
【図３−ｂ】
2005150203.tif 000006
【図３−ｃ】
2005150203.tif 000007
【図３−ｄ】
2005150203.tif 000008
【図３−ｅ】
2005150203.tif 000009
【図３−ｆ】
2005150203.tif 000010
【図３−ｇ】
2005150203.tif 000011
【図３−ｈ】
2005150203.tif 000012
【図３−ｉ】
2005150203.tif 000013
【図４】
2005150203.tif 000014
【図５−ａ】
2005150203.tif 000015
【図５−ｂ】
2005150203.tif 000016
【図５−ｃ】
2005150203.tif 000017
【図５−ｄ】
2005150203.tif 000018
【図５−ｅ】
2005150203.tif 000019
【図５−ｆ】
2005150203.tif 000020
【図５−ｇ】
2005150203.tif 000021