(57)【要約】【課題】  受信した信号を、誤差を持つ基準クロックで同期をとり、正しく解読する受信信号処理装置を提供する。【解決手段】  マンチェスタ符号の立上りまたは立下りのエッジを検出するエッジ検出手段を有し、前記エッジ検出手段にて検出された立上りまたは立下りのエッジをトリガーとして、この時点から前記レベル検出タイミング生成手段において生成された所定時間を経た後、マンチェスタ符号のＨｉレベルまたはＬｏレベルの検出する、という一連の動作を繰り返し、マンチェスタ符号の１ｂｉｔ毎に同期を取り直すことで、基準クロックに誤差をもつ振動子を用いた場合でも、同期をはずさない受信信号処理装置を提供する。【選択図】      図１
2005150870.tif 000002
【特許請求の範囲】
【請求項１】
マンチェスタ符号を含む信号を受信する受信手段と、
マンチェスタ符号のレベルの検出タイミングを生成するレベル検出タイミング生成手段と、
マンチェスタ符号のレベルを検出するレベル検出手段と、
レベル検出の時から立上りまたは立下りのエッジを監視する所定時間を設定するエッジ監視時間生成手段と、
マンチェスタ符号の立上りまたは立下りのエッジを検出するエッジ検出手段と、
前記レベル検出タイミング生成手段は、前記エッジ検出手段の立上りまたは立下りのエッジの検出タイミングにて受信信号との同期関係を保つ制御が行われることを特徴とする受信信号処理装置。
【請求項２】
レベル検出の時からエッジ監視時間生成手段を行なうまでの間に所定時間を生成する遅延時間生成手段を有することを特徴とする請求項１に記載の受信信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば無線通信のマンチェスタ符号を受信し、その受信信号を解読する処理装置に関するものである。
【背景技術】
【０００２】
一般に無線信号におけるマンチェスタ符号の受信して解読するためには、受信信号に対して同期をとり、同期をはずさない様にして信号を解読する必要がある。同期がはずれれば受信信号が解読に必要なタイミングと合わなくなり、解読中にエラーが生じる。
例えば、送信信号の速度が９６００ｂｐｓなら受信信号の解読タイミングも９６００ｂｐｓとすることにより同期をとることが可能となる。
このように同期を正確にとるためには、受信信号の解読を処理するＣＰＵの基準クロックに精度の高い水晶振動子を用いるのが一般的であり、少なくともｂｉｔ毎の同期がとられていることが受信信号の解読の前提となる（例えば特許文献１）。
【０００３】
また、近年、機器の小型化により大容量の電池を搭載することが難しくなり、消費電力を抑えることが要求されるようになってきた。そのためには、受信信号の解読を処理するＣＰＵの基準クロックの周波数を低くする事が効果的である。
例えば、９６００ｂｐｓのマンチェスタ符号は、符号が“０”を表す場合、Ｈｉｇｈのレベル（以下Ｈｉと称す）の時間が５２μｓでそれに続くＬｏｗのレベル（以下Ｌｏと称す）の時間が５２μｓである。
この位の時間であれば、例えば１クロックで１命令を実行するＣＰＵを使用することにより、基準クロックに１ＭＨｚまたは２ＭＨｚを使用して９６００ｂｐｓの受信信号の解読に必要な時間を確保することが可能である。
【０００４】
【特許文献１】特開２００１−１１１６３３号（第４頁、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年、小型の１ＭＨｚまたは２ＭＨｚの水晶振動子は手に入りにくくなってきた。このため、１ＭＨｚまたは２ＭＨｚの基準クロックは水晶振動子の代替としてセラミック発振子等で作る必要があるが、セラミック発振子は１％程度の誤差を持ち、水晶振動子に比べて精度が劣る。
例えば＋１％の誤差を持つ１ＭＨｚの振動子をＣＰＵの基準クロックに使用して、上記９６００ｂｐｓのマンチェスタ符号の“０”を連続して受信したとする。
この時、図７に示すように、受信信号の最初の１ｂｉｔ目のＨｉのレベル検出を上記５２μｓの中央（即ち立ち上がりから２６μｓの時点）で行なったとすると、２ｂｉｔ目のＨｉの検出は２ｂｉｔ目の立上りから２７．０４μｓの時点で行なわれる。誤差は積算されていくので、２５ｂｉｔ目のＨｉの検出は２５ｂｉｔ目の立上りから５０．９６μｓの時点で行なわれ、２６ｂｉｔ目のＨｉの検出は２６ｂｉｔ目の立上りから５２μｓの時点で行なわる。そして、２６ｂｉｔ目のＬｏの検出では２６ｂｉｔ目の立下りから５２．５２μｓの時点で行なわれることになり、２６ｂｉｔ目の時点で解読ミスまたは解読エラーを起こす。
【０００６】
本発明は、以上の課題を解決するためになされたもので、数％の誤差を持つ振動子等を受信信号の解読を処理するＣＰＵの基準クロックに使用した場合においても、マンチェスタ符号の１ｂｉｔ毎に受信信号と解読タイミングの同期をとり直すことにより、解読ミス
または解読エラーを起こさない受信信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するために、本発明は、
マンチェスタ符号を含む信号を受信する受信手段と、
マンチェスタ符号のＨｉｇｈのレベルまたはＬｏｗのレベルの検出のタイミングを生成するレベル検出タイミング生成手段と、
マンチェスタ符号のＨｉｇｈのレベルまたはＬｏｗのレベルを検出するレベル検出手段と、
レベル検出の時から立上りまたは立下りのエッジを監視する所定時間を設定するエッジ監視時間生成手段と、
マンチェスタ符号の立上りまたは立下りのエッジを検出するエッジ検出手段と、
前記レベル検出タイミング生成手段は、前記エッジ検出手段の立上りまたは立下りのエッジの検出タイミングにて受信信号との同期関係を保つ制御が行われることを特徴とする。
【発明の効果】
【０００８】
本発明の受信信号処理装置は、数％の誤差を持つ振動子等を受信信号の解読を処理するＣＰＵの基準クロックに使用した場合においても、マンチェスタ符号の１ｂｉｔ毎に受信信号と解読タイミングの同期をとり直すことにより、解読ミスまたは解読エラーを防ぐことが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照にして本発明の実施形態について説明する。
図１は本発明の一実施形態である受信信号処理装置１００のブロック図である。同図において１０１はマンチェスタ符号を含む信号を受信する受信手段である受信回路、１０２は受信アンテナ、１０３は該受信した信号を解読するＣＰＵで、本実施形態では時間生成手段、レベル検出手段、エッジ検出手段、ＲＯＭ及びＲＡＭを含む。時間生成手段は、本実施形態では、レベル検出タイミング生成手段、エッジ監視時間生成手段及び遅延時間生成手段として使用される。
１０４はＣＰＵ１０３を動作させるための基準クロック発生回路、１０５はＣＰＵ１０３が受信信号を解読したことを指示するためのインジケータ、１０６はＣＰＵ１０３から解読された解読データを受け取り、他の制御を行なう上位の制御装置である。ＣＰＵ１０３の能力が高ければ、ＣＰＵ１０３が上位の制御装置１０６の役割を兼ねることも可能である。
【００１０】
図２は、ここでは図示しない送信装置から送信され、受信回路１０１が受信する信号の一例である。
図２（ａ）は受信信号のデータフォーマット例で、該実施形態では０符号パターン部、１／０符号パターン部、データ開始ｂｉｔ部及びデータフレーム部で構成されている。
図２（ｂ）は、０符号パターン部でマンチェスタ符号“０”（以下、０符号と称す）の１６ｂｉｔで構成される。
図２（ｃ）は、１／０符号パターン部でマンチェスタ符号“１”（以下、１符号と称す）と０符号の組み合わせが４回、即ち８ｂｉｔで構成される。
図２（ｄ）は、データ開始ｂｉｔ部で、該実施形態では０符号パターン部の０符号の４倍の長さの０符号が２ｂｉｔ、０符号パターン部と同じ長さの０符号が１ｂｉｔ、で構成される。これは後述するデータフレーム部で、０符号パターン部及びそれに続く１／０符号パターン部と同一のデータが存在した場合でも、ここにデータフレーム部では存在しないデータ開始ｂｉｔ部があることによって、データフレーム部でないことを判別するためである。
図２（ｅ）は、データフレーム部で、０符号または１符号の、例えば２４ｂｉｔで構成
される。ここではデータフレーム部の最初の４ｂｉｔを、０１００であるとして図示する。
【００１１】
以下、図面を用いて受信信号の検出方法を説明する。
該実施形態では９６００ｂｐｓのマンチェスタ符号が受信信号とする。但し、前述したようにデータ開始ｂｉｔ部はその４倍の長さの０符号を持つ。
受信信号は、最初に０符号が１６回繰り返されるので、初めにこれを検出する方法を説明する。
図３は０符号を２ｂｉｔ示した図である。まず、信号の立上りエッジを検出し、これをトリガー３０１とする。トリガー３０１を検出したら、レベル検出タイミング生成手段にて生成された時間２６μｓ後に、レベル検出手段においてＨｉまたはＬｏのレベルを検出する。Ｌｏであれば０符号でないと判断して、再び最初の０符号パターン部のトリガー３０１を待つ。
もし、Ｈｉであれば０符号の可能性があるので遅延時間生成手段にて生成された時間ｔ１を経てエッジ検出手段により立下りエッジがあるかの監視を始める。
立下りエッジを監視する最大の時間はエッジ監視時間生成手段にて設定された時間（以下、監視窓と称す）で、これをｗ１とする。監視窓ｗ１で立下りエッジが検出されなければ０符号でないと判断し、再び最初の０符号パターン部のトリガー３０１を待つ。
もし、監視窓で立下りエッジが検出されたら０符号であると判断し、該立下りエッジをトリガー３０２として、レベル検出タイミング生成手段にて生成された時間７８μｓ後にレベル検出手段においてＨｉまたはＬｏのレベルを検出する。Ｌｏであれば０符号でないと判断して、再び最初の０符号パターン部のトリガー３０１を待つ。
もし、Ｈｉであれば０符号の可能性があるので遅延時間生成手段にて生成された時間ｔ２を経た後監視窓ｗ２を開き、エッジ検出手段により立下りエッジの検出を始める。立下りエッジが検出されれば０符号であると判断し、これをトリガー３０３とする。
以後、この過程を繰り返し、０符号が例えば連続して１０回以上検出された場合に、０符号パターン部を受信している、と判断する。つまり、０符号が連続して１０回から１６回検出された場合、０符号パターン部である、と判断する。
【００１２】
次に図４を用いて１／０符号パターン部の検出を説明する。
０符号パターン部の後に続く信号は１／０符号パターン部の最初のｂｉｔである１符号である。
図４は０符号パターン部の最後の０符号（該実施形態では１６ｂｉｔ目）とそれに続く１／０符号パターン部の１ｂｉｔ目の１符号を示す。また、０符号パターン部の１６ｂｉｔ目における監視窓で検出された立下りエッジをトリガー４０１として示す。
トリガー４０１の後、レベル検出タイミング生成手段にて生成された時間７８μｓ後にレベル検出手段においてＬｏが検出されたら、１符号の可能性があるので遅延時間生成手段にて生成された時間ｔ３を経た後監視窓ｗ３を開き、エッジ検出手段により立上りエッジの検出を始める。立上りエッジが検出されれば１符号であると判断し、該立下りエッジをトリガー４０２として、レベル検出タイミング生成手段にて生成された時間７８μｓ後にレベル検出手段においてＨｉまたはＬｏのレベルを検出する。
以上の検出方法を繰り返して８ｂｉｔの１／０符号パターン部を判別する。もし、１／０符号パターン部でないと判断されたら、再び最初の０符号パターン部のトリガー３０１を待つ。
【００１３】
次に図５を用いてデータ開始ｂｉｔ部の検出を説明する。
前述の通り、データ開始ｂｉｔ部は０符号パターン部の０符号の４倍の長さの０符号が２ｂｉｔ、０符号パターン部と同じ長さの０符号が１ｂｉｔ、で構成され、１／０符号パターン部の８ｂｉｔ目の後に続く。
１／０符号パターン部の８ｂｉｔ目の監視窓で立下りを検出したら、これをトリガー５
０１とする。
トリガー５０１の後、該実施形態では２６μｓ後、レベル検出手段にてレベルを検出し、Ｌｏであることを確認する。Ｌｏの確認後、遅延時間ｔ４を経て、監視窓ｗ４を開く。監視窓ｗ４で立上りエッジを検出したら、これをトリガー５０２とする。
トリガー５０２の後、レベル検出手段により７８μｓ後、１３０μｓ後及び１５６μｓ後にレベルを検出し、Ｈｉであるか否かを確認する。これはデータフレーム部では存在しない１０４μｓより長いＨｉを確認するためである。
ここにおいても上記３つの検出レベルがＨｉでなければ、データ開始ｂｉｔ部でないと判断し、再び最初の０符号パターン部のトリガー３０１を待つ。
上記３つの検出でＨｉが確認されれば、遅延時間ｔ５を経て監視窓ｗ５を開く。監視窓ｗ５で立下りエッジを検出したら、これをトリガー５０３とする。
トリガー５０３の後、レベル検出手段により７８μｓ後、１３０μｓ後及び１５６μｓ後にＬｏであるか否かを確認する。
Ｌｏの確認が出来たら遅延時間ｔ６を経て監視窓ｗ６を開く。監視窓ｗ６で立上りエッジを検出したら、これをトリガー５０４とする。
同様の手段で、データ開始ｂｉｔ部の２ｂｉｔ目を検出する。
２ｂｉｔ目の最後の監視窓ｗ７で３ｂｉｔ目の立上りを検出したら２６μｓ後にレベル検出手段でＨｉのレベルを確認し、遅延時間ｔ８を経て監視窓ｗ８を開く。監視窓ｗ８で立下りを検出し３ｂｉｔ目を確認したら、これをトリガー５０５とする。
【００１４】
次に図６を用いてデータフレーム部の検出を説明する。
トリガー５０５から、レベル検出タイミング生成手段にて生成された時間７８μｓ後にレベル検出手段においてＨｉまたはＬｏのレベルを検出する。
Ｌｏであれば１符号の可能性があるので遅延時間生成手段にて生成された時間ｔ９を経て監視窓ｗ９を開き、エッジ検出手段により立下りエッジがあるかの監視を始め、監視窓ｗ９で立下りエッジが確認されれば１符号である、と判断する。
Ｈｉであれば０符号の可能性があるので遅延時間生成手段にて生成された時間ｔ９を経て監視窓ｗ９を開き、エッジ検出手段により立上りエッジがあるかの監視を始め、監視窓ｗ９で立上りエッジが確認されれば０符号である、と判断する。
図６は、データフレーム部の１ｂｉｔ目が０符号である、として図示している。
上記監視窓で確認された立上り又は立下りエッジをトリガー６０１とする。
以後この過程を繰り返し、データフレーム部の２４ｂｉｔを判別することにより、データの解読を実現する。
尚、本実施形態ではデータフレーム部に続くデータ終了ｂｉｔ部を設定していないが、例えばデータ開始ｂｉｔ部と同様に０符号の４倍の長さを持つ０符号等を含むデータ終了ｂｉｔ部を設定し、データフレーム部の終了を確認しても良い。
【００１５】
次に本発明により許容できる基準クロックの誤差に関して説明する。
本実施形態で、遅延時間ｔ１からｔ９、監視窓ｗ１からｗ９について説明した。
ｔ１が開始される点はレベルを検出する点であるので、これを検出点ｐ１とおく。同様にｔ２に対してはｐ２、以下同様にｐ９までをおく。
また、今後の説明において、基準クロックの誤差をｙ、遅延時間をｔ、監視窓の大きさをｗとおく。
ｐ１、ｐ４、ｐ８はトリガーから２６μｓ後にレベルを検出する。この時、トリガーから＋５２μｓを超えると正しいレベルを検出できない。従って、
プラス誤差の場合、
（２６＋ｔ）×（１＋ｙ）≦５２
ｔ＝０の時ｙは最大となり
ｙ≦１
つまり、＋１の誤差（＝＋１００％の誤差）を許容する。
また、マイナス誤差の場合は、トリガーから０μｓでも正しいレベルを検出できるので無限大のマイナス誤差を許容する。
【００１６】
ｐ２、ｐ３、ｐ９は、トリガーから７８μｓを経た後、５２μｓの長さのＨｉのレベルまたはＬｏのレベルをその中央で検出する。この時、±２６μｓの範囲を超えると正しいレベルを検出できない。従って、
プラス誤差の場合、
（７８＋ｔ）×（１＋ｙ）≦１０４
ｔ＝０の時ｙは最大となり
ｙ≦０．３３３
つまり、＋０．３３３の誤差（＝＋３３．３％の誤差）を許容する。
マイナス誤差の場合、ｔには依存せず
７８×（１−ｙ）≧５２
ｙ≦０．３３３
つまり、−０．３３３の誤差（＝−３３．３％の誤差）を許容する。
【００１７】
ｐ５、ｐ６、ｐ７はトリガーから１５６μｓ後にレベルを検出する。この時、トリガーから＋２０８μｓを超えると正しいレベルを検出できない。従って、
プラス誤差の場合、
（１５６＋ｔ）×（１＋ｙ）≦２０８
ｔ＝０の時ｙは最大となり
ｙ≦０．３３３
つまり、＋０．３３３の誤差（＝＋３３．３％の誤差）を許容する。
また、マイナス誤差の場合は、トリガーから０μｓでも正しいレベルを検出できるので無限大のマイナス誤差を許容する。
【００１８】
次に、遅延時間ｔ、監視窓の大きさｗに関して説明する。
前述の様にｔ＝０で許容誤差の最大値±０．３３３（＝最大値±３３．３％）を得ることができるが、ｗに範囲を設定しないとエッジが得られるまでずっとエッジを監視続けることになり、例えば上記ｐ２、ｐ３、ｐ９及びｐ５、ｐ６、ｐ７のマイナス誤差の場合、誤差を無限大まで許容することになる。これは現実的でない。
以下は、本実施形態で求められた最大誤差±０．３３３（＝最大誤差±３３．３％）を許容する場合の、遅延時間ｔと監視窓の大きさｗを算出する。
本実施形態においては、ｗは許容誤差±０．３３３（＝許容誤差±３３．３％）の範囲で考えて設定すれば十分なので、
ｐ１、ｐ４、ｐ８において、
プラス誤差の場合、トリガーからｗ以後はエッジの監視を行なわないので、
（２６＋ｔ＋ｗ）×（１＋ｙ）≧５２
である必要がある。
ｔ＝０、ｙ＝０  の時ｗは最大となり、
ｗ≧２６
マイナス誤差の場合、ｙ＝−０．３３３  とおき、
（２６＋ｔ＋ｗ）×（１−０．３３３）≧５２
ｔ＝０  の時ｗは最大となり、
ｗ≧５２
【００１９】
ｐ２、ｐ３、ｐ９において、
プラス誤差の場合、
（７８＋ｔ＋ｗ）×（１＋ｙ）≧１０４
ｔ＝０、ｙ＝０  の時ｗは最大となり、
ｗ≧２６
マイナス誤差の場合、ｙ＝−０．３３３  とおき、
（７８＋ｔ＋ｗ）×（１−０．３３３）≧１０４
ｔ＝０  の時ｗは最大となり、
ｗ≧７８
【００２０】
ｐ５、ｐ６、ｐ７において、
プラス誤差の場合、
（１５６＋ｔ＋ｗ）×（１＋ｙ）≧２０８
ｔ＝０、ｙ＝０  の時ｗは最大となり、
ｗ≧５２
マイナス誤差の場合、ｙ＝−０．３３３  とおき、
（１５６＋ｔ＋ｗ）×（１−０．３３３）≧２０８
ｔ＝０  の時ｗは最大となり、
ｗ≧１５６
【００２１】
次にｔが０でない場合に関して説明する。
監視窓ｗはエッジを監視しているので、もし外乱等で受信信号にノイズが乗り、これが監視窓ｗに入った場合、このノイズを、誤って監視しているエッジとして検出することになる。ここで、監視窓ｗが小さければ小さいほどノイズが監視窓ｗに入る確率は小さくなる。従って、必要以上に監視窓ｗを大きく取ることはノイズに弱くなる、ということになり望ましくない。
上記において説明した通り、ｔ＝０で許容誤差は最大で±０．３３３（＝±３３．３％）を得るが、例えばセラミック発振子においても誤差は±０．０１（＝±１％）程度であるので、±０．１（＝±１０％）の誤差を許容すれば十分、という想定ができる。
以下、本実施形態において許容誤差ｙを±０．１（＝±１０％）とした場合のｔ及びｗを算出する。
【００２２】
ｔはプラス誤差において算出され、ｗはマイナス誤差において算出されるので
ｐ１、ｐ４、ｐ８において、
プラス誤差０．１の場合、
（２６＋ｔ）×（１＋０．１）≦５２
ｔ≦２１
マイナス誤差０．１の場合、
（２６＋ｔ＋ｗ）×（１−０．１）≧５２
ｔ＝２１とおき、
ｗ≧１１
【００２３】
ｐ２、ｐ３、ｐ９において、
プラス誤差０．１の場合、
（７８＋ｔ）×（１＋０．１）≦１０４
ｔ≦１７
マイナス誤差０．１の場合、
（７８＋ｔ＋ｗ）×（１−０．１）≧１０４
ｔ＝１７とおき、
ｗ≧２１
【００２４】
ｐ５、ｐ６、ｐ７において、
プラス誤差０．１の場合、
（１５６＋ｔ）×（１＋０．１）≦２０８
ｔ≦３３
マイナス誤差０．１の場合、
（１５６＋ｔ＋ｗ）×（１−０．１）≧２０８
ｔ＝３３とおき、
ｗ≧４２
を得る。
【００２５】
以上、説明したように本発明の受信信号処理装置は、数％の誤差を持つ振動子等を受信信号の解読を処理するＣＰＵの基準クロックに使用した場合においても、マンチェスタ符号の１ｂｉｔ毎に受信信号と解読タイミングの同期をとり直すことにより、解読ミスまたは解読エラーを防ぐことが可能なので、消費電力を抑えるために１ＭＨｚまたは２ＭＨｚ程度の数％の誤差を持つセラミック発振子等を搭載した小型機器には特に有効である。
【００２６】
尚、本実施形態では、９６００ｂｐｓのマンチェスタ符号を受信信号として、各図面の中に、Ｈｉの時間５２μｓ、Ｌｏの時間５２μｓ等と具体的な数値を入れたが、数値は本発明を理解しやすいように示した一例であり、これらの数値によって本発明が限定されるものではない。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態である受信信号処理装置のブロック図である。
【図２】本発明の一実施形態である受信信号処理装置の受信回路が受信する信号のフォーマット例である。
【図３】受信信号の０符号パターン部のタイムチャートの一部である。
【図４】受信信号の０符号パターン部と１／０符号パターン部のタイムチャートの一部である。
【図５】受信信号の１／０符号パターン部の一部とデータ開始ｂｉｔ部のタイムチャートである。
【図６】受信信号のデータ開始ｂｉｔ部とデータフレーム部のタイムチャートの一部である。
【図７】振動子の誤差により、同期がはずれる場合のタイムチャートである。
【符号の説明】
【００２８】
１０１  受信回路
１０２  受信アンテナ
１０３  ＣＰＵ
１０４  基準クロック発生回路
１０５  インジケータ
１０６  上位の制御装置
３０１、３０２、３０３  トリガー
４０１、４０２  トリガー
５０１、５０２、５０３、５０４、５０５  トリガー
６０１  トリガー
【図１】
2005150870.tif 000003
【図２】
2005150870.tif 000004
【図３】
2005150870.tif 000005
【図４】
2005150870.tif 000006
【図５】
2005150870.tif 000007
【図６】
2005150870.tif 000008
【図７】
2005150870.tif 000009