(57)【要約】【課題】通信経路の中に大きくデューティ比を崩すような回路が存在するシステムであっても、デューティ比の補正をする回路を作成することなく、通信速度の制約を抑制することを目的とする。【解決手段】通信速度を決定する分周カウンタ３のカウント値と、立下り遅延と立上り遅延の差から算出された値を比較回路４で比較し、一致した信号をデータ受信シフトクロック（Ｓ２０１）としてデータを受信することで、最適の位置で受信データを取り込むことが実現できる。また、このデータ受信シフトクロック（Ｓ２０１）をデータ送信シフトクロック（Ｓ２０１）としてデータ送信シフトレジスタ７からのシリアルデータ（Ｓ２０３）を送信制御回路５で通信システム上とは逆のデューティ比をもったデータを送信することで、相手側通信装置に正常なデューティ比をもったデータを送信できる。【選択図】  図１
2005020471.tif 000002
【特許請求の範囲】
【請求項１】
データを任意のタイミングで送受信する調歩同期式通信回路であって、
任意の周期のクロックを出力するクロック発生回路と、
データ受信時に受信データの開始ビットを読込んで開始ビット判定信号を出力する開始ビット判別回路と、
前記開始ビット判定信号の入力に伴い前記クロックを分周すると共に前記クロックのクロック数をカウントする分周カウンタと、
前記カウントしたクロック数と外部から入力されるタイミング指示データを比較して一致する場合には一致信号を出力する比較器と、
前記一致信号をデータ受信シフトクロックとしてデータ受信端子から入力されるデータを受信するデータ受信シフトレジスタと
を有し、前記データ受信シフトクロックを用いてデータを読込むことにより、通信経路上の遅延のばらつきによる受信データのデューティー比の歪に対応して受信データを読込むことを特徴とする調歩同期式通信回路。
【請求項２】
データを任意のタイミングで送受信する調歩同期式通信回路であって、
任意の周期のクロックを出力するクロック発生回路と、
前記クロックを分周してアンダーフロー信号を出力すると共に前記クロックのクロック数をカウントする分周カウンタと、
前記カウントしたクロック数と外部から入力されるタイミング指示データを比較して一致する場合には一致信号を出力する比較器と、
前記一致信号をデータ送信シフトクロックとして外部から入力されるデータを出力するデータ送信シフトレジスタと、
前記アンダーフロー信号をクロック入力とし前記データ送信シフトレジスタの出力信号を入力データとするフリップフロップと、
前記フリップフロップの出力信号および前記データ送信シフトレジスタの出力信号を入力信号とするＡＮＤ回路と、
前記フリップフロップの出力信号および前記データ送信シフトレジスタの出力信号を入力信号とするＯＲ回路と、
外部から入力するデューティ比切り替え信号により、前記ＡＮＤ回路の出力信号または前記ＯＲ回路の出力信号を選択してデータ送信端子から出力する切り替え回路と
を有し、前記データ送信シフトクロックに同期して内部回路から入力されたデータを取り込み、その取り込んだデータを前記アンダーフロー信号をクロック入力としてフリップフロップでシフトして前記データ送信シフトレジスタの出力信号とＯＲおよびＡＮＤを取り、それぞれの出力信号を立下り遅延の大きい場合に用いる送信データ、または立上り遅延の大きい場合に用いる送信データとして、通信経路上の遅延の特性に応じていずれかの送信データを選択することを特徴とする調歩同期式通信回路。
【請求項３】
前記タイミング指示データの入力タイミングを、前記受信データの立ち上り遅延時間と立下り遅延時間の差の１／２の絶対値とすることを特徴とする請求項１記載の調歩同期式通信回路。
【請求項４】
前記デューティ比切り替え信号の値を、前記受信データの立ち上り遅延時間と立下り遅延時間の差の極性により決定することを特徴とする請求項２記載の調歩同期式通信回路。
【請求項５】
前記タイミング指示データの入力タイミングを、前記受信データの１ビット分のＨｉｇｈ期間長、およびＬｏｗ期間長を実測し、そのＨｉｇｈ期間長とＬｏｗ期間長の差の１／２の絶対値とすることを特徴とする請求項１記載の調歩同期式通信回路。
【請求項６】
前記デューティ比切り替え信号の値を、前記受信データの１ビット分のＨｉｇｈ期間長、およびＬｏｗ期間長を実測し、そのＨｉｇｈ期間長とＬｏｗ期間長の差の極性より決定することを特徴とする請求項２記載の調歩同期式通信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、調歩同期式通信回路の受信タイミングの制御と送信波形制御に関するもので、特にエアコンの室外機と室内機間におけるような電源系の異なる機器間に用いられる調歩同期式通信回路に関するものである。
【０００２】
【従来の技術】
従来の調歩同期式通信回路について、図６，図７，図８，図９を用いて説明する。
【０００３】
図６は一般的な調歩同期式通信回路間の通信を説明する概念図であり、例えば、エアコンの室外機と室内機間の通信などに用いられる。図７は従来の調歩同期式通信回路を示す構成図、図８は従来の調歩同期式通信回路の動作を示す信号波形図、図９は従来の調歩同期式通信回路におけるデューティ比の大きい場合の動作を示す信号波形図である。
【０００４】
図６において、室外機側の調歩同期式通信回路Ｕ１の送信端子ＴＸＤから送信データが出力され、絶縁部品Ｚ２を通して室内機側の調歩同期式通信回路Ｕ２の受信端子ＲＸＤで受信を行う。また、室内機側の調歩同期式通信回路Ｕ２の送信端子ＴＸＤから送信データが出力され、絶縁部品Ｚ１を通して室内機側の調歩同期式通信回路Ｕ２の受信端子ＲＸＤで受信を行う。これらの通信はあらかじめ決められたデータ速度で通信を行っている。
【０００５】
従来の調歩同期式通信回路の動作を図７および図８で説明する。
図７において、従来の調歩同期式通信回路は、開始ビット判別回路２から出力された開始ビット判定信号をリセット信号としてクロック発生回路１から出力されたクロックを分周する分周カウンタ３と、分周カウンタ３から出力されるクロックをデータ送信シフトクロックとするデータ送信シフトレジスタ７と、分周カウンタ３から出力されるクロックをデータ受信シフトクロックとするデータ受信シフトレジスタ６から構成される。
【０００６】
データ受信時、調歩同期式通信回路Ｕ２の送信端子ＴＸＤから送信されたデータＳ１０２は図８の９１のような波形で送信される。この図の場合、送信データは「１０１０１０１０」にしている。このシリアルデータが絶縁部品Ｚ１をとおると、絶縁部品Ｚ１の特性により、その出力データＳ１０３は、立下り遅延ｔ１、立上り遅延ｔ２の遅延が付加され、図８の９２のように波形の”Ｈ”期間と”Ｌ”期間が変化し、デューティ比の崩れた波形になる。調歩同期式通信回路Ｕ１の受信端子ＲＸＤに入力された受信データは、開始ビット判定回路２により開始ビットが判定され、開始ビット判定回路２から開始ビット判定信号が出力される。この開始ビット判定信号によってリセットされた分周カウンタ３は、クロック発生回路１からのクロック信号の分周を開始し、あらかじめ決められた通信速度に対応して受信したデータＳ１０２の中央部でデータを取り込むことができるような図８の９３の波形に示すようなデータ受信シフトクロックとしてデータＳ２００を出力し、このクロックに従ってデータＳ１０３は受信データシフトレジスタ６で受信される。この場合は、８ビット受信であるので、波形９４に示すデータＳ３００のように受信シフトクロックが８回出力される間データ受信シフトレジスタに格納され、その後、内部回路に出力されて受信を完了する。
【０００７】
データ送信時、あらかじめ決められた通信速度により設定されたクロック発生回路１からのクロック信号を分周カウンタ３で分周し、その分周後のクロックを図８の９５に示す波形のようなデータ送信シフトクロックのデータＳ２００として、データ送信シフトレジスタ７から送信データＳ１００が送出される。このシリアルデータが調歩同期式回路Ｕ１の送信端子ＴＸＤから図８の波形９６で送信され、絶縁部品Ｚ２に入力される。ここで受信時と同様に立下り遅延ｔ１、立上り遅延ｔ２の遅延が付加されデータＳ１０１を出力し、調歩同期式通信回路Ｕ２の受信端子ＲＸＤに図８の９７のような波形の歪みを加えられた波形で到達する。以下調歩同期式通信回路Ｕ２の受信動作は，調歩同期式通信回路Ｕ１の受信動作と同じである。
【０００８】
また、通信開始時にあらかじめ決まったフォーマットのデータで送受信クロックの自動設定を行ったり、受信データの変化点をサンプリングすることで、受信クロックの自動補正を行う例もある（例えば特許文献１参照）。
【０００９】
しかしながら、前述のような送受信の動作において、調歩同期式通信回路Ｕ２とＵ１の間に存在する絶縁部品Ｚ１とＺ２は、信号波形の立上り時間ｔ２と立下がり時間ｔ１に差があるのが一般的である。この立上り、立下り時間による遅延が、通信速度に比べて十分に小さい場合は、従来の調歩同期式通信回路の構成でも問題なく通信できるが、通信速度が速くなる場合、図９の波形１０２のようにＨｉｇｈ期間とＬｏｗ期間のデューティ比が大きく崩れた波形が受信端子に入力され、図９のデータ受信シフトクロックＳ２００に示す波形１０３ではデータの受信が正しくできないという問題点があった。このため従来は、通信システム上に立上り、立下り遅延差の大きい部品を挿入しなければいけない場合、通信速度を遅延差に対して十分に遅くする必要があった。
【００１０】
【特許文献１】
特開平５−２２７２５１号公報（第１図および第５図）
【００１１】
【発明が解決しようとする課題】
つまり、以上説明したように、通信経路の中に大きくデューティ比を崩すような回路が存在するシステムにおいては、受信データのサンプリング位置が固定されている従来の調歩同期式通信回路では、通信速度に比例して誤動作を起こしやすくなる。このため誤動作を回避するためには、通信経路上にデューティ比を補正する回路を作成するか、通信速度を低く設定するしか解決する方法がなく、コストとシステム設計において大きな制約が発生するという問題点があった。
【００１２】
したがって本発明の調歩同期式通信回路は、通信経路の中に大きくデューティ比を崩すような回路が存在するシステムであっても、デューティ比の補正をする回路を作成することなく、通信速度の制約を抑制することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１記載の調歩同期式通信回路は、データを任意のタイミングで送受信する調歩同期式通信回路であって、任意の周期のクロックを出力するクロック発生回路と、データ受信時に受信データの開始ビットを読込んで開始ビット判定信号を出力する開始ビット判別回路と、前記開始ビット判定信号の入力に伴い前記クロックを分周すると共に前記クロックのクロック数をカウントする分周カウンタと、前記カウントしたクロック数と外部から入力されるタイミング指示データを比較して一致する場合には一致信号を出力する比較器と、前記一致信号をデータ受信シフトクロックとしてデータ受信端子から入力されるデータを受信するデータ受信シフトレジスタとを有し、前記データ受信シフトクロックを用いてデータを読込むことにより、通信経路上の遅延のばらつきによる受信データのデューティー比の歪に対応して受信データを読込むことを特徴とする。
【００１４】
請求項２記載の調歩同期式通信回路は、データを任意のタイミングで送受信する調歩同期式通信回路であって、任意の周期のクロックを出力するクロック発生回路と、前記クロックを分周してアンダーフロー信号を出力すると共に前記クロックのクロック数をカウントする分周カウンタと、前記カウントしたクロック数と外部から入力されるタイミング指示データを比較して一致する場合には一致信号を出力する比較器と、前記一致信号をデータ送信シフトクロックとして外部から入力されるデータを出力するデータ送信シフトレジスタと、前記アンダーフロー信号をクロック入力とし前記データ送信シフトレジスタの出力信号を入力データとするフリップフロップと、前記フリップフロップの出力信号および前記データ送信シフトレジスタの出力信号を入力信号とするＡＮＤ回路と、前記フリップフロップの出力信号および前記データ送信シフトレジスタの出力信号を入力信号とするＯＲ回路と、外部から入力するデューティ比切り替え信号により、前記ＡＮＤ回路の出力信号または前記ＯＲ回路の出力信号を選択してデータ送信端子から出力する切り替え回路とを有し、前記データ送信シフトクロックに同期して内部回路から入力されたデータを取り込み、その取り込んだデータを前記アンダーフロー信号をクロック入力としてフリップフロップでシフトして前記データ送信シフトレジスタの出力信号とＯＲおよびＡＮＤを取り、それぞれの出力信号を立下り遅延の大きい場合に用いる送信データ、または立上り遅延の大きい場合に用いる送信データとして、通信経路上の遅延の特性に応じていずれかの送信データを選択することを特徴とする。
【００１５】
請求項３記載の調歩同期式通信回路は、請求項１記載の調歩同期式通信回路において、前記タイミング指示データの入力タイミングを、前記受信データの立ち上り遅延時間と立下り遅延時間の差の１／２の絶対値とすることを特徴とする。
【００１６】
請求項４記載の調歩同期式通信回路は、請求項２記載の調歩同期式通信回路において、前記デューティ比切り替え信号の値を、前記受信データの立ち上り遅延時間と立下り遅延時間の差の極性により決定することを特徴とする。
【００１７】
請求項５記載の調歩同期式通信回路は、請求項１記載の調歩同期式通信回路において、前記タイミング指示データの入力タイミングを、前記受信データの１ビット分のＨｉｇｈ期間長、およびＬｏｗ期間長を実測し、そのＨｉｇｈ期間長とＬｏｗ期間長の差の１／２の絶対値とすることを特徴とする。
【００１８】
請求項６記載の調歩同期式通信回路は、請求項２記載の調歩同期式通信回路において、前記デューティ比切り替え信号の値を、前記受信データの１ビット分のＨｉｇｈ期間長、およびＬｏｗ期間長を実測し、そのＨｉｇｈ期間長とＬｏｗ期間長の差の極性より決定することを特徴とする。
【００１９】
以上のように、通信経路の中に大きくデューティ比を崩すような回路が存在するシステムであっても、デューティ比の補正をする回路を作成することなく、通信速度の制約を抑制することができる。
【００２０】
【発明の実施の形態】
以下本発明の実施の形態について、図１，図２，図３，図４，図５，図６を参照しながら説明する。
【００２１】
図１は本発明の調歩同期式通信回路を示す構成図、図２は本発明の調歩同期式通信回路の受信動作を示す信号波形図、図３は本発明の調歩同期式通信回路の送信動作を示す信号波形図、図４（Ａ）は本発明の調歩同期式通信回路から送信するデータの波形拡大図、図４（Ｂ）は本発明の調歩同期式通信回路から送信するデータの立下り部分をそろえた波形拡大図、図５は本発明の調歩同期式通信回路から受信するデータの波形拡大図を示すものである。
【００２２】
１はクロック発生回路、２は開始ビット判別回路、３は分周カウンタ、４は比較回路、５は送信制御回路でその中の５ａはＤ−ＦＦ回路、５ｂはＯＲ回路、５ｃはＡＮＤ回路、５ｄは切り替え回路、６はデータ受信シフトレジスタ、７はデータ送信シフトレジスタである。
【００２３】
以下、受信動作、送信動作、タイミング指示データの算出とデューティ比切り替え信号発生方法に分けて説明する。
（１）受信動作
本実施の形態の調歩同期式通信回路は、あらかじめ設定された通信速度によりクロックを出力するクロック発生回路１と、受信データから開始ビットの判別を行い開始ビット判定信号を出力する開始ビット判別回路２と、開始ビット判別回路２の開始ビット判定信号でリセットされ、クロック発生回路１から出力されるクロックを１／ｎに分周する分周カウンタ３と、外部から入力してデータ受信シフトクロックの位相を設定するタイミング指示データの値と分周カウンタ３のカウンタ値を比較する比較回路４と、比較回路４から出力された信号をデータ受信シフトクロックとしてデータ受信端子ＲＸＤからのデータを受信するデータ受信シフトレジスタ６で構成される。
【００２４】
以上のように構成された調歩同期式通信回路について、図６のシステム構成図と図２のタイミングチャートを参照しながら、受信動作についてさらに詳細に説明する。
【００２５】
なお、ここでは、図６のシステム構成図中の調歩同期式通信回路Ｕ２は従来の回路、調歩同期式通信回路Ｕ１は本発明図１の回路とし、また、送信されるデータは、説明の便宜上８ビットデータでパリティなしの送信データとして説明する。
【００２６】
従来の技術で説明したように、図７の調歩同期式通信回路Ｕ２の送信端子ＴＸＤから送信されるデータＳ１０２は、図２の波形２１のようにデューティ比が正常な波形で送信される。この信号が絶縁部品Ｚ１を通して調歩同期式回路Ｕ１の受信端子ＲＸＤ、つまり図１の受信端子ＲＸＤに到達する。この時受信端子に到着した受信データＳ１０３は、図２の波形２２のように立下り遅延ｔ１、立上り遅延ｔ２の分だけ波形が崩れる。
【００２７】
また、開始ビット判別回路にて開始ビット判定信号でリセットされた分周カウンタ３は、クロック発生回路１からのクロックをカウントし始め、タイミング指示データの値と比較回路４で比較される。タイミング指示データの値をｍ（ｍ＜ｎ）とすると分周カウンタ３のカウント値としてデータＳ２０２がｍになった時に比較回路４から一致信号が出力される。この一致信号Ｓ２０１が、図２の波形２３で示される受信データシフトクロックになり、受信データシフトクロックの立上りエッジで受信データが受信データシフトレジスタ６に取り込まれ、データ受信完了後内部回路に受信データＳ３００がロードされ図２の波形２４のように正しく受信される。
【００２８】
以上のように本実施の形態によれば、クロック発生回路１から出力されるクロックを１／ｎ分周し、クロック発生回路１から出力されるクロックとタイミング指示データの値ｍを比較して、一致信号をデータ受信シフトクロックとすることにより、通信システム上にある絶縁部品などの遅延によるに対して、波形に対応した受信クロックを発生させることにより正しいデータの受信を実現でき、通信経路の中に大きくデューティ比を崩すような回路が存在するシステムであっても、デューティ比の補正をする回路を作成することなく、通信速度の制約を抑制することができる。
（２）送信動作
送信動作に必要な回路構成は、あらかじめ設定された通信速度により、クロックを出力するクロック発生回路１と、クロック発生回路１から出力されるクロックを１／ｎに分周する分周カウンタ３と、データ送信シフトクロックの位相を設定するタイミング指示データの値と分周カウンタ３のカウンタ値を比較する比較回路４と、比較回路４から出力された信号をデータ送信シフトクロックとしてシリアルデータを出力するデータ送信シフトレジスタ７と、分周カウンタ３から出力されるカウンタ値のアンダーフロー信号をクロックとし、データ送信シフトレジスタ７から出力されるシリアルデータをデータ入力とするＤ−ＦＦ回路５ａとＤ−ＦＦ回路５ａの出力と、データ送信シフトレジスタから出力されるシリアルデータと、データ送信シフトレジスタ７から出力されるシリアルデータを入力とするＡＮＤ回路５ｃとＯＲ回路５ｂ、デューティ比切り替え信号によってＡＮＤ回路５ｃとＯＲ回路５ｂの入力を切り替える切り替え回路５ｄとで構成される。
【００２９】
以上のように構成された調歩同期式通信回路について、図６のシステム構成図と図３の信号波形図と図１を参照しながら、送信動作についてさらに詳細に説明する。
【００３０】
受信動作と同様に、タイミング指示データの値をｍとすると、クロック発生回路１からのクロックを１／ｎ分周する分周カウンタ３のカウント値としてデータＳ２０２がｍになった時に、データ送信シフトレジスタ７より、比較回路４からの一致信号Ｓ２０１を図３のデータ送信シフトクロックとなる波形３１としてシリアルデータＳ２０３が出力される。この波形が図３の波形３２である。また、波形３３で示される分周カウンタ３のアンダーフロー出力であるデータＳ２００をクロックとし、データ送信シフトレジスタ７から出力されるシリアルデータＳ２０３をデータ入力とするＤ−ＦＦ５ａの出力データＳ２０４の波形は、クロック発生回路１のクロック周期をＴｓとすると、図３の波形３４のようにちょうど、（ｎ−ｍ）ｘＴｓの遅延をもったシリアルデータ波形となる。このＳ２０３とＳ２０４の信号のＡＮＤ回路５ｃの出力データＳ２０５が図３の波形３５、ＯＲ回路５ｂの出力データＳ２０６が図３の波形３６になる。このＳ２０５とＳ２０６は、デューティ比切り替え信号により切り替え回路５ｄによって切り替わる。
【００３１】
ここで、図６の通信システムで立下り遅延が、立上り遅延よりも大きいとすると、Ｓ２０５の波形が選択され、送信端子ＴＸＤには、図３の波形３５がデータＳ１００として出力される。その後、絶縁部品Ｚ２により、あらかじめわかっている遅延値ｔ１、ｔ２が付加されてデータＳ１０１として出力され、調歩同期式通信回路Ｕ２のデータ受信端子ＲＸＤには、図３の波形３７のようなデューティ比が正常に戻った波形で到達する。
【００３２】
また、逆に、図６の通信システムで立上り遅延が、立下り遅延よりも大きいとすると、Ｓ２０６の波形が選択され、送信端子ＴＸＤには、図３の波形３６がデータＳ１００として出力され、同様に、調歩同期式通信回路Ｕ２のデータ受信端子ＲＸＤには、デューティ比が正常に戻った波形で到達する。
【００３３】
以上のように本実施の形態によれば、比較回路４の一致信号をクロックとしてデータ送信シフトレジスタ７から出力する信号を入力信号とし、分周カウンタ３のアンダーフロー信号をクロックとしたＤ−ＦＦ５ａの出力信号と、データ送信シフトレジスタ７からの出力信号のＯＲまたはＡＮＤをとり、それぞれの出力信号を立下り遅延の大きい場合に用いる送信データ，立上り遅延の大きい場合に用いる送信データとして、通信経路上の遅延の特性に応じてデューティー比切り替え信号によりいずれかの送信データを選択することにより、データ送信側での通信データの波形歪みを補正することができ、通信経路の中に大きくデューティ比を崩すような回路が存在するシステムであっても、デューティ比の補正をする回路を作成することなく、通信速度の制約を抑制することができる。
（３）タイミング指示データとデューティ比切り替え信号の算出方法
図１の比較回路４に入力されるタイミング指示データの算出方法と、切り替え回路５ｄに入力されるデューティ比切り替え信号の算出方法について、図４および図６を参照しながら説明する。図４（Ａ）の波形５１は、図６の調歩同期式通信回路Ｕ２から送信するデータＳ１０２の２ビット分のデータ波形拡大図である。このデータが、製品の規格としてあらかじめ決まっている絶縁部品Ｚ１の立下り遅延時間ｔ１、立上り遅延時間ｔ２を付加して出力されたデータＳ１０３であり、図４（Ａ）の波形５２のようになる。
【００３４】
この時、ｔ１＞ｔ２として、この２つの波形の立下り部分をそろえた波形を図４（Ｂ）に示す。立下りの時間を０とし、１ビットの周期をＴとすると、デューティ比が正常時の波形５３であれば、立上りの時間はＴとなり、次の立下り時間は２Ｔとなる。また、デューティ比が崩れた波形５４のＬ期間の差はｔ１−ｔ２で計算される。受信データの取り込みは波形５４のＰの位置のようにデータの中央で取るのが最適であるため、１ビット周期Ｔと（ｔ１−ｔ２）の差の半分の位置、すなわち以下の式の部分で受信データをとるのが望ましい。このため時間Ｐは次式で表される。
Ｐ＝（Ｔ―（ｔ１−ｔ２））／２
また、本発明の分周カウンタはダウンカウンタであるとすると、コンペアレジスタの設定値ｍは、１ビットの周期の半分Ｔ／２とＰの値の差になる。これを式にすると、以下のようになる。
2005020471.tif 000003
したがって、コンペアレジスタに設定する値ｍは、通信システムの立下り遅延時間ｔ１と立上り遅延時間ｔ２との差の半分となる。
【００３５】
また、ｍの計算式によって得られる結果の極性は、ｔ２―ｔ１によって決まる。立下り遅延時間ｔ１＞立上り遅延時間ｔ２、すなわち１ビットのデータでＬ期間が短くなる場合は負極性、立下り遅延時間ｔ１＜立上り遅延時間ｔ２、すなわちＬ期間が長くなる場合は正極性となるため、この極性を利用し、切り替え回路５ｄの切り替え信号を正極性の場合は、ＯＲ出力を選択し、負極性の場合はＡＮＤ出力を選択するようにデューティ比切り替え信号を出力させる。
【００３６】
以上のように、あらかじめ決められている通信システムの立上り遅延時間、立下り遅延時間の差をタイミング指示データとして用いることで、簡単な設定により安定した受信タイミングを得ることができ、また、同じ計算結果の極性をデューティ比切り替え信号に用いることで、通信システム上のデューティ比の崩れと逆のデューティ比を持った送信波形を出力することができるため、通信経路の中に大きくデューティ比を崩すような回路が存在するシステムであっても、デューティ比の補正をする回路を作成することなく、通信速度の制約を抑制することができる。
【００３７】
一方、あらかじめ製品の規格として立上り時間と立下り時間が規定されていない場合においては、図１の比較回路４に入力されるタイミング指示データと、切り替え回路５ｄに入力されるデューティ比切り替え信号は、通信システム上の受信データ１ビット分のＨ期間とＬ期間の時間を用いても算出可能である。これについて図５および図６を参照しながら説明する。
【００３８】
図５の波形６１の波形は、受信データＳ１０３の２ビット分の波形（データは０１）で、このＬ期間の時間をｔＬ、Ｈ期間の時間をｔＨとする。立下りの時間を０とし、１ビットの周期をＴとすると、このデータの立下りから立下りまでの時間は２Ｔとなり、これはデューティ比が崩れても変化しない（ｔＨ＞ｔＬの場合）。この時、１ビットの周期Ｔに対して、Ｌ期間がどれだけ短いかは、ｔＨ−ｔＬで表される。受信データは、このＬ期間の中央のＰの位置で取るのが望ましい。このため時間Ｐは、Ｔと（ｔＨ−ｔＬ）の差の半分の位置、すなわち以下の式で表される。
Ｐ＝（Ｔ―（ｔＨ−ｔＬ））／２
また、分周カウンタはダウンカウンタであるとすると、コンペアレジスタの設定値ｍは、１ビットの周期の半分Ｔ／２とＰの値の差になるため、以下の式で表される。
2005020471.tif 000004
したがって、タイミング指示データの値ｍは、通信システムの１ビットのＨ期間ｔＨと１ビットのＬ期間ｔＬとの差の半分となる。
【００３９】
また、ｍの計算式によって得られる結果の極性は、ｔＬ―ｔＨによって決まる。ｔＨ＞ｔＬの時すなわちＬ期間が短くなる場合は負極性、ｔＨ＜ｔＬ、すなわちＬ期間が長くなる場合は正極性となるため、この極性を利用し、切り替え回路８ｄの切り替え信号を正極性の場合は、ＯＲ出力を選択し、負極性の場合はＡＮＤ出力を選択するようにデューティ比切り替え信号を出力させる。
【００４０】
以上のように、あらかじめ通信システム上の立上り時間、立下り時間が規定されていない場合でも１ビット分のＨ期間、Ｌ期間の時間を測定し、この時間差をタイミング指示データとして用いることで最適な受信タイミングを得ることができる。また同じ計算結果の極性をデューティ比切り替え信号に用いることで、通信システム上のデューティ比の崩れと逆のデューティ比を持った送信波形を出力することができる。
【００４１】
【発明の効果】
以上詳細に説明したように、本発明の調歩同期式通信回路によれば、クロック発生回路から出力されるクロックを１／ｎ分周し、クロック発生回路から出力されるクロックとタイミング指示データの値ｍを比較して、一致信号をデータ受信シフトクロックとすることにより、通信システム上にある絶縁部品などの遅延に対して、波形に対応した受信クロックを発生させることにより正しいデータの受信を実現でき、通信経路の中に大きくデューティ比を崩すような回路が存在するシステムであっても、デューティ比の補正をする回路を作成することなく、通信速度の制約を抑制することができる。
【００４２】
また、比較回路の一致信号をクロックとしてデータ送信シフトレジスタから出力する信号を入力信号とし、分周カウンタのアンダーフロー信号をクロックとしたＤ−ＦＦの出力信号とデータ送信シフトレジスタからの出力信号のＯＲまたはＡＮＤをとり、それぞれの出力信号を立下り遅延の大きい場合に用いる送信データ，立上り遅延の大きい場合に用いる送信データとして、通信経路上の遅延の特性に応じてデューティー比切り替え信号によりいずれかの送信データを選択することにより、データ送信側での通信データの波形歪みを補正することができ、通信経路の中に大きくデューティ比を崩すような回路が存在するシステムであっても、デューティ比の補正をする回路を作成することなく、通信速度の制約を抑制することができる。
【図面の簡単な説明】
【図１】本発明の調歩同期式通信回路を示す構成図
【図２】本発明の調歩同期式通信回路の受信動作を示す信号波形図
【図３】本発明の調歩同期式通信回路の送信動作を示す信号波形図
【図４】（Ａ）本発明の調歩同期式通信回路から送信するデータの波形拡大図
（Ｂ）本発明の調歩同期式通信回路から送信するデータの立下り部分をそろえた波形拡大図
【図５】本発明の調歩同期式通信回路から受信するデータの波形拡大図
【図６】一般的な調歩同期式通信回路間の通信を説明する概念図
【図７】従来の調歩同期式通信回路を示す構成図
【図８】従来の調歩同期式通信回路の動作を示す信号波形図
【図９】従来の調歩同期式通信回路におけるデューティ比の大きい場合の動作を示す信号波形図
【符号の説明】
１    クロック発生回路
２    開始ビット判別回路
３    分周カウンタ
４    比較回路
５    送信制御回路
５ａ    Ｄ−ＦＦ回路
５ｂ    ＯＲ回路
５ｃ    ＡＮＤ回路
５ｄ    切り替え回路
６    データ受信シフトレジスタ
７    データ送信シフトレジスタ
２１    波形
２２    波形
２３    波形
２４    波形
３１    波形
３２    波形
３３    波形
３４    波形
３５    波形
３６    波形
３７    波形
５１    波形
５２    波形
５３    波形
５４    波形
６１    波形
９１    波形
９２    波形
９３    波形
９４    波形
９５    波形
９６    波形
９７    波形
１０２    波形
１０３    波形
Ｓ１００    データ
Ｓ１０１    データ
Ｓ１０２    データ
Ｓ１０３    データ
Ｓ２００    データ
Ｓ２０１    一致信号
Ｓ２０２    データ
Ｓ２０３    シリアルデータ
Ｓ２０４    出力データ
Ｓ２０５    出力データ
Ｓ２０６    出力データ
Ｓ３００    受信データ
Ｕ１    調歩同期式通信回路
Ｕ２    調歩同期式通信回路
Ｚ１    絶縁部品
Ｚ２    絶縁部品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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