(57)【要約】【課題】  本発明の目的は、異なる電位の導電体の導通を防止することにある。【解決手段】  半導体装置は、集積回路１２が作り込まれてなる半導体基板１０と、半導体基板１０に設けられた導電体３６，３８，４０，５２及び絶縁体５０の積層体と、積層体上に設けられてなる外部端子６０と、を含む。外部端子６０の直下で絶縁体５０の上面及び下面にそれぞれ接触するとともに外部端子６０の直下で相互にオーバーラップする部分を有する一対の導電体は、一対の導電体３６，５２のように、電気的に接続されたものだけである。【選択図】      図１
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【特許請求の範囲】
【請求項１】
集積回路が作り込まれてなる半導体基板と、
前記半導体基板に設けられた、複数層の導電体及び１層又は複数層の絶縁体の積層体と、
前記積層体上に設けられてなる外部端子と、
を含み、
前記外部端子の直下で１つの前記絶縁体の上面及び下面にそれぞれ接触するとともに前記外部端子の直下で相互にオーバーラップする部分を有する一対の前記導電体は、全て、電気的に接続されてなる半導体装置。
【請求項２】
集積回路が作り込まれてなる半導体基板と、
前記半導体基板に設けられた、複数層の導電体及び１層又は複数層の絶縁体の積層体と、
前記積層体上に設けられてなる外部端子と、
を含み、
前記外部端子の直下で１つの前記絶縁体の上面及び下面にそれぞれ接触するとともに電気的に切断されてなる一対の前記導電体は、全て、前記外部端子の直下でオーバーラップしないように配置されてなる半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記集積回路は、前記一対の導電体を電気的に切断するスイッチング素子を含み、
前記スイッチング素子は、前記外部端子の直下に一部または全体が含まれるように配置されてなる半導体装置。
【請求項４】
請求項２又は請求項３記載の半導体装置において、
前記外部端子は、最上層の前記導電体上に設けられて電気的に接続され、
前記最上層の前記導電体は、前記外部端子の前記積層体への投影面よりも小さく形成されてなる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、電気的な導電体及び絶縁体の積層構造を含んでいる。絶縁体は、異なる電位の導電体の導通を防止するため、絶縁性能を維持することが要求されているが、従来の技術では、それが難しかった。
【特許文献１】特開２００２−１９８３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、異なる電位の導電体の導通を防止することにある。
【課題を解決するための手段】
【０００４】
（１）本発明に係る半導体装置は、集積回路が作り込まれてなる半導体基板と、
前記半導体基板に設けられた、複数層の導電体及び１層又は複数層の絶縁体の積層体と、
前記積層体上に設けられてなる外部端子と、
を含み、
前記外部端子の直下で１つの前記絶縁体の上面及び下面にそれぞれ接触するとともに前記外部端子の直下で相互にオーバーラップする部分を有する一対の前記導電体は、全て、電気的に接続されてなる。本発明によれば、一対の導電体のオーバーラップする部分が導通しても、元々、これらは電気的に接続されているので支障がない。
（２）本発明に係る半導体装置は、集積回路が作り込まれてなる半導体基板と、
前記半導体基板に設けられた、複数層の導電体及び１層又は複数層の絶縁体の積層体と、
前記積層体上に設けられてなる外部端子と、
を含み、
前記外部端子の直下で１つの前記絶縁体の上面及び下面にそれぞれ接触するとともに電気的に切断されてなる一対の前記導電体は、全て、前記外部端子の直下でオーバーラップしないように配置されてなる。本発明によれば、一対の導電体は、オーバーラップしないように配置されているので導通しにくくなっている。
（３）この半導体装置において、
前記集積回路は、前記一対の導電体を電気的に切断するスイッチング素子を含み、
前記スイッチング素子は、前記外部端子の直下に一部または全体が含まれるように配置されていてもよい。
（４）この半導体装置において、
前記外部端子は、最上層の前記導電体上に設けられて電気的に接続され、
前記最上層の前記導電体は、前記外部端子の前記積層体への投影面よりも小さく形成されていてもよい。
【発明を実施するための最良の形態】
【０００５】
以下、本発明の実施の形態を、図面を参照して説明する。
【０００６】
図１は、本発明の実施の形態に係る半導体装置の一部を示す断面図であり、図２は、本発明の実施の形態に係る半導体装置の一部を示す平面図である。
【０００７】
半導体装置は、半導体基板（例えばＳｉ基板）１０を有する。半導体基板１０は、半導体結晶体であってもよい。半導体基板１０は、不純物が添加されており、ｎ型又はｐ型の導電型を示す。半導体基板１０は、半導体チップであってもよいし、半導体ウエハであってもよい。半導体ウエハが切断（例えばダイシング又はスクライビング）されて、半導体チップが得られる。
【０００８】
半導体基板１０には、集積回路１２（図５参照）が作り込まれている。半導体ウエハには、各半導体チップとされる部分に集積回路（各半導体チップの機能を実現するためのモノリシック集積回路）１２が作り込まれる。集積回路１２は、図１に示すように、スイッチング素子２０を含んでもよい。スイッチング素子２０は、保護回路（例えば静電気保護回路）又は出力ドライバの少なくとも一部であってもよい。
【０００９】
本実施の形態では、スイッチング素子２０は、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。ＭＯＳＦＥＴを構成するため、半導体基板１０にウェル２２が形成されている。ウェル２２は、半導体基板１０とは逆の導電型を示す。ウェル２２には、間隔をあけて、複数の拡散領域２４，２６，２８が形成されている。拡散領域２４，２６，２８は、不純物が導入された領域であって、その導入方法は、熱拡散プロセスのみならずイオン注入であってもよい。図１に示す例では、ドレイン領域としての１つの拡散領域２６の両隣に、それぞれがソース領域としての一対の拡散領域２４，２８が位置している。拡散領域２４，２６，２８は、ウェル２２とは逆の導電型を示す。ウェル２２上には、絶縁膜（例えばＳｉＯ２等の酸化膜）３０が形成されている。
【００１０】
絶縁膜３０上であって隣り合う拡散領域２４，２６間の上方に電極（以下、ゲート電極ともいう。）３２が形成されている。絶縁膜３０上であって隣り合う拡散領域２６，２８間の上方に電極（以下、ゲート電極ともいう。）３４が形成されている。電極３２，３４は、いずれも、絶縁膜３０を介して拡散領域２４，２６，２８と電気的に絶縁されている。電極３２，３４は、図示されないが相互に電気的に接続されている。電極３２，３４は、図２に示すように、引き出されて集積回路１２の他の素子に電気的に接続されている。本実施の形態では、電極３２，３４は、化学的気相堆積法又はスパッタリングによって半導体（例えばポリシリコン）から形成されているが、その他の材料（例えば金属）で形成されることを妨げない。
【００１１】
一対の拡散領域２４，２８の間の拡散領域２６の上方には、導電体（ドレイン電極）３６が形成されている。導電体３６は、コンタクト部を介して拡散領域２６に電気的に接続されている。拡散領域２６の両隣の一対の拡散領域２４，２８の上方には、それぞれ、導電体（ソース電極）３８，４０が形成されている。導電体３８，４０は、それぞれ、コンタクト部を介して拡散領域２４，２８に電気的に接続されている。導電体３８，４０は、図２に示すように相互に電気的に接続されており、集積回路１２の他の素子に電気的に接続されている。本実施の形態では、導電体３８，４０は、金属（例えばアルミニウム）から形成されている。
【００１２】
１つのスイッチング素子２０は、素子分離領域４２によって、他の素子から電気的に絶縁されている。素子分離領域４２の形成には、ＬＯＣＯＳ（Local Oxidation of Silicon）を適用してもよい。例えば、ウェル２２上に形成された絶縁膜３０の厚い部分が素子分離領域４２であってもよい。また、絶縁膜３０上にさらに絶縁膜４４が形成されていてもよい。
【００１３】
スイッチング素子２０は、ゲート電極３２，３４に加えられた電圧に応じて、導電体３６，３８間の電気的接続及び電気的切断の切り換えと、導電体３６，４０間の電気的接続及び電気的切断の切り換えを行えるようになっている。その作用の詳細は、ＭＯＳＦＥＴの周知の作用であるため省略する。
【００１４】
導電体３６，３８，４０上には絶縁体５０が形成されている。絶縁体５０は、導電体３６，３８，４０を覆っている。導電体３６，３８，４０は、絶縁体５０（その下面）に接触している。絶縁体５０は、電気的な絶縁材料から形成されている。
【００１５】
絶縁体５０上には導電体５２が形成されている。導電体５２は、絶縁体５０（その上面）に接触している。本実施の形態では、導電体５２は、金属（例えばアルミニウム）から形成されている。導電体５２は、図２に示すように引き出されており、集積回路１２の他の素子に電気的に接続されている。導電体５２は、図２に示すような引き出す形状に限定されるものではなく、図２の導電体３６のように（小さな）矩形であってもよく、さらに導電体３６から引き出す形状の部分を含んでもよい。
【００１６】
絶縁体５０を貫通するコンタクト部を介して、導電体５２は導電体３６と電気的に接続されている。導電体５２は、導電体３６とオーバーラップするように形成されている。導電体５２は、導電体３８，４０と電気的に切断されてなる。電気的切断は、スイッチング素子２０によって図られる。導電体５２は、導電体３８，４０とオーバーラップしないように形成されている。
【００１７】
半導体装置は、複数層の導電体（導電体３６，３８，４０，５２あるいはこれに加えてその他の図示しない導電体）及び１層又は複数層の絶縁体（絶縁体５０あるいはこれに加えてその他の図示しない絶縁体）の積層体を含む。
【００１８】
導電体としては最上層に位置する導電体５２を、その少なくとも一部を除いて覆うように、パッシベーション膜５４が形成されている。パッシベーション膜５４を積層体の１つとみなしてもよい。
【００１９】
導電体５２（そのパッシベーション膜５４からの露出部）上に、外部端子（例えばバンプ）６０が設けられている。導電体５２は、最上層の導電体であり、外部端子６０は積層体の上に設けられている。外部端子６０は、パッシベーション膜５４上にも載るように形成されている。
【００２０】
図３は、上述した実施の形態に適用可能な形態を説明する図である。図３には、導電体としては最上層に位置する複数の導電体７２と、各導電体７２に電気的に接続された外部端子７０が示されている。複数の導電体７２は、相互に電気的に切断（絶縁）されている。１つの外部端子７０の下（詳しくは、外部端子７０の積層体への投影面内）には、その外部端子７０と電気的に接続された導電体７２のみならず、他の外部端子７０に接続された導電体７２も配置されている。図１及び図２に示す形態では、導電体５２の外部端子６０との電気的接続部（パッシベーション膜５４からの露出部）が、外部端子６０の積層体への投影面よりも小さいので、外部端子６０の直下（積層体への投影面内）に、図３に示す形態を適用して、その他の外部端子と電気的に接続される導電体を形成することができる。変形例として、複数（例えば３つ）の外部端子７０下に配置された導電体７２は、最上層以外の導電層でも良く、最上層および最上層以外の導電層を組み合わせて構成されても良い。
【００２１】
本実施の形態では、外部端子６０の直下（外部端子６０の積層体への投影面内。以下同じ。）で１つの絶縁体（例えば絶縁体５０）の上面及び下面にそれぞれ接触するとともに外部端子６０の直下で相互にオーバーラップする部分を有する一対の導電体（例えば導電体３６，５２あるいはこれに加えて図示しない導電体が有る場合には他の一対の組み合わせ）は、全て、電気的に接続されている。絶縁体５０の絶縁性能が劣化するとオーバーラップする部分は、そうでない部分よりも電気的に導通しやすい。しかし、オーバーラップする部分が電気的に導通しても、元々、一対の導電体３６，５２が電気的に接続されているので支障がない。
【００２２】
本実施の形態では、外部端子６０の直下で１つの絶縁体（例えば絶縁体５０）の上面及び下面にそれぞれ接触するとともに電気的に切断されてなる一対の導電体（例えば一対の導電体３８，５２及び一対の導電体４０，５２あるいはこれに加えて図示しない導電体が有る場合には他の一対の組み合わせ）は、全て、外部端子６０の直下でオーバーラップしないように配置されている。絶縁体５０の絶縁性能が劣化するとオーバーラップする部分よりも、そうでない部分が電気的に導通しにくい。したがって、電気的に切断された一対の導電体３８，５２（又は一対の導電体４０，５２）は、電気的に導通しにくくなっている。
【００２３】
なお、本願明細書で、「導電体」とは、導電材料（例えば金属）からなる部材のみを意味するという狭義の解釈の他に、導電材料ではなくても電気を通すことができる材料（例えば半導体）から形成され、かつ、電気を通す目的で形成されてなる部材（例えば電極３２，３４）も含むという広義の解釈も可能である。例えば、電極３２，３４のいずれか１つと導電体３６，３８，４０のいずれか１つとの組み合わせからなる一対の部材も、上述した「一対の導電体」であるという解釈が可能である。
【００２４】
本実施の形態では、スイッチング素子２０は、外部端子６０の直下に（言い換えると、外部端子６０の積層体への投影面内に）一部または全体が含まれるように配置されてなる。
【００２５】
図４には、本実施の形態に係る半導体装置（半導体基板１０が半導体チップである場合）１００が実装された回路基板２００が示されている。実装形態は、例えばフリップチップボンディングであり、回路基板２００には、図示しない配線パターンが形成されている。
【００２６】
図５には、本実施の形態に係る半導体装置（半導体基板１０が半導体チップである場合）１００と、これが実装（例えばフェースダウンボンディング）された基板（例えばセラミック基板又はフレキシブル基板等）３００と、を有する半導体パッケージが示されている。半導体パッケージは、回路基板４００に実装されている。
【００２７】
図６には、本実施の形態に係る半導体装置（半導体基板１０が半導体チップである場合）１００と、これが実装された基板５００と、基板５００が取り付けられた電子パネル（例えば液晶パネルやエレクトロルミネッセンスパネル）６００と、を有する電子モジュールが示されている。半導体装置１００及び基板５００でＴＣＰ（Tape Carrier Package）を構成している。
【００２８】
本実施形態に係る半導体装置を有する電子機器として、図７にはノート型パーソナルコンピュータ７００、図８には携帯電話８００が示されている。
【００２９】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外したものであってもよい。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外したものであってもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係る半導体装置の一部を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の一部を示す平面図である。
【図３】図１及び図２に示す実施の形態に適用可能な形態を説明する図である。
【図４】本実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図５】本実施の形態に係る半導体装置と、これが実装された基板と、を有する半導体パッケージを示す図である。
【図６】本実施の形態に係る半導体装置と、これが実装された基板と、基板が取り付けられた電子パネルと、を有する電子モジュールを示す図である。
【図７】本実施形態に係る半導体装置を有する電子機器を示す図である。
【図８】本実施形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
【００３１】
１０…半導体基板  １２…集積回路  ２０…スイッチング素子  ２２…ウェル  ２４…拡散領域  ２６…拡散領域  ２８…拡散領域  ３０…絶縁膜  ３２…電極  ３４…電極  ３６…導電体  ３８…導電体  ４０…導電体  ４２…素子分離領域  ４４…絶縁膜  ５０…絶縁体  ５２…導電体  ５４…パッシベーション膜  ６０…外部端子  ７０…外部端子  ７２…導電体  １００…半導体装置  ２００…回路基板  ３００…基板  ４００…回路基板  ５００…基板  ６００…電子パネル  ７００…ノート型パーソナルコンピュータ  ８００…携帯電話
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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