(57)【要約】      （修正有）【課題】バス開放と開放の手続きに伴う、上位システム及び下位システム双方の運転効率の悪化を回避することにより、上位システム及び下位システム両者の運転効率の悪化を回避したバス制御装置を提供する。【解決手段】バス制御装置は、上位バスを備えた上位システムと、リソースであるメモリに接続された下位バスと前記上位バスとのインターフェース機能を有するバスインターフェースとを備えた下位システムと、からなり、前記バスインターフェースは、前記リソースへアクセスしたときのアドレスを格納する領域と当該アドレスに対応するデータを格納する領域とからなるバッファ部に、アクセスしたときのアドレスとデータとを格納するように機能する第１の制御部と、前記バッファ部を参照する機能を有する第２の制御部と、を備える。【選択図】図１
2005266862.tif 000002
【特許請求の範囲】
【請求項１】
上位バスを備えた上位システムと、
リソースであるメモリに接続された下位バスと前記上位バスとのインターフェース機能を有するバスインターフェースとを備えた下位システムと、からなり、
前記バスインターフェースは、
前記リソースへアクセスしたときのアドレスを格納する領域と当該アドレスに対応するデータを格納する領域とからなるバッファ部に、アクセスしたときのアドレスとデータとを格納するように機能する第１の制御部と、
前記バッファ部を参照する機能を有する第２の制御部と、を備え、
前記第１の制御部は、前記下位システムのリソースへのアクセスが書き込みの場合に、前記バッファ部の該当するアドレスが存在するときには当該アドレスに対応するデータを書替えるように機能し、
前記第２の制御部は、前記上位システムから前記下位システムへのアクセスが読み出しの場合は、前記バッファ部に格納されているアドレスが一致したときには、そのデータを前記上位システムに返すようにし、アクセスが書き込みの場合は、前記バッファ部に格納されているアドレスが一致したときに、そのデータと前記バッファ部のデータが一致したときには、書込み処理を行わないように機能することを特徴とするバス制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バス制御装置に関し、詳しくは上位システムから下位システムへのアクセスの際に、効率よくデータを送受信するバス制御装置に関する。
【背景技術】
【０００２】
従来技術におけるバス制御装置は、図５に示すように、下位システム１１７に接続するための上位バス１１２を有する上位システム１１１と、この上位バス１１２と接続する機能を備え、且つ下位バス１１３を介してマイクロプロセッサ１１４及びメモリ１１５とのデータの送受信及び制御を司るバスインターフェース１１６を備えた下位システム１１７とからなる。
下位システム１１７は、複数のシステムからなり、それぞれが上位バス１１２に接続して上位システム１１１とのデータの送受信及び他の下位システム１１７とのデータの送受信を行う。
【０００３】
この下位システム１１７は、少なくとも、下位バス１１３を備え、この下位バス１１３を介して、上位バス１１２と接続するバスインターフェース１１６、及びマイクロプロセッサ１１４、メモリ１１５が接続されている。この下位バス１１３の開放には、バスインターフェース１１６からのバス開放要求（ＢＲＥＱ）が出力され、マイクロプロセッサ１１４からのバス開放応答（ＢＡＣＫ）を受信することで下位バス１１３が開放され、バスインターフェース１１６を介してメモリ１１５へのアクセスが可能になる。
【０００４】
このような構成からなるバス制御装置において、図６に示すフローチャートを参照して説明する。
先ず、上位システム１１１から下位システム１１７へのデータ書込み・読出し要求に対して、下位システム１１７のマイクロプロセッサ（バスマスタ）１１４に下位バス１１３を開放させることで、操作を実現している。
即ち、下位システム１１６のバスインターフェース１１６は、上位システム１１１から下位システム１１７のリソースへのアクセス（メモリへの書込み・読出しなど）要求により、自システムであれば、バス開放要求（ＢＲＥＱ）をマイクロプロセッサ１１４に出し、バス開放応答（ＢＡＣＫ）を得る（ステップＳＴ１１、ＳＴ１２、ＳＴ１３、ＳＴ１４）。この後に、下位システム１１７のバスインターフェース１１６は下位バス１１３を占有し、これを介してメモリ１１５などのリソースへのデータの書込み、読出しを実行する（ステップＳＴ１５）。実行後、マイクロプロセッサ１１４へのバス開放要求（ＢＲＥＱ）をキャンセルし、マイクロプロセッサ１１４にバス権を返して、一連のアクセスを完了する（ステップＳＴ１６）。
【０００５】
【特許文献１】特開平２００３−２８１０８４号公報（第４頁  第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来技術で説明したバス制御装置におけるアクセスの手法では、下位システムにおいてバスインターフェースは上位システムからの要求に従い、無条件でマイクロプロセッサにバスを開放させたうえで、下位システムのメモリなどのリソースにデータを書込み、読出しを行っている。ここで、バス開放期間は下位システムのマイクロプロセッサの動作は停止するため、下位システムの運転効率を阻害するという問題がある。
【０００７】
更に、下位システムからの応答も、バス開放要求（ＢＲＥＱ）とバス開放応答（ＢＡＣＫ）の後に実現されるため、この間上位システムも応答待ち時間が長くなるという問題がある。
このように、従来の手法では下位システム、上位システム共に運転効率が悪化するという問題がある。
【０００８】
従って、バス開放と開放の手続きに伴う、上位システム及び下位システム双方の運転効率の悪化を回避することに解決しなければならない課題を有する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本願発明のバス制御装置は、次に示す構成にしたことである。
（１）バス制御装置は、上位バスを備えた上位システムと、リソースであるメモリに接続された下位バスと前記上位バスとのインターフェース機能を有するバスインターフェースとを備えた下位システムと、からなり、前記バスインターフェースは、前記リソースへアクセスしたときのアドレスを格納する領域と当該アドレスに対応するデータを格納する領域とからなるバッファ部に、アクセスしたときのアドレスとデータとを格納するように機能する第１の制御部と、前記バッファ部を参照する機能を有する第２の制御部と、を備え、前記第１の制御部は、前記下位システムのリソースへのアクセスが書き込みの場合に、前記バッファ部の該当するアドレスが存在するときには当該アドレスに対応するデータを書替えるように機能し、前記第２の制御部は、前記上位システムから前記下位システムへのアクセスが読み出しの場合は、前記バッファ部に格納されているアドレスが一致したときには、そのデータを前記上位システムに返すようにし、アクセスが書き込みの場合は、前記バッファ部に格納されているアドレスが一致したときに、そのデータと前記バッファ部のデータが一致したときには、書込み処理を行わないように機能することである。
【発明の効果】
【００１０】
本発明のバス制御装置は、上位バスを有する上位システムと、下位バスを有する下位システムとからなるシステムにおいて、下位システムのバスインターフェースに上位システムからの要求を受け入れるアドレス及びデータをバッファとして用意しておき、アクセスがあったときには、バッファした当該アドレスのデータを上位システムに渡すようにして、下位システムの下位バスの占有を極力なくすようにしたことにより、上位システム及び下位システム両者の運転効率の悪化を回避できるという効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、本発明のバス制御装置について、図面を用いて詳細に説明する。
【実施例１】
【００１２】
本発明のバス制御装置は、図１に示すように、下位システム１７に接続するための上位バス１２を有する上位システム１１と、この上位バス１２と接続する機能を備え、且つ下位バス１３を介してマイクロプロセッサ１３及びメモリ１５とのデータの送受信及び制御を司るバスインターフェース１６を備えた下位システム１７とからなる。
下位システム１７は、複数のシステムからなり、それぞれが上位バス１２に接続して上位システム１１とのデータの送受信及び他の下位システム１７とのデータの送受信を行う。
【００１３】
この下位システム１７は、少なくとも、下位バス１３を備え、この下位バス１３を介して、上位バス１２と接続するバスインターフェース１６、及びマイクロプロセッサ１４、リソースであるメモリ１５が接続され、下位バス１３の開放には、バスインターフェース１６からのバス開放要求（ＢＲＥＱ）が出力され、マイクロプロセッサ１４からのバス開放応答（ＢＡＣＫ）を受信することで下位バス１３が開放され、バスインターフェース１６からメモリ１５へのアクセスが可能になる。
【００１４】
このバスインターフェース１６には、図２に示すように、リソースへのアクセスがあったときに、そのアドレスを格納する領域と当該アドレスに対応するデータを格納する領域とからなるバッファ部１８にアクセスしたときのアドレスとデータとを格納するように機能する第１の制御部と、バッファ部を参照する機能を有する第２の制御部と、を備え、これら第１の制御部と第２の制御部とは個別に動作する構成になっている。
【００１５】
第１の制御部は、「リソース更新を監視し、それをバッファ部１８に格納する仕組み」であり、それは、図３に示すように、下位システム１７のリソース（メモリ１５）へのアクセスを常時監視し、バッファ部１８のアドレスと比較して、下位システム１７の該当するアドレスへの書込みがあったときには、同時にバッファ部１８のデータを書替えるように機能する（ステップＳＴ２１、ＳＴ２２）。
【００１６】
第２の制御部は、「バッファ部１８を参照する仕組み」であり、それは、図４に示すように、上位システム１１から下位システム１７へのリソース（メモリ１５）へのアクセス要求があった際に、当該アドレスのデータがバッファ部１８にバッファされているかを確認する（ステップＳＴ３１、ＳＴ３２、ＳＴ３３）。
ステップＳＴ３３で、当該アドレスがバッファされていない場合には、従来通りの下位バス１３のバス開放要求（ＢＲＥＱ）を行い、マイクロプロセッサ１４からのバス開放応答（ＢＡＣＫ）を待つ（ステップＳＴ３８、ＳＴ３９）。
ステップＳＴ３９で、バス開放応答があった場合には、次に、下位システム１７のリソースへのアクセスを行い、バス開放を行い、対象のバッファのアドレスを更新して一連の読み出しまたは書き込みの処理は完了する（ステップＳＴ４０、ＳＴ４１、ＳＴ３６）。
【００１７】
ステップＳＴ３３で、当該アドレスがバッファされている場合で、アクセスが読み出しの場合、バッファ部１８にバッファされているデータを読み出して上位システム１１に返す（ステップＳＴ３４、ＳＴ３５、ＳＴ３６）。
ステップＳＴ３４で、アクセスが書込みの場合で、書き込もうとするデータがバッファされたデータと一致しない場合には、従来のアクセス手法で下位システム１７のリソース（メモリ１５）に書き込む（ステップＳＴ３８、ＳＴ３９、ＳＴ４０、ＳＴ４１）。
ステップＳＴ３７で、バッファされたデータと書込みデータが一致する場合には、書込み処理はしないで、バッファ状態とアクセスの種類に応じて前述の処理を実行した後に、バッファのアドレスを更新し、監視するアドレスに追加する（ステップＳＴ３６）。
【００１８】
以上のようにすることで、下位システム１７のリソース（メモリ１５）へのアクセスの際に、下位システム１７のマイクロプロセッサ１４にバスを開放させ停止させていたことが、この手法では、バッファされていない場合及びバッファされたデータを異なる値に書替える場合を除きバスを開放させる必要がなく、下位システム１７の運転効率の悪化が軽減させることができるのである。
【産業上の利用可能性】
【００１９】
下位システムのバスインターフェースに上位システムからの要求を受け入れるアドレス及びデータを用意しておき、当該アクセスがあったときには、そのアドレスのデータを上位システムに渡すようにして、下位システムの下位バスの占有を極力なくすようにして、上位システム及び下位システム両者の運転効率の悪化を回避したバス制御装置を提供する。
【図面の簡単な説明】
【００２０】
【図１】本願発明のバス制御装置のブロック図である
【図２】同、バッファ部の構成を示した説明図である。
【図３】同、リソース更新の監視とバッファ更新の仕組みを示したフローチャートである。
【図４】同、下位システムのバスインターフェースの動作を示したフローチャートである。
【図５】従来技術におけるバス制御装置のブロック図である。
【図６】従来技術における下位システムのバスインターフェースの動作を示したフローチャートである。
【符号の説明】
【００２１】
１１      上位システム
１２      上位バス
１３      下位バス
１４      マイクロプロセッサ
１５      メモリ
１６      バスインターフェース
１７      下位システム
１８      バッファ部。
【図１】
2005266862.tif 000003
【図２】
2005266862.tif 000004
【図３】
2005266862.tif 000005
【図４】
2005266862.tif 000006
【図５】
2005266862.tif 000007
【図６】
2005266862.tif 000008