(57)【要約】  【課題】  ハードウェア構成が変更された場合にもシステムの基本的な設計を変更することなしに、チップセレクト信号及びリード・ライト信号のタイミングを外部から書き換えて個別に設定し直すことを可能にしたコンピュータシステム及びその信号発生回路を提供する。  【解決手段】  チップセレクト信号発生部６１及び／又はＩＯ読出信号発生部６２（ＩＯ書込信号発生部６３）に、複数のチップそれぞれに対応してチップセレクト信号（／ＩＯ＿ＣＳ）及び／又はＩＯ書込信号（／ＩＯ＿ＷＲ），ＩＯ読出信号（／ＩＯ＿ＲＤ）の有意な期間の開始及び終了時点を決定するカウンタ６０，レジスタ６１Ｒ０１等，コンパレータ６１Ｃ０１等，フリップフロップ６１Ｆ０等，ＯＲゲート６１Ｇ０等を備え、チップセレクト信号（／ＩＯ＿ＣＳ）及び／又はＩＯ書込信号（／ＩＯ＿ＷＲ），ＩＯ読出信号（／ＩＯ＿ＲＤ）の有意な期間の開始及び終了時点をＭＰＵにより設定する。【選択図】        図２
2005084744.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサと、該プロセッサにより選択的にアクセスされる複数のチップと、前記プロセッサが出力する指定信号に基づいていずれかのチップを選択するチップ選択信号を発生する選択信号発生部と、前記プロセッサが出力する前記指定信号が有意である間に、前記プロセッサによるアクセス要求を実行するための有意なアクセス要求信号を発生するアクセス要求信号発生部とを備えたコンピュータシステムにおいて、
前記選択信号発生部及び／又は前記アクセス要求信号発生部は、前記複数のチップそれぞれに対応して前記選択信号及び／又は前記アクセス要求信号の有意な期間を決定するための情報を保持する有意期間情報保持手段と、該有意期間情報保持手段が保持する情報に従って有意な前記選択信号及び／又は前記アクセス要求信号を発生する有意信号発生手段とを備え、
前記有意期間情報保持手段が保持している前記情報を前記プロセッサが書き換えることを可能にしてあること
を特徴とするコンピュータシステム。
【請求項２】
前記有意期間情報保持手段に保持させるべき情報を記憶する記憶手段を更に備え、
前記プロセッサは、前記記憶手段が記憶している情報で前記有意期間情報保持手段が保持している前記情報を書き換えることを可能にしてあること
を特徴とするコンピュータシステム。
【請求項３】
プロセッサと、該プロセッサにより選択的にアクセスされる複数のチップと、前記プロセッサがいずれかのチップを指定するために出力するアドレスをデコードするデコーダとを備え、前記デコーダによるデコード結果により選択されているチップに前記プロセッサによるアクセス要求を実行するための有意なチップセレクト信号及びアクセス要求信号を発生するコンピュータシステムの信号発生回路において、
計時手段と、
前記チップセレクト信号及び／又は前記アクセス要求信号の有意な期間の開始時点を指定するデータを保持する第１のレジスタ及び終了時点を指定するデータを保持する第２のレジスタと、
前記計時手段による計時値と前記第１のレジスタが保持するデータとに従って有意な前記チップセレクト信号及び／又は前記アクセス要求信号を発生し、前記計時手段による計時値と前記第２のレジスタが保持するデータとに従って無意な前記チップセレクト信号及び／又は前記アクセス要求信号を発生する信号発生手段回路と
を備えたことを特徴とするコンピュータシステムの信号発生回路。
【請求項４】
前記各レジスタが保持しているデータは、前記プロセッサにより書き換えることを可能にしてあることを特徴とする請求項３に記載のコンピュータシステムの信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンピュータシステムのチップセレクト信号，リード（書込）・ライト（読出）信号の生成のための信号発生回路、及びそのよなうな回路を備えたコンピュータシステムに関し、より具体的には、コンピュータシステム内でのプロセッサが各チップを選択するための信号と、選択したチップにプロセッサが実際にアクセスしてデータを書き込み、また読み出すためのリード・ライト信号とのタイミングを外部から書き換えて個別に、且つ任意に設定することを可能にしてデータのリード・ライトを確実に行なえるようにしたコンピュータシステム及びその信号発生回路に関する。
【背景技術】
【０００２】
コンピュータシステムは、プロセッサ（ＭＰＵ）を中心として種々のデバイス、具体的にはデバイスが構成されているチップをバスで接続して構成されている。このため、プロセッサがあるデバイスにアクセスした際にそのチップが選択されている期間、具体的にはプロセッサがそのチップに対してデータのリード・ライトを行うことが可能な期間に確実にデータのリード・ライトを行なう必要がある。換言すれば、プロセッサがチップに対してデータのリード・ライトを行うことが可能な期間内にデータのリード・ライトを行なうための信号を有効にする必要がある。
【０００３】
ところで、上述のように、コンピュータシステムには種々のチップをバスを介してプロセッサに接続したハードウェア構成が採られているが、それぞれのチップのチップセレクト信号及びリード・ライト信号には固有のタイミングがあり、またプロセッサによってもそれぞれが出力するチップセレクト信号及びリード・ライト信号にも固有のタイミングがある。
【０００４】
従って、従来のコンピュータシステムでは、全てのチップに関して確実にデータのリード・ライトを行なえるようにプロセッサから出力されるチップセレクト信号及びリード・ライト信号のタイミングが設定されるように設計されていた。しかし、異なる仕様のプロセッサ，チップを使用する必要が生じた場合には再度各信号のタイミングを考慮して設計をやり直す必要が生じる。このことは、既に設計されているコンピュータシステムの一部の仕様を変更する場合には勿論のこと、全く異なる目的のコンピュータシステムを設計する場合にはそれぞれのシステムに対応して個別に基本的な設計からし直さなければならないことを意味している。
【特許文献１】特開平６−１２４２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、従来のコンピュータシステムでは、それぞれの使用目的に応じて個別にチップセレクト信号及びリード・ライト信号のタイミングを考慮した設計を行なう必要があり、また既に製造されているコンピュータシステムにおいてもハードウェア構成、即ちプロセッサを変更したり、チップの一つでも変更したりした場合には設計をし直す必要があった。
【０００６】
本発明は以上のような事情に鑑みてなされたものであり、ハードウェア構成が変更された場合にもシステムの基本的な設計を変更することなしに、チップセレクト信号及びリード・ライト信号のタイミングを外部から書き換えて個別に設定し直すことを可能にして、上述のような問題点の解消を図ったコンピュータシステム及びその信号発生回路の提供を目的とする。
【課題を解決するための手段】
【０００７】
第１の発明に係るコンピュータシステムは、プロセッサと、該プロセッサにより選択的にアクセスされる複数のチップと、前記プロセッサが出力する指定信号に基づいていずれかのチップを選択するチップ選択信号を発生する選択信号発生部と、前記プロセッサが出力する前記指定信号が有意である間に、前記プロセッサによるアクセス要求を実行するための有意なアクセス要求信号を発生するアクセス要求信号発生部とを備えたコンピュータシステムにおいて、前記選択信号発生部及び／又は前記アクセス要求信号発生部は、前記複数のチップそれぞれに対応して前記選択信号及び／又は前記アクセス要求信号の有意な期間を決定するための情報を保持する有意期間情報保持手段と、該有意期間情報保持手段が保持する情報に従って有意な前記選択信号及び／又は前記アクセス要求信号を発生する有意信号発生手段とを備え、前記有意期間情報保持手段が保持している前記情報を前記プロセッサが書き換えることを可能にしてあることを特徴とする。
【０００８】
このような第１の発明のコンピュータシステムでは、選択信号発生部及び／又はアクセス要求信号発生部において、複数のチップそれぞれに対応して選択信号及び／又はアクセス要求信号の有意な期間を決定するための情報を保持する有意期間情報保持手段が保持する情報に従って有意な選択信号及び／又はアクセス要求信号を有意信号発生手段に発生させ、しかもプロセッサから有意期間情報保持手段が保持している情報を書き換えることが可能であるので、有意期間情報保持手段が保持する情報をプロセッサにより書き換えることにより、任意にしかも個別に選択信号及び／又はアクセス要求信号の有意な期間を設定することが可能になる。
【０００９】
また第２の発明に係るコンピュータシステムは、第１の発明において、前記有意期間情報保持手段に保持させるべき情報を記憶する記憶手段を更に備え、前記プロセッサは、前記記憶手段が記憶している情報で前記有意期間情報保持手段が保持している前記情報を書き換えることを可能にしてあることを特徴とする。
【００１０】
このような第２の発明のコンピュータシステムでは、第１の発明において、有意期間情報保持手段に保持させるべき情報を記憶する記憶手段を更に備えているので、この記憶手段が記憶している情報をプロセッサが読み出して有意信号発生手段が出力する選択信号及び／又はアクセス要求信号の有意な期間を決定することが可能になる。
【００１１】
更に第３の発明に係るコンピュータシステムの信号発生回路は、プロセッサと、該プロセッサにより選択的にアクセスされる複数のチップと、前記プロセッサがいずれかのチップを指定するために出力するアドレスをデコードするデコーダとを備え、前記デコーダによるデコード結果により選択されているチップに前記プロセッサによるアクセス要求を実行するための有意なチップセレクト信号及びアクセス要求信号を発生するコンピュータシステムの信号発生回路において、計時手段と、前記チップセレクト信号及び／又は前記アクセス要求信号の有意な期間の開始時点を指定するデータを保持する第１のレジスタ及び終了時点を指定するデータを保持する第２のレジスタと、前記計時手段による計時値と前記第１のレジスタが保持するデータとに従って有意な前記チップセレクト信号及び／又は前記アクセス要求信号を発生し、前記計時手段による計時値と前記第２のレジスタが保持するデータとに従って無意な前記チップセレクト信号及び／又は前記アクセス要求信号を発生する信号発生手段回路とを備えたことを特徴とする。
【００１２】
このような第３の発明のコンピュータシステムの信号発生回路では、チップセレクト信号及び／又はアクセス要求信号の有意な期間の開始時点及び終了時点をそれぞれ指定するデータをレジスタが保持しており、計時手段による計時値とレジスタが保持するデータとに基づいて有意なチップセレクト信号及び／又はアクセス要求信号が発生され、また計時手段による計時値とレジスタが保持するデータとに基づいて無意なチップセレクト信号及び／又はアクセス要求信号が発生する。
【００１３】
また第４の発明に係るコンピュータシステムの信号発生回路は、第３の発明において、前記各レジスタが保持しているデータは、前記プロセッサにより書き換えることを可能にしてあることを特徴とする。
【００１４】
このような第４の発明のコンピュータシステムの信号発生回路では、第３の発明において、レジスタに保持させるデータをプロセッサが書き換えることが可能であるので、任意のデータをレジスタに保持させることにより、有意なチップセレクト信号及び／又はアクセス要求信号が発生するタイミングが任意に設定され、また無意なチップセレクト信号及び／又はアクセス要求信号が発生するタイミングも任意に設定される。
【発明の効果】
【００１５】
以上のような第１の発明のコンピュータシステムによれば、選択信号発生部及び／又はアクセス要求信号発生部において、複数のチップそれぞれに対応して選択信号及び／又はアクセス要求信号の有意な期間を決定するための情報を保持する有意期間情報保持手段が保持する情報に従って有意な選択信号及び／又はアクセス要求信号を有意信号発生手段に発生させ、しかもプロセッサから有意期間情報保持手段が保持している情報を書き換えることが可能であるので、有意期間情報保持手段が保持する情報をプロセッサにより書き換えることにより、任意にしかも個別に選択信号及び／又はアクセス要求信号の有意な期間を設定することが可能になる。従って、複数のチップそれぞれに対応して選択信号及び／又はアクセス要求信号の有意な期間をシステム設計の面から最適な状態に設定するすることが可能になり、プロセッサ又は一部のチップを変更した場合にもソフトウェア的に対応可能であるので、システムのハードウェア的な再設計をする必要がない。
【００１６】
また第２の発明のコンピュータシステムによれば、第１の発明において、有意期間情報保持手段に保持させるべき情報を記憶する記憶手段を更に備えているので、この記憶手段が記憶している情報をプロセッサが読み出して有意信号発生手段が出力する選択信号及び／又はアクセス要求信号の有意な期間を決定することが可能になる。従って、複数のチップそれぞれに対応して選択信号及び／又はアクセス要求信号の有意な期間がシステム設計の面から最適な状態になるように記憶手段に情報を記憶させればよく、プロセッサ又は一部のチップを変更した場合にも必要な情報のみを書き換えた記憶手段に変更するのみで対応可能であるので、システムのハードウェア的な再設計をする必要がない。
【００１７】
また第３の発明のコンピュータシステムの信号発生回路によれば、チップセレクト信号及び／又はアクセス要求信号の有意な期間の開始時点及び終了時点をそれぞれ指定するデータをレジスタが保持しており、計時手段による計時値とレジスタが保持するデータとに基づいて有意なチップセレクト信号及び／又はアクセス要求信号が発生され、また計時手段による計時値とレジスタが保持するデータとに基づいて無意なチップセレクト信号及び／又はアクセス要求信号が発生する。従って、複数のチップそれぞれに対応して選択信号及び／又はアクセス要求信号の有意な期間の開始時点及び終了時点をシステム設計の面から最適な状態に設定するすることが可能になり、プロセッサ又は一部のチップを変更した場合にもソフトウェア的に対応可能であるので、システムの再設計をする必要がない。
【００１８】
更に第４の発明のコンピュータシステムの信号発生回路によれば、第３の発明において、レジスタに保持させるデータをプロセッサが書き換えることが可能であるので、任意のデータをレジスタに保持させることにより、有意なチップセレクト信号及び／又はアクセス要求信号が発生するタイミングが任意に設定され、また無意なチップセレクト信号及び／又はアクセス要求信号が発生するタイミングが任意に設定可能である。従って、複数のチップそれぞれに対応して選択信号及び／又はアクセス要求信号の有意な期間の開始時点及び終了時点をシステム設計の面から最適な状態になるように記憶手段に情報を記憶させればよく、プロセッサ又は一部のチップを変更した場合にも記憶手段に記憶させる情報を変更するのみで対応可能であるので、システムのハードウェア的な再設計をする必要がない。
【発明を実施するための最良の形態】
【００１９】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。図１は、本発明のコンピュータシステムの一実施の形態としての複合機の内部構成例を示すブロック図である。
【００２０】
本発明のコンピュータシステムとしての複合機は、原稿画像の読み取り、そのコピー出力（プリントアウト）及びファクシミリ通信による送信、ファクシミリ通信により受信したデータのプリントアウト等の機能を有しており、ＭＰＵ１１がＲＯＭ１２に格納されているコンピュータプログラムに従って上述のような種々の機能を実現する。
【００２１】
なお、図１に示す本発明のコンピュータシステムとしての複合機の内部構成は、制御中枢としてのプロセッサであるＭＰＵ１１が直接接続するシステムバス２０と、ＭＰＵ１１が直接には接続していないローカルバス３０及びパネルバス５０との複数のバスを有し、各バス２０，３０，５０間をゲートアレイ２１で接続して各バス間のデータ転送を切り換えるようにしている。
【００２２】
ＭＰＵ１１は、システムバス２０を介して上述のＲＯＭ１２，各種情報保持メモリとして使用されるＳＲＡＭ１４に接続されている。またＭＰＵ１１はシステムバス２０を介して本発明の電子回路であるゲートアレイ２１とも接続されている。
【００２３】
ところで、ＲＯＭ１２は前述した如く、ＭＰＵ１１が種々の制御を実行するためのコンピュータプログラムを格納しているが、その他に後述するチップセレクト信号発生部６１、ＩＯ読出信号発生部６２及びＩＯ書込信号発生部６３からそれぞれ発生されるチップセレクト信号、ＩＯ読出信号及びＩＯ書込信号のアクティブの期間を個別に設定するための設定値のデータを予め格納している。なおこのチップセレクト信号、ＩＯ読出信号及びＩＯ書込信号のアクティブの期間を個別に設定するための設定値のデータは、ＲＯＭ１２をその設定値のデータのみが異なるものに交換することにより変更することが可能である。なお、ＲＯＭに代えてたとえばフラッシュメモリ，ＥＥＰＲＯＭ等を使用すれば、必要なデータのみを書き換えることにより、上述の設定値のデータを変更することが可能である。
【００２４】
ゲートアレイ２１には画像メモリとして使用されるＳＤＲＡＭ２２が接続されている他、上述のシステムバス２０，パネルバス５０，及びローカルバス３０が接続されている。
【００２５】
システムバス２０には更に、モデム２３，ＮＣＵ２４及び読取用画像処理回路３６等が、パネルバス５０には操作パネル５１が、ローカルバス３０にはプリント用画像処理回路３１，プリント用のメモリコントローラ３３，プリント用コーデック３４，読取用のメモリコントローラ３８，読取用コーデック３９等が接続されている。
【００２６】
操作パネル５１は、本発明のコンピュータシステムである複合機を操作するために必要な文字キー、テンキー、短縮ダイヤルキー、ワンタッチダイヤルキー，各種のファンクションキー及びたとえばＬＣＤを利用した表示装置等を備えている。
【００２７】
ローカルバス３０に接続されているプリント用画像処理回路３１にはプリンタエンジン３２及び前述のメモリコントローラ３３が接続されている。メモリコントローラ３３はローカルバス３０と直接接続している他、プリント用のワークエリアとして使用されるＳＤＲＡＭ３５とも接続されている。
【００２８】
プリンタエンジン３２は図示しないプリント部（プリンタ）に備えられている。符号化されている画像データはローカルバス３０からプリント用コーデック３４へ送られてプリントデータにデコーディング（復号）され、その後にメモリコントローラ３３経由でプリント用画像処理回路３１からプリンタエンジン３２へ与えられる。
【００２９】
システムバス２０に接続されている読取用画像処理回路３６にはＣＣＤ３７及び前述のメモリコントローラ３８が接続されている。メモリコントローラ３８はローカルバス３０と直接接続している他、読取用のワークエリアとして使用されるＳＤＲＡＭ４０とも接続されている。
【００３０】
ＣＣＤ３７は図示しない読取部（スキャナ）に備えられている。ＣＣＤ３７が原稿を読み取った信号は読取用画像処理回路３６で処理されてたとえば白黒２値の画像データに変換される。この変換後の画像データはメモリコントローラ３８から読取用コーデック３９へ送られてコーディング（符号化）され、その後にローカルバス３０へ出力される。
【００３１】
モデム２３及びＮＣＵ２４はシステムバス２０を介してゲートアレイ２１に接続されているが、それぞれも相互に接続されている。モデム２３はファクシミリ通信が可能なファクシミリモデムで構成されている。ＮＣＵ２２は、公衆電話交換網（ＰＳＴＮ）とのアナログ回線の閉結及び開放の動作を行なうハードウェアであり、必要に応じてモデム２３を公衆電話交換網に接続し、他のファクシミリ装置との間のファクシミリ通信を制御する。
【００３２】
以上のような構成の本発明のコンピュータシステムである複合機の代表的な動作は以下の通りである。
【００３３】
公衆電話交換網経由で他のファクシミリ装置からファクシミリ通信によりＮＣＵ２４経由でモデム２３が受信したファクシミリ画像データはシステムバス２０へ出力され、ゲートアレイ２１を経由してＳＤＲＡＭ２２に記憶される。また、読取部のＣＣＤ３７で読み取られて読取用画像処理回路３６で変換された画像データはメモリコントローラ３８から読取用コーデック３９に与えられて符号化された後にローカルバス３０へ出力され、ゲートアレイ２１経由でＳＤＲＡＭ２２に記憶される。
【００３４】
ＳＤＲＡＭ２２に記憶されているファクシミリ画像データをファクシミリ送信する場合は、ファクシミリ画像データはゲートアレイ２１経由でシステムバス２０へ出力されてモデム２３，ＮＣＵ２４経由で公衆電話交換網へファクシミリ送信される。また、ＳＤＲＡＭ２２に記憶されているファクシミリ画像データをプリントアウトする場合は、ファクシミリ画像データはゲートアレイ２１経由でローカルバス３０へ出力されてプリント用コーデック３４で復号されてプリント用画像処理回路３１からプリンタエンジン３２へ出力されてプリントアウトされる。
【００３５】
以上のようなＳＤＲＡＭ２２に対するデータの入出力は、ゲートアレイ２１内に備えられている（図２参照）ＤＭＡコントローラ（ＤＭＡＣ）２１５によるＤＭＡ転送によりＭＰＵ１１の介在無しに行なわれる。
【００３６】
一方、ＭＰＵ１１は、各バスに接続された各デバイスに対して、ゲートアレイ２１経由でリード／ライトのアクセスを行なうことが可能である。このＭＰＵ１１によるアクセスは、ＭＰＵ１１及びゲートアレイ２１から入出力される制御信号により制御されるが、以下にそれぞれの制御信号について説明する。なお、信号名の先頭に「／」が付加されている信号はローアクティブ（ローレベルである場合に有意）であることを意味している。
【００３７】
ＭＰＵ１１からゲートアレイ２１へは、ＭＰＵ読出信号（／ＭＰＵ＿ＲＤ），ＭＰＵ書込信号（／ＭＰＵ＿ＷＲ），ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）の各信号が与えられる。なお、詳細は後述するが、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）はＭＰＵ１１がゲートアレイ２１を選択するための信号であり、同時に各チップを指定するためのアドレス信号をシステムバス２０を介してゲートアレイ２１に与えることにより、ゲートアレイ２１がアドレス信号をデコードして個別のチップセレクト信号を発生する。
【００３８】
操作パネル５１にはゲートアレイ２１から、ＩＯ書込信号（／ＩＯ＿ＷＲ），ＩＯ読出信号（／ＩＯ＿ＲＤ），第０チップセレクト信号（／ＩＯ＿ＣＳ０）の各信号が与えられる。
【００３９】
ゲートアレイ２１からモデム２３へは第１チップセレクト信号（／ＩＯ＿ＣＳ１）が与えられる。
【００４０】
ゲートアレイ２１からプリント用コーデック３４へは第２チップセレクト信号（／ＩＯ＿ＣＳ２），ＩＯ書込信号（／ＩＯ＿ＷＲ），ＩＯ読出信号（／ＩＯ＿ＲＤ）の各信号が与えられる。
【００４１】
ゲートアレイ２１から読取用コーデック３９へは第３チップセレクト信号（／ＩＯ＿ＣＳ３），ＩＯ書込信号（／ＩＯ＿ＷＲ），ＩＯ読出信号（／ＩＯ＿ＲＤ）の各信号が与えられる。
【００４２】
従って、ゲートアレイ２１はＭＰＵ１１から与えられるＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）及びチップを指定するアドレスに応じて、操作パネル５１を選択する第０チップセレクト信号（／ＩＯ＿ＣＳ０）、モデム２３を選択する第１チップセレクト信号（／ＩＯ＿ＣＳ１）、プリント用コーデック３４を選択する第２チップセレクト信号（／ＩＯ＿ＣＳ２）、読取用コーデック３９を選択する第３チップセレクト信号（／ＩＯ＿ＣＳ３）のいずれかをアクティブ（ローレベル）にすることにより選択する。そして、ゲートアレイ２１は同時に、ＭＰＵ１１から出力されているＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）又はＭＰＵ書込信号（／ＭＰＵ＿ＷＲ）に応じてＩＯ読出信号（／ＩＯ＿ＲＤ）又はＩＯ書込信号（／ＩＯ＿ＷＲ）を出力して、チップセレクト信号で選択しているチップ（デバイス）にデータの読み取り又は書き込みを行なわせることにより、前述したような動作を行なうことが可能になる。
【００４３】
次に、本発明の電子回路であるゲートアレイ２１の構成について、その一例を示す図２のブロック図を参照して説明する。
【００４４】
ゲートアレイ２１内には、内部バス２１０に、システムバスインタフェイス（Ｉ／Ｆ）２１１，ＳＤＲＡＭインタフェイス（Ｉ／Ｆ）２１３，ローカルバスインタフェイス（Ｉ／Ｆ）２１４，ＤＭＡＣ（ダイナミックメモリアクセスコントローラ）２１５，アドレスデコーダ２１６等が接続されている。また、アドレスデコーダ２１６には信号発生部２１７がバス接続されている。
【００４５】
システムバスＩ／Ｆ２１１はシステムバス２０とゲートアレイ２１とのインタフェイスであるが、ＭＰＵ１１から出力されているＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ），ＭＰＵ書込信号（／ＭＰＵ＿ＷＲ），ＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）の各信号も入力されている。
【００４６】
アドレスデコーダ２１６はＭＰＵ１１から出力されてシステムバスＩ／Ｆ２１１を経由して内部バス２１０から入力されるチップ選択のためのアドレス信号をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）に同期して受信し、デコードすることにより、前述の第０〜第３チップセレクト信号（／ＩＯ＿ＣＳ０〜／ＩＯ＿ＣＳ３）を発生するための基準となる信号（後述する第０〜第３基準チップセレクト信号（／ＩＯ＿ＣＳＲ０〜／ＩＯ＿ＣＳＲ３）のいずれか一つをアクティブ（ローレベル）にする。これらの各基準チップセレクト信号は信号発生部２１７に与えられる。
【００４７】
信号発生部２１７には上述の第０〜第３基準チップセレクト信号（／ＩＯ＿ＣＳＲ０〜／ＩＯ＿ＣＳＲ３）の他に、ＭＰＵ書込信号（／ＭＰＵ＿ＷＲ），ＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）の各信号も入力されており、ＩＯ読出信号（／ＩＯ＿ＲＤ）又はＩＯ書込信号（／ＩＯ＿ＷＲ）を出力する。これらの信号を発生するために、信号発生部２１７内には、チップセレクト（ＣＳ）信号発生部６１，ＩＯ読出（ＲＤ）信号発生部６２及びＩＯ書込（ＷＲ）信号発生部６３が備えられている。
【００４８】
図３は信号発生部２１７内に備えられているチップセレクト信号発生部６１の内部構成例を示すブロック図である。なお、信号発生部２１７内には本発明のコンピュータシステムのシステムクロックＣＬＫをカウントしているカウンタ６０が備えられている。このカウンタ６０はチップセレクト信号発生部６１のみならず、ＩＯ読出信号発生部６２及びＩＯ書込信号発生部６３にも共通して利用される。
【００４９】
チップセレクト信号発生部６１内には、第０〜第３チップセレクト信号（／ＩＯ＿ＣＳ０〜３）それぞれに対応して、ＯＲゲート６１Ｇ０〜６１Ｇ３，ＲＳフリップフロップ６１Ｆ０〜６１Ｆ３，一対のコンパレータ６１Ｃ０１及び６１Ｃ０２〜６１Ｃ３１及び６１Ｃ３２，一対のレジスタ６１Ｒ０１及び６１Ｒ０２〜６１Ｒ３１及び６１Ｒ３２が備えられている。換言すれば、チップセレクト信号発生部６１内には、第０〜第３チップセレクト信号（／ＩＯ＿ＣＳ０〜３）それぞれに対応して４セットの回路が備えられている。但し、これはあくまでも一例であって、発生すべきチップセレクト信号の数に応じたセット数の回路が必要である。
【００５０】
以下、第０チップセレクト信号（／ＩＯ＿ＣＳ０）に関して説明するが、上述した如くこの第０チップセレクト信号（／ＩＯ＿ＣＳ０）に対応して、ＯＲゲート６１Ｇ０，ＲＳフリップフロップ６１Ｆ０，一対のコンパレータ６１Ｃ０１及び６１Ｃ０２，一対のレジスタ６１Ｒ０１及び６１Ｒ０２が備えられている。
【００５１】
両レジスタ６１Ｒ０１及び６１Ｒ０２には、ＭＰＵ１１から出力され、システムバス２０からシステムバスＩ／Ｆ２１１、アドレスデコーダ２１６を経由して、予め設定されているデータＤＡＴＡがロードされる。このレジスタ６１Ｒ０１及び６１Ｒ０２（他のレジスタ６１Ｒ１１及び６１Ｒ１２，６１Ｒ３１及び６１Ｒ３２に関しても同様）にロードされるデータＤＡＴＡは前述した如く予めＲＯＭ１２に記憶されているデータであり、具体的には各チップセレクト信号（／ＩＯ＿ＣＳ０〜３）のアクティブ期間、即ちハイレベルからローレベルに転じてアクティブになるタイミング及びローレベルからハイレベルに転じてノンアクティブになるタイミングをそれぞれ設定するためのデータである。
【００５２】
なお、両レジスタ６１Ｒ０１及び６１Ｒ０２へのデータのロードのタイミングは、たとえば本発明のコンピュータシステムの起動時、リセット時等の適宜のタイミングであるが、稼働中に新たにロードし直すことはできない。
【００５３】
両レジスタ６１Ｒ０１及び６１Ｒ０２にロードされたデータはそれぞれ、アドレスデコーダ２１６からロード信号ＬＤ１０１，ＬＤ１０２が与えられるタイミングでコンパレータ６１Ｃ０１，６１Ｃ０２にロードされる。なお、レジスタ６１Ｒ０１にロードされたデータをコンパレータ６１Ｃ０１にロード信号ＬＤ１０１によりロードするタイミングは、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングである。
【００５４】
一方、レジスタ６１Ｒ０２にロードされたデータをコンパレータ６１Ｃ０２にロード信号ＬＤ１０２によりロードするタイミングは、第０チップセレクト信号（／ＩＯ＿ＣＳ０）がアクティブからノンアクティブになるタイミングがＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも後の場合はＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングでよいが、第０チップセレクト信号（／ＩＯ＿ＣＳ０）がアクティブからノンアクティブになるタイミングがＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも前の場合はＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングにする必要がある。
【００５５】
なお、両ロード信号ＬＤ１０１，ＬＤ１０２はアドレスデコーダ２１６がＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）の状態から生成して出力する。
【００５６】
また、両コンパレータ６１Ｃ０１及び６１Ｃ０２にはそれぞれ、前述のカウンタ６０のカウント値が与えられている。そして、両コンパレータ６１Ｃ０１及び６１Ｃ０２はそれぞれ、両レジスタ６１Ｒ０１及び６１Ｒ０２からロードされたデータと前述のカウンタ６０のカウント値とを比較し、比較結果が一致したタイミングでハイレベルの信号を出力する。
【００５７】
第１のコンパレータ６１Ｃ０１の出力信号はＲＳフリップフロップ６１Ｆ０のＳ（セット）端子に、第２のコンパレータ６１Ｃ０２の出力信号はＲＳフリップフロップ６１Ｆ０のＲ（リセット）端子にそれぞれ与えられている。従って、ＲＳフリップフロップ６１Ｆ０は、第１のコンパレータ６１Ｃ０１からの出力信号がハイレベルに転じたタイミング、即ち第１のコンパレータ６１Ｃ０１による第１のレジスタ６１Ｒ０１にロードされたデータとカウンタ６０のカウント値とが一致したタイミングにおいてセットされ、第２のコンパレータ６１Ｃ０２からの出力信号がハイレベルに転じたタイミング、即ち第２のコンパレータ６１Ｃ０２による第２のレジスタ６１Ｒ０２にロードされたデータとカウンタ６０のカウント値とが一致したタイミングにおいてリセットされる。
【００５８】
ＯＲゲート６１Ｇ０は２入力であり、上述のＲＳフリップフロップ６１Ｆ０の負論理出力端子／Ｑからの出力信号が一方の入力端子に、アドレスデコーダ２１６からの第０基準チップセレクト信号（／ＩＯ＿ＣＳＲ０）が他方の入力端子にそれぞれ与えられている。このＯＲゲート６１Ｇ０の出力信号が第０チップセレクト信号（／ＩＯ＿ＣＳ０）として信号発生部２１７から出力される。従って、ＯＲゲート６１Ｇ０は両入力端子への入力信号が共にローレベルである場合に第０チップセレクト信号（／ＩＯ＿ＣＳ０）をローレベルに、換言すればアクティブにし、いずれか一方がハイレベルである場合に第０チップセレクト信号（／ＩＯ＿ＣＳ０）をハイレベルに、換言すればノンアクティブにする。
【００５９】
以上のようなチップセレクト信号発生部６１の第０チップセレクト信号（／ＩＯ＿ＣＳ０）を発生するための構成により、両レジスタ６１Ｒ０１，６１Ｒ０２に個別にロードされるデータ、即ちＲＯＭ１２に両レジスタ６１Ｒ０１，６１Ｒ０２の設定値として予め個別に記憶されているデータによって第０チップセレクト信号（／ＩＯ＿ＣＳ０）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングを任意に設定することが可能になる。
【００６０】
具体的には、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになったタイミングから、レジスタ６１Ｒ０１に設定されているデータで指定されるシステムクロックＣＬＫに対応する時間だけ第０チップセレクト信号（／ＩＯ＿ＣＳ０）がノンアクティブからアクティブになるタイミングが遅延させられる。また同様に、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになったタイミングから、レジスタ６１Ｒ０２に設定されているデータで指定されるシステムクロックＣＬＫに対応する時間だけ第０チップセレクト信号（／ＩＯ＿ＣＳ０）がアクティブからノンアクティブになるタイミングが遅延させられる。
【００６１】
従って、ＲＯＭ１２に予め記憶されているデータを、たとえばＲＯＭ１２のみを交換することにより、第０チップセレクト信号（／ＩＯ＿ＣＳ０）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングを、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングに対して個別に任意に遅延したタイミングに設定することが可能になる。
【００６２】
他の第１〜第３チップセレクト信号（／ＩＯ＿ＣＳ１〜３）に関しても、上述した第０チップセレクト信号（／ＩＯ＿ＣＳ０）の場合と同様に、ＲＯＭ１２に各レジスタ６１Ｒ１１，６１Ｒ１２〜６１Ｒ３１，６１Ｒ３２の設定値として予め個別に記憶されているデータによって第１〜第３チップセレクト信号（／ＩＯ＿ＣＳ１〜３）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングを、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングに対して個別に任意に遅延したタイミングに設定することが可能になる。
【００６３】
従って、ＲＯＭ１２が予め記憶しているデータをたとえばＲＯＭ１２を交換することにより、第１〜第３チップセレクト信号（／ＩＯ＿ＣＳ１〜３）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングを個別に任意に設定することが可能になる。
【００６４】
図４は信号発生部２１７内に備えられているＩＯ読出信号発生部６２（ＩＯ書込信号発生部６３）の内部構成例を示すブロック図である。なお、ＩＯ読出信号発生部６２の構成とＩＯ書込信号発生部６３の構成とは同一であるので、以下においてはＩＯ読出信号発生部６２に関して説明する。
【００６５】
ＩＯ読出信号発生部６２内には、第０〜第３チップセレクト信号（／ＩＯ＿ＣＳ０〜３）それぞれに対応して、ＯＲゲート６２Ｇ０〜６２Ｇ３，ＲＳフリップフロップ６２Ｆ０〜６２Ｆ３，一対のコンパレータ６２Ｃ０１及び６２Ｃ０２〜６２Ｃ３１及び６２Ｃ３２，一対のレジスタ６２Ｒ０１及び６２Ｒ０２〜６２Ｒ３１及び６２Ｒ３２が備えられている。換言すれば、ＩＯ読出信号発生部６２内には、第０〜第３チップセレクト信号（／ＩＯ＿ＣＳ０〜３）それぞれに対応して４セットの回路が備えられている。但し、これはあくまでも一例であって、発生すべきチップセレクト信号の数に応じたセット数の回路が必要である。
【００６６】
また、ＩＯ読出信号発生部６２には、各ＯＲゲート６２Ｇ０〜６２Ｇ３の出力信号Ｓを入力とする、全入力端子が負論理で出力端子も負論理のＯＲゲート６２０と、このＯＲゲート６２０の出力信号とＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）とを共に負論理の入力端子に入力するＡＮＤゲート６２１と、このＡＮＤゲート６２１の正論理の出力端子からの出力信号をＳ（セット）端子に、ＯＲゲート６２０の出力信号をＲ（リセット）端子に入力するフリップフロップ６２２とが備えられている。
【００６７】
以下、第０チップセレクト信号（／ＩＯ＿ＣＳ０）に対応する回路に関して説明するが、上述した如くこの第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）に対応して、ＯＲゲート６２Ｇ０，ＲＳフリップフロップ６２Ｆ０，一対のコンパレータ６２Ｃ０１及び６２Ｃ０２，一対のレジスタ６２Ｒ０１及び６２Ｒ０２が備えられている。そして、この１セットの回路は、第０チップセレクト信号（／ＩＯ＿ＣＳ０）を基準として第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）を発生してＯＲゲート６２０に与える。
【００６８】
両レジスタ６２Ｒ０１及び６２Ｒ０２には、ＭＰＵ１１から出力され、システムバス２０からシステムバスＩ／Ｆ２１１、アドレスデコーダ２１６を経由して、予め設定されているデータＤＡＴＡがロードされる。このレジスタ６２Ｒ０１及び６２Ｒ０２（他のレジスタ６２Ｒ１１及び６２Ｒ１２，６２Ｒ３１及び６２Ｒ３２に関しても同様）にロードされるデータＤＡＴＡは予めＲＯＭ１２に記憶されているデータであり、具体的には各ＩＯ読出信号（／ＩＯ＿ＲＤ０〜３）のアクティブ期間、即ちハイレベルからローレベルに転じてアクティブになるタイミング及びローレベルからハイレベルに転じてノンアクティブになるタイミングをそれぞれ設定するためのデータである。
【００６９】
なお、両レジスタ６２Ｒ０１及び６２Ｒ０２へのデータのロードのタイミングは、たとえば本発明のコンピュータシステムの起動時、リセット時等の適宜のタイミングであるが、稼働中に新たにロードし直すことはできない。
【００７０】
両レジスタ６２Ｒ０１及び６２Ｒ０２にロードされたデータはそれぞれ、アドレスデコーダ２１６からロード信号ＬＤ２０１，ＬＤ２０２が与えられるタイミングでコンパレータ６２Ｃ０１，６２Ｃ０２にロードされる。なお、レジスタ６２Ｒ０１にロードされたデータをコンパレータ６２Ｃ０１にロード信号ＬＤ２０１によりロードするタイミングは、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングである。
【００７１】
一方、レジスタ６２Ｒ０２にロードされたデータをコンパレータ６２Ｃ０２にロード信号ＬＤ２０２によりロードするタイミングは、第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）がアクティブからノンアクティブになるタイミングがＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも後の場合はＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングでよいが、第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）がアクティブからノンアクティブになるタイミングがＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも前の場合はＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングにする必要がある。
【００７２】
なお、両ロード信号ＬＤ２０１，ＬＤ２０２はアドレスデコーダ２１６がＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）の状態から生成して出力する。
【００７３】
また、両コンパレータ６２Ｃ０１及び６２Ｃ０２にはそれぞれ、前述のカウンタ６０のカウント値とが与えられている。そして、両コンパレータ６２Ｃ０１及び６２Ｃ０２はそれぞれ、両レジスタ６２Ｒ０１及び６２Ｒ０２からロードされたデータと前述のカウンタ６０のカウント値とを比較し、比較結果が一致したタイミングでハイレベルの信号を出力する。
【００７４】
第１のコンパレータ６２Ｃ０１の出力信号はＲＳフリップフロップ６２Ｆ０のＳ（セット）端子に、第２のコンパレータ６２Ｃ０２の出力信号はＲＳフリップフロップ６２Ｆ０のＲ（リセット）端子にそれぞれ与えられている。従って、ＲＳフリップフロップ６２Ｆ０は、第１のコンパレータ６２Ｃ０１からの出力信号がハイレベルに転じたタイミング、即ち第１のコンパレータ６２Ｃ０１による第１のレジスタ６２Ｒ０１にロードされたデータとカウンタ６０のカウント値とが一致したタイミングにおいてセットされ、第２のコンパレータ６２Ｃ０２からの出力信号がハイレベルに転じたタイミング、即ち第２のコンパレータ６２Ｃ０２による第２のレジスタ６２Ｒ０２にロードされたデータとカウンタ６０のカウント値とが一致したタイミングにおいてリセットされる。
【００７５】
ＯＲゲート６２Ｇ０は２入力であり、上述のＲＳフリップフロップ６２Ｆ０の負論理出力端子／Ｑからの出力信号が一方の入力端子に、アドレスデコーダ２１６からの第０基準ＩＯ読出信号（／ＩＯ＿ＲＤＲ０）が他方の入力端子にそれぞれ与えられている。このＯＲゲート６２Ｇ０の出力信号が第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）として信号発生部２１７から出力される。従って、ＯＲゲート６２Ｇ０は両入力端子への入力信号が共にローレベルである場合に第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）をローレベルに、換言すればアクティブにし、いずれか一方がハイレベルである場合に第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）をハイレベルに、換言すればノンアクティブにする。
【００７６】
以上のようなＩＯ読出信号発生部６２の第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）を発生するための構成により、両レジスタ６２Ｒ０１，６２Ｒ０２に個別にロードされるデータ、即ちＲＯＭ１２に両レジスタ６２Ｒ０１，６２Ｒ０２の設定値として予め個別に記憶されているデータによって第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングを任意に設定することが可能になる。
【００７７】
具体的には、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになったタイミングから、レジスタ６２Ｒ０１に設定されているデータで指定されるシステムクロックＣＬＫに対応する時間だけ第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）がノンアクティブからアクティブになるタイミングが遅延させられる。また同様に、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになったタイミングから、レジスタ６２Ｒ０２に設定されているデータで指定されるシステムクロックＣＬＫに対応する時間だけ第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）がアクティブからノンアクティブになるタイミングが遅延させられる。
【００７８】
従って、ＲＯＭ１２に予め記憶されているデータをたとえばＲＯＭ１２を交換することにより、第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングを、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングに対して個別に任意に遅延したタイミングに設定することが可能になる。
【００７９】
他の第１〜第３ＩＯ読出信号（／ＩＯ＿ＲＤ１〜３）に関しても、上述した第０ＩＯ読出信号（／ＩＯ＿ＲＤ０）の場合と同様に、ＲＯＭ１２に各レジスタ６２Ｒ１１，６２Ｒ１２〜６２Ｒ３１，６２Ｒ３２の設定値として予め個別に記憶されているデータによって第１〜第３ＩＯ読出信号（／ＩＯ＿ＲＤ１〜３）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングを、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングに対して個別に任意に遅延したタイミングに設定することが可能になる。
【００８０】
そして、各第１〜第３ＩＯ読出信号（／ＩＯ＿ＲＤ１〜３）はＯＲゲート６２０へ入力されているので、このＯＲゲート６２０の出力信号はいずれか一つの入力信号がローレベルであれば、それに応じて出力信号もローレベルになる。即ち、第１〜第３ＩＯ読出信号（／ＩＯ＿ＲＤ１〜３）はいずれかひとつがＭＰＵ１１が出力するアドレス信号に応じてアクティブ（ローレベル）になるが、ＯＲゲート６２０は第０〜第３ＩＯ読出信号（／ＩＯ＿ＲＤ０〜３）の内のローレベルになったいずれかに応じて出力信号をローレベルにする。
【００８１】
ＯＲゲート６２０の出力信号とＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）とは共にＡＮＤゲート６２１の負論理入力端子に入力されている。従って、ＡＮＤゲート３２１の正論理の出力端子からの出力信号は、ＯＲゲート６２０の出力信号とＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）とが共にローレベルである場合にのみハイレベルになる。フリップフロップ６２２のＳ端子にはこのＡＮＤゲート６２１の出力信号が、同Ｒ端子にはＯＲゲート６２０の出力信号が与えられている。
【００８２】
従って、フリップフロップ６２２は、ＭＰＵ１１がＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）をアクティブ（ローレベル）にしており、且つＯＲゲート６２０の出力信号がローレベルである場合にセットされてその負論理出力端子／Ｑからローレベルの信号を出力し、ＯＲゲート６２０の出力信号がローレベルからハイレベルになるとリセットされてその負論理出力端子／Ｑからハイレベルの信号を出力する。
【００８３】
即ち、フリップフロップ６２２の負論理出力端子／Ｑからの出力信号は、ＭＰＵ１１がＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）をアクティブ（ローレベル）にしており、且つＯＲゲート６２０の出力信号がローレベルである場合にローレベルであり、ＯＲゲート６２０の出力信号がローレベルからハイレベルになるとハイレベルになるＩＯ読出信号（／ＩＯ＿ＲＤ）として信号発生部２１７から出力される。このようにしてフリップフロップ６２２から出力されるＩＯ読出信号（／ＩＯ＿ＲＤ）は、全て同一のタイミングではなく、ＭＰＵ１１が出力しているアドレス信号により指定されるチップに応じて異なるタイミングとなる。具体的には、上述した各ＯＲゲート６２Ｇ０〜６２Ｇ３それぞれから出力される第０〜第３ＩＯ読出信号（／ＩＯ＿ＲＤ０〜３）がフリップフロップ６２２からＩＯ読出信号（／ＩＯ＿ＲＤ）として出力される。
【００８４】
なお、前述した如く、ＩＯ読出信号発生部６２の構成とＩＯ書込信号発生部６３の構成とは同一であるので、図４に示した上述のＩＯ読出信号発生部６２に関する構成において、ＩＯ書込信号発生部６３の構成要素及び信号の参照符号を「（  ）」にて示してある。このように、ＩＯ書込信号発生部６３の構成もＩＯ読出信号発生部６２の構成と同一であるので、ＲＯＭ１２に予め記憶されているデータをたとえばＲＯＭ１２を交換する等により、第０〜第３ＩＯ書込信号（／ＩＯ＿ＷＲ０〜３）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングを、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミング及びアクティブからノンアクティブになるタイミングに対して個別に任意に遅延したタイミングに設定することが可能になる。
【００８５】
図５は上述のような信号発生部２１７により発生される各信号の状態を示すタイミングチャートである。なおここでは、説明の便宜上、複数のチップの内の二つのチップ（チップＡ，チップＢとする）に関して各信号のタイミングについて説明する。
【００８６】
一般的に、チップセレクト信号によりあるチップが選択されている場合、チップセレクト信号がアクティブある期間内に書込信号又は読出信号がノンアクティブからアクティブになり、更にアクティブからノンアクティブに戻る必要がある。また、上述の信号間の要求タイミングも各デバイスによって異なる。
【００８７】
また、チップセレクト信号により選択されているチップにＭＰＵ１１からデータを書き込む場合は、ＭＰＵ１１がデータを出力している期間（データホールド期間）内にチップ側でデータを読み込む必要がある。従って、ＩＯ書込信号（／ＩＯ＿ＷＲ）がアクティブ（ローレベル）からノンアクティブ（ハイレベル）に戻るタイミングを、ＭＰＵ書込信号（／ＭＰＵ＿ＷＲ）がアクティブ (ローレベル）からノンアクティブ（ハイレベル）に戻るタイミングよりも早めるように設定すれば、ＭＰＵ１１はチップセレクト信号で選択されているチップに対して確実にデータを書き込むことができる。
【００８８】
更に、チップセレクト信号により選択されているチップからＭＰＵ１１がデータを読み出す場合は、チップがデータを出力している期間（データホールド期間）内にＭＰＵ１１側でデータを読み込む必要がある。従って、ＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）がアクティブ (ローレベル）からノンアクティブ（ハイレベル）に戻るタイミングよりも、ＩＯ読出信号（／ＩＯ＿ＲＤ）がアクティブ（ローレベル）からノンアクティブ（ハイレベル）に戻るタイミングを遅らせるように設定すれば、ＭＰＵ１１はチップセレクト信号で選択されているチップから確実にデータを読み出すことができる。
【００８９】
以上のことから、たとえば図５(b) に示すように、ＭＰＵ１１が出力するＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）を基準とすると、このＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブである期間においてＭＰＵ１１からチップを指定するための、即ち第０〜第３チップセレクト信号（／ＩＯ＿ＣＳ０〜３）を信号発生部２１７で生成するためのアドレス（ＭＰＵ＿ＡＤＤ）が出力される。
【００９０】
ＭＰＵ１１がチップからデータを読み出す場合、図５(c) に示すように、ＭＰＵ１１はＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）のアクティブ期間の範囲内でアクティブにする。
【００９１】
この場合、たとえばチップＡに関しては、チップセレクト信号発生部６１が、図５(f) に示すように、ＩＯチップセレクト信号（／ＩＯ＿ＣＳＡ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングよりも所定時間ｔ１だけ遅らせたタイミングでノンアクティブからアクティブにし、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも所定時間ｔ２だけ遅らせたタイミングでアクティブにする。
【００９２】
また同時に、チップＡに関してＩＯ読出信号発生部６２が、図５(g) に示すように、ＩＯ読出信号（／ＩＯ＿ＲＤＡ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングよりも所定時間ｔ３だけ遅らせたタイミングでノンアクティブからアクティブにし、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも所定時間ｔ４だけ遅らせたタイミングでアクティブにする。但しここで重要なことは、時間ｔ３が時間ｔ１よりも長くなるように、また時間ｔ２が時間ｔ４よりも長くなるように、それぞれ予め適宜のデータをＲＯＭ１２に記憶させておく必要が有る。
【００９３】
この場合、チップＡからは、図５(i) に示すように、チップＡのＩＯ読出信号（／ＩＯ＿ＲＤＡ）がアクティブの期間にわたってデータ（ＩＯ＿ＤＯＵＴＡ）が出力されるので、ＭＰＵ１１のＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）がノンアクティブになるタイミングでは、チップＡのＩＯ読出信号（／ＩＯ＿ＲＤＡ）がまだアクティブである。従って、ＭＰＵ１１は確実にチップＡから出力されているデータ（ＩＯ＿ＤＯＵＴＡ）を読み出す（ＭＰＵ１１自身に読み込む）ことが可能になる。
【００９４】
一方、ＭＰＵ１１がチップへデータを書き込む場合、図５(d) に示すように、ＭＰＵ１１はＭＰＵ書込信号（／ＭＰＵ＿ＷＲ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）のアクティブ期間の範囲内でアクティブにする。
【００９５】
この場合、たとえばチップＡに関しては、チップセレクト信号発生部６１が、図５(f) に示すように、ＩＯチップセレクト信号（／ＩＯ＿ＣＳＡ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングよりも所定時間ｔ１だけ遅らせたタイミングでノンアクティブからアクティブにし、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも所定時間ｔ２だけ遅らせたタイミングでアクティブにする。
【００９６】
また同時に、チップＡに関してＩＯ書込信号発生部６３が、図５(h) に示すように、ＩＯ書込信号（／ＩＯ＿ＷＲＡ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングよりも所定時間ｔ３だけ遅らせたタイミングでノンアクティブからアクティブにし、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも所定時間ｔ５だけ早めたタイミングでアクティブにする。但しここで重要なことは、時間ｔ３が時間ｔ１よりも長くなるように、また時間ｔ５が図５(d) に示すＭＰＵ書込信号（／ＭＰＵ＿ＷＲ）がアクティブからノンアクティブになるタイミングとＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングとの間の時間ｔ６よりも長くなるように、それぞれ予め適宜のデータをＲＯＭ１２に記憶させておく必要が有る。
【００９７】
この場合、ＭＰＵ１１からは、図５(e) に示すように、ＭＰＵ１１のＩＯ書込信号（／ＭＰＵ＿ＷＲ）がアクティブの期間にわたってデータ（ＭＰＵ＿ＤＯＵＴ）が出力されるので、チップＡの書込信号（／ＩＯ＿ＷＲＡ）がノンアクティブになるタイミングでは、ＭＰＵ１１のＭＰＵ書込信号（／ＭＰＵ＿ＷＲ）がまだアクティブである。従って、チップＡはＭＰＵ１１から出力されているデータ（ＭＰＵ＿ＤＯＵＴ）を確実に書き込む（チップＡ自身に読み込む）ことが可能になる。
【００９８】
図５(j) 〜図５(m) は、上述のチップＡに比してチップセレクト信号がノンアクティブからアクティブになる、またはアクティブからノンアクティブになるまでにより長い時間を要求するＢに関する各信号の状態を示すタイミングチャートである。
【００９９】
チップＢに関しては、チップセレクト信号発生部６１が、図５(j) に示すように、ＩＯチップセレクト信号（／ＩＯ＿ＣＳＡ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングよりも所定時間ｔ７だけ遅らせたタイミングでノンアクティブからアクティブにし、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも所定時間ｔ８だけ遅らせたタイミングでアクティブにする。
【０１００】
また同時に、チップＢに関してＩＯ読出信号発生部６２が、図５(k) に示すように、ＩＯ読出信号（／ＩＯ＿ＲＤＢ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングよりも所定時間ｔ９だけ遅らせたタイミングでノンアクティブからアクティブにし、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも所定時間ｔ１０だけ遅らせたタイミングでアクティブにする。但しここで重要なことは、時間ｔ９が時間ｔ７よりも長くなるように、また時間ｔ８が時間ｔ１０りも長くなるように、それぞれ予め適宜のデータをＲＯＭ１２に記憶させておく必要が有る。
【０１０１】
この場合、チップＢからは、図５(m) に示すように、チップＢのＩＯ読出信号（／ＩＯ＿ＲＤＢ）がアクティブの期間にわたってデータ（ＩＯ＿ＤＯＵＴＢ）が出力されるので、ＭＰＵ１１のＭＰＵ読出信号（／ＭＰＵ＿ＲＤ）がノンアクティブになるタイミングでは、チップＢのＩＯ読出信号（／ＩＯ＿ＲＤＢ）がまだアクティブである。従って、ＭＰＵ１１は確実にチップＢから出力されているデータ（ＩＯ＿ＤＯＵＴＢ）を読み出す（ＭＰＵ１１自身に読み込む）ことが可能になる。
【０１０２】
一方、ＭＰＵ１１がチップへデータを書き込む場合、図５(d) に示すように、ＭＰＵ１１はＭＰＵ書込信号（／ＭＰＵ＿ＷＲ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）のアクティブ期間の範囲内でアクティブにする。
【０１０３】
この場合、たとえばチップＢに関しては、チップセレクト信号発生部６１が、図５(j) に示すように、ＩＯチップセレクト信号（／ＩＯ＿ＣＳＢ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングよりも所定時間ｔ７だけ遅らせたタイミングでノンアクティブからアクティブにし、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも所定時間ｔ８だけ遅らせたタイミングでアクティブにする。
【０１０４】
また同時に、チップＢに関してＩＯ書込信号発生部６３が、図５(l) に示すように、ＩＯ書込信号（／ＩＯ＿ＷＥＢ）をＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がノンアクティブからアクティブになるタイミングよりも所定時間ｔ９だけ遅らせたタイミングでノンアクティブからアクティブにし、ＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングよりも所定時間ｔ１１だけ早めたタイミングでアクティブにする。但しここで重要なことは、時間ｔ９が時間ｔ７よりも長くなるように、また時間ｔ１１が図５(d) に示すＭＰＵ書込信号（／ＭＰＵ＿ＷＲ）がアクティブからノンアクティブになるタイミングとＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ）がアクティブからノンアクティブになるタイミングとの間の時間ｔ６よりも長くなるように、それぞれ予め適宜のデータをＲＯＭ１２に記憶させておく必要が有る。
【０１０５】
この場合、ＭＰＵ１１からは、図５(e) に示すように、ＭＰＵ１１のＩＯ書込信号（／ＭＰＵ＿ＷＲ）がアクティブの期間にわたってデータ（ＭＰＵ＿ＤＯＵＴ）が出力されるので、チップＢのＩＯ書込信号（／ＩＯ＿ＷＲＢ）がノンアクティブになるタイミングでは、ＭＰＵ１１のＭＰＵ書込信号（／ＭＰＵ＿ＷＲ）がまだアクティブである。従って、チップＢはＭＰＵ１１から出力されているデータ（ＭＰＵ＿ＤＯＵＴ）を確実に書き込む（チップＢ自身に読み込む）ことが可能になる。
【０１０６】
以上のように、本発明のコンピュータシステムでは、プロセッサであるＭＰＵ１１が出力するＭＰＵチップセレクト信号（／ＭＰＵ＿ＣＳ），ＭＰＵ読出信号（／ＭＰＵ＿ＲＤ），ＭＰＵ書込信号（／ＭＰＵ＿ＷＲ）に対して、各チップのチップセレクト信号，読出信号及び書込信号を、ＲＯＭ１２に予め記憶させてあるデータによって任意のタイミングに個別に設定することが可能になる。従って、個々のプロセッサ，チップの特性による各信号のタイミングには拘わらずにそれぞれの信号のタイミングをＲＯＭ１２に記憶させるデータで設定することにより、システムのハードウェア構成が変更された場合、即ちプロセッサ，各チップが異なる特性のものに変更された場合にも、ＲＯＭ１２を交換する等によって記憶させてあるデータを変更するのみで対応可能になる。
【図面の簡単な説明】
【０１０７】
【図１】本発明のコンピュータシステムの一実施の形態としての複合機の内部構成例を示すブロック図である。
【図２】本発明のコンピュータシステムの信号発生回路の構成の一例を示すブロック図である。
【図３】本発明のコンピュータシステムの信号生成回路内に備えられているチップセレクト信号発生部の内部構成例を示すブロック図である。
【図４】本発明のコンピュータシステムの信号生成回路内に備えられているＩＯ読出信号発生部（ＩＯ書込信号発生部）の内部構成例を示すブロック図である。
【図５】本発明のコンピュータシステムの信号生成回路内により発生される各信号の状態を示すタイミングチャートである。
【符号の説明】
【０１０８】
１１  ＭＰＵ
１２  ＲＯＭ
２１  ゲートアレイ
２３  モデム（デバイス，チップ）
３４  プリント用コーデック（デバイス，チップ）
３９  読取用コーデック（デバイス，チップ）
５１  操作パネル（デバイス，チップ）
６０  カウンタ
６１  チップセレクト信号発生部
６２  ＩＯ読出信号発生部
６３  ＩＯ書込信号発生部
２１６  アドレスデコーダ
２１７  信号発生部
６１Ｃ０１，６１Ｃ０２…  コンパレータ
６１Ｒ０１，６１Ｒ０２…  レジスタ
６１Ｆ０…  フリップフロップ
６１Ｇ０…  ＯＲゲート
／ＭＰＵ＿ＣＳ  ＭＰＵチップセレクト信号
／ＭＰＵ＿ＷＲ  ＭＰＵ書込信号
／ＭＰＵ＿ＷＲ  ＭＰＵ読出信号
ＭＰＵ＿ＡＤＤ  アドレス信号
／ＩＯ＿ＣＳ  チップセレクト信号
／ＩＯ＿ＷＲ  ＩＯ書込信号
／ＩＯ＿ＲＤ  ＩＯ読出信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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