(57)【要約】  【課題】従来の半導体装置の駆動電圧を維持しつつ高速動作が可能な半導体装置およびその製造方法を提供する。  【解決手段】シリコン基板１の上に形成されたＮ-エピタキシャル層２の上には、半導体層１７が形成されている。半導体層１７を貫通しＮ-エピタキシャル層２の厚さ方向途中に至るトレンチ６が形成されている。半導体層１７は所定深さ範囲に形成されたＰ-領域３を含んでおり、トレンチ６はこのＰ-領域３を貫通している。トレンチ６の内壁面を覆うように、酸化シリコンからなる酸化膜７が形成されている。上記所定深さ範囲内のトレンチ６の内部空間を埋め尽くすように、ポリシリコン層８が配置されている。ポリシリコン層８の上には、ポリシリコン層８とともにゲート電極１０を構成する金属元素主体の低抵抗層９が形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板の表層部の所定深さ範囲に形成され、上記表層部に形成されたトレンチが深さ方向に貫通しているチャネル領域、
このチャネル領域に接するように上記トレンチの内壁面に形成されたゲート絶縁膜、および
このゲート絶縁膜を挟んで上記チャネル領域に対向し少なくとも上記所定深さ範囲内の上記トレンチの内部空間を埋め尽くすように配置されたポリシリコン層と、このポリシリコン層の上方の上記トレンチ内において上記チャネル領域との対向部より上に配置され金属元素を主体する低抵抗層とを有するゲート電極を含むことを特徴とする半導体装置。
【請求項２】
上記低抵抗層が、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｎｉ、Ｍｏ、Ｃｏ、Ａｇ、Ｐｔ、およびＰｂのうちの１種以上を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記低抵抗層が、金属珪化物を含むことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
上記ポリシリコン層と上記低抵抗層との間に介装され、上記低抵抗層から上記ポリシリコン層への金属原子の拡散を抑制するためのバリアメタル層をさらに含むことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
上記低抵抗層が上記トレンチの内部から上記トレンチの外部に渡って形成されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
上記低抵抗層の上に配置され、上面が上記トレンチ内に位置する絶縁体層をさらに含むことを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項７】
所定深さ範囲にチャネル領域が形成される半導体基板の表層部に、上記チャネル領域を貫通し得る深さのトレンチを上記チャネル領域を貫通し得る領域に形成する工程と、
上記トレンチの内壁面に、上記チャネル領域に接するべきゲート絶縁膜を形成する工程と、
上記トレンチ内において、上記所定深さ範囲の空間を埋め尽くすように、ポリシリコン層を埋めるポリシリコン層形成工程と、
このポリシリコン層形成工程の後、上記ポリシリコン層の上方の上記トレンチ内に、上記ポリシリコン層とともにゲート電極を構成する金属元素主体の低抵抗層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
上記低抵抗層を形成する工程が、上記トレンチ内の上部に空所を確保しつつ、上記トレンチ内に上記低抵抗層を形成する工程を含み、
上記方法は、さらに、
上記トレンチ内の上記空所を絶縁体層で満たす空所充填工程と、
この空所充填工程の後、上記絶縁体層の上面が上記トレンチ内に位置するようになるまで、上記絶縁体層をエッチバックする工程とを含むことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳ ＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)には、半導体基板（半導体基板の表面に形成された薄膜）に形成された溝（トレンチ）内にゲート電極が埋め込まれたものがある。従来、ゲート電極を構成する材料としては、不純物の導入により導電化されたポリシリコンが用いられていた。
しかし、ポリシリコンからなるゲート電極は抵抗が高く、このために、ＭＯＳ ＦＥＴのスイッチング動作を高速化できなかった。そこで、ゲート電極の抵抗を低減して、ＭＯＳ ＦＥＴの高速スイッチング動作を実現することが試みられている。
【０００３】
図５は、トレンチ構造を有するＭＯＳ ＦＥＴが形成された従来の半導体装置（特許文献１参照）の構造を示す図解的な断面図である。
この半導体装置５０は、半導体基板に形成されたＮ-領域５１、およびＮ-領域５１の上に形成された半導体層５２を備えており、半導体層５２を貫通しＮ-領域５１の表層部に至る複数のトレンチ５３が形成されている。
【０００４】
半導体層５２の表層部でトレンチ５３の縁部には、Ｎ+領域５４が形成されており、隣接する２つのトレンチ５３の縁部に形成されたＮ+領域５４の間には、Ｐ+領域５５が形成されている。半導体層５２の残部（Ｎ+領域５４およびＰ+領域５５を除いた部分）は、Ｐ-領域５６となっている。トレンチ５３は、Ｐ-領域５６を貫通している。
トレンチ５３の内壁に沿って、たとえば、酸化シリコンなどからなる絶縁体（誘電体）層５７が形成されている。トレンチ５３の内部には、ゲート電極６２が配置されている。ゲート電極６２は、ポリシリコン層（バッファ層）５８と、低抵抗層（高伝導度の中心部分）５９と、ポリシリコン層５８と低抵抗層５９との間に形成されたポリサイドの層６３とを含んでいる。ポリシリコン層５８は、不純物の導入により導電化されている。低抵抗層５９は、高融点金属（たとえば、タングステン（Ｗ））を含んでいる。低抵抗層５９がタングステンを含む場合、ポリサイドの層６３は、タングステンポリサイド（ＷＳｉ）を含む。
【０００５】
ポリシリコン層５８は、絶縁体層５７上にトレンチ５３の内壁に沿うように形成されている。トレンチ５３内の残部（より内方の領域）は、低抵抗層５９で埋められている。低抵抗層５９は、トレンチ５３の深さ方向に関して、Ｐ-領域５６の形成深さにほぼ対応する深さ領域に配置されており、絶縁体層５７およびポリシリコン層５８を挟んでＰ-領域５６に対向している。
【０００６】
半導体層５２の上には、Ｎ+領域５４およびＰ+領域５５に電気接続された電極膜（ソース金属層）６０が形成されている。トレンチ５３の上には、絶縁体（誘電体）層６１が設けられており、絶縁体層６１によりポリシリコン層５８および低抵抗層５９と電極膜６０とが電気的に分離されている。
Ｎ-領域５１と電極膜６０との間に適当な電圧を印加し、ゲート電極６２を適当な電位にすることにより、Ｐ-領域５６において、絶縁体層５７との界面近傍にチャネルを形成して、Ｎ-領域５１と電極膜６０との間に電流を流すことができる。
【０００７】
この半導体装置５０のゲート電極６２は、ポリシリコンのみからなるゲート電極と比べて、抵抗値が低減されており、半導体装置５０の高速スイッチング動作が実現されている。
ところが、このようにゲート電極６２を構成する材料として、金属材料を用いると、ポリシリコンのみを用いた場合と比べて、半導体装置５０の駆動電圧が大幅に変化する。半導体装置５０の駆動電圧は、しきい値電圧ＶT＝ＶFB＋２ψB＋（２εsｑＮA（２ψB））1/2／C0＝（φ−Ｑf／Ｃ0）＋２ψB＋（４εsｑＮAψB）1/2／Ｃ0で決定される。
【０００８】
ここで、ＶFBはフラットバンド電圧であり、ψBは半導体（Ｐ-領域５６）内部（バルク）の静電ポテンシャルであり、εsは半導体（Ｐ-領域５６）の誘電率であり、ｑは素電荷量であり、ＮAはアクセプタ不純物濃度であり、C0は絶縁体層５７の単位面積あたりの容量であり、φは絶縁体層５７を挟んで対向するゲート電極６２（ポリシリコン層５８）の仕事関数と半導体部（Ｐ-領域５６）の仕事関数との差（以下、単に「仕事関数差」という。）であり、Ｑfは絶縁体層５７中の固定電荷である。すなわち、しきい値電圧ＶTは仕事関数差φにより変化する。
【０００９】
仕事関数差φは、ポリシリコン層５８に加えて、金属（高融点金属）を含む低抵抗層５９もＰ-領域５６に対向していることにより、ポリシリコン層５８のみが絶縁体層５７を挟んでＰ-領域５６に対向していた場合と大きく異なる。このため、ポリシリコンのみからなるゲート電極を用いた一般的なＭＯＳ ＦＥＴと、金属材料を主体とするゲート電極６２を用いた半導体装置５０とで、しきい値電圧ＶTが大きく異なり、したがって、駆動電圧が大きく異なる。
【００１０】
換言すれば、金属材料を主体とするゲート電極６２を用いつつ、駆動電圧等の素子特性が変化しないようにしようとすると、半導体装置５０の大幅な設計変更を強いられることになる。
また、近年、パターンの微細化が進んでおり、深さが１μｍないし３μｍ程度で、幅が０．３μｍないし０．５μｍ程度のトレンチ５３が形成されることがある。このようなアスペクト比が大きいトレンチ５３に、金属材料を良好に（密に）埋め込むためには、高額な装置を用いなければならなかった。
【特許文献１】特開２００１−４４４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、この発明の目的は、従来の半導体装置の駆動電圧を維持しつつ高速動作が可能な半導体装置を提供することである。
この発明の他の目的は、安価な装置で製造可能な半導体装置を提供することである。
この発明のさらに他の目的は、従来の半導体装置の駆動電圧を維持しつつ高速動作が可能な半導体装置の製造方法を提供することである。
【００１２】
この発明のさらに他の目的は、安価な装置で製造可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記の目的を達成するための請求項１記載の発明は、半導体基板（１）の表層部の所定深さ範囲（Ｒ）に形成され、上記表層部に形成されたトレンチ（６）が深さ方向に貫通しているチャネル領域（３）、このチャネル領域に接するように上記トレンチの内壁面に形成されたゲート絶縁膜（７）、およびこのゲート絶縁膜を挟んで上記チャネル領域に対向し少なくとも上記所定深さ範囲内の上記トレンチの内部空間を埋め尽くすように配置されたポリシリコン層（８）と、このポリシリコン層の上方の上記トレンチ内において上記チャネル領域との対向部より上に配置され金属元素を主体する低抵抗層（９，２３，２８）とを有するゲート電極（１０，２１，２６）を含むことを特徴とする半導体装置（１５，２０，２５）である。
【００１４】
なお、括弧内の数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この発明によれば、トレンチの内部空間において、所定深さ範囲（チャネル領域の形成深さに相当する深さ範囲）は、ポリシリコン層で埋め尽くされている。そして、金属元素を主体とする低抵抗層は、チャネル領域との対向部より上に形成されており、チャネル領域には対向していない。このため、この半導体装置は、ポリシリコンのみからなるゲート電極を有する半導体装置と比べて、同等の仕事関数差φを有しており、同等のしきい値電圧ＶTを有している。すなわち、この半導体装置は、従来の半導体装置の駆動電圧を維持できる。
【００１５】
一方、金属を主体とする低抵抗層は、ポリシリコンより比抵抗が低いので、この半導体装置のゲート電極は、ポリシリコンのみからなるゲート電極と比べて抵抗値が低い。これにより、半導体装置に形成された素子のスイッチング時間を短縮できるので、この半導体装置は高速動作が可能である。
また、この半導体装置を製造する際、トレンチ内の所定の深さ（上記所定深さ範囲の上端）までポリシリコン層を埋め込んだ後に、低抵抗層を形成して、ゲート電極を形成できる。したがって、低抵抗層は、ポリシリコン層を埋め込んだ後にトレンチ内に形成される浅い空所に埋め込めばよい。すなわち、金属材料をアスペクト比の大きなトレンチに埋め込む必要はなく、一般的なスパッタ装置を用いて低抵抗層を形成できる。したがって、この半導体装置は、安価な装置で製造できる。
【００１６】
この半導体装置は、たとえば、ＭＯＳ電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor；MOS FET)やＩＧＢＴ(Insulated Gate Bipolar Transistor)とすることができる。
半導体基板の上には、ソース電極などの電極または配線部材が形成されていてもよく、この場合、ゲート電極の上には、これらの電極または配線部材とゲート電極とを電気的に分離するための絶縁体層が形成されていてもよい。
【００１７】
上記低抵抗層は、請求項２記載のように、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銀（Ａｇ）、白金（Ｐｔ）、および鉛（Ｐｂ）のうちの１種以上を含んでいてもよい。
また、上記低抵抗層は、請求項３記載のように、金属珪化物（シリサイド）を含んでいてもよい。
【００１８】
請求項４記載の発明は、上記ポリシリコン層と上記低抵抗層との間に介装され上記低抵抗層から上記ポリシリコン層への金属原子の拡散を抑制するためのバリアメタル層（１６，２２，２７）をさらに含むことを特徴とする請求項１ないし３のいずれかに記載の半導体装置である。
この発明によれば、バリアメタル層により、低抵抗層を構成する金属原子が、ポリシリコン層中に拡散して、しきい値電圧が変化することを抑制（防止）できる。
【００１９】
バリアメタル層は、たとえば、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮx）などの金属窒化物からなる。また、バリアメタル層は、チタン（Ｔｉ）などの金属材料からなっていてもよい。
請求項５記載の発明は、上記低抵抗層が上記トレンチの内部から上記トレンチの外部に渡って形成されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置（２０）である。
【００２０】
この発明によれば、低抵抗層がトレンチ内部から外部に渡って形成されていることにより、低抵抗層の長さ方向（ゲート電極の配設方向）に垂直な断面積を大きくすることができ、この方向に関するゲート電極の抵抗値を低減できる。
請求項６記載の発明は、上記低抵抗層の上に配置され、上面（２９ａ）が上記トレンチ内にある絶縁体層（２９）をさらに含むことを特徴とする請求項１ないし４のいずれかに記載の半導体装置（２５）である。
【００２１】
この半導体装置を製造する際、半導体基板の全面に絶縁体層を形成した後、この絶縁体層を全面に渡って適当なエッチバック厚でエッチバックすることにより、絶縁体層の上面がトレンチ内に位置する状態とすることができる。すなわち、所定の開口パターンを有するマスク（レジスト膜）を半導体基板に対して位置合わせして形成し、絶縁体層の所定の領域のみをエッチングする必要がない。したがって、この半導体装置は容易に製造できる。
【００２２】
請求項７記載の発明は、所定深さ範囲（Ｒ）にチャネル領域（３）が形成される半導体基板（１）の表層部に、上記チャネル領域を貫通し得る深さのトレンチ（６）を上記チャネル領域を貫通し得る領域に形成する工程と、上記トレンチの内壁面に、上記チャネル領域に接するべきゲート絶縁膜（７）を形成する工程と、上記トレンチ内において、上記所定深さ範囲の空間を埋め尽くすように、ポリシリコン層（８）を埋めるポリシリコン層形成工程と、このポリシリコン層形成工程の後、上記ポリシリコン層の上方の上記トレンチ内に、上記ポリシリコン層とともにゲート電極（１０，２１，２６）を構成する金属元素主体の低抵抗層（９，２３，２８）を形成する工程とを含むことを特徴とする半導体装置（１５，２０，２５）の製造方法である。
【００２３】
この発明により、請求項１記載の半導体装置を製造でき、請求項１記載の半導体装置と同様の効果を奏することができる。
チャネル領域は、トレンチを形成する前に形成されてもよく、トレンチを形成した後に形成されてもよい。
この半導体装置の製造方法は、上記ポリシリコン層を形成する工程の後、上記低抵抗層を形成する工程の前に、上記ポリシリコン層と上記低抵抗層との間に介装され、上記低抵抗層から上記ポリシリコン層への金属原子の拡散を抑制するためのバリアメタル層を形成する工程を含んでいてもよい。この場合、この製造方法により、請求項４記載の半導体装置を製造でき、請求項４記載の半導体装置と同様の効果を奏することができる。
【００２４】
請求項８記載の発明は、上記低抵抗層を形成する工程が、上記トレンチ内の上部に空所を確保しつつ、上記トレンチ内に上記低抵抗層を形成する工程を含み、上記方法は、さらに、上記トレンチ内の上記空所を絶縁体層（２９）で満たす空所充填工程と、この空所充填工程の後、上記絶縁体層の上面（２９ａ）が上記トレンチ内に位置するようになるまで、上記絶縁体層をエッチバックする工程とを含むことを特徴とする請求項７記載の半導体装置（２５）の製造方法である。
【００２５】
この発明により、請求項６記載の半導体装置を製造でき、請求項６記載の半導体装置と同様の効果を奏することができる。
絶縁体層を所定の領域、すなわち、トレンチ内部に形成するためには、半導体基板の全面に絶縁体層を形成した後、この絶縁体層を、全面に渡って適当なエッチバック厚でエッチバックすれば足りる。すなわち、所定の開口パターンを有するマスク（レジスト膜）を半導体基板に対して位置合わせして形成し、絶縁体層の所定の領域のみをエッチングする必要がない。したがって、この方法により、所定の領域に絶縁体層が形成された半導体装置を容易に製造できる。
【００２６】
絶縁体層は、たとえば、酸化シリコンからなるものとすることができる。
【発明を実施するための最良の形態】
【００２７】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す図解的な断面図である。
この半導体装置１５は、シリコン基板２の上にＭＯＳ電界効果トランジスタ(MOS FET)が形成されてなる。シリコン基板１の上には、ドレイン領域をなすＮ-エピタキシャル層２が形成されており、Ｎ-エピタキシャル層２の上には半導体層１７が形成されている。
【００２８】
半導体層１７を貫通しＮ-エピタキシャル層２の厚さ方向途中に至るトレンチ６が形成されている。トレンチ６の幅は、たとえば、０．３μｍないし０．５μｍ程度であり、トレンチ６の深さは、たとえば、１μｍないし３μｍ程度である。
半導体層１７の表層部でトレンチ６の縁部には、Ｎ+ソース領域４が形成されている。隣接する２つのトレンチ６の縁部に形成されたＮ+ソース領域４の間には、これらのＮ+ソース領域４に接するように、Ｐ+ベース領域５が形成されている。半導体層１７の残部（Ｎ+ソース領域４およびＰ+ベース領域５を除いた部分）は、Ｐ-領域３となっている。
【００２９】
トレンチ６は、Ｐ-領域３を貫通している。Ｐ-領域３は、エピタキシャル層２とＮ+ソース領域４およびＰ+ベース領域５との間に配置されており、所定の深さ範囲Ｒに渡って、トレンチ６の内壁面に現れている。
トレンチ６の内壁面を覆うように、酸化シリコン（ＳｉＯ2）からなる酸化膜７が形成されている。酸化膜７は、Ｎ+ソース領域４の上（トレンチ６縁部の周囲）に延設されている。
【００３０】
トレンチ６内部を埋めるように、ゲート電極１０が配置されている。ゲート電極１０は、図１において、紙面に垂直な方向に延びていて、図外の位置で外部に取り出されている。ゲート電極１０は、トレンチ６の深さ方向底部側に配置されたポリシリコン層８、トレンチ６の深さ方向上部側に配置された低抵抗層９、およびポリシリコン層８と低抵抗層９との間に介装されたバリアメタル層１６を含んでいる。ポリシリコン層８、低抵抗層９、およびバリアメタル層１６は、いずれも、ゲート電極１０の長さ方向（図１において、紙面に垂直な方向）に延びている。
【００３１】
ポリシリコン層８は、不純物の導入により導電化（低抵抗化）されたポリシリコンからなる。
低抵抗層９は、たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銀（Ａｇ）、白金（Ｐｔ）、鉛（Ｐｂ）、もしくはこれらの合金、または金属珪化物（シリサイド）からなる。低抵抗層９の比抵抗は、ポリシリコン層８の比抵抗より低い。
【００３２】
バリアメタル層１６は導電性材料からなり、たとえば、チタン（Ｔｉ）などの金属材料や、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮx）などの金属窒化物からなる。バリアメタル層１６により、半導体装置１５の製造工程および製造後におけるバリアメタル層１６を介した金属原子の拡散、たとえば、低抵抗層９を構成する金属原子のポリシリコン層８や半導体層１７中への拡散が抑制（防止）される。
【００３３】
ポリシリコン層８は、酸化膜７を挟んでＰ-領域３に対向しており、Ｐ-領域３が形成されている上記所定の深さ範囲Ｒを含むトレンチ６の内部空間を埋め尽くすように配置されている。ポリシリコン層８とバリアメタル層９との界面は、トレンチ６の深さ方向に関して、トレンチ６内壁にＰ-領域３が現れている深さ範囲より浅い位置にある。低抵抗層９およびバリアメタル層９のいずれの部分も、Ｐ-領域３には対向していない。すなわち、トレンチ６内において、Ｐ-領域３には、ゲート電極１０のうち、ポリシリコン層８のみが対向配置されている。
【００３４】
ゲート電極１０および半導体層１７の上には、酸化シリコン層１１が形成されており、酸化シリコン層１１を、その厚さ方向に貫通するコンタクトホール１２が形成されている。コンタクトホール１２内には、Ｎ+ソース領域４の一部、およびＰ+ベース領域５が現れている。酸化シリコン層１１を覆い、コンタクトホール１２を埋めるように、ＡｌまたはＡｌとＳｉとの合金からなる電極膜１４が形成されている。電極膜１４は、Ｎ+ソース領域４およびＰ+ベース領域５に電気接続されており、酸化シリコン層１１により、ゲート電極１０と電気的に絶縁されている。
【００３５】
シリコン基板１のＮ-エピタキシャル層２とは反対側の面には、Ａｕ、Ｔｉ、Ｎｉ、Ａｇなどを含む積層された複数の金属膜からなる金属複合膜１３が形成されている。金属複合膜１３のうちシリコン基板１に接する部分には、Ａｕからなる膜が形成されている。この半導体装置１５は、金属複合膜１３が形成された面で、リードフレームなどに接続できるようになっている。
【００３６】
ゲート電極１０が、ポリシリコン層８より比抵抗が低い低抵抗層９を含むことにより、ゲート電極がポリシリコンのみからなる場合と比べて、ゲート電極１０の長さ方向に沿う抵抗は低くなっている。特に、ゲート電極１０が長くかつ幅が狭くされていた場合でも、ゲート電極１０は、充分低い抵抗を有することができる。
これにより、半導体装置１５に形成された素子のスイッチング時間を短縮でき、この半導体装置１５は高速動作が可能となる。また、この半導体装置１５は、スイッチングロスを低減できるので消費電力を低減でき、この半導体装置を、たとえば、ＤＣ−ＤＣコンバータ回路用、スイッチング回路用などに好適に適用できる。
【００３７】
金属複合膜１３と電極膜１４との間に適当な電圧を印加し、ゲート電極１０を適当な電位にすることにより、Ｐ-領域３において、酸化膜７との界面近傍にチャネルを形成して、金属複合膜１３と電極膜１４との間に電流を流すことができる。酸化膜７のうち、Ｐ-領域３とゲート電極１０（ポリシリコン層８）とに挟まれた部分およびその近傍は、ゲート絶縁膜として機能する。
【００３８】
半導体装置１５の駆動電圧は、しきい値電圧で決定されるが、しきい値電圧は、Ｐ-領域３に対向するゲート電極１０の仕事関数により決まる。半導体装置１５において、トレンチ６の内壁面に現れたＰ-領域３の全領域に、ポリシリコン層８のみが対向しており、金属元素を主体とする低抵抗層９は対向していない。このため、この半導体装置１５（ＭＯＳ ＦＥＴ）のしきい値電圧は、ゲート電極がポリシリコンのみからなる従来の一般的なＭＯＳ ＦＥＴと同等であり、従来のＭＯＳ ＦＥＴと同等の駆動電圧で動作させることができる。
【００３９】
さらに、バリアメタル層１６が形成されていることにより、低抵抗層９を構成する金属原子が、ポリシリコン層８中に拡散して、しきい値電圧が変化することが抑制（防止）されている。
図２は、半導体装置１５の製造方法を説明するための図解的な断面図である。
先ず、シリコン基板１の上にＮ-エピタキシャル層２を形成する。次に、Ｎ-エピタキシャル層２の上部に不純物を導入して、半導体層１７を形成する。先ず、Ｎ-エピタキシャル層２の表面から、Ｐ型への制御のための不純物を注入及び拡散させて、Ｎ-エピタキシャル層２の上部をＰ-領域３にする。続いて、所定の位置に開口を有するレジスト膜（図示せず）をマスクとしたＰ型およびＮ型への制御のための不純物の導入により、Ｐ-領域３の上部にＰ+ベース領域５およびＮ+ソース領域４をそれぞれ形成する。
【００４０】
続いて、所定の位置に開口を有するレジスト膜（図示せず）をマスクとしたエッチング（たとえば、反応性イオンエッチング）により、半導体層１７を貫通しＮ-エピタキシャル層２の厚さ方向途中に至るトレンチ６を形成する。トレンチ６の内壁面からは、所定深さ範囲Ｒに渡ってＰ-領域３が露出する。トレンチ６の幅は、たとえば、０．３μｍないし０．５μｍであり、トレンチ６の深さは、たとえば、１μｍないし３μｍ程度である。
【００４１】
その後、シリコン基板１を加熱して、露出表面、すなわち、Ｎ+ソース領域４およびＰ+ベース領域５の表面近傍、ならびにトレンチ６の内表面近傍が熱酸化されて、酸化膜７が形成される。
次に、酸化膜７の上に、ポリシリコン層８が形成される。ポリシリコン層８は、トレンチ６の内部を埋めるように形成される。この工程は、ＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法により実施される。これにより、アスペクト比が大きいトレンチ６の内部をポリシリコン層８で良好（密に）に埋めることができる。
【００４２】
続いて、ポリシリコン層８がエッチバックされる。これにより、トレンチ６外およびトレンチ６内上部のポリシリコン層８が除去される。この際、トレンチ６内上部に空所を確保しつつ、トレンチ６内壁に現れたＰ-領域３が、ポリシリコン層８の残部から露出しないようにエッチバック厚が制御される。これにより、Ｐ-領域３が形成された上記所定深さ範囲Ｒを含むトレンチ６の内部空間が、ポリシリコン層８により埋め尽くされた状態となる。この状態が図２（ａ）に示されている。
【００４３】
次に、酸化膜７およびポリシリコン層８の露出表面を覆うように、バリアメタル層１６が形成される。バリアメタル層１６は、トレンチ６内を完全に埋めない厚さに形成される。すなわち、トレンチ６内の上部には空所が確保される。当該空所の深さは、たとえば、０．５μｍ程度にされる。
続いて、バリアメタル層１６の上に、低抵抗層９が形成される。低抵抗層９は、トレンチ６の空所をほぼ完全に埋めるように形成される。この工程は、たとえば、スパッタ法により実施されるが、トレンチ６の内部には、すでにポリシリコン層８およびバリアメタル層１６が配置されており、トレンチ６の空所のアスペクト比は充分小さくなっているので、一般的なスパッタ装置により、トレンチ６内に密に（空隙が生じないように）低抵抗層９を埋め込むことができる。この状態が、図２（ｂ）に示されている。
【００４４】
その後、シリコン基板１のＮ-エピタキシャル層２とは反対側の面に、金属複合膜１３（図１参照）が形成される。
次に、低抵抗層９およびバリアメタル層１６が、エッチバックされる。これにより、トレンチ６外の低抵抗層９およびバリアメタル層１６が除去されて、低抵抗層９の表面およびバリアメタル層１６の端面は、Ｎ+ソース領域４およびＰ+ベース領域５の表面と、ほぼ面一にされる。バリアメタル層１６が金属材料からなる場合（金属窒化物ではない場合）、バリアメタル層１６を容易にエッチングして、このような状態にすることができる。ポリシリコン層８、バリアメタル層１６、および低抵抗層９の残部は、ゲート電極１０となる。
【００４５】
続いて、シリコン基板１のＮ-エピタキシャル層２が形成された側の面全面に、酸化シリコン層１１が形成される。さらに、所定の開口パターンを有するレジスト膜（図示せず）が、酸化シリコン層１１の上に形成され、このレジスト膜を介して酸化シリコン層１１および酸化膜７がエッチングされる。これにより、酸化シリコン層１１および酸化膜７を貫通するコンタクトホール１２が形成され、Ｐ+ベース領域５およびその周辺のＮ+ソース領域４がコンタクトホール１２内に露出される。この状態が、図２（ｃ）に示されている。
【００４６】
そして、酸化シリコン層１１を覆い、コンタクトホール１２を埋めるように、たとえば、スパッタ法により、ＡｌやＡｌとＳｉとの合金からなる電極膜１４が形成されて、図１に示す半導体装置１５が得られる。
以上の製造方法において、アスペクト比が大きいトレンチ６内の全域に低抵抗層９を埋め込む必要はないので、半導体装置１５を製造するために高額な装置を用いる必要はない。すなわち、半導体装置１５は、安価な装置で製造できる。
【００４７】
図３は、本発明の第２の実施形態に係る半導体装置の構造を示す図解的な断面図である。図３において、図１に示す各部に対応する部分には、同じ参照符号を付して説明を省略する。
この半導体装置２０は、図１に示す半導体装置１５と類似した構造を有しており、半導体装置１５のゲート電極１０に対応するゲート電極２１は、ポリシリコン層８、バリアメタル層２２、および低抵抗層２３を含んでいる。バリアメタル層２２および低抵抗層２３は、それぞれ、バリアメタル層１６および低抵抗層９と同様の材料からなる。
【００４８】
ゲート電極２１のうち、バリアメタル層２２および低抵抗層２３は、バリアメタル層２２の厚さ相当の高さだけ、トレンチ６外に突出している。すなわち、低抵抗層２３は、トレンチ６の内部からトレンチ６の外部に渡って形成されている。トレンチ６外で、バリアメタル層２２の表面と低抵抗層２３の表面とは、ほぼ面一になっている。
一方、トレンチ６内壁に現れたＰ-領域３は、半導体装置１５の場合と同様、ゲート電極２１のうちポリシリコン層８のみに対向しており、バリアメタル層２２や低抵抗層２３には対向していない。したがって、この半導体装置２０も、半導体装置１５と同様、ポリシリコンのみからなるゲート電極を有する従来の一般的なＭＯＳ ＦＥＴと同等のしきい値電圧（駆動電圧）を有することができる。
【００４９】
また、半導体装置２０の低抵抗層２３は、その長さ方向に垂直な断面積が、半導体装置１５の低抵抗層９の長さ方向に垂直な断面積より大きくなっており、ゲート電極２１の長さ方向（図３において紙面に垂直な方向）の抵抗値は、ゲート電極１０の長さ方向（図１において紙面に垂直な方向）の抵抗値に比して低減されている。
このような半導体装置２０は、半導体装置１５の製造方法において、低抵抗層９（２３）およびバリアメタル層１６（２２）のエッチバック（エッチング）条件を変更することにより製造できる。先ず、低抵抗層９をシリコン基板１の全面に形成する工程（図２（ｂ）参照）の後、低抵抗層９をエッチバックし、バリアメタル層１６が露出すると同時にエッチバックを終了する。これにより、バリアメタル層１６および低抵抗層９は、トレンチ６外にわずかに突出し、バリアメタル層１６のうち、トレンチ６外にある部分の表面と、低抵抗層９の表面とは、ほぼ面一になる。
【００５０】
その後、さらに、適当なパターンを有するレジスト膜（図示せず）を用いて、シリコン基板１を垂直に見下ろす平面視において、バリアメタル層１６のうち、トレンチ６およびその周辺の部分を除いてエッチングにより除去する。
そして、酸化シリコン層１１を全面に形成した後、酸化シリコン層１１および酸化膜７をエッチングしてコンタクトホール１２を形成する（図２（ｃ）参照）。この工程で、バリアメタル層１６が露出しないように、シリコン基板１を垂直に見下ろす平面視において、酸化シリコン層１１は、バリアメタル層１６の形成領域を完全に含む広い領域に残るようにされる。
【００５１】
以上の製造方法において、低抵抗層９（２３）をエッチバックする工程は、バリアメタル層１６（２２）が露出する前に終了されてもよく、この場合、図３に示す半導体装置２０と比べて、トレンチ６から低抵抗層９（２３）がより大きく突出したＭＯＳ ＦＥＴを製造でき、ゲート電極１０（２１）の長さ方向の抵抗値をさらに低減できる。
図４は、本発明の第３の実施形態に係る半導体装置の構造を示す図解的な断面図である。図４において、図１に示す各部に対応する部分には、同じ参照符号を付して説明を省略する。
【００５２】
この半導体装置２５は、図１に示す半導体装置１５と類似した構造を有しており、半導体装置１５のゲート電極１０に対応するゲート電極２６は、ポリシリコン層８、バリアメタル層２７、および低抵抗層２８を含んでいる。バリアメタル層２７および低抵抗層２８は、それぞれ、バリアメタル層１６および低抵抗層９と同様の材料からなる。
低抵抗層２８および酸化シリコン層２９は、半導体装置１５の低抵抗層９および酸化シリコン層１１と比べて、トレンチ６の深さ方向に関して、より薄く形成されており、酸化シリコン層２９の上面２９ａはトレンチ６内にほぼ完全に入っている。すなわち、酸化シリコン層２９の全体がトレンチ６の内部に配置されている。
【００５３】
このような半導体装置２５は、半導体装置１５の製造方法において、低抵抗層９（２８）、バリアメタル層１６（２７）、および酸化シリコン層１１（２９）のエッチバック（エッチング）条件を変更することにより製造できる。
先ず、低抵抗層９（２８）をシリコン基板１の全面に形成する工程（図２（ｂ）参照）の後、低抵抗層９（２８）およびバリアメタル層１６（２７）をエッチバックして、低抵抗層９（２８）およびバリアメタル層１６（２７）のうち、トレンチ６の外部およびトレンチ６内の浅所に存在するものが除去される。これにより、トレンチ６内において、低抵抗層９（２８）およびバリアメタル層１６（２７）の上には浅い空所が形成される。
【００５４】
その後、シリコン基板１のＮ-エピタキシャル層２が形成された側の面全面に、酸化シリコン層１１（２９）が形成され、さらに、酸化シリコン層１１（２９）の上面２９ａがトレンチ６内に位置するようになるまで、酸化シリコン層１１（２９）がエッチバックされる。すなわち、酸化シリコン層１１（２９）が、トレンチ６の内部にのみ残るようにされる。
【００５５】
その後、半導体装置１５の製造方法と同様にして電極膜１４が形成されて、図４に示す半導体装置２５が得られる。
この製造方法では、酸化シリコン層１１の不要部を除去（エッチバック）する際に、所定の開口パターンを有するマスク（レジスト膜）をシリコン基板１に対して位置合わせして形成し、酸化シリコン層１１（２９）の所定の領域のみをエッチングする必要がない。したがって、この半導体装置２５は容易に製造できる。
【００５６】
本発明の実施形態の説明は以上の通りであるが、本発明は、別の形態でも実施できる。たとえば、以上の実施形態では、シリコン基板１上にＭＯＳ ＦＥＴが形成された半導体装置について説明したが、この発明の半導体装置は、シリコン基板１上にＩＧＢＴ(Insulated Gate Bipolar Transistor)が形成された半導体装置であってもよい。
上記の実施形態では、Ｐ-領域３、Ｎ+ソース領域４、およびＰ+ベース領域５は、トレンチ６およびゲート電極１０の形成前に形成されているが、トレンチ６およびゲート電極１０の形成後に形成されてもよい。
【００５７】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２】図１の半導体装置の製造方法を説明するための図解的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図４】本発明の第３の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図５】トレンチ構造を有するＭＯＳ ＦＥＴが形成された従来の半導体装置の構造を示す図解的な断面図である。
【符号の説明】
【００５９】
１    シリコン基板
３    Ｐ-領域
６    トレンチ
７    酸化膜
８    ポリシリコン層
９，２３，２８    低抵抗層
１０，２１，２６    ゲート電極
１５，２０，２５    半導体装置
１６，２２，２７    バリアメタル層
２９    酸化シリコン層
２９ａ    酸化シリコン層の上面
Ｒ    所定の深さ範囲
【図１】
2005150475.tif 000003
【図２】
2005150475.tif 000004
【図３】
2005150475.tif 000005
【図４】
2005150475.tif 000006
【図５】
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