(57)【要約】【課題】発振信号に生じるジッタを抑制し、安定した発振周波数が得られる電圧制御型発振回路を含む半導体集積回路を提供することを目的とする。【解決手段】リングオシレータ２の発振周波数は、奇数段の遅延セル１０の遅延時間により決定される。遅延セル１０は信号Ｓ７の電圧が下降すると遅延時間が短く、電圧が上昇すると遅延時間が長くなる。このリングオシレータ２の発振信号Ｓ１を分周器３を介して第１の遅延回路４に入力し、その出力を第２の遅延回路５に入力する。第１の遅延回路４の第１の遅延時間と第２の遅延回路５の第２の遅延時間とを比較して、第２の遅延時間が第１の遅延時間と比較して長い場合は信号Ｓ７の電圧を下降させ、短い場合は信号Ｓ７の電圧を上昇させる。【選択図】  図１
2005020393.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧端子間に与えられる制御電圧により伝播遅延時間の制御が可能な遅延素子を用いて発振信号を生成するリングオシレータと、
制御電圧端子間に与えられる制御電圧により伝播遅延時間の制御が可能な遅延素子を備え、前記発振信号に対して第１の遅延時間を与える第１の遅延回路と、
この第１の遅延回路と実質的に同一機能を備え、前記第１の遅延時間が与えられた前記発振信号にさらに第２の遅延時間を与える第２の遅延回路と、
前記第１の遅延時間と前記第２の遅延時間を比較し、前記第１の遅延時間よりも前記第２の遅延時間が長い場合は前記制御電圧を増加させ、前記第１の遅延時間よりも前記第２の遅延時間が短い場合は前記制御電圧を減少させる制御電圧生成部とを備えることを特徴とする半導体集積回路。
【請求項２】
制御電圧端子間に与えられる制御電圧により伝播遅延時間の制御が可能な遅延素子を用いて発振信号を生成するリングオシレータと、
このリングオシレータの出力端と接続され、伝播遅延時間の制御が可能な第１の遅延回路と、
この第１の遅延回路の出力端と接続され、前記第１の遅延回路と実質的に同一機能を備えた第２の遅延回路と、
前記第１の遅延回路の入力端に第１の入力端が接続され、前記第１の遅延回路の出力端に第２の入力端が接続された第１の排他的論理和回路と、
前記第２の遅延回路の入力端に第１の入力端が接続され、前記第２の遅延回路の出力端に第２の入力端が接続された第２の排他的論理和回路と、
入力端が前記第１の排他的論理和回路の出力端及び前記第２の排他的論理和回路の出力端と接続され、前記第１の排他的論理和回路の出力が１レベルの場合は第１の極性の電流を生成し、前記第２の排他的論理和回路の出力が１レベルの場合は前記第１の極性と反対の第２の極性の電流を生成するチャージポンプ素子と、
このチャージポンプ素子の出力端と接続され、前記チャージポンプ素子で生成された電荷をチャージして前記制御電圧を与えるキャパシタとを備えることを特徴とする半導体集積回路。
【請求項３】
第１の制御電圧端子に与えられる第１の制御電圧と、第２の制御電圧端子に与えられる第２の制御電圧との電圧差が増加した場合は伝播遅延時間が短くなり、前記電圧差が減少した場合は伝播遅延時間が長くなるように制御が可能な遅延素子を用いて発振信号を生成するリングオシレータと、
第１の制御電圧端子に与えられる第１の制御電圧と、第２の制御電圧端子に与えられる第２の制御電圧との電圧差が増加した場合は伝播遅延時間が短くなり、前記電圧差が減少した場合は伝播遅延時間が長くなるように制御が可能な遅延素子を備え、前記発振信号に対して第１の遅延時間を与える第１の遅延回路と、
この第１の遅延回路と実質的に同一機能を備え、前記第１の遅延時間が与えられた前記発振信号にさらに第２の遅延時間を与える第２の遅延回路と、
前記第１の遅延時間と前記第２の遅延時間を比較し、前記第１の遅延時間よりも前記第２の遅延時間が長い場合は前記第１の制御電圧と第２の制御電圧の電圧差を増加させ、前記第１の遅延時間よりも前記第２の遅延時間が短い場合は前記電圧差を減少させる制御電圧生成部とを備えることを特徴とする半導体集積回路。
【請求項４】
前記リングオシレータ並びに第１及び第２の遅延回路は、実質的に同一機能を備えた前記遅延素子の同一段数を縦続接続していることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記リングオシレータで生成された発振信号を分周器により発振周波数をＮ分周し前記第１の遅延回路に入力することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御型発振回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
従来、電圧制御型発振回路として奇数段の反転回路を縦続接続し、最後段の反転回路の出力信号を最前段の反転回路に入力することにより発振信号を得るようにしたリングオシレータが知られている。
【０００３】
リングオシレータの発振周波数は、反転回路の出力の遅延時間により決定される。そこで、これらの反転回路の出力端に遅延素子を接続し、その制御電圧を制御することによってリングオシレータの発振周波数を設定することができる（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開２００２−１８５２９０号公報
【０００５】
【発明が解決しようとする課題】
しかし、何らかの要因によって反転回路に与える電源（ＶＤＤ）に電圧変動が生じると反転回路内の信号伝播速度が変化して、生成する発振信号のジッタとなる。
【０００６】
また、遅延素子の制御電圧にノイズが重畳されることによっても反転回路の遅延時間が変化して、発振信号のジッタとなる。
【０００７】
そこで、本発明は発振信号に生じるジッタを抑制し、安定した発振周波数を得ることができる電圧制御型発振回路を含む半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明の一態様によれば、制御電圧端子間に与えられる制御電圧により伝播遅延時間の制御が可能な遅延素子を用いて発振信号を生成するリングオシレータと、制御電圧端子間に与えられる制御電圧により伝播遅延時間の制御が可能な遅延素子を備え、前記発振信号に対して第１の遅延時間を与える第１の遅延回路と、この第１の遅延回路と実質的に同一機能を備え、前記第１の遅延時間が与えられた前記発振信号にさらに第２の遅延時間を与える第２の遅延回路と、前記第１の遅延時間と前記第２の遅延時間を比較し、前記第１の遅延時間よりも前記第２の遅延時間が長い場合は前記制御電圧を増加させ、前記第１の遅延時間よりも前記第２の遅延時間が短い場合は前記制御電圧を減少させる制御電圧生成部とを備えることを特徴とする半導体集積回路が提供される。
【０００９】
また本発明の他の態様によれば、制御電圧端子間に与えられる制御電圧により伝播遅延時間の制御が可能な遅延素子を用いて発振信号を生成するリングオシレータと、このリングオシレータの出力端と接続され、伝播遅延時間の制御が可能な第１の遅延回路と、この第１の遅延回路の出力端と接続され、前記第１の遅延回路と実質的に同一機能を備えた第２の遅延回路と、前記第１の遅延回路の入力端に第１の入力端が接続され、前記第１の遅延回路の出力端に第２の入力端が接続された第１の排他的論理和回路と、前記第２の遅延回路の入力端に第１の入力端が接続され、前記第２の遅延回路の出力端に第２の入力端が接続された第２の排他的論理和回路と、入力端が前記第１の排他的論理和回路の出力端及び前記第２の排他的論理和回路の出力端と接続され、前記第１の排他的論理和回路の出力が１レベルの場合は第１の極性の電流を生成し、前記第２の排他的論理和回路の出力が１レベルの場合は前記第１の極性と反対の第２の極性の電流を生成するチャージポンプ素子と、このチャージポンプ素子の出力端と接続され、前記チャージポンプ素子で生成された電荷をチャージして前記制御電圧を与えるキャパシタとを備えることを特徴とする半導体集積回路が提供される。
【００１０】
また本発明の他の態様によれば、第１の制御電圧端子に与えられる第１の制御電圧と、第２の制御電圧端子に与えられる第２の制御電圧との電圧差が増加した場合は伝播遅延時間が短くなり、前記電圧差が減少した場合は伝播遅延時間が長くなるように制御が可能な遅延素子を用いて発振信号を生成するリングオシレータと、第１の制御電圧端子に与えられる第１の制御電圧と、第２の制御電圧端子に与えられる第２の制御電圧との電圧差が増加した場合は伝播遅延時間が短くなり、前記電圧差が減少した場合は伝播遅延時間が長くなるように制御が可能な遅延素子を備え、前記発振信号に対して第１の遅延時間を与える第１の遅延回路と、この第１の遅延回路と実質的に同一機能を備え、前記第１の遅延時間が与えられた前記発振信号にさらに第２の遅延時間を与える第２の遅延回路と、前記第１の遅延時間と前記第２の遅延時間を比較し、前記第１の遅延時間よりも前記第２の遅延時間が長い場合は前記第１の制御電圧と第２の制御電圧の電圧差を増加させ、前記第１の遅延時間よりも前記第２の遅延時間が短い場合は前記電圧差を減少させる制御電圧生成部とを備えることを特徴とする半導体集積回路が提供される。
【００１１】
【発明の実施の形態】
本発明の実施の形態に係る電圧制御型発振回路を含む半導体集積回路について図面を参照しながら説明する。
【００１２】
図１は本発明の実施の形態に係る電圧制御型発振回路を含む半導体集積回路１の回路図である。
【００１３】
電圧制御型発振回路を含む半導体集積回路１は、リングオシレータ２、分周器３、第１及び第２の遅延回路４，５、第１及び第２の排他的論理和回路６，７、チャージポンプ素子８及びキャパシタ９から構成されている。
【００１４】
ここで、第１及び第２の排他的論理和回路６，７、チャージポンプ素子８及びキャパシタ９から制御電圧生成部２０を構成し、リングオシレータ２並びに第１及び第２の遅延回路に与える制御電圧を生成している。
【００１５】
リングオシレータ２は、３個の遅延セル１０を縦続接続したもので、最終段の遅延セル１０から出力された信号を最前段の遅延セル１０に入力している。
【００１６】
遅延セル１０は具体的には図２に示すように、インバータ回路１１と遅延素子１２から構成され、各遅延セル１０は同一構造を有している。
【００１７】
なお、図２に示すリングオシレータ２は、３個の遅延セル１０を縦続接続しているが遅延セル１０の個数はこれに限らず、遅延セル１０内のインバータ回路１１が奇数個の縦続接続であればよい。
【００１８】
インバータ回路１１は、ＰＭＯＳトランジスタＱ１のソース電極が電源（ＶＤＤ）に、ＮＭＯＳトランジスタＱ２のソース電極が接地（ＧＮＤ）されている。
【００１９】
遅延素子１２は、制御電圧Ｖ１，Ｖ２によって遅延時間が制御されている。具体的には、制御電圧Ｖ１とＶ２との電圧差（Ｖ２−Ｖ１）に比例してリングオシレータ２の発振周波数が変化するように、すなわち遅延素子１２の遅延時間は、電圧差（Ｖ２−Ｖ１）と逆比例するように制御されている。したがって、制御電圧Ｖ１を大きくすると遅延素子の遅延時間は長くなり、制御電圧Ｖ２を大きくすると遅延素子の遅延時間は短くなる。
【００２０】
本実施の形態は説明の簡略化のため、制御電圧Ｖ２を一定電圧に固定して信号Ｓ７の電圧である制御電圧Ｖ１のみで遅延セル１０の遅延時間を制御する。従って、信号Ｓ７の電圧Ｖ１が上昇すると遅延素子１２の遅延時間が長くなり、下降すると遅延時間が短くなる。
【００２１】
なお、本実施の形態では３段の遅延セル１０の縦続接続によってリングオシレータ２を構成しているが、これに限らず奇数段の遅延セル１０を縦続接続すればよい。また、遅延セル１０の構成は本実施の形態に限らず、遅延時間を電圧制御することが可能で、かつ、入力信号を反転可能な機能を備えていればよい。
【００２２】
分周器３は、前述したリングオシレータ２で生成された発振信号の周波数を１／Ｎの周波数に変換する回路である。ここでは、発振信号の周波数を１／４の周波数に変換している。
【００２３】
第１及び第２の遅延回路４，５は、同一の回路構成を有しており、それぞれ前述したリングオシレータ２と同様に遅延セル１０を縦続接続している。第１及び第２の遅延回路４，５の遅延セル１０の回路構成は、リングオシレータ２の遅延セル１０と同様で、図２に示すように、インバータ回路１１と遅延素子１２から構成されている。第１及び第２の遅延回路４，５の遅延素子１２は、リングオシレータ２の遅延素子１２と同じ制御電圧Ｖ１，Ｖ２によって遅延時間を制御さる。
【００２４】
第１及び第２の遅延回路４，５の遅延セル１０の個数は同一である。
【００２５】
図１において、第１及び第２の排他的論理和回路６，７は、１ビット不一致回路であり、２入力信号がともに０レベル又は１レベルのときのみ出力を０レベル、２入力信号がそれぞれ異なるときの出力を１レベルとする回路である。
【００２６】
チャージポンプ素子８は、入力信号によって出力電流を制御する回路である。チャージポンプ素子８から出力された電流をキャパシタ９にチャージすることにより制御電圧Ｖ１が決定されている。
【００２７】
リングオシレータ２で生成された発振信号は、分周器３に入力されて４分周される。分周された発振信号は第１の遅延回路４及び第１の排他的論理和回路６の第１の入力端に入力される。
【００２８】
第１の遅延回路４で遅延された発振信号は、第２の遅延回路５及び第１の排他的論理和回路６の第２の入力端及び第２の排他的論理和回路７の第１の入力端に入力される。
【００２９】
第２の遅延回路５で遅延された発振信号は、第２の排他的論理和回路７の第２の入力端に入力される。
【００３０】
第１及び第２の排他的論理和回路６，７の出力信号はそれぞれチャージポンプ素子８に入力される。
【００３１】
第１及び第２の排他的論理和回路６，７の出力信号によってチャージポンプ素子８の出力電流が制御される。この出力電流をキャパシタ９にチャージすることによって信号Ｓ７の電圧が決定される。
【００３２】
このように制御電圧生成部２０は、第１及び第２の遅延回路４，５の遅延時間の比較を行い、その電圧差の増加又は減少に応じて制御電圧Ｖ１を増加又は下降させている。
【００３３】
信号Ｓ７はリングオシレータ２並びに第１及び第２の遅延回路４，５内の遅延素子１２に入力される。
【００３４】
次に、図１に示す電圧制御回路１の動作を示す各信号のタイミング図を図３〜図５に参照しながら説明する。
【００３５】
各図において、信号Ｓ１はリングオシレータ２から出力される発振信号、信号Ｓ２は信号Ｓ１が分周された信号、信号Ｓ３は信号Ｓ２を第１の遅延回路４によって遅延された信号、信号Ｓ４は信号Ｓ３を第２の遅延回路５によって遅延された信号を示している。また、信号Ｓ５は第１の排他的論理和回路６の出力信号、信号Ｓ６は第２の排他的論理和回路７の出力信号、ＣＰＩはチャージポンプ素子８からの出力電流、信号Ｓ７はチャージポンプ素子８の出力電流がキャパシタ９でチャージされて生ずる出力電圧Ｖ１を示している。
【００３６】
信号Ｓ１はリングオシレータ２で生成された発振信号であるが、外部温度や外部電圧の変化によって周波数が変動してジッタが発生する場合がある。ここで信号Ｓ１の波長をＴとする。なお、比較のためジッタのない発振信号として信号ＲＥＦを示す。
【００３７】
信号Ｓ２は信号Ｓ１を４分周しているので、信号Ｓ２の波長は４Ｔである。
【００３８】
信号Ｓ３は信号Ｓ２に対してＴ／２だけ遅延している。これは、本実施の形態の第１の遅延回路４は、リングオシレータ２の遅延セル１０と同一の３つの遅延セル１０を縦続接続しているので、遅延時間がＴ／２となる。
【００３９】
なお、第１の遅延回路４の遅延時間はＴ／２とする必要はない。従って、第１の遅延回路４の遅延セル１０の個数は、リングオシレータ２の遅延セル１０の個数と必ずしも同一にする必要はない。
【００４０】
信号Ｓ４は信号Ｓ３に対してＴ／２だけ遅延している。これは第２の遅延回路５の遅延による遅れ時間であり、信号Ｓ３と信号Ｓ２との関係と同様に説明することができる。
【００４１】
信号Ｓ５は信号Ｓ２と信号Ｓ３との排他的論理和をとった信号なので、両信号が不一致になった場合に１レベルになる。従って、第１の遅延回路４による遅延時間Ｔ／２分が１レベルになる。
【００４２】
信号Ｓ６は信号Ｓ３と信号Ｓ４との排他的論理和をとった信号なので、両信号が不一致になった場合に１レベルになる。従って、第２の遅延回路５による遅延時間Ｔ／２分が１レベルとなる。
【００４３】
ＣＰＩは、信号Ｓ６が１レベルの場合は正電流を出力し、信号Ｓ７が１レベルの場合は負電流を出力する。
【００４４】
信号Ｓ７はチャージポンプ素子８の出力電流をキャパシタ９でチャージされて生じた電圧Ｖ１である。
【００４５】
図３は、発振信号Ｓ１にジッタがなく、一定の周波数を保っている場合の動作タイミング図を示したものである。
【００４６】
信号Ｓ５は第１の遅延回路４の遅延時間を示しており、遅延時間はｔ１である。一方、信号Ｓ６は第２の遅延回路５の遅延時間を表わしており、遅延時間はｔ２である。
【００４７】
図３ではジッタがないので、遅延時間ｔ１とｔ２は等しい。従って、チャージポンプ素子８からの出力される正電流と負電流の電流量は等しいので、キャパシタ９にチャージされる信号Ｓ７の電圧は一定値を維持することになる。
【００４８】
この信号Ｓ７はリングオシレータ２並びに第１及び第２の遅延回路４，５の遅延時間を制御するが、信号Ｓ７の電圧は一定値なのでこれらの遅延時間を一定に維持することができる。
【００４９】
図４は、何らかの影響でジッタが生じ、発振信号の周波数が小さく、すなわち発振信号が伸長傾向にある場合の動作タイミング図を示したものである。
【００５０】
遅延時間が時間毎に延びているので、第１の遅延回路４の遅延時間ｔ１に比べて第２の遅延回路５の遅延時間ｔ２の方が長くなる。従って、チャージポンプ素子８からは正電流の方が負電流よりも長く出力されるので、キャパシタ９にチャージされる信号Ｓ７の電圧値が上昇することになる。
【００５１】
この信号Ｓ７はリングオシレータ２並びに第１及び第２の遅延回路４，５の制御電圧Ｖ１である。チャージポンプ素子８によって信号Ｓ７は電圧が高くなったので、リングオシレータ２内の遅延素子１２の遅延時間は短くなるように制御される。
【００５２】
このように、遅延素子１２の遅延時間の伸長傾向を感知してリングオシレータ２の遅延時間を短くすることによって元のジッタのない発振信号に戻すことができる。
【００５３】
図５は、何らかの影響でジッタが生じ、発振信号の周波数が大きく、すなわち発振信号が短縮傾向にある場合の動作タイミング図を示したものである。
【００５４】
遅延時間が時間毎に縮まっているので、第１の遅延回路４の遅延時間ｔ１に比べて第２の遅延回路５の遅延時間ｔ２の方が短くなる。従って、チャージポンプ素子８から負電流の方が正電流よりも長く出力されるので、キャパシタ９にチャージされる信号Ｓ７の電圧値は下降することになる。
【００５５】
チャージポンプ素子８によって信号Ｓ７は電圧が低くなったので、リングオシレータ２内の遅延素子１２の遅延時間は長くなるように制御される。
【００５６】
このように、遅延素子１２の遅延時間の短縮傾向を感知してリングオシレータ２の遅延時間を長くすることによって元のジッタのない発振信号に戻すことができる。
【００５７】
上述のように、縦続接続した２つの同一構造を有した第１及び第２の遅延回路４，５を通過したそれぞれの信号の遅延時間を比較することによってリングオシレータ２の発振周波数を制御することができる。
【００５８】
すなわち、第１の遅延回路４の遅延時間よりも第２の遅延回路５の遅延時間の方が長い場合は発振信号の周波数は小さくなっているとみなし、遅延素子１２の遅延時間を長く制御することによってリングオシレータ２の発振周波数を大きくする。逆に、第１の遅延回路４の遅延時間よりも第２の遅延回路５の遅延時間のほうが短い場合は発振信号の周波数は大きくなっているとみなし、遅延素子１２の遅延時間を短く制御することによってリングオシレータ２の発振周波数を小さくする。
【００５９】
このようにリングオシレータ２の発振周波数の大小を遅延素子１２の遅延時間が短い及び長いとして感知し、遅延時間を制御することによってリングオシレータ２のジッタを解消することができる。
【００６０】
もし何らかの影響によって電源（ＶＤＤ）に電圧変動が生じてインバータ回路１１の伝播速度が変化した場合ジッタが発生するが、このジッタを第１及び第２の遅延回路４，５の遅延時間の差を相対的に比較することによって遅延素子１２の伝播速度を制御するので、発生したジッタを抑制することができる。
【００６１】
なお、上述した実施の形態においてリングオシレータ２から生成された発振信号を第１の遅延回路４に入力する前に分周器３によって発振周波数を４分周した。
【００６２】
これは制御電圧生成部２０の処理速度に時間的余裕をもたせて、第１の遅延回路４の遅延時間と第２の遅延回路５の遅延時間との比較の測定を容易にしている。他の手段によって遅延時間の測定が容易になれば分周器を必ずしも使用する必要はない。
【００６３】
また、リングオシレータ２並びに第１及び第２の遅延回路４，５内の遅延素子１２は制御電圧Ｖ２を固定し、制御電圧Ｖ１のみによって遅延時間を制御したが、これに限らない。例えば、本実施の形態の電圧制御型発振回路をＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路で用いた場合は、制御電圧Ｖ２をループフィルタで制御を行うように構成される。２つの制御電圧Ｖ１，Ｖ２の電圧差が遅延時間を制御するので、電圧差を増減させて遅延時間を制御することができればよい。
【００６４】
また、リングオシレータ２並びに第１及び第２の遅延回路４，５のそれぞれの遅延セル１０は、完全に同一の構成でなくてもよく、少なくとも実質的に同一の遅延時間を与えるものであればよい。
【００６５】
【発明の効果】
以上詳述したように本発明は、発振信号に生じるジッタを抑制し、安定した発振周波数を有した電圧制御型発振回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の電圧制御型発振回路を含む半導体集積回路の構成図である。
【図２】図１に示すリングオシレータの回路図である。
【図３】遅延セルの遅延時間の変動がない場合の電圧制御型発振回路の動作タイミングを示した図である。
【図４】遅延セルの遅延時間が伸長傾向の場合の電圧制御型発振回路の動作タイミングを示した図である。
【図５】遅延セルの遅延時間が短縮傾向の場合の電圧制御型発振回路の動作タイミングを示した図である。
【符号の説明】
１・・・電圧制御型発振回路（ＶＣＯ）
２・・・リングオシレータ
３・・・分周器
４・・・第１の遅延回路
５・・・第２の遅延回路
６・・・第１の排他的論理和回路
７・・・第２の排他的論理和回路
８・・・チャージポンプ素子
９・・・キャパシタ
１０・・・遅延セル
１１・・・インバータ回路
１２・・・遅延素子
２０・・・制御電圧生成部
【図１】
2005020393.tif 000003
【図２】
2005020393.tif 000004
【図３】
2005020393.tif 000005
【図４】
2005020393.tif 000006
【図５】
2005020393.tif 000007