(57)【要約】【課題】  画素間の表示特性のばらつきが小さな画像表示装置を提供する。【解決手段】このＥＬ表示装置の画素表示回路２は、直列接続されたＥＬ素子１７、Ｎ型トランジスタ１８および抵抗素子１９を含むＥＬ駆動回路１３と、データ線ＤＬの電位ＶＧをサンプリングおよびホールドするサンプルホールド回路１１と、ＶＧと制御ノードＮ１８の電位ＶＯとのオフセット電圧ＶＯＦを検出し、ＶＧ＋ＶＯＦをＮ型トランジスタ１８のゲートに与えてＶＯＦをキャンセルするオフセット補償回路１２とを備える。したがって、ＥＬ素子１８に流れる電流値のばらつきの要因は、抵抗素子１９の抵抗値のみとなる。【選択図】        図３
2005321433.tif 000002
【特許請求の範囲】
【請求項１】
画像信号に従って画像を表示する画像表示装置であって、
複数行複数列に配置され、各々が電界発光素子を含む複数の画素表示回路、
それぞれ前記複数列に対応して設けられた複数のデータ線、
前記画像信号に同期して前記複数行の各々を所定時間ずつ順次選択し、選択した行の各画素表示回路を制御する垂直走査回路、および
前記垂直走査回路によって１つの行が選択されている間に、前記複数のデータ線の各々に前記画像信号に応じた電位を与える水平走査回路を備え、
各画素表示回路は、
前記垂直走査回路によって対応の行が選択されたことに応じて対応のデータ線の電位をサンプリングし、サンプリングした電位を出力ノードにホールドするサンプルホールド回路、
第１の電位のラインと制御ノードとの間に対応の電界発光素子と直列接続されたトランジスタと、前記制御ノードと第２の電位のラインとの間に接続された抵抗素子とを含み、前記制御ノードの電位に応じた値の電流を対応の電界発光素子に流す駆動回路、および
前記トランジスタのゲートに所定の電位を与えて前記トランジスタのゲートと制御ノードとの間のオフセット電圧を検出した後、検出したオフセット電圧を前記サンプルホールド回路の出力電位に加算した電位を前記トランジスタのゲートに与えて前記オフセット電圧をキャンセルするオフセット補償回路を備える、画像表示装置。
【請求項２】
前記オフセット補償回路は、
その一方電極が前記トランジスタのゲートに接続されたキャパシタ、
第１の期間において、前記トランジスタのゲートに前記所定の電位を与えるとともに前記キャパシタの他方電極を前記制御ノードに接続し、前記キャパシタを前記オフセット電圧に充電させる第１の切換回路、および
前記第１の期間の後の第２の期間において、前記キャパシタの他方電極に前記サンプルホールド回路の出力電位を与え、対応のデータ線の電位に前記オフセット電圧を加算した電位を前記トランジスタのゲートに与える第２の切換回路を備える、請求項１に記載の画像表示装置。
【請求項３】
前記オフセット補償回路は、
初段の一方電極が前記トランジスタのゲートに接続され、各々の一方電極が前段の他方電極に接続された第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタ、
前記トランジスタのゲートに前記所定の電位を与えるとともに、前記第１のキャパシタの他方電極を前記制御ノードに接続し、前記第１のキャパシタを前記オフセット電圧に充電させる第１の切換回路、
前記第２〜第Ｎのキャパシタを所定時間ずつ順次選択し、選択したキャパシタの一方電極に前記所定の電位を与えるとともに、選択したキャパシタの他方電極を前記制御ノードに接続し、前記第１〜第Ｎのキャパシタを前記オフセット電圧に充電させる第２の切換回路、および
前記第Ｎのキャパシタの他方電極に前記所定の電位を与える第３の切換回路を備える、請求項１に記載の画像表示装置。
【請求項４】
前記Ｎは２であり、
前記第１および第２のキャパシタの容量値の比は２〜２．２８に設定されている、請求項３に記載の画像表示装置。
【請求項５】
前記所定の電位は、対応のデータ線の電位である、請求項１から請求項４までのいずれかに記載の画像表示装置。
【請求項６】
前記所定の電位は、一定の基準電位である、請求項１から請求項４までのいずれかに記載の画像表示装置。
【請求項７】
前記オフセット補償回路は、前記垂直走査回路による対応の行の選択が終了した後もオフセットキャンセル動作を行う、請求項１から請求項６までのいずれかに記載の画像表示装置。
【請求項８】
前記トランジスタおよび前記抵抗素子は多結晶シリコン薄膜で形成されている、請求項１から請求項７までのいずれかに記載の画像表示装置。
【請求項９】
前記請求項１から請求項８までのいずれかに記載の画像表示装置を検査する検査方法であって、
検査対象の画素表示回路に対応するデータ線にテスト電位を与え、
前記画素表示回路の前記サンプルホールド回路および前記オフセット補償回路を活性化させ、
前記画素表示回路の前記制御ノードの電位を対応のデータ線を介して読出し、読出した電位に基づいて前記画素表示回路が正常か否かを判定する、画像表示装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は画像表示装置およびその検査方法に関し、特に、エレクトロルミネッセンス（以下、ＥＬと称す）素子のような電界発光素子を備えた画像表示装置と、その検査方法に関する。
【背景技術】
【０００２】
従来のＥＬ表示装置では、各画素において、駆動トランジスタとＥＬ素子を電源電位のラインと接地電位のラインとの間に直列接続するとともに、データ線と駆動トランジスタのゲートとの間にアクセストランジスタを接続し、データ線およびアクセストランジスタを介して駆動トランジスタのゲートに表示データに応じた電位を与え、その電位に応じた値の電流を駆動トランジスタおよびＥＬ素子に流す。ＥＬ素子は、電流値に応じた光強度で発光する（たとえば特許文献１参照）。
【特許文献１】特開２００１−１００６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このようなＥＬ表示装置において駆動トランジスタを多結晶シリコン薄膜トランジスタで構成した場合、駆動トランジスタの特性（しきい値電圧、移動度）のばらつきが比較的大きくなり、これに応じてＥＬ素子に流れる電流もばらつく。このため、同一の電位を複数の画素に書き込んだ場合でも画素毎に異なった色が表示され、特に隣接画素間における色のばらつきが目立つという問題があった。
【０００４】
それゆえに、この発明の主たる目的は、画素間の表示特性のばらつきが小さな画像表示装置とその検査方法を提供することである。
【課題を解決するための手段】
【０００５】
この発明に係る画像表示装置は、画像信号に従って画像を表示する画像表示装置であって、複数行複数列に配置され、各々が電界発光素子を含む複数の画素表示回路と、それぞれ複数列に対応して設けられた複数のデータ線と、画像信号に同期して複数行の各々を所定時間ずつ順次選択し、選択した行の各画素表示回路を制御する垂直走査回路と、垂直走査回路によって１つの行が選択されている間に、複数のデータ線の各々に画像信号に応じた電位を与える水平走査回路とを備えたものである。ここで、各画素表示回路は、垂直走査回路によって対応の行が選択されたことに応じて対応のデータ線の電位をサンプリングし、サンプリングした電位を出力ノードにホールドするサンプルホールド回路と、第１の電位のラインと制御ノードとの間に対応の電界発光素子と直列接続されたトランジスタと、制御ノードと第２の電位のラインとの間に接続された抵抗素子とを含み、制御ノードの電位に応じた値の電流を対応の電界発光素子に流す駆動回路と、トランジスタのゲートに所定の電位を与えてトランジスタのゲートと制御ノードとの間のオフセット電圧を検出した後、検出したオフセット電圧をサンプルホールド回路の出力電位に加算した電位をトランジスタのゲートに与えてオフセット電圧をキャンセルするオフセット補償回路とを備えている。
【０００６】
また、この発明に係る画像表示装置の検査方法は、上記画像表示装置を検査する検査方法であって、検査対象の画素表示回路に対応するデータ線にテスト電位を与え、画素表示回路のサンプルホールド回路およびオフセット補償回路を活性化させ、画素表示回路の制御ノードの電位を対応のデータ線を介して読出し、読出した電位に基づいて画素表示回路が正常か否かを判定する。
【発明の効果】
【０００７】
この発明に係る画像表示装置では、電界発光素子に流れる電流は、制御ノードの電位と抵抗素子の抵抗値によって決定される。制御ノードの電位は、オフセット補償回路によってデータ線の電位に等しい電位に設定される。したがって、電界発光素子に流れる電流値のばらつきの要因は、抵抗素子の抵抗値のみとなる。抵抗素子の抵抗値のばらつきは、トランジスタの特性（しきい値、移動度）のばらつきよりも小さいので、画素間の表示特性のばらつきは従来よりも小さくなる。
【０００８】
また、この発明に係る画像表示装置の検査方法では、検査対象の画素表示回路に対応するデータ線にテスト電位を与え、その画素表示回路のオフセット補償回路を活性化させて上記制御ノードの電位を対応のデータ線を介して読出し、読出した電位に基づいてその画素表示回路が正常か否かを判定する。したがって、電界発光素子の光学特性を検査することなく画素表示回路を電気的に検査することができ、検査コストの低減化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
[実施の形態１]
図１は、この発明の実施の形態１によるＥＬ表示装置の構成を示すブロック図である。図１において、このＥＬ表示装置は、画素アレイ１、垂直走査回路３および水平走査回路４を備える。画素アレイ１、垂直走査回路３および水平走査回路４が１枚の基板上に設けられていてもよいし、垂直走査回路３および水平走査回路４の一部または全部が外部回路として設けられていてもよい。
【００１０】
画素アレイ１は、複数行複数列に配置された複数の画素表示回路２と、それぞれ複数列に対応して設けられた複数のデータ線ＤＬと、各行に対応して設けられた複数の信号線ＳＬとを含む。各画素表示回路２は、ＥＬ素子を有し、対応の複数の信号線ＳＬを介して与えられる複数の制御信号によって制御され、対応のデータ線ＤＬを介して与えられる電位に応じた光強度で発光する。画素表示回路２については、後に詳述する。
【００１１】
垂直走査回路３は、画像信号に同期して動作し、複数行を１水平期間ずつ順次選択し、選択した行の複数の信号線ＳＬを介して各画素表示回路２を制御し、各画素表示回路２に対応のデータ線ＤＬの電位を保持させる。
【００１２】
水平走査回路４は、垂直走査回路３によって１つの行が選択されている間に、画像信号に応じた電位を各データ線ＤＬに与える。画像信号は、複数ビットたとえば６ビットのデータ信号Ｄ０〜Ｄ５を含む。データ信号Ｄ０〜Ｄ５は、各画素表示回路２に対応してシリアルに生成される。６ビットのデータ信号Ｄ０〜Ｄ５により、各画素表示回路２において２６＝６４段階の階調表示が可能となる。さらに、Ｒ（Red)、Ｇ（Green)、Ｂ(Blue)の３つの画素表示回路２で１つのカラー表示単位を構成すれば、約２６万色のカラー表示が可能となる。
【００１３】
すなわち水平走査回路４は、シフトレジスタ５、データラッチ回路６，７、階調電位発生回路８、デコード回路９、および出力バッファ回路１０を含む。シフトレジスタ５は、データ信号Ｄ０〜Ｄ５の設定が切換えられる所定周期に同期したタイミングで、データラッチ回路６に対してデータ信号Ｄ０〜Ｄ５の取込みを指示する。データラッチ回路６は、シリアルに生成される１行分のデータ信号Ｄ０〜Ｄ５を順に取込んで保持する。
【００１４】
１行分のデータ信号Ｄ０〜Ｄ５がデータラッチ回路６に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、データラッチ回路６にラッチされたデータ信号Ｄ０〜Ｄ５群は、データラッチ回路７に伝達される。階調電位発生回路８は、６４段階の階調電位Ｖ１〜Ｖ６４をデコード回路９に与える。
【００１５】
デコード回路９は、各列毎に、データラッチ回路７にラッチされたデータ信号Ｄ０〜Ｄ５に従って、６４段階の階調電位Ｖ１〜Ｖ６４のうちのいずれかの電位を選択し、選択した電位を出力バッファ回路１０に与える。出力バッファ回路１０は、各列毎に、データ線ＤＬの電位がデコード回路９から与えられた階調電位と同じ電位になるようにデータ線ＤＬに電流を供給する。
【００１６】
垂直走査回路３および水平走査回路４によって画素アレイ１の各画素表示回路２に階調電位が書き込まれると、画素アレイ１には１つの画像が表示される。
【００１７】
図２は、画素表示回路２の構成を示すブロック図である。図２において、画素表示回路２は、サンプルホールド（Ｓ／Ｈ）回路１１、オフセット補償回路１２、およびＥＬ駆動回路１３を含む。サンプルホールド回路１１は、信号線ＳＬを介して与えられる制御信号によって制御され、垂直走査回路３によって対応の行が選択されている期間に対応のデータ線ＤＬの電位をサンプリングおよびホールドし、サンプリングおよびホールドした電位ＶＧをオフセット補償回路１２に与える。
【００１８】
オフセット補償回路１２は、複数の信号線ＳＬを介して与えられる複数の制御信号によって制御され、サンプルホールド回路１１の出力ノードＮＧの電位ＶＧとＥＬ駆動回路１３の制御ノードＮ１８の電位ＶＯとの間のオフセット電圧ＶＯＦを検出し、検出したオフセット電圧ＶＯＦをサンプルホールド回路１１から与えられた電位ＶＧに加算した電位ＶＩ＝ＶＧ＋ＶＯＦをＥＬ駆動回路１３に与え、ＥＬ駆動回路１３のオフセット電圧ＶＯＦをキャンセルする。ＥＬ駆動回路１３は、オフセット補償回路１２から与えられた電位ＶＩに応じた値の電流ＩＥＬをＥＬ素子に流してＥＬ素子を発光させる。
【００１９】
図３は、画素表示回路２の構成を詳細に示す回路図である。図３において、サンプルホールド回路１１は、スイッチング素子ＳＧおよびキャパシタ１５を含む。スイッチング素子ＳＧは、データ線ＤＬとノードＮＧとの間に接続され、垂直走査回路３によって対応の行が選択されている期間にオンする。キャパシタ１５は、ノードＮＧと接地電位ＧＮＤのラインとの間に接続される。スイッチング素子ＳＧがオンすると、ノードＮＧがデータ線ＤＬと同じ電位ＶＧに充電される。スイッチング素子ＳＧがオフされると、ノードＮＧの電位ＶＧはキャパシタ１５によって保持される。
【００２０】
ＥＬ駆動回路１３は、高電位ＶＨのラインと制御ノードＮ１８との間に直列接続されたＥＬ素子１７およびＮ型電界効果トランジスタ（以下、Ｎ型トランジスタと称す）１８と、制御ノードＮ１８と低電位ＶＬのラインとの間に接続された抵抗素子１９とを含む。抵抗素子１９の抵抗値をＲとすると、ＥＬ素子１７、Ｎ型トランジスタ１８および抵抗素子１９には制御ノードＮ１８の電位ＶＯと低電位ＶＬとの差の電圧ＶＯ−ＶＬに応じた値の電流ＩＥＬ＝（ＶＯ−ＶＬ）／Ｒが流れる。ＥＬ素子１７は、電流ＩＥＬに応じた光強度で発光する。
【００２１】
オフセット補償回路１２は、スイッチング素子ＳＡ〜ＳＣおよびキャパシタ１６を含む。スイッチング素子ＳＡはノードＮＧとＮ型トランジスタ１８のゲート（ノードＮＡ）の間に接続され、スイッチング素子ＳＣ，ＳＢはノードＮＧとＮ１８の間に直列接続される。キャパシタ１６は、ノードＮＡと、スイッチング素子ＳＢ，ＳＣ間のノードＮＢとの間に接続される。
【００２２】
図４は、図１〜図３で示した画素表示回路２の動作を示すタイムチャートである。スイッチング素子ＳＧ，ＳＡ〜ＳＣは、垂直走査回路３によって対応の行が選択されたときに、垂直走査回路３から対応の行の複数の信号線ＳＬを介して与えられる複数の制御信号によってオン／オフ制御される。スイッチング素子ＳＧは、垂直走査回路３によって対応の行が選択されている期間にオンされる。図４では、説明の便宜上スイッチング素子ＳＡ，ＳＢが同時にオンされているが、以下に説明される動作が達成されれば同時にオンされる必要はない。また、データ線ＤＬの電位の入力時刻は、時刻ｔ０の前でも後でもよい。図４では、データ線ＤＬの電位は既に入力されているものとする。
【００２３】
時刻ｔ０においてスイッチング素子ＳＧ，ＳＡ，ＳＢがオンすると、ノードＮＧの電位ＶＧがスイッチング素子ＳＡを介してノードＮＡに伝達され、ノードＮＡの電位ＶＩはＶＩ＝ＶＧとなり、制御ノードＮ１８の電位ＶＯはＶＯ＝ＶＧ−ＶＯＦとなる。ＶＯＦは、Ｎ型トランジスタ１８のしきい値電圧Ｖｔｈｎに略等しい。ＶＯは、スイッチング素子ＳＢを介してノードＮＢに伝達される。これにより、キャパシタ１６は、ＶＩ−ＶＯ＝ＶＯＦに充電される。
【００２４】
時刻ｔ１においてスイッチング素子ＳＡ，ＳＢがオフした後、時刻ｔ２においてスイッチング素子ＳＣがオンすると、ノードＮＢの電位がＶＧ−ＶＯＦからＶＧに変化する。この変化分ＶＯＦがキャパシタ１６を介してノードＮＡに伝達され、ノードＮＡの電位ＶＩがＶＩ＝ＶＧ＋ＶＯＦとなる。この結果、制御ノードＮ１８の電位ＶＯがＶＯ＝ＶＧとなり、オフセット電圧ＶＯＦがキャンセルされる。
【００２５】
このとき抵抗素子１９には、電流ＩＥＬ＝（ＶＧ−ＶＬ）／Ｒ＝（ＶＧ／Ｒ）−（ＶＬ／Ｒ）が流れる。Ｒ，ＶＬの各々を一定値にすると、ＩＥＬはＶＧに比例する。特に、ＶＬが接地電位ＧＮＤの場合は、ＩＥＬ＝ＶＧ／Ｒとなる。Ｒを所定値に設定すれば、ＶＧによりＩＥＬを決めることができる。つまり、ＶＧによりＥＬ素子１７の輝度を制御することができる。
【００２６】
ここで、ＩＥＬがばらつく要因となるのは、Ｒのばらつきである。従来技術では駆動トランジスタのしきい値電圧と移動度の２つの要因がＩＥＬのばらつきの原因となっていたが、本願発明では抵抗素子１９の抵抗値ＲのみがＩＥＬのばらつきの要因となる。したがって、従来技術よりもＩＥＬのばらつきの要因数が減少し、ＩＥＬのばらつきが減少する。なお、画素表示回路２は、多結晶シリコン薄膜の表面に形成される。抵抗素子１９の抵抗値Ｒは、多結晶シリコン薄膜へのイオン注入量によって調整される。
【００２７】
また、ＥＬ表示装置では、ＩＥＬが常時流れているので消費電流が大きくなる。ＥＬ表示装置の消費電流を小さくするためには、ＩＥＬを低減化する必要がある。このため従来技術では、駆動トランジスタのゲート・ソース間電圧を駆動トランジスタのしきい値電圧に近づけて駆動トランジスタの相互コンダクタンスを下げる必要がある。ところがゲート・ソース間電圧を駆動トランジスタのしきい値電圧に近づける程、ＩＥＬがしきい値電圧のばらつきの影響を受け易くなるので、従来は低消費電力化が困難であった。これに対して本願発明では、抵抗素子１９の抵抗値Ｒを単純に大きくすればＩＥＬが小さくなるので、低消費電力化が容易である。
【００２８】
なお、スイッチング素子ＳＧをオフさせた後は、ノードＮＧから電荷がリークしてノードＮＧの電位ＶＧが時間の経過とともに低下する。しかし、１フレーム時間（約１６ｍ秒）における電位ＶＧの低下は、実用上問題ない。
【００２９】
[実施の形態２]
図５は、この発明の実施の形態２によるＥＬ表示装置に含まれる画素表示回路２０の構成を示す回路図であって、図３と対比される図である。図５を参照して、この画素表示回路２０は、画素表示回路２のオフセット補償回路１２をオフセット補償回路２１で置換したものである。ＥＬ駆動回路１３のＮチャネルＭＯＳトランジスタ１８のゲートは、寄生容量Ｃ０を有するものとする。図５では、この寄生容量Ｃ０は、ＥＬ駆動回路１３の入力ノードと接地電位ＧＮＤのラインとの間に接続されたキャパシタ２２で示されている。
【００３０】
オフセット補償回路２１は、スイッチング素子ＳＡ，ＳＢ１，ＳＢ２，ＳＣ１，ＳＣ２およびキャパシタ１６．１，１６．２を含む。スイッチング素子ＳＡの一方端子はサンプルホールド回路１１の出力ノードＮＧに接続され、その他方端子（ノードＮＡ）はＥＬ駆動回路１３の入力ノードに接続される。キャパシタ１６．１およびスイッチング素子ＳＳＢ１は、ノードＮＡとＥＬ駆動回路１３の制御ノードＮ１８の間に直列接続される。スイッチＳＣ１は、ノードＮＧとキャパシタ１６．１およびスイッチング素子ＳＢ１間のノードＮＢ１との間に接続される。キャパシタ１６．２およびスイッング素子チＳＢ２は、ノードＮＢ１とＮ１８の間に直列接続される。スイッチング素子ＳＣ２は、ノードＮＧとキャパシタ１６．２およびスイッチング素子ＳＢ２間のノードＮＢ２との間に接続される。
【００３１】
スイッチング素子ＳＡ，ＳＢ１，ＳＢ２，ＳＣ１，ＳＣ２の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチング素子ＳＡ，ＳＢ１，ＳＢ２，ＳＣ１，ＳＣ２の各々は、対応の信号線ＳＬからの制御信号（図示せず）によってオン／オフ制御される。
【００３２】
今、ＥＬ駆動回路１３の制御ノードＮ１８の電位ＶＯが入力電位ＶＩよりもオフセット電圧ＶＯＦだけ低い場合について説明する。図６に示すように、初期状態では、すべてのスイッチング素子ＳＡ，ＳＢ１，ＳＢ２，ＳＣ１，ＳＣ２はオフ状態にされている。ある時刻ｔ１においてスイッチング素子ＳＡ，ＳＢ１，ＳＢ２がオンされると、ノードＮＡの電位ＶＩはＶＩ＝ＶＧになり、制御ノードＮ１８の電位ＶＯおよびノードＮＢ１，ＮＢ２の電位Ｖ１，Ｖ２はＶＯ＝Ｖ１＝Ｖ２＝ＶＩ−ＶＯＦとなり、キャパシタ１６．１はオフセット電圧ＶＯＦに充電されるとともにキャパシタ１６．２の端子内電圧が０Ｖにリセットされる。
【００３３】
次に時刻ｔ２においてスイッチング素子ＳＡ，ＳＢ１がオフされると、オフセット電圧ＶＯＦがキャパシタ１６．１に保持される。次いで時刻ｔ３においてスイッチング素子ＳＣ１がオンされると、ノードＮＢ１の電位Ｖ１はＶ１＝ＶＧになる。もしＥＬ駆動回路１３の入力ノードに寄生容量Ｃ０がなければ、ＥＬ駆動回路１３の入力電位ＶＩはＶＩ＝ＶＧ＋ＶＯＦとなり制御ノードＮ１８の電位ＶＯはＶＯ＝ＶＧとなる。しかし、実際には寄生容量Ｃ０があるので、ＥＬ駆動回路１３の入力電位ＶＩはＶＩ＝ＶＧ＋ＶＯＦ−ΔＶ１となり、制御ノードＮ１８の電位ＶＯはＶＯ＝ＶＧ−ΔＶ１となる。この損失電圧ΔＶ１は、キャパシタ１６．１のキャパシタンスをＣ１とすると次式で表わされる。
ΔＶ１＝ＶＯＦ・Ｃ０／（Ｃ０＋Ｃ１）    …（１）
また、このときスイッチＳＢ２，ＳＣ１がオンし、スイッチング素子ＳＣ２がオフしているので、ノードＮＢ２の電位Ｖ２はＶ２＝ＶＧ−ΔＶ１となる。すなわち、ノードＮＢ２の電位Ｖ２は１回目のオフセットキャンセル動作で生じる損失電圧ΔＶ１だけ入力電位ＶＩ＝ＶＧよりも低い電位になり、キャパシタ１６．２はΔＶ１に充電される。
【００３４】
時刻ｔ４においてスイッチング素子ＳＢ２，ＳＣ１がオフされた後、時刻ｔ５においてスイッチング素子ＳＣ２がオンされると、ノードＮＢ２の電位Ｖ２がＶＧ−ΔＶ１からＶＧに変化する。すなわち、ノードＮＢ２の電位Ｖ２がΔＶ１だけ上昇する。この変化分ΔＶ１は、キャパシタ１６．２，１６．１を介してノードＮＡに伝達され、ノードＮＡの電位ＶＩが上昇する。ただし、この場合も寄生容量Ｃ０によって損失電圧ΔＶ２が生じ、ノードＮＡの電位ＶＩはΔＶ１−ΔＶ２だけ上昇し、ＶＩ＝ＶＧ＋ＶＯＦ−ΔＶ１＋ΔＶ１−ΔＶ２＝ＶＧ＋ＶＯＦ−ΔＶ２となる。
【００３５】
ノードＮＡの電位ＶＩの上昇により、ノードＮ１８の電位ＶＯも同じ電圧ΔＶ１−ΔＶ２だけ上昇し、ＶＯ＝ＶＧ−ΔＶ１＋ΔＶ１−ΔＶ２＝ＶＧ−ΔＶ２となる。なお、ノードＮＢ１の電位Ｖ１は、キャパシタ１６．１，１６．２のキャパシタンスをそれぞれＣ１，Ｃ２とすると、次式（２）で表わされる。
Ｖ１＝ＶＧ＋ΔＶ１・Ｃ２／［Ｃ２＋Ｃ０・Ｃ１／（Ｃ０＋Ｃ１）］  …（２）
また、ΔＶ２は次式（３）で表わされる。
ΔＶ２＝ΔＶ１・Ｃ０／［Ｃ０＋Ｃ１・Ｃ２／（Ｃ１＋Ｃ２）］  …（３）
ここで、説明を容易にするためにＣ１＝Ｃ２とすると、ΔＶ２＝ΔＶ１・Ｃ０／（Ｃ０＋Ｃ１／２）となる。さらに、Ｃ０／Ｃ１＝１／１０とすると、ΔＶ２＝ΔＶ１・１／６となる。すなわち、２回目のオフセットキャンセル動作による損失分ΔＶ２は１回目の損失分ΔＶ１の１／６に低減される。
【００３６】
１つのキャパシタを用いて１回のオフセットキャンセル動作を行なう従来の方法で損失分ΔＶ１を１／６にするためには、６倍の面積のキャパシタが必要になる。他方、この実施の形態２では、２つのキャパシタ１６．１，１６．２を用いるので、キャパシタの面積を２倍したことになるが、損失分ΔＶ１を１／６にするためのキャパシタの面積は従来の２／６＝１／３ですむ。なお、スイッチング素子ＳＢ２，ＳＣ２の面積はキャパシタに比べて十分に小さい。
【００３７】
次に、２つのキャパシタ１６．１，１６．２の占有面積が一定の条件で、オフセットキャンセルを２回行った後に残るオフセット電圧を最小にするためのキャパシタ１６．１，１６．２のキャパシタンスについて考える。画素表示回路の面積は一定の値に設定され、画素表示回路内ではキャパシタが最も大きな面積を占有し、かつキャパシタの面積は一定の値に制限される。限定された面積の中で２つのキャパシタ１６．１，１６．２を形成する場合、それらのキャパシタンスをどのように設定するかということが重要になる。
【００３８】
オフセットキャンセルを２回行った後に残るオフセット電圧ＶＯＦ２は次式（４）で表される。
ＶＯＦ２＝Ｃ０（Ｃ１＋Ｃ０）−１・Ｃ０[Ｃ１・Ｃ２（Ｃ１＋Ｃ２）−１＋Ｃ０]−１・ＶＯＦ    …（４）
ここで、２つのキャパシタ１６．１，１６．２のキャパシタンスＣ１，Ｃ２の和をＣＡとすると、Ｃ２＝ＣＡ−Ｃ１となる。Ｃ２＝ＣＡ−Ｃ１を（４）式に代入すると、次式（５）が得られる。
ＶＯＦ２＝Ｃ０・Ｃ０・ＣＡ（Ｃ１＋Ｃ０）−１・[Ｃ１（ＣＡ−Ｃ１）＋Ｃ０・ＣＡ]−１・ＶＯＦ    …（５）
（５）式の分母が最大になるときのＣ１は、次式（６）で表される。
Ｃ１＝[ＣＡ−Ｃ０＋（ＣＡ２＋４・ＣＡ・Ｃ０＋Ｃ０２）１／２]／３    …（６）
Ｃ２＝ＣＡ−Ｃ１を（６）式に代入すると、次式（７）が得られる
Ｃ２＝[２・ＣＡ＋Ｃ０＋（ＣＡ２＋４・ＣＡ・Ｃ０＋Ｃ０２）１／２]／３    …（７）
（６）（７）式からＣ１とＣ２の比を求めると、次式（８）が得られる。
Ｃ１／Ｃ２＝１＋Ｃ０／ＣＡ＋（１＋４・Ｃ０／ＣＡ＋Ｃ０２／ＣＡ２）１／２    …（８）
通常、Ｃ０／ＣＡ＝１／１０〜１／１０００の範囲となる。Ｃ０／ＣＡ＝１／１０のとき、Ｃ１／Ｃ２＝１＋０．１＋（１＋４・０．１＋０．０１）１／２＝２．２８となる。Ｃ０／ＣＡ＝１／１０００のとき、Ｃ１／Ｃ２＝１＋０．００１＋（１＋４・０．００１＋０．０００００１）１／２≒２となる。すなわち、Ｃ１／Ｃ２を２．２８〜２の範囲に設定すれば、オフセットキャンセル後のオフセット電圧を最小にすることができる。
【００３９】
図７は、この実施の形態２の変更例となる画素表示回路２５の構成を示す回路図である。図７を参照して、この画素表示回路２５が図５の画素表示回路２０と異なる点は、オフセット補償回路２１がオフセット補償回路２６と置換されている点である。オフセット補償回路２６は、スイッチング素子ＳＡ，ＳＢ１〜ＳＢｍ，ＳＣ１〜ＳＣｍ（ただし、ｍは３以上の整数である）と、キャパシタ１６．１〜１６．ｍとを含む。
【００４０】
スイッチング素子ＳＡの一方端子はサンプルホールド回路１１の出力ノードＮＧに接続され、その他方端子（ノードＮＡ）はＥＬ駆動回路１３の入力ノードに接続される。キャパシタ１６．１の一方電極はノードＮＡに接続され、キャパシタ１６．２〜１６．ｍの一方電極はそれぞれキャパシタ１６．１〜１６．ｍ−１の他方電極に接続される。スイッチング素子ＳＢ１〜ＳＢｍの一方端子はともにＥＬ駆動回路１３の制御ノードＮ１８に接続され、それらの他方端子はそれぞれキャパシタ１６．１〜１６．ｍの他方電極に接続される。スイッチング素子ＳＣ１〜ＳＣｍの一方端子はともにノードＮＧに接続され、それらの他方端子はそれぞれキャパシタ１６．１〜１６．ｍの他方電極に接続される。
【００４１】
ある時刻においてスイッチング素子ＳＡ，ＳＢ１〜ＳＢｍがオンされ、キャパシタ１６．１がオフセット電圧ＶＯＦに充電されるとともに、キャパシタ１６．２〜１６．ｍの各々の端子間電圧が０Ｖにリセットされる。
【００４２】
スイッチング素子ＳＡ，ＳＢ１がオフされた後、スイッチング素子ＳＣ１がオンされてキャパシタ１６．２が第１損失電圧ΔＶ１に充電される。次いで、スイッチング素子ＳＢ２がオフされるとともにスイッチング素子ＳＣ２がオンされてキャパシタ１６．３が第２損失電圧ΔＶ２に充電される。以下、同様にして、キャパシタ１６．ｍが第ｍ−１損失電圧ΔＶｍ−１に充電される。次に、スイッチング素子ＳＢｍがオフされるとともにスイッチング素子ＳＣｍがオンされる。
【００４３】
キャパシタ１６．１〜１６．ｍのキャパシタンスＣ１〜Ｃｍを同じ値Ｃ１にすると、ｍ回のオフセットキャンセル動作を行なった場合の損失電圧ΔＶｍは次式（９）で表わされる。
ΔＶｍ＝ＶＯＦ・Ｃ０／（Ｃ０＋Ｃ１）・Ｃ０／（Ｃ０＋Ｃ１／２）…Ｃ０／（Ｃ０＋Ｃ１／ｍ）  …（９）
ただし、損失電圧ΔＶｍはｍを大きくするほどに小さくなっていくが、低減の程度も小さくなっていき、逆にキャパシタ１６．１〜１６．ｍの面積増大の悪影響が相対的に大きくなるので、必要な電位精度に応じて最適な回数ｍを設定する必要がある。
【００４４】
[実施の形態３]
図８は、この発明の実施の形態３によるＥＬ表示装置に含まれる画素表示回路３０の構成を示す回路図であって、図３と対比される図である。図８を参照して、この画素表示回路３０では、スイッチＳＡの一方電極がノードＮＧの代わりに基準電位ＶＲのノードに接続される。基準電位ＶＲは、電流供給能力が大きな外部電源あるいは内部電源から供給される。
【００４５】
この実施の形態３では、キャパシタ１６の充電が基準電位ＶＲのノードを介して行なわれるので、図１の出力バッファ回路１０の負荷が軽減され、オフセットキャンセル動作の高速化が図られる。
【００４６】
[実施の形態４]
図９は、この発明の実施の形態４によるＥＬ表示装置に含まれる画素表示回路３１の構成を示す回路図であって、図３と対比される図である。図９を参照して、この画素表示回路３１は、図３の画素表示回路２のＥＬ駆動回路１３をＥＬ駆動回路３２で置換したものである。ＥＬ駆動回路３２は、高電位ＶＨのラインと制御ノードＮ３３との間に接続された抵抗素子３３と、制御ノードＮ３３と低電位ＶＬのラインとの間に直列接続されたＰ型トランジスタ３４およびＥＬ素子３５とを含む。制御ノードＮ３３はスイッチング素子ＳＢを介してノードＮＢに接続され、Ｐ型トランジスタ３４のゲートはノードＮＡに接続される。
【００４７】
スイッチング素子ＳＧ，ＳＡ，ＳＢがオンされると、ノードＮＡの電位ＶＩはＶＩ＝ＶＧとなり、制御ノードＮ３３の電位ＶＯはＶＯ＝ＶＧ＋ＶＯＦとなる。ＶＯＦは、Ｐ型トランジスタ３４のしきい値電圧の絶対値｜Ｖｔｈｐ｜に略等しくなる。キャパシタ１６は、−ＶＯＦに充電される。スイッチング素子ＳＡ，ＳＢがオフされた後、スイッチング素子ＳＣがオンされると、ノードＮＡの電位ＶＩはＶＩ＝ＶＧ−ＶＯＦとなり、制御ノードＮ３３の電位ＶＯはＶＯ＝ＶＧ−ＶＯＦ＋ＶＯＦ＝ＶＧとなる。抵抗素子３３の抵抗値をＲとすると、抵抗素子３３、Ｐ型トランジスタ３４およびＥＬ素子３５には電流ＩＥＬ＝（ＶＨ−ＶＧ）／Ｒが流れる。
【００４８】
この実施の形態４でも実施の形態１と同じ効果が得られる。
【００４９】
[実施の形態５]
図１０は、この発明の実施の形態５によるＥＬ表示装置の動作を示すタイムチャートである。ＥＬ表示装置の構成は、たとえば図１〜４で示したものと同じものとする。図１０において、ＳＧｎ，ＳＡｎ，ＳＢｎ，ＳＣｎは第ｎ番目（ただし、ｎは１以上の整数である）の行の画素表示回路２のスイッチング素子ＳＧ，ＳＡ，ＳＢ，ＳＣを示し、ＳＧｎ＋１，ＳＡｎ＋１，ＳＢｎ＋１，ＳＣｎ＋１は第ｎ＋１番目の行の画素表示回路２のスイッチング素子ＳＧ，ＳＡ，ＳＢ，ＳＣを示している。第ｎ番目の行のスイッチング素子ＳＧｎをオンしてデータ線ＤＬの電位ＶＧｎをサンプリングした後、第ｎ＋１番目の行のスイッチング素子ＳＧｎ＋１をオンしてデータ線ＤＬの電位ＶＧｎ＋１をサンプリングしている間にオフセットキャンセルを行う。
【００５０】
すなわち時刻ｔ０において、スイッチング素子ＳＧｎがオンされると同時に、スイッチング素子ＳＡｎ，ＳＢｎがオンされるとともにスイッチング素子ＳＣｎがオフされる。なお、スイッチング素子ＳＡｎ，ＳＢｎがオンされるとともにスイッチング素子ＳＣｎがオフされる時刻は、スイッチング素子ＳＧｎがオンされる時刻ｔ０に限定されず、ｔ０の前でも後でもよい。
【００５１】
時刻ｔ１において、スイッチング素子ＳＧｎがオフされると同時に、スイッチング素子ＳＡｎ，ＳＢｎがオフされる。なお、スイッチング素子ＳＡｎ，ＳＢｎがオフされる時刻は、スイッチング素子ＳＧｎがオフされる時刻ｔ１に限定されず、ｔ１の前でも後でもよい。ただし、スイッチング素子ＳＡｎが時刻ｔ１の前にオフすると、書込時間は短くなる。
【００５２】
時刻ｔ２において、スイッチング素子ＳＣｎがオンされ、オフセット電圧ＶＯＦのキャンセルが行われる。このとき、書込電位ＶＯはキャパシタ１５に保持された電位ＶＧとなり、キャパシタ１５，１６，２２で電荷の分配が生じるが、キャパシタ（寄生容量）２２のキャパシタンスに対してキャパシタ１５のキャパシタンスを十分に大きくしておけば、電荷の分配はほとんど問題にならない。
【００５３】
時刻ｔ３において、第ｎ＋１番目の行のスイッチング素子ＳＧｎ＋１がオンされるが、スイッチング素子ＳＣｎがオンされる時刻は、スイッチング素子ＳＡｎ，ＳＢｎがオフされた後であれば限定されず、時刻ｔ３の後でもよい。
【００５４】
この実施の形態５では、オフセットキャンセル動作をデータの書込終了後に行うので、データの書込動作中にオフセットキャンセル動作を行う場合に比べ、データの書込時間を長くすることができ、データ書込マージンを拡大することができる。
【００５５】
なお、この実施の形態５では、オフセットキャンセル動作が１回の場合について説明したが、図５〜図７で示したようにオフセットキャンセル動作を複数回行う場合は時刻ｔ２の後に所定の時刻にオフセットキャンセル動作を複数回行えばよい。したがって、この方法によれば、書込時間に制限を与えることなく、実質的にキャンセル回数を無制限にすることができる。
【００５６】
また、この実施の形態５では、スイッチング素子ＳＡｎ，ＳＢｎがスイッチング素子ＳＧｎと同じ時刻ｔ０にオンされたが、この時刻ｔ０に限定されるものではなく、時刻ｔ１の後にオンされてもよい。この場合、書込データ電位ＶＧはキャパシタ１５によって保持される。
【００５７】
[実施の形態６]
本発明のＥＬ表示装置を生産する場合、ＥＬ表示装置として組み立てたときの歩留り（良品率）が重要になる。ＥＬ表示装置の歩留りは、占有面積が大きな画素アレイ１の欠陥率で大部分が決まる。ＥＬ表示装置の製造コストを低減するためには、できるだけ製造工程の前段階で不良品を除去することが好ましい。つまり、ＥＬ表示装置として組立ててＥＬ素子の表示特性を光学的に検査する段階で不良品を検出するよりも、画素表示回路が形成された段階で電気的な検査で不良品を検出した方が製造コストの低減化に有効である。この実施の形態６では、画素表示回路の電気的な検査方法について説明する。
【００５８】
図１１は、この発明の実施の形態６による画素表示回路２の検査方法を示す回路図である。図１１において、この検査方法では、スイッチ４０、ライトドライバ４１および判定回路４２が用いられる。スイッチ４０の共通端子４０ｃはデータ線ＤＬに接続され、その一方端子４０ａはライトドライバ４１の出力ノードに接続され、その他方端子は判定回路４２に接続される。
【００５９】
まず、スイッチング素子ＳＧ，ＳＡ，ＳＢをオンさせ、スイッチング素子ＳＣをオフさせる。また、スイッチ４０の端子４０ａ，４０ｃ間を導通させ、ライトドライバ４１の入力ノードに所定の電位ＶＧを印加する。この結果、ＶＩ＝ＶＧ、ＶＯ＝ＶＧ−ＶＯＦとなる。
【００６０】
次に、スイッチング素子ＳＡ，ＳＢをオフにしてノードＮＡの電位ＶＩ＝ＶＧを保持する。次いでスイッチング素子ＳＣをオンすると、ノードＮＢの電位がＶＯＦだけ変化してノードＮＡの電位ＶＩがＶＩ＝ＶＧ＋ＶＯＦとなる。この結果、ＶＯ＝ＶＧとなる。以上は、図４で説明した動作と同じである。
【００６１】
次いで、スイッチ４０の端子４０ｂ，４０ｃ間を導通させ、ライトドライバ４１をデータ線ＤＬから切り離すとともに、データ線ＤＬを判定回路４２の入力ノードに接続する。次に、スイッチング素子ＳＢをオンさせる。この結果、制御ノードＮ１８の電位ＶＯがスイッチング素子ＳＢ，ＳＣ，ＳＧ、データ線ＤＬおよびスイッチ４０を介して判定回路４２に伝達される。判定回路４２は、制御ノードＮ１８の電位ＶＯと上記所定の電位ＶＧとを比較し、ＶＯ＝ＶＧの場合は画素表示回路２は正常であると判定して信号φＦを「Ｌ」レベルにし、ＶＯ≠ＶＧの場合は画素表示回路２は不良であると判定して信号φＦを「Ｈ」レベルにする。
【００６２】
図１２は、判定回路４２の要部を示す回路ブロック図である。図１２において、判定回路１２は、制御回路４５、電流検出器４６，４７、Ｐ型トランジスタ４８、Ｎ型トランジスタ４９、およびスイッチング素子５０を含む。電流検出器４６およびＰ型トランジスタ４８は、高電位ＶＨのラインとノードＮ４８との間に直列接続される。Ｎ型トランジスタ４９および電流検出器４７は、ノードＮ４８と低電位ＶＬのラインとの間に直列接続される。制御回路４５は、所定電位ＶＧとノードＮ４８の電位Ｖ４８とを比較し、Ｖ４８がＶＧに一致するようにトランジスタ４８，４９のゲート電位を制御する。スイッチング素子５０の一方端子はノードＮ４８に接続され、その他方端子はスイッチ４０を介してデータ線ＤＬに接続される。
【００６３】
スイッチング素子５０がオンされると、データ線ＤＬとノードＮ４８が接続される。データ線ＤＬの電位ＶＯとノードＮ４８の電位Ｖ４８＝ＶＧとが一致している場合は、トランジスタ４８，４９に電流は流れず、電流検出器４６，４７は電流を検出しない。データ線ＤＬの電位ＶＯとノードＮ４８の電位Ｖ４８＝ＶＧとが一致していない場合は、トランジスタ４８，４９のうちの少なくとも一方のトランジスタに電流が流れ、電流検出器４６，４７のうちの少なくとも一方の電流検出器が電流を検出する。判定回路４２は、スイッチング素子５０がオンされた後に電流検出器４６，４７によって電流が検出されない場合は信号φＦを「Ｌ」レベルに維持し、スイッチング素子５０がオンされた後に電流検出器４６，４７のうちの少なくとも一方の電流検出器によって電流が検出された場合は信号φＦを「Ｈ」レベルにする。
【００６４】
また、図１３に示すように、電流検出器４６，４７を除去し、電流検出器５１をノードＮ４８とスイッチング素子５０の一方端子との間に接続してもよい。判定回路４２は、スイッチング素子５０がオンされた後に電流検出器５１によって電流が検出されない場合は信号φＦを「Ｌ」レベルに維持し、スイッチング素子５０がオンされた後に電流検出器５１によって電流が検出された場合は信号φＦを「Ｈ」レベルにする。
【００６５】
なお、この実施の形態６では、制御ノードＮ１８の電位ＶＯを読み出したが、制御ノードＮ１８からデータ線ＤＬに流れる電流を検出し、その検出結果に基づいて画素表示回路２の良否を判定しても良い。また、スイッチング素子ＳＧ，ＳＡ，ＳＢ，ＳＣのオン／オフの組合せで、その他種々の検査方法が考えられる。
【００６６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６７】
【図１】図１は、この発明の実施の形態１によるＥＬ表示装置の構成を示すブロック図である。
【図２】図１に示した画素表示回路の構成を示すブロック図である。
【図３】図２に示した画素表示回路の構成を示す回路図である。
【図４】図３に示した画素表示回路の動作を示すタイムチャートである。
【図５】図５は、この発明の実施の形態２によるＥＬ表示装置に含まれる画素表示回路の構成を示す回路ブロック図である。
【図６】図５に示した画素表示回路の動作を示すタイムチャートである。
【図７】実施の形態２の変更例を示す回路図である。
【図８】図８は、この発明の実施の形態３によるＥＬ表示装置に含まれる画素表示回路の構成を示す回路図である。
【図９】図９は、この発明の実施の形態４によるＥＬ表示装置に含まれる画素表示回路の構成を示す回路図である。
【図１０】図１０は、この発明の実施の形態５によるＥＬ表示装置に含まれる画素表示回路の動作を示すタイムチャートである。
【図１１】図１１は、この発明の実施の形態６による画素表示回路の検査方法を示す回路ブロック図である。
【図１２】図１１に示した判定回路の要部を示す回路ブロック図である。
【図１３】実施の形態６の変更例を示す回路ブロック図である。
【符号の説明】
【００６８】
１  画素アレイ、２，２０，２５，３０，３  画素表示回路、ＤＬ  データ線、ＳＬ  信号線、３  垂直走査回路、４  水平走査回路、５  シフトレジスタ、６，７  データラッチ回路、８  階調電位発生回路、９  デコード回路、１０  出力バッファ回路、１１  サンプルホールド回路、１２，２１，２６  オフセット補償回路、１３，３２  ＥＬ駆動回路、ＳＧ，ＳＡ，ＳＢ，ＳＣ，５０  スイッチング素子、１５，１６，２２  キャパシタ、３４，４８  Ｐ型トランジスタ、１８，４９  Ｎ型トランジスタ、１７，３５  ＥＬ素子、１９，３３  抵抗素子、４０  スイッチ、４１  ライトドライバ、４２  判定回路、４５  制御回路。
【図１】
2005321433.tif 000003
【図２】
2005321433.tif 000004
【図３】
2005321433.tif 000005
【図４】
2005321433.tif 000006
【図５】
2005321433.tif 000007
【図６】
2005321433.tif 000008
【図７】
2005321433.tif 000009
【図８】
2005321433.tif 000010
【図９】
2005321433.tif 000011
【図１０】
2005321433.tif 000012
【図１１】
2005321433.tif 000013
【図１２】
2005321433.tif 000014
【図１３】
2005321433.tif 000015