(57)【要約】      （修正有）【課題】微細化が図られた半導体装置に関し、検査、試験時に試験用パッドにプローブを数回押し当てることにより、パッド上のコンタクト傷やパッドの下の層にクラックが発生することを防止する。【解決手段】半導体チップ表面に１つの外部接続端子に対して複数のパッドを設け、その内のいくつかは試験用パッドとして用いることにより、試験においてプローブ針の接触位置を分散できるので、パッド領域に加わるダメージを防ぎ、信頼性の高い半導体チップ、半導体装置を提供することができる。【選択図】図１
2005214753.tif 000002
【特許請求の範囲】
【請求項１】
パッドの同じ位置にコンタクトダメージが集中しないことを特徴とする半導体装置。
【請求項２】
半導体基板に形成された半導体素子及び或いは回路の形成領域上に、当該半導体素子或いは回路の外部接続部位に対応してパッドが配設された半導体装置において、
前記パッドは、その表面が複数の領域に分割され、且つ隣接するパッド領域間が電気的に接続されてなることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記複数個のパッド領域の配置は、同一のプローブカードでコンタクトできるような配置としたことを特徴とする半導体装置。
【請求項４】
半導体基板に形成された半導体素子及び或いは回路の形成領域上に、当該半導体素子或いは回路の外部接続部位に対応してパッドが配設された半導体装置の当該パッドにプローブを接して試験を行う試験方法に於いて、
前記パッドは、その表面が複数の領域に分割され、且つ隣接するパッド領域間が電気的に接続されてなり、
前記パッドの表面領域の選択された一つにのみに前記プローブを接触せしめることを特徴とする半導体装置の試験方法。
【請求項５】
請求項４記載の半導体装置の試験方法において、
同一のプローブカードで、複数のパッドに位置をずらしてコンタクトすることを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び試験方法に関し、特により微細化が図られた半導体チップ表面に設けられる試験用パッドの構造及び半導体チップの試験方法に関する。
【背景技術】
【０００２】
近年、無線で情報が交信でき、かつ記録できる情報量も大きなＩＣタグが、物品や商品の情報管理、物流管理等に広く利用されるようになってきている。ＩＣタグは、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉ  ｏｎ）システムの媒体として、電波を用いて非接触で情報の交信ができるタグである（例えば、特許文献１参照）。
【０００３】
ＩＣタグは、紙やプラスチック等の基材に設けたアンテナパターンと半導体チップからなり、アンテナパターンを通じて無線でリーダライタと交信することができる。
【０００４】
半導体チップの表面には、アンテナ接続ためのボンディングパッドが形成されている。ボンディングパッドは、半導体チップの配線層の最上層に形成される導体層であり、通常は半導体チップの素子・回路形成領域とは別に周辺部に設けたボンディングパッド形成領域に形成される。
【特許文献１】特開２００３−２２９４５６号公報（第３頁、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＩＣタグに用いられる等、より微細化が求められる半導体チップにあっても、高い信頼性が求められており、製品出荷前に十分な試験を行なう必要がある。
【０００６】
通常、半導体チップの試験は、半導体チップ表面に設けられた試験用パッドにプローブを接触させ、試験装置により半導体チップ内の回路の特性評価や信頼性評価を行なう。
【０００７】
試験用パッドは、一般的に、前記ボンディングパッドと兼用されて、或いは当該ボンディングパッドに近接して、素子・回路形成領域の直上の領域を外してその周辺部に配設される。
【０００８】
しかしながら、ＩＣタグに用いられる半導体チップなど、より小形化が必要とされる半導体装置では、試験用パッドを設けるスペースが限られてきており、導体層上の半導体チップの素子及び或いは回路形成領域（活性領域）上に配設しなければならない。
【０００９】
一方、半導体チップの製造工程に於いては、試験用パッドには複数回にわたりプローブが押圧され、接触されるため、パッド上にコンタクト傷が発生することにより、外観不良やボンディング不良、電流容量が不足する等の問題が起こったり、パッド下の層にクラックが発生したりする可能性があり、当該半導体チップの製造歩留りの低下、信頼性の低下を招く一因となる。
【００１０】
このような問題に対応するために、コンタクト荷重を低下させたり、コンタクト面を縮小させることが考えられるが、反対にコンタクト不良が起こり易くなってしまう問題がある。また、半導体チップにおいては、パッド下に設けられる保護層を厚くする等が考えられるが、半導体チップの薄型化及びコストダウンのためその厚さあるいは層数を増やすことができない。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明では、半導体基板に形成された半導体素子及び或いは回路の形成領域上に、当該半導体素子或いは回路の外部接続部位に対応してパッドが配設された半導体装置において、前記パッドは、その表面が複数の領域に分割され、且つ隣接するパッド領域間が電気的に接続されてなることを特徴とする。
【００１２】
また、半導体基板に形成された半導体素子及び或いは回路の形成領域上に、当該半導体素子或いは回路の外部接続部位に対応してパッドが配設された半導体装置の当該パッドにプローブを接して試験を行う試験方法に於いて、前記パッドは、その表面が複数の領域に分割され、且つ隣接するパッド領域間が電気的に接続されてなり、前記パッドの表面領域の選択された一つのみに前記プローブを接触せしめることを特徴とする半導体装置の試験方法が特徴とされる。
【発明の効果】
【００１３】
本発明によれば、半導体チップ表面に、当該半導体チップの外部接続端子のそれぞれに於いて、パッドを複数の領域に分割され、隣接するパッド領域間を電気的に接続した構成とし、複数回行なわれる試験の際、１度試験に用いたパッドは避けて他のパッドを用いて次の試験を実施することにより、プローブの接触回数の低減及び／或いは接触位置の分散を図る。
【００１４】
これにより、一つのパッドの同じ位置にプローブが複数回押圧、接触されることを避け、個々のパッド領域のダメージを防ぎ、信頼性の高い半導体チップ、半導体装置を提供することができる。
【００１５】
また、本発明のもう１つ発明によれば、半導体チップの外部接続端子のそれぞれ一つ毎に設けられるパッドの表面が複数の領域に分割され、１度試験に用いた領域は避けて他の領域を用いて次の試験を実施することにより、試験においてプローブの接触位置を分散する。
【００１６】
このような手段によっても、一つのパッドの同じ位置に複数回プローブを押し付けることを避け、個々のパッド領域のダメージを防ぎ、信頼性の高い半導体チップ、半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【実施例１】
【００１８】
図１は、本発明の第１の実施例である半導体チップの構成を示す平面図である。
【００１９】
同図に於いて、半導体チップ１０の回路形成面１０ａの上には、当該半導体チップの外部接続部位（電極）のそれぞれに対応してパッド２０が配設されている。
【００２０】
即ち、半導体基板に形成された半導体素子及び或いは回路の形成領域上に、当該半導体素子或いは回路の外部接続部位に対応してパッド２０が配設されている。
【００２１】
当該パッド２０は、横方向に並べて配設された３つのパッド部即ち、第１のパッド部２１、第２のパッド部２２及び第３のパッド部２３より構成され、各々のパッド部２１乃至２３は、パッド２０と同一材料或いは異種材料からなる導電性材料をもって構成される連結部２４，２５により連結されている。
【００２２】
ここで、パッド部２１乃至２３のうち何れか一つ（必要に応じて複数個）は、後の外部接続端子配設工程に於いて、金ワイヤ等が接続されるか或いは突起電極が配設されて外部接続用パッドとされる。
【００２３】
図２は、第１実施例におけるパッド配設構成を有する半導体チップ１０の試験方法を示す。
【００２４】
かかる半導体装置の試験において、第１回目の試験では、半導体チップ１０の外縁に近い第１のパッド部２１ａ，２１ｂ，２１ｃに対して、順次或いは同時にプローブ針４０ａ、４０ｂ、４０ｃを押圧し、接触させて所望の試験を行なう。
【００２５】
２回目の試験においては、前記第１のパッド部２１ａ，２１ｂ，２１ｃの内側に配設された第２のパッド部２２ａ，２２ｂ，２２ｃに対して、順次あるいは同時にプローブ針４０ａ，４０ｂ、４０ｃを押圧し、接触させて所望の試験を行なう。
【００２６】
更に、次の試験においては、最も内側の第３のパッド部２３ａ，２３ｂ，２３ｃに対して順次あるいは同時にプローブ針４０ａ，４０ｂ、４０ｃを押圧し、接触させて所望の試験を行なう。
【００２７】
このように、本発明の第１の実施例によれば、複数回の試験が必要とされる半導体チップにおいて、一つのパッド部に対してはプローブ針を１回接触させるだけであるため、当該パッド部に於けるキズの発生を低減することができると共に、当該パッド部のダメージを防ぐことができる。
【００２８】
試験完了後、試験用としてのみ用いられたパッド部は、必要に応じて樹脂等によりコーティングされ保護される。
【実施例２】
【００２９】
図３は、本発明の第２の実施例である半導体チップの構成を示す平面図である。
【００３０】
同図に於いて、半導体チップ１１の回路形成面１１ａ上には、当該半導体チップの外部接続部位（電極）のそれぞれに対応してパッド３０が配設されている。
【００３１】
当該パッド３０は、試験工程、或いは外部接続端子の配設工程に於いては、その表面が３つのパッド領域即ち、第１のパッド領域３１、第２のパッド領域３２及び第３のパッド領域３３の３つ領域に分割されて扱われる。
【００３２】
ここで、パッド領域３１乃至３３のうち何れか一つは、後の外部接続端子の配設工程に於いて、金ワイヤ等が接続されるか或いは突起電極が配設されて外部接続用パッド部とされる。
【００３３】
図４は第２実施例におけるパッド構成を有する半導体チップ１１の試験方法を示す。
【００３４】
かかる半導体装置の試験において、第１回目の試験では、半導体チップ１１の外縁に近い第１のパッド領域３１ａ，３１ｂ，３１ｃに順次あるいは同時にプローブ針４０ａ，４０ｂ、４０ｃを押圧し、接触させて所望の試験を行なう。
【００３５】
２回目の試験においては、前記第１のパッド領域３１ａ，３１ｂ，３１ｃの隣（内側）に位置する第２のパッド領域３２ａ，３２ｂ，３２ｃに、順次あるいは同時にプローブ針４０ａ，４０ｂ、４０ｃを押圧し、接触させて所望の試験を行なう。
【００３６】
次の試験においては、最も内側の第３のパッド領域３３ａ，３３ｂ，３３ｃに順次あるいは同時にプローブ針４０ａ，４０ｂ、４０ｃを押圧し、接触させて所望の試験を行なう。
【００３７】
このように、本発明の第２の実施例によれば、複数回の試験が必要とされる半導体チップにおいて、一つのパッド領域に対してはプローブ針を１回接触させるだけであるため、当該パッド領域に於けるキズの発生を低減することができると共に、当該パッド領域のダメージを防ぐことができる。
【００３８】
試験完了後、試験用としてのみ用いられたパッド領域は、必要に応じて樹脂等によりコーティングされ保護される。
【実施例３】
【００３９】
図５は本発明の第３の実施例である半導体チップの構成を示す平面図である。
【００４０】
同図に於いて、半導体チップ１２の回路形成面１２ａの上には、当該半導体チップの外部接続部位（電極）のそれぞれに対応してパッド５０が配設されている。
【００４１】
図６に示すように、パッド５０は、その表面が４つのパッド領域即ち、第１のパッド領域５１、第２のパッド領域５２、第３のパッド領域５３及び第４のパッド領域５４に、絶縁層からなるカバー膜６０によって分割されている。
【００４２】
ここで、パッド領域５１乃至５４のうち何れか一つは、後の外部接続端子の配設工程に於いて、金ワイヤ等が接続されるか或いは突起電極が配設されて外部接続用パッド部とされる。
【００４３】
図７は第３実施例における半導体チップ１２の試験方法を示す図である。
【００４４】
かかる半導体装置の試験において、第１回目の試験では、図７（Ａ）に示す様に、前記半導体素子の複数パッド領域に対応して、複数のプローブ針４０が一体に配設されたプローブカード（図示せず）を用い、複数のプローブ針４０を同時にそれぞれのパッド領域に於ける第１のパッド領域５１に押圧し、接触させて所望の試験を行なう。
【００４５】
２回目の試験においては、図７（Ｂ）に示す様に、プローブカードを例えば時計回りに移動させた後、複数のプローブ針４０をそれぞれ対応する第２のパッド領域５２に同時に押圧し、接触させて所望の試験を行なう。
【００４６】
これ以降、３回目の試験、４回目の試験も、プローブカード或いは被試験半導体チップを移動させてパッド領域を変更しつつ実施する。
【００４７】
このように、本発明の第３の実施例によれば、複数回の試験が必要とされる半導体チップにおいて、試験の度に、例えば時計周りに順次プローブ針が接触するパッド領域を変えてゆくことにより、一つのパッド領域に対してはプローブ針を１回接触させるだけであるため、当該パッド領域に於けるキズの発生を低減することができると共に、当該パッド領域のダメージを防ぐことができる。
【００４８】
試験完了後、試験用としてのみ用いられたパッド領域は、必要に応じて樹脂等によりコーティングされ保護される。
【００４９】
尚、本発明にあっては、半導体チップの外部接続部位（電極）の一つに対応して配設された複数個のパッド領域或いはパッド部のうち、半導体チップの外部接続部位（端子）に最も遠い位置にあるパッドを最初の試験の際に用い、以後半導体チップの外部接続部位（端子）に近づく方向にバットを選択しても良い。
【００５０】
このようなパッドの選択により、直前の試験の際にパッドに付されたキズなどにより当該パッド部と半導体チップの外部接続部位（端子）との間の抵抗が増加する影響を回避することができる。
【００５１】
また、複数個のパッド領域或いはパッド部のうち、何れか少なくとも一つが、外部接続用パッド部を構成するとして説明したが、当業者であれば、かかる構成に止まることなく、複数のパッド領域を含む試験用パッドとは別個に、外部接続用の専用パッドを配設することは必要に応じて行うことができる。
【図面の簡単な説明】
【００５２】
【図１】図１は本発明の第１実施例である半導体チップの平面図である。
【図２】図２は本発明の第１実施例における半導体チップの試験方法を示す図である。
【図３】図３は本発明の第２実施例である半導体チップの平面図である。
【図４】図４は本発明の第２実施例における半導体チップの試験方法を示す図である。
【図５】図５は本発明の第３実施例である半導体チップの平面図である。
【図６】図６は本発明の第３実施例における半導体チップのパッドの平面及び断面図を示す図である。
【図７】図７は本発明の第３実施例における半導体チップの試験方法を示す図である。
【符号の説明】
【００５３】
１０、１１、１２…半導体チップ
１０ａ、１１ａ、１２ａ…回路形成面
２０、３０，５０…パッド
２１…第１のパッド部
２２…第２のパッド部
２３…第３のパッド部
３１、５１…第１のパッド領域
３２、５２…第２のパッド領域
３３、５３…第３のパッド領域
４０、４０ａ、４０ｂ、４０ｃ…プローブ針
５４…第４のパッド領域
６０…カバー膜
【図１】
2005214753.tif 000003
【図２】
2005214753.tif 000004
【図３】
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【図４】
2005214753.tif 000006
【図５】
2005214753.tif 000007
【図６】
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【図７】
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