(57)【要約】【課題】  優先順位エンコーダの欠陥有無テストが可能なＣＡＭ及び優先順位エンコーダの欠陥有無テスト方法を提供する。【解決手段】  複数個のＣＡＭセルを具備するＣＡＭセルアレイ、優先順位エンコーダ及びシフトレジスター部を具備するＣＡＭに関する。優先順位エンコーダは、前記ＣＡＭセルに保存されたデータとサーチデータとを比較して前記ＣＡＭセルアレイの欠陥有無をテストする。シフトレジスター部は、クロック信号に応答して前記優先順位エンコーダの欠陥有無をテストする第１ないし第ｍテストデータを前記優先順位エンコーダに印加する。前記第１ないし第ｍテストデータは、前記クロック信号に同期されて順次にテストデータの論理レベルが反転される。前記優先順位エンコーダは、前記優先順位エンコーダに欠陥がない場合、前記ＣＡＭセルアレイのワードラインの最上位ビットアドレスから最下位ビットアドレスまで順次出力する。【選択図】  図２
2005141901.tif 000002
【特許請求の範囲】
【請求項１】
複数個のＣＡＭセルを具備するＣＡＭセルアレイと、
前記ＣＡＭセルに保存されたデータとサーチデータとを比較して前記ＣＡＭセルアレイの欠陥有無をテストする優先順位エンコーダと、
クロック信号に応答して前記優先順位エンコーダの欠陥有無をテストする第１ないし第ｍテストデータを前記優先順位エンコーダに印加するシフトレジスター部と、を具備し、
前記第１ないし第ｍテストデータは、
前記クロック信号に同期されて順次にテストデータの論理レベルが反転されることを特徴とするＣＡＭ。
【請求項２】
前記優先順位エンコーダは、
前記優先順位エンコーダに欠陥がない場合、前記ＣＡＭセルアレイのワードラインの最上位ビットアドレスから最下位ビットアドレスまで順次に出力することを特徴とする請求項１に記載のＣＡＭ。
【請求項３】
前記シフトレジスター部は、直列連結された第１ないし第ｍシフトレジスターを具備し、
前記第１ないし第ｍシフトレジスターは、前記クロック信号に応答して前記第１ないし第ｍテストデータを順次に第１レベルまたは第２レベルで発生させることを特徴とする請求項１に記載のＣＡＭ。
【請求項４】
前記第１ないし第ｍシフトレジスターはそれぞれ、
リセット信号に応答して第２レベルでリセットされることを特徴とする請求項３に記載のＣＡＭ。
【請求項５】
前記第１シフトレジスターは、
電源電圧に入力端が連結されて前記リセット信号によってリセットされ、かつクロック信号に応答して第１テストデータを出力することを特徴とする請求項４に記載のＣＡＭ。
【請求項６】
ＣＡＭセルに保存されたデータとサーチデータとを比較し、前記比較の結果に応答して前記ＣＡＭセルアレイの欠陥有無をテストする優先順位エンコーダを具備するＣＡＭにおいて、
クロック信号に応答して前記優先順位エンコーダの欠陥有無をテストする第１ないし第ｍテストデータを前記優先順位エンコーダに印加する段階と、
第１ないし第ｍテストデータに応答して出力信号を発生させる段階と、
前記出力信号を読出して前記優先順位エンコーダの欠陥有無をテストする段階と、を具備することを特徴とする優先順位エンコーダの欠陥有無テスト方法。
【請求項７】
前記第１ないし第ｍテストデータは、
前記クロック信号に同期されて順次にテストデータの論理レベルが反転されることを特徴とする請求項６に記載の優先順位エンコーダの欠陥有無テスト方法。
【請求項８】
前記優先順位エンコーダの欠陥有無をテストする段階は、
前記優先順位エンコーダに欠陥がない場合、前記ＣＡＭセルアレイのワードラインの最上位ビットアドレスから最下位ビットアドレスまで順次に出力することを特徴とする請求項６に記載の優先順位エンコーダの欠陥有無テスト方法。
【請求項９】
データを保存するためのＣＡＭセルアレイと、
前記ＣＡＭセルアレイをテストし、テストデータに応答して出力信号を発生させる優先順位エンコーダと、
クロック信号に同期されて変化する前記テストデータを前記優先順位エンコーダに印加するシフトレジスター部と、を具備することを特徴とするＣＡＭ。
【請求項１０】
前記ＣＡＭセルアレイは複数個のＣＡＭセルを具備することを特徴とする請求項９に記載のＣＡＭ。
【請求項１１】
前記シフトレジスター部は、
複数個のシフトレジスターを具備することを特徴とする請求項９に記載のＣＡＭ。
【請求項１２】
前記テストデータは、
前記クロック信号に応答してハイレベルまたはローレベルのうち一レベルに伝送されることを特徴とする請求項９に記載のＣＡＭ。
【請求項１３】
前記優先順位エンコーダによって前記ＣＡＭセルアレイの欠陥が検出されなければ、
前記出力信号は前記ＣＡＭセルアレイに保存されたデータと関連したワードラインアドレスの最上位ビットから最下位ビットまで具備することを特徴とする請求項９に記載のＣＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＡＭ（ＣＡＭ：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ＝連想メモリ）に係り、特に優先順位エンコーダ(priority encoder)の欠陥有無を判断できるＣＡＭ及び優先順位エンコーダの欠陥有無判断方法に関する。
【背景技術】
【０００２】
ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）は内部のメモリセルアレイの特定位置を指定し、指定されたアドレスに対応する保存データを出力するためにアドレスを利用する。一方、ＣＡＭは外部データを受信して内部に保存されたデータと比較し、外部データが内部の保存たデータとマッチするかどうかを決定し、マッチした保存データに対応するアドレスを出力する。
【０００３】
ＣＡＭそれぞれのセルは比較ロジックを具備する。ＣＡＭに入力されるデータはあらゆるセルに保存されたデータと比較され、出力されるアドレスはマッチ結果を示す。ＣＡＭはパターンやリスト、イメージデータなどを高速に検索する必要がある応用分野で多く利用される。
【０００４】
ＣＡＭはバイナリＣＡＭとＴＣＡＭ（Ｔｅｒｎａｒｙ ＣＡＭ）とに区分される。一般的なバイナリＣＡＭは、１及び０の２つの論理状態のうち一つを保存するためのＲＡＭセルを具備する。
【０００５】
バイナリＣＡＭは、外部から提供されるデータ（以下、サーチデータという）をＲＡＭセルに保存されたデータと比較し、サーチデータと保存されたデータとが一致すれば対応するマッチラインを一定の論理状態に設定する比較回路を具備する。
【０００６】
バイナリＣＡＭの例は、特許文献１ないし４に開示されている。ＴＣＡＭは３つの論理状態、すなわち、“１”、“０”及び“ドントケア（ｄｏｎ’ｔ ｃａｒｅ）”の各状態を保存できる。ＴＣＡＭの例は特許文献５に開示されている。
【０００７】
図１は、一般的なＣＡＭの構造を示す図面である。
ＣＡＭセルアレイ１１０にデータが保存され、サーチデータ／マスクレジスター１３０ブロックからＣＡＭセルアレイ１１０にサーチデータが印加される。それにより、ＣＡＭセルアレイ１１０に保存されたデータとサーチデータとがＣＡＭセルアレイ１１０で比較される。
【０００８】
保存されたデータとサーチデータとが一致すれば、マッチライン（図示せず）の論理レベルがハイレベルまたはローレベルに固定され、マッチライン検出部１５０がマッチラインの論理レベルを認識する。
【０００９】
優先順位エンコーダ１６０は、マッチライン検出部１５０の出力を受信してサーチデータと保存されたデータとが一致するＣＡＭセルに連結されたワードラインのアドレスを出力する。
優先順位エンコーダ１６０から出力されるワードラインアドレスに連結されたＣＡＭセルには欠陥がないということを意味する。
【００１０】
一般的にＣＡＭ １００はＣＡＭセルアレイ１００の欠陥有無を判断するために優先順位エンコーダ１６０を利用する。しかし、優先順位エンコーダ１６０はサーチデータと保存されたデータとが一致するワードラインアドレスが複数である場合に最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：ＬＳＢ）アドレスを出力するように設計される。
【００１１】
例えば、ＣＡＭセルアレイの一つのブロックがｍｘｎ（ｍ：ロー、ｎ：カラム）で構成されると仮定する。優先順位エンコーダ１６０は、サーチデータと保存されたデータとが一致するワードラインアドレスが複数である場合にＬＳＢアドレスのみ出力するので、サーチデータと保存されたデータとが一致する残りのワードラインアドレスが分からない。
【００１２】
それぞれのワードラインに共通に連結されたＣＡＭセルアレイの欠陥有無を検証するためには、第１ワードラインから第ｍ−１ワードラインまでは同じデータ、例えば“００”を書込み、第ｍワードラインには“０１”を書込む。
そして、サーチデータとして“０１”を使用して第ｍワードラインのアドレスが優先順位エンコーダ１６０から出力されるかどうかを判別する。
【００１３】
次には、第１ワードラインから第ｍ−２ワードラインまで“００”を書込み、第ｍ−１ワードライン及び第ｍワードラインには“０１”を書込む。そして、第ｍ−１ワードラインのアドレスが優先順位エンコーダ１６０から出力されるかどうかを確認する。
【００１４】
ＣＡＭセルアレイの第ｍ−１ワードラインに共通に連結されたＣＡＭセルに欠陥がないならば、優先順位エンコーダ１６０は、サーチデータと保存されたデータとが一致する二つのワードラインアドレス（第ｍワードライン、第ｍ−１ワードライン）のうちＬＳＢアドレス、すなわち第ｍ−１ワードラインアドレスを出力せねばならない。
このような方法で第１ワードラインまで検証を進めでＣＡＭセルアレイ（ｍｘｎ）の欠陥有無を検証する。
【００１５】
ところが、優先順位エンコーダを利用してＣＡＭセルアレイの欠陥有無をテストする場合、欠陥が発生した所がＣＡＭセルアレイと優先順位エンコーダのうちいずれかであるかを明確に区分し難い問題がある。
【００１６】
もし、優先順位エンコーダに欠陥があるならば、ＣＡＭセルアレイに欠陥がなくてもＣＡＭセルアレイに欠陥があるように見える恐れがあるので、優先順位エンコーダに欠陥がないことを検証することが重要である。
【特許文献１】米国特許第４，６４６，２７１号公報
【特許文献２】米国特許第４，７８０，８４５号公報
【特許文献３】米国特許第５，４９０，１０２号公報
【特許文献４】米国特許第５，４９５，３８２号公報
【特許文献５】米国特許第５，３１９，５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明が解決しようとする技術的課題は、優先順位エンコーダの欠陥有無をテストする構造を持つＣＡＭを提供するところにある。
本発明が解決しようとする他の技術的課題は、優先順位エンコーダの欠陥有無をテストする方法を提供するところにある。
【課題を解決するための手段】
【００１８】
前記技術的課題を達成するための本発明の実施例によるＣＡＭは、複数個のＣＡＭセルを具備するＣＡＭセルアレイ、優先順位エンコーダ及びシフトレジスター部を具備する。
優先順位エンコーダは、前記ＣＡＭセルに保存されたデータとサーチデータとを比較して前記ＣＡＭセルアレイの欠陥有無をテストする。シフトレジスター部は、クロック信号に応答して前記優先順位エンコーダの欠陥有無をテストする第１ないし第ｍテストデータを前記優先順位エンコーダに印加する。
【００１９】
前記第１ないし第ｍテストデータは、前記クロック信号に同期されて順次にテストデータの論理レベルが反転される。
前記優先順位エンコーダは、前記優先順位エンコーダに欠陥がない場合、前記ＣＡＭセルアレイのワードラインの最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：ＭＳＢ）アドレスからＬＳＢアドレスまで順次に出力する。
【００２０】
前記シフトレジスター部は、前記クロック信号に応答して前記第１ないし第ｍテストデータを順次に第１レベルまたは第２レベルで発生させつつ直列連結される第１ないし第ｍシフトレジスターを具備する。
【００２１】
前記第１ないし第ｍシフトレジスターはそれぞれ、リセット信号に応答して第２レベルでリセットされる。前記第１シフトレジスターは、電源電圧に入力端が連結されて前記リセット信号によってリセットされ、かつクロック信号に応答して第１テストデータを出力する。
【００２２】
前記他の技術的課題を達成するための本発明の実施例による優先順位エンコーダの欠陥有無テスト方法は、ＣＡＭセルに保存されたデータとサーチデータとを比較し、比較結果に応答して前記ＣＡＭセルアレイの欠陥有無をテストする優先順位エンコーダを具備するＣＡＭにおいて、クロック信号に応答して前記優先順位エンコーダの欠陥有無をテストする第１ないし第ｍテストデータを前記優先順位エンコーダに印加する段階と、第１ないし第ｍテストデータに応答して出力信号を発生させる段階と、前記出力信号を読出して前記優先順位エンコーダの欠陥有無をテストする段階と、を具備する。
【００２３】
前記第１ないし第ｍテストデータは、前記クロック信号に同期されて順次にテストデータの論理レベルが反転される。
前記優先順位エンコーダの欠陥有無をテストする段階は、前記優先順位エンコーダに欠陥がない場合、前記ＣＡＭセルアレイのワードラインのＭＳＢアドレスからＬＳＢアドレスまで順次に出力する。
【発明の効果】
【００２４】
本発明によるＣＡＭ及び優先順位エンコーダの欠陥有無テスト方法は、ＣＡＭセルアレイへのデータ書込み動作及びサーチ動作を行わなくても簡単に優先順位エンコーダの欠陥有無をテストできる。
【発明を実施するための最良の形態】
【００２５】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００２６】
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
図２は、本発明の実施例によるＣＡＭ構造を説明する図面である。
【００２７】
図２を参照すれば、本発明の実施例によるＣＡＭ ２００は優先順位エンコーダ２６０の欠陥有無のみをテストするために優先順位エンコーダ２６０とマッチライン検出部２５０間にシフトレジスター部２５５を具備する。図２には説明の便宜のためにサーチデータ／マスクレジスター２３０、ＣＡＭセルアレイ２１０を共に図示した。ＣＡＭセルアレイ２１０は複数個のＣＡＭセルを具備する。ＣＡＭ ２００はまたマッチライン検出部２５０、出力データレジスター２７０及びワードラインデコーダ２２０をさらに具備する。
【００２８】
図３は、図２のシフトレジスター部の構造を説明する図面である。
図４は、シフトレジスター部を利用して優先順位エンコーダの欠陥をテストする方法を説明する図面である。
図５は、優先順位エンコーダの欠陥有無をテストする方法を説明するフローチャートである。
【００２９】
図５を参照すれば、本発明の実施例による優先順位エンコーダの欠陥有無テスト方法５００は、まずクロック信号に応答して前記優先順位エンコーダの欠陥有無をテストする第１ないし第ｍテストデータを前記優先順位エンコーダに印加する（５１０段階）。
そして、第１ないし第ｍテストデータに応答して出力信号を発生させる（５２０段階）。最後に前記出力信号を読出して前記優先順位エンコーダの欠陥有無をテストする（５３０段階）。
【００３０】
以下、図２ないし図５を参照して本発明の実施例によるＣＡＭ及び優先順位エンコーダの欠陥有無テスト方法が詳細に説明される。
まず、クロック信号に応答して前記優先順位エンコーダの欠陥有無をテストする第１ないし第ｍテストデータを前記優先順位エンコーダに印加する（５１０段階）。
【００３１】
シフトレジスター部２５５は、クロック信号ＣＬＫに応答して優先順位エンコーダ２６０の欠陥有無をテストする第１ないし第ｍテストデータＴＤＡＴＡ１〜ＴＤＡＴＡｍを優先順位エンコーダ２６０に印加する。
【００３２】
ＣＡＭセルアレイ２１０の一つのブロックがｍｘｎ（ｍ：ロー、ｎ：カラム）で構成されると仮定すれば、ワードラインアドレスもｍ個が存在する。したがって、優先順位エンコーダ２６０に印加されるテストデータの数もｍ個である。
【００３３】
図３を参照すれば、シフトレジスター部２５５は、直列連結された第１ないし第ｍシフトレジスターＳＲ１〜ＳＲｍを具備し、これら第１ないし第ｍシフトレジスターＳＲ１〜ＳＲｍは、クロック信号ＣＬＫに応答して第１ないし第ｍテストデータＴＤＡＴＡ１〜ＴＤＡＴＡｍを順次に第１レベルまたは第２レベルで発生させる。
【００３４】
説明の便宜のために第１レベルはハイレベルであり、第２レベルはローレベルであるとする。第１シフトレジスターＳＲ１は、電源電圧ＶＤＤに入力端が連結されてリセット信号ＲＥＳＥＴによってリセットされ、クロック信号ＣＬＫに応答して第１テストデータＴＤＡＴＡ１を出力する。
【００３５】
第２シフトレジスターＳＲ２は第１シフトレジスターＳＲ１の出力を受信し、クロック信号ＣＬＫに応答して第２テストデータＴＤＡＴＡ２を出力する。
このような方法で第ｍシフトレジスターＳＲｍは第ｍ−１シフトレジスター（図示せず）の出力を受信し、クロック信号ＣＬＫに応答して第ｍテストデータＴＤＡＴＡｍを出力する。
【００３６】
第１ないし第ｍシフトレジスターＳＲ１〜ＳＲｍはそれぞれリセット信号ＲＥＳＥＴに応答して第２レベルでリセットされる。すなわち、リセット信号ＲＥＳＥＴによって第１ないし第ｍシフトレジスターＳＲ１〜ＳＲｍがローレベルにリセットされる。
【００３７】
そして、第１シフトレジスターＳＲ１は入力端に連結された電源電圧ＶＤＤによってハイレベルのデータを保存する。それにより、第１シフトレジスターＳＲ１は第１テストデータＴＤＡＴＡ１をハイレベルで出力する。
【００３８】
また、第１シフトレジスターＳＲ１はクロック信号ＣＬＫに応答して保存されたハイレベルのデータを第２シフトレジスターＳＲ２に印加する。したがって、第２シフトレジスターＳＲ２も第１シフトレジスターＳＲ１と共にハイレベルのデータを保存する。
【００３９】
そして、第２シフトレジスターＳＲ２は第２テストデータＴＤＡＴＡ２をハイレベルで発生させ、ハイレベルのデータを第３シフトレジスターＳＲ３に印加する。
このように第１ないし第ｍテストデータＴＤＡＴＡ１〜ＴＤＡＴＡｍの論理レベルはクロック信号ＣＬＫに同期されて順次にローレベルからハイレベルに反転される。
優先順位エンコーダ２６０は第１ないし第ｍテストデータに応答して出力信号を発生させる（５２０段階）。
【００４０】
図４（Ａ）を参照すれば、第１シフトレジスターＳＲ１は第１テストデータＴＤＡＴＡ１をハイレベルで発生させる。残りの第２ないし第ｍシフトレジスターＳＲ２〜ＳＲｍは第２ないし第ｍテストデータＴＤＡＴＡ２〜ＴＤＡＴＡｍをローレベルで発生させる。
【００４１】
それにより、優先順位エンコーダ２６０は、ハイレベルで受信される第１テストデータＴＤＡＴＡ１に応答して第ｍワードラインアドレスを出力する。
クロック信号ＣＬＫに応答して第１シフトレジスターＳＲ１及び第２シフトレジスターＳＲ２が第１テストデータＴＤＡＴＡ１及び第２テストデータＴＤＡＴＡ２をハイレベルで発生させる。
【００４２】
残りの第３ないし第ｍシフトレジスターＳＲ３〜ＳＲｍは第３ないし第ｍテストデータＴＤＡＴＡ３〜ＴＤＡＴＡｍをローレベルで発生させる。それにより、優先順位エンコーダ２６０はハイレベルで受信される第２テストデータＴＤＡＴＡ２に応答して第ｍ−１ワードラインアドレスを出力する（図４（Ｂ）参照）。
【００４３】
優先順位エンコーダ２６０は、サーチデータと保存されたデータとが一致するワードラインアドレスのうちＬＳＢのワードラインアドレスを出力する。
第１テストデータＴＤＡＴＡ１及び第２テストデータＴＤＡＴＡ２がハイレベルで優先順位エンコーダ２６０に印加されるので、優先順位エンコーダ２６０は、第１テストデータＴＤＡＴＡ１及び第２テストデータＴＤＡＴＡ２に対応するワードラインアドレスに連結されたＣＡＭセルは欠陥を持っていないと判断する。
【００４４】
第１テストデータＴＤＡＴＡ１に対応するワードラインアドレスは第ｍワードラインアドレスであり、第２テストデータＴＤＡＴＡ２に対応するワードラインアドレスは第ｍ−１ワードラインアドレスである。
このうち第ｍ−１ワードラインアドレスがＬＳＢであるので第ｍ−１ワードラインアドレスが優先順位エンコーダ２６０から出力されることになる。
【００４５】
このような方法でクロック信号ＣＬＫのｍサイクル中にクロック信号ＣＬＫに応答して、第１ないし第ｍシフトレジスターＳＲ１〜ＳＲｍが第１ないし第ｍテストデータＴＤＡＴＡ１〜ＴＤＡＴＡｍをいずれもハイレベルで発生させる。
それにより、優先順位エンコーダ２６０は第１ワードラインアドレスを出力する（図４（Ｃ）参照）。
【００４６】
したがって、もし優先順位エンコーダ２６０に欠陥がない場合、優先順位エンコーダ２６０はＣＡＭセルアレイ２１０のワードラインのＭＳＢアドレスからＬＳＢアドレスまで順次出力する。
【００４７】
もし、優先順位エンコーダ２６０に欠陥があれば優先順位エンコーダ２６０はワードラインのＭＳＢアドレスないしＬＳＢアドレスのうち一部アドレスを出力できなくなる。
すなわち、シフトレジスター部２５５から優先順位エンコーダ２６０に入力される第１ないし第ｍテストデータＴＤＡＴＡ１〜ＴＤＡＴＡｍの論理レベルを順次にローレベルからハイレベルに反転させ、優先順位エンコーダ２６０から出力されるワードラインアドレスを観察することによって優先順位エンコーダ２６０が正常に動作するかどうかが検証できる。
【００４８】
本発明の実施例による優先順位エンコーダの欠陥有無テスト方法は、ＣＡＭセルアレイにデータを書込む動作と、サーチデータを書込んで保存されたデータと比較するサーチ動作とを必要としない。
したがって、さらに簡単に優先順位エンコーダ２６０の欠陥有無をテストできる。
【００４９】
以上のように図面と明細書で最適の実施例が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。
【００５０】
したがって、本技術分野の当業者ならばこれより多様な変形及び均等な他の実施例が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００５１】
優先順位エンコーダの欠陥有無を容易にテストできるＣＡＭに係り、ＣＡＭを含むメモリ装置分野に利用できる。
【図面の簡単な説明】
【００５２】
【図１】一般的なＣＡＭの構造を示す図面である。
【図２】本発明の実施例によるＣＡＭ構造を説明する図面である。
【図３】図２のシフトレジスター部の構造を説明する図面である。
【図４】シフトレジスター部を利用して優先順位エンコーダの欠陥をテストする方法を説明する図面である。
【図５】優先順位エンコーダの欠陥有無をテストする方法を説明するフローチャートである。
【符号の説明】
【００５３】
２００  ＣＡＭ
２１０  ＣＡＭセルアレイ
２２０  ワードラインデコーダ
２３０  サーチデータ／マスクレジスター
２５０  マッチライン検出部
２５５  シフトレジスター部
２６０  優先順位エンコーダ
２７０  出力データレジスター
【図１】
2005141901.tif 000003
【図２】
2005141901.tif 000004
【図３】
2005141901.tif 000005
【図４】
2005141901.tif 000006
【図５】
2005141901.tif 000007