(57)【要約】【課題】  隣接画素間の自由電子の混合を防ぐ。【解決手段】  少なくとも２つの主面を有する半導体基体１１４と、半導体基体１１４の第１の主面（光入射側）に設けられたホトダイオードと、半導体基体の第２の主面に設けられた、ホトダイオードからの電気信号を読み出す読み出し手段（転送ＭＯＳトランジスタと浮遊拡散領域１１０）と、を備え、ホトダイオードは少なくとも、第１の主面に設けられた第１導電型の第１半導体領域１０１と、第１半導体領域よりも半導体基体の内部に配置された第２導電型の第２半導体領域１０２とを有する撮像装置において、ホトダイオードと読み出し手段は半導体基体の第１の主面側から第２の主面側にわたり半導体基体内部に配置された第１導電型の第３半導体領域１１２によってその周囲が囲まれている。【選択図】      図１
2005150521.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つの主面を有する半導体基体と、
前記半導体基体の第１の主面に設けられた光電変換手段と、
前記半導体基体の第２の主面に設けられた、前記光電変換手段からの電気信号を読み出す読み出し手段と、
前記読み出し手段に接続され前記半導体基体上に設けられた配線手段と、を備え、
前記光電変換手段は少なくとも、前記第１の主面に設けられた第１導電型の第１半導体領域と、該第１半導体領域よりも前記半導体基体の内部に配置された第２導電型の第２半導体領域とを有する撮像装置において、
前記光電変換手段と前記読み出し手段は前記半導体基体の第１の主面側から第２の主面側にわたり前記半導体基体内部に配置された第１導電型の第３半導体領域によってその周囲が囲まれていることを特徴とする撮像装置。
【請求項２】
少なくとも２つの主面を有する半導体基体と、
前記半導体基体の第１の主面に設けられた光電変換手段と、
前記半導体基体の第２の主面に設けられた、前記光電変換手段からの電気信号を読み出す読み出し手段と、
前記読み出し手段に接続され前記半導体基体上に設けられた配線手段と、を備え、
前記光電変換手段は少なくとも、前記第１の主面に設けられた第１導電型の第１半導体領域と、該第１半導体領域よりも前記半導体基体の内部に配置された第２導電型の第２半導体領域とを有する撮像装置において、
前記光電変換手段と前記読み出し手段は前記半導体基体の第１の主面側から第２の主面側にわたり前記半導体基体内部に配置された絶縁性材料領域によってその周囲が囲まれていることを特徴とする撮像装置。
【請求項３】
前記絶縁性材料領域は、シリコン原子を含む絶縁性材料からなることを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記絶縁性材料領域と前記半導体基体との境界部には、第１導電型の半導体領域が形成されており、該半導体領域の不純物濃度は１×１０１８ｃｍ−３よりも高濃度であり、前記第１半導体領域の不純物濃度は９×１０１６ｃｍ−３〜９×１０１７ｃｍ−３であり、前記第２半導体領域の不純物濃度は８×１０１６ｃｍ−３よりも低濃度であることを特徴とする請求項２又は３に記載の撮像装置。
【請求項５】
前記光電変換手段の前記第１の主面上には化学的に安定な保護膜が形成されていることを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
【請求項６】
前記読み出し手段は信号転送用の絶縁ゲート型トランジスタを含み、
前記光電変換手段の前記第２半導体領域と接続され、前記光電変換手段からの信号を転送する信号伝達路となる第２導電型の第４半導体領域を有し、該第４半導体領域の一部は前記絶縁ゲート型トランジスタの主電極領域となる請求項１〜５のいずれか１項に記載の撮像装置。
【請求項７】
半導体基板上に、光電変換手段となる第１導電型の第１半導体領域と該第１半導体領域と接する第２導電型の第２半導体領域とを形成する第１工程と、
前記第２半導体領域と接する第１導電型の第３半導体領域を形成する第２工程と、
前記第３半導体領域に、前記光電変換手段からの電気信号を読み出すための読み出し手段を形成するともに、該読み出し手段と前記光電変換手段との周囲を囲み、前記第３半導体領域の表面から前記第１半導体領域にわたって第１導電型の第４半導体領域を形成する第３工程と、を有し、前記第１工程から第３工程により、前記半導体基板上に前記第１半導体領域、第２半導体領域、第３半導体領域及び第４半導体領域を含む半導体基体を形成し、
さらに、前記読み出し手段に接続された配線を前記第３半導体領域上に形成する第４工程と、
前記配線が形成された半導体基体を支持基板に接着する第５工程と、
前記半導体基板を分離又は除去する第６工程と、
を有することを特徴とする撮像装置の製造方法。
【請求項８】
前記第６工程後に、前記半導体基体の前記光電変換手段の受光面に保護膜を形成する工程を有することを特徴とする請求項７に記載の撮像装置の製造方法。
【請求項９】
前記第４半導体領域は、複数回のイオンインプランテーション工程によって形成されることを特徴とする請求項７に記載の撮像装置の製造方法。
【請求項１０】
前記第４半導体領域は、前記半導体基体の一部をエッチング除去し、該エッチング除去部に第１導電型の不純物を含む絶縁性材料を埋め込み、該不純物を拡散することで形成することを特徴とする請求項７に記載の撮像装置の製造方法。
【請求項１１】
前記半導体基板に高濃度の不純物層を形成する工程を有し、該工程後に前記第１工程から第３工程を行って、該高濃度の不純物層上に前記半導体基体を形成し、その後前記第４工程及び第５工程を行い、
前記第６工程において、前記半導体基板を前記高濃度の不純物層をエッチングストッパーとしてエッチング除去することを特徴とする請求項７に記載の撮像装置の製造方法。
【請求項１２】
前記半導体基板に多孔質層を形成する工程を有し、該工程後に前記第１工程から第３工程を行って、該多孔質層上に前記半導体基体を形成し、その後前記第４工程及び第５工程を行い、
前記第６工程において、前記多孔質層を分離して前記半導体基板を分離、又は前記多孔質層まで前記半導体基板を除去することを特徴とする請求項７に記載の撮像装置の製造方法。
【請求項１３】
前記第６工程後に、前記半導体基体に残った前記多孔質層を除去する工程を有する請求項１２に記載の撮像装置の製造方法。
【請求項１４】
前記半導体基板に、支持基板上に絶縁層を介して半導体層が形成されたＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用い、前記第１工程から第３工程を行って、該ＳＯＩ基板の薄膜半導体層上に前記半導体基体を形成し、前記第４工程及び第５工程を行った後に、前記第６工程で前記ＳＯＩ基板の前記支持基板を除去することを特徴とする請求項７に記載の撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置及びその製造方法に関し、詳しくは半導体の一方の面側（第２面側）で受光し、第２面側に設けられた光電変換手段で光電変換された電気信号を他方の面側（第１面側）に設けられた読み出し手段に移送して読み出す背面照射型の撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
高感度、高解像度を両立する撮像装置の一つである背面照射型撮像装置の、例えば特許文献１に公開されている従来例を図５２に示す。図５２において、Ｐ型の半導体基体１２は、１０μｍ程度の薄さに設定される。この半導体基体１２の第１面側には、信号電荷転送のためにＮ型のＣＣＤ（電荷転送素子）拡散層１３が設けられる。このＣＣＤ拡散層１３の近傍には、ゲート酸化膜１４を介して多層の転送電極１５が配置される。また、半導体基体１２のエネルギー線が入射する側（第２面側）には反射防止膜１９が形成される。さらに、撮像装置の機械的強度を得るための支持基板２１などが設けられる。
【０００３】
このような構成の撮像装置には、第２面側からエネルギー線が照射される。このエネルギー線によって半導体基体１２の第２面側には、電子−ホール対が発生する。この自由電子は、半導体基体１２中を移動した後、ＣＣＤ拡散層１３のポテンシャル井戸に到達し、信号電荷として蓄積される。このＣＣＤ拡散層１３の信号電荷は、転送電極１５の印加電圧によって転送され、外部へ順次読み出される。１７は電荷蓄積部、１８は空乏化阻止層、２０はＡＬパッドである。
【特許文献１】特開２００２−１５１６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の背面照射型の撮像装置では、図５２中の第２面側で発生した自由電子が半導体基体１２中を移動してＣＣＤ拡散層１３に到達する前に、隣り合う画素間で混合し、その結果スメアが生じやすいという問題点がある。このようなスメア発生は、画素ピッチを狭めて撮像装置を多画素化し解像度を向上する上で大きな弊害である。また特に、青色などの短波長のエネルギー線は、第２面側の極浅い領域で電子−ホール対を発生する。そのため、短波長のエネルギー線の場合には、自由電子の移動距離が特に長く、上記の問題が一段と顕著に生じやすい。上記特許文献１に記載されている従来例では、その対策として半導体基体１２の濃度よりも濃いＰ型の埋め込みチャネルストップ層１７ａを導入しているが、チャネルストップ層１７ａとＣＣＤ拡散層１３の間に隙間をもたせてあるため、電荷転送部１７からＣＣＤ拡散層１３への垂直方向の電荷転送時における、隣接画素間の自由電子の混合を完全に防ぐことは困難である。また、仮にチャネルストップ層１７ａとＣＣＤ拡散層１３を接触させ、隣接する画素どうしを電気的に完全に隔離するような構成にした場合、ＣＣＤ電荷転送時における両者間の逆方向電流増加による画質の劣化の問題がある。
【０００５】
そこで、本発明では上記問題点に鑑みて、スメア発生が少ない高解像度、高感度の背面照射型の撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明による撮像装置は、少なくとも２つの主面を有する半導体基体と、
前記半導体基体の第１の主面に設けられた光電変換手段と、
前記半導体基体の第２の主面に設けられた、前記光電変換手段からの電気信号を読み出す読み出し手段と、
前記読み出し手段に接続され前記半導体基体上に設けられた配線手段と、を備え、
前記光電変換手段は少なくとも、前記第１の主面に設けられた第１導電型の第１半導体領域と、該第１半導体領域よりも前記半導体基体の内部に配置された第２導電型の第２半導体領域とを有する撮像装置において、
前記光電変換手段と前記読み出し手段は前記半導体基体の第１の主面側から第２の主面側にわたり前記半導体基体内部に配置された第１導電型の第３半導体領域によってその周囲が囲まれていることを特徴とする。
【０００７】
また本発明の撮像装置は、少なくとも２つの主面を有する半導体基体と、
前記半導体基体の第１の主面に設けられた光電変換手段と、
前記半導体基体の第２の主面に設けられた、前記光電変換手段からの電気信号を読み出す読み出し手段と、
前記読み出し手段に接続され前記半導体基体上に設けられた配線手段と、を備え、
前記光電変換手段は少なくとも、前記第１の主面に設けられた第１導電型の第１半導体領域と、該第１半導体領域よりも前記半導体基体の内部に配置された第２導電型の第２半導体領域とを有する撮像装置において、
前記光電変換手段と前記読み出し手段は前記半導体基体の第１の主面側から第２の主面側にわたり前記半導体基体内部に配置された絶縁性材料領域によってその周囲が囲まれていることを特徴とする。
【０００８】
また本発明の撮像装置の製造方法は、半導体基板上に、光電変換手段となる第１導電型の第１半導体領域と該第１半導体領域と接する第２導電型の第２半導体領域とを形成する第１工程と、
前記第２半導体領域と接する第１導電型の第３半導体領域を形成する第２工程と、
前記第３半導体領域に、前記光電変換手段からの電気信号を読み出すための読み出し手段を形成するともに、該読み出し手段と前記光電変換手段との周囲を囲み、前記第３半導体領域の表面から前記第１半導体領域にわたって第１導電型の第４半導体領域を形成する第３工程と、を有し、前記第１工程から第３工程により、前記半導体基板上に前記第１半導体領域、第２半導体領域、第３半導体領域及び第４半導体領域を含む半導体基体を形成し、
さらに、前記読み出し手段に接続された配線を前記第３半導体領域上に形成する第４工程と、
前記配線が形成された半導体基体を支持基板に接着する第５工程と、
前記半導体基板を分離又は除去する第６工程と、
を有することを特徴とする。
【０００９】
以上により、本発明においては隣接画素間の自由電子の混合を効果的に防ぐことが可能となり、スメア発生が少ない高解像度、高感度の背面照射型撮像装置が実現される。
【発明の効果】
【００１０】
本発明による撮像装置は、ホトダイオード等の光電変換手段を半導体基体の第２の主面側に形成し、そこで発生した信号電荷を読み出す絶縁ゲート型トランジスタ等の読み出し手段を半導体基体の第１の主面側に形成し、信号電荷が隣接する画素に漏れ出さないための画素分離領域を、該光電変換手段と該読み出し手段を囲むように画素間に配置し、読み出し手段から読み出される電気信号を各画素から半導体層とは異なる配線を介して外部に出力する構成となっており、読み出し手段と光電変換手段を半導体層の第１の主面側と第２の面側に分けて配置することによりホトダイオードの開口率を大きくすることができ、高感度を得ることができる。
【００１１】
さらに、半導体素子の寸法を縮小することなしに画素ピッチを狭めることができるため、低コスト、高歩留りで高解像度を実現することが可能となる。また、この構成により配線の寸法の制約が緩くなり、配線の断線や配線間のショートの発生確率を低減できるため、このことからも高歩留りが可能となる。
【００１２】
また、読み出し手段とホトダイオードを半導体層の第１の主面側と第２の主面側に分けて配置することにより、読み出し手段を構成する容量素子の面積をホトダイオードの開口の制約を受けることなく大きくすることができる。これにより信号容量が大きくなり、ダイナミックレンジが大きくできる。また、容量素子の面積に対する周辺長の割合を小さくできることにより、容量素子周辺領域で発生する暗電流によるノイズに対するＳ／Ｎ比が向上され、センサのＳ／Ｎが向上できる。さらに、容量素子での信号電荷の劣化が少ないことにより、全てのホトダイオードの信号電荷を同時に容量素子に転送し、その後各々の容量素子の信号電荷を順次読み出すという電子シャッターの機能を、高Ｓ／Ｎを確保しながら実現することが可能となる。
【００１３】
さらに、隣接する画素間に配置された画素分離領域により、光電変換手段で発生した信号電荷の画素間の混合を防ぐことができ、画素ピッチを狭めて高解像とした場合においても極めてスメアが小さい高画質な画像を得ることが可能となる。
【００１４】
また、第２の主面側表面に設けた高濃度層は、シリコン基板エッチングの際のエッチングストップおよびホトダイオードの空乏化阻止層として機能し、前者は半導体層の膜厚均一化を可能として画質の向上に寄与し、後者は半導体表面にて発生する暗電流が信号電荷への混入することを防ぐことにより、低ノイズ高品質の画像を得ることが可能となる。また、半導体層の第２の主面側に設けた表面保護膜は、その光学的膜厚を調整することにより入射光の反射防止膜としての機能も併せ持つものである。
【００１５】
また本発明によれば、画素分離領域を複数回のイオンインプランテーション工程により形成することで、画素分離領域の幅を小さく形成することが可能となる。これにより、画素の開口率がさらに拡大され、撮像装置の感度をより向上することができる。さらに、画素ピッチを狭めることが可能となり、解像度も向上することができる。
【００１６】
また本発明の第３の実施例によれば、シリコン基板エッチングにおけるエッチング工程のプロセスマージンを大きくすることができ、工程の安定化、工程の歩留り向上が実現できる。また、半導体層の膜厚の均一性を向上できるので、高画質の画像を得ることができる。
【００１７】
また本発明によれば、高品質のシリコン酸化膜を受光面の保護膜として使用することにより、受光面表面で発生する暗電流の発生を小さく抑制でき、低ノイズの高画質画像を得ることができる。また、表面保護膜の優れた耐久性により信頼性も向上する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１９】
図１は、本発明の特徴を最も良く表した撮像装置の一画素の断面構造図である。図１において、光電変換手段となるホトダイオードのｎ層１０２と、ホトダイオードのｐ層１０１と、ホトダイオードのｐ層１０１の表面を濃くしたｐ層１０５と、ホトダイオードのｐ層および素子のウェルを形成するｐ型のウェル１０３と、ウェル１０３上に絶縁層１０９を介して形成された読み出し手段となる転送ＭＯＳトランジスタのゲート領域１０７と、ゲート領域１０７の一方の側面下に転送ＭＯＳトランジスタのソース領域として形成されるとともに、ホトダイオードのｎ層１０２に接続されるｎ型の信号電荷伝達路１１１と、転送ＭＯＳトランジスタのゲート領域１０７他方の側面下に転送ＭＯＳトランジスタのドレイン領域として形成されたｎ型の拡散浮遊領域１１０と、ｎ型の電界緩和領域１０８と、から構成される。なお、隣接する画素間はｐ型の画素分離領域１１２によって仕切られる。
【００２０】
拡散浮遊領域１１０は出力回路の増幅用ＭＯＳトランジスタ１２２のゲートに接続され、増幅用ＭＯＳトランジスタ１２２のソースには、行選択スイッチ用ＭＯＳトランジスタ１２３のドレインが接続され、行選択スイッチ用ＭＯＳトランジスタ１２３のソースには増幅用ＭＯＳトランジスタの負荷となる電流源１２４が接続されてソースフォロワ増幅回路を構成し、画素からの電気信号は出力端子１２５から出力される。
【００２１】
また、拡散浮遊領域１１０には、拡散浮遊領域１１０のリセット用のリセットＭＯＳトランジスタ１２０のソースが接続され、そのドレインはリセット電源１２１が接続されている。
【００２２】
さらに、１０６はホトダイオードの表面保護膜、１０４は素子分離のフィールド酸化膜、１１３は本撮像装置の機械的強度を得るための支持基板である。なお、図１には記載していないが、半導体素子間を接続したり、信号を伝達する配線は、フィールド酸化膜１０４が形成されている側（半導体基体となる半導体層１１４の第１の主面側）と支持基板１１３との間に形成される。
【００２３】
図２は半導体層１１４の第１の主面側の平面図である。１画素は、読み出し手段である信号電荷伝達路１１１、転送ＭＯＳトランジスタのゲート領域１０７、拡散浮遊領域１１０、リセットＭＯＳトランジスタ１２０、増幅用ＭＯＳトランジスタ１２２、行選択スイッチ用ＭＯＳトランジスタ１２３から構成される。複数の画素の各々は、画素分離領域１１２によって、電気的に分離されている。なお、この平面図は、半導体素子間を接続したり、信号を伝達する配線は省略した図面である。
【００２４】
図３は半導体層１１４ホトダイオードが形成されている側の面である第２の主面側の平面図である。この図は、ホトダイオードのｎ層１０２と画素分離領域１１２が同一平面上にある面の平面図を示している。ホトダイオードは１画素毎に形成されており、各々の画素は画素分離領域１１２によって、電気的に分離されている。
【００２５】
次に本撮像装置の読み出し動作説明する。光はホトダイオードの表面保護膜１０６側（半導体層１１４の第２の主面側）より入射し、光電変換により生成された電子がホトダイオードのｎ層１０２に蓄積する。また、光電変換により形成されたホールはグランド電位１２６に固定されたｐ型の画素分離領域１１２、ホトダイオードのｐ層１０１、高濃度ｐ層１０５を介して排出される。この時、転送ＭＯＳトランジスタはＯＦＦ状態にある。所定の蓄積時間が経過したのち、転送ＭＯＳトランジスタの制御電極（ゲート領域）１０７に正の電圧を印加し、転送ＭＯＳトランジスタをＯＮ状態にし、ホトダイオードのｎ層１０２の蓄積電荷を拡散浮遊領域１１０に転送する。転送ＭＯＳトランジスタをＯＮ状態にする前に、予め、リセットＭＯＳトランジスタ１２０をＯＮ状態として、拡散浮遊領域１１０を所定の電圧にリセットしておく。蓄積電荷が拡散浮遊領域１１０に転送されると、拡散浮遊領域１１０の電圧は、転送電荷Ｑsig と拡散浮遊容量ＣFDを用いると、転送電荷が電子であるため、Ｑsig ／ＣFD分の電圧がリセット電圧から低下する。ホトダイオードの蓄積層がｐ型であるならば、転送電荷は正孔であるため、逆に電圧は上昇する。
【００２６】
この様な光電変換装置においては、ホトダイオードのｎ層１０２に蓄積された信号電荷をより高い割合で読み出すことが、高いノイズの除去率を達成するために重要である。
詳しく説明すると、信号を読み出し後のリセット電圧から、Ｑsig ／ＣFDの電圧だけ低下した拡散浮遊領域１１０の電圧をＶＦＤsig1とし、転送ＭＯＳトランジスタが充分なＯＮ状態であるならば、ホトダイオードのｎ層１０２には、ｐ型のウェル１０３と表面の濃いｐ層１０５のＧＮＤ電位に対しＶＦＤsig1の逆バイアスが印加される。この時ｎ層１０２には、ｐ型のウェル１０３と表面の濃いｐ層１０５から空乏層が延び、ホトダイオードのｎ層１０２全体を空乏化させることで、ホトダイオードに信号電荷を殆ど残さずに拡散浮遊領域１１０に信号電荷を読み出すことができる。
【００２７】
この場合、拡散浮遊領域１１０に信号電荷を読み出すのと同時に、ホトダイオードのリセットも行われる。読み出し後、即ちホトダイオードのｎ層１０２にＶＦＤsig1の逆バイアスが印加された状態で、ｎ層に残る電子数が０個ならば、リセット直後の出力信号Ｖr1とリセット信号にＱsig ／ＣFD分だけ重畳された出力信号Ｖsig1との差分をとることでリセットノイズを完全に除去することができ、Ｖsig1−Ｖr1＝Ｑsig ／ＣFD×Ａ（Ａは画素毎にある出力回路のゲイン）という出力信号を得ることができる。
【００２８】
本実施形態の特徴は、ホトダイオードを半導体層１１４の第２の主面側に形成し、そこで発生した信号電荷を読み出す読み出し手段（ここでは、転送ＭＯＳトランジスタ）を半導体層１１４の第１の主面側に形成し、信号電荷が隣接する画素に漏れ出さないための画素分離領域１１２を、ホトダイオードと読み出し手段を囲むように画素間に配置し、読み出し手段から読み出される電気信号を各画素から半導体層１１４とは異なる配線を介して外部に出力する構成となっている点である。
読み出し手段とホトダイオードを半導体層１１４の第１の主面側と第２の主面側に分けて配置することによりホトダイオードの開口率を大きくすることができ、高感度を得ることができる。さらに、半導体素子の寸法を縮小することなしに画素ピッチを狭めることができるため、低コスト、高歩留りで高解像度を実現することが可能となる。また、この構成により配線の寸法の制約が緩くなり、配線の断線や配線間のショートの発生確率を低減できるため、このことからも高歩留りが可能となる。
【００２９】
また、読み出し手段とホトダイオードを半導体層１１４の第１の主面側と第２の主面側に分けて配置することにより、読み出し手段を構成する拡散浮遊領域１１０の面積を、ホトダイオードの開口の制約を受けることなく大きくすることができる。これにより、拡散浮遊領域１１０の信号容量が大きくなり、ダイナミックレンジが大きくできる。また、拡散浮遊領域１１０の面積に対する周辺長の割合が小さくなることにより、拡散浮遊領域１１０の周辺領域で発生する暗電流によるノイズに対するＳ／Ｎ比が向上され、センサのＳ／Ｎが向上できる。さらに、拡散浮遊領域１１０での信号電荷の劣化が少ないことにより、全てのホトダイオードの信号電荷を同時に拡散浮遊領域１１０へ転送し、その後各々の拡散浮遊領域１１０の信号を順次読み出すという電子シャッターの機能を、高Ｓ／Ｎを確保しながら実現することが可能となる。
【００３０】
さらに、隣接する画素間に配置された画素分離領域１１２により、ホトダイオードで発生した信号電荷の画素間の混合を防ぐことができ、画素ピッチを狭めて高解像とした場合においても極めてスメアが小さい高画質な画像を得ることが可能となる。
【００３１】
また、第２の主面側に設けたｐ型の高濃度層１０５は、シリコン基板エッチングの際のエッチングストップおよびホトダイオードの空乏化阻止層として機能し、前者は半導体層１１４の膜厚均一化を可能として画質の向上に寄与し、後者は半導体表面にて発生する暗電流が信号電荷への混入することを防ぐことにより、低ノイズ高品質の画像を得ることが可能となる。また、半導体層１１４の第２の主面側に設けた表面保護膜１０６は、その光学的膜厚を調整することにより入射光の反射防止膜としての機能も併せ持つものである。
【００３２】
なお、前述に示したものは、電子を蓄積した場合を例にあげて説明しているが、本発明は、正孔を蓄積する場合にも適用でき、また蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。さらに、蓄積電荷の転送スイッチ等の読み出し手段に使用される半導体スイッチング素子においても、ＭＯＳトランジスタに限らず、バイポーラトランジスタ等の半導体スイッチング素子を適用することも可能である。
【実施例１】
【００３３】
図４〜図１１を用いて本発明の第１の実施例について説明する。濃度が１×１０１８ｃｍ−３以下のｐ型シリコン基板２０１表面の一部にエッチングや酸化レートの差を利用して、後の工程にてアライメントマークとして使用する段差を形成する（図示せず）。なお、このアライメントマークは、以降の半導体工程に限らず、受光面に形成するカラーフィルターおよびマイクロレンズ形成工程のアライメントマークとしても使用するものである。ｐ型基板２０１の段差を形成した面側に、イオンインプランテーション（イオン注入）あるいはボロン含有ガラスからのボロン拡散によりボロンを導入し、熱処理を行い、濃度が約５×１０１９ｃｍ−３以上のｐ型高濃度層２０２を形成する（図４）。
【００３４】
さらに、２×１０１６ｃｍ−３程度のｐ型のエピタキシャル層２０３および１×１０１７ｃｍ−３程度のｎ型のエピタキシャル層２０４を成膜する。ｐ型高濃度層２０２とｐ型のエピタキシャル層２０３の厚さは、両者を合わせて、撮像装置が検出対象とする波長の光が十分に透過する厚さに調整される。また、ｎ型のエピタキシャル層２０４の厚さは、撮像装置が検出対象とする波長の光が十分に減衰される膜厚に調整される。検出対象の波長が可視光領域の場合、数千オングストロームから１５μｍ程度の膜厚が適正である（図５）。
【００３５】
次に、イオンインプランテーションを用いボロンを導入し、熱処理を行い、濃度が約1×１０１６ｃｍ−３程度のｐ型ウェル層２０５を形成、引き続きホトレジスト工程、イオンインプランテーション（イオン注入）工程、酸化工程を繰り返し、濃度１×１０１８ｃｍ−３程度のｐ型のチャネルストップ層２０６、フィールド酸化膜２０７、濃度１×１０１８ｃｍ−３程度のｐ型チャネルストップ層２０８を形成する。ｐ型チャネルストップ層２０８は、その不純物プロファイルがｐ型のエピタキシャル層２０３に到達するまで必要であるので、エピタキシャル層の膜厚によっては、イオンインプランテーション工程には相応の高エネルギー注入が必要となり、かつ注入エネルギーを変えて複数回注入が必要になる場合がある（図６）。
【００３６】
さらに通常の半導体製造工程に従い、ゲート酸化膜２０９、ゲート電極２１０、ｎ型の電界緩和領域２１１、信号電荷伝達路２１２、ｐ型の空乏化阻止層２１３、ｎ型ソース・ドレイン領域２１４、n型拡散浮遊領域２３０を形成する。ここでホトダイオードはｎ型のエピタキシャル層２０４とそれに接するｐ型半導体層２０３、ｐ型ウェル層２０５、ｐ型チャネルストップ層２０８、空乏化阻止層２１３にて形成される。また、信号電荷伝達路２１２は、ゲート電極２１０をマスクとしてイオンインプランテーションの斜め注入によりゲート電極下にｎ型濃度プロファイルをもたせ、信号電荷を完全転送できるように形成されている（図７）。
【００３７】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜２１５、コンタクト２１６、第１金属配線２１７、第２の層間絶縁膜２１８、第１金属配線２１７と第２金属配線２２０を接続するビア２１９、第２金属配線２２０、第３の層間絶縁膜２２１、第２金属配線２２０と第３金属配線２２３を接続するビア２２２、第３金属配線２２３、パシベーション膜２２４を順次形成した（図８）。
【００３８】
次に、支持基板２２５と半導体基板の配線層を形成した面側（第１の主面側）を樹脂を用いて接着する。支持基板２２５の材質は、絶縁性であり、５００℃程度までの熱膨張係数がＳｉ基板２０１と同等であり、後のＳｉ基板エッチングの際にエッチャントに耐えること、さらに後のダイシング等の実装工程に耐えうる機械的強度を有すること、が求められる。さらに、撮像装置が対象とする波長に対し遮光性を有するとより望ましい。一方、接着に使用する樹脂は、支持基板２２５に求められるものと同じく、絶縁性であり、５００℃程度までの熱膨張係数がＳｉ基板と同等であり、後のＳｉ基板エッチングの際にエッチャントに耐えること、さらに後の実装工程に耐えうる接着強度を有すること、接着強度の信頼性上の問題がないこと、さらに望ましくは撮像装置が対象とする波長に対し遮光性を有することが求められる。なお、この特性を有するものであれば、樹脂に限定されるものではない（図９）。
【００３９】
次に半導体基板２０１をアルカリウェットエッチングにより選択除去する。エッチャントとしては、例えば、ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）、またはＫＯＨ（水酸化カリウム）と水とＩＰＡ（イソプロピルアルコール）の混合液、あるいはＥＰＷ（エチレンジアミン・ピロカテコール・水）などがある。いずれのエッチャントも、低濃度ｐ型Ｓｉと高濃度ｐ型Ｓｉとで選択比を有し、シリコン基板２０１のエッチングにおいてｐ型高濃度層２０２がエッチングストップとして働き、半導体基体となる半導体層２２７の厚さは精度よく制御される。８０℃における各々のエッチャントのｐ-とｐ+とのエッチレート比（ｐ-／ｐ+）はＴＭＡＨで１０程度、ＫＯＨ・水・ＩＰＡ混合液で２００程度、ＥＰＷで約１０００であり、ＥＰＷを用いた場合が最も半導体層２２７の膜厚制御性が良い。なお、図４の説明において形成したシリコン基板上のアライメント用の段差は、高濃度ボロンの濃度プロファイルが段差形状をトレースするので、その形状が第２の主面側にそのまま維持され、後のカラーフィルターおよび、マイクロレンズ形成工程において使用することが可能である（図１０）。
【００４０】
シリコン基板エッチング終了後、ウェット雰囲気において５００℃以下の温度で受光面を酸化し、シリコン酸化膜の保護膜２２６を形成する（図１１）。
【００４１】
さらにその後、図示していないが、保護膜２２６表面に赤外線カットフィルターやカラーフィルター、マイクロレンズを形成することも可能である。カラーフィルターやマイクロレンズを形成する場合、ホトダイオードに対し高精度の位置合わせが求められる。ここで前述した第２の主面側に刻まれたアライメントマークを使用することにより、高精度の位置合わせが可能となる。
【００４２】
本実施例の特徴は、ホトダイオードを半導体層２２７の第２の主面側に形成し、そこで発生した信号電荷を読み出す手段を半導体層２２７の第１の主面側に形成し、信号電荷が隣接する画素に漏れ出さないための画素分離領域２０８をホトダイオードと読み出し手段を囲むように画素間に配置し、読み出し手段から読み出される電気信号を各画素から半導体層２２７とは異なる配線を介して外部に出力する構成となっている点である。
【００４３】
読み出し手段とホトダイオードを半導体層２２７の第１の主面側と第２の主面側とに分けて配置することによりホトダイオードの開口率を大きくすることができ、高感度を得ることができる。さらに、半導体素子の寸法を縮小することなしに画素ピッチを狭めることができるため、低コスト、高歩留りで高解像度を実現することが可能となる。また、この構成により配線の寸法の制約が緩くなり、配線の断線や配線間のショートの発生確率を低減できるため、このことからも高歩留りが可能となる。
【００４４】
さらに、隣接する画素間に配置された画素分離領域２０８により、ホトダイオードで発生した信号電荷の画素間の混合を防ぐことができ、画素ピッチを狭めて高解像とした場合においても極めてスメアが小さい高画質な画像を得ることが可能となる。
【００４５】
また、第２の主面側に設けたｐ型の高濃度層２０２は、シリコン基板エッチングの際のエッチングストップおよびホトダイオードの空乏化阻止層として機能し、前者は半導体層２２７の膜厚均一化を可能として画質の向上に寄与し、後者は半導体表面にて発生する暗電流が信号電荷への混入することを防ぐことにより、低ノイズ高品質の画像を得ることが可能となる。また、半導体層２２７の第２の主面側に設けた表面保護膜２２６は、その屈折率および膜厚を調整することにより入射光の反射防止等の光学的機能も併せ持つものである。
【００４６】
なお、前述に示したものは、電子を蓄積した場合を例にあげて説明しているが、本実施例は、正孔を蓄積する場合にも適用でき、蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。さらに、蓄積電荷の転送スイッチ等の読み出し手段に使用される半導体スイッチング素子においても、ＭＯＳトランジスタに限らず、バイポーラトランジスタ等の半導体スイッチング素子を適用することも可能である。
【実施例２】
【００４７】
図１２〜図２２を用いて本発明の第２の実施例について説明する。濃度が１×１０１８ｃｍ−３以下のｐ型シリコン基板２０１表面の一部にエッチングや酸化レートの差を利用して、後の工程にてアライメントマークとして使用する段差を形成する（図示せず）。なお、このアライメントマークは、以降の半導体工程に限らず、受光面に形成するカラーフィルターおよびマイクロレンズ形成工程のアライメントマークとしても使用するものである。ｐ型基板２０１の段差を形成した面側に、イオンインプランテーションあるいはボロン含有ガラスからのボロン拡散によりボロンを導入し、熱処理を行い、濃度が約５×１０１９ｃｍ−３以上のｐ型高濃度層２０２を形成する（図１２）。
【００４８】
さらに、２×１０１６ｃｍ−３程度のｐ型のエピタキシャル層２０３および１×１０１７ｃｍ−３程度のｎ型のエピタキシャル層２０４を成膜する。ｐ型高濃度層２０２とｐ型のエピタキシャル層２０３の厚さは、両者を合わせて、撮像装置が検出対象とする波長の光が十分に透過する厚さに調整される。ｎ型のエピタキシャル層２０４の厚さは、最終的に必要なｎ型エピタキシャル層の膜厚よりも薄く成膜する。続いてレジストパターニングとイオンインプランテーションを用いて画素分離領域２０８を形成する（図１３）。
【００４９】
さらに、ｎ型エピタキシャル層２０４を追加製膜する。膜厚は最終的に必要なｎ型エピタキシャル層の膜厚よりも薄く成膜する（図１４）。
【００５０】
続いてレジストパターニングとイオンインプランテーションを用いて画素分離領域２０８を追加形成する（図１５）。
【００５１】
さらに、ｎ型エピタキシャル層２０４の追加製膜工程と、レジストパターニングとイオンインプランテーションを用いた画素分離領域２０８の追加形成工程を、ｎ型のエピタキシャル層２０４の膜厚が、最終的に必要とする膜厚になるまで複数回繰り返す（図１６）。
【００５２】
以降は第１の実施例と同様の工程により最終的な撮像装置の構造を得る（図１７〜図２２）。
【００５３】
本実施例の特徴は、ｎ型エピタキシャル層２０４と画素分離領域２０８の形成工程を複数回繰り返して形成する点である。画素分離領域２０８形成におけるｎ型エピタキシャル層２０４の膜厚を薄くすることにより、イオンインプランテーションの加速エネルギーを低くすることができる。このことは、イオンインプランテーション時のマスキング材のホトレジスト膜厚を薄くできるということであり、これによりホトレジストの微細パターニングが容易になり、つまり画素分離領域２０８の幅を小さく形成することが可能となる。これにより、画素の開口率がさらに拡大され、撮像装置の感度をより向上することができる。さらに、画素ピッチを狭めることが可能となり、解像度も向上することができる。
【００５４】
なお、読み出し手段とホトダイオードを半導体層２２７の第１の主面側と第２の主面側とに分けて配置することによりホトダイオードの開口率を大きくすることができ、高感度を得ることができる。さらに、半導体素子の寸法を縮小することなしに画素ピッチを狭めることができるため、低コスト、高歩留りで高解像度を実現することが可能となる。また、この構成により配線の寸法の制約が緩くなり、配線の断線や配線間のショートの発生確率を低減できるため、このことからも高歩留りが可能となる。
【００５５】
また、第２の主面側に設けたｐ型の高濃度層２０２は、シリコン基板エッチングの際のエッチングストップおよびホトダイオードの空乏化阻止層として機能し、前者は半導体層２２７の膜厚均一化を可能として画質の向上に寄与し、後者は半導体表面にて発生する暗電流が信号電荷への混入することを防ぐことにより、低ノイズ高品質の画像を得ることが可能となる。また、半導体層２２７の第２の主面側に設けた表面保護膜２２６は、その屈折率および膜厚を調整することにより入射光の反射防止等の光学的機能も併せ持つものである。
【００５６】
なお、前述に示したものは、電子を蓄積した場合を例にあげて説明しているが、本実施例は、正孔を蓄積する場合にも適用でき、蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。さらに、蓄積電荷の転送スイッチ等の読み出し手段に使用される半導体スイッチング素子においても、ＭＯＳトランジスタに限らず、バイポーラトランジスタ等の半導体スイッチング素子を適用することも可能である。
【実施例３】
【００５７】
図２３〜図３１を用いて本発明の第３の実施例について説明する。濃度が１×１０１６ｃｍ−３以上のｐ型シリコン基板２０１表面の一部にエッチングや酸化レートの差を利用して、後の工程にてアライメントマークとして使用する段差を形成する（図示せず）。なお、このアライメントマークは、以降の半導体工程に限らず、受光面に形成するカラーフィルターおよびマイクロレンズ形成工程のアライメントマークとしても使用するものである。ｐ型基板２０１の段差を形成した面側に、弗酸溶液中で陽極化成により多孔質化して多孔質層２４０を形成する。ここで、弗酸濃度を１０％以上とすることが多孔質化を行うという観点から好ましい。陽極化成時に流す電流の量としては弗酸濃度や所望とされる多孔質層の厚さあるいは多孔質層表面の状態等によって適宜決められるが、１ｍＡ／ｃｍ２〜１００ｍＡ／ｃｍ２の範囲が好適である。また溶液にエチルアルコール等のアルコールを添加することにより、陽極化成時に発生する反応生成気体の気泡を瞬時に攪拌することなく反応表面から除去でき、均一にかつ効率よく多孔質シリコン層を形成することができる。添加するアルコールの量は弗酸濃度や所望とする多孔質層の膜厚あるいは多孔質層の表面状態によって適宜決められる。また、多孔質化する際に化成電流レベルを、例えば途中で低レベルから高レベルへ変化させる等により多孔質層２４０に疎密の変化（層中の孔の占める割合の変化）をもたせておくことで、後の工程で多孔質層が分離されやすいように制御することができる（図２３）。なお、多孔質シリコンはUhlir等によって１９５６年に半導体の電解研磨の研究過程において発見されたものである（A.Uhlir,Bell Syst.Tech.J.,vol.35,333(1956)）。
【００５８】
続いて、多孔質層２４０の表面にエピタキシャル成長により濃度が２×１０１７ｃｍ−３以上のｐ型高濃度層２０２を形成する。さらに、２×１０１６ｃｍ−３程度のｐ型のエピタキシャル層２０３および１×１０１７ｃｍ−３程度のｎ型のエピタキシャル層２０４を成膜する。ｐ型高濃度層２０２とｐ型のエピタキシャル層２０３の厚さは、両者を合わせて、撮像装置が検出対象とする波長の光が十分に透過する厚さに調整される。また、ｎ型のエピタキシャル層２０４の厚さは、撮像装置が検出対象とする波長の光が十分に減衰される膜厚に調整される。検出対象の波長が可視光領域の場合、数千オングストロームから１５μｍ程度の膜厚が適正である（図２４）。
【００５９】
次に、イオンインプランテーションを用いボロンを導入し、熱処理を行い、濃度が約１×１０１６ｃｍ−３程度のｐ型ウェル層２０５を形成、引き続きホトレジスト工程、イオンインプランテーション工程、酸化工程を繰り返し、濃度１×１０１８ｃｍ−３程度のｐ型のチャネルストップ層２０６、フィールド酸化膜２０７、濃度１×１０１８ｃｍ−３程度のｐ型チャネルストップ層２０８を形成する。ｐ型チャネルストップ層２０８は、その不純物プロファイルがｐ型のエピタキシャル層２０３に到達するまで必要であるので、エピタキシャル層の膜厚によっては、イオンインプランテーション工程には相応の高エネルギー注入が必要となり、かつ注入エネルギーを変えて複数回注入が必要になる場合がある。あるいはこのｐ型チャネルストップ層２０８の形成方法は、第２の実施例に記述した方法で形成することも可能である（図２５）。
【００６０】
さらに通常の半導体製造工程に従い、ゲート酸化膜２０９、ゲート電極２１０、ｎ型の電界緩和領域２１１、信号電荷伝達路２１２、ｐ型の空乏化阻止層２１３、ｎ型ソース・ドレイン領域２１４、n型拡散浮遊領域２３０を形成する。ここでホトダイオードはｎ型のエピタキシャル層２０４とそれに接するｐ型半導体層２０３、ｐ型ウェル層２０５、ｐ型チャネルストップ層２０８、ｐ型の空乏化阻止層２１３にて形成される。また、信号電荷伝達路２１２は、ゲート電極２１０をマスクとしてイオンインプランテーションの斜め注入によりゲート電極下にｎ型濃度プロファイルをもたせ、信号電荷を完全転送できるように形成されている（図２６）。
【００６１】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜２１５、コンタクト２１６、第１金属配線２１７、第２の層間絶縁膜２１８、第１金属配線２１７と第２金属配線２２０を接続するビア２１９、第２金属配線２２０、第３の層間絶縁膜２２１、第２金属配線２２０と第３金属配線２２３を接続するビア２２２、第３金属配線２２３、パシベーション膜２２４を順次形成した（図２７）。
【００６２】
次に、支持基板２２５と半導体基板の配線層を形成した面側（第１の主面側）を樹脂を用いて接着する。支持基板２２５の材質は、絶縁性であり、５００℃程度までの熱膨張係数がＳｉ基板２０１と同等であり、後のＳｉ基板エッチングの際にエッチャントに耐えること、さらに後のダイシング等の実装工程に耐えうる機械的強度を有すること、が求められる。さらに、撮像装置が対象とする波長に対し遮光性を有するとより望ましい。一方、接着に使用する樹脂は、支持基板に求められるものと同じく、絶縁性であり、５００℃程度までの熱膨張係数がＳｉ基板と同等であり、後のＳｉ基板エッチングの際にエッチャントに耐えること、さらに後の実装工程に耐えうる接着強度を有すること、接着強度の信頼性上の問題がないこと、さらに望ましくは撮像装置が対象とする波長に対し遮光性を有することが求められる。なお、この特性を有するものであれば、樹脂に限定されるものではない（図２８）。
【００６３】
次に、支持基板２２５あるいはシリコン基板２０１に力を加えることにより、多孔質層２４０中の脆弱な部分で多孔質層２４０を分離させる。あるいはシリコン基板２０１の研削や研磨やウェットエッチングにより多孔質層２４０が露出するまでシリコン基板２０１を除去する（図２９）。
【００６４】
続いて、表面に露出した多孔質層２４０を選択的にエッチング除去する。エッチングには多孔質シリコンの選択エッチング液である弗酸、あるいは弗酸にアルコールおよび過酸化水素水の少なくともどちらか一方を添加した混合液、あるいは、バッファード弗酸あるいはバッファード弗酸にアルコールおよび過酸化水素水の少なくともどちらか一方を添加した混合液の少なくとも１種類を用いる。例えば、４９％弗酸と３０％過酸化水素水との混合液（１：５）で撹拌しながらエッチングした場合、単結晶シリコンに対するエッチング速度は極めて低く、多孔質層のエッチング速度との選択比は十の五乗以上にも達し、エピタキシャル成長で単結晶成長したｐ型高濃度層２０２におけるエッチング量（数十オングストローム程度）は実用上無視できる膜厚減少である（図３０）。
【００６５】
多孔質層２４０のエッチング除去後、ウェット雰囲気において５００℃以下の温度で受光面を酸化し、シリコン酸化膜の保護膜２２６を形成する（図３１）。
【００６６】
さらにその後、図示していないが、保護膜２２６表面に赤外線カットフィルターやカラーフィルター、マイクロレンズを形成することも可能である。カラーフィルターやマイクロレンズを形成する場合、ホトダイオードに対し高精度の位置合わせが求められる。ここで、図２３の説明において形成したシリコン基板上のアライメント用の段差は、エピタキシャル成長で形成したｐ型高濃度層２０２にそのまま転写されるので、これを用いて、カラーフィルターおよび、マイクロレンズ形成工程における高精度の位置合わせが可能となる。
本実施例の特徴は、シリコン基板２０１を除去し薄膜半導体層２２７を形成する際に、多孔質シリコンと単結晶シリコンの選択エッチングを利用した点である。単結晶シリコンがエッチングストッパーとして非常に有効に働くため、多孔質シリコンのエッチング工程が非常に容易になる。つまり、多孔質シリコンエッチングのオーバーエッチングを大きくできるので、多孔質シリコンのエッチング残りを防げ、また、エッチング工程の温度管理、時間管理等のマージンを大きくすることができ、工程の安定化、工程の歩留り向上が実現できる。また、半導体層２２７の膜厚の均一性を向上できるので、高画質の画像を得ることができる。
【００６７】
なお、読み出し手段とホトダイオードを半導体層２２７の第１の主面側と第２の主面側とに分けて配置することによりホトダイオードの開口率を大きくすることができ、高感度を得ることができる。さらに、半導体素子の寸法を縮小することなしに画素ピッチを狭めることができるため、低コスト、高歩留りで高解像度を実現することが可能となる。また、この構成により配線の寸法の制約が緩くなり、配線の断線や配線間のショートの発生確率を低減できるため、このことからも高歩留りが可能となる。
【００６８】
また、第２の主面側に設けたｐ型の高濃度層２０２は、ホトダイオードの空乏化阻止層として機能し、半導体表面にて発生する暗電流が信号電荷への混入することを防ぐことにより、低ノイズ高品質の画像を得ることが可能となる。また、半導体層２２７の第２の主面側に設けた表面保護膜２２６は、その屈折率および膜厚を調整することにより入射光の反射防止等の光学的機能も併せ持つものである。
【００６９】
なお、前述に示したものは、電子を蓄積した場合を例にあげて説明しているが、本実施例は、正孔を蓄積する場合にも適用でき、蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。さらに、蓄積電荷の転送スイッチ等の読み出し手段に使用される半導体スイッチング素子においても、ＭＯＳトランジスタに限らず、バイポーラトランジスタ等の半導体スイッチング素子を適用することも可能である。
【実施例４】
【００７０】
図３２〜図３８を用いて本発明の第４の実施例について説明する。本実施例ではシリコン基板にＳＯＩ（本願において、ＳＯＩはSemiconductor On Insulatorを意味し、シリコン以外の半導体材料を用いることができるが、本実施例では、Silicon On Insulatorを示すものとする）基板を用いる。ＳＯＩ基板にはその製造方法により、ＳＩＭＯＸ、ＥＬＴＲＡＮ等があるが、ここではその種類は問わず、ＳＯＩ構造の基板であれば特に制限されるものではない。なお、ＳＩＭＯＸはK.Izumiによって始めて報告された方法で、Ｓｉウエハに酸素イオンを注入したのち、アルゴン・酸素雰囲気中で高温アニールすることで、酸素イオンがＳｉと結合してＳｉウエハ内に酸化Ｓｉ層が形成されるものである。ＥＬＴＲＡＮは、シリコン基板を多孔質化し、形成された多孔質層上に非多孔質層を形成し、絶縁層を介して他の基板と貼りあわせたのち、多孔質層で分離して他の基板側に非多孔質層を移設する、特開平７−３０２８８９号公報等に開示された方法である。
【００７１】
ここで、２５０はシリコン基板、２５１は埋め込み酸化膜、２５２はＳＯＩ層である。埋め込み酸化膜層２５１は後々、光受光部分の保護膜として機能するとともに、入射光の反射防止膜としての機能も期待されるため、その膜厚は撮像装置が検出対象とする光の波長の反射防止条件を満たす膜厚に設定されるのが望ましい。ＳＯＩ層２５２の一部をエッチングにより埋め込み酸化膜２５１が露出するまで除去して、後の工程にてアライメントマークとして使用する段差を形成する（図示せず）。なお、このアライメントマークは、以降の半導体工程に限らず、受光面に形成するカラーフィルターおよびマイクロレンズ形成工程のアライメントマークとしても使用するものである。ＳＯＩ層２５２にイオンインプランテーションあるいはボロン含有ガラスからのボロン拡散によりボロンを導入し、熱処理を行い、濃度が約２×１０１７ｃｍ−３以上のｐ型高濃度層とする（図３２）。
【００７２】
続いて、ＳＯＩ層２５２上に２×１０１６ｃｍ−３程度のｐ型のエピタキシャル層２０３および１×１０１７ｃｍ−３程度のｎ型のエピタキシャル層２０４を成膜する。ｐ型高濃度のＳＯＩ層２５２とｐ型のエピタキシャル層２０３の厚さは、両者を合わせて、撮像装置が検出対象とする波長の光が十分に透過する厚さに調整される。また、ｎ型のエピタキシャル層２０４の厚さは、撮像装置が検出対象とする波長の光が十分に減衰される膜厚に調整される。検出対象の波長が可視光領域の場合、数千オングストロームから１５μｍ程度の膜厚が適正である（図３３）。
【００７３】
次に、イオンインプランテーションを用いボロンを導入し、熱処理を行い、濃度が約１×１０１６ｃｍ−３程度のｐ型ウェル層２０５を形成、引き続きホトレジスト工程、イオンインプランテーション工程、酸化工程を繰り返し、濃度１×１０１８ｃｍ−３程度のｐ型のチャネルストップ層２０６、フィールド酸化膜２０７、濃度１×１０１８ｃｍ−３程度のｐ型チャネルストップ層２０８を形成する。ｐ型チャネルストップ層２０８は、その不純物プロファイルがｐ型のエピタキシャル層２０３に到達するまで必要であるので、エピタキシャル層の膜厚によっては、イオンインプランテーション工程には相応の高エネルギー注入が必要となり、かつ注入エネルギーを変えて複数回注入が必要になる場合がある。あるいはこのｐ型チャネルストップ層２０８の形成方法は、第２の実施例に記述した方法で形成することも可能である（図３４）。
【００７４】
さらに通常の半導体製造工程に従い、ゲート酸化膜２０９、ゲート電極２１０、ｎ型の電界緩和領域２１１、信号電荷伝達路２１２、ｐ型の空乏化阻止層２１３、ｎ型ソース・ドレイン領域２１４、n型拡散浮遊領域２３０を形成する。ここでホトダイオードはｎ型のエピタキシャル層２０４とそれに接するｐ型半導体層２０３、ｐ型ウェル層２０５、ｐ型チャネルストップ層２０８、空乏化阻止層２１３にて形成される。また、信号電荷伝達路２１２は、ゲート電極２１０をマスクとしてイオンインプランテーションの斜め注入によりゲート電極下にｎ型濃度プロファイルをもたせ、信号電荷を完全転送できるように形成されている（図３５）。
【００７５】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜２１５、コンタクト２１６、第１金属配線２１７、第２の層間絶縁膜２１８、第１金属配線２１７と第２金属配線２２０を接続するビア２１９、第２金属配線２２０、第３の層間絶縁膜２２１、第２金属配線２２０と第３金属配線２２３を接続するビア２２２、第３金属配線２２３、パシベーション膜２２４を順次形成した（図３６）。
【００７６】
次に、支持基板２２５とＳＯＩ基板の配線層を形成した面側（第１の主面側）を樹脂を用いて接着する。支持基板２２５の材質は、絶縁性であり、５００℃程度までの熱膨張係数がＳｉ基板２０１と同等であり、後のＳｉ基板エッチングの際にエッチャントに耐えること、さらに後のダイシング等の実装工程に耐えうる機械的強度を有すること、が求められる。さらに、撮像装置が対象とする波長に対し遮光性を有するとより望ましい。一方、接着に使用する樹脂は、支持基板２２５に求められるものと同じく、絶縁性であり、５００℃程度までの熱膨張係数がＳｉ基板と同等であり、後のＳｉ基板エッチングの際にエッチャントに耐えること、さらに後の実装工程に耐えうる接着強度を有すること、接着強度の信頼性上の問題がないこと、さらに望ましくは撮像装置が対象とする波長に対し遮光性を有することが求められる。なお、この特性を有するものであれば、樹脂に限定されるものではない（図３７）。
【００７７】
続いて、埋め込み酸化膜２５１をエッチングストッパーとしてシリコン基板２５０を選択エッチング除去する。エッチャントとしては、シリコンとシリコン酸化膜のエッチレート選択比が大きいアルカリ系のエッチャントが好適である。例えば、ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）、またはＫＯＨ（水酸化カリウム）と水とＩＰＡ（イソプロピルアルコール）の混合液、あるいはＥＰＷ（エチレンジアミン・ピロカテコール・水）はシリコンとシリコン酸化膜のエッチング選択比（Ｓｉ/ＳｉＯ2）が１００程度であり、埋め込み酸化膜２５１でシリコン基板２５０のエッチングを有効に止めることができる。その後、図示していないが、受光面となる埋め込み酸化膜２５１表面に図３２にて記述したアライメントマークを利用してカラーフィルターおよびマイクロレンズを形成することも可能である（図３８）。
【００７８】
本実施例の特徴は、シリコン基板にＳＯＩを用い、シリコン基板２５０をエッチング除去する際に埋め込み酸化膜２５１をエッチングストッパーとして利用する点と、受光面の表面保護膜に埋め込み酸化膜２５１を利用する点である。前者により、受光素子である半導体層２２７の膜厚はエッチングに左右されず、非常に均一かつ高精度な膜厚が得られ、これにより高画質な画像を得ることができる。一方、埋め込み酸化膜２５１の形成には高温のシリコン酸化にて形成することができるため、高品質のシリコン酸化膜を保護膜として使用することにより、受光面表面で発生する暗電流の発生を小さく抑制でき、低ノイズの高画質画像を得ることができる。また、表面保護膜の優れた耐久性により信頼性も向上する。
【００７９】
なお、読み出し手段とホトダイオードを半導体層２２７の第１の主面側と第２の主面側に分けて配置することによりホトダイオードの開口率を大きくすることができ、高感度を得ることができる。さらに、半導体素子の寸法を縮小することなしに画素ピッチを狭めることができるため、低コスト、高歩留りで高解像度を実現することが可能となる。また、この構成により配線の寸法の制約が緩くなり、配線の断線や配線間のショートの発生確率を低減できるため、このことからも高歩留りが可能となる。
【００８０】
また、第２の主面側に設けたｐ型高濃度のＳＯＩ層２５２は、ホトダイオードの空乏化阻止層として機能し、半導体表面にて発生する暗電流が信号電荷への混入することを防ぐことにより、低ノイズ高品質の画像を得ることが可能となる。また、半導体層２２７の第２の主面側に設られる表面保護膜２５１は、その屈折率および膜厚を調整することにより入射光の反射防止等の光学的機能も併せ持つものである。
【００８１】
なお、前述に示したものは、電子を蓄積した場合を例にあげて説明しているが、本実施例は、正孔を蓄積する場合にも適用でき、蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。さらに、蓄積電荷の転送スイッチ等の読み出し手段に使用される半導体スイッチング素子においても、ＭＯＳトランジスタに限らず、バイポーラトランジスタ等の半導体スイッチング素子を適用することも可能である。
【実施例５】
【００８２】
図３９〜図５０を用いて本発明の第５の実施例について説明する。濃度が１×１０１８ｃｍ−３以下のｐ型シリコン基板２０１表面の一部にエッチングや酸化レートの差を利用して、後の工程にてアライメントマークとして使用する段差を形成する（図示せず）。なお、このアライメントマークは、以降の半導体工程に限らず、受光面に形成するカラーフィルターおよびマイクロレンズ形成工程のアライメントマークとしても使用するものである。ｐ型基板２０１の段差を形成した面側に、イオンインプランテーションあるいはボロン含有ガラスからのボロン拡散によりボロンを導入し、熱処理を行い、濃度が約５×１０１９ｃｍ−３以上のｐ型高濃度層２０２を形成する（図３９）。
【００８３】
さらに、２×１０１６ｃｍ−３程度のｐ型のエピタキシャル層２０３および１×１０１７ｃｍ−３程度のｎ型のエピタキシャル層２０４を成膜する。ｐ型高濃度層２０２とｐ型のエピタキシャル層２０３の厚さは、両者を合わせて、撮像装置が検出対象とする波長の光が十分に透過する厚さに調整される。また、ｎ型のエピタキシャル層２０４の厚さは、撮像装置が検出対象とする波長の光が十分に減衰される膜厚に調整される。検出対象の波長が可視光領域の場合、数千オングストロームから１５μｍ程度の膜厚が適正である（図４０）。
【００８４】
次に、ｎ型のエピタキシャル層２０４の一部をドライエッチングを用いてエッチング除去する。このときのエッチングの深さは少なくともｐ型エピタキシャル層２０３に届き、望ましくはｐ型高濃度層２０２に到達するものである。続いて、このエッチング除去した部分に絶縁性材料２６０を埋め込む。例えばシリコン酸化膜やシリコン窒化膜のような化学的に安定した絶縁材料が望ましく、さらには、検出対象とする光の波長に対して十分な遮光性あるいは反射性を有する絶縁材料であるとより望ましい。本実施例ではボロンを含有するシリコン酸化膜を用いた（図４１）。
【００８５】
さらに通常の半導体製造工程に従い、ゲート酸化膜２０９、ゲート電極２１０、ｎ型の電界緩和領域２１１、信号電荷伝達路２１２、ｐ型の空乏化阻止層２１３、ｎ型ソース・ドレイン領域２１４、n型拡散浮遊領域２３０を形成する。ここでホトダイオードはｎ型のエピタキシャル層２０４とそれに接するｐ型半導体層２０３、ｐ型ウェル層２０５、ｐ型チャネルストップ層２０８、空乏化阻止層２１３にて形成される。また、信号電荷伝達路２１２は、ゲート電極２１０をマスクとしてイオンインプランテーションの斜め注入によりゲート電極下にｎ型濃度プロファイルをもたせ、信号電荷を完全転送できるように形成されている。なお、ここまでに至る製造工程における熱処理工程において、絶縁性材料２６０に含まれるボロンが熱拡散によりｎ型のエピタキシャル層２０４に拡散し、ｐ型拡散層２６１が形成される。このｐ型拡散層２６１の不純物濃度は、センサ動作時に印加される電圧範囲内において、ｐ型拡散層２６１とｎ型のエピタキシャル層２０４との間で形成される空乏層が絶縁性材料２６０に到達しないために必要な濃度に調整される。例えばここでは５×１０１７ｃｍ−３とした。また、ここでは図示していないが、ｐ型拡散層２６１はｐ型エピタキシャル層２０３およびｐ型高濃度層２０２と共に任意の電位に固定され、不要な電荷を排出する経路として機能するとともに、ｐ型ウェル２０４の電位を安定して固定するのにも有効に機能するものである（図４２）。
【００８６】
以降の工程は第１実施例の図８から図１１に至るまでの工程と同じである（図４３〜図４７）。
【００８７】
図４８は半導体層２２７の第１の主面側の平面図である。１画素は、読み出し手段である信号電荷伝達路２１２、転送ＭＯＳトランジスタのゲート領域２１０、拡散浮遊領域２３０、リセットＭＯＳトランジスタ１２０、増幅用ＭＯＳトランジスタ１２２、行選択スイッチ用ＭＯＳトランジスタ１２３から構成される。複数の画素の各々は、画素分離領域２６０によって、電気的に分離されている。なお、この平面図は、半導体素子間を接続したり、信号を伝達する配線は省略した図面である。
【００８８】
図４９は半導体層２２７ホトダイオードが形成されている側の面である第２の主面側の平面図である。この図は、ホトダイオードのｎ層２０４と画素分離領域２６０が同一平面上にある面の平面図を示している。ホトダイオードは１画素毎に形成されており、各々の画素は画素分離領域２６０によって、電気的に分離されている。
【００８９】
本実施例の特徴は、隣接画素間の分離領域に絶縁性材料２６０を用いた点である。これにより、隣接画素間の信号電荷の混合が完全に阻止される。さらに、絶縁性材料２６０に遮光性材料を使用すると、受光部に斜め入射した光等により隣接画素から洩れ入る光を防ぐことも可能となり、スミアの発生を防ぐことが可能となる。さらに、本実施例で記述したように絶縁性材料２６０と半導体層の界面に空乏化阻止領域を形成すると、この界面において発生する暗電流が信号電荷と混合することを阻止することが可能となり、ノイズの抑制に有効である。
【００９０】
なお、本実施例で記述した構造は、第３の実施例および第４の実施例における製造方法にも適用できるものである。
【００９１】
これにより、読み出し手段とホトダイオードを半導体層２２７の第１の主面側と第２の主面側に分けて配置することによりホトダイオードの開口率を大きくすることができ、高感度を得ることができる。さらに、半導体素子の寸法を縮小することなしに画素ピッチを狭めることができるため、低コスト、高歩留りで高解像度を実現することが可能となる。また、この構成により配線の寸法の制約が緩くなり、配線の断線や配線間のショートの発生確率を低減できるため、このことからも高歩留りが可能となる。
【００９２】
さらに、隣接する画素間に配置された画素分離領域２６０により、ホトダイオードで発生した信号電荷の画素間の混合を防ぐことができ、画素ピッチを狭めて高解像とした場合においても極めてスメアが小さい高画質な画像を得ることが可能となる。
【００９３】
また、第２の主面側に設けたｐ型の高濃度層２０２は、シリコン基板エッチングの際のエッチングストップおよびホトダイオードの空乏化阻止層として機能し、前者は半導体層２２７の膜厚均一化を可能として画質の向上に寄与し、後者は半導体表面にて発生する暗電流が信号電荷への混入することを防ぐことにより、低ノイズ高品質の画像を得ることが可能となる。また、半導体層２２７の第２の主面側に設けた表面保護膜２２６は、その屈折率および膜厚を調整することにより入射光の反射防止等の光学的機能も併せ持つものである。
【００９４】
なお、前述に示したものは、電子を蓄積した場合を例にあげて説明しているが、本実施例は、正孔を蓄積する場合にも適用でき、蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。さらに、蓄積電荷の転送スイッチ等の読み出し手段に使用される半導体スイッチング素子においても、ＭＯＳトランジスタに限らず、バイポーラトランジスタ等の半導体スイッチング素子を適用することも可能である。
【実施例６】
【００９５】
本実施例では、第１の実施例から第５の実施例のホトダイオードおよび転送ＭＯＳトランジスタを有する画素と、この画素から信号を読み出すための読み出し回路とを備えた撮像装置を作製した。図５０は一画素の構成を示す図であり、図５１は３行３列に配置された画素と、読み出し回路とを示す撮像装置の構成を示す図である。
【００９６】
図５０において、７０５は一画素、ＰＤはホトダイオード、Ｑ１はホトダイオードＰＤからの電気信号を拡散浮遊領域に転送する転送ＭＯＳトランジスタの転送スイッチＱ１、Ｑ２は拡散浮遊領域をリセットするためのリセットＭＯＳトランジスタのリセットスイッチ、Ｑ３は拡散浮遊領域がゲートに接続され、ソース側の負荷として接続される定電流源８１２（図５１に図示）からなるソースフォロワ増幅回路の入力ＭＯＳトランジスタ、Ｑ４は読み出し画素を選択するための選択スイッチである。
【００９７】
図５０及び図５１の基本的な動作を以下に説明する。
１）  リセットスイッチＱ２によりソースフォロワの入力ゲートにリセット電圧を入力するリセット動作と、選択スイッチＱ４による、行選択を行う。
２）  ソースフォロワの入力ノードの浮遊拡散領域のゲートをフローティングにし、リセットノイズおよびソースフォロワＭＯＳの閾値電圧のバラツキなどの固定パタンノイズからなるノイズ成分の読み出しを行い、その情報を信号蓄積部８０５に一旦保持する。
３）  その後、転送スイッチＱ１を開閉し、光信号により生成されたホトダイオードの蓄積電荷をソースフォロワの入力ノードに転送し、前述のノイズ成分と光信号成分の和を読み出し、信号蓄積部８０５に保持する。
４）  共通信号線への転送スイッチ８０８，８０８′を介して、共通信号線８０９，８０９′に、ノイズ成分の信号と、ノイズ成分と光信号成分の和の信号とをそれぞれ共通信号線１（８０８），共通信号線２（８０８’）の転送スイッチを導通して、読み出し、それぞれ各出力アンプ８１０を介して出力８１１，８１１’として出力する。
【００９８】
その後、出力８１１と出力８１１′との差をとることでリセットノイズおよび固定パタンノイズを除去して、光信号成分を取り出し、Ｓ／Ｎの高い画像信号を得ることができる。
【００９９】
上記方法で読み出しを行い、信号とノイズ評価を行った。その結果、各ビット毎のダイナミックレンジ（Ｓ／Ｎ）＝７５〜８５ｄＢという高いＳ／Ｎを得た。
【産業上の利用可能性】
【０１００】
本発明は半導体の一方の面側（第２主面側）で受光し、第２面側に設けられた光電変換手段で光電変換された電気信号を他方の面側（第１面側）に設けられた読み出し手段に移送して読み出す背面照射型の撮像装置に適用できる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の特徴を最もよく表す断面構造図である。
【図２】半導体層１１４の第１の主面側の平面図である。
【図３】半導体層１１４ホトダイオードが形成されている側の面である第２の主面側の平面図である。
【図４】本発明による第１の実施例の製造工程を示した断面構造図である。
【図５】本発明による第１の実施例の製造工程を示した断面構造図である。
【図６】本発明による第１の実施例の製造工程を示した断面構造図である。
【図７】本発明による第１の実施例の製造工程を示した断面構造図である。
【図８】本発明による第１の実施例の製造工程を示した断面構造図である。
【図９】本発明による第１の実施例の製造工程を示した断面構造図である。
【図１０】本発明による第１の実施例の製造工程を示した断面構造図である。
【図１１】本発明による第１の実施例の製造工程を示した断面構造図である。
【図１２】本発明による第２の実施例の製造工程を示した断面構造図である。
【図１３】本発明による第２の実施例の製造工程を示した断面構造図である。
【図１４】本発明による第２の実施例の製造工程を示した断面構造図である。
【図１５】本発明による第２の実施例の製造工程を示した断面構造図である。
【図１６】本発明による第２の実施例の製造工程を示した断面構造図である。
【図１７】本発明による第２の実施例の製造工程を示した断面構造図である。
【図１８】本発明による第２の実施例の製造工程を示した断面構造図である。
【図１９】本発明による第２の実施例の製造工程を示した断面構造図である。
【図２０】本発明による第２の実施例の製造工程を示した断面構造図である。
【図２１】本発明による第２の実施例の製造工程を示した断面構造図である。
【図２２】本発明による第２の実施例の製造工程を示した断面構造図である。
【図２３】本発明による第３の実施例の製造工程を示した断面構造図である。
【図２４】本発明による第３の実施例の製造工程を示した断面構造図である。
【図２５】本発明による第３の実施例の製造工程を示した断面構造図である。
【図２６】本発明による第３の実施例の製造工程を示した断面構造図である。
【図２７】本発明による第３の実施例の製造工程を示した断面構造図である。
【図２８】本発明による第３の実施例の製造工程を示した断面構造図である。
【図２９】本発明による第３の実施例の製造工程を示した断面構造図である。
【図３０】本発明による第３の実施例の製造工程を示した断面構造図である。
【図３１】本発明による第３の実施例の製造工程を示した断面構造図である。
【図３２】本発明による第４の実施例の製造工程を示した断面構造図である。
【図３３】本発明による第４の実施例の製造工程を示した断面構造図である。
【図３４】本発明による第４の実施例の製造工程を示した断面構造図である。
【図３５】本発明による第４の実施例の製造工程を示した断面構造図である。
【図３６】本発明による第４の実施例の製造工程を示した断面構造図である。
【図３７】本発明による第４の実施例の製造工程を示した断面構造図である。
【図３８】本発明による第４の実施例の製造工程を示した断面構造図である。
【図３９】本発明による第５の実施例の製造工程を示した断面構造図である。
【図４０】本発明による第５の実施例の製造工程を示した断面構造図である。
【図４１】本発明による第５の実施例の製造工程を示した断面構造図である。
【図４２】本発明による第５の実施例の製造工程を示した断面構造図である。
【図４３】本発明による第５の実施例の製造工程を示した断面構造図である。
【図４４】本発明による第５の実施例の製造工程を示した断面構造図である。
【図４５】本発明による第５の実施例の製造工程を示した断面構造図である。
【図４６】本発明による第５の実施例の製造工程を示した断面構造図である。
【図４７】本発明による第５の実施例の製造工程を示した断面構造図である。
【図４８】半導体層２２７の第１の主面側の平面図である。
【図４９】半導体層２２７ホトダイオードが形成されている側の面である第２の主面側の平面図である。
【図５０】本発明を用いた画素の等価回路図である。
【図５１】本発明を用いたエリアセンサの読み出し回路を含めた等価回路図である。
【図５２】背面照射型撮像装置の従来の例の断面構造図である。
【符号の説明】
【０１０２】
１０１  ホトダイオードのｐ層
１０２  ホトダイオードのｎ層
１０３  ｐ型のウェル
１０４  素子分離のフィールド酸化膜
１０５  高濃度のｐ層
１０６  ホトダイオードの表面保護膜
１０７  ゲート領域
１０８  ｎ型の電界緩和領域
１０９  絶縁層
１１０  ｎ型の拡散浮遊領域
１１１  ｎ型の信号電荷伝達路
１１２  ｐ型の画素分離領域
１１３  支持基板
１１４  半導体層
１２０  リセットＭＯＳトランジスタ
１２１  リセット電源
１２２  出力回路の増幅用ＭＯＳトランジスタ
１２３  出力回路の行選択スイッチ用ＭＯＳトランジスタ
１２４  出力回路の電流源
１２５  出力端子
２０１  ｐ型シリコン基板２０１
２０２  ｐ型高濃度層
２０３  ｐ型のエピタキシャル層
２０４  ｎ型のエピタキシャル層
２０５  ｐ型ウェル層
２０６  ｐ型のチャネルストップ層
２０７  フィールド酸化膜
２０８  ｐ型チャネルストップ層
２０９  ゲート酸化膜
２１０  ゲート電極
２１１  ｎ型の電界緩和領域
２１２  信号電荷伝達路
２１３  ｐ型の空乏化阻止層
２１４  ｎ型ソース・ドレイン領域
２１５  第１の層間絶縁膜
２１６  コンタクト
２１７  第１金属配線
２１８  第２の層間絶縁膜
２１９  第１金属配線と第２金属配線を接続するビア
２２０  第２金属配線
２２２  第２金属配線と第３金属配線を接続するビア
２２３  第３金属配線
２２４  パシベーション膜
２２５  支持基板
２２６  保護膜
２２７  半導体層
２３０  n型拡散浮遊領域
２４０  多孔質層
２５０  シリコン基板
２５１  埋め込み酸化膜
２５２  ＳＯＩ層
２６０  絶縁性材料
２６１  ｐ型拡散層
７０１  電源
７０２  リセットスイッチ線
７０３  選択スイッチ線
７０４  信号出力線
７０５  ホトダイオード
７０６  転送スイッチ線
Ｑ１  転送スイッチ
Ｑ２  リセットスイッチ
Ｑ３  入力ＭＯＳトランジスタ
Ｑ４  選択スイッチ
８０１  電源
８０２  リセットスイッチ線
８０３  選択スイッチ線
８０４  信号出力線
８０５  信号蓄積部
８０６  水平シフトレジスタ
８０８  共通信号線１への転送スイッチ
８０８’  共通信号線２への転送スイッチ
８０９  共通信号線１
８０９′  共通信号線２
８１０  出力アンプ
８１１  出力
８１１’  出力
８１２  定電流源
８１３  転送スイッチ線
【図１】
2005150521.tif 000003
【図２】
2005150521.tif 000004
【図３】
2005150521.tif 000005
【図４】
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【図５】
2005150521.tif 000007
【図６】
2005150521.tif 000008
【図７】
2005150521.tif 000009
【図８】
2005150521.tif 000010
【図９】
2005150521.tif 000011
【図１０】
2005150521.tif 000012
【図１１】
2005150521.tif 000013
【図１２】
2005150521.tif 000014
【図１３】
2005150521.tif 000015
【図１４】
2005150521.tif 000016
【図１５】
2005150521.tif 000017
【図１６】
2005150521.tif 000018
【図１７】
2005150521.tif 000019
【図１８】
2005150521.tif 000020
【図１９】
2005150521.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2005150521.tif 000030
【図２９】
2005150521.tif 000031
【図３０】
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【図３１】
2005150521.tif 000033
【図３２】
2005150521.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2005150521.tif 000041
【図４０】
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【図４１】
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【図４２】
2005150521.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
2005150521.tif 000049
【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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