(57)【要約】【課題】スタンバイ電流の削減と駆動力の向上を同時に実現する。【解決手段】シリコン基板とゲート絶縁層との界面からの深さｘｊが、  ２．０×１０−８ｍ  ≦  ｘｊ  ≦  ３．０×１０−８ｍ  の範囲では、チャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈを、  ２．０×１０1７ｃｍ−３  ≦  Ｄｃｈ  ≦  ３．０×１０1７ｃｍ−３  の範囲に設定する（領域Ａ）。界面からの深さｘｊが、  ３．０×１０−８ｍ  ≦  ｘｊ  ≦  ４．０×１０−８ｍ  の範囲では、不純物濃度Ｄｃｈを、  ３．０×１０1７ｃｍ−３  ≦  Ｄｃｈ  ≦  ４．０×１０1７ｃｍ−３  の範囲に設定する（領域Ｂ）。界面からの深さｘｊが、  ４．０×１０−８ｍ  以上の範囲では、不純物濃度Ｄｃｈを、  ４．０×１０1７ｃｍ−３  ≦  Ｄｃｈ  ≦  ６．０×１０1７ｃｍ−３  の範囲に設定する（領域Ｃ）。【選択図】図２
2005150302.tif 000002
【特許請求の範囲】
【請求項１】
Ｐタイプソース／ドレイン領域と、前記Ｐタイプソース／ドレイン領域の間のＮタイプチャネル領域上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極とを具備し、前記Ｎタイプチャネル領域と前記ゲート絶縁層の界面からの深さｘｊが、  ２．０×１０−８ｍ  ≦  ｘｊ  ≦  ３．０×１０−８ｍ  の範囲では、前記Ｎタイプチャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ２．０×１０1７ｃｍ−３  ≦  Ｄｃｈ  ≦  ３．０×１０1７ｃｍ−３  の範囲に設定されることを特徴とする半導体装置。
【請求項２】
Ｐタイプソース／ドレイン領域と、前記Ｐタイプソース／ドレイン領域の間のＮタイプチャネル領域上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極とを具備し、前記Ｎタイプチャネル領域と前記ゲート絶縁層の界面からの深さｘｊが、  ３．０×１０−８ｍ  ≦  ｘｊ  ≦  ４．０×１０−８ｍ  の範囲では、前記Ｎタイプチャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ３．０×１０1７ｃｍ−３  ≦  Ｄｃｈ  ≦  ４．０×１０1７ｃｍ−３  の範囲に設定されることを特徴とする半導体装置。
【請求項３】
Ｐタイプソース／ドレイン領域と、前記Ｐタイプソース／ドレイン領域の間のＮタイプチャネル領域上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極とを具備し、前記Ｎタイプチャネル領域と前記ゲート絶縁層の界面からの深さｘｊが、  ４．０×１０−８ｍ以上の範囲では、前記Ｎタイプチャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ４．０×１０1７ｃｍ−３  ≦  Ｄｃｈ  ≦  ６．０×１０1７ｃｍ−３  の範囲に設定されることを特徴とする半導体装置。
【請求項４】
Ｐタイプソース／ドレイン領域と、前記Ｐタイプソース／ドレイン領域の間のＮタイプチャネル領域上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極とを具備し、前記Ｎタイプチャネル領域と前記ゲート絶縁層の界面からの深さｘｊが、  ２．０×１０−８ｍ  ≦  ｘｊ  ≦  ３．０×１０−８ｍ  の範囲では、前記Ｎタイプチャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ２．０×１０1７ｃｍ−３  以下の範囲に設定され、前記ゲート絶縁層内の窒素不純物の面密度は、５×１０１５ atoms/cm2以上に設定されることを特徴とする半導体装置。
【請求項５】
Ｐタイプソース／ドレイン領域と、前記Ｐタイプソース／ドレイン領域の間のＮタイプチャネル領域上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極とを具備し、前記Ｎタイプチャネル領域と前記ゲート絶縁層の界面からの深さｘｊが、  ３．０×１０−８ｍ  ≦  ｘｊ  ≦  ４．０×１０−８ｍ  の範囲では、前記Ｎタイプチャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ３．０×１０1７ｃｍ−３  以下の範囲に設定され、前記ゲート絶縁層内の窒素不純物の面密度は、５×１０１５ atoms/cm2以上に設定されることを特徴とする半導体装置。
【請求項６】
Ｐタイプソース／ドレイン領域と、前記Ｐタイプソース／ドレイン領域の間のＮタイプチャネル領域上のゲート絶縁層と、前記ゲート絶縁層上のゲート電極とを具備し、前記Ｎタイプチャネル領域と前記ゲート絶縁層の界面からの深さｘｊが、  ４．０×１０−８ｍ以上の範囲では、前記Ｎタイプチャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ４．０×１０1７ｃｍ−３  以下の範囲に設定され、前記ゲート絶縁層内の窒素不純物の面密度は、５×１０１５ atoms/cm2以上に設定されることを特徴とする半導体装置。
【請求項７】
前記ゲート絶縁層内の窒素不純物の面密度は、  ５．６×１０１５ atoms/cm2  以下に設定されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート絶縁層の厚さは、２．０ｎｍ以上、２．５ｎｍ以下の範囲に設定されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐチャネルＭＯＳトランジスタの構造に関する。
【背景技術】
【０００２】
携帯電子機器では、消費電流を小さくすることが重要な課題となっている。この課題を解決するために、携帯電子機器に使用されるＬＳＩを構成するＭＯＳトランジスタのスタンバイ電流を小さくするための研究がなされている。
【０００３】
ＭＯＳトランジスタのスタンバイ電流を小さくするには、そのチャネル領域の不純物濃度を濃くし、ＭＯＳトランジスタの閾値電圧を上げればよい。
【０００４】
しかし、例えば、ＰチャネルＭＯＳトランジスタの場合、図４に示すように、チャネル領域のＮタイプ不純物の不純物濃度を濃くすると、空乏層電荷の増大や、不純物による Coulomb 散乱により、反転キャリアの移動度が劣化し、高い駆動力を実現できなくなる、という問題が発生する。
【０００５】
特に、近年では、素子の微細化が急ピッチで進行し、短チャネル効果を抑制するという観点から、チャネル領域の不純物濃度の高濃度化が顕著となっている。このようなことからも、ＭＯＳトランジスタの駆動力の向上は、困難な状況になっており、これが、今後、深刻な問題となることは明らかである。
【特許文献１】特開２０００−１６４８７０
【特許文献２】特開２０００−１１４３９５
【特許文献３】特開２０００−２１９９６
【特許文献４】特開平１１−２５１５８１号
【特許文献５】特開平１１−２３３７５８号
【特許文献６】特開平１１−７４５０４号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、従来では、特に、ＰチャネルＭＯＳトランジスタの場合、スタンバイ電流の削減や、素子の微細化などの理由により、チャネル領域のＮタイプ不純物の不純物濃度が濃くなっており、このために、ＰチャネルＭＯＳトランジスタの駆動力を十分に高くすることができない、という問題があった。
【０００７】
本発明の目的は、スタンバイ電流の削減による半導体集積回路の低消費電力化を実現すると共に、素子が微細化され、チャネル領域の不純物濃度が高濃度化されても、十分な駆動力を確保できる新規なＰチャネルＭＯＳトランジスタの構造を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の例に関わる半導体装置は、Ｐタイプソース／ドレイン領域と、Ｐタイプソース／ドレイン領域の間のＮタイプチャネル領域上のゲート絶縁層と、ゲート絶縁層上のゲート電極とを備え、Ｎタイプチャネル領域とゲート絶縁層の界面からの深さｘｊが、  ２．０×１０−８ｍ  ≦  ｘｊ  ≦  ３．０×１０−８ｍ  の範囲では、Ｎタイプチャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ２．０×１０1７ｃｍ−３  ≦  Ｄｃｈ  ≦  ３．０×１０1７ｃｍ−３  の範囲に設定される。
【発明の効果】
【０００９】
本発明の例に関わるＰチャネルＭＯＳトランジスタの構造によれば、スタンバイ電流の削減による半導体集積回路の低消費伝電力化と駆動力の向上とを同時に実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明を実施するための最良の形態について詳細に説明する。
【００１１】
(1)   トランジスタ構造の例  
図１は、本発明の例に関わるＰチャネルＭＯＳトランジスタの構造を示している。
【００１２】
Ｐタイプシリコン基板１１の表面領域には、Ｎタイプウェル領域１２が形成される。Ｎタイプウェル領域１２内には、ＳＴＩ (Shallow Trench Isolation) 構造を有する素子分離絶縁層１３が形成される。
【００１３】
素子分離絶縁層１３に取り囲まれたＮタイプウェル領域（素子領域）１２内には、ＰチャネルＭＯＳトランジスタが形成される。
【００１４】
ＰチャネルＭＯＳトランジスタは、ＰタイプＬＤＤ領域１７、Ｐタイプソース／ドレイン領域１８、ゲート絶縁層としての酸化シリコン層１４、及び、ゲート電極１５から構成される。
【００１５】
酸化シリコン層１４は、Ｐタイプソース／ドレイン領域１８の間のチャネル領域上に形成される。ゲート電極１５は、例えば、不純物を含んだポリシリコン層や、金属層などの導電層から構成される。
【００１６】
ゲート電極１５の側壁には、サイドウォールと呼ばれる絶縁層１６が形成される。Ｐタイプソース／ドレイン領域１８上には、シリコン層１９が形成される。このシリコン層１９は、Ｐタイプソース／ドレイン領域１８と同様に、Ｐタイプ不純物を含んでおり、エレベーテッドソース／ドレイン領域となる。
【００１７】
ＰチャネルＭＯＳトランジスタは、例えば、酸化シリコンから構成される絶縁層２０により覆われる。絶縁層２０上には、配線層２２が形成される。Ｐタイプソース／ドレイン領域１８と配線層２２とは、コンタクトプラグ２１により互いに電気的に接続される。
【００１８】
なお、シリコン層１９を省略し、コンタクトプラグ２１を、直接、Ｐタイプソース／ドレイン領域１８にコンタクトさせてもよい。
【００１９】
(2)   チャネル不純物プロファイル  
ここで、本発明の例では、まず、ＰチャネルＭＯＳトランジスタの駆動力を向上させることを目的に、従来技術よりも、チャネル領域におけるＮタイプ不純物の不純物濃度を下げる。この時、従来技術に比べて、スタンバイ電流が増大したり、短チャネル効果が発生し易くなったのでは、本末転倒になってしまうので、スタンバイ電流の増大がなく、短チャネル効果を十分に抑制できる範囲内で、チャネル領域におけるＮタイプ不純物の不純物濃度をどこまで下げることができるかを実験により確かめた。
【００２０】
その結果、図２に示すように、シリコン基板（チャネル領域）とゲート絶縁層との界面付近、具体的には、その界面からの深さｘｊが、  ２．０×１０−８ｍ  ≦  ｘｊ  ≦  ３．０×１０−８ｍ  の範囲では、チャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ２．０×１０1７ｃｍ−３  ≦  Ｄｃｈ  ≦  ３．０×１０1７ｃｍ−３  の範囲に設定すると、スタンバイ電流の増大や短チャネル効果の発生なしに、ＰチャネルＭＯＳトランジスタの駆動力を向上させることが可能であることが分かった（領域Ａ）。
【００２１】
また、シリコン基板とゲート絶縁層の界面からの深さｘｊが、  ３．０×１０−８ｍ  ≦  ｘｊ  ≦  ４．０×１０−８ｍ  の範囲では、チャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ３．０×１０1７ｃｍ−３  ≦  Ｄｃｈ  ≦  ４．０×１０1７ｃｍ−３  の範囲に設定すると、スタンバイ電流の増大や短チャネル効果の発生なしに、ＰチャネルＭＯＳトランジスタの駆動力を向上させることが可能であることが分かった（領域Ｂ）。
【００２２】
さらに、シリコン基板とゲート絶縁層の界面からの深さｘｊが、  ４．０×１０−８ｍ  以上の範囲では、チャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ４．０×１０1７ｃｍ−３  ≦  Ｄｃｈ  ≦  ６．０×１０1７ｃｍ−３  の範囲に設定すると、スタンバイ電流の増大や短チャネル効果の発生なしに、ＰチャネルＭＯＳトランジスタの駆動力を向上させることが可能であることが分かった（領域Ｃ）。
【００２３】
特に、図２に示すように、実験例である本発明の不純物プロファイルに設定すると、図３に示すように、スタンバイ電流の増大や短チャネル効果の発生なしに、ＰチャネルＭＯＳトランジスタの駆動力を、従来技術（同図に示す不純物プロファイルの場合）よりも、１０％程度向上できることが確認できた。
【００２４】
(3)   チャネル不純物プロファイル＋ゲート絶縁層内窒素濃度  
ＰチャネルＭＯＳトランジスタの駆動力は、チャネル領域におけるＮタイプ不純物の不純物濃度を下げれば下げるほど向上する。しかし、上述したように、チャネル領域におけるＮタイプ不純物の不純物濃度を下げ過ぎると、逆に、スタンバイ電流の増大や、短チャネル効果などが発生し易くなる。
【００２５】
そこで、本例では、チャネル領域におけるＮタイプ不純物の不純物濃度を下げても（理論上は下限なし）、スタンバイ電流の増大がなく、かつ、短チャネル効果を十分に抑制できる、という新規なトランジスタ構造を提案する。
【００２６】
前提条件として、I.  シリコン基板とゲート絶縁層の界面からの深さｘｊが、  ２．０×１０−８ｍ  ≦  ｘｊ  ≦  ３．０×１０−８ｍ  の範囲では、チャネル領域におけるＮタイプ不純物の不純物濃度Ｄｃｈは、  ２．０×１０1７ｃｍ−３  以下、 II.  深さｘｊが、  ３．０×１０−８ｍ  ≦  ｘｊ  ≦  ４．０×１０−８ｍ  の範囲では、不純物濃度Ｄｃｈは、  ３．０×１０1７ｃｍ−３  以下、 III. 深さｘｊが、  ４．０×１０−８ｍ  以上の範囲では、不純物濃度Ｄｃｈは、  ４．０×１０1７ｃｍ−３  以下であるものとする。
【００２７】
このような前提条件の場合、図３からも明らかなように、ＰチャネルＭＯＳトランジスタの駆動力は、従来技術よりも１０％以上向上できる。
【００２８】
本発明の例では、チャネル領域におけるＮタイプ不純物の不純物濃度を下げたことによる問題は、ゲート絶縁層内に窒素を含めることにより解決する。
【００２９】
チャネル不純物プロファイルを上記前提条件に設定した場合に、スタンバイ電流の増大及び短チャネル効果を発生させないために必要なゲート絶縁層内の窒素不純物濃度（窒素面密度）は、実験により、５×１０１５ atoms/cm2以上に設定する必要があることが確かめられた。
【００３０】
また、スタンバイ電流の低減と短チャネル効果の抑制のみを考えた場合には、ゲート絶縁層内の窒素不純物濃度（窒素面密度）の上限は、存在しないが、現実的には、ゲート絶縁層内の窒素不純物濃度を上げ過ぎると、ゲート絶縁層の信頼性（寿命が短くなること）が問題となってくる。
【００３１】
そこで、ゲート絶縁層の信頼性を低下させない現実的な窒素不純物濃度Ｄｎの範囲を確認したら、５×１０１５ atoms/cm2  ≦  Ｄｎ  ≦  ５．６×１０１５ atoms/cm2  であることが分かった。
【００３２】
(4)   ゲート絶縁層の厚さ  
上述の (2) 及び (3) に示したチャネル不純物プロファイル及びゲート絶縁層内窒素濃度に関する本発明の例は、ＰチャネルＭＯＳトランジスタのゲート絶縁層の厚さが、２．０ｎｍ〜２．５ｎｍの範囲、特に、２．２ｎｍに設定されたときに、最大の効果を発生することができる。
【００３３】
なお、このゲート絶縁層の厚さの範囲は、本発明の例による効果を最大限に発生させることができる範囲を示すものであり、この範囲外において、本発明の例が全く意味をなさない、というものではない。
【００３４】
素子のサイズは、微細化される傾向にあり、ゲート絶縁層の厚さは、薄くなる方向にあるが、本発明の例は、このような場合、即ち、ゲート絶縁層の厚さが、２．０ｎｍ以下のトランジスタについても、有効である。
【００３５】
(5)   プロセス  
通常、ゲート絶縁層には、酸化シリコンが使用される。まず、ゲート絶縁層としての酸化シリコンを形成し、この後、この酸化シリコン内に窒素を導入する。酸化シリコン内に窒素を導入する方法としては、例えば、窒素雰囲気中における酸化シリコンの窒化処理とポストアニールを行う、という方法がある。
【００３６】
また、これに代えて、例えば、ゲート絶縁層を形成するときに、一度に、酸窒化シリコン層を形成できるようなプロセスを採用してもよい。
【００３７】
酸窒化シリコンに関しては、結果的に、酸化シリコン内に窒素が導入されている状態になれば、如何なる方法を採用して形成しても構わない。
【００３８】
チャネル領域に対するＮタイプ不純物の導入（チャネルインプラ）に関しては、例えば、イオン注入法が採用される。従来技術では、例えば、図２のチャネル不純物プロファイルを実現するために、チャネルドーズ量は、約１．７×１０１３ｃｍ−２  に設定される。一方、本発明の例では、例えば、図２のチャネル不純物プロファイルを実現するために、チャネルドーズ量は、約８．０×１０１２ｃｍ−２  に設定される。
【００３９】
本発明の例では、究極的には、このチャネルインプラを行わなくてもよい程度に、チャネル領域のＮタイプ不純物の不純物濃度を低濃度化することができる。
【００４０】
図３のチャネル移動度は、従来技術（チャネルドーズ量：  約１．７×１０１３ｃｍ−２  、ゲート絶縁層内窒素濃度：  約２×１０１５ atoms/cm2   ）と本発明の例（チャネルドーズ量：  約８．０×１０１２ｃｍ−２  、ゲート絶縁層内窒素濃度：  約５×１０１５ atoms/cm2   ）とを比較したものである。
【００４１】
ゲート絶縁層とシリコン基板との界面におけるラフネス散乱によって決まる移動度曲線は、ゲート絶縁層内の窒素濃度が濃くなることにより劣化しているが、チャネル領域内のＮタイプ不純物の不純物濃度が低くなっていることにより、不純物による Coulomb 散乱成分が小さくなり、移動度は、改善される。
【００４２】
チャネル領域内のＮタイプ不純物の濃度によっては、縦方向電界（Eeff）が従来技術よりも低くなる可能性があり、この場合、移動度は、さらに改善する。図３の場合には、移動度は、従来技術に対して、１０％向上している。
【００４３】
なお、チャネル領域に対するＮ型不純物の導入方法に関しては、イオン注入に限られることなく、例えば、チャネル表面からの不純物拡散を用いてもよい。
【００４４】
また、これらの手法による不純物の導入後に、チャネル領域上に、シリコン（Ｓｉ）層やシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長させてもよい。この場合、エピタキシャル層内の不純物濃度が、零又はそれに近い状態になり、ＰチャネルＭＯＳトランジスタの駆動力のさらなる向上に貢献できる。
【００４５】
(6)   その他  
上述したＰチャネルＭＯＳトランジスタの構造は、一例であり、本発明の例は、このような構造（本発明の特徴部分を除く）に限定されるものではなく、様々な種類のトランジスタ構造に適用可能である。
【００４６】
本発明の例に関わるＰチャネルＭＯＳトランジスタよれば、ゲート絶縁層に高濃度の窒素が含まれており、かつ、チャネル領域の不純物濃度が低く抑えられている。これにより、空乏層電荷の低減や、チャネル領域の不純物による Coulomb 散乱による移動度の劣化を防ぐことができ、ＰチャネルＭＯＳトランジスタの駆動力を、スタンバイ電流の増加や短チャネル効果の発生なしに、実現することができる。
【００４７】
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【００４８】
本発明の例に関わる半導体装置は、特に、ＰチャネルＭＯＳトランジスタを有する半導体集積回路、例えば、ＣＭＯＳタイプ半導体集積回路に有効である。
【図面の簡単な説明】
【００４９】
【図１】本発明の例に関わるＰチャネルＭＯＳトランジスタの構造を示す図。
【図２】従来技術と本発明の例のチャネル不純物プロファイルを比較して示す図。
【図３】従来技術と本発明の例の移動度を比較して示す図。
【図４】従来技術におけるＰチャネルＭＯＳトランジスタの移動度を示す図。
【符号の説明】
【００５０】
１１：  シリコン基板、  １２：  ウェル領域、  １３：  素子分離絶縁層、  １４：  酸化シリコン層、  １５：  ゲート電極、  １６：  絶縁層（サイドウォール）、  １７：  ＬＤＤ領域、  １８：  ソース／ドレイン領域、  １９：  シリコン層（エレベーテッドソース／ドレイン領域）、  ２０：  絶縁層、  ２１：  コンタクトプラグ、  ２２：  配線層。
【図１】
2005150302.tif 000003
【図２】
2005150302.tif 000004
【図３】
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【図４】
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