(57)【要約】【課題】  メモリアレイの周辺部及びメモリツイスト部に近接したメモリセルを選択するメモリデバイスの検査方法を提供すること。【解決手段】  より厳しい検査電圧及びライトリカバリ時間の下でこれらのメモリセルの検査を行って、メモリセルをさらなるストレスの下に置き、弱い、または動作限界近くで良好なメモリセルを明らかにする。Ｐ１ではメモリサブブロックの最初の列が選択され、Ｐ２では最初の行が選択されてメモリセルが検査される。Ｐ３ではメモリサブブロックの最後の行が選択されてメモリセルが検査される。Ｐ４ではメモリサブブロック中のツイスト部の下側のメモリ行が選択されてメモリセルが検査される。Ｐ５ではサブブロック中のツイスト部の上側のメモリ行が選択されてメモリセルが検査される。【選択図】  図４
2005267695.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスのメモリアレイのフリンジ領域から検査すべきメモリセルを選択するステップと、
前記フリンジ領域中にないメモリセルに対して使用すべき検査パラメータと異なる少なくとも１つの検査パラメータを使用して前記選択されたメモリセルを検査するステップと
を有することを特徴とするメモリデバイスの検査方法。
【請求項２】
前記選択するステップは、前記メモリアレイの周辺部に近接した領域から前記メモリセルを選択するステップを含むことを特徴とする請求項１に記載のメモリデバイスの検査方法。
【請求項３】
前記選択するステップは、前記メモリアレイの折返しビット線に近接した領域から前記メモリセルを選択するステップを含むことを特徴とする請求項１に記載のメモリデバイスの検査方法。
【請求項４】
前記少なくとも１つの検査パラメータは、前記フリンジ領域中にないメモリセルを検査するために使用される電圧レベルと異なる第１の電圧レベルであることを特徴とする請求項１に記載のメモリデバイスの検査方法。
【請求項５】
前記第１の電圧レベルは、電源電圧と異なることを特徴とする請求項４に記載のメモリデバイスの検査方法。
【請求項６】
前記第１の電圧レベルは、約２．５Ｖより低いことを特徴とする請求項５に記載のメモリデバイスの検査方法。
【請求項７】
前記検査するステップは、前記フリンジ領域中にないメモリセルに対して使用すべき前記検査パラメータに比べてより厳しい少なくとも１つの検査パラメータを使用して前記選択されたメモリセルを検査するステップを含むことを特徴とする請求項１に記載のメモリデバイスの検査方法。
【請求項８】
前記少なくとも１つの検査パラメータは、前記フリンジ領域中にないメモリセルを検査するために使用される第２のライトリカバリ時間と異なる第１のライトリカバリ時間であることを特徴とする請求項１に記載のメモリデバイスの検査方法。
【請求項９】
前記第１のライトリカバリ時間は、約１２ｎｓよりも短いことを特徴とする請求項８に記載のメモリデバイスの検査方法。
【請求項１０】
前記第１のライトリカバリ時間は、前記第２のライトリカバリ時間の約７９〜９６％の間にあることを特徴とする請求項８に記載のメモリデバイスの検査方法。
【請求項１１】
検査すべきメモリデバイスのメモリアレイの列を選択するステップと、
検査すべき前記メモリアレイの行を選択するステップであって、前記選択された列及び行が前記メモリアレイのフリンジ領域中のメモリセルを形成しており、
前記メモリアレイ中の前記各メモリセルに第１のデータを書き込むステップと、
読出し及び書込みのために前記選択された行を活性化するステップと、
前記選択された行でかつ選択された列に対応するメモリセルに前記第１のデータと異なる第２のデータを供給するステップと、
読出し及び書込みのために前記選択された行を非活性化するために前記選択された行をプリチャージするステップと、
読出し及び書込みのために前記選択された行を活性化するステップと、
読出し及び書込みのために前記選択された行を再活性化するステップと、
前記選択された行でかつ選択された列に対応する前記メモリセルに前記第１のデータを供給するステップであって、前記第１のデータは、電源電圧よりも低い電圧で、かつより短いライトリリース時間で提供され、
前記メモリセルからの検査データを読み出すステップと、
前記検査データが正しいかどうかを判定するステップと
を有することを特徴とするメモリデバイスの検査方法。
【請求項１２】
アクセスし記憶するために前記メモリアレイを初期化するステップを有することを特徴とする請求項１１に記載のメモリデバイスの検査方法。
【請求項１３】
書込みモードを確立するために前記メモリアレイに関連するモードレジスタにロードするステップを有することを特徴とする請求項１１に記載のメモリデバイスの検査方法。
【請求項１４】
第１の複数のメモリセルを検査するために識別するステップと、
前記第１の複数のメモリセルが弱いセルであるかどうかを判定するステップと
を有することを特徴とする集積回路メモリの検査方法。
【請求項１５】
前記判定するステップは、前記識別された第１の複数のメモリセルにそれらが弱いセルであるかどうかを判定するためにストレスをかけるステップを含むことを特徴とする請求項１４に記載の集積回路メモリの検査方法。
【請求項１６】
前記ストレスをかけるステップは、前記集積回路メモリの他のメモリセルに対して使用される検査電圧より低いレベルの検査電圧を印加するステップを含むことを特徴とする請求項１５に記載の集積回路メモリの検査方法。
【請求項１７】
前記ストレスをかけるステップは、標準的なライトリリース時間より短い間、印加するステップを含むことを特徴とする請求項１５に記載の集積回路メモリの検査方法。
【請求項１８】
前記第１の複数のメモリセルは、前記メモリの上部エッジに近接した行に配置されるメモリセルを含むことを特徴とする請求項１４に記載の集積回路メモリの検査方法。
【請求項１９】
前記第１の複数のメモリセルは、前記メモリの下部エッジに近接した行に配置されるメモリセルを含むことを特徴とする請求項１４に記載の集積回路メモリの検査方法。
【請求項２０】
前記第１の複数のメモリセルは、前記メモリの折返しディジット線に近接した行に配置されるメモリセルを含むことを特徴とする請求項１４に記載の集積回路メモリの検査方法。
【請求項２１】
前記第１の複数のメモリセルは、前記メモリの右側エッジ及び左側エッジの少なくとも一方に近接した列に配置されるメモリセルを含むことを特徴とする請求項１４に記載の集積回路メモリの検査方法。
【請求項２２】
前記第１の複数のメモリセルは、前記メモリのエッジに近接した第１及び第２のメモリ行の少なくとも一方に配置されるメモリセルを含むことを特徴とする請求項１４に記載の集積回路メモリの検査方法。
【請求項２３】
前記第２のメモリ行は、前記第１のメモリ行に近接していることを特徴とする請求項２２に記載の集積回路メモリの検査方法。
【請求項２４】
前記第２のメモリ行は、前記第１のメモリ行に近接していないことを特徴とする請求項２２に記載の集積回路メモリの検査方法。
【請求項２５】
前記メモリの前記エッジは、前記メモリの上部エッジであることを特徴とする請求項２２に記載の集積回路メモリの検査方法。
【請求項２６】
前記メモリの前記エッジは、前記メモリの下部エッジであることを特徴とする請求項２２に記載の集積回路メモリの検査方法。
【請求項２７】
前記第１の複数のメモリセルは、前記メモリのエッジに近接した第１及び第２のメモリ列の少なくとも一方に配置されるメモリセルを含むことを特徴とする請求項１４に記載の集積回路メモリの検査方法。
【請求項２８】
前記第２のメモリ列は、前記第１のメモリ列に近接していることを特徴とする請求項２７に記載の集積回路メモリの検査方法。
【請求項２９】
前記第２のメモリ列は、前記第１のメモリ列に近接していないことを特徴とする請求項２７に記載の集積回路メモリの検査方法。
【請求項３０】
前記メモリの前記エッジは、前記メモリの右側エッジであることを特徴とする請求項２７に記載の集積回路メモリの検査方法。
【請求項３１】
前記メモリの前記エッジは、前記メモリの左側エッジであることを特徴とする請求項２７に記載の集積回路メモリの検査方法。
【請求項３２】
検査制御回路と、
該検査制御回路を検査下のメモリデバイスに接続する接続回路とを有し、
前記検査制御回路は、前記接続回路を介して信号を供給し、
前記メモリデバイスのメモリアレイのフリンジ領域から検査すべきメモリセルを選択する手段と、
前記フリンジ領域内にないメモリセルに対して使用すべき検査パラメータと異なる少なくとも１つの検査パラメータを使用して前記選択されたメモリセルを検査する手段と
を備えたことを特徴とするメモリデバイスの検査システム。
【請求項３３】
検査制御回路と、
該検査制御回路を検査下のメモリデバイスに接続する接続回路とを有し、
前記検査制御回路は、前記接続回路を介して信号を供給し、
検査すべき前記メモリデバイスのメモリアレイの列を選択する手段と、
検査すべき前記メモリアレイの行を選択する手段であって、前記選択された列及び行が前記メモリアレイのフリンジ領域中のメモリセルを定義しており、
前記メモリアレイ中の前記各メモリセルに第１のデータを書き込みする手段と、
読出し及び書込みのために前記選択された行を活性化する手段と、
前記選択された行でかつ選択された列に対応するメモリセルに前記第１のデータと異なる第２のデータを供給する手段と、
読出し及び書込みのために前記選択された行を非活性化するために前記選択された行をプリチャージする手段と、
読出し及び書込みのために前記選択された行を活性化する手段と、
読出し及び書込みのために前記選択された行を再活性化する手段と、
前記選択された行でかつ選択された列に対応する前記メモリセルに、電源電圧よりも低い電圧で提供され、より短いライトリリース時間で提供される前記第１のデータを供給する手段と、
前記メモリセルからの検査データを読み出す手段と、
前記検査データが正しいかどうかを判定する手段と
を備えたことを特徴とするメモリデバイスの検査システム。
【請求項３４】
検査制御回路と、
該検査制御回路を検査下のメモリデバイスに接続する接続回路とを有し、
前記検査制御回路は、前記接続回路を介して信号を供給し、
第１の複数のメモリセルを検査のために識別する手段と、
前記第１の複数のメモリセルが弱いセルであるかどうかを判定する手段と
を備えたことを特徴とするメモリデバイスの検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスの検査方法及びその検査システムに関し、より詳細には、半導体メモリデバイスや集積回路メモリを検査する検査方法及びその検査装置に関する。
【背景技術】
【０００２】
集積回路中のメモリは、検査して信頼性を保証しなければならない。一般に、集積回路は、製造中にも製造後にも徹底的に検査するが、場合によっては、これら集積回路を製品にインストールした後で、使用中、日常的に検査することがある。例えば、ＤＲＡＭなどのメモリデバイスでは、製造中にウェハレベルで、またパッケージング後にも検査する。これらメモリデバイスでは、また、ＤＲＡＭを使用するコンピュータシステムが、最初に電源をコンピュータシステムに投入するときに電源投入ルーチンを実行するごとにルーチン的に検査している。ＤＲＡＭは、一般にメモリ中の各位置に既知のデータを書き込み、次いで各メモリ位置からデータを読み出すことにより、読出しデータが書込みデータと一致するかどうかを判断する。ＤＲＡＭその他のメモリデバイスの容量が増加するにつれ、すべてのメモリ位置にデータを書き込み、次いでそこからデータを読み出すのに必要な時間は、たとえ、メモリアクセスタイムが減少し続けるとしても増加し続ける。
【０００３】
図１は、８つのメモリブロックのメモリアレイを有する従来の半導体メモリデバイスのブロック図である。このメモリアレイ１４０は、行デコーダ及びアクセス回路１２５と、列デコーダ及びアクセス回路１３５と、メモリブロック１４５とを備えている。メモリデバイス１００は、また、例えば、メモリデバイス１００のモードレジスタを有する周辺回路４４０を備えている。この周辺回路４４０は、メモリアレイ１４０及びそれに対応してメモリブロック１４５がどのようにアクセスされるかを制御する（例えば、バーストタイプ、バースト長、読出し／書込み遅延）。図１には示してはいないが、周辺回路４４０は、行デコーダ及びアクセス回路１２５と、列デコーダ及びアクセス回路１３５にそれぞれ結合されている。メモリアレイ１４０を構成するメモリブロック１４５の数は、実装に応じて変わり得ることが知られている。検査制御装置４５０は、メモリデバイス１００に線４５１を介して結合されている。検査制御装置４５０は、メモリデバイス１００と、周辺回路４４０と、デコーダ及びアクセス回路１３５、１２５に信号情報を供給し、メモリデバイス１００の検査を実施する。例えば、検査制御装置４５０では、メモリデバイス１００の検査動作を実施するのに使用される位置信号情報、読出し／書込み信号情報、及び他の信号情報を供給することになる。
【０００４】
図２は、図１の示したメモリデバイスの構成図である。メモリデバイス１００は、８つのメモリブロック１４５（図１）を有するメモリアレイ１４０を備えているが、図２では１つのメモリブロック１４５しか示していない。メモリブロック１４５は、２つのメモリサブブロック１５５から構成されている。１つのメモリアレイ１４０と、８つのメモリブロック１４５と、２つのメモリサブブロック１５５を用いて説明しているが、メモリデバイス１００中のメモリアレイ１４０と、メモリブロック１４５と、メモリサブブロック１５５の数は、実装に応じて変わり得る。各メモリブロック１４５は、メモリサブブロック１５５を通って延びるビット線１１２、１１４を備えている。このビット線１１２、１１４は、ブロック１４５中にある多数のビット線を代表するものである。
【０００５】
メモリブロック１４５には、１０２４行、Ｍ列、及び２つのサブブロック１５５があり、ここで、各サブブロック１５５には、５１２行がある。従来から、メモリブロック１４５の各行は、メモリブロック１４５中の最初の行としての行番号０から開始され、行番号１０２３がメモリブロック１４５中の最後の行となるように順次番号が付けられている。行番号５１１が、上側のサブブロック１５５の最後の行であり、行番号５１２が、下側のサブブロック１５５中の最初の行である。１０２４行のメモリを有するメモリブロックに関して説明しているが、メモリの行数は、実装に応じて変わってもよい。
【０００６】
図３は、図２に示したメモリサブブロックの構成図である。メモリサブブロック１５５には、複数のメモリセル１７０、例えば、ＤＲＡＭセルがあり、これらのメモリセルは、行１２０及び列１３０の形に、例えば、ｘ−ｙ格子として配置されている。導電性のビット線１１２、１１４、１１６、１１８がメモリアレイ１４０の長さに延び、列内の各メモリセル１７０のビット線コンタクトに接続される。ワード線１０２、１０４、１０６、１０７、１０８、１０９、１１０が、メモリサブブロック１５５の幅の長さに延び、これら各行のメモリセル中のアクセストランジスタの制御端子に接続されている。既知の周辺の列デコーダ及びアクセス回路１３５と行デコーダ及びアクセス回路１２５（図１）は、供給されたアドレスデータに従って、選択されたビット線及びワード線を決定してその上にデータ信号及びイネーブル信号をそれぞれ伝搬する。図３には示していないが、各ワード線１０２、１０４、１０６、１０７、１０８、１０９、１１０は、行デコーダ及びアクセス回路１２５に結合され、各ビット線１１２、１１４、１１６、１１８は、列デコーダ及びアクセス回路１３５に結合されている。メモリセル１７０の位置は、実装に応じて変わる可能性がある。例えば、図２に、メモリサブブロック１５５の行線と列線の交点の必ずしもすべてではなく、一部に位置づけられたメモリセル１７０を示すが、他の実装ではすべての交点にメモリセルがあってもよい。
【０００７】
上述したように、メモリブロック１４５には、１０２４行のメモリ、Ｍ列、２つのサブブロック１５５があり、ここで、各サブブロック１５５には５１２行のメモリがある。ダミー行、例えば、行１０２、１１０は、メモリ行の一部としてはカウントしていない。メモリサブブロック１５５が、２つのメモリサブブロック１５５（図２）のうちの第１のものである場合、ワード線１０４は、メモリサブブロック１５５の最上周辺部及びメモリブロック１４５の最上部に近接した行線、すなわち、行番号０に相当する。ワード線１０７、１０９は、メモリサブブロック１５５のツイスト部（ｔｗｉｓｔ）１６０に近接した行線、例えば、行番号２５４、２５５、２５６、及び２５７に相当する。ワード線１０８は、メモリサブブロック１５５の最下部周辺部に近接した行線、すなわち、行番号５１０、５１１に相当する。
【０００８】
メモリサブブロック１５５が２つのメモリサブブロック１５５（図２）のうちの第２のものである場合、ワード線１０４は、メモリサブブロック１５５の上部周辺部に近接した行線、すなわち、行番号５１２、５１３に相当する。ワード線１０７、１０９は、メモリサブブロック１５５のツイスト部１６０に近接した行線、例えば、行番号７６６、７６７、７６８、７６９に相当する。ワード線１０８は、メモリサブブロック１５５の下部周辺部、及びメモリブロック１４５の下部に近接した行線、すなわち、行番号１０２３に相当する。
【０００９】
ビット線１１４は、メモリサブブロック１５５の左側周辺部に近接した列線、すなわち、列０、１に相当する。ビット線１１８は、メモリサブブロック１５５の右側周辺部に近接した列線、すなわち、メモリサブブロック１５５にＭ列がある場合には、列Ｍ−１、Ｍ−２に相当する。ビット線は、メモリブロック１４５を通って延び、したがって、図示してはいないが、メモリブロック１４５中の各サブブロック１５５を通過している。
【００１０】
メモリデバイス１００を検査する既知の一方法では、メモリアレイ１４０の全体を検査するブルートフォース手法（ｂｒｕｔｅ  ｆｏｒｃｅ  ａｐｐｒｏａｃｈ）として知られているものが必要になる。かかる検査中ではメモリアレイ１４０中のすべてのメモリセル１７０に０が書き込まれる。これに続いて、各メモリセル１７０の読出しが行われ、０が正しく書き込まれ記憶されたことを保証する。次いで、１がすべてのメモリセル１７０に書き込まれ、次いで、これが読み出されて、１が正しく書き込まれ記憶されたことを保証する。
【００１１】
知られているもう１つのメモリデバイス１００の検査にはチェッカーボード検査（ｃｈｅｃｋｅｒｂｏａｒｄ  ｔｅｓｔ）があり、ここでは、メモリアレイ１４０のメモリセル１７０は、２グループに分けられる。メモリセル１７０のうちの第１のグループは、チェッカーボードを形成し、メモリセル１７０のうちの第２のグループは、これも同様なチェッカーボードを形成する残りのメモリセルからなる。検査の第１のステップでは、第１のグループのメモリセル１７０すべてに１が書き込まれ、第２のグループのメモリセル１７０すべてに０が書き込まれる。第２のステップでは、メモリセル１７０のすべてが読み出されて、この値がメモリセル１７０によって正しく書き込まれ記憶されたことを保証する。検査の第３のステップでは、第１のグループのメモリセル１７０すべてに０が書き込まれ、第２のグループのメモリセル１７０すべてに１が書き込まれる。第４のステップでは、メモリセル１７０のすべてが読み出されて、これらの値がメモリセル１７０によって正しく書き込まれ、記憶されたことを保証する。上述したチェッカーボード手法では、また、メモリアレイ１４０のメモリセル１７０の間におけるメモリセル−メモリセル間の分離を検査する役割も果たす。
【００１２】
検査プロセスにおける２つの重要な値にＶｃｃとｔＷＲがある。Ｖｃｃは、メモリセル１７０に対する書込み（及びリフレッシュ）に使用する電源電圧、またはレール電圧である。典型的な検査回路では、標準的なＶｃｃ（例えば、２．５Ｖ）をフルロジックレベル、すなわち、「１」として使用する。半導体メモリの典型的な性能要件については、例えば、文献中で調べることができる（例えば、非特許文献１参照）。
【００１３】
ｔＷＲは、ライト（データ）リカバリ時間（Ｗｒｉｔｅ（ｄａｔａ）Ｒｅｃｏｖｅｒｙ  ｔｉｍｅ）を意味する。知られているように、バースト長（Ｂｕｒｓｔ  ｌｅｎｇｔｈ）とは、一時に書き込まれるデータのワードサイズのことである。バースト長は、例えば、１、２、または４でもよい。一般に、ｔＷＲは、プリチャージ（ｐｒｅｃｈａｒｇｅ）が開始可能になる以前のデータをメモリセル１７０に記憶するために必要な時間のことをいう。バースト長が２以上になるようにプログラムする場合には、ｔＷＲは、プリチャージが開始可能になる以前の最後のデータをメモリセル１７０に記憶するために必要な時間である。ｔＷＲは、書込みバッファ中のデータを完全にメモリセル１７０に書き込むことができることを保証するために必要な時間／最小時間である。ｔＷＲが満たされない場合、例えば、ｔＷＲがデータをメモリセル１７０中に記憶するのに十分に長くはない場合には、完全なデータの記憶が行われず、読出し不良、例えば、不正確な読出しが起こり得る。検査回路では、一般に、メモリの実際の動作において使用されるｔＷＲにほぼ等しい標準のｔＷＲを使用する。例えば、非特許文献１によれば、ｔＷＲは１２ｎｓである。
【００１４】
メモリアレイ１４０のサイズが大きくなるにつれ、アレイを検査するのに必要な時間も長くなる。メモリアレイ１４０を検査するのに必要な時間を低減するために様々な提案がなされてきている。既知のデータをメモリアレイ１４０に書き込むために必要な時間は、各メモリアレイの各列に一時に１行分同じデータを同時に書き込むなどの手法を用いて削減されてきている。しかし、検査のタイプによっては、ワード線をある固定の正電圧に、数十ミリ秒など延長された期間にわたって保つ必要があることもある。１つのメモリデバイス中に数千本のワード線があるときには、メモリアレイ１４０の各ブロック中のただ１本のワード線しか一時にアクセスできないので、メモリ検査に長い時間がかかってしまう。
【００１５】
メモリブロック１４５のいくつかの領域には、故障またはエラーの影響をより受けやすいメモリセル１７０があるのでメモリ検査に追加の問題が生ずる。図３に示すように、メモリブロック１４５には、フリンジ区域（ｆｒｉｎｇｅ  ａｒｅａ）を形成するメモリサブブロック１５５の周辺部に近接したメモリセル１７０の区域がある。ある区域は、別の区域のすぐ隣にまたは近傍にある場合、近接しているという。フリンジ区域には、ダミー行、例えば、行１０２に近接した第１の行、例えば、行１０４、１０８が含まれる。さらに、フリンジ区域には、ダミー列、例えば、列１１２に近接した第１の列、例えば、列１１４、１１８が含まれることもある。折り返したディジット線（ｆｏｌｄｅｄ  ｄｉｇｉｔｌｉｎｅ）１６０（図３）、例えば、ツイスト部を有するメモリサブブロック１５５には、ツイスト部１６０に近接した、メモリセル１７０のもう１つのフリンジ区域を形成するもう１つの区域がある。例えば、ツイスト部１６０に近接したフリンジ区域には、ツイスト部１６０に近接して配置される、例えば、行１１０行などのダミー行に近接した、例えば、行１０７、１０９などの行が含まれる。フリンジ領域中のメモリセル１７０には、このメモリセル１７０の信頼性に影響を与える可能性がある固有の影響力がある。
【００１６】
メモリセルのエッジとは、サブアレイ（ｓｕｂａｒｒａｙ）／ブロック／バンク（ｂａｎｋ）の物理的境界に近接して、あるいは近傍に配置されるメモリセルのことを意味する。換言すれば、エッジには、ダミーメモリセルに近接しているか、それともダミーメモリセルと最も強い干渉を起こすメモリセルが含まれる。エッジメモリセルは、対応するダミーセルの物理的影響及び／又は電子的影響を受ける可能性がある。エッジメモリ行は、サブアレイ／ブロック／バンクの物理的境界に近接して、あるいは近傍に配置される行である。エッジメモリ行は、必ずしも物理的境界に最も近い行だけに限定されるわけではなく、物理的境界に近いいくつかの行が含まれることもある。同様に、エッジメモリ列は、サブアレイ／ブロック／バンクの物理的境界に近接して、あるいは近傍に配置される列である。エッジメモリ列は、必ずしも物理的境界に最も近い列だけに限定されるわけではなく、物理的境界に近いいくつかの列が含まれることもある。エッジサブアレイ、またはエッジブロックは、メモリバンクの物理的境界に近接して、あるいは近傍に配置されるサブアレイのことである。
【００１７】
メモリサブブロック１５５の周辺部の周囲にダミーメモリセルを設けて、メモリブロック１４５の製造中におけるプロセスがばらつかないように支援することが知られている。例えば、図３において、ワード線１０２上に配置されるメモリセル１７０とビット線１１２上に配置されるメモリセル１７０は、ダミーメモリセルである。さらに、折返しディジット線１６０を有するメモリサブブロック１５５において、折返しディジット線１６０の周辺部の周囲にダミーセルを設けてメモリサブブロック１５５の製造中におけるプロセスがばらつかないように支援することが知られている。したがって、ビット線１１０上に配置されるメモリセル１７０もまた、ダミーセルである。
【００１８】
メモリブロック１４５のある区域に配置されるメモリセルは、他のメモリセルに比べて弱くなる傾向がある。例えば、メモリブロック１４５のエッジの近く、またはサブブロック１５５のエッジの近くに配置されたメモリセルは、より弱くなる、またはエッジ近くに配置されていないメモリセルに比べて動作マージンがより小さくなる（すなわち、「動作限界に近い（ｍａｒｇｉｎａｌ）」）傾向がある。さらに、メモリブロック１４５、またはサブブロック１５５の折返しディジット線１６０の近くに配置されたメモリセルは、ツイスト部１６０の近くに配置されていないメモリセルに比べて弱くなる傾向がある。
【００１９】
メモリブロック１４５のある区域に配置されたメモリセルを検査することがより困難なこともある。メモリブロック１４５、またはサブブロック１５５のエッジの近くに配置されたメモリセルは、一般にダミーセルによってエッジから分離されている。ダミーセルには一般に、接地してそれに関連するアクセストランジスタをオフにするためのワード線がある。さらに、アレイの周辺の列に近接したダミーセルには、中間電圧に結合されるビット線がある。したがって、メモリブロック、またはサブブロックのエッジの近くに配置されたダミーセルでは、全電圧を受け取ることができない。したがって、ダミーセルは、近接したメモリセルの動作マージンに影響を与え、また近接したメモリセルの検査にも影響を与える可能性がある。同様に、ディジット線ツイスト部（ｄｉｇｉｔｌｉｎｅ  ｔｗｉｓｔ）に近接して配置されたダミーセルも、これらのダミーセルに近接したメモリセルのマージン及び検査容易性に影響を与える。
【００２０】
したがって、メモリアレイの離散的区域を効果的に検査できる検査方法があることが望ましい。より詳細には、メモリアレイ１４０（またはメモリブロック１４５もしくはサブブロック１５５）の周辺部近くのメモリセル１７０や折返しディジット線１６０近くのメモリセルなど、メモリブロックのフリンジ区域に配置されたメモリセルのマージンを検査する検査方法があることが望ましい。
【００２１】
【非特許文献１】Micron datasheet 256mb DRAM specification (http://download.micron.com/pdf/datasheets/dram/256MSDRAM_E.pdf)
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、一般に弱いまたは動作限界近くで良好であることが知られているメモリアレイの離散的領域を検査するメモリデバイスの検査方法及びその検査システムを提供することにある。
【課題を解決するための手段】
【００２３】
メモリアレイのフリンジ区域中のメモリセルは、より厳しい検査要件の下で検査が行われる。例えば、メモリアレイまたはサブアレイの周辺部に近接した各行内のメモリセルはすべて、より厳しい書込み特性を使用して書き込まれ読み出される。これらのより厳しい書込み特性には、標準よりも低い電圧レベル及び標準より短いｔＷＲ時間を使用することが含まれる。より厳しい検査仕様を使用することにより、弱いまたは動作限界近くで良好なメモリセルを識別する上でのより高い信頼性を実現することができる。
【００２４】
本発明のメモリデバイスの検査方法を従来の検査方法に追加して使用することができるが、開示された検査方法を従来の検査方法の代わりに使用することもできる。さらに、メモリアレイから代表的なメモリセルを選択して検査することによって、検査時間を短縮することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明の実施の態様について説明する。  
これらの実施形態については、当業者が本発明を作成し使用できるようにするのに十分詳細に説明しており、本発明の趣旨及び範囲から逸脱することなく、構造上、論理上、または手続き上の変更を開示の特定の実施形態に対して加えることができることを理解されたい。
【００２６】
図４は、本発明に係るメモリデバイスの検査方法の一実施形態を示す図で、メモリデバイス中の一領域の検査を実行するプロセスのフローチャートを示す図である。この検査プロセス１９９は、列／行ごとに行われ、メモリサブブロック１５５のフリンジ区域のある行中のメモリセル１７０の検査が行われる。メモリサブブロック１５５の検査は、いくつかの反復により行われ、各反復には、副次的反復が含まれる。メモリ検査の各反復では、検査のためにメモリサブブロック１５５の異なる列が選択される。この検査プロセス１９９をメモリサブブロック１５５のすべての列について反復する。メモリ検査の各副次的反復では、検査のためにメモリサブブロック１５５の異なる行が選択される。検査されるメモリセル１７０は、選択された行及び選択された列に対応する。検査プロセス１９９を、１つのメモリサブブロック１５５について説明しているが、図４に示す検査プロセス１９９は、代表的なものであり、好ましい実施形態におけるものであり、検査プロセス１９９は、メモリアレイ１４０中のすべてのメモリサブブロック１５５に同時に適用される。例えば、すべてのメモリサブブロック１５５中のメモリ行番号０が、同時に選択され検査される。
【００２７】
ステップＰ１では、メモリサブブロック１５５の最初の列が選択される。ステップＰ２では、メモリサブブロック１５５の最初の行が選択される。選択された行でかつ選択された列にあるメモリセル１７０が検査される。
【００２８】
ステップＰ３では、メモリサブブロック１５５の最後の行が選択される。選択された行でかつ選択された列にあるメモリセル１７０が検査される。
【００２９】
ステップＰ４では、メモリサブブロック１５５中のツイスト部の下側のメモリ行が選択される。選択された行でかつ選択された列にあるメモリセル１７０が検査される。
【００３０】
ステップＰ５では、メモリサブブロック１５５中のツイスト部の上側のメモリ行が選択される。選択された行でかつ選択された列にあるメモリセル１７０が検査される。
【００３１】
ステップＰ６では、現在の選択列がメモリサブブロック１５５の最後の行である場合、それ以上検査すべき列はなくプロセスは終了する。そうでない場合には、このプロセスはステップＰ７へと続き、ここで順次、次の列が選択列になる。このプロセスはステップＰ２へと続く。
【００３２】
検査プロセス１９９が完了する時、メモリの最初の行、メモリの最後の行、メモリツイストの上の行、及びメモリツイストの下の行の検査が終了している。したがって、メモリサブブロック１５５のフリンジ区域は、検査が終了している。
【００３３】
図５は、本発明に係るメモリデバイスの検査システムの一実施形態を示す図で、メモリアレイのメモリサブブロックを検査するシステム構成図である。例えば、図２に示すようなメモリアレイ１４０のメモリブロック１４５のサブブロック１５５を１つだけ示しているが、このメモリサブブロック１５５の検査は、メモリアレイ１４０中のあらゆるメモリサブブロック１５５についての代表的なものである。
【００３４】
図１〜図３に示すように、検査制御装置４５０がメモリサブブロック１５５を備えたメモリデバイス１００に線４５１を介して結合されている。しかし、検査制御装置４５０は、適切なソフトウェア、ファームウェア、またはハードウェアを用いてプログラムされて、メモリデバイス、その周辺回路、ならびにそのデコーダ及びアクセス回路へと信号を供給する。信号を供給することによって、検査制御装置４５０は、図４に示す検査を実施するとともに、さらに詳細には図６に示すような検査を実施する。この目的では、検査制御装置４５０は、マイクロプロセッサ、マイクロコントローラ、または検査デバイスへ適切な信号を供給するその他任意のプログラム可能な構成要素とすることができる。
【００３５】
最初に、列／行ごとに、例えば、メモリサブブロック１５５の最初の列、すなわち、列２７０（列番号０）、及び最初の行、すなわち、行２８０（行番号０）が選択される。選択された列でかつ選択された行に対応するメモリセル１７０が検査される。次の副次的反復では、メモリサブブロック１５５の最後の行、すなわち、行２８２が選択される。次いで、選択された列でかつ選択された行に対応するメモリセル１７０が検査される。次の副次的反復では、折返しディジット線１６０の下のメモリ行、すなわち、行２８４が選択される。次いで、選択された列でかつ選択された行に対応するメモリセル１７０が検査される。次の副次的反復では、折返しディジット線１６０の上のメモリ行、すなわち、行２８６が選択される。次いで、選択された列でかつ選択された行に対応するメモリセル１７０が検査される。選択列が新しい選択列に変更され、検査プロセスが反復され、選択行はこの場合も各メモリサブブロック１５５の最初の行から開始される。列の番号が増加するように、すなわち、列番号１が、そして、列番号２７２が列番号０の後で選択されることが好ましい。メモリブロック１４５の最後の列が検査を終了すると、検査が完了する。
【００３６】
メモリセル１７０が検査で不合格になる場合には、不合格になったメモリセル１７０の位置を記憶し、メモリアレイ１４０の残りの検査を続行する。検査プロセスでは、不合格となるメモリセル数を数え上げる。所定数のメモリセル１７０が不合格となる場合、その検査プロセスは終了する。他の態様では、後ほど、記憶された位置を使用して、不合格となったメモリセル１７０について、調節（ａｃｃｏｍｍｏｄａｔｉｏｎ）を行うことが可能であり、例えば、冗長行をアクティブにするか、あるいは可能なら、メモリセル１７０を修復することができる。
【００３７】
図６は、図４に示したメモリデバイスの検査方法のさらに詳細な検査を実行するプロセスのフローチャートを示す図である。検査プロセス２００で、上述した検査プロセス１９９と異なるのは、検査プロセス２００がメモリアレイ１４０の全体を検査することに関して説明している点である。この例では、各メモリサブブロック１５５が５１２行を有することにより１０２４行を有し、２５６行当たり１本の折返しディジット線を有する、少なくとも１つのメモリブロック１４５を有する、Ｍｉｃｒｏｎ社の２５６ＭビットＳＤＲＡＭメモリアレイの一例に対して検査を実施している。例示の検査プロセス２００は、メモリブロック１４５の全体に１を書き込むことから開始される。次いで、この検査プロセス２００では、一時に１列が選択され、異なる行に関連するメモリセル１７０が選択され検査され、列番号０から開始され、最終列が検査されるまで順次続けられる。検査プロセス２００中で次のステップへ進むためには、以前のプロセスステップが正常に完了したことが前提になっている。
【００３８】
ステップＳ１では、メモリアレイ１４０内のメモリブロック１４５が初期化される。あらゆるメモリアレイ１４０には、電源を供給し初期化を行う特有の方法がある。例えば、Ｍｉｃｒｏｎ社のデータシート（以上で参照済み）の１２ページを調べると、Ｍｉｃｒｏｎ社の２５６ＭビットＳＤＲＡＭメモリを初期化する適切な方法が指定されている。したがって、ステップＳ１の厳密な実行については、検査される特定のメモリに依存している。
【００３９】
ステップＳ２では、メモリアレイ１４０（図１）のモードレジスタをプログラムして、メモリデバイス１００からどのようにデータを読み出しそれにどのようにデータを書き込むかを指定する。このモードレジスタを使用してメモリデバイス１００の特定の動作モードを定義する。読出し待ち時間（例えば、列アドレスストローブ（「ＣＡＳ」）待ち時間（ｌａｔｅｎｃｙ））とは、ＲＥＡＤ（読出し）コマンドの登録から出力データが最初に利用可能となるまでのクロックサイクルで表した遅延であり、２または３クロックサイクルに設定することができる。検査プログラムを実行するために、読出し待ち時間は、２に等しくプログラムされる。メモリデバイスへの読出しアクセス及び書込みアクセスは、バースト指向になっており、バースト長とは、所与のＲＥＡＤまたはＷＲＩＴＥ（書込み）コマンドに対するアクセス可能な列位置の最大数のことである。検査プロセス２００では、バースト長を１に等しくプログラムする（すなわち、１列）。最初の列が選択列として指定される。
【００４０】
ステップＳ３では、論理１の論理値（Ｖｔｅｓｔ）（ここでは、Ｖｔｅｓｔはほぼ２．２ボルトに等しい）を、メモリアレイ１４０中のあらゆるメモリセル１７０に書き込む。各メモリサブブロック１５５中の最初の行を選択行として指定する。ステップＳ４で、各メモリサブブロック１５５中の選択行を活性化する。ステップＳ５で、選択された列でかつ選択された行に対応する各メモリセル１７０に０を書き込む。書込み動作中には、緩めたｔＷＲを使用する（例えば、１２ｎｓ）。
【００４１】
ステップＳ６では、プログラムは、ある期間、アイドル状態に留まる（例えば、「ＮＯＰ」命令）。ノーオペレーション（ｎｏ  ｏｐｅｒａｔｉｏｎ）コマンドを使用して、アイドル状態中またはウェイト状態中に望ましくないコマンドが登録されるのを防止する。すでに進行中の動作は影響されない。
【００４２】
ステップＳ７では、プリチャージが行われる。プリチャージを使用して、各メモリサブブロック１５５中の選択行を非活性化する。このメモリサブブロック１５５は、プリチャージコマンドが発行された後のある指定された期間の間、それに続く行アクセスが使用可能になる。（メモリサブブロックがプリチャージされた後には、そのメモリサブブロックはアイドル状態にあり、そのメモリサブブロックにどのようなＲＥＡＤコマンドまたはＷＲＩＴＥコマンドを発行する以前にも、そのメモリサブブロックを活性化する必要がある）。
【００４３】
ステップＳ８では、各メモリサブブロック１５５中の選択行を再活性化する。
【００４４】
ステップＳ９では、ラスロウ（Ｒａｓｌｏ）休止（ｐａｕｓｅ）が行われる。ラスロウとは、行アドレス信号が低論理レベルである場合をいう。プログラムは、低レベルのＲＡＳ信号論理レベルをある特定の期間の間、保持し、メモリセル中の０レベルを落ち着かせるようにするものである。本発明の他の実施形態では、ラスロウ休止期間を短くして、メモリセルにさらにストレスをかける。ラスロウを使用してダミーセルの放電を行うこともできる。
【００４５】
ステップＳ１０では、ステップＳ４中で活性化される各メモリサブブロック１５５中の選択行が活性化される。この再活性化ステップにより、選択行がこのメモリセル１７０に逆のデータを書く前にアクティブであることが保証される。ステップＳ１１では、論理レベル１が、この選択されたメモリセル１７０、すなわち、選択された列でかつ選択された行に対応するこれらのメモリセル１７０に書き込まれる。書込み動作中には、より厳しい短いｔＷＲとより厳しいＶｔｅｓｔが、以上で述べたように使用される。
【００４６】
ステップＳ１２では、データが選択されたメモリセル１７０から読み出される。各メモリセル１７０からのデータが実質上１に等しくない場合、検査プロセス２００は、この故障を記録する。所定数のメモリセル１７０が検査で不合格になる場合、検査プロセス２００が中断される。そうでない場合には、検査プロセス２００の実行は、ステップＳ１３へと続く。
【００４７】
ステップＳ１３では、各メモリサブブロック１５５中の最後の行について、ステップＳ４〜Ｓ１２が繰り返される可能性がある。現在の選択行が各メモリサブブロック１５５中の最初のメモリ行である場合、各メモリサブブロック１５５中の最後のメモリ行（例えば、行番号５１１）が選択行として指定され、この検査プロセス２００はステップＳ４へと続く。そうでない場合は、検査プロセス２００の実行はステップＳ１４へと続く。
【００４８】
ステップＳ１４では、各メモリサブブロック１５５中のツイスト部の下の行について、ステップＳ４〜Ｓ１２が繰り返される可能性がある。現在の選択行が各メモリサブブロック１５５中の最後のメモリ行である場合、各メモリサブブロック１５５中のツイスト部の下のメモリ行（例えば、行番号２５６）が選択行として指定され、検査プロセス２００はステップＳ４へと続く。そうでない場合は、検査プロセス２００はステップＳ１５へと続く。
【００４９】
ステップＳ１５では、各メモリサブブロック１５５中のツイスト部の上の行について、ステップＳ４〜Ｓ１２が繰り返される可能性がある。現在の選択行が各メモリサブブロック１５５中のツイスト部の下のメモリ行である場合、各メモリサブブロック１５５中のメモリツイスト部の上のメモリ行（例えば、行番号２５５）が選択行として指定され、検査プロセス２００はステップＳ４へと続く。そうでない場合は、検査プロセス２００はステップＳ１６へと続く。
【００５０】
ステップＳ１６では、ステップＳ３〜Ｓ１２が、次の列について繰り返される可能性がある。選択列が、メモリアレイ１４０中の最後の列である場合、検査プロセス２００は完了している。そうでない場合は、選択列を１だけ増分し、検査プロセス２００の実行がステップＳ３へと戻る。ステップＳ１６では、すべての列が検査されたかどうかを判定する。
【００５１】
検査プロセス２００が完了すると、メモリアレイ１４０のフリンジ区域に配置された選択メモリセル１７０は検査が完了している。メモリアレイ１４０全体の一部分だけしか検査されないので、本発明の検査プロセス２００を用いて、メモリアレイ１４０を検査する時間が短縮される。
【００５２】
したがって、検査されるメモリセル数を削減すると共に、メモリアレイ１４０を検査するのに必要な時間を短縮する検査プロセスが実現される。この検査プロセス２００ではまた、弱い、または動作限界近くで良いものにすぎないメモリセル１７０を識別し、これらの疑わしいメモリセル１７０を識別し、望むなら、修復する可能性を実現する。
【００５３】
上述した方法では、メモリアレイ１４０あるいはメモリデバイス１００のフリンジ領域内のメモリセル１７０（例えば、周辺部近くのメモリセル及び折返しディジット線近くのメモリセル）を検査する。フリンジ領域内のメモリセル１７０は、動作限界により近い可能性があるので、これらのメモリセル１７０は、Ｖｃｃレベルの影響をより受けやすい。したがって、一般に使用されるＶｃｃ値、例えば、２．５Ｖとは異なる、より厳しい電圧レベル（すなわち、Ｖｔｅｓｔ）が検査では使用される。例えば、Ｖｔｅｓｔは、２．５Ｖより低い電圧（例えば、２．２Ｖ＋／−０．１ボルト）に設定される。好ましい実施形態の一例では、Ｖｔｅｓｔは、Ｖｃｃの約８８〜９２％の範囲内にある。例えば、Ｖｃｃが２．５Ｖの場合、Ｖｔｅｓｔは、約２．２Ｖから２．３Ｖの範囲内にある。動作限界に近いメモリセルはまた、ｔＷＲ時間の長さの影響もより受けやすく、標準のｔＷＲと異なる、それよりさらに厳しいｔＷＲが、検査するために使用される。ｔＷＲを標準の１２ｎｓのｔＷＲに比べて短い時間遅延をもつように設定する。短い、すなわち、厳しいｔＷＲによる検査では、情報がそのメモリセル１７０に書き込まれるときに情報保持の問題をもつことになるメモリセル１７０を保護すると考えられる。好ましい実施形態では、ｔＷＲ検査は、標準のｔＷＲの約７９〜９６％の間で行われる。例えば、標準のｔＷＲが１１．５ｍｓの場合、ｔＷＲ検査は約９．０９から１１．０４ｍｓの範囲内で行われる。より低いＶｔｅｓｔ及びより短いｔＷＲを使用することにより、この検査プロセスでは、弱いまたは動作限界近くで良好なメモリセル１７０となるメモリセルが明らかにされるはずである。
【００５４】
特定の実施形態の例に関して本発明を説明し図示してきたが、本発明の趣旨と範囲を逸脱することなく多くの変更及び置換えを行うことができることを理解されたい。例えば、本発明を特定のメモリ特性、すなわち、ｔＷＲ及び電圧レベルに関して説明しているが、他のメモリ特性も同様に検査することができる。さらに、本発明を、特定の電圧及び／または特定のｔＷＲ時間を検査することに関して説明しているが、本発明はそのように限定されるものではない。さらに、本発明は、冗長素子がダミー素子と標準メモリ素子の間に配置される場合でも、冗長素子が異なる位置で、また標準メモリ素子に近接していない位置に配置される場合でも、冗長メモリ素子の検査に適用することができる。
【００５５】
本発明の他の実施形態では、メモリアレイ１４０は折返しディジット線を含まない。したがって、この実施形態による検査プロセスは、図５を参照して説明した実施形態とは異なるはずであり、この検査プロセスでは、メモリツイスト部に近接した行の検査はどこにもないはずである。
【００５６】
本発明のさらに他の実施形態では、メモリサブブロックのエッジに近接した行のメモリセルと、メモリサブブロックのエッジに近接した列のメモリセルが検査するために選択される。
【００５７】
本発明のさらに他の実施形態では、メモリサブブロックのエッジに近接した行のメモリセルと、メモリサブブロックのツイスト部に近接した行のメモリセルと、メモリサブブロックのエッジに近接した列のメモリセルが検査するために選択される。
【００５８】
本発明のさらに他の実施形態では、メモリサブブロックのエッジに近接した列のメモリセルが検査するために選択される。
【００５９】
本発明のさらに他の実施形態では、メモリアレイ１４０は、行ごとに検査されるプロセスの代わりに、列ごとに検査される。この実施形態では、メモリアレイのフリンジ領域がやはり検査される。
【００６０】
さらに他の実施形態では、本発明の検査プロセスは、メモリウェハに適用され、ここではウェハの周辺部上のダイ（ｄｉｅ）が検査するために選択される。
【００６１】
本発明の異なる実施形態の他の態様では、フリンジ部に近接したメモリサブブロック中の複数行が選択されて同時に検査される。例えば、あるメモリサブブロックの第１行及び第２行中のメモリセルが検査され、次いでこのメモリサブブロックの最後の行及び最後から２番目の行のメモリセルが検査される。同様にして、複数列のメモリセルを選択して同時に検査することができる。
【００６２】
したがって、本発明は前述の説明によって限定されると考えるべきではなく、特許請求の範囲の範囲によってのみ限定されるものとする。
【図面の簡単な説明】
【００６３】
【図１】８つのメモリブロックのメモリアレイを有する従来の半導体メモリデバイスのブロック図である。
【図２】図１の示したメモリデバイスの構成図である。
【図３】図２に示したメモリサブブロックの構成図である。
【図４】本発明に係るメモリデバイスの検査方法の一実施形態を示す図で、メモリデバイス中の一領域の検査を実行するプロセスのフローチャートを示す図である。
【図５】本発明に係るメモリデバイスの検査システムの一実施形態を示す図で、メモリアレイのメモリサブブロックを検査するシステム構成図である。
【図６】図４に示したメモリデバイスの検査方法のさらに詳細な検査を実行するプロセスのフローチャートを示す図である。
【符号の説明】
【００６４】
１００  半導体メモリデバイス
１０２、１１０  ワード線、ダミー行
１０４、１０６、１０７、１０８、１０９  ワード線
１１２、１１４、１１６、１１８  ビット線
１２０  行
１２５、１３５  行デコーダ及びアクセス回路
１３０  列
１４０  メモリアレイ
１４５  メモリブロック
１５５  メモリサブブロック
１６０  ツイスト部、折返しディジット線
１７０  メモリセル
１９９、２００  検査プロセス
２７０  最初の列
２７２  次の列
２８０  最初の行
２８２  最後の行
２８４  折返しディジット線の下のメモリ行
２８６  折返しディジット線の上のメモリ行
４４０  周辺回路
４５０  検査制御回路
４５１  線
【図１】
2005267695.tif 000003
【図２】
2005267695.tif 000004
【図３】
2005267695.tif 000005
【図４】
2005267695.tif 000006
【図５】
2005267695.tif 000007
【図６】
2005267695.tif 000008
【外国語明細書】
2005267695000001.pdf