(57)【要約】【課題】  ＣＭＯＳセンサにおいて、適正なＤＲＮ制御パルスＳＥＬのローレベル電圧を設定できるようにする。【解決手段】  ＳＥＬローレベル発生部１７０にてＳＥＬローレベルを少しずつ変えながら、それぞれのレベルにて、通常状態にて全画素の読出しを行なった後に、読出信号線スイッチ１７５ａをオンさせて隣接する垂直信号線５３同士を互いに接続させた状態にし、かつ出力スイッチ１７５ｂをオンさせてＳＥＬローレベル適正化処理部１８０にて、垂直信号線５３の電位を読み取る。ＳＥＬローレベル適正化処理部１８０は、読み取った電位と閾値Ｄthとを比較することで、その測定時の電位が最適な電位であるか否かを判定する。そして、この閾値Ｄthを超えると、今回測定時のＳＥＬローレベルでは、どこかの画素でリークが生じていると判定する。ＳＥＬローレベル発生部１７０は、この結果に基づいて、適切なＳＥＬローレベルを垂直走査回路１４に設定する。【選択図】        図１
2005150801.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位画素が１次元状または２次元状に並んで配列されてなる固体撮像装置の駆動に用いられる電源電圧を設定する方法であって、
前記複数の単位画素のうちの検査対象の画素信号生成部に接続されている読出信号線の電位を読み取ることで、当該画素信号生成部について適切なローレベル電位を決定し、
この決定した結果に基づいて前記画素信号生成部の読出動作を駆動する駆動回路が使用する電源の電位を設定する
ことを特徴とする電源電圧設定方法。
【請求項２】
信号電荷に応じた画素信号を生成する画素信号生成部を含む複数の単位画素が１次元状または２次元状に並んで配列されてなり、前記画素信号生成部が生成した前記画素信号を読出信号線に出力する固体撮像装置において、
前記複数の単位画素のうちの検査対象の前記画素信号生成部に接続されている読出信号線の電位を読み取ることで、当該画素信号生成部について適切なローレベル電位を決定し、この決定した結果に基づいて前記画素信号生成部の読出動作を駆動する駆動回路が使用する電源の電位を設定する適正電位設定処理部
を備えたことを特徴とする固体撮像装置。
【請求項３】
前記適正電位設定処理部は、前記画素信号生成部に対するローレベル電位を少しずつ変えながら、それぞれのローレベル電位において読み取った前記読出信号線の電位と、前回測定した前記読出信号線の電位との差を求め、この差を予め定められている判定基準値と比較することで、前記画素信号生成部について適切なローレベル電位を決定する
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記適正電位設定処理部は、
前記読出信号線同士を互いに接続する信号線切替部と、
当該信号線切替部によって接続された前記読出信号線の電位を読み出して前記適切な電位を決定する駆動電位適正化処理部と
を有することを特徴とする請求項２に記載の固体撮像装置。
【請求項５】
前記駆動電位適正化処理部は、前記転送配線を駆動する駆動回路が使用する電源電圧を指定に応じて変化させる可変電圧発生部を有する
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項６】
前記可変電圧発生部による前記電源電圧を指定するための電源電圧指定部
を有する
ことを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記可変電圧発生部による前記電源電圧を外部から指定するための電源電圧指定端子
を有する
ことを特徴とする請求項５に記載の固体撮像装置。
【請求項８】
前記適正電位設定処理部は、
前記読出信号線同士を互いに接続する信号線切替部と、
当該信号線切替部によって接続された前記読出信号線の電位を読み出して前記適切な電位を決定する駆動電位適正化処理部と、
前記駆動電位適正化処理部が決定した結果に基づいて、前記転送配線を駆動する駆動回路が使用する電源電圧を変化させる可変電圧発生部と
を有することを特徴とする請求項２に記載の固体撮像装置。
【請求項９】
前記駆動電位適正化処理部は、前記画素信号生成部に対するローレベル電位を少しずつ変えさせながら、それぞれのローレベル電位において読み取った前記読出信号線の電位と前回測定した前記読出信号線の電位との差を求め、この差を予め定められている判定基準値と比較することで、前記画素信号生成部について適切なローレベル電位を決定する
ことを特徴とする請求項８に記載の固体撮像装置。
【請求項１０】
前記適正電位設定処理部は、
前記読出信号線同士を互いに接続する信号線切替部と、
当該信号線切替部によって接続された前記読出信号線の電位を外部に読み出す電位読出端子と
を有することを特徴とする請求項２に記載の固体撮像装置。
【請求項１１】
前記単位画素は、
信号電荷を生成する電荷生成部と、
前記電荷生成部により生成された電荷を蓄積する電荷蓄積部と、
前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記信号電荷を前記電荷蓄積部に転送する転送ゲート部と、
前記電荷蓄積部に蓄積されている前記信号電荷に応じた画素信号を生成する画素信号生成部と、
前記電荷蓄積部における前記信号電荷をリセットするリセット部と
を、当該単位画素の構成要素として含み、
他の単位画素とともに共通に接続された、前記転送ゲート部に接続されてなる前記転送配線と、
前記転送配線を駆動する転送駆動バッファと、
他の単位画素とともに共通に接続された、前記リセット部に接続されてなるリセット配線と、
前記リセット配線を駆動するリセット駆動バッファと、
他の単位画素とともに共通に接続された、前記リセット部および前記画素信号生成部に接続されてなるドレイン配線と、
前記ドレイン配線を駆動するドレイン駆動バッファと、
前記画素信号生成部により生成された前記画素信号を受け取る、他の単位画素とともに共通に接続された前記読出信号線と
が設けられており、
前記画素信号生成部により生成された前記画素信号を前記読出信号線に出力するための画素選択動作が、前記電荷蓄積部の電位の制御により行なわれるものである
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項１２】
信号電荷に応じた画素信号を生成する画素信号生成部を含む複数の単位画素が１次元状または２次元状に並んで配列されてなる画素部と、
前記複数の単位画素のうちの検査対象の前記画素信号生成部に接続されている読出信号線の電位を読み取ることで、当該画素信号生成部について適切なローレベル電位を決定し、この決定した結果に基づいて前記画素信号生成部の読出動作を駆動する駆動回路が使用する電源の電位を設定する適正電位設定処理部と、
前記適正電位設定処理部が前記の処理を行っている間、検査時以外の読取動作中に出力する画像とは異なる画像に切り替える画像切替部と
を有することを特徴とするカメラ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の単位画素が配列されてなり、アドレス制御により個々の単位画素からの信号を任意選択し読出可能な固体撮像装置に対する電源電圧設定方法、固体撮像装置、並びにこの固体撮像装置を用いたカメラ装置に関する。より詳細には、選択トランジスタを持たずに、光電変換素子と３つのトランジスタで単位画素を構成するタイプの画素駆動の技術に関する。
【背景技術】
【０００２】
Ｘ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。
【０００３】
この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。
【０００４】
ここで、一般にＣＭＯＳ型のセンサでは、ＣＣＤに比べノイズの低減を行なうため単位画素の構成が複雑化する傾向がある。たとえば、ＣＭＯＳセンサとして汎用的なものとして、図１０（Ａ）に示すように、寄生容量を持った拡散層であるフローティングディフュージョン（ＦＤＡ；Floating Diffusion Amp）構成を採りつつ、単位画素３部分に４つのトランジスタ（TRansistor）を有する４ＴＲ構成のものがよく知られている。
【０００５】
このような４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を、画素線５１を介して読出し信号線の一例である垂直信号線５３に出力する。リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線５３には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線５３と接続され、垂直信号線５３には選択画素の信号が出力される。
【０００６】
このように、単位画素３は、光電変換素子（たとえばフォトダイオードＰＤ）と４つのトランジスタで構成され、画素を選択する目的で垂直選択用トランジスタ４０を備えている構成が一般的であり、現在のほとんどのＣＭＯＳセンサにおける単位画素３は、選択トランジスタを持っている。そのため、ＣＣＤに比べ高画素化の点で不利である。
【０００７】
＜従来の単位画素の構成；３ＴＲタイプ＞
これに対して、性能を落とさない範囲で素子数を少なくするべく、単位画素３におけるトランジスタが占める面積を少なくすることで画素サイズを小さくする技術として、図１０（Ｂ）に示すように、光電変換素子（たとえばフォトダイオードＰＤ）と３つのトランジスタで単位画素３を構成するもの（３トランジスタ型画素構成；以下第２例の単位画素３という）が提案されている（たとえば特許文献１参照）。
【０００８】
【特許文献１】特許第２７０８４５５号公報
【０００９】
この第２例の単位画素３は、光電変換を行なうことで受光した光に対応する信号電荷を生成する電荷生成部３２（たとえばフォトダイオード）と、電荷生成部３２により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタ４２と、電荷生成部３２をリセットするためのリセットトランジスタ３６とを、それぞれ有している。また、図示しない垂直走査回路内に設けられている垂直シフトレジスタより転送ゲート配線（ＴＲＧ）５５を介して走査される読出選択用トランジスタ（転送ゲート部）３４が、電荷生成部３２と増幅用トランジスタ４２のゲートとの間に設けられている。
【００１０】
増幅用トランジスタ４２のゲートおよびリセットトランジスタ３６のソースは読出選択用トランジスタ３４を介して電荷生成部３２に、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２のドレインはドレイン線に、それぞれ接続されている。また、増幅用トランジスタ４２のソースは垂直信号線５３に接続されている。読出選択用トランジスタ３４は、転送ゲート配線５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセットゲート配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。
【００１１】
転送駆動バッファ１５０、リセット駆動バッファ１５２とも基準電圧である０Ｖと、電源電圧の２値で動作する。特に、この画素における従来例の読出選択用トランジスタ３４のゲートに供給されるローレベル電圧は０Ｖである。
【００１２】
水平方向の同じ列の画素は、３つの信号線、転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直ドレイン線（ＤＲＮ）５７と共通に接続されるようになっている。転送ゲート配線５５は、画素の電荷生成部３２（たとえばフォトダイオード）から垂直方向の同じ行の画素は、共通の垂直信号線（読出信号線）５３に接続されている。増幅用トランジスタ４２は各垂直信号線５３に接続されており、また垂直信号線５３は垂直列ごとに図示しない負荷トランジスタ部に接続されており、信号読出し時には、各増幅用トランジスタ４２に接続された負荷ＭＯＳによって、予め決められた定電流を流し続けるようになっている。
【００１３】
各垂直信号線５３は、図示しないカラム回路に接続されており、このカラム回路でＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理などを利用したノイズ除去などの処理が施され、処理後の画素信号は、さらに図示しない水平走査回路の駆動にしたがってカラム回路から読み出され増幅回路（出力アンプ）を経て外部に出力される。
【００１４】
また、図示しない垂直走査回路は、水平方向の一列に並んだ画素に対し適当なタイミングで転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直ドレイン線（ＤＲＮ）５７を駆動する。水平走査回路は読出し時、ＣＤＳ処理部を順番に１行ずつオンにするように信号を入力する。こうすることで、各垂直信号線（読出信号線）５３に読み出されている信号がアンプへと順々に送られていくことになる。
【００１５】
この第２例の単位画素３においては、第１例と同様に、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位に対応した信号を垂直信号線５３に出力する。
【００１６】
リセットトランジスタ３６は、リセットゲート配線（ＲＳＴ）５６が行方向に延びており、ドレイン線（ＤＲＮ）５７は殆どの画素に共通になっている。このドレイン線（ＤＲＮ）５７は、ドレイン駆動バッファ（以下ＤＲＮ駆動バッファという）１４０により駆動される。リセットトランジスタ３６はリセット駆動バッファ１５２により駆動され、フローティングディフュージョン３８の電位を制御する。
【００１７】
ここで、特許文献１に記載の技術では、ドレイン線５７が行方向に分離されているが、このドレイン線５７は１行分の画素の信号電流を流さなければならないので、実際には列方向に電流を流せるように、全行共通の配線となる。
【００１８】
電荷生成部３２（光電変換素子）にて生成された信号電荷は読出選択用トランジスタ３４によりフローティングディフュージョン３８に転送される。
【００１９】
ここで、第２例の単位画素３には、第１例とは異なり、増幅用トランジスタ４２と直列に接続される垂直選択用トランジスタ４０が設けられていない。垂直信号線５３には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、ＦＤ電位の制御により行なう。
【００２０】
このため、垂直ドレイン線５７のレベル制御が画素選択に関わり、事実上、垂直ドレイン線（ＤＲＮ）５７が第１例の垂直選択線（ＳＥＬＶ）５２と同様の目的で画素選択線（ＳＥＬ）として使用され、またリセットトランジスタ３６および増幅用トランジスタ４２の各ドレインを駆動する垂直ドレイン線５７用のパルス信号が、第１例の選択パルスＳＥＬと同様の機能をなすようになる。以下、垂直ドレイン線５７用のパルス信号をＤＲＮ制御パルスＳＥＬという。
【００２１】
たとえば通常は、垂直ドレイン線（ＤＲＮ）５７をロー（Ｌｏｗ）にすることで、ＦＤ電位をロー（Ｌｏｗ）にしている。画素を選択するときは、垂直ドレイン線（ＤＲＮ）５７をハイ（Ｈｉｇｈ）にするとともに選択行のリセットトランジスタ３６をオンさせることで選択画素のＦＤ電位をハイにし、選択画素の信号を垂直信号線５３に出す。その後、垂直ドレイン線（ＤＲＮ）５７をローに戻すことで、選択画素のＦＤ電位をローに戻す。この操作は１行分の画素に対して同時に行なわれる。
【００２２】
このようにＦＤ電位を制御するためには、１）選択行ＦＤ電位をハイにするときに、ドレイン線５７をハイにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をハイにする、２）選択行ＦＤ電位をローに戻すときに、ドレイン線５７をローにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をローにする、という動作を行なう。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、本願の発明者は、この第２のタイプの単位画素３により構成される固体撮像装置（デバイス）を試作したところ、読出対象のものを選択するための転送配線であってリセットトランジスタ３６および増幅用トランジスタ４２の各ドレイン側を駆動する信号線である垂直ドレイン線（ＤＲＮ）５７のローレベルが画質に影響を与える、という問題点を認識した。この問題点に関して、本願発明者は、その現象を解析し、以下のことを明らかにした。
【００２４】
先ず、ＤＲＮ制御パルスＳＥＬのローレベル（以下ＳＥＬローレベルともいう）は適切に設定する必要があり、不適切な場合、様々な問題を引き起こす。たとえばＳＥＬローレベルが高すぎる場合、非選択状態でも増幅用トランジスタ４２がオンとなるリーク現象が発生してしまうため、非選択の列の画素が選択列の画素の読み出しに影響を与え、ノイズとなって絵に表れる可能性がある。
【００２５】
逆に、ＳＥＬローレベルが低すぎる場合は、フローティングディフュージョン３８から電荷生成部３２（たとえばフォトダイオード）に電荷が漏れてくる可能性があり、特に暗時にノイズとなって現れる可能性がある。よって、高画質を実現するためには、リーク現象を起こさない範囲でより高いレベルにＳＥＬローレベルを設定することが好ましい。
【００２６】
これを実現するには、定電圧発生回路を用いて、設計上最適と考えられる値を評価サンプルで予め求め、全てのチップに製造の過程で均一に設定することが考えられる。
【００２７】
しかしながら、実際は環境温度や製造ばらつきによって、ＳＥＬローレベルの最適値は様々な値を取るために、結果として、性能劣化や歩留まり低減として表面化して来る。
【００２８】
本発明は、上記事情に鑑みてなされたものであり、環境温度や性能ばらつきの影響を受けることなく、適切なＳＥＬローレベルを設定することができる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明に係る固体撮像装置に対する電源電圧設定方法は、複数の単位画素が１次元状または２次元状に並んで配列されてなる固体撮像装置の駆動に用いられる電源電圧を設定する方法であって、複数の単位画素のうちの検査対象の画素信号生成部に接続されている読出信号線の電位を読み取ることで、この画素信号生成部について適切なローレベル電位を決定し、この決定した結果に基づいて画素信号生成部の読出動作を駆動する駆動回路が使用する電源の電位を設定することとした。
【００３０】
本発明に係る固体撮像装置は、前記本発明に係る電源電圧設定方法を実施するのに好適な装置であって、検査対象の画素信号生成部に接続されている読出信号線の電位を読み取ることで、この画素信号生成部について適切なローレベル電位を決定し、この決定した結果に基づいて画素信号生成部の読出動作を駆動する駆動回路が使用する電源の電位を設定する適正電位設定処理部を備えるものとした。
【００３１】
また従属項に記載された発明は、本発明に係る固体撮像装置のさらなる有利な具体例を規定する。
【００３２】
たとえば、検査対象の画素信号生成部に接続されている読出信号線の電位を読み取る仕組みとしては、既存の測定装置を利用することができる。ただし、撮像デバイス単体でも測定が可能な構成とすると、より望ましい。この場合、適正電位設定処理部の構成としては、最適な電源電圧を探索するために信号線切替部により読出信号線同士を互いに接続した状態でその読出信号線の電位を読み出して、駆動電位適正化処理部にて適切な電位を決定するようにしてもよい。この場合、駆動電位適正化処理部が決定した結果に基づいて転送配線を駆動する駆動回路が使用する電源電圧を変化させる可変電圧発生部を当該固体撮像装置内に設けることで、随時最適な電圧を設定することができる構成とするのがよい。
【００３３】
なお、駆動電位適正化処理部を装置外に配した構成としてもよい。また、決定した適正電位を、外部接続端子から転送配線を駆動する駆動回路に供給する構成としてもよい。
【発明の効果】
【００３４】
本発明によれば、画素信号生成部に接続されている読出信号線の電位を読み取って、この画素信号生成部について適切なローレベル電位を決定する。そして、この決定した結果に基づいて画素信号生成部を駆動する駆動回路が使用する電源の電位を設定するようにした。これにより、環境温度や性能ばらつきの影響を受けることなく、適切なＳＥＬローレベルを設定することができる。そしてこれにより、性能劣化や歩留まり低下を防止することができる。
【発明を実施するための最良の形態】
【００３５】
＜第１実施形態＞
以下、図面を参照して本発明の実施の形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子に適用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
【００３６】
＜固体撮像装置の構成＞
図１は、本発明の第１実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この第１実施形態の固体撮像装置１は、カラー画像を撮像し得るデジタルスチルカメラとして適用されるようになっており、たとえば、静止画撮像モード時には、全画素の画素情報を独立に読み出すことによって静止画を得るモードが設定され、動画撮影モード時には、行や列を数個ずつ飛ばしながら読み出す、すなわち画素情報を間引く“間引き読出モード”が設定される。
【００３７】
また、この第１実施形態の固体撮像装置１は、ＳＥＬローレベル発生部とＳＥＬローレベル適正化処理部をイメージセンサと同じチップに内蔵している点に特徴を有する。
【００３８】
先ず、この固体撮像装置１は、入射光量に応じた信号を出力する受光素子を含む画素が行および列に配列された（すなわち２次元マトリクス状の）撮像部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部が列ごとに設けられたカラム型の構成を有している。
【００３９】
図１に示すように、この固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、本実施形態の特徴部分である適正電位設定処理部１７と、カラム処理部２６とを備えている。
【００４０】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。単位画素３は、従来技術の項にて図１０（Ｂ）に示した３トランジスタ構成のものと同様となっている。ドレイン線５７は、画素部１０の大部分の画素に共通で、列方向に延びて画素部１０の端で共通になっているか、または、電荷生成部３２の上では穴が開いた格子状の配線である。
【００４１】
駆動制御部７としては、たとえば、水平走査回路１２と垂直走査回路１４とを備える。この垂直走査回路１４内には、図１０（Ｂ）に示したＤＲＮ駆動バッファ１４０、転送駆動バッファ１５０、リセット駆動バッファ１５２などの、画素部１０を駆動するための駆動回路が含まれる。これら駆動回路には、可変電圧発生部の一例であるＳＥＬローレベル発生部１７０（詳しくは後述する）を介して、駆動電位のハイレベルとローレベルが適正に設定された電源電圧が供給される。
【００４２】
また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、およびカラム処理部２６に所定タイミングのパルス信号を供給するタイミングジェネレータ（読出アドレス制御装置の一例）２０が設けられている。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。画素部１０の各単位画素３は、デバイス全体の基準電圧を規定するマスタ基準電圧としての接地（ＧＮＤ）に接続されている。
【００４３】
なおタイミングジェネレータ２０は、画素部１０や水平走査回路１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、画素部１０や水平走査回路１２などから成る撮像デバイスとタイミングジェネレータ２０とにより、撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
【００４４】
単位画素３は、垂直列選択のための、垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介してカラム処理部２６と、それぞれ接続されている。また各垂直信号線１９上には、適正電位設定処理部１７を構成する機能部材が接続されるようになっている。この点については、後で詳しく説明する。
【００４５】
なお、垂直制御線１５は垂直走査回路１４から画素に入る配線全般を示す。たとえば図１０（Ｂ）の画素においては、転送配線５５とリセット配線５６や、ドレイン線が垂直走査回路１４から入る場合には、ドレイン線も含む。水平走査回路１２や垂直走査回路１４は、たとえばデコーダを含んで構成され、タイミングジェネレータ２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＧ、ＤＲＮ制御パルスＳＥＬなど）が含まれる。
【００４６】
画素部１０にて得られる画素信号は、垂直信号線１９を介して、また負荷Ｉ／Ｆ（インタフェース）部１７を経由して、カラム処理部２６に渡される。本実施形態の固体撮像装置１における特徴部分である適正電位設定処理部１７については、後で詳しく説明する。
【００４７】
カラム処理部２６は、列ごとに設けられており、１行分の画素の信号を受けて、その信号を処理する。たとえば、タイミングジェネレータ２０から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と信号レベルとの差分をとる処理を行なう。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。なお、カラム処理部２６の後段には、必要に応じてＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。
【００４８】
図示しないが、水平走査回路１２は、水平方向の読出列を規定する（カラム処理部２６内の個々のカラム回路を選択する）水平デコーダと、水平デコーダにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路とを有する。また、図示しないが、垂直走査回路１４は、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダと、垂直デコーダにて規定された読出アドレス上（行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路とを有する。なお、垂直デコーダは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。タイミングジェネレータ２０は、水平アドレス信号を水平デコーダへ、また垂直アドレス信号を垂直デコーダへ出力し、各デコーダは、それを受けて対応する行もしくは列を選択する。
【００４９】
カラム処理部２６により処理された電圧信号は、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力アンプ２８に入力され、この後、撮像信号Ｓ０として図示しない外部回路に供給される。つまり、カラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１９→カラム処理部２６→水平信号線１８→出力アンプ２８の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１９を介してパラレルにカラム処理部２６に送り、ＣＤＳ処理後の信号は水平信号線１８を介してシリアルに出力するようにする。垂直制御線１５は、各行の選択を制御するものである。
【００５０】
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して行方向および列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
【００５１】
本実施形態の構成における特徴部分である適正電位設定処理部１７は、画素選択線（ＳＥＬ）としての機能をなす垂直ドレイン線（ＤＲＮ）５７のローレベルを設定するための電圧を垂直走査回路１４に供給するＳＥＬローレベル発生部１７０、各垂直信号線１９に対してドレイン端子が接続された負荷ＭＯＳトランジスタ１７１を含む負荷トランジスタ部１７２、および各負荷ＭＯＳトランジスタ１７１を駆動制御する負荷制御部（負荷ＭＯＳコントローラ）１７４を有する。各負荷ＭＯＳトランジスタ１７１のゲート端子には、負荷制御部１７４からの負荷制御信号ＣＴldが共通に入力される。
【００５２】
負荷制御部１７４は、負荷制御信号ＣＴldを制御して、信号読出し時に、検査対象の増幅用トランジスタ４２と共通の垂直信号線５３と接続されている負荷ＭＯＳトランジスタ１７１をオンさせることで、その検査対象の増幅用トランジスタ４２に、予め決められた定電流を流し続けるように制御する。なお、通常の「信号読出し期間」、全ての行は同時に読み出すので、その制御は共通でよい。また、後述するように、全画素を同時に読み出して最大読出し信号電圧を測定する際にもその制御は共通でよい。
【００５３】
また適正電位設定処理部１７は、入出力間を短絡（ショート）可能な多数のスイッチ１７５を含む信号線切替部１７６、信号線切替部１７６を駆動制御するスイッチ制御部１７８、および信号線切替部１７６を介して出力される信号Ｖ５３を用いて所定の比較処理や判定処理を行なう、駆動電位適正化処理部の一例であるＳＥＬローレベル適正化処理部１８０を有する。
【００５４】
信号線切替部１７６は、先ず隣接する垂直信号線５３のそれぞれの間に、入出力が接続されるように読出信号線スイッチ１７５ａを有する。また、ＳＥＬローレベル適正化処理部１８０の入力側と何れか１つの垂直信号線５３（図では右側最縁部）との間に、入出力が接続されるように１つの出力スイッチ１７５ｂを有する。各スイッチ１７５ａ，１７５ｂの制御入力端子には、スイッチ制御部１７８からのスイッチ制御信号ＣＴswが共通に入力される。
【００５５】
スイッチ１７５ａ，１７５ｂは共に、スイッチ制御信号ＣＴswがハイレベルになるとオンし入出力間を短絡状態にする一方、スイッチ制御信号ＣＴswがローレベルになるとオフし入出力間を開放（オープン）状態にする。これにより、各スイッチ１７５ａ，１７５ｂは、スイッチ制御部１７８から入力されるスイッチ制御信号ＣＴswによって、全て同時に制御可能となっている。
【００５６】
スイッチ制御部１７８は、スイッチ制御信号ＣＴswを制御して、ＳＥＬローレベル適正化処理部１８０が後述するＳＥＬローレベル適正化処理を行なう際に、垂直信号線５３間の読出信号線スイッチ１７５ａをオンさせることで全ての垂直信号線５３を短絡させ、またＳＥＬローレベル適正化処理部１８０側のスイッチ１７５ｂをオンさせることで、短絡された垂直信号線５３の信号がＳＥＬローレベル適正化処理部１８０に入力されるようにする。すなわち、ＳＥＬローレベル適正化処理部１８０にてＳＥＬローレベルが適正な電圧レベルにあるか否かを判定する際には、スイッチ制御部１７８は、スイッチ制御信号ＣＴswをハイレベルにすることで、読出信号線スイッチ１７５ａの全てと出力スイッチ１７５を共にオンにし、これにより、全ての垂直信号線５３がＳＥＬローレベル適正化処理部１８０に接続されるようにする。
【００５７】
ＳＥＬローレベル発生部１７０の構成としては、ＳＥＬローレベル適正化処理を行なうに際して、種々のＳＥＬローレベル（直流電圧）を任意に設定することが可能なものとする。デジタル値の設定によって出力電圧を設定し得る半デジタル制御的な構成のものや、出力電圧を実質的に無段階で制御可能なアナログ制御的な構成のものなどを使用できる。何れにしても、後述する第２実施形態のＳＥＬローレベル発生部ＩＦ部１９６内に設ける電圧生成回路１９６ａよりは高精度の設定が可能なものとする。本実施形態では、デジタル値によって出力電圧を設定する構成のものを使用することとする。この場合、デジタル値の最小ビットを“１”増減することで、最小ステップ分だけの調整が可能となる。
【００５８】
また、ＳＥＬローレベル発生部１７０は、その出力が垂直走査回路１４に接続されており、ＤＲＮ制御パルスＳＥＬのローレベル（ＳＥＬローレベル）を制御することが可能になっている。ＳＥＬローレベル発生部１７０、スイッチ制御部１７８、およびＳＥＬローレベル適正化処理部１８０は、連携して動作することで、先ずＳＥＬローレベル発生部１７０による制御によって少しずつＳＥＬローレベルを変えながら、ＳＥＬローレベルが適正な電圧レベルにあるか否かをＳＥＬローレベル適正化処理部１８０にて比較判定することで、ＳＥＬローレベルの適正値を見つけ出す。
【００５９】
ＳＥＬローレベル適正化処理部１８０は、ＳＥＬローレベル適正化処理を完了すると、その旨を示す判定終了信号ＤＥＴをイネーブル（Ｈ）にしＳＥＬローレベル発生部１７０に通知する。この判定終了信号ＤＥＴのイネーブル（Ｈ）を受けたＳＥＬローレベル発生部１７０は、ＳＥＬローレベル適正化処理部１８０における処理結果に基づく適正なＳＥＬローレベルを通常動作時に適用する。
【００６０】
このような構成の固体撮像装置１における画素信号の読出しは、図１０（Ａ）に示した４トランジスタ構成のものと同様である。すなわち、垂直走査回路１４は、水平方向の一列に並んだ単位画素３に対して適当なタイミングで転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直ドレイン線（ＤＲＮ）５７を駆動する。水平走査回路１２は読出し時、カラム処理部２６を順番に１行づつオンにするように信号を入力する。こうすることで、各垂直信号線１９（図１０の垂直信号線５３に相当）に読み出されている画素信号が出力アンプ２８へと順々に送られていくことになる。
【００６１】
たとえば図２は、４トランジスタ構成における、通常読出し時の駆動タイミングの一例を示すタイミングチャートである。ここで、図２は、特に読出期間中の転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直選択線（ＳＥＬＶ）５２に対する駆動パルスの波形パターンを示している。何れも、ローレベル“Ｌ”のときはディセーブル（インアクティブ）で、ハイレベル“Ｈ”のときにイネーブル（アクティブ）であるものとする。
【００６２】
先ず、ｔ０〜ｔ１の期間は、何れの信号もディセーブル（Ｌ）であり、読出選択用トランジスタ３４、リセットトランジスタ３６、および増幅用トランジスタ４２は全て非選択状態である。通常、殆どの期間はこの状態にある。
【００６３】
次に、ｔ１〜ｔ２の期間では、まずＤＲＮ制御パルスＳＥＬがイネーブル（Ｈ）となり、またリセットパルスＲＳＴもイネーブル（Ｈ）となり、これによりリセットトランジスタ３６がオンし、リセットゲートが開く状態となる。すると、フローティングディフュージョン３８にリセットトランジスタ３６を介してＤＲＮ制御パルスＳＥＬのハイレベルが入力され、フローティングディフュージョン３８がリセット状態となる。
【００６４】
次にｔ２〜ｔ３の期間では、リセットゲートを閉じるためにリセットパルスＲＳＴをディセーブル（Ｌ）とする。このとき、カラム処理部２６では、リセットレベルの読出しが行なわれる。次のｔ３〜ｔ４の期間では、読出選択用トランジスタ３４に転送パルスＴＲＧを入力し、電荷生成部３２のフォトダイオードに蓄積された電荷をフローティングディフュージョン３８側に転送させ、これによるＦＤ電圧の変化に基づく画素信号をカラム処理部２６側に送る、すなわち信号電荷を読み出す。
【００６５】
ｔ４〜ｔ５の期間では、カラム処理部２６にて、前回読み出したリセットレベルと今回読み出す画素信号のデータレベルとの差をＣＤＳ処理により除去することで、固定パターンノイズを抑制する。データレベルの読出しを終了した後、ｔ５では、再びリセットパルスＲＳＴをイネーブル（Ｈ）とすることでリセットゲートを開き、そのままｔ６にてＤＲＮ制御パルスＳＥＬがディセーブル（Ｌ）になるまで開いておき、フローティングディフュージョン３８がＤＲＮ制御パルスＳＥＬローレベルに設定されるようにする。この後、ｔ７にて、リセットゲートを閉じるためにリセットパルスＲＳＴをディセーブル（Ｌ）とする。
【００６６】
＜ＳＥＬローレベル適正化処理部の構成＞
図３は、ＳＥＬローレベル適正化処理部１８０の一構成例を示すブロック図である。図示するように、ＳＥＬローレベル適正化処理部１８０は、出力スイッチ１７５ｂを介して入力される垂直信号線５３の電圧信号（アナログ値）Ｖ５３をデジタル値（信号線データ）Ｄ５３に変換するＡ／Ｄ（analog to digital ）変換部１８２と、デジタル化された信号線データＤ５３を保持するメモリ（記憶媒体）１８４と、メモリ１８４から読み出した前回測定した分の信号線データＤ５３ａと、今回測定した分の信号線データＤ５３ｂを所定の基準に従って比較することで、リーク現象の有無を判定する比較処理部１８６とを有している。比較処理部１８６には、リーク現象の有無を判定するための判定指標値として、閾値電圧Ｖthに対応する閾値データＤthが設定されている。
【００６７】
比較処理部１８６は、メモリ１８４から読み出した前回測定分の垂直信号線５３の電圧Ｖ５２ａ（そのデジタルデータをＤ５３ａとする）と、今回測定分の垂直信号線５３の電圧Ｖ５２ｂ（そのデジタルデータをＤ５３ｂとする）との電圧差ΔＶ５３（そのデジタルデータをΔＤ５３とする）を取る（ΔＤ５３＝｜Ｄ５３ａ−Ｄ５３ｂ｜）。比較処理部１８６は、電圧差ΔＶ５３（ΔＤ５３）が、閾値Ｖth（Ｄth）よりも大きい場合に今回測定時のＳＥＬローレベルでは、どこかの画素でリークが生じていると判定する。
【００６８】
各回の測定結果を所定の判定基準と直接に比較するのではなく、メモリ１８４から読み出した前回測定分の垂直信号線５３の電圧Ｖ５２ａと、今回測定分の垂直信号線５３の電圧Ｖ５２ｂとの電圧差ΔＶ５３を、実際の判定指標値に用いるのは、比較器のビット数を少なくするためである。たとえば、つまり、Ｄ５３ａとＤ５３ｂ＋Ｖｔｈの場合は比較器は、Ｄ５３ａと同じ１０ビット必要になるが、Ｄ５３ａ−Ｄ５３ｂとＶｔｈの場合は、Ｖｔｈと同じ程度のビット数で済む。
【００６９】
＜ＳＥＬローレベルの適正化処理＞
図４は、上記第１実施形態の構成における固体撮像装置１において、適正なＳＥＬローレベルを見つけ出す、すなわち最適ＳＥＬローレベルを判定するＳＥＬローレベル適正化処理の処理手順の一例を示したフローチャートである。
【００７０】
最適ＳＥＬローレベルとは、非選択状態で増幅用トランジスタ４２がオンとなるリーク現象を起こさない範囲で、より高い電圧レベルと言い換えることができる。そこで本実施形態では、少しずつＳＥＬローレベルを変えながら、そのＳＥＬローレベルが、上述した最適ＳＥＬローレベルにあるか否かを比較判定する。
【００７１】
たとえば、固体撮像装置１は、先ず判定処理を開始すると（Ｓ１０）、ＳＥＬローレベル発生部１７０が、ＳＥＬローレベルが０Ｖとなるよう垂直走査回路１４を制御する（Ｓ１２）。この後、タイミングジェネレータ２０により図２に示したタイミングチャートに従い各パルス信号を制御することで、全ての画素の読出しを行なう（Ｓ１４；図２のｔ１〜ｔ６期間に相当）。そして、期間ｔ６〜ｔ７にて、ＦＤ電位をＳＥＬローレベルに設定する。ＳＥＬローレベル発生部１７０によりＳＥＬローレベルが０Ｖとなるようにしているので、この読出しを行なった後の全てのフローティングディフュージョン３８がＳＥＬローレベル＝０Ｖに設定される（Ｓ１６）。
【００７２】
全ての画素信号が読み出され、フローティングディフュージョン３８が０Ｖ（＝ＳＥＬローレベル）に設定された後、スイッチ制御部１７８は、スイッチ制御信号ＣＴswをイネーブル（Ｌ）とし、読出信号線スイッチ１７５ａの全てと出力スイッチ１７５ｂとを短絡し、垂直信号線５３をＳＥＬローレベル適正化処理部１８０に接続する（Ｓ１８）。
【００７３】
次に、タイミングジェネレータ２０は、全ての画素について、ＤＲＮ制御パルスＳＥＬをイネーブル（Ｈ）とする。このとき、短絡された垂直信号線５３には、全ての垂直信号線５３のうち最も高い電圧（最大読出信号線電圧）Ｖｍａｘが出力される。これは、全ての画素の増幅用トランジスタ４２のゲート側であるフローティングディフュージョン３８が０Ｖ（＝ＳＥＬローレベル）に設定されているので、最も高い電圧Ｖｍａｘが短絡された各垂直信号線５３に出力され、それが残りの増幅用トランジスタ４２のソース側に印加され、オフ状態になるからである。
【００７４】
ＳＥＬローレベル適正化処理部１８０は、このときの垂直信号線５３の電圧Ｖ５３である信号線電圧Ｖｍａｘを読み出し（Ｓ２０）、Ａ／Ｄ変換部１８２でデジタル化し、メモリ１８４に記憶しておく（Ｓ２２−ＹＥＳ，Ｓ２４）。このデジタル化されメモリ１８４に記憶されたデジタル値Ｄ５３ａは、次回測定時には、前回測定時のデジタル値Ｄ５３ｂとして使用される。
【００７５】
次にＳＥＬローレベル発生部１７０は、次回測定時のＳＥＬローレベルを、今回測提示のＳＥＬローレベル（初回は０Ｖ）よりも、設定可能な最小ステップ分だけ高くした値（２回目はＳｍｉｎ）に設定する（Ｓ２６）。
【００７６】
次いで、ＳＥＬローレベル適正化処理部１８０は、前述と同様にして、全ての画素について、画素信号を読み出し、フローティングディフュージョン３８をＳＥＬローレベルに設定し、また全ての垂直信号線５３を短絡して、そのときの最大読出信号線電圧Ｖｍａｘを読み出す（Ｓ１４〜Ｓ２０）。
【００７７】
この後、ＳＥＬローレベル適正化処理部１８０では、今回測定した最大読出信号線電圧Ｖｍａｘn（＝Ｖ５３ａ）をＡ／Ｄ変換部１８２にてデジタル化（＝Ｄ５３ａ）して、メモリ１８４に記憶しておいた前回測定時の最大読出信号線電圧Ｖｍａｘn-1（＝Ｄ５３ｂ）と比較する。最初の比較は、１回目の測定によって得たＳＥＬローレベル＝０ＶのときＶｍａｘ1と２回目の測定によって得たＳＥＬローレベル＝ＳｍｉｎのときのＶｍａｘ2との比較になる。
【００７８】
比較処理部１８６は、前回測定時の最大読出信号線電圧Ｖｍａｘn-1（最初の比較ではＳＥＬローレベルが０ＶのときのＶｍａｘ）と今回測定時の最大読出信号線電圧Ｖｍａｘn（最初の比較ではＳＥＬローレベルがＳｍｉｎのときのＶｍａｘ）との電圧差ΔＶ５３（デジタル値ΔＤ５３）がある閾値Ｖth（デジタル値Ｄth）よりも小さい場合（Ｓ３０−ＮＯ）、ＳＥＬローレベル適正化処理部１８０は、今回の測定で得た新しい最大読出信号線電圧Ｖｍａｘnをデジタル化した値Ｄ５３ａをメモリ１８４に保存する（Ｓ２４）。このメモリ１８４に記憶されたデジタル値Ｄ５３ａは、次回測定時には、前回測定時のデジタル値Ｄ５３ｂとして使用される。次にＳＥＬローレベル発生部１７０は、２回目の測定の予備段階と同様にして、次回測定時のＳＥＬローレベルを、今回測提示のＳＥＬローレベルよりも、設定可能な最小ステップ分だけ高くした値に設定する（Ｓ２６）。
【００７９】
次いで、ＳＥＬローレベル適正化処理部１８０は、再び、前述と同様にして、全ての画素について、画素信号を読み出し、フローティングディフュージョン３８をＳＥＬローレベルに設定し、また全ての垂直信号線５３を短絡して、そのときの最大読出信号線電圧Ｖｍａｘを読み出す（Ｓ１４〜Ｓ２０）。こうして、前回測定時の最大読出信号線電圧Ｖｍａｘn-1と今回測定時の最大読出信号線電圧Ｖｍａｘnとの差ΔＶ５３がある閾値Ｖthよりも大きくなるまで繰り返す。
【００８０】
なお、ステップＳ１４にて行なう全画素の読出しには１／５０〜１／６０秒程度を要するが、その後のステップＳ１６以降の処理、たとえばＳＥＬローレベル適正化処理部１８０における判定処理やその結果に基づくＳＥＬローレベル発生部１７０による適正ＳＥＬローレベルの設定処理は短時間に可能であり、たとえば垂直ブランキング期間内に行なうこともできる。
【００８１】
ＳＥＬローレベル適正化処理部１８０の比較処理部１８６は、前回測定時の最大読出信号線電圧Ｖｍａｘn-1と今回測定時の最大読出信号線電圧Ｖｍａｘnとの差ΔＶ５３が閾値Ｖthよりも大きくなった場合（Ｓ３０−ＹＥＳ）、今回測定時のＳＥＬローレベルでは、どこかの画素でリークが生じていると判定し、判定終了信号ＤＥＴをイネーブル（Ｈ）にし、判定作業が終了したことをＳＥＬローレベル発生部１７０に伝える（Ｓ３２）。
【００８２】
この通知を受けたＳＥＬローレベル発生部１７０では、ＳＥＬローレベル適正化処理部１８０における処理結果に基づく適正なＳＥＬローレベルを設定する。たとえばＳＥＬローレベル発生部１７０は、先ず今回測定時のＳＥＬローレベルが予め定められているマージン値よりも低いか否かを判定する（Ｓ３４）。そして、今回測定時のＳＥＬローレベルがマージン値よりも低い場合には、最適ＳＥＬローレベルを０Ｖに設定する（Ｓ３４−ＹＥＳ，Ｓ３６）。一方、今回測定時のＳＥＬローレベルがマージン値以上の場合には、ＳＥＬローレベル発生部１７０は、今回測定時のＳＥＬローレベルからあるマージン分だけ低くした電圧を最適ＳＥＬローレベルとして設定する（Ｓ３４−ＮＯ，Ｓ３８）。
【００８３】
そして、ＳＥＬローレベル発生部１７０は、適正レベルとして設定したＳＥＬローレベルの値を以降再びＳＥＬローレベル適正化処理を行なうまで、最適ＳＥＬローレベルとして通常動作時に適用する。
【００８４】
以上説明したように、第１実施形態の固体撮像装置１やＳＥＬローレベル適正化処理に依れば、ＳＥＬローレベルを少しずつ変化させて、非選択状態での増幅用トランジスタがリーク現象を起こさない範囲で、できるだけ高い電圧を見つけ出し、これに対応する電圧を、ＳＥＬローレベルの適正値として実働時にも適用するようにしたので、性能ばらつきに依らず、性能劣化や歩留まり低下を防止することができるようになった。
【００８５】
また、第１実施形態の構成では、最適な電源電圧を探索するために隣接する全ての垂直信号線を接続して一括でその電位を読み出し最適電圧を判定するようにしているので、後述する第４実施形態の構成とは異なり、垂直信号線５３ごとに電位を読み出し一旦メモリに保持しておき、その後に、全ての垂直信号線５３のうち最も高い電圧（最大読出信号線電圧）Ｖｍａｘを特定する必要がない。このため、処理時間が短くて済むとともに、垂直信号線５３ごとの電位を保持しておくメモリも不要であるので、回路構成がコンパクトになる。この点は、後述する第２および第３実施形態の構成でも同様である。
【００８６】
また、第１実施形態の構成では、ＳＥＬローレベル発生部１７０は、ＳＥＬローレベルを任意に設定可能な構成とし、実質的に、最適電圧を設定可能な可変電源電圧設定装置をチップ内部に持つ構成としているので、必要に応じて何度もＳＥＬローレベル適正化処理を実行して、再度最適電圧を設定することができる。つまり、随時最適電圧を判定し設定することができる。これにより、環境温度の影響を受けることなく、常に最適なＳＥＬローレベルを設定することができる。
【００８７】
また、ＳＥＬローレベル発生部１７０やＳＥＬローレベル適正化処理部１８０をイメージセンサチップ内に配置しているので、最適な電源電圧を探索するために隣接する全ての信号線を接続して、その電位を読み出し最適電圧を判定し、その結果に応じてＳＥＬローレベル発生部１７０（可変電源電圧設定装置の一例）にて最適電圧を設定する一連の機能をデバイス単体で完結させることができる。チップサイズが大きくなるものの、随時最適電圧を判定し設定することができ、取扱いは容易である。
【００８８】
＜第２実施形態＞
図５は、本発明の第２実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この第２実施形態の固体撮像装置１は、ＳＥＬローレベル発生部とＳＥＬローレベル適正化処理部とをイメージセンサチップの外部に備える構成である点に特徴を有する。イメージセンサチップの外部に用意するＳＥＬローレベル発生部やＳＥＬローレベル適正化処理部としては、通常の試験に用いられるテスタを利用することができる。
【００８９】
図示するように、第２実施形態の固体撮像装置１においては、イメージセンサチップ１９０側に、外部のＳＥＬローレベル発生部と接続する手段としてのＳＥＬローレベル用端子（ＶＳＥＬ）１９２と、外部のＳＥＬローレベル適正化処理部と接続する手段としての最大読出信号電圧端子（ＶＬＥＡＫ）１９４とを設けるようにしている。ＳＥＬローレベル適正化処理の完了を示す判定終了信号ＤＥＴ用の配線は、イメージセンサチップ１９０内に設ける必要がない。
【００９０】
また、外部に設けられるＳＥＬローレベル発生部とのインタフェースを採るＳＥＬローレベル発生部ＩＦ部１９６と、外部に設けられるＳＥＬローレベル適正化処理部とのインタフェースを採るＳＥＬローレベル適正化処理部ＩＦ部１９８とをイメージセンサチップ１９０内に設ける。ＳＥＬローレベル用端子１９２および最大読出信号電圧端子１９４の各端子数は１つとは限らず、第１実施形態で説明したＳＥＬローレベル発生部１７０やＳＥＬローレベル適正化処理部１８０をイメージセンサチップ１９０の外部に配する構成に応じて、インタフェースに必要となる分だけ設けるとよい。
【００９１】
また、図中右側に示すように、ＳＥＬローレベル発生部ＩＦ部１９６内には、予め定められている複数の固定電圧を発生可能な電圧生成回路１９６ａと、複数の固定電圧のうちの何れか１つを選択して出力するスイッチ１９６ｂと、ＳＥＬローレベル適正化処理時にはＳＥＬローレベル用端子１９２からの電圧をＳＥＬローレベルとして垂直走査回路１４に供給し、処理後にはスイッチ１９６ｂの切替出力をＳＥＬローレベルとして垂直走査回路１４に供給するように切り替えるスイッチ１９６ｃとを設けておくとよい。
【００９２】
電圧生成回路１９６ａとしては、たとえば電源−接地間に設けた、複数の抵抗素子の縦続接続と各接続点の出力に対して設けた出力バッファなどからなる簡易的な構成のものでよい。また、スイッチ１９６ｂは切替回数が実質的に無限な構成のものとしてもよいし、たとえばプログラミング可能なフューズなど１回の設定のみを許可する構成のものとしてもよい。ＳＥＬローレベル適正化処理後には、ＳＥＬローレベル発生部ＩＦ部１９６として設定可能な電圧のうち、確定した最適ＳＥＬローレベルに最も近い電圧をＳＥＬローレベル用端子１９２に供給するようにスイッチ１９６ｂを設定する。
【００９３】
ＳＥＬローレベル用端子１９２は、イメージセンサチップ１９０外に設けられるＳＥＬローレベル発生部に接続され、このＳＥＬローレベル発生部によって、ＳＥＬローレベル発生部ＩＦ部１９６および垂直走査回路１４を介して画素部（画素アレイ）１０に対するＳＥＬローレベルを制御する構成とする。また、最大読出信号電圧端子１９４は、イメージセンサチップ１９０外に設けられるＳＥＬローレベル適正化処理部と接続され、垂直信号線５３に対する出力スイッチ１７５ｂとは、最大読出信号電圧端子１９４を介して接続を取る構成とする。
【００９４】
このようにイメージセンサチップ１９０に、外部に配されるＳＥＬローレベル発生部やＳＥＬローレベル適正化処理部との接続を取る端子１９２，１９４を用意しておくことで、通常の試験に用いられるテスタによって先に説明を行なった一連の判定作業（ＳＥＬローレベル適正化処理）をウエハテスト時に行ない、最適なＳＥＬローレベルを、たとえばヒューズブローによってプログラミングしておくことができる。こうすることで、チップ面積の増大を抑えつつ、ＳＥＬローレベルを、各チップの製造ばらつきを加味した最適値に設定することができる。
【００９５】
以上説明したように、第２実施形態の固体撮像装置１やＳＥＬローレベル適正化処理に依れば、チップ外部に設けたＳＥＬローレベル発生部によりＳＥＬローレベルを少しずつ変化させつつ、非選択状態での増幅用トランジスタがリーク現象を起こさない範囲で、できるだけ高い電圧を、チップ外部に設けたＳＥＬローレベル適正化処理部により見つけ出し、これに対応する電圧を、チップ内部に設けたＳＥＬローレベル発生部ＩＦ部にてＳＥＬローレベルの適正値として実働時にも適用するようにしたので、第１実施形態と同様に、性能ばらつきに依らず、性能劣化や歩留まり低下を防止することができる。
【００９６】
また、上記第２実施形態の構成では、第１実施形態のＳＥＬローレベル発生部１７０ほど高精度ではないものの、ＳＥＬローレベル発生部ＩＦ部１９６は、ＳＥＬローレベルをある程度範囲で任意に設定可能な構成とし、実質的に、最適電圧を設定可能な可変電源電圧設定装置をチップ内部に持つ構成としているので、必要に応じて何度もＳＥＬローレベル適正化処理を実行して、再度最適電圧を設定することができる。つまり、第１実施形態と同様に、随時最適電圧を判定し設定することができる。これにより、第２実施形態の構成においても、環境温度の影響を受けることなく、常に適正なＳＥＬローレベルを設定することができる。なお、ヒューズブローによってプログラミングしておく場合には、再度最適電圧を設定することができないので、環境温度の影響に対しては適応できない。
【００９７】
また、ＳＥＬローレベル発生部１７０やＳＥＬローレベル適正化処理部１８０をイメージセンサチップの外部に配置しているので、チップサイズを小さくすることができる。
【００９８】
＜第３実施形態＞
図６は、本発明の第３実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。第２実施形態の構成では、電圧生成回路１９６ａをＳＥＬローレベル発生部ＩＦ部１９６内に設けていたが、第３実施形態の構成では、この電圧生成回路１９６ａに相当するＳＥＬローレベル設定部１９９をイメージセンサチップ１９０の外部に設ける構成としている点に特徴を有する。
【００９９】
この第３実施形態の構成では、ウエハテスト後は、確定した最適ＳＥＬローレベルを示す情報（たとえばマーキング）をそのイメージセンサチップ１９０に付しておく。また、プリント基板にイメージセンサチップ１９０とＳＥＬローレベル設定部１９９とを搭載する構成とする。そして、基板モジュール製造後（出荷前）に、ウエハテストによって確定した最適ＳＥＬローレベルに適合する電圧がＳＥＬローレベル用端子１９２に供給されるようにスイッチ１９９ｂを設定すればよい。この場合、スイッチ１９９ｂとしてはショートジャンパ（ＳＪ）を利用することができる。
【０１００】
こうすることで、ＳＥＬローレベル発生部ＩＦ部１９６内の各部を取り除き、単純にＳＥＬローレベル用端子１９２と垂直走査回路１４とを接続するだけのものとし、かつ図５の右側に示した構成のＳＥＬローレベル発生部ＩＦ部１９６と同様の構成のＳＥＬローレベル設定部１９９をイメージセンサチップ１９０外に配することができる。このため、チップ面積の増大を一層抑えつつ（ほぼ最低限に維持しつつ）、ＳＥＬローレベルを、各チップの製造ばらつきを加味した最適値に設定することができる。
【０１０１】
また、ヒューズブローとは異なりショートジャンパの取付け箇所を選択できるので、再度最適電圧を設定することができる。よって、第１実施形態のＳＥＬローレベル発生部１７０ほど高精度ではないものの、ＳＥＬローレベル設定部１９９は、ＳＥＬローレベルをある程度範囲で任意に設定可能で、実質的に、最適電圧を設定可能な可変電源電圧設定装置をチップ外に持つ構成となるので、必要に応じて何度もＳＥＬローレベル適正化処理を実行して、再度最適電圧を設定することができる。つまり第１実施形態と同様に、随時最適電圧を判定し設定することができる。これにより、第３実施形態の構成においても、環境温度の影響を受けることなく、常に適正なＳＥＬローレベルを設定することができる。
【０１０２】
また、ＳＥＬローレベル設定部１９９をチップ外に設ける構成であるから、図示したＳＥＬローレベル設定部１９９に変えて、他の構成の可変電源電圧設定装置を搭載することもできる。これにより、必要に応じて、第１実施形態のＳＥＬローレベル発生部１７０と同等もしくはより高精度の回路構成とすることもできるなど、使い勝手がより高まる。
【０１０３】
＜第４実施形態＞
図７は、本発明の第４実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。また図８は、第４実施形態の固体撮像装置１において使用されるＳＥＬローレベル適正化処理部１８０の一構成例を示すブロック図である。
【０１０４】
この第４実施形態の固体撮像装置１は、第２実施形態や第３実施形態と同様に、ＳＥＬローレベル発生部とＳＥＬローレベル適正化処理部とをイメージセンサチップの外部に備える構成である点と、従来と同様のイメージセンサチップを使用する点に特徴を有する。
【０１０５】
第４実施形態の固体撮像装置１において使用するイメージセンサチップ１９０は、図示するように、スイッチ１７５（読出信号線スイッチ１７５ａおよび出力スイッチ１７５ｂ）を有する信号線切替部１７６やスイッチ制御部１７８を備えていない。また、ＳＥＬローレベル発生部ＩＦ部１９６は、単純にＳＥＬローレベル用端子１９２と垂直走査回路１４とを接続するだけのものである。このような構成のものは、従来の３ＴＲ構成のＣＭＯＳセンサと同様のものである。
【０１０６】
信号線切替部１７６をチップ内に設けていないので、ＳＥＬローレベル適正化処理において垂直信号線５３の電圧を確認するには、出力アンプ２８の出力を確認することで、対応を採る。また、隣接する全ての垂直信号線を接続することもできないので、垂直信号線５３ごとにその電位を読み出し最大読出信号線電圧を特定した後に、最適なＳＥＬローレベル電圧を判定するようにする。
【０１０７】
具体的には、図示するように、チップ外に設けるＳＥＬローレベル適正化処理部１８０の構成として、先ずメモリ１８４には、垂直信号線５３ごとに出力アンプ２８を介して読み出した電位を保持しておくメモリ領域１８５（参照子ｊで示す；ｊは正の整数でその最大値は垂直信号線５３の数分）を用意する。また、比較処理部１８６には、メモリ領域１８５ｊから読み出した各垂直信号線５３の電圧データＤ５３ａｊのうち最も高い電圧（最大読出信号線電圧）Ｖｍａｘを特定する最大読出信号線電圧特定部１８７を有する。
【０１０８】
ＳＥＬローレベル適正化処理に際しては、垂直信号線５３ごとに電位を読み出し一旦対応するメモリ領域１８５ｊに保持しておき、その後に、全ての垂直信号線５３のうち最も高い電圧（最大読出信号線電圧）Ｖｍａｘを特定する処理が加わるものの、基本的な手順は、図４に示したものと同様でよい。
【０１０９】
この第４実施形態の構成に依れば、垂直信号線５３ごとに電位を読み出し一旦メモリ領域１８５に保持しておき、その後に最大読出信号線電圧Ｖｍａｘを特定する処理ステップが必要になるので、処理時間が長くなるとともにメモリ容量が増えるデメリットがあるが、３トランジスタ構成の既存のイメージセンサについても、適切なＳＥＬローレベルを見つけ出して設定することができるメリットがある。
【０１１０】
＜カメラ装置＞
図９は、上述した第１〜第４実施形態の固体撮像装置１を用いてカメラ装置（カメラシステム）を構成する場合の、システムアーキテクチャ例を示す図である。ここでは、固体撮像装置１の外部回路について示す。なお、図９（Ａ）は、外部回路２００の全体概要を示し、図９（Ｂ）〜図９（Ｅ）は、外部回路２００に設けられる画像切替部の構成例を示す。
【０１１１】
カメラ装置２において、固体撮像装置１の外部回路２００としては、様々な撮影モードに対応して、種々の回路構成が採られる。たとえば、図９（Ａ）に示すように、固体撮像装置１側の出力アンプ２８から出力されたアナログの撮像信号Ｓ０をデジタルの撮像データＤ０に変換するＡ／Ｄ（Analog to Digital ）変換部２１０と、Ａ／Ｄ変換部２１０によりデジタル化された撮像データＤ０に基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）２３０とを備える。デジタル信号処理部２３０は、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データＤ２を生成する。また、デジタル信号処理部２３０には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。
【０１１２】
また外部回路２００は、デジタル信号処理部２３０にてデジタル処理された画像データＤ２をアナログの画像信号Ｓ１に変換するＤ／Ａ（Digital to Analog ）変換部２４０を備える。Ｄ／Ａ変換部２４０から出力された画像信号Ｓ１は、図示しない液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスの表示画像を見ながら各種の操作を行なうことが可能になっている。
【０１１３】
ここで、第１〜第４実施形態の何れの構成においても、上述したＳＥＬローレベル適正化処理を実行するタイミングとしては、たとえば、電源投入直後に行なうのが最も好適であると考えられる。たとえば、毎回電源を投入するごとに最適ＳＥＬローレベルを判定することで、使用環境の変化に対応することができるし、たとえば画素の時系劣化などにも対応できる。また、事実上、電源投入時とほぼ等しいが、システムにスタンバイモードがある場合には、スタンバイモードから通常モードに戻るときに、ＳＥＬローレベル適正化処理を実行して、最適ＳＥＬローレベルを特定することは、有意義である。
【０１１４】
何れの場合にも、ＳＥＬローレベル適正化処理を実行中は、適切な画像を出力できない可能性があるので（たとえば処理過程でのリーク現象が生じるＳＥＬローレベルを設定時）、処理完了までは画像をミュートしておく、あるいは処理中である旨のメッセージ画面を出力するなど、適正電位設定処理部の一例である適正電位設定処理部１７が前述の処理を行なっている間、検査時以外の読取動作中に出力する通常画像とは異なる画像に切り替える画像切替部を設ける対応を採るとよい。この画像切替部は、たとえばデジタル信号処理部２３０内に設けるとよい。
【０１１５】
画像ミュートに対応した画像切替部２５０の構成としては、たとえば図９（Ｂ）に示すように、ＳＥＬローレベル適正化処理を開始してから、確定した最適ＳＥＬローレベルを垂直走査回路１４に設定するまでの間アクティブ（たとえばハイＨレベル）となる制御信号ＣＴmuteを受け、制御信号ＣＴmuteがアクティブ期間、入力画像に対してブランキングを掛ける画像ミュート処理部２５１をデジタル信号処理部２３０内に設けるとよい。
【０１１６】
またメッセージ画面に対応した構成としては、たとえば図９（Ｃ）に示すように、メッセージ画面データを保持するメモリ２５２と、制御信号ＣＴmuteがアクティブ期間は、メモリ２５２に保持されているメッセージ画面データの画像を出力させる出力画像切替部２５３とをデジタル信号処理部２３０内に設けるとよい。また図９（Ｄ）に示すように、図９（Ｃ）の構成に加えて画像合成部２５４を設け、メッセージデータだけをメモリ２５２に保持しておき、別途用意されているメニュー画面や前フレームの画像などとこのメッセージデータとを画像合成部２５４で合成しておき、制御信号ＣＴmuteがアクティブ期間は、合成された画像を出力する構成としてもよい。
【０１１７】
また、電源投入時やスタンバイモードからの復帰以外では、たとえばタイマーを内蔵しておき、ある一定時間がたつと自動的にＳＥＬローレベル適正化処理を実行するようにすることもできる。この場合、ユーザが撮像中にＳＥＬローレベル適正化処理を開始する現象が生じ得る。そしてこの場合、前述のように、ＳＥＬローレベル適正化処理を実行中は、適切な画像を出力できない可能性がある。よって、このままでは、ユーザが撮像しようとしている画像に対しては、適切でない状態を招き得る。
【０１１８】
これを避けるには、たとえばデジタルスチルカメラとしてのアプリケーションの場合、シャッタが先に切られたときには、たとえタイマー時間が処理実行タイミングに該当しても、静止画撮像が完了するまで待つとよい。また、先にＳＥＬローレベル適正化処理を開始した後にシャッタが切られたときには、その指示に基づく静止画撮像を許可せず、処理中であることを示すメッセージを表示するか、または警告音を発するとよい。処理完了後に静止画撮像を自動実行してもよいが、タイムラグが生じるので、ユーザにとっては必ずしも使い勝手がよいとは言えないからである。
【０１１９】
また、動画を表示するモニタモード時には、１／５０〜１／６０秒程度のフレームレートとしてスムーズな動画にするべく、通常、間引き読出しを行なっている。この場合にも、モニタ画面に表示されている動画像に対して実質的に影響を与えない位に、ＳＥＬローレベル適正化処理完了までの時間を短くすればよい。ここで図４に示した処理手順では、ステップＳ２６にて次回測定用のＳＥＬローレベルを変えるごとに、ステップＳ１４にて全ての画素の読出しを行なうので、そのままでは、各回の測定には１／５０〜１／６０秒より長時間を要し、処理完結には複数回の測定がなされるので相応の時間が掛かる。この時間は、１秒以下であったとしても１／５０〜１／６０秒程度よりも長くならざるを得ないので、そのままでは無視することができない。よって、撮像画像に対して実質的に影響を与えない位にＳＥＬローレベル適正化処理完了までの時間を短くするには、１／５０〜１／６０秒以下とすることが望ましい。
【０１２０】
こうすることで、ＳＥＬローレベル適正化処理を１フレーム期間もしくは１フィールド期間程度に抑えることができる。なお、この場合でも、処理中は適切な画像を出力できない可能性があることには変わりがないので、好ましくは、図９（Ｂ）に示す構成を用いて、処理中に対応する１フレーム期間もしくは１フィールド期間、画像をミュートするとよい。１フレーム期間もしくは１フィールド期間は画像がミュートされるが、視覚上の残像効果により無視することができる。あるいは、図９（Ｅ）に示すように、画像メモリを利用し、ＳＥＬローレベル適正化処理を行ない画像メモリにその撮像画像を記憶させつつ撮像画像をそのまま出力し、撮像画像に影響を与える時点、すなわち、ＳＥＬローレベル適正化処理を終了させる時点を示すフラグに基づき、画像メモリから読み出した前フレームもしくは前フィールドの画像を出力するようにしてもよい。
【０１２１】
また、上記ステップＳ１４では、全画素を読み出すこととしていたが、このステップＳ１４の処理目的は、全ての画素のフローティングディフュージョンに新たに設定されたＳＥＬローレベルを入力することにある。よって、この目的を達成することができるものであればよく、必ずしも全画素を読み出す必要はない。たとえば、全ての列のリセットゲート配線（ＲＳＴ）５６と転送ゲート配線（ＴＲＧ）５５を同時に図２のような動作を行なうことで、全画素の読出しを行なわずともＳＥＬローレベルの設定が可能となり、処理の高速化が図れる。この手法は、数１００万画素などの多画素デバイスのように、全画素を読み出すと時間の掛るものに適用すると効果が高い。
【０１２２】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１２３】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１２４】
たとえば、固体撮像装置の一例として、光を受光することで信号電荷を生成する画素部を備えたＣＭＯＳセンサを例に示したが、信号電荷の生成は、光に限らず、たとえば赤外線、紫外線、あるいはＸ線などの電磁波一般に適用可能であり、この電磁波を受けてその量に応じたアナログ信号を出力する画素が多数配列された画素部を備えた撮像装置に、上記実施形態で示した事項を適用可能である。
【０１２５】
また、上記実施形態では、ＮＭＯＳより構成されている単位画素で構成されたセンサを一例に説明したが、これに限らず、ＰＭＯＳよりなる画素のものについても、電位関係を反転（電位の正負を逆に）して考えることで、上記実施形態で説明したと同様の作用・効果を享受可能である。
【０１２６】
また、上記実施形態では、フォトダイオード１個と、トランジスタ４個の画素を例に説明したが、これに限らず、２個のフォトダイオードと２個の読出選択トランジスタに対して、リセットトランジスタと増幅用トランジスタは１個ずつで共有するなど、原理的に３トランジスタ構成と同じ動作の画素についても同様に適用できる。
【図面の簡単な説明】
【０１２７】
【図１】本発明の第１実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図２】３トランジスタ構成における、通常読出し時の駆動タイミングの一例を示すタイミングチャートである。
【図３】ＳＥＬローレベル適正化処理部の一構成例を示すブロック図である。
【図４】上記第１実施形態の構成におけるＳＥＬローレベル適正化処理の処理手順の一例を示したフローチャートである。
【図５】本発明の第２実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図６】本発明の第３実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図７】本発明の第４実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図８】第４実施形態の固体撮像装置において使用されるＳＥＬローレベル適正化処理部の一構成例を示すブロック図である。
【図９】第１〜第４実施形態の固体撮像装置を用いてカメラ装置を構成する場合の、システムアーキテクチャ例を示す図である。
【図１０】従来のＣＭＯＳセンサの構成例を示す図である。
【符号の説明】
【０１２８】
１…固体撮像装置、２…カメラ装置、３…単位画素、５…画素信号生成部、７…駆動制御部、１０…画素部、１７…適正電位設定処理部、１８…水平信号線、１９…垂直信号線、２０…タイミングジェネレータ、２６…ＣＤＳ処理部、２８…出力アンプ、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５１…画素線、５２…垂直選択線、５３…垂直信号線（読出信号線）、５５…転送ゲート配線、５６…リセットゲート配線、５７…垂直ドレイン線、１５０…転送駆動バッファ、１５２…リセット駆動バッファ、１５４…選択駆動バッファ、１７０…ＳＥＬローレベル発生部、１７１…負荷ＭＯＳトランジスタ、１７２…負荷トランジスタ部、１７４…負荷制御部、１７５ａ…読出信号線スイッチ、１７５ｂ…出力スイッチ、１７６…信号線切替部、１７８…スイッチ制御部、１８０…ＳＥＬローレベル適正化処理部、１８２…Ａ／Ｄ変換部、１８４…メモリ、１８５…メモリ領域、１８６…比較処理部、１８７…最大読出信号線電圧特定部、１９０…イメージセンサチップ、１９２…ＳＥＬローレベル用端子、１９４…最大読出信号電圧端子、１９６…ＳＥＬローレベル発生部ＩＦ部、１９６ａ…電圧生成回路、１９８…ＳＥＬローレベル適正化処理部ＩＦ部、１９９…ＳＥＬローレベル設定部、２００…外部回路、２１０…Ａ／Ｄ変換部、２３０…デジタル信号処理部、２４０…Ｄ／Ａ変換部、２５０…画像切替部、２５１…画像ミュート処理部、２３２…メモリ、２３３…出力画像切替部、２３４…画像合成部、２４０…Ｄ／Ａ変換部
【図１】
2005150801.tif 000003
【図２】
2005150801.tif 000004
【図３】
2005150801.tif 000005
【図４】
2005150801.tif 000006
【図５】
2005150801.tif 000007
【図６】
2005150801.tif 000008
【図７】
2005150801.tif 000009
【図８】
2005150801.tif 000010
【図９】
2005150801.tif 000011
【図１０】
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