(57)【要約】【課題】この発明は、LDの駆動電流対光出力特性が非直線性を有すると正確なLD光出力が得られないという課題を解決しようとするものである。【解決手段】  この発明は、駆動電流設定用DACの設定値に対して半導体レーザ４から出力される光出力が非直線性を有し、半導体レーザ４の微分量子効率と、駆動電流設定用DAC及びフルスケール設定用DACによって決定される半導体レーザ４の駆動電流対光出力の傾きを任意の区間で分割し、その一区間ごとに算出した前記微分量子効率と前記傾きの積から得られる近似光出力分解能により半導体レーザ４の光出力を制御する機能を有するものである。【選択図】  図１
2005347477.tif 000002
【特許請求の範囲】
【請求項１】
半導体レーザの微分量子効率を検出する微分量子効率検出手段と、該微分量子効率検出手段から出力される微分量子効率信号から算出される前記半導体レーザのしきい値電流とほぼ等しいバイアス電流を出力するバイアス電流設定手段と、前記半導体レーザの駆動電流を出力する駆動電流設定用デジタル・アナログ変換器と、該駆動電流設定用デジタル・アナログ変換器のフルスケールを設定するフルスケール設定用デジタル・アナログ変換器と、前記バイアス電流設定手段からのバイアス電流と前記駆動電流設定用デジタル・アナログ変換器からの駆動電流を加算する電流加算手段とを備える半導体レーザ駆動装置において、
前記駆動電流設定用デジタル・アナログ変換器の設定値に対して前記半導体レーザから出力される光出力が非直線性を有している場合、前記半導体レーザの微分量子効率と、前記駆動電流設定用デジタル・アナログ変換器及び前記フルスケール設定用デジタル・アナログ変換器によって決定される前記半導体レーザの駆動電流対光出力の傾きを任意の区間で分割し、その一区間ごとに算出した前記微分量子効率と前記傾きの積から得られる近似光出力分解能により前記半導体レーザの光出力を制御する機能を有することを特徴とする半導体レーザ駆動回路。
【請求項２】
請求項１記載の半導体レーザ駆動回路において、前記フルスケール設定用デジタル・アナログ変換器にて前記駆動電流設定用デジタル・アナログ変換器のフルスケールを任意に設定することにより前記半導体レーザの光出力分解能を任意に設定する機能を有することを特徴とする半導体レーザ駆動回路。
【請求項３】
請求項１または２記載の半導体レーザ駆動回路において、前記傾きの分割数を任意に設定することにより、前記半導体レーザの光出力分解能を任意に設定する機能を有することを特徴とする半導体レーザ駆動回路。
【請求項４】
請求項３記載の半導体レーザ駆動回路において、前記傾きの分割数を２のｎ乗とし、その乗数は前記駆動電流設定用デジタル・アナログ変換器のビット数以下であることを特徴とする半導体レーザ駆動回路。
【請求項５】
請求項１乃至４のいずれか１つに記載の半導体レーザ駆動回路において、前記近似光出力分解能を一定に保つことにより前記半導体レーザの微分量子効率の変動を打ち消す機能を有することを特徴とする半導体レーザ駆動回路。
【請求項６】
半導体レーザの微分量子効率を検出する微分量子効率検出手段と、該微分量子効率検出手段から出力される微分量子効率信号から算出した前記半導体レーザのしきい値電流とほぼ等しいバイアス電流を出力するバイアス電流設定手段と、前記半導体レーザの駆動電流を出力する駆動電流設定用デジタル・アナログ変換器と、該駆動電流設定用デジタル・アナログ変換器のフルスケールを設定するフルスケール設定用デジタル・アナログ変換器と、前記駆動電流に所定のバイアス電流を加算する駆動電流バイアス手段と、該駆動電流バイアス手段からの駆動電流と前記バイアス電流設定手段からのバイアス電流とを加算する電流加算手段を備える半導体レーザ駆動装置であって、
前記駆動電流バイアス手段が前記駆動電流に加算するバイアス電流を前記半導体レーザの所望の光出力に相当する電流より若干小さく設定することを特徴とする半導体レーザ駆動回路。
【請求項７】
請求項６記載の半導体レーザ駆動回路において、前記バイアス設定手段と前記駆動電流バイアス手段を共通としたことを特徴とする半導体レーザ駆動回路。
【請求項８】
請求項１乃至７のいずれか１つに記載の半導体レーザ駆動回路において、前記駆動電流設定用デジタル・アナログ変換器による前記半導体レーザの光出力のパラメータは、記録媒体の前記半導体レーザの光出力による書込みを行わない一部分にて算出することを特徴とする半導体レーザ駆動回路。
【請求項９】
請求項１乃至７のいずれか１つに記載の半導体レーザ駆動回路において、パラメータ記憶部を備え、前記駆動電流設定用デジタル・アナログ変換器による前記半導体レーザの光出力のパラメータを工場出荷検査テストの際に算出して前記パラメータ記憶部に記憶することを特徴とする半導体レーザ駆動回路。
【請求項１０】
請求項１乃至９のいずれか１つに記載の半導体レーザ駆動回路において、少なくとも前記駆動電流設定用デジタル・アナログ変換器及び前記フルスケール設定用デジタル・アナログ変換器を前記半導体レーザの各光出力毎に設けたことを特徴とする半導体レーザ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はCD-R駆動装置、CD-RW駆動装置、DVD-R駆動装置、DVD-RW駆動装置、DVD-RAM駆動装置、DVD+RW駆動装置などの光ディスク装置等に用いられる半導体レーザ駆動装置に関する。
【背景技術】
【０００２】
半導体レーザ（レーザ  ダイオード、以下LDという）からのレーザ光の光変調により記録媒体としての光ディスクに情報の記録を行う光ディスク装置においては、近年の情報量の増加に伴う高速記録化、記録高密度化および高信頼性化により、レーザ光の光変調は光変調のマルチパルス化や光出力の多値レベル化等により制御が必須になっている。
【０００３】
図３は半導体レーザからの記録波形の一例として相変化型記録媒体への記録用光波形を示す。従来の半導体レーザから記録媒体への記録は、ＥＦＭ（Eight Fourteen Modulation）変調コードなどに基づいて生成したマルチパルスのLD発光波形（以下マルチパルス波形と呼ぶ）により相変化型記録媒体等にマークを形成することで行っている。特に相変化型記録媒体への記録を行うには、記録媒体の記録層を半導体レーザの光出力Pwにより加熱して半導体レーザの光出力Pbにより急冷することで記録媒体の記録層にマーク形状を形成し、記録媒体の記録層上のマーク形状の消去には記録媒体の記録層温度を半導体レーザの光出力Peにより結晶化温度にする必要がある。
【０００４】
このため、上記マルチパルス波形は、LDを発光させるための光出力Pb、記録媒体上にマーク形状を形成させるための光出力PwおよびPb、記録媒体上のマーク形状を消去する光出力Pe、記録媒体上のマーク形状を読取るための光出力Prの４種類のパワーから形成されている。各々の上記光出力Pw、Pb、Pe、Prを発光させるための駆動電流Iopは、図３に示すように、Iop＝Ibias+Iw、Ibias+Ib、Ibias+Ie、Ibias+IrとしてLDを発光させて光出力Pw、Pb、Pe、Prを得ている。通常、IbiasはLDが発光状態になるような電流値、すなわち、LDのしきい値電流Ith程度に設定されている。
【０００５】
また、従来周知のように、光源であるLDは、しきい値電流Ith以下で駆動しても発光しないが、しきい値電流Ithを超える電流で駆動するとレーザ光を発生する。図２に示す上記しきい値電流Ithとレーザ発光領域での光出力Po対駆動電流Iopを表す微分量子効率(またはスロープ効率)ηは、LDの種類により異なる。さらに、同一のLDでも、図２に示すように、例えば、温度上昇や経時変化により微分量子効率の低下（図２でη⇒η'）やしきい値電流の増加（図２でIth⇒Ith'）により、光出力Poを得るための駆動電流Iopは変動する。
【０００６】
記録開始から記録終了までの間にも、LDの温度変化や経時変化等により、微分量子効率ηやしきい値電流Ithは変動する。すなわち、LDの微分量子効率ηやしきい値電流Ithの素子によるバラツキや温度変動等がLDから記録媒体への光出力を変動させ、書込み品質の低下や書込みエラーを引き起こす。図２は一般的なLDの温度変動によるIth、ηの変化を示す。LDの温度が上昇（TL→TH）すると、図２に示すようにLDが発光状態になるために必要な駆動電流（しきい値電流）Ithは増加し、微分量子効率ηは低下する。
【０００７】
従来の半導体レーザ駆動回路では、このLDの微分量子効率ηやしきい値電流Ithの素子によるバラツキや温度変動等を防ぐための方法として、LDのレーザ光出力の一部を受光素子（モニタダイオード、ピンフォトダイオード等）によりモニタし、そのモニタ信号からLDの光出力パワーが所望のパワーになるようにLDの駆動電流を制御するAPC（Auto Power Control）を用いている。
【０００８】
例えば、このようなAPCを行う従来のLD駆動装置の詳細が特許文献１に記載されている。このLD駆動装置では、LDの温度変動によるしきい値電流Ithの変動を、LDの光出力が一定の光出力になるようにバイアス電流をLDの駆動電流に加算することで補正し、また、LDの温度変動による微分量子効率ηの変動は選択されたレジスタの記録パワー値に対応して記録電流をデジタル・アナログ変換器（以下PWDACという）により出力してＬＤに流すと共にｋ倍化制御信号をフルスケールデジタル・アナログ変換器（以下フルスケールDACという）を介してPWDACに基準電流として与えて上記ｋ倍化制御信号を変更することによって該フルスケールDACの設定値対LDの光出力の傾きを一定にすることで補正可能にしている。
【０００９】
【特許文献１】特開２０００−３０６２５５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
一方、光ディスク装置においては、記録速度高速化の要求に伴い、記録媒体の回転数を向上させ、マーク形成に必要な光出力Pwを増大し続けている。また、記録媒体においては、記録媒体の記録感度の向上とともに、記録マークを形成するための光出力Pwの分解能（適正光出力のマージン）向上が必須になっている。しかし、特に相変化型記録媒体においては、記録材料の特性上、記録速度のマージンを広くすることが困難であるとされており、マーク形状を形成する為の光出力Pwの最大出力の増加と出力精度の向上及び制御の両立が必要になってきている。
【００１１】
しかし、上述した特許文献１記載のLD駆動装置において、Pwを基準にしてPWDACのフルスケールを設定し、PWDACの設定値対LDの光出力を一定にして微分量子効率ηのばらつきや温度変動を吸収する制御方法には、下記のような問題点１、２がある。  
問題点１は、PWDACの設定値対LD光出力の直線性精度がLDの特性により不十分である場合、上述したフルスケールDACによる記録電流値の制御ではLDの実際の光出力に誤差が生じるという点にある。  
問題点２は、記録速度高速化に伴ってPwが増大した場合、フルスケールDACによりPwをフルスケール基準として大きく設定するため、Pwにより分解能が低下する。
【００１２】
以下、図４を用いて上記問題点１を説明する。  
図４はLDの特性によりLDの駆動電流Iop対光出力Poが非直線性を有している場合のLDの駆動電流Iop対光出力特性を示す。記録媒体にマークを形成するために必要なLDの光出力Po=PwをフルスケールDACの基準としている。ここで、Pwに対するPWDACの設定値を８Bitとしているため、図４に示す光出力はPWDACの入力DwがFF'hの時に最大出力となるようになっている。また、PWDACの入力Dw（DACdata）が00'hのときにIbiasがしきい値電流Ithと等しくなるようにIbiasを各記録電流値Iw,Ieに加算している。
【００１３】
従来、しきい値電流Ith以上の電流でLDを駆動した場合、図４中点線で示したように微分量子効率ηを傾きとして直線的に増加しているとしてLDの光出力を制御していた。しかし、LD特性等によりLDの駆動電流対光出力が非直線性、すなわち図４中実線のように曲線である場合、例えば、相変化型記録媒体でのマークを消去するための光出力Peは、実際の光出力Peと傾きηとして予測されたPe'にδPe分だけずれを生じてしまい、記録媒体への正確な情報記録が行われなくなってしまう。
【００１４】
また、記録速度がより高速になることで、記録媒体にマーク形状を形成するためのLDの光出力が得られる駆動電流がδIw増加したとすると、１Bit当たりの駆動電流の精度はδ／256低下する。すなわち、図５に示すように、記録速度の高速化によりマーク形成の為に必要な光出力Pwが増加しているにもかかわらず、上述のようにフルスケールDACからのPWDACの基準電流をPw基準とすると、１Bit当たりの光出力精度が変動する。さらに、高速対応の記録媒体では、上述したように高速記録に対応する為にLDの光出力に対する記録層の感度を向上させているが、一方で記録層感度の向上と記録速度の高速化により、適切なマーク形状を形成をするための光出力Pw等の光出力精度がシビアになってきている。
【００１５】
本発明は、LD特性等によりLDの駆動電流対光出力が非直線性を有していてもLD光出力を正確に制御することが可能であり、さらにはLD光出力の設定精度の向上及び安定を図ることができるとともに、駆動電流設定用DACの設定値とLD光出力の制御を簡便化することができる半導体レーザ駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、請求項１に係る発明は、半導体レーザの微分量子効率を検出する微分量子効率検出手段と、該微分量子効率検出手段から出力される微分量子効率信号から算出される前記半導体レーザのしきい値電流とほぼ等しいバイアス電流を出力するバイアス電流設定手段と、前記半導体レーザの駆動電流を出力する駆動電流設定用デジタル・アナログ変換器と、該駆動電流設定用デジタル・アナログ変換器のフルスケールを設定するフルスケール設定用デジタル・アナログ変換器と、前記バイアス電流設定手段からのバイアス電流と前記駆動電流設定用デジタル・アナログ変換器からの駆動電流を加算する電流加算手段とを備える半導体レーザ駆動装置において、前記駆動電流設定用デジタル・アナログ変換器の設定値に対して前記半導体レーザから出力される光出力が非直線性を有している場合、前記半導体レーザの微分量子効率と、前記駆動電流設定用デジタル・アナログ変換器及び前記フルスケール設定用デジタル・アナログ変換器によって決定される前記半導体レーザの駆動電流対光出力の傾きを任意の区間で分割し、その一区間ごとに算出した前記微分量子効率と前記傾きの積から得られる近似光出力分解能により前記半導体レーザの光出力を制御する機能を有するものである。
【００１７】
請求項２に係る発明は、請求項１記載の半導体レーザ駆動回路において、前記フルスケール設定用デジタル・アナログ変換器にて前記駆動電流設定用デジタル・アナログ変換器のフルスケールを任意に設定することにより前記半導体レーザの光出力分解能を任意に設定する機能を有するものである。
【００１８】
請求項３に係る発明は、請求項１または２記載の半導体レーザ駆動回路において、前記傾きの分割数を任意に設定することにより、前記半導体レーザの光出力分解能を任意に設定する機能を有するものである。
【００１９】
請求項４に係る発明は、請求項３記載の半導体レーザ駆動回路において、前記傾きの分割数を２のｎ乗とし、その乗数は前記駆動電流設定用デジタル・アナログ変換器のビット数以下であるものである。
【００２０】
請求項５に係る発明は、請求項１乃至４のいずれか１つに記載の半導体レーザ駆動回路において、前記近似光出力分解能を一定に保つことにより前記半導体レーザの微分量子効率の変動を打ち消す機能を有するものである。
【００２１】
請求項６に係る発明は、半導体レーザの微分量子効率を検出する微分量子効率検出手段と、該微分量子効率検出手段から出力される微分量子効率信号から算出した前記半導体レーザのしきい値電流とほぼ等しいバイアス電流を出力するバイアス電流設定手段と、前記半導体レーザの駆動電流を出力する駆動電流設定用デジタル・アナログ変換器と、該駆動電流設定用デジタル・アナログ変換器のフルスケールを設定するフルスケール設定用デジタル・アナログ変換器と、前記駆動電流に所定のバイアス電流を加算する駆動電流バイアス手段と、該駆動電流バイアス手段からの駆動電流と前記バイアス電流設定手段からのバイアス電流とを加算する電流加算手段を備える半導体レーザ駆動装置であって、前記駆動電流バイアス手段が前記駆動電流に加算するバイアス電流を前記半導体レーザの所望の光出力に相当する電流より若干小さく設定するものである。
【００２２】
請求項７に係る発明は、請求項６記載の半導体レーザ駆動回路において、前記バイアス設定手段と前記駆動電流バイアス手段を共通としたものである。
【００２３】
請求項８に係る発明は、請求項１乃至７のいずれか１つに記載の半導体レーザ駆動回路において、前記駆動電流設定用デジタル・アナログ変換器による前記半導体レーザの光出力のパラメータは、記録媒体の前記半導体レーザの光出力による書込みを行わない一部分にて算出するものである。
【００２４】
請求項９に係る発明は、請求項１乃至７のいずれか１つに記載の半導体レーザ駆動回路において、パラメータ記憶部を備え、前記駆動電流設定用デジタル・アナログ変換器による前記半導体レーザの光出力のパラメータを工場出荷検査テストの際に算出して前記パラメータ記憶部に記憶するものである。
【００２５】
請求項１０に係る発明は、請求項１乃至９のいずれか１つに記載の半導体レーザ駆動回路において、少なくとも前記駆動電流設定用デジタル・アナログ変換器及び前記フルスケール設定用デジタル・アナログ変換器を前記半導体レーザの各光出力毎に設けたものである。
【発明の効果】
【００２６】
本発明によれば、LD特性によりLDの駆動電流対光出力特性が非直線性を有していても、これを分割して近似することでより高精度な光出力制御が可能である。  
本発明によれば、LD特性によりLDの駆動電流対LD光出力特性が非直線性を有していても、光出力分解能設定を任意に、より柔軟に制御することが可能である。
【００２７】
本発明によれば、LD特性によりLDの駆動電流対光出力が非直線性を有していても、光出力分解能をより高精度に制御することが可能となる。  
本発明によれば、LD特性によりLDの駆動電流対光出力が非直線性を有していても、LDの微分量子効率のばらつきを抑えることが可能となる。  
本発明によれば、LDの光出力が増大しても光出力分解能には影響しないとともに、より高精度な光出力制御を任意に設定することが可能になる。
【００２８】
本発明によれば、チップ面積をより小さくすることが可能になり、コストを低下させることができる。  
本発明によれば、より高信頼性で、かつ、LDの光出力をより高精度にすることができる。  
本発明によれば、LDの各光出力毎に高精度な光出力制御が可能である。
【発明を実施するための最良の形態】
【００２９】
図１は本発明を応用した情報記録再生装置の実施形態１を示す。情報の記録再生を行う記録媒体１はスピンドルモータ２に保持されて回転駆動される。記録媒体１としては相変化形記録媒体、有機色素系記録媒体や光磁気形記録媒体などの光ディスク等があるが、ここでは光ディスクが用いられている。光ピックアップ３は、情報の記録、再生を行うためのレーザ光を発光する光源としてのLD４と、このLD４からの光を光ディスク１の面上に照射して１ミクロン程度の光スポットを形成する光学系(図示しないが、光ピックアップ３内にある)と、光ディスク１からの反射光を用いて情報の再生および自動焦点、トラック追跡などの光点制御を行うための光検出器５と、LD４を駆動するレーザドライバ６とを有し、光ディスク１に対する情報の記録、再生を行う。また、光ピックアップ３は、光ピックアップ３自体を光ディスク１の半径方向に高速に駆動して位置付けるリニアモータ(図示せず)を構成している。
【００３０】
通常、この情報記録再生装置としての光ディスク装置は、パーソナルコンピュータ、ワークステーション等のホストコンピュータ(以下ホストと略す)７と例えばＳＣＳＩ（Small Computer System Interface）やＡＴＡＰＩ(AT Attached Packet Interface)の規格に則ったインターフェースケーブルで接続されており、ホスト７からの命令や情報データを含むコマンドを当該光ディスク装置内のインターフェース制御回路８で解読し、マイクロコンピュータ等から構成される演算・制御回路９はインターフェース制御回路８で解読したコマンドに従って光ピックアップ３やスピンドルモータ２を制御して光ディスク１に対する情報の記録、再生およびシーク動作を実行させる。
【００３１】
演算・制御回路９は、半導体メモリからなるＲＯＭのような記憶回路１０から、情報の再生もしくは記録に見合った、あらかじめ格納してある調整値を呼び出し、これを演算してその時に見合った指令値をレーザドライバ６に例えばシリアルI／F等を用いて指令してLD４から目的の発光量を得る。記憶回路１０に記憶されている上記調整値はレーザドライバ６に内蔵される記憶部(図示しないレジスタ)に記憶される場合もある。光検出器５は、光ディスク１からの反射光を受光して光出力信号を演算・制御回路９へ出力する。演算・制御回路９は、光検出器５からの光出力信号よりスピンドルモータ２の回転速度等を制御する制御信号を演算し、この制御信号によりスピンドルモータ２を制御する。
【００３２】
演算・制御回路９は、光検出器５からの光出力信号より得られるLD４の少なくとも２つ以上の光強度と、その時のLD４の駆動電流IopからLD４の微分量子効率を算出する微分量子効率検出手段１１（図６参照）を内蔵し、または演算・制御回路９等に搭載されている図示しない基板に微分量子効率検出手段１１を備えている。  
本実施形態１におけるLD駆動装置は、光ピックアップ３上のレーザドライバ６、光検出器５、演算・制御回路９の一部により構成される。
【００３３】
このLD駆動装置は、LD４への駆動電流を設定する駆動電流設定用DACと、該駆動電流設定用DACのフルスケールを設定するフルスケール設定用DACと、駆動電流設定用DACの設定値対LD４の光出力特性の非直線性に対応して駆動電流設定用DACとフルスケール設定用DACの設定値を記憶・演算・設定する手段である演算手段を設ける。これにより、このLD駆動装置は、上述したような非直線性に十分に近似された光出力が得られ、より正確な光出力制御が可能である。
【００３４】
図６は本実施形態１におけるLD駆動装置の構成例を示す。図６において、図１と構成上同じものは同じ番号を付けている。各駆動電流設定用DAC601〜604は図３に示したPw、Pe、Pr、Pb(Ibias)に対応して設けられ、Pw、Pe、Prに対応する各駆動電流設定用DAC602〜604にはフルスケールを変更するフルスケール設定用DAC605〜607が備えられている。図７は各駆動電流設定用DAC602〜604とフルスケール設定用DACDAC605〜607により設定できる駆動電流を表す。
【００３５】
すなわち、図７より各駆動電流Iw、Ie、Irは演算・制御回路９からの設定指令により各駆動電流設定用DAC602〜604毎に任意にその傾きを変更（図７中a→a'）することができる。各駆動電流設定用DAC601〜604は演算・制御回路９からの設定指令により各駆動電流Iw、Ie、Ir、Ib(Ibias)をそれぞれ出力し、フルスケール設定用DAC605〜607は各駆動電流設定用DAC601〜604からの駆動電流Iw、Ie、Irに対してそのフルスケールをそれぞれ演算・制御回路９からの設定指令により変更する。各駆動電流設定用DAC601〜604の設定値対LD４の光出力特性は非直線性を有している。演算・制御回路９は、微分量子効率検出手段１１で検出したLD４の微分量子効率と、駆動電流設定用DAC602〜604及びフルスケール設定用DAC605〜607によって決定されるLD４の駆動電流対光出力特性の傾きを任意の区間で分割して該傾きを直線近似し、その一区間ごとに算出した微分量子効率と傾きの積から得られる近似光出力分解能を一定に保ってLD４の微分量子効率の変動を打ち消すように駆動電流設定用DAC602〜604及びフルスケール設定用DAC605〜607を制御することでLD４の光出力を制御する。
【００３６】
各駆動電流設定用DAC602〜604及びフルスケール設定用DAC605〜607にはスイッチ608、609、610が備えられ、このスイッチ608、609、610は演算・制御回路９からの信号によりオン・オフされる。フルスケール設定用DAC605〜607からの各駆動電流は、スイッチ608、609、610により択一的に選択されて電流加算回路611に入力され、ここで駆動電流設定用DAC601からのバイアス電流Ib(Ibias)と加算されてLD４に供給されることにより、図３に一例を示したような波形の光出力がLD４から出力される。光検出器５はLD４のフロント光や、記録媒体１からの反射光を検出し、その検出信号を演算・制御回路９にフィードバックする。
【００３７】
演算・制御回路９は、微分量子効率検出手段１１で検出した微分量子効率からLD４のしきい値電流とほぼ等しい（しきい値電流と等しい又はしきい値電流よりやゝ大きい）バイアス電流を算出し、駆動電流設定用DAC601へLD４のしきい値電流とほぼ等しい（しきい値電流と等しい又はしきい値電流よりやゝ大きい）バイアス電流Ib(Ibias)を出力するように指令を出すことでAPCをかける。
【００３８】
図８は、駆動電流設定用DAC604の設定値対LD４の光出力特性が非線形性を有する場合の駆動電流設定用DAC604の設定値PwDACdeta対光出力Poを示す。ただし、Ibiasについては上述のようにAPCがかけられているので、図８でPwDAC=00'hのときのLD４への駆動電流IopはIbiasである。LD４の特性等により駆動電流設定用DAC604の設定値対LD４の光出力特性が非直線性を持つことでLD４の光出力Po対駆動電流設定用DAC604の設定値PwDACdetaの特性が非直線性をもつ。
【００３９】
図８中の802は従来技術のようにPwのフルスケールをLD４の目標光出力基準として一次直線で近似した駆動電流設定用DACの設定値（入力値）PwDACdeta対光出力Poを示す。本実施形態１では、演算・制御回路９は、図８中の点線801のように駆動電流設定用DAC602〜604の8Bitの設定値00'h〜FF'hを２のn乗で分割し(分割Bit数nは任意である。ただし分割Bit数nは8以下とする)、各分割区間D1'hからD2'hやD2'hからD3'hなど、任意の分割区間で微分量子効率ηと、駆動電流設定用DAC602〜604とフルスケール設定用DAC605〜607による傾きaの積である近似光出力分解能aηを得る。図８中の点線801はn＝2とした場合の駆動電流設定用DAC602〜604の設定値PwDACdeta対LD４の光出力Poを示す。各分割区間の近似直線分解能aηを演算・制御回路９にて算出し、図７の各駆動電流設定用DAC602〜604とフルスケール設定用DAC605〜607により各分割区間の駆動電流設定用DAC602〜604の設定値対LD４の光出力特性の傾きを任意に設定することにより、該光出力特性が非直線性を有する場合でもLD４の光出力の正確な制御をすることができる。
【００４０】
さらに、図９は図８の分割した一部（一分割区間）を拡大したものであり、縦軸が8Bitの駆動電流設定用DACの設定値D1'h〜D2'hを図１０に示すような分割Bit数n=3または図１１に示すようなn=4で補間したときの近似光出力分解能aηと近似光出力分解能の誤差δaηの比を表し、横軸が駆動電流設定用DACの設定値PwDACdetaを表している。すなわち、演算・制御回路９にて駆動電流設定用DAC602〜604の設定値の分割数を任意に設定可能とすることで、所望の光出力分解能を任意に設定することができる。
【００４１】
また、上記近似光出力分解能aηを用いることにより、駆動電流設定用DAC602〜604の駆動電流分解能が非直線性を有する場合でも、演算・制御回路９にてa'＝aη/η'となるようにa'を設定してフルスケール設定用DAC605〜607で駆動電流設定用DAC602〜604のフルスケールを変更するフルスケール設定手段を用いることにより微分量子効率の温度変動に対して光出力分解能精度の安定化を実現できる。
【００４２】
また、適正な上記分割数、すなわち上記補間直線を得るために必要な駆動電流設定用DAC602〜604の設定値対LD４の光出力データは、例えば、記録媒体１のLD４の光出力による書込みを行わない部分を用いて上記分割数に合った駆動電流設定用DAC602〜604の設定値対LD４の光出力データを上述のように測定し、ＲＯＭ１０やレーザドライバ６の内部レジスタ領域に記憶してもよいし、また、工場出荷テスト時に記録媒体１のLD４光出力による書込みを行わない部分を用いて上記分割数に合った駆動電流設定用DAC602〜604の設定値対LD４の光出力データを上述のように測定してその測定データをＲＯＭ１０に記憶しておいても良い。
【００４３】
本実施形態１によれば、LD４の特性により駆動電流設定用DAC602〜604の設定値対LD４の光出力が非直線性を有していても、これを分割して近似することでより高精度な光出力制御が可能である。  
本実施形態１によれば、LD４の特性により駆動電流設定用DAC602〜604の設定値対LD４の光出力が非直線性を有していても、フルスケール設定用DAC605〜607にて駆動電流設定用DAC602〜604のフルスケールを任意に設定し、またはその傾きの分割数を２のｎ乗とし、その乗数を駆動電流設定用DAC602〜604のビット数以下とすることにより、光出力分解能設定を任意に、より柔軟に制御することが可能である。
【００４４】
本実施形態１によれば、LD４の特性により駆動電流設定用DAC602〜604の設定値対LD４の光出力が非直線性を有していても、駆動電流設定用DAC602〜604及びフルスケール設定用DAC605〜607によって決定されるLD４の駆動電流対光出力の傾きの分割数を任意に設定することにより、光出力分解能をより高精度に制御することが可能となる。  
本実施形態１によれば、LD４の特性により駆動電流設定用DAC602〜604の設定値対LD４の光出力が非直線性を有していても、近似光出力分解能を一定に保ってLD４の微分量子効率の変動を打ち消すことにより、微分量子効率のばらつきを抑えることが可能となる。  
本実施形態１によれば、あらかじめ駆動電流設定用DAC602〜604の設定値対LD４の光出力の関係を記憶しておくことにより、より高信頼性で、かつ、光出力をより高精度にすることができる。  
本実施形態１によれば、LD４の各光出力毎に高精度な光出力制御が可能である。
【００４５】
次に、本発明を応用した情報記録再生装置の実施形態２について説明する。  
この実施形態２は、上記実施形態１において、目標とする光出力より若干小さな光出力を得る駆動電流バイアス設定手段を設ける。これにより、上述した非直線性を補正することができるとともに、LD４の各駆動電流Iw、Ie、Irにバイアスをかけることにより、各駆動電流Iw、Ie、Irを設定する駆動電流設定用DAC602〜604のBit数を減らすことが可能であり、かつ上述した書込み速度の高速化による光出力分解能の低下を防ぐことができる。
【００４６】
図１２は本実施形態２の構成例を示す。図１２において、図１及び図６と構成上同じものは同じ番号を付けている。本実施形態２では、上記実施形態１において、LD４の目標とする光出力より若干小さな光出力を得るためのバイアス電流を出力する駆動電流バイアス設定手段としての駆動電流バイアス回路620〜622が設けられている。この駆動電流バイアス回路620〜622は、演算・制御回路９からの指令により、目標とする光出力より若干小さな光出力を得るためのバイアス電流をそれぞれ発生する。
【００４７】
図１３は本実施形態２の駆動電流対光出力特性を示す。LD４の各目標とする光出力はそれぞれPr_target、Pe_target、Pw_targetとする。各駆動電流バイアス回路620〜622からのバイアス電流Ir_bias、Ie_bias、Iw_biasは、演算・制御回路９により、それぞれ目標とする光出力Pr_target、Pe_target、Pw_targetより少し低い光出力に相当する駆動電流から駆動電流設定用DAC601からのバイアス電流Ibiasを引いた値に設定される。各フルスケール設定用DAC605〜607からの出力は、各駆動電流バイアス回路620〜622からのバイアス電流Ir_bias、Ie_bias、Iw_biasが加算されてスイッチ608〜610を介して電流加算回路611にて駆動電流設定用DAC601からのバイアス電流Ibiasが加算され、LD４の光出力(図１３中の実線部に対応する光出力)が調整される。
【００４８】
各駆動電流設定用DAC602〜604は、演算・制御回路９からの設定指令により、それぞれ目標とする光出力Pr_target、Pe_target、Pw_targetより各駆動電流バイアス回路620〜622からのバイアス電流Ir_bias、Ie_bias、Iw_bias及び駆動電流設定用DAC601からのバイアス電流Ibiasをそれぞれ減算した分の各駆動電流を出力し、フルスケール設定用DAC605〜607は各駆動電流設定用DAC601〜604からの各駆動電流に対してそのフルスケールをそれぞれ演算・制御回路９からの設定指令により変更する。各フルスケール設定用DAC605〜607からの駆動電流は、各駆動電流バイアス回路620〜622からのバイアス電流Ir_bias、Ie_bias、Iw_biasが加算されるとともに電流加算回路611にて駆動電流設定用DAC601からのバイアス電流Ibiasが加算されることにより、LD４から図３に示すような波形の光出力が出力される。
【００４９】
演算・制御回路９は、微分量子効率検出手段１１で検出したLD４の微分量子効率と、駆動電流設定用DAC602〜604及びフルスケール設定用DAC605〜607によって決定されるLD４の駆動電流対光出力の傾きを任意の区間で分割して該傾きを直線近似し、その一区間ごとに算出した微分量子効率と上記傾きの積から得られる近似光出力分解能を一定に保ってLD４の微分量子効率の変動を打ち消すように駆動電流設定用DAC602〜604及びフルスケール設定用DAC605〜607を制御することでLD４の光出力を制御する。
【００５０】
上記実施形態１と同様に駆動電流設定用DAC602〜604にはフルスケール設定用DAC605〜607が備えられているため、図１３中の実線部の傾きを上記実施形態１と同様に任意に変更できる。すなわち、LD４の駆動電流は、各目標光出力Pr_target、Pe_target、Pw_targetの近傍に相当する駆動電流まで各駆動電流バイアス回路620〜622にて底上げされ、各駆動電流設定用DAC602〜604及びフルスケール設定用DAC605〜607により微調整にてLD４の光出力が制御される。
【００５１】
この実施形態２では、各駆動電流設定用DAC602〜604及びフルスケール設定用DAC605〜607が調整する駆動電流のレンジは狭くなる。すなわち、各目標光出力Pr_target、Pe_target、Pw_targetでより高精度な光出力制御が可能であるとともに、さらには各目標光出力Pr_target、Pe_target、Pw_target付近の任意の分割区間ごとに駆動電流設定用DAC602〜604及びフルスケール設定用DAC605〜607により光出力分解能を設定し、より精度の高い制御を行うことが可能である。特に記録媒体１への書込み速度が高速化した時に記録パワーPwを基準として駆動電流設定用DAC602〜604のフルスケールを決定したときよりもより高精度なPwの分解能を得ることができる。
【００５２】
また、駆動電流設定用DAC601〜604及びフルスケール設定用DAC605〜607をレーザドライバ６に搭載した場合、各駆動電流バイアス回路620〜622とPb（Ibias）設定用DAC601を共通化する構成によりレーザドライバ６のチップ面積を小さくすることができる。さらに、各駆動電流設定用DAC602〜604による駆動電流レンジが狭くなったことにより、DACのビット数を減らすことも可能である。すなわち、本実施形態２では、光出力制御の簡易化、およびレーザドライバ６内部のDACが占める面積の減少が可能である。各駆動電流バイアス回路620〜622は、駆動電流設定用DAC601と共通化する場合には、上記バイアス電流Ir_bias、Ie_bias、Iw_biasにそれぞれ上記バイアス電流Ib(Ibias)を加算したバイアス電流をそれぞれ出力するように構成される。
【００５３】
本実施形態２によれば、駆動電流バイアス回路620〜622が駆動電流設定用DAC602〜604からの駆動電流に加算するバイアス電流をLD４の所望の光出力より若干小さく設定することにより、LD４の光出力が増大しても光出力分解能には影響しないとともに、より高精度な光出力制御を任意に設定することが可能になる。
【００５４】
本実施形態２によれば、レーザドライバ６のチップ面積をより小さくすることが可能になり、コストを低下することができる。  
本実施形態２によれば、あらかじめ駆動電流設定用DAC602〜604の設定値対LD４の光出力の関係を記憶しておくことにより、より高信頼性で、かつ、光出力をより高精度にすることができる。  
本実施形態２によれば、LD４の各光出力毎に高精度な光出力制御が可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明を応用した情報記録再生装置の実施形態１を示すブロック図である。
【図２】ＬＤの光出力対駆動電流特性を示す特性図である。
【図３】相変化型記録媒体への記録用光波形例を示す波形図である。
【図４】LDの駆動電流Iop対光出力特性を示す特性図である。
【図５】従来技術のWPDACの設定値DACdata対LDの光出力特性を示す特性図である。
【図６】上記実施形態１におけるLD駆動装置の構成例を示すブロック図である。
【図７】上記実施形態１における駆動電流設定用DACの設定値とLDの駆動電流との関係を示す特性図である。
【図８】上記実施形態１における駆動電流設定用DACの設定値PwDACdeta対光出力特性を示す特性図である。
【図９】図８の一部拡大図である。
【図１０】上記実施形態１における駆動電流設定用DACの設定値D1'h〜D2'hを分割Bit数n=3で補間したときの近似光出力分解能aηと近似光出力分解能の誤差δaηの比を示す図である。
【図１１】上記実施形態１における駆動電流設定用DACの設定値D1'h〜D2'hを分割Bit数n=４で補間したときの近似光出力分解能aηと近似光出力分解能の誤差δaηの比を示す図である。
【図１２】本発明の実施形態２を示すブロック図である。
【図１３】同実施形態２の駆動電流対光出力特性を示す特性図である。
【符号の説明】
【００５６】
１      記録媒体
２      スピンドルモータ
３      光ピックアップ
４      LD
５      光検出器
６      レーザドライバ
７      ホスト
８      インターフェース制御回路
９      演算・制御回路
１０      記憶回路
１１      微分量子効率検出手段
601〜604      駆動電流設定用DAC
605〜607      フルスケール設定用DAC
608、609、610      スイッチ
611      電流加算回路
620〜622      駆動電流バイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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