(57)【要約】【課題】  既存のＣＭＯＳ形成製造方法を用いながら、撮像性能向上に寄与するＰＤ形成用ウエル構造を実現する。【解決手段】  光を信号電荷に変換する光電変換領域を含む画素と、該画素が形成された画素領域外に、前記信号電荷を処理するための回路を含む周辺回路が同一基板上に配置された光電変換装置において、前記基板に形成された第一導電型の第１の半導体領域と前記信号電荷と同導電型である第二導電型の第２の半導体領域を含んで前記光電変換領域が形成され、第一導電型の第３の半導体領域を含んで前記周辺回路が形成されており、前記第１の半導体領域の不純物濃度は前記第３の半導体領域の不純物濃度よりも高い。【選択図】      図２
2005347740.tif 000002
【特許請求の範囲】
【請求項１】
光を信号電荷に変換する光電変換領域を含む画素と、該画素が形成された画素領域外に、前記信号電荷を処理するための回路を含む周辺回路が同一基板上に配置された光電変換装置において、
前記基板に形成された第一導電型の第１の半導体領域と前記信号電荷と同導電型である第二導電型の第２の半導体領域を含んで前記光電変換領域が形成され、
第一導電型の第３の半導体領域を含んで前記周辺回路が形成されており、
前記第１の半導体領域の不純物濃度は前記第３の半導体領域の不純物濃度よりも高いことを特徴とする光電変換装置。
【請求項２】
光を信号電荷に変換する光電変換領域を含む画素と、該画素が形成された画素領域外に、前記信号電荷を処理するための回路を含む周辺回路が同一基板上に配置された光電変換装置において、
前記基板に形成された第一導電型の第１の半導体領域と前記信号電荷と同導電型である第二導電型の第２の半導体領域を含んで前記光電変換領域が形成され、
第一導電型の第３の半導体領域を含んで前記周辺回路が形成されており、
前記第１及び第３の半導体領域がそれぞれ不純物濃度ピークを有していることを特徴とする光電変換装置。
【請求項３】
前記第１の半導体領域の不純物濃度ピーク濃度は前記第３の半導体領域の不純物濃度ピーク濃度よりも高いことを特徴とする請求項２に記載の光電変換装置。
【請求項４】
前記第１の半導体領域の不純物濃度ピーク位置は、前記第３の半導体領域の不純物濃度ピーク位置よりも深く配設されていることを特徴とする請求項２又は３に記載の光電変換装置。
【請求項５】
前記第１の半導体領域は、不純物濃度ピークを有する半導体領域を前記基板内の深さ方向に複数配した構造を有しており、最深部に形成された不純物濃度ピークの不純物濃度は、それよりも前記光電変換領域側に形成された不純物濃度ピークの不純物濃度よりも高いことを特徴とする請求項２〜４のいずれか１項に記載の光電変換装置。
【請求項６】
前記第１の半導体領域及び第３の半導体領域は、不純物濃度ピークを有する半導体領域の複数から形成され、前記第１の半導体領域を形成するための複数の領域のうち、最も不純物濃度ピーク濃度が高い領域のピーク濃度は、前記第３の半導体領域を形成するための複数の領域のうち、最も不純物濃度ピーク濃度が高い領域のピーク濃度よりも高いことを特徴とする請求項２〜５のいずれか１項に記載の光電変換装置。
【請求項７】
請求項１〜６のいずれかの請求項に記載の光電変換装置と、該光電変換装置へ光を結像する光学系と、該光電変換装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、より具体的にはＭＯＳ型光電変換装置に関する。
【背景技術】
【０００２】
光電変換装置は、近年ディジタルスチルカメラ、ビデオカムコーダを中心とする２次元画像入力装置の固体撮像装置として用いられる。あるいはファクシミリ、スキャナを中心とする１次元画像読み取り装置として利用され、急速に需要が高まっている。
【０００３】
この光電変換装置としてＣＣＤ（Charge Coupled Device）やＭＯＳ型センサが用いられている。ＭＯＳ型センサの代表としては、ＣＭＯＳ光電変換装置(以下、「ＣＭＯＳセンサ」という)が実用化されている（下記特許文献１参照）。
【０００４】
図９は、ＣＭＯＳセンサを搭載した固体撮像装置の画素の回路構成図の一例である。
【０００５】
図９において、１は光を信号電荷に変換するフォトダイオード（以下、「ＰＤ」という）であり、２はＰＤで発生した信号電荷を転送する転送ＭＯＳトランジスタ、３は転送された信号電荷を一時的に蓄えておく浮遊拡散領域（以下、「ＦＤ」という）、４はＦＤ３及びＰＤ１をリセットするためのリセットＭＯＳトランジスタ、５はアレイ中の任意の１行を選択するための選択ＭＯＳトランジスタ、６はＦＤ３の信号電荷を電圧に変換してソースフォロワ型増幅器で増幅するソースフォロワＭＯＳトランジスタであり、これらで画素が形成される。７は１つの列で共通化され画素電圧信号を読み出す読み出し線、８は読み出し線７を定電流とするための定電流源である。図示していないが、この画素からの信号を処理するための回路、及び画素内のトランジスタを駆動するための駆動回路（シフトレジスタ）の一方、もしくは両方が、同一基板内に周辺回路として形成されている。
【０００６】
各画素（定電流源８を除く）は、アレイ状に配置され撮像装置を構成する。
【０００７】
図１０は、ＣＭＯＳセンサを搭載した撮像装置の画素の模式的断面図であって、特に図９におけるＰＤ１と転送ＭＯＳトランジスタ２の部分を表わした図である。１１はＮ型シリコン基板、１２はＰ型ウエル（井戸）、１３ａはＭＯＳトランジスタのゲート酸化膜、１３ｂは受光部上の薄い酸化膜、１４は転送ＭＯＳトランジスタ２のゲート電極、１５はＰＤ１のＮ型アノード、１６はＰＤ１を埋め込み構造とするための表面Ｐ型領域、１７は素子分離のための選択酸化膜、１８はＦＤ３を形成し転送ＭＯＳトランジスタ２のドレイン領域ともなっているＮ型高濃度領域、１９はゲート電極１４とメタル第一層２１を絶縁するシリコン酸化膜、２０はコンタクトプラグ、２２はメタル第一層２１とメタル第二層２３を絶縁する層間絶縁膜、２４はメタル第二層２３とメタル第三層２５を絶縁する層間絶縁膜、２６はパッシベーション膜である。
【０００８】
カラー用光電変換装置では、パッシベーション膜２６の上層に更に不図示のカラーフィルタ層、更に感度向上のためのマイクロレンズを形成する。表面から入射した光はメタル第三層２５のない開口部を通して、ＰＤに入る。光はＰＤのＮ型アノード１５あるいはＰ型ウエル１２内で吸収され、電子・ホール対を生成する。このうち電子はＮ型アノード１５に蓄積されてゆく。
【０００９】
更に、ＣＭＯＳセンサの特徴として、画素部において受光領域を形成するＰＤ形成用のウエルと、駆動デバイスを形成するための周辺回路形成用のウエルが同一導電型であることから、コンベンショナルなＣＭＯＳプロセスを利用できる利点が挙げられる。すなわち、ＣＣＤのように特別な製造ラインを必要とせず、既存の半導体製造ラインを使用して安価な固体撮像装置を製造できることがＣＭＯＳセンサの最大の特徴である。
【００１０】
図１１，１２は、一般的なＣＭＯＳプロセスを用いた従来のＣＭＯＳセンサの前記各ウエル形成方法を示す図である。
【００１１】
ここでは、Ｎ型シリコン基板を使用した例を示している。
【００１２】
先ず、Ｎ型シリコン基板１１にシリコン熱酸化膜２７及びシリコン窒化膜２８を形成する（図１１（ａ））。
【００１３】
フォトレジスト２９のパターンにより所望の領域のシリコン窒化膜２８を除去した後、イオンインプランテーションにより、Ｐ型の不純物３０を導入する（図１１（ｂ））。フォトレジスト２９を除去した後、熱酸化処理を行うと、前述のＰ型不純物３０を導入した領域にのみシリコン酸化膜３６が形成される。次に前述したシリコン窒化膜２８を除去し、Ｎ型の不純物３２をイオンインプランテーションで導入する（図１１（ｃ））。このとき、Ｐ型不純物３０が導入されている領域上には前述した酸化膜３６が形成されているので、Ｎ型不純物３２は、自己整合的に前記Ｐ型不純物３０の形成領域以外の領域に形成される。なお、上記酸化膜３６は、Ｎ型不純物３２注入時に突き抜けないような膜厚で形成されていることは言うまでもない。
【００１４】
以上述べたようにＰ型不純物３０及びＮ型不純物３２を所望の領域に導入した後、所望の深さ、濃度プロファイルを得るために熱拡散処理を行い、Ｐ型ウエル１２及びＮ型ウエル３３を形成する（図１１（ｄ））。
【００１５】
続いて、いったん酸化膜をすべて除去した後、再びシリコン熱酸化膜２７及びシリコン窒化膜２８を形成し所望の領域をフォトレジスト２９でパターニング、前記シリコン窒化膜２８をエッチングする（図１２（ａ））。
【００１６】
最後に、選択酸化膜１７により電気的にアイソレーションした後、ＭＯＳトランジスタ、抵抗、容量、ダイオードなどを形成するための各ウエル領域を形成する（図１２（ｂ））。
【００１７】
この後に、ＭＯＳトランジスタのゲート酸化膜４０、ゲート電極４１を形成し、ＰＤのＮ型領域４２と表面のＰ型領域４３を形成し、ＮＭＯＳトランジスタのソース・ドレイン４４とＰＭＯＳトランジスタのソース・ドレイン４５を形成し、以下配線形成工程（図示せず）を経て固体撮像装置が完成する（図１２（ｃ））。
【００１８】
また、図１２（ｂ）においては、左から順に、ＰＤ形成用Ｐ型ウエル、周辺回路形成用Ｐ型ウエル、周辺回路形成用Ｎ型ウエルが選択酸化膜１７によって形成されていることを示しており、最小限のフォトリソグラフィ工程と自己整合的ウエル形成法により、安価で容易なプロセスを採用できる利点がある。
【００１９】
また、コンベンショナルなＣＭＯＳプロセスではないが、下記特許文献２に示されているように、ＰＤ領域に埋め込み型のエピタキシャル領域を設けて、濃度プロファイルをコントロールする方法も提案されている。
【００２０】
また、特許文献３には、複数の光電変換素子と、この光電変換素子の信号を読み出すための走査手段を有し、光電変換素子が走査手段の形成される不純物層よりも低濃度の不純物層内に形成された固体撮像素子の開示がある。これは、走査回路を比例縮小則に従い高濃度不純物層中に形成することによって、ＭＯＳトランジスタの微細化を可能とする。合わせて、光電変換部を低濃度不純物層中に形成することにより、ＰＤ周辺の空乏層を伸ばし、光感度を向上させるためであると記載されている。
【００２１】
また、特許文献４には、論理回路が形成される周辺ウエルと画素セルが形成されるウエルに関する記載がある。詳細には、画素セルが形成されるウエルを後退ウエル（retrograde well）とし、周辺ウエルの不純物濃度が、該ウエルの上部から底部に向かって減少する構成が開示されている（当該明細書図１２参照）。また、その不純物濃度に関しては、１×１０１６〜２×１０１８ａｔｏｍｓ／ｃｍ３で同一の値とされている。また、形成されるウエルの深さはＰＤ領域を形成するウエルの方が深く形成されている（当該明細書図１１参照）。
【特許文献１】特開２００１−３３２７１４号公報
【特許文献２】特開２０００−２３２２１４号公報
【特許文献３】特開平０１−２４３４６２号公報
【特許文献４】米国特許第６４４５０１４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２２】
以上述べたように、ＣＭＯＳ型固体撮像装置は既存のＣＭＯＳ形成製造方法を使用できる利点があるものの、撮像性能向上のためにはいくつかの問題点を含んでいる。
【００２３】
第一の問題点は、ＰＤ形成用ウエル領域と同一導電型の周辺回路形成用ウエル領域への導入不純物量を従来例（図１１（ｂ））に示すように同一にしており、例えば本従来例ではＰＤ形成用ウエル領域と周辺回路形成用Ｐ型ウエル領域の不純物濃度を別々に設定できないことである。例えば、入射光の分光特性向上のためＰＤ形成用ウエルの不純物濃度のみを低くすることはできないし、ＰＤ形成用ウエル内に設けられるＭＯＳトランジスタのしきい値設定等を周辺回路Ｐ型ウエル濃度を変えずに制御することは非常に困難である。
【００２４】
第二の問題点は、ＰＤ形成用ウエル領域及び周辺回路形成用ウエル領域の各不純物導入後の熱拡散処理が、（図１１（ｄ））に示すように一括で行われる場合が多い。そのために、ＰＤ形成用ウエル領域の濃度プロファイル深さのみをコントロールすることは原理的に不可能であり、ＣＭＯＳセンサの特性を向上するために、周辺回路形成用ウエルの濃度プロファイルを逐一変更しなければならず、設計上大変な不都合が生じてしまう。
【００２５】
また、特許文献３に記載の構成では、以下の検討すべき点がある。すなわち、周辺回路を形成するウエルの濃度を高濃度とする構成では、光電変換部における電荷を収集する効率が充分取れない場合がある。これは画素が微細化し、感度が低減するにつれて、更に大きな解決すべき点となる場合がある。
【００２６】
また、特許文献４に記載の構成では、以下の検討すべき点がある。すなわち、ウエルの深さ、ウエルの構造を、光電変換部形成用のウエルと周辺回路形成用ウエルとで異ならせているが、その不純物濃度は同じにしているため、上述したように、光電変換部における電荷を収集する効率が充分取れない場合がある。
【００２７】
そこで、本発明の目的は、既存のＣＭＯＳ形成製造方法を用いながら、撮像性能向上に寄与するＰＤ形成用ウエル構造を実現できる、光電変換装置を提供することである。
【課題を解決するための手段】
【００２８】
上記目的を達成する手段として、本発明は、ＰＤ形成用ウエルと同一導電型の周辺回路形成用ウエルの濃度プロファイルを独立に制御、形成することを提案する。
【００２９】
そこで、本発明の光電変換装置は、光を信号電荷に変換する光電変換領域を含む画素と、該画素が形成された画素領域外に、前記信号電荷を処理するための回路を含む周辺回路が同一基板上に配置された光電変換装置において、
前記基板に形成された第一導電型の第１の半導体領域と前記信号電荷と同導電型である第二導電型の第２の半導体領域を含んで前記光電変換領域が形成され、
第一導電型の第３の半導体領域を含んで前記周辺回路が形成されており、
前記第１の半導体領域の不純物濃度は前記第３の半導体領域の不純物濃度よりも高いことを特徴とする。
【００３０】
また、本発明の光電変換装置は、光を信号電荷に変換する光電変換領域を含む画素と、該画素が形成された画素領域外に、前記信号電荷を処理するための回路を含む周辺回路が同一基板上に配置された光電変換装置において、
前記基板に形成された第一導電型の第１の半導体領域と前記信号電荷と同導電型である第二導電型の第２の半導体領域を含んで前記光電変換領域が形成され、
第一導電型の第３の半導体領域を含んで前記周辺回路が形成されており、
前記第１及び第３の半導体領域がそれぞれ不純物濃度ピークを有していることを特徴とする。
【発明の効果】
【００３１】
本発明により、ＰＤ領域のウエルの濃度プロファイルが独立に設定されるので設計の自由度を増すことができ、ＰＤ領域以外の回路特性を変えることなく、装置の特性を向上できる。また、ＰＤ領域のウエルを深く形成することにより、光電変換された電荷をより効率よく表面側のＰＤに導き、感度を上げることができる。
【発明を実施するための最良の形態】
【００３２】
本発明の実施形態について図面を参照して概要を説明する。ここで説明において用いるウエルとは、所望の導電型の不純物が拡散した領域を指し、その製造方法は限定されない。半導体領域と同様の機能を有するものである。また本明細書において、材料基板である半導体基板を「基板」と表現する場合もあるが、このような材料基板が処理されて、例えば、1又は複数の半導体領域等が形成された状態の部材、又は、一連の製造工程を途中にある部材、又は、一連の製造工程を経た部材を基板と呼ぶこともできる。
【００３３】
本発明の一側面に係る光電変換装置は、光を信号電荷に変換する光電変換領域を含む画素と、該画素が形成された画素領域外に、前記信号電荷を処理するための回路を含む周辺回路が同一基板上に配置された光電変換装置において、前記基板に形成された第一導電型の第１の半導体領域と前記信号電荷と同導電型である第二導電型の第２の半導体領域を含んで前記光電変換領域が形成され、第一導電型の第３の半導体領域を含んで前記周辺回路が形成されており、前記第１の半導体領域の不純物濃度は前記第３の半導体領域の不純物濃度よりも高いことを特徴としている。ここで図７を参酌して説明すると、第１導電型の第１の半導体領域とは、例えば１０８〜１１１がそれに対応する。ここでは複数領域に分けて記載しているが、単一の半導体領域であってもよい。また第２の半導体領域とは、１０５が対応する。信号電荷と同導電型の不純物領域であって、信号電荷が電子の場合にはＮ型の不純物領域となり、電子が蓄積される。第３の半導体領域とは、例えば３０１，３０２がこれに対応する。ここでは複数の領域で記載されているが、単一の領域であってもかまわない。以下実施例の説明において、第２の半導体領域に対応する領域が明示されていない場合もあるが、図７と同様に形成されているものとする。
【００３４】
また、本発明の他の側面に係る光電変換装置は、光を信号電荷に変換する光電変換領域を含む画素と、該画素が形成された画素領域外に、前記信号電荷を処理するための回路を含む周辺回路が同一基板上に配置された光電変換装置において、前記基板に形成された第一導電型の第１の半導体領域と前記信号電荷と同導電型である第二導電型の第２の半導体領域を含んで前記光電変換領域が形成され、第一導電型の第３の半導体領域を含んで前記周辺回路が形成されており、前記第１及び第３の半導体領域がそれぞれ不純物濃度ピークを有していることを特徴とする。上述したように図７の各領域とそれぞれ対応するものである。
【００３５】
以下図面を参照して詳細に説明する。
【００３６】
［実施形態１］
図１，２は、本発明の実施形態１におけるＣＭＯＳセンサのウエル形成方法、特にＰＤ形成用のウエル及び周辺回路形成用のウエルの形成方法を示す図である。
【００３７】
ここでＰＤ形成用のウエル内には、ＰＤのほかに、転送ＭＯＳトランジスタ、ＦＤ、リセットＭＯＳトランジスタ、選択ＭＯＳトランジスタ、信号増幅するソースフォロワＭＯＳトランジスタ等の画素回路を含む。また、周辺回路形成用ウエル内には、画素からの信号を処理する回路、上述した画素内のトランジスタを駆動するための駆動回路などが形成される。
【００３８】
先ず、Ｎ型シリコン基板１１にシリコン熱酸化膜２７及びマスク材となるシリコン窒化膜２８を形成し、所望の領域をフォトレジスト２９によりパターニングする（図１（ａ））。
【００３９】
次に、前記シリコン窒化膜２８をドライエッチングによりパターニングし（図１（ｂ））、熱酸化により選択酸化膜１７を形成、窒化膜を除去し、選択酸化膜により区分けされた各ウエル領域を確保する（図１（ｃ））。
【００４０】
次に、ＰＤ形成用のウエルとなる領域にのみフォトレジスト２９ａのパターニングを行い、所望のＰ型不純物３０ａ及び３０ｂをイオンインプランテーションにて導入する（図１（ｄ））。前記Ｐ型不純物３０ａ及び３０ｂは、ＰＤ領域のみに導入されるため、ドーズ量、加速電圧、更に、イオンインプランテーションの回数などは自由に設定して差し支えないし、最大の加速エネルギーのマスク材になるように前記レジスト２９ａの厚さを決定する。また、図には示していないが、Ｐ型不純物３０ａ及び３０ｂのインプランテーション後のレジスト剥離を行ってから、所望のプロファイルを得るために、自由に熱処理を与えることができるのは言うまでもない。
【００４１】
このように、ＰＤを形成するためのウエル領域の濃度プロファイルを設定した後、今度は周辺回路用Ｐ型ウエル領域にのみフォトレジスト２９ｂのパターニングを行い、Ｐ型不純物３１を導入する。（図２（ａ））、次に、フォトレジスト２９ｃにより周辺回路用Ｎ型ウエル領域に同様の手法でＮ型不純物３２を順次導入する（図２（ｂ））。最後に各ウエルの濃度プロファイルの最適化のため、所望の熱処理を行い、ＰＤ形成用ウエル３４、周辺回路形成用Ｐ型ウエル１２、Ｎ型ウエル３３を形成する（図２（ｃ））。
【００４２】
このように、本実施形態の方法を用いると、各ウエルに最適なウエル構造を設計できる。
【００４３】
図３は、本実施形態におけるＰＤ形成用ウエル領域の濃度プロファイル、特に前述したＰＤ形成用ウエル領域をパターニングしたのち、Ｐ型不純物３０ａを５Ｅ１１〜１Ｅ１３ａｔｏｍｓ／ｃｍ２、４０〜７００ｋｅＶ、Ｐ型不純物３０ｂを２Ｅ１１〜１Ｅ１４ａｔｏｍｓ／ｃｍ２、７００ｋｅＶ〜２．７ＭｅＶのエネルギーで複数回イオンインプランテーションを行ったのち、１０００〜１２００℃の温度で０．５〜６時間の間Ｎ２雰囲気でドライブ処理を行った場合に得られた図２（ｃ）のＢ−Ｂ断面の濃度プロファイルの模式図である。
【００４４】
なお、Ｐ型不純物３０ａと３０ｂは、同一物質でもよいし異なる物質であってもよく、異なる物質の場合はイオンインプランテーションによる導入は時間をずらして行う。
【００４５】
また、従来例（図１２（ｂ））で示されていたＰＤ形成用ウエル領域のＡ−Ａ断面の濃度プロファイルを図中破線で示しており、本実施形態が従来例及び周辺回路形成用のＰ型ウエルに比べてより深いＰ型の濃度プロファイルを持つことが分かる。この拡散深さにより、ＰＤ形成用ウエル中に侵入する光キャリア、特に長波長領域で深い浸透長を持つ分光感度をより向上することができる。
【００４６】
また、ＰＤ形成用ウエル及び周辺回路形成用ウエルは、半導体基板表面側に比べて、基板深部の方が不純物濃度が低い構成となっている。そして、周辺回路形成用ウエルの不純物濃度は、ＰＤ形成用ウエルに比べて不純物濃度は低く、ウエルの深さは浅くなるように形成する。これによって、ＰＤの電荷の収集効率を向上させ、且つデバイスの生産効率を向上させることが可能となる。
【００４７】
ここで両ウエルの不純物濃度を比較する箇所に関しては、ＭＯＳトランジスタのソース・ドレイン領域を形成するための拡散領域から充分離れた箇所で、例えば、ゲート電極、ソース・ドレイン領域の下方で、基板表面から同じ深さの箇所の濃度を比較すればよい。
【００４８】
また、本実施形態においては、ウエル形成時に同一の熱処理条件により熱処理を行っているために、ＰＤ領域及び周辺回路領域ともに、明確な不純物濃度のピークは有さず、ほとんどの部分で同一の濃度を有しており、その不純物濃度をＰＤ領域、周辺回路領域において比較すればよい。
【００４９】
［実施形態２］
図４，５は、実施形態２におけるＣＭＯＳセンサのウエル形成方法、特にＰＤ形成用ウエル及び周辺回路形成用ウエル構造の形成方法を示す図である。
【００５０】
図４（ａ）〜（ｃ）は実施形態１と同様である。
【００５１】
本実施形態では、ＰＤ形成用のウエルとなる領域にのみレジストパターニング２９ａを行い、所望のＰ型不純物３０ａを実施形態１と同様の条件でイオンインプランテーションにて導入する。
【００５２】
前記Ｐ型不純物３０ａは、ＰＤ領域のみに導入されるため、ドーズ量、エネルギー、またイオンインプランテーションの回数などは自由に設定して差し支えない。また、加速エネルギーに併せてマスク材として前記レジスト２９ａの厚さを調整することができる。更に、本実施形態では、図４（ｄ），（ｅ）に示すようにイオン注入を複数回分けて行う。
【００５３】
イオンインプランテーション後に浅い半導体領域３５ａを熱処理によって形成した後、次に深い半導体領域３５ｂをイオンインプランテーションにより形成してＰＤ形成用のウエルとしてもよい（図５（ａ））。Ｐ型不純物３０ａと３０ｂは、同一物質でもよいし異なる物質であってもよい。深い半導体領域３５ｂの不純物濃度ピークが、半導体領域３５ａの不純物濃度ピークに比べて高いことが好ましい。これは、半導体領域３５bがＰＤで発生した電荷が基板及び隣接画素へ漏れ込むのを防ぐポテンシャル障壁として機能するためである。また半導体領域３５ａに関しては、周辺回路を形成するＰ型のウエルの不純物濃度ピークよりも不純物濃度ピークの不純物濃度が高いことが好ましい。これにより、ＰＤからＦＤへの信号転送時の転送電圧（空乏化電圧）を低く制御することが可能となる。
【００５４】
また、ＰＤ形成用のウエルのＰ型不純物領域は、周辺回路形成用ウエルのＰ型不純物領域と共通の領域をもち、且つ、ＰＤ形成用ウエルのみに周辺回路形成用ウエルのＰ型不純物領域よりも深いＰ型不純物領域が配設されていてもよい。
【００５５】
この後、図５（ａ）以降は図２（ａ）以降と同様の製造フローである。
【００５６】
図６は、本実施形態におけるＰＤ形成用ウエル領域の濃度プロファイル、特に図５（ｃ）におけるＣ−Ｃ断面の濃度プロファイルを示す模式図である。
【００５７】
従来例（図１２（ｂ））で示されていたＰＤ形成用ウエル領域のＡ−Ａ断面の濃度プロファイルを図中破線で示している。
【００５８】
ＰＤ形成用ウエルのＰ型不純物領域は、不純物濃度ピークを有する不純物領域の複数からなり、一番深いＰ型不純物領域の濃度は次に深いＰ型不純物領域の濃度よりも高い。
【００５９】
この図のように、深い拡散領域に前述した半導体領域３５ｂに対応する深い拡散層のピークが存在すると、このピークよりも浅い領域で発生した電荷がＰ型拡散層のポテンシャル差によって、効率よく表面側のＰＤに到達するので、更に感度を向上させることができる。
【００６０】
なお、表１は、本発明中実施形態と従来例のＰＤ感度を実測にて比較した表であり、本実施形態のＰＤ感度が従来例に比べて１０％以上向上していることを示しており、本実施形態の有効性が示されている。
【００６１】
【表１】
2005347740.tif 000003
また、以上示した実施形態１及び実施形態２を用いた画素構造は、先に示した図９及び図１０へ適用可能なことは言うまでもない。更に、本実施形態の手法は、先に示した埋め込み型ＰＤを用いるプロセス（上記特開２０００−２３２２１４号公報参照）に対し、エピタキシャル成長の際に発生するオートドープ効果や結晶欠陥等のリスクを回避できるだけでなく、イオンインプランテーションと通常の熱処理との自由な組み合わせにより、周辺回路領域と全く独立して、実施形態１中の図２（ｃ）あるいは実施形態２中の図５（ａ）に示した理想的なＰＤ形成用ウエルの設計を可能にした。
【００６２】
［実施形態３］
本実施形態の実施形態１，２と異なる点は、ＰＤが形成されるウエルが不純物濃度ピークを有する不純物領域の複数で構成されており、周辺回路形成用のウエルも不純物濃度ピークを有する不純物領域の複数で構成されている点である。その形成プロセスは、図４，５で示したプロセスと同様の工程で形成可能である。ただし、Ｐ型不純物３１の注入工程を異なる加速電圧、ドーズ量により行っている。
【００６３】
本実施形態のＰＤ形成領域、周辺回路形成領域の概略断面図を図７に示す。
【００６４】
図７において、１０１はＮ型シリコン基板（半導体基板）であり、Ｎ型シリコン基板１０１に不純物濃度ピークを有する領域を含むＰ型半導体領域１０８，１０９，１１０（第１〜第３の不純物領域）が形成され、基板表面には素子分離領域１０２、転送ＭＯＳトランジスタのゲート電極１０３、読み出し領域１０４、ＰＤの蓄積領域１０５（Ｎ型半導体領域）、ＰＤの表面Ｐ領域１０６、Ｐ型半導体領域１１１が形成されている。遮光層１０７には開口部がありＰＤ以外の領域への光を遮光している。
【００６５】
また、３０１，３０２は周辺回路を形成するための、不純物濃度ピークを有するＰ型半導体領域（第４，５の不純物領域）である。３０３，３０４，３０５は、それぞれＭＯＳトランジスタのゲート電極、ソース、ドレインの各領域である。図７から明らかなように、ＰＤ形成用ウエル（第１〜第３の不純物領域）が周辺回路形成用ウエルに比べて基板深くまで形成されている。また後述するが、第３の不純物領域１１０の不純物濃度ピーク濃度は、第４，５の不純物領域３０１，３０２のピーク濃度よりも高く設定する。
【００６６】
このような構成によれば、ＰＤ形成用ウエル及び周辺回路形成用ウエルの両者を、不純物イオン注入時のドーズ量、加速電圧により所望のウエルプロファイルを形成することが可能となる。また、ＰＤ形成用ウエルの基板深部に形成される第３の不純物領域１１０のピーク濃度を高く設定することが可能なため、電荷収集効率を向上させることができる。
【００６７】
ＰＤが形成されるウエルの不純物濃度プロファイルは、図８に示すようなプロファイルとなる。
【００６８】
基板最深部、すなわち、受光面に比べて最も基板の深い位置に形成された第３の不純物領域１１０の不純物濃度ピークの濃度が最も高く、その次に高いのがウエルと逆導電型のＮ型領域に近接する第１の不純物領域１０８である。第２の不純物領域１０９は、第１の不純物領域１０８、第３の不純物領域１１０よりも不純物濃度ピークの濃度は低い。
【００６９】
次に、各半導体領域の不純物濃度関係を説明する。第３の不純物領域１１０の不純物濃度ピーク濃度が最も高いのは、基板深部で発生した電荷を基板側に漏らさず、信号として用いるためのポテンシャル障壁とするためである。第２の不純物領域１０９は、第３の不純物領域１１０付近で発生した信号電荷を表面側に集めるために第３の不純物領域１１０に比べ低い濃度で形成してある。更に表面に近くに形成された第１の不純物領域１０８は、第２の不純物領域１０９に比べ不純物濃度を高く形成し、ＰＤの蓄積領域１０５との間の接合における空乏層の幅を抑制する働きをもつ。これにより、ＰＤの空乏化電圧を下げることができ、読み出し領域１０４をリセットする電位を上昇させることなくＰＤの完全リセット、完全転送が可能となる。また、ＰＤのリセット及び転送に必要な転送ゲート電圧、すなわち転送ＭＯＳトランジスタのゲート電極１０３に与えるＯＮ時電圧を小さくすることができ、電源電圧の上昇を招くことなくダイナミックレンジを確保することが可能となる。
【００７０】
図８は、ＰＤ部の垂直方向の濃度プロファイルの説明図である。図７のＡ−Ａ、Ｂ−Ｂ断面の濃度プロファイルを示す。
【００７１】
２０６は、ＰＤの表面Ｐ領域１０６に対応する濃度プロファイルを示している。２０６は、ボロンまたはフッ化ボロンの注入により形成することが可能である。２０５は、ＰＤＰＤの蓄積領域１０５に対応する濃度プロファイルである。２０５の形成は、燐または砒素の注入により形成することが可能である。２０８は蓄積領域２０５に近接する第１の不純物領域１０８に対応する濃度プロファイルである。２０９，２０９′は中間領域１０９（第２の不純物領域）に対応する濃度プロファイルである。図８では中間領域１０９は、２段のピークを持って形成されている。
【００７２】
このように、本実施形態では、所望の構造に合わせて複数段のイオン注入により形成する場合にも有効である。中間領域１０９の濃度プロファイル２０９，２０９′は、加速エネルギーの異なる２回のボロンまたはフッ化ボロンの注入により形成することが可能である。２１０は、第１，２の不純物領域１０８，１０９よりも深い場所に位置した第３の不純物領域１１０に対応する濃度プロファイルを示している。また、Ｐ型半導体領域１１１に関しては省略している。
【００７３】
また、２１１，２１２は、図７の第４，５の不純物領域３０１，３０２に対応する濃度プロファイルである。２０４は、ドレイン領域３０５に対応する濃度プロファイルである。図８から明らかなように、第３の不純物領域１１０の不純物濃度ピーク濃度は、第４，５の不純物領域３０１，３０２のそれよりも高い。更に好ましくは、第１の不純物領域１０８の不純物濃度ピーク濃度も第４，５の不純物領域３０１，３０２よりも不純物濃度ピークを高く設定する。これによって、上述したように電荷の収集効率を向上させ、且つ、空乏化電圧を低く保つことが可能となる。
【００７４】
上述したような機能を有するために、各半導体領域のピーク濃度位置及びピーク濃度の具体的な値を以下に示す。第３の不純物領域１１０は、不純物濃度ピーク濃度が１×１０１６／ｃｍ３から１×１０１８／ｃｍ３であり、ピークの位置する深さは基板表面から２．０μｍから４．０μｍである。第１の不純物領域１０８は、その不純物濃度ピークの濃度が２×１０１５／ｃｍ３から２×１０１７／ｃｍ３であり、ピークの位置する深さは０．５μｍから１．０μｍである。第２の不純物領域１０９のピーク濃度は１×１０１５〜５×１０１６／ｃｍ３であり、ピークの深さは０．８μｍから２．５μｍに設定するのが効果的である。
【００７５】
また、第４，５の不純物領域３０１，３０２のピーク濃度は、１×１０１６／ｃｍ３から１×１０１８／ｃｍ３、ピークの深さは、０．３〜１．０μｍに設定するのがよい。
【００７６】
以上述べた本実施形態の構成によれば、ＰＤ形成用ウエル及び周辺回路形成用ウエルの両者を、不純物イオン注入時のドーズ量、加速電圧により所望のウエルプロファイルを形成することが可能となる。また、その際にＰＤ形成用ウエルの基板深部に形成される第３の不純物領域１１０のピーク濃度を周辺回路領域よりも高く設定することによって、電荷収集効率を向上させることが可能となる。また、第２の不純物領域１０９のピーク濃度は第４，５の不純物領域３０１，３０２に比べて低く設定するのが好ましい。
【００７７】
（デジタルカメラへの応用）
図１３は、本発明の実施形態１〜３による光電変換装置を撮像システムとしてのカメラに応用する場合の回路ブロックの例を示した図である。
【００７８】
撮影レンズ１００２の手前にはシャッタ１００１があり、露出を制御する。絞り１００３により必要に応じ光量を制御し、被写体の像を固体撮像装置１００４に結像させる。固体撮像装置１００４は、本発明の光電変換装置を用いたものである。固体撮像装置１００４から出力された信号は信号処理回路１００５で処理され、Ａ／Ｄ変換器１００６によりアナログ信号からディジタル信号に変換される。出力されるディジタル信号は、更に信号処理部１００７で演算処理される。処理されたディジタル信号はメモリ部１０１０に蓄えられたり、外部Ｉ／Ｆ１０１３を通して外部の機器に送られる。固体撮像装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６、信号処理部１００７はタイミング発生部１００８により制御される他、システム全体は全体制御部・演算部１００９で制御される。記録媒体１０１２に画像を記録するために、出力ディジタル信号は全体制御部・演算部で制御される記録媒体制御Ｉ／Ｆ部１０１１を通して、記録される。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施形態１におけるＣＭＯＳセンサのウエル形成方法の一部を示す図
【図２】本発明の実施形態１におけるＣＭＯＳセンサのウエル形成方法の一部を示す図
【図３】本発明の実施形態１におけるＰＤ形成用ウエル領域の濃度プロファイルの模式図
【図４】本発明の実施形態２におけるＣＭＯＳセンサのウエル形成方法の一部を示す図
【図５】本発明の実施形態２におけるＣＭＯＳセンサのウエル形成方法の一部を示す図
【図６】本発明の実施形態２におけるＰＤ形成用ウエル領域の濃度プロファイルの模式図
【図７】第３の実施形態の画素部、周辺回路部の概略断面図
【図８】図7における濃度プロファイルを示す図
【図９】従来のＣＭＯＳセンサを搭載した固体撮像装置の画素の回路構成図
【図１０】従来のＣＭＯＳセンサを搭載した固体撮像装置の画素の模式的断面図
【図１１】一般的なＣＭＯＳプロセスを用いた従来のＣＭＯＳセンサの各ウエル形成方法の一部を示す図
【図１２】一般的なＣＭＯＳプロセスを用いた従来のＣＭＯＳセンサの各ウエル形成方法の一部を示す図
【図１３】本発明の実施形態３における光電変換装置をカメラに応用する場合の回路ブロックの例を示した図
【符号の説明】
【００８０】
１１…Ｎ型シリコン基板
１２…Ｐ型ウエル
１７…選択酸化膜
２７…シリコン熱酸化膜
２８…シリコン窒化膜
２９，２９ａ，２９ｂ，２９ｃ…フォトレジスト
３０ａ，３０ｂ…Ｐ型不純物
３１…Ｐ型不純物
３２…Ｎ型不純物
３３…Ｎ型ウエル
３４…ＰＤ形成用ウエル
３５ａ，３５ｂ…半導体領域
１０８…第１の不純物領域
１０９…第２の不純物領域
１１０…第３の不純物領域
３０１，３０２…第４，５の不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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