(57)【要約】      （修正有）【課題】コンデンサマイクの部品点数を少なくするためにＪ−ＦＥＴと同一チップ内にコンデンサを搭載する場合に、ゲート−ソース間に寄生容量が入ることがなく、したがって、低入力容量のコンデンサ内蔵Ｊ−ＦＥＴを提供する。【解決手段】Ｐ＋型の半導体基板１と、上記Ｐ＋半導体基板上に形成されたＰ−型半導体層２と、上記Ｐ−型半導体層上に形成されたＮ型の半導体層３と、上記Ｎ型半導体層を複数の島領域に分割するＰ＋型拡散領域４と、上記島領域の一部に形成されたＮ＋型拡散領域をドレイン６Ｄ及びソース６Ｓとし、同じ島領域において前記ドレインとソースの間に形成されたＰ＋型領域をゲート５とするＪ−ＦＥＴと、前記Ｐ＋型拡散領域の一部上に形成されたコンデンサより成り、前記Ｊ−ＦＥＴのソース電極１０がＰ＋型拡散領域に接続され、前記Ｊ−ＦＥＴのドレインが前記コンデンサの配線電極９に接続されていることを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、上記第１導電型の半導体基板上に形成された低不純物濃度の第１導電型半導体層と、上記第１導電型半導体層上に形成された第２導電型の半導体層と、上記第２導電型半導体層を複数
の島領域に分割する高濃度の第１導電型領域と、上記島領域の一部に形成された接合型電界効果トランジスタ（以下Ｊ−ＦＥＴ）と、上記高濃度の第１導電型領域の一部上に形成されたコンデンサより成り、前記Ｊ−ＦＥＴのドレイン電極とソース電極との間に並列に前記コンデンサが接続され、前記Ｊ−ＦＥＴのソース電極が前記第１導電型領域に接続されていることを特徴とするコンデンサ内蔵Ｊ−ＦＥＴ。
【請求項２】
前記第１項記載のコンデンサ内蔵Ｊ−ＦＥＴにおいて、前記コンデンサは、前記高濃度の第１導電型領域の一部上に、シリコン酸化膜を形成し、上記シリコン酸化膜の一部上に配線電極を形成した構造であることを特徴とするコンデンサ内蔵Ｊ−ＦＥＴ。
【請求項３】
前記第１項記載のコンデンサ内蔵Ｊ−ＦＥＴにおいて、前記コンデンサは、前記高濃度の第１導電型領域の一部上に、シリコン窒化膜を形成し、上記シリコン窒化膜の一部上に配線電極を形成した構造であることを特徴とするコンデンサ内蔵Ｊ−ＦＥＴ。
【請求項４】
前記第１項記載のコンデンサ内蔵Ｊ−ＦＥＴにおいて、前記コンデンサは、前記高濃度の第１導電型領域４の一部上に、シリコン酸化膜とシリコン窒化膜の積層膜を形成し、上記シリコン酸化膜とシリコン窒化膜の積層膜の一部上に配線電極を形成した構造であることを特徴とするコンデンサ内蔵Ｊ−ＦＥＴ。
【請求項５】
前記第１項記載のコンデンサ内蔵Ｊ−ＦＥＴにおいて、前記島領域の一つにダイオードが形成され、このダイオードが、前記コンデンサと並列に接続されていることを特徴とするコンデンサ内蔵Ｊ−ＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小型コンデンサマイクに使用されるＪ−ＦＥＴに関するものである。小型コンデンサマイクは、音声等のような空気の振動を電気信号に変換する装置であり、携帯電話、パーソナルコンピュータ等のマイクロホンとして広く使用されている。この小型コンデンサマイクに使用されるJ-FETには、非常に微小な電気信号の増幅が必要であるため、低入力容量、高利得、低雑音等が要求される。また、小型コンデンサマイクには、Ｊ−ＦＥＴのほかにコンデンサが部品として使用され、Ｊ−ＦＥＴのドレイン−ソース間に接続されているが、部品点数を少なくするためには、Ｊ−ＦＥＴと同一チップに形成されることが望まれている。
【背景技術】
【０００２】
従来の一般的なＪ−ＦＥＴの構造を第１図に示す。同図ではNチャンネルＪ−ＦＥＴの場合を示しているが、Ｐ型半導体基板21の一部上にN型のエピタキシャル層22を形成し、Ｐ＋型拡散領域24で分離した後、Ｐ＋型のゲート領域25、Ｎ＋型のソースコンタクト領域26S、Ｎ＋型ドレインコンタクト領域26Dが形成され、絶縁層を介して、夫々ソース配線電極28、ドレイン配線電極29が形成されている。また、Ｐ＋型ゲート領域25はＰ＋型拡散領域24に接続（同図では図示せず）され、ゲート電極への電気信号はＰ型半導体基板21からＰ＋型拡散領域24を通してＰ＋型ゲート領域25に伝えられる構造となっている。
この構造において、コンデンサを同一半導体基板上に形成する場合は第２図に示すような構造となる。すなわち、Ｎ型エピタキシャル層22をＰ＋型拡散領域24で分離して島領域を形成した後、Ｊ−ＦＥＴが形成される島とは別の島に、Ｐ＋型拡散領域31を形成し、このＰ＋型拡散領域31上にシリコン酸化膜28を形成し、このシリコン酸化膜28上にアルミニウム等の金属による電極30を形成することによりＭＯＳ構造のコンデンサを形成する。また、コンデンサのＰ＋型拡散領域31とＪ−ＦＥＴのソース配線電極28、コンデンサの金属電極30とＪ−ＦＥＴのドレイン配線電極29が夫々接続されることにより、Ｊ−ＦＥＴのドレイン−ソース間にコンデンサを搭載した構造のコンデンサ内蔵Ｊ−ＦＥＴが完成される。この場合の等価回路を第３図に示す。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
第２図に示した従来構造において、コンデンサのＰ＋型拡散領域31はＪ−ＦＥＴのソース配線電極28と接続され、また、Ｐ型半導体基板21がＪ−ＦＥＴのゲートであるため、第３図に示すようにゲート−ソース間に寄生容量が入ることになり、Ｊ−ＦＥＴの入力容量が増大するという問題点があった。
本発明は、上記した従来技術の問題点に鑑みてなされたものであり、コンデンサマイクの部品点数を少なくするためにＪ−ＦＥＴと同一チップ内にコンデンサを搭載する場合に、ゲート−ソース間に寄生容量が入ることがなく、したがって、低入力容量のコンデンサ内蔵Ｊ−ＦＥＴを提供するものである。
【課題を解決するための手段】
【０００４】
本発明においては、次に示す構造とすることにより従来技術の課題を解決する手段としている。なお、以下の説明はＮチャンネルＪ−ＦＥＴに適用した場合について行なう。
Ｐ＋型の半導体基板と、上記Ｐ＋半導体基板上に形成されたＰ−型半導体層と、上記Ｐ−型半導体層上に形成されたＮ型の半導体層と、上記Ｎ型半導体層を複数の島領域に分割するＰ＋型拡散領域と、上記島領域の一部に形成されたＮ＋型拡散領域をドレイン及びソースとし、同じ島領域において前記ドレインとソースの間に形成されたＰ＋型領域をゲートするＪ−ＦＥＴと、前記Ｐ＋型拡散領域の一部上に形成されたコンデンサより成り、前記Ｊ−ＦＥＴのソース電極がＰ＋型拡散領域に接続され、前記Ｊ−ＦＥＴのドレインが前記コンデンサの配線電極に接続されていることを特徴とする。
上記構造においては、Ｊ−ＦＥＴのソースが前記Ｐ＋型拡散領域を介して前記Ｐ＋型半導体基板に接続され、また、コンデンサは前記Ｐ＋型拡散領域上に形成されているため、前記したような寄生容量がＪ−ＦＥＴのゲート−ソース間に入ることはなく、したがって、Ｊ−ＦＥＴの入力容量の増大を防ぐことが可能となる。
【発明の効果】
【０００５】
このように本発明にかかるコンデンサ内蔵Ｊ−ＦＥＴの場合は、Ｊ−ＦＥＴのドレイン−ソース間にコンデンサを搭載した場合も、寄生容量がＪ−ＦＥＴのゲート−ソース間に入ることはなく、したがって、Ｊ−ＦＥＴの入力容量の増大を防ぐことが可能となる。
例えば、容量100pFのコンデンサをドレイン−ソース間に搭載した場合、従来構造の場合は、5.6pFの寄生容量がゲート−ソース間に入るため、Ｊ−ＦＥＴの入力容量は10pFとなるが、本発明の構造の場合は寄生容量が入らないため、入力容量は4.4pFであった。
【発明を実施するための最良の形態】
【０００６】
本発明によるコンデンサ内蔵Ｊ−ＦＥＴの実施の形態を、Ｎチャンネル型Ｊ−ＦＥＴの場合を例にとり、第４図にて説明する。
高不純物濃度のＰ型（以下Ｐ＋型と称する）半導体基板1上に、低濃度のＰ型（以下Ｐ−型と称する）半導体層2と、Ｎ型半導体層3が連続して形成され、Ｐ＋型拡散領域4により複数の島領域に分割されている。上記島領域に、Ｎ＋型のドレイン領域6D及びソース領域6Sと、Ｐ＋型のゲート領域5が形成され、Ｊ−ＦＥＴを構成している。前記Ｐ＋型拡散領域4の一部上には、絶縁膜8を介して配線電極11が形成され、コンデンサを構成している。Ｊ−ＦＥＴのソースは配線電極10によりＰ＋型拡散領域4と接続されるため、Ｐ＋型半導体基板はソース電極として作用する。また、Ｊ−ＦＥＴのドレイン電極9はコンデンサの配線電極11と接続される（同図では示さず）ため、ドレイン−ゲート間にコンデンサを搭載した構造のコンデンサ内蔵Ｊ−ＦＥＴが形成される。本構造の等価回路を第５図に示す。
次に、本発明によるコンデンサ内蔵Ｊ−ＦＥＴの製造方法を説明する。
まず、第６図に示すようにＰ＋型のシリコン基板1を用意し、Ｐ−型半導体層2及び、Ｎ型の半導体層3を形成する。これらの各領域の具体的な不純物濃度としては、例えば、Ｐ＋型半導体基板1；1×1019 cm-3〜1×10 20 cm-3、Ｐ−型半導体層2；2×1014cm-3 〜4×1016cm-3 、Ｎ型半導体層3；2×1015cm-3 〜4×1016cm-3    等である。
また、Ｐ−型半導体層2とＮ型半導体層3は、夫々適当な不純物濃度にてエピタキシャル成長により形成することが可能であるが、Ｐ−型半導体層2を先ずエピタキシャル成長にて形成し、その後、Ｎ型不純物の注入拡散により、Ｎ型不純物層3を形成することも可能である。
次に、第７図に示すように、ホウ素の等のＰ型不純物を選択的に注入拡散して、Ｐ＋型拡散領域4を形成し、Ｎ型半導体層3を複数の島領域に分割する。なお、本発明のＪ−ＦＥＴにおいては、Ｐ＋型半導体基板1がソース電極であるため、ソース抵抗低減対策として、Ｐ＋型拡散領域4はＰ＋型半導体基板1まで到達するよう形成し、また、シート抵抗としては数10Ω/□以下に形成することが望ましい。
次に、第８図に示すように、ホウ素等のＰ型不純物を選択的に注入拡散して、Ｐ＋型ゲート領域5を形成する。Ｐ＋型不純物の濃度としては、表面濃度で1×1019cm-3 〜1×1020cm-3程度とすればよい。また、一般的にＪ−ＦＥＴのドレイン電流は、Ｐ＋型ゲート領域5の拡散深さにより決定されるため、必要に応じてコントロールする必要がある。
次に、第９図に示すように、リン等のＮ型不純物を選択的に注入拡散して、Ｎ＋型ドレイン領域6D、ソース領域6Sを夫々形成する。これらの領域は、アルミニウム等の配線電極とソース、ドレイン領域とのコンタクト領域であるため、コンタクト抵抗を十分低くするためには、高濃度（例えば、表面濃度で1×1019cm-3    以上）で形成する必要がある。
次に、第１０図に示すように、熱酸化、又はＣＶＤ（科学的気相成長法）等により、シリコン酸化膜7を8000Å程度形成し、コンデンサを形成する領域のシリコン酸化膜7を選択的に除去した後、熱酸化によりシリコン酸化膜8を形成する。このシリコン酸化膜8は、ＭＯＳ構造コンデンサの絶縁膜であるため、膜厚はコンデンサの容量に合わせて適度な値を設定する必要がある。例えば、容量値100pFのコンデンサを、電極の面積376μm2で形成する場合は、シリコン酸化膜の厚さは500Åとなる。なお、このシリコン熱酸化膜8は、他の絶縁膜（例えば、シリコン窒化膜、あるいはこれらの膜の合成膜等）でも形成可能である。シリコン窒化膜で形成する場合は、比誘電率がシリコン酸化膜より約1.75倍程大きいため、膜厚を同じ500Åとした場合は、電極の面積を284μmと小さくすることが可能である。
次に、第１１図に示すように、Ｊ−ＦＥＴのソース、ドレイン、ゲートのコンタクト孔を形成し、アルミニウム等による配線電極9、10、11を形成して、コンデンサ内蔵J-ＦＥＴが完成する。
本発明は、このような実施例に限定されるものではなく色々な応用が可能である。第１２図に示した例では、ドレイン−ソース間に、コンデンサの静電破壊防止用のダイオードを形成したものであり、第１３図に等価回路を示す。この構造の場合は、静電破壊耐量を大幅に増加させることが可能である。また、第１４図に示した例では、ゲート−ソース間に抵抗を挿入した場合であり、第１５図に等価回路を示す。この場合は、Ｊ−ＦＥＴの立ち上がり時間を早くすることが可能である。
【図面の簡単な説明】
【０００７】
【図１】従来のＪ−ＦＥＴの構造を示す図である。
【図２】従来のＪ−ＦＥＴのドレイン−ソース間にコンデンサを取り付けた構造を示す図である。
【図３】従来のＪ−ＦＥＴのドレイン−ソース間にコンデンサを取り付けた場合の等価回路を示す図である。
【図４】本発明によるコンデンサ内蔵Ｊ−ＦＥＴの構造を示す図である。
【図５】本発明によるコンデンサ内蔵Ｊ−ＦＥＴの等価回路を示す図である。
【図６】本発明によるコンデンサ内蔵Ｊ−ＦＥＴの製造工程を示す図である。
【図７】本発明によるコンデンサ内蔵Ｊ−ＦＥＴの製造工程を示す図である。
【図８】本発明によるコンデンサ内蔵Ｊ−ＦＥＴの製造工程を示す図である。
【図９】本発明によるコンデンサ内蔵Ｊ−ＦＥＴの製造工程を示す図である。
【図１０】本発明によるコンデンサ内蔵Ｊ−ＦＥＴの製造工程を示す図である。
【図１１】本発明によるコンデンサ内蔵Ｊ−ＦＥＴの製造工程を示す図である。
【図１２】本発明の他の実施例１を示す図である。
【図１３】第１３図の構造の等価回路を示す図である。
【図１４】本発明の他の実施例２を示す図である。
【図１５】第１４図の構造の等価回路を示す図である。
【符号の説明】
【０００８】
１  …  Ｐ＋型シリコン基板、
２  …  Ｐ−型半導体層、
３，２２  …  Ｎ型半導体層、
４，２４  …  Ｐ＋型拡散領域、
５，２５  …  Ｐ＋型ゲート領域、
６Ｄ，２６Ｄ  …  Ｎ＋型ドレイン領域、
６Ｓ，２６Ｓ  …  Ｎ＋型ソース領域、
７，２７  …  シリコン酸化膜、
８，２８  …  シリコン酸化膜（コンデンサの絶縁膜）、
９，２９  …  ドレイン配線電極、
１０，２８  …  ソース配線電極、
１１，３０  …  コンデンサ配線電極、
１２  …  保護ダイオードアノード領域、
１３  …  保護ダイオードカソードＮ＋領域、
１４  …  保護ダイオードカソードＮ領域、
１５  …  抵抗  
１６  …  ゲート配線電極、
１７  …  抵抗−ソース配線電極、
１８  …  Ｊ−ＦＥＴソース−コンデンサ拡散領域間電極、
２１  …  Ｐ型シリコン基板、
３１  …  コンデンサ電極（拡散領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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