(57)【要約】【課題】  ゲート電極の低抵抗化、ソース電極のキャパシタ容量の低減、エッチング性の向上が可能となる薄膜半導体素子及びその製造方法を提供する。【解決手段】  基板１に半導体膜５と、当該半導体膜５に接続されたソース／ドレイン電極２４、２３と、前記半導体膜５に絶縁膜６を介して配置されたゲート電極１４とを具備する薄膜半導体素子において、前記ゲート電極１４の膜厚よりも前記ソース／ドレイン電極２４、２３の膜厚が薄いことを特徴とする。【選択図】  図４
2005057240.tif 000002
【特許請求の範囲】
【請求項１】
基板に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、前記半導体膜に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子において、
前記ゲート電極の膜厚よりも前記ソース／ドレイン電極の膜厚が薄いことを特徴とする薄膜半導体素子。
【請求項２】
前記ゲート電極及び前記ソース／ドレイン電極は、Ａｌ系金属の単層構造であることを特徴とする請求項１に記載の薄膜半導体素子。
【請求項３】
基板に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、前記半導体膜に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子において、
前記ゲート電極及び前記ソース／ドレイン電極のそれぞれは、複数金属の積層構造体であり、
前記ソース／ドレイン電極の最下層に配置されている第１の最下層金属の膜厚が、前記ゲート電極の最下層に配置されている第２の最下層金属の膜厚よりも大きいことを特徴とする薄膜半導体素子。
【請求項４】
前記ゲート電極は前記第２の最下層金属よりも上層側にＡｌ系金属を具備し、前記ソース／ドレイン電極は前記第１の最下層金属よりも上層側にＡｌ系金属を具備することを特徴とする請求項３に記載の薄膜半導体素子。
【請求項５】
前記第１の最下層金属及び前記第２の最下層金属は、Ａｌ系金属よりも高い融点を有する高融点金属であることを特徴とする請求項３又は請求項４に記載の薄膜半導体素子。
【請求項６】
前記ゲート電極及び前記ソース／ドレイン電極のそれぞれは、前記Ａｌ系金属の上層側に当該Ａｌ系金属よりも高い融点を有する高融点金属を具備することを特徴とする請求項３から請求項５のいずれかに記載の薄膜半導体素子。
【請求項７】
前記ゲート電極における前記Ａｌ系金属の金属層の膜厚は、前記ソース／ドレイン電極における前記Ａｌ系金属の金属層の膜厚よりも大きいことを特徴とする請求項３から請求項６のいずれかに記載の薄膜半導体素子。
【請求項８】
前記ソース／ドレイン電極における前記Ａｌ系金属の金属層の膜厚は、前記第１の最下層金属の膜厚の１倍〜１０倍であることを特徴とする請求項３から請求項７のいずれかに記載の薄膜半導体素子。
【請求項９】
前記高融点金属は、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒのいずれかを含有することを特徴とする請求項３から請求項８のいずれかに記載の薄膜半導体素子。
【請求項１０】
前記高融点金属は、高純度金属、金属窒化物、金属酸化物のいずれかであることを特徴とする請求項３から請求項９のいずれかに記載の薄膜半導体素子。
【請求項１１】
前記高融点金属は、複数種類の金属を具備する積層構造であることを特徴とする請求項３から請求項１０のいずれかに記載の薄膜半導体素子。
【請求項１２】
基板上に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、前記半導体膜に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子の製造方法において、
前記ゲート電極の膜厚よりも前記ソース／ドレイン電極の膜厚を薄く形成することを特徴とする薄膜半導体素子の製造方法。
【請求項１３】
基板に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、前記半導体膜に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子の製造方法において、
前記ゲート電極及び前記ソース／ドレイン電極のそれぞれは、複数金属の積層構造体であり、
前記ソース／ドレイン電極の最下層に配置されている第１の最下層金属の膜厚を、前記ゲート電極の最下層に配置されている第２の最下層金属の膜厚よりも大きく形成することを特徴とする薄膜半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体素子、及び薄膜半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置等の電気光学装置を構成するアクティブマトリクス基板においては、スイッチング素子として薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと略記する）が従来から多用されている。近年では、液晶表示装置の画素の狭ピッチ化に伴うＴＦＴ回路配線の微細化や、基板の大型化に伴うＴＦＴ駆動電力の低電力化が要求されている。そこで、ゲート電極やソース／ドレイン電極等のＴＦＴ回路における配線や電極の材料として低抵抗金属を採用することが検討されており、特にＡｌ（アルミニウム）を主成分とする金属材料を採用することが提案されている（例えば、特許文献１参照。）。
【０００３】
Ａｌ電極（配線）材料としては、高純度Ａｌの他に、Ｃｕ（銅）、Ｎｄ（ネオジウム）等を数原子％添加して組成されたＡｌ合金が一般的に用いられており、また、Ａｌ電極の腐食やヒロックの発生を防止するキャップ層と、Ａｌ金属と下地膜材料との相互拡散を防止するバリア層とによって、Ａｌ電極を狭持するように積層形成された構造が用いられる。
【０００４】
図８（ａ）〜（ｄ）は積層構造のＡｌ電極を具備するＴＦＴの製造プロセスの一例を示す図である。
まず、図８（ａ）に示すように、透明基板１上に、絶縁層２と、半導体層５と、ゲート絶縁層６と、ゲート電極１００とを順に形成する。図８（ａ）において、半導体層５及びゲート電極１００は、周知のフォトリソグラフィ技術を用いてパターニングすることにより形成されたものである。また、半導体層５は、イオンドーピングによって形成するソース領域５Ｓ、チャネル領域５Ｃ、ドレイン領域５Ｄを具備している。また、ゲート電極１００は、ゲート絶縁層６側からＴｉ（チタニウム）層、Ａｌ（アルミニウム）層、ＴｉＮ（窒化チタニウム）層が順に積層された構造となっており、当該Ｔｉ層及びＴｉＮ層はそれぞれバリア層とキャップ層として機能するものである。
【０００５】
次に、図８（ｂ）に示すように、ゲート電極１００及びゲート絶縁層６を被覆するように、第１層間絶縁膜２０を形成する。当該第１層間絶縁膜２０は、ゲート電極１００及びゲート絶縁層６の凹凸形状に沿って一様に形成されるので、その表面はゲート電極１００及びゲート絶縁層６に伴って凹凸形状となる。更に、このような第１層間絶縁膜に対してソース領域５Ｓ及びドレイン領域５Ｄを露呈させるコンタクトホール２１を形成する。
次に、図８（ｃ）に示すように、第１層間絶縁膜２０を覆うようにソース／ドレイン電極材料ＳＤを形成する。ここで、ソース／ドレイン電極材料ＳＤは、第１層間絶縁膜２０側からＴｉ（チタニウム）層、Ａｌ（アルミニウム）層、ＴｉＮ（窒化チタニウム）層とが順に積層された構造となっている。当該ソース／ドレイン電極材料ＳＤは、第１層間絶縁膜２０の凹凸形状に沿って一様に形成されるので、その表面は第１層間絶縁膜２０に伴って凹凸形状となる。
次に、図８（ｄ）に示すように、フォトリソグラフィによってソース／ドレイン電極材料ＳＤをパターニングすることでドレイン電極２３及びソース電極２４が形成される。
【０００６】
このような半導体素子においては、ゲート電極１００と半導体層５との間に電位差が生じることによって、ゲート電極１００の電界がチャネル領域５Ｃに作用し、ソース領域５Ｓとドレイン領域５Ｄの間でスイッチング動作が行われるようになっている。
【特許文献１】特開平１０−２０３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、このような半導体素子においては、ゲート電極１００の応答性が直接的に半導体層５のスイッチング特性に影響を与えてしまうので、当該スイッチング特性の向上を達成するためには、ゲート電極１００における更なる低抵抗化が求められていた。
【０００８】
また、上記のソース／ドレイン電極材料ＳＤにおいては、Ｔｉ層と第１層間絶縁膜２０表面との密着性が高い性質を有するために、当該Ｔｉ層を形成すると、第１層間絶縁膜２０の凹凸形状に沿って形成され、凹凸形状部分に付きまわり、パターニング（エッチング）後の残渣物として残留するという問題があった。更に、ＡｌとＴｉは合金になり易い性質を有しているために、ソース／ドレイン電極材料ＳＤにおけるＡｌ層の膜厚が大きい場合には、ＡｌがＴｉと共に残渣物として凹凸形状部分に残留し、リーク電流の発生原因となり、半導体素子の信頼性を低下させるという問題もあった。
【０００９】
また、図９にゲート電極の別の断面を示したように、ゲート電極１００をエッチングした際にＡｌ層にサイドエッチング部１００ａが形成された場合は、第１層間絶縁膜２０のえぐれ部２０ａが形成され、当該えぐれ部２０ａにソース／ドレイン電極材料ＳＤの残留物ＳＤａが残留し、リーク電流が生じるという問題もあった。また、ソース／ドレイン電極材料ＳＤを除去するためにエッチング時間を長くした場合には、ソース電極２４、ドレイン電極２３がサイドエッチングされてしまい、当該サイドエッチング部に他の膜の材料が残留するという問題があった。
【００１０】
本発明は、上記の課題を解決するためになされたものであって、ゲート電極の低抵抗化、ソース／ドレイン電極のキャパシタ容量の低減、エッチング性の向上が可能となる薄膜半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明は以下の手段を採用した。
即ち、本発明の半導体素子は、基板に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、半導体膜に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子において、ゲート電極の膜厚よりもソース／ドレイン電極の膜厚が薄いことを特徴とする。
本発明においては、ゲート電極及びソース／ドレイン電極は、それぞれゲート配線及びソース／ドレイン配線としての意味を含む。また、ここでいうゲート電極及びソース／ドレイン電極の材料は、公知の種種の金属が採用される。例えば、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ａｌ、Ｔｉ等を用いることが好ましい。
本発明によれば、ゲート電極の厚膜化により、配線抵抗が低減されたゲート電極を形成することが可能となり、ゲート電極の応答性が改善され、直接的に半導体層のスイッチング特性を向上させることができる。また、半導体素子を具備する回路の低消費電力化を実現できる。
【００１２】
また、ソース／ドレイン電極の薄膜化により、エッチング時間が短縮されるので、ソース／ドレイン電極のサイドエッチング量が低減し、良好なソース／ドレイン電極形状を形成することが可能となる。従って、サイドエッチングの発生に起因する残留物の発生を抑制できる。更に、凹凸形状の表面を有する層間絶縁膜上において、薄膜化されたソース／ドレイン電極材料が形成されるので、従来と比較して凹凸形状の表面に残留していた残渣物やコロージョンが低減し、エッチング特性の向上を実現できる。更に、キャパシタ容量が低減するので回路の低消費電力化を実現できる。
【００１３】
また、本発明の半導体素子は、先に記載の半導体素子であり、ゲート電極及びソース／ドレイン電極は、Ａｌ系金属の単層構造であることを特徴とする。
本発明によれば、ゲート電極及びソース／ドレイン電極の材料がＡｌ系金属であるので、低抵抗化を実現することができる。なお、本明細書において、Ａｌ系金属とはＡｌの含有率が構成成分の中で最も高い金属や合金を言うものとする。また、当該Ａｌ系金属としては、Ａｌ金属にＮｄを数原子％添加したＡｌＮｄ合金を採用することが好ましい。当該ＡｌＮｄ合金は、ヒロックが発生しにくく、下地膜材料との相互拡散も生じにくいという特性を有しているため、キャップメタル層やバリアメタル層が不要になり、製造工程を簡略化できるという利点がある。
【００１４】
また、本発明の半導体素子は、基板に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、半導体膜に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子において、ゲート電極及びソース／ドレイン電極のそれぞれは、複数金属の積層構造体であり、ソース／ドレイン電極の最下層に配置されている第１の最下層金属の膜厚が、ゲート電極の最下層に配置されている第２の最下層金属の膜厚よりも大きいことを特徴とする。
本発明によれば、ドライエッチング法を用いることにより、ソース／ドレイン電極を形成する過程において第１の最下層金属がその上層側に位置する上層金属を取り囲みながら除去される。更に、当該第１の最下層金属が膜厚化されているので、ドライエッチングが進むことによって、上層金属が完全に除去された後に第１の最下層金属が除去される。即ち、上層金属の残留を防止することが可能となり、エッチング特性の向上を実現できる。また、上層金属が層間絶縁膜の凹凸部に残留することに起因するリーク電流の発生を防止することができる。
【００１５】
また、本発明の半導体素子は、先に記載の半導体素子であり、ゲート電極は第２の最下層金属よりも上層側にＡｌ系金属を具備し、ソース／ドレイン電極は第１の最下層金属よりも上層側にＡｌ系金属を具備することを特徴とする。
本発明によれば、上記のエッチング法を用いることにより、Ａｌ系金属が第１の最下層金属によって取り囲まれながら除去される。従って、Ａｌ系金属の残留を防止することが可能となり、エッチング特性の向上を実現できる。また、Ａｌ系金属が層間絶縁膜の凹凸部に残留することに起因するリーク電流の発生を防止することができる。
【００１６】
また、本発明の半導体素子は、先に記載の半導体素子であり、第１の最下層金属及び第２の最下層金属は、Ａｌ系金属よりも高い融点を有する高融点金属であることを特徴とする。
本発明によれば、Ａｌ系金属と高融点金属層の下地膜材料との相互拡散を防止できる。
【００１７】
また、本発明の半導体素子は、先に記載の半導体素子であり、ゲート電極及びソース／ドレイン電極のそれぞれは、Ａｌ系金属の上層側に当該Ａｌ系金属よりも高い融点を有する高融点金属を具備することを特徴とする。
本発明によれば、製造プロセスの熱処理工程、例えば、ＣＶＤ（化学的気相成長）工程等に起因するＡｌ系金属のヒロックの発生を防止できる。
【００１８】
また、本発明の半導体素子は、先に記載の半導体素子であり、ゲート電極におけるＡｌ系金属の金属層の膜厚は、ソース／ドレイン電極におけるＡｌ系金属の金属層の膜厚よりも大きいことを特徴とする。
本発明によれば、ソース／ドレイン電極よりもゲート電極におけるＡｌ系金属の金属層が厚膜化されることにより、配線抵抗が低減されたゲート電極を形成することが可能となり、ゲート電極の応答性が改善され、直接的に半導体層のスイッチング特性を向上させることができる。また、半導体素子を具備する回路の低消費電力化を実現できる。
【００１９】
また、ゲート電極よりもソース／ドレイン電極におけるＡｌ系金属の金属層が薄膜化されることにより、ソース／ドレイン電極のエッチング時間が短縮され、サイドエッチング量が低減し、良好な形状でソース／ドレイン電極形状を形成することが可能となる。従って、サイドエッチングの発生に起因する残留物の発生を抑制できる。更に、凹凸形状の表面を有する層間絶縁膜上において、薄膜化されたＡｌ系金属の金属層が形成されるので、従来と比較して凹凸形状の表面に残留していた残渣物やコロージョンが低減し、エッチング特性の向上を実現できる。更に、キャパシタ容量が低減するので回路の低消費電力化を実現できる。
【００２０】
また、本発明の半導体素子は、先に記載の半導体素子であり、ソース／ドレイン電極におけるＡｌ系金属の金属層の膜厚は、第１の最下層金属の膜厚の１倍〜１０倍であることを特徴とする。
本発明によれば、好適にＡｌ系金属の残留を防止することが可能となり、エッチング特性の向上を実現できる。また、Ａｌ系金属が層間絶縁膜の凹凸部に残留することに起因するリーク電流の発生を防止することができる。
【００２１】
また、本発明の半導体素子は、先に記載の半導体素子であり、高融点金属は、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒのいずれかを含有することを特徴とする。
本発明によれば、先に記載した半導体素子と同様の効果が得られると共に、Ａｌ系金属におけるヒロック防止や相互拡散防止を良好に施すことができる。
特に、Ｔｉを採用した場合には、ＡｌとＴｉは合金化しやすい性質を有しているので、ドライエッチング法を施すことによってＡｌがＴｉに取り囲まれながらエッチングされる。即ち、Ａｌ単独で存在させるよりもＴｉを介在させることでＡｌのエッチングを良好に行うことが可能となり、当該Ａｌのエッチング残りを低減できる。
【００２２】
また、本発明の半導体素子は、先に記載の半導体素子であり、高融点金属は、高純度金属、金属窒化物、金属酸化物のいずれかであることを特徴とする。
本発明によれば、先に記載した半導体素子と同様の効果が得られると共に、高融点金属と接触する他の材料との密着性を向上させることができる。
例えば、Ｔｉの窒化物となるＴｉＮを採用した場合において、当該ＴｉＮと接触する材料に窒化物（ＳｉＮ等）や酸窒化物（ＳｉＯＮ等）が含まれていると、ＴｉＮと窒化物や酸窒化物との密着性が向上させることができる。
【００２３】
また、本発明の半導体素子は、先に記載の半導体素子であり、高融点金属は、複数種類の金属を具備する積層構造であることを特徴とする。
本発明によれば、先に記載した半導体素子と同様の効果が得られる。
【００２４】
また、本発明の半導体素子の製造方法は、基板上に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、半導体膜に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子の製造方法において、ゲート電極の膜厚よりもソース／ドレイン電極の膜厚を薄く形成することを特徴とする。
本発明によれば、ゲート電極の厚膜化により、配線抵抗が低減されたゲート電極を形成することが可能となり、ゲート電極の応答性が改善され、直接的に半導体層のスイッチング特性を向上させることができる。また、半導体素子を具備する回路の低消費電力化を実現できる。
また、ソース／ドレイン電極の薄膜化により、エッチング時間が短縮されるので、ソース／ドレイン電極のサイドエッチング量が低減し、良好なソース／ドレイン電極形状を形成することが可能となる。従って、サイドエッチングの発生に起因する残留物の発生を抑制することができる。更に、凹凸形状の層間絶縁膜に形成されたソース／ドレイン電極材料が薄膜化されているので、従来は当該凹凸部に残留していた残渣物やコロージョンが低減するので、エッチング特性の向上を実現できる。更に、キャパシタ容量が低減するので回路の低消費電力化を実現できる。
【００２５】
また、本発明の半導体素子の製造方法は、基板に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、半導体膜に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子の製造方法において、ゲート電極及びソース／ドレイン電極のそれぞれは、複数金属の積層構造体であり、ソース／ドレイン電極の最下層に配置されている第１の最下層金属の膜厚を、ゲート電極の最下層に配置されている第２の最下層金属の膜厚よりも大きく形成することを特徴とする。
本発明によれば、ドライエッチング法を用いることによりソース／ドレイン電極を形成する過程において、第１の最下層金属がその上層側に位置する上層金属を取り囲みながら除去される。更に、当該第１の最下層金属が膜厚化されているので、ドライエッチングが進むことによって、上層金属が完全に除去された後に第１の最下層金属が除去される。即ち、上層金属の残留を防止することが可能となり、エッチング特性の向上を実現できる。また、上層金属が層間絶縁膜の凹凸部に残留することに起因するリーク電流の発生を防止することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の一実施形態を図１〜図７を参照して説明する。
本実施形態では、アクティブマトリクス型液晶装置を構成するＴＦＴアレイ基板を、本発明の薄膜半導体素子の例として説明する。また、ＴＦＴ製造プロセスとして、低温ポリＳｉＴＦＴの例を挙げる。
図１から図４は、本実施形態の薄膜半導体素子の製造方法を順を追って示す工程断面図である。図５は、薄膜半導体素子における要部の膜厚の関係を説明するための説明図である。図６は、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た平面図である。図７は、図６のＨ−Ｈ'線に沿う断面図である。
なお、図１〜図７の各図においては、各層や各部材を図面上で認識可能な程度の大きさとするために、各層や各部材毎に縮尺を異ならせてある。特に、図４に示すゲート電極、ソース電極、及びドレイン電極の膜厚や、各電極を構成する層膜の膜厚は、縮尺を異ならせてある。
また、本実施形態におけるゲート電極及びソース／ドレイン電極は、それぞれゲート配線及びソース／ドレイン配線としての意味を含む。
【００２７】
本実施形態の液晶装置においては、図６、図７に示すように、ＴＦＴアレイ基板１０上に、シール材５２がその縁に沿って設けられており、その内側に並行して画像表示領域の周辺を規定する額縁としての遮光膜５３が設けられている。シール材５２の外側の領域には、データ線（図示せず）に画像信号を所定タイミングで供給することによりデータ線（図示せず）を駆動するデータ線駆動回路２０１および外部回路接続端子２０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線（図示せず）に走査信号を所定タイミングで供給することにより走査線（図示せず）を駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線（図示せず）に供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路２０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。さらにＴＦＴアレイ基板１０Ｃの残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。
【００２８】
また、対向基板２０は、上述した第１の実施形態において説明した対向基板であり、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。そして、図６に示すように、図７に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【００２９】
次に、本実施形態のＴＦＴアレイ基板の製造方法について説明する。
図１および図２においては、画像表示領域内の画素スイッチング用のＴＦＴ（ＮチャネルＴＦＴ）および蓄積容量の製造工程のみならず、当該製造工程と同時に並行して形成される周辺領域（上記のデータ線駆動回路２０１、走査線駆動回路１０４等の形成領域）内で用いられるＴＦＴ（相補型のＮチャネルＴＦＴおよびＰチャネルＴＦＴ）の製造工程も併せて説明するものである。
【００３０】
図１（ａ）に示すように、ガラス等の透明基板（基板）１上に絶縁層２を形成し、その上にアモルファスシリコン層（半導体膜）３を成膜する。その後、アモルファスシリコン層３に対してレーザアニール処理等の加熱処理を施すことによって、アモルファスシリコン層３を再結晶させ、膜厚５０ｎｍのポリシリコン層（半導体膜）４に変換する。この第１工程は、画像表示領域、周辺領域ともに同様である。
【００３１】
次に、図１（ｂ）に示すように、周知のフォトリソグラフィ技術、及びドライエッチング技術を用いてポリシリコン層４をパターニングして島状の半導体層５とし、その上にＣＶＤ法等によりゲート絶縁層６を形成する。ゲート絶縁層６の膜厚は、例えば１００〜１５０ｎｍ程度である。この第２工程は、画像表示領域、周辺領域ともに同様である。
【００３２】
次に、図１（ｃ）に示すように、周知のフォトリソグラフィ技術を用いて、画像表示領域のうち、ＮチャネルＴＦＴと蓄積容量との接続部および蓄積容量の下部電極となるべき領域が開口したレジストパターン７を形成する。このとき、周辺領域は、全面がレジストパターン７で覆われている。その後、例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンをゲート絶縁層６を介して上記接続部および下部電極となるべき個所の半導体層５に注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が３×１０１４〜５×１０１４／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第３工程により、上記接続部８および蓄積容量の下部電極９が形成される。
【００３３】
次に、レジストパターン７を剥離した後、図２（ａ）に示すように、ＮチャネルＴＦＴの高濃度ソース／ドレイン領域となるべき領域が開口したレジストパターン１０を形成する。このとき、ＮチャネルＴＦＴのチャネル領域および低濃度ソース／ドレイン領域となるべき領域、ＰチャネルＴＦＴとなるべき領域、上記接続部および蓄積容量の下部電極を形成した領域はレジストパターン１０で覆われている。その後、例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンをゲート絶縁層６を介してＮチャネルＴＦＴの高濃度ソース／ドレイン領域となるべき個所のポリシリコン層５に注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が１×１０１５〜３×１０１５／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第４工程により、ＮチャネルＴＦＴの高濃度ソース領域５ａ、高濃度ドレイン領域５ｂが形成される。
【００３４】
レジストパターン１０を除去した後、図２（ｂ）に示すように、Ｔｉ膜（高融点金属、第２の最下層金属）１０３、Ａｌ膜（Ａｌ系金属、金属層）１０２、ＴｉＮ膜（高融点金属、金属窒化物）１０１を連続的に成膜して積層膜を形成する。ここで、Ａｌ膜１０２の膜厚がソース電極２４におけるＡｌ膜（後述）の膜厚よりも大きくなるように、成膜時間を長く設定して成膜する。また、当該工程を施すことによって、Ａｌ膜１０２の膜厚は４００ｎｍに設定される。また、Ｔｉ膜１０３の膜厚は、後述のソース／ドレイン電極材料ＳＤにおける最下層金属のＴｉ膜（後述）よりも薄く形成される。
更に、ＴｉＮ膜１０１の上にレジストパターン（図示せず）を形成し、当該レジストパターンをマスクとして、ＮチャネルＴＦＴ用ゲート電極１３、１４と、ＰチャネルＴＦＴ用ゲート電極１５と、蓄積容量の上部電極１６とをドライエッチング法を用いて形成する。以上の第５工程により、ＴｉＮ膜１０１／Ａｌ膜１０２／Ｔｉ膜１０３の積層膜からなるＮチャネルＴＦＴ用ゲート電極１３、１４、ＰチャネルＴＦＴ用ゲート電極１５、蓄積容量の上部電極１６がそれぞれ形成される。その後、レジストパターンを除去する。
【００３５】
次に、図２（ｃ）に示すように、レジストパターンを用いずに基板全面に例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンを低濃度で注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が１×１０１３〜３×１０１３／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第６工程により、ＮチャネルＴＦＴの低濃度ソース領域５ｃ、低濃度ドレイン領域５ｄが形成される。このとき、ゲート電極のみをマスクとしてイオン注入を行うため、ＰチャネルＴＦＴ側にもＮ型不純物イオンが注入されることになるが、低濃度のため特に支障はない。
【００３６】
次に、図２（ｄ）に示すように、ＰチャネルＴＦＴの形成領域が開口し、ＮチャネルＴＦＴおよび蓄積容量の形成領域が覆われたレジストパターン１８を形成する。そして、レジストパターン１８をマスクとして例えばＢ２Ｈ６／Ｈ２イオン等のＰ型不純物イオンを注入する。このときのイオン注入条件は、例えば１１Ｂのドーズ量が５×１０１４／ｃｍ２以上必要であり、加速エネルギーは２５〜３０ｋｅＶ程度が必要とされる。この第７工程により、ＰチャネルＴＦＴのソース領域５ｊ、ドレイン領域５ｋが形成される。そして、イオン注入終了後にはレジストパターン１８を剥離する。
【００３７】
次に続く工程は、図３及び図４を参照して説明する。図３及び図４は、図２（ｄ）の要部Ｂの拡大図である。また、以下の説明ではゲート電極１４の近傍の構造について説明すると共に、ゲート電極１３、１５についてはゲート電極１４と同様であるので説明を省略する。
図３（ａ）に示すように、第１層間絶縁膜２０を形成する。当該第１層間絶縁膜２０は、ゲート電極１４及びゲート絶縁層６の凹凸形状に沿って一様に形成されるので、その表面はゲート電極１４及びゲート絶縁層６に伴って凹凸形状となる。
【００３８】
当該第１層間絶縁膜２０を成膜する工程においては、ゲート電極１４に対して熱負荷を与えるが、高融点金属のＴｉＮ膜１０１がゲート電極１４の最上部に形成され、耐熱性が施されているので、Ａｌ膜１０２におけるヒロックの発生が抑制される。また、第１層間絶縁膜２０に窒化物（ＳｉＮ等）や酸窒化物（ＳｉＯＮ等）が含まれている場合には、ＴｉＮと窒化物や酸窒化物との密着性が向上し、良好な絶縁性が得られる。
【００３９】
次に、図３（ｂ）に示すように、第１層間絶縁膜２０及びゲート絶縁層６を貫通して高濃度ソース領域５ａ及び高濃度ドレイン領域５ｂに達するコンタクトホール２１をそれぞれ形成する。ここで、コンタクトホール２１は、後の工程でソース／ドレイン電極材料ＳＤを成膜した際のＡｌ膜の膜厚がゲート電極１４のＡｌ膜１０２よりも薄くなるように最適な径寸法で形成される。
【００４０】
次に、図４（ａ）に示すように、第１層間絶縁膜２０上に、又はコンタクトホール２１を埋設するようにソース／ドレイン電極材料ＳＤを形成する。当該ソース／ドレイン電極材料ＳＤは、下層側からＴｉ膜（高融点金属、第１の最下層金属）ＳＤ３と、Ａｌ膜（Ａｌ系金属、金属層）ＳＤ２と、ＴｉＮ膜（高融点金属、金属窒化物）ＳＤ１とを連続的に積層成膜することで形成される。当該ソース／ドレイン電極材料ＳＤにおいては、Ａｌ膜ＳＤ２の膜厚はゲート電極１４におけるＡｌ層１０２のおよそ半分の膜厚となっている。また、Ｔｉ膜ＳＤ３の膜厚は、ゲート電極１４におけるＴｉ膜１０３の膜厚よりも大きく設定されている。
【００４１】
次に、図４（ｂ）に示すように、周知のフォトリソグラフィ技術、及びドライエッチング技術を用いてパターニングすることによりソース電極２４、ドレイン電極２３を形成する。
ここで、Ａｌ膜ＳＤ２の膜厚がゲート電極１４のＡｌ膜１０２と比較して薄いので、当該Ａｌ膜ＳＤ２のエッチング時間が短縮されると共に、Ａｌ膜ＳＤ２のサイドエッチング量が低減する。また、ＡｌとＴｉは互いに合金化し易い性質を有しているので、当該エッチングプロセスにおいては、ＡｌはＴｉと共に第１層間絶縁膜２０表面からエッチングされる。また、Ｔｉ膜ＳＤ３が厚膜化されているので、Ａｌ膜ＳＤ２が完全に除去された後にＴｉ膜ＳＤ３が除去される。従って、第１層間絶縁膜２０においては、その表面が残渣物が残留し易い凹凸形状であっても、Ａｌ膜ＳＤ２のエッチング残りやコロージョンの発生が抑制される。
【００４２】
更に、第２層間絶縁膜２６を形成し、その後、第２層間絶縁膜２６を貫通してドレイン電極２３に達するコンタクトホール２７を形成する。次いで、インジウム錫酸化物（Indium Tin Oxide,ＩＴＯ）等の透明導電膜を全面に形成した後、フォトリソグラフィ技術を用いてパターニングすることにより、ドレイン電極２３を介してＮチャネルＴＦＴの高濃度ドレイン領域５ｂに接続された画素電極２８を形成する。以上の工程により、ＴＦＴアレイ基板が完成する。
【００４３】
上記の第２層間絶縁膜２６を成膜する工程においては、ソース電極２４及びドレイン電極２３に対して熱負荷を与えるが、ソース／ドレイン電極材料ＳＤには高融点金属のＴｉＮ膜ＳＤ１が最上部に形成されているので、Ａｌ膜ＳＤ２におけるヒロックの発生が抑制される。また、第２層間絶縁膜２６に窒化物（ＳｉＮ等）や酸窒化物（ＳｉＯＮ等）が含まれている場合には、ＴｉＮと窒化物や酸窒化物との密着性が向上し、良好な絶縁性が得られる。
【００４４】
次に、図５を参照し、ゲート電極１４とソース／ドレイン電極２４、２３について、各電極を構成する層膜の膜厚関係について説明する。
図５においては、ゲート電極１４とソース電極２４を代表して説明する。ゲート電極１３、１５、及び上部電極１６の各々を構成する層膜の膜厚関係は、ゲート電極１３と同一であるとし、また、ドレイン電極２３を構成する層膜の膜厚関係は、ソース電極２４と同一であるものとする。
また、図５（ａ）及び図５（ｂ）においては、本実施形態の説明をするために、各電極１４、２４を構成する各層膜においては膜厚の縮尺を異ならせてある。
【００４５】
図５（ａ）は、ゲート電極１４の構造を示しており、Ｔｉ膜１０３、Ａｌ膜１０２、ＴｉＮ膜１０１を積層させた構造を示している。また、図５（ｂ）は、ソース電極２４の構造を示しており、Ｔｉ膜ＳＤ３、Ａｌ膜ＳＤ２、ＴｉＮ膜ＳＤ１を積層させた構造を示している。
【００４６】
このような図５（ａ）及び図５（ｂ）を示すように、ゲート電極１４を構成する各層膜の合計膜厚１４ａは、ソース電極２４を構成する各層膜の合計膜厚２４ａよりも大きい。
また、ソース電極２４の最下層に位置するＴｉ膜ＳＤ３の膜厚ＳＤ３ａは、ゲート電極１４の最下層に位置するＴｉ膜１０３の膜厚１０３ａよりも大きく、膜厚１０３ａは膜厚ＳＤ３ａの１０％〜８０％程度の厚さとなっている。
また、ゲート電極１４におけるＡｌ膜１０２の膜厚１０２ａは、ソース電極２４におけるＡｌ膜ＳＤ２の膜厚ＳＤ２ａよりも大きくなっている。また、膜厚１０２ａは膜厚ＳＤ２ａの４倍以下程度の厚さであることが好ましい。
【００４７】
また、図５（ｂ）に示すソース電極２４において、Ａｌ膜ＳＤ２の膜厚ＳＤ２ａは、Ｔｉ膜ＳＤ３の膜厚ＳＤ３ａに対して、１倍〜１０倍の厚さであることが好ましい。
【００４８】
なお、図５（ａ）及び図５（ｂ）において、ゲート電極１４及びソース電極２４の最上層に位置するＴｉＮ膜１０１及びＴｉＮ膜ＳＤ１は、Ｔｉ膜ＳＤ３の膜厚ＳＤ３ａに対して０．１倍〜１０倍程度の厚さであることが好ましい。
【００４９】
以降の工程は図示を省略するが、液晶装置に用いるＴＦＴアレイ基板とする場合には画素電極２８上を含む基板全面に、例えばラビング処理が施されたポリイミド等からなる配向膜を形成する。一方、対向基板側には共通電極、配向膜等を形成する。そして、これらＴＦＴアレイ基板と対向基板とを貼り合わせ、これらの基板間に液晶を封入することによって、本実施形態の液晶装置が完成する。
【００５０】
上述したように、ゲート電極１４はソース電極２４、ドレイン電極２３よりも厚膜であるので、配線抵抗を低減することが可能となり、ゲート電極１４の応答性が改善され、直接的に半導体層５のスイッチング特性を向上させることができる。また、半導体素子を具備する回路の低消費電力化を実現できる。
また、ゲート電極１４におけるＡｌ膜１０２の膜厚１０２ａは、ソース電極２４及びドレイン電極２３におけるＡｌ膜ＳＤ２の膜厚ＳＤ２ａよりも大きいので、配線抵抗が低減されたゲート電極１４を形成することが可能となり、上記同様の効果が得られる。
【００５１】
また、ソース／ドレイン電極２４、２３は、ゲート電極１４よりも薄膜であるので、エッチング時間が短縮されるので、ソース電極２４、ドレイン電極２３のサイドエッチング量が低減し、良好なソース電極形状を形成することが可能となる。従って、サイドエッチングの発生に起因する残留物の発生を抑制できる。更に、凹凸形状の表面を有する第１層間絶縁膜２０上において、薄膜化されたソース／ドレイン電極材料ＳＤが形成されるので、従来と比較して凹凸形状の表面に残留していた残渣物やコロージョンが低減し、エッチング特性の向上を実現できる。更に、キャパシタ容量が低減するので回路の低消費電力化を実現できる。
【００５２】
また、ソース／ドレイン電極２４、２３において、Ａｌ膜ＳＤ２よりもＴｉ膜ＳＤ３が厚膜であるので、第１層間絶縁膜２０上におけるＡｌ膜ＳＤ２の残留を防止することが可能となり、従来と比較して凹凸形状の表面に残留していた残渣物やコロージョンが低減し、エッチング特性の向上を実現できる。従って、第１層間絶縁膜２０におけるＡｌ膜ＳＤ２の残留防止に伴って、リーク電流の発生を防止することができる。
また、ＴｉとＡｌは合金化し易い性質を有するので、単にＡｌをエッチングする場合と比較して、Ｔｉの余剰状態でエッチングすることが可能となり、Ａｌの除去を促進することができる。
【００５３】
また、ソース／ドレイン電極２４、２３においては、Ａｌ膜ＳＤ２の膜厚ＳＤ２ａは、Ｔｉ膜ＳＤ３の膜厚ＳＤ３ａの１倍〜１０倍であるので、好適にＡｌ膜ＳＤ２の残留を防止することが可能となり、エッチング特性の向上を実現できる。また、Ａｌ膜ＳＤ２が第１層間絶縁膜２０の凹凸部に残留することに起因するリーク電流の発生を防止することができる。
【００５４】
また、ゲート電極１４及びソース／ドレイン電極２４、２３のそれぞれにおいて、高融点金属のＴｉがＡｌ膜１０２、Ａｌ膜ＳＤ２の上層及び下層に形成されているので、製造プロセスの熱処理工程に起因するヒロックの発生を防止でき、ゲート絶縁膜６、第１層間絶縁膜２０、及び第２層間絶縁膜２６と、Ａｌ膜１０２及びＡｌ膜ＳＤ２との相互拡散を防止できる。
【００５５】
また、高融点金属の中でもＴｉＮ（金属窒化物）をＴｉＮ膜１０１及びＴｉＮ膜ＳＤ１として採用しているので、ＴｉＮ膜１０１、ＳＤ１に接触する窒化物（ＳｉＮ等）や酸窒化物（ＳｉＯＮ等）に対して密着性が向上させることができる。
【００５６】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、本実施形態では、ゲート電極１４、ドレイン電極２３及びソース電極２４の材料として、中間層のＡｌ系金属を高融点金属で狭持した積層構造を採用したが、積層構造だけでなくＡｌ合金（Ａｌ系金属）の単層構造でもよい。この場合、ＡｌにＮｄを添加したＡｌＮｄ膜等を採用できる。このＡｌＮｄ膜は、ヒロックが発生しにくく、下地膜材料との相互拡散も生じにくいという特性を有しているため、キャップメタル層やバリアメタル層が不要になり、製造工程を簡略化できるという利点がある。また、Ａｌ系金属以外の材料としては、公知の種種の金属が採用され、例えば、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ等を用いることが好ましい。
また、高融点金属として、Ｔｉの他にＷ、Ｔａ、Ｍｏ、Ｃｒを採用してもよい。更に、高融点金属の窒化物や酸化物を採用してもよく、当該高融点金属を有する膜の積層構造を形成してもよい。
【００５７】
また、上述のアクティブマトリクス型液晶を構成するＴＦＴアレイ基板は、所謂トップゲート型ＴＦＴを備えた構成となっているが、ボトムゲート型ＴＦＴを備えた構成としてもよい。
【００５８】
また、上記実施形態では本発明の積層膜をゲート電極に用いた例を示したが、ゲート電極以外の導電膜パターンや配線に用いることも可能である。また、液晶装置に用いる以外の他の用途のアクティブマトリクス基板に本発明を適用しても良いし、更にはアクティブマトリクス基板以外の他の薄膜半導体素子に本発明を適用することも勿論可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図２】本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図３】本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図４】本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図５】本発明の薄膜半導体素子の要部における膜厚関係を説明するための図。
【図６】同、実施形態の液晶装置の平面図。
【図７】図６のＨ−Ｈ'線に沿う断面図。
【図８】従来技術の薄膜半導体素子の製造方法を示す工程断面図。
【図９】従来技術を説明するための平面図。
【符号の説明】
【００６０】
１…透明基板（基板）、３…アモルファスシリコン層（半導体膜）、４…ポリシリコン層（半導体膜）、５…半導体層（半導体膜）、１３、１４…ＮチャネルＴＦＴ用ゲート電極（ゲート電極）、１５…ＰチャネルＴＦＴ用ゲート電極（ゲート電極）、２３…ドレイン電極、２４…ソース電極、１０１…ＴｉＮ膜（高融点金属、金属窒化物）、１０２…Ａｌ膜（Ａｌ系金属）、１０３…Ｔｉ膜（高融点金属、第２の最下層金属）、ＳＤ１…ＴｉＮ膜（高融点金属、金属窒化物）、ＳＤ２…Ａｌ膜（Ａｌ系金属）、ＳＤ３…Ｔｉ膜（高融点金属、第１の最下層金属）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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