(57)【要約】【課題】ＤＣリミットサイクル等の現象を良好に回避する。【解決手段】入力信号ｘ（ｎ）は遅延器２〜４に供給され、順次遅延された信号が係数器５〜８に供給されて、それぞれ係数ｂ０〜ｂｔａｐの重み付けが行われる。これらの信号が総和器９に供給され、この積和結果Ａが加算器１０を通じて出力端子１１に取り出される。また出力信号ｙ（ｎ）が遅延器１２〜１４に供給され、順次遅延された信号が係数器１５〜１７に供給されて、それぞれ係数ａ１〜ａｔａｐの重み付けが行われる。これらの信号が総和器１８に供給され、この積和結果Ｂが、ゲイン調節手段１９でゲイン（ｇ）が調整されて加算器１０に供給される。さらに入力信号ｘ（ｎ）が信号レベルの判別手段２０に供給され、この判別結果に応じてゲイン調節手段１９におけるゲイン（ｇ）の値の制御と、遅延器１２〜１４で遅延される信号に対するゲイン（ｇ）分の調整が行われる。【選択図】      図１
2005020102.tif 000002
【特許請求の範囲】
【請求項１】
第１の遅延器群とそれに結合した第１の係数器群と、
第２の遅延器群とそれに結合した第２の係数器群と、
それらの出力を所定の係数を掛けて加算する加算器と
を有し、
前記所定の係数を入力値の大きさに応じて動的に変化させる
ことを特徴とするフィルタ装置。
【請求項２】
請求項１記載のフィルタ装置において、
入力値の大きさを任意の閾値で判別する判別手段を有し、
前記判別手段の出力に応じて前記所定の係数を第１の係数値と第２の係数値に切り替える
ことを特徴とするフィルタ装置。
【請求項３】
請求項２記載のフィルタ装置において、
前記閾値は互いに異なる２つの閾値からなり、
前記２つの閾値の間でシュミットトリガ動作を行う
ことを特徴とするフィルタ装置。
【請求項４】
請求項１記載のフィルタ装置において、
前記第１の遅延器群と第１の係数器群とは有限インパルス応答（ＦＩＲ）型フィルタを形成し、
前記第２の遅延器群と第２の係数器群とは無限インパルス応答（ＩＩＲ）型フィルタを形成する
ことを特徴とするフィルタ装置。
【請求項５】
請求項４記載のフィルタ装置において、
前記無限インパルス応答（ＩＩＲ）型フィルタの出力を、ゲイン調整機構を通じて前記有限インパルス応答（ＦＩＲ）型フィルタの出力に加算し、
前記ゲイン調整機構の調整量を入力値の大きさに応じて動的に制御する
ことを特徴とするフィルタ装置。
【請求項６】
第１の遅延器群で順次遅延された信号をそれぞれ第１の係数器群に供給し、
第２の遅延器群で順次遅延された信号をそれぞれ第２の係数器群に供給し、
それらの出力を所定の係数を掛けて加算し、
前記所定の係数を入力値の大きさに応じて動的に変化させる
ことを特徴とするフィルタ方法。
【請求項７】
請求項６記載のフィルタ方法において、
入力値の大きさを任意の閾値で判別し、
前記判別の出力に応じて前記所定の係数を第１の係数値と第２の係数値に切り替える
ことを特徴とするフィルタ方法。
【請求項８】
請求項７記載のフィルタ方法において、
前記閾値は互いに異なる２つの閾値からなり、
前記２つの閾値の間でシュミットトリガ動作を行う
ことを特徴とするフィルタ方法。
【請求項９】
請求項６記載のフィルタ方法において、
前記第１の遅延器群と第１の係数器群とは有限インパルス応答（ＦＩＲ）型フィルタを形成し、
前記第２の遅延器群と第２の係数器群とは無限インパルス応答（ＩＩＲ）型フィルタを形成する
ことを特徴とするフィルタ方法。
【請求項１０】
請求項９記載のフィルタ方法において、
前記無限インパルス応答（ＩＩＲ）型フィルタの出力のゲインを調整して前記有限インパルス応答（ＦＩＲ）型フィルタの出力に加算し、
前記ゲインの調整量を入力値の大きさに応じて動的に制御する
ことを特徴とするフィルタ方法。
【請求項１１】
第１の遅延プロセスとそれに結合した第１の係数プロセスと、
第２の遅延プロセスとそれに結合した第２の係数プロセスと、
それらの出力を所定の係数を掛けて加算する加算プロセスと、
前記所定の係数を入力値の大きさに応じて動的に変化させるプロセスと
を有することを特徴とするフィルタプログラム。
【請求項１２】
請求項１１記載のフィルタプログラムにおいて、
入力値の大きさを任意の閾値で判別するプロセスと、
前記判別手段の出力に応じて前記所定の係数を第１の係数値と第２の係数値に切り替えるプロセスと
を有することを特徴とするフィルタプログラム。
【請求項１３】
請求項１２記載のフィルタプログラムにおいて、
前記閾値は互いに異なる２つの閾値からなり、
前記２つの閾値の間でシュミットトリガ動作を行う
ことを特徴とするフィルタプログラム。
【請求項１４】
請求項１１記載のフィルタプログラムにおいて、
前記第１の遅延プロセスと第１の係数プロセスとは有限インパルス応答（ＦＩＲ）型フィルタを形成し、
前記第２の遅延プロセスと第２の係数プロセスとは無限インパルス応答（ＩＩＲ）型フィルタを形成する
ことを特徴とするフィルタプログラム。
【請求項１５】
請求項１４記載のフィルタプログラムにおいて、
前記無限インパルス応答（ＩＩＲ）型フィルタの出力のゲインを調整して前記有限インパルス応答（ＦＩＲ）型フィルタの出力に加算し、
前記ゲインの調整量を入力値の大きさに応じて動的に制御する
ことを特徴とするフィルタプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば信号処理に使用して好適なフィルタ装置、フィルタ方法及びフィルタプログラムに関する。詳しくは、無限インパルス応答（ＩＩＲ）型デジタルフィルタにゲイン調整機構を追加することにより、従来では十分な性能が得られなかった無限インパルス応答（ＩＩＲ）型デジタルフィルタを十分な性能が得られるようにしたものである。
【０００２】
【従来の技術】
従来の有限インパルス応答（以下、ＦＩＲと略称する）型及び無限インパルス応答（以下、ＩＩＲと略称する）型デジタルフィルタについては、各種の文献が知られている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００３−６６０６９号公報
【０００４】
【発明が解決しようとする課題】
現在、一般に用いられているデジタルフィルタとして、ＩＩＲ型及びＦＩＲ型がある。両者を比較するとフィルタ性能として同等のものをデジタルフィルタとして実装した場合ＦＩＲ型は、ＩＩＲ型に比べて数倍のタップ段数を要し、低コストの計算機資源で実装した場合のサンプリング処理に対してフィルタ処理が間に合わないといった問題がある。
【０００５】
また、ＩＩＲ型フィルタはその性質としてフィードバック機能を有し現在の出力が次以降の出力すべてに影響を及ぼす。このためＩＩＲ型フィルタをデジタルフィルタとして実装した場合、一般にＤＣリミットサイクルといった現象が発生した場合にそれ以降フィルタとしての性能が得られなくなる現象がみられる。この現象はデジタル信号処理を固定少数形式で行う場合に特に顕著に見られる。
【０００６】
この出願はこのような点に鑑みて成されたものであって、解決しようとする問題点は、例えばＩＩＲ型フィルタはその性質としてフィードバック機能を有するために現在の出力が次以降の出力すべてに影響を及ぼし、デジタルフィルタとして実装した場合、一般にＤＣリミットサイクルといった現象が発生した場合にそれ以降フィルタとしての性能が得られなくなる現象がみられ、従来の装置では、これを避けることができなかったというものである。
【０００７】
【課題を解決するための手段】
このため本発明においては、第１、第２の遅延器群及び係数器群の出力を所定の係数を掛けて加算する際の係数を、入力値の大きさに応じて動的に変化させるようにしたものであって、これによれば、例えばＩＩＲ型フィルタをデジタルフィルタとして実装した場合に生じる恐れのあるＤＣリミットサイクル等の現象を、良好に回避することができる。
【０００８】
【発明の実施の形態】
すなわち本発明のフィルタ装置においては、第１の遅延器群とそれに結合した第１の係数器群と、第２の遅延器群とそれに結合した第２の係数器群と、それらの出力を所定の係数を掛けて加算する加算器とを有し、所定の係数を入力値の大きさに応じて動的に変化させてなるものである。
【０００９】
また、本発明のフィルタ方法においては、第１の遅延器群で順次遅延された信号をそれぞれ第１の係数器群に供給し、第２の遅延器群で順次遅延された信号をそれぞれ第２の係数器群に供給し、それらの出力を所定の係数を掛けて加算し、所定の係数を入力値の大きさに応じて動的に変化させるものである。
【００１０】
さらに本発明のフィルタプログラムにおいては、第１の遅延プロセスとそれに結合した第１の係数プロセスと、第２の遅延プロセスとそれに結合した第２の係数プロセスと、それらの出力を所定の係数を掛けて加算する加算プロセスと、所定の係数を入力値の大きさに応じて動的に変化させるプロセスとを有してなるものである。
【００１１】
以下、図面を参照して本発明を説明するに、図１は本発明を適用したフィルタ装置の一実施形態の構成を示すブロック図である。
【００１２】
図１において、入力端子１に供給された信号ｘ（ｎ）は、縦続に接続された遅延器２、３・・・４に供給され、順次遅延された信号ｘ（ｎ−１）、ｘ（ｎ−２）・・・ｘ（ｎ−ｔａｐ）が取り出される。そしてこれらの信号ｘ（ｎ）〜ｘ（ｎ−ｔａｐ）が、それぞれ重み付けのための係数器５、６、７・・・８に供給され、それぞれ係数ｂ０、ｂ１、ｂ２・・・ｂｔａｐの重み付けが行われる。
【００１３】
これらの係数器５〜８からの出力が総和器９に供給され、重み付けられた各信号が加算されることによって第１の積和結果Ａが形成される。さらに、この積和結果Ａが加算器１０を通じて出力端子１１に取り出される。
【００１４】
また、出力端子１１に取り出される信号ｙ（ｎ）が、縦続に接続された遅延器１２、１３・・・１４に供給され、順次遅延された信号ｙ（ｎ−１）、ｙ（ｎ−２）・・・ｙ（ｎ−ｔａｐ）が取り出される。そしてこれらの信号ｙ（ｎ−１）〜ｙ（ｎ−ｔａｐ）が、それぞれ重み付けのための係数器１５、１６、・・・１７に供給され、それぞれ係数ａ１、ａ２・・・ａｔａｐの重み付けが行われる。
【００１５】
これらの係数器１５〜１７からの出力が総和器１８に供給され、重み付けられた各信号が加算されることによって第２の積和結果Ｂが形成される。さらに、この積和結果Ｂがゲイン調節手段１９に供給され、ゲイン（ｇ）の調整された信号が加算器１０に供給される。
【００１６】
それと共に、入力端子１に供給された信号ｘ（ｎ）が信号のレベルを判別する判別手段２０に供給される。そしてこの判別結果に応じて、ゲイン調節手段１９におけるゲイン（ｇ）の値の制御と、遅延器１２〜１４で遅延される信号に対するゲイン（ｇ）分の調整が行われる。
【００１７】
すなわち、この図１は、次の〔数１〕の式に表されるＩＩＲ型フィルタを実装した構成である。
【数１】
2005020102.tif 000003
【００１８】
この図１に示すように、一般にＤＳＰ等の積和回路を備えるハードウエアに上記〔数１〕の構造を持つ計算を実装する場合には、前段の
【数２】
2005020102.tif 000004
部分（積和結果Ａ）と後段の
【数３】
2005020102.tif 000005
部分（積和結果Ｂ）を固定小数点形式で別々に積和演算し、その結果同士を加算するという方式をとる。
【００１９】
この時、係数列ａ、ｂの絶対値が比較的近ければ、係数ａ、ｂの固定少数表現形式の基底を同一して、夫々の結果を加算してフィルタとしての性能を得らるが、夫々の積和演算の精度をあげるために係数列ａ、ｂの絶対値に合わせて異なる基底で積和演算をした場合、積和結果Ａ、積和結果Ｂを加算する為に桁合わせ（ここではゲイン調整と呼ぶことにする）を行う必要がある。図１ではゲイン調節手段１９がこれにあたる。
【００２０】
ここで、係数列ａ、ｂの絶対値の差が比較的小さい場合にはゲインの値は静的に決まるが、この差が大きくなるにつれてこの方式ではフィルタとして機能しなくなる場合がある。また、このような係数列の組み合わせの場合にも、入力値の絶対値の大きさとゲイン値に着目してフィルタ性能を評価すると、ある入力値の絶対値とゲイン値の組み合わせではフィルタとして機能することがわかる。
【００２１】
以下で、その様子を説明する。すなわち、以下の２つの表はある特徴的なＩＩＲ型フィルタの特性を評価した結果である（×−不良、○―可、◎は良）。
【００２２】
【表１】
2005020102.tif 000006
【００２３】
【表２】
2005020102.tif 000007
【００２４】
これらの〔表１〕〔表２〕において、〔表１〕のＩＩＲ型フィルタの場合は、ゲイン（ｇ′）を“０”とすることでフィルタとして機能する。
【００２５】
これに対して、〔表２〕の評価結果を持つＩＩＲ型フィルタに関しては、入力値の全体に対して機能するゲイン（ｇ′）値はない。しかし、〔表２〕においてゲイン（ｇ′）が“４”の場合と、“−４”の場合を組み合わせることで、入力全体に対してフィルタとして機能させることができる。また、〔表２〕の評価結果では、ゲイン（ｇ′）が“４”と“−４”の時にフィルタとして機能する範囲に重なる部分がある。
【００２６】
そこで図１の構成では、値入力時に入力値の絶対値に対し閾値を設定し、その判別結果に応じて、ゲイン調節手段１９におけるゲイン（ｇ）の値の制御と、遅延器１２〜１４で遅延される信号に対するゲイン（ｇ）分の調整が行われる。なお実際の回路では、閾値を２つ設定し、上側閾値、下側閾値とし、上側閾値を上へ超えた場合、下へ超えた場合にゲインの値を変更する。
【００２７】
従ってこの実施形態において、第１、第２の遅延器群及び係数器群の出力を所定の係数を掛けて加算する際の係数を、入力値の大きさに応じて動的に変化させるようにしたことによって、例えばＩＩＲ型フィルタをデジタルフィルタとして実装した場合に生じる恐れのあるＤＣリミットサイクル等の現象を、良好に回避することができる。
【００２８】
すなわち、本発明によれば、入力値の全区間においてＩＩＲ型デジタルフィルタとして機能することが保証されているので、いったん特性が落ちるとその後フィルタとして機能しなくなるといったＩＩＲ型デジタルフィルタの弱点を回避できる。同様にこれを回避するために、より計算機資源を要求する等価なＦＩＲ型デジタルフィルタに置き換えるという必要もなくなる。
【００２９】
また、一般に短い時間で観察した場合に音声デジタル信号等は局所性を持つので、例えば閾値を２点設定しシュミットトリガ動作とすることにより、ゲイン変更の頻度は少なくなり、遅延機構内のデータのゲイン調整処理の負荷を最小限に抑えられ、結果少ない計算機資源で例えばＩＩＲ型デジタルフィルタを構成することが可能となる。
【００３０】
こうして上述のフィルタ装置によれば、第１の遅延器群とそれに結合した第１の係数器群と、第２の遅延器群とそれに結合した第２の係数器群と、それらの出力を所定の係数を掛けて加算する加算器とを有し、所定の係数を入力値の大きさに応じて動的に変化させることにより、例えばＤＣリミットサイクル等の現象を、良好に回避することができるものである。
【００３１】
また、上述のフィルタ方法によれば、第１の遅延器群で順次遅延された信号をそれぞれ第１の係数器群に供給し、第２の遅延器群で順次遅延された信号をそれぞれ第２の係数器群に供給し、それらの出力を所定の係数を掛けて加算し、所定の係数を入力値の大きさに応じて動的に変化させることにより、例えばＤＣリミットサイクル等の現象を、良好に回避することができるものである。
【００３２】
さらに上述のフィルタプログラムによれば、第１の遅延プロセスとそれに結合した第１の係数プロセスと、第２の遅延プロセスとそれに結合した第２の係数プロセスと、それらの出力を所定の係数を掛けて加算する加算プロセスと、所定の係数を入力値の大きさに応じて動的に変化させるプロセスとを有することにより、例えばＤＣリミットサイクル等の現象を、良好に回避することができるものである。
【００３３】
なお本発明は、上述の説明した実施の形態に限定されるものではなく、本発明の精神を逸脱することなく種々の変形が可能とされるものである。
【００３４】
【発明の効果】
従って請求項１の発明によれば、第１、第２の遅延器群及び係数器群の出力を所定の係数を掛けて加算する際の係数を、入力値の大きさに応じて動的に変化させるようにしたことによって、例えばＩＩＲ型フィルタをデジタルフィルタとして実装した場合に生じる恐れのあるＤＣリミットサイクル等の現象を、良好に回避することができるものである。
【００３５】
また、請求項２の発明によれば、入力値の大きさを任意の閾値で判別する判別手段を有し、判別手段の出力に応じて所定の係数を第１の係数値と第２の係数値に切り替えることによって、ＤＣリミットサイクル等の現象を、良好に回避することができるものである。
【００３６】
請求項３の発明によれば、閾値は互いに異なる２つの閾値からなり、２つの閾値の間でシュミットトリガ動作を行うことによって、ゲイン変更の頻度は少なくなり、遅延機構内のデータのゲイン調整処理の負荷を最小限に抑えられ、結果少ない計算機資源で例えばＩＩＲ型デジタルフィルタを構成することが可能となるものである。
【００３７】
請求項４の発明によれば、第１の遅延器群と第１の係数器群とは有限インパルス応答（ＦＩＲ）型フィルタを形成し、第２の遅延器群と第２の係数器群とは無限インパルス応答（ＩＩＲ）型フィルタを形成することによって、良好なデジタルフィルタを実現することができるものである。
【００３８】
請求項５の発明によれば、無限インパルス応答（ＩＩＲ）型フィルタの出力を、ゲイン調整機構を通じて有限インパルス応答（ＦＩＲ）型フィルタの出力に加算し、ゲイン調整機構の調整量を入力値の大きさに応じて動的に制御することによって、ＤＣリミットサイクル等の現象を良好に回避することができるものである。
【００３９】
さらに請求項６の発明によれば、第１、第２の遅延器群及び係数器群の出力を所定の係数を掛けて加算する際の係数を、入力値の大きさに応じて動的に変化させるようにしたことによって、例えばＩＩＲ型フィルタをデジタルフィルタとして実装した場合に生じる恐れのあるＤＣリミットサイクル等の現象を、良好に回避することができるものである。
【００４０】
また、請求項７の発明によれば、入力値の大きさを任意の閾値で判別し、判別の出力に応じて所定の係数を第１の係数値と第２の係数値に切り替えることによって、ＤＣリミットサイクル等の現象を良好に回避することができるものである。
【００４１】
請求項８の発明によれば、閾値は互いに異なる２つの閾値からなり、２つの閾値の間でシュミットトリガ動作を行うことによって、ゲイン変更の頻度は少なくなり、遅延機構内のデータのゲイン調整処理の負荷を最小限に抑えられ、結果少ない計算機資源で例えばＩＩＲ型デジタルフィルタを構成することが可能となるものである。
【００４２】
請求項９の発明によれば、第１の遅延器群と第１の係数器群とは有限インパルス応答（ＦＩＲ）型フィルタを形成し、第２の遅延器群と第２の係数器群とは無限インパルス応答（ＩＩＲ）型フィルタを形成することによって、良好なデジタルフィルタを実現することができるものである。
【００４３】
請求項１０の発明によれば、無限インパルス応答（ＩＩＲ）型フィルタの出力のゲインを調整して有限インパルス応答（ＦＩＲ）型フィルタの出力に加算し、ゲインの調整量を入力値の大きさに応じて動的に制御することによって、ＤＣリミットサイクル等の現象を良好に回避することができるものである。
【００４４】
さらに請求項１１の発明によれば、第１、第２の遅延器群及び係数器群の出力を所定の係数を掛けて加算する際の係数を、入力値の大きさに応じて動的に変化させるようにしたことによって、例えばＩＩＲ型フィルタをデジタルフィルタとして実装した場合に生じる恐れのあるＤＣリミットサイクル等の現象を、良好に回避することができるものである。
【００４５】
また、請求項１２の発明によれば、入力値の大きさを任意の閾値で判別するプロセスと、判別手段の出力に応じて所定の係数を第１の係数値と第２の係数値に切り替えるプロセスとを有することによって、ＤＣリミットサイクル等の現象を、良好に回避することができるものである。
【００４６】
請求項１３の発明によれば、閾値は互いに異なる２つの閾値からなり、２つの閾値の間でシュミットトリガ動作を行うことによって、ゲイン変更の頻度は少なくなり、遅延機構内のデータのゲイン調整処理の負荷を最小限に抑えられ、結果少ない計算機資源で例えばＩＩＲ型デジタルフィルタを構成することが可能となるものである。
【００４７】
請求項１４の発明によれば、第１の遅延プロセスと第１の係数プロセスとは有限インパルス応答（ＦＩＲ）型フィルタを形成し、第２の遅延プロセスと第２の係数プロセスとは無限インパルス応答（ＩＩＲ）型フィルタを形成することによって、良好なデジタルフィルタを実現することができるものである。
【００４８】
請求項１５の発明によれば、無限インパルス応答（ＩＩＲ）型フィルタの出力のゲインを調整して有限インパルス応答（ＦＩＲ）型フィルタの出力に加算し、ゲインの調整量を入力値の大きさに応じて動的に制御することによって、ＤＣリミットサイクル等の現象を良好に回避することができるものである。
【００４９】
これによって、従来は、例えばＩＩＲ型フィルタはその性質としてフィードバック機能を有するために現在の出力が次以降の出力すべてに影響を及ぼし、デジタルフィルタとして実装した場合、一般にＤＣリミットサイクルといった現象が発生した場合にそれ以降フィルタとしての性能が得られなくなる現象がみられ、従来の装置ではこれを避けることができなかったものを、本発明によればこれらの問題点を容易に解消することができるものである。
【図面の簡単な説明】
【図１】本発明を適用したフィルタ装置の一実施形態の構成を示すブロック図である。
【符号の説明】
１…入力端子、２，３，４，１２，１３，１４…遅延器、５，６，７，８，１５，１６，１７…係数器、９，１８…総和器、１０…加算器、１１…出力端子、１９…ゲイン調節手段、２０…判別手段
【図１】
2005020102.tif 000008