(57)【要約】【課題】  画素内に演算増幅器を設けた表示装置においては、有機ＥＬ素子の発光状態を維持するために各画素の演算増幅器を常時オンさせておく必要があり、その分、消費電力が増大していた。【解決手段】  表示装置１０において行列状に配置される複数の画素の１つである第１画素１２において、第１ＯＬＥＤ１６は電流駆動型の光学素子である。駆動回路としての第１トランジスタ２０は、第１ＯＬＥＤ１６を駆動する。演算増幅器１４は、第１トランジスタ２０を制御するためのデータ信号を増幅する。第１サンプルホールド回路２８は、演算増幅器１４の出力を保持する。第１ＯＬＥＤ１６の駆動電流が流れる信号線上における電圧降下の値が演算増幅器１４の入力へ負帰還する。第１サンプルホールド回路２８によって演算増幅器１４の出力が保持される間、演算増幅器１４の動作を停止される。【選択図】  図１
2005266089.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画素を備え、
前記複数の画素のそれぞれは、
電流駆動型の光学素子と、
前記光学素子を駆動する駆動回路と、
前記駆動回路を制御するためのデータ信号が入力される演算増幅器と、
前記演算増幅器の出力を保持するサンプルホールド回路と、
前記光学素子の駆動電流に応じた電圧値を検出する検出回路と、
前記検出された電圧値を前記演算増幅器の入力へ帰還させる帰還回路と、
を含むことを特徴とする表示装置。
【請求項２】
前記演算増幅器は、前記サンプルホールド回路によって前記演算増幅器の出力が保持される間、消費電力が減少するよう制御されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記演算増幅器は、前記複数の画素のうち少なくとも２以上の画素によって共用され、
前記帰還回路には、前記帰還を遮断するスイッチング素子が設けられることを特徴とする請求項１または２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に有機ＥＬを用いた表示装置の技術に関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンス（以下、「有機ＥＬ」という。）表示装置が、新たな平面型表示装置として注目されている。有機ＥＬ表示装置は、現在広く普及している液晶表示装置を席巻する日も近いと目されており、実用化、量産化に向けて熾烈な開発競争の最中にある。
【０００３】
有機ＥＬ表示装置の駆動方式には、大きく分けて、アナログ駆動方式とデジタル駆動方式の２種類がある。アナログ駆動方式は、各有機ＥＬ素子にデータ電圧に応じた大きさの電流を供給して、データ電圧に応じた輝度で点灯させる方式である。有機ＥＬ素子の駆動にはトランジスタが用いられるが、そのトランジスタには特性にばらつきが大きいため、各画素の駆動電流もばらつき、輝度むらが生じるおそれがある。そうした輝度むらを抑えるために様々な対策が施されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−９１３７７号公報
【特許文献２】特開２００３−５８１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された構成では、有機ＥＬ素子の発光状態を維持するためには各画素の演算増幅器を常時オンさせておく必要があり、その分、消費電力が増大してしまう。
【０００５】
本発明は上記背景の下でなされたものであり、本発明の目的は、消費電力の増大を抑えつつ輝度むらを改善した表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の表示装置は、行列状に配置された複数の画素を備える。複数の画素のそれぞれは、電流駆動型の光学素子と、光学素子を駆動する駆動回路と、駆動回路を制御するためのデータ信号が入力される演算増幅器と、演算増幅器の出力を保持するサンプルホールド回路と、光学素子の駆動電流に応じた電圧値を検出する検出回路と、検出された電圧値を演算増幅器の入力へ帰還させる帰還回路と、を含む。
【０００７】
ここで、光学素子として、有機発光ダイオード（Organic Light Emitting Diode）が想定できるがこれに限る趣旨ではない。駆動回路として、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が想定できるが、これに限る趣旨ではない。サンプルホールド回路は、トランジスタと容量の組合せで構成されてもよい。検出回路は、電圧降下を生じる抵抗を含んでもよい。
【０００８】
この態様によると、データ信号を増幅した値をサンプルホールド回路が保持する間、演算増幅器をオフする形態を選択でき、その場合消費電力の増大を抑制することができる。また、各画素に演算増幅器を設けたことによって、検出回路からの帰還路が比較的短く、帰還回路における配線抵抗と容量を低減でき、高速動作に有利となる。
【０００９】
演算増幅器は、サンプルホールド回路によって演算増幅器の出力が保持される間、消費電力が減少するよう制御されてもよい。例えば、演算増幅器は、サンプルホールド回路によって演算増幅器の出力が保持される間、その動作が停止されてもよい。これにより、演算増幅器の動作やオンオフを細かく制御でき、消費電力を効率よく低減できる。
【００１０】
演算増幅器は、複数の画素のうち少なくとも２以上の画素によって共用され、帰還回路には、帰還を遮断するスイッチング素子が設けられてもよい。これにより、演算増幅器のためのスペースを節約でき、開口率を高めることができる。なお、ここでいうスイッチング素子は、トランジスタであってもよい。
【００１１】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によれば、表示装置において消費電力を抑えながら輝度むらを改善することができる。
【発明を実施するための最良の形態】
【００１３】
（実施例１）
図１は、実施例１における表示装置に含まれる画素の基本構成を示す。表示装置１０において、第１画素１２は、第１有機発光ダイオード（以下、「有機発光ダイオード」を「ＯＬＥＤ」という。）１６、第１トランジスタ２０、第２トランジスタ２２、演算増幅器１４、第３トランジスタ２６、第１抵抗１８、第１保持容量２４を有する。第１ＯＬＥＤ１６は、電流駆動型の光学素子であり、電流が流れたときにその電流値に応じた強度で発光する。第１トランジスタ２０、第２トランジスタ２２、および第３トランジスタ２６は、それぞれｐチャネルＭＯＳトランジスタである。第１トランジスタ２０は、第１ＯＬＥＤ１６の発光を駆動する駆動回路として機能する。第２トランジスタ２２は、第１トランジスタ２０による発光の駆動を制御する。第３トランジスタ２６は、演算増幅器１４へのバイアス電圧の供給を制御する制御回路として機能する。演算増幅器１４は、第１トランジスタ２０のゲート電極に設定すべき輝度データを増幅する。
【００１４】
第１ＯＬＥＤ１６は、負極が接地電位（−５Ｖ）に接続され、陽極が第１トランジスタ２０のドレイン電極に接続される。第１トランジスタ２０のソース電極は、第１抵抗１８を介して第１電源電位ＶＤＤ１（５Ｖ）と接続される。第１トランジスタ２０のゲート電極は、第２トランジスタ２２のソース電極（またはドレイン電極）と接続される。第２トランジスタ２２のドレイン電極（またはソース電極）は、演算増幅器１４の出力端子と接続される。第２トランジスタ２２のゲート電極は、第１選択信号線ＳＬ１と接続される。演算増幅器１４は、正入力端子が第１データ信号線ＤＬ１に接続され、負入力端子が第１抵抗１８と第１トランジスタ２０の間のノードと接続される。第１抵抗１８と第１トランジスタ２０の間のノードは、第１ＯＬＥＤ１６の駆動電流に応じた電圧値、すなわち第１抵抗１８の電圧降下の値を検出する検出回路として機能する。また、第１抵抗１８と第１トランジスタ２０の間のノードから演算増幅器１４の負入力端子への入力は負帰還入力となり、帰還回路として機能する。
【００１５】
演算増幅器１４は、正電源端子が第３トランジスタ２６を介して第２電源電位ＶＤＤ２に接続され、負電源端子が負電位ＶＳＳに接続される。第２電源電位ＶＤＤ２は１０Ｖであり、負電位ＶＳＳが−３Ｖである。第３トランジスタ２６は、ソース電極が第２電源電位ＶＤＤ２と接続され、ドレイン電極が演算増幅器１４の正電源端子に接続される。第３トランジスタ２６のゲート電極は、第１バイアス制御信号線ＢＬ１と接続される。第１トランジスタ２０のゲート電極は、第１抵抗１８の高圧側の一端と第１トランジスタ２０のゲート電極の間に第１保持容量２４が設けられる。第２トランジスタ２２および第１保持容量２４は、演算増幅器１４の出力端子に接続された第１サンプルホールド回路２８を形成する。
【００１６】
第１データ信号線ＤＬ１から入力され演算増幅器１４により増幅されるデータ信号は、第１選択信号線ＳＬ１から入力される選択信号により第２トランジスタ２２がオンされたときに、第１トランジスタ２０のゲート電極に設定される。第１トランジスタ２０は、ゲート電極に設定されたデータ信号に応じた強度でオンし、そのオンの度合いに応じた電流が流れて第１ＯＬＥＤ１６が発光する。第２トランジスタ２２がオフされ、第１バイアス制御信号線ＢＬ１から入力されるバイアス制御信号により第３トランジスタ２６がオフされて演算増幅器１４へのバイアス電圧の供給が停止されても、データ信号の値は第１トランジスタ２０のゲート電極と第１保持容量２４の間のノードに保持される。したがって、第１トランジスタ２０はオンのままとなり、第１ＯＬＥＤ１６は発光状態が維持される。
【００１７】
一方、第１抵抗１８による電圧降下の値が演算増幅器１４の負入力端子に帰還され、第１データ信号線ＤＬ１からのデータ信号との差分が演算増幅器１４により増幅される。したがって、第１抵抗１８と第１トランジスタ２０の間に第１データ信号線ＤＬ１からのデータ信号の電圧が現れ、その電圧に応じた電流によって第１ＯＬＥＤ１６が発光する。このように、第１トランジスタ２０の特性ばらつきによる影響を軽減でき、第１ＯＬＥＤ１６を所望の強度にて発光させることができるので、輝度むらの発生を抑制できる。また、第１サンプルホールド回路２８が演算増幅器１４の後段に接続されているので、第１サンプルホールド回路２８により輝度データが保持される間は演算増幅器１４をオフにでき、消費電力を低減させることができる。さらに、演算増幅器１４を第１画素１２等の各画素の内部に設けるので、演算増幅器１４への帰還回路の配線抵抗と容量を低減できるので、高速動作に有利である。
【００１８】
なお、演算増幅器１４をオフするときに生じるノイズの影響を抑制するために、第２トランジスタ２２をオフにした後で演算増幅器１４をオフするのが望ましい。また、第１トランジスタ２０を流れる電流が減少したときに第１抵抗１８の両端に生じる電圧降下の値は第１電源電位ＶＤＤ１の値に近づく。したがって、演算増幅器１４にバイアス電圧を供給する第２電源電位ＶＤＤ２の値を、第１抵抗１８に接続する第１電源電位ＶＤＤ１より高くするのが望ましい。これにより、第１抵抗１８近辺の電圧範囲を容易に演算増幅器１４の動作範囲に合わせることができる。
【００１９】
第１抵抗１８の値は以下の値が望ましい。消費電力を低減させる観点から第１電源電位ＶＤＤ１を低くするためには、第１抵抗１８の抵抗値を低くして電圧降下を抑えた方がよい。しかし、第１トランジスタ２０の特性ばらつきを抑制する観点からは第１抵抗１８の抵抗値を高くした方がよい。演算増幅器１４のオフセットばらつきをＶｏｆｓ［Ｖ］、電流のばらつきの仕様をＩｍｉｓ［Ａ］以内に抑えるとすると、第１抵抗１８の抵抗値はＶｏｆｓ／Ｉｍｉｓ以上にする必要がある。Ｖｏｆｓを２０ｍＶ、電流ばらつきの仕様を電流値１００ｎＡのときに１０％以内、とするとＩｍｉｓ＝１０ｎＡとなる。この場合、第１抵抗１８の抵抗値は２０ｍ／１０ｎ＝２ＭΩ以上とするのが望ましい。
【００２０】
図２は、実施例１における表示装置に含まれる画素の詳細な回路構成を示す。ただし、演算増幅器１４の内部構成以外は、図１に記載した通りなのでその説明を省略する。本図において演算増幅器１４は、第４トランジスタ３０、第５トランジスタ３２、第６トランジスタ３４、第７トランジスタ３６を有する。第４トランジスタ３０および第５トランジスタ３２はｐチャネルＭＯＳトランジスタであり、第６トランジスタ３４および第７トランジスタ３６はｎチャネルＭＯＳトランジスタである。第４トランジスタ３０のゲート電極は演算増幅器１４の正入力端子であり、第１データ信号線ＤＬ１からデータ信号が入力される。第５トランジスタ３２のゲート電極は演算増幅器１４の負入力端子であり、第１抵抗１８と第１トランジスタ２０の間のノードに接続される。第４トランジスタ３０と第５トランジスタ３２の共通するソース電極は第３トランジスタ２６を介して第２電源電位ＶＤＤ２に接続される。
【００２１】
第４トランジスタ３０のドレイン電極は第６トランジスタ３４のドレイン電極に接続され、第５トランジスタ３２のドレイン電極は第７トランジスタ３６のドレイン電極に接続される。第６トランジスタ３４のドレイン電極とゲート電極は短絡される。第５トランジスタ３２と第７トランジスタ３６の共通するドレイン電極は演算増幅器１４の出力端子を形成し、第２トランジスタ２２のドレイン電極（またはソース電極）に接続される。第６トランジスタ３４と第７トランジスタ３６の共通するソース電極は、負電位ＶＳＳに接続される。
【００２２】
第４トランジスタ３０のゲート電極にデータ信号が入力されると、そのデータ信号の電圧と等しい電圧が第５トランジスタ３２のゲート電極、すなわち第１抵抗１８と第１トランジスタ２０の間のノードに現れる。また、第４トランジスタ３０と第５トランジスタ３２のサイズ比の関係と、第６トランジスタ３４と第７トランジスタ３６のサイズ比の関係に応じた電圧が演算増幅器１４の出力端子から第１トランジスタ２０のゲート電極へ出力される。
【００２３】
図３は、表示装置に含まれる複数の画素の配置関係を示す。表示装置１０においては、複数の画素が行列状に配置される。例えば、１行目に第１画素１２、第３画素４２等の複数の画素が水平方向に配置され、２行目に第３画素４２、第４画素４４等の複数の画素が水平方向に配置される。第１画素１２は、第１バイアス制御信号線ＢＬ１、第１選択信号線ＳＬ１、第１データ信号線ＤＬ１と接続され、第２画素４０は、第１バイアス制御信号線ＢＬ１、第１選択信号線ＳＬ１、第２データ信号線ＤＬ２と接続される。第３画素４２は、第２バイアス制御信号線ＢＬ２、第２選択信号線ＳＬ２、第１データ信号線ＤＬ１と接続され、第４画素４４は、第２バイアス制御信号線ＢＬ２、第２選択信号線ＳＬ２、第２データ信号線ＤＬ２と接続される。このように、第１バイアス制御信号線ＢＬ１、第２バイアス制御信号線ＢＬ２、第１選択信号線ＳＬ１、第２選択信号線ＳＬ２はそれぞれ水平方向に並んだ複数の画素で共用され、第１データ信号線ＤＬ１、第２データ信号線ＤＬ２はそれぞれ垂直方向に並んだ複数の画素で共用される。
【００２４】
図４は、各画素に入力される各信号の第１の例における状態変化を示すタイムチャートである。まず、第１画素１２の制御として、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧の状態で、第１バイアス制御信号線ＢＬ１から入力されるバイアス制御信号がローになり演算増幅器１４がオンされ、第１選択信号線ＳＬ１から入力される選択信号がローになり第２トランジスタ２２がオンされる。データ信号がリセット電圧になっているので、第１トランジスタ２０を流れる電流の値がリセットされ、第１ＯＬＥＤ１６が非発光状態となる。データ信号が第１画素１２へ入力すべき輝度データである第１データ電圧へ変化するにしたがって第１トランジスタ２０を流れる電流の値が上昇し、第１ＯＬＥＤ１６が発光する。その後、選択信号がハイになり第２トランジスタ２２がオフされ、バイアス制御信号がハイになり演算増幅器１４がオフされると、データ信号の電圧が第１サンプルホールド回路２８に保持されるので、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧へ変化しても第１トランジスタ２０を流れる電流の値は固定され、第１ＯＬＥＤ１６の発光が維持される。なお、第１画素１２が制御される間、第１画素１２と同じ行に配置された第２画素４０等の他の画素も同時に制御される。
【００２５】
続いて第３画素４２等、次の行に配置された画素の制御として、第１画素１２の制御と同様の動作を繰り返す。すなわち、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧の状態で、第２バイアス制御信号線ＢＬ２から入力されるバイアス制御信号がローになり、第２選択信号線ＳＬ２から入力される選択信号がローになると、第３画素４２を流れる電流の値がリセットされ、第３画素４２のＯＬＥＤが非発光状態となる。データ信号が第３画素４２へ入力すべき輝度データである第２データ電圧へ変化するにしたがって第３画素４２を流れる電流の値が上昇し、第３画素４２のＯＬＥＤが発光する。その後、選択信号がハイになり、バイアス制御信号がハイになると、データ信号の電圧が保持されるので、データ信号がリセット電圧へ変化しても第３画素４２を流れる電流の値は固定され、発光が維持される。なお、第３画素４２が制御される間、第３画素４２と同じ行に配置された第４画素４４等の他の画素も同時に制御される。以上のような制御を行ごとに繰り返すことにより、行列状に配置された全画素を制御する。
【００２６】
図５は、各画素に入力される各信号の第２の例における状態変化を示すタイムチャートである。第２の例においては、各行の画素に輝度データを入力する前に、１画面分の制御期間に相当するリセット期間が設けられた制御方法である。まず、第１画素１２の制御として、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧の状態で、第１バイアス制御信号線ＢＬ１から入力されるバイアス制御信号がローになり演算増幅器１４がオンされ、第１選択信号線ＳＬ１から入力される選択信号がローになり第２トランジスタ２２がオンされる。データ信号がリセット電圧になっているので、第１トランジスタ２０を流れる電流の値がリセットされ、第１ＯＬＥＤ１６が非発光状態となる。その状態で、選択信号がハイになり第２トランジスタ２２がオフされ、バイアス制御信号がハイになり演算増幅器１４がオフされると、データ信号のリセット電圧が第１サンプルホールド回路２８に保持されるので、第１ＯＬＥＤ１６の非発光状態が維持される。第１画素１２が制御される間、第１画素１２と同じ行に配置された第２画素４０等の他の画素も同時に制御される。
【００２７】
続いて第３画素４２等、次の行に配置された画素の制御として、第１画素１２の制御と同様の動作を繰り返す。すなわち、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧の状態で、第２バイアス制御信号線ＢＬ２から入力されるバイアス制御信号がローになり、第２選択信号線ＳＬ２から入力される選択信号がローになると、第３画素４２を流れる電流の値がリセットされ、第３画素４２のＯＬＥＤが非発光状態となる。その後、選択信号がハイになり、バイアス制御信号がハイになると、データ信号のリセット電圧が保持されるので、第３画素４２のＯＬＥＤの非発光状態が維持される。第３画素４２が制御される間、第３画素４２と同じ行に配置された第４画素４４等の他の画素も同時に制御される。
【００２８】
以上のような制御を行ごとに繰り返し、行列状に配置された全画素を制御した後、第１画素１２の制御に戻る。まず、データ信号がリセット電圧から第１データ電圧へ変化し、その状態で、バイアス制御信号がローになり演算増幅器１４がオンされ、選択信号がローになり第２トランジスタ２２がオンされると、第１トランジスタ２０に電流が流れて第１ＯＬＥＤ１６が発光する。その状態で、選択信号がハイになり第２トランジスタ２２がオフされ、バイアス制御信号がハイになり演算増幅器１４がオフされると、データ信号の電圧が第１サンプルホールド回路２８に保持されるので、第１ＯＬＥＤ１６の発光状態が維持される。第１画素１２が制御される間、第１画素１２と同じ行に配置された第２画素４０等の他の画素も同時に制御される。
【００２９】
続いて第３画素４２等、次の行に配置された画素の制御として、第１画素１２の制御と同様の動作を繰り返す。すなわち、データ信号がリセット電圧から第２データ電圧へ変化し、バイアス制御信号がローになり、選択信号がローになると、第３画素４２に電流が流れてＯＬＥＤが発光する。その後、選択信号がハイになり、バイアス制御信号がハイになると、データ信号の電圧が保持されるので、第３画素４２のＯＬＥＤの発光状態が維持される。第３画素４２が制御される間、第３画素４２と同じ行に配置された第４画素４４等の他の画素も同時に制御される。
【００３０】
以上のように、第２の例により各信号を制御する場合、各画素の発光前に十分な非発光状態が確保されるので、動画再生においてフィールド間で画像が重なって見えるといった画質低下を防止することができる。
【００３１】
（実施例２）
本実施例における表示装置は、ＯＬＥＤの電圧降下値に基づいて帰還制御する点で、抵抗の電圧降下値に基づいて帰還制御する実施例１と異なる。以下、実施例１との相違点を中心に説明し、共通する構成の説明を適宜省略する。
【００３２】
図６は、実施例２における表示装置に含まれる画素の詳細な回路構成を示す。本実施例においては、第４トランジスタ３０のゲート電極が第１トランジスタ２０と第１ＯＬＥＤ１６の間のノードに接続され、第５トランジスタ３２のゲート電極が第１データ信号線ＤＬ１に接続される。第１トランジスタ２０と第１ＯＬＥＤ１６の間のノードは、第１ＯＬＥＤ１６の駆動電流に応じた電圧値、すなわち第１ＯＬＥＤ１６の電圧降下の値を検出する検出回路として機能する。第１トランジスタ２０と第１ＯＬＥＤ１６の間のノードから第４トランジスタ３０へ帰還する経路は帰還回路として機能する。なお、第１電源電位ＶＤＤ１と第１トランジスタ２０の間に電圧降下測定用の第１抵抗１８が設けられていない。他の構成は、実施例１における図２に示される構成と同様である。
【００３３】
本実施例においては、第５トランジスタ３２に入力されたデータ信号の電位が第１トランジスタ２０と第１ＯＬＥＤ１６の間のノードに現れる。したがって、第１トランジスタ２０の特性ばらつきによる影響を軽減でき、第１ＯＬＥＤ１６を所望の強度にて発光させることができるので、輝度むらの発生を抑制できる。また、第１サンプルホールド回路２８が演算増幅器１４の後段に接続されているので、第１サンプルホールド回路２８により輝度データが保持される間は演算増幅器１４をオフにでき、消費電力を低減させることができる。さらに、演算増幅器１４を第１画素１２等の各画素の内部に設けるので、演算増幅器１４への帰還回路の配線抵抗と容量を低減できるので、高速動作に有利である。
【００３４】
（実施例３）
本実施例においては、演算増幅器を複数の画素で共用する点で、各画素に１つずつ演算増幅器を設けた実施例１および２と異なる。以下、実施例１または２との相違点を中心に説明し、共通する構成の説明を適宜省略する。
【００３５】
図７は、実施例３において複数の画素が演算増幅器を共用する構成を示す。本実施例においては、演算増幅器１４の負入力端子に、第１画素１２の第１抵抗１８における電圧降下値と、第３画素４２の第２抵抗５４における電圧降下値が帰還入力される。
【００３６】
本実施例における第１画素１２の構成は、実施例１の図１に示される第１画素１２の構成とほぼ同様である。ただし、演算増幅器１４の負入力端子は、第１画素１２の第１抵抗１８と第１トランジスタ２０の間のノードに第８トランジスタ４８を介して接続される。第８トランジスタ４８のゲート電極は第１選択信号線ＳＬ１に接続されるので、選択信号にしたがって第２トランジスタ２２とともにオンオフ制御される。
【００３７】
第３画素４２は、第１画素１２の構成を垂直方向へ対称的に配置させた構成である。第２ＯＬＥＤ５０の陰極は接地され、陽極は第９トランジスタ５２のドレイン電極に接続される。第９トランジスタ５２のソース電極は、第２抵抗５４を介して第３電源電位ＶＤＤ３に接続される。第９トランジスタ５２のゲート電極は第１０トランジスタ５６のソース電極（またはドレイン電極）と接続される。第２抵抗５４と第３電源電位ＶＤＤ３の間のノードと、第９トランジスタ５２のゲート電極の間には第２保持容量５８が設けられる。第１０トランジスタ５６のドレイン電極（またはソース電極）は、演算増幅器１４の出力端子に接続される。演算増幅器１４は第１画素１２との共用であり、演算増幅器１４の負入力端子は第２抵抗５４と第９トランジスタ５２の間のノードに第１１トランジスタ６２を介して接続される。第１１トランジスタ６２のゲート電極は第２選択信号線ＳＬ２に接続されるので、選択信号にしたがって第１０トランジスタ５６とともにオンオフ制御される。第１０トランジスタ５６と第２保持容量５８は第２サンプルホールド回路６０を構成する。
【００３８】
第８トランジスタ４８および第１１トランジスタ６２は、それぞれ第１画素１２の帰還回路または第３画素４２の帰還回路を遮断するスイッチング素子として機能する。
【００３９】
以上の構成において、第１画素１２を制御するときには、第１選択信号線ＳＬ１から入力される選択信号により第２トランジスタ２２および第８トランジスタ４８がオンされると、第１データ信号線ＤＬ１から入力されるデータ信号が演算増幅器１４により増幅され第２トランジスタ２２を介して第１トランジスタ２０のゲート電極へ設定される。また、その電圧が第８トランジスタ４８を介して第１抵抗１８と第１トランジスタ２０の間のノードに現れるので、第１トランジスタ２０の特性のばらつきに左右されずにデータ信号に応じた強度にて第１ＯＬＥＤ１６が発光する。
【００４０】
同様に、第３画素４２を制御するときは、第２選択信号線ＳＬ２から入力される選択信号により第１０トランジスタ５６および第１１トランジスタ６２がオンされると、第１データ信号線ＤＬ１から入力されるデータ信号が演算増幅器１４により増幅され第１０トランジスタ５６を介して第９トランジスタ５２のゲート電極に設定される。また、その電圧が第１１トランジスタ６２を介して第２抵抗５４と第９トランジスタ５２の間のノードに現れるので、第９トランジスタ５２の特性のばらつきに左右されずにデータ信号に応じた強度にて第２ＯＬＥＤ５０が発光する。
【００４１】
以上のように、演算増幅器１４を第１画素１２と第３画素４２で共用することにより、全体として演算増幅器の個数を削減して各画素の開口率を高めることができる。また、共用する演算増幅器１４を第１画素１２と第３画素４２の中間位置に設けることにより、演算増幅器１４に接続する配線長を削減するのが望ましい。
【００４２】
図８は、実施例３における各画素に入力される各信号の状態変化を示すタイムチャートである。まず、第１画素１２の制御として、第１データ信号線ＤＬ１から入力されるデータ信号がリセット電圧から第１データ電圧に変化し、さらにリセット電圧に戻る間の各信号制御の過程は、実施例１における図５の動作と同様である。その後、データ信号がリセット電圧の状態のまま、第１バイアス制御信号線ＢＬ１から入力されるバイアス制御信号がローになり演算増幅器１４がオンされ、第２選択信号線ＳＬ２がローになり第１０トランジスタ５６および第１１トランジスタ６２がオンされると、第３画素４２に流れる電流がリセットされ、第２ＯＬＥＤ５０が非発光状態となる。データ信号が第２データ電圧へ変化するにしたがって、第３画素４２に流れる電流の値が上昇し、第２ＯＬＥＤ５０が発光する。このような制御により、演算増幅器１４への帰還元を第８トランジスタ４８と第１１トランジスタ６２により第１画素１２と第３画素４２で切り替えて共用し、第１ＯＬＥＤ１６と第２ＯＬＥＤ５０を発光させる。
【００４３】
なお、図７では１つの演算増幅器１４を２つの画素で共用する例を示したが、演算増幅器１４を３つ以上の画素で共用してもよい。その場合は、さらに演算増幅器のためのスペースを削減して開口率を高めることができる。
【００４４】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。
【００４５】
実施例３の構成において、各信号の制御を実施例１の図５と同様の方式で制御した。変形例においては、実施例３の構成にて実施例１の図６と同様の方式で各信号を制御してもよい。すなわち、１画面分を制御する期間にわたって全画素を非発光状態にした後で、各画素に順次データ信号を入力してそれぞれを発光させることにより、動画再生におけるフィールド間で画像が重なって見えるといった画質低下を防止することができる。
【００４６】
実施例３においては、各画素に設けた抵抗における電圧降下値を演算増幅器１４に帰還させる構成を説明した。変形例においては、実施例３のように演算増幅器１４を複数の画素で共用しつつ、各画素のＯＬＥＤにおける電圧降下値を演算増幅器１４に帰還させる構成としてもよい。この場合もまた、駆動素子の特性ばらつきに左右されずに輝度データに応じた強度でＯＬＥＤを発光させることができる。
【００４７】
各実施例においては、駆動回路やスイッチング素子として用いるトランジスタに関してｐチャネルＭＯＳトランジスタとｎチャネルトランジスタを例示した。変形例においては、他のトランジスタを用いてもよい。例えば、駆動回路としてｎチャネルＭＯＳトランジスタを用いし、サンプルホールド回路内のトランジスタとしてｎチャネルＭＯＳトランジスタを用いてもよい。
【図面の簡単な説明】
【００４８】
【図１】実施例１における表示装置に含まれる画素の基本構成を示す図である。
【図２】実施例１における表示装置に含まれる画素の詳細な回路構成を示す図である。
【図３】表示装置に含まれる複数の画素の配置関係を示す図である。
【図４】各画素に入力される各信号の第１の例における状態変化を示すタイムチャートである。
【図５】各画素に入力される各信号の第２の例における状態変化を示すタイムチャートである。
【図６】実施例２における表示装置に含まれる画素の詳細な回路構成を示す図である。
【図７】実施例３において複数の画素が演算増幅器を共用する構成を示す図である。
【図８】実施例３における各画素に入力される各信号の状態変化を示すタイムチャートである。
【符号の説明】
【００４９】
１０  表示装置、  １２  第１画素、  １４  第１演算増幅器、  １６  第１ＯＬＥＤ、  １８  第１抵抗、  ２０  第１トランジスタ、  ２２  第２トランジスタ、  ２４  第１保持容量、  ２６  第３トランジスタ、  ２８  第１サンプルホールド回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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