(57)【要約】【課題】デュアルチップパッケージを提供する。【解決手段】本発明のデュアルチップパッケージは、２個のメモリチップを含み、各メモリチップは、相違したアドレス体系を有するバッファメモリ及びフラッシュメモリを含む。各メモリチップは、メモリチップの選択及びバッファメモリの選択をそれぞれ示す第１及び第２のフラグ信号を貯蔵するレジスタと、レジスタに貯蔵された第１及び第２のフラグ信号を基準信号とそれぞれ比較してフラッシュアクセス信号及びバッファアクセス信号をそれぞれ発生する比較回路と、フラッシュアクセス信号及びバッファアクセス信号に応答してバッファメモリ及びフラッシュメモリを制御する制御器と、を含む。これにより、各メモリチップのバッファメモリ及びフラッシュメモリを自由にアクセスするのが可能である。【選択図】図１
2005196739.tif 000002
【特許請求の範囲】
【請求項１】
複数のピンと、前記ピンを共有するように構成された下位及び上位メモリチップとを含むデュアルチップパッケージであって、
前記下位及び上位メモリチップのそれぞれは、
バッファメモリと、
フラッシュメモリと、
第１及び第２の電圧のうちいずれか一つに連結されるオプションパッドと、
対応するメモリチップの選択を示す第１のフラグ信号及び前記バッファメモリの選択を示す第２のフラグ信号を貯蔵するように構成されたレジスタと、
前記レジスタに貯蔵された前記第１及び第２のフラグ信号を前記オプションパッドの値とそれぞれ比較してフラッシュアクセス信号及びバッファアクセス信号をそれぞれ発生する比較回路と、
前記フラッシュアクセス信号及び前記バッファアクセス信号に応答して前記バッファメモリ及び前記フラッシュメモリを制御する制御器と、
を含むことを特徴とするデュアルチップパッケージ。
【請求項２】
前記下位メモリチップのオプションパッドは、前記第１の電圧として接地電圧に連結され、前記上位メモリチップのオプションパッドは、前記第２の電圧として電源電圧に連結されること
を特徴とする請求項１に記載のデュアルチップパッケージ。
【請求項３】
前記第１のフラグ信号は、前記各メモリチップのフラッシュメモリのアクセス動作以前に毎度前記下位及び上位メモリチップのレジスタにプログラムされること
を特徴とする請求項１に記載のデュアルチップパッケージ。
【請求項４】
前記第２のフラグ信号は、前記各メモリチップのバッファメモリのアクセス動作以前に毎度前記下位及び上位メモリチップのレジスタにプログラムされること
を特徴とする請求項１に記載のデュアルチップパッケージ。
【請求項５】
前記下位及び上位メモリチップのレジスタには、前記各メモリチップのフラッシュメモリのアクセス動作以前に前記バッファメモリのアドレス、前記フラッシュメモリのアドレス、そして書き取り／読み取り命令がプログラムされること
を特徴とする請求項１に記載のデュアルチップパッケージ。
【請求項６】
前記バッファメモリは、ＳＲＡＭであり、前記フラッシュメモリは、ＮＡＮＤフラッシュメモリであること
を特徴とする請求項１に記載のデュアルチップパッケージ。
【請求項７】
前記下位メモリチップのフラッシュアクセス信号が活性化されるとき、前記上位メモリチップの制御器は、前記上位メモリチップのフラッシュメモリのアクセス動作が遂行されないように非活性化される反面に、前記下位メモリチップの制御器は、前記下位メモリチップのフラッシュメモリのアクセス動作が遂行されるように活性化されること
を特徴とする請求項１に記載のデュアルチップパッケージ。
【請求項８】
前記下位メモリチップのバッファアクセス信号が活性化されるとき、前記上位メモリチップの制御器は、前記上位メモリチップのバッファメモリのアクセス動作が遂行されないように非活性化される反面に、前記下位メモリチップの制御器は、前記下位メモリチップのバッファメモリのアクセス動作が遂行されるように活性化されること
を特徴とする請求項１に記載のデュアルチップパッケージ。
【請求項９】
前記上位メモリチップのフラッシュアクセス信号が活性化されるとき、前記下位メモリチップの制御器は、前記下位メモリチップのフラッシュメモリのアクセス動作が遂行されないように非活性化される反面に、前記上位メモリチップの制御器は、前記上位メモリチップのフラッシュメモリのアクセス動作が遂行されるように活性化されること
を特徴とする請求項１に記載のデュアルチップパッケージ。
【請求項１０】
前記上位メモリチップのバッファアクセス信号が活性化されるとき、前記下位メモリチップの制御器は、前記下位メモリチップのバッファメモリのアクセス動作が遂行されないように非活性化される反面に、前記上位メモリチップの制御器は、前記上位メモリチップのバッファメモリのアクセス動作が遂行されるように活性化されること
を特徴とする請求項１に記載のデュアルチップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、より詳しくは、単一のパッケージ内に複数のチップが実装されるマルチチップパッケージに関するものである。
【背景技術】
【０００２】
高性能、高密度、低コスト、そして構成要素及び装置の小型化は、半導体設計及び製造にあって共通的な目標である。０．１８μｍ又はそれ以下の技術を用いて半導体装置が大部分製造されている。しかしながら、より高い密度とより狭いサイズは、やはり高集積レベルを具現するための主とした関心である。全般的なサイズ及びコストを下げるために、２個又はそれより多くの個別チップを単一のパッケージ内に実装する技術が開発されてきている。こうした種類のパッケージ技術が今後主流になるであろう。マルチチップパッケージ技術は、プロセッサとメモリチップ、ロジックチップとメモリチップ、又はメモリチップを単一のパッケージに実装するのに使用されることができる。従って、コストと全般的なサイズが減少される。
【０００３】
同一のメモリチップ（例えば、２個のメモリチップ）を単一のパッケージ内に実装する技術が、“ＰＬＵＲＡＬＩＴＹ  ＯＦ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＣＨＩＰＳ”という題名の特許文献１に掲載されており、その内容は、参照によりここに組込まれるものとする。前述した特許文献１には、デュアルチップパッケージ技術が説明されている。単一のパッケージには、同一なタイプのメモリチップ（ダイ又は装置）が実装され、その結果メモリ容量が増加されることができる。デュアルチップパッケージ技術によれば、単一のパッケージに含まれたメモリチップが外部ピン（アドレス、制御及びデータピン）を共有するように構成される。この構成において、単一のパッケージに含まれたメモリチップは、オプションパッドを用いて上位メモリチップと下位メモリチップとに区別される。例えば、下位メモリチップのオプションパッドは、接地電圧に連結され、上位メモリチップのオプションパッドは、電源電圧に連結される。外部から入力されたアドレスが下位メモリチップを示すとき（例えば、入力されたアドレスの最上位アドレスビットが下位メモリチップのオプションパッドの値と一致するとき）、入力されたアドレスを用いて下位メモリチップをアクセスすることが可能である。外部から入力されたアドレスが上位メモリチップを示すとき（例えば、入力されたアドレスの最上位アドレスビットが上位メモリチップのオプションパッドの値と一致するとき）、入力されたアドレスを用いて上位メモリチップをアクセスすることが可能である。
【０００４】
単一のパッケージに実装される各メモリチップが相違したアドレス体系を有する２個のメモリ（例えば、ランダムアクセスメモリ及びフラッシュメモリ）を含むと仮定しよう。こうした仮定下で、下位メモリチップと上位メモリチップとを区別するためのオプションパッドのみを用いて各メモリチップのランダムアクセスメモリ及びフラッシュメモリをアクセスすることが不可能である。すなわち、オプションパッドにより下位／上位メモリチップを区別することは可能であるが、選択されたメモリチップにおいてランダムアクセスメモリ及びフラッシュメモリのうちいずれかを選択することは不可能である。
【０００５】
従って、単一のパッケージに実装される各メモリチップが相違したアドレス体系を有する少なくとも２個のメモリを含むとき、メモリ、特に異なったチップのメモリにアクセスすることができる技術が切実に要求されている。
【特許文献１】米国特許第６，３６６，４８７号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記背景に鑑みて、本発明の目的は、それぞれが相違したアドレス体系を有するメモリを含むメモリチップで各メモリチップのメモリを自由にアクセスすることが可能なデュアルチップパッケージを提供することにある。
【課題を解決するための手段】
【０００７】
このような目的を達成するために、本発明の一特徴によれば、複数のピンと、そしてピンを共有するように構成された下位及び上位メモリチップとを含むデュアルチップパッケージが提供される。下位及び上位メモリチップのそれぞれは、バッファメモリ（例えば、ＳＲＡＭ）と、フラッシュメモリ（例えば、ＮＡＮＤフラッシュメモリ）と、第１及び第２の電圧のうちいずれか一つに連結されるオプションパッドと、対応するメモリチップの選択を示す第１のフラグ信号及びバッファメモリの選択を示す第２のフラグ信号を貯蔵するように構成されたレジスタと、レジスタに貯蔵された第１及び第２のフラグ信号をオプションパッドの値とそれぞれ比較してフラッシュアクセス信号及びバッファアクセス信号をそれぞれ発生する比較回路と、そしてフラッシュアクセス信号及びバッファアクセス信号に応答してバッファメモリ及びフラッシュメモリを制御する制御器と、を含む。
【０００８】
この実施の形態において、下位メモリチップのオプションパッドは、第１の電圧として接地電圧に連結され、上位メモリチップのオプションパッドは、第２の電圧として電源電圧に連結される。
【０００９】
この実施の形態において、第１のフラグ信号は、各メモリチップのフラッシュメモリのアクセス動作以前に毎度下位及び上位メモリチップのレジスタにプログラムされる。
【００１０】
この実施の形態において、第２のフラグ信号は、各メモリチップのバッファメモリのアクセス動作以前に毎度下位及び上位メモリチップのレジスタにプログラムされる。        
【００１１】
この実施の形態において、下位及び上位メモリチップのレジスタには、各メモリチップのフラッシュメモリのアクセス動作以前にバッファメモリのアドレス、フラッシュメモリのアドレス、そして書き取り／読み取り命令がプログラムされる。
【００１２】
この実施の形態において、下位メモリチップのフラッシュアクセス信号が活性化されるとき、上位メモリチップの制御器は、上位メモリチップのフラッシュメモリのアクセス動作が遂行されないように非活性化される。
【００１３】
この実施の形態において、 下位メモリチップのバッファアクセス信号が活性化されるとき、上位メモリチップの制御器は、上位メモリチップのバッファメモリのアクセス動作が遂行されないように非活性化される。
【００１４】
この実施の形態において、 上位メモリチップのフラッシュアクセス信号が活性化されるとき、下位メモリチップの制御器は、下位メモリチップのフラッシュメモリのアクセス動作が遂行されないように非活性化される。
【００１５】
この実施の形態において、上位メモリチップのバッファアクセス信号が活性化されるとき、下位メモリチップの制御器は、下位メモリチップのバッファメモリのアクセス動作が遂行されないように非活性化される。
【発明の効果】
【００１６】
前述したように、それぞれが相違したアドレス体系を有するメモリを含むメモリチップにおいて、各メモリチップをアクセスする以前にレジスタを予め設定することによって、各メモリチップのバッファメモリ及びフラッシュメモリを自由にアクセスすることが可能である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施の形態について添付図面を参照して詳細に説明する。
【００１８】
本発明に従うデュアルチップパッケージを概略的に示すブロック図が図１に示されている。
【００１９】
図１を参照すると、本発明に従うデュアルチップパッケージ１０００は、２個のメモリチップ１２００，１４００を含む。デュアルチップパッケージ１０００は、ホスト２０００からのデータを貯蔵するか、或いはホスト２０００により要請されたデータを出力する。デュアルチップパッケージ１０００のメモリチップ１２００，１４００は、同一な構成を有するように設計される。デュアルチップパッケージ１０００は、図面には示されないが、ホスト２０００と電気的に連結される複数のピン（例えば、制御ピン、アドレスピン、そしてデータピン）を含む。デュアルチップパッケージ１０００のピンは、メモリチップ１２００，１４００により共有される。言い換えれば、制御信号／アドレス／データがホスト２０００からデュアルチップパッケージ１０００に提供されるとき、デュアルチップパッケージ１０００に提供された制御信号／アドレス／データは、メモリチップ１２００，１４００に同時に供給される。
【００２０】
本発明に従うデュアルチップパッケージ１０００において、メモリチップ１２００は、下位メモリチップ（ｂｏｔｔｏｍ  ｍｅｍｏｒｙ  ｃｈｉｐ  ｏｒ  ＬＳＢ  ｃｈｉｐ）と称し、メモリチップ１４００は、上位メモリチップ（ｔｏｐ  ｍｅｍｏｒｙ  ｃｈｉｐ  ｏｒ  ＭＳＢ  ｃｈｉｐ）と称する。逆に、メモリチップ１２００は、上位メモリチップと称し、メモリチップ１４００は、下位メモリチップと称することができることは自明である。下位メモリチップ１２００は、ホストインターフェース（ｈｏｓｔ  ｉｎｔｅｒｆａｃｅ）１２１０と、バッファメモリ（ｂｕｆｆｅｒ  ｍｅｍｏｒｙ）１２２０と、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）１２３０と、レジスタ（ｒｅｇｉｓｔｅｒ）１２４０と、比較器（ｃｏｍｐａｒａｔｏｒ）１２５０と、そして制御器（ｃｏｎｔｒｏｌｌｅｒ）１２６０と、を含む。ホストインターフェース１２１０は、ホスト２０００とのインターフェース役割を遂行し、多様なインターフェース方式で具現されることができる。例えば、ホストインターフェース１２１０は、ＳＲＡＭインターフェース方式を有するように具現されることができる。又は、ホストインターフェース１２１０は、ＳＲＡＭインターフェース方式と類似したＮＯＲフラッシュメモリのインターフェース方式を有するように具現されることができる。
【００２１】
フラッシュメモリ１２３０にデータを貯蔵するために、ホスト２０００は、貯蔵されるデータをデュアルチップパッケージ１０００に伝送し、デュアルチップパッケージ１０００のメモリチップのうち選択されたメモリチップは、ホスト２０００から伝送されたデータをバッファメモリ１２２０に一時貯蔵する。下位及び上位メモリチップ１２００，１４００を選択する動作は、詳細に後述される。例えば、メモリチップ１２００が選択された場合、バッファメモリ１２２０に貯蔵されたデータは、制御器１２６０の制御によりそこから読み取られ、そのように読み取られたデータは、制御器１２６０の制御によりフラッシュメモリ１２３０に貯蔵される。フラッシュメモリ１２３０に貯蔵されたデータがホスト２０００に伝送される場合、先ず、制御器１２６０の制御下で、フラッシュメモリ１２３０でデータが読み取られ、そのように読み取られたデータは、バッファメモリ１２２０に臨時に貯蔵される。その後に、ホスト２０００の要請によりバッファメモリ１２２０に貯蔵されたデータは、制御器１２６０の制御によりそこから読み取られ、そのように読み取られたデータは、ホスト２０００に伝送される。バッファメモリ１２２０を用いたフラッシュメモリ１２３０のデータ読み取り／書き取り動作により、ホスト２０００の性能が向上される。
【００２２】
この実施の形態において、バッファメモリ１２２０は、例えばＳＲＡＭを用いて実現されることができる。また、バッファメモリ１２２０が他のランダムアクセスメモリを用いて実現されることができることは自明である。この場合、バッファメモリ１２２０として採択されたＲＡＭのインターフェース方式によりホストインターフェース１２１０のインターフェース方式が決定される。
【００２３】
続けて、図１を参照すると、レジスタ１２４０は、下位メモリチップ１２００が選択されたか否かを示す第１のフラグ信号を貯蔵するのに使用される。例えば、下位メモリチップ１２００を選択するためには、ローレベルの第１のフラグ信号がレジスタ１２４０に貯蔵される。この場合、ホスト２０００からフラッシュメモリの読み取り／書き取り命令が入力されるとき、下位メモリチップ１２００のフラッシュメモリ１２３０がアクセスされる。ハイレベルの第１のフラグ信号がレジスタ１２４０に貯蔵される場合、ホスト２０００からフラッシュメモリの読み取り／書き取り命令が入力されても、下位メモリチップ１２００のフラッシュメモリ１２３０はアクセスされない。また、レジスタ１２４０は、下位メモリチップ１２００のバッファメモリ１２２０が選択されことを示す第２のフラグ信号を貯蔵するのに使用される。例えば、下位メモリチップ１２００のバッファメモリ１２２０をアクセスするためには、ローレベルの第２のフラグ信号がレジスタ１２４０に貯蔵される。この場合、ホスト２０００からバッファメモリの読み取り／書き取り命令が入力されるとき、下位メモリチップ１２００のバッファメモリ１２２０がアクセスされる。ハイレベルの第２のフラグ信号がレジスタ１２４０に貯蔵される場合、ホスト２０００からバッファメモリの読み取り／書き取り命令が入力されても下位メモリチップ１２００のバッファメモリ１２２０はアクセスされない。
【００２４】
さらに、レジスタ１２４０は、ホストインターフェース１２１０を通じてホスト２０００から伝達されるアドレス及び命令を貯蔵するのに使用される。例えば、バッファメモリ１２２０のバッファアドレス、フラッシュメモリ１２３０のフラッシュアドレス、フラッシュメモリの読み取り／書き取り命令、などを含む。
【００２５】
続けて、比較器１２５０は、レジスタ１２４０に貯蔵された第１及び第２のフラグ信号ＦＬＡＧ０，ＦＬＡＧ１を基準信号ＲＥＦ０とそれぞれ比較する。例えば、比較器１２５０は、第１のフラグ信号ＦＬＡＧ０が基準信号ＲＥＦ０と同一な値を有するときフラッシュアクセス信号ＦＡ０を活性化させる。比較器１２５０は、第２のフラグ信号ＦＬＡＧ１が基準信号ＲＥＦ０と同一な値を有するときバッファアクセス信号ＢＡ０を活性化させる。ここで、図１に示されたように、基準信号ＲＥＦ０は、オプションパッドＰＡＤ０の値により決定され、下位メモリチップ１２００のオプションパッドＰＡＤ０は、接地電圧に連結される。制御器１２６０は、比較器１２５０から出力される信号ＦＡ０，ＢＡ０に応答してバッファメモリ１２２０及びフラッシュメモリ１２３０のアクセス動作を制御する。例えば、フラッシュアクセス信号ＦＡ０が活性化されるとき、制御器１２６０は、バッファメモリ１２２０のデータがフラッシュメモリ１２３０に又はフラッシュメモリ１２３０のデータがバッファメモリ１２２０に貯蔵されるように制御動作を遂行する。バッファアクセス信号ＢＡ０が活性化されるとき、制御器１２６０は、バッファメモリ１２２０がホスト２０００によりアクセスされるように制御動作を遂行する。
【００２６】
本発明に従う上位メモリチップ１４００は、ホストインターフェース１４１０と、バッファメモリ１４２０と、フラッシュメモリ１４３０と、レジスタ１４４０と、比較器１４５０と、そして制御器１４６０と、を含む。上位メモリチップ１４００のホストインターフェース１４１０、バッファメモリ１４２０、フラッシュメモリ１４３０、そして制御器１４６０は下位メモリチップ１２００の構成要素１２１０，１２２０，１２３０，１２６０と同一に動作し、従って、それについての説明は省略される。
【００２７】
上位メモリチップ１４００において、レジスタ１４４０は、上位メモリチップ１４００が選択されたのを示す第１のフラグ信号を貯蔵するのに使用される。例えば、上位メモリチップ１４００を選択するためには、ハイレベルの第１のフラグ信号がレジスタ１４４０に貯蔵される。この場合、ホスト２０００からフラッシュメモリの読み取り／書き取り命令が入力されるとき、上位メモリチップ１４００のフラッシュメモリ１４３０がアクセスされる。ローレベルの第１のフラグ信号がレジスタ１４４０に貯蔵される場合、ホスト２０００からフラッシュメモリの読み取り／書き取り命令が入力されても上位メモリチップ１４００のフラッシュメモリ１４３０はアクセスされない。また、レジスタ１４４０は、上位メモリチップ１４００のバッファメモリ１４２０が選択されたか否かを示す第２のフラグ信号を貯蔵するのに使用される。例えば、上位メモリチップ１４００のバッファメモリ１４２０をアクセスするためには、ハイレベルの第２のフラグ信号がレジスタ１４４０に貯蔵される。この場合、ホスト２０００からバッファメモリの読み取り／書き取り命令が入力されるとき、上位メモリチップ１４００のバッファメモリ１４２０がアクセスされる。ローレベルの第２のフラグ信号がレジスタ１４４０に貯蔵される場合、ホスト２０００からバッファメモリの読み取り／書き取り命令が入力されても上位メモリチップ１４００のバッファメモリ１４２０はアクセスされない。
【００２８】
さらに、レジスタ１４４０は、ホストインターフェース１４１０を通じてホスト２０００から伝達されるアドレス及び命令を貯蔵するのに使用される。例えば、バッファメモリ１４２０のバッファアドレス、フラッシュメモリ１４３０のフラッシュアドレス、フラッシュメモリの読み取り／書き取り命令、などを含む。
【００２９】
続けて、比較器１４５０は、レジスタ１４４０に貯蔵された第１及び第２のフラグ信号を基準信号ＲＥＦ１とそれぞれ比較する。例えば、比較器１４５０は、第１のフラグ信号が基準信号ＲＥＦ１と同一な値を有するとき、フラッシュアクセス信号ＦＡ１を活性化させる。比較器１４５０は、第２のフラグ信号が基準信号ＲＥＦ１と同一な値を有するとき、バッファアクセス信号ＢＡ１を活性化させる。ここで、図１に示されたように、基準信号ＲＥＦ１は、オプションパッドＰＡＤ１の値により決定され、上位メモリチップ１４００のオプションパッドＰＡＤ１は電源電圧に連結される。
【００３０】
下位及び上位メモリチップ１２００，１４００において、第１のフラグ信号の値は、ホスト２０００に提供され、フラッシュメモリ１２３０／１４３０をアクセスする以前にレジスタ１２４０／１４４０にプログラムされる。例えば、下位及び上位メモリチップ１２００，１４００のうちいずれか一つのフラッシュメモリにデータを貯蔵しようとするとき、そして下位及び上位メモリチップ１２００，１４００のうちいずれか一つのフラッシュメモリからデータを読み取ろうとするとき、レジスタ１２４０，１４４０に第１のフラグ信号の値がプログラムされる。こうした場合、第２のフラグ信号は、プログラムされない。これに反して、バッファメモリ１２２０／１４２０をアクセスしようとする場合、レジスタ１２４０，１４４０に第２のフラグ信号の値がプログラムされる。
【００３１】
図２は、本発明に従うデュアルチップパッケージのバッファメモリに／からデータを書き取ろう／読み取ろうとするとき、下位及び上位メモリチップのレジスタの設定動作を説明するためのタイミング図である。
【００３２】
下位メモリチップ１２００のバッファメモリ１２２０からデータをランダムに読み取ろうとする場合、先ず、ホスト２０００は、チップイネーブル信号ｎＣＥをローに活性化させる。その後に、図２に示されたように、アドレスＡＤＤ１と共に第２のフラグ信号の値Ｄ１がｎＷＥ信号に同期されてホスト２０００からデュアルチップパッケージ１０００に出力される。アドレスＡＤＤ１は、第２のフラグ信号の値Ｄ１が貯蔵されるレジスタ１２５０，１４５０の領域を指定する。言い換えれば、アドレスＡＤＤ１に対応するレジスタ１２５０，１４５０の領域に第２のフラグ信号の値Ｄ１がそれぞれ貯蔵される。ここで、第２のフラグ信号の値Ｄ１がローレベルであると仮定しよう。こうした仮定によれば、下位メモリチップ１２００のバッファメモリ１２２０がアクセスされる反面に、上位メモリチップ１４００のバッファメモリ１４２０についてのアクセスは遮断される。すなわち、下位メモリチップ１２００の比較器１２５０は、第２のフラグ信号ＦＬＡＧ１と基準信号ＲＥＦ０とを比較してバッファアクセス信号ＢＡ０を活性化させ、これは下位メモリチップ１２００の制御器１２６０が正常的に動作される。これに反して、上位メモリチップ１４００の比較器１４５０は、第２のフラグ信号ＦＬＡＧ１と基準信号ＲＥＦ１とを比較してバッファアクセス信号ＢＡ１を非活性化させ、これは、上位メモリチップ１４００の制御器１４６０が動作されない。
【００３３】
以後、ホスト２０００は、決められたタイミングにより一連のアドレスをデュアルチップパッケージ１０００に出力する。デュアルチップパッケージ１０００の下位メモリチップ１２００において、制御器１２６０は、入力アドレスによりバッファメモリ１２２０からデータが読み取られ、そのように読み取られたデータがホスト２０００に出力されるようにバッファメモリ１２２０を制御する。
【００３４】
これに反して、下位メモリチップ１２００のバッファメモリ１２２０にデータを貯蔵しようとする場合、先ず、ホスト２０００は、チップイネーブル信号ｎＣＥをローに活性化させる。その後に、アドレスＡＤＤ１と共に第２のフラグ信号の値Ｄ１がｎＷＥ信号に同期されてホスト２０００からデュアルチップパッケージ１０００に出力される。第２のフラグ信号の値Ｄ１がローレベルと仮定すれば、前述したように、下位メモリチップ１２００のバッファメモリ１２２０がアクセスされる反面に、上位メモリチップ１４００のバッファメモリ１４２０についてのアクセスは遮断される。以後、ホスト２０００は、決められたタイミングによりアドレス及びデータをデュアルチップパッケージ１０００に出力する。デュアルチップパッケージ１０００の下位メモリチップ１２００において、制御器１２６０は、入力アドレスに対応するバッファメモリ１２２０の所定領域にデータが貯蔵されるようにバッファメモリ１２２０を制御する。
【００３５】
上位メモリチップ１４００のバッファメモリ１４２０をアクセスする動作は前述したことと同一な方式に遂行され、従って、それについての説明は省略される。
【００３６】
図３は、本発明に従うデュアルチップパッケージのフラッシュメモリにデータを貯蔵しようとするとき下位及び上位メモリチップのレジスタの設定動作を説明するためのタイミング図である。フラッシュメモリにデータを貯蔵するために、先ず、バッファメモリにフラッシュメモリに貯蔵しようとするデータがローディングされる。バッファメモリにデータがローディングされる一連の動作（すなわち、レジスタ設定及びデータローディング動作）は前述したことと同一に遂行され、それについての説明は省略される。バッファメモリ（例えば、下位メモリチップのバッファメモリ）にデータがローディングされた後、下位及び上位メモリチップ１２００，１４００のレジスタ１２５０，１４５０に第１のフラグ信号、バッファアドレス、フラッシュアドレス、そして書き取り命令がプログラムされる。より詳しく説明すれば次の通りである。
【００３７】
図３に示されたように、チップイネーブル信号ｎＣＥがローに活性化された後、アドレスＡＤＤ１と共に第１のフラグ信号の値Ｄ１がｎＷＥ信号に同期されてホスト２０００からデュアルチップパッケージ１０００に出力される。アドレスＡＤＤ１は、第１のフラグ信号の値Ｄ１が貯蔵されるレジスタ１２５０，１４５０の領域を指定する。言い換えれば、アドレスＡＤＤ１に対応するレジスタ１２５０，１４５０の領域に第１のフラグ信号の値Ｄ１がそれぞれ貯蔵される。バッファアドレスＤ２と共にアドレスＡＤＤ２は、ｎＷＥ信号に同期されてホスト２０００からデュアルチップパッケージ１０００に出力され、アドレスＡＤＤ２に対応するレジスタ１２５０，１４５０の領域にバッファアドレスＤ２が貯蔵される。フラッシュアドレスＤ３と共にアドレスＡＤＤ３は、ｎＷＥ信号に同期されてホスト２０００からデュアルチップパッケージ１０００に出力され、アドレスＡＤＤ３に対応するレジスタ１２５０，１４５０の領域にフラッシュアドレスＤ３が貯蔵される。最後に書き取り命令Ｄ４と共にアドレスＡＤＤ４がｎＷＥ信号に同期されてホスト２０００からデュアルチップパッケージ１０００に出力される。
【００３８】
ローレベルの第１のフラグ信号がレジスタ１２５０，１４５０にそれぞれ貯蔵されたと仮定しよう。ローレベルの第１のフラグ信号がレジスタ１２５０に貯蔵されたので、前述したように、下位メモリチップ１２００は動作する反面に、上位メモリチップ１４００は動作しない。すなわち、下位メモリチップ１２００の比較器１２５０は、第１のフラグ信号ＦＬＡＧ０と基準信号ＲＥＦ０とを比較してフラッシュアクセス信号ＦＡ０を活性化させ、これは下位メモリチップ１２００の制御器１２６０が正常的に動作される。これに反して、上位メモリチップ１４００の比較器１４５０は、第１のフラグ信号ＦＬＡＧ０と基準信号ＲＥＦ１とを比較してフラッシュアクセス信号ＦＡ１を非活性化させ、これは上位メモリチップ１４００の制御器１４６０が動作されない。
【００３９】
下位メモリチップ１２００において、制御器１２６０は、レジスタ１２５０に貯蔵された書き取り命令に応答してバッファメモリ１２２０に貯蔵されたデータがフラッシュメモリ１２３０に貯蔵されるようにバッファ及びフラッシュメモリ１２２０，１２３０を制御する。例えば、制御器１２６０は、バッファメモリ１２２０に貯蔵されたデータを読み取り、そのように読み取られたデータをフラッシュメモリ１２３０に貯蔵する。バッファメモリ（例えば、ＳＲＡＭ）の読み取り動作及びフラッシュメモリ（例えば、ＮＡＮＤフラッシュメモリ）のプログラム動作は、当業者によく知られており、それについての説明は省略する。
【００４０】
これに反して、フラッシュメモリに貯蔵されたデータを読み取るために、先ず、下位及び上位メモリチップ１２００，１４００のレジスタ１２５０，１４５０に第１のフラグ信号、バッファアドレス、フラッシュアドレス、そして読み取り命令がプログラムされる。より詳しく説明すれば、チップイネーブル信号ｎＣＥがローに活性化された後、前述したことと同一な方式でレジスタ１２４０，１４４０が設定される。すなわち、レジスタ１２４０，１４４０のそれぞれには、第１のフラグ信号の値、バッファアドレス、フラッシュアドレス、そして読み取り命令がプログラムされる。ハイレベルの第１のフラグ信号がレジスタ１２５０，１４５０にそれぞれ貯蔵されたと仮定しよう。ハイレベルの第１のフラグ信号がレジスタ１４５０に貯蔵されたので、前述したように、下位メモリチップ１２００は、動作しない反面に、上位メモリチップ１４００は動作する。
【００４１】
上位メモリチップ１４００において、制御器１４６０は、レジスタ１４５０に貯蔵された読み取り命令に応答してフラッシュメモリ１４３０の読み取り動作を制御する。例えば、よく知られたように、フラッシュメモリ１４３０には、読み取り命令及びアドレスが順次的に入力される。フラッシュメモリ１４３０は、よく知られた方式によりデータを出力し、制御器１４６０は、フラッシュメモリ１４３０から出力されたデータがレジスタ１４４０のバッファアドレスに対応するバッファメモリ１４２０の所定領域に貯蔵されるようにバッファメモリ１４２０を制御する。よく知られた動作を通じてバッファメモリ１４２０にデータが貯蔵されれば、ホスト２０００は、バッファメモリ１４２０に貯蔵されたデータを齎す。バッファメモリ１４２０に貯蔵されたデータがホスト２０００に伝達される以前に、前述したように、レジスタ１２４０，１４４０は、ホスト２０００の制御下で再設定される。すなわち、レジスタ１２４０，１４４０には、それぞれハイレベルの第２のフラグ信号がプログラムされる。以後、ホスト２０００は、決められたタイミングにより一連のアドレスをデュアルチップパッケージ１０００に出力する。デュアルチップパッケージ１０００の上位メモリチップ１４００において、制御器１４６０は、入力アドレスによりバッファメモリ１４２０からデータを読み取り、読み取られたデータをホスト２０００に出力する。
【００４２】
以上で、本発明に従う回路の構成及び動作を前述した説明及び図面により示したが、これは例示的なことに過ぎなく、本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能なことは勿論である。
【図面の簡単な説明】
【００４３】
【図１】本発明に従うデュアルチップパッケージを概略的に示すブロック図である。
【図２】本発明に従うデュアルチップパッケージのバッファメモリに／からデータを書き取ろう／読み取ろうとするとき下位及び上位メモリチップのレジスタの設定動作を説明するためのタイミング図である。
【図３】本発明に従うデュアルチップパッケージのフラッシュメモリにデータを貯蔵するとき下位及び上位メモリチップのレジスタの設定動作を説明するためのタイミング図である。
【符号の説明】
【００４４】
１０００：デュアルチップパッケージ
１２００，１４００：メモリチップ
１２１０，１４１０：ホストインターフェース
１２２０，１４２０：バッファメモリ
１２３０，１４３０：フラッシュメモリ
１２４０，１４４０：レジスタ
１２５０，１４５０：比較器
１２６０，１４６０：制御器
【図１】
2005196739.tif 000003
【図２】
2005196739.tif 000004
【図３】
2005196739.tif 000005