(57)【要約】【課題】ＢＩＳＴとスキャンテストを併用する半導体集積回路において、ＢＩＳＴ設計対象回路とスキャンテスト設計対象回路とのインタフェース部分の十分な故障検出を可能にし、かつテストパターンの自動生成を可能にする。【解決手段】ＢＩＳＴ回路１１０とスキャンテスト設計対象回路１２０をともに有する半導体集積回路において、スキャンテスト設計対象回路１２０とのインタフェースとなるＢＩＳＴ回路１１０の入出力端子部にバウンダリスキャン回路１０１を形成し、スキャンテスト設計対象回路１２０のスキャンテスト時にバウンダリスキャン回路１０１がスキャンチェーンの一部として機能するように制御することで、ＢＩＳＴ回路１１０とスキャンテスト設計対象回路１２０とのインタフェース部分をＡＴＰＧで自動発生したテストパターンを用いてテストする。【選択図】  図１
2005257290.tif 000002
【特許請求の範囲】
【請求項１】
自己診断機能を有するテスト対象回路（以下、ＢＩＳＴ回路）とスキャンテスト設計対象回路とを有する半導体集積回路のテスト方法であって、
前記スキャンテスト設計対象回路のスキャンテスト時に、前記スキャンテスト設計対象回路とのインタフェースとなる前記ＢＩＳＴ回路の入出力端子部に備えたバウンダリスキャン回路をスキャンチェーンの一部として機能させる半導体集積回路のテスト方法。
【請求項２】
自己診断機能を有するテスト対象回路（以下、ＢＩＳＴ回路）とスキャンテスト設計対象回路とを有する半導体集積回路のテスト回路であって、
前記スキャンテスト設計対象回路とのインタフェースとなる前記ＢＩＳＴ回路の入出力端子部に付加されたバウンダリスキャン回路と、
前記スキャンテスト設計対象回路のスキャンテスト時に前記バウンダリスキャン回路をスキャンチェーンの一部として機能させる制御回路と、
を備える半導体集積回路のテスト回路。
【請求項３】
前記バウンダリスキャン回路は前記ＢＩＳＴ回路の内部に形成される請求項２記載の半導体集積回路のテスト回路。
【請求項４】
前記バウンダリスキャン回路は前記ＢＩＳＴ回路の周囲に形成される請求項２記載の半導体集積回路のテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路のテスト容易化技術に係り、特に、ＢＩＳＴとスキャンテストを併用する半導体集積回路において、ＢＩＳＴを適用するＢＩＳＴ回路とスキャンテストを適用するスキャンテスト回路とのインタフェース部分の十分な故障検出を可能にする半導体集積回路のテスト方法およびテスト回路に関する。
【背景技術】
【０００２】
近年の半導体集積回路設計においては、ＣＰＵ等の多くの機能ブロックＩＰコアを用いてシステムを実現させる手法が主流となってきている。これらの大規模な半導体集積回路のテスト容易化手法として、ＢＩＳＴ、フルスキャンテスト、アイソレーションテストなどが用いられている。
【０００３】
半導体集積回路のテスト回路設計においては、内部の回路構成等に応じて、どのテスト方法が最適であるかを都度検討して設計しているが、それぞれのテスト手法に得失があり、高い故障検出率を確保しながらテスト時間を短縮しテストコストを削減することは重要な課題であった。
【０００４】
その解決策としてロジックＢＩＳＴなどの手法も提案され、いくつかの技術が商品化されているが、半導体集積回路の回路構成によっては十分なテストを行うことが困難な場合もあり、特にクロックが複雑な回路等においては、半導体集積回路全体をロジックＢＩＳＴのみでテストすることは必ずしも賢明ではないと思われる。
【０００５】
そのため、最近の大規模な半導体集積回路では、ＢＩＳＴとスキャンテストを併用し、複雑な順序回路に対してはスキャンテストを用いて高い故障検出率を確保し、規則構造のマクロブロックやマイクロ制御部等に対してはＢＩＳＴ方式を用いてテスト時間の短縮を図るものが増えてきている。
【０００６】
しかしながら、ＢＩＳＴとスキャンテストの併用においては、ＢＩＳＴ回路とスキャンテスト回路のインタフェース部分はＡＴＰＧ等による接続テストを行うことができず、故障検出できない部分が発生するため、実動作テストパターンによりインタフェース部の接続確認が必要となるという問題があった。
【０００７】
これに対して、従来、ＢＩＳＴ回路からスキャンテスト回路に新たなパスを設けてテストパターンを供給することにより、ＢＩＳＴ回路側からインタフェース部分の故障検出を行う方法が提案されている。この方法によれば、インタフェース部分に対して少ない回路追加でＢＩＳＴを行うことができるため、テストパターン発生コストとテスト時間を削減することができるとしている（例えば、特許文献１参照）。
【特許文献１】特開平６−２０１７８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の方法はインタフェース部分の回路をＢＩＳＴ手法でテストするものであり、前述したように回路構成によってはＢＩＳＴ手法では必ずしも十分な故障検出率を確保することができないという問題がある。
【０００９】
本発明は、ＢＩＳＴとスキャンテストを併用する半導体集積回路において、ＢＩＳＴ回路とスキャンテスト回路とのインタフェース部分の十分な故障検出を可能にし、かつテストパターンの自動生成が可能な半導体集積回路のテスト方法およびテスト回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体集積回路のテスト方法は、自己診断機能を有するテスト対象回路（以下、ＢＩＳＴ回路）とスキャンテスト設計対象回路とを有する半導体集積回路のテスト方法であって、前記スキャンテスト設計対象回路のスキャンテスト時に、前記スキャンテスト設計対象回路とのインタフェースとなる前記ＢＩＳＴ回路の入出力端子部に備えたバウンダリスキャン回路をスキャンチェーンの一部として機能させる。
【００１１】
上記構成によれば、バウンダリスキャン回路をスキャンチェーンの一部として機能させることで、ＢＩＳＴ回路とスキャンテスト回路とのインタフェース部分をスキャンテスト方式によりテストできるため、ＡＴＰＧで自動発生したテストパターンを用いて容易に検証することが可能となり、半導体集積回路のテスト時間の短縮と故障検出率向上の効果が得られる。
【００１２】
本発明の半導体集積回路のテスト回路は、ＢＩＳＴ回路とスキャンテスト設計対象回路をともに有する半導体集積回路のテスト回路であって、スキャンテスト設計対象回路とのインタフェースとなるＢＩＳＴ回路の入出力端子部に付加されたバウンダリスキャン回路と、スキャンテスト設計対象回路のスキャンテスト時に前記バウンダリスキャン回路をスキャンチェーンの一部として機能させる制御回路とを備える。
【００１３】
上記構成によれば、バウンダリスキャン回路をスキャンチェーンの一部として機能させ、ＢＩＳＴ回路とスキャンテスト回路とのインタフェース部分をスキャンテスト方式によりテストできるため、ＡＴＰＧで自動発生したテストパターンを用いて容易に検証することが可能となり、半導体集積回路のテスト時間の短縮と故障検出率向上の効果が得られる。
【００１４】
本発明の半導体集積回路のテスト回路において、前記バウンダリスキャン回路は前記ＢＩＳＴ回路の内部または前記ＢＩＳＴ回路の周囲に形成される。
【発明の効果】
【００１５】
本発明によれば、ＢＩＳＴとスキャンテストを併用する半導体集積回路において、ＢＩＳＴ回路とスキャンテスト回路とのインタフェース部分をＡＴＰＧで自動発生したテストパターンを用いてスキャンテスト方式により容易に検証することが可能となり、半導体集積回路のテスト時間を短縮することができる。また、故障検出率の向上効果が得られることで開発期間を短縮することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の最良の実施形態について図面を参照しながら説明する。本発明は、ＢＩＳＴ回路の内部あるいは周辺に形成されたバウンダリスキャンチェーンを活用し、ＢＩＳＴ設計対象回路とスキャンテスト設計対象回路とのインタフェース部分の高い故障検出を確保するものである。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号を付し、同一部分については重複した説明を省略する。
【００１７】
図１は本発明の一実施の形態に係る半導体集積回路のテスト回路の構成を示すブロック図である。図１において、半導体集回路内部には、ＢＩＳＴを適用するＢＩＳＴ設計対象回路１１０と、スキャンテストを適用するスキャン設計対象回路１２０とが回路ブロックとして混在し、それぞれに入出力端子１０３を備えている。
【００１８】
ＢＩＳＴ設計対象回路１１０においては、ＢＩＳＴ回路１０２の内部あるいは周辺に入出力端子部のデータをスキャンできるようにバウンダリスキャンチェーン１０１が構成されている。また、スキャン設計対象回路１２０においては、組合せ回路１０４をスキャンテストするためにスキャンチェーン１０５が構成されている。
【００１９】
スキャンテストを行う際には、ＢＩＳＴ設計対象回路１１０内に構成されたバウンダリスキャンチェーン１０１もスキャンチェーンの一部として扱い、ＡＴＰＧにてテストパターン生成処理を行う。これにより、ＢＩＳＴ回路とスキャンテスト回路のインタフェース部分についても接続確認を行うことができる。
【００２０】
図２は、バウンダリスキャンチェーン１０１を構成するバウンダリスキャンセル回路２０３が、スキャンテスト設計対象回路とのインタフェース部分となるＢＩＳＴ設計対象回路の入出力端子に付加されている様子を示す図である。２０１はバウンダリスキャンチェーン１０１を制御するテストアクセスポート（ＴＡＰ）コントローラである。
【００２１】
すなわち、ＢＩＳＴ設計対象回路からスキャンテスト設計対象回路内の組合せ回路１０４への入力２０７、あるいはスキャンテスト設計対象回路内の組合せ回路１０４からＢＩＳＴ設計対象回路への出力２０７がバウンダリスキャンセル回路２０３を介して接続されている。スキャンテストにおいては、バウンダリスキャンセル回路２０３から構成されるバウンダリスキャンチェーン１０１を一つのスキャンチェーンとして扱う。
【００２２】
このように、ＢＩＳＴ回路とスキャンテスト回路のインタフェース部分をバウンダリスキャンチェーンを活用してスキャンテスト手法によりテストするため、十分な故障検出が可能になり、かつＡＴＰＧによるテストパターンの自動生成が可能なことにより、テストパターン発生コストとテスト時間を削減することができる
【００２３】
バウンダリスキャンチェーン１０１は、ＢＩＳＴ設計対象回路１１０の内部ではなく外部に形成することもできる。図３はバウンダリスキャンチェーン１０１をＢＩＳＴ設計対象回路１１０の外部の入出力端子周辺に置くように構成した例である。この場合も、スキャンテストにおいてバウンダリスキャンチェーン１０１を一つのスキャンチェーンとして扱う点は図２と同様であり、その動作や効果も同様である。
【００２４】
バウンダリスキャンセル回路２０３はバウンダリスキャンテストの国際標準規格ＩＥＥＥ１１４９．１に規定されるセルタイプのいずれの回路であっても良いが、その具体的な構成例を図４の回路図に示す。図４において、フリップフロップ回路４０８のデータ入力部に２段カスケード接続されたデータ入力選択回路４０５、４０６を備えてスキャンセルが構成されている。
【００２５】
データ入力選択回路４０５は、入力データ／スキャンキャプチャデータ切替え信号４０２により、入力データ４０１またはフリップフロップ回路４０８の保持データを出力データ４０７として出力する。データ入力切替え回路４０６は、スキャンデータ入力切替え信号４０４により、スキャンチェーンを構成した場合のスキャンデータ入力４０３またはデータ入力選択回路４０５の出力を選択する。
【００２６】
フリップフロップ回路４０８とデータ入力選択回路４０６を組み合わせた構成をスキャンセルとして使用し、これを縦続接続することによりバウンダリスキャンチェーン１０１を構成することができ、スキャンテスト手法によるテストを実施することで、ＢＩＳＴ回路とスキャンテスト設計対象回路間の接続を容易に確認することができる。
【００２７】
このように構成されたバウンダリスキャンセル回路２０３を、ＢＩＳＴ設計対象回路からスキャンテスト設計対象回路内の組合せ回路への入力２０７に適用したものが図５に示す回路図である。バウンダリスキャンセル回路２０３からなるスキャンチェーンにおいて順次データシフトし、キャプチャ動作時にＢＩＳＴ回路からスキャンテスト設計対象回路内の組合せ回路へデータを供給することができる。
【００２８】
同様に、このように構成されたバウンダリスキャンセル回路２０３を、スキャンテスト設計対象回路内の組合せ回路からＢＩＳＴ設計対象回路への入力２０７に適用したものが図６の回路図である。バウンダリスキャンセル回路２０３からなるスキャンチェーンにおいて順次データシフトし、キャプチャ動作時にスキャンテスト設計対象回路内の組合せ回路からＢＩＳＴ回路へデータを供給することができる。
【００２９】
図７はＢＩＳＴ回路の内部あるいは周辺に形成されたバウンダリスキャンチェーンの全体構成を示す回路図である。図７において、バウンダリスキャンセル回路２０３が前段の出力データ４０７から後段のスキャンデータ入力４０３へと縦続接続され、スキャン入力端子７０３からスキャン出力端子７０４へのバウンダリスキャンチェーンが形成される。７０１はＢＩＳＴ時の入力データ、７０２はスキャン入力切替え端子である。
【００３０】
さらに、ＢＩＳＴ設計対象回路の外部において、スキャンテスト時に使用するクロックを供給するためのクロック選択回路をスキャンイネーブルの制御とともに設けることにより、スキャンテスト設計対象回路内のスキャンチェーンと同等の機能を有する回路が構成される。
【００３１】
このようにして、ＢＩＳＴ設計対象回路とスキャンテスト設計対象回路とのインタフェース部分がバウンダリスキャンチェーンを介して接続され、このバウンダリスキャンチェーンをスキャンチェーンの一つとして扱うことにより、スキャン設計対象回路のＡＴＰＧ処理の自動発生テストパターンを用いてインタフェース部分の確認が可能となる。
【産業上の利用可能性】
【００３２】
本発明の半導体集積回路のテスト方法およびテスト回路は、ＢＩＳＴとスキャンテストを併用する半導体集積回路において、ＢＩＳＴ回路とスキャンテスト回路とのインタフェース部分をＡＴＰＧで自動発生したテストパターンを用いてスキャンテスト方式により容易に検証することが可能となり、半導体集積回路のテスト時間が短縮できるという効果を有し、ＢＩＳＴとスキャンテストを併用する半導体集積回路において、ＢＩＳＴを適用するＢＩＳＴ回路とスキャンテストを適用するスキャンテスト回路とのインタフェース部分の十分な故障検出を可能にする半導体集積回路のテスト方法およびテスト回路等として有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施の形態に係る半導体集積回路のテスト回路の構成を示すブロック図。
【図２】バウンダリスキャンセル回路がＢＩＳＴ設計対象回路のインタフェース部分となる入出力端子に付加されている様子を示す図。
【図３】バウンダリスキャンチェーンをＢＩＳＴ設計対象回路の外部で入出力端子周辺に置くように構成した例を示す図。
【図４】バウンダリスキャンセル回路の具体的な構成例を示す回路図。
【図５】バウンダリスキャンセル回路のインタフェースへの適用を示す回路図。
【図６】バウンダリスキャンセル回路のインタフェースへの適用を示す回路図。
【図７】バウンダリスキャンチェーンの全体構成を示す回路図。
【符号の説明】
【００３４】
１０１  バウンダリスキャンチェーン
１０２  ＢＩＳＴ回路
１０３  入出力端子
１０４  スキャンテスト設計対象回路内の組合せ回路
１０５  スキャンチェーン
１１０  ＢＩＳＴ設計対象回路
１２０  スキャンテスト設計対象回路
２０１  テストアクセスポート（ＴＡＰ）コントローラ
２０３  バウンダリスキャンセル回路
２０７  入出力信号
４０１  入力データ
４０２  入力データ／スキャンキャプチャデータ切替え信号
４０３  スキャンデータ入力
４０４  スキャンデータ入力切替え信号
４０５、４０６  データ入力選択回路
４０７  出力データ
４０８  フリップフロップ回路
７０１  ＢＩＳＴ時の入力データ
７０２  スキャン入力切替え端子
７０３  スキャン入力端子
７０４  スキャン出力端子
【図１】
2005257290.tif 000003
【図２】
2005257290.tif 000004
【図３】
2005257290.tif 000005
【図４】
2005257290.tif 000006
【図５】
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【図６】
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【図７】
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