(57)【要約】【課題】  チップ面積を増加させずに冗長救済用のヒューズの切断情報を得ることができる半導体記憶装置と冗長救済アドレスの読み出し方法を提供する。【解決手段】  モード信号ＭＯＤで通常動作モードを設定し、ロウアドレス信号ＲＡＤＲでメモリセルブロック１の全アドレスを順次指定して“Ｈ”のデータを書き込む。ロウアドレス信号ＲＡＤＲがヒューズ回路２１，２２に設定された冗長救済アドレスに一致すると、置換信号ＲＥＰ１が出力されるので、“Ｈ”のデータは正規のメモリセルではなく冗長メモリセルに書き込まれる。次に、試験動作モードを設定して全アドレスに“Ｌ”を書き込むと、今度は正規のメモリセルに“Ｌ”が書き込まれ、冗長メモリセルは“Ｈ”のまま残される。従って、通常動作モードに戻して全アドレスのデータを読み出せば、“Ｈ”のデータが読み出されたアドレスを冗長救済アドレスと判定することができる。【選択図】      図１
2005267817.tif 000002
【特許請求の範囲】
【請求項１】
与えられた入力アドレスに従って選択される複数の正規メモリセル、及び該正規メモリセル中の不良メモリセルの代替として設けられた冗長メモリセルを有するメモリセルブロックと、
前記不良メモリセルを救済するために該不良メモリセルの位置を示す冗長救済アドレスをヒューズの切断の有無に従って出力するヒューズ回路と、
モード信号で通常動作モードが設定され、かつ前記入力アドレスが前記冗長救済アドレスに一致したときに置換信号を出力し、該モード信号で試験動作モードが設定されたとき、または該入力アドレスが該冗長救済アドレスと一致しないときには該置換信号を出力しないヒューズ判定部と、
前記置換信号が与えられていないときは、前記入力アドレスに従って前記メモリセルブロック中の該当する正規メモリセルを選択し、該置換信号が与えられたときには、該メモリセルブロック中の冗長メモリセルを選択するアドレスデコーダとを、
備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置における冗長救済アドレスを読み出す冗長救済アドレスの読出方法であって、
通常動作モードを設定してすべてのアドレスに一定のデータを書き込む第１の書込処理と、
試験動作モードを設定してすべてのアドレスに前記一定のデータを反転した反転データを書き込む第２の書込処理と、
通常動作モードを設定してすべてのアドレスのデータを読み出す読出処理と、
前記読出処理で読み出されたデータの内で前記第１の書込処理で書き込んだデータが読み出されたアドレスを冗長救済アドレスと判定する判定処理とを、
順次行うことを特徴とする冗長救済アドレスの読出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長メモリセルを備えた半導体記憶装置における冗長救済アドレスの読み出し技術に関するものである。
【背景技術】
【０００２】
半導体記憶装置では、歩留まりを向上させるために、プロセス工程における欠陥起因などで発生した不良メモリセルの記憶領域を救済する冗長メモリセルを具備している。パッケージ封止後の検査工程で不良が発見された場合や、顧客先で不具合が発生した場合には、その不良解析において、不良アドレスと冗長メモリセルとの関係も調査する必要がある。その理由は、冗長メモリセルは、置換前のプロービング工程で、正規のメモリセルの検査よりも遥かに緩い検査しか実施できていないことによる。即ち、不良メモリセルを救済するために置き換えた筈の冗長メモリセルに、不良がある場合が問題となるからである。
【０００３】
従来、パッケージ封止後に冗長救済アドレスを調べる方法には、次の２つの方法が用いられていた。１つは、パッケージを開封して、冗長救済アドレスの設定のために切断されたヒューズを目視で確認する方法である。他の１つは、テスト用の回路を予め組み込んでおき、テストモードを設定することによって、ヒューズの切断情報を出力端子に出力させる方法である。
【０００４】
【特許文献１】特開平７−２２０４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、パッケージを開封する方法では、パッケージが破壊されてしまうので問題がある。また、ヒューズの切断情報を出力端子に出力させる方法では、ヒューズの切断情報を読み出すための信号経路、例えばヒューズからデータバスまでの専用配線が必要であった。このため、専用配線のためにチップの面積が増加するという課題があった。
【０００６】
本発明は、チップの面積を増加させずに冗長救済用のヒューズの切断情報、即ち冗長救済アドレスを読み出すことができる半導体記憶装置と冗長救済アドレスの読出方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の半導体記憶装置は、与えられた入力アドレスに従って選択される複数の正規メモリセル、及び該正規メモリセル中の不良メモリセルの代替として設けられた冗長メモリセルを有するメモリセルブロックと、前記不良メモリセルを救済するために該不良メモリセルの位置を示す冗長救済アドレスをヒューズの切断の有無に従って出力するヒューズ回路と、モード信号で通常動作モードが設定され、かつ前記入力アドレスが前記冗長救済アドレスに一致したときに置換信号を出力し、該モード信号で試験動作モードが設定されたとき、または該入力アドレスが該冗長救済アドレスと一致しないときには該置換信号を出力しないヒューズ判定部と、前記置換信号が与えられていないときは、前記入力アドレスに従って前記メモリセルブロック中の該当する正規メモリセルを選択し、該置換信号が与えられたときには、該メモリセルブロック中の冗長メモリセルを選択するアドレスデコーダとを備えたことを特徴としている。
【発明の効果】
【０００８】
本発明では、通常動作モードで入力アドレスが冗長救済アドレスに一致したときにのみ置換信号を出力し、それ以外のときには置換信号を出力しないヒューズ判定部と、この置換信号が与えられたときにのみメモリセルブロック中の冗長メモリセルを選択するアドレスデコーダを備えている。これにより、通常動作モードで書き込んだデータの上に、試験動作モードで別のデータを書き込み、これを読み出すことによって冗長救済アドレスが判定できるので、チップの面積を増加させずに冗長救済アドレスを読み出すことができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
入力アドレスに従って選択される複数の正規メモリセル、及び正規メモリセル中の不良メモリセルの代替として冗長メモリセルを有するメモリセルブロックと、不良メモリセルを救済するための冗長救済アドレスをヒューズの切断状態に従って出力するヒューズ回路と、通常動作モードで入力アドレスが冗長救済アドレスに一致したときにのみ置換信号を出力し、それ以外のときには置換信号を出力しないヒューズ判定部と、この置換信号が与えられたときにのみメモリセルブロック中の冗長メモリセルを選択するアドレスデコーダを備えた半導体記憶装置において、まず、通常動作モードを設定してすべてのアドレスに一定データを書き込み、次に試験動作モードを設定してすべてのアドレスにその一定データを反転したデータを書き込む。更に、通常動作モードを設定してすべてのアドレスのデータを読み出し、読み出されたデータの内で最初に書き込んだデータが読み出されたアドレスを冗長救済アドレスと判定する。
【００１０】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１１】
図１は、本発明の実施例１を示す半導体記憶装置の概略の構成図である。
この半導体記憶装置は、複数のワード線と複数のカラム線の各交差箇所にメモリセルがマトリクス状に配置されたメモリセルブロック１と、ロウアドレス信号ＲＡＤＲに従ってワード線を駆動するロウデコーダ２Ａと、カラムアドレス信号ＣＡＤＲに従ってカラム線を選択するカラムデコーダ３を備えている。
【００１２】
ロウデコーダ２Ａには、ロウアドレス信号ＲＡＤＲに加えて、メモリセルブロック１中の冗長メモリセルを選択するための置換信号ＲＥＰ１が与えられるようになっている。即ち、ロウデコーダ２Ａは、置換信号ＲＥＰ１がレベル“Ｈ”のときには、ロウアドレス信号ＲＡＤＲを解読してワード線ＷＬ０〜ＷＬｍの内の対応するワード線ＷＬｉを駆動し、置換信号ＲＥＰ１がレベル“Ｌ”のときには、ロウアドレス信号ＲＡＤＲとは無関係に、メモリセルブロック１中の冗長メモリセルが接続された予備のワード線ＷＬｒを駆動するようになっている。
【００１３】
更に、この半導体記憶装置は、通常動作モードと試験動作モードの切り替えを行うモード信号ＭＯＤが入力される端子１０と、ロウアドレス信号ＲＡＤＲが冗長救済アドレスに一致しているか否かを判定するロウヒューズ判定部２０を備えている。
【００１４】
ロウヒューズ判定部２０は、不良メモリセルがある場合に、その不良アドレスを冗長救済アドレスとして設定するためのメインヒューズ回路２１とサブヒューズ回路２２を有している。メインヒューズ回路２１は、冗長救済アドレスを設定するときに切断するメインヒューズの情報を出力するもので、ヒューズが切断されている（即ち、冗長救済が行われている）ときに“Ｈ”、切断されていない（即ち、冗長救済が行われていない）ときには“Ｌ”を出力するものである。一方、サブヒューズ回路２２は、ロウアドレス信号ＲＡＤＲのビット数と同数のサブヒューズを選択的に切断して設定された冗長救済アドレスの情報を出力するものである。
【００１５】
サブアドレス回路２２の出力信号は、ロウアドレス信号ＲＡＤＲの対応するビットと共に排他的論理和の否定ゲート（以下、「ＥＮＯＲ」という）２３０〜２３ｐに与えられている。更に、ＥＮＯＲ２３０〜２３ｐの出力信号は、メインヒューズ回路２１の出力信号と共に、多入力の論理積ゲート（以下、「ＡＮＤ」という）２４に入力されている。これにより、ロウアドレス信号ＲＡＤＲが冗長救済アドレスに一致したときに、ＡＮＤ２４から“Ｈ”の冗長信号ＲＥＤ１が出力され、一致しないときには“Ｌ”の冗長信号ＲＥＤ１が出力されるようになっている。
【００１６】
更に、冗長信号ＲＥＤ１は、２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）２５の一方の入力側に与えられ、このＮＡＮＤ２５の他方の入力側には、端子１０からのモード信号ＭＯＤが与えられている。そして、ＮＡＮＤ２５の出力側から、置換信号ＲＥＰ１が出力され、ロウデコーダ２Ａに与えられるようになっている。
【００１７】
なお、ＮＡＮＤ２５の駆動能力が不足する場合には、このＮＡＮＤ２５の出力側に、例えば駆動能力の大きなインバータを２段接続したバッファアンプ等を挿入すれば、確実かつ高速な動作が得られる。
【００１８】
次に動作を説明する。
まず、通常動作の場合、モード信号ＭＯＤは“Ｈ”に設定される。また、ロウアドレス信号ＲＡＤＲは、ロウデコーダ２Ａに入力されると共に、ロウヒューズ判定部２０に入力される。ロウヒューズ判定部２０では、ロウアドレス信号ＲＡＤＲが冗長救済アドレスに一致しているか否かが判定される。
【００１９】
ロウアドレス信号ＲＡＤＲが冗長救済アドレスに一致していなければ、ロウヒューズ判定部２０から出力される冗長信号ＲＥＤ１は“Ｌ”となり、ＮＡＮＤ２５から出力される置換信号ＲＥＰ１は“Ｈ”となる。これにより、ロウデコーダ２Ａでは、ロウアドレス信号ＲＡＤＲが解読され、ワード線ＷＬ０〜ＷＬｍの内で該当するワード線ＷＬｉが駆動される。
【００２０】
ロウアドレス信号ＲＡＤＲが冗長救済アドレスに一致した場合には、冗長信号ＲＥＤ１は“Ｈ”となり、ＮＡＮＤ２５から出力される置換信号ＲＥＰ１は“Ｌ”となる。これにより、ロウデコーダ２Ａでは、ロウアドレス信号ＲＡＤＲとは無関係に、冗長メモリセルが接続された予備のワード線ＷＬｒが駆動される。
【００２１】
次に、パッケージ封止が行われた後で、冗長救済を行ったロウアドレスの読み出し方法について説明する。
【００２２】
モード信号ＭＯＤを試験動作モードの“Ｌ”に設定すると、ＮＡＮＤ２５から出力される置換信号ＲＥＰ１は、ロウヒューズ判定部２０から出力される冗長信号ＲＥＤ１のレベルに関係なく“Ｈ”となる。このため、ロウデコーダ２Ａでは、冗長救済の有無に拘らず、ロウアドレス信号ＲＡＤＲが解読され、ワード線ＷＬ０〜ＷＬｍの内で該当するワード線ＷＬｉが駆動される。従って、次のようなテストを行えば、冗長救済の対象となったロウアドレスを調査することができる。
【００２３】
即ち、まず、モード信号ＭＯＤを通常動作モードの“Ｈ”に設定し、すべてのロウアドレスに一定のデータ（例えば、“Ｈ”）を書き込む。これにより、不良メモリセルにデータは書き込まれず、正常なメモリセルと冗長救済用の予備のワード線ＷＬｒに接続されたメモリセルに“Ｈ”のデータが書き込まれる。
【００２４】
次に、モード信号ＭＯＤを試験動作モードの“Ｌ”に設定し、すべてのロウアドレスに先に書き込んだデータを反転したデータ（この場合は、“Ｌ”）を再度書き込む。これにより、冗長救済用の予備のワード線ＷＬｒに接続されたメモリセルへの書き込みは行われず、正常なメモリセルと不良メモリセルに“Ｌ”のデータが書き込まれる。
【００２５】
そして、モード信号ＭＯＤを通常動作モードの“Ｈ”に戻して、すべてのロウアドレスを読み出す。これにより、正常なメモリセルと冗長救済用の予備のワード線ＷＬｒに接続されたメモリセルが読み出される。正常なメモリセルには、２度目の書き込みで“Ｌ”のデータが上書きされているので、最初に書き込んだデータ（即ち“Ｈ”）が読み出されたアドレスが、冗長救済の対象となった不良メモリセルのアドレスである。
【００２６】
以上のように、この実施例１によれば、試験動作モードを設定したときに、ロウデコーダ２Ａによる冗長救済機能を停止させるように構成したので、ヒューズの切断情報を読み出すための信号伝送路等が不要で、チップの面積を増加させずに冗長救済用のヒューズの情報を得ることができるという利点がある。
【００２７】
なお、ロウヒューズ判定部２０及びＮＡＮＤ２５の回路構成は、例示したものに限定されない。即ち、通常動作モードでロウアドレス信号ＲＡＤＲが冗長救済アドレスに一致した時にのみ、ロウデコーダ２Ａに対して冗長メモリセルが接続された予備のワード線ＷＬｒを駆動させるための置換信号ＲＥＰ１を出力するものであれば良い。例えば、モード信号ＭＯＤをＡＮＤ２４の入力側に与え、ＮＡＮＤ２５をインバータに代えた回路構成にしても良い。
【実施例２】
【００２８】
図２は、本発明の実施例２を示す半導体記憶装置の概略の構成図である。
この半導体記憶装置は、複数のワード線と複数のカラム線の各交差箇所にメモリセルがマトリクス状に配置されたメモリセルブロック１と、ロウアドレス信号ＲＡＤＲに従ってワード線を駆動するロウデコーダ２と、カラムアドレス信号ＣＡＤＲに従ってカラム線を選択するカラムデコーダ３Ａを備えている。
【００２９】
カラムデコーダ３Ａには、カラムアドレス信号ＣＡＤＲに加えて、メモリセルブロック１中の冗長メモリセルを選択するための置換信号ＲＥＰ２が与えられるようになっている。即ち、カラムデコーダ３Ａは、置換信号ＲＥＰ２が“Ｈ”のときには、カラムアドレス信号ＣＡＤＲを解読してカラム線ＣＬ０〜ＣＬｎの内の対応するカラム線ＣＬｊを選択し、置換信号ＲＥＰ２が“Ｌ”のときには、カラムアドレス信号ＣＡＤＲとは無関係に、メモリセルブロック１中の冗長メモリセルが接続された予備のカラム線ＣＬｒを選択するようになっている。
【００３０】
更に、この半導体記憶装置は、通常動作モードと試験動作モードの切り替えを行うモード信号ＭＯＤが入力される端子１０と、カラムアドレス信号ＣＡＤＲが冗長救済アドレスに一致しているか否かを判定するカラムヒューズ判定部３０を備えている。
【００３１】
カラムヒューズ判定部３０は、不良メモリセルがある場合に、その不良アドレスを冗長救済アドレスとして設定するためのメインヒューズ回路３１とサブヒューズ回路３２を有している。メインヒューズ回路３１は、冗長救済アドレスを設定するときに切断するメインヒューズの情報を出力するもので、ヒューズが切断されているときに“Ｈ”、切断されていないときには“Ｌ”を出力するものである。一方、サブヒューズ回路３２は、カラムアドレス信号ＣＡＤＲのビット数と同数のサブヒューズを選択的に切断して設定された冗長救済アドレスの情報を出力するものである。
【００３２】
サブアドレス回路３２の出力信号は、カラムアドレス信号ＣＡＤＲの対応するビットと共にＥＮＯＲ３３０〜３３ｑに与えられている。更に、ＥＮＯＲ３３０〜３３ｑの出力信号は、メインヒューズ回路３１の出力信号と共に、多入力のＡＮＤ３４に入力されている。これにより、カラムアドレス信号ＣＡＤＲが冗長救済アドレスに一致したときに、ＡＮＤ３４から“Ｈ”の冗長信号ＲＥＤ２が出力され、一致しないときには“Ｌ”の冗長信号ＲＥＤ２が出力されるようになっている。
【００３３】
更に、冗長信号ＲＥＤ２は、２入力のＮＡＮＤ３５の一方の入力側に与えられ、このＮＡＮＤ３５の他方の入力側には、端子１０からのモード信号ＭＯＤが与えられている。そして、ＮＡＮＤ３５の出力側から、置換信号ＲＥＰ２が出力され、カラムデコーダ３Ａに与えられるようになっている。なお、ＮＡＮＤ３５の駆動能力が不足する場合には、このＮＡＮＤ３５の出力側に、例えば駆動能力の大きなインバータを２段接続したバッファアンプ等を挿入すれば、確実かつ高速な動作が得られる。
【００３４】
この実施例２の半導体記憶装置の動作と利点は、実施例１で説明した図１の半導体記憶装置の動作と利点において、“ロウアドレス”を“カラムアドレス”と読み替えれば全く同一である。
【実施例３】
【００３５】
図３は、本発明の実施例３を示す半導体記憶装置の概略の構成図であり、図１及び図２中の要素と共通の要素には共通の符号が付されている。
【００３６】
この半導体記憶装置は、図１と図２の半導体記憶装置を組み合わせたもので、図１と同様のメモリセルブロック１、ロウデコーダ２Ａ、端子１０、ロウヒューズ判定部２０及びＮＡＮＤ２５と、図２と同様のカラムデコーダ３Ａ、カラムヒューズ判定部３０及びＮＡＮＤ３５を備えている。
【００３７】
この半導体記憶装置の動作は、図１と図２の半導体記憶装置の動作を合わせたものである。即ち、端子１０に与えられたモード信号ＭＯＤによって通常動作モードが設定されているときに、ロウアドレス信号ＲＡＤＲで冗長救済アドレスが指定されれば、ロウデコーダ２Ａによって、冗長メモリセルが接続された予備のワード線ＷＬｒが駆動される。また、カラムアドレス信号ＣＡＤＲで冗長救済アドレスが指定されれば、カラムデコーダ３Ａによって、冗長メモリセルが接続された予備のカラム線ＣＬｒが駆動される。また、冗長救済を行ったロウアドレス等の読み出し方法は、実施例１で説明した通りである。
【００３８】
以上のように、この実施例３によれば、試験動作モードを設定したときに、ロウデコーダ２Ａ及びカラムデコーダ３Ａによる冗長救済機能を停止させるように構成したので、ヒューズの切断情報を読み出すための信号伝送路等が不要で、チップの面積を増加させずに冗長救済用のヒューズの情報を得ることができるという利点がある。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１を示す半導体記憶装置の概略の構成図である。
【図２】本発明の実施例２を示す半導体記憶装置の概略の構成図である。
【図３】本発明の実施例３を示す半導体記憶装置の概略の構成図である。
【符号の説明】
【００４０】
１    メモリセルブロック
２Ａ    ロウデコーダ
３Ａ    カラムデコーダ
１０    端子
２０    ロウヒューズ判定部
２１，３１    メインヒューズ回路
２２，３２    サブヒューズ回路
２３，３３    ＥＮＯＲ
２４，３４    ＡＮＤ
２５，３５    ＮＡＮＤ
３０    カラムヒューズ判定部
【図１】
2005267817.tif 000003
【図２】
2005267817.tif 000004
【図３】
2005267817.tif 000005