(57)【要約】【課題】デバイスの製造後に、ビット線容量の最適化を図る。【解決手段】半導体集積回路装置は、第１のソース／ドレインと第１のゲートとを有する第１のトランジスタＴｒｃと、第１のソース／ドレインの一端に接続された強誘電体キャパシタＣｆと、第１のソース／ドレインの他端に接続されたビット線ＢＬと、このビット線ＢＬにつながれた１つ以上のキャパシタＣと、ビット線ＢＬにキャパシタＣを電気的に接続又は非接続させる制御回路１１とを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１のソース／ドレインと第１のゲートとを有する第１のトランジスタと、
前記第１のソース／ドレインの一端に接続された強誘電体キャパシタと、
前記第１のソース／ドレインの他端に接続されたビット線と、
前記ビット線につながれた１つ以上のキャパシタと、
前記ビット線に前記キャパシタを電気的に接続又は非接続させる制御回路と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
第２のソース／ドレインと第２のゲートとを有し、前記第２のソース／ドレインの一端が前記ビット線に接続され、前記第２のソース／ドレインの他端が前記キャパシタに接続され、前記第２のゲートが前記制御回路に接続された第２のトランジスタ
をさらに具備することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２のゲートの電位を制御するフューズをさらに具備することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
セルアレイの外部に設けられ、前記第２のゲートの電位を制御する回路をさらに具備することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
前記キャパシタは第１の電極と第２の電極とを有し、
前記第１の電極は前記ビット線に接続され、前記第２の電極は前記制御回路に接続され、前記第２の電極の電位は前記制御回路で調整されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
第１導電型の半導体基板と、
前記半導体基板に形成され、第２導電型のソース／ドレイン拡散層とゲート電極とを有するセルトランジスタと、
前記ソース／ドレイン拡散層の一端に接続された強誘電体キャパシタと、
前記ソース／ドレイン拡散層の他端に接続されたビット線と、
前記半導体基板内に前記ソース／ドレイン拡散層と隣接して形成され、前記ソース／ドレイン拡散層を囲む第１導電型の第１のウェル層と、
前記半導体基板内に前記第１のウェル層と隣接して形成され、前記第１のウェル層を囲む第２導電型の第２のウェル層と、
前記第１のウェル層に接続され、前記第１のウェル層に電圧を供給する電圧供給回路と
を具備することを特徴とする半導体集積回路装置。
【請求項７】
前記電圧供給回路は、前記第１のウェル層に、前記ソース／ドレイン拡散層に印加する電圧と逆の符号の電圧を印加することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記第１のウェルの電位を制御するフューズをさらに具備することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】
セルアレイの外部に設けられ、前記第１のウェルの電位を制御する回路をさらに具備することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
第１のソース／ドレインと第１のゲートとを有する第１のトランジスタと、
前記第１のソース／ドレインの一端に接続された強誘電体キャパシタと、
前記第１のソース／ドレインの他端に接続されたビット線と、
前記ビット線につながれた１つ以上のキャパシタと、
前記ビット線に前記キャパシタを電気的に接続又は非接続させる制御回路と
を具備する半導体集積回路装置を用いたビット線容量の調整方法であって、
前記キャパシタの全てを前記ビット線に電気的に接続した場合の最大ビット線容量と、前記キャパシタの全てを前記ビット線に電気的に非接続した場合の最小ビット線容量とが、前記ビット線容量の最適値の所定範囲となるように、前記半導体集積回路装置を設計する工程と、
前記設計に基づいて、前記半導体集積回路装置を製造する工程と、
前記半導体集積回路装置をテストし、前記ビット線容量の前記最適値を探す工程と、
前記ビット線容量の前記最適値になるように、前記キャパシタを前記ビット線に電気的に接続又は非接続することで、前記ビット線容量を調整する工程と
を具備することを特徴とするビット線容量の調整方法。
【請求項１１】
前記所定範囲は、前記ビット線容量の前記最適値の±１０％であることを特徴とする請求項１０に記載のビット線容量の調整方法。
【請求項１２】
前記ビット線容量の前記最適値は、信号マージンが最大となる値であることを特徴とする請求項１０に記載のビット線容量の調整方法。
【請求項１３】
前記半導体集積回路装置は、
第２のソース／ドレインと第２のゲートとを有し、前記第２のソース／ドレインの一端が前記ビット線に接続され、前記第２のソース／ドレインの他端が前記キャパシタに接続され、前記第２のゲートが前記制御回路に接続された第２のトランジスタ
をさらに具備し、
前記第２のゲートをオン／オフすることで、前記キャパシタを前記ビット線に電気的に接続又は非接続させることを特徴とする請求項１０に記載のビット線容量の調整方法。
【請求項１４】
前記半導体集積回路装置は、前記第２のゲートの電位を制御するフューズをさらに具備することを特徴とする請求項１３に記載のビット線容量の調整方法。
【請求項１５】
前記半導体集積回路装置は、セルアレイの外部に設けられ、前記第２のゲートの電位を制御する回路をさらに具備することを特徴とする請求項１３に記載のビット線容量の調整方法。
【請求項１６】
前記キャパシタは第１の電極と第２の電極とを有し、
前記第１の電極は前記ビット線に接続され、前記第２の電極は前記制御回路に接続され、前記第２の電極の電位は前記制御回路で調整されることを特徴とする請求項１０に記載のビット線容量の調整方法。
【請求項１７】
第１導電型の半導体基板と、
前記半導体基板に形成され、第２導電型のソース／ドレイン拡散層とゲート電極とを有するセルトランジスタと、
前記ソース／ドレイン拡散層の一端に接続された強誘電体キャパシタと、
前記ソース／ドレイン拡散層の他端に接続されたビット線と、
前記半導体基板内に前記ソース／ドレイン拡散層と隣接して形成され、前記ソース／ドレイン拡散層を囲む第１導電型の第１のウェル層と、
前記半導体基板内に前記第１のウェル層と隣接して形成され、前記第１のウェル層を囲む第２導電型の第２のウェル層と、
前記第１のウェル層に接続され、前記第１のウェル層に電圧を供給する電圧供給回路と
を具備する半導体集積回路装置を用いたビット線容量の調整方法であって、
前記電圧供給回路で前記第１のウェル層に印加可能範囲の電圧を印加した場合の前記ビット線容量が、前記ビット線容量の最適値の所定範囲となるように、前記半導体集積回路装置を設計する工程と、
前記設計に基づいて、前記半導体集積回路装置を製造する工程と、
前記半導体集積回路装置をテストし、前記ビット線容量の前記最適値を探す工程と、
前記ビット線容量の前記最適値になるように、前記電圧供給回路で前記第１のウェル層に電圧を供給又は非供給することで、前記ビット線容量を調整する工程と
を具備することを特徴とするビット線容量の調整方法。
【請求項１８】
前記電圧供給回路は、前記第１のウェル層に、前記ソース／ドレイン拡散層に印加する電圧と逆の符号の電圧を印加することを特徴とする請求項１７に記載のビット線容量の調整方法。
【請求項１９】
前記所定範囲は、前記ビット線容量の前記最適値の±１０％であることを特徴とする請求項１７に記載のビット線容量の調整方法。
【請求項２０】
前記ビット線容量の前記最適値は、信号マージンが最大となる値であることを特徴とする請求項１７に記載のビット線容量の調整方法。
【請求項２１】
前記半導体集積回路装置は、前記第１のウェルの電位を制御するフューズをさらに具備することを特徴とする請求項１７に記載のビット線容量の調整方法。
【請求項２２】
前記半導体集積回路装置は、セルアレイの外部に設けられ、前記第１のウェルの電位を制御する回路をさらに具備することを特徴とする請求項１７に記載のビット線容量の調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた半導体集積回路装置及びその装置を用いたビット線容量の調整方法に係り、特にビット線容量の最適化を図るための半導体集積回路装置及びその装置を用いたビット線容量の調整方法に関する。
【背景技術】
【０００２】
近年、不揮発性の半導体メモリとして、強誘電体キャパシタ（Ferro-electric Capacitor）を用いた強誘電体メモリ（ＦｅＲＡＭ）が注目されている。
【０００３】
ＦｅＲＡＭのメモリセルは、図６に示すように、セルトランジスタＴｒｃと強誘電体キャパシタＣｆとで構成されている。セルトランジスタＴｒｃのソース／ドレインの一方はビット線ＢＬに接続され、他方は強誘電体キャパシタＣｆの一方の電極に接続される。そして、強誘電体キャパシタＣｆの他方の電極はプレート線ＰＬに接続されている。尚、ビット線ＢＬには、ビット線ＢＬに寄生するビット線容量Ｃｂが存在する。
【０００４】
このようなＦｅＲＡＭでは、強誘電体キャパシタＣｆを構成する強誘電体材料のヒステリシス特性を利用して、データの書き込み及び読み出しを行う。
【０００５】
図７は、強誘電体キャパシタＣｆのヒステリシス特性を示す。ここで、グラフの横軸は強誘電体キャパシタＣｆに印加される電圧Ｖｆを示し、縦軸はそのときの電荷量Ｑを示している。また、直線Ｌ１，Ｌ２はビット線容量Ｃｂの特性を示す線であり、ビット線容量Ｃｂの値が小さくなるとこの直線Ｌ１，Ｌ２の傾きは小さくなる。
【０００６】
強誘電体キャパシタＣｆでは、印加電圧Ｖｆが０Ｖのときでも点Ａ，Ｃのように残留分極が存在する。ここでは、点Ａをデータ“０”の分極状態、点Ｃをデータ“１”の分極状態とする。
【０００７】
メモリセルに書き込まれたデータは、強誘電体キャパシタＣｆがいずれの分極状態にあるかを調べることにより、読み出すことができる。
【０００８】
まず、ビット線ＢＬをフローティング状態とし、その後、プレート線ＰＬに読み出し用の電位を与え、このときの強誘電体キャパシタＣｆの両端に生じる電圧を測定する。
【０００９】
強誘電体キャパシタＣｆが点Ａの分極状態であれば、直線Ｌ１によるビット線容量Ｃｂを考慮して点Ｅの状態に移行し、強誘電体キャパシタＣｆの両端に生じる電圧ＶｆはＶ０となる。一方、強誘電体キャパシタＣｆが点Ｃの分極状態であれば、直線Ｌ２によるビット線容量Ｃｂを考慮して点Ｆの状態に移行し、強誘電体キャパシタＣｆの両端に生じる電圧ＶｆはＶ１となる。従って、基準電圧Ｖｒｅｆを設定しておけば、読み出し時における強誘電体キャパシタＣｆの両端に生じる電圧Ｖｆと基準電圧Ｖｒｅｆとを比較することにより、強誘電体キャパシタＣｆがいずれの分極状態にあるかを調べることができる。このようにして“１”，“０”データの判別が行われる。
【００１０】
ここで、直線Ｌ１，Ｌ２で示したビット線容量Ｃｂは、各デバイスに対してセルアレイの組み方（回路構成）と製造プロセス等から決まる値である。つまり、ビット線容量Ｃｂは、一旦セルアレイの組み方と製造プロセスが決まって製造した後にチップ毎に最適化できるような量ではなく、また、デバイスにも、製造後にビット線容量Ｃｂを変えることができるような回路は組み込まれていなかった。従って、従来では、製造後、ビット線容量Ｃｂが可変でないため、次のような問題があった。
【００１１】
図８は、ビット線容量Ｃｂと信号マージンＶｍとの関係を示す。ここで、信号マージンＶｍは、“１”，“０”データ時の電圧差｜Ｖ１−Ｖ０｜であり、「Bit line Signal window」とも言う。
【００１２】
ビット線容量Ｃｂと信号マージンＶｍとの関係は、強誘電体キャパシタＣｆのサイズや、ヒステリシスの形状によって異なる。ここで、図８に示す「設計上の曲線」は、典型的なヒステリシスの形状とある強誘電体キャパシタＣｆのサイズとを仮定した場合の曲線であるが、実際には、製品毎やロット毎に異なる曲線になるため、例えば図８に示す「実際の曲線」となる。
【００１３】
図８に示すように、一般に、信号マージンＶｍは、あるビット線容量Ｃｂで最大値をとる。通常は、ある製品に使用する強誘電体キャパシタＣｆのサイズや、予想されるヒステリシスの形状などから、ビット線容量Ｃｂの大まかな最適値を予想して、その最適値になるようにセルアレイを組む。しかし、製造プロセスには多少の揺らぎが存在するため、実際に製造されたチップ毎に見た場合に、必ずしもあらかじめ決められたビット線容量Ｃｂが最適値になっているとは限らない。
【００１４】
このため、図８に示す設計上の最適なビット線容量Ｃｂを考慮して製造した場合、本来１０００ｍＶ程度の信号マージンＶｍが確保できるはずが、実際には５００ｍＶ程度の信号マージンＶｍしか得られなくなってしまう。
【００１５】
以上のように、従来技術では、デバイスの製造後に、ビット線容量Ｃｂの最適化を図ることができなかった。このため、一部のチップでは、本来得られるはずの信号マージンＶｍが確保できずに不良になってしまったり、また、長期的には信頼性上の問題を起こしたりする可能性があった。
【００１６】
尚、この出願の発明に関連する先行技術文献情報としては次のようなものがある。
【特許文献１】特開平６−３４２５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、デバイスの製造後に、ビット線容量の最適化を図ることが可能な半導体集積回路装置及びその装置を用いたビット線容量の調整方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１９】
本発明の第１の視点による半導体集積回路装置は、第１のソース／ドレインと第１のゲートとを有する第１のトランジスタと、前記第１のソース／ドレインの一端に接続された強誘電体キャパシタと、前記第１のソース／ドレインの他端に接続されたビット線と、前記ビット線につながれた１つ以上のキャパシタと、前記ビット線に前記キャパシタを電気的に接続又は非接続させる制御回路とを具備する。
【００２０】
本発明の第２の視点によるビット線容量の調整方法は、第１のソース／ドレインと第１のゲートとを有する第１のトランジスタと、前記第１のソース／ドレインの一端に接続された強誘電体キャパシタと、前記第１のソース／ドレインの他端に接続されたビット線と、前記ビット線につながれた１つ以上のキャパシタと、前記キャパシタを前記ビット線に電気的に接続又は非接続させる制御回路とを具備する半導体集積回路装置を用いたビット線容量の調整方法であって、前記キャパシタの全てを前記ビット線に電気的に接続した場合の最大ビット線容量と、前記キャパシタの全てを前記ビット線に電気的に非接続した場合の最小ビット線容量とが、前記ビット線容量の最適値の所定範囲となるように、前記半導体集積回路装置を設計する工程と、前記設計に基づいて、前記半導体集積回路装置を製造する工程と、前記半導体集積回路装置をテストし、前記ビット線容量の前記最適値を探す工程と、前記ビット線容量の前記最適値になるように、前記キャパシタを前記ビット線に電気的に接続又は非接続することで、前記ビット線容量を調整する工程とを具備する。
【発明の効果】
【００２１】
以上説明したように本発明によれば、デバイスの製造後に、ビット線容量の最適化を図ることが可能な半導体集積回路装置及びその装置を用いたビット線容量の調整方法を提供できる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２３】
［第１の実施形態］
第１の実施形態は、製品を製造した後の製品テスト後にビット線容量Ｃｂを変えられるようにするために、各ビット線に付加的な容量を設け、この容量を例えばトランジスタにより切り離したり付け足したりするものである。
【００２４】
図１は、本発明の第１の実施形態に係る半導体集積回路装置の模式的な回路図を示す。図１に示すように、メモリセルは、セルトランジスタＴｒｃと強誘電体キャパシタＣｆとで構成されている。セルトランジスタＴｒｃのソース／ドレインの一方はビット線ＢＬに接続され、他方は強誘電体キャパシタＣｆの一方の電極に接続される。そして、強誘電体キャパシタＣｆの他方の電極はプレート線ＰＬに接続されている。
【００２５】
そして、ビット線ＢＬには、ビット線容量調整回路１０が接続されている。このビット線容量調整回路１０は、トランジスタＴｒと、付加キャパシタＣと、制御回路１１とを有している。トランジスタＴｒのソース／ドレインの一方はビット線ＢＬに接続され、ソース／ドレインの他方は付加キャパシタＣの一方の電極に接続され、ゲートは制御回路１１に接続されている。ここで、ビット線容量調整回路１０のトランジスタＴｒ及び付加キャパシタＣのペアは、少なくとも１つ以上あることが望ましい。
【００２６】
このようなビット線容量調整回路１０では、フューズ１２やセルアレイの外部（例えばチップ外部）に設けられたテスト回路からの外部信号１３により、制御回路１１がトランジスタＴｒをオン／オフする。その結果、付加キャパシタＣがビット線ＢＬに電気的に接続したり非接続したりすることで、付加キャパシタＣの容量をビット線容量Ｃｂに付加させたり切り離したりすることができる。
【００２７】
尚、付加キャパシタＣは、例えば、通常のＣＭＯＳプロセスで形成されるゲートキャパシタを使うことができ、トランジスタＴｒは、メモリセル内のセルトランジスタＴｒｃと同じ構造のものを用いるのが望ましい。
【００２８】
図２は、本発明の第１の実施形態に係るビット線容量の調整方法のフロー図を示す。以下に、上記ビット線容量調整回路１０を用いたビット線容量Ｃｂの調整方法について説明する。尚、ビット線容量調整回路１０を用いた場合、ビット線容量Ｃｂは、従来のビット線自身の容量と付加キャパシタの容量とを足し合わせた容量とする。
【００２９】
まず、半導体集積回路装置の製造前に、次のような設計を行う（ＳＴ１）。付加キャパシタＣを何も動作させないときのビット線容量Ｃｂは、典型的なヒステリシスの形状から予想される最適値よりも少し小さくなるように設計し、さらに、全ての付加キャパシタＣを動作させたときのビット線容量Ｃｂは、典型的なヒステリシスの形状から予想される最適値よりも少し大きくなるように設計する。これにより、付加キャパシタＣを動作させることで、ビット線容量Ｃｂの予想される最適値の上下近傍をカバーできるようにする。
【００３０】
ここで、大体１０％程度のプロセスのばらつきを考慮に入れて、ビット線容量Ｃｂの予想される最適値の±１０％程度（２０％のレンジ幅）をカバーできるように、例えば各ビット線ＢＬに対して数個から５個程度の付加キャパシタＣを用意するのが望ましい。付加キャパシタＣを５個用意する場合には、ひとつの付加キャパシタＣの容量は、ビット線容量Ｃｂの約４〜５％程度になる。
【００３１】
尚、多くの付加キャパシタＣを用意した方がビット線容量Ｃｂをより微調整することができるが、その反面、付加キャパシタＣの占める面積が増えるという欠点があるため、デバイスの要求される性能に応じて付加キャパシタＣの数は調整するとよい。
【００３２】
次に、上記設計に基づいて、ビット線容量調整回路１０を設けた半導体集積回路装置の製造を行う（ＳＴ２）。
【００３３】
次に、製造された製品のテストを行う（ＳＴ３）。このテストでは、ビット線容量調整回路１０を用いて、製造プロセスのばらつきにより変動してしまったビット線容量Ｃｂの最適値を求める。
【００３４】
具体的には、フューズ１２やテスト回路からの外部信号１３によって制御回路１１を駆動し、この制御回路１１でトランジスタＴｒのゲートに所定の電圧を印加することで、トランジスタＴｒのゲートを開閉する。トランジスタＴｒのゲートがオンした場合は、付加キャパシタＣが付け足されることでビット線容量Ｃｂを大きくでき、トランジスタＴｒのゲートがオフした場合は、付加キャパシタＣが切り離されることでビット線容量Ｃｂを小さくできる。このように、いくつかの付加キャパシタＣを付け足したり切り離したりすることで、ビット線容量Ｃｂの最適値を探す。
【００３５】
ここで、ビット線容量Ｃｂの最適値を探すための指標として、例えば、“１”，“０”データの信号マージン（ビット線のシグナル量）Ｖｍを用いる方法がある。例えば、あるビット線ＢＬに着目し、このビット線ＢＬの信号マージンＶｍが、付加キャパシタＣのオン／オフによりどのように変化するかを見る。例えば、図３に示すような曲線の製品がある場合、付加キャパシタＣを動作させていない場合では最大値（最適値）の信号マージンＶｍを得ることができないので、ビット線容量Ｃｂを大きくするために、最大値の信号マージンＶｍが得られるように付加キャパシタＣをいくつか動作させる。このようにして、最大値の信号マージンＶｍが得られるように、ビット線容量Ｃｂが最適値となる付加キャパシタＣのオン／オフ状態を調べる。
【００３６】
尚、一本のビット線ＢＬによる信号マージンＶｍの結果だけでは、例外的な結果である可能性がある。そこで、求めたビット線容量Ｃｂの最適値の信憑性を高めるために、テスト時間が掛かり過ぎない範囲で、複数のビット線ＢＬに対して同様の試験を行うことが望ましい。
【００３７】
別の指標としては、例えば、ビット線容量Ｃｂを変化させた時の製品不良の数を用いる方法もある。尚、この場合には、通常の試験では不良数が少なすぎて、指標になりにくい可能性があるので、試験のパラメータを変更して、若干厳しい試験を行うのがよい。
【００３８】
次に、上記のテストにより求められたビット線容量Ｃｂの最適値の情報をもとに、フューズ１２や外部信号１３で制御することで、付加キャパシタＣの少なくとも一部が通常の使用状態でオンになるようにする。このようにして、ビット線容量Ｃｂの調整が行われる（ＳＴ４）。
【００３９】
上記第１の実施形態によれば、ビット線ＢＬにビット線容量調整回路１０を付加しているため、デバイスの製造後に、付加キャパシタＣを付け足したり切り離したりすることで、ビット線容量Ｃｂを変化させることができる。これにより、製造プロセスのばらつきが生じても、製品の製造後に、この製造プロセスのばらつきに応じてチップ毎にビット線容量Ｃｂを調整できる。このため、ビット線容量Ｃｂを従来の技術を用いたＦｅＲＡＭよりもよりきめ細かく最適化することができ、最大の信号マージンを得ることができる。従って、この技術を用いることにより、歩留まりの向上や、信頼性の向上を図ることができる。
【００４０】
尚、ビット線容量調整回路１０において、キャパシタＣを付け足したり切り離したりするスイッチング素子としてトランジスタＴｒを用いたが、これに限定されない。
【００４１】
また、トランジスタＴｒ等のスイッチング素子を用いずに、キャパシタＣを付け足したり切り離したりすることも可能である。例えば、図４に示すように、キャパシタＣの一方の電極をビット線ＢＬに接続し、他方の電極を制御回路１１に接続し、キャパシタＣのビット線ＢＬと反対側の電極の電位を可変にする。これにより、キャパシタの一方の電極における電位を制御回路１１で調整することで、キャパシタＣを付け足したり切り離したりすることができる。
【００４２】
［第２の実施形態］
第２の実施形態は、第１の実施形態とは別の方法でビット線容量Ｃｂの可変を実現するものであり、ＮウェルとＰウェルの２重構造にし、Ｐウェルに電圧を印加してＰＮ接合の容量を変化させることでビット線容量Ｃｂを調整するものである。
【００４３】
図５は、本発明の第２の実施形態に係る半導体集積回路装置の概略的な断面図を示す。図５に示すように、例えばＰ型の半導体基板２１にゲート電極２２及びＮ型のソース／ドレイン拡散層２３，２４が形成されることで、セルトランジスタＴｒｃが形成されている。セルトランジスタＴｒｃのソース拡散層２３には、コンタクト２５を介して、上部電極２６と強誘電体膜２７と下部電極２８とからなる強誘電体キャパシタＣｆが接続されている。強誘電体キャパシタＣｆの上部電極２６は、コンタクト２９を介してプレート線ＰＬにつながり、セルトランジスタＴｒｃのドレイン拡散層２４は、コンタクト３０を介してビット線ＢＬにつながる。
【００４４】
そして、半導体基板２１内には、セルトランジスタＴｒｃのソース／ドレイン拡散層２３，２４と隣接してソース／ドレイン拡散層２３，２４を囲むＰウェル３１が形成され、このＰウェル３１と隣接してＰウェル３１を囲むＮウェル３２が形成されており、Ｐウェル３１とＮウェル３２とからなる２重構造になっている。この２重構造のウェルを作る技術は、ＤＲＡＭ等で使われている技術と同様である。そして、Ｐウェル３１には、Ｐウェル３１に可変電圧を供給するためのウェル電圧供給回路３３が接続されている。このウェル電圧供給回路３３は、フューズ３４やセルアレイの外部（例えばチップ外部）に設けられたテスト回路からの外部信号３５によって制御され、Ｐウェル３１に負や正の電圧を供給する。
【００４５】
尚、一般に、Ｐウェル３１に対して負の電圧を印加すると、セルトランジスタＴｒｃのソース／ドレイン部におけるＰＮ接合の容量Ｃ１，Ｃ２を減少させることができる。従って、ビット線容量Ｃｂの調整を行うには、ソース／ドレイン拡散層２３，２４と隣接してソース／ドレイン拡散層２３，２４を囲むウェル３１に、ソース／ドレイン拡散層２３，２４にかかる電位と逆の符号の電位を印加するとよい。尚、Ｐウェル３１に対して正の電圧を印加することも可能であり、この場合、セルトランジスタＴｒｃのソース／ドレイン部におけるＰＮ接合の容量Ｃ１，Ｃ２は約０．７Ｖ程度までは増加させることができる。このような効果を利用して、第２の実施形態ではビット線容量Ｃｂを可変にする。
【００４６】
以下に、上記２重構造のウェルを用いたビット線容量Ｃｂの調整方法について説明する。ここで、２重構造のウェルを用いた場合、ビット線容量Ｃｂは、従来のビット線自身の容量とＰＮ接合の容量とを足し合わせた容量とする。尚、第２の実施形態におけるビット線容量調整方法の大枠の流れは、図２に示す第１の実施形態と同様である。
【００４７】
まず、半導体集積回路装置の製造前に、次のような設計を行う（ＳＴ１）。第２の実施形態のデバイスにおいて、負電圧でＰＮ接合の容量Ｃ１，Ｃ２を調整する場合、Ｐウェル３１に何も電圧を加えていない場合にビット線容量Ｃｂが最大になるので、この場合のビット線容量Ｃｂが、典型的なヒステリシスの形状から予想される最適値よりも少し大きくなるように設計し、そして、回路の設計上加えることができる最小の（絶対値が最大の）負電圧をＰウェル３１に印加した場合のビット線容量Ｃｂが、典型的なヒステリシスの形状から予想される最適値よりも少し小さくなるように設計する。これにより、ビット線容量Ｃｂの予想される最適値の上下近傍をカバーできるようにする。
【００４８】
ここで、第１の実施形態と同様に、Ｐウェル３１の電位を変化させたときのビット線容量Ｃｂの変化が、ビット線容量Ｃｂの予想される最適値の±１０％程度（２０％のレンジ幅）であることが望ましい。しかし、第２の実施形態の場合、Ｐウェル３１の電位を変化させたときのビット線容量Ｃｂの変化率は、Ｐウェル３１やＮウェル３２の不純物プロファイルや、ビット線ＢＬの配線間容量の大きさや、ウェル電圧供給回路３３の構成などに大きく依存するので、±１０％の変化率を実現するのは難しい場合もある。そこで、ひとつの対策として、まずＰウェル３１とＮウェル３２の不純物プロファイルを最適化するとよい。
【００４９】
次に、上記設計に基づいて、２重構造のウェル３１，３２やウェル電圧供給回路３３を設けた半導体集積回路装置の製造を行う（ＳＴ２）。
【００５０】
次に、製造された製品のテストを行う（ＳＴ３）。このテストでは、ウェル電圧供給回路３３を用いて、製造プロセスのばらつきにより変動してしまったビット線容量Ｃｂの最適値を求める。
【００５１】
具体的には、フューズ３４やテスト回路からの外部信号３５によってウェル電圧供給回路３３を駆動し、このウェル電圧供給回路３３でＰウェル３１に電圧を印加することで、ソース／ドレイン部におけるＰＮ接合の容量Ｃ１，Ｃ２を変化させる。Ｐウェル３１に印加する負電圧を大きくする程、ソース／ドレイン部におけるＰＮ接合の容量Ｃ１，Ｃ２を小さくすることができるため、ビット線容量Ｃｂも小さくすることができる。一方、Ｐウェル３１には約０．７Ｖ程度までしか正電圧は印加できないが、Ｐウェル３１に印加する正電圧を大きくすれば、ソース／ドレイン部におけるＰＮ接合の容量Ｃ１，Ｃ２を大きくすることができるため、ビット線容量Ｃｂも大きくすることができる。このように、Ｐウェル３１に印加する電圧の大きさを調整することで、ビット線容量Ｃｂの最適値を探す。
【００５２】
ここで、ビット線容量Ｃｂの最適値を探すための指標としては、第１の実施形態と同様、例えば、“１”，“０”データの信号マージン（ビット線のシグナル量）Ｖｍを用いる方法や、ビット線容量Ｃｂを変化させた時の製品不良の数を用いる方法などがある。
【００５３】
次に、上記のテストにより求められたビット線容量Ｃｂの最適値の情報をもとに、その値に対応するフューズ３４を切断したり、外部信号３５で制御したりすることで、ビット線容量Ｃｂの調整が行われる（ＳＴ４）。
【００５４】
上記第２の実施形態によれば、２重構造のウェル３１，３２を設けて、ソース／ドレイン拡散層２３，２４に隣接するウェル３１に可変電圧を印加することでＰＮ接合の容量Ｃ１，Ｃ２を調整できる。これにより、デバイスの製造後に、チップ毎に最適なビット線容量Ｃｂを設定することができるため、最大の信号マージンを得ることができる。従って、第１の実施形態と同様に、歩留まりの向上や信頼性の向上などの効果が得られる。
【００５５】
さらに、第２の実施形態は、第１の実施形態と比べて、ビット線ＢＬ毎に付加的な回路（付加キャパシタＣやトランジスタＴｒ）を用意する必要がないので、この付加的な回路によるチップ面積の増加をできるだけ小さく抑えることができる。
【００５６】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
【００５７】
上記各実施形態では、メモリセルは一般的な１Ｔ１Ｃ型を用いたが、これに限定されない。例えば、上記各実施形態において、セルトランジスタ（Ｔ）のソースドレイン間に強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」を用いてもよい。
【００５８】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係わる半導体集積回路装置を示す模式的な回路図。
【図２】本発明の第１の実施形態に係わる半導体集積回路装置を用いたビット線容量の調整方法を示すフロー図。
【図３】本発明の第１の実施形態に係わるビット線容量と信号マージンとの関係を示す図。
【図４】本発明の第１の実施形態に係わる他の半導体集積回路装置を示す模式的な回路図。
【図５】本発明の第２の実施形態に係わる半導体集積回路装置を示す概略的な断面図。
【図６】従来技術による半導体集積回路装置を示す模式的な回路図。
【図７】従来技術による強誘電体キャパシタのヒステリシス特性を示す図。
【図８】従来技術によるビット線容量と信号マージンとの関係を示す図。
【符号の説明】
【００６０】
１０…ビット線容量調整回路、１１…制御回路、１２，３４…フューズ、１３，３５…外部信号、２１…半導体基板、２２…ゲート電極、２３…ソース拡散層、２４…ドレイン拡散層、２５，２９，３０…コンタクト、２６…上部電極、２７…強誘電体膜、２８…下部電極、３１…Ｐウェル、３２…Ｎウェル、３３…ウェル電圧供給回路、Ｔｒ…トランジスタ、Ｔｒｃ…セルトランジスタ、Ｃ…キャパシタ、Ｃｆ…強誘電体キャパシタ、Ｃ１，Ｃ２…ＰＮ接合容量、ＢＬ…ビット線、ＰＬ…プレート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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