(57)【要約】【課題】  ＡＧＣの収束サイクル数を低減して収束速度を速めると同時に、１ｄＢあたりのＡＤ分解能を向上させ、ハードウェアによって生ずる誤差を低減する。【解決手段】  受信信号のレベルを利得制御信号によって制御するＡＧＣ回路であって、受信信号を対数圧縮して得た対数データをデジタルデータに変換するＡ／Ｄコンバータ１０５と、Ａ／Ｄコンバータによってデジタル変換された対数データと所定の基準データとの誤差成分を打ち消す利得制御信号を生成するための利得制信号生成手段１１６とを備え、Ａ／Ｄコンバータのダイナミックレンジを、ＡＧＣ回路の利得制御範囲より狭く設定し、Ａ／Ｄコンバータのダイナミックレンジを超えるレベルの入力があった場合には、次の自動利得制御サイクルにおいて、強制的にＡ／Ｄコンバータのダイナミックレンジに入るように制御する。【選択図】  図１４
2005214849.tif 000002
【特許請求の範囲】
【請求項１】
受信信号のレベルを利得制御信号によって制御する自動利得制御回路であって、
前記受信信号を対数圧縮して得た対数データをデジタルデータに変換するアナログ／デジタル変換回路と、
該アナログ／デジタル変換回路によってデジタル変換された対数データと所定の基準データとの誤差成分を打ち消すための前記利得制御信号を生成する利得制御信号生成手段とを備え、
前記アナログ／デジタル変換回路のダイナミックレンジを、該自動利得制御回路の利得制御範囲より狭く設定し、
前記アナログ／デジタル変換回路のダイナミックレンジを超えるレベルの入力があった場合には、次の自動利得制御サイクルにおいて、強制的に前記アナログ／デジタル変換回路のダイナミックレンジに入るように制御することを特徴とする自動利得制御回路。
【請求項２】
前記アナログ／デジタル変換回路は、所定の期間内の対数データをサンプリングしてデジタルデータに変換し、
該アナログ／デジタル変換回路によってデジタル変換された対数データをサンプリング回数に基づいて平均化し、
前記利得制御信号生成手段は、前記平均化された対数データと前記所定の基準データとの誤差成分を打ち消すための前記利得制御信号を生成することを特徴とする請求項１記載の自動利得制御回路。
【請求項３】
前記利得制御信号生成手段は、現在の受信信号の信号レベルに対する前回の利得制御信号との関係値を記録したＲＯＭを備え、前記アナログ／デジタル変換回路のダイナミックレンジを超えるレベルの入力があった場合には、次の自動利得制御サイクルにおいて、強制的に前記アナログ／デジタル変換回路のダイナミックレンジに入るように制御するテーブルを備えることを特徴とする請求項１または２記載の自動利得制御回路。
【請求項４】
前記アナログ／デジタル変換回路のダイナミックレンジを該自動利得制御回路の利得制御範囲の略々１／３に設定することを特徴とする請求項１、２または３記載の自動利得制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動利得制御回路に関し、特に、収束サイクル数を低減し、かつ１ｄＢあたりのＡＤ分解能を向上させてハードウェアによって生ずる誤差を低減した自動利得制御回路に関する。
【背景技術】
【０００２】
従来の自動利得制御回路（以下、「ＡＧＣ（Automatic Gain Control 回路」という）の一例として、特許文献１に記載のＡＧＣ回路は、レーダ受信機に使用され、受信したパルス状の受信信号レベルを所定の利得制御用信号によって制御する回路であり、受信信号を対数圧縮増幅して得た対数データの信号レベルの変化特徴を抽出する第１の手段と、抽出した変化特徴の平均値を表す平均対数データを生成する第２の手段と、生成した平均対数データと所定の基準データとの誤差成分を打ち消すレベルの前記利得制御信号を生成する第３の手段とを備えることを特徴としている。
【０００３】
このＡＧＣ回路において、図１に示すように、可変利得増幅器１０１によって信号出力部１０に対する基準レベルに増幅された受信信号は、カプラ１０２によって分波された後、対数圧縮増幅器１０３に入力され、対数圧縮された信号（以下、「対数データ」という）に変換されて出力される。
【０００４】
この対数データは、検波器１０４により検波され、信号レベルの変化特徴が抽出される。検波された受信信号は、Ａ／Ｄコンバータ（アナログ／デジタル変換回路）１０５に入力され、デジタル変換される。変換された受信信号は、対数値／真値変換回路１０６に入力され、真数に変換される。真数に変換された受信信号は、加算器１０７において加算される。加算器１０７の出力である受信信号の加算結果は、除算器１１２において加算回数で除算され、受信信号の平均値が出力される。受信信号の平均値は、真値／対数値変換回路１１４において対数値に変換され（以下、「平均対数データ」という）、誤差演算回路１１６に入力される。
【０００５】
誤差演算回路１１６では、平均対数データと予め設定された基準データとのずれを演算し、フリップフロップ回路（以下、「Ｆ／Ｆ」という）１１７にラッチされている誤差演算回路１１６の出力、すなわち、前回の利得制御信号を誤差演算回路１１６に帰還入力し、前回の利得制御信号にこのずれ分だけ加減算して利得制御信号として可変利得増幅器１０１に出力する。
【０００６】
次に、上記ＡＧＣ回路の各部の機能について、図１を中心に参照しながらより詳しく説明する。
【０００７】
対数圧縮増幅器１０３は、受信信号を対数データに変換増幅するものであって、対数圧縮増幅器１０３のダイナミックレンジは、ＡＧＣ回路に必要な利得制御範囲値をカバーする。以下、対数圧縮増幅器１０３のダイナミックレンジを４０ｄＢとして説明する。また、対数圧縮増幅器１０３の出力は、Ａ／Ｄコンバータ１０５の入力範囲を超えないようにする。この対数圧縮増幅器１０３の出力特性の一例を図３に示す。同図に示すように、対数圧縮増幅器１０３の入力、すなわち可変利得増幅器１０１の出力が＋２０ｄＢｍから−２０ｄＢｍまで変化すると、対数圧縮増幅器１０３の出力は、０Ｖから４Ｖまで直線的に変化する。
【０００８】
検波器１０４は、対数圧縮増幅器１０３からの対数データを検波し、受信信号の振幅成分を抽出する。図２に示すように、検波器１０４の出力は、パルス状の信号である。
【０００９】
Ａ／Ｄコンバータ１０５は、抽出された対数データの振幅成分をデジタル値（２進数）に変換する。これにより、サンプリングされた受信信号のレベルが対数値として検出される。尚、ここで、Ａ／Ｄコンバータ１０５に必要なビット数は、使用する対数圧縮増幅器１０３の出力電圧の変化において、ＡＧＣ回路に求められる利得制御精度に依存する。例えば、利得制御精度に±１ｄＢ必要な場合には、１ｄＢ入力変化時における対数圧縮増幅器１０３の出力電圧変化量がＡ／Ｄコンバータ１０５で検出することができる値になるように定める。図３に示した例では、Ａ／Ｄコンバータ１０５は、８ビット、入力電圧範囲１０ＶのＡ／Ｄコンバータを使用している。
【００１０】
対数値／真値変換回路１０６は、デジタル値に変換された対数データを真数（２進数）に変換する。これは、受信信号レベルを加算器１０７で加算するために、対数値として検出したデジタル値を真値に変換するものであり、例えば、ＲＯＭ（リードオンリーメモリ）を用いて実現される。ＲＯＭ（１０６Ｒ）の入力アドレスには、Ａ／Ｄコンバータ１０５から変換されたデジタル値が入力され、入力アドレス値に対応して変換された真値が出力される。出力される真値Ｙは、入力アドレス値をＸとすると、
Ｙ＝１０Λ（Ｃ×Ｘ）
で計算される。尚、記号Λは、ベキ乗を示す。また、記号Ｃは、対数圧縮増幅器１０３の非直線性に応じて決められる値であり、ハードウェアに合わせて変更する。
【００１１】
ＲＯＭ（１０６Ｒ）のデータ例を図４に示す。同図に示した例では、Ａ／Ｄコンバータ１０５のアナログ入力電圧が１０Ｖまで対応し、出力は、８ビットであるから、ＲＯＭ（１０６Ｒ）の入力範囲は、“０”から“２５５”までとなる。ＲＯＭ出力値（１０進数）をＹ、ＲＯＭ入力アドレス値（１０進数）をＸとすると、出力される真値は、次の式により表される。
Ｙ＝１０Λ（Ｘ×１０VOLT／256）
【００１２】
尚、入力アドレス“１０２”以上は、対数圧縮増幅器１０３の出力が４Ｖで飽和する前提であるから、ＲＯＭ出力を“９７３２”に固定するものとする。また、入力アドレス“０”、“１０２”は、各々、Ａ／Ｄコンバータ１０５の入力“０”、“４”に対応している。ＲＯＭ出力値“９７３２”を表すために必要なビット数は、最低１４ビットとなる。
【００１３】
加算器１０７は、一例として、２つの入力を持つ全加算器１０８の出力にＦ／Ｆ１０９を設け、全加算器１０８の一方の入力として、対数値／真値変換回路１０６の出力を接続し、他方の入力としてＦ／Ｆ１０９の出力を接続する。加算器１０７における加算回数は、図２に示すように、１つのパルス信号期間内でサンプリングする回数と、観測期間内の受信信号との積で決まり、図示しないレーダ受信機システムコントロール部から、サンプルトリガ信号１１１としてＦ／Ｆ１０９に入力される。さらに、全加算器１０８に必要なビット数は、受信パルス信号の最大レベルを最大回数加算しても全加算器１０８の桁がオーバーフローしないビット数を有する必要がある。
【００１４】
カウンタ１１０は、加算器１０７における加算回数を除算器１１２に与える。除算器１１２は、加算器１０７から出力される受信信号の信号レベルの総加算値を総加算回数で除算し、受信信号の平均値を求める。総加算回数は、Ｆ／Ｆ１０９に入力されるトリガ信号をカウンタ１１０で計数する。尚、総加算回数を２の倍数になるようにすると、１ビットＬＳＢ側に加算器１０７の出力をシフトする操作で、２で除算したことと等価になるので、除算器１１２の構造を簡略化することができる。この場合、除算器１１２は、ｎ：１のデータセレクタを必要個数分並列に接続することで実現することができる。
【００１５】
真値／対数値変換回路１１４は、除算器１１２の出力である受信信号の平均値を、対数値（２進数）、すなわち平均対数データに変換するものであり、例えば、ＲＯＭ（１１４Ｒ）を用いて実現される。ＲＯＭ（１１４Ｒ）の入力アドレスには、真値である受信信号の平均値が入力される。出力される平均対数データＹは、入力アドレス値をＸとすると、       Ｙ＝１０ｌｏｇ（１０）Ｘ
で計算される。
【００１６】
ＲＯＭ（１１４Ｒ）のデータ例を図５に示す。但し、設定される数値は、図３及び図４の例に従うものとする。尚、ＲＯＭ（１１４Ｒ）に入力されるデータは、図４に示される対数値／真値変換回路１０６に使用されるＲＯＭ（１０６Ｒ）から出力されるものとする。データの構造は、ＲＯＭ（１０６Ｒ）の入出力関係を逆にすればよい。例えば、図５のＲＯＭ入力アドレスが、“９７３２”の場合には、平均対数データとして“４０”を出力する。この平均対数データを表すためには、６ビット必要である。
【００１７】
誤差演算回路１１６は、平均対数データと、可変利得増幅器１０１の出力となる基準レベルを示す対数値（以下、「基準データ」という）との誤差量（対数）をＲＯＭ（１１６Ｒ）を用いて演算し、利得制御信号１１５を出力する。ＲＯＭ（１１６Ｒ）の入力アドレスには、平均対数データが入力され、誤差を修正した新しい利得制御信号が出力される。尚、この利得制御信号は、Ｆ／Ｆ１１７でラッチされ、誤差演算回路１１６の入力アドレス側に帰還されている。誤差演算回路１１６の出力（対数）Ｙは、平均対数データをＸ、基準データをαとすると、下記に示す条件で変化する。但し、ｄ＝｜α−Ｘ｜とする。
【００１８】
（１） （α−Ｘ＝０）の場合、
受信レベルは基準データαであり、出力Ｙは設定を変更しない。
（２） （α−Ｘ＞０）の場合、
受信レベルが基準データαより小であり、出力Ｙは、（Ｙ−ｄ）となる。
（３） （α−Ｘ＜０）の場合、
受信レベルが基準データαより大であり、出力Ｙは、（Ｙ＋ｄ）となる。
【００１９】
ＲＯＭ（１１６Ｒ）のデータ例を図６に示す。ＲＯＭ（１１６Ｒ）に入力される平均対数データは、図５から６ビットであり、また、ＲＯＭ（１１６Ｒ）の入力には、ＲＯＭ（１１６Ｒ）出力が帰還接続されているため、入力されるアドレス信号のビット数は、１２ビット必要となる。ここで、基準レベルを対数圧縮増幅器１０３の出力で４Ｖとすれば、図６に示されるデータが出力される。尚、紙面の都合で右側の数値は、省略されているが、右方向に１ずつ０まで数値が減少する。
【００２０】
例を挙げると、ＲＯＭ（１１６Ｒ）の入力アドレスの上位６ビットに平均対数データが入力され、入力アドレスの下位６ビットに帰還接続されるＦ／Ｆ１１７の出力が入力された場合のＲＯＭ（１１６Ｒ）の出力は、平均対数データが“４０”、前回設定された利得制御信号が“４０”の場合には、図６から“４０”となり、可変利得増幅器１０１に対して出力される利得制御信号は、“４０”となる。
【００２１】
Ｆ／Ｆ１１７は、誤差演算回路１１６の出力を保持し、可変利得増幅器１０１に利得制御信号を出力するとともに、誤差演算回路１１６へ帰還入力する。 また、Ｆ／Ｆ１１７に入力されるラッチ信号１１８は、図２に示されるように、加算器１０７での必要な総加算回数が経過した後に入力される。Ｆ／Ｆ１１７に保持された利得制御信号が、可変利得増幅器１０１に対してＡＧＣ制御を行う。
【００２２】
次に、上記ＡＧＣ回路の動作について、図１を中心に参照しながら説明する。図３に示すグラフは、可変利得増幅器１０１の出力値が４０ｄＢの時の対数圧縮増幅器１０３の出力特性を示すものとする。また、設定条件として、可変利得増幅器１０１の入力が＋２０ｄＢｍから−２０ｄＢｍまで変化するものとし、Ａ／Ｄコンバータ１０５の基準電圧が１０Ｖ、出力が８ビットで表されるデジタル値となるものとする。可変利得増幅器１０１の出力を、対数圧縮増幅器１０３の出力が４ＶになるようにＡＧＣ制御を行うものとし、この時、可変利得増幅器１０１の入力が＋２０ｄＢｍ以上では、対数圧縮増幅器１０３の出力が４Ｖ強で飽和するとする。また、可変利得増幅器１０１のＡＧＣ制御に用いる利得制御信号（データ）は、６ビットとする。
【００２３】
ＲＯＭ（１０６Ｒ）に必要な出力ビット数は、最低で１４ビットとなり、ＲＯＭ（１１４Ｒ）の入力アドレスも１４ビット必要である。図４及び図５は、各々ＲＯＭ（１０６Ｒ）、ＲＯＭ（１１４Ｒ）のデータ例を示す。また、図６は、ＲＯＭ（１１６Ｒ）のデータ例である。
【００２４】
以上の設定条件のときの誤差演算回路１１６の動作について説明する。前回設定の利得制御信号が“４０”で、かつ現在の平均対数データが“４０”である場合には、ＲＯＭ（１１６Ｒ）から出力される新規の利得制御信号は、図６から、上位６ビット“４０”と下位６ビット“４０”との交点、すなわち“４０”となる。レーダ受信機システムコントロール部から入力されるラッチ信号は、図２に示されるように、加算器１０７での必要な総加算回数が経過した後に入力される。このラッチ信号により、Ｆ／Ｆ１１７は、ＲＯＭ（１１６Ｒ）の出力（今回は“４０”）を保持し、可変利得増幅器１０１に利得制御信号として出力し、ＡＧＣ動作を行う（ここで、利得制御信号の値は、減衰量として与えられるものとする）。
【００２５】
ここで、観測対象が変化し、平均対数データが“３３”へ変化したとすると、前回設定された利得制御信号は“４０”であるので、図６から上位６ビット“３３”と下位６ビット“４０”との交点である“３３”が新たに選択され、ＲＯＭ（１１６Ｒ）の出力となる。
【００２６】
Ｆ／Ｆ１１７にラッチ信号が入力されると、今回選択された“３３”がＦ／Ｆ１１７にラッチされ、ＲＯＭ（１１６Ｒ）の下位６ビットに帰還入力されると同時に、このデータが利得制御信号となり、可変利得増幅器１０１の利得を変化させる。このとき、可変利得増幅器１０１の減衰量が“４０”から“３３”に減少するので、受信信号のレベルが上がり、次の観測期間の平均対数データは、３３＋（４０−３３）＝４０となる。
【００２７】
この観測期間においては、平均対数データが“４０”へ変化し、前回設定された利得制御信号は“３３”であるため、図６から上位６ビット“４０”と下位６ビット“３３”との交点である“３３”が新たに選択され、これがＲＯＭ（１１６Ｒ）出力となる。Ｆ／Ｆ１１７にラッチ信号が入力されると、今回選択された“３３”がＦ／Ｆ１１７にラッチされ、ＲＯＭ（１１６Ｒ）の下位６ビットに帰還入力されると同時に、このデータが利得制御信号となり、利得制御信号が変化しないため、受信信号のレベルが変化せず、ＡＧＣ制御が安定する。この一連の動作により、誤差演算回路１１６の制御範囲内では、常に可変利得増幅器１０１の出力が一定に保たれる。
【００２８】
しかし、上記特許文献１に記載の例では、ＡＧＣの収束点が対数圧縮増幅器1０３の出力電圧が４ＶになるようにＡＧＣ制御を行う設定としているが、このＡＧＣ回路は正常に動作しない。その理由は、対数値／真値変換回路１０６のＲＯＭ（１０６Ｒ）の入力アドレス１０２〜２５５で出力値が９７３２となるように制限しているため、９７３３以上の値を出力することがなく、真値／対数値変換回路１１４のＲＯＭ（１１４Ｒ）は、対数圧縮増幅器１０３の出力４Ｖを入力アドレス９７３２とし、出力値である平均化受信レベルが４１以上にならない設定となっているため、可変利得増幅器１０１の利得を上げる方向には制御ができるが、下げる方向には制御できない設定となっているためである。さらに、入力レベルが収束レベル（４Ｖ）より高い場合には、誤差信号である対数圧縮増幅器１０３の出力電圧は、４Ｖより高くなる必要があるが、対数圧縮増幅器１０３の出力は、４Ｖ強で飽和してしまうため、出力レベルを下げる方向には制御し難くなっていることも問題である。
【００２９】
また、上記特許文献１に記載のＡＧＣ回路では、対数圧縮増幅器１０３の出力電圧範囲をＡ／Ｄコンバータ１０５の入力電圧範囲より狭く設定し、入力レベルの変化が大きい場合でも一回のＡＧＣ動作で収束させることを目的としているが、可変利得増幅器１０１のダイナミックレンジがさらに広い場合や、Ａ／Ｄコンバータ１０５の入力電圧範囲が狭い場合には、１ｄＢあたりのＡ／Ｄコンバータの分解能が低下するのを避けるため、通常は、一度のＡＧＣ動作での可変利得増幅器１０１の可変量を少なくし、Ａ／Ｄコンバータ１０５の分解能が低下しないように収束サイクル数を数回に増加して使用している。
【００３０】
上記のことを踏まえ、上記特許文献１に記載のＡＧＣ回路と同様の回路構成で各部の設定を見直した従来技術の例について、図１を中心に参照しながら以下に説明する。
【００３１】
可変利得増幅器１０１のダイナミックレンジを２５ｄＢとし、可変利得増幅器１０１の出力−１０ｄＢｍで収束するように設定し、このときの対数圧縮増幅器１０３の出力は、２Ｖとする。Ａ／Ｄコンバータ１０５には、動作電圧範囲が１．５〜２．５Ｖで、動作電圧範囲を超えても桁上がりしないタイプ（２．５Ｖ以上の入力があっても出力は２５５に制限され、反対に１．５Ｖ以下の入力でも出力は０となる）を使用する。また、Ａ／Ｄコンバータ１０５の感度（分解能）を５０ｍＶ／ｄＢとし、１度に変化させることのできる可変利得増幅器１０１の可変量を１０ｄＢとする。
【００３２】
図７は、可変利得増幅器１０１と対数圧縮増幅器１０３の出力、及び対数圧縮増幅器１０３の出力とＡ／Ｄコンバータ１０５の出力の関係を示す。同図に示すように、対数圧縮増幅器１０３の出力は、可変利得増幅器１０１の出力０〜−２０ｄＢｍの間において線形である必要がある。また、Ａ／Ｄコンバータ１０５の動作電圧範囲は、対数圧縮増幅器１０３のダイナミックレンジより狭いため、可変利得増幅器１０１の出力レベルが０ｄＢｍ以上の場合には、Ａ／Ｄコンバータ１０５の出力は２５５となり、逆に−２０ｄＢｍ以下の場合には、Ａ／Ｄコンバータ１０５の出力は０となり、制限される。本ＡＧＣ回路は、収束レベルからのずれ（相対値）を情報としてＡＧＣ動作を行っているので、可変利得増幅器１０１の出力が−２０ｄＢｍの時には、収束レベルからの相対値−１０ｄＢ、また、０ｄＢｍ時には、収束レベルからの相対値は１０ｄＢとなる。
【００３３】
図８及び図９は、対数値／真値変換回路１０６と真値／対数値変換回路１１４の設定を示した図である。Ａ／Ｄコンバータ１０５により量子化されたレベルデータは、対数値／真値変換回路１０６により真値に変換され、積算・平均の処理を経て真値／対数値変換回路１１４に入力され、対数値に変換される。真値／対数値変換ＲＯＭ１１４のデータは、本設定例では、一度に変化させることのできる利得制御信号±１０ｄＢ、収束レベル０を合わせた計２１ステップのデータが必要であるため、０〜２０までの値の最大値２０が出力できればよい。従って、真値／対数値変換ＲＯＭ１１４では、データをＹとすると、
Ｙ＝１０＊ＬＯＧ１０（Ｘ）
となる値にアドレスを定めればよい。また、対数値／真値変換回路１０６は、入力アドレスをＸ、真値／対数値変換ＲＯＭ１１４の最大値Ａとした場合、
Ｙ＝１０Λ（Ａ＊（（Ｘ＋１）／２５６）／１０）＝１０Λ（（Ｘ＋１）×０．００７８１
で与えられる。また、ＲＯＭのデータは整数であるため、求めたＹについて四捨五入する。
【００３４】
図１０は、Ａ／Ｄコンバータ１０５の入力電圧と真値／対数値変換ＲＯＭ１１４の出力の関係を示した図である。例えば、Ａ／Ｄコンバータ１０５の入力電圧に収束レベルである２Ｖが入力され続けた場合には、Ａ／Ｄコンバータ１０５から真数／対数値変換ＲＯＭ１１４までの動作により、収束レベルを意味する値“１０”が出力される。同様に１．５Ｖ以下の電圧が入力され続ければ、真数／対数値変換ＲＯＭ１１４から収束レベルからのずれが−１０ｄＢである“０”、２．５Ｖ以上の電圧が入力され続ければ収束レベルからのずれが１０ｄＢである“２０”が出力され、誤差演算回路１１６に出力される。
【００３５】
また、図７に示すようにＡ／Ｄコンバータ１０５の出力の中心値１２７を収束レベルとなるようにし、１ｄＢあたりの分解能を５０ｍＶ／ｄＢとしているので、真値／対数値変換ＲＯＭ１１４の出力が、“０“、“２０“のときのみ、Ａ／Ｄコンバータ１０５の入力電圧の範囲は２５ｍＶとなる（Ａ／Ｄコンバータ１０５の入力電圧の範囲は他の値の半分となるが、１．５Ｖ以下、２．５Ｖ以上では、Ａ／Ｄコンバータ１０５の出力に制限がかかるため、実質的に問題はない）。
【００３６】
図１１は、誤差演算回路１１６のＲＯＭ（１１６Ｒ）の内容を示した図である。同図の縦の列は、誤差演算回路１１６の後段にあるＦ／Ｆ１１７により保持されていた現在の利得制御信号を示し、誤差演算ＲＯＭ１１６の入力アドレスの下位５ビットに入力される。一方、横の列は、真値／対数値変換ＲＯＭ１１４の出力を示し、誤差演算ＲＯＭ１１６の入力アドレスの上位５ビットに入力される。入力された真値／対数値変換ＲＯＭ１１４の出力は、本ＡＧＣ回路において収束レベルからのずれを表すデータとしての役割があり、真値／対数値変換ＲＯＭ１１４の出力値の右横に示したレベル差データとして考え、実際のＲＯＭには入力しない。
【００３７】
上記構成を有するＡＧＣ回路の動作について説明する。尚、現在の利得制御信号が１７ｄＢであった場合について説明する。出力信号レベルが−２０ｄＢｍで、検波電圧が１．５Ｖの時、Ａ／Ｄコンバータ１０５により量子化されたデータは、積算・平均の過程を経て、図１０により、真値／対数値変換ＲＯＭ１１４の出力で“０”に変換される。変換されたデータは、図１１の誤差演算ＲＯＭ（１１６Ｒ）の上位５ビット（行）の“０”と現在の利得制御信号１７ｄＢとの交点に与えられた“７”が次の利得制御信号としてＦ／Ｆ１１７に出力され、出力レベルは収束レベルである−１０ｄＢｍになり、１回目のＡＧＣ動作が完了する。入力レベルが変化しない場合には、２回目のＡＧＣ動作では、−１０ｄＢｍの検波電圧値２Ｖは、１回目と同様の処理を経て真値／対数値変換ＲＯＭ１１４の出力“１０”に変換され、図１１より誤差演算ＲＯＭ（１１６Ｒ）の上位５ビット（行）の“１０”と現在の利得制御信号の“７”との交点にある“７”が出力され、入力レベルが変化するまで保持することでＡＧＣ動作を行っている。
【００３８】
【特許文献１】特開平１１−９４９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３９】
しかし、上記特許文献１に記載のＡＧＣ回路を基にした従来のＡＧＣ回路においては、第１の問題点として、可変利得増幅器１０１の１回あたりの可変量は、正負に１０ｄＢのため、可変利得増幅器１０１のダイナミックレンジは、２５ｄＢフルに可変する必要がある入力レベルの変化があった場合には、収束するまで最低でも３回のＡＧＣ動作が必要となり、収束速度が遅いという問題点があった。
【００４０】
また、第２の問題点として、上記問題点を回避するため、可変利得増幅器１０１の可変量を増加させた場合には、１ｄＢあたりの分解能が低下し、可変利得増幅器１０１〜検波器１０４で生ずるハードウェアの温度変動による収束レベルの誤りや、Ａ／Ｄコンバータ１０５のリファレンス電圧の初期設定誤差、検波器１０４への入力レベル変化時の感度の変化から設定精度が低下するという問題点があった。
【００４１】
そこで、本発明は、上記ＡＧＣ回路における問題点に鑑みてなされたものであって、ＡＧＣの収束サイクル数を低減して収束速度を速めるとともに、１ｄＢあたりのＡＤ分解能を向上させ、ハードウェアによって生ずる誤差を低減することのできるＡＧＣ回路を提供することを目的とする。
【課題を解決するための手段】
【００４２】
上記目的を達成するため、本発明は、受信信号のレベルを利得制御信号によって制御するＡＧＣ回路であって、前記受信信号を対数圧縮して得た対数データをデジタルデータに変換するＡ／Ｄコンバータと、該Ａ／Ｄコンバータによってデジタル変換された対数データと所定の基準データとの誤差成分を打ち消すための前記利得制御信号を生成する利得制御信号生成手段とを備え、前記Ａ／Ｄコンバータのダイナミックレンジを、該ＡＧＣ回路の利得制御範囲より狭く設定し、前記Ａ／Ｄコンバータのダイナミックレンジを超えるレベルの入力があった場合には、次の自動利得制御サイクルにおいて、強制的に前記Ａ／Ｄコンバータのダイナミックレンジに入るように制御することを特徴とする。
【００４３】
そして、本発明によれば、Ａ／ＤコンバータのダイナミックレンジをＡＧＣ回路の利得制御範囲より狭く設定したため、１ｄＢあたりのＡＤ分解能を向上させることができ、ハードウェアによって生ずる誤差を低減することで設定精度が向上する。また、Ａ／Ｄコンバータのダイナミックレンジを超えるレベルの入力があった場合には、次の自動利得制御サイクルにおいて、強制的に前記Ａ／Ｄコンバータのダイナミックレンジに入るように制御するため、自動利得制御の収束サイクル数を最大で２回に低減して収束速度を速めることができる。
【００４４】
前記ＡＧＣ回路において、前記Ａ／Ｄコンバータは、所定の期間内の対数データをサンプリングしてデジタルデータに変換し、該Ａ／Ｄコンバータによってデジタル変換された対数データをサンプリング回数に基づいて平均化し、前記利得制御信号生成手段は、前記平均化された対数データと前記所定の基準データとの誤差成分を打ち消すための前記利得制御信号を生成するようにすることができる。
【００４５】
また、前記利得制御信号生成手段は、現在の受信信号の信号レベルに対する前回の利得制御信号との関係値を記録したＲＯＭを備え、前記Ａ／Ｄコンバータのダイナミックレンジを超えるレベルの入力があった場合には、次の自動利得制御サイクルにおいて、強制的に前記Ａ／Ｄコンバータのダイナミックレンジに入るように制御するテーブルを備えるよ
うに構成することができる。
【００４６】
さらに、前記Ａ／Ｄコンバータのダイナミックレンジを該ＡＧＣ回路の利得制御範囲の略々１／３に設定することができる。
【発明の効果】
【００４７】
以上説明したように、本発明によれば、自動利得制御の収束サイクル数を低減して収束速度を高め、かつ、１ｄＢあたりのＡＤ分解能を向上させ、ハードウェアによって生ずる誤差を低減することが可能なＡＧＣ回路を提供することができる。
【発明を実施するための最良の形態】
【００４８】
次に、本発明の実施の形態について図面を参照して詳細に説明する。尚、本発明においても、図１に示した特許文献１に記載のＡＧＣ回路と同様の回路構成を採用する。
【００４９】
まず、本発明にかかるＡＧＣ回路における各部の設定について説明する。Ａ／Ｄコンバータ１０５のダイナミックレンジ（１ｄＢステップでの可変範囲）とダイナミックレンジを超える入力があった場合にＲＯＭ（１１６Ｒ）に入力する誤差信号を与える計算式を以下に示す。
【００５０】
図１に示した可変利得増幅器１０１の最大可変範囲をＸ、Ａ／Ｄコンバータ１０５のダイナミックレンジ（１ｄＢステップでの可変範囲）をＡ1、Ａ／Ｄコンバータ１０５のダイナミックレンジを越えた場合に、演算ＲＯＭ（１１６Ｒ）に与えるレベル差データをＡ0とすると、
Ａ0＝２Ｘ／３、  Ａ1＝Ｘ／３
尚、Ａ1、Ａ0が割り切れない場合には、各々四捨五入する。
【００５１】
次に、上記計算式により求めたＡ0、Ａ1を用いた各部の設定について説明する。
【００５２】
図１２は、可変利得増幅器１０１の出力と対数圧縮増幅器１０３の出力、及び対数圧縮増幅器１０３の出力とＡ／Ｄコンバータ１０５の出力の関係を示した図である。同図において、可変利得増幅器１０１及び対数圧縮増幅器１０３の出力は、収束レベル−Ａ1−１ｄＢ〜Ａ1＋１ｄＢのレベル範囲で線形に動作する必要があり、対数圧縮増幅器１０３は、最低でもＡ／Ｄコンバータ１０５の動作電圧範囲の電圧を出力する必要がある。また、Ａ／Ｄコンバータ１０５は、動作電圧範囲を超える入力があった場合でも桁上がりしないものを使用する。
【００５３】
図１３は、Ａ／Ｄコンバータ１０５の出力〜誤差演算回路１１６のデータについて、従来のＡＧＣ回路と本発明にかかるＡＧＣ回路とを比較した図である。同図において、対数値／真値変換回路１０６と、真値／対数値変換回路１１４の計算方法は、従来技術を見直した場合と同様であるが、真値／対数値変換回路１１４のデータの取り方が異なる。すなわち、従来技術では、収束レベル＋正負の可変範囲のステップ数分だけ真値／対数値変換回路１１４のデータが必要であったが、本発明では、１ｄＢステップでの可変範囲−Ａ1〜＋Ａ1（収束レベルである“0”を含む）とダイナミックレンジを超えている場合の信号＋Ａ1、＋Ａ1を足した計±Ａ1＋３ステップ分のデータが必要となる。
【００５４】
真値／対数値変換回路１１４の出力データは、レベル差データ（実際のＲＯＭには入力しない）として扱われ、現在の利得制御信号とともに誤差演算回路１１６のアドレスとして入力され、誤差演算回路１１６のデータとして、次に設定すべき利得制御信号の設定値を出力する。例えば、レベル差データが“０”の時には、現在の利得制御信号の設定値と同じ値が次に設定すべき利得制御信号として、また、レベル差データが“−１０”の場合には、現在の利得制御信号から１０ｄＢ引いた値を出力するように、すべてのレベル差データについて値が与えられる。
【００５５】
従来技術では、真値／対数値変換回路１１４の出力データの最小値から最大値まで、収束レベルを中心に１ｄＢステップで変化させることのできるレベル差データとして扱い、誤差演算回路１１６のデータを出力していた。本発明における真値／対数値変換回路１１４の出力データは、最小値の場合“−Ａ0”、最大値の場合に“＋Ａ0”のレベル差データとして扱い、現在の設定値−（−Ａ0）、現在の設定値−（＋Ａ0）となるように、残りを収束レベルを中心として１ｄＢステップで変化させることのできるレベル差データとして扱い、誤差演算回路１１６のデータを出力している。
【００５６】
次に、本発明にかかるＡＧＣ回路の特徴となる動作について図面を参照しながら詳細に説明する。
【００５７】
図１４に従来技術における動作と本発明における動作の概念を示す。同図において、各サイクルの図は、可変利得増幅器１０１の出力レベルと収束レベルとの差を表し、±Ｘは、可変利得増幅器１０１の最大可変範囲を示す（本ＡＧＣ回路における実際の可変利得増幅器１０１の利得制御は０〜Ｘの正方向のみであるが、この図においては、現在の利得制御信号が加味されていないため、正負の両方向となる）。
【００５８】
従来技術における−側可変範囲、＋側可変範囲、及び本発明における−Ａ1、＋Ａ1は、本ＡＧＣ回路が１ｄＢステップで変化させることのできる範囲を示し、可変利得増幅器１０１の出力レベルがこの範囲内であれば、誤差演算回路１１６のＲＯＭのテーブルにより、一回のＡＧＣ動作で収束レベルに到達することが可能である。
【００５９】
従来技術では、−側可変範囲、＋側可変範囲を超えるレベル差がある場合には、初回のＡＧＣ動作で一度に変化させることのできる利得制御信号の最大値分だけ変化させることができる。２回目のＡＧＣサイクルでは、１回目のＡＧＣサイクルにより変化させた分だけレベル差は縮まっているので、１回目の可変範囲の最大値は０とみなすことができ、２回目、３回目と収束サイクルを重ねることで収束レベルに到達することが可能である。
【００６０】
本発明におけるＡＧＣサイクルの場合には、−Ａ1、＋Ａ1を超えるレベル差がある場合には、すべて＋Ａ０、−Ａ０として検出する。±Ａ1は±Ｘ／３、±Ａ0は±２Ｘ／３となるように値を定めているため、１回目のＡＧＣサイクルで＋Ａ1〜＋Ａ0の範囲にあるレベル差の場合には、２回目のＡＧＣサイクルでは、−Ａ1〜0の範囲、また、１回目のＡＧＣサイクルで＋Ａ0〜Xの範囲にあるレベル差の場合には、２回目のＡＧＣサイクルでは、０〜＋Ａ1の範囲に入るため、最大２回で収束させることが可能となる。
【００６１】
尚、上記実施の形態においては、図１に示すように、対数値／真値変換回路１０６と、真値／対数値変換回路１１４と、積算・平均回路７とを用いた場合について説明したが、これらを用いず、Ａ／Ｄコンバータ１０５の出力を直接誤差演算回路１１６に入力し、Ａ／Ｄコンバータ１０５のサンプリングのタイミングで利得制御信号の切り替えを行うこともできる。
【００６２】
また、可変利得増幅器１０１は、アナログ式の可変利得増幅器または減衰器であってもよく、任意の可変幅で制御することができる。また、１ｄＢステップではなく、０．５ｄＢや２ｄＢといった任意の設定ステップで制御することもできる。
【実施例】
【００６３】
次に、本発明の実施例について図面を参照しながら詳細に説明する。尚、本実施例においても、図１に示した特許文献１に記載のＡＧＣ回路と同様の回路構成を採用し、各部を以下のように設定する。
【００６４】
従来技術を見直した場合と同様に、可変利得増幅器１０１のダイナミックレンジを２５ｄＢ、可変利得増幅器１０１の出力信号レベル−１０ｄＢｍで収束するとし、収束レベルにおける対数圧縮増幅器１０３の出力は、２Ｖとする。Ａ／Ｄコンバータ１０５には、動作電圧範囲１．５〜２．５Ｖで出力ビット数８ビット、動作電圧範囲を超えても桁上がりしないタイプ（２．５Ｖ以上の入力があっても、出力は２５５に制限され、反対に１．５Ｖ以下の入力でも、出力は０となる）を使用する。
【００６５】
上記発明の実施の形態に示した計算式により、可変利得増幅器１０１の最大可変範囲Ｘ＝２５ｄＢであるため、Ａ／Ｄコンバータ１０５のダイナミックレンジ（１ｄＢステップでの可変範囲）Ａ0は、８ｄＢ、ダイナミックレンジを超過した場合のレベル差データＡ1は、１７ｄＢとなる。また、ＡＧＣ動作に必要な１ｄＢ変化させるためのステップ数は、−Ａ1〜＋Ａ1、±Ａ0であるため、計１９ステップが必要である。
【００６６】
図１５は、可変利得増幅器１０１の出力と対数圧縮増幅器１０３の出力、及び対数圧縮増幅器１０３の出力とＡ／Ｄコンバータ１０５の出力の関係を示した図である。同図において、可変利得増幅器１０１及び対数圧縮増幅器１０３の出力は、０ｄＢｍ程度まで線形に動作しているものを使用している。Ａ／Ｄコンバータ１０５の出力は、出力値１２７を収束レベルの中心として、正負に各々１〜Ａ1、Ａ0分のレベルを表現できる必要がある。従って、Ａ／Ｄコンバータ１０５の１ｄＢあたりの分解能は、入力電圧範囲１Ｖを１８で分割する（ＡＧＣ動作に必要なステップ数は１９ステップであるが、Ａ／Ｄコンバータ１０５の出力値１２７を収束レベルの中心としているため、両端のステップは半分となり、１８となる）ので、５５．５ｍＶ／ｄＢとなる。
【００６７】
図１６は、Ａ／Ｄコンバータ１０５の出力電圧と、真値／対数値変換ＲＯＭ１１４の出力の関係を示した図である。Ａ／Ｄコンバータ１０５の入力レベル２Ｖを収束レベルの中心とし、５５．５ｍＶ／ｄＢで変化するので、Ａ／Ｄコンバータ１０５の入力電圧〜真値／対数値変換ＲＯＭ１１４の関係は、図１６に示すようになる。図１５及び図１６より、可変利得増幅器１０１の出力−１ｄＢｍ以上、−１９ｄＢｍ以下は、収束レベルに対する相対値は、各々＋９ｄＢ以上、−９ｄＢ以下となるが、本発明におけるＡＧＣ回路では、これらの値をすべて＋Ａ0（＝＋１７ｄＢ）、−Ａ0（＝−１７ｄＢ）を意味するレベル差データとして考える。
【００６８】
図１７及び図１８は、対数値／真値変換回路１０６と真値／対数値変換回路１１４のＲＯＭデータの設定値を示した図である。真値／対数値変換回路１１４の出力は、計１９ステップのデータが必要であり、０〜１８までの値の最大値１８であるため、図１７に示すように、対数値／真値変換回路１０６のデータは、
Ｙ＝１０Λ（１８＊（（Ｘ＋１）／２５６）／１０）＝１０Λ（（Ｘ＋１）×０．００７０３）
となるように設定する。ここで、アドレスはＸ、データはＹであり、ＲＯＭのデータは整数であるため、求めたＹについて四捨五入する。真値／対数値変換回路１１４の内容は、真値／対数値変換回路１１４の出力し得る真値を対数に変換した値をデータとするので、図１８に示すようになる。
【００６９】
図１９は、誤差演算回路１１６のＲＯＭ（１１６Ｒ）の内容を示した図である。同図の真値／対数値変換回路１１４の出力値１〜１７は、誤差データ−Ａ1〜＋Ａ1（＝−８〜＋８）を表す範囲であり、従来技術と同様に、１ｄＢステップで変化させることのできるＲＯＭデータを配置する。真値／対数値変換回路１１４の出力値０、１８については、−Ａ0、＋Ａ0（−１７、＋１７）のレベル差があった場合に出力する利得制御信号がデータとなるように設定する。例えば、現在の利得制御信号が３ｄＢで、真値／対数値変換回路１１４の出力が１８であったとすると、レベル差は＋１７ｄＢであると認識し、１７ｄＢ分利得を下げた“２０”を出力するようデータを設定する。
【００７０】
次に、上記構成を有するＡＧＣ回路の動作について説明する。尚、以下の説明においては、現在の利得制御信号が１７ｄＢであった場合について説明する。
【００７１】
可変利得増幅器１０１の出力信号レベルが１ｄＢステップで変化させることのできる範囲内（−Ａ1〜＋Ａ1）、例えば、可変利得増幅器１０１の出力信号レベルが−１８ｄＢｍの場合には、図１５において、対数圧縮増幅器１０３の出力電圧は、１．５５５Ｖとなり、Ａ／Ｄコンバータ１０５により量子化されて出力値“１２”となる。図１６より、Ａ／Ｄコンバータ１０５の出力値“１２”は、積算・平均の過程を経て真値／対数値変換ＲＯＭ１１４出力で−Ａ1（＝−8ｄＢ）を意味する“１”に変換される。
【００７２】
変換されたデータは、図１９の誤差演算ＲＯＭ（１１４Ｒ）の上位５ビット（行）の“１”に入力され、現在の利得制御信号（列）１７ｄＢとの交点で示される“９”が選択され、次の利得制御信号としてＦ／Ｆ１１７に出力される。その結果、出力レベルは、１７−９＝８ｄＢ利得が上がり、収束レベルである−１０ｄＢｍになり、１回目のＡＧＣ動作が完了する。
【００７３】
次に、可変利得増幅器１０１の出力信号レベルが１ｄＢステップで変化させることのできる範囲外（−Ａ1〜＋Ａ1より大きい）の場合、例えば、可変利得増幅器１０１の出力信号レベルが−２５ｄＢｍの場合について説明する。
【００７４】
図１５において、対数圧縮増幅器１０３の出力電圧は、−１９ｄＢｍ以下であるため、１．５Ｖ以下の電圧が出力される。Ａ／Ｄコンバータ１０５では、１．５Ｖ以下の入力信号であるため、量子値は、最小値の“０”で制限されて出力される。図１６より、Ａ／Ｄコンバータ１０５の出力値“０”は、積算・平均の過程を経て真値／対数値変換ＲＯＭ１１４の出力で−Ａ0を意味する“０”に変換される。
【００７５】
変換されたデータは、図１９の誤差演算ＲＯＭ（１１４Ｒ）の上位５ビット（行）の“０”と、現在の利得制御信号（列）１７ｄＢとの交点に与えられた“０”が選択され、次の利得制御信号としてＦ／Ｆ１１７に出力される。その結果、１回目のＡＧＣ動作では、出力レベルは１７−０＝１７ｄＢ利得が上がり、可変利得増幅器１０１の出力レベルは、−２５−（−１７）＝−８ｄＢｍが出力される。２回目のＡＧＣ動作では、利得制御信号0ｄＢで−８ｄＢｍの出力となっているため、目標収束レベルより２ｄＢ高いので、１回目と同様の動作を経て、利得制御信号は０ｄＢ→２ｄＢとなり、収束レベルである−１０ｄＢｍに到達する。
【００７６】
以上説明したように、本実施例によれば、Ａ／Ｄコンバータ１０５のダイナミックレンジをＡＧＣ回路の全可変領域の略々１／３と狭く設定したため、１ｄＢあたりのＡＤ分解能を向上させることができ、ハードウェアによって生ずる誤差を低減し、設定精度が向上する。
【００７７】
また、Ａ／Ｄコンバータ１０５にダイナミックレンジを越えるレベルの入力があった場合には、それを検出して特定の出力を出す機能を持たせ、演算ＲＯＭ（１１６Ｒ）では、Ａ／Ｄコンバータ１０５の検出した特定の出力があった場合には、次のＡＧＣサイクルで強制的にＡ／Ｄコンバータ１０５のダイナミックレンジ内に入るレベルに変換するテーブルを追加したため、最大２回で収束させることが可能となり、ＡＧＣの収束サイクル数を低減して収束速度を速めることができる。
【００７８】
上記２つの効果は相反する性質があり、一般に、Ａ／Ｄコンバータ１０５の分解能を良くしてハードウエアによって生ずる誤差を少なくしようとすると、収束回数が増え、収束するまで長時間を要する。逆に、収束回数を少なくし、収束するまで時間を短くすると、Ａ／Ｄコンバータ１０５の分解能が低下する。本発明では、収束回数３回でＡ／Ｄコンバータの分解能５０ｍＶ／ｄＢの従来技術を元に、収束回数を２回でＡ／Ｄコンバータの分解能を５５ｍＶ／ｄＢとすることができ、上記２つの効果を同時に得ることができた。
【００７９】
図２０は、収束サイクルを２回に固定して、従来技術と本発明におけるＡ／Ｄコンバータ１０５の分解能を比較したものである。同図より、可変利得増幅器１０１のダイナミックレンジが増加する程、本発明における効果が顕著となり、最大約５０％程度Ａ／Ｄコンバータ１０５の分解能を改善することが可能である。一方、図２１は、従来技術を本発明におけるＡ／Ｄコンバータ１０５の分解能に設定した場合に、収束サイクル数が何回になるかを求めたものである。同図より、可変利得増幅器１０１のダイナミックレンジが６ｄＢ以上の場合には、必ず３回の収束サイクルが必要となるため、本発明は、従来技術と比較して収束速度が３３％改善されていることが分かる。
【図面の簡単な説明】
【００８０】
【図１】従来及び本発明にかかるＡＧＣ回路のブロック図である。
【図２】従来のＡＧＣ回路の動作について説明するためのタイミング図である。
【図３】従来のＡＧＣ回路の可変利得増幅器の出力値が４０ｄＢの時の対数圧縮増幅器の特性を示す図である。
【図４】従来のＡＧＣ回路の対数値／真値変換回路に用いられるＲＯＭのデータ例を示す図である。
【図５】従来のＡＧＣ回路の真値／対数値変換回路に用いられるＲＯＭのデータ例を示す図である。
【図６】従来のＡＧＣ回路の誤差演算回路に用いられるＲＯＭのデータ例を示す図である。
【図７】従来のＡＧＣ回路にて各部の設定を見直した場合の可変利得増幅器と対数圧縮増幅器の出力、及び対数圧縮増幅器の出力とＡ／Ｄコンバータの出力の関係を示した図である。
【図８】従来のＡＧＣ回路にて各部の設定を見直した場合の対数値／真値変換回路に用いられるＲＯＭのデータ例を示す図である。
【図９】従来のＡＧＣ回路にて各部の設定を見直した場合の真値／対数値変換回路に用いられるＲＯＭのデータ例を示す図である。
【図１０】従来のＡＧＣ回路にて各部の設定を見直した場合のＡ／Ｄコンバータの入力電圧と真値／対数値変換ＲＯＭの出力の関係を示した図である。
【図１１】従来のＡＧＣ回路にて各部の設定を見直した場合の誤差演算回路に用いられるＲＯＭのデータ例を示す図である。
【図１２】本発明における可変利得増幅器の出力と対数圧縮増幅器の出力、及び対数圧縮増幅器の出力とＡ／Ｄコンバータの出力の関係を示した図である。
【図１３】Ａ／Ｄコンバータの出力〜誤差演算回路のデータについて、従来のＡＧＣ回路と本発明にかかるＡＧＣ回路を比較した図である。
【図１４】従来及び本発明にかかるＡＧＣ回路の動作の概念図である。
【図１５】本発明の実施例におけるＡＧＣ回路にて各部の設定を見直した場合の可変利得増幅器と対数圧縮増幅器の出力、及び対数圧縮増幅器の出力とＡ／Ｄコンバータの出力の関係を示した図である。
【図１６】本発明の実施例におけるＡＧＣ回路にて各部の設定を見直した場合のＡ／Ｄコンバータの出力値と真値／対数値変換ＲＯＭの出力の関係を示した図である。
【図１７】本発明の実施例における対数値／真値変換回路に用いられるＲＯＭのデータ例を示す図である。
【図１８】本発明の実施例における真値／対数値変換回路に用いられるＲＯＭのデータ例を示す図である。
【図１９】本発明の実施例における誤差演算回路に用いられるＲＯＭのデータ例を示す図である。
【図２０】収束回数を２回に固定した場合の従来のＡＧＣ回路と本発明にかかるＡＧＣ回路のＡ／Ｄ分解能を比較したグラフである。
【図２１】従来のＡＧＣ回路のＡ／Ｄ分解能を本発明におけるＡ／Ｄ分解能に合わせた場合の従来技術の収束回数を示すグラフである。
【符号の説明】
【００８１】
１０    信号出力部
１０１  可変利得増幅器
１０２  カプラ
１０３  対数圧縮増幅器
１０４  検波器
１０５  Ａ／Ｄコンバータ
１０６  対数値／真値変換回路
１０７  加算器
１０８  全加算器
１０９  フリップフロップ回路（Ｆ／Ｆ）
１１０  カウンタ
１１２  除算器
１１４  真値／対数値変換回路
１１６  誤差演算回路
１１７  フリップフロップ回路（Ｆ／Ｆ）
【図１】
2005214849.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２０】
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【図２１】
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【図１１】
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【図１９】
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