(57)【要約】【課題】  入力画像信号をインターレース画像信号に変換すること無く、直接プログレッシブ画像信号に変換可能な画像信号変換回路、半導体集積回路及び画像信号変換方法を提供する。  【解決手段】  入力画像信号ＶＳを複号し、フレーム信号ＦＳ及びフレーム信号ＦＳのフレームレート情報ＦＲを生成する圧縮画像復号器１１、フレームレート情報ＦＲ及び外部からのフレームレート制御信号ＲＣＳに応じて切り換え信号ＳＳ及びメモリ制御信号ＭＣＳを生成する制御回路２０ａ、メモリ制御信号ＭＣＳに基づいて記憶信号ＲＳを生成し、切り換え信号ＳＳに応じてフレーム信号ＦＳ及び記憶信号ＲＳのいずれかを選択してプログレッシブ画像信号ＰＳを生成するフレームレート変換回路１０ａを備える。【選択図】    図１
2005150912.tif 000002
【特許請求の範囲】
【請求項１】
入力画像信号を複号し、フレーム信号及び前記フレーム信号のフレームレート情報を生成する圧縮画像復号器と、
前記フレームレート情報及び外部からのフレームレート制御信号に応じて切り換え信号及びメモリ制御信号を生成する制御回路と、
前記メモリ制御信号に基づいて記憶信号を生成し、前記切り換え信号に応じて前記フレーム信号及び前記記憶信号のいずれかを選択してプログレッシブ画像信号を生成するフレームレート変換回路
とを備えることを特徴とする画像信号変換回路。
【請求項２】
前記フレームレート変換回路は、
前記切り換え信号に応じて前記フレーム信号及び前記記憶信号のいずれかを選択するセレクタと、
前記メモリ制御信号に基づき、前記フレーム信号を記憶して前記記憶信号を生成し、前記記憶信号を前記セレクタに供給するフレームメモリ
とを備えることを特徴とする請求項１に記載の画像信号変換回路。  
【請求項３】
前記制御回路は、
前記フレームレート情報及び前記フレームレート制御信号に基づいて前記記憶信号の出力回数を算出する出力回数算出回路と、
前記出力回数に応じて前記メモリ制御信号を生成し、前記フレームメモリの書き込み及び読み出しを制御するメモリ制御回路と、
前記メモリ制御信号に応じて前記切り換え信号を生成する切り換え信号生成回路
とを備えることを特徴とする請求項２に記載の画像信号変換回路。  
【請求項４】
半導体チップ上に集積化され、入力画像信号を複号し、フレーム信号及び前記フレーム信号のフレームレート情報を生成する圧縮画像復号器と、
前記半導体チップ上に集積化され、前記フレームレート情報及び外部からのフレームレート制御信号に応じて切り換え信号及びメモリ制御信号を生成する制御回路と、
前記半導体チップ上に集積化され、前記メモリ制御信号に基づいて記憶信号を生成し、前記切り換え信号に応じて前記フレーム信号及び前記記憶信号のいずれかを選択してプログレッシブ画像信号を生成するフレームレート変換回路
とを備えることを特徴とする半導体集積回路。
【請求項５】
入力画像信号を複号し、
フレーム信号及び前記フレーム信号のフレームレート情報を生成し、
前記フレームレート情報及び外部からのフレームレート制御信号に応じて切り換え信号及びメモリ制御信号を生成し、
前記メモリ制御信号に基づいて記憶信号を生成し、
前記切り換え信号に応じて前記フレーム信号及び前記記憶信号のいずれかを選択してプログレッシブ画像信号を生成する
ことを含むことを特徴とする画像信号変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像処理技術に関し、特に、入力画像信号をプログレッシブ画像信号に変換する画像信号変換回路、半導体集積回路及び画像信号変換方法に関する。
【背景技術】
【０００２】
テレビジョン受像機等の表示装置における走査方式としてインターレース方式及びプログレッシブ方式がある。インターレース方式においては、２枚のフィールドを飛び越し走査により表示装置上に表示することにより、１枚の画像が構成される。テレビジョン受像機に供給する画像信号は、日本及び米国等の標準規格である米国テレビジョンシステム委員会（ＮＴＳＣ）方式によれば、６０［フィールド／秒］と定められている。２枚のフィールドにより構成される１枚の画像をフレームという。これに対して、飛び越し走査に代えて順次走査により１枚の画像を構成する方式をプログレッシブ方式という。
【０００３】
例えば映画から得られる画像信号のフレームレートは２４［フレーム／秒］である。ＮＴＳＣ方式のテレビジョン受像機に対応させるために、画像信号の奇数番目のフレームを２フィールドに、偶数番目のフレームを３フィールドにそれぞれ変換する「２−３プルダウン」が用いられる。この結果２［フレーム／秒］が５［フィールド／秒］に変換され、２４［フレーム／秒］は６０［フィールド／秒］に変換される。２−３プルダウンにより得られるインターレース画像信号をプログレッシブ画像信号に変換する場合、通常インターレース画像信号を線形補間してプログレッシブ画像信号が生成される（例えば、特許文献１参照。）。
【特許文献１】特開２０００−４１２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、線形補間を行う場合、表示画像に画質劣化が生じる。更に、インターレース画像信号をプログレッシブ画像信号に変換する際に使用されるフレームメモリの回路規模に起因して画像信号変換回路全体の回路規模が増大する。
【０００５】
上記問題点を鑑み、本発明は、入力画像信号をインターレース画像信号に変換すること無く、直接プログレッシブ画像信号に変換可能な画像信号変換回路、半導体集積回路及び画像信号変換方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の第１の特徴は、（イ）入力画像信号を複号し、フレーム信号及びフレーム信号のフレームレート情報を生成する圧縮画像復号器；（ロ）フレームレート情報及び外部からのフレームレート制御信号に応じて切り換え信号及びメモリ制御信号を生成する制御回路；（ハ）メモリ制御信号に基づいて記憶信号を生成し、切り換え信号に応じてフレーム信号及び記憶信号のいずれかを選択してプログレッシブ画像信号を生成するフレームレート変換回路を備える画像信号変換回路であることを要旨とする。
【０００７】
本発明の第２の特徴は、（イ）半導体チップ上に集積化され、入力画像信号を複号し、フレーム信号及びフレーム信号のフレームレート情報を生成する圧縮画像復号器；（ロ）半導体チップ上に集積化され、フレームレート情報及び外部からのフレームレート制御信号に応じて切り換え信号及びメモリ制御信号を生成する制御回路；（ハ）半導体チップ上に集積化され、メモリ制御信号に基づいて記憶信号を生成し、切り換え信号に応じてフレーム信号及び記憶信号のいずれかを選択してプログレッシブ画像信号を生成するフレームレート変換回路を備える半導体集積回路であることを要旨とする。  
本発明の第３の特徴は、（イ）入力画像信号を複号し；（ロ）フレーム信号及びフレーム信号のフレームレート情報を生成し；（ハ）フレームレート情報及び外部からのフレームレート制御信号に応じて切り換え信号及びメモリ制御信号を生成し；（ニ）メモリ制御信号に基づいて記憶信号を生成し；（ホ）切り換え信号に応じてフレーム信号及び記憶信号のいずれかを選択してプログレッシブ画像信号を生成することを含む画像信号変換方法であることを要旨とする。  
【発明の効果】
【０００８】
本発明によれば、入力画像信号をインターレース画像信号に変換すること無く、直接プログレッシブ画像信号に変換可能な画像信号変換回路、半導体集積回路及び画像信号変換方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。この第１及び第２の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１０】
（第１の実施の形態）
本発明の第１の実施の形態に係る表示システムは、図１に示すように、画像信号発生部８ａに接続された画像信号変換回路１ａ及び入力装置９、画像信号変換回路１ａに接続されたビデオエンコーダ６、及びビデオエンコーダ６に接続された表示装置７を備える。画像信号発生部８ａは画像信号変換回路１ａに入力画像信号ＶＳを供給する。これに対して画像信号変換回路１ａは、入力画像信号ＶＳからフレーム信号ＦＳ及びフレーム信号ＦＳのフレームレート情報ＦＲを生成する。更に画像信号変換回路１ａはフレームレート情報ＦＲ及び外部からのフレームレート制御信号ＲＣＳに応じてフレーム信号ＦＳからプログレッシブ画像信号ＰＳを生成する。ビデオエンコーダ６は、ディジタル信号であるプログレッシブ画像信号ＰＳをアナログ信号に変換して表示装置７に伝達する。入力装置９はフレームレート制御信号ＲＣＳを画像信号変換回路１ａに供給する。
【００１１】
更に、画像信号変換回路１ａは、画像信号入力端子２ａ、フレームレート端子２ｅ、変換画像出力端子２ｂ、画像信号入力端子２ａに接続された圧縮画像復号器１１、圧縮画像復号器１１及びフレームレート端子２ｅに接続された制御回路２０ａ、圧縮画像復号器１１及び制御回路２０ａに入力が接続され、変換画像出力端子２ｂに出力が接続されたフレームレート変換回路１０ａを備える。圧縮画像復号器１１は、入力画像信号ＶＳを複号し、フレーム信号ＦＳ及びフレーム信号ＦＳのフレームレート情報ＦＲを生成する。制御回路２０ａは、フレームレート情報ＦＲ及び外部からのフレームレート制御信号ＲＣＳに応じて切り換え信号ＳＳ及びメモリ制御信号ＭＣＳを生成する。フレームレート変換回路１０ａは、メモリ制御信号ＭＣＳに基づいて記憶信号ＲＳを生成し、切り換え信号ＳＳに応じてフレーム信号ＦＳ及び記憶信号ＲＳのいずれかを選択してプログレッシブ画像信号ＰＳを生成する。
【００１２】
詳細には制御回路２０ａは、圧縮画像復号器１１及びフレームレート端子２ｅに接続された出力回数算出回路２１、出力回数算出回路２１に接続されたメモリ制御回路２２、メモリ制御回路２２とセレクタ１２ａとの間に接続された切り換え信号生成回路２３を備える。出力回数算出回路２１は、フレームレート情報ＦＲ及びフレームレート制御信号ＲＣＳに基づいて記憶信号ＲＳの出力回数を算出する。メモリ制御回路２２は、出力回数に応じてメモリ制御信号ＭＣＳを生成し、フレームメモリ１３ａの書き込み及び読み出しを制御する。切り換え信号生成回路２３は、メモリ制御信号ＭＣＳに応じて切り換え信号ＳＳを生成する。
【００１３】
これに対してフレームレート変換回路１０ａは、圧縮画像復号器１１に一方の入力が接続され、変換画像出力端子２ｂに出力が接続されたセレクタ１２ａ、及びセレクタ１２ａの出力に入力が接続され、セレクタ１２ａの他方の入力に出力が接続されたフレームメモリ１３ａを備える。セレクタ１２ａは、切り換え信号ＳＳに応じてフレーム信号ＦＳ及び記憶信号ＲＳのいずれかを選択する。フレームメモリ１３ａは、メモリ制御信号ＭＣＳに基づき、フレーム信号ＦＳを記憶して記憶信号ＲＳを生成し、記憶信号ＲＳをセレクタ１２ａに供給する。
【００１４】
一方、画像信号発生部８ａは、光ディスク８１、ピックアップ８２、ピックアップ８２に接続された高周波増幅器８３、高周波増幅器８３と画像信号入力端子２ａとの間に接続された信号処理回路８４を備える。ピックアップ８２は、光ディスク８１にレーザ光を照射して反射光を読み取る。高周波増幅器８３は、ピックアップ８２が光ディスク８１から読み出した信号に基づいて情報信号ＲＦを生成する。信号処理回路８４は情報信号ＲＦから有効データを抽出し、有効データを復調及び誤り訂正して入力画像信号ＶＳを生成する。尚、表示装置７としては、アナログ信号を入力とする様々な表示装置が使用可能である。入力装置９としては、例えば、キーパッド、マウス、リモートコントローラ、タッチスクリーン、及びスクロールボタン等が利用できる。
【００１５】
次に図１〜図３を用いて、第１の実施の形態に係る画像信号変換方法を説明する。但し、入力画像信号ＶＳから得られるフレーム信号ＦＳのフレームレートが１０［フレーム／秒］、プログレッシブ画像信号ＰＳのフレームレートが６０［フレーム／秒］であるとして説明する。
【００１６】
（イ）先ず、図２のステップＳ１００において、図１に示す圧縮画像復号器１１は、信号処理回路８４から画像信号入力端子２ａを介して伝達される入力画像信号ＶＳを復号する。この結果、図３（ａ）に示すフレーム信号ＦＳが生成される。また圧縮画像復号器１１はフレーム信号ＦＳのフレームレート情報ＦＲを生成する。フレーム信号ＦＳはセレクタ１２ａに供給される。フレームレート情報ＦＲは出力回数算出回路２１に供給される。
【００１７】
（ロ）次にステップＳ１０１において、セレクタ１２ａは切り換え信号ＳＳに基づいてフレーム信号ＦＳを選択する。この結果、図３（ｂ）の時刻ｔ１においてフレーム信号ＦＳがプログレッシブ画像信号ＰＳとして選択される。
【００１８】
（ハ）次にステップＳ１０２において、出力回数算出回路２１は、フレームレート情報ＦＲ及びフレームレート制御信号ＲＣＳに基づいて記憶信号ＲＳの出力回数Ｎを算出する（Ｎ；２以上の整数）。フレームレート情報ＦＲが１０［フレーム／秒］、フレームレート制御信号ＲＣＳが指示するフレームレートが６０［フレーム／秒］である場合、出力回数Ｎの値は５となる。
【００１９】
（ニ）次にステップＳ１０３において、フレームメモリ１３ａは、メモリ制御信号ＭＣＳに基づき、セレクタ１２ａが選択したフレーム信号ＦＳを記憶する。よって、図３（ａ）の時刻ｔ１において、フレームＦ１がフレームメモリ１３ａに記憶される。フレームメモリ１３ａが生成する記憶信号ＲＳは、セレクタ１２ａに供給される。
【００２０】
（ホ）次にステップＳ１０４において、切り換え信号生成回路２３は、メモリ制御信号に基づいてフレームメモリ１３ａの書き込みが終了した旨の切り換え信号ＳＳをセレクタ１２ａに供給する。したがって、セレクタ１２ａはフレームメモリ１３ａからの記憶信号ＲＳを選択する。
【００２１】
（ヘ）次にステップＳ１０５において、フレームメモリ１３ａは、メモリ制御信号ＭＣＳに応じて記憶信号ＲＳを５回出力する。よって、図３（ｂ）の時刻ｔ２〜ｔ６の期間に示すプログレッシブ画像信号Ｐ２〜Ｐ６が生成される。この結果、図３（ａ）に示すフレームＦ１から図３（ｂ）の時刻ｔ１〜ｔ６の期間におけるプログレッシブ画像信号Ｐ１〜Ｐ６が生成される。
【００２２】
このように、第１の実施の形態によれば、フレーム信号ＦＳを記憶することによりプログレッシブ画像信号ＰＳを生成できる。よって、入力画像信号ＶＳをインターレース画像信号に変換すること無く、直接プログレッシブ画像信号ＰＳに変換できる。また、線形補間を行う必要が無いため、簡単な処理でプログレッシブ画像信号ＰＳを生成できる。更に、表示装置７の表示画像の画質を向上させることができる。
【００２３】
図１に示した画像信号変換回路１ａは、例えば図４に示すように、同一の半導体チップ１０２上にモノリシックに集積化し、半導体集積回路１００を形成することが可能である。図４に示す例においては、半導体集積回路１００は、半導体チップ１０２上にボンディングパッド１０１ａ〜１０１ｃを備えている。ボンディングパッド１０１ａは、図１に示す信号処理回路８４からの入力画像信号ＶＳを圧縮画像復号器１１に供給するための内部端子である。ボンディングパッド１０１ｂは、セレクタ１２ａからのプログレッシブ画像信号ＰＳを外部に出力するための内部端子である。ボンディングパッド１０１ｃは、図１に示す入力装置９からのフレームレート制御信号ＲＣＳを出力回数算出回路２１に供給するための内部端子である。図４に示す半導体集積回路１００を光ディスク装置及び受信装置等に内蔵することにより、光ディスク装置及び受信装置等の小型・軽量化及び出力画像の高画質化を実現できる。
【００２４】
第１の実施の形態の第１の変形例に係る画像信号変換回路１ｂとして図５に示すように、切り換え信号生成回路２０ｂが、メモリ制御信号ＭＣＳ及び切り換え信号ＳＳを生成する中央演算処理装置（ＣＰＵ）３０を備える構成でも良い。ＣＰＵ３０には、図示を省略するＲＯＭ及びＲＡＭが接続される。ＲＯＭはＣＰＵ３０において実行されるプログラムのプログラムメモリ等として機能する。これに対してＲＡＭは、ＣＰＵ３０におけるプログラム実行処理中に利用されるデータ等の格納及び作業領域、即ちデータメモリ等として機能する。またＣＰＵ３０は、出力回数算出部３１、メモリ制御部３２、及び切り換え信号生成部３３を備える。出力回数算出部３１は、フレームレート情報ＦＲ及びフレームレート制御信号ＲＣＳに基づいて記憶信号ＲＳの出力回数を算出する。メモリ制御部３２は、出力回数に応じてメモリ制御信号ＭＣＳを生成し、フレームメモリ１３ａの書き込み及び読み出しを制御する。切り換え信号生成部３３は、メモリ制御信号ＭＣＳに応じて切り換え信号ＳＳを生成する。
【００２５】
第１の実施の形態の第２の変形例に係る画像信号変換回路１ｃとして、図６に示すように、フレームメモリ１３ｂ及びセレクタ１２ｂをフィードフォワード型に接続しても良い。即ちフレームメモリ１３ｂは、圧縮画像復号器１１とセレクタ１２ｂとの間に接続される。図６に示す画像信号変換回路１ｃによれば、図１に示す画像信号変換回路１ａと同様に、入力画像信号ＶＳをインターレース画像信号に変換すること無く、直接プログレッシブ画像信号ＰＳに変換できる。
【００２６】
（第２の実施の形態）
本発明の第２の実施の形態に係る画像信号変換回路１ｄは、図７に示すように、フィールド変換回路５１及び出力セレクタ５２を更に備える点が図１に示す画像信号変換回路１ａと異なる。フィールド変換回路５１は圧縮画像復号器１１に接続される。出力セレクタ５２は、フィールド変換回路５１、フレームレート変換回路１０ａ、及び出力選択端子２ｄに入力が接続され、変換画像出力端子２ｂに出力が接続される。出力選択端子２ｄは例えば外部ＣＰＵと接続される。その他の構成については、図１に示す画像信号変換回路１ａと同様である。また、図７に示す画像信号変換回路１ｄは、図４と同様に同一半導体基板上にモノリシックに集積化して半導体集積回路を形成可能である。
【００２７】
更に、フィールド変換回路５１は、フレーム信号ＦＳをフィールド変換してインターレース画像信号ＩＳを生成する。出力セレクタ５２は、外部からの出力選択信号ＯＣＳに基づいてプログレッシブ画像信号ＰＳ及びインターレース画像信号ＩＳのいずれかを選択する。ここで、出力選択信号ＯＣＳは、例えばビデオエンコーダ６の仕様に応じて外部ＣＰＵにより生成される。外部ＣＰＵは、ビデオエンコーダ６がインターレース方式にのみ対応する、プログレッシブ方式にのみ対応する、又はインターレース方式及びプログレッシブ方式のいずれにも対応するかを判定可能である。或いは外部ＣＰＵは、表示装置７の仕様に応じて出力選択信号ＯＣＳを生成する。
【００２８】
次に図７〜図９を用いて、第２の実施の形態に係る画像信号変換方法を説明する。但し、入力画像信号ＶＳから得られるフレーム信号ＦＳのフレームレートを２４［フレーム／秒］、プログレッシブ画像信号ＰＳのフレームレートを６０［フレーム／秒］として説明する。また、第１の実施の形態に係る画像信号変換方法と同一の処理については重複する説明を省略する。
【００２９】
（イ）先ず、図８のステップＳ２００において、図７に示す圧縮画像復号器１１は入力画像信号ＶＳを復号する。この結果、図９（ａ）に示すように、フレーム信号ＦＳが生成される。また、圧縮画像復号器１１はフレーム信号ＦＳのフレームレート情報ＦＲを生成する。
【００３０】
（ロ）次に、ステップＳ２０１において、出力セレクタ５２は、出力選択信号ＯＣＳに基づき、出力方式がプログレッシブ方式であるか否かを判定する。出力方式がプログレッシブ方式であると判定された場合、ステップＳ１０１に進む。出力方式がインターレース方式であると判定された場合、ステップＳ２０２に進む。ステップＳ２０２においては、図９（ｂ）に示すように、フィールド変換回路５１はフレーム信号ＦＳをフィールド変換してインターレース画像信号ＩＳを生成する。インターレース画像信号ＩＳが生成されると、処理が終了する。
【００３１】
（ハ）次にステップＳ１０１において、セレクタ１２ａは切り換え信号ＳＳに基づいてフレーム信号ＦＳを選択する。更にステップＳ１０２において、出力回数算出回路２１は、フレームレート情報ＦＲ及びフレームレート制御信号ＲＣＳに基づいて記憶信号ＲＳの出力回数Ｎを算出する。フレームレート情報ＦＲが２４［フレーム／秒］、フレームレート制御信号ＲＣＳが指示するフレームレートが６０［フレーム／秒］である場合、出力回数Ｎの値は２又は１となる。
【００３２】
（ニ）次にステップＳ１０３において、フレームメモリ１３ａは、メモリ制御信号ＭＣＳに基づき、セレクタ１２ａが選択したフレーム信号ＦＳを記憶する。更にステップＳ１０４において、セレクタ１２ａはフレームメモリ１３ａからの記憶信号ＲＳを選択する。セレクタ１２ａが記憶信号ＲＳを選択すると、図９（ｄ）の時刻ｔ２において記憶信号ＲＳがプログレッシブ画像信号ＰＳとして選択される。なお、従来の映像信号変換回路においては、図９（ｃ）に示すように、図９（ｂ）に示すインターレース画像信号ＩＳからプログレッシブ画像信号ＰＳを生成する。
【００３３】
（ホ）次に、ステップＳ１０５において、フレームメモリ１３ａは、メモリ制御信号ＭＣＳに応じて記憶信号ＲＳを２回又は１回出力する。フレームメモリ１３ａが記憶信号ＲＳを２回出力することにより、図９（ｄ）の時刻ｔ２〜ｔ３の期間に示すプログレッシブ画像信号ＰＳが生成される。この結果、図９（ａ）に示すフレームＦ１から図９（ｄ）の時刻ｔ１〜ｔ３の期間におけるプログレッシブ画像信号ＰＳが生成される。
【００３４】
このように、第２の実施の形態によれば、ビデオエンコーダ６及び表示装置７が、インターレース方式及びプログレッシブ方式のいずれに対応するかに応じて、画像変換信号ＯＵＴを選択できる。即ち、ビデオエンコーダ６及び表示装置７がプログレッシブ方式にのみ対応する場合、画像変換信号ＯＵＴとしてプログレッシブ画像信号ＰＳを生成する。一方、ビデオエンコーダ６及び表示装置７がインターレース方式にのみ対応する場合、画像変換信号ＯＵＴとしてインターレース画像信号ＩＳを生成する。更にプログレッシブ画像信号ＰＳの選択時において、表示装置７の表示画像の画質を向上させることができる。
【００３５】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３６】
上述した第１及び第２の実施の形態においては、表示装置７の入力をアナログ信号とする一例を説明した。しかしながら、図１に示すビデオエンコーダ６を省略した場合、表示装置７の入力をディジタル信号とすることができる。したがって、第１及び第２の実施の形態に係る映像信号変換回路１ａ〜１ｅは、液晶表示装置（ＬＣＤ）、ＣＲＴディスプレイ、プラズマディスプレイ（ＰＤＰ）、発光ダイオード（ＬＥＤ）パネル、及びエレクトロルミネッセンス（ＥＬ）パネル等のあらゆる表示装置に使用可能である。
【００３７】
更に、入力装置９として、キーパッド、マウス、リモートコントローラ、タッチスクリーン、及びスクロールボタン等を利用する一例を説明した。しかしながら、プログレッシブ信号ＰＳのフレームレートが一定の場合、入力装置９を備える必要は無い。プログレッシブ信号ＰＳのフレームレートが一定の場合、フレームレート端子２ｅ及び図４に示すボンディングパッド１０１ｃを省略できる。
【００３８】
また、第１及び第２の実施の形態においては、フレームレート変換回路１０ａ、１０ｂが、２４［フレーム／秒］又は１０［フレーム／秒］のフレーム信号ＦＳを６０［フレーム／秒］のプログレッシブ画像信号ＰＳに変換する場合を例に説明した。しかしながら、フレームレート変換回路１０ａ、１０ｂはｎ［フレーム／秒］のフレーム信号ＦＳをｍ［フレーム／秒］のプログレッシブ画像信号ＰＳに変換できる（ｎ，ｍ；２以上の整数）。
【００３９】
更に、その他の実施の形態に係る画像信号変換回路１ｅとして、例えば図１０に示すように、図１に示す制御回路制御回路２０ａの構成に加えて信号セレクタ４０及びＣＰＵ３０を備える構成でも良い。信号セレクタ４０は切り換え信号生成回路２３、ＣＰＵ３０、及び制御信号端子２ｃに入力が接続され、セレクタ１２ａに出力が接続される。ＣＰＵ３０は図５と同様に構成され、第１切り換え信号ＳＳ１及び第１メモリ制御信号ＭＣＳを生成する。これに対してメモリ制御回路２２は第２メモリ制御信号ＭＣＳ２を生成する。切り換え信号生成回路２３は第２切り換え信号ＳＳ２を生成する。信号セレクタ４０は、外部から制御信号端子２ｃを介して伝達される切り換え制御信号ＣＳに基づき、第１切り換え信号ＳＳ１及び第２切り換え信号ＳＳ２のいずれかを選択する。更に信号セレクタ４０は、制御信号ＣＳに基づき、第１メモリ制御信号ＭＣＳ１及び第２メモリ制御信号ＭＣＳ２のいずれかを選択する。
【００４０】
第１及び第２の実施の形態においては、画像信号変換回路１ａ〜１ｄを光ディスク装置に用いる一例を説明した。しかし、その他の実施の形態に係る表示システムとして、例えば図１１に示すように、画像信号変換回路１ａ〜１ｄを地上波ディジタル放送等に対応した受信装置に適用しても良い。図１１に示す受信装置は、例えば、アンテナ９１、アンテナ９１に接続されたチューナ９２、チューナ９２に接続されたアナログ／ディジタル（Ａ／Ｄ）変換器９３、Ａ／Ｄ変換器９３に接続された信号処理回路９４、信号処理回路９４に接続された画像信号変換回路１ａを備える。チューナ９２は、アンテナ９１が受信する受信信号ＳＴを選局する。Ａ／Ｄ変換器９３は、選局された受信信号ＳＴをディジタル信号に変換する。信号処理回路９４は、ディジタル信号に変換された受信信号ＳＴをデータ抽出及び誤り訂正して入力画像信号ＶＳを生成する。
【００４１】
更に、第１の実施の形態の第１の変形例においては、図１に示す出力回数算出回路２１、メモリ制御回路２２、及び切り換え信号生成回路２３のそれぞれの機能をＣＰＵ３０により実現する一例を説明した。しかし、図１に示すセレクタ１２ａ及びフレームメモリ１３ａのそれぞれの機能をＣＰＵ３０に実行させても良い。
【００４２】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００４３】
【図１】第１の実施の形態に係る表示システムの構成を示すブロック図である。
【図２】第１の実施の形態に係る画像信号変換方法を示すフローチャートである。
【図３】第１の実施の形態に係る画像信号変換方法の原理を説明する図である。
【図４】第１の実施の形態に係る半導体集積回路の構成を示す模式図である。
【図５】第１の実施の形態の第１の変形例に係る画像信号変換回路の構成を示すブロック図である。
【図６】第１の実施の形態の第２の変形例に係る画像信号変換回路の構成を示すブロック図である。
【図７】第２の実施の形態に係る画像信号変換回路の構成を示すブロック図である。
【図８】第２の実施の形態に係る画像信号変換方法を示すフローチャートである。
【図９】第２の実施の形態に係る画像信号変換方法の原理を説明する図である。
【図１０】その他の実施の形態に係る画像信号変換回路の構成を示すブロック図である。
【図１１】その他の実施の形態に係る表示システムの構成を示すブロック図である。
【符号の説明】
【００４４】
１ａ〜１ｅ…画像信号変換回路
２ａ…画像信号入力端子
２ｂ…変換画像出力端子
２ｃ…制御信号端子
２ｄ…出力選択端子
２ｅ…フレームレート端子
６…ビデオエンコーダ
７…表示装置
８ａ…画像信号発生部
９…入力装置
１０ａ、１０ｂ…フレームレート変換回路
１１…圧縮画像復号器
１２ａ、１２ｂ…セレクタ
１３ａ、１３ｂ…フレームメモリ
２０ａ〜２０ｃ…切り換え信号生成回路
２１…出力回数算出回路
２２…メモリ制御回路
２３…切り換え信号生成回路
３０…ＣＰＵ
３１…出力回数算出部
３２…メモリ制御部
３３…切り換え信号生成部
４０…信号セレクタ
５１…フィールド変換回路
５２…出力セレクタ
８１…光ディスク
８２…ピックアップ
８３…高周波増幅器
８４…信号処理回路
９１…アンテナ
９２…チューナ
９３…Ａ／Ｄ変換器
９４…信号処理回路
１００…半導体集積回路
１０１ａ，１０１ｂ，１０１ｃ…ボンディングパッド
１０２…半導体チップ
【図１】
2005150912.tif 000003
【図２】
2005150912.tif 000004
【図３】
2005150912.tif 000005
【図４】
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【図５】
2005150912.tif 000007
【図６】
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【図７】
2005150912.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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