(57)【要約】【課題】  簡単な工程で幅広い材料を用いて選択成長を行うことができる半導体層の製造方法を提供する。【解決手段】  成長面１１Ａ上に、二酸化シリコンよりなる第１層２１Ａとフッ酸に対する耐エッチング性を有する窒化シリコンよりなる第２層２１Ｂとの２層構造のマスク層を形成する。このマスク層をフッ酸でエッチングすることにより、成長面１１Ａに近いほど幅の狭い庇マスク２０を形成する。続いて、ＡｌＡｓよりなる半導体層１２を形成する。庇マスク２０の幅が成長面１１Ａに近いほど狭くなっているので、庇マスク２０の下には半導体層１２が形成されにくくなる。よって、半導体層１２と庇マスク２０とが接触または連続してしまうことが防止され、半導体層１２のマスクエッジ付近での異常成長や結晶欠陥の発生が抑制される。そののち、フッ酸を用い庇マスク２０およびその上の堆積物を除去する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体層を形成するための成長面上に、半導体層の形成予定領域以外の領域を覆うと共に同一のエッチャントに対するエッチング速度が前記成長面に近いほど大きいマスク層を形成する工程と、
前記マスク層を前記エッチャントを用いてエッチングすることにより、前記成長面に近いほど幅の狭い庇マスクを形成する工程と、
前記庇マスクが形成された成長面上に半導体層を形成する工程と
を含むことを特徴とする半導体層の製造方法。
【請求項２】
前記半導体層を形成する工程ののち、前記エッチャントを用いて前記庇マスクを前記庇マスク上の堆積物と共に除去する工程を含む
ことを特徴とする請求項１記載の半導体層の製造方法。
【請求項３】
前記マスク層を多結晶材料により構成する
ことを特徴とする請求項１記載の半導体層の製造方法。
【請求項４】
前記マスク層を、等方性のエッチング特性を有する材料により構成する
ことを特徴とする請求項１記載の半導体層の製造方法。
【請求項５】
前記エッチャントとしてフッ素を含有するものを用い、
前記マスク層を、二酸化シリコン（ＳｉＯ2 ）よりなる第１層と、前記エッチャントに対して耐エッチング性を有する窒化シリコン（ＳｉＮ）よりなる第２層とを前記成長面側から順に積層した構造とする
ことを特徴とする請求項１記載の半導体層の製造方法。
【請求項６】
前記エッチャントとしてフッ素を含有するものを用い、
前記マスク層を、２５０℃未満の温度で形成された窒化シリコン（ＳｉＮ）よりなる第１層と、２５０℃以上の温度で形成された窒化シリコン（ＳｉＮ）よりなる第２層とを前記成長面側から順に積層した構造とする
ことを特徴とする請求項１記載の半導体層の製造方法。
【請求項７】
前記半導体層を、アルミニウムを含有する材料により構成する
ことを特徴とする請求項１記載の半導体層の製造方法。
【請求項８】
前記半導体層を、窒素を含有する材料により構成する
ことを特徴とする請求項１記載の半導体層の製造方法。
【請求項９】
基板上に、活性層を含む第１半導体積層構造を形成する工程と、
前記第１半導体積層構造上の成長面上に、電流狭窄用の酸化層を形成するための未酸化層の形成予定領域以外の領域を覆うと共に同一のエッチャントに対するエッチング速度が前記成長面に近いほど大きいマスク層を形成する工程と、
前記マスク層を前記エッチャントを用いてエッチングすることにより、前記成長面に近いほど幅の狭い庇マスクを形成する工程と、
前記庇マスクが形成された成長面上に前記未酸化層および前記未酸化層を保護するための被覆層を順に形成する工程と、
前記エッチャントを用いて前記庇マスクを前記庇マスク上の堆積物と共に除去する工程と、
前記被覆層上に、第２半導体積層構造を形成する工程と、
前記未酸化層を酸化させることにより電流狭窄用の酸化層を形成する工程と
を含むことを特徴とする半導体発光素子の製造方法。
【請求項１０】
前記未酸化層をＡｌＡｓにより構成する
ことを特徴とする請求項９記載の半導体発光素子の製造方法。
【請求項１１】
前記活性層を、３Ｂ族元素のうちの少なくともガリウム（Ｇａ）と５Ｂ族元素のうちの少なくともヒ素（Ａｓ）および窒素（Ｎ）とを含むＩＩＩ−Ｖ族化合物半導体により構成し、発振波長を１．２μｍ以上とする
ことを特徴とする請求項９記載の半導体発光素子の製造方法。
【請求項１２】
前記活性層をＧａＩｎＮＡｓ混晶により構成し、発振波長を１．２μｍ以上とする
ことを特徴とする請求項９記載の半導体発光素子の製造方法。
【請求項１３】
前記活性層をＧａＩｎＮＡｓＳｂ混晶により構成し、発振波長を１．２μｍ以上とする
ことを特徴とする請求項９記載の半導体発光素子の製造方法。
【請求項１４】
前記活性層をＧａＡｓＳｂＮ混晶により構成し、発振波長を１．２μｍ以上とする
ことを特徴とする請求項９記載の半導体発光素子の製造方法。
【請求項１５】
前記活性層をＧａＡｓにより構成し、発振波長を８５０μｍ帯とする
ことを特徴とする請求項９記載の半導体発光素子の製造方法。
【請求項１６】
前記第１半導体積層構造、前記未酸化層、前記被覆層および前記第２半導体積層構造を、有機金属気相成長法により形成する
ことを特徴とする請求項９記載の半導体発光素子の製造方法。
【請求項１７】
前記基板としてＧａＡｓ（１００）基板を用い、前記基板にオフ角をつけて前記第１半導体積層構造、前記未酸化層、前記被覆層および前記第２半導体積層構造を形成する
ことを特徴とする請求項９記載の半導体発光素子の製造方法。
【請求項１８】
前記第１半導体積層構造は第１導電型多層反射膜および前記活性層を含み、前記第２半導体積層構造は第２導電型多層反射膜を含む
ことを特徴とする請求項９記載の半導体発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザの電流狭窄層などの選択成長に好適な半導体層の製造方法およびこの方法を用いた半導体発光素子の製造方法に関する。
【背景技術】
【０００２】
垂直共振器面発光レーザ（ＶＣＳＥＬ；Vertical Cavity Surface Emitting Laser）は光アクセス系の光源として注目されており、しきい電流の低減やシングルモード動作の実現に向けて開発が進められている。このようなＶＣＳＥＬとしては、例えば、アルミニウムヒ素（ＡｌＡｓ）層の一部を水蒸気中で加熱することにより、酸化アルミニウム（Ａｌ2 Ｏ3 ）よりなる酸化層とアルミニウムヒ素よりなるアパーチャとを有する電流狭窄層を形成した酸化狭窄型のものが知られている。現在、８５０ｎｍ帯の酸化狭窄型ＶＣＳＥＬは、商品化もされており、優れた特性のものが作製されている（例えば、非特許文献１参照。）。また、１．３μｍおよび１．５μｍのＶＣＳＥＬの発振についても報告されている（例えば、非特許文献２参照。）。
【非特許文献１】R.Jager 、外６名，「エレクトロニクス・レターズ（Electronics Letters)」，（米国），ＩＥＥＥ（Institute of Electrical and Electronics Engineers ），１９９７年，第３３巻，ｐ．３３０−３３１
【非特許文献２】J.F.Klem、外６名，「レーザおよびエレクトロ−オプティクス学会２０００年総会。ＬＥＯＳ２０００第１３回年次総会（Lasers and Electro-Optics Society 2000 Annual Meeting. LEOS 2000. 13th Annual Meeting ）」，（米国），ＩＥＥＥ，２０００年１１月１３日−１６日，第１巻，ｐ．１２７−１２８
【特許文献１】特開２００３−１９８０６１号公報
【特許文献２】特開平１１−１５４７７５号公報
【特許文献３】特開２００３−１７４１８号公報
【特許文献４】特開平８−１７７３６号公報
【特許文献５】特開平７−２８３１４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
シングルモードの酸化狭窄型ＶＣＳＥＬを実現するためには、横モードの発生を抑制するために、電流の通路となるアパーチャの寸法を１０μｍ以下と小さくしなくてはならない。しかし、アパーチャの寸法が１０μｍ以下になると酸化速度が急激に速くなるので、アパーチャの寸法制御が極めて難しいという問題があった。また、酸化速度は結晶方位により異なるので、酸化層とアパーチャとの境界部分の形状に異方性が生じ、アパーチャの寸法の再現性が低くなり、製造歩留りが低下していた。更に、酸化アルミニウムよりなる酸化層は、ガリウムヒ素（ＧａＡｓ）層との格子不整合率が大きく、活性層近傍には大きな歪みがかかっている。そのため、アパーチャ形状に異方性が生じると、発光部近傍に不均一な歪みが生じ、信頼性低下の原因となるおそれがあった。
【０００４】
酸化狭窄によるこのような問題に対処するため、例えば特許文献１では、電流狭窄層を形成するためのＡｌＧａＡｓ混晶層をエッチングすることにより酸化層の幅を規定することが開示されている。しかし、エッチングでは、アルミニウム組成の高いＡｌＧａＡｓ混晶層が大気にさらされて自然酸化膜が発生しやすくなる。自然酸化膜が発生すると、たとえ薄くてもその上での再成長は難しくなり、結晶欠陥が発生してしまう。特に、ＡｌＧａＡｓ層周辺は電流経路となるので、結晶欠陥が発生すると素子の信頼性低下の原因となる。更に、自然酸化膜には大気中の不純物が取り込まれるため、それらの不純物が劣化を加速する可能性もある。
【０００５】
ところで、一般に、半導体レーザの製造工程では、電流狭窄層や活性層などを成長させる際に選択成長が広く用いられている。選択成長は、目的とする半導体層の形成予定領域以外の領域をマスク層で覆い、マスク層上に堆積物がのらない条件で半導体層を形成する方法である。このような選択成長を用いることにより、光閉じ込め構造や電流狭窄構造などの自由度を上げ、素子特性を大きく向上させることができる。特に、埋込み型半導体レーザの製造工程では、埋込み層を選択成長により形成する場合が多い。
【０００６】
選択成長で作製されている半導体レーザのほとんどはＩｎＰ系素子であり、ＧａＡｓ基板上に作製されるＧａＡｓ系素子では、選択成長はあまり用いられていない。その理由は、ＧａＡｓ系素子はＡｌＧａＡｓ混晶などのＡｌを含む半導体層を含むことが多いが、Ａｌを含む半導体層を選択成長しようとするとマスク層上に多結晶層が堆積してしまい、この堆積した多結晶層を取り除くことが極めて困難であるからである。
【０００７】
最近、アルミニウム組成が低い場合には選択成長が可能であることが報告されている（例えば、特許文献２および特許文献３参照。）。しかし、アルミニウム組成が０．３以上になると選択成長は難しかった。また、選択成長には低温での成長が必要となるため、炭素（Ｃ）の取り込みが多くなること、更に、原料の分解効率が低下し、原料効率が低くなること等の問題もあった。
【０００８】
また、四塩化炭素（ＣＣｌ4 ）などのハロゲン系原料を用いてエッチングする方法（例えば、特許文献４参照。）や、蒸気圧の高いアルミニウム原料を用いる方法（例えば、特許文献５参照。）なども提案されているが、環境に負担がかかり、原料純度や使いやすさに問題があることから、実際の製造工程への応用は難しかった。
【０００９】
なお、最近では、ＩｎＰ系素子においても温度特性を向上させるためにアルミニウムを含む層を用いる場合がある。しかし、アルミニウムを含む層は、上述したようにアルミニウム組成の低い領域しか選択成長できないという問題があった。
【００１０】
更に、アルミニウムを含む半導体以外にも、成長温度、Ｖ／ＩＩＩ比（Ｖ族原料とＩＩＩ族原料との供給量の比）などにより選択成長が不可能な材料が多い。すなわち、選択成長が可能な材料および成長条件は極めて限られている。
【００１１】
加えて、通常の選択成長工程では、半導体層の材料がマスク上に堆積しないような成長条件で行っている。そのため、マスク上を移動した材料が半導体層のマスクエッジ近傍に取り込まれ、その部分だけ成長速度が速くなって異常成長が発生し、結晶欠陥の原因となってしまう。また、多元混晶よりなる半導体層を形成する場合には、マスクエッジ近傍の組成がずれてしまうおそれがある。
【００１２】
本発明はかかる問題点に鑑みてなされたもので、その目的は、簡単な工程で幅広い材料を用いて選択成長を行うことができる半導体層の製造方法、およびこの方法を用いて製造歩留りおよび信頼性を向上させることのできる半導体発光素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明による半導体層の製造方法は、半導体層を形成するための成長面上に、半導体層の形成予定領域以外の領域を覆うと共に同一のエッチャントに対するエッチング速度が成長面に近いほど大きいマスク層を形成する工程と、マスク層をエッチャントを用いてエッチングすることにより、成長面に近いほど幅の狭い庇マスクを形成する工程と、庇マスクが形成された成長面上に半導体層を形成する工程とを含むものである。
【００１４】
本発明による半導体発光素子の製造方法は、基板上に、活性層を含む第１半導体積層構造を形成する工程と、第１半導体積層構造上の成長面上に、電流狭窄用の酸化層を形成するための未酸化層の形成予定領域以外の領域を覆うと共に同一のエッチャントに対するエッチング速度が成長面に近いほど大きいマスク層を形成する工程と、マスク層をエッチャントを用いてエッチングすることにより、成長面に近いほど幅の狭い庇マスクを形成する工程と、庇マスクが形成された成長面上に未酸化層および未酸化層を保護するための被覆層を順に形成する工程と、エッチャントを用いて庇マスクを庇マスク上の堆積物と共に除去する工程と、被覆層上に、第２半導体積層構造を形成する工程と、未酸化層を酸化させることにより電流狭窄用の酸化層を形成する工程とを含むものである。
【００１５】
本発明の半導体層の製造方法では、庇マスクの幅が成長面に近いほど狭くなっているので、庇マスクの下には半導体層が形成されにくくなっている。よって、半導体層と庇マスクとが接触または連続してしまうことが防止され、半導体層のマスクエッジ付近での異常成長や結晶欠陥の発生が抑制される。また、半導体層の厚みが庇マスクよりも十分に薄ければ、庇マスクの除去が容易になる。
【００１６】
本発明の半導体発光素子の製造方法では、庇マスクが形成された成長面上に、未酸化層およびこの未酸化層を保護するための被覆層が順に形成される。よって、未酸化層が大気にさらされることがなく、結晶欠陥の発生が抑制され、不純物の混入がなくなり信頼性が向上する。また、未酸化層は、庇マスクに覆われていない領域にのみ選択的に形成されるので、未酸化層を酸化させる工程では、未酸化層と被覆層との境界で酸化が自動的に停止する。よって、シングルモード動作を実現するためにアパーチャの寸法を１０μｍ以下と小さくした場合でも、アパーチャの寸法が容易かつ正確に制御され、製造歩留りが向上する。更に、アパーチャの形状に異方性が生じることが抑制され、活性層の発光部近傍にかかる不均一な歪みが低減されて信頼性が良くなる。
【発明の効果】
【００１７】
本発明の半導体層の製造方法によれば、庇マスクの幅を成長面に近いほど狭くするようにしたので、半導体層と庇マスクとが接触または連続してしまうことを防止し、半導体層のマスクエッジ付近での異常成長や結晶欠陥の発生を抑制することができる。また、半導体層の厚みが庇マスクよりも十分に薄ければ、庇マスクを容易に除去することができる。よって、アルミニウムを含む材料など従来選択成長が難しかった材料を用いても、容易に選択成長を行うことができる。
【００１８】
更に、庇マスクの形状を決めれば、ほぼその形状通りに半導体層を形成することができ、いろいろな形状の半導体層を選択成長させることができる。加えて、従来選択成長が可能であった材料についても、選択成長条件を合わせなくてもよくなり、簡単な工程で選択成長を行うことができる。更にまた、庇マスク上は温度が低くなるので、庇マスク上に到達した半導体層材料は多結晶の堆積物として堆積し、半導体層材料が庇マスク上を移動して半導体層のマスクエッジ付近に取り込まれることがなくなる。よって、半導体層のマスクエッジ付近において異常成長が起こって結晶欠陥が発生したり、多元混晶よりなる半導体層を形成した場合に半導体層の端部で組成がずれたりすることなどを抑制し、良質な半導体層を形成することができる。
【００１９】
本発明の半導体発光素子の製造方法によれば、庇マスクを形成した成長面上に、未酸化層およびこの未酸化層を保護するための被覆層を順に形成するようにしたので、従来のようにエッチングにより未酸化層を選択的に除去する方法とは異なり、未酸化層が大気にさらされることがなく、結晶欠陥の発生を抑制し、不純物の混入をなくして信頼性を向上させることができる。また、シングルモード動作を実現するためにアパーチャの寸法を１０μｍ以下と小さくした場合でも、アパーチャの寸法を正確に制御することができ、製造歩留りを高めることができる。また、未酸化層の酸化を自動停止させることができ、アパーチャの形状に異方性が生じることを抑制し、活性層の発光部近傍にかかる不均一な歪みを低減して信頼性の良い半導体発光素子を製造することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２１】
（第１の実施の形態：半導体層の製造方法）
まず、図１ないし図３を参照して、本発明の第１の実施の形態に係る半導体層の製造方法について説明する。
【００２２】
まず、図１（Ａ）に示したように、ＧａＡｓなどよりなる基板１１を用意し、この基板１１の成長面１１Ａ上に、例えばＰＣＶＤ（Plasma Chemical Vapor Deposition；プラズマＣＶＤ）法により、後述する庇マスク２０（図３（Ａ）参照。）を形成するためのマスク層２１を形成する。マスク層２１は、例えば、第１層２１Ａと第２層２１Ｂとを成長面１１Ａ側から順に積層した２層構造とし、第１層２１Ａのフッ酸に対するエッチング速度を、第２層２１Ｂよりも大きくする。
【００２３】
このようなマスク層２１の構成材料としては、例えば、二酸化シリコン（ＳｉＯ2 ）または窒化シリコン（ＳｉＮ）などの多結晶材料を用いることが好ましい。また、二酸化シリコンまたは窒化シリコンなどの等方性のエッチング特性を有する材料は、フォトレジスト膜などで形状を決めれば、エッチングにより形が大きく変化してしまうことがなく、庇マスク２０の形状制御がしやすいので好ましい。
【００２４】
第１層２１Ａと第２層２１Ｂとの構成材料の組合せとしては、例えば、第１層２１Ａを二酸化シリコン（ＳｉＯ2 ）により構成し、第２層２１Ｂをフッ酸に対する耐エッチング性を有する窒化シリコン（ＳｉＮ）により構成することが好ましい。この場合、第１層２１Ａおよび第２層２１Ｂの成長温度は、例えば３００℃程度とすることが好ましい。図２に示したように、第１層２１Ａにフッ酸に対する適度なエッチング速度をもたせ、庇マスク２０を形成しやすくすると共に、第２層２１Ｂをフッ酸に対する耐エッチング性を有する膜質のよい窒化シリコンにより構成し、庇マスク２０の形状精度を良好にすることができるからである。なお、図２は成長温度に対する窒化シリコンのエッチング速度の変化を調べた実験結果を表したものであり、その際のエッチャントとしてはフッ酸を用いた。また、図２には、成長温度３００℃における二酸化シリコンのエッチング速度を併せて示す。
【００２５】
また、第１層２１Ａのフッ酸に対するエッチング速度を、第２層２１Ｂよりも大きくすることができれば、第１層２１Ａおよび第２層２１Ｂを同一の構成材料により構成してもよい。例えば、窒化シリコンは、図２に示したように、成長温度によりフッ酸に対するエッチング速度を制御することができ、成長温度を例えば２５０℃未満と低くすればフッ酸によりエッチング可能とすることができる。よって、例えば、第１層２１Ａを２５０℃未満の温度、例えば２００℃程度で形成された窒化シリコンにより構成し、第２層２１Ｂを２５０℃以上の温度、例えば３００℃程度で形成された窒化シリコンにより構成することも好ましい。
【００２６】
第１層２１Ａの積層方向における厚み（以下、単に「厚み」という。）は、後述する半導体層１２（図３（Ｂ）参照。）の厚みを考慮し、半導体層１２が庇マスク２０に接触しない程度とすることが好ましい。半導体層１２と庇マスク２０とが接触または連続してしまうことを防止し、庇マスク２０の除去を容易にするためである。例えば、厚み５０ｎｍの半導体層を形成する場合、第１層２１Ａの厚みは５００ｎｍ程度とする。なお、第１層２１Ａの厚みは、割れなどを防ぐため、例えば１μｍ以下とすることが好ましい。
【００２７】
第２層２１Ｂの厚みは、半導体層１２を形成したときに折れたりしない程度、例えば１００ｎｍ程度とする。
【００２８】
次いで、図１（Ｂ）に示したように、マスク層２１上に、半導体層１２の形成予定領域以外の領域に、フォトレジスト膜２２を形成する。これにより、庇マスク２０の形状を決める。
【００２９】
続いて、図１（Ｃ）に示したように、このフォトレジスト膜２２をマスクとしたドライエッチングにより、マスク層２１のフォトレジスト膜２２に覆われていない部分を選択的に除去する。これにより、半導体層１２の形成予定領域以外の領域を覆うと共にフッ酸に対するエッチング速度が成長面１１Ａに近いほど大きいマスク層２１を形成する。このとき、半導体層１２の形成予定領域では、窒化シリコンよりなる第２層２１Ｂを完全に除去しておく必要がある。そののち、同じく図１（Ｃ）に示したように、フォトレジスト膜２２を除去する。
【００３０】
半導体層１２の形成予定領域以外の領域にマスク層２１を形成したのち、図３（Ａ）に示したように、フッ酸を用いてマスク層２１をエッチングする。これにより、二酸化シリコンよりなる第１層２１Ａのみが選択的にエッチングされ、第２層２１Ｂを笠とした庇マスク２０が形成される。
【００３１】
庇マスク２０を形成したのち、図３（Ｂ）に示したように、庇マスク２０が形成された成長面１１Ａ上に、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ；有機金属化学気相成長）法により、例えば厚みが５０ｎｍのアルミニウムを含有する半導体、例えばＡｌＡｓよりなる半導体層１２を形成する。基板１１の温度は例えば７００℃とする。このとき、本実施の形態では、庇マスク２０の幅が成長面１１Ａに近いほど狭くなっているので、庇マスク２０の下には半導体層１２が形成されにくくなる。よって、半導体層１２と庇マスク２０とが接触または連続してしまうことが防止され、半導体層１２のマスクエッジ付近での異常成長や結晶欠陥の発生が抑制される。また、半導体層１２の厚みが庇マスク２０よりも十分に薄いので、庇マスク２０の除去が容易になる。
【００３２】
更に、庇マスク２０上は温度が低くなるので、庇マスク２０上に到達したＡｌＡｓは多結晶の堆積物１２Ａとして堆積し、ＡｌＡｓが庇マスク２０上を移動して半導体層１２のマスクエッジ付近に取り込まれることがなくなる。よって、半導体層１２のマスクエッジ付近において異常成長が起こって結晶欠陥が発生したり、多元混晶よりなる半導体層１２を形成した場合に半導体層１２のマスクエッジ付近で組成がずれたりすることなどが抑制され、良質な半導体層１２が形成される。
【００３３】
半導体層１２を形成したのち、同じく図３（Ｂ）に示したように、庇マスク２０が形成された成長面１１Ａ上に、例えばＭＯＣＶＤ法により、被覆層１３を形成する。被覆層１３は、半導体層１２が大気にさらされないように保護するためのものであり、例えば、厚みを約１０ｎｍとし、アルミニウムを含まない材料、例えばＧａＡｓにより構成する。このときも、庇マスク２０の幅が成長面１１Ａに近いほど狭くなっているので、被覆層１３は庇マスク２０の下には形成されにくくなり、半導体層１２の表面および側面が被覆層１３で覆われる。なお、庇マスク２０上に供給されたＧａＡｓは多結晶となって庇マスク２０上に堆積する。
【００３４】
半導体層１２および被覆層１３を順に形成したのち、図３（Ｃ）に示したように、フッ酸をエッチャントとして用い、庇マスク２０をその上の堆積物１２Ａと共に除去する。これにより、成長面１１Ａ上に半導体層１２が選択的に形成されると共に、半導体層１２の表面および側面に被覆層１３が選択的に形成される。
【００３５】
このように本実施の形態では、庇マスク２０の幅を成長面１１Ａに近いほど狭くするようにしたので、半導体層１２と庇マスク２０とが接触または連続してしまうことを防止し、半導体層１２のマスクエッジ付近での異常成長や結晶欠陥の発生を抑制することができる。また、半導体層１２の厚みを庇マスク２０よりも十分に薄くすれば、庇マスク２０を容易に除去することができる。よって、アルミニウムを含む材料など従来選択成長が難しかった材料を用いても、容易に選択成長を行うことができる。
【００３６】
更に、庇マスク２０の形状を決めれば、ほぼその形状通りに半導体層１２を形成することができ、いろいろな形状の半導体層１２を選択成長させることができる。加えて、従来選択成長が可能であった材料についても、選択成長条件を合わせなくてもよくなり、簡単な工程で選択成長を行うことができる。更にまた、庇マスク２０上は温度が低くなるので、庇マスク２０上に到達したＡｌＡｓは多結晶の堆積物１２Ａとして堆積し、ＡｌＡｓが庇マスク２０上を移動して半導体層１２のマスクエッジ付近に取り込まれることがなくなる。よって、半導体層１２のマスクエッジ付近において異常成長が起こって結晶欠陥が発生したり、多元混晶よりなる半導体層１２を形成した場合に半導体層１２の端部で組成がずれたりすることなどを抑制し、良質な半導体層１２を形成することができる。
【００３７】
加えて、通常のマスク層を用いた選択成長はＭＯＣＶＤ法で行うことが多いが、本実施の形態では、ＭＯＣＶＤ法に限らずＭＢＥ（Molecular Beam Epitaxy；分子線エピタキシ）法により半導体層１２を形成することも可能となる。
【００３８】
なお、本実施の形態では、マスク層２１の構成材料として窒化シリコンまたは二酸化シリコンを用いた場合について説明したが、マスク層２１はこれら以外の多結晶材料または等方性のエッチング特性を有する材料により構成してもよい。
【００３９】
また、本実施の形態ではマスク層２１を第１層２１Ａと第２層２１Ｂとの２層構造とした場合について説明したが、３層以上の多層構造としてもよい。
【００４０】
更に、マスク層２１を窒化シリコンにより構成すると共に、窒化シリコンの成長温度を制御することによりマスク層２１のフッ酸に対するエッチング速度を制御する場合には、本実施の形態のように窒化シリコンの成長温度を３段階以上の多段階に変化させて３層以上の多層構造としてもよい。あるいは、窒化シリコンの成長温度を、成長初期は１５０℃程度とし、徐々に変化させるようにしてもよい。この場合、温度の変化方法により庇マスク２０の形状を自由に変化させることが可能である。
【００４１】
（第２の実施の形態：ＶＣＳＥＬの製造方法）
まず、図４ないし図７を参照して、本発明の第２の実施の形態に係るＶＣＳＥＬの製造方法について説明する。この製造方法は、活性層を例えばＧａＩｎＮＡｓ混晶により構成し、発振波長λを１．２μｍ以上とした通信用などに用いられるＶＣＳＥＬを製造するものであり、電流狭窄用の酸化層を上記第１の実施の形態の半導体層の製造方法により選択的に形成するようにしている。なお、第１の実施の形態と製造工程が重複する部分については、図１および図３を参照して説明する。
【００４２】
まず、図４（Ａ）に示したように、例えば、基板３１としてケイ素（Ｓｉ）あるいはセレン（Ｓｅ）などのｎ型不純物を添加したｎ型ＧａＡｓ（１００）基板を用意し、この基板３１上に、例えばＭＯＣＶＤ法により、ｎ型多層反射膜３２を形成する。ｎ型多層反射膜３２としては、例えば、ケイ素あるいはセレンなどのｎ型不純物を添加した厚み８４ｎｍのｎ型Ａｌ0.9 Ｇａ0.1 Ａｓ混晶層と、厚み２０ｎｍのグレーデッド層と、ケイ素あるいはセレンなどのｎ型不純物を添加した厚み６７ｎｍのｎ型ＧａＡｓ層とを、交互にこの順で例えば３５組積層したＤＢＲ（Distributed Bragg Reflector ；分布型ブラッグ反射）ミラーを形成する。なお、ｎ型多層反射膜３２の界面には、低抵抗化のため、厚みが約２０ｎｍであり、組成を線形に変化させたリニアグレーデッド層（図示せず）を設ける。
【００４３】
次いで、同じく図４（Ａ）に示したように、ｎ型多層反射膜３２上に、例えば、不純物を含まないＧａＡｓよりなる第１ガイド層３３，活性層３４および不純物を含まないＧａＡｓよりなる第２ガイド層３５を順に形成する。活性層３４は、例えば、井戸層の間に障壁層を設けた３ＱＷ（Quantum Well；量子井戸）構造とする。各井戸層は、例えば、厚みを８ｎｍとし、ＧａＩｎＮＡｓ混晶により構成する。各障壁層は、例えば、厚みを１８ｎｍとし、ＧａＡｓにより構成する。なお、ｎ型多層反射膜３２，第１ガイド層３３，活性層３４および第２ガイド層３５は、本発明の「第１半導体積層構造」の一具体例に対応する。
【００４４】
続いて、第１の実施の形態の方法により、第２ガイド層３５上の成長面４１Ａ上に、電流狭窄用の酸化層４４（図７参照）を形成するための未酸化層４２（図５（Ａ）参照）と、この未酸化層４２を保護するための被覆層４３を順に形成する。
【００４５】
すなわち、図１（Ａ）に示した工程により、第１の実施の形態と同様にして、第２ガイド層３５上の成長面４１Ａ上に、第１層２１Ａおよび第２層２１Ｂからなるマスク層２１を形成すると共に、第１層２１Ａのフッ酸に対するエッチング速度を第２層２１Ｂよりも大きくする。
【００４６】
次いで、図１（Ｂ）に示した工程により、第１の実施の形態と同様にして、マスク層２１上に、未酸化層４２の形成予定領域以外の領域に、フォトレジスト膜２２を形成する。本実施の形態では、例えば庇マスク２０が直径１０μｍの円形となるようにフォトレジスト膜２２を形成する。なお、庇マスク２０の形状は、円形の外、四角形、ストライプ状など自由に決定することができ、これにより未酸化層４２の形状も庇マスク２０の形状に応じて自由に変化させることが可能である。
【００４７】
続いて、図１（Ｃ）に示した工程により、第１の実施の形態と同様にして、フォトレジスト膜２２をマスクとしたドライエッチングにより、マスク層２１のフォトレジスト膜２２に覆われていない部分を選択的に除去する。これにより、未酸化層４２の形成予定領域以外の領域を覆うと共にフッ酸に対するエッチング速度が成長面４１Ａに近いほど大きいマスク層２１を形成する。
【００４８】
そののち、図３（Ａ）に示した工程により、第１の実施の形態と同様にして、フッ酸を用いてマスク層２１をエッチングする。これにより、図４（Ｂ）に示したように、成長面４１Ａ上に庇マスク２０が形成される。
【００４９】
庇マスク２０を形成したのち、図３（Ｂ）に示した工程により、第１の実施の形態と同様にして、図５（Ａ）に示したように、庇マスク２０が形成された成長面４１Ａ上に、例えばＭＯＣＶＤ法により、例えば厚みが４０ｎｍのアルミニウムを含有する半導体、例えばＡｌＡｓよりなる未酸化層４２を形成する。このとき、本実施の形態では、庇マスク２０の幅が成長面４１Ａに近いほど狭くなっているので、庇マスク２０の下には未酸化層４２が形成されにくくなる。よって、未酸化層４２と庇マスク２０とが接触または連続してしまうことが防止され、未酸化層４２のマスクエッジ付近での異常成長や結晶欠陥の発生が抑制される。また、未酸化層４２の厚みが庇マスク２０よりも十分に薄いので、庇マスク２０の除去が容易になる。
【００５０】
更に、庇マスク２０上は温度が低くなるので、庇マスク２０上に到達したＡｌＡｓは多結晶の堆積物４２Ａとして堆積し、ＡｌＡｓが庇マスク２０上を移動して未酸化層４２のマスクエッジ付近に取り込まれることがなくなる。よって、未酸化層４２のマスクエッジ付近において異常成長が起こって結晶欠陥が発生したり、ＡｌＧａＡｓ混晶などの多元混晶よりなる未酸化層を形成した場合に未酸化層４２のマスクエッジ付近で組成がずれたりすることなどが抑制され、良質な未酸化層４２が形成される。
【００５１】
未酸化層４２を形成したのち、同じく図３（Ｂ）に示した工程により、第１の実施の形態と同様にして、同じく図５（Ａ）に示したように、庇マスク２０が形成された成長面４１Ａ上に、例えばＭＯＣＶＤ法により、被覆層４３を形成する。被覆層４３は、未酸化層４２が大気にさらされないように保護するためのものであり、アルミニウムを含まない材料、例えばＧａＡｓにより構成する。このときも、庇マスク２０の幅が成長面４１Ａに近いほど狭くなっているので、被覆層４３は庇マスク２０の下には形成されにくくなり、未酸化層４２の表面および側面が被覆層４３で覆われる。被覆層４３の厚みは、未酸化層４２と同程度、例えば４０ｎｍとすることが好ましい。ガリウム（Ｇａ）原子のマイグレーション長が長いので未酸化層４２の表面および側面の全体を覆うことができ、未酸化層４２を大気にさらさないように確実に保護することができるからである。なお、庇マスク２０上に供給されたＧａＡｓは多結晶となって庇マスク２０上に堆積する。
【００５２】
未酸化層４２および被覆層４３を順に形成したのち、図３（Ｃ）に示した工程により、第１の実施の形態と同様にして、図５（Ｂ）に示したように、フッ酸をエッチャントとして用い、庇マスク２０をその上の堆積物４２Ａと共に除去する。これにより、成長面４１Ａ上に未酸化層４２が選択的に形成されると共に、未酸化層４２の表面および側面に被覆層４３が選択的に形成される。
【００５３】
庇マスク２０を除去したのち、図６（Ａ）に示したように、被覆層４３および第２ガイド層３５の上に、第３ガイド層３６，ｐ型多層反射膜３７およびキャップ層３８を順に形成する。第３ガイド層３６は、例えば不純物を含まないＧａＡｓにより構成する。ｐ型多層反射膜３７としては、例えば、炭素（Ｃ）などのｐ型不純物を添加した厚み約８５ｎｍのｐ型Ａｌ0.9 Ｇａ0.1 Ａｓ混晶層と、厚み２０ｎｍのグレーデッド層と、炭素（Ｃ）などのｐ型不純物を添加した厚み約７０ｎｍのｐ型ＧａＡｓ層とを、交互にこの順で例えば２８組積層したＤＢＲミラーを形成する。キャップ層３８は、例えば、亜鉛（Ｚｎ）などのｐ型不純物を添加したｐ型ＧａＡｓにより構成し、その厚みは例えば発振波長λの４分の３、すなわち約７９ｎｍとする。なお、第３ガイド層３６，ｐ型多層反射膜３７およびキャップ層３８は、本発明の「第２半導体積層構造」の一具体例に対応する。
【００５４】
以上のｎ型多層反射膜３２ないしキャップ層３８は、基板３１にオフ角をつけて形成することが好ましい。長波化しやすくなるからである。このオフ角は、例えば１５°以下とすることが好ましい。
【００５５】
キャップ層３８を形成したのち、図６（Ｂ）に示したように、例えばドライエッチングにより、第１ガイド層３３，活性層３４，第２ガイド層３５，未酸化層４２，被覆層４３，第３ガイド層３６，ｐ型多層反射膜３７およびキャップ層３８を選択的に除去し、例えば直径約４０μｍの円柱状とする。
【００５６】
第１ガイド層３３ないしキャップ層３８を選択的に除去したのち、図７に示したように、水蒸気中で例えば約４００℃に加熱することにより未酸化層４２を酸化させる。これにより、酸化アルミニウム（ＡｌＯx ）よりなる電流狭窄用の酸化層４４が形成されると共に、酸化層４４の中央に電流通路となるアパーチャ４４Ａが形成される。このとき、未酸化層４２は庇マスク２０を用いて選択的に形成されているので、未酸化層４２と被覆層４３との境界で酸化が自動的に停止する。よって、シングルモード動作を実現するためにアパーチャ４４Ａの寸法を１０μｍ以下と小さくした場合でも、酸化層４４の幅を容易かつ正確に制御し、製造歩留りを向上させることができる。また、アパーチャ４４Ａの形状に異方性が生じることが抑制され、活性層３４の発光部近傍にかかる不均一な歪みを低減して信頼性を高めることができる。更に、アパーチャ４４Ａには、ＧａＡｓよりなる被覆層４３および第３ガイド層３６が形成されているので、従来の酸化狭窄型ＶＣＳＥＬのようにアパーチャにΔＥｖの大きなＡｌＡｓ層を用いなくてもよくなる。よって、活性層３４近傍での抵抗を低減し、活性層３４近傍の発熱を抑制することができる。
【００５７】
酸化層４４を形成したのち、同じく図７に示したように、基板４１の全面にわたって、例えば蒸着法により、例えば二酸化シリコンよりなる絶縁膜３９を形成し、例えばフォトリソグラフィおよびエッチングにより絶縁膜３９を選択的に除去して、キャップ層３８上に開口を形成する。
【００５８】
絶縁膜３９に開口を形成したのち、基板４１の上全面に、例えば真空蒸着法によりチタン，白金および金を順次積層し、合金化して、ｐ側電極５１を形成する。ｐ側電極５１を形成したのち、基板４１を例えば２００μｍ程度の厚さとなるように研削し、ｐ側電極５１と同様にして、基板４１の裏側の全面に、例えば真空蒸着法により金，ＡｕＧｅおよび金を順次積層し、合金化してｎ側電極５２を形成する。ｎ側電極５２およびｐ側電極５１を形成したのち、基板４１を所定の大きさに整え、ダイボンディングおよびワイヤボンディング（いずれも図示せず）を行う。これにより、本実施の形態のＶＣＳＥＬが完成する。
【００５９】
なお、この製造方法により、成長面４１Ａ上に、厚み１μｍの二酸化シリコン（ＳｉＯ2 ）よりなる第１層２１Ａおよび厚み１００ｎｍの窒化シリコン（ＳｉＮ）よりなる第２層２１Ｂの２層構造を有し、直径１０μｍの円形の庇マスク２０を形成し、この庇マスク２０を用いて厚み４０ｎｍのＡｌＡｓよりなる未酸化層４２および厚み４０ｎｍのＧａＡｓよりなる被覆層４３を選択的に形成し、未酸化層４２を酸化させることにより酸化層４４を実際に作製し、得られた酸化層４４について赤外顕微鏡およびＳＥＭ（Scanning Electron Microscope）；走査型電子顕微鏡）によりアパーチャ４４Ａの形状を調べたところ、基板３１内全域において、ばらつきがほとんど無く、直径９μｍのアパーチャ４４Ａを形成することができた。
【００６０】
このように本実施の形態に係るＶＣＳＥＬの製造方法によれば、活性層３４上に、アルミニウムを含む未酸化層４２を選択的に形成したのち未酸化層４２を被覆層４３で覆うようにしたので、従来のようにエッチングにより未酸化層４２を選択的に除去する方法とは異なり、未酸化層４２が大気にさらされることがなく、結晶欠陥の発生を抑制し、不純物の混入をなくして信頼性を向上させることができる。また、シングルモード動作を実現するためにアパーチャ４４Ａの寸法を１０μｍ以下と小さくした場合でも、アパーチャ４４Ａの寸法を正確に制御することができ、製造歩留りを高めることができる。また、未酸化層４２の酸化を自動停止させることができ、アパーチャ４４Ａの形状に異方性が生じることを抑制し、活性層３４の発光部近傍にかかる不均一な歪みを低減して信頼性の良いＶＣＳＥＬを製造することができる。
【００６１】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。例えば、上記第２の実施の形態では、未酸化層４２をＡｌＡｓにより構成し、酸化層４４を酸化アルミニウムにより構成した場合について説明したが、未酸化層４２および酸化層４４の構成材料はこれらに限られない。例えば、未酸化層４２をＡｌＧａＡｓ混晶により構成し、酸化層をＡｌＧａＯx により構成してもよい。
【００６２】
例えば、上記第１の実施の形態では、半導体層１２としてＡｌＡｓ層を形成する場合について説明したが、半導体層として窒素を含有する半導体層を形成することもできる。この場合、半導体発光素子への応用としては、例えば、窒素を含む活性層を上記第１の実施の形態の方法で形成することにより歪みを低減することが考えられる。
【００６３】
例えば、上記第２の実施の形態では、活性層を例えばＧａＩｎＮＡｓ混晶により構成し、発振波長λを１．２μｍ以上とした通信用などに用いられるＶＣＳＥＬを製造する場合について説明したが、活性層３４の構成材料としては、３Ｂ族元素のうちの少なくともガリウム（Ｇａ）と５Ｂ族元素のうちの少なくともヒ素（Ａｓ）および窒素（Ｎ）とを含むＧａＡｓ系ＩＩＩ−Ｖ族化合物半導体を用い、発振波長λを１．２μｍ以上とするようにしてもよい。例えば、活性層３４をＧａＩｎＮＡｓＳｂ混晶またはＧａＡｓＳｂＮ混晶により構成し、発振波長を１．２μｍ以上とするようにしてもよい。また、例えば、活性層３４をＧａＡｓにより構成し、発振波長を８５０μｍ帯とするようにしてもよい。
【００６４】
更に、例えば、上記実施の形態では、ＶＣＳＥＬの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００６５】
加えて、例えば、本発明は、第２の実施の形態で説明したようなＶＣＳＥＬのみならず、端面発光型の半導体レーザにも適用可能である。その場合、例えば、庇マスク２０をストライプ状に形成すればよい。
【産業上の利用可能性】
【００６６】
本発明による半導体層の製造方法は、第２の実施の形態で説明したＶＣＳＥＬの外、例えば自己整合型（ＳＡＳ；Self Aligned Structure）半導体レーザなどに適用可能である。
【００６７】
本発明による半導体発光素子の製造方法は、例えば、光ファイバ通信あるいは光配線の光源などとして用いられる通信用レーザの製造に好適である。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施の形態に係る半導体層の製造方法を工程順に表した断面図である。
【図２】窒化シリコンの成長温度とフッ酸に対するエッチング速度との関係を表す図である。
【図３】図１に続く製造工程を表す断面図である。
【図４】本発明の第２の実施の形態に係るＶＣＳＥＬの製造方法を工程順に表した断面図である。
【図５】図４に続く製造工程を表す断面図である。
【図６】図５に続く製造工程を表す断面図である。
【図７】図６に続く製造工程を表す断面図である。
【符号の説明】
【００６９】
１１，３１…基板、１１Ａ，４１Ａ…成長面、１２…半導体層、１３…被覆層、２０…庇マスク、２１…マスク層、２１Ａ…第１層、２１Ｂ…第２層、２２…フォトレジスト膜、３２…ｎ型多層反射膜、３３…第１ガイド層、３４…活性層、３５…第２ガイド層、４２…未酸化層、４３…被覆層、３６…第３ガイド層、３７…ｐ型多層反射膜、３８…キャップ層、４４…酸化層、３９…絶縁膜、５１…ｐ側電極、５２…ｎ側電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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