(57)【要約】    【課題】  コーナー条件の全組み合わせを考慮した高精度のタイミング検証が可能となるタイミング検証システムを提供する。    【解決手段】  集積回路のタイミング検証システムであって、タイミング検証において考慮すべき複数のコーナー条件の全組み合わせのうち、コーナー条件に対するセル遅延値と配線遅延値の遅延変動係数の類似性を元に、遅延差の最大値を包含できるような選択変動係数を選択し、当該選択変動係数による補正を他のコーナー条件のセル遅延と配線遅延に対して行うことにより、ワーストタイミング条件を生成する。【選択図】    図１
2005141434.tif 000002
【特許請求の範囲】
【請求項１】
集積回路のタイミング検証システムであって、
タイミング検証において考慮すべき複数のコーナー条件の全組み合わせのうち、クロック系パスとデータ系パスとの遅延差が最大値となるコーナー条件を決定し、当該コーナー条件に基づいてタイミング検証を行うことを特徴とするタイミング検証システム。
【請求項２】
前記コーナー条件に対するセル遅延値と配線遅延値の遅延変動係数の類似性を元に、前記遅延差の最大値を包含できるような遅延変動係数を選択変動係数として選択し、当該選択変動係数による補正を他のコーナー条件のセル遅延と配線遅延に対して行うことにより、ワーストタイミング条件を生成することを特徴とする請求項１に記載のタイミング検証システム。
【請求項３】
前記選択変動係数の選択に際し、前記セル遅延値と配線遅延値の遅延変動係数の差が最大となる前記コーナー条件の前記セル遅延値と配線遅延値の遅延変動係数を選択変動係数として選択することを特徴とする請求項２に記載のタイミング検証システム。
【請求項４】
前記コーナー条件の何れかを基準条件とし、当該基準条件における前記セル遅延値と配線遅延値の遅延変動係数と、他のコーナー条件における前記セル遅延値と配線遅延値の遅延変動係数との差を求め、当該差がプラスになるグループとマイナスになるグループとに分け、当該各グループにおいて最大と最小の前記セル遅延値と配線遅延値の遅延変動係数を、それぞれ前記セル遅延値と配線遅延値の選択変動係数として選択することを特徴とする請求項２または請求項３に記載のタイミング検証システム。
【請求項５】
前記コーナー条件のうちの複数を基準条件とし、当該複数の基準条件における前記セル遅延値と配線遅延値の遅延変動係数と、他のコーナー条件における前記セル遅延値と配線遅延値の遅延変動係数との差を求め、当該差が最大となる前記コーナー条件における最大と最小の前記セル遅延値と配線遅延値の遅延変動係数を、それぞれ前記セル遅延値と配線遅延値の選択変動係数として選択することを特徴とする請求項２または請求項３に記載のタイミング検証システム。
【請求項６】
コンピュータ装置上で実行され、集積回路のタイミング検証を行うタイミング検証プログラムであって、
タイミング検証において考慮すべき複数のコーナー条件の全組み合わせのうち、クロック系パスとデータ系パスとの遅延差が最大値となるコーナー条件を決定し、当該コーナー条件に基づいてタイミング検証を行う機能を有することを特徴とするタイミング検証プログラム。
【請求項７】
前記コーナー条件に対するセル遅延値と配線遅延値の遅延変動係数の類似性を元に、前記遅延差の最大値を包含できるような遅延変動係数を選択変動係数として選択する機能と、当該選択変動係数による補正を他のコーナー条件のセル遅延と配線遅延に対して行うことにより、ワーストタイミング条件を生成する機能を有することを特徴とする請求項６に記載のタイミング検証プログラム。
【請求項８】
前記選択変動係数の選択に際し、前記セル遅延値と配線遅延値の遅延変動係数の差が最大となる前記コーナー条件の前記セル遅延値と配線遅延値の遅延変動係数を選択変動係数として選択する機能を有することを特徴とする請求項７に記載のタイミング検証プログラム。
【請求項９】
前記コーナー条件の何れかを基準条件とし、当該基準条件における前記セル遅延値と配線遅延値の遅延変動係数と、他のコーナー条件における前記セル遅延値と配線遅延値の遅延変動係数との差を求める機能と、当該差がプラスになるグループとマイナスになるグループとに分け、当該各グループにおいて最大と最小の前記セル遅延値と配線遅延値の遅延変動係数を、それぞれ前記セル遅延値と配線遅延値の選択変動係数として選択する機能を有することを特徴とする請求項７または請求項８に記載のタイミング検証プログラム。
【請求項１０】
前記コーナー条件のうちの複数を基準条件とし、当該複数の基準条件における前記セル遅延値と配線遅延値の遅延変動係数と、他のコーナー条件における前記セル遅延値と配線遅延値の遅延変動係数との差を求める機能と、当該差が最大となる前記コーナー条件における最大と最小の前記セル遅延値と配線遅延値の遅延変動係数を、それぞれ前記セル遅延値と配線遅延値の選択変動係数として選択する機能を有することを特徴とする請求項７または請求項８に記載のタイミング検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路のタイミング検証システムに関し、特に、全コーナー条件を包含するワーストコーナー条件でタイミング検証を可能にするタイミング検証システム、タイミング検証プログラムに関する。
【背景技術】
【０００２】
従来、集積回路のタイミング設計（検証）においては、パスの遅延値が最小及び最大となる２つのコーナー条件だけに基づいてタイミング検証を行っていた。
【０００３】
図１０にタイミングコーナー条件の項目例を示す。ここでは、トランジスタプロセス（Process）、電源電圧(Vdd)、温度条件（Temperature）において、遅延値が最小及び最大となる２つのコーナー条件をＭＩＮとＭＡＸで示している。
【０００４】
従来のタイミング検証では、図１０にタイミングコーナー条件についてパスの遅延値が最小及び最大となる、コーナー条件だけで検証を行っているが、より高精度のタイミング検証を実現するためには、タイミング設計において考慮すべき複数のコーナー条件（例えば、トランジスタプロセス・配線プロセス、電源電圧、温度条件、シグナルインティグリティ項目など）での全組み合わせを考慮した上で、パスの遅延値のみならず、相対パスの遅延差（スキュー）まで含めて、タイミング条件が最悪値（最大値）となるコーナー条件について検証を行う必要がある。
【０００５】
図１１に、タイミング検証の対象となる回路例とタイミングチャートを示す。入力Ａから各々のパスの出力Ｃ１、Ｃ２までの遅延時間は、コーナー条件ごとに異なる。従って、相対的な出力Ｃ１、Ｃ２の遅延時間の差は各々のパスの遅延時間の最小値（ｍｉｎ）と最大値（ｍａｘ）の間である区間Ｓ内に存在する。
【０００６】
コーナー条件の全組み合わせにおける遅延時間の最大値（ｍａｘ）と最小値（ｍｉｎ）の遅延値を用いてタイミング検証することは、場合によってはＳＥＴＵＰ時間とＨＯＬＤ時間を満足するタイミング領域が見つからずタイミング設計が困難になる。
【０００７】
区間Ｓが幅を持つのは、セル遅延変動と配線遅延変動の電圧依存性や温度依存性が異なるためであり、単に遅延値が最小及び最大となる２つのコーナー条件だけでは相対的なパス遅延値の差が正確に計算できなかった。
【０００８】
図１２と図１３を用いて従来のＳＥＴＵＰ−ＨＯＬＤ検証方法における問題点を説明する。
【０００９】
上述したように、従来の検証方法では、遅延値が最小及び最大となる２つのコーナー条件ごとに検証を行う。
【００１０】
従って、図１２に示す遅延値が最小となるコーナー条件ではデータ系パス、及びクロック系パスともに最小遅延時間であるＴｄｍｉｎ及びＴｃｍｉｎでＳＥＴＵＰ−ＨＯＬＤタイミング検証を実施するため、コーナー条件が変わったときの遅延変動を考慮できないことになり、これにより正確なタイミング検証が不可能となる。
【００１１】
一方、図１３に示す遅延値が最大となるコーナー条件でも、データ系パス、及びクロック系パスともに最大遅延時間であるＴｄｍａｘ及びＴｃｍａｘでＳＥＴＵＰ−ＨＯＬＤタイミング検証を実施するため、コーナー条件項目が変わったときの遅延変動を考慮できないことになり、同じように正確なタイミング検証が不可能となる。
【００１２】
また、従来のパスの遅延値の算出方法としては、例えば特開平９−３１１８７７号公報（特許文献１）に開示されているセルの遅延時間算出方法がある。この特許文献１に示される遅延時間の計算においては、算出したセルと遅延時間に、セルごとに設定された最大誤差を乗じることにより、最大遅延時間又は最小遅延時間を算出するものである。
【特許文献１】特開平９−３１１８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように、従来のタイミング検証手法においては、パスの遅延値が最小及び最大となる２つのコーナー条件だけに基づいてタイミング検証を行い、複数のタイミングコーナー条件（例えば、トランジスタプロセス・配線プロセス、電源電圧、温度条件、シグナルインティグリティ項目など）での全組み合わせを考慮した上でタイミング検証を行っていないので高精度な検証ができないという問題があった。
【００１４】
また、場合によっては、コーナー条件の全組み合わせによる最大遅延時間と最小遅延時間を用いるとＳＥＴＵＰ時間とＨＯＬＤ時間を満足するタイミング領域が見つからずタイミング設計が困難になるという可能性もあった。
【００１５】
本発明の目的は、コーナー条件の全組み合わせを考慮した高精度のタイミング検証が可能となるタイミング検証システムを提供することにある。
【００１６】
また、本発明の他の目的は、ワーストとなるタイミングコーナー条件を生成してタイミング検証を行うことにより、タイミング検証において考慮すべき複数のタイミングコーナー条件の組み合わせの全てについてタイミング検証を行う無駄を削減するタイミング検証システムを提供することにある。
【課題を解決するための手段】
【００１７】
本発明による集積回路のタイミング検証システムでは、タイミング検証において考慮すべき複数のタイミングコーナー条件（例えば、トランジスタプロセス・配線プロセス、電源電圧、温度条件、シグナルインティグリティなど）の全組み合わせについて、設計感度解析を行うことにより、必要なコーナー条件を選択する。ここで、設計感度とは、クロック系パスとデータ系パスとの遅延差（スキュー）を指標とする。遅延差の最悪値（最大値）を各コーナー条件で考慮することでタイミング検証を実施する。そこで、各コーナー条件でのセル遅延と配線遅延の遅延変動係数に着目し、遅延変動係数の類似性を元に、遅延差の最悪値（最大値）を包含できるような遅延変動係数を選択変動係数として選択し、この選択変動係数によって、コーナー条件が変動した場合の遅延値の補正を、セル遅延と配線遅延に対して各々行うことにより、擬似的なワーストタイミング条件を生成する。
【発明の効果】
【００１８】
本発明のタイミング検証システムによれば、以下に述べるような優れた効果が得られる。
【００１９】
コーナー条件の変動に対するクロック系パスとデータ系パスとの遅延差をコーナー条件ごとに基準条件に対するセル遅延変動係数の値と配線遅延変動係数の値の差の大きさで示すことにより、コーナー条件変動時にワーストとなるタイミングコーナー条件におけるセル遅延変動係数と配線遅延変動係数の組み合わせを決定することができる。この選択変動係数によって、コーナー条件が変動した場合の遅延値の補正を、セル遅延と配線遅延に対して行うことにより、擬似的なワーストタイミング条件が生成できる。これにより、コーナー条件の全組み合わせを考慮した高精度のタイミング検証が可能となる。
【００２０】
ワーストとなるタイミングコーナー条件を生成してタイミング検証を行うことにより、タイミング検証において考慮すべき複数のタイミングコーナー条件の組み合わせの全てについてタイミング検証を行う無駄を削減することができる。
【実施例】
【００２１】
以下、本発明の好ましい実施例について図面を参照して詳細に説明する。
（第１の実施例）
本発明による集積回路のタイミング検証システムでは、タイミング検証において考慮すべき複数のタイミングコーナー条件（例えば、トランジスタプロセス・配線プロセス、電源電圧、温度条件、シグナルインティグリティなど）の全組み合わせを考慮した上で、クロック系パスとデータ系パスの遅延差が最悪値（最大値）となるコーナー条件についてタイミング検証を行う。そこで、各コーナー条件でのセル遅延と配線遅延の遅延変動係数に着目し、遅延変動係数の類似性を元に、遅延差の最悪値（最大値）を包含できるような遅延変動係数を選択変動係数として選択し、この選択変動係数によって、コーナー条件が変動した場合の遅延値の補正を、セル遅延と配線遅延の各々に対して行うことにより、擬似的なワーストタイミング条件が生成できる。
【００２２】
遅延変動係数の生成及びタイミングコーナー条件を生成する選択変動係数の選択について図２のフローチャートを参照して説明する。ここでは、クロック系パスとデータ系パスとの遅延差（スキュー）に着目し、各コーナー条件の組み合わせにおけるセル遅延と配線遅延の遅延変動係数を求める。
【００２３】
まず、評価回路の回路データとタイミングコーナー条件に関する情報の設定を行う（ステップ２０１）。このタイミングコーナー条件の内容例を図４に示す。
【００２４】
ここでのタイミングコーナー条件は、トランジスタプロセス、配線プロセス、電源電圧、温度条件（以降、ＰＷＶＴと称す）の４つのコーナー条件を組み合わせた内容となっており、ＦＡＳＴは遅延最小、ＳＬＯＷは遅延最大をそれぞれ示している。
【００２５】
次に、設定したタイミングコーナー条件（ＰＷＶＴ条件）に基づいて評価回路について回路シミュレーションを実行して遅延値を求める（ステップ２０２）。
【００２６】
遅延変動係数を求めるための評価回路を図３に示す。図示のように、評価回路はセルモデルと配線モデルで構成されている。
【００２７】
セルモデルはinverter、nand、norなどの代表的なセルを含み、それらのセルごとに回路シミュレーションを実行して遅延値を求める。一方、配線モデルについては、ＲＣラダーモデルとする。
【００２８】
評価回路のセルモデルと配線モデルのそれぞれについて、配線長（例えば、ｓｈｏｒｔ：短、ｌｏｎｇ：長）に応じて回路シミュレーションを実行してタイミングコーナー条件に応じた遅延値を求める。
【００２９】
なお、遅延値については、回路シミュレーション時にパス遅延（ＴＰ）をセル遅延（ＴＧ）と配線遅延（ＴＷ）とに分けておく。
【００３０】
タイミングコーナー条件の中から基準となるＰＷＶＴ条件を基準条件として設定し、基準条件とは異なる全てのＰＷＶＴ条件でのセル遅延（ＴＧ）及び配線遅延（ＴＷ）に対する遅延変動係数（率）を算出する（ステップ２０３）。
【００３１】
遅延変動係数は、変動後のＰＷＶＴ条件での遅延値と基準ＰＷＶＴ条件での遅延値との比である。
【００３２】
例えば、基準条件をＰＷＶＴ条件「ｆｆｆｆ」（図４）とした場合、ＰＷＶＴ条件「ｆｆｆｓ」のセル遅延変動係数（ＤＦＧ）及び配線遅延変動係数（ＤＦＷ）は式（１）によって計算される。
ＤＦＧfffs＝ＴＧfffs／ＴＧffff
ＤＦＷfffs＝ＴＷfffs／ＴＷffff              式（１）
【００３３】
次に、遅延変動係数（ＤＦＧ）及び配線遅延変動係数（ＤＦＷ）の選択処理を実行する（ステップ２０４）。
【００３４】
この遅延変動係数（ＤＦＧ）及び配線遅延変動係数（ＤＦＷ）の選択処理は、以下のようにしてなされる。
【００３５】
クロック系パスとデータ系パスとの遅延差は、ＰＷＶＴ条件によって生じるパス相互のセル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）との差によって決まると考えられる。
【００３６】
そこで、セル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）の類似性を元に、係数差の最悪値（最大値）を包含できるようにＰＷＶＴ条件の選択（グループ化）を行う。
【００３７】
図５と図６に、ＰＷＶＴ条件「ｆｆｆｆ」を基準とした場合の遅延変動係数と条件選択結果の例を示す。
【００３８】
まず、図５に示すように、ＰＷＶＴ条件ごとにセル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）の差（ＤＦＧ−ＤＦＷ）求め（ステップ２０４１）、この係数差がプラスになるグループとマイナスになるグループとに分ける（ステップ２０４２）。
【００３９】
図５の例の場合、セル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）との係数差が最悪値（最大値）となる条件は、プラス側での係数差が最大となるＰＷＶＴ条件＝「ｓｆｓｆ」、マイナス側ではＰＷＶＴ条件＝「ｆｓｆｓ」となる。
【００４０】
次に、これらの係数の包含関係を検査することにより、セル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）の中から選択変動係数を選択する（ステップ２０４３）。
【００４１】
係数の包含関係についての検査と選択の例を図６を用いて説明する。
【００４２】
図５のプラス側のグループでは、ＰＷＶＴ条件＝「ｓｆｓｆ」のセル遅延変動係数（ＤＦＧ）は係数の大きいグループに属しており、他のＰＷＶＴ条件におけるセル遅延変動係数（ＤＦＧ）に対して最大値となっている。
【００４３】
一方、ＰＷＶＴ条件＝「ｓｆｓｆ」の配線遅延変動係数（ＤＦＷ）は係数の小さいグループに属し、他のＰＷＶＴ条件における配線遅延変動係数（ＤＦＷ）に対して最小値となっている。
【００４４】
従って、セル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）との差は最大となるため、ＰＷＶＴ条件＝「ｓｆｓｆ」でのセル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）が選択変動係数として選択される。
【００４５】
一方、図５のマイナス側のグループでは、ＰＷＶＴ条件＝「ｆｓｆｓ」のセル遅延変動係数（ＤＦＧ）は係数の小さなグループに属し、他のＰＷＶＴ条件におけるセル遅延変動係数（ＤＦＧ）に対して最小値となっている。このＰＷＶＴ条件＝「ｆｓｆｓ」のセル遅延変動係数（ＤＦＧ）が選択変動係数として選択される。
【００４６】
また、ＰＷＶＴ条件＝「ｆｓｆｓ」の配線遅延変動係数（ＤＦＷ）は係数の大きいグループに属しているが最大値ではない。
【００４７】
そこで、ＰＷＶＴ条件＝「ｓｆｓｆ」の配線遅延変動係数（ＤＦＷ）よりも大きくセル遅延変動係数（ＤＦＧ）との差が最大となるＰＷＶＴ条件＝「ｓｓｓｓ」での配線遅延変動係数（ＤＦＷ）が選択変動係数として選択される。
【００４８】
従って、上記の手順により選択された係数は、図６に示されるように、全コーナー条件（ＰＷＶＴ条件）での遅延変動係数値を包含する係数となる。
【００４９】
同様に、タイミング検証を行う順序回路のＳＥＴＵＰ−ＨＯＬＤ値についても、図２に示す手順に従って評価回路の代わりに順序回路について回路シミュレーションを実行して遅延変動係数を求め、タイミングが最悪値（最大値）となるような遅延変動係数を選択変動係数としてを求める。
【００５０】
図１に本発明によるタイミング検証システムの概略構成を示す。本発明のタイミング検証システムは、タイミング検証を行う対象である集積回路の回路設計情報（ネットリスト）１０に対して予め求めたタイミングコーナー条件を生成する選択変動係数２０を適用しながら遅延計算部３０で遅延値を計算し、遅延計算された複数の回路遅延情報５０に対してタイミング検証部６０によって各々タイミング検証を行う。
【００５１】
遅延計算部３０による遅延値の計算においては、評価回路の回路シミュレーションで求めたセル遅延値と配線遅延値、予め設定した基準となるコーナー条件をライブラリ情報４０として参照し、基準となるコーナー条件ごとにセル遅延値と配線遅延値を求めると共に、その求めたセル遅延値と配線遅延値に対して先に求めた選択変動係数２０としてのセル遅延変動係数と配線遅延変動係数をそれぞれ乗算する補正を行うことで、タイミング検証に用いるセル遅延値と配線遅延値を算出する。
【００５２】
図１のタイミング検証部６０によるタイミング検証においては、上記のようにして得られた補正後の遅延値を用い、クロック系パスとデータ系パスとの遅延差（スキュー）の最悪値（最大値）を遅延計算あるいはタイミング検証時に考慮することで、全コーナー条件を包含するワーストコーナー条件でタイミング検証を実施する。
【００５３】
本実施例によるタイミング検証システムは、上記各構成要素をハードウェア的に実現することは勿論として、例えば、プログラム制御可能なコンピュータ処理装置（ＣＰＵ）上で、選択変動係数の決定プログラムを含むタイミング検証プログラム（アプリケーション）をロードして実行することにより、上記各構成要素の機能をソフトウェア的に実現し、以下に述べる処理を実行するシステムとして提供することができる。このタイミング検証プログラム（選択変動係数決定プログラムを含む）は、磁気ディスク、半導体メモリその他の記録媒体に格納され、その記録媒体からコンピュータ処理装置にロードされ、コンピュータ処理装置の動作を制御することにより、遅延時間計算を含むタイミング解析に必要な各機能を実現する。
【００５４】
図９に示す構成の相対パスに対するＳＥＴＵＰ−ＨＯＬＤ検証について説明する。ＳＥＴＵＰ検証及びＨＯＬＤ検証を行う相対パスは、図７に示すように、クロック系パスとデータ系パス、２つの順序回路からなる。
【００５５】
図中の矢印で示す範囲は、ＰＷＶＴ条件による基準条件からの遅延変動幅をを示している。
【００５６】
ＳＥＴＵＰタイミングにおけるワーストコーナー条件は、データ系パスの遅延時間が最も大きくなる場合（Ｔｄｘ）で、かつクロック系パスの遅延時間が最も小さくなる場合（Ｔｄ０）となる。
【００５７】
一方、ＨＰＬＤタイミングのワーストコーナー条件は、データ系パスの遅延時間が最も小さくなる場合（Ｔｄ０）で、かつクロック系パスの遅延時間が最も大きくなる場合（Ｔｄｘ）となる。
【００５８】
以下、第１の実施例による選択変動係数を用いた検証手順について述べる。
【００５９】
ここで、Ｔｄ０はデータ系パス（ｄａｔａ）のＰＷＶＴ基準条件を「ｆｆｆｆ」とした場合の遅延時間とし、Ｔｄｘは基準条件とは異なるＰＷＶＴ条件の遅延時間とする。
【００６０】
同様に、Ｔｃ０、Ｔｃｘは、それぞれクロック系パス（ｃｌｏｃｋ）の基準条件の遅延時間と、基準条件とは異なるＰＷＶＴ条件の遅延時間とする。
【００６１】
Ｔｄｘ及びＴｃｘは、ＰＷＶＴ条件により分布を持っている。ワーストタイミングを考慮するためには、Ｔｄｘ−Ｔｄ０（Ｔｄ０とＴｄｘの遅延時間差）が最も大きくなるＰＷＶＴ条件、及びＴｃ０−Ｔｃｘ（Ｔｃ０とＴｃｘの遅延時間差）が最も大きくなるＰＷＶＴ条件での遅延値を得るような遅延値の補正を実行する。
【００６２】
データ系パスに比べてクロック系パスの方が配線遅延の割合が多い相対パスにおいて、基準条件＝「ｆｆｆｆ」の場合、ＳＥＴＵＰタイミングのワースト条件は、配線遅延変動係数が小さく、セル遅延変動係数が大きい場合となる。
【００６３】
従って、ＰＷＶＴ条件＝「ｓｆｓｆ」時の配線遅延変動係数（ＤＦＷ）とセル遅延変動係数（ＤＦＧ）で遅延補正をすることにより、データ系パスの遅延時間はＴｄｘとなり、クロック系パスの遅延時間はＴｃ０となるため、ワーストとなるＳＥＴＵＰタイミング条件での検証が可能となる。
【００６４】
また、ＨＯＬＤタイミングのワースト条件は、配線遅延変動係数が大きく、セル遅延変動係数が小さい場合となる。
【００６５】
従って、ＰＷＶＴ条件＝「ｓｓｓｓ」時の配線遅延変動係数（ＤＦＷ）とＰＷＶＴ条件＝「ｆｓｆｓ」時のセル遅延変動係数（ＤＦＧ）で遅延補正することにより、データ系パスの遅延時間はＴｄ０となり、クロック系パスの遅延時間はＴｃｘとなるため、ワーストとなるＨＯＬＤタイミング条件での検証が可能となる。
【００６６】
一方、クロック系パスに比べてデータ系パスの方が配線遅延の割合が多い相対パスについては上記の条件とは逆となり、ＳＥＴＵＰタイミングのワースト条件は、配線遅延変動係数（ＤＦＷ）が大きく、セル遅延変動係数（ＤＦＧ）が小さい場合となる。
【００６７】
従って、ＰＷＶＴ条件＝「ｓｓｓｓ」時の配線遅延変動係数（ＤＦＷ）とＰＷＶＴ条件＝「ｆｓｆｓ」時のセル遅延変動係数（ＤＦＧ）で遅延補正することにより、データ系パスの遅延時間はＴｄｘとなり、クロック系パスの遅延時間はＴｃ０となるため、ワーストとなるＳＥＴＵＰタイミングでの検証が可能となる。
【００６８】
また、ＨＯＬＤタイミングのワースト条件は、配線遅延変動係数が小さく、セル遅延変動係数が大きい場合となる。
【００６９】
従って、ＰＷＶＴ条件＝「ｓｆｓｆ」時の配線遅延変動係数（ＤＦＷ）とＰＷＶＴ条件＝「ｆｓｆｓ」時のセル遅延変動係数（ＤＦＧ）で遅延補正することにより、データ系パスの遅延時間はＴｄ０となり、クロック系パスの遅延時間はＴｃｘとなるため、ワーストとなるＨＯＬＤタイミング条件での検証が可能となる。
【００７０】
（第２の実施例）
第１の実施例では、ＰＷＶＴ条件のうちの一つを基準条件として選択変動係数を決定したが、本第２の実施例では、基準条件を複数（２つ）設定して選択変動係数を決定する。
【００７１】
図７と図８に、基準条件をＰＷＶＴ条件＝「ｆｆｆｆ」及び「ｓｓｓｓ」の２つの条件とした場合の遅延変動係数と選択変動係数の選択結果例を示す。
【００７２】
基準条件であるＰＷＶＴ条件＝「ｆｆｆｆ」と「ｓｓｓｓ」ごとに、第１の実施例と同様の手順よって、セル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）から選択変動係数が選択される。
【００７３】
基準条件がＰＷＶＴ条件＝「ｆｆｆｆ」の場合、プラス側のグループでは、ＰＷＶＴ条件＝「ｆｆｓｆ」のセル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）が選択変動係数として決定され、マイナス側のグループでは、ＰＷＶＴ条件＝「ｆｓｆｓ」のセル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）が選択変動係数として決定される。
【００７４】
また、基準条件がＰＷＶＴ条件＝「ｓｓｓｓ」の場合、プラス側のグループでは、ＰＷＶＴ条件＝「ｓｆｓｆ」のセル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）が選択変動係数として決定され、マイナス側のグループでは、ＰＷＶＴ条件＝「ｓｓｆｓ」のセル遅延変動係数（ＤＦＧ）と配線遅延変動係数（ＤＦＷ）が選択変動係数として決定される。
【００７５】
ＰＷＶＴ条件の基準条件を増やすことにより、より適切なセル遅延変動係数（ＤＦＧ）、配線遅延変動係数（ＤＦＷ）が選択変動係数として選択される。上記のように得られた選択変動係数を用いることにより、第１の実施例の場合よりも高精度なタイミング検証が可能となる。
【００７６】
以上好ましい実施例をあげて本発明を説明したが、本発明は必ずしも上記実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施例によるタイミング検証システムの構成を示すブロック図である。
【図２】遅延変動係数の生成及びタイミングコーナー条件を生成する選択変動係数の選択処理の内容を説明するフローチャートである。
【図３】遅延変動係数を求めるための評価回路の例を示す図である。
【図４】タイミングコーナー条件の内容例を示す図である。
【図５】本発明の第１の実施例による遅延変動係数の差をとった状態を示す図である。
【図６】本発明の第１の実施例による選択変動係数の選択結果例を示す図である。
【図７】本発明の第２の実施例による遅延変動係数の差をとった状態を示す図である。
【図８】本発明の第２の実施例による選択変動係数の選択結果例を示す図である。
【図９】タイミング検証（ＳＥＴＵＰ検証及びＨＯＬＤ検証）を行う相対パスの例を示す図である。
【図１０】従来のタイミング検証におけるコーナー条件の例を示す図である。
【図１１】タイミング検証の対象となる回路例と遅延時間のタイミングチャートを示す図である。
【図１２】従来のＳＥＴＵＰ−ＨＯＬＤ検証方法における問題点を説明するための図である。
【図１３】従来のＳＥＴＵＰ−ＨＯＬＤ検証方法における問題点を説明するための図である。
【符号の説明】
【００７８】
１０：回路設計情報
２０：選択変動係数
３０：遅延計算部
４０：ライブラリ情報
５０：遅延情報
６０：タイミング検証部
【図１】
2005141434.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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