(57)【要約】【課題】  Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するＴＦＴとＬｏｆｆ領域を有するＴＦＴとを同一基板上に作り分け、イオン注入工程のスループットを高める半導体装置の作製方法を提供する。【解決手段】  活性層と、活性層に接するゲート絶縁膜と、ゲート絶縁膜を間に挟んで活性層と重なっているゲート電極とを有するトランジスタが設けられた半導体装置の作製方法であって、活性層に対して斜めの一の方向から不純物を注入することで、活性層のうち、ゲート絶縁膜を間に挟んでゲート電極と重なっている第１の領域の一部と、活性層のうち、第１の領域以外の第２の領域とに不純物を添加し、第１の領域に対して第２の領域は、一の方向に位置していることを特徴とする半導体装置の作製方法。【選択図】  図１
2005057253.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを有し、
前記複数のトランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記複数のトランジスタには、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第２の不純物領域を有するトランジスタが含まれており、
前記第２の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域及び前記第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記第２の不純物領域を有するトランジスタのうち、同じ極性を有する全てのトランジスタは、前記チャネル形成領域に対する前記第２の不純物領域の位置が揃っていることを特徴とする半導体装置。
【請求項２】
複数のトランジスタを有し、
前記複数のトランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記複数のトランジスタには、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第２の不純物領域を有するトランジスタが含まれており、
前記第２の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域及び前記第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記第２の不純物領域を有するトランジスタのうち、同じ極性を有する全てのトランジスタは、前記第２の不純物領域から前記チャネル形成領域への向きが揃っていることを特徴とする半導体装置。
【請求項３】
複数のトランジスタを有し、
前記複数のトランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記複数のトランジスタには、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第２の不純物領域を有するトランジスタと、一の方向に沿うように前記チャネル形成領域と前記第１の不純物領域が接しているトランジスタとが含まれており、
前記第２の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域及び前記第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記チャネル形成領域と前記第１の不純物領域が接しているトランジスタは、前記活性層のうち、前記チャネル形成領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域を有するトランジスタのうち、一の極性を有する全てのトランジスタは、前記チャネル形成領域に対する前記第２の不純物領域の位置が前記一の方向に揃っていることを特徴とする半導体装置。
【請求項４】
複数のトランジスタを有し、
前記複数のトランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記複数のトランジスタには、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第２の不純物領域を有するトランジスタと、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第３の不純物領域を有するトランジスタとが含まれており、
前記第２の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域及び前記第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第３の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域及び前記第３の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記第２の不純物領域を有するトランジスタのうち、一の極性を有する全てのトランジスタは、前記チャネル形成領域に対する前記第２の不純物領域の位置が一の方向に揃っており、
前記第３の不純物領域を有するトランジスタのうち、前記一の極性を有する全てのトランジスタは、前記チャネル形成領域と前記第３の不純物領域が、前記一の方向に沿うように接していることを特徴とする半導体装置。
【請求項５】
トランジスタを有し、
前記トランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記トランジスタは、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に一対の第２の不純物領域を有しており、
前記活性層のうち、前記チャネル形成領域及び前記一対の第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記一対の第２の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記チャネル形成領域に対する前記一対の第２の不純物領域の位置が揃っていることを特徴とする半導体装置。
【請求項６】
複数のトランジスタを有し、
前記複数のトランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記複数のトランジスタには、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第２の不純物領域を有するトランジスタと、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間にオフセット領域を有するトランジスタとが含まれており、
前記第２の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域及び前記第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記オフセット領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記第２の不純物領域を有するトランジスタのうち、一の極性を有する全てのトランジスタは、前記チャネル形成領域に対する前記第２の不純物領域の位置が一の方向に揃っており、
前記オフセット領域を有するトランジスタのうち、前記一の極性を有する全てのトランジスタは、前記チャネル形成領域に対する前記オフセット領域の位置が前記一の方向とは逆の方向に揃っていることを特徴とする半導体装置。
【請求項７】
第１の基板と、前記第１の基板上に形成された表示素子と、前記表示素子を間に挟んで前記第１の基板と重なっている第２の基板と、前記表示素子の動作を制御するための集積回路が形成された第３の基板とを有し、
前記集積回路が有する複数のトランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記複数のトランジスタには、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第２の不純物領域を有するトランジスタが含まれており、
前記第２の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域及び前記第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記第２の不純物領域を有するトランジスタのうち、同じ極性を有する全てのトランジスタは、前記チャネル形成領域に対する前記第２の不純物領域の位置が揃っていることを特徴とする半導体装置。
【請求項８】
第１の基板と、前記第１の基板上に形成された表示素子と、前記表示素子を間に挟んで前記第１の基板と重なっている第２の基板と、前記表示素子の動作を制御するための集積回路が形成された第３の基板とを有し、
前記集積回路が有する複数のトランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記複数のトランジスタには、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第２の不純物領域を有するトランジスタと、一の方向に沿うように前記チャネル形成領域と前記第１の不純物領域が接しているトランジスタとが含まれており、
前記第２の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域及び前記第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記チャネル形成領域と前記第１の不純物領域が接しているトランジスタは、前記活性層のうち、前記チャネル形成領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域を有するトランジスタのうち、一の極性を有する全てのトランジスタは、前記チャネル形成領域に対する前記第２の不純物領域の位置が前記一の方向に揃っていることを特徴とする半導体装置。
【請求項９】
第１の基板と、前記第１の基板上に形成された表示素子と、前記表示素子を間に挟んで前記第１の基板と重なっている第２の基板と、前記表示素子の動作を制御するための集積回路が形成された第３の基板とを有し、
前記集積回路が有する複数のトランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記複数のトランジスタには、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第２の不純物領域を有するトランジスタと、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第３の不純物領域を有するトランジスタとが含まれており、
前記第２の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域及び前記第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第３の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域及び前記第３の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記第２の不純物領域を有するトランジスタのうち、一の極性を有する全てのトランジスタは、前記チャネル形成領域に対する前記第２の不純物領域の位置が一の方向に揃っており、
前記第３の不純物領域を有するトランジスタのうち、前記一の極性を有する全てのトランジスタは、前記チャネル形成領域と前記第３の不純物領域が、前記一の方向に沿うように接していることを特徴とする半導体装置。
【請求項１０】
第１の基板と、前記第１の基板上に形成された表示素子と、前記表示素子を間に挟んで前記第１の基板と重なっている第２の基板と、前記表示素子の動作を制御するための集積回路が形成された第３の基板とを有し、
前記集積回路が有する複数のトランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記複数のトランジスタには、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間に第２の不純物領域を有するトランジスタと、前記活性層が前記チャネル形成領域と前記第１の不純物領域の間にオフセット領域を有するトランジスタとが含まれており、
前記第２の不純物領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域及び前記第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記オフセット領域を有するトランジスタは、前記活性層のうち、前記チャネル形成領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記第２の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記第２の不純物領域を有するトランジスタのうち、一の極性を有する全てのトランジスタは、前記チャネル形成領域に対する前記第２の不純物領域の位置が一の方向に揃っており、
前記オフセット領域を有するトランジスタのうち、前記一の極性を有する全てのトランジスタは、前記チャネル形成領域に対する前記オフセット領域の位置が前記一の方向とは逆の方向に揃っていることを特徴とする半導体装置。
【請求項１１】
第１の基板と、前記第１の基板上に形成された表示素子と、前記表示素子を間に挟んで前記第１の基板と重なっている第２の基板と、前記表示素子の動作を制御するための集積回路が形成された第３の基板とを有し、
前記集積回路が有するトランジスタは、チャネル形成領域及び前記チャネル形成領域を間に挟んでいる一対の第１の不純物領域を有する活性層と、ゲート絶縁膜と、ゲート電極とを有し、
前記活性層は前記チャネル形成領域と前記一対の第１の不純物領域の間に一対の第２の不純物領域を有し、
前記活性層のうち、前記チャネル形成領域及び前記一対の第２の不純物領域のみが前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっており、
前記一対の第２の不純物領域は前記第１の不純物領域よりも不純物の濃度が低く、
前記チャネル形成領域に対する前記一対の第２の不純物領域の位置が揃っていることを特徴とする半導体装置。
【請求項１２】
活性層と、前記活性層に接するゲート絶縁膜と、前記ゲート絶縁膜を間に挟んで前記活性層と重なっているゲート電極とを有するトランジスタが設けられ、
前記活性層に対して斜めの一の方向から不純物を注入することで、前記活性層のうち、前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっている第１の領域の一部と、前記活性層のうち、前記第１の領域以外の第２の領域とに前記不純物を添加し、
前記第１の領域に対して前記第２の領域は、前記一の方向に位置していることを特徴とする半導体装置の作製方法。
【請求項１３】
活性層と、前記活性層に接するゲート絶縁膜と、前記ゲート絶縁膜を間に挟んで前記活性層と重なっているゲート電極とを有する第１及び第２のトランジスタが設けられ、
前記第１及び第２のトランジスタは、前記活性層に、前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっている第１の領域と、前記第１の領域以外の第２の領域とを有し、
前記活性層に対して斜めの一の方向から不純物を注入し、
前記第１のトランジスタが有する前記活性層は、前記第１の領域に対して前記第２の領域が前記一の方向に位置しており、
前記第２のトランジスタが有する前記活性層は、前記第１の領域と前記第２の領域が、前記一の方向に沿うように接していることを特徴とする半導体装置の作製方法。
【請求項１４】
活性層と、前記活性層に接するゲート絶縁膜と、前記ゲート絶縁膜を間に挟んで前記活性層と重なっているゲート電極とを有する第１及び第２のトランジスタが設けられ、
前記第２のトランジスタが有する前記ゲート絶縁膜及び前記ゲート電極を覆うようにレジストマスクを形成し、
前記活性層に対して斜めの一の方向から不純物を注入し、
前記第１のトランジスタは、前記活性層に、前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっている第１の領域と、前記第１の領域以外の第２の領域とを有し、
前記第２のトランジスタは、前記活性層に、レジストマスクと重なっている第３の領域と、前記第３の領域以外の第４の領域とを有し、
前記第１の領域に対して前記第２の領域が前記一の方向に位置しており、
前記第３の領域と前記第４の領域が、前記一の方向に沿うように接しており、
前記第４の領域は、前記第２のトランジスタが有する前記活性層のうち、前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なる領域以外の領域と、部分的に重なっていることを特徴とする半導体装置の作製方法。
【請求項１５】
活性層と、前記活性層に接するゲート絶縁膜と、前記ゲート絶縁膜を間に挟んで前記活性層と重なっているゲート電極とを有する第１及び第２のトランジスタが設けられ、
前記第１及び第２のトランジスタは、前記活性層に、前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっている第１の領域と、前記第１の領域以外の第２の領域とを有し、
前記活性層に対して斜めの一の方向から不純物を注入し、
前記第１のトランジスタが有する前記活性層は、前記第１の領域に対して前記第２の領域が前記一の方向に位置しており、
前記第２のトランジスタが有する前記活性層は、前記第２の領域に対して前記第１の領域が前記一の方向に位置していることを特徴とする半導体装置の作製方法。
【請求項１６】
複数の集積回路が形成された第１の基板を分断することで、前記複数の集積回路のうちの一の集積回路が形成された第２の基板を形成し、
前記第２の基板を、半導体素子または表示素子が形成された第３の基板に貼り合わせ、前記一の集積回路と前記半導体素子または表示素子とを電気的に接続し、
前記複数の集積回路が有するトランジスタは、ゲート絶縁膜を間にはさんでゲート電極と重なっている活性層に対して、斜めの一の方向から不純物を注入することで、前記活性層のうち、前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっている第１の領域の一部と、前記活性層のうち、前記第１の領域以外の第２の領域とに前記不純物が添加されており、
前記第１の領域に対して前記第２の領域は、前記一の方向に位置していることを特徴とする半導体装置の作製方法。
【請求項１７】
複数の集積回路が形成された第１の基板を分断することで、前記複数の集積回路のうちの一の集積回路が形成された第２の基板を形成し、
前記第２の基板を、半導体素子または表示素子が形成された第３の基板に貼り合わせ、前記一の集積回路と前記半導体素子または表示素子とを電気的に接続し、
前記複数の集積回路が有する第１及び第２のトランジスタは、活性層に、ゲート絶縁膜を間にはさんでゲート電極と重なっている第１の領域と、前記第１の領域以外の第２の領域とを有し、
前記活性層に対して斜めの一の方向から不純物が注入されており、
前記第１のトランジスタが有する前記活性層は、前記第１の領域に対して前記第２の領域が前記一の方向に位置しており、
前記第２のトランジスタが有する前記活性層は、前記第１の領域と前記第２の領域が、前記一の方向に沿うように接していることを特徴とする半導体装置の作製方法。
【請求項１８】
複数の集積回路が形成された第１の基板を分断することで、前記複数の集積回路のうちの一の集積回路が形成された第２の基板を形成し、
前記第２の基板を、半導体素子または表示素子が形成された第３の基板に貼り合わせ、前記一の集積回路と前記半導体素子または表示素子とを電気的に接続し、
前記複数の集積回路が有する第１及び第２のトランジスタは、活性層と、前記活性層に接するゲート絶縁膜と、前記ゲート絶縁膜を間に挟んで前記活性層と重なっているゲート電極とを有し、
前記第２のトランジスタが有する前記ゲート絶縁膜及び前記ゲート電極を覆うようにレジストマスクを形成した後で、前記第１及び前記第２のトランジスタが有する前記活性層に対して斜めの一の方向から不純物が注入されており、
前記第１のトランジスタは、前記活性層に、前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっている第１の領域と、前記第１の領域以外の第２の領域とを有し、
前記第２のトランジスタは、前記活性層に、レジストマスクと重なっている第３の領域と、前記第３の領域以外の第４の領域とを有し、
前記第１の領域に対して前記第２の領域が前記一の方向に位置しており、
前記第３の領域と前記第４の領域が、前記一の方向に沿うように接しており、
前記第４の領域は、前記第２のトランジスタが有する前記活性層のうち、前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なる領域以外の領域と、部分的に重なっていることを特徴とする半導体装置の作製方法。
【請求項１９】
複数の集積回路が形成された第１の基板を分断することで、前記複数の集積回路のうちの一の集積回路が形成された第２の基板を形成し、
前記第２の基板を、半導体素子または表示素子が形成された第３の基板に貼り合わせ、前記一の集積回路と前記半導体素子または表示素子とを電気的に接続し、
前記複数の集積回路が有する第１及び第２のトランジスタは、活性層と、前記活性層に接するゲート絶縁膜と、前記ゲート絶縁膜を間に挟んで前記活性層と重なっているゲート電極とを有し、
前記第１及び第２のトランジスタは、前記活性層に、前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なっている第１の領域と、前記第１の領域以外の第２の領域とを有し、
前記活性層に対して斜めの一の方向から不純物を注入し、
前記第１のトランジスタが有する前記活性層は、前記第１の領域に対して前記第２の領域が前記一の方向に位置しており、
前記第２のトランジスタが有する前記活性層は、前記第２の領域に対して前記第１の領域が前記一の方向に位置していることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＤ領域を有するトランジスタ、特に薄膜トランジスタの作製方法に係り、さらには該作製方法を用いた半導体装置に関する。
【背景技術】
【０００２】
安価なガラス基板を用いて形成される半導体表示装置は、解像度が高くなるにつれて、実装に用いる画素部周辺の領域（額縁領域）の基板に占める割合が増大し、小型化が妨げられる傾向がある。そのため、単結晶のシリコンウェハを用いて形成されたＩＣをガラス基板に実装する方式には限界があると考えられており、駆動回路を含む集積回路を画素部と同じガラス基板上に一体形成する技術、所謂システムオンパネル化が重要視されている。
【０００３】
ところが、ガラス基板上に形成される集積回路は、単結晶のシリコンウェハに形成された集積回路に比べて集積度が低いため、実用化に際し、半導体素子を微細化させることが重要な課題である。半導体素子の微細化によって、ガラス基板上に形成される集積回路を高集積化させることができ、よって、半導体表示装置の小型化、軽量化、さらには低消費電力化、高速化を推し進めることができる。また集積回路だけではなく、半導体素子の微細化により、画素部においても高精細化を実現することができる。
【０００４】
また非晶質半導体膜を用いた薄膜トランジスタ（ＴＦＴ）を画素部に設けた半導体表示装置は、生産性が高く、コストが低いという利点を有するが、該非晶質半導体膜を用いたＴＦＴは移動度が低いという難点を有している。そのため、画素を選択するための走査線駆動回路や、該選択された画素にビデオ信号を供給するための信号線駆動回路など、高速動作が要求される駆動回路には、非晶質半導体膜を用いた薄膜トランジスタは不向きであると考えられている。そこで、単結晶のシリコンウェハを用いて、駆動回路が搭載されたＩＣチップを作製し、該ＩＣチップを画素部の周辺にＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  ｂｏｎｄｉｎｇ）方式やＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式等で実装する形態が、一般的に採用されている。
【０００５】
しかし、シリコンウェハはガラス基板などに比べて単価が高く、安価なＩＣチップを提供するのに適しておらず、非晶質半導体膜を用いた半導体表示装置の特徴である低コストという利点を、いまいち生かしきれない。また市場に比較的多く流通しているシリコンウェハのサイズはせいぜい直径１２インチ程度である。１２インチよりも大きいサイズのシリコンウェハも市場に出回ってはいるが、サイズが大きくなるほど単位面積あたりの価格はさらに上昇する。よって、１枚の基板から得られるＩＣチップの数を増やしてスループットを高めるためには、コストを犠牲にせざるを得ない。
【０００６】
そこで下記の特許文献１、特許文献２には、ガラス基板上に駆動回路を形成し、短冊状に分割して、画素部が形成された基板上に実装する技術が開示されている。
【特許文献１】特開平７−０１４８８０号公報
【特許文献２】特開平１１−１６０７３４号公報
【０００７】
特許文献１、特許文献２に記載されているように、画素部が形成されている基板（以下、素子基板）と同じ材料の基板用い、駆動回路を形成して素子基板に実装することで、熱膨張率の違いによって引き起こされる、端子のコンタクト部分における不良の発生率が抑えられ、歩留まりを高めることができる。また駆動回路をガラス基板上に形成することで、半導体表示装置全体のコストを抑えることができる。
【０００８】
ところで、画素部の高精細化が進むにつれて、実装に用いる画素部周辺の領域（額縁領域）の基板に占める割合が増大し、小型化が妨げられる傾向がある。よって、画素部が形成された基板上に実装するＩＣチップは、より小型のものが望ましい。しかし、ガラス基板上に形成される集積回路は、単結晶のシリコンウェハに形成された集積回路に比べて集積度が低い。そのため、半導体表示装置の小型化、及び集積回路の高集積化を推し進める上では、ガラス基板上に形成する半導体素子の微細化が重要な課題である。半導体素子の微細化によって、ガラス基板上に形成される集積回路を高集積化させることができれば、半導体表示装置の小型化、軽量化、さらには低消費電力化、高速化を進めることができる。
【０００９】
しかし、半導体素子の１つであるＴＦＴの微細化には、ホットキャリア効果による信頼性の低下という問題が伴う。そこで従来から、ホットキャリア効果を抑えるための手段として、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造（ＬＤＤ構造）が採用されている。ＬＤＤ構造とは、ソース／ドレイン領域とチャネル形成領域との間に、ソース／ドレイン領域よりも不純物濃度の低いＬＤＤ領域を設ける構造である。特にＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造（ＧＯＬＤ構造）を有している場合、ドレイン近傍の高電界を緩和してホットキャリア効果をより効果的に防ぎ、信頼性の向上が図れることが知られている。なお本明細書において、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる領域をＬｏｖ領域と呼び、重ならない領域をＬｏｆｆ領域と呼ぶ。
【００１０】
下記特許文献３には、ＧＯＬＤ構造とすることでトランジスタの劣化が抑えられることが記載されている。
【特許文献３】特開平８−１５３８７５号公報
【００１１】
Ｌｏｆｆ領域を有するＴＦＴは、Ｌｏｖ領域を有するＴＦＴに比べてオフ電流を低減できる傾向にある。そのため、高速駆動よりもオフ電流の低減が重要視される画素のスイッチング素子には、Ｌｏｆｆ領域を有するＴＦＴを用いるのが適している。一方、Ｌｏｖ領域を有するＴＦＴは、Ｌｏｆｆ領域を有するＴＦＴに比べて高速駆動が可能である。具体的には、スイッチングをより高速に行なうことができる。駆動回路は、画素部よりも動作周波数が高く、オフ電流の低減よりも高速駆動の方が重要視されるため、Ｌｏｖ領域を有するＴＦＴが適している。回路素子に望まれる特性に合わせて、Ｌｏｆｆ領域を有するＴＦＴ、Ｌｏｖ領域を有するＴＦＴを使い分けるのが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
Ｌｏｖ領域を有するＴＦＴの作製方法は幾つか提案されているが、その一つに、ゲート電極をマスクにして斜めにイオン注入を行なう方法がある。上記方法を用いることで、レジストマスクを用いず、なおかつ工程数を抑えつつ、ゲート電極とゲート絶縁膜を介して重なる領域に、イオン注入法を用いてドーパント（不純物）を添加することができる。
【００１３】
しかし、ソース領域側とドレイン領域側の両方にＬｏｖ領域を形成するためには、異なる注入方向からイオン注入を少なくとも２回行なう必要があり、イオン注入の工程におけるスループットの向上を妨げる要因となり得る。また、基板を回転させて均一に斜めのイオン注入を行なう方法（チルト回転）もあるが、この方法だと、基板の回転を精密に制御する必要があり、イオン注入を行なうための装置が大掛かりになる。特に基板の大型化には向いておらず、スループットの向上を妨げる要因となっている。
【００１４】
また上記方法では、同一基板上においてＬｏｖ領域を有するＴＦＴとＬｏｆｆ領域を有するＴＦＴとを作り分けることができないという問題がある。よって上記方法では、システムオンパネル化により画素部と駆動回路を一体化する場合、Ｌｏｖ領域を有するＴＦＴとＬｏｆｆ領域を有するＴＦＴとを同一基板上に作り分けることができない。また、ソース領域及びドレイン領域がチャネル形成領域と接するような、ＬＤＤ領域そのものを有さないＴＦＴと、Ｌｏｖ領域を有するＴＦＴとを同一基板上に作り分けることもできない。
【００１５】
レジストマスクを用いてドーパントの打ち分けを行なうことで、Ｌｏｖ領域を有するＴＦＴとＬｏｆｆ領域を有するＴＦＴとを同一基板上に作り分けることはできる。しかし、レジストマスクの枚数や工程数を抑えることができず、製造コストを高める要因となる。またＬｏｆｆ領域を有するＴＦＴのみならず、オフセットゲート構造を有するトランジスタや、ソース領域とドレイン領域がチャネル形成領域と接しているトランジスタなども、Ｌｏｖ領域を有するＴＦＴと同一の基板上に作り分けようとすると、レジストマスクの枚数や工程数を抑えることができず、製造コストを高める要因となる。
【００１６】
本発明は上記問題に鑑み、Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するトランジスタを、Ｌｏｆｆ領域を有するトランジスタ、オフセットゲート構造を有するトランジスタ、ソース領域とドレイン領域がチャネル形成領域と接しているトランジスタなどと共に、同一基板上に作り分けることができ、なおかつイオン注入の工程におけるスループットの向上を実現することができる半導体装置の作製方法、及びパネル１枚あたりのコストを抑えることができる半導体装置に関する。さらに本発明は、１枚あたりのコストを抑えることができる、薄膜の半導体膜で集積回路が形成されたチップ（以下、薄膜チップと呼ぶ）を用いた、半導体装置に関する。
【課題を解決するための手段】
【００１７】
本発明者らは、Ｌｏｖ領域の位置に合わせてドーパントの注入方向を変えるのではなく、該注入方向に合わせてトランジスタの活性層に設けるＬｏｖ領域の位置を変えれば良いのではないかと考えた。すなわち、イオン注入は、注入方向が１つに定められた固定注入とし、該注入方向に合わせてＬｏｖ領域と、チャネル形成領域と、イオン注入の際にマスクとして機能するゲート電極の位置関係を定める。なお本明細書において注入方向とは、イオン源からドーパントが注入されてくる方向を意味する。
【００１８】
具体的には、ドーパントが活性層の表面と斜めに交わるような向きに、注入方向を１つ定め、活性層と重なっているゲート電極の端部を該注入方向側に向ける。つまり、ゲート電極と重なっている領域よりも、該領域以外の活性層の露出している領域が、注入方向側に位置するよう、ゲート電極と活性層を配置する。上記構成により、１つの注入方向からのイオン注入で、ソース領域側とドレイン領域側の両方に、Ｌｏｖ領域を形成することができる。よって、同一の極性を有し、なおかつＬｏｖ領域する全てのトランジスタは、Ｌｏｖ領域が、チャネル形成領域よりもドーパントの注入方向側に設けられることになる。
【００１９】
そしてＬｏｖ領域を形成するためのイオン注入の際には、Ｌｏｆｆ領域を有するトランジスタにおいて、ソース領域及びドレイン領域となる領域にのみ不純物が添加されるように、注入方向に合わせて、活性層とゲート電極とＬｏｆｆ領域との位置関係を定める。具体的には、Ｌｏｆｆ領域及びチャネル形成領域となる領域をレジストマスクで覆い、該レジストマスクと重なっている領域と、該領域以外の活性層の露出している領域とが、注入方向に沿って接するように配置する。言い換えると、活性層と重なっているレジストマスクの端部が、注入方向に沿うように配置する。上記構成により、同一基板上にＬｏｖ領域を有するトランジスタと、Ｌｏｆｆ領域を有するトランジスタとを作り分けることができる。
【００２０】
またＬｏｖ領域を形成するためのイオン注入の際には、ＬＤＤ領域を有さず、ソース領域とドレイン領域がチャネル形成領域と接しているトランジスタにおいて、ソース領域及びドレイン領域となる領域にのみ不純物が添加されるように、注入方向に合わせて、活性層とゲート電極とＬＤＤ領域との位置関係を定める。具体的には、ゲート電極と重なっている領域と、該領域以外の活性層の露出している領域とが、注入方向に沿って接するように配置する。言い換えると、活性層と重なっているゲート電極の端部が、注入方向に沿うように配置する。上記構成により、同一基板上にＬｏｖ領域を有するトランジスタと、ソース領域とドレイン領域がチャネル形成領域と接しているトランジスタとを作り分けることができる。
【００２１】
またＬｏｖ領域を形成するためのイオン注入の際には、オフセット領域を有するトランジスタにおいて、ソース領域及びドレイン領域となる領域にのみ不純物が添加され、なおかつオフセット領域が形成されるように、注入方向に合わせて、活性層とゲート電極とオフセット領域との位置関係を定める。具体的には、活性層の露出している領域が、該領域以外のゲート電極と重なっている領域よりも、注入方向とは反対側に位置するよう、ゲート電極と活性層を配置する。言い換えると、活性層と重なっているゲート電極の端部が、注入方向とは反対側に位置するように配置する。上記構成により、同一基板上にＬｏｖ領域を有するトランジスタと、オフセット領域を有するトランジスタとを作り分けることができる。
【００２２】
なお上記構成に加えて、半導体膜の結晶化に連続発振のレーザを用いても良い。パルス発振のレーザ光のみを用いて結晶化された半導体膜は、複数の結晶粒が集合して形成されており、その結晶粒の位置と大きさはランダムなものである。結晶粒内と比較して、結晶粒の界面（結晶粒界）は非晶質構造や結晶欠陥などに起因する再結合中心や捕獲中心が無数に存在している。この捕獲中心にキャリアがトラップされると、結晶粒界のポテンシャルが上昇し、キャリアに対して障壁となるため、キャリアの電流輸送特性が低下するという問題がある。一方、連続発振のレーザ光の場合、レーザ光の照射領域（ビームスポット）を一方向に走査させながら半導体膜に照射することで、走査方向に向かって結晶を連続的に成長させ、該走査方向に沿って長く延びた単結晶からなる結晶粒の集まりを形成することができる。よって、連続発振のレーザを用いて半導体膜を結晶化することで、薄膜チップに用いられるＴＦＴの移動度を高めることができる。
【００２３】
なお本発明の範疇に含まれる半導体装置には、マイクロプロセッサ、画像処理回路、半導体表示装置等、トランジスタを用いたありとあらゆる半導体装置が含まれる。また、薄膜チップ自体も、本発明の半導体装置の範疇に含まれる。半導体表示装置は、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置がその範疇に含まれる。
【００２４】
また本発明の作製方法を用いてＬｏｖ領域を形成することができるトランジスタは、多結晶シリコンや微結晶シリコン（セミアモルファスシリコン（ＳＡＳ））、アモルファスシリコンを用いたＴＦＴに限定されない。単結晶シリコンを用いて形成されたトランジスタであっても良いし、ＳＯＩを用いたトランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。また本発明の半導体装置に用いられるトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造であっても良い。
【発明の効果】
【００２５】
本発明は上記構成により、Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するトランジスタを、Ｌｏｆｆ領域を有するトランジスタ、ソース領域とドレイン領域がチャネル形成領域と接しているトランジスタ、オフセット領域を有するトランジスタなどと、同一の基板上に作り分けることができる。よって、レジストマスクの枚数や工程数を抑え、製造コストを抑えることができる。また、イオン注入の工程におけるスループットの向上を実現することができる。
【００２６】
そして本発明では、上記作製方法が用いられた集積回路を、薄膜チップとして、画素部または他の集積回路が設けられた基板に実装し、半導体装置を形成しても良い。本発明は、上記作製方法に加えて、上記作製方法が用いられた上記薄膜チップと、上記薄膜チップが実装された半導体装置とをその範疇に含む。本発明の薄膜チップは、一枚あたりのコストが抑えられるため、該薄膜チップを有する半導体装置自体のコストも抑えることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２８】
本発明の半導体装置の作製方法について説明する。図１（Ａ）に、Ｌｏｖ領域を形成するためにイオン注入をする際の、活性層１０１と、マスクとして機能するゲート電極１０２の上面図を示す。また図１（Ａ）のＡ−Ａ’における断面図を、図１（Ｂ）に示す。
【００２９】
矢印はイオン注入の際の、注入方向を示しており、活性層１０１の表面と斜めに交差している。また活性層１０１とゲート電極１０２は、ゲート絶縁膜１０３を間に挟んで重なっている。そして本発明では、ゲート電極１０２とは重ならずに露出している領域１０４が、活性層１０１のゲート電極１０２が重なっている領域１０５よりも、ドーパントの注入方向寄りに設けられている。つまり、破線で囲んだ、活性層１０１と重なっているゲート電極１０２の端部１０６を、該注入方向側に向ける。
【００３０】
上記構成により、イオン注入の際に、活性層１０１のゲート電極１０２が重なっている領域１０５の一部にドーパントを注入し、Ｌｏｖ領域１０７を形成することができる。また上記イオン注入により、ソース領域、ドレイン領域１０８と、チャネル形成領域１０９とを作り分けることができる。図１では、チャネル形成領域１０９を挟むように２つのＬｏｖ領域１０７が形成されており、またチャネル形成領域１０９及び２つのＬｏｖ領域１０７を挟むように、ソース領域、ドレイン領域１０８が形成されている。
【００３１】
なお、ソース領域側とドレイン領域側のいずれか一方にのみＬｏｖ領域を形成する場合は、活性層と重なっているゲート電極の端部の一つのみを、該注入方向側に向ければ良い。或いは、いずれか一方の側においてのみ、活性層と重なっているゲート電極の端部を、該注入方向側に向け、他方の側においては、ゲート電極と重なっている領域と、活性層の露出している領域とが、注入方向に沿って接するようにする。
【００３２】
次に、斜めにイオン注入を行ない、Ｌｏｖ領域を有していないＴＦＴを作製する場合について説明する。図２（Ａ）に、斜めにイオン注入をする際の、活性層２０１と、マスクとして機能するゲート電極２０２の上面図を示す。図２（Ａ）のＡ−Ａ’における断面図を、図２（Ｂ）に示す。図２（Ａ）のＢ−Ｂ’における断面図を、図２（Ｃ）に示す。図２（Ａ）のＣ−Ｃ’における断面図を、図２（Ｄ）に示す。
【００３３】
矢印はイオン注入の際の、注入方向を示しており、活性層２０１の表面と斜めに交差している。また活性層２０１とゲート電極２０２は、ゲート絶縁膜２０３を間に挟んで重なっている。そして図２では、ゲート電極２０２とは重ならずに露出している領域２０４と、活性層２０１のゲート電極２０２が重なっている領域２０５とが、ドーパントの注入方向に沿って接するように配置している。
【００３４】
上記構成により、イオン注入の際に、ゲート電極２０２とは重ならずに露出している領域２０４にのみドーパントを注入し、該領域２０４にソース領域またはドレイン領域を形成することができる。また上記イオン注入により、活性層２０１のゲート電極２０２が重なっている領域２０５に、チャネル形成領域を形成することができる。
【００３５】
次に、Ｌｏｆｆ領域を有するＴＦＴと、Ｌｏｖ領域を有するＴＦＴとを、同一の基板上において形成する場合の、各トランジスタのレイアウトについて説明する。図６（Ａ）に、同一の基板１３００上に形成された画素部１３０１と、駆動回路に含まれる信号線駆動回路１３０２、走査線駆動回路１３０３の上面図を示す。図６（Ａ）において、矢印はドーパントの注入方向を示している。そして、図６（Ａ）に示した信号線駆動回路１３０２の一部を拡大して、図６（Ｂ）に示す。また、図６（Ａ）に示した画素部１３０１の一部を拡大して、図６（Ｃ）に示す。
【００３６】
図６（Ｂ）に示すように、信号線駆動回路１３０２に用いられている、Ｌｏｖ領域を有するＴＦＴは、活性層１３１１と重なっているゲート電極１３１２の端部１３１３が、該注入方向側に向いている。なおＬｏｖ領域をソース領域側とドレイン領域側のいずれか一方にのみ形成する場合は、活性層１３２１と重なっているゲート電極１３２２の端部１３２３の一つのみを該注入方向側に向ければ良い。或いは、ソース領域側とドレイン領域側のいずれか一方の側においてのみ、活性層と重なっているゲート電極の端部を、該注入方向側に向け、他方の側においては、ゲート電極と重なっている領域と、活性層の露出している領域とが、注入方向に沿って接するように配置しても良い。
【００３７】
図６（Ｄ）に、イオン注入後の、図６（Ｂ）のＡ−Ａ’における断面図を示す。図６（Ｄ）に示すように、斜めの注入方向からのイオン注入により、活性層１３１１にＬｏｖ領域１３１４を、活性層１３２１にＬｏｖ領域１３２４をそれぞれ形成することができる。
【００３８】
また図６（Ｃ）に示すように、画素部１３０１に用いられている、Ｌｏｖ領域を有さないＴＦＴ１３４０は、活性層１３３１のうち、ゲート電極１３３３と重なっている領域と、活性層１３３１の露出している領域とが、注入方向に沿って接するように配置する。言い換えると、活性層１３３１と重なるゲート電極１３３３の端部１３３６が、注入方向に沿っている。また同様に、Ｌｏｖ領域を有さないＴＦＴ１３４１は、活性層１３３２のうち、ゲート電極１３３４と重なっている領域と、活性層１３３２の露出している領域とが、注入方向に沿って接するように配置する。言い換えると、活性層１３３２と重なるゲート電極１３３４の端部１３３７が、注入方向に沿っている。
【００３９】
図６（Ｅ）に、イオン注入後の、図６（Ｃ）のＢ−Ｂ’における断面図を示す。図６（Ｅ）に示すように、斜めの注入方向からイオン注入しても、活性層１３３１にチャネル形成領域１３４３、ソース領域及びドレイン領域１３４２のみを形成することができる。また図示していないが、活性層１３３２においても、チャネル形成領域、ソース領域及びドレイン領域のみを形成することができる。
【００４０】
このように、本発明の作製方法を用いて作製された半導体装置では、基板上に形成されたＬｏｖ領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域に対するＬｏｖ領域の位置が全て注入方向に揃っていることになる。すなわち、Ｌｏｖ領域からチャネル形成領域への向きが揃っていることになる。またソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴは、極性が同じである限り、注入方向に沿うようにチャネル形成領域とソース領域またはドレイン領域が接していることになる。またＬｏｆｆ領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域とＬｏｆｆ領域が、注入方向に沿うように接していることになる。またオフセット領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域に対するオフセット領域の位置が、注入方向とは逆の方向に揃っていることになる。
【００４１】
なお図６では、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴを、Ｌｏｖ領域を有するＴＦＴと同一基板上に形成する例について説明したが、本発明はこの構成に限定されない。Ｌｏｆｆ領域を有するＴＦＴとＬｏｖ領域を有するＴＦＴとを同一基板上に形成する場合は、Ｌｏｆｆ領域を形成するＴＦＴにおいて、活性層と重なるレジストマスクの端部を、注入方向に沿わせるようにすれば良い。
【００４２】
本発明は上記構成により、Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するＴＦＴを、Ｌｏｆｆ領域を有するＴＦＴ、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴなどと、同一基板上に作り分けることができる。よって、レジストマスクの枚数や工程数を抑え、製造コストを抑えることができる。また、イオン注入の工程におけるスループットの向上を実現することができる。
【００４３】
次に、本発明の半導体装置における、Ｌｏｖ領域を有するＴＦＴのレイアウトについて説明する。
【００４４】
図８（Ａ）に、Ｌｏｖ領域を有するＴＦＴの上面図を示す。４０１は活性層、４０２はゲート電極、４０３はＬｏｖ領域に相当する。矢印はＬｏｖ領域４０３を形成する際の、ドーパントの注入方向に相当する。また、Ｌｏｖ領域４０３はソース領域またはドレイン領域のいずれか一方にのみ設けられており、該Ｌｏｖ領域４０３はドーパントの注入方向側に向いている。
【００４５】
図８（Ｂ）に、Ｌｏｖ領域を有するＴＦＴの、別の上面図を示す。４１１は活性層、４１２はゲート電極、４１３ａ、４１３ｂはＬｏｖ領域に相当する。矢印はＬｏｖ領域４１３ａ、４１３ｂを形成する際の、ドーパントの注入方向に相当する。図８（Ｂ）では、Ｌｏｖ領域４１３ａ、４１３ｂがドーパントの注入方向側に向いている。
【００４６】
図８（Ｃ）に、Ｌｏｖ領域を有するＴＦＴの、別の上面図を示す。４２１は活性層、４２２はゲート電極、４２３ａ、４２３ｂ、４２４ａ、４２４ｂはＬｏｖ領域に相当する。矢印はＬｏｖ領域４２３ａ、４２３ｂ、４２４ａ、４２４ｂを形成する際の、ドーパントの注入方向に相当する。図８（Ｃ）では、Ｌｏｖ領域４２３ａ、４２３ｂ、４２４ａ、４２４ｂがドーパントの注入方向側に向いている。
【００４７】
図８（Ｄ）に、Ｌｏｖ領域を有するＴＦＴの、別の上面図を示す。４３１は活性層、４３２ａ、４３２ｂはゲート電極、４３３ａ、４３３ｂはＬｏｖ領域に相当する。矢印はＬｏｖ領域４３３ａ、４３３ｂを形成する際の、ドーパントの注入方向に相当する。図８（Ｄ）では、Ｌｏｖ領域４３３ａ、４３３ｂがドーパントの注入方向側に向いている。またＬｏｖ領域４３３ａはゲート電極４３２ａと、Ｌｏｖ領域４３３ｂはゲート電極４３２ｂと重なっている。そして、活性層４３１と重なるゲート電極４３２ａの端部４３５ａが、注入方向に沿っている。また、活性層４３１と重なるゲート電極４３２ｂの端部４３５ｂが、注入方向に沿っている。
【００４８】
図８で示すように、本発明では、様々な構成を有するＴＦＴを作製することができる。なお図で示すＴＦＴのレイアウトは、ほんの一形態に過ぎず、本発明は図８に示す構成に限定されない。
【００４９】
次に、オフセットゲート構造を有するトランジスタの作製方法について説明する。
【００５０】
本発明の半導体装置の作製方法では、ゲート電極がソース領域またはドレイン領域と重なりを持たないオフセットゲート構造を有するトランジスタも、Ｌｏｖ領域を有するトランジスタ、Ｌｏｆｆ領域を有するトランジスタまたはソース領域またはドレイン領域がチャネル形成領域と接しているトランジスタと共に、同一基板上に形成することができる。オフセットゲート構造を有するトランジスタにおいて、ソース領域またはドレイン領域と、活性層のうちゲート電極と重なる領域との間の領域を、オフセット領域と呼ぶ。ドレイン領域側にオフセット領域を設けることで、ドレイン領域近傍の電界を緩和し、トランジスタの高耐圧化が可能にすることができる。
【００５１】
図５（Ａ）に、斜めにイオン注入する際の、活性層８０１と、マスクとして機能するゲート電極８０２の上面図を示す。また図５（Ａ）のＡ−Ａ’における断面図を、図５（Ｂ）に示す。
【００５２】
矢印はイオン注入の際の、注入方向を示しており、活性層８０１の表面と斜めに交差している。また活性層８０１とゲート電極８０２は、ゲート絶縁膜８０３を間に挟んで重なっている。そして本発明では、活性層８０１のゲート電極８０２と重なっている領域８０５が、ゲート電極８０２とは重ならずに露出している領域８０４よりも、ドーパントの注入方向寄りに設けられている。つまり、破線で囲んだ、活性層８０１と重なっているゲート電極８０２の端部８０６を、該注入方向とは反対の側に向ける。
【００５３】
上記構成により、イオン注入の際に、活性層８０１のゲート電極８０２とは重ならずに露出している領域８０４の一部に、ゲート電極８０２に遮られて、ドーパントが注入されない、もしくは他の露出している領域に比べてドーパントが注入されにくい、オフセット領域８０７を形成することができる。また上記イオン注入により、露出している領域８０４にソース領域、ドレイン領域８０８を、またゲート電極８０２と重なっている領域８０５にチャネル形成領域８０９を、作り分けることができる。図５では、チャネル形成領域８０９を挟むように２つのオフセット領域８０７が形成されており、またチャネル形成領域８０９及びオフセット領域８０７を挟むように、ソース領域、ドレイン領域８０８が形成されている。
【００５４】
オフセット領域の注入方向における長さ（オフセット長）は、イオン注入の際の、活性層に対するドーパントの入射角によって、調整することができる。
【００５５】
なお、ソース領域側とドレイン領域側のいずれか一方にのみオフセット領域を形成する場合は、活性層と重なっているゲート電極の端部の一方のみを、該注入方向とは反対の側に向ければ良い。他方の端部においては、ゲート電極と重なっている領域と、活性層の露出している領域とが、注入方向に沿って接するように配置する。
【００５６】
本発明は上記構成により、Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するＴＦＴを、オフセットゲート構造を有するＴＦＴと、同一基板上に作り分けることができる。よって、レジストマスクの枚数や工程数を抑え、製造コストを抑えることができる。また、イオン注入の工程におけるスループットの向上を実現することができる。
【００５７】
なお、活性層として用いる半導体膜の結晶化に、連続発振のレーザを用いることで、走査方向に沿って長く延びた単結晶からなる結晶粒の集まりを形成することができる。よって、連続発振のレーザを用いて半導体膜を結晶化することで、薄膜チップに用いられるＴＦＴの移動度を高めることができる。
【００５８】
図３（Ａ）に、基板１６００上に形成された薄膜の半導体膜１６０１を、連続発振のレーザ光を用いて結晶化している様子を示す。図３（Ａ）に示すように半導体膜１６０１を結晶化した後、半導体膜１６０１をパターニングしたり、ゲート電極やマスク等を形成したりした後、図３（Ｂ）に示すようにドーピングを行なう。なお半導体膜１６０１はレーザ光による結晶化の前にパターニングしておいても良いし、結晶化後にパターニングしても良い。
【００５９】
ドーピングの際の注入方向は、実線の矢印で示すように、半導体膜（図３（Ｂ）ではパターニング後の半導体膜１６０４）に対して斜めの方向に定める。そして、その後ドーパントの活性化、各種絶縁膜、配線などの形成を行なうことで、基板１６００上に複数の集積回路が形成される。集積回路が形成されたら、図３（Ｃ）に示すように、基板１６００を分断することで、集積回路どうしが分離した薄膜チップ１６０３が形成される。
【００６０】
次に、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴと、Ｌｏｖ領域を有するＴＦＴとが形成された薄膜チップにおける、各トランジスタのレイアウトについて説明する。図４（Ａ）に、薄膜チップの外観図を示す。図４（Ａ）に示す薄膜チップは、基板３００上に薄膜の半導体膜を用いて形成された集積回路３０１と、接続端子３０２とが形成されている。図４（Ａ）において、矢印はドーパントの注入方向を示している。そして集積回路３０１には、例えばソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴと、Ｌｏｖ領域を有するＴＦＴとが形成されているものとする。
【００６１】
図４（Ｂ）に、集積回路３０１に含まれている、Ｌｏｖ領域を有するＴＦＴの上面図を、図４（Ｃ）に、集積回路３０１に含まれている、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴの上面図を示す。
【００６２】
図４（Ｂ）に示すように、Ｌｏｖ領域を有するＴＦＴは、活性層３１１と重なっているゲート電極３１２の端部３１３が、該注入方向側に向いている。なおＬｏｖ領域をソース領域側とドレイン領域側のいずれか一方にのみ形成する場合は、活性層３２１と重なっているゲート電極３２２の端部３２３の一つのみを該注入方向側に向ければ良い。或いは、ソース領域側とドレイン領域側のいずれか一方の側においてのみ、活性層と重なっているゲート電極の端部を、該注入方向側に向け、他方の側においては、ゲート電極と重なっている領域と、活性層の露出している領域とが、注入方向に沿って接するように配置しても良い。
【００６３】
図４（Ｄ）に、イオン注入後の、図４（Ｂ）のＡ−Ａ’における断面図を示す。図４（Ｄ）に示すように、斜めの注入方向からのイオン注入により、活性層３１１にＬｏｖ領域３１４を、活性層３２１にＬｏｖ領域３２４をそれぞれ形成することができる。
【００６４】
また図４（Ｃ）に示すように、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴ３４０は、活性層３３１のうち、ゲート電極３３３と重なっている領域と、活性層３３１の露出している領域とが、注入方向に沿って接するように配置する。言い換えると、活性層３３１と重なるゲート電極３３３の端部３３６が、注入方向に沿っている。
【００６５】
図４（Ｅ）に、イオン注入後の、図４（Ｃ）のＢ−Ｂ’における断面図を示す。図４（Ｅ）に示すように、斜めの注入方向からイオン注入しても、活性層３３１にチャネル形成領域３４３、ソース領域及びドレイン領域３４２のみを形成することができる。
【００６６】
なお図４では、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴを、Ｌｏｖ領域を有するＴＦＴと同一基板上に形成する例について説明したが、本発明はこの構成に限定されない。Ｌｏｆｆ領域を有するＴＦＴとＬｏｖ領域を有するＴＦＴとを同一基板上に形成する場合は、Ｌｏｆｆ領域を形成するＴＦＴにおいて、活性層と重なるレジストマスクの端部を、注入方向に沿わせるようにすれば良い。またオフセット領域を有するＴＦＴを、Ｌｏｖ領域を有するＴＦＴと同一基板上に形成する場合は、オフセット領域を有するＴＦＴにおいて、活性層と重なっているゲート電極の端部を、該注入方向とは反対の側に向ければ良い。
【００６７】
このように、本発明の作製方法を用いて作製された半導体装置では、基板上に形成されたＬｏｖ領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域に対するＬｏｖ領域の位置が全て注入方向に揃っていることになる。またソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴは、極性が同じである限り、注入方向に沿うようにチャネル形成領域とソース領域またはドレイン領域が接していることになる。またＬｏｆｆ領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域とＬｏｆｆ領域が、注入方向に沿うように接していることになる。またオフセット領域を有するＴＦＴは、極性が同じである限り、チャネル形成領域に対するオフセット領域の位置が、注入方向とは逆の方向に揃っていることになる。
【００６８】
本発明は上記構成により、Ｌｏｖ領域を形成するためのレジストマスクを設けることなく、Ｌｏｖ領域を有するＴＦＴを、Ｌｏｆｆ領域を有するＴＦＴ、ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴなどと、同一基板上に作り分けることができる。よって、レジストマスクの枚数や工程数を抑え、製造コストを抑えることができる。また、イオン注入の工程におけるスループットの向上を実現することができる。
【００６９】
次に、上記作製方法を用いて形成された薄膜チップを、画素部が形成された基板に実装する様子を、図７（Ａ）、図７（Ｂ）に示す。図７（Ａ）では、基板６００１上に画素部６００２と、走査線駆動回路６００３とが形成されている。そして、薄膜チップ６００４に形成された信号線駆動回路が、基板６００１に実装されている。具体的には、薄膜チップ６００４に形成された信号線駆動回路が、基板６００１に貼り合わされ、画素部６００２と電気的に接続されされている。また６００５はＦＰＣであり、画素部６００２と、走査線駆動回路６００３と、薄膜チップ６００４に形成された信号線駆動回路とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６００５を介して供給される。
【００７０】
図７（Ｂ）では、基板６１０１上に画素部６１０２と、走査線駆動回路６１０３とが形成されている。そして、薄膜チップ６１０４に形成された信号線駆動回路が、基板６１０１に実装されたＦＰＣ６１０５に更に実装されている。画素部６１０２と、走査線駆動回路６１０３と、薄膜チップ６１０４に形成された信号線駆動回路とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６１０５を介して供給される。
【００７１】
薄膜チップの実装方法は、特に限定されるものではなく、公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また薄膜チップを実装する位置は、電気的な接続が可能であるならば、図７に示した位置に限定されない。また、図７では信号線駆動回路のみを薄膜チップで形成した例について示したが、走査線駆動回路を薄膜チップで形成しても良いし、またコントローラ、ＣＰＵ、メモリ等を薄膜チップで形成し、実装するようにしても良い。また、信号線駆動回路や走査線駆動回路全体を薄膜チップで形成するのではなく、各駆動回路を構成している回路の一部だけを、薄膜チップで形成するようにしても良い。
【００７２】
なお、駆動回路が薄膜チップとして実装された半導体表示装置において、画素部に用いるトランジスタは、アモルファスシリコンのような非晶質半導体膜で形成されたＴＦＴに限定されない。微結晶半導体膜や多結晶半導体膜を用いたＴＦＴであっても良い。単結晶シリコンを用いて形成されたトランジスタであっても良いし、ＳＯＩを用いたトランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。駆動回路などの集積回路を別途薄膜チップで形成して実装することで、全ての回路を画素部と同じ基板上に形成する場合に比べて、歩留まりを高めることができ、また各回路の特性に合わせたプロセスの最適化を容易に行なうことができる。
【００７３】
次に、本発明の半導体表示装置の具体的な作製方法について説明する。なおここでは、駆動回路に用いられるＬｏｖ領域を有するｎチャネル型ＴＦＴと、駆動回路に用いられるソース領域とドレイン領域がチャネル形成領域と接しているｐチャネル型ＴＦＴと、画素部に用いられるＬｏｆｆ領域を有するｎチャネル型ＴＦＴを例示して説明する。
【００７４】
まず図１０（Ａ）に示すように、基板５００の絶縁表面上に、下地膜５０１を成膜する。
【００７５】
基板５００には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ＳＵＳ基板を含む金属基板またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００７６】
下地膜５０１は基板５００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマＣＶＤ法を用いて窒化酸化珪素膜を１０〜４００ｎｍ（好ましくは５０〜３００ｎｍ）の膜厚になるように成膜した。
【００７７】
なお下地膜５０１は単層であっても複数の絶縁膜を積層したものであっても良い。またガラス基板、ＳＵＳ基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
【００７８】
次に、ＰＣＶＤ法を用いて下地膜５０１を形成し、大気に曝さずに半導体膜５０２を形成する。半導体膜５０２の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。なお半導体膜５０２は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。
【００７９】
次に、図１０（Ａ）に示すように、半導体膜５０２をレーザ結晶化法により結晶化させる。半導体膜５０２として多結晶半導体を用いる場合、まず非晶質半導体を成膜して、該非晶質半導体を公知の結晶化方法を用いて結晶化すれば良い。公知の結晶化方法としては、ＲＴＡやファーネスアニール炉を用いた加熱により結晶化を行なう方法、レーザ光の照射で結晶化を行なう方法、触媒金属を用いて結晶化を行なう方法、赤外光を用いて結晶化を行なう方法等が挙げられる。またこれらの結晶化方法を組み合わせて行なっても良い。
【００８０】
レーザを用いる場合、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ等に代表されるパルス発振型のレーザを用いて結晶化することができる。例えばＹＡＧレーザを用いる場合、半導体膜に吸収されやすい第２高調波の波長を用いる。そして発振周波数３０〜３００ｋＨｚ、エネルギー密度を３００〜６００ｍＪ／ｃｍ2（代表的には３５０〜５００ｍＪ／ｃｍ2）とし、任意のポイントに数ショットずつ照射できるように走査速度を設定すると良い。
【００８１】
また非晶質半導体膜の結晶化に際し、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を用いることで、大粒径の結晶を得ることができる。代表的には、Ｎｄ：ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓｅｃ程度の速度でレーザ光に対して相対的に半導体膜５０２を移動させて照射する。
【００８２】
連続発振のレーザとして、公知の連続発振の気体レーザもしくは固体レーザを用いることができる。気体レーザとして、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、Ｙ2Ｏ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどが挙げられる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【００８３】
なおレーザ光の走査方向と、チャネル形成領域においてキャリアが移動する方向とを極力揃える事で、ＴＦＴの移動度をより高めることができる。
【００８４】
半導体膜５０２を結晶化した後、パターニングすることで、図１０（Ｂ）に示すように、活性層として用いる島状の半導体膜５０３〜５０５を形成する。島状の半導体膜５０３〜５０５の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。
【００８５】
なお、破線６００で囲んだ領域に、図１０（Ｂ）に対応する上面図を示す。破線６００のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１０（Ｂ）に相当する。
【００８６】
次に、図１０（Ｃ）に示すように、島状の半導体膜５０３〜５０５を覆うようにゲート絶縁膜５０６を成膜する。ゲート絶縁膜５０６は、後のゲート電極を形成するために行なうドライエッチングにおいて、その膜厚が１０〜２０ｎｍ程度減少するので、その減少分を考慮に入れて膜厚を設定するのが望ましい。具体的には４０〜１５０ｎｍ（より好ましくは６０〜１２０ｎｍ）程度の厚さにゲート絶縁膜を成膜する。
【００８７】
ゲート絶縁膜には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。例えば、酸化珪素を用いたゲート絶縁膜をプラズマＣＶＤ法で成膜する場合、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ2を混合したガスを用い、反応圧力４０Ｐａ、基板温度３００〜４００℃、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2とし、成膜する。
【００８８】
また窒化アルミニウムをゲート絶縁膜として用いることができる。窒化アルミニウムは熱伝導率が比較的高く、ＴＦＴで発生した熱を効率的に発散させることができる。またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウムを積層したものをゲート絶縁膜として用いても良い。
【００８９】
次に図１０（Ｄ）に示すように、ゲート絶縁膜５０６上に導電膜５０７を成膜する。導電膜５０７は、単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。本実施の形態では、Ｗを用い、膜厚３００ｎｍとなるように、導電膜５０７を形成する。
【００９０】
具体的に各導電膜には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金もしくは化合物で形成することができる。例えば１層目がＴａで２層目がＷ、または１層目がＴａＮで２層目がＡｌ、１層目がＴａＮで２層目がＣｕといった組み合わせも考えられる。また１層目と２層目のいずれか一方にＡｇＰｄＣｕ合金を用いても良い。Ｗ、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＴｉＮを順次積層した３層構造としてもよい。Ｗの代わりに窒化タングステンを用いてもよいし、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）に代えてＡｌとＴｉの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、ＴｉＮに代えてＴｉを用いてもよい。ただし、複数の導電膜を成膜する場合、エッチング後に各層の導電膜の、チャネル長方向における幅に差を持たせたいならば、エッチングの選択比を確保できる材料を用いる。
【００９１】
例えば、２０〜１００ｎｍの厚さのＴａＮからなる導電膜と、１００〜４００ｎｍの厚さのＷからなる導電膜とを積層することで、導電膜５０７を形成しても良い。この場合、ＴａＮは、ターゲットに純度９９．９９％のＴａを用い、チャンバー内の温度を室温、Ａｒの流量を５０ｍｌ／ｍｉｎ、Ｎ2の流量を１０ｍｌ／ｍｉｎ、チャンバー内の圧力０．６Ｐａ、成膜電力１ｋＷとし、成膜速度約４０ｎｍ／ｍｉｎで成膜することができる。またＷは、ターゲットに純度９９．９９％のＷを用い、チャンバー内の温度を２３０℃、Ａｒの流量を１００ｍｌ／ｍｉｎ、チャンバー内の圧力１．５Ｐａ、成膜電力６ｋＷとし、成膜速度約３９０ｎｍ／ｍｉｎで成膜することができる。
【００９２】
なお、導電膜の材料によって、適宜最適なエッチングガスを選択することが重要である。また各導電層の材料は本実施の形態に示したものに限定されない。
【００９３】
次に図１１（Ａ）に示すように、導電膜５０７をパターニングし、ゲート電極５０８〜５１０を形成する。本実施の形態ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行なった。エッチングガスとしてＣｌ2とＣＦ4を混合したガスを用い、１Ｐａの圧力で３．２Ｗ／ｃｍ2のＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを形成して行なう。基板側（試料ステージ）にも２２４ｍＷ／ｃｍ2のＲＦ（１３．５６ＭＨｚ）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００ｎｍ／ｍｉｎである。上記エッチングにより、ゲート電極５０８〜５１０の側面がややテーパー状になる。また導電膜の残渣を残さないようにエッチングすると、ゲート電極５０８〜５１０で覆われていないゲート絶縁膜５０６の表面が、５〜１０ｎｍ程度またはそれ以上エッチングされることがある。
【００９４】
なお、破線６０１で囲んだ領域に、図１１（Ａ）に対応する上面図を示す。破線６０１のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１１（Ａ）に相当する。
【００９５】
次に図１１（Ｂ）に示すように、ゲート電極５０８〜５１０をマスクとして用い、島状の半導体膜５０３〜５０５にｎ型の導電性を付与する不純物（ドーパント）を添加する（第１のドーピング処理）。ドーピングはイオン注入法で行なう。ドーピングは、ドーズ量を１×１０13〜１×１０15ａｔｏｍｓ／ｃｍ2、加速電圧を３０〜９０ｋＶとして行なう。ｎ型を付与する不純物元素は、ドナーとして機能するＰ、Ａｓ、Ｓｂ等の５族元素やＳ、Ｔｅ、Ｓｅ等の６族元素を用いるが、本実施の形態ではＰを用いる。第１のドーピング処理により、自己整合的に第１の不純物領域５１１〜５１５が形成される。第１の不純物領域５１１〜５１５には１×１０18〜１×１０20ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素が添加されている。
【００９６】
なお、破線６０２で囲んだ領域に、図１１（Ｂ）に対応する上面図を示す。破線６０２のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１１（Ｂ）に相当する。また５１６は、ドーピングの際の注入方向を示しておいる。図１１（Ｂ）に示すイオン注入では、注入方向が基板５００の上面から基板５００に対して、ほぼ垂直に向かっている。
【００９７】
次に図１１（Ｃ）に示すように、島状の半導体膜５０４全体と、島状の半導体膜５０５の一部とを覆うようにレジストマスク５２０を形成し、第２のドーピング処理を行なう。第２のドーピング処理は、加速電圧を５０〜１５０ｋＶとし、ドーズ量を１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ2とする。
【００９８】
なお、破線６０３で囲んだ領域に、図１１（Ｃ）に対応する上面図を示す。破線６０３のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１１（Ｃ）に相当する。また矢印は、ドーピングの際の注入方向を示している。第２のドーピング処理では、ゲート電極５０８と島状の半導体膜５０３とが重なる領域の一部に、不純物が添加されるように、イオンの注入方向を、島状の半導体膜５０３の表面に対して斜めに保つ。なお、島状の半導体膜５０３と重なるゲート電極５０８の端部５２１は、該注入方向側に向いている。また、島状の半導体膜５０５のレジストマスク５２０と重なる領域と、重ならずに露出している領域とは、該注入方向に沿って接するように配置されている。
【００９９】
第２のドーピング処理により、島状の半導体膜５０５には、レジストマスク５２０と重なる領域に第２の不純物領域５２６と、第１の不純物領域５１４、５１５に不純物がさらに添加されることで形成される第３の不純物領域５２７とが形成される。また、島状の半導体膜５０３には、ゲート電極５０８と重なる領域に第４の不純物領域５２４と、第１の不純物領域５１１に不純物がさらに添加されることで形成される第３の不純物領域５２５とが形成される。第２の不純物領域５２６には５×１０17〜５×１０19ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加され、第３の不純物領域５２５には１×１０19〜５×１０21ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素が添加される。なお、第４の不純物領域５２４における不純物元素の濃度は、ドーパントの入射角度によっても異なり、また、またチャネル長方向においてある程度の濃度勾配を有するが、第３の不純物領域５２５よりもその濃度は低い。
【０１００】
第２の不純物領域５２６はＬｏｆｆ領域、第３の不純物領域５２７はソース領域またはドレイン領域に相当する。また、第３の不純物領域５２５はソース領域またはドレイン領域、第４の不純物領域５２４はＬｏｖ領域に相当する。
【０１０１】
なお、ｐチャネル型のＴＦＴが形成される島状の半導体膜５０４には、図１１（Ｂ）に示した第１のドーピング処理によりｎ型の不純物をドーピングする必要はないため、第１のドーピングの際に、レジストマスクで覆っておいても良い。また、レジストマスク数削減のために敢えてレジストマスクを設けず、ｐ型の導電型を付与する不純物の濃度を高くして、島状の半導体膜の極性をｐ型に反転させても良い。本実施の形態では、島状の半導体膜の極性をｐ型に反転させる場合について説明する。
【０１０２】
図１２（Ａ）に示すように、レジストからなるレジストマスク５３０でｎチャネル型の島状の半導体膜５０３、５０５を覆い、島状の半導体膜５０４にｐ型の導電型を付与する不純物をドーピングする（第３のドーピング処理）。この第３のドーピング処理において、ゲート電極５０９がマスクとして機能し、ｐチャネル型ＴＦＴに用いる島状の半導体膜５０４にｐ型を付与する不純物元素が添加された第５の不純物領域５３１が形成される。本実施の形態ではジボラン（Ｂ2Ｈ6）を用いたイオン注入法で形成する。第５の不純物領域５３１では、ｐ型を付与する不純物元素の濃度が２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となるようにドーピング処理することで、ｐ型が優勢となるため、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能する。
【０１０３】
なお、破線６０４で囲んだ領域に、図１２（Ａ）に対応する上面図を示す。破線６０４のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１２（Ａ）に相当する。また５３６は、ドーピングの際の注入方向を示している。図１２（Ａ）に示すイオン注入では、注入方向が基板５００の上面から基板５００に対して、ほぼ垂直に向かっている。ｐチャネル型ＴＦＴにおいてもＬｏｖ領域を形成する場合には、島状の半導体膜５０３のゲート電極５０９と重なる領域に、不純物が添加されるように、イオンの注入方向を斜めに定めれば良い。
【０１０４】
以上までの工程で島状の半導体膜５０３〜５０５に不純物領域が形成される。
【０１０５】
次に図１２（Ｂ）に示すように、島状の半導体膜５０３〜５０５と、ゲート絶縁膜５０６と、ゲート電極５０８〜５１０と覆って、第１の層間絶縁膜５３２を成膜する。第１の層間絶縁膜５３２は、珪素を含む酸化珪素、窒化珪素、酸化窒化珪素などの絶縁膜を用いることができ、その厚さは１００〜２００ｎｍ程度とする。
【０１０６】
次に、島状の半導体膜５０３〜５０５に添加された不純物元素を活性化するために、熱処理を行なう。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を用いることができる。例えば熱アニール法で活性化を行なう場合、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で、４００〜７００℃（好ましくは５００〜６００℃）で行なう。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行ない、島状の半導体膜を水素化する工程を行なう。この工程は、熱的に励起された水素によりダングリングボンドを終端する目的で行なわれる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。また活性化処理は第１の層間絶縁膜５３２を成膜する前に行っても良い。
【０１０７】
上記一連の工程によって、Ｌｏｖ領域を有するｎチャネル型ＴＦＴ５３３と、ソース領域とドレイン領域がチャネル形成領域と接しているｐチャネル型ＴＦＴ５３４と、Ｌｏｆｆ領域を有するｎチャネル型ＴＦＴ５３５とを、同一基板上に形成することができる。
【０１０８】
なお、破線６０５で囲んだ領域に、図１２（Ｂ）に対応する上面図を示す。破線６０５のＡ−Ａ’における断面図、及びＢ−Ｂ’における断面図が、図１２（Ｂ）に相当する。
【０１０９】
次に図１２（Ｃ）に示すように、第１の層間絶縁膜５３２を覆うように、第２の層間絶縁膜５３７と第３の層間絶縁膜５３８を成膜する。第２の層間絶縁膜５３７として、有機樹脂膜、無機絶縁膜、有機ポリシロキサン等を用いることができる。本実施の形態では、第２の層間絶縁膜５３７を有機樹脂膜の一つである、非感光性のアクリルを用いて形成する。
【０１１０】
次いで、ゲート絶縁膜５０６、第１の層間絶縁膜５３２、第２の層間絶縁膜５３７及び第３の層間絶縁膜５３８をエッチングし、コンタクトホールを形成する。そして、島状の半導体膜５０３〜５０５とコンタクトを形成する配線５３９を形成する。
【０１１１】
図１２（Ｃ）に示した工程の後、半導体表示装置に用いられる液晶セル、発光素子など、電気信号に従って階調を表示することができる素子（表示素子）を作製する工程が行なわれる。
【０１１２】
なお本発明は、必ずしも本実施の形態に示す作製方法に限定されない。上述した作製方法は本発明の一実施形態について具体的に説明しただけであり、本発明は、上述した実施の形態に限定されるものではなく、発明の技術的思想に基づく各種の変形が可能である。
【０１１３】
次に、基板上に設けられた配線または端子と、薄膜チップとの電気的な接続の仕方について説明する。
【０１１４】
図９（Ａ）に、ワイヤボンディング法で、引き回しのための配線または端子に接続されている、薄膜チップの断面構造を示す。９０１は基板、９０２は薄膜チップに相当する。薄膜チップ９０２は基板９０１上に、接着剤９０３により貼り付けられている。薄膜チップ９０２には半導体素子９０６が設けられており、また薄膜チップ９０２の表面に露出するように形成された、端子として機能するパッド９０７と電気的に接続されている。そして図９（Ａ）に示す基板９０１上には配線または端子９０４が形成されており、ワイヤ９０５によってパッド９０７と配線または端子９０４とが、接続されている。
【０１１５】
次に図９（Ｂ）に、フリップチップ法を用いて、薄膜チップが基板に接続されている様子を示す。図９（Ｂ）では、薄膜チップ９１１の表面に露出するよう形成されたパッド９１２に、ソルダーボール９１３が接続されている。よって、薄膜チップ９１１に形成された半導体素子９１４は、パッド９１２を介してソルダーボール９１３と電気的に接続されている。そして、ソルダーボール９１３は、基板９１５上に形成された配線または端子９１６と接続されている。
【０１１６】
なおソルダーボール９１３と、配線または端子９１６との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、薄膜チップ９１１と基板９１５との間にアンダーフィルを設け、圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、薄膜チップで発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、基板と薄膜チップの熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。特に、接続するバンプが３００程度よりも多い場合に有効である。
【０１１７】
フリップチップ法の場合、接続するべきパッドの数が増加しても、ワイヤボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多い薄膜チップの接続に向いている。
【０１１８】
なおソルダーボールの形成に、金属のナノ粒子が分散された分散液を吐出する液滴吐出法を用いていても良い。
【０１１９】
次に図９（Ｃ）に、異方性の導電性樹脂を用いて、薄膜チップが基板に接続されている様子を示す。図９（Ｃ）では、薄膜チップ９２１の表面に露出するよう形成されたパッド９２２が、薄膜チップ９２１に形成された半導体素子９２４と電気的に接続されている。そして、パッド９２２は、基板９２５上に形成された配線または端子９２６と、異方性の導電性樹脂９２７を介して接続されている。
【０１２０】
なお実装方法は図９に示した方法に限定されない。ワイヤボンディング法とフリップチップ法を組み合わせて薄膜チップを実装するようにしても良い。
【実施例１】
【０１２１】
本実施例では、イオン注入法におけるドーパント（不純物）の入射角と、Ｌｏｖ領域の濃度との関係について説明する。
【０１２２】
図１３（Ａ）に、島状の半導体膜に対するドーパントの入射角（Ｔｉｌｔ  Ａｎｇｌｅ）と、ドーパントの注入方向におけるＬｏｖ領域の幅との関係を、シミュレーションで求めた結果を示す。なお、図１３（Ａ）ではドーパントとしてＰを用いた場合の、シミュレーションの結果を示している。具体的には、Ｐのドーズ量を３×１０15ａｔｏｍｓ／ｃｍ2、加速電圧を８０ｋＶと仮定した。Ｌｏｖ領域における不純物濃度は、ゲート電極に覆われずに露出している領域の１／４以上であると仮定する。また同じく図１３（Ａ）に、ドーパントの入射角と、ゲート電極に覆われずに露出している領域に対して、１／４の濃度に相当する不純物濃度（Ｌｏｖ領域のうち、最もチャネル形成領域に近い部分における不純物濃度に相当する）との関係を示す。
【０１２３】
図１３（Ａ）に示すように、入射角が大きくなるにつれ、Ｌｏｖ領域の幅も大きくなり、逆に、Ｌｏｖ領域のうち、最もチャネル形成領域に近い部分における不純物濃度は低くなっている。なお図１３（Ａ）において入射角が０度、つまり半導体膜に対して垂直の方向からドーパントを添加した場合でも、幅２４ｎｍ程度のＬｏｖ領域が形成されているが、これはドーパントの熱拡散に起因するものである。図１３（Ａ）から、Ｌｏｖ領域の幅が小さすぎても、Ｌｏｖ領域における不純物濃度が低すぎても、ホットキャリア効果が抑えにくくなることを考慮すると、入射角は１５度以上８０度以下程度とするのが望ましいことがわかる。
【０１２４】
図１３（Ｂ）に、ドーパントがＢの場合の、ドーパントの入射角と、ドーパントの注入方向におけるＬｏｖ領域の幅との関係を、シミュレーションで求めた結果を示す。具体的には、Ｂのドーズ量を２×１０16ａｔｏｍｓ／ｃｍ2、加速電圧を８０ｋＶと仮定した。Ｌｏｖ領域における不純物濃度は、ゲート電極に覆われずに露出している領域の１／４以上であると仮定する。また同じく図１３（Ｂ）に、ドーパントの入射角と、ゲート電極に覆われずに露出している領域に対して、１／４の濃度に相当する不純物濃度（Ｌｏｖ領域のうち、最もチャネル形成領域に近い部分における不純物濃度に相当する）との関係を示す。
【０１２５】
図１３（Ｂ）に示すように、入射角が大きくなるにつれ、Ｌｏｖ領域の幅も大きくなり、逆に、Ｌｏｖ領域のうち、最もチャネル形成領域に近い部分における不純物濃度は低くなっている。なお図１３（Ｂ）において入射角が０度、つまり半導体膜に対して垂直の方向からドーパントを添加した場合でも、幅７６ｎｍ程度のＬｏｖ領域が形成されているが、これはドーパントの熱拡散に起因するものである。図１３（Ｂ）から、Ｌｏｖ領域の幅が小さすぎても、Ｌｏｖ領域における不純物濃度が低すぎても、ホットキャリア効果が抑えにくくなることを考慮すると、入射角は１５度以上８０度以下程度とするのが望ましいことがわかる。
【０１２６】
また図１３（Ａ）と図１３（Ｂ）を比較すると、ドーパントの種類によっても、入射角と、Ｌｏｖ領域の幅及びＬｏｖ領域の不純物濃度との関係が変わることがわかる。よって、入射角と、Ｌｏｖ領域の幅及びＬｏｖ領域の不純物濃度との関係を把握し、所望のＬｏｖ領域の幅及びＬｏｖ領域の不純物濃度に合わせて、イオン注入の際の、ドーパントの入射角を決めるのが望ましい。
【実施例２】
【０１２７】
本実施例では、本発明の半導体表示装置の一形態について説明する。図１４（Ａ）に本実施例の半導体表示装置のブロック図を示す。図１４（Ａ）に示す半導体表示装置は、表示素子を備えた画素を複数有する画素部７０１と、各画素を選択する走査線駆動回路７０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３とを有する。
【０１２８】
図１４（Ａ）において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッチ７０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナログスイッチ７０５に入力される。
【０１２９】
またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ  ｓｉｇｎａｌ）が与えられている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【０１３０】
次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフトレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ７０７は大きな電流を流すことが可能なものが用いられる。
【０１３１】
図１４（Ａ）に示す半導体表示装置では、破線で囲んだ信号線駆動回路７０３と、走査線駆動回路７０２とを、薄膜チップで形成することができる。なお本発明はこれに限定されず、走査線駆動回路または信号線駆動回路のいずれか一方を、画素部７０１と同じ基板上に形成し、他方のみを薄膜チップで形成するようにしても良い。或いは、信号線駆動回路７０３の一部、走査線駆動回路７０２の一部のみを、薄膜チップで形成するようにしても良い。
【０１３２】
図１４（Ｂ）に、走査線駆動回路７０２と、信号線駆動回路７０３のアナログスイッチ７０５とを画素部７０１と同じ基板上に形成し、信号線駆動回路７０３のシフトレジスタ７０４を薄膜チップで形成する例を示す。なお信号線駆動回路や走査線駆動回路に代表される、表示素子の動作を制御するための駆動回路のみならず、コントローラ、ＣＰＵ、メモリ等を薄膜チップで形成し、該薄膜チップを画素部が形成されている基板に実装する形態も取り得る。
【０１３３】
なお、図１４（Ａ）、図１４（Ｂ）に示す構成は、本発明の半導体表示装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。例えば、シフトレジスタ７０４、７０６の代わりに、例えばデコーダ回路のような信号線の選択ができる別の回路を用いても良い。
【実施例３】
【０１３４】
本実施例では、本発明の半導体装置の一形態に相当する、発光装置の構成について説明する。発光装置は、発光素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。図１５（Ａ）は、第１の基板上に形成されたトランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１５（Ｂ）は、図１５（Ａ）のＡ−Ａ’における断面図に相当する。
【０１３５】
第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、充填材４００７と共に密封されている。
【０１３６】
また第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４は、トランジスタを複数有しており、図１５（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８、４００９と、画素部４００２に含まれるトランジスタ４０１０とを例示している。なお図１５（Ｂ）は、矢印で示すドーパントの注入方向に沿ったパネルの断面図に相当するので、チャネル長方向に沿った各トランジスタの全体像を図示するのは困難であり、それぞれ部分的な断面図のみを示しているが、信号線駆動回路４００３に含まれるトランジスタ４００８、４００９はＬｏｖ領域を有しており、画素部４００２に含まれるトランジスタ４０１０はＬｏｆｆ領域を有している。
【０１３７】
また４０１１は発光素子に相当し、発光素子４０１１が有する画素電極は、トランジスタ４０１０のドレインと、配線４０１７を介して電気的に接続されている。そして本実施例では、発光素子４０１１の対向電極と透明導電膜４０１２が電気的に接続されている。なお発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、トランジスタ４０１０の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
【０１３８】
また信号線駆動回路４００３、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図１５（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。
【０１３９】
本実施例では、接続端子４０１６が、発光素子４０１１が有する画素電極と同じ導電膜から形成されている。また、引き回し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き回し配線４０１５は、トランジスタ４０１０、トランジスタ４００８、４００９がそれぞれ有するゲート電極と、同じ導電膜から形成されている。
【０１４０】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１４１】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１４２】
但し、発光素子４０１１からの光の取り出し方向に位置する基板には、第２の基板は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０１４３】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０１４４】
本発明は、本実施例に示した発光装置のみならず、その他の半導体装置に適応させることができる。
【実施例４】
【０１４５】
本実施例では、本発明の半導体表示装置の一形態に相当する、発光装置の構成について説明する。発光装置は、発光素子が封止された状態にあるパネルと、該パネルに単結晶のシリコンウェハで形成されたＩＣ等を実装した状態にあるモジュールとを含む。図１６は、第１の基板上に形成されたトランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１６（Ｂ）は、図１６（Ａ）のＡ−Ａ’における断面図に相当する。
【０１４６】
第１の基板４１０１上に設けられた画素部４１０２と、走査線駆動回路４１０４とを囲むようにして、シール材４１０５が設けられている。また画素部４１０２と、走査線駆動回路４１０４の上に第２の基板４１０６が設けられている。よって画素部４１０２と、走査線駆動回路４１０４とは、第１の基板４１０１とシール材４１０５と第２の基板４１０６とによって、充填材４１０７と共に密封されている。また第１の基板４１０１上のシール材４１０５によって囲まれている領域とは異なる領域に、薄膜チップで形成された信号線駆動回路４１０３が実装されている。
【０１４７】
また第１の基板４１０１上に設けられた画素部４１０２と走査線駆動回路４１０４は、トランジスタを複数有しているが、図１６（Ｂ）では、画素部４１０２に含まれるトランジスタ４１１０のみを例示している。
【０１４８】
また４１１１は発光素子に相当し、発光素子４１１１が有する画素電極は、トランジスタ４１１０のドレインと、配線４１１７を介して電気的に接続されている。そして本実施例では、発光素子４１１１の対向電極と透明導電膜４１１２が電気的に接続されている。なお発光素子４１１１の構成は、本実施例に示した構成に限定されない。発光素子４１１１から取り出す光の方向や、トランジスタ４１１０の極性などに合わせて、発光素子４１１１の構成は適宜変えることができる。
【０１４９】
また薄膜チップで形成された信号線駆動回路４１０３と、走査線駆動回路４１０４、画素部４１０２とに与えられる各種信号及び電位は、図１６（Ｂ）に示す断面図では図示されていないが、引き回し配線４１１４及び４１１５を介して、接続端子４１１６から供給されている。
【０１５０】
本実施例では、接続端子４１１６が、発光素子４１１１が有する画素電極と同じ導電膜から形成されている。また、引き回し配線４１１４は、配線４１１７と同じ導電膜から形成されている。また引き回し配線４１１５は、トランジスタ４１１０が有するゲート電極と、同じ導電膜から形成されている。
【０１５１】
接続端子４１１６は、ＦＰＣ４１１８が有する端子と、異方性導電膜４１１９を介して電気的に接続されている。
【０１５２】
なお、第１の基板４１０１、第２の基板４１０６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１５３】
但し、発光素子４１１１からの光の取り出し方向に位置する基板には、第２の基板は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０１５４】
また、充填材４１０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０１５５】
なお図１６では、信号線駆動回路４１０３を薄膜チップで形成し、第１の基板４１０１に実装している例を示しているが、薄膜チップで形成することができる回路は信号線駆動回路４１０３に限定されない。走査線駆動回路を薄膜チップで形成しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを薄膜チップで形成しても良い。
【０１５６】
また本発明は、本実施例に示した発光装置のみならず、その他の半導体装置に適応させることができる。
【実施例５】
【０１５７】
本実施例では、連続発振のレーザ光の照射に用いられる光学系について説明する。
【０１５８】
図１８に本実施例の光学系を図示する。図１８（Ａ）に示す光学系は、２つのシリンドリカルレンズ７００１、７００２を有している。そして、矢印の方向から入射したレーザ光は、２つのシリンドリカルレンズ７００１、７００２によってそのビームスポットの形状が成形され、被処理物７００３に照射される。なお、被処理物７００３により近いシリンドリカルレンズ７００２は、シリンドリカルレンズ７００１に比べて、その焦点距離が小さい。なお、戻り光を防ぎ、また均一な照射を行なうために、レーザ光の被処理物７００３への入射角度を０°より大きく、望ましくは５〜３０°に保つのが望ましい。
【０１５９】
図１８（Ｂ）に示す光学系は、ミラー７００５と、平凸球面レンズ７００６とを有している。そして、矢印の方向から入射したレーザ光は、ミラー７００５において反射され、平凸球面レンズ７００６においてそのビームスポットの形状が成形され、被処理物７００７に照射される。なお平凸球面レンズの曲率半径は、設計者が適宜設定することが可能である。なお、戻り光を防ぎ、また均一な照射を行なうために、レーザ光の基板への入射角度を０°より大きく、望ましくは５〜３０°に保つのが望ましい。
【０１６０】
図１８（Ｃ）に示す光学系は、ミラー７０１０、７０１１と、レンズ７０１２、７０１３、７０１４とを有している。そして、矢印の方向から入射したレーザ光は、ミラー７０１０、７０１１において反射され、レンズ７０１２、７０１３、７０１４においてそのビームスポットの形状が成形され、被処理物７０１５に照射される。なお、戻り光を防ぎ、また均一な照射を行なうために、レーザ光の基板への入射角度を０°より大きく、望ましくは５〜３０°に保つのが望ましい。
【０１６１】
図１８（Ｄ）は、ビームスポットを４つ合成して１つのビームスポットにする場合の光学系を示している。図１８（Ｄ）に示す光学系は、６つのシリンドリカルレンズ７０１７〜７０２２を有している。矢印の方向から入射した４つのレーザ光は、４つのシリンドリカルレンズ７０１９〜７０２２のそれぞれに入射する。そしてシリンドリカルレンズ７０１９、７０２１において成形された２つのレーザ光は、シリンドリカルレンズ７０１７において再びそのビームスポットの形状が成形されて被処理物７０２３に照射される。一方シリンドリカルレンズ７０２０、７０２２において成形された２つのレーザ光は、シリンドリカルレンズ７０１８において再びそのビームスポットの形状が成形されて被処理物７０２３に照射される。
【０１６２】
被処理物７０２３における各レーザ光のビームスポットは、互いに一部重なることで合成されて１つのビームスポットを形成している。
【０１６３】
各レンズの焦点距離及び入射角は設計者が適宜設定することが可能であるが、被処理物７０２３に最も近いシリンドリカルレンズ７０１７、７０１８の焦点距離は、シリンドリカルレンズ７０１９〜７０２２の焦点距離よりも小さくする。例えば、被処理物７０２３に最も近いシリンドリカルレンズ７０１７、７０１８の焦点距離を２０ｍｍとし、シリンドリカルレンズ７０１９〜７０２２の焦点距離を１５０ｍｍとする。そしてシリンドリカルレンズ７０１７、７０１８から被処理物７０２３へのレーザ光の入射角は、本実施例では２５°とし、シリンドリカルレンズ７０１９〜７０２２からシリンドリカルレンズ７０１７、７０１８へのレーザ光の入射角を１０°とするように各レンズを設置する。なお、戻り光を防ぎ、また均一な照射を行なうために、レーザ光の基板への入射角度を０°より大きく、望ましくは５〜３０°に保つのが望ましい。
【０１６４】
図１８（Ｄ）では、４つのビームスポットを合成する例について示しており、この場合４つのレーザ発振装置にそれぞれ対応するシリンドリカルレンズを４つと、該４つのシリンドリカルレンズに対応する２つのシリンドリカルレンズとを有している。合成するビームスポットの数はこれに限定されず、合成するビームスポットの数は２以上８以下であれば良い。ｎ（ｎ＝２、４、６、８）のビームスポットを合成する場合、ｎのレーザ発振装置にそれぞれ対応するｎのシリンドリカルレンズと、該ｎのシリンドリカルレンズに対応するｎ／２のシリンドリカルレンズとを有している。ｎ（ｎ＝３、５、７）のビームスポットを合成する場合、ｎのレーザ発振装置にそれぞれ対応するｎのシリンドリカルレンズと、該ｎのシリンドリカルレンズに対応する（ｎ＋１）／２のシリンドリカルレンズとを有している。
【０１６５】
そして、ビームスポットを５つ以上重ね合わせるとき、光学系を配置する場所及び干渉等を考慮すると、５つ目以降のレーザ光は基板の反対側から照射するのが望ましく、基板は透過性を有していることが必要である。
【０１６６】
なお、照射面に垂直な平面であって、かつ各ビームスポットの形状を長方形と見立てたときの短辺を含む面または長辺を含む面のいずれか一方を入射面と定義すると、前記レーザ光の入射角度θは、入射面に含まれる前記短辺または前記長辺の長さがＷ、前記照射面に設置され、かつ、前記レーザ光に対して透光性を有する基板の厚さがｄであるとき、θ≧ａｒｃｔａｎ（Ｗ／２ｄ）を満たすのが望ましい。なお、レーザ光の軌跡が、前記入射面上にないときは、該軌跡を該入射面に射影したものの入射角度をθとする。この入射角度θでレーザ光が入射されれば、基板の表面での反射光と、前記基板の裏面からの反射光とが干渉せず、一様なレーザ光の照射を行なうことができる。以上の議論は、基板の屈折率を１として考えた。実際は、基板の屈折率が１．５前後のものが多く、この数値を考慮に入れると上記議論で算出した角度よりも大きな計算値が得られる。しかしながら、ビームスポットの長手方向の両端のエネルギーは減衰があるため、この部分での干渉の影響は少なく、上記の算出値で十分に干渉減衰の効果が得られる。
【０１６７】
なお本発明のレーザ照射装置における、光学系は、本実施例で示した構成に限定されない。
【実施例６】
【０１６８】
本実施例では、複数のレーザ光を合成することで得られる、ビームスポットの形状について説明する。
【０１６９】
図１７（Ａ）に、複数のレーザ発振装置からそれぞれ発振されるレーザ光の、被処理物におけるビームスポットの形状の一例を示す。図１７（Ａ）に示したビームスポットは楕円形状を有している。なお本実施例において、レーザ発振装置から発振されるレーザ光のビームスポットの形状は、楕円に限定されない。ビームスポットの形状はレーザの種類によって異なり、また光学系により成形することもできる。例えば、ラムダ社製のＸｅＣｌエキシマレーザ（波長３０８ｎｍ、パルス幅３０ｎｓ）Ｌ３３０８を用いた場合、レーザー発振装置から射出されたレーザ光の形状は、１０ｍｍ×３０ｍｍ（共にビームプロファイルにおける半値幅）の矩形状である。また、ＹＡＧレーザから射出されたレーザ光の形状は、ロッド形状が円筒形であれば円状となり、スラブ型であれば矩形状となる。このようなレーザ光を光学系により、さらに成形することにより、所望の大きさのレーザ光をつくることもできる。
【０１７０】
図１７（Ｂ）に図１７（Ａ）に示したビームスポットの長軸Ｙ方向におけるレーザ光のエネルギー密度の分布を示す。図１７（Ａ）に示すビームスポットは、図１７（Ｂ）におけるエネルギー密度のピーク値の１／ｅ2のエネルギー密度を満たしている領域に相当する。ビームスポットが楕円形状であるレーザ光のエネルギー密度の分布は、楕円の中心Ｏに向かうほど高くなっている。
【０１７１】
次に、図１７（Ａ）に示したビームスポットを有するレーザ光を合成したときの、ビームスポットの形状を、図１７（Ｃ）に示す。なお図１７（Ｃ）では４つのレーザ光のビームスポットを重ね合わせることで１つの線状のビームスポットを形成した場合について示しているが、重ね合わせるビームスポットの数はこれに限定されない。
【０１７２】
図１７（Ｃ）に示すように、各レーザ光のビームスポットは、各楕円の長軸が一致し、なおかつ互いにビームスポットの一部が重なることで合成され、１つのビームスポットが形成されている。なお以下、各楕円の中心Ｏを結ぶことで得られる直線をビームスポットの中心軸とする。
【０１７３】
図１７（Ｄ）に、図１７（Ｃ）に示した合成後のビームスポットの、中心軸ｙ方向におけるレーザ光のエネルギー密度の分布を示す。なお、図１７（Ｃ）に示すビームスポットは、図１７（Ｂ）におけるエネルギー密度のピーク値の１／ｅ2のエネルギー密度を満たしている領域に相当する。合成前の各ビームスポットが重なり合っている部分において、エネルギー密度が加算される。例えば図示したように重なり合ったビームのエネルギー密度Ｅ１とＥ２を加算すると、ビームのエネルギー密度のピーク値Ｅ３とほぼ等しくなり、各楕円の中心Ｏの間においてエネルギー密度が平坦化される。
【０１７４】
なお、Ｅ１とＥ２を加算するとＥ３と等しくなるのが理想的だが、現実的には必ずしも等しい値にはならない。Ｅ１とＥ２を加算した値とＥ３との値のずれの許容範囲は、設計者が適宜設定することが可能である。
【０１７５】
図１７（Ａ）に示すように、ビームスポットを単独で用いると、エネルギー密度の分布がガウス分布に従っているので、半導体膜のうち活性層が形成される領域全体に、均一なエネルギー密度のレーザ光を照射することが難しい。しかし、図１７（Ｄ）からわかるように、複数のレーザ光を重ね合わせてエネルギー密度の低い部分を互いに補い合うようにすることで、複数のレーザ光を重ね合わせないで単独で用いるよりも、エネルギー密度が均一な領域が拡大され、活性層のレイアウトにおける制約を小さくすることができる、半導体膜の結晶性を効率良く高めることができる。
【実施例７】
【０１７６】
本発明の半導体装置の具体的な構成について、半導体装置を用いた電子機器の一つである携帯電話を例に挙げ、図１９を用いて説明する。
【０１７７】
図１９に示す携帯電話は、信号線駆動回路１８０７、走査線駆動回路１８０６、コントローラ１８０１、ＣＰＵ１８０２、メモリ１８１１が、単数または複数の薄膜チップとして画素部１８０５が形成された基板１８００に実装されている。またその他に、プリント配線基板に設けられた電源回路１８０３、音声処理回路１８２９及び送受信回路１８３１や、その他、抵抗、バッファ、容量素子等の素子が、ＦＰＣ等のコネクターを介して実装されている。
【０１７８】
本実施例では、メモリ１８１１としてＶＲＡＭ１８３２、ＤＲＡＭ１８２５、フラッシュメモリ１８２６などが含まれている。ＶＲＡＭ１８３２にはパネルに表示する画像のデータが、ＤＲＡＭ１８２５には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
【０１７９】
電源回路１８０３では、信号線駆動回路１８０７、走査線駆動回路１８０６、コントローラ１８０１、ＣＰＵ１８０２、音声処理回路１８２９、メモリ１８１１、送受信回路１８３１電源電圧が生成される。またパネルの仕様によっては、電源回路１８０３に電流源が備えられている場合もある。
【０１８０】
ＣＰＵ１８０２は、制御信号生成回路１８２０、デコーダ１８２１、レジスタ１８２２、演算回路１８２３、ＲＡＭ１８２４、ＣＰＵ用のインターフェース１８３５などを有している。インターフェース１８３５を介してＣＰＵ１８０２に入力された各種信号は、一旦レジスタ１８２２に保持された後、演算回路１８２３、デコーダ１８２１などに入力される。演算回路１８２３では、入力された信号に基づき演算を行ない、各種命令を送る場所を指定する。一方デコーダ１８２１に入力された信号はデコードされ、制御信号生成回路１８２０に入力される。制御信号生成回路１８２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路１８２３において指定された場所、具体的にはメモリ１８１１、送受信回路１８３１、音声処理回路１８２９、コントローラ１８０１などに送る。
【０１８１】
メモリ１８１１、送受信回路１８３１、音声処理回路１８２９、コントローラ１８０１は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０１８２】
キーボード１８４０から入力された信号は、インターフェース１８０９を介してＣＰＵ１８０２に送られる。制御信号生成回路１８２０は、キーボード１８４０から送られてきた信号に従い、ＶＲＡＭ１８３２に格納してある画像データを所定のフォーマットに変換し、コントローラ１８０１に送付する。
【０１８３】
コントローラ１８０１は、パネルの仕様に合わせてＣＰＵ１８０２から送られてきた画像データを含む信号にデータ処理を施し、信号線駆動回路１８０７、走査線駆動回路１８０６に供給する。またコントローラ１８０１は、電源回路１８０３から入力された電源電圧やＣＰＵから入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ  Ｃｏｎｔ）を生成し、信号線駆動回路１８０７、走査線駆動回路１８０６に供給する。
【０１８４】
送受信回路１８３１では、アンテナ１８３３において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路１８３１において送受信される信号のうち音声情報を含む信号が、ＣＰＵ１８０２からの命令に従って、音声処理回路１８２９に送られる。
【０１８５】
ＣＰＵ１８０２の命令に従って送られてきた音声情報を含む信号は、音声処理回路１８２９において音声信号に復調され、スピーカー１８２８に送られる。またマイク１８２７から送られてきた音声信号は、音声処理回路１８２９において変調され、ＣＰＵ１８０２からの命令に従って、送受信回路１８３１に送られる。
【０１８６】
なお、本実施例では、コントローラ１８０１、ＣＰＵ１８０２、メモリ１８１１を薄膜チップで形成しているが、本発明はこれに限定されない。電源回路１８０３、音声処理回路１８２９を薄膜チップで形成しても良い。本発明は、アイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路以外であれば、薄膜チップで形成し、画素部が形成された基板に実装することができる。
【実施例８】
【０１８７】
本発明の半導体装置、様々な電子機器の表示部またはその他信号処理用の回路に用いることができる。本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２０に示す。
【０１８８】
図２０（Ａ）は携帯情報端末であり、本体２００１、表示部２００２、操作キー２００３、モデム２００４等を含む。図２０（Ａ）ではモデム２００４が取り外し可能な形態の携帯情報端末を示しているが、モデムが本体２００１に内蔵されていても良い。本発明の半導体装置は、表示部２００２またはその他信号処理用の回路に用いることができる。
【０１８９】
図２０（Ｂ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５、外部接続ポート２１０６、アンテナ２１０７等を含む。なお、表示部２１０２は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の半導体装置は、表示部２１０２またはその他信号処理用の回路に用いることができる。
【０１９０】
図２０（Ｃ）は電子カードであり、本体２２０１、表示部２２０２、接続端子２２０３等を含む。本発明の半導体装置は、表示部２２０２またはその他信号処理用の回路に用いることができる。なお図２０（Ｃ）では接触型の電子カードを示しているが、非接触型の電子カードや、接触型と非接触型の機能を持ち合わせた電子カードにも、本発明の半導体装置を用いることができる。
【０１９１】
図２０（Ｄ）は電子ブックであり、本体２３０１、表示部２３０２、操作キー２３０３等を含む。またモデムが本体２３０１に内蔵されていても良い。本発明の半導体装置は、表示部２３０２またはその他信号処理用の回路に用いることができる。
【０１９２】
図２０（Ｅ）はシート型のパーソナルコンピュータであり、本体２４０１、表示部２４０２、キーボード２４０３、タッチパッド２４０４、外部接続ポート２４０５、電源プラグ２４０６等を含む。本発明の半導体装置は、表示部２４０２またはその他信号処理用の回路に用いることができる。
【０１９３】
図２０（Ｆ）は表示装置であり、筐体２５０１、支持台２５０２、表示部２５０３、スピーカー部２５０４、ビデオ入力端子２５０５等を含む。本発明の半導体装置は、表示部２５０３またはその他信号処理用の回路に用いることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１９４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器またはその他信号処理用の回路に用いることが可能である。
【図面の簡単な説明】
【０１９５】
【図１】Ｌｏｖ領域を有するＴＦＴの作製方法を示す図。
【図２】ソース領域とドレイン領域がチャネル形成領域と接しているＴＦＴの作製方法を示す図。
【図３】レーザ光による半導体膜の結晶化、ドーピング、ダイシングの様子を示す図。
【図４】Ｌｏｆｆ領域を有するＴＦＴと、Ｌｏｖ領域を有するＴＦＴとが形成された薄膜チップにおける、各トランジスタのレイアウトを示す図。
【図５】オフセット領域を有するＴＦＴの作製方法を示す図。
【図６】Ｌｏｆｆ領域を有するＴＦＴと、Ｌｏｖ領域を有するＴＦＴとが形成されたパネルにおける、各トランジスタのレイアウトを示す図。
【図７】薄膜チップが実装された半導体表示装置の外観図。
【図８】Ｌｏｖ領域を有するＴＦＴの上面図。
【図９】薄膜チップの実装方法を示す図。
【図１０】本発明の半導体装置の作製方法を示す図。
【図１１】本発明の半導体装置の作製方法を示す図。
【図１２】本発明の半導体装置の作製方法を示す図。
【図１３】ドーパントの入射角と、Ｌｏｖ領域の幅及び不純物濃度との関係を示す図。
【図１４】半導体表示装置の構成を示すブロック図。
【図１５】本発明の半導体装置の一形態に相当する、発光装置の上面図と断面図。
【図１６】本発明の半導体装置の一形態に相当する、発光装置の上面図と断面図。
【図１７】ビームスポットのエネルギー密度の分布を示す図。
【図１８】連続発振のレーザ光の照射に用いる光学系を示す図。
【図１９】電子機器の一つである携帯電話のブロック図。
【図２０】本発明の半導体装置を用いた電子機器の図。
【符号の説明】
【０１９６】
１０１    活性層
１０２    ゲート電極
１０３    ゲート絶縁膜
１０４    領域
１０５    領域
１０６    端部
１０７    Ｌｏｖ領域
１０８    ドレイン領域
１０９    チャネル形成領域
２０１    活性層
２０２    ゲート電極
２０３    ゲート絶縁膜
２０４    領域
２０５    領域
２０４    該領域
【図１】
2005057253.tif 000003
【図２】
2005057253.tif 000004
【図３】
2005057253.tif 000005
【図４】
2005057253.tif 000006
【図５】
2005057253.tif 000007
【図６】
2005057253.tif 000008
【図７】
2005057253.tif 000009
【図８】
2005057253.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
2005057253.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
2005057253.tif 000018
【図１７】
2005057253.tif 000019
【図１８】
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【図１９】
2005057253.tif 000021
【図２０】
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