(57)【要約】【課題】  内部回路の電気特性が少数のテストパッドで、且つ十分な精度で検査できる半導体装置およびその検査方法を提供する。【解決手段】  ＭＯＳトランジスタＭ２〜Ｍ８のゲートが共通に接続されたゲートパッドＧ１と、ソースが共通に接続されたソースパッドＳ１と、ドレインがスイッチ素子ＳＷ２〜ＳＷ８を介して選択的に接続されたドレインパッドＤ１と、ソースパッドＳ１とドレインパッドＤ１の間に接続されたスイッチ素子ＳＷ１と、制御信号に応じてスイッチ素子ＳＷ１〜ＳＷ８の接続を制御するスイッチ制御手段１６を有している。ＳＷ１をオンにしてＳＷ１のオン抵抗Ｒｏｎ１を求め、次に、ＳＷ２〜ＳＷ８のいずれかをオンにしてＭＯＳトランジスタＭ２〜Ｍ８の電気特性を求める。オン抵抗Ｒｏｎ１を用いて、オン抵抗による誤差を補正した電気特性を求める。【選択図】  図１
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【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路の電気特性を検査するための複数の絶縁ゲート電界効果トランジスタと、
前記複数の絶縁ゲート電界効果トランジスタのゲートが共通に接続されたゲートパッドと、
前記複数の絶縁ゲート電界効果トランジスタのソースが共通に接続されたソースパッドと、
前記複数の絶縁ゲート電界効果トランジスタのドレインが第１スイッチ手段を介して選択的に接続されたドレインパッドと、
前記ソースパッドと前記ドレインパッドの間に接続された第２スイッチ手段と、
制御信号に応じて、前記第１および第２スイッチ手段のスイッチング動作を制御するスイッチ制御手段と、
を有することを特徴とする半導体装置。
【請求項２】
前記スイッチ制御手段は、前記第１スイッチ手段をオフにして前記第２スイッチ手段をオンにする動作モードと、前記第２スイッチ手段をオフにして前記第１スイッチ手段をオンにする動作モードと、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スイッチ制御手段は、入力としてバイナリ信号が与えられ、出力として前記バイナリデータをデシマルデータにデコードしたデコード信号を出力する論理回路を有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記スイッチ制御手段は、入力としてデータ信号とクロック信号が与えられ、出力として前記クロック信号に同期して順次転送された信号を出力するシフトレジスタを有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
複数の絶縁ゲート電界効果トランジスタのソースが共通に接続されたソースバッドとドレインが第１スイッチ手段を介して選択的に接続されたドレインパッドとの間に接続された第２スイッチ手段をオンにして、前記第２スイッチ手段のオン抵抗を求める工程と、
前記第２スイッチ手段をオフにした後、前記第１スイッチ手段をオンにして前記絶縁ゲート電界効果トランジスタを１つ選択し、この選択された前記絶縁ゲート電界効果トランジスタの電気特性を求める工程と、
前記オン抵抗よる前記電気特性の誤差を補正する工程と、
前記補正された前記電気特性により、絶縁ゲート電界効果トランジスタを備えた内部回路の電気特性を検査する工程と、
を有することを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその検査方法に係り、特に内部回路の電気特性が少数のテストパッドで、且つ十分な精度で検査できる半導体装置およびその検査方法に関する。
【背景技術】
【０００２】
半導体装置の内部回路に配置されたＭＯＳトランジスタの電気特性を検査するのに、検査用ＭＯＳトランジスタを配置して検査用ＭＯＳトランジスタの電気特性を求めることにより、内部回路のＭＯＳトランジスタの電気特性を検査している。
【０００３】
従来、複数の検査用ＭＯＳトランジスタを有する半導体装置では、検査用ＭＯＳトランジスタの数に応じた数のテストパットが設けられている。
【０００４】
図１０に示すように、検査用ＭＯＳトランジスタＭ１１〜Ｍ１８は、ゲートが共通にゲートパッドＧ１１に接続され、ソースが共通にソースパッドＳ１１に接続され、ドレインがそれぞれドレインパッドＤ１１〜Ｄ１８に接続されている。
【０００５】
従って、複数の検査用ＭＯＳトランジスタの電気特性を求めるには、少なくとも検査用ＭＯＳトランジスタの数にゲートパッドＧ１１とソースパッドＳ１１を加えた数のテストパッドが必要である。
【０００６】
テストパッドの数を少なくするために、複数の内部信号線を１つのテストパッドに接続する方法が知られている。（例えば、特許文献１参照。）。
【０００７】
特許文献１に開示された半導体装置について図を用いて説明する。図１１は、この半導体装置の１つのテストパッドに複数の内部信号線を接続する回路を示す回路図である。
【０００８】
図１１に示すように、１つのテストパッド１０１に２本の内部信号線１０２ａ、１０２ｂがスイッチ手段１０３ａ、１０３ｂを介して接続されている。
【０００９】
スイッチ手段１０３ａは、ドレインがヒューズ１０４ａを介してテストパッド１０１に接続され、ソースが内部信号線１０２ａに接続され、ゲートが抵抗Ｒ１０１を介して電源Ｖｃｃに接続されると伴にヒューズ１０４ｂを介して接地されたＭＯＳトランジスタＭ１０１を有している。
【００１０】
ＭＯＳトランジスタＭ１０１は、ヒューズ１０４ｂを切断しない場合はオフになり、ヒューズ１０４ｂを切断した場合はオンになるスイッチとして動作する。
【００１１】
レーザ等によりヒューズ１０４ｂを切断すると、テストパッド１０１が内部信号線１０２ａに接続される。内部信号を検査した後にヒューズ１０４ａを切断すると、テストパッド１０１は内部信号線１０２ａから切り離される。
【００１２】
また、集積回路の内部信号およびＩ／Ｏピンの状況を最小限の検査用プローブで検査する検査装置が知られている（例えば、特許文献２参照。）。
【００１３】
特許文献２に開示された集積回路の検査装置について図を用いて説明する。図１２は、この集積回路の検査装置の構成を示すブロック図である。
【００１４】
図１２に示すように、集積回路２０１に含まれるアナロクデストバス２０２に内部回路２０３もしくはＩ／Ｏピン２０４ａ〜２０４ｃがスイッチ手段２０５ａ〜２０５ｆを介して選択的に接続されている。スイッチ制御手段２０６は制御信号に応じてスイッチ手段２０５ａ〜２０５ｆの接続を制御している。
【００１５】
集積回路２０１の検査の際に、アナロクデストバス２０２に検査に必要な測定装置２０７を接続する。スイッチ制御信号発生装置２０８からの制御信号により、検査対象箇所に設置されたスイッチ手段をオンにすることにより、検査対象箇所の信号がアナログテストバス２０２を介して測定装置２０７に送られる。
【００１６】
従来の半導体装置では、多数の検査用ＭＯＳトランジスタの電気特性を検査するのに、１つのＭＯＳトランジスタに対して必ず１つのテストパッドが必要になるため、テストパッドの数が増加し、チップ面積が増大する原因となる。
【００１７】
その結果、ＤＲＡＭ（Dynamic Random Access Memory）のような集積度の高い半導体装置では、チップ面積の制約により検査用ＭＯＳトランジスタを搭載するのが困難になる問題がある。
【００１８】
テストパットの数を減らすために、特許文献１または特許文献２に開示された１つのテストパッドまたはアナログバスにスイッチ手段を介して複数の信号線を接続する方法では、以下のような問題点がある。
【００１９】
即ち、スイッチ手段には必ずオン抵抗がある。その結果、振り込み電流レベルが大きな検査用ＭＯＳトランジスタの電気特性を検査する場合には、オン抵抗による誤差が生じるので検査精度が悪化する問題がある。  
一方、信号線の状態を検査する場合には、電流がほとんど流れないのでスイッチ手段のオン抵抗は検査結果に影響を与えない。
【特許文献１】特開平８−１８１１８１号公報（３頁、図２）
【特許文献２】特開平１０−２８８６４７号公報（６−７頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、検査用ＭＯＳトランジスタの電気特性が少数のテストパッドで、且つ十分な精度で検査できる半導体装置およびその検査方法を提供する。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の一態様の半導体装置では、内部回路と、前記内部回路の電気特性を検査するための複数の絶縁ゲート電界効果トランジスタと、前記複数の絶縁ゲート電界効果トランジスタのゲートが共通に接続されたゲートパッドと、前記複数の絶縁ゲート電界効果トランジスタのソースが共通に接続されたソースパッドと、前記複数の絶縁ゲート電界効果トランジスタのドレインが第１スイッチ手段を介して選択的に接続されたドレインパッドと、前記ソースパッドと前記ドレインパッドの間に接続された第２スイッチ手段と、制御信号に応じて、前記第１および第２スイッチ手段のスイッチング動作を制御するスイッチ制御手段と、を有することを特徴としている。
【００２２】
また、本発明の別態様の半導体装置の検査方法では、複数の絶縁ゲート電界効果トランジスタのソースが共通に接続されたソースバッドとドレインが第１スイッチ手段を介して選択的に接続されたドレインパッドとの間に接続された第２スイッチ手段をオンにして、前記第２スイッチ手段のオン抵抗を求める工程と、前記第２スイッチ手段をオフにした後、前記第１スイッチ手段をオンにして前記絶縁ゲート電界効果トランジスタを１つ選択し、この選択された前記絶縁ゲート電界効果トランジスタの電気特性を求める工程と、前記オン抵抗よる前記電気特性の誤差を補正する工程と、前記補正された前記電気特性により、絶縁ゲート電界効果トランジスタを備えた内部回路の電気特性を検査する工程と、を有することを特徴としている。
【発明の効果】
【００２３】
本発明によれば、スイッチ手段のオン抵抗の影響が補正できるので、内部回路の電気特性が少数のテストパッドで、且つ十分な精度で検査することができる。
【００２４】
従って、検査用ＭＯＳトランジスタを搭載した半導体装置のチップ面積の増加が抑えられ、集積度の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００２６】
図１は本発明の実施例１に係る半導体装置の構成を示すブロック図である。
【００２７】
図１に示すように、半導体装置１０はＭＯＳトランジスタを備えた内部回路１１と、内部回路１１のＭＯＳトランジスタの電気特性を検査するための検査回路１２を有し、検査回路１２は、複数の検査用ＭＯＳトランジスタ１３と、第１スイッチ手段１４と、第２スイッチ手段１５およびスイッチ制御手段１６とを有している。
【００２８】
検査用ＭＯＳトランジスタ１３のゲートはゲートパッドＧ１に共通に接続され、ソースはソースパッドＳ１に共通に接続され、ドレインは第１スイッチ手段１４を介してドレインパッドＤ１に選択的に接続されている。
【００２９】
第２スイッチ手段１５はソースパッドＳ１とドレインパッドＤ１との間に接続されている。スイッチ制御手段１６の入力端はスイッチ制御信号入力パッドＩＮ１に接続され、出力端は第１スイッチ手段１４および第２スイッチ手段１５に接続されている。
【００３０】
検査用ＭＯＳトランジスタ１３の電気特性を求める際には、検査用プローブを介して、電気特性測定装置１７をゲートパッドＧ１、ソースパッドＳ１およびドレインパッドＤ１に接続するとともに、スイッチ制御信号発生装置１８をスイッチ制御信号入力パッドＩＮ１に接続する。
【００３１】
ここで、検査用ＭＯＳトランジスタ１３が形成されたウェル領域（図示せず）はウェルパッド（図示せず）に共通に接続されて、所定の電位が与えられている。
【００３２】
次に、検査用ＭＯＳトランジスタ１３、第１スイッチ手段１４、第２スイッチ手段１５およびスイッチ制御手段１６の具体的な構成について説明する。図２は検査用ＭＯＳトランジスタ１３、第１スイッチ手段１４および第２スイッチ手段１５の具体的な構成を示す回路図、図３は第１スイッチ手段１４および第２スイッチ手段１５のスイッチ素子を示す回路図、図４はスイッチ制御手段１６の具体的な構成を示す回路図、図５はスイッチ制御手段１６の動作を示す真理値表である。
【００３３】
図２に示すように、検査用ＭＯＳトランジスタ１３は特性の異なる、例えばゲート長Ｌとゲート幅Ｗの比（Ｌ／Ｗ）が異なるｎ−ＭＯＳトランジスタＭ２〜Ｍ８を有し、第２スイッチ手段１５は１つのスイッチ素子ＳＷ１を有し、第１スイッチ手段１４は、ｎ−ＭＯＳトランジスタＭ２〜Ｍ８と等しい数のスイッチ素子ＳＷ２〜ＳＷ８を有している。
【００３４】
スイッチ素子ＳＷ１〜ＳＷ８はスイッチ制御回路１６のデコード信号出力端Ｔ１〜Ｔ８にそれぞれ接続され、スイッチ制御信号により、接続が制御される。
【００３５】
次に、図３に示すように、スイッチ素子ＳＷ１は、例えばｎ−ＭＯＳトランジスタ２１と、ｐ−ＭＯＳトランジスタ２２およびインバータ２３を有し、ドレインＤ２１とドレインＤ２２、ソースＳ２１とソースＳ２２、インバータ２３を介してゲートＧ２１とゲートＧ２２がそれぞれ接続されている。
【００３６】
ゲートＧ２１はスイッチ制御回路１６のデコード信号出力端Ｔ１に接続され、ゲートＧ２１に信号“Ｈ”（または“Ｌ”）が入力されるとゲートＧ２２にはインバータ２３により反転した信号“Ｌ”（または“Ｈ”）が入力される。これにより、ｎ−ＭＯＳトランジスタ２１およびｐ−ＭＯＳトランジスタ２２が同時にオン（またはオフ）するので、スイッチＳＷ１がオン（またはオフ）になる。
【００３７】
スイッチ素子ＳＷ２〜ＳＷ８は、ＳＷ１と同じくｎ−ＭＯＳトランジスタと、ｐ−ＭＯＳトランジスタおよびインバータを有し、スイッチ制御回路１６のデコード信号出力端Ｔ２〜Ｔ８からの信号により、オンまたはオフになる。
【００３８】
次に、図４に示すように、スイッチ制御手段１６はスイッチ制御信号発生装置１８からスイッチ制御信号入力パッドＩＮ１を介して入力されるシリアルバイナリ信号をパラレルバイナリ信号に変換するシリアル／パラレル信号変換回路３０と、変換されたパラレルバイナリ信号をデシマル信号にデコードして、そのデコード信号を出力するデコーダ３１を有している。
【００３９】
デコーダ３１は、バイナリ信号の各ビットの極性を反転させるインバータ３２ａ〜３２ｃと、各ビットおよびそれを反転したビットを組み合わせた３ビットがすべて“１”の場合に、“１”を出力するＮＡＮＤゲート回路３３ａ〜３３ｈおよびインバータ３４ａ〜３４ｈを有している。
【００４０】
即ち、図５に示すように、スイッチ制御回路１６の入力端Ｐ１〜Ｐ３に入力された３ビットのバイナリ信号はデシマル信号にデコードされ、デコードされたデシマル信号がスイッチ制御回路１６のデコード信号出力端Ｔ１〜Ｔ８に出力される。
【００４１】
これにより、第１スイッチ手段１４のスイッチ素子ＳＷ２〜ＳＷ８を全てオフにし、第２スイッチ手段１５のスイッチ素子ＳＷ１をオンにして、スイッチ素子ＳＷ１のオン抵抗が求められる。
【００４２】
同様に、第２スイッチ手段１５のスイッチ素子ＳＷ１をオフにし、第１スイッチ手段１４のスイッチ素子ＳＷ２〜ＳＷ８のいずれかをオンにして、ＭＯＳトランジスタＭ２〜Ｍ８の１つを選択し、選択されたＭＯＳトランジスタの電気特性が求められる。
【００４３】
従って、少なくともソースパッド、ドレインパッド、ゲートパッドおよびスイッチ制御信号入力パッドの４つのパッドでＭＯＳトランジスタの電気特性を求めることが可能である。
【００４４】
次に、半導体装置１０の検査方法について具体的に説明する。図６は半導体装置１０の検査方法を示すフローチャートである。
【００４５】
図６に示すように、始に検査用プローブを介して電気特性測定装置１７をゲートパッドＧ１、ソースパッドＳ１およびドレインパッドＤ１に接続するとともに、検査用プローブを介してスイッチ制御信号発生装置１８をスイッチ制御信号入力パッドＩＮ１に接続する。
【００４６】
次に、スイッチ制御信号発生装置１８から制御信号“１１１”を送出すると、デコード信号出力端Ｔ１が“１”になるので、第１スイッチ手段１４のスイッチ素子ＳＷ２〜ＳＷ８がオフ、第２スイッチ手段１５のスイッチ素子ＳＷ１がオンになる（ステップＳ１）。
【００４７】
次に、ドレインバッドＤ１とソースバッドＳ１との間に所定の電圧を印加してスイッチ素子ＳＷ１を流れる電流を測定することにより、スイッチ素子ＳＷ１のオン抵抗Ｒｏｎ１か求められる（ステップＳ２）。
【００４８】
次に、スイッチ制御信号発生装置１８から制御信号“１１０”を送出すると、デコード信号出力端Ｔ１が“０”になるので、第２スイッチ手段１５のスイッチ素子ＳＷ１がオフになる（ステップＳ３）。
【００４９】
同時に、デコード信号出力端Ｔ２が“１”になるので、第１スイッチ手段１４のスイッチ素子ＳＷ２がオンになり、ＭＯＳトランジスタＭ２のドレインが選択的にドレインパッドＤ１に接続される（ステップＳ４）。
【００５０】
次に、ＭＯＳトランジスタＭ２のドレインとゲートに所定の電圧を印加して電気特性、例えばドレイン電流Ｉｄ、閾値電圧Ｖｔｈ、相互コンダクタンスＧｍなどを求める（ステップＳ５）。
【００５１】
次に、スイッチ素子ＳＷ１のオン抵抗Ｒｏｎ１を用いて、ＭＯＳトランジスタＭ２の電気特性の誤差を補正する。例えばドレイン電圧がＥのときに測定されたドレイン電流がＩｄｍ２の場合、真のドレイン電流Ｉｄ２は、Ｉｄ２＝Ｉｄｍ２−Ｅ／Ｒｏｎ１で求めることが可能である（ステップＳ６）。
【００５２】
次に、ＭＯＳトランジスタＭ２〜Ｍ８の全ての測定が終了したか否が判定され、終了していなければステップ４へいき（ステップＳ７のＮＯ）、次のＭＯＳトランジスタの電気特性を測定する。例えばスイッチ制御信号発生装置１８から制御信号“１０１”を送出すると、デコード信号出力端Ｔ３が“１”になるので、第１スイッチ手段１４のスイッチ素子ＳＷ３がオンになり、ＭＯＳトランジスタＭ３の電気特性が求められる。
【００５３】
一方、ＭＯＳトランジスタＭ２〜Ｍ８の全ての測定が終了していれば、終了処理をおこない、例えば測定結果を出力装置に出力し記憶装置に保存して、検査を終了する（ステップＳ７のＹＥＳ）。
【００５４】
これにより、スイッチ素子ＳＷ１のオン抵抗Ｒｏｎ１を用いて、スイッチ素子ＳＷ２〜ＳＷ８のオン抵抗によるＭＯＳトランジスタＭ２〜Ｍ８の電気特性の誤差を補正することができる。従って、十分な精度で内部回路１１に配置されたＭＯＳトランジスタの電気特性を検査することが可能である。
【００５５】
以上説明したように、実施例１に係る半導体装置ではスイッチ手段のオン抵抗の影響が補正できるので、内部回路の電気特性が少数のテストパッドで、且つ十分な精度で検査することができる。
【００５６】
従って、検査用ＭＯＳトランジスタを搭載した半導体装置のチップ面積の増加が抑えられ、集積度の高い半導体装置を提供することができる。
【００５７】
ここでは、スイッチ制御信号がシリアルのバイナリ信号の場合について説明したが、パラレルのバイナリ信号であっても構わない。その場合、スイッチ制御手段１６のシリアル／パラレル信号変換回路３０は不要である。
【実施例２】
【００５８】
図７は、本発明の実施例２に係る半導体装置のスイッチ制御手段の構成を示すブロック図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００５９】
本実施例が実施例１と異なる点は、スイッチ制御手段がクロック信号に同期してデータ信号を順次転送するシフトレジスタを有することにある。
【００６０】
即ち、図７に示すように、スイッチ制御手段４０は、１つのシフトレジスタの出力が次のシフトレジスタの入力になるように直列に接続されたシフトレジスタＲ１〜Ｒ８を有している。
【００６１】
シフトレジスタＲ１の入力端はデータ信号入力パッドＩＮ２に接続され、シフトレジスタＲ１〜Ｒ８のクロック信号入力端はクロック信号入力パッドＩＮ２に共通に接続されている。
【００６２】
スイッチ制御手段４０のシフトレジスタＲ１〜Ｒ８の出力端Ｔ１〜Ｔ８は第２スイッチ手段のスイッチ素子ＳＷ１と第１スイッチ手段１４のスイッチ素子ＳＷ２〜ＳＷ８にそれぞれ接続されている。
【００６３】
次に、スイッチ制御手段４０の具体的な構成および動作について詳しく説明する。図８はシフトレジスタＲ１の構成を示す回路図、図９はスイッチ制御手段４０の動作を示すタイミングチャートである。
【００６４】
図８に示すように、シフトレジスタＲ１はｐ−ＭＯＳトランジスタ４１ａ〜４１ｄと、ｎ−ＭＯＳトランジスタ４２ａ〜４２ｄと、インバータ４３を有している。データ信号とクロック信号を与えることにより、シフトレジスタＲ１はデータ信号が“Ｈ“のときクロック信号の立下り時に”Ｈ“を出力し、データ信号が“Ｌ“のときクロック信号の立下り時に”Ｌ“を出力する。
【００６５】
すなわち、図９に示すように、ｔ０とｔ１の間でデータ信号ＤＡＴＡが“Ｈ”になると、クロック信号ＣＫの立下り時ｔ２でシフトレジスタＲ１の出力端Ｔ１が“Ｈ”になり、データ信号ＤＡＴＡがｔ２とｔ３の間で“Ｌ”になると次のクロック信号の立下り時ｔ４でシフトレジスタＲ１の出力端Ｔ１が“Ｌ”になる。
【００６６】
同時に、シフトレジスタＲ１の出力端Ｔ１が“Ｈ”の場合にクロック信号ＣＫの立下り時ｔ４でシフトレジスタＲ２の出力端Ｔ２が“Ｈ”になり、シフトレジスタＲ１の出力端Ｔ１が“Ｌ”の場合に次のクロック信号の立下り時Ｔ６でシフトレジスタＲ２の出力端Ｔ２が“Ｌ”になる。
【００６７】
以下同様にして、クロック信号に同期してシフトレジスタＲ２の出力が次のシフトレジスタＲ３に転送される。これにより、シフトレジスタＲ１〜Ｒ８の出力端Ｔ１〜Ｔ８が順次“Ｈ”になるので、第１スイッチ手段１４のスイッチ素子ＳＷ１〜ＳＷ８が順次オンになる。
【００６８】
これにより、シフトレジスタＲ１の出力端Ｔ１が“Ｈ”の間、第２スイッチ手段１５のスイッチ素子ＳＷ１がオンになるので、スイッチ素子ＳＷ１のオン抵抗Ｒｏｎ１が求められる。
【００６９】
シフトレジスタＲ２〜Ｒ８の出力端Ｔ２〜Ｔ８が順次“Ｈ”の間、第１スイッチ手段１４のスイッチ素子ＳＷ２〜ＳＷ８が順次オンになるので、ＭＯＳトランジスタＭ２〜Ｍ８の電気特性が順次求められる。
【００７０】
従って、少なくともソースパッド、ドレインパッド、ゲートパッド、データ信号入力パッドおよびクロック信号入力パッドの５つのパッドでＭＯＳトランジスタの電気特性を求めることが可能である。
【００７１】
以上説明したように、実施例２に係る半導体装置によれば、データ信号とクロック信号の２つの信号で全てのスイッチ手段が制御できるので、スイッチ制御信号が簡単になる利点がある。
【００７２】
上述した実施例において、ＭＯＳトランジスタＭ２〜Ｍ８のドレインが第１スイッチ手段１４を介して選択的にドレインパッドＤ１に接続されている場合について説明したが、本発明はこれに限定されるものではなく、ソースが第１スイッチ手段１４を介して選択的にソースパッドＳ１に接続されても構わない。
【００７３】
また、ＭＯＳトランジスタの数が７の場合について説明したが、本発明はこれに限定されるものではなく、いくつであっても構わない。ＭＯＳトランジスタの数に応じてスイッチ制御信号のビット数を増やすか、またはシフトレジスタの数を増やすことにより、同じ数のパッドでより多くのＭＯＳトランジスタの電気特性を求めることができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施例１に係る半導体装置の構成を示すブロック図。
【図２】本発明の実施例１に係る検査用ＭＯＳトランジスタと第１および第２スイッチ手段の構成を示す回路図。
【図３】本発明の実施例１に係るスイッチ素子の構成を示す回路図。
【図４】本発明の実施例１に係るスイッチ制御手段の構成を示す回路図。
【図５】本発明の実施例１に係るスイッチ制御手段の動作を示す真理値表。
【図６】本発明の実施例１に係る半導体装置の検査方法を示すフローチャート。
【図７】本発明の実施例２に係るスイッチ制御手段の構成を示す回路図。
【図８】本発明の実施例２に係るシフトレジスタの構成を示す回路図。
【図９】本発明の実施例２に係るスイッチ制御手段の動作を示すタイミングチャート。
【図１０】従来の半導体装置の検査用ＭＯＳトランジスタの構成を示す回路図。
【図１１】従来の他の半導体装置のテストバッドと信号線との接続を示す回路図。
【図１２】従来の他の集積回路の検査装置の構成を示すブロック図。
【符号の説明】
【００７５】
１０  半導体装置
１１  内部回路
１２  検査回路
１３  検査用ＭＯＳトランジスタ
１４  第１スイッチ手段
１５  第２スイッチ手段
１６、４０  スイッチ制御手段
１７  電気特性測定装置
１８  スイッチ制御信号発生装置
２２、４１ａ〜４１ｄ  ｐ−ＭＯＳトランジスタ
２３、３２ａ〜３２ｃ、３４ａ〜３４ｈ、４３  インバータ
３０  シリアル／パラレル信号変換回路
３１  デコーダ
３３ａ〜３３ｈ  ＮＡＮＤゲート回路
Ｄ１  共通ドレインパッド
Ｇ１  共通ゲートパッド
Ｓ１  共通ソースパッド
ＩＮ１  スイッチ制御信号入力パッド
Ｍ２〜Ｍ８、２１、４１ａ〜４１ｄ  ｎ−ＭＯＳトランジスタ
ＳＷ１〜ＳＷ８  スイッチ素子
ＩＮ２  データ信号入力パッド
ＩＮ３  クロック信号入力パッド
Ｒ１〜Ｒ８  シフトレジスタ
Ｔ１〜Ｔ８  デコード信号出力端
【図１】
2005257300.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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