(57)【要約】【課題】  絶縁スペーサを有する電極を含む電子素子を提供する。【解決手段】  基板と、前記基板上に形成される導電性電極とを含む電子素子である。導電性電極は、基板から離隔される側に延びた電極壁体を有しうる。絶縁スペーサが電極壁体上に提供され、基板と絶縁スペーサ間の電極壁体の部分上には絶縁スペーサが存在しない。これにより、リーニング現象を抑制するか、またはリーニング現象が発生したとしても、リーニング現象による隣接したストレージ電極間のショートを防止しうる。【選択図】            図１
2005150747.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、前記基板から離隔されるように延びる電極壁体を有する第１導電性電極と、
前記電極壁体上に形成される絶縁スペーサであって、前記基板と前記絶縁スペーサ間の前記電極壁体の部分には前記絶縁スペーサが存在しないように形成された絶縁スペーサと、
前記スペーサが存在していない前記第１導電性電極の部分上に形成されたキャパシタ誘電体層と、
前記第１導電性電極の反対側の前記キャパシタ誘電体層上に形成された第２導電性電極を含み、前記第１導電性電極及び第２導電性電極間の前記絶縁スペーサが前記第１導電性電極及び第２導電性電極間の前記キャパシタ誘電体層よりも厚いことを特徴とする集積回路素子。
【請求項２】
前記キャパシタ誘電体層と前記絶縁スペーサとは異なる物質よりなることを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記基板上に形成されたトランジスタと、
前記基板と前記第１導電性電極間に形成された絶縁層と、
前記絶縁層を貫通して前記トランジスタのソース／ドレイン領域と前記第１導電性電極間に電気的結合を提供する導電性プラグと、をさらに含むことを特徴とする請求項１に記載の集積回路素子。
【請求項４】
前記基板から離隔される方向に前記絶縁スペーサを越えて延びる前記電極壁体の部分には前記絶縁スペーサが存在せず、前記キャパシタ誘電体層が前記絶縁スペーサを越えて延びる前記電極壁体の部分上にも形成されることを特徴とする請求項１に記載の集積回路素子。
【請求項５】
前記電極壁体はリセスされた部分を含み、前記絶縁スペーサは前記電極壁体のリセスされた部分上に形成されることを特徴とする請求項１に記載の集積回路素子。
【請求項６】
基板上に第１導電性電極を形成する段階であって、前記第１導電性電極は前記基板から離隔される方向に延びる電極壁体を有するように形成する段階と、
前記電極壁体上に絶縁スペーサを形成する段階であって、前記基板と前記絶縁スペーサ間の前記電極壁体の部分には前記絶縁スペーサが存在しないように形成する段階と、
前記スペーサが存在していない前記第１導電性電極の部分上にキャパシタ誘電体層を形成する段階と、
前記第１導電性電極の反対側の前記キャパシタ誘電体層上に第２導電性電極を形成する段階であって、前記第１導電性電極及び第２導電性電極間の前記絶縁スペーサを前記第１導電性電極及び第２導電性電極間の前記キャパシタ誘電体層よりも厚く形成することを特徴とする集積回路素子の形成方法。
【請求項７】
前記キャパシタ誘電体層と前記絶縁スペーサとは異なる物質よりなることを特徴とする請求項６に記載の集積回路素子の形成方法。
【請求項８】
前記基板上にトランジスタを形成する段階と、
前記基板と前記第１導電性電極間に絶縁層を形成する段階と、
前記絶縁層を貫通して前記トランジスタのソース／ドレイン領域と前記第１導電性電極間に電気的結合を提供する導電性プラグを形成する段階と、をさらに含むことを特徴とする請求項６に記載の集積回路素子の形成方法。
【請求項９】
前記基板から離隔される方向に前記絶縁スペーサを越えて延びる前記電極壁体の部分には前記絶縁スペーサが存在せず、前記キャパシタ誘電体層が前記絶縁スペーサを越えて延びる前記電極壁体の部分上にも形成されることを特徴とする請求項６に記載の集積回路素子の形成方法。
【請求項１０】
前記電極壁体はリセスされた部分を含み、前記絶縁スペーサは前記電極壁体のリセスされた部分上に形成されることを特徴とする請求項６に記載の集積回路素子の形成方法。
【請求項１１】
基板と、
前記基板上に形成され、前記基板から離隔されるように延びる電極壁体を有する導電性電極と、
前記電極壁体上に形成される絶縁スペーサであって、前記基板と前記絶縁スペーサ間の前記電極壁体の部分には前記絶縁スペーサが存在しないように形成された絶縁スペーサと、を含むことを特徴とする電子素子。
【請求項１２】
前記電極壁体の部分は、前記絶縁スペーサが存在していない前記基板から離隔される方向に前記絶縁スペーサから延びることを特徴とする請求項１１に記載の電子素子。
【請求項１３】
前記電極壁体はリセスされた部分を含み、前記絶縁スペーサが前記電極壁体のリセスされた部分上に形成されることを特徴とする請求項１１に記載の電子素子。
【請求項１４】
前記電極壁体は閉鎖されて、前記電極壁体の内側と前記電極壁体の外側とを限定しうることを特徴とする請求項１１に記載の電子素子。
【請求項１５】
前記電極壁体は、シリンダーを限定することを特徴とする請求項１４に記載の電子素子。
【請求項１６】
前記絶縁スペーサが存在していない前記導電性電極の部分上に形成されたキャパシタ誘電体層をさらに含むことを特徴とする請求項１１に記載の電子素子。
【請求項１７】
前記導電性電極の反対側の前記キャパシタ誘電体層上に形成された第２導電性電極をさらに含むことを特徴とする請求項１６に記載の電子素子。
【請求項１８】
前記絶縁スペーサは、前記導電性電極から区分される第１厚さを有し、前記キャパシタ誘電体層は、前記導電性電極から区分される第２厚さを有し、前記第１厚さは前記第２厚さより厚いことを特徴とする請求項１７に記載の電子素子。
【請求項１９】
前記基板はトランジスタを含み、前記導電性電極は前記トランジスタのソース／ドレイン領域と電気的に結合されたことを特徴とする請求項１１に記載の電子素子。
【請求項２０】
前記基板上に形成された犠牲層をさらに含み、前記犠牲層は前記基板上で前記犠牲層が前記絶縁スペーサ側に延びる厚さを有し、前記犠牲層と前記絶縁スペーサとは異なる物質より形成されたことを特徴とする請求項１１に記載の電子素子。
【請求項２１】
基板上に導電性電極を形成する段階であって、前記導電性電極は前記基板から離隔される方向に延びる電極壁体を有するように形成する段階と、
前記電極壁体上に絶縁スペーサを形成する段階であって、前記基板と前記絶縁スペーサ間の前記電極壁体の部分には前記絶縁スペーサが存在しないように形成する段階と、を含むことを特徴とする電子素子の形成方法。
【請求項２２】
前記電極壁体の部分が、前記絶縁スペーサが存在していない前記基板から離隔される側に前記絶縁スペーサから延びることを特徴とする請求項２１に記載の電子素子の形成方法。
【請求項２３】
前記電極壁体はリセスされた部分を含み、前記絶縁スペーサは前記電極壁体のリセスされた部分上に形成されることを特徴とする請求項２１に記載の電子素子の形成方法。
【請求項２４】
前記電極壁体のリセスされた部分は、前記絶縁スペーサが存在していない前記基板から離隔される側に前記絶縁スペーサから延びることを特徴とする請求項２３に記載の電子素子の形成方法。
【請求項２５】
前記絶縁スペーサが存在していない前記導電性電極の部分上にキャパシタ誘電体層を形成する段階をさらに含むことを特徴とする請求項２１に記載の電子素子の形成方法。
【請求項２６】
前記導電性電極の反対側の前記キャパシタ誘電体層上に第２導電性電極を形成する段階をさらに含むことを特徴とする請求項２５に記載の電子素子の形成方法。
【請求項２７】
前記絶縁スペーサは、前記導電性電極から区分される第１厚さを有し、前記キャパシタ誘電体層は、前記導電性電極から区分される第２厚さを有し、前記第１厚さは前記第２厚さより厚いことを特徴とする請求項２６に記載の電子素子の形成方法。
【請求項２８】
前記電極壁体は閉鎖されて、前記電極壁体の内側と前記電極壁体の外側とを限定しうることを特徴とする請求項２１に記載の電子素子の形成方法。
【請求項２９】
前記電極壁体はシリンダーを限定することを特徴とする請求項２８に記載の電子素子の形成方法。
【請求項３０】
前記基板上に、その内部にホールを有する犠牲層を形成する段階をさらに含み、前記導電性電極を形成する段階は、前記犠牲層内の前記ホールの側壁上に前記電極壁体を形成する段階を含むことを特徴とする請求項２１に記載の電子素子の形成方法。
【請求項３１】
前記電極壁体の露出された部分と前記基板間に前記犠牲層の部分を残留させつつ前記電極壁体の部分を露出させるように前記犠牲層を除去する段階をさらに含むことを特徴とする請求項３０に記載の電子素子の形成方法。
【請求項３２】
前記犠牲層と前記絶縁スペーサとは異なる物質であることを特徴とする請求項３０に記載の電子素子の形成方法。
【請求項３３】
前記絶縁スペーサを形成する段階は、前記電極壁体の露出された部分上に絶縁スペーサを形成する段階を含むことを特徴とする請求項３１に記載の電子素子の形成方法。
【請求項３４】
前記絶縁スペーサを形成する段階以後に、前記絶縁スペーサと前記基板間の前記犠牲層の部分を除去する段階をさらに含むことを特徴とする請求項３３に記載の電子素子の形成方法。
【請求項３５】
前記犠牲層の部分を除去する段階は、前記犠牲層の少なくとも約２００Åを除去することを特徴とする請求項３１に記載の電子素子の形成方法。
【請求項３６】
前記犠牲層の少なくとも約２００Åを除去した後、前記犠牲層の少なくとも約１０，０００Åが残留することを特徴とする請求項３５に記載の電子素子の形成方法。
【請求項３７】
前記基板と前記絶縁スペーサ間の前記電極の部分の長さは少なくとも約１０，０００Åであることを特徴とする請求項３６に記載の電子素子の形成方法。
【請求項３８】
前記基板はトランジスタを含み、前記導電性電極は前記トランジスタのソース／ドレイン領域と電気的に結合されることを特徴とする請求項２１に記載の電子素子の形成方法。
【請求項３９】
前記基板上に犠牲層を形成する段階をさらに含み、前記犠牲層は、前記犠牲層が前記絶縁スペーサ側に延びるように前記基板上で一定の厚さを有し、前記犠牲層と前記絶縁スペーサとは異なる物質よりなされたことを特徴とする請求項２１に記載の電子素子の形成方法。
【請求項４０】
基板と、
前記基板上に形成される導電性電極であって、前記導電性電極は前記基板から離隔されるように延びる電極壁体を有し、前記電極壁体は前記基板と反対側の端部にリセスされた部分を含む導電性電極と、を含む電子素子。
【請求項４１】
前記電極壁体の前記リセスされた部分上に形成される絶縁スペーサをさらに含み、前記基板と前記絶縁スペーサ間の前記電極壁体の部分には前記絶縁スペーサが存在しないことを特徴とする請求項４０に記載の電子素子。
【請求項４２】
前記電極壁体の部分は、前記絶縁スペーサが存在していない前記基板から離隔される方向に前記絶縁スペーサから延びることを特徴とする請求項４１に記載の電子素子。
【請求項４３】
前記電極壁体は閉鎖されて、前記電極壁体の内側と前記電極壁体の外側とを限定しうることを特徴とする請求項４０に記載の電子素子。
【請求項４４】
前記電極壁体はシリンダーを限定することを特徴とする請求項４３に記載の電子素子。
【請求項４５】
前記導電性電極の部分上に形成されたキャパシタ誘電体層をさらに含むことを特徴とする請求項４０に記載の電子素子。
【請求項４６】
前記導電性電極の反対側の前記キャパシタ誘電体層上に形成された第２導電性電極をさらに含むことを特徴とする請求項４５に記載の電子素子。
【請求項４７】
前記電極壁体の前記リセスされた部分上に形成された絶縁性スペーサをさらに含み、前記基板と前記絶縁スペーサ間で前記電極壁体の部分には絶縁スペーサが存在せず、前記絶縁スペーサは前記導電性電極から区分される第１厚さを有し、前記キャパシタ誘電体層は前記導電性電極から区分される第２厚さを有し、前記第１厚さは前記第２厚さより厚いことを特徴とする請求項４６に記載の電子素子。
【請求項４８】
前記基板はトランジスタを含み、前記導電性電極は前記トランジスタのソース／ドレイン領域と電気的に結合されたことを特徴とする請求項４０に記載の電子素子。
【請求項４９】
前記基板上に形成された犠牲層をさらに含み、前記犠牲層は前記基板上で前記犠牲層が前記電極壁体の前記リセスされた部分側に延びる一定の厚さを有し、前記電極壁体の前記リセスされた部分には前記犠牲層が存在していないことを特徴とする請求項４０に記載の電子素子。
【請求項５０】
基板上に導電性電極を形成する段階であって、前記導電性電極は、前記基板から離隔される方向に延びる電極壁体を有するように形成する段階と、
前記基板の反対側の前記電極壁体の端部にリセスされた部分を形成する段階と、を含む電子素子の形成方法。
【請求項５１】
前記電極壁体の前記リセスされた部分上に絶縁スペーサを形成する段階をさらに含み、前記基板と前記絶縁スペーサ間の前記電極壁体の部分には前記絶縁スペーサが存在しないように形成する段階を含むことを特徴とする請求項５０に記載の電子素子の形成方法。
【請求項５２】
前記電極壁体の部分が、前記絶縁スペーサの存在していない前記基板から離隔される側に前記絶縁スペーサから延びることを特徴とする請求項５１に記載の電子素子の形成方法。
【請求項５３】
前記電極壁体のリセスされた部分は、前記絶縁スペーサが存在していない前記基板から離隔される側に前記絶縁スペーサから延びることを特徴とする請求項５１に記載の電子素子の形成方法。
【請求項５４】
前記導電性電極の部分上にキャパシタ誘電体層を形成する段階をさらに含むことを特徴とする請求項５０に記載の電子素子の形成方法。
【請求項５５】
前記導電性電極の反対側の前記キャパシタ誘電体層上に第２導電性電極を形成する段階をさらに含むことを特徴とする請求項５４に記載の電子素子の形成方法。
【請求項５６】
前記電極壁体の前記リセスされた部分上に絶縁スペーサを形成する段階をさらに含み、前記基板と前記絶縁スペーサ間の前記電極壁体の部分上には前記絶縁スペーサが存在せず、前記絶縁スペーサは前記導電性電極から区分される第１厚さを有し、前記キャパシタ誘電体層は前記導電性電極から区分される第２厚さを有し、前記第１厚さは前記第２厚さより厚いことを特徴とする請求項５５に記載の電子素子の形成方法。
【請求項５７】
前記電極壁体は閉鎖されて、前記電極壁体の内側と前記電極壁体の外側とを限定しうることを特徴とする請求項５０に記載の電子素子の形成方法。
【請求項５８】
前記電極壁体はシリンダーを限定することを特徴とする請求項５７に記載の電子素子の形成方法。
【請求項５９】
前記基板上に、その内部にホールを有する犠牲層を形成する段階をさらに含み、前記導電性電極を形成する段階は、前記犠牲層内の前記ホールの側壁上に前記電極壁体を形成する段階を含むことを特徴とする請求項５０に記載の電子素子の形成方法。
【請求項６０】
前記電極壁体のリセスされた部分を形成する段階以前に、前記電極壁体の露出された部分と前記基板間に前記犠牲層の部分を残留させつつ前記電極壁体の部分を露出させるように前記犠牲層を除去する段階をさらに含むことを特徴とする請求項５９に記載の電子素子の形成方法。
【請求項６１】
前記電極壁体のリセスされた部分を形成する段階は、前記犠牲層によって露出された前記電極壁体の部分に前記電極壁体のリセスされた部分を形成する段階を含むことを特徴とする請求項６０に記載の電子素子の形成方法。
【請求項６２】
前記電極壁体のリセスされた部分上に絶縁スペーサを形成する段階をさらに含み、前記犠牲層と前記絶縁スペーサとは異なる物質よりなることを特徴とする請求項６１に記載の電子素子の形成方法。
【請求項６３】
前記電極壁体のリセスされた部分を形成する段階以後に、前記電極壁体のリセスされた部分と前記基板間の前記犠牲層の部分を除去する段階をさらに含むことを特徴とする請求項６１に記載の電子素子の形成方法。
【請求項６４】
前記犠牲層の部分を除去する段階は、前記犠牲層の少なくとも約２００Åを除去することを特徴とする請求項６３に記載の電子素子の形成方法。
【請求項６５】
前記犠牲層の少なくとも約２００Åを除去した後、前記犠牲層の少なくとも約１０，０００Åが残留することを特徴とする請求項６４に記載の電子素子の形成方法。
【請求項６６】
前記基板と前記リセスされた部分間の前記電極壁体の部分の長さは少なくとも約１０，０００Åであることを特徴とする請求項５０に記載の電子素子の形成方法。
【請求項６７】
前記基板はトランジスタを含み、前記導電性電極は前記トランジスタのソース／ドレイン領域と電気的に結合されることを特徴とする請求項５０に記載の電子素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子素子分野に係り、さらに詳細には電子素子用電極及びそれと関連された方法に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がさらに高集積化されるにつれて、各メモリセルが利用可能な面積は減少する。したがって、各メモリセルキャパシタが利用可能な基板面積が減少すれば、集積度が増大するほど所望のメモリセルキャパシタンスを確保し難くなる。減少したメモリセルキャパシタンスは、ソフトエラー率（ＳＥＲ：Ｓｏｆｔ  Ｅｒｒｏｒ  Ｒａｔｅ）を上昇させ、低電圧でのメモリセル動作を劣化させ、さらに頻繁なメモリリフレッシュ動作をもたらせる。したがって、所望のキャパシタンスを維持しつつもメモリ素子基板の減少した表面積を占めるメモリセルキャパシタを提供する必要がある。
【０００３】
これに対応して、３次元構造を有するキャパシタがキャパシタ電極の表面積を増大させるために提案されており、それによるキャパシタのキャパシタンスが増加した。特に、シリンダーの内部及び外部の表面がキャパシタ電極の有効面積を増大させるために使われるシリンダー型電極構造が使用される。シリンダー型キャパシタ電極構造の表面積は、その構造の高さを高めることによってさらに増大しうる。
【０００４】
例えば、図６Ａ及び図６Ｂに示されたようなシリンダー型電極構造が形成されうる。図６Ａに示されたように、絶縁層７０１及びエッチング阻止層７０３が基板７００上に形成され、導電性プラグ７０２が前記エッチング阻止層７０３及び絶縁層７０１を貫通しつつ電気的な連結のために提供されうる。第１犠牲層７０４がエッチング阻止層７０３上に形成され、第１犠牲層７０４を貫通するホールが導電性プラグ７０２を露出させうる。シリンダー型電極７０５が第１犠牲層７０４内のホールの側壁上に形成され、第２犠牲層７０６がシリンダー型電極７０５内に提供されうる。
【０００５】
犠牲層７０４，７０６が図６Ｂに示されたように除去され、それにより、シリンダー型電極７０５の内部及び外部の表面が露出され、キャパシタ誘電体層及び第２キャパシタ電極がシリンダー型電極７０５の露出された表面上に形成されうる。しかし、相対的に高い、かつ／または近接したシリンダー型電極構造では、隣接したシリンダー型電極が犠牲層によって提供された支持物が除去されれば、互いに傾いてリーニングし合う恐れがある。図６Ｂに示されたように、キャパシタ誘電体層を形成する前に“７０７”部分で隣接したシリンダー型電極間に電気的ショートをもたらせる。例えば、シリンダー型電極は、犠牲層を除去した以後に洗浄及び／または乾燥中に傾いて互いにリーニングする恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記従来の技術の問題点を勘案して、半導体メモリセルのセルキャパシタのストレージ電極同士でリーニングし合うことを防止し、リーニング現象が発生しても当接したストレージ電極間に電気的なショートが発生することを防止しうる絶縁スペーサを備える半導体素子及びその製造方法を提供するところにその目的がある。
【課題を解決するための手段】
【０００７】
本発明の実施形態による電子素子は、基板、前記基板上の導電性電極及び導電性スペーサを含みうる。前記導電性電極は、基板から離隔される側に延びる電極壁体を有し、前記絶縁性スペーサは、前記基板と前記絶縁性スペーサ間の電極壁体の部分上には絶縁性スペーサが存在しないように前記電極壁体上に存在しうる。しかも、前記電極壁体の部分は、前記絶縁性スペーサのない前記基板から離隔される側に前記絶縁性スペーサから離隔されて延びることもあり、かつ／または前記電極壁体はリセスされた部分を含み、前記絶縁性スペーサが前記電極壁体のリセスされた部分に形成されうる。
【０００８】
しかも、前記電極壁体は閉鎖されて、電極壁体の内側と外側とを限定しうる。例えば、電極壁体はシリンダーを限定しうる。電子素子は、絶縁スペーサの存在していない導電性電極の部分上に形成されたキャパシタ誘電体層及び導電性電極（第１導電性電極）の反対側のキャパシタ誘電体層上に形成された第２導電性電極を含みうる。絶縁スペーサは、導電性電極から区分される第１厚さを有し、前記キャパシタ誘電体層は、導電性電極から区分される第２厚さを有し、第１厚さは前記第２厚さより厚いことを特徴とする。
【０００９】
基板はメモリアクセストランジスタを含み、導電性電極は、メモリセルアクセストランジスタのソース／ドレイン領域と電気的に結合されうる。しかも、犠牲層は、基板上で絶縁スペーサ側に延びる一定の厚さを有し、犠牲層と絶縁スペーサとは異なる物質よりなりうる。
【００１０】
本発明の他の実施形態によれば、導電性電極が基板上に形成され、導電性電極は基板から離隔される側に延びる電極壁体を含みうる。絶縁スペーサが電極壁体上に形成され、基板と絶縁スペーサ間の電極壁体の部分上には絶縁スペーサが存在しない。しかも、電極壁体の部分は、絶縁スペーサの存在しない基板から離隔される側に絶縁スペーサを越えて延びることができる。
【００１１】
電極壁体はリセスされた部分を含み、絶縁スペーサが電極壁体のリセスされた部分上に形成されうる。しかも、電極壁体のリセスされた部分は、絶縁スペーサの存在していない基板から離隔される側に絶縁スペーサを越えて延びることができる。
【００１２】
キャパシタ誘電体層は、スペーサの存在していない導電性電極の部分上に形成され、第２導電性電極は、第１電極の反対側のキャパシタ誘電体層上に形成されうる。さらに具体的に、絶縁スペーサは導電性電極から区分される第１厚さを有し、前記キャパシタ誘電体層は導電性電極から区分される第２厚さを有し、第１厚さは前記第２厚さよりもさらに厚い。電極壁体は閉鎖されて、電極壁体の内側及び外側を限定している。例えば、電極壁体はシリンダー型でありうる。
【００１３】
また、内部にホールを有する犠牲層が基板上に形成され、導電性電極を形成する段階は、犠牲層内のホールの側壁上に電極壁体を形成する段階を含みうる。犠牲層の部分が、電極壁体の露出された部分と基板間に犠牲層の部分を維持しつつ電極壁体の部分を露出させるために除去されうる。さらに具体的に、犠牲層と絶縁スペーサとは異なる物質よりなり、絶縁スペーサを形成する段階は、電極壁体の露出された部分上に絶縁スペーサを形成する段階を含みうる。しかも、絶縁スペーサと基板間の犠牲層の部分は、絶縁スペーサを形成した後に除去されうる。犠牲層の部分を除去する段階は犠牲層の少なくとも約２００Åを除去する段階を含み、犠牲層の少なくとも約１０，０００Åが犠牲層の約２００Åの除去された後に残留されうる。したがって、基板と絶縁スペーサ間の電極の部分の長さは少なくとも約１０，０００Åとなる。
【００１４】
基板は、メモリセルアクセストランジスタを含み、導電性電極はメモリセルアクセストランジスタのソース／ドレイン領域と電気的に結合されうる。さらに、犠牲層が絶縁スペーサに向かって延びるように基板上に形成され、犠牲層と絶縁スペーサとは異なる物質より構成されうる。
【００１５】
本発明のさらに他の実施形態によれば、電子素子は、基板と、基板上の導電性電極とを含みうる。さらに具体的に、導電性電極は、基板から離隔される側に延びる電極壁体を含み、電極壁体は基板の反対側の端部にリセスされた部分を含みうる。しかも、絶縁スペーサが、基板と絶縁スペーサ間で絶縁スペーサの存在していない電極壁体の部分を有する電極壁体のリセスされた部分上に提供され、電極壁体の部分は、絶縁スペーサの存在していない基板から離隔される側に絶縁スペーサを越えて延びることができる。
【００１６】
電極壁体は閉鎖されて、電極壁体の内側及び外側を限定しうる。例えば、電極壁体はシリンダーでありうる。また、キャパシタ誘電体層が導電性電極の部分上に提供され、第２導電性電極が導電性電極（第１電極）の反対側のキャパシタ誘電体層上に提供されうる。また、絶縁スペーサが、基板と絶縁スペーサ間で絶縁スペーサのない電極壁体のリセスされた部分上に提供されうる。しかも、スペーサは、導電性電極と区分された第１厚さを有し、キャパシタ誘電体層は、導電性電極と区分される第２厚さを有し、第１厚さが第２厚さより厚い。
【００１７】
基板は、メモリセルアクセストランジスタを含み、導電性電極は、メモリセルアクセストランジスタのソース／ドレイン領域と電気的に結合されうる。犠牲層が基板上で絶縁スペーサに向かって延びるように一定の厚さを有して形成され、電極壁体のリセスされた部分は犠牲層が存在しないこともある。
【００１８】
本発明のさらに他の実施形態によれば、電子素子を形成する方法は、基板上に導電性電極を形成する段階を含み、導電性電極は基板から離隔される側に延びる電極壁体を含みうる。リセスされた部分は、基板の反対側の電極壁体の端部に形成されうる。
【００１９】
しかも、絶縁スペーサが電極壁体のリセスされた部分上に形成され、基板と絶縁スペーサ間の電極壁体の部分には絶縁スペーサが存在しないこともある。さらに、電極壁体の部分は、絶縁スペーサのない基板から離隔される側に絶縁スペーサを越えて延びることができる。さらに具体的に、電極壁体のリセスされた部分は、絶縁スペーサの存在していない基板から離隔される側に絶縁スペーサを越えて延びることができる。
【００２０】
キャパシタ誘電体層は導電性電極の部分上に形成され、第２導電性電極は第１電極（導電性電極）の反対側のキャパシタ誘電体層上に形成されうる。しかも、絶縁スペーサは、基板と絶縁スペーサ間の絶縁スペーサの存在していない電極壁体の部分のリセスされた部分上に形成されうる。さらに具体的に、スペーサは導電性電極から区分される第１厚さを有し、前記キャパシタ誘電体層は導電性電極から区分される第２厚さを有し、第１厚さは前記第２厚さより厚い。電極壁体は閉鎖されて、電極壁体の内側及び外側を限定している。例えば、電極壁体はシリンダー型でありうる。
【００２１】
また、内部にホールを有する犠牲層が基板上に形成され、導電性電極を形成する段階は犠牲層内のホールの側壁上に電極壁体を形成する段階を含みうる。犠牲層の部分が、電極壁体の露出された部分と基板間に犠牲層の部分を維持しつつ電極壁体の部分を露出させるために除去されうる。さらに具体的に、電極壁体のリセスされた部分を形成する段階は、犠牲層によって露出された電極壁体の部分に電極壁体のリセスされた部分を形成する段階を含みうる。絶縁スペーサがリセスされた部分上に形成され、犠牲層と絶縁スペーサとは異なる物質より構成されうる。
【００２２】
電極壁体のリセスされた部分を形成した以後に、電極壁体のリセスされた部分と基板間の犠牲層の部分が除去されうる。犠牲層の部分を除去する段階は、犠牲層の少なくとも約２００Åを除去する段階を含み、犠牲層の少なくとも約１０，０００Åが犠牲層の約２００Åの除去された後に残留されうる。したがって、基板とリセスされた部分間で電極壁体の部分の長さは少なくとも約１０，０００Åとなる。基板はメモリセルアクセストランジスタを含み、導電性電極はメモリセルアクセストランジスタのソース／ドレイン領域と電気的に結合されうる。
【発明の効果】
【００２３】
本発明によれば、ストレージ電極の側壁に沿って絶縁スペーサが形成されるため、リーニング現象が発生しても隣接したストレージ電極間でのショートが防止されて半導体素子の信頼性及び生産性が向上する。
【発明を実施するための最良の形態】
【００２４】
以下、添付された図面を参照して本発明による望ましい実施形態を詳細に説明する。しかし、以下の実施形態は、当業者に本発明が十分に理解されるように提供されるものであって、色々な他の形態に変形され、本発明の範囲は後述する実施形態に限定されない。図面で、各層の厚さやサイズは、説明の便宜及び明確性のために誇張された。また、ある層が他層または基板上に存在すると言及される時は、それは他層または基板上に直接存在するか、またはその間に中間層が存在しうると理解されうる。また、ある層または要素が、他層または要素に連結または結合されると言及される時は、それは他層または要素に直接連結または結合されると、またはその間に中間層または要素が存在すると理解されうる。
【００２５】
本発明の実施形態による電子素子は、シリコン基板のような基板１０５から延びた電極壁体１０３を含む。付加的に、シリコンナイトライド及び／またはシリコンオキシナイトライドスペーサのような絶縁スペーサ１０７が、電極壁体の一部である基板１０５と絶縁スペーサ１０７間では絶縁スペーサ１０７が存在しないように電極壁体１０３上に提供されうる。さらに具体的に、シリコン酸化物層のような絶縁層１０９がキャパシタ電極１０１と基板１０５間に提供され、ドーピングされたポリシリコンプラグのような導電性プラグ１１１がキャパシタ電極１０１と基板１０５の表面間の電気的結合を提供しうる。
【００２６】
例えば、キャパシタ電極１０１は、ＤＲＡＭ素子用ストレージ電極の第１電極でありうる。しかも、導電性プラグ１１１は、電極１０１とメモリセルアクセストランジスタのソース／ドレイン領域１１５間の電気的結合を提供しうる。メモリセルアクセストランジスタは、ゲート電極１１７、ゲート誘電体層１１９、及びビットライン（図１には図示せず）と結合されうる第２ソース／ドレイン領域１２１を含みうる。付加的に、キャパシタ誘電体層１３１が第１キャパシタ電極１０１上に提供され、第２キャパシタ電極１３３が第１キャパシタ電極１０１の反対側のキャパシタ誘電体層１３１上に提供されうる。また、電子素子は、絶縁層１０９と電極１０１間にシリコンナイトライド層のようなエッチング阻止層１２３を含みうる。
【００２７】
図１に示されたように、スペーサ１０７が電極壁体１０３の端部に提供されうる。しかし、他の実施形態によれば、電極壁体１０３がスペーサを越えて延びることもある。また、他の実施形態によれば、リセスが、電極壁体の狭い領域上のスペーサ１０７が電極壁体の広い領域を過度に越えて延びないようにスペーサ１０７に隣接した電極壁体１０３上に提供されうる。スペーサ１０７は、隣接した他の電極１０１の電極壁体１０３がキャパシタ誘電体層１３１の形成及び／または第２キャパシタ電極１３３の形成前に互いにリーニングすれば、第１キャパシタ電極１０１間のショートの可能性を減らせる。しかも、スペーサ１０７は、電極壁体１０３の内面上に提供されず、電極壁体１０３の外面に提供されうる。
【００２８】
本発明の実施形態による電極の製造段階について、図２Ａないし図２Ｆを参照して説明する。図２Ａに示されたように、シリコン酸化物層のような絶縁層２０１がシリコン基板のような基板２００上に形成され、シリコンナイトライド層のようなエッチング阻止層２０３が絶縁層２０１上に形成される。次いで、開口部が絶縁層２０１及びエッチング阻止層２０３を貫通するように形成され、ポリシリコンプラグのような導電性プラグ２０２が絶縁層２０１及びエッチング阻止層２０３を貫通して電気的連結を提供するように開口部内に形成されうる。例えば、導電性プラグ２０２は、エッチング阻止層２０３及び開口部内でエッチング阻止層２０３及び絶縁層２０１上にポリシリコン層を蒸着させ、次いで、絶縁層２０１のある開口部内にポリシリコンを残留させつつエッチング阻止層の一部を露出させるようにポリシリコン層をエッチング及び／またはポリシングさせることによって形成されうる。
【００２９】
第１犠牲層２０４がエッチング阻止層２０３及び導電性プラグ２０２の露出された部分上に形成され、第１犠牲層２０４を貫通するホールが導電性プラグ２０２を露出させうるように形成される。例えば、犠牲層は、第１犠牲層２０４がエッチング阻止層２０３を深刻に除去せずに選択的に除去されうるようにエッチング阻止層２０３の物質と異なる物質層でありうる。さらに具体的に、第１犠牲層２０４は、シリコン酸化物及び／またはシリコンオキシナイトライドのような絶縁物質層よりなる。さらに、第１犠牲層２０４は、同一または異なる物質よりなる２個以上の分離形成された層を含みうる。
【００３０】
次いで、導電層２０５が、その内部にホールを含む第１犠牲層２０４及び導電性プラグ２０２の露出された部分上に形成される。図２Ａには図示されていないが、第１犠牲層内のホールは導電性プラグ２０２に隣接したエッチング阻止層２０３の一部を露出させうるため、導電層２０５はエッチング阻止層２０３の露出された部分上に延びることもある。さらに具体的に、導電層２０５は約５００Åの厚さを有するポリシリコン層でありうる。次いで、第２犠牲層２０６が導電層２０５上に形成されうる。第２犠牲層２０６は、導電層２０５及び／またはエッチング阻止層２０３が過度に除去されずとも選択的に除去される絶縁物質層でありうる。第１犠牲層２０４及び第２犠牲層２０６は、シリコン酸化物及び／またはシリコンオキシナイトライドのような同じ物質を含みうる。
【００３１】
図２Ｂに示されたように、第２犠牲層２０６及び基板の反対側の導電層２０５の一部がエッチング及び／またはポリシングによって除去されて第１犠牲層２０４が露出され、ホール内にある導電層２０５部分が電気的に分離される。したがって、導電層２０５の残留部分は基板から離隔されるように延び、外面２０５ａ’及び内面２０５ｂ’を有する電極壁体を含むそれぞれの電極２０５’を形成する。言い換えれば、各電極２０５’はシリンダーを限定する閉鎖された壁体を含みうる。
【００３２】
電極壁体の外面２０５ａ’は、第１犠牲層２０４内のホールの側壁に沿って形成され、電極壁体の内面２０５ｂ’には第２犠牲層２０６が提供される。したがって、電極壁体の外面２０５ａ’の地形は第１犠牲層２０４内のホールの側壁によって定義される。したがって、円形プロファイルを有する第１犠牲差内のホールは、シリンダー型プロファイルを有する電極壁体の外面２０５ａ’を提供しうる。ここで使われている用語“シリンダー型”は、第１犠牲層２０４内のホールを形成するために等方性エッチングを使用する時に発生しうる傾斜した側壁を有する円形ホール内で電極壁体を形成する場合に発生しうる電極壁体の外面２０５ａ’の形状を含みうる。例えば、第１犠牲層内に正方形または長方形のような異なるプロファイルを有するホールを提供することによって、色々な他の形状を有する電極が提供されうる。
【００３３】
図２Ｂに示されたように、第２犠牲層２０６及び導電層２０５の一部を除去した後の第１犠牲層２０４の残留部分は２０，０００Åまたはそれ以上の厚さを有しうる。電極壁体の外面２０５ａ’の長さは、図２Ｂで残留する第１犠牲層２０４の厚さによって決定されうる。一方、第２犠牲層２０６及び導電層２０５の一部を除去する時、第１犠牲層２０４の一部も除去されうるため、図２Ｂでの第１犠牲層２０４の厚さは、図２Ａでの第１犠牲層２０４の厚さより薄くなる。また、図２Ｂの電極２０５’の厚さ｛外面２０５ａ’と内面２０５ｂ’との間｝は、図２Ａの導電層２０５の厚さによって決定される。
【００３４】
図２Ｃで、第１犠牲層２０４及び第２犠牲層２０６の一部が電極２０５’に対して選択的に除去される。したがって、電極２０５’の一部は、第１犠牲層２０４及び第２犠牲層２０６を越えて延びることができる。例えば、第１犠牲層２０４及び第２犠牲層２０６の２００ないし５００Åが除去され、それにより、電極壁体の外面２０５ａ’及び内面２０５ｂ’の２００ないし５００Åが露出される。例えば、第１犠牲層２０４及び第２犠牲層２０６は、低アンモニウムフルオライド溶液（Ｌｏｗ  Ａｍｍｏｎｉｕｍｆｌｕｏｒｉｄｅ  Ｌｉｑｕｉｄ：ＬＡＬ）エッチング液のようなＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈ）を使用して除去されうる。例えば、ＬＡＬエッチング液は、２．５重量％のＨＦ、１７重量％のＮＨ４Ｆ、８０．５重量％の脱イオン水及び４００ｐｐｍの界面活性剤を含みうる。
【００３５】
図２Ｄに示されたように、絶縁層２０８が電極２０５’の露出された部分と第１犠牲層２０４及び第２犠牲層２０６上に形成されうる。絶縁層２０８は、絶縁層２０８が第１犠牲層２０４及び第２犠牲層２０６に対して選択的に除去され、第１犠牲層２０４及び第２犠牲層２０６が絶縁層２０８に対して選択的に除去されうるように第１犠牲層２０４及び第２犠牲層２０６のために使われたものと異なるシリコンナイトライドのような物質層でありうる。次いで、絶縁層２０８は、図２Ｅに示されたように、スペーサ２０８’を形成するように異方性エッチングされうる。特に、異方性エッチングは、図示されたように、スペーサ２０８’を提供できるように電極壁体の露出された内面２０５ａ’及び外面２０５ｂ’上に絶縁層２０８の一部を維持しつつ第１犠牲層２０４及び第２犠牲層２０６の一部を露出させるに十分な時間の間に行われうる。
【００３６】
次いで、第１犠牲層２０４及び第２犠牲層２０６は、図２Ｆに示されたように除去されうる。さらに具体的に、第１犠牲層２０４及び第２犠牲層２０６がスペーサ２０８’、電極２０５’及びエッチング阻止層２０３に対して選択的に除去されるようにエッチング条件が選択されうる。その結果、端部またはその端部に近接してスペーサ２０８’を有する電極２０５’が提供されうる。したがって、電極２０５’が電気的なショートなしに互いにリーニングできる。犠牲層は前述したようにＬＡＬケミカルエッチング液のようなＢＯＥを使用して除去される。
【００３７】
次いで、キャパシタ誘電体層が電極２０５’の露出された部分上に形成され、第２キャパシタ電極が第１電極２０５’の反対側のキャパシタ誘電体層上に形成されうる。例えば、キャパシタ誘電体層は、約３０ないし５０Å範囲の厚さを有するシリコン酸化物（ＳｉＯ２）及び／またはアルミニウム酸化物（Ａｌ２Ｏ３）のような誘電体物質層でありうる。例えば、キャパシタ誘電体層は、化学気相蒸着及び／または原子層蒸着によって形成されうる。図２Ｆの電極２０５’は、ＤＲＡＭセルの第１キャパシタ電極として使用されうる。さらに具体的に、基板２００は、電極２０５’のそれぞれに連結されたそれぞれのメモリセルアクセストランジスタを含み、メモリセルアクセストランジスタは、電極２０５’と、各ワードラインに提供されたリード／ライト信号に対応する各ビットライン間に結合を提供しうる。
【００３８】
本発明の他の実施形態による電極の形成段階について、図３Ａないし図３Ｆを参照して説明する。図３Ａに示されたように、シリコン酸化物層のような絶縁層４０１がシリコン基板のような基板４００上に形成され、シリコンナイトライド層のようなエッチング阻止層４０３が絶縁層４０１上に形成されうる。次いで、開口部が絶縁層４０１及びエッチング阻止層４０３を貫通するように形成され、ポリシリコンプラグのような導電性プラグ４０２が絶縁層４０１及びエッチング阻止層４０３を貫通して電気的連結を提供するように開口部内に形成されうる。例えば、導電性プラグ４０２は、エッチング阻止層４０３及び開口部内でエッチング阻止層４０３及び絶縁層４０１上にポリシリコン層を蒸着させ、次いで、絶縁層４０１にある開口部内にポリシリコンを残留させつつエッチング阻止層の一部を露出させるようにポリシリコン層をエッチング及び／またはポリシングさせることによって形成されうる。
【００３９】
第１犠牲層４０４がエッチング阻止層４０３及び導電性プラグ４０２の露出された部分上に形成され、第１犠牲層４０４を貫通するホールが導電性プラグ４０２を露出させうるように形成される。例えば、犠牲層は、第１犠牲層４０４がエッチング阻止層４０３を過度に除去せずに選択的に除去されるようにエッチング阻止層４０３の物質とは異なる物質層でありうる。さらに具体的に、第１犠牲層４０４は、シリコン酸化物及び／またはシリコンオキシナイトライドのような絶縁物質層よりなる。さらに、第１犠牲層４０４は、同一または異なる物質よりなる２個以上の分離形成された層を含みうる。
【００４０】
次いで、導電層が、その内部にホールを含む第１犠牲層４０４及び導電性プラグ４０２の露出された部分上に形成される。図３Ａには図示されていないが、第１犠牲層内のホールは導電性プラグ４０２に隣接したエッチング阻止層４０３の一部を露出させうるため、導電層はエッチング阻止層４０３の露出された部分上に延びることもある。さらに具体的に、導電層は約５００Åの厚さを有するポリシリコン層でありうる。次いで、第２犠牲層４０６が導電層上に形成されうる。第２犠牲層４０６は、導電層及び／またはエッチング阻止層４０３が過度に除去されずとも選択的に除去される絶縁物質層でありうる。第１犠牲層４０４及び第２犠牲層４０６は、シリコン酸化物及び／またはシリコンオキシナイトライドのような同じ物質を含みうる。
【００４１】
図３Ａに示されたように、第２犠牲層４０６及び基板の反対側の導電層の一部がエッチング及び／またはポリシングによって除去されて第１犠牲層４０４が露出され、ホール内にある導電層部分が電気的に分離される。したがって、導電層の残留部分は基板から離隔される方向に延び、外面４０５ａ’及び内面４０５ｂ’を有する電極壁体を含むそれぞれの電極４０５’を形成する。言い換えれば、各電極４０５’は、各電極壁体がシリンダーを限定するように閉鎖されうる。図３Ａの構造は、図２Ｂの構造と同じでありうる。
【００４２】
電極壁体の外面４０５ａ’は、第１犠牲層４０４内のホールの側壁に沿って形成され、電極壁体の内面４０５ｂ’には第２犠牲層４０６が提供される。したがって、電極壁体の外面４０５ａ’の地形は第１犠牲層４０４内のホールの側壁によって定義される。したがって、円形プロファイルを有する第１犠牲差内のホールは、シリンダー型プロファイルを有する電極壁体の外面４０５ａ’を提供しうる。ここで使われている用語“シリンダー型”は、第１犠牲層４０４内のホールを形成するために等方性エッチングを使用する時に発生する傾斜した側壁を有する円形ホール内で電極壁体を形成する場合に発生しうる電極壁体の外面４０５ａ’の形状を含みうる。例えば、第１犠牲層内に正方形または長方形のような異なるプロファイルを有するホールを提供することによって、色々な他の形状を有する電極が提供されうる。
【００４３】
図３Ｂに示されたように、第２犠牲層４０６及び導電層４０５の一部を除去した後の第１犠牲層４０４の残留部分は２０，０００Åまたはそれ以上の厚さを有しうる。電極壁体の外面４０５ａ’の長さは、図３Ｂで残留する第１犠牲層４０４の厚さによって決定されうる。一方、第２犠牲層４０６及び導電層４０５の一部を除去する時、第１犠牲層４０４の一部も除去されうるため、図３Ｂでの第１犠牲層４０４の厚さは図３Ａでの第１犠牲層４０４の厚さより薄くなる。また、図３Ｂの電極４０５’の厚さ｛外面４０５ａ’と内面４０５ｂ’との間｝は、図２Ａ及び図２Ｂについて前述したように、最初に形成された導電層の厚さによって決定されうる。
【００４４】
図３Ｂで、第１犠牲層４０４及び第２犠牲層４０６の一部が電極４０５’に対して選択的に除去される。したがって、電極４０５’の一部は、第１犠牲層４０４及び第２犠牲層４０６を越えて延びることができる。例えば、第１犠牲層４０４及び第２犠牲層４０６の２００ないし５００Åが除去され、それにより、電極壁体の外面４０５ａ’及び内面４０５ｂ’の２００ないし５００Åが露出される。例えば、第１犠牲層４０４及び第２犠牲層４０６は、ＬＡＬエッチング液のようなＢＯＥを使用して除去されうる。例えば、ＬＡＬエッチング液は、２．５重量％のＨＦ、１７重量％のＮＨ４Ｆ、８０．５重量％の脱イオン水及び４００ｐｐｍの界面活性剤を含みうる。
【００４５】
次いで、第１犠牲層４０４及び第２犠牲層４０６の一部を除去することによって露出された電極壁体の外面４０５ａ’及び内面４０５ｂ’の一部が電極壁体のリセスされた一部を提供するためにエッチングされうる。例えば、第１犠牲層４０４及び第２犠牲層４０６に対して選択的に電極４０５’の導電性物質を除去する等方性エッチングが使用されうる。さらに具体的に、電極４０５’の露出された部分の約１５０Åが除去され、第１犠牲層４０４及び第２犠牲層４０６によって保護される電極４０５’の部分に対して電極４０５’の露出された部分がリセスされる（例えば、“４２１”部分）。図３Ｃに示されたように、第１犠牲層４０４及び第２犠牲層４０６によって保護される電極４０５’の部分は約５００Åの厚さに維持されるが、第１犠牲層４０４及び第２犠牲層４０６を越えて延びる電極４０５’の部分は約２００Åほどに薄くなる。
【００４６】
図３Ｄに示されたように、絶縁層４０８が電極４０５’のリセスされた部分と第１犠牲層４０４及び第２犠牲層４０６上に形成されうる。絶縁層４０８は、その絶縁層４０８が第１犠牲層４０４及び第２犠牲層４０６に対して選択的に除去され、第１犠牲層４０４及び第２犠牲層４０６が絶縁層４０８に対して選択的に除去されるように第１犠牲層４０４及び第２犠牲層４０６のために使われたものと異なるシリコンナイトライドのような物質層でありうる。次いで、絶縁層４０８は、図３Ｅに示されたように、スペーサ３０８’を形成するように異方性エッチングされうる。特に、異方性エッチングは、図示されたように、スペーサ４０８’を提供するように電極壁体の内面４０５ａ’及び外面４０５ｂ’のリセスされた部分上に絶縁層４０８の一部を維持しつつ第１犠牲層４０４及び第２犠牲層４０６の一部を露出させるに十分な時間の間に行われうる。
【００４７】
次いで、第１犠牲層４０４及び第２犠牲層４０６は、図３Ｆに示されたように除去されうる。さらに具体的に、第１犠牲層４０４及び第２犠牲層４０６がスペーサ４０８’、電極４０５’及びエッチング阻止層４０３に対して選択的に除去されるようにエッチング条件が選択されうる。犠牲層を、前述したように、ＬＡＬケミカルエッチング液のようなＢＯＥを使用して除去しうる。
【００４８】
したがって、電極４０５’が、電極壁体の内面４０５ａ’及び外面４０５ｂ’のリセスされた部分上でその端部または端部に隣接した部位にスペーサ４０８’を備えて提供されうる。したがって、電極４０５’が電気的なショートなしに互いにリーニングできる。電極４０５’のリセスされた部分上にスペーサ４０８’を提供することによって、後続する処理段階中にスペーサと基板間の電極４０５’の一部が遮断されることを防止しうる。したがって、スペーサ４０８’とエッチング阻止層４０３間で電極４０５’の部分上へのキャパシタ誘電層及び／または第２キャパシタ電極の蒸着のような後続する蒸着の均一度が向上しうる。
【００４９】
次いで、キャパシタ誘電体層が電極４０５’の露出された部分上に形成され、第２キャパシタ電極が第１電極４０５’の反対側のキャパシタ誘電体層上に形成されうる。例えば、キャパシタ誘電体層は、約３０ないし５０Å範囲の厚さを有するシリコン酸化物（ＳｉＯ２）及び／またはアルミニウム酸化物（Ａｌ２Ｏ３）のような誘電体物質層でありうる。例えば、キャパシタ誘電体層は、化学気相蒸着及び／または原子層蒸着によって形成されうる。したがって、図３Ｆの電極４０５’上に形成されたキャパシタ誘電層及び／または第２キャパシタ電極の均一度は、電極４０５’のリセスされた（薄くなった）部分上にスペーサ４０８’を提供することによって向上しうる。
【００５０】
図３Ｆの電極４０５’は、ＤＲＡＭセルの第１キャパシタ電極として使用されうる。さらに具体的に、基板４００は、電極４０５’のそれぞれに連結されたそれぞれのメモリセルアクセストランジスタを含み、メモリセルアクセストランジスタは、第１電極４０５’と、各ワードラインに提供されたリード／ライト信号に対応する各ビットライン間に結合を提供しうる。
【００５１】
本発明のさらに他の実施形態による電極形成段階について、図４Ａ及び図４Ｂを参照して説明する。図４Ａに示された構造は、スペーサ５０８’を形成する前に第１犠牲層５０４及び第２犠牲層５０６がさらに多く除去されるという差異点を有するが、図２Ａ及び図２Ｂについて前記と類似した段階によって形成されうる。前述したように、シリコン酸化物層及び／またはシリコンオキシナイトライド層のような絶縁層５０１がシリコン基板のような基板４００上に形成され、シリコンナイトライド層のようなエッチング阻止層５０３が絶縁層５０１上に形成されうる。ポリシリコンプラグのような導電性プラグ５０２が絶縁層５０１及びエッチング阻止層５０３を貫通するホール内に形成されうる。
【００５２】
次いで、シリコン酸化物層及び／またはシリコンオキシナイトライド層のような第１犠牲層５０４が、図４Ａに示されたものよりも厚くエッチング阻止層５０３上に形成され、第１犠牲層５０４内のホールが導電性プラグ５０２を露出させうるように形成される。ポリシリコン層のような導電層が第１犠牲層５０６及びホール内の側壁上に形成され、第２犠牲層５０６が、図４Ａに示されたものよりも厚く導電層上に形成されうる。次いで、第２犠牲層５０６及び導電層をエッチング及び／またはポリシングして第１犠牲層５０４を露出させることによって、ホール内に残留する導電層の部分は電気的に分離された電極５０５’になる。
【００５３】
第１犠牲層５０４を露出させた後、第１犠牲層５０４及び第２犠牲層５０６の一部が、例えば、前述したＬＡＬケミカルエッチング液のようなＢＯＥを使用して電極５０５’に対して選択的に除去されうる。したがって、電極５０５’の一部は、第１犠牲層５０４及び第２犠牲層５０６の残留部分によって保護され、電極５０５’の一部は露出されうる。図４Ａ及び図４Ｂの実施形態によれば、電極５０５’の露出された部分の長さは、図２Ｃないし図２Ｅの電極２０５’の露出された部分の長さより長いこともある。
【００５４】
シリコンナイトライドのような絶縁物質層が、電極５０５’の露出された部分と第１犠牲層５０４及び第２犠牲層５０６の残留部分上に形成されうる。次いで、絶縁物質層は、図４Ａに示されたスペーサ５０８’を提供するように異方性エッチングされる。図２Ｄないし図２Ｅと関連して前述したスペーサ２０８’を形成することと比較して、図４Ａのスペーサを形成するためにエッチング深さ／時間を増大させ、したがって、第１犠牲層５０４及び第２犠牲層５０６とスペーサ５０８’を越えて延びる電極５０５’の一部が露出される。
【００５５】
スペーサ５０８’が形成されれば、第１犠牲層５０４及び第２犠牲層５０６は、図４Ｂに示されたように除去されうる。例えば、犠牲層は、前述したＬＡＬエッチング液のようなＢＯＥを使用して除去されうる。次いで、キャパシタ誘電層が電極５０５’の露出された部分上に形成され、第２キャパシタ電極が電極５０５’とは反対側のキャパシタ誘電体層上に形成されうる。相対的に長い電極は屈曲されて、それら間の電気的な接触／ショートが電極の中間部またはその端部で発生しうる。電極５０５’に沿ってその中間地点にスペーサを位置させることによって、電極が屈曲されて接触することを防止しうる。図４Ａ及び図４Ｂに示された実施形態によれば、電極の表面積を増大させるために、それら間に電気的ショートなしに電極壁体の長さを延長させうる。
【００５６】
本発明のさらに他の実施形態による電極形成段階について、図５Ａ及び図５Ｂを参照して説明する。図５Ａに示された構造は、電極壁体のリセスされた部分とスペーサ６０８’とを形成する前に、第１犠牲層６０４及び第２犠牲層６０６がさらに多く除去されるという差異点を有するが、図３Ａ及び図３Ｂについて前記と類似した段階によって形成されうる。前述したように、シリコン酸化物層及び／またはシリコンオキシナイトライド層のような絶縁層６０１がシリコン基板のような基板６００上に形成され、シリコンナイトライド層のようなエッチング阻止層６０３が絶縁層６０１上に形成されうる。ポリシリコンプラグのような導電性プラグ６０２が絶縁層６０１及びエッチング阻止層６０３を貫通するホール内に形成されうる。
【００５７】
次いで、シリコン酸化物層及び／またはシリコンオキシナイトライド層のような第１犠牲層６０４が、図５Ａに示されたものよりも厚くエッチング阻止層６０３上に形成され、第１犠牲層６０４内のホールが導電性プラグ６０２を露出させうるように形成される。約５００Åの厚さを有するポリシリコン層のような導電層が第１犠牲層６０６及びホール内の側壁上に形成され、第２犠牲層６０６が図５Ａに示されたものよりも厚く導電層上に形成されうる。次いで、第２犠牲層６０６及び導電層をエッチング及び／またはポリシングして第１犠牲層６０４を露出させることによって、ホール内に残留する導電層の部分は電気的に分離された電極６０５’になる。
【００５８】
第１犠牲層６０４を露出させた後、第１犠牲層６０４及び第２犠牲層６０６の一部が、例えば、前述したＬＡＬケミカルエッチング液のようなＢＯＥを使用して電極６０５’に対して選択的に除去されうる。したがって、電極６０５’の一部は第１犠牲層６０４及び第２犠牲層６０６の残留部分によって保護され、電極６０５’の一部は露出されうる。図５Ａ及び図５Ｂの実施形態によれば、電極６０５’の露出された部分の長さは、図３Ｃないし図３Ｅの電極３０５’の露出された部分の長さより長いこともある。
【００５９】
次いで、第１犠牲層６０４及び第２犠牲層６０６の一部を除去することによって、露出された電極壁体の外面及び内面の一部が電極壁体のリセスされた一部を提供するためにエッチングされうる。例えば、第１犠牲層６０４及び第２犠牲層６０６に対して選択的に電極６０５’の導電性物質を除去する等方性エッチングが使用されうる。さらに具体的に、電極６０５’の露出された部分の約１５０Åが除去され、第１犠牲層６０４及び第２犠牲層６０６によって保護される電極６０５’の部分に対して電極６０５’の露出された部分がリセスされる。図５Ａに示されたように、第１犠牲層６０４及び第２犠牲層６０６によって保護される電極６０５’の部分は約５００Åの厚さに維持されるが、第１犠牲層６０４及び第２犠牲層６０６を越えて延びる電極６０５’の部分は約２００Åほどに薄くなる。
【００６０】
シリコンナイトライドのような絶縁物質層が電極６０５’の露出された部分と第１犠牲層６０４及び第２犠牲層６０６の残留部分上に形成されうる。次いで、絶縁物質層は、図５Ａに示されたスペーサ６０８’を提供するように異方性エッチングされる。図３Ｄないし図３Ｅと関連して前述したスペーサ４０８’を形成することと比較して、図５Ａのスペーサを形成するためにエッチング深さ／時間を増大させ、したがって、第１犠牲層６０４及び第２犠牲層６０６とスペーサ６０８’を越えて延びる電極６０５’の一部が露出される。
【００６１】
スペーサ６０８’が形成されれば、第１犠牲層６０４及び第２犠牲層６０６は、図５Ｂに示されたように除去されうる。例えば、犠牲層は、前述したＬＡＬエッチング液のようなＢＯＥを使用して除去されうる。次いで、キャパシタ誘電層が電極６０５’の露出された部分上に形成され、第２キャパシタ電極が電極６０５’とは反対側のキャパシタ誘電体層上に形成されうる。相対的に長い電極は屈曲されて、それら間の電気的な接触／ショートが電極の中間部またはその端部で発生しうる。電極６０５’に沿ってその中間地点にスペーサを位置させることによって、電極が屈曲されて接触することを防止しうる。図５Ａ及び図５Ｂに示された実施形態によれば、電極の表面積を増大させるためにそれら間に電気的ショートなしに電極壁体の長さを延長させうる。しかも、電極のリセスされた部分上にスペーサを提供することによって、後続処理段階中にスペーサと基板間の電極の一部が遮断されることを防止しうる。したがって、キャパシタ電極上に形成されるキャパシタ誘電層の均一度が向上しうる。言い換えれば、スペーサの突出を減少させることによって、スペーサと基板間の電極の部分が遮断されることを防止しうる。
【００６２】
以上、本発明の望ましい実施形態について詳細に説明したが、本発明はこれに限定されず、本発明の思想の範囲内で多様に変形実施されうる。
【産業上の利用可能性】
【００６３】
本発明は、ＤＲＡＭなどの半導体メモリ素子で集積度の増大によってリーニング現象が発生しうるほど非常に高いストレージ電極を備える半導体メモリセルキャパシタの製造に広く使用されうる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施形態によるキャパシタ電極を含むメモリ素子の断面図である。
【図２Ａ】本発明の実施形態による電極形成段階を示す断面図である。
【図２Ｂ】本発明の実施形態による電極形成段階を示す断面図である。
【図２Ｃ】本発明の実施形態による電極形成段階を示す断面図である。
【図２Ｄ】本発明の実施形態による電極形成段階を示す断面図である。
【図２Ｅ】本発明の実施形態による電極形成段階を示す断面図である。
【図２Ｆ】本発明の実施形態による電極形成段階を示す断面図である。
【図３Ａ】本発明の他の実施形態による電極形成段階を示す断面図である。
【図３Ｂ】本発明の他の実施形態による電極形成段階を示す断面図である。
【図３Ｃ】本発明の他の実施形態による電極形成段階を示す断面図である。
【図３Ｄ】本発明の他の実施形態による電極形成段階を示す断面図である。
【図３Ｅ】本発明の他の実施形態による電極形成段階を示す断面図である。
【図３Ｆ】本発明の他の実施形態による電極形成段階を示す断面図である。
【図４Ａ】本発明のさらに他の実施形態による電極形成段階を示す断面図である。
【図４Ｂ】本発明のさらに他の実施形態による電極形成段階を示す断面図である。
【図５Ａ】本発明のさらに他の実施形態による電極形成段階を示す断面図である。
【図５Ｂ】本発明のさらに他の実施形態による電極形成段階を示す断面図である。
【図６Ａ】従来の技術による電極形成段階を示す断面図である。
【図６Ｂ】従来の技術による電極形成段階を示す断面図である。
【符号の説明】
【００６５】
１０１    キャパシタ電極
１０３    電極壁体
１０５    基板
１０７    絶縁スペーサ
１０９    絶縁層
１１１    導電性プラグ
１１５    ソース／ドレイン領域
１１７    ゲート電極
１１９    ゲート誘電体層
１２１    第２ソース／ドレイン領域
１２３    エッチング阻止層
１３１    キャパシタ誘電体層
１３３    第２キャパシタ電極
【図１】
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【図２Ａ】
2005150747.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
2005150747.tif 000007
【図２Ｅ】
2005150747.tif 000008
【図２Ｆ】
2005150747.tif 000009
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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