(57)【要約】【課題】製造工数と製造コストが増大することのない，容量素子を有する半導体装置の製造方法およびそれにより製造される半導体装置を提供する。【解決手段】半導体基板上に形成された第１金属層を容量素子５０の下部電極２ａを含む第１金属配線２にパターニングする第１金属配線形成工程と、第１金属配線２上にＩＭＤ５を形成するＩＭＤ形成工程と、ＩＭＤ５に第１金属配線２に達するビアホール５ｈをエッチングにて形成すると共に、同じエッチング媒体を用いて、下部電極２ａの上方において、ＩＭＤ５にビアホール５ｈより開口面積が大きい凹部５ｉを同時に形成するＩＭＤエッチング工程と、ＩＭＤ５上に第２金属層を形成し、第２金属層を、凹部５ｉにおいて容量素子５０の上部電極７ａとなるように、第２金属配線７にパターニングする第２金属配線形成工程とを有する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
容量素子を有する半導体装置の製造方法であって、
半導体基板上に形成された第１金属層を前記容量素子の下部電極を含む第１金属配線にパターニングする第１金属配線形成工程と、
前記第１金属配線上に金属配線層間絶縁膜（ＩＭＤ）を形成するＩＭＤ形成工程と、
前記ＩＭＤに前記第１金属配線に達するビアホールをエッチングにて形成すると共に、同じエッチング媒体を用いて、前記下部電極の上方において、ＩＭＤに前記ビアホールより開口面積が大きい凹部を同時に形成するＩＭＤエッチング工程と、
前記ＩＭＤ上に第２金属層を形成し、当該第２金属層を、前記凹部において容量素子の上部電極となるように、第２金属配線にパターニングする第２金属配線形成工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＩＭＤが、酸化シリコン膜からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＩＭＤが、エッチングレートの異なる２層以上の層間絶縁膜であって、エッチングレートの小さい第１層が、エッチングレートの大きい第２層に対して、第１金属配線に近い側に配置されてなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１層が窒化シリコン膜であり、前記第２層が酸化シリコン膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１金属層と第２金属層が、アルミニウムからなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
容量素子を有する半導体装置であって、
半導体基板上に形成された前記容量素子の下部電極を含む第１金属配線と、
当該第１金属配線上に形成されたＩＭＤと、
当該ＩＭＤに形成された前記第１金属配線に達するビアホールと、
前記下部電極の上方において前記ＩＭＤに形成された、前記ビアホールより開口面積が大きい凹部と、
前記ＩＭＤ上に形成された第２金属配線とを有する半導体装置であって、
前記凹部に形成された第２金属配線が、前記容量素子の上部電極であることを特徴とする半導体装置。
【請求項７】
前記ＩＭＤが、酸化シリコン膜からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ＩＭＤが、エッチングレートの異なる２層以上の層間絶縁膜であって、エッチングレートの小さい第１層が、エッチングレートの大きい第２層に対して、第１金属配線に近い側に配置されてなることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１層が窒化シリコン膜であり、前記第２層が酸化シリコン膜であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１金属層と第２金属層が、アルミニウムからなることを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を有する半導体装置の製造方法およびそれにより製造される半導体装置に関する。
【背景技術】
【０００２】
容量素子を有する半導体装置の製造方法が、例えば、特開２０００−１３３７０８号公報（特許文献１）に開示されている。
【０００３】
図４（ａ），（ｂ）に、従来の容量素子を有する半導体装置とその製造方法を示す。図４（ａ）は、半導体装置に設けられた容量素子の周りを模式的に示す断面図であり、図４（ｂ）は、図４（ａ）に示す部分の製造工程フロー図である。
【０００４】
図４（ａ）に示す半導体装置９０において、符号３０で示す部分が容量素子である。図４（ａ）の半導体装置９０では、半導体基板（図示省略）上に形成された金属配線前層間絶縁膜（ＩＬＤ）１上に、第１金属配線２が形成されている。第１金属配線２は、容量素子３０の下部電極２ａを含むパターンとなっている。容量素子３０においては、下部電極２ａ上に誘電体膜３が形成され、その上に上部電極４が形成されている。
【０００５】
第１金属配線２および容量素子３０上には、２つの層５ａ，５ｂからなる金属配線層間絶縁膜（ＩＭＤ）５が形成されている。ＩＭＤ５には、第１金属配線２および上部電極４に達するビアホール５ｈが形成されている。また、ＩＭＤ５上には第２金属配線７が形成され、ビアホール５ｈ内の埋め込み金属によるコンタクト６で、第１金属配線２および上部電極４と第２金属配線７が電気的に接続されている。尚、図４（ａ）の符号８は保護膜である。
【０００６】
図４（ａ）の容量素子３０を有する半導体装置９０は、図４（ｂ）に示す工程フロー図により製造される。すなわち、最初に、半導体基板にトランジスタ等のデバイスを形成した後、これらのデバイスと絶縁をとるため、図４（ａ）のＩＬＤ１を形成する。次に、ＩＬＤ１に、デバイスとのコンタクト（図４（ａ）では、図示省略）を形成する。次に、ＩＬＤ１上に、容量素子３０の下部電極２ａを含む第１金属配線２を形成する。次に、容量素子３０の誘電体膜３を形成する。誘電体膜３の形成は、例えば、ＣＶＤ法により窒化シリコン（ＳｉＮ）膜を堆積し、ホトリソグラフィおよびエッチングを用いてパターニングすることにより行う。続いて、容量素子３０の上部電極４を形成する。上部電極４の形成は、第１金属配線２の形成と同様、スパッタ等によりＡｌ膜を堆積し、ホトリソグラフィおよびエッチングを用いてパターニングすることにより行う。次に、ＩＭＤ５を形成し、ＩＭＤ５にビアホール５ｈを形成した後、金属を埋め込んでコンタクト６を形成する。次に、第２金属配線７を形成し、最後に保護膜８を形成して、容量素子３０を有する半導体装置９０が完成する。
【特許文献１】特開２０００−１３３７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の図４（ｂ）に示す工程フロー図では、誘電体膜３形成工程や上部電極４形成工程が容量素子３０を形成するために必要である。従って、図４（ａ）の容量素子３０を有する半導体装置９０では、容量素子を設けない半導体装置に較べて、製造工数と製造コストが増大してしまう。
【０００８】
そこで本発明は、容量素子を有する半導体装置の製造方法およびそれにより製造される半導体装置であって、製造工数と製造コストが増大することのない半導体装置の製造方法およびそれにより製造される半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
請求項１〜５に記載の発明は、容量素子を有する半導体装置の製造方法に関する発明である。
【００１０】
請求項１に記載の発明は、容量素子を有する半導体装置の製造方法であって、半導体基板上に形成された第１金属層を前記容量素子の下部電極を含む第１金属配線にパターニングする第１金属配線形成工程と、前記第１金属配線上に金属配線層間絶縁膜（ＩＭＤ）を形成するＩＭＤ形成工程と、前記ＩＭＤに前記第１金属配線に達するビアホールをエッチングにて形成すると共に、同じエッチング媒体を用いて、前記下部電極の上方において、ＩＭＤに前記ビアホールより開口面積が大きい凹部を同時に形成するＩＭＤエッチング工程と、前記ＩＭＤ上に第２金属層を形成し、当該第２金属層を、前記凹部において容量素子の上部電極となるように、第２金属配線にパターニングする第２金属配線形成工程とを有することを特徴としている。
【００１１】
上記の製造方法によれば、ＩＭＤが容量素子の誘電体膜として利用されるため、容量素子のための新たな誘電体膜形成工程を必要としない。また、ビアホールを形成するＩＭＤエッチング工程で、エッチングレートのホール開口面積依存性（深さ方向のエッチングレートが、平面内におけるエッチング面積が大きいほど小さくなる）を利用して、同じエッチング媒体を用いて、同時に、下部電極の上方のＩＭＤに凹部を形成する。この凹部に形成された第２金属配線により、容量素子の上部電極が形成される。このようにして、上記の製造方法によれば、容量素子のための新たな上部電極形成工程も必要としない。従って、上記の半導体装置の製造方法は、容量素子を有する半導体装置の製造方法であっても、製造工数と製造コストが増大することのない製造方法とすることができる。
【００１２】
請求項２に記載のように、前記ＩＭＤは、酸化シリコン膜が好適である。酸化シリコン膜で形成されたＩＭＤは、容量素子の誘電体膜としても、安定的な特性を得ることができる。
【００１３】
請求項３に記載の発明は、前記ＩＭＤが、エッチングレートの異なる２層以上の層間絶縁膜であって、エッチングレートの小さい第１層が、エッチングレートの大きい第２層に対して、第１金属配線に近い側に配置されてなることを特徴としている。
【００１４】
エッチングレートのホール開口面積依存性は、エッチングレートが小さくなるほど顕著になる。これを利用して、上記のようにエッチングレートの小さい第１層を第１金属配線に近い側に配置して、ビアホール形成時に開口面積が大きい凹部の下部電極上に、第１層だけを安定的に残すことができる。このようにして形成された容量素子の誘電体膜としての第１層は、厚さばらつきが小さく、設計値からの容量ばらつきが小さい容量素子を形成することができる。
【００１５】
請求項４に記載のように、前記第１層は窒化シリコン膜が、前記第２層は酸化シリコン膜が好適である。第１層の窒化シリコンは、誘電体膜として安定した特性を有しており、第２層な酸化シリコン膜に対して一般的にエッチングレートが小さい。このため、上記ホール開口面積依存性を効果的に利用して、容量素子を形成することができる。
【００１６】
請求項５に記載のように、前記第１金属層と第２金属層は、アルミニウムからなることが好ましい。アルミニウムからなる金属層は、導電率が高く、容量素子の電極として優れている。また、上記のビアホールや凹部への埋め込み性にも優れ、別金属でビアホールを埋め込む必要がないため、製造コストを低減することができる。
【００１７】
請求項６〜１０に記載の発明は、上記製造方法により製造される容量素子を有する半導体装置に関する発明である。発明の効果については上記したとおりであり詳細説明は省略するが、当該半導体装置は、容量素子を有する半導体装置であっても製造コストが低減された安価な半導体装置とすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体装置の製造方法およびそれにより製造される半導体装置を、図に基づいて説明する。
【００１９】
（第１実施形態）
図１（ａ），（ｂ）に、本実施形態における容量素子を有する半導体装置とその製造方法を示す。図１（ａ）は、半導体装置１００に設けられた容量素子５０の周りを模式的に示す断面図であり、図１（ｂ）は、図１（ａ）に示す部分の製造工程フロー図である。尚、図１（ａ）の半導体装置１００において、図４（ａ）に示す従来の半導体装置９０と同様の部分には同じ符号を付け、その説明は省略する。
【００２０】
図１（ａ）の半導体装置１００では、図４（ａ）の半導体装置９０と同様に、半導体基板（図示省略）上に形成された金属配線前層間絶縁膜（ＩＬＤ）１上に、第１金属配線２が形成されている。また、第１金属配線２は、容量素子５０の下部電極２ａを含むパターンとなっている。一方、図４（ａ）の半導体装置９０と異なり、図１（ａ）の半導体装置１００では、ＩＭＤ５を構成する一つの層５ａが、容量素子５０の誘電体膜として利用されている。また、下部電極の上方のＩＭＤ５にビアホール５ｈより開口面積が大きい凹部５ｉが形成され、容量素子５０の上部電極７ａは、第２金属配線７のパターンの一部として形成されている。
【００２１】
図１（ａ）の容量素子５０を有する半導体装置１００は、図１（ｂ）に示す工程フロー図により製造される。
【００２２】
すなわち、図１（ｂ）に示すように、最初に半導体基板にトランジスタ等のデバイスを形成した後、これらのデバイスと絶縁をとるため、図１（ａ）のＩＬＤ１を形成する。ＩＬＤ１の形成は、例えば、ＣＶＤ法により酸化シリコン（ＳｉＯ２）膜を堆積し、化学的機械的研磨（ＣＭＰ）により平坦化することにより行う。次に、ＩＬＤ１に、デバイスとのコンタクト（図４（ａ）では、図示省略）を形成する。次に、ＩＬＤ１上に、容量素子５０の下部電極２ａを含む第１金属配線２を形成する。第１金属配線２の形成は、スパッタ等によりアルミニウム（Ａｌ）からなる第１金属層を堆積し、ホトリソグラフィおよびエッチングを用いてパターニングすることにより行う。これまでの工程は、図４（ｂ）に示す従来の工程と同じである。
【００２３】
次に、金属配線層間絶縁膜（ＩＭＤ）５を形成する。ＩＭＤ５は、ＩＬＤ１と同様のＣＶＤ法によるＳｉＯ２膜が好適である。ＩＭＤ５は、平坦化をよくするために２つのＳｉＯ２層５ａ，５ｂで構成し、ＣＭＰ平面研磨などで平坦化する。
【００２４】
次に、ＩＭＤ５をエッチングして、第１金属配線２に達するビアホール５ｈを形成する。このエッチングにおいて、下部電極２ａの上方のＩＭＤ５に、ビアホール５ｈより開口面積が大きい凹部５ｉを、同じエッチング媒体を用いて、同時に形成する。このエッチングは、言い換えれば、ビアホール５ｈのエッチングを第１金属配線２に達する完全エッチングとするのに対して、凹部５ｉのエッチングを第１金属配線２に達しない不完全エッチングとするものである。このエッチングには、例えば、ＲＦパワー８００〜１０００Ｗ、圧力４００〜８００ｍＴｏｒｒ、Ｃ、Ｏ、ＣＨＦＸ、ＣＦＸ系のガスを用いたドライエッチングが用いられる。ＣＨＦＸ系のガスとしては例えばＣＨＦ３を、ＣＦＸ系のガスとしては例えばＣＦ４を用いることができる。
【００２５】
図２は、ドライエッチングで一般的に得られる、ホール開口面積（平面内におけるエッチング面積）と深さ方向のエッチングレートの関係を図示したものである。図２に示すように、エッチングレートは、ホール開口面積が大きくなるにしたがって減少する。上記のビアホール５ｈと凹部５ｉの同時エッチングは、このエッチングレートのホール開口面積依存性を利用するものである。すなわち、ビアホール５ｈと凹部５ｉのホール開口面積の違いから、これらを同時にエッチングすると、ビアホール５ｈは第１金属配線２に到達して完全エッチングとなり、凹部５ｉは第１金属配線２である下部電極２ａに到達せずに不完全エッチングとなる。これによって、下部電極２ａの上に容量素子５０の誘電体膜となるＳｉＯ２層５ａを残すことができる。このエッチングレートのホール開口面積依存性は、Ｃ，Ｏ，ＣＨＦＸ，ＣＦＸ系のガスを適宜組み合わせて用いることで、最適なホール開口面積依存性を持つエッチングレートを実現することができる。
【００２６】
次に、図１（ｂ）に示すように、ビアホール５ｈを金属で埋め込んで、コンタクト６を形成する。次に、第１金属配線２と同様にして、容量素子５０の上部電極７ａを含む第２金属配線７を形成する。最後に保護膜８を形成して、容量素子５０を有する半導体装置１００が完成する。
【００２７】
尚、上記のＡｌからなる金属層は、導電率が高く、容量素子５０の電極２ａ，７ａとして優れている。また、Ａｌからなる金属層は、埋め込み性にも優れる。このため、図１（ｂ）に示す工程では、ビアホール５ｈを第２金属配線７と異なる金属で埋め込んでコンタクト６を形成しているが、ビアホール５ｈを第２金属配線７で埋め込んでコンタクト６を形成してもよい。これにより、別金属でビアホール５ｈを埋め込む必要がないため、製造コストを低減することができる。
【００２８】
上記の製造方法によれば、ＩＭＤ５を構成するＳｉＯ２層５ａが容量素子５０の誘電体膜として利用される。このため、図４（ｂ）にある誘電体膜３の形成工程を必要としない。ＩＭＤ５を構成するＳｉＯ２層５ａは、容量素子の誘電体膜としても、安定的な特性を有している。また、ビアホール５ｈの形成と同時に、エッチングレートのホール開口面積依存性を利用して、下部電極２ａの上方のＩＭＤ５に凹部５ｉを形成する。この凹部５ｉに形成された第２金属配線７により、容量素子５０の上部電極７ａが形成される。このようにして、上記の製造方法によれば、図４（ｂ）にある上部電極４の形成工程も必要としない。従って、上記の半導体装置１００の製造方法は、容量素子を有する半導体装置の製造方法であっても、製造工数と製造コストが増大することのない製造方法とすることができる。また、上記製造方法により製造される半導体装置は、容量素子を有する半導体装置であっても、製造コストが低減された安価な半導体装置とすることができる。
【００２９】
（第２実施形態）
図３に、本実施形態における容量素子を有する半導体装置を示す。図３は、半導体装置１０１に設けられた容量素子５１の周りを模式的に示す断面図である。尚、図３の半導体装置１００において、図１（ａ）の半導体装置１００と同様の部分には同じ符号を付けた。
【００３０】
図３の半導体装置１０１は、ＩＭＤ５が３つの層５ｃ，５ａ，５ｂで構成されている点で、図１（ａ）の半導体装置１００と異なっている。上層の２つの層５ａ，５ｂは、図１（ａ）の半導体装置１００と同様、ＳｉＯ２層である。一方、最下層の層５ｃは、窒化シリコン（ＳｉＮ）膜からなる層である。図３の半導体装置１０１では、凹部５ｉの先端がＳｉＮ層５ｃに達しており、ＳｉＮ層５ｃが容量素子５１の誘電体膜として利用されている。尚、ＳｉＮ層５ｃについても、容量素子の誘電体膜として、安定的な特性を有している。
【００３１】
図３の容量素子５１を有する半導体装置１０１は、ＩＭＤ５の形成において最初にＣＶＤ法等によりＳｉＮ膜を形成しておく点を除いては、図１（ｂ）に示す工程フロー図によって同様に製造される。従って、図３の半導体装置１０１についても、容量素子を有する半導体装置であって、製造工数と製造コストが増大することのない半導体装置とすることができる。
【００３２】
さらに、図２に示すように、ＳｉＮとＳｉＯ２とでは、一般的にＳｉＮのほうがＳｉＯ２よりエッチングレートが小さい。また、エッチングレートのホール開口面積依存性は、エッチングレートの小さいＳｉＮのほうがエッチングレートの大きいＳｉＯ２より顕著になる。図３の半導体装置１０１はこれを利用したもので、エッチングレートの小さいＳｉＮ層５ｃを、第１金属配線２からなる下部電極２ａに近い下層側に配置している。これにより、ビアホール５ｈと凹部５ｉの同時エッチングにおいて、開口面積が大きい凹部５ｉの下部電極２ａ上にＳｉＮ層５ｃだけを安定的に残すことができる。このようにして形成された容量素子５１の誘電体膜としてのＳｉＮ層５ｃは、厚さばらつきが小さく、設計値からの容量ばらつきが小さい容量素子５１とすることができる。
【図面の簡単な説明】
【００３３】
【図１】（ａ）は、本発明の第１実施形態における半導体装置に設けられた容量素子の周りを模式的に示す断面図であり、（ｂ）は、（ａ）に示す部分の製造工程フロー図である。
【図２】ドライエッチングで一般的に得られる、ホール開口面積とエッチングレートの関係を図示したものである。
【図３】本発明の第２実施形態における半導体装置に設けられた容量素子の周りを模式的に示す断面図である。
【図４】（ａ）は、従来の半導体装置に設けられた容量素子の周りを模式的に示す断面図であり、（ｂ）は、（ａ）に示す部分の製造工程フロー図である。
【符号の説明】
【００３４】
９０，１００，１０１  半導体装置
３０，５０，５１  容量素子
１  金属配線前層間絶縁膜（ＩＬＤ）
２  第１金属配線
２ａ  下部電極
３  誘電体膜
４，７ａ  上部電極
５  金属配線層間絶縁膜（ＩＭＤ）
５ａ，５ｂ  ＳｉＯ２層
５ｃ  ＳｉＮ層
５ｈ  ビアホール
５ｉ  凹部
６  コンタクト
７  第２金属配線
【図１】
2005093810.tif 000003
【図２】
2005093810.tif 000004
【図３】
2005093810.tif 000005
【図４】
2005093810.tif 000006