(57)【要約】【課題】小型の光結合半導体装置を製造できる受光素子を提供すること。【解決手段】光信号を電気信号に変換する受光素子において、上記光信号を受ける受光部５ａが設けられた第１の領域５ｄと、出力素子１０を搭載する第２の領域５ｃと、上記第１と第２の領域とに亘り、かつ受光部の外側に設けられ、ドレイン端子となる第１、第２ドレイン端子リードおよび上記出力素子の第１、第２のドレイン電極１３、１４と接続する第１、第２の接続用電極８、９と、上記第２の領域に設けられ、上記出力素子の共通ゲート電極１２および共通ソース電極１１と接続するアノード電極６、カソード電極７とを具備する。【選択図】      図２
2005093495.tif 000002
【特許請求の範囲】
【請求項１】
光信号を電気信号に変換する受光素子において、
上記光信号を受ける受光部が設けられた第１の領域と、
出力素子を搭載する第２の領域と、
上記第１と第２の領域とに亘り、かつ受光部の外側に設けられ、ドレイン端子となるリードフレームおよび上記出力素子のドレイン電極と接続する電極と、
上記第２の領域に設けられ、上記出力素子のゲート電極およびソース電極と接続する電極と、
を具備することを特徴とする受光素子。
【請求項２】
光信号を受光すると、この光信号に相当する電気信号を生成する光電変換素子が所定の面上に形成された受光素子であって、
上記面を、上記光電変換素子が形成されている第１の領域と、上記光電変換素子が形成されていない第２の領域とに２分してみたとき、上記第２の領域には他の電気部品の一方の電極がバンプによって接続される端子が形成され、かつ、上記他の電気部品の他方の電極が接続される引き出し配線の端部が形成され、上記引き出し配線は、上記第２の領域から第１の領域方向に延設されており、上記光電変換素子が一組の上記引き出し配線に挟まれるように配置されていることを特徴とする受光素子。
【請求項３】
光信号を受ける受光部が設けられた第１の領域と、出力素子を搭載する第２の領域と、上記第１と第２の領域とに亘り、かつ受光部の両外側に設けられ、ドレイン端子となるリードフレームおよび出力素子のドレイン電極と接続する電極と、第２の領域に設けられ、上記出力素子のゲート電極およびソース電極と接続する電極とを備えた受光素子が搭載された光結合半導体装置において、
上記第１の領域に対向するように配置され、上記受光部に向けて光信号を発する発光素子と、
上記発光素子を搭載し、発光素子の表裏の電極とそれぞれ電気的に接続されたカソード端子リードおよびアノード端子リードと、
上記素子表面にゲート電極、ソース電極、ドレイン電極を備え、それぞれの電極を上記受光素子の第２の領域に設けられた電極へ電気的に接続した出力素子と、
上記第１の領域と第２の領域に亘って設けられた２つの電極へ電気的に接続された第１、第２のドレイン端子リードを具備することを特徴とする光結合半導体装置。
【請求項４】
アノード端子リードとカソード端子リードとからなる第１のリードフレームに発光素子を搭載して電気的に接続する発光素子実装工程と、
複数の受光素子が形成されたウエハの上面に、各受光素子に対応位置して出力素子を搭載し電気的に接続する出力素子実装工程と、
上記ウエハを受光素子と出力素子とからなるチップセット毎に分割するウエハ分割工程と、
上記各チップセットを２つのドレイン端子リードからなる第２のリードフレームに搭載し、電位的に接続するチップセット実装工程と、
上記発光素子と上記受光素子の受光部とが対向するように上記第１のリードフレームと第２のリードフレームとを配置するリードフレーム配置工程と、
上記発光素子と上記受光素子の受光部の間を透光性樹脂で充填する透光性樹脂充填工程と、
上記発光素子、受光素子、および出力素子を樹脂によって封止する樹脂封止工程と、
を具備することを特徴とする光結合半導体装置の製造方法。
【請求項５】
アノード端子リードとカソード端子リードとからなる第１のリードフレームに発光素子を搭載するとともに、受光素子に出力素子を搭載し電気的に接続してチップセットとする出力素子実装工程と、
上記チップセットを第２のリードフレームに搭載し、電気的に接続するチップセット実装工程と、
上記発光素子と上記受光素子の受光部とが対向するように上記第１のリードフレームと第２のリードフレームとを配置するリードフレーム配置工程と、
上記発光素子と上記受光素子の受光部の間を透光性樹脂で充填する透光性樹脂充填工程と、
上記発光素子、受光素子、および出力素子を樹脂によって封止する樹脂封止工程と、
を具備することを特徴とする光結合半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受光素子、これを用いた光結合性半導体装置、及びその製造方法に係り、特に光結合半導体装置のパッケージ構造に関する。
【背景技術】
【０００２】
近年、テスター等の計測器やモデム等に用いられていた機械式リレーの高信頼性化を目的として、光結合素子を用いた無接点リレーが急速に発展している。
【０００３】
無接点リレーの代表的なものとしてフォトリレー装置があるが、これを計測器等に用いる場合、１台に対して数千個のフォトリレー装置が必要となる。そのため、装置の小型化を図る上で、フォトリレー装置のパッケージサイズの小型化が強く望まれていた。
【０００４】
一般に、フォトリレー装置は、ＬＥＤ等の発光素子と、ＰＶ−ＩＣ（Ｐｈｏｔ  Ｖｏｌｔａｉｃ  ＩＣ）等の受光素子と、ＭＯＳ−ＦＥＴ等の２つの出力素子により構成され、発光素子のアノード端子とカソード端子、及び各出力素子のドレイン端子が外部端子としてパッケージから引き出された、いわゆるＳＯＰと呼ばれるパッケージ構造をなしている。
【０００５】
図５（ホ）〜（チ）は、従来におけるＳＯＰ構造のフォトリレー装置を示し、図５（ホ）は全体図、図５（ヘ）はカソード端子リードとアノード端子リードの構成図、図５（ト）は受光素子と出力素子の配置を示す概略図、図５（チ）は受光素子と出力素子の接続の様子を示す平面図である。
【０００６】
図５（ホ）に示すように、このフォトリレー装置は、銅製の２つの入力用リードとして機能するカソード端子リードａおよびアノード端子リード（図示せず）と、同じく銅製の２つの出力用リードとして機能する第１のドレイン端子リードｃおよび第２のドレイン端子リードｄ（ｃのみ図示）を有している。これらカソード端子リードａ、アノード端子リード、第１、第２のドレイン端子リードｃ、ｄは、所定の形状にフォーミングされ、表面には銀メッキが施されている。
【０００７】
図５（ヘ）に示すように、カソード端子リードａの所定位置には、ＬＥＤ等の発光素子ｅが銀ペースト等の導電性ペーストｕを介して電気的に接合されている。発光素子ｅの表面には、電極パッドｆが形成されており、この電極パッドｆとアノード端子リードｂは金材製のボンディングワイヤｇによって接続されている。これによって、カソード端子リードａとアノード端子リードの間を通電させることで、発光素子ｅを発光させることができる。
【０００８】
図５（ト）に示すように、第１のドレイン端子リードｃと第２のドレイン端子リードｄの間には、グランド用リードｈが設けられている。グランド用リードｈの所定位置には、ＰＶ−ＩＣ等の受光素子ｉが導電性ペーストを介して接合されている。受光素子ｉの表面には、受光エリアｋ、カソード電極ｌ、第１アノード電極ｍ、及び第２アノード電極ｎが設けられている。なお、第１アノード電極ｍと第２アノード電極ｎは、素子内部で導通しており、同等の端子をなしている。そのため、受光エリアｋに光が照射されると、第１アノード電極ｍと第２アノード電極ｎには同じ起電力が発生する。
【０００９】
第１のドレイン端子リードｃと第２のドレイン端子リードｄの所定位置には、それぞれＭＯＳ−ＦＥＴ等の出力素子ｊが導電性ペーストを介して電気的に接合されている。この出力素子ｊとしては、表面にソース電極ｏとゲート電極ｐ、裏面にドレイン電極ｑを備えた、いわゆるバーチカル構造のものが用いられており、各ドレイン電極ｑと第１、第２のドレイン端子リードｃ、ｄはそれぞれ電気的に接続されている。
【００１０】
図５（ト）と（チ）に示すように、出力素子ｊに形成されたゲート電極ｐ及びソース電極ｏは、それぞれ受光素子ｉに形成された第１アノード電極ｍ及びカソード電極ｌに金材製のワイヤｒによって接続されている。
【００１１】
すなわち、受光素子ｉ上の受光エリアｋに光を照射されて、第１のアノード電極ｍと第２のアノード電極ｎに起電力が発生すると、この起電力が各出力素子ｊのゲート電極ｐに印加され、出力素子ｊのソース電極ｏとドレイン電極ｑ間を通電させる。
【００１２】
図５（ホ）に示すように、カソード端子リードａ、アノード端子リードと第１、第２ドレイン端子リードｃ、ｄは、発光素子ｅと受光素子ｉの受光エリアｋが互いに向い合うように配置されている。これら発光素子ｅと受光素子ｉの間には、シリコーンゲル等の透光性樹脂ｓが充填されており、素子ｅ、ｉ間の光結合性が確保されている。
【００１３】
さらに、発光素子ｅ、受光素子ｉ、及び出力素子ｊの周囲は、遮光性を有するエポキシ樹脂等の封止用樹脂ｔによって、カソード端子リードａ、アノード端子リード及び第１、第２のドレイン端子リードｃ、ｄの一部を残して完全に封止されている。
【００１４】
なお、透光性樹脂ｓの供給にはポッティング法等が用いられ、封止用樹脂ｔの供給には、トランスファモールド法等が用いられる。
【００１５】
このような構成のフォトリレー装置においては、図示しない入力側の回路によって発光素子ｅを発光させると、受光素子ｉの受光エリアｋがこの光を感知して第１アノード電極ｍと第２アノード電極ｎに起電力を発生させる。この起電力は、各出力素子ｊのゲート電極ｐに印加され、各出力素子ｊのソース電極ｏとドレイン電極ｑ間を通電させる。それによって、第１、第２のドレイン端子リードｃ、ｄに接続される図示しない出力側の回路が通電する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来のフォトリレー装置の構成では、受光素子ｉと出力素子ｊを同じ平面内に配置し、これらをワイヤボンディングによって電気的に接続している。
【００１７】
そのため、受光素子ｉ及び出力素子ｊを配置するために、大きなスペースが必要となり、高密度実装を行う際に、装置の小型化の妨げとなることがある。
【００１８】
また、出力素子として、ゲート電極ｐ、ソース電極ｏ、ドレイン電極ｑが表面に形成されたラテラル構造のＭＯＳ−ＦＥＴを用いた場合、ドレイン電極ｑと第１、第２のドレイン端子リードｃ、ｄの接続にもワイヤボンディングを行う必要があり、バーチカル構造のＭＯＳ−ＦＥＴを用いた場合よりもさらに大型化することがある。
【００１９】
本発明は、小型の光結合半導体装置を製造できる受光素子を提供することにある。
【課題を解決するための手段】
【００２０】
上記課題を解決し目的を達成するために、本発明の受光素子、これを用いた光結合半導体装置、及びその製造方法は次のように構成されている。
【００２１】
（１）光信号を電気信号に変換する受光素子において、上記光信号を受ける受光部が設けられた第１の領域と、出力素子を搭載する第２の領域と、上記第１と第２の領域とに亘り、かつ受光部の外側に設けられ、ドレイン端子となるリードフレームおよび上記出力素子のドレイン電極と接続する電極と、上記第２の領域に設けられ、上記出力素子のゲート電極およびソース電極と接続する電極とを具備することを特徴とする。
【００２２】
（２）光信号を受光すると、この光信号に相当する電気信号を生成する光電変換素子が所定の面上に形成された受光素子であって、上記面を、上記光電変換素子が形成されている第１の領域と、上記光電変換素子が形成されていない第２の領域とに２分してみたとき、上記第２の領域には他の電気部品の一方の電極がバンプによって接続される端子が形成され、かつ、上記他の電気部品の他方の電極が接続される引き出し配線の端部が形成され、上記引き出し配線は、上記第２の領域から第１の領域方向に延設されており、上記光電変換素子が一組の上記引き出し配線に挟まれるように配置されていることを特徴とする。
【００２３】
（３）光信号を受ける受光部が設けられた第１の領域と、出力素子を搭載する第２の領域と、上記第１と第２の領域とに亘り、かつ受光部の両外側に設けられ、ドレイン端子となるリードフレームおよび出力素子のドレイン電極と接続する電極と、第２の領域に設けられ、上記出力素子のゲート電極およびソース電極と接続する電極とを備えた受光素子が搭載された光結合半導体装置において、上記第１の領域に対向するように配置され、上記受光部に向けて光信号を発する発光素子と、上記発光素子を搭載し、発光素子の表裏の電極とそれぞれ電気的に接続されたカソード端子リードおよびアノード端子リードと、上記素子表面にゲート電極、ソース電極、ドレイン電極を備え、それぞれの電極を上記受光素子の第２の領域に設けられた電極へ電気的に接続した出力素子と、上記第１の領域と第２の領域に亘って設けられた２つの電極へ電気的に接続された第１、第２のドレイン端子リードを具備することを特徴とする。
【００２４】
（４）アノード端子リードとカソード端子リードとからなる第１のリードフレームに発光素子を搭載して電気的に接続する発光素子実装工程と、複数の受光素子が形成されたウエハの上面に、各受光素子に対応位置して出力素子を搭載し電気的に接続する出力素子実装工程と、上記ウエハを受光素子と出力素子とからなるチップセット毎に分割するウエハ分割工程と、上記各チップセットを２つのドレイン端子リードからなる第２のリードフレームに搭載し、電位的に接続するチップセット実装工程と、上記発光素子と上記受光素子の受光部とが対向するように上記第１のリードフレームと第２のリードフレームとを配置するリードフレーム配置工程と、上記発光素子と上記受光素子の受光部の間を透光性樹脂で充填する透光性樹脂充填工程と、上記発光素子、受光素子、および出力素子を樹脂によって封止する樹脂封止工程とを具備することを特徴とする。
【００２５】
（５）アノード端子リードとカソード端子リードとからなる第１のリードフレームに発光素子を搭載するとともに、受光素子に出力素子を搭載し電気的に接続してチップセットとする出力素子実装工程と、上記チップセットを第２のリードフレームに搭載し、電気的に接続するチップセット実装工程と、上記発光素子と上記受光素子の受光部とが対向するように上記第１のリードフレームと第２のリードフレームとを配置するリードフレーム配置工程と、上記発光素子と上記受光素子の受光部の間を透光性樹脂で充填する透光性樹脂充填工程と、上記発光素子、受光素子、および出力素子を樹脂によって封止する樹脂封止工程とを具備することを特徴とする。
【発明の効果】
【００２６】
本発明によれば、光結合半導体装置の構成を小型化することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２８】
図１（イ）〜（二）は、本発明の一実施の形態を示し、（イ）は正面図、（ロ）は平面図、（ハ）は左側面図、（ニ）は右側面図である。
【００２９】
図１（イ）〜（ニ）に示すように、このフォトリレー装置（光結合半導体装置）は、カソード端子リード１ａ、アノード端子リード１ｂと、第１のドレイン端子リード２ａ、および第２のドレイン端子リード２ｂを有している。カソード端子リード１ａ、アノード端子リード１ｂ及び第１、第２のドレイン端子リード２ａ、２ｂは、銅板等の表面に銀メッキを施してなり、それぞれ所定の形状にフォーミングされている。
【００３０】
図１（ハ）に示すように、カソード端子リード１ａの所定位置には、ＬＥＤ等の発光素子３が銀ペースト等の導電性接着剤により電気的に接合されている。発光素子３の表面には、電極パッド３ａが形成されており、電極パッド３ａとアノード端子リード１ｂは金製のワイヤ４によって電気的に接続されている。
【００３１】
図１（ニ）に示すように、第１、第２のドレイン端子リード２ａ、２ｂの所定位置には、受光素子５が第１、第２のドレイン端子リード２ａ、２ｂの間を連結するように設けられている。
【００３２】
図２は、受光素子５の構成を示す概略図である。
【００３３】
図２に示すように、この受光素子５は、平面ほぼ矩形状の素子本体５ｂを有する。素子本体５ｂの表面は、共有な領域を持たない第１の領域５ｄと第２の領域５ｃから構成される。また、この素子本体５ｂの表面には、アノード電極６（電極）、カソード電極７（電極）、第１の接続用電極８（電極、引き出し配線）、第２の接続用電極９（電極、引き出し配線）、及び受光部５ａ（光電変換素子）が設けられている。
【００３４】
アノード電極６とカソード電極７は第２の領域５ｃに、受光部５ａは第１の領域５ｄにそれぞれ形成されており、第１の接続用電極８と第２の接続用電極９は、第１の領域５ｄと第２の領域５ｃの２つの領域に亘って形成されている。
【００３５】
図１（イ）と（ロ）に示すように、受光素子５の第１の領域５ｄ（図２参照）には、第１、第２のドレイン端子リード２ａ、２ｂが搭載されている。この第１、第２のドレイン端子リード２ａ、２ｂは、第１の接続用電極８及び第２の接続用電極９の第１の領域５ｄ側にはんだを介して電気的に接続されている。
【００３６】
なお、第１、第２の接続用電極８、９は、素子本体５ｂの表面に貼り付けられた単なる接続用の金属板であって、受光素子５の内部回路には接続されていない。
【００３７】
受光素子５の第２の領域５ｃには、平面ほぼ矩形状の出力素子１０（他の電気部品）が搭載されている。
【００３８】
図３は、出力素子１０の構成を示す概略図である。
【００３９】
図３に示すように、この出力素子１０は、内部に２つのＭＯＳ−ＦＥＴ（不図示）を備えている。各ＭＯＳ−ＦＥＴのソース端子同士、及びゲート端子同士は、それぞれ素子内部で接続されており、それぞれ１つの共通ソース電極１１（ソース電極）、及び共通ゲート電極１２（ゲート電極）として、出力素子１０の表面に露出している。
【００４０】
また、各ＭＯＳ−ＦＥＴのドレイン端子は、それぞれ第１のドレイン電極１３（ドレイン電極）、及び第２のドレイン電極１４（ドレイン電極）として、出力素子１０の表面に露出している。
【００４１】
そして、図１（ロ）に示すように、共通ゲート電極１２とアノード電極６、共通ソース電極１１とカソード電極７、第１のドレイン電極１３と第１の接続用電極８の第２の領域５ｃ側、第２のドレイン電極１４と第２の接続用電極９の第２の領域５ｃ側は、それぞれはんだを介してフリップチップ接続されている。これによって、第１、第２のドレイン電極１３、１４と第１、第２のドレイン端子リード２ａ、２ｂは、第１、第２の接続用電極８、９を介して電気的に接続される。
【００４２】
図１（イ）に示すように、カソード端子リード１ａ、アノード端子リード１ｂと第１、第２のドレイン端子リード２ａ、２ｂは、発光素子３と受光素子５の受光部５ａとが対向するように配置されている。発光素子３と受光素子５の間には、シリコーンゲル等の透光性樹脂１６が充填されており、これによって、発光素子３と受光素子５の受光部５ａとの間の光結合性が確保されている。
【００４３】
また、カソード端子リード１ａ、アノード端子リード１ｂ、第１、第２のドレイン端子リード２ａ、２ｂ、発光素子３、受光素子５、出力素子１０、及び透光性樹脂１６は、エポキシ樹脂等の封止用樹脂１７によってパッケージされている。なお、カソード端子リード１ａ、アノード端子リード１ｂ及び第１、第２のドレイン端子リード２ａ、２ｂの先端部は、フォトリレー装置の外部端子として封止用樹脂１７の外部に露出している。
【００４４】
次いで、上記構成のフォトリレー装置の製造方法について説明する。
【００４５】
上記フォトリレー装置を製造する場合、まず、図４（ａ）に示すように、銅等の金属製であって、表面に銀等のメッキが施された厚さ０．１５［ｍｍ］程度の第１のリードフレーム２１を用意する。なお、第１のリードフレーム２１としては、予め、そのカソード端子リード１ａ、アノード端子リード１ｂに０．３［ｍｍ］程度のフォーミングがなされたものが用いられる。
【００４６】
そして、図４（ｂ）に示すように、第１のリードフレーム２１に形成されたカソード端子リード１ａの所定位置に銀ペースト等の導電性ペースト２２をディスペンス法又は転写法等により塗布する。
【００４７】
次いで、図４（ｃ）に示すように、塗布された導電性ペースト上に発光素子３を載置するとともに、導電性ペーストを例えば１５０度で１時間かけて硬化させる。それによって、発光素子３はカソード端子リード１ａ上に電気的に接合される。
【００４８】
次いで、図４（ｄ）に示すように、発光素子３の表面に形成された電極パッド３ａとアノード端子リード１ｂを金材製のワイヤ４によってワイヤボンディングし、カソード端子リード１ａとアノード端子リード１ｂ間に発光素子３を介装する（発光素子実装工程）。
【００４９】
一方、図４（ｅ）に示すように、上述した図４（ａ）〜（ｄ）とは別工程で、複数の受光素子５が形成されたウエハＵを用意する。なお、この受光素子５の表面には、受光部５ａ、アノード電極６、カソード電極７、第１の接続用電極８、及び第２の接続用電極９が形成されている。
【００５０】
次いで、図４（ｆ）に示すように、ウエハＵ上のアノード電極６、カソード電極７、第１の接続用電極８、及び第２の接続用電極９にそれぞれワイヤボンディング法等によってはんだ２３を供給する。
【００５１】
次いで、図４（ｇ）に示すように、ウエハＵ上に出力素子１０を載せ、超音波フリップチップボンディング法等によって、出力素子１０の共通ゲート電極１２、共通ソース電極１１、第１のドレイン電極１３、及び第２のドレイン電極１４を、それぞれ受光素子５のアノード電極６、カソード電極７、第１の接続用電極８、及び第２の接続用電極９に電気的に接続する（出力素子実装工程）。
【００５２】
次いで、図４（ｈ）に示すように、ウエハＵをダイシング等により受光素子５と出力素子１０からなるチップセットＰ毎に分割する（ウエハ分割工程）。
【００５３】
次いで、図４（ｉ）に示すように、分割された各受光素子５を第２のリードフレーム２４上に載置するとともに、第１、第２の接続用電極８、９と第２のリードフレーム２４に形成された第１、第２のドレイン端子リード２ａ、２ｂの所定位置とを、超音波フリップチップボンディング等によって電気的に接続する。
【００５４】
これにより出力素子１０の第１、第２のドレイン電極１３、１４と第１、第２のドレイン端子リード２ａ、２ｂをそれぞれ電気的に接続することができる（チップセット実装工程）。
【００５５】
次いで、図４（ｊ）に示すように、図４（ａ）〜（ｄ）の工程で製作された発光素子３を備えた第１のリードフレーム２１と、図４（ｅ）〜（ｉ）の工程で製作された受光素子５と出力素子１０を備えた第２のリードフレーム２４を、発光素子３と受光素子５の受光部５ａが向い合うように位置決め配置する（リードフレーム配置工程）。
【００５６】
次いで、図４（ｋ）に示すように、発光素子３と受光素子５の間にシリコーンゲル等の透光性樹脂１６をディスペンス法等により注入し、これら発光素子３と受光素子５の間の光結合性を確保する（透光性樹脂充填工程）。
【００５７】
次いで、図４（ｌ）に示すように、遮光性を有するエポキシ樹脂等の封止用樹脂１７をトランスファモールド等を用いて各素子３、５、１０の周囲に形成する（樹脂封止工程）。
【００５８】
次いで、図４（ｍ）に示すように、第１のリードフレーム２１及び第２のリードフレーム２４を所定のサイズに切断して、カソード端子リード１ａ、アノード端子リード１ｂ、及び第１、第２のドレイン端子リード２ａ、２ｂを切り離すことで、フォトリレー装置の完成となる。
【００５９】
なお、上記実施の形態では、ウエハＵ上に形成された複数の受光素子５に出力素子１０をそれぞれ搭載した後に受光素子５と出力素子１０とからなるチップセットＰごとに分割したが、ウエハＵを分割した後にそれぞれの受光素子５に出力素子１０を搭載してもよい。
【００６０】
上記構成のフォトリレー装置によれば、受光素子５の表面にアノード電極６、カソード電極７、第１の接続用電極８、及び第２の接続用電極９を形成し、この表面に出力素子１０をフリップチップ接続によって搭載している。
【００６１】
そのため、受光素子５と出力素子１０とを平面的に並べて配置していた従来に比べて、平面方向に対するスペースを削減することができ、装置の構成を小型化することができる。
【００６２】
また、受光素子５と出力素子１０をフリップチップ接続することによって、出力素子１０の第１のドレイン電極１３及び第２のドレイン電極１４の取り出しが困難となるが、受光素子５に形成した第１の接続用電極８及び第２の接続用電極９を介在させることで、第１、第２のドレイン電極１３、１４と第１、第２のドレイン端子リード２ａ、２ｂの電気的な接続が可能となる。
【００６３】
また、出力素子１０として、２つのＭＯＳ−ＦＥＴからなる４端子素子を用い、受光素子５と出力素子１０とをフリップチップ接続するようにしている。
【００６４】
そのため、受光素子５と出力素子１０とを容易に接続できるから、製造プロセスを簡易化することができる。
【００６５】
なお、上記実施の形態ではＳＳＯＰ構造のパッケージを備えた光結合半導体装置について説明したが、この発明はこれに限定されるものではなく、たとえばＳＯＰ構造などを用いてもよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施の形態に係るフォトリレー装置の構成図であって、（イ）は断面図、（ロ）は平面図、（ハ）は左側面図、（ニ）は右側面図。
【図２】同実施の形態に係る受光素子の構成を示す概略図。
【図３】同実施の形態に係る出力素子の構成を示す概略図。
【図４】同実施の形態に係るフォトリレー装置の製造工程を示す工程図。
【図５】従来のフォトリレー装置の構成を示す概略図であって、（ホ）は全体図、（ヘ）はカソード端子リードとアノード端子リードの概略図、（ト）は受光素子と出力素子の配置を示す概略図、（チ）は受光素子と出力素子の接続を示す平面図。
【符号の説明】
【００６７】
１ａ…カソード端子リード、１ｂ…アノード端子リード、２ａ…第１のドレイン端子リード、２ｂ…第２のドレイン端子リード、３…発光素子、５…受光素子、５ａ…受光部（光電変換素子）、５ｂ…素子本体、５ｃ…第２の領域、５ｄ…第１の領域、６…アノード電極（電極）、７…カソード電極（電極）、８…第１の接続用電極（電極、引き出し配線）、９…第２の接続用電極（電極、引き出し線）、１０…出力素子（他の電気部品）、１１…共通ソース電極（ソース電極）、１２…共通ゲート電極（ゲート電極）、１３…第１のドレイン電極（ドレイン電極）、１４…第２のドレイン電極（ドレイン電極）、１６…透光性樹脂、１７…封止用樹脂、２１…第１のリードフレーム、２４…第２のリードフレーム、Ｕ…ウエハ、Ｐ…チップセット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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