(57)【要約】【課題】  バストランシーバＩＣのオン、オフを制御できるようにする。【解決手段】  ＣＰＵ２１は、外部デバイス２６−１乃至２６−３のいずれかにアクセスする際、アクセスをすることを示す信号を信号生成部２７に供給する。信号生成部２７は、論理積回路を含む構成とされており、入力された信号の論理積を演算する。ＣＰＵ２１が外部デバイス２６―１乃至２６−３のいずれにもアクセスしないという信号を出力した場合、信号生成部２７からは、“１（Hi）”を示す信号が出力される。バストランシーバＩＣ２４は、入力された信号が、“１（Hi）”である場合、オフの状態とされ、“０（Low）”の場合、オンの状態とされる。本発明は、パーソナルコンピュータに適用することができる。【選択図】図２
2005196374.tif 000002
【特許請求の範囲】
【請求項１】
第１のデバイスと第２のデバイスの間に設けられる第３のデバイスを制御する制御装置において、
前記第１のデバイスから、前記第２のデバイスにアクセスするか否かを示す信号を入力する入力手段と、
前記入力手段により入力された前記信号の論理積を演算する演算手段と、
前記演算手段による演算結果を示す信号を、前記第３のデバイスに供給する供給手段と
を備え、
前記供給手段により供給される前記信号は、前記第３のデバイスのオン、オフの切り換えに用いられる
ことを特徴とする制御装置。
【請求項２】
前記第１のデバイスは、ＣＰＵであり、
前記第３のデバイスは、バストランシーバＩＣである
ことを特徴とする請求項１に記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置に関し、特に、処理速度の異なるデバイス間でのデータの授受を制御する際に適用して好適な制御装置に関する。
【背景技術】
【０００２】
パーソナルコンピュータなどの情報処理装置のなかには、複数の記憶装置を含むものがある。図１は、従来のパーソナルコンピュータ内の一部分の構成の一例を示す図である。ＣＰＵ（Central Processing Unit）１１は、バス１２を介してメインメモリ１３と接続されている。また、ＣＰＵ１１は、バストランシーバＩＣ（Integrated Circuit）１４とバス１５を介して外部デバイス１６と接続されている。
【０００３】
メインメモリ１３は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などで構成され、ＣＰＵ１１と比較的高速にデータを授受し、処理することができるデバイスである。外部デバイス１６は、メインメモリ１３と比較すると、ＣＰＵ１１と低速にデータを授受し、処理するデバイスである。
【０００４】
このように異なる処理速度のデバイスがＣＰＵ１１と接続されている場合（データの転送速度が異なるバスがＣＰＵ１１と接続されている場合）、バストランシーバＩＣ１４が設けられる。このバストランシーバＩＣ１４は、例えば、メインメモリ１３にアクセスする際、外部デバイス１６により浮遊容量などにより、ＣＰＵ１１が正常に動作できないような状況が発生することを防ぐ目的で設けられている。（特許文献１，２参照）
【特許文献１】特開平５−３０７３７８号公報
【特許文献２】特開平７−６１３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１に示したように、ＣＰＵ１１と外部デバイス１６は、バストランシーバＩＣ１４を介して接続されているが、ＣＰＵ１１とメインメモリ１３は、バストランシーバＩＣ１４を介さずに接続されている。そして、バストランシーバＩＣ１４は、ＣＰＵ１１が、外部デバイス１６に接続する際、所定の処理、例えば、入力されたＣＰＵ１１からの信号を増幅するといった処理を実行し、ＣＰＵ１１がメインメモリ１３にアクセスする際には、そのような所定の処理は実行しないように構成されている。
【０００６】
しかしながら、バストランシーバＩＣ１４は、ＣＰＵ１１が、外部デバイス１６に接続するときのみでなく、メインメモリ１３と接続するときにも動作している。バストランシーバＩＣ１４が、動作しなくても良いときに動作していると、バストランシーバＩＣ１４により無駄に電力が消費されてしまうといった問題があった。また、バストランシーバＩＣ１４が動作していると、バストランシーバＩＣ１４によるノイズが発生してしまうといった問題があった。
【０００７】
バストランシーバＩＣ１４を含む装置の消費電力を低減させる、ノイズの発生などによる誤動作を防ぐなどの目的のためには、バストランシーバＩＣ１４を必要に応じて動作せせるなどの対策をとらなくてはならないといった課題があった。
【０００８】
本発明はこのような状況に鑑みてなされたものであり、バストランシーバＩＣが必要なときにのみに動作するように制御できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の制御装置は、第１に、第１のデバイスと第２のデバイスの間に設けられる第３のデバイスを制御する制御装置であって、第１のデバイスから、第２のデバイスにアクセスするか否かを示す信号を入力する入力手段と、入力手段により入力された信号の論理積を演算する演算手段と、演算手段による演算結果を示す信号を、第３のデバイスに供給する供給手段とを備え、供給手段により供給される信号は、第３のデバイスのオン、オフの切り換えに用いられることを要旨とする。
【００１０】
第２に、前記第１の要旨に加え、前記第１のデバイスは、ＣＰＵであり、前記第３のデバイスは、バストランシーバＩＣであることを要旨とする。
【００１１】
本発明の制御装置においては、第１のデバイスが、第２のデバイスにアクセスする際、そのことを示す信号が出力される。そして、その信号は、第２のデバイスが複数存在する場合、第２のデバイス毎に出力される。第１のデバイスから出力された信号を入力した制御装置は、入力された信号の論理積を算出する。算出された論理積の結果は、第１のデバイスと第２のデバイスのデータの授受に関する処理を実行する第３のデバイスに供給される。第３のデバイスは、供給された論理積の結果に応じて、自己の状態をオンの状態にする、または、オフの状態にするといった切替を行う。
【発明の効果】
【００１２】
本発明によれば、デバイス間に設けられ、それらのデバイス間で行われるデータの授受を制御することができる。
【００１３】
本発明によれば、デバイス間のデータの授受を制御するデバイスが、制御対象としているデバイスに接続する必要があるときだけ動作するように制御することができる。もって、デバイスが無駄な電力を消費することを防ぐことが可能となる。
【００１４】
また、デバイスが動作しているときに発生されるノイズは、動作していないときには発生しないので、常に動作し、ノイズを発生しているような状態と比較して、そのノイズを低減させることができる。そして、ノイズにより機器内に誤動作が発生するような可能性を低減させることが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下に本発明の最良の形態を説明するが、開示される発明と実施の形態との対応関係を例示すると、次のようになる。明細書中には記載されているが、発明に対応するものとして、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その発明に対応するものではないことを意味するものではない。逆に、実施の形態が発明に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その発明以外の発明には対応しないものであることを意味するものでもない。
【００１６】
さらに、この記載は、明細書に記載されている発明の全てを意味するものではない。換言すれば、この記載は、明細書に記載されている発明であって、この出願では請求されていない発明の存在、すなわち、将来、分割出願されたり、補正により出現し、追加される発明の存在を否定するものではない。
【００１７】
本発明の制御装置は、第１のデバイス（例えば、図２のＣＰＵ２１）と第２のデバイス（例えば、図２の外部デバイス２６−１）の間に設けられる第３のデバイス（例えば、図２のバストランシーバＩＣ２４）を制御する制御装置（例えば、図２の信号生成部２７）であって、第１のデバイスから、第２のデバイスにアクセスするか否かを示す信号を入力する入力手段（例えば、図４のステップＳ１１の処理を実行する図３の論理積回路４１）と、入力手段により入力された信号の論理積を演算する演算手段（例えば、図４のステップＳ１２の処理を実行する図３の論理積回路４１）と、演算手段による演算結果を示す信号を、第３のデバイスに供給する供給手段（例えば、図４のステップＳ１３の処理を実行する図３の論理積回路４１）とを少なくとも備える。
【００１８】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１９】
図２は、本発明を適用した制御装置を含むシステムの一実施の形態の構成を示す図である。図２に示した制御装置は、パーソナルコンピュータなどに組み込まれ、そのパーソナルコンピュータの一部分を構成する。
【００２０】
ＣＰＵ（Central Processing Unit）２１は、バス２２を介してメインメモリ２３と接続されている。また、ＣＰＵ１１は、バストランシーバＩＣ（Integrated Circuit）２４とバス２５を介して外部デバイス２６―１乃至２６−３と接続されている。
【００２１】
メインメモリ２３は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などで構成され、ＣＰＵ２１と比較的高速にデータを授受し、処理することができるデバイスである。外部デバイス２６は、ＣＰＵ２１と比較的低速（ＣＰＵ２１とメインメモリ２３との間の処理速度よりは低速）にデータを授受し、処理するデバイスである。
【００２２】
信号生成部２７は、ＣＰＵ２１から供給される信号から、バストランシーバＩＣ２４を制御するための信号を生成する。バストランシーバＩＣ２４は、信号生成部２７からの信号に基づき、自己の状態を、オンの状態とオフの状態を切り換える。
【００２３】
バストランシーバＩＣ２４がオンの状態とは、外部デバイス２６−１乃至２６−３のうちのいずれか１つのデバイスに接続する場合であり、ＣＰＵ２１からの信号を、ＣＰＵ２１により指示された外部デバイス２６−１乃至２６−３に出力するための処理を実行する状態である。
【００２４】
また、バストランシーバＩＣ２４がオフの状態とは、ＣＰＵ２１がメインメモリ２３に接続する状態であり、バストランシーバＩＣ２４自体の処理は必要とされない状態である。
【００２５】
さらに、図２においては図示していないが、制御装置内の各部に電力を供給する電源も設けられており、バストランシーバＩＣ２４がオンの状態とは、電源からの電力の供給を受けている状態であり、バストランシーバＩＣ２４がオフの状態とは、電源からの電力の供給を受けていない状態である。
【００２６】
そのようなバストランシーバＩＣ２４のオン、オフの状態を切り換える信号が、信号生成部２７により生成される。
【００２７】
なお、本実施の形態において、バストランシーバＩＣ２４がオフの状態とは、スタンバイ状態のことを含む。
【００２８】
図３は、信号制御部２７とバストランシーバＩＣ２４の内部構成例を示す図である。信号生成部２７は、論理積回路４１を含む構成とされる。論理積回路４１には、ＣＰＵ２１から、この場合、３つの信号Ａ乃至Ｃが供給される。この信号の数は、通常、バストランシーバＩＣ２４に接続されている外部デバイス２６−１乃至２６−３の数と同数にされる。よってこの場合、３つの外部ドライブ２６−１乃至２６−３が、バストランシーバＩＣ２４に接続されているため、論理積回路４１には、３つの信号が入力される。
【００２９】
バストランシーバＩＣ２４は、イネーブル（enable）ピンと、内部バッファ回路５２を含む構成とされる。信号生成部２７の論理積回路４１から出力された信号は、バストランシーバＩＣ２４のイネーブルピン５１に入力されるように構成される。
【００３０】
イネーブルピン５１に入力された信号により、バストランシーバＩＣ２４のオン、オフが制御される。ここでは、イネーブルピン５１に入力された信号が、“０（Low）”のとき、オンの状態とされ、“１（Hi）”のとき、オフの状態とされるとする。
【００３１】
図４のフローチャートを参照し、図２，３に示した制御装置の動作について説明する。ステップＳ１１において、ＣＰＵ１１から出力された信号Ａ乃至Ｃが、信号生成部２７に入力される。信号Ａは、ＣＰＵ１１が外部デバイス２６−１にアクセスする場合、“０（Low）”の信号とされる。同様に、信号Ｂは、ＣＰＵ１１が外部デバイス２６−２にアクセスする場合、“０（Low）”の信号とされ、信号Ｃは、ＣＰＵ１１が外部デバイス２６−３にアクセスする場合、“０（Low）”の信号とされる。
【００３２】
ＣＰＵ２１から出力された信号Ａ乃至Ｃは、信号生成部２７の論理積回路４１（図３）に入力される。論理積回路４１は、ステップＳ１２において、入力された信号Ａ乃至Ｃの論理積を算出する。信号Ａ乃至Ｃの全てが“１（Hi）”の信号である場合、論理積回路４１から出力される信号は、“１（Hi）”となる。このことを換言すると、ＣＰＵ２１が、メインメモリ２３と接続する際には、論理積回路４１から出力される信号は、“１（Hi）”となる。
【００３３】
さらに換言すると、信号Ａ乃至Ｃのうち、１つでも“０（Low）”が含まれている場合、論理積回路４１から出力される信号は、“０（Low）”となる。すなわち、ＣＰＵ２１が、外部デバイス２６−１乃至２６−３のうちのいずれか１つにでも接続する際には、論理積回路４１から出力される信号は、必ず“０（Low）”となる。
【００３４】
このような、論理積回路４１による演算結果は、ステップＳ１３において、バストランシーバＩＣ２４に出力される。
【００３５】
バストランシーバＩＣ２４は、ステップＳ１４において、論理積回路４１から供給された信号をイネーブルピン５１を介して入力する。ステップＳ１５において、入力された信号は、“０（Low）”であるか否かが判断される。ステップＳ１５において、入力された信号は、“０（Low）”であると判断された場合、ステップＳ１６に処理が進められ、バストランシーバＩＣ２４がオンの状態とされる。
【００３６】
バストランシーバＩＣ２４がオンの状態にされた場合、図示されていない電源からの電力が供給される。そして、ＣＰＵ２１から出力された信号は、バストランシーバＩＣ２４の制御のもと、ＣＰＵ２１が指示した外部デバイス２６−１乃至２６−３のうちのいずれかに供給される。
【００３７】
例えば、ＣＰＵ２１から出力された信号Ａが、“０（Low）”であった場合、すなわち、ＣＰＵ２１が外部デバイス２６−１と接続するという指示を出した場合、ＣＰＵ２１から出力された信号（データ）は、バストランシーバＩＣ２４の制御のもと、外部デバイス２６−１に供給される。
【００３８】
なお、この場合、バストランシーバＩＣ２４の内部バッファ回路５２は、ＣＰＵ２１からの信号（データ）を増幅し、対応する外部デバイス２６−１乃至２６−３に供給する。
【００３９】
一方、ステップＳ１５において、入力された信号は、“０（Low）”ではないと判断された場合、すなわち、入力された信号は、“１（Hi）”であると判断された場合、ステップＳ１７に処理が進められ、バストランシーバＩＣ２４がオフの状態とされる。
【００４０】
バストランシーバＩＣ２４がオフの状態にされた場合、バストランシーバＩＣ２４に供給されていた電力の供給が停止される（または、オンの状態よりも小さい電力の供給にされる）。そして、ＣＰＵ２１から出力されたデータは、メインメモリ２３に供給される。図２に示したように、ＣＰＵ２１とメインメモリ２３は、バストランシーバＩＣ２４を介さずに接続されているため、バストランシーバＩＣ２４がオフの状態とされても、正常に、ＣＰＵ２１からのデータは、メインメモリ２３に供給される。
【００４１】
なお、図４のフローチャートを参照した説明においては、ステップＳ１５における処理で入力された信号は、“０（Low）”であるか否かが判断されるとして説明した。そのような判断は、実際にバストランシーバＩＣ２４に判断部が設けられ、その判断部により行われるようにする。または、単に、イネーブルピン５１に入力された信号の電圧の変化に応じて、バストランシーバＩＣ２４のオン、オフの制御が行わるようにしても良い。
【００４２】
図５を参照して、さらにバストランシーバＩＣ２４のオン、オフに関わる制御について説明を加える。図５中の左側には、信号制御部２７の論理積回路４１に入力される信号Ａ乃至Ｃの値を示している。そして、それらの信号Ａ乃至Ｃに対する論理積回路４１からの出力を示している。図５に示したように、論理積回路４１に入力された信号Ａ乃至Ｃの全てが“１（Hi）”でなければ、“１（Hi）”の信号は出力されない。論理積回路４１に入力された信号Ａ乃至Ｃのうちの１つでも“０（Low）”ならば、“０（Low）”の信号が出力される。
【００４３】
ＣＰＵ２１から出力され、論理積回路４１に入力される信号Ａ乃至Ｃはそれぞれ、外部デバイス２６−１乃至２６−３にアクセスする場合“０（Low）”の値とされ、外部デバイス２６−１乃至２６−３にはアクセスしない場合“１（Hi）”の値とされる信号である。
【００４４】
よって、論理積回路４１に入力される信号Ａ乃至Ｃの全てが“１（Hi）”の場合、外部デバイス２６−１乃至２６−３のいずれにもＣＰＵ２１はアクセスしないことを示している。このような場合、ＣＰＵ２１はメインメモリ２３にアクセスすることが示されている。
【００４５】
そして、論理積回路４１から出力された信号は、バストランシーバＩＣ２４のイネーブルピン５１に供給される。その供給された信号が、“０（Low）”である場合、バストランシーバＩＣ２４は、オンの状態にされる。また、その供給された信号が、“１（Hi）”である場合、バストランシーバＩＣ２４は、オフの状態にされる。
【００４６】
上述した実施の形態においては、信号Ａ乃至Ｃと記述したが、例えば、論理積回路４１をＰＬＤ（Programable Logic Device）で構成し、外部デバイス２６−１乃至２６−３にアクセスするための信号をそれぞれ、ChipSelect0、ChipSelect1、ChipSelect2とした場合、バストランシーバＩＣ２４に入力される信号線（BufferEnable）は、Verilog-HDL表示で以下のように記述できる。
BufferEnable＝（ChipSelect0 ＆ ChipSelect1 ＆ ChipSelect2）
【００４７】
このように、論理積回路４１に入力される信号の論理積が算出され、その結果によりバストランシーバＩＣ２４のオン、オフが制御される。
【００４８】
バストランシーバＩＣ２４のオン、オフの状態を制御できるようにすることにより、バストランシーバＩＣ２４が消費する電力量を低減させることができる。もって、図２に示した制御装置を含む機器全体の消費電力を低減させることが可能となる。
【００４９】
また、バストランシーバＩＣ２４により発生されるノイズは、バストランシーバＩＣ２４がオフの状態のときには発生されないため、ノイズ（輻射ノイズ）を低減させることが可能となる。
【００５０】
バストランシーバＩＣ２４を制御するための信号は、ＣＰＵ２１から出力される信号を基に、信号生成部２７が生成するようにしたので、また、ＣＰＵ２１からの信号として、外部デバイス２６−１乃至２６−３にアクセスするときに出力される信号を用いるようにしたので、外部デバイス２６−１乃至２６−３にアクセスするときだけバストランシーバＩＣ２４をオンの状態とし、その他のときにはオフの状態にするといった制御を確実に行うことが可能となる。換言すれば、バストランシーバＩＣ２４を必要なときだけ、オンの状態（内部バッファ回路５２に入力される信号を増幅して出力するという処理を行える状態）にすることが可能となる。
【００５１】
なお、上述した実施の形態においては、図２に示したような構成を例に挙げて説明したが、本発明は、図２に示したような構成に適用範囲が限定されるわけではない。例えば、２つのデバイスの間に設けられ、そのデバイス間のデータの授受に関わるデバイスを制御するような場合にも、本発明を適用することができる。
【００５２】
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【図面の簡単な説明】
【００５３】
【図１】従来のバストランシーバＩＣを含む装置の一例の構成を示す図である。
【図２】本発明を適用したバストランシーバＩＣを含む装置の一実施の形態の構成を示す図である。
【図３】信号生成部とバストランシーバＩＣの内部構成例を示す図である。
【図４】図２に示した装置の動作を説明するためのフローチャートである。
【図５】バストランシーバＩＣのオン、オフにかかわる信号について説明するための図である。
【符号の説明】
【００５４】
２１  ＣＰＵ，  ２２  バス，  ２３  メインメモリ，  ２４  バストランシーバＩＣ，  ２５  バス，  ２６―１乃至２６−３  外部デバイス，  ２７  信号生成部
【図１】
2005196374.tif 000003
【図２】
2005196374.tif 000004
【図３】
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【図４】
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【図５】
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