(57)【要約】【課題】製造工程を単純化して製造費用を最少化し、高電圧による素子の不良を防止する。【解決手段】絶縁基板上の画素部にソース領域１５３ｄ、ドレイン領域１５５ｄ、チャネル領域１５４ｄ及び低濃度ドーピング領域１５２ｄを有する多結晶シリコン層１５０ｄが形成され、その上に２層のゲート絶縁膜４０１、４０２が形成され、その上に絶縁膜４０１を介してゲート電極１２４ｄが形成される。ソース及びドレイン領域は、絶縁膜の接触１４１ｄ、１４２ｄを介してデータ線及び画素電極１９０と接続される。２層の絶縁膜の少なくとも一方は、パターニングされてソース領域及び前記ドレイン領域を除いた低濃度ドーピング領域及びチャネル領域と重畳している。【選択図】図１
2005150736.tif 000002
【特許請求の範囲】
【請求項１】
駆動部と画素部を有する絶縁基板と、
前記絶縁基板上の前記画素部に形成されており、第１導電型のソース領域及びドレイン領域、チャネル領域及び第１導電型の低濃度ドーピング領域を有する第１多結晶シリコン層と、
前記第１多結晶シリコン層上に形成されている第１ゲート絶縁膜パターンと、
前記第１ゲート絶縁膜上の前記画素部に形成されており、前記チャネル領域と重畳するゲート電極を含むゲート線と、
前記ゲート線を覆っており、各々前記ソース領域及び前記ドレイン領域を露出する第１及び第２接触孔を有する第１層間絶縁膜と、
前記第１層間絶縁膜上の前記画素部に形成され、前記第１接触孔を通じて前記ソース領域と接続されるデータ線と、
前記第１層間絶縁膜上の前記画素部に形成され、前記第２接触孔を通じて前記ドレイン領域と接続されるドレイン電極と
を含み、
前記第１ゲート絶縁膜パターンは少なくとも二重の絶縁膜を含んでおり、少なくとも一つの絶縁膜はパターニングされて前記ソース領域及び前記ドレイン領域を除いた前記低濃度ドーピング領域及び前記チャネル領域と重畳している
ことを特徴とする薄膜トランジスタ表示板。
【請求項２】
前記絶縁基板上の前記駆動部に形成されており、第１導電型のソース領域及びドレイン領域、チャネル領域及び第１導電型の低濃度ドーピング領域を有する第２多結晶シリコン層と、
前記第２多結晶シリコン層上に形成されている第２ゲート絶縁膜パターンと、
前記第２ゲート絶縁膜上の前記駆動部に形成されており、前記チャネル領域と重畳するゲート電極と、
前記第１層間絶縁膜上の前記駆動部に形成され、前記駆動部の第１導電型の前記ソース領域と接続されるソース電極と、
前記第１層間絶縁膜上の前記駆動部に形成され、前記駆動部の第１導電型の前記ドレイン領域と接続されるドレイン電極と
をさらに含み、
前記第１層間絶縁膜は、前記駆動部の前記ゲート電極を覆っており、前記駆動部の第１導電型の前記ソース領域及び前記ドレイン領域を露出する第３及び第４接触孔を有する
ことを特徴とする請求項１に記載の薄膜トランジスタ表示板。
【請求項３】
前記第１及び第２ゲート絶縁膜パターンは、第１絶縁膜と前記第１絶縁膜の上部に形成されている第２絶縁膜とを含み、互いに同一な形態にパターニングされていることを特徴とする請求項２に記載の薄膜トランジスタ表示板。
【請求項４】
前記第１及び第２ゲート絶縁膜パターンは、第１絶縁膜と前記第１絶縁膜の上部に形成されている第２絶縁膜とを含み、互いに異なる形態にパターニングされていることを特徴とする請求項２に記載の薄膜トランジスタ表示板。
【請求項５】
前記第１絶縁膜は、前記基板の上部全面に形成され、前記第１層間絶縁膜と共に前記第１〜第４接触孔を有することを特徴とする請求項４に記載の薄膜トランジスタ表示板。
【請求項６】
前記絶縁基板上の前記駆動部に形成されており、第２導電型のソース領域及びドレイン領域、チャネル領域及び第２導電型の低濃度ドーピング領域を有する第２多結晶シリコン層と、
前記第２多結晶シリコン層上に形成されている第２ゲート絶縁膜パターンと、
前記第２ゲート絶縁膜パターン上の前記駆動部に形成されており、前記チャネル領域と重畳するゲート電極と、
前記第１層間絶縁膜上の前記駆動部に形成され、前記駆動部の第２導電型の前記ソース領域と接続されるソース電極と、
前記第１層間絶縁膜上の前記駆動部に形成され、前記駆動部の第２導電型の前記ドレイン領域と接続されるドレイン電極と
をさらに含み、
前記第１層間絶縁膜は前記駆動部の前記ゲート電極を覆っており、前記駆動部で第２導電型の前記ソース領域及び前記ドレイン領域を露出する第３及び第４接触孔を有する
ことを特徴とする請求項１に記載の薄膜トランジスタ表示板。
【請求項７】
前記第１及び第２ゲート絶縁膜パターンは、第１絶縁膜と前記第１絶縁膜の上部に形成されている第２絶縁膜とを含み、互いに同一な形態にパターニングされていることを特徴とする請求項６に記載の薄膜トランジスタ表示板。
【請求項８】
前記第２ゲート絶縁膜パターンは、前記駆動部で前記チャネル領域と同一な幅を有することを特徴とする請求項７に記載の薄膜トランジスタ表示板。
【請求項９】
前記第１及び第２ゲート絶縁膜パターンは、第１絶縁膜と前記第１絶縁膜の上部に形成されている第２絶縁膜とを含み、互いに異なる形態にパターニングされていることを特徴とする請求項６に記載の薄膜トランジスタ表示板。
【請求項１０】
前記第１絶縁膜は、前記基板の上部全面に形成され、前記第１層間絶縁膜と共に前記第１〜第４接触孔を有することを特徴とする請求項９に記載の薄膜トランジスタ表示板。
【請求項１１】
前記第１層間絶縁膜上の前記画素部に形成され、前記ドレイン電極と接続されている画素電極をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ表示板。
【請求項１２】
前記データ線及び前記ドレイン電極上に形成される第２層間絶縁膜をさらに含み、
前記第２層間絶縁膜は前記ドレイン電極を露出する第３接触孔を有し、前記画素電極は前記第３層間絶縁膜の第３接触孔を通じて前記ドレイン電極と接続されている
ことを特徴とする請求項１１に記載の薄膜トランジスタ表示板。
【請求項１３】
絶縁基板上に多結晶シリコン層を形成するステップと、
前記多結晶シリコン層上に二つ以上のゲート絶縁膜を順に積層するステップと、
前記ゲート絶縁膜上に金属膜を積層するステップと、
前記金属膜上に感光膜パターンを形成するステップと、
前記感光膜パターンをマスクとして利用した等方性エッチング工程で前記金属膜をパターニングしてゲート電極を有するゲート線を形成するステップと、
前記感光膜パターンをマスクとして利用した異方性エッチング工程で少なくとも一つの前記絶縁膜をパターニングしてゲート絶縁膜パターンを形成するステップと、
前記多結晶シリコン層に前記ゲート絶縁膜パターンをマスクとして導電型不純物を高濃度でドーピングしてソース領域及びドレイン領域を形成し、不純物がドーピングされていないチャネル領域を定義するステップと、
前記ゲート電極をマスクとして前記多結晶シリコン層をドーピングして前記チャネル領域の両側に低濃度ドーピング領域を形成するステップと、
前記ゲート線を覆い、前記ソース領域及びドレイン領域を露出する第１及び第２接触孔を有する第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜上に前記第１接触孔を通じて前記ソース領域と接続されるソース電極を有するデータ線と前記第２接触孔を通じて前記ドレイン領域と接続されるドレイン電極を形成するステップと
を含むことを特徴とする薄膜トランジスタ表示板の製造方法。
【請求項１４】
前記データ線及びドレイン電極を覆い、第３接触孔を有する第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜上に前記第３接触孔を通じて前記ドレイン電極と接続される画素電極を形成するステップと
をさらに含むことを特徴とする請求項１３に記載の薄膜トランジスタ表示板の製造方法。
【請求項１５】
前記ソース領域及びドレイン領域を形成するステップはＰＥＣＶＤ方法またはプラズマイマージョン方法を用いて導電型不純物を高濃度でドーピングすることを特徴とする請求項１３に記載の薄膜トランジスタ表示板の製造方法。
【請求項１６】
前記ソース領域及びドレイン領域を形成するステップでは導電型不純物を３〜４０ｅＶのエネルギでドーピングすることを特徴とする請求項１５に記載の薄膜トランジスタ表示板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ表示板及びその製造方法に係わり、特に、半導体層として多結晶シリコンを利用する薄膜トランジスタ表示板の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ表示板（Thin film transistor array panel）は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置などにおいて各画素を独立的に駆動するための回路基板として用いられる。
薄膜トランジスタ表示板は、走査信号を伝達する走査信号線すなわちゲート線と画像信号を伝達する画像信号線すなわちデータ線とが互いに交差して形成されており、それぞれの画素に配置されておりゲート線及びデータ線と接続されている薄膜トランジスタ及び薄膜トランジスタと接続されている画素電極などを含んでいる。
【０００３】
薄膜トランジスタは、ゲート線の一部であるゲート電極とチャネルを形成する半導体層と、データ線の一部であるソース電極と、半導体層を中心としてソース電極と対向するドレイン電極などからなる。薄膜トランジスタは、ゲート線を通じて伝達される走査信号に応じて、データ線を通じて伝達される画像信号を画素電極に伝達または遮断するスイッチング素子である。
この時、半導体層は、非晶質シリコンまたは多結晶シリコンなどで形成され、ゲート電極との相対的な位置に応じて、薄膜トランジスタはトップゲート（top gate）方式とボトムゲート（bottom gate）方式に分かれる。多結晶シリコン薄膜トランジスタ表示板の場合、ゲート電極が半導体層の上部に位置するトップゲート方式が主に利用される。
【０００４】
多結晶シリコン薄膜トランジスタの駆動速度は、非晶質シリコン薄膜トランジスタよりはるかに速いため、画素の薄膜トランジスタと共にこれを動作させるための駆動回路を共に形成することができる長所がある。その反面、突き抜け現象（ピンチスルー）などの問題点が発生するため、半導体層のチャネル領域とソース領域及びドレイン領域の間に低濃度ドーピング領域を形成するのが好ましい。
【０００５】
従来の技術による低濃度ドーピング領域の形成方法は、先ず、半導体層上にゲート電極を二重の導電膜でパターニングし、一つの導電膜は低濃度ドーピング領域を画定するマスクとして用い、他の導電膜は低濃度ドーピング領域を形成した後、ソース領域とドレイン領域を画定するマスクとして用いる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記した従来例の形成方法では、一度のフォトエッチング工程で二つの導電膜を異なるパターンに形成しなければならないなど、工程が複雑になり、低濃度ドーピング領域の幅を規定し難いという問題点がある。また、それによって工程時間が長くなって、製造収率が低下するようになる。
また、従来の技術によるソース領域及びドレイン領域の形成方法では、基板上に形成されているゲート絶縁膜の厚さのため、高エネルギで導電型不純物を半導体層に注入してチャネル領域とソース領域及びドレイン領域を形成するので、イオン注入チャンバに高電圧がかかるようになっている。そのため、危険であるとともに、チャンバにかかった高電圧によって素子が不良となる問題点がある。
本発明が目的とする技術的課題は、製造工程を単純化して製造費用を最少化し、高電圧による素子の不良を防止することができる薄膜トランジスタ表示板及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
このような課題を達成するために、本発明ではゲート絶縁膜を薄い二重膜で形成し、ゲート電極をパターニングするための感光膜パターンで少なくとも一つまたは二重のゲート絶縁膜を異方性エッチングでパターニングしてソース領域及びドレイン領域を形成するためのイオン注入マスクとして用いる。
駆動部と画素部を有する絶縁基板上の画素部に第１導電型のソース領域及びドレイン領域、チャネル領域及び第１導電型の低濃度ドーピング領域を有する第１多結晶シリコン層が形成されており、第１多結晶シリコン層上には第１ゲート絶縁膜パターンが形成されている。第１ゲート絶縁膜上の画素部にはチャネル領域と重畳するゲート電極を含むゲート線が形成されており、その上部にはゲート線を覆っており各々ソース領域及びドレイン領域を露出する第１及び第２接触孔を有する第１層間絶縁膜が形成されている。第１層間絶縁膜上の画素部には第１接触孔を通じてソース領域と接続されるデータ線が形成されており、第１層間絶縁膜上の画素部に第２接触孔を通じてドレイン領域と接続されるドレイン電極が形成されている。この時、第１ゲート絶縁膜パターンは少なくとも二重の絶縁膜を含んでおり、少なくとも一つの絶縁膜がパターニングされてソース領域及びドレイン領域を除いた低濃度ドーピング領域及びチャネル領域と重畳する。
【０００８】
絶縁基板上の駆動部には、第１導電型のソース領域及びドレイン領域、チャネル領域及び第１導電型の低濃度ドーピング領域を有する第２多結晶シリコン層と、第２多結晶シリコン層上に形成されている第２ゲート絶縁膜パターンと、第２ゲート絶縁膜上に形成されておりチャネル領域と重畳するゲート電極と、第１層間絶縁膜上に形成され駆動部の第１導電型のソース領域と接続されるソース電極と、第１層間絶縁膜上に形成され駆動部の第１導電型のドレイン領域と接続されるドレイン電極とを有するＮＭＯＳ素子を形成することができる。この時、第１層間絶縁膜は駆動部のゲート電極を覆っており、駆動部で第１導電型のソース領域及びドレイン領域を露出する第３及び第４接触孔を有するのが好ましい。
【０００９】
第１及び第２ゲート絶縁膜パターンは、第１絶縁膜と第１絶縁膜の上部に形成されている第２絶縁膜とを含み、互いに同一な形態にパターニングされることができ、第１及び第２ゲート絶縁膜パターンは、第１絶縁膜と前記第１絶縁膜の上部に形成されている第２絶縁膜とを含み、互いに異なる形態を有することができる。この時、第１絶縁膜は、基板の上部全面に形成され、第１層間絶縁膜と共に第１〜第４接触孔を有するのが好ましい。
【００１０】
絶縁基板上の駆動部に形成されており第２導電型のソース領域及びドレイン領域、チャネル領域及び第２導電型の低濃度ドーピング領域を有する第２多結晶シリコン層、第２多結晶シリコン層上に形成されている第２ゲート絶縁膜パターン、第２ゲート絶縁膜パターン上の駆動部に形成されておりチャネル領域と重畳するゲート電極、第１層間絶縁膜上に形成され駆動部の第２導電型のソース領域と接続されるソース電極、第１層間絶縁膜上の駆動部に形成され駆動部の第２導電型のドレイン領域と接続されるドレイン電極を有するＰＭＯＳをさらに含むことができる。
【００１１】
第１層間絶縁膜は、駆動部のゲート電極を覆っており、駆動部の第２導電型のソース領域及びドレイン領域を露出する第３及び第４接触孔を有するのが好ましく、第１及び第２ゲート絶縁膜パターンは、第１絶縁膜と第１絶縁膜の上部に形成されている第２絶縁膜を含み、互いに同一な形態にパターニングされていることができる。この時、第２ゲート絶縁膜パターンは駆動部でチャネル領域と同一な幅を有することができる。
第１及び第２ゲート絶縁膜パターンは第１絶縁膜と第１絶縁膜の上部に形成されている第２絶縁膜を含み、互いに異なる形態にパターニングされることができ、第１絶縁膜は基板の上部に全面的に形成されて第１層間絶縁膜と共に第１〜第４接触孔を有するのが好ましい。
【００１２】
第１層間絶縁膜上の画素部に形成され、ドレイン電極と接続されている画素電極とデータ線及びドレイン電極上に形成される第２層間絶縁膜をさらに含むことができ、第２層間絶縁膜はドレイン電極を露出する第３接触孔を有し、画素電極は第３層間絶縁膜の第３接触孔を通じてドレイン電極と接続されている。
【００１３】
このような本発明の実施例による薄膜トランジスタ表示板の製造方法では、絶縁基板上に多結晶シリコン層を形成した後、多結晶シリコン層上に二つ以上の絶縁膜を順に積層する。その次、ゲート絶縁膜上に金属膜を積層し、金属膜上に感光膜パターンを形成した後、感光膜パターンをマスクとして利用した等方性エッチング工程で金属膜をパターニングしてゲート電極を有するゲート線を形成する。その次、感光膜パターンをマスクとして利用した異方性エッチング工程で少なくとも一つの絶縁膜をパターニングしてゲート絶縁膜パターンを形成し、多結晶シリコン層にゲート絶縁膜パターンをマスクとして導電型不純物を高濃度でドーピングしてソース領域及びドレイン領域を形成し、不純物がドーピングされていないチャネル領域を定義する。その次、ゲート電極をマスクとして多結晶シリコン層をドーピングしてチャネル領域の両側に低濃度ドーピング領域を形成し、ゲート線を覆いソース領域及びドレイン領域を露出する第１及び第２接触孔を有する第１層間絶縁膜を形成した後、第１層間絶縁膜上に第１接触孔を通じてソース領域と接続されるソース電極を有するデータ線と第２接触孔を通じてドレイン領域と接続されるドレイン電極を形成する。
【００１４】
この時、データ線及びドレイン電極を覆い第３接触孔を有する第２層間絶縁膜を形成し、第２層間絶縁膜上に第３接触孔を通じてドレイン電極と接続される画素電極を形成するステップをさらに含むのが好ましい。
ソース領域及びドレイン領域を形成するステップはＰＥＣＶＤ方法またはプラズマイマージョン方法を用いて導電型不純物を高濃度でドーピングするのが好ましい。
ソース領域及びドレイン領域を形成するステップでは導電型不純物を３〜４０ｅＶのエネルギでドーピングするのが好ましい。
【発明の効果】
【００１５】
本発明によると、基板にソース領域及びドレイン領域を形成するための導電型不純物をドーピングする時に低エネルギを用いることによってチャンバに高エネルギによって発生する高電圧の危険を防止することができる。従って、素子の特性及び動作を安定化させることができる。また、フォトエッチング工程を行わずゲート絶縁膜をパターニングして低濃度ドーピング領域とソース領域及びドレイン領域を定義するドーピングマスクとして利用することによって製造工程を単純化することができ、これによって製造費用を最少化することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、添付図面を参照しながら本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な相異する形態で実現でき、ここに説明する実施例に限定されない。
図面において、複数の層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似する部分については同一な図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上に”あるとする場合、これは他の部分の“真上に”ある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分の“真上に”あるとする場合は中間に他の部分がないことを意味する。
【００１７】
以下、図面を参照しながら本発明の実施例による薄膜トランジスタ表示板について詳細に説明する。
図１は本発明の一実施例による薄膜トランジスタ表示板における画素部の構造を示した配置図であり、図２は図１の薄膜トランジスタ表示板のII−II´線による画素部の断面図であり、図３は図１の薄膜トランジスタ表示板におけるＰＭＯＳとＮＭＯＳを有するＣＭＯＳ素子の構造を示した駆動部の断面図である。
【００１８】
図１及び図２に示したように、透明な絶縁基板１１０上に酸化ケイ素または窒化ケイ素からなる遮断層１１１が形成されており、遮断層１１１上の画素部にはｎ型不純物が高濃度でドーピングされているソース領域１５３ｄ、ドレイン領域１５５ｄ及びこれらの間に位置して不純物がドーピングされていないチャネル領域１５４ｄが含まれた薄膜トランジスタの多結晶シリコン層１５０ｄが形成されている。また、駆動部にもｎ型及びｐ型不純物が高濃度で各々ドーピングされているソース領域１５３ｎ、１５３ｐとドレイン領域１５５ｎ、１５５ｐ及び不純物がドーピングされていないチャネル領域１５４ｎ、１５４ｐが各々含まれたＰＭＯＳ及びＮＭＯＳを含むＣＭＯＳの多結晶シリコン層１５０ｎ、１５０ｐが各々形成されている。
【００１９】
多結晶シリコン層１５０ｄ、１５０ｎ、１５０ｐを含む基板１１０上にはゲート絶縁膜パターン１４０ｄ、１４０ｑ、１４０ｎ、１４０ｐが形成されている。この時、ゲート絶縁膜パターン１４０ｄ、１４０ｑ、１４０ｎ、１４０ｐは同一パターンに形成されており、酸化ケイ素からなる第１絶縁膜４０１と窒化ケイ素からなる第２絶縁膜４０２を含んでいる。
【００２０】
そして、画素部のゲート絶縁膜パターン１４０ｎ上には一方向に長いゲート線１２１が各々形成されており、ゲート線１２１の一部が延びて多結晶シリコン層１５０ｄのチャネル領域１５４ｄと重畳しており、重畳するゲート線１２１の一部分は薄膜トランジスタのゲート電極１２４ｄとして用いられる。そして、ソース領域１５３ｄとチャネル領域１５４ｄの間、ドレイン領域１５５ｄとチャネル領域１５４ｄの間にはｎ型不純物が低濃度でドーピングされている低濃度ドーピング領域１５２ｄが各々形成されている。
【００２１】
また、画素部のゲート絶縁膜パターン１４０ｑの上部には画素の保持容量を増加させるための維持電極線１３１がゲート線１２１と平行に、同一物質で同一層に形成されている。多結晶シリコン層１５０ｎと重畳する維持電極線１３１の一部分は維持電極１３３になり、維持電極１３３と重畳する多結晶シリコン層１５０ｎは維持電極領域１５７になり、維持電極領域１５７の両側にも低濃度ドーピング領域１５２ｄが各々形成されており、維持電極領域１５７の一側には高濃度ドーピング領域１５８が位置する。ゲート線１２１の一端部分は外部回路と接続するためにゲート線１２１の幅より広く形成することができ、ゲート駆動回路の出力端に直接接続されることができる。
【００２２】
一方、駆動部において、ゲート絶縁膜パターン１４０ｎ、１４０ｐそれぞれの上部にはＰＭＯＳ及びＮＭＯＳ素子のゲート電極１２４ｎ、１２４ｐが各々形成されて半導体層１５０ｎ、１５０ｐのチャネル領域１５４ｎ、１５４ｐと各々重畳しており、ソース領域１５３ｎ、１５３ｐとチャネル領域１５４ｎ、１５４ｐの間、ドレイン領域１５５ｎ、１５５ｐとチャネル領域１５４ｎ、１５４ｐの間には各々ｎ型及びｐ型不純物が低濃度でドーピングされている低濃度ドーピング領域１５２ｎ、１５２ｐが各々形成されている。
この時、画素部と駆動部のＣＭＯＳ素子においてゲート電極１２４ｄ、１２４ｎ及び維持電極１３３よりゲート絶縁膜パターン１４０ｄ、１４０ｑ、１４０ｎが広く、広い幅は低濃度ドーピング領域１５２ｄ、１５２ｎの幅と同一である。
【００２３】
画素部及び駆動部において、ゲート線１２１、維持電極線１３１、ゲート電極１２４ｎ、１２４ｐが形成されているゲート絶縁膜パターン１４０ｄ、１４０ｑ、１４０ｎ、１４０ｐ及び半導体層１５０ｄ、１５０ｎ、１５０ｐ上には、第１層間絶縁膜６０１が形成されている。第１層間絶縁膜６０１はソース領域１５３ｄ、１５３ｎ、１５３ｐとドレイン領域１５５ｄ、１５５ｎ、１５５ｐを各々露出する第１及び第２接触孔１４１ｄ、１４１ｎ、１４１ｐ、１４２ｄ、１４２ｎ、１４２ｐを含んでいる。
【００２４】
第１層間絶縁膜６０１上の画素部には、ゲート線１２１と交差して画素領域を定義するデータ線１７１が形成されている。データ線１７１の一部分または分岐型部分は第１接触孔１４１ｄを通じてソース領域１５３ｄと接続されており、ソース領域１５３ｄと接続されている部分は薄膜トランジスタのソース電極１７３ｄとして用いられる。データ線１７１の一端部分は外部回路と接続するためにデータ線１７１の幅より広く形成することができ（図示せず）、データ駆動回路の出力端に直接接続されることができる。
そして、データ線１７１と同一な層の画素部にはソース電極１７３ｄと一定の距離離れて形成されており、第２接触孔１４２ｄを通じてドレイン領域１５５ｄと接続されているドレイン電極１７５ｄが形成されている。
【００２５】
第１層間絶縁膜６０１の駆動部には、ＮＭＯＳ及びＰＭＯＳ素子のソース電極１７３ｎ、１７３ｐが形成されて、接触孔１４１ｎ、１４１ｐを通じてソース領域１５３ｎ、１５３ｐに各々接続されており、チャネル領域１５４ｎ、１５４ｐを中心にソース電極１７３ｎ、１７３ｐの向い側には接触孔１４２ｎ、１４２ｐを通じてドレイン領域１５５ｎ、１５５ｐに各々接続されているドレイン電極１７５ｎ、１７５ｐが形成されている。この時、ＮＭＯＳ素子のドレイン電極１７５ｎはＰＭＯＳ素子のソース電極１７３ｐと接続されている。
【００２６】
ソース電極１７３ｎ、１７３ｐ、ドレイン電極１７５ｎ、１７５ｄ、１７５ｐ及びデータ線１７１を含む第１層間絶縁膜６０１の上に第２層間絶縁膜６０２が形成されている。画素部において第２層間絶縁膜６０２はドレイン電極１７５を露出する第３接触孔１４３を有する。
画素部の第２層間絶縁膜６０２上には、第３接触孔１４３を通じてドレイン電極１７５ｄと接続されている画素電極１９０がそれぞれの画素領域に形成されている。
【００２７】
上述の本発明の実施例による薄膜トランジスタ表示板の製造方法を、添付図面を参照して詳細に説明する。
図４、図９、図１２、図２０、図２３及び図２６は各々図１及び図２に示した薄膜トランジスタ表示板の画素部を本発明の一実施例によって製造する方法の中間ステップでの配置図であって、工程順に羅列した図面であり、図５は図４の薄膜トランジスタ表示板のV−V´線による断面図であり、図６は図４及び図５の製造ステップでの駆動部の構造を示した断面図であり、図７は図４の薄膜トランジスタ表示板のV−V´線による断面図であって、図５の次のステップを示した図面であり、図８は図６の次のステップを示した駆動部の断面図であり、図１０は図９の薄膜トランジスタ表示板のX−X´線による断面図であり、図１１は図８の次のステップを示した駆動部の断面図であり、図１３は図１２の薄膜トランジスタ表示板のXIII−XIII´線による断面図であり、図１４は図１１の次のステップを示した駆動部の断面図であり、図１５は図１３の次のステップを示した画素部の断面図であり、図１６は図１４の次のステップを示した駆動部の断面図であり、図１７は図１５の次のステップを示した画素部の断面図であり、図１８は図１６の次のステップを示した駆動部の断面図であり、図１９は図１８の次のステップを示した駆動部の断面図であり、図２１は図２０の薄膜トランジスタ表示板のXXI−XXI´線による断面図であって、図１７の次のステップを示した図面であり、図２２は図１９の次のステップを示した駆動部の断面図であり、図２４は図２３の薄膜トランジスタ表示板のXXIV−XXIV´線による断面図であり、図２５は図２２の次のステップを示した駆動部の断面図であり、図２７は図２６の薄膜トランジスタ表示板のXXVII−XXVII´線による断面図であり、図２８は図２５の次のステップを示した駆動部の断面図である。
【００２８】
まず、図４〜図６に示されているように、透明な絶縁基板１１０上に遮断層１１１を形成する。この時に用いられる透明絶縁基板１１０としてはガラス、石英またはサファイアなどを用いることができ、遮断層１１１は酸化ケイ素（ＳｉＯ２）または窒化ケイ素（ＳｉＮｘ）を蒸着して形成する。そして、遮断層１１１上に非晶質シリコンを蒸着して非晶質シリコン膜を形成する。
次に、非晶質シリコン膜をレーザ熱処理（laser annealing）、炉熱処理（furnace annealing）または固相結晶化工程によって非晶質シリコンを結晶化した後、フォトエッチング方法でパターニングして画素部及び駆動部に多結晶シリコン層１５０ｄ、１５０ｎ、１５０ｐを形成する。
【００２９】
その次、図７及び図８に示したように、多結晶シリコン層１５０ｄ、１５０ｎ、１５０ｐが形成されている基板１１０の上部に窒化ケイ素及び酸化ケイ素の絶縁物質を順に蒸着して、第１絶縁膜４０１と第２絶縁膜４０２を形成する。そして、第２絶縁膜４０２上にアルミニウム、クロム、モリブデンまたはこれらの合金からなる単一膜または多層膜を蒸着してゲート用金属膜１２０を形成した後、ゲート用金属膜１２０上に感光膜を形成し光マスクを利用してフォト工程で感光膜を露光及び現像して感光膜パターン５３、５４ｄ、５４ｎ、５４ｐを形成する。
【００３０】
この時、ゲート用金属膜１２０は物理的性質が異なる二つの膜を含むのが好ましい。一つの膜はゲート信号の遅延や電圧降下を減らすことができるように低い抵抗特性（resistivity）の金属、例えば、アルミニウム（Ａｌ）やアルミニウム合金［例：アルミニウム−ネオジム（ＡｌＮｄ）合金］などアルミニウム系列の金属からなる。これとは異なって、他の膜は他の物質、特にＩＺＯ（indium zinc oxide）またはＩＴＯ（indium tin oxide）との物理的、化学的、電気的接触特性に優れた物質、例えばモリブデン（ＭＯ）、モリブデン合金［例：モリブデン−タングステン（ＭＯＷ）合金］、クロム（Ｃｒ）などからなる。一つの例としてアルミニウム−ネオジム（ＡｌＮｄ）の導電膜はアルミニウムに対して全て側面傾斜を与えながらエッチングすることができるアルミニウムエッチング液のＣＨ３ＣＯＯＨ（８〜１５％）／ＨＮＯ３（５〜８％）／Ｈ３ＰＯ４（５０〜６０％）／Ｈ２Ｏ（残り）を使用した湿式エッチングで形成することができる。このようなエッチング液はモリブデン−タングステン（ＭＯＷ）の導電膜に対しても同一なエッチング条件で側面傾斜を与えながらエッチングすることができるため、二つの導電膜を連続して側面傾斜を与えながらエッチングすることができる。
【００３１】
次いで、図９〜図１１に示したように、感光膜パターン５３、５４ｄ、５４ｎ、５４ｐをマスクとしてゲート用金属膜１２０を等方性エッチングでアンダーカット構造になるようにパターニングして画素部にゲート電極１２４ｄを有するゲート線１２１及び維持電極１３３を有する維持電極線１３１を形成し、駆動部にＮＭＯＳ素子のゲート電極１２４ｎを形成し、ＰＭＯＳ素子領域には半導体層１５０ｐの上部に導電体パターン１２４を残す。この時、導電体パターン１２４は半導体層１５０ｐを完全に覆わなければならない。
ゲート線１２１及び維持電極線１３１の切断面側壁は以後に形成される上部層との密着性を増加させるために傾斜するように形成するのが好ましい。
【００３２】
次に、図１２〜図１４に示したように、感光膜パターン５３、５４ｄ、５４ｎ、５４ｐをエッチングマスクとして、第２絶縁膜４０２と第１絶縁膜４０１を異方性エッチングで順にパターニングして、ゲート電極１２４ｄ、１２４ｎ、１２４ｐ及び維持電極１３３の幅より少し広い幅を有するゲート絶縁膜パターン１４０ｄ、１４０ｐ、１４０ｎを形成する。この時、ゲート絶縁膜パターン１４０ｄ、１４０ｑ、１４０ｎ、１４０ｐは、多結晶シリコン層１５０ｄ、１５０ｎ、１５０ｐとゲート電極１２４ｄ、１２４ｎ、１２４ｐ及び維持電極１３３の間に各々位置して多結晶シリコン層１５０ｄ、１５０ｎ、１５０ｐとゲート電極１２４ｄ、１２４ｎ、１２４ｐ及び維持電極１３３を各々絶縁させる役割を果たすと同時に、後述するソース領域及びドレイン領域を形成するための導電型不純物をドーピングする場合にイオン注入マスクの役割も果たす。
【００３３】
その後、図１５及び図１６に示したように、感光膜パターン５３、５４ｄ、５４ｎ、５４ｐを除去した後、ゲート絶縁膜パターン１４０ｄ、１４０ｑ、１４０ｎ、１４０ｐをマスクとしてＰＥＣＶＤ（plasma etchanced chemical vapor deposition）方法またはプラズマイマージョン（plasma immersion）方法を用いて３〜４０eＶの低エネルギでｎ型不純物イオンを高濃度でドーピングして画素部と駆動部の半導体層１５０ｄ、１５０ｎにソース領域１５３ｄ、１５３ｎとドレイン領域１５５ｄ、１５５ｎ及びチャネル領域１５４ｄ、１５４ｎを形成する。この時、チャネル領域１５４ｄ、１５４ｎはゲート電極１２４ｄ、１２４ｎの下に位置した多結晶シリコン層１５０ｄ、１５０ｎに不純物がドーピングされず、ソース領域１５３ｎ、１５３ｄとドレイン領域１５５ｎ、１５５ｄを分離し、維持電極領域１５７及び高濃度ドーピング領域１５８も形成される。
【００３４】
そして、図１７及び図１８に示したように、ゲート電極１２４ｄ、１２４ｎ及び維持電極１３３をマスクとして、高エネルギを用いてｎ型導電型不純物をスキャニング設備またはイオンビーム設備を利用して低濃度でドーピングして低濃度ドーピング領域１５２ｄ、１５２ｎを形成する。
この時、ＰＭＯＳ素子領域の半導体層１５０ｐには、その上部に半導体層１５０ｐより広い幅を有するゲート絶縁膜パターン１４０ｐ及び導電体パターン１２４が形成されていて、ｎ型の不純物が注入されない。
【００３５】
その後、図１９のように、基板１１０の上部に感光膜を形成し、光マスクを利用したフォト工程で感光膜を露光及び現像して感光膜パターン６４ｐ、６４ｄを形成した後、感光膜パターン６４ｐ、６４ｄをエッチングマスクとして導電体パターン１２４をエッチングして、ＰＭＯＳ素子のゲート電極１２４ｐを形成する。その次、感光膜パターン６４ｐ、６４ｄまたはゲート電極１２４ｐをエッチングマスクとして用いて露出されたゲート絶縁膜パターン１４０ｐをエッチングしてＰＭＯＳ素子の半導体層１５０ｐの一部を露出した後、感光膜パターン６４ｐ、６４ｄまたはゲート電極１２４ｐをイオン注入エッチングマスクとして用いて、ＰＥＣＶＤ（plasma etchanced chemical vapor deposition）方法またはプラズマイマージョン（plasma immersion）方法を利用して３〜４０eＶの低エネルギでｐ型不純物イオンを高濃度でドーピングして駆動部のＰＭＯＳ素子の半導体層１５０ｐにソース領域１５３ｐとドレイン領域１５５ｐを形成し、チャネル領域１５４ｐを画成する。この時、感光膜パターン６４ｐはＮＭＯＳ領域と画面表示領域も共に覆う
【００３６】
次いで、図２０〜図２２に示したように、多結晶シリコン層１５０ｄ、１５０ｎ、１５０ｐを覆うように基板１１０の全面上部に絶縁物質を積層して第１層間絶縁膜６０１を形成する。その後、第１層間絶縁膜６０１を、マスクを利用したフォトエッチング工程でパターニングして、ソース領域１５３ｄ、１５３ｎ、１５３ｐとドレイン領域１５５ｄ、１５５ｎ、１５５ｐを露出する第１接触孔１４１ｄ、１４１ｎ、１４１ｐ及び第２接触孔１４２ｄ、１４２ｎ、１４２ｐを形成する。
【００３７】
そして、図２３〜図２５に示したように、第１層間絶縁膜６０１上にデータ用金属膜を形成した後、マスクを利用したフォトエッチング工程でパターニングしてデータ線１７１とドレイン電極１７５ｄ、１７５b、１７５ｐとソース電極１７３ｄ、１７３ｎ、１７３ｐを形成する。ソース電極１７３ｄ、１７３ｎ、１７３ｐは第１接触孔１４１ｄ、１４１ｎ、１４１ｐを通じてソース領域１５３ｄ、１５３ｎ、１５３ｐと各々接続され、ドレイン電極１７５ｄ、１７５b、１７５ｐは第２接触孔１４２ｄ、１４２ｎ、１４２ｐを通じてドレイン領域１５５ｄ、１５５ｎ、１５５ｐと各々接続される。
【００３８】
データ線１７１は、アルミニウムまたはアルミニウム合金のようなアルミニウム含有金属またはモリブデンまたはモリブデン合金の単一層或いはアルミニウム合金層とクロム（Ｃｒ）やモリブデン（ＭＯ）合金層などからなる複数層の導電物質を蒸着してデータ用金属膜を形成した後、パターニングして形成する。この時、データ用金属膜もゲート用金属膜と同一導電物質及びエッチング方法でパターニングすることができ、データ線１７１及びドレイン電極１７５ｄ、１７５ｎ、１７５ｐの切断面は上部層との密着性のために一定の傾斜を有するテーパ構造に形成するのが好ましい。
【００３９】
図２６〜図２８に示したように、データ線１７１及びドレイン電極１７５を含んで第１層間絶縁膜６０１の上に、平坦化特性が優れており感光性（photosensitivity）を有する有機物質またはプラズマ化学気相蒸着（plasma enhanced chemical vapor deposition、ＰＥＣＶＤ）で形成されるａ−Ｓｉ：Ｃ：Ｏ、ａ−Ｓｉ：Ｏ：Ｆなどの低誘電率絶縁物質などを積層して、第２層間絶縁膜６０２を形成する。その後、第２層間絶縁膜６０２を、マスクを利用したフォトエッチング工程でパターニングして画素部のドレイン電極１７５ｄを露出する第３接触孔１４３を形成する。
【００４０】
図１〜図３に示したように、第３接触孔１４３の内部を含む第２層間絶縁膜６０２の上に透明な物質であるＩＴＯ（indium tin oxide）、ＩＺＯ（indium zinc oxide）などを蒸着した後、これをパターニングして画素電極１９０と複数の信号線を電気的に接続するための接続部材（図示せず）を形成する。画素電極１９０は第３接触孔１４３を通じてドレイン電極１７５ｄと接続する。接触補助部材は第１及び第２層間絶縁膜６０１、６０２にかけて形成されている第４接触孔（図示せず）、第１及び第２層間絶縁膜６０１、１０２とゲート絶縁膜１４０にかけて形成されている第５接触孔（図示せず）を通じて、各々データ線１７１及びゲート線１２１に電気的に接続されている接続部と接続する。
【００４１】
このような本発明の実施例による薄膜トランジスタ表示板及びその製造方法では、ゲート電極をパターニングするための感光膜パターンを利用して絶縁膜をパターニングしてゲート絶縁膜パターンを形成する。別途のフォトエッチング工程を追加せずこのようなゲート絶縁膜パターンを低濃度ドーピング領域とソース領域及びドレイン領域を画定するためのドーピングマスクとして利用することによって製造工程を単純化することができ、これによって製造費用を最少化することができる。また、ソース領域及びドレイン領域を形成するための導電型不純物をドーピングする時に低いエネルギを利用することによってチャンバに高いエネルギによって発生する高電圧の危険を防止することができる。したがって、素子の特性及び動作を安定化させることができる。
【００４２】
一方、前述の実施例では二重の絶縁膜を全てパターニングしてゲート絶縁膜パターンを形成したが、二重の絶縁膜の一方の絶縁膜のみをエッチングして、ソース領域及びドレイン領域と低濃度ドーピング領域を画定するドーピングマスクとして利用することができ、これについて図面を参照して具体的に説明する。
図２９は本発明の他の実施例による薄膜トランジスタ表示板における画素部の構造を示した配置図であり、図３０は図２９の薄膜トランジスタ表示板のXXX−XXX´線による断面図であり、図３１は図２９の薄膜トランジスタ表示板における駆動部の構造を示した断面図である。
【００４３】
図２９〜図３１に示されているように、大部分の構造は図１〜図３と同一である。
しかしながら、この実施例では、第１絶縁膜４０１は基板１１０の上部に全面的に形成され、回路部及び駆動部で第１層間絶縁膜６０１と共にソース領域１５３ｄ、１５３ｎ、１５３ｐ及びドレイン領域１５５ｄ、１５５ｎ、１５５ｐを露出する第１及び第２接触孔１４１ｎ、１４１ｄ、１４１ｐ、１４２ｄ、１４２ｐ、１４２ｎを共有している。
【００４４】
以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した当業者のいろいろな変形及び改良形態も本発明の権利範囲に属する。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施例による薄膜トランジスタ表示板中の一つの画素部の配置図である。
【図２】図１の薄膜トランジスタ表示板のII−II´線による断面図である。
【図３】図１の薄膜トランジスタ表示板における駆動部の構造を示した断面図である。
【図４】図１及び図２に示した薄膜トランジスタ表示板の画素部を本発明の一実施例によって製造する方法の中間ステップでの配置図である。
【図５】図４の薄膜トランジスタ表示板のV−V´線による断面図である。
【図６】図４及び図５の製造ステップでの駆動部の構造を示した断面図である。
【図７】図４の薄膜トランジスタ表示板のV−V´線による断面図であって、図５の次のステップを示した図面である。
【図８】図６の次のステップを示した駆動部の断面図である。
【図９】図１及び図２に示した薄膜トランジスタ表示板の画素部を本発明の一実施例によって製造する方法の中間ステップでの配置図である。
【図１０】図９の薄膜トランジスタ表示板のX−X´線による断面図である。
【図１１】図８の次のステップを示した駆動部の断面図である。
【図１２】図１及び図２に示した薄膜トランジスタ表示板の画素部を本発明の一実施例によって製造する方法の中間ステップでの配置図である。
【図１３】図１２の薄膜トランジスタ表示板のXIII−XIII´線による断面図である。
【図１４】図１１の次のステップを示した駆動部の断面図である。
【図１５】図１３の次のステップを示した画素部の断面図である。
【図１６】図１４の次のステップを示した駆動部の断面図である。
【図１７】図１５の次のステップを示した画素部の断面図である。
【図１８】図１６の次のステップを示した駆動部の断面図である。
【図１９】図１８の次のステップを示した駆動部の断面図である。
【図２０】図１及び図２に示した薄膜トランジスタ表示板の画素部を本発明の一実施例によって製造する方法の中間ステップでの配置図ある。
【図２１】図２０の薄膜トランジスタ表示板のXXI−XXI´線による断面図であって、図１７の次のステップを示した図面である。
【図２２】図１９の次のステップを示した駆動部の断面図である。
【図２３】図１及び図２に示した薄膜トランジスタ表示板の画素部を本発明の一実施例によって製造する方法の中間ステップでの配置図である。
【図２４】図２３の薄膜トランジスタ表示板のXXIV−XXIV´線による断面図である。
【図２５】図２２の次のステップを示した駆動部の断面図である。
【図２６】図１及び図２に示した薄膜トランジスタ表示板の画素部を本発明の一実施例によって製造する方法の中間ステップでの配置図である。
【図２７】図２６の薄膜トランジスタ表示板のXXVII−XXVII´線による断面図である。
【図２８】図２５の次のステップを示した駆動部の断面図である。
【図２９】本発明の他の実施例による薄膜トランジスタ表示板における画素部の構造を示した配置図である。
【図３０】図２９の薄膜トランジスタ表示板のXXX−XXX´線による断面図である。
【図３１】図２９の薄膜トランジスタ表示板における駆動部の構造を示した断面図である。
【符号の説明】
【００４６】
５３、５４ｄ、５４ｎ、５４ｐ、６４ｄ、６４ｐ      感光膜パターン
１１０      絶縁基板
１１１      遮断層
１２０      ゲート用金属膜
１２１      ゲート線
１２４      導電体パターン
１２４ｄ、１２４ｎ、１２４ｐ      ゲート電極
１３１      維持電極線
１３３      維持電極
１４０      ゲート絶縁膜
１４０ｄ、１４０ｑ、１４０ｎ、１４０ｐ      ゲート絶縁膜パターン
１４１ｄ、１４１ｎ、１４１ｐ      第１接触孔
１４２ｄ、１４２ｎ、１４２ｐ      第２接触孔
１４３      第３接触孔
１５０ｄ、１５０ｎ、１５０ｐ      多結晶シリコン層
１５２ｄ、１５２ｎ、１５２ｐ      低濃度ドーピング領域
１５３ｄ、１５３ｎ、１５３ｐ      ソース領域
１５４ｄ、１５４ｎ、１５４ｐ      チャネル領域
１５５ｄ、１５５ｎ、１５５ｐ      ドレイン領域
１５７      維持電極領域
１５８      高濃度ドーピング領域
１７１      データ線
１７３ｄ、１７３ｎ、１７３ｐ      ソース電極
１７５ｄ、１７５ｎ、１７５ｐ      ドレイン電極
１９０      画素電極
４０１      第１絶縁膜
４０２      第２絶縁膜
６０１      第１層間絶縁膜
６０２      第２層間絶縁膜
【図１】
2005150736.tif 000003
【図２】
2005150736.tif 000004
【図３】
2005150736.tif 000005
【図４】
2005150736.tif 000006
【図５】
2005150736.tif 000007
【図６】
2005150736.tif 000008
【図７】
2005150736.tif 000009
【図８】
2005150736.tif 000010
【図９】
2005150736.tif 000011
【図１０】
2005150736.tif 000012
【図１１】
2005150736.tif 000013
【図１２】
2005150736.tif 000014
【図１３】
2005150736.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2005150736.tif 000019
【図１８】
2005150736.tif 000020
【図１９】
2005150736.tif 000021
【図２０】
2005150736.tif 000022
【図２１】
2005150736.tif 000023
【図２２】
2005150736.tif 000024
【図２３】
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【図２４】
2005150736.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2005150736.tif 000031
【図３０】
2005150736.tif 000032
【図３１】
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