(57)【要約】  【課題】  処理遅延時間の少ない周波数変換装置及びその方法を提供する。  【解決手段】  １／２周期点検出手段１３は、入力信号の１／２周期点（ゼロクロス点）を検出する。アドレス・振幅制御手段１４は、検出された１／２周期点に基づいてバッファメモリ１２に対する読み出しアドレスを発生すると共に、出力信号の振幅極性を制御し出力信号を連続信号にするための制御情報を発生する。読み出しアドレスは、書き込みのＮ倍の速度（Ｎは周波数変換率）で、検出された周期点で区切られる各区間を順方向にＮ回繰返しながら移動する。これにより、１／２周期を処理単位として周波数変換を行うため、１周期を処理単位とする従来方式と比べ、より少ない処理遅延時間で周波数変換を実施できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
短時間では周期性を有すると見なせる入力信号を周波数変換率にしたがって変換する装置であって、
前記入力信号から、周期性を利用した部分波形の信号を取り出すための情報を検出する検出手段と、
前記入力信号を少なくとも前記部分波形分格納できるバッファメモリと、
前記検出手段が検出する情報に基づいて、前記バッファメモリからの読み出し速度と前記バッファメモリへの書き込み速度を制御し、前記部分波形を時間軸上で前記周波数変換率倍に圧縮した圧縮部分波形を生成し、前記圧縮部分波形を利用して出力信号を生成する制御手段とを備える周波数変換装置。
【請求項２】
前記出力信号の振幅極性を正相または逆相に切り替える振幅極性切り替え手段を備え、
前記検出手段は、前記入力信号の対称点を検出する対称点検出手段を含み、前記部分波形は、前記対称点検出手段により検出された対称点で区切られ、
前記制御手段は、前記対称点検出手段により検出された対称点に基づいて前記バッファメモリからの読み出しアドレスを生成するとともに、前記出力信号が連続信号となるように前記振幅極性切り替え手段への制御情報を生成するアドレス・振幅制御手段を含み、
前記アドレス・振幅制御手段は、
前記バッファメモリからの読み出しアドレスの移動速度が、前記バッファメモリへの書き込みアドレスの移動速度の前記周波数変換率倍になるようにして前記圧縮部分波形を生成し、
前記バッファメモリの読み出しアドレスの移動方向を制御し、
前記圧縮部分波形を前記対称点検出手段により検出された対称点で区切られた区間内において、所定の繰り返し回数繰返し利用して出力信号を生成する請求項１記載の周波数変換装置。
【請求項３】
前記所定の繰り返し回数は、前記周波数変換率と等しい請求項２記載の周波数変換装置。
【請求項４】
前記アドレス・振幅制御手段は、前記バッファメモリの読み出しアドレスの移動方向を順方向とする請求項２から３記載の周波数変換装置。
【請求項５】
前記アドレス・振幅制御手段は、前記バッファメモリの読み出しアドレスの移動方向を順方向あるいは逆方向とし、前記バッファメモリの読み出しアドレスの移動方向を切り替える請求項２から３記載の周波数変換装置。
【請求項６】
前記部分波形の時間軸上の幅は、前記入力信号の周期の１／２である請求項２から４記載の周波数変換装置。
【請求項７】
前記部分波形の時間軸上の幅は、前記入力信号の周期の１／４である請求項２から４記載の周波数変換装置。
【請求項８】
前記制御情報は、現在の部分波形が利用されている間、前記出力信号の振幅極性を正相と逆相とにおいて交互に切り替えるように指示する情報であり、次の部分波形の利用へ移行する際、移行直前の振幅極性を引き継ぐように指示する情報である請求項６記載の周波数変換装置。
【請求項９】
前記制御情報は、前記出力信号の１／２周期単位で切り替えられ、前記周波数変換率の整数倍回目の切り替わり時には、切り替わり直前の振幅極性を引き継ぐように指示する情報であり、前記制御情報は、切り替わり時以外には前記出力信号の振幅極性を正相と逆相とにおいて交互に切り替えるように指示する情報である請求項７記載の周波数変換装置。
【請求項１０】
前記対称点検出手段は、前記入力信号のゼロクロス点を前記対称点に含める請求項２記載の周波数変換装置。
【請求項１１】
前記対称点検出手段は、前記入力信号の極大値と前記入力信号の極小値を前記対称点に含める請求項２または１０記載の周波数変換装置。
【請求項１２】
短時間では周期性を有すると見なせる入力信号を周波数変換率にしたがって変換する周波数変換装置を備えた疑似低音再生装置であって、
前記周波数変換装置は、
前記入力信号から、周期性を利用した部分波形の信号を取り出すための情報を検出する検出手段と、
前記入力信号を少なくとも前記部分波形分格納できるバッファメモリと、
前記検出手段が検出する情報に基づいて、前記バッファメモリからの読み出し速度と前記バッファメモリへの書き込み速度を制御し、前記部分波形を時間軸上で前記周波数変換率倍に圧縮した圧縮部分波形を生成し、前記圧縮部分波形を利用して出力信号を生成する制御手段とを備える、疑似低音再生装置。
【請求項１３】
短時間では周期性を有すると見なせる入力信号を周波数変換率にしたがって変換する方法であって、
入力信号から、周期性を利用した部分波形の信号を取り出すための情報を検出する検出ステップと、
前記入力信号を少なくとも前記部分波形分バッファメモリに格納するステップと、
前記検出ステップにおいて検出する情報に基づいて、前記バッファメモリからの読み出し速度と前記バッファメモリへの書き込み速度を制御し、前記部分波形を時間軸上で前記周波数変換率倍に圧縮した圧縮部分波形を生成し、前記圧縮部分波形を利用して出力信号を生成する制御ステップとを含む周波数変換方法。
【請求項１４】
前記出力信号の振幅極性を正相または逆相に切り替える振幅極性切り替えステップを備え、
前記検出ステップは、前記入力信号の対称点を検出する対称点検出ステップを含み、前記部分波形は、前記入力信号の対称点で区切られ、
前記制御ステップでは、前記対称点検出ステップにおいて検出する対称点に基づいて前記バッファメモリからの読み出しアドレスを生成するとともに、前記出力信号が連続信号となるように制御情報を生成するステップを含み、
前記制御情報を生成するステップでは、
前記バッファメモリからの読み出しアドレスの移動速度が、前記バッファメモリへの書き込みアドレスの移動速度の前記周波数変換率倍になるようにして前記圧縮部分波形を生成し、
前記バッファメモリの読み出しアドレスの移動方向を制御し、
前記圧縮部分波形を前記対称点で区切られた区間内において、所定の繰り返し回数繰返し利用して出力信号を生成する請求項１３記載の周波数変換方法。
【請求項１５】
前記所定の繰り返し回数は、前記周波数変換率と等しい請求項１４記載の周波数変換方法。
【請求項１６】
前記制御情報を生成するステップでは、前記バッファメモリの読み出しアドレスの移動方向を順方向とする請求項１４から１５記載の周波数変換方法。
【請求項１７】
前記制御情報を生成するステップでは、前記バッファメモリの読み出しアドレスの移動方向を順方向あるいは逆方向とし、前記バッファメモリの読み出しアドレスの移動方向を切り替える請求項１４から１５記載の周波数変換方法。
【請求項１８】
前記部分波形の時間軸上の幅は、前記入力信号の周期の１／２である請求項１４から１６記載の周波数変換方法。
【請求項１９】
前記部分波形の時間軸上の幅は、前記入力信号の周期の１／４である請求項１４から１６記載の周波数変換方法。
【請求項２０】
前記制御情報は、現在の部分波形が利用されている間、前記出力信号の振幅極性を正相と逆相とにおいて交互に切り替えるように指示する情報であり、次の部分波形の利用へ移行する際、移行直前の振幅極性を引き継ぐように指示する情報である請求項１８記載の周波数変換方法。
【請求項２１】
前記制御情報は、前記出力信号の１／２周期単位で切り替えられ、前記周波数変換率の整数倍回目の切り替わり時には、切り替わり直前の振幅極性を引き継ぐように指示する情報であり、前記制御情報は、切り替わり時以外には前記出力信号の振幅極性を正相と逆相とにおいて交互に切り替えるように指示する情報である請求項１９記載の周波数変換方法。
【請求項２２】
前記対称点検出ステップでは、前記入力信号のゼロクロス点を前記対称点に含める請求項１４記載の周波数変換方法。
【請求項２３】
前記対称点検出ステップでは、前記入力信号の極大値と前記入力信号の極小値を前記対称点に含める請求項１４または２２記載の周波数変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、原音の周波数を周波数変換率にしたがって変換する周波数変換装置およびその方法に関するものである。
【背景技術】
【０００２】
従来より、様々な目的で、原音の周波数を変換する周波数変換装置（例えば、原音の倍音を生成する倍音生成装置）が用いられている。この周波数変換装置は、音響分野において、エフェクタ装置や、低音域の成分の倍音を生成しバーチャルピッチ効果を利用して低音感向上を図る音響信号処理装置等に、装備されている。倍音は、原音の周波数を整数倍に変換した音である。
【０００３】
一般の周波数変換では、入力信号の特性は任意である。しかしながら、本明細書では、入力信号を「短時間では周期性を有すると見なせる入力信号」に限定する。この条件が満たされるとき、ゼロクロス法と呼ばれる従来の周波数変換法が使用できる。
【０００４】
ゼロクロス法とは、図２０（ａ）に示すような、１周期分の入力信号Ｘが与えられたとき、この入力信号Ｘを時間軸上において１／Ｎ倍圧縮した圧縮信号Ｘ’を求め、求めた圧縮信号Ｘ’をＮ回繰返し再生する方法である。ここで、Ｎは周波数変換率であり、１より大なる定数（図３ではＮ＝３、即ち３倍の周波数変換）である。
【０００５】
図２１は、ゼロクロス法を用いた従来の周波数変換装置を示す。図２１に示すように、この周波数変換装置は、入力端子２１１と、入力端子２１１から入力される入力信号を格納するバッファメモリ２１２と、バッファメモリ２１２の読み出しアドレスを発生する読み出しアドレス発生手段２１４と、読み出しアドレス発生手段２１４が発生したアドレスの入力信号を出力する出力端子２１５とを備える。
【０００６】
これにより、繰返し再生の対象となる区間のデータ（１周期分の入力信号Ｘ）をバッファメモリ２１２に蓄え、読み出しアドレス発生手段２１４が、時間軸上の圧縮と繰返し再生を行えるように、読み出しアドレスを発生させる。
【０００７】
ここで、繰返し再生を行うには、繰返し再生の対象となる区間のデータ、すなわち１周期分の入力信号Ｘをバッファメモリ２１２に格納してから、出力端子２１５から圧縮信号Ｘ’を出力すればよい。
【０００８】
ところが、このようにすると、図２２に示すように、出力端子２１５からの出力信号は、入力端子２１１への入力信号よりも、少なくとも信号Ｘの周期Ｔだけ遅れることになる。本明細書において、入力信号の入力開始時から出力信号の出力開始時までの時間を、処理遅延時間という。
【０００９】
処理遅延時間が大きい場合、様々な問題が生じる恐れがある。例えば、ある装置において、映像と音声を同時に再生する場合、再生映像と再生音声の同期ずれ、いわゆるリップシンクが発生し、再生品質が劣化することが考えられる。また、従来技術では、バッファメモリ２１２が１周期分の信号Ｘの全部を格納する必要があるため、処理遅延時間が長いとバッファメモリ２１２の容量を大きくせざるを得ず、回路規模が拡大しコスト増が避けられない。
【特許文献１】特開２００１−５０７９１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで本発明は、処理遅延時間を短縮できる周波数変換装置及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１記載の周波数変換装置では、短時間では周期性を有すると見なせる入力信号を周波数変換率にしたがって変換する装置であって、入力信号から、周期性を利用した部分波形の信号を取り出すための情報を検出する検出手段と、入力信号を少なくとも部分波形分格納できるバッファメモリと、検出手段が検出する情報に基づいて、バッファメモリからの読み出し速度とバッファメモリへの書き込み速度を制御し、部分波形を時間軸上で周波数変換率倍に圧縮した圧縮部分波形を生成し、圧縮部分波形を利用して出力信号を生成する制御手段とを備える。
【００１２】
この構成により、圧縮部分波形を利用しているため、処理遅延時間を従来技術よりも短くすることができ、再生品質の劣化を抑制できる。また、バッファメモリは、入力信号の１周期分よりも少ない容量を格納できれば足りるため、回路規模を削減してコストダウンに資することができる。さらに、圧縮部分波形を利用しながら、所期の周波数変換率による周波数変換を実施できる。
【００１３】
請求項２記載の周波数変換装置では、請求項１記載の構成に加え、出力信号の振幅極性を正相または逆相に切り替える振幅極性切り替え手段を備え、検出手段は、入力信号の対称点を検出する対称点検出手段を含み、部分波形は、検出手段により検出された対称点で区切られ、制御手段は、対称点検出手段が検出する対称点に基づいてバッファメモリからの読み出しアドレスを生成するとともに、出力信号が連続信号となるように振幅極性切り替え手段への制御情報を生成するアドレス・振幅制御手段を含み、アドレス・振幅制御手段は、バッファメモリからの読み出しアドレスの移動速度が、バッファメモリへの書き込みアドレスの移動速度の周波数変換率倍になるようにして圧縮部分波形を生成し、バッファメモリの読み出しアドレスの移動方向を制御し、圧縮部分波形を検出手段により検出された対称点で区切られた区間内において、所定の繰り返し回数繰返し利用して出力信号を生成する。
【００１４】
この構成により、圧縮部分波形を利用しながら、出力信号の連続性を担保できる。
【００１５】
請求項３記載の周波数変換装置では、請求項２記載の構成に加え、所定の繰り返し回数は、周波数変換率と等しい。
【００１６】
この構成により、圧縮部分波形の再生繰り返しを、入力信号の部分波形毎に実施でき、処理をシンプルにすることができる。
【００１７】
請求項６記載の周波数変換装置では、請求項２記載の構成に加え、部分波形の時間軸上の幅は、入力信号の周期の１／２である。
【００１８】
この構成により、周波数変換率をＮとするとき、処理遅延時間を従来技術の［（Ｎ−１）／Ｎ］／２倍に短縮できる。
【００１９】
請求項７記載の周波数変換装置では、請求項２記載の構成に加え、部分波形の時間軸上の幅は、入力信号の周期の１／４である。
【００２０】
この構成により、周波数変換率をＮとするとき、Ｎが奇数なら処理遅延時間を従来技術の［（Ｎ−１）／Ｎ］／４倍に短縮でき、Ｎが偶数なら処理遅延時間を従来技術の１／２倍に短縮できる。
【００２１】
請求項８記載の周波数変換装置では、請求項６記載の構成に加え、制御情報は、現在の部分波形が利用されている間、出力信号の振幅極性を正相と逆相とにおいて交互に切り替えるように指示する情報であり、次の部分波形の利用へ移行する際、移行直前の振幅極性を引き継ぐように指示する情報である。
【００２２】
請求項９記載の周波数変換装置では、請求項７記載の構成に加え、制御情報は、出力信号の１／２周期単位で切り替えられ、周波数変換率の整数倍回目の切り替わり時には、切り替わり直前の振幅極性を引き継ぐように指示する情報であり、制御情報は、切り替わり時以外には出力信号の振幅極性を正相と逆相とにおいて交互に切り替えるように指示する情報である。
【００２３】
これらの構成により、圧縮部分波形を利用しながら、出力信号の連続性を担保できる。
【発明の効果】
【００２４】
本発明によれば、処理遅延時間を短縮でき、バッファメモリの必要な容量を削減して、回路規模を小さくできコストを削減できる。
【発明を実施するための最良の形態】
【００２５】
以下図面を参照しながら、本発明の実施の形態を説明する。まず具体的構成の説明に先立ち、図２〜図３を用いて、本発明における第１の周波数変換法の原理を説明する。第１の周波数変換法における部分波形は、入力信号の１／２周期分の波形である。
【００２６】
（周波数変換率：Ｎ＝２、６、１０、・・・の場合）
今、入力信号の１周期の波形が、ゼロクロス点に基づいて、例えば、図２（ａ）に示すように、第１の部分波形Ｘ１と第２の部分波形Ｘ２とに分解できるものとする。
【００２７】
また、周波数変換率をＮとすると、図２（ｂ）に示すように、第１の部分波形Ｘ１と第２の部分波形Ｘ２を、それぞれ時間軸上でＮ倍に圧縮して圧縮部分波形を生成するとともに、この圧縮部分波形をＮ回繰返し再生すれば、求める再生を実現できる。
【００２８】
また、図２（ｂ）に示すように、出力信号の振幅極性の制御を行って、出力信号を連続的にする必要がある。即ち、図２（ｂ）において、正相と記載した区間において振幅極性を正相とし、逆相と記載した区間において振幅極性を逆相とする。
【００２９】
Ｎ＝２ならば、入力信号の１／４周期内において、第１の部分波形Ｘ１を時間軸上で１／２に圧縮した部分波形の信号を正相で１回再生する。また、入力信号の次の１／４周期内において、第１の部分波形Ｘ１を時間軸上で１／２に圧縮した部分波形の信号を逆相で１回再生する。
【００３０】
また、入力信号の次の１／４周期内において、第２の部分波形Ｘ２を時間軸上で１／２に圧縮した部分波形の信号を逆相で１回再生する。また、入力信号の次の１／４周期内において、第２の部分波形Ｘ２を時間軸上で１／２に圧縮した部分波形の信号を正相で１回再生する。
【００３１】
以上の処理を、入力信号の各周期毎に実行すれば、図２（ｂ）の結果（出力信号）は、図２（ａ）に示される入力信号の周波数を２倍に変換したものとなる。
【００３２】
以上の説明は、Ｎ＝２の場合に関する。しかしながら、上述した処理は、周波数変換率Ｎ＝６、１０、１４、１８、・・・の場合（すなわちＮ＝２＋４＊ｉ、ｉは０以上の整数）についても、同様に拡張できる。
【００３３】
（周波数変換率Ｎ＝３、７、１１、１５、１９、・・・の場合）
上述と同様に、入力信号は図２（ａ）のように示されるものとする。
【００３４】
図３（ａ）に示すように、Ｎ＝３ならば、入力信号の１／６周期内において、第１の部分波形Ｘ１を時間軸上で１／３に圧縮した部分波形の信号を正相で１回再生する。また、入力信号の次の１／６周期内において、第１の部分波形Ｘ１を時間軸上で１／３に圧縮した部分波形の信号を逆相で１回再生する。さらに、次の１／６周期内において、第１の部分波形Ｘ１を１／３に圧縮した部分波形の信号を正相で１回再生する。
【００３５】
また、入力信号の次の１／６周期内において、第２の部分波形Ｘ２を時間軸上で１／３に圧縮した部分波形の信号を正相で１回再生する。また、入力信号の次の１／６周期内において、第２の部分波形Ｘ２を時間軸上で１／３に圧縮した部分波形の信号を逆相で１回再生する。さらに、次の１／６周期内において、第２の部分波形Ｘ２を１／３に圧縮した部分波形の信号を正相で１回再生する。
【００３６】
以上の処理を、入力信号の各周期毎に実行すれば、図３（ｂ）の結果（出力信号）は、図２（ａ）に示される入力信号の周波数を３倍に変換したものとなる。
【００３７】
以上の説明は、Ｎ＝３の場合に関する。しかしながら、上述した処理は、周波数変換率Ｎ＝７、１１、１５、１９、・・・の場合（すなわちＮ＝３＋４＊ｉ、ｉは０以上の整数）についても、同様に拡張できる。
【００３８】
（周波数変換率Ｎ＝４、８、１２、１６、２０、・・・の場合）
上述と同様に、入力信号は図２（ａ）のように示されるものとする。
【００３９】
図３（ｂ）に示すように、Ｎ＝４ならば、入力信号の１／８周期内において、第１の部分波形Ｘ１を時間軸上で１／４に圧縮した部分波形の信号を正相で１回再生する。また、入力信号の次の１／８周期内において、第１の部分波形Ｘ１を時間軸上で１／４に圧縮した部分波形の信号を逆相で１回再生する。さらに、次の１／８周期内において、第１の部分波形Ｘ１を１／４に圧縮した部分波形の信号を正相で１回再生する。さらに、次の１／８周期内において、第１の部分波形Ｘ１を１／４に圧縮した部分波形の信号を逆相で１回再生する。
【００４０】
また、入力信号の次の１／８周期内において、第２の部分波形Ｘ２を時間軸上で１／４に圧縮した部分波形の信号を逆相で１回再生する。また、入力信号の次の１／８周期内において、第２の部分波形Ｘ２を時間軸上で１／４に圧縮した部分波形の信号を正相で１回再生する。さらに、次の１／８周期内において、第２の部分波形Ｘ２を１／４に圧縮した部分波形の信号を逆相で１回再生する。さらに、次の１／８周期内において、第２の部分波形Ｘ２を１／４に圧縮した部分波形の信号を正相で１回再生する。
【００４１】
以上の処理を、入力信号の各周期毎に実行すれば、図３（ｂ）の結果（出力信号）は、図２（ａ）に示される入力信号の周波数を４倍に変換したものとなる。
【００４２】
以上の説明は、Ｎ＝４の場合に関する。しかしながら、上述した処理は、周波数変換率Ｎ＝８、１２、１６、２０、・・・の場合（すなわちＮ＝４＋４＊ｉ、ｉは０以上の整数）についても、同様に拡張できる。
【００４３】
（周波数変換率Ｎ＝５、９、１３、１７、２１、・・・の場合）
上述と同様に、入力信号は図２（ａ）のように示されるものとする。
【００４４】
図３（ｃ）に示すように、Ｎ＝５ならば、入力信号の１／１０周期内において、第１の部分波形Ｘ１を時間軸上で１／５に圧縮した部分波形の信号を正相で１回再生する。また、入力信号の次の１／１０周期内において、第１の部分波形Ｘ１を時間軸上で１／５に圧縮した部分波形の信号を逆相で１回再生する。さらに、次の１／１０周期内において、第１の部分波形Ｘ１を１／５に圧縮した部分波形の信号を正相で１回再生する。さらに、次の１／１０周期内において、第１の部分波形Ｘ１を１／５に圧縮した部分波形の信号を逆相で１回再生する。さらに、次の１／１０周期内において、第１の部分波形Ｘ１を１／５に圧縮した部分波形の信号を正相で１回再生する。
【００４５】
また、入力信号の次の１／１０周期内において、第２の部分波形Ｘ２を時間軸上で１／５に圧縮した部分波形の信号を正相で１回再生する。また、入力信号の次の１／１０周期内において、第２の部分波形Ｘ２を時間軸上で１／５に圧縮した部分波形の信号を逆相で１回再生する。さらに、次の１／１０周期内において、第２の部分波形Ｘ２を１／５に圧縮した部分波形の信号を正相で１回再生する。さらに、次の１／１０周期内において、第２の部分波形Ｘ２を１／５に圧縮した部分波形の信号を逆相で１回再生する。さらに、次の１／１０周期内において、第２の部分波形Ｘ２を１／５に圧縮した部分波形の信号を正相で１回再生する。
【００４６】
以上の処理を、入力信号の各周期毎に実行すれば、図３（ｃ）の結果（出力信号）は、図２（ａ）に示される入力信号の周波数を５倍に変換したものとなる。
【００４７】
以上の説明は、Ｎ＝５の場合に関する。しかしながら、上述した処理は、周波数変換率Ｎ＝９、１３、１７、２１、・・・の場合（すなわちＮ＝５＋４＊ｉ、ｉは０以上の整数）についても、同様に拡張できる。
【００４８】
以上の説明により、本発明における第１の周波数変換法は、周波数変換率Ｎが２以上の任意の整数である場合に適用できることが理解されよう。
【００４９】
第１の周波数変換法によると、振幅制御について、周波数変換率Ｎによらず、次のような第１の規則が当てはまる。
【００５０】
第１の部分波形Ｘ１（現在の部分波形）は、１回目に正相で再生され、その後、正相／逆相交互に切り替えて再生される。第２の部分波形Ｘ２（次の部分波形）は、第１の部分波形Ｘ１の最後の振幅制御を引き継ぎ、最後の振幅制御と同じ振幅制御（正相であれば正相、逆相であれば逆相）で再生され、その後、第２の部分波形Ｘ２は、正相／逆相交互に再生される。
【００５１】
本発明の実施の形態１、２における周波数変換装置は、第１の周波数変換法及びその規則を利用した周波数変換を行う。以下、実施の形態１、２について具体的な構成を説明し、実施の形態１、２によると、従来技術よりも、処理遅延時間を短縮できることを示す。
【００５２】
以上の第１の周波数変換法をふまえ、以下、具体的構成を説明する。
【００５３】
（実施の形態１）
図１（ａ）は、本発明の実施の形態１における周波数変換装置のブロック図である。図１（ａ）に示しているように、本形態の周波数変換装置は、次の要素を備える。
【００５４】
入力端子１１は、入力信号を入力する。バッファメモリ１２は、入力端子１１から入力された入力信号を格納する。
【００５５】
１／２周期点検出手段１３は、入力信号の時間軸上における開始点と、この開始点から入力信号が時間軸上において１／２周期進んだ１／２周期点（入力信号の対称点）を検出する。本形態では、１／２周期点検出手段１３は、入力信号の３つのゼロクロス点（（入力信号の符号が正から負に切り替える点、あるいは、入力信号の符号が負から正に切り替える点の両方）を検出し、１／２周期点を検出する。１／２周期点検出手段１３がこれら３つのゼロクロス点を検出することにより、入力信号の１周期の波形は、時間軸上において前半の１／２周期に位置する第１の部分波形Ｘ１と、これに続く後半の１／２周期に位置する第２の部分波形Ｘ２とに分解される（図２（ａ）参照）。
【００５６】
振幅極性切り替え手段１５は、アドレス・振幅制御手段２４の制御に従い、バッファメモリ１２から出力信号に「＋１」（正相）又は「−１」（逆相）を乗算し、この出力信号の振幅極性を切り替える。
【００５７】
出力端子１６は、振幅極性切り替え手段１５からの出力信号を外部へ出力する。
【００５８】
アドレス・振幅制御手段１４は、バッファメモリ１２に対する読み出しアドレスを発生すると共に、振幅極性切り替え手段１５の振幅極性の切り替えを制御する。アドレス・振幅制御手段１４は、上記第１の規則に基づいて振幅極性切り替え手段１５を制御する。
【００５９】
なお、１／２周期点検出手段１３は、図１（ａ）に示すように、入力端子１１に接続しても良いし、図１（ｂ）に示すように、バッファメモリ１２に接続したり、図１（ｃ）に示すように、バッファメモリ１２と振幅極性切り替え手段１５との中間に接続しても良い。
【００６０】
以下、図面を参照しながら、本発明の実施の形態１における周波数変換装置の動作を説明する。入力端子１１より入力される入力信号は、バッファメモリ１２に書き込まれる。またそれと共に、１／２周期点検出手段１３は、入力信号のゼロクロス点を検出する。
【００６１】
１／２周期点検出手段１３により検出されたゼロクロス点の情報は、アドレス・振幅制御手段１４に送られる。アドレス・振幅制御手段１４は、バッファメモリ１２に対する読み出しアドレスを発生する。その読み出しアドレスは、検出されたゼロクロス点の各区間をＮ倍の速度で順方向にＮ回繰返しながら移動する。これにより、圧縮部分波形が生成される。なお、読み出しアドレスの更新動作については、後により詳しく述べる。
【００６２】
また、アドレス・振幅制御手段１４は、読出アドレスの更新動作中、読み出しアドレスが各１／２周期点に到達した際には、振幅極性切り替え手段１５における振幅極性の切り替えを適時行う。その切り替えは、上記第１の規則に従う。
【００６３】
アドレス・振幅制御手段１４が発生した読み出しアドレスは、バッファメモリ１２に送られる。そしてバッファメモリ１２から対応するサンプル（読み出しアドレスにより指定された入力信号のデータ）が読み出され、振幅極性切り替え手段１５による振幅極性（正相／逆相）の制御下で、外部端子１６から外部へ出力信号が出力される。
【００６４】
次に、図４、図５を参照しながら、バッファメモリ１２に対する書き込み／読み出し動作、及びそのときの入力信号と出力信号の関係を、具対例を用いて説明する。
【００６５】
図４、図５は、周波数変換率：Ｎ＝２の場合の動作を、時系列（点Ａ→点Ｂ→点Ｃ→点Ｄ→点Ｅ）にしたがって示している。なお、ここでは、信号のゼロクロス点が、時刻ｔ＝０、１０、２０において検出されるものとする。以下順に、各時刻の両アドレスの動作を述べる。
【００６６】
点Ａ（時刻ｔ＝０〜４）：図４（ａ）に示すように、書き込みアドレスは「０」より「１」ずつ増加し、時刻ｔ＝０〜４のサンプル値がバッファメモリ１２に順次書きこまれる。このとき読み出しアドレスは動作しない。
【００６７】
点Ｂ（時刻ｔ＝５〜９）：図４（ｂ）に示すように、書き込みアドレスは引き続き「１」ずつ増加し、時刻ｔ＝５〜９のサンプル値がバッファメモリ１２に順次書きこまれる。読み出しアドレスは時刻ｔ＝５で動作を開始する（つまり、書き込みアドレスに遅れて動作を開始する）。そして、読み出しアドレスは「０」から「２」ずつ増加し、その結果、バッファメモリ１２に書きこまれた時刻ｔ＝０、２、４、６、８（計５個）のサンプル値が読み出される。読み出された信号は書き込みと同じサンプリング周期で出力される。なお、読み出しアドレスの増し分が、書き込みアドレスの増し分の２倍になっているのは、出力信号が、入力信号を時間軸上で２倍圧縮したものにするためである。
【００６８】
ここで、読み出しアドレスが書き込みアドレスを追い越さない（もし追い越すと無効なデータが出力されることになる）ようにするには、書き込みアドレスより５単位時間以上遅れて読み出しアドレスを動作させる必要がある。これに伴い出力信号も入力信号よりその時間分遅れることになり、これが実施の形態１における処理遅延時間となる。
【００６９】
点Ｃ（時刻ｔ＝１０〜１４）：図４（ｃ）に示すように、書き込みアドレスは引き続き「１」ずつ増加し、時刻ｔ＝１０〜１４のサンプル値がバッファメモリ１２に順次書きこまれる。ゼロクロス点（番地１０）に到達した読み出しアドレスは、一つ前のゼロクロス点（番地０）に再設定される。そして、読み出しアドレスは再び「２」ずつ増加し、バッファメモリ１２に書きこまれた時刻ｔ＝０、２、４、６、８（計５個）のサンプル値が読み出される。読み出された信号は、振幅極性切り替え手段１５により逆相で、書き込みと同じサンプリング周期で出力される。
【００７０】
点Ｄ（時刻ｔ＝１５〜１９）：図５（ａ）に示すように、書き込みアドレスは引き続き「１」ずつ増加し、時刻ｔ＝１５〜１９のサンプル値がバッファメモリ１２に順次書きこまれる。読み出しアドレスは、引き続き「２」ずつ増加し、バッファメモリ１２に書きこまれた時刻ｔ＝１０、１２、１４、１６、１８（計５個）のサンプル値が読み出され、書き込みと同じサンプリング周期で出力される。読み出された信号は書き込みと同じサンプリング周期で出力される。
【００７１】
点Ｅ（時刻ｔ＝２０〜２４）：図５（ｂ）に示すように、書き込みアドレスは引き続き「１」ずつ増加し、時刻ｔ＝１０〜１４のサンプル値がバッファメモリ１２に順次書きこまれる。ゼロクロス点（番地２０）に到達した読み出しアドレスは、一つ前のゼロクロス点（番地１０）に再設定される。そして、読み出しアドレスは再び「２」ずつ増加し、バッファメモリ１２に書きこまれた時刻ｔ＝１０、１２、１４、１６、１８（計５個）のサンプル値が読み出される。読み出された信号は、振幅極性切り替え手段１５により振幅極性が逆相に制御され、書き込みと同じサンプリング周期で出力される。
【００７２】
以上、周波数変換率：Ｎ＝２の場合を説明した。さらに、周波数変換率Ｎが２でない場合も同様に、読み出しアドレスは、書き込みアドレスのＮ倍の速度で移動する。その際、読み出しアドレスがゼロクロス点に到達した際には、読み出しアドレスは一つ前のゼロクロス点に再設定される。この再設定動作は各区間につきＮ−１回行われる。
【００７３】
また必要な処理遅延時間は、両アドレスの再接近時（読み出しアドレスが各ゼロクロス点に、第１回目に到達する時）における移動量の関係（図６）より求められ、次のように計算される。
［（Ｎ−１）／Ｎ］Ｔ／２            ・・・（１）
ここで、Ｎは周波数変換率、Ｔは入力信号の周期である。従来の技術（処理遅延時間：Ｔ）と比べ、［（Ｎ−１）／Ｎ］／２の処理遅延時間で済む。なお、Ｎ＝２なら［（Ｎ−１）／Ｎ］／２＝１／４である。
【００７４】
以上述べたように、この周波数変換装置は、波形の対称性を利用し、１／２周期を処理単位として周波数変換を行うため、より少ない処理遅延時間で処理が可能となる。また、これに伴い、必要なバッファメモリの容量が従来技術よりも少なくなる。
【００７５】
また、上記説明では、各波形の繰返し回数を周波数変換率に等しくしたが、図７に示すように、第１の部分波形Ｘ１の繰り返し回数と、第２の部分波形Ｘ２の繰返し回数とを、異ならしめることもできる。
【００７６】
さらに、以上の説明では、説明の便宜上、入力信号を定常的な正弦波と仮定した。しかしながら、振幅、周期が大局的に変動するような概正弦波や、その他、対称性を有する周期信号についても、本発明は同様に適用できる。
【００７７】
（実施の形態２）
以下、図面を参照しながら、本発明の実施の形態２を説明する。実施の形態２の構成は、実施の形態１（図１（ａ）〜図１（ｃ））と同様である。
【００７８】
実施の形態１では、アドレス・振幅制御手段１４は、バッファメモリ１２のアドレスの移動方向を順方向（アドレスが大きくなる方向）のみで制御したが、実施の形態２では、アドレス・振幅制御手段１４は、バッファメモリ１２のアドレスの移動方向を順方向と逆方向（アドレスが小さくなる方向）の両方を使用して制御する。
【００７９】
なお以下、アドレス・振幅制御手段１４がバッファメモリ１２のアドレスを移動し、バッファメモリ１２から移動したアドレスのサンプル値を振幅極性切り替え手段１５へ出力することを再生といい、バッファメモリ１２のアドレスの移動方向を再生方向という。
【００８０】
次に、図８及び図９を用いて、逆方向への再生も用いた場合の整数倍周波数変換（周波数変換率：Ｎ＝２〜５の場合）の原理を説明する。
【００８１】
実施の形態１と同様に、入力信号の１周期の波形が、例えば、図８（ａ）に示すように、第１の部分波形Ｘ１と第２の部分波形Ｘ２とに分解できるものとする。
【００８２】
図８（ｂ）及び図９（ａ）〜図９（ｃ）において、「順」と記載された区間では、アドレスの移動方向が順方向であることを示し、「逆」と記載された区間では、アドレスの移動方向が逆方向であることを示す。
【００８３】
図８（ｂ）等に示すように、第１の部分波形Ｘ１、第２の部分波形Ｘ２のいずれについても、その繰り返し再生中において、アドレスの移動方向が順方向と逆方向とにおいて交互に切り替えられる。
【００８４】
従って、周波数変換率がＮであるとき、アドレス・振幅制御手段１４は、バッファメモリ１２の読み出しアドレスを書き込みアドレスのＮ倍の速度で移動させる。その結果、第１の部分波形Ｘ１または第２の部分波形Ｘ２のいずれかを、時間軸上でＮ倍圧縮した圧縮部分波形の信号が振幅極性切り替え手段１５へ出力される。
【００８５】
また、アドレス・振幅制御手段１４は、入力信号の前半の１／２周期の間において、バッファメモリ１２の読み出しアドレスを、順方向から逆方向、あるいは、逆方向から順方向へ、折り返しながら、第１の部分波形Ｘ１を時間軸上でＮ倍圧縮した圧縮部分波形の信号を、合計Ｎ回繰り返し再生する。
【００８６】
さらに、アドレス・振幅制御手段１４は、入力信号の後半の１／２周期の間において、バッファメモリ１２の読み出しアドレスを、順方向から逆方向、あるいは、逆方向から順方向へ、折り返しながら、第２の部分波形Ｘ２を時間軸上でＮ倍圧縮した圧縮部分波形の信号を、合計Ｎ回繰り返し再生する。
【００８７】
図８（ｂ）は、Ｎ＝２の場合を示し、同様に、図９（ａ）はＮ＝３の場合、図９（ｂ）はＮ＝４の場合、図９（ｃ）はＮ＝５の場合を、それぞれ示す。なお、Ｎが６以上の場合についても、同様に本発明を適用できることは、容易に理解されよう。
【００８８】
なお、上記制御法では、第２の部分波形Ｘ２を最初に再生するときの、アドレスの移動方向を順方向に定めているが、実際には、第２の部分波形Ｘ２を最初に再生するときの、アドレスの移動方向を逆方向とすることもできる。しかしながら、順方向から開始する方が望ましい。この方が、処理遅延時間がより少なくなるからである。
【００８９】
この他、例えば図１０（周波数変換率：Ｎ＝３の場合）に示す変則的な制御法も考えられる。このように、再生方向は、実施の形態１の方向を基本として、種々変更できるが、いずれも本発明の範囲に含まれる。
【００９０】
また、このような両方向のアドレスの移動方向制御と振幅制御を組み合わせると、１／２周期点検出手段１３は、入力信号の極大点及び／又は極小点を対称点とする。即ち、１／２周期点検出手段１３は、入力信号の極大点及び／又は極小点に基づいて入力信号の部分波形を取り出す。より具体的には、１／２周期点検出手段１３は、入力信号の振幅が増加から減少へ転ずる瞬間を極大点とし、入力信号の振幅が減少から増加へ転ずる瞬間を極小点とすればよい。
【００９１】
例えば、入力信号の波形が、図１１（ａ）に示すような余弦波状のものであるとき、１／２周期点検出手段１３は、極大点と極小点とに基づいて、入力信号から第１の部分波形Ｘ１と、第２の部分波形Ｘ２とを取り出すことができる。
【００９２】
そして、Ｎ＝２の場合、アドレス・振幅制御手段１４は、出力端子１６から図１１（ｂ）に示す出力信号を出力させることができる。同様に、Ｎ＝３の場合図１２ｂ（ａ）、Ｎ＝４の場合図１２（ｂ）、Ｎ＝５の場合図１２（ｃ）にそれぞれ示すように、アドレス・振幅制御手段１４は、出力端子１６から出力信号を出力させることができる。
【００９３】
ここで、上述と同様に、Ｎが６以上の場合についても、本発明を適用できることは、容易に理解されよう。
【００９４】
実施の形態２においても、実施の形態１と同様に、より少ない処理遅延時間で処理が可能となり、必要なバッファメモリの容量を、従来技術よりも削減できる。
【００９５】
また、実施の形態１と同様に、１／２周期点の検出場所を、図１（ｂ）、図１（ｃ）に示すように、バッファメモリ１２や、バッファメモリ１２の出力信号とすることも可能である。
【００９６】
また、実施の形態１と同様に、必ずしも第１の部分波形Ｘ１、第２の部分波形Ｘ２の繰返し回数を同一にする必要はない。
【００９７】
さらに、振幅、周期が大局的に変動するような概正相弦波や、その他、対称性を有する周期信号についても同様に適用することが可能であるという点も、実施の形態１と同様である。
【００９８】
（実施の形態３）
まず具体的構成の説明に先立ち、図１４〜図１５を用いて、本発明における第２の周波数変換法の原理を説明する。第２の周波数変換法における部分波形は、入力信号の１／４周期分の波形である。１／４周期を時間軸圧縮操作と繰返し再生操作の処理単位とするタイプである。第２の周波数変換法では、振幅制御に加え、実施の形態２で述べたアドレスの移動方向の制御も行う。これらの両制御により出力信号を連続的にする。
【００９９】
今、入力信号の１周期の波形が、ゼロクロス点、極大点及び極小点に基づいて、例えば、図１４（ａ）に示すように、第１の部分波形Ｘ１、第２の部分波形Ｘ２、第３の部分波形Ｘ３及び第４の部分波形Ｘ４とに分解できるものとする。なお、極大点及び極小点については、実施の形態２と同様に処理すればよい。
【０１００】
また、周波数変換率をＮとすると、図１４（ｂ）に示すように、第１の部分波形Ｘ１、第２の部分波形Ｘ２、第３の部分波形Ｘ３及び第４の部分波形Ｘ４を、それぞれ時間軸上でＮ倍に圧縮し圧縮部分波形を生成するとともに、この圧縮部分波形をＮ回繰返し再生すれば、求める再生を実現できる。なお、図１４（ｂ）では、Ｎ＝２である。
【０１０１】
（周波数変換率Ｎ＝２、６、１０、１４、１８、・・・の場合）
次に、アドレスの移動方向の制御法について述べる。
【０１０２】
図１４（ｂ）に示すように、まず第１の部分波形Ｘ１については、１回目は「順」で２回目は「逆」に切り替える。次に第２の部分波形Ｘ２については、１回目はそのまま「逆」で２回目は「順」に切り替える。第３の部分波形Ｘ３については、１回目はそのまま「順」で２回目は「逆」に切り替える。最後に第４の部分波形Ｘ４については、１回目はそのまま「逆」で２回目は「順」に切り替える。
【０１０３】
次に振幅制御について述べる。まず第１の部分波形Ｘ１の２回の繰返し中は正相となる。そして次の第２の部分波形Ｘ２の２回の繰返し中は逆相に切り替える。第３の部分波形Ｘ３の２回の繰返し中はそのまま逆相で、最後の第４の部分波形Ｘ４の２回の繰返し中は正相に切り替える。
【０１０４】
以上を各周期毎に行うことで、結果として周波数は２倍に変換される。以下同様にして、周波数変換率Ｎ＝２、６、１０、１４、１８、・・・の場合（すなわちＮ＝２＋４＊ｉ、ｉは０以上の整数）に拡張できる。
【０１０５】
（周波数変換率Ｎ＝３、７、１１、１５、１９、・・・の場合）
次に図１５（ａ）の場合（Ｎ＝３）を例にとる。第１の部分波形Ｘ１について、時間軸上で１／３に圧縮した部分波形の信号を３回繰返し再生する。以後同様に、第２の部分波形Ｘ２、第３の部分波形Ｘ３及び第４の部分波形Ｘ４についても、時間軸上で１／３に圧縮した部分波形の信号を３回繰返し再生する。
【０１０６】
このときのアドレスの移動方向の制御法について述べる。まず第１の部分波形Ｘ１については、１回目は「順」で２回目は「逆」、３回目は「順」に切り替える。次に第２の部分波形Ｘ２については、１回目はそのまま「順」で、２回目は「逆」、３回目は「順」に切り替える。第３の部分波形Ｘ３については、１回目はそのまま「順」で、２回目は「逆」、３回目は「順」に切り替える。第４の部分波形Ｘ４については、１回目はそのまま「順」で、２回目は「逆」、３回目は「順」に切り替える。
【０１０７】
次に振幅制御について述べる。まず第１の部分波形Ｘ１について、初回及び２回の繰返しは正相となる。３回目は逆相に切り替える。そして次の第２の部分波形Ｘ２の１回目はそのまま逆相で、２、３回目は正相に切り替える。第３の部分波形Ｘ３の初回と２回の繰返しはそのまま正相で、３回目は逆相に切り替える。第４の部分波形Ｘ４の１回目は、そのまま逆相で、２、３回目は正相に切り替える。
【０１０８】
以上を各周期毎に行うことで、結果として周波数は３倍に変換される。以下同様にして、周波数変換率Ｎ＝３、７、１１、１５、１９、・・・の場合（すなわちＮ＝３＋４＊ｉ、ｉは０以上の整数）に拡張できる。
【０１０９】
（周波数変換率Ｎ＝４、８、１２、１６、２０、・・・の場合）
次に図１５（ｂ）の場合（Ｎ＝４）を例にとる。第１の部分波形Ｘ１について、時間軸上で１／４に圧縮した部分波形の信号を４回繰返し再生する。以後同様に、第２の部分波形Ｘ２、第３の部分波形Ｘ３、第４の部分波形Ｘ４についても時間軸上で１／４に圧縮した部分波形の信号を４回繰返し再生する。
【０１１０】
このときのアドレスの移動方向の制御法について述べる。まず第１の部分波形Ｘ１については、１回目は「順」で、２回目は「逆」、３回目は「順」、４回目は「逆」に切り替える。次に第２の部分波形Ｘ２については、１回目はそのまま「逆」で、２回目は「順」、３回目は「逆」、４回目は「順」に切り替える。第３の部分波形Ｘ３については、１回目はそのまま「順」で、２回目は「逆」、３回目は「順」、４回目は「逆」に切り替える。第４の部分波形Ｘ４については、１回目はそのまま「逆」で、２回目は「逆」、３回目は「順」、４回目は「逆」に切り替える。
【０１１１】
次に振幅制御について述べる。まず第１の部分波形Ｘ１の初回と２回の繰返しは正相となる。３、４回目は逆相に切り替える。次の第２の部分波形Ｘ２の初回と２回は正相に切り替わり、３、４回目は逆相に切り替える。第３の部分波形Ｘ３の初回と２回の繰返しはそのまま逆相で、３、４回目は正相に切り替える。第４の部分波形Ｘ４について、初回及び２回は逆相に切り替え、３、４回目は正相に切り替える。
【０１１２】
以上を各周期毎に行うことで、結果として周波数は４倍に変換される。以下同様にして、周波数変換率Ｎ＝４、８、１２、１６、２０、・・・の場合（すなわちＮ＝４＋４＊ｉ、ｉは０以上の整数）に拡張できる。
【０１１３】
（周波数変換率Ｎ＝５、９、１３、１７、２１、・・・の場合）
次に図１５（ｃ）の場合（Ｎ＝５）を例にとる。第１の部分波形Ｘ１について、時間軸上で１／５に圧縮した部分波形の信号を５回繰返し再生する。以後同様に、第２の部分波形Ｘ２、第３の部分波形Ｘ３、第４の部分波形Ｘ４についても時間軸上で１／５に圧縮した部分波形の信号を５回繰返し再生する。
【０１１４】
このときのアドレスの移動方向の制御法について述べる。まず第１の部分波形Ｘ１については、１回目は「順」で、２回目は「逆」、３回目は「順」、４回目は「逆」、５回目は「順」に切り替える。次に第２の部分波形Ｘ２については、１回目はそのまま「順」で、２回目は「逆」、３回目は「順」、４回目は「逆」、５回目は「順」に切り替える。第３の部分波形Ｘ３については、１回目はそのまま「順」で、２回目は「逆」、３回目は「順」、４回目は「逆」、５回目は「順」に切り替える。第４の部分波形Ｘ４については、１回目はそのまま「順」で、２回目は「逆」、３回目は「順」、４回目は「逆」、５回目は「順」に切り替える。
【０１１５】
次に振幅制御について述べる。まず第１の部分波形Ｘ１について、初回及び２回の繰返しは正相となる。３、４回目は逆相に切り替わり、５回目は正相に切り替える。次の第２の部分波形Ｘ２の初回はそのまま正相となり、２、３回目は逆相に切り替わり、４、５回目は正相に切り替える。第３の部分波形Ｘ３の初回と２回はそのまま正相となり、３、４回目は逆相に切り替わり、５回目は正相に切り替える。第４の部分波形Ｘ４の初回はそのまま正相となり、２、３回目は逆相となり、４、５回目は正相となる。
【０１１６】
以上を各周期毎に行うことで、結果として周波数は５倍に変換される。以下同様にして、周波数変換率Ｎ＝５、９、１３、１７、２１、・・・の場合（すなわちＮ＝５＋４＊ｉ、ｉは０以上の整数）に拡張できる。
【０１１７】
以上の説明により、本発明における第２の周波数変換法は、周波数変換率Ｎが２以上の任意の整数である場合に適用できることが理解されよう。
【０１１８】
ここで、アドレスの移動方向と振幅制御には、それぞれ各周波数変換率に共通の以下の規則性がある。
「アドレスの移動方向の切り替わりの規則（１／４周期の場合）」
第１の部分波形Ｘ１の１回目の繰り返しは「順」であり、その後は繰返し毎に、「順」と「逆」とを交互に切り替える。第２の部分波形Ｘ２の１回目の繰り返しでは直前の振幅制御（「順」であれば「順」、「逆」であれば「逆」）を引き継ぐ。そして、２回目以降は第１の部分波形Ｘ１と同様に、振幅制御は繰返し毎に交互に切り替える。第３の部分波形Ｘ３及び第４の部分波形Ｘ４についても、第２の部分波形Ｘ２と同様である。
「振幅制御の規則（１／４周期の場合）」
正相から始まり、その後は出力信号の１／２周期単位で切り替えが行われ、正相と逆相を交互に切り替える形で制御される。ただし、周波数変換率Ｎの整数倍目（Ｎ回目、２Ｎ回目、３Ｎ回目、・・・）の切り替わりの際は、直前の振幅制御（正相であれば正相、逆相であれば逆相）を引き継ぐ。
【０１１９】
以上の第２の周波数変換法をふまえ、以下、具体的構成を説明する。
【０１２０】
図１３（ａ）は、本発明の実施の形態３における周波数変換装置のブロック図である。図１３（ａ）に示しているように、本形態の周波数変換装置は、次の要素を備える。なお、図１（ａ）と同様の構成要素については、同一符号を付すことにより説明を省略する。
【０１２１】
バッファメモリ２２は、入力端子１１から入力された入力信号を格納する。ここで、実施の形態３は、第２の周波数変換法によるので、バッファメモリ２２は、入力信号の１／４周期分の入力信号を格納できる容量を持てば十分である。
【０１２２】
１／４周期点検出手段２３は、入力信号の時間軸上における開始点と、この開始点から入力信号が時間軸上において１／４周期進んだ１／４周期点を検出する。本形態では、１／４周期点検出手段２３は、入力信号のゼロクロス点と極大点と極小点とに基づいて、１／４周期点（入力信号の対称点）を検出する。１／４周期点検出手段２３が５つの１／４周期点を検出することにより、入力信号の１周期の波形は、時間軸上において、順に、最古の１／４周期に位置する第１の部分波形Ｘ１、第１の部分波形Ｘ１に続く１／４周期に位置する第２の部分波形Ｘ２、第２の部分波形Ｘ２に続く１／４周期に位置する第３の部分波形Ｘ３、及び、第３の部分波形Ｘ３に続く１／４周期に位置する第４の部分波形Ｘ４とに分解される（図１４（ａ）参照）。
【０１２３】
アドレス・振幅制御手段２４は、バッファメモリ２２に対する読み出しアドレスを発生すると共に、振幅極性切り替え手段１５の振幅極性の切り替えを制御する。アドレス・振幅制御手段２４は、上記「振幅制御の規則（１／４周期の場合）」に基づいて振幅極性切り替え手段１５を制御する。アドレス・振幅制御手段２４は、「アドレスの移動方向の切り替わりの規則（１／４周期の場合）」に基づいて、バッファメモリ２２に対する読み出しアドレスを発生する。
【０１２４】
なお、１／４周期点検出手段２３は、図１３（ａ）に示すように、入力端子１１に接続しても良いし、図１３（ｂ）に示すように、バッファメモリ２２に接続したり、図１３（ｃ）に示すように、バッファメモリ２２と振幅極性切り替え手段１５との中間に接続しても良い。
【０１２５】
次に動作を説明する。入力信号はバッファメモリ２２に書き込まれると共に、１／４周期点検出手段２３は１／４周期点を検出する。
【０１２６】
アドレス・振幅制御手段２４は、バッファメモリ２２に対する読み出しアドレスを発生する。その読み出しアドレスは、検出された１／４周期点の各区間を折返す形でＮ回繰返しながら移動する。ここで読み出しアドレスは、既に述べた「アドレスの移動方向の切り替わりの規則（１／４周期の場合）」に基づいて更新される。
【０１２７】
また、この更新動作中、読み出しアドレスが各１／４周期点に到達した際、アドレス・振幅制御手段２４は、振幅極性切り替え１５における振幅極性の切り替えを適時行う。その切り替えは、既に述べた「振幅制御の規則（１／４周期の場合）」に従う。
【０１２８】
以上のように発生されるアドレスは、バッファメモリ２２に送られる。そしてバッファメモリ２２から対応するサンプルが読み出され、振幅極性切り替え手段１５が振幅極性を定め、振幅極性切り替え手段１５の出力が出力端子１６を介して外部に出力される。
【０１２９】
本形態（第２の周波数変換法）における処理遅延時間は、第１の周波数変換法と同様に、両アドレスの最接近時における、書き込み・読み出しアドレスの移動量の関係から求められる。ここでは、その結果のみ示す。
【０１３０】
周波数変換率Ｎが奇数（３、５、７、９、・・・、）の場合では、
［（Ｎ−１）／Ｎ］Ｔ／４        ・・・（２）
となり、周波数変換率Ｎが偶数（２、４、８、・・・、）の場合では、
Ｔ／２                          ・・・（３）
となる。
【０１３１】
このように、いずれの場合でも、従来技術の処理遅延時間Ｔよりも、処理遅延時間が短縮される。したがって、バッファメモリ２２の必要な容量は、従来技術よりも少なくなる。なお、実施の形態１と比べると、奇数次倍音では半分の処理遅延時間となるが、偶数次倍音では処理遅延時間は大きくなる。
【０１３２】
また、これまでの実施の形態と同様に、必ずしも各部分波形Ｘ１〜Ｘ４の繰返し回数を同一にする必要はない。
【０１３３】
また、偶数次倍音については、図１６（周波数変換率：Ｎ＝２）、あるいは図１７（周波数変換率：Ｎ＝４）に示す設定とすれば、偶数次倍音の場合においても、式（２）まで処理遅延時間を削減できる。
【０１３４】
また、以上の説明では、説明の便宜上、入力信号を定常的な正相弦波と仮定した。しかしながら、振幅、周期が大局的に変動するような概正相弦波や、その他、対称性を有する周期信号についても同様に適用することが可能である。
【０１３５】
さらに、以上述べた考え方を拡張し、３／４周期を処理単位とすることも可能である。
【０１３６】
（実施の形態４）
次に、図１８〜図１９を参照しながら、実施の形態１から３のいずれかの周波数変換装置を、音響装置に適用した場合について述べる。
【０１３７】
図１８（ａ）、（ｂ）は、低音域に関する倍音を生成し、バーチャルピッチ効果により低音感を増強する擬似低音再生装置の基本構成を示す。図１８（ａ）では、低域通過フィルタ１８２が、入力端子１８１から入力される入力信号から低域成分を抽出し、倍音列生成手段１８３は、その低域成分に基づいて倍音列を生成し加算器１８５へ出力する。ディレイ１８４は、低域通過フィルタ１８２と倍音列生成手段１８３に関する処理遅延時間を調整するために設けられており、ディレイ１８４により遅延された入力信号は、加算器１８５へ出力される。加算器１８５は、これら２つの入力信号を加算し、加算結果を出力端子１８６へ出力する。
【０１３８】
また、図１８（ｂ）は、図１８（ａ）の構成に変更を加えた擬似低音再生装置を示す。この擬似低音再生装置は、帯域分割手段１８７を備え、帯域分割手段１８７の後段に設けられた複数の倍音列生成手段１８８ａ〜１８８ｂは、帯域分割手段１８７により分割された各帯域信号毎に倍音列を生成する。
【０１３９】
図１８（ａ）、図１８（ｂ）に示される倍音列生成手段１８３、１８８ａ〜１８８ｂは、図１９に示すように構成することができる。図１９において、２倍周波数変換手段１９２ａ、・・・、Ｎ倍周波数変換手段１９２ｃには、実施の形態１から３で述べた周波数変換装置を用いることができる。入力端子１９１から入力信号が入力され、２倍周波数変換手段１９２ａ、・・・、Ｎ倍周波数変換手段１９２ｃが、各倍音を生成する。各倍音は、ゲイン調整器１９３ａ〜１９３ｃによりゲイン調整がされた後に、加算器１９４で合成され、加算器１９４の加算結果は、出力端子１９５から外部へ出力される。
【０１４０】
本発明により、倍音生成処理に関する処理遅延時間が削減できるため、擬似低音再生装置全体の処理遅延時間を削減できる。またディレイ１８４の遅延量もこれに伴い削減できるため、これに関するメモリ量も削減できる。
【０１４１】
ここで、各帯域の遅延量を一律に合わせる必要はない。例えば、最低限必要な処理遅延時間の範囲内で、高域側の倍音生成手段の遅延量を、低い帯域の倍音生成手段より少なくする構成も可能である。この構成は、処理遅延時間の問題がより顕著となりやすい高域側の遅延を削減できる点において、効果が高い。
【０１４２】
なお、擬似低音再生装置では低音域の信号に対する周波数変換となり原信号の１周期が長くなるため、処理遅延時間や処理メモリ量が問題になり易く、特に本発明を適用すると効果大である。また、図１８（ｂ）のように帯域分割処理を導入した構成は、本発明を実施する上での理想的な状態（周波数変換の元となる入力信号が正弦波状であること）に近づくため、適合性が高い。
【産業上の利用可能性】
【０１４３】
本発明に係る周波数変換装置は、例えば、音響分野等において好適に利用できる。
【図面の簡単な説明】
【０１４４】
【図１】（ａ）本発明の実施の形態１における周波数変換装置のブロック図  （ｂ）本発明の実施の形態１における周波数変換装置のブロック図  （ｃ）本発明の実施の形態１における周波数変換装置のブロック図
【図２】（ａ）本発明の実施の形態１における入力信号の例示図  （ｂ）本発明の実施の形態１における出力信号の例示図
【図３】（ａ）本発明の実施の形態１における出力信号の例示図  （ｂ）本発明の実施の形態１における出力信号の例示図  （ｃ）本発明の実施の形態１における出力信号の例示図
【図４】（ａ）本発明の実施の形態１におけるアドレス操作の説明図  （ｂ）本発明の実施の形態１におけるアドレス操作の説明図  （ｃ）本発明の実施の形態１におけるアドレス操作の説明図
【図５】（ａ）本発明の実施の形態１におけるアドレス操作の説明図  （ｂ）本発明の実施の形態１におけるアドレス操作の説明図
【図６】本発明の実施の形態１における処理遅延時間の説明図
【図７】本発明の実施の形態１における出力信号の例示図
【図８】（ａ）本発明の実施の形態２における入力信号の例示図  （ｂ）本発明の実施の形態２における出力信号の例示図
【図９】（ａ）本発明の実施の形態２における出力信号の例示図  （ｂ）本発明の実施の形態２における出力信号の例示図  （ｃ）本発明の実施の形態２における出力信号の例示図
【図１０】本発明の実施の形態２における出力信号の例示図
【図１１】（ａ）本発明の実施の形態２における入力信号の例示図  （ｂ）本発明の実施の形態２における出力信号の例示図
【図１２】（ａ）本発明の実施の形態２における出力信号の例示図  （ｂ）本発明の実施の形態２における出力信号の例示図  （ｃ）本発明の実施の形態２における出力信号の例示図
【図１３】（ａ）本発明の実施の形態３における周波数変換装置のブロック図  （ｂ）本発明の実施の形態３における周波数変換装置のブロック図  （ｃ）本発明の実施の形態３における周波数変換装置のブロック図
【図１４】（ａ）本発明の実施の形態３における入力信号の例示図  （ｂ）本発明の実施の形態３における出力信号の例示図
【図１５】（ａ）本発明の実施の形態３における出力信号の例示図  （ｂ）本発明の実施の形態３における出力信号の例示図  （ｃ）本発明の実施の形態３における出力信号の例示図
【図１６】本発明の実施の形態３における出力信号の例示図
【図１７】本発明の実施の形態３における出力信号の例示図
【図１８】（ａ）本発明における擬似低音再生装置のブロック図  （ｂ）本発明における擬似低音再生装置のブロック図
【図１９】本発明における倍音生成手段のブロック図
【図２０】（ａ）従来の入力信号の例示図  （ｂ）従来の出力信号の例示図
【図２１】従来の周波数変換装置のブロック図
【図２２】従来の処理遅延時間の説明図
【符号の説明】
【０１４５】
１１、１８１、１９１、２１１  入力端子
１２、２２、２１２  バッファメモリ
１３  １／２周期検出手段
１４、２４  アドレス・振幅制御手段
１５  振幅極性切り替え手段
１６、１８６、１９５、２１５  出力端子
２３  １／４周期検出手段
１８２  低域通過フィルタ
１８３、１８８ａ〜１８８ｃ  倍音列生成手段
１８４  ディレイ
１８５、１９４  加算器
１９２ａ〜１９２ｃ  周波数変換手段
１９３ａ〜１９３ｃ  ゲイン調整器
２１４  読み出しアドレス発生手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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