(57)【要約】【課題】  ＳＴＩ構造を有する半導体装置のリーク電流量を少なくする。【解決手段】半導体基板１に溝を形成して絶縁体を埋め込むことにより、第１素子領域１ｂを他の素子領域から分離すると共に、第２素子領域１ａを他の素子領域から分離する工程と、半導体基板１の第１素子領域１ｂに位置する部分及び絶縁体の第１素子領域に隣接する部分２ｂを酸化防止膜ｂで覆う工程と、半導体基板１を熱酸化することにより、第２素子領域１ａに酸化膜３ａを形成する工程と、酸化防止膜２０ｂを除去する工程と、半導体基板１を再び熱酸化することにより、第１素子領域１ｂに第１トランジスタ用の第１ゲート酸化膜を形成すると同時に第２素子領域１ａの酸化膜３ａを厚くして第２トランジスタ用の第２ゲート酸化膜を形成する工程とを具備する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第１の駆動電圧で駆動する第１トランジスタを形成するための第１素子領域を他の素子領域から分離すると共に、第２の駆動電圧で駆動する第２トランジスタを形成するための第２素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第１素子領域に位置する部分及び前記絶縁体の前記第１素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に酸化膜を形成する工程と、
前記酸化防止膜を除去する工程と、
前記半導体基板を再び熱酸化することにより、前記第１素子領域に第１トランジスタ用の第１ゲート酸化膜を形成すると同時に前記第２素子領域の前記酸化膜を厚くして第２トランジスタ用の第２ゲート酸化膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項２】
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第１の駆動電圧で駆動する第１トランジスタを形成するための第１素子領域を他の素子領域から分離すると共に、第２の駆動電圧で駆動する第２トランジスタを形成するための第２素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第２素子領域に位置する部分及び前記絶縁体の前記第２素子領域に隣接する部分を第１酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域に第１トランジスタ用の第１ゲート酸化膜を形成する工程と
前記第１酸化防止膜を除去する工程と
前記半導体基板の前記第１素子領域に位置する部分及び前記絶縁体の前記第１素子領域に隣接する部分を第２酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に第２トランジスタ用の第２ゲート酸化膜を形成する工程と、
前記第２酸化防止膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記第１ゲート酸化膜を形成する工程は、ドライ酸化法により熱酸化を行う工程であり、
前記第２ゲート酸化膜を形成する工程は、ウェット酸化法により前記第２ゲート酸化膜を前記第１ゲート酸化膜より厚く形成する工程である請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２トランジスタ用のゲート酸化膜を形成する工程は、前記第１ゲート酸化膜を形成する工程より前記半導体基板の温度を高温にする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第１の駆動電圧で駆動する第１トランジスタを形成するための第１素子領域を他の素子領域から分離すると共に、第２の駆動電圧で駆動する第２トランジスタを形成するための第２素子領域を他の素子領域から分離する工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域に第１トランジスタ用のゲート酸化膜を形成すると同時に前記第２素子領域に酸化膜を形成する工程と、
前記半導体基板の前記第１素子領域に位置する部分及び前記絶縁体の前記第１素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域の前記酸化膜を厚くして第２トランジスタ用のゲート酸化膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項６】
半導体基板に溝を形成し、該溝に素子領域を分離するための絶縁体を埋め込む工程と、
前記絶縁体を酸化防止膜で覆う工程と、
前記半導体基板の表層を熱酸化する工程と
を具備する半導体装置の製造方法。
【請求項７】
前記素子領域はトランジスタ、抵抗素子又はダイオードが形成される領域である請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁体は酸化シリコンであり、
前記酸化防止膜は窒化シリコン膜である請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
半導体基板のうち放電用のダイオードが形成される第２素子領域に位置する部分に第２導電型の不純物層を形成する工程と、
前記半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、トランジスタが形成される第１素子領域を他の素子領域から分離すると共に、前記第２素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第２素子領域に位置する部分及び前記絶縁体の前記第２素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記絶縁体をマスクとして第１導電型の不純物イオンを注入することにより、前記半導体基板の前記第１素子領域に位置する部分にソース及びドレインとなる不純物領域を形成すると同時に、前記半導体基板の前記第２素子領域に位置する部分に、前記第２導電型の不純物層の上に位置する第１導電型の不純物層を形成する工程と、
を具備し、
前記第２素子領域において前記第２導電型の不純物層と前記第１導電型の不純物層はダイオードを形成する、半導体装置の製造方法。
【請求項１０】
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、トランジスタが形成される第１素子領域を他の素子領域から分離すると共に、前記基板に抵抗が形成される第２素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第１素子領域に位置する部分及び前記絶縁体の前記第２素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記絶縁体をマスクとして不純物イオンを注入することにより、前記半導体基板の前記第１素子領域に位置する部分にソース及びドレインとなる不純物領域を形成すると同時に、前記半導体基板の前記第２素子領域に位置する部分に、抵抗となる不純物層を形成する工程を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Shallow Trench  Isolation）構造を有する半導体装置の製造方法に関する。特に本発明は、結晶欠陥を抑制することによりリーク電流量を少なくすることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、素子間を分離する構造としてＳＴＩ構造が用いられるようになっている。ＳＴＩ構造は、半導体基板のうち素子間となる部分に溝を形成し、この溝に絶縁体を埋め込んだものである。ＳＴＩ構造を採用すると素子間寸法を小さくすることができる。
図９の各図は、ＳＴＩ構造を用いた従来の半導体装置の製造方法の一部を示す断面図である。図９には、低電圧トランジスタのゲート酸化膜と高電圧トランジスタのゲート酸化膜を同一のシリコン基板上に形成する方法が示されている。
【０００３】
まず図９（Ａ）に示すように、シリコン基板１０１に溝１０１ａ,１０１ｂを形成する。そしてこの溝の中及びシリコン基板１０１上に酸化シリコン膜を例えばＣＶＤ法により形成する。次いでシリコン基板１０１上から酸化シリコン膜をＣＭＰにより除去する。このようにしてシリコン基板１０１の溝１０１ａ,１０１ｂには素子分離用の酸化シリコン１０２ａ,１０２ｂが埋め込まれる。これにより高電圧素子領域１００ａは酸化シリコン１０２ａにより他の素子から分離され、低電圧素子領域１００ｂは酸化シリコン１０２ｂにより他の素子から分離される。
【０００４】
次いで図９（Ｂ）に示すようにシリコン基板１０１を熱酸化する。この熱酸化にはウェット酸化法が用いられる。これによりシリコン基板１０１のうち、高電圧素子領域１００ａに位置する部分にはゲート酸化膜１０３ａが形成され、低電圧素子領域１００ｂに位置する部分には酸化膜１０３ｃが形成される。この状態においてゲート酸化膜１０３ａは高電圧トランジスタの動作電圧に耐えるには厚さが不十分である。
【０００５】
次いで図９（Ｃ）に示すようにゲート酸化膜１０３ａ上及び酸化シリコン１０２ａ,１０２ｂそれぞれの上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターン１１０を形成する。レジストパターン１１０は酸化膜１０３ｃ上が開口している。次いでレジストパターン１１０をマスクとしてウェットエッチングを行うことにより低電圧素子領域１００ｂから酸化膜１０３ｃを除去する。
【０００６】
次いで図９（Ｄ）に示すようにレジストパターン１１０を除去した後、シリコン基板１０１を再び熱酸化する。このときはドライ酸化法を用いる。これによりシリコン基板１０１のうち低電圧素子領域１００ｂに位置する部分にはゲート酸化膜１０３ｂが形成される。またゲート酸化膜１０３ａは厚くなり、高電圧トランジスタの動作電圧に耐える厚さになる。
【０００７】
このようにＳＴＩ構造を採用すると、酸化シリコン１０２ａ,１０２ｂを溝１０１ａ,１０１ｂに埋め込んだ後に熱酸化を行う必要がある。この熱酸化工程において雰囲気中の酸素が酸化シリコン１０２ａ,１０２ｂを経由して溝１０１ａ,１０１ｂの側壁に到達し、シリコン基板１０１のうち側壁近傍の部分を酸化して膨張させることがある。このような酸化が生じるとシリコン基板１０１に結晶欠陥が生じ、リーク電流が増加する（例えば特許文献１参照）。
【特許文献１】特開２００１−２５７２５９号公報（第３段落）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、ＳＴＩ構造を採用した場合、ＳＴＩ構造を形成した後の熱酸化工程においてシリコン基板等の半導体基板に結晶欠陥が生じ、リーク電流が増加するという課題があった。
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＳＴＩ構造を有する半導体装置の製造方法において、結晶欠陥を抑制することによりリーク電流量を少なくすることにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明にかかる半導体装置の製造方法は、
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第１の駆動電圧で駆動する第１トランジスタを形成するための第１素子領域を他の素子領域から分離すると共に、第２の駆動電圧で駆動する第２トランジスタを形成するための第２素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第１素子領域に位置する部分及び前記絶縁体の前記第１素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に酸化膜を形成する工程と、
前記酸化防止膜を除去する工程と、
前記半導体基板を再び熱酸化することにより、前記第１素子領域に第１トランジスタ用の第１ゲート酸化膜を形成すると同時に前記第２素子領域の前記酸化膜を厚くして第２トランジスタ用の第２ゲート酸化膜を形成する工程と
を具備する。
【００１０】
この半導体装置の製造方法によれば、第１素子領域に第２ゲート酸化膜となる酸化膜を形成するときに、半導体基板の第１素子領域に位置する部分及び絶縁体の第１素子領域に隣接する部分は酸化防止膜で覆われている。このため熱酸化工程において雰囲気中の酸素は絶縁体を透過しないため、半導体基板のうち絶縁体の側壁と接している部分は酸化されない。
従って半導体装置を製造する工程全体でみた場合、半導体基板のうち絶縁体の側壁と接している部分の酸化量は従来と比べて少なくなる。このため半導体基板のうち第１トランジスタが形成される領域に欠陥は入りにくくなり、第１トランジスタのリーク電流量は少なくなる。
【００１１】
本発明に係る他の半導体装置の製造方法は、
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第１の駆動電圧で駆動する第１トランジスタを形成するための第１素子領域を他の素子領域から分離すると共に、第２の駆動電圧で駆動する第２トランジスタを形成するための第２素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第２素子領域に位置する部分及び前記絶縁体の前記第２素子領域に隣接する部分を第１酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域に第１トランジスタ用の第１ゲート酸化膜を形成する工程と
前記第１酸化防止膜を除去する工程と
前記半導体基板の前記第１素子領域に位置する部分及び前記絶縁体の前記第１素子領域に隣接する部分を第２酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に第２トランジスタ用の第２ゲート酸化膜を形成する工程と、
前記第２酸化防止膜を除去する工程と、
を具備する。
【００１２】
第１ゲート酸化膜を形成する工程は、ドライ酸化法により熱酸化を行う工程であり、前記第２ゲート酸化膜を形成する工程は、ウェット酸化法により前記第２ゲート酸化膜を前記第１ゲート酸化膜より厚く形成する工程であってもよい。
この場合、前記第２トランジスタ用のゲート酸化膜を形成する工程は、前記第１ゲート酸化膜を形成する工程より前記半導体基板の温度を高温にしてもよい。この場合本発明は特に効果を発揮する。
【００１３】
本発明に係る他の半導体装置の製造方法は、
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、第１の駆動電圧で駆動する第１トランジスタを形成するための第１素子領域を他の素子領域から分離すると共に、第２の駆動電圧で駆動する第２トランジスタを形成するための第２素子領域を他の素子領域から分離する工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域に第１トランジスタ用のゲート酸化膜を形成すると同時に前記第２素子領域に酸化膜を形成する工程と、
前記半導体基板の前記第１素子領域に位置する部分及び前記絶縁体の前記第１素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域の前記酸化膜を厚くして第２トランジスタ用のゲート酸化膜を形成する工程と
を具備する。
【００１４】
本発明に係る他の半導体装置の製造方法は、
半導体基板に溝を形成し、該溝に素子領域を分離するための絶縁体を埋め込む工程と、
前記絶縁体を酸化防止膜で覆う工程と、
前記半導体基板の表層を熱酸化する工程と
を具備する。
この方法において、素子領域は、例えばトランジスタ、抵抗素子又はダイオードが形成される領域である。
【００１５】
上記した各半導体装置の製造方法において、前記絶縁体は酸化シリコンである場合、酸化防止膜は窒化シリコン膜であるのが好ましい。
【００１６】
本発明に係る他の半導体装置の製造方法は、
半導体基板のうち放電用のダイオードが形成される第２素子領域に位置する部分に第２導電型の不純物層を形成する工程と、
前記半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、トランジスタが形成される第１素子領域を他の素子領域から分離すると共に、前記第２素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第２素子領域に位置する部分及び前記絶縁体の前記第２素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記絶縁体をマスクとして第１導電型の不純物イオンを注入することにより、前記半導体基板の前記第１素子領域に位置する部分にソース及びドレインとなる不純物領域を形成すると同時に、前記半導体基板の前記第２素子領域に位置する部分に、前記第２導電型の不純物層の上に位置する第１導電型の不純物層を形成する工程と、
を具備し、
前記第２素子領域において前記第２導電型の不純物層と前記第１導電型の不純物層はダイオードを形成する。
【００１７】
本発明に係る他の半導体装置の製造方法は、
半導体基板に溝を形成し、該溝に絶縁体を埋め込むことにより、トランジスタが形成される第１素子領域を他の素子領域から分離すると共に、前記基板に抵抗が形成される第２素子領域を他の素子領域から分離する工程と、
前記半導体基板の前記第１素子領域に位置する部分及び前記絶縁体の前記第２素子領域に隣接する部分を酸化防止膜で覆う工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記絶縁体をマスクとして不純物イオンを注入することにより、前記半導体基板の前記第１素子領域に位置する部分にソース及びドレインとなる不純物領域を形成すると同時に、前記半導体基板の前記第２素子領域に位置する部分に、抵抗となる不純物層を形成する工程を具備する。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１は本発明の第１の実施形態に係る半導体チップの平面概略図である。この半導体チップは中央部１０ｂに低電圧で動作する低電圧トランジスタを複数有しており、周辺部１０ａに高電圧で動作する高電圧トランジスタを複数有している。低電圧トランジスタは半導体メモリの一部を構成しており、高電圧トランジスタはロジック回路の一部を構成している。複数の低電圧トランジスタはＳＴＩ構造により互いに分離しており、複数の高電圧トランジスタもＳＴＩ構造により互いに分離している。
【００１９】
図２及び図３の各図は、半導体チップの低電圧トランジスタ及び高電圧トランジスタを形成する方法を示す断面図であり、図１のＡ−Ａ断面に相当する。
まず図２（Ａ）に示すようにシリコン基板１の表面上に熱酸化法により酸化シリコン膜３１を形成する。次いで酸化シリコン膜３１の上にＣＶＤ法により窒化シリコン膜（ＳｉＮ膜）３２を堆積する。この窒化シリコン膜３２は後述するＣＭＰ時の研磨ストッパーとして作用するものである。
【００２０】
次いで、窒化シリコン膜３２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することにより窒化シリコン膜３２上にレジストパターンを形成する。このレジストパターンは、ＳＴＩ用の溝が形成される部分の上方が開口されている。次いでこのレジストパターンをマスクとして窒化シリコン膜３２及び酸化シリコン膜３１をエッチングする。これにより窒化シリコン膜３２及び酸化シリコン膜３１は、ＳＴＩ用の溝が形成される部分の上方が開口される。
【００２１】
この後レジストパターンを除去する。次いで窒化シリコン膜３２をマスクとしてシリコン基板１をエッチングする。これにより周辺部１０ａには、高電圧トランジスタを形成するための第２素子領域１ａを他から分離するように溝３３ａがシリコン基板１に形成される。また中央部１０ｂには、低電圧トランジスタを形成するための第１素子領域１ｂを他から分離するように溝３３ｂがシリコン基板１に形成される。
そして溝３３ａ,３３ｂそれぞれの中及びシリコン基板１上に酸化シリコン膜２を例えばＣＶＤ法により形成する。
【００２２】
次いで図２（Ｂ）に示すように、窒化シリコン膜３２を研磨ストッパーとして酸化シリコン膜２をシリコン基板１上からＣＭＰにより研磨除去する。これにより周辺部１０ａには第２素子領域１ａを他の素子領域から分離する酸化シリコン２ａがシリコン基板１に埋め込まれ、中央部１０ｂには第１素子領域１ｂを他の素子領域から分離する酸化シリコン２ｂがシリコン基板１に埋め込まれる。この際窒化シリコン膜３２はわずかに残される。
その後窒化シリコン膜３２をエッチングにより除去し、次いで酸化シリコン膜３１をエッチングにより除去する。
【００２３】
次いで図２（Ｃ）に示すように、第１素子領域１ｂを含む全面上に酸化防止膜を形成する。この酸化防止膜は例えば膜厚１０ｎｍの窒化シリコン膜であり、例えばＣＶＤ法を用いて形成される。次いで酸化防止膜全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンを用いて酸化防止膜をエッチングする。このようにして酸化防止膜２０ｂを周辺部１０ａ上から除去する。このようにして、シリコン基板１のうち第１素子領域１ｂに位置する部分及び酸化シリコン２ｂを酸化防止膜２０ｂにより覆う。このとき中央部１０ｂに位置するシリコン基板１全体を酸化防止膜２０ｂで覆ってもよい。
【００２４】
次いでシリコン基板１を例えば８２０℃に加熱することにより熱酸化する。このときの熱酸化にはウェット酸化法を用いる。これにより第２素子領域１ａのシリコン基板１には高電圧トランジスタ用のゲート酸化膜３ａが形成されるが、この状態においてゲート酸化膜３ａは高電圧トランジスタの動作電圧に耐えるには厚さが不十分である。
【００２５】
この熱酸化において、第１素子領域１ｂのシリコン基板１は酸化防止膜２０ｂで覆われているため酸化されず、また雰囲気中の酸素は酸化シリコン２ｂから遮断されていてこの酸化シリコン２ｂを透過しないため、シリコン基板１のうち酸化シリコン２ｂの側壁と接している部分は酸化されない。
【００２６】
次いで図３（Ａ）に示すように酸化防止膜２０ｂをエッチングにより除去する。
次いで図３（Ｂ）に示すようにシリコン基板１を例えば７５０℃に加熱することにより再び熱酸化する。このときの熱酸化にはドライ酸化法を用いる。これにより第１素子領域１ｂのシリコン基板１には低電圧トランジスタ用のゲート酸化膜３ｂが形成される。また第２素子領域１ａのゲート酸化膜３ａは厚くなり、高電圧トランジスタの動作電圧に耐える厚さになる。
【００２７】
次いで図３（Ｃ）に示すようにゲート酸化膜３ａ,３ｂ上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜３ａ,３ｂそれぞれの上にゲート電極４ａ,４ｂを形成する。次いでゲート電極４ａ,４ｂをマスクとしてシリコン基板１に不純物イオンを注入することにより、第２素子領域１ａに低濃度不純物層６ａを形成するとともに第１素子領域１ｂに低濃度不純物層６ｂを形成する。
【００２８】
次いでゲート酸化膜３ａ,３ｂ上を含む全面上に窒化シリコン膜を形成し、この窒化シリコン膜をエッチバックすることによりゲート電極４ａ,４ｂそれぞれの側壁にサイドウォール５ａ,５ｂを形成する。次いでゲート電極４ａ,４ｂ及びサイドウォール５ａ,５ｂをマスクとしてシリコン基板１に不純物イオンを再び注入することにより、第２素子領域１ａに高電圧トランジスタのソース及びドレインとなる不純物層７ａを形成するとともに、第１素子領域１ｂに低電圧トランジスタのソース及びドレインとなる不純物層７ｂを形成する。
【００２９】
このように本実施形態では、シリコン基板１を熱酸化して高電圧トランジスタのゲート酸化膜３ａの一部分を形成するとき、シリコン基板１のうち第１素子領域１ｂに位置する部分及び酸化シリコン２ｂは酸化防止膜２０ｂで覆われている。このため雰囲気中の酸素は酸化シリコン２ｂを透過しないため、シリコン基板１のうち酸化シリコン２ｂの側壁と接している部分は酸化されない。
従って半導体装置を製造する工程全体でみた場合、シリコン基板１のうち酸化シリコン２ｂの側壁と接している部分の酸化量は従来と比べて少なくなる。このためシリコン基板１のうち低電圧トランジスタが形成される領域に欠陥は入りにくくなり、低電圧トランジスタのリーク電流量は少なくなる。
【００３０】
図４の各図は第２の実施形態に係る半導体装置の製造方法を説明する断面図であり、図１のＡ−Ａ断面図に相当する。本実施形態において第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。まず図４（Ａ）に示すように周辺部１０ａにおいてシリコン基板１に酸化シリコン２ａを埋め込んで第２素子領域１ａを他の素子領域から分離すると共に、中央部１０ｂにおいてシリコン基板１に酸化シリコン２ｂを埋め込んで第１素子領域１ｂを他の素子領域から分離する。これら酸化シリコン２ａ,２ｂの埋め込み方法は第１の実施形態と同一である。
【００３１】
次いでシリコン基板１を例えば７５０℃で熱酸化する。このときの熱酸化にはドライ酸化法を用いる。これにより第１素子領域１ｂには低電圧トランジスタ用のゲート酸化膜３ｂが形成され、第２素子領域１ａには高電圧トランジスタ用のゲート酸化膜３ａが形成される。なおこのときの熱酸化量はゲート酸化膜３ｂの厚さにあわせているため、ゲート酸化膜３ａの厚さは高電圧トランジスタの動作電圧に耐えるには不十分である。
【００３２】
次いで図４（Ｂ）に示すように第１素子領域１ｂ上を含む全面上に酸化防止膜を形成し、この酸化防止膜をパターニングすることにより第１素子領域１ｂのゲート酸化膜３ａ及び酸化シリコン２ｂを酸化防止膜２０ｂで覆う。酸化防止膜２０ｂの形成方法は第１の実施形態と同一である。
【００３３】
次いでシリコン基板１を例えば８２０℃で再び熱酸化する。このときの熱酸化にはウェット酸化法を用いる。これによりゲート酸化膜３ａは厚くなり、高電圧トランジスタの動作電圧に耐えることができるようになる。このとき酸化シリコン２ｂは酸化防止膜２０ｂで覆われているため、雰囲気中の酸素は酸化シリコン２ｂを透過しない。このため２回目の熱酸化工程では、シリコン基板１のうち酸化シリコン２ｂの側壁と接している部分は酸化されない。
【００３４】
次いで図４（Ｃ）に示すようにゲート電極４ａ,４ｂ、サイドウォール５ａ,５ｂ、低濃度不純物層６ａ,６ｂ及び不純物層７ａ,７ｂを形成する。これらの形成方法は第１の実施形態と同一である。
この第２の実施形態においても、半導体装置を製造する工程全体でみた場合、シリコン基板１のうち酸化シリコン２ｂの側壁と接している部分の酸化量は従来と比べて少なくなる。このためシリコン基板１のうち低電圧トランジスタが形成される領域に欠陥は入りにくくなり、低電圧トランジスタのリーク電流量は少なくなる。
【００３５】
図５の各図は第３の実施形態に係る半導体装置の製造方法を示す断面図であり、図１のＡ−Ａ断面図に相当する。本実施形態において第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。まず図５（Ａ）に示すように、周辺部１０ａにおいてシリコン基板１に酸化シリコン２ａを埋め込んで第２素子領域１ａを他の素子領域から分離すると共に、中央部１０ｂにおいてシリコン基板１に酸化シリコン２ｂを埋め込んで第１素子領域１ｂを他の素子領域から分離する。これら酸化シリコン２ａ,２ｂの埋め込み方法は第１の実施形態と同一である。
【００３６】
次いで第１素子領域１ｂ上を含む全面上に酸化防止膜を形成し、この酸化防止膜をパターニングすることにより第１素子領域１ｂ及び酸化シリコン２ｂを酸化防止膜２０ｂで覆う。酸化防止膜２０ｂの形成方法は第１の実施形態と同一である。
【００３７】
次いでシリコン基板１を例えば８２０℃で熱酸化する。このときの熱酸化にはウェット酸化法を用いる。これにより第２素子領域１ａには高電圧トランジスタ用のゲート酸化膜３ａが必要な厚さに形成される。
次いで図５（Ｂ）に示すように酸化防止膜２０ｂを除去する。
【００３８】
次いで図５（Ｃ）に示すようにゲート酸化膜３ａ上を含む全面上に酸化防止膜（例えば窒化シリコン膜）を形成する。そしてこの酸化防止膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンを用いて酸化防止膜をエッチングする。このようにしてゲート酸化膜３ａ及び酸化シリコン２ａを酸化防止膜２０ａで覆う。
【００３９】
その後レジストパターンを除去する。次いでシリコン基板１を例えば７５０℃で再び熱酸化する。このときの熱酸化にはドライ酸化法を用いる。これにより第１素子領域１ｂには低電圧トランジスタ用のゲート酸化膜３ｂが形成される。
【００４０】
次いで図５（Ｄ）に示すように酸化防止膜２０ａを除去した後、ゲート電極４ａ,４ｂ、サイドウォール５ａ,５ｂ、低濃度不純物層６ａ,６ｂ及び不純物層７ａ,７ｂを形成する。これらの形成方法は第１の実施形態と同一である。
【００４１】
この第３の実施形態においても、半導体装置を製造する工程全体でみた場合、シリコン基板１のうち酸化シリコン２ｂの側壁と接している部分の酸化量は従来と比べて少なくなる。このためシリコン基板１のうち低電圧トランジスタが形成される領域に欠陥は入りにくくなり、低電圧トランジスタのリーク電流量は少なくなる。
【００４２】
また本実施形態では高電圧トランジスタ用のゲート酸化膜３ａをすべてウェット酸化法により形成している。このため、ゲート酸化膜３ａを形成しているときに酸化シリコン２ａは高濃度の酸素雰囲気に曝されないため、シリコン基板１のうち酸化シリコン２ａの側壁と接している部分の酸化量は従来と比べて少なくなる。従ってシリコン基板１のうち高電圧トランジスタが形成される領域に欠陥は入りにくくなり、高電圧トランジスタのリーク電流量は少なくなる。
【００４３】
図６の各図は第４の実施形態に係る半導体装置の製造方法を示す断面図である。これらの図は図１のＡ−Ａ断面図に相当するが、半導体チップの周辺部１０ａに位置する第２素子領域１ａ及び第３素子領域１ｃを示しており、中央部１０ｂに位置する素子領域は図示していない。第２素子領域１ａには第１〜第３の実施形態に示した高電圧トランジスタが形成され、第３素子領域１ｃにはダイオードが形成される。このダイオードは、例えば静電気を放電するための保護回路として機能する。
【００４４】
まず図６（Ａ）に示すように第２素子領域１ａ,第３素子領域１ｃに第２導電型の不純物イオンを注入してウェル１１ａ,１１ｃを形成する。次いで周辺部１０ａに酸化シリコン２ａ,２ｃを埋め込んで第２素子領域１ａ,第３素子領域１ｃそれぞれを他の素子領域から分離する。これら酸化シリコン２ａ,２ｃの埋め込み方法は第１の実施形態において酸化シリコン２ａ,２ｂをシリコン基板１に埋め込む方法と同一である。
【００４５】
次いで第３素子領域１ｃ上を含む全面上に酸化防止膜（例えば窒化シリコン膜）を形成する。次いでこの酸化防止膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして酸化防止膜をエッチングする。これにより第３素子領域１ｃのシリコン基板１及び酸化シリコン２ｃは酸化防止膜２０ｃにより覆われる。
【００４６】
次いでシリコン基板１を例えば８２０℃で熱酸化する。このときの熱酸化にはウェット酸化法を用いる。これにより第２素子領域１ａにはゲート酸化膜３ａが形成される。このとき雰囲気中の酸素は酸化シリコン２ｃから遮断されていてこの酸化シリコン２ｃを透過しないため、シリコン基板１のうち第３素子領域１ｃに位置する部分は酸化されず、また酸化シリコン２ｃの側壁と接している部分は酸化されない。
【００４７】
次いで図６（Ｂ）に示すようにゲート電極４ａ、サイドウォール５ａ、第１導電型の低濃度不純物層６ａ及び不純物層７ａを形成する。これらの工程は第１の実施形態と同一である。このとき低濃度不純物層６ａ及び不純物層７ａを形成するとき、第３素子領域１ｃのシリコン基板１にも酸化防止膜２０ｃを透過した不純物が打ち込まれ、ウェル１１ｃ上に位置する不純物層７ｃが形成される。
【００４８】
次いで図６（Ｃ）に示すように、酸化防止膜２０ｃ上を含む全面上に層間絶縁膜８を形成する。次いで層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして層間絶縁膜８、ゲート酸化膜３ａ及び酸化防止膜２０ｃをエッチングする。これにより高電圧トランジスタのゲート電極４ａ上に位置するコンタクトホール（図示せず）、不純物層７ａ上に位置するコンタクトホール８ａ、及びダイオードの不純物層７ｃの略中央上に位置するコンタクトホール８ｃが形成される。
【００４９】
次いでレジストパターンを除去した後、ゲート電極４ａ上のコンタクトホール及びコンタクトホール８ａ,８ｃそれぞれの中、ならびに層間絶縁膜８上にＡｌ合金膜などの金属膜を形成する。次いでこの金属膜をパターニングすることにより、ゲート電極４ａに接続する配線９ａ、不純物層７ａに接続する配線９ｂ及び不純物層７ｃに接続する配線９ｃが形成される。このようにすると、不純物層７ｃ及びウェル１１ｃはダイオードとして機能する。このダイオードは、例えば静電気を基板に放電してトランジスタを保護するための回路として機能する。
【００５０】
上記の工程により形成される半導体装置では、第３素子領域１ｃにおいて、シリコン基板１のうち酸化シリコン２ｃの側壁と接している部分の酸化量は従来と比べて少なくなる。このためシリコン基板１のうち第３素子領域１ｃに欠陥は入りにくくなり、ダイオードからのリーク電流量は少なくなる。
【００５１】
図７の各図は第５の実施形態に係る半導体装置の製造方法を示す断面図である。これらの図は図１のＡ−Ａ断面図に相当するが、半導体チップの周辺部１０ａに位置する第２素子領域１ａ及び第３素子領域１ｃを示しており、中央部１０ｂに位置する素子領域は図示していない。第２素子領域１ａには第１〜第３の実施形態に示した高電圧トランジスタが形成され、第３素子領域１ｃには配線の一部である抵抗が形成される。以下、第４の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５２】
まず図７（Ａ）に示すように、第４の実施形態と同一の工程により、シリコン基板１に酸化シリコン２ａ,２ｃを埋め込み、その後ゲート酸化膜３ａ、ゲート電極４ａ、サイドウォール５ａ、低濃度不純物層６ａ、不純物層７ａ、不純物層７ｃ、層間絶縁膜８、ゲート電極４ａ上に位置するコンタクトホール（図示せず）、コンタクトホール８ａ及びコンタクトホール８ｃを形成する。なお本実施形態ではコンタクトホール８ｃは同一の不純物層７ｃ上に二つ互いに離間して形成される。
【００５３】
次いで図７（Ｂ）に示すように、ゲート電極４ａ上のコンタクトホール及びコンタクトホール８ａ,８ｃそれぞれの中、ならびに層間絶縁膜８上にＡｌ合金膜などの金属膜を形成する。次いでこの金属膜をパターニングすることにより、ゲート電極４ａに接続する配線９ａ、不純物層７ａに接続する配線９ｂ及び不純物層７ｃに接続する２つの配線９ｃが形成される。２つの配線９ｃは不純物層７ｃを介して互いに接続している。このため不純物層７ｃは抵抗として機能する。
本実施形態においてもシリコン基板１のうち第３素子領域１ｃに欠陥は入りにくくなり、抵抗からのリーク電流量は少なくなる。
【００５４】
図８の各図は第６の実施形態に係る半導体装置の製造方法を示す断面図である。まず図８（Ａ）に示すようにシリコン基板１に素子分離膜である酸化シリコン１２を埋め込む。この埋め込み方法は、第１の実施形態において酸化シリコン２ａ,２ｂをシリコン基板１に埋め込む方法と略同一である。
【００５５】
次いで図８（Ｂ）に示すように、酸化シリコン１２上を含む全面上に酸化防止膜（例えば窒化シリコン膜）を形成する。次いでこの酸化防止膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして酸化防止膜をエッチングする。これにより酸化シリコン１２は酸化防止膜２０ｄにより覆われる。
【００５６】
次いでシリコン基板１を熱酸化する。これによりシリコン基板１表面のうち酸化シリコン１２画埋め込まれていない部分に酸化シリコン膜１３が形成される。酸化シリコン膜１３は、例えばゲート酸化膜であるが、これに限定されない。このとき雰囲気中の酸素は酸化シリコン２ｄから遮断されていてこの酸化シリコン２ｄを透過しないため、シリコン基板１のうち酸化シリコン２ｃの側壁と接している部分は酸化されない。
次いで図８（Ｃ）に示すように酸化防止膜２０ｄを除去する。
本実施形態においてもシリコン基板１に発生する結晶欠陥を抑制することができる。
【００５７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００５８】
【図１】第１の実施形態に係る半導体チップの平面概略図。
【図２】（Ａ）は半導体チップ上のトランジスタの製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。
【図３】（Ａ）は図２（Ｃ）の次の工程を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。
【図４】（Ａ）は第２の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。
【図５】（Ａ）は第３の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図、（Ｄ）は（Ｃ）の次の工程を示す断面図。
【図６】（Ａ）は第４の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。
【図７】（Ａ）は第５の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図。
【図８】（Ａ）は第６の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図
【図９】（Ａ）はＳＴＩ構造を用いた従来の半導体装置の製造方法の一部を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図、（Ｄ）は（Ｃ）の次の工程を示す断面図。
【符号の説明】
【００５９】
１,１０１…シリコン基板、１ａ…第２素子領域、１ｂ…第１素子領域、１ｃ…第３素子領域、２…酸化シリコン膜、２ａ,２ｂ,２ｃ,１０２ａ,１０２ｂ…酸化シリコン、３ａ,３ｂ,１０３ａ,１０３ｂ…ゲート酸化膜、４ａ,４ｂ…ゲート電極、５ａ,５ｂ…サイドウォール、６ａ,６ｂ…低濃度不純物層、７ａ,７ｂ,７ｃ…不純物層、８…層間絶縁膜、８ａ,８ｃ…コンタクトホール、９ａ,９ｂ,９ｃ…配線、１０ａ…周辺部、１０ｂ…中央部、１１ａ,１１ｃ…ウェル、２０ａ,２０ｂ,２０ｃ,２０ｄ…酸化防止膜、３１…酸化シリコン膜、３２…窒化シリコン膜、３３ａ,３３ｂ,１０１ａ,１０１ｂ…溝、１１０…レジストパターン、１００ａ…高電圧素子領域、１００ｂ…低電圧素子領域、１０３ｃ…酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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