(57)【要約】  【課題】  多電源の半導体集積回路装置において、信頼性保持のためには各々の電源間に静電保護素子が多数必要になり、チップ面積の増大を招いてしまう。  【解決手段】半導体基板上に、分離して搭載されかつそれぞれ異なる電源系で駆動される複数の回路系と、少なくともひとつの静電保護回路とを備えた半導体集積回路チップと、前記半導体集積回路チップの前記回路系に、少なくとも1層の配線層をもつ配線部材４を介して接続された外部接続端子５を具備し、前記半導体集積回路チップ１の前記回路系の電源線およびグランド線のそれぞれが前記静電保護回路２を介して接続されるように、前記配線部材に設けられた導電プレーン４３を介して共通接続されたことを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に、分離して搭載されかつそれぞれ異なる電源系で駆動される複数の回路系とを備えた半導体集積回路チップと、
前記半導体集積回路チップの前記回路系に、少なくとも1層の配線層をもつ配線部材を介して接続された外部接続端子を具備し、
前記半導体集積回路チップの前記複数の回路系の電源線が静電保護回路を介して、前記配線部材に設けられた導電プレーン上で共通接続されたことを特徴とする半導体集積回路装置。
【請求項２】
前記静電保護回路は前記半導体集積回路チップ内に形成されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記導電プレーンは、グランド電位に接続されている請求項1または２に記載の半導体集積回路装置。
【請求項４】
前記導電プレーンは、電源電位に接続されている請求項1または２に記載の半導体集積回路装置。
【請求項５】
前記導電プレーンは、同一層上で複数の領域に分割されており、領域ごとに異なる電源電位に分割されて接続されている請求項1または２に記載の半導体集積回路装置。
【請求項６】
前記導電プレーンは、同一層上で複数の領域に分割されており、電源電位に接続された領域と、グランド電位に接続された領域とを含む請求項１または２に記載の半導体集積回路装置。
【請求項７】
前記導電プレーンは、絶縁層をはさむように形成された複数層の導電プレーンを有し、その少なくとも1層がグランド電位に接続されている請求項1乃至６のいずれか記載の半導体集積回路装置。
【請求項８】
前記導電プレーンは、配線基板上に設けられており、前期配線基板に設けられたスルーホールを介して前記半導体集積回路チップと電気的に接続されている請求項1乃至７のいずれかに記載の半導体集積回路装置。
【請求項９】
前記導電プレーンは、前記配線基板表面のほぼ全体にわたって形成されている請求項１乃至８のいずれかに記載の半導体集積回路装置。
【請求項１０】
前記導電プレーンは、導体リングである請求項１乃至８のいずれかに記載の半導体集積回路装置。
【請求項１１】
前記導電プレーンは、多層配線基板の1層を構成している請求項１乃至１０のいずれかに記載の半導体集積回路装置。
【請求項１２】
前記外部接続端子は前記樹脂パッケージの下面に導出された面実装用端子である請求項１乃至１１のいずれかに記載の半導体集積回路装置。
【請求項１３】
前記外部接続端子はボールグリッドアレイである請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記外部接続端子はピングリッドアレイである請求項１２に記載の半導体集積回路装置。
【請求項１５】
前記半導体集積回路装置はCSPタイプであることを特徴とする請求項１乃至１４のいずれかに記載の半導体集積回路装置。
【請求項１６】
前記静電保護回路は、前記配線部材上に配設されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１７】
前記静電保護回路は、前記導電プレーンに搭載されたチップ部品であることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置にかかり、特に静電保護回路の挿入構造に関するものである。
【背景技術】
【０００２】
一般に、フリップチップ方式のＬＳＩは、チップの周辺部にプロービングパッド、その内側領域に入出力回路セルや入出力回路へ電源電圧を供給する入出力回路用電源供給セルおよびＬＳＩ内部論理回路へ電源電圧を供給するＬＳＩ内部論理回路用電源供給セルなどのＬＳＩ周辺回路素子がある一定のピッチで配置され、これらＬＳＩ周辺回路素子の内側領域に前記ＬＳＩ内部論理回路などのセル領域が配置されている。
さらにチップの表面に、端子パッドとＬＳＩを繋ぐ再配列配線が配置されている。これら回路素子を駆動するための電源電圧を供給する電源ラインとしては、ＬＳＩ周辺回路素子の上部に配置されたＬＳＩ周辺回路用電源ラインと、ＬＳＩ内部論理回路周辺に配置されたＬＳＩ内部論理回路用電源ラインが在り、それぞれ電気的に分離されて配置されている。なおここでフリップチップパッケージは、スティフナに形成されたボールグリッドアレイ（ＢＧＡ）を含むパッケージ等が用いられる。
【０００３】
ところでこのような半導体集積回路装置においては、静電保護回路として 図２１に示すように信号端子１００２と電源端子１００１及び接地（ＧＮＤ）端子１００３の間にそれぞれダイオード１００４，１００５を接続した構成が用いられている。
この構成により、信号端子１００２と電源端子１００１との間に静電気によって電位が発生した時、信号端子１００２の電位が高い場合にはダイオード１００４の順方向により電源端子１００１に電荷が抜け、電位が低い場合にはダイオード１００４の逆方向の降伏現象により信号端子１００２に電荷が抜けて静電気による内部回路１００６の破壊が防止される。
一方、信号端子１００２とＧＮＤ端子１００３との間に静電気によって電位が発生した時、信号端子１００２の電位が低い場合にはダイオード１００５の順方向により信号端子１００２に電荷が抜け、電位が高い場合にはダイオード５の逆方向の降伏現象によりＧＮＤ端子１００３に電荷が抜け静電気による内部回路１００６の破壊が防止される。
また、電源端子１００１とＧＮＤ端子１００３との間に静電気によって電位が発生した時、電源端子１００１の電位が低い場合にはダイオード１００４，１００５の順方向により電源端子１に電荷が抜け、電位が高い場合にはダイオード１００４，１００５の逆方向の降伏現象によりＧＮＤ端子１００３に電荷が抜け静電気による内部回路１００６の破壊が防止される。
【０００４】
このような状況の中で、アナログ・ディジタル混載ＬＳＩにおいて、アナログ・ディジタルの電源端子及びＧＮＤ端子をそれぞれ共通にすると、配線及びボンディングワイヤーの共通インピーダンスによるノイズの回り込みにより、所望の特性が得られなくなるため、電源系をそれぞれ分離することで所望の特性を得るという方法をとっていた。このため、異なる電源系間の素子の静電破壊を防ぐ為、全ての電源系間に静電保護回路を挿入するという方法がとられている。
【０００５】
しかしながらこの半導体集積回路装置は、電源系の分離数が多くなることにより、各電源系間に保護回路を挿入しなければならなくなり、電源系の数をＮとすると保護回路の数が２Ｎ（Ｎ−１）となる為、保護回路の数が膨大となり、チップ面積が大きくなるという欠点があった。
【０００６】
そこで図２２に示すように、半導体チップ１１００内にコモンバス１１０１を設け、各電源端子１０１１，１０１２，１０１３，１０１４，１０１５とコモンバス１１０１の間に静電保護回路１０２１，１０２２，１０２３，１０２４，１０２５を接続し、各ＧＮＤ端子１００３，１０３２，１０３３，１０３４，１０３５とコモンバス１１０１の間に静電保護回路１０４１，１０４２，１０４３，１０４４，１０４５を接続し、静電保護回路１０２１の数を低減する方法が提案されている。このような静電保護回路１０２１，１０２２，１０２３，１０２４，１０２５，１０４１，１０４２，１０４３，１０４４，１０４５はダイオードのアノード端子１０５１をコモンバスに接続し、カソード端子１０５２を電源端子もしくはＧＮＤ端子に接続している。コモンバス１０１は最低電位のＧＮＤ端子１０３６に接続されている（特許文献１参照）。
【０００７】
しかしながら、コモンパスを形成しようとすると、配線に制約が生じパターン占有面積増大の原因となる。また、多層構造で再配列配線を行おうとすると、配線長が伸び、配線インピーダンスの増大を招き駆動速度低下の原因となりやすい。
【０００８】
【特許文献１】特開平８−１４８６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、従来の半導体集積回路装置では、高速にデータ転送を行う手法として、データのビット幅を増大させると、入出力回路セルの数が増加し、それら入出力回路セルに供給する入出力回路用電源供給セルが必要とする静電保護回路の増大を招くという問題がある。そこで、この解決策として、静電保護回路を共通接続し、静電保護回路を少なくしようとすると、コモンパスを形成する必要があり、コモンパスの形成には制約があり、これが半導体集積回路装置の小型化、高集積化を阻む大きな問題となっていた。
【００１０】
本発明は前記実情に鑑みてなされたもので、小型化、高集積化が可能でかつチップの設計自由度の高い半導体集積回路装置を提供することを目的とする。
また、高速動作の可能な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
そこで本発明では、半導体基板上に、分離して搭載されかつそれぞれ異なる電源系で駆動される複数の回路系とを備えた半導体集積回路チップと、前記半導体集積回路チップの前記回路系に、少なくとも1層の配線層をもつ配線部材を介して接続された外部接続端子を具備し、前記半導体集積回路チップの前記複数の回路系の電源線のそれぞれが前記静電保護回路を介して、前記配線部材に設けられた導電プレーン上で共通接続されたことを特徴とする。
【００１２】
この構成により、回路系の共通接続によって、電源線とグランド線との間にそれぞれダイオードなどの静電保護回路が配置されており、しかもこの共通接続が半導体集積回路チップ内ではなく配線部材に設けられた導電プレーンで実現されているため、チップ面積の増大を招くことなく、低インピーダンスで接続することができる。また、半導体集積チップ上で、直接グランドがつながっているのに比べて、ノイズがチップ内に伝達されるのを防ぐことができる。したがって高速動作が可能であり、半導体集積回路装置の小型化、高集積化が可能となる。また、共通パスを形成する導電プレーンは半導体集積回路チップの外部に形成されるため、半導体集積回路チップの設計の自由度を高めることが可能となる。なお、信号端子と、電源線と、グランド線との間にそれぞれダイオードなどの静電保護回路が配置されるように接続するのが望ましい。また、すべての回路系が共通接続されるようにするのが望ましいが、必ずしもすべてでなくても、複数の回路系が共通接続されていればよい。
【００１３】
また、本発明は、前記静電保護回路が、チップ表面に形成されているものを含む。
この構成により、静電保護回路が半導体チップに集積化されているため、接続が容易である。
【００１４】
また、前記導電プレーンは、グランド電位に接続されているものを含む。
この構成により、保護回路として電荷を逃がしやすいためノイズの低減をはかることができる。
【００１５】
また、前記導電プレーンは、電源電位に接続されているものを含む。
この構成により、保護回路との接続が容易となるのみならず、電源配線の配線長を低減あるいはそろえることができ、電圧降下を防止することが可能となる。
また、前記導電プレーンは、同一層上で複数の領域に分割されており、領域ごとに異なる電源電位に分割されて接続されているものを含む。ただし、半導体集積回路チップ上で異電源間を保護回路を介して接続している。
この構成により、アナログ回路では特にノイズの低減をはかることができる。
【００１６】
また、前記導電プレーンは、同一プレーン内で複数の領域に分割されており、電源電位に接続された領域と、グランド電位に接続された領域とを含む。
この構成により、1層の導電性層で電源プレーンとグランドプレーンとを具備しており、
静電保護回路との接続に際し、接続の自由度が高いものとなる。
【００１７】
また、前記導電プレーンは、絶縁層をはさむように形成された複数層の導電プレーンで構成され、その少なくとも1層がグランド電位または電源電位に接続されているものを含む。
この構成により、接続の自由度が増大し、半導体集積回路チップ内での電源配線の引き回しを低減することができる。
【００１８】
また、前記導電プレーンは、配線基板上に設けられており、前記配線基板に設けられたスルーホールを介して前記半導体集積回路チップと電気的に接続されているものを含む。
また、前記導電プレーンは、前記配線基板表面のほぼ全体にわたって形成されているものを含む。
この構成によれば、基板表面全体を有効に利用し、スルーホールを形成する領域を除いてほぼ表面全体を覆うように形成することにより、より低抵抗化をはかることができるとともに、配線の引き回しの自由度も高められる。
【００１９】
さらにまた、前記導電プレーンは、導体リングである。
この構成により、電源線あるいはグランド線との接続部位を外周から所定の距離だけ離間した位置にすることができ、配線長をそろえる構成が可能となる。
また、前記導電プレーンは、多層配線基板の1層を構成しているものを含む。
【００２０】
また、前記外部接続端子は前記樹脂パッケージの下面に導出された面実装用端子であるものを含む。
また、前記外部接続端子はボールグリッドアレイやピングリッドアレイであるものを含む。
さらにまた、前記半導体集積回路装置はCSPタイプであるものを含む。
【００２１】
また、前記半導体集積回路装置はＤＲＡＭを含む場合がある。
半導体集積回路装置は、電源電圧の降下が誤動作を誘起することがあるため、電源配線の引き回しをできるだけ少なくする必要があるが、本発明の構成によれば、導体プレーンを介して電源線などを共通接続することができるため、配線の引き回しを最小限に抑えることが可能となる。従ってチップ面積の増大を招くことなく、ＩＲドロップの小さい半導体集積回路装置を提供することができる。
望ましくは、この半導体集積回路装置は、表面に再配列配線を備え、フェースダウンで配線基板に接続するフリップチップ方式のＬＳＩであることを特徴とする。
また、本発明の半導体集積回路は、前記静電保護回路が、前記配線部材上に配設されているものを含む。
この構成により、空き領域を利用してダイオードを集積回路によって形成すればよく、よりチップ占有面積の低減をはかることができるうえ、さらなるノイズの低減をはかることができる。
更にまた本発明の半導体集積回路は、前記静電保護回路が、前記導電プレーンに搭載されたチップ部品であるものを含む。
この構成により、チップ占有面積の低減をはかることができるという利点に加えて、製造が容易となる。
【発明の効果】
【００２２】
以上説明してきたように、本発明の半導体集積回路装置によれば、半導体集積回路チップ内ではなく配線部材に設けられた導電プレーンで回路系の電源電圧の等しい電源またはグランドを共通接続することにより電源線とグランド線との間にそれぞれ配される静電保護回路が共用されており、チップ面積の増大を招くことなく、低インピーダンスで接続することができる。また、ノイズがチップ内に伝達されるのを防ぐことができるため、高速動作が可能であり、半導体集積回路装置の小型化、高集積化が可能となる。また、共通パスを形成する導電プレーンは半導体集積回路チップの外部に形成されるため、半導体集積回路チップの設計の自由度を高めることが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について説明する。
(第１の実施の形態)
この半導体集積回路装置は、図１に構造説明断面図、図２乃至図９に半導体チップから各層の平面図および断面図を示すように、導電プレーンをもつ多層構造の配線基板に半導体チップ１を搭載し、半導体チップ内に設けられた静電保護素子２への接続を導電プレーン４３で電源線を共通接続するようにしたものである。各層はそれぞれ重ね合わせるとスルーホールが符合し、スルーホールを介して接続するように形成されている。
【００２４】
すなわち、図１に示すように、半導体チップ１内に、分離して搭載されかつそれぞれ異なる電源系で駆動される第1乃至第4の回路系と、少なくともひとつの静電保護素子２とを備えており、前記半導体チップの前記回路系に、配線基板４を介して接続された外部接続端子を構成するボールグリッドアレイ（ＢＧＡ）ＶＳＳ０１〜ＶＳＳ０４と、前記半導体チップ１を覆う樹脂パッケージ３とを具備し、前記半導体チップの前記回路系の信号線ＳＩＧ１〜ＳＩＧ８、電源線ＶＤＤ１〜ＶＤＤ４およびグランド線ＶＳＳ１〜ＶＳＳ４のそれぞれが前記静電保護素子２を介して接続されるように、前記配線基板４に設けられた導電プレーン４３を介して共通接続されたことを特徴とする。この導電プレーン４３は、半導体チップの搭載される配線基板４のほぼ全面に形成されている。
【００２５】
この配線基板４は、樹脂基板４０表面に形成された銅パターンからなる第３層配線４１と、この上層に樹脂層からなる絶縁層４２を介して形成されたグランドプレーンとしての導電プレーン４３と、さらにこの上層に、ポリイミド樹脂層からなる絶縁層４４を介して形成された第１層配線４５と、この上層を覆うポリイミド樹脂層からなる絶縁層４６と、窒化シリコン膜からなるパッシベーション膜４７と、前記基板の裏面側に形成され、ボールグリッドアレイを構成するＶＳＳ０１〜ＶＳＳ０４に接続される第４層配線４８、ポリイミド樹脂からなる絶縁層４９とを具備している。
【００２６】
一方半導体チップ１は図２に上面図を示すように配線基板４上にフリップチップ方式で実装されたシリコンチップである。この図では半導体チップの端子１１が１６個見えるように描かれているが、実際はフリップチップであるため端子１１は見えていない。図３は半導体チップ１の裏面を示す図である。
【００２７】
次にこの半導体チップ1について説明する。
まず図４に示すように、シリコン基板１表面に形成された入出力セルや電源セル（Ｉ／Ｏセル領域）と、ＤＲＡＭやアナログ回路などを形成した素子領域（内部回路領域）とを備え、これらのＤＲＡＭやアナログ回路に対し、層間絶縁膜（図示せず）に形成されたコンタクトにコンタクトするように第１層アルミニウム配線を形成するとともにさらにコンタクトを介して第２層アルミニウム配線を形成し、検査用のプロ−ビングパッド１０および再配列配線用パッド（図示せず）が形成されている。なお、配線パターン間および配線層間は窒化シリコン膜からなる層間絶縁膜で被覆されている。また入出力セルはダイオードからなる静電保護素子２を具備している。
【００２８】
ここでは、層間絶縁膜にコンタクトホールを形成し、プロ−ビングパッド１０を露呈せしめ、プローブによってプロ−ビングテストを行うことができるようになっている。プロ−ビングパッド１０は、各辺ＶＤＤ１、ＳＩＧ３、ＳＩＧ４、ＶＳＳ１、ＶＤＤ２、ＳＩＧ５、ＳＩＧ５、ＶＳＳ２、ＶＤＤ３、ＳＩＧ７、ＳＩＧ８、ＶＳＳ３、ＶＤＤ４、ＳＩＧ１、ＳＩＧ２、ＶＳＳ４である。
【００２９】
そしてさらに、この上層に形成された絶縁保護膜（図示せず）上に再配列配線１２が形成されており、図５に示すようにバリアメタルを介して半田バンプ１１に接続されている。このようにして半導体チップ表面全体に半田バンプが形成されているが、半導体チップ内部では図５に点線で示したような接続はなされていないため、配線長が短くなっている。なお図４および図５中、細線は半導体チップに形成された配線層であり、太い線は絶縁保護膜上に形成された再配列配線１２を示すものとする。
【００３０】
このようにして、再配列配線によって図３に示したように、この半導体チップ１上の接続端子は半田バンプ１１が１６個裏面全体に配列されたかたちとなっている。
なお、この半導体チップにおいては、すべての端子ＶＤＤ１、ＳＩＧ３、ＳＩＧ４、ＶＳＳ１、ＶＤＤ２、ＳＩＧ５、ＳＩＧ５、ＶＳＳ２、ＶＤＤ３、ＳＩＧ７、ＳＩＧ８、ＶＳＳ３、ＶＤＤ４、ＳＩＧ１、ＳＩＧ２、ＶＳＳ４にプロ−ビングパッドを形成しているが、プロービングテストの必要な入出力回路にのみプロ−ビングパッドを形成し、他の入出力回路はプロ−ビングパッドを具備しないようにすることによっても機能を低下させることなく、素子面積の低減をはかることが可能である。
【００３１】
次に、配線基板を構成する個々の導電体層について説明する。
図６に第１層の信号線４５について説明する。この信号線４５は半導体チップ１の半田バンプ１１に接続されている。ここではスルーホールH１を介して配線基板上で広がる方向に配線が伸張し、信号線４５を構成している。この第１層の信号線４５の面上に半導体チップ１がフリップチップ方式で実装され、電源線である、半導体チップ１の中心部に位置する４つの半田バンプは、この第１層の信号線４５上を覆う絶縁層４６、パッシベーション膜４７を貫通するスルーホールＨ1VSS1〜Ｈ1VSS4を介して下層の導電プレーン（第２層配線）に接続される。そしてこの電源端子ＶＳＳ１〜ＶＳＳ４はさらに第３層配線を貫通するように設けられたスルーホールＨ3VSS1〜Ｈ3VSS4を介してそれぞれ図１０に示す外部接続端子としてのＢＧＡに接続される。
一方半導体チップ１の４隅に位置する電源線ＶＤＤ１〜ＶＤＤ４は、この第１層の配線４５上を覆う絶縁層４６、パッシベーション膜４７を貫通するスルーホールＨ1VDD1〜Ｈ1VDD4、下層の導電プレーン（第２層配線）を貫通するスルーホールＨ2VDD1〜Ｈ2VDD4を介して第３層配線を通り、それぞれ図１０に示す外部接続端子としてのＢＧＡに接続される。
【００３２】
図７に本発明の導電プレーンに４３について説明する。この導電プレーン４３は配線基板のほぼ全面を覆うよう形成されている。ここでは中央部に位置する×点で示されているコンタクトＣ１〜Ｃ４で前記グランド線ＶＳＳ１〜ＶＳＳ４が接続されており、他の配線はここでも○で示されるスルーホールH２（Ｈ2VSS1〜Ｈ2VSS4…）を介して下層に位置する第３層配線４１に接続される。ここでも図７（ａ）は上面図、図７（ｂ）は図７（ａ）のＡ−Ａ断面図である。
【００３３】
図８に本発明の第３層配線４６について説明する。この第３層配線４６は半導体チップのほぼ全面に均一に分散するように形成されている。ここでも図８（ａ）は上面図、図８（ｂ）は図８（ａ）のＡ−Ａ断面図である。ここでもスルーホールH３を介して図９に示すように第４層配線４８に接続される。
【００３４】
図９に本発明の第４層配線４８について説明する。この第４層配線４３は半導体チップのほぼ全面を覆うように形成されている。ここでも図９（ａ）は上面図、図９（ｂ）は図９（ａ）のＡ−Ａ断面図である。ここでもスルーホールH４を介して図１０に示すように配線基板裏面に均一に配列されたＢＧＡ５（外部接続端子）に接続するために形成される。
この構成によれば、信号端子と電源線とグランド線との間にそれぞれ静電保護回路２が配置されており、グランド線の接続が半導体チップ１内ではなく導電プレーン４３で実現されているため、チップ面積の増大を招くことなく、低インピーダンスで接続することができる。したがって高速動作が可能であり、半導体集積回路装置の小型化、高集積化が可能となる。また、共通パスを形成する導電プレーンは半導体集積回路チップの外部に形成されるため、半導体集積回路チップの設計の制約もなく設計の自由度を高めることが可能となる。
【００３５】
（第２の実施の形態）
なお、前記実施の形態では、配線基板４に形成した導電プレーン４３をグランド線としたが、本実施の形態では、図１１および図１２（ａ）および（ｂ）に示すように導電プレーン４３で構成されたグランド線に加え、１層の導電プレーン４３Ｓおよび絶縁層４４Ｓを付加し、この導電プレーンを電源線としたことを特徴とする。この導電プレーン４３Ｓでは電源線がコンタクトＣＤ１〜ＣＤ４を介して接続されている。
他部については前記第１の実施の形態と同様である。
なお同一部位には同一符号を付した。
この構成により、グランド線に加え、電源線も導電プレーン４３で構成しているため、安定な電位を供給することができ、ノイズの低減をはかることができる。
【００３６】
（第３の実施の形態）
なお、前記実施の形態では、導電プレーンはひとつの電位に接続したが、本実施の形態では、図１３および図１４（ａ）および（ｂ）に示すように、導電プレーンを２分割し、外側のコの字状領域では電源プレーン４３ｂを構成し、その内側に所定の間隔を隔てて内側領域をグランドプレーン４３ａとしたことを特徴とする。このグランドプレーン４３ａではグランド線がコンタクトＣ１〜Ｃ４を介して接続されている。この電源プレーン４３ｂでは電源線がコンタクトＣＤ１〜ＣＤ４を介して接続されている。
他部については前記第１の実施の形態と同様である。
なお同一部位には同一符号を付した。
この構成により、積層数を増大することなく、1枚の導電層上で２つの電位の導電プレーンを形成することができ、小型で回路設計の自由度の高いものとなる。
【００３７】
（第４の実施の形態）
なお、前記実施の形態では、導電プレーンはひとつの電位に接続したが、本実施の形態では、図１５、図１６（ａ）および（ｂ）、図１７（ａ）および（ｂ）、図１８（ａ）および（ｂ）、に示すように、信号線層内にリング状の導電性層を形成しこれをとしたことを特徴とする。
前記第１の実施の形態の第３層配線内にリング状の導電体層を挿入し、これを共通接続するようにしてもよい、これにより導電プレーン内を信号用配線領域として使用可能であるため、１層少なくすることも可能で、しかも電源の引きまわし長さを一定にし易いという特徴を有する。図１６（ａ）および（ｂ）、図１７（ａ）および（ｂ）、図１８（ａ）および（ｂ）は、それぞれ、導電プレーン、第３の信号線層、第４の信号線層を示す。若干前記第１の実施の形態と異なっているが、おおむね類似している。
【００３８】
（第５の実施の形態）
なお、前記第１の実施の形態では、配線基板表面のほぼ全体に導電プレーンを形成したが、一部領域に導電プレーンを形成してもよい。図１９（ａ）乃至（ｈ）は導電プレーンの形状を示す変形例である。
【００３９】
図１９（ａ）は配線基板表面の外周を残して導電プレーンを形成したもので、この構成により、実装に際し、樹脂パッケージの側面を樹脂封止することなく露呈させて使用する場合にも、この導電プレーンと絶縁層との界面から水分が浸入して素子に劣化が生じるおそれはない。
【００４０】
図１９（ｂ）は配線基板表面の内部に２箇所の欠如部４３ｖを残して導電プレーンを形成したもので、この部分に上層から下層にスルーホールを形成し、接続するような場合、この欠如部４３ｖにスルーホールを形成することにより、短絡を防止することができ、信頼性の向上を図ることができる。
【００４１】
図１９（ｃ）は配線基板表面の周縁部に欠如部４３ｖを残して導電プレーンを形成したもので、上記例と同様の効果がある。
【００４２】
図１９（ｄ）は配線基板表面の領域を複数の領域に分割するように欠如部４３ｖを残して導電プレーンを形成したもので、欠如部４３ｖが分割形成されており、欠如部に、異なる信号系の配線を配置することにより、各信号系が導電プレーンを介して分離されていることになり、クロストーク防止効果もある。
例と同様の効果がある。
【００４３】
図１９（ｅ）は配線基板表面の中央に位置する円状の領域に導電プレーンを形成したもので、欠如部４３ｖが４隅に位置するように形成されており、チップから導電プレーンへの距離が等しくなるように配線を配置することができる。
【００４４】
図１９（ｆ）は配線基板表面の中央に台形状の領域に導電プレーンを形成したもので、欠如部４３ｖが２つの領域に広がるようになっている。
【００４５】
図１９（ｇ）は配線基板表面の中央にリング状の導電プレーンを形成したもので、欠如部４３ｖが２つの領域に広がるようになっており、かつ導電プレーンへの接続距離も短くかつ均一となるように形成可能である。
【００４６】
図１９（ｈ）は配線基板表面の中央に四角リング状の導電プレーンを形成したもので、欠如部４３ｖが２つの領域に広がるようになっており、かつ導電プレーンへの接続距離も短くかつ均一となるように形成可能である。
【００４７】
（第６の実施の形態）
なお、前記第３の実施の形態では、１層で電源プレーンとグランドプレーンを形成したが、その形状分割例を図２０（ａ）および（ｂ）に示す。
これらの構造によってはパターン配列に応じて適時変更可能である。
図２０（ａ）は、電源プレーン４３ＤＤをコの字状に囲むようにグランドプレーン４３ＳＳを形成したものである。
図２０（ｂ）は、電源プレーン４３ＤＤの周囲を囲むようにグランドプレーン４３ＳＳを形成したものである。
なお前記実施の形態では、フリップチップパッケージについて説明したが、必ずしもフリップチップパッケージに限定されることなく、ワイヤボンディングを含むパッケージにも適用可能である。
また、この構成は、ウェハレベルで、実装を行い、ＢＧＡなどの端子形成後、ダイシングを行うチップサイズパッケージ（ＣＳＰ）の場合にも適用可能であることはいうまでもない。
【００４８】
なお、前記多層配線基板の形成に際しては、樹脂基板上に導体パターンの成膜、フォトリソグラフィによるパターニング、絶縁層の形成、フォトリソグラフィによるスルーホールの形成を順次繰り返すことによって容易に形成可能である。
また、プリプレグと呼ばれる半硬化の樹脂基板に配線層パターンを形成し、積層硬化させることによっても容易に形成可能である。
また、多層配線を形成し、これを半導体チップに貼り付けることによっても形成可能である。
さらにまた、導体パターンを形成したフィルムキャリア上に半導体チップを搭載するとともに、導電プレーンとなる銅箔を挟んで封止した半導体装置などにも適用可能であることはいうまでもない。
加えて、前記実施の形態では、静電保護素子は半導体チップ上に搭載したが、導電プレーンに集積化してもよい。これによりさらにチップ面積の低減を図ることができる。
【産業上の利用可能性】
【００４９】
本発明によれば、ノイズの低減が可能でより小型化高集積化をはかることができ、また多電位を必要とする半導体装置の実装に有効であることから、ＤＲＡＭ、ＳＲＡＭまたはアナログ回路を混載したLSIに適用可能であり、小型のＬＳＩを形成することが可能となる。
【図面の簡単な説明】
【００５０】
【図１】第１の実施の形態の半導体集積回路装置の断面図である。
【図２】同半導体チップおよびパッケージを示す図である。
【図３】同半導体チップの裏面図である。
【図４】同半導体チップの拡大図である。
【図５】同半導体チップの再配列配線後の表面を示す図である。
【図６】（ａ）（ｂ）はそれぞれ半導体集積回路装置の第１層配線を示す平面図および断面図である。
【図７】（ａ）（ｂ）はそれぞれ半導体集積回路装置の第２層配線を示す平面図および断面図である。
【図８】（ａ）（ｂ）はそれぞれ半導体集積回路装置の第３層配線を示す平面図および断面図である。
【図９】（ａ）（ｂ）はそれぞれ半導体集積回路装置の第４層配線を示す平面図および断面図である。
【図１０】第１の実施の形態の半導体集積回路装置の封止後の裏面図である。
【図１１】第２の実施の形態の半導体集積回路装置の断面図である。
【図１２】（ａ）（ｂ）はそれぞれ同半導体集積回路装置の第３層配線を示す平面図および断面図である。
【図１３】第３の実施の形態の半導体集積回路装置の断面図である。
【図１４】（ａ）（ｂ）はそれぞれ同半導体集積回路装置の第２層配線を示す平面図および断面図である。
【図１５】第４の実施の形態の半導体集積回路装置の断面図である。
【図１６】（ａ）（ｂ）はそれぞれ同半導体集積回路装置の第２層配線を示す平面図および断面図である。
【図１７】（ａ）（ｂ）はそれぞれ半導体集積回路装置の第３層配線を示す平面図および断面図である。
【図１８】（ａ）（ｂ）はそれぞれ半導体集積回路装置の第４層配線を示す平面図および断面図である。
【図１９】（ａ）乃至（ｈ）は導電プレーンの変形例を示す平面図である。
【図２０】（ａ）および（ｂ）は導電プレーンの変形例を示す平面図である。
【図２１】従来例の静電保護回路を示す説明図である。
【図２２】従来例の静電保護回路を用いた半導体装置を示す図である。
【符号の説明】
【００５１】
１  半導体チップ
２  静電保護素子
３  樹脂パッケージ
４  配線基板
５  外部接続端子（ＢＧＡ）
４０  樹脂基板
４１  第３配線層
４２  絶縁層
４３  導電プレーン（第２配線層）
４４  絶縁層
４５  第１配線層
４６  絶縁層
４７  パッシベーション膜
４８  第４配線層
４９  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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