(57)【要約】【課題】  ロジック回路製造プロセスで製造される不揮発性メモリセルを有する半導体記憶装置のコア構成を提供する。【解決手段】  書き込みデータは、シリアル出力データ端子ＳＤＩＮからシフトレジスタ４にシリアルに設定された後、データＱ<n:0>として、不揮発性メモリセルを含むｎ個のビットセル２に書き込まれる。データ読み出し時には、制御回路５は、１ショットのパルス信号ＲＤを受けて、ビットセル２からｎビットのデータＲＤＥＮ<n:0>を読み出す。これ等のデータはラッチ回路３でラッチされ、パラレル出力データ端子ＤＯＵＴ<n:0>を介して外部に出力される。前記ラッチ回路３の読み出しデータＬＡＴＸ<n:0>は、シフトレジスタ４に転送される。読み出し動作のチェックは、前記シフトレジスタ４に転送されたデータをシリアル出力データ端子ＳＤＯＵＴから読み出すことにより行なわれる。【選択図】  図１
2005267794.tif 000002
【特許請求の範囲】
【請求項１】
シリアル入力データ端子及びシリアル出力データ端子と、
ｎ（ｎは２以上の整数）ビットのパラレル出力データ端子と、
ｎ個の不揮発性メモリセルと、
外部から書き込みデータを前記シリアル入力データ端子を介して前記ｎ個の不揮発性メモリセルに書き込む書き込み手段と、
前記ｎ個の不揮発性メモリセルからの読み出しデータを前記シリアル出力データ端子及びパラレル出力データ端子を介して外部に読み出す読み出し手段と、
前記書き込み手段及び読み出し手段を制御する制御手段とを備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記請求項１記載の不揮発性半導体記憶装置において、
前記制御手段は、
１ショットのパルス信号を受け、前記パルス信号に基づいて、前記前記不揮発性メモリセルからの読み出しデータを外部に読み出すように前記読み出し手段を制御する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記請求項１又は２記載の不揮発性半導体記憶装置において、
前記読み出し手段は、
ｎ個のラッチ回路を含み、データ読み出し期間に前記ｎ個の不揮発性メモリセルからの読み出しデータを前記ｎ個のラッチ回路にラッチし、このラッチしたｎ個の読み出しデータをパラレル出力データ端子を介して外部に常時出力する
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記請求項３記載の不揮発性半導体記憶装置において、
前記読み出し手段は、
前記データ読み出し期間中は前記ｎ個のラッチ回路にラッチしたｎ個の読み出しデータを内容とし、前記データ読み出し期間以外はＨｉ−Ｚ状態となる第２の出力信号を出力する
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記請求項４記載の不揮発性半導体記憶装置において、
前記読み出し手段は、
共通のクロック信号が入力されるｎ個のフリップフロップ回路から構成されるシフトレジスタを含み、
前記ｎ個のフリップフロップ回路は、前記ｎ個のラッチ回路からの前記第２の出力信号を受けると共に、前段のフリップフロップ回路からの出力信号を受け、
前記各フリップフロップ回路は、データ読み出し期間中は前記第２の出力信号をラッチし、データ読み出し期間以外は前記データ読み出し期間中にラッチした第２の出力信号を前記クロック信号に基づいて次段のフリップフロップ回路に出力し、
最終段のフリップフロップ回路から前記シリアル出力データ端子を介して前記第２の出力信号が出力される
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記請求項１記載の不揮発性半導体記憶装置において、
前記書き込み手段は、
共通のクロック信号が入力されるｎ個のフリップフロップ回路から構成されるシフトレジスタを含み、
前記ｎ個のフリップフロップ回路のうち最初段のフリップフロップ回路は、前記シリアル入力データ端子を介して書き込みデータを受け、
前記最初段を除くフリップフロップ回路は、各々、前記クロック信号に基づいて前段のフリップフロップ回路からの書き込みデータを受け、
前記ｎ個のフリップフロップ回路の書き込み信号は、前記ｎ個の不揮発性メモリセルに入力される
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記請求項６記載の不揮発性半導体記憶装置において、
前記書き込み手段に含まれるシフトレジスタは、前記請求項５記載の不揮発性半導体記憶装置に含まれるシフトレジスタと兼用される
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記請求項１記載の不揮発性半導体記憶装置において、
テストモード用シリアル入力データ及びテストモードイネーブル信号を受けて複数種類のテストモード信号を発生するテストモード設定手段を備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記請求項８記載の不揮発性半導体記憶装置において、
前記テストモード設定手段は、
共通のクロック信号が入力される複数個のフリップフロップ回路が直列に接続されたシフトレジスタと、
前記フリップフロップ回路の個数と同数の論理演算回路とを備え、
前記各フリップフロップ回路には、前記テストモード用シリアル入力データが順次設定され、前記各論理演算回路には、対応する前記フリップフロップ回路の出力信号と前記テストモードイネーブル信号とが入力され、
前記各論理演算回路の出力の組合せがテストモード信号となる
ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記請求項９記載の不揮発性半導体記憶装置において、
前記テストモード設定手段からのテストモード信号をデコードするデコード回路が備えられる
ことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
前記請求項１記載の不揮発性半導体記憶装置において、
前記ｎ個の不揮発性メモリセルは、ロジック回路製造プロセスにて形成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
前記請求項１１記載の不揮発性半導体記憶装置において、
前記ｎ個の不揮発性メモリセルは、
２種類の膜厚のゲート酸化膜を形成する２種のロジック回路製造プロセスのうち、膜厚の厚いゲート酸化膜を形成するロジック回路製造プロセスにて形成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記請求項１１記載の不揮発性半導体記憶装置において、
前記ｎ個の不揮発性メモリセル、前記書き込み手段、前記読み出し手段、及び前記制御手段を構成する全てのトランジスタは、そのゲート酸化膜の膜厚が同一の膜厚で形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
前記請求項１記載の不揮発性半導体記憶装置と、
複数ビットのパラレル入力データ端子を有する機能ブロックとを有し、
前記不揮発性半導体記憶装置のパラレル出力データ端子は、前記機能ブロックのパラレル入力データ端子に接続される
ことを特徴とする半導体システムＬＳＩ。
【請求項１５】
前記請求項１４記載の半導体システムＬＳＩにおいて、
前記不揮発性半導体記憶装置は、複数個備えられ、
前記複数個の不揮発性半導体記憶装置のうち最初段の不揮発性半導体記憶装置には、前記シリアル入力データ端子を介して外部から書き込みデータが入力され、
前記最初段を除く不揮発性半導体記憶装置は、そのシリアル入力データ端子が前段の不揮発性半導体記憶装置のシリアル出力データ端子に接続されて鎖状に配置され、
最終段の不揮発性半導体記憶装置は、そのシリアル出力データ端子から読み出しデータが外部出力される
ことを特徴とする半導体システムＬＳＩ。
【請求項１６】
前記請求項８記載の不揮発性半導体記憶装置と、
複数ビットのパラレル入力データ端子を有する機能ブロックとを有し、
前記不揮発性半導体記憶装置のパラレル出力データ端子は、前記機能ブロックのパラレル入力データ端子に接続される
ことを特徴とする半導体システムＬＳＩ。
【請求項１７】
前記請求項１６記載の半導体システムＬＳＩにおいて、
前記不揮発性半導体記憶装置は、
前記シリアル入力データ端子に入力される書き込みデータがテストモード用シリアル入力データとして前記テストモード設定手段に入力される
ことを特徴とする半導体システムＬＳＩ。
【請求項１８】
前記請求項１６記載の半導体システムＬＳＩにおいて、
前記不揮発性半導体記憶装置は、複数個備えられ、
前記複数個の不揮発性半導体記憶装置のうち最初段の不揮発性半導体記憶装置には、前記シリアル入力データ端子を介して外部から書き込みデータが入力され、
前記最初段を除く不揮発性半導体記憶装置は、そのシリアル入力データ端子が前段の不揮発性半導体記憶装置のシリアル出力データ端子に接続されて鎖状に配置され、
最終段の不揮発性半導体記憶装置は、そのシリアル出力データ端子から読み出しデータが外部出力され、
前記複数個の不揮発性半導体記憶装置のテストモード設定手段には、各々、前記テストモード用シリアル入力データ及びテストモードイネーブル信号が直接に入力される
ことを特徴とする半導体システムＬＳＩ。
【請求項１９】
前記請求項１４〜１８のうち何れか１つに記載の半導体システムＬＳＩにおいて、
前記機能ブロックは、冗長機能を有する
ことを特徴とする半導体システムＬＳＩ。
【請求項２０】
前記請求項１４〜１８のうち何れか１つに記載の半導体システムＬＳＩにおいて、
前記機能ブロックは、アナログトリミング機能を有する
ことを特徴とする半導体システムＬＳＩ。
【請求項２１】
前記請求項１４〜１９のうち何れか１つに記載の半導体システムＬＳＩにおいて、
前記機能ブロックには、半導体システムＬＳＩのパワーオンシーケンス中に前記機能ブロックを初期化するための１ショットのリセットパルス信号が入力され、
前記リセットパルス信号は、前記不揮発性半導体記憶装置に入力されて、このリセットパルス信号に基づいて、前記読み出し手段が前記ｎ個の不揮発性メモリセルからの読み出しデータを外部に読み出す
ことを特徴とする半導体システムＬＳＩ。
【請求項２２】
前記請求項１５又は１８記載の半導体システムＬＳＩにおいて、
前記複数個の不揮発性半導体記憶装置の個数は、前記機能ブロックのパラレル入力データ端子の総数に応じて決定される
ことを特徴とする半導体システムＬＳＩ。
【請求項２３】
前記請求項２２記載の半導体システムＬＳＩにおいて、
前記複数個の不揮発性半導体記憶装置は、全て、同一個数のパラレル入力データ端子数を有する同一構成の不揮発性半導体記憶装置である
ことを特徴とする半導体システムＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特にロジック回路製造プロセスにて製造される不揮発性メモリを有する不揮発性半導体記憶装置の構成、及びそのような不揮発性半導体記憶装置を含む半導体システムＬＳＩの構成に関する。
【背景技術】
【０００２】
近年、不揮発性メモリは、様々な半導体システムにおいて利用されており、この不揮発性メモリとロジックＬＳＩとを同一の半導体基板上に混載することができれば、製造プロセスのコストの低減や小型化を図ることができるため、先端のロジック回路製造プロセスで不揮発メモリを搭載する要望が高まっている。
【０００３】
前記の課題を解決する手段として、従来、ロジック回路製造プロセスで簡単に製造できる不揮発性メモリが提案されている（例えば、特許文献１参照）。また、この不揮発性メモリを含んだ半導体システムＬＳＩにおける冗長技術も提案されている（例えば、非特許文献１参照）。
【特許文献１】特開平６−５３５２１号公報
【非特許文献１】M．Yamaoka et al．、“A System LSI Memory Redundancy Technique Using an ie−Flash（Inverse−Gate−Electrode Flash） Programming Circuit” IEEE JOURNAL OF SOLID−STATE CIRCUITS．VOL．３７．NO．５、MAY ２００２ pp．５９９−６０４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したようなロジック回路製造プロセスで製造できる不揮発性メモリに関し、メモリセルの構成やデバイス構造ついては既述の特許文献等に開示されているが、不揮発性メモリセルを有する半導体記憶装置のコアとしての構成や、そのような不揮発性半導体記憶装置をアプリケーションに適用した半導体システムＬＳＩの構成については、従来、開示がない。
【０００５】
本発明はこのような状況からなされたものであり、特に、アナログトリミング機能やメモリ冗長機能を備えた半導体装置においては、その機能の実現のためにヒューズ素子が多用されているが、製造プロセスの微細化に伴い、ヒューズの形成が一層困難になっており、代替技術の開発が急務となっている点に着目し、そのようなヒューズの代替技術などとして前記不揮発性メモリセルを有する半導体記憶装置を使用することとする。
【０００６】
すなわち、本発明の目的は、特にヒューズの代替技術などとして好適なように、ロジック回路製造プロセスにて製造できる不揮発メモリを有する半導体記憶装置の構成、及びそのような不揮発性半導体記憶装置を含む半導体システムＬＳＩを提案することにある。
【課題を解決するための手段】
【０００７】
以上の目的を達成するため、請求項１記載の発明の不揮発性半導体記憶装置は、シリアル入力データ端子及びシリアル出力データ端子と、ｎ（ｎは２以上の整数）ビットのパラレル出力データ端子と、ｎ個の不揮発性メモリセルと、外部から書き込みデータを前記シリアル入力データ端子を介して前記ｎ個の不揮発性メモリセルに書き込む書き込み手段と、前記ｎ個の不揮発性メモリセルからの読み出しデータを前記シリアル出力データ端子及びパラレル出力データ端子を介して外部に読み出す読み出し手段と、前記書き込み手段及び読み出し手段を制御する制御手段とを備えたことを特徴とする。
【０００８】
請求項２記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、前記制御手段は、１ショットのパルス信号を受け、前記パルス信号に基づいて、前記前記不揮発性メモリセルからの読み出しデータを外部に読み出すように前記読み出し手段を制御することを特徴とする。
【０００９】
請求項３記載の発明は、前記請求項１又は２記載の不揮発性半導体記憶装置において、前記読み出し手段は、ｎ個のラッチ回路を含み、データ読み出し期間に前記ｎ個の不揮発性メモリセルからの読み出しデータを前記ｎ個のラッチ回路にラッチし、このラッチしたｎ個の読み出しデータをパラレル出力データ端子をして外部に常時出力することを特徴とする。
【００１０】
請求項４記載の発明は、前記請求項３記載の不揮発性半導体記憶装置において、前記読み出し手段は、前記データ読み出し期間中は前記ｎ個のラッチ回路にラッチしたｎ個の読み出しデータを内容とし、前記データ読み出し期間以外はＨｉ−Ｚ状態となる第２の出力信号を出力することを特徴とする。
【００１１】
請求項５記載の発明は、前記請求項４記載の不揮発性半導体記憶装置において、前記読み出し手段は、共通のクロック信号が入力されるｎ個のフリップフロップ回路から構成されるシフトレジスタを含み、前記ｎ個のフリップフロップ回路は、前記ｎ個のラッチ回路からの前記第２の出力信号を受けると共に、前段のフリップフロップ回路からの出力信号を受け、前記各フリップフロップ回路は、データ読み出し期間中は前記第２の出力信号をラッチし、データ読み出し期間以外は前記データ読み出し期間中にラッチした第２の出力信号を前記クロック信号に基づいて次段のフリップフロップ回路に出力し、最終段のフリップフロップ回路から前記シリアル出力データ端子を介して前記第２の出力信号が出力されることを特徴とする。
【００１２】
請求項６記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、前記書き込み手段は、共通のクロック信号が入力されるｎ個のフリップフロップ回路から構成されるシフトレジスタを含み、前記ｎ個のフリップフロップ回路のうち最初段のフリップフロップ回路は、前記シリアル入力データ端子を介して書き込みデータを受け、前記最初段を除くフリップフロップ回路は、各々、前記クロック信号に基づいて前段のフリップフロップ回路からの書き込みデータを受け、前記ｎ個のフリップフロップ回路の書き込み信号は、前記ｎ個の不揮発性メモリセルに入力されることを特徴とする。
【００１３】
請求項７記載の発明は、前記請求項６記載の不揮発性半導体記憶装置において、前記書き込み手段に含まれるシフトレジスタは、前記請求項５記載の不揮発性半導体記憶装置に含まれるシフトレジスタと兼用されることを特徴とする。
【００１４】
請求項８記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、テストモード用シリアル入力データ及びテストモードイネーブル信号を受けて複数種類のテストモード信号を発生するテストモード設定手段を備えることを特徴とする。
【００１５】
請求項９記載の発明は、前記請求項８記載の不揮発性半導体記憶装置において、前記テストモード設定手段は、共通のクロック信号が入力される複数個のフリップフロップ回路が直列に接続されたシフトレジスタと、前記フリップフロップ回路の個数と同数の論理演算回路とを備え、前記各フリップフロップ回路には、前記テストモード用シリアル入力データが順次設定され、前記各論理演算回路には、対応する前記フリップフロップ回路の出力信号と前記テストモードイネーブル信号とが入力され、前記各論理演算回路の出力の組合せがテストモード信号となることを特徴とする。
【００１６】
請求項１０記載の発明は、前記請求項９記載の不揮発性半導体記憶装置において、前記テストモード設定手段からのテストモード信号をデコードするデコード回路が備えられることを特徴とする。
【００１７】
請求項１１記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、前記ｎ個の不揮発性メモリセルは、ロジック回路製造プロセスにて形成されることを特徴とする。
【００１８】
請求項１２記載の発明は、前記請求項１１記載の不揮発性半導体記憶装置において、前記ｎ個の不揮発性メモリセルは、２種類の膜厚のゲート酸化膜を形成する２種のロジック回路製造プロセスのうち、膜厚の厚いゲート酸化膜を形成するロジック回路製造プロセスにて形成されることを特徴とする。
【００１９】
請求項１３記載の発明は、前記請求項１１記載の不揮発性半導体記憶装置において、前記ｎ個の不揮発性メモリセル、前記書き込み手段、前記読み出し手段、及び前記制御手段を構成する全てのトランジスタは、そのゲート酸化膜の膜厚が同一の膜厚で形成されていることを特徴とする。
【００２０】
請求項１４記載の発明の半導体システムＬＳＩは、前記請求項１記載の不揮発性半導体記憶装置と、複数ビットのパラレル入力データ端子を有する機能ブロックとを有し、前記不揮発性半導体記憶装置のパラレル出力データ端子は、前記機能ブロックのパラレル入力データ端子に接続されることを特徴とする。
【００２１】
請求項１５記載の発明は、前記請求項１４記載の半導体システムＬＳＩにおいて、前記不揮発性半導体記憶装置は、複数個備えられ、前記複数個の不揮発性半導体記憶装置のうち最初段の不揮発性半導体記憶装置には、前記シリアル入力データ端子を介して外部から書き込みデータが入力され、前記最初段を除く不揮発性半導体記憶装置は、そのシリアル入力データ端子が前段の不揮発性半導体記憶装置のシリアル出力データ端子に接続されて鎖状に配置され、最終段の不揮発性半導体記憶装置は、そのシリアル出力データ端子から読み出しデータが外部出力されることを特徴とする。
【００２２】
請求項１６記載の発明の半導体システムＬＳＩは、前記請求項８記載の不揮発性半導体記憶装置と、複数ビットのパラレル入力データ端子を有する機能ブロックとを有し、前記不揮発性半導体記憶装置のパラレル出力データ端子は、前記機能ブロックのパラレル入力データ端子に接続されることを特徴とする。
【００２３】
請求項１７記載の発明は、前記請求項１６記載の半導体システムＬＳＩにおいて、前記不揮発性半導体記憶装置は、前記シリアル入力データ端子に入力される書き込みデータがテストモード用シリアル入力データとして前記テストモード設定手段に入力されることを特徴とする。
【００２４】
請求項１８記載の発明は、前記請求項１６記載の半導体システムＬＳＩにおいて、前記不揮発性半導体記憶装置は、複数個備えられ、前記複数個の不揮発性半導体記憶装置のうち最初段の不揮発性半導体記憶装置には、前記シリアル入力データ端子を介して外部から書き込みデータが入力され、前記最初段を除く不揮発性半導体記憶装置は、そのシリアル入力データ端子が前段の不揮発性半導体記憶装置のシリアル出力データ端子に接続されて鎖状に配置され、最終段の不揮発性半導体記憶装置は、そのシリアル出力データ端子から読み出しデータが外部出力され、前記複数個の不揮発性半導体記憶装置のテストモード設定手段には、各々、前記テストモード用シリアル入力データ及びテストモードイネーブル信号が直接に入力されることを特徴とする。
【００２５】
請求項１９記載の発明は、前記請求項１４〜１８のうち何れか１つに記載の半導体システムＬＳＩにおいて、前記機能ブロックは、冗長機能を有することを特徴とする。
【００２６】
請求項２０記載の発明は、前記請求項１４〜１８のうち何れか１つに記載の半導体システムＬＳＩにおいて、前記機能ブロックは、アナログトリミング機能を有することを特徴とする。
【００２７】
請求項２１記載の発明は、前記請求項１４〜１９のうち何れか１つに記載の半導体システムＬＳＩにおいて、前記機能ブロックには、半導体システムＬＳＩのパワーオンシーケンス中に前記機能ブロックを初期化するための１ショットのリセットパルス信号が入力され、前記リセットパルス信号は、前記不揮発性半導体記憶装置に入力されて、このリセットパルス信号に基づいて、前記読み出し手段が前記ｎ個の不揮発性メモリセルからの読み出しデータを外部に読み出すことを特徴とする。
【００２８】
請求項２２記載の発明は、前記請求項１５又は１８記載の半導体システムＬＳＩにおいて、前記複数個の不揮発性半導体記憶装置の個数は、前記機能ブロックのパラレル入力データ端子の総数に応じて決定されることを特徴とする。
【００２９】
請求項２３記載の発明は、前記請求項２２記載の半導体システムＬＳＩにおいて、前記複数個の不揮発性半導体記憶装置は、全て、同一個数のパラレル入力データ端子数を有する同一構成の不揮発性半導体記憶装置であることを特徴とする。
【００３０】
以上により、請求項１〜２３記載の発明では、ｎ個の不揮発性メモリセルからの読み出しデータは、読み出し手段により、パラレル出力データ端子を介して外部に読み出されて、例えば冗長機能を有する機能ブロックに入力されるので、ｎ個の不揮発性メモリセルを従来のヒューズ素子の代替技術として使用できる。しかも、ｎ個の不揮発性メモリセルへのデータの書き込みや、その書き込みデータのチェックは、さほど速い動作速度が必要でないところ、書き込みデータは１つのシリアル入力データ端子を介してｎ個の不揮発性メモリセルに書き込まれる一方、ｎ個の不揮発性メモリセルからの読み出しデータは、読み出し手段により、１つのシリアル出力データ端子を介して外部に読み出される。従って、これらの書き込みデータや読み出しデータ用のｎビットのパラレル入力端子及びパラレル出力端子が不要であるので、必要とする端子数を有効に削減できる。
【００３１】
また、１ショットのパルス信号で読み出し動作が行われるので、読み出し時の消費電流が削減されると共に、不揮発性メモリセルには読み出し時以外はストレスがかからないので、不揮発性メモリセルのストレスが抑制されて、信頼性の向上が図られる。
【００３２】
更に、シフトレジスタを用いて書き込みデータの設定や読み出しデータのチェックが行われるので、不揮発性メモリセルへの一括同時書き込みが行えると共に、デコード用信号端子やデコード回路などが不要となり、端子数の削減、小サイズ化が図られる。
【００３３】
加えて、ラッチ回路及びシフトレジスタを設けることにより、データ破壊を招くことなく、読み出しデータのチェックを行うことができる。
【００３４】
以上により、冗長機能やアナログトリミング機能などを有する機能ブロックを備えたシステムＬＳＩにおいては、ヒューズ素子として代替可能な不揮発性半導体記憶装置をロジック回路製造プロセスで提供できるので、製造プロセスコストの低減を図ることができる。また、トリミング工程やトリマー装置が不要になるので、テストコストが低減される。更に、従来、フューズ素子の上方には配線層のレイアウト制約があったが、不揮発性半導体記憶装置で代替するので、この制約も解消される。
【発明の効果】
【００３５】
以上説明したように、請求項１〜２３記載の発明によれば、ロジック回路製造プロセスで製造できる不揮発性メモリセルを有する不揮発性半導体記憶装置として、パラレル出力データ端子と共に、書き込みデータ用及び読み出しデータのチェック用としてシリアル入力データ端子及びシリアル出力データ端子を設けたので、端子数を削減できる。
【００３６】
しかも、このような不揮発性半導体記憶装置をヒューズ素子の代替技術として、、例えば冗長機能やアナログトリミング機能などを有する機能ブロックを備えた半導体システムＬＳＩに備えるので、有用である。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の各実施の形態の不揮発性半導体記憶装置を図１ないし図１４に基づいて説明する。
【００３８】
（実施の形態１）
図１は、本発明の実施の形態１である不揮発性半導体記憶装置のブロック図を示す。
【００３９】
図１において、１は不揮発性半導体記憶装置の全体を示し、２は不揮発性メモリセルを含むビットセル、３はラッチ回路、４はシフトレジスタ、５は制御回路（制御手段）、６はビットセル２を制御する制御信号、７はラッチ回路３を制御する制御信号、８はシフトレジスタ４を制御する制御信号である。ＳＣＬＫはクロック信号、ＷＴは書き込み動作指定信号、ＲＤは読み出し動作指定信号（１ショットのパルス信号）、ＳＤＩＮは１個のシリアル入力データ端子に入力されるシリアル入力データ信号、ＳＤＯＵＴは１個のシリアル出力データ端子から出力されるシリアル出力データ信号、ＤＯＵＴ＜ｎ：０＞は（ｎ＋１）ビットのパラレル出力データ端子から出力されるパラレル出力データ信号である。
【００４０】
前記ビットセル２は、制御信号６に基づいて読み出しデータＲＤＥＮ＜ｎ：０＞を出力し、ラッチ回路（読み出し手段）３は制御信号７に基づいて読み出しデータＲＤＥＮ＜ｎ：０＞をラッチして、２つの出力信号ＬＡＴＸ＜ｎ：０＞、ＤＯＵＴ＜ｎ：０＞を出力し、シフトレジスタ（読み出し手段）４はシリアル入力データ信号ＳＤＩＮとラッチ回路３からの出力信号ＬＡＴＸ＜ｎ：０＞とを入力とし、不揮発性メモリセルを含むビットセル２への書き込みデータＱ＜ｎ：０＞を出力すると共に、制御信号８に基づいてシリアル出力データ信号ＳＤＯＵＴを出力し、制御回路５はクロック信号ＳＣＬＫ、書き込み動作指定信号ＷＴ、読み出し動作指定信号ＲＤを入力として制御信号６、７、８を出力する。
【００４１】
図２は、図１に示したビットセル２の任意のｎビット目の回路例を示す。同図において、１１はＰＭＯＳトランジスタ、１２及び１４はＮＭＯＳトランジスタ、１３はＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成され共通のフローティングゲートを有する不揮発性メモリセルである。また、１５は増幅器として機能するＯＲ回路、１６はＡＮＤ回路である。更に、Ｖｄｄは電源、Ｖｓｓはグランド、ＳＬは不揮発性半導体記憶装置の動作モード（書き込み動作／読み出し動作）に応じて所定の電圧レベルに設定されるソースライン、ＩＲＤＸ、ＩＥ、ＩＣＧ及びＩＷＴは図１の制御回路５にて動作モードに応じて発生する制御信号であり、ＲＤＥＮ＜ｎ＞はビットセル２の出力信号、Ｑ＜ｎ＞は図１におけるシフトレジスタ４の出力信号である。
【００４２】
図２のビットセル２において、電源ＶｄｄとソースラインＳＬとの間には、信号ＩＲＤＸをゲート入力とするＰＭＯＳトランジスタ１１と、信号ＩＥをゲート入力とするＮＭＯＳトランジスタ１２と、信号ＩＣＧをコントロールゲートとする不揮発性メモリセル１３とが配置される。ＰＭＯＳトランジスタ１１のドレインＮ１とグランドＶｓｓとの間にはＮＭＯＳトランジスタ１４が配置され、このＮＭＯＳトランジスタ１４のゲートには、信号ＩＷＴとシフトレジスタ４の出力信号Ｑ＜ｎ＞とを入力とするＡＮＤ回路１６の出力信号ＷＤ＜ｎ＞が入力され、ＯＲ回路１５のゲートには、信号ＩＲＤＸと信号Ｎ１（ＮＭＯＳトランジスタ１２のドレイン電位）が入力されて、ビットセル２からの読み出しデータＲＤＥＮ＜ｎ＞を出力する構成である。
【００４３】
前記の構成は、前記非特許文献１のFig.５に示されるビットセルの構成において、増幅器として機能する２段のインバータ回路がＯＲ回路１５で構成される点と、ＡＮＤ回路１６が追加されている点が異なっているが、ＯＲ回路１５については、読み出し動作期間以外（信号ＩＲＤＸが“１”）にゲートノードＮ１がフローティングになることによってインバータ回路内に発生する貫通電流を回避するためである。また、ＡＮＤ回路１６については、不揮発性メモリセル１３への書き込みデータが“０”の場合と“１”の場合での回路動作を容易に理解できるようにするために付加したものである。
【００４４】
図３は、図１に示した不揮発性半導体記憶装置において、制御回路５を除くブロックについて、任意の２ビット（ｎビット目及びｎ−１ビット目）の回路構成例を示す。
【００４５】
同図において、２１、２２、２６及び２７はＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成されるＣＭＯＳスイッチ回路、２３、２４、２５、２８、２９、３０及び３１はインバータ回路である。ラッチ回路３においては、ＣＭＯＳスイッチ回路２１にはビットセル２からの読み出しデータＲＤＥＮが入力され、その出力はインバータ回路２３に入力され、インバータ回路２３の出力はＣＭＯＳスイッチ回路２２に入力されると共に、インバータ回路２４、２５に入力される。ＣＭＯＳスイッチ回路２２はラッチした読み出しデータＬＡＴＸを出力し、インバータ回路２５は外部に出力信号ＤＯＵＴを出力する。ここで、インバータ回路２４はその出力がインバータ回路２３のゲートに接続されてラッチ回路を構成するため、その駆動能力はインバータ回路２３の駆動能力より低く設定してある。ＣＭＯＳスイッチ回路２１、２２のＮＭＯＳトランジスタのゲートには、信号ＩＲＤが入力され、ＰＭＯＳトランジスタのゲートにはその信号ＩＲＤの反転信号ＩＲＤＸが入力される。
【００４６】
また、図３において、シフトレジスタ４は、ｎ＋１個の同一構成のフリップフロップ回路４＜ｎ＞〜４（０）を有する。１個のフリップフロップ回路４＜ｎ＞を例示してその内部構成を説明すると、ＣＭＯＳスイッチ回路２６に前段のフリップフロップ回路の出力Ｑが入力され、その出力がインバータ回路２９に入力される。インバータ回路２９の出力はＣＭＯＳスイッチ回路２７とインバータ回路２８とに入力され、ＣＭＯＳスイッチ回路２７の出力はインバータ回路３１に入力され、インバータ回路３１の出力はインバータ回路３０に入力されると共に、ビットセル２及び次段のフリップフロップ回路に入力されている。ここで、インバータ回路２８、３０は、その出力が各々インバータ回路２９、３０のゲートに接続されてラッチ回路を構成するため、その駆動能力はインバータ回路２９、３０の駆動能力よりも低く設定される。ＣＭＯＳスイッチ回路２６のＰＭＯＳトランジスタとＣＭＯＳスイッチ回路２７のＮＭＯＳトランジスタとの両ゲートには、制御回路５で生成されるクロック信号ＩＳＣＫが入力され、ＣＭＯＳスイッチ回路２６のＮＭＯＳトランジスタとＣＭＯＳスイッチ回路２７のＰＭＯＳトランジスタの両ゲートには、前記クロック信号ＩＳＣＫの反転信号ＩＳＣＫＸが入力される。
【００４７】
以上のように構成された不揮発性半導体記憶装置における書き込み動作及び読み出し動作について、以下、タイミングチャートを用いて説明する。
【００４８】
図４は、一例として、８ビットの不揮発性メモリセルを有する半導体記憶装置において、各々のビットセル＜７：０＞に“０１０１０１０１”のデータを書き込む場合のタイミングチャートを示す。
【００４９】
同図において、ＳＤＩＮはシリアル入力データ、ＳＣＬＫはクロック信号、ＩＳＣＫは前記クロック信号ＳＣＬＫに基づいて制御回路５にて内部生成される内部クロック信号、Ｑ＜ｎ＞はシフトレジスタ４における（ｎ＋１）ビット目の出力データ信号、ＷＴは書き込み動作指定信号、ＩＷＴは前記書き込み動作指定信号ＷＴに基づいて内部生成される内部書き込み動作指定信号、ＩＥはＮＭＯＳトランジスタ１２の制御信号、ＩＣＧは不揮発性メモリセル１３のコントロールゲート信号、ＷＤ＜７：０＞は、前記内部書き込み動作指定信号ＩＷＴとシフトレジスタ４の出力信号（書き込みデータ）Ｑ＜７：０＞とを入力とするＡＮＤ回路１６の出力であって、ＮＭＯＳトランジスタ１４に入力される。
【００５０】
クロック信号ＳＣＬＫに基づいて内部クロック信号ＩＳＣＫが発生され、この内部クロック信号ＩＳＣＫに対してセットアップ時間及びホールド時間を確保できるタイミングでシリアル入力データＳＤＩＮを入力する。尚、この時、フリップフロップ回路の出力Ｑ＜７：０＞は全て“０”状態にあるとする。シフトレジスタ（書き込み手段）４において、先ず、１ビット目のシリアル入力データＳＤＩＮ（“１”）を内部クロック信号ＩＳＣＫでラッチして、初段のフリップフロップ回路の出力Ｑ＜７＞は“０”から“１”となる。次に、２ビット目のシリアル入力データＳＤＩＮ（“０”）を内部クロック信号ＩＳＣＫでラッチすると、シフトレジスタの出力信号Ｑ＜７＞は“１”から“０”となると共に、２段目のフリップフロップ回路の出力Ｑ＜６＞は前記出力信号Ｑ＜７＞の“１”が内部クロック信号ＩＳＣＫでシフトされて、“０”から“１”になる。以下、同様に、シリアル入力データＳＤＩＮをクロック信号ＳＣＬＫでラッチして、８個のクロック信号ＳＣＬＫの後に、シフトレジスタ４には、“０１０１０１０１”がラッチされ、書き込みデータの設定は完了する。
【００５１】
その後、書き込み動作指定信号ＷＴを“１”とすることにより、内部書き込み動作指定信号ＩＷＴとその他の制御信号ＩＥ、ＩＣＧが“１”となり、８ビットのビットセル２のＮＭＯＳトランジスタ１４のゲート信号ＷＤ＜７：０＞は“０１０１０１０１”となる。ここで、“１”データ書き込み、すなわちＮＭＯＳトランジスタ１４のゲート信号ＷＤが“１”のビットセル２においては、ＮＭＯＳトランジスタ１２、１４と不揮発性メモリセル１３とがオンとなり、ソースラインＳＬとグランドＶＳＳとの間に高電圧を印加して電流を流すことにより発生するホットエレクトロンを不揮発性メモリセル１３のフローティングゲートにトラップすることにより、不揮発性メモリセル１３を構成するＮＭＯＳトランジスタの閾値は高くなる。
【００５２】
一方、“０”データ書き込み、すなわち、ＮＭＯＳトランジスタ１４のゲート信号ＷＤが“０”のビットセル２においては、ＮＭＯＳトランジスタ１２と不揮発性メモリセル１３とがオンとなるが、ＮＭＯＳトランジスタ１４はオフとなるため、ソースラインＳＬとグランドＶＳＳ間には高電圧を印加しても電流は流れないため、不揮発性メモリセル１３を構成するＮＭＯＳトランジスタの閾値は変わらない。このように、不揮発性メモリセル１３の閾値を変えることによって、データ“０”、“１”の書き込みが行われる。
【００５３】
図５に、図４に示した書き込みデータ“０１０１０１０１”を読み出すタイミングチャートを示す。
【００５４】
同図において、ＲＤは１ショットパルスの読み出し動作指定信号、ＩＲＤは前記読み出し動作指定信号ＲＤに基づいて内部生成される内部読み出し動作指定信号、ＩＲＤＸは前記内部読み出し動作指定信号ＩＲＤの反転信号、ＩＥはＮＭＯＳトランジスタ１２の制御信号、ＩＣＧは不揮発性メモリセル１３のコントロールゲート信号、ＲＤＥＮ＜７：０＞はビットセル２の出力信号、ＬＡＴＸ＜７：０＞はラッチ回路３から出力される第２の出力信号、ＤＯＵＴ＜７：０＞はラッチ回路３からの出力信号であって、外部出力される８ビットのパラレル出力データである。更に、ＳＣＬＫはクロック信号、ＩＳＣＫはクロック信号ＳＣＬＫに基づいて内部生成される内部クロック信号、ＳＤＯＵＴはシフトレジスタ４を構成する初段のフリップフロップ回路からクロック信号に基づいて出力されるシリアル出力データである。
【００５５】
図５において、読み出し動作指定信号ＲＤが“０”から“１”になると、内部読み出し動作指定信号ＩＲＤは“０”から“１”となり、同様に、制御信号ＩＥ及びコントロールゲート信号ＩＣＧも“０”から“１”となり、反転内部読み出し動作指定信号ＩＲＤＸは“１”から“０”となる。すなわち、図２において電源ＶｄｄとソースラインＳＬ間に配置されるＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２はオン状態となる。
【００５６】
ここで、“０”データが書き込まれているメモリセル２においては、フローティングゲートに電子がトラップされていないため、不揮発性メモリセル１３を構成するＮＭＯＳトランジスタの閾値は低く、電源ＶｄｄとソースラインＳＬ間には電流が流れる。読み出しサイクル期間以外は反転内部読み出し動作指定信号ＩＲＤＸが“１”のため、ＯＲ回路１５の一方の入力にその“１”が入力されるので、ＯＲ回路１５の出力は“１”状態にあるが、“０”データを読み出すサイクルにおいては、ノード信号Ｎ１がＯＲ回路１５の閾値よりも低くなると、読み出しデータＲＤＥＮは“１”から“０”となる。一方、“１”データが書き込まれているメモリセル２においては、フローティングゲートに電子がトラップされて、ＮＭＯＳトランジスタの閾値は高いため、電源ＶｄｄとソースラインＳＬ間には電流は流れず、ＯＲ回路１５の出力である読み出しデータＲＤＥＮは“１”のままである。
【００５７】
ラッチ回路３の出力ＬＡＴＸ＜７：０＞は、読み出しサイクル期間以外は、ＣＭＯＳスイッチ回路２１、２２がオフ状態にあるため、Ｈｉ−Ｚ状態にあるが、読み出しサイクル期間は前記ＣＭＯＳスイッチ回路２１、２２がオン状態になるので、ＲＤＥＮ＜７：０＞の状態（“１０１０１０１０”）を受けて、“０１０１０１０１”となる。また、シリアル出力データＤＯＵＴ＜７：０＞は、読み出しサイクル期間以外はＣＭＯＳスイッチ回路２１、２２がオフ状態にあるので、“０”又は“１”の何れかがラッチされた状態にあるが、読み出しサイクル期間は前記ＣＭＯＳスイッチ回路２１、２２がオン状態になるので、読み出しデータＲＤＥＮ＜７：０＞（“０１０１０１０１”）を受けて、“０１０１０１０１”となる。この時、シリアル出力データＳＤＯＵＴには、１ビット目のデータ“１”が出力される。ここで、読み出し動作指定信号ＲＤが“１”から“０”となって読み出しサイクルが終了すると、反転内部読み出し動作指定信号ＩＲＤＸは“０”から“１”となって、ＯＲ回路１５からの読み出し信号ＲＤＥＮは全て“１”となり、パラレル出力データＤＯＵＴは読み出しサイクル期間中にラッチしたデータを常時出力する。
【００５８】
読み出しデータのチェックは、図５のタイミングチャートに示すように、外部からクロック信号ＳＣＬＫを入力し、シフトレジスタ４を構成するフリップフロップ回路にラッチされたデータをシリアル出力データ端子ＳＤＯＵＴから読み出すことにより、容易に行うことができる。
【００５９】
以上のように、不揮発性メモリセル１３からの読み出しデータをラッチするラッチ回路３を設け、メモリセル２からのデータ読み出し及びデータラッチを、１ショットのパルス信号である読み出し動作指定信号ＲＤで行うことにより、不揮発性メモリセル１３にかかるストレスは読み出し時のみに制限されるので、不揮発性メモリセル１３のストレスを抑制でき、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【００６０】
また、フリップフロップ回路からなるシフトレジスタ４を設け、シリアル入力データ端子から書き込みデータをシリアルに設定することにより、書き込みデータの一括同時書き込みを行うことができる。また、データ読み出しについても、フリップフロップ回路からなるシフトレジスタ４と１個のシリアル出力データ端子を設けることにより、出力端子数を増やすことなく、不揮発性メモリセル１３からの読み出しデータのチェックを容易に行うことができる。更に、書き込みデータ用のシフトレジスタと読み出しデータ用のシフトレジスタとがシフトレジスタ４で共有されるので、回路の簡素化及びそれに伴うチップサイズ縮小を図ることができる。
【００６１】
更に、読み出しサイクル期間以外は、ラッチ回路３からシフトレジスタ４への出力（ラッチデータＬＡＴＸ＜７：０＞）は、Ｈｉ−Ｚ状態にあるので、データ書き込み期間でのシフトレジスタ４のデータ書き込み動作に支障はない。しかも、ラッチ回路３からシフトレジスタ４へのラッチデータＬＡＴＸ＜７：０＞の入力を許可／禁止する切換回路を別途配置する必要がなく、構成を簡易にできる。
【００６２】
尚、ビットセル２、ラッチ回路３、シフトレジスタ４の回路構成は、その機能が各々請求項に記載した内容に合致するものであれば、図示した回路構成に限定されない。
【００６３】
（実施の形態２）
図６に、図１に示した不揮発性半導体記憶装置を含む半導体システムＬＳＩのブロック図を示す。
【００６４】
同図において、１は図１に示した不揮発性半導体記憶装置、４１（ｍ）、４１（ｍ−１）、４１（０）は（ｍ＋１）個の冗長機能やアナログトリミング機能を備えた機能ブロックである。前記不揮発性半導体記憶装置１には、クロック信号ＳＣＬＫ、書き込み動作指定信号ＷＴ、シリアル入力データＳＤＩＮが入力され、不揮発性半導体記憶装置１からはシリアル出力データＳＤＯＵＴと（ｎ＋１）ビットのパラレル出力データ信号ＤＯＵＴ＜ｎ：０＞とが出力される。前記不揮発性半導体記憶装置の読み出し動作指定信号端子には、半導体システムＬＳＩのパワーオンリセットシーケンス期間中に機能ブロックの内部回路を初期化する１ショットのリセットパルス信号ＲＳＴが入力される。
【００６５】
ここで、不揮発性半導体記憶装置は、６４ビットのパラレル出力データ端子を有し、機能ブロック４１（０）、４１（ｍ−１）、４１（ｍ）は、各々、８ビット、１６ビット、８ビットのパラレル入力データ端子を有する機能ブロックであって、機能ブロック全てのパラレル入力データビットが６４ビットの場合を考える。不揮発性半導体記憶装置１のパラレル出力データＤＯＵＴ＜６３：０＞は、各々、対応する機能ブロックのパラレル入力データ入力端子に接続される構成である。
【００６６】
図７は、不揮発性半導体記憶装置１を含む半導体システムＬＳＩのタイミングチャートを示す。同図において、Ｖｄｄは電源であり、ＲＳＴは半導体システムのパワーオンリセット期間中に機能ブロックを初期化するための１ショットのリセットパルス信号であり、ＤＯＵＴ＜６３：０＞は前記不揮発性半導体記憶装置１から出力されるパラレル出力データである。
【００６７】
同図に示すように、パワーアップシーケンス中に電源Ｖｄｄが“０”から“１”に立ち上がり、その後、１ショットのリセットパルス信号ＲＳＴが入力されると、不揮発性メモリセル１３からデータが読み出され、パラレル出力データＤＯＵＴ＜６３：０＞が確定する。ここで、１ショットのリセットパルス信号ＲＳＴは、半導体システムＬＳＩの通常使用タイミングに対して十分なタイミングマージンを持って入力されるので、冗長機能やアナログトリミング機能を有する機能ブロックにおけるパラレル出力データＤＯＵＴ＜６３：０＞に基づく内部制御は、半導体システムＬＳＩの通常使用タイミング対して十分なタイミングマージンを持って完了する。
【００６８】
このように、従来、ヒューズ素子を用いて冗長機能やアナログトリミング機能を実現していた各種機能ブロックおいては、ヒューズ素子の検知ノードをパラレル入力データ端子として設け、パラレル出力データ端子を備えた不揮発性半導体記憶装置１と組み合わせることによって、ヒューズ素子の代替が可能となるので、前述したヒューズ素子が抱える課題を解決できる。更に、レイアウトの観点からは、ヒューズ素子が不要になることよって配線層の設計自由度が大幅に向上すると共に、この不揮発性半導体記憶装置１は、ヒューズ素子のように電源配線等の領域の側方に配置する必要がなくて、その電源配線等の領域に埋め込むことが可能であるので、面積的にも大きな効果を得ることができる。
【００６９】
（実施の形態３）
図８は、前記図１に示した不揮発性半導体記憶装置を含む半導体システムＬＳＩの実施の形態３を示す。
【００７０】
同図において、５１（ｌ）、５１（ｌ−１）、５１（０）は、（ｌ＋１）個の冗長機能やアナログトリミング機能を備えた機能ブロックであって、そのパラレル入力データ端子の総数は１２８ビットである。また、１Ａ及び１Ｂは、各々、同一構成の２個の不揮発性半導体記憶装置であって、前記機能ブロックが有するパラレル入力データ端子の総数（１２８ビット）に対応するように、パラレル出力データ端子の総数が１２８ビット、即ち、各々が６４ビットのパラレル出力データ端子を有する。
【００７１】
前記２つの不揮発性半導体記憶装置１Ａ、１Ｂには、クロック信号ＳＣＬＫ、書き込み指定信号ＷＴが各々接続され、シリアル入力データ信号ＳＤＩＮは不揮発性半導体記憶装置１Ｂのシリアルデータ入力端子に入力され、不揮発性半導体記憶装置１Ｂのシリアルデータ出力端子は不揮発性半導体記憶装置１Ａのシリアルデータ出力端子に接続され、不揮発性半導体記憶装置１Ａのシリアルデータ出力端子からシリアル出力データ信号ＳＤＯＵＴが出力され、不揮発性半導体記憶装置１Ａ及び１Ｂからは、各々、６４ビットのパラレル出力データＤＯＵＴＡ＜６３：０＞、ＤＯＵＴＢ＜６３：０＞が出力され、これらのパラレル出力データは、対応する機能ブロックのパラレル入力データ端子に各々接続される。尚、不揮発性半導体記憶装置１Ａ、１Ｂにおいて、その各読み出し動作指定信号端子には、半導体システムのパワーオンリセット期間中に各機能ブロックの内部回路を初期化する１ショットのリセットパルス信号ＲＳＴが機能ブロックと共通に入力される構成である。
【００７２】
半導体システムＬＳＩにおいて、各機能ブロックで必要となるパラレルデータ入力ビット数が更に増えた場合（例えば６４→１２８ビットなどの場合）には、図６に示すように、１つの不揮発性半導体記憶装置１を配置して、そのビット数を増やすことにより対応は可能であるが、適用する半導体システムＬＳＩにおいて、機能ブロックの数やその機能ブロックで必要とされるビット数は様々である。このため、ビット数を増やすことにより対応する場合には、半導体システムＬＳＩ毎にビット数の異なる不揮発性半導体記憶装置１を準備しなければならなくなり、設計工数が増加してしまうという問題が発生する。
【００７３】
そこで、本実施の形態に示すように、ビット数の異なる半導体システムＬＳＩに適用する場合は、予め固定ビット数を有する不揮発性半導体記憶装置１Ａ、１Ｂを設計しておき、この不揮発性半導体記憶装置を複数配置する手法を採用することにより、設計工数の増加を抑制することができる。尚、この場合、ビット数が固定されているので、未使用ビットが発生することが想定されるが、不揮発性半導体記憶装置の使用ビット数と各機能ブロックのパラレル入力ビット数との対応を明確にして適用すれば、問題はない。また、固定するビット数は、適用するアプリケーションのトレンドなどを十分調査、把握して、決定すれば良い。
【００７４】
（実施の形態４）
図９は、テストモード機能を備えた不揮発性半導体記憶装置のブロック図を示す。本実施の形態では、４種類のテストモード備えた不揮発性半導体記憶装置について説明する。
【００７５】
図９において、９はテストモード設定用シフトレジスタ、ＴＲ＜３：０＞はテストモード設定用シフトレジスタ９の出力、すなわちテストモード信号である。ＴＥＳＴはテストモードイネーブル信号、ＴＤＩＮはテストモード設定用シリアルデータ入力信号、ＩＴＣＫはテストモード用シフトレジスタの動作を制御するクロック信号である。尚、図１と同一の符号を付しているものは、同一ブロックであるので、その説明は省略する。テストモード設定用シフトレジスタ９には、テストモードイネーブル信号ＴＥＳＴ、テストモード設定用シリアルデータ入力信号ＴＤＩＮ、テストモード設定用クロック信号ＩＴＣＫが入力されて、４ビットのテストモード信号ＴＲ＜３：０＞を出力する構成である。
【００７６】
図１０は、前記図９に示したテストモード設定用シフトレジスタ（テストモード設定手段）９の内部回路を示す。
【００７７】
同図において、７１は４個のフリップフロップ回路であってシフトレジスタを構成する。７２はＡＮＤ回路より成る論理演算回路である。４個のフリップフロップ回路７１を直列配置してシフトレジスタ９を構成し、４個のフリップフロップ回路７１には、テストモード用クロック信号ＩＴＣＫが共通に入力され、初段のフリップフロップ回路７１にはテストモード設定用シリアルデータ入力信号ＴＤＩＮが入力され、その出力は次段のフリップフロップ回路７１に入力されている。ＡＮＤ回路７２は、フリップフロップ回路６１に一対一に対応して設けられており、そのゲートにはテストモードイネーブル信号ＴＥＳＴが共通に入力されると共に、もう一方のゲートには対応するフリップフロップ回路７１の出力が入力される構成である。
【００７８】
図１１は、テストモード設定のタイミングチャートを示す。同図において、ＳＤＩＮはシリアル入力データ、ＴＤＩＮはテストモード用シリアル入力データ、ＲＤは読み出し動作指定信号、ＷＴは書き込み動作指定信号、ＳＣＬＫはクロック信号、ＩＴＣＫはテストモード設定用シフトレジスタのクロック信号、ＴＱ＜３：０＞はシフトレジスタ９を構成するフリップフロップ回路７１の出力である。また、ＴＥＳＴはテストモードイネーブル信号、ＴＲ＜３：０＞はＡＮＤ回路７２の出力である。
【００７９】
読み出し動作指定信号ＲＤ及び書き込み動作指定信号ＷＴが共に“１”の期間は、その制御により読み出し動作及び書き込み動作は行われず、クロック信号ＳＣＬＫに基づいてテストモード用シフトレジスタ７１のクロック信号ＩＴＣＫがイネーブルとなり、このクロック信号ＩＴＣＫに対してセットアップ時間及びホールド時間のマージンがあるタイミングでテストモード用シリアルデータＴＤＩＮが入力される。ここで、テストモード設定用シリアルデータＴＤＩＮとして“００１０”を時分割入力すると、３発目のクロック信号ＩＴＣＫにおいてフリップフロップ回路７１の出力信号ＴＱ＜３＞は“０”から“１”となり、４発目のクロック信号ＩＴＣＫにおいてそのフリップフロップ回路７１にラッチされていた信号Ｑ＜３＞（“１”）が転送されて、次段のフリップフロップ回路７１からの出力信号ＴＱ＜２＞は“０”から“１”となって、シフトレジスタ９へのデータ設定が完了する。この後、テストモードイネーブル信号ＴＥＳＴを“０”から“１”とすることにより、テストモード制御信号ＴＲ＜２＞のみが“０”から“１”となって、４種類のうちの１つの所定のテストモードが有効となる。
【００８０】
このように、複数個のフリップフロップ回路７１からなるシフトレジスタ９に対してシリアルデータ入力端子からデータを設定する構成とすることにより、テストモードの設定を容易に行うことができる。尚、本実施の形態では、４種類のテストモードを４個のフリップフロップ回路７１を用いて設定したが、２つのフリップフロップ回路と、前記フリップフロップ回路の出力を入力とするデコード回路（図示せず）とを用いて、テストモードの設定を行うことも可能である。
【００８１】
尚、テストモード設定手段は、各請求項に記載した内容に合致するものであれば、図示した回路構成に限定されない。
【００８２】
（実施の形態５）
図１２及び図１３にテストモード機能を有する不揮発性半導体記憶装置を用いた半導体システムＬＳＩの実施の形態を示す。
【００８３】
同図において、１０は図１に示した不揮発性半導体記憶装置、ＴＥＳＴはテストモードイネーブル信号、ＴＤＩＮはテストモード設定用シリアルデータ入力信号である。尚、図１２において図１と同一符号のものは、同一機能の信号及びブロックであるため、その説明は省略する。
【００８４】
不揮発性半導体記憶装置を１つだけ配置する場合には、不揮発性半導体記憶装置１０のテストモード用シリアル入力データ端子には、図１２に示すように、テストモード設定用シリアルデータ入力信号ＴＤＩＮをそのまま入力する構成にしても良いし、図１３に示すように、シリアル入力データＳＤＩＮをテストモード用シリアルデータとして入力する構成にしても良い。
【００８５】
（実施の形態６）
図１４は、テストモード機能を備えた複数の不揮発性半導体記憶装置を備えた半導体システムＬＳＩの実施の形態を示す。
【００８６】
同図において、１０Ａ、１０Ｂは同一構成の２個の不揮発性半導体記憶装置であり、６４ビットのパラレル出力データ端子を有している。尚、図１４は、図８において、２個の不揮発性半導体記憶装置１Ａ、１Ｂを、テストモード機能を備えた不揮発性半導体記憶装置１０Ａ、１０Ｂに置換したものであるので、重複する説明は省略する。
【００８７】
前記実施の形態５に示すように、不揮発性半導体記憶装置を１つ配置する場合には、不揮発性半導体記憶装置のシリアル入力データ端子とテストモード用シリアル入力データ端子とを接続してもテストモードの設定に支障はないが、不揮発性半導体記憶装置を複数配置する場合には、不揮発性半導体記憶装置１０Ａ、１０Ｂのシリアル入力データ端子とテストモード用シリアル入力データ端子を接続してしまうと、鎖状に接続されるシリアルデータチェーンに書き込みデータ用シリアル入力データとテストモード用シリアル入力データが混在してしまう。このため、各々の不揮発性半導体記憶装置１０Ａ、１０Ｂにおけるテストモードの設定が複雑化するという問題が生じる。
【００８８】
そこで、本実施の形態のように不揮発性半導体記憶装置１０Ａ、１０Ｂを複数配置する場合には、テストモード用シリアル入力データＴＤＩＮは各々の不揮発性半導体記憶装置１０Ａ、１０Ｂに直接に入力することにより、複数の不揮発性半導体記憶装置１０Ａ、１０Ｂにおいて、テストモードの同時設定が可能となり、テストモード設定の複雑化を回避することができる。
【００８９】
ここで、不揮発性半導体記憶装置における各ブロックは、そのほとんどがロジック回路を構成するトランジスタと同じゲート酸化膜の薄いＭＯＳトランジスタで形成されるが、不揮発性メモリセルを含めて、データの書き込み手段に含まれる一部のトランジスタには高電圧が印加されるため、そのゲート酸化膜は信頼性の観点からロジック回路製造プロセスで製造されるＩＯセルと同じ膜厚（ロジック回路を構成するトランジスタのゲート酸化膜の膜厚よりも厚い膜厚）で形成される。
【００９０】
ところで、アプリケーションによっては、要求される速度や消費電力が異なるため、ロジック回路の製造プロセスには、そのニーズに応えるために、トランジスタのゲート膜厚や閾値などが異なる様々な種類のプロセスがある。このように様々なアプリケーションに不揮発性半導体記憶装置を適用する場合、デバイス定義やモデルパラメータが異なるために、ロジック回路製造プロセスが変わる毎に再設計が必要になる。本発明の実施の形態で示したように、冗長機能やアナログトリミング機能を有する機能ブロックのヒューズ素子の代替として不揮発性半導体記憶装置を適用する場合、高速動作は要求されないため、例えば、全てのＭＯＳトランジスタをＩＯセルと同一の膜厚で形成すれば、ロジック回路製造プロセスが変わっても、再設計は不要である。しかしながら、このように全て厚膜のＭＯＳトランジスタで設計してしまうと、デザインルールの影響でレイアウト面積が大きくなってしまう懸念もあるため、アプリケーションに要求される仕様や搭載ビット数などを考慮して、どのゲート膜厚で設計するか適切に判断する必要がある。
【産業上の利用可能性】
【００９１】
以上説明したように、本発明は、ロジック回路製造プロセスで製造できる不揮発性メモリセルを有する不揮発性半導体記憶装置を、ヒューズ素子の代替技術とすることができるので、例えば冗長機能やアナログトリミング機能などを有する機能ブロックを備えた半導体システムＬＳＩに適用して有用である。また、セキュアＩＤ等の用途にも応用できる。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態１の不揮発性半導体記憶装置の全体概略構成を示すブロック図である。
【図２】同不揮発性半導体記憶装置に備えるビットセルの構成を示す回路図である。
【図３】同不揮発性半導体記憶装置に備えるラッチ回路及びシフトレジスタの内部構成を示す回路図である。
【図４】同不揮発性半導体記憶装置の書き込み動作を示すタイミングチャート図である。
【図５】同不揮発性半導体記憶装置の読み出し動作及び読み出しデータチェック動作を示すタイミングチャート図である。
【図６】本発明の実施の形態２の半導体システムＬＳＩを示すブロック図である。
【図７】同半導体システムＬＳＩの読み出し動作を示すタイミングチャート図である。
【図８】本発明の実施の形態３の半導体システムＬＳＩを示すブロック図である。
【図９】本発明の実施の形態４の不揮発性半導体記憶装置を示すブロック図である。
【図１０】同不揮発性半導体記憶装置に備えるテストモード設定手段の回路図である。
【図１１】同テストモード設定手段によるテストモード設定を示すタイミングチャート図である。
【図１２】本発明の実施の形態５の半導体システムＬＳＩを示すブロック図である。
【図１３】同半導体システムＬＳＩの他の構成例を示すブロック図である。
【図１４】本発明の実施の形態６の半導体システムＬＳＩを示すブロック図である。
【符号の説明】
【００９３】
１、１Ａ、１Ｂ、１０、１０Ｂ        不揮発性半導体記憶装置
２                                  不揮発性メモリセルを含むビットセル
３                                  ラッチ回路（読み出し手段）
４                                  シフトレジスタ
(書き込み手段及び読み出し手段）
５                                  制御回路（制御手段)
９                                  テストモード設定用シフトレジスタ
１１                                ＰＭＯＳトランジスタ
１２、１４                          ＮＭＯＳトランジスタ
１３                                不揮発性メモリセル
１５                                ＯＲ回路
１６、７０                          ＡＮＤ回路（論理演算回路）
２１、２２、２６、２７              ＭＯＳスイッチ回路
２３、２４、２８、２９、３０、３１  インバータ回路
４１（０）〜４１（ｍ）
５１（０）〜５１（ｌ）         機能ブロック
７１                                フリップフロップ回路
７２                                ＡＮＤ回路（論理演算回路）
ＳＤＩＮ                            シリアル入力データ
ＳＤＯＵＴ                          シリアル出力データ
ＤＯＵＴ<n:0>                        パラレル出力データ
ＲＤ                                １ショットのパルス信号
ＬＡＴ<n:0>                         ラッチ回路の第２の出力信号
ＴＲ<3:0>                           テストモード信号
【図１】
2005267794.tif 000003
【図２】
2005267794.tif 000004
【図３】
2005267794.tif 000005
【図４】
2005267794.tif 000006
【図５】
2005267794.tif 000007
【図６】
2005267794.tif 000008
【図７】
2005267794.tif 000009
【図８】
2005267794.tif 000010
【図９】
2005267794.tif 000011
【図１０】
2005267794.tif 000012
【図１１】
2005267794.tif 000013
【図１２】
2005267794.tif 000014
【図１３】
2005267794.tif 000015
【図１４】
2005267794.tif 000016