(57)【要約】【課題】容量素子を形成する位置を制限することなく、容量素子の容量値を増加させる。【解決手段】  第１のコンタクト１９を形成する際に、コンタクト層間膜１３の容量素子１１を形成しようとする部分に、下部電極１４の表面積を増加させるためのタングステンプラグ２１を形成する。タングステンプラグ２１は、容量コンタクト４の真上に形成する必要がないため、容量素子１１を形成する位置は、容量コンタクト４が設けられている位置に制限されない。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
容量素子を形成しようとする下層に容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトを覆うようにしてコンタクト層間膜を形成する工程と、
前記コンタクト層間膜に前記容量コンタクトと電気的に接続するための第１のコンタクトを形成する工程と、
前記第１のコンタクトを覆うようにして前記コンタクト層間膜の追加成膜を行う工程と、
容量素子を形成しようとする部分のコンタクト層間膜を開口する工程と、
前記開口部内に下部電極を形成する工程と、
前記下部電極の表面に容量膜および上部電極を順次形成することにより容量素子を形成する工程と、
前記容量素子を覆うようにして前記コンタクト層間膜の追加成膜を行う工程と、
追加成膜した前記コンタクト層間膜に前記第１のコンタクトと電気的に接続するための第２のコンタクトを形成する工程とを有する半導体装置の製造方法。
【請求項２】
前記第１のコンタクトを形成する工程において、前記容量素子を形成しようとする部分のコンタクト層間膜に、前記第１のコンタクトを形成するのと同一工程で金属プラグを形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記金属プラグの形状が、前記第１のコンタクトの形状と同一の形状である請求項２記載の半導体装置の製造方法。
【請求項４】
前記金属プラグの形状が、前記第１のコンタクトの形状とは異なる形状である請求項２記載の半導体装置の製造方法。
【請求項５】
前記金属プラグの形状が、円筒形状である請求項２から４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記金属プラグの形状が、上から見た断面が長方形または正方形のスリット形状である請求項２から４のいずれか１項記載の半導体装置の製造方法。
【請求項７】
前記金属プラグが形成される位置が、前記容量コンタクトの位置と異なる位置である請求項２から６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
容量素子を形成しようとする下層に形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトを覆うようにして形成されたコンタクト層間膜と、
前記コンタクト層に、下部電極、容量膜および上部電極からなり、前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置において、
前記コンタクト層間膜に形成されたコンタクトが、第１のコンタクトおよび、該第１のコンタクトと電気的に接続する第２のコンタクトの２段積みにより構成されていることを特徴とする半導体装置。
【請求項９】
前記容量素子内の該容量素子を構成する下部電極の下層に、前記第１のコンタクトと同一の材料により構成された金属プラグが形成されている請求項８記載の半導体装置。
【請求項１０】
前記金属プラグの形状が、前記第１のコンタクトの形状と同一の形状である請求項９記載の半導体装置。
【請求項１１】
前記金属プラグの形状が、前記第１のコンタクトの形状とは異なる形状である請求項９記載の半導体装置。
【請求項１２】
前記金属プラグの形状が、円筒形状である請求項９から１１のいずれか１項記載の半導体装置。
【請求項１３】
前記金属プラグの形状が、上から見た断面が長方形または正方形のスリット形状である請求項９から１１のいずれか１項記載の半導体装置。
【請求項１４】
前記金属プラグが形成される位置が、前記容量コンタクトの位置と異なる位置である請求項９から１３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の製造方法に関し、特に、半導体基板上に形成されたトランジスタの上層に、このトランジスタと電気的に接続される容量素子が形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭを構成するメモリセルは、一般的にメモリセル用トランジスタと容量素子とから構成される。このメモリセルを高い集積度で実現するため、ＤＲＡＭの容量素子をビット線よりも上層に設けた構造のＣＯＢ（Capacitor Over Bitline）型ＤＲＡＭが提案されている。このようなＣＯＢ型ＤＲＡＭの構造を図１０に示す。
【０００３】
このＤＲＡＭでは、シリコン基板１０等の半導体基板上に形成されたＭＯＳトランジスタがメモリセル用トランジスタとして機能している。このメモリセル用トランジスタの上層には、セルコンタクト層間膜８を介してビット線６が形成され、このビット線６の上層には容量コンタクト層間膜７を介して容量素子１１が形成されている。容量素子１１は、容量コンタクト層間膜７上に形成された膜１２およびコンタクト層間膜１３内に、例えばシリンダ形状で形成されている。そして、ビット線６はバリアメタル層５を介してセルコンタクト９に接続されることによりシリコン基板１０上に形成されたメモリセル用トランジスタに接続され、容量素子１１は、容量コンタクト４、セルコンタクト９を介してシリコン基板１０上に形成されたメモリセル用トランジスタに接続されている。
【０００４】
図１０中の容量素子１１の周辺の詳細な構成を図１１に示す。容量素子１１は、図１１に示されるように、下部電極１４、容量膜１５、上部電極１６とから構成されている。そして、コンタクト層間膜１３上に設けられたメタル配線１８と、容量コンタクト４または上部電極１６とを接続するためのコンタクト１７が、コンタクト層間膜１３に設けられている。
【０００５】
このような構造のＤＲＡＭによれば、容量素子１１がメモリセルトランジスタの上層に構成されているため、高い集積度を実現することができる。しかし、近年、半導体装置の集積度がさらに高くなってきていることに伴い、コンタクト径が微細になってきている。例えば、従来は０．２μｍ程度であったコンタクト径が０．１２μｍと微細になってきている。そのため、露光の際に、ＫｒＦ（フッ化クリプトン）露光機からＡｒＦ（フッ化アルゴン）露光機が使用されるようになってきている。ＡｒＦ露光機では、使用する光の波長がＫｒＦ露光機よりも短いため、微細な露光を行うことができる。例えば、ＡｒＦ露光では、波長１９３ｎｍのエキシマレーザが用いられ、ＫｒＦ露光では、波長２４８ｎｍのエキシマレーザが用いられる。
【０００６】
しかし、ＡｒＦ露光の際に使用されるフォトレジストは、ＫｒＦ露光の際に使用されるフォトレジストよりもレジスト耐性が低いため、ＡｒＦ露光機を使用した場合に深いコンタクトホールを形成することができなくなってしまう。
【０００７】
そのため、図１１に示したような構造の半導体装置をＫｒＦ露光により製造しようとすると、コンタクト１７の高さが低くなり、容量素子１１の高さも低くせざるを得なくなる。そして、容量素子１１の高さが低くなると、下部電極１４と上部電極１６の表面積が少なくなり、容量素子１１の容量値が小さくなってしまう。
【０００８】
しかし、メモリセルの容量値が減少するとＤＲＡＭの安定動作が損なわれ信頼性が低下するという問題が発生する。そのため、集積度が高くなってもメモリセルの容量値を一定値以上とすることが要求される。
【０００９】
このような要求を実現するために、容量素子を形成する開口部の内部に容量コンタクトを形成して、下部電極の表面積を増加させて容量値を増加するようにした半導体装置が提案されている（例えば、特許文献１参照。）。
【００１０】
このような従来の半導体装置では、容量コンタクトを開口部内に形成することにより下部電極の表面積を増大するようにしているため、容量素子を形成することができる位置は容量コンタクトの位置により決まってしまうこととなる。しかし、ビット線と容量コンタクトとの短絡を防止するため、容量コンタクトはビット線とビット線の間の中央に形成することが要求され、容量コンタクトを形成することができる位置も限定されている。そのため、このような従来技術では、容量素子を形成することができる位置が大幅に制限されることになり半導体装置の設計自由度が低くなってしまうという問題がある。
【特許文献１】特開２００１−１５７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述した従来の半導体装置の製造方法では、容量コンタクトを開口部内に形成するようにして容量値の増加を図っていたため、容量素子を形成することができる位置は容量コンタクトの位置により決まってしまうという問題点があった。
【００１２】
本発明の目的は、容量素子を形成する位置が制限されることなく、容量素子の容量値を増加させることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
容量素子を形成しようとする下層に容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトを覆うようにしてコンタクト層間膜を形成する工程と、
前記コンタクト層間膜に前記容量コンタクトと電気的に接続するための第１のコンタクトを形成する工程と、
前記第１のコンタクトを覆うようにして前記コンタクト層間膜の追加成膜を行う工程と、
容量素子を形成しようとする部分のコンタクト層間膜を開口する工程と、
前記開口部内に下部電極を形成する工程と、
前記下部電極の表面に容量膜および上部電極を順次形成することにより容量素子を形成する工程と、
前記容量素子を覆うようにして前記コンタクト層間膜の追加成膜を行う工程と、
追加成膜した前記コンタクト層間膜に前記第１のコンタクトと電気的に接続するための第２のコンタクトを形成する工程とを有する。
【００１４】
本発明によれば、容量コンタクトをとコンタクト層間膜の上面に形成される素子との間を電気的に接続するための第１および第２のコンタクトを２段積みとすることにより、半導体装置の集積度が高くなり深いコンタクトホールを形成することができなくなった場合でも、容量素子の高さを充分確保することができるようになり、必要な容量値を維持することが可能となる。
【００１５】
また、本発明の他の半導体装置の製造方法では、前記第１のコンタクトを形成する工程において、前記容量素子を形成しようとする部分のコンタクト層間膜に、前記第１のコンタクトを形成するのと同一工程で金属プラグを形成する。
【００１６】
本発明によれば、容量素子を形成しようとする部分のコンタクト層間膜に予め金属プラグを形成するようにしているので、容量素子の下部電極の表面積を増加させることができ、容量素子の容量値を増加させることが可能となる。
【００１７】
また、金属プラグは、下部電極の表面積を増加させることのみを目的として形成されているため、容量コンタクトと電気的に接続されている必要がなく、容量コンタクトの真上に容量素子を形成する必要はない。そのため、容量素子と容量コンタクトとの電気的な接続させ確保することができる範囲であれが容量素子と容量コンタクトの位置関係については制限がなく、容量素子を形成する場所を任意に選択することができる。
【００１８】
さらに、第１のコンタクトを形成するのと同一の工程で、金属プラグを形成しているため、工程数が増えることはない。
【００１９】
また前記金属プラグの形状は、前記第１のコンタクトの形状と同一の形状とすることもできるし、前記第１のコンタクトの形状とは異なる形状とすることもできる。さらに、前記金属プラグの形状を、円筒形状とすることもできるし、上から見た断面が長方形または正方形のスリット形状とすることもできる。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、容量素子を形成する位置が容量コンタクトの位置により制限されることなく、容量素子の容量値を増加させることが可能になるという効果を得ることができる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体装置の構成を示すブロック図である。図１において、図１１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。尚、本実施形態の説明においても、図１１と同様に、図１０に示した容量素子１１の周辺のみを示して説明する。
【００２３】
図１１に示した従来の半導体装置では、１つのコンタクト１７によりメタル配線１８と容量コンタクト４との間の接続を行っていたが、図１に示した本実施形態の半導体装置では、第１のコンタクト１９、第２のコンタクト２０という２つのコンタクトを２段積みにすることによりメタル配線１８と容量コンタクト４との間の接続が行われている。
【００２４】
本実施形態のように、第１および第２のコンタクト１９、２０を２段積みとすることにより、半導体装置の集積度が高くなり深いコンタクトホールを形成することができなくなった場合でも、容量素子１１の高さを充分確保することができるようになり、必要な容量値を維持することが可能となる。また、容量コンタクト４と容量素子１１との関係においても、容量コンタクト４と、容量素子１１の下部電極１２との電気的な接続が確保できれば、容量コンタクト４の真上に容量素子１１を形成する必要がない。そのため、容量素子１１と容量コンタクト４との電気的な接続させ確保することができる範囲であれが容量素子１１と容量コンタクト４の位置関係については制限がなく、容量素子１１を形成する場所を任意に選択することができる。
【００２５】
尚、本実施形態では、コンタクトを２段積みにすることにより容量素子１１の容量値を増加させるようにした場合を用いて説明しているが、本発明は２段積みに限定されるものでなく、コンタクトを３段積み以上にする場合でも同様に適用することができるものである。
【００２６】
本実施形態の半導体装置に製造方法については、下記の第２の実施形態の半導体装置の製造方法と重複するため、下記の第２の実施形態の半導体装置に製造方法を説明する際に併せて説明を行う。
【００２７】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体装置について説明する。
【００２８】
図２は本発明の第２の実施形態の半導体装置の構成を示すブロック図である。図２において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００２９】
本実施形態の半導体装置は、図１に示した第１の実施形態の半導体装置に対して、コンタクト層間膜１３の容量素子１１を形成しようとする部分に、第１のコンタクト１９と同一の工程でタングステンプラグ２１を予め形成するようにして、容量素子１１の下部電極１４の表面積を大きくして容量値を増加させるものである。尚、タングステンプラグ２１は、第１のコンタクト１９と同一の工程で形成されるため、タングステンプラグ２１と第１のコンタクト１９とは、共にタングステンという同一の材料により構成されている。
【００３０】
次に、本発明の半導体装置の製造方法を図２〜図９を参照して説明する。
【００３１】
先ず、図３に示すように、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＣＮ等の材料により、膜厚２０〜６０ｎｍの膜１２を容量コンタクト層間膜７の上に容量コンタクト４を覆うようにして形成する。この膜１２は、エッチングストッパ膜として機能する。そして、この膜１２の上に酸化膜（絶縁膜）を膜厚３００〜７００ｎｍで形成することによりコンタクト層間膜１３を形成する。
【００３２】
次に、図４に示すように、第１のコンタクト１９およびタングステンプラグ２１を形成するためのコンタクトホールをエッチングすることによりコンタクト層間膜１３に開口する。そして、このコンタクトホールが埋設されるまで全面にＷ（タングステン）をＣＶＤ法により堆積する。その後ＣＭＰ（化学機械研磨）方によりコンタクト層間膜１３の表面を平坦化してＷを各コンタクトホール内にのみ残し第１のコンタクト１９およびタングステンプラグ２１を形成する。
【００３３】
この工程において、容量素子１１を形成しようとする場所にタングステンプラグ２１を形成せずに、第１のコンタクト１９のみを形成するようにすれば、上記で説明した第１の半導体装置を製造することができる。
【００３４】
次に、図５に示すように、コンタクト層間膜１３を５０〜５００ｎｍ追加成膜する。そして、図６に示すように、容量素子１１を形成しようとする部分のコンタクト層間膜１３を開口する。このようにして開口部を形成することにより、開口部の底面には、タングステンプラグ２１の全体および容量コンタクト４の上端面が露呈する。尚、開口部の形状としては、上から見た断面が円であるシリンダ形状（円筒形状）や、上から見た断面が六角形、長方形、だ円となる形状等が用いられている。
【００３５】
次に、図７に示すように、開口部の内面を含む全面にＴｉＮ膜を形成し、開口部の領域のみをフォトレジスト（図示せず）で覆った後、形成したＴｉＮ膜をエッチバックして開口部内にのみ残し下部電極１４を形成する。さらに、この下部電極１４の表面にＴａ酸化膜等絶縁膜を形成した後、開口部を埋め込むようにＷとＴｉＮの積層膜を形成し、これらの積層膜と絶縁膜を所要のパターンに形成して容量膜１５と上部電極１６をそれぞれ形成する。これにより容量素子１１が形成される。
【００３６】
そして、図８に示すように、さらにコンタクト層間膜１３を追加成膜して容量素子１１を覆った後に、最終段のコンタクトとなる第２のコンタクト２０を、第１のコンタクト１９を形成したのと同様な方法によりコンタクト層間膜１３に形成する。
【００３７】
最後に、図９に示すように、第２のコンタクト２０と接続するようにメタル配線１８を形成する。
【００３８】
本実施形態の半導体装置によれば、容量素子１１を形成しようとする開口部内にタングステンプラグ２１を設けるようにしたことにより、下部電極１４の表面積を増やすことができる。そして、容量素子１１の容量値は、下部電極１４の表面積の増加に伴い増加する。そのため、本実施形態のように容量素子１１を形成しようとする開口部内にタングステンプラグ２１を設けるようにすれば、容量素子１１の容量値の増加を図ることが可能となり、記憶保持特性を向上することができる。
【００３９】
下部電極１４の表面積は、単純に計算すると、円柱状のタングステンプラグ２１の側面積だけ増える。例えば、容量素子１１がシリンダ形状の場合であって、半径０．２μｍ、高さ０．５μｍの円柱であるとし、タングステンプラグ２１が、半径０．１μｍ、高さ０．３μｍの円柱だとした場合の下部電極１４の表面積の増加分を計算する。
（１）タングステンプラグ２１がある場合の表面積：（２π×０．２×０．５＋０．２2π）＋（２π×０．１×０．３）＝０．９４２μｍ2
（２）タングステンプラグ２１が無い場合の表面積：（２π×０．２×０．５＋０．２2π）＝０．７５３６μｍ2
そして、０．９４２／０．７５３６＝１．２５となるため、このような例の場合、タングステンプラグ２１が無い場合に比べて、タングステンプラグ２１がある場合は下部電極１４の表面積は２５％増加することがわかる。
【００４０】
また、本実施形態の半導体装置によれば、タングステンプラグ２１は、下部電極１４の表面積を増加させることのみを目的として形成されているため、容量コンタクト４と電気的に接続されている必要がない。そのため、容量コンタクト４と、容量素子１１の下部電極１２との電気的な接続さえ確保できれば、容量コンタクト４の真上に容量素子１１を形成する必要がなく、タングステンプラグ２１の位置は図２に示すように容量コンタクト４の位置と異なる位置とすることができる。そのため、容量素子１１と容量コンタクト４の位置関係について制限がなく、容量素子１１を形成する場所を任意に選択することができる。
【００４１】
さらに、本実施形態では、第１のコンタクト１９を形成するのと同一の工程で、容量素子１１を形成しようとする部分にタングステンプラグ２１を形成しているため、工程数が増えることはない。
【００４２】
尚、本実施形態では、第１のコンタクト９がタングステンにより形成されている場合を用いて説明したため、容量素子１１内の下部電極１４の下層にタングステンプラグ２１を形成するようししているが、第１のコンタクト１９が他の金属により形成される場合であれば、容量素子１１内の下部電極１４の下層には第１のコンタクト１９と同一の材料により構成された金属プラグを形成するようにすればよい。
【００４３】
また、本実施形態では、第１のコンタクト１９とタングステンプラグ２１とが同一形状により形成される場合を用いて説明しているが、本発明はこのような場合に限定されるものではない。タングステンプラグ２１の形状は、シリンダ形状（円筒形状）だけでなく、上から見た断面が長方形または正方形であるスリット形状とするようにしてもよい。このように、第１のコンタクト１９とタングステンプラグ２１とは同一の材料であれば形状は異なる形状とすることが可能である。
【００４４】
そもそも、タングステンプラグ２１は、下部電極１４の表面積を増加させて容量値を増やすことを目的にして形成されるものであるため、下部電極１４の表面積を効率的に増加させるような形状としたほうがより大きな効果を得ることができる。そのため、開口部内に設けるタングステンプラグ２１の個数も１つであることに限定されず、１つの開口部内に複数のタングステンプラグ２１を設けるようにしてもよい。
【００４５】
さらに、上記第１および第２の実施形態では、ＤＲＡＭの容量素子がビット線よりも上層に設けられた構造のＣＯＢ型ＤＲＡＭを用いて説明しているが、本発明はこのような構造に限定されるものではなく、ＤＲＡＭの容量素子がビット線よりも下層に設けられた構造のＣＵＢ（Capacitor Under Bitline）型ＤＲＡＭの場合にも同様に適用することができるものである。このようなＣＵＢ型ＤＲＭＡに本発明を適用した場合、図１および図２に示した構造において、メタル配線１８の変わりにビット線が設けられるような構造となるだけで製造方法、得られる効果等については同様である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態の半導体装置の構成を示すブロック図である。
【図２】本発明の第２の実施形態の半導体装置の構成を示すブロック図である。
【図３】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図４】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図５】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図６】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図７】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図８】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図９】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図１０】容量素子がビット線よりも上層に設けられた構造のＤＲＡＭの断面図である。
【図１１】従来の半導体装置の構成を示すブロック図である。
【符号の説明】
【００４７】
４    容量コンタクト
５    バリアメタル層
６    ビット線
７    容量コンタクト層間膜
８    層間膜
９    セルコンタクト
１０    シリコン基板
１１    容量素子
１２    膜
１３    コンタクト層間膜
１４    下部電極
１５    容量膜
１６    上部電極
１７    コンタクト
１８    メタル配線
１９    第１のコンタクト
２０    第２のコンタクト
２１    タングステンプラグ
【図１】
2005093714.tif 000003
【図２】
2005093714.tif 000004
【図３】
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【図４】
2005093714.tif 000006
【図５】
2005093714.tif 000007
【図６】
2005093714.tif 000008
【図７】
2005093714.tif 000009
【図８】
2005093714.tif 000010
【図９】
2005093714.tif 000011
【図１０】
2005093714.tif 000012
【図１１】
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