(57)【要約】【課題】半導体基板上に形成した不純物拡散層または多結晶Siの抵抗率を低減する。STI により囲まれた素子領域にサリサイド技術を用いてシリサイド反応時におけるシリコン中の拡散係数が大きい金属を用いてシリサイドを形成した際、大きなSTI 領域中に素子領域が孤立して存在する場合でもシリサイドプロセス時に接合領域での過剰なシリサイド反応を抑制し、接合リークを伴わない低抵抗シリサイド領域を形成し得る半導体装置を提供する。【解決手段】Si基板上に形成した不純物拡散層または多結晶Si上にNiとの反応生成物を形成する際に、反応時のSi中でのNiの拡散係数を考慮して反応領域を規定し、素子領域11を含む一辺１μｍの正方形を単位として着目する範囲10内で素子領域11のパターン面積およびダミー素子領域13のパターン面積の合計が占有する率が25％以上になるように形成されている。【選択図】図１
2005150375.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたトレンチ構造の素子分離領域と、
前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成された素子領域と、
前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミー素子領域とを具備し、
前記半導体基板の前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲における前記素子領域および前記ダミー素子領域の各パターン面積の合計の占有率が25％以上になるように形成されていることを特徴とする半導体装置。
【請求項２】
前記素子領域およびダミー素子領域は、ウエルの表層部の選択的に不純物拡散層が形成され、前記ウエルのチャネル領域上にゲート絶縁膜を介してゲート電極が形成されており、前記不純物拡散層およびゲート電極の上面にそれぞれ前記金属シリサイド層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板に形成されたトレンチ構造の素子分離領域と、
前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成された素子領域と、
前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミーゲート電極とを具備し、
前記半導体基板の前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲内における前記素子領域および前記ダミーゲート電極の各パターン面積の合計の占有率が25％以上になるように形成されていることを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板に形成されたトレンチ構造の素子分離領域と、
前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成された素子領域と、
前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミー素子領域と、
前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミーゲート電極とを具備し、
前記素子領域およびダミー素子領域は、それぞれウエルの表層部に選択的に不純物拡散層が形成され、さらに、前記ウエル上にゲート絶縁膜を介して選択的にゲート電極が形成されており、
前記半導体基板の前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲内における前記素子領域およびダミー素子領域およびダミーゲート電極の各パターン面積の合計の占有率が25％以上になるように形成されていることを特徴とする半導体装置。
【請求項５】
半導体基板の表層部にトレンチ構造の素子分離領域を形成し、前記素子分離領域で囲まれた素子領域に金属シリサイド層を形成する際、
前記半導体基板上の全面に金属層を堆積する工程と、
前記半導体基板における前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲内で前記素子領域上および前記素子分離領域上の金属層のパターン面積の合計が占有する率が25％以上になるように、前記素子領域の周囲を取り囲む領域上の金属層の一部を除去する工程と、
前記素子領域に金属層を反応させることによって金属シリサイド層を形成する工程
とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に素子領域の金属シリサイド層およびその形成工程に関するもので、例えばCMOSロジックLSIに適用されるものである。
【背景技術】
【０００２】
例えばCMOSロジックLSIにおいて、素子の微細化に伴って増大する寄生抵抗を抑制するためにサリサイド(Salicide; Self Aligned Silicide)技術が用いられている。このサリサイド技術は、半導体基板上に形成された不純物拡散層からなるMOSFETのソース・ドレイン領域および半導体基板上にゲート絶縁膜を介して形成されたゲート電極（多結晶Si）に金属と半導体、例えばSiとの反応生成物であるシリサイド(Silicide)化合物（以下、金属シリサイドと記す）を形成してその抵抗率を低減するものである。この場合、金属シリサイドに用いられる金属は、CMOSプロセスの熱設計、ゲート電極寸法、拡散層深さ等の整合性と、求められる抵抗値から決められる。
【０００３】
ところで、65nmNode以降のCMOS技術では、サリサイドプロセスおよびそれ以降のプロセスにおいて、不純物拡散層の接合リーク電流を抑制する目的で、シリサイド材料の熱拡散を抑制し、導入したn型／ｐ型不純物の不活性化を避けるために、プロセス温度の低温化が求められている。この事情に鑑みて着目されてきているNiは、Ti、Coとは異なり、Monoシリサイドで低抵抗を実現でき、低温での成膜が可能な金属材料である。
【０００４】
しかし、Niは、シリサイドプロセス時に化合反応がSi中に拡散して進み、Si中での拡散係数が大きい。これにより、反応領域の周りに未反応となる余剰のNiが存在する場合には、反応領域端のNi膜厚が増大し、余剰のNiがシリサイドプロセス時に素子領域に拡散すると接合領域での過剰なシリサイド反応を抑制し、ゲート電極またはソース・ドレイン領域の不純物拡散層で接合リークを引き起こす、つまりリーク電流源になるという問題があった。
【０００５】
また、従来のサリサイド技術を用いてMOSFETのゲート電極およびソース・ドレイン領域にNiシリサイドを形成した際、ゲート電極およびソース・ドレイン領域上のシリサイド反応領域とトレンチ構造の素子分離領域(Shallow Trench Isolation; STI)上の未反応領域との広さの関係に起因して、接合リークを引き起こす場合がある。
【０００６】
図２２は、半導体基板のSTI 201の比較的大きな素子領域(AA) 211にNiシリサイドを形成した場合の平面パターンを概略的に示し、図２３はその断面構造を概略的に示している。同様に、図２４は、半導体基板の比較的大きなSTI 201の中に孤立して存在する小さな素子領域(AA) 212にNiシリサイドを形成した場合の平面パターンを概略的に示し、図２５はその断面構造を概略的に示している。
【０００７】
図２２乃至図２５において、200は例えばn型シリコン基板、201はSTI、202はpウエル、203はn+拡散層、204はNiシリサイドである。
【０００８】
図２２及び図２３に示すように、比較的大きな素子領域211にNiシリサイド204を形成した際には、Niの化合反応が素子領域211内で平均的に進むので問題はない。これに対して、図２４および図２５に示すように比較的大きなSTI 201の中に孤立して存在する小さな素子領域212にNiシリサイド204を形成した際には、素子領域212の周りのSTI 201上（未反応領域）の余剰のNiがシリサイドプロセス時に素子領域212に拡散して接合領域で深さ方向に過剰なシリサイド反応を引き起こし、接合リークを引き起こす。
【０００９】
なお、特許文献１には、ゲート電極上面とソース・ドレイン領域表面に無電界メッキにより選択的にNi層を形成した後、このNi層中にNをイオン注入してNi層を上下に分けるバリア層を形成し、熱処理により下層のNi層のみをシリサイド化して接合リークの低減と低抵抗化を図る技術が開示されている。
【特許文献１】米国特許第６１８０４６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記したように従来の半導体装置は、STIにより囲まれた素子領域にサリサイド技術を用いてNiシリサイドを形成した際、大きなSTI領域中に素子領域が孤立して存在する場合には未反応領域の余剰のNiがシリサイドプロセス時に素子領域に拡散して接合領域で過剰なシリサイド反応を抑制し、接合リークを引き起こし、接合リークを引き起こすという問題があった。
【００１１】
本発明は上記の問題点を解決すべくなされたもので、STIにより囲まれた素子領域にサリサイド技術を用いてシリサイド反応時におけるシリコン中の拡散係数が大きい金属を用いてシリサイドを形成した際、大きなSTI領域中に素子領域が孤立して存在する場合でもシリサイドプロセス時に接合領域での過剰なシリサイド反応を抑制し、接合リークを伴わない低抵抗シリサイド領域を形成し得る半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の第１の態様は、半導体基板と、前記半導体基板に形成されたトレンチ構造の素子分離領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成された素子領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミー素子領域とを具備し、前記半導体基板の前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲における前記素子領域および前記ダミー素子領域の各パターン面積の合計の占有率が25％以上になるように形成されていることを特徴とする。
【００１３】
本発明の半導体装置の第２の態様は、半導体基板と、前記半導体基板に形成されたトレンチ構造の素子分離領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成された素子領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミーゲート電極とを具備し、前記半導体基板の前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲内における前記素子領域および前記ダミーゲート電極の各パターン面積の合計の占有率が25％以上になるように形成されていることを特徴とする。
【００１４】
本発明の半導体装置の第３の態様は、半導体基板と、前記半導体基板に形成されたトレンチ構造の素子分離領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成された素子領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミー素子領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミーゲート電極とを具備し、前記素子領域およびダミー素子領域は、それぞれウエルの表層部に選択的に不純物拡散層が形成され、さらに、前記ウエル上にゲート絶縁膜を介して選択的にゲート電極が形成されており、前記半導体基板の前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲内における前記素子領域およびダミー素子領域およびダミーゲート電極の各パターン面積の合計の占有率が25％以上になるように形成されていることを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、半導体基板の表層部にトレンチ構造の素子分離領域を形成し、前記素子分離領域で囲まれた素子領域に金属シリサイド層を形成する際、前記半導体基板上の全面に金属層を堆積する工程と、前記半導体基板における前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲内で前記素子領域上および前記素子分離領域上の金属層のパターン面積の合計が占有する率が25％以上になるように、前記素子領域の周囲を取り囲む領域上の金属層の一部を除去する工程と、前記素子領域に金属層を反応させることによって金属シリサイド層を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、例えばNiを用いたシリサイド反応時に反応領域へのNiの供給・拡散を抑制することができ、接合リーク電流源の発生を伴わないシリサイド反応を実現することができる。
【発明を実施するための最良の形態】
【００１７】
＜第１の実施形態の半導体装置とその製造方法＞
図１（ａ）、（ｂ）は、本発明の半導体装置の第１の実施形態として、メモリ混載CMOSロジックLSIにおける半導体基板上の素子領域の２つの例を概略的に示す平面パターン図である。
【００１８】
図１（ａ）、（ｂ）において、破線で示す領域は、半導体基板における一辺１μｍの正方形を単位として着目する範囲、つまり通常の設計時に採用される着目範囲10である。
【００１９】
ここで、図１（ａ）は、着目範囲10よりも大きなパターン面積を有する素子領域11がSTI 12に囲まれている状態を示しており、図１（ｂ）は、それぞれ着目範囲10よりも小さなパターン面積を有し、それぞれほぼ等しいパターン面積を有する素子領域11およびダミー素子領域13が縦横方向に等間隔で配置された状態でSTI 12に囲まれている状態を示している。本例では、着目範囲10内で素子領域11のパターン面積およびダミー素子領域13のパターン面積の合計が占有する率は25％程度である。また、素子領域11およびダミー素子領域13にはそれぞれMOSFETが形成されており、各表面に後述するように金属シリサイド層が形成されている。
【００２０】
図２は、図１（ｂ）中の素子領域11およびダミー素子領域13に形成されるMOSFETの基本構成を概略的に示している。
【００２１】
図２に示すシリコン基板（Si基板）21において、図１（ｂ）中の素子領域11およびダミー素子領域13表面のウエル41の表層部には、MOSFETのドレイン・ソース領域用の不純物拡散層47が形成され、ウエル41のチャネル領域上にゲート絶縁膜42を介してMOSFETのゲート電極44が形成され、不純物拡散層47およびゲート電極44の上面にそれぞれ金属シリサイド層48が形成されている。この場合、ダミー素子領域13に形成されるMOSFETは、ゲート電極44が他の回路に接続されずに浮遊状態のままにされている。
【００２２】
金属シリサイド層48を構成する金属は、Si基板21の不純物拡散層47あるいは多結晶Siを用いたゲート電極44とのシリサイド反応時の温度がTi、Coのシリサイド反応時の温度よりも低いもの（Ni、Ptのいずれか１つ）が用いられる。本例では、金属シリサイド層48は、Niシリサイド、あるいは、NiにTiが積層されたNi/Tiのシリサイドである。
【００２３】
図３乃至図１４は、第１の実施形態の半導体装置の製造方法について、図１（ｂ）に示した半導体基板領域における素子領域11およびダミー素子領域13の一例を製造する工程を順に示す断面図である。ここでは、メモリ混載CMOSロジックLSIの１層の配線工程までを例として、素子領域11およびダミー素子領域13にライトリー・ドープト・ドレイン(Lightly Doped Drain; LDD) 構造のn-MOSFETを形成し、そのドレイン、ソース領域用の不純物拡散層およびゲート電極（多結晶Si）の抵抗率を低減するため、Niシリサイドを形成する場合について説明する。
【００２４】
まず、図３に示すように、ｐ型のSi基板21上に熱酸化によりSiO2膜（熱酸化膜）31を例えば10ｎｍの膜厚で形成し、その上にLP-CVD法によりSiN膜32を200ｎｍの膜厚で形成し、さらにその上にLP-CVD法によりSiO2膜33を200ｎｍの膜厚で形成する。そして、写真蝕刻法により、素子領域およびダミー素子領域を覆うようにレジストパターン34を形成する。
【００２５】
次に、図４に示すように、レジストパターン34をマスクとして、SiN膜32に対して選択比を有する異方性ドライエッチングによりSiO2膜33をエッチングしてSiO2膜パターン35を形成した後、レジスト34を剥離する。
【００２６】
さらに、SiO2膜パターン35をマスクとして、酸化膜に対して選択比を十分に有する異方性ドライエッチングによりSiN膜32をエッチングしてSiN膜パターン36を形成し、さらに、薄膜のSiO2膜31をエッチングしてSiO2膜パターン37を形成する。
【００２７】
そして、図５に示すように、酸化膜に対して選択比を十分に有する異方性ドライエッチングによりSi基板21を例えば0.5μｍエッチングして、STI用の溝部38を形成する。
【００２８】
次に、図６に示すように、LP-CVD法によりSiO2膜39を1.5μｍの膜厚に堆積した後、多結晶Siに対して選択比を有する化学的機械的研磨法（Chemical Mechanical Polishing; CMP)によりSiO2膜39の平坦化を行うことによって、溝部38の内部にSiO2膜39を残す。この後、NH4Fあるいはドライエッチングにより、SiN膜パターン36の表面が露出するまでSiO2膜パターン35、SiO2膜39をエッチングすることにより、埋め込まれたSiO2膜39からなるSTI 12を形成する。
【００２９】
この後、図７に示すように、酸化膜に対して選択比を十分に有する等法性ドライエッチングによりSiN膜パターン36をエッチング除去し、STI 12を構成するSiO2膜39の応力を低減するための熱処理を例えば1000℃で行う。
【００３０】
この後、Si基板上のSiO2膜37をNH4Fによりエッチング除去した後、熱酸化によりSiO2からなる犠牲酸化膜40を例えば800 ℃で形成する。そして、素子領域およびダミー素子領域にＢ（ボロン）を例えば加速電圧200KeVでドーズ量8E12cm-2程度打ち込む。さらに、素子領域およびダミー素子領域に形成するn-MOSFETの閾値電圧を制御するために、Ｂを例えば加速電圧50KeVでドーズ量1E13cm-2程度打ち込む。このように導入した不純物の活性化を1000℃、30秒の熱処理により行い、素子領域およびダミー素子領域にｐウェル41を形成する。
【００３１】
次に、図８に示すように、Si基板の表面のSiO2膜40を除去し、750 ℃の熱酸化法によりゲート絶縁膜42を6ｎｍの膜厚で形成する。そして、LP-CVD法により多結晶Siを300nm堆積した後、写真蝕刻法によりレジストパターン43を形成し、酸化膜に対して選択比を十分に有する異方性ドライエッチングにより多結晶Siをエッチングしてゲート電極44を形成する。
【００３２】
この後、図９に示すように、熱酸化によりSi基板上に例えば2ｎｍの膜厚のSiO2膜を形成する。さらに、例えばAs（砒素）イオンを加速電圧35KeV でドーズ量2E14cm-2程度注入し、1000℃のN2雰囲気で10秒の熱処理を行うことにより、n-MOSFETのソース・ドレイン拡散層の一部となる不純物濃度が低くかつ浅い領域(shallow Extension)45を形成する。
【００３３】
この後、図１０に示すように、LP-CVD法によりSiNを150ｎｍ堆積させ、これを酸化膜に対して選択比を十分に有する異方性エッチングによりエッチングしてSiN側壁46を形成する。この後、例えばAsイオンを加速電圧60KeVでドーズ量5E15cm-2程度注入し、1050℃のN2雰囲気で超高速昇降温の熱処理を行うことにより、ソース・ドレイン拡散層の一部となる不純物濃度が高くかつ深い領域(deep Extension)47を形成するとともに、ゲート電極44にn+をドーピングする。
【００３４】
この後、図１１に示すように、n-MOSFETのソース・ドレイン・ゲート電極上のSiO2膜42をNH4Fにより除去し、高融点金属として、例えばNiを20ｎｍの膜厚で堆積させる。この後、500℃のN2雰囲気で10秒の熱処理を行い、低抵抗のNiシリサイド化合物層48をソース・ドレイン・ゲート電極上にそれぞれ形成する。この後、Siと未反応のNiを硫酸・過酸化水素水の混合液を用いて除去する。
【００３５】
この後、図１２に示すように、100ｎｍの膜厚でSiN膜49を堆積し、さらにBPSG膜（もしくはSiO2膜）50を900ｎｍの膜厚で堆積し、CMPにより平坦化を行う。
【００３６】
その後、図１３に示すように、写真蝕刻法によりドレイン・ソースコンタクト形成用のレジストパターンを形成し、SiN膜49に対してエッチング選択比を十分に有する異方性エッチングによりBPSG膜50に対し、開口51を形成する。その後、異方性エッチングにより酸化膜に対して選択比を十分に有する条件で開口底面のSiN膜49のみを選択的にエッチング除去する。
【００３７】
次に、スパッタリングにより、例えばTi（チタン）をドレイン・ソースコンタクトの底部に10ｎｍ程度堆積させる。この後、例えば600℃のＮ2雰囲気で30分の熱処理を行い、Ti表面にTiNを形成する。この後、CVD法によりＷ（タングステン）を400ｎｍ程度堆積させた後、CMPによりBPSG膜50上のＷを除去することによって、図１４に示すように、ドレイン・ソースコンタクトの開口部51内に埋め込みコンタクト52を残す。その後、埋め込みコンタクト52と電気的に接続されたCu（銅）配線53を形成する。
【００３８】
上記した第１の実施形態の半導体装置の製造方法は、半導体基板（本例ではSi基板）21上に形成した不純物拡散層47および多結晶Siからなるゲート電極44の抵抗率を低減するため、NiとSiの反応生成物を形成するシリサイドプロセスを行う際、反応時におけるSi中でのNiの拡散係数を考慮して反応領域を規定することにより反応領域へのNiの過剰な供給・拡散を抑制する。具体的には、一定の着目範囲内での反応領域（Ni下にSiが露出した領域）密度が所定の下限値以上（本例では25％程度）となるようにダミー素子領域13を設けた。
【００３９】
このように素子形成時のNiシリサイドプロセスを行う際に素子領域11の周りのNi供給源となるSTI 12の領域が広くなり過ぎないようにダミー素子領域13を設けたことにより、シリサイド反応時に反応領域へのNiの過剰な供給・拡散を抑制し、接合領域における過剰なシリサイド反応を抑制し、接合リークを伴わない低抵抗のNiシリサイド化合物層48を形成することができる。
【００４０】
また、上記した製造方法で製造された半導体装置は、Si基板21に形成されたSTI 12と、STI以外の領域に形成された素子領域11およびダミー素子領域13とを具備し、所定の着目範囲10内で素子領域11のパターン面積およびダミー素子領域13のパターン面積の合計が占有する率が25％程度になるように形成されており、素子領域11およびダミー素子領域13は各表面にNiシリサイド化合物層48が形成されている。
【００４１】
これにより、素子形成時のNiシリサイドプロセスを行う際に接合領域での過剰なシリサイド反応が抑制され、接合リークを伴わない低抵抗シリサイド領域が形成されており、接合リーク電流源の発生が抑制されている。
【００４２】
なお、図１（ａ）に示したように、素子領域11が着目範囲10よりも大きい場合、つまり、着目範囲10内を素子領域11が100％、つまり、25％以上占有する場合にも、前述したようにNiシリサイドプロセスを行う際に過剰なシリサイド反応が発生することはない。
【００４３】
＜第１の実施形態の半導体装置の変形例＞
前述した第１の実施形態では、それぞれ等しいパターン面積を有する素子領域11およびダミー素子領域13が縦横方向に等間隔で配置され、素子領域11およびダミー素子領域13の各パターン面積の合計が着目範囲10内で占有する率が25％程度である場合を示した。
【００４４】
これに対して、素子領域およびダミー素子領域の各パターン面積の合計が、着目範囲10の面積の25％を超えるように変形した変形例を以下に説明する。
【００４５】
図１５は、第１の実施形態の半導体装置の変形例におけるSTI 12、素子領域11およびダミー素子領域13の配置関係の一例を示している。
【００４６】
ここでは、それぞれ等しいパターン面積を有する素子領域11およびダミー素子領域13が縦横方向に等間隔で配置され、かつ、一部のダミー素子領域13の面積が他のダミー素子領域13の面積よりも広くされ、これら素子領域11およびダミー素子領域13がSTI 12により囲まれている。この場合には、素子領域11およびダミー素子領域13の各パターン面積の合計が着目範囲10における面積の25％を超えることになり、第１の実施形態において前述した効果が高まる。
【００４７】
＜第１の実施形態の半導体装置のダミー素子領域の変形例＞
図１６は、第１の実施形態の半導体装置におけるダミー素子領域13の変形例１を概略的に示す断面図である。
【００４８】
このダミー素子領域13においては、ウエル41の表層部の全面に不純物拡散層47が形成され、その上面にNiシリサイド化合物層48が形成されている。
【００４９】
図１７は、第１の実施形態の半導体装置におけるダミー素子領域13の変形例２を概略的に示す断面図である。
【００５０】
このダミー素子領域においては、ウエル41自体の表面にNiシリサイド化合物層48が形成されている。この場合、基板21とウエル41に導入されている不純物の導電型を同じにしておけば、Niシリサイド化合物層48の電位はウエル41と同一に設定される。すなわち、基板21とウエル41に異なる導電型の不純物を導入する場合のように、ウエル41の電位がフローティング状態になることによって、不安定な寄生容量が発生するようなこともなく、高制御の素子設計を実現することができる。
【００５１】
図１８は、第１の実施形態の半導体装置におけるダミー素子領域13の変形例３を概略的に示す断面図である。
【００５２】
このダミー素子領域13においては、ウエル41の表層部に選択的にウエルコンタクト用の不純物拡散層49が形成され、ウエル41および不純物拡散層49の各表面にNiシリサイド化合物層48が形成されている。
【００５３】
＜第２の実施形態の半導体装置＞
図１９は、本発明の半導体装置の第２の実施形態として、メモリ混載CMOSロジックLSIにおけるSi基板上の着目範囲10とSTI 12、素子領域11およびダミーゲート電極14の配置関係を概略的に示す平面パターン図である。
【００５４】
図１９に示す平面パターンは、図１（ｂ）を参照して前述した第１の実施形態の平面パターンと比べて、素子形成時のNiシリサイドプロセスを行う際の反応領域を規定するため、ダミー素子領域13の代わりにSi基板上にゲート絶縁膜（図示せず）を介してダミーゲート電極14を設けることにより、一定範囲内の反応領域の密度に下限値を設けるようにした点が異なり、その他は同じであるので図１（ｂ）中と同一符号を付している。なお、上記ダミーゲート電極14はどこにも接続されず、電位的にフローティング状態にされる。
【００５５】
このような構造を採用した場合でも、前述した第１の実施形態と同様に、シリサイド反応時に素子領域11の反応領域へのNiの過剰な供給・拡散を抑制し、接合領域での過剰なシリサイド反応を抑制し、接合リークを伴わない低抵抗シリサイド領域を形成できる。
【００５６】
＜第３の実施形態の半導体装置＞
前述した第１の実施形態では、一定範囲内の反応領域の密度に下限値を設けるためにダミー素子領域13を形成した。また、前述した第２の実施形態では、一定範囲内の反応領域の密度に下限値を設けるためにダミーゲート電極14を形成した。
【００５７】
これに対して、第３の実施形態では、第１の実施形態と第２の実施形態を組み合わせ、一定範囲内の反応領域の密度に下限値を設けるために、ダミー素子領域13とダミーゲート電極14を形成するようにした。
【００５８】
図２０は、第３の実施形態の半導体装置における半導体基板上のSTI 12、ダミー素子領域13およびダミーゲート電極14の平面パターンを概略的に示している。
【００５９】
図２０に示したような構造を採用した場合でも、前述した第１の実施形態と同様に、シリサイド反応時に反応領域へのNiの過剰な供給・拡散を抑制し、接合領域での過剰なシリサイド反応を抑制し、接合リークを伴わない低抵抗シリサイド領域を形成できる。
【００６０】
＜半導体装置の製造方法の別の実施形態＞
前述した第１乃至第３の実施形態の半導体装置を製造する際には、素子形成時のNiシリサイドプロセスを行う際に一定範囲内の反応領域の密度に下限値を設けるためにダミー素子領域13および／またはダミーゲート電極14を形成した。
【００６１】
これに対して、一定範囲内の反応領域の密度に下限値を設けるために、素子形成時のNiシリサイドプロセスを行う際の余剰反応源となる未反応領域上の金属を予め除去した後、Niシリサイドプロセスを行うようにしてもよい。
【００６２】
即ち、まず、前述した第１の実施形態の製造方法と同様に、図３乃至図１１に示した工程により、半導体基板上の全面にNi層を20ｎｍ堆積させるまでの工程を行う。
【００６３】
次に、Niシリサイド化合物を形成する前に、図２１に示すように、STI 12のうち素子領域11の周囲を取り囲む領域上のNi層15を除去し、素子領域11を含む一辺１μｍの正方形を単位とする着目範囲内で素子領域11上およびSTI 12上のNi層15のパターン面積の合計が占有する率が25％以上となるように、STI 12上にNi層15の一部を残す工程を行う。
【００６４】
この後、前述した第１の実施形態の製造方法と同様に、500℃のN2雰囲気で10秒の熱処理を行い、低抵抗のNiシリサイド化合物層を形成する。この後は、前述した第１の実施形態の製造方法と同様の工程を行う。
【００６５】
上記した半導体装置の製造方法によれば、一定の着目範囲内での反応領域密度が所定の下限値以上となるように、余剰反応となる未反応領域上のNiを予め除去した後にシリサイドプロセスを行う。これにより、前述した第１の実施形態の製造方法と同様に、シリサイド反応時に反応領域へのNiの過剰な供給・拡散を抑制し、接合領域での過剰なシリサイド反応を抑制し、接合リークを伴わない低抵抗シリサイド領域を形成できる。
【００６６】
上述したように、第１の発明の半導体装置は、半導体基板と、前記半導体基板に形成されたトレンチ構造の素子分離領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成された素子領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミー素子領域とを具備し、前記半導体基板の前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲における前記素子領域および前記ダミー素子領域の各パターン面積の合計の占有率が25％以上になるように形成されていることを特徴とする。
【００６７】
上記第１の発明の半導体装置において、前記素子領域およびダミー素子領域は、ウエルの表層部の選択的に不純物拡散層が形成され、前記ウエルのチャネル領域上にゲート絶縁膜を介してゲート電極が形成されており、前記不純物拡散層およびゲート電極の上面にそれぞれ前記金属シリサイド層が形成されていることを特徴とする。
【００６８】
さらに、上記第１の発明の半導体装置において、前記ダミー素子領域は、ウエルの表層部の全面に不純物拡散層が形成され、その上面に前記金属シリサイド層が形成されていることを特徴とする。
【００６９】
さらに、上記第１の発明の半導体装置において、前記ダミー素子領域は、ウエル自体の表面に前記金属シリサイド層が形成されていることを特徴とする。
【００７０】
さらに、上記第１の発明の半導体装置において、前記ダミー素子領域は、ウエルの表層部に選択的にウエルコンタクト用の不純物拡散層が形成され、前記ウエルおよび不純物拡散層の各表面に前記金属シリサイド層が形成されていることを特徴とする。また、上記金属シリサイド層の金属は、Ｎｉ，Ｐｔのいずれか１つであることを特徴とする。
【００７１】
上述したように、第２の発明の半導体装置は、半導体基板と、前記半導体基板に形成されたトレンチ構造の素子分離領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成された素子領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミーゲート電極とを具備し、前記半導体基板の前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲内における前記素子領域および前記ダミーゲート電極の各パターン面積の合計の占有率が25％以上になるように形成されていることを特徴とする。
【００７２】
上記第２の発明の半導体装置において、前記金属シリサイド層の金属は、Ｎｉ，Ｐｔのいずれか１つであることを特徴とする。
【００７３】
上述したように、第３の発明の半導体装置は、半導体基板と、前記半導体基板に形成されたトレンチ構造の素子分離領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成された素子領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミー素子領域と、前記半導体基板の前記素子分離領域以外の領域に形成され、表面に金属シリサイド層が形成されたダミーゲート電極とを具備し、前記素子領域およびダミー素子領域は、それぞれウエルの表層部に選択的に不純物拡散層が形成され、さらに、前記ウエル上にゲート絶縁膜を介して選択的にゲート電極が形成されており、前記半導体基板の前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲内における前記素子領域およびダミー素子領域およびダミーゲート電極の各パターン面積の合計の占有率が25％以上になるように形成されていることを特徴とする。
【００７４】
上記第３の発明の半導体装置において、前記金属シリサイド層の金属は、Ｎｉ，Ｐｔのいずれか１つであることを特徴とする。
【００７５】
上述したように、第４の発明の半導体装置の製造方法は、半導体基板の表層部にトレンチ構造の素子分離領域を形成し、前記素子分離領域で囲まれた素子領域に金属シリサイド層を形成する際、前記半導体基板上の全面に金属層を堆積する工程と、前記半導体基板における前記素子領域を含む一辺１μｍの正方形を単位として着目する範囲内で前記素子領域上および前記素子分離領域上の金属層のパターン面積の合計が占有する率が25％以上になるように、前記素子領域の周囲を取り囲む領域上の金属層の一部を除去する工程と、前記素子領域に金属層を反応させることによって金属シリサイド層を形成する工程とを具備することを特徴とする。
【００７６】
上記第４の発明の半導体装置の製造方法において、前記素子領域は、ウエルの表層部に選択的に不純物拡散層が形成され、前記ウエル上にゲート絶縁膜を介して選択的にゲート電極が形成され、前記不純物拡散層およびゲート電極の各表面に金属シリサイド層が形成されることを特徴とする。
【００７７】
さらに、上記第４の発明の半導体装置の製造方法において、前記素子領域は、ウエルの表層部の全面に不純物拡散層が形成され、その表面に前記金属シリサイド層が形成されることを特徴とする。
【００７８】
さらに、上記第４の発明の半導体装置の製造方法において、前記素子領域は、ウエル自体の表面に前記金属シリサイド層が形成されることを特徴とする。
【００７９】
さらに、上記第４の発明の半導体装置の製造方法において、前記素子領域は、ウエルの表層部に選択的にウエルコンタクト用の不純物拡散層が形成され、前記ウエルおよび拡散層の各表面に前記金属シリサイド層が形成されることを特徴とする。
【００８０】
さらに、上記第４の発明の半導体装置の製造方法において、前記金属層はＮｉ，Ｐｔのいずれか１つから形成されることを特徴とする。
【図面の簡単な説明】
【００８１】
【図１】本発明の半導体装置の第１の実施形態としてメモリ混載CMOSロジックLSI における半導体基板上の着目範囲とSTI、素子領域およびダミー素子領域の配置関係を概略的に示す平面パターン図。
【図２】図１中の素子領域およびダミー素子領域に形成されるMOSFETの基本構成を概略的に示す断面図。
【図３】第１の実施形態の半導体装置の製造方法について着目範囲における素子領域およびダミー素子領域の一例を製造する工程の一部を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】図８の工程に続く工程を示す断面図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】図１１の工程に続く工程を示す断面図。
【図１３】図１２の工程に続く工程を示す断面図。
【図１４】図１３の工程に続く工程を示す断面図。
【図１５】第１の実施形態の半導体装置の変形例における半導体基板上のSTI 、素子領域およびダミー素子領域を概略的に示す平面パターン図。
【図１６】第１の実施形態の半導体装置におけるダミー素子領域の変形例１を概略的に示す平面パターン図。
【図１７】第１の実施形態の半導体装置におけるダミー素子領域の変形例２を概略的に示す平面パターン図。
【図１８】第１の実施形態の半導体装置におけるダミー素子領域の変形例３を概略的に示す平面パターン図。
【図１９】本発明の半導体装置の第２の実施形態として、メモリ混載CMOSロジックLSI における半導体基板上の所定の着目範囲とSTI、素子領域およびダミーゲート電極の配置関係を概略的に示す平面パターン図。
【図２０】本発明の半導体装置の第３の実施形態として、メモリ混載CMOSロジックLSI における半導体基板上STI、素子領域、ダミー素子領域ダミーゲート電極の配置関係を概略的に示す平面パターン図。
【図２１】本発明の第４の実施形態の半導体装置の製造工程の一部を示す断面図。
【図２２】半導体基板のSTIの中の比較的大きな素子領域にNiシリサイドを形成した場合平面パターンを概略的に示す図。
【図２３】図２２の断面図。
【図２４】半導体基板の比較的大きなSTIの中に孤立して存在する小さな素子領域にNiシリサイドを形成した場合の平面パターンを概略的に示す図。
【図２５】図２４の断面図。
【符号の説明】
【００８２】
10…着目範囲、11…素子領域、12…STI、13…ダミー素子領域、14…ダミーゲート電極。
【図１】
2005150375.tif 000003
【図２】
2005150375.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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