(57)【要約】【課題】接合リーク増大およびゲート絶縁膜信頼性の悪化を抑制できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、シリコン基板１と、シリコン基板１に形成されたｎ型ウェル領域２と、ｎ型ウェル領域２に形成されたｐ型の拡散層からなる第１，第２のソース・ドレイン領域８，１８と、第１のソース・ドレイン領域８と第２のソース・ドレイン領域１８との間にある領域上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたポリシリコン５とを備えている。シリコン基板１のポリシリコン５側の表層部には、シリサイド反応を阻止するための高酸素濃度層９，１９を形成すると共に、ポリシリコン５の上部にもシリサイド反応を阻止するための高酸素濃度層２９を形成している。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
上記基板に形成された第１導電型のウェル領域と、
上記ウェル領域に形成された第２導電型の拡散層からなる第１，第２のソース・ドレイン領域と、
上記第１のソース・ドレイン領域と上記第２のソース・ドレイン領域との間にある領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極および上記第１，第２のソース・ドレイン領域の上部に形成され、上記基板の厚み方向におけるシリサイド反応を阻止する第１のシリサイド反応阻止領域とを備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１，第２のソース・ドレイン領域の上記ゲート電極側の側方に形成され、上記第１，第２のソース・ドレイン領域よりも不純物濃度が低いライトリードープドレイン領域と、
上記ライトリードープドレイン領域において上記ゲート電極とは反対側の端部に形成され、上記基板の表面と平行な方向におけるシリサイド反応を阻止する第２のシリサイド反応阻止領域とを備えたことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記第１，第２のシリサイド反応阻止領域のうちの少なくとも一方は、酸素または窒素または炭素の濃度が１×１０18ｃｍ-3以上の高濃度層で構成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記ゲート絶縁膜と上記ゲート電極との界面、および、上記ウェル領域と上記第１，第２のソース・ドレイン領域との界面におけるシリサイド反応高融点金属原子の濃度が１×１０16ｃｍ-3以下であることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
上記第１のシリサイド反応阻止領域は、酸素または窒素または炭素をイオン注入することによって形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ）構造を有する半導体装置の製造方法においては、半導体の微細化、高速化に対応するために、拡散層およびゲート電極の低抵抗化が重要な要素技術の一つとなっている。上記低抵抗化のために、通常トランジスタのソース・ドレインおよびゲート電極の表面に低抵抗の高融点金属シリサイドを自己整合的に形成するいわゆるサリサイド技術が半導体装置の製造方法に採用されている。
【０００３】
以下、図３を用いてサリサイド技術を具体的に説明する。
【０００４】
まず、素子分離酸化膜３０３およびウェル領域３０２を含むシリコン基板３０１を用意する。そして、シリコン基板３０１上にゲート絶縁膜３０４を形成した後、ゲート電極３０７を形成するためのポリシリコンをゲート絶縁膜３０４上に形成する。そして、上記ポリシリコンの両側にサイドウォールスペーサ３０７を形成する。その後、上記サイドウォールスペーサ３０５を用いてウェル３０２内にＬＤＤ（Lightly Doped Drain）領域３０６およびソース・ドレイン領域３０８を形成してＭＯＳＦＥＴを得る。そして、上記シリコン基板３０１の全面上に、高融点金属（例えばＣｏ）をスパッタ法により成膜する。この後、熱処理を行ってシリコンと上記高融点金属を反応させることにより、ゲート電極３０５上およびソース・ドレイン領域３０８上にシリサイド層３１０を自己整合的に形成する。その後、未反応の高融点金属を薬液処理によって除去する。そして、熱処理を施して最終的にシリサイド層３１０を低抵抗化する。
【０００５】
しかしながら、上記のようなシリサイデーションプロセスにおいては、シリコン中に存在する結晶欠陥などに起因してシリサイド反応が不均一に進み、図３に示すようにシリサイド層３１０とシリコン層との界面に凹凸が発生する。その結果、上記シリサイド層３１０において、ゲート電極３０５やシリコン基板３０１の深くまで達する部分が形成されてしまって、電気特性に支障が生じてしまう。
【０００６】
すなわち、上記ゲート電極３０５においては、シリサイド層３１０がゲート絶縁膜３０４付近まで到達すると、トランジスタ特性の変動やゲート絶縁膜の信頼性悪化を招いてしまう。また、上記ソース・ドレイン領域３０８では、シリサイド層３１０がウェル領域３０２とソース・ドレイン領域３０８との接合面付近まで到達すると、接合リーク電流の増大を引き起こしてしまう。
【０００７】
ところで、半導体素子の微細化および大規模集積化が進むにつれてトランジスタの短チャネル効果が顕著となるため、短チャネル効果の回避策として一般的にソース・ドレイン領域のｐｎ接合深さを浅くする手法をとっている。しかし、上記ソース・ドレイン領域のｐｎ接合深さを浅くするほど上記のシリサイド反応の不均一による接合リーク電流が増大するという問題が顕著になる。
【０００８】
こうしたシリサイド反応の不均一から生じる接合リーク電流の増大を解決する方法が、例えば特開平５−３２６５５２号公報（特許文献１）に開示されている。ここでは、ソース・ドレイン領域を２段構造にする方法が提案されている。この方法では、サリサイド反応面からｐｎ接合面までの距離が伸びるので、接合リーク電流は減少する。しかし、シリサイド反応の不均一という根本原因は解決されていないため、接合リーク電流を完全に抑制することは出来ないという問題がある。また、シリサイド反応によるゲート絶縁膜への影響は解決されていない。つまり、シリサイド反応がゲート絶縁膜にまで及んでしまうのを阻止できないという問題もある。
【０００９】
また、特開２００２−１９０５９０号公報（特許文献２）では、選択シリコン成長技術を用いてシリサイド反応面をソース・ドレイン領域から離す方法が提案されている。つまり、シリサイド層とソース・ドレイン領域との距離を大きくしている。しかし、上記選択シリコン成長技術は高温の熱処理を必要とするため、基板の不純物プロファイルに影響を与えることによって短チャネル特性の悪化を引き起こすという問題がある。また、プロセス工程数の大幅な増加も避けられないという問題もある。
【００１０】
さらに、特開２００１−２０３３４６号公報（特許文献３）では、サイドウォールスペーサ下にシリサイド反応抑制層を形成して、シリサイド層がＬＤＤ領域に進入するのを阻止する手法が提案されている。しかし、ソース・ドレイン領域のｐｎ接合深さを浅くした場合には、基板の厚み方向の不均一なシリサイド反応によって接合リーク電流増大が問題となる。
【００１１】
以上述べたように、ＭＯＳＦＥＴの微細化に伴い、短チャネル効果を防ぐために、ソース・ドレイン領域のｐｎ接合深さを浅くする必要があり、また、ソース・ドレインの電気抵抗増大を抑えるために、シリサイド層を形成する必要がある。しかし、特許文献１〜３の方法では、シリサイドの不均一反応に起因する接合リーク増大やゲート絶縁膜信頼性の悪化といった問題を完全に解決することが困難である。
【特許文献１】特開平５−３２６５５２号公報
【特許文献２】特開２００２−１９０５９０号公報
【特許文献３】特開２００１−２０３３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明の課題は、接合リーク増大およびゲート絶縁膜信頼性の悪化を抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、第１の発明の半導体装置は、基板と、上記基板に形成された第１導電型のウェル領域と、上記ウェル領域に形成された第２導電型の拡散層からなる第１，第２のソース・ドレイン領域と、上記第１のソース・ドレイン領域と上記第２のソース・ドレイン領域との間にある領域上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極および上記第１，第２のソース・ドレイン領域の上部に形成され、上記基板の厚み方向におけるシリサイド反応を阻止する第１のシリサイド反応阻止領域とを備えたことを特徴としている。
【００１４】
本明細書において、第１導電型とは、ｐ型またはｎ型を意味する。また、第２導電型とは、第１導電型がｐ型の場合はｎ型、第１導電型がｎ型の場合はｐ型を意味する。
【００１５】
上記構成の半導体装置によれば、上記第１のシリサイド反応阻止領域上にシリサイド層を形成した場合、第１のシリサイド反応阻止領域が基板の厚み方向におけるシリサイド反応を阻止することによって、シリサイド層を形成するためのシリサイド反応はゲート電極および第１，第２のソース・ドレイン領域の深い領域に進まないので、シリサイド層の基板側の表面が不均一なシリサイド反応で凹凸にならない。つまり、上記シリサイド層が第１のシリサイド反応阻止領域を突き抜けてゲート絶縁膜やウェル領域に接触することがない。したがって、上記ゲート電極および第１，第２のソース・ドレイン領域をシリサイド層で低抵抗化できると共に、接合リーク電流を抑制できる。
【００１６】
また、上記ゲート電極においてもシリサイドがゲート絶縁膜まで拡散しないので、ゲート絶縁膜の信頼性を損ねることはない。
【００１７】
一実施形態の半導体装置は、上記第１，第２のソース・ドレイン領域の上記ゲート電極側の側方に形成され、上記第１，第２のソース・ドレイン領域よりも不純物濃度が低いライトリードープドレイン領域と、上記ライトリードープドレイン領域において上記ゲート電極とは反対側の端部に形成され、上記基板の表面と平行な方向におけるシリサイド反応を阻止する第２のシリサイド反応阻止領域とを備える。
【００１８】
上記実施形態の半導体装置によれば、上記第１のシリサイド反応阻止領域上にシリサイド層を形成しても、ライトリードープドレイン領域においてゲート電極とは反対側の端部に第２のシリサイド反応阻止領域を形成しているから、シリサイド層がライトリードープドレイン領域内に延びることがない。つまり、上記シリサイド層がライトリードープドレイン内に侵入するのを阻止できる。したがって、ゲートとソース・ドレインとの間におけるリーク特性の悪化を防ぐことができる。
【００１９】
一実施形態の半導体装置では、上記第１，第２のシリサイド反応阻止領域のうちの少なくとも一方は、酸素または窒素または炭素の濃度が１×１０18ｃｍ-3以上の高濃度層で構成されている。
【００２０】
上記実施形態の半導体装置によれば、上記第１，第２のシリサイド反応阻止領域のうちの少なくとも一方は、酸素または窒素または炭素の濃度が１×１０18ｃｍ-3以上の高濃度層で構成されているから、シリサイド反応の進行を確実に阻止することができる。
【００２１】
仮に、上記高濃度層における酸素または窒素または炭素の濃度が１×１０18ｃｍ-3未満であると、ソース・ドレイン領域の接合リーク電流が増大してしまう。
【００２２】
一実施形態の半導体装置では、上記ゲート絶縁膜と上記ゲート電極との界面、および、上記ウェル領域と上記ソース・ドレイン領域との界面におけるシリサイド反応高融点金属原子の濃度が１×１０16ｃｍ-3以下である。
【００２３】
上記実施形態の半導体装置によれば、上記ゲート絶縁膜とゲート電極との界面、および、ウェル領域とソース・ドレイン領域との界面におけるシリサイド反応高融点金属原子の濃度が１×１０16ｃｍ-3以下であるから、接合リーク電流を確実に抑制することができると共に、ゲートとソース・ドレインとの間におけるリーク特性の悪化を確実に防ぐことができる。
【００２４】
第２の発明の半導体装置の製造方法は、上記第１の発明の半導体装置の製造方法であって、上記第１のシリサイド反応阻止領域は、酸素または窒素または炭素をイオン注入することによって形成することを特徴としている。
【００２５】
上記実施形態の半導体装置によれば、上記第１のシリサイド反応阻止領域は、酸素または窒素または炭素をイオン注入することによって形成するので、最小限のプロセス工程数増加で効果的にシリサイド反応阻止層を形成して不均一なシリサイド反応を抑制することができる。
【００２６】
また、上記イオン注入による第１のシリサイド反応阻止領域の形成では熱履歴の変化はなく、また、酸素および窒素および炭素はシリコン中に存在しても導電型を決定しない不純物であるから、元のトランジスタ特性に影響を与えることはない。
【発明の効果】
【００２７】
第１の発明の半導体装置は、ゲート電極および第１，第２のソース・ドレイン領域の上部に第１のシリサイド反応阻止領域を形成しているので、シリサイドの不均一反応が抑制され、接合リーク増大を阻止できると共に、ゲート絶縁膜信頼性の悪化を防げる。
【００２８】
第２の発明の半導体装置の製造方法によれば、第１のシリサイド反応阻止領域は、酸素または窒素または炭素をイオン注入することによって形成するので、最小限のプロセス工程数増加で効果的にシリサイド反応阻止層を形成して不均一なシリサイド反応を抑制することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の半導体装置およびその製造方法を図示の実施の形態により詳細に説明する。
【００３０】
図１に、本発明の実施の一形態の半導体装置の模式断面図を示す。
【００３１】
上記半導体装置はＭＯＳＦＥＴであって、基板の一例としてのシリコン基板１と、このシリコン基板１に形成されたｎ型ウェル領域２と、このｎ型ウェル領域２に形成されたｐ型の拡散層からなる第１，第２のソース・ドレイン領域８，１８と、第１のソース・ドレイン領域８と第２のソース・ドレイン領域１８との間にある領域上に形成されたゲート絶縁膜４と、このゲート絶縁膜４上に形成されたゲート電極の一例としてのポリシリコン５と、このポリシリコン５の図中左右両側に形成されたサイドウォールスペーサ７，１７と、第１，第２のソース・ドレイン領域８，１８のポリシリコン５側の側方に形成されたＬＤＤ（ライトリードープドレイン）領域６，１６とを備えている。上記第１，第２のソース・ドレイン領域８，１８は、素子分離酸化膜３と素子分離酸化膜１３との間に配置されている。また、上記サイドウォールスペーサ７，１７は、シリコン基板１の表面と平行な方向においてポリシリコン５を挟んでいる。
【００３２】
上記シリコン基板１のポリシリコン５側の表層部には、シリサイド反応を阻止するための高酸素濃度層９，１９を形成すると共に、ポリシリコン５の上部にもシリサイド反応を阻止するための高酸素濃度層２９を形成している。上記高酸素濃度層９，１９，２９は、酸素濃度が１×１０18ｃｍ-3以上の高濃度層で構成されている。
【００３３】
上記高酸素濃度層９，１９は、第１のシリサイド反応阻止領域の一例である第１阻止部９ａ，１９ａと、第２のシリサイド反応阻止領域の一例である第２阻止部９ｂ，１９ｂとを有している。上記第１阻止部９ａ，１９ａは、第１，第２のソース・ドレイン領域８，１８の上部に形成されて、シリコン基板１の厚み方向に進行しようとするシリサイド反応を阻止する。一方、上記第２阻止部９ｂ，１９ｂは、ＬＤＤ領域６，１６においてポリシリコン５とは反対側の端部に形成されて、シリコン基板１の表面と平行な方向に進行しようとするシリサイド反応を阻止する。
【００３４】
上記高酸素濃度層２９では、全領域が第１のシリサイド反応阻止領域の一例であってシリコン基板１の厚み方向に進行しようとするシリサイド反応を阻止する。
【００３５】
上記高酸素濃度層９，１９，２９上には、ソース、ドレインおよびゲートを低抵抗化するためのシリサイド層１０，１１，１２を形成している。このシリサイド層１０，１１とＬＤＤ領域６，１６との界面は、高酸素濃度層９，１９の第２阻止部９ｂ，１９ｂのシリサイド層１０，１１側の表面と重なっている。
【００３６】
上記構成の半導体装置によれば、高酸素濃度層９，１９，２９は酸素イオンを含んでいるので、シリサイド反応の進行を止めることができる。より詳しくは、上記シリサイド層１０，１１を形成するためのシリサイド反応は、第１阻止部９ａ，１９ａのポリシリコン５側の表面で止まる。その結果、上記第１，第２のソース・ドレイン領域８，１８とｎ型ウェル領域２との界面（ｐｎ接合面）におけるシリサイド反応高融点金属原子の濃度は１×１０16ｃｍ-3以下となる。この１×１０16ｃｍ-3はＳＩＭＳ（Secondary Ion Mass Spectroscopy）による検出限界以下であり、シリサイド反応高融点金属原子が存在していないことを示している。したがって、上記第１，第２のソース・ドレイン領域８，１８をシリサイド層１０，１１で低抵抗化できると共に、接合リーク電流を抑制できる。
【００３７】
また、上記シリサイド層１２を形成するためのシリサイド反応は、高酸素濃度層２９におけるシリコン基板１とは反対側の表面で止まっているので、ポリシリコン５とゲート絶縁膜４との界面におけるシリサイド反応高融点金属原子の濃度も１×１０16ｃｍ-3以下である。したがって、上記ポリシリコン５をシリサイド層１２で低抵抗化できると共に、ゲート絶縁膜４の信頼性を損ねることがない。
【００３８】
また、上記シリサイド層１０，１１を形成するためのシリサイド反応は、第２阻止部９ｂ，１９ｂの第１，第２のソース・ドレイン領域８，１８側の表面で止まるので、ＬＤＤ領域６，１６内に進行しない。したがって、ゲートとソース・ドレインとの間におけるリーク特性の悪化を防ぐことができる。
【００３９】
図２（Ａ）〜（Ｆ）に、上記半導体装置の製造方法を製造工程順に示す模式断面図を示す。以下、図２（Ａ）〜（Ｆ）を用いて、上記半導体装置の製造方法の説明を行う。
【００４０】
まず、図２（Ａ）に示すように、シリコン基板１０１の一主面に活性領域を分離するための素子分離酸化膜３，１３を形成した後、ｎ型ウェル２を形成するためのｎ型ウェル１０２をイオン注入で形成する。
【００４１】
次に、図２（Ｂ）に示すように、シリコン基板１０１の表面を酸化することで、例えば３ｎｍのゲート酸化膜４を形成する。さらに、上記ゲート絶縁膜４上にポリシリコン５を化学気相成長（ＣＶＤ）法により例えば１８０ｎｍの膜厚で成膜する。続けて、公知のリソグラフィー技術およびドライエッチング技術を用いてパターンニングして、ゲート電極を形成するためのポリシリコン１０５を形成する。
【００４２】
次に、図２（Ｃ）に示すように、ＢＦ2を例えば１０ｋｅＶ、１．２×１０14ｃｍ-2の条件でイオン注入することで、ＬＤＤ領域６，１６を形成するためのｐ-拡散層２０６，２１６をポリシリコン５の図中左右両側下に形成する。その後、上記ポリシリコン５の図中左右両側に、シリコン窒化膜からなるサイドウォールスペーサ７，１７を形成する。
【００４３】
次に、図２（Ｄ）に示すように、ＢＦ2を例えば３０ｋｅＶ、２×１０15ｃｍ-2の条件でイオン注入することでポリシリコン１０５の図中左右両側下に、第１，第２のソース・ドレイン領域８，１８を形成するためのｐ+拡散層１０８，１１８を形成する。そして、例えば１０２０℃、１０秒の熱処理を施すことにより、基板およびゲート電極中に注入された不純物イオンを活性化させる。
【００４４】
次に、図２（Ｅ）に示すように、シリサイド反応を阻止する領域を形成するために、公知のイオン注入技術を用いて酸素をゲート電極および基板に導入する。ここで、上記酸素のイオン注入条件としては、例えば加速電圧５０ｋｅＶ、ドーズ量１×１０14ｃｍ-2で行うと、シリコン中およびゲート電極中のおよそ１２０ｎｍの深さに、酸素濃度が１×１０18ｃｍ-3以上の高酸素濃度層９，１９，２９が形成される。酸素注入の加速エネルギーは、酸素濃度ピーク位置がソース・ドレイン接合深さ以下かつゲート電極高さ以下になるように適時調整することが望ましい。つまり、酸素注入の加速エネルギーは、酸素濃度ピーク位置がｐ+拡散層２０８，２１８とｎ型ウェル２０２との界面より浅く、かつ、ポリシリコン２０５とゲート絶縁膜４との界面より浅くなるように調整するのが好ましい。
【００４５】
次に、希ＨＦ溶液を用いた界面処理を行って、基板表面およびゲートポリシリコン表面の自然酸化膜を除去した後、スパッタ法により例えば１０ｎｍのＣｏ膜と２００ｎｍのＴｉＮ膜を堆積させる。ここでＴｉＮ膜は、後のシリサイド反応時にＣｏ膜表面が酸化されるのを防ぐキャップ膜の役割を果たしている。
【００４６】
次に、シリサイド反応プロセスとして、例えば、窒素雰囲気中で５２５℃、６０秒の熱処理を行うことにより、シリコンとＣｏ膜との反応を促進させる。その際、シリサイド反応は高酸素濃度層９，１９，２９で阻止されてそれより下部に進むことはないので、シリサイド層９，１９，２９とシリコン層との界面に凹凸が発生することはない。これにより、図２（Ｆ）に示すようなシリサイド層１０，１１，１２が高酸素濃度層９，１９，２９上に形成される。
【００４７】
最後に、過酸化水素水と硫酸の混合溶液によりＴｉＮ膜と未反応のコバルト膜を選択的に除去し、その後シリサイド層の低抵抗化のために、例えば７００℃、４０秒の熱処理を行う。
【００４８】
以下は従来技術により配線層の形成を行って半導体装置を完成させる。なお、上記した本発明の実施形態においては、酸素イオン注入を行った場合を説明したが、窒素イオン注入・炭素イオン注入もシリサイド反応阻止効果があるので可能である。濃度については酸素と同等でよい。
【００４９】
また、図２（Ｄ）で示す工程では、ＢＦ2をイオン注入することによって、ソース・ドレインを形成した後、図２（Ｅ）に示すように、酸素注入を行って高酸素濃度層を形成しているが、この順を入れ替えても良い。つまり、図２（Ｅ）に示す工程を行った後、図２（Ｄ）で示す工程を行ってもよい。
【００５０】
また、シリサイド層形成のための高融点金属としてＣｏ膜を用いたが、これに限らず例えばＴｉ膜やＮｉ膜を用いてシリサイド膜を形成する場合にも本発明は適用できる。
【００５１】
上記実施の形態では、本発明の半導体装置の製造方法を、ＬＤＤ構造を有するｐＭＯＳＦＥＴの形成に用いていたが、ＬＤＤ構造を有するｎＭＯＳＦＥＴの形成に用いてもよい。つまり、本発明はｐＭＯＳＦＥＴのみならずｎＭＯＳＦＥＴにおいても全く同様の効果を奏する。
【図面の簡単な説明】
【００５２】
【図１】図１は本発明の実施の一形態の半導体装置の模式断面図である。
【図２】図２（Ａ）〜（Ｆ）は上記半導体装置の製造方法を製造工程順に示す模式断面図である。
【図３】図３は従来の半導体装置の模式断面図である。
【符号の説明】
【００５３】
１    シリコン基板
２    ｎ型ウェル
４  ゲート絶縁膜
５    ポリシリコン
６，１６  ＬＤＤ領域
８  第１のソース・ドレイン領域
９，１９，２９  高酸素濃度層
９ａ，１９ａ  第１阻止部
９ｂ，１９ｂ  第２阻止部
１８  第２のソース・ドレイン領域
【図１】
2005093907.tif 000003
【図２】
2005093907.tif 000004
【図３】
2005093907.tif 000005