(57)【要約】  【課題】  電荷障壁層の厚さに敏感でなく、電荷障壁層の絶縁膜に欠陥を誘起することなく、低電圧で書き込み読み出しができ、高価な材料を用いる必要がなく、将来の大容量メモリの製造コストを格段に引き下げることができる記憶素子を実現する。  【解決手段】  半導体層１、第１の電荷障壁層２、電荷蓄積層３、第２の電荷障壁層４、および、ゲート電極４を順次積層した電界効果トランジスタ構造とする。半導体層１、第１の電荷障壁層２、電荷蓄積層３に所定の材料を用いることにより、半導体層１と電荷蓄積層３間にショットキー放出による電気伝導を生じせしめる。これにより、電荷蓄積層３に電荷を貯えその電荷による電界効果型トランジスタの閾値の変化により情報を記憶する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体層、該半導体層上の第１の電荷障壁層、該第１の電荷障壁層上の電荷蓄積層、該電荷蓄積層上の第２の電荷障壁層、および、該第２の電荷障壁層上のゲート電極を少なくとも有する電界効果トランジスタ型半導体記憶素子において、
前記半導体層、前記第１の電荷障壁層、前記電荷蓄積層に所定の材料を用いることにより、前記半導体層と前記電荷蓄積層間にショットキー放出による電気伝導を生じせしめ、前記電荷蓄積層に電荷を貯え、前記電荷による前記電界効果型トランジスタの閾値の変化により情報を記憶することを持緻とする記憶素子。
【請求項２】
請求項１に記載の記憶素子において、
前記半導体層は、１ｅＶ前後のエネルギーギャップを有する以下の材料の半導体：単結晶シリコン、ポリシリコン、アモルファスシリコン、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｓを母体とする化合物半導体、ＩｎＰ、ＩｎＰを母体とする化合物半導体、ＩｎＮ、β−ＦｅＳｉ2の中から選ばれた一つを材料とし、
前記第１の電荷障壁層は、前記半導体層の電荷に対する第１の障壁が２ｅＶ以下（但し、０ｅＶを含まない）となり、かつ、前記電荷蓄積層の前記電荷に対する第２の障壁が２ｅＶ以下（但し、０ｅＶを含まない）となる材料であることを特徴とする記憶素子。
【請求項３】
請求項１又は２に記載の記憶素子において、
前記電荷は電子による負の電荷であり、
前記第１の電荷障壁層は、ＳｉＣ、ＧａＡｓ、ＧａＡｓを母体とする化合物半導体、ＩｎＰ、ＩｎＰを母体とする化合物半導体、ＧａＮ、ＡｌＮ、ＺｎＯ、ＺｎＳ、ＣｕＯ、ＣｄＳ、ＣｄＳｅ、金属元素（Ｔｉ、Ｙ、Ｚｒ、Ｈｆ、Ｔａ、Ｌａ系列元素）の酸化物および酸窒化物、前記金属元素のアルミネートとそれらの窒化物、チタン酸化合物（ＭＴｉＯ3、Ｍは２価および遷移金属元素）、および、ジルコニウム酸化合物（ＭＺｒＯ3、Ｍは２価および遷移金属元素）の中から選ばれた一つを材料とし、
前記電荷蓄積層は、Ｓｉ、Ａｌ、Ｔａ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｓを母体とする化合物半導体、ＧａＰ、ＧａＳｂ、ＩｎＰ、ＩｎＰを母体とする化合物半導体、ＨｆＳｉ、ＺｒＳｉ2、ＴａＳｉ2、ＶＳｉ2、ＴｉＳｉ2、ＣｒＳｉ2、ＷＳｉ2、ＭｏＳｉ2、ＴｉＮ、ＴａＮの中から選ばれた一つを材料とすることを特徴とする記憶素子。
【請求項４】
請求項１に記載の記憶素子において、
前記半導体層は、ＳｉＣ、ダイヤモンド、ＧａＮ、ＺｎＯの中から選ばれた一つを材料とし、
前記第１の電荷障壁層は、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ、Ａ１2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＳｉＡｌＯ、ＳｉＡｌＯＮの中から選ばれた一つを材料とすることを特徴とする記憶素子。
【請求項５】
請求項２又は３に記載の記憶素子において、
前記第２の障壁を前記第１の障壁よりも大きくしたことを特徴とする記憶素子。
【請求項６】
半導体層、該半導体層上の第３の電荷障壁層、該第３の電荷障壁層上の電荷蓄積層、該電荷蓄積層上の第４の電荷障壁層、および、該第４の電荷障壁層上のゲート電極を少なくとも有する電界効果トランジスタ型半導体記憶素子において、
前記電荷蓄積層、前記第４の電荷障壁層、前記ゲート電極に所定の材料を用いることにより、前記ゲート電極と前記電荷蓄積層間にショットキー放出による電気伝導を生じせしめ、前記電荷蓄積層に電荷を貯え、該電荷による前記電界効果型トランジスタめ閾値の変化により情報を記憶することを特徴とする記憶素子。
【請求項７】
請求項６に記載の記憶素子において、
前記半導体層は、１ｅＶ前後のエネルギーギャップを有する以下の材料の半導体：単結晶シリコン、ポリシリコン、アモルファスシリコン、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｓを母体とする化合物半導体、ＩｎＰ、ＩｎＰを母体とする化合物半導体、ＩｎＮ、β−ＦｅＳｉ2の中から選ばれた一つを材料であり、
前記ゲート電極は、導電性をもつ材料であり、
前記第４の電荷障壁層は、前記ゲート電極の電荷に対する第４の障壁が２ｅＶ以下（但し、０ｅＶを含まない）であり、かつ、前記電荷蓄積層の前記電荷に対する第３の障壁が２ｅＶ以下（但し、０ｅＶを含まない）となる材料であることを特徴とする記憶素子。
【請求項８】
請求項６又は７の記憶素子において、
前記電荷は電子による負の電荷であり、
前記ゲート電極は、ポリシリコン、Ｇｅ、遷移金属のシリサイド、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2の中から選ばれた一つを材料とし、
前記第４の電荷障壁層は、請求項３において第１の電荷障壁層の材料として挙げた中の一つを材料とし、
前記電荷蓄積層は、請求項３において電荷蓄積層の材料として挙げた中の一つを材料とすることを特徴とする記憶素子。
【請求項９】
請求項６の記憶素子において、
前記第４の電荷障壁層は共有結合性半導体を材料とし、
前記ゲート電極はＡｌ、２価金属、遷移金属の中の一つを材料とし、
前記電荷蓄積層はＡｌ、２価金属、遷移金属の中の一つを材料とする
ことを特徴とする記憶素子。
【請求項１０】
請求項６の記憶素子において、
前記半導体層は、ＳｉＣ、ダイヤモンド、ＧａＮ、ＺｎＯの中から選ばれた一つを材料とし、
前記第４の電荷障壁層は、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ、Ａ１2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＳｉＡｌＯ、ＳｉＡｌＯＮの中から選ばれた一つを材料とすることを特徴とする記憶素子。
【請求項１１】
請求項７又は８に記載の記憶素子において
前記第３の障壁を前記第４の障壁よりも大きくしたことを特徴とする記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（metal-oxide-semiconductor）型またはＭＩＳ（metal-insulator-semiconductor）型等の電界効果トランジスタ型の半導体記憶素子に関する。
【背景技術】
【０００２】
始めに、本発明の記憶素子と構造が似ている電荷蓄積型記憶素子について説明する。電荷蓄積型記憶素子は、図１１に示す膜構成を有し、少なくとも半導体層１００、第１の電荷障壁層１０１、電荷蓄積層１０２（別名：浮遊ゲート電極）、第２の電荷障壁層１０３、ゲート電極１０４（別名：制御ゲート電極）、ソース１０５、および、ドレイン１０６を有する。
【０００３】
現在、主に使われているのは、電荷蓄積層１０２にポリシリコンを用いた浮遊ゲート型の電荷蓄積型記憶素子であり、第１および第２の電荷障壁層１０１、１０３はＳｉＯ2膜である。電荷蓄積層１０２はポリシリコンに導電性を持たせ、浮遊ゲートにしている。半導体層１００とゲート電極１０４間に電圧を印加し、第１の電荷障壁層１０１を介して電荷を半導体層１００からゲート電極１０４に注入し、電荷蓄積層１０２に電荷を蓄積することにより、ＭＯＳトランジスタ閾値を変化させることによって情報を記憶している。
【０００４】
この浮遊ゲート型の電荷蓄積型記憶素子は、情報を１０年以上記憶させるため、電荷蓄積層１０２に貯えた電荷を１０年以上保持する。そのため、第１および第２の電荷障壁層１０１，１０３は電気的絶縁性に優れている必要があり、弱い電界に対して導通があってはならない。電荷蓄積層１０２への電荷の注入や引き抜き（すなわち、情報の書き込みや消去）は、半導体層１００とゲート電極１０４間に印加する電圧を高くし、強電界によって第１の電荷障壁層１０１を流れるファウラー・ノルドハイム(Fowler-Nordheim)型（Ｆ−Ｎ型）トンネル電流や強電界下で現れる他の伝導機構によって行っている。Ｆ−Ｎトンネル電流は、電界が絶縁膜に形成する三角ポテンシャル障壁よりも、キャリヤがその波動関数の広がりの範囲で電界から獲得する運動エネルギーの方が大きくなった時に流れるので、比較的大きな電界を絶縁膜に印加したとき流れる。
【０００５】
第１の電荷障壁層１０１には、低電界でのリーク電流がはとんど流れない材料が選ばれ、半導体層１００と電荷障壁層１０１間の障壁の高さが大きく、また、ＭＯＳ界面特性が優れている必要があるため、もっぱら熱酸化ＳｉＯ2膜が用いられる。（１００）面方位Ｓｉの伝導帯の電子に対するＳｉＯ2膜の障壁高さΔＥｃ（伝導帯の底のエネルギー差）は、約３．５ｅＶ（例えば、非特許文献１参照）である。第２の電荷障壁層１０３は電流を流さないようにするため、第１の電荷障壁層１０１より厚くなされている。
【０００６】
情報の読み出しは、電荷の蓄積によって閾値が変化したＭＯＳトランジスタのゲート電極１０５に電圧を印加し、ソース１０５・ドレイン１０６間に電圧を印加したとき電流が流れるか否かによって行われる。この読み出し動作は、通常のＭＯＳトランジスタの動作とはぼ同じであるが、第２の電荷障壁層１０３と電荷蓄積層１０２の膜厚が厚いので、高いゲート電圧を印加する必要がある。また、浮遊ゲート型は導通性のあるポリシリコンに電荷を蓄積しており、電荷の保持は第１の電荷障壁層１０１の絶縁性能に頼っている。そのため、浮遊ゲート型の電荷蓄積型記憶素子は、第１の電荷障壁層１０１を（ＳｉＯ2膜で７〜８ｎｍ）薄くすることに難があり、したがって、書き込み・消去の低電圧化（現在、１０〜２０Ｖ）も限界に達している。そこで、浮遊ゲートとして働く電荷蓄積層３により多くの電荷を蓄積するために、ポリアセチレンを用いた例（例えば、特許文献１参照）等も提案されている。
【０００７】
電荷蓄積型記憶素子には、上記の浮遊ゲート型の他に、電荷を欠陥がつくる局在準位にトラップさせる絶縁膜トラップ型がある。絶縁膜トラップ型の電荷蓄積型記憶素子においては、電荷蓄積層１０２にＳｉＮ膜やＡ１2Ｏ3膜が使われ、これらには、ＭＯＮＯＳ（metal oxide nitde oxide silicon）型またはＮＲＯＭ（多ビット型）型、あるいは、ＳＯＮＯＳ（silicon oxide nitride oxide silicon）型などの種類がある（例えば、非特許文献２参照）。絶縁膜トラップ型の電荷蓄積型記憶素子は、将来の大容量化に向け研究・開発が精力的に行われている。また、絶縁膜トラップ型の電荷蓄積型記憶素子は、絶縁膜中の欠陥がつくる局在準位に電荷をトラップさせているため、第１の電荷障壁層１０１が欠陥等により局部的に導通しても、その欠陥の近傍の局在準位にトラップされている電荷が逃げ出すだけであり、電荷蓄積層１０２の全ての電荷が逃げ出すわけではなく、第１の電荷障壁層１０１の絶縁性の要求条件は浮遊ゲート型の電荷蓄積型記憶素子よりも緩和される。そのため、絶縁膜トラップ型の電荷蓄積型記憶素子は、第１の電荷障壁層１０１をキャリヤがトンネルできるはど薄くすることができ、情報の書き込み・読み出し・消去の電圧を低くすることができる。
【０００８】
しかし、絶縁膜トラップ型の電荷蓄積型記憶素子にも限界がある。すなわち、絶縁膜トラップ型の電荷蓄積型記憶素子は絶縁膜の深い局在準位に電荷をトラップさせ、トラップ間の伝導を抑制する必要があるため、トラップの空間密度を大きくすることができない。トラップ間の距離は５ｎｍ以上必要と考えられている。そのため、トランジスタの閾値を変化させるのに必要な量の電荷をトラップさせるには、絶縁膜に比較的大きな体積が必要である。したがって、素子の微細化に限界があり、また、低電圧化にも限界がある。
【０００９】
次に、本発明の記憶素子と動作が似ているダイレクトトンネルメモリについて説明する。ダイレクトトンネルメモリは当初、図１１に示した浮遊ゲート型の電荷蓄積型記憶素子の第１の電荷障壁層１０１を極薄く形成してダイレクトトンネル電流が流れ得るようにし、電荷蓄積層１０２に電荷を蓄積して記憶動作をさせる記憶素子として考案された。第１の電荷障壁層１０１を２ｎｍ程度に薄くすると、図１２のバンドダイヤグラムにその一例を示したように、第１の電荷障壁層１０１を通してダイレクトトンネル電流が流れ、電荷蓄積層１０２に電荷を移動させることができる。
【００１０】
しかしながら、図１１の構造のダイレクトトンネルメモリは、電荷蓄積層１０２とソース１０５およびドレイン１０６とのオーバーラップを介して電荷蓄積層１０２の電荷がダイレクトトンネル現象によって容易にソース１０５やドレイン１０６に逃げてしまうという欠点があった。
【００１１】
そこで、図１３に示す構造のダイレクトトンネルメモリが提案された（例えば、非特許文献３参照）。図１３において、１１４、１１４’はゲート電極であり、電荷蓄積層１１２の左右に設けられている。図１３の構造では、電荷蓄積層１１２とソース１１５およびドレイン１１６がオーバーラップしていないので電荷蓄積層の電荷は逃げにくい。この種のメモリは、低電圧で高速な書き込み／消去が可能であるが、第１の電荷障壁層１０１をダイレクトトンネルによって電荷が移動するので、長く電荷を保持しておくことができず、フラッシュメモリとＤＲＡＭ（dynamic random access memory）との中間の電荷保持時間を持つ。ダイレクトトンネル電流は、良く知られているように、第１の電荷障壁１０１の絶縁膜の厚さに非常に敏感であるため、極薄い電荷障壁層の膜厚の制御と均一性の確保が難しいという欠点がある。
【００１２】
次に、ＤＲＡＭについて説明する。ＤＲＡＭは、一つのトランジシタと一つのキャパシタを一つのセルとした１Ｔ１Ｃ型が一般的である。情報は、トランジスタのチャンネルを介し、キャパシタに電荷を蓄えることによって書き込まれる。トランジスタはスイッチとしての役割であり、情報はキャパシタに電荷を蓄えることで記憶される。キャパシタに蓄えられた電荷は、主にトランジスタの半導体層（ソース・ドレインと基板のｐｎ接合）を介してリークするため、比較的短時間で無くなってしまう。そこで、情報の検出と再書き込みを頻繁（１００ｍｓｅｃのオーダー）に行って、情報の記憶を維持している。近年の微細化されたセルにおいては、Ｓｉ基板に５〜１０μｍの深い溝（ディープトレンチ）を掘り、溝の表面に酸化膜を成長させた後、溝をポリシリコンで埋め、Ｓｉ基板とポリシリコンを電極としたキャパシタを用いている。
【００１３】
最近では、さらに微細化を押し進めるため、配線に円筒型の突起やフィンを形成して面積を拡大し、その表面に絶縁膜と電極を形成してキャパシタを形成している。将来の予測（例えば、非特許文献４参照）においては、高誘電率の絶縁膜を用い、配線上にＭＩＭ（metal insulator metal）キャパシタを形成して微細素子の容量を確保しようとしている。ＤＲＡＭは、このキャパシタをいかに微細化することができるかによって、どれだけ大容量化できるかが決まると言って良い。ＤＲＡＭにおけるＭＩＭキャパシタの絶縁膜の比誘電率は、非特許文献４によれば、近い将来でも１００を超える値が要求されており、また、その将来では、１０００を超える値が要求されている。そのような高誘電率を実現する材料としてペロブスカイト型結晶構造を持つ材料が考えられている。また、下部・上部電極にペロブスカイト型結晶の結晶化を促進するＰｔ、Ｒｕ、Ｉｒなどの高価な金属が必要になる。電極は、高価な材料と機能を分担した多層膜構造になり、製造工程数も格段に多くなるためコストアップが避けられない。
【００１４】
【特許文献１】特開平５−１５２５７６号公報
【非特許文献１】J.Robertson,J.Vac.Sci.Technl.B18,1785(2000).
【非特許文献２】日経マイクロデバイス、２００３年６月号、８５〜９０頁。
【非特許文献３】二木、臼杵、堀口、ＦＥＤジャーナル、Vol.11、No.4、pp.67-75、2000年.
【非特許文献４】International Technology Roadmap for semiconductors,URL:http://www.itrs.net/.
【発明の開示】
【発明が解決しようとする課題】
【００１５】
以上のように、浮遊ゲート型の電荷蓄積型記憶素子では低電圧化に限界があり、また絶縁膜トラップ型の電荷蓄積型記憶素子では素子の微細化に限界があり、さらにダイレクトメモリではダイレクトトンネル電流が障壁層の絶縁膜の厚さに敏感でその膜厚の制御と均一性を確保し難く、さらにＤＲＡＭでは１Ｔ１Ｃ型となりキャパシタが必須でコスト高となるという問題があった。
【００１６】
本発明の目的は、上記した記憶素子とは異なる動作原理に基づき、ショットキー電流によって電荷を移動させ、上記記憶素子が持つ欠点を解消した記憶素子を提案することである。
【課題を解決するための手段】
【００１７】
請求項１にかかる発明の記憶素子は、半導体層、該半導体層上の第１の電荷障壁層、該第１の電荷障壁層上の電荷蓄積層、該電荷蓄積層上の第２の電荷障壁層、および、該第２の電荷障壁層上のゲート電極を少なくとも有する電界効果トランジスタ型半導体記憶素子において、前記半導体層、前記第１の電荷障壁層、前記電荷蓄積層に所定の材料を用いることにより、前記半導体層と前記電荷蓄積層間にショットキー放出による電気伝導を生じせしめ、前記電荷蓄積層に電荷を貯え、前記電荷による前記電界効果型トランジスタの閾値の変化により情報を記憶することを持緻とする。
【００１８】
請求項２にかかる発明は、請求項１に記載の記憶素子において、前記半導体層は、１ｅＶ前後のエネルギーギャップを有する以下の材料の半導体：単結晶シリコン、ポリシリコン、アモルファスシリコン、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｓを母体とする化合物半導体、ＩｎＰ、ＩｎＰを母体とする化合物半導体、ＩｎＮ、β−ＦｅＳｉ2の中から選ばれた一つを材料とし、前記第１の電荷障壁層は、前記半導体層の電荷に対する第１の障壁が２ｅＶ以下（但し、０ｅＶを含まない）となり、かつ、前記電荷蓄積層の前記電荷に対する第２の障壁が２ｅＶ以下（但し、０ｅＶを含まない）となる材料であることを特徴とする。
【００１９】
請求項３にかかる発明は、請求項１又は２に記載の記憶素子において、前記電荷は電子による負の電荷であり、前記第１の電荷障壁層は、ＳｉＣ、ＧａＡｓ、ＧａＡｓを母体とする化合物半導体、ＩｎＰ、ＩｎＰを母体とする化合物半導体、ＧａＮ、ＡｌＮ、ＺｎＯ、ＺｎＳ、ＣｕＯ、ＣｄＳ、ＣｄＳｅ、金属元素（Ｔｉ、Ｙ、Ｚｒ、Ｈｆ、Ｔａ、Ｌａ系列元素）の酸化物および酸窒化物、前記金属元素のアルミネートとそれらの窒化物、チタン酸化合物（ＭＴｉＯ3、Ｍは２価および遷移金属元素）、および、ジルコニウム酸化合物（ＭＺｒＯ3、Ｍは２価および遷移金属元素）の中から選ばれた一つを材料とし、前記電荷蓄積層は、Ｓｉ、Ａｌ、Ｔａ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｓを母体とする化合物半導体、ＧａＰ、ＧａＳｂ、ＩｎＰ、ＩｎＰを母体とする化合物半導体、ＨｆＳｉ、ＺｒＳｉ2、ＴａＳｉ2、ＶＳｉ2、ＴｉＳｉ2、ＣｒＳｉ2、ＷＳｉ2、ＭｏＳｉ2、ＴｉＮ、ＴａＮの中から選ばれた一つを材料とすることを特徴とする。
【００２０】
請求項４にかかる発明は、請求項１に記載の記憶素子において、前記半導体層は、ＳｉＣ、ダイヤモンド、ＧａＮ、ＺｎＯの中から選ばれた一つを材料とし、前記第１の電荷障壁層は、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ、Ａ１2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＳｉＡｌＯ、ＳｉＡｌＯＮの中から選ばれた一つを材料とすることを特徴とする。
【００２１】
請求項５にかかる発明は、請求項２又は３に記載の記憶素子において、前記第２の障壁を前記第１の障壁よりも大きくしたことを特徴とする。
【００２２】
請求項６にかかる発明の記憶素子は、半導体層、該半導体層上の第３の電荷障壁層、該第３の電荷障壁層上の電荷蓄積層、該電荷蓄積層上の第４の電荷障壁層、および、該第４の電荷障壁層上のゲート電極を少なくとも有する電界効果トランジスタ型半導体記憶素子において、前記電荷蓄積層、前記第４の電荷障壁層、前記ゲート電極に所定の材料を用いることにより、前記ゲート電極と前記電荷蓄積層間にショットキー放出による電気伝導を生じせしめ、前記電荷蓄積層に電荷を貯え、該電荷による前記電界効果型トランジスタめ閾値の変化により情報を記憶することを特徴とする。
【００２３】
請求項７にかかる発明は、請求項６に記載の記憶素子において、前記半導体層は、１ｅＶ前後のエネルギーギャップを有する以下の材料の半導体：単結晶シリコン、ポリシリコン、アモルファスシリコン、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｓを母体とする化合物半導体、ＩｎＰ、ＩｎＰを母体とする化合物半導体、ＩｎＮ、β−ＦｅＳｉ2の中から選ばれた一つを材料であり、前記ゲート電極は、導電性をもつ材料であり、前記第４の電荷障壁層は、前記ゲート電極の電荷に対する第４の障壁が２ｅＶ以下（但し、０ｅＶを含まない）であり、かつ、前記電荷蓄積層の前記電荷に対する第３の障壁が２ｅＶ以下（但し、０ｅＶを含まない）となる材料であることを特徴とする。
【００２４】
請求項８にかかる発明は、請求項６又は７の記憶素子において、前記電荷は電子による負の電荷であり、前記ゲート電極は、ポリシリコン、Ｇｅ、遷移金属のシリサイド、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2の中から選ばれた一つを材料とし、前記第４の電荷障壁層は、請求項３において第１の電荷障壁層の材料として挙げた中の一つを材料とし、前記電荷蓄積層は、請求項３において電荷蓄積層の材料として挙げた中の一つを材料とすることを特徴とする。
【００２５】
請求項９にかかる発明は、請求項６の記憶素子において、前記第４の電荷障壁層は共有結合性半導体を材料とし、前記ゲート電極はＡｌ、２価金属、遷移金属の中の一つを材料とし、前記電荷蓄積層はＡｌ、２価金属、遷移金属の中の一つを材料とすることを特徴とする。
【００２６】
請求項１０にかかる発明は、請求項６の記憶素子において、前記半導体層は、ＳｉＣ、ダイヤモンド、ＧａＮ、ＺｎＯの中から選ばれた一つを材料とし、前記第４の電荷障壁層は、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ、Ａ１2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＳｉＡｌＯ、ＳｉＡｌＯＮの中から選ばれた一つを材料とすることを特徴とする。
【００２７】
請求項１１にかかる発明は、請求項７又は８に記載の記憶素子において、前記第３の障壁を前記第４の障壁よりも大きくしたことを特徴とする。
【発明の効果】
【００２８】
本発明の記憶素子は、従来の記憶素子とは異なる原理で動作する記憶素子であり、電荷障壁層の伝導帯下端を電子が熱的に越えて流れる、あるいは、荷電子帯上端を正孔が熱的に越えて流れるショットキー型電流によって電荷を移動させるので、電荷障壁層の厚さに敏感ではなく、また、電荷障壁層の絶縁膜に欠陥を誘起することなく、低電圧で書き込み、読み出しができる。さらに、高価な材料を用いる必要がなく、将来の大容量メモリの製造コストを格段に引き下げることができる。
【００２９】
また、既存ＤＲＡＭが１Ｔ１Ｃで構成されるのに対し、本発明の記憶素子は１ＴのみでＤＲＡＭの機能が得られる。１Ｔ１Ｃ型ＤＲＡＭのデータの読み出しは破壊読み出しであり、読み出し後すぐに再書き込みを行っているが、本発明の記憶素子はデータの読み出しを非破壊で行えるため、この点でも１Ｔ１Ｃ型ＤＲＡＭよりも優れている。また、ゲート絶縁膜のＥＯＴを小さくできるので、セル面積を小さくでき、将来のスケーリングに永く対応できる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施例について説明する。
【実施例１】
【００３１】
図１は本発明の記憶素子の実施例１の基本構成の概略断面を示す図である。半導体層１上に第１の電荷障壁層２、電荷蓄積層（別名：浮遊ゲート電極）３、第２の電荷障壁層４、ゲート電極（別名：制御ゲート電極）５が順次積層され、両端にソース６およびドレイン７が配置される。電荷蓄積層３は浮遊ゲート電極として、ゲート電極５は制御ゲート電極として機能する。
【００３２】
図２は図１の記憶素子のバンドダイヤグラムであり、図１と同じ部位には同じ番号を記した。半導体層１がｐ型の場合について説明するが、ｎ型であってもｐ型の反転層をｎ型の蓄積層と読み替えれば、はぼ同じ動作になる。この図２は、ゲート電極５に電圧を印加していない場合であって、半導体層１のフェルミレベル８とゲート電極５のフェルミレベル９のエネルギーレベルが等しい場合を示している。１０は半導体層１の価電子帯の上端（Ｅｖ）、１１は伝導帯の下端（Ｅｃ）である。電荷蓄積層３には半導体層１と同じ材料を使った場合を示している。半導体層１がシリコンであれば、電荷蓄積層３はポリシリコンである。この場合、電子に対する第１の障壁φBe1と第２のφBe2は近い値（ほぼ同じ値）になる。
【００３３】
電荷蓄積層３に電子を蓄積する場合の動作を説明する。図３に示すように、半導体層１に対して正の電圧をゲート電極５に印加し、半導体層１の伝導帯の下端１１の電荷障壁層２と接する部分がフェルミレベル８よりも下になるようにすると、半導体層１の電荷障壁層２側に反転層が現れ、少数キャリヤである電子が電荷障壁層２の近傍に出現する。ここで、反転層の電子が獲得する熱エネルギーが障壁φBe1よりも大きいと、反転層の電子は障壁φBe1を乗り越えて移動し、電荷蓄積層３にトラップされる。
【００３４】
このような電流は、電子のショットキー放出による電流である。本発明は、ショットキー放出による電流を利用する。ゲート電極５の電圧を元の０Ｖのレベル１２に戻すと、電荷蓄積層３には、しばらくの間、電子が蓄積されている。その状態では、トランジスタの閾値、すなわち、半導体層１に反転層が形成されるゲート電圧は、電荷蓄積層３に電子が蓄積されていない状態よりも大きい正電圧を必要とする。このことは、電子と電子のクーロン反発力が働くことを考慮すれば容易に理解できる。
【００３５】
すなわち、電荷蓄積層３に電子がトラップされている間は、トランジスタの閾値は正の方にずれる。この状態を、情報“０”が書き込まれた状態とすることができる。この“０”情報の検出は、電荷蓄積層３に電荷が蓄積されていない状態でトランジスタがオンするゲート電圧を印加したとき、トランジスタがオンしないことをセンス回路によって検出することで可能である。
【００３６】
電荷蓄積層３がポリシリコンの場合、電荷蓄積層３の電子は障壁φBe2を越えることが可能であり、放置しておくと、電荷蓄積層３の電子は半導体層１に逃げてしまう。したがって、電荷蓄積層３に蓄積した電子が全部逃げないうちにトタンジスタの閾値の状態を検知し、電荷蓄積層３に電子が蓄積されているか否かを判定し、電子が蓄積されている場合には再書き込みを行うことにより書き込んだ情報を維持することができる。すなわち、定期的なリフレッシュを行うようにすれば良い。
【００３７】
次に、情報“１”を書き込む場合の動作を説明する。図４は半導体層１に対して負の電圧をゲート電極５に印加した場合を示している。電荷蓄積層３に蓄えられていた電子は、障壁φBe2を乗り越えて半導体層１に移動し、電荷蓄積層３には電荷がなくなる。このとき、半導体層１の価電子帯の正孔が障壁φBh1を乗り越えると、正孔が電荷蓄積層３に蓄積されることになるが、電荷蓄積層３の正孔の蓄積の有無は、メモリ動作に関係しない。すなわち、電荷蓄積層３に電荷が無い場合でも正の電荷が存在する場合でも、負の電荷が蓄積されていたときよりもトランジスタの閾値が低くなるため、どちらも情報“１”が書き込まれたとみなすことができるからである。
【００３８】
電荷蓄積層３に蓄えた電子をより長期間保持する方法として、第２の障壁φBe2の高さを第１の障壁φBe1よりも大きくする方法が有効である。このようにしておくと、ゲート電極５に電圧を印加していない記憶保持の状態で、電荷が半導体層１の方に逃げ難くなる。
【００３９】
室温ないしは装置の動作温度（室温〜９０℃程度）の熱によって励起された電子の一部が越えることのできる障壁の高さは、２ｅＶ程度以下（但し、０ｅＶを含まない）である。ショットキー放出による電流が顕著に見られるのは、障壁の高さが１ｅＶ以下（但し、０ｅＶを含まない）の場合である。ショットキー放出によって流れる電流（Ｊ）は、（１）式で与えられている（S.M.Sze著、半導体デバイスの物理（２）、柳井、小田川、生駒共訳、コロナ社、第３版、１９７５年、１１８頁）。
Ｊ＝A*T2exp｛−q（φB−（qE/(4πεi)))/kT｝        (1)
ここで、A*は有効リチャードソン定数、Ｔは絶対温度、ｑは素電荷、φBは障壁の高さ、Ｅは電界の大きさ、εiは絶縁膜（第１の電荷障壁層２）の誘電率、および、ｋはボルツマン定数である。
【００４０】
（１）式において、指数関数の分子は電子の移動に対する活性化エネルギーであるが、電界Ｅが大きくなるにつれ減少する。その減少の割合は、絶縁膜の誘電率εiに依存する。通常、電界によって加速された電子は、絶縁物のイオン化した元素の動きよりも速いため、この誘電率εiは、赤外線の振動数以下の周波数で測定された誘電率とは異なり、絶縁物の元素の動きを止めて（断熱状態で）測定された誘電率となる。また、鏡像力の影響を受けるため、絶縁膜が低抵抗の金属に接するか、あるいは半導体に接するかで値が異なってくることに注意が必要である。半導体（不純物を高濃度にドープしたものも含む）に接する場合では、キャリヤ密度があまり大きくないため鏡像力の影響ははとんどない。また、絶縁膜が極薄い場合には、鏡像力の影響のため、障壁の高さφB自身も低下することに留意することが必要である。このような現象は、例えば、Ａｌ／ＨｆＯ2／Ｓｉの積層構造の系で見られている（K.Saito,Y.Jin,and M.Shimada,”MOS Diode Characteristic with HfO2 Gate Insulator Deposited by ERC Spattring”Journal of the Electrochemical Society,Vol.151,2004,pp.G327)。したがって、電荷障壁層２として適度な障壁φBの高さとなる材料を選ぶことにより、ショットキー放出による電子を電荷蓄積層３に送り出すことができる。
【００４１】
半導体層１がシリコンの場合、第１の電荷障壁層２として適する材料は、その伝導体の下端のエネルギーが、シリコンの伝導体の下端１１のエネルギーよりも高いものであって、それらの差ΔＥｃ（障壁φBe1）が２ｅＶ以下（但し、０ｅＶを含まない）の絶縁物または半導体であると考えられる。これは、ショットキー放出による電流が流れ得る程度に小さくなければならないからである。本願発明等は上記文献で報告したように、ΔＥｃが１．２〜２．１ｅＶと考えられる構造でショットキー放出電流を確認している。そのような材料の候補として、例えば、ＳｉＣ、III-V族化合物半導体（ＧａＡｓ、ＩｎＰ、ＧａＮ、ＡｌＮ等）、II-VI族化合物半導体（ＺｎＯ、ＺｎＳ、ＣｕＯ、ＣｄＳ、ＣｄＳｅ等）、遷移金属元素の酸化物の中でΔＥｃの小さいもの（ＴｉＯ2、ＹＯ2、ＺｒＯ2、ＨｆＯ2、Ｔａ2Ｏ5、Ｌａ系列元素の酸化物等）およびそれらの窒化物、ＨｆやＺｒのシリケート（ＨｆＳｉＯ4やＺｒＳｉＯ4）やアルミネート（Ａｌを含む酸化物）およびそれらの窒化物、チタン酸化合物（（ＭＴｉＯ3、Ｍは２価（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）および遷移金属元素）、および、ジルコニウム酸化合物（ＭＺｒＯ3、Ｍは２価および遷移金属元素）等が挙げられる。
【００４２】
ちなみに、ＳｉＯ2、Ｓｉ3Ｎ4、および、Ａ１2Ｏ3とＳｉとのΔＥｃは、それぞれ、３．５、２．４、および、２．８ｅＶとの報告値があり（J.Robertson,J.Vac.Sci.Technol.B18,1785(2000).)、実際、これらの絶縁膜ではＦ−Ｎトンネル型電流が多く流れるとの報告が多数あり、第１の電荷障壁層２には適さない。
【００４３】
ＨｆＯ2／Ｓｉの積層構造のΔＥｃは、理論計算値や実験値が１．１〜２．０ｅＶの範囲で報告されている。ΔＥｃの理論計算値や実験値の報告値には精度上の問題があるためばらついている。本願発明者等の電流測定では、上記文献で報告したように、ｎ型シリコンとＨｆＯ2とでショットキー放出による電流が観測されている。
【００４４】
電流の測定温度依存性から得た障壁φB（つまりΔＥｃ）は、５ｎｍの厚さのＨｆＯ2膜の場合、１．２ｅＶであった。他の報告では、膜中欠陥を介して電流が流れる、Frenke1-Poole（Ｆ−Ｐ）型放出による電流の報告例もあり、どのようなメカニズムの電流が支配的になるかは、第１の電荷障壁層２としての絶縁膜の膜質に依存するものと考えられる。絶縁膜の欠陥密度が少ない場合、Ｆ−Ｐ型放出は支配的にならず、ショットキー型かＦ−Ｎトンネル型が支配的になる。
【００４５】
本実施例１では、以上のようにショットキー型伝導機構による電流を利用する。その理由は、ショットキー型伝導機構は、第１の電荷障壁層２に極弱い電界を印加しても電流が流れること、および、ショットキー型伝導機構は第１の電荷障壁層２としての絶縁膜に欠陥を発生させないと考えられ、ＤＲＡＭの基本性能である１０15回の書き込み・読み出しに対する繰り返し動作を補償し得る可能性が高いからである。
【００４６】
ちなみに、Ｆ−Ｎトンネル型電流もトンネル現象そのものは障壁に欠陥を作らないと考えられるが、Ｆ−Ｎトンネル型電流を流すには、第１の電荷障壁層２に強電界を形成し、キャリヤの運動エネルギーを大きくしなければならない。したがって、Ｆ−Ｎトンネル電流は第１の電荷障壁層２としての絶縁膜に欠陥を誘起し易いと考えられ、熱酸化膜を用いたＭＯＳキャパシタやＭＯＳトランジスタにＦ−Ｎトンネル電流ストレスを加えて界面特性を評価した実験で、界面準位やトラップが増加する現象が報告されている（T.Hosoi,M.Akizawa,and S.Matsumoto,J.Appl.Phys.57,2072(1985).およびS.Horiguchi,T.Kobayasbi,and K.Saito,J.Appl.Phys.58,387(1985).）。したがって、長期信頼性に対する不安が付きまとう。
【００４７】
電荷蓄積層３はポリシリコンに限らず、第１の電荷障壁層２との界面に欠陥を多量につくらない材料であって、第１の電荷障壁層２との障壁φBe2の高さが２ｅＶ以下の材料であり、素子の動作温度において、ショットキー放出によって電子を放出できる材料であれば良い。シリコンの真空準位から伝導体の下端１１までのエネルギーＥｃが４．０５ｅＶであることから、電荷蓄積層３のＥｃまたは金属の仕事関数が、４ｅＶに近い材料であれば良いことになる。
【００４８】
そのような材料としては、例えば、Ａｌ（４．２ｅＶ）、Ｔａ（４．２ｅＶ）、Ｇｅ（４．０ｅＶ）、ＧａＡｓ（４．０７ｅＶ）、ＧａＰ（４．３ｅＶ）、ＧａＳｂ（４．０６ｅＶ）、および、ＩｎＰ（４．４ｅＶ）などが好適である。ＧａＡｓを母体とする化合物半導体やＩｎＰを母体とする化合物半導体なども好適であると考えられる。シリサイドの中で、比較的仕事関数の小さいものも適し、４．３〜４．５ｅＶの仕事関数を持つシリサイドとして、ＨｆＳｉ、ＺｒＳｉ2、ＴａＳｉ2、ＶＳｉ2、ＴｉＳｉ2、ＣｒＳｉ2、ＷＳｉ2、および、ＭｏＳｉ2などがある。金属の窒化物では、ＴｉＮやＴａＮの仕事関数が比較的小さいことが知られている。
【００４９】
第２の電荷障壁層４としては、本実施形態１では電荷蓄積層３とゲート電極５との電荷移動を生じさせないようにする役割であり、第１の電荷障壁層２よりも障壁が高いか、膜が厚いか、または、それら両方を満たす膜で形成する。トランジスタの低電圧動作を考慮すると、誘電率の高い材料を少し厚めに形成する方が良い。比較的大きな障壁高さが期待できるＨｆＯ2膜やＬａ系列元素の酸化物などが好適である。障壁高さが大きく、比誘電率が８〜１０のＡ１2Ｏ3膜を薄く形成する方法も有効である。
【実施例２】
【００５０】
図１の電荷蓄積層３に蓄えるキャリヤは正孔であっても良く、半導体層１としてｎ型半導体を用いた場合のバンドダイヤグラムを図５に示す。図５において、半導体層１に対して負電圧をゲート電極５に印加し、半導体層１の価電子帯の上端１０がフェルミレベル８よりも上にくるようにすると反転層が形成され、第１の電荷障壁層２の近くに正孔が誘起される。熱から得る正孔のエネルギーが第１の障壁φBh1よりも大きくなると、正孔は障壁φBh1を越えて電荷蓄積層３に蓄積される。
【００５１】
ゲート電極５に印加した電圧を０Ｖに戻しても、正孔が電荷蓄積層３に蓄積されている間は、トランジスタの閾値は低くなっており、情報”０”が書き込まれた状態を維持する。電荷蓄積層３に正孔が蓄積されていない状態でトランジスタがオンとなる電圧をゲート電極５に印加し、トランジスタがオンにならないことをセンス回路で検知し、書き込まれた情報”０”を読み出すことができる。電荷蓄積層３の正孔は、熱励起によって半導体層１に逃げるため、トランジスタの閾値の変化を検知できる間にリフレッシュする。ゲート電極５に正電圧を印加すれば、電荷蓄積層３に蓄えた正孔を半導体層１に戻すことができる。
【００５２】
半導体層１としてｐ型半導体を用いてゲート電極に負電圧を印加する場合であっても、半導体層１の電荷障壁層２側に形成される電荷蓄積層３からの正孔のショットキー放出による電荷の蓄積動作は、ｎ型半導体を用いた反転層の場合と同様である。
【００５３】
電荷蓄積層３に蓄えた正孔をより長期間保持する方法として、第２の障壁φBh2の大きさを第１の障壁φBh1よりも大きくする方法が有効である。このようにしておくと、ゲート電極５に電圧を印加していない記憶保持の状態で、電荷が半導体層１の方に逃げ難くなる。
【００５４】
半導体層１にシリコンを用いた場合、２ｅＶ以下（但し、０ｅＶを含まない）の正孔の障壁高さを有する絶縁体または半導体として、４ｅＶ以下（但し、０ｅＶを含まない）のバンドギャップを有するものが好適である。遷移金属元素の酸化物の価電子帯の上端のエネルギーは、深いものがほとんどであるため、III−V族やII−VI族化合物半導体等のバンドギャップの小さいものが好適である。
【実施例３】
【００５５】
図６は本発明の記憶素子の実施例３の概略断面を示す図である。この記憶素子が実施例１の記憶素子と異なる点は、第１と第２の電荷障壁層１３，１４の厚さであり、電荷蓄積層３への電荷注入をゲート電極５から行うため、第２の電荷障壁層（請求項の第４の電荷障壁層）１４を薄く、第１の電荷障壁層（請求項の第３の電荷障壁層）１３を厚くしている点である。第１の電荷障壁層１３は半導体層１との障壁を高くするため、ＳｉＯ2膜やＡ１2Ｏ3膜などのバンドギャップの大きい膜を用いることも一案であるが、メモリ動作の低電圧化を考慮すれば、高誘電率（High−k）ゲート絶縁膜を用い、酸化膜換算膜厚ＥＯＴ（equiva1ent oxide thickness）が小さく、かつ、リーク電流の小さな膜の方が良い。ＥＯＴは以下のように定義されている。
ＥＯＴ＝｛（ＳｉＯ2膜の誘電率）÷（High−k膜の誘電率）｝×（High−k膜の膜厚）
ＥＯＴもリーク電流も小さいHigh−k膜として、最近、Ａ１2Ｏ3、ＡｌＯＮ、ＨｆＯ2、および、ＲｆＯＮ膜などが注目されている。
【００５６】
本実施例３においては、ゲート電極５の仕事関数ないしはＥｃ、第２の電荷障壁層１４のＥｃ、電荷蓄積層３の仕事関数ないしはＥｃの関係が重要であり、電荷蓄積層３と第２の電荷障壁層１４間の障壁φBe3、電荷蓄積層３とゲート電極５間の障壁φBe4の高さがショットキー放出による電流が流れ得る程度に小さくなければならない。半導体層１をｎ型半導体としてそれに対し負の電圧をゲート電極５を印加したときのバンドダイヤグラムを図７に示す。
【００５７】
第３と第４の障壁φBe3とφBe4の高さは２ｅＶ以下（但し、０ｅＶを含まない）でなければならない。ゲート電極５に抵抗率の小さいＡｌ等の金属を用いた場合であって、第２の電荷障壁層１４が極薄い場合には、鏡像力の影響により厚い場合と比較して障壁φBe4が著しく低下することを利用し、小さな障壁φBe4を得ることも可能である。
【００５８】
本願発明者等は、ＭＯＳダイオードのリーク電流の測定温度依存性から、ゲート電極５と第２の電荷障壁層１４として、２．２ｎｍの厚さ（堆積速度から見積もった厚さ）のＨｆＯ2膜のＡｌ／ＨｆＯ2積層構造に対して、０．３〜０．４ｅＶの障壁φBe4の高さの実験値を得ている。この値は、厚い膜での障壁φBe4の高さの見積もり値（１．４〜２．２ｅＶ）に対して著しく低い。トンネル電流が混じると障壁φBe4の高さは低くなるため、トンネル電流の混在も競われるが、リーク電流に明らかな測定温度依存性が認められるため、ショットキー放出による電流であると考えられる。
【００５９】
ゲート電極５と電荷蓄積層３に金属を用い、第２の電荷障壁層１４にシリコンやゲルマニウム等の共有結合性半導体を用いると、半導体のエネルギーギャップのおよそ半分の高さの障壁φBe3、φBe4が得られる。この現象に対し、金属からしみ出した自由電子の波動関数の遮蔽効果により、金属に接する１／２原子層程度の半導体のエネルギーギャップが閉じて金属化し、その部分の半導体のフェルミレベルが金属自由電子のフェルミレベルにピンニングされるためとする理論的研究がある。本願発明者等は、Ａｌ／ＨｆＯ2における障壁高さの減少にも金属自由電子の遮蔽の影響が及んでいるものと考えている。
【００６０】
ゲート電極５に適する材料としては導電性を持つ種々の材料が考えられる。シリコンプロセスでは、ポリシリコン、Ｇｅ、遷移金属のシリサイド、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2などが検討されており、第２の電荷障壁層１４と電荷蓄積層３との組み合わせを適当にとれば、いずれの材料でも用いることが可能である。ただし、ゲート電極５の材料は、その仕事関数がトランジスタの閾値を決定する重要なファクターとなるため、それを考慮して決定することになる。閾値を調整するための新たな材料開発も行われるであろう。
【００６１】
第２の電荷障壁層１４の材料としては、上記の金属自由電子の遮蔽の影響を抜きにすると、金属の仕事関数と半導体のＥｃやＥｖがおおよそ似た値になることを考慮し、実施例１で第１の電荷障壁層２に適する材料として挙げた半導体やバンドギャップの比較的小さな絶縁物がそのまま適用できるものと考えられる。また、電荷蓄積層３についても同様なことが言える。
【００６２】
電荷蓄積層３にゲート電極５から電子が注入され、蓄積されるとトランジスタの閾値はより高いゲート電圧の方に変化する。その変化が大きくなると、ゲート電極５に電圧を印加しなくても、トランジスタはオンの状態になる。この状態を情報”１”の記憶に対応させ、ゲート電極５に逆極性電圧を印加して電荷蓄積層３に蓄積している電子を引き抜いた状態を情報“０”に対応させることができる。トランジスタの特性によっては、閾値の変化が少ない場合もあるが、記憶情報の読み出し時にゲート電極５に適度なバイアス電圧を印加することで、記憶情報の“１”と“０”を検出することができる。
【００６３】
電荷蓄積層３に蓄えた電子をより長期間保持する方法として、第３の障壁φBe3の高さを第４の障壁φBe4よりも大きくする方法が有効である。このようにしておくと、ゲート電極５に電圧を印加していない記憶保持の状態で、電荷がゲート電極５の方に逃げ難くなる。
【実施例４】
【００６４】
図６の記憶素子において、第２の電荷障壁層１４にＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＰなどの共有結合性半導体を用い、ゲート電極５と電荷蓄積層３にＡｌ、２価金属、遷移金属などの低抵抗金属（数１０μΩｃｍ以下）を用いると、ゲート電極５から電荷蓄積層３への正孔の注入が可能になる。このような構成では、量子効果によって半導体側にしみ出した金属自由電子の遮蔽が半導体のバンドギャップを閉じさせる（金属化する）働きがあるため、閉じた半導体のバンドが金属のフェルミエネルギーにピンニングされる。半導体のバンドギャップのほぼ中心が金属の仕事関数と同じ位置にくるため、０．３〜０．５ｅＶ程度の小さな正孔障壁を労せずに得ることができる。
【００６５】
図８に半導体層１としてｐ型半導体を用い、ゲート電極５に正電圧を印加した場合のバンドダイヤグラムを示す。ゲート電極５の正孔がショットキー放出によって第２の電荷障壁層１４の小さな第４の障壁φBh4を乗り越え、電荷蓄積層３に蓄積される。この状態は、トランジスタの閾値をより低い方向に変化させる。この変化が大きければ、ゲート電極５に電圧を印加しないときでもトランジスタをオンの状態にすることができる。この状態を情報“１”が書き込まれた状態とし、ゲート電極５に負電圧を印加して電荷蓄積層３から正孔を抜き取った状態（ゲート電圧を印加しない状態でトランジスタがオフ）を情報“０”が書き込まれた状態とすることができる。トランジスタの特性によっては、閾値の変化が少ない場合もあるが、記憶情報の読み出し時にゲート電極５に適度なバイアス電圧を印加することで、記憶情報の“１”と“０”を検出することができる。
【００６６】
電荷蓄積層３に蓄えた正孔をより長期間保持する方法として、ゲート電極５と電荷蓄積層３の材料を適当に選び、第３の障壁φBh3の高さを第４の障壁φBh4よりも大きくする方法が有効である。このようにしておくと、ゲート電極５に電圧を印加していない記憶保持の状態で、電荷がゲート電極５の方に逃げ難くなる。
【００６７】
上記の構成は、電子の電荷蓄積層３ヘの蓄積にも有効である。図８は正の電圧をゲート電極５に印加したが、負の電圧を印加するとゲート電極５からショットキー放出された電子が０．３〜０．５ｅＶ程度の小さな電子障壁を越えて電荷蓄積層３に蓄積されることになるので記憶動作ができる。
【実施例５】
【００６８】
以上の実施例１〜４の説明においては、半導体層１に主に単結晶シリコンを用いた場合について示したが、半導体層１にはバンドギャップが１ｅＶ前後の他の半導体を用いても、本発明の記憶素子が形成可能である。バンドギャップが１ｅＶ前後の半導体として、例えば、ポリシリコン、アモルファスシリコン、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｓを母体とする化合物半導体、ＩｎＰ、ＩｎＰを母体とする化合物半導体、ＩｎＮ、β−ＦｅＳｉ2などが挙げられる。
【００６９】
本発明は、最近注目されているＳｉＣ、ダイヤモンド、ＧａＮ、ＺｎＯなどのワイドギャップ半導体を用い、高温の環境で動作する記憶素子を形成することもできる。ワイドギャップ半導体は、その高耐圧特性を生かしてパワーデバイスに応用することが行われているが、キャリヤ濃度が熱の影響を受けにくいことから、高温での使用に耐えるトランジスタ等を製作できる利点もある。すなわち、高温の炉内で使用する電子機器などに使用することができる。あるいは、表面温度の高い惑星の探査などに使用する高温動作の可能な半導体装置を提供することができる。
【００７０】
半導体からのキャリヤのショットキー放出は、前記の（１）式から分かるように、温度の関数であり、温度が高くなると、ほぼ指数関数的に電流が多くなる。したがって、温度が高くなると、障壁の高さφBが大きくなっても電流が流れ得る。例えば、２００〜３００℃の環境では、障壁の高さφBが２〜３ｅＶ程度でも大きなショットキー型電流が流れ得る。したがって、上記のようなワイドギャップ半導体を用い、高温の動作環境で本発明の記憶素子を動作させる場合には、電荷障壁層と半導体層間のΔＥｃ（前述したφBe1〜φBe4、φBh1〜φBh4）は２ｅＶ以上であっても良く、その場合、電荷障壁層には、バンドギャップの大きなＳｉＯ2、ＳｉＮ、ＳｉＯＮ、Ａ１2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＳｉＡｌＯ、ＳｉＡｌＯＮなどの材料を用いることができる。
【実施例６】
【００７１】
次に、本発明の記憶素子をメモリとして用いる場合のセル構成の例とその駆動回路について説明する。本発明の記憶素子は、一つのトランジスタの閾値の変化を利用して情報を記憶するものであり、図９に示すような１トランジスタ型メモリセル２１の構成をとることができる。２２はワード線制御回路、２３はビット線制御回路、２４はセンス回路である。データの書き込みは、ビット線ＢＬ１，ＢＬ２とワード線ＷＬ間に書き込み電圧を印加する。
【００７２】
例えば、実施例１の記憶素子のようにｐ型半導体の反転層をチャンネルとする記憶素子では、ワード線ＷＬの書き込み電圧はビット線ＢＬ１，ＢＬ２に対してプラスである（図３）。ビット線ＢＬ１，ＢＬ２に０Ｖ、ワード線ＷＬに＋２Ｖを印加する。
【００７３】
この書き込みによって電荷蓄積層３には負電荷が蓄積され、トランジスタの閾値は、図１０に示すように、正の方向に動くため、トランジスタをオンするのにより高いゲート電圧を必要とする。この状態を情報“０”が書き込まれた状態とする。データの読み出しはワード線ＷＬに読み出し電圧を印加し、ビット線ＢＬ１，ＢＬ２につながれたセンス回路２４でトランジスタのオン／オフを判読する。ゲート電極５には閾値のオフセット電圧を考慮した適度な電圧を印加する必要があるが、オフセット電圧を０Ｖに調整しておけばゲート電圧を印加する必要はない。この場合、データは非破壊で読み出される。“１”のデータを書き込む場合には、ワード線ＷＬに対してビット線ＢＬ１，ＢＬ２の電圧を高くする。例えば、ワード線ＷＬに０Ｖ、ビット線ＢＬ１，ＢＬ２に＋２Ｖを印加する。トランジスタの閾値が前の場合と逆に動き、低いゲート電圧でオンの状態になる。
【００７４】
この記憶素子は、フラッシュメモリのように情報の消去を高電圧で一括して行う必要は無く、ランダムアクセスで記憶できる。ただし、トランジスタの閾値は、電荷蓄積層３に保持されている電荷によっており、電荷保持時間は電荷障壁層２の障壁の高さと厚さに依存する。数１００ｍ秒から数秒のデータ保持時間を確保しつつ、メモリを低電圧で高速に動作させるために障壁を低くし、ＥＯＴを薄くする。そのため、本記憶素子は定期的なデータのリフレッシュが必要である。リフレッシュは、データ保持時間内にデータを読み出し、判読して同じデータを書き込むことで行われることは既存のキヤパシタを用いた１Ｔ１Ｃ型ＤＲＡＭと同様である。
【図面の簡単な説明】
【００７５】
【図１】半導体層をｐ型とした本発明の実施例１の記憶素子の概略断面構造を示す図である。
【図２】実施例１の記憶素子のゲート電極に電圧を印加しないときのバンドダイヤグラムを示す図である。
【図３】実施例１の記憶素子のゲート電極に半導体層に対して正の電圧を印加したときのバンドダイヤグラムを示す図である。
【図４】実施例１の記憶素子のゲート電極に半導体層に対して負の電圧を印加したときのバンドダイヤグラムを示す図である。
【図５】図１の構造において半導体層をｎ型とした本発明の実施例２の記憶素子の説明図であって、ゲート電極に半導体層に対して負の電圧を印加したバンドダイヤグラムを示す図である。
【図６】半導体層をｎ型とし第１の電荷障壁層を厚くし第２の電荷障壁層を薄くした本発明の実施例３の記憶素子の概略断面構造を示す図である。
【図７】実施例３の記憶素子のゲート電極に半導体層に対して負の電圧を印加したときののバンドダイヤグラムを示す図である。
【図８】図６の構造において半導体層をｐ型とした本発明の実施例４の説明図であって、ゲート電極に半導体層に対して負の電圧を印加したときのバンドダイヤグラムを示す図である。
【図９】本発明の実施例５の電荷蓄積型メモリの基本回路を示す図である。
【図１０】図９の記憶素子のトランジスタの動作を説明するための図である。
【図１１】従来の電荷蓄積記憶素子（フラッシュメモリ）を示す概略断面図である。
【図１２】従来のダイレクトトンネルメモリの動作原理を説明するためのバンドダイヤグラムを示す図である。
【図１３】従来の改良されたダイレクトトンネルメモリの断面構造の概略を示す図である。
【符号の説明】
【００７６】
１：半導体層
２：第１の電荷障壁層
３：電荷蓄積層（別名：浮遊ゲート電極）
４：第２の電荷障壁層
５：ゲート電極（別名：制御ゲート電極）
６：ソース
７：ドレイン
８：半導体層のフェルミレベル
９：ゲート電極のフェルミレベル
１０：半導体層の価電子帯の上端
１１：半導体層の伝導帯の下端
１２：０Ｖのレベル
１３：第１（第３）の電荷障壁層
１４：第２（第４）の電荷障壁層
ｅ−：電子
ｈ＋：正孔
φBe1，φBe2，φBe3，φBe4，：電子に対する障壁
φBh1，φBh2，φBh3，φBh4：正孔に対する障壁
【図１】
2005347328.tif 000003
【図２】
2005347328.tif 000004
【図３】
2005347328.tif 000005
【図４】
2005347328.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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