(57)【要約】【課題】電流駆動の発光素子の駆動用として十分な特性を有する薄膜トランジスタの製造方法を提供する。【解決手段】基板１上にゲート電極３とこれを覆うゲート絶縁膜５を形成した後、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなるチャネル層７を成膜する。次に、同様の熱ＣＶＤ法によって不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層１１を成膜する。ソース・ドレイン層１１をパターニングすることによってソース領域１１ａおよびドレイン領域１１ｂを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなるチャネル層と、不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層とを絶縁性の基板上に積層成膜する工程と、
少なくとも前記ソース・ドレイン層をパターニングすることによってソース領域およびドレイン領域を形成する工程とを行う
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１記載の薄膜トランジスタの製造方法において、
前記絶縁性の基板上に前記チャネル層を成膜した後、前記ソース・ドレイン層を成膜する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項１記載の薄膜トランジスタの製造方法において、
前記チャネル層を成膜した後、当該チャネル層におけるチャネル部の両脇のみに前記ソース・ドレイン層の不純物と同じ導電型の不純物を導入して低濃度領域を形成する工程を行う
ことを特徴とする薄膜トランジスタの製造方法。
【請求項４】
基板上に、ゲート電極、ゲート絶縁膜、チャネル層、およびソース・ドレイン層がこの順に積層されてなる薄膜トランジスタにおいて、
前記チャネル層およびソース・ドレイン層が、多結晶性の半導体薄膜で構成されている
ことを特徴とする薄膜トランジスタ。
【請求項５】
請求項４記載の薄膜トランジスタにおいて、
前記ゲート電極の両脇上における前記チャネル層には、前記ソース・ドレイン層の不純物と同じ導電型の不純物が当該ソース・ドレイン層よりも低濃度で導入された低濃度領域が設けられている
ことを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多結晶シリコンを用いた積層型の薄膜トランジスタの製造方法および薄膜トランジスタに関するものである。
【背景技術】
【０００２】
フラットパネル型表示装置の駆動用素子には、薄膜半導体層を用いた薄膜トランジスタ（thin film transistor：ＴＦＴ）が用いられている。このうち、ソース・ドレイン領域とは別の層でチャネル層を形成した積層型の薄膜トランジスタの形成は、例えば次のように行われている。
【０００３】
先ず、基板上に不純物を含有する非晶質シリコン薄膜からなるソース・ドレイン層を形成する。この際、不純物を含有しない非晶質シリコン薄膜を形成した後にイオン注入や固層拡散によって非晶質シリコン薄膜に不純物を導入するか、または成膜時に不純物を添加した成膜が行われる。次に、このソース・ドレイン層をパターニングしてソース・ドレイン領域を形成した後、不純物を含有しない非晶質シリコン薄膜からなるチャネル層を形成する。次いで、チャネル層及びソース・ドレイン領域を構成する非晶質シリコンを熱処理によって結晶化させて多結晶シリコンとする。その後、チャネル層のパターニングを行うことにより多結晶シリコンからなるチャネル部シリコン薄膜を形成する。次いで、チャネル部シリコン薄膜を覆うゲート絶縁膜を形成した後、ゲート絶縁膜を介してチャネル部シリコン薄膜上にゲート電極を形成する。以上により、動作速度の速い多結晶シリコンを用いた薄膜トランジスタを得ている（以上、下記特許文献１参照）。
【０００４】
【特許文献１】特開平５−１２９２０２号公報（特に図１および段落００１５〜００２９）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した薄膜トランジスタの製造方法においては、非晶質シリコン薄膜を結晶化させるための熱処理工程を行う必要があった。また、この熱処理工程に換えて、レーザーアニールによる結晶化を行う方法もあるが、このような方法では、結晶化の工程が追加となるだけではなく、レーザエネルギーのばらつきに起因して、薄膜トランジスタの特性にもばらつきが生じる。
【０００６】
また、上述した薄膜トランジスタの製造方法では、トップゲート型の薄膜トランジスタが形成されることになるが、ボトムゲート型の薄膜トランジスタを形成する場合には、上述したソース・ドレイン層の形成からゲート電極の形成までを逆の手順で行うことになる。
【０００７】
しかしながらこの場合、チャネル層の上部に後に形成されたソース・ドレイン層を結晶化させるべく熱処理を行うと、ソース・ドレイン層中の不純物がチャネル層中に拡散してしまう。これを防止するためには、熱処理によって非晶質シリコンからなるチャネル層およびソース・ドレイン層の結晶化を行った後に、当該ソース・ドレイン層に不純物を拡散させる必要がある。したがって、非晶質シリコンを結晶化させる工程に加えて、予め成膜されたソース・ドレイン層に対して後から不純物を拡散させる工程を行う必要が生じ、さらに工程数が多く手間が掛かることになる。一方、上述した不純物の拡散を防止するためには、熱処理工程に換えてレーザーアニールによる結晶化を行う方法もあるが、このような方法では上述したと同様に、薄膜トランジスタの特性にばらつきが生じる。したがって、ボトムゲート型の薄膜トランジスタにおいては、チャネル層およびソース・ドレイン領域が積層された構造で、かつこれらのチャネル層およびソース・ドレイン領域が多結晶シリコンで形成された構成は実現されていなかった。
【０００８】
そこで本発明は、多結晶性の半導体薄膜を用いることで動作速度が速く、かつ特性ばらつきの小さい薄膜トランジスタを、より少ない工程数で得ることが可能な薄膜トランジスタの製造方法さらにはこの方法によって形成された薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
このような目的を達成するための本発明の薄膜トランジスタの製造方法は、次の各工程を行うことを特徴としている。１つめの工程は、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなるチャネル層と、不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層とを絶縁性の基板上に積層成膜する。２つめの工程は、少なくともソース・ドレイン層をパターニングすることによってソース領域およびドレイン領域を形成する。
【００１０】
このような製造方法によれば、反応性熱ＣＶＤ法によって、チャネル層とソース・ドレイン層とを形成することにより、半導体薄膜を結晶化させる工程を特に行うことなく、予め結晶性を有する構成の半導体薄膜からなるこれらの層を積層した積層型の薄膜トランジスタが得られることになる。したがって、結晶化のための工程を省きながらも、チャネル層とソース・ドレイン層とが結晶性の半導体薄膜で構成されることにより、非結晶質の半導体薄膜を用いた場合よりも動作速度の速い積層型の薄膜トランジスタが得られることになる。また、結晶化のための工程が省かれることにより、結晶化工程に起因して生じる各種ばらつきを懸念する必要がなくなるため、特性の均一化が図られることにもなる。さらに、ソース・ドレイン層として、予め不純物を導入した結晶性の半導体薄膜が成膜されるため、成膜後に不純物を導入するための工程を行う必要もない。
【００１１】
また、本発明の薄膜トランジスタは、上述した製造方法を適用して得られる薄膜トランジスタでもある。この薄膜トランジスタは、基板上に、ゲート電極、ゲート絶縁膜、チャネル層、およびソース・ドレイン層がこの順に積層されてなり、特に、チャネル層およびソース・ドレイン層が、多結晶性の半導体薄膜で構成されていることを特徴としている。
【００１２】
このような薄膜トランジスタは、ゲート電極の上方にソース・ドレイン層とチャネル層とが積層された積層型のボトムゲート型薄膜トランジスタとなる。この薄膜トランジスタでは、ソース・ドレイン層とチャネル層とが、多結晶性の半導体薄膜で構成されたことにより、非晶質の半導体薄膜でこれらの層が形成された薄膜トランジスタと比較して、動作速度が速くなる。
【発明の効果】
【００１３】
以上説明したように、本発明の薄膜トランジスタの製造方法によれば、反応性熱ＣＶＤ法によって、チャネル層と不純物を含有するソース・ドレイン層とを成膜することにより、半導体薄膜を結晶化させる工程やソース・ドレイン層に対して不純物を導入する工程を行うことなく、動作速度の速い多結晶性の半導体薄膜を用いた積層型の薄膜トランジスタを得ることが可能になる。この結果、製造工程の簡略化および製造コストの低減を図ると共に、結晶化に起因して生じるばらつきが削除された薄膜トランジスタを得ることが可能になる。
【００１４】
また、本発明の薄膜トランジスタによれば、ゲート電極上方のソース・ドレイン層とチャネル層とを多結晶性の半導体薄膜で構成したことにより、積層型のボトムゲート型薄膜トランジスタにおける動作速度の向上を図ることが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
＜第１実施形態＞
図１は、薄膜トランジスタの製造方法の第１実施形態を示す断面工程図である。以下、この図面に基づいて第１実施形態の製造方法を説明する。
【００１７】
先ず、図１（１）に示すように、ガラス等からなる基板１上に１％程度のネオジウムが添加されたアルミニウム（膜厚３００ｎｍ）とその上層のモリブデン（膜厚５０ｎｍ）との２層構造の金属からなるゲート電極３をパターニング形成する。
【００１８】
その後、ゲート電極３を覆う状態で、基板１上にゲート絶縁膜５を形成する。この際、プラズマＣＶＤ法により、窒化シリコン膜を約１５０ｎｍ程度の膜厚に形成し、引き続き酸化シリコン膜を約５０ｎｍ程度の膜厚に形成する。これにより、窒化シリコン膜とこの上層の酸化シリコン膜とからなる２層構造のゲート絶縁膜５を得る。
【００１９】
次に、図１（２）に示すように、反応性熱ＣＶＤ法により、多結晶性の半導体薄膜からなるチャネル層７を４５ｎｍの膜厚で成膜する。ここで、反応性熱ＣＶＤ法とは、複数種のガスの化学反応エネルギーを用いて、基板上に直接、多結晶性の膜を成膜する方法である。この際、成膜ガスには、ジシランガス（Ｓｉ2Ｈ6）とフッ素ガス（Ｆ2）を用い、希釈ガスとして、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）等の不活性ガスや水素ガス（Ｈ2）を用いる。そして、多結晶シリコンからなるチャネル層７を４５ｎｍの膜厚で形成する。
【００２０】
次いで、図１（３）に示すように、プラズマＣＶＤ法により、チャネル層７上に窒化シリコンからなる保護ストッパ層９を２００ｎｍの膜厚に成膜する。次に、フォトリソグラフィー工程とエッチング工程を経ることによって、ゲート電極３の直上のみに保護ストッパ層９を残す様に、当該保護ストッパ層９のパターニングを行う。
【００２１】
尚、以上の図１（１）を用いて説明したゲート絶縁膜５の形成から、保護ストッパ層９の形成までの一連のプロセス工程は、基板１を大気中に出さずに真空中、あるいは内部が気密に保たれた搬送装置で接続された装置（いわゆるマルチチャンバ装置によって、連続して処理することが望ましい。
【００２２】
その後、図１（４）に示すように、反応性熱ＣＶＤ法により、不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層１１を約５０ｎｍ程度の膜厚に形成する。ここでは、ボロン（Ｂ）を含むｐ型の多結晶シリコン膜を、ソース・ドレイン層１１として成膜することとする。この場合、成膜ガスには、例えばジシランガス（Ｓ2Ｈ6）、フッ素ガス(Ｆ2）、およびジボランガス（Ｂ2Ｈ6）を用いる。
【００２３】
その後、図１（５）に示すように、フォトリソグラフィーとエッチングプロセス工程を経て、ソース・ドレイン層１１とその下層のチャネル層７とを島状にパターニングする。
【００２４】
次に、図１（６）に示すように、ソース・ドレイン層１１を覆う状態で、ソース・ドレイン電極膜１３をスパッタ法によって形成する。その後、ソース・ドレイン電極膜１３をパターニングすることによって、ソース電極１３ａとドレイン電極１３ｂとを形成する。その後さらに、ソース電極１３ａとドレイン電極１３ｂとから露出している保護ストッパ層９上においてソース・ドレイン層１１部分をエッチング除去して分離し、ソース領域１１ａおよびドレイン領域１１ｂを形成する。
【００２５】
以上によって、保護ストッパ層９によってチャネル層７上が保護されたチャネル保護型の薄膜トランジスタ１５が形成される。この薄膜トランジスタ１５は、ゲート電極３を覆うゲート絶縁膜５上に、多結晶シリコンからなるチャネル層７と、不純物を含む多結晶シリコンからなるソース領域１１ａおよびドレイン領域１１ｂとを積層したボトムゲート型のｐチャンネル薄膜トランジスタ１５となる。
【００２６】
そして、このような薄膜トランジスタ１５を備えた表示装置を製造する場合には、以上の工程に引き続き次の工程を行う。すなわち、図２に示すように、薄膜トランジスタ１５が設けられた基板１上を層間絶縁膜２１で覆い、この層間絶縁膜２１に、薄膜トランジスタ１５に接続された接続孔２１ａを形成する。その後、層間絶縁膜２１上に接続孔２１ａを介して薄膜トランジスタ１５に接続された下部電極２５をパターン形成する。次に、この下部電極２５の周囲を絶縁膜パターン２７で覆った後、絶縁膜パターン２７から露出する下部電極２５上に少なくとも発光層を含む有機層パターン２９を積層形成する。次に、有機層パターン２９と絶縁膜パターン２７とを覆う状態で、上部電極３１を形成する。これにより、下部電極２５によって薄膜トランジスタ１５に接続された有機ＥＬ素子３３を形成する。
【００２７】
このようにして得られた表示装置３５は、上述した構成の薄膜トランジスタ１５に、電流駆動型の発光素子として有機ＥＬ素子３３を接続させたものとなる。
【００２８】
以上説明した第１実施形態の製造方法によれば、図１（２）を用いて説明したように、反応性熱ＣＶＤ法によってチャネル層７を形成し、さらに図１（４）を用いて説明したように反応性熱ＣＶＤ法によってソース・ドレイン層１１を形成することにより、特別な結晶化工程を行うことなく、予め結晶性を有する構成の半導体薄膜（ここでは多結晶シリコン）からなるこれらの層７，１１を積層した積層型の薄膜トランジスタ１５が得られることになる。したがって、結晶化のための工程を省きながらも、チャネル層７とソース・ドレイン層１１とを多結晶シリコンで構成することが可能になることにより、これらの層７，１１に非晶質シリコンを用いた場合よりも動作速度の速い積層型の薄膜トランジスタ１５が得られることになる。
【００２９】
そして、上述したように、結晶化のための工程が省かれることにより、結晶化工程に起因して生じる各種ばらつきを懸念する必要がなくなるため、特性の均一化が図られることにもなる。例えば、結晶化工程をレーザーアニール処理によって行う場合、レーザ光の照射範囲に重なり部が生じるため、結晶化の度合いにばらつきが生じる。これと比較して、結晶化工程を行う必要のない本第１実施形態の方法によれば、このようなばらつきが生じる懸念がないため、薄膜トランジスタ１５の閾値電圧（以後Ｖｔと記載する）のバラツキを小さくすることが可能である。
【００３０】
さらに、このような製造方法では、ソース・ドレイン層１１として、予め不純物を導入した結晶性の半導体薄膜（多結晶シリコン）が成膜されるため、成膜後に不純物を導入するための工程、及びこれに伴う不純物の活性化工程を行う必要もない。
【００３１】
そして、以上のように結晶化工程や不純物の導入工程を行う必要がないことから、上述したような動作速度の速い薄膜トランジスタ１５の製造工程の簡略化および製造コストの低減を図ることが可能である。
【００３２】
また、図２を用いて説明したように、この薄膜トランジスタ１５を接続された有機ＥＬ素子３３を基板１上に配列形成してなる表示装置３５では、上述したように動作速度が速く特性ばらつきの小さい薄膜トランジスタ１５を用いることにより、有機ＥＬ素子３３による表示性能の向上が図られる。つまり、表示装置３５の駆動用トランジスタの形成において、上述した反応性熱ＣＶＤ法を用いて多結晶シリコンからなるチャネル層７およびソース・ドレイン層１１を形成した場合には、閾値バラツキが非常に小さい薄膜トランジスタ１５を得ることが可能であるために、有機ＥＬ素子３３を駆動するために画素に設けられた電流バラツキの補正回路を用いなくても画素間の輝度バラツキの小さい表示装置３５を得ることが可能となる。また、補正回路を用いた場合においても、この補正回路を構成する薄膜トランジスタの形成を上述した方法で行うことにより、補正回路を用いない場合と比較して輝度のバラツキが小さくなるという特徴を有する。
【００３３】
尚、上述した第１実施形態の製造方法は、ｎチャンネル型の薄膜トランジスタの製造にも適用可能であり、同様の効果を得ることができる。この場合、図１（５）を用いて説明したソース・ドレイン層１１の形成において、ソース・ドレイン層１１にｎ型不純物が導入されるように成膜ガスを選択することとする。
【００３４】
＜第２実施形態＞
図３は、薄膜トランジスタの製造方法の第２実施形態を示す断面工程図である。以下、この図面に基づいて第２実施形態の製造方法を説明する。
【００３５】
先ず、図３（１）に示すように、第１実施形態において図１（１）〜図１（３）を用いて説明した工程を行うことにより、基板１上に、ゲート電極３、ゲート絶縁膜５、多結晶シリコンからなるチャネル層７，および保護ストッパ層９を形成する。特に、チャネル層７の成膜は、反応性熱ＣＶＤ法によって、成膜時に直接多結晶シリコン膜が成膜される用に行われることとする。
【００３６】
次に、図３（２）に示すように、窒化シリコンで形成された保護ストッパ層９をマスクにしたイオン注入によって、チャネル層７にｎ型不純物としてリンイオンを約１×１０13（ａｔｏｍ／ｃｍ2）程度のドーズ量でドーピングする。これにより、保護ストッパ層９の直下のチャネル部ａに接して、低ドーズ量でリンがドーピングされたｎ型の低濃度領域７ａを形成する。また、このイオン注入に引き続き、約６００℃で１０分程度アニール処理を加えることで、ドーピングされた低濃度のリンを活性化させる。
【００３７】
以上の後、図３（４）に示すように、反応性熱ＣＶＤ法により、不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層１１’を約５０ｎｍ程度の膜厚に形成する。ここでは、低濃度領域７ａに導入したと同様の導電型（ｎ型）の不純物を、低濃度領域７ａよりも高濃度で含有するｎ型の多結晶シリコン膜を形成することとする。この場合、成膜ガスには、例えばジシランガス（Ｓ2Ｈ6）、フッ素ガス（Ｆ2）、およびホスフィンガス（ＰＨ3）を用いる。これにより、リン（Ｐ）を含むｎ型の多結晶シリコン膜からなるソース・ドレイン層１１’を反応性熱ＣＶＤ法によって成膜する。
【００３８】
その後、図３（４）に示すように、フォトリソグラフィーとエッチングプロセス工程を経て、ソース・ドレイン層１１’とその下層のチャネル層７とを島状にパターニングする。
【００３９】
次に、図３（５）に示す工程は、第１実施形態において図１（６）を用いて説明したと同様に行うことにより、ソース電極１３ａとドレイン電極１３ｂとを形成し、さらに保護ストッパ層９上においてｎ型の多結晶シリコン膜１１’部分をエッチング除去して分離し、ソース領域１１ａ’およびドレイン領域１１ｂ’を形成する。
【００４０】
以上によって、保護ストッパ９によってチャネルが保護されたｎチャンネル型の薄膜トランジスタ１５’が形成される。この薄膜トランジスタ１５’は、ｎ型の低濃度領域７ａを有するボトムゲート型の薄膜トランジスタとなる。
【００４１】
そして、このような薄膜トランジスタ１５’を備えた表示装置を製造する場合の引き続の工程は、第１実施形態において図２を用いて説明したと同様に行うこととする。
【００４２】
このようにして得られた表示装置３５は、上述した構成の薄膜トランジスタ１５’に、電流駆動型の発光素子として有機ＥＬ素子３３を接続させたものとなる。
【００４３】
以上説明した製造方法であっても、図３（２）を用いて説明したように、反応性熱ＣＶＤ法によってチャネル層７を形成し、さらに図３（３）を用いて説明したように反応性熱ＣＶＤ法によってソース・ドレイン層１１’を形成することにより、特別な結晶化工程を行うことなく、予め結晶性を有する構成の半導体薄膜（ここでは多結晶シリコン）からなるこれらの層７，１１を積層した積層型の薄膜トランジスタ１５が得られることになる。したがって、第１実施形態で説明したと同様に、特性ばらつきが小さく動作速度の速い積層型の薄膜トランジスタ１５’の製造工程の簡略化および製造コストの低減を図ることが可能である。そして、薄膜トランジスタ１５’を接続された有機ＥＬ素子３３を基板１上に配列形成してなる表示装置３５の表示性能の向上を図ることが可能である。
【００４４】
尚、以上説明した第２実施形態においては、図３（２）を用いて説明したように、チャネル層７上の保護ストッパ層９をパターニングした後に、チャネル層７に対して低濃度領域７ａを形成するための不純物を導入する構成とした。しかしながら、チャネル層７に対して低濃度領域７ａを形成するための不純物を導入する工程は、図３（３）を用いて説明したように、保護ストッパ層９を覆う状態でソース・ドレイン層１１’を形成した後、ソース・ドレイン層１１’およびチャネル層７をパターニングする前に行っても良い。このような手順であっても、低濃度領域７ａを形成するための不純物を、保護ストッパ層９の直下のチャネル部ａの両脇のみに導入することができる。
【００４５】
また、通常、本第２実施形態において説明した低濃度領域を有する薄膜トランジスタはｎチャンネル型で形成されるが、本第２実施形態の製造方法はｐチャンネル型の薄膜トランジスタの製造にも適用可能であり、同様の効果を得ることができる。この場合、図３（２）を用いて説明した低濃度領域７ａの形成においてはチャネル層７にｐ型不純物を注入し、さらに図３（３）を用いて説明したソース・ドレイン層１１’の形成においてはｐ型不純物が導入されるように成膜ガスを選択することとする。
【００４６】
さらに、上述した第１実施形態および第２実施形態においては、チャネル保護型の薄膜トランジスタの製造に本発明を適用した手順を説明した。しかしながら、本発明は、チャネル保護型の薄膜トランジスタの製造に限定されることはなく、上述した第１実施形態および第２実施形態において保護ストッパ９の形成を省略した方法であっても、同様の効果を得ることができる。
【図面の簡単な説明】
【００４７】
【図１】第１実施形態の薄膜トランジスタの製造方法を示す断面工程図である。
【図２】本発明の薄膜トランジスタを用いた表示装置の断面図である。
【図３】第２実施形態の薄膜トランジスタの製造方法を示す断面工程図である。
【符号の説明】
【００４８】
１…基板、３…ゲート電極、５…ゲート絶縁膜、７…チャネル層、７ａ…低濃度領域、１１，１１’…ソース・ドレイン層、１１ａ，１１ａ’…ソース領域、１１ｂ，１１ｂ’…ドレイン領域、１５，１５’…薄膜トランジスタ、ａ…チャネル部
【図１】
2005057098.tif 000003
【図２】
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【図３】
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