(57)【要約】【課題】  上部電極の微細加工を実現する。【解決手段】  半導体装置は、下部電極２０、下部電極２０上に該下部電極２０の表面に沿って形成された容量絶縁膜２２、及び容量絶縁膜２２上に該容量絶縁膜２２の表面に沿って形成された上部電極２３を有し、互いに隣り合う複数の容量素子２４を備えている。また、半導体装置は、複数の容量素子２４同士の間に形成され、複数の容量素子２４の各上部電極２０同士を電気的に分離する電極分離絶縁膜２１とを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
それぞれが、下部電極、前記下部電極上に該下部電極表面に沿って形成された容量絶縁膜、及び前記容量絶縁膜上に該容量絶縁膜表面に沿って形成された上部電極を有し、互いに隣り合う複数の容量素子と、
前記複数の容量素子同士の間に形成され、前記複数の容量素子の各上部電極同士を電気的に分離する電極分離絶縁膜とを備えていることを特徴とする半導体装置。
【請求項２】
前記複数の容量素子の各上部電極同士は、前記電極分離絶縁膜の上面の上において電気的に分離されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極分離絶縁膜は、該電極離絶縁膜の底面から上面に向かって逆テーパー形状の側面を有し、
前記複数の容量素子の各上部電極同士は、上面の幅が下面の幅よりも大きい前記電極分離絶縁膜の側面において電気的に分離されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記容量素子は、円柱形状又は円筒形状であることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記上部電極は、白金、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、タンタル及び窒化タンタルのうちの少なくとも１つを含んでいることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記電極分離絶縁膜は、酸化シリコン又は窒化シリコンを主成分とすることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項７】
互いに隣り合う複数の下部電極を形成する工程と、
前記複数の下部電極同士の間に、上面が前記複数の下部電極の下面よりも高い位置に存在する電極分離絶縁膜を形成する工程と、
前記複数の下部電極及び前記電極分離絶縁膜を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に、互いに隣り合うと共に前記電極分離絶縁膜によって電気的に分離された複数の上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記複数の上部電極を形成する工程は、前記容量絶縁膜の上に導電膜を堆積した後に、前記導電膜における前記電極分離絶縁膜の上面の上に存在している部分をエッチングによって除去することにより、前記電極分離絶縁膜によって電気的に分離された前記複数の上部電極を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記電極分離絶縁膜を形成する工程は、前記電極分離絶縁膜を、その上面が前記複数の上部電極の上面よりも高い位置に存在するように形成する工程を含み、
前記複数の上部電極を形成する工程は、前記容量絶縁膜の上に前記導電膜を堆積した後に、ＣＭＰ又はエッチバックにより、前記導電膜における前記電極分離絶縁膜の上面に存在している部分を除去することにより、前記電極分離絶縁膜によって電気的に分離された前記複数の上部電極を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記電極分離絶縁膜を形成する工程は、前記電極分離絶縁膜を、その上面の幅が下面の幅よりも大きい逆テーパー形状に形成する工程を含み、
前記複数の上部電極を形成する工程は、前記複数の上部電極を、前記電極分離絶縁膜の側面の上方において電気的に分離されるように形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記電極分離絶縁膜を形成する工程は、前記複数の下部電極同士の間に、前記第１の絶縁材よりなる下部と第２の絶縁材よりなる上部とからなる絶縁構造体を形成した後に、前記絶縁構造体に対して、前記下部に対するエッチングレートが前記上部に対するエッチングレートよりも大きい条件でエッチングすることにより、前記上部の幅が前記下部の幅よりも大きい形状を有する前記電極分離絶縁膜を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】
互いに隣り合う複数の下部電極を形成する工程と、
前記複数の下部電極を覆うように容量絶縁膜を形成する工程と、
前記容量絶縁膜の上であって且つ前記複数の下部電極同士の間に、上面が前記複数の下部電極の下面よりも高い位置に存在する電極分離絶縁膜を形成する工程と、
前記容量絶縁膜の上に、互いに隣り合うと共に前記電極分離絶縁膜によって電気的に分離された複数の上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
前記複数の上部電極を形成する工程は、前記容量絶縁膜及び前記電極分離絶縁膜の上に導電膜を堆積した後に、前記導電膜における前記電極分離絶縁膜の上面の上に存在している部分をエッチングによって除去することにより、前記電極分離絶縁膜によって電気的に分離された前記複数の上部電極を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記電極分離絶縁膜を形成する工程は、前記電極分離絶縁膜を、その上面が前記複数の上部電極の上面よりも高い位置に存在するように形成する工程を含み、
前記複数の上部電極を形成する工程は、前記容量絶縁膜及び前記電極分離絶縁膜の上に前記導電膜を堆積した後に、ＣＭＰ又はエッチバックにより、前記導電膜における前記電極分離絶縁膜の上面の存在している部分を除去することにより、前記電極分離絶縁膜によって電気的に分離された前記複数の上部電極を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記電極分離絶縁膜を形成する工程は、前記電極分離絶縁膜を、その上面の幅が下面の幅よりも大きい逆テーパー形状に形成する工程を含み、
前記複数の上部電極を形成する工程は、前記複数の上部電極を、前記電極分離絶縁膜の側面において電気的に分離されるように形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記電極分離絶縁膜を形成する工程は、前記容量絶縁膜の上であって且つ前記複数の下部電極同士の間に、前記第１の絶縁材よりなる下部と第２の絶縁材よりなる上部とからなる絶縁構造体を形成した後に、該絶縁構造体に対して、前記下部に対するエッチングレートが前記上部に対するエッチングレートよりも大きい条件でエッチングすることにより、前記上部の幅が前記下部の幅よりも大きい形状を有する前記電極分離絶縁膜を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１７】
前記第１の絶縁材は酸化シリコンを主成分とし、
前記第２の絶縁材は窒化シリコンを主成分とすることを特徴とする請求項１１又は１６に記載の半導体装置の製造方法。
【請求項１８】
前記下部電極、前記容量絶縁膜及び前記上部電極からなる容量素子は、円柱形状又は円筒形状であることを特徴とする請求項７〜１７のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記上部電極は、白金、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、タンタル、及び窒化タンタルのうちの少なくともいずれか１つを含んでいることを特徴とする請求項７〜１８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記電極分離絶縁膜は、酸化シリコン又は窒化シリコンを主成分とすることを特徴とする請求項７〜１９のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子に関し、特に、容量絶縁膜として強誘電体膜又は高誘電体膜を用いると共に、電極材料としてエッチングされにくい高融点金属材料を用いる容量素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体膜又は高誘電体膜は、ヒステリシス特性による残留分極又は高い比誘電率を有するので、不揮発性メモリ装置又はＤＲＡＭ装置の分野において、容量絶縁膜として酸化シリコン又は窒化シリコンを用いた容量素子を有する半導体装置と置き換わる可能性がある。
【０００３】
強誘電体膜又は高誘電体膜を用いた容量絶縁膜を形成する際、５００℃〜８００℃程度の高温であって且つ酸素雰囲気下で、容量絶縁膜を結晶化する必要があるので、電極材料として耐酸化性の強い高融点金属又はその酸化物が用いられるのが一般的である。
【０００４】
また、容量絶縁膜として強誘電体膜又は高誘電体膜を用いた容量素子を微細化することによってメモリセルの面積を縮小するという目的で、様々な立体形状を有する容量素子が提案されている（例えば、特許文献１〜３参照）。強誘電体膜又は高誘電体膜は、その特性を確保するために、膜厚が通常５０〜１００ｎｍ程度であって、従来の酸化シリコン膜又は窒化シリコン膜等を用いた容量絶縁膜の膜厚に比べて厚い。このため、容量素子の微細化が進むにしたがって、立体形状としてコンケイブ型の容量素子が提案されている（例えば、特許文献１及び特許文献２参照）。
【０００５】
従来のコンケイブ型の容量素子の構造として、特許文献１に示されたコンケイブ型の容量素子を例にして説明すると、図１４に示すように、シリコン基板１００上の第１の層間絶縁膜１０１にはコンタクトプラグ１０２が形成されている。コンタクトプラグ１０２の上には拡散防止膜１０３及び酸素バリア膜１０４が形成されており、第１の層間絶縁膜１０２の上には拡散防止膜１０３及び酸素バリア膜１０４の周囲を埋め込むと共に凹部１０５ａを有する第２の層間絶縁膜１０５が形成されている。そして、第２の層間絶縁膜１０５の凹部１０５ａには下部電極１０６、容量絶縁膜１０７及び上部電極１０８が順に積層されている。（例えば、特許文献１参照）。
【０００６】
ところが、従来のコンケイブ型の容量素子においては、第２の層間絶縁膜１０５の凹部１０５ａに容量素子を形成する場合、凹部１０５ａに容量絶縁膜１０７を形成した段階で、凹部１０５ａの内部が埋まってしまい、容量絶縁膜１０７の上に形成される上部電極の面積が小さくなるので、必要な電荷量を確保することが困難である。
【０００７】
そこで、容量素子の微細化を実現すると共に必要な電荷量を確保するために、立体形状として円柱型又は円筒型の容量素子が提案されている（例えば、特許文献１及び３参照）
以下に、第１〜第３の従来例に係る円柱型又は円筒型の容量素子の構造について簡単に説明する。
【０００８】
例えば、第１の従来例として、図１５に示すように、シリコン基板２００上の第１の層間絶縁膜２０１にはコンタクトプラグ２０２が形成されている。コンタクトプラグ２０２の上には拡散防止膜２０３及び酸素バリア膜２０４が形成されており、第１の層間絶縁膜２０２の上には拡散防止膜２０３及び酸素バリア膜２０４の周囲を埋め込むと共に凹部２０５ａを有する第２の層間絶縁膜２０５が形成されている。そして、第２の層間絶縁膜２０５の凹部２０５ａの内部及び第２の層間絶縁膜２０５の上には下部電極２０６が形成され、該下部電極２０６の表面に沿うように容量絶縁膜２０７及び下部電極２０８が順に形成されている（特許文献１参照）。
【０００９】
また、第２の従来例として、図１６(a) に示すように、シリコン基板３００上に順に形成された層間絶縁膜３０１及び下地バリアメタル膜３０２には、プラグ３０３及び埋め込みバリアメタル膜３０４が形成されている。下地バリアメタル膜３０２及び埋め込みバリアメタル膜３０４の上には、下部電極３０５が形成されており、該下部電極３０５の表面に沿うように容量絶縁膜３０６及び上部電極３０８が下から順に形成されている（特許文献３参照）。
【００１０】
また、第３の従来例として、図１６(b) に示すように、シリコン基板４００上に順に形成された層間絶縁膜４０１及び下地バリアメタル膜４０２には、プラグ４０３及び埋め込みバリアメタル膜４０４が形成されている。下地バリアメタル膜４０２及び埋め込みバリアメタル膜４０２の上には、第１の凹部４０５ａを有する下部電極４０５が形成され、該下部電極４０５の表面に沿うように第２の凹部４０６ａを有する容量絶縁膜４０６が形成され、該容量絶縁膜４０６の表面に沿うように上部電極４０７が形成されている（特許文献３参照）。
【特許文献１】米国特許６２３９４６１号公報（column 4 line 44- column 6 line 25 fig 4-5）
【特許文献２】特開２００２−１６４５１４号公報（第４頁、図２）
【特許文献３】特開２００１−３０８２８８号公報（第５−７頁、図１−２）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述の第１〜第３の従来例に示したような円柱型又は円筒型の容量素子が複数形成されている場合に、互いに隣り合う容量素子同士の間を電気的に分離する目的で、上部電極を分離する際には、下部電極の底面付近の高さにおいて上部電極を分離することになる。しかしながら、従来、フォトレジストパターンを用いたパターニングによって上部電極を分離する場合、下部電極の底面付近まで到達する微細なフォトレジストパターンを形成することが困難であったので、下部電極の底面付近の高さにおいて分離される微細な上部電極を加工することができなかった。また、微細なフォトレジストパターンを形成するためにフォトレジストパターンの膜厚を薄膜化すると、エッチングレートが低い高融点金属材料をエッチングする際に、レジスト選択比を十分に確保することができないという弊害があった。
【００１２】
前記に鑑み、本発明の目的は、上部電極の微細加工を実現することである。
【課題を解決するための手段】
【００１３】
前記の課題を解決するために、本発明に係る半導体装置は、それぞれが、下部電極、下部電極上に該下部電極表面に沿って形成された容量絶縁膜、及び容量絶縁膜上に該容量絶縁膜表面に沿って形成された上部電極を有し、互いに隣り合う複数の容量素子と、複数の容量素子同士の間に形成され、複数の容量素子の各上部電極同士を電気的に分離する電極分離絶縁膜とを備えていることを特徴とする。
【００１４】
本発明に係る半導体装置によると、複数の容量素子同士の間に、各上部電極同士を電気的に分離する電極分離絶縁膜が形成されており、該電極分離絶縁膜の上面は下部電極の底面よりも高い位置に存在するので、上部電極の微細加工が容易になる。また、上部電極の材料として白金、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、タンタル、又は窒化タンタルを用い、電極分離絶縁膜の材料として酸化シリコン、又は窒化シリコンを用いると、上部電極の材料よりも電極分離絶縁膜の材料の方がエッチングを行なう場合のレジスト選択比を容易に確保することができる。さらに、エッチングを行なう場合に発生するテーパー量が低減されるので、上部電極に対する加工精度が向上する。
【００１５】
本発明に係る半導体装置において、複数の容量素子の各上部電極同士は、電極分離絶縁膜の上面の上において電気的に分離されていることが好ましい。
【００１６】
このように、各上部電極同士は、電極分離絶縁膜の上面の上において電気的に分離されているので、上部電極の加工に用いるレジストパターンのパターン形成が容易になると共にレジストパターンを用いたエッチングが容易になる。
【００１７】
本発明に係る半導体装置において、複数の容量素子の各上部電極同士は、上面の幅が下面の幅よりも大きい電極分離絶縁膜の側面において電気的に分離されていることが好ましい。
【００１８】
このように、上面の幅が下面の幅よりも大きい電極分離絶縁膜の側面において各上部電極同士は分離されているので、白金、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、タンタル、又は窒化タンタル等の高融点金属に対してエッチングすることによって各上部電極同士を分離するする場合に比べて、上部電極の微細加工が容易になる。
【００１９】
本発明に係る半導体装置において、容量素子は、円柱形状又は円筒形状であることが好ましい。
【００２０】
このようにすると、エッチング面が下部電極の底面付近に存在することを起因とするレジストパターンのパターン形成の困難度及びエッチングの困難度が低減されるので、上部電極の微細加工がより容易になる。
【００２１】
本発明に係る半導体装置において、上部電極は、白金、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、タンタル及び窒化タンタルのうちの少なくとも１つを含んでいることが好ましい。
【００２２】
このようにすると、レジストに対するエッチング選択比が小さいという課題が解決できるので、上部電極の微細加工をより容易に行なうことができる。
【００２３】
本発明に係る半導体装置において、電極分離絶縁膜は、酸化シリコン又は窒化シリコンを主成分とすることが好ましい。
【００２４】
このようにすると、レジストに対するエッチング選択比を十分に確保できるので、上部電極の微細加工をより容易に行なうことができる。
【００２５】
前記の課題を解決するために、本発明に係る第１の半導体装置の製造方法は、互いに隣り合う複数の下部電極を形成する工程と、複数の下部電極同士の間に、上面が複数の下部電極の下面よりも高い位置に存在する電極分離絶縁膜を形成する工程と、複数の下部電極及び電極分離絶縁膜を覆う容量絶縁膜を形成する工程と、容量絶縁膜の上に、互いに隣り合うと共に電極分離絶縁膜によって電気的に分離された複数の上部電極を形成する工程とを備えることを特徴とする。
【００２６】
本発明に係る第１の半導体装置の製造方法によると、複数の容量素子同士の間に、各上部電極同士を電気的に分離する電極分離絶縁膜を形成するため、該電極分離絶縁膜の上面は下部電極の底面よりも高い位置に存在するので、上部電極の微細加工が容易になる。
【００２７】
本発明に係る第１の半導体装置の製造方法において、複数の上部電極を形成する工程は、容量絶縁膜の上に導電膜を堆積した後に、導電膜における電極分離絶縁膜の上面の上に存在している部分をエッチングによって除去することにより、電極分離絶縁膜によって電気的に分離された複数の上部電極を形成する工程を含むことが好ましい。
【００２８】
このように、電極分離絶縁膜の上面の上において各上部電極同士を電気的に分離するので、上部電極の加工に用いるレジストパターンのパターン形成が容易になると共にレジストパターンを用いたエッチングが容易になる。したがって、上部電極の微細加工を容易に実現することができる。
【００２９】
本発明に係る第１の半導体装置の製造方法において、電極分離絶縁膜を形成する工程は、電極分離絶縁膜を、その上面が複数の上部電極の上面よりも高い位置に存在するように形成する工程を含み、複数の上部電極を形成する工程は、容量絶縁膜の上に導電膜を堆積した後に、ＣＭＰ又はエッチバックにより、導電膜における電極分離絶縁膜の上面に存在している部分を除去することにより、電極分離絶縁膜によって電気的に分離された複数の上部電極を形成する工程を含むことが好ましい。
【００３０】
このように、電極分離絶縁膜の上面が複数の上部電極の上面よりも高い位置に存在するように形成することにより、ＣＭＰ又はエッチバックを用いて、電極分離絶縁膜の上面の上において各上部電極同士を電気的に分離するように、各上部電極を加工できるので、レジスト選択比が小さいという課題を解決することができる。
【００３１】
本発明に係る第１の半導体装置の製造方法において、電極分離絶縁膜を形成する工程は、電極分離絶縁膜を、その上面の幅が下面の幅よりも大きい逆テーパー形状に形成する工程を含み、複数の上部電極を形成する工程は、複数の上部電極を、電極分離絶縁膜の側面の上方において電気的に分離されるように形成する工程を含むことが好ましい。
【００３２】
このように、上面の幅が下面の幅よりも大きい逆テーパー形状を有する電極分離絶縁膜を形成するので、スパッタ等により上部電極を構成する導電膜を堆積すると、電極分離絶縁膜の側面の上方において導電膜が堆積されない場所が生じる。このため、各上部電極同士は電極分離絶縁膜の側面において分離されるので、上部電極を構成する導電膜に対する加工を施すことなく、微細な上部電極を形成することができる。
【００３３】
本発明に係る第１の半導体装置の製造方法において、電極分離絶縁膜を形成する工程は、複数の下部電極同士の間に、第１の絶縁材よりなる下部と第２の絶縁材よりなる上部とからなる絶縁構造体を形成した後に、絶縁構造体に対して、下部に対するエッチングレートが上部に対するエッチングレートよりも大きい条件でエッチングすることにより、上部の幅が下部の幅よりも大きい形状を有する電極分離絶縁膜を形成する工程を含むことが好ましい。
【００３４】
このように、エッチングレートの違いを利用して上部の幅が下部の幅よりも大きい形状を有する電極分離絶縁膜を形成するので、スパッタ等により上部電極を構成する導電膜を堆積すると、電極分離絶縁膜の下部の上方において導電膜が堆積されない場所が生じる。このため、各上部電極同士は電極分離絶縁膜の下部において分離されるので、上部電極を構成する導電膜に対する加工を施すことなく、微細な上部電極を形成することができる。また、エッチングレートの違いを利用しているので、電極分離絶縁膜の幅の調整に対して高い制御性を得ることができる。
【００３５】
本発明に係る第２の半導体装置の製造方法は、互いに隣り合う複数の下部電極を形成する工程と、複数の下部電極を覆うように容量絶縁膜を形成する工程と、容量絶縁膜の上であって且つ複数の下部電極同士の間に、上面が複数の下部電極の下面よりも高い位置に存在する電極分離絶縁膜を形成する工程と、容量絶縁膜の上に、互いに隣り合うと共に電極分離絶縁膜によって電気的に分離された複数の上部電極を形成する工程とを備えることを特徴とする。
【００３６】
本発明に係る第２の半導体装置の製造方法によると、複数の容量素子同士の間に、各上部電極同士を電気的に分離する電極分離絶縁膜を形成するため、該電極分離絶縁膜の上面は下部電極の底面よりも高い位置に存在するので、上部電極の微細加工が容易になる。
【００３７】
本発明に係る第２の半導体装置の製造方法において、複数の上部電極を形成する工程は、容量絶縁膜及び電極分離絶縁膜の上に導電膜を堆積した後に、導電膜における電極分離絶縁膜の上面の上に存在している部分をエッチングによって除去することにより、電極分離絶縁膜によって電気的に分離された複数の上部電極を形成する工程を含むことが好ましい。
【００３８】
このように、電極分離絶縁膜の上面の上において各上部電極同士を電気的に分離するので、上部電極の加工に用いるレジストパターンのパターン形成が容易になると共にレジストパターンを用いたエッチングが容易になる。したがって、上部電極の微細加工を容易に実現することができる。
【００３９】
本発明に係る第２の半導体装置の製造方法において、電極分離絶縁膜を形成する工程は、電極分離絶縁膜を、その上面が複数の上部電極の上面よりも高い位置に存在するように形成する工程を含み、複数の上部電極を形成する工程は、容量絶縁膜及び電極分離絶縁膜の上に導電膜を堆積した後に、ＣＭＰ又はエッチバックにより、導電膜における電極分離絶縁膜の上面の存在している部分を除去することにより、電極分離絶縁膜によって電気的に分離された複数の上部電極を形成する工程を含むことが好ましい。
【００４０】
このように、電極分離絶縁膜の上面が複数の上部電極の上面よりも高い位置に存在するように形成することにより、ＣＭＰ又はエッチバックを用いて、電極分離絶縁膜の上面の上において各上部電極同士を電気的に分離するように、各上部電極を加工できるので、レジスト選択比が小さいという課題を解決することができる。
【００４１】
本発明に係る第２の半導体装置の製造方法において、電極分離絶縁膜を形成する工程は、電極分離絶縁膜を、その上面の幅が下面の幅よりも大きいテーパー形状に形成する工程を含み、複数の上部電極を形成する工程は、複数の上部電極を、電極分離絶縁膜の側面において電気的に分離されるように形成する工程を含むことが好ましい。
【００４２】
このように、上面の幅が下面の幅よりも大きい逆テーパー形状を有する電極分離絶縁膜を形成するので、スパッタ等により上部電極を構成する導電膜を堆積すると、電極分離絶縁膜の側面において導電膜が堆積されない場所が生じる。このため、各上部電極同士は電極分離絶縁膜の側面において分離されるので、上部電極を構成する導電膜に対する加工を施すことなく、微細な上部電極を形成することができる。
【００４３】
本発明に係る第２の半導体装置の製造方法において、電極分離絶縁膜を形成する工程は、容量絶縁膜の上であって且つ複数の下部電極同士の間に、第１の絶縁材よりなる下部と第２の絶縁材よりなる上部とからなる絶縁構造体を形成した後に、該絶縁構造体に対して、下部に対するエッチングレートが上部に対するエッチングレートよりも大きい条件でエッチングすることにより、上部の幅が下部の幅よりも大きい形状を有する電極分離絶縁膜を形成する工程を含むことが好ましい。
【００４４】
このように、エッチングレートの違いを利用して上部の幅が下部の幅よりも大きい形状を有する電極分離絶縁膜を形成するので、スパッタ等により上部電極を構成する導電膜を堆積すると、電極分離絶縁膜の下部には導電膜が堆積されない場所が生じる。このため、各上部電極同士は電極分離絶縁膜の下部において分離されるので、上部電極を構成する導電膜に対する加工を施すことなく、微細な上部電極を形成することができる。また、エッチングレートの違いを利用しているので、電極分離絶縁膜の幅の調整に対して高い制御性を得ることができる。
【００４５】
本発明に係る半導体装置の製造方法において、第１の絶縁膜は酸化シリコンを主成分とし、第２の絶縁膜は窒化シリコンを主成分とすることが好ましい。
【００４６】
このようにすると、レジストに対するエッチング選択比を十分に確保できるので、上部電極の微細加工をより容易に行なうことができる。
【００４７】
本発明に係る半導体装置の製造方法において、下部電極、容量絶縁膜及び上部電極からなる容量素子が円柱形状又は円筒形状であれば、上部電極の微細加工をより容易に実現することができる。
【００４８】
本発明に係る半導体装置の製造方法において、上部電極は、白金、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、タンタル、及び窒化タンタルのうちの少なくともいずれか１つを含んでいることが好ましい。
【００４９】
このようにすると、レジストに対するエッチング選択比が小さいという課題が解決できるので、上部電極の微細加工をより容易に行なうことができる。
【００５０】
本発明に係る半導体装置の製造方法において、電極分離絶縁膜は、酸化シリコン又は窒化シリコンを主成分とすることが好ましい。
【００５１】
このようにすると、レジストに対するエッチング選択比を十分に確保できるので、上部電極の微細加工をより容易に行なうことができる。
【発明の効果】
【００５２】
本発明に係る半導体装置及び半導体装置の製造方法によると、複数の容量素子同士の間に、各上部電極同士を電気的に分離する電極分離絶縁膜を形成するので、該電極分離絶縁膜の上面は下部電極の底面よりも高い位置に存在する。このため、リソグラフィ時のフォーカスマージン又はエッチング選択比等に関する課題が解決され、上部電極の微細加工が容易になる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００５４】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の構造について、図１を参照しながら説明する。
【００５５】
図１に示すように、例えばシリコン（Ｓｉ）よりなる半導体基板１０におけるシャロウトレンチ分離膜（以下、ＳＴＩ膜という）１１により区画された素子形成領域には、ＭＯＳトランジスタ１２が形成されている。
【００５６】
ＭＯＳトランジスタ１２を含む半導体基板１０及びＳＴＩ膜１１の上には、ＭＯＳトランジスタ１２を覆うように、膜厚が約４００ｎｍである酸化シリコン（ＳｉＯ2 ）よりなる第１の層間絶縁膜１３が形成されている。
【００５７】
第１の層間絶縁膜１３には、下端がＭＯＳトランジスタ１２の拡散領域１２ａと接続するように、厚さが約１０ｎｍであるチタンと厚さが約２０ｎｍである窒化チタン（ＴｉＮ）とが積層されてなるバリア層（図示せず）を下部に設けたタングステン（Ｗ）よりなる第１の導電性プラグ１４が形成されている。
【００５８】
第１の層間絶縁膜１３の上には、底部が第１の導電性プラグ１４の上端と電気的に接続するように、膜厚が約１００ｎｍのタングステン（Ｗ）よりなるビット線１５が形成されている。
【００５９】
第１の層間絶縁膜１３の上には、ビット線１５を覆うように、ビット線１５上の膜厚が約２００ｎｍである酸化シリコン（ＳｉＯ2 ）よりなる第２の層間絶縁膜１６が形成されている。
【００６０】
第１の層間絶縁膜１３及び第２の層間絶縁膜１６には、下端がＭＯＳトランジスタ１２の拡散領域１２ａと接続するように、厚さが約１０ｎｍであるチタンと厚さが約２０ｎｍでる窒化チタン（ＴｉＮ）とが積層されてなるバリア層（図示せず）を下部に設けたタングステン（Ｗ）よりなる導電性プラグ１７が形成されている。
【００６１】
第２の層間絶縁膜１６の上には、底部が第１の導電性プラグ１７の上端と電気的に接続すると共に第１の導電性プラグ１７を覆うように、導電性の酸素バリア膜１８が形成されている。
【００６２】
酸素バリア膜１８は、厚さが約５０ｎｍである窒化チタンアルミニウム（ＴｉＡｌＮ）と、厚さが約５０ｎｍであるイリジウム（Ｉｒ）と、厚さが約５０ｎｍである酸化イリジウム（ＩｒＯ2 ）と、厚さが約５０ｎｍである白金（Ｐｔ）とが下から順に積層された構造を有している。
【００６３】
第２の層間絶縁膜１６の上には、酸素バリア膜１８の側面を埋め込むように、膜厚が約２００ｎｍである酸化シリコン（ＳｉＯ2 ）よりなる第３の層間絶縁膜１９が形成されている。
【００６４】
酸素バリア膜１８の上には、高さが約１０００ｎｍである白金（Ｐｔ）よりなる下部電極２０が形成されている。
【００６５】
隣り合う下部電極２０同士の間であって、第３の層間絶縁膜１９の上には、高さが約７００ｎｍである酸化シリコン（ＳｉＯ2 ）よりなる電極分離絶縁膜２１が形成されている。
【００６６】
第３の層間絶縁膜１９、下部電極２０及び電極分離絶縁膜２１の上には、下部電極２０及び電極分離絶縁膜２１に沿うように、厚さが５０ｎｍであると共に、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸化物である強誘電体膜よりなる容量絶縁膜２２が形成されている。
【００６７】
容量絶縁膜２２の上には、該容量絶縁膜２２に沿うように、厚さが約５０ｎｍである白金（Ｐｔ）よりなる上部電極２３が形成されており、これにより、下部電極２０、容量絶縁膜２２及び上部電極２３よりなる容量素子２４が形成されている。また、上部電極２３は、電極分離絶縁膜２１の上部であって且つ容量絶縁膜２２の上部には形成されておらず、このように、上部電極２３同士を電気的に分離して、隣り合う容量素子２４同士は電気的に切断されている。
【００６８】
容量絶縁膜２２及び上部電極２３の上には、電極間分離膜２１及び容量素子２４を覆うように、上部電極２３における最上面の上の膜厚が約３００ｎｍである酸化シリコン（ＳｉＯ2 ）よりなる第４の層間絶縁膜２５が形成されている。
【００６９】
以上のように、本発明の第１の実施形態に係る半導体装置によると、上部電極２３同士は電極分離絶縁膜２１の上方において上部電極２３同士は電気的に分離している。これにより、電極分離絶縁膜２１の上方で分離された上部電極２２を形成する際、フォトレジストパターンを用いたパターニング時の焦点深度が小さくなるので、微細なパターンを有する上部電極２３を容易に形成できる。
【００７０】
尚、下部電極２０、容量絶縁膜２２及び上部電極２３から構成される容量素子２４は、円柱型に代えて、円筒型等の形状であってもよい。このような形状であれば、上部電極の微細加工をより容易に実現することができる。
【００７１】
また、上部電極２３の材料は、白金に代えて、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯx ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯx ）、タンタル（Ｔａ）、又は窒化タンタル（ＴａＮ）等の耐酸化性を有する高融点金属であればよい。このようにすると、フォトレジストに対するエッチング選択比が小さいという課題が解決できるので、上部電極２３の微細加工をより容易に行なうことができる。
【００７２】
また、電極分離絶縁膜２１の材料は、酸化シリコンに代えて、窒化シリコン（ＳｉＮ）等の絶縁性を有する材料であってもよい。このようにすると、フォトレジストに対するエッチング選択比を十分に確保できるので、上部電極２３の微細加工をより容易に行なうことができる。
【００７３】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a) 〜(d) 、図３(a) 〜(c) 及び図４(a) 〜(c) を参照しながら説明する。
【００７４】
尚、図２(a) 〜(d) 、図３(a) 〜(c) 及び図４(a) 〜(c) においては、図１に示す構成部材と同一の構成部材には同一の符号を付している。
【００７５】
まず、図２(a) に示すように、半導体基板１０の主面の上に、ＳＴＩ膜１１を選択的に形成することにより、半導体基板１０の主面を複数の素子形成領域に区画した後、該素子形成領域にＭＯＳトランジスタ１２を形成する。次に、化学的気相堆積（ＣＶＤ）法により、半導体基板１０の上の全面に亘って、ＭＯＳトランジスタ１２を覆うように、膜厚が約８００ｎｍである酸化シリコンよりなる第１の層間絶縁膜１３を堆積する。
【００７６】
次に、化学機械的研磨（ＣＭＰ）法により、第１の層間絶縁膜１３の上面を平坦化することにより、第１の層間絶縁膜１３の膜厚を４００ｎｍ程度にする。次に、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１３内に、ＭＯＳトランジスタ１２の拡散領域１２ａの上面を露出させるように、第１のコンタクトホールを選択的に形成する。
【００７７】
次に、スパッタ法又はＣＶＤ法により、第１のコンタクトホールを含む第１の層間絶縁膜１３の上に、厚さが約１０ｎｍであるチタン及び厚さが約２０ｎｍである窒化チタンを順に堆積してバリア層（図示せず）を形成した後、ＣＶＤ法により、バリア層の上に、第１のコンタクトホールを充填するように、厚さが約２００ｎｍであるタングステンよりなる金属膜を堆積する。次に、ＣＭＰ法を用いて、第１の層間絶縁膜１３の上に存在しているバリア層及び金属膜を除去することにより、第１のコンタクトホール内にバリア層及び金属膜よりなる第１の導電性プラグ１４を形成する。
【００７８】
次に、図２(b) に示すように、スパッタ法により、第１の層間絶縁膜１３及び第１の導電性プラグ１４の上に、厚さが約１００ｎｍであるタングステンよりなる金属膜を堆積した後、リソグラフィ法及びドライエッチング法により、底部が第１の導電性プラグ１４の上端と接続するように、ビット線１５を形成する。次に、ＣＶＤ法により、第１の層間絶縁膜１３の上に、ビット線１５を覆うように、膜厚が約４００ｎｍである酸化シリコンよりなる第２の層間絶縁膜１６を堆積した後、ＣＭＰ法により、第２の層間絶縁膜１６の上面を平坦化することにより、ビット線１５上における第２の層間絶縁膜１６の膜厚を２００ｎｍ程度とする。
【００７９】
次に、図２(c) に示すように、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１３及び第２の層間絶縁膜１６内に、ＭＯＳトランジスタ１２の拡散領域１２ａの上面を露出させるように、第２のコンタクトホールを選択的に形成する。次に、スパッタ法又はＣＶＤ法により、第２のコンタクトホールを含む第２の層間絶縁膜１６の上に、厚さが約１０ｎｍであるチタン及び厚さが約２０ｎｍである窒化チタンを順に堆積してバリア層（図示せず）を形成した後、ＣＶＤ法により、バリア層の上に、第２のコンタクトホールを充填するように、厚さが約２００ｎｍであるタングステンよりなる金属膜を堆積する。次に、ＣＭＰ法を用いて、第２の層間絶縁膜１６の上に存在しているバリア層及び金属膜を除去することにより、第２のコンタクトホール内にバリア層及び金属膜よりなる第２の導電性プラグ１７を形成する。
【００８０】
次に、図２(d) に示すように、スパッタ法により、第２の層間絶縁膜１６及び第２の導電性プラグ１７の上に、厚さが約５０ｎｍである窒化チタンアルミニウム、厚さが約５０ｎｍであるイリジウム及び厚さが約５０ｎｍである酸化イリジウムを順次堆積して、酸素バリア形成膜を形成する。次に、リソグラフィ法及びドライエッチング法により、酸素バリア形成膜をパターニングして、底部が第２の導電性プラグ１７の上端と接続する酸素バリア膜１８を形成する。次に、ＣＶＤ法により、第２の層間絶縁膜１６の上の全面に亘って、酸素バリア膜１８を覆うように、膜厚が約５００ｎｍである酸化シリコンよりなる第３の層間絶縁膜１９を堆積した後、ＣＭＰ法により、酸素バリア膜１８の上面が露出するように、第３の層間絶縁膜１９の上面を平坦化する。
【００８１】
次に、図３(a) に示すように、スパッタ法により、酸素バリア膜１８及び第３の層間絶縁膜１９の上に、膜厚が約１０００ｎｍである白金よりなる下部電極形成膜を堆積する。次に、リソグラフィ法及びドライエッチング法により、下部電極形成膜をパターニングして、下面が酸素バリア１８の上面と接続する下部電極２０を形成する。
【００８２】
次に、図３(b) に示すように、ＨＤＰ（High Density Plasma）を用いたＣＶＤ法により、第３の層間絶縁膜１９の上に、下部電極２０を覆うように、第３の層間絶縁膜１９の上における膜厚が７００ｎｍ程度となる酸化シリコンよりなる電極分離絶縁膜形成膜２１ａを堆積した後、リソグラフィ法により、電極分離絶縁膜形成膜２１ａの上であって且つ隣り合う下部電極２０同士の間の上方に、厚さが約６００ｎｍである第１のレジストパターン２６を形成する。
【００８３】
次に、図３(c) に示すように、ドライエッチング法により、電極分離絶縁膜形成膜２１ａに対して、第１のレジストパターン２６をマスクにパターニングを行なって電極分離絶縁膜２１を形成した後、電極分離絶縁膜２１の上に残存しているレジストを除去する。
【００８４】
次に、図４(a) に示すように、ＣＶＤ法により、第３の層間絶縁膜１９、下部電極２０、及び電極分離絶縁膜２１の上に、下部電極２０及び電極分離絶縁膜２１に沿うように、膜厚が約５０ｎｍであると共に、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体よりなる容量絶縁膜２２を堆積する。次に、スパッタ法又はＣＶＤ法により、容量絶縁膜２２の上に、膜厚が約５０ｎｍである白金よりなる上部電極形成膜２３ａを堆積する。
【００８５】
次に、図４(b) に示すように、リソグラフィ法により、底部に電極分離絶縁膜２１の上に形成されている下部電極形成膜２３ａを露出させる開口部２７ａを有する第２のレジストパターン２７を形成する。
【００８６】
次に、図４(c) に示すように、ドライエッチング法により、上部電極形成膜２３ａに対して、第２のレジストパターン２７をマスクにパターニングを行なうことにより、電極分離絶縁膜２１上に形成されている上部電極形成膜２３ａを除去して容量絶縁膜２２を露出させると共に、電極分離絶縁膜２１の上面の上方において電気的に分離される上部電極２３を形成する。次に、第２のレジストパターン２７を除去した後、ＣＶＤ法により、上部電極２３及び露出している容量絶縁膜２２の上に全面に亘って、膜厚が約１５００ｎｍである酸化シリコンよりなる第４の層間絶縁膜２５を堆積し、さらに、ＣＭＰ法により、上部電極２３における最上面の上の膜厚が約３００ｎｍとなるように、第４の層間絶縁膜２５の上面を平坦化する。
【００８７】
次に、図示はしていないが、半導体基板１０の上に所定の配線等を形成した後、保護絶縁膜を成膜する。
【００８８】
以上のように、本発明の第１の実施形態に係る半導体装置の製造方法によると、電極分離絶縁膜２１の上方において各上部電極２３同士が電気的に分離されるように、各上部電極２３を形成する。このため、各上部電極２３を形成する際、フォトレジストパターンを用いたパターニング時の焦点深度が小さくなるので、微細なパターンを有する上部電極２３を容易に形成することができる。
【００８９】
（第１の実施形態における第１の変形例）
以下に、第１の実施形態の第１の変形例に係る半導体装置の製造方法について、図５を参照しながら説明する。
【００９０】
尚、図５においては、図１に示した構成部材と同一の構成部材には同一の符号を付している。
【００９１】
前述に示した第１の実施形態に係る半導体装置の製造方法では、図３(a) 〜(c) 及び図４(a) 〜(c) に示したように、下部電極２０を形成した後に、第３の層間絶縁膜１９の上であって隣り合う下部電極２０同士の間に電極分離絶縁膜２１を形成し、その後に、容量絶縁膜２２、上部電極２３及び第４の層間絶縁膜２５を順に形成する場合について説明した。
【００９２】
第１の変形例に係る半導体装置の製造方法では、図５に示すように、下部電極２０の形成に続いて容量絶縁膜２２ａを形成した後に、容量絶縁膜２２ａの上であって隣り合う下部電極２０同士の間に電極分離絶縁膜２１ｂを形成し、その後に、上部電極２３ｂ及び第４の層間絶縁膜２５ａを形成する。
【００９３】
このようにすると、容量絶縁膜２２ａの形成の際には、電極分離絶縁膜２１ｂはまだ形成されていないので、例えば図１に示すような下部電極２０と電極分離絶縁膜２１との間の狭い領域に容量絶縁膜２２ａを成膜する必要がなくなるので、カバレッジに優れた容量絶縁膜２２ａを形成することができる。
【００９４】
（第１の実施形態における第２の変形例）
以下に、第１の実施形態の第２の変形例に係る半導体装置の製造方法について、図６(a) 〜図６(c) 及び図７(a) 〜図７(c) を参照しながら説明する。
【００９５】
尚、図６(a) 〜図６(c) 及び図７(a) 〜図７(c) においては、図１に示した構成部材と同一の構成部材には同一の符号を付している。
【００９６】
まず、第１の実施形態に係る半導体装置の製造方法おける図２(a) 〜図２(d) 、及び図３(a) を用いた説明と同様にして、下部電極２０を形成する工程までを行なう。
【００９７】
次に、図６(a) に示すように、ＣＶＤ法により、第３の層間絶縁膜１９の上に、下部電極２０を覆うように、厚さが１５００ｎｍである酸化シリコンよりなる電極分離絶縁膜形成膜３０を堆積した後、ＣＭＰ法により、下部電極２０における最上面の上の膜厚が約２００ｎｍとなるように電極分離絶縁膜３０を平坦化する。次に、リソグラフィ法により、電極分離絶縁膜形成膜３０の上であって且つ隣り合う下部電極２０同士の間の上方に、厚さが約６００ｎｍである第３のレジストパターン３１を形成する。
【００９８】
次に、図６(b) に示すように、ドライエッチング法により、電極分離絶縁膜形成膜３０に対して、第３のレジストパターン３１をマスクにパターニングを行なって電極分離絶縁膜３０ａを形成した後、電極分離絶縁膜３０ａの上に残存しているレジストを除去する。
【００９９】
次に、図６(c) に示すように、ＣＶＤ法により、第３の層間絶縁膜１９、下部電極２０、及び電極分離絶縁膜３０ａの上に、下部電極２０及び電極分離絶縁膜３０ａに沿うように、膜厚が約５０ｎｍであると共に、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体よりなる容量絶縁膜形成膜３２を堆積する。次に、スパッタ法又はＣＶＤ法により、容量絶縁膜形成膜３２の上に、膜厚が約５０ｎｍである白金よりなる上部電極形成膜３３を堆積する。
【０１００】
次に、図７(a) に示すように、上部電極形成膜３３の上に全面に亘って、厚さが５００ｎｍである酸化シリコンよりなる第４の層間絶縁膜３４を堆積した後、ＣＭＰ法により、上部電極２０の上方に形成されている上部電極形成膜３３における最上面の上の膜厚が約２００ｎｍとなるように第４の層間絶縁膜３４を平坦化するとともに、電極分離絶縁膜３０ａの上方に形成されている上部電極形成膜３３を研磨して、電極分離絶縁膜３３ａの上面の上において互いに電気的に分離された上部電極３３ａを形成する。また、この際、電極分離絶縁膜３０ａの上に形成されている容量絶縁膜３２も研磨されて容量絶縁膜３２ａが形成される。ここで、下部電極２０における最上面の上に形成されている上部電極３３ａの上面は、電極分離絶縁膜３０ａの最上面よりも低い位置に存在しているので、電極分離絶縁膜３０ａの上方に形成されている上部電極形成膜３３を研磨して除去した後においても、上部電極３３ａは研磨されることはない。
【０１０１】
次に、図７(b) に示すように、ＣＶＤ法により、第４の層間絶縁膜３４の上に、電極分離絶縁膜３０ａ、容量絶縁膜３２ａ、及び上部電極３３ａの露出部を含む全面に亘って、膜厚が約１００ｎｍである酸化シリコンよりなる第５の層間絶縁膜３５を堆積する。
【０１０２】
次に、図示はしていないが、半導体基板１０の上に所定の配線等を形成した後、保護絶縁膜を成膜する。
【０１０３】
以上のように、第１の実施形態の第２の変形例に係る半導体装置の製造方法によると、ＣＭＰによって、電極分離絶縁膜３０ａの上方において各上部電極３３ａ同士が電気的に分離されるように、上部電極形成膜３３及び容量絶縁膜形成膜３２を平坦化するので、レジストパターンを用いて上部電極３３ａを形成する必要がないので、上部電極３３ａの微細加工を容易に実現することができる。
【０１０４】
尚、第１の実施形態の第２の変形例に係る半導体装置の製造方法では、ＣＭＰ法により、電極分離絶縁膜３０ａの上方における上部電極形成膜３３を研磨及び除去して、電極分離絶縁膜３０ａの上方において互いに電気的に分離された上部電極３３ａを形成すると共に、容量絶縁膜形成膜３２ａも研磨及び除去して互いに分離した容量絶縁膜３２ａを形成したが、ＣＭＰ法による研磨の際に容量絶縁膜形成膜３２が分離しないように行なっても構わない。
【０１０５】
また、ＣＭＰ法を用いる代わりにエッチバック法を用いても構わない。
【０１０６】
（第１の実施形態における第３の変形例）
以下に、第１の実施形態の第３の変形例に係る半導体装置の製造方法について、図８を参照しながら説明する。
【０１０７】
尚、図８においては、図１に示した構成部材と同一の構成部材には同一の符号を付している。
【０１０８】
前述に示した第１の実施形態の第２の変形例に係る半導体装置の製造方法では、図６(a) 〜(c) 及び図７(a) 及び(b) に示したように、下部電極２０を形成した後に、第３の層間絶縁膜１９の上であって隣り合う下部電極２０同士の間に電極分離絶縁膜３０ａを形成し、その後に、容量絶縁膜３２ａ、上部電極３３ａ、第４の層間絶縁膜３４、及び第５の層間絶縁膜３５を順に形成する場合について説明した。
【０１０９】
第１の実施形態の第３の変形例に係る半導体装置の製造方法では、図８に示すように、下部電極２０を形成に続いて容量絶縁膜３２ｂを形成した後に、容量絶縁膜３２ｂの上であって隣り合う下部電極２０同士の間に電極分離絶縁膜３０ｂを形成し、その後に、上部電極３３ｂ、第４の層間絶縁膜３４ａ、及び第５の層間絶縁膜３５ａを形成する。
【０１１０】
このようにすると、容量絶縁膜３２ｂの形成の際には、電極分離絶縁膜３０ａはまだ形成されていないので、例えば図６(b) に示すような下部電極２０と電極分離絶縁膜３０ａとの間の狭い領域に容量絶縁膜３２ｂを成膜する必要がなくなるので、カバレッジに優れた容量絶縁膜３２ｂを形成することができる。
【０１１１】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の構造について、図９を参照しながら説明する。
【０１１２】
尚、図９においては、図１に示す構成部材と同一の構成部材には同一の符号を付しており、また、図１に示す構成部材と同一の符号を付している構成部材については第１の実施形態と同様であるのでその説明は繰り返さない。
【０１１３】
図９に示すように、隣り合う下部電極２０同士の間であって、第３の層間絶縁膜１９の上には、高さが約７００ｎｍであると共に上面の幅が下面の幅よりも大きい逆テーパー形状を有する酸化シリコン（ＳｉＯ2 ）よりなる電極分離絶縁膜４１が形成されている。
【０１１４】
第３の層間絶縁膜１９、下部電極２０及び電極分離絶縁膜４１の上には、下部電極２０及び電極分離絶縁膜４１に沿うように、厚さが約５０ｎｍであると共に、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸化物である強誘電体膜よりなる容量絶縁膜４２が形成されている。
【０１１５】
容量絶縁膜４２の上には、該容量絶縁膜４２に沿うように、厚さが約５０ｎｍである白金（Ｐｔ）よりなる上部電極４３が形成されているが、電極分離絶縁膜４１の底部付近の側面上に形成されている容量絶縁膜４２の上には上部電極４３は形成されていない。このように、各上部電極４３同士を電気的に分離して、隣り合う容量素子同士は電気的に切断されている。
【０１１６】
電極分離絶縁膜４１、容量絶縁膜４２、及び上部電極４３の上には、上部電極４３における最上面の上の膜厚が約３００ｎｍである酸化シリコン（ＳｉＯ2 ）よりなる第４の層間絶縁膜４４が形成されている。
【０１１７】
以上のように、本発明の第２の実施形態に係る半導体装置によると、電極分離絶縁膜４１が逆テーパー形状に形成されているので、通常のスパッタ法等を用いて形成される上部電極４３は、電極分離絶縁膜４１の底面付近の側面上に形成されている容量絶縁膜４２の上には形成されない。これにより、各上部電極４３同士を電気的に分離するための加工を施す必要がなくなるので、微細なパターンを有する上部電極４３を容易に形成することができる。
【０１１８】
尚、下部電極２０、容量絶縁膜４２、及び上部電極４３から構成される容量素子は、円柱型に代えて、円筒型等の形状であってもよい。このような形状であれば、上部電極４３の微細加工をより容易に実現することができる。
【０１１９】
また、上部電極４３の材料は、白金に代えて、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯｘ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯｘ）、タンタル（Ｔａ）、又は窒化タンタル（ＴａＮ）等の耐酸化性を有する高融点金属であってもよい。このようにすると、フォトレジストに対するエッチング選択比が小さいという課題が解決できるので、上部電極４３の微細加工をより容易に行なうことができる。
【０１２０】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図１０(a) 〜図１０(c) を参照しながら説明する。
【０１２１】
尚、図１０(a) 〜図１０(c) において、図９に示す構成部材と同一の構成部材には同一の符号を付している。
【０１２２】
まず、第１の実施形態に係る半導体装置の製造方法おける図２(a) 〜図２(d) 、及び図３(a) を用いた説明と同様にして、下部電極２０を形成する工程までを行なう。
【０１２３】
次に、図１０(a) に示すように、ＣＶＤ法により、第３の層間絶縁膜１９の上に、下部電極２０を覆うように、第３の層間絶縁膜１９の上における膜厚が７００ｎｍ程度となる酸化シリコンよりなる電極分離絶縁膜形成膜（図示せず）を堆積した後、リソグラフィ法及びドライエッチング法により、電極分離絶縁膜形成膜に対してパターニング及びレジスト除去を行なうことにより、第３の層間絶縁膜１９の上であって下部電極２０同士の間に電極分離絶縁膜４１を形成する。電極分離絶縁膜４１を形成する際のドライエッチングとして、反応性のドライエッチングを行なうことにより、電極分離絶縁膜４１は上面の幅が下面の幅よりも大きい逆テーパー形状を有する電極分離絶縁膜４１を形成することができる。
【０１２４】
次に、図１０(b) に示すように、ＣＶＤ法により、第３の層間絶縁膜１９、下部電極２０、及び電極分離絶縁膜４１の上に、下部電極２０及び電極分離絶縁膜４１に沿うように、膜厚が約５０ｎｍでると共に、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体膜よりなる容量絶縁膜４２を堆積する。次に、スパッタ法又はＣＶＤ法により、容量絶縁膜４２の上に、膜厚が約５０ｎｍの白金からなる上部電極４３を堆積する。このように上部電極４３を堆積すると、電極分離絶縁膜４１の底面付近の側面上に形成されている容量絶縁膜４２の上には上部電極４３は堆積されないので、容量上部電極４３はこの部分には形成されない。
【０１２５】
次に、図１０(c) に示すように、ＣＶＤ法により、上部電極４３の上に容量絶縁膜４２の露出部分を含む全面に亘って、膜厚が約１５００ｎｍである酸化シリコンよりなる第４の層間絶縁膜４４を堆積した後、ＣＭＰ法により、上部電極４３における最上面の上の膜厚が約３００ｎｍとなるように、第４の層間絶縁膜４４を平坦化する。
【０１２６】
次に、図示はしていないが、半導体基板１０上に所定の配線等を形成した後、保護絶縁膜を成膜する。
【０１２７】
以上のように、本発明の第２の実施形態に係る半導体装置の製造方法によると、逆テーパー形状を有する電極分離絶縁膜４１を形成するので、上部電極４３を通常のスパッタ法等を用いて形成すると、上部電極４３は電極分離絶縁膜４１の底面付近の側面に形成されている容量絶縁膜４２の上には形成されない。これにより、各上部電極４３同士を電気的に分離するための加工を施す必要がなくなるので、微細なパターンを有する上部電極４３を容易に形成することができる。
【０１２８】
尚、下部電極２０、容量絶縁膜４２、及び上部電極４３から構成される容量素子は、円柱型に代えて、円筒型等の形状であってもよい。このような形状であれば、上部電極４３の微細加工をより容易に実現することができる。
【０１２９】
また、上部電極４３の材料は、白金に代えて、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯｘ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯｘ）、タンタル（Ｔａ）、又は窒化タンタル（ＴａＮ）等の耐酸化性を有する高融点金属であってもよい。このようにすると、フォトレジストに対するエッチング選択比が小さいという課題が解決できるので、上部電極４３の微細加工をより容易に行なうことができる。
【０１３０】
（第２の実施形態における第１の変形例）
以下に、第２の実施形態の第１の変形例に係る半導体装置の製造方法について、図１１を参照しながら説明する。
【０１３１】
尚、図１１においては、図９に示した構成部材と同一の構成部材には同一の符号を付している。
【０１３２】
前述に示した第２の実施形態に係る半導体装置の製造方法では、図１０(a) 〜(c) に示したように、下部電極２０を形成した後に、第３の層間絶縁膜１９の上であって隣り合う下部電極２０同士の間に電極分離絶縁膜４１を形成し、その後に、容量絶縁膜４２、上部電極４３及び第４の層間絶縁膜４４を順に形成する場合について説明した。
【０１３３】
第１の変形例に係る半導体装置の製造方法では、図１１に示すように、下部電極２０の形成に続いて容量絶縁膜４２ａを形成した後に、容量絶縁膜４２ａの上であって隣り合う下部電極２０同士の間に電極分離絶縁膜４１ａを形成し、その後に、上部電極４３ａ及び第４の層間絶縁膜４４ａを形成する。
【０１３４】
このようにすると、容量絶縁膜４２ａの形成の際には、電極分離絶縁膜４１ａはまだ形成されていないので、例えば図１０(c) に示すような下部電極２０と電極分離絶縁膜４１との間の狭い領域に容量絶縁膜４２ａを成膜する必要がなくなるので、カバレッジに優れた容量絶縁膜４２ａを形成することができる。
【０１３５】
（第２の実施形態における第２の変形例）
以下に、第２の実施形態の第２の変形例に係る半導体装置の製造方法について、図１２(a) 〜(c) を参照しながら説明する。
【０１３６】
尚、図１２(a) 〜(c) においては、図９に示す構成部材と同一の構成部材には同一の符号を付している。
【０１３７】
まず、第１の実施形態に係る半導体装置の製造方法おける図２(a) 〜図２(d) 、及び図３(a) を用いた説明と同様にして、下部電極２０を形成する工程までを行なう。
【０１３８】
次に、図１２(a) に示すように、ＣＶＤ法により、第３の層間絶縁膜１９の上に、下部電極２０を覆うように、第１の絶縁材として膜厚が６００ｎｍ程度である酸化シリコンよりなる第１の電極分離絶縁膜形成膜を堆積する。次に、第１の電極分離絶縁膜形成膜の上に、第２の絶縁材として膜厚が約１００ｎｍである窒化シリコンよりなる第２の電極分離絶縁膜形成膜を堆積する。次に、リソグラフィ法及びドライエッチング法により、第１の電極分離絶縁膜形成膜及び第２の電極分離絶縁膜形成膜に対して、パターニング及びレジスト除去を行なうことにより、第３の層間絶縁膜１９の上であって隣り合う下部電極２０同士の間に、第１の絶縁材よりなる第１の電極分離絶縁膜５１と第２の絶縁材よりなる第２の電極分離絶縁膜５２とからなる絶縁構造体を形成する。
【０１３９】
次に、図１２(b) に示すように、基板全面に亘ってウェットエッチングを行なうことにより、エッチング後の第１の電極分離絶縁膜５１ａ及び第２の電極分離絶縁膜５１ｂよりなる電極分離絶縁膜を形成する。この際、第１の電極分離絶縁膜５１に対するエッチングレートが第２の電極分離絶縁膜５２に対するエッチングレートよりも大きい条件でウェットエッチングを行なうので、第１の電極分離絶縁膜５２ａの幅は第２の電極分離絶縁膜５１ａの幅よりも大きい形状を有している。
【０１４０】
次に、図１２(c) に示すように、ＣＶＤ法により、第３の層間絶縁膜１９、下部電極２０、第１の電極分離絶縁膜５１ａ、及び第２の電極分離絶縁膜５２ａの上に、膜厚が約５０ｎｍであると共に、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体膜よりなる容量絶縁膜５３を堆積する。次に、スパッタ法又はＣＶＤ法により、容量絶縁膜５３の上に、膜厚が約５０ｎｍである白金よりなる上部電極５４を堆積する。このように上部電極５４を堆積すると、第１の電極分離絶縁膜５１ａの側面上に形成されている容量絶縁膜５４の上には上部電極５３は堆積されないので、上部電極５４はこの部分には形成されない。次に、ＣＶＤ法により、上部電極５４の上に容量絶縁膜５３の露出部を含む全面に亘って、膜厚が約１５００ｎｍである酸化シリコンよりなる第４の層間絶縁膜５５を堆積する。次に、ＣＭＰ法により、上部電極５４における最上面の上の膜厚が約３００ｎｍとなるように、第４の層間絶縁膜５５を平坦化する。
【０１４１】
次に、図示はしていないが、半導体基板１０上に所定の配線等を形成した後、保護絶縁膜を成膜する。
【０１４２】
以上のように、第２の実施形態の第２の変形例に係る半導体装置の製造方法によると、エッチングレートの違いを利用して第２の電極分離絶縁膜５２ａの幅が第１の電極分離絶縁膜５１ａの幅よりも大きい形状を有する電極分離絶縁膜を形成するので、スパッタ法等により上部電極５４を堆積すると、上部電極５４は第２の電極分離絶縁膜５１ａの側面上の容量絶縁膜５３の上には形成されない。これにより、各上部電極５４同士を電気的に分離するための加工を施す必要がなくなるので、微細なパターンを有する上部電極５４を容易に形成することができる。また、エッチングレートの違いを利用しているので、電極分離絶縁膜の幅の調整に対して高い制御性を得ることができる。
【０１４３】
（第２の実施形態における第３の変形例）
以下に、第２の実施形態の第３の変形例に係る半導体装置の製造方法について、図１３を参照しながら説明する。
【０１４４】
尚、図１３においては、図１２(a) 〜(c) に示した構成部材と同一の構成部材には同一の符号を付している。
【０１４５】
前述に示した第２の実施形態の第２の変形例に係る半導体装置の製造方法では、図１２(a) 〜(c) に示したように、下部電極２０を形成した後に、第３の層間絶縁膜１９の上であって隣り合う下部電極２０同士の間に第１の電極分離絶縁膜５１ａ及び第２の電極分離絶縁膜５２ａよりなる電極分離絶縁膜を形成し、その後に、容量絶縁膜５３、上部電極５４及び第４の層間絶縁膜５５を順に形成する場合について説明した。
【０１４６】
第３の変形例に係る半導体装置の製造方法では、図１３に示すように、下部電極２０の形成に続いて容量絶縁膜５３ａを形成した後に、容量絶縁膜５３ａの上であって隣り合う下部電極２０同士の間に第１の電極分離絶縁膜５１ｂ及び第２の電極分離絶縁膜５２ｂよりなる電極分離絶縁膜を形成し、その後に、上部電極５４ａ及び第４の層間絶縁膜５５ａを形成する。
【０１４７】
このようにすると、容量絶縁膜５３ａの形成の際には、第１の電極分離絶縁膜５１ｂ及び第２の電極分離絶縁膜５２ｂよりなる電極分離絶縁膜はまだ形成されていないので、例えば図１２(c) に示すような下部電極２０と第１の電極分離絶縁膜５１ａ及び第２の電極分離絶縁膜５２ａよりなる電極分離絶縁膜との間の狭い領域に容量絶縁膜５３ａを成膜する必要がなくなるので、カバレッジに優れた容量絶縁膜５３ａを形成することができる。
【産業上の利用可能性】
【０１４８】
本発明に係る半導体装置及びその製造方法は、リソグラフィ時のフォーカスマージン又はエッチング選択比等に関する課題が解決して上部電極の微細加工を容易にすることができるものであり、容量素子、特に強誘電体膜又は高誘電体膜を容量絶縁膜に有すると共に、エッチングされにくい高融点金属材料よりなる電極を有する容量素子を備えた半導体装置及びその製造方法に有効である。
【図面の簡単な説明】
【０１４９】
【図１】本発明の第１の実施形態に係る半導体装置を示す構造断面図である。
【図２】(a) 〜(d) は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図３】(a) 〜(c) は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図４】(a) 〜(c) は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図５】本発明の第１の実施形態の第１の変形例に係る半導体装置を示す構成断面図である。
【図６】(a) 〜(c) は本発明の第１の実施形態の第２の変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図７】(a) 及び(b) は本発明の第１の実施形態の第２の変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図８】本発明の第１の実施形態の第３の変形例に係る半導体装置を示す構成断面図である。
【図９】本発明の第２の実施形態に係る半導体装置を示す構成断面図である。
【図１０】(a) 〜(c) は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１１】本発明の第２の実施形態の第１の変形例に係る半導体装置を示す構成断面図である。
【図１２】(a) 〜(c) は本発明の第２の実施形態の第２の変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１３】本発明の第２の実施形態の第３の変形例に係る半導体装置を示す構成断面図である。
【図１４】従来のコンケイブ型の容量素子を示す構造断面図である。
【図１５】第１の従来例の容量素子を示す構造断面図である。
【図１６】(a) は第２の従来例の容量素子を示す構造断面図であり、(b) は第３の従来例の容量素子を示す構造断面図である。
【符号の説明】
【０１５０】
１０      半導体基板
１１      ＳＴＩ膜
１２      ＭＯＳトランジスタ
１２ａ    拡散領域
１３      第１の層間絶縁膜
１４      第１の導電性プラグ
１５      ビット線
１６      第２の層間絶縁膜
１７      第２の導電性プラグ
１８      酸素バリア膜
１９      第３の層間絶縁膜
２０      下部電極
２１      電極分離絶縁膜
２１ａ    電極分離絶縁膜形成膜
２１ｂ    電極分離絶縁膜
２２      容量絶縁膜
２２ａ    容量絶縁膜
２３      上部電極
２３ａ    上部電極形成膜
２３ｂ    上部電極
２４      容量素子
２５      第４の層間絶縁膜
２５ａ    第４の層間絶縁膜
２６      第１のレジストパターン
２７      第２のレジストパターン
２７ａ    開口部
３０      電極間分離絶縁形成膜
３０ａ    電極分離絶縁膜
３０ｂ    電極分離絶縁膜
３１      第３のレジストパターン
３２      容量絶縁膜
３２ａ    容量絶縁膜
３２ｂ    容量絶縁膜
３３      上部電極形成膜
３３ａ    上部電極
３３ｂ    上部電極
３４      第４の層間絶縁膜
３４ａ    第４の層間絶縁膜
３５      第５の層間絶縁膜
３５ａ    第５の層間絶縁膜
４１      電極分離絶縁膜
４１ａ    電極分離絶縁膜
４２      容量絶縁膜
４２ａ    容量絶縁膜
４３      上部電極
４３ａ    上部電極
４４      第４の層間絶縁膜
４４ａ    第４の層間絶縁膜
５１      第１の電極分離絶縁膜
５１ａ    第１の電極分離絶縁膜
５１ｂ    第１の電極分離絶縁膜
５２      第２の電極分離絶縁膜
５２ａ    第２の電極分離絶縁膜
５２ｂ    第２の電極分離絶縁膜
５３      容量絶縁膜
５３ａ    容量絶縁膜
５４      上部電極
５４ａ    上部電極
５５      第４の層間絶縁膜
５５ａ    第４の層間絶縁膜
【図１】
2005150147.tif 000003
【図２】
2005150147.tif 000004
【図３】
2005150147.tif 000005
【図４】
2005150147.tif 000006
【図５】
2005150147.tif 000007
【図６】
2005150147.tif 000008
【図７】
2005150147.tif 000009
【図８】
2005150147.tif 000010
【図９】
2005150147.tif 000011
【図１０】
2005150147.tif 000012
【図１１】
2005150147.tif 000013
【図１２】
2005150147.tif 000014
【図１３】
2005150147.tif 000015
【図１４】
2005150147.tif 000016
【図１５】
2005150147.tif 000017
【図１６】
2005150147.tif 000018