(57)【要約】【課題】  システム・コアな機能の二重化を図るコアＩ／Ｏカードを実装したシステムボードを提供する。【解決手段】  プロセッサ１〜４がプロセッサバス６を介してNorth Bridge７に接続されている。North Bridge７はHost-PCIブリッジを含むシステムコントローラで、主記憶装置５等が内蔵されている。South Bridge８及び９は、配下に接続されているPCIバス１１及び１２のインターフェース機能を持つ。PCIバスの配下には、各々８個のPCIスロットがあり、コアＩ／Ｏカード１３及び１６と、基本的なシステムの環境設定を行うBIOSの出力インターフェースであるVGA１４及び１７と、ディスクアレイとのFC１５及び１８といった３種のインターフェースを実装されている。コアＩ／Ｏカードは、キーボード、マウス等のレガシーデバイスへのインターフェースである制御回路１３５と、割り込みコントローラ１３２、タイマー１３３といったシステム・コアな機能と、NvRAM１３４とを有する。【選択図】  図１
2005266948.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータシステムの動作制御を行なうシステムボードに、割り込みコントローラ機能及びタイマー機能を有するコアＩ／Ｏカードを実装し、
前記システムボードと前記コアＩ／Ｏカードとの間のインターフェースであるPCIバスを複数有することを特徴とするコアＩ／Ｏカードを実装したシステムボードであって、
各PCIバスには、１つの同一なコアＩ／Ｏカードが実装され、
更に、前記コアＩ／Ｏカードの各々には、同一の入出力機器が接続され、
更に、前記コアＩ／Ｏカードの各々は、該コアＩ／Ｏカードに接続された入出力機器に関する情報及び該入出力機器を制御するプログラムを記憶する記憶手段と、
該入出力機器を制御する入出力機器制御手段と、を有し、
前記記憶手段は、前記入出力機器制御手段と接続され、
更に、前記入出力機器制御手段は、前記PCIバスに接続されていることを特徴とするコアＩ／Ｏカードを実装したシステムボード。
【請求項２】
前記システムボードは前記PCIバスを２つ有し、
更に、前記PCIバスの一方に実装された第１のコアＩ／Ｏカードを、プライマリ・コアＩ／Ｏカードとして定義し、他方に実装された第２のコアＩ／Ｏカードを、セカンダリ・コアＩ／Ｏカードとして定義する優先順位定義手段と、
プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードを用いて、該コアＩ／Ｏカードに接続された入出力機器を制御する優先制御手段とを有することを特徴とする請求項１記載のコアＩ／Ｏカードを実装したシステムボード。
【請求項３】
前記プライマリ・コアＩ／Ｏカードによる優先制御を解除し、該プライマリ・コアＩ／Ｏカードにおける該入出力機器制御手段を無効にする制御無効手段と、
前記セカンダリ・コアＩ／Ｏカードによる該入出力機器制御手段を有効にし、該セカンダリ・コアＩ／Ｏカードにて入出力機器の制御を行なう第２の優先制御手段と、を有することを特徴とする請求項２記載のコアＩ／Ｏカードを実装したシステムボード。
【請求項４】
前記制御無効手段は、該プライマリ・コアＩ／Ｏカードに障害が発生した場合に入出力の制御を無効とすることを特徴とする請求項３記載のコアＩ／Ｏカードを実装したシステムボード。
【請求項５】
前記プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段の内容を、前記セカンダリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段に複製する複製手段を有することを特徴とする請求項２〜４のいずれか１項に記載のコアＩ／Ｏカードを実装したシステムボード。
【請求項６】
前記プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段の内容を、外部に接続されたService Processorにバックアップするバックアップ手段を有することを特徴とする請求項５記載のコアＩ／Ｏカードを実装したシステムボード。
【請求項７】
コンピュータシステムの動作制御を行なうシステムボードに、割り込みコントローラ機能及びタイマー機能を有するコアＩ／Ｏカードを実装し、
前記システムボードと前記コアＩ／Ｏカードとの間のインターフェースであるPCIバスを複数有することを特徴とするコアＩ／Ｏカードを実装したシステムボードであって、
各PCIバスには、１つの同一なコアＩ／Ｏカードが実装され、
更に、前記コアＩ／Ｏカードの各々には、同一の入出力機器が接続され、
更に、前記コアＩ／Ｏカードの各々は、該コアＩ／Ｏカードに接続された入出力機器に関する情報及び該入出力機器を制御するプログラムを記憶する記憶手段と、
前記記憶手段を制御する記憶部制御手段と、
該入出力機器を制御する入出力機器制御手段と、を有し、
前記記憶手段は、前記記憶部制御手段と接続され、
更に、前記記憶部制御手段は、前記PCIバスに接続され、
更に、前記入出力機器制御手段は、前記PCIバスに接続されていることを特徴とするコアＩ／Ｏカードを実装したシステムボード。
【請求項８】
前記システムボードは前記PCIバスを２つ有し、
更に、前記PCIバスの一方に実装された第１のコアＩ／Ｏカードを、プライマリ・コアＩ／Ｏカードとして定義し、他方に実装された第２のコアＩ／Ｏカードを、セカンダリ・コアＩ／Ｏカードとして定義する優先順位定義手段と、
プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードを用いて、該コアＩ／Ｏカードに接続された入出力機器を制御する優先制御手段と、
セカンダリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードの該入出力機器制御手段を無効にするセカンダリ入出力機器制御無効手段と、を有することを特徴とする請求項７記載のコアＩ／Ｏカードを実装したシステムボード。
【請求項９】
前記プライマリ・コアＩ／Ｏカードによる優先制御を解除し、該プライマリ・コアＩ／Ｏカードにおける該入出力機器制御手段を無効にする制御無効手段と、
前記セカンダリ・コアＩ／Ｏカードによる該入出力機器制御手段を有効にし、該セカンダリ・コアＩ／Ｏカードにて入出力機器の制御を行なう第２の優先制御手段と、を有することを特徴とする請求項８記載のコアＩ／Ｏカードを実装したシステムボード。
【請求項１０】
前記制御無効手段は、該プライマリ・コアＩ／Ｏカードに障害が発生した場合に入出力の制御を無効とすることを特徴とする請求項９記載のコアＩ／Ｏカードを実装したシステムボード。
【請求項１１】
前記プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段の内容を、前記セカンダリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段に複製する複製手段を有することを特徴とする請求項８〜１０のいずれか１項に記載のコアＩ／Ｏカードを実装したシステムボード。
【請求項１２】
前記プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段の内容を、外部に接続されたService Processorにバックアップするバックアップ手段を有することを特徴とする請求項１１記載のコアＩ／Ｏカードを実装したシステムボード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータシステムにおいて、コアＩ／Ｏカードを実装したシステムボードに関し、特に、USBポート、MOUSEポート、KEYBOARDポート、OSデバッグ用Serialポート、DVDインターフェース用IDEコネクタ、NvRAM等のコアＩ／Ｏデバイス及びコントローラが搭載され、これらのＩ／Ｏの二重化を実現したコアＩ／Ｏカードを実装したシステムボードに関する。
【背景技術】
【０００２】
コアＩ／Ｏカードは、多くのコンピュータ製品に組み込まれている入出力装置（マウス、キーボード、モニタ等）の入出力を制御するためのカードである。一般的に、コンピュータにおけるメインシステムボードとは独立（メインシステムボード上のオンボード形式も含む）していて、メインシステムボードはインターフェースを介してコアＩ／Ｏカードを制御している。通常、コアＩ／Ｏカードは、コンピュータシステムをシャットダウンしない限り取り外すことができないので、コンピュータシステムのアップグレードのためにコアＩ／Ｏカードを交換する場合にシステムダウンを招く。
【０００３】
また、コアＩ／Ｏカードは割り込みコントローラ、タイマーといったシステム・コアな機能を有し、通常、コアＩ／Ｏカードは二重化されていない。そのため、運用中のコアＩ／Ｏカードに障害が発生する（コアＩ／Ｏカードが接続されるPCIバス／LSIの障害等によるバス閉塞などの場合も含む）ことによりコアＩ／Ｏカードが使用不能になった（切り離された）場合、システムの再起動ができなくなる。
また、コアＩ／Ｏカードに障害が発生してから、別のコアＩ／Ｏカードを挿し替えたならば、先に使用していたコアＩ／Ｏカード内のNvRAM（Non Volatile RAM）の情報を保守作業者が事前に手作業でバックアップしておき、それを新たに挿したコアＩ／Ｏカードに再び手作業で写す必要があり、復旧に多くの時間を要する。
このような復旧作業に要するMTTR（Mean Time To Repair：平均修復時間）を短くすることは、コンピュータシステムの運用・保守において重要視すべき課題であり、このような一連の操作の自動化が必須である。
【０００４】
例えば、本発明に類似する先行技術として、コンピュータシステムの電源が投入され、動作している間に、コアＩ／Ｏデバイスの取り外し及び交換を行うことが可能なシステムに関する技術が紹介されている（特許文献１参照）。
【特許文献１】特開２００３−１３２００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に示す技術では、NvRAMに記憶されたデータをバックアップする機構がない。
NvRAMは、内蔵電池でバックアップされたメモリであり、Ethernet（登録商標） AddressやHost IDといったハードウェア構成に関する情報や周辺機器を制御するプログラム群、ネットワークインターフェースに関する情報が格納されている他にも、不揮発性のメモリとしてOSから利用することも可能である。従って、NvRAMの情報、あるいはNvRAMそのものが欠けてしまうと、システムのブートが不可能になったり、ネットワークへの接続ができなくなったりする、という問題があった。
【０００６】
また、上記従来技術では、手動でコアＩ／Ｏカードの挿抜を行なわなければならないため、障害が発生した場合に、システムが再起動できるようになるまでに時間を要する、という問題があった。
これらの問題は、いずれもMTTRの短縮を妨げる要因であり、これらの要因を取り除く技術の発明が要望されていた。
【０００７】
本発明は上記事情を鑑みてなされたものであり、システム・コアな機能の二重化を図るコアＩ／Ｏカードを実装したシステムボードを提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、請求項１記載の発明は、コンピュータシステムの動作制御を行なうシステムボードに、割り込みコントローラ機能及びタイマー機能を有するコアＩ／Ｏカードを実装し、前記システムボードと前記コアＩ／Ｏカードとの間のインターフェースであるPCIバスを複数有することを特徴とするコアＩ／Ｏカードを実装したシステムボードであって、各PCIバスには、１つの同一なコアＩ／Ｏカードが実装され、更に、前記コアＩ／Ｏカードの各々には、同一の入出力機器が接続され、更に、前記コアＩ／Ｏカードの各々は、該コアＩ／Ｏカードに接続された入出力機器に関する情報及び該入出力機器を制御するプログラムを記憶する記憶手段と、該入出力機器を制御する入出力機器制御手段と、を有し、前記記憶手段は、前記入出力機器制御手段と接続され、更に、前記入出力機器制御手段は、前記PCIバスに接続されていることを特徴とする。
【０００９】
請求項２記載の発明は、前記システムボードは前記PCIバスを２つ有し、更に、前記PCIバスの一方に実装された第１のコアＩ／Ｏカードを、プライマリ・コアＩ／Ｏカードとして定義し、他方に実装された第２のコアＩ／Ｏカードを、セカンダリ・コアＩ／Ｏカードとして定義する優先順位定義手段と、プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードを用いて、該コアＩ／Ｏカードに接続された入出力機器を制御する優先制御手段とを有することを特徴とする。
【００１０】
請求項３記載の発明は、前記プライマリ・コアＩ／Ｏカードによる優先制御を解除し、該プライマリ・コアＩ／Ｏカードにおける該入出力機器制御手段を無効にする制御無効手段と、前記セカンダリ・コアＩ／Ｏカードによる該入出力機器制御手段を有効にし、該セカンダリ・コアＩ／Ｏカードにて入出力機器の制御を行なう第２の優先制御手段と、を有することを特徴とする。
【００１１】
請求項４記載の発明は、前記制御無効手段は、該プライマリ・コアＩ／Ｏカードに障害が発生した場合に入出力の制御を無効とすることを特徴とする。
【００１２】
請求項５記載の発明は、前記プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段の内容を、前記セカンダリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段に複製する複製手段を有することを特徴とする。
【００１３】
請求項６記載の発明は、前記プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段の内容を、外部に接続されたService Processorにバックアップするバックアップ手段を有することを特徴とする。
【００１４】
請求項７記載の発明は、コンピュータシステムの動作制御を行なうシステムボードに、割り込みコントローラ機能及びタイマー機能を有するコアＩ／Ｏカードを実装し、前記システムボードと前記コアＩ／Ｏカードとの間のインターフェースであるPCIバスを複数有することを特徴とするコアＩ／Ｏカードを実装したシステムボードであって、各PCIバスには、１つの同一なコアＩ／Ｏカードが実装され、更に、前記コアＩ／Ｏカードの各々には、同一の入出力機器が接続され、更に、前記コアＩ／Ｏカードの各々は、該コアＩ／Ｏカードに接続された入出力機器に関する情報及び該入出力機器を制御するプログラムを記憶する記憶手段と、前記記憶手段を制御する記憶部制御手段と、該入出力機器を制御する入出力機器制御手段と、を有し、前記記憶手段は、前記記憶部制御手段と接続され、更に、前記記憶部制御手段は、前記PCIバスに接続され、更に、前記入出力機器制御手段は、前記PCIバスに接続されていることを特徴とする。
【００１５】
請求項８記載の発明は、前記システムボードは前記PCIバスを２つ有し、更に、前記PCIバスの一方に実装された第１のコアＩ／Ｏカードを、プライマリ・コアＩ／Ｏカードとして定義し、他方に実装された第２のコアＩ／Ｏカードを、セカンダリ・コアＩ／Ｏカードとして定義する優先順位定義手段と、プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードを用いて、該コアＩ／Ｏカードに接続された入出力機器を制御する優先制御手段と、セカンダリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードの該入出力機器制御手段を無効にするセカンダリ入出力機器制御無効手段と、を有することを特徴とする。
【００１６】
請求項９記載の発明は、前記プライマリ・コアＩ／Ｏカードによる優先制御を解除し、該プライマリ・コアＩ／Ｏカードにおける該入出力機器制御手段を無効にする制御無効手段と、前記セカンダリ・コアＩ／Ｏカードによる該入出力機器制御手段を有効にし、該セカンダリ・コアＩ／Ｏカードにて入出力機器の制御を行なう第２の優先制御手段と、を有することを特徴とする。
【００１７】
請求項１０記載の発明は、前記制御無効手段は、該プライマリ・コアＩ／Ｏカードに障害が発生した場合に入出力の制御を無効とすることを特徴とする。
【００１８】
請求項１１記載の発明は、前記プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段の内容を、前記セカンダリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段に複製する複製手段を有することを特徴とする。
【００１９】
請求項１２記載の発明は、前記プライマリ・コアＩ／Ｏカードとして定義されたコアＩ／Ｏカードが有する記憶手段の内容を、外部に接続されたService Processorにバックアップするバックアップ手段を有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、コンピュータシステムの動作制御を行なうシステムボードに、割り込みコントローラ機能及びタイマー機能を有するコアＩ／Ｏカードを実装し、前記システムボードと前記コアＩ／Ｏカードとの間のインターフェースであるPCIバスを複数有することを特徴とするコアＩ／Ｏカードを実装したシステムボードであって、各PCIバスには、１つの同一なコアＩ／Ｏカードが実装され、更に、前記コアＩ／Ｏカードの各々には、同一の入出力機器が接続され、更に、前記コアＩ／Ｏカードの各々は、該コアＩ／Ｏカードに接続された入出力機器に関する情報及び該入出力機器を制御するプログラムを記憶する記憶手段と、該入出力機器を制御する入出力機器制御手段と、を有し、前記記憶手段は、前記入出力機器制御手段と接続され、更に、前記入出力機器制御手段は、前記PCIバスに接続されていることにより、コアＩ／Ｏカードを二重化することが可能となり、障害等により使用していたコアＩ／Ｏカードが切り離された場合でも、他方のコアＩ／Ｏカードを利用してリブートすることが可能となる。
【発明を実施するための最良の形態】
【００２１】
本発明に係るコアＩ／Ｏカードは、システムボードに固定的に実装されている方法、いわゆるオンボード形式でも、PCIスロットに装着することにより実装する形式でも、いずれの形式でも構わず、どちらも最良の実施形態である。
以下に、添付図面を参照しながら、本発明の実施形態を説明する。
【実施例１】
【００２２】
（構成）
図１は、本発明の第１の実施例におけるコアＩ／Ｏカードを実装したシステムボードの構成を示した図である。
４個のプロセッサ（CPU）１〜４がプロセッサバス（FSB）６を介してNorth Bridge７に接続されている。North Bridge７はHost-PCIブリッジを含むシステムコントローラを指し、Host-PCIブリッジのほか、主記憶装置（MEM）５や図示しないキャッシュメモリを制御するメモリコントローラ等が内蔵されている。
North Bridge７に接続されているSouth Bridge８及び９は、配下に接続されているPCIバス１１及び１２のインターフェース（PCIバスコントローラ）機能を持つ。
なお、本実施例では図１のように、１つのパーティション内に複数のPCIバスを持つことを前提としている。
また、CPUの個数は、４個に限るものではない。
【００２３】
PCIバス１１及び１２の配下には、各々８個のPCIスロットがある。この例では、コアＩ／Ｏカード１３及び１６と、基本的なシステムの環境設定を行うBIOSの出力インターフェースであるVGA１４及び１７と、ディスクアレイとのFC１５及び１８といった３種のインターフェースを実装したが、他の空きスロットにもNIC（Network Interface Card）、SCSI等のPCIボードのインターフェースを搭載することが可能である。
なお、各PCIバス配下のPCIスロットの個数は８個に限るものではない。
【００２４】
コアＩ／Ｏカード１３及び１６の拡大図を図２に記す。
コアＩ／Ｏカードは、キーボード、マウス、USB、FDDといったレガシーデバイスへのインターフェースである制御回路１３５と、割り込みコントローラ１３２、タイマー１３３といったシステム・コアな機能と、NvRAM１３４とを有する。
図１において、初めに使用するコアＩ／Ｏカード１３をプライマリ・コアＩ／Ｏカードとし、初めには使用しないコアＩ／Ｏカード１６をセカンダリ・コアＩ／Ｏカードとする。プライマリ及びセカンダリの定義は、固定的に定義されていてもよいし、図示しないシステムボード上のスイッチにより、その定義を切り替える等の方法で定義してもよい。
システムを起動する際に用いるBoot Disk１９は、FC１５及び１８を介して、プライマリ・コアＩ／Ｏカードを配下にもつPCIバス、セカンダリ・コアＩ／Ｏカードを配下にもつPCIバスの両方から、接続可能な状態に構成する。
【００２５】
Service Processor（SVP）１０は、システムと独立して本体系のシステム制御、構成制御、障害処理を行う装置である。
また、本図には図示しないが、システムの外にFTP serverを設置し、コアＩ／Ｏカードのバックアップをネットワーク経由で行うようにする。
【００２６】
（動作）
次に、実施例１の動作について説明する。
図３は、構成情報変更の動作を示したフローチャートである。
初めに予備作業として、セカンダリ・コアＩ／Ｏカードの診断フローを述べておく。本動作は常には実施する必要はない。
セカンダリ・コアＩ／Ｏカードの診断を行う場合、SVP１０に電源を投入後（ステップＳ１，Ｓ２／Ｙｅｓ）、セカンダリ・コアＩ／Ｏカードが該システムで使用されるように構成情報を変更し、セカンダリ・コアＩ／Ｏカードを使用するようにする（ステップＳ３）。
具体的には、SVP１０からの指示によりプライマリ・コアＩ／ＯカードがあるPCIバスを該システムから切り外してソフトウェアから認識できなくすることにより、セカンダリ・コアＩ／Ｏカードが在るPCIバスのプライオリティが最も高くなるようにする。
これにより、BIOSはシステム起動時に最も優先度の高いPCIバスに接続されたセカンダリ・コアＩ／Ｏカード１６が利用される。
【００２７】
この状態で、SVP１０からシステムの立ち上げを指示すると、まず最初の初期診断シーケンス（POST : Power On Self-Test）によりシステムの診断が実行されるが、この中でコアＩ／Ｏカードの診断も実行される。診断中にエラーが検出された場合は、その時点でシステムの起動が中断されるが、エラーが検出されなければ、その後OSの立ち上げを行うための最初のステップとして、Boot Disk１９からOSのブートローダの読み込みを開始する。
セカンダリ・コアＩ／Ｏカードの診断時には、SVP１０はこのブートローダの読み込みを開始する直前で起動シーケンスを停止し、一度システムの立ち下げを行う（ステップＳ４）。
システムダウン後、SVP１０は構成情報を元に戻す（プライマリ・コアＩ／Ｏカードが該システムで使用され、セカンダリ・コアＩ／ＯカードはDisable状態となるように構成情報を変更する）。
ここまでが、セカンダリ・コアＩ／Ｏカードの診断フローである。冒頭にも述べたが、背セカンダリ・コアＩ／Ｏカードの診断は、常には実施する必要はない。
【００２８】
続いて、本作業（コアＩ／Ｏカード二重化方式を使っての運用）について述べる。
まず、SVPは、該システムの立ち上げを指示した後、OSのブートが完了する前に、NvRAM内容を以下の動作にてバックアップ保存する。
【００２９】
バックアップ保存の手順を説明する。
SVPがシステムの立ち上げを指示すると、最初のPOSTが終了した後にOSのブートローダの読み込みが開始される。SVPは立ち上げシーケンスの進捗を監視し、ブートローダの読み込みを開始する直前で一度立ち上げシーケンスを停止させる。この状態でSVP１０はSouth Bridge８経由でプライマリ・コアＩ／Ｏカード１３へアクセスし、NvRAMに保存されたデータを読み出した後、SVPにネットワーク経由で接続されたFTP server(図示せず)へ転送保存する（ステップＳ５）。
なお、ここで立ち上げシーケンスと一度停止させてバックアップ操作を行うのは、SVP１０からコアＩ／Ｏカードへアクセスが可能な状態、かつNvRAMの更新が行われないことを保証するためである。この条件が確保できるのであれば、バックアップ操作のタイミングはOS起動後など、任意の時点で構わない。続いて、上記バックアップ操作が終了した後、SVPはシステムの立ち上げを再開する。
以上の作業にて、NvRAMの内容をFTP server上にバックアップ保存を行った後、SVPはOSの起動を指示し、プライマリ・コアＩ／Ｏカードを使用してシステム運用を行う（ステップＳ６）。
【００３０】
次に、プライマリ・コアＩ／Ｏカードを使用してシステム運用中に、障害等によりシステムダウンが発生した際のフローを述べる。
プライマリ・コアＩ／Ｏカードで障害（プライマリ・コアＩ／Ｏカードが接続されるPCIバス、LSIの障害等によるバス閉塞などの場合も含む）が発生すると（ステップＳ７）、SVPはSouth Bridge８経由で障害の通知を受け、システムを再起動（リブート）させる。この際、通報された障害部位によりSVP１０はプライマリ・コアＩ／Ｏカード１３、もしくはSouth Bridge８の切り離しを行う。
この状態で立ち上げると、プライマリ・コアＩ／Ｏカードはソフトウェアから認識できない状態になっているため、２番目に優先度の高いコアＩ／Ｏカードであるセカンダリ・コアＩ／Ｏカード１６がシステムに組み込まれてシステムが起動される（ステップＳ８）。
【００３１】
しかし、一般にはセカンダリ・コアＩ／Ｏカード１６のNvRAMに保存された情報は、障害前のプライマリ・コアＩ／Ｏカード１３に保存された内容とは異なるため、ここで一旦セカンダリ・コアＩ／ＯカードのNvRAMの復旧操作を行う。
まず、SVPはシステムがPOST終了後のOSブートローダを読み込む直前まで立ち上げシーケンスが進んだ時点で一度立ち上げシーケンスを停止し、図示しないFTP serverから先にバックアップとして保存したNvRAMのデータを読み出し、South Bridge９を経由してセカンダリ・コアＩ／Ｏカード１６のNvRAMへ書き込む。
ここまでが、NvRAM一致のためのフローである。
【００３２】
この後、SVP１０はNvRAMに保存された情報をシステムへ反映させるため、再度システムを再起動させる。続く再起動シーケンスでは、通常の起動と同様にPOST完了後にOSのブートローダを Boot Disk１９から読み込み、OSの起動を行い（ステップＳ９）、セカンダリ・コアＩ／Ｏカードを使用する構成にする（ステップＳ１０）。
【００３３】
（効果）
以上に説明したように、本発明においての効果は、コアＩ／Ｏカードを二重化サポートしているので、障害等により使用していたコアＩ／Ｏカードが切り離された場合、異なるコアＩ／Ｏカードを使用してリブートすることが可能な点である。
また、第２の効果は、NvRAMのバックアップを事前に保存しているので、NvRAMの内容一致を図ることが可能な点である。
なお、本構成において、セカンダリ・コアＩ／Ｏカードの候補は複数で構成してもよい。その場合は、優先権の高いPCIバス配下のPCIスロットに搭載されているコアＩ／Ｏカードをセカンダリ・コアＩ／Ｏカードとして使用する。
【実施例２】
【００３４】
（構成）
図４は、本発明の第２の実施例におけるコアＩ／Ｏカードを実装したシステムボードの構成を示した図である。
本構成でも、先の図１と同様に、４個のプロセッサ（CPU）２０〜２３がプロセッサバス（FSB）２５を介してNorth Bridge２６に接続されている。North Bridgeには、主記憶装置（MEM）２４のメモリコントローラなどが内蔵されている。
North Bridgeに接続されているSouth Bridge２７及び２８は、配下に接続されているPCIバス３０及び３１のインターフェース（PCIバスコントローラ）機能を持つ。
本発明でも図４のように、１つのパーティション内に２つ以上の、複数のPCIバスを持つことを前提としている。
【００３５】
PCIバス３０及び３１の配下のPCIスロットには、コアＩ／Ｏカード３２及び３５、VGA３３及び３６、FC３４及び３７といったものが実装されているが、他の空きスロットにもNIC（Network Interface Card）、SCSI等のPCIボードのインターフェースを搭載することも可能である。
【００３６】
コアＩ／Ｏカード３２及び３５の拡大図を図４に記す。
キーボード、マウス、USB、FDDといったレガシーデバイスへのインターフェース３２６と、割り込みコントローラ３２２、タイマー３２３といったシステム・コアな機能と、NvRAM３２５及びNvRAMコントローラ３２４とを有する。
実施例２の特徴として、コアＩ／ＯカードがPCIバス３０に接続されるI/F部分にPCIバスブリッジ（PCIFブリッジ）３２１を設け、この配下に新たに二つのPCIバスを設けた点が挙げられる。PCIバスブリッジは、PCIバスアーキテクチャの実装において広く一般に用いられる技術であり、本発明ではその機能を応用し、コアＩ／Ｏカード上に実装したものである。
２つのPCIバスの配下には、それぞれ外部インターフェース、タイマー３２３、割り込みコントローラ３２２を含む制御回路３２６と、NvRAMコントローラ３２４とが接続される。このような構成を採ることにより、コアＩ／Ｏカード３２はPCIFブリッジ３２１配下のPCIバスを任意に切り離すことで制御回路３２６とNvRAMコントローラ３２４のいずれか一方だけの機能を縮退させることが可能となる。
【００３７】
従って、本実施例のように、２つのコアＩ／Ｏカードを含むシステムでは、セカンダリ・コアＩ／Ｏカードの制御回路３２６を切り離して運用することにより、システムアーキテクチャ上１つしか存在することが許されていないタイマーや割り込みコントローラ機能の競合を回避することができる。
なお、NvRAMはCPUの物理アドレス空間内にメモリマップドＩ／Ｏ空間として割り付けられることで、CPUからのアクセスが可能となるが、複数のコアＩ／ＯカードによりNvRAMが複数組み込まれる場合はそれぞれ異なるアドレスに割付を行うことで、各々のNvRAMへのアクセスを実現している。
【００３８】
図４において、初めに使用するコアＩ／Ｏカード３２をプライマリ・コアＩ／Ｏカード、プライマリ・コアＩ／Ｏカードとは異なるコアＩ／Ｏカード３５をセカンダリ・コアＩ／Ｏカードとする。プライマリ及びセカンダリの定義は、固定的に定義されていてもよいし、図示しないシステムボード上のスイッチにより、その定義を切り替える等の方法で定義してもよい。
Boot Disk３８はFC３４及び３７を介して、プライマリ・コアＩ／Ｏカードを配下にもつPCIバス、セカンダリ・コアＩ／Ｏカードを配下にもつPCIバスの両方から、接続可能な状態に構成する。
本構成にはService Processor（SVP）２９が接続されているものとする。
【００３９】
（動作）
図６は、構成情報変更の動作を示したフローチャートである。
予備作業として、セカンダリ・コアＩ／Ｏカードの診断を行うことができる（ステップＳ１１，Ｓ１２／Ｙｅｓ，Ｓ１３，Ｓ１４）。なお、この動作の詳細については、図３の手順（ステップＳ１，Ｓ２／Ｙｅｓ，Ｓ３，Ｓ４）と同様の手順であるので、説明を省略する。また、セカンダリ・コアＩ／Ｏカードの診断は、常には実施する必要はない。
【００４０】
続いて、本作業（コアＩ／Ｏカード二重化方式を使っての運用）について述べる。
まず、システム構成をプライマリ・コアＩ／Ｏカードが該システムで使用され、セカンダリ・コアＩ／Ｏカードのうち、割り込みコントローラ、タイマーといったシステム・コアの部分、及び制御回路３２６がDisable状態となるようにSVP１０内部に保持している構成情報を変更する。
システム立ち上げ中のシステムの初期化（通常のコンピュータシステムではPOSTの後に実行される）において、SVP１０はPCIバスの初期化シーケンスとして、最初にSouth Bridgeの初期化を行い、その後に配下のPCIバスに接続されたデバイスの初期化を行っていくが、このとき先にSVP内部の情報として変更した構成情報に従い、SVPはPCIバスブリッジ３２１の設定を行う。すなわち、システム内で最も優先順位の高いプライマリ・コアＩ／Ｏカードの制御回路３２６を有効にし、他のコアＩ／Ｏカード内の制御回路を切り離した状態にする。
本構成で、SVP経由で該システムの立ち上げを指示、OSのブートローダ読み出しを開始する前のタイミングで、SVPはシステムの立ち上げを一旦停止させ、South Bridge２７を経由してプライマリ・コアＩ／Ｏカード３２からNvRAMの内容を読み出し、South Bridge２８経由でセカンダリ・コアＩ／Ｏカード３５のNvRAMへ書き込むことにより、NvRAMの情報を同期させる（ステップＳ１５）。
【００４１】
前記ステップS15の操作が完了した後、SVPは立ち上げ処理を再開させ、OSのブートを行う（ステップＳ１６）。
なお、NvRAMは先にも説明したとおりCPUの物理アドレス空間内にメモリマップドＩ／Ｏ（memory mapped I/O）として割り付けられるため、OSから自由に読み出し/書き込みを行うことが可能である。OSが何らかの理由でNvRAMを不揮発メモリとして利用する場合、本実施例ではシステムに組み込まれている複数のNｖRAMの内容を同期させる必要があるが、これはOSの責任において行うべきものである。
具体的な実現方法としては、OSからNvRAMの読み書きを行うドライバにおいて、NvRAMへの二重書きを行う仕組みを実装する等の方法が考えられるが、OSの構造に関しては本発明の範囲を超えるためここでは詳細な説明は行わない。
【００４２】
次に、プライマリ・コアＩ／Ｏカードを使用下でのシステム運用中に、障害等によりシステムダウンが発生した際のフローを述べる。
運用中に障害等によりシステムダウンが起った際場合、プライマリ・コアＩ／Ｏカードで障害（プライマリ・コアＩ／Ｏカードが接続されるPCIバス／LSIの障害等によるバス閉塞などの場合も含む）が発生すると、SVP２９はSouth Bridge２７経由で障害の通知を受け、システムを再起動させる。この際、通知された障害部位によりSVP２９はプライマリ・コアＩ／Ｏカード３２もしくはSouth Bridge２７の切り離しを行う（ステップＳ１７）。
この状態で立ち上げると、プライマリ・コアＩ／Ｏカードはシステムに組み込まれず、２番目に優先度の高いコアＩ／Ｏカードであるセカンダリ・コアＩ／Ｏカード３５が組み込まれてシステムが起動される。SVP２９は、PCIバスの初期化シーケンスの中でセカンダリ・コアＩ／Ｏカード内のPCIバスブリッジ（PCIFブリッジ）を初期化する際、制御回路とNvRAMコントローラの両方が組み込まれるようブリッジ配下のPCIバス組み込みを行う（ステップＳ１８）。
本実施例においては、NvRAMの内容は常に最新状態に保たれているため、障害発生後の再起動中にNvRAMの復旧操作は不要である。
【００４３】
本発明についてまとめると、コアＩ／Ｏカードは割り込みコントローラ、タイマーといったシステム・コアな機能をもっており、従来、二重化されていない。この場合、運用中のコアＩ／Ｏカードに障害（コアＩ／Ｏカードが接続されるPCIバス／LSIの障害等によるバス閉塞などの場合も含む）が発生することにより、コアＩ／Ｏカードが使用不能になった（切り離された）場合、Rebootができなくなる。
また、コアＩ／Ｏカードの障害が発生してから、別のコアＩ／Ｏカードに交換したならば、コアＩ／Ｏカード内のNvRAMが運用中に書き換えられている可能性があり、整合性が取れなくなる恐れがあるので、実施できなかった。
【００４４】
本発明ではこれらを解決するために、
１．NvRAMのバックアップを事前保存するようにして、NvRAMの内容一致を図り、その上で、セカンダリのコアＩ／Ｏカードを切り離して、システム上問題なく運用できるようにした、
２．PCIバスとコアＩ／Ｏカードとの間の接続を、一度、コアＩ／Ｏカード内部のPCIバスブリッジで受け、それを、レガシーデバイスへのインターフェース及び割り込みコントローラ、タイマーといったシステム・コアな機能と、配下にNvRAMをもつNvRAMコントローラとに分けることにより、システム・コアな機能のみをDisable状態で使用することを可能にした、
という２通りの方法で、解決を図った。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施例におけるコアＩ／Ｏカードを実装したシステムボードの構成を示した図である。
【図２】コアＩ／Ｏカードの詳細を示した図である。
【図３】構成情報変更の動作を示したフローチャートである。
【図４】本発明の第２の実施例におけるコアＩ／Ｏカードを実装したシステムボードの構成を示した図である。
【図５】コアＩ／Ｏカードの詳細を示した図である。
【図６】構成情報変更の動作を示したフローチャートである。
【符号の説明】
【００４６】
１〜４    CPU
５    主記憶装置
６    プロセッサバス
７    North Bridge
８，９    South Bridge
１０    Service Processor（SVP）
１１，１２    PCIバス
１３，１６    コアＩ／Ｏカード
１４，１７    VGA
１５，１８    FC
１９    Boot Disk
２０〜２３    CPU
２４    主記憶装置
２５    プロセッサバス
２６    North Bridge
２７，２８    South Bridge
２９    Service Processor（SVP）
３０，３１    PCIバス
３２，３５    コアＩ／Ｏカード
３３，３６    VGA
３４，３７    FC
３８    Boot Disk
１３１    PCIバスブリッジ
１３２    割り込みコントローラ
１３３    タイマー
１３４    NvRAM
１３５    制御回路
３２１    PCIバスブリッジ
３２２    割り込みコントローラ
３２３    タイマー
３２４    NvRAMコントローラ
３２５    NvRAM
３２６    制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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