(57)【要約】【課題】  搭載される電子部品と長期にわたって接続信頼性を維持することができる。【解決手段】  多層プリント配線板１０では、エクスターナルパッド４１はビルドアップ層３０の第２の導体層３５の略平坦な部分に形成され、インターナルパッド４３はビルドアップ層３０の第２の導体層３５に形成されたビアホールを銅めっきで充填したフィルドビア３６の上面部分に形成されている。このため、はんだバンプ５１，５３によって半導体チップ７０と各パッド４１，４３とを接合するときにはんだバンプ５１，５３とパッド４１，４３との間に応力が集中しやすいボイドが形成されることはない。したがって、この多層プリント配線板１０によれば、長期にわたって半導体チップ７０との接続信頼性を維持することができる。【選択図】        図１
2005347391.tif 000002
【特許請求の範囲】
【請求項１】
導体層と絶縁層とが交互に積層されたビルドアップ層と、
該ビルドアップ層の最外部の導体層に形成され電子部品と電気的に接続されるパッド群と、
を備えたプリント配線板であって、
前記パッド群のうち周縁領域に形成されたエクスターナルパッドは前記最外部の導体層の略平坦な部分に形成され、前記パッド群のうち中央領域に形成されたインターナルパッドは前記最外部の導体層に形成されたビアホールを導電性材料で充填したフィルドビアの上面部分に形成されている、プリント配線板。
【請求項２】
前記フィルドビアは前記ビアホールを銅めっきで充填したものである、請求項１に記載のプリント配線板。
【請求項３】
前記パッド群ははんだバンプを介して前記電子部品と電気的に接続されている、請求項１又は２に記載のプリント配線板。
【請求項４】
請求項１又は２に記載のプリント配線板であって、
前記パッド群と前記電子部品との間に介在するインターポーザを備え、
前記パッド群は前記インターポーザの裏面側とはんだバンプを介して電気的に接続され、前記電子部品は前記インターポーザの表面側とはんだバンプを介して電気的に接続されている、プリント配線板。
【請求項５】
前記はんだバンプは、鉛フリーである、請求項３又は４に記載のプリント配線板。
【請求項６】
前記電子部品は半導体チップであり、前記インターナルパッドは前記半導体チップの電源端子又はグランド端子に接続されている、請求項１〜５のいずれかに記載のプリント配線板。
【請求項７】
前記インターナルパッドは、前記半導体チップの電源端子に接続されるものと前記半導体チップのグランド端子に接続されるものとが交互に千鳥状又は格子状に並んでいる、請求項６に記載のプリント配線板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント配線板に関し、特に、導体層と絶縁層とが交互に積層されたビルドアップ層と、該ビルドアップ層の最外部の導体層に形成され電子部品と電気的に接続されるパッド群とを備えたプリント配線板に関する。
【背景技術】
【０００２】
近年の集積回路（ＩＣ）技術の進展により、半導体チップの入出力端子の数が増大している。それに対応するため、半導体チップをプリント配線板に搭載する方式としてフリップチップ方式が採用されることがある。このフリップチップ方式では、半導体チップの主平面に入出力端子を格子状又は千鳥状等の二次元に配置し、樹脂製のプリント配線板の表面にもこれと対応する位置にパッドを形成し、両者をはんだバンプで接合する。このようなプリント配線板としては、特許文献１に示されるように、導体層と絶縁層とが交互に積層されたビルドアップ層と、そのビルドアップ層の最外部の導体層に形成されたパッド群とを備えたものが知られている。また、特許文献１には、パッド群のうち周縁領域に形成されたエクスターナルパッドは略平坦な部分に形成され、パッド群のうち中央領域に形成されたインターナルパッドはビアホールに形成されている。
【特許文献１】特開平１１−３０７６８７号公報（図６）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、インターナルパッドはビアホールに形成されているため、このインターナルパッドと半導体チップとをはんだバンプで接合するときにはんだバンプ内にボイドが生じることがある。ボイドが生じた箇所には応力が集中しやすいため、はんだバンプが割れたりするおそれがあり、長期にわたって接続信頼性を得ることが難しくなるという問題があった。また、ボイドが生じると電気抵抗が大きくなるため、ＩＣのトランジスタへの電源供給に遅延が発生したり発熱が大きくなったりするという問題があった。
【０００４】
本発明は、搭載される電子部品と長期にわたって接続信頼性を維持すると共に電気抵抗を小さく抑えることができるプリント配線板を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上述の目的の少なくとも一部を達成するために以下の手段を採った。
【０００６】
即ち、本発明のプリント配線板は、
導体層と絶縁層とが交互に積層されたビルドアップ層と、
該ビルドアップ層の最外部の導体層に形成され電子部品と電気的に接続されるパッド群と、
を備えたプリント配線板であって、
前記パッド群のうち周縁領域に形成されたエクスターナルパッドは前記最外部の導体層の略平坦な部分に形成され、前記パッド群のうち中央領域に形成されたインターナルパッドは前記最外部の導体層に形成されたビアホールを導電性材料で充填したフィルドビアの上面部分に形成されたものである。
【０００７】
このプリント配線板では、エクスターナルパッドはビルドアップ層の最外部の導体層の略平坦な部分に形成され、インターナルパッドはビルドアップ層の最外部の導体層に形成されたビアホールを導電性材料で充填したフィルドビアの上面部分に形成されるため、はんだ等の接合材によって電子部品と各パッドとを接合するときに接合材内にボイドが形成されることはない。したがって、このプリント配線板によれば、長期にわたって電子部品との接続信頼性を維持すると共に電気抵抗を小さく抑えることができる。
【０００８】
本発明のプリント配線板において、前記フィルドビアは前記ビアホールを銅めっきで充填したものとしてもよい。ビアホールを導電性樹脂（例えばカーボンを含有する樹脂など）で充填することも考えられるが、その場合にはビアホールの開口から導電性樹脂を入れることになるため、導電性樹脂とビアホールとの間にボイドが生じるおそれがある。これに対して、ビアホールを銅めっきで充填する場合には、ビアホールの底から銅めっきが形成されるため、銅めっきとビアホールとの間にボイドが生じるおそれがない。
【０００９】
本発明のプリント配線板において、前記パッド群ははんだバンプを介して前記電子部品と電気的に接続されていてもよい。このようにプリント配線板にはんだバンプを介して電子部品を搭載する場合、長期にわたって電子部品との接続信頼性を維持することができる。
【００１０】
本発明のプリント配線板は、前記パッド群と前記電子部品との間に介在するインターポーザを備え、前記パッド群は前記インターポーザの裏面側とはんだバンプを介して電気的に接続され、前記電子部品は前記インターポーザの表面側とはんだバンプを介して電気的に接続されていてもよい。このようにプリント配線板と電子部品との間にインターポーザを介在させる場合であっても、長期にわたって電子部品との接続信頼性を維持することができる。なお、インターポーザとしては、例えばプリント配線板と電子部品との中間の熱膨張係数を持つもの（例えばセラミック製のもの）を採用してもよい。
【００１１】
本発明のプリント配線板において、前記はんだバンプは、鉛フリーであってもよい。フィルドビアではなくビアホールをパッドとして用いる場合には、鉛を含むはんだよりも鉛フリーはんだ（例えば、Ｓｎ，Ａｇ，Ｉｎ，Ｃｕ，Ｚｎ，Ｂｉ等から選ばれる二種以上からなる鉛フリーはんだ）をビアホールに充填したときの方がボイドが生じやすい。これは、鉛フリーはんだは鉛を含むはんだよりも濡れ性が悪くエアを追い出しにくいことによるものと考えられる。このため、はんだバンプとして鉛フリーはんだを用いる場合には、ビアホールではなくフィルドビアをパッドとする意義が高い。なお、鉛フリーはんだの具体例としては、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金、Ｓｎ−Ａｇ−Ｂｉ合金、Ｓｎ−Ａｇ−Ｉｎ合金、Ｓｕ−Ｃｕ合金、Ｓｎ−Ｂｉ合金、Ｓｎ−Ｚｎ合金などが挙げられる。
【００１２】
本発明のプリント配線板において、前記電子部品は半導体チップであり、前記インターナルパッドは前記半導体チップの電源端子又はグランド端子に接続されていてもよい。高周波領域（例えば３ＧＨｚ以上）で作動する半導体チップはスイッチング頻度が高いため、電源端子やグランド端子に接続されるインターナルパッドが高温化しやすい。このため、インターナルパッドには熱応力がかかりやすいが、インターナルパッドとしてフィルドビアを採用することによりその熱応力の集中しやすいボイド等が存在しないので、長期にわたって半導体チップとの接続信頼性を維持することができる。このとき、インターナルパッドは、半導体チップの電源端子に接続されるものと半導体チップのグランド端子に接続されるものとが交互に千鳥状又は格子状に並んでいることが好ましい。こうすれば、電源端子に接続されたパッドとグランド端子に接続されたパッドとが近接して交互に並ぶため、相互インダクタンスが減少し、高周波領域（例えば３ＧＨｚ以上）で作動する半導体チップの誤動作が少なくなる。即ち、半導体チップの電源回路のスイッチング時に流れる瞬時的な電流によって変動する電源電位の変動は相互インダクタンスに依存するため、相互インダクタンスが小さいほど電源電位の変動が小さくなり半導体チップの誤動作が少なくなるのである。ここで、バンプは銅と比して高抵抗であり発熱しやすいが、バンプ内にボイドがあると更に高抵抗となるため、ＩＣへの電源供給が遅延したり発熱が大きくなったりする。しかし、本発明ではパッドがフィルドビアのためボイドが発生しにくいので、バンプでの発熱、信号劣化、電源供給遅延が起きにくい。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の実施の形態を図面に基づいて説明する。図１は、多層プリント配線板１０に半導体チップ７０を搭載した半導体搭載基板８０の概略を示す断面図であり、図２は、多層プリント配線板１０のパッド群４０の配置説明図である。なお、以下には「上」や「下」と表現することがあるが、これは相対的な位置関係を便宜的に表現したものに過ぎないので、例えば上下を入れ替えたり上下を左右に置き換えたりしてもよい。
【００１４】
本実施形態の多層プリント配線板１０は、図１に示すように、上下両面に形成された配線パターン２２同士をスルーホール導体２４を介して電気的に接続するコア基板２０と、このコア基板２０の上下に形成されたビルドアップ層３０と、このビルドアップ層３０の最外部（最上面）に形成され半導体チップ７０と電気的に接続されるパッド群４０と、を備えている。
【００１５】
コア基板２０は、ＢＴ（ビスマレイミド−トリアジン）樹脂やガラスエポキシ樹脂等からなるコア基板本体２１の上下両面に銅からなる配線パターン２２，２２と、コア基板本体２１の上下を貫通するスルーホールの内周面に形成された銅からなるスルーホール導体２４とを有しており、両配線パターン２２，２２はスルーホール導体２４を介して電気的に接続されている。このコア基板２０は、本実施形態では厚さ１００〜８００μｍであり、熱膨張係数は約１２〜２０ｐｐｍ／℃である。
【００１６】
ビルドアップ層３０は、コア基板２０の上下両面に樹脂絶縁層３１，３３と導体層３２，３５とを交互に積層したものである。ここで、樹脂絶縁層３１，３３としては、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シートなどが挙げられ、その厚みは概ね２０〜８０μｍの厚さが好適である。このビルドアップ層３０は、本実施形態では、コア基板２０の上面には第１の樹脂絶縁層３１，第１の導体層３２，第２の樹脂絶縁層３４，第２の導体層３５がこの順に積み上げられ、コア基板２０の配線パターン２２と第１の導体層３２とは第１のビアホール３３を介して電気的に接続され、第１の導体層３２と第２の導体層３５とは銅が充填された第２のビアホール（フィルドビア）３６を介して電気的に接続されている。このようなビルドアップ層３０は、周知のサブトラクティブ法やアディティブ法（セミアディティブ法やフルアディティブ法を含む）により形成されるが、形成方法については後述する。なお、第２の導体層３５が最外部の導体層に相当する。
【００１７】
パッド群４０は、ビルドアップ層３０をなす第２の樹脂絶縁層３４の上面に形成されたエクスターナルパッド４１とインターナルパッド４３とで構成される群である。このパッド群４０は、図１では便宜上簡略化して示したが、実際には図２に示すように、縦３０個×横３０個のパッド４１，４３を格子状に配置したものであり、換言すれば最外周から１５列目まで多重に形成されている。各パッド４１，４３は、ソルダーレジスト層４５の開口を通じて外部に露出しており、半導体チップ７０の下面に形成された各端子（電源端子、グランド端子、シグナル端子）に対応する位置に設けられている。また、本実施形態では、図２に示すように、パッド群４０が形成された領域のうち、最外周から１０列目までを周縁領域Ａｅｘｔ（図２にて網掛けで表示）、この周縁領域Ａｅｘｔよりも中央寄りの領域を中央領域Ａｉｎｔという。そして、周縁領域Ａｅｘｔに配置されたパッドをエクスターナルパッド４１、中央領域Ａｉｎｔに配置されたパッドをインターナルパッド４３という。図２ではパッド４１，４３を格子状に配置したが、配置の仕方はこれに限定されるものではなく、例えば図３のように千鳥状に配置してもよいし、一部が格子状で残りが千鳥状又はランダムに配置してもよいし、一部が千鳥状で残りが格子状又はランダムに配置してもよいし、一部がランダムで残りが格子状又は千鳥状に配置してもよいし、全体にランダムに配置してもよい。
【００１８】
エクスターナルパッド４１は、鉛フリーのはんだバンプ５１を介して半導体チップ７０のシグナル端子に電気的に接合される。このエクスターナルパッド４１は、ビルドアップ層３０の第２の導体層３５のうち略平坦な部分に形成されている。また、この略平坦な部分は、エクスターナルパッド４１よりも外側に形成されたフィルドビア３６を介して下方の第１の導体層３２と電気的に接合されている。なお、エクスターナルパッド４１は、そのすべてがシグナル端子に接合されてもよいが、主としてシグナル端子に接合され残りが電源端子やグランド端子に接合されてもよい。
【００１９】
インターナルパッド４３は、鉛フリーのはんだバンプ５３を介して半導体チップ７０の電源端子又はグランド端子に電気的に接合される。このインターナルパッド４３は、第２の導体層３５に形成された第２のビアホールを銅めっきで充填したフィルドビア３６の上面に形成されている。この上面は平坦であってもよいし凸状であってもよい。このフィルドビア３６は、中央領域Ａｉｎｔに存在する第２のビアホールに無電解銅めっき、次いで電解銅めっきを施すことにより形成されている。また、フィルドビア３６に充填された銅めっきの表面は、第２の導体層３５の層面と略面一となるように形成されている。インターナルパッド４３は、ビルドアップ層３０の第２の樹脂絶縁層３４の上面で外周方向に引き出されることなくこの樹脂絶縁層３４を略直下に貫通して下方の第１の導体層３２と接合されている。本実施形態では、図２の円内に示すように、インターナルパッド４３は半導体チップ７０の電源端子に接続されるものとグランド端子に接続されるものとが交互に配列されている。
【００２０】
なお、エクスターナルパッド４１は第２の導体層３５の略平坦な部分のため外周方向に引き出すことができるが、インターナルパッド４３は第２の導体層３５に形成されたフィルドビア３６の上面部分のため直下の第１の導体層３２に接続されることになり外周方向に引き出すことができない。このため、周縁領域Ａｅｘｔを最外周から何列目までとするかは、第２の樹脂絶縁層３４の上面で配線パターンを外周方向へ引き出す必要のあるパッドの数に応じて適宜決めればよい。
【００２１】
次に、多層プリント配線板１０の製造例について図４〜図７に基づいて説明する。ここでは、厚さ０．３ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板２０３の両面に銅箔２０５がラミネートされている銅張り積層板２０１を出発材料とし（図４（ａ）参照）、この銅張り積層板２０１にドリルでスルーホール２０７を形成し、無電解めっきのあと電解めっきを施すことにより銅張り積層板２０１の上下面及びスルーホール２０７の表面を被覆するめっき層２０９を形成する（図４（ｂ）参照）。なお、本明細書で「無電解めっき」とは、表面を粗化し、次いでパラジウム等の触媒を付与したあと無電解めっきを施すことをいう。次に、スルーホール充填用樹脂組成物２１０をスルーホール２０７内にスキージを用いて充填し、乾燥したあと導体表面が露出するまで研磨して平坦化し、その後加熱処理を行うことによりスルーホール充填用樹脂組成物２１０を硬化させる（図４（ｃ）参照）。次いで、この基板を無電解銅めっき水溶液中に浸漬して基板表面に無電解銅めっき膜２１１を形成した後、電解銅めっきを施して電解銅めっき膜２１３を形成する（図４（ｄ）参照）。次いで、この基板を通常の写真法でパターン状にエッチングすることにより、上下両面に配線パターン２２を形成し、コア基板２０とする（図４（ｅ）参照）。なお、絶縁性基板２０３がコア基板本体２１、スルーホール２０７内のめっき層２０９がスルーホール導体２４となる。
【００２２】
続いて、コア基板２０の表裏両面に絶縁層用樹脂フィルム３０１を真空圧着ラミネート法で貼り付け、貫通孔が形成されたマスクを介してこの絶縁層用樹脂フィルム３０１にＣＯ2ガスレーザにてスルーホール３０３を形成したあと加熱処理を行い、絶縁層用樹脂フィルム３０１を完全に硬化させて第１の樹脂絶縁層３１とする（図５（ａ）参照）。次に、この作製途中の基板を無電解銅めっき水溶液中に浸漬し、第１の樹脂絶縁層３１の表面（スルーホール３０３の内壁面も含む）に無電解銅めっき膜３０５を形成し、その後市販の感光性ドライフィルムを貼りつけ、マスクを載置して露光・現像することによりめっきレジスト３０７を設ける（図５（ｂ）参照）。次いで、この基板に電解銅めっきを施すことによりめっきレジスト非形成部に電解銅めっき膜３０９を形成し、めっきレジスト３０７を剥離除去した後、無電解銅めっき膜３０５のうち表面に露出した部分（めっきレジスト３０７に覆われていた部分）を硫酸と過酸化水素水との混合液でエッチング除去し、独立した回路パターンである第１の導体層３２を形成する（図５（ｃ）参照）。なお、第１の導体層３２は、第１の樹脂絶縁層３１の表面に形成された無電解銅めっき膜３０５及び電解銅めっき膜３０９の積層体からなる。このとき、第１の導体層３２は、第１のビアホール３３（スルーホール３０３内に形成された無電解銅めっき膜３０５及び電解銅めっき膜３０９の積層体）を介してコア基板２０の配線パターン２２と導通している。
【００２３】
続いて、この作製途中の基板の表裏両面に先ほど使用した絶縁層用樹脂フィルム３０１と同様の絶縁層用樹脂フィルム３１１を真空圧着ラミネート法で貼り付け、先ほどと同様の手順でスルーホール３１３を形成したあと絶縁層用樹脂フィルム３１１を完全に硬化させて第２の樹脂絶縁層３４とする（図６（ａ）参照）。なお、図６では基板断面の上半分のみを示した。次に、この作製途中の基板を無電解銅めっき水溶液中に浸漬し、第２の樹脂絶縁層３４の表面（スルーホール３１３の内壁面も含む）に無電解銅めっき膜３１５を形成し、その後市販の感光性ドライフィルムを貼りつけ、マスクを載置して露光・現像することによりめっきレジスト３１７を設ける（図６（ｂ）参照）。
【００２４】
次いで、この基板のめっきレジスト非形成部に電解銅めっき膜３１９を形成する。この電解銅めっき膜３１９は、まず直流電解銅めっきによりめっき表面が略平坦となるまでめっきを行い、その後めっき表面がめっきレジスト３１７と同レベルになるまでエッチングすることにより形成する。この場合の浴組成の一例としては、硫酸２．２４ｍｏｌ／ｌ、硫酸銅０．２６ｍｏｌ／ｌ、添加剤１９．５ｍｌ／ｌ（アトテックジャパン社製、カパラシドＧＬ）が挙げられる。また、めっき条件の一例としては、電流密度１Ａ／ｄｍ2、浴温２２±２℃が挙げられる。この結果、スルーホール３１３は銅めっきつまり無電解銅めっき膜３１５及び電解銅めっき３１９で充填されてフィルドビア３６となる（図６（ｃ）参照）。
【００２５】
なお、フィルドビア３６を形成する方法としては、上述の方法のほかに、例えばＰＲＣ法（Periodical Reversed Current method）によって行うこともできる。ＰＲＣ法とは、電流を一定の周期でフォワード（めっきされる側がマイナス）とリバース（めっきされる側がプラス）とを切り替えてめっきするパルスめっきの一方法であり、リバースのときにめっき層は溶解に転じて平滑化される。この場合の浴組成の一例としては、硫酸銅５水塩１３０ｇ／ｌ、硫酸１９０ｇ／ｌ、塩化物イオン７０ｐｐｍ、ブライトナ０．８（ｍｌ／ｌ）、キャリア２５ｍｌ／ｌという組成が挙げられる。また、めっき条件の一例としては、電流密度１Ａ／ｄｍ2、浴温２３℃、フォワードとリバースの電流密度比１：２，フォワードとリバースのパルス時間比２０：１（パルス波形としてフォワード２０ｍｓｅｃ、リバース１ｍｓｅｃというサイクルを繰り返す）が挙げられる。あるいは、フィルドビア３６を形成する方法として、電解銅めっきではなく導電ペーストを充填する方法を採用してもよい。
【００２６】
続いて、めっきレジスト３１７を剥離除去し、無電解銅めっき膜３１５のうち表面に露出した部分（めっきレジスト３１７に覆われていた部分）を硫酸と過酸化水素水との混合液でエッチング除去し、独立した回路パターンである第２の導体層３５を形成する（図６（ｄ）参照）。なお、第２の導体層３５は、第２の樹脂絶縁層３４の表面に形成された無電解銅めっき膜３１５及び電解銅めっき膜３１９の積層体からなる。このとき、第２の導体層３５は、第２の樹脂絶縁層３４を貫通するスルーホール３１３を銅めっきで充填したフィルドビア３６を介して第１の導体層３２と導通している。
【００２７】
次に、ビルドアップ層３０を形成した基板の両面に、ソルダーレジスト組成物を塗布し乾燥したあと露光・現像することにより、円パターン（マスクパターン）が形成されたソルダーレジスト層４５を形成する（図７（ａ）参照）。ここで、ソルダーレジスト層４５には縦３０個×横３０個の円孔が開けられる。このうち、周縁領域Ａｅｘｔには第２の導体層３５の略平坦な部分に円孔を設けることによりこの円孔から外部に露出するエクスターナルパッド４１を形成し、中央領域Ａｉｎｔには第２の導体層３５に形成されたフィルドビア３６の上面部分に円孔を設けることによりこの円孔から外部に露出するインターナルパッド４３を形成する。次に、パッド４１，４３にニッケルめっき層を形成し更にその上に無電解金めっき層を形成した後、パッド４１，４３上にはんだペーストを印刷して２６０℃でリフローすることによりはんだバンプ５１，５３を形成し、多層プリント配線板１０を完成させる（図７（ｂ）参照）。本実施形態では、はんだとしてＳｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ｉｎなどの鉛フリーのものを用いる。そして、この多層プリント配線板１０に、動作クロックが３ＧＨｚ以上の半導体チップ７０を実装する。なお、半導体チップ７０と多層プリント配線板１０との間にはアンダーフィルを充填してもよい。
【００２８】
以上詳述した多層プリント配線板１０では、エクスターナルパッド４１はビルドアップ層３０の第２の導体層３５の略平坦な部分に形成され、インターナルパッド４３はビルドアップ層３０の第２の導体層３５に形成されたビアホールを銅めっきで充填したフィルドビア３６の上面部分に形成されるため、はんだバンプ５１，５３によって半導体チップ７０と各パッド４１，４３とを接合するときにはんだバンプ５１，５３内にボイドが形成されることはない。また、応力が集中しやすい角部が形成されることもない。したがって、この多層プリント配線板１０によれば、長期にわたって半導体チップ７０との接続信頼性を維持すると共に電気抵抗を小さく抑えることができる。
【００２９】
また、フィルドビア３６を形成する際、ビアホールの底から銅めっきを形成していくため、銅めっきとビアホールとの間にボイドが生じるおそれもない。
【００３０】
更に、インターナルパッド４３をフィルドビア３６ではなく空洞のままのビアホールとすると、鉛を含むはんだよりも鉛フリーはんだの方がバンプ内ボイドができやすいが、本実施形態ではインターナルパッド４３としてフィルドビア３６を用いているため、鉛フリーはんだであってもボイドは生じない。
【００３１】
更にまた、動作クロックが３ＧＨｚ以上の半導体チップ７０はスイッチング頻度が高いため、この半導体チップ７０の電源端子やグランド端子に接続されるインターナルパッド４３は高温化しやすい。このため、インターナルパッド４３には熱応力がかかりやすい。しかし、本実施形態では、フィルドビア３６の上面部分をインターナルパッド４３とすることにより、熱が発生しにくいし熱応力の集中しやすいボイド等が存在しないので、長期にわたって半導体チップとの接続信頼性を維持することができる。また、はんだバンプ５１，５３内にボイドが存在しないので、半導体チップ７０のトランジスタへの電源供給が遅延することがなく、発熱が小さいため半導体チップ７０の誤動作も起きにくく、信号にもノイズが発生しにくい。
【００３２】
そしてまた、インターナルパッド４３は、半導体チップ７０の電源端子に接続されるものとグランド端子に接続されるものとが交互に格子状に並んでいるため、電源ラインとグランドラインの相互インダクタンスが減少し、３ＧＨｚ以上で作動する半導体チップ７０の誤動作が少なくなる。
【００３３】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００３４】
例えば、上述した実施形態では、多層プリント配線板１０のパッド群４０にはんだバンプ５１，５３を介して半導体チップ７０を電気的に接続したが、図８に示すように、パッド４１，４３にはんだバンプ６１，６３を介してインターポーザ６０の裏面と電気的に接続し、インターポーザ６０の表面にはんだバンプ６５を介して半導体チップ７０を電気的に接続してもよい。このインターポーザ６０は、下面側と上面側とを導通する導体ポスト６７を有する。この場合、インターポーザ６０を介した分、ビルドアップ層３０上のパッド４１，４３から半導体チップ７０に至るまでの伝送距離が長くなるので、本発明を利用する意義が高い。この構成においてバンプ内ボイドが発生すると、劣化した信号等が伝送する距離が長くなったり、半導体チップ７０のトランジスタに供給すべき電気が熱に変わったり、発熱によるインターポーザ６０の膨張・反りが起こったりするからである。なお、インターポーザ６０の熱膨張係数は、多層プリント配線板１０の熱膨張係数（１２〜２０ｐｐｍ／℃）と半導体チップ７０の熱膨張係数（約３．５ｐｐｍ／℃）との中間の値であることが好ましい。図７では多層プリント配線板１０と半導体チップ７０との熱膨張係数差が大きいため、冷却・加熱が繰り返されると両者を接合するはんだバンプに熱膨張差に起因する応力がかかりやすいが、図８では熱膨張係数が両者の中間の値を持つインターポーザ６０が介在しているため、その応力が緩和される。
【００３５】
また、上述した実施形態では、第２の導体層３５を貫通するホールのうち周縁領域Ａｅｘｔに存在するものについても銅めっきを充填してフィルドビア３６としたが、周縁領域Ａｅｘｔに存在するものについては銅めっきを充填しなくてもよい。
【００３６】
更に、上述した実施形態では、インターナルパッド４３は半導体チップ７０の電源端子に接続されるものとグランド端子に接続されるものとが交互に配列されているとしたが、インターナルパッド４３の一部を半導体チップ７０のシグナル端子に電気的に接続してもよい。
【実施例】
【００３７】
次に、上述の実施形態で説明した製造手順にしたがって、図９のテーブルに示す実施例１〜４及び比較例１〜４のエクスターナルパッド４１及びインターナルパッド４３を備えた多層プリント配線板１０を作製し、各多層プリント配線板１０についてはんだバンプ５１，５３を介して動作クロックが３ＧＨｚの半導体チップ７０を搭載し、半導体搭載基板８０とした。なお、パッド群４０はφ１４５μｍのパッド４１，４３を千鳥状に縦３０個×横３０個並べて形成し、隣り合うパッド間距離は１８０μｍ（図９参照）とした。また、各実施例ではインターナルパッド４３をフィルドビア３６とし、各比較例ではインターナルパッド４３を凹形状のビアホールとした。これらの半導体搭載基板８０について、半導体チップ７０を介した特定回路の電気抵抗（多層プリント配線板１０の半導体チップ搭載面とは反対側の面に露出し半導体チップ７０と導通している一対の電極間の電気抵抗）を測定し、その値を初期値とした。その後、これらの半導体搭載基板８０に、−５５℃×５分、１２５℃×５分を１サイクルとしこれを２０００サイクル繰り返すヒートサイクル試験を行った。このヒートサイクル試験において、２５０サイクル目、５００サイクル目、７５０サイクル目、１０００サイクル目、１５００サイクル目、２０００サイクル目の電気抵抗を測定し、初期値との変化率（１００×（測定値−初期値）／初期値（％））を求めた。その結果を図９のテーブルに示す。このテーブル中、電気抵抗の変化率が±３％以内のものを「優」（◎）、±３〜７％のものを「良」（○）、±７〜１０％のものを「可」（△）、±１０％を超えたものを「不良」（×）とした。なお、目標スペックは１５００サイクル目の変化率が±１０％以内（つまり評価で◎、○又は△）とした。
【００３８】
このテーブルから明らかなように、インターナルパッド４３をフィルドビア３６とした実施例１〜４では、フィルドビアとしなかった比較例１〜４と比べて、より長期にわたって接合信頼性が維持されることがわかった。また、エクスターナルパッド４１をパッド群４０の最外周列のみとした場合（実施例１）に比べて、最外周列〜３列目までとした場合（実施例２）や最外周列〜６列目までとした場合（実施例３）や最外周列〜１０列目までとした場合（実施例４）の方が好結果となった。この原因は、エクスターナルパッド４１を多数列とした方が第２の導体層３５において外周方向へ引き出される配線の数が適正化され結果的にファイン度が向上してパッド群４０を小さな領域で配置することが可能となり、パッド群４０のうち最外周列で対角をなすパッド同士の距離が短くなり、それらにかかる剪断応力が減少したためと考えられる。
【００３９】
次に、上述の実施例１と比較例１につき、図１０に示すようにはんだ組成の異なるものをそれぞれ４種類ずつ作成し、図８に示すようにインターポーザ６０を介して半導体チップ７０を搭載した。なお、インターポーザ６０は、厚さ０．４ｍｍのガラスセラミックス製のものを使用した。そして、はんだバンプ５１，５３のうち任意に１００個を抽出してバンプ内ボイドの発生の有無を調べることによりバンプ内ボイドの発生率を調べた（Ｘ−ＲＡＹ  ＴＶ  ＳＹＳＴＥＭ  ＳＭＸ−１００（島津製作所製））。また、各例の多層プリント配線板１０につき、動作クロックが１ＧＨｚの半導体チップ７０を搭載したときの誤動作の有無と、動作クロックが３ＧＨｚの半導体チップ７０を搭載したときの誤動作の有無を調べた。ここで、半導体チップ７０の誤動作の有無に関しては、半導体チップ７０のトランジスタの同時スイッチングを１００回繰り返してその間に誤動作が発生したかどうかを確認した。その結果を図１０のテーブルに示す。
【００４０】
このテーブルから明らかなように、鉛入りのはんだを使用した場合には、インターナルパッド４３がフィルドビアか否かによらず、バンプ内ボイドの発生率はゼロで半導体チップ７０の誤動作も見られなかった（実施例１Ａ、比較例１Ａ）。一方、鉛フリーはんだを使用した場合、インターナルパッド４３がフィルドビアのときにはバンプ内ボイドの発生率はゼロで半導体チップ７０の誤動作も見られなかったが（実施例１Ｂ〜１Ｄ）、インターナルパッド４３がフィルドビアでなく凹形状のままのときにはバンプ内ボイドが２０％以上発生し３ＧＨｚの半導体チップ７０の誤動作が見られた（比較例１Ｂ〜１Ｄ）。この結果から、はんだバンプ５１，５３として鉛フリーはんだを用いる場合には、インターナルパッド４３としてフィルドビアを採用する意義が高い。
【図面の簡単な説明】
【００４１】
【図１】半導体搭載基板の概略構成を示す断面図である。
【図２】パッド群の配置説明図である。
【図３】別のパッド群の配置説明図である。
【図４】多層プリント配線板の製造工程図（その１）である。
【図５】多層プリント配線板の製造工程図（その２）である。
【図６】多層プリント配線板の製造工程図（その３）である。
【図７】多層プリント配線板の製造工程図（その４）である。
【図８】インターポーザ付きの半導体搭載基板の概略構成を示す断面図である。
【図９】各実施例及び各比較例についての試験結果を表すテーブルである。
【図１０】実施例１及び比較例１のはんだ組成を変えたものについての試験結果を表すテーブルである。
【符号の説明】
【００４２】
１０…多層プリント配線板、２０…コア基板、２１…コア基板本体、２２…配線パターン、２４…スルーホール導体、３０…ビルドアップ層、３１…第１の樹脂絶縁層、３２…第１の導体層、３３…第１のビアホール、３４…第２の樹脂絶縁層、３５…第２の導体層、３６…フィルドビア、４０…パッド群、４１…エクスターナルパッド、４３…インターナルパッド、４５…ソルダーレジスト層、５１，５３…はんだバンプ、６０…インターポーザ、６１，６３，６５…はんだバンプ、６７…導体ポスト、７０…半導体チップ、８０…半導体搭載基板、Ａｅｘｔ…周縁領域、Ａｉｎｔ…中央領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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