(57)【要約】    【課題】  ＭＲヘッドに過電圧が印加されることによるＭＲヘッドの破壊を防止すること。    【解決手段】  本発明では、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生回路において、前記ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を有することにした。この端子間電圧制限回路は、前記ＭＲヘッドの両端に第１及び第２のトランジスタのソース端子を接続し、これら第１及び第２のトランジスタのゲート端子間にバイアス電圧を印加するように構成した。【選択図】      図１
2005267723.tif 000002
【特許請求の範囲】
【請求項１】
ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生回路において、
前記ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を有することを特徴とする再生回路。
【請求項２】
前記端子間電圧制限回路は、前記ＭＲヘッドの両端に第１及び第２のトランジスタのソース端子を接続し、これら第１及び第２のトランジスタのゲート端子間にバイアス電圧を印加するように構成したことを特徴とする請求項１に記載の再生回路。
【請求項３】
前記第１及び第２のトランジスタのドレイン端子に、前記第１及び第２のトランジスタのドレイン電位を等しくすることによってＭＲヘッドの両端に印加されるバイアス電圧を所定値に保持するように構成した帰還回路を接続したことを特徴とする請求項２に記載の再生回路。
【請求項４】
ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生装置において、
前記ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限手段を有することを特徴とする再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生回路及び再生装置に関するものである。
【背景技術】
【０００２】
従来より、記録媒体に磁気記録されたデータを再生する再生装置は、磁力に応じて抵抗値が変化する特性を有するＭＲ（Magneto Resistive）ヘッドに再生回路を接続して、記録媒体に記録されたデータをＭＲヘッドを用いて読込み、ＭＲヘッドで読込んだ信号を再生回路で増幅して出力するようにしていた。
【０００３】
この再生回路は、ＭＲヘッドで読込んだ信号を増幅して出力するための増幅回路と、ＭＲヘッドの端子間に所定のバイアス電圧を印加する電圧バイアス回路とで構成していた（たとえば、特許文献１参照。）。
【０００４】
たとえば、図２に示す再生回路11では、ＭＲヘッド12の両方の端子MRX,MRYに増幅回路13と電圧バイアス回路14とを接続している。
【０００５】
そして、増幅回路13は、ＭＲヘッド12の一方の端子MRXに増幅器AMP11の非反転入力端子をコンデンサC11を介して接続し、ＭＲヘッド12の他方の端子MRYに増幅器AMP11の反転入力端子をコンデンサC12を介して接続し、増幅器AMP11の出力端子に信号出力端子15,16を接続している。
【０００６】
また、増幅回路13は、ＭＲヘッド12の両端子MRX,MRYにトランジスタQ11,Q12をダイオード接続し、こららのトランジスタQ11,Q12をグランド端子GNDに接続して、ＭＲヘッド12の中点電位をグランド電位にクランプしている。
【０００７】
電圧バイアス回路14は、正電源端子VccにｐＭＯＳ型の第１のトランジスタP11のドレイン端子を接続し、この第１のトランジスタP11のソース端子にＭＲヘッド12の一方の端子MRXを接続し、さらには、このＭＲヘッド12の他方の端子MRYにｎＭＯＳ型の第２のトランジスタN11のドレイン端子を接続し、この第２のトランジスタN11のソース端子に負電源端子Veeを接続している。
【０００８】
また、電圧バイアス回路14は、正電源端子Vccに第１のトランジスタP11とカレントミラー接続したｐＭＯＳ型の第３のトランジスタP12のドレイン端子を接続し、この第３のトランジスタP12のソース端子及びゲート端子にｎＭＯＳ型の第４のトランジスタN12のドレイン端子を接続し、この第４のトランジスタN12のソース端子に負電源端子Veeを接続している。
【０００９】
さらに、電圧バイアス回路14は、ＭＲヘッド12の一方の端子MRXに基準電圧源E11を接続し、この基準電圧源E11に電圧電流変換器Gm11の反転入力端子を接続し、ＭＲヘッド12の他方の端子MRYに電圧電流変換器Gm11の非反転入力端子を接続し、この電圧電流変換器Gm11の出力端子に第２及び第４のトランジスタN11,N12のゲート端子とコンデンサC13とを接続し、このコンデンサC13に負電源端子Veeを接続している。
【００１０】
そして、電圧バイアス回路14は、ＭＲヘッド12の端子間の電圧が基準電圧源E11での電圧と等しくなるように電圧電流変換器Gm11の出力によって第２のトランジスタN11のゲート電位に帰還をかけることで、ＭＲヘッド12の両端に所定のバイアス電圧（ここでは、基準電圧源E11での電圧）を印加している。
【特許文献１】特開２００４−１４０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、ＭＲヘッド12を用いた再生装置では、記録媒体とＭＲヘッド12との間隔が数十ナノミリメートル程度と近接しているために、動作中にＭＲヘッド12が記録媒体上の突起に接触して加熱され、ＭＲヘッド12の抵抗が一時的に増大するといったサーマルアスペリティと呼ばれる現象が発生する場合があった。
【００１２】
そして、上記従来の再生装置に内蔵した再生回路では、ＭＲヘッド12の端子間で生じる電圧が何ら制限されていなかったために、サーマルアスペリティが発生した場合に、熱によってＭＲヘッド12の抵抗が増大するとともに、そのＭＲヘッド12の抵抗に相当する過大な電圧がＭＲヘッド12の端子間に発生し、その過大な電圧がＭＲヘッド12に印加されることよってＭＲヘッド12が破壊されてしまうおそれがあった。
【課題を解決するための手段】
【００１３】
そこで、請求項１に係る本発明では、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生回路において、前記ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を有することにした。
【００１４】
また、請求項２に係る本発明では、前記請求項１に係る本発明において、前記端子間電圧制限回路は、前記ＭＲヘッドの両端に第１及び第２のトランジスタのソース端子を接続し、これら第１及び第２のトランジスタのゲート端子間にバイアス電圧を印加するように構成することにした。
【００１５】
また、請求項３に係る本発明では、前記請求項２に係る本発明において、前記第１及び第２のトランジスタのドレイン端子に、前記第１及び第２のトランジスタのドレイン電位を等しくすることによってＭＲヘッドの両端に印加されるバイアス電圧を所定値に保持するように構成した帰還回路を接続することにした。
【００１６】
また、請求項４に係る本発明では、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生装置において、前記ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限手段を有することにした。
【発明の効果】
【００１７】
そして、本発明では、以下に記載する効果を奏する。
【００１８】
すなわち、請求項１に係る本発明では、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生回路において、ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を有することにしているため、サーマルアスペリティが発生した場合などのようにＭＲヘッドの抵抗が増大しても、ＭＲヘッドに過大な電圧が印加されることがなくなり、過大な電圧の印加に起因するＭＲヘッドの破壊を未然に防止することができる。
【００１９】
また、請求項２に係る本発明では、ＭＲヘッドの両端に第１及び第２のトランジスタのソース端子を接続し、これら第１及び第２のトランジスタのゲート端子間にバイアス電圧を印加することによって端子間電圧制限回路を構成しているため、端子間電圧制限回路の回路規模を小さくすることができ、再生回路に端子間電圧制限回路を設けることによる回路規模の増大やコストの増大を抑制することができる。
【００２０】
また、請求項３に係る本発明では、第１及び第２のトランジスタのドレイン電位を等しくすることによってＭＲヘッドの両端に印加されるバイアス電圧を所定値に保持するように構成した帰還回路を第１及び第２のトランジスタのドレイン端子に接続しているため、ＭＲヘッドに印加するバイアス電圧を常に一定に保持することができ、再生回路の特性を向上させることができる。
【００２１】
また、請求項４に係る本発明では、ＭＲヘッドを用いて記録媒体に記録されたデータを再生する再生装置において、ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限手段を有することにしているため、サーマルアスペリティが発生した場合などのようにＭＲヘッドの抵抗が増大しても、ＭＲヘッドに過大な電圧が印加されることがなくなり、過大な電圧の印加に起因するＭＲヘッドの破壊を未然に防止することができ、再生装置の故障を未然に防止することができる。
【発明を実施するための最良の形態】
【００２２】
本発明に係る再生装置は、ハードディスクなどの記録媒体に磁気記録されたデータを磁力に応じて抵抗値が変化する特性を有するＭＲ（Magneto Resistive）ヘッドを用いて再生するための再生回路を内蔵している。
【００２３】
そして、再生回路には、ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を設けている。
【００２４】
このように、本発明に係る再生装置では、ＭＲヘッドの端子間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路を設けているために、サーマルアスペリティが発生した場合などのようにＭＲヘッドの抵抗が増大しても、ＭＲヘッドに過大な電圧が印加されることがなくなり、過大な電圧の印加に起因するＭＲヘッドの破壊を未然に防止することができ、再生装置の故障を未然に防止することができる。
【００２５】
以下に、本発明に係る再生回路の具体的な構成について図面を参照しながら説明する。
【００２６】
本発明に係る再生回路１は、図１に示すように、ＭＲヘッド２の端子MRX,MRYの間に所定のバイアス電圧を印加する電圧バイアス回路３と、ＭＲヘッド２で読込んだ信号を増幅して出力するための増幅回路４としての増幅器AMP1とで構成している。図中、7,8は信号出力端子である。
【００２７】
電圧バイアス回路３は、正電源端子Vccに電流源I1を接続し、この電流源I1にｎＭＯＳ型の第１のトランジスタN1のドレイン端子を接続し、この第１のトランジスタN1のソース端子にＭＲヘッド２の一方の端子MRXと電流源I2とを接続し、この電流源I2に負電源端子Veeを接続し、さらには、正電源端子Vccに電流源I3を接続し、この電流源I3にｎＭＯＳ型の第２のトランジスタN2のドレイン端子を接続し、この第２のトランジスタN2のソース端子にＭＲヘッド２の他方の端子MRYと電流源I4とを接続し、この電流源I4に負電源端子Veeを接続している。
【００２８】
なお、ここでは電流源I1〜I4が通電する電流値は全て同一としているが、外部から電流源I1〜I4の通電電流量をそれぞれ個別に制御できるように構成することもできる。
【００２９】
また、電圧バイアス回路３は、第１のトランジスタN1のゲート端子にバイアス電圧V1を発生する電圧源E1の一端を接続し、この電圧源E1の他端に第２のトランジスタN2のゲート端子と電圧V2を発生する電圧源E2とを接続し、この電圧源E2にグランド端子GNDを接続している。
【００３０】
この電圧バイアス回路３には、ＭＲヘッド２の両端に印加されるバイアス電圧V1を保持するための帰還回路５を接続している。
【００３１】
帰還回路５は、正電源端子Vccと第１のトランジスタN1のドレイン端子との間に第１の抵抗R1を接続するとともに、第１のトランジスタN1のドレイン端子に電圧電流変換器Gm1の反転入力端子を接続する一方、正電源端子Vccと第２のトランジスタN2のドレイン端子との間に第２の抵抗R2を接続するとともに、第２のトランジスタN2のドレイン端子に電圧電流変換器Gm1の非反転入力端子を接続し、この電圧電流変換器Gm1の出力端子にｎＭＯＳ型の第３のトランジスタN3のゲート端子とコンデンサC1とを接続し、このコンデンサC1を負電源端子Veeに接続するとともに、第３のトランジスタN3のドレイン端子を第２のトランジスタN2のソース端子に接続し、また、第３のトランジスタN3のソース端子を負電源端子Veeに接続している。なお、第１及び第２の抵抗R1,R2の抵抗値は同一としている。
【００３２】
そして、帰還回路５は、電圧電流変換器Gm1で第１及び第２のトランジスタN1,N2のドレイン電位が等しくなるように第３のトランジスタN3のゲート端子に帰還をかけ、ＭＲヘッド２の両端子MRX,MRYの電位差がバイアス電圧V1に等しくなるようにしている。
【００３３】
すなわち、ＭＲヘッド２に流れるバイアス電流ibが小さくてＭＲヘッド２の両端子MRX,MRYの電位差がバイアス電圧V1よりも小さいと、第１のトランジスタN1のゲート電位が第２のトランジスタN2のゲート電位よりも高いことから、第３のトランジスタN3のドレイン電流が第２のトランジスタN2よりも第１のトランジスタN１のほうにより多く流れ、それによって、第１の抵抗R1での降下電圧のほうが第２の抵抗R2での降下電圧よりも大きくなり、電圧電流変換器Gm1の反転入力端子の電位が非反転入力端子の電位よりも低くなり、その結果、電圧電流変換器Gm1によって第３のトランジスタN3のゲート電位が上昇され、それに伴って、第３のトランジスタN3のドレイン電流が増大してバイアス電流ibも増大する。このバイアス電流ibの増大は、ＭＲヘッド２の両端子MRX,MRYの電位差がバイアス電圧V1と等しくなって電圧電流変換器Gm1の反転入力端子の電位と非反転入力端子の電位とが等しくなるまで続き、これによって、ＭＲヘッド２の両端子MRX,MRYに印加される電圧を一定に保持している。
【００３４】
このように、電圧バイアス回路３は、第１及び第２のトランジスタN1,N2のソース端子にＭＲヘッド２の両方の端子MRX,MRYを接続するとともに、これら第１及び第２のトランジスタN1,N2のゲート端子間に電圧源E1を接続することによって、ＭＲヘッド２の両端子MRX,MRYにバイアス電圧V1を印加するようにしている。
【００３５】
しかも、この電圧バイアス回路３では、ＭＲヘッド２の両方の端子MRX,MRYに第１及び第２のトランジスタN1,N2のソース端子を接続し、これら第１及び第２のトランジスタN1,N2のゲート端子間にバイアス電圧V1を印加することによって、ＭＲヘッド２の端子MRX,MRYの間で生じる電圧が所定範囲内に収まるように制限しており、これによってＭＲヘッド２の端子MRX,MRYの間で生じる電圧を所定範囲内に制限するための端子間電圧制限回路６を形成している。
【００３６】
すなわち、ＭＲヘッド２の端子MRXの電圧は、第１のトランジスタN1のゲート・ソース間電圧をVgs1とすると、V1＋V2−Vgs1と表され、一方、ＭＲヘッド２の端子MRYの電圧は、第２のトランジスタN2のゲート・ソース間電圧をVgs2とすると、V2−Vgs2と表され、その結果、ＭＲヘッド２の両方の端子MRX,MRYの間の電圧は、V1＋Vgs2−Vgs1に制限されることになる。
【００３７】
ここで、ＭＯＳ型トランジスタのゲート・ソース間電圧Vgsは、
Vgs＝（２・Id／β）1/2＋Vth
と表される。ここで、Idはドレイン電流、Vthは閾値電圧、βは半導体の製造プロセスとサイズによって決定される定数であり、β＝μ・Cox・Ｗ／Ｌと表せ、μはキャリアの移動度、Coxは単位面積あたりのゲート容量、Ｗはゲート幅、Ｌはゲート長である。
【００３８】
そのため、第１のトランジスタN1のゲート・ソース間電圧Vgs1は、電流源I3での通電電流値をi3とすると、
Vgs1＝（２・i3／β）1/2＋Vth
と表され、また、第２のトランジスタN2のゲート・ソース間電圧Vgs2は、電流源I4での通電電流値をi4とすると、
Vgs2＝（２・（２・ib＋i4）／β）1/2＋Vth
と表され、その結果、ＭＲヘッド２の両方の端子MRX,MRYの間の電圧は、
V1＋Vgs1−Vgs2＝V1＋（２・（２・ib＋i4）／β）1/2−（２・i3／β）1/2
と表され、これを整理すると、
V1＋Vgs1−Vgs2＝V1＋（２／β）1/2・[（２・ib＋i4）1/2−i31/2]
となる。
【００３９】
したがって、上式の第２項がＭＲヘッド２に印加される過電圧であり、ＭＲヘッド２に印加される電圧は上式の値に制限される。
【００４０】
そして、上式の第２項からわかるように、第１及び第２のトランジスタN1,N2のゲート幅とゲート長との比Ｗ／Ｌを大きくすることによってβを大きくしたり、電流源I3,I4での通電電流値i3,i4をバイアス電流ibに比べて十分に大きく設定しておくことで、ＭＲヘッド２に印加される過電圧を低減させることができる。
【００４１】
以上に説明したように、上記構成の再生回路１では、ＭＲヘッド２に端子間電圧制限回路６を接続しているために、サーマルアスペリティが発生した場合などのようにＭＲヘッド２の抵抗が増大しても、ＭＲヘッド２に過大な電圧が印加されることがなくなり、過大な電圧の印加に起因するＭＲヘッド２の破壊を未然に防止することができる。これは、現在広く使用されているＡＭＲ（Anisotropic Magneto Resistive）ヘッドやＧＭＲ（Giant Magneto Resistive）ヘッドに適用できるとともに、今後使用されていくことが予想されているＴＭＲ（Tunnel Magneto Resistive）ヘッドにも適用でき、特にＴＭＲヘッドでは抵抗値が高いために有効な技術である。
【００４２】
また、上記構成の再生回路１では、ＭＲヘッド２の両端に第１及び第２のトランジスタN1,N2のソース端子を接続し、これら第１及び第２のトランジスタN1,N2のゲート端子間にバイアス電圧V1を印加することによって端子間電圧制限回路６を構成しているために、端子間電圧制限回路６の回路規模を小さくすることができ、再生回路１に端子間電圧制限回路６を設けることによる回路規模の増大やコストの増大を抑制することができる。
【００４３】
さらに、上記構成の再生回路１では、第１及び第２のトランジスタN1,N2のドレイン電位を等しくすることによってＭＲヘッド２の両端に印加されるバイアス電圧V1を所定値に保持するように構成した帰還回路５を第１及び第２のトランジスタN1,N2のドレイン端子に接続しているため、ＭＲヘッド２に印加するバイアス電圧V1を常に一定に保持することができ、再生回路１の特性を向上させることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る再生回路を示す回路図。
【図２】従来の再生回路を示す回路図。
【符号の説明】
【００４５】
１  再生回路
２  ＭＲヘッド
３  電圧バイアス回路
４  増幅回路
５  帰還回路
６  端子間電圧制限回路
MRX,MRY  端子
Vcc  正電源端子
Vee  負電源端子
N1  第１のトランジスタ
N2  第２のトランジスタ
N3  第３のトランジスタ
I1〜I2  電流源
E1,E2  電圧源
R1,R2  抵抗
Gm1  電圧電流変換器
C1  コンデンサ
【図１】
2005267723.tif 000003
【図２】
2005267723.tif 000004