(57)【要約】【課題】サリサイド構造において、シリサイド膜の底面と、ソース／ドレイン領域と半導体基板の接合面との距離を十分に確保でき、ジャンクションリークマージンの大きな電界効果トランジスタを含む半導体装置及びその製造方法を提供する。【解決手段】半導体基板１１に形成され、素子が形成される素子領域を電気的に分離する素子分離領域１２と、素子領域内の半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート絶縁膜１３下に形成されるチャネル領域を挟むように、半導体基板１１の表面領域に互いに離隔して形成されたソース／ドレイン領域１６と、ゲート電極１４の両側面上に形成されたゲート側壁膜１７と、ソース／ドレイン領域１６上に、素子分離領域１２と離隔して形成されたシリサイド膜１８とから構成される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成され、素子が形成される素子領域を電気的に分離する素子分離領域と、
前記素子領域内の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下に形成されるチャネル領域を挟むように、前記半導体基板の表面領域に互いに離隔して形成されたソース／ドレイン領域と、
前記ゲート電極の両側面上に形成されたゲート側壁膜と、
前記ソース／ドレイン領域上に、前記素子分離領域と離隔して形成されたシリサイド膜と、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板に形成され、素子が形成される素子領域を電気的に分離する素子分離領域と、
前記素子領域内の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された第１のシリサイド膜と、
前記ゲート絶縁膜下に形成されるチャネル領域を挟むように、前記半導体基板の表面領域に互いに離隔して形成されたソース／ドレイン領域と、
前記ゲート電極の両側面上及び前記第１のシリサイド膜の両側面上に形成されたゲート側壁膜と、
前記ソース／ドレイン領域上に、前記素子分離領域と離隔して形成された第２のシリサイド膜と、
を具備することを特徴とする半導体装置。
【請求項３】
前記ゲート絶縁膜下に形成される前記チャネル領域と前記ソース／ドレイン領域との間には、前記ソース／ドレイン領域より前記半導体基板表面からの深さが浅いエクステンション領域が形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板に、素子が形成される素子領域を区画する素子分離領域を形成する工程と、
前記素子領域内の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面領域に、エクステンション領域を形成する工程と、
前記ゲート電極の両側面上にゲート側壁膜を形成する工程と、
前記ゲート側壁膜の外側の前記半導体基板の表面領域に、ソース／ドレイン領域を形成する工程と、
前記ゲート電極上、前記ゲート側壁膜上、及び前記ソース／ドレイン領域上に金属膜を形成する工程と、
前記金属膜を異方性エッチング法により除去して、前記ゲート側壁膜の側面上のみに、前記素子分離領域と離隔した前記金属膜を残す工程と、
前記ソース／ドレイン領域上に残された前記金属膜をシリサイド化し、前記ソース／ドレイン領域上に前記素子分離領域と離隔したシリサイド膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板に、素子が形成される素子領域を区画する素子分離領域を形成する工程と、
前記素子領域内の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極と前記ゲート電極上のキャップ膜を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面領域に、エクステンション領域を形成する工程と、
前記ゲート電極の両側面上及び前記キャップ膜の両側面上に、ゲート側壁膜を形成する工程と、
前記ゲート側壁膜の外側の前記半導体基板の表面領域に、ソース／ドレイン領域を形成する工程と、
前記ゲート電極上の前記キャップ膜を除去する工程と、
前記ゲート電極上、前記ゲート側壁膜上、及び前記ソース／ドレイン領域上に金属膜を形成する工程と、
前記金属膜を異方性エッチング法により除去して、前記ゲート側壁膜の側面上に前記素子分離領域と離隔した前記金属膜を残すと共に、前記ゲート電極上に前記金属膜を残す工程と、
前記ソース／ドレイン領域上及び前記ゲート電極上に残された前記金属膜をシリサイド化し、前記ソース／ドレイン領域上に前記素子分離領域と離隔した第１のシリサイド膜を形成すると共に、前記ゲート電極上に第２のシリサイド膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、サリサイド(Salicide: Self-aligned silicide)構造を用いた電界効果トランジスタを含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
サリサイド構造を用いたトランジスタは、コンタクトジャンクションやゲート電極上の寄生抵抗を低減する方法として最も良く使われている構造である（例えば、特許文献１参照）。
【０００３】
サリサイド構造は以下のようなものである。図１５に示すように、ゲート電極１０１を加工した後、シリサイド材料と反応しない酸化膜等の絶縁膜をゲート電極１０１の側面にゲート側壁膜１０２として残し、この構造上にシリサイド形成用の金属膜を形成する。そして、熱反応によってシリコンと金属を反応させて、露出しているソース／ドレイン領域１０３上にシリサイド膜１０４をセルフアライン的に形成する。
【特許文献１】特開平１１−８３８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、近年、デバイスのスケーリング（縮小化）が進み、コンタクトジャンクションのシャロー化（浅い接合形成）が必要とされているが、シリサイド反応層自身をスケーリングすることは難しく、ソース／ドレイン領域のスケーリングを阻害する要因の一つになっている。特に、ＳＴＩ（Shallow Trench Isolation）を用いた素子分離領域１０５の端部近傍の素子領域では、イオン注入や拡散現象を端部から離れた平坦部と同じ深さに制御することが難しいため、サリサイド構造を形成した場合、ソース／ドレイン領域１０３と半導体基板１０６との接合面におけるジャンクションリークに対するマージンが劣化してしまう。
【０００５】
そこでこの発明は、前記課題に鑑みてなされたものであり、サリサイド構造において、シリサイド膜の底面と、ソース／ドレイン領域と半導体基板の接合面との距離を十分に確保でき、ジャンクションリークマージンの大きな電界効果トランジスタを含む半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、この発明の一実施形態の半導体装置は、半導体基板に形成され、素子が形成される素子領域を電気的に分離する素子分離領域と、前記素子領域内の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜下に形成されるチャネル領域を挟むように、前記半導体基板の表面領域に互いに離隔して形成されたソース／ドレイン領域と、前記ゲート電極の両側面上に形成されたゲート側壁膜と、前記ソース／ドレイン領域上に、前記素子分離領域と離隔して形成されたシリサイド膜とを具備することを特徴とする。
【０００７】
また、この発明の一実施形態の半導体装置の製造方法は、半導体基板に、素子が形成される素子領域を区画する素子分離領域を形成する工程と、前記素子領域内の前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板の表面領域に、エクステンション領域を形成する工程と、前記ゲート電極の両側面上にゲート側壁膜を形成する工程と、前記ゲート側壁膜の外側の前記半導体基板の表面領域に、ソース／ドレイン領域を形成する工程と、前記ゲート電極上、前記ゲート側壁膜上、及び前記ソース／ドレイン領域上に金属膜を形成する工程と、前記金属膜を異方性エッチング法により除去して、前記ゲート側壁膜の側面上のみに、前記素子分離領域と離隔した前記金属膜を残す工程と、前記ソース／ドレイン領域上に残された前記金属膜をシリサイド化し、前記ソース／ドレイン領域上に前記素子分離領域と離隔したシリサイド膜を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００８】
この発明によれば、サリサイド構造において、シリサイド膜の底面と、ソース／ドレイン領域と半導体基板の接合面との距離を十分に確保でき、ジャンクションリークマージンの大きな電界効果トランジスタを含む半導体装置及びその製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１実施形態］
まず、この発明の第１実施形態の半導体装置としてのＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）について説明する。
【００１１】
図１は、第１実施形態のＭＯＳＦＥＴの構造を示す断面図である。図２は、前記ＭＯＳＦＥＴの平面図であり、前記図１は図２中の１−１線に沿った断面構造を示している。
【００１２】
図１に示すように、シリコン半導体基板１１には、素子分離領域１２とこの素子分離領域で囲まれた素子領域が形成されている。素子領域は、素子（ここではＭＯＳＦＥＴ）が形成される領域であり、素子分離領域１２により電気的に絶縁分離されている。素子領域内の半導体基板１１上には、ゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはゲート電極１４が形成されている。
【００１３】
さらに、ゲート絶縁膜１３下の半導体基板１１に形成されるチャネル領域を挟むように、エクステンション領域１５及びソース／ドレイン領域１６がそれぞれ形成されている。エクステンション領域１５は、半導体基板１１と逆導電型の浅い拡散層から構成される。ソース／ドレイン領域１６は、半導体基板１１と逆導電型でエクステンション領域１５より深い拡散層から構成される。ゲート電極１４の両側面上には、ゲート側壁絶縁膜１７が形成されている。さらに、ゲート側壁絶縁膜１７の外側のソース／ドレイン領域１６上には、素子分離領域１２から離れてシリサイド膜１８が形成されている。
【００１４】
ここで、通常、ＭＯＳＦＥＴでは、図１に示すように素子分離領域１２近傍のソース／ドレイン領域１６は基板表面から浅く形成されている。すなわち、半導体基板１１とソース／ドレイン領域１６との間に形成されるｐｎ接合面は基板表面から浅くなっている。図１に示した構造を持つＭＯＳＦＥＴでは、シリサイド膜１８が素子分離領域１２の端部から離れて配置されている。これにより、素子分離領域１２近傍のソース／ドレイン領域１６の浅い部分にシリサイド膜１８が形成されないため、半導体基板１１とソース／ドレイン領域１６とのｐｎ接合面に生じるジャンクションリーク電流を低減することができる。すなわち、前記ＭＯＳＦＥＴは、コンタクト接合層の浅い部分のジャンクションリークマージンを向上させることができる。
【００１５】
図２に示した平面図で説明すると、ゲート側壁絶縁膜１７に沿ってシリサイド層１８が形成されており、シリサイド膜１８はゲート長方向において素子分離領域１２と接触していない。言い換えると、素子分離領域１２とソース／ドレイン領域１６とが接するゲート配線に平行な領域において、シリサイド膜１８が素子分離領域１２と離隔して配置されている。このため、素子分離領域１２近傍における半導体基板１１とソース／ドレイン領域１６とのｐｎ接合面が浅い領域に、シリサイド膜１８が形成されないため、シリサイド膜１８の底面とｐｎ接合面との距離を確保でき、ｐｎ接合面におけるジャンクションリーク電流の増加を抑えることができる。
【００１６】
以上説明したように第１実施形態では、素子分離絶縁膜の端部近傍にサリサイド膜を形成せず、ソース／ドレイン領域を構成する拡散層の接合深さが浅くなる可能性のある素子分離絶縁膜の端部を避けてサリサイド膜を形成している。これにより、サリサイド膜底面と接合面（ソース／ドレイン領域と基板との境界面）との距離を十分に確保できるため、ジャンクションリークマージンの大きなＭＯＳＦＥＴを形成することが可能である。
【００１７】
次に、前記第１実施形態のＭＯＳＦＥＴの製造方法について説明する。図３〜図７は、第１実施形態のＭＯＳＦＥＴの製造方法を示す各工程の断面図である。
【００１８】
まず、図３に示すように、通常のＭＯＳＦＥＴの形成プロセスにより、素子分離構造、ゲート構造、ゲート側壁構造、ソース／ドレイン拡散層を形成する。詳述すると、以下のようになる。シリコン半導体基板１１に素子分離領域１２を形成し、この素子分離領域１２により区画された素子領域を形成する。素子分離領域１２は、例えば、ＳＴＩ（Shallow Trench Isolation）から構成される。ＳＴＩは、基板に浅く掘られた溝にシリコン酸化膜などの絶縁膜が埋め込まれたものである。さらに、素子領域の半導体基板１１上に、ゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にゲート電極１４を形成する。前記ゲート絶縁膜１３は、例えば、熱酸化法により形成されたシリコン酸化膜から構成され、前記ゲート電極１４はポリシリコン膜から構成される。
【００１９】
続いて、ゲート電極１４をマスクとして、半導体基板１１と逆導電型の不純物をイオン注入法により導入し、ゲート電極１４両側の半導体基板１１の表面領域に、エクステンション領域１５を形成する。さらに、前記構造上にシリコン酸化膜あるいはシリコン窒化膜などの絶縁膜を形成し、異方性エッチング、例えばＲＩＥ法によって前記絶縁膜を除去して、ゲート電極１４の両側面上に、ゲート側壁絶縁膜１７を形成する。ゲート電極１４及ゲート側壁絶縁膜１７をマスクとして、半導体基板１１と逆導電型の不純物をイオン注入法により導入し、ゲート側壁絶縁膜１７外側の半導体基板１１の表面領域に、ソース／ドレイン領域１６を形成する。前述したように、前記エクステンション領域１５は浅い拡散層から構成され、ソース／ドレイン領域１６はエクステンション領域１５より深い拡散層から構成される。
【００２０】
次に、図４に示すように、図３に示した構造上に、スパッタ法あるいはＣＶＤ法等によりサリサイド形成用の金属膜１９を形成する。サリサイド形成用の金属膜としては、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）やこれらの積層膜が用いられる。
【００２１】
続いて、図５に示すように、異方性エッチング、例えばＲＩＥ法によって金属膜１９を除去して、ゲート側壁絶縁膜１７の両側面上のみに金属膜１９を残す。このとき、金属膜１９は、素子分離領域１２に接触しておらず、素子分離領域１２と所定距離だけ離隔して配置される。
【００２２】
次に、図５に示した構造を持つ半導体基板に、サリサイドを形成するための熱処理を行う。これにより、ソース／ドレイン領域１６を構成するシリコンと金属膜１９を構成する元素とを反応させ、ソース／ドレイン領域１６上の金属膜１９をシリサイド化する。こうして、図６に示すように、ソース／ドレイン領域１６上にシリサイド膜１８を形成する。
【００２３】
その後、硫酸と過酸化水素水を混合した熱硫酸化水（ＳＨ）等を用いて、金属膜１９の未反応部分を選択的にエッチング除去する。これにより、図７に示すように、素子分離領域１２の端部から離れ、かつゲート側壁絶縁膜１７に沿うように、ソース／ドレイン領域１６上にシリサイド膜１８を残す。
【００２４】
前記製造方法では、全面にシリサイド形成用の金属を成膜した後、ＲＩＥ法により異方性エッチングを行い、ゲート側壁膜近傍のみに素子分離領域（例えばＳＴＩ）と離隔した金属膜を残す。これにより、その後の熱工程によるサリサイド化によって、ゲート側壁膜近傍のみにセルフアライン的にシリサイド膜を形成でき、素子分離領域近傍にシリサイド膜が形成されないようにする。この結果、前記製造方法にて形成されたＭＯＳＦＥＴでは、ソース／ドレイン領域を構成する拡散層のｐｎ接合面に生じるジャンクションリーク電流を低減することができる。
【００２５】
［第２実施形態］
次に、この発明の第２実施形態の半導体装置としてのＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）について説明する。
【００２６】
図８は、第２実施形態のＭＯＳＦＥＴの構造を示す断面図である。図８に示すように、ゲート電極１４上にはシリサイド膜１８が形成されている。その他の構成は、前記第１実施形態と同様である。このようなＭＯＳＦＥＴでは、ゲート電極における配線抵抗を低減でき、素子特性を向上させることができる。
【００２７】
次に、前記第２実施形態のＭＯＳＦＥＴの製造方法について説明する。図９〜図１４は、第２実施形態のＭＯＳＦＥＴの製造方法を示す各工程の断面図である。
【００２８】
まず、図９に示すように、通常のＭＯＳＦＥＴの形成プロセスにより、素子分離構造、ゲート構造、ゲート側壁構造、ソース／ドレイン拡散層を形成する。このとき、ゲート構造の加工時に、ゲート電極１４上に、後の工程でゲート側壁絶縁膜１７及び素子分離領域１２とエッチング選択比がとれる材料を堆積し、ゲート電極１４の加工と同時にパターニングしキャップ膜２０を形成しておく。ゲート側壁絶縁膜１７及び素子分離領域１２とエッチング選択比がとれる材料としては、例えばゲート側壁絶縁膜１７と素子分離領域１２にシリコン酸化膜を用いた場合は、シリコン窒化膜が用いられる。その他、素子分離領域１２、ゲート絶縁膜１３、エクステンション領域１５、ゲート側壁絶縁膜１７、及びソース／ドレイン領域１６の形成方法は、前記第１実施形態と同様である。
【００２９】
次に、図１０に示すように、ゲート電極１４上のキャップ膜２０のみを選択的に除去する。続いて、図１１に示すように、図１０に示した構造上に、スパッタ法あるいはＣＶＤ法等によりサリサイド形成用の金属膜１９を形成する。サリサイド形成用の金属膜としては、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）やこれらの積層膜が用いられる。
【００３０】
次に、図１２に示すように、異方性エッチング、例えばＲＩＥ法によって金属膜１９を除去して、ゲート側壁絶縁膜１７の両側面上及びゲート電極１４上のみに金属膜１９を残す。このとき、金属膜１９は、素子分離領域１２に接触しておらず、素子分離領域１２と所定距離だけ離隔して配置される。
【００３１】
次に、図１２に示した構造を持つ半導体基板に、サリサイドを形成するための熱処理を行う。これにより、ソース／ドレイン領域（シリコン基板）１６及びゲート電極（ポリシリコン膜）１４を構成するシリコンと金属膜１９を構成する元素とを反応させ、ソース／ドレイン領域１６上及びゲート電極１４上の金属膜１９をシリサイド化する。こうして、図１３に示すように、ソース／ドレイン領域１６上及びゲート電極１４上にシリサイド膜１８を形成する。
【００３２】
その後、硫酸と過酸化水素水を混合した熱硫酸化水（ＳＨ）等を用いて、金属膜１９の未反応部分を選択的にエッチング除去する。これにより、図１４に示すように、素子分離領域１２の端部から離れ、かつゲート側壁絶縁膜１７に沿うように、ソース／ドレイン領域１６上にシリサイド膜１８を残す。これと共に、ゲート電極１４上にもシリサイド膜１８を残す。
【００３３】
前記製造方法では、ゲート電極上にキャップ膜を形成し、ゲート電極の両側面上及びキャップ膜の両側面上にゲート側壁絶縁膜を形成した後、キャップ膜を除去する。続いて、全面にシリサイド形成用の金属膜を成膜した後、ＲＩＥ法により異方性エッチングを行い、ゲート側壁膜近傍に素子分離領域（例えばＳＴＩ）と離隔した金属膜を残すと共に、ゲート電極上にも金属膜を残す。これにより、その後の熱工程によるサリサイド化によって、ゲート側壁膜近傍のソース／ドレイン領域上及びゲート電極上のみにセルフアライン的にシリサイド膜を形成でき、素子分離領域近傍にシリサイド膜が形成されないようにする。この結果、前記製造方法にて形成されたＭＯＳＦＥＴでは、ソース／ドレイン領域を構成する拡散層のｐｎ接合面に生じるジャンクションリーク電流を低減することができ、さらにゲート電極の配線抵抗を低減することができる。
【００３４】
なお、前述した各実施形態は、ｎチャネルＭＯＳトランジスタ、及びｐチャネルＭＯＳトランジスタのいずれに対しても適用可能であることはいうまでもない。
【００３５】
また、前記各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前記各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００３６】
【図１】この発明の第１実施形態のＭＯＳＦＥＴの構造を示す断面図である。
【図２】この発明の前記第１実施形態のＭＯＳＦＥＴの平面図である。
【図３】この発明の前記第１実施形態のＭＯＳＦＥＴの製造方法を示す第１工程の断面図である。
【図４】この発明の前記第１実施形態のＭＯＳＦＥＴの製造方法を示す第２工程の断面図である。
【図５】この発明の前記第１実施形態のＭＯＳＦＥＴの製造方法を示す第３工程の断面図である。
【図６】この発明の前記第１実施形態のＭＯＳＦＥＴの製造方法を示す第４工程の断面図である。
【図７】この発明の前記第１実施形態のＭＯＳＦＥＴの製造方法を示す第５工程の断面図である。
【図８】この発明の第２実施形態のＭＯＳＦＥＴの構造を示す断面図である。
【図９】この発明の前記第２実施形態のＭＯＳＦＥＴの製造方法を示す第１工程の断面図である。
【図１０】この発明の前記第２実施形態のＭＯＳＦＥＴの製造方法を示す第２工程の断面図である。
【図１１】この発明の前記第２実施形態のＭＯＳＦＥＴの製造方法を示す第３工程の断面図である。
【図１２】この発明の前記第２実施形態のＭＯＳＦＥＴの製造方法を示す第４工程の断面図である。
【図１３】この発明の前記第２実施形態のＭＯＳＦＥＴの製造方法を示す第５工程の断面図である。
【図１４】この発明の前記第２実施形態のＭＯＳＦＥＴの製造方法を示す第６工程の断面図である。
【図１５】従来のＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
【００３７】
１１…シリコン半導体基板、１２…素子分離領域、１３…ゲート絶縁膜、１４…ゲート電極、１５…エクステンション領域、１６…ソース／ドレイン領域、１７…ゲート側壁絶縁膜、１８…シリサイド膜、１９…金属膜、２０…キャップ膜、１０１…ゲート電極、１０２…ゲート側壁膜、１０３…ソース／ドレイン領域、１０４…シリサイド膜、１０５…素子分離領域、１０６…半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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