(57)【要約】【課題】  侵入した正の低電圧の静電気を速やかに放電する。【解決手段】  スイッチング素子としての薄膜トランジスタ４の静電気による実際の不良について解析したところ、正の静電気が侵入した場合のみであったことに基づいて、走査ライン用静電保護素子ライン９と各走査ライン５との間に、走査ライン５から走査ライン用静電気保護ライン９に向けての導通のみを許容するダイオード接続型の走査ライン用静電気保護用薄膜トランジスタ１１を設けることにより、走査ライン５に外部から何らかの理由により侵入した正の静電気の電圧が比較的低くても、走査ライン用静電気保護用薄膜トランジスタ１１がオン状態となり、走査ライン５に侵入した正の低電圧の静電気を走査ライン用静電気保護ライン９に速やかに放電することができる。【選択図】  図１
2005093459.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査ラインと複数のデータラインがマトリクス状に形成され、各交点近傍にスイッチング素子と該スイッチング素子に接続された表示素子が配置された表示領域の周囲に、前記走査ライン相互および前記データライン相互を接続する静電気保護ライン、および前記各走査ラインと前記静電気保護ライン間および前記各データラインと前記静電気保護ライン間に静電気保護素子が配置された表示パネルであって、前記各走査ラインと前記静電気保護ライン間に配置された前記静電気保護素子は、前記走査ラインに生じた静電気によって導通し、該静電気を前記走査ラインから前記静電気保護ラインに向けて流すダイオード接続型の薄膜トランジスタであることを特徴とする表示パネルの静電気保護構造。
【請求項２】
請求項１に記載の発明において、前記各走査ラインと前記静電気保護ライン間に前記ダイオード接続型の薄膜トランジスタと並列にフローティングゲート型の薄膜トランジスタが配置されていることを特徴とする表示パネルの静電気保護構造。
【請求項３】
請求項１に記載の発明において、前記各走査ライン相互を接続する前記静電気保護ラインの一端に該静電気保護ラインを共通電位に接続する薄膜抵抗素子が設けられていることを特徴とする表示パネルの静電気保護構造。
【請求項４】
請求項３に記載の発明において、前記表示領域の周囲に共通ラインが形成され、前記薄膜抵抗素子が該共通ラインを介して共通電位に接続されていることを特徴とする表示パネルの静電気保護構造。
【請求項５】
請求項１に記載の発明において、前記ダイオード接続型の薄膜トランジスタは、前記走査ラインが高電位となった時に導通する薄膜トランジスタであることを特徴とする表示パネルの静電気保護構造。
【請求項６】
請求項５に記載の発明において、前記ダイオード接続型の薄膜トランジスタは、ｎ型ＭＯＳトランジスタであることを特徴とする表示パネルの静電気保護構造。
【請求項７】
請求項１に記載の発明において、前記各データラインと前記静電気保護ライン間に配置された前記静電気保護素子は、フローティングゲート型の薄膜トランジスタであることを特徴とする表示パネルの静電気保護構造。
【請求項８】
アクティブ基板と対向基板とがほぼ方形枠状のシール材を介して貼り合わされ、前記アクティブ基板に、マトリックス状に配置された複数の画素電極、前記各画素電極に接続された薄膜トランジスタ、前記各薄膜トランジスタに走査信号を供給するための走査ラインおよび前記各薄膜トランジスタにデータ信号を供給するためのデータラインが設けられ、前記対向基板に対向電極が設けられた表示パネルにおいて、前記アクティブ基板にデータライン用静電気保護ラインが前記データラインに直交して設けられ、前記データライン用静電気保護ラインと前記各データラインとの間にフローティングゲート型のデータライン用静電気保護用薄膜トランジスタが設けられていることを特徴とする表示パネルの静電気保護構造。
【請求項９】
請求項８に記載の発明において、前記データライン用静電気保護ラインと前記対向電極との間に薄膜抵抗素子が設けられていることを特徴とする表示パネルの静電気保護構造。
【請求項１０】
請求項９に記載の発明において、前記薄膜抵抗素子は前記アクティブ基板に設けられ、前記薄膜抵抗素子と前記対向電極とは基板間導通材を介して接続されていることを特徴とする表示パネルの静電気保護構造。
【請求項１１】
請求項８に記載の発明において、前記データライン用静電気保護ラインと前記対向電極との間に、両方向への導通を許容する２個のダイオード接続型薄膜トランジスタが並列に設けられていることを特徴とする表示パネルの静電気保護構造。
【請求項１２】
請求項１１に記載の発明において、前記２個のダイオード接続型薄膜トランジスタは前記アクティブ基板に設けられ、前記２個のダイオード接続型薄膜トランジスタと前記対向電極とは基板間導通材を介して接続されていることを特徴とする表示パネルの静電気保護構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は表示パネルの静電気保護構造に関する。
【背景技術】
【０００２】
例えば、アクティブマトリックス型の液晶表示パネルには、スイッチング素子としての薄膜トランジスタの静電気に起因する特性シフトや絶縁破壊等の不良を防止するために、グラウンド電位の配線と走査ラインおよびデータラインとの各間に２個の静電気保護用薄膜トランジスタを直列に設けたものがある（例えば、特許文献１参照）。この場合、直列に設けられた２個の静電気保護用薄膜トランジスタは、外部から何らかの理由により侵入した静電気の正負に対応していずれか一方がオン状態となり、他方がオフ状態となる。
【０００３】
【特許文献１】特公平８−３０７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の静電気保護構造では、直列に設けられた２個の静電気保護用薄膜トランジスタのうち、侵入した静電気の正負に対応していずれか一方がオン状態となり、他方がオフ状態となるため、オフ状態の静電気保護用薄膜トランジスタの高い抵抗値を示すソース・ドレイン間にブレークダウンにより電流を流すためには、侵入した静電気の電圧が比較的高くなければならず、侵入した静電気の電圧が比較的低いと、この低電圧の静電気を放電することができず、静電気保護効果がかなり低いという問題があった。
【０００５】
そこで、この発明は、侵入した静電気の電圧が比較的低くても、この低電圧の静電気を速やかに放電することができ、ひいては静電気保護効果を十分に高くすることができる表示パネルの静電気保護構造を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、複数の走査ラインと複数のデータラインがマトリクス状に形成され、各交点近傍にスイッチング素子と該スイッチング素子に接続された表示素子が配置された表示領域の周囲に、前記走査ライン相互および前記データライン相互を接続する静電気保護ライン、および前記各走査ラインと前記静電気保護ライン間および前記各データラインと前記静電気保護ライン間に静電気保護素子が配置された表示パネルであって、前記各走査ラインと前記静電気保護ライン間に配置された前記静電気保護素子は、前記走査ラインに生じた静電気によって導通し、該静電気を前記走査ラインから前記静電気保護ラインに向けて流すダイオード接続型の薄膜トランジスタであることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記各走査ラインと前記静電気保護ライン間に前記ダイオード接続型の薄膜トランジスタと並列にフローティングゲート型の薄膜トランジスタが配置されていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記各走査ライン相互を接続する前記静電気保護ラインの一端に該静電気保護ラインを共通電位に接続する薄膜抵抗素子が設けられていることを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記表示領域の周囲に共通ラインが形成され、前記薄膜抵抗素子が該共通ラインを介して共通電位に接続されていることを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記ダイオード接続型の薄膜トランジスタは、前記走査ラインが高電位となった時に導通する薄膜トランジスタであることを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記ダイオード接続型の薄膜トランジスタは、ｎ型ＭＯＳトランジスタであることを特徴とするものである。
請求項７に記載の発明は、請求項１に記載の発明において、前記各データラインと前記静電気保護ライン間に配置された前記静電気保護素子は、フローティングゲート型の薄膜トランジスタであることを特徴とするものである。
請求項８に記載の発明は、アクティブ基板と対向基板とがほぼ方形枠状のシール材を介して貼り合わされ、前記アクティブ基板に、マトリックス状に配置された複数の画素電極、前記各画素電極に接続された薄膜トランジスタ、前記各薄膜トランジスタに走査信号を供給するための走査ラインおよび前記各薄膜トランジスタにデータ信号を供給するためのデータラインが設けられ、前記対向基板に対向電極が設けられた表示パネルにおいて、前記アクティブ基板にデータライン用静電気保護ラインが前記データラインに直交して設けられ、前記データライン用静電気保護ラインと前記各データラインとの間にフローティングゲート型のデータライン用静電気保護用薄膜トランジスタが設けられていることを特徴とするものである。
請求項９に記載の発明は、請求項８に記載の発明において、前記データライン用静電気保護ラインと前記対向電極との間に薄膜抵抗素子が設けられていることを特徴とするものである。
請求項１０に記載の発明は、請求項９に記載の発明において、前記薄膜抵抗素子は前記アクティブ基板に設けられ、前記薄膜抵抗素子と前記対向電極とは基板間導通材を介して接続されていることを特徴とするものである。
請求項１１に記載の発明は、請求項８に記載の発明において、前記データライン用静電気保護ラインと前記対向電極との間に、両方向への導通を許容する２個のダイオード接続型薄膜トランジスタが並列に設けられていることを特徴とするものである。
請求項１２に記載の発明は、請求項１１に記載の発明において、前記２個のダイオード接続型薄膜トランジスタは前記アクティブ基板に設けられ、前記２個のダイオード接続型薄膜トランジスタと前記対向電極とは基板間導通材を介して接続されていることを特徴とするものである。
【発明の効果】
【０００７】
この発明によれば、スイッチング素子としての薄膜トランジスタの静電気による実際の不良について解析したところ、正の静電気が侵入した場合のみであったことに基づいて、各走査ラインと静電気保護ライン間に配置された静電気保護素子を、走査ラインに生じた静電気によって導通し、該静電気を走査ラインから静電気保護ラインに向けて流すダイオード接続型の薄膜トランジスタとすることにより、走査ラインに外部から何らかの理由により侵入した正の静電気の電圧が比較的低くても、ダイオード接続型の薄膜トランジスタがオン状態となり、走査ラインに侵入した正の低電圧の静電気を静電気保護ラインに速やかに放電することができ、ひいては静電気保護効果を十分に高くすることができる。
また、アクティブ基板にデータライン用静電気保護ラインをデータラインに直交させて設け、データライン用静電気保護ラインと各データラインとの間にフローティングゲート型のデータライン用静電気保護用薄膜トランジスタを設けると、データラインに外部から何らかの理由により侵入した正の静電気をデータライン用静電気保護ラインに放電することができる上、データライン用静電気保護ラインがダイオード接続型ではなくフローティングゲート型であるため、通常の駆動時において、データラインとデータライン用静電気保護ラインとの間でのリーク電流が抑制され、低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【０００８】
（第１実施形態）
図１はこの発明の第１実施形態としての液晶表示パネルにおけるアクティブ基板上に形成されたものの一部の等価回路的平面図を示す。アクティブ基板１上において一点鎖線で囲まれた領域は表示領域２となっている。アクティブ基板１上の表示領域２には、マトリックス状に配置された複数の画素電極３と、各画素電極３に接続されたソース電極Ｓを有するｎＭＯＳ型の薄膜トランジスタ(スイッチング素子）４と、行方向に延ばされ、各薄膜トランジスタ４のゲート電極Ｇに走査信号を供給するための走査ライン５と、各薄膜トランジスタ４のドレイン電極Ｄにデータ信号を供給するためのデータライン６とが設けられている。
【０００９】
なお、図示はしないが、周知の如く、アクティブ基板１内面側には矩形状のシール材を介して内面に共通電極が形成された対向基板が接合されて密封構造を構成し、この密封構造内に液晶が封入されることにより液晶表示パネルが構成される。ここで、各画素電極３に対応する領域の液晶（表示要素）は、図１では、僅かに２個×２個だけ図示されているのは図面の明確化のためであり、実際には数百個×数百個もしくはそれ以上の個数が配列されている。
【００１０】
アクティブ基板１上の表示領域２の周囲には方形枠状の共通ライン７およびこれに接続された接続パッド８が設けられている。接続パッド８は共通電位（グラウンド電位）に接続され、また、図示はしないが、共通ライン７は導通部材により上述した対向基板の内面に形成された共通電極に接続される。共通ライン７の右側におけるアクティブ基板１上には走査ライン用静電気保護ライン９が走査ライン５と直交するように設けられている。共通ライン７の下側におけるアクティブ基板１上にはデータライン用静電気保護ライン１０がデータライン６と直交するように設けられている。
【００１１】
走査ライン用静電気保護ライン９と各走査ライン５との間には走査ライン用静電気保護用薄膜トランジスタ１１が設けられている。この場合、走査ライン用静電気保護用薄膜トランジスタ１１はゲート電極Ｇおよびドレイン電極Ｄが走査ライン５に接続、ソース電極Ｓが走査ライン用静電気保護ライン９に接続された、ダイオード接続型のｎＭＯＳ型の薄膜トランジスタであり、走査ライン５が低電位のときは非導通であり、走査ライン５が高電位のとき導通して、走査ライン５から走査ライン用静電気保護ライン９に電流が流れるものである。複数の走査ライン用静電気保護用薄膜トランジスタ１１のソース電極Ｓが接続された走査ライン用静電気保護ライン９の一端部は１つの薄膜抵抗素子１２を介して共通ライン７に接続されている。この薄膜抵抗素子１２は、全ての走査ライン用静電気保護用薄膜トランジスタ１１のリーク電流が走査ライン用静電気保護ライン９を介して共通ライン７に流れると消費電流が増大するので、この抑制を図ることを目的として設けられている。
【００１２】
データライン用静電気保護ライン１０と各データライン６との間にはフローティングゲート型のデータライン用静電気保護用薄膜トランジスタ１３が設けられている。この場合、データライン用静電気保護用薄膜トランジスタ１３のゲート電極Ｇはどことも接続されておらず、フローティングゲートとなっており、ドレイン電極Ｄはデータライン６に接続され、ソース電極Ｓはデータライン用静電気保護ライン１０に接続されている。
【００１３】
詳細は後述するが、データライン用静電気保護用薄膜トランジスタ１３をダイオード接続型の走査ライン用静電気保護用薄膜トランジスタ１１とは異なるフローティングゲートとしているのは、ほとんどがオフ状態である低電位が印加されている走査ライン５に対し、データライン５には表示データに対応する電圧が常時流れているため、ダイオード接続型ではリーク電流が増大してしまうので、この消費電流を低減することがより重要となるからである。
【００１４】
複数のデータライン用静電気保護用薄膜トランジスタ１３のソース電極Ｓが接続されたデータライン用静電気保護ライン１０の一端部は１つの薄膜抵抗素子１４を介して共通ライン７に接続されている。この薄膜抵抗素子１４は、全てのデータライン用静電気保護用薄膜トランジスタ１４のリーク電流がデータライン用静電気保護ライン１０を介して共通ライン７に流れると消費電流が増大するので、この抑制を図ることを目的として設けられている。
【００１５】
次に、図２は薄膜トランジスタ４および画素電極３の部分の断面図を示す。ガラス等からなるアクティブ基板１の上面の所定の箇所にはクロムやアルミニウム系金属等からなるゲート電極Ｇを含む走査ライン５（図１参照）が設けられている。ゲート電極Ｇおよび走査ライン５を含むアクティブ基板１の上面には窒化シリコンからなるゲート絶縁膜２１が設けられている。
【００１６】
ゲート電極Ｇ上におけるゲート絶縁膜２１の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜２２が設けられている。半導体薄膜２２の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜２３が設けられている。チャネル保護膜２３の上面両側およびその両側における半導体薄膜２２の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層２４、２５が設けられている。
【００１７】
一方のオーミックコンタクト層２４の上面およびその近傍のゲート絶縁膜２１の上面の所定の箇所にはクロムやアルミニウム系金属等からなるソース電極Ｓが設けられている。他方のオーミックコンタクト層２５の上面およびその近傍のゲート絶縁膜２１の上面の所定の箇所にはクロムやアルミニウム系金属等からなるドレイン電極Ｄが設けられている。
【００１８】
そして、ゲート電極Ｇ、ゲート絶縁膜２１、半導体薄膜２２、チャネル保護膜２３、オーミックコンタクト層２４、２５、ソース電極Ｓおよびドレイン電極Ｄにより、薄膜トランジスタ４が構成されている。
【００１９】
ゲート絶縁膜２１の上面の所定の箇所にはクロムやアルミニウム系金属等からなるデータライン６がドレイン電極Ｄに接続されて設けられている。薄膜トランジスタ４およびデータライン６を含むゲート絶縁膜２１の上面には窒化シリコンからなるオーバーコート膜２６が設けられている。オーバーコート膜２６の上面の所定の箇所にはＩＴＯ等の透過性金属からなる画素電極３が設けられている。画素電極３は、オーバーコート膜２６の所定の箇所に設けられたコンタクトホール２７を介してソース電極Ｓに接続されている。
【００２０】
次に、図３は走査ライン用静電気保護用薄膜トランジスタ１１および薄膜抵抗素子１２の部分の断面図を示す。走査ライン用静電気保護用薄膜トランジスタ１１は、図２に示す薄膜トランジスタ４とほぼ同じ構造であり、ゲート電極Ｇと、ゲート絶縁膜２１と、半導体薄膜３１と、チャネル保護膜３２と、オーミックコンタクト層３３、３４と、ソース電極Ｓおよびドレイン電極Ｄとからなっている。そして、図１に示すように、ゲート電極Ｇおよびドレイン電極Ｄは走査ライン５に接続され、ソース電極Ｓは走査ライン用静電気保護ライン９に接続されている。
【００２１】
薄膜抵抗素子１２は、ゲート絶縁膜２１の上面の所定の箇所に設けられた真性アモルファスシリコン層４１と、その上面に設けられたｎ型アモルファスシリコン層４２と、ｎ型アモルファスシリコン層４２の上面両側およびその各近傍のゲート絶縁膜２１の上面の各所定の箇所に設けられた一方の電極４３および他方の電極４４とからなっている。そして、図１に示すように、一方の電極４３は共通ライン７に接続され、他方の電極４４は走査ライン用静電気保護ライン９に接続されている。
【００２２】
次に、図４はデータライン用静電気保護用薄膜トランジスタ１３および薄膜抵抗素子１４の部分の断面図を示す。データライン用静電気保護用薄膜トランジスタ１３は、図２に示す薄膜トランジスタ４とほぼ同じ構造であり、ゲート電極Ｇと、ゲート絶縁膜２１と、半導体薄膜５１と、チャネル保護膜５２と、オーミックコンタクト層５３、５４と、ソース電極Ｓおよびドレイン電極Ｄとからなっている。そして、図１に示すように、ゲート電極Ｇはフローティングゲートとなっており、ドレイン電極Ｄはデータライン６に接続され、ソース電極Ｓはデータライン用静電気保護ライン１０に接続されている。
【００２３】
薄膜抵抗素子１４は、図３に示す薄膜抵抗素子１２と同じ構造であり、ゲート絶縁膜２１の上面の所定の箇所に設けられた真性アモルファスシリコン層６１と、その上面に設けられたｎ型アモルファスシリコン層６２と、ｎ型アモルファスシリコン層６２の上面両側およびその各近傍のゲート絶縁膜２１の上面の各所定の箇所に設けられた一方の電極６３および他方の電極６４とからなっている。そして、図１に示すように、一方の電極６３は共通ライン７に接続され、他方の電極６４はデータライン用静電気保護ライン１０に接続されている。
【００２４】
次に、上記構成の液晶表示パネルの静電気保護動作について説明する。まず、薄膜トランジスタ４の静電気による実際の不良について解析したところ、正の静電気が侵入した場合のみであったため、正の静電気に対する保護のみで事実上十分な静電気保護効果を得ることができることが確認された。そこで、静電気が正の場合について説明する。
【００２５】
ある１本の走査ライン５に外部から何らかの理由により正の静電気が侵入したとする。すると、当該走査ライン５に接続された走査ライン用静電気保護用薄膜トランジスタ１１が、そのゲート電極Ｇがハイレベル状態となることにより、オン状態となり、当該走査ライン５から電流がそれに接続された走査ライン用静電気保護用薄膜トランジスタ１１を介して走査ライン用静電気保護ライン９に流れ、走査ライン用静電気保護ライン９が高電位となる。
【００２６】
走査ライン用静電気保護ライン９が高電位になると、走査ライン用静電気保護ライン９から電流が薄膜抵抗素子１２を介して共通ライン７に徐々に流れ、さらに、接続パッド８および基板間導通材を介して対向電極に流れる。この場合、残りの走査ライン５に接続された走査ライン用静電気保護用薄膜トランジスタ１１はオフ状態のままであり、リーク電流を除けば、共通ライン７から残りの走査ライン５に電流が流れることはなく、実質的に走査時の駆動電圧の影響を受けることは無い。かくして、走査ライン５に外部から何らかの理由により侵入した正の静電気は放電され、薄膜トランジスタ４の静電気に起因する特性シフトや絶縁破壊等の不良が防止される。
【００２７】
ここで、ある１本の走査ライン５に侵入した正の静電気の電圧が比較的低い場合でも、ダイオード接続型の走査ライン用静電気保護用薄膜トランジスタ１１がオン状態となるため、当該走査ライン５に侵入した正の低電圧の静電気を走査ライン用静電気保護ライン９に速やかに放電することができ、ひいては静電気保護効果を十分に高くすることができる。
【００２８】
一方、ある１本のデータライン６に外部から何らかの理由により正の静電気が侵入したとする。すると、当該データライン６に接続されたデータライン用静電気保護用薄膜トランジスタ１３が導通状態となる。データライン用静電気保護用薄膜トランジスタ１３は、フローティングゲート型であるため、ソース・ドレインＣＤ間に印加された電圧の１／２がゲート電極Ｇに印加された場合と同等の特性を示し、ソース・ドレインＣＤ間に大きな電位差があれば、通常の薄膜トランジスタ並みの電流が流れるので、ダイオード接続型の走査ライン用静電気保護用薄膜トランジスタ１１よりも鈍感であるが、静電気保護効果を十分に高くすることができる。
【００２９】
そして、ある１本のデータライン６に接続されたデータライン用静電気保護用薄膜トランジスタ１３が導通状態になると、当該データライン６から電流がそれに接続されたデータライン用静電気保護用薄膜トランジスタ１３を介してデータライン用静電気保護ライン１０に流れ、データライン用静電気保護ライン１０が高電位となる。データライン用静電気保護ライン１０が高電位になると、残りのデータライン６に接続されたデータライン用静電気保護用薄膜トランジスタ１３が導通状態となる。
【００３０】
したがって、この場合には、すべてのデータライン６が同電位となり、また、データライン用静電気保護ライン１０から電流が薄膜抵抗素子１４を介して共通ライン７に徐々に流れる。かくして、データライン６に外部から何らかの理由により侵入した正の静電気は共通ライン７を介して共通電位であるグラウンドに放電され、薄膜トランジスタ４の静電気に起因する特性シフトや絶縁破壊等の不良が防止される。
【００３１】
ここで、走査ライン用静電気保護用薄膜トランジスタ１１をダイオード接続型とし、データライン用静電気保護用薄膜トランジスタ１３をフローティングゲート型とした理由について説明する。ｎＭＯＳ型の薄膜トランジスタ４は、通常の駆動時において、ゲート電極Ｇに正電圧が印加されるとオン状態となり、負電圧が印加されるとオフ状態となる。具体的には、各行に配列された薄膜トランジスタ４を順次オン状態とし、ある行に配列された薄膜トランジスタ４がオン状態のとき、それ以外の行に配列された薄膜トランジスタ４はオフ状態となっている。したがって、薄膜トランジスタ４がオン状態となる時間はほんの一瞬であり、大部分の時間はオフ状態にある。すなわち、薄膜トランジスタ４のゲート電極Ｇには大部分の時間負電圧が印加されている。
【００３２】
したがって、走査ライン５には大部分の時間負電圧（例えば、ＶＧＬ＝−２０〜−１５Ｖ）が印加され、共通ライン７の電位（例えば、Ｖｃｏｍ＝−５〜＋５Ｖ）に近い値を示す走査ライン用静電気保護ライン９の電位との電位差が大きい。このため、走査ライン用静電気保護用薄膜トランジスタ１１をフローティングゲート型とすると、両方向導通可能であるため、通常の駆動時において、共通ライン７から薄膜抵抗素子１２、走査ライン用静電気保護ライン９およびすべての走査ライン用静電気保護用薄膜トランジスタ１１を介してすべての走査ライン５に流れるリーク電流がかなり大きくなり、消費電力が大きくなってしまう。
【００３３】
これに対して、走査ライン用静電気保護用薄膜トランジスタ１１をダイオード接続型とすると、ドレイン電極Ｄからソース電極Ｓへの順方向のみ導通可能であるため、通常の駆動時において、共通ライン７から走査ライン５へのリーク電流は生じない。なお、通常の駆動時において、ある行に配列された薄膜トランジスタ４がほんの一瞬であるがオン状態となった場合には、当該行の走査ライン５に接続された走査ライン用静電気保護用薄膜トランジスタ１１がオン状態となり、当該行の走査ライン５のみから走査ライン用静電気保護ライン９にリーク電流が流れるが、上記の場合のリーク電流と比較すれば、かなり小さいため、消費電力を小さくすることができる。
【００３４】
一方、データライン６は、全ての走査ライン５の走査時に、各行の画像データを供給するものであり、共通ライン７との電位差はデータ信号に応じて常時変動する。このため、データライン用静電気保護用薄膜トランジスタ１３を、ドレイン電極Ｄがデータライン６に接続され、ソース電極Ｓがデータライン用静電気保護ライン１０に接続されたダイオード接続型とすると、通常の駆動時において、すべてのデータライン６からデータライン用静電気保護ライン１０へ流れる電流がかなり大きくなり、消費電力が大きくなってしまう。
【００３５】
これに対して、データライン用静電気保護用薄膜トランジスタ１３をフローティングゲート型とすると、ダイオード接続型よりも鈍感であるため、通常の駆動時において、すべてのデータライン６とデータライン用静電気保護ライン１０との間でのリーク電流が抑制され、消費電力を小さくすることができる。
【００３６】
ところで、薄膜トランジスタ４、１１、１３を形成する場合、まず、アクティブ基板１の上面の各所定の箇所にゲート電極Ｇを形成する。次に、ゲート電極Ｇを含むアクティブ基板１の上面に窒化シリコンからなるゲート絶縁膜２１、真性アモルファスシリコン膜および窒化シリコン膜を連続して成膜する。
【００３７】
次に、窒化シリコン膜の上面にフォトレジストを塗布し、次いで下面（裏面）側からゲート電極Ｇをマスクとして露光を行なうとともに、上面（表面）側から図示しないフォトマスクを用いて露光を行ない、次いで現像する。そして、これにより形成されたフォトレジストパターンをマスクとして窒化シリコン膜をエッチングすると、図２〜図４に示すように、ゲート電極Ｇ上にチャネル保護膜２２、３２、５２がセルフアライメントされて形成される。
【００３８】
これは、走査ライン用静電気保護用薄膜トランジスタ１１をダイオード接続型とし、データライン用静電気保護用薄膜トランジスタ１３をフローティングゲート型としたため、裏面露光によるセルフアライメントが可能となった結果である。なお、薄膜抵抗素子１２、１４のｎ型アモルファスシリコン層４２、６２は、上記表面露光および現像により形成されたフォトレジストパターンをマスクとして窒化シリコン膜をエッチングすれば、形成される。
【００３９】
また、この液晶表示パネルを透過型として使用する場合、アクティブ基板１の下面側に配置されたバックライトからの光がゲート電極Ｇで遮光されるため、走査ライン用静電気保護用薄膜トランジスタ１１、１３自体のリーク電流が増加しないようにすることができる。なお、薄膜抵抗素子１２、１４の真性アモルファスシリコン層４１、６１は、バックライトからの光が照射されるが、その抵抗値は光の照射に関係なく満足する値となっている。
【００４０】
ところで、上記第１実施形態では、走査ライン５と走査ライン用静電気保護素子ライン９間に、走査ライン５側から走査ライン用静電気保護素子ライン９側に順方向となるダイオード接続型の走査ライン用静電気保護用薄膜トランジスタ１１を設けているので、各走査ライン５に発生した静電気は比較的低い電圧の場合でも、速やかに放出すること可能である。しかしながら、非選択状態では、走査ライン５の電位ＶＧＬは−２０〜−１５Ｖであり、共通ライン７はＶｃｏｍ＝−５〜＋５Ｖであるため、走査ライン５と走査ライン用静電気保護素子ライン９との交差部には大きな電位差が印加され続けていることになる。この結果、時間の経過とともに、層間ショート不良が発生することがある。この点を改善するのが次に説明する第２実施形態である。
【００４１】
（第２実施形態）
図５はこの発明の第２実施形態としての液晶表示パネルにおけるアクティブ基板上に形成されたものの一部の透過回路的平面図を示す。この第２実施形態において、図１に示す場合と異なる点は、走査ライン用静電気保護ライン９と各走査ライン５との間にフローティングゲート型の走査ライン用静電気保護用薄膜トランジスタ７１をダイオード接続型の走査ライン用静電気保護用薄膜トランジスタ１１と並列に設けた点である。
【００４２】
このようにすると、フローティングゲート型の走査ライン用静電気保護用薄膜トランジスタ７１が両方向導通可能であるため、走査ライン用静電気保護素子ライン９の電位が非選択状態の走査ライン５の電位（ＶＧＬ＝−２０〜−１５Ｖ）よりも高い場合には、走査ライン用静電気保護素子ライン９から電流が非選択状態の走査ライン５に流れ、走査ライン用静電気保護素子ライン９と非選択状態の走査ライン５との電位差が緩和され、層間ショート不良が発生しないようにすることができる。
【００４３】
ところで、上記第２実施形態では、走査ライン用静電気保護素子ライン９と非選択状態の走査ライン５との間の電位差を緩和した分だけ、走査ライン用静電気保護素子ライン９と共通ライン７との間に電位差が発生する。これは不良要因にはならないが、共通ライン７から走査ライン用静電気保護素子ライン９に流れる電流が定常的に発生することになり、消費電力が増加する。この点を改善するのが次に説明する第３実施形態である。
【００４４】
（第３実施形態）
図６はこの発明の第３実施形態としての液晶表示パネルにおけるアクティブ基板上に形成されたものの一部の透過回路的平面図を示す。この第３実施形態において、図５に示す場合と異なる点は、走査ライン用静電気保護ライン９と共通ライン７との間に、薄膜抵抗素子１２の代わりに、ダイオード接続型の薄膜トランジスタ７２を設けた点である。この場合、薄膜トランジスタ７２のゲート電極Ｇおよびドレイン電極Ｄは走査ライン用静電気保護ライン９に接続され、ソース電極Ｓは共通ライン７に接続されている。
【００４５】
このようにすると、ダイオード接続型の薄膜トランジスタ７２がドレイン電極Ｄからソース電極Ｓへの一方向のみ導通可能であるため、走査ライン用静電気保護素子ライン９の電位が共通ライン７の電位よりも高い場合には、走査ライン用静電気保護素子ライン９から電流が共通ライン７を介して共通ライン７に流れるが、その逆方向には流れないので、消費電力が増加しないようにすることができる。
【００４６】
なお、図６に示すように、データライン用静電気保護ライン１０と共通ライン７との間には、薄膜抵抗素子１４の代わりに、２個のダイオード接続型の薄膜トランジスタ７３、７４が並列に設けられている。この場合、一方の薄膜トランジスタ７３のゲート電極Ｇおよびドレイン電極Ｄは共通ライン７に接続され、ソース電極Ｓは他方の薄膜トランジスタ７４のドレイン電極Ｄに接続されている。他方の薄膜トランジスタ７４のゲート電極Ｇおよびドレイン電極Ｄはデータライン用静電気保護ライン１０に接続され、ソース電極Ｓは一方の薄膜トランジスタ７３のドレイン電極Ｄに接続されている。
【００４７】
このようにすると、データライン用静電気保護ライン１０の電位が共通ライン７の電位よりも大きい場合には、一方の薄膜トランジスタ７３がオン状態となり、データライン用静電気保護ライン１０から電流が共通ライン７に流れる。一方、共通ライン７の電位がデータライン用静電気保護ライン１０の電位よりも大きい場合には、他方の薄膜トランジスタ７４がオン状態となり、共通ライン７電流がデータライン用静電気保護ライン１０に流れる。そして、データライン用静電気保護ライン１０と共通ライン７との電位差が小さい場合には、どちらの方向へも電流が流れにくく、消費電力が増加しにくいようにすることができる。
【００４８】
ところで、例えば、図１に示す場合には、薄膜抵抗素子１２、１４を用いているため、図３および図４に示すように、ｎ型アモルファスシリコン層４２の上面両側およびその各近傍のゲート絶縁膜２１の上面の各所定の箇所に一方の電極４３および他方の電極４４を形成することになる。このため、例えば、図２に示すように、データライン６は、ゲート絶縁膜２１の上面に設けられたクロム等の金属層のみによって形成しなければならない。この結果、データライン６、ドレイン電極Ｄおよびソース電極Ｓのパターニング工程と、オーミックコンタクト層２４、２５および半導体薄膜２２のパターニング工程とは別々となり、そのためのフォトリソグラフィ工程は２回となる。
【００４９】
これに対し、図６に示す場合には、薄膜抵抗素子１２、１４の代わりに、ダイオード接続型の薄膜トランジスタ７２、７３、７４を用いているため、例えば、薄膜トランジスタ４を図７に示すような構造とすることができる。すなわち、例えば、データライン６は、真性アモルファスシリコン層６ａ、ｎ型アモルファスシリコン層６ｂおよびクロム等の金属層６ｃの３層構造とすることができる。
【００５０】
このようにした場合には、データライン６、ドレイン電極Ｄおよびソース電極Ｓのパターニング工程と、オーミックコンタクト層２４、２５および半導体薄膜２２のパターニング工程とを連続して行なうことができ、そのためのフォトリソグラフィ工程は１回となり、その分だけ、製造工程数を少なくすることができる。
【００５１】
なお、本実施形態は、表示パネルとして液晶表示パネルの場合で説明したが、有機ＥＬ、フィールドエミッションデバイス等、他の表示素子を有する表示パネルに対しても適用できるものである。
【図面の簡単な説明】
【００５２】
【図１】この発明の第１実施形態としての液晶表示パネルの一部の等価回路的平面図。
【図２】図１に示す薄膜トランジスタおよび画素電極の部分の断面図。
【図３】図１に示す走査ライン用静電気保護用薄膜トランジスタおよび薄膜抵抗素子の部分の断面図。
【図４】図１に示すデータライン用静電気保護用薄膜トランジスタおよび薄膜抵抗素子の部分の断面図。
【図５】この発明の第２実施形態としての液晶表示パネルの一部の等価回路的平面図。
【図６】この発明の第３実施形態としての液晶表示パネルの一部の等価回路的平面図。
【図７】図６に示す薄膜トランジスタおよび画素電極の部分の断面図。
【符号の説明】
【００５３】
１  アクティブ基板
２  表示領域
３  画素電極
４  薄膜トランジスタ
５  走査ライン
６  データライン
７  共通ライン
８  接続パッド
９  走査ライン用静電保護ライン
１０  データライン用静電保護ライン
１１  走査ライン用静電保護用薄膜トランジスタ
１２  薄膜抵抗素子
１３  データライン用静電保護用薄膜トランジスタ
１４  薄膜抵抗素子
７１  走査ライン用静電保護用薄膜トランジスタ
７２〜７４  薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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