(57)【要約】【課題】  互いに相補型となる入力トランジスタと出力トランジスタを流れる貫通電流を抑制し、高速動作が可能な電圧変換回路を提供する。【解決手段】  入力信号が入力される入力トランジスタＮ１と、入力信号の反転信号が入力される反転入力トランジスタＮ２と、入力トランジスタＮ１及び反転入力トランジスタＮ２の導通状態に応じて制御される、入力側出力トランジスタＰ１及び反転側出力トランジスタＰ２と、入力信号が入力され、入力側出力トランジスタＰ１に流れる電流を制御する入力側電流制御回路Ｚ１と、反転信号が入力され、反転側出力トランジスタＰ２に流れる電流を制御する反転側電流制御回路Ｚ２とを備える。【選択図】    図１
2005347862.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力される入力トランジスタと、
前記入力信号の反転信号が入力される反転入力トランジスタと、
前記入力トランジスタ及び前記反転入力トランジスタの導通状態に応じて制御される、入力側出力トランジスタ及び反転側出力トランジスタと、
前記入力信号が入力され、前記入力側出力トランジスタに流れる電流を制御する入力側電流制御回路と、
前記反転信号が入力され、前記反転側出力トランジスタに流れる電流を制御する反転側電流制御回路
とを備え、前記入力トランジスタ及び前記反転入力トランジスタのチャネルは第１導電型で、前記入力側出力トランジスタ及び前記反転側出力トランジスタのチャネルは第２導電型であることを特徴とする電圧変換回路。
【請求項２】
前記入力側電流調整回路が、前記入力トランジスタと前記入力側出力トランジスタ間に電気的に接続されることを特徴とする請求項１に記載の電圧変換回路。
【請求項３】
前記反転側電流調整回路が、前記反転入力トランジスタと前記反転側出力トランジスタ間に電気的に接続されることを特徴とする請求項１又は２に記載の電圧変換回路。
【請求項４】
前記入力側電流調整回路及び前記反転側電流調整回路は、チャネルが前記第２導電型のトランジスタを備えることを特徴とする請求項１乃至３のいずれか１項に記載の電圧変換回路。
【請求項５】
前記反転信号を出力する信号反転部を更に備えることを特徴とする請求項１乃至４のいずれか１項に記載の電圧変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の振幅を変換する電圧変換回路に関する。
【背景技術】
【０００２】
現在の半導体装置は複数の電源電圧を使用している事が多い。これらの電源電圧には、外部より印加される電源電圧、及び半導体装置内部で設定される電源電圧等がある。半導体装置が複数の電源電圧を使用する場合、半導体装置内には互いに異なる電源電圧に接続して駆動する複数の回路が存在する。一般に、接続する電源電圧が異なる回路間では、回路内部の信号レベルが互いに異なる。接続する電源電圧が異なる回路間で信号の伝搬を行なう場合に、信号を出力する回路の信号レベルを、信号が入力される回路の内部信号レベルに変換する必要がある。そのため、信号レベルを変換する回路を、信号を出力する回路と信号が入力される回路の間に配置する（例えば、特許文献１参照。）。この信号レベルを変換する回路を、以下において「電圧変換回路」という。
【０００３】
特許文献１に開示された電圧変換回路では、ｐチャネル型ＭＯＳ（以下において「ｐＭＯＳ」という。）トランジスタのソース端子が高電位電源に接続し、ｎ型チャネルＭＯＳ（以下において「ｎＭＯＳ」という。）トランジスタのソース端子が低電位電源に接続し、更にｐＭＯＳトランジスタのドレイン端子とｎＭＯＳトランジスタのドレイン端子が接続している。そして、電圧変換回路への入力によって、互いに相補型となるｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの一方がオンし、他方がオフする。しかし、電圧変換回路への入力信号が反転する際に、ｐＭＯＳトランジスタとｎＭＯＳトランジスタが同時にオンする瞬間がある。これは、ｎＭＯＳトランジスタのゲート端子に電圧変換回路への入力信号が直接伝搬されるが、ゲート端子に入力信号が直接伝搬されないｐＭＯＳトランジスタがオフするのに時間がかかるためである。以下において、電圧変換回路への入力信号がゲート端子に直接伝搬されるトランジスタを「入力トランジスタ」という。一方、入力信号がゲート端子に直接伝搬されず、入力トランジスタの導通状態によってオン／オフが制御されるトランジスタを「出力トランジスタ」という。
【０００４】
互いに相補型となる入力トランジスタと出力トランジスタが同時にオンすることにより、相補型回路を構成する電圧変換回路の高電位電源−低電位電源間に電流が流れる（以下において、「貫通電流」という。）。入力トランジスタと出力トランジスタに貫通電流が流れるため、入力トランジスタと出力トランジスタの接続点のレベルは、入力トランジスタと出力トランジスタに流せるドレイン電流の比によって決まるレベルに安定しようとする。トランジスタに流せるドレイン電流は、トランジスタのバイアス条件やチャネル幅等の形状で決まり、以下において「電流能力」という。そして、入力トランジスタと出力トランジスタの電流能力の差が少ない場合、出力トランジスタに流れる電流が減少するのに時間がかかり、出力トランジスタがオフするのに要する時間が増大する。即ち、特許文献１に開示された電圧変換回路は、電圧変換回路の出力が反転するまでに時間がかかり、高速動作に適さないという問題あった。
【０００５】
特許文献１に開示された電圧変換回路の高速動作を行なうために、入力トランジスタと出力トランジスタに異なるチャネル幅に使用して、それぞれのトランジスタの電流能力に差をつける方法が考えられる。しかし、例えば入力トランジスタのチャネル幅を出力トランジスタのチャネル幅より広げると、回路面積が大きくなりチップ面積が増大する。一方、出力トランジスタのチャネル幅を狭くすると、電圧変換回路の駆動能力が低下する。
【０００６】
又、電圧変換回路に入力される信号の振幅が小さいほど、電圧変換回路の入力トランジスタのゲート・ソース間電位差が小さくなるため、入力トランジスタの電流能力が減少し、電流特許文献１に開示された電圧変換回路の動作速度は更に遅くなる。
【特許文献１】特開平６−０３７６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、互いに相補型となる入力トランジスタと出力トランジスタを流れる貫通電流を抑制し、高速動作が可能な電圧変換回路を提供する。
【課題を解決するための手段】
【０００８】
本発明の特徴は、（イ）入力信号が入力される入力トランジスタと、（ロ）入力信号の反転信号が入力される反転入力トランジスタと、（ハ）入力トランジスタ及び反転入力トランジスタの導通状態に応じて制御される、入力側出力トランジスタ及び反転側出力トランジスタと、（ニ）入力信号が入力され、入力側出力トランジスタに流れる電流を制御する入力側電流制御回路と、（ホ）反転信号が入力され、反転側出力トランジスタに流れる電流を制御する反転側電流制御回路とを備え、入力トランジスタ及び反転入力トランジスタのチャネルは第１導電型で、入力側出力トランジスタ及び反転側出力トランジスタのチャネルは第２導電型である電圧変換回路であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、互いに相補型となる入力トランジスタと出力トランジスタを流れる貫通電流を抑制し、高速動作が可能な電圧変換回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１乃び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
本発明の第１及び第２の実施の形態においては、チャネルが第１導電型のトランジスタと、チャネルが第２導電型のトランジスタを備える相補型構成の電圧変換回路について説明する。ここで、第１導電型がｎ型であれば、チャネルが第１導電型のトランジスタとは、ｎチャネルトランジスタである。このとき、第２導電型はｐ型であるので、チャネルが第２導電型のトランジスタとはｐチャネルトランジスタになる。逆に、第１導電型がｐ型であれば、第２導電型はｎ型である。互いに相補型となるチャネルが第１導電型の入力トランジスタ及びチャネルが第２導電型の出力トランジスタは、それぞれのドレイン端子が電気的に接続した構成であり、定常状態でどちらかのトランジスタがオフとなる。
【００１２】
（第１の実施の形態）
本発明の第１の実施の形態に係る電圧変換回路を図１に示す。図１に示す電圧変換回路１０では、第１導電型がｎ型であるので、チャネルが第１導電型のトランジスタはｎチャネルトランジスタである。一方、チャネルが第２導電型のトランジスタはｐチャネルトランジスタである。即ち、図１に示す電圧変換回路１０は、入力信号ＳＡ１が入力される入力トランジスタＮ１（ｎチャネルトランジスタ）と、入力信号ＳＡ１の反転信号ＩＳＡ１が入力される反転入力トランジスタＮ２（ｎチャネルトランジスタ）と、入力トランジスタＮ１及び反転入力トランジスタＮ２の導通状態に応じて制御される、入力側出力トランジスタＰ１（ｐチャネルトランジスタ）及び反転側出力トランジスタＰ２（ｐチャネルトランジスタ）と、入力信号ＳＡ１が入力され、入力側出力トランジスタＰ１に流れる電流を制御する入力側電流制御回路Ｚ１と、反転信号ＩＳＡ１が入力され、反転側出力トランジスタＰ２に流れる電流を制御する反転側電流制御回路Ｚ２とを備える。入力トランジスタＮ１及び入力側出力トランジスタＰ１は、互いに相補型となる。又、反転入力トランジスタＮ２及び反転側出力トランジスタＰ２は、互いに相補型となる。更に、電圧変換回路１０は、入力信号ＳＡ１を入力して反転信号ＩＳＡ１を出力する信号反転部１３を備える。
【００１３】
入力信号ＳＡ１は、入力側回路２０から出力される。入力側回路２０は入力側高電位電源の電圧ＶＤ１が印加される。又、入力側回路２０は出力側回路３０と同じ低電位電源の電圧ＶＳＳが印加される。入力側回路２０の内部信号は、ハイレベルが電圧ＶＤ１であり、ローレベルが電圧ＶＳＳである。そのため、入力信号ＳＡ１は、ハイレベル＝ＶＤ１であり、ローレベル＝ＶＳＳである。
【００１４】
一方、電圧変換回路１０は、出力側回路３０の内部レベルに対応した出力信号ＳＢ１を出力する。出力側回路３０は出力側高電位電源の電圧ＶＤ２が印加される。電圧ＶＤ２は電圧ＶＤ１より大きい。又、出力側回路３０は入力側回路２０と同じ低電位電源の電圧ＶＳＳが印加される。出力側回路３０の内部信号は、ハイレベルが電圧ＶＤ２であり、ローレベルは電圧ＶＳＳである。そのため、出力信号ＳＢ１は、ハイレベル＝ＶＤ１、ローレベル＝ＶＳＳである必要がある。
【００１５】
即ち、電圧変換回路１０は、電圧ＶＳＳであるローレベルは入力信号ＳＡ１と同じであるが、ハイレベルを電圧ＶＤ１から電圧ＶＤ２に変換された出力信号ＳＢ１を出力する電圧変換回路である。
【００１６】
図１に示す電圧変換回路１０では、入力側電流制御回路Ｚ１にチャネルが第２導電型のトランジスタ（ｐチャネルトランジスタ）である入力側制御トランジスタＰ５を採用している。入力側制御トランジスタＰ５は、ソース端子に入力側出力トランジスタＰ１のドレイン端子が接続され、ドレイン端子に入力トランジスタＮ１のドレイン端子が接続され、ゲート端子に入力端子５０が接続される。入力トランジスタＮ１は、ゲート端子に入力端子５０が接続され、ソース端子に電圧ＶＳＳが印加される。入力側出力トランジスタＰ１は、ゲート端子に出力端子６０が接続され、ソース端子に電圧ＶＤ２が印加される。入力側制御トランジスタＰ５のドレイン端子と入力側出力トランジスタＰ１のドレイン端子との接続点をノードＫ１とする。
【００１７】
又、図１に示す電圧変換回路１０では、反転側電流制御回路Ｚ２にチャネルが第２導電型のトランジスタ（ｐチャネルトランジスタ）である反転側制御トランジスタＰ６を採用している。反転側制御トランジスタＰ６は、ソース端子に反転側出力トランジスタＰ２のドレイン端子が接続され、ドレイン端子に反転入力トランジスタＮ２のドレイン端子が接続され、ゲート端子に信号反転部１３の反転出力端子１３ｂが接続される。反転入力トランジスタＮ２は、ゲート端子に反転出力端子１３ｂが接続され、ソース端子に電圧ＶＳＳが印加される。反転側出力トランジスタＰ２は、ゲート端子に入力側制御トランジスタＰ５のドレイン端子が接続され、ソース端子に電圧ＶＤ２が印加される。反転側制御トランジスタＰ６のソース端子と反転側出力トランジスタＰ２のドレイン端子との接続点をノードＫ２とする。
【００１８】
信号反転部１３は、チャネルが第２導電型のトランジスタ（ｐチャネルトランジスタ）であるトランジスタＰ３とチャネルが第１導電型のトランジスタ（ｎチャネルトランジスタ）であるトランジスタＮ３を備える。トランジスタＰ３は、ソース端子に電圧ＶＤ１が印加され、ドレイン端子に反転出力端子１３ｂが接続され、ゲート端子に信号反転部１３の入力端子１３ａが接続される。トランジスタＮ３は、ソース端子に電圧ＶＳＳが印加され、ドレイン端子に反転出力端子１３ｂが接続され、ゲート端子に信号反転部１３の入力端子１３ａが接続される。信号反転部１３に入力信号ＳＡ１が入力されると、反転信号ＩＳＡ１が出力される。反転信号ＩＳＡ１のハイレベルは電圧ＶＤ１であり、ローレベルは電圧ＶＳＳである。
【００１９】
次に、図１に示した電圧変換回路１０の動作を、図２に示すタイムチャートを参照しながら説明する。以下の説明において、反転側出力トランジスタＰ２のゲート端子に印加される信号を設定信号ＳＰ２とする。
【００２０】
（イ）時刻ｔ１において、入力信号ＳＡ１が電圧ＶＳＳのローレベルであるため、信号反転部１３から反転出力端子１３ｂを介して出力される反転信号ＩＳＡ１は電圧ＶＤ１のハイレベルである。そのため、入力トランジスタＮ１がオフ、反転入力トランジスタＮ２がオンして、出力信号ＳＢ１は電圧ＶＳＳのローレベルである。出力信号ＳＢ１が電圧ＶＳＳのローレベルであるため、入力側出力トランジスタＰ１はオンし、ノードＫ１のレベルは電圧ＶＤ２のハイレベルである。又、入力信号ＳＡ１が電圧ＶＳＳのローレベルであるため、入力側制御トランジスタＰ５はオンし、設定信号ＳＰ２はノードＫ１のレベルと同じ電圧ＶＤ２のハイレベルとなる。そのため、反転側出力トランジスタＰ２は完全にカットオフし、出力信号ＳＢ１は電圧ＶＳＳのローレベルを維持する。
【００２１】
（ロ）時刻ｔ２において、入力信号ＳＡ１が電圧ＶＤ１のハイレベルに変化し、入力トランジスタＮ１がオンする。時刻ｔ２では反転入力トランジスタＮ２がオンしたままであるため、出力信号ＳＢ１は電圧ＶＳＳのローレベルである。又、出力信号ＳＢ１は電圧ＶＳＳのローレベルであるため、入力側出力トランジスタＰ１はオンしている。即ち、互いに相補型となる入力側出力トランジスタＰ１と入力トランジスタＮ１が共にオンし、入力側出力トランジスタＰ１、入力側制御トランジスタＰ５、入力トランジスタＮ１を流れる第１貫通電流が発生する。出力信号ＳＢ１を電圧ＶＳＳのローレベルから電圧ＶＤ２のハイレベルに変化させるためには、設定信号ＳＰ２をローレベルに変化させて反転側出力トランジスタＰ２をオンする必要がある。しかし、第１貫通電流が流れることにより、設定信号ＳＰ２のレベルは、入力側制御トランジスタＰ５の電流能力と、入力トランジスタＮ１の電流能力の比によって決まるレベルに安定しようとする。時刻ｔ２において、入力側制御トランジスタＰ５のゲート端子に電圧ＶＤ１のハイレベルが印加されることにより、入力側制御トランジスタＰ５のゲート端子−ソース端子間電位差の絶対値は、｜ＶＳＳ−ＶＤ１｜から｜ＶＤ２−ＶＤ１｜に小さくなる。そのため、入力側制御トランジスタＰ５のコンダクタンスは低下して、入力側制御トランジスタＰ５の電流能力が減少し、入力側制御トランジスタＰ５と入力トランジスタＮ１の電流能力の差が大きくなる。その結果、設定信号ＳＰ２のレベルは、図２に示すようにローレベルに近いＶN1P5になる。そのため、反転側出力トランジスタＰ２はオンし、ノードＫ２は電圧ＶＤ２のハイレベルとなる。反転側出力トランジスタＰ２がオンするのとほぼ同時に、反転信号ＩＳＡ１がそれぞれのゲート端子に印加されて反転側制御トランジスタＰ６がオン、反転入力トランジスタＮ２がオフする。その結果、出力信号ＳＢ１は電圧ＶＤ２のハイレベルとなる。出力信号ＳＢ１が電圧ＶＤ２のハイレベルになるため、入力側出力トランジスタＰ１は完全にカットオフし、第１貫通電流はなくなる。そのため、設定信号ＳＰ２は電圧ＶＳＳのローレベルに安定し、反転側出力トランジスタＰ２も完全にオンして、出力信号ＳＢ１は電圧ＶＤ２のハイレベルを維持する。
【００２２】
（ハ）時刻ｔ３において、入力信号ＳＡ１が電圧ＶＤ１のハイレベルから電圧ＶＳＳのローレベルに変化する。入力トランジスタＮ１がオフし、反転信号ＩＳＡ１は電圧ＶＤ１のハイレベルとなって、反転入力トランジスタＮ２がオンする。出力信号ＳＢ１は電圧ＶＤ２のハイレベルであるため、入力側出力トランジスタＰ１はオフである。即ち、入力トランジスタＮ１と入力側出力トランジスタＰ１は共にオフであるが、設定信号ＳＰ２は電圧ＶＳＳのローレベルを維持するため、反転側出力トランジスタＰ２はオンしている。その結果、互いに相補型となる反転側出力トランジスタＰ２と反転入力トランジスタＮ２が共にオンし、反転側出力トランジスタＰ２、反転側制御トランジスタＰ６、反転入力トランジスタＮ２を流れる第２貫通電流が発生する。第２貫通電流が流れることにより、出力信号ＳＢ１のレベルは、反転側制御トランジスタＰ６の電流能力と、反転入力トランジスタＮ２の電流能力の比によって決まるレベルに安定しようとする。反転側制御トランジスタＰ６のゲート端子に電圧ＶＤ１のハイレベルが印加されることにより、反転側制御トランジスタＰ６のゲート端子−ソース端子間電位差の絶対値は、｜ＶＳＳ−ＶＤ１｜から｜ＶＤ２−ＶＤ１｜に小さくなる。そのため、反転側制御トランジスタＰ６のコンダクタンスは低下して、反転側制御トランジスタＰ６の電流能力は減少し、反転側制御トランジスタＰ６と反転入力トランジスタＮ２の電流能力の差が大きくなる。その結果、出力信号ＳＢ１のレベルは、図２に示すようにローレベルに近いＶN2P6になる。そのため、入力側出力トランジスタＰ１はオンし、ノードＫ１は電圧ＶＤ２のハイレベルとなる。入力側出力トランジスタＰ１がオンする時点では、入力信号ＳＡ１がそれぞれのゲート端子に印加されて入力側制御トランジスタＰ５がオン、入力トランジスタＮ１がオフしている。その結果、設定信号ＳＰ２は電圧ＶＤ２のハイレベルとなる。設定信号ＳＰ２が電圧ＶＤ２のハイレベルになるため、反転側出力トランジスタＰ２は完全にカットオフし、第２貫通電流はなくなる。そのため、出力信号ＳＢ１は電圧ＶＳＳのローレベルに安定し、入力側出力トランジスタＰ１は完全にオンして、設定信号ＳＰ２は電圧ＶＤ２のハイレベルに安定する。
【００２３】
上記に説明した電圧変換回路１０を用いた解析結果の例を図３に示す。図３においては、入力信号ＳＡ１がハイレベルがＶＨ１、ローレベルがＶＬである。そして、電圧変換回路１０に入力信号ＳＡ１を入力することにより、ハイレベルがＶＨ２、ローレベルがＶＬの出力信号ＳＢ１が得られる。図３に示すように、時刻１．２ｎｓに入力信号ＳＡ１がローレベルＶＬからハイレベルＶＨ１に変化し、出力信号ＳＢ１は時刻１．３ｎｓでローレベルＶＬから変化し始め、時刻１．７ｎｓでハイレベルＶＨ２になっている。又、時刻４．２ｎｓに入力信号ＳＡ１がハイレベルＶＨ１からローレベルＶＬに変化し、出力信号ＳＢ１は時刻４．３ｎｓでハイレベルＶＨ２から変化し始め、時刻４．８ｎｓでローレベルＶＬになっている。
【００２４】
図３と比較するため、図１に示す電圧変換回路１０から入力側制御トランジスタＰ５及び反転側制御トランジスタＰ６を削除した構成の電圧変換回路１０Ｘの解析結果の例を図４に示す。電圧変換回路１０Ｘは、図示を省略するが、入力側出力トランジスタＰ１のドレイン端子と入力トランジスタＮ１のドレイン端子が接続され、反転側出力トランジスタＰ２のドレイン端子と反転入力トランジスタＮ２のドレイン端子が接続される。他は、図１に示した電圧変換回路１０と同様の構成である。図３に示した解析結果と同様に、入力信号ＳＡ１のハイレベルがＶＨ１、ローレベルがＶＬである場合を図４は示す。図４に示すように、電圧変換回路１０Ｘに入力信号ＳＡ１を入力することにより、ハイレベルがＶＨ２、ローレベルがＶＬの出力信号ＳＢ１が得られる。
【００２５】
しかし、図４に示すように、時刻１．２ｎｓに入力信号ＳＡ１がローレベルＶＬからハイレベルＶＨ１に変化した場合、出力信号ＳＢ１は時刻１．３ｎｓでローレベルＶＬから徐々に変化し始め、時刻３ｎｓでハイレベルＶＨ２になっている。図３と比較して、出力信号ＳＢ１が変化するのに要する時間が長い。以下に、出力信号ＳＢ１が変化する時間が長い原因を説明する。
【００２６】
図２のタイムチャートの時刻ｔ２において説明したのと同様に、電圧変換回路１０Ｘにおいても、入力信号ＳＡ１がローレベルＶＬからハイレベルＶＨ１に変化する際に、互いに相補型となる入力側出力トランジスタＰ１と入力トランジスタＮ１を流れる第１貫通電流が発生する。そのため、図４における時刻１．３ｎｓ付近にみられるように、設定信号ＳＰ２のレベルは、入力側出力トランジスタＰ１と入力トランジスタＮ１の電流能力の比によって決まるハイレベルＶＨ２に近いレベルに安定しようとする。その後、設定信号ＳＰ２のレベルが徐々に低下し、反転側出力トランジスタＰ２のしきい値を超えると反転側出力トランジスタＰ２がオンし、出力信号ＳＢ１がローレベルＶＬから徐々に上昇してハイレベルＶＨ２に近づく。出力信号ＳＢ１のレベルが上昇するにつれて、入力側出力トランジスタＰ１に流れるドレイン電流が減少する。その結果、設定信号ＳＰ２のレベルは更に低下して反転側出力トランジスタＰ２に流れるドレイン電流が増加し、出力信号ＳＢ１はハイレベルＶＨ２に近づく。そして、最終的に入力側出力トランジスタＰ１がカットオフし、出力信号ＳＢ１がハイレベルＶＨ２に達する。以上に説明したように、電圧変換回路１０Ｘでは、第１貫通電流が発生した後、設定信号ＳＰ２のレベルがローレベルＶＬに近づくまでの時間が増大する。そのため、入力側出力トランジスタＰ１がオフして出力信号ＳＢ１がハイレベルＶＨ２に達するまでの時間が増大する。
【００２７】
又、電圧変換回路１０Ｘにおいては、図４に示すように時刻４．２ｎｓに入力信号ＳＡ１がハイレベルＶＨ１からローレベルＶＬに変化し、出力信号ＳＢ１は時刻４．３ｎｓでハイレベルＶＨ２から変化し始め、時刻５．６ｎｓでローレベルＶＬになっている。図３と比較して、出力信号ＳＢ１が変化するのに要する時間が長い。以下に、出力信号ＳＢ１が変化する時間が長い理由を説明する。
【００２８】
図２のタイムチャートの時刻ｔ３において説明したのと同様に、電圧変換回路１０Ｘにおいても、入力信号ＳＡ１がハイレベルＶＨ１からローレベルＶＬに変化する際に、互いに相補型となる反転側出力トランジスタＰ２と反転入力トランジスタＮ２を流れる第２貫通電流が発生する。そのため、図４における時刻４．４ｎｓ付近にみられるように、出力信号ＳＢ１のレベルは、反転側出力トランジスタＰ２と反転入力トランジスタＮ２の電流能力の比によって決まるハイレベルＶＨ２に近いレベルに安定しようとする。その後、出力信号ＳＢ１のレベルが徐々に低下し、入力側出力トランジスタＰ１のしきい値を超えると入力側出力トランジスタＰ１がオンし、設定信号ＳＰ２がローレベルＶＬから徐々に上昇してハイレベルＶＨ２に近づく。設定信号ＳＰ２のレベルが上昇するにつれて、反転側出力トランジスタＰ２に流れるドレイン電流が減少する。その結果、出力信号ＳＢ１のレベルは更に低下して入力側出力トランジスタＰ１に流れるドレイン電流が増加し、設定信号ＳＰ２はハイレベルＶＨ２に近づく。そして、最終的に反転側出力トランジスタＰ２がカットオフし、出力信号ＳＢ１がローレベルＶＬに達する。以上に説明したように、電圧変換回路１０Ｘでは、第２貫通電流が発生した後、出力信号ＳＢ１のレベルがローレベルＶＬに近づくまでの時間が増大する。
【００２９】
以上に説明したように、図１に示す電圧変換回路１０によれば、入力側制御トランジスタＰ５の電流能力を減少させることにより、互いに相補型となる入力トランジスタＮ１及び入力側出力トランジスタＰ１に流れる第１貫通電流を抑制し、出力信号ＳＢ１がローレベルＶＬからハイレベルＶＨ２に変化するのに要する時間を抑制できる。又、反転側制御トランジスタＰ６の電流能力を減少させることにより、互いに相補型となる反転入力トランジスタＮ２及び反転側出力トランジスタＰ２に流れる第２貫通電流を抑制し、出力信号ＳＢ１がハイレベルＶＨ２からローレベルＶＬに変化するのに要する時間を抑制できる。
【００３０】
（第２の実施の形態）
図１に示した電圧変換回路１０が、高電位電源が異なる入力側回路２０と出力側回路３０間に伝搬される信号のレベルを変換するのに対し、本発明の第２の実施の形態に係わる電圧変換回路は、図５に示すように、低電位電源が異なる入力側回路２０Ａと出力側回路３０Ａ間に伝搬される信号のレベルを変換する電圧変換回路１０Ａである点が異なる。又、図１に示した電圧変換回路１０では、第１導電型がｎ型であるので、チャネルが第１導電型のトランジスタはｎチャネルトランジスタであり、チャネルが第２導電型のトランジスタはｐチャネルトランジスタであった。しかし、図５に示す電圧変換回路１０Ａでは、第１導電型のキャリアがｐ型であるので、チャネルが第１導電型のトランジスタはｐチャネルトランジスタであり、チャネルが第２導電型のトランジスタはｎチャネルトランジスタである点が異なる。
【００３１】
即ち、図５に示す電圧変換回路１０Ａは、入力信号ＳＡ２が入力される入力トランジスタＰ１１（ｐチャネルトランジスタ）と、入力信号ＳＡ２の反転信号ＩＳＡ２が入力される反転入力トランジスタＰ１２（ｐチャネルトランジスタ）と、入力トランジスタＰ１１及び反転入力トランジスタＰ１２の導通状態に応じて制御される、入力側出力トランジスタＮ１１（ｎチャネルトランジスタ）及び反転側出力トランジスタＮ１２（ｎチャネルトランジスタ）と、入力信号ＳＡ２が入力され、入力側出力トランジスタＮ１１に流れる電流を制御する入力側電流制御回路Ｚ１１と、反転信号ＩＳＡ２が入力され、反転側出力トランジスタＮ１２に流れる電流を制御する反転側電流制御回路Ｚ１２とを備える。入力トランジスタＰ１１及び入力側出力トランジスタＮ１１は、互いに相補型となる。又、反転入力トランジスタＰ１２及び反転側出力トランジスタＮ１２は、互いに相補型となる。更に、電圧変換回路１０Ａは、入力信号ＳＡ２を入力して反転信号ＩＳＡ２を出力する信号反転部１３を備える。
【００３２】
入力信号ＳＡ２は、入力側回路２０Ａから出力される。入力側回路２０Ａは出力側回路３０Ａと同じ高電位電源の電圧ＶＤＤが印加される。又、入力側回路２０Ａは入力側低電位電源の電圧ＶＳ１が印加される。入力側回路２０Ａの内部信号は、ハイレベルが電圧ＶＤＤであり、ローレベルが電圧ＶＳ１である。そのため、入力信号ＳＡは、ハイレベル＝ＶＤＤであり、ローレベル＝ＶＳ１である。
【００３３】
一方、電圧変換回路１０Ａは、出力側回路３０Ａの内部レベルに対応した出力信号ＳＢ２を出力する。出力側回路３０Ａは入力側回路２０Ａと同じ高電位電源の電圧ＶＤＤが印加される。又、出力側回路３０Ａは出力側低電位電源の電圧ＶＳ２が印加される。出力側低電位電源の電圧ＶＳ２は入力側低電位電源の電圧ＶＳ１より大きい。出力側回路３０Ａの内部信号は、ハイレベルが電圧ＶＤＤであり、ローレベルは電圧ＶＳ２である。そのため、出力信号ＳＢ２は、ハイレベル＝ＶＤＤ、ローレベル＝ＶＳ２である必要がある。
【００３４】
即ち、電圧変換回路１０Ａは、電圧ＶＤＤであるハイレベルは入力信号ＳＡ２と同じであるが、ローレベルを電圧ＶＳ１から電圧ＶＳ２に変換された出力信号ＳＢ２を出力する電圧変換回路である。
【００３５】
図５に示す電圧変換回路１０Ａでは、入力側電流制御回路Ｚ１１にチャネルが第２導電型のトランジスタ（ｎチャネルトランジスタ）である入力側制御トランジスタＮ１５を採用している。入力側制御トランジスタＮ１５は、ソース端子に入力側出力トランジスタＮ１１のドレイン端子が接続され、ドレイン端子に入力トランジスタＰ１１のドレイン端子が接続され、ゲート端子に入力端子５０が接続される。入力トランジスタＰ１１は、ゲート端子に入力端子５０が接続され、ソース端子に電圧ＶＤＤが印加される。入力側出力トランジスタＮ１１は、ソース端子に電圧ＶＳ２が印加され、ゲート端子に出力端子６０が接続される。入力側制御トランジスタＮ１５のドレイン端子と入力側出力トランジスタＮ１１のドレイン端子との接続点をノードＫ１１とする。
【００３６】
又、図５に示す電圧変換回路１０Ａでは、反転側電流制御回路Ｚ１２にチャネルが第２導電型のトランジスタ（ｎチャネルトランジスタ）である反転側制御トランジスタＮ１６を採用している。反転側制御トランジスタＮ１６は、ソース端子に反転側出力トランジスタＮ１２のドレイン端子が接続され、ドレイン端子に反転入力トランジスタＰ１２のドレイン端子が接続され、ゲート端子に信号反転部１３の反転出力端子１３ｂが接続される。反転入力トランジスタＰ１２は、ゲート端子に反転出力端子１３ｂが接続され、ソース端子に電圧ＶＤＤが印加される。反転側出力トランジスタＮ１２は、ソース端子に電圧ＶＳ２が印加され、ゲート端子に入力側制御トランジスタＮ１５のドレイン端子が接続される。反転側制御トランジスタＮ１６のソース端子と反転側出力トランジスタＮ１２のドレイン端子との接続点をノードＫ１２とする。
【００３７】
信号反転部１３は、チャネルが第１導電型のトランジスタ（ｐチャネルトランジスタ）であるトランジスタＰ３とチャネルが第２導電型のトランジスタ（ｎチャネルトランジスタ）であるトランジスタＮ３を備える。トランジスタＰ３は、ソース端子に電圧ＶＤＤが印加され、ドレイン端子に反転出力端子１３ｂが接続され、ゲート端子に信号反転部１３の入力端子１３ａが接続される。トランジスタＮ３は、ソース端子に電圧ＶＳ１が印加され、ドレイン端子に反転出力端子１３ｂが接続され、ゲート端子に信号反転部１３の入力端子１３ａが接続される。信号反転部１３に入力信号ＳＡ２が入力されると、反転信号ＩＳＡ２が出力される。反転信号ＩＳＡ２のハイレベルは電圧ＶＤＤであり、ローレベルは電圧ＶＳ１である。
【００３８】
次に、図５に示した電圧変換回路１０Ａの動作を、図６に示すタイムチャートを参照しながら説明する。以下の説明において、反転側出力トランジスタＮ１２のゲート端子に印加される信号を設定信号ＳＮ１２とする。
【００３９】
（イ）時刻ｔ１において、入力信号ＳＡ２が電圧ＶＤＤのハイレベルであるため、信号反転部１３から反転出力端子１３ｂを介して出力される反転信号ＩＳＡ２は電圧ＶＳ１のローレベルである。そのため、入力トランジスタＰ１１がオフ、反転入力トランジスタＰ１２がオンして、出力信号ＳＢ２は電圧ＶＤＤのハイレベルである。出力信号ＳＢ２が電圧ＶＤＤのハイレベルであるため、入力側出力トランジスタＮ１１はオンし、ノードＫ１１のレベルは電圧ＶＳ２のローレベルである。又、入力信号ＳＡ２が電圧ＶＤＤのハイレベルであるため、入力側制御トランジスタＮ１５はオンし、設定信号ＳＮ１２はノードＫ１のレベルと同じ電圧ＶＳ２のローレベルとなる。そのため、反転側出力トランジスタＮ１２は完全にカットオフし、出力信号ＳＢ２は電圧ＶＤＤのハイレベルを維持する。
【００４０】
（ロ）時刻ｔ２において、入力信号ＳＡ２が電圧ＶＳ１のローレベルに変化し、入力トランジスタＰ１１がオンする。時刻ｔ２では反転入力トランジスタＰ１２がオンしたままであるため、出力信号ＳＢ２は電圧ＶＤＤのハイレベルである。又、出力信号ＳＢ２が電圧ＶＤＤのハイレベルであるため、入力側出力トランジスタＮ１１はオンしている。即ち、互いに相補型となる入力側出力トランジスタＮ１１と入力トランジスタＰ１１が共にオンし、入力トランジスタＰ１１、入力側制御トランジスタＮ１５、入力側出力トランジスタＮ１１を流れる第１貫通電流が発生する。出力信号ＳＢ１を電圧ＶＤＤのハイレベルから電圧ＶＳ２のローレベルに変化させるためには、設定信号ＳＮ１２をハイレベルに変化させて反転側出力トランジスタＮ１２をオンする必要がある。しかし、第１貫通電流が流れることにより、設定信号ＳＮ１２のレベルは、入力側制御トランジスタＮ１５の電流能力と、入力トランジスタＰ１１の電流能力の比によって決まるレベルに安定しようとする。時刻ｔ２において、入力側制御トランジスタＮ１５のゲート端子に電圧ＶＳ１のローレベルが印加されることにより、入力側制御トランジスタＮ１５のゲート端子−ソース端子間電位差の絶対値は、｜ＶＤＤ−ＶＳ２｜から｜ＶＳ１−ＶＳ２｜に小さくなる。そのため、入力側制御トランジスタＮ１５のコンダクタンスは低下して、入力側制御トランジスタＮ１５の電流能力が減少し、入力側制御トランジスタＮ１５と入力トランジスタＰ１１の電流能力の差が大きくなる。その結果、設定信号ＳＮ１２のレベルは、図６に示すようにハイレベルに近いＶP11N15になる。そのため、反転側出力トランジスタＮ１２はオンし、ノードＫ１２は電圧ＶＳ２のローレベルとなる。反転側出力トランジスタＮ１２がオンするのとほぼ同時に、反転信号ＩＳＡ２がそれぞれのゲート端子に印加されて反転側制御トランジスタＮ１６がオン、反転入力トランジスタＰ１２がオフする。その結果、出力信号ＳＢ２は電圧ＶＳ２のローレベルとなる。出力信号ＳＢ２が電圧ＶＳ２のローレベルになるため、入力側出力トランジスタＮ１１は完全にカットオフし、第１貫通電流はなくなる。そのため、設定信号ＳＮ１２は電圧ＶＤＤのハイレベルに安定し、反転側出力トランジスタＮ１２も完全にオンして、出力信号ＳＢ２は電圧ＶＳ２のローレベルを維持する。
【００４１】
（ハ）時刻ｔ３において、入力信号ＳＡ２が電圧ＶＳ１のローレベルから電圧ＶＤＤのハイレベルに変化する。入力トランジスタＰ１１がオフし、反転信号ＩＳＡ２は電圧ＶＳ１のローレベルとなって、反転入力トランジスタＰ１２がオンする。出力信号ＳＢ２は電圧ＶＳ２のローレベルであるため、入力側出力トランジスタＮ１１はオフである。即ち、入力トランジスタＰ１１と入力側出力トランジスタＮ１１は共にオフであるが、設定信号ＳＮ１２は電圧ＶＤＤのハイレベルを維持するため、反転側出力トランジスタＮ１２はオンしている。その結果、互いに相補型となる反転側出力トランジスタＮ１２と反転入力トランジスタＰ１２が共にオンし、反転入力トランジスタＰ１２、反転側制御トランジスタＮ１６、反転側出力トランジスタＮ１２を流れる第２貫通電流が発生する。第２貫通電流が流れることにより、出力信号ＳＢ２のレベルは、反転側制御トランジスタＮ１６の電流能力と、反転入力トランジスタＰ１２の電流能力の比によって決まるレベルに安定しようとする。反転側制御トランジスタＮ１６のゲート端子に電圧ＶＳ１のローレベルが印加されることにより、反転側制御トランジスタＮ１６のゲート端子−ソース端子間電位差の絶対値は、｜ＶＤＤ−ＶＳ１｜から｜ＶＳ２−ＶＳ１｜に小さくなる。そのため、反転側制御トランジスタＮ１６のコンダクタンスは低下して、反転側制御トランジスタＮ１６の電流能力は減少し、反転側制御トランジスタＮ１６と反転入力トランジスタＰ１２の電流能力の差が大きくなる。その結果、出力信号ＳＢ２のレベルは、図６に示すようにハイレベルに近いＶP12N16になる。そのため、入力側出力トランジスタＮ１１はオンし、ノードＫ１１は電圧ＶＳ２のローレベルとなる。入力側出力トランジスタＮ１１がオンする時点では、入力信号ＳＡ２がそれぞれのゲート端子に印加されて入力側制御トランジスタＮ１５がオン、入力トランジスタＰ１１がオフしている。その結果、設定信号ＳＮ１２は電圧ＶＳ２のローレベルとなる。設定信号ＳＮ１２が電圧ＶＳ２のローレベルであるため、反転側出力トランジスタＮ１２は完全にカットオフし、第２貫通電流はなくなる。そのため、出力信号ＳＢ２は電圧ＶＤＤのハイレベルに安定し、入力側出力トランジスタＮ１１は完全にオンして、設定信号ＳＮ１２は電圧ＶＳ２のローレベルに安定する。
【００４２】
図５に示す電圧変換回路１０Ａによれば、入力側制御トランジスタＮ１５の電流能力を減少させることにより、互いに相補型となる入力トランジスタＰ１１及び入力側出力トランジスタＮ１１を流れる第１貫通電流を抑制し、出力信号ＳＢ２が電圧ＶＤＤのハイレベルから電圧ＶＳ２のローレベルに変化するのに要する時間を抑制できる。又、反転側制御トランジスタＮ１６の電流能力を減少させることにより、互いに相補型となる反転入力トランジスタＰ１２及び反転側出力トランジスタＮ１２に流れる第２貫通電流を抑制し、出力信号ＳＢ２が電圧ＶＳ２のローレベルから電圧ＶＤＤのハイレベルに変化するのに要する時間を抑制できる。
【００４３】
＜実施例＞
図１に示した電圧変換回路１０及び図５に示した電圧変換回路１０Ａを、図７に示すダイナミックＲＡＭ（以下において「ＤＲＡＭ」という。）１００に応用した例を以下に示す。図７に示すように、ＤＲＡＭ１００は、列方向に配列された複数のビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・と、このビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・と直交する行方向に配列された複数のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・を有するメモリセルアレイ１０１を備える。そして、メモリセルアレイ１０１には、ビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・のいずれかとワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・のいずれかによってそれぞれ制御される、図示を省略するメモリセルが列方向と行方向にマトリクス状に配置される。
【００４４】
更に、ＤＲＡＭ１００はメモリセルアレイ１０１にそれぞれ接続するデータ制御回路１０２、ロウデコーダ１４０、カラムデコーダ１７０を備える。データ制御回路１０２は、データバッファ１０３に接続される。又、ロウデコーダ１４０は、ロウアドレス・プリデコーダ１２０、ロウデコーダ制御回路１３０及びメモリセルアレイ１０１に接続される。一方、カラムデコーダ１７０は、カラムアドレス・プリデコーダ１５０、カラムデコーダ制御回路１６０及びメモリセルアレイ１０１に接続される。ロウアドレス・プリデコーダ１２０及びカラムアドレス・プリデコーダ１５０は、アドレスバッファ１１０に接続される。
【００４５】
又、ＤＲＡＭ１００は、データ制御回路１０２、ロウアドレス・プリデコーダ１２０、ロウデコーダ制御回路１３０、カラムアドレス・プリデコーダ１５０及びカラムデコーダ制御回路１６０にそれぞれ接続されるコマンドデコーダ１０４と、コマンドデコーダ１０４に接続するコマンドバッファ１０５を備える。コマンドバッファ１０５は、コマンドデコーダ１０４から出力され、ＤＲＡＭ１００の動作を制御する信号を格納する。
【００４６】
データバッファ１０３は、データ制御回路１０２を介してメモリセルアレイ１０１に書き込まれるデータＷＤ、及びメモリセルアレイ１０１から読み出されるデータＲＤを格納する。データ制御回路１０２は、コマンドデコーダ１０４から出力される信号ＤＱＥによって制御され、メモリセルアレイ１０１とデータバッファ１０３間のデータのやり取りを信号ＭＤＱによって行う。メモリセルアレイ１０１においてデータを書き込む又はデータを読み出すメモリセルは、ビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・のうちアドレスバッファ１１０から出力されるカラムアドレス信号ＣＡによって活性化するビット線、及びワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・のうちロウアドレス信号ＲＡによって活性化するワード線に接続するメモリセルである。
【００４７】
アドレスバッファ１１０から出力されるカラムアドレス信号ＣＡは、カラムアドレス・プリデコーダ１５０に入力される。カラムアドレス・プリデコーダ１５０において、例えばｍビットのカラムアドレス信号ＣＡが、２mにデコードされる等、カラムデコーダ１７０の構成に応じてカラムアドレス信号ＣＡの形式が変換される（ｍ：１以上の整数。）。そして、カラムアドレス・プリデコーダ１５０から、カラムアドレス信号ＣＡの下位アドレスに相当するアドレス信号Ｙ１Ｐがカラムデコーダ制御回路１６０に入力され、カラムデコーダ制御回路１６０においてデコードされる。カラムデコーダ制御回路１６０から、アドレス信号Ｙ１Ｐをデコードした信号ＣＤＲＶ、デコードされたビット線の活性化のタイミングを制御する信号ＣＳＬＥがカラムデコーダ１７０に出力される。一方、カラムアドレス・プリデコーダ１５０から、カラムアドレス信号ＣＡの上位アドレスに相当するアドレス信号Ｙ２Ｐがカラムデコーダ１７０に入力され、カラムデコーダ１７０においてデコードされる。そして、カラムデコーダ１７０は、ビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・のうちのカラムアドレス信号ＣＡに対応するビット線を活性化する。カラムデコーダ制御回路１６０及びカラムデコーダ１７０の動作は、コマンドデコーダ１０４から出力される信号ＣＡＥによって制御される。
【００４８】
アドレスバッファ１１０から出力されるロウアドレス信号ＲＡは、ロウアドレス・プリデコーダ１２０に入力される。ロウアドレス・プリデコーダ１２０において、ｎビットのロウアドレス信号ＲＡが、２nにデコードされる等、ロウデコーダ１４０の構成に応じてカラムアドレス信号ＣＡの形式が変換される（ｎ：１以上の整数。）。そして、ロウアドレス・プリデコーダ１２０から、ロウアドレス信号ＲＡの下位アドレスに相当するアドレス信号Ｘ１Ｐがロウデコーダ制御回路１３０に入力され、ロウデコーダ制御回路１３０においてデコードされる。ロウデコーダ制御回路１３０から、アドレス信号Ｘ１Ｐをデコードし、デコードされたワード線を活性化する信号ＷＬＤＶ、アドレス信号Ｘ１Ｐをデコードし、デコードされたワード線を非活性化する信号ＷＬＲＳＴ、ワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・を活性化するタイミングを制御する信号ＷＬＯＮ及びワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・を非活性化するタイミングを制御する信号ＷＬＯＦＦがロウデコーダ１４０に出力される。一方、ロウアドレス・プリデコーダ１２０から、ロウアドレス信号ＲＡの上位アドレスに相当するアドレス信号Ｘ２Ｐがロウデコーダ１４０に入力され、ロウデコーダ１４０においてデコードされる。そして、ロウデコーダ１４０は、ワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・のうちのロウアドレス信号ＲＡに対応するワード線を活性化する。例えば、ロウデコーダ制御回路１３０においてアドレス信号Ｘ１Ｐが４：１にデコードされ、ロウデコーダ１４０においてアドレス信号Ｘ２Ｐが１２８：１にデコードされれば、ロウアドレス信号ＲＡは５１２：１にデコードされる。即ち、ロウデコーダ制御回路１３０及びロウデコーダ１４０によって、５１２本のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・から１本のワード線を選択することができる。ロウデコーダ制御回路１３０の動作は、コマンドデコーダ１０４から出力される信号ＲＡＥ及び信号ＲＰＥによって制御される。信号ＲＡＥは信号ＷＬＯＮ、ＷＬＯＦＦの発生を制御し、信号ＲＰＥは信号ＷＬＯＦＦの停止を制御する。
【００４９】
ここで、図７に示したメモリセルアレイ１０１のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・に印加する電圧を、ハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＢとする。一般に、ＤＲＡＭのメモリセルアレイを構成するメモリセルは、１つのトランジスタと１つのキャパシタから構成される。そして、ワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・とビット線ＢＬ1、ＢＬ2、ＢＬ3、・・・・・の電位を変化させてトランジスタを制御し、キャパシタを充電又は放電させメモリセルの書き込みを行う。又、キャパシタの蓄積電荷量を検出することでメモリセルの読み出しを行う。通常、確実にメモリセルの読み書きを行うため、トランジスタに電源電圧よりもトランジスタのしきい値電圧値以上に高い電圧をワード線に印加する。そのため、電圧ＶＤＤＢは、図７に示すロウアドレス・プリデコーダ１２０やコマンドデコーダ１０４から出力される信号のハイレベルより高く設定される。電圧ＶＤＤＢは、ＤＲＡＭ１００に外部から印加される高電位電源の電圧ＶＤＤＡから内部昇圧して得ることができる。一方、電圧ＶＳＳＢは、ロウアドレス・プリデコーダ１２０やコマンドデコーダ１０４から出力される信号のローレベルより低く設定される。電圧ＶＳＳＢは、ＤＲＡＭ１００に外部から印加される低電位電源の電圧ＶＳＳＡを内部降圧して得ることができる。
【００５０】
したがって、コマンドデコーダ１０４、ロウアドレス・プリデコーダ１２０から、メモリセルアレイ１０１のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・の電位を設定するロウデコーダ１４０に入力される複数の信号について、ロウデコーダ制御回路１３０及びロウデコーダ１４０において、必要に応じて信号レベルの変換が行われる。図８にロウデコーダ制御回路１３０及びロウデコーダ１４０の構成の一部を例示する。
【００５１】
図８に示すロウデコーダ制御回路１３０は、ＷＬコントローラ１３１、ＷＬＤＶドライバ１３２、ＷＬＲＳＴドライバ１３６を備える。更に、ＷＬＤＶドライバ１３２は、第１の電圧変換回路１３３、ＷＬＤＶデコーダ回路１３４及び第２の電圧変換回路１３５を備える。又、ＷＬＲＳＴドライバ１３６は、第３の電圧変換回路１３７、ＷＬＲＳＴデコーダ回路１３８、インバータ１３８Ｂ及び第４の電圧変換回路１３９を備える。一方、ロウデコーダ１４０は、第５の電圧変換回路１４１、デコーダ回路１４２、第６の電圧変換回路１４３及びＷＬドライバ１４４を備える。
【００５２】
ＷＬコントローラ１３１に、コマンドデコーダ１０４から信号ＲＡＥ及び信号ＲＰＥが入力され、ＷＬコントローラ１３１は信号ＷＬＯＮ及び信号ＷＬＯＦＦを出力する。ＷＬコントローラ１３１は高電位電源として電圧ＶＤＤＡ、低電位電源として電圧ＶＳＳＡが印加され、信号ＷＬＯＮ及び信号ＷＬＯＦＦはハイレベル＝ＶＤＤＡ、ローレベル＝ＶＳＳＡである。信号ＷＬＯＦＦは、ハイレベルが電圧ＶＤＤＢの信号として、高電位電源として電圧ＶＤＤＢ、低電位電源として電圧ＶＳＳＡが印加されるＷＬＤＶデコーダ回路１３４に入力される必要がある。そのため、信号ＷＬＯＦＦは第１の電圧変換回路１３３に入力される。第１の電圧変換回路１３３には、図１に示した電圧変換回路１０を採用できる。そして、第１の電圧変換回路１３３からハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＡの信号ＷＬＯＦＦ＿Ｂが出力され、ＷＬＤＶデコーダ回路１３４に入力される。更に、ＷＬコントローラ１３１から出力された信号ＷＬＯＮ、ロウアドレス・プリデコーダ１２０から出力されたアドレス信号Ｘ１ＰがＷＬＤＶデコーダ回路１３４に入力される。アドレス信号Ｘ１Ｐはハイレベル＝ＶＤＤＡ、ローレベル＝ＶＳＳＡの信号である。しかし、信号ＷＬＯＮ及びアドレス信号Ｘ１Ｐは、ハイレベルが電圧ＶＤＤＢの信号としてＷＬＤＶデコーダ回路１３４に入力される必要がないため、信号ＷＬＯＮ及びアドレス信号Ｘ１Ｐの信号レベルの変換は行われない。ＷＬＤＶデコーダ回路１３４から、ハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＡの信号ＷＬＤＶ＿Ａが出力される。信号ＷＬＤＶ＿Ａは、ハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＢの信号として、ロウデコーダ１４０に入力される必要があるため、信号ＷＬＤＶ＿Ａは第２の電圧変換回路１３５に入力される。第２の電圧変換回路１３５には、図６に示した電圧変換回路１０Ａを採用できる。そして、第２の電圧変換回路１３５から、ハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＢの信号ＷＬＤＶが出力される。
【００５３】
一方、信号ＷＬＯＦＦ、信号ＷＬＯＮ及びアドレス信号Ｘ１Ｐが、高電位電源として電圧ＶＤＤＢ、低電位電源として電圧ＶＳＳＡが印加されるＷＬＲＳＴデコーダ回路１３８に入力される。信号ＷＬＯＦＦは、ハイレベルが電圧ＶＤＤＢの信号として、ＷＬＲＳＴデコーダ回路１３８に入力される必要がある。そのため、信号ＷＬＯＦＦは第３の電圧変換回路１３７に入力される。第３の電圧変換回路１３７には、図１に示した電圧変換回路１０を採用できる。そして、第３の電圧変換回路１３７からハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＡの信号ＷＬＯＦＦ＿Ｂが出力され、ＷＬＲＳＴデコーダ回路１３８に入力される。信号ＷＬＯＮ及びアドレス信号Ｘ１Ｐは、ハイレベルが電圧ＶＤＤＢの信号としてＷＬＲＳＴデコーダ回路１３８に入力される必要がないため、信号ＷＬＯＮ及びアドレス信号Ｘ１Ｐの信号レベルの変換は行われない。そして、ハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＡの信号ＷＬＲＳＴ＿ＡがＷＬＲＳＴデコーダ回路１３８から出力される。信号ＷＬＲＳＴ＿Ａは、インバータ１３８Ｂを介して第４の電圧変換回路１３９に入力され、ハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＢの信号ＷＬＲＳＴが、第４の電圧変換回路１３９から出力される。第４の電圧変換回路１３９には、図６に示した電圧変換回路１０Ａを採用できる。
【００５４】
又、ロウデコーダ１４０が備える、高電位電源として電圧ＶＤＤＢ、低電位電源として電圧ＶＳＳＡが印加されるデコーダ回路１４２に、ＷＬコントローラ１３１から出力された信号ＷＬＯＮ及び信号ＷＬＯＦＦが入力され、更に、ロウアドレス・プリデコーダ１２０から出力されたアドレス信号Ｘ２Ｐが入力される。アドレス信号Ｘ２Ｐはハイレベル＝ＶＤＤＡ、ローレベル＝ＶＳＳＡの信号である。信号ＷＬＯＦＦは、ハイレベルが電圧ＶＤＤＢの信号として、デコーダ回路１４２に入力される必要がある。そのため、信号ＷＬＯＦＦは第５の電圧変換回路１４１に入力される。第５の電圧変換回路１４１には、図１に示した電圧変換回路１０を採用できる。そして、第５の電圧変換回路１４１からハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＡの信号ＷＬＯＦＦ＿Ｂが出力され、デコーダ回路１４２に入力される。信号ＷＬＯＮ及びアドレス信号Ｘ２Ｐは、ハイレベルが電圧ＶＤＤＢの信号としてデコーダ回路１４２に入力される必要がないため、信号ＷＬＯＮ及びアドレス信号Ｘ２Ｐの信号レベルの変換は行われない。そして、ハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＡの信号ＲＤＯＵＴ＿Ａがデコーダ回路１４２から出力される。信号ＲＤＯＵＴ＿Ａは第６の電圧変換回路１４３に入力され、ハイレベルが電圧ＶＤＤＢ、ローレベルが電圧ＶＳＳＢの信号ＲＤＯＵＴが出力される。第６の電圧変換回路１４３には、図６に示した電圧変換回路１０Ａを採用できる。そして、信号ＲＤＯＵＴ、ロウデコーダ制御回路１３０から出力される信号ＷＬＤＶ及び信号ＷＬＲＳＴが、ＷＬドライバ１４４に入力される。
【００５５】
図９に、ＷＬドライバ１４４の構成の一部として、ワード線ＷＬ1を駆動する回路を例示する。図９示すように、ワード線ＷＬ1を駆動する回路はｐＭＯＳトランジスタＰ１００、ｎＭＯＳトランジスタＮ１００、Ｎ１０１によって構成される。ｐＭＯＳトランジスタＰ１００は、ゲート端子に信号ＲＤＯＵＴが入力され、ソース端子に信号ＷＬＤＶが入力され、ドレイン端子にワード線ＷＬ1が接続され、バックゲート端子に電圧ＶＤＤＢが印加される。ｎＭＯＳトランジスタＮ１００は、ゲート端子に信号ＲＤＯＵＴが入力され、ドレイン端子にｐＭＯＳトランジスタＰ１００のドレイン端子が接続され、ソース端子及びバックゲート端子に電圧ＶＳＳＢが印加される。ｎＭＯＳトランジスタＮ１０１は、ゲート端子に信号ＷＬＲＳＴが入力され、ドレイン端子にｐＭＯＳトランジスタＰ１００のドレイン端子が接続され、ソース端子及びバックゲート端子に電圧ＶＳＳＢが印加される。
【００５６】
以上に説明したように、図１に示す電圧変換回路１０及び図６に示す電圧変換回路１０Ａにより、周辺回路の電源電圧よりも高い電圧をメモリセルアレイ１０１のワード線ＷＬ1、ＷＬ2、ＷＬ3、・・・・・に印加することができる。
【００５７】
（その他の実施の形態）
上記のように、本発明は第１乃び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５８】
上記の第１及び第２の実施の形態の説明等におけるｐチャネルトランジスタ及びｎチャネルトランジスタは、ＭＯＳＦＥＴに限定されず、シリコン酸化膜（ＳｉＯ2膜）以外の種々のゲート絶縁膜を有する絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）を対象とすることができる。例えば、ＳｉＯ2膜／シリコン酸化膜（Ｓｉ3Ｎ4膜）／ＳｉＯ2膜の３層積層膜からなるＯＮＯ膜とすれば、比誘電率εr＝５〜５．５と同程度が得られる。更に、εr＝６であるストロンチウム酸化物（ＳｒＯ）膜、εr＝７であるシリコン酸化物（Ｓｉ3Ｎ4）膜、εr＝８〜１１であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜がＭＩＳトランジスタのゲート絶縁膜として使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける（なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更に、シリコン酸化膜とこれらの複合膜のゲート絶縁膜でもよい。複合膜は３層以上の積層構造でもよい。即ち、少なくとも、一部に上記の比誘電率εrが５〜６以上の材料を含むゲート絶縁膜が好ましい。ただし、複合膜の場合はゲート絶縁膜全体として測定される実効的な比誘電率εrが５〜６以上になる組み合わせを選択することが好ましい。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなるゲート絶縁膜でもよい。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物がゲート絶縁膜として使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）等も高誘電率のゲート絶縁膜として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
【００５９】
既に述べた第１乃び第２の実施の形態の説明においては、電圧変換回路１０、電圧変換回路１０Ａが信号反転部１３を備える場合を説明した。しかし、例えば反転信号ＩＳＡ１が電圧変換回路１０の外部で発生されている場合は、その反転信号ＩＳＡ１を反転入力トランジスタ及び反転側電流調整回路に入力してもよく、信号反転部１３が必要ないため電圧変換回路１０の面積を小さくすることができる。
【００６０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態に係る電圧変換回路の構成を示す模式的な回路構成図である。
【図２】本発明の第１の実施の形態に係る電圧変換回路による電圧変換を説明するためのタイムチャートである。
【図３】本発明の第１の実施の形態に係る電圧変換回路による電圧変換を説明するためのグラフである。
【図４】図３と比較を行うためのグラフである。
【図５】本発明の第２の実施の形態に係る電圧変換回路の構成を示す模式的な回路構成図である。
【図６】本発明の第２の実施の形態に係る電圧変換回路による電圧変換を説明するためのタイムチャートである。
【図７】本発明の実施例に係る記憶装置の構成例を示す模式的な回路構成図である。
【図８】図７に示す回路構成図の一部を示す模式的な回路構成図である。
【図９】図８に示す回路構成図の一部を示す模式的な回路構成図である。
【符号の説明】
【００６２】
Ｎ１…入力トランジスタ
Ｎ２…反転入力トランジスタ
Ｐ１…入力側出力トランジスタ
Ｐ２…反転側出力トランジスタ
Ｐ５…入力側制御トランジスタ
Ｐ６…反転側制御トランジスタ
Ｚ１…入力側電流制御回路
Ｚ２…反転側電流制御回路
１０…電圧変換回路
１３…信号反転部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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