(57)【要約】【課題】  従来の半導体集積回路の品質判定技術は、実際の市場不良発生頻度を反映することのできる指標を与えるものではなかった。【解決手段】  故障仮定個所を通るパスの最小遅延マージンＴmgn、マシンサイクルＭＣおよびディレイ欠陥発生頻度ＤＦＧの情報を与えて回路の品質にリンクした指標を求め、該回路の品質判定を行うように構成する。【選択図】      図９
2005257654.tif 000002
【特許請求の範囲】
【請求項１】
故障仮定個所を通るパスの最小遅延マージン、マシンサイクルおよびディレイ欠陥発生頻度の情報を与えて回路の品質にリンクした指標を求め、該回路の品質判定を行うことを特徴とする回路の品質判定方法。
【請求項２】
請求項１に記載の回路の品質判定方法において、さらに、テスト精度情報を与えて前記指標を求めることを特徴とする回路の品質判定方法。
【請求項３】
請求項２に記載の回路の品質判定方法において、前記テスト精度情報は、前記故障個所に対する検出される遅延故障の最小遅延値を含むことを特徴とする回路の品質判定方法。
【請求項４】
請求項２に記載の回路の品質判定方法において、前記テスト精度情報は、前記故障個所に対するテストサイクルを含むことを特徴とする回路の品質判定方法。
【請求項５】
請求項３または４に記載の回路の品質判定方法において、前記故障個所は複数個所仮定され、該複数の仮定された故障個所に対して、単一の前記マシンサイクルおよび前記テストサイクルを使用することを特徴とする回路の品質判定方法。
【請求項６】
請求項３または４に記載の回路の品質判定方法において、前記故障個所は複数個所仮定され、該複数の仮定された故障個所に対して、複数の前記マシンサイクルおよび前記テストサイクルを使用することを特徴とする回路の品質判定方法。
【請求項７】
請求項５または６に記載の回路の品質判定方法において、前記複数の仮定された故障個所に対する前記指標を総和して前記回路全体の品質とリンクした指標を求めることと、前記指標を平均して前記回路の１仮定故障当たりの品質とリンクした指標を求めることを特徴とする回路の品質判定方法。
【請求項８】
請求項７に記載の回路の品質判定方法において、前記故障仮定個所を通るパスの最小遅延マージンにおけるばらつきを考慮して前記指標を求めることを特徴とする回路の品質判定方法。
【請求項９】
請求項５または６に記載の回路の品質判定方法において、多閾値故障シミュレータを使用して前記指標の近似値を求めることを特徴とする回路の品質判定方法。
【請求項１０】
回路設計情報、テストパターン、クロックドメイン情報およびテスト時のクロックドメイン情報を与えるステップと、
ある遅延故障を回路内に仮定するステップと、
前記仮定された遅延故障個所を通るパスの最小遅延マージンを計算するステップと、
前記仮定された遅延故障個所を通るパスの検出される最小遅延故障値を計算するステップと、
故障表をアップデートするステップと、
該アップデートされた故障表とディレイ欠陥発生頻度を与えてディレイ品質指標を求めるステップとを備え、該得られたディレイ品質指標の値から実際の市場不良率を推定して前記回路の品質判定を行うことを特徴とする回路の品質判定方法。
【請求項１１】
請求項１０に記載の回路の品質判定方法において、前記故障表のアップデートは、検出される遅延故障の最小遅延値およびテストサイクルを故障シミュレータ実行中に更新することを特徴とする回路の品質判定方法。
【請求項１２】
請求項１１に記載の回路の品質判定方法において、前記クロックドメイン情報は、固定のマシンサイクルを含み、且つ、前記テスト時のクロックドメイン情報は、前記アップデートされたテストサイクルを含むことを特徴とする回路の品質判定方法。
【請求項１３】
請求項１２に記載の回路の品質判定方法において、前記遅延故障は複数個所仮定され、該複数の仮定された遅延故障個所に対して、単一の前記マシンサイクルおよび前記テストサイクルを使用することを特徴とする回路の品質判定方法。
【請求項１４】
請求項１２に記載の回路の品質判定方法において、前記遅延故障は複数個所仮定され、該複数の仮定された遅延故障個所に対して、複数の前記マシンサイクルおよび前記テストサイクルを使用することを特徴とする回路の品質判定方法。
【請求項１５】
請求項１３または１４に記載の回路の品質判定方法において、前記複数の仮定された遅延故障個所に対する前記ディレイ品質指標を総和して前記回路全体の品質とリンクした指標を求めることと、前記ディレイ品質指標を平均して前記回路の１仮定故障当たりの品質とリンクしたディレイ品質指標を求めることを特徴とする回路の品質判定方法。
【請求項１６】
請求項１５に記載の回路の品質判定方法において、前記複数の仮定された遅延故障個所を通るパスの最小遅延マージンにおけるばらつきを考慮して前記ディレイ品質指標を求めることを特徴とする回路の品質判定方法。
【請求項１７】
請求項１３または１４に記載の回路の品質判定方法において、多閾値故障シミュレータを使用して前記ディレイ品質指標の近似値を求めることを特徴とする回路の品質判定方法。
【請求項１８】
請求項１０〜１７のいずれか１項に記載の回路の品質判定方法において、前記ディレイ品質指標を利用して前記テストパターンをフィードバックするようにしたことを特徴とする回路の品質判定方法。
【請求項１９】
請求項１８に記載の回路の品質判定方法において、さらに、
前記ディレイ品質指標から品質指標が大きな故障を選択するステップと、
該選択された故障に着目してテストパターンを生成し、該テストパターンを、前記情報を与えるステップにフィードバックするステップとを備えることを特徴とする回路の品質判定方法。
【請求項２０】
請求項１０〜１７のいずれか１項に記載の回路の品質判定方法において、前記ディレイ品質指標を利用して設計フローの各処理にフィードバックするようにしたことを特徴とする回路の品質判定方法。
【請求項２１】
請求項２０に記載の回路の品質判定方法において、前記ディレイ品質指標を、ＲＴＬ設計、論理合成、ネットリスト、或いは、レイアウト設計を行うステップに対して制約パラメータまたは最適化パラメータとして与えることを特徴とする回路の品質判定方法。
【請求項２２】
故障仮定個所を通るパスの最小遅延マージン、マシンサイクルおよびディレイ欠陥発生頻度の情報を与えて回路の品質にリンクした指標を求め、該回路の品質判定を行うことを特徴とする回路の品質判定装置。
【請求項２３】
回路設計情報、テストパターン、クロックドメイン情報およびテスト時のクロックドメイン情報を与える手段と、
ある遅延故障を回路内に仮定する手段と、
前記仮定された遅延故障個所を通るパスの最小遅延マージンを計算する手段と、
前記仮定された遅延故障個所を通るパスの検出される最小遅延故障値を計算する手段と、
故障表をアップデートする手段と、
該アップデートされた故障表とディレイ欠陥発生頻度を与えてディレイ品質指標を求める手段とを備え、該得られたディレイ品質指標の値から実際の市場不良率を推定して前記回路の品質判定を行うことを特徴とする回路の品質判定装置。
【請求項２４】
回路設計情報、テストパターン、クロックドメイン情報およびテスト時のクロックドメイン情報を与えるステップと、
ある遅延故障を回路内に仮定するステップと、
前記仮定された遅延故障個所を通るパスの最小遅延マージンを計算するステップと、
前記仮定された遅延故障個所を通るパスの検出される最小遅延故障値を計算するステップと、
故障表をアップデートするステップと、
該アップデートされた故障表とディレイ欠陥発生頻度を与えてディレイ品質指標を求めるステップとを備え、該得られたディレイ品質指標の値から実際の市場不良率を推定して前記回路の品質判定を行うことを特徴とする回路の品質判定プログラム。
【請求項２５】
回路設計情報、テストパターン、クロックドメイン情報およびテスト時のクロックドメイン情報を与えるステップと、
ある遅延故障を回路内に仮定するステップと、
前記仮定された遅延故障個所を通るパスの最小遅延マージンを計算するステップと、
前記仮定された遅延故障個所を通るパスの検出される最小遅延故障値を計算するステップと、
故障表をアップデートするステップと、
該アップデートされた故障表とディレイ欠陥発生頻度を与えてディレイ品質指標を求めるステップとを備え、該得られたディレイ品質指標の値から実際の市場不良率を推定して前記回路の品質判定を行うことを特徴とする回路の品質判定プログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の品質判定方法および品質判定装置、並びに、回路の品質判定プログラムおよび該プログラムを記録した媒体に関し、特に、半導体集積回路のディレイ品質指標を求めて品質判定を行う技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）は微細化が進み、動作周波数も高速になってきており、それに伴って、ＬＳＩのディレイ（遅延）欠陥による不良も多くなってきている。そのため、ＬＳＩのディレイ品質を表す指標が必要とされている。ここで、ＬＳＩのテストは、ＬＳＩの製造不良を取り除くために行われるものであり、例えば、ＬＳＩの遅延による欠陥を検出するためのテストであるディレイテストが含まれる。また、このようなテストは、フリップフロップを鎖状に接続し、外部入出力からフリップフロップの値を設定・観測できるようにするテスト容易化設計手法であるスキャン設計（スキャンパス設計）を使用して行い、スキャンチェーンへ値を入出力するためのスキャンシフトにより外部端子からスキャンパスを通じて値をシフトさせるようになっている。なお、フリップフロップは、ＬＳＩで一般的に使用され、『０』か『１』かの情報を保持することができる記憶素子であり、クロックが入力されると値が取り込まれるもので、フリップフロップへ値を取り込む動作をキャプチャと称する。
【０００３】
従来、ＬＳＩの品質を指標（故障検出率等）により表示するものも提案されているが、それら従来提案されている指標は、ＬＳＩのディレイ不良発生率と関連付けがなされておらず、設計時のタイミングマージン分布（設計マージン）が反映されていなかったり、テストタイミングの精度が反映されていなかったり、さらには、同じ指標値でも異なったディレイ品質であったりするもので満足の行くものではなかった。
【０００４】
そこで、ＬＳＩのディレイ品質を表す指標として、従来のようなテストベクタの論理的網羅性を評価する故障モデルではなく、製造プロセスの出来具合・設計のディレイ余裕度・テスト精度を総合的に評価して、実際の市場不良発生頻度を反映することのできる指標を求めてＬＳＩの品質判定を行う技術が要望されている。ここで、故障検出率とは、テストパターンの品質を表す指標であり、一般的には、［故障検出率］＝［検出された故障数］／［仮定した故障数］で求められる。また、出力として、故障検出率などを算出する故障シミュレータは、回路の論理接続情報およびテストパターンを入力として、故障を仮定した回路でシミュレーションを行い、故障が検出できたかどうかを判定するプログラム（或いは、そのプログラムを実行するコンピュータ）を意味する。なお、テストパターンは、ＬＳＩをテストするための入力パターンで、人手で作成することもあるが、回路の大規模化に伴い、一般的に、ＡＴＰＧ（Automatic Test Pattern Generator：自動テストパターン生成ツール）により作成される。
【０００５】
上述したように、論理ＬＳＩにおける信号ディレイ（信号遅延）に起因する不良に対する指標として、従来、テストパターンの網羅性を評価する故障検出率（指標）が広く用いられている。
【０００６】
図１は従来の半導体集積回路（回路）の品質判定方法で使用する指標の例を概略的に説明するための図である。図１において、参照符号Ｉ１は故障仮定個所を通るパスの最小遅延マージンＴmgnおよびマシンサイクルＭＣの情報を含む設計品質情報（遅延値情報）を示し、Ｉ２はテストサイクルＴＣおよび検出される遅延故障の最小遅延値Ｔdetの情報を含むテスト精度情報を示し、そして、Ｉ３はディレイ欠陥発生頻度ＤＦＧの情報を含むプロセス品質情報を示している。ここで、マシンサイクルＭＣとは、回路の動作スピード、設計スペック上のスピード、および、通常動作時におけるフリップフロップのクロックサイクル等のことであり、また、テストサイクル（テストタイミング）ＴＣとは、テストにおけるキャプチャ時のタイミングである。なお、テスターのスピード制約およびテスト容易化回路の制約等により、マシンサイクルＭＣとテストサイクルＴＣは同一にならないことも多い。
【０００７】
図１に示されるように、従来、故障仮定個所を通るパスの最小遅延マージンＴmgn、マシンサイクルＭＣ、テストサイクルＴＣおよび検出される遅延故障の最小遅延値Ｔdet相当を入力として指標を得る半導体集積回路の品質判定方法（従来例１：例えば、特許文献１参照）、故障仮定個所を通るパスの最小遅延マージンＴmgn、テストサイクルＴＣおよび検出される遅延故障の最小遅延値Ｔdet相当を入力として指標を得る半導体集積回路の品質判定方法（従来例２：例えば、非特許文献１参照）、並びに、故障仮定個所を通るパスの最小遅延マージンＴmgn、テストサイクルＴＣ、検出される遅延故障の最小遅延値Ｔdet相当およびディレイ欠陥発生頻度ＤＦＧを入力として指標を得る半導体集積回路の品質判定方法（従来例３：例えば、非特許文献２参照）が提案されている。
【０００８】
さらに、従来、多閾値ゲート遅延故障モデルと呼ばれる故障モデルを使用して、検出される遅延故障の遅延値の大きさにより故障仮定個所をグループ化し、それぞれのグループに対する検出率を得るようにした半導体集積回路の品質判定方法も提案されている（例えば、非特許文献３参照）。
【特許文献１】米国特許出願公開第２００３／０２０４３５０号明細書
【非特許文献１】ヴィジャイ・エス・アイアンガー他（Vijay S. Iyengar et al.）著、"Delay Test Generation 1 -- Concept and Coverage Metrics"、米国、IBM Research Division、International Test Conference 1988、pp. 857-864
【非特許文献２】アンカン・ケー・プラマニック他（Ankan K. Pramanick et al.）著、"On the Detection of Delay Faults"、米国、Department of Electrical & Computer Engineering University of Iowa、International Test Conference 1988、pp. 845-856
【非特許文献３】中尾教伸他（Michinobu Nakao et al.）著、"High Quality Delay Test Generation Based on Multi-Threshold Gate-Delay Fault Model"、日本国、IEICE TRANS. INF. & SYST., Vol. E85-D, No. 10 October 2002
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図２は従来の半導体集積回路の品質判定方法の第１例における指標を説明するための図であり、上述した従来例１における１つの指標を説明するためのものである。
【００１０】
従来例１において、１つの故障当たりの指標ＤＤＥ（Delay Defect Exposure）は、次の式で表される。
【００１１】
ＤＤＥ＝Ｐ１＋Ｐ２
＝（Ｔmax−Ｔdelay）＋（ＴＣ−ＭＣ）
Ｔmax：最長パス遅延値（≒ＴＣ−Ｔmgn）
Ｔdelay：テストされたパス遅延値（＝ＴＣ−Ｔdet）
従って、指標ＤＤＥの値が『０』に近づくほど（ＤＤＥ⇒０）、ＬＳＩの品質が高いことを示す。しかしながら、この従来の指標ＤＤＥは、実際のＬＳＩの品質を定量化するものではなく、実際の市場不良率（ディレイ不良発生率）のレベルを推定するには極めて不十分である。
【００１２】
さらに、上述した従来例１における他の１つの故障当たりの指標ＤＳＲ（Delay Sensitivity Ratio）は、次の式で表される。
【００１３】
ＤＳＲ＝Ｔdelay／Ｔmax
従って、指標ＤＳＲは、０≦ＤＳＲ≦１となり、指標ＤＳＲの値が『１』に近づくほど（ＤＳＲ⇒１）、ＬＳＩの品質が高いことを示す。しかしながら、この従来の指標ＤＳＲは相対的に品質の差を表しているのみであり、ＬＳＩ全体の指標としてＬＳＩの個々の故障に対するＤＳＲの和をとることが提案されているが、これは市場におけるディレイ不良発生率と関連付けることはできない。
【００１４】
図３は従来の半導体集積回路の品質判定方法の第１例における課題を説明するための図である。
【００１５】
図３に示されるように、上述した従来例１における他の指標ＤＳＲは、ＤＳＲ＝Ｔdelay／Ｔmaxとして表されるため、例えば、［故障１］のように、最長パス遅延値Ｔmax１が６ｎｓでパス遅延値Ｔdelay１を３ｎｓのときの指標ＤＳＲ１の値（３／６＝０．５）は、［故障２］のように、最長パス遅延値Ｔmax２が１０ｎｓでパス遅延値Ｔdelay２を５ｎｓのときの指標ＤＳＲ２の値（５／１０＝０．５）と同じになる。しかしながら、指標ＤＳＲの値は［故障１］および［故障２］で同じであっても、実際の市場におけるディレイ不良発生率が異なるのは明らかであり、この指標ＤＳＲは指標として不適切なものと言わざるを得ない。
【００１６】
図４は従来の半導体集積回路の品質判定方法の第２例における指標および課題を説明するための図であり、上述した従来例２における指標を説明するためのものである。図４において、参照符号Ｐ３aの領域は検出する必要のない故障（タイミング的に余裕があるため）であり、Ｐ３bおよびＰ３cの領域は検出しなければならない故障であり、そして、Ｐ３cの領域は遅延テストパターンにより検出できた故障である。
【００１７】
従来例２において、１つの故障当たりの指標ＤＱ(f)は、その故障パスのスラックSlack(f)（ＬＳＩに許されたタイムマージンＴmgnに相当）および実際に検出されたタイミングε(f)を使用して、次の式により表される。
【００１８】
ＤＱ(f)＝Slack(f)／ε(f)
ここで、パスのスラック（slack）は、クロックタイミングＴＣからパス長を引いた値、すなわち、パスのタイミング余裕度（タイムマージンＴmgn）に対応する。
【００１９】
さらに、ＬＳＩ全体としての指標ＴＱは、検出された故障のセットをＦdとして、次の式により表される。なお、下記の式において、｜Ｆｄ｜は検出された故障数を表している。
【００２０】
【数１】
2005257654.tif 000003
【００２１】
従って、指標ＴＱは、０≦ＴＱ≦１となり、指標ＴＱの値が『１』に近づくほど（ＴＱ⇒１）、ＬＳＩの品質が高いことを示す。しかしながら、１つの故障当たりの指標ＤＱ(f)は０≦ＤＱ(f)≦１となるが、この指標ＤＱ(f)は、相対的に品質の差を表しているのみであり、従って、指標ＴＱも市場におけるディレイ不良発生率と関連付けることはできない。
【００２２】
図５は従来の半導体集積回路の品質判定方法の第３例における指標および課題を説明するための図であり、上述した従来例３における指標を説明するためのものである。図５において、参照符号Ｐ４aは遅延量が零からＴＣ−Ｍrxまでの領域であり、Ｐ４bは遅延量がＴＣ−ＭrxからＴＣ−Ｄrxまでの領域であり、そして、Ｐ４cは遅延量がＴＣ−Ｄrxよりも長い領域である。ここで、ＴＣはテストサイクルを示し、Ｍrxはライン『ｒ』で遷移『ｘ』するときのパス長を示し、そして、Ｄrxはあるテストベクタにおいてライン『ｒ』で遷移『ｘ』するときのパス長を示す。
【００２３】
潜在的に達成可能なフォルト範囲（図５における領域Ｐ４b＋Ｐ４cの積分：指標）ＰＡＦＣおよびフォルト範囲（図５における領域Ｐ４cの積分：指標）ＦＣは、Ｍaxを想定し得る最大遅延値（∞だと困るため）とし、Ｐrx(s)を故障サイズ分布関数とすると、次の式で表される。
【００２４】
【数２】
2005257654.tif 000004
【００２５】
しかしながら、これらの指標ＰＡＦＣおよびＦＣは、マシンサイクルＭＣの概念が入っておらず、また、指標が２つ出てくることになって回路全体を１つの指標で示すことができないといった課題がある。
【００２６】
このように、従来の故障検出率（指標）はテストベクタの品質を反映しているが、テスト精度やプロセス品質は何ら考慮されておらず、実際の市場不良率（ディレイ不良発生率）のレベルを推定するには不十分であった。さらに、実際の市場不良率を推定するには、例えば、前述した図１の設計品質情報Ｉ１、テスト精度情報Ｉ２およびプロセス品質情報Ｉ３を使用する従来例１〜３が提案されているが、これら従来例１〜３により求められた指標でも実際の市場不良率のレベルを推定するには十分ではなかった。
【００２７】
すなわち、従来の半導体集積回路の品質判定技術は、故障検出率のみで不良発生率との関係が不明であったり、異なる品種間の品質比較が困難であったり、製造ラインの欠陥発生頻度データの蓄積を精度向上に結びつけることができないといった課題がある。また、従来の半導体集積回路の品質判定技術は、設計の出来具合（設計マージン）を反映する指標を提供するものではなく、マージンが大きい品種は不良が少ないという関係を定量化するものではなかった。さらに、従来の半導体集積回路の品質判定技術は、テストタイミングが変わっても検出率が変わらず、タイミング精度向上による品質向上の関係を定量化するものではなかった。
【００２８】
本発明は、上述した従来の半導体集積回路の品質判定技術が有する課題に鑑み、実際の市場不良率に対応した回路の品質判定技術の提供を目的とする。
【課題を解決するための手段】
【００２９】
本発明の第１の形態によれば、故障仮定個所を通るパスの最小遅延マージン、マシンサイクルおよびディレイ欠陥発生頻度の情報を与えて回路の品質にリンクした指標を求め、該回路の品質判定を行うことを特徴とする回路の品質判定方法が提供される。
【００３０】
本発明の第２の形態によれば、回路設計情報、テストパターン、クロックドメイン情報およびテスト時のクロックドメイン情報を与えるステップと、ある遅延故障を回路内に仮定するステップと、前記仮定された遅延故障個所を通るパスの最小遅延マージンを計算するステップと、前記仮定された遅延故障個所を通るパスの検出される最小遅延故障値を計算するステップと、故障表をアップデートするステップと、該アップデートされた故障表とディレイ欠陥発生頻度を与えてディレイ品質指標を求めるステップとを備え、該得られたディレイ品質指標の値から実際の市場不良率を推定して前記回路の品質判定を行うことを特徴とする回路の品質判定方法が提供される。
【００３１】
本発明の第３の形態によれば、故障仮定個所を通るパスの最小遅延マージン、マシンサイクルおよびディレイ欠陥発生頻度の情報を与えて回路の品質にリンクした指標を求め、該回路の品質判定を行うことを特徴とする回路の品質判定装置が提供される。
【００３２】
本発明の第４の形態によれば、回路設計情報、テストパターン、クロックドメイン情報およびテスト時のクロックドメイン情報を与える手段と、ある遅延故障を回路内に仮定する手段と、前記仮定された遅延故障個所を通るパスの最小遅延マージンを計算する手段と、前記仮定された遅延故障個所を通るパスの検出される最小遅延故障値を計算する手段と、故障表をアップデートする手段と、該アップデートされた故障表とディレイ欠陥発生頻度を与えてディレイ品質指標を求める手段とを備え、該得られたディレイ品質指標の値から実際の市場不良率を推定して前記回路の品質判定を行うことを特徴とする回路の品質判定装置が提供される。
【００３３】
本発明の第５の形態によれば、回路設計情報、テストパターン、クロックドメイン情報およびテスト時のクロックドメイン情報を与えるステップと、ある遅延故障を回路内に仮定するステップと、前記仮定された遅延故障個所を通るパスの最小遅延マージンを計算するステップと、前記仮定された遅延故障個所を通るパスの検出される最小遅延故障値を計算するステップと、故障表をアップデートするステップと、該アップデートされた故障表とディレイ欠陥発生頻度を与えてディレイ品質指標を求めるステップとを備え、該得られたディレイ品質指標の値から実際の市場不良率を推定して前記回路の品質判定を行うことを特徴とする回路の品質判定プログラムが提供される。
【００３４】
本発明の第６の形態によれば、回路設計情報、テストパターン、クロックドメイン情報およびテスト時のクロックドメイン情報を与えるステップと、ある遅延故障を回路内に仮定するステップと、前記仮定された遅延故障個所を通るパスの最小遅延マージンを計算するステップと、前記仮定された遅延故障個所を通るパスの検出される最小遅延故障値を計算するステップと、故障表をアップデートするステップと、該アップデートされた故障表とディレイ欠陥発生頻度を与えてディレイ品質指標を求めるステップとを備え、該得られたディレイ品質指標の値から実際の市場不良率を推定して前記回路の品質判定を行うことを特徴とする回路の品質判定プログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体が提供される。
【００３５】
図６は本発明に係る回路の品質判定装置の入出力を説明するための図であり、図７は図６における設計ファイルから得られるパスのタイミングマージン分布およびディレイ欠陥発生頻度から得られるディレイ欠陥分布の一例を示す図である。ここで、図７（ａ）は設計ファイル（論理およびレイアウト）ＤＦから得られるパスのタイミングマージン分布（パススラック分布）の一例を示し、また、図７（ｂ）はディレイ欠陥発生頻度ＤＦＧから得られるディレイ欠陥分布（ディレイ欠陥発生頻度）の一例を示している。なお、図７（ａ）の設計時のタイミングマージン分布を示すグラフの横軸は、パスのタイミングマージン（タイムマージンＴmgn）に対応するスラック［ｎｓ］であり、例えば、２００ＭＨｚ設計のように設計マージンが小さい場合には、２ｎｓ以下のスラック（タイミング余裕度）が小さいパス数が多くなり、逆に、１００ＭＨｚ設計のように設計マージンが大きい場合には、２〜６ｎｓ辺りの相対的にスラックが大きいパス数が多くなる。
【００３６】
図６に示されるように、本発明の回路の品質判定装置（新たな故障モデルによる評価プログラム：故障シミュレータ）は、品種毎のデータＤ１における設計ファイルＤＦ、テストパターンＴＰおよびテストタイミングＴＴ、並びに、プロセス共通のデータＤ２におけるディレイ欠陥発生頻度ＤＦＧを受け取り、新たな故障検出指標（ディレイ品質指標）を出力する。ここで、本発明により得られるディレイ品質指標は、実際の市場不良率に対応するディレイ故障率に比例するもので、このディレイ品質指標の値から実際の市場不良率を推定することができる。
【００３７】
図８は本発明に係る回路の品質判定方法を説明するための実回路による試算例を示す図である。なお、図８中の左側のパスディレイ分布を示すグラフの横軸は、図７（ａ）と同様に、パスのタイミングマージンＴmgnに対応するスラック［ｎｓ］である。
【００３８】
図８に示されるように、回路の設計マージンが大きい回路１（例えば、ＡＳＩＣ系）と回路の設計マージンが小さい回路２（例えば、プロセッサ系）とを考えた場合、遅延テストを行わないと、設計マージンが小さい回路２の実際の市場における不良率は、設計マージンが大きい回路１のものよりも遥かに大きくなる。例えば、回路１および回路２が同じ信号遅延欠陥を持っていたとしても（例えば、欠陥遅延値：２０ｎｓ）、設計マージンが小さい回路２においては、マージンが２０ｎｓ以下のパスの割合が高いため、回路が不良となる確率が高くなる。すなわち、遅延テストを行わない場合、設計マージンによる品質の差により回路２のディレイ品質指標（ディレイ不良発生率に比例）は回路１のディレイ品質指標よりも大きくなる。
【００３９】
また、遅延テスト（例えば、ＢＩＳＴ（５０Ｋパターン）の遅延テスト）を行うと、図８中における右側グラフのハッチングで示されるように、本発明のディレイ品質指標は回路１および回路２の両方で十分小さくなる。すなわち、ディレイ不良となるＬＳＩはテストによって除かれて市場に出ないために、実際の市場における不良率は小さくなる。
【００４０】
このように、本発明によれば、実際の市場不良率（ディレイ不良発生率）に比例する指標を提供することができ、また、異なる品種間の品質比較も可能になり、さらに、製造ラインの欠陥発生頻度データの蓄積により精度を向上させることも可能になる。また、本発明によれば、設計マージンを反映する指標を提供することができるため、マージンが大きい品種は不良が少ないという関係を定量化することが可能になる。さらに、本発明によれば、テストタイミングの精度を反映する指標を提供することができ、テストサイクル（周波数）に応じて指標値も変わることになり、また、テスト精度向上による品質向上の関係を定量化することも可能になる。
【００４１】
なお、本発明に係る回路の品質判定技術は、主として半導体集積回路（ＬＳＩ）の品質判定を例として説明するが、本発明の適用は、半導体チップがパッケージングされた半導体集積回路に限定されるものではなく、ウエハ上に形成された半導体チップ（ダイ）、或いは、複数の半導体集積回路が搭載されたマルチチップモジュールや回路基板等に対して幅広く適用することができる。
【発明の効果】
【００４２】
本発明によれば、実際の市場不良率に対応した回路の品質判定技術を提供することができる。
【発明を実施するための最良の形態】
【００４３】
まず、本発明に係る回路（半導体集積回路）の品質判定装置および品質判定方法の実施例を詳述する前に、本発明を概略的に説明する。
【００４４】
図９は本発明に係る回路の品質判定方法で使用する指標の例を概略的に説明するための図であり、図１０は本発明に係る回路の品質判定方法および従来の回路（半導体集積回路）の品質判定方法の比較表を示す図である。なお、図９におけるパスの最小遅延マージンＴmgnからは、前述した図７（ａ）のようなパスディレイ分布が得られ、また、ディレイ欠陥発生頻度ＤＦＧからは、図７（ｂ）のようなディレイ欠陥分布が得られる。
【００４５】
図９に示されるように、本発明の回路の品質判定方法は、設計品質情報（遅延値情報）Ｉ１におけるパスの最小遅延マージンＴmgnおよびマシンサイクルＭＣと、テスト精度情報Ｉ２におけるテストサイクルＴＣおよび検出される遅延故障の最小遅延値Ｔdetと、プロセス品質情報Ｉ３におけるディレイ欠陥発生頻度ＤＦＧとを入力として指標（ディレイ品質指標）を求めるようになっている。ここで、本発明で使用するディレイ品質指標は、テスト精度情報Ｉ２におけるテストサイクルＴＣおよび検出される遅延故障の最小遅延値Ｔdetがない場合（テストパターンを印加する前）でも算出することができる。
【００４６】
本発明のディレイ品質指標の指標値は、ディレイ欠陥発生頻度およびタイミング冗長の概念と関連付けられており、実際の市場における故障の発生率を推測することが可能なものである。本発明のディレイ品質指標の指標値は、半導体集積回路（回路）のディレイ不良発生率にリンクしており、設計の出来具合を示す指標となっており、さらに、異なる製品（品種）間での品質を比較することも可能なものである。
【００４７】
前述したように、例えば、従来例１〜３においても各故障個所に対して指標を求めるものが提案されている。また、各故障個所の指標を平均して回路全体の指標を得る、すなわち、［回路全体の指標］＝［Σ［各故障についての指標］］／［故障の数］、ものもある。しかしながら、従来技術においては、回路全体の指標を得るために各故障個所の指標の平均を取っても回路全体の品質とリンクしていない。また、従来技術において、０〜１の範囲を持つような指標もあるが、その指標の値そのものは品質と直接リンクしたものではない。
【００４８】
これに対して、本発明の指標（ディレイ品質指標）は、回路（半導体集積回路）の品質とリンクしており、各故障個所の指標の総和を取ることにより回路全体の品質とリンクした指標値を得ることができる。また、上記指標値を全仮定故障数で割ることにより、１仮定故障当たりの指標値を得ることができる。なお、本発明および前述した従来例１〜３における半導体集積回路の品質判定方法の比較は図１０に示される表の通りである。
【実施例】
【００４９】
以下、本発明に係る回路の品質判定装置および品質判定方法の各実施例を、添付図面を参照して詳述する。
【００５０】
図１１は回路における遷移（トランジション）遅延故障モデルの一例を示す図である。ここでいう遷移遅延故障モデルは、故障個所（ゲートの入出力ピン）およびタイプ（立ち上がり、立ち下がり）を遷移故障モデルと同じにするという意味で使用しているに過ぎず、遅延値の扱いは本発明で定義しているものを使用する。また、故障仮定個所は、例えば、ゲートではなくセグメント（複数のゲートを一纏めにしたもの）にしてもよい。
【００５１】
図１１に示されるように、遷移遅延故障モデルは、例えば、第１のクロックＣＬＫ１で動作するフリップフロップＦＦ１〜ＦＦ３、および、第２のクロックＣＬＫ２で動作するフリップフロップＦＦ４およびＦＦ５を備え、フリップフロップＦＦ１からＦＦ５の間で回路のゲート入出力（立ち上がり、立ち下がり）に遅延（ゲートディレイ故障）があると仮定する。ここで、第１のクロックＣＬＫ１および第２のクロックＣＬＫ２は、図１１に示すように、同じクロックであってもよいが、異なるクロックであってもよい。また、テストサイクルＴＣは、第１のクロックＣＬＫ１の左側の立ち上がりタイミングから第２のクロックＣＬＫ２の右側の立ち上がりタイミングまでとなる。なお、故障個所を通るパスでは、信号伝達の遅延が大きくなって回路が正常に動作しないこともある。
【００５２】
次に、パスの分類を行う。
【００５３】
まず、ある遷移遅延故障を含む信号線を通るパスは多数存在しているが、その中で、最長パスは、回路の構造上、最大遅延値を持つパスであるが、フォルスパス（通常動作時に使われないパス）として外部から指定されているパスは含まない。次に、テストされたパスは、テストパターンを印加したときに活性化されたパス（十分大きな遅延故障であれば検出可能なパス）である。ここで、パスの遅延値は、ＳＴＡ（Static Timing Analysis）ツールやＳＤＦ（Standard Delay Format）を使うなどして計算する。
【００５４】
回路（半導体集積回路）に遷移遅延故障を仮定し、その回路の構造解析を行うことにより、遷移遅延故障個所を通る最長パスが特定される。また、回路にテストパターンを印加して故障シミュレーションを走らせることにより、遷移遅延故障個所を通るテストされたパスが特定される。
【００５５】
図１２は図１１に示す遷移遅延故障モデルの回路の一例を示す図であり、前述した図１１の遷移遅延故障モデルにおいて、各フリップフロップＦＦ１〜ＦＦ５の間にゲート（バッファ１１〜１６およびＡＮＤゲート２１〜２６）が挿入されたものを示している。ここで、３入力ＡＮＤゲート２４の出力に立ち下がり遷移遅延故障がある場合を仮定する。
【００５６】
まず、フォルスパスは、フリップフロップＦＦ３→パスＰｃ（ＡＮＤゲート２２→バッファ１３→ＡＮＤゲート２３）→ＡＮＤゲート２４→パスＰｅ（ＡＮＤゲート２６→バッファ１４→バッファ１５→バッファ１６）→フリップフロップＦＦ５（３ｎｓ＋１ｎｓ＋４ｎｓ＝８ｎｓ）として与えられたものとする。
【００５７】
次に、フォルスパスを除く最長パスは、フリップフロップＦＦ３→パスＰｃ→ＡＮＤゲート２４→パスＰｄ（ＡＮＤゲート２５）→フリップフロップＦＦ４（３ｎｓ＋１ｎｓ＋１ｎｓ＝５ｎｓ）となる。さらに、テストされたパスは、フリップフロップＦＦ１→パスＰａ（バッファ１１→ＡＮＤゲート２１）→ＡＮＤゲート２４→パスＰｄ（ＡＮＤゲート２５）→フリップフロップＦＦ４（２ｎｓ＋１ｎｓ＋１ｎｓ＝４ｎｓ）のパスと仮定する。
【００５８】
図１３は図１２の回路におけるテストされたパスの一例を示す図である。
【００５９】
まず、フリップフロップＦＦ１に立ち下がり遷移を発生させるテストパターンを与える。すなわち、パスＰａ→ＡＮＤゲート２４→パスｄに立ち下がり遷移を伝播させるテストパターンを与える。
【００６０】
以上の条件を満たすテストパターンで、ＡＮＤゲート２４の出力の立ち下がり遷移遅延故障がパス（フリップフロップＦＦ１→パスＰａ→ＡＮＤゲート２４→パスＰｄ→フリップフロップＦＦ４）上で活性化され、そして、フリップフロップＦＦ４で信号値をキャプチャする。このフリップフロップＦＦ４で信号値をキャプチャするタイミング（テストサイクル）により遅延故障の影響が出てくる。
【００６１】
図１４は通常動作時のクロック波形とテスト時のクロック波形の例を示す図である。
【００６２】
上述したように、最長パスはフリップフロップＦＦ３→フリップフロップＦＦ４（５ｎｓ）であり、テストされたパスはフリップフロップＦＦ１→フリップフロップＦＦ４（４ｎｓ）である。ここで、フリップフロップＦＦ１〜ＦＦ５は単一クロックドメインに属し、マシンサイクルＭＣは６ｎｓと仮定し、また、テスト時のクロックタイミング、すなわちテストサイクルＴＣは７ｎｓと仮定する。
【００６３】
図１５は故障がない場合の信号波形の例を示す図である。
【００６４】
図１５に示されるように、テストされたパスの遅延値（テストされたパス遅延値Ｔdelay）は４ｎｓであるため、故障がない場合のマシンサイクルＭＣ（＝６ｎｓ）の時刻での信号値およびテストサイクルＴＣ（＝７ｎｓ）の時刻での信号値は共に正常値『０』となる。なお、最長パスの遅延値（最長パス遅延値Ｔmax）は５ｎｓであり、また、フォルスパスの遅延値は８ｎｓである。
【００６５】
図１６は遅延故障発生時の信号波形の第１例を示す図であり、０．５ｎｓの遅延故障が発生した時の信号波形を示すものである。
【００６６】
図１６に示されるように、発生した遅延故障の遅延値Ｔdf（０．５ｎｓ）が回路（ＬＳＩ）に許されたタイムマージンＴmgnよりも小さければ（Ｔdf＜Ｔmgn）、遅延故障は検出されず、また、このような遅延故障は回路に許されたタイムマージンＴmgnの範囲内なので実際の使用でも不良となることはなく、実際の市場不良率も高くなることはない（品質の低下はない）。
【００６７】
図１７は遅延故障発生時の信号波形の第２例を示す図であり、１．５ｎｓの遅延故障が発生した時の信号波形を示すものである。
【００６８】
図１７に示されるように、発生した遅延故障の遅延値Ｔdf（１．５ｎｓ）が回路に許されたタイムマージンＴmgnよりも大きく、検出される最小遅延故障値（テストされたパスの遅延マージン）Ｔdetよりも小さければ（Ｔmgn＜Ｔdf＜Ｔdet）、テストを行っても遅延故障は検出されないが、このような遅延故障は回路に許されたタイムマージンＴmgnの範囲を逸脱するため、実際の使用では不良となり、従って、実際の市場不良率も高くなる（品質は低下する）。
【００６９】
図１８は遅延故障発生時の信号波形の第３例を示す図であり、４ｎｓの遅延故障が発生した時の信号波形を示すものである。
【００７０】
図１８に示されるように、発生した遅延故障の遅延値Ｔdf（４ｎｓ）が検出される最小遅延故障値Ｔdetよりも大きいと（Ｔdf＞Ｔdet）、遅延故障は検出され、回路（ＬＳＩ）は不良として市場へは出荷されず、実際の市場不良率も高くなることはない（品質の低下はない）。
【００７１】
ここで、故障の遅延値による分類を行う。
【００７２】
まず、パスの最小遅延マージンＴmgnは、Ｔmgn＝ＭＣ（マシンサイクル）−Ｔmax（最長パス遅延値）として表される。ただし、厳密には、マルチクロックドメイン環境下では、最長パス以外のパスが活性化されたとき、最小遅延マージンとなる場合があるので、本明細書では、ＴmaxではなくＴmgnを用いている。また、検出される最小遅延故障値Ｔdetは、Ｔdet＝ＴＣ（テストサイクル）−Ｔdelay（テストされたパス遅延値）として表される。
【００７３】
遷移遅延故障の遅延値Ｔdfが、Ｔdf＜Ｔmgnの場合、テストが不可能となり、回路（ＬＳＩ）は不良として市場へは出荷されず、実際の市場不良率も高くなることはない（品質の低下はない）。
【００７４】
また、Ｔmgn＜Ｔdf＜Ｔdetの場合、テストされずに故障回路は取り除かれないので、不良品が市場へ出荷され、実際の市場不良率は高くなる（品質は低下する）。
【００７５】
さらに、Ｔdf＞Ｔdetの場合、テストされて回路は不良として市場へは出荷されず、実際の市場不良率も高くなることはない（品質の低下はない）。
【００７６】
図１９は本発明に係る回路の品質判定方法で使用するディレイ品質指標を説明するための図である。
【００７７】
まず、本発明における回路全体のディレイ品質指標は、次の式により与えられ、これは図１９におけるハッチング部分に相当する。
【００７８】
【数３】
2005257654.tif 000005
【００７９】
ここで、ｎはライン数、Ｌnxは全ラインの立ち上がり（Ｒ）および立ち下がり（Ｆ）の遅延故障、Ｆ(t)は欠陥発生頻度、Ｔdet(Ｌnx）は故障Ｌnxについて検出される最小遅延故障値、そして、Ｔmgn(Ｌnx)は故障Ｌnxを含むパスの最小遅延マージンを示している。なお、Ｔdet(Ｌnx）＜Ｔmgn(Ｌnx)の場合、式中の値は『０』とする。
【００８０】
ディレイ品質指標が０と品質は高く、数値が大きくなると品質は低くなる。
【００８１】
【数４】
2005257654.tif 000006
【００８２】
ここでは、総仮定故障数で上記の指標を割ることで、１仮定故障当たりのディレイ品質指標となる。
【００８３】
図２０は回路のパス遅延ばらつきを考慮したディレイ品質指標を説明するための図である。
【００８４】
本発明におけるディレイ品質指標は、パス遅延ばらつきＴvarを考慮すると、故障Ｌnxのディレイ品質指標は次の式により与えられ、これは図２０におけるハッチング部分に相当する。
【００８５】
【数５】
2005257654.tif 000007
【００８６】
すなわち、回路のパス遅延値は、一般的にばらつきを持っており、回路設計はそのパス遅延ばらつきＴvarを考慮してタイミング的に多少余裕を持った設計がなされている。
【００８７】
ここで、Ｔmgn≧Ｔvarの場合は、図１９を参照して説明した前述の式によりディレイ品質指標が求められ、また、Ｔmgn＜Ｔvarの場合は、図２０を参照して説明した上述の式により故障Ｌnxのディレイ品質指標が求められる。
【００８８】
図２１は本発明に係る回路の品質判定方法における故障表の一例を示す図である。
【００８９】
図２１に示されるように、故障表は、例えば、各故障毎にそれぞれパスの最小遅延マージンＴmgn、検出される最小遅延故障値Ｔdet、並びに、クロック情報（マシンサイクルＭＣおよびテストサイクルＴＣ）が故障表作成プログラムにより作成される。ここで、Ｌ１Ｒは第１ライン上に立ち上がり遅延故障を仮定したものであり、Ｌ１Ｆは第１ライン上に立ち下がり遅延故障を仮定したものであり、同様に、ＬnＲは第ｎライン上に立ち上がり遅延故障を仮定したものであり、ＬnＦは第ｎライン上に立ち下がり遅延故障を仮定したものである。なお、検出される最小遅延故障値Ｔdetは、故障シミュレータが順次アップデートするようになっている。
【００９０】
図２２は本発明に係る回路の品質判定動作の一例を説明するためのフローチャートを示す図である。
【００９１】
図２２に示されるように、まず、ステップＳＴ１１において、回路接続情報（設計ファイルＤＦ）、テストパターン（ＴＰ）、クロックドメイン情報（マシンサイクルＭＣ）およびテスト時のクロックドメイン情報（テストサイクルＴＣ）を入力として、遷移遅延故障を回路内に仮定し、さらに、ステップＳＴ１２に進んで、各仮定された遷移遅延故障個所を通るパスの最小遅延マージン（Ｔmgn）の値を計算する。
【００９２】
次に、ステップＳＴ１３に進んで、テストパターンを１パターン読み込み、ステップＳＴ１４に進む。ステップＳＴ１４では、パターンに対して各仮定された遷移遅延故障個所を通る検出される遅延故障の最小遅延値Ｔdetを計算し、さらに、ステップＳＴ１５に進んで、図２１を参照して説明したような故障表をアップデートする。
【００９３】
そして、ステップＳＴ１６に進んで、次のテストパターンが有ればステップＳＴ１３に戻って同様の処理を行い、次のテストパターンが無ければステップＳＴ１７に進む。ステップＳＴ１７では、アップデートされた故障表とディレイ欠陥発生頻度（ＤＦＧ）を受け取って、品質指標（ディレイ品質指標）を求める。この得られたディレイ品質指標は、実際の市場不良率に対応するディレイ故障率に比例するもので、このディレイ品質指標の値から実際の市場不良率を推定することができるのは前述した通りである。
【００９４】
なお、ここでは、テストパターンを逐次読み込んで処理しているが、初めにテストパターンを全て読み込んで仮定故障を逐次処理するように構成してもよい。
【００９５】
ところで、一般的に、パスの最小遅延マージンＴmgnおよび検出される遅延故障の最小遅延値Ｔdetを求めるのは、時間が掛かる処理である。一方、テストする側の都合により、テスト時のクロックドメイン情報（例えば、テストサイクルＴＣの値）を変更することしばしばある。そこで、テストタイミング（テストサイクルＴＣの値）だけを変更して品質指標を求める場合には、例えば、ステップＳＴ１７の品質指標を求める段階でテストタイミング情報を与えた方が高速に指標を求めることができる。
【００９６】
図２３は本発明に係る回路の品質判定方法におけるテストタイミングの変更を説明するための図である。
【００９７】
まず、「テスト時のクロックドメイン情報」が与えられると、回路の構造情報により各故障がどのクロックドメインに属するかを解析し、「故障表」の「テストサイクル」の欄にリンクを作成する。そして、テストタイミングを変更する場合には、既にある「故障表」自体を変更するのではなく、「テスト時のクロックドメイン情報」における「テストサイクル欄」のみを修正する。
【００９８】
図２４は本発明に係る回路の品質判定方法における単一クロック回路の故障表の一例を示す図である。
【００９９】
図２４に示されるように、単一クロック回路の故障表において、例えば、パスの最小遅延マージンＴmgnは３２ｎｓ、第１ライン上に立ち上がり遅延故障を仮定したＬ１Ｒの検出される遅延故障の最小遅延値Ｔdetは３５ｎｓ、マシンクロックＭＣは９０ｎｓ、そして、テストクロックＴＣは１００ｎｓとなっている。ここで、第２ラインのＬ１Ｆは、この時点では未検出（これまで印加されたテストパターンではＬ１Ｆを通る活性化されたパスが存在しない）であるためＴdetは更新されていない。プログラム実装上は、０や負の値としてＴdetの取り得ない数値にすることで、更新の有無は判別することができる。また、ＴdetがＴmgnと同一であると見做せる場合には、通常の故障シミュレーション同様に、故障をドロップしたものとして以降のテストパターンに対して処理を省略することができる。なお、単一クロック回路では、全てのラインの仮定した遅延故障（例えば、第１ラインの遅延故障Ｌ１Ｒ，Ｌ１Ｆ〜第ｎラインの遅延故障ＬｎＲ，ＬｎＦ）に対して１つのクロック情報（マシンサイクルＭＣおよびテストサイクルＴＣ）が使用される。
【０１００】
図２５は本発明に係る回路の品質判定方法におけるマルチクロック回路の故障表の一例を示す図である。
【０１０１】
図２５に示されるように、マルチクロック回路の故障表において、例えば、パスの最小遅延マージンＴmgnは３２ｎｓ、第１ライン上に立ち上がり遅延故障を仮定したＬ１Ｒの検出される遅延故障の最小遅延値Ｔdetは３５ｎｓ、マシンクロックＭＣは９０ｎｓ、そして、テストクロックＴＣは１００ｎｓとなっている。なお、マルチクロック回路では、テストを行う各ラインの仮定した遅延故障（例えば、第１ラインの遅延故障Ｌ１Ｒおよび第３ラインのＬ２Ｒ）に対してそれぞれ異なるクロック情報を使用することができるが、さらに、同一のラインにおいて立ち上がりと立ち下がりの遅延故障（例えば、Ｌ１ＲとＬ１Ｆ）でテストクロックＴＣを異ならせるようにすることもできる。
【０１０２】
次に、マルチクロック回路のディレイ品質指標を説明する。
【０１０３】
ｎ個のクロック（CLK1, CLK2, …, CLKn）が存在し、送信側クロックと受信側クロックの組み合わせがｍ個（clock-1, clock-2, …, clock-m）存在するときを考える。なお、clockは、例えば、「CLK1（送信）→ CLK1（受信）」、「CLK1（送信）→ CLK2（受信）」、…のように送信側クロックと受信側クロックの組み合わせである。ただし、設計上使われない組み合わせも存在するので、総数ｍはｎの二乗以下になる。故障個所を通るパスの最小遅延マージンＴmgnは、そのパスの送受信の組み合わせによるマシンサイクルＭＣから求めることができる。検出される遅延故障の最小遅延値Ｔdetも活性化パスのテストクロック情報から求めることができる。このように、各仮定故障は独立にマシンサイクルおよびテストサイルの情報を持つことができるため、前述した［数５］の式により指標を計算すること可能になる。なお、個々の指標が、欠陥発生頻度と関連付けられているため、回路がマルチクロック構成であっても、回路全体のディレイ品質指標と関連付けられることになる。
【０１０４】
図２６は本発明に係る回路の品質判定方法における故障表とクロックドメイン情報およびテスト時クロックドメイン情報の対応の一例を示す図であり、図２６（ａ）は故障表を示し、図２６（ｂ）はクロックドメイン情報（クロックドメイン間−マシンサイクル）を示し、そして、図２６（ｃ）はテスト時のクロックドメイン情報（クロックドメイン間−テストサイクル）を示している。
【０１０５】
図２６（ａ）に示されるように、各ラインの仮定した遅延故障（Ｌ１Ｒ，Ｌ１Ｆ，Ｌ２Ｒ，…，ＬｎＲ，ＬｎＦ）における検出される遅延故障の最小遅延値ＴdetおよびテストサイクルＴＣは故障シミュレータ実行中に更新される。さらに、図２６（ａ）および図２６（ｂ）に示されるように、マシンサイクルＭＣの対応は固定とされ、また、図２６（ａ）および図２６（ｃ）に示されるように、テストサイクルＴＣの対応は可変（シミュレータにより更新）されるようになっている。
【０１０６】
図２６（ｂ）および図２６（ｃ）に示されるように、クロックドメイン情報およびテスト時のクロックドメイン情報は、クロックドメインの順序つきのペア（from, to）毎にマシンサイクルおよびテストサイクルを与える。
【０１０７】
「マシンサイクル」は、各故障仮定個所を通る最小遅延マージンを持ったパスにおける両端のクロックドメインの組み合わせに対応する「クロックドメイン情報」の値とする。これは、図２６（ａ）のマシンサイクルの欄から図２６（ｂ）の対応する欄にリンクを張ることで表現し、そのリンクは固定とする。
【０１０８】
テストサイクルおよび検出される遅延故障の最小遅延値に関して、まず、活性化されたパスの各々に対して以下の値を計算する。
【０１０９】
（Ａ）：＝パスの両端のクロックドメインの組み合わせに対応する「テスト時のクロックドメイン情報」の値−パスの遅延値
「検出される遅延故障の最小遅延値Ｔdet」は、活性化された各パスに対する（Ａ）の値の最小値とする。また、「テストサイクル」は、上記（Ａ）の値が最小になる場合のパスにおける両端のクロックドメインの組み合わせに対応した「テスト時のクロックドメイン情報」の値とする。これは、図２６（ａ）のテストサイクルの欄から図２６（ｃ）の対応する欄にリンクを張ることで表現し、そのリンクは可変（シミュレータにより更新）される。
【０１１０】
図２７は本発明に係る回路の品質判定方法におけるマルチクロック回路の一例を示す図である。
【０１１１】
ある信号線Ｌに対して、パスＡの両端のクロックドメインの組み合わせは、ＴＥＳＴ−ＣＬＫ１，ＴＥＳＴ−ＣＬＫ１であり、図２６（ｃ）より、（Ａ）＝１００ｎｓ−９０ｎｓ＝１０ｎｓとなる。また、パスＢの両端のクロックドメインの組み合わせは、ＴＥＳ−ＣＬＫ１，ＴＥＳＴ−ＣＬＫ２であり、図２６（ｃ）より、（Ａ）＝１２０ｎｓ−９５ｎｓ＝２５ｎＳとなる。
【０１１２】
以上より、パスＡが選ばれ、その検出される遅延故障の最小遅延値は１０ｎｓでテストサイクルは１００ｎｓとなる。ここで、これまでの「検出される遅延故障の最小遅延値」よりも小さい値が得られた場合には、「検出される遅延故障の最小遅延値」の値を更新する。このとき、さらに「検出パス」の両端のクロックドメインの組み合わせがこれまでと異なる場合、「テスト時のクロックドメイン情報」へのリンクを変更する。
【０１１３】
フォルスパス（False Path）は、狭義にシステム動作時に使われないパスである。このフォルスパスが活性化され得るランダムパターン等では、活性化可能なパスがテストサイクルより大きくなることがあり得る。このような場合の対処としては、故障表には変更を加えず、出力期待値有りのテストパターンケースであれば、対応する出力期待値をＸマスクする（Ｘマスク不能な場合は故障として検出されない値とする）。
【０１１４】
マルチサイクルパスは、２サイクル以上のクロックで動作するパスであり、これらのパスが与えられたテストパターンで活性化されてしまうような場合は、前述のフォルスパスと同様に期待値をＸマスクする（Ｘマスク不能な場合は故障として検出されない値とする）。
【０１１５】
図２８は本発明に係る回路の品質判定方法における評価回路のパス分布の例を示す図であり、図２８（ａ）および図２８（ｂ）は２種類の異なるパス分布を持つ評価回路（回路１および回路２）でディレイ品質指標を求める場合を示している。ここで、図２８（ａ）に示す回路１は、例えば、前述した図８の左上図の設計マージンが大きいＡＳＩＣ系の回路に対応し、また、図２８（ｂ）に示す回路２は、例えば、前述した図８の左下図の設計マージンが小さいプロセッサ系の回路に対応する。
【０１１６】
図２９は本発明に係る回路の品質判定方法で得られるディレイ品質指標を説明するための図である。
【０１１７】
図２９に示されるように、まず、設計がタイミング的に厳しくなるにつれて（すなわち、設計マージンが大きい回路１から、より設計マージンが小さい回路２、さらに設計マージンが小さい回路３となるにつれて）、ディレイ品質指標（市場ディレイ不良混入率）は大きくなる。また、同じ回路であっても実際に使用するマシンサイクルＭＣが高速になれば（すなわち、マシンサイクルＭＣが９０ｎｓから８０ｎｓになれば）、ディレイ品質指標は大きくなる。さらに、遅延テストを行わない場合（No-Delay Test）は、遅延テストを行った場合よりもディレイ品質指標は大幅に大きくなり、このディレイ品質指標は、遅延テストの回数に従って（すなわち、ＢＩＳＴ（１ｋ）→ＢＩＳＴ（５０ｋ）→ＢＩＳＴ（５００ｋ）とテスト回数が増加するにつれて）、明らかに小さくなることがわかる。
【０１１８】
このように、本発明で使用する指標（ディレイ品質指標）は、実際の市場における回路（半導体集積回路）のディレイ不良が混入する割合（ディレイ品質）を数値化することができる。また、本発明で使用する指標は、回路設計の違い（設計マージンの違い）によるディレイ品質の違いを明らかにすることができ、さらに、前述した従来の指標では同じ故障検出率であったにも関わらず、ディレイ品質が異なることを明確化することができる。なお、本発明で使用する指標は、テストサイクルの違いによるディレイ品質の差も明確にすることも可能である。
【０１１９】
図３０は多閾値故障モデルの例を説明するための図である。
【０１２０】
上述した本発明の回路の品質判定方法に対して、故障の大きさを複数の閾値（例えば、０ｎｓ〜１０ｎｓ、１０ｎｓ〜２０ｎｓ、２０ｎｓ〜３０ｎｓ）で区切った多値故障モデルに適用する。この多閾値故障モデルによる検出率（故障検出率）の算出は従来提案されているが、この故障検出率（指標）は、検出できる故障の大きさ毎に算出されるが、実際の市場におけるディレイ品質を表すものではなかった。
【０１２１】
本発明では、多閾値故障モデルからのディレイ品質指標を次の式により求める。
【０１２２】
【数６】
2005257654.tif 000008
【０１２３】
ここで、Undet(k,th)は、故障ｋの遅延地がｔｈ以下の時に検出されたならば『０』で、検出されなければ『１』となる。
【０１２４】
すなわち、従来の多閾値故障シミュレータ（多閾値故障モデル）に本発明を適用することにより、近似的ではあるが、高速にシミュレーションが可能となる。このように、本発明は、多閾値で出力される情報を使用してディレイ品質指標を求めることも可能である。
【０１２５】
次に、ディレイ欠陥発生頻度Ｆ(t)の求め方を説明する。
【０１２６】
図３１はディレイ欠陥発生頻度の求め方の一例を説明するための図である。
【０１２７】
図３１に示されるように、ディレイ欠陥の大きさは、入力Ｘ（例えば、図１１のフリップフロップＦＦ１の出力信号に対応）から出力Ｙ（例えば、図１１のフリップフロップＦＦ５の入力信号に対応）までのパスで遅延（ゲートディレイ故障）において、出力Ｙの正常時の波形と出力Ｙの故障時の波形との差になる。
【０１２８】
ディレイ欠陥発生頻度の分布関数は、ディレイ不良を持つ製造不良回路を選別し、さらに、回路毎にディレイ欠陥の大きさを測定し、そして、得られたデータを元に統計的にディレイ欠陥発生頻度分布関数を算出する。
【０１２９】
図３２はディレイ欠陥発生頻度の求め方の他の例を説明するための図である。
【０１３０】
まず、図３２（ａ）に示されるように、ウエハ上に遅延を測定する専用回路（例えば、リングオシレーター）を作りこみ、さらに、図３２（ｂ）に示されるように、回路の遅延値を測定し、得られたデータを元に遅延ばらつき分布を求める。そして、図３２（ｃ）に示されるように、図３２（b）の遅延ばらつき分布において、遅延の規格値（ＭＡＸ）からはみ出た分布を抜き出し、ディレイ欠陥発生頻度Ｆ(t)を得るようになっている。
【０１３１】
なお、ディレイ欠陥発生頻度Ｆ(t)は、上述した２つの例に限定されるものではなく、他に様々な手法により得ることができる。
【０１３２】
このように、本発明によれば、実際の市場不良率に対応した指標を得ることができる。さらに、本発明によれば、異なる品種の半導体集積回路間の品質比較も可能になり、また、ＩＤＭ（Integrated Device Manufacturer）の欠陥発生頻度データの蓄積により精度の向上を行うことも可能になる。
【０１３３】
また、本発明によれば、設計の出来具合（設計マージン）を反映する指標を提供することができ、マージンが多い品種では不良が少ないという関係を定量化することもできる。さらに、本発明によれば、テストタイミングの精度を反映する指標を提供することができ、タイミング精度向上による品質向上の関係を定量化することもできる。
【０１３４】
図３３は本発明に係る回路の品質判定方法で得られるディレイ品質指標を用いたテストパターン生成の一例を説明するための図である。
【０１３５】
図３３と前述した図２２との比較から明らかなように、図３３は、図２２に示すフローチャートのステップＳＴ１７でディレイ品質指標を求めた後に、ステップＳＴ１８およびＳＴ１９を設けることにより、ディレイ品質指標を用いてテストパターンを生成するようにした例を説明するものである。
【０１３６】
すなわち、ステップＳＴ１７において、アップデートされた故障表とディレイ欠陥発生頻度（ＤＦＧ）を受け取ってディレイ品質指標が求められるが、さらに、ステップＳＴ１８に進んで、求められた個々の故障に対するディレイ品質指標から、ディレイ品質指標の大きな故障、すなわちディレイ品質指標が悪い故障を選択する。
【０１３７】
次に、ステップＳＴ１９に進んで、ステップＳＴ１８で選択された故障に着目してテストパターンを生成する。このテストパターン（ＴＰ）は、ステップＳＴ１１において、設計ファイルＤＦ、マシンサイクルＭＣおよびテストサイクルＴＣと共に入力されて遷移遅延故障が回路内に仮定されるが、テストパターンＴＰのフィードバックによりディレイ品質指標を改善する（すなわち、実際の市場不良率を低下させる）ことが可能になる。
【０１３８】
図３４は従来の設計フローの一例を概念的示す図であり、図３５は本発明に係る回路の品質判定方法で得られるディレイ品質指標を用いた設計フローの一例を説明するための図である。
【０１３９】
図３４に示されるように、例えば、従来のＳoＣ（System on Chip）設計フローは、まず、ステップＳＴ２１でＲＴＬ（Register Transfer Level）の設計を行った後、それを利用してステップＳＴ２２で論理合成を行い、そして、ステップＳＴ２３に進んでネットリストを作成する。さらに、ステップＳＴ２４でレイアウト設計を行った後、ステップＳＴ２５でレイアウトを行い、そして、ステップＳＴ２６の製造へと進む。
【０１４０】
これに対して、本発明に係る回路の品質判定方法で得られるディレイ品質指標を用いた設計フローでは、上述したように、ステップＳＴ２８において、ステップＳＴ２５のレイアウトから品質指標（ディレイ品質指標）を算出すると共に、ステップＳＴ２７において、ステップＳＴ２３で作成したネットリストと仮配線情報から品質指標（ディレイ品質指標）を算出する。ここで、ステップＳＴ２８で算出されるディレイ品質指標は、例えば、異なる製品（品種）間での品質を比較することも可能であるが、ステップＳＴ２７で算出されるディレイ品質指標は、同一の品種間での品質の比較を行うものである。
【０１４１】
そして、ステップＳＴ２７およびＳＴ２８で得られたディレイ品質指標は、ＲＴＬ設計（ＳＴ２１）、論理合成（ＳＴ２２）、ネットリスト（ＳＴ２３）或いはレイアウト設計（ＳＴ２４）に対して制約パラメータまたは最適化パラメータとしてフィードバックされ、ディレイ品質指標の改善（実際の市場不良率の低下）を行うことで、ディスプレイ不良率の低い回路の設計ができるようになっている。
【０１４２】
図３６は本発明に係る回路の品質判定プログラムを記録した媒体の例を説明するための図である。図３６において、参照符号３１０は処理装置、３２０はプログラム（データ）提供者、そして、３３０は可搬型記録媒体を示している。
【０１４３】
上述した各実施例に係る回路の品質判定方法は、例えば、図３６に示すような処理装置３１０に対するプログラム（データ）として与えられ、処理装置３１０により実行される。処理装置３１０は、プロセッサを含む演算処理装置本体３１１、および、演算処理装置本体３１１に対してプログラム（データ）を与えたり或いは処理された結果を格納する処理装置側メモリ（例えば、ＲＡＭ（Random Access Memory）やハードディスク）３１２等を備える。処理装置３１０に提供されたプログラム（データ）は、ローディングされて処理装置３１０のメインメモリ上で実行される。
【０１４４】
プログラム（データ）提供者３２０は、プログラム（データ）を格納する手段（回線先メモリ：例えば、ＤＡＳＤ（Direct Access Storage Device））３２１を有し、例えば、インターネット等の回線を介してプログラム（データ）を処理装置３１０に提供したり、或いは、ＣＤ−ＲＯＭやＤＶＤ等の光ディスクまたはフロッピィディスク等の磁気ディスクといった可搬型記録媒体３３０を介して処理装置３１０に提供する。本発明に係る回路の品質判定プログラムを記録した媒体は、上記の処理装置側メモリ３１２、回線先メモリ３２１、および、可搬型記録媒体３３０等の様々なものを含むのはいうまでもない。
【産業上の利用可能性】
【０１４５】
本発明は、ウエハ上に形成された半導体チップ（ダイ）や半導体チップをパッケージングした半導体集積回路（ＬＳＩ）、さらには、複数のＬＳＩが搭載されたマルチチップモジュールや回路基板等の様々な回路をテストしてその品質を判定する技術分野に対して幅広く適用することができる。特に、本発明により得られるディレイ品質指標は、ディレイ故障に起因した半導体集積回路の実際の市場不良率に対応するディレイ故障率に比例しており、このディレイ品質指標を適用することで実際の市場不良率を大幅に低減することが可能になる。
【図面の簡単な説明】
【０１４６】
【図１】従来の半導体集積回路の品質判定方法で使用する指標の例を概略的に説明するための図である。
【図２】従来の半導体集積回路の品質判定方法の第１例における指標を説明するための図である。
【図３】従来の半導体集積回路の品質判定方法の第１例における課題を説明するための図である。
【図４】従来の半導体集積回路の品質判定方法の第２例における指標および課題を説明するための図である。
【図５】従来の半導体集積回路の品質判定方法の第３例における指標および課題を説明するための図である。
【図６】本発明に係る回路の品質判定装置の入出力を説明するための図である。
【図７】図６における設計ファイルから得られるパスのタイミングマージン分布およびディレイ欠陥発生頻度から得られるディレイ欠陥分布の一例を示す図である。
【図８】本発明に係る回路の品質判定方法を説明するための実回路による試算例を示す図である。
【図９】本発明に係る回路の品質判定方法で使用する指標の例を概略的に説明するための図である。
【図１０】本発明に係る回路の品質判定方法および従来の回路の品質判定方法の比較表を示す図である。
【図１１】回路における遷移遅延故障モデルの一例を示す図である。
【図１２】図１１に示す遷移遅延故障モデルの回路の一例を示す図である。
【図１３】図１２の回路におけるテストされたパスの一例を示す図である。
【図１４】通常動作時のクロック波形とテスト時のクロック波形の例を示す図である。
【図１５】故障がない場合の信号波形の例を示す図である。
【図１６】遅延故障発生時の信号波形の第１例を示す図である。
【図１７】遅延故障発生時の信号波形の第２例を示す図である。
【図１８】遅延故障発生時の信号波形の第３例を示す図である。
【図１９】本発明に係る回路の品質判定方法で使用するディレイ品質指標を説明するための図である。
【図２０】回路のパス遅延ばらつきを考慮したディレイ品質指標を説明するための図である。
【図２１】本発明に係る回路の品質判定方法における故障表の一例を示す図である。
【図２２】本発明に係る回路の品質判定動作の一例を説明するためのフローチャートを示す図である。
【図２３】本発明に係る回路の品質判定方法におけるテストタイミングの変更を説明するための図である。
【図２４】本発明に係る回路の品質判定方法における単一クロック回路の故障表の一例を示す図である。
【図２５】本発明に係る回路の品質判定方法におけるマルチクロック回路の故障表の一例を示す図である。
【図２６】本発明に係る回路の品質判定方法における故障表とクロックドメイン情報およびテスト時クロックドメイン情報の対応の一例を示す図である。
【図２７】本発明に係る回路の品質判定方法におけるマルチクロック回路の一例を示す図である。
【図２８】本発明に係る回路の品質判定方法における評価回路のパス分布の例を示す図である。
【図２９】本発明に係る回路の品質判定方法で得られるディレイ品質指標を説明するための図である。
【図３０】多閾値故障モデルの例を説明するための図である。
【図３１】ディレイ欠陥発生頻度の求め方の一例を説明するための図である。
【図３２】ディレイ欠陥発生頻度の求め方の他の例を説明するための図である。
【図３３】本発明に係る回路の品質判定方法で得られるディレイ品質指標を用いたテストパターン生成の一例を説明するための図である。
【図３４】従来の設計フローの一例を概念的に示す図である。
【図３５】本発明に係る回路の品質判定方法で得られるディレイ品質指標を用いた設計フローの一例を説明するための図である。
【図３６】本発明に係る回路の品質判定プログラムを記録した媒体の例を説明するための図である。
【符号の説明】
【０１４７】
３１０…処理装置
３２０…プログラム（データ）提供者
３３０…可搬型記録媒体
Ｄ１…品種毎のデータ
Ｄ２…プロセス共通のデータ
ＤＦ…設計ファイル（論理およびレイアウト）
ＤＦＧ，Ｆ(t)…ディレイ欠陥発生頻度
Ｉ１…設計品質情報（遅延値情報）
Ｉ２…テスト精度情報
Ｉ３…プロセス品質情報
Ｌnx…遅延故障
ＭＣ…マシンサイクル
ＴＣ…テストサイクル
Ｔdelay…テストされたパス遅延値の情報
Ｔdet…検出される最小遅延故障値
Ｔdf…発生した遅延故障の遅延値
Ｔmax…活性化可能な最長パス遅延値
Ｔmgn…活性化可能な最長パスの遅延マージン
ＴＰ…テストパターン
ＴＴ…テストタイミング
Ｔvar…パス遅延ばらつき
【図１】
2005257654.tif 000009
【図２】
2005257654.tif 000010
【図３】
2005257654.tif 000011
【図４】
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【図５】
2005257654.tif 000013
【図６】
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【図７】
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【図８】
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【図９】
2005257654.tif 000017
【図１０】
2005257654.tif 000018
【図１１】
2005257654.tif 000019
【図１２】
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【図１３】
2005257654.tif 000021
【図１４】
2005257654.tif 000022
【図１５】
2005257654.tif 000023
【図１６】
2005257654.tif 000024
【図１７】
2005257654.tif 000025
【図１８】
2005257654.tif 000026
【図１９】
2005257654.tif 000027
【図２０】
2005257654.tif 000028
【図２１】
2005257654.tif 000029
【図２２】
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【図２３】
2005257654.tif 000031
【図２４】
2005257654.tif 000032
【図２５】
2005257654.tif 000033
【図２６】
2005257654.tif 000034
【図２７】
2005257654.tif 000035
【図２８】
2005257654.tif 000036
【図２９】
2005257654.tif 000037
【図３０】
2005257654.tif 000038
【図３１】
2005257654.tif 000039
【図３２】
2005257654.tif 000040
【図３３】
2005257654.tif 000041
【図３４】
2005257654.tif 000042
【図３５】
2005257654.tif 000043
【図３６】
2005257654.tif 000044
【手続補正書】
【提出日】平成17年2月3日(2005.2.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
まず、フリップフロップＦＦ１に立ち下がり遷移を発生させるテストパターンを与える。すなわち、パスＰａ→ＡＮＤゲート２４→パスＰｄに立ち下がり遷移を伝播させるテストパターンを与える。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正の内容】
【０１４１】
そして、ステップＳＴ２７およびＳＴ２８で得られたディレイ品質指標は、ＲＴＬ設計（ＳＴ２１）、論理合成（ＳＴ２２）、ネットリスト（ＳＴ２３）或いはレイアウト設計（ＳＴ２４）に対して制約パラメータまたは最適化パラメータとしてフィードバックされ、ディレイ品質指標の改善（実際の市場不良率の低下）を行うことで、ディレイ不良率の低い回路の設計ができるようになっている。