(57)【要約】【課題】  暗電流を低減したフォトダイオードを提供する。【解決手段】  円板状の半導体ウエハ上に薄膜を積層し、前記ウエハから多数の半導体素子を切出す半導体素子の製造方法において、前記半導体ウエハ上に積層した薄膜の面内の格子整合度のずれを測定し、その格子整合度のずれが中央部から周縁部に向かって大きくなっている場合は、前記ウエハ上に、予め格子整合度のずれが中央部から周縁部に向かって小さくなる格子整合度となる薄膜を積層する。【選択図】                    図１
2005347629.tif 000002
【特許請求の範囲】
【請求項１】
円板状の半導体ウエハ上に薄膜を積層し、前記ウエハから多数の半導体素子を切出す半導体素子の製造方法において、前記半導体ウエハ上に積層した薄膜の面内の格子整合度のずれを測定し、その格子整合度のずれが中央部から周縁部に向かって大きくなっている場合は、前記ウエハ上に、予め格子整合度のずれが中央部から周縁部に向かって小さくなる格子整合度となる薄膜を積層することを特徴とする半導体素子の製造方法。
【請求項２】
格子整合度のずれはＸ線回折装置により測定することを特徴とする請求項１記載の半導体製造方法。
【請求項３】
半導体素子はＩｎＧａＡｓ層を有するフォトダイオードであって、予め形成する中央部から周縁部に向かって小さくなる格子整合度となる薄膜はＩｎＧａＡｓＰ層であることを特徴とする請求項１記載の半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較的に大きな径（例えば４インチ）のウエハを用いて多数の半導体素子（例えばフォトダイオード・・・以下ＰＤという）を作製する場合の半導体素子の製造方法に関し、歩留まりの向上を図った半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体ウエハとしては製造技術の関係から直径２インチのものが一般的であった。近年製造技術の進歩により直径４インチ又はこれ以上の直径のものも製造可能となっている。半導体素子の製造に際しては半導体製造装置を構成するサセプター上に半導体ウエハを装着し、このサセプターを６００〜７００℃くらいまで加熱して例えば水素をキャリアガスとしたＴＭＩｎ，ＴＭＧａ，ＴＢＡ，ＴＢＰといった有機金属やＰＨ３やＡｓＨ３といった水素化物を用い、これらのガスを熱分解させることでウエハ（基板）表面にＩｎＰやＩｎＧａＡｓを堆積させている。このような製造方法においては一枚のウエハから多数の半導体素子を切出す関係上ウエハは大きいほど有利である。
【０００３】
半導体ウエハ上に半導体結晶膜を成長させる先行技術しては下記の特許文献があり、ＰＤを作製する技術としては下記の非特許文献が知られている。
【０００４】
【特許文献１】特開平４−１６４８９５号公報
【非特許文献１】１９９２年９月・住友電気・第１４１号  ２１〜２６頁                大受光面積ＩｎＧａＡｓ  ＰＩＮ−ＰＤ
【０００５】
図５（ａ，ｂ）は、半導体製造装置のウエハのサセプターへの装着例を示すもので、図（ａ）はＩｎＰからなる２インチウエハの場合であり、サセプター１０にはプラネタリ・テーブル１１とサテライト・テーブル１２が設けられ、サテライト・テーブル１２上に２インチのウエハ１３が装着されている。
【０００６】
図５（ｂ）はＩｎＰからなる４インチウエハの場合であり、サセプター１０ａにはターンテーブル１４が設けられ、このターンテーブル１４上に４インチのウエハ１５が装着されている。
なお、矢印Ａはガスの流れ方向を示し矢印Ｂは各テーブルの回転方向を示している。
【０００７】
図６は上記非特許文献に記載されたＰＤの構造を示すもので、図５に示すような装置を用いｎ型ＩｎＰ基板１側からバッファー層としてのｎ型ＩｎＰ層２を介して受光層としてのｎ型ＩｎＧａＡｓを積層し、この上に窓層としてのＩｎＰ層４を形成する。ここでｎ型とは膜中にＳｉやＳをドープした膜のことである。膜形成後に表面側のｎｏｎドープＩｎＰ層４にＺｎなどの不純物をドープしＰ型層を形成する。
【０００８】
この際Ｐ型層は表面ＩｎＰとＩｎＧａＡｓ界面に到達しているようにする。絶縁膜（パッシベーション）形成後コンタクトホールや、表面と裏面に電極を形成しアロイングすることで素子は完成する。この素子に光照射をしないままＰＮ接合間に流れる電流が暗電流である。暗電流はＰＮ接合間に逆バイアスをかけることで空乏層が広げ測定することもある。
この暗電流は素子や回路のＳＮ比に大きな影響を与えるためできるだけ小さくすることが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図５（ａ）に示す装置は矢印Ａ側からガスや有機金属が流されるが、これらは分解速度・温度が異なるものである。また上流側ではガスソースが大量にあるが下流側ではソースが使われたため少なくなる。つまりサセプター１０上では全く均一に反応が進むことはなく成長むらが発生する。ＩｎＰ基板上にＩｎＰを成長させる場合にはストイキメトリの反応のため膜厚むらが発生する程度だが、ＩｎＧａＡｓ膜の場合では組成比が異なり基板とＩｎＧａＡｓ膜の格子整合度に大きな差が発生する。
【００１０】
そのため図５（ａ）のような装置構造においてはサテライト１２とプラネタリ１１の各テーブルを回転させ、ウェハ自体を自公転させることでＩｎＧａＡｓ膜を均一な組成比を維持させている。
ここで格子整合度：Δａ／ａはＸ線回折で測定されたもので次のように定義される
Δａ／ａ  ＝（異種膜の格子定数−ＩｎＰの格子定数）／（ＩｎＰの格子定数）
【００１１】
格子整合度が大きいことは表面ＩｎＰとＩｎＧａＡｓ界面の原子間のずれ（転位）が大きくなっていることを示している。このずれが大きい状態のままこの部位にＰＮ接合を形成すると、異常なバンドが形成され電子や正孔の移動が起こりやすくなりそのため大きな暗電流が発生する。
【００１２】
図７は前記非特許文献に記載された上流よりの位置における格子整合度の分布（ａ）と暗電流の分布の関係を示している。図によれば、格子整合度が基板に対して大きくずれると暗電流が増加することを示している。
図５（ａ）に示す装置構造の場合は自公転させているため格子整合度が非常に小さいが図５（ｂ）に示すような同じ大きさのサセプターで４インチウェハ上に同じような構造を成長させた場合、自転のみのためウェハ周囲部分と中心部分では大きな格子整合度差が発生する。
【００１３】
図８は本発明者らが図５（ａ，ｂ）に示す装置を用いて測定した２”と４”のウエハ中心位置からの距離と格子整合度の面内分布の比較を示すものである。図において、◇印は４インチのウエハの場合で、オリエンテーションフラット（以下、ＯＦという）に対して垂直方向の格子整合度を示し、□印で示したものはＯＦに対して水平方向の格子整合度を示している。
【００１４】
また、△印は２インチのウエハの場合で、ＯＦに対して垂直方向の格子整合度を示し、○印で示したものはＯＦに対して水平方向の格子整合度を示している。
図に示すように２インチのウエハはＯＦに対して水平・垂直方向とも格子整合度のずれは少ないが、４インチのウエハはＯＦに対して水平・垂直方向とも格子整合度のずれが大きいことを示している。
【００１５】
図９は作製した４インチウエハの中心部から切出した１チップ（ＰＤアレイ）のピクセルナンバーと暗電流の関係を示すもので、イで示す線は順方向に＋１．５Ｖの電圧を印加したときの電流値、ロで示す線は逆方向に１．５Ｖの電圧を印加したときの、ハで示す線は同じく逆方向に２．５Ｖの電圧を印加したときの電流（暗電流）の流れを示している。なお、ニで示す線は合格基準線でありこの線を越えたものは不良品と判断する。図から明らかなように中心部分のチップはどのピクセルも合格基準線内にあるので合格である。なお図中の暗電流の値（例えば１Ｅ−０５は１×１０−５）を表わしている
【００１６】
図１０はウエハの周辺部から同様に切出した１チップ状のピクセルナンバーと暗電流の関係を示すもので、イ〜ニの線と印加電圧は図９に示すものと同様である。図から明らかなように周辺部分のチップは逆方向に電圧を印加した場合は中心部から切出したチップに比較していずれのピクセルも電流（暗電流）が多く流れており合格基準線を超えており不合格となっている。
【００１７】
図１１はウエハの中心部分と周辺部分の中間部分の暗電流特性を示すもので、イ〜ニの線と印加電圧は図９に示すものと同様である。図によれば、どのピクセルも合格基準線内にあるので合格となっており、この部分では格子整合度のずれは許容範囲となっている。
なお、半導体装置を大きくすることで大きなウェハサイズでも自公転できるようにすることは可能だが、非常に大きな費用の負担となりコスト高となる。
従って本発明が解決しようとする課題は、図５（ｂ）に示す構成の半導体製造装置で大きなウェハサイズ（４インチ）でもＰＮ接合界面の転位を減らし暗電流特性の向上を図った半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
円板状の半導体ウエハ上に薄膜を積層し、前記ウエハから多数の半導体素子を切出す半導体素子の製造方法において、前記半導体ウエハ上に積層した薄膜の面内の格子整合度のずれを測定し、その格子整合度のずれが中央部から周縁部に向かって大きくなっている場合は、前記ウエハ上に、予め格子整合度のずれが中央部から周縁部に向かって小さくなる格子整合度となる薄膜を積層することを特徴とする。
【００１９】
請求項２記載の発明は、請求項１記載の半導体製造方法において、
格子整合度のずれはＸ線回折装置により測定することを特徴とする。
【００２０】
請求項３記載の発明は、請求項１記載の半導体製造方法において、
半導体素子はＩｎＧａＡｓ層を有するフォトダイオードであって、予め形成する中央部から周縁部に向かって小さくなる格子整合度となる薄膜はＩｎＧａＡｓＰ層であることを特徴とする
【発明の効果】
【００２１】
本発明によれば次のような効果がある。
請求項１〜３に記載の発明によれば、円板状の半導体ウエハ上に薄膜を積層し、前記ウエハから多数の半導体素子を切出す半導体素子の製造方法において、前記半導体ウエハ上に積層した薄膜の面内の格子整合度のずれをＸ線回折装置により測定し、その格子整合度のずれが中央部から周縁部に向かって大きくなっている場合は、前記ウエハ上に、予め格子整合度のずれが中央部から周縁部に向かって小さくなる格子整合度となる薄膜を積層する。この半導体素子はＩｎＧａＡｓ層を有するフォトダイオードであり、予め形成する中央部から周縁部に向かって小さくなる格子整合度となる薄膜はＩｎＧａＡｓＰ層としたので、膜それ自身としての格子整合度の分布は持つがＰＮ接合部分では格子ずれを相殺しそこでの転位は少なく暗電流の増加を低減することができる。
【発明を実施するための最良の形態】
【００２２】
図１は本発明の実施形態の一例を示すもので、１はＩｎＰの基板、８はｎ型ＩｎＰ層２でサンドイッチ状に挟まれたＩｎＧａＡｓＰからなる層であり、このＩｎＧａＡｓ上に従来と同様の受光層としてのＩｎＧａＡｓ層３が積層される。なお、図中ｎ型ＩｎＰ層２はなくてもよい。
【００２３】
ここで、図２の模式図を用いて図５（ｂ）に示す装置を用いて作製した４インチのウエハでＰＤのＩｎＧａＡｓ層の格子ずれが暗電流に与える影響を説明する。
図２において、円板状のＩｎＰの基板１上にＩｎＰ層２を介して積層されたＩｎＧａＡｓ層３は矢印Ａで示す中央部は格子整合度に大きなずれがない。
【００２４】
これに対し矢印Ｂで示す基板の端部付近では格子整合度のずれが大きい。即ち格子整合度は中央部から端部に向かうに従って格子整合度のずれが大きくなる。そして、このような基板を用いて図６に示すようにＺｎを拡散してＰＮ接合を部分を形成すると、このＰＮ接合部分に転位が形成され暗電流増加の原因となる。
【００２５】
図３は図５（ｂ）に示す装置を用いて４インチのウエハ上にＩｎＧａＡｓＰ層８を積層した場合とＩｎＧａＡｓ３を積層した場合の格子整合度面内分布を示すものである。
図中Ａで示す◇印と□印でプロットした曲線はＩｎＧａＡｓの場合を示し、◇印はＯＦに対して垂直方向、□印はＯＦに対して水平方向に対するウエハ中心からの距離と格子整合度のずれを示している。
【００２６】
また、Ｂで示す△印と×印でプロットした曲線はＩｎＧａＡｓＰの場合を示し、△印はＯＦに対して垂直方向、×印はＯＦに対して水平方向に対するウエハ中心からの距離と格子整合度のずれを示している。
【００２７】
また、Ｃで示す＊印と○印でプロットした曲線はＩｎＧａＡｓとＩｎＧａＡｓＰのＯＦに対して垂直および水平方向に対するウエハ中心からの距離と格子整合度のずれの和を示すもので、見かけ上ずれが小さくなっている状態を示している。
【００２８】
即ち、図４の模式図に示すようにＩｎＰ基板１上にＩｎＰ層２を積層し、その上にＩｎＧａＡｓＰ層８を積層する。そしてＩｎＰ層２ａを介してＩｎＧａＡｓ層３を積層し、図５に示すようにＺｎを拡散してＰＮ接合を部分を形成する。
このように格子整合度分布の逆の層を挿入したものは、膜それ自身としての格子整合度の分布は持つもののＰＮ接合部分では格子ずれを相殺しそこでの転位は少なく暗電流は増加しない。
【００２９】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。例えば実施例ではＩｎＧａＡｓＰ層上に受光層としてＩｎＧａＡｓ層を積層したがこれらの部材に限るものではなく、要は格子整合度が逆になるような部材であればよく、また、ＩｎＧａＡｓＰ層は基板の裏面に形成してもよい。従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態の一例を示す図である。
【図２】ＰＤのＩｎＧａＡｓ層の格子ずれが暗電流に与える影響を説明する説明図である。
【図３】ＩｎＧａＡｓＰ層を積層した場合とＩｎＧａＡｓを積層した場合の格子整合度面内分布を示す図である
【図４】ＩｎＰ基板上にＩｎＧａＡｓＰ層を積層しその上にＩｎＧａＡｓ層を積層した状態を示す模式図である
【図５】半導体製造装置の一例を示す図である。
【図６】フォトダイオード（ＰＤ）の一例を示す図である。
【図７】格子整合度の分布（ａ）と、暗電流の分布の分布の関係を示を示す図である。
【図８】２インチと４インチのウエハ中心位置からの距離と格子整合度の面内分布の比較を示すを示す図である。
【図９】４インチウエハの中心部から切出した１チップ（ＰＤアレイ）のピクセルナンバーと暗電流の関係を示す図である。
【図１０】ウエハの周辺部から同様に切出した１チップ状のピクセルナンバーと暗電流の関係を示す図である。
【図１１】ウエハの中心部分と周辺部分の中間部分の暗電流特性を示す図である。
【符号の説明】
【００３１】
１    基板（ウエハ）
２    ＩｎＰ層
３    ＩｎＧａＡｓ層
４    ＩｎＰ層
８    ＩｎＧａＡｓＰ層
１０  サセプター
１１  プラネタリ・テーブル
１２  サテライト・テーブル
１３  ２インチウエハ
１４  ターンテーブル
１５  ４インチウエハ
【図１】
2005347629.tif 000003
【図２】
2005347629.tif 000004
【図３】
2005347629.tif 000005
【図４】
2005347629.tif 000006
【図５】
2005347629.tif 000007
【図６】
2005347629.tif 000008
【図７】
2005347629.tif 000009
【図８】
2005347629.tif 000010
【図９】
2005347629.tif 000011
【図１０】
2005347629.tif 000012
【図１１】
2005347629.tif 000013