(57)【要約】【課題】  擬似ロックに遷移することを防止する。【解決手段】  基準クロックが入力される、遅延量が可変な遅延素子Ｄを複数段接続した遅延段１１と、遅延段から抜き出した一の遅延信号と基準クロックとの位相を比較する位相比較手段（PH Comp）１４と、位相比較手段による比較結果に基づいて遅延段の遅延量を制御する遅延制御回路１２と、遅延段より抜き出した少なくとも二つの遅延信号の位相関係を検出して正常なロック状態では無い状態を検出し、遅延制御回路を制御することで正常なロック状態へ状態遷移させるＤＦＦ１５と、を有する。【選択図】      図１
2005020711.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックが入力される、遅延量が可変な遅延素子を複数段接続した遅延段と、
前記遅延段から抜き出した一の遅延信号と前記基準クロックとの位相を比較する位相比較手段と、
前記位相比較手段による比較結果に基づいて前記遅延段の遅延量を制御する制御手段と、
前記遅延段より抜き出した少なくとも二つの遅延信号の位相関係を検出して正常なロック状態では無い状態を検出し、前記制御手段を制御することで正常なロック状態へ状態遷移させる状態遷移手段と、
を有することを特徴とするＤＬＬ回路。
【請求項２】
前記ＤＬＬ回路の起動時に、遅延量を最小にするように前記制御手段を制御する手段を設けたことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
基準クロックが入力される、遅延量が可変な遅延素子を複数段接続した遅延段と、
前記遅延段から抜き出した一の遅延信号と前記基準クロックとの位相を比較する位相比較手段と、
前記位相比較手段による比較結果に基づいて前記遅延段の遅延量を制御する制御手段と、
回路起動時には前記遅延段の遅延量が最小になるように前記制御手段を制御し、前記回路起動時以外には、前記遅延段より抜き出した少なくとも二つの遅延信号の位相関係を検出して正常なロック状態では無い状態を検出し、前記制御手段を制御することで正常なロック状態へ状態遷移させる状態遷移手段と、
を有することを特徴とするＤＬＬ回路。
【請求項４】
前記状態遷移手段の位相関係の検出は、前記二つの遅延信号のうちの一方の遅延信号に対する他方の遅延信号の位相の遅延関係の逆転を検出するものであることを特徴とする請求項１から３のいずれか１項に記載のＤＬＬ回路。
【請求項５】
前記状態遷移手段は、エッジトリガタイプのデータ入力フリップフロップ回路であって、前記遅延段より抜き出した遅延量の少ない前段の遅延信号を前記フリップフロップ回路のクロック入力に、遅延量の多い後段の遅延信号を前記フリップフロップ回路のデータ入力に接続してなることを特徴とする請求項１から４のいずれか１項に記載のＤＬＬ回路。
【請求項６】
前記状態遷移手段は複数個設けられていることを特徴とする請求項１から５のいずれか１項に記載のＤＬＬ回路。
【請求項７】
請求項１から６のいずれか１項に記載のＤＬＬ回路を有することを特徴とするビデオカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック発生回路や逓倍回路等に用いるＤＬＬ（Delay-Locked Loop）回路及び同回路を用いたビデオカメラに関し、特に、正常なロック状態ではない、擬似ロック（ミスロック）状態の防止技術に関するものである。
【背景技術】
【０００２】
ＤＬＬ回路において最も大きな誤動作として擬似ロック状態が挙げられる。
【０００３】
従来は特許文献１等にあるように、逓倍回路を用いて基準クロック一周期内に複数のパルスを発生させ、そのパルス数をカウントすることで擬似ロック状態を検出するなどの方式が用いられている。
【特許文献１】特開２０００−２２５２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１等の方式においては、逓倍回路・カウンタ等の回路が必要になり、回路規模が大きくなることのコスト増大や消費電力増大を招いていた。
【０００５】
本発明の目的は、小規模な回路にて擬似ロック状態を検出し、高精度且つ信頼性が高く安価なＤＬＬ回路及び同回路を用いたビデオカメラを提供することにある。
【課題を解決するための手段】
【０００６】
本発明のＤＬＬ回路は、基準クロックが入力される、遅延量が可変な遅延素子を複数段接続した遅延段と、前記遅延段から抜き出した一の遅延信号と前記基準クロックとの位相を比較する位相比較手段と、前記位相比較手段による比較結果に基づいて前記遅延段の遅延量を制御する制御手段と、前記遅延段より抜き出した少なくとも二つの遅延信号の位相関係を検出して正常なロック状態では無い状態を検出し、前記制御手段を制御することで正常なロック状態へ状態遷移させる状態遷移手段と、を有することを特徴とする。
【０００７】
また、本発明のＤＬＬ回路は、基準クロックが入力される、遅延量が可変な遅延素子を複数段接続した遅延段と、前記遅延段から抜き出した一の遅延信号と前記基準クロックとの位相を比較する位相比較手段と、前記位相比較手段による比較結果に基づいて前記遅延段の遅延量を制御する制御手段と、回路起動時には前記遅延段の遅延量が最小になるように前記制御手段を制御し、前記回路起動時以外には、前記遅延段より抜き出した少なくとも二つの遅延信号の位相関係を検出して正常なロック状態では無い状態を検出し、前記制御手段を制御することで正常なロック状態へ状態遷移させる状態遷移手段と、を有することを特徴とする。
【０００８】
本発明は、正常なロック状態においては、可変遅延素子が複数個接続された遅延段内における遅延関係は、必ず後段側の遅延素子出力信号が遅れていることを利用し、その位相関係を検出することで擬似ロック状態に陥ることを防止するものである。
【０００９】
また、ＤＬＬ回路の方式によっては遅延量が小さい状態で擬似ロックすることは無いため、回路起動時には遅延素子が最小遅延状態になるように制御手段を制御し、正常なロックを外れ擬似ロック状態に陥るまでの遷移状態において異常な状態を検出可能にする。
【発明の効果】
【００１０】
本発明によれば、擬似ロックに遷移することを防止することができる。また、電源投入時やパワーセーブモード等のＤＬＬ回路の起動時に、遅延量を最小にするように制御する手段を設けることで、遅延を最小状態からスタートさせることができるため、より擬似ロック状態への遷移を困難にすることができる。
【発明を実施するための最良の形態】
【００１１】
次に、発明を実施するための最良の形態について図面を用いて以下に説明する。
【００１２】
（実施形態１）
図１は本発明のＤＬＬ回路の第一の実施形態を示すブロック図である。図１に示すように、基準クロックＣＬＫが入力される可変遅延素子Ｄが複数段接続された遅延段１１と、基準クロックＣＬＫと遅延段１１の中間遅延出力Ｔｎ／２とを位相比較する位相比較器（ＰＨ  Ｃｏｍｐ）１４と、位相比較器１４の出力を受ける低域通過フィルタ（ＬＰＦ）１３と遅延段１１の遅延素子を遅延制御するための遅延制御回路１２とで構成される１／２周期位相比較タイプのＤＬＬ回路において、遅延段１１内より任意の遅延された二つの出力（ＴｍとＴｎ／２）を立ち上りエッジトリガタイプのデータ入力フリップフロップＤＦＦ１５に接続する。ここで遅延量が少ない出力をＤＦＦ１５のクロック入力に、遅延量が多い出力をＤＦＦ１５のデータ入力に接続する。ＤＦＦ１５の出力はＬＰＦ１３と遅延制御回路１２のリセット端子に接続され、ＬＰＦ１３と遅延制御回路１２はリセット状態において、遅延時間を最も少なくするように構成されている。ここでフリップフロップＤＦＦ１５は擬似ロック状態を検出する役割を持ち、擬似ロック状態へ遷移することを防止するためのものである。
【００１３】
図２は上記実施形態を更に具体的に示す一実施例のブロック図である。なお、図１と同一構成部材については同一符号を付する。
【００１４】
図２において、可変遅延素子Ｄが５０段接続された遅延段１１と、基準クロックと２５段目の遅延出力を位相比較する位相比較器（ＰＨ  Ｃｏｍｐ）１４と、位相比較器１４の出力を受ける低域通過フィルタＬＰＦ１３と遅延素子Ｄの遅延制御するための遅延制御回路１２とで構成される１／２周期位相比較タイプのＤＬＬ回路において、遅延段１１内より任意の遅延された二つの出力を立ち上りエッジトリガタイプのデータ入力フリップフロップＤＦＦ１５に接続する。ここで遅延量が少ない９段目の遅延出力をＤＦＦ１５のクロック入力に、遅延量が多い２５段目の遅延出力をＤＦＦ１５のデータ入力に接続する。ＤＦＦ１５の出力はＬＰＦ１３と遅延制御回路１２のリセット端子に接続され、ＬＰＦ１３と遅延制御回路１２はリセット状態において、遅延時間を最も少なくするように構成されている。
【００１５】
ここで、正常ロック時の各出力波形を図３に示す。正常ロック時においては、２５段目の遅延出力Ｔ２５の立ち上り位置は、基準クロックＣＬＫの１／２周期の位置に制御され、８段目の遅延出力Ｔ８、９段目の遅延出力Ｔ９のそれぞれの立ち上りは基準クロックＣＬＫの立ち上りと２５段目の遅延出力Ｔ２５立ち上り位置との間に存在する。この時ＤＦＦ１５の出力であるＲＥＳＥＴ信号はＬｏｗレベル出力となる。
【００１６】
次に擬似ロックの状態を図４に示す。図４では１／２周期＋１周期にて擬似ロックしている状態である。ここでの２５段目の遅延出力はあたかも正常ロック時と同じように見えるが、実際には１／２周期ではなく更に１周期前の基準クロックＣＬＫが遅延されたものである。このように本実施形態のＤＬＬ回路ではその位相比較位置に対し整数倍の周期が加算された遅延量でロックする状態が存在する。しかし遅延量が小さい状態での擬似ロックは回路構成上有り得ない。図４の状態では１．５周期でロックしている例であるが、この時８段目の遅延出力Ｔ８、９段目の遅延出力の立ち上り位置はＴ２５の立ち上り位置の前後に位置する。正常なロック状態では、Ｔ２５の立ち上り位置が基準クロックＣＬＫの立ち上り位置とＴ９の立ち上り位置の間に存在することは有り得ない。ＤＦＦ回路はこの状態を擬似ロック状態と検知し、ＤＦＦの出力であるＲＥＳＥＴ信号はＨｉｇｈレベル出力となり、遅延制御回路をリセットすることで、ＤＬＬ回路を正常なロック状態へ遷移させることが可能である。
【００１７】
図５の状態は更に１周期足された擬似ロック状態である。この状態においては８段目の遅延出力Ｔ８、９段目の遅延出力Ｔ９の立ち上り位置は両者共にＴ２５の立ち上り位置の後に位置する。基準クロックのＤｕｔｙと遅延された各遅延出力Ｄｕｔｙが理想状態であれば、ＤＦＦ回路は擬似ロック状態と検知することが可能である。
【００１８】
更に、図６を用いて１周期位相比較タイプＤＬＬ回路の＋１周期擬似ロック状態を説明する（回路図は図示せず。）。本回路では基準クロックＣＬＫと５０段目の遅延出力を位相比較するものである。そのため＋１周期にて擬似ロックした状態では２５段目の遅延出力Ｔ２５が５０段目の遅延出力Ｔ５０と同位相となってしまっている。この時８段目の遅延出力Ｔ８、９段目の遅延出力Ｔ９の立ち上り位置は両者共にＴ２５の立ち上り位置より後に位置するため、擬似ロック状態として検出可能である。
【００１９】
（実施形態２）
図７は本発明のＤＬＬ回路の第二の実施形態を示すブロック図である。可変遅延素子Ｄがｎ段接続された遅延段１１と、基準クロックＣＬＫとｎ／２段目の遅延出力を位相比較する位相比較器（ＰＨ  Ｃｏｍｐ）１４と、位相比較器１４の出力を受ける低域通過フィルタＬＰＦ１３と遅延素子Ｄの遅延制御するための遅延制御回路１２とで構成される１／２周期位相比較タイプのＤＬＬ回路において、遅延段１１内より任意の遅延された二つの出力を立ち上りエッジトリガタイプのフリップフロップＤＦＦ１５に接続する。ここで遅延量が少ない出力をＤＦＦ１５のクロック入力に、遅延量が多い出力をＤＦＦ１５のデータ入力に接続する。ＤＦＦ１５の出力は論理ＯＲゲート１７の一方に入力され、もう一方の入力はスタートアップクリア回路ＳＵＣ１８の出力が接続される。論理ＯＲゲート１７の出力はＲＥＳＥＴ信号としてＬＰＦ１３と遅延制御回路１２のリセット端子に接続され、ＬＰＦ１３と遅延制御回路１２はリセット状態において、遅延時間を最も少なくするように構成されている。
【００２０】
スタートアップクリア回路ＳＵＣ１８はＤＬＬ回路の電源投入時やパワーセーブモード等の回路動作ＯＦＦ状態からＯＮ状態に推移する状態を検出する回路であり、この動作によってＤＬＬ回路のスタート時において、可変遅延素子Ｄは最小遅延状態にセットされる。
【００２１】
従って本実施形態のＤＬＬ回路は遅延が最小状態から遅延制御ループが動作するため、遅延が大きい擬似ロック状態へ遷移することを困難にするが、正常ロック状態から外れた場合においてもＤＦＦによって遅延段内の位相関係を検出することで擬似ロック状態の検知を可能にする。
【００２２】
本実施形態の実施例においても図２に示した実施形態１の実施例と同様に、可変遅延素子Ｄが５０段接続された遅延段１１と、基準クロックと２５段目の遅延出力を位相比較する位相比較器（ＰＨ  Ｃｏｍｐ）１４と、位相比較器１４の出力を受ける低域通過フィルタＬＰＦ１３と遅延素子Ｄの遅延制御するための遅延制御回路１２とで構成される１／２周期位相比較タイプのＤＬＬ回路において、遅延段１１内より任意の遅延された二つの出力を立ち上りエッジトリガタイプのデータ入力フリップフロップＤＦＦ１５に接続する。ここで遅延量が少ない９段目の遅延出力をＤＦＦ１５のクロック入力に、遅延量が多い２５段目の遅延出力をＤＦＦ１５のデータ入力に接続する構成を取る。
【００２３】
前述した擬似ロック状態では５０段の遅延素子で構成された場合を例に説明したが、実際の動作においては擬似ロック状態へ遷移するまでに遅延段内において位相関係の逆転状態が必ず発生するので、遅延段数、ループゲインによって最適な遅延段内の二点を選べば良い。
【００２４】
遅延信号の位相関係の逆転は、隣接する遅延素子の遅延信号間でも生じ得る。例えば、４段の遅延素子により遅延段を構成した場合、図１２に示すように、隣り合う遅延素子から出力される遅延信号Ｔ１，Ｔ２間でも１周期内で位相関係が逆転する。ここでは、遅延素子の段数が少ない場合を挙げたが段数が多い場合にも同様に位相関係の逆転は生じ得る。従って、隣接する遅延素子の出力信号間の位相関係を検出する場合もあり得る。図１２（ａ）は正常ロック時のタイミングチャート、図１２（ｂ）は疑似ロック時のタイミングチャートを示す。
【００２５】
更に、上述した各実施形態では、位相関係の逆転を２５段目の出力とそれより前の９段目との出力との関係で判断しているが、２５段目の出力とそれより後の段の出力との出力との関係で判断することもできる。
【００２６】
従ってＤＬＬ回路に入力する基準クロックＣＬＫや、可変遅延素子ＤのＤｕｔｙが理想状態でなくとも擬似ロック状態へ遷移することを防止可能である。またスタートアップクリア回路による制御については、本回路に限定されるものではなく、その作用が同等であれば良い。
【００２７】
（実施形態３）
図８は本発明のＤＬＬ回路の第三の実施形態を示すブロック図である。図７と同一構成部材については同一符号を付する。本実施形態は実施形態２の構成において、ＤＦＦ１５の他にＤＦＦ１６を設けたものであり、二つのＤＦＦを設けることで検出率を向上させたものである。なお、図１に示す実施形態１の構成にＤＦＦ１６を設けることも勿論可能である。
【００２８】
このように、検出率を向上させるためにもう一組又はそれ以上の擬似ロック検出回路を設けても良い。
【００２９】
次に、擬似ロックを検知させるために用いる遅延出力の選択についての指標の例について説明する。
【００３０】
前述してきたようにＤＬＬ回路では、所望の周期に対し＋１周期単位での擬似ロック状態が存在する。またロックしていない状態において正常ロック状態より＋１／２周期の状態にあるとすれば、正常ロック状態へ遷移するか擬似ロック状態へ遷移するかは不明である。従って擬似ロック状態を検出するための遅延出力は、１／２周期位相比較タイプでは＋１／２周期、即ち所望の遅延量の２倍より大きい遅延量になった時にその遅延関係が逆転する２つの遅延段出力を選ぶ。例えば５０段にてＤＬＬ回路を構成した場合、５０段／２以前の２つの遅延出力を選択することが、擬似ロック側の検出に適していると言える。
【００３１】
更に＋１周期での擬似ロックを確実に検出するよう、所望の遅延量の３倍になる状態において遅延関係が逆転する出力を選択する。また後段の遅延出力は絶対的な遅延量の変化が大きい為、一方の遅延段出力は＋１周期擬似ロック時においても基準クロックの一周期を越えない遅延量の出力段を目安とする。可能であれば＋２周期擬似ロック時においても一周期内であると良い。例えば５０段でのＤＬＬ回路であれば、一方は５０段／２以前の遅延出力を、もう一方は５０段／３以前の遅延出力或いは＋２周期擬似ロック時にも満足させるためには５０段／５以前の遅延出力を用いる。また１周期位相比較タイプであれば１．５周期までは擬似ロック状態と確実に判断させないようにするため一方は５０段／１．５以前の遅延出力を用い、＋１周期擬似ロック検出のため遅延量は２倍より大きい遅延量になった時、即ち５０段／２段以前を、＋２周期擬似ロック検出のためには５０段／３段以前を選ぶと良い。
【００３２】
第一及び第二の実施形態に示した５０段ＤＬＬ回路例においては２５段目と９段目を用いており、前述した条件を全て満足した遅延信号を用いた。
【００３３】
また本条件に基づき、４０段構成１／２周期位相比較タイプＤＬＬ回路にて行った場合の正常ロック時のタイムチャートを図９に、＋１周期擬似ロック状態を図１０に、＋２周期擬似ロック状態を図１１に示す。ここでは７段目の遅延と１４段目もしくは２０段目を用いることで前述した条件を満足することが可能である。
【００３４】
またこれら条件を全て満足しなくとも、擬似ロックへ遷移する過程においては遅延の前後関係が逆転する筈であるので、所望の遅延に対し＋１／２周期以上の場合を想定して選ぶことで検出は可能である。また別の手段として＋１周期擬似ロック状態を検出する組合せと、＋２周期擬似ロック状態を検出する組合せ、＋３周期擬似ロック状態を検出する組合せ等複数個の検出回路を設け、より検出率を向上させることも可能である。
【００３５】
また、上述した実施形態では、ＤＦＦのデータ入力端子に入力される遅延素子出力と位相比較器に入力される遅延素子出力とは一致させているが、必ずしも一致させなくてもよく、ＤＦＦのデータ入力端子に入力される遅延素子出力と位相比較器に入力される遅延素子出力とをそれぞれ別の可変遅延素子から出力させてもよい。
【００３６】
以上説明したように、実施形態２、３では、ＤＬＬ基本回路にフリップフロップ回路ＤＦＦとスタートアップクリア回路ＳＵＣを付加し、遅延を最小状態からスタートさせ、且つ遅延段内の前後の位相関係を検出することで擬似ロックに遷移することを防止することができる。またパワーセーブモード信号が存在すれば、セット機能付フリップフロップ回路一つでその目的が達成されることとなり、低コスト且つ信頼性が高いＤＬＬ回路が提供可能である。さらに本実施形態１から３では、遅延段や入力基準クロック等には手を加える必要がないので、余分な遅延が発生することがなく、高精度なＤＬＬ回路ができる。
【００３７】
（実施形態４）
次に、図１３に基づいて本発明のＤＬＬ回路をビデオカメラに適用した場合の一実施例について詳述する。
【００３８】
図１３は本発明のＤＬＬ回路をビデオカメラに適用した場合を示すブロック図である。図中、２１は撮影レンズで焦点調節を行うためのフォーカスレンズ２１Ａ、ズーム動作を行うズームレンズ２１Ｂ、結像用のレンズ２１Ｃを備えている。
【００３９】
２２は絞り、２３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子、２４は固体撮像素子２３より出力された撮像信号をサンプルホールドし、更に、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。
【００４０】
２５はサンプルホールド回路２４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙ及びクロマ信号Ｃを出力する。プロセス回路２５から出力されたクロマ信号Ｃは、色信号補正回路４１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。
【００４１】
また、プロセス回路２５から出力された輝度信号Ｙと、色信号補正回路４１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）４４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。
【００４２】
次いで、２６はアイリス制御回路で有り、サンプルホールド回路２４から供給される映像信号に基づいてアイリス駆動回路２７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り２２の開口量を制御すべくｉｇメータ２８を自動制御するものである。３３、３４は、サンプルホールド回路２４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する、異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第一のバンドパスフィルタ３３（ＢＰＦ１）、及び第二のバンドパスフィルタ３４（ＢＰＦ２）から出力された信号は、ゲート回路３５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路３６でピーク値が検出されてホールドされると共に、論理制御回路３７に入力される。
【００４３】
この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。また、３８はフォーカスレンズ２１Ａの移動位置を検出するフォーカスエンコーダ、３９はズームレンズ２１Ｂの焦点距離を検出するズームエンコーダ、４０は絞り２２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路３７へと供給される。
【００４４】
論理制御回路３７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。即ち、各々のバンドパスフィルタ３３、３４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ２１Ａを駆動すべくフォーカス駆動回路２９にフォーカスモータ３０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。なお、３１はズーム駆動回路、３２はズームモータ、４２はゲート回路、４３はゲートパルス発生回路、４５は積分回路を示す。
【００４５】
ＤＬＬ回路はタイミングジェネレータ（ＴＧ）５０内に設けられ、固体撮像素子２３の駆動及びサンプルホールド回路２４等の駆動タイミングを微調整するように用いられる。
【図面の簡単な説明】
【００４６】
【図１】本発明のＤＬＬ回路の第一の実施形態を示すブロック図である。
【図２】上記第一の実施形態を更に具体的に示す一実施例のブロック図である。
【図３】１／２位相比較ＤＬＬ回路における正常ロック状態タイムチャートである。
【図４】１／２位相比較ＤＬＬ回路における１．５周期擬似ロック状態タイムチャートである。
【図５】１／２周期位相比較ＤＬＬ回路における２．５周期擬似ロック状態タイムチャートである。
【図６】１周期位相比較ＤＬＬ回路における２周期擬似ロック状態タイムチャートである。
【図７】本発明のＤＬＬ回路の第二の実施形態を示すブロック図である。
【図８】本発明のＤＬＬ回路の第三の実施形態を示すブロック図である。
【図９】１／２位相比較ＤＬＬ回路（４０段構成）における正常ロック状態タイムチャートである。
【図１０】１／２位相比較ＤＬＬ回路（４０段構成）における１．５周期擬似ロック状態タイムチャートである。
【図１１】１／２周期位相比較ＤＬＬ回路（４０段構成）における２．５周期擬似ロック状態タイムチャートである。
【図１２】４段の遅延素子により遅延段を構成した場合についての、（ａ）は正常ロック時のタイミングチャート、（ｂ）は疑似ロック時のタイミングチャートである。
【図１３】本発明のＤＬＬ回路をビデオカメラに適用した第四の実施形態を示すブロック図である。
【符号の説明】
【００４７】
１１  遅延段
１２  遅延制御回路
１３  低域通過フィルタ（ＬＰＦ）
１４  位相比較器（ＰＨ  Ｃｏｍｐ）
１５，１６  立ち上りエッジトリガタイプのデータ入力フリップフロップ（ＤＦＦ）
１７  論理ＯＲゲート
１８  スタートアップクリア回路（ＳＵＣ）
２１  撮影レンズ
２１Ａ  フォーカスレンズ
２１Ｂ  ズームレンズ
２１Ｃ  結像用レンズ
２２  絞り
２３  固体撮像素子
２４  Ｓ／Ｈ回路
２５  プロセス回路
２６  アイリス制御回路
２７  アイリス駆動回路
２９  フォーカス駆動回路
３０  フォーカスモータ
３１  ズーム駆動回路
３２  ズームモータ
３３、３４  バンドパスフィルタ（ＢＰＦ）
３５  ゲート回路
３６  ピーク検出回路
３７  論理制御回路
３８  フォーカスエンコーダ
３９  ズームエンコーダ
４０  アイリスエンコーダ
４１  色信号補正回路
４４  ＥＮＣ回路
５０  タイミングジェネレータ（ＴＧ）
Ｄ  可変遅延素子
ＣＬＫ  基準クロック（入力信号）
Ｔ１，Ｔ２，Ｔ３  １段目、２段目、３段目の遅延出力信号
Ｔｍ  ｍ段目の遅延出力信号
Ｔｎ／２  遅延段のｎ／２段目遅延出力信号
Ｔｘ  ｘ段目の遅延出力信号（ｘは図面内の数字等）
【図１】
2005020711.tif 000003
【図２】
2005020711.tif 000004
【図３】
2005020711.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005020711.tif 000009
【図８】
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【図９】
2005020711.tif 000011
【図１０】
2005020711.tif 000012
【図１１】
2005020711.tif 000013
【図１２】
2005020711.tif 000014
【図１３】
2005020711.tif 000015