(57)【要約】【課題】  デジタルカメラ等の撮像装置における高機能化を図りつつ、消費電力の低減を図ることを目的とする。【解決手段】  主にアプリケーションを実行することを目的とする第１のＣＰＵと、撮像制御を実行することを目的とする第２のＣＰＵを持つ撮像装置において、撮像処理の直後に撮像された画像を確認画像として一定時間表示し、確認画像の表示中は第２のＣＰＵを停止することを特徴とする撮像装置を提供する。【選択図】  図１
2005347954.tif 000002
【特許請求の範囲】
【請求項１】
主にアプリケーションを実行することを目的とする第１のＣＰＵと、撮像制御を実行することを目的とする第２のＣＰＵを持つ撮像装置において、
撮像処理の直後に撮像された画像を確認画像として一定時間表示し、確認画像の表示中は前記第２のＣＰＵを停止することを特徴とする撮像装置。
【請求項２】
前記確認画像の表示は、前記第２のＣＰＵから送信された圧縮データを、前記第１のＣＰＵが伸長することにより実現することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記確認画像の表示は、前記第２のＣＰＵから送信されたキャプチャ画像データをそのまま表示することにより実現することを特徴とする請求項１に記載の撮像装置。
【請求項４】
前記確認画像の表示は、前記第２のＣＰＵで行うことを特徴とする請求項１に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばデジタルカメラにおける撮影直後の確認画像を表示する撮像装置に関するものである。
【背景技術】
【０００２】
従来、デジタルカメラの構成としては、カメラ制御や撮像画像処理、およびアプリケーション実行を１つのＣＰＵでコントロールするのが一般的である。撮像画像処理に専用のハードウエアを用いる構成もあるが、そのコントロールは１つのＣＰＵで行っている。
【０００３】
また、撮影直後に一定時間確認画像の表示出力を行う場合にも、コントロールＣＰＵで確認画像の表示出力を開始し、出力時間を一定時間が経過すると確認画像表示を終了するという制御を行っていた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、デジタルカメラ等の機能の向上とともに、より高度なアプリケーションが搭載されるに従って、１つのＣＰＵでカメラ制御や撮像画像処理等の複数のアプリケーションを実行するのが困難になるケースもある。
【０００５】
これに伴い、複数のＣＰＵ間で処理を分散することにより性能を向上させる構成が考えられる。しかしながらこの場合、２つのＣＰＵ間が常に動作している状態では電力消費が多くなるため、機能や処理に応じて各ＣＰＵの電源をこまめに制御しなければならないという課題がある。
【０００６】
本発明は、上記の課題を解決するためになされたものであり、比較的簡素な構成で容易且つ確実に消費電力の低減化を実現し、信頼性の高い撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の撮像装置は、主にアプリケーションを実行することを目的とする第１のＣＰＵと、撮像制御を実行することを目的とする第２のＣＰＵを持つ撮像装置において、撮像処理の直後に撮像された画像を確認画像として一定時間表示し、確認画像の表示中は第２のＣＰＵを停止することを特徴とする。
【０００８】
本発明の撮像装置の一態様では、前記確認画像の表示は、前記第２のＣＰＵから送信された圧縮データを、前記第１のＣＰＵが伸長することにより実現する。
【０００９】
本発明の撮像装置の一態様では、前記確認画像の表示は、前記第２のＣＰＵから送信されたキャプチャ画像データをそのまま表示する。
【００１０】
本発明の撮像装置の一態様では、前記確認画像の表示は、前記第２のＣＰＵで行う。
【発明の効果】
【００１１】
本発明によれば、カメラ制御、撮像画像処理を実行するＣＰＵとアプリケーションを実行するＣＰＵを持ち、各ＣＰＵ間で撮影画像やモニター画像データの転送を行う手段と、アプリケーションＣＰＵからカメラ制御ＣＰＵをコントロールするコマンド転送手段を備え、画像撮影直後の確認画像を表示する場合に、ＪＰＥＧ圧縮された確認画像データをカメラ制御ＣＰＵからアプリケーションＣＰＵへ転送して、アプリケーションＣＰＵにより表示画像を生成して一定時間表示し、表示期間はカメラ制御ＣＰＵは停止する。
【００１２】
また、圧縮されていない確認画像データをカメラ制御ＣＰＵからアプリケーションＣＰＵへ転送して、アプリケーションＣＰＵにより一定時間表示して表示期間はカメラ制御ＣＰＵは停止する。
【００１３】
また、カメラ制御ＣＰＵ自身で確認画像データを表示用ＶＲＡＭへ転送した後、表示期間カメラ制御ＣＰＵは停止する。
【００１４】
これによって、確認画像の表示中で、カメラ制御ＣＰＵの処理を行わなくても良い期間は、カメラ制御ＣＰＵの電源を停止することにより、比較的簡素な構成で容易且つ確実に消費電力の低減化を実現し、信頼性の高い撮像装置が実現するという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
−第１の実施形態−
第１の実施形態では、撮像装置として２つのＣＰＵで構成されるデジタルカメラ装置を例に挙げて説明する。
【００１６】
図１は、本発明の第１の実施形態によるデジタルカメラ装置の概略構成を示すブロック図である。
図１において、１０１はＣＰＵ１（中央演算処理装置）であり、おもにアプリケーションの実行、および画像データの入出力、後述のＣＰＵ２へのコマンド転送などの処理を行う。このＣＰＵ１はビデオＩ／Ｆ部１０１ａ、メモリＩ／Ｆ部１０１ｂ、表示コントローラ部１０１ｃを含んでおり、それぞれ外部デバイスへつながっている。ビデオ／Ｆ部１０１ａは、画像データの入力、データ変換、画像データ出力のためのＩ／Ｆをもち、ＣＰＵ処理を介さずにデータの入出力が可能である。メモリＩ／Ｆ部１０１ｂはＤＭＡ転送された画像データをメモリへ書き込むためのＩ／Ｆである。また、表示コントローラ部１０１ｃはＣＰＵ１に接続された表示部をコントロールし、ＶＲＡＭに格納されている表示データを表示部へ転送する機能を有する。ＣＰＵ１には、ＣＰＵ２（１０２）、ＲＡＭ（１０３）、表示部（１０４）がそれぞれ接続されている。
【００１７】
１０２はＣＰＵ２であり、カメラ制御、ＣＣＤ信号処理、ＪＰＥＧ圧縮、ＣＰＵ１へのコマンド転送などの処理を行う。カメラ制御には、ファインダー出力処理、キャプチャコマンドに応じたキャプチャ処理などを始めレンズ制御や各種撮影モードの切り替え処理などを含まれている。また、このＣＰＵ２にはＣＣＤ１１０、レンズ１１１が一体となったカメラモジュールが接続されている。
【００１８】
１０３はＲＡＭ（ランダムアクセスメモリ）であり、アプリケーション用のワークエリア１０３ａ、表示データを格納するＶＲＡＭ１０３ｂを含んでいる。ＶＲＡＭ１０３ｂにはＲＧＢ１６ｂｉｔの形式で表示データが格納される。
【００１９】
表示部１０４はカラー液晶表示器であり、表示コントローラ部１０１ｃの制御にしたがってＶＲＡＭ１０３ｂに格納された表示データのカラー表示を行う。
【００２０】
レンズ１０９、ＣＣＤ１１０は一体構造でレンズモジュールとして構成され、ＣＣＤ１１０からの出力画像データは１０２のＣＰＵ２へ入力される。
【００２１】
１０５は非同期シリアル通信を行うためのＵＡＲＴ信号ラインであり、ＣＰＵ１、ＣＰＵ２間で各種コマンドの受け渡しを行うものである。１０６は画像データ転送信号ラインであり、ＣＰＵ２から表示画像データを連続的にＣＰＵ１内のビデオＩ／Ｆ部１０１ａへ転送する。さらに１０７は、１０６から転送された画像データをビデオＩ／Ｆ部１０１ａを通じてＶＲＡＭ１０３ｂへ書き込むデータ転送ラインである。また、１０８はＤＭＡを使用したデータ転送信号ラインであり、ＣＰＵ２からＪＰＥＧ圧縮画像などのデータをＤＭＡによりＣＰＵ１内のメモリＩ／Ｆ部１０１ｂへ転送する。１０９は電源制御用の信号であり、この制御信号を通じてＣＰＵ１の電源のＯＮ、ＯＦＦの制御が行える。
【００２２】
次に、機能に応じて各ブロック間のデータの流れを説明する。
まず、デジタルカメラ装置におけるモニター機能では、レンズ１１１より投影された１フレーム分の画像イメージがＣＣＤ１１０によってＵＸＧＡ（１６００×１２００ドット）サイズの１０ビットデジタル信号に変換されＣＰＵ２（１０２）へ送られる。ＣＰＵ２では、ＣＣＤからの画像データをガンマ変換、色空間変換、また、ホワイトバランス、ＡＥ、フラッシュ補正等の画像処理、さらにＶＧＡ（６４０×４８０ドット）サイズへの縮小処理を行い、ＹＵＶ（４：２：２）フォーマットの各８ビットデジタルデータへ変換した後、画像データ転送信号ライン１０６を通じて、ＣＰＵ１内のビデオＩ／Ｆ部１０１ａへ転送される。次にビデオＩ／Ｆ部１０１ａでは、ＹＵＶ（４：２：２）デジタルデータをＲＧＢ１６ビットデータへ変換した後、データ転送ライン１０７を通じてＶＲＡＭ１０３ｂへ書き込まれる。書き込まれたデータは表示コントローラ部１０１ｃを通じて表示器１０４において１フレームデータとして表示される。この１フレームの処理を３０Ｈｚで繰り返すことにより、モニター機能が実現できる。
【００２３】
次に、キャプチャ機能の場合では、ＣＰＵ２（１０２）によってＵＡＲＴ１０５からキャプチャコマンドを受信すると、モニター機能を停止し、ＣＣＤ１１０から入力されたデジタルデータをＵＸＧＡサイズのままＹＵＶ（４：２：２）フォーマットの各８ビットデジタルデータへ変換した後、ＪＰＥＧ圧縮処理を行う。圧縮されたＪＰＥＧデータは、ＤＭＡを使用してデータ転送ライン１０６を通じてＣＰＵ１内のメモリＩ／Ｆ１０１ｂへ転送され、それからワークエリア１０３ａへＪＰＥＧデータが格納される。
【００２４】
以下、本発明の第１の実施形態に示すデジタルカメラ装置における確認画像表示処理の詳細を説明する。
図２は、第１の確認画像表示方法を表わすフローチャートである。
図２において、ステップＳ２０１からステップＳ２１０までは、ＣＰＵ１（１０１）における処理、ステップＳ２１１からステップＳ２１７までは、ＣＰＵ２（１０２）における処理を示している。
【００２５】
まずステップＳ２０１により、ＣＰＵ１から電源制御信号１０９を通じてＣＰＵ２の電源の立ち上げを行う。この信号を受けて立ち上がったＣＰＵ２では、まずステップＳ２１１によりハードウエアやメモリの初期化処理を行い、ステップＳ２１２によりモニター処理を実行することで、画像データ転送ライン１０６を通じてファインダー画像を表示器１０４へ出力する。それから、ＣＰＵ２ではＣＰＵ１からのコマンド待ちとなる。
このときＣＰＵ１では、ステップＳ２０２によりオペレーターによるキャプチャ指示を待っている状態であり、ここでキャプチャ指示、つまりシャッターボタンの押下が行われた場合には、ステップＳ２０３により、ＵＡＲＴ信号ライン１０５を通じて、キャプチャコマンドの送信を行う。その後ステップＳ２０４により、ＣＰＵ１ではＣＰＵ２からのデータ待ちを行う。
【００２６】
ステップＳ２１３において、ＣＰＵ２がキャプチャコマンドを受信すると、ステップＳ２１４において、まずモニター処理を停止し、ステップＳ２１５において、キャプチャ処理としてＣＣＤ１１０より撮影画像データを取得し、デジタル処理されたキャプチャデータを作成する。そして、ステップＳ２１６において、キャプチャされたＹＵＶデータをＪＰＥＧデータとして圧縮処理を行い、ステップＳ２１７において、作成されたＪＰＥＧデータを、ＤＭＡを使用して、データ転送ライン１０８を通じてＣＰＵ１へ転送する処理を実行する。
【００２７】
ステップＳ２０４でデータ待ちしているＣＰＵ１では、ステップＳ２０５において、ＪＰＥＧデータの受信を行った後、ステップＳ２０６において、受信したＪＰＥＧデータをＲＡＭ１０３のワークエリア１０３ａに格納する。それからステップＳ２０７において、電源制御信号１０９を通じて、ＣＰＵ２の電源を停止する処理を行う。
【００２８】
次にＣＰＵ１では、ステップＳ２０８において、格納されているＪＰＥＧデータの展開処理、および展開された画像データのＶＧＡサイズへの縮小処理により確認画像データを作成し、ステップＳ２０９において、作成された確認画像データを表示器１０４へ表示する処理を行う。確認画像データの表示時間はタイマーにより計測され、ステップＳ２１０において、タイムアップが検出されると、再びステップＳ２０１のＣＰＵ２の電源立ち上げ処理に戻り、モニター出力処理が再開される。
【００２９】
また、第１の実施形態において、確認画像データの表示中のＣＰＵ１の電源の停止とは、電源供給を停止することを指しているが、電源の停止手段として、ＣＰＵ２へのクロックの供給を停止する、また、電源立ち上げ手段として、クロックの供給を再開するという実施形態でも、同様の効果を生むことは言うまでもない。
【００３０】
さらに、電源またはクロックの立ち上げ／停止のみならず、ＣＰＵ２を複数の周波数のクロックで動作させることで、電源の立ち上げとして高周波数クロックでの動作、電源停止として低周波数クロックへの切り替えを行うような実施形態でも同様である。
【００３１】
−第２の実施形態−
第１の実施形態では、ＣＰＵ２よりＪＰＥＧ圧縮画像を受信し、ＣＰＵ１により受信データを展開、確認画像表示を行うような実施形態であったが、第２の実施形態では圧縮前のキャプチャ画像データを受信し、表示するような実施形態について説明する。
【００３２】
図３は、第２の確認画像表示方法を表わすフローチャートである。
図３において、ステップＳ３０１からステップＳ３１１までは、ＣＰＵ１（１０１）における処理、ステップＳ３１２からステップＳ３１９までは、ＣＰＵ２（１０２）における処理を示している。
【００３３】
まずステップＳ３０１により、ＣＰＵ１から電源制御信号１０９を通じてＣＰＵ２の電源の立ち上げを行う。この信号を受けて立ち上がったＣＰＵ２では、まずステップＳ３１２によりハードウエアやメモリの初期化処理を行い、ステップＳ３１３によりモニター処理を実行することで、画像データ転送ライン１０６を通じてファインダー画像を表示器１０４へ出力する。それから、ＣＰＵ２ではＣＰＵ１からのコマンド待ちとなる。
【００３４】
このときＣＰＵ１では、ステップＳ３０２によりオペレーターによるキャプチャ指示を待っている状態であり、ここでキャプチャ指示、つまりシャッターボタンの押下が行われた場合には、ステップＳ３０３により、ＵＡＲＴ信号ライン１０５を通じて、キャプチャコマンドの送信を行う。その後ステップＳ３０４により、ＣＰＵ１ではＣＰＵ２からのデータ待ちを行う。
【００３５】
ステップＳ３１４において、ＣＰＵ２がキャプチャコマンドを受信すると、ステップＳ３１５において、まずモニター処理を停止し、ステップＳ３１６において、キャプチャ処理としてＣＣＤ１１０より撮影画像データを取得し、デジタル処理されたキャプチャデータを作成する。そして、ステップＳ３１７において、作成されたキャプチャデータを、ＤＭＡを使用して、データ転送ライン１０８を通じてＣＰＵ１へ転送する処理を実行する。
【００３６】
ステップＳ３０４でデータ待ちしているＣＰＵ１では、ステップＳ３０５において、キャプチャデータの受信を行った後、ステップＳ３０６において、受信したキャプチャデータを確認画像として表示器１０４へ表示する処理を行う。続いてステップＳ３０７において、引き続きＣＰＵ２からのデータ待ちを行う。
【００３７】
さて、キャプチャデータの送信処理を終了したＣＰＵ２では、ステップＳ３１８において、キャプチャされたＹＵＶデータをＪＰＥＧデータとして圧縮処理を行い、ステップＳ３１９において、作成されたＪＰＥＧデータを、ＤＭＡを使用して、データ転送ライン１０８を通じてＣＰＵ１へ転送する処理を実行する。
【００３８】
ステップＳ３０７でデータ待ちしているＣＰＵ１では、ステップＳ３０８において、ＪＰＥＧデータの受信を行った後、ステップＳ３０９において、受信したＪＰＥＧデータをＲＡＭ１０３のワークエリア１０３ａに格納する。それからステップＳ３１０において、電源制御信号１０９を通じて、ＣＰＵ２の電源を停止する処理を行う。
【００３９】
最後にＣＰＵ１では、確認画像データの表示時間をタイマーにより計測されているので、ステップＳ３１１において、タイムアップが検出されると、再びステップＳ３０１のＣＰＵ２の電源立ち上げ処理に戻り、モニター出力処理が再開される。
【００４０】
−第３の実施形態−
第１の実施形態では、ＣＰＵ２よりＪＰＥＧ圧縮画像を受信し、ＣＰＵ１により受信データを展開、確認画像表示を行うような実施形態であったが、第３の実施形態ではＣＰＵ２により確認画像の表示を行うような実施形態について説明する。
【００４１】
図４は、第３の確認画像表示方法を表わすフローチャートである。
図４において、ステップＳ４０１からステップＳ４０８までは、ＣＰＵ１（１０１）における処理、ステップＳ４０９からステップＳ４１６までは、ＣＰＵ２（１０２）における処理を示している。
【００４２】
まずステップＳ４０１により、ＣＰＵ１から電源制御信号１０９を通じてＣＰＵ２の電源の立ち上げを行う。この信号を受けて立ち上がったＣＰＵ２では、まずステップＳ４０９によりハードウエアやメモリの初期化処理を行い、ステップＳ４１０によりモニター処理を実行することで、画像データ転送ライン１０６を通じてファインダー画像を表示器１０４へ出力する。それから、ＣＰＵ２ではＣＰＵ１からのコマンド待ちとなる。
【００４３】
このときＣＰＵ１では、ステップＳ４０２によりオペレーターによるキャプチャ指示を待っている状態であり、ここでキャプチャ指示、つまりシャッターボタンの押下が行われた場合には、ステップＳ４０３により、ＵＡＲＴ信号ライン１０５を通じて、キャプチャコマンドの送信を行う。その後ステップＳ４０４により、ＣＰＵ１ではＣＰＵ２からのデータ待ちを行う。
【００４４】
ステップＳ４１１において、ＣＰＵ２がキャプチャコマンドを受信すると、ステップＳ４１２において、まずモニター処理を停止し、ステップＳ４１３において、キャプチャ処理としてＣＣＤ１１０より撮影画像データを取得し、デジタル処理されたキャプチャデータを作成する。さらに、ステップＳ４１４において、確認画像としてキャプチャデータを表示すべく、画像データ転送ライン１０６を通じて作成されたキャプチャデータを表示器１０４へ出力する。この転送された確認画像データは、ＣＰＵ２のビデオＩ／Ｆ部１０１ａを通じてＶＲＡＭへ書き込まれるので、一度転送を行えば画像の表示が消えることはない。
【００４５】
次にステップＳ４１５において、キャプチャされたＹＵＶデータをＪＰＥＧデータとして圧縮処理を行い、ステップＳ４１６において、作成されたＪＰＥＧデータを、ＤＭＡを使用して、データ転送ライン１０８を通じてＣＰＵ１へ転送する処理を実行する。
【００４６】
ステップＳ４０４でデータ待ちしているＣＰＵ１では、ステップＳ４０５において、ＪＰＥＧデータの受信を行った後、ステップＳ４０６において、受信したＪＰＥＧデータをＲＡＭ１０３のワークエリア１０３ａに格納する。それからステップＳ４０７において、電源制御信号１０９を通じて、ＣＰＵ２の電源を停止する処理を行う。
【００４７】
最後にＣＰＵ１では、確認画像データの表示時間をタイマーにより計測されているので、ステップＳ４０８において、タイムアップが検出されると、再びステップＳ４０１のＣＰＵ２の電源立ち上げ処理に戻り、モニター出力処理が再開される。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態による、デジタルカメラ装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施形態による、確認画像表示処理の詳細を表わすフローチャートである。
【図３】本発明の第２の実施形態による、確認画像表示処理の詳細を表わすフローチャートである。
【図４】本発明の第３の実施形態による、確認画像表示処理の詳細を表わすフローチャートである。
【符号の説明】
【００４９】
１０１      ＣＰＵ１
１０２      ＣＰＵ２
１０３      ＲＡＭ
１０４      表示部
１０５      ＣＰＵ１、ＣＰＵ２間におけるＵＡＲＴ信号ライン
１０６      ＣＰＵ１、ＣＰＵ２間における画像データ転送信号ライン
１０７      データ転送ライン
１０８      ＣＰＵ１、ＣＰＵ２間におけるデータ転送信号ライン
１０９      電源制御用の信号
１１０      ＣＣＤ
１１１      レンズ
【図１】
2005347954.tif 000003
【図２】
2005347954.tif 000004
【図３】
2005347954.tif 000005
【図４】
2005347954.tif 000006