(57)【要約】【課題】インターフェースの機能により省消費電力モードを実現することができなかったものにおいても省消費電力モードを実現することができるようにする。【解決手段】Ｉ／Ｆコントローラはホストコンピュータ（ＰＣ）からのネゴシエーションを検出すると（Ｓ１）、電源制御部に電源ＯＮの指示を出し（Ｓ２）、ＣＰＵがＢｏｏｔを開始する（Ｓ３）。同時にＩ／ＦコントローラはＰＣからのネゴシエーションを処理し、その処理を完了すると（Ｓ４）、ＰＣからのデータの受信を開始し（Ｓ５）、ＦＩＦＯ回路にデータを蓄積する（Ｓ６）。低消費電力モード中はＦＩＦＯ回路からの転送は不能に設定し、ＲＡＭの電源遮断を可能とする。ＣＰＵがＢｏｏｔしてくると（Ｓ７）、ＣＰＵはＤＭＡコントローラの転送を開始させる（Ｓ８）。この時、ＦＩＦＯ回路に大量のデータがまだ蓄積されているので、メモリコントローラはタイマ・転送制御部からの制御信号を受信しながらＤＭＡコントローラを使用して受信データをＲＡＭへ転送していく。【選択図】図３
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【特許請求の範囲】
【請求項１】
低消費電力モードでは後段の処理装置各部の電源供給を遮断し、低消費電力モードからの復帰はインターフェースコントローラとホストコンピュータとがネゴシエーションを開始したときに電源制御部に電源を供給するインターフェース装置において、
前記インターフェースコントローラと前記処理装置との間に設けられたＦＩＦＯ回路及びＤＭＡコントローラと、
低消費電力モードでは、前記インターフェースコントローラから前記ＦＩＦＯ回路へデータ転送し、当該ＦＩＦＯ回路から前記ＤＭＡコントローラへは転送しないようにする制御手段と、
を備えていることをことを特徴とするインターフェース装置。
【請求項２】
低消費電力モードでは後段の処理装置各部の電源供給を遮断し、インターフェースコントローラがネゴシエーションフェーズを検出した時に電源制御部に電源を供給し低消費電力モードから復帰するインターフェース装置において、
前記インターフェースコントローラと前記処理装置との間に設けられたＦＩＦＯ回路及びＤＭＡコントローラと、
低消費電力モードでは、前記インターフェースコントローラから前記ＦＩＦＯ回路へデータ転送し、当該ＦＩＦＯ回路から前記ＤＭＡコントローラへは転送しないようにする制御手段と、
を備えていることを特徴とするインターフェース装置。
【請求項３】
前記制御手段は、低消費電力モードから通常モードに復帰する際に、前記インターフェースコントローラから前記ＦＩＦＯ回路への転送間隔を調整することを特徴とする請求項１または２記載のインターフェース装置。
【請求項４】
前記インターフェース上のビジー信号の駆動間隔が前記インターフェースコントローラから前記ＦＩＦＯ回路への転送間隔の変化に応じて変化することを特徴とする請求項３記載のインターフェース装置。
【請求項５】
前記インターフェースコントローラから転送されたデータは、低消費電力モードから通常モードへ復帰した後、前記ＦＩＦＯ回路からＤＭＡコントローラへの転送が開始されることを特徴とする請求項３記載のインターフェース装置。
【請求項６】
前記インターフェースコントローラとＦＩＦＯ回路のデータ転送間隔は、ホストコンピュータが少なくともタイムアウトしない間隔に設定されていることを特徴とする請求項５記載のインターフェース装置。
【請求項７】
前記ＦＩＦＯ回路の段数は、前記制御手段によって設定されたタイマの値に前記段数を乗じた値が低消費電力モードから通常モードへ復帰する時間以上の時間に設定されていることを特徴とする請求項６記載のインターフェース装置。
【請求項８】
低消費電力モードから通常モードへ復帰し、ＦＩＦＯ回路からＤＭＡコントローラへのデータ転送を開始してから、インターフェースコントローラ、ＦＩＦＯ回路間の転送時間を設定するタイマ値をデータ転送の狭間で変更することを特徴とする請求項５ないし７のいずれか１項に記載のインターフェース装置。
【請求項９】
前記インターフェースコントローラがセントロニクスインターフェースコントローラからなることを特徴とする請求項２ないし８のいずれか１項に記載のインターフェース装置。
【請求項１０】
前記インターフェースコントローラの指示に応じて前記電源制御部の作動を制御するＣＰＵをさらに備えていることを特徴とする請求項１ないし９のいずれか１項に記載のインターフェース装置。
【請求項１１】
前記後段の処理装置が画像処理を行うための処理を実行する画像処理装置であることを特徴とする請求項１ないし１０のいずれか１項に記載のインターフェース装置。
【請求項１２】
請求項２ないし１０のいずれか１項に記載のインターフェース装置を備え、
前記後段の処理装置が画像処理装置であり、
前記各部が前記画像処理装置の当該各部の制御を司るＣＰＵと、転送されてきた画像データを記憶するＲＡＭと、前記ＣＰＵのワークエリアとして機能するＲＯＭと、前記ＤＭＡコントローラと通信し、前記ＲＡＭ及びＲＯＭとの記憶制御を実行するメモリコントローラとを含むことを特徴とする画像処理装置。
【請求項１３】
前記メモリコントローラによって制御され、前記ＲＡＭに格納された画像情報を蓄積する大容量記憶装置をさらに備えていることを特徴とする請求項１２記載の画像処理装置。
【請求項１４】
請求項１２または１３記載の画像処理装置と、
前記メモリコントローラから出力された画像データに基づいて記録媒体に可視画像を形成する画像形成手段と、
を備えていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はホストＰＣとパラレルインターフェースで接続された周辺デバイスとのインターフェース装置、このインターフェース装置を備えた画像処理装置及び、この画像処理装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
従来からパラレルインターフェースとして例えばＩＥＥＥ１２８４規格のインターフェースが知られている。このインターフェースはセントロニクスＩ／Ｆコントローラとしてプリンタとホストコンピュータを接続する際のプリンタ側のインターフェースとして使用される。この一例を図８に示す。同図において、ホストコンピュータ１００はセントロニクスＩ／Ｆコントローラ１１１を介してプリンタと接続されている。セントロニクスＩ／Ｆコントローラ１１１はＤＭＡ（Direct Memory Access）コントローラ１１２と電源制御部１１３に接続されている。
【０００３】
画像処理部１２０はメモリコントローラ１２１、ＣＰＵ１２２、ＲＡＭ１２３及びＲＯＭ１２４から基本的に構成され、電源制御部１１３がＣＰＵ１２２と接続され、ＤＭＡコントローラ１１２がメモリコントローラ１２１と接続されている。そして、この構成によりホストコンピュータ１００から送られてきた画像データをＲＡＭ１１３に保存し、さらには図示しないＨＤＤなどの大容量記憶手段に保存し、その画像データに基づいて図示しないプリンタエンジンから画像出力するようになっている。
【０００４】
なお、関連する技術としては、例えば下記の特許文献１あるいは２に開示された発明が公知である。
【特許文献１】特開２０００−１８７５７８号公報
【特許文献２】特開２００２−２４４８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、従来、ＩＥＥＥ１２８４Ｉ／Ｆをサポートする製品では、いつネゴシエーション及びデータ転送が始まるかわからないので、ＣＰＵは電源を落とすことはできず、しかも、定期的に１２８４Ｉ／Ｆコントローラをモニタするためにスリープモードへ入ることさえも不可能であった。したがって、従来から実施されているセントロニクスＩ／Ｆコントローラを使用したものでは、低消費電力モード（省エネルギモード）を実現することができなかった。また、ＩＥＥＥ１２８４Ｉ／Ｆと同様の特性を持つものでは同じことが言える。
【０００６】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、インターフェースの機能により省消費電力モードを実現することができなかったものにおいても省消費電力モードを実現することができるようにすることにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するため、第１の手段は、低消費電力モードでは後段の処理装置各部の電源供給を遮断し、低消費電力モードからの復帰はインターフェースコントローラとホストコンピュータとがネゴシエーションを開始したときに電源制御部に電源を供給するインターフェース装置において、前記インターフェースコントローラと前記処理装置との間に設けられたＦＩＦＯ回路及びＤＭＡコントローラと、低消費電力モードでは、前記インターフェースコントローラから前記ＦＩＦＯ回路へデータ転送し、当該ＦＩＦＯ回路から前記ＤＭＡコントローラへは転送しないようにする制御手段とを備えていることをことを特徴とする。
【０００８】
第２の手段は、低消費電力モードでは後段の処理装置各部の電源供給を遮断し、インターフェースコントローラがネゴシエーションフェーズを検出した時に電源制御部に電源を供給し低消費電力モードから復帰するインターフェース装置において、前記インターフェースコントローラと前記処理装置との間に設けられたＦＩＦＯ回路及びＤＭＡコントローラと、低消費電力モードでは、前記インターフェースコントローラから前記ＦＩＦＯ回路へデータ転送し、当該ＦＩＦＯ回路から前記ＤＭＡコントローラへは転送しないようにする制御手段とを備えていることを特徴とする。
【０００９】
第３の手段は、第１または第２の手段において、前記制御手段は、低消費電力モードから通常モードに復帰する際に、前記インターフェースコントローラから前記ＦＩＦＯ回路への転送間隔を調整することを特徴とする。
【００１０】
第４の手段は、第３の手段において、前記インターフェース上のビジー信号の駆動間隔が前記インターフェースコントローラから前記ＦＩＦＯ回路への転送間隔の変化に応じて変化することを特徴とする。
【００１１】
第５の手段は、第３の手段において、前記インターフェースコントローラから転送されたデータは、低消費電力モードから通常モードへ復帰した後、前記ＦＩＦＯ回路からＤＭＡコントローラへの転送が開始されることを特徴とする。
【００１２】
第６の手段は、第５の手段において、前記インターフェースコントローラとＦＩＦＯ回路のデータ転送間隔は、ホストコンピュータが少なくともタイムアウトしない間隔に設定されていることを特徴とする。
【００１３】
第７の手段は、第６の手段において、前記ＦＩＦＯ回路の段数は、前記制御手段によって設定されたタイマの値に前記段数を乗じた値が低消費電力モードから通常モードへ復帰する時間以上の時間に設定されていることを特徴とする。
【００１４】
第８の手段は、第５ないし第７の手段において、低消費電力モードから通常モードへ復帰し、ＦＩＦＯ回路からＤＭＡコントローラへのデータ転送を開始してから、インターフェースコントローラ、ＦＩＦＯ回路間の転送時間を設定するタイマ値をデータ転送の狭間で変更することを特徴とする。
【００１５】
第９の手段は、第２ないし第８の手段において、前記インターフェースコントローラがセントロニクスインターフェースコントローラからなることを特徴とする。
【００１６】
第１０の手段は、第１ないし第９の手段において、前記インターフェースコントローラの指示に応じて前記電源制御部の作動を制御するＣＰＵをさらに備えていることを特徴とする。
【００１７】
第１１の手段は、第１ないし第１０の手段において、前記後段の処理装置が画像処理を行うための処理を実行する画像処理装置であることを特徴とする。
【００１８】
第１２の手段は、第２ないし第１０の手段に係るインターフェース装置を備え、前記後段の処理装置が画像処理装置であり、前記各部が前記画像処理装置の当該各部の制御を司るＣＰＵと、転送されてきた画像データを記憶するＲＡＭと、前記ＣＰＵのワークエリアとして機能するＲＯＭと、前記ＤＭＡコントローラと通信し、前記ＲＡＭ及びＲＯＭとの記憶制御を実行するメモリコントローラとを含むことを特徴とする。
【００１９】
第１３の手段は、第１２の手段において、前記メモリコントローラによって制御され、前記ＲＡＭに格納された画像情報を蓄積する大容量記憶装置をさらに備えていることを特徴とする。
【００２０】
第１４の手段は、第１２または第１３の手段に係る画像処理装置と、前記メモリコントローラから出力された画像データに基づいて記録媒体に可視画像を形成する画像形成手段とを備えていることを特徴とする。
【００２１】
なお、以下の実施形態において、インターフェースコントローラはセントロニクスＩ／Ｆコントローラ１１１に、ホストコンピュータは符号１１１に、電源制御部は符号１１３に、ＦＩＦＯ回路は符号１１５に、ＤＭＡコントローラは符号１１２に、制御手段はタイマ・転送制御回路１１４に、ＣＰＵは第２のＣＰＵ１１６に、メモリコントローラは符号１２１に、ＣＰＵは符号１２２に、ＲＡＭは符号１２３に、ＲＯＭは符号１２４に、大容量記憶手段はＨＤＤ３００に、画像形成手段はプリンタエンジン２００に、インターフェース装置は符号１１０に、画像処理装置は符号１２０にそれぞれ対応する。
【発明の効果】
【００２２】
本発明によれば、インターフェースの機能により省消費電力モードを実現することができなかったものにおいても省消費電力モードを実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図面を参照して説明する。  
図１は本発明の実施形態に係る画像処理装置の概略構成を示すブロック図である。なお、図８に示した前記従来技術と一部重複するが、詳細に説明する。同図において、本実施形態に係る画像処理装置は、インターフェース部１１０と画像処理部１２０とからなる。インターフェース部１１０はセントロニクスＩ／Ｆコントローラ１１１、タイマ・転送制御回路１１４、ＦＩＦＯ回路１１５、ＤＭＡコントローラ１１２及び電源制御部１１３から構成され、画像処理部１２０はメモリコントローラ１２１、ＣＰＵ１２２、ＲＡＭ１２３及びＲＯＭ１２４から構成されている。
【００２４】
転送時間制御用のタイマ（回路）・転送制御回路１１４とＦＩＦＯ回路１１５はセントロニクスＩ／Ｆコントローラ１１１とＤＭＡコントローラ１１２との間に、それぞれパラレルに設けられ、また、電源制御部１１３にはセントロニクスＩ／Ｆコントローラ１１１から制御信号が出力されるようになっている。タイマ・転送制御回路１１４はセントロニクスＩ／Ｆコントローラ１１１からＲｅｑ信号を受信してＡｃｋ信号を返し、タイマ・転送制御回路１１１はＤＭＡコントローラ１１２に対してＲｅｑ＿ａ信号を出力し、ＤＭＡコントローラ１１２からＡｃｋ＿ａ信号を受信する機能を有し、ＦＩＦＯ１１５はセントロニクスＩ／Ｆコントローラ１１１から受信したＤａｔａをＤａｔａ＿ａとしてＤＭＡコントローラ１１２に出力する機能を有する。また、タイマ・転送制御回路１１１と電源制御部１１３、タイマ・転送制御回路１１１とＦＩＦＯ回路１１５とはそれぞれ相互に通信可能に接続されている。
【００２５】
画像処理部１２０は電源制御部１１３と接続されたＣＰＵ１２２と、ＤＭＡコントローラ１１２及びＣＰＵ１２２に接続されたメモリコントローラ１１２と、メモリコントローラ１１２に接続されたＲＡＭ１２３及びＲＯＭ１２４からなる。
【００２６】
この実施形態に係る画像処理部の低消費電力モードはＣＰＵ１２２によって設定される。ＣＰＵ１２２が電源制御部１１３に低消費電力モードへの移行を指示すると点線で囲んだ部分である画像処理部１２０のＣＰＵ１２２、メモリコントローラ１２１、ＲＡＭ１２３、ＲＯＭ１２２が電源Ｏｆｆ状態になる。この実施形態では、この状態を低消費電力モード状態と称する。
【００２７】
なお、図２に示すように低消費電力モード時に複雑な処理が必要な場合には、第２のＣＰＵ（図ではＣＰＵ２として示す）のようにもう１個ＣＰＵ１１６を追加する構成が考えられる。この場合には、第２のＣＰＵ１１６は、低消費電力モード中でも電源は供給されたままで動作状態であり、図１の例の場合には、電源制御およびネゴシエーションをセントロニクスＩ／Ｆコントローラ１１１が担当する必要があったが、図２の構成では、ネゴシエーション及び電源制御を第２のＣＰＵ１１６によって行ってもよい。この２つの処理は必ず１つのリソースが行う必然性はなく、別々のリソースが制御しても問題はない。
【００２８】
図３は図１のシステム構成において、低消費電力モードから通常モードへ移行する際の動作手順を示すフローチャートである。  
同図から分かるように、まず、セントロニクスＩ／Ｆコントローラ１１１はホストコンピュータ１００からのネゴシエーションを検出する（ネゴシエーション開始−ステップＳ１）と、電源制御部１１３に電源ＯＮの指示を出し（電源ＯＮ−ステップＳ２）、ＣＰＵ１２２がＢｏｏｔを開始する（ステップＳ３）。
【００２９】
それと同時に（並行して）セントロニクスＩ／Ｆコントローラ１１１はホストコンピュータ１００からのネゴシエーションを処理し、その処理を完了すると（ネゴシエーション完了−ステップＳ４）、タイマ・転送制御回路１１１にあらかじめ設定してあったホストコンピュータ１００がタイムアウトしない程度の値を使用して、ホストコンピュータ１００からのデータの受信を開始し（ステップＳ５）、ＦＩＦＯ回路１１５にデータを蓄積していく（ステップＳ６）。
【００３０】
低消費電力モード中では、ＦＩＦＯ回路１１５からＤＭＡコントローラ１１２へは転送しないようにあらかじめ、レジスタで設定しておく。このことにより、ＩＥＥＥ１２８４  Ｉ／Ｆ（セントロニクスＩ／Ｆコントローラ１１１）から転送されてくるデータがＲＡＭ１２３へ転送されることはないので、ＲＡＭ１２３の電源も遮断しておくことが可能になる。
【００３１】
ＣＰＵ１２２がＢｏｏｔしてくると（ステップＳ７）、ＣＰＵ１２２はＤＭＡコントローラ１１２の転送を開始させる（ステップＳ８）。この時には、ＦＩＦＯ回路１１５に大量のデータがまだ蓄積されているので、メモリコントローラ１２１はタイマ・転送制御部１１１からの制御信号を受信しながら、ＤＭＡコントローラ１１２を使用して、受信データをＲＡＭ１２３へ転送していく。
【００３２】
タイマ制御受信を行っているとホストコンピュータ１００からＦＩＦＯ回路１１５へのデータ転送速度は非常に遅くなっている。一方、ＦＩＦＯ回路１１５からＤＭＡコントローラ１１２経由のＲＡＭ１２３へのデータ転送速度は非常に高速であるので、ＣＰＵ１２２はタイマ・転送制御回路１１４用のタイマの値を非常に小さな値に設定し、ＩＥＥＥ１２８４  Ｉ／Ｆの処理能力（パフォーマンス）が上がるようにする（ステップＳ９）。この変更されたタイマ値は次のデータがセントロニクスＩ／Ｆコントローラ１１１からＦＩＦＯ回路１１５へ転送されてくる際に使用され、以降通常の受信状態となる（ステップＳ１０）。このことにより、データ転送の狭間で動作を継続した状態でタイマ値を変更することが可能になる。ＣＰＵ１２２はタイマ・転送制御回路１１４の機能を使用する必要がないと判断したら、タイマ値を変更するのではなく、タイマ・転送制御回路１１４自体の動作を止めてもよい。
【００３３】
図３の処理手順において、ステップＳ１からステップＳ７までの処理は、低消費電力モードに対応し、このモードでは、タイマ制御データの受信間隔を遅らせ、受信したデータはＦＩＦＯ回路１１５に蓄積する工程である。ステップＳ７からステップＳ９までの処理は、通常モードへ移行する工程であり、メモリコントローラ１２１はタイマ・転送制御部１１１からの制御信号を受信し、ＦＩＦＯ回路１１５に蓄積されたデータのＤＭＡコントローラ１２１への転送を開始する。ステップＳ９及びステップＳ１０の処理は、通常モードで処理する工程で、タイマ・転送制御部１１１のタイマ値を変更し、通信速度を通常処理の速度まで上げてデータをＲＡＭ１２３側に転送する。
【００３４】
図４は低消費電力モード中のセントロニクスＩ／Ｆコントローラ１１１とＦＩＦＯ回路１１５の動作タイミングを示すタイミングチャートである。  
Ｒｅｑ信号はセントロニクスＩ／Ｆコントローラ１１１が転送するデータがあることを示すＲｅｑｕｅｓｔ信号、Ａｃｋ信号はＦＩＦＯ回路１１５がデータを受信したことを示すＡｃｋｎｏｗｌｅｄｇｅ信号、Ｄａｔａ信号はＦＩＦＯ回路１１５へ転送するホストコンピュータ１００から受信したデータ、Ｒｅｑ＿ａ，Ａｃｋ＿ａ，Ｄａｔａ＿ａは、それぞれ、ＦＩＦＯ回路１１５とＤＭＡコントローラ１１２間の信号で、セントロニクスＩ／Ｆコントローラ１１１とＦＩＦＯ回路１１５間の信号の送受と同じで、ＢＵＳＹはＩＥＥＥ１２８４上のＢＵＳＹ信号を示している。
【００３５】
低消費電力モードではＤＭＡコントローラ１１２の機能を停止させるためにＲｅｑ＿ａ信号は一切アクティブにされることはない。セントロニクスＩ／Ｆコントローラ１１１がＲｅｑ信号をアクティブにするとタイマ・転送制御回路１１４はあらかじめ設定されているタイマ値にしたがって、そのタイマ値になった時点でＡｃｋ信号をアクティブにし、ＦＩＦＯ回路１１５はセントロニクスＩ／Ｆコントローラ１１１からデータ（Ｄａｔａ）を受信する。このＡｃｋ信号に連動してＢＵＳＹ信号をインアクティブにすることによってホストコンピュータ１００からのデータ転送の速度を調整するとともにタイムアウトになることを防止している。このタイミングは図３のステップＳ４からステップＳ６の処理に対応している。
【００３６】
図５は低消費電力モードから通常モードへ移行した際にＤＭＡコントローラ１１１とＦＩＦＯ回路１１５の転送回路が動作した時のタイミングを示すタイミングチャートである。この状態では、まだタイマ制御受信が活きている状態である。セントロニクスＩ／Ｆコントローラ１１１がＲｅｑ信号をアクティブにするとタイマ・転送制御回路１１４はあらかじめ設定されているタイマ値にしたがって、そのタイマ値になった時点でＡｃｋ信号をアクティブにし、ＦＩＦＯ回路１１５はセントロニクスＩ／Ｆコントローラ１１１からデータ（Ｄａｔａ）を受信する。このＡｃｋ信号に連動してＢＵＳＹ信号をインアクティブにすることによってホストコンピュータ１００からのデータ転送の速度を調整するとともにタイムアウトになることを防止している。
【００３７】
ＣＰＵ１２２が省電力消費モードから回復し、電源制御部１１３が立ち上がると、タイマ・転送制御回路１１４はＲｅｑ＿ａ信号をアクティブにし、ＤＭＡコントローラ１１２はＦＩＦＯ回路１１５からＤａｔａ＿ａ信号を受信し、Ａｃｋ＿ａ信号をタイマ・転送制御回路１１４に返す。ＦＩＦＯ回路１１５とＤＭＡコントローラ１１２間の転送速度はタイマ・転送制御回路１１４によってタイミングが制限されることがないため高速で行われる。このタイミングはステップＳ８からステップＳ１０の処理に対応する。
【００３８】
図６はタイマ・転送制御回路１１４のタイマ値をＺｅｒｏに設定して、タイマ・転送制御回路１１４のタイマ機能を殺した状態のタイミングを示すタイミングチャートである。このタイミングでは、タイマ・転送制御回路の１１４のタイマ値は“０”に設定されているため、セントロニクスＩ／Ｆコントローラ１１１がＲｅｑ信号をアクティブにするとＦＩＦＯ回路１１４はＤａｔａ信号を受信し、タイマ・転送制御回路１１４はＡｃｋ信号をセントロニクスＩ／Ｆコントローラ１１１に返す。次いでタイマ・転送制御部１１４はタイマ・転送制御回路１１４はＲｅｑ＿ａ信号をアクティブにし、ＤＭＡコントローラ１１２はＦＩＦＯ回路１１５からＤａｔａ＿ａ信号を受信し、Ａｃｋ＿ａ信号をタイマ・転送制御回路１１４に返す。これをセントロニクスＩ／Ｆコントローラ１１１がＲｅｑ信号をアクティブにする度に実行する。この間、タイマ・転送制御部１１４によってタイミングが制限されることがないため高速で行われる。これにより、１２８４Ｉ／Ｆの転送速度も高速になっている。なお、このタイミングはステップＳ１０以降の処理に対応する。
【００３９】
図７は、このような画像処理装置を備えた画像形成装置の概略構成を示す図である。  
同図に示すように、メモリコントローラ１２１はＡＳＩＣ１３０上に搭載され、メモリコントローラ１２１の出力がプリンタエンジン２００に供給される。プリンタエンジン２００はメモリコントローラ１２１から送られてくる画像データに基づいて記録紙などの記録媒体上に可視画像を形成、排出する。
【００４０】
なお、画像データの記憶にハードディスク装置（ＨＤＤ）３００を使用する場合には、ＡＳＩＣ１３０に接続され、メモリコントローラ１２１を介してＲＡＭ１２３との間で画像データの送受が行われる。
【００４１】
このように本実施形態によれば、セントロニクスＩ／Ｆコントローラ１１１がホストコントローラ１１１のネゴシエーションに応答し、タイマ・転送制御回路１１４とＦＩＦＯ回路１１５によって電源を遮断されていたＣＰＵ１２２がＢｏｏｔしてくるまでデータを受信しておくことにより、ＩＥＥＥ１２８４をサポートしている製品でも、ＣＰＵ１２２、ＲＯＭ１２４、ＲＡＭ１２３等のデバイスの電源を遮断する低消費電力モードへ移行し、電力消費を低く抑えることが可能となる。また、前記ＣＰＵ１２２のＢｏｏｔの間に、タイマ・転送制御回路１１４によって転送センロトニクスＩ／Ｆコントローラ１１１からＦＩＦＯ回路１１５へのデータ転送間隔を制御するので、省電力消費モードから通常モードへの復帰の間のデータが消失するもない。
【００４２】
なお、本実施形態では、ＩＥＥＥ１２８４をサポートしているＩ／Ｆコントローラを対象としているが、同様の特性を有するＩ／Ｆコントローラであれば、同様の構成で省電力消費モードへの対応が可能となることは言うまでもない。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係る画像処理装置の概略構成を示すブロック図である。
【図２】本発明の実施形態の変形例に係る画像処理装置の概略構成を示すブロック図である。
【図３】図１のシステム構成において、低消費電力モードから通常モードへ移行する際の動作手順を示すフローチャートである。
【図４】低消費電力モード中のセントロニクスＩ／ＦコントローラとＦＩＦＯ回路の動作タイミングを示すタイミングチャートである。
【図５】低消費電力モードから通常モードへ移行した際にＤＭＡコントローラとＦＩＦＯ回路の転送回路が動作した時のタイミングを示すタイミングチャートである。
【図６】タイマ・転送制御回路のタイマ値をＺｅｒｏに設定して、タイマ・転送制御回路のタイマ機能を殺した状態のタイミングを示すタイミングチャートである。
【図７】図１に示した画像処理装置を備えた画像形成装置の概略構成を示す図である。
【図８】従来例に係る画像処理装置の概略構成を示す図である。
【符号の説明】
【００４４】
１００  ホストコンピュータ
１１０  インターフェース装置
１１１  セントロニクスＩ／Ｆコントローラ
１１２  ＤＭＡコントローラ
１１３  電源制御部
１１４  タイマ・転送制御回路
１１５  ＦＩＦＯ回路
１１６  第２のＣＰＵ
１２０  画像処理装置
１２１  メモリコントローラ
１２２  ＣＰＵ
１２３  ＲＡＭ
１２４  ＲＯＭ
２００  プリンタエンジン
３００  ＨＤＤ
【図１】
2005267254.tif 000003
【図２】
2005267254.tif 000004
【図３】
2005267254.tif 000005
【図４】
2005267254.tif 000006
【図５】
2005267254.tif 000007
【図６】
2005267254.tif 000008
【図７】
2005267254.tif 000009
【図８】
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