(57)【要約】      （修正有）【課題】チップサイズや品種によらず、治工具類や製造条件を共通化して製造コストの低減や製造リードタイムの短縮が可能な半導体ウェハの外部接続端子配列構造ならびに半導体ウェハとその製造方法および半導体装置の製造方法を提供する。【解決手段】少なくとも１つの半導体素子が形成された半導体基板と、前記半導体基板上に形成されかつ半導体素子と電気的に接続された素子電極と、素子電極と電気的に接続された金属バンプ１９とを備えた半導体チップが複数形成された半導体ウェハ１０において、金属バンプ１９のピッチを、半導体ウェハ１０の全面にわたって、Ｘ方向およびＹ方向に等ピッチとなるように設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つの半導体素子が形成された半導体基板と、前記半導体基板上に形成され、かつ前記半導体素子と電気的に接続された素子電極とを備えた半導体チップが半導体ウェハ上に複数形成された半導体装置において、
前記素子電極間のピッチが、前記半導体ウェハの全面にわたって、Ｘ方向、Ｙ方向でそれぞれ一定となるように設定したことを特徴とする半導体装置。
【請求項２】
少なくとも１つの半導体素子が形成された半導体基板と、前記半導体基板上に形成され、かつ前記半導体素子と電気的に接続された素子電極と、前記素子電極と電気的に接続された外部接続端子とを備えた半導体チップが半導体ウェハ上に複数形成された半導体装置において、
前記外部接続端子間のピッチが、前記半導体ウェハの全面にわたって、Ｘ方向、Ｙ方向でそれぞれ一定となるように設定したことを特徴とする半導体装置。
【請求項３】
前記外部接続端子が、金属バンプからなることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記外部接続端子が、前記素子電極の直上に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記外部接続端子と前記素子電極の電気的接続が、前記素子電極に接続された接続配線を介して行われることを特徴とする請求項２記載の半導体装置。
【請求項６】
半導体ウェハが半導体チップごとに分割されてなることを特徴とする請求項１または２記載の半導体装置。
【請求項７】
少なくとも１つの半導体素子が形成された半導体基板上に、半導体素子と電気的に接続された素子電極を形成する第１の工程と、
前記素子電極を覆うように絶縁膜を形成する第２の工程と、
前記絶縁膜上に前記素子電極の少なくとも一部を露出させる開口部を形成する第３の工程と、
前記絶縁膜上に前記開口部を介して、前記素子電極と一端を接続し、前記絶縁膜上に接続配線を引き回す第４の工程とを有し、
前記接続配線の他端と前記外部接続端子を前記半導体ウェハの全面にわたって、Ｘ方向、Ｙ方向でそれぞれ一定となる位置で接続することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜６のいずれか１項記載の半導体装置における素子電極または外部接続端子にプローブ針をあてて行う半導体装置の検査方法において、Ｘ方向、Ｙ方向でそれぞれ一定となるようにピッチを設定した前記プローブ針を用いて行うことを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ上に外部接続端子を形成したのちにチップ状に分割されてなる半導体装置、半導体装置の製造方法および半導体装置の検査方法に関するものである。
【背景技術】
【０００２】
近年、情報通信機器や事務用電子機器の小型化および高機能化が進むことに伴って、これらの電子機器に搭載される半導体集積回路装置等の半導体装置に対して、半導体装置の小型化と共に、入出力のための外部端子の数を増加することが要求されている。
【０００３】
このような要求を実現する技術として、半導体装置を半導体チップと同等の大きさに形成できるように外部接続端子を配置するＣＳＰ(Chip Scale Package)技術やＴＡＢテープと呼ばれる薄膜状の配線基板を用いるＴ−ＢＧＡ（Tape-Ball Grid Array）技術の開発が進んでいる。
【０００４】
以下に、従来技術の一例として、半導体チップの電極を外部と接続するための配線および外部接続端子を、半導体ウェハの状態で形成するウェハレベルＣＳＰ技術について、図面を参照しながら説明する。
【０００５】
図１４（ａ）および図１４（ｂ）は従来の半導体ウェハを示し、図１５および図１６は図１４に示す従来の半導体ウェハをチップ状に分割してなる半導体装置を示している。図１４（ａ）は半導体ウェハ全体の外部電極端子の配列を示した平面図であり、図１４（ｂ）は図１４（ａ）のＥ−Ｅ’線部で切り取られる部分の拡大平面図である。図１５は表面の部材を部分的に剥がした状態を示す斜視図であり、図１６は図１５におけるＦ−Ｆ’線部の断面図である。
【０００６】
図１５および図１６に示すように、半導体チップ１０１上には、半導体チップ１０１の電極である素子電極１０２と該素子電極１０２の上側を開口する保護膜（パッシベーション膜）１０３とが形成されている。保護膜１０３の上には、素子電極１０２の上側に開口部を有する第１の絶縁膜１０４を介して、一方の端部が素子電極１０２と接続され、他方の端部がランド１０７と接続された金属配線層１０６が形成されている。前記金属配線層１０６は、例えばスパッタ法によって形成されたＴｉ等のバリアメタルおよびＣｕ等の下部金属膜で構成される１０５ａ、およびその上方に電気めっき法によって形成されたＣｕなどの上部金属膜１０５ｂによって構成されている。また、金属配線層１０６の上を含む第１の絶縁膜１０４の上にはランド１０７の上に開口部を有する第２の絶縁膜１０８が形成されており、第２の絶縁膜１０８の開口部には、ランド１０７と接続される金属バンプ１０９が形成されている。
【０００７】
従来例の半導体装置では、半導体チップ１０１の素子電極１０２を金属配線層１０６およびランド１０７を介して金属バンプ１０９と接続することにより、金属バンプ１０９を外部接続端子として利用することができる。このため、金属バンプ１０９を半導体チップ１０１の主面上に配置することにより半導体チップ１０１と同等の大きさの半導体装置が実現されている。
【０００８】
また、図１４（ａ）および図１４（ｂ）に示すように、従来例の半導体装置を、チップ状に分割する前の半導体ウェハ１００の状態は、外部接続端子として金属バンプ１０９が半導体チップ１０１上の所定位置にピッチＰで配置されている。
【特許文献１】特開平５−２６７３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記半導体装置においては、外部接続端子の配列構造は、半導体チップ１０１のチップサイズや品種によってそのピッチＰおよび外部接続端子数は異なるため、外部接続端子のピッチＰが同一の場合でも、半導体ウェハの状態における外部接続端子の配列構造は、品種ごとに異なったものとなり、品種が変わる場合には外部接続端子形成用のマスク等の治工具類はそれぞれに対応したものを作製する必要があった。
【００１０】
また、半導体ウェハ上に外部接続端子を形成した後に、ウェハ状態で半導体チップの特性検査等の電気的検査を行う場合においても、品種が変わるたびに外部接続端子の配列に対応したプローブカードを作成する必要があった。
【００１１】
本発明は、前記問題点を解決するためになされたものであり、半導体ウェハ上に外部接続端子を形成したのちにチップ状に分割されてなる半導体装置の外部接続端子の配列構造に関するものであり、特に、チップサイズや品種によらず、治工具類や製造条件を共通化して製造コストの低減や製造リードタイムの短縮が可能な半導体ウェハの外部接続端子配列構造ならびに半導体ウェハとその製造方法および半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
前記目的を達成するため、請求項１に係る発明は、少なくとも１つの半導体素子が形成された半導体基板と、前記半導体基板上に形成され、かつ前記半導体素子と電気的に接続された素子電極とを備えた半導体チップが、半導体ウェハ上に複数形成された半導体装置において、前記素子電極間のピッチが、前記半導体ウェハの全面にわたって、Ｘ方向、Ｙ方向でそれぞれ一定となるように設定したことを特徴とする。
【００１３】
請求項２に係る発明は、少なくとも１つの半導体素子が形成された半導体基板と、前記半導体基板上に形成され、かつ前記半導体素子と電気的に接続された素子電極と、前記素子電極と電気的に接続された外部接続端子とを備えた半導体チップが半導体ウェハ上に複数形成された半導体装置において、前記外部接続端子間のピッチが、前記半導体ウェハの全面にわたって、Ｘ方向、Ｙ方向でそれぞれ一定となるように設定したことを特徴とする。
【００１４】
請求項１，２に係る発明のように構成することにより、チップサイズや品種によらず、外部接続端子配列構造はＸ方向のピッチおよびＹ方向のピッチによって定まり、治工具類の共通化が可能になるので、製造コストを下げることができる。また、治工具類の共通化により、製造条件についても共通化できるので、工程管理が容易になり、歩留まりの向上や製造リードタイムの短縮が可能となる。
【００１５】
請求項３に係る発明は、請求項２に係る発明において、前記外部接続端子が、金属バンプからなることを特徴とする。
【００１６】
また、請求項４に係る発明は、請求項２に係る発明において、前記外部接続端子が、前記素子電極の直上に形成されていることを特徴とする。
【００１７】
また、請求項５に係る発明は、請求項２に係る発明において、前記外部接続端子と前記素子電極の電気的接続が、前記素子電極に接続された接続配線を介して行われることを特徴とする。
【００１８】
請求項６に係る発明は、請求項１または２に係る発明において、半導体ウェハが半導体チップごとに分割されてなることを特徴とする。
【００１９】
このように構成することにより、前記半導体ウェハをさらにチップ状に分割することにより、前記外部接続端子配列構造を有するウェハレベルＣＳＰが製造できる。
【００２０】
請求項７に係る発明は、少なくとも１つの半導体素子が形成された半導体基板上に、半導体素子と電気的に接続された素子電極を形成する第１の工程と、前記素子電極を覆うように絶縁膜を形成する第２の工程と、前記絶縁膜上に前記素子電極の少なくとも一部を露出させる開口部を形成する第３の工程と、前記絶縁膜上に前記開口部を介して、前記素子電極と一端を接続し、前記絶縁膜上に前記開口部を介して、前記素子電極と一端を接続し、前記絶縁膜上に接続配線を引き回す第４の工程とを有し、前記接続配線の他端と前記外部接続端子を前記半導体ウェハの全面にわたって、Ｘ方向、Ｙ方向でそれぞれ一定となる位置で接続することを特徴とする。
【００２１】
このように構成することにより、本発明にかかる外部接続端子配列構造を有する半導体ウェハを製造する際に使用する、めっきレジスト形成用フォトマスクもしくは金属バンプ印刷用メタルマスクもしくはボール搭載用フラックス供給治具およびボール吸着治具等の各種の治具を、チップサイズや品種によらず共通化することが可能になるので、製造コストが低減でき、製造条件についても共通化が可能になるので、歩留まり向上や製造リードタイム短縮を図ることができる。
【００２２】
請求項８に係る発明は、請求項１〜６のいずれか１項に係る発明の半導体装置における素子電極または外部接続端子にプローブ針をあてて行う半導体装置の検査方法において、Ｘ方向、Ｙ方向でそれぞれ一定となるようにピッチを設定した前記プローブ針を用いて行うことを特徴とする。
【００２３】
このように構成することにより、プローブカードを用いて、チップサイズや品種によらず、電気特性検査を行うことが可能となる。すなわち、チップサイズが小さい場合には、引き出されたピンの組み合わせを変更するのみで複数の前記半導体チップの電気特性を同時に測定することが可能となり、製造コストの低減および製造リードタイムの短縮を図ることが可能になる。
【発明の効果】
【００２４】
本発明によれば、素子電極または外部接続端子間のピッチが、前記半導体ウェハの全面にわたって、Ｘ方向、Ｙ方向でそれぞれ一定となるような配列構造を有することにより、このような外部接続端子配列構造を有する半導体ウェハならびに前記半導体ウェハを分割してなる半導体装置の製造過程において、チップサイズや品種によらず、治工具類を共通化できるので、製造コストが低減できる。また、製造条件の共通化も可能となるので、歩留まり向上や製造リードタイム短縮を図ることができる。
【発明を実施するための最良の形態】
【００２５】
本発明の第１の実施形態について図面を参照しながら説明する。
【００２６】
図１は本発明の第１の実施形態における半導体装置を有する半導体ウェハを示し、図２および図３は図１に示す半導体ウェハをチップ状に分割してなる半導体装置を示すものである。図１（ａ）は半導体ウェハ全体の外部接続端子の配列構造を示した平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線部で切り取られる部分の拡大平面図である。図中１点鎖線は半導体チップ間の境界を示している。図２は表面の部材を部分的にはがした状態を示す斜視図であり、図３は図２におけるＢ−Ｂ’線部の断面図である。
【００２７】
図２および図３に示すように、半導体チップ１１上には、半導体チップ１１の電極である素子電極１２と該素子電極１２の上側を開口するチッ化シリコンからなる保護膜（パッシベーション膜）１３とが形成されている。保護膜１３の上には、素子電極１２の上側に開口部を有する感光性絶縁材料からなる第１の絶縁膜１４を介して、一方の端部が素子電極１２と接続され、他方の端部がＣｕからなるランド１７と接続された金属配線層１６が形成されている。前記金属配線層１６は、スパッタ法によって形成されたＴｉからなるバリアメタル、およびＣｕからなる下部金属膜１５ａ、およびその上方に電気めっき法によって形成されたＣｕからなる上部金属膜１５ｂによって構成されている。また、前記金属配線層１６の上を含む第１の絶縁膜１４の上にはランド１７の上に開口部を有する熱硬化性のエポキシ樹脂からなる第２の絶縁膜１８が形成されており、第２の絶縁膜１８の開口部には、ランド１７と接続される印刷法によるはんだ金属バンプ１９が形成されている。
【００２８】
図１に示す半導体ウェハ１０では、半導体チップ１１の素子電極１２を金属配線層１６およびランド１７を介して金属バンプ１９と接続することにより、金属バンプ１９を外部接続端子として利用することができる。このため、金属バンプ１９を半導体チップ１１の主面上に配置し、その後チップ状に分割することにより半導体チップ１１と同等の大きさの半導体装置が実現されている。
【００２９】
また、図１（ａ）および図１（ｂ）に示すように、チップ状に分割する前の半導体ウェハ１０の状態においては、外部接続端子として金属バンプ１９が半導体ウェハ１０の全面にわたって、Ｘ方向にはピッチＰｘ＝０．５ｍｍ、Ｙ方向にはピッチＰｙ＝０．５ｍｍで配置されている。
【００３０】
なお、第１の絶縁膜１４を構成する材料は感光性絶縁材料に限られず、絶縁性を有する材料であればよい。また、バリアメタルを構成する材料はＴｉに限られず、保護膜１３との強い密着性を有し、下部金属膜１５ａのエッチング液に対するバリア性を有する材料であれば良く、例えばＴｉＷやＣｒ等を用いても良い。また、下部金属膜１５ａおよび上部金属膜１５ｂおよびランド１７を構成する材料はＣｕに限られず、導電性を有する材料であれば良く、それぞれが異なる導電性材料により構成されていても良い。また、上部金属膜１５ｂおよびランド１７は、一工程で形成しても良いし、別々の工程で形成しても良い。また、第２の絶縁膜１８についても熱硬化性エポキシ樹脂に限られず、絶縁性を有する材料であれば良く、例えば第１の絶縁膜１４と同一の感光性絶縁材料でも良い。また、外部接続端子は印刷法によるはんだ金属バンプに限られず、電気めっき法によるはんだ金属バンプでもよいし、ボール搭載法によってはんだ金属バンプを形成してもよい。
【００３１】
次に、第１の実施形態の外部接続端子配列構造の特徴について図面を参照しながら説明する。
【００３２】
図４（ａ）および図４（ｂ）は、図１（ａ）および図１（ｂ）に示した、本実施形態における半導体ウェハの外部接続端子配列構造を、別のチップサイズの半導体チップが複数個形成された半導体ウェハの、図１（ａ）におけるＡ−Ａ’線部で切り取られる部分に対応する部分を拡大した平面図である。図中１点鎖線は隣り合う半導体チップ間の境界を示している。図１（ａ）では、７×７の外部接続端子を持つ半導体チップが、図４（ａ）では３×４の外部接続端子を持つ半導体チップが、さらに図４（ｂ）では５×５の外部接続端子を持つ半導体チップが、それぞれ複数個形成されている。このため、ウェハの周辺部分では、チップサイズによって無効となる領域に違いが生じるが、外部接続端子の配列はいずれも同一であるので、半導体ウェハ１０上での外部接続端子配列構造は同一となる。したがって、本実施形態によれば、外部接続端子形成の際に用いる治工具類はチップサイズや品種によらず、同一のものを使用できる。
【００３３】
具体的には、前記外部接続端子として金属バンプ１９を形成する方法が、電解めっき法の場合にはめっきレジスト形成用フォトマスクが、印刷法の場合には印刷用メタルマスクが、ボール搭載法の場合にはフラックス供給治具およびボール吸着治具が、それぞれ共通化することが可能になる。
【００３４】
次に、本発明の第２の実施形態について、図面を参照しながら説明する。
【００３５】
図５（ａ）および図５（ｂ）は本発明の第２の実施形態における半導体装置を有する半導体ウェハを示し、図６および図７は本発明にかかる前記半導体ウェハをチップ状に分割してなる半導体装置を示すものである。図５（ａ）は半導体ウェハ全体の外部接続端子の配列構造を示した平面図であり、図５（ｂ）は図５（ａ）のＣ−Ｃ’線部で切り取られる部分の拡大平面図である。図中１点鎖線は隣り合う半導体チップ間の境界を示している。図６は表面の部材を部分的に剥がした状態を示す斜視図であり、図７は図６におけるＤ−Ｄ’線部の断面構成を示している。
【００３６】
図６および図７に示すように、半導体チップ１１上には、半導体チップ１１の電極である素子電極１２と該素子電極１２の上側を開口するチッ化シリコンからなる保護膜（パッシベーション膜）１３とが形成されている。保護膜１３の上には、素子電極１２の上側に開口部を有する感光性絶縁材料からなる絶縁膜１４’を介して、前記素子電極１２の直上に形成された金属層１６’が形成されている。前記金属層１６’は、スパッタ法によって形成されたＴｉからなるバリアメタル、Ｃｕからなる下部金属膜１５ａ、およびその上方に電気めっき法によって形成されたＣｕからなる上部金属膜１５ｂによって構成されている。また、前記金属層１６’の直上には電気めっき法によるはんだ金属バンプ１９が形成されている。
【００３７】
前記第２の実施形態の半導体ウェハ１０では、半導体チップ１１の素子電極１２を金属層１６’を介してはんだ金属バンプ１９と接続することにより、金属バンプ１９を外部接続端子として利用することができる。このため、金属バンプ１９を半導体チップ１１の主面上に配置し、その後チップ状に分割することにより半導体チップ１１と同等の大きさの半導体装置が実現されている。
【００３８】
また、図６に示すように、素子電極１４’は半導体ウェハ１０の全面にわたって、Ｘ方向およびＹ方向に等ピッチで配置されている。そのため、図５（ａ）および図５（ｂ）に示すように、前記第２の実施形態の半導体ウェハを、チップ状に分割する前の半導体ウェハ１０の状態は、外部接続端子として金属バンプ１９が半導体ウェハ１０の全面にわたって等ピッチで配置されている。例えば、Ｘ方向にはピッチＰｘ＝０．４０ｍｍ、Ｙ方向にはピッチＰｙ=０．４５ｍｍで配置されている。
【００３９】
なお、第１の絶縁膜１４’を構成する材料は感光性絶縁材料に限られず、絶縁性を有する材料であればよい。また、バリアメタルを構成する材料はＴｉに限られず、保護膜１３との強い密着性を有し、下部金属膜１５ａのエッチング液に対するバリア性を有する材料であれば良く、例えばＴｉＷやＣｒ等を用いても良い。また、下部金属膜１５ａおよび上部金属膜１５ｂを構成する材料はＣｕに限られず、導電性を有する材料であれば良く、それぞれが異なる導電性材料により構成されていても良い。また、上部金属膜１５ｂは、一工程で形成しても良いし、別々の工程で形成しても良い。また、外部接続端子はめっき法による半田金属バンプに限られず、印刷法やボール搭載法によるはんだ金属バンプでもよいし、電気めっき法による金バンプでもよい。
【００４０】
前記第２の実施形態における半導体ウェハの外部接続端子配列構造の特徴については、前記第１の実施形態における半導体ウェハの外部接続端子配列構造の特徴と同様であり、半導体ウェハ１０上での外部接続端子配列構造はチップサイズや品種によらず同一となることから、外部接続端子形成の際に用いる治工具類は同一のものを使用できる。
【００４１】
具体的には、前記外部接続端子として金属バンプを形成する方法が、電解めっき法の場合にはめっきレジスト形成用フォトマスクが、印刷法の場合には印刷用メタルマスクが、ボール搭載法の場合にはフラックス供給治具およびボール吸着治具が、それぞれ共通化することが可能になる。また、前記外部接続端子配列構造を有する半導体ウェハを、前記外部接続端子配列構造を有するプローブカードを使用して電気特性検査を行う場合、測定プログラムの変更のみで種々のチップサイズや品種に対して同一のプローブガードを共通化することが可能になる。
【００４２】
次に、本発明にかかる外部接続端子配列構造を有する前記第１の実施形態にかかる半導体ウェハならびに半導体装置の製造方法について図面を参照しながら説明する。
【００４３】
図８（ａ）〜図８（ｅ）、図９（ａ）〜図９（ｅ）および図１０（ａ）〜図１０（ｄ）は、本発明の第１の実施形態における半導体装置の製造方法を示しており、図２のＡ−Ａ’線における工程順の断面構成を示している。
【００４４】
まず、図８（ａ）に示すように、複数の半導体チップ１１が形成された半導体ウェハ１０の主面上に、素子電極１２を形成する。
【００４５】
次に、図８（ｂ）に示すように、半導体ウェハ１０の主面上に、素子電極１２上に開口部を有するように保護膜（パッシベーション膜）１３を形成する。
【００４６】
次に、図８（ｃ）に示すように、半導体ウェハ１０の主面上に、素子電極１２上に開口部を有するように、第１の絶縁膜１４を形成する。
【００４７】
次に、図８（ｄ）に示すように、前記開口部の内部を含む、第１の絶縁膜１４上に、スパッタリング法によりチタンからなるバリアメタル、およびＣｕからな下部金属膜１５ａを形成する。なお、下部金属膜１５ａの形成は、スパッタリング法に限らず、真空蒸着法、ＣＶＤ法または無電解めっき法等を用いても良い。また、バリアメタルに用いる材料はチタンに限られず、ＴｉＷまたはＣｒを用いても良い。
【００４８】
次に、図８（ｅ）に示すように、下部金属膜１５ａ上の全面にポジ型またはネガ型の感光性レジスト材料を塗布し、所定の形状を有するマスクを用いて露光、現像することにより配線の形状を開口するめっきレジスト膜２０を形成する。
【００４９】
次に、図９（ａ）に示すように、めっきレジスト膜２０をマスクとして用いた電解めっき法により、下部金属膜１５ａをシードとしてＣｕからなる上部金属膜１５ｂを形成する。
【００５０】
次に、図９（ｂ）に示すように、めっきレジスト膜２０を分解して除去する。
【００５１】
次に、図９（ｃ）に示すように、下部金属膜１５ａおよび上部金属膜１５ｂ上にドライフィルムレジスト２１を形成し、ランド１７に対応する部分に開口部を設ける。
【００５２】
次に、図９（ｄ）に示すように、ドライフィルムレジスト膜２１をマスクとして用いた電気めっき法により、下部金属膜１５ａおよび上部金属膜１５ｂをシードとしてＣｕからなるランド１７を形成する。
【００５３】
次に、図９（ｅ）に示すように、ドライフィルムレジスト膜２１を分解して除去する。
【００５４】
次に、図１０（ａ）に示すように、まず、塩化第二鉄溶液を用いてウエットエッチングを行う。これにより、上部金属膜１５ｂおよび該上部金属層１５ｂの間に露出する下部金属膜１５ａが溶解されるが、下部金属膜１５ａと比べて上部金属膜１５ｂは十分な厚さを有しており、下部金属膜１５ａが上部金属膜１５ｂよりも先に除去される。なお、ウエットエッチングに用いるエッチング液は塩化第二鉄溶液に限られず、硫酸と過酸化水素との混合液等からなり銅を溶解できるエッチング液であればよい。
【００５５】
その後、チタンを溶解するエッチング液としてＥＤＴＡ（エチレンジアミン四酢酸塩）溶液を用いてバリアメタルを除去して第１の絶縁膜１４を露出させる。これにより、バリアメタル、下部金属膜１５ａおよび上部金属膜１５ｂが積層された金属配線層１６ならびにランド１７が形成される。
【００５６】
次に、図１０（ｂ）に示すように、半導体ウェハ１０の主面上に、ランド１７の上部に金属面が露出するように、熱硬化性のエポキシ樹脂を用いて第２の絶縁膜１８を形成する。
【００５７】
次に、図１０（ｃ）に示すように、ランド１７の上部に前記外部接続端子配列構造に対応してパターニングされた印刷用メタルマスクを用いて、印刷リフロー法によって外部接続端子であるはんだ金属バンプ１９を形成する。なお、外部接続端子である金属バンプ１９を形成する方法は、前記外部接続端子配列構造に対応してパターニングされためっきレジスト形成用フォトマスクを用いた電気めっき法でもよいし、前記外部接続端子配列構造に対応して作製したフラックス転写治具およびボール搭載治具を使用したボール搭載リフロー法でもよい。
【００５８】
その後、図１０（ｄ）に示すように前記外部接続端子配列構造を有する半導体ウェハ１０をチップ状態にダイシングすることにより前記第１の実施形態における半導体ウェハならびに半導体装置を得ることができる。
【００５９】
次に、本発明にかかる外部接続端子配列構造を有する前記第２の実施形態にかかる半導体装置の製造方法について図面を参照しながら説明する。
【００６０】
図１１（ａ）〜図１１（ｄ）、図１２（ａ）〜図１２（ｄ）および図１３（ａ）〜図１３（ｄ）は、第２の実施形態における半導体装置の製造方法を示しており、図６のＤ−Ｄ’線における工程順の断面構成を示している。
【００６１】
まず、図１１（ａ）に示すように、複数の半導体チップ１１が形成された半導体ウェハ１０の主面上に、素子電極１２を形成する。
【００６２】
次に、図１１（ｂ）に示すように、半導体ウェハ１０の主面上に、素子電極１２上に開口部を有するように保護膜（パッシベーション膜）１３を形成する。
【００６３】
次に、図１１（ｃ）に示すように、半導体ウェハ１０の主面上に、素子電極１２上に開口部を有するように、絶縁膜１４’を形成する。
【００６４】
次に、図１１（ｄ）に示すように、前記開口部の内部を含む、絶縁膜上に、スパッタリング法によりチタンからなるバリアメタル、Ｃｕからなる下部金属膜１５ａを形成する。なお、バリアメタルおよび下部金属膜１５ａの形成は、スパッタリング法に限らず、真空蒸着法、ＣＶＤ法または無電解めっき法等を用いても良い。また、バリアメタルに用いる材料はチタンに限られず、ＴｉＷまたはＣｒを用いても良い。
【００６５】
次に、図１２（ａ）に示すように、バリアメタルと下部金属膜１５ａによって構成される膜上の全面にポジ型またはネガ型の感光性レジスト材料を塗布し、本発明にかかる外部接続端子配列構造を有するフォトマスクを用いて露光、現像することにより前記外部接続端子配列の形状を開口するめっきレジスト膜２０を形成する。
【００６６】
次に、図１２（ｂ）に示すように、めっきレジスト膜２０をマスクとして用いた電解めっき法により、下部金属膜１５ａをシードとしてＣｕからなる上部金属膜１５ｂを形成する。
【００６７】
次に、図１２（ｃ）に示すように、めっきレジスト膜２０をマスクとして用いた電解めっき法によりはんだ金属バンプ１９を形成する。
次に、図１２（ｄ）に示すように、めっきレジスト膜２０を分解して除去する。
【００６８】
次に、図１３（ａ）に示すように、まず、塩化第二鉄溶液を用いてウエットエッチングを行う。これにより、上部金属膜１５ｂおよび該上部金属層１５ｂの間に露出する下部金属膜１５ａが溶解されるが、下部金属膜１５ａと比べて上部金属膜１５ｂは十分な厚さを有しており、下部金属膜１５ａが上部金属膜１５ｂよりも先に除去される。なお、ウエットエッチングに用いるエッチング液は塩化第二鉄溶液に限られず、硫酸と過酸化水素との混合液等からなり銅を溶解できるエッチング液であればよい。
【００６９】
その後、チタンを溶解するエッチング液としてＥＤＴＡ（エチレンジアミン四酢酸塩）溶液を用いてバリアメタルを除去して第１の絶縁膜１４を露出する。これにより、バリアメタルおよび下部金属膜１５ａからなる膜、上部金属膜１５ｂおよびはんだ金属バンプ１９が積層された、金属バンプ構造が形成される。
【００７０】
次に、図１３（ｂ）に示すように、リフローを行い、はんだを再溶融させ、外部接続端子として機能する金属バンプ１９を形成することにより、第２の実施形態にかかる半導体ウェハを得ることができる。
【００７１】
なお、外部接続端子である金属バンプ１９を形成する方法は、前記外部接続端子配列構造に対応してパターニングされた印刷用メタルマスクを用いた印刷リフロー法でもよいし、前記外部接続端子配列構造に対応して作製したフラックス転写治具およびボール搭載治具を使用したボール搭載リフロー法でもよい。
【００７２】
次に、図１３（ｃ）に示すように、前記外部接続端子配列に対応したクラウン型プローブピンが形成されたプローブカード２２を使用して、半導体ウェハ１０に形成された半導体チップ１１の電気特性検査を行う。プローブカード２２には引き出すことが可能な最大のピン数が配置されており、チップサイズが小さい場合には、引き出されたピンの組み合わせを変更することが可能である。
【００７３】
次に、図１３（ｄ）に示すように、前記外部接続端子配列構造を有する半導体ウェハ１０をチップ状態にダイシングすることにより前記第２の実施形態にかかる半導体装置を得ることができる。
【００７４】
このように金属バンプが１９がＸ方向およびＹ方向に等ピッチで配置されているため、Ｘ方向またはＹ方向のピッチに対応して直線状に、あるいはマトリクス状にプローブピンを配置してなるプローブカードを用いて、チップサイズや品種によらず、電気特性検査を行うことが可能となる。すなわち、チップサイズが小さい場合には、引き出されたピンの組み合わせを変更するのみで複数の前記半導体チップの電気特性を同時に測定することが可能となり、製造コストの低減および製造リードタイムの短縮を図ることが可能になる。
【産業上の利用可能性】
【００７５】
本発明によれば、半導体ウェハならびに半導体装置の製造過程において、外部接続端子形成や電気特性検査の際に使用する治工具類を共通化することができ、製造コストの低減や歩留まり向上、製造リードタイムの短縮を図るための手段として有用である。
【図面の簡単な説明】
【００７６】
【図１】（ａ）は本発明の第１の実施形態における半導体装置を有する半導体ウェハ全体の外部接続端子の配列構造を示す平面図、（ｂ）は（ａ）におけるＡ−Ａ’線部で切り取られる部分の拡大平面図
【図２】本発明の第１の実施形態における半導体装置の表面の部材を部分的に剥がした状態を示す斜視図
【図３】図２におけるＢ−Ｂ’線部の断面図
【図４】本発明の第１の実施形態にかかる半導体ウェハの外部接続端子の配列構造のうち（ａ）は図１（ｂ）に示す半導体チップと異なるチップサイズの半導体チップが形成されている状態を示す平面図、（ｂ）は図１（ｂ）および図４（ａ）に示す半導体チップと異なるチップサイズの半導体チップが形成されている状態を示す平面図
【図５】（ａ）は本発明の第２の実施形態における半導体装置を有する半導体ウェハ全体の外部接続端子の配列構造を示す平面図、（ｂ）は（ａ）におけるＣ−Ｃ’線部で切り取られる部分の拡大平面図
【図６】本発明の第２の実施形態における半導体装置の表面部材を部分的に剥がした状態を示す斜視図
【図７】図６におけるＤ−Ｄ’線部の断面図
【図８】本発明の第１の実施形態における半導体装置の製造方法を示す、図１におけるＡ−Ａ’線部における工程順の構成断面図
【図９】図８に示す工程の次工程を示す、図１におけるＡ−Ａ’線部における工程順の構成断面図
【図１０】図９に示す工程の次工程を示す、図１におけるＡ−Ａ’線部における工程順の構成断面図
【図１１】本発明の第２の実施形態における半導体装置の製造方法を示す、図６におけるＤ−Ｄ’線部における工程順の構成断面図
【図１２】図１１に示す工程の次工程を示す、図６におけるＤ−Ｄ’線部における工程順の構成断面図
【図１３】図１２に示す工程の次工程を示す、図６におけるＤ−Ｄ’線部における工程順の構成断面図
【図１４】（ａ）は従来例にかかる半導体ウェハにおけるウェハ全体の外部接続端子の配列構造を示す平面図、（ｂ）は（ａ）におけるＥ−Ｅ’線部で切り取られる部分の拡大平面図
【図１５】従来例にかかる半導体装置の表面部材を部分的にはがした状態を示す斜視図
【図１６】図１５におけるＦ−Ｆ’線部の断面図
【符号の説明】
【００７７】
１０  半導体ウェハ
１１  半導体チップ
１２  素子電極
１３  保護膜（パッシベーション膜）
１４  第１の絶縁膜
１４’  絶縁膜
１５ａ  下部金属膜
１５ｂ  上部金属膜
１６  金属配線層
１６’  金属層
１７  ランド
１８  第２の絶縁膜
１９  金属バンプ
２０  めっきレジスト膜
２１  ドライフィルムレジスト膜
２２  プローブカード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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