(57)【要約】【課題】  昇圧能力に係るＭＯＳトランジスタのレイアウト面積を小さくできる上に、起動時に確実に昇圧動作が行える昇圧回路の提供。【解決手段】  ＭＯＳトランジスタＭ１〜Ｍ４は、出力電圧ライン１３と共通接続ライン１４との間に直列に接続され、入力電圧ＶＤＤの正の昇圧動作を行う。ＭＯＳトランジスタＭ１〜Ｍ３は通常のＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＭ４は通常のＮ型ＭＯＳトランジスタからなる。ＭＯＳトランジスタＭ２１〜Ｍ２４は、出力電圧ライン１３と共通接続ライン１４との間に直列に接続され、入力電圧ＶＤＤの正の昇圧動作を、ＭＯＳトランジスタＭ１〜Ｍ４と並行して行う。ＭＯＳトランジスタＭ２１は通常のＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＭ２４は通常のＮ型ＭＯＳトランジスタからなる。一方、ＭＯＳトランジスタＭ２２，Ｍ２３は、トリプルウェル構造のＮ型ＭＯＳトランジスタからなる。【選択図】  図１
2005057860.tif 000002
【特許請求の範囲】
【請求項１】
チャージポンプ方式の昇圧回路であって、
出力電圧ラインと共通接続ラインとの間に直列に接続され、入力電圧の正の昇圧を行う少なくとも４つからなる第１ＭＯＳトランジスタ群と、
前記出力電圧ラインと前記共通接続ラインとの間に直列に接続され、前記入力電圧の正の昇圧を前記第１ＭＯＳトランジスタと連繋して行う少なくとも４つからなる第２ＭＯＳトランジスタ群とを含み、
前記第１ＭＯＳトランジスタ群は、前記共通接続ライン側を通常のＮ型ＭＯＳトランジスタで構成するとともに、その残りの部分を通常のＰ型ＭＯＳトランジスタで構成するようにし、
前記第２ＭＯＳトランジスタ群は、前記共通接続ライン側を通常のＮ型ＭＯＳトランジスタで構成するとともに前記出力電圧ライン側を通常のＰ型ＭＯＳトランジスタで構成し、かつ、その両ＭＯＳトランジスタを除く部分は、トリプルウェル構造からなるＮ型ＭＯＳトランジスタを少なくとも１つ含むようにしたことを特徴とする昇圧回路。
【請求項２】
前記第１ＭＯＳトランジスタ群は４つからなり、前記共通接続ライン側を１つの通常のＮ型ＭＯＳトランジスタで構成するとともに、その残りの３つを通常のＰ型ＭＯＳトランジスタで構成するようにし、
前記第２ＭＯＳトランジスタ群は４つからなり、前記共通接続ライン側を１つの通常のＮ型ＭＯＳトランジスタで構成するとともに、前記出力電圧ライン側を１つの通常のＰ型ＭＯＳトランジスタで構成し、かつ、その両ＭＯＳトランジスタを除く２つは、トリプルウェル構造からなるＮ型ＭＯＳトランジスタで構成するようにしたことを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記第１ＭＯＳトランジスタ群は、前記入力電圧の昇圧開始時に昇圧動作を徐々に行うようにオンオフ制御され、
その昇圧開始から所定の時間経過後に、前記第２ＭＯＳトランジスタ群は、前記第１ＭＯＳトランジスタ群に並行して一気に昇圧動作を行うようにオンオフ制御されるようになっていることを特徴とする請求項１または請求項２に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ方式により所望の電圧を得ることができる昇圧回路に関し、液晶表示器などの各種の電源装置に使用される昇圧回路に関するものである。
【背景技術】
【０００２】
従来、液晶表示器に使用される電源装置の一例としては、図５に示すものが知られている。
この電源装置は、図５に示すように、チャージポンプ方式の正の昇圧回路１、２と、チャージポンプ方式の負の昇圧回路３と、昇圧回路１〜３の各出力電圧の安定化を図る電圧安定化回路４〜６と、昇圧回路１〜３の各昇圧動作を制御するタイミングジェネレータ７とを備え、電圧安定化回路４〜６から所望の正の電圧と負の電圧とを取り出すようになっている。
【０００３】
正の昇圧回路１は、入力電圧ＶＤＤを２倍の正の電圧に昇圧するようになっている。正の昇圧回路２は、正の昇圧回路１の出力電圧をさらに所定倍（例えば２倍）の正の電圧に昇圧するようになっている。負の昇圧回路３は、昇圧回路１の出力電圧を所定倍（例えば２倍）の負の電圧に昇圧するようになっている。
次に、正の昇圧回路１の具体的な構成について、図６を参照して説明する。
【０００４】
この昇圧回路１は、図６に示すように、昇圧の開始時の初期に出力電圧を徐々に上昇させるＭＯＳトランジスタＭ１〜Ｍ４と、ある程度の昇圧電圧が得られた時点で出力電圧を急激に上昇させるＭＯＳトランジスタＭ１１〜Ｍ１４と、昇圧用のコンデンサＣ１と、出力用のコンデンサＣ２とを備えている。
ＭＯＳトランジスタＭ１〜Ｍ４およびＭＯＳトランジスタＭ１１〜１４の各ゲートには、図５に示すタイミングジェネレータ７からの制御信号が印加され、これによりその各ＭＯＳトランジスタのオンオフ制御が行われるようになっている。
【０００５】
ＭＯＳトランジスタＭ１〜Ｍ４はトランジスタサイズが小さなものが使用され、かつ、ＭＯＳトランジスタＭ１〜Ｍ３はＰ型（Ｐチャネル）からなり、ＭＯＳトランジスタＭ４はＮ型（Ｎチャネル）からなる。また、ＭＯＳトランジスタＭ１１〜Ｍ１４はトランジスタサイズが大きなものが使用され、かつ、ＭＯＳトランジスタＭ１１〜Ｍ１３はＰ型からなり、ＭＯＳトランジスタＭ１４はＮ型からなる。
【０００６】
次に、このような構成からなる昇圧回路１の昇圧動作について説明する。
この昇圧回路１では、昇圧動作が開始されると、その初期にＭＯＳトランジスタＭ１〜Ｍ４のみが動作する。すなわち、まずＭＯＳトランジスタＭ２，Ｍ４がオンになり、入力電圧ＶＤＤ（例えば３Ｖ）によりコンデンサＣ１が充電される。次に、ＭＯＳトランジスタＭ１，Ｍ３がオンになり、コンデンサＣ１の充電電圧に入力電圧ＶＤＤが印加され、その印加電圧が出力電圧ＶＯＵＴになる。このような動作を繰り返すことにより、出力電圧ＶＯＵＴが徐々に上昇していく。
【０００７】
そして、昇圧動作の開始から所定時間を経過後に（または出力電圧ＶＯＵＴが所定電圧になった時点）、ＭＯＳトランジスタＭ１〜Ｍ４の動作に並行してＭＯＳトランジスタＭ１１〜Ｍ１４が動作を開始する。
すなわち、ＭＯＳトランジスタＭ２，Ｍ４のオンと同時にＭＯＳトランジスタＭ１２，１４がオンになり、入力電圧ＶＤＤによりコンデンサＣ１が充電される。次に、ＭＯＳトランジスタＭ１，Ｍ３のオンと同時にＭＯＳトランジスタＭ１１，Ｍ１３がオンになり、コンデンサＣ１の充電電圧に入力電圧ＶＤＤが印加され、その印加電圧が出力電圧ＶＯＵＴになる。このような動作を繰り返し、出力電圧ＶＯＵＴが所望の値（例えば６Ｖ）となる。
【０００８】
このような一連の動作により、昇圧回路の供給電源の電圧変動を抑制できる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、この従来の昇圧回路において、コンデンサへの充電時などにおける電流能力を上げて昇圧能力を上げるためには、例えばＭＯＳトランジスタＭ１１〜１４のトラジスタサイズを大きくする必要がある。このため、従来の昇圧回路では、その昇圧能力を上げるために、ＭＯＳトランジスタＭ１１〜１４のトランジスタサイズを大きくするようにしていた。
【００１０】
しかし、ＭＯＳトランジスタ１１〜Ｍ１４は、ＭＯＳトランジスタＭ１１〜Ｍ１３がＰ型からなり、ＭＯＳトランジスタＭ１４がＮ型からなる。すなわち、昇圧能力を左右する４つのＭＯＳトランジスタ１１〜Ｍ１４のうち、３つのＭＯＳトランジスタＭ１１〜Ｍ１３がＰ型からなり、Ｐ型ＭＯＳトランジスタが多用されていた。
Ｐ型のＭＯＳトランジスタはレイアウト面積が大きいので、昇圧能力を大きくする場合には、３つのＭＯＳトランジスタについてレイアウト面積を大きくする必要があり、全体としてレイアウト面積が大型化するという不具合がある。
【００１１】
このように、従来の昇圧回路では、昇圧能力を左右するＭＯＳトランジスタとしてＰ型ＭＯＳトランジスタが多用されていたので、昇圧能力を大きくする場合には、昇圧能力に係るＭＯＳトランジスタのレイアウト面積が全体として大きくなってしまうという不具合がある。
このような不具合を解消することが望まれるが、この解消に際して起動時に確実に昇圧動作が行えることが望まれる。
【００１２】
そこで、本発明の目的は、上記の点に鑑み、昇圧能力に係るＭＯＳトランジスタのレイアウト面積を小さくできる上に、起動時に確実に昇圧動作が行える昇圧回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記の課題を解決して本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、チャージポンプ方式の昇圧回路であって、出力電圧ラインと共通接続ラインとの間に直列に接続され、入力電圧の正の昇圧を行う少なくとも４つからなる第１ＭＯＳトランジスタ群と、前記出力電圧ラインと前記共通接続ラインとの間に直列に接続され、前記入力電圧の正の昇圧を前記第１ＭＯＳトランジスタと連繋して行う少なくとも４つからなる第２ＭＯＳトランジスタ群とを含み、前記第１ＭＯＳトランジスタ群は、前記共通接続ライン側を通常のＮ型ＭＯＳトランジスタで構成するとともに、その残りの部分を通常のＰ型ＭＯＳトランジスタで構成するようにし、前記第２ＭＯＳトランジスタ群は、前記共通接続ライン側を通常のＮ型ＭＯＳトランジスタで構成するとともに前記出力電圧ライン側を通常のＰ型ＭＯＳトランジスタで構成し、かつ、その両ＭＯＳトランジスタを除く部分は、トリプルウェル構造からなるＮ型ＭＯＳトランジスタを少なくとも１つ含むようにした。
【００１４】
第２の発明は、第１の発明において、前記第１ＭＯＳトランジスタ群は４つからなり、前記共通接続ライン側を１つの通常のＮ型ＭＯＳトランジスタで構成するとともに、その残りの３つを通常のＰ型ＭＯＳトランジスタで構成するようにし、前記第２ＭＯＳトランジスタ群は４つからなり、前記共通接続ライン側を１つの通常のＮ型ＭＯＳトランジスタで構成するとともに、前記出力電圧ライン側を１つの通常のＰ型ＭＯＳトランジスタで構成し、かつ、その両ＭＯＳトランジスタを除く２つは、トリプルウェル構造からなるＮ型ＭＯＳトランジスタで構成するようにした。
【００１５】
第３の発明は、第１または第２の発明において、前記第１ＭＯＳトランジスタ群は、前記入力電圧の昇圧開始時に昇圧動作を徐々に行うようにオンオフ制御され、その昇圧開始から所定の時間経過後に、前記第２ＭＯＳトランジスタ群は、前記第１ＭＯＳトランジスタ群に並行して一気に昇圧動作を行うようにオンオフ制御されるようになっている。
このような構成からなる本発明によれば、昇圧能力に係るＭＯＳトランジスタのレイアウト面積を小さくできる上に、起動時に確実に昇圧動作が行える。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の昇圧回路の実施形態の構成について、図１を参照して説明する。
この実施形態に係る昇圧回路はチャージポンプ方式の昇圧回路であり、図１に示すように、昇圧の開始時（起動開始時）に出力電圧ＶＯＵＴを徐々に上昇させるためのＭＯＳトランジスタＭ１〜Ｍ４（第１ＭＯＳトランジスタ群）と、昇圧の開始後に出力電圧ＶＯＵＴを一気に上昇させるＭＯＳトランジスタＭ２１〜Ｍ２４（第２ＭＯＳトランジスタ群）と、昇圧用のコンデンサＣ１と、出力用のコンデンサＣ２と、入力端子１１と、出力端子１２と、を備えている。
【００１７】
ＭＯＳトランジスタＭ１〜Ｍ４は、高い電位の出力電圧ライン１３と低い電位の共通接続ライン１４との間に直列に接続され、入力電圧ＶＤＤの正の昇圧動作を行うためのものである。出力電圧ライン１３は出力端子１２に接続され、共通接続ライン１４はグランドに接続されている。
ＭＯＳトランジスタＭ１〜Ｍ４は、トランジスタサイズが小さなものが使用される。また、ＭＯＳトランジスタＭ１〜Ｍ３は通常のＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＭ４は通常のＮ型ＭＯＳトランジスタからなる。
【００１８】
ＭＯＳトランジスタＭ１〜Ｍ４の各ゲートには、制御回路（図示せず）で生成される図３に示すような各制御信号Ｓ１〜Ｓ４が印加され、ＭＯＳトランジスタＭ１〜Ｍ４のオンオフ制御が行われるようになっている。
ＭＯＳトランジスタＭ２１〜Ｍ２４は、出力電圧ライン１３と共通接続ライン１４との間に直列に接続され、入力電圧ＶＤＤの正の昇圧動作を、ＭＯＳトランジスタＭ１〜Ｍ４と並行（連繋）して行うためのものである。
【００１９】
ＭＯＳトランジスタＭ２１〜Ｍ２４は、トランジスタサイズが大きなものが使用される従って、ＭＯＳトランジスタＭ１〜Ｍ４とＭＯＳトランジスタＭ２１〜Ｍ２４のトランジスタサイズは、ＭＯＳトランジスタＭ２１〜Ｍ２４の方が大きくなる。
また、ＭＯＳトランジスタＭ２１は通常のＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＭ４は通常のＮ型ＭＯＳトランジスタからなる。一方、ＭＯＳトランジスタＭ２２，Ｍ２３は、トリプルウェル構造のＮ型ＭＯＳトランジスタからなり、この点にこの実施形態の特徴がある。
【００２０】
ＭＯＳトランジスタＭ２１〜Ｍ２４の各ゲートには、制御回路（図示せず）で生成される図３に示すような各制御信号Ｓ５〜Ｓ８が印加され、ＭＯＳトランジスタＭ２１〜Ｍ２４のオンオフ制御が行われるようになっている。
ここで、ＭＯＳトランジスタＭ１〜Ｍ４は、図６に示すＭＯＳトランジスタＭ１〜Ｍ４に相当する。また、ＭＯＳトランジスタＭ２１〜Ｍ２４は、図６に示すＭＯＳトランジスタＭ１１〜Ｍ１４に相当する。
【００２１】
入力端子１１は、入力電圧ＶＤＤが供給されるようになっている。また、入力端子１１は、ＭＯＳトランジスタＭ２とＭＯＳトランジスタＭ３の共通接続部、およびＭＯＳトランジスタＭ２２とＭＯＳトランジスタＭ２３の共通接続部にそれぞれ接続されている。
昇圧用のコンデンサＣ１の一端側は、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２の共通接続部、およびＭＯＳトランジスタＭ２１とＭＯＳトランジスタＭ２２の共通接続部にそれぞれ接続されている。また、そのコンデンサＣ１の他端側は、ＭＯＳトランジスタＭ３とＭＯＳトランジスタＭ４の共通接続部、およびＭＯＳトランジスタＭ２３とＭＯＳトランジスタＭ２４の共通接続部にそれぞれ接続されている。
【００２２】
出力用のコンデンサＣ２は、その一端側が出力電圧ライン１３に接続され、その他端側が共通接続ライン１４に接続されている。出力端子１２からは出力電圧ＶＯＵＴを取り出すようになっている。
次に、ＭＯＳトランジスタＭ２２，Ｍ２３は、トリプルウェル構造のＮ型ＭＯＳトランジスタからなるので、その構造について図２を参照して説明する。
【００２３】
このトリプルウェル構造のＮ型ＭＯＳトランジスタは、図２に示すように、例えばＰ型の半導体基板２１を用いて構成される。すなわち、Ｐ型の半導体基板２１内にＮ型のウェル２２を形成し、このＮ型のウェル２２内にＰ型のウェル２３を形成する。そして、Ｐ型のウェル２３内に、Ｎ型領域２４を形成してこれをドレイン電極と接続している。また、そのウェル２３内に、Ｎ型領域２５とＰ型領域２６とを形成し、これらを共通接続してその共通接続部をソース電極に接続している。さらに、ウェル２３の上部に絶縁物を挟んで金属膜２７を形成し、これをゲート電極と接続している。
【００２４】
次に、このような構成からなる実施形態の昇圧動作について説明する。
この実施形態では、図３および図４に示すように、時刻ｔ１で昇圧動作が開始されると、その初期にはＭＯＳトランジスタＭ１〜Ｍ４のみが動作する。
すなわち、図３に示す期間Ｔ１では、制御信号Ｓ２がＬレベルで制御信号Ｓ４がＨレベルになるので、ＭＯＳトランジスタＭ２，Ｍ４がオンになり、入力電圧ＶＤＤ（例えば３Ｖ）によりコンデンサＣ１が充電される。
【００２５】
図３に示す期間Ｔ２では、制御信号Ｓ１がＬレベルで制御信号Ｓ３がＬレベルになるので、ＭＯＳトランジスタＭ１，Ｍ３がオンになり、コンデンサＣ１の充電電圧に入力電圧ＶＤＤが印加され、その印加電圧が出力電圧ＶＯＵＴになる。このような動作を繰り返すことにより、図４に示すように出力電圧ＶＯＵＴが徐々に上昇していく。
そして、昇圧動作の開始時刻ｔ１から所定時間を経過後の時刻ｔ２になると、ＭＯＳトランジスタＭ１〜Ｍ４の動作に並行して，ＭＯＳトランジスタＭ２１〜Ｍ２４が動作を開始する。
【００２６】
すなわち、図３に示す期間Ｔ３では、制御信号Ｓ２がＬレベル、制御信号Ｓ４がＨレベル、制御信号Ｓ６がＨレベル、および制御信号Ｓ８がＨレベルになるので、ＭＯＳトランジスタＭ２，Ｍ４，Ｍ２２，Ｍ２４がオンになり、入力電圧ＶＤＤによりコンデンサＣ１が急速に充電される。
図３に示す期間Ｔ４では、制御信号Ｓ１がＬレベル、制御信号Ｓ３がＬレベル、制御信号Ｓ５がＬレベル、および制御信号Ｓ７がＨレベルになるので、ＭＯＳトランジスタＭ１，Ｍ３，Ｍ２１，Ｍ２３がオンになり、コンデンサＣ１の充電電圧に入力電圧ＶＤＤが印加され、その印加電圧が出力電圧ＶＯＵＴになる。このような動作を繰り返すことにより、図４に示すように出力電圧ＶＯＵＴが所望の値の６Ｖまで昇圧される。
【００２７】
以上説明したように、この実施形態では、ＭＯＳトランジスタＭ２２，Ｍ２３をトリプルウェル構造のＮ型ＭＯＳトランジスタで構成するようにしたので、レイアウト面積の小型化を図ることができる。例えば、従来と同じ昇圧能力の場合には、その昇圧能力に係る部分のＭＯＳトランジスタのレイアウト面積を６０％〜７０％に減少できる。
また、この実施形態では、ＭＯＳトランジスタＭ２２，Ｍ２３をトリプルウェル構造のＮ型ＭＯＳトランジスタとし、ゲートにＨレベルの制御信号を印加することによりオン動作を行うようにした。
【００２８】
しかし、この実施形態では、起動時にＭＯＳトランジスタＭ１〜Ｍ４により正の昇圧電圧を得るようにし、その後に、ＭＯＳトランジスタＭ２１〜Ｍ２４を動作させるようにしたので、ＭＯＳトランジスタＭ２２，Ｍ２３のオンオフ動作を確実に行うことができ、起動時の昇圧動作を確実に行える。
なお、上記の実施形態では、ＭＯＳトランジスタＭ２２，Ｍ２３の双方をトリプルウェル構造のＮ型ＭＯＳトランジスタとしたが、これらのうちの１つだけでも良い。１つの場合には、ＭＯＳトランジスタＭ２３とするのが良い。
【００２９】
また、上記の実施形態では、昇圧回路として２倍昇圧の場合について説明したが、これに代えて本発明は３倍昇圧などの昇圧回路に適用することもできる。この場合には、図１に示すＭＯＳトランジスタＭ１〜Ｍ４およびＭＯＳトランジスタＭ２１〜Ｍ２４は、４つ以上となる。
また、上記の実施形態は、ＭＯＳトランジスタＭ１〜Ｍ４と、ＭＯＳトランジスタＭ２１〜Ｍ２４とを備えるようにしたものである。しかし、これに代えて、ＭＯＳトランジスタＭ１〜Ｍ４と、ＭＯＳトランジスタＭ２１〜Ｍ２４との間に、４つのＭＯＳトランジスタ群を追加するようにしても良い。この場合には、その追加された４つのＭＯＳトランジスタ群は、図１に示す出力電圧ライン１３と共通接続ライン１４との間に直列に接続されることになる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態の構成を示す回路図である。
【図２】図１に示すトリプルウェル構造のＮ型ＭＯＳトランジスタの構造を示す断面図である。
【図３】図１に示すＭＯＳトランジスタの各ゲートに印加する制御信号の一例を示す波形図である。
【図４】昇圧動作時における出力電圧の一例を示す図である。
【図５】従来の電源装置の構成例を示すブロック図である。
【図６】従来の昇圧回路の構成例を示す回路図である。
【符号の説明】
【００３１】
Ｍ２２，Ｍ２３・・・・トリプルウェル構造のＮ型ＭＯＳトランジスタ、ＶＤＤ・・・・入力電圧、ＶＯＵＴ・・・・出力電圧、１１・・・・入力端子、１２・・・・出力端子、１３・・・・出力電圧ライン、１４・・・・共通接続ライン。
【図１】
2005057860.tif 000003
【図２】
2005057860.tif 000004
【図３】
2005057860.tif 000005
【図４】
2005057860.tif 000006
【図５】
2005057860.tif 000007
【図６】
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