(57)【要約】【課題】  半導体メモリ装置において、高速でかつ安定したデータ読み出しを可能とし、データの読み出し動作および書き込み動作の特性を向上させる。【解決手段】  第１のノードＳＮ１と第２のノードＳＮ２とを有するラッチ回路１０と、読み出し用ビット線ＢＬと上記第１のノードＳＮ１との間に接続されたメモリトランジスタＱｎ３と、書き込み用ビット線ＸＢＬと上記第２のノードＳＮ２との間に接続されたメモリトランジスタＱｎ４とを備え、上記各メモリトランジスタＱｎ３及びＱｎ４のゲートを、それぞれ異なるワード線ＷＬ１及びＷＬ２に接続した。【選択図】      図１
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【特許請求の範囲】
【請求項１】
接地電圧源と電源電圧源との間に直列に接続された第１のＮチャネル型ＭＯＳトランジスタ及び第１のＰチャネル型ＭＯＳトランジスタと、
接地電圧源と電源電圧源との間に直列に接続された第２のＮチャネル型ＭＯＳトランジスタ及び第２のＰチャネル型ＭＯＳトランジスタと、
前記第１のＮチャネル型ＭＯＳトランジスタと第１のＰチャネル型ＭＯＳトランジスタの接続点である第１のノードと、第１のビット線との間に接続された第３のＮチャネル型ＭＯＳトランジスタと、
前記第２のＮチャネル型ＭＯＳトランジスタと第２のＰチャネル型ＭＯＳトランジスタの接続点である第２のノードと、第２のビット線との間に接続された第４のＮチャネル型ＭＯＳトランジスタとを備え、
前記第１のＮチャネル型ＭＯＳトランジスタのゲートと第１のＰチャネル型ＭＯＳトランジスタのゲートは、前記第２のノードに接続され、
前記第２のＮチャネル型ＭＯＳトランジスタのゲートと第２のＰチャネル型ＭＯＳトランジスタのゲートは、前記第１のノードに接続され、
前記第３のＮチャネル型ＭＯＳトランジスタのゲートと前記第４のＮチャネル型ＭＯＳトランジスタのゲートは、それぞれ異なるワード線に接続されている、
ことを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置において、
前記第１のＮチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＮチャネル型ＭＯＳトランジスタの駆動能力と異なり、
前記第１のＰチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力と異なる、
ことを特徴とする半導体メモリ装置。
【請求項３】
請求項１記載の半導体メモリ装置において、
前記第１のＮチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＮチャネル型ＭＯＳトランジスタの駆動能力より大きく、
前記第１のＰチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力より大きく、
前記第１のビット線は、読み出し用ビット線である、
ことを特徴とする半導体メモリ装置。
【請求項４】
請求項１記載の半導体メモリ装置において、
前記第１のビット線は、
読み出し時に、その電位が電源電圧と接地電圧の間のビット線プリチャージ電位に設定される読み出し用ビット線である、
ことを特徴とする半導体メモリ装置。
【請求項５】
請求項１記載の半導体メモリ装置において、
前記第１のビット線は、読み出し用ビット線であり、
前記第２のノードと前記接地電圧源との間に容量素子が接続されている、
ことを特徴とする半導体メモリ装置。
【請求項６】
請求項５記載の半導体メモリ装置において、
前記第１のＮチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＮチャネル型ＭＯＳトランジスタの駆動能力より大きく、
前記第１のＰチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力より大きく、
前記第２のＮチャネル型ＭＯＳトランジスタまたは前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力と、前記容量素子の容量とは、
前記第１のビット線へのデータ読み出し時に、前記第１のノードの電位変動による、前記第１のＮチャネル型ＭＯＳトランジスタおよび前記第１のＰチャネル型ＭＯＳトランジスタのスイッチング状態の反転が起こらないよう設定されている、
ことを特徴とする半導体メモリ装置。
【請求項７】
請求項１記載の半導体メモリ装置において、
前記第１のビット線は、読み出し用ビット線であり、
前記第２のノードは、抵抗素子を介して前記第１のＮチャネル型ＭＯＳトランジスタのゲートと第１のＰチャネル型ＭＯＳトランジスタのゲートに接続されている、
ことを特徴とする半導体メモリ装置。
【請求項８】
請求項７記載の半導体メモリ装置において、
前記第１のＮチャネル型ＭＯＳトランジスタのゲートと前記第１のＰチャネル型ＭＯＳトランジスタのゲートの共通接続ノードと前記接地電圧源との間に、容量素子が接続されている、
ことを特徴とする半導体メモリ装置。
【請求項９】
請求項１記載の半導体メモリ装置において、
前記第１のビット線と前記第２のビット線は同一の信号線である、
ことを特徴とする半導体メモリ装置。
【請求項１０】
請求項９記載の半導体メモリ装置において、
前記第２のノードと前記接地電圧源との間に容量素子が接続されている、
ことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特にＳＲＡＭのセル構成に関するものである。
【背景技術】
【０００２】
従来のＳＲＡＭの構成について説明する。
第１の従来例は、ＳＲＡＭのメモリセルにおいて、メモリセルを、２つのノードを有し、各ノードを駆動する能力が異なるラッチ回路と、該ラッチ回路の各ノードと、対応するビット線との間に接続され、同じワード線信号で制御される２つのメモリセルトランジスタとを有する回路構成としたものである。この従来のＳＲＡＭでは、ワード線を選択すると、ラッチ回路のそれぞれのノードが、対応するビット線に接続される（例えば、特許文献１参照）。
【０００３】
図７は、上記第１の従来例のＳＲＡＭを示す図である。
従来のＳＲＡＭは、メモリセル２００を複数有し、該メモリセル２００は、データをラッチするラッチ回路２０を有している。このラッチ回路２０は、接地電圧源ＶＳＳと第１のノードＳＮ１との間に接続された第１のＮチャネル型ＭＯＳトランジスタＱｎ１と、電源電圧源ＶＤＤと第１のノードＳＮ１との間に接続された第１のＰチャネル型ＭＯＳトランジスタＱｐ１と、接地電圧源ＶＳＳと第２のノードＳＮ２との間に接続された第２のＮチャネル型ＭＯＳトランジスタＱｎ２と、電源電圧源ＶＤＤと第２のノードＳＮ２との間に接続された第２のＰチャネル型ＭＯＳトランジスタＱｐ２とを有している。そして、第１のＮチャネル型ＭＯＳトランジスタＱｎ１と第１のＰチャネル型ＭＯＳトランジスタＱｐ１の共通ゲートが上記第２のノードＳＮ２に接続され、第２のＮチャネル型ＭＯＳトランジスタＱｎ２と第２のＰチャネル型ＭＯＳトランジスタＱｐ２の共通ゲートが上記第１のノードＳＮ１に接続されている。ここで、上記ラッチ回路２０を構成する同一導電形トランジスタの駆動能力は異なっている。
【０００４】
また、上記メモリセル２００は、上記第１のノードＳＮ１と第１のビット線ＢＬとの間に接続され、ゲートがワード線ＷＬに接続された第３のＮチャネル型ＭＯＳトランジスタＱｎ３と、上記第２のノードＳＮ２と第２のビット線ＸＢＬとの間に接続され、ゲートが上記ワード線ＷＬに接続された第４のＮチャネル型ＭＯＳトランジスタＱｎ４とを有している。
【０００５】
このような構成のＳＲＡＭでは、ワード線が選択されると、対応するメモリセルのラッチ回路２０のそれぞれのノードＳＮ１，ＳＮ２が、対応するビット線ＢＬ，ＸＢＬに接続され、ラッチ回路２０からのデータの読み出し、あるいはラッチ回路２０へのデータの書き込みが行われる。
【０００６】
第２の従来例は、ＳＲＡＭにおいて、メモリセルを、２つのノードを有するラッチ回路と、ワード線信号で制御される１つのメモリセルトランジスタとを備え、ラッチ回路の片側のノードがメモリセルトランジスタを介してビット線に接続される回路構成としたものである（例えば、特許文献２参照）。
【０００７】
このようにラッチ回路の片側のノードからデータの読み出しあるいは書き込みを行うＳＲＡＭでは、回路構成の小型化を図ることができるが、セルから論理値〔０〕を読み取りやすくする条件と、セルに論理値〔１〕を書き込みやすくする条件とが相反するものとなる。このため、この第２の従来例のＳＲＡＭでは、書き込み時に、書き込み動作を行いやすくする、つまり書き込み時にラッチ回路に要求される駆動能力が小さくなるようにする付加的な回路を設け、読み取り時の安定性と書き込み動作の高速性を確保している。
【特許文献１】特開２００１−２５７２７５号公報
【特許文献２】特開平１１−３５３８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように従来のＳＲＡＭには、ラッチ回路を、一方のノードを駆動する回路構成と他方のノードを駆動する回路構成とが異なる非対称な回路構造として、アクセス動作の安定性や高速性を高めたものがあるが、これらのＳＲＡＭは、さらに読み出し動作の安定性や回路構成の簡略化が求められている。
【０００９】
例えば、第１の従来例では、ワード線が選択されると、ラッチ回路のそれぞれのノードが、対応するビット線に接続されるため、ラッチ回路の駆動能力が低ければ、一方のノードがビット線の電位に設定されてしまい、その結果、他のノードの電位が反転して、データ破壊またはデータの誤読み出しを起こすという課題がある。
【００１０】
また、第２の従来例では、ラッチ回路は、片側のノードのみがメモリセルトランジスタを介してビット線に接続されるものとしていることから、書き込み時に、ラッチ回路に要求される駆動能力を小さくして書き込みしやすくする付加的な回路が設けられているが、このような付加的な回路を設けることによって、ＳＲＡＭの回路構成および動作が複雑なものとなるという課題がある。
【００１１】
本発明は、上記のような課題を解決するためになされたものであり、回路構成や動作を複雑なものとすることなく、データの読み出し動作及び書き込み動作の特性を向上させることができる半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本願請求項１に係る発明は、接地電圧源と電源電圧源との間に直列に接続された第１のＮチャネル型ＭＯＳトランジスタ及び第１のＰチャネル型ＭＯＳトランジスタと、接地電圧源と電源電圧源との間に直列に接続された第２のＮチャネル型ＭＯＳトランジスタ及び第２のＰチャネル型ＭＯＳトランジスタと、前記第１のＮチャネル型ＭＯＳトランジスタと第１のＰチャネル型ＭＯＳトランジスタの接続点である第１のノードと、第１のビット線との間に接続された第３のＮチャネル型ＭＯＳトランジスタと、前記第２のＮチャネル型ＭＯＳトランジスタと第２のＰチャネル型ＭＯＳトランジスタの接続点である第２のノードと、第２のビット線との間に接続された第４のＮチャネル型ＭＯＳトランジスタとを備え、前記第１のＮチャネル型ＭＯＳトランジスタのゲートと第１のＰチャネル型ＭＯＳトランジスタのゲートは、前記第２のノードに接続され、前記第２のＮチャネル型ＭＯＳトランジスタのゲートと第２のＰチャネル型ＭＯＳトランジスタのゲートは、前記第１のノードに接続され、前記第３のＮチャネル型ＭＯＳトランジスタのゲートと前記第４のＮチャネル型ＭＯＳトランジスタのゲートは、それぞれ異なるワード線に接続されている、ものである。
【００１３】
本願請求項２に係る発明は、請求項１記載の半導体メモリ装置において、前記第１のＮチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＮチャネル型ＭＯＳトランジスタの駆動能力と異なり、前記第１のＰチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力と異なる、ものである。
【００１４】
本願請求項３に係る発明は、請求項１記載の半導体メモリ装置において、前記第１のＮチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＮチャネル型ＭＯＳトランジスタの駆動能力より大きくし、前記第１のＰチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力より大きくし、前記第１のビット線は、読み出し用ビット線とした、ものである。
【００１５】
本願請求項４に係る発明は、請求項１記載の半導体メモリ装置において、前記第１のビット線は、読み出し時にビット線プリチャージ電位が電源電圧と接地電圧の間の値に設定される読み出し用ビット線とした、ものである。
【００１６】
本願請求項５に係る発明は、請求項１記載の半導体メモリ装置において、前記第１のビット線は、読み出し用ビット線とし、前記第２のノードと前記接地電圧源との間に容量素子を接続した、ものである。
【００１７】
本願請求項６に係る発明は、請求項５記載の半導体メモリ装置において、前記第１のＮチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＮチャネル型ＭＯＳトランジスタの駆動能力より大きくし、前記第１のＰチャネル型ＭＯＳトランジスタの駆動能力は、前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力より大きくし、前記第２のＮチャネル型ＭＯＳトランジスタまたは前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力と、前記容量素子の容量とは、前記第１のビット線へのデータ読み出し時に、前記第１のノードの電位変動による、前記第１のＮチャネル型ＭＯＳトランジスタおよび前記第１のＰチャネル型ＭＯＳトランジスタのスイッチング状態の反転が起こらないよう設定した、ものである。
【００１８】
本願請求項７に係る発明は、請求項１記載の半導体メモリ装置において、前記第１のビット線は、読み出し用ビット線とし、前記第２のノードは、抵抗素子を介して前記第１のＮチャネル型ＭＯＳトランジスタのゲートと第１のＰチャネル型ＭＯＳトランジスタのゲートに接続した、ものである。
【００１９】
本願請求項８に係る発明は、請求項７記載の半導体メモリ装置において、前記第１のＮチャネル型ＭＯＳトランジスタのゲートと前記第１のＰチャネル型ＭＯＳトランジスタのゲートの共通接続ノードと前記接地電圧源との間に、容量素子を接続した、ものである。
【００２０】
本願請求項９に係る発明は、請求項１記載の半導体メモリ装置において、前記第１のビット線と前記第２のビット線は同一の信号線とした、ものである。
【００２１】
本願請求項１０に係る発明は、請求項９記載の半導体メモリ装置において、前記第２のノードと前記接地電圧源との間に容量素子を接続した、ものである。
【発明の効果】
【００２２】
本願請求項１の発明によれば、半導体メモリ装置において、メモリセルの第１のノードと第１のビット線との間に接続されたトランジスタと、メモリセルの第２のノードと第２のビット線との間に接続されたトランジスタとを、別々のワード線により制御するようにしたので、一方のノードからビット線にデータを読み出している状態で、他方のノードをビット線と絶縁することができる。これにより、他のノードを駆動する能力を書き込みに適切な能力に設定しても、データ読出し時には、一方のノードの電位が他方のビット線の電位の影響で反転するのを抑えることができ、この結果、データの読み出し動作を高速でかつ安定したものでき、しかも書き込み動作の特性も適切なものとできる。
【００２３】
また、書き込み動作の特性が適切なものとなっているため、書き込み時に要求される駆動能力が小さくなるようにする付加的な素子も不要である。
【００２４】
本願請求項２の発明によれば、請求項１記載の半導体メモリ装置において、上記第１のノードを駆動するトランジスタと、上記第２のノードを駆動するトランジスタとを、駆動能力が異なるものとしたので、データ読み出しノードを駆動するトランジスタの能力を大きくし、かつデータ書き込みノードを駆動するトランジスタの能力を小さくして、より高速でかつより安定したデータ読み出し動作を実現することが可能となる。
【００２５】
本願請求項３の発明によれば、請求項１記載の半導体メモリ装置において、上記第１のノードを駆動するトランジスタを、上記第２のノードを駆動するトランジスタより駆動能力の大きいものとしたので、上記第１のノードからのデータの読み出しを高速にかつ安定して行うことができる。
【００２６】
本願請求項４の発明によれば、請求項１記載の半導体メモリ装置において、上記第１のビット線を、メモリセルからデータを読み出す読み出し用ビット線とし、上記データ読み出し時のビット線プリチャージ電位を電源電圧と接地電圧の間の値に設定するようにしたので、読み出し時には、第１のビット線の電位を、第２のビット線のプリチャージ電位と比較して、データの判定を容易に行うことができる。
【００２７】
本願請求項５の発明によれば、請求項１記載の半導体メモリ装置において、前記第１のビット線を、読み出し用ビット線とし、前記第２のノードと前記接地電圧源との間に容量素子を接続したので、読み出し時にビット線の電位変動により第２のノードの電位が変動するのをさらに抑えることができ、より安定してデータの読み出しを行うことができる。
【００２８】
本願請求項６の発明によれば、請求項５記載の半導体メモリ装置において、上記第１のノードを駆動するトランジスタを、上記第２のノードを駆動するトランジスタより駆動能力の大きいものとし、前記第１のノードを駆動するトランジスタの駆動能力と、前記容量素子の容量とを、前記第１のビット線へのデータ読み出し時に、前記第１のノードの電位変動による、前記第１のノードを駆動するトランジスタのスイッチング状態の反転が起こらないよう設定したので、より一層安定したデータの読み出し動作を実現することができる。
【００２９】
本願請求項７の発明によれば、請求項１記載の半導体メモリ装置において、前記第１のビット線を読み出し用ビット線とし、前記第２のノードを、抵抗素子を介して前記第１のＮチャネル型ＭＯＳトランジスタのゲートと第１のＰチャネル型ＭＯＳトランジスタのゲートに接続したので、データを読み出すノードを駆動するトランジスタのゲート電位がより変動しにくくなり、より安定したデータの読み出し動作を実現することができる。
【００３０】
本願請求項８の発明によれば、請求項７記載の半導体メモリ装置において、前記第１のＮチャネル型ＭＯＳトランジスタのゲートと前記第１のＰチャネル型ＭＯＳトランジスタのゲートの共通接続ノードと前記接地電圧源との間に、容量素子を接続したので、データを読み出すノードを駆動するトランジスタのゲート電位がより一層変動しにくくなり、より一層安定したデータの読み出し動作を実現することができる。
【００３１】
本願請求項９の発明によれば、請求項１記載の半導体メモリ装置において、前記第１のビット線と前記第２のビット線とを、同一の信号線としたので、ビット線の本数が削減されることとなる。これによりメモリセルを高集積化したり、ビット線の配線ピッチをゆるくして歩留まりの向上や隣接配線間でのノイズの低減を図ったりすることが可能となる。
【００３２】
本願請求項１０の発明によれば、請求項９記載の半導体メモリ装置において、前記第２のノードと前記接地電圧源との間に容量素子を接続したので、第１のノードからデータを読み出す時には、該ノードを駆動するトランジスタのゲート電位がより変動しにくくなり、より安定してデータの読み出しを行うことができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体メモリ装置を説明する図であり、メモリセルの回路構成を示している。
【００３４】
この実施の形態１の半導体メモリ装置はＳＲＡＭであり、メモリセル１００は、従来のメモリセル２００と同様、４つのトランジスタＱｐ１、Ｑｐ２、Ｑｎ１、Ｑｎ２からなるラッチ回路１０と、２つのメモリセルトランジスタＱｎ３及びＱｎ４とを有している。
【００３５】
但し、本実施の形態１では、ラッチ回路１０は、その一方のノードＳＮ１と第１のビット線ＢＬとの間に接続されたメモリセルトランジスタＱｎ３と、もう一方のノードＳＮ２と第２のビット線ＸＢＬとの間に接続されたメモリセルトランジスタＱｎ４とを、異なる制御信号で制御する回路構成となっている点が従来のものと異なる。また、このラッチ回路１０の駆動能力は、駆動能力の大きい方の第１のノードＳＮ１が読み出し用ビット線ＢＬに接続され、駆動能力の小さい方の第２のノードＳＮ２が書き込み用ビット線ＸＢＬに接続されるアンバランス設定となっている。
【００３６】
以下、具体的にメモリセル１００の回路構成を説明する。
この実施の形態１のメモリセル１００では、第１のＮチャネル型ＭＯＳトランジスタＱｎ１と第１のＰチャネル型ＭＯＳトランジスタＱｐ１は、第１のノードＳＮ１を接続点として、接地電圧源ＶＳＳと電源電圧源ＶＤＤとの間に直列に接続されている。第２のＮチャネル型ＭＯＳトランジスタＱｎ２と第２のＰチャネル型ＭＯＳトランジスタＱｐ２は、第２のノードＳＮ２を接続点として、接地電圧源ＶＳＳと電源電圧源ＶＤＤとの間に直列に接続されている。前記第１のＮチャネル型ＭＯＳトランジスタＱｎ１と第１のＰチャネル型ＭＯＳトランジスタＱｐ１のゲートは、前記第２のノードＳＮ２に接続され、前記第２のＮチャネル型ＭＯＳトランジスタＱｎ２と第２のＰチャネル型ＭＯＳトランジスタＱｐ２のゲートは前記第１のノードＳＮ１に接続されている。前記第１のノードＳＮ１と第１のビット線ＢＬとの間には、第３のＮチャネル型ＭＯＳトランジスタＱｎ３が接続され、前記第２のノードＳＮ２と第２のビット線ＸＢＬとの間には、第４のＮチャネル型ＭＯＳトランジスタＱｎ４が接続されている。
【００３７】
第１のＮチャネル型ＭＯＳトランジスタＱｎ１の駆動能力は第２のＮチャネル型ＭＯＳトランジスタＱｎ２の駆動能力より大きく設定され、第１のＰチャネル型ＭＯＳトランジスタＱｐ１の駆動能力は、第２のＰチャネル型ＭＯＳトランジスタＱｐ２の駆動能力より大きく設定されている。第３のＮチャネル型ＭＯＳトランジスタＱｎ３のゲートは、第１のワード線ＷＬ１に接続され、第４のＮチャネル型ＭＯＳトランジスタＱｎ４のゲートは第２のワード線ＷＬ２に接続されている。また、第１のビット線ＢＬは、ラッチ回路１０からデータを読み出す読み出し用のビット線、第２のビット線ＸＢＬは、ラッチ回路１０にデータを書き込む書き込み用ビット線となっている。
【００３８】
次に動作について説明する。
この実施の形態１では、図２に示すように、読み出し時Ｔ１には、第１のワード線ＷＬ１が選択され、ラッチ回路１０のノードＳＮ１の電位が第１のビット線ＢＬに読み出される。この読み出しでは、第１のビット線ＢＬは、電源電圧Ｖｄｄと接地電圧Ｖｓｓの間の値、例えば１／２（Ｖｄｄ−Ｖｓｓ）にプリチャージされ、メモリセルトランジスタＱｎ３がオンした時には、第１のビット線ＢＬの電位は、電源電圧ＶｄｄまたはＶｄｄからメモリセルトランジスタＱｎ３のしきい値だけ低い電圧、または接地電圧Ｖｓｓに遷移し、この電位が読み出されることとなる。
【００３９】
このとき、第２のワード線ＷＬ２は選択されていないため、メモリセルトランジスタＱｎ４はオフ状態であり、第２のノードＳＮ２がビット線ＸＢＬの電位の影響を受けることはない。また、第１のワード線ＷＬ１が選択されると、第１のノードＳＮ１の電位は、ビット線ＸＢＬの電位の影響を受けて変動し、第２のノードＳＮ２を駆動するトランジスタＱｐ２及びＱｎ２のゲート電位も変動するが、これらのトランジスタＱｐ２及びＱｎ２の駆動能力は小さく設定されているので、第２のノードＳＮ２の電位はあまり急激には変動しない。従って、データ読み出し時には、駆動能力の高いトランジスタＱｐ１及びＱｎ１によりビット線ＢＬが充放電され、しかも、これらの駆動能力の高いトランジスタＱｐ１及びＱｎ１のスイッチング状態は、安定に保持されることとなる。
【００４０】
一方、書き込み時Ｔ２には、第２のワード線ＷＬ２が選択され、第２のビット線ＸＢＬからラッチ回路１０のノードＳＮ２にデータが書き込まれる。このとき、第２のノードを駆動するトランジスタＱｐ２及びＱｎ２の駆動能力は小さく設定されているため、ビット線ＸＢＬの電位が第２のノードＳＮ２の電位と逆レベルであっても、第２のノードＳＮ２の電位はすばやくビット線ＸＢＬの電位となる。
【００４１】
このように本実施の形態１では、ラッチ回路１０の第１のノードＳＮ１と読み出し用ビット線ＢＬとの間に接続された第１のメモリセルトランジスタＱｎ３と、ラッチ回路の第２のノードと書き込み用ビット線ＸＢＬとの間に接続された第２のメモリセルトランジスタＱｎ４とを、別々のワード線ＷＬ１及びＷＬ２により制御するようにしたので、読み出し時には第１のメモリセルトランジスタＱｎ３を制御するワード線ＷＬ１のみを選択して、第２のノードＳＮ２である、第１のノードＳＮ１を駆動するトランジスタＱｐ１及びＱｎ１のゲートがビット線ＸＢＬの電位の影響を受けるのを回避できる。これによりラッチ回路が第１のノードＳＮ１を駆動する能力を高く保持することができ、メモリセルから高速に安定してデータを読み出すことができる。
【００４２】
また、この実施の形態１では、ラッチ回路１０が第１のノードＳＮ１を駆動する能力は大きく、ラッチ回路１０が第２のノードＳＮ２を駆動する能力は小さく設定しているため、読み出し動作を、より安定でかつより高速なものとでき、また、第２のノードＳＮ２の電位がビット線ＸＢＬの電位により反転しやすいことから書き込み動作も高速で行うことが可能となる。
【００４３】
また、読み出しの際には、読み出し用ビット線ＢＬ及び書き込み用ビット線ＸＢＬを電源電圧と接地電圧の間の電位にプリチャージしているので、読み出し用ビット線ＢＬの電位を、第２のビット線ＸＢＬのプリチャージ電位と比較して、ラッチ回路１０からＨまたはＬデータを容易に読み出すことができる。
【００４４】
（実施の形態２）
図３は、本発明の実施の形態２による半導体メモリ装置を説明する図であり、そのメモリセル構造を示している。
【００４５】
この実施の形態２の半導体メモリ装置はＳＲＡＭであり、メモリセル１００ａは、第１及び第２のノードＳＮ１及びＳＮ２を有するラッチ回路１０ａと、第１及び第２のメモリセルトランジスタＱｎ３及びＱｎ４とを有している。
【００４６】
そして、この実施の形態２のメモリセル１００ａは、該ラッチ回路１０ａの第２のノードＳｎ２と接地側電源ＶＳＳとの間に接続された容量素子Ｃ２を有しており、その他の構成は、実施の形態１のものと同一である。
【００４７】
このような構成の実施の形態２の半導体メモリ装置では、実施の形態１と同様、第１のメモリセルトランジスタＱｎ３と第２のメモリセルトランジスタＱｎ４とを、別々のワード線ＷＬ１及びＷＬ２により制御するようにしたので、メモリセルから高速に安定してデータを読み出すことができる。また、ラッチ回路１０ａのノードを駆動する能力を、実施の形態１と同様、駆動能力の大きい方のノードが読み出しビット線に、駆動能力の小さい方のノードが書き込みビット線に接続されるアンバランス設定としたので、読み出し動作のさらなる安定化及び高速化を図り、さらに書き込み動作の高速化も図ることができる。さらに、読み出し時のビット線プリチャージ電位を電源電圧と接地電圧の間の電位としたので、ラッチ回路１０ａからのＨまたはＬデータの読み出しを容易に行うことができる。
【００４８】
また、この実施の形態２では、データを読み出す第１のノードを駆動するトランジスタＱｎ１及びＱｐ１のゲートである第２のノードＳＮ２と接地電圧源との間に容量素子Ｃ２を接続したので、この第２のノードＳＮ２の電位はさらに変化しにくくなっている。従って、読み出し時に第１のノードＳＮ１がビット線ＢＬの電位の影響を受けて、第２のノードＳＮ２を駆動するトランジスタの動作状態が変化しても、第２のノードＳＮ２の電位変動はゆるく、第１のノードを駆動するトランジスタＱｎ１及びＱｐ１のスイッチング状態が反転するのを抑えることができる。このため、この実施の形態２では、実施の形態１に比べて、より安定した読み出し動作が可能となるという利点がある。
【００４９】
なお、上記実施の形態２では、半導体メモリ装置はＳＲＡＭである場合について説明したが、半導体メモリ装置はＤＲＡＭや強誘電体メモリ等を混載したデバイスでもよく、このようなデバイスでは、これらのメモリで用いる容量素子を、上記ラッチ回路の書き込み用ノードに付加されている容量素子として使用することができる。
【００５０】
（実施の形態３）
図４は、本発明の実施の形態３による半導体メモリ装置を説明する図であり、そのメモリセルの構造を示している。
【００５１】
この実施の形態３の半導体メモリ装置はＳＲＡＭであり、メモリセル１００ｂは、第１及び第２のノードＳＮ１及びＳＮ２を有するラッチ回路１０ｂと、第１及び第２のメモリセルトランジスタＱｎ３及びＱｎ４とを有している。
【００５２】
この実施の形態３のラッチ回路１０ｂは、実施の形態１のラッチ回路１０を構成するトランジスタＱｐ１、Ｑｎ１、Ｑｐ２、Ｑｎ２に加えて、上記第２のノードＳＮ２とトランジスタＱｎ１及びＱｐ１の共通ゲートとの間に接続された抵抗素子Ｒ２と、該共通ゲートと接地側電源ＶＳＳとの間に接続された容量素子Ｃ４とを有している。ここで、上記抵抗素子Ｒ２には、半導体メモリ装置を構成するゲート配線層や拡散層のシリサイド化させない部分を用いることができる。
【００５３】
このような構成の実施の形態３では、実施の形態１と同様、第１のメモリセルトランジスタＱｎ３と第２のメモリセルトランジスタＱｎ４とを、別々のワード線ＷＬ１及びＷＬ２により制御するようにしたので、メモリセルから高速に安定してデータを読み出すことができる。また、ラッチ回路１０ｂのノードを駆動する能力を、実施の形態１と同様、駆動能力の大きい方のノードが読み出しビット線に、駆動能力の小さい方のノードが書き込みビット線に接続されるアンバランス設定としたので、読み出し動作のさらなる安定化及び高速化を図り、さらに書き込み動作の高速化も図ることができる。さらに、読み出し時のビット線プリチャージ電位を電源電圧と接地電圧の間の電位としたので、ラッチ回路１０ｂからのＨまたはＬデータの読み出しを容易に行うことができる。
【００５４】
また、この実施の形態３では、ラッチ回路１０ｂの、第２のノードＳＮ２を駆動する能力は低い上、第１のノードＳＮ１を駆動するトランジスタＱｐ１及びＱｎ１の共通ゲートと上記第２のノードＳＮ２との間には抵抗素子が挿入され、さらに共通ゲートと接地電圧源ＶＳＳとの間には容量素子が接続されているため、第２のノードＳＮ２の電位変動はより一層起こりにくくなっている。従って、ビット線ＢＬの電位の影響により第１のノードＳＮ１の電位が変動して、第２のノードＳＮ２を駆動するトランジスタの動作状態が変化しても、第２のノードの電位は急激に変化することはなく、第１のノードＳＮ１を駆動するトランジスタＱｎ１及びＱｐ１のスイッチング状態が反転するのを抑えることができる。このため、この実施の形態３では、実施の形態１に比べて、より安定した読み出し動作が可能となる。
【００５５】
（実施の形態４）
図５は本発明の実施の形態４による半導体メモリ装置を説明する図であり、そのメモリセルの構造を示している。
【００５６】
この実施の形態４の半導体メモリ装置は、上記実施の形態１のＳＲＡＭにおける第１のビット線ＢＬを第２のビット線ＸＢＬと共通化したものであり、その他の構成は、実施の形態１と同一である。
【００５７】
このような構成の実施の形態４では、実施の形態１のＳＲＡＭにおける読み出し用ビット線ＢＬをその書き込み用ビット線ＸＢＬと共通化したので、実施の形態１と同様にデータの読み出し動作及び書き込み動作の特性を向上できるだけでなく、ビット線の本数を削減することができる。これによりメモリセルの高集積化を図ったり、あるいはビット線の配線ピッチをゆるくレイアウトしたりすることが可能となる。配線ピッチをゆるくレイアウトした場合には、歩留まり向上や隣接配線のノイズの影響を低減できるなどの効果が得られる。
【００５８】
（実施の形態５）
図６は、本発明の実施の形態５による半導体メモリ装置を説明する図であり、そのメモリセルの構造を示している。
【００５９】
この実施の形態５の半導体メモリ装置は、上記実施の形態２のＳＲＡＭにおける第１のビット線ＢＬを第２のビット線ＸＢＬと共通化したものであり、その他の構成は、実施の形態２と同一である。
【００６０】
このような構成の実施の形態５では、実施の形態２のＳＲＡＭにおける読み出し用ビット線ＢＬを書き込み用ビット線ＸＢＬと共通化したので、実施の形態２と同様にデータの読み出し動作及び書き込み動作の特性向上を実現できるだけでなく、ビット線の本数の削減により、メモリセルの高集積化や配線密度の緩和を図ることができる。
【産業上の利用可能性】
【００６１】
本発明の半導体メモリ装置は、高速にかつ安定してデータを読み出すことができ、データの読み出し動作特性および書き込み動作特性を向上させることができるものであり、特にＳＲＡＭのセル構成において有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１に係る半導体メモリ装置のメモリセル構造を説明する図である。
【図２】上記実施の形態１の半導体メモリ装置の動作状態を示す図である。
【図３】本発明の実施の形態２に係る半導体メモリ装置のメモリセル構造を説明する図である。
【図４】本発明の実施の形態３に係る半導体メモリ装置のメモリセル構造を説明する図である。
【図５】本発明の実施の形態４に係る半導体メモリ装置のメモリセル構造を説明する図である。
【図６】本発明の実施の形態５に係る半導体メモリ装置のメモリセル構造を説明する図である。
【図７】従来の半導体メモリ装置のメモリセル構造を説明する図である。
【符号の説明】
【００６３】
１０、１０ａ、１０ｂ、１０ｃ    ラッチ回路
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ    メモリセル
Ｑｐ１、Ｑｐ２    Ｐチャネル型ＭＯＳトランジスタ
Ｑｎ１〜Ｑｎ４    Ｎチャネル型ＭＯＳトランジスタ
Ｃ２、Ｃ４    容量素子
ＳＮ１、ＳＮ２    ノード
ＷＬ１、ＷＬ２    ワード線
ＢＬ、ＸＢＬ    ビット線
ＶＤＤ    電源電圧源
Ｖｄｄ    電源電圧
ＶＳＳ    接地電圧源
Ｖｓｓ    接地電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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