(57)【要約】【課題】  撮像手段が出力するプログレッシブスキャン方式の同期タイミングに依存せず、標準テレビ信号の基準となる同期タイミングでインターレーススキャン方式の映像データを出力可能なスキャンコンバータを提供する。【解決手段】  第１のＦＩＦＯメモリ３および第２のＦＩＦＯメモリ７とフレームメモリ５との間のデータ授受におけるデータレートは、撮像手段２０がプログレッシブスキャン方式で出力する画像信号のデータレートと、標準テレビ信号において基準となるデータレートとのうちいずれか速いデータレートの２倍以上であり、第１のＦＩＦＯメモリ３の容量は、１回の書き込み期間にフレームメモリ５に書き込まれるデータ量より大きく、第２のＦＩＦＯメモリ７の容量は、１回の読み出し期間にフレームメモリ５から読み出されるデータ量より大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のＦＩＦＯメモリと、第２のＦＩＦＯメモリと、フレームメモリと、撮像手段から第１のデータレートで出力されるプログレッシブスキャン方式の映像データを前記第１のＦＩＦＯメモリに書き込む入力手段と、前記第１のＦＩＦＯメモリの映像データを前記フレームメモリに書き込むメモリ書き込み手段と、前記フレームメモリの映像データをインターレーススキャン方式で読み出して前記第２のＦＩＦＯメモリに書き込むメモリ読み出し手段と、前記メモリ書き込み手段が書き込み可能となる第１の期間と前記メモリ読み出し手段が読み出し可能となる第２の期間とを交互に切り換えるメモリ動作制御手段と、前記フレームメモリの書き込みアドレスと読み出しアドレスとを制御するメモリアドレス制御手段と、標準テレビ信号において基準となる第２のデータレートで前記第２のＦＩＦＯメモリの映像データを読み出してテレビ信号を出力するテレビ信号生成手段とを備え、前記第１のＦＩＦＯメモリおよび前記第２のＦＩＦＯメモリと前記フレームメモリとの間のデータ授受における第３のデータレートは、前記第１のデータレートと前記第２のデータレートとのうちいずれか速いデータレートの２倍以上であり、前記第１のＦＩＦＯメモリの容量は、前記メモリ書き込み手段が前記第１の期間に前記フレームメモリに書き込むデータ量より大きく、前記第２のＦＩＦＯメモリの容量は、前記メモリ読み出し手段が前記第２の期間に前記フレームメモリから読み出すデータ量より大きいことを特徴とするスキャンコンバータ。
【請求項２】
前記メモリ動作制御手段が前記第１の期間と前記第２の期間とを交互に切り換える周期は、標準テレビ信号の水平同期信号の周期よりも短いことを特徴とする請求項１記載のスキャンコンバータ。
【請求項３】
前記フレームメモリは、画像信号の３フレームに各々対応した３つのアドレス領域に分割され、前記メモリアドレス制御手段は、前記メモリ書き込み手段が前記フレームメモリに映像データを書き込むアドレス領域と、前記メモリ読み出し手段が前記フレームメモリから映像データを読み出すアドレス領域とを異なる領域とすることを特徴とする請求項１または２記載のスキャンコンバータ。
【請求項４】
前記メモリアドレス制御手段は、前記フレームメモリの書き込みアドレスの切り換えを前記撮像手段が出力する映像信号の同期信号によって制御し、前記フレームメモリの読み出しアドレスの切り換えを標準テレビ信号の同期信号によって制御し、読み出しアドレスを切り換えるときに、読み出しアドレス切り換え後の書き込みアドレスが前回の読み出しアドレス切り換え時と同一の書き込みアドレスとなる場合は、読み出しアドレスの切り換えを行わずに同一の読み出しアドレスを引き続き設定することを特徴とする請求項３記載のスキャンコンバータ。
【請求項５】
前記メモリアドレス制御手段は、前記フレームメモリの読み出しアドレスの切り換えを、インターレーススキャン方式の映像データのフィールド単位毎に行うことを特徴とする請求項３記載のスキャンコンバータ。
【請求項６】
前記フレームメモリはＤＲＡＭであり、ＤＲＡＭのリフレッシュ動作を、前記第２のＦＩＦＯメモリに書き込まれる映像データのブランキング期間に行うことを特徴とする請求項１乃至５いずれか記載のスキャンコンバータ。
【請求項７】
前記第３のデータレートは、前記第１のデータレートと前記第２のデータレートとのうちいずれか速いデータレートの３倍以上であり、前記メモリ読み出し手段は、前記第２のＦＩＦＯメモリを介して出力される映像データのうち走査時の１ライン以下の第１のデータに対して少なくとも一方の垂直方向に隣接する１ライン以下の第２のデータを前記フレームメモリから読み出し、
前記第１のデータと前記第２のデータとに基づいて演算処理を行う演算処理手段を備えることを特徴とする請求項１乃至６いずれか記載のスキャンコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ等の固体撮像素子からプログレッシブスキャン方式で入力された映像データを、インターレーススキャン方式で出力するスキャンコンバータに関するものである。
【背景技術】
【０００２】
従来、プログレッシブスキャン方式の映像データを、フレームメモリを用いてインターレーススキャン方式の映像データに変換するスキャンコンバータがあり、従来のスキャンコンバータは、ＣＣＤ等の固体撮像素子からなる撮像手段が出力するプログレッシブスキャン方式の走査時の１ライン分の映像データをラインメモリに書き込み、次のライン期間にその１ライン分の映像データをラインメモリから２倍速で読み出してフレームメモリに書き込むことによって１ライン期間の前半でフレームメモリへの映像データ１ライン分の書き込みを完了し、残る後半期間でフレームメモリから１ライン分の映像データの読み出して別のラインメモリへの映像データ１ライン分の書き込みを完了することで、フレームメモリとしてポートが１つだけの安価なＤＲＡＭを用いていた。（例えば、特許文献１参照）
【特許文献１】特許第３３６３７６１号公報（段落番号［０００８］〜［００１７］、図１、図４、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記従来のスキャンコンバータでは、フレームメモリへ１ライン分の映像データを書き込む期間と、フレームメモリから１ライン分の映像データを読み出す期間とを同一にする必要があるため、撮像手段からのプログレッシブ方式の映像データと、出力されるインターレーススキャン方式の映像データとは、同期している必要があった。例えば、撮像手段が出力する映像データから抽出した信号を水平同期信号として用いれば、出力されるインターレーススキャン方式の映像データも撮像手段が出力する映像データに同期せざるを得ないという制約があった。もし、出力側が望む同期信号をインターレーススキャン方式の映像データに対して用いようとすれば、撮像手段は外部信号による同期が可能なものを使用する必要があった。
【０００４】
さらに、ラインで同期するということは、画像として考えると、フレーム（プログレッシブスキャン方式では１フィールドによる画像１枚、インターレーススキャン方式では偶数フィールドおよび奇数フィールドの２フィールドによる画像１枚）も同期することになる。しかし、通常、インターレーススキャン方式の映像データは、ＮＴＳＣ準拠であることが多いため、使用できる撮像手段が３０フレーム／秒である場合が多く、このフレームレート以外の撮像手段を使用できないという制約もあった。
【０００５】
また、信号変換処理のサイクル期間がライン単位であるため、入出力側にラインメモリを各々用いる必要があり、コストアップにつながっていた。
【０００６】
本発明は、上記事由に鑑みてなされたものであり、その目的は、撮像手段が出力するプログレッシブスキャン方式の同期タイミングに依存せず、標準テレビ信号の基準となる同期タイミングでインターレーススキャン方式の映像データを出力可能なスキャンコンバータを提供することにある。
【課題を解決するための手段】
【０００７】
請求項１の発明は、第１のＦＩＦＯメモリと、第２のＦＩＦＯメモリと、フレームメモリと、撮像手段から第１のデータレートで出力されるプログレッシブスキャン方式の映像データを前記第１のＦＩＦＯメモリに書き込む入力手段と、前記第１のＦＩＦＯメモリの映像データを前記フレームメモリに書き込むメモリ書き込み手段と、前記フレームメモリの映像データをインターレーススキャン方式で読み出して前記第２のＦＩＦＯメモリに書き込むメモリ読み出し手段と、前記メモリ書き込み手段が書き込み可能となる第１の期間と前記メモリ読み出し手段が読み出し可能となる第２の期間とを交互に切り換えるメモリ動作制御手段と、前記フレームメモリの書き込みアドレスと読み出しアドレスとを制御するメモリアドレス制御手段と、標準テレビ信号において基準となる第２のデータレートで前記第２のＦＩＦＯメモリの映像データを読み出してテレビ信号を出力するテレビ信号生成手段とを備え、前記第１のＦＩＦＯメモリおよび前記第２のＦＩＦＯメモリと前記フレームメモリとの間のデータ授受における第３のデータレートは、前記第１のデータレートと前記第２のデータレートとのうちいずれか速いデータレートの２倍以上であり、前記第１のＦＩＦＯメモリの容量は、前記メモリ書き込み手段が前記第１の期間に前記フレームメモリに書き込むデータ量より大きく、前記第２のＦＩＦＯメモリの容量は、前記メモリ読み出し手段が前記第２の期間に前記フレームメモリから読み出すデータ量より大きいことを特徴とする。
【０００８】
この発明によれば、撮像手段からプログレッシブスキャン方式で出力される映像データのデータレートと、フレームメモリからインターレーススキャン方式で読み出されて第２のＦＩＦＯメモリを介して出力される映像データのデータレートとが異なっている場合でも、標準テレビで使用できるテレビ信号を安定して出力することができる。
【０００９】
請求項２の発明は、請求項１において、前記メモリ動作制御手段が前記第１の期間と前記第２の期間とを交互に切り換える周期は、標準テレビ信号の水平同期信号の周期よりも短いことを特徴とする。
【００１０】
この発明によれば、第１のＦＩＦＯメモリおよび第２のＦＩＦＯメモリの各容量を小さくすることができる。
【００１１】
請求項３の発明は、請求項１または２において、前記フレームメモリは、画像信号の３フレームに各々対応した３つのアドレス領域に分割され、前記メモリアドレス制御手段は、前記メモリ書き込み手段が前記フレームメモリに映像データを書き込むアドレス領域と、前記メモリ読み出し手段が前記フレームメモリから映像データを読み出すアドレス領域とを異なる領域とすることを特徴とする。
【００１２】
この発明によれば、撮像手段からプログレッシブスキャン方式で出力される映像データと、フレームメモリからインターレーススキャン方式で読み出されて第２のＦＩＦＯメモリを介して出力される映像データとを非同期にしても、テレビ信号を安定して出力することができるだけでなく、動きに対して違和感のない映像を出力することができる。
【００１３】
請求項４の発明は、請求項３において、前記メモリアドレス制御手段は、前記フレームメモリの書き込みアドレスの切り換えを前記撮像手段が出力する映像信号の同期信号によって制御し、前記フレームメモリの読み出しアドレスの切り換えを標準テレビ信号の同期信号によって制御し、読み出しアドレスを切り換えるときに、読み出しアドレス切り換え後の書き込みアドレスが前回の読み出しアドレス切り換え時と同一の書き込みアドレスとなる場合は、読み出しアドレスの切り換えを行わずに同一の読み出しアドレスを引き続き設定することを特徴とする。
【００１４】
この発明によれば、撮像手段が有するスローシャッター等の機能によって撮像手段から出力される映像データが遅いフレームレートで出力される場合でも、スキャンコンバータからはインターレーススキャン方式の映像データが出力され、テレビ信号が途切れることがない。
【００１５】
請求項５の発明は、請求項３において、前記メモリアドレス制御手段は、前記フレームメモリの読み出しアドレスの切り換えを、インターレーススキャン方式の映像データのフィールド単位毎に行うことを特徴とする。
【００１６】
この発明によれば、フレームメモリからインターレーススキャン方式で読み出されて第２のＦＩＦＯメモリを介して出力される映像データを、滑らかに違和感なく動画表示することができる。
【００１７】
請求項６の発明は、請求項１乃至５いずれかにおいて、前記フレームメモリはＤＲＡＭであり、ＤＲＡＭのリフレッシュ動作を、前記第２のＦＩＦＯメモリに書き込まれる映像データのブランキング期間に行うことを特徴とする。
【００１８】
この発明によれば、撮像手段が有するスローシャッター等の機能によって撮像手段から出力される映像データが遅いフレームレートで出力される場合でも、ＤＲＡＭからデータが揮発することがなく、データの読み出しが可能となる。
【００１９】
請求項７の発明は、請求項１乃至６いずれかにおいて、前記第３のデータレートは、前記第１のデータレートと前記第２のデータレートとのうちいずれか速いデータレートの３倍以上であり、前記メモリ読み出し手段は、前記第２のＦＩＦＯメモリを介して出力される映像データのうち走査時の１ライン以下の第１のデータに対して少なくとも一方の垂直方向に隣接する１ライン以下の第２のデータを前記フレームメモリから読み出し、
前記第１のデータと前記第２のデータとに基づいて演算処理を行う演算処理手段を備えることを特徴とする。
【００２０】
この発明によれば、画像のサイズ変更、各種フィルタ処理、ズーム処理等の画像処理を、ラインメモリを用いることなく容易に行うことができる。
【発明の効果】
【００２１】
以上説明したように、本発明では、第１のＦＩＦＯメモリおよび第２のＦＩＦＯメモリとフレームメモリとの間のデータ授受におけるデータレートは、プログレッシブスキャン方式のデータレートと標準テレビ信号において基準となるデータレートとのうちいずれか速いデータレートの２倍以上であり、第１のＦＩＦＯメモリの容量は、１回の書き込み期間にフレームメモリに書き込まれるデータ量より大きく、第２のＦＩＦＯメモリの容量は、１回の読み出し期間にフレームメモリから読み出されるデータ量より大きいので、撮像手段が出力するプログレッシブスキャン方式の同期タイミングに依存せず、標準テレビ信号の基準となる同期タイミングでインターレーススキャン方式の映像データを出力できるという効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２３】
（実施形態１）
図１は、本実施形態のスキャンコンバータ１のブロック構成を示しており、スキャンコンバータ１は、入力手段２と、ＦＩＦＯメモリ３と、メモリ書き込み手段４と、フレームメモリ５と、メモリ読み出し手段６と、ＦＩＦＯメモリ７と、テレビ信号生成手段８と、メモリアドレス制御手段９と、メモリ動作制御手段１０とを備える。
【００２４】
入力手段２は、外部に設けたＣＣＤ等の固体撮像素子からなる撮像手段２０からプログレッシブスキャン方式の映像データを入力される。このプログレッシブスキャン方式の映像データは、撮像手段２０に供給されるクロック信号、あるいはそのクロック周波数を分周した信号によって定義されるデータレート（第１のデータレート）で出力されている。そして、撮像手段２０からのプログレッシブスキャン方式の映像データをＦＩＦＯメモリ３（第１のＦＩＦＯメモリ）に書き込む。
【００２５】
そして、メモリ書き込み手段４は、ＦＩＦＯメモリ３に格納された映像データをフレームメモリ５に書き込む。フレームメモリ５はＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）からなり、図２に示すように、画像信号３フレーム分の容量を持ち、各々が１フレーム分の容量を持った３つのアドレス領域５ａ，５ｂ，５ｃに分割されている。メモリ読み出し手段５は、フレームメモリ５に格納された映像データをインターレーススキャン方式で読み出してＦＩＦＯメモリ７（第２のＦＩＦＯメモリ）に書き込む。ここで、フレームメモリ５に対する映像データの書き込み、読み出しは８ワードの映像データ（８画素の映像データ）のバースト転送によって行われる。
【００２６】
テレビ信号生成手段８は、ＦＩＦＯメモリ７に格納された映像データを、標準テレビ信号のタイミングおよびクロック（第２のデータレート）で読み出すことで、標準テレビで使用できるインターレーススキャン方式のテレビ信号を外部へ出力する。
【００２７】
メモリアドレス制御手段９は、図３（ａ）〜（ｄ）に示すように、映像データを書き込むフレームメモリ５のアドレス領域（書き込みアドレス領域）として、撮像手段２０からの映像データの垂直同期信号（図３（ａ）参照）に１フレーム毎に同期してアドレス領域５ａ，５ｂ，５ｃを順に切り換え（図３（ｂ）参照）、また映像データを読み出すフレームメモリ５のアドレス領域（読み出しアドレス領域）として、メモリ読み出し手段６が生成する標準テレビ信号の垂直同期信号（図３（ｃ）参照）に１フレーム毎に同期してアドレス領域５ａ，５ｂ，５ｃを順に切り換え（図３（ｄ）参照）、且つ読み出しアドレス領域を切り換える際には、その切り換える直前に書き込みが完了したアドレス領域に切り換える。ここで、標準テレビ信号の１フレームは、偶数フィールドおよび奇数フィールドの２フィールドで構成される。
【００２８】
図４（ａ）〜（ｆ）はメモリ動作制御手段１０によるメモリ書き込み手段４およびメモリ読み出し手段６の動作制御を示すタイミングチャートであり、ＦＩＦＯメモリ３は２４ワード（２４画素の映像データ）分の容量を有し、入力手段２によって書き込まれた撮像手段２０からの映像データを８ワード以上格納した時点で、ＦＩＦＯメモリ３に８ワード以上の映像データが格納されていることを示すライトリクエスト信号をメモリ動作制御手段１０に出力する（図４（ａ）参照）。また、ＦＩＦＯメモリ７も２４ワード（２４画素の映像データ）分の容量を有し、８ワード以上の空き容量がある場合に、ＦＩＦＯメモリ７に８ワード以上の空き容量があることを示すリードリクエスト信号をメモリ動作制御手段１０に出力する（図４（ｄ）参照）。
【００２９】
そして、メモリ動作制御手段１０は、ライトイネーブル信号（図４（ｂ）参照）と、リードイネーブル信号（図４（ｅ）参照）とを交互にＨレベルに切り換えて生成している。このライトイネーブル信号とリードイネーブル信号の切り換えは、入力手段２によるＦＩＦＯメモリ３への書き込み、およびテレビ信号生成手段８によるＦＩＦＯメモリ７からの読み出しとは同期しておらず、メモリ動作制御手段１０は、ライトリクエスト信号およびライトイネーブル信号がともにＨレベルであるときに、メモリ書き込み手段４を制御して、ＦＩＦＯメモリ３から読み出した８ワードの映像データをフレームメモリ５へ書き込ませ（図４（ｃ）参照）、リードリクエスト信号およびリードイネーブル信号がともにＨレベルであるときには、メモリ読み出し手段６を制御して、フレームメモリ５から読み出した８ワードの映像データをＦＩＦＯメモリ７へ書き込ませる（図４（ｆ）参照）。つまり、フレームメモリ５への映像データの書き込みは、ＦＩＦＯメモリ３に格納されている映像データが８ワード以上で且つフレームメモリ５への書き込みが能動化しているときに行われ、フレームメモリからの映像データの読み出しは、ＦＩＦＯメモリ７の空き容量が８ワード以上で且つフレームメモリ５からの読み出しが能動化しているときに行われる。
【００３０】
次に、フレームメモリ５への映像データの書き込み、およびフレームメモリ５からの映像データの読み出しについて、図５（ａ）〜（ｆ）に示すタイムチャートを用いて説明する。フレームメモリ５はＳＤＲＡＭであり、クロック信号（図５（ｃ）参照）に同期して、８ワードの映像データをバースト転送するもので（図５（ｆ）参照）、ＦＩＦＯメモリ３，７とフレームメモリ５との間のデータ授受のデータレート（第３のデータレート）は、撮像手段２０で用いるプログレッシブスキャン方式のデータレートに対して２倍に設定されており、さらにプログレッシブスキャン方式のデータレートは、標準テレビ信号のデータレートより速い値に設定されている。
【００３１】
そして、メモリ動作制御手段１０が生成するライトイネーブル信号（図５（ａ）参照）は、ＡＣＴコマンド、ＷＲＩＴＥＡコマンド、８ワードの映像データのバースト転送、プリチャージに要するクロック数の間（第１の期間）、Ｈレベルとなり、メモリ動作制御手段１０が生成するリードイネーブル信号（図５（ｂ）参照）は、ＡＣＴコマンド、ＲＥＡＤＡコマンド、８ワードの映像データのバースト転送、プリチャージに要するクロック数の間（第２の期間）、Ｈレベルとなり、互いのＨレベルの期間は交互に切り換わる。ここで、ＡＣＴコマンドは、待機状態から活性状態にしてロウアドレス（Ｒｏｗ  Ａｄｄｒｅｓｓ）を取り込むコマンドであり、ＷＲＩＴＥＡコマンドは、カラムアドレス（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ）を取り込んでデータを書き込むコマンドであり、ＲＥＡＤＡコマンドは、カラムアドレス（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ）を取り込んでデータを読み出すコマンドである。すなわち、ロウアドレス（ＲＯＷ）をいれるときには、ＡＣＴコマンドによって活性化を行い、カラムアドレス（ＣＯＬ）をいれるときには、ＷＲＩＴＥＡコマンドあるいはＲＥＡＤＡコマンドのいずれかのコマンドを用いる（図５（ｄ）、（ｅ）参照）。また、ライトイネーブル信号およびリードイネーブル信号がＨレベル／Ｌレベルに切り換わる周期は、メモリ読み出し手段６で生成する標準テレビ信号の水平同期信号の周期よりも短く設定してある。
【００３２】
なお、本実施形態において、フレームメモリ５のプリチャージは所定の時間Ｔｓにおいて自動的に行われるオートプリチャージであり、プリチャージ終了までには時間Ｔｒｐを要する。さらに、図５中において、時間Ｔｒｃｄは、ロウアドレスを指定してからカラムアドレスを指定するまでに必要とされる時間であり、時間Ｔｃｌは、カラムアドレスを指定してからデータの読み出しを行うことができるようになるまでの時間を示す。
【００３３】
（実施形態２）
本実施形態のスキャンコンバータ１のブロック構成は実施形態１と同様であり、同様の構成には同一の符号を付して説明は省略する。
【００３４】
まず、図６（ａ）〜（ｄ）に示すように、撮像手段２０が有するスローシャッター等の機能によって、撮像手段２０からの映像データの垂直同期信号の１フレームの周期が長くなった場合（図６（ａ）参照）、メモリアドレス制御手段９が標準テレビ信号の垂直同期信号（図６（ｃ）参照）に１フレーム毎に同期して読み出しアドレス領域を切り換えるタイミングｔ１とタイミングｔ２では、書き込みアドレス領域が互いに同一領域となる可能性がある（図６（ｂ）参照）。
【００３５】
そこで、本実施形態のメモリアドレス制御手段９は、メモリ読み出し手段６が生成する標準テレビ信号の垂直同期信号の１フレーム毎に同期して、フレームメモリ５の読み出しアドレス領域の切り換えの可否を判断する。すなわち、読み出しアドレス領域切り換え時（タイミングｔ２）の書き込みアドレス領域が前回の読み出しアドレス切り換え時（タイミングｔ１）と同一の書き込みアドレス領域である場合は、読み出しアドレス領域の切り換えを行わず、同一の読み出しアドレスを引き続き設定している。また、読み出しアドレス領域切り換え時（タイミングｔ２）の書き込みアドレス領域が前回の読み出しアドレス切り換え時（タイミングｔ１）と異なる書き込みアドレス領域である場合は、読み出しアドレス領域の切り換えを行う（図６（ｄ）参照）。
【００３６】
（実施形態３）
本実施形態のスキャンコンバータ１のブロック構成は実施形態１と同様であり、同様の構成には同一の符号を付して説明は省略する。
【００３７】
メモリアドレス制御手段９は、図７（ａ）〜（ｄ）に示すように、フレームメモリ５の書き込みアドレス領域を、実施形態１と同様に撮像手段２０からの映像データの垂直同期信号（図７（ａ）参照）に１フレーム毎に同期して切り換える（図７（ｂ）参照）。
【００３８】
しかし、本実施形態のメモリアドレス制御手段９は、メモリ読み出し手段６が生成する標準テレビ信号の垂直同期信号（図７（ｃ）参照）に１フィールド毎に同期して、フレームメモリ５の読み出しアドレス領域の切り換えの可否を実施形態２と同様に判断しており、読み出しアドレス領域を切り換えるときに、切り換え後の書き込みアドレス領域が前回の読み出しアドレス切り換え時と同一の書き込みアドレス領域である場合は、読み出しアドレス領域の切り換えを行わず、同一の読み出しアドレスを引き続き設定している（図７（ｄ）参照）。
【００３９】
（実施形態４）
本実施形態のスキャンコンバータ１のブロック構成は実施形態１と同様であり、同様の構成には同一の符号を付して説明は省略する。
【００４０】
本実施形態では、ＳＤＲＡＭからなるフレームメモリ５のリフレッシュ動作について、図８（ａ）〜（ｇ）に示すタイムチャートを用いて説明する。このリフレッシュ動作は、クロック信号（図８（ｄ）参照）に同期してメモリ動作制御手段１０が行うもので、メモリ読み出し手段６が生成する標準テレビ信号の水平同期信号（ＨＳＹＮＣ）（図８（ａ）参照）のＬレベル期間、すなわちメモリ読み出し手段６によってＦＩＦＯメモリ７に書き込まれる画像データのブランキング期間において、リードイネーブル信号（図８（ｃ）参照）がＨレベルに立ち上がったときに、ＰＡＬＬコマンド、ＲＥＦコマンドを用いることでリフレッシュ動作を行っている（図８（ｅ）参照）。ここで、ＰＡＬＬコマンドは、プリチャージを行うコマンドであり、ＲＥＦコマンドは、オートリフレッシュを行うコマンドである。すなわち、プリチャージを行った後、リフレッシュを行っている。図８中において、時間Ｔｒｃは、ロウアドレスを与えることができる間隔（サイクル時間）を示す。なお、図８（ｂ）のライトイネーブル信号，図８（ｆ）のアドレス，図８（ｇ）のデータについては実施形態１と同様であり説明は省略する。また、本実施形態においても、所定の時間Ｔｓにおいてオートプリチャージを併せて行っている。
【００４１】
（実施形態５）
本実施形態のスキャンコンバータ１のブロック構成は、実施形態１において、ＦＩＦＯメモリ７を含む演算処理手段１１（破線）を設けたものであり、実施形態１と同様の構成には同一の符号を付して説明は省略する。
【００４２】
演算処理手段１１は、画像のサイズ変更、各種フィルタ処理、ズーム処理等の画像処理を画像データに対して行うものである。以下、本実施形態の画像処理動作について説明する。まず、図９（ａ）〜（ｆ）はメモリ動作制御手段１０によるメモリ書き込み手段４およびメモリ読み出し手段６の動作制御を示すタイミングチャートであり、ＦＩＦＯメモリ３は、８ワード以上の映像データが格納されればライトリクエスト信号をメモリ動作制御手段１０に出力し（図９（ａ）参照）、ＦＩＦＯメモリ７は、８ワード以上の空き容量があればリードリクエスト信号をメモリ動作制御手段１０に出力する（図９（ｄ）参照）。
【００４３】
そして、メモリ動作制御手段１０は、ライトイネーブル信号（図９（ｂ）参照）と、リードイネーブル信号（図９（ｅ）参照）とを交互にＨレベルに切り換えて生成している。このライトイネーブル信号とリードイネーブル信号の切り換えは、入力手段２によるＦＩＦＯメモリ３への書き込み、およびテレビ信号生成手段８によるＦＩＦＯメモリ７からの読み出しとは同期しておらず、メモリ動作制御手段１０は、ライトリクエスト信号およびライトイネーブル信号がともにＨレベルであるときに、メモリ書き込み手段４を制御して、ＦＩＦＯメモリ３から読み出した８ワードの映像データをフレームメモリ５へ書き込ませ（図９（ｃ）参照）、リードリクエスト信号およびリードイネーブル信号がともにＨレベルであるときには、メモリ読み出し手段６を制御して、フレームメモリ５から読み出した８ワードの映像データを２つ連続してＦＩＦＯメモリ７へ書き込ませる（図９（ｆ）参照）。
【００４４】
次に、フレームメモリ５への映像データの書き込み、およびフレームメモリ５からの映像データの読み出しについて、図１０（ａ）〜（ｆ）に示すタイムチャートを用いて説明する。フレームメモリ５はＳＤＲＡＭであり、クロック信号（図１０（ｃ）参照）に同期して動作するもので、メモリ動作制御手段１０が生成するライトイネーブル信号（図１０（ａ）参照）は、ＡＣＴコマンド、ＷＲＩＴＥＡコマンド、８ワードの映像データのバースト転送、プリチャージに要するクロック数の間、Ｈレベルとなり、メモリ動作制御手段１０が生成するリードイネーブル信号（図１０（ｂ）参照）は、ＡＣＴコマンド、ＲＥＡＤＡコマンド、８ワードの映像データのバースト転送、プリチャージを各々２回繰り返す処理に要するクロック数の間、Ｈレベルとなり、互いのＨレベルの期間は交互に切り換わる。すなわち、ライトイネーブル信号がＨレベルの間に、ＡＣＴコマンド、ＷＲＩＴＥＡコマンドは各々１回のみであり（図１０（ｄ）参照）、フレームメモリ５へ８ワードの映像データが１組書き込まれる（図１０（ｆ）参照）。また、リードイネーブル信号がＨレベルの間に、ＡＣＴコマンド、ＲＥＡＤＡコマンドは各々２回繰り返され（図１０（ｄ）参照）、フレームメモリ５から８ワードの映像データが２組読み出される（図１０（ｆ）参照）。なお、図１０（ｅ）のアドレスについては実施形態１と同様であり説明は省略する。
【００４５】
上記のように、リードイネーブル信号がＨレベルの間にメモリ読み出し手段６によって読み出される２組の８ワードの映像データは、ＦＩＦＯメモリ７からテレビ信号生成手段８へ出力される映像データに対して、一方の垂直方向に隣接する８ワードの映像データと一方の水平方向に隣接する８ワードの映像データであり、演算処理手段１１は、ＦＩＦＯメモリ７からテレビ信号生成手段８へ出力される映像データと、前記垂直方向に隣接する８ワードの映像データと、前記水平方向に隣接する８ワードの映像データとを読み込んで、水平方向および垂直方向の圧縮処理を行った後、テレビ信号生成手段８へ出力することで、画像のサイズ変更、各種フィルタ処理、ズーム処理等の画像処理を容易に行うことができる。なお、上記８ワードの映像データは、走査時における１ライン以下のデータである。
【００４６】
また、ＦＩＦＯメモリ３，７とフレームメモリ５との間のデータ授受のデータレート（第３のデータレート）は、撮像手段２０で用いるプログレッシブスキャン方式のデータレートに対して３倍に設定されており、さらにプログレッシブスキャン方式のデータレートは、標準テレビ信号のデータレートより速い値に設定されている。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態１のスキャンコンバータのブロック構成を示す図である。
【図２】同上のフレームメモリのアドレス領域を示す図である。
【図３】同上のアドレス領域切り換え動作のタイムチャートを示す図である。
【図４】同上の画像データの読み出し／書き込み制御のタイムチャートを示す図である。
【図５】同上の画像データの読み出し／書き込み動作のタイムチャートを示す図である。
【図６】本発明の実施形態２のアドレス領域切り換え動作のタイムチャートを示す図である。
【図７】本発明の実施形態３のアドレス領域切り換え動作のタイムチャートを示す図である。
【図８】本発明の実施形態４の画像データの読み出し／書き込み動作のタイムチャートを示す図である。
【図９】本発明の実施形態５の画像データの読み出し／書き込み制御のタイムチャートを示す図である。
【図１０】同上の画像データの読み出し／書き込み動作のタイムチャートを示す図である。
【符号の説明】
【００４８】
１  スキャンコンバータ
２  入力手段
３  ＦＩＦＯメモリ
４  メモリ書き込み手段
５  フレームメモリ
６  メモリ読み出し手段
７  ＦＩＦＯメモリ
８  テレビ信号生成手段
９  メモリアドレス制御手段
１０  メモリ動作制御手段
２０  撮像手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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