(57)【要約】    【課題】  処理工程が共通化でき、処理工程および処理時間を短縮できる０．１８μｍレベルのロジックとＦｌａｓｈメモリを混載できる溝型素子分離方法を提供することを目的とするものである。    【解決手段】  特に、２個の高電圧駆動用トランジスタの間隔が、埋め込み酸化膜の堆積膜厚の２倍以上である場合に、素子分離の一部に、第１の溝型素子分離７を用いることによって、埋め込み不良を防ぐことが可能となるため、処理工程が共通化でき、処理工程および処理時間を短縮できる０．１８μｍレベルのロジックとＦｌａｓｈメモリを混載できる溝型素子分離方法を提供することができる。【選択図】  図１
2005093832.tif 000002
【特許請求の範囲】
【請求項１】
同一の半導体基板に第１の電源電圧で駆動する第１のＭＯＳ型トランジスタ素子および前記第１の電源電圧より高電圧である第２の電源電圧で駆動する第２のＭＯＳ型トランジスタ素子を混載する半導体装置であって、
前記第１のＭＯＳ型トランジスタ素子を分離する第１の溝型素子分離と、
前記第２のＭＯＳ型トランジスタ素子を分離する第２の溝型素子分離と
を有し、前記第２の溝型素子分離の少なくとも一部の溝の深さが前記第１の溝型素子分離の溝の深さよりも深いことを特徴とする半導体装置。
【請求項２】
前記第２の溝型素子分離の幅は、前記第２の溝型素子分離の溝を埋め込む絶縁膜の堆積膜厚の２倍以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の溝型分離素子の深さが、前記半導体基板の表面より０．３μｍ以下の深さであることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記第２のＭＯＳ型トランジスタ素子を分離するのに必要な所定の深さが、前記半導体基板の表面より０．３μｍ以上の深さであることを特徴とする請求項１または請求項２または請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１の電源電圧は３．６Ｖ以下であることを特徴とする請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置。
【請求項６】
前記第２の電源電圧は８Ｖ以上であることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置。
【請求項７】
前記第２の電源電圧は、前記第１の電源電圧をもとに前記半導体装置内部に構成された昇圧回路により生成された内部発生電源電圧であることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の半導体装置。
【請求項８】
前記第２の領域に形成した第１の溝内の少なくとも一部の領域内に、複数の前記第２の溝型素子分離の深さを有する溝型素子分離を有することを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置。
【請求項９】
同一の半導体基板に第１の電源電圧で駆動する第１のＭＯＳ型トランジスタ素子および前記第１の電源電圧より高電圧である第２の電源電圧で駆動する第２のＭＯＳ型トランジスタ素子を混載する半導体装置の製造方法における溝型素子分離の形成に際し、
半導体基板の第１の領域上および第２の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、
前記第１および第２の領域の溝形成領域上を開口した溝型素子分離加工用の第１のマスクを形成する工程と、
前記第１のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去すると共に、前記半導体基板を所定の深さまでエッチングして第１の溝を形成する工程と、
前記第１のマスクを除去した後、前記第１の領域における前記第１の溝を覆うと共に、前記第２の領域に形成した第１の溝内の一部の領域を覆う第２のマスクを形成する工程と、
前記第２のマスクを用いて、自己整合的に前記第２の領域における前記第１の溝の開口部をさらにエッチングして第２の溝を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
同一の半導体基板に第１の電源電圧で駆動する第１のＭＯＳ型トランジスタ素子および前記第１の電源電圧より高電圧である第２の電源電圧で駆動する第２のＭＯＳ型トランジスタ素子を混載する半導体装置の製造方法における溝型素子分離の形成に際し、
半導体基板の第１の領域上および第２の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、
前記第１および第２の領域の溝形成領域上を開口した溝型素子分離加工用の第１のマスクを形成する工程と、
前記第１のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去すると共に、前記半導体基板を所定の深さまでエッチングして第１の溝を形成する工程と、
前記第１のマスクを除去した後、前記第１の領域における前記第１の溝を覆うと共に、前記第２の領域に形成した第１の溝を開口する第２のマスクを形成する工程と、
前記第２のマスクを用いて、自己整合的に前記第２の領域における前記第１の溝の開口部をさらにエッチングして第２の溝を形成する工程と、
前記第２の溝型素子分離の溝を埋め込む絶縁膜を堆積する工程と
を有し、前記第２の領域の溝形成領域は、分離すべき前記第２のＭＯＳ型トランジスタ素子間において、前記第２の溝を溝幅が前記絶縁膜の堆積膜厚の２倍未満の幅の複数個の溝に分離して形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に素子として高電圧駆動用ＭＯＳトランジスタと低電圧駆動用ＭＯＳトランジスタを混載した半導体装置とその溝型素子分離の製造方法に関するものである。
【背景技術】
【０００２】
近年、Ｆｌａｓｈメモリ混載ロジックの微細加工が進んでいる。ところで、Ｆｌａｓｈメモリ混載ロジックプロセスは、微細化された低電圧駆動用ＭＯＳトランジスタと、Ｆｌａｓｈメモリの書込み・消去に必要な１０Ｖ程度の高電圧駆動用ＭＯＳトランジスタを同一基板上に混載する必要があるところに、技術的困難さがある。
【０００３】
従来の半導体装置では、ＬＯＣＯＳ技術を用いた製造方法で、その製造方法は、第１のマスク工程により、低電圧駆動用トランジスタの素子分離形成を行い、次いで、第２のマスク工程により、素子分離の成長膜厚を変えている。（例えば、特許文献１参照）。
【０００４】
しかし、プロセスの微細化と共に溝の深さが同一である溝型素子分離を用いるようになってきており、溝型素子分離を用いたＦｌａｓｈメモリ混載ロジックの製造方法が求められている。
【０００５】
以下、従来の低電圧駆動用トランジスタと高電圧駆動用トランジスタを混載した半導体装置の製造方法について、図２０〜図３１の工程断面図を用いて説明する。
図２０は従来のＭＯＳトランジスタの製造方法における保護酸化膜形成工程を説明する図、図２１は従来のＭＯＳトランジスタの製造方法における溝形成工程を説明する図、図２２は従来のＭＯＳトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図、図２３は従来のＭＯＳトランジスタの製造方法における溝型素子分離形成工程を説明する図、図２４は従来のＭＯＳトランジスタの製造方法における第１ゲート酸化膜成長工程を説明する図、図２５は従来のＭＯＳトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図、図２６は従来のＭＯＳトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図、図２７は従来のＭＯＳトランジスタの製造方法におけるゲート形成工程を説明する図、図２８は従来のＭＯＳトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図２９は従来のＭＯＳトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図３０は従来のＭＯＳトランジスタの製造方法におけるサイドウォール形成工程を説明する図、図３１は従来のＭＯＳトランジスタの製造方法における高濃度拡散層形成工程を説明する図である。
【０００６】
図２０〜図３１において、１は半導体基板、２は保護酸化膜（ＳｉＯ２）、３は窒化膜（Ｓｉ３Ｎ４）、４は第１の溝加工用マスク、７は第１の溝型素子分離、９は第１ゲート酸化膜（ＳｉＯ２）、１０は低電圧駆動用トランジスタ領域の酸化膜除去用マスク、１１は低電圧駆動用トランジスタのゲート酸化膜（ＳｉＯ２）、１２は高電圧駆動用トランジスタのゲート酸化膜（ＳｉＯ２）、１３はゲート（Ｐｏｌｙ−Ｓｉ）、１４はゲート加工用マスク、１５は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク、１６は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、１７は低電圧駆動用トランジスタの低濃度拡散層形成用マスク、１８は低電圧駆動用トランジスタの低濃度拡散層、１９はサイドウォール、２０はソース・ドレインの高濃度拡散層である。
【０００７】
まず、図２０に示すように、半導体基板１上に保護酸化膜（ＳｉＯ２）２を１０ｎｍ、窒化膜（Ｓｉ３Ｎ４）３を２００ｎｍ成長する。
次に、図２１に示すように、第１の溝加工用マスク４をリソグラフィー技術により形成して、ドライエッチング技術により溝を形成し、その後、第１の溝加工用マスク４を除去する。
【０００８】
ここで、溝型素子分離用溝の深さは、低電圧駆動用トランジスタの低濃度拡散層深さ＋約０．１μｍ程度に設定する。例えば、拡散層深さが０．２５μｍの場合は、溝型素子分離用の溝深さは０．３５μｍ程度に設定される。
【０００９】
次に、図２２に示すように、形成された溝に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、埋め込み酸化膜（ＳｉＯ２）を堆積して埋め、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）技術により、基板表面を研磨して窒化膜３と埋め込み酸化膜を露出させる。
【００１０】
次に、図２３に示すように、露出した窒化膜３を除去し、第１の溝型素子分離７を形成する。その後、必要なイオン種の注入を行い、ウェルを形成する。
次に、図２４に示すように、保護酸化膜（ＳｉＯ２）２を除去し、第１ゲート酸化膜（ＳｉＯ２）９を成長させる。
【００１１】
次に、図２５に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク１０をリソグラフィー技術により形成し、低電圧駆動用トランジスタ領域における第１の酸化膜（ＳｉＯ２）９を除去する。
【００１２】
次に、図２６に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク１０を除去した後、低電圧駆動用トランジスタのゲート酸化膜１１と高電圧駆動用トランジスタのゲート酸化膜１２を、熱酸化により形成する。
【００１３】
次に、図２７に示すように、低電圧駆動用トランジスタのゲート酸化膜１１と高電圧駆動用トランジスタのゲート酸化膜１２の上にゲート（Ｐｏｌｙ−Ｓｉ）１３をＣＶＤ技術を用いて堆積する。その後、ゲート加工用マスク１４をリソグラフィー技術により形成し、ドライエッチング技術により、トランジスタのゲート加工を行い、ゲート加工用マスク１４を除去する。
【００１４】
次に、図２８に示すように、高電圧駆動用トランジスタの低濃度拡散層形成用マスク１５をリソグラフィー技術により形成し、高電圧駆動用トランジスタの低濃度拡散層１６をイオン注入技術により形成する。
【００１５】
次に、図２９に示すように、低電圧駆動用トランジスタの低濃度拡散層形成用マスク１７をリソグラフィー技術により形成し、低電圧駆動用トランジスタの低濃度拡散層１８をイオン注入技術により形成する。
【００１６】
次に、図３０に示すように、絶縁膜を半導体基板上に堆積させ、ドライエッチング技術により、サイドウォール１９を形成する。
次に、図３１に示すように、イオン注入技術によりソース・ドレインの高濃度拡散層２０を形成する。
【００１７】
その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁用の酸化膜（ＳｉＯ２）がＣＶＤ法により形成され、最後に、各素子の電極部の絶縁膜にコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより、所望の半導体装置を得る。
【特許文献１】特開平９−９７７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記従来の溝型素子分離の製造方法では、低電圧駆動用ＭＯＳトランジスタは、微細化の進展により、例えば、ゲート長が０．１８μｍレベルの低電圧駆動用のＭＯＳトランジスタ間の溝型素子分離の分離幅は０．１８μｍと求められ、これを精度よく加工するための素子分離の最適な深さは０．２５μｍ程度となる。その一方で、高電圧駆動用のＭＯＳトランジスタのソース・ドレイン拡散層は、１０Ｖ程度の耐圧を確保するために、０．２５μｍ程度の分離幅が必要であり、高電圧駆動用ＭＯＳトランジスタ間の溝型素子分離の深さは、０．３５μｍ程度が必要である。
【００１９】
ここで、低電圧駆動用ＭＯＳトランジスタと高電圧用ＭＯＳトランジスタの深さを同じ０．３５μｍにすると、低電圧駆動用トランジスタの溝型素子分離領域に結晶欠陥が誘発され、歩留を落としてしまう。
【００２０】
すなわち、求められる低電圧駆動用のＭＯＳトランジスタ間の溝型素子分離の深さと高電圧駆動用ＭＯＳトランジスタ間の溝型素子分離の深さに違いが必要となり、製造方法においても、共通のマスク工程で高電圧駆動用トランジスタ間の溝型素子分離と低電圧駆動用ＭＯＳトランジスタの溝型素子分離とを形成することは非常に困難なものとなる。
【００２１】
また、溝型素子分離は半導体回路において様々な幅が存在するが、溝を埋め込む酸化膜の堆積膜厚は、溝の底が一定深さの場合は、隣接する２個のトランジスタ間の溝型素子分離幅の２分の１以上の堆積膜厚を確保しなければ、溝型素子分離への埋め込み不良が発生してしまうという問題点があった。このことは、より深い溝型素子分離が必要な高電圧駆動用トランジスタ間の溝型素子分離において顕著になる。
【００２２】
例えば、０．１８μｍ混載Ｆｌａｓｈプロセスの場合、高電圧駆動用トランジスタ間の溝型素子分離に酸化膜を埋め込むとすると、溝型素子分離の幅は、高電圧駆動用トランジスタの低濃度拡散層が隣接するトランジスタに回り込まないように設定された３００ｎｍなので、その堆積膜厚は埋め込み酸化膜（ＳｉＯ２）＝６００ｎｍが必要である。一方、０．１８μｍ単体ＣＭＯＳプロセスにおいては、埋め込み酸化膜は５００ｎｍで十分である。これは、窒化膜膜厚＋溝型素子分離用の溝深さよりも厚く設定するという式から導かれる。すなわち、２００ｎｍ(窒化膜膜厚)＋２５０ｎｍ(溝型素子分離用の溝深さ)＋５０ｎｍ(次工程のＣＭＰで堆積膜を研磨して平坦化するために必要な膜厚)＝５００ｎｍとなる。
【００２３】
以上のように、この膜厚の違いは、下記２点の問題点を生じる。まず、０．１８μｍ単体ＣＭＯＳプロセスと異なるレシピを用いなければならなくなるため、拡散ラインにおいて、処理工程と処理時間が増大する。また、ＣＶＤ工程での処理、およびＣＭＰ工程での処理において、共通のマスク工程で高電圧駆動用トランジスタ間の溝型素子分離と低電圧駆動用ＭＯＳトランジスタの溝型素子分離とを形成することは非常に困難なものとなる。このことは、特にＦｌａｓｈ混載プロセスとＣＭＯＳプロセスの混流ラインの効率を大きく低下させる。
【００２４】
本発明は、このような従来の溝型素子分離方法の問題点に鑑み、処理工程が共通化でき、処理工程および処理時間を短縮できる０．１８μｍレベルのロジックとＦｌａｓｈメモリを混載できる溝型素子分離方法を提供することを目的とするものである。
【課題を解決するための手段】
【００２５】
上記の問題点を解決するために、本発明の請求項１記載の半導体装置は、同一の半導体基板に第１の電源電圧で駆動する第１のＭＯＳ型トランジスタ素子および前記第１の電源電圧より高電圧である第２の電源電圧で駆動する第２のＭＯＳ型トランジスタ素子を混載する半導体装置であって、前記第１のＭＯＳ型トランジスタ素子を分離する第１の溝型素子分離と、前記第２のＭＯＳ型トランジスタ素子を分離する第２の溝型素子分離とを有し、前記第２の溝型素子分離の少なくとも一部の溝の深さが前記第１の溝型素子分離の溝の深さよりも深いことを特徴とする。
【００２６】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記第２の溝型素子分離の幅は、前記第２の溝型素子分離の溝を埋め込む絶縁膜の堆積膜厚の２倍以上であることを特徴とする。
【００２７】
請求項３記載の半導体装置は、請求項１または請求項２のいずれかに記載の半導体装置において、前記第１の溝型分離素子の深さが、前記半導体基板の表面より０．３μｍ以下の深さであることを特徴とする。
【００２８】
請求項４記載の半導体装置は、請求項１または請求項２または請求項３のいずれかに記載の半導体装置において、前記第２のＭＯＳ型トランジスタ素子を分離するのに必要な所定の深さが、前記半導体基板の表面より０．３μｍ以上の深さであることを特徴とする。
【００２９】
請求項５記載の半導体装置は、請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置において、前記第１の電源電圧は３．６Ｖ以下であることを特徴とする。
【００３０】
請求項６記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置において、前記第２の電源電圧は８Ｖ以上であることを特徴とする。
【００３１】
請求項７記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の半導体装置において、前記第２の電源電圧は、前記第１の電源電圧をもとに前記半導体装置内部に構成された昇圧回路により生成された内部発生電源電圧であることを特徴とする。
【００３２】
請求項８記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置において、前記第２の領域に形成した第１の溝内の少なくとも一部の領域内に、複数の前記第２の溝型素子分離の深さを有する溝型素子分離を有することを特徴とする。
【００３３】
請求項９記載の半導体装置の製造方法は、同一の半導体基板に第１の電源電圧で駆動する第１のＭＯＳ型トランジスタ素子および前記第１の電源電圧より高電圧である第２の電源電圧で駆動する第２のＭＯＳ型トランジスタ素子を混載する半導体装置の製造方法における溝型素子分離の形成に際し、半導体基板の第１の領域上および第２の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、前記第１および第２の領域の溝形成領域上を開口した溝型素子分離加工用の第１のマスクを形成する工程と、前記第１のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去すると共に、前記半導体基板を所定の深さまでエッチングして第１の溝を形成する工程と、前記第１のマスクを除去した後、前記第１の領域における前記第１の溝を覆うと共に、前記第２の領域に形成した第１の溝内の一部の領域を覆う第２のマスクを形成する工程と、前記第２のマスクを用いて、自己整合的に前記第２の領域における前記第１の溝の開口部をさらにエッチングして第２の溝を形成する工程とを有することを特徴とする。
【００３４】
請求項１０記載の半導体装置の製造方法は、同一の半導体基板に第１の電源電圧で駆動する第１のＭＯＳ型トランジスタ素子および前記第１の電源電圧より高電圧である第２の電源電圧で駆動する第２のＭＯＳ型トランジスタ素子を混載する半導体装置の製造方法における溝型素子分離の形成に際し、半導体基板の第１の領域上および第２の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、前記第１および第２の領域の溝形成領域上を開口した溝型素子分離加工用の第１のマスクを形成する工程と、前記第１のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去すると共に、前記半導体基板を所定の深さまでエッチングして第１の溝を形成する工程と、前記第１のマスクを除去した後、前記第１の領域における前記第１の溝を覆うと共に、前記第２の領域に形成した第１の溝を開口する第２のマスクを形成する工程と、前記第２のマスクを用いて、自己整合的に前記第２の領域における前記第１の溝の開口部をさらにエッチングして第２の溝を形成する工程と、前記第２の溝型素子分離の溝を埋め込む絶縁膜を堆積する工程とを有し、前記第２の領域の溝形成領域は、分離すべき前記第２のＭＯＳ型トランジスタ素子間において、前記第２の溝を溝幅が前記絶縁膜の堆積膜厚の２倍未満の幅の複数個の溝に分離して形成することを特徴とする。
【００３５】
以上のように、本発明の半導体装置および半導体装置の製造方法によれば、処理工程が共通化でき、処理工程および処理時間を短縮できる０．１８μｍレベルのロジックとＦｌａｓｈメモリを混載できる溝型素子分離方法を提供することができる。
【発明の効果】
【００３６】
以上のように、本発明の半導体装置および半導体装置の製造方法によれば、特に、２個の高電圧駆動用トランジスタの間隔が、埋め込み酸化膜の堆積膜厚の２倍以上である場合に、素子分離の一部に、第１の溝型素子分離を用いることによって、埋め込み不良を防ぐことが可能となるため、処理工程が共通化でき、処理工程および処理時間を短縮できる０．１８μｍレベルのロジックとＦｌａｓｈメモリを混載できる溝型素子分離方法を提供することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
まず、本発明の実施の形態１について、図１および図２〜図１５の工程断面図を用いて説明する。
【００３８】
図１は０．１８μｍプロセスにおける高電圧駆動用のＭＯＳトランジスタと低電圧駆動用のＭＯＳトランジスタを同一基板上に形成した半導体装置の断面図である。
図１において、１は半導体基板、７は第１の溝型素子分離、８は第２の溝型素子分離、１１は低電圧駆動用トランジスタのゲート酸化膜、１２は高電圧駆動用トランジスタのゲート酸化膜、１３はゲート（Ｐｏｌｙ−Ｓｉ）、１６は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、１８は低電圧駆動用トランジスタの低濃度拡散層、１９はサイドウォール、２０はソース・ドレインの高濃度拡散層である。
【００３９】
図２は実施の形態１のＭＯＳトランジスタの製造方法における保護酸化膜形成工程を説明する図、図３は実施の形態１のＭＯＳトランジスタの製造方法における第１の溝形成工程を説明する図、図４は実施の形態１のＭＯＳトランジスタの製造方法における第２の溝形成工程を説明する図、図５は実施の形態１のＭＯＳトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図、図６は実施の形態１のＭＯＳトランジスタの製造方法における窒化膜露出工程を説明する図、図７は実施の形態１のＭＯＳトランジスタの製造方法における溝型素子分離形成工程を説明する図、図８は実施の形態１のＭＯＳトランジスタの製造方法における第１ゲート酸化膜成長工程を説明する図、図９は実施の形態１のＭＯＳトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図、図１０は実施の形態１のＭＯＳトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図、図１１は実施の形態１のＭＯＳトランジスタの製造方法におけるゲート形成工程を説明する図、図１２は実施の形態１のＭＯＳトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図１３は実施の形態１のＭＯＳトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図１４は実施の形態１のＭＯＳトランジスタの製造方法におけるサイドウォール形成工程を説明する図、図１５は実施の形態１のＭＯＳトランジスタの製造方法における高濃度拡散層形成工程を説明する図である。
【００４０】
図２〜図１５において、１は半導体基板、２は保護酸化膜（ＳｉＯ２）、３は窒化膜（Ｓｉ３Ｎ４）、４は第１の溝加工用マスク、５は第２の溝加工用マスク、６は埋め込み酸化膜（ＳｉＯ２）、７は第１の溝型素子分離、８は第２の溝型素子分離、９は第１ゲート酸化膜、１０は低電圧駆動用トランジスタ領域の酸化膜除去用マスク、１１は低電圧駆動用トランジスタのゲート酸化膜、１２は高電圧駆動用トランジスタのゲート酸化膜、１３はゲート（Ｐｏｌｙ−Ｓｉ）、１４はゲート加工用マスク、１５は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク、１６は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、１７は低電圧駆動用トランジスタの低濃度拡散層形成用マスク、１８は低電圧駆動用トランジスタの低濃度拡散層、１９はサイドウォール、２０はソース・ドレインの高濃度拡散層である。
【００４１】
まず、図２に示すように、半導体基板１上に保護酸化膜（ＳｉＯ２）２を１０ｎｍおよび窒化膜（Ｓｉ３Ｎ４）３を２００ｎｍ成長する。
次に、図３に示すように、第１の溝加工用マスク４をリソグラフィー技術により形成し、ドライエッチング技術により第１の溝を形成する。その後、第１の溝加工用マスク４を除去する。ここで、第１の溝型素子分離用の溝深さは、低電圧駆動用トランジスタの低濃度拡散層の深さ０．１８μｍに隣接するトランジスタへの拡散層の回り込みを防止するためのマージン（通常約０．０５μｍ）を見込んで０．２５μｍと設定する。また、これ以上の深さに加工すると、製品において結晶欠陥を誘発し歩留を落としてしまうため、０．３μｍ以下に設定しなければならない。このため０．２５μｍは妥当な設定となる。また、この設定値による耐圧を確保できるトランジスタの駆動電圧は、３．６Ｖ以下のトランジスタである。
【００４２】
次に、図４に示すように、第１の溝型素子分離となる領域をＳｉ基板を追加エッチングされないように保護し、第１の溝型素子分離の深さを保ち、また、第２の溝型素子分離に当たっては、幅広の第２の溝型素子分離形成領域において、第２の溝型素子分離の深さと第１の溝型素子分離の深さの差分に相当する埋め込み酸化膜（ＳｉＯ２）の堆積膜厚を減少させることを可能とする埋め込み対策を兼ねた第２の溝加工用マスク５をリソグラフィー技術により形成し、埋め込み対策用の第２の溝型素子分離を、ドライエッチング技術により形成する。その後、第２の溝加工用マスク５を除去する。ここで、第２の溝型素子分離用の溝深さは、０．３０μｍ(高電圧駆動用トランジスタの低濃度拡散層の深さ)＋０．０５μｍ(隣接するトランジスタへの拡散層の回り込みを防止するためのマージン)＝０．３５μｍと設定する。この値は、高電圧駆動用トランジスタの低濃度拡散層が、隣接するトランジスタの領域に回りこまないように設定されるべきであるため妥当と言える。すなわち、第２の溝型素子分離の深さは、隣接するトランジスタ間の耐圧を確保するために０．３μｍ以上に設定する必要があり、また、この設定値による耐圧を確保できるトランジスタの駆動電圧は、８Ｖ以上のトランジスタである。
【００４３】
次に、図５に示すように、形成された溝をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、埋め込み酸化膜（ＳｉＯ２）６を堆積して埋め込む。ここで、第２の溝型素子分離の中央部の埋め込み酸化膜（ＳｉＯ２）の堆積膜厚を、およそ窒化膜（Ｓｉ３Ｎ４）３の膜厚と溝型素子分離用の溝深さとを加えた膜厚に設定する。すなわち、２００ｎｍ＋２５０ｎｍ＋５０ｎｍ(次工程のＣＭＰで堆積膜を研磨して平坦化するために必要な膜厚)＝５００ｎｍに設定する。この設定膜厚は、０．１８μｍ単体ＣＭＯＳプロセスで設定されている堆積膜厚と同じ堆積膜厚(発明が解決しようとする課題に記載)である。すなわち、堆積膜厚の２倍以上の幅を持つ溝型素子分離用の溝において、第２の溝加工用マスクを用いて、溝の追加ドライエッチングを保護する製造方法を可能とし、さらに埋め込み不良に対する堆積膜厚のマージンを確保することができる。このため、堆積膜の膜厚をＣＭＯＳ単体プロセスと同じ膜厚に設定することを可能とした。このことにより、ＣＶＤ工程および、次工程のＣＭＰ工程にて、ＣＭＯＳプロセスとの同時処理を可能とし、処理工程および処理時間を短縮できる。
【００４４】
次に、図６に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）技術により、基板表面を研磨し、窒化膜３を露出させる。
次に、図７に示すように、露出した窒化膜３を除去し、第１の溝型素子分離７および第２の溝型素子分離８を形成する。その後、必要なイオン種の注入を行いウェル形成を行う。
【００４５】
次に、図８に示すように、保護酸化膜（ＳｉＯ２）２を除去し、第１ゲート酸化膜（ＳｉＯ２）９を成長させる。
次に、図９に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク１０をリソグラフィー技術により形成し、低電圧駆動用トランジスタ領域の酸化膜（ＳｉＯ２）２を除去し、その後、低電圧駆動用トランジスタ領域の酸化膜除去用マスク１０を除去する。
【００４６】
次に、図１０に示すように、低電圧駆動用トランジスタのゲート酸化膜１１と高電圧駆動用トランジスタのゲート酸化膜１２を、熱酸化により形成する。
次に、図１１に示すように、低電圧駆動用トランジスタのゲート酸化膜１１と高電圧駆動用トランジスタのゲート酸化膜１２の上にゲート（Ｐｏｌｙ−Ｓｉ）１３をＣＶＤ技術を用いて堆積し、その上にゲート加工用マスク１４をリソグラフィー技術により形成して、ドライエッチング技術によりトランジスタのゲート加工を行う。その後、ゲート加工用マスク１４を除去する。
【００４７】
次に、図１２に示すように、高電圧駆動用トランジスタの低濃度拡散層形成用マスク１５をリソグラフィー技術により形成し、高電圧駆動用トランジスタの低濃度拡散層１６をイオン注入技術により形成する。
【００４８】
次に、図１３に示すように、低電圧駆動用トランジスタの低濃度拡散層形成用マスク１７をリソグラフィー技術により形成し、低電圧駆動用トランジスタの低濃度拡散層１８をイオン注入技術により形成する。
【００４９】
次に、図１４に示すように、絶縁膜を半導体基板上に堆積させ、ドライエッチング技術により、サイドウォール１９を形成する。  
次に図１５に示すように、イオン注入技術により高濃度拡散層２０を形成する。
【００５０】
その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁用の酸化膜（ＳｉＯ２）がＣＶＤ法により形成され、次いで、各素子の電極部の絶縁膜にコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより半導体装置を得る。
【００５１】
以上から明らかなように、本発明の第１の実施の形態のごとき構造および製造方法によれば、すなわち、堆積膜厚の２倍以上の幅を持つ溝型素子分離用の溝において、第２の溝加工用マスクを用いて、溝の追加ドライエッチングを保護する製造方法を可能とし、さらに埋め込み不良に対する堆積膜厚のマージンを確保することができるので、高電圧駆動用トランジスタ領域において、２個のトランジスタの間隔が、堆積膜厚の２倍以上である領域で、絶縁膜埋め込み不良を解決できる。
（実施の形態２）
次に、本発明の実施の形態２について、図１６〜図１９の断面図を用いて説明する。
【００５２】
本発明の実施の形態１について、図１６〜図１９に示すような構造でも良い。
図１６は実施の形態２における中央部を深くした第２の溝型素子分離を有する半導体装置の断面図、図１７は実施の形態２における第１の溝型素子分離と同じ深さの第２の溝型素子分離を有する半導体装置の断面図、図１８は実施の形態２における第１の溝型素子分離のみで高電圧駆動用トランジスタの素子分離も行う半導体装置の断面図、図１９は実施の形態２における幅を狭くした第２の溝型素子分離を有する半導体装置の断面図である。
図１６〜図１８において、１は半導体基板、２は保護酸化膜（ＳｉＯ２）、３は窒化膜（Ｓｉ３Ｎ４）、６は埋め込み酸化膜（ＳｉＯ２）である。
【００５３】
図１６に示すように、高電圧駆動用トランジスタの領域において、２個のトランジスタ間の間隔が、堆積膜厚の２倍以上の幅を持つ場合、堆積膜厚の２倍以上の幅を持つ素子分離の中央部に第２の溝型素子分離深さを用いた溝型素子分離を、中央部以外は第１の溝型素子分離深さを用いた溝型素子分離という構造にすることにより、絶縁膜埋め込み不良を解決できる。また、隣接するトランジスタの拡散層の回り込みを防止することを可能とし、耐圧も確保することを可能とする。
【００５４】
図１７に示すように、高電圧駆動用トランジスタの領域において、２個のトランジスタ間の間隔が、堆積膜厚の２倍以上の幅を持つ場合、堆積膜厚の２倍以上の幅を持つ素子分離を第１の溝型素子分離深さを用いた溝型素子分離という構造にすることにより、絶縁膜埋め込み不良を解決できる。また、隣接するトランジスタの拡散層の回り込みを防止することを可能とし、耐圧も確保することを可能とする。
【００５５】
図１８に示すように、高電圧駆動用トランジスタの領域において、２個のトランジスタ間の間隔が、堆積膜厚の２倍以上の幅を持つ場合、堆積膜厚の２倍以上の幅を持つ溝型素子分離を作ることをせず、この領域では第１の溝型素子分離のみを用いることにより、絶縁膜埋め込み不良を解決できる。また、隣接するトランジスタの拡散層の回り込みを防止することを可能とし、耐圧も確保することを可能とする。
【００５６】
図１９において、１は半導体基板、２は保護酸化膜（ＳｉＯ２）、３は窒化膜（Ｓｉ３Ｎ４）、２０１は堆積した埋め込み酸化膜（ＳｉＯ２）である。
図１９に示すように、高電圧駆動用トランジスタ領域において、２個のトランジスタの間隔が、堆積膜厚の２倍以上である場合は、堆積膜厚の２倍以上の幅を持つ溝型素子分離を作ることをせず、この領域では第２の溝型素子分離を堆積膜厚の２倍未満の幅に設計してこの溝を複数個使用することにより、絶縁膜埋め込み不良を解決できる。また、このようにすれば、隣接するトランジスタの拡散層の回り込みを防止することができる。この構造・製造方法により、埋め込み不良と隣接するトランジスタ間の耐圧確保を可能とする。
【００５７】
以上、詳細に説明したように、本発明の半導体装置および半導体装置製造方法によれば、特に、２個の高電圧駆動用トランジスタの間隔が、埋め込み酸化膜の堆積膜厚の２倍以上である場合に、素子分離の一部に、第１の溝型素子分離を用いることによって、埋め込み不良を防ぐことが可能となるため、処理工程が共通化でき、処理工程および処理時間を短縮できる０．１８μｍレベルのロジックとＦｌａｓｈメモリを混載できる溝型素子分離方法を提供することができる。
【００５８】
なお、実施の形態１および２において、低電圧駆動用の電源電圧および高電圧駆動用の電源電圧は個別に外部から半導体装置内に供給される場合が多いが、外部からは低電圧駆動用の電源電圧のみ供給し、半導体装置内において周知の昇圧回路を用いて高電圧駆動用の電源電圧（内部発生電源電圧）を発生して高電圧駆動用トランジスタ領域に供給しても何ら問題はない。
【００５９】
このようにすれば、外部からの電源電圧供給は１本化されるため、半導体装置外部の周辺回路の構成が簡素化される。
【図面の簡単な説明】
【００６０】
【図１】０．１８μｍプロセスにおける高電圧駆動用のＭＯＳトランジスタと低電圧駆動用のＭＯＳトランジスタを同一基板上に形成した半導体装置の断面図
【図２】実施の形態１のＭＯＳトランジスタの製造方法における保護酸化膜形成工程を説明する図
【図３】実施の形態１のＭＯＳトランジスタの製造方法における第１の溝形成工程を説明する図
【図４】実施の形態１のＭＯＳトランジスタの製造方法における第２の溝形成工程を説明する図
【図５】実施の形態１のＭＯＳトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図
【図６】実施の形態１のＭＯＳトランジスタの製造方法における窒化膜露出工程を説明する図
【図７】実施の形態１のＭＯＳトランジスタの製造方法における溝型素子分離形成工程を説明する図
【図８】実施の形態１のＭＯＳトランジスタの製造方法における第１ゲート酸化膜成長工程を説明する図
【図９】実施の形態１のＭＯＳトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図
【図１０】実施の形態１のＭＯＳトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図
【図１１】実施の形態１のＭＯＳトランジスタの製造方法におけるゲート形成工程を説明する図
【図１２】実施の形態１のＭＯＳトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図
【図１３】実施の形態１のＭＯＳトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図
【図１４】実施の形態１のＭＯＳトランジスタの製造方法におけるサイドウォール形成工程を説明する図
【図１５】実施の形態１のＭＯＳトランジスタの製造方法における高濃度拡散層形成工程を説明する図
【図１６】実施の形態２における中央部を深くした第２の溝型素子分離を有する半導体装置の断面図
【図１７】実施の形態２における第１の溝型素子分離と同じ深さの第２の溝型素子分離を有する半導体装置の断面図
【図１８】実施の形態２における第１の溝型素子分離のみで高電圧駆動用トランジスタの素子分離も行う半導体装置の断面図
【図１９】実施の形態２における幅を狭くした第２の溝型素子分離を有する半導体装置の断面図
【図２０】従来のＭＯＳトランジスタの製造方法における保護酸化膜形成工程を説明する図
【図２１】従来のＭＯＳトランジスタの製造方法における溝形成工程を説明する図
【図２２】従来のＭＯＳトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図
【図２３】従来のＭＯＳトランジスタの製造方法における溝型素子分離形成工程を説明する図
【図２４】従来のＭＯＳトランジスタの製造方法における第１ゲート酸化膜成長工程を説明する図
【図２５】従来のＭＯＳトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図
【図２６】従来のＭＯＳトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図
【図２７】従来のＭＯＳトランジスタの製造方法におけるゲート形成工程を説明する図
【図２８】従来のＭＯＳトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図
【図２９】従来のＭＯＳトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図
【図３０】従来のＭＯＳトランジスタの製造方法におけるサイドウォール形成工程を説明する図
【図３１】従来のＭＯＳトランジスタの製造方法における高濃度拡散層形成工程を説明する図
【符号の説明】
【００６１】
１      半導体基板
２      保護酸化膜（ＳｉＯ２）
３      窒化膜（Ｓｉ３Ｎ４）
４      第１の溝加工用マスク
５      第２の溝加工用マスク
６      埋め込み酸化膜（ＳｉＯ２）
７      第１の溝型素子分離
８      第２の溝型素子分離
９      第１ゲート酸化膜（ＳｉＯ２）
１０      低電圧駆動用トランジスタ領域の酸化膜除去用マスク
１１      低電圧駆動用トランジスタのゲート酸化膜
１２      高電圧駆動用トランジスタのゲート酸化膜
１３      ゲート（Ｐｏｌｙ−Ｓｉ）
１４      ゲート加工用マスク
１５      高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
１６      高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
１７      低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
１８      低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
１９      サイドウォール
２０      ソース・ドレインの高濃度拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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