(57)【要約】【課題】  簡単な構成で高速化と内部電圧のモニタを実現した半導体集積回路装置を提供する。【解決手段】  外部端子から供給される電源電圧とは異なる内部電圧を形成して内部回路に供給する電圧発生回路と、ＪＴＡＧで規定されているＴＡＰコントローラと、通常動作では使用しない第１外部端子を備えた半導体集積回路装置において、上記ＴＡＰコントーラで制御されスイッチを設けて、上記内部電圧を上記第１外部端子を通して出力させるようにする。【選択図】    図１
2005057001.tif 000002
【特許請求の範囲】
【請求項１】
外部端子から供給される電源電圧を受け、上記電源電圧とは異なる内部電圧を形成する電圧発生回路と、
上記内部電圧で動作する内部回路と、
ＪＴＡＧで規定されているＴＡＰコントローラと、
通常動作では使用しない第１外部端子と、
上記ＴＡＰコントーラで制御され、上記内部電圧を上記第１外部端子を通して出力させるスイッチとを備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記ＴＡＰコントローラの外部端子は、１つのクロック端子と２つのデータ端子とからなり、
上記スイッチにより内部電圧を出力させる上記第１外部端子は、上記クロック端子であることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記２つのデータ端子は、ＭＯＳＦＥＴで構成されたプルアップ素子を備え、  上記スイッチにより内部電圧を出力させる上記第１外部端子は、上記２つのデータ端子のいずれか１つであり、上記ＭＯＳＦＥＴは上記内部電圧を出力させる動作のときにはオフ状態にされることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
上記電圧発生回路は、上記電源電圧を降圧する降圧電圧発生回路であり、
上記降圧電圧発生回路の出力ノードには、プロービング工程で使用される電圧モニタ用電極が設けられてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項２において、
上記ＴＡＰコントローラは、上記体集積回路装置の信号入力又は信号出力のための複数からなる外部端子のそれぞれに信号を設定し、及び上記外部端子に伝えられる信号を取り出すテストスキャン制御を行うものが用いられることを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
信号入力又は信号出力が行われる外部端子に接続された可変抵抗回路と、
外部端子に接続された抵抗素子の抵抗値に対応して上記可変抵抗回路の抵抗値を設定する可変抵抗制御回路とを備え、
上記スイッチにより内部電圧を出力させる上記第１外部端子は、上記抵抗素子が接続される外部端子であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、外部端子から供給される電源電圧とは異なる内部電圧を生成する内部電圧発生回路と、ＪＴＡＧで規定されているＴＡＰコントローラとを備えた半導体集積回路装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
外部端子から供給された電源電圧を内部で降圧したり、あるいは昇圧したりする内部電圧発生回路を備えた半導体集積回路装置においては、内部電圧が所望の電圧範囲に設定されているかをモニタするために外部端子から出力させる機能を設けることが便利である。この場合、内部電圧モニタ用の外部端子を設けると、外部端子数が増加してしまう。上記内部電圧をモニタする動作は、通常動作とは異なるテスト動作等の特殊動作モードにより行われることから、かかる特殊モードでは使用しないアドレス端子やデータ端子などを用いて出力させることが考えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のようにアドレス端子等の外部端子を内部電圧のモニタ用端子と共用すると、上記アドレス端子等の外部端子に選択的に上記内部電圧を出力させるＭＯＳＦＥＴのようなスイッチ素子を接続することが必要となる。しかしながら、スイッチ素子を構成するＭＯＳＦＥＴのソース，ドレイン拡散層が上記外部端子に接続されることなり、上記外部端子の寄生容量（入力容量）を増大させてしまう。高速動作が要求される半導体集積回路装置では、入力容量の容量値が制限されており、上記スイッチ等のような余分な回路素子を入力回路に接続することが困難となる。
【０００４】
この発明の目的は、簡単な構成で高速化と内部電圧のモニタを実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。外部端子から供給される電源電圧とは異なる内部電圧を形成して内部回路に供給する電圧発生回路と、ＪＴＡＧで規定されているＴＡＰコントローラと、通常動作では使用しない第１外部端子を備え、上記ＴＡＰコントーラで制御されるスイッチを設けて、上記内部電圧を上記第１外部端子を通して出力させるようにする。
【発明の効果】
【０００６】
簡単な構成で高速化と内部電圧のモニタを実現した半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る半導体集積回路装置に設けられる電圧モニタ部の一実施例の概略回路図が示されている。内部降圧電圧発生回路ＶＤＤＩＧは、外部端子から供給された電源電圧ＶＤＤを受け、トリミング信号により調整された内部降圧電圧ＶＤＤＩを発生させる。例えば、上記電源電圧ＶＤＤは、３．３Ｖのような電圧とされ、上記内部降圧電圧は２．０Ｖのような降圧された電圧とされる。上記内部降圧電圧発生回路ＶＤＤＩＧは、上記のような降圧動作を表現するためにトリミング信号によって制御される抵抗分圧回路として示されている。
【０００８】
内部降圧電圧ＶＤＤＩは、図示しない内部回路の動作電圧として与えられる。上記内部降圧電圧ＶＤＤＩは、プロービング工程において所望の電圧範囲内に納まるようにトリミングされる。このようなトリミング動作のために、内部電圧モニタパッドＭＰＤが設けられる。このモニタパッドＭＰＤは、上記内部降圧電圧発生回路ＶＤＤＩＧの出力端子に接続されており、プローブを上記モニタパッドＭＰＤに接触させて内部降圧電圧発生回路ＶＤＤＩＧの出力電圧ＶＤＤＩをモニタし、ヒューズ等により形成されたトリミング信号により抵抗トリミングを回路的に行って上記内部降圧電圧ＶＤＤＩの調整が行われる。
【０００９】
この実施例の半導体集積回路装置は、ＪＴＡＧ（Joint Test Action Group)で規定されているＴＡＰ（Test Access Port）コントローラ（以下、単にＴＡＰＣと略す。）を備えている。このＴＡＰＣは、本来は組み込みセルフテスト回路（ＢＩＳＴ）のために設けられるものであるが、この実施例では上記半導体集積回路装置がパッケージ封止された後においても、上記内部降圧電圧発生回路ＶＤＤＩＧにより形成された内部電圧ＶＤＤＩをモニタできるようにするためにも利用される。
【００１０】
この実施例では、上記ＴＡＰＣが通常動作では使用されないことと、ＴＡＰを構成する端子ＴＣＫ、ＴＭＳ及びＴＤＩのうち、クロック端子ＴＣＫにあっては、他の端子ＴＭＣやＴＤＩのようにプルアップ抵抗素子としてのＭＯＳＦＥＴＱ５やＱ６が接続されておらず、出力ハイインピーダンスであることに着目して、内部電圧モニタ出力用の外部端子として利用する。つまり、スイッチＳＷ１を設けて、上記内部降圧電圧発生回路ＶＤＤＩＧの出力端子と接続させる。上記端子ＴＣＫ、ＴＭＳ及びＴＤＩの各信号は、入力バッファ回路ＩＢ１、ＩＢ２及びＩＢ３を介して上記ＴＡＰＣに入力される。
【００１１】
特に制限されないが、この実施例の半導体集積回路装置は、上記電源電圧ＶＤＤを受けて、負電圧ＶＢＢを発生する基板電圧発生回路ＶＢＢＧを備えている。この負電圧ＶＢＢもモニタするために、スイッチＳＷ２が設けられて上記外部端子ＴＣＫから出力可能とされる。上記スイッチＳＷ１は、ＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦＥＴＱ２とが並列接続されたＣＭＯＳスイッチからなり、上記ＴＡＰＣで形成された制御信号Ｃ１がＮチャネルＭＯＳＦＥＴＱ１のゲートに供給され、インバータ回路Ｎ１により反転されてＰチャネルＭＯＳＦＥＴＱ２のゲートに供給される。上記スイッチＳＷ２も、同様にＮチャネルＭＯＳＦＥＴＱ３とＰチャネルＭＯＳＦＥＴＱ４とが並列接続されたＣＭＯＳスイッチからなり、上記ＴＡＰＣで形成された制御信号Ｃ２がＮチャネルＭＯＳＦＥＴＱ３のゲートに供給され、インバータ回路Ｎ１により反転されてＰチャネルＭＯＳＦＥＴＱ４のゲートに供給される。
【００１２】
この実施例では、上記インターフェイス回路ＪＴＡＧは、クロック端子ＴＣＫに同期し、モード設定信号ＴＭＳ及びテスト入力データＴＤＩ及びテスト出力データＴＤＯをシリアルに入出力する。同図では、ＴＤＯが省略されている。上記モード設定信号ＴＭＳにより、内部電圧ＶＤＤＩ又はＶＢＢを出力させるモードに設定することにより、スイッチＳＷ１又はＳＷ２をオン状態にして、上記端子ＴＣＫから内部電圧ＶＤＤＩ又はＶＢＢを出力させることができる。
【００１３】
この実施例では、クロック端子ＴＣＫに電圧モニタ用のスイッチＳＷ１、ＳＷ２が接続される。この結果、クロック端子ＴＣＫの入力容量の容量値が、上記スイッチＳＷ１，ＳＷ２が接続された分だけ大きくなる。しかしながら、テストモードにおいては、上記スイッチＳＷ１，ＳＷ２を接続することにより入力容量が大きくなることによる動作速度への制約が問題にならないようにすることができる。これにより、スイッチを追加するだけという簡単な構成で通常動作の高速化を図りつつ、内部電圧のモニタを実現することができる。
【００１４】
図２には、図１の内部降圧電圧発生回路ＶＤＤＩＧの一実施例の回路図が示されている。ＰチャネルＭＯＳＦＥＴＱ１４を通して直列抵抗Ｒに電流が供給され、直列抵抗Ｒの各接続点の電圧は、いずれか１つがＶＤＤＩトリミング信号ＶＴＲＩＭ＜３：０＞によりスイッチ制御されるスイッチＭＯＳＦＥＴＱ１５〜Ｑ１８を通して電圧比較回路を構成する一方の差動ＭＯＳＦＥＴＱ１１のゲートに伝えられる。他方の差動ＭＯＳＦＥＴＱ１０のゲートには、参照電圧ＶＲＥＦが供給される。これらの差動ＭＯＳＦＥＴＱ１０とＱ１１のソースには、定電流源Ｉｓが設けられ、ドレインには電流ミラー形態のＰチャネルＭＯＳＦＥＴＱ１２とＱ１３がアクティブ負荷回路として設けられる。
【００１５】
上記アクティブ負荷回路を構成するＭＯＳＦＥＴＱ１３が入力側とされて上記差動ＭＯＳＦＥＴＱ１１のドレインに接続され、ＭＯＳＦＥＴＱ１２が出力側として差動ＭＯＳＦＥＴＱ１０のドレインに接続される。上記差動回路の出力信号は、上記ＰチャネルＭＯＳＦＥＴＱ１４のゲートに伝えられる。電圧比較回路として動作する差動回路では、上記ＶＤＤＩトリミング信号ＶＴＲＩＭ＜３：０＞によりスイッチ制御される１つの内部降圧電圧ＶＤＤＩの分圧電圧と、基準電圧ＶＲＥＦとが等しくなるような内部降圧電圧ＶＤＤＩを形成する。これにより、内部降圧電圧ＶＤＤＩは、上記基準電圧ＶＲＥＦを上記分圧比の逆比倍にした電圧に設定される。
【００１６】
例えば、プロービング工程において、前記図１のモニタパッドＭＰＤにプローブ接触させて内部降圧電圧ＶＤＤＩをモニタしながら、上記ＪＴＡＧから上記ＶＤＤＩトリミング信号ＶＴＲＩＭ＜３〜０＞を変化させて所望の内部降圧電圧ＶＤＤＩが得られる１つのＶＤＤＩトリミング信号ＶＴＲＩＭを検出し、例えばヒューズ等を切断して上記探し出したＶＤＤＩトリミング信号ＶＴＲＩＭを固定的に設定する。そして、半導体集積回路装置の出荷時にＪＴＡＧを利用したテストモードにより、上記所望の内部降圧電圧ＶＤＤＩが得られる否かの試験のためや、ユーザーにおいて不良が発生したときに不良原因を解析するための手段として、上記内部降圧電圧ＶＤＤＩのモニタ出力が行われる。
【００１７】
図３には、この発明に係る半導体集積回路装置に設けられる電圧モニタ部の他の一実施例の概略回路図が示されている。この実施例では、内部降圧電圧発生回路ＶＤＤＩＧと内部昇圧電圧発生回路ＶＰＰＧとが設けられる。この内部昇圧電圧発生回路ＶＰＰＧは、外部端子から供給された電源電圧ＶＤＤを受け、トリミング信号により調整された内部昇圧電圧ＶＰＰを発生させる。例えば、上記電源電圧ＶＤＤは、３．３Ｖのような電圧とされ、上記内部昇圧電圧は５．０Ｖ程度のような昇圧された電圧とされる。上記内部昇圧電圧発生回路ＶＰＰＧは、後述するように、調整された昇圧電圧を表現するためにトリミング信号によって制御される抵抗分圧回路が示されている。
【００１８】
この実施例では、前記図１の実施例と同様な内部降圧電圧発生回路ＶＤＤＩＧも備えている。このような２つの内部電圧ＶＤＤＩ及びＶＰＰを同時に出力させるようにするために、端子ＴＣＫを上記内部降圧電圧ＶＤＤ１用に用い、ＴＭＳ（ＴＤＩでもよい）を利用するものである。ただし、プルアップＭＯＳＦＥＴＱ５は、モニタ出力動作のときに障害になるので、上記ＪＴＡＧにより内部電圧を出力させる動作モードのときに、上記ＭＯＳＦＥＴＱ５をオフ状態にするような制御信号Ｃ４が発生させられる。つまり、図１に示したようにＭＯＳＦＥＴＱ５のゲートに定常的に接地電位を供給するものではなく、上記制御信号Ｃ４をゲートに供給し、信号入力動作のときには制御信号Ｃ４をロウレベルにしてオン状態とし、電圧モニタ出力動作のときには制御信号Ｃ４をハイレベルにしてオフ状態にすればよい。また、プロービング工程での昇圧電圧の調整のためにモニタパッドＭＰＤ２が設けられる。
【００１９】
この実施例では、内部降圧電圧ＶＤＤＩのモニタパッドは、ＭＰＤ１のように区別される。内部電圧ＶＤＤＩ又は内部昇圧電圧ＶＰＰを出力させるモードに設定することにより、スイッチＳＷ１又はＳＷ３をオン状態にして、上記端子ＴＣＫとＴＭＳから内部電圧ＶＤＤＩとＶＰＰを同時あるいは選択的に出力させることができる。
【００２０】
図４には、図３の内部昇圧電圧発生回路ＶＰＰＧの一実施例の回路図が示されている。昇圧電圧ＶＰＰは直列抵抗Ｒにより分圧され、直列抵抗Ｒの各接続点の電圧は、いずれか１つがＶＰＰＩトリミング信号ＶＰＴＲＩＭ＜３：０＞によりスイッチ制御されるスイッチＭＯＳＦＥＴＱ２４〜Ｑ２７を通して電圧比較回路を構成する一方の差動ＭＯＳＦＥＴＱ２０のゲートに伝えられる。他方の差動ＭＯＳＦＥＴＱ２１のゲートには、参照電圧ＶＲＥＦが供給される。これらの差動ＭＯＳＦＥＴＱ２０とＱ２１のソースには、定電流源Ｉｓが設けられ、ドレインには電流ミラー形態のＰチャネルＭＯＳＦＥＴＱ２２とＱ２３がアクティブ負荷回路として設けられる。
【００２１】
この電圧比較回路は、前記図２の回路と同様であり、その出力信号は発振器の発振動作を制御するイネーブル端子Ｅに供給される。電圧比較回路は、参照電圧ＶＲＥＦに対してＶＰＰ分圧電圧が低いときには、ハイレベルの出力信号を形成して発振器の発振動作を指示する。これにより、発振器では正相出力Ｔと逆相出力Ｂからなる相補の発振パルスを出力する。発振パルスＢとＴは、ＭＯＳＦＥＴＱ３０〜Ｑ３５からなるレベルシフト回路によりＶＰＰレベルのパルスに変換される。
【００２２】
上記発振パルスＢはＮチャネルＭＯＳＦＥＴＱ３０のゲートに、発振パルスＴはＮチャネルＭＯＳＦＥＴＱ３３のゲートに伝えられる。これらのＭＯＳＦＥＴＱ３０とＱ３３のドレイン側にはゲートに定常的に電源電圧ＶＤＤが供給されたＮチャネルＭＯＳＦＥＴＱ３１、Ｑ３４を通して、ラッチ形態にされたＰチャネルＭＯＳＦＥＴＱ３２、Ｑ３５に接続される。上記ＭＯＳＦＥＴＱ３１とＱ３４は、ＭＯＳＦＥＴＱ３０、Ｑ３３がオフ状態にされたとき、そのドレインに直接昇圧電圧ＶＰＰが印加されないよう制限する。
【００２３】
上記レベルシフト回路によりレベルシフトされた相補パルスは、ゲート回路Ｇ１，Ｇ２及びインバータ回路Ｎ３によりＭＯＳＦＥＴＱ３６〜Ｑ４０からなる昇圧回路（チャージポンプ回路）を制御して、何回かのチャージポンプ動作によって最大で電源電圧ＶＤＤを２倍に昇圧した昇圧電圧ＶＰＰを得るものである。
【００２４】
発振器の出力Ｔがロウレベルで、Ｂがハイレベルのとき、ナンドゲート回路Ｇ１の出力信号はＶＰＰのようなハイレベルとなり、ＰチャネルＭＯＳＦＥＴＱ３８をオフ状態にする。このときインバータ回路Ｎ３はロウレベルとなり、ノアゲート回路Ｇ２の出力信号はハイレベルとなり、ＭＯＳＦＥＴＱ３６をオン状態にする。これにより、キャパシタＣＢの一方の電極は接地電位のようなロウレベルが与えられる。そして、上記ナンドゲート回路Ｇ１の出力信号のハイレベルによりＭＯＳＦＥＴＱ３９がオン状態となり、上記キャパシタＣＢの他方の電極には電源電圧ＶＤＤが与えられる。つまり、キャパシタＣＢには電源電圧ＶＤＤによりチャージアップされる。そして、上記レベルシフト回路の出力信号のＶＰＰに対応したハイレベルによりＰチャネルＭＯＳＦＥＴＱ４０はオフ状態になっている。
【００２５】
発振器の出力Ｔがハイレベルに、Ｂがロウレベルに変化すると、ナンドゲート回路Ｇ１の出力信号は、レベルシフトされた出力信号のハイレベルを待ってロウレベルに変化し、ＮチャネルＭＯＳＦＥＴＱ３９をオフ状態にし、ＰチャネルＭＯＳＦＥＴＱ３８をオン状態にする。また、上記出力Ｔがハイレベルによりゲート回路Ｇ２の出力信号がロウレベルに変化してＭＯＳＦＥＴＱ３６をオフ状態にしている。このため、上記ＰチャネルＭＯＳＦＥＴＱ３８のオン状態により上記キャパシタＣＢの一方の電極には電源電圧ＶＤＤが供給されて、他方の電極には２ＶＤＤのような昇圧電圧を発生させる。このとき、レベルシフト回路の出力信号のロウレベルにより、ＰチャネルＭＯＳＦＥＴＱ４０がオン状態となり、図示しないＶＰＰを保持する出力容量と上記キャパシタＣＢとのチャージシェアにより昇圧電圧ＶＰＰが形成される。
【００２６】
上記上記発振器の発振動作を、トリミング抵抗で形成された分圧電圧と基準電圧ＶＲＥＦとを受ける電圧比較回路の出力信号より間欠的に行うようにすることにより、上記基準電圧ＶＲＥＦを上記分圧比の逆比倍にした昇圧電圧を得ることができる。前記同様に、プロービング工程において、モニタパッドＭＰＤ２にプローブ接触させて昇圧電圧ＶＰＰをモニタしながら、上記ＪＴＡＧから上記ＶＰＰＩトリミング信号ＶＰＴＲＩＭ＜３〜０＞を変化させて所望の昇圧電圧ＶＰＰが得られる１つのＶＰＰトリミング信号ＶＰＴＲＩＭを検出し、例えばヒューズ等を切断して上記探し出したＶＰＰトリミング信号ＶＰＴＲＩＭを固定的に設定する。そして、半導体集積回路装置の出荷時にＪＴＡＧを利用したテストモードにより、上記所望の昇圧電圧ＶＰＰが得られる否かの試験のためや、ユーザーにおいて不良が発生したときに不良原因を解析するための手段として、上記昇圧電圧ＶＰＰのモニタ出力が行われる。
【００２７】
なお、内部電圧発生回路とてしての図１の負電圧発生回路ＶＢＢＧは、図示しないけれども、チャージポンプ回路により負電圧を形成するものである。つまり、発振器の発振パルス前半周期ではキャパシタの一方の電極に回路の接地電位を与え、他方の電極に電源電圧を与えてチャージアップし、後半周期では上記電源電圧が与えられた他方の電極に回路の接地電位を与えることにより、上記一方の電極から負電圧を形成し、それを負電圧を保持する負荷容量に伝えることにより負電圧を形成することができる。この場合でも、上記同様に抵抗トリミングと、発振器を間欠的に動作させればよい。
【００２８】
図５には、この発明が適用される半導体メモリの一実施例のチップレイアウト図が示されている。同図において、ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、メモリセルがアレー状に配置されたセルアレーであり、ＭＷＤはメインワードドライバである。また、ＣＫ／ＡＤＲ／ＣＮＴＬはクロック信号、アドレス信号、メモリ制御信号等の入力回路、ＤＩ／ＤＱはデータ入出力回路、Ｉ／Ｏはモード切り換え信号、テスト信号、ＤＣ信号等の入出力回路である。
【００２９】
この実施例の半導体メモリは、センタパッド方式の例を示しており、このためＣＫ／ＡＤＲ／ＣＮＴＬ回路、ＤＩ／ＤＱ回路及びＩ／Ｏ回路もチップの中央に位置している。また、ＲＥＧ／ＰＤＥＣはプリデコーダ等であり、ＤＬＬＣはクロックの同期化回路であり、ＪＴＡＧ／ＴＡＰはテスト回路であり、ＶＧは内部電源電圧発生回路である。Ｆuse はヒューズ回路であり、メモリアレー欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧等を発生する。前述した出力バッファはＤＩ／ＤＱ部に配置される。ＪＴＡＧ／ＴＡＰは、前記図１のような内部電圧をモニタするための回路が付加される。      
【００３０】
図６には、この発明に係る半導体メモリチップのテスト回路の一実施例の全体ブロック図が示されている。この実施例の半導体メモリのチップフロアプランは、長方形の半導体チップを長手方向の中央部に入出力回路Ｉ／Ｏ、制御回路を配置し、それを挟むようにメモリセルアレーが配置される。拡大して示されている上記中央部に設けられた外部端子に対応してスキャンフリップフロップ回路が配置される。
【００３１】
例えばフリップチップ型半導体集積回路装置に設けられる。このフリップチップ型半導体集積回路装置は、例えばそのチップのボンディングパッドから再配線を引き回し、再配線に接続されたバンプ電極をチップの表面にアレー（エリアアレー）状に配置し、かかるエリアアレー状に配置されたバンプ電極を表面保護膜から露出させる。
【００３２】
外部端子は、特に制限されないが、バンプ電極によって構成される。つまり、かかるバンプ電極は、実装基板の配線に接続される。このようなフリップチップ型半導体集積回路装置においては、バンプ電極は直接に実装基板に接続される端子であり、バンプ電極のみが露出されて基板表面に面実装される。このような面実装での接続をテストするために、ＪＴＡＧから上記スキャンフリップフロップ回路に所定のテストデータを設定し、それが基板の対応する配線に接続されているか否かのテストに用いられる。あるいは、実装された半導体メモリに正しく入力信号が供給されているかを上記スキャンフリップフロップ回路を介して外部に取り出すことができる。このようなテスト回路ＪＴＡＧが、前記図１のような内部電圧のモニタ出力機能に併用される。
【００３３】
図７には、この発明が適用される半導体メモリの一実施例のブロック図が示されている。同図において、ＸＡＤＲは行アドレス信号、ＹＡＤＲは列アドレス信号、ＤＩＮはデータ入力信号、ＣＴＲＬはメモリ制御信号であり、ＤＯＵＴはデータ出力信号である。また、ＸＤＥＣは行アドレスデコーダ、ＸＤＲは行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバ、ＭＣＡは複数のメモリセルがマトリクス状に配置されたメモリセルアレーである。またＹＤＥＣは列アドレスデコーダ、ＹＳＷは列アドレスに対応するビット線対を選択する列選択回路、ＤＩＯはメモリ制御信号ＣＴＲＬに基づいて、データ入力信号ＤＩＮを選択セルへ書き込む、または、選択セルの情報を増幅してデータ出力信号ＤＯＵＴを出力するデータ入出力回路である。上述した出力バッファはデータ入出力回路ＤＩＯ内に含まれる。
【００３４】
図８には、図７の半導体メモリのデータ入出力回路ＤＩＯ内の一実施例のブロック図が示されている。同図において、ＤＩＮはデータ入力信号（入力端子）、ＤＯＵＴはデータ出力信号（出力端子）である。また、ＤＩＢは入力バッファ、ＤＱＢは前記の出力バッファ、ＤＱＰＢは前記出力プリバッファである。
【００３５】
ＲＴＥはデータ入力信号を受信する端子の入力インピーダンスを調整するための抵抗であり、この実施例ではインピーダンス制御回路ＩＭＣＮＴＴが端子ＺＴに接続された抵抗ＲＴの抵抗値に基づいてＲＴＥの抵抗値を調整するようにしている。ＲＱＥはデータ出力信号を送信する出力端子ＯＵＴの出力インピーダンスを調整するための抵抗であり、例えば前記実施例における出力バッファＤＱＢのインピーダンスに相当する。この実施例ではインピーダンス制御回路ＩＭＣＮＴＱが端子ＺＱに接続された抵抗ＲＱの抵抗値に基づいてＲＱＥの抵抗値を調整するようにしている。
【００３６】
ＲＰＥはデータ出力信号スルーレートを調整するための抵抗であり、例えば上記例における出力プリバッファのインピーダンスに相当する。この実施例では、上記ＪＴＡＧ（Ｊoint  Ｔest Ａction Ｇroupが提案したＩＥＥＥ規格1149.1）を利用したスルーレート制御回路ＪＴＲＣＮＴがＪＴＡＧ入力信号（ＴＣＫ，ＴＭＳ，ＴＤＩ）に基づいてＲＰＥの抵抗値の調整もするようにしている。内部回路ＩＮＣＫＴは、読み出しデータを形成するリードアンプ（ハインアンプ）や書き込みデータを受けるライトアンプあるいはそれらを制御する制御回路等からなる。
【００３７】
この実施例の半導体メモリは、上記の外部抵抗ＲＱにより出力バッファＤＱＢの出力インピーダンスが設定され、入力端子には外部抵抗ＲＴに対応して抵抗値が設定される終端抵抗ＲＴＥが内蔵される。このため、かかる半導体メモリと実装基板上で伝送線路を通して接続されるプロセッサ等を含むシステムにおいて、上記伝送線路の特性インピーダンスに対応した抵抗値を持つ上記外部抵抗ＲＱ，ＲＴを接続することにより、出力バッファの出力インピーダンスを上記伝送線路に整合させ、入力端子ＤＩＮに接続される終端抵抗ＲＴＥと伝送線路の特性インピーダンスとを整合させることができる。
【００３８】
したがって、上記プロセッサ等により半導体メモリから読み出し動作を行うときに、出力端子ＤＯＵＴに接続される伝送線路を通して読み出し信号がプロセッサ等に伝えられるときに、仮にプロセッサ等の入力回路に終端抵抗が接続されないシステムにおいて発生する反射ノイズを上記出力バッファの出力インピーダンスＲＱＥにより吸収することができ、再反射ノイズをプロセッサ側に伝送しないから高速な読み出しが可能になる。プロセッサ等の入力回路に終端抵抗が設けられた場合でも、そのインピーダンス整合が不完全ときに発生するノイズを上記出力バッファの出力インピーダンスＲＱＥにより吸収することができるので、高速で安定したデータ転送が可能になる。
【００３９】
上記プロセッサ等により半導体メモリへ書き込み動作を行うときに、入力端子ＤＩＮに接続される終端抵抗ＲＴＥが伝送線路の特性インピーダンスと整合されているから高速な書き込み動作が可能になる。つまり、システム上において、外部端子に外付の終端抵抗を接続することなく、高速なデータ転送が可能となり、使い勝手のよい半導体メモリを実現することができる。
【００４０】
そして、上記端子ＺＱやＺＴは、通常動作では出力インピーダンスや入力インピーダンスに対応したに対応したほぼＶＤＤ／２のような直流電圧となる。それ故、前記図１や図３の実施例のような電圧モニタ用のスイッチを接続しても、メモリの高速動作に影響を与えない。したがって、かかる端子ＺＱやＺＴに前記図１又は図３の実施例のようなスイッチＳＷ１〜ＳＷ３を接続し、内部電圧のモニタ端子として利用するものであってもよい。この場合、内部電圧のモニタする動作は、製品出荷時や不良メモリの解析時であるので、上記外部端子ＲＱやＲＴを接続させる必要がない。そして、かかる端子ＲＱやＲＴに接続される内部回路とは、スイッチを設けて切断させて、上記電圧モニタ動作のときにはかかる端子ＲＱやＲＴがハイインピーダンス状態になるようにすればよい。
【００４１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、トリミング抵抗としては、ＭＯＳＦＥＴを用いるものであってもよい。この発明は、内部電圧を発生させる内部電圧発生回路を備えた各種半導体集積回路装置に広く利用できる。
【００４２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。外部端子から供給される電源電圧とは異なる内部電圧を形成して内部回路に供給する電圧発生回路と、ＪＴＡＧで規定されているＴＡＰコントローラと、通常動作では使用しない第１外部端子を備え、上記ＴＡＰコントーラで制御されスイッチを設けて、上記内部電圧を上記第１外部端子を通して出力させることにより、通常動作を行う入力回路の高速化と内部電圧のモニタを実現することができる。
【図面の簡単な説明】
【００４３】
【図１】この発明に係る半導体集積回路装置に設けられる電圧モニタ部の一実施例を示す概略回路図である。
【図２】図１の内部降圧電圧発生回路ＶＤＤＩＧの一実施例を示す回路図である。
【図３】この発明に係る半導体集積回路装置に設けられる電圧モニタ部の他の一実施例を示す概略回路図である。
【図４】図１の内部昇圧電圧発生回路ＶＰＰＧの一実施例を示す回路図である。
【図５】この発明が適用される半導体メモリの一実施例を示すチップレイアウト図である。
【図６】この発明に係る半導体メモリチップのテスト回路の一実施例を示す全体ブロック図である。
【図７】この発明が適用される半導体メモリの一実施例を示すブロック図である。
【図８】図７の半導体メモリのデータ入出力回路ＤＩＯ内の一実施例を示すブロック図である。
【符号の説明】
【００４４】
ＶＤＤＩＧ…内部降圧電圧発生回路、ＶＢＢＧ…基板電圧発生回路、ＳＷ１〜ＳＷ３…スイッチ、Ｑ１〜Ｑ４０…ＭＯＳＦＥＴ、Ｎ１〜Ｎ４…インバータ回路、ＩＢ１，ＩＢ２…入力バッファ、ＭＰＤ，ＭＰＤ１，ＭＰＤ２…内部電圧モニタパッド、Ｇ１，Ｇ２…ゲート回路、Ｒ…分圧抵抗、Ｉｓ…定電流源、
ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７…セルアレー、ＭＷＤ…メインワードドライバ、ＣＫ／ＡＤＲ／ＣＮＴＬ…入力回路、ＤＩ／ＤＱ…データ入出力回路、Ｉ／Ｏ…入出力回路、ＲＥＧ／ＰＤＥＣ…プリデコーダ等、ＤＬＬＣ…同期化回路、ＪＴＡＧ／ＴＡＰ…テスト回路、ＶＧ…内部電源電圧発生回路、Ｆuse …ヒューズ回路、ＶＲＥＦ…参照電圧発生回路、
ＸＡＤＲ…行アドレス信号、ＹＡＤＲ…列アドレス信号、ＸＤＥＣ…行アドレスデコーダ、ＸＤＲ…ワード線ドライバ、ＭＣＡ…メモリセルアレー、ＹＤＥＣ…列アドレスデコーダ、ＹＳＷ…列選択回路、ＤＩＯ…データ入出力回路、ＩＮＣＫＴ…内部回路、ＤＩＢ…データ入力バッファ、ＤＱＰＢ…出力プリバッファ、ＤＱＯ…出力バッファ、ＩＭＣＮＴＴ…インピーダンス制御回路、ＩＭＣＮＴＱ…インピーダンス制御回路、ＪＴＲＣＮＴ…スルーレート制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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