(57)【要約】【課題】  デコーダの多重検出をデジタル的な回路動作で、且つ、より簡単な構成の回路によって行うことができるＲＯＭのデコーダテスト回路装置を提供する。【解決手段】  テスト回路装置４７ｘｘのテスト制御回路４５は、テストモード時において、１つのテストアドレスが出力される１テスト期間中に８個のパルス信号φｘｘ０〜φｘｘ７を夫々異なるタイミングで出力し、ＮＯＲゲート４１（１〜８）により、それらのパルス信号とデコーダ１９（１〜８）のデコード信号との論理積をとる。そして、ＮＯＲゲート４１（１〜８）の出力信号をＮＯＲゲート４２に与え、その出力信号を反転して２段のシフトレジスタ４４をトリガする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＲＯＭのアドレスデコーダの機能をテストするためのテスト回路装置であって、
テストモード時に、２n個のｎビットデコーダをテストするため、１つのテストアドレスが出力される１テスト期間中に、２n個のパルス信号を夫々異なるタイミングで出力するテストパルス出力手段と、
前記２n個のｎビットデコーダの出力信号の１つと、前記テストパルス出力手段によって出力されるパルス信号の１つとの論理積をとる２n個の論理積ゲートと、
これら２n個の論理積ゲートの出力信号の論理和をとる論理和ゲートと、
ｍ段の（２≦ｍ≦２n）のシフトレジスタとで構成され、
前記シフトレジスタは、前記テストパルス出力手段によって２n個のパルス信号が出力される前にリセットされ、前記論理和ゲートの出力信号をトリガとして入力データのシフト動作を行なうことを特徴とするＲＯＭのデコーダテスト回路装置。
【請求項２】
前記テストパルス出力手段は、前記シフトレジスタの機能をテストするため、２n個のパルス信号を、夫々ｍ回連続で出力可能に構成されていることを特徴とする請求項１記載のＲＯＭのデコーダテスト回路装置。
【請求項３】
前記テストパルス出力手段と、前記論理積ゲートと、前記論理和ゲートとを、複数種類のデコーダについて夫々配置し、
前記複数種類のデコーダについて夫々設けられた第１論理和ゲートの出力信号と、複数種類のデコーダについて夫々テストを行う場合に夫々アクティブとなるテスト信号との論理積を夫々とる複数の論理積ゲートと、
これら複数の論理積ゲートによって出力される論理積信号の論理和をとり、その論理和信号を、前記シフトレジスタにトリガ信号として与える第２論理和ゲートとを備えたことを特徴とする請求項１又は２記載のＲＯＭのデコーダテスト回路装置。
【請求項４】
ＲＯＭのアドレスデコーダの機能をテストするためのテスト方法であって、
テストモード時に、２n個のｎビットデコーダをテストするため、１つのテストアドレスが出力される１テスト期間中に、２n個のパルス信号を夫々異なるタイミングで出力し、
前記２n個のｎビットデコーダの出力信号の１つと、前記テストパルス出力手段によって出力されるパルス信号の１つとの論理積をとり、
それら２n個の論理積ゲートの出力信号の論理和をとり、
ｍ段の（２≦ｍ≦２n）のシフトレジスタを、前記２n個のパルス信号が出力される前にリセットし、
前記シフトレジスタに、前記論理和信号をトリガとして入力データをシフトさせることを特徴とするＲＯＭのデコーダテスト方法。
【請求項５】
前記シフトレジスタ部分の機能をテストするため、２n個のパルス信号を、夫々ｍ回連続で出力することを特徴とする請求項４記載のＲＯＭのデコーダテスト方法。
【請求項６】
前記論理和をとる段階までを、複数種類のデコーダについて夫々行い、
複数種類のデコーダについて得られる論理和信号について、複数種類のデコーダについて夫々テストを行う場合に夫々アクティブとするテスト信号との論理積をとり、
その論理積結果について論理和をとったものを、前記シフトレジスタにトリガ信号として与えることを特徴とする請求項４又は５記載のＲＯＭのデコーダテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＯＭのアドレスデコーダの機能をテストするためのテスト回路装置及び方法に関する。
【背景技術】
【０００２】
ＲＯＭなどのメモリに内蔵されており、外部より与えられたアドレスに応じてメモリセルを選択するためにデコード信号を出力するデコーダ回路は、配線などにオープン不良が存在すると、異なるアドレスで同じメモリセルが選択されてしまう多重選択という不具合が発生する。この多重選択を検出するためのテストを行う場合、不具合によってビット線やワード線がハイインピーダンス状態になると、読み出しデータ値等がその前に実行されたサイクルの結果に依存することなどから、単純なデータの読み出しでは検出できない。そのため、不良の発生パターンを考慮したアドレス，データの組み合わせよりなるテストパターンを作成し、メモリセルの読み出しを行なってテストする必要がある
【０００３】
しかしながら、予め記憶すべきデータがあり、テスト時に任意の値を設定することができないマスクＲＯＭ等では、各ＲＯＭの内容に応じてテストパターンを用意する必要があり、そのテストパターンの作成に非常な労力が必要となってしまう。このような問題を解決する従来技術の１つとして、メモリセルの読み出しを行なうことなく、１つのアドレスを与えた場合に複数のデコーダが同時にデコード信号を出力する状態となる、所謂「多重選択」を検出する方式が検討されている。
【０００４】
例えば、特許文献１，２に開示されている技術は、図５に示すように、各デコーダ１の出力端子に夫々ゲートが接続されるＦＥＴ２を設け、多重選択が発生した場合には複数のＦＥＴ２が同時にオンするので、その電流変化をセンスアンプ３により検出するものである。また、特許文献３に開示されている技術は、図６に示すように、各デコーダ４に内蔵されているＦＥＴ（図示せず）が共通のノードＡに接続されている。そして、デコーダ４が、選択時には内部のＦＥＴをオンさせることで、多重選択時における共通ノードＡの電位変化を不良検出回路５によって検出するものである。
【０００５】
更に、特許文献４に開示されている技術は、図７に示すように、各デコーダ６に、一連のテスト動作において２回デコード信号が出力されたことを検出するための検出回路７を配置し、ＯＲゲート８によりそれらのＯＲをとることで多重選択を選択するものである。
【特許文献１】特開昭６４−６９１２４号公報
【特許文献２】特開平６−２０１７９２号公報
【特許文献３】特開２００２−１３３８９８号公報
【特許文献４】特開平９−３１２５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１〜３の技術はアナログ的な回路動作により検出を行なうものであるため、デバイスの特性ばらつきが直接検出動作に影響を与える。従って、安定した検出を行なうには回路定数などの調整を行なう必要があり、回路設計が困難となってしまう。また、特許文献４の技術は、多重選択を検出する回路７を各デコーダ６に１対１で設ける構成であるため、デコーダの規模が大きくなるに連れてテスト回路部の構成も大きくなってしまうという問題がある。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、デコーダの多重検出をデジタル的な回路動作で、且つ、より簡単な構成の回路によって行うことができるＲＯＭのデコーダテスト回路装置及び方法を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載のＲＯＭのデコーダテスト回路装置によれば、テストパルス出力手段は、テストモード時において、１つのテストアドレスが出力される１テスト期間中に２n個のパルス信号を夫々異なるタイミングで出力する。そして、２n個のｎビットデコーダが、前記テストアドレスに応じて適切にデコード信号を出力すれば、対応する論理積ゲートはアクティブ（真）となるのでシフトレジスタの初段は論理和ゲートを介してトリガされ、入力データをシフトする。
【０００９】
尚、ここでの「論理積」、「論理和」は入出力論理の正負を問わない。また、シフトレジスタの初段に与えられる入力データは、最終段によって出力されるテスト結果信号がアクティブ（多重選択発生）となったことを示すハイ，ロウ何れかのレベルを定義して与えれば良い。そして、シフトレジスタは、２n個のパルス信号が出力される前に毎回リセットされるので、デコーダの多重選択が発生しなければ最終段のテスト結果信号はインアクティブのままとなる。
【００１０】
一方、多重選択（例えば、「二重」とする）が発生した場合は、１つのテストアドレスが出力される１テスト期間中において、２つのデコーダが同時にデコード信号を出力するので、対応する２個の論理積ゲートが異なるタイミングでアクティブとなる。すると、シフトレジスタの初段と最終段（この場合、２段目）とは２回トリガされるため、初段の入力データは最終段より出力されてテスト結果信号がアクティブとなり、多重選択が検出される。従って、デコーダの多重選択をデジタル的な回路動作で確実に検出することができる。そして、多重選択検出用のシフトレジスタは、多重選択の検出範囲に対応して１つだけ設ければ良いので、デコーダの回路規模が大きくなったとしても、テスト回路装置の規模の増加を従来よりも抑制することができる。
【００１１】
請求項２記載のＲＯＭのデコーダテスト回路装置によれば、テストパルス出力手段が２n個のパルス信号を夫々ｍ回連続で出力した場合、シフトレジスタが正常であれば、その最終段においてテスト結果信号がアクティブとなる。従って、シフトレジスタの機能を簡単にテストすることができる。
【００１２】
請求項３記載のＲＯＭのデコーダテスト回路装置によれば、ＲＯＭにおける複数種類のデコーダ（例えば、ビット線デコーダとワード線デコーダなど）について、テストパルス出力手段と、（第１）論理積ゲートと、（第１）論理和ゲートとを夫々配置する。更に、（第２）論理積ゲートによって、第１論理和ゲートより出力される信号と夫々のテスト信号との論理積をとり、第２論理和ゲートによって各（第２）論理積ゲートの出力信号の論理和をとる。そして、前記出力信号をシフトレジスタにトリガ信号として与えれば、夫々のデコーダをテストするためのシフトレジスタを共通化できるので、テスト回路装置の規模の増加を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
（第１実施例）
以下、本発明をＮＯＲ型のデコーダを備えるマスクＲＯＭに適用した場合の第１実施例について図１乃至図３を参照して説明する。尚、以下では特に断らない限りＦＥＴはＮチャネルであり、ロジックゲート回路はＣＭＯＳ構成であるとする。図１は、マスクＲＯＭの電気的構成を示すものである。マスクＲＯＭ１は８ｋビット構成であり（簡単のため、１ワード×１ビットであるとする）、与えられるアドレスはＡ１２〜Ａ０の１３ビットである。
【００１４】
上位アドレス４ビット（Ａ１２〜Ａ９）は、ビット線２（１〜１６）（Ｙ０〜Ｙ１５）選択用のデコーダ３に与えられている。デコーダ３は、ソース側がプリチャージ用電源に接続され、ドレイン側がビット線２に接続されるように直列接続された５個のＰチャネルＦＥＴ４（１〜５）と、ドレインがビット線２に接続され、ソースがグランドに接続されるように並列接続された４個のＮチャネルＦＥＴ５（１〜４）を中心に構成されている。尚、表記が煩雑になることを避けるため、一部の符号を省略している。
【００１５】
これらの内、ＦＥＴ４（１〜４）とＦＥＴ５（１〜４）のゲートには、夫々アドレスＡ１２〜Ａ９が与えられる。ＦＥＴ４（５）のゲートには、ＮＯＲゲート６の出力端子が接続されており、ＮＯＲゲート６の一方の入力端子にはＮＯＴゲート７が接続されている。ＮＯＴゲート７の入力端子には、動作制御用のシステムクロック信号φsysが与えられている。また、ＮＯＲゲート６の他方の入力端子には、デコーダ３をテスト対象として選択するためのテスト信号ＴＥＳＴ＿Ｙが与えられている。
【００１６】
即ち、テスト信号ＴＥＳＴ＿Ｙがインアクティブ（ロウ）である通常動作時には、クロック信号φsysはゲート７，６を介してＦＥＴ４（５）のゲートに出力される。この時、デコーダ３（１）においてアドレスＡ１２〜Ａ９が何れも「０」であれば、ＦＥＴ４はクロック信号φがロウレベルのときに全てオン，ＦＥＴ５は全てオフとなるので、ビット線２（１）が選択されてプリチャージされるようになる。
【００１７】
メモリセルアレイ１０は、メモリセル１０Ｃを８×６４のマトリクス状に配置して構成されている。ビット線２には、メモリセルアレイ１０をなす８ビット単位の各セル列が、ＦＥＴで構成されるセレクトゲート１１（１〜６４）を介して接続される。セレクトゲート１１のゲート端子には、デコーダである７入力ＮＯＲゲート１２（１）によりデコード信号Ｘ（０〜６３）が出力されるようになっている。ＮＯＲゲート１２（１）の６つの入力端子にはアドレスＡ８〜Ａ３が夫々与えられており、残りの１つには、ＮＡＮＤゲート１３の出力端子が接続されている。
【００１８】
ＮＡＮＤゲート１３の一方の入力端子にはＲＯＭセレクト信号（チップセレクト信号）ＲＯＭＳが与えられており、他方の入力端子にはＯＲゲート１４の出力端子が接続されている。そして、ＯＲゲート１４の入力端子には、クロック信号φsysと、ＮＯＲゲート１２をテスト対象として選択するためのテスト信号ＴＥＳＴ＿Ｘが与えられている。即ち、テスト信号ＴＥＳＴ＿Ｘがインアクティブである通常動作時には、アドレスＡ８〜Ａ３が何れも「０」であり、且つ、ＲＯＭＳ＝Ｈ，クロック信号φsys＝Ｈ，の時に、デコーダ１３（１）よりハイレベルのデコード信号Ｘ０が出力されるようになっている。
【００１９】
デコーダ１９は、メモリセルアレイ１０のワード線２０にデコード信号ＸＸ（０〜７）を出力するものであり、３入力ＮＯＲゲート２１とＮＯＴゲート２２とで構成されている。ＮＯＲゲート２１の入力端子にはアドレスＡ２〜Ａ０が与えられており、ＮＯＲゲート２１の出力端子はＮＯＴゲート２２を介してワード線２０に接続されている。ワード線２０は、行方向に配列されている６４個のメモリセル１０Ｃのゲートに共通に接続されている。ここで、デコーダ１９（１）は、アドレスＡ２〜Ａ０が何れも「０」で与えられるとロウレベルのデコード信号ＸＸ０をワード線２０（０）に出力するようになっている。
【００２０】
そして、各ビット線２（１〜１６：Ｙ０〜Ｙ１５）は、４個の４入力ＮＯＲゲート２８（１〜４）の入力端子に夫々接続されており、ＮＯＲゲート２８の出力端子は４入力ＮＡＮＤゲート２９の入力端子に夫々接続されている。ＮＡＮＤゲート２９の出力端子は、ＮＯＴゲート３０を介して読出し用のデータバスライン３１に接続されている。ＮＯＴゲート３０は、ＲＯＭ読出し信号ＲＯＭＲが与えられるとイネーブルとなるように構成されている。即ち、ビット線２の電位レベルが反転されてデータバスライン３１に出力される。
【００２１】
また、８つの３ビットデコーダ１９（１〜８）の出力端子、即ち、８本のワード線２０（０〜７）は、８つのＮＯＲゲート（即ち、負論理入力の論理積ゲート）４１（１〜８）の入力端子の一方に夫々接続されており、それらのＮＯＲゲート４１（１〜８）の他方の入力端子には、テスト用のパルス信号φｘｘ０〜φｘｘ７が反転されて与えられている。そして、ＮＯＲゲート４１（１〜８）の出力端子は、８入力ＮＯＲゲート（論理和ゲート）４２の入力端子に夫々接続されており、そのＮＯＲゲート４２の出力端子は、ＮＯＴゲート４３を介して２段のシフトレジスタ４４を構成するフリップフロップ４４ａ及び４４ｂのクロック入力端子に接続されている。
【００２２】
Ｄフリップフロップ４４ａのＤ０入力端子はハイレベルに固定されており、Ｄフリップフロップ４４ｂのＤ１入力端子は、Ｄフリップフロップ４４ａのＱ０出力端子に接続されている。そして、Ｄフリップフロップ４４ｂのＱ１出力端子は、テスト結果信号Ｏｘｘを出力するようになっている。また、Ｄフリップフロップ４４ａ及び４４ｂのリセット入力端子には、リセット信号ＲＳＴが与えられている。
【００２３】
図２は、デコーダ１９のテスト用制御信号を出力するテスト制御回路（テストパルス出力手段）４５を示すものである。テスト制御回路４５は、外部よりコントロールレジスタ４６に所定の書込みが行われることでイネーブルとなり、システムクロックφsysに同期してテスト用のパルス信号φｘｘ０〜φｘｘ７及びリセット信号ＲＳＴを出力するようになっている。尚、パルス信号φｘｘ０〜φｘｘ７はテスト制御回路４５において反転して出力し、ＮＯＲゲート４１の入力端子に直接与えても良い。これらが、テスト回路装置４７ＸＸを構成している。
【００２４】
尚、同様に構成されたテスト回路装置４７Ｙが１６個の４ビットデコーダ３（１〜１６）について設けられており、テスト回路装置４７Ｘ（図示の都合上、詳細は省略）が６４個の６ビットデコーダ（ＮＯＲゲート）１２（１〜６４）について設けられている。但し、コントロールレジスタ４６は共通である。
【００２５】
次に、本実施例の作用について図３も参照して説明する。図３は、テスト回路装置４７ＸＸによるテスト動作を示すタイミングチャートである。図３（ａ）に示すテスト用のシステムクロックφsysに対して、その立下りから、図３（ｂ）に示すように１つのテストアドレスを与える１テスト期間が開始される。また、テスト制御回路４５は、システムクロックφsysの立下りでリセット信号ＲＳＴを出力し（図３（ｃ）参照）、Ｄフリップフロップ４４ａ及び４４ｂをリセットする。
【００２６】
ここで、３ビットのテストアドレス（Ａ２，Ａ１，Ａ０）が（０，０，１），（０，０，０）のように与えられる場合に、ＸＸ１デコーダ１９（２）の／Ａ０（Ａ０の反転）入力に対応するＮチャネルトランジスタがオープン故障している場合（図１の×印参照）を想定する。テスト期間（１）においてアドレス（０，０，１）が与えられた場合、図３（ｄ）に示すデコード信号ＸＸ０はインアクティブ（ハイ）となり、図３（ｅ）に示すデコード信号ＸＸ１はアクティブ（ロウ）となる。
【００２７】
そして、テスト制御回路４５は、システムクロックφsysの立下りから所定時間が経過すると、パルス信号φｘｘ０〜φｘｘ７を順次出力する（図３（ｇ）〜（ｉ）参照）。すると、パルス信号φｘｘ１が出力された時点でＮＯＴゲート４３の出力端子ＸＸ＿ＯＲはハイレベルとなり（図３（ｊ）参照）、Ｄフリップフロップ４４ａ及び４４ｂにトリガ信号が与えられる。この時、Ｄフリップフロップ４４ａのＱ０出力端子はハイレベルとなるが（図３（ｋ）参照）、Ｄフリップフロップ４４ｂのＱ１出力端子（＝Ｏｘｘ）はロウレベルのままである（図３（ｌ）参照）。
【００２８】
次に、テスト期間（２）においてアドレス（０，０，０）が与えられると、デコーダ１９（２）が正常であれば、デコード信号ＸＸ０だけがアクティブとなりデコード信号ＸＸ１はインアクティブとなるが、オープン故障があるとデコード信号ＸＸ１もアクティブとなってしまう（図３（ｄ），破線参照）。即ち、多重選択が発生することになる。
すると、パルス信号φｘｘ０が出力された時点と、パルス信号φｘｘ１が出力された時点との双方でＮＯＴゲート４３の出力端子ＸＸ＿ＯＲはハイレベルとなる（図３（ｊ），破線参照）。その結果、Ｄフリップフロップ４４ａ及び４４ｂにはトリガ信号が２回与えられるので、Ｄフリップフロップ４４ｂのＱ１出力端子はハイレベルとなり、テスト結果信号Ｏｘｘがアクティブ（ハイ）となる（図３（ｌ），破線参照）。従って、多重選択の発生が検出される。
【００２９】
尚、テスト回路装置４７Ｙ，４７Ｘの動作も基本的には同様であり、デコーダ３，１２のビット数に応じて、出力されるパルス信号φｙ０〜１５が１６個，パルス信号φｘ０〜６３が６４個となるだけである。また、テスト信号ＴＥＳＴ＿Ｙ，Ｘをアクティブにして、通常動作時に使用するクロックφsysは停止させる。
【００３０】
以上のように本実施例によれば、テスト回路装置４７ＸＸのテスト制御回路４５は、テストモード時において、１つのテストアドレスが出力される１テスト期間中に８個のパルス信号φｘｘ０〜φｘｘ７を夫々異なるタイミングで出力し、ＮＯＲゲート４１（１〜８）により、それらのパルス信号とデコーダ１９（１〜８）のデコード信号との論理積をとる。そして、ＮＯＲゲート４１（１〜８）の出力信号をＮＯＲゲート４２に与え、その出力信号を反転して２段のシフトレジスタ４４をトリガするようにした。
【００３１】
従って、デコーダ１９（１〜８）の多重選択をデジタル的な回路動作で確実に検出することができる。そして、多重選択検出用のシフトレジスタ４４は、多重選択の検出範囲、この場合、８つのデコーダ１９（１〜８）に対応して１つだけ設ければ良いので、デコーダの回路規模が大きくなったとしても、テスト回路装置の規模の増加を抑制することができる。
また、本実施例では、テスト回路装置４７Ｙ，４７Ｘ，４７ＸＸが独立しているので、アドレスの組み合わせを考慮することで各デコーダ３，１２，１９のテストを並行して行なうことが可能である。
【００３２】
（第２実施例）
図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第１実施例では、テスト回路装置４７Ｙ，４７Ｘ，４７ＸＸ毎に多重選択検出用のシフトレジスタ４４を持つ構成であったが、第２実施例は、各テスト回路装置４７Ｙ，４７Ｘ，４７ＸＸに使用するシフトレジスタ４４を共通化した構成とする。
【００３３】
即ち、テスト回路装置４７Ｙ，４７Ｘ，４７ＸＸに応じて配置されているＮＯＲゲート４２（ＸＸのみ図示，第１論理和ゲート）の出力端子は、ＮＯＴゲート４３Ｙ，４３Ｘ，４３ＸＸを介して３つのＡＮＤゲート（論理積ゲート）４８（１〜３）の一方の入力端子に夫々接続されており、ＡＮＤゲート４８（１〜３）の他方の入力端子には、テスト信号ＴＥＳＴ＿Ｙ，Ｘ，ＸＸが夫々与えられている。
【００３４】
そして、それら３つのＡＮＤゲート４８（１〜３）の出力端子は、３入力ＮＯＲゲート４９の入力端子に夫々接続されており、ＮＯＲゲート（第２論理和ゲート）４９の出力端子が、ＮＯＴゲート５０を介してシフトレジスタ４４のトリガ信号を与えるように構成されている。以上が、テスト回路装置５１を構成している。また、デコーダ１２におけるＮＡＮＤゲート１３は３入力ＮＡＮＤゲート５２に置き換わっており、増加した入力端子には、テスト信号ＴＥＳＴ＿Ｙの反転が与えられている。尚、テスト回路装置５１を備えるＲＯＭがマスクＲＯＭ５３となる。
【００３５】
以上のように第２実施例によれば、３種類のデコーダ３（Ｙ），１２（Ｘ），１９（ＸＸ）をテストする構成についてシフトレジスタ４４を共通化したので、第１実施例のように、テスト回路装置４７Ｙ，４７Ｘ，４７ＸＸを独立に構成する場合に比較して、テスト回路装置５１をより小型に構成することができる。
また、第２実施例の構成について、通常のデコード動作時に与える影響を考察すると、デコーダ線はＮＯＲゲート４１の１入力端子に接続されるだけであり、また、ＴＥＳＴ＿Ｙ，Ｘによってシステムクロックφsysの供給制御を行うだけであるから、動作速度が低下するというような影響は実質的に与えないと言える。
【００３６】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
シフトレジスタ４４による出力結果がアクティブとなった場合に、ＲＯＭ１内部にフラグを立てるようにして、テスト終了後にそのフラグの状態を読み出すことで結果を確認するように構成しても良い。
【００３７】
制御回路４５を、例えば、パルス信号φｘｘ０〜φｘｘ７を夫々２回連続で出力するように構成しても良い。斯様に構成すれば、シフトレジスタ４４が正常であれば、その最終段においてテスト結果信号がアクティブとなる。従って、シフトレジスタ４４の機能を簡単にテストすることができる。
シフトレジスタ４４の出力は、直接外部に出力するものに限らず、データバスを介して外部に出力しても良いし、必要に応じてマルチプレックス化しても良い。
【００３８】
ＮＯＲ型のＲＯＭに限ることなくＮＡＮＤ型のＲＯＭに適用しても良い。
メモリセルアレイのグランド側にもセレクトゲートが配置されている場合に、そのセレクトゲートについても同様のテスト回路を配置すれば良い。
デプレションタイプのＲＯＭに限ることなく、エンハンスメントタイプのＲＯＭに適用しても良い。
【００３９】
マスクＲＯＭに限ることなく、ＥＰＲＯＭ，ＥＥＰＲＯＭ，ＦＬＡＳＨＲＯＭなどのデコーダに適用しても良い。
シフトレジスタを３段以上として、３以上の多重選択を検出しても良い。
【図面の簡単な説明】
【００４０】
【図１】本発明を、ＮＯＲ型のデコーダを備えるマスクＲＯＭに適用した場合の第１実施例であり、テスト回路装置を中心とするマスクＲＯＭ内部の構成を示す図
【図２】ＸＸデコーダのテスト用制御信号を出力するテスト制御回路を示す図
【図３】テスト回路装置によるテスト動作を示すタイミングチャート
【図４】本発明の第２実施例を示す図１相当図
【図５】従来技術を示す図（その１）
【図６】従来技術を示す図（その２）
【図７】従来技術を示す図（その３）
【符号の説明】
【００４１】
図面中、１はマスクＲＯＭ，３，１２，１９はデコーダ、４１はＮＯＲゲート（論理積ゲート）、４２はＮＯＲゲート（第１論理和ゲート）、４４はシフトレジスタ、４４ａ及び４４ｂはフリップフロップ、４５はテスト制御回路（テストパルス出力手段）、４７Ｙ，４７Ｘ，４７ＸＸはテスト回路装置、４８はＡＮＤゲート（論理積ゲート）、４９はＮＯＲゲート（第２論理和ゲート）、５１はテスト回路装置、５３はマスクＲＯＭを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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