(57)【要約】【課題】  実装面積が小さく、かつ小型で安価な半導体装置を提供する。【解決手段】  本発明の半導体装置は、その内部に半導体素子を含むパッケージ（２２）と、リードフレームを備える。リードフレームは、半導体素子を搭載するフレーム部（４０）と、パッケージ（２２）の一側面から突出するリード部（２６）とから成る。半導体素子は、２つの電力用スイッチング半導体素子（３０，３２）と、それらを制御する制御用半導体素子（３８）を含む。リード部（２６）は、フレーム部（４０）の各フレーム（５０−５８）につなげられた複数のリードの列である。一方の電力用スイッチング素子（３２）を搭載し、かつ他方の電力用スイッチング半導体素子（３０）と電気的に接続されるフレーム（５２）につなげられたリード（Ｔｃ）が、その列の最端に配置される。【選択図】図３
2005150661.tif 000002
【特許請求の範囲】
【請求項１】
その内部に半導体素子を含むパッケージと、リードフレームとを備える半導体装置であって、
前記リードフレームは、
前記パッケージの内部において前記半導体素子を搭載するフレーム部と、
前記フレーム部につなげられ、前記パッケージの一側面から突出するリード部と
から成り、
前記パッケージは、その内部に、
第１の電力用スイッチング半導体素子と、
第２の電力用スイッチング半導体素子と、
前記第１の電力用スイッチング半導体素子と前記第２の電力用スイッチング半導体素子とを制御する単一の制御用半導体素子と
を含み、
前記第１の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第１の電極を有し、他方に第２の電極を有し、
前記第２の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第３の電極を有し、他方に第４の電極を有し、
前記制御用半導体素子は、２つの対向する主面を備え、その主面の一方に接地電極を有し、他方に複数の電極パッドを有し、
前記フレーム部は、
その表面に、前記第１の電力用スイッチング半導体素子を、その第１の電極が接するように搭載する第１のフレームと、
その表面に、前記第２の電力用スイッチング半導体素子を、その第３の電極が接するように搭載し、かつ前記第１のフレームに搭載された前記第１の電力用スイッチング半導体素子の第２の電極と電気的に接続される第２のフレームと、
前記第２のフレームに搭載された前記第２の電力用スイッチング半導体素子の第４の電極と電気的に接続される第３のフレームと、
その表面に、前記制御用半導体素子を、その接地電極が接するように搭載する第４のフレームと、
前記第４のフレームに搭載された前記制御用半導体素子の電極パッドの各々と電気的に接続される複数の第５のフレームと
を備え、
前記リード部は、前記フレーム部の各フレームにつなげられた複数のリードの列であり、
前記第２のフレームにつなげられた前記リードが、前記列の最端に配置される半導体装置。
【請求項２】
その内部に半導体素子を含むパッケージと、リードフレームとを備える半導体装置であって、
前記リードフレームは、
前記パッケージの内部において前記半導体素子を搭載するフレーム部と、
前記フレーム部につなげられ、前記パッケージの一側面から突出するリード部と
から成り、
前記パッケージは、その内部に、
第１の電力用スイッチング半導体素子と、
第２の電力用スイッチング半導体素子と、
前記第１の電力用スイッチング半導体素子と前記第２の電力用スイッチング半導体素子のそれぞれを制御する２つの制御用半導体素子と
を含み、
前記第１の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第１の電極を有し、他方に第２の電極を有し、
前記第２の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第３の電極を有し、他方に第４の電極を有し、
前記制御用半導体素子は、２つの対向する主面を備え、その主面の一方に接地電極を有し、他方に複数の電極パッドを有し、
前記フレーム部は、
その表面に、前記第１の電力用スイッチング半導体素子を、その第１の電極が接するように搭載する第１のフレームと、
その表面に、前記第２の電力用スイッチング半導体素子を、その第３の電極が接するように搭載し、かつ前記第１のフレームに搭載された前記第１の電力用スイッチング半導体素子の第２の電極と電気的に接続される第２のフレームと、
前記第２のフレームに搭載された前記第２の電力用スイッチング半導体素子の第４の電極と電気的に接続される第３のフレームと、
その表面に、前記制御用半導体素子のそれぞれを、その接地電極が接するように搭載する２つの第４のフレームと、
前記第４のフレームに搭載された前記制御用半導体素子の電極パッドの各々と電気的に接続される複数の第５のフレームと
を含み、
前記リード部は、前記フレーム部の各フレームにつなげられた複数のリードの列であり、
前記第２のフレームにつなげられた前記リードが、前記列の最端に配置される半導体装置。
【請求項３】
前記第４のフレームにつなげられた少なくとも１つの前記リードが、前記第３のフレームにつなげられた前記リードに隣接して配置される請求項１又は２に記載の半導体装置。
【請求項４】
請求項１又は３に記載の複数の半導体装置と、複数の前記半導体装置を実装する単一の実装基板とを備える半導体装置の実装体であって、
前記実装基板は、その１つの表面に、
各々の前記半導体装置の前記第１のフレームにつなげられた前記リードが接続される第１の配線と、
各々の前記半導体装置の前記第２のフレームにつなげられた前記リードが接続される複数の第２の配線と、
各々の前記半導体装置の前記第３のフレームにつなげられた前記リードが接続される第３の配線と
を備え、
前記第１の配線、及び前記第３の配線は、それぞれ、複数の前記半導体装置の配列方向に沿って延びた単一の配線である実装体。
【請求項５】
請求項１から３のいずれかに記載の半導体装置と、前記半導体装置を実装する実装基板とを備える半導体装置の実装体であって、
前記半導体装置の前記リードの列において、前記第１のフレームにつなげられた前記リードと、前記第３のフレームにつなげられた前記リードが隣接し、
前記実装基板は、その１つの表面に、
前記半導体装置の前記第１のフレーム、及び前記第３のフレームのそれぞれにつなげられた前記リードが接続される第１の配線と、
前記半導体装置の前記第２のフレームにつなげられた前記リードが接続される第２の配線と
を備える実装体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子とその半導体素子を制御する制御回路とを１つのパッケージに収めた半導体装置、及びその実装体に関する。
【背景技術】
【０００２】
パワーデバイスと、そのパワーデバイスを制御する制御回路とを１つのパッケージに収めたインテリジェントパワーモジュール（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ：以下、「ＩＰＭ」という。）が、インバータ回路等で多用されている。インバータ回路に用いられるＩＰＭは、例えば、ハーフブリッジを含むＩＰＭであり、パッケージとして、例えば、シングルインラインパッケージ（以下、「ＳＩＰ」という。）が用いられる。ＳＩＰ型ＩＰＭは、パッケージの一側面からリード部が突出しており、プリント基板に対する実装面積が小さいという利点がある。
【０００３】
以下に、ハーフブリッジを含む従来のＳＩＰ型ＩＰＭの構成を説明する。インバータ回路に用いられる、ハーフブリッジを含むＩＰＭは、そのパッケージ内に、直列接続された２個のパワースイッチングデバイスと、それらを制御する集積回路（ＩＣ）チップ（以下、「制御ＩＣ」という。）とを備える。それらの半導体素子は、リードフレームのフレーム部に搭載される。また、ＳＩＰであれば、リードフレームのリード部が、パッケージの一側面から外部に突出する。インバータ回路におけるパワースイッチングデバイスとしては、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下、「ＩＧＢＴ」という。）が主流であるため、以下では、パワースイッチングデバイスとしてＩＧＢＴを使用した場合について説明する。
【０００４】
ＩＧＢＴ素子は、対向する２つの表面（以下、「主面」という。）を備え、それらの主面の一方に、コレクタ電極を有し、他方に、エミッタ電極及びゲート電極を有する。ＩＧＢＴ素子は、フレーム部を構成するフレームの１つに搭載される。ＩＧＢＴ素子は、そのコレクタ電極がフレームの表面に接するように、フレームに搭載される。一方、制御ＩＣは、対向する２つの表面（主面）を備え、それらの主面の一方に、接地電極を有し、他方に、複数のボンディングパッドを有する。制御ＩＣは、その接地電極がフレームの表面に接するように、フレームに搭載される。
【０００５】
リードフレームのフレーム部は、第１のＩＧＢＴ素子を搭載する第１のフレームと、第２のＩＧＢＴ素子を搭載し、かつボンディングワイヤによって第１のＩＧＢＴ素子のエミッタ電極に接続される第２のフレームと、ボンディングワイヤによって第２のＩＧＢＴ素子のエミッタ電極に接続される第３のフレームと、制御ＩＣを搭載する第４のフレームと、ボンディングワイヤによって、制御ＩＣの複数のボンディングパッドに接続される複数の第５のフレームとを備える。それらのフレームは、それぞれ、パッケージ外部のリード部を構成する各リードにつなげられる。
【０００６】
第１のフレームに接続されるリードは、インバータ回路のＰ側直流端子に接続される端子（以下、「Ｐ端子」という。）であり、第３のフレームに接続されるリードは、インバータ回路のＮ側直流端子に接続される端子（以下、「Ｎ端子」という。）である。また、第２のフレームに接続されるリードは、第１のＩＧＢＴ素子のエミッタ電極と、第２のＩＧＢＴ素子のコレクタ電極の接続点に接続されるセンター端子（Ｔｃ）である。従来のＳＩＰ型ＩＰＭでは、通常、センター端子が、Ｐ端子とＮ端子の間に配置される（例えば、特許文献１参照。）。
【０００７】
また、従来の半導体モジュールには、Ｕ相、Ｖ相、及びＷ相の交流側出力端子（センター端子に相当する。）が、２つの直流側端子（Ｐ端子及びＮ端子に相当する。）と並ぶことなく全く別の位置に配置されるもの、又はそれらの直流端子と並んでその列の最端に配置されるものがある（例えば、特許文献２−５参照。）。
【０００８】
ハーフブリッジを含むＳＩＰ型ＩＰＭを用いて三相インバータを構成する場合、３個のＩＰＭを使用するので、各々のＩＰＭのＰ端子、及びＮ端子を、互いに接続する必要がある。また、各々のＩＰＭのセンター端子を、負荷への出力端子Ｕ、Ｖ、Ｗとして、外部と接続する必要がある。これらの場合、ＩＰＭのリードは、プリント基板上に配置された電極を介して、互いに又は外部と接続される。
【特許文献１】特開２０００−１９６００９号公報
【特許文献２】特開平８−２２７９６９号公報
【特許文献３】特開平７−２９７３６２号公報
【特許文献４】特開２０００−３０８３６４号公報
【特許文献５】特開平９−３０８２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
センター端子がＰ端子とＮ端子との間に配置されているとき、プリント基板上において、センター端子に接続される銅箔導体（すなわち、出力用銅箔導体。以下、「Ｔｃ銅箔導体」という。）を、Ｐ端子に接続される銅箔導体（以下、「Ｐ銅箔導体」という。）と、Ｎ端子に接続される銅箔導体（以下、「Ｎ銅箔導体」という。）との間に配置する必要がある。しかし、Ｐ銅箔導体、及びＮ銅箔導体は、通常、大きな電流を流す必要性から、その幅が広く作成されるため、プリント基板上で、Ｔｃ銅箔導体をＰ銅箔導体及びＮ銅箔導体に挟まれた位置から迂回させるか、そうでなければ、両面基板や多層基板等の高価なプリント基板を採用しなければならないという問題があった。
【００１０】
さらに、センター端子がＰ端子とＮ端子との間に配置されているとき、Ｔｃ銅箔導体は、Ｐ端子とＴｃ端子との間、又はＴｃ端子とＮ端子との間に配置されなければならず、その場合は、ＩＰＭのＰ端子、Ｔｃ端子、Ｎ端子の端子間寸法を大きくとって、ＩＰＭの横寸法を大きくするか、リード部のフォーミングをしなければならないといった問題があった。
【００１１】
以上により、従来の半導体装置をプリント基板に実装する際には、プリント基板上の配線が複雑になってプリント基板上で大きな面積を占有する、及びＩＰＭの寸法が大きくなるという問題が生じ、半導体装置の実装面積が大きくなるという問題があった。
【００１２】
本発明の目的は、実装面積が小さく、かつ小型で安価な半導体装置を提供すること、及びそのような半導体装置が実装された実装体を提供することである。
【課題を解決するための手段】
【００１３】
本発明による半導体装置は、その内部に半導体素子を含むパッケージと、リードフレームとを備える半導体装置である。この半導体装置において、前記のリードフレームは、前記のパッケージの内部において前記の半導体素子を搭載するフレーム部と、前記のフレーム部につなげられ、前記のパッケージの一側面から突出するリード部とから成る。前記のパッケージは、その内部に、第１の電力用スイッチング半導体素子と、第２の電力用スイッチング半導体素子と、前記の第１の電力用スイッチング半導体素子と前記の第２の電力用スイッチング半導体素子とを制御する単一の制御用半導体素子とを含む。前記の第１の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第１の電極を有し、他方に第２の電極を有し、前記の第２の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第３の電極を有し、他方に第４の電極を有し、前記の制御用半導体素子は、２つの対向する主面を備え、その主面の一方に接地電極を有し、他方に複数の電極パッドを有する。前記のフレーム部は、その表面に、前記の第１の電力用スイッチング半導体素子を、その第１の電極が接するように搭載する第１のフレームと、その表面に、前記の第２の電力用スイッチング半導体素子を、その第３の電極が接するように搭載し、かつ前記の第１のフレームに搭載された前記の第１の電力用スイッチング半導体素子の第２の電極と電気的に接続される第２のフレームと、前記の第２のフレームに搭載された前記の第２の電力用スイッチング半導体素子の第４の電極と電気的に接続される第３のフレームと、その表面に、前記の制御用半導体素子を、その接地電極が接するように搭載する第４のフレームと、前記の第４のフレームに搭載された前記の制御用半導体素子の電極パッドの各々と電気的に接続される複数の第５のフレームとを備える。前記のリード部は、前記のフレーム部の各フレームにつなげられた複数のリードの列であり、前記の第２のフレームにつなげられた前記のリードが、前記の列の最端に配置される。
【発明の効果】
【００１４】
本発明の半導体装置によれば、その内部に半導体素子を含むパッケージと、リードフレームとを備える半導体装置であって、リードフレームは、パッケージの内部において半導体素子を搭載するフレーム部と、フレーム部につなげられ、パッケージの一側面から突出するリード部とから成り、パッケージは、その内部に、第１の電力用スイッチング半導体素子と、第２の電力用スイッチング半導体素子と、第１の電力用スイッチング半導体素子と第２の電力用スイッチング半導体素子とを制御する単一の制御用半導体素子とを含み、第１の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第１の電極を有し、他方に第２の電極を有し、第２の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第３の電極を有し、他方に第４の電極を有し、制御用半導体素子は、２つの対向する主面を備え、その主面の一方に接地電極を有し、他方に複数の電極パッドを有し、フレーム部は、その表面に、第１の電力用スイッチング半導体素子を、その第１の電極が接するように搭載する第１のフレームと、その表面に、第２の電力用スイッチング半導体素子を、その第３の電極が接するように搭載し、かつ第１のフレームに搭載された第１の電力用スイッチング半導体素子の第２の電極と電気的に接続される第２のフレームと、第２のフレームに搭載された第２の電力用スイッチング半導体素子の第４の電極と電気的に接続される第３のフレームと、その表面に、制御用半導体素子を、その接地電極が接するように搭載する第４のフレームと、第４のフレームに搭載された制御用半導体素子の電極パッドの各々と電気的に接続される複数の第５のフレームとを備え、リード部は、フレーム部の各フレームにつなげられた複数のリードの列であり、第２のフレームにつなげられたリードが、列の最端に配置されるので、実装面積が小さく、かつ小型で安価な半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１５】
以下に、添付の図面を参照して、本発明の実施の形態について説明する。
本発明による半導体装置は、半導体素子と、その半導体素子を制御する制御回路とを１つのパッケージに収めたインテリジェントパワーモジュール（ＩＰＭ）である。実施の形態１及び実施の形態２では、インバータ回路に用いられるＩＰＭを例に挙げて、そのＩＰＭの構成及び動作を説明する。
【００１６】
図１は、一般的なインバータ回路におけるインバータ部の構成を示す。インバータ部では、コンバータ部及び整流部を通して出力される直流電圧を交流電圧に変換して、その交流電圧を負荷（図１では、Ｍで表される。）に出力する。図１に示されるように、インバータ部１０は、６個のパワースイッチングデバイス１２と、各々のパワースイッチングデバイス１２を駆動させる６個の制御回路１４と、各々のパワースイッチングデバイス１２に逆並列に接続されたフリーホイールダイオード（ＦＷＤ）１６とを備える。ここで、パワースイッチングデバイス１２とは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。図１に示されるように、インバータ部１０は、２個のＩＧＢＴ１２が直列接続されて構成される１相のハーフブリッジ１８を３相分含む。実施の形態１及び実施の形態２による半導体装置は、単相ハーフブリッジ１８を含むＩＰＭである。
【００１７】
実施の形態１．
図２は、本発明の実施の形態１による半導体装置の概観図である。図２に示されるように、本実施の形態による半導体装置２０は、半導体素子がシングルインラインパッケージ（ＳＩＰ）に収められた構成をしており、パッケージ２２と、そのパッケージ２２の一側面から突出した直線状に並ぶ複数のリード２４から成るリード部２６とを備える。リード部２６は、パッケージ２２内の半導体素子と外部との接続を可能にし、半導体装置２０がプリント基板に実装されるとき、プリント基板上の配線に接続される。
【００１８】
図３は、パッケージ２２内部の部品接続を示す平面図であり、図４は、図３に対応する、半導体装置２０の回路構成を示す図である。図３及び図４に示されるように、本実施の形態による半導体装置２０は、２個のＩＧＢＴ３０，３２と、２個のＦＷＤ３４，３６と、それらのＩＧＢＴ３０，３２及びＦＷＤ３４，３６を制御する単一の制御回路（制御ＩＣ）３８とを備える。図３に示されるように、パッケージ２２の内部において、ＩＧＢＴ等の半導体素子は、リードフレームのフレーム部４０に搭載される。リードフレームのリード部２６は、外部端子列として、パッケージ２２の外部に突出する。フレーム部４０は、パッケージ２２の内部において、第１のＩＧＢＴ３０と第１のＦＷＤ３４とを搭載する第１のフレーム５０と、第２のＩＧＢＴ３２と第２のＦＷＤ３６とを搭載する第２のフレーム５２と、第２のフレーム５２に搭載された半導体素子（第２のＩＧＢＴ３２、及び第２のＦＷＤ３６）に電気的に接続される第３のフレーム５４と、制御ＩＣ３８を搭載する第４のフレーム５６と、第４のフレーム５６に搭載された制御ＩＣ３８の複数のボンディングパッドと電気的に接続される複数の第５のフレーム５８とを備える。フレーム５０，５２，５４，５６，５８は、それぞれ、リード部２６における各々のリードにつなげられる。
【００１９】
ＩＧＢＴ素子３０，３２は、それぞれ、対向する２つの表面（主面）を備える。そして、それらの主面の一方には、コレクタ電極（Ｃ）が設けられ、他方には、エミッタ電極（Ｅ）が設けられる。また、ＩＧＢＴ素子３０，３２は、それぞれ、エミッタ電極（Ｅ）が設けられた側の主面上にゲート電極（Ｇ）６０，６２を備える。第１のＩＧＢＴ３０は、そのコレクタ電極（Ｃ）がフレーム５０に接触するように、フレーム５０に搭載され、第２のＩＧＢＴ３２は、そのコレクタ電極（Ｃ）がフレーム５２に接触するように、フレーム５２に搭載される。すなわち、フレーム５０及びフレーム５２は、それぞれ、ＩＧＢＴ素子３０のコレクタ電極及びＩＧＢＴ素子３２のコレクタ電極と同電位になる。
【００２０】
ＦＷＤ３４，３６として動作するダイオード素子は、それぞれ、対向する２つの表面（主面）を備える。それらの主面の一方は、カソード電極（Ｋ）を有し、他方は、アノード電極（Ａ）を有する。第１のＦＷＤ３４は、そのカソード電極（Ｋ）がフレーム５０に接触するように、フレーム５０に搭載され、第２のＦＷＤ３６は、そのカソード電極（Ｋ）がフレーム５２に接触するように、フレーム５２に搭載される。すなわち、ＦＷＤ３４のカソード電極、及びＦＷＤ３６のカソード電極は、ＩＧＢＴ素子３０のコレクタ電極及びＩＧＢＴ素子３２のコレクタ電極と同電位になる。
【００２１】
第１のフレーム５０、第２のフレーム５２、及び第３のフレーム５４は、並んで配置される。第１のフレーム５０と第２のフレーム５２は、互いに隣接して位置され、第２のフレーム５２と第３のフレーム５４は、互いに隣接して位置される。第１のフレーム５０におけるＩＧＢＴ素子３０のエミッタ電極（Ｅ）、及びＦＷＤ３４のアノード電極（Ａ）は、それぞれ、複数のボンディングワイヤ７０、及びボンディングワイヤ７２によって、第２のフレーム５２の主面に接続される。また、第２のフレーム５２におけるＩＧＢＴ素子３２のエミッタ電極（Ｅ）、及びＦＷＤ３４のアノード電極（Ａ）は、それぞれ、複数のボンディングワイヤ７４、及びボンディングワイヤ７６によって、第３のフレーム５４の主面に接続される。すなわち、ＩＧＢＴ３０のエミッタ電極とＩＧＢＴ３２のコレクタ電極、及びＦＷＤ３４のアノード電極とＦＷＤ３６のカソード電極が、それぞれ、同電位になる。
【００２２】
制御ＩＣ３８は、対向する２つの表面（主面）を備える。それらの一方の主面には、接地電極が設けられ、他方の主面には、複数のボンディングパッドが設けられる。制御ＩＣ３８は、その接地電極が第４のフレーム５６に接触するように、第４のフレーム５６に搭載される。複数の第５のフレーム５８は、それぞれ、ボンディングワイヤ７８によって、制御ＩＣ３８のボンディングパッドの１つに接続される。本実施の形態による半導体装置では、制御ＩＣ３８のボンディングパッドが、制御ＩＣの主面の外周部に周辺配置されるので、第５のフレーム５８は、各々のボンディングパッドに対応するように、第４のフレーム５６の周囲に配置される。
【００２３】
さらに、第２のフレーム５２の主面、第３のフレーム５４の主面、ゲート電極６０，６２が、それぞれ、ボンディングワイヤ８０，８２，８４，８６によって、ＩＧＢＴ素子３８の互いに異なるボンディングパッドに接続される。上述の接続により、図４に示される回路が実現できる。
【００２４】
フレーム５０，５２，５４，５６，５８は、それぞれ、リード部２６の対応するリードに接続される。ここで、図３及び図４に示されるように、第１のフレーム５０に接続されるリードは、インバータ回路のＰ側直流端子に接続される端子（Ｐ端子）であり、第３のフレーム５４に接続されるリードは、インバータ回路のＮ側直流端子に接続される端子（Ｎ端子）である。また、第２のフレーム５２に接続されるリードは、ＩＧＢＴ素子３０のエミッタ電極と、ＩＧＢＴ素子３２のコレクタ電極との接続点に接続されるセンター端子（Ｔｃ）である。
【００２５】
図３に示されるように、パッケージ２２の外部に突出するリードは、一方向に並ぶリード部２６を構成する。第４のフレーム５６に接続されるリード（ＶＮ１）と、第５のフレームに接続される複数のリードは、リード部２６の一方の端から相互に隣接するように配置され、リード群８８を構成する。そして、リード群８８に続いて、Ｎ端子（Ｎ）及びＰ端子（Ｐ）が順に配置され、リード部２６の他方の端には、センター端子（Ｔｃ）が配置される。
【００２６】
図５は、本実施の形態による半導体装置を使用してインバータ回路を構成する場合に、その半導体装置をプリント基板に実装して構成する実装体を示す図である。図５に示されるように、３つの半導体装置（ＩＰＭ）２０が、プリント基板９０に並んで実装される。半導体装置２０のリードは、プリント基板２０に設けられた配線電極に接続される。プリント基板９０の上面には、インバータ回路のＵ相、Ｖ相、Ｗ相の出力端子に対応するＵ相配線９２、Ｖ相配線９４、及びＷ相配線９６が並んで配置される。Ｕ相配線９２、Ｖ相配線９４、及びＷ相配線９６には、それぞれ、半導体装置２０のセンター端子（Ｔｃ）が接続される。
【００２７】
また、プリント基板９０の上面には、半導体装置２０のＰ端子に接続されるＰ端子用の銅箔導体（以下、「Ｐ銅箔導体」という。）１００と、半導体装置２０のＮ端子に接続されるＮ端子用の銅箔導体（以下、「Ｎ銅箔導体」という。）１０２が設けられる。Ｐ銅箔導体１００、及びＮ銅箔導体１０２には、それぞれ、半導体装置２０のＰ端子、及びＮ端子が接続される。Ｐ銅箔導体１００、及びＮ銅箔導体１０２は、それぞれ、半導体装置２０の配列方向に延びた矩形状の導体であり、それらは、半導体装置２０が配列される方向に垂直に並んで配置される。
【００２８】
さらに、プリント基板９０の上面に対向する表面（下面）にも、複数の配線１０４が設けられる。リード群８８におけるリードは、それぞれ、プリント基板９０に設けられたスルーホールに挿入され、配線１０４の各々に接続される。
【００２９】
本実施の形態による半導体装置によれば、ＳＩＰ型ＩＰＭにおいて、センター端子Ｔｃが、リード部の一番端に位置される。よって、プリント基板におけるＴｃ銅箔導体を、Ｐ銅箔導体及びＮ銅箔導体に挟まれた位置から迂回させて配置するといったことを行う必要がなく、Ｔｃ銅箔導体を、センター端子に接続されるように、より簡単に配置することができる。これにより、配線に必要なプリント基板の面積を小さくすることができるので、プリント基板における半導体装置の実装に必要な面積を小さくすることができる。また、以上の利点は、インバータ回路のようにＩＰＭを複数個並べて用いる場合に、それぞれのＩＰＭ間の距離を短くできるので、より効果的である。
【００３０】
なお、本実施の形態による半導体装置によれば、Ｎ端子及びＰ端子を、リード群とセンター端子の間に配置したが、少なくとも一方を、リード部のセンター端子側と異なる側の最端に配列してもよい。
【００３１】
なお、本実施の形態による半導体装置は、パワーデバイスを２個含むが、２個以上のパワーデバイスを含む半導体装置であっても、センター端子として作用する端子をリード部の一番端に配置すれば、本実施の形態による半導体装置と同様の効果が得られる。
【００３２】
また、パワーデバイスとして、ＩＧＢＴ以外に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いても、同様の効果が得られる。
【００３３】
実施の形態２．
図６は、本発明の実施の形態２による半導体装置のパッケージ内部の部品接続を示す平面図である。図６において、図３と同じ構成要素には、同じ符号を付し、説明を省略する。図６に示された部品接続が、図３に示された部品接続と異なる点は、制御ＩＣを搭載した第４のフレーム５６に接続されるリード（ＶＮ１）が、Ｎ端子に隣接して配置される点である。
【００３４】
制御ＩＣを搭載したフレームの電位（すなわち、リードＶＮ１の電位）は、制御ＩＣの接地電位に等しい。従って、リードＶＮ１が、他の高電位の端子に隣接する場合は、その高電位端子の電位変動の影響を受ける場合がある。本実施の形態による半導体装置においては、その電位が互いに近似しているリードＶＮ１とＮ端子とを隣接して配置するので、リードＶＮ１の電位を安定させることができる。また、リードＶＮ１とＮ端子とは電位が近いために端子間ピッチを最小にすることができる。結果として、小型で信頼性の高いＩＰＭを実現できる。
【００３５】
なお、本実施の形態による半導体装置によれば、Ｐ端子を、Ｎ端子とセンター端子の間に配置したが、リード部のセンター端子と異なる側の最端に配列してもよい。
【００３６】
実施の形態３．
実施の形態３では、ＡＣ−ＡＣコンバータの交流チョッパ回路に用いられる、ハーフブリッジを含むＩＰＭの構成及び動作を説明する。図７は、一般的な三相ＡＣ−ＡＣコンバータの構成を示す。図７に示されるように、ＡＣ−ＡＣコンバータ１２０は、交流電源１２２の出力電圧を交流チョッパ方式により降圧調整して負荷１２４に供給する９個の交流チョッパ回路１２６を備える。図８は、そのような交流チョッパ回路１２６の主回路の構成を示す回路図である。図８に示されるように、交流チョッパ回路１２６は、２個のパワースイッチングデバイス１２８と、各々のパワースイッチングデバイス１２８を駆動させる２個の制御回路１３０とを備える。また、この交流チョッパ回路１２６は、２個のＩＧＢＴ１２８が直列接続されて構成される単相のハーフブリッジ１３２を含む。本実施の形態による半導体装置は、単相ハーフブリッジ１３２を含むＩＰＭである。本実施の形態による半導体装置も、図２に示されるように、半導体素子がシングルインラインパッケージ（ＳＩＰ）に収められた構成をしており、パッケージと、そのパッケージの一側面から突出した複数のリードから成るリード部とを備える。
【００３７】
図９は、本実施の形態による半導体装置１４０のパッケージ内部の部品接続を示す平面図であり、図１０は、図９に対応する、半導体装置１４０の回路構成を示す図である。図９及び図１０において、図３及び図４と同一の構成については、同一の符号を付し、説明を省略する。本実施の形態による半導体装置は、実施の形態１及び実施の形態２による半導体装置と異なり、ＩＧＢＴ素子のそれぞれに対して制御ＩＣが与えられる。
【００３８】
図９及び図１０に示されるように、本実施の形態による半導体装置１４０は、２個のＩＧＢＴ３０，３２と、ＩＧＢＴ３０を制御する制御回路１４２と、ＩＧＢＴ３２を制御する制御回路１４４とを備える。図９に示されるように、パッケージ１５０の内部において、ＩＧＢＴ等の半導体素子は、リードフレームのフレーム部４０に搭載される。リードフレームのリード部は、外部端子列として、パッケージ２２の外部に突出する。リード部４０は、パッケージ１５０の内部において、第１のＩＧＢＴ３０を搭載する第１のフレーム５０と、第２のＩＧＢＴ３２を搭載する第２のフレーム５２と、第２のフレーム５２に搭載された第２のＩＧＢＴ３２に電気的に接続される第３のフレーム５４と、制御ＩＣ１４２を搭載する第４のフレーム１５６と、第４のフレーム１５６に搭載された制御ＩＣ１４２の複数のボンディングパッドと電気的に接続される複数の第５のフレーム１５８と、制御ＩＣ１４２を搭載する第６のフレーム１６０と、第６のフレーム１６０に搭載された制御ＩＣ１４２の複数のボンディングパッドと電気的に接続される複数の第７のフレーム１６２とを備える。フレーム５０，５２，５４，１５６，１５８，１６０，１６２は、それぞれ、リード部１５２のリードの各々につなげられる。
【００３９】
制御ＩＣ１４２は、対向する２つの表面（主面）を備える。それらの一方の主面には、接地電極が設けられ、他方の主面には、複数のボンディングパッドが設けられる。制御ＩＣ１４２は、その接地電極が第４のフレーム１５６に接触するように、第４のフレーム１５６に搭載される。複数の第５のフレーム１５８は、それぞれ、ボンディングワイヤ１７０によって、制御ＩＣ１４２のボンディングパッドの１つに接続される。本実施の形態による半導体装置では、制御ＩＣ１４２のボンディングパッドが、制御ＩＣの主面の外周部に周辺配置されるので、第５のフレーム１５８は、各々のボンディングパッドに対応するように、第４のフレーム１５６の周囲に配置される。
【００４０】
制御ＩＣ１４４は、対向する２つの表面（主面）を備える。それらの一方の主面には、接地電極が設けられ、他方の主面には、複数のボンディングパッドが設けられる。制御ＩＣ１４４は、その接地電極が第６のフレーム１６０に接触するように、第６のフレーム１６０に搭載される。複数の第７のフレーム１６２は、それぞれ、ボンディングワイヤ１７２によって、制御ＩＣ１４４のボンディングパッドの１つに接続される。本実施の形態による半導体装置では、制御ＩＣ１４４のボンディングパッドが、制御ＩＣ１４４の主面の外周部に周辺配置されるので、第７のフレーム１６２は、各々のボンディングパッドに対応するように、第６のフレーム１６０の周囲に配置される。
【００４１】
図９に示されるように、パッケージ１５０の外部に突出するリードは、一方向に並ぶリード部１５２を構成する。第４のフレーム１５６に接続されるリード（ＶＮ１ｐ）と、第５のフレーム１５８に接続される複数のリードは、相互に隣接するように配置され、リード群１８０を構成する。また、第６のフレーム１６０に接続されるリード（ＶＮ１）と、第７のフレーム１６２に接続される複数のリードは、相互に隣接するように配置され、リード群１８２を構成する。リード部１５２の一方の端には、Ｐ端子が配置され、そのＰ端子に隣接してＮ端子が配置される。また、そのＮ端子に隣接して、リード群１８２が配置される。さらに、そのリード群１８２に隣接して、リード群１８０が配置される。そして、リード部１５２の他方の端には、リード群１８０に隣接して、センター端子（Ｔｃ）が配置される。すなわち、センター端子（Ｔｃ）は、リード部１５２の最端に位置される。
【００４２】
図１１は、本実施の形態による半導体装置を使用して交流チョッパ回路を構成する場合に、その半導体装置をプリント基板に実装して構成する実装体を示す図である。図１１に示されるように、半導体装置（ＩＰＭ）１４０が、プリント基板２００に実装される。半導体装置１４０のリードは、プリント基板２００に設けられた配線電極に接続される。プリント基板２００の上面には、負荷（図８参照。図８において、上記負荷は、「Ｍ」で示される。）に接続される配線２０２が設けられる。配線２０２には、半導体装置１４０のセンター端子（Ｔｃ）が接続される。
【００４３】
また、プリント基板２００の上面には、半導体装置１４０のＰ端子、及びＮ端子に接続される銅箔導体２０４が設けられる。銅箔導体２０４には、半導体装置１４０のＰ端子、及びＮ端子の両方が接続される。
【００４４】
さらに、プリント基板２００の上面に対向する表面（下面）にも、複数の配線２１０が設けられる。リード群１８０，１８２におけるリードは、それぞれ、プリント基板２００に設けられたスルーホールに挿入され、プリント配線板２００の下面に設けられた配線２１０の各々に接続される。
【００４５】
本実施の形態による半導体装置によれば、ＳＩＰ型ＩＰＭにおいて、センター端子Ｔｃが、リード部の一番端に位置される。よって、プリント基板におけるＴｃ銅箔導体を、Ｐ銅箔導体及びＮ銅箔導体に挟まれた位置から迂回させて配置するといったことを行う必要がなく、Ｔｃ銅箔導体を、センター端子に接続されるように、より簡単に配置することができる。これにより、配線に必要なプリント基板の面積を小さくすることができるので、プリント基板における半導体装置の実装に必要な面積を小さくすることができる。
【００４６】
本実施の形態による半導体装置によれば、その電位が互いに近似しているリードＶＮ１とＮ端子とを隣接して配置するので、リードＶＮ１の電位を安定させることができる。また、リードＶＮ１とＮ端子とは電位が近いために端子間ピッチを最小にすることができる。結果として、小型で信頼性の高いＩＰＭを実現できる。なお、本実施の形態による半導体装置においては、Ｎ端子を、ＶＮ１端子に隣接して配置したが、ＶＮ１ｐ端子に隣接して配置しても、同様の効果が得られる。その際には、Ｎ端子とセンター端子との間にＰ端子が配置される。
【００４７】
本実施の形態による半導体装置は、ＩＧＢＴ素子のそれぞれに対して制御ＩＣが与えられる。これは、ＩＧＢＴが逆並列で接続される回路に適用する場合に、特に有用である。
【００４８】
なお、本実施の形態による半導体装置においては、パワーデバイスのそれぞれに対して制御ＩＣを設けたが、実施の形態１及び実施の形態２と同じように、２つのパワーデバイスを単一の制御ＩＣを用いて制御することも可能である。その場合には、パッケージ内部の部品接続を、図３と同様にすればよい。図１２は、そのような半導体装置を使用して交流チョッパ回路を構成する場合に、半導体装置をプリント基板に実装して構成する実装体を示す図である。図１２に示されるように、半導体装置（ＩＰＭ）２２０のリードが、プリント基板２２２に設けられた配線電極に接続される。プリント基板２２２の上面には、負荷（図８参照。図８において、上記負荷は、「Ｍ」で示される。）に接続される配線２２４が設けられ、半導体装置２２０のセンター端子（Ｔｃ）が接続される。また、プリント基板２２２の上面には、半導体装置２２０のＰ端子、及びＮ端子に接続される銅箔導体２２６が設けられ、銅箔導体２２６には、半導体装置２２０のＰ端子、及びＮ端子の両方が接続される。さらに、プリント基板２２０の上面に対向する表面（下面）にも、複数の配線２２８が設けられる。リードは、それぞれ、プリント基板２２２に設けられたスルーホールに挿入され、プリント基板２２２の下面に設けられた配線２２８の各々に接続される。
【図面の簡単な説明】
【００４９】
【図１】一般的なインバータ回路におけるインバータ部の構成を示す図。
【図２】実施の形態１による半導体装置の概観図。
【図３】実施の形態１による半導体装置のパッケージ内部の部品接続を示す平面図。
【図４】図３に対応する、実施の形態１による半導体装置の回路構成を示す図。
【図５】実施の形態１による半導体装置を使用してインバータ回路を構成する場合に、その半導体装置をプリント基板に実装して構成する実装体を示す図。
【図６】実施の形態２による半導体装置のパッケージ内部の部品接続を示す平面図。
【図７】一般的な三相ＡＣ−ＡＣコンバータの構成を示す図。
【図８】図７のＡＣ−ＡＣコンバータに含まれる交流チョッパ回路の主回路の構成を示す回路図。
【図９】実施の形態３による半導体装置のパッケージ内部の部品接続を示す平面図。
【図１０】図９に対応する、実施の形態３による半導体装置の回路構成を示す図。
【図１１】実施の形態３による半導体装置を使用して交流チョッパ回路を構成する場合に、その半導体装置をプリント基板に実装して構成する実装体を示す図。
【図１２】実施の形態３による別の半導体装置を使用して交流チョッパ回路を構成する場合に、その半導体装置をプリント基板に実装して構成する実装体を示す図。
【符号の説明】
【００５０】
２０  半導体装置、  ２２  パッケージ、  ２４  リード、  ２６  リード部、  ３０，３２  ＩＧＢＴ素子、  ３４，３６  ダイオード素子、  ３８  制御ＩＣ、  ４０  フレーム部、  ５０，５２，５４，５６，５８  フレーム、  ６０，６２  コレクタ電極、  ７０，７２，７４，７６，７８，８０，８２，８４，８６  ボンディングワイヤ
【図１】
2005150661.tif 000003
【図２】
2005150661.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005150661.tif 000008
【図７】
2005150661.tif 000009
【図８】
2005150661.tif 000010
【図９】
2005150661.tif 000011
【図１０】
2005150661.tif 000012
【図１１】
2005150661.tif 000013
【図１２】
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