(57)【要約】【課題】ＳＴＩ構造の半導体装置の製造過程においてＣＭＰを行う場合であっても、そのＣＭＰをディッシング等が生じることなく良好に行えるようにする。【解決手段】トレンチ２が形成された基板１上に第１の酸化膜３を成膜する第１成膜工程と、前記第１の酸化膜３が成膜された基板１上に第２の酸化膜４を成膜して前記トレンチ２を埋める第２成膜工程と、前記第２の酸化膜４に対応した条件による研磨を行って前記トレンチ２の形成箇所以外の部分で前記第１の酸化膜３を露出させる第１研磨工程と、前記第１の酸化膜３に対応した条件による研磨を行って前記トレンチ２の形成箇所以外の部分で前記基板１を露出させるとともに当該露出面の平坦化を行う第２研磨工程とを含んで、ＳＴＩ構造の半導体装置を製造する。【選択図】図１
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【特許請求の範囲】
【請求項１】
シャロー・トレンチ・アイソレーション構造の半導体装置を製造するための製造方法であって、
トレンチが形成された基板上に第１の酸化膜を成膜する第１成膜工程と、
前記第１の酸化膜が成膜された基板上に第２の酸化膜を成膜して前記トレンチを埋める第２成膜工程と、
前記第２の酸化膜に対応した条件による研磨を行って前記トレンチの形成箇所以外の部分で前記第１の酸化膜を露出させる第１研磨工程と、
前記第１の酸化膜に対応した条件による研磨を行って前記トレンチの形成箇所以外の部分で前記基板を露出させるとともに当該露出面の平坦化を行う第２研磨工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の酸化膜は、成膜量が２０〜４０ｎｍである
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の酸化膜は、前記第１の酸化膜と比較して、膜質が疎な性質を持ち、かつ、柔らかい膜となるように成膜されたものである
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１研磨工程では、界面活性剤が混入された研磨用スラリーを用いて研磨を行い、
前記第２研磨工程では、界面活性剤を含まない研磨用スラリーを用いて研磨を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
シャロー・トレンチ・アイソレーション構造の半導体装置を製造するための半導体製造装置であって、
トレンチが形成された基板上に第１の酸化膜を成膜する第１成膜手段と、
前記第１の酸化膜が成膜された基板上に第２の酸化膜を成膜して前記トレンチを埋める第２成膜手段と、
前記第２の酸化膜に対応した条件による研磨を行って前記トレンチの形成箇所以外の部分で前記第１の酸化膜を露出させる第１研磨手段と、
前記第１の酸化膜に対応した条件による研磨を行って前記トレンチの形成箇所以外の部分で前記基板を露出させるとともに当該露出面の平坦化を行う第２研磨手段と
を備えることを特徴とする半導体製造装置。
【請求項６】
前記第１成膜手段は、前記第１の酸化膜の成膜量を２０〜４０ｎｍとするものである
ことを特徴とする請求項５記載の半導体製造装置。
【請求項７】
前記第２成膜手段は、前記第１の酸化膜と比較して、膜質が疎な性質を持ち、かつ、柔らかい膜となるように、前記第２の酸化膜を成膜するものである
ことを特徴とする請求項５記載の半導体製造装置。
【請求項８】
前記第１研磨手段は、界面活性剤が混入された研磨用スラリーを用いて研磨を行うものであり、
前記第２研磨手段は、界面活性剤を含まない研磨用スラリーを用いて研磨を行うものである
ことを特徴とする請求項５記載の半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造工程で用いられる製造方法および半導体製造装置に関し、特にシャロー・トレンチ・アイソレーション（Shallow Trench Isolation；以下「ＳＴＩ」と略す）構造の半導体装置を製造するための半導体装置の製造方法および半導体製造装置に関する。
【背景技術】
【０００２】
近年、ＳＴＩ構造の半導体装置が広く用いられつつある。ＳＴＩ構造とは、各素子間に溝（トレンチ）を設置して素子間を分離し、これにより半導体装置（チップ）の小型化を実現する構造である。このようなＳＴＩ構造の半導体装置は、通常、そのＳＴＩ構造の形成プロセスにおいて、平坦化技術の一つであるＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）を用いて平坦化が施される（例えば、特許文献１参照）。
【０００３】
図２は、従来におけるＣＭＰ技術を用いたＳＴＩ構造の形成プロセスの一具体例を示す説明図である。ＳＴＩ構造の形成にあたっては、図２（ａ）に示すようなシリコン（Ｓｉ）基板１１ａ上にバリア層またはエッチストップ層としてのシリコンナイトライド（ＳｉＮ）膜１１ｂが成膜されたもの（以下、これを「基板」と総称する）１１に対して、先ず、図２（ｂ）に示すように、形成すべきトレンチに対応するレジスト膜１２を成膜する。そして、そのレジスト膜１２をマスクにしてドライエッチングを行い、図２（ｃ）に示すように、基板１１にトレンチ１３を形成する。トレンチ１３を形成した後は、続いて、図２（ｄ）に示すように、そのトレンチ１３を埋めるようにシリコン酸化膜（ＳｉＯ2膜）１４を成膜する。そして、図２（ｅ）に示すように、そのＳｉＯ2膜１４の上面に対してＣＭＰを施し、ＳｉＮ膜１１ｂが露出するまでＳｉＯ2膜１４に対する研磨を行って平坦化する。このような手順を経て、ＳＴＩ構造の半導体装置が形成されるのである。
【０００４】
【特許文献１】特開２００３−２５８０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＣＭＰを用いた平坦化に際しては、半導体装置の微細化等の進展に伴って、その平坦化の度合に対する要求も高まりつつあることから、研磨剤としての機能を有した液状の研磨用スラリーに、添加剤として界面活性剤を混入させることがある。界面活性剤の混入により、被研磨面への保護作用が得られ、また被研磨面上の凸部に対して集中研磨が可能となるため、その研磨の均一性や仕上げ面精度等の向上を実現し得るからである。
【０００６】
しかしながら、界面活性剤が混入された研磨用スラリーを用いると、研磨終了付近では、界面活性剤による被研磨面への保護作用が強まることで、研磨ヘッドと被研磨面との間に発生する摩擦力が高くなる。したがって、研磨終了付近では、凝集したスラリー等がディフェクトの要因となり、その結果ＣＭＰが良好に行えなくなるおそれがある。
例えば、ＳＴＩ構造の形成プロセスにおいては、図２（ｅ）に示したように、ＣＭＰの研磨終了付近でＳｉＮ膜１１ｂとＳｉＯ2膜１４との両方に対して研磨を行うことになるが、これらの選択比の関係から、ＳｉＯ2膜１４のみの研磨が進んでしまい、そのＳｉＯ2膜１４の部分のみが凹んでしまう、いわゆるディッシングが生じることが考えられる。
このようなディッシングに代表されるＣＭＰに際しての難点は、次世代半導体製造プロセスに要求される高平坦化の実現を困難にする要因となる。また、半導体装置製造の歩留まり低下を招く要因にもなる。
【０００７】
そこで、本発明は、ＳＴＩ構造の半導体装置の製造過程においてＣＭＰを行う場合であっても、そのＣＭＰをディッシング等が生じることなく良好に行うことが可能である半導体装置の製造方法および半導体製造装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記目的を達成するために案出された半導体装置の製造方法である。すなわち、ＳＴＩ構造の半導体装置を製造するための製造方法であって、トレンチが形成された基板上に第１の酸化膜を成膜する第１成膜工程と、前記第１の酸化膜が成膜された基板上に第２の酸化膜を成膜して前記トレンチを埋める第２成膜工程と、前記第２の酸化膜に対応した条件による研磨を行って前記トレンチの形成箇所以外の部分で前記第１の酸化膜を露出させる第１研磨工程と、前記第１の酸化膜に対応した条件による研磨を行って前記トレンチの形成箇所以外の部分で前記基板を露出させるとともに当該露出面の平坦化を行う第２研磨工程とを含むことを特徴とする。
【０００９】
また、本発明は、上記目的を達成するために案出された半導体製造装置である。すなわち、ＳＴＩ構造の半導体装置を製造するための半導体製造装置であって、トレンチが形成された基板上に第１の酸化膜を成膜する第１成膜手段と、前記第１の酸化膜が成膜された基板上に第２の酸化膜を成膜して前記トレンチを埋める第２成膜手段と、前記第２の酸化膜に対応した条件による研磨を行って前記トレンチの形成箇所以外の部分で前記第１の酸化膜を露出させる第１研磨手段と、前記第１の酸化膜に対応した条件による研磨を行って前記トレンチの形成箇所以外の部分で前記基板を露出させるとともに当該露出面の平坦化を行う第２研磨手段とを備えることを特徴とする。
【００１０】
上記手順の半導体装置の製造方法および上記構成の半導体製造装置によれば、第２の酸化膜によってトレンチを埋める前に、基板上に第１の酸化膜を成膜しておく。そして、平坦化を、第２の酸化膜に対応した条件による研磨と、その後に行う第１の酸化膜に対応した条件による研磨とによって行う。すなわち、平坦化のための研磨を２段階に分けて行う。このとき、２段階目の研磨は、第１の酸化膜を除去して基板が露出するまで行えばよいので、第１の酸化膜を薄く成膜しておけば、短時間の研磨で済む。また、基板が露出するまでの間は、第１の酸化膜と第２の酸化膜との両方に対して除去を行うことになるが、いずれも酸化膜であるため選択比が大きく異なることもなく、第２の酸化膜の部分が余計に除去されるといったこともない。これらのことから、平坦化のための研磨を２段階に分けて行えば、その研磨によるディフェクト発生を低減することが可能となる。
【発明の効果】
【００１１】
本発明は、第１および第２の酸化膜を成膜し、それぞれに対応した条件による研磨を２段階に分けて行うので、ＳＴＩ構造を形成する場合であっても、研磨後のディッシング発生等が生じることなく、高平坦化を実現することが可能となる。つまり、２段階の研磨により、その研磨によるディフェクト発生を低減することが可能となるので、歩留まり低下を回避して効率のよい半導体装置の製造が実現可能となり、また次世代半導体製造プロセスに要求される高平坦化の実現に対応することも容易となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面に基づき本発明に係る半導体装置の製造方法および半導体製造装置について説明する。ここで説明する半導体装置の製造方法および半導体製造装置は、ＳＴＩ構造の半導体装置を製造するために用いられるものである。
【００１３】
先ず、半導体製造装置について簡単に説明する。ここで説明する半導体製造装置は、少なくとも成膜手段と研磨手段とを備えているものとする。
【００１４】
成膜手段は、酸化膜を成膜するためのものである。酸化膜の成膜は、公知技術を利用して行うものであればよい。ただし、詳細を後述するように、第１の酸化膜と第２の酸化膜、すなわち２種類の酸化膜の成膜に対応し得るものとする。
【００１５】
一方、研磨手段は、成膜手段が成膜した酸化膜に対してＣＭＰを行って、その被研磨面の平坦化を行うためのものである。このＣＭＰも、公知技術を利用して行うものであればよい。ただし、詳細を後述するように、第１の酸化膜に対応した条件によるＣＭＰと第２の酸化膜に対応した条件によるＣＭＰ、すなわち２種類の条件によるＣＭＰに対応し得るものとする。
【００１６】
このような半導体製造装置は、成膜装置とＣＭＰ装置とを組み合わせて構成することが考えられる。
【００１７】
次に、以上のような構成の半導体製造装置における処理動作、すなわち本発明に係る半導体装置の製造方法の手順について説明する。ここでは、主に、ＳＴＩ構造の形成プロセスについて説明する。
【００１８】
図１は、本発明が適用されたＳＴＩ構造の形成プロセスの一具体例を示す説明図である。ＳＴＩ構造の形成にあたっては、先ず、図１（ａ）に示すように、Ｓｉ基板１ａ上にＳｉＮ膜１ｂが成膜されてなる基板１に対して、形成すべきトレンチに対応するレジスト膜を成膜し、そのレジスト膜をマスクにしてドライエッチングを行うことで、その基板１にトレンチ２を形成する。ここまでは従来における場合（図２参照）と同様である。
【００１９】
トレンチ２を形成した後は、続いて、図１（ｂ）に示すように、そのトレンチ２が形成された基板１上に第１の酸化膜３を成膜する。この第１の酸化膜３は、トレンチ２を埋める程の膜厚で形成する必要はなく、その成膜量が２０〜４０ｎｍ程度であるものとする。また、第１の酸化膜３は、後述する第１研磨のセルフストップ機能を強めるためのものであることから、同じく後述する第２の酸化膜よりも機械的強度の高い膜を用いる。具体的には、機械的強度が少なくとも４０ＧＰａ以上で、５０〜７０ＧＰａ程度であるものとする。
【００２０】
このような第１の酸化膜３としては、成膜時のプロセス温度を６００℃以上の高温とした、高温酸化膜（ＨＴＯ膜）が挙げられる。すなわち、例えば、熱処理温度が８００〜１２００℃、熱処理時間が３０〜１８０ｍｉｎで、不活性ガス、Ｏ2ガス雰囲気で熱処理して得られるＨＴＯ膜を、第１の酸化膜３として用いることができる。
また、その他にも、第１の酸化膜３としては、成膜時のプラズマ密度を１．０×１０11／ｃｍ3以上とした、高密度プラズマ膜（ＨＤＰ膜）が挙げられる。すなわち、例えば、圧力が６００〜３００Ｐａ、温度が２００〜４００℃、Ｏ2ガス流量が４００〜２０００ｓｃｃｍ、ＴＥＯＳガスの流量が４００〜２０００ｓｃｃｍ、基盤の放電出力が１．２〜３．２Ｗ／ｃｍ2という成膜条件で得られるＨＤＰ膜を、第１の酸化膜３として用いることができる。
【００２１】
第１の酸化膜３を成膜した後は、続いて、図１（ｃ）に示すように、その第１の酸化膜３が成膜された基板１上に、その基板１に形成されたトレンチ２を埋めるように、第２の酸化膜４を成膜する。この第２の酸化膜４は、トレンチ２を埋めることが可能な成膜量で形成される。したがって、第２の酸化膜４の成膜後は、その上面に、トレンチ２に対応した形状の凹凸が生じることになる。また、第２の酸化膜４は、第１の酸化膜３と比較して、膜質が疎な性質を持ち、かつ、柔らかい膜となるように成膜されているものとする。具体的には、機械的強度が多くとも４０ＧＰａ未満で、１．５〜１０ＧＰａ程度であるものとする。
【００２２】
このような第２の酸化膜４としては、成膜時のプロセス温度が６００℃未満、またはプラズマ密度が１．０×１０11／ｃｍ3未満であるもの、具体的には塗布系酸化膜や低誘電率（Ｌｏｗ−ｋ）膜等が挙げられる。
【００２３】
第２の酸化膜４を成膜した後は、次いで、図１（ｄ）に示すように、その第２の酸化膜４に対応した条件によるＣＭＰを行う。以下、このＣＭＰのことを「第１研磨」という。第１研磨における研磨条件、すなわち第２の酸化膜４に対応した条件とは、第２の酸化膜４に対するＣＭＰを行うのに適した研磨条件のことをいう。
【００２４】
具体的には、以下のような研磨条件にて、第１研磨を行うことが考えられる。例えば、ＣＭＰ装置におけるテーブル回転数を４０〜１３０ｒｐｍ、ヘッド回転数を４０〜１３０ｒｐｍ（ただしテーブル回転数と非同期）、パッドコンディショナー条件をＥｘ−Ｓｉｔｕ  １０〜３０ｓｅｃ、研磨時間を６０〜３００ｓｅｃまたはＥＰＤ（浸漬型電解研磨）利用とする。
【００２５】
また、ＣＭＰは研磨剤としての機能を有した液状の研磨用スラリーを用いて研磨を行うが、第１研磨では、その研磨用スラリーとして、例えば酸化セリウム（セリア；ＣｅＯ2）系のものを用いる。なお、研磨用スラリーは、必ずしもセリア系に限定されるものではなく、シリカ、アルミナ、硝酸鉄系であってもよいが、ここでは研磨用スラリーがセリア系のものであるとして説明を行う。したがって、以下、第１研磨で用いる研磨用スラリーのことを「セリア」という。
さらに、第１研磨においては、第２の酸化膜４が第１の酸化膜３と比較して膜質が疎な性質を持ち、かつ、柔らかい膜となるように成膜されていることから、界面活性剤が混入されたセリアを用いる。界面活性剤としては、例えばポリアクリル酸アンモニウム塩、またはポリカルボン酸アンモニウム塩を用いる。そして、セリアへ混入される界面活性剤は、第２の酸化膜４を研磨する場合に、その研磨が第１の酸化膜３でストップするように、その混入量が調整されているものとする。例えば、流量が１５０〜２５０ｃｃ／ｍｉｎのセリアに対して０〜２０ｃｃ／ｍｉｎの界面活性剤を混入することが考えられる。なお、界面活性剤の混入は、セリア供給管に界面活性剤の供給管を連通させることで行ってもよいが、予め界面活性剤が混入された一液タイプのセリアを用いることで行うようにしてもよい。
【００２６】
以上のような条件にて第１研磨を行うことによって、第２の酸化膜４が除去されるが、研磨が第１の酸化膜３でストップするので、トレンチ２の形成箇所以外の部分で第１の酸化膜３が露出することになる。
【００２７】
そして、第１研磨によって第１の酸化膜３を露出露出させた後は、次いで、図１（ｅ）に示すように、その第１の酸化膜３に対応した条件によるＣＭＰを行う。以下、このＣＭＰのことを「第２研磨」という。第２研磨における研磨条件、すなわち第１の酸化膜３に対応した条件とは、第１の酸化膜３に対するＣＭＰを行うのに適した研磨条件のことをいう。
【００２８】
具体的には、以下のような研磨条件にて、第２研磨を行うことが考えられる。例えば、ＣＭＰ装置におけるテーブル回転数を４０〜１３０ｒｐｍ、ヘッド回転数を４０〜１３０ｒｐｍ（ただしテーブル回転数と非同期）、パッドコンディショナー条件をＥｘ−Ｓｉｔｕ  １０〜３０ｓｅｃまたはＩｎ−Ｓｉｔｕ、研磨時間を１０〜１２０ｓｅｃまたはＥＰＤ利用とする。
【００２９】
また、上述した第１研磨では、研磨用スラリーとして界面活性剤が混入されたセリアを用いたが、第２研磨では、第１の酸化膜３の成膜量が２０〜４０ｎｍ程度と薄いことから、界面活性剤を含まないものを用いる。つまり、薄い膜を短時間の研磨で除去すべく、研磨レートが高く、均一に仕上がり易いものを用いる。このような研磨用スラリーとしては、界面活性剤を含まないセリアが挙げられるが、必ずしもセリア系に限定されるものではなく、シリカ系（Ｓｉ、コロイダルシリカ含む）のものであってもよい。例えば、セリア系のものを用いる場合であれば、流量が１５０〜２５０ｃｃ／ｍｉｎのセリアと、流量が３００〜７５０ｃｃ／ｍｉｎの純水（ＤＩＷ）とを供給して研磨を行うことが考えられる。また、シリカ系のものを用いる場合であれば、流量が１５０〜２５０ｃｃ／ｍｉｎのシリカを供給して研磨を行うことが考えられる。
【００３０】
以上のような条件にて第２研磨を行うことによって、第１の酸化膜３および第２の酸化膜４が除去されて、トレンチ２の形成箇所以外の部分で基板１のＳｉＮ膜１ｂが露出するとともに、その露出面の平坦化が行われることになる。
【００３１】
以上に説明したように、本実施形態における半導体装置の製造方法（ＳＴＩ構造の形成プロセス）、およびその製造方法を実施する本実施形態における半導体製造装置によれば、第２の酸化膜４によってトレンチ２を埋める前に基板１上に第１の酸化膜３を成膜しておき、その後の平坦化を第１研磨と第２研磨との２段階に分けて行う。つまり、第１研磨で第２の酸化膜４を除去し、第２研磨で第１の酸化膜３を除去して、ＳＴＩ構造を形成する。このとき、第２研磨は、第１の酸化膜３を除去して基板１が露出するまで行うが、第１の酸化膜３が薄く成膜されているので、短時間の研磨で済む。しかも、その研磨は、界面活性剤を含まない研磨用スラリーを用いて行う。そのため、従来の界面活性剤が混入された研磨用スラリーを用いた場合のような研磨終了付近でのディフェクト発生を回避することができる。また、第２研磨において、基板１が露出するまでの間は、第１の酸化膜３と第２の酸化膜４との両方に対して除去を行うことになるが、いずれも酸化膜であるため選択比が大きく異なることもなく、それぞれに対して同じ研磨レートで処理することになるので、トレンチ２の形成箇所以外の部分は基板１のＳｉＮ膜１ｂの上面と同じ高さで研磨が終了し、トレンチ２の形成箇所以外の部分の酸化膜３，４が全て除去されても、第２の酸化膜４の部分のみが余計に除去されてディッシングが生じてしまうといったことがない。さらに、第２研磨では、第１研磨よりも研磨レートの高い研磨用スラリーを用いている。そのため、例え第１研磨にてディフェクトが発生している場合であっても、そのディフェクトは、第２研磨で除去されることになる。これらのことから、本実施形態で説明したように平坦化のための研磨を２段階に分けて行えば、その研磨によるディフェクト発生を低減することが可能となるのである。
【００３２】
つまり、本実施形態で説明した半導体装置の製造方法および半導体製造装置によれば、第１および第２の酸化膜３，４を成膜し、それぞれに対応した条件による研磨を２段階に分けて行うので、ＳＴＩ構造を形成する場合であっても、研磨後のディッシング発生等が生じることなく、ＣＭＰ終了後のＳＴＩ被研磨面（ＳＴＩ上部）について所望の高平坦化を実現することが可能となる。したがって、ＳＴＩ構造の半導体装置を製造する場合において、歩留まり低下を回避して効率のよい半導体装置製造の実現が可能となる。また、次世代半導体製造プロセスに要求される高平坦化の実現に対応することも容易となる。
【図面の簡単な説明】
【００３３】
【図１】本発明が適用されたＳＴＩ構造の形成プロセスの一具体例を示す説明図である。
【図２】従来におけるＳＴＩ構造の形成プロセスの一具体例を示す説明図である。
【符号の説明】
【００３４】
１…基板、２…トレンチ、３…第１の酸化膜、４…第２の酸化膜
【図１】
2005347454.tif 000003
【図２】
2005347454.tif 000004