(57)【要約】【課題】  スイッチング素子に、ボトムコンタクト型の有機ＴＦＴを用いることにより、表示装置，ＩＤタグ，センサー等の半導体装置の低コストで提供すること。【解決手段】  ボトムコンタクト型有機ＴＦＴの半導体層を多結晶材料で形成し、ソース・ドレイン電極のチャネル長方向におけるテーパー幅を、ソース・ドレイン電極上に成長する半導体結晶の平均粒径よりも短くする。または、ボトムコンタクト型有機ＴＦＴのソース・ドレイン電極のチャネル側側面の形状を、基板面に対して上に凸型になるように形成する。または、ボトムコンタクト型有機ＴＦＴのソース・ドレイン電極と半導体層との間には、前記半導体層とは異なる有機化合物層１Å以上１０Å以下の厚さで介在させる。【選択図】図１
2005093542.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極、及び半導体層を順次積層した薄膜トランジスタを用いた半導体装置において、
前記半導体層は多結晶材料で形成され、前記ソース・ドレイン電極はチャネル側にテーパー部を有し、チャネル長方向の前記テーパー幅が、前記ソース・ドレイン電極上の半導体結晶の平均粒径よりも短いことを特徴とする半導体装置。
【請求項２】
請求項１において、チャネル長方向における前記テーパー部の幅が、５０ｎｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１において、前記ソース・ドレイン電極のテーパー部の基板に対する角度が45°以上であることを特徴とする半導体装置。
【請求項４】
請求項１において、前記半導体層がアセン系材料であることを特徴とする半導体装置。
【請求項５】
絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極、及び半導体層を順次積層した薄膜トランジスタを用いた半導体装置において、
前記半導体層は多結晶材料で形成され、前記ソース・ドレイン電極のチャネル側側面のうち、少なくともゲート絶縁膜からの高さが３ｎｍ以下の領域に接する半導体結晶の成長核がゲート絶縁膜上にあることを特徴とする半導体装置。
【請求項６】
請求項５において、前記半導体層がアセン系材料であることを特徴とする半導体装置。
【請求項７】
絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極、及び半導体層を順次積層した薄膜トランジスタを用いた半導体装置において、
前記ソース・ドレイン電極のチャネル側側面の形状が、基板面に対して上に凸型であることを特徴とする半導体装置。
【請求項８】
請求項７において、前記ソース・ドレイン電極間のチャネル領域において、前記ゲート絶縁膜と前記半導体層との間に、前記半導体層とは異なる有機化合物層が介在することを特徴とする半導体装置。
【請求項９】
請求項７において、前記ソース・ドレイン電極が金属インクを塗布することで形成されたことを特徴とする半導体装置。
【請求項１０】
請求項７において、前記ソース・ドレイン電極間のチャネル領域において、前記ゲート絶縁膜と前記半導体層との間に介在する、前記半導体層とは異なる有機化合物層が撥水性を有する吸着分子層であることを特徴とする半導体装置。
【請求項１１】
請求項７及び請求項１０において、前記ソース・ドレイン電極間のチャネル領域において、前記ゲート絶縁膜と前記半導体層との間に介在する、前記半導体層とは異なる有機化合物層が撥水性を有する吸着分子層が単分子膜であることを特徴とする半導体装置。
【請求項１２】
絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極，半導体層及び保護絶縁膜を順次積層した薄膜トランジスタを用いた半導体装置において、
前記半導体層は有機化合物で形成され、前記ソース・ドレイン電極は逆テーパー部を有することを特徴とする半導体装置。
【請求項１３】
請求項１２において、前記ソース・ドレイン電極間のチャネル領域において、前記ゲート絶縁膜と前記半導体層との間に、前記半導体層とは異なる有機化合物層が介在することを特徴とする半導体装置。
【請求項１４】
請求項１２において、前記ソース・ドレイン電極が金属インクを塗布することで形成されたことを特徴とする半導体装置。
【請求項１５】
請求項１２において、前記ソース・ドレイン電極間のチャネル領域において、前記ゲート絶縁膜と前記半導体層との間に介在する、前記半導体層とは異なる有機化合物層が撥水性を有する吸着分子層であることを特徴とする半導体装置。
【請求項１６】
請求項２及び請求項１５において、前記ソース・ドレイン電極間のチャネル領域において、前記ゲート絶縁膜と前記半導体層との間に介在する、前記半導体層とは異なる有機化合物層が撥水性を有する吸着分子層が単分子膜であることを特徴とする半導体装置。
【請求項１７】
絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極、及び半導体層を順次積層した半導体装置において、前記ソース・ドレイン電極と前記半導体層との間には、前記半導体層とは異なる有機化合物層が介在し、その介在する有機物層の平均膜厚が１Å以上１０Å以下であることを特徴とする半導体装置。
【請求項１８】
請求項１７において、前記ソース・ドレイン電極と前記半導体層との間に介在する有機化合物はチオール基を有することを特徴とする半導体装置。
【請求項１９】
請求項１７において、前記ソース・ドレイン電極と前記半導体層との間に介在する有機化合物はアルカンチオールであることを特徴とする半導体装置。
【請求項２０】
請求項１７において、前記ソース・ドレイン電極は金，銀，銅，白金，パラジウム，スズ或いはこれらの金属を含む合金または混合物からなることを特徴とする半導体装置。
【請求項２１】
請求項１７において、前記ソース・ドレイン電極と前記半導体層との間に介在する有機化合物層の影響による、前記ソース・ドレイン電極の仕事関数の減少量が０.２ｅＶ以下であることを特徴とする半導体装置。
【請求項２２】
絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極，半導体層及び保護絶縁膜を順次積層した薄膜トランジスタを用いた半導体装置において、
前記ソース・ドレイン電極と前記半導体層との間に介在する有機化合物層の厚さが、前記有機化合物層を形成する分子長の２分の１以下であることを特徴とする半導体装置。
【請求項２３】
請求項２２において、前記ソース・ドレイン電極と前記半導体層との間に介在する有機化合物はチオール基を有することを特徴とする半導体装置。
【請求項２４】
請求項２２において、前記ソース・ドレイン電極と前記半導体層との間に介在する有機化合物はアルカンチオールであることを特徴とする半導体装置。
【請求項２５】
請求項２２において、前記ソース・ドレイン電極は金，銀，銅，白金，パラジウム，スズ或いはこれらの金属を含む合金または混合物からなることを特徴とする半導体装置。
【請求項２６】
請求項２２において、前記ソース・ドレイン電極と前記半導体層との間に介在する有機化合物層の影響による、前記ソース・ドレイン電極の仕事関数の減少量が０.２ｅＶ 以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの性能向上に関する。特に、電極／半導体界面に生じるコンタクト抵抗の低減方法に関する。
【背景技術】
【０００２】
情報化の進展に伴い、紙に代わる薄くて軽い電子ペーパーや、商品１つ１つを瞬時に識別可能なＩＤタグ等の開発が注目されている。現行では、これらのデバイスにアモルファスシリコン（ａ−Ｓｉ）や多結晶シリコン（ｐ−Ｓｉ）を半導体に用いた薄膜トランジスタ（ＴＦＴ）をスイッチング素子として使用している。しかし、これらのシリコン系半導体を用いたＴＦＴを作製するには、高価なプラズマ化学気相成長（ＣＶＤ）装置やスパッタリング装置等が必要なために製造コストがかかるうえに、真空プロセス，フォトリソグラフィー，加工等のプロセスをいくつも経るため、スループットが低いという問題がある。
【０００３】
このため、プリント形成ができ、安価に製品を提供することが可能な、有機材料を半導体層に用いた有機ＴＦＴが注目されている。特開２０００−３０７１７２号公報では、典型的な有機ＴＦＴの構造として、ボトムコンタクト構造が開示されている。一般的に有機半導体材料は、耐薬品性，耐熱性が無機半導体に比べて劣ることが知られているが、電極や絶縁膜は高温プロセス及びウエットエッチング、または、塗布プロセスによって形成される。このため、有機半導体と電極用の金属や絶縁膜等の別の有機材料が混在する有機
ＴＦＴでは、各層を形成するプロセス時に、有機半導体膜が劣化する懸念がある。こうした点から、絶縁基板上にゲート電極，ゲート絶縁膜，ソース・ドレイン電極を形成した後、有機半導体層を形成するボトムコンタクト構造が有機ＴＦＴに適している。
【０００４】
また、IEEE TRANSACTION ON ELECTRON DEVICE, VOL.48, NO.6 p.1060には、ボトムコンタクト構造の有機ＴＦＴにおいて、金のソース・ドレイン電極をチオールの自己組織化単分子膜（ＳＡＭ）で修飾することにより、金の表面エネルギーを変化させると同時に、電極上に成長するペンタセンの結晶粒径を大きくし、ＴＦＴの移動度を向上させることが報告されている。
【０００５】
【非特許文献１】IEEE TRANSACTION ON ELECTRON DEVICE
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のようなボトムコンタクト構造では、半導体層をペンタセン等の多結晶成長する有機材料で形成した場合、ソース・ドレイン電極上では絶縁膜上に比べて半導体結晶のサイズが１桁以上小さくなる。その結果、ソース・ドレイン電極と半導体の境界近傍のチャネル領域に多数の結晶粒界が介在し、ソース・ドレイン電極／半導体界面のコンタクト抵抗が増加するという問題がある。ここで、ゲート電極に印加される電圧の極性、及び大きさに応じて、ソース電極とドレイン電極との間にあり、ゲート電極上部のゲート絶縁層と有機半導体層の界面におけるキャリアが蓄積状態あるいは空乏状態となり、ソース電極とドレイン電極間の電流を変調する。上記厚さ約１０ｎｍの電流経路がチャネルである。
【０００７】
また、金上をチオールのＳＡＭで密に修飾した場合には、金の仕事関数が０.５ｅＶ 程度低下し、金／ペンタセン界面のショットキー障壁が増加するという問題がある。更に、オクタデカンチオール等の分子長が長い分子で金電極を修飾した場合には、金とペンタセン間の距離が長くなり、電極から半導体へのキャリア注入が妨げられるという問題がある。
【０００８】
本発明の目的は、ボトムコンタクト構造有機ＴＦＴのソース・ドレイン電極／半導体界面のコンタクト抵抗を低減し、それをスイッチング素子に用いた高性能半導体装置の提供にある。
【課題を解決するための手段】
【０００９】
本発明は、前記目的を達成するために、絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極，半導体層及び保護絶縁膜を順次積層したスイッチング素子を用いた半導体装置において、前記半導体層は多結晶材料で形成され、前記ソース・ドレイン電極はテーパー部を有し、チャネル長方向における前記テーパー部の長さは、前記ソース・ドレイン電極上の半導体結晶の平均粒径よりも短いことを特徴とした。
【００１０】
また、絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極、及び半導体層を順次積層した薄膜トランジスタを用いた半導体装置において、
前記半導体層は多結晶材料で形成され、前記ソース・ドレイン電極のチャネル側側面のうち、少なくともゲート絶縁膜からの高さが３ｎｍ以下の領域に接する半導体結晶の中心がゲート絶縁膜上にあることを特徴とした。
【００１１】
また、絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極，半導体層及び保護絶縁膜を順次積層したスイッチング素子を用いた半導体装置において、前記ソース・ドレイン電極のチャネル側側面の形状が、基板面に対して上に凸型であることを特徴とした。
【００１２】
また、絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極，半導体層及び保護絶縁膜を順次積層したスイッチング素子を用いた半導体装置において、前記ソース・ドレイン電極は逆テーパー部を有することを特徴とした。
【００１３】
また、絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極，半導体層及び保護絶縁膜を順次積層したスイッチング素子を用いた半導体装置において、前記ソース・ドレイン電極と前記半導体層との間には、前記半導体層とは異なる有機化合物層が介在し、その介在する有機物層の平均膜厚が１Å以上１０Å以下であることを特徴とした。
【００１４】
また、絶縁基板上に、ゲート電極，ゲート絶縁膜，ソース・ドレイン電極，半導体層及び保護絶縁膜を順次積層した薄膜トランジスタを用いた半導体装置において、
前記ソース・ドレイン電極と前記半導体層との間に介在する有機化合物層の厚さが、前記有機化合物層を形成する分子長の２分の１以下であることを特徴とした。
【発明の効果】
【００１５】
本発明によって、ボトムコンタクト型有機ＴＦＴの電極／半導体界面に生じるコンタクト抵抗を低減することにより、電流量をａ−Ｓｉ  ＴＦＴ並に向上させることが可能になり、表示装置，ＩＤタグ，センサー等の半導体装置を低コストで提供できる。
【発明を実施するための最良の形態】
【００１６】
以下に図面を用いて本発明の実施の形態を詳細に説明する。
【実施例１】
【００１７】
図１〜図４を用いて本発明の第１の実施例について説明する。図１に、本発明を用いたボトムコンタクト有機ＴＦＴの断面概略図を示す。絶縁基板１０１としてガラス基板を用い、その上に厚さ１００ｎｍのクロムをスパッタ成膜後、フォトリソグラフィー法でゲート電極１０２を形成した。絶縁基板１０１には、絶縁性の材料であれば広い範囲から選択することが可能である。具体的には、ガラス，石英，アルミナ焼結体等の無機材料や、ポリイミド膜，ポリエステル膜，ポリエチレン膜，ポリフェニルレンスルフィド膜，ポリパラキシレン膜等の絶縁プラスチック、及びこれら無機材料と絶縁プラスチックとを組み合わせたハイブリッド基板等が使用可能である。ゲート電極１０２には、タンタル，アルミニウム，金，銀，銅，白金，パラジウム，クロム，モリブデン，ニッケル等や、これらの金属を用いた合金、ポリアニリン、ポリピロール、ポリ−３，４−エチレンジオキシチオフェン（ＰＥＤＯＴ）等の導電性高分子が使用可能である。インクジェットや印刷法、もしくはフォトリソグラフィー法を用いてパターン形成する。
【００１８】
次に、厚さ３００ｎｍのＳｉＮをＣＶＤで成膜し、ゲート絶縁膜１０３を形成した。ゲート絶縁膜１０３には、例えばゲート電極１０２にタンタルやアルミニウムを用いた場合には、ゲート電極１０２を陽極酸化して得られる酸化タンタル，酸化アルミニウムを用いても良いし、ＣＶＤによってＳｉＯ2 等を形成しても良い。また、ポリイミド，ポリビニルフェノール（ＰＶＰ），ポリビニルアルコール（ＰＶＡ），酸化ケイ素等を塗布し、
１２０℃〜３００℃で焼成しても構わない。次に、ネガ型のレジストを３０００rpm で厚さ４μｍにスピンコートし、９０℃，９０ｓ焼成、５〜２５０ｍＪで露光，現像後、110℃，６０ｓ焼成すると逆テーパーのエッジをもったレジストパターンが形成される。次に、厚さ１ｎｍのクロム、及び厚さ１００ｎｍの金を前記レジストパターン上に順次蒸着し、リフトオフ法によってテーパー領域のついたソース電極１０４、及びドレイン電極105を形成した。ソース電極１０４、及びドレイン電極１０５の材料には、有機半導体とのショットキー障壁を減らすため、仕事関数が４.５ｅＶ以上の金，銀，銅，白金，パラジウム，クロム，モリブデンやそれらの合金、もしくは、ＩＴＯ，ＩＺＯやＰＥＤＯＴ等を用いることが望ましい。最後に、厚さ５０ｎｍのペンタセンを２×１０-6の雰囲気下、１Å／ｓで蒸着し、半導体層１０６を形成した。半導体層１０６は可溶性のペンタセン誘導体を塗布後、焼成して形成しても良いし、多結晶構造を形成するものであれば、ペンタセン以外の有機半導体材料を用いても良い。図１に示したように、チャネル長は、ソース電極１０４の端からドレイン電極１０５の端までの距離で定義される。テーパー幅は、電極上面の基板に対して水平な面のチャネル側端部から基板に対して垂線を引き、電極下面との交点から電極下面のチャネル側端までの距離とした。図２に、ソース・ドレイン電極上及びゲート絶縁膜上の核成長したペンタセン結晶の表面形状（ＡＦＭ像）を示す。本実施例の条件では、テーパー上も含めてソース・ドレイン電極上の核から成長するペンタセンの結晶粒径は約５０ｎｍである。ここで、結晶粒径は、基板に対して水平方向の結晶断面の最長径と定義した。一方、ゲート絶縁膜の核から成長するペンタセン結晶は、１μｍ程度のサイズで樹状になる。
【００１９】
図３に、前記プロセスで作成した、チャネルと平行方向のテーパー幅が異なる２種類のＴＦＴのコンタクト抵抗のゲート電圧Ｖｇ依存性を示す。テーパー幅はネガレジストの露光エネルギーを変えて、約２０ｎｍ〜約６００ｎｍにした。ネガレジストの露光エネルギーを大きくする程、ネガレジストの逆テーパー角が緩慢になるため、電極のテーパー角が急峻になり、テーパー部の長さを短くすることができる。またテーパー幅は、電極を蒸着する際の基板と蒸着源との位置によっても変化させることができる。コンタクト抵抗は、チャネル長が５μｍ〜４００μｍの素子を作成し、縦軸にソース・ドレイン間電圧Ｖｄｓ＝−２０Ｖ，ゲート電圧Ｖｇ＝−２０，−３０，−４０，−５０，−６０Ｖにおけるソース・ドレイン間電流Ｉｄｓを、横軸にチャネル長Ｌを取り、直線上に乗ったプロットの縦軸切片から求めた。テーパー幅が短いＴＦＴはテーパー幅が長いＴＦＴに比べてコンタクト抵抗が低く、特に｜Ｖｇ｜が低い程、その傾向が顕著になる。
【００２０】
テーパー幅が短いＴＦＴでは、図４（ａ）に示すように、ソース・ドレイン電極のチャネル側側面のうち、チャネルを形成するゲート絶縁膜からの高さが１０ｎｍ以下の領域に接する半導体結晶が、ゲート絶縁膜上の核から成長する。それに対してテーパー幅が長いＴＦＴでは、図４（ｂ）に示すように、ソース・ドレイン電極のチャネル側側面のうち、チャネルを形成するゲート絶縁膜からの高さが１０ｎｍ以下の領域に接する半導体結晶の一部が、電極上の核から成長する。このため、テーパー幅が長いＴＦＴでは、ソース電極・ドレイン電極近傍で、キャリアをトラップする結晶粒界の数が多くなるため、テーパー幅が短いＴＦＴに比べてソース・ドレイン電極／半導体界面のコンタクト抵抗が高くなる。チャネル長方向の前記テーパー幅を、前記ソース・ドレイン電極上の半導体結晶の平均粒径よりも短くすることにより、チャネルを形成するゲート絶縁膜からの高さが１０ｎｍ以下の領域に接する半導体結晶をゲート絶縁膜上の核から成長させることができる。本実施例では、電極上に成長する結晶サイズが約５０ｎｍであることから、テーパー部幅は
５０ｎｍ以下にすることが望ましい。また、ソース・ドレイン電極が理想的な厚さである５０〜１００ｎｍの場合、ソース・ドレイン電極のテーパー角θは４５°以上であることが望ましい。
【実施例２】
【００２１】
図５，図６を用いて本発明の第２の実施例について説明する。図５に、本発明に関わる半導体装置の第２の実施例の断面概略図を示す。絶縁基板１０１としてガラス基板を用い、その上に厚さ１００ｎｍのクロムをスパッタ成膜後、フォトリソグラフィー法でゲート電極１０２を形成した。絶縁基板１０１には、第１の実施例と同様に、絶縁性の材料であれば広い範囲から選択することが可能である。ゲート電極１０２についても第１の実施例と同様に、他の金属やそれら金属を用いた合金，導電性高分子等が使用可能である。形成方法はインクジェットや印刷法、もしくはフォトリソグラフィー法等、いずれを用いてもよい。次に、厚さ３００ｎｍのＳｉＯ2 をＣＶＤで成膜し、ゲート絶縁膜１０３を形成した。ゲート絶縁膜１０３についても第１の実施形態と同様に、例えばゲート電極１０２にタンタルやアルミニウムを用いた場合には、ゲート電極１０２を陽極酸化して得られる酸化タンタル，酸化アルミニウムを用いても良いし、ＣＶＤによってＳｉＮ等を形成しても良い。また、ポリイミド，ポリビニルフェノール（ＰＶＰ），ポリビニルアルコール
（ＰＶＡ），ポリメチルメタクリレート（ＰＭＭＡ），酸化ケイ素等を塗布し、１２０℃〜３００℃で焼成しても構わない。次に、ゲート絶縁膜１０３上のうち、ゲート電極直上のチャネル領域になる部分に１mMol／ｌのオクタデシルチオールシラン(ＯＴＳ)を塗布し、クロロホルムでリンスして、撥水性の吸着分子層５０１を形成した。吸着分子層５０１は撥水性のものであればＯＴＳに限らない。次に、トルエンに溶かした平均粒径数１０
ｎｍの金ペーストを単分子層１０７の両端に塗布し、２００℃，１ｈ、ホットプレート上での基板加熱より焼結させ、ソース電極１０４、及びドレイン電極１０５を形成した。ソース・ドレイン電極はパラジウム，銀，銅，白金，タンタル，インジウム，スズ，亜鉛，アルミニウム等から選択することが可能で、１種類からなる微粒子、または２種類以上からなる合金微粒子を用いることができる。微粒子の平均粒径は数ｎｍ〜数１０ｎｍであることが望ましい。溶剤はキシレン，トルエン，エチルベンゼン，メシチレン等を用いる。最後に、厚さ５０ｎｍのペンタセンを２×１０-6の雰囲気下、１Å／ｓで蒸着し、半導体層１０６を形成した。半導体層１０６には、ペンタセン等のアセン系材料の他、フルオレン−バイチオフェン(Ｆ８Ｔ２）等のフルオレン系材料，ヘキシルチオフェン(Ｐ３ＨＴ）等のチオフェン系材料等、全ての半導体材料を用いることができる。撥水膜端に金ペーストを塗布・焼成したことにより、図５のように電極端部を凸型のテーパーにすることができた。これにより、撥水膜なしの場合に比べてコンタクト抵抗が減少した。金属インクの表面張力と粘性、及び吸着分子層の表面エネルギーをそれぞれ調整することにより、図６のように逆テーパー形状のソース・ドレイン電極を形成することも可能であり、この場合もコンタクト抵抗を低減することができた。
【実施例３】
【００２２】
図７〜図１０を用いて本発明の第３の実施例について説明する。図７に、本発明に関わる半導体装置の第３の実施例の断面概略図を示す。絶縁基板１０１としてガラス基板を用い、その上に厚さ１００ｎｍのクロムをスパッタ成膜後、フォトリソグラフィー法でゲート電極１０２を形成した。絶縁基板１０１には、第１の実施形態と同様に、絶縁性の材料であれば広い範囲から選択することが可能である。ゲート電極１０２についても第１の実施形態と同様に、他の金属やそれら金属を用いた合金，導電性高分子等が使用可能である。形成方法はインクジェットや印刷法、もしくはフォトリソグラフィー法等、いずれを用いてもよい。次に、厚さ３００ｎｍのＳｉＮをＣＶＤで成膜し、ゲート絶縁膜１０３を形成した。ゲート絶縁膜１０３についても第１の実施形態と同様に、例えばゲート電極102にタンタルやアルミニウムを用いた場合には、ゲート電極１０２を陽極酸化して得られる酸化タンタル，酸化アルミニウムを用いても良いし、ＣＶＤによってＳｉＯ2 等を形成しても良い。また、ポリイミド，ポリビニルフェノール（ＰＶＰ），ポリビニルアルコール（ＰＶＡ），酸化ケイ素等を塗布し、１２０℃〜３００℃で焼成しても構わない。次に、ネガ型のレジストを３０００rpm で厚さ４μｍにスピンコートし、９０℃，９０ｓ焼成、３０ｍＪで露光，現像後、１１０℃，６０ｓ焼成すると逆テーパーのエッジをもったレジストパターンが形成される。次に、厚さ１ｎｍのクロム、及び厚さ１００ｎｍの金を前記レジストパターン上に順次蒸着し、リフトオフ法によってテーパー領域のついたソース電極１０４、及びドレイン電極１０５を形成した。ソース・ドレイン電極は硫黄原子と共有結合するものであれば、銀，銅，白金，パラジウム，スズ等の金属、或いはこれらの金属を含む合金または混合物を用いても良い。次に基板を０.１mMol／ｌ のオクタデカンチオール溶液に１分間浸液後、クロロホルムでリンスして、ソース電極１０４、及びドレイン電極１０５上に吸着分子層７０１を形成した。吸着分子層７０１には、チオール基(-SH)を有するものであれば、全て用いることができる。最後に、厚さ５０ｎｍのペンタセンを２×１０-6の雰囲気下、１Å／ｓで蒸着し、半導体層１０６を形成した。半導体層１０６には、ペンタセン等のアセン系材料の他、Ｆ８Ｔ２等のフルオレン系材料，Ｐ３ＨＴ等のチオフェン系材料等、全ての半導体材料を用いることができる。
【００２３】
図８に、金電極の仕事関数、及び接触角の０.１mMol／ｌ のオクタデカンチオール溶液への浸液時間依存性を示す。オクタデカンチオール溶液への浸液前は約４.８ｅＶ である金電極の仕事関数の変化は、浸液時間が１０3ｓ までは微小だが、浸液時間が１０3ｓ を超えると急激に減少し、４日間浸液させると約４.４ｅＶ にまで減少する。一方、初期値浸液前は約８８°である金電極接触角は、浸液直後から増加する。つまり、浸液時間が
１０3ｓ までの短時間処理では、オクタデカンチオールが金電極表面に吸着するが、半導体と電極界面のショットキー障壁の原因となる金電極仕事関数の変化は０.２ｅＶ 以内に抑えることができる。仕事関数は、ＡＣ−２（理研計器製）等の光電子分光装置によって容易に測定できる。
【００２４】
図９は、浸液時間に対して、オクタデカンチオール分子が電極表面に吸着していく様子を示した模式図である。浸透時間が短い場合は、オクタデカンチオール分子は寝た状態で疎に電極に吸着するが、浸透時間の増加に伴いオクタデカンチオール分子は立つ状態で密に電極に吸着するようになる。
【００２５】
上記現象は、電極表面の和周波分光（ＳＦＧ）スペクトルによって確認することができる。浸液時間が長くなる程、ＣＨ２のピークがなくなりＣＨ３のピークが大きくなる。これは以下のことを示唆する。浸液時間が短いものは、表面に吸着している分子が少ないためアルキル鎖の自由度が大きく、アルキル鎖はゴーシュ欠陥を形成し、折れ曲がって比較的ランダムに配向する。電極への吸着量が増加し、分子の密度が大きくなるとアルキル鎖は相互作用によってゴーシュ欠陥をつくらず、鎖が直線的に伸び、ＣＨ３が先端である角度で配向する。アルキルが直線的に伸びる場合、ＣＨ２からは互いにダイポールをキャンセルするのでＣＨ２のピークがなくなる（ＣＨ２（symmetric）：２８５０cm-1，ＣＨ２
（asymmetric）：２９２０cm-1，ＣＨ３(Fermi resonance)：２９３５cm-1，ＣＨ３
（asymmetric）：２９６０cm-1）。
【００２６】
図１０に、上記プロセスで作製した薄膜トランジスタのＶｄｓ−Ｉｇ特性のオクタデカンチオール浸液時間依存性を示す。素子のチャネル長Ｌ，チャネル幅Ｗはそれぞれ４００μｍ，２mmである。浸液時間１min では、浸液前に比べてＶｇ＝−２０Ｖにおけるオン電流が約５０％増加し、Ｖｇ＝５Ｖにおけるオフ電流が１桁減少する。浸液時間１min では、チオール分子が図９(ａ)のように、電極に対して寝た状態で疎に吸着するため、電極と半導体との間にできる間隙は数Å程度である。ソース電極からチオール分子層をトンネリングして、数Å離れた半導体へ注入されたキャリアは、電極からの鏡像力の影響を受けにくくなるため、スムーズにドレイン電極に流れ込み、オン電流が増加する。上記、Ｖｄｓ−Ｉｇ特性とＳＦＧの結果から、電極と半導体との間に１Å以上１０Å以下の吸着層を形成することが、電極／半導体界面のコンタクト抵抗を低減するのに有効であることが分かった。浸液時間の増加に伴い、オン電流増加、及びオフ電流減少の効果が無くなり、浸液時間１dayの素子では、オン電流が２桁減少する。浸液時間１dayでは、チオール分子が図９（ｃ）のように、電極に対して立つ状態で密に吸着するため、電極と半導体との間にできる間隙は２３Å程度になる。間隙が厚くなると、キャリアがソース電極からチオール分子層をトンネリングする際に大きなエネルギーが必要になり、ドレイン電極に到達する数が減少する。メチルチオール，エチルチオール，チオフェノールのように分子長が短いものは、図９（ｃ）のように、電極に対して立つ状態で密に吸着させてもコンタクト抵抗を低減し、ＴＦＴの性能を向上させる効果があった。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態における薄膜トランジスタの断面構造である。
【図２】ソースまたはドレイン電極とチャネルの境界近傍の表面形状である。
【図３】コンタクト抵抗とゲート電圧の関係のテーパー幅依存性である。
【図４】ソースまたはドレイン電極とチャネルの境界近傍の断面概略図である。
【図５】本発明の一実施形態における薄膜トランジスタの断面構造である。
【図６】本発明の一実施形態における薄膜トランジスタの断面構造である。
【図７】本発明の一実施形態における薄膜トランジスタの断面構造である。
【図８】金電極の仕事関数、及び接触角のチオール処理時間依存性である。
【図９】ソース、及びドレイン電極に吸着したチオール分子の構造変化モデルである。
【図１０】本発明の一実施形態における薄膜トランジスタのＩｄｓ−Ｖｇ特性のチオール処理時間依存性である。
【符号の説明】
【００２８】
１０１…絶縁基板、１０２…ゲート電極、１０３…ゲート絶縁膜、１０４…ソース電極、１０５…ドレイン電極、１０６…半導体層、５０１…撥水吸着分子層。
【図１】
2005093542.tif 000003
【図２】
2005093542.tif 000004
【図３】
2005093542.tif 000005
【図４】
2005093542.tif 000006
【図５】
2005093542.tif 000007
【図６】
2005093542.tif 000008
【図７】
2005093542.tif 000009
【図８】
2005093542.tif 000010
【図９】
2005093542.tif 000011
【図１０】
2005093542.tif 000012