(57)【要約】【課題】電源電圧を無駄なく利用して制御能力を向上させるとともに、変位検出信号の高周波化を避けつつ制御系の高応答化を図る。【解決手段】変位検出用印加信号ｆ０を制御電圧Ｖ１〜Ｖ１２に重畳する際に重畳先を時分割することで周波数弁別を不要とし、変位検出用印加信号ｆ０印加中の電極への制御電圧Ｖ１〜Ｖ１２出力を抑制することで微視的には重畳を回避して変位検出用印加信号ｆ０と制御電圧Ｖ１〜Ｖ１２との電圧分配を不要にする。また、その時分割等を切換回路６５で行うとともに、デジタル回路６３の選択手段６３ｄにて変位検出用印加信号ｆ０と制御電圧Ｖ１〜Ｖ１２のデジタル値を順に選択することで、Ｄ／Ａ変換回路６４を減らす。【選択図】        図１
2005214948.tif 000002
【特許請求の範囲】
【請求項１】
ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記制御電圧に重畳させて前記複数電極に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極から前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、前記変位検出用印加信号の印加に際して印加先を時分割で切り替えるものであり、前記制御回路が、前記制御電圧の印加に際して前記複数電極のうち前記変位検出用印加信号の印加中の電極については制御電圧出力を抑制し前記変位検出用印加信号の印加終了後に制御電圧出力を行うものであることを特徴とする静電浮上型ジャイロ装置。
【請求項２】
前記印加信号供給回路と前記制御回路とがデジタル回路を共有しており、前記変位検出用検出信号を入力するアナログ−デジタル変換回路が前記デジタル回路に前置して設けられていることを特徴とする請求項１記載の静電浮上型ジャイロ装置。
【請求項３】
前記変位検出用印加信号の印加に続く前記制御電圧出力を前記変位検出用印加信号の印加先の時分割に随伴して切り替えるものであることを特徴とする請求項２記載の静電浮上型ジャイロ装置。
【請求項４】
前記変位検出用印加信号および前記制御電圧の時分割印加に対応して順に前記変位検出用印加信号および前記制御電圧のデジタル値を選択する選択手段が前記デジタル回路の中に設けられ、前記デジタル値を入力するデジタル−アナログ変換回路と、そのアナログ出力を時分割で切り替えて前記複数電極に印加する切換回路とが、前記デジタル回路に後続して設けられていることを特徴とする請求項３記載の静電浮上型ジャイロ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ジャイロ機構部と電子回路とを備えた静電浮上型ジャイロ装置に関する。
ジャイロ機構部は、ジャイロロータとジャイロケースとを含み、ジャイロロータをジャイロケース内で静電支持力によって浮動的に支持する。ジャイロロータは、適正動作のため、真空中に置かれる。
電子回路部は、ジャイロ機構部に接続され、ジャイロロータとジャイロケースとの相対変位を検出して、ジャイロロータの姿勢制御と回転駆動を行う。
詳しくは、その変位検出を行う信号検出回路と、姿勢制御や回転駆動のための制御電圧を生成する制御回路における制御電圧出力方式とに関する。
【背景技術】
【０００２】
［前提の技術］
小形化に適した静電浮上型ジャイロは、船舶や航空機ばかりか自動車等の移動体にも使用されており、慣性空間に対する加速度等を検出するために、慣性を具有した機械部品からなるジャイロ機構部と、静電支持力の制御や相対変位の検出等を担う電子回路部とを備えている。
図９は、そのような静電浮上型ジャイロにおけるジャイロ機構部を２つ示している。同図（ａ）〜（ｃ）は、円板形ロータ型の公知例であり（例えば特許文献１参照）、同図（ｄ）及び（ｅ）は、環状ロータ型の公知例である（例えば特許文献２参照）。なお、同図において、（ａ）及び（ｄ）は縦断正面図であり、（ｂ）と（ｃ）と（ｅ）は内蔵部品の展開斜視図である。
【０００３】
本発明の実施や説明の前提となる部分について掻い摘んで再掲すると、何れのジャイロ機構部でも、ジャイロロータ１０が静電浮上可能かつ回転可能な状態でジャイロケース２０に内蔵されている。ジャイロケース２０は、ガラス等の絶縁物からなる上側底部材２１と下側底部材２２とスペーサ２３とを組み合わせて構成され、内部に円板状の又は環状の真空空間が形成されている。ジャイロロータ１０は、シリコン等の導電体からなり、１本のスピン軸周りに安定して回転するよう、円板状に又は環状に形成されている。ジャイロケース２０からジャイロロータ１０に静電支持力や回転駆動力を作用させるために、両者の表面には、金属膜パターン等からなる多数の電極が形成されている。ジャイロロータ１０の電極とジャイロケース２０の電極は、それぞれの役割に応じて、対峙距離やピッチなど所定の対応関係を満たすよう配置されている。
【０００４】
電子回路に接続されるジャイロケース２０の電極（複数電極）について詳述すると、ジャイロロータ１０を中間に挟んで対向配置された複数対に分けられる。特に静電支持用電極については、それぞれの対において更に隣接配置された群・対に分けられる。具体的には、隣接電極３１ａ，３１ｂと隣接電極４１ａ，４１ｂとが対向対をなし、隣接電極３２ａ，３２ｂと隣接電極４２ａ，４２ｂとが対向対をなし、隣接電極３３ａ，３３ｂと隣接電極４３ａ，４３ｂとが対向対をなし、隣接電極３４ａ，３４ｂと隣接電極４４ａ，４４ｂとが対向対をなしている。なお、環状ロータ型の場合は、静電支持用電極の対が多くて、隣接電極３５ａ，３５ｂと隣接電極４５ａ，４５ｂも対向対をなし、隣接電極３６ａ，３６ｂと隣接電極４６ａ，４６ｂも対向対をなしている。
【０００５】
また、複数電極のうち回転駆動用電極については、上側底部材２１の下面で円状に列なるロータ駆動用電極３７と、下側底部材２２の上面で円状に列なるロータ駆動用電極４７とが対向対をなしている。
変位検出用電極も、変位検出用電極３８と変位検出用電極４８とが対向対をなしている。
なお、図示に際して、上側底部材２１に設けられた電極には３０番台の符号を付し、下側底部材２２に設けられた電極には４０番台の符号を付している。また、他の図示や説明に際して、隣接し合う電極３１ａ，３１ｂを区別しないで何れかを呼ぶとき又はそれらを纏めて呼ぶときには末尾のアルファベットを省いて電極３１と言う。他の電極３２等についても同様である。
【０００６】
さらに、役割分担が比較的単純で明瞭な環状ロータ型のジャイロ機構部について（図９（ｄ），（ｅ）参照）、静電支持用電極３１〜３６，４１〜４６の具体的な役割を説明する。空間で直交する３軸をそれぞれＸ軸，Ｙ軸，Ｚ軸とし、図９（ｄ）では、紙面の左右方向にＸ軸を置き、紙面を貫く向きにＹ軸を置き、紙面の上下方向にＺ軸を置き、Ｘ軸周りの回転をφとし、Ｙ軸周りの回転をθとする。そうすると、電極３１は、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものとなっている。対向対をなす電極４１も、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものであるが、電極３１とは逆向きの特性を示すものとなっている。電極対３２，４２はＹ方向に関して同様の機能を発揮し、電極対３３，４３はＺ＋φ方向に関して同様の機能を発揮し、電極対３４，４４はＺ＋θ方向に関して同様の機能を発揮し、電極対３５，４５はＺ−φ方向に関して同様機能を発揮し、電極対３６，４６はＺ−θ方向に関して同様の機能を発揮するものとなっている。
【０００７】
［従来の技術］
図１０（ａ）は、このようなジャイロケース２０の複数電極３１〜４８に接続されてジャイロ機構部と共に静電浮上型ジャイロを構成する電子回路を図示している。ここでも、明瞭化のため、環状ロータ型ジャイロの電子回路部を具体例に採って、本発明の実施例との対比に役立つ部分を掻い摘んで再掲する。
この電子回路は、静電支持用電極３１〜３６，４１〜４６と共に拘束制御系を構成する制御演算回路５３（制御回路）と、ロータ駆動用電極３７，４７と共にロータ駆動系を構成するロータ制御回路５２（制御回路）と、変位検出用電極３８，４８と共に変位検出系を構成する信号検出回路とを具えている。なお、図示に際し、制御演算回路５３については制御出力回路５４を明記したが、ロータ制御回路５２については省略している。
【０００８】
制御演算回路５３は、ジャイロロータ１０とジャイロケース２０とのＺ軸周り以外の相対変位すなわちＸ方向変位ΔＸとＹ方向変位ΔＹとＺ方向変位ΔＺとφ方向変位Δφとθ方向変位Δθとから、公知の演算を行って、姿勢制御用の制御電圧Ｖ１，Ｖ１２等を生成し、それぞれを複数の電極３１〜４８のうちの静電支持用電極３１〜３６，４１〜４６に印加する等のことで、それらの相対変位をゼロにする姿勢制御を行うものである。なお、これらの相対変位は、静電支持用電極３１〜３６，４１〜４６の容量変化から検出される。また、各制御電圧Ｖ１，Ｖ１２等は、正電圧信号とそれを反転させた負電圧信号とを出力する制御出力回路５４によって、印加前に、所要のレベルまで増幅されるようになっている。
【０００９】
ロータ制御回路５２は、ジャイロロータ１０のＺ軸周りの回転状態から、やはり公知の演算を行って、回転駆動用の制御電圧たとえば三相のパルス状信号を生成し、それらをロータ駆動用電極３７，４７へ循環的に印加する等のことで、ジャイロロータ１０を一定速度で回転させる回転制御を行うようになっている。なお、ジャイロロータ１０の回転状態は、ロータ駆動用電極３７，４７の容量変化から検出される。これらの制御電圧も、制御出力回路５４又は同様の出力回路によって、印加前に、所要のレベルまで増幅されるようになっている。
このような制御電圧が直に印加される静電支持用電極３１〜３６，４１〜４６及びロータ駆動用電極３７，４７とは異なり、複数電極３１〜４８のうちの変位検出用電極３８，４８に対しては、ジャイロロータ１０の運動に影響を及ぼすような制御電圧は印加されない。
【００１０】
信号検出回路は、ジャイロロータ１０とジャイロケース２０との相対変位を検出するために、ジャイロロータ１０の運動に影響しない程度に周波数の高い変位検出用印加信号ｆ１〜ｆ１２を用いるものであり、変位検出用印加信号ｆ１〜ｆ１２を複数電極３１〜４８のうちの一部に印加する印加信号供給回路と、変位検出用印加信号ｆ１〜ｆ１２が変位検出用電極３８，４８を経由した後のところで変位検出用印加信号ｆ１〜ｆ１２に係る信号成分を検出して変位検出用検出信号Ｖｐを生成する電流検出回路５１（検出信号生成回路）とを具えている。
【００１１】
具体的には、印加信号供給回路は、弁別可能に周波数の異なる５つの正弦波信号ｗ１〜ｗ５を公知の関係式に基づいて組み合わせることで変位検出用印加信号ｆ１〜ｆ１２を生成し、それらの変位検出用印加信号ｆ１〜ｆ１２を変位検出用電極３８，４８でなく静電支持用電極３１〜３６，４１〜４６に印加するようになっている。しかも、その際、制御出力回路５４の出力側で制御電圧Ｖ１，Ｖ１２等に変位検出用印加信号ｆ１〜ｆ１２を重畳させることで、印加を行うようになっている。
【００１２】
環状ロータ型では静電支持用電極の対向対が六対あるが、そのうち電極対３１，４１について詳述すると（図１０（ｂ）参照）、制御電圧Ｖ１は正電圧＋Ｖ１と負電圧−Ｖ１とが対で生成され、正電圧＋Ｖ１は変位検出用印加信号ｆ１の重畳後に正電圧Ｖ１ｂとなって静電支持用電極３１ｂに印加され、負電圧−Ｖ１は同じ変位検出用印加信号ｆ１の重畳後に負電圧Ｖ１ａとなって隣接の静電支持用電極３１ａに印加される。また、制御電圧Ｖ１２は正電圧＋Ｖ１２と負電圧−Ｖ１２とが対で生成され、正電圧＋Ｖ１２は変位検出用印加信号ｆ１２の重畳後に正電圧Ｖ１２ｂとなって静電支持用電極４１ｂに印加され、負電圧−Ｖ１２は同じ変位検出用印加信号ｆ１２の重畳後に負電圧Ｖ１２ａとなって隣接の静電支持用電極４１ａに印加されるようになっている。
【００１３】
一方、電流検出回路５１は（図１０（ａ）参照）、制御出力回路５４側に接続されるのでなく、複数電極３１〜４８のうちの変位検出用電極３８，４８に接続されている。電流検出回路５１は、信号増幅用のアンプ等を具えているが、その入力ラインが変位検出用電極３８，４８の並列接続点に接続される。また、電流検出回路５１から出力された変位検出用検出信号Ｖｐがロータ制御回路５２や制御演算回路５３の入力回路へ送出されるようにもなっている。
【００１４】
ここで、制御演算回路５３における変位検出用検出信号Ｖｐの入力回路に言及すると（図１０（ｃ）参照）、同期検波器とフィルタとの縦続接続回路に変位検出用検出信号Ｖｐと正弦波信号ｗ１とを入力して、変位検出用検出信号Ｖｐから正弦波信号ｗ１の成分を抽出することで、例えばＸ方向変位ΔＸを検知するようになっている。他の変位ΔＹ，ΔＺ，Δφ，Δθについても同様である。なお、変位検出用検出信号Ｖｐから正弦波信号ｗ１の成分を抽出する他の回路としては（図１０（ｄ）参照）、正弦波信号ｗ１の周波数を通過帯域の中心とするバンドパスフィルタ（ＢＰＦ）を前段に置き、その後段に包絡検波回路を設けたものも、知られている。
【００１５】
そして、このような信号検出回路によって、制御電極３１〜３７，４１〜４７の容量変化に基づいて相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθや回転状態が検出される。また、それを入力した制御演算回路５３及びロータ制御回路５２の姿勢制御および回転駆動によって、ジャイロロータ１０がジャイロケース２０内の中立位置に浮上して回転し続ける。さらに、それらに基づいて、静電浮上型ジャイロに作用した加速度等が、演算され、検知されるのである。
【００１６】
【特許文献１】特許第３００８０７４号公報  （図１、図２、図４、図８）
【特許文献２】特開２００１−２３５３２９号公報  （図１、図２、図３、図６）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
このような静電浮上型ジャイロの信号検出回路では（図１１（ａ）参照）、ジャイロロータ１０がＺ軸周りの回転は別として中立位置に静止しているとき静電支持用電極３１，４１に印加される一定のオフセット電圧をＶofとし、姿勢制御のために算出され変化するＸ軸制御電圧成分をＶｘとすると、正電圧Ｖ１ｂのうち制御出力回路５４の出力する主成分（＋Ｖ１）は＋Ｖof＋Ｖｘにされ、負電圧Ｖ１ａの主成分（−Ｖ１）は−Ｖof−Ｖｘにされ、これらには周波数が高くて振幅の小さい変位検出用印加信号ｆ１（図では正弦波）が同相で重畳される。また、正電圧Ｖ１２ｂの主成分（＋Ｖ１２）は＋Ｖof−Ｖｘにされ、負電圧Ｖ１２ａの主成分（−Ｖ１２）は−Ｖof＋Ｖｘにされ、これらにもやはり周波数が高くて振幅の小さい別の変位検出用印加信号ｆ１２（図では正弦波）が同相で重畳される。
【００１８】
このように変位検出用印加信号ｆ１〜ｆ１２を制御電圧Ｖ１，Ｖ１２等に重畳させていることから、両者の電圧の和が制御出力回路５４の電源電圧Ｖccを超えることは出来ないので、変位検出用印加信号ｆ１の振幅電圧Ｖｆと制御電圧Ｖ１の最大電圧Ｖ１ｍとに電源電圧Ｖccを割り振っている（図１１（ｂ）参照）。このため、制御電圧を大きくすると、変位検出用印加信号が小さくなり、変位検出用印加信号を大きくすると、制御電圧が小さくなるので、何れか一方の都合で一方だけ大きくすることはできない。このように変位検出用印加信号を制御電圧に重畳させる方式には、電源電圧のうち制御電圧に有効利用できる範囲が変位検出用印加信号ｆ１の振幅電圧Ｖｆによって制限される、という制約がある。
【００１９】
この制約に関して、例えば静電浮上型ジャイロの小形化が進むと不都合が生じる。具体的には、従来５ｍｍ程度であったジャイロロータ１０の径が１ｍｍ程度まで縮小されると、複数電極３１〜４８の容量が小さくなって、電流検出回路５１の検出対象である入力電流Ｉｐ、これは変位検出用検出信号Ｖｐの元であるが、この検出電流Ｉｐが激減する。このため、変位ΔＸ等を正確に求めるのに必要とされる適正レベルの変位検出用検出信号Ｖｐを得るには、変位検出用印加信号ｆ１の振幅電圧Ｖｆを大きくする必要がある。しかしながら、所定の電源電圧Ｖccの下で振幅電圧Ｖｆを増加させることは制御電圧Ｖ１の最大電圧Ｖ１ｍの減少を伴うため、両者への割り振りのバランスが不所望に崩れてしまう（図１１（ｃ）参照）。他の変位検出用印加信号や制御電圧についても同じである。
【００２０】
また、それとは別の制約もある。ジャイロロータ１０が小形になると、その慣性力が小さくなって、動きが速くなる。ジャイロケース２０については、搭載先の移動体の運動性能が向上すると、動きが速くなる。何れにしても、ジャイロロータ１０とジャイロケース２０との相対変位の変動が急になるので、静電浮上型ジャイロ装置が適切な姿勢を維持するには、拘束制御系の性能を高めることが必要であり、それには制御演算回路や信号検出回路の高応答化が求められるが、このような制御系の高応答化は、変位検出用印加信号ｆ１〜ｆ１２の素になる正弦波信号ｗ１〜ｗ５の選択に関する制約を強める。
【００２１】
周波数領域の簡略化グラフ（図１１（ｄ）〜（ｈ））を参照して具体的に説明する。従来の信号入力回路のフィルタ特性すなわち上述した変位検出用検出信号Ｖｐの入力回路におけるフィルタ（図１０（ｃ）参照）やバンドパスフィルタ（図１０（ｄ）参照）に係る帯域幅をｆａとおく（図１１（ｄ）破線グラフ参照）。そうすると、制御回路の演算部の応答性は（図１１（ｄ）実線グラフ参照）最高周波数でも上記の帯域幅ｆａと同じかそれより低くされる。演算部の応答性だけ高めても（図１１（ｅ）実線グラフ参照）、入力回路のフィルタ帯域幅ｆａを広げなければ（図１１（ｅ）破線グラフ参照）、帯域幅ｆａを超える演算性能が無駄になり、制御系の高応答化は果たせないからである。
【００２２】
そのため、制御系の高応答化を図るには、演算部の応答性を高めるとともに（図１１（ｆ）実線グラフ参照）、その最高周波数以上に入力回路のフィルタ帯域幅を広げなければならない（図１１（ｆ）破線グラフ参照）。そのような入力部の帯域幅をｆｂとおく（ｆｂ＞ｆａ）。そうすると、正弦波信号ｗ１〜ｗ５の差信号がフィルタの不完全性等に起因して不所望に入力されるのを確実に回避するために従来は正弦波信号ｗ１〜ｗ５の周波数が互いに帯域幅ｆａ以上離れていれば良かったのに（図１（ｇ）参照）、制御系を高応答化するには正弦波信号ｗ１〜ｗ５の相互離隔周波数を何れについても帯域幅をｆｂ以上に広げることが必要になる。
【００２３】
しかしながら、従来の帯域幅ｆａでも２ＭＨｚ程あり正弦波信号ｗ１〜ｗ５の最高周波数は１０ＭＨｚ程度になっており、これよりも信号周波数を上げようとすると、電子部品の原価が高騰するうえ調達も難しくなる、さらに、十分なＳ／Ｎ比（シグナル対ノイズ比）を確保するには回路実装に要求される技術もコストも急激に高くなる。
そこで、電源電圧Ｖccを無駄なく利用して制御能力を向上させるとともに、変位検出信号の高周波化を避けつつ制御系の高応答化を図るべく、制御電圧出力方式さらには変位検出用信号の印加方式および検出方式を工夫し改良することが技術的な課題となる。
【課題を解決するための手段】
【００２４】
本発明の静電浮上型ジャイロ装置は（解決手段１）、このような課題を解決するために創案されたものであり、ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記制御電圧に重畳させて前記複数電極に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極から前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、前記変位検出用印加信号の印加に際して印加先を時分割で切り替えるものであり、前記制御回路が、前記制御電圧の印加に際して前記複数電極のうち前記変位検出用印加信号の印加中の電極については制御電圧出力を抑制し前記変位検出用印加信号の印加終了後に制御電圧出力を行うものである、ことを特徴とする。
【００２５】
また、本発明の静電浮上型ジャイロ装置は（解決手段２）、上記解決手段１の静電浮上型ジャイロ装置であって、前記印加信号供給回路と前記制御回路とがデジタル回路を共有しており、前記変位検出用検出信号を入力するアナログ−デジタル変換回路が前記デジタル回路に前置して設けられている、ことを特徴とする。
【００２６】
さらに、本発明の静電浮上型ジャイロ装置は（解決手段３）、上記解決手段２の静電浮上型ジャイロ装置であって、前記変位検出用印加信号の印加に続く前記制御電圧出力が前記変位検出用印加信号の印加先の時分割に随伴して切り替えられるようになっている、ことを特徴とする。
【００２７】
また、本発明の静電浮上型ジャイロ装置は（解決手段４）、上記解決手段３の静電浮上型ジャイロ装置であって、前記変位検出用印加信号および前記制御電圧の時分割印加に対応して順に前記変位検出用印加信号および前記制御電圧のデジタル値を選択する選択手段が前記デジタル回路の中に設けられ、前記デジタル値を入力するデジタル−アナログ変換回路と、そのアナログ出力を時分割で切り替えて前記複数電極に印加する切換回路とが、前記デジタル回路に後続して設けられている、ことを特徴とする。
【発明の効果】
【００２８】
このような本発明の静電浮上型ジャイロ装置にあっては（解決手段１）、変位検出用印加信号を制御電圧に重畳する際に重畳先が時分割されるようにしたことにより、変位検出用検出信号の周波数弁別を行わなくても、複数の制御電極それぞれの容量を的確に区別して検出することが可能となることから、周波数の離隔した多数の変位検出用印加信号を使用しなくて済み、そのため変位検出用印加信号の最高周波数を上げなくても良くなる又は下げることすら可能となるので、制御系の高応答化を図るに際して変位検出信号の不所望な高周波化を避けることができる。
【００２９】
しかも、変位検出用印加信号の印加中の電極への制御電圧出力を抑制するようにもしたことにより、変位検出用印加信号と制御電圧との重畳が時間をずらして行われることから、時分割の一巡周期以上の時間平均に基づく大局的見地からは変位検出用印加信号を制御電圧に重畳させる方式が維持されているが、時々刻々の信号波形を微視的にみた厳密な意味では重畳が回避・解消されるので、変位検出用印加信号と制御電圧との電圧分配が不要となって、それぞれ他方の制約を受けることなく電源電圧の許す範囲で任意の値を採ることが可能となる。
【００３０】
そして、このような制御電圧出力方式・変位検出用信号印加方式・変位検出用信号検出方式の改良により、電源電圧を無駄なく利用して制御能力を向上させることができるばかりか、変位検出信号の高周波化を避けつつ制御系の高応答化を達成することもできる。
したがって、この発明によれば、高性能の静電浮上型ジャイロ装置を実現することができる。
【００３１】
また、本発明の静電浮上型ジャイロ装置にあっては（解決手段２）、アナログ−デジタル変換回路の前置により、制御回路や信号検出回路が少なくとも部分的にはデジタル化可能となるので、例えばシステムＬＳＩ等の大規模集積回路で具体化することで、電子回路部を小形にすることができる。しかも、信号検出回路のうち印加信号供給回路までも制御回路とデジタル回路を共有するようにしたことにより、制御回路や信号検出回路の総て又は大部分がデジタル化されるうえ、例えばデジタルシグナルプロセッサ（ＤＳＰ）やマイクロプロセッサ（ＭＰＵ）といったプログラム可能なデジタル論理回路で比較的容易に具現することができる。
【００３２】
さらに、本発明の静電浮上型ジャイロ装置にあっては（解決手段３）、上述した変位検出用印加信号の印加先の時分割に加え、それに随伴して後続の制御電圧出力の印加先も時分割されるようにしたことにより、制御電圧の出力継続時間が短縮されるので、制御出力回路等を時分割での共用に基づいて個数低減・規模削減するといったことが可能となる。なお、この場合、制御電圧が変位検出用印加信号の印加中の抑制時を除けば概ねステップ状に変化することになるが、時分割の一巡周期がジャイロロータの慣性に基づく応答時間より十分に短い限り、ジャイロロータの運動に悪影響はなく、ジャイロロータの制御は円滑になされる。
【００３３】
上述した制御回路や信号検出回路に係る時分割回路は、各電極・各制御電圧の数と同数以上のラッチ及びデジタル−アナログ変換回路に切換回路を後続させる、といったことでも具現できるが、本発明の静電浮上型ジャイロ装置にあっては（解決手段４）、上述した変位検出用印加信号の印加先の時分割に随伴する制御電圧出力の印加先の時分割を切換回路で行うにとどまらず、その時分割に対応してデジタル回路の選択手段により対象信号の変位検出用印加信号および制御電圧のデジタル値が順に選択されるようにもしたことにより、デジタル回路と切換回路とに介在するデジタル−アナログ変換回路が共用化され、その個数が少なくて済むこととなる。
【発明を実施するための最良の形態】
【００３４】
このような本発明の静電浮上型ジャイロ装置について、これを実施するための具体的な形態を、以下の実施例１〜実施例５により説明する。
図１〜図３に示した実施例１は、上述した解決手段１〜解決手段４（出願当初の請求項１〜請求項４）を総て具現化したものであり、図４に示した実施例２や、図５に示した実施例３、図６に示した実施例４、図７に示した実施例５は、何れも、変形例である。
【００３５】
なお、それらの図示に際し、背景技術の欄における前提の技術の欄や，背景技術の欄における従来の技術の欄において言及した構成要素と同様の構成要素には同一の符号を付して示したので、また、背景技術の欄における前提の技術の欄で述べたジャイロ機構部は以下の各実施例でもそのまま利用されるので、重複する再度の説明は割愛し、以下、従来技術との相違点を中心に説明する。
ここでも、明瞭な対比等のため、電子回路部は環状ロータ型ジャイロ対応のものを具体例とする。
【実施例１】
【００３６】
本発明の静電浮上型ジャイロ装置の実施例１について、その具体的な構成を、図面を引用して説明する。図１は、電子回路部の構造を示し、（ａ）が制御回路と信号検出回路を含む全体回路図、（ｂ）が制御回路と信号検出回路の内部ブロック図、（ｃ）が制御出力回路の詳細な接続図である。また、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｇ）は、何れも信号波形例である。
【００３７】
この静電浮上型ジャイロ装置の電子回路が既述した図１０の従来例と相違するのは（図１参照）、信号検出回路の印加信号供給回路と制御回路の信号入力回路と制御回路の制御出力回路とが時分割回路で具体化されている点と（図１（ａ）参照）、それらの大部分がプログラム可能なデジタル回路であるＤＳＰ６３（デジタルシグナルプロセッサ）で具体化されている点である（図１（ｂ）参照）。なお、ここでは制御回路の改造が制御演算回路５３にとどまりロータ制御回路５２には及んでいないものとする。
【００３８】
すなわち（図１（ａ），（ｂ）参照）、ロータ制御回路５２や電流検出回路５１は従来通りで良いが、正弦波信号ｗ１〜ｗ５から変位検出用印加信号ｆ１〜ｆ１２を生成する従来の印加信号供給回路、及び制御出力回路５４を含む制御演算回路５３に代わって、変位検出用検出信号Ｖｐを入力するＡ／Ｄ変換回路６２（アナログ−デジタル変換回路）と、振分入力部６３ａや変位等演算部６３ｂなどの処理プログラムをインストールしたＤＳＰ６３（共有のデジタル回路）と、負側Ｄ／Ａ変換器６４ａと正側Ｄ／Ａ変換器６４ｂとからなるＤ／Ａ変換回路６４と、一入力十二出力の負側切換回路６５ａとやはり一入力十二出力の正側切換回路６５ｂとからなる切換回路６５（ＤＭＵＸ）とが設けられている。
【００３９】
また、変位検出用印加信号ｆ１が制御電圧Ｖ１に重畳されて静電支持用電極３１に印加され、他の変位検出用印加信号ｆ２〜ｆ１２もそれぞれ制御電圧Ｖ２〜Ｖ１２に重畳されて静電支持用電極３２〜３６，４１〜４６に印加され、その検出が変位検出用電極３８，４８から電流検出回路５１で行われるのは、従来通りであるが（図１（ａ），（ｃ）参照）、従来と異なり、変位検出用印加信号ｆ１〜ｆ１２が変位検出用印加信号ｆ０から時分割で生成されるので（図１（ｂ）参照）、後に詳述するように、変位検出用印加信号ｆ１〜ｆ１２における発振波形部分の周波数は、どの変位検出用印加信号ｆ１〜ｆ１２でも同じになっている。変位検出用印加信号ｆ１〜ｆ１２と制御電圧Ｖ１〜Ｖ１２との重畳も、時分割方式にて行われるので、具体的態様が従来と異なる。
【００４０】
詳述すると（図１（ａ），（ｂ）参照）、Ａ／Ｄ変換回路６２は、変位検出用検出信号Ｖｐを例えば周期２５０ｎｓ（周波数４ＭＨｚ）で８ビットや１２ビットのデジタル値に変換してＤＳＰ６３に送出するものであり、図示の例では、汎用の高速Ａ／Ｄ変換器一個で構成されている。処理能力とコストが折り合えば、それで良いが、処理能力を高める等のために、多数個のＡ／Ｄ変換器を並列に設置しても良く、コストダウン等のために安価なＡ／Ｄ変換器を少数個と追加の切換回路とを組み合わせて具現しても良い。何れの構成であれ、Ａ／Ｄ変換回路６２の変換周期は、逆数である周波数がジャイロロータ１０の運動に影響する数十ｋＨｚより高くなるように、設定されている。
【００４１】
ＤＳＰ６３には（図１（ｂ）参照）、振分入力部６３ａと変位等演算部６３ｂと正弦波生成部６３ｃと選択部６３ｄとが、何れもプログラムで具体化されて、インストールされている。また、ＤＳＰ６３では、検出信号入力値ｇ１〜ｇ１２及び制御電圧Ｖ１〜Ｖ１２をデジタル値で記憶保持しておくため、それぞれにメモリの一部領域が割り振られており、それらのデジタル値を介して、具体的にはデジタル値を随時更新するとともに随時参照することにより、上記プログラム６３ａ，６３ｂ，６３ｃ，６３ｄが協動するようになっている。なお、制御電圧Ｖ１〜Ｖ１２はそれぞれが正負一対（±Ｖ１〜±Ｖ１２）で記憶保持されるが、検出信号入力値ｇ１〜ｇ１２は、変位検出用検出信号Ｖｐの信号レベル（振幅値）で記憶保持されるようになっている。
【００４２】
振分入力部６３ａは、選択部６３ｄが入力先に変位検出用印加信号ｆ０を選択し且つ切換回路６５が出力先に静電支持用電極３１を選択しているときにＡ／Ｄ変換回路６２からデジタル値を入力して検出信号入力値ｇ１とし、選択部６３ｄが入力先に変位検出用印加信号ｆ０を選択し且つ切換回路６５が出力先に静電支持用電極３２を選択しているときにＡ／Ｄ変換回路６２からデジタル値を入力して検出信号入力値ｇ２とし、同様に、選択部６３ｄが入力先に変位検出用印加信号ｆ０を選択し且つ切換回路６５が出力先に静電支持用電極３３〜３６の何れかを選択しているときにＡ／Ｄ変換回路６２からデジタル値を入力して検出信号入力値ｇ３〜ｇ６のうちの該当値とし、選択部６３ｄが入力先に変位検出用印加信号ｆ０を選択し且つ切換回路６５が出力先に静電支持用電極４１〜４６の何れかを選択しているときにＡ／Ｄ変換回路６２からデジタル値を入力して検出信号入力値ｇ７〜ｇ１２のうちの該当値とするようになっている。
【００４３】
変位等演算部６３ｂは、静電支持用電極３１〜３６，４１〜４６に対して個別に変位検出用印加信号ｆ０を印加したときの変位検出用検出信号Ｖｐに検出信号入力値ｇ１〜ｇ１２それぞれが一致しているものとして、静電支持用電極３１〜３６，４１〜４６の容量を時々刻々反映した検出信号入力値ｇ１〜ｇ１２から公知の式で相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθを算出し、更にそれらの変位をゼロするために、公知の演算を行って（なお、その演算内容は従来と同様で良いので詳細な説明は割愛する。特許文献１，２参照。）、姿勢制御用の制御電圧Ｖ１〜Ｖ１２を算出し、それらのデジタル値をメモリの該当領域に上書き記憶するようになっている。
【００４４】
正弦波生成部６３ｃは、ジャイロロータ１０の運動に影響する数十ｋＨｚよりも桁違いに高い周波数たとえば数ＭＨｚや十数ＭＨｚの正弦波を近似的に発生するものであり、時間の進行の度に公知の三角関数の演算を繰り返しても良いが、予め一周期当たり数点〜数十点について算出して記憶しておいた一連の折れ線近似値を循環的に読み出すようにしても良い。何れにしても、生成した正弦波を変位検出用印加信号ｆ０として選択部６３ｄへ送出するようになっている。
【００４５】
選択部６３ｄは、十三入力一出力の選択手段（ＭＵＸ）を二つ具えたものであり、何れの選択手段も、ジャイロロータ１０の運動に影響する数十ｋＨｚよりは高いが変位検出用印加信号ｆ０よりは低い周波数たとえば数百ｋＨｚや１ＭＨｚ台の周波数で一巡する選択処理を繰り返す。その一巡選択処理の各周期は十二等分され、更にそれぞれの等分期間が、この例では大半を占める前期と、僅かな期間の後期とに分けられる。
【００４６】
そして、一方の選択手段は、十二等分期間のいつでも前期には変位検出用印加信号ｆ０を選択し、後期には十二等分期間内の位置づけに対応して順に制御電圧Ｖ１〜Ｖ１２のうちの正電圧＋Ｖ１〜＋Ｖ１２を選択し、それらを正側Ｄ／Ａ変換器６４ｂへ送出するようになっている。また、他方の選択手段も前期には十二等分期間のいつでも変位検出用印加信号ｆ０を選択するが、後期には、他方の選択手段の場合、十二等分期間内の位置づけに対応して順に制御電圧Ｖ１〜Ｖ１２のうちの負電圧−Ｖ１〜−Ｖ１２を選択し、それらを負側Ｄ／Ａ変換器６４ａへ送出するようになっている。
【００４７】
Ｄ／Ａ変換回路６４の負側Ｄ／Ａ変換器６４ａ及び正側Ｄ／Ａ変換器６４ｂは（図１（ａ）〜（ｃ）参照）、何れも、選択部６３ｄから送られてきた例えば８ビットや１２ビットのデジタル値をアナログ信号に高速で変換するものであり、変位検出用印加信号ｆ０の折れ線近似の時間幅より変換周期の短いものが採用されており、例えば周期２５ｎｓ（周波数４０ＭＨｚ）で変換を繰り返すようになっている。
【００４８】
切換回路６５の負側切換回路６５ａは、負側Ｄ／Ａ変換器６４ａの出力を入力し、選択部６３ｄの選択手段による十二等分期間に対応して出力先を循環的に切り換えるものであり、選択部６３ｄが前期に変位検出用印加信号ｆ０を選択し後期に制御電圧Ｖ１を選択する十二等分期間には、そのアナログ信号（−Ｖ１＋ｆ１）を負側Ｄ／Ａ変換器６４ａから入力し、これを負電圧Ｖ１ａとして静電支持用電極３１ａに印加するようになっている。また、選択部６３ｄが前期に変位検出用印加信号ｆ０を選択し後期に制御電圧Ｖ１２を選択する十二等分期間には、そのアナログ信号（−Ｖ１２＋ｆ１２）を負側Ｄ／Ａ変換器６４ａから入力し、これを負電圧Ｖ１２ａとして静電支持用電極４１ａに印加するようになっている。
【００４９】
また、切換回路６５の正側切換回路６５ｂは、正側Ｄ／Ａ変換器６４ｂの出力を入力し、選択部６３ｄの選択手段による十二等分期間に対応して出力先を循環的に切り換えるものであり、選択部６３ｄが前期に変位検出用印加信号ｆ０を選択し後期に制御電圧Ｖ１を選択する十二等分期間には、そのアナログ信号（＋Ｖ１＋ｆ１）を正側Ｄ／Ａ変換器６４ｂから入力し、これを正電圧Ｖ１ｂとして静電支持用電極３１ｂに印加するようになっている。また、選択部６３ｄが前期に変位検出用印加信号ｆ０を選択し後期に制御電圧Ｖ１２を選択する十二等分期間には、そのアナログ信号（＋Ｖ１２＋ｆ１２）を正側Ｄ／Ａ変換器６４ｂから入力し、これを正電圧Ｖ１２ｂとして静電支持用電極４１ｂに印加するようになっている。
【００５０】
さらに、負側切換回路６５ａも正側切換回路６５ｂも、選択部６３ｄが前期に変位検出用印加信号ｆ０を選択し後期に制御電圧Ｖ２〜Ｖ１１を選択する十二等分期間には、そのアナログ信号をＤ／Ａ変換回路６４から入力し、これを制御電圧Ｖ２〜Ｖ１１として静電支持用電極３２〜３６，４２〜４６に印加するようになっている。
なお、変位検出用印加信号ｆ１は、変位検出用印加信号ｆ０の一部が周期的に切り出された間欠的な発振信号であり、制御電圧Ｖ１の印加先である静電支持用電極３１に印加される。同様に、変位検出用印加信号ｆ２〜ｆ１２も、変位検出用印加信号ｆ０の一部が周期的に切り出された間欠的な発振信号であり、それぞれ制御電圧Ｖ２〜Ｖ１２の印加先である静電支持用電極３２〜３６，４１〜４６に印加される。
【００５１】
この実施例１の静電浮上型ジャイロ装置について、その使用態様及び動作を、図面を引用して説明する。図２（ａ）〜（ｃ）及び図３（ａ）〜（ｇ）は、何れも信号波形例である。
ここでも、既述例との対比明瞭化等のため、環状ロータ型の六対の静電支持用電極のうち電極対３１，４１に対する制御電圧Ｖ１，Ｖ１２及び変位検出用印加信号ｆ１，ｆ１２の印加状況を中心に詳述する。
【００５２】
この場合、制御電圧Ｖ１〜Ｖ１２は（図２参照）、選択部６３ｄと切換回路６５とによる時分割を無視すると、正電圧＋Ｖ１〜＋Ｖ１２も、負電圧−Ｖ１〜−Ｖ１２も、波形の基本的な部分については従来の波形を踏襲するが（図２（ａ）における二点鎖線の波形を参照）、振幅については、変位検出用印加信号ｆ１〜ｆ１２と無関係に、電源電圧±Ｖccを目一杯利用して、拡大されている（図２（ａ）における実線波形および波線波形を参照）。その周波数は、ジャイロロータ１０の姿勢制御に有効な数十ｋＨｚ以下であるが、その最高周波数は、変位等演算部６３ｂの応答性に基づいて決まり、既述した帯域幅ｆａよりも高い帯域幅ｆｂに近いものとなる。
【００５３】
そして、選択部６３ｄと切換回路６５とによる時分割を反映させると、制御電圧Ｖ１〜Ｖ１２は、ステップ状・階段状の波形になる。具体的には（図２（ｂ）参照）、正電圧＋Ｖ１〜＋Ｖ１２も、負電圧−Ｖ１〜−Ｖ１２も、選択部６３ｄの一巡選択処理の周期ごとに（例えば上述した数百ｋＨｚや１ＭＨｚ台の周波数の逆数で）、不連続・飛躍的に変化する。さらに、変位検出用印加信号ｆ０から時分割にて生成される変位検出用印加信号ｆ１〜ｆ１２も反映させると（図２（ｃ）参照）、正電圧Ｖ１ｂ〜Ｖ１２ｂも、負電圧Ｖ１２ａ〜Ｖ１２ａも、ステップ状・階段状の段差部分に大振幅の正弦波を組み込んだ波形になる。それらの正弦波は、制御電圧Ｖ１〜Ｖ１２それぞれを見れば正負対＋Ｖ１，−Ｖ１〜＋Ｖ１２，−Ｖ１２に同相で同時に組み込まれるが、制御電圧Ｖ１〜Ｖ１２相互間では選択部６３ｄの一巡選択処理の周期の十二分の一の期間ずつずれている。
【００５４】
選択部６３ｄと切換回路６５との時分割によって、制御電圧Ｖ１〜Ｖ１２の印加に際して、静電支持用電極３１〜３６，４１〜４６のうち変位検出用印加信号ｆ１〜ｆ１２の印加中の電極については正電圧＋Ｖ１〜＋Ｖ１２及び負電圧−Ｖ１〜−Ｖ１２の出力が抑制され、変位検出用印加信号ｆ１〜ｆ１２の印加終了後に正電圧＋Ｖ１〜＋Ｖ１２及び負電圧−Ｖ１〜−Ｖ１２の出力が行われ、さらに、変位検出用印加信号ｆ１〜ｆ１２の印加の印加に続く正電圧＋Ｖ１〜＋Ｖ１２及び負電圧−Ｖ１〜−Ｖ１２の出力が変位検出用印加信号ｆ１〜ｆ１２の印加先の時分割に随伴して切り替わるからである。
【００５５】
時間軸を拡大した波形図を参照して時分割の状況を更に詳述すると（図３参照）、連続した正弦波またはその近似波形である変位検出用印加信号ｆ０が（図３（ａ）参照）ほぼ一周期分ずつに切り分けられ、それが先ず変位検出用印加信号ｆ１に割り振られてその発振部分が作られ（図３（ｂ）参照）、次に変位検出用印加信号ｆ２に割り振られてその発振部分が作られ（図３（ｃ）参照）、更に変位検出用印加信号ｆ３に割り振られてその発振部分が作られ（図３（ｄ）参照）、同様にして順に変位検出用印加信号ｆ４〜ｆ１１の発振部分が作られ（図示せず）、それから変位検出用印加信号ｆ１２に割り振られてその発振部分が作られる（図３（ｅ）参照）。これらが一巡単位となり、それが何巡も繰り返されて、発振周波数は等しいが発振部分が重なることのない変位検出用印加信号ｆ１〜ｆ１２が生成され、それぞれ静電支持用電極３１〜３６，４１〜４６に印加される。
【００５６】
変位検出用印加信号ｆ１の発振部分が静電支持用電極３１すなわち隣接対の静電支持用電極３１ａ，３１ｂに印加されると、その直後に、静電支持用電極３１ａには負電圧−Ｖ１が印加され、静電支持用電極３１ｂには正電圧＋Ｖ１が印加される（図３（ｆ）参照）。時間は変位検出用印加信号ｆ０の一周期分ずつずれるが、同様にして、変位検出用印加信号ｆ２〜ｆ１１の発振部分が静電支持用電極３２〜３６，４２〜４６の隣接対に同相で印加され、その直後には、制御電圧Ｖ２〜Ｖ１１が静電支持用電極３２〜３６，４２〜４６の隣接対に逆相で印加される（図示せず）。それから、更に、変位検出用印加信号ｆ１２の発振部分が静電支持用電極４１すなわち隣接対の静電支持用電極４１ａ，４１ｂに印加され、その直後に、静電支持用電極４１ａには負電圧−Ｖ１２が印加され、静電支持用電極４１ｂには正電圧＋Ｖ１２が印加される（図３（ｇ）参照）。
【００５７】
制御電圧Ｖ１〜Ｖ１２（±Ｖ１〜±Ｖ１２）の印加は何れも一瞬であるが、静電支持用電極３１〜３６，４１〜４６とジャイロロータ１０とが電気的には容量素子と等価になっているので、制御出力回路部分の電流駆動能力が十分であれば、直ちに、静電支持用電極３１〜３６，４１〜４６の示す電圧が、印加された制御電圧Ｖ１〜Ｖ１２になる。この電圧は、時分割の一巡周期（すなわち選択部６３ｄの一巡選択処理の周期たとえば上述の数百ｋＨｚや１ＭＨｚ台の周波数の逆数）が短いので、容量素子の放電による変動がほとんど無くて、次の変位検出用印加信号ｆ１〜ｆ１２印加まで概ね一定に維持される。
【００５８】
こうして、静電支持用電極３１〜３６，４１〜４６の電圧（すなわち負電圧Ｖ１２ａ〜Ｖ１２ａ及び正電圧Ｖ１ｂ〜Ｖ１２ｂ）は、ステップ状・階段状の電圧信号であって而もその段差部分に大振幅の正弦波を組み込んだ波形のものとなる。それは、巨視的には制御電圧Ｖ１〜Ｖ１２（±Ｖ１〜±Ｖ１２）に変位検出用印加信号ｆ１〜ｆ１２を重畳させたものといえるが、微視的には重畳が解消されていて、制御電圧および変位検出用印加信号の何れについても電源電圧Ｖccを目一杯利用しうるようになっている。
【００５９】
そして、変位検出用印加信号ｆ１〜ｆ１２については電源電圧Ｖccに至る発振部分が同相で含まれ、制御電圧Ｖ１〜Ｖ１２については電源電圧Ｖccを限度に適度な逆相の制御値が採られるので、変位検出用印加信号ｆ１〜ｆ１２も制御電圧Ｖ１〜Ｖ１２も従来より強化される。変位検出用印加信号ｆ１〜ｆ１２が強化されていることから、検出電流Ｉｐに十分な電流が確保されるので、変位検出用検出信号Ｖｐがノイズの少ない明瞭なものとなる。なお、変位検出用印加信号ｆ１〜ｆ１２は、隣接電極に同相印加されるので、振幅の如何に関わらず、ジャイロロータ１０の制御や運動に影響することがない。
【００６０】
また、制御電圧Ｖ１〜Ｖ１２の印加・維持の時間割合が少し（この例では一二分の一）減るので、その分だけ制御能力が低下することも懸念されるが、上述のように電圧振幅の強化によって余りあるほどに補われるので、制御能力が低下することもない。さらに、何れの時分割もジャイロロータ１０の運動に影響を及ぼさない短周期で行われているので、ジャイロロータ１０は従来通り円滑に運動する。しかも、変位等演算部６３ｂによる姿勢制御のための演算に関する応答性が、帯域幅ｆａよりも広い帯域幅ｆｂに対応した高い周波数のところまで伸びているので（図１１（ｆ）の実線グラフを参照）、ジャイロロータ１０は従来より迅速にジャイロケース２０に追従する。
【実施例２】
【００６１】
図４（ａ）に信号入力回路を示した本発明の静電浮上型ジャイロ装置が上述した第１実施例のものと相違するのは、Ａ／Ｄ変換回路６２の前にピーク検出回路６１ａ（又はサンプルアンドホールド回路）が設けられた点である。ピーク検出回路６１ａは、変位検出用検出信号Ｖｐの波形にピークが現出すると、そのピーク値・信号レベルを、次のピークが現出するまで或いは単に一定期間だけ保持して、Ａ／Ｄ変換回路６２に出力するようになっている。この場合、Ａ／Ｄ変換回路６２のサンプルクロックのジッターの影響を緩和することができる。
【００６２】
図４（ｂ）に信号入力回路を示した本発明の静電浮上型ジャイロ装置が上述した第１実施例のものと相違するのは、Ａ／Ｄ変換回路６２とその前のピーク検出回路６１ａ（又はサンプルアンドホールド回路）が二重化された点と、その前に一入力二出力の選択切換回路６１ｂが設けられた点である。
この場合、Ａ／Ｄ変換回路６２の入力信号が選択切換回路６１ｂによって二個のＡ／Ｄ変換回路６２へ交互に振り分けられるので、それぞれのＡ／Ｄ変換回路６２は、変換に上述の二倍の時間を費やしてゆっくり動作しても良いこととなる。
【実施例３】
【００６３】
図５に変位検出演算部および姿勢制御演算部のブロック図を示した本発明の静電浮上型ジャイロ装置は、上述した第１実施例における変位等演算部６３ｂにＰＩＤ制御を時分割で組み込んだものである。姿勢制御の演算はマトリクス演算等による多変数同時算出にて行っても良いが、ベーシックな一変数のＰＩＤ制御（比例・積分・微分）でも行える。具体的には、検出信号入力値ｇ１〜ｇ１２から逐次算出された相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθについて、順番に一つずつ選択し、選択した相対変位についてＰＩＤ制御の演算を行って制御量を求め、それが一巡したら各制御量を制御電圧Ｖ１〜Ｖ１２に分配するのである。
【実施例４】
【００６４】
図６（ａ）に信号波形例を示した本発明の静電浮上型ジャイロ装置が上述した第１実施例のものと相違するのは、変位検出用印加信号ｆ１〜ｆ１２の発振部分それぞれに変位検出用印加信号ｆ０の正弦波が複数周期分（図では六周期分）含まれるようになった点と、静電支持用電極３１〜３６，４１〜４６の印加電圧について発振部分が先のもの（図ではＶ１ｂ）と後のもの（図ではＶ２ｂ）との間に発振波形の無い期間（図では正弦波一周期分）が設けられた点である。
【００６５】
この場合、制御電圧Ｖ１〜Ｖ１２において変位検出用印加信号ｆ１〜ｆ１２の印加中は抑制されその終了後に短時間だけ行われる正電圧＋Ｖ１〜＋Ｖ１２及び負電圧−Ｖ１〜−Ｖ１２の出力が、短時間とはいっても瞬時よりは長い変位検出用印加信号ｆ０の正弦波の一周期分の時間に亘って、継続されるので、静電支持用電極３１〜３６，４１〜４６への充放電を担う制御出力回路部分の電流駆動能力に必要とされる要求レベルが緩和・低減される。
【００６６】
さらに、図６（ｂ）に信号波形例を示した本発明の静電浮上型ジャイロ装置にあっては、上述した発振波形の無い期間すなわち制御電圧Ｖ１〜Ｖ１２において正電圧＋Ｖ１〜＋Ｖ１２及び負電圧−Ｖ１〜−Ｖ１２の出力が継続される時間（図では正弦波一周期分）のところで、電圧波形が急変するのでなく、滑らかに変化するようにもなっている。
これにより、静電支持用電極３１〜３６，４１〜４６の印加電圧の不連続的変化に起因する不所望なノイズの発生が抑制される。
【実施例５】
【００６７】
図７（ａ）〜（ｃ）に制御出力回路等の回路図を示した本発明の静電浮上型ジャイロ装置は、何れも、静電支持用電極３１〜３６，４１〜４６に短時間しか印加されない正電圧＋Ｖ１〜＋Ｖ１２及び負電圧−Ｖ１〜−Ｖ１２が次の印加までに変化するのを抑制・防止するために、静電支持用電極３１〜３６，４１〜４６の容量による電圧保持能力を強化したものである。
【００６８】
図７（ａ）のものは、切換回路６５の出力から静電支持用電極３１へ至る信号線にコンデンサ６６を接続し、静電支持用電極３１の容量とコンデンサ６６の容量を並列にして、電圧保持に役立つ容量を増加させている。
図７（ｂ）のものは、切換回路６５の出力から静電支持用電極３１へ至る信号線にサンプルアンドホールド回路６７（ＳＨ）を介挿接続し、これに印加電圧を次の電圧印加まで保持させることで、電圧保持を能動的・積極的に行うようになっている。
図７（ｃ）のものは、更にＤ／Ａ変換回路６４と切換回路６５との間に制御出力回路５４を置いて、この部分における電流駆動能力まで向上させたものである。
【００６９】
［その他］
上記の各実施例において、ロータ制御回路５２は、従来通りのままであったが、それにもＤＳＰ６３（姿勢制御演算）等と同様の改良を施しても良い。その際、ロータ制御回路５２は、ＤＳＰ６３に組み込んでも良く、組み込まずに別のＤＳＰやＭＰＵで具体化しても良い。図８（ａ）のブロック図はロータ制御回路５２をＤＳＰで具体化したものであり、さらに、そのプログラム改造にて、変位検出用印加信号ｆ０を時分割で間欠的に図３と同様に割り振り、変位検出用検出信号から印加信号ｆ０成分を抽出して（図８（ｂ）参照）、その振幅が閾値を越えたときにロータ回転用駆動パルスを出力するようになっている（図８（ａ）の右上部分を参照）。
【００７０】
また、ＤＳＰ６３の振分入力部６３ａや，変位等演算部６３ｂ，正弦波生成部６３ｃ，選択部６３ｄは、上述したようなプログラムによる具現化に限られる訳でなく、システムＬＳＩやその他のハードワイヤードロジックで具現されていても良い。検出信号入力値ｇ１〜ｇ１２や制御電圧Ｖ１〜Ｖ１２の保持もメモリに限らずラッチ等で行うようにしても良い。例えば、図８（ｃ）のブロック図は、正弦波生成部６３ｃをプログラマブル論理回路（ＰＬＤ）や波形記憶メモリ（ＲＯＭ）等で構成してＤＳＰ６３から分離独立させたものである。
【００７１】
さらに、Ａ／Ｄ変換回路６２やＤＳＰ６３における振分入力部６３ａなどは、制御演算回路の一部であるとしても良く、あるいは制御演算回路に属するのでなく信号検出回路の一部をなしているとしても、さらには両者に属している重複部やインターフェイス部としても、不都合は無い。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施例１について、静電浮上型ジャイロ装置の電子回路部の構造を示し、（ａ）が制御回路と信号検出回路を含む全体回路図、（ｂ）が制御回路と信号検出回路の内部ブロック図、（ｃ）が制御出力回路の詳細な接続図である。
【図２】（ａ）〜（ｃ）何れも信号波形例である。
【図３】（ａ）〜（ｇ）何れも信号波形例である。
【図４】本発明の実施例２に関し、（ａ），（ｂ）何れも静電浮上型ジャイロ装置の電子回路部における信号入力回路についての回路図である。
【図５】本発明の実施例３に関し、静電浮上型ジャイロ装置の電子回路部における変位検出演算部および姿勢制御演算部についてのブロック図である。
【図６】本発明の実施例４に関し、（ａ），（ｂ）何れも静電浮上型ジャイロ装置の電子回路部において生成される変位検出用印加信号についての波形例である。
【図７】本発明の実施例５について、（ａ）〜（ｃ）何れも静電浮上型ジャイロ装置の電子回路部における制御出力回路に関わる回路図である。
【図８】本発明の他の変形例を示し、（ａ）がロータ制御回路のブロック図、（ｂ）が変位検出用印加信号成分の抽出波形、（ｃ）が正弦波生成部等のブロック図である。
【図９】従来の静電浮上型ジャイロの機構部を示し、（ａ）〜（ｃ）が円板形ロータ型の例、（ｄ）及び（ｅ）が環状ロータ型の例であり、（ａ）及び（ｄ）が縦断正面図、（ｂ）と（ｃ）と（ｅ）が内蔵部品の展開斜視図である。
【図１０】従来の静電浮上型ジャイロの電子回路部について、（ａ）が、制御回路等に信号検出回路を加えた全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）が一部の信号入力回路、（ｄ）がその信号入力回路の他の構成例である。
【図１１】本発明の解決課題の説明図であり、（ａ）が信号波形例、（ｂ）及び（ｃ）が電圧分配例である。また、（ｄ）〜（ｆ）は、横軸に周波数を採り縦軸に利得を採った特性グラフであり、破線が信号入力回路のフィルタ特性を示し、実線が制御回路の応答特性を示している。さらに、（ｇ），（ｈ）は、変位検出用印加信号の素になる正弦波信号の周波数の分布状態を示している。
【符号の説明】
【００７３】
１０  ジャイロロータ（ジャイロ機構部）
２０  ジャイロケース（ジャイロ機構部）  
２１  上側底部材（ジャイロケース、ジャイロ機構部）  
２２  下側底部材（ジャイロケース、ジャイロ機構部）  
２３  スペーサ（ジャイロケース、ジャイロ機構部）  
３１〜３６  静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
３７  ロータ駆動用電極（回転電極、ロータ駆動系）
３８  変位検出用電極（検出電極、変位検出系）
４１〜４６  静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
４７  ロータ駆動用電極（回転電極、ロータ駆動系）
４８  変位検出用電極（検出電極、変位検出系）
５１  電流検出回路（変位検出系）
５２  ロータ制御回路（制御回路、ロータ駆動系）
５３  制御演算回路（制御回路、拘束制御系）
５４  制御出力回路（制御回路、拘束制御系）
６１ａ  ピーク検出回路（信号入力回路、信号検出回路又は制御回路入力部）
６１ｂ  選択切換回路（ＤＭＵＸ、信号入力回路、制御回路入力部）
６２  Ａ／Ｄ変換回路（信号入力回路、信号検出回路又は制御回路入力部）
６３  ＤＳＰ（デジタルシグナルプロセッサ、信号検出回路＋制御回路）
６３ａ    振分入力部（信号入力回路、信号検出回路又は制御回路入力部）
６３ｂ    変位等演算部（信号検出回路＋制御演算回路）
６３ｃ    正弦波生成部（印加信号発生回路、印加信号供給回路）
６３ｄ    選択部（ＭＵＸ、重畳先選択回路、時分割回路）
６４  Ｄ／Ａ変換回路（印加信号供給回路＋制御出力回路）
６５  切換回路（ＤＭＵＸ、重畳先切換回路、時分割回路、出力回路）
６６  コンデンサ（制御出力保持手段、制御出力回路）
６７  サンプルアンドホールド回路（ＳＨ、出力保持手段、制御出力回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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