(57)【要約】【課題】ＥＳＲ値を制御でき、所定のＥＳＬ値に対して、最適のＥＳＲ値を容易に設定でき、より一層電源における電圧変動を抑制することができる積層コンデンサを提供する。【解決手段】各内部電極１０Ａ〜１７Ａは、互いに平行に延びる一対の平行部１０Ａ１〜１７Ａ１を有する一連の形状であり、互いに略同形状であり、一端と他端の位置が内部電極１０Ａ〜１７Ａで互いに異なっている。そして、各内部電極１０Ａ〜１７Ａは、その一端から他端までほぼ一定の幅Ｗ１と、幅Ｗ１の中央における一端から他端までの経路の長さＬとをそれぞれ備えている。ここで、長さＬと幅Ｗ１とは、８≦Ｌ／Ｗ１≦３３の関係を有している。このような構成にすることにより適度な範囲で積層コンデンサのＥＳＲを制御することができ、所望の値のＥＳＲを容易に得ることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
シート状の誘電体層を積層させた誘電体素体と、
隣り合う該誘電体層の間、かつ該誘電体素体内に配置され、一端から他端までの長さＬと該長さの方向に直交する幅Ｗとを備えた細長状の内部電極と、
該内部電極の該一端に１個のみ設けられ、該誘電体素体の外面まで引出された引出し電極と、
１枚の該内部電極のみと該引出し電極を介して接続される外部電極とを備える積層コンデンサにおいて、
該長さＬは、該幅Ｗの中央における長さであり、該長さＬと該幅Ｗとは、８≦Ｌ／Ｗ≦３３の関係を有することを特徴とする積層コンデンサ。
【請求項２】
該内部電極は、互いに平行に延びる少なくとも一組の平行部を有することを特徴とする請求項１に記載の積層コンデンサ。
【請求項３】
該引出し電極の延びる方向に直交する幅は、該内部電極の幅より狭いことを特徴とする請求項１に記載の積層コンデンサ。
【請求項４】
該内部電極の幅Ｗは、Ｗ≧１００μｍであることを特徴とする請求項１に記載の積層コンデンサ。
【請求項５】
積層方向で隣り合う該内部電極は、略同形状で、極性が逆であることを特徴とする請求項に１記載の積層コンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層コンデンサに関し、特に所望の値の等価直列抵抗（ＥＳＲ）を容易に得ることが可能な積層コンデンサに関する。
【背景技術】
【０００２】
近年、デジタル電子機器に搭載される中央処理装置（ＣＰＵ）において、低電圧化が進む一方で負荷電流は増大している。このため、ＣＰＵへ電力を供給する電源においては、ＣＰＵへの負荷電流の急激な変化に対して、電圧変動を許容値内に抑えることが非常に困難となっている。このため図８に示すようなＣＰＵの電源回路２００において、デカップリングコンデンサと呼ばれる積層セラミックコンデンサ２０１が電源２０２に接続されるようになった。この積層セラミックコンデンサ２０１自身は、等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）を有している。そして、電源２０２からＣＰＵ２０３への負荷電流Ｉの過渡的な変動時に積層セラミックコンデンサ２０１からＣＰＵ２０３へも電流を供給して、電源２０２の電圧変動を抑えるようにしている。
【０００３】
さらに、今日のＣＰＵ２０３の動作周波数の一層の高周波数化に伴って、負荷電流Ｉは高速でより大きなものとなっており、積層セラミックコンデンサ２０１のＥＳＲ及びＥＳＬは、電源２０２の電圧変動に大きく影響するようになっている。ＥＳＬを低減させ、かつＥＳＲを増加させることにより、電源２０２の電圧変動に対するＥＳＲ及びＥＳＬの影響を抑えられることが知られている。そして、ＥＳＬを低減させ、かつＥＳＲを増加させることが可能な積層コンデンサの様々な形状が提案されている。
【０００４】
例えば、シート状の誘電体層を複数枚積層させた誘電体素体と、隣接する誘電体層間毎に配置される電極と、各電極とそれぞれ接続される複数の外部電極とを備えた積層コンデンサにおいて、各電極は、それぞれ内部電極と引出し電極とを備えている。そして、各内部電極は、互いに平行に延びる一対の平行部を有する一連の形状であり、互いに略同形状であり、一端と他端の位置が内部電極で互いに異なっている。また、引出し電極は、それぞれ内部電極の一方の端部から外部電極までそれぞれ延び、外部電極とそれぞれ接続されている。（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００２−１６４２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の積層コンデンサでは、ＥＳＬを低減させ、ＥＳＲを増加させることを実現できるが、ＥＳＲを所定のＥＳＬに適した値に設定するのが困難であった。このため所定のＥＳＬ値に対して、ＥＳＲ値が小さいとリンギングが発生し、逆に大きいと充放電電流が阻害されていた。
【０００７】
そこで、本発明は、ＥＳＲ値を制御でき、所定のＥＳＬ値に対して、最適のＥＳＲ値を容易に設定でき、より一層電源における電圧変動を抑制することができる積層コンデンサを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、シート状の誘電体層を積層させた誘電体素体と、隣り合う誘電体層の間、かつ誘電体素体内に配置され、一端から他端までの長さＬと長さの方向に直交する幅Ｗとを備えた細長状の内部電極と、内部電極の一端に１個のみ設けられ、誘電体素体の外面まで引出された引出し電極と、１枚の内部電極のみと引出し電極を介して接続される外部電極とを備える積層コンデンサにおいて、長さＬは、幅Ｗの中央における長さであり、長さＬと幅Ｗとは、８≦Ｌ／Ｗ≦３３の関係を有する積層コンデンサを提供している。
【０００９】
かかる構成によれば、負荷電流の急激な変化に対する電圧のリンギングや、電圧の応答性の悪化を防止することができ、適度な範囲でＥＳＲを制御することができる。また、ＥＳＲとＬ／Ｗ１との関係は、ほぼ正比例の関係となるので、所望のＥＳＲを容易に得ることができる。更に、積層コンデンサの製造時において内部電極を誘電体層に印刷する時に、内部電極に擦れや途切れが生じるのを防止することができる。内部電極は、互いに平行に延びる少なくとも一組の平行部を有しているので、積層コンデンサが長尺状にならず、小型化を図ることができる。
【００１０】
ここで、内部電極は、互いに平行に延びる少なくとも一組の平行部を有することが好ましい。かかる構成によれば、使用時に一対の平行部には、互いに逆方向に電流が流れ、これらの電流により発生する磁束が互いに打ち消しあい、積層コンデンサが有するＥＳＬを低減させることができる。一組の平行部を有する形状であるので、積層コンデンサが長尺状にならずに小型化を図ることができる。
【００１１】
また、引出し電極の延びる方向に直交する幅は、内部電極の幅より狭いことが好ましい。かかる構成によれば、互いに近接する内部電極間の距離を十分に確保することができる。従って、積層コンデンサの実装時におけるはんだブリッジを防止することができる。
【００１２】
更に、内部電極の幅Ｗは、Ｗ≧１００μｍであることが好ましい。かかる構成によれば、積層コンデンサの製造時において内部電極を誘電体層に印刷する時の、印刷精度の低下や、内部電極の断線を防止することができる。
【００１３】
また、積層方向で隣り合う内部電極は、略同形状で、極性が逆であることが好ましい。かかる構成によれば、内部電極に流れる電流により発生する磁束が互いに打ち消しあい、積層コンデンサが有するＥＳＬを低減させることができる。
【発明の効果】
【００１４】
本発明の積層コンデンサによれば、ＥＳＲ値を制御でき、所定のＥＳＬ値に対して、最適のＥＳＲ値を容易に設定でき、より一層電源における電圧変動を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の第１の実施の形態による積層コンデンサについて図１〜図４に基づき説明する。図１は、積層コンデンサ１の斜視図、図２は積層コンデンサ１の分解斜視図である。図１、図２に示すように積層コンデンサ１は、シート状の誘電体層２Ａ〜２Ｉを積層させた誘電体素体２と、誘電体層２Ａ〜２Ｉ間に配置される８枚の第１〜第８電極１０〜１７と、第１〜第８電極１０〜１７とそれぞれ接続される８個の外部電極２０〜２７とにより構成される。
【００１６】
誘電対素体２は、セラミックグリーンシートである誘電体層２Ａ〜２Ｉを積層した積層体を焼結することにより製造される。第１〜第８電極１０〜１７は、誘電体層２Ａを除く誘電体層２Ｂ〜２Ｉ上に、それぞれ配置されている。第１〜第８電極１０〜１７は、卑金属材料であるニッケル、ニッケル合金、銅、銅合金又はこれらの金属を主成分とする金属合金により構成されている。また、第１〜第８電極１０〜１７は、それぞれ内部電極１０Ａ〜１７Ａと引出し電極１０Ｂ〜１７Ｂとを備えている。
【００１７】
各内部電極１０Ａ〜１７Ａは、互いに平行に延びる一対の平行部１０Ａ１〜１７Ａ１を有する一連の形状であり、互いに略同形状であり、一端と他端の位置が内部電極１０Ａ〜１７Ａで互いに異なっている。そして、各内部電極１０Ａ〜１７Ａは、その一端から他端までほぼ一定の幅Ｗ１と、幅Ｗ１の中央における一端から他端までの経路の長さＬ（図２の点線の長さ）とをそれぞれ備えている。尚、図２では内部電極１０Ａのみ幅Ｗ１を示している。ここで、長さＬと幅Ｗ１とは、８≦Ｌ／Ｗ１≦３３の関係を有し、幅Ｗ１は、Ｗ１≧１００μｍに構成されている。
【００１８】
引出し電極１０Ｂ〜１３Ｂは、それぞれ内部電極１０Ａ〜１３Ａの一方の端部であって、誘電体層２Ｂ〜２Ｅの積層方向においてそれぞれ互いに重ならない位置から外部電極２０〜２３まで延びている。引出し電極１４Ｂ〜１７Ｂも同様に、それぞれ内部電極１４Ａ〜１７Ａの一方の端部であって、誘電体層２Ｆ〜２Ｉの積層方向においてそれぞれ互いに重ならない位置から外部電極２０〜２３とは反対側の外部電極２４〜２７まで延びている。図２に示すように引出し電極１０Ｂ〜１７Ｂは幅Ｗ２を備え、幅Ｗ２はＷ１≧Ｗ２関係を満たすように構成されている。尚、図２では引出し電極１０Ｂのみ幅Ｗ２を示している。
【００１９】
外部電極２０〜２３は、誘電体素体２を構成する三つの外面に跨って設けられ、互いに離間しながら引出し電極１０Ｂ〜１３Ｂにそれぞれ接続されている。残りの外部電極２４〜２７は、外部電極２０〜２３に対向する位置において誘電体素体２を構成する三つの外面に跨って設けられ、互いに離間しながら引出し電極１４Ｂ〜１７Ｂにそれぞれ接続されている。そして、積層コンデンサ１は、例えば図３に示すような電源回路３０において、内部電極１０Ａ〜１７Ａがコンデンサを構成する電極となるように、外部電極２０、２２、２４、２６を電源３１に、外部電極２１、２３、２５、２７を接地側に接続された状態で使用される。
【００２０】
また、図４は、図３の電源回路３０の等価回路を示している。図４に示すように、積層コンデンサ１は、それ自身の内部に等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）を有している。そして、電源３１からＣＰＵ３２への負荷電流Ｉの過渡的な変動時に積層セラミックコンデンサ１からもＣＰＵ３２へ電流を供給して、電源３１の電圧変動を抑えるようにしている。この時、内部電極１０Ａ〜１７Ａには、図２の矢印で示す方向に電流が流れる。
【００２１】
次に、長さＬと幅Ｗ１とを８≦Ｌ／Ｗ１≦３３の関係を有するように構成した理由について説明する。内部電極数が８枚である積層コンデンサ１について、Ｌ／Ｗ１を所定の範囲内で変えたときのＥＳＲの変化を調べた結果、図５に示すように両者はほぼ正比例の関係を示した。ここで、Ｌ／Ｗ１が８より小さくなると、ＥＳＲは２００ｍΩよりも小さくなる。ＥＳＲが２００ｍΩよりも小さいと、電源回路３０内においてＣＰＵ３１への負荷電流の急激な変化に対して、電圧にリンギングが発生し、ＣＰＵ３１に安定して電力を供給できなくなる。従って、Ｌ／Ｗ１を８以上とした。
【００２２】
また、Ｌ／Ｗ１が３３より大きくなると、ＥＳＲは８００ｍΩより大きくなる。ＥＳＲが８００ｍΩよりも大きいと、ＣＰＵ３１への負荷電流の急激な変化に対して、電圧の応答性が悪くなり、瞬時に電圧が立ち上がらずＣＰＵ３１に安定して電力を供給できなくなる。また、Ｌ／Ｗ１が３３より大きくなると、内部電極１０Ａ〜１７Ａが細長くなるため、積層コンデンサ１の製造時において内部電極１０Ａ〜１７Ａを誘電体層２Ｂ〜２Ｉに印刷する時に、内部電極１０Ａ〜１７Ａに擦れや途切れが生じやすくなる。従って、Ｌ／Ｗ１を３３以下とした。
【００２３】
以上より、長さＬと幅Ｗ１とを８≦Ｌ／Ｗ１≦３３の関係を有するように構成すれば、適度な範囲でＥＳＲを制御することができ、またＥＳＲとＬ／Ｗ１との関係（図５）は、ほぼ正比例の関係となるので、所望の値のＥＳＲを容易に得ることができる。また、各内部電極１０Ａ〜１７Ａは、略同形状であり、積層方向において隣り合う内部電極１０Ａ〜１７Ａには、互いに逆方向に電流が流れるので、内部電極１０Ａ〜１７Ａに流れる電流により発生する磁束が互いに打ち消しあい、積層コンデンサ１が有するＥＳＬを低減させることができる。更に、使用時に内部電極１０Ａ〜１７Ａには、図２の矢印で示す方向に電流が流れるので、一対の平行部１０Ａ１〜１７Ａ１には、互いに逆方向に電流が流れ、これらの電流により発生する磁束が互いに打ち消しあい、積層コンデンサ１が有するＥＳＬを一層低減させることができる。以上より、積層コンデンサ１の低ＥＳＬ化を実現すると共に、最適なＥＳＲを容易に設定することができ、より一層電源３１における電圧変動を抑制することができる。
【００２４】
また、内部電極１０Ａ〜１７Ａは、一対の平行部１０Ａ１〜１７Ａ１を有する一連の形状（折り返し形状）であるので、積層コンデンサ１が長尺状にならずに小型化を図ることができる。更に、内部電極１０Ａ〜１７Ａの幅Ｗ１は、１００μｍよりも大きく構成されているので、積層コンデンサ１の製造時において内部電極１０Ａ〜１７Ａを誘電体層２Ｂ〜２Ｉに印刷する時の、印刷精度の低下や、内部電極１０Ａ〜１７Ａの断線を防止することができる。また、引出し電極１０Ｂ〜１７Ｂの幅Ｗ２は、内部電極１０Ａ〜１７Ａの幅Ｗ１よりも狭く構成されているので、互いに近接する内部電極１０Ａ〜１７Ａ間の距離を十分に確保することができる。従って、積層コンデンサ１の実装時におけるはんだブリッジを防止することができる。
【００２５】
本発明の第２の実施の形態による積層コンデンサについて図６、図７に基づき説明する。図６は、積層コンデンサ１０１の斜視図、図７は積層コンデンサ１０１の分解斜視図である。図６、図７に示すように積層コンデンサ１０１は、シート状の誘電体層１０２Ａ〜１０２Ｅを積層させた誘電体素体１０２と、誘電体層１０２Ａ〜１０２Ｅ間に配置される４枚の第１〜第４電極１１０〜１１３と、第１〜第４電極１１０〜１１３とそれぞれ接続される４個の外部電極１２０〜１２３とにより構成される。尚、誘電体層１０２Ａ〜１０２Ｅは、第１の実施の形態の誘電体層２Ａ、２Ｂ、２Ｅ、２Ｆ、２Ｉに対応し、第１〜第４電極１１０〜１１３は、第１の実施の形態の第１、４、５、８電極１０、１３、１４、１７に対応する。また、外部電極１２０〜１２３は、第１の実施の形態の外部電極２０、２３、２４、２７に対応する。
【００２６】
誘電対素体１０２は、第１の実施の形態の誘電体素体２と同様に製造される。また、第１〜第４電極１１０〜１１３は、それぞれ略長方形状の内部電極１１０Ａ〜１１３Ａと引出し電極１１０Ｂ〜１１３Ｂとを備えている。そして、各内部電極１１０Ａ〜１１３Ａは、その一端から他端までほぼ一定の幅Ｗ１と、幅Ｗ１の中央における一端から他端までの経路の長さＬ（図７の点線の長さ）とをそれぞれ備えている。尚、図７では内部電極１１０Ａのみ幅Ｗ１を示している。ここで、長さＬと幅Ｗ１とは、８≦Ｌ／Ｗ１≦３３の関係を有し、幅Ｗ１は、Ｗ１≧１００μｍに構成されている。また、図７に示すように引出し電極１１０Ｂ〜１１３Ｂは幅Ｗ２を備え、幅Ｗ２はＷ１≧Ｗ２の関係を満たすように構成されている。尚、図２では引出し電極１１０Ｂのみ幅Ｗ２を示している。
【００２７】
そして、積層コンデンサ１０１は、第１の実施の形態の図３と同様の電源回路において、内部電極１１０Ａ〜１１３Ａがコンデンサを構成する電極となるように、外部電極１２０、１２２を電源３１に、外部電極１２１、１２３を接地側に接続された状態で使用される。また、積層コンデンサ１０１は、第１の実施の形態の積層コンデンサ１と同様にそれ自身の内部に等価直列抵抗（ＥＳＲ、図４）及び等価直列インダクタンス（ＥＳＬ、図４）を有している。そして、電源３１からＣＰＵ３２への負荷電流Ｉの過渡的な変動時に積層セラミックコンデンサ１０１からもＣＰＵ３２へ電流を供給して、電源３１の電圧変動を抑えるようにしている。この時内部電極１１０Ａ〜１１３Ａには、図７の矢印で示す方向に電流が流れる。
【００２８】
以上より、第１の実施の形態の積層コンデンサ１と同様に長さＬと幅Ｗ１とを８≦Ｌ／Ｗ１≦３３の関係を有するように構成すれば、適度な範囲でＥＳＲを制御することができ、またＥＳＲとＬ／Ｗ１との関係（図５）は、ほぼ正比例の関係となるので、所望の値のＥＳＲを容易に得ることができる。また、各内部電極１１０Ａ〜１１３Ａは、略同形状であり、積層方向に隣り合う内部電極１１０Ａ〜１１３Ａには、互いに逆方向に電流が流れるので、内部電極１１０Ａ〜１１３Ａに流れる電流により発生する磁束が互いに打ち消しあい、積層コンデンサ１０１が有するＥＳＬを低減させることができる。以上より、積層コンデンサ１の低ＥＳＬ化を実現すると共に、最適なＥＳＲを容易に設定することができ、より一層電源３１における電圧変動を抑制することができる。
また、内部電極１１０Ａ〜１１３Ａの幅Ｗ１は、１００μｍよりも大きく構成されているので、積層コンデンサ１０１の製造時において内部電極１１０Ａ〜１１３Ａを誘電体層１０２Ｂ〜１０２Ｅに印刷する時の、印刷精度の低下や、内部電極１１０Ａ〜１１３Ａの断線を防止することができる。また、引出し電極１１０Ｂ〜１１３Ｂの幅Ｗ２は、内部電極１１０Ａ〜１１３Ａの幅Ｗ１よりも狭く構成されているので、互いに近接する内部電極１１０Ａ〜１１３Ａ間の距離を十分に確保することができる。従って、積層コンデンサ１０１の実装時におけるはんだブリッジを防止することができる。
【００２９】
本発明による積層コンデンサは、上述した実施の形態に限定されず、特許請求の範囲に記載した範囲で種々の変形や改良が可能である。例えば、第１の実施の形態の積層コンデンサ１の誘電体層２Ｉの誘電体層２Ｈ側とは反対側の面に、誘電体層２Ｂ〜２Ｉと同様の積層体ブロックを設け、外部電極２０〜２７をそれぞれ追加した積層体ブロックの誘電体層２Ｉに相当する層まで延ばしても良い。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態による積層コンデンサの斜視図。
【図２】本発明の第１の実施の形態による積層コンデンサの分解斜視図。
【図３】本発明の第１の実施の形態による積層コンデンサを電源回路に適用した時の構成を示す回路図。
【図４】図３の電源回路の等価回路。
【図５】Ｌ／Ｗ１を所定の範囲内で変えたときのＥＳＲの変化を示した図。
【図６】本発明の第２の実施の形態による積層コンデンサの斜視図。
【図７】本発明の第２の実施の形態による積層コンデンサの分解斜視図。
【図８】積層セラミックコンデンサをＣＰＵの電源回路に適用した場合の等価回路。
【符号の説明】
【００３１】
１、１０１  積層コンデンサ
２、１０２  誘電体素体
２Ａ〜２Ｉ、１０２Ａ〜１０２Ｅ  誘電体層
１０Ａ〜１７Ａ、１１０Ａ〜１１３Ａ  内部電極
１０Ｂ〜１７Ｂ、１１０Ｂ〜１１３Ｂ  引出し電極
１０Ａ１〜１７Ａ１  平行部
Ｌ  長さ
Ｗ１  幅
【図１】
2005347314.tif 000003
【図２】
2005347314.tif 000004
【図３】
2005347314.tif 000005
【図４】
2005347314.tif 000006
【図５】
2005347314.tif 000007
【図６】
2005347314.tif 000008
【図７】
2005347314.tif 000009
【図８】
2005347314.tif 000010