(57)【要約】【課題】簡単な製造プロセスでキャパシタを備える半導体装置を形成することが可能な技術を提供する。【解決手段】本発明の半導体装置は、ＳＲＡＭメモリセルのドライバトランジスタＤＴＲ１，ＤＴＲ２と、その上方に設けられた導電層９とを備えている。導電層９内にはそれを貫通して孔１１ａ，１１ｂが形成されており、孔１１ａ，１１ｂによって露出された導電層９の内側面には絶縁膜１２ａ，１２ｂがそれぞれ形成されている。孔１１ａを充填する配線１３ａとドライバトランジスタＤＴＲ１とは電気的に接続されており、孔１１ｂを充填する配線１３ｂとドライバトランジスタＤＴＲ２とは電気的に接続されている。そして、導電層９の上方にはノード配線１４が形成されており、当該ノード配線１４は配線１３ａ，１３ｂと電気的に接続されている。【選択図】図２
2005347594.tif 000002
【特許請求の範囲】
【請求項１】
第１接続対象物と、
前記第１接続対象物の上方に設けられた第１導電層と、
前記第１導電層内にそれを貫通して設けられた第１の孔と、
前記第１の孔によって露出された前記第１導電層の内側面上に設けられた第１絶縁膜と、
前記第１の孔を充填する、前記第１接続対象物と電気的に接続された第１配線と、
前記第１導電層の上方に設けられ、前記第１配線と電気的に接続された第２接続対象物と
を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１導電層内に設けられた第２の孔と、
前記第２の孔によって露出された前記第１導電層の内側面上に設けられた第２絶縁膜と、
前記第２の孔を充填する導電膜と
を更に備え、
前記第２接続対象物は、前記導電膜とも電気的に接続されている、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第２接続対象物の上方に設けられた第２導電層と、
前記第２導電層内にそれを貫通して設けられた第２の孔と、
前記第２の孔によって露出された前記第２導電層の内側面上に設けられた第２絶縁膜と、
前記第２の孔を充填する、前記第２接続対象物と電気的に接続された第２配線と、
前記第２導電層の上方に設けられ、前記第２配線と電気的に接続された第３接続対象物と
を更に備える、半導体装置。
【請求項４】
請求項１及び請求項２のいずれか一つに記載の半導体装置であって、
前記第１接続対象物は、２つのドライバトランジスタを含むＳＲＡＭメモリセルの一方のドライバトランジスタであって、
前記第２接続対象物は、前記ＳＲＡＭメモリセルの他方のドライバトランジスタと電気的に接続された配線である、半導体装置。
【請求項５】
請求項１及び請求項２のいずれか一つに記載の半導体装置であって、
前記第１接続対象物は、ＳＲＡＭメモリセルのドライバトランジスタと電気的に接続された配線であって、
前記第２接続対象物は、前記ＳＲＡＭメモリセルの負荷トランジスタである、半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一つに記載の半導体装置であって、
前記第１導電層は、グランド配線あるいは電源配線として機能する、半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一つに記載の半導体装置であって、
前記第１導電層の前記内側面は粗面化されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを備える半導体装置に関する。
【背景技術】
【０００２】
デバイスの高容量化及び微細化に伴い、ＳＲＡＭのソフトエラー対策が必須となってきている。従来では、ＳＲＡＭメモリセルの記憶ノードにキャパシタを付加してソフトエラー対策を行う技術が提案されている。例えば、特許文献１には、ＳＲＡＭメモリセルの記憶ノードにトレンチ型キャパシタを接続してソフトエラー対策を行う技術が提案されている。
【０００３】
なお、ＳＲＡＭメモリセルの記憶ノードにキャパシタを付加する他の技術が特許文献２，３に開示されている。
【０００４】
【特許文献１】特開平８−１０２５０２号公報
【特許文献２】特開平１１−２６６０４号公報
【特許文献３】特開平５−２３５３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、下層のドライバトランジスタと上層の負荷トランジスタとを接続する配線とは別個に当該配線と電気的に接続されたトレンチ型キャパシタを設けているため、製造プロセスが複雑になるという問題が生じる。
【０００６】
そこで、本発明は上記問題点に鑑みて成されたものであり、簡単な製造プロセスでキャパシタを備える半導体装置を形成することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の半導体装置は、第１接続対象物と、前記第１接続対象物の上方に設けられた第１導電層と、前記第１導電層内にそれを貫通して設けられた第１の孔と、前記第１の孔によって露出された前記第１導電層の内側面上に設けられた第１絶縁膜と、前記第１の孔を充填する、前記第１接続対象物と電気的に接続された第１配線と、前記第１導電層の上方に設けられ、前記第１配線と電気的に接続された第２接続対象物とを備える。
【発明の効果】
【０００８】
この発明の半導体装置によれば、第１配線と、第１絶縁膜と、第１導電層とで構成される積層構造を備えているため、この積層構造を、第１導電層をセルプレート、第１配線をストレージノードとするキャパシタとして利用することができる。そのため、第１及び第２接続対象間を電気的に接続する第１配線とは別個に当該第１配線と電気的に接続されたキャパシタを備える場合よりも、本半導体装置の構造を簡素化できる。その結果、簡単な製造プロセスでキャパシタを備える半導体装置を形成することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の等価回路を示す図である。本実施の形態１に係る半導体装置は例えばＳＲＡＭであって、複数のＳＲＡＭメモリセルを備えている。図１では、複数のＳＲＡＭメモリセルのうちの一つの等価回路を示している。
【００１０】
図１に示されるように、本実施の形態１に係る半導体装置は、ドライバトランジスタＤＴＲ１，ＤＴＲ２と、負荷トランジスタＬＴＲ１，ＬＴＲ２と、アクセストランジスタＡＴＲ１，ＡＴＲ２と、キャパシタＣＰ１，ＣＰ２とを備えている。ドライバトランジスタＤＴＲ１，ＤＴＲ２及びアクセストランジスタＡＴＲ１，ＡＴＲ２は、シリコン基板等の半導体基板に形成されたＮチャネル型のＭＯＳトランジスタであって、負荷トランジスタＬＴＲ１，ＬＴＲ２はＭＯＳトランジスタの一種であるＰチャネル型のＴＦＴ（薄膜トランジスタ）である。
【００１１】
アクセストランジスタＡＴＲ１，ＡＴＲ２の各ゲートにはワード線ＷＬが接続されており、アクセストランジスタＡＴＲ１，ＡＴＲ２のドレインにはビット線ＢＬ，ＢＬＢがそれぞれ接続されている。ドライバトランジスタＤＴＲ１のドレインと、ドライバトランジスタＤＴＲ２のゲートと、負荷トランジスタＬＴＲ１のドレインと、負荷トランジスタＬＴＲ２のゲートと、アクセストランジスタＡＴＲ１のソースとは互いに接続されており、ドライバトランジスタＤＴＲ２のドレインと、ドライバトランジスタＤＴＲ１のゲートと、負荷トランジスタＬＴＲ２のドレインと、負荷トランジスタＬＴＲ１のゲートと、アクセストランジスタＡＴＲ２のソースとは互いに接続されている。そして、負荷トランジスタＬＴＲ１，ＬＴＲ２のソースにはプラスの電源電位が印加され、ドライバトランジスタＤＴＲ１，ＤＴＲ２のソースには接地電位が印加される。
【００１２】
また、ドライバトランジスタＤＴＲ１のゲートと、ドライバトランジスタＤＴＲ２のドレインとを接続する配線Ｌ１にはキャパシタＣＰ１の一端が接続されており、ドライバトランジスタＤＴＲ２のゲートと、ドライバトランジスタＤＴＲ１のドレインとを接続する配線Ｌ２にはキャパシタＣＰ２の一端が接続されている。そして、キャパシタＣＰ１，ＣＰ２の他端には接地電位が印加される。
【００１３】
以上のように、本実施の形態１に係る半導体装置は、記憶ノードにキャパシタＣＰ１，ＣＰ２が接続されているＳＲＡＭメモリセルを備えており、このキャパシタＣＰ１，ＣＰ２の付加によってソフトエラー対策を行っている。
【００１４】
次に、図１の等価回路で構成される本実施の形態１に係る半導体装置の構造について説明する。図２は、本実施の形態１に係る半導体装置の構造を示す断面図である。なお図２では、図面の煩雑さを避けるために、図１中のキャパシタＣＰ１、アクセストランジスタＡＴＲ２及びビット線ＢＬＢは図示していない。
【００１５】
図２に示されるように、本実施の形態１に係る半導体装置は、例えばシリコン基板である半導体基板１を備えており、半導体基板１の上面内には素子分離絶縁膜２が形成されている。そして、素子分離絶縁膜２で区分された半導体基板１の上面内には、ドライバトランジスタＤＴＲ１のソース領域４ａと、アクセストランジスタＡＴＲ１のドレイン領域４ｃと、ドライバトランジスタＤＴＲ１のドレイン領域とアクセストランジスタＡＴＲ１のソース領域とを兼用するソース・ドレイン領域４ｂとが形成されている。
【００１６】
なお図示していないが、半導体基板１の上面内には、ドライバトランジスタＤＴＲ２のソース領域やアクセストランジスタＡＴＲ２のドレイン領域、あるいはドライバトランジスタＤＴＲ２のドレイン領域とアクセストランジスタＡＴＲ２のソース領域とを兼用するソース・ドレイン領域も形成されている。以後、ドライバトランジスタＤＴＲ２のドレイン領域とアクセストランジスタＡＴＲ２のソース領域とを兼用するソース・ドレイン領域を、「第２ソース・ドレイン領域」と呼ぶ。
【００１７】
ソース領域４ａとソース・ドレイン領域４ｂとの間の半導体基板１上には、ドライバトランジスタＤＴＲ１のゲート構造３が形成されており、ソース・ドレイン領域４ｂとドレイン領域４ｃとの間の半導体基板１上にはアクセストランジスタＡＴＲ１のゲート構造３が形成されている。また、ドライバトランジスタＤＴＲ２のソース領域と第２ソース・ドレイン領域との間の半導体基板１上には、ドライバトランジスタＤＴＲ２のゲート構造３が形成されており、第２ソース・ドレイン領域と、アクセストランジスタＡＴＲ２のドレイン領域との間の半導体基板１上には、図示しないアクセストランジスタＡＴＲ２のゲート構造３が形成されている。
【００１８】
各ゲート構造３は、ゲート絶縁膜３ａと、ゲート電極３ｂと、絶縁膜３ｄとが半導体基板１側からこの順で積層された構造を成しており、ゲート電極３ｂ及び絶縁膜３ｄの側面上にはサイドウォール３ｃが形成されている。そして、アクセストランジスタＡＴＲ１，ＡＴＲ２のゲート電極３ｂはワード線ＷＬとして機能する。
【００１９】
半導体基板１上及び素子分離絶縁膜２上には、各ゲート構造３を覆って層間絶縁膜５が形成されている。層間絶縁膜５内にはそれを貫通してコンタクトプラグ６ａ〜６ｄが形成されている。コンタクトプラグ６ａ〜６ｃはソース領域４ａ、ソース・ドレイン領域４ｂ及びドレイン領域４ｃとそれぞれ接続されている。コンタクトプラグ６ｄは、層間絶縁膜５のみならず、ドライバトランジスタＤＴＲ２のゲート構造３における絶縁膜３ｄをも貫通して、ゲート電極３ｂと接続されている。図２では、コンタクトプラグ６ｄが絶縁膜３ｄを貫通している部分での断面図を示しているため、当該絶縁膜３ｄは図示されていない。
【００２０】
なお図示していないが、層間絶縁膜５内には、その上面からドライバトランジスタＤＴＲ２のソース領域に達するコンタクトプラグや、アクセストランジスタＡＴＲ２のドレイン領域に達するコンタクトプラグなどが形成されている。また図示していないが、層間絶縁膜５内には、その上面から第２ソース・ドレイン領域に達するコンタクトプラグや、ドライバトランジスタＤＲＴ１のゲート電極３ｂに達するコンタクトプラグも形成されている。
【００２１】
層間絶縁膜５上には層間絶縁膜７が形成されており、層間絶縁膜７上にはビット線ＢＬが形成されている。ビット線ＢＬは、層間絶縁膜７内にも形成されており、層間絶縁膜７を貫通してコンタクトプラグ６ｃと接続されている。なお図示していないが、層間絶縁膜７上及び層間絶縁膜７内にはビット線ＢＬＢも形成されており、当該ビット線ＢＬＢは層間絶縁膜７を貫通して、層間絶縁膜５内に設けられた、アクセストランジスタＡＴＲ２のドレイン領域に達するコンタクトプラグと接続されている。
【００２２】
層間絶縁膜７上にはビット線ＢＬ，ＢＬＢを覆って層間絶縁膜８が形成されている。層間絶縁膜８上には例えばポリシリコンから成る導電層９が形成されており、導電層９上には層間絶縁膜１０が形成されている。
【００２３】
本実施の形態１では、導電層９は接地電位が印加されるグランド配線として用いられている。そして、ドライバトランジスタＤＴＲ１のソース領域４ａに接続されたコンタクトプラグ６ａや、ドライバトランジスタＤＴＲ２のソース領域に接続されたコンタクトプラグは、層間絶縁膜７，８内にそれらを貫通して設けられた図示しないコンタクトプラグを介して導電層９に接続されている。これにより、ドライバトランジスタＤＴＲ１，ＤＴＲ２のソースには図１に示されるように接地電位が与えられる。
【００２４】
層間絶縁膜７，８，１０及び導電層９内には、それらを貫通してコンタクプラグ６ｂの上面を露出する孔１１ａと、コンタクトプラグ６ｄの上面を露出する孔１１ｂとが形成されている。孔１１ａによって露出された、層間絶縁膜７，８，１０及び導電層９の内側面上には絶縁膜１２ａが形成されており、孔１１ｂによって露出された、層間絶縁膜７，８，１０及び導電層９の内側面上には絶縁膜１２ｂが形成されている。そして、絶縁膜１２ａ上には孔１１ａを充填する配線１３ａが形成されており、絶縁膜１２ｂ上には孔１１ｂを充填する配線１３ｂが形成されている。層間絶縁膜１０上には、配線１３ａ，１３ｂに接続されたノード配線１４が形成されており、配線１３ａ，１３ｂとノード配線１４とは一体的に形成されている。絶縁膜１２ａ，１２ｂは例えばシリコン窒化膜から成り、配線１３ａ，１３ｂ及びノード配線１４は例えばポリシリコンから成る。
【００２５】
以上のように、ノード配線１４と、ソース・ドレイン領域４ｂに電気的に接続されたコンタクトプラグ６ｂとは、配線１３ａによって電気的に接続されている。また、ノード配線１４と、ドライバトランジスタＤＴＲ２のゲート電極３ｂに電気的に接続されたコンタクトプラグ６ｄとは、配線１３ｂによって電気的に接続されている。従って、ノード配線１４と、配線１３ａ，１３ｂと、コンタクトプラグ６ｂ、６ｄとで構成される配線は、ドライバトランジスタＤＴＲ２のゲートと、ドライバトランジスタＤＴＲ１のドレインとを接続する配線Ｌ２として機能していると言える。
【００２６】
本実施の形態１では、この配線Ｌ２の一部である配線１３ａ，１３ｂを利用してキャパシタＣＰ２を形成している。本実施の形態１では、配線１３ａ、絶縁膜１２ａ及び導電層９で構成される横方向の積層構造と、配線１３ｂ、絶縁膜１２ｂ及び導電層９で構成される横方向の積層構造とが、キャパシタＣＰ２として機能する。従って、等価回路としては、図１に示されるように、配線Ｌ２にキャパシタＣＰ２が接続されているような態様となる。
【００２７】
なお図示していないが、層間絶縁膜７，８，１０と導電層９内には、ドライバトランジスタＤＴＲ１のゲート電極３ｂに達する層間絶縁膜５内のコンタクトプラグに接続された配線や、第２ソース・ドレイン領域に達する層間絶縁膜５内のコンタクトプラグに接続された配線なども形成されており、これらの配線と、層間絶縁膜７，８，１０及び導電層９の内側面との間には絶縁膜が形成されている。そして、層間絶縁膜１０上には両者の配線を接続するノード配線が形成されている。従って、ドライバトランジスタＤＴＲ１のゲートと、ドライバトランジスタＤＴＲ２のドレインとを接続する配線Ｌ１も配線Ｌ２と同様の構造を成しており、層間絶縁膜７，８，１０と導電層９内に形成された配線Ｌ１の一部と、導電層９と、それらの間の絶縁膜とで構成される積層構造がキャパシタＣＰ１として機能する。従って、等価回路としては、図１に示されるように、配線Ｌ１にキャパシタＣＰ１が接続されているような態様となる。
【００２８】
層間絶縁膜１０上には、ノード配線１４と上述のその他のノード配線とを覆って層間絶縁膜１５が形成されている。また層間絶縁膜１５は、絶縁膜１２ａ，１２ｂの上端面上にも部分的に設けられている。層間絶縁膜１５上には、負荷トランジスタＬＴＲ１のドレイン領域、ソース領域及びチャネル領域として機能するポリシリコン層１６ａと、負荷トランジスタＬＴＲ２のドレイン領域、ソース領域及びチャネル領域として機能するポリシリコン層１６ｂとが形成されている。また、層間絶縁膜１５上には、プラスの電源電位が印加される電源配線１７も形成されている。
【００２９】
層間絶縁膜１５上には、ポリシリコン層１６ａ，１６ｂと電源配線１７とを覆って、負荷トランジスタＬＴＲ１，ＬＴＲ２のゲート絶縁膜１８が形成されている。ポリシリコン層１６ｂの上方におけるゲート絶縁膜１８上には、負荷トランジスタＬＴＲ２のゲート電極１９が形成されている。ゲート電極１９は、ゲート絶縁膜１８及び層間絶縁膜１５内にもそれらを貫通して形成されており、負荷トランジスタＬＴＲ１のドレイン領域として機能するポリシリコン層１６ａの端部と、ノード配線１４とに接続されている。そして、ゲート絶縁膜１８上には、ゲート電極１９を覆って層間絶縁膜２０が形成されている。
【００３０】
なお、ポリシリコン層１６ａにおける負荷トランジスタＬＴＲ１のソース領域として機能する端部や、ポリシリコン層１６ｂにおける負荷トランジスタＬＴＲ２のソース領域として機能する端部は、層間絶縁膜１５上の図示しない配線によって、電源配線１７と電気的に接続されている。これにより、負荷トランジスタＬＴＲ１，ＬＴＲ２のソースには図１に示されるようにプラスの電源電位が印加される。
【００３１】
また図示していないが，ポリシリコン層１６ａの上方におけるゲート絶縁膜１８上には、負荷トランジスタＬＴＲ１のゲート電極も形成されており、当該ゲート電極は、ゲート絶縁膜１８及び層間絶縁膜１５内にもそれらを貫通して形成されており、負荷トランジスタＬＴＲ２のドレイン領域として機能するポリシリコン層１６ｂの端部と、層間絶縁膜１０上に設けられた、ノード配線１４とは別のノード配線とに接続されている。
【００３２】
また、層間絶縁膜５，７，８，１０，１５，２０やゲート絶縁膜１８は例えばシリコン酸化膜から形成されており、コンタクトプラグ６ａ〜６ｄ、ゲート電極１９及びビット線ＢＬなどは例えばポリサイド、タングステン、ポリシリコンなどから形成されている。
【００３３】
このように、本実施の形態１に係る半導体装置は、配線１３ａと、絶縁膜１２ａと、導電層９とで構成される積層構造や、配線１３ｂと、絶縁膜１２ｂと、導電層９とで構成される積層構造を備えている。従って、これらの積層構造を、導電層９をセルプレート、配線１３ａ，１３ｂをストレージノードとするキャパシタＣＰ２として利用することができる。そのため、一方の接続対象であるノード配線１４と、他方の接続対象であるドライバトランジスタＤＴＲ１とを電気的に接続する配線１３ａとは別個に当該配線１３ａと電気的に接続されたキャパシタＣＰ２を備える場合よりも、あるいは一方の接続対象であるノード配線１４と、他方の接続対象であるドライバトランジスタＤＴＲ２とを電気的に接続する配線１３ｂとは別個に当該配線１３ｂと電気的に接続されたキャパシタＣＰ２を備える場合よりも、本半導体装置の構造を簡素化できる。その結果、簡単な製造プロセスでキャパシタＣＰ２を備える半導体装置を形成することができる。なお、図２では図示していないキャパシタＣＰ１についても同様のことが言える。
【００３４】
次に、本実施の形態１に係る半導体装置の製造方法について説明する。以下では、本実施の形態１に係る半導体装置が有する構成要素のうち図２に示されている構成要素を中心に、本実施の形態２に係る半導体装置の製造方法を説明する。図３〜７は本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず、図３に示されるように、半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、半導体基板１の上面内に、ソース領域４ａ、ソース・ドレイン領域４ｂ及びドレイン領域４ｃを形成するとともに各ゲート構造３を形成する。
【００３５】
次に、半導体基板１上および素子分離絶縁膜２上に各ゲート構造３を覆って層間絶縁膜５を形成し、層間絶縁膜５内にコンタクトプラグ６ａ〜６ｄを形成する。そして、層間絶縁膜５上とコンタクトプラグ６ａ〜６ｄの上面上とに層間絶縁膜７を形成し、層間絶縁膜７上及びその内部にビット線ＢＬを形成する。
【００３６】
次に、図４に示されるように、層間絶縁膜７上にビット線ＢＬを覆って層間絶縁膜８を形成し、層間絶縁膜８上に導電層９を形成する。導電層９は、ノンドープトポリシリコンにリン（Ｐ）などの不純物をイオン注入して形成しても良いし、予めリン（Ｐ）などの不純物を含んだドープトポリシリコンで形成しても良い。
【００３７】
次に、図５に示されるように、導電層９上に層間絶縁膜１０を形成する。そして、層間絶縁膜１０上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いて例えばＣ4Ｆ8とＯ2とＡｒとの混合ガスを使用して層間絶縁膜１０をドライエッチングする。次に、使用するエッチングガスを例えばＣＦ4とＯ2とＡｒとの混合ガスに変更し、導電層９をドライエッチングする。そして、使用するエッチングガスをＣ4Ｆ8とＯ2とＡｒとの混合ガスに戻して層間絶縁膜７，８をドライエッチングし、層間絶縁膜１０上のレジストを除去する。これにより、層間絶縁膜７，８，１０及び導電層９を貫通し、層間絶縁膜１０の上面からコンタクトプラグ６ｂに達する孔１１ａと、層間絶縁膜１０の上面からコンタクトプラグ６ｄに達する孔１１ｂとが形成される。
【００３８】
次に、全面に例えばシリコン窒化膜を形成し、層間絶縁膜７，８，１０及び導電層９の膜厚方向に異方性が高い異方性ドライエッチング法を用いて当該シリコン窒化膜をエッチングする。これにより、孔１１ａによって露出された層間絶縁膜７，８，１０の内側面及び導電層９の内側面の上にシリコン窒化膜から成る絶縁膜１２ａが形成され、孔１１ｂによって露出された層間絶縁膜７，８，１０の内側面及び導電層９の内側面の上にシリコン窒化膜から成る絶縁膜１２ｂが形成される。
【００３９】
次に、孔１１ａ，１１ｂを充填するポリシリコン膜を絶縁膜１２ａ，１２ｂ及び層間絶縁膜１０の上に形成する。そして、ポリシリコン膜上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いてポリシリコン膜をエッチングする。これにより、図６に示されるように、孔１１ａ，１１ｂをそれぞれ充填する配線１３ａ，１３ｂと、配線１３ａ，１３ｂ間を接続するノード配線１４とが一体的に形成される。
【００４０】
次に、図７に示されるように、層間絶縁膜１０上にノード配線１４を覆って層間絶縁膜１５を形成するとともに、絶縁膜１２ａ，１２ｂの上端面上に部分的に層間絶縁膜１５を形成する。そして、層間絶縁膜１５上にポリシリコン層１６ａ，１６ｂ及び電源配線１７を形成して、それらを覆うゲート絶縁膜１８を層間絶縁膜１５上に形成する。その後、ゲート絶縁膜１８及び層間絶縁膜１５内に、それらを貫通しつつ、ポリシリコン層１６ａの端部を露出する孔２９を形成する。
【００４１】
その後、孔２９を充填するゲート電極１９をゲート絶縁膜１８上に形成し、ゲート絶縁膜１８上にゲート電極１９を覆って層間絶縁膜２０を形成する。これにより、図２に示されるような、導電層９と、絶縁膜１２ａ，１２ｂと、配線１３ａ，１３ｂとで構成される積層構造をキャパシタとして利用することができる本実施の形態１に係る半導体装置が完成する。
【００４２】
実施の形態２．
図８は本発明の実施の形態２に係る半導体装置の構造を示す断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、孔３１、絶縁膜３２及び導電膜３３を更に設けて、キャパシタＣＰ２の容量を増大したものである。
【００４３】
図８に示されるように、本実施の形態２に係る半導体装置では、孔１１ａと孔１１ｂとに挟まれた層間絶縁膜１０及び導電層９内には、それらを貫通して複数の孔３１が形成されている。各孔３１によって露出された層間絶縁膜１０及び導電層９の内側面には、例えばシリコン窒化膜から成る絶縁膜３２が形成されており、各孔３１を充填する導電膜３３が絶縁膜３２上に形成されている。各導電膜３３は例えばポリシリコンから成り、ノード配線１４は、配線１３ａ，１３ｂのみならず各導電膜３３とも接続されている。そして、ノード配線１４、配線１３ａ，１３ｂ及び複数の導電膜３３は一体的に形成されている。その他の構造については実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００４４】
このように本実施の形態２に係る半導体装置では、上述の実施の形態１に係る半導体装置と比較して、導電膜３３と、絶縁膜３２と、導電層９とで構成される積層構造を更に備えているため、当該積層構造をもキャパシタＣＰ２として利用することができる。従って、実施の形態１に係る半導体装置よりもキャパシタＣＰ２の容量を増大することができる。なお、キャパシタＣＰ１についても、同様の構造を追加することによって容量を増大することができる。
【００４５】
次に、図８に示される半導体装置の製造方法について説明する。図９〜１１は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法を使用して、上述の図４に示される構造までを形成する。そして、図９に示されるように、導電層９上に層間絶縁膜１０を形成する。次に、層間絶縁膜１０上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いて例えばＣ4Ｆ8とＯ2とＡｒとの混合ガスを使用して層間絶縁膜１０をドライエッチングする。次に、使用するエッチングガスを例えばＣＦ4とＯ2とＡｒとの混合ガスに変更し、導電層９をドライエッチングして、レジストを除去する。これにより、孔１１ａの一部である孔１１ａａと、孔１１ｂの一部である孔１１ｂｂと、複数の孔３１が層間絶縁膜１０及び導電層９内にそれらを貫通して形成される。なお、層間絶縁膜８と導電層９との間のエッチング選択比が十分に確保できない場合には、導電層９と層間絶縁膜８との間にシリコン窒化膜を形成して、当該シリコン窒化膜で導電層９のエッチングを確実にストップさせても良い。
【００４６】
次に、図１０に示されるように、孔１１ａａ，１１ｂｂを露出しつつ、各孔３１を覆うパターンが形成されたレジスト１００を層間絶縁膜１０上に形成する。そして、Ｃ4Ｆ8とＯ2とＡｒとの混合ガスを使用して、レジスト１００をマスクに用いて層間絶縁膜７，８をドライエッチングし、レジスト１００を除去する。これにより、層間絶縁膜７，８，１０及び導電層９を貫通し、層間絶縁膜１０の上面からコンタクトプラグ６ｂに達する孔１１ａと、層間絶縁膜１０の上面からコンタクトプラグ６ｄに達する孔１１ｂとが形成される。
【００４７】
次に、全面に例えばシリコン窒化膜を形成し、層間絶縁膜７，８，１０及び導電層９の膜厚方向に異方性が高い異方性ドライエッチング法を用いて当該シリコン窒化膜をエッチングする。これにより、孔１１ａによって露出された層間絶縁膜７，８，１０の内側面及び導電層９の内側面の上にはシリコン窒化膜から成る絶縁膜１２ａが形成され、孔１１ｂによって露出された層間絶縁膜７，８，１０の内側面及び導電層９の内側面の上にはシリコン窒化膜から成る絶縁膜１２ｂが形成される。また、同時に、各孔３１によって露出された層間絶縁膜７，８，１０の内側面及び導電層９の内側面の上にはシリコン窒化膜から成る絶縁膜３２が形成される。
【００４８】
次に、孔１１ａ，１１ｂ，３１を充填するポリシリコン膜を、絶縁膜１２ａ，１２ｂ，３３及び層間絶縁膜１０上に形成する。そして、ポリシリコン膜上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いてポリシリコン膜をエッチングする。これにより、図１１に示されるように、孔１１ａ，１１ｂをそれぞれ充填する配線１３ａ，１３ｂと、各孔３１を充填する導電膜３３と、配線１３ａ，１３ｂ及び導電膜３３に接続されたノード配線１４とが一体的に形成される。その後、実施の形態１と同様にして、層間絶縁膜１５，２０、ポリシリコン層１６ａ，１６ｂ、電源配線１７、ゲート絶縁膜１８及びゲート電極１９を形成する。これにより、図８に示されるような、導電層９、絶縁膜１２ａ，１２ｂ及び配線１３ａ，１３ｂで構成される積層構造のみならず、導電層９、絶縁膜３２及び導電膜３３で構成される積層構造をキャパシタとして利用することができる本実施の形態２に係る半導体装置が完成する。
【００４９】
実施の形態３．
図１２は本発明の実施の形態３に係る半導体装置の等価回路を示す図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置において、等価回路としては、キャパシタＣＰ１，ＣＰ２の代わりに、キャパシタＣＰ１１，ＣＰ１２を備えるものである。図１２に示されるように、本実施の形態２に係る半導体装置が備えるキャパシタＣＰ１１の一端は、負荷トランジスタＬＴＲ１のゲート及び負荷トランジスタＬＴＲ２のドレインと配線Ｌ１とを相互に接続する配線Ｌ１１に接続されている。また、キャパシタＣＰ１２の一端は、負荷トランジスタＬＴＲ２のゲート及び負荷トランジスタＬＴＲ１のドレインと配線Ｌ２とを相互に接続する配線Ｌ１２に接続されている。そして、キャパシタＣＰ１１，ＣＰ１２の他端には接地電位が印加される。
【００５０】
図１３は、本実施の形態３に係る半導体装置の構造を示す断面図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置において、構造的には、層間絶縁膜５よりも上方の構造を変更したものである。図１３に示されるように、層間絶縁膜５上には層間絶縁膜７が形成されており、層間絶縁膜７上にはビット線ＢＬが形成されている。ビット線ＢＬは層間絶縁膜７内にも形成されており、それを貫通してコンタクトプラグ６ｃと接続されている。なお図示していないが、実施の形態１と同様に、層間絶縁膜７内とその上面上にはビット線ＢＬＢも形成されており、ビット線ＢＬＢは層間絶縁膜７を貫通して、層間絶縁膜５内に設けられた、アクセストランジスタＡＴＲ２のドレイン領域に達するコンタクトプラグと接続されている。
【００５１】
層間絶縁膜７上にはビット線ＢＬ，ＢＬＢを覆って層間絶縁膜８が形成されている。本実施の形態３では、実施の形態１とは異なり、導電層９及び層間絶縁膜１０は形成されておらず、コンタクトプラグ６ｂの上面を露出する孔１１ａと、コンタクトプラグ６ｄの上面を露出する孔１１ｂとは、層間絶縁膜７，８内にそれらを貫通して形成されている。また、絶縁膜１２ａ，１２ｂも形成されておらず、孔１１ａ，１１ｂをそれぞれ充填する配線１３ａ，１３ｂは、孔１１ａ，１１ｂの表面上にそれぞれ形成されている。そして、層間絶縁膜８上には、配線１３ａ，１３ｂに接続されたノード配線１４が形成されており、配線１３ａ，１３ｂとノード配線１４とは一体的に形成されている。
【００５２】
なお図示していないが、層間絶縁膜７，８内には、ドライバトランジスタＤＴＲ１のゲート電極３ｂに達する層間絶縁膜５内のコンタクトプラグに接続された配線や、第２ソース・ドレイン領域に達する層間絶縁膜５内のコンタクトプラグに接続された配線なども形成されており、層間絶縁膜８上にはこれらの配線間を接続するノード配線も形成されている。
【００５３】
層間絶縁膜８上にはノード配線１４や上述のその他のノード配線を覆って層間絶縁膜１５が形成されている。層間絶縁膜１５上には例えばポリシリコンから成る導電層３９が形成されており、導電層３９上には層間絶縁膜４０が形成されている。層間絶縁膜４０、導電層３９及び層間絶縁膜１５内には、それらを貫通しつつノード配線１４の上面を露出する孔４１が形成されている。孔４１によって露出された、層間絶縁膜１５，４０の内側面上と導電層３９の内側面上とには、例えばシリコン窒化膜から成る絶縁膜４２が形成されている。そして、絶縁膜４２上には孔４１を充填する配線４３が形成されている。配線４３は、例えばポリシリコンから成る。
【００５４】
また図示していないが、層間絶縁膜１５，４０及び導電層３９内には、それらを貫通しつつ、層間絶縁膜８上のノード配線１４とは別のノード配線の上面を露出する孔も形成されている。そして、当該孔よって露出された、層間絶縁膜１５，４０の内側面上と導電層３９の内側面上とには絶縁膜が形成されており、この絶縁膜上には当該孔を充填する配線が形成されている。
【００５５】
本実施の形態３では、実施の形態１での導電層９と同様に、導電層３９は接地電位が印加されるグランド配線として用いられている。そして、ドライバトランジスタＤＴＲ１のソース領域４ａに接続されたコンタクトプラグ６ａや、ドライバトランジスタＤＴＲ２のソース領域に接続された層間絶縁膜５内のコンタクトプラグは、層間絶縁膜７，８，１５内にそれらを貫通して設けられた図示しないコンタクトプラグを介して導電層３９に接続されている。これにより、ドライバトランジスタＤＴＲ１，ＤＴＲ２のソースには図１２に示されるように接地電位が与えられる。
【００５６】
層間絶縁膜４０上と、絶縁膜４２の上端面上と、配線４３の上面上と、層間絶縁膜１５，４０及び導電層３９内の絶縁膜４２とは別の上記絶縁膜の上端面上と、層間絶縁膜１５，４０及び導電層３９内の配線４３とは別の上記配線の上面上には、層間絶縁膜４４が形成されている。層間絶縁膜４４上には、負荷トランジスタＬＴＲ１のポリシリコン層１６ａと、負荷トランジスタＬＴＲ２のポリシリコン層１６ｂとが形成されており、更に、層間絶縁膜４４上には電源配線１７が形成されている。
【００５７】
層間絶縁膜４４上には、ポリシリコン層１６ａ，１６ｂと電源配線１７とを覆って、負荷トランジスタＬＴＲ１，ＬＴＲ２のゲート絶縁膜１８が形成されている。ポリシリコン層１６ｂの上方におけるゲート絶縁膜１８上には、負荷トランジスタＬＴＲ２のゲート電極１９が形成されている。ゲート電極１９は、ゲート絶縁膜１８及び層間絶縁膜４４内にもそれらを貫通して形成されており、負荷トランジスタＬＴＲ１のドレイン領域として機能するポリシリコン層１６ａの端部と、配線４３とに接続されている。そして、ゲート絶縁膜１８上には、ゲート電極１９を覆って層間絶縁膜５０が形成されている。なお、層間絶縁膜４０，４４，５０は、例えばシリコン酸化膜から形成されている。
【００５８】
以上のように、負荷トランジスタＬＴＲ２のゲート電極１９及び負荷トランジスタＬＴＲ１のドレイン領域として機能するポリシリコン層１６ａの端部は、配線４３によってノード配線１４と電気的に接続されている。そして、ノード配線１４と、配線１３ａ，１３ｂと、コンタクトプラグ６ｂ，６ｄとが配線Ｌ２として機能するため、配線４３は、負荷トランジスタＬＴＲ２のゲート及び負荷トランジスタＬＴＲ１のドレインと、配線Ｌ２とを接続する配線Ｌ１２として機能していると言える。
【００５９】
本実施の形態３では、この配線Ｌ１２として機能する配線４３を利用してキャパシタＣＰ１２を形成している。本実施の形態３では、配線４３、絶縁膜４２及び導電層３９で構成される横方向の積層構造がキャパシタＣＰ１２として機能する。従って、等価回路としては、図１２に示されるように、配線Ｌ１２にキャパシタＣＰ１２が接続されているような態様となる。
【００６０】
なお図示していないが、実施の形態１と同様に、ポリシリコン層１６ａの上方におけるゲート絶縁膜１８上には負荷トランジスタＬＴＲ１のゲート電極も形成されており、当該ゲート電極は、ゲート絶縁膜１８及び層間絶縁膜４０内にもそれらを貫通して形成されており、負荷トランジスタＬＴＲ２のドレイン領域として機能するポリシリコン層１６ｂの端部と、層間絶縁膜１５，４０及び導電層３９内に設けられた、配線４３とは別の配線に接続されている。従って、負荷トランジスタＬＴＲ１のゲート及び負荷トランジスタＬＴＲ２のドレインと、配線Ｌ１とを接続する配線Ｌ１１は、配線Ｌ１２と同様の構造を成している。そのため、層間絶縁膜１５，４０及び導電層３９内に設けられた配線４３とは別の配線と、導電層３９と、それらの間の絶縁膜とで構成される積層構造がキャパシタＣＰ１１として機能する。その結果、等価回路としては、図１２に示されるように、配線Ｌ１１にキャパシタＣＰ１１が接続されているような態様となる。
【００６１】
また、実施の形態１と同様に、ポリシリコン層１６ａにおける負荷トランジスタＬＴＲ１のソース領域として機能する端部や、ポリシリコン層１６ｂにおける負荷トランジスタＬＴＲ２のソース領域として機能する端部は、電源配線１７と電気的に接続されている。これにより、負荷トランジスタＬＴＲ１，ＬＴＲ２のソースには図１２に示されるようにプラスの電源電位が印加される。その他の構造について実施の形態１に係る半導体装置と同様であるため、その説明は省略する。
【００６２】
このように、本実施の形態３に係る半導体装置は、配線４３と、絶縁膜４２と、導電層３９とで構成される積層構造を備えている。従って、この積層構造を、導電層３９をセルプレート、配線４３をストレージノードとするキャパシタＣＰ１２として利用することができる。そのため、一方の接続対象であるノード配線１４と、他方の接続対象である負荷トランジスタＬＴＲ２とを電気的に接続する配線４３とは別個に当該配線４３と電気的に接続されたキャパシタＣＰ１２を形成する場合よりも、本半導体装置の構造を簡素化できる。その結果、簡単な製造プロセスでキャパシタＣＰ１２を備える半導体装置を形成することができる。なお、図１３では図示していないキャパシタＣＰ１１についても同様のことが言える。
【００６３】
次に、図１３に示される半導体装置の製造方法について説明する。図１４〜１８は本実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。以下では、本実施の形態３に係る半導体装置が有する構成要素のうち図１３に示されている構成要素を中心に、本実施の形態３に係る半導体装置の製造方法を説明する。まず、実施の形態１に係る製造方法を使用して、上述の図３に示される構造までを形成する。そして、図１４に示されるように、ビット線ＢＬを覆って層間絶縁膜７上に層間絶縁膜８を形成する。次に、層間絶縁膜８上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いて例えばＣ4Ｆ8とＯ2とＡｒとの混合ガスを使用して層間絶縁膜７，８をドライエッチングする。そして、レジストを除去する。これにより、孔１１ａ，１１ｂが層間絶縁膜７，８内にそれらを貫通して形成される。
【００６４】
次に、孔１１ａ，１１ｂを充填するポリシリコン膜を層間絶縁膜８上に形成する。そして、ポリシリコン膜上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いてポリシリコン膜をエッチングする。これにより、図１５に示されるように、孔１１ａ，１１ｂをそれぞれ充填する配線１３ａ，１３ｂと、配線１３ａ，１３ｂ間を接続するノード配線１４とが一体的に形成される。
【００６５】
次に、図１６に示されるように、ノード配線１４を覆って層間絶縁膜８上に層間絶縁膜１５を形成し、層間絶縁膜１５上に導電層３９を形成する。導電層３９は、実施の形態１に係る導電層９と同様に、ノンドープトポリシリコンにリン（Ｐ）などの不純物をイオン注入して形成しても良いし、予めリン（Ｐ）などの不純物を含んだドープトポリシリコンで形成しても良い。そして、導電層３９上に層間絶縁膜４０を形成する。
【００６６】
次に、層間絶縁膜４０上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いて例えばＣ4Ｆ8とＯ2とＡｒとの混合ガスを使用して層間絶縁膜４０をドライエッチングする。次に、使用するエッチングガスを例えばＣＦ4とＯ2とＡｒとの混合ガスに変更し、導電層３９をドライエッチングする。そして、使用するエッチングガスをＣ4Ｆ8とＯ2とＡｒとの混合ガスに戻して層間絶縁膜１５をドライエッチングし、層間絶縁膜４０上のレジストを除去する。これにより、層間絶縁膜１５，４０及び導電層３９を貫通し、層間絶縁膜４０の上面からノード配線１４に達する孔４１が形成される。
【００６７】
次に、全面に例えばシリコン窒化膜を形成し、層間絶縁膜１５，４０及び導電層３９の膜厚方向に異方性が高い異方性ドライエッチング法を用いて当該シリコン窒化膜をエッチングする。これにより、図１７に示されるように、孔４１によって露出された層間絶縁膜１５，４０の内側面及び導電層３９の内側面の上にシリコン窒化膜から成る絶縁膜４２が形成される。次に、孔４１を充填するポリシリコン膜を、絶縁膜４２及び層間絶縁膜４０上に形成する。そして、層間絶縁膜４０の上面上のポリシリコン膜をＣＭＰ等を用いて除去する。これにより、図１７に示されるように、ポリシリコンから成る孔４１を充填する配線４３が形成される。
【００６８】
次に、図１８に示されるように、層間絶縁膜４０上と、絶縁膜４２の上端面上と、配線４３の上面上とに層間絶縁膜４４を形成する。そして、層間絶縁膜４４上にポリシリコン層１６ａ，１６ｂ及び電源配線１７を形成して、それらを覆うゲート絶縁膜１８を層間絶縁膜４４上に形成する。その後、ゲート絶縁膜１８及び層間絶縁膜４４内に、それらを貫通しつつ、ポリシリコン層１６ａの端部を露出する孔４９を形成する。
【００６９】
次に、孔４９を充填するゲート電極１９をゲート絶縁膜１８上に形成し、ゲート絶縁膜１８上にゲート電極１９を覆って層間絶縁膜５０を形成する。これにより、図１３に示されるような、導電層３９、絶縁膜４２及び配線４３で構成される積層構造をキャパシタとして利用することができる本実施の形態３に係る半導体装置が完成する。
【００７０】
実施の形態４．
図１９は本発明の実施の形態４に係る半導体装置の構造を示す断面図である。本実施の形態４に係る半導体装置は、上述の実施の形態３に係る半導体装置において、孔５１、絶縁膜５２及び導電膜５３と、配線５４とを更に設けてキャパシタＣＰ１２の容量を増大したものである。
【００７１】
図１９に示されるように、本実施の形態４に係る半導体装置では、層間絶縁膜４０及導電層３９内には、それらを貫通して複数の孔５１が形成されている。各孔５１によって露出された層間絶縁膜４０及び導電層３９の内側面には、例えばシリコン窒化膜から成る絶縁膜５２が形成されている。そして、各孔５１を充填する導電膜５３が絶縁膜５２上に形成されている。
【００７２】
また、層間絶縁膜４０上と、絶縁膜４２の上端面上と、配線４３の上面上と、各絶縁膜５２の上端面上と、各導電膜５３の上面上とには、例えばポリシリコンから成る配線５４が形成されており、配線４３と、複数の導電膜５３と、配線５４とは一体的に形成されている。
【００７３】
本実施の形態４に係る層間絶縁膜４４は、配線５４を覆って層間絶縁膜４０上に形成されている。また、本実施の形態４に係るゲート電極１９は、負荷トランジスタＬＴＲ１のドレイン領域として機能するポリシリコン層１６ａの端部と、配線５４とに接続されている。その他の構造については実施の形態３に係る半導体装置と同様であるため、その説明は省略する。
【００７４】
このように本実施の形態４に係る半導体装置では、上述の実施の形態３に係る半導体装置と比較して、導電膜５３と、絶縁膜５２と、導電層３９とで構成される積層構造を更に備えているため、当該積層構造をもキャパシタＣＰ１２として利用することができる。従って、実施の形態３に係る半導体装置よりもキャパシタＣＰ１２の容量を増大することができる。なお、キャパシタＣＰ１１についても、同様の構造を追加することによって容量を増大することができる。
【００７５】
次に、図１９に示される半導体装置の製造方法について説明する。図２０〜２２は本実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態３に係る製造方法を使用して、上述の図１５に示される構造までを形成する。次に、図２０に示されるように、層間絶縁膜８上にノード配線１４を覆って層間絶縁膜１５を形成し、層間絶縁膜１５上に導電層３９を形成する。そして、導電層３９上に層間絶縁膜４０を形成する。
【００７６】
次に、層間絶縁膜４０上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いて例えばＣ4Ｆ8とＯ2とＡｒとの混合ガスを使用して層間絶縁膜４０をドライエッチングする。次に、使用するエッチングガスを例えばＣＦ4とＯ2とＡｒとの混合ガスに変更し、導電層３９をドライエッチングして、レジストを除去する。これにより、孔４１の一部である孔４１ａと、複数の孔５１が層間絶縁膜４０及び導電層３９内にそれらを貫通して形成される。なお、導電層３９と層間絶縁膜１５との間のエッチング選択比が十分に確保できない場合には、導電層３９と層間絶縁膜１５との間にシリコン窒化膜を形成して、当該シリコン窒化膜で導電層３９のエッチングを確実にストップさせても良い。
【００７７】
次に、図２１に示されるように、孔４１ａを露出しつつ、各孔５１を覆うパターンが形成されたレジスト１０１を層間絶縁膜４０上に形成する。そして、Ｃ4Ｆ8とＯ2とＡｒとの混合ガスを使用して、レジスト１０１をマスクに用いて層間絶縁膜１５をドライエッチングして、レジスト１０１を除去する。これにより、層間絶縁膜１５，４０及び導電層３９を貫通し、層間絶縁膜４０の上面からノード配線１４に達する孔４１が形成される。
【００７８】
次に、全面に例えばシリコン窒化膜を形成し、層間絶縁膜１５，４０及び導電層３９の膜厚方向に異方性が高い異方性ドライエッチング法を用いて当該シリコン窒化膜をエッチングする。これにより、孔４１によって露出された層間絶縁膜１５，４０の内側面及び導電層３９の内側面の上にシリコン窒化膜から成る絶縁膜４２が形成され、各孔５１によって露出された層間絶縁膜１５，４０の内側面及び導電層３９の内側面の上にシリコン窒化膜から成る絶縁膜５２が形成される。
【００７９】
次に、孔４１，５１を充填するポリシリコン膜を、絶縁膜４２，５２及び層間絶縁膜４０上に形成する。そして、ポリシリコン膜上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いてポリシリコン膜をエッチングする。これにより、図２２に示されるように、孔４１を充填する配線４３と、各孔５１を充填する導電膜５３と、配線４３及び複数の導電膜５３に接続された配線５４とが一体的に形成される。そして、層間絶縁膜４０上に配線５４を覆って層間絶縁膜４４を形成する。その後、実施の形態３と同様にして、ポリシリコン層１６ａ，１６ｂ、電源配線１７、ゲート絶縁膜１８、ゲート電極１９及び層間絶縁膜５０を形成する。これにより、図１９に示されるような、導電層３９、絶縁膜４２及び配線４３で構成される積層構造のみならず、導電層３９、絶縁膜５２及び導電膜５３で構成される積層構造をキャパシタとして利用することができる本実施の形態４に係る半導体装置が完成する。
【００８０】
実施の形態５．
図２３は本発明の実施の形態５に係る半導体装置の構造を示す断面図である。本実施の形態５に係る半導体装置は、上述の実施の形態３に係る半導体装置において、孔４１の穴径を大きくし、配線６４を更に設けたものである。
【００８１】
図２３に示されるように、本実施の形態５に係る半導体装置では、孔４１の穴径が実施の形態３よりも大きく設定されている。そして、層間絶縁膜４０上と、絶縁膜４２の上端面上と、配線４３の上面上とには、例えばポリシリコンから成る配線６４が形成されており、配線４３と配線６４とは一体的に形成されている。
【００８２】
本実施の形態５に係る層間絶縁膜４４は、配線６４を覆って層間絶縁膜４０上に形成されている。また、本実施の形態５に係るゲート電極１９は、負荷トランジスタＬＴＲ１のドレイン領域として機能するポリシリコン層１６ａの端部と、配線６４とに接続されている。その他の構造については実施の形態３に係る半導体装置と同様であるため、その説明は省略する。
【００８３】
このように本実施の形態５に係る半導体装置では、上述の実施の形態３に係る半導体装置と比較して、孔４１の穴径が大きいため、配線４３と、絶縁膜４２と、導電層３９とで構成される積層構造をキャパシタＣＰ１２として利用しつつ、負荷トランジスタＬＴＲ２のゲート電極１９とノード配線１４との接続抵抗を低減することができる。
【００８４】
なお、負荷トランジスタＬＴＲ１のゲート電極と、層間絶縁膜１５内のノード配線１４とは別のノード配線との接続抵抗を低減するために、層間絶縁膜１５，４０及び導電層３９内に設けられた孔４１とは別の孔の穴径を、実施の形態３よりも大きくしても良い。
【００８５】
次に、図２３に示される半導体装置の製造方法について説明する。図２４，２５は本実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態３に係る製造方法を使用して、上述の図１５に示される構造までを形成する。次に、図２４に示されるように、層間絶縁膜８上にノード配線１４を覆って層間絶縁膜１５を形成し、層間絶縁膜１５上に導電層３９を形成する。そして、導電層３９上に層間絶縁膜４０を形成する。
【００８６】
次に、層間絶縁膜４０上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いて例えばＣ4Ｆ8とＯ2とＡｒとの混合ガスを使用して層間絶縁膜４０をドライエッチングする。次に、使用するエッチングガスを例えばＣＦ4とＯ2とＡｒとの混合ガスに変更し、導電層３９をドライエッチングする。そして、使用するエッチングガスをＣ4Ｆ8とＯ2とＡｒとの混合ガスに戻して層間絶縁膜１５をドライエッチングし、層間絶縁膜４０上のレジストを除去する。これにより、図２４に示されるように、実施の形態３に係る孔４１よりも穴径が大きい孔４１が形成される。
【００８７】
次に、全面に例えばシリコン窒化膜を形成し、層間絶縁膜１５，４０及び導電層３９の膜厚方向に異方性が高いドライエッチング法を用いて当該シリコン窒化膜をエッチングする。これにより、図２５に示されるように、孔４１によって露出された層間絶縁膜１５，４０の内側面及び導電層３９の内側面の上にシリコン窒化膜から成る絶縁膜４２が形成される。次に、孔４１を充填するポリシリコン膜を、絶縁膜４２及び層間絶縁膜４０上に形成する。そして、ポリシリコン膜上に所定の開口パターンを有するレジスト（図示せず）を形成して、当該レジストをマスクに用いてポリシリコン膜をエッチングする。これにより、図２５に示されるように、ポリシリコンから成る孔４１を充填する配線４３と、配線６４とが一体的に形成される。
【００８８】
次に、層間絶縁膜４０上に配線６４を覆って層間絶縁膜４４を形成する。そして、実施の形態３と同様にして、ポリシリコン層１６ａ，１６ｂ、電源配線１７、ゲート絶縁膜１８、ゲート電極１９及び層間絶縁膜５０を形成する。これにより、図２３に示されるような、導電層３９、絶縁膜４２及び配線４３で構成される積層構造をキャパシタとして利用しつつ、ノード配線１４とゲート電極１９との接続抵抗を低減できる本実施の形態５に係る半導体装置が完成する。
【００８９】
実施の形態６．
図２６は本発明の実施の形態６に係る半導体装置の等価回路を示す図である。本実施の形態６に係る半導体装置は、上述の実施の形態１に係る半導体装置において、等価回路としては、実施の形態３に係るキャパシタＣＰ１１，ＣＰ１２を更に備えるものである。
【００９０】
図２７は、本実施の形態６に係る半導体装置の構造を示す断面図である。本実施の形態６に係る半導体装置は、構造的には、上述の実施の形態１に係る半導体装置の下部構造と、実施の形態３に係る半導体装置の上部構造とを組合わせたものである。具体的には、本実施の形態６に係る半導体装置は、図２に示される実施の形態１に係る半導体装置のノード配線１４の上面よりも下方の構造の上に、図１３に示される実施の形態３に係る半導体装置のノード配線１４の上面よりも上方の構造を積み上げた構造を成している。従って、層間絶縁膜１０上にはノード配線１４を覆って層間絶縁膜１５が形成されており、層間絶縁膜１５上には導電層３９及び層間絶縁膜４０がこの順で積層されている。そして、層間絶縁膜１５，４０及び導電層３９内にはノード配線１４に接続された配線４３が形成されている。
【００９１】
このように本実施の形態６に係る半導体装置では、配線１３ａと、絶縁膜１２ａと、導電層９とで構成される積層構造や、配線１３ｂと、絶縁膜１２ｂと、導電層９とで構成される積層構造をキャパシタＣＰ２として利用することができるとともに、配線４３と、絶縁膜４２と、導電層３９とで構成される積層構造をキャパシタＣＰ１２として利用することができる。従って、配線４３を利用せずに別個にキャパシタを追加することによって記憶ノードの容量を増大させる場合よりも、製造プロセスをそれほど追加することなく、ＳＲＡＭメモリセルの記憶ノードの容量を大きくすることができる。なお、図２７では図示していないキャパシタＣＰ１，ＣＰ１１についても同様のことが言える。
【００９２】
次に、図２７に示される半導体装置の製造方法について説明する。図２８，２９は本実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法を使用して、上述の図６に示される構造までを形成する。そして、図２８に示されるように、層間絶縁膜１０上にノード配線１４を覆って層間絶縁膜１５を形成し、層間絶縁膜１５上に導電層３９を形成する。そして、導電層３９上に層間絶縁膜４０を形成する。
【００９３】
次に、実施の形態３に係る製造方法を使用して、図２９に示されるように、層間絶縁膜１５，４０及び導電層３９内に孔４１、絶縁膜４２及び配線４３を形成する。そして、実施の形態３と同様にして、層間絶縁膜４４、ポリシリコン層１６ａ，１６ｂ、電源配線１７、ゲート絶縁膜１８、ゲート電極１９及び層間絶縁膜５０を形成する。これにより、図２７に示されるような、配線１３ａ、絶縁膜１２ａ及び導電層９で構成される積層構造や、配線１３ｂ、絶縁膜１２ｂ及び導電層９で構成される積層構造、あるいは導電層３９、絶縁膜４２及び配線４３で構成される積層構造をキャパシタとして利用することができる本実施の形態６に係る半導体装置が完成する。
【００９４】
なお、上述の実施の形態１〜６に係る半導体装置では、絶縁膜１２ａ，１２ｂ，３２，４２，５２にシリコン窒化膜を採用していたが、その替わりに二酸化タンタル（ＴａＯ2）等で形成された強誘電体膜を採用してキャパシタの容量を増加させても良い。
【００９５】
また、上述の実施の形態１〜６では、導電層９や導電層３９をグランド配線として利用していたが、グランド配線を別途設けて、導電層９，３９を電源配線として利用しても良い。このように、キャパシタＣＰ１，ＣＰ２のセルプレートして利用できる導電層９や、キャパシタＣＰ１１，ＣＰ１２のセルプレートして利用できる導電層３９をグランド配線や電源配線として利用することにより、グランド配線あるいは電源配線の引き回しを簡素化できる。その結果、半導体装置を微細化することができる。
【００９６】
また、図３０に示されるように、孔１１ａ，１１ｂ，３１，４１，５１によって露出された導電層９，３９の内側面を公知技術を使用して粗面化し、キャパシタＣＰ１，ＣＰ２，ＣＰ１１，ＣＰ１２の容量を増大しても良い。なお図３０では、一例として、孔１１ａによって露出されている導電層９の内側面が粗面化されている様子を拡大して示す断面図である。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施の形態１に係る半導体装置の等価回路を示す図である。
【図２】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態３に係る半導体装置の等価回路を示す図である。
【図１３】本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図１４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図２０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図２４】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態６に係る半導体装置の等価回路を示す図である。
【図２７】本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図２８】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態１に係る半導体装置の構造を部分的に拡大して示す断面図である。
【符号の説明】
【００９８】
９，３９  導電層、１１ａ，１１ｂ，３１，４１，５１  孔、１２ａ，１２ｂ，３２，４２，５２  絶縁膜、１３ａ，１３ｂ，４３  配線、１４  ノード配線、３３，５３  導電膜、ＤＴＲ１，ＤＴＲ２  ドライバトランジスタ、ＬＴＲ１，ＬＴＲ２  負荷トランジスタ。
【図１】
2005347594.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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