(57)【要約】【課題】  アライメントキーを有する半導体素子の製造方法を提供する。【解決手段】  半導体素子はセル領域アライメントキーを有する半導体基板を備える。前記セル領域内にセル活性領域を限定する素子分離膜が配置される。セル電荷記録層パターンが前記セル活性領域を横切るように配置される。前記アライメントキー領域上にアラインメント電荷記録層パターンが配置される。前記アラインメント電荷記録層パターンと自己整列されたアラインメントトレンチが前記アライメントキー領域内に形成される。【選択図】            図２
2005150754.tif 000002
【特許請求の範囲】
【請求項１】
セル領域及びアライメントキー領域を有する半導体基板と、
前記セル領域内に配置されてセル活性領域を限定する素子分離膜と、
前記セル活性領域を横切るセル電荷記録層パターンと、
前記アライメントキー領域上に配置されたアラインメント電荷記録層パターンと、
前記アライメントキー領域内に形成され、前記アラインメント電荷記録層パターン及び自己整列されたアラインメントトレンチと、
を含むことを特徴とする半導体素子。
【請求項２】
前記セル電荷記録層パターン及び前記アラインメント電荷記録層パターンは、それぞれが順に積層されたトンネル絶縁膜、絶縁性電荷トラップ層及びブロッキング絶縁膜を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記電荷トラップ層は、シリコン窒化膜であることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記セル電荷記録層パターン及び前記アラインメント電荷記録層パターンは、それぞれが順に積層されたトンネル絶縁膜、導電性浮遊ゲート及びゲート層間絶縁膜を含むことを特徴とする請求項１に記載の半導体素子。  
【請求項５】
前記導電性浮遊ゲートは、ポリシリコン膜であることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記セル電荷記録層パターン及び前記アラインメント電荷記録層パターンは、それぞれがシリコン酸化膜、高誘電膜、またはこれらの組合せによる積層膜を含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記セル電荷記録層パターンと隣接する前記セル活性領域の上部を横切って、前記セル電荷記録層パターンの少なくとも一側壁を覆うゲート電極と、
前記セル電荷記録層パターンと隣接し、前記ゲート電極と前記セル活性領域との間に介在されているゲート絶縁膜と、
をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記ゲート電極は、ポリシリコン膜、ポリシリコンゲルマニウム膜、または金属膜を含むことを特徴とする請求項７に記載の半導体素子。
【請求項９】
セル領域、アライメントキー領域及びオーバーレイキー領域を有する半導体基板と、
前記セル領域内に配置されてセル活性領域を限定する素子分離膜と、
前記セル活性領域を横切るセル電荷記録層パターンと、
前記アライメントキー領域上に配置されているアラインメント電荷記録層パターンと、
前記オーバーレイキー領域上に配置されているオーバーレイ電荷記録層パターンと、
前記アライメントキー領域内に形成され、前記アラインメント電荷記録層パターンと自己整列されているトレンチと、
前記オーバーレイキー領域内に形成され、前記オーバーレイ電荷記録層パターンと自己整列されているオーバーレイトレンチと、
を含むことを特徴とする半導体素子。
【請求項１０】
前記セル電荷記録層パターン、前記アラインメント電荷記録層パターン及び前記オーバーレイ電荷記録層パターンは、それぞれが順に積層されたトンネル絶縁膜、絶縁性電荷トラップ層及びブロッキング絶縁膜を含むことを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記電荷トラップ層は、シリコン窒化膜であることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記セル電荷記録層パターン、前記アラインメント電荷記録層パターン及び前記オーバーレイ電荷記録層パターンは、それぞれが順に積層されたトンネル絶縁膜、導電性浮遊ゲート及びゲート層間絶縁膜を含むことを特徴とする請求項９に記載の半導体素子。
【請求項１３】
前記導電性浮遊ゲートは、ポリシリコン膜であることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記セル電荷記録層パターン、前記アラインメント電荷記録層パターン及び前記オーバーレイ電荷記録層パターンは、それぞれがシリコン酸化膜、高誘電膜またはこれらの組合せによる積層膜を含むことを特徴とする請求項９に記載の半導体素子。
【請求項１５】
前記セル電荷記録層パターンと隣接する前記セル活性領域の上部を横切って、前記セル電荷記録層パターンの少なくとも一側壁を覆うゲート電極と、
前記セル電荷記録層パターンと隣接し、前記ゲート電極と前記セル活性領域との間に介在されたゲート絶縁膜と、
をさらに含むことを特徴とする請求項９に記載の半導体素子。
【請求項１６】
前記ゲート電極は、ポリシリコン膜、ポリシリコンゲルマニウム膜、または金属膜を含むことを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
セル領域及びアライメントキー領域を有する半導体基板を備え、
前記半導体基板内にセル活性領域を限定する素子分離膜を形成し、
前記セル活性領域を横切るセル電荷記録層パターン及び前記アライメントキー領域上にアラインメント電荷記録層パターンを形成し、
前記アライメントキー領域内に前記アラインメント電荷記録層パターンと自己整列されているアライメントトレンチを形成することを含むことを特徴とする半導体素子の製造方法。
【請求項１８】
前記アラインメントトレンチを形成することは、
前記セル電荷記録層パターンを有する前記セル活性領域上にフォトレジスト膜を形成し、
前記フォトレジスト膜及び前記アラインメント電荷記録層パターンをエッチングマスクとして用いて、前記半導体基板をエッチングすることを含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記アラインメントトレンチは、前記半導体基板の表面から約７００Åないし約２０００Åの深さを有するように形成されることを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項２０】
少なくとも前記セル電荷記録層パターンと隣接する前記セル活性領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を有する半導体基板の全面上にコンフォーマルな導電膜を形成し、
前記導電膜上にゲートフォトレジスト膜を形成し、
前記ゲートフォトレジスト膜を有する半導体基板の前記アラインメントトレンチにゲートフォトマスクのゲートアライメントキーを整列させることをさらに含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項２１】
前記整列されたゲートフォトマスクを用いて、前記ゲートフォトレジスト膜を露光及び現像して、前記セル電荷記録層パターンに隣接する前記セル活性領域の上部を横切るゲートフォトレジストパターンを形成し、
前記ゲートフォトレジストパターンをエッチングマスクとして用いて、前記導電膜をエッチングしてゲート電極を形成することをさらに含むことを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２２】
セル領域、アライメントキー領域及びオーバーレイキー領域を有する半導体基板を備え、
前記半導体基板内にセル活性領域を限定する素子分離膜を形成し、
前記セル活性領域を横切るセル電荷記録層パターンを形成し、前記アライメントキー領域及び前記オーバーレイキー領域の前記半導体基板上にアラインメント電荷記録層パターン及びオーバーレイ電荷記録層パターンをそれぞれ形成し、
前記セル電荷記録層パターンを有する前記セル活性領域上にフォトレジスト膜を形成し、
前記フォトレジスト膜、前記アラインメント電荷記録層パターン及び前記オーバーレイ電荷記録層パターンをエッチングマスクとして用いて、前記半導体基板をエッチングして前記アライメントキー領域内の前記アラインメント電荷記録層パターン及び前記オーバーレイキー領域内の前記オーバーレイ電荷記録層パターンにそれぞれ自己整列されたアラインメントトレンチ及びオーバーレイトレンチを形成することを含むことを特徴とする半導体素子の製造方法。
【請求項２３】
前記アラインメントトレンチ及びオーバーレイトレンチは、前記半導体基板の表面から約７００Åないし約２０００Åの深さを有するように形成することを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
少なくとも前記セル電荷記録層パターンと隣接する前記セル活性領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を有する半導体基板の全面上にコンフォーマルな導電膜を形成し、
前記導電膜上にゲートフォトレジスト膜を形成し、
前記ゲートフォトレジスト膜を有する半導体基板の前記アラインメントトレンチにゲートフォトマスクのゲートアライメントキーを整列させ、
前記整列されたゲートフォトマスクを用いて、前記ゲートフォトレジスト膜を露光及び現像して、前記セル電荷記録層パターンに隣接する前記セル活性領域の上部を横切るゲートフォトレジストパターンを形成し、
前記ゲートフォトレジストパターンをエッチングマスクとして用いて、前記導電膜をエッチングしてゲート電極を形成することをさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２５】
前記セル電荷記録層パターンを形成することと、
前記アラインメント電荷記録層パターン及び前記オーバーレイ電荷記録層パターンを形成することが同時に実施されることを特徴とする請求項２２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するもので、特にアライメントキーを有する半導体素子及びその製造方法（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ｈａｖｉｎｇ  ａｌｉｇｎ  ｋｅｙ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  ｓａｍｅ）に関する。
【背景技術】
【０００２】
積層構造を有する高集積半導体素子の製造工程において、フォトリソグラフィ工程は重要な役割をする。半導体素子を完成するためには、数多くのフォトリソグラフィ工程を経るようになり、それぞれの過程で層と層との間の誤整列（ｍｉｓａｌｉｇｎｍｅｎｔ）を最小化するためには、フォトマスクが半導体基板上に正確に整列されることが要求される。そのために、前記フォトリソグラフィ工程においてエッチング工程を実施する前にフォトマスクと半導体基板を整列させる過程との整列正確度を計測し、整列誤差を補正する工程が実施される。このような過程を実施するために半導体基板上の所定領域にアライメントキー（ａｌｉｇｎ  ｋｅｙ）及びオーバーレイキー（ｏｖｅｒｌａｙ  ｋｅｙ）が配置される。
【０００３】
前記アライメントキーは、フォトリソグラフィ工程で露光の前にフォトマスクをウエハと整列させるために用いられる。前記オーバーレイキーは露光及び現像を実施した後、前記フォトマスク上のパターンが半導体基板上に正確に重なっているかを計測するために用いられる。一般的に前記アライメントキー及びオーバーレイキーは、メインチップとの間にスクライブレーン（ｓｃｒｉｂｅ  ｌａｎｅ）内に表面と段差を有する構造で形成される。例えば、前記アライメントキー及びオーバーレイキーは、トレンチタイプの構造を有したり、前記半導体基板から突き出された突出構造を有したりするように形成される。
【０００４】
フォトリソグラフィ工程において、前記アライメントキー及びオーバーレイキーを用いて整列及び整列補正を行う過程は次のようである。ステッパ（ｓｔｅｐｐｅｒ）のアラインメント部にある光源（ｌｉｇｈｔ  ｓｏｕｒｃｅ）が半導体基板に形成されているアライメントキーまたはオーバーレイキーに照射された場合に前記アライメントキーまたはオーバーレイキーに形成された段差により干渉模様が形成される。前記干渉模様の明暗を検出部で認識して半導体基板の方向や位置を把握し、半導体基板またはフォトマスクを調整することによって整列及び整列補正がなされる。
【０００５】
従来のトレンチタイプのアライメントキーを形成する方法が、特許文献１に「半導体装置の製造方法」という名称で開示されている。
【０００６】
特許文献１によると、半導体基板のセル領域に素子分離膜形成のとき、アライメントキー領域に埋立絶縁膜を同時に形成する。以後、フォト工程及び異方性エッチング工程を実施して前記アライメントキー領域の前記埋立絶縁膜を選択的にエッチングすることによって前記半導体基板から所定の深さの段差を有するアライメントキーを形成する。
【０００７】
一方、フラッシュメモリ素子は、単位セルを構成するメモリ素子の種類によって浮遊ゲート型メモリ素子（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｙｐｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と浮遊トラップ型メモリ素子（ｆｌｏａｔｉｎｇ  ｔｒａｐ  ｔｙｐｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）で分けられる。また、単位セルの構造によって積層ゲートセル（ｓｔａｃｋ  ｇａｔｅ  ｃｅｌｌ）及び分割ゲートセル（ｓｐｌｉｔ  ｇａｔｅ  ｃｅｌｌ）で分けられる。
【０００８】
分割ゲート構造を有する従来のフラッシュメモリ素子が特許文献２に掲示されている。
【０００９】
図１は、特許文献２に開示された分割ゲート構造を有する従来のフラッシュメモリ素子を示す断面図である。
【００１０】
図１を参照すると、半導体基板１００内に活性領域１０２を限定する素子分離膜（図示せず）が配置される。前記活性領域１０２を横切る電荷記録層パターン１０４が配置される。前記電荷記録層パターン１０４は、順に積層されたトンネル絶縁膜１０４ａ、浮遊ゲート１０４ｂ及びゲート層間絶縁膜１０４ｃを含む。前記電荷記録層パターン１０４と隣接する前記半導体基板１００上にゲート絶縁膜１０６が配置される。前記電荷記録層パターン１０４及び前記ゲート絶縁膜１０６を覆うコントロールゲート１０８が配置される。
【００１１】
前記コントロールゲート１０８を前記電荷記録層パターン１０４に整列させるための方法として前述したようにセル領域の素子分離膜形成の際、アライメントキー領域に形成された埋立絶縁膜を選択的にエッチングしてアライメントキーとして用いる。しかし、従来のアライメントキーは、前記素子分離膜の形成と共に、前記アライメントキー領域に形成された前記埋立絶縁膜を基準にして形成される。よって、前記アライメントキーを用いて前記コントロールゲート１０８を整列させる場合、前記コントロールゲート１０８が前記電荷記録層パターン１０４に直接整列されず、前記活性領域１０２に整列することになる。従って、前記コントロールゲート１０８と前記電荷記録層パターン１０４間に誤整列が発生し得る。このような誤整列により前記コントロールゲート１０８と前記電荷記録層パターン１０４との間の接触面積（Ｓ）が単位セルごとに、またはメインチップごとに異なることがある。結果的に、前記フラッシュメモリ素子においてプログラムされたセルのスレッショルド電圧のばらつき、または除去されたセルのスレッショルド電圧のばらつきが大きくなり、素子の歩留まりを減少させることとなる。
【特許文献１】特開２００２−１３４７０１号公報
【特許文献２】米国特許第４，７８３，７６６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は、ゲート電極を電荷記録層パターンに直接整列させることのできるアライメントキーを有する半導体素子を提供することにある。
【００１３】
本発明が解決しようとする他の技術的課題は、前記半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一実施の形態は、アライメントキーを有する半導体素子を提供する。前記半導体素子は、セル領域及びアライメントキー領域を有する半導体基板、前記セル領域内に配置されてセル活性領域を限定する素子分離膜、前記セル活性領域を横切るセル電荷記録層パターン、前記アライメントキー領域上に配置されたアライメント電荷記録層パターン及び前記アライメントキー領域内に形成され、前記アライメント電荷記録層パターンと自己整列されたアライメントトレンチを含む。
【００１５】
本発明の他の実施形態は、アライメントキーを有する半導体素子の製造方法を提供する。この方法は、セル領域及びアライメントキー領域を有する半導体基板を備える。前記半導体基板内にセル活性領域を限定する素子分離膜を形成する。前記セル活性領域を横切るセル電荷記録層パターン及び前記アライメントキー領域上にアライメント電荷記録層パターンを形成する。前記アライメントキー領域内に前記アライメント電荷記録層パターンと自己整列されたアライメントトレンチを形成する。
【発明の効果】
【００１６】
前述したように本発明によれば、半導体素子のゲート電極を電荷記録層パターンに直接整列させることができ、前記ゲート電極と前記電荷記録層パターンの誤整列を最小化することができる。その結果、前記半導体素子において、前記ゲート電極と前記電荷記録層パターンとの間の接触面積の均一性を向上させることができてプログラム／消去の後に安定したスレッショルド電圧を有する半導体素子を製造することができる。
【発明を実施するための最良の形態】
【００１７】
以下に添付した図面を参照して本発明の好ましい実施の形態を詳しく説明する。しかしながら、本発明は、ここで説明される実施の形態に限られず、他の形態で具体化させることもできる。むしろ、ここで紹介された実施の形態は、開示された内容が徹底的であり完全になるように、そして当業者に本発明の思想が十分に伝わるようにするために提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されたものである。明細書の全般にかけて同一の参照番号は同一の構成要素を示す。
【００１８】
図２は、本発明の実施の形態に係る半導体素子を示す断面図である。図２において、参照符号「Ａ」で表示された領域はセル領域を示し、参照符号「Ｂ」で表示された領域は電荷記録層アライメントキー領域を示す。また参照符号「Ｃ」で表示された領域は電荷記録層オーバーレイキーの領域を示す。
【００１９】
図２を参照すると、セル領域Ａ、電荷記録層アライメントキー領域Ｂ及び電荷記録オーバーレイキー領域Ｃを有する半導体基板３００内にセル活性領域３０２を限定する素子分離膜（図示せず）が配置される。前記電荷記録層アライメントキー領域Ｂ及び前記電荷記録層オーバーレイキー領域Ｃは、前記半導体基板３００上のメインチップ領域を限定するスクライブレーン（ｓｃｒｉｂｅ  ｌａｎｅ）上に位置する。前記セル活性領域３０２を横切るセル電荷記録層パターン３０４ａが配置される。また、前記電荷記録層アライメントキー領域Ｂ及び電荷記録層オーバーレイキー領域Ｃの前記半導体基板上にアライメント電荷記録層パターン３０４ｂ及びオーバーレイ電荷記録層パターン３０４ｃがそれぞれ配置される。
【００２０】
前記セル電荷記録層パターン３０４ａ、前記アライメント電荷記録層パターン３０４ｂ及び前記オーバーレイ電荷記録層パターン３０４ｃのそれぞれは、順に積層されたトンネル絶縁膜、絶縁性電荷トラップ層（ｉｎｓｕｌａｔｉｎｇ  ｃｈａｒｇｅ  ｔｒａｐｐｉｎｇ  ｌａｙｅｒ）及びブロッキング絶縁膜を含む。前記トンネル絶縁膜及びブロッキング絶縁膜は、例えばシリコン酸化膜（ＳｉＯ２）でもある。前記絶縁性電荷トラップ層は、シリコン窒化膜（ＳｉＮまたはＳｉ３Ｎ４）でもある。好ましくは、前記セル電荷記録層パターン３０４ａ、前記アライメント電荷記録層パターン３０４ｂ及び前記オーバーレイ電荷記録層パターン３０４ｃのそれぞれは、ＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）膜でもある。本発明の実施の形態で前記電荷記録層パターン３０４ａ、３０４ｂ及び３０４ｃが電荷トラップ層を含む場合、前記半導体素子は浮遊トラップ型フラッシュメモリ素子である。
【００２１】
前記セル電荷記録層パターン３０４ａ、前記アライメント電荷記録層パターン３０４ｂ及び前記オーバーレイ電荷記録層パターン３０４ｃのそれぞれは、順に積層されたトンネル絶縁膜、導電性浮遊ゲート及びゲート層間絶縁膜を含むことができる。前記トンネル絶縁膜及びゲート層間絶縁膜は、シリコン酸化膜でもある。また、前記導電性浮遊ゲートはポリシリコン膜でもある。本発明の実施の形態で、前記電荷記録層パターン３０４ａ、３０４ｂ、３０４ｃが導電性浮遊ゲートを含む場合、前記半導体素子は浮遊ゲート型フラッシュメモリ素子である。
【００２２】
また、前記セル電荷記録層パターン３０４ａ、前記アライメント電荷記録層パターン３０４ｂ及び前記オーバーレイ電荷記録層パターン３０４ｃのそれぞれは、シリコン酸化膜、高誘電膜（ｈｉｇｈ−ｋ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）、またはこれらの組合せによる積層膜でもある。前記高誘電膜は、例えばシリコン窒化膜、シリコン酸窒化膜（ｓｉｌｉｃｏｎ  ｏｘｉ−ｎｉｔｒｉｄｅ  ｌａｙｅｒ；ＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、またはアルミニウム酸化膜（Ａｌ２Ｏ３）でもある。
【００２３】
前記電荷記録層アライメントキー領域Ｂ及び前記電荷記録層オーバーレイキー領域Ｃの半導体基板内にリセスされた電荷記録層アライメントトレンチ３０６ｂ及び電荷記録層オーバーレイトレンチ３０６ｃがそれぞれ配置される。前記電荷記録層アライメントトレンチ３０６ｂ及び前記電荷記録層オーバーレイトレンチ３０６ｃのそれぞれは、前記アライメント電荷記録層パターン３０４ｂ及び前記オーバーレイ電荷記録層パターン３０４ｃとそれぞれ自己整列される。前記セル電荷記録層パターン３０４ａと隣接する前記セル活性領域３０２の上部を横切り、前記セル電荷記録層パターン３０４ａを覆うゲート電極３０８が配置される。前記ゲート電極３０８は、前記セル電荷記録層パターン３０４ａをすべて覆うように配置されたり、前記セル電荷記録層パターン３０４ａの一側壁を覆うように配置されたりすることもある。前記ゲート電極３０８は、ポリシリコン膜、ポリシリコンゲルマニウム膜、または金属膜でもある。前記金属膜は、例えばタングステン（Ｗ）、チタニウム（Ｔｉ）またはチタニウムナイトライド（ＴｉＮ）でもある。また前記ゲート電極３０８は、前記ポリシリコン膜、ポリシリコンゲルマニウム膜、または前記金属膜の中で選択された、少なくとも二つの組合せによる積層膜でもある。前記ゲート電極３０８は、フラッシュメモリ素子においてコントロールゲート電極でもある。一方、前記電荷記録層アライメントトレンチ３０６ｂ及び前記電荷記録層オーバーレイトレンチ３０６ｃの側壁にスペーサ形態の導電膜パターン３１０が配置されることもある。
【００２４】
前記セル電荷記録層パターン３０４ａと隣接する前記ゲート電極３０８及び前記セル活性領域３０２との間にゲート絶縁膜３１２が介される。前記ゲート絶縁膜３１２は、シリコン酸化膜またはシリコン酸窒化膜でもある。
【００２５】
図３は、本発明の実施の形態に係る半導体素子のセル領域の一部を示す平面図である。
【００２６】
図４ないし図９は、本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。図４ないし図９において参照符号「Ａ′」で表示された領域はセル領域を示し、参照符号「Ｂ′」で表示された領域は電荷記録層アライメントキー領域を示す。また参照符号「Ｃ′」で表示された領域は電荷記録層オーバーレイキー領域を示す。また、図４ないし図９の「Ａ′」領域は図３のＩ〜Ｉ′方向の垂直断面図である。
【００２７】
図３及び図４を参照すると、セル領域Ａ′、電荷記録層アライメントキー領域Ｂ′及び電荷記録層オーバーレイキー領域Ｃ′を有する半導体基板５００内にセル活性領域５０２を限定する素子分離膜５０１を形成する。前記電荷記録層アライメントキー領域Ｂ′及び前記電荷記録層オーバーレイキー領域Ｃ′は、前記半導体基板５００上でメインチップ領域を限定するスクライブレーン（ｓｃｒｉｂｅ  ｌａｎｅ）上に位置する。前記素子分離膜５０１は、公知のＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）工程によって形成される。続いて、前記素子分離膜５０１を有する半導体基板５００上の全面に電荷記録層５０４を形成する。前記電荷記録層５０４はＣＶＤ法を適用して形成することができるが、これに限定されるのではない。本発明の実施の形態で、前記電荷記録層５０４はＯＮＯ（ｓｉｌｉｃｏｎ  ｏｘｉｄｅ／ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ／ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）膜で形成したり、順に積層されたシリコン酸化膜、ポリシリコン膜及びシリコン酸化膜の積層膜で形成したりすることができる。また、前記電荷記録層５０４は、シリコン酸化膜または高誘電率誘電膜の単一膜で形成したり、これらの組合せによる積層膜で形成したりすることもできる。
【００２８】
図３及び図５を参照すると、前記電荷記録層５０４をパターニングして前記セル活性領域５０２上にセル電荷記録層パターン５０４ａを形成する。同時に前記電荷記録層アライメントキー領域Ｂ′及び前記電荷記録層オーバーレイキー領域Ｃ′上にアライメント電荷記録層パターン５０４ｂ及びオーバーレイ電荷記録層パターン５０４ｃをそれぞれ形成する。
【００２９】
図３及び図６参照すると、まず前記セル電荷記録層パターン５０４ａを有する前記セル活性領域５０２上にフォトレジスト膜５０６を形成する。続いて、前記フォトレジスト膜５０６、前記アライメント電荷記録層パターン５０４ｂ及び前記オーバーレイ電荷記録層パターン５０４ｃをエッチングマスクとして使用して前記半導体基板５００を異方性エッチングする。その結果、前記電荷記録層アライメントキー領域Ｂ′及び前記電荷記録層オーバーレイキー領域Ｃ′の半導体基板内に前記アライメント電荷記録層パターン５０４ｂ及び前記オーバーレイ電荷記録層パターン５０４ｃに自己整列された電荷記録層アライメントトレンチ５０８ｂ及び電荷記録層オーバーレイトレンチ５０８ｃがそれぞれ形成される。前記電荷記録層アライメントトレンチ５０８ｂ及び電荷記録層オーバーレイトレンチ５０８ｃは、電荷記録層アライメントキー及び電荷記録層オーバーレイキーをそれぞれ構成する。本発明の実施の形態で、前記電荷記録層アライメントトレンチ５０８ｂ及び電荷記録層オーバーレイトレンチ５０８ｃのそれぞれは、前記半導体基板５００の表面から約７００Åないし約２０００Åの深さを有することが好ましい。
【００３０】
図３及び図７を参照すると、まず前記フォトレジスト膜５０６を除去する。以後、前記電荷記録層パターン５０４ａ、５０４ｂ及び５０４ｃを有する半導体基板上にゲート絶縁膜５１０を形成する。前記ゲート絶縁膜５１０は、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）酸化膜であったり、熱酸化膜でであったりもする。また、前記ゲート絶縁膜５１０は、ＣＶＤ法によるシリコン酸窒化膜（ＳｉＯＮ）で形成することもできる。前記ゲート絶縁膜５１０は、少なくとも前記セル電荷記録層パターン５０４ａに隣接する前記セル活性領域５０２上に形成される。
【００３１】
図３及び図８を参照すると、前記ゲート絶縁膜５１０を有する半導体基板上の全面にコンフォーマルな導電膜５１２を形成する。前記導電膜５１２は、ポリシリコン膜またはポリシリコンゲルマニウム膜で形成したり、タングステン（Ｗ）、チタニウム（Ｔｉ）、またはチタニウムナイトライド（ＴｉＮ）などの金属膜で形成したりすることもできる。また前記導電膜５１２は、ポリシリコン膜、ポリシリコンゲルマニウム膜、または金属膜の中で選択された、少なくとも二つの組合せによる積層膜で形成することもできる。
【００３２】
図３及び図９を参照すると、前記導電膜５１２をパターンニングして前記セル電荷記録層パターン５０４ａに整列されたゲート電極５１４を形成する。前記ゲート電極５１４は、フラッシュメモリ素子においてコントロールゲート電極でもある。さらに詳しく説明すると、まず前記導電膜５１２上にゲートフォトレジスト膜を形成する。続いて、フォトマスクのゲートアライメントキーを前記電荷記録層アライメントキーに直接整列させる。上述したように前記電荷記録層アライメントキーを構成する前記電荷記録層アライメントトレンチ５０８ｂは、前記セル電荷記録層パターン５０４ａ形成の際に、同時に形成された前記アライメント電荷記録層パターン５０４ｂに自己整列されて形成される。従って、前記フォトマスク上のゲート電極イメージは、前記セル電荷記録層パターン５０４ａに直接整列される。次に、前記フォトマスクのゲート電極イメージを前記ゲートフォトレジスト膜上に転写させるために露光及び現像工程を実施する。その結果、前記導電膜５１２上にゲートフォトレジストパターン５１３が形成される。該ゲートフォトレジストパターン５１３は、前記セル電荷記録層パターン５０４ａに隣接する前記セル活性領域５０２の上部を横切るように形成する。以後に前記電荷記録層オーバーレイトレンチ５０８ｃを含む前記オーバーレイキーを用いて前記半導体基板の整列補正を実施する。
【００３３】
上述したような整列過程を経た後に前記ゲートフォトレジストパターン５１３をエッチングマスクとして用いて前記導電膜５１２を異方性エッチングして前記セル電荷記録層パターン５０４ａに直接整列されたゲート電極５１４を形成する。前記異方性エッチング過程で、前記電荷記録層アライメントキー領域Ｂ′及び前記電荷記録層オーバーレイキー領域Ｃ′上の前記導電膜５１２をエッチングすることができる。その結果、図９に示すように前記電荷記録層アライメントトレンチ５０８ｂ及び電荷記録層オーバーレイトレンチ５０８ｃの側壁にスペーサ形態の導電膜パターン５１２′を残存させることができる。
【００３４】
本発明の実施の形態による場合、前記ゲート電極５１４を前記セル電荷記録層パターン５０４ａに整列させるための方法として上述したように前記セル電荷記録層パターン５０４ａの形成と共に、アライメント電荷記録層パターン５０４ｂ及びオーバーレイ電荷記録層パターン５０４ｃを形成する。次に、前記アライメント電荷記録層パターン５０４ｂ及びオーバーレイ電荷記録層パターン５０４ｃによって限定された前記半導体基板内に電荷記録層アライメントキー及び電荷記録層オーバーレイキーを構成する前記電荷記録層アライメントトレンチ５０８ｂ及び電荷記録層オーバーレイトレンチ５０８ｃを形成する。次に、前記ゲート電極５１４を形成する過程で前記電荷記録層アライメントキー及び電荷記録層オーバーレイキーを用いて整列及び整列補正を実施する。その結果、前記ゲート電極５１４が前記セル電荷記録層パターン５０４ａに直接整列されるようになり前記ゲート電極５１４の誤整列を最小化することができる。従って、前記ゲート電極５１４と前記セル電荷記録層パターン５０４ａとの接触面積が段位セルごとに、またはメインチップごとに相互異なっていくことを最小化することができる。
【００３５】
次に、前記ゲート電極５１４によって露出された前記セル電荷記録層パターン５１４ａをエッチングして前記半導体基板を露出させた後に前記ゲート電極５１４によって離隔された前記セル活性領域５０２内にソース／ドレイン領域を形成するなど、通常の工程を実施する。
【産業上の利用可能性】
【００３６】
本発明によれば、半導体素子のゲート電極を電荷記録層パターンに直接整列させることができるので、半導体装置の製造分野において有効に利用することができる。
【図面の簡単な説明】
【００３７】
【図１】分割ゲート構造を有する従来のフラッシュメモリ素子を示す断面図である。
【図２】本発明の実施の形態に係る半導体素子を示す断面図である。
【図３】本発明の実施の形態に係る半導体素子のセル領域の一部を示す平面図である。
【図４】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【図５】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【図６】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【図７】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【図８】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【図９】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【符号の説明】
【００３８】
３００：半導体基板
３０２：セル活性領域
３０４ａ：セル電荷記録層パターン
３０４ｂ：アラインメント電荷記録層パターン
３０４ｃ：オーバーレイ電荷記録層パターン
３０６ｂ：電荷記録層アラインメントトレンチ
３０６ｃ：電荷記録層オーバーレイトレンチ
３０８：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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