(57)【要約】【課題】  配線の多層化および微細化によりマスクＲＯＭのメモリセルとビット線の接続部での問題により製造歩留りが低下するという課題がある。【解決手段】  出力バッファ回路６に接続されるラッチ回路５の出力端ＱとＮＱを切り換えるだけで、データの”０”または“１”とメモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に接続する、または接続しないの関係を変えることが出来るので、メモリセルＭｉｊのドレインがビット線ＢＬｊに接続する数を少なくし、配線の多層化および微細化による歩留りの低下を防止することが出来る。また、ＴＥＳＴ信号によってセンスアンプ３の入力を接地電位に固定することで、出力バッファ回路６の出力が「Ｌ」であれば正論理、「Ｈ」であれば負論理と容易に確認することができ、解析を容易にすることが出来る。【選択図】  図１
2005196875.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、それぞれ前記ビット線と交差して配置された複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記複数のワード線の中から任意の一つのワード線を選択するワード線選択回路と、前記複数のビット線の中から任意の一つのビット線を選択するビット線選択回路と、前記ビット線をチャージするチャージ回路と、前記ワード線選択回路で選択されたワード線と前記ビット線選択回路で選択されたビット線とに対応する前記メモリセルトランジスタのデータを読み出すために前記ビット線選択回路を介して前記選択されたビット線のレベルを判定するセンスアンプと、前記センスアンプの出力を入力し正論理と負論理の２つの出力端子を有したデータ保持回路と、前記データ保持回路の２つの出力端子のうちのいずれか一方の出力端子に入力端子を接続した出力回路とを備えた半導体装置。
【請求項２】
前記メモリセルトランジスタのドレインと前記ビット線との接続・非接続は、前記ドレインと前記ビット線との間を電気的に接続する第１のコンタクト部の形成・非形成によってなされ、前記データ保持回路の一方の出力端子と前記出力回路の入力端子との接続は、前記一方の出力端子と前記出力回路の入力端子との間を電気的に接続する第２のコンタクト部の形成によってなされ、前記第１のコンタクト部と前記第２のコンタクト部とが同一工程によって形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
テスト端子を設け、前記テスト端子にテスト信号が入力されたときに前記センスアンプの入力を接地電位または電源電位に固定するようにしたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記チャージ回路は、前記センスアンプの入力に接続された第１のノードを電源電位にチャージすることで前記第１のノードから前記ビット線選択回路を介して前記ビット線選択回路で選択されたビット線を電源電位にチャージするようにし、
テスト端子と、前記テスト端子にテスト信号が入力されたときに前記チャージ回路による前記第１のノードのチャージを禁止させるとともに前記センスアンプの入力に接続された前記第１のノードを接地電位に固定する制御回路とを設けたことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記チャージ回路は、前記センスアンプの入力に接続された第１のノードを電源電位にチャージすることで前記第１のノードから前記ビット線選択回路を介して前記ビット線選択回路で選択されたビット線を電源電位にチャージするようにし、
テスト端子と、前記テスト端子にテスト信号が入力されたときに前記ビット線選択回路による前記ビット線の選択を禁止させる制御回路とを設けたことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記チャージ回路は、前記センスアンプの入力に接続された第１のノードを電源電位にチャージすることで前記第１のノードから前記ビット線選択回路を介して前記ビット線選択回路で選択されたビット線を電源電位にチャージするようにし、
テスト端子と、前記テスト端子にテスト信号が入力されたときに前記ワード線選択回路による前記ワード線の選択を禁止させる制御回路とを設けたことを特徴とする請求項１記載の半導体装置。
【請求項７】
複数のビット線と、それぞれ前記ビット線と交差して配置された複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記複数のワード線の中から任意の一つのワード線を選択するワード線選択回路と、前記複数のビット線の中から任意の一つのビット線を選択するビット線選択回路と、前記ビット線をチャージするチャージ回路と、前記ワード線選択回路で選択されたワード線と前記ビット線選択回路で選択されたビット線とに対応する前記メモリセルトランジスタのデータを読み出すために前記ビット線選択回路を介して前記選択されたビット線のレベルを判定するセンスアンプと、前記センスアンプの出力を入力するデータ保持回路と、前記データ保持回路の出力を入力する出力回路とを有した記憶部と、
前記記憶部の前記出力回路の出力を入力し正論理と負論理の２つの出力端子を有したバッファ回路と、
前記バッファ回路の２つの出力端子のうちのいずれか一方の出力端子に入力端子を接続したデータ処理回路とを備えた半導体装置。
【請求項８】
前記メモリセルトランジスタのドレインと前記ビット線との接続・非接続は、前記ドレインと前記ビット線との間を電気的に接続する第１のコンタクト部の形成・非形成によってなされ、前記バッファ回路の一方の出力端子と前記データ処理回路の入力端子との接続は、前記一方の出力端子と前記データ処理回路の入力端子との間を電気的に接続する第２のコンタクト部の形成によってなされ、前記第１のコンタクト部と前記第２のコンタクト部とが同一工程によって形成されたことを特徴とする請求項７記載の半導体装置。
【請求項９】
複数のビット線と、それぞれ前記ビット線と交差して配置された複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記複数のワード線の中から任意の一つのワード線を選択するワード線選択回路と、前記複数のビット線の中から任意の一つのビット線を選択するビット線選択回路と、前記ビット線をチャージするチャージ回路と、前記ワード線選択回路で選択されたワード線と前記ビット線選択回路で選択されたビット線とに対応する前記メモリセルトランジスタのデータを読み出すために前記ビット線選択回路を介して前記選択されたビット線のレベルを判定するセンスアンプと、前記センスアンプの出力を入力するデータ保持回路と、前記データ保持回路の出力を入力する出力回路とを有した記憶部と、
前記記憶部の前記出力回路の出力を入力し正論理と負論理の２つの出力端子を有した入力回路と、前記入力回路の２つの出力端子のうちのいずれか一方の出力端子に入力端子を接続したデータ処理回路とからなるデータ処理部とを備えた半導体装置。
【請求項１０】
前記メモリセルトランジスタのドレインと前記ビット線との接続・非接続は、前記ドレインと前記ビット線との間を電気的に接続する第１のコンタクト部の形成・非形成によってなされ、前記データ処理部の前記入力回路の一方の出力端子と前記データ処理回路の入力端子との接続は、前記一方の出力端子と前記データ処理回路の入力端子との間を電気的に接続する第２のコンタクト部の形成によってなされ、前記第１のコンタクト部と前記第２のコンタクト部とが同一工程によって形成されたことを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクによってプログラム可能なマスクＲＯＭ（マスク・プログラマブルＲＯＭ）を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体装置は、例えば、特許文献１に開示されたものがある。この文献の第２頁段落０００２〜０００６と図２には、コンタクト方式のマスクＲＯＭの構成が開示されている。
【０００３】
図９は上記したコンタクト方式のマスクＲＯＭの構成を示す回路図を示している。コンタクト方式のマスクＲＯＭとは、メモリセルトランジスタのドレインがビット線に接続されているか、接続されていないかを、記憶データの“０”と“１”にそれぞれ対応させるものである。このマスクＲＯＭは、マスクによってプログラム可能となっている。
【０００４】
従来の半導体装置は、図９に示すように、メモリセルアレイ１、カラムデコーダ２、センスアンプ３、チャージ用トランジスタ４、出力バッファ回路６、ラッチ回路１５から構成されている。
【０００５】
メモリセルアレイ１は、マトリクス状に複数配置されたＮ型ＭＯＳトランジスタからなるメモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）がマトリクス上に配置された構成となっている。メモリセルＭｉｊは、ｉの数値が同一のメモリセル、すなわち行方向に並んだメモリセルのゲートが共通にワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）に接続されている。また、このメモリセルＭｉｊのソースは接地電位の配線に接続されている。そのドレインはメモリセルの記憶データが“０”の場合にビット線ＢＬｊ（ｊ＝１〜ｎ）に接続され、メモリセルの記憶データが“１”の場合には浮遊状態にされる。
【０００６】
カラムデコーダ２は、Ｎ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）から構成されている。Ｎ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）のドレインは共通に接続され、そのソースはビット線ＢＬｊ（ｊ＝１〜ｎ）に接続され、そのゲートはカラム選択信号ＣＬｊ（ｊ＝１〜ｎ）に各々接続されている。
【０００７】
センスアンプ３は、バッファ回路から構成されている。その入力はカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）のドレインに接続され、出力はラッチ回路１５の入力端Ｄに接続される。
【０００８】
プリチャージ用トランジスタ４は、Ｐ型ＭＯＳトランジスタで構成されている。プリチャージ用トランジスタ４のゲートはチャージ制御信号ＰＣＬＫに接続され、そのソースは電源電位を有する電源端子に接続され、そのドレインはカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）のドレインに接続されている。
【０００９】
出力バッファ回路６は、入力はラッチ回路１５の出力端Ｑに接続され出力は出力端ＯＵＴに接続される。
【００１０】
ラッチ回路１５は、入力端子がセンスアンプ３の出力端に接続されラッチ制御信号ＬＣＬＫが「Ｌ」でＮＬＣＬＫが「Ｈ」の時には入力端Ｄの信号と同一論理の信号を出力端Ｑに出力する。また、ラッチ制御信号ＬＣＬＫが「Ｈ」でＮＬＣＬＫが「Ｌ」の時には出力端Ｑの出力状態を保持する。
【００１１】
以上のように構成された半導体装置について、例えばメモリセルＭ１１のデータを読み出す動作について、図１０のタイミング図を用いて説明する。
【００１２】
カラム選択信号ＣＬｊ（ｊ＝１〜ｎ）のうち、カラム選択信号ＣＬ１を「Ｈ」レベルにし、カラム選択信号ＣＬ２〜ＣＬｎを「Ｌ」レベルとすることにより、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）のうち、Ｎ型ＭＯＳトランジスタＣ１をオン状態にし、その他のＮ型ＭＯＳトランジスタＣ２からＣｎをオフ状態とする。
【００１３】
つぎに、プリチャージ制御信号ＰＣＬＫをＴｐ期間「Ｌ」レベルとし、プリチャージ用トランジスタ４を一定期間Ｔｐだけオン状態とする。これによって、ビット線ＢＬ１を充電し、「Ｈ」レベルとする。
【００１４】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）のうち、ワード線選択信号ＷＬ１を「Ｌ」レベルから「Ｈ」レベルにし、それ以外のワード線選択信号ＷＬ２〜ＷＬｍは「Ｌ」レベルに保持する。
【００１５】
これによって、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されている場合は、ビット線ＢＬ１に充電された電荷は、メモリセルＭ１１により放電されビット線ＢＬ１は「Ｌ」レベルとなり、センスアンプ３の入力も「Ｌ」レベルとなる。また、ラッチ回路１５のラッチ制御信号ＬＣＬＫとＮＬＣＬＫは、ワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）のうち１つのワード線が選択されている時にＬＣＬＫは「Ｌ」レベル、ＮＬＣＬＫは「Ｈ」レベルであり、センスアンプ３の出力は「Ｌ」レベル、ラッチ回路１５の出力Ｑは「Ｌ」レベルとなり、出力バッファ回路６の出力端ＯＵＴからは「Ｌ」が読み出される（図１０に破線で示す。）。
【００１６】
また、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されていない場合は、ビット線ＢＬ１に充電された電荷は、メモリセルＭ１１により放電されることがなく、ビット線ＢＬ１は「Ｈ」レベルを維持し、センスアンプ３の入力も「Ｈ」レベルとなる。また、ラッチ回路１５のラッチ制御信号ＬＣＬＫとＮＬＣＬＫは、ワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）のうち１つのワード線が選択されている時にＬＣＬＫは「Ｌ」レベル、ＮＬＣＬＫは「Ｈ」レベルであり、センスアンプ３の出力は「Ｈ」レベル、ラッチ回路１５の出力Ｑは「Ｈ」レベルとなり、出力バッファ回路６の出力端ＯＵＴからは「Ｈ」が読み出される（図１０に実線で示す。）。
【特許文献１】特開平６−１７６５９２号公報（第２頁、第２図）
【特許文献２】特開昭６１−２５５０３５号公報（第１〜２頁、第２図）
【特許文献３】特開平４−３４７９９号公報（第１〜２頁、第３図）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来の半導体装置では以下の問題を有している。記憶データの”０”または“１”と、メモリセルトランジスタのドレインがビット線に接続されているか、または接続されていないかの関係が固定しているため、記憶データの“０”が多い場合にはメモリセルトランジスタのドレインとビット線の接続が多くなる。
【００１８】
近年、プロセスの多層配線化によってメモリセルの構造は短ＴＡＴにするためメモリセルトランジスタのドレインとビット線の間の配線工程とＶｉａ（ビア）工程が増えてきている。さらには、プロセスの微細化によりメモリセルトランジスタのドレインとビット線を接続する配線工程とＶｉａ工程での接続不良の問題が発生しやすくなり、メモリセルトランジスタのドレインとビット線の接続が多いと歩留りが低下するという問題がある。
【００１９】
そこで、マスクＲＯＭのセンスアンプの後にデータを反転する回路を追加して、記憶データとメモリセルトランジスタのビット線への接続の論理を変更することで、メモリセルトランジスタのドレインとビット線の接続を少なくする方法が提案されている。しかし、制御回路が増加するという問題がある。また、半導体装置に搭載するマスクＲＯＭおよび各出力によって論理が異なるので、解析のときにデータ“０”はメモリセルトランジスタのドレインがビット線に接続しているのか、また接続していないのかの情報を管理することが困難であるという問題がある。また、論理を変更できるマスクＲＯＭのＩＰを入手できない場合には、メモリセルトランジスタのドレインとビット線の接続を少なくすることが出来ないという問題がある。
【００２０】
本発明は、上記従来の問題を解決するものであり、回路の増加を抑えて、記憶データの“０”また“１”の少ない方をメモリセルトランジスタのドレインをビット線へ接続するように論理の変更をすることが可能で、メモリセルトランジスタのドレインとビット線との接続を少なくすることで歩留まりの低下を防止できる半導体装置を提供することを目的とする。さらには、複数のメモリセルトランジスタのデータが正論理または負論理で記憶されていることを容易に確認できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の半導体装置は、複数のビット線と、それぞれビット線と交差して配置された複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、複数のワード線の中から任意の一つのワード線を選択するワード線選択回路と、複数のビット線の中から任意の一つのビット線を選択するビット線選択回路と、ビット線をチャージするチャージ回路と、ワード線選択回路で選択されたワード線とビット線選択回路で選択されたビット線とに対応するメモリセルトランジスタのデータを読み出すためにビット線選択回路を介して選択されたビット線のレベルを判定するセンスアンプと、センスアンプの出力を入力し正論理と負論理の２つの出力端子を有したデータ保持回路と、データ保持回路の２つの出力端子のうちのいずれか一方の出力端子に入力端子を接続した出力回路とを備えている。
【００２２】
この構成によれば、出力回路の入力端子と接続されるデータ保持回路の出力端子を変更するだけで、回路の追加を必要とせず、記憶データの“０”または“１”の少ない方をメモリセルトランジスタのドレインをビット線へ接続するように論理の変更をすることが可能であり、メモリセルトランジスタのドレインとビット線の接続（コンタクト部）を少なくすることができるため、歩留まりの低下を防止できる。
【００２３】
本発明において、メモリセルトランジスタのドレインとビット線との接続・非接続は、ドレインとビット線との間を電気的に接続する第１のコンタクト部の形成・非形成によってなされ、データ保持回路の一方の出力端子と出力回路の入力端子との接続は、一方の出力端子と出力回路の入力端子との間を電気的に接続する第２のコンタクト部の形成によってなされ、第１のコンタクト部と第２のコンタクト部とが同一工程によって形成されていることが好ましい。
【００２４】
これにより、記憶データがメモリセルアレイのドレインとビット線を接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルトランジスタのドレインとビット線の接続を同じ工程で行って、メモリセルトランジスタのドレインとビット線を接続するコンタクト部を少なくすることが出来る。
【００２５】
また、本発明において、テスト端子を設け、テスト端子にテスト信号が入力されたときにセンスアンプの入力を接地電位または電源電位に固定するようにしたことが好ましい。
【００２６】
これにより、テストモード時にテスト端子にテスト信号を入力してメモリセルトランジスタの記憶データの読み出しを行うと、記憶データが“０”か“１”かにかかわらず、センスアンプの入力が接地電位／電源電位に固定されるため、データ保持回路に入力されるセンスアンプの出力論理は“０”／“１”に固定され、データ保持回路の正論理の出力端子は“０”／“１”に固定され、データ保持回路の負論理の出力端子は“１”／“０”に固定される。したがって、センスアンプの入力が接地電位に固定され、データ保持回路の正論理の出力端子に出力回路が接続されている場合には出力回路の出力は“０”になり、この場合、複数のメモリセルトランジスタは正論理でデータが記憶されている。一方、負論理の出力端子に接続されている場合には出力回路の出力は“１”になり、この場合、複数のメモリセルトランジスタは負論理でデータが記憶されている。また、センスアンプの入力が電源電位に固定され、データ保持回路の正論理の出力端子に出力回路が接続されている場合には出力回路の出力は“１”になり、この場合、複数のメモリセルトランジスタは正論理でデータが記憶されている。一方、負論理の出力端子に接続されている場合には出力回路の出力は“０”になり、この場合、複数のメモリセルトランジスタは負論理でデータが記憶されている。このようにして、複数のメモリセルトランジスタのデータが正論理または負論理で記憶されていることを容易に確認できる。
【００２７】
また、本発明において、チャージ回路は、センスアンプの入力に接続された第１のノードを電源電位にチャージすることで第１のノードからビット線選択回路を介してビット線選択回路で選択されたビット線を電源電位にチャージするようにし、テスト端子と、テスト端子にテスト信号が入力されたときにチャージ回路による第１のノードのチャージを禁止させるとともにセンスアンプの入力に接続された第１のノードを接地電位に固定する制御回路とを設けたことが好ましい。
【００２８】
これにより、テストモード時にテスト端子にテスト信号を入力してメモリセルトランジスタの記憶データの読み出しを行うと、記憶データが“０”か“１”かにかかわらず、センスアンプの入力が接地電位となり、前述のように、複数のメモリセルトランジスタのデータが正論理または負論理で記憶されていることを容易に確認できる。
【００２９】
また、本発明において、チャージ回路は、センスアンプの入力に接続された第１のノードを電源電位にチャージすることで第１のノードからビット線選択回路を介してビット線選択回路で選択されたビット線を電源電位にチャージするようにし、テスト端子と、テスト端子にテスト信号が入力されたときにビット線選択回路によるビット線の選択を禁止させる制御回路とを設けたことが好ましい。
【００３０】
これにより、テストモード時にテスト端子にテスト信号を入力してメモリセルトランジスタの記憶データの読み出しを行うと、記憶データが“０”か“１”かにかかわらず、センスアンプの入力が電源電位となり、前述のように、複数のメモリセルトランジスタのデータが正論理または負論理で記憶されていることを容易に確認できる。
【００３１】
また、本発明において、チャージ回路は、センスアンプの入力に接続された第１のノードを電源電位にチャージすることで第１のノードからビット線選択回路を介してビット線選択回路で選択されたビット線を電源電位にチャージするようにし、テスト端子と、テスト端子にテスト信号が入力されたときにワード線選択回路によるワード線の選択を禁止させる制御回路とを設けたことが好ましい。
【００３２】
これにより、テストモード時にテスト端子にテスト信号を入力してメモリセルトランジスタの記憶データの読み出しを行うと、記憶データが“０”か“１”かにかかわらず、センスアンプの入力が電源電位となり、前述のように、複数のメモリセルトランジスタのデータが正論理または負論理で記憶されていることを容易に確認できる。
【００３３】
また、本発明の半導体装置は、複数のビット線と、それぞれビット線と交差して配置された複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、複数のワード線の中から任意の一つのワード線を選択するワード線選択回路と、複数のビット線の中から任意の一つのビット線を選択するビット線選択回路と、ビット線をチャージするチャージ回路と、ワード線選択回路で選択されたワード線とビット線選択回路で選択されたビット線とに対応するメモリセルトランジスタのデータを読み出すためにビット線選択回路を介して選択されたビット線のレベルを判定するセンスアンプと、センスアンプの出力を入力するデータ保持回路と、データ保持回路の出力を入力する出力回路とを有した記憶部と、記憶部の出力回路の出力を入力し正論理と負論理の２つの出力端子を有したバッファ回路と、バッファ回路の２つの出力端子のうちのいずれか一方の出力端子に入力端子を接続したデータ処理回路とを備えている。
【００３４】
この構成によれば、記憶データに応じて論理の変更が可能なマスクＲＯＭのＩＰを使用することが出来なくても、大幅な回路の追加をしないで、記憶部からのデータを入力するバッファ回路で論理の変更を行うことで、メモリセルトランジスタのドレインとビット線の接続を少なくして歩留まりの低下を防止できる。
【００３５】
本発明において、メモリセルトランジスタのドレインとビット線との接続・非接続は、ドレインとビット線との間を電気的に接続する第１のコンタクト部の形成・非形成によってなされ、バッファ回路の一方の出力端子とデータ処理回路の入力端子との接続は、一方の出力端子とデータ処理回路の入力端子との間を電気的に接続する第２のコンタクト部の形成によってなされ、第１のコンタクト部と第２のコンタクト部とが同一工程によって形成されていることが好ましい。
【００３６】
これにより、記憶データがメモリセルアレイのドレインとビット線を接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルトランジスタのドレインとビット線の接続を同じ工程で行って、メモリセルトランジスタのドレインとビット線を接続するコンタクト部を少なくすることが出来る。
【００３７】
また、本発明の半導体装置は、複数のビット線と、それぞれビット線と交差して配置された複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、複数のワード線の中から任意の一つのワード線を選択するワード線選択回路と、複数のビット線の中から任意の一つのビット線を選択するビット線選択回路と、ビット線をチャージするチャージ回路と、ワード線選択回路で選択されたワード線とビット線選択回路で選択されたビット線とに対応するメモリセルトランジスタのデータを読み出すためにビット線選択回路を介して選択されたビット線のレベルを判定するセンスアンプと、センスアンプの出力を入力するデータ保持回路と、データ保持回路の出力を入力する出力回路とを有した記憶部と、記憶部の出力回路の出力を入力し正論理と負論理の２つの出力端子を有した入力回路と、入力回路の２つの出力端子のうちのいずれか一方の出力端子に入力端子を接続したデータ処理回路とからなるデータ処理部とを備えている。
【００３８】
この構成によれば、記憶データに応じて論理の変更が可能なマスクＲＯＭのＩＰを使用することが出来なくても、大幅な回路の追加をしないで、記憶部からのデータを入力するデータ処理部の入力回路で論理の変更を行うことで、メモリセルトランジスタのドレインとビット線の接続を少なくして歩留まりの低下を防止できる。
【００３９】
本発明において、メモリセルトランジスタのドレインとビット線との接続・非接続は、ドレインとビット線との間を電気的に接続する第１のコンタクト部の形成・非形成によってなされ、データ処理部の入力回路の一方の出力端子とデータ処理回路の入力端子との接続は、一方の出力端子とデータ処理回路の入力端子との間を電気的に接続する第２のコンタクト部の形成によってなされ、第１のコンタクト部と第２のコンタクト部とが同一工程によって形成されていることが好ましい。
【００４０】
これにより、記憶データがメモリセルアレイのドレインとビット線を接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルトランジスタのドレインとビット線の接続を同じ工程で行って、メモリセルトランジスタのドレインとビット線を接続するコンタクト部を少なくすることが出来る。
【発明の効果】
【００４１】
本発明の半導体装置によれば、出力回路の入力端子と接続されるデータ保持回路の出力端子を変更するだけで、回路の追加を必要とせず、記憶データの“０”または“１”の少ない方をメモリセルトランジスタのドレインをビット線へ接続するように論理の変更をすることが可能であり、メモリセルトランジスタのドレインとビット線の接続（コンタクト部）を少なくすることができる。これにより、配線の多層化および微細化による歩留りの低下を防止することが出来る。
【００４２】
記憶データがメモリセルアレイのドレインとビット線を接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルトランジスタのドレインとビット線の接続を同じ工程で行って、メモリセルトランジスタのドレインとビット線を接続するコンタクト部を少なくすることが出来る。
【００４３】
また、テスト端子を設け、テスト端子にテスト信号が入力されたときにセンスアンプの入力を接地電位または電源電位に固定することにより、複数のメモリセルトランジスタのデータが正論理で記憶されているか負論理で記憶されているか、すなわち、出力回路からのデータ“０”／“１”はそれぞれメモリセルトランジスタのドレインがビット線に接続されているのか、または接続されていないのかの関係を容易に確認することが可能である。これにより、解析を容易にすることが出来る。
【００４４】
また、本発明の半導体装置によれば、記憶データに応じて論理の変更が可能なマスクＲＯＭのＩＰを使用することが出来なくても、大幅な回路の追加をしないで、記憶部からのデータを入力するバッファ回路で論理の変更を行うことで、メモリセルトランジスタのドレインとビット線の接続（コンタクト部）を少なくすることができる。これにより、配線の多層化および微細化による歩留りの低下を防止することが出来る。
【００４５】
この場合も、記憶データがメモリセルアレイのドレインとビット線を接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルトランジスタのドレインとビット線の接続を同じ工程で行って、メモリセルトランジスタのドレインとビット線を接続するコンタクト部を少なくすることが出来る。
【００４６】
また、本発明の半導体装置によれば、記憶データに応じて論理の変更が可能なマスクＲＯＭのＩＰを使用することが出来なくても、大幅な回路の追加をしないで、記憶部からのデータを入力するデータ処理部の入力回路で論理の変更を行うことで、メモリセルトランジスタのドレインとビット線の接続（コンタクト部）を少なくすることができる。これにより、配線の多層化および微細化による歩留りの低下を防止することが出来る。
【００４７】
この場合も、記憶データがメモリセルアレイのドレインとビット線を接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルトランジスタのドレインとビット線の接続を同じ工程で行って、メモリセルトランジスタのドレインとビット線を接続するコンタクト部を少なくすることが出来る。
【発明を実施するための最良の形態】
【００４８】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置、すなわちマスクＲＯＭの構成を示す回路図である。
【００４９】
この実施形態の半導体装置は、図１に示すように、メモリセルアレイ１、カラムデコーダ２、センスアンプ３、チャージ用トランジスタ４、ラッチ回路５、出力バッファ回路６、チャージ信号制御回路７およびディスチャージ用トランジスタ８から構成されている。メモリセルアレイ１、カラムデコーダ２、センスアンプ３、チャージ用トランジスタ４、出力バッファ回路６は先述の従来技術と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００５０】
ラッチ回路５は、入力端子がセンスアンプ６の出力に接続されラッチ制御信号ＬＣＬＫが「Ｌ」でＮＬＣＬＫが「Ｈ」の時には入力Ｄと同一論理の信号を出力端Ｑに出力し、負論理の信号を出力端ＮＱに出力する。また、ラッチ制御信号ＬＣＬＫが「Ｈ」でＮＬＣＬＫが「Ｌ」の時には出力端Ｑおよび出力端ＮＱの出力状態を保持する。
【００５１】
チャージ信号制御回路７は、チャージ制御信号ＰＣＬＫとテスト制御信号ＴＥＳＴを入力し、チャージ用トランジスタ４のゲートに入力する信号ＰＣＬＫＡとディスチャージ用トランジスタ８のゲートに入力する信号ＲＥＳＥＴを出力する。ＴＥＳＴが「Ｌ」の時にはＰＣＬＫＡはＰＣＬＫと同一の信号となり、ＲＥＳＥＴは「Ｌ」となる。ＴＥＳＴが「Ｈ」の時にはＰＣＬＫＡは「Ｌ」となり、ＲＥＳＥＴは「Ｈ」となる。なお、本実施形態の半導体装置には、外部からテスト制御信号ＴＥＳＴを入力するテスト端子（図示せず）が備えられている。
【００５２】
ディスチャージ用トランジスタ８は、Ｎ型ＭＯＳトランジスタで構成されている。ディスチャージ用トランジスタ８のゲートはＲＥＳＥＴに接続され、そのソースは接地電位を有する電源端子に接続され、そのドレインはカラムデコーダ２を構成するＮ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）のドレインおよびセンスアンプ３の入力に接続されている。
【００５３】
以上のように構成された半導体装置について、例えばメモリセルＭ１１のデータを読み出す動作について、図２のタイミング図を用いて説明する。
【００５４】
まず、ＴＥＳＴ信号が「Ｌ」レベルのとき（通常動作モード）について説明する。
【００５５】
カラム選択信号ＣＬｊ（ｊ＝１〜ｎ）のうち、カラム選択信号ＣＬ１を「Ｈ」レベルにし、カラム選択信号ＣＬ２〜ＣＬｎを「Ｌ」レベルとすることにより、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）のうち、Ｎ型ＭＯＳトランジスタＣ１をオン状態にし、その他のＮ型ＭＯＳトランジスタＣ２からＣｎをオフ状態とする。
【００５６】
つぎに、プリチャージ制御信号ＰＣＬＫをＴｐ期間「Ｌ」レベルとする。そうするとプリチャージ用トランジスタ４のゲートに接続する信号ＰＣＬＫＡも一定期間Ｔｐだけオン状態となる。これによって、ビット線ＢＬ１を充電し、「Ｈ」レベルとする。
【００５７】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）のうち、ワード線選択信号ＷＬ１を「Ｌ」レベルから「Ｈ」レベルにし、それ以外のワード線選択信号ＷＬ２〜ＷＬｍは「Ｌ」レベルに保持する。
【００５８】
これによって、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されている場合は、ビット線ＢＬ１に充電された電荷は、メモリセルＭ１１により放電されビット線ＢＬ１は「Ｌ」レベルとなり、センスアンプ３の入力も「Ｌ」レベルとなる。また、ラッチ回路５のラッチ制御信号ＬＣＬＫとＮＬＣＬＫは、ワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）のうち１つのワード線が選択されている時にＬＣＬＫは「Ｌ」レベル、ＮＬＣＬＫは「Ｈ」レベルであり、センスアンプ３の出力は「Ｌ」レベル、ラッチ回路５の出力Ｑは「Ｌ」レベル、出力ＮＱは「Ｈ」レベルとなる。正論理の設定で、ラッチ回路５の出力端Ｑが出力バッファ回路６に接続されている場合は出力端子ＯＵＴからは「Ｌ」が読み出される。また、負論理の設定で、ラッチ回路５の出力端ＮＱが出力バッファ回路６に接続されている場合は出力端子ＯＵＴからは「Ｈ」が読み出される（図２に破線で示す。）。
【００５９】
また、メモリセルＭ１１のドレインがビット線ＢＬ１に接続されていない場合は、ビット線ＢＬ１に充電された電荷は、メモリセルＭ１１により放電されることがなく、ビット線ＢＬ１は「Ｈ」レベルを維持し、センスアンプ３の入力も「Ｈ」レベルとなる。また、ラッチ回路５のラッチ制御信号ＬＣＬＫとＮＬＣＬＫは、ワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）のうち１つのワード線が選択されている時にＬＣＬＫは「Ｌ」レベル、ＮＬＣＬＫは「Ｈ」レベルであり、センスアンプ３の出力は「Ｈ」レベル、ラッチ回路５の出力Ｑは「Ｈ」レベル、出力ＮＱは「Ｌ」レベルとなる。正論理の設定で、ラッチ回路５の出力端Ｑが出力バッファ回路６に接続されている場合は出力端子ＯＵＴからは「Ｈ」が読み出される。また、負論理の設定で、ラッチ回路５の出力端ＮＱが出力バッファ回路６に接続されている場合は出力端子ＯＵＴからは「Ｌ」が読み出される（図２に実線で示す。）。
【００６０】
次に、ＴＥＳＴ信号が「Ｈ」レベルのとき（テストモード）は、プリチャージ用トランジスタ４のゲートに接続する信号ＰＣＬＫＡは「Ｈ」、ディスチャージ用トランジスタ８のゲートに接続する信号ＲＥＳＥＴは「Ｈ」となるので、ビット線ＢＬ１およびセンスアンプ３の入力は「Ｌ」レベルとなる。よって、センスアンプ３の出力は「Ｌ」レベル、ラッチ回路５の出力Ｑは「Ｌ」レベル、出力ＮＱは「Ｈ」レベルとなる。正論理の設定で、ラッチ回路５の出力端Ｑが出力バッファ回路６に接続されている場合は出力端子ＯＵＴからは「Ｌ」が読み出される。また、負論理の設定で、ラッチ回路５の出力端ＮＱが出力バッファ回路６に接続されている場合は出力端子ＯＵＴからは「Ｈ」が読み出される。
【００６１】
本実施形態によれば、回路の追加を必要とせず、出力バッファ回路６に接続されるラッチ回路５の出力端ＱとＮＱを切り換えるだけで、データの”０”または“１”とメモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に接続する、または接続しないの関係を変えること（論理の変更）が出来るので、メモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に接続する数を少なくすることが可能である。これにより、配線の多層化および微細化による歩留りの低下を防止することが出来る。
【００６２】
本実施形態において、メモリセルＭｉｊのドレインとビット線ＢＬｊとの接続・非接続は、ドレインとビット線との間を電気的に接続する第１のコンタクト部（Ｖｉａ部）の形成・非形成によってなされ、ラッチ回路５の出力端ＱまたはＮＱと出力バッファ回路６との接続は、出力端ＱまたはＮＱと出力バッファ回路６の入力端子との間を電気的に接続する第２のコンタクト部（Ｖｉａ部）の形成によってなされ、第１のコンタクト部と第２のコンタクト部とが同一工程によって形成されていることが好ましい。これにより、記憶データがメモリセルＭｉｊのドレインがビット線ＢＬｊを接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルＭｉｊのドレインとビット線ＢＬｊの接続を同じ工程で行って、メモリセルＭｉｊのドレインとビット線ＢＬｊを接続するコンタクト部を少なくすることが出来る。
【００６３】
また、ＴＥＳＴ信号によってチャージ動作を制御することで、出力バッファ回路６の出力が「Ｌ」であれば正論理、「Ｈ」であれば負論理と容易に確認することが出来る。これにより、解析を容易にすることが出来る。
【００６４】
（第２の実施形態）
図３は本発明の第２の実施形態に係る半導体装置、すなわちマスクＲＯＭの構成を示す回路図である。
【００６５】
この実施形態の半導体装置は、図３に示すように、メモリセルアレイ１、カラムデコーダ２、センスアンプ３、チャージ用トランジスタ４、ラッチ回路５、出力バッファ回路６、カラム信号制御回路９から構成されている。メモリセルアレイ１、カラムデコーダ２、センスアンプ３、チャージ用トランジスタ４、ラッチ回路５、出力バッファ回路６は従来技術または第１の実施形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。また、本実施形態の半導体装置にも、外部からテスト制御信号ＴＥＳＴを入力するテスト端子（図示せず）が備えられている。
【００６６】
カラム信号制御回路９は、カラム選択信号ＣＬｊ（ｊ＝１〜ｎ）とＴＥＳＴ信号を入力し、カラムデコーダ２のゲートに入力する信号ＣＬＡｊ（ｊ＝１〜ｎ）を出力する。
【００６７】
以上のように構成された半導体装置について、例えばメモリセルＭ１１のデータを読み出す動作について、図４のタイミング図を用いて説明する。
【００６８】
ＴＥＳＴ信号が「Ｌ」レベルの時には第１の実施形態の動作と同一である。
【００６９】
ＴＥＳＴ信号が「Ｈ」レベルのときは、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）のゲートに入力する信号ＣＬＡｊ（ｊ＝１〜ｎ）は全て「Ｌ」となる。
【００７０】
プリチャージ制御信号ＰＣＬＫをＴｐ期間「Ｌ」レベルとするとプリチャージ用トランジスタ４によって、センスアンプ３の入力ノードを充電し「Ｈ」レベルとする。ビット線ＢＬ１は、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＣ１がオフ状態のため充電されない。
【００７１】
次に、ワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）のうち、ワード線選択信号ＷＬ１を「Ｌ」レベルから「Ｈ」レベルにし、それ以外のワード線選択信号ＷＬ２〜ＷＬｍは「Ｌ」レベルに保持する。しかし、カラムデコーダ２を構成するＣｊ（ｊ＝１〜ｎ）がオフ状態のため、メモリセルＭ１１のドレインとビット線ＢＬ１の接続、非接続に関係なくセンスアンプ３の入力部は「Ｈ」レベルを保持する。よって、センスアンプ３の出力は「Ｈ」レベル、ラッチ回路５の出力Ｑは「Ｈ」レベル、出力ＮＱは「Ｌ」レベルとなる。正論理の設定で、ラッチ回路５の出力端Ｑが出力バッファ回路６に接続されている場合は出力端子ＯＵＴからは「Ｈ」が読み出される。また、負論理の設定で、ラッチ回路５の出力端ＮＱが出力バッファ回路６に接続されている場合は出力端子ＯＵＴからは「Ｌ」が読み出される。
【００７２】
本実施形態によれば、出力バッファ回路６に接続されるラッチ回路５の出力端ＱとＮＱを切り換えることで、第１の実施形態と同様にメモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に接続する数を少なくすることが可能である。これにより、配線の多層化および微細化による歩留りの低下を防止することが出来る。
【００７３】
本実施形態において、メモリセルＭｉｊのドレインとビット線ＢＬｊとの接続・非接続は、ドレインとビット線との間を電気的に接続する第１のコンタクト部（Ｖｉａ部）の形成・非形成によってなされ、ラッチ回路５の出力端ＱまたはＮＱと出力バッファ回路６との接続は、出力端ＱまたはＮＱと出力バッファ回路６の入力端子との間を電気的に接続する第２のコンタクト部（Ｖｉａ部）の形成によってなされ、第１のコンタクト部と第２のコンタクト部とが同一工程によって形成されていることが好ましい。これにより、記憶データがメモリセルＭｉｊのドレインがビット線ＢＬｊを接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルＭｉｊのドレインとビット線ＢＬｊの接続を同じ工程で行って、メモリセルＭｉｊのドレインとビット線ＢＬｊを接続するコンタクト部を少なくすることが出来る。
【００７４】
また、ＴＥＳＴ信号によってカラムデコーダ２を制御することで、出力バッファ回路６の出力が「Ｈ」であれば正論理、「Ｌ」であれば負論理と容易に確認することが出来る。これにより、解析を容易にすることが出来る。
【００７５】
（第３の実施形態）
図５は本発明の第３の実施形態に係る半導体装置、すなわちマスクＲＯＭの構成を示す回路図である。
【００７６】
この実施形態の半導体装置は、図５に示すように、メモリセルアレイ１、カラムデコーダ２、センスアンプ３、チャージ用トランジスタ４、ラッチ回路５、出力バッファ回路６、ワード線制御回路１０から構成されている。メモリセルアレイ１、カラムデコーダ２、センスアンプ３、チャージ用トランジスタ４、ラッチ回路５、出力バッファ回路６は従来技術または第１の実施形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。また、本実施形態の半導体装置にも、外部からテスト制御信号ＴＥＳＴを入力するテスト端子（図示せず）が備えられている。
【００７７】
ワード線制御回路１０は、ワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）とＴＥＳＴ信号を入力し、メモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のゲートに入力するワード線選択信号ＷＬＡｉ（ｉ＝１〜ｍ）を出力する。
【００７８】
以上のように構成された半導体装置について、例えばメモリセルＭ１１のデータを読み出す動作について、図６のタイミング図を用いて説明する。
【００７９】
ＴＥＳＴ信号が「Ｌ」レベルの時には第１の実施形態の動作と同一である。
【００８０】
ＴＥＳＴ信号が「Ｈ」レベルのときは、メモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のゲートに入力するワード線選択信号ＷＬＡｉ（ｉ＝１〜ｍ）は全て「Ｌ」レベルとなる。
【００８１】
カラム選択信号ＣＬｊ（ｊ＝１〜ｎ）のうち、カラム選択信号ＣＬ１を「Ｈ」レベルにし、カラム選択信号ＣＬ２〜ＣＬｎを「Ｌ」レベルとすることにより、カラムデコーダ２を構成するＮ型ＭＯＳトランジスタＣｊ（ｊ＝１〜ｎ）のうち、Ｎ型ＭＯＳトランジスタＣ１をオン状態にし、その他のＮ型ＭＯＳトランジスタＣ２からＣｎをオフ状態とする。
【００８２】
つぎに、プリチャージ用トランジスタ４のゲートに接続するプリチャージ制御信号ＰＣＬＫをＴｐ期間「Ｌ」レベルとすると、ビット線ＢＬ１を充電し、「Ｈ」レベルとなる。
【００８３】
ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）のうち、ワード線選択信号ＷＬ１を「Ｌ」レベルから「Ｈ」レベルにし、それ以外のワード線選択信号ＷＬ２〜ＷＬｍは「Ｌ」レベルに保持するが、ワード線選択信号ＷＬＡ１は「Ｌ」レベルであるため、メモリセルＭ１１のドレインとビット線ＢＬ１の接続、非接続に関係なくセンスアンプ３の入力部は「Ｈ」レベルを保持する。よって、センスアンプ３の出力は「Ｈ」レベル、ラッチ回路５の出力Ｑは「Ｈ」レベル、出力ＮＱは「Ｌ」レベルとなる。正論理の設定で、ラッチ回路５の出力端Ｑが出力バッファ回路６に接続されている場合は出力端子ＯＵＴからは「Ｈ」が読み出される。また、負論理の設定で、ラッチ回路５の出力端ＮＱが出力バッファ回路６に接続されている場合は出力端子ＯＵＴからは「Ｌ」が読み出される。
【００８４】
本実施形態によれば、出力バッファ回路６に接続されるラッチ回路５の出力端ＱとＮＱを切り換えることで、第１の実施形態と同様にメモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に接続する数を少なくすることが可能である。これにより、配線の多層化および微細化による歩留りの低下を防止することが出来る。
【００８５】
本実施形態において、メモリセルＭｉｊのドレインとビット線ＢＬｊとの接続・非接続は、ドレインとビット線との間を電気的に接続する第１のコンタクト部（Ｖｉａ部）の形成・非形成によってなされ、ラッチ回路５の出力端ＱまたはＮＱと出力バッファ回路６との接続は、出力端ＱまたはＮＱと出力バッファ回路６の入力端子との間を電気的に接続する第２のコンタクト部（Ｖｉａ部）の形成によってなされ、第１のコンタクト部と第２のコンタクト部とが同一工程によって形成されていることが好ましい。これにより、記憶データがメモリセルＭｉｊのドレインがビット線ＢＬｊを接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルＭｉｊのドレインとビット線ＢＬｊの接続を同じ工程で行って、メモリセルＭｉｊのドレインとビット線ＢＬｊを接続するコンタクト部を少なくすることが出来る。
【００８６】
また、ＴＥＳＴ信号によってワード線選択信号ＷＬＡｉ（ｉ＝１〜ｍ）を制御することで、出力バッファ回路６の出力が「Ｈ」であれば正論理、「Ｌ」であれば負論理と容易に確認することが出来る。これにより、解析を容易にすることが出来る。
【００８７】
（第４の実施形態）
図７は本発明の第４の実施形態に係る半導体装置の構成を示す回路図である。
【００８８】
この実施形態の半導体装置は、図７に示すように、従来のマスクＲＯＭ１１、バッファ回路１２およびデータ処理回路１３から構成されている。
【００８９】
マスクＲＯＭ１１は、従来技術で説明した図９の構成の半導体装置であり、記憶データの“０”または“１”とメモリセルトランジスタのドレインのビット線へ接続ありまたは接続なしの関係が固定している。
【００９０】
バッファ回路１２は、入力端Ｄと正論理の出力端Ｑと負論理の出力端ＮＱを備えたバッファ回路である。
【００９１】
データ処理回路１３は、記憶データを入力してデータ処理を行い、処理結果を出力する回路である。このデータ処理回路１３の具体例としては、プロセッサ（ＣＰＵコアまたＤＳＰコア）等がある。
【００９２】
以上のように構成された半導体装置について説明する。
【００９３】
バッファ回路１２の出力端Ｑがデータ処理回路１３の入力に接続されている場合、マスクＲＯＭ１１の出力が「Ｌ」の時はデータ処理回路１３の入力には「Ｌ」が入力され、マスクＲＯＭ１１の出力が「Ｈ」の時はデータ処理回路１３の入力には「Ｈ」が入力される。
【００９４】
また、バッファ回路１２の出力端ＮＱがデータ処理回路１３の入力に接続されている場合、マスクＲＯＭ１１の出力が「Ｌ」の時はデータ処理回路１３の入力には「Ｈ」が入力され、マスクＲＯＭ１１の出力が「Ｈ」の時はデータ処理回路１３の入力には「Ｌ」が入力される。
【００９５】
本実施形態によれば、バッファ回路１２の出力端ＱまたＮＱとデータ処理回路１３の入力の接続を切り換えることで、図９のマスクＲＯＭにおけるデータの”０”または“１”とメモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に接続する、または接続しないの関係を変えることが出来るので、メモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に接続する数を少なくすることが可能である。これにより、配線の多層化および微細化による歩留りの低下を防止することが出来る。したがって、本発明の第１〜第３の実施形態の半導体装置（マスクＲＯＭ）を使用することが出来ない場合、上記方法で同等の効果を得ることが可能となる。
【００９６】
本実施形態において、メモリセルＭｉｊのドレインとビット線ＢＬｊとの接続・非接続は、ドレインとビット線との間を電気的に接続する第１のコンタクト部（Ｖｉａ部）の形成・非形成によってなされ、バッファ回路１２の出力端ＱまたはＮＱとデータ処理回路１３との接続は、出力端ＱまたはＮＱとデータ処理回路１３の入力端子との間を電気的に接続する第２のコンタクト部（Ｖｉａ部）の形成によってなされ、第１のコンタクト部と第２のコンタクト部とが同一工程によって形成されていることが好ましい。これにより、記憶データがメモリセルＭｉｊのドレインがビット線ＢＬｊを接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルＭｉｊのドレインとビット線ＢＬｊの接続を同じ工程で行って、メモリセルＭｉｊのドレインとビット線ＢＬｊを接続するコンタクト部を少なくすることが出来る。
【００９７】
（第５の実施形態）
図８は本発明の第５の実施形態に係る半導体装置の構成を示す回路図である。
【００９８】
この実施形態の半導体装置は、図８に示すように、従来のマスクＲＯＭ１１および入力部に論理の切り換えが可能な回路を備えたデータ処理回路１４から構成されている。マスクＲＯＭ１１は第４の実施形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００９９】
データ処理回路１４は、入力部１４ａに正論理のノードＱと負論理のノードＮＱを出力ノードとして備え、内部回路１４ｂへの接続の切り換えが可能である。データ処理回路１４の入力部１４ａは図７のバッファ回路１２と同等の機能を持ち、内部回路１４ｂが図７のデータ処理回路１３と同等の機能を持つ。
【０１００】
以上のように構成された半導体装置について説明する。
【０１０１】
データ処理回路１４において、入力部１４ａのノードＱが内部回路１４ｂに接続されている場合、マスクＲＯＭ１１の出力が「Ｌ」の時はデータ処理回路１４の内部回路１４ｂには「Ｌ」が入力され、マスクＲＯＭ１１の出力が「Ｈ」の時はデータ処理回路１３の内部回路１４ｂには「Ｈ」が入力される。
【０１０２】
また、入力部１４ａのノードＮＱが内部回路１４ｂに接続されている場合、マスクＲＯＭ１１の出力が「Ｌ」の時はデータ処理回路１４の内部回路１４ｂには「Ｈ」が入力され、マスクＲＯＭ１１の出力が「Ｈ」の時はデータ処理回路１４の内部回路１４ｂには「Ｌ」が入力される。
【０１０３】
本実施形態によれば、データ処理回路１４の入力部１４ａのノードＱまたはノードＮＱと内部回路１４ｂの入力の接続を切り換えることで、図９のマスクＲＯＭにおけるデータの”０”または“１”とメモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に接続する、または接続しないの関係を変えることが出来るので、メモリセルＭｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に接続する数を少なくすることが可能である。これにより、配線の多層化および微細化による歩留りの低下を防止することが出来る。したがって、本発明の第１〜第３の実施形態の半導体装置（マスクＲＯＭ）を使用することが出来ない場合、上記方法で同等の効果を得ることが可能となる。
【０１０４】
本実施形態において、メモリセルＭｉｊのドレインとビット線ＢＬｊとの接続・非接続は、ドレインとビット線との間を電気的に接続する第１のコンタクト部（Ｖｉａ部）の形成・非形成によってなされ、データ処理回路１４の入力部１４ａの出力端ＱまたはＮＱと内部回路１４ｂとの接続は、出力端ＱまたはＮＱと内部回路１４ｂの入力端子との間を電気的に接続する第２のコンタクト部（Ｖｉａ部）の形成によってなされ、第１のコンタクト部と第２のコンタクト部とが同一工程によって形成されていることが好ましい。これにより、記憶データがメモリセルＭｉｊのドレインがビット線ＢＬｊを接続する工程で決まっても、また変更になったとしても、論理の変更とメモリセルＭｉｊのドレインとビット線ＢＬｊの接続を同じ工程で行って、メモリセルＭｉｊのドレインとビット線ＢＬｊを接続するコンタクト部を少なくすることが出来る。
【産業上の利用可能性】
【０１０５】
本発明にかかる半導体装置は、マスクＲＯＭのメモリセルとビット線の接続を少なくする手法を有し、製造プロセスの配線の多層化および微細化による歩留りの低下を防止する手法として有用である。また、テスト時にセンスアンプの入力を固定する手法を有し、マスクＲＯＭの記憶データとメモリセルとビット線の接続の関係の確認にも有用である。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す図である。
【図２】本発明の第１の実施形態に係る半導体装置の動作を示すタイミング図である。
【図３】本発明の第２の実施形態に係る半導体装置の構成を示す図である。
【図４】本発明の第２の実施形態に係る半導体装置の動作を示すタイミング図である。
【図５】本発明の第３の実施形態に係る半導体装置の構成を示す図である。
【図６】本発明の第３の実施形態に係る半導体装置の動作を示すタイミング図である。
【図７】本発明の第４の実施形態に係る半導体装置の構成を示す図である。
【図８】本発明の第５の実施形態に係る半導体装置の構成を示す図である。
【図９】従来の半導体装置の構成を示す図である。
【図１０】従来の半導体装置の動作を示すタイミング図である。
【符号の説明】
【０１０７】
１．メモリセルアレイ
２．カラムデコーダ
３．センスアンプ
４．チャージ用トランジスタ
５．ラッチ回路
６．出力バッファ回路
７．チャージ信号制御回路
８．ディスチャージ用トランジスタ
９．カラム選択信号制御回路
１０．ワード線選択信号制御回路
１１．マスクＲＯＭ
１２．バッファ回路
１３．データ処理回路
１４．データ処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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