(57)【要約】【課題】信号の配線遅延と簡易な論理回路を用いて、シリアル・パラレル変換を実現する直列並列変換回路を提供することを課題とする。【解決手段】直列並列変換回路は、入力部（１−２）に入力されるシリアル信号（１−１）をシリアル信号の信号数に対応する数の伝送線路を介して伝送する際に、各伝送線路をそれぞれ異なる遅延素子として用いて、遅延時間の異なる複数の遅延素子出力を出力する遅延部（１−３）と、遅延部から出力される複数の遅延素子出力を合成してパラレル信号を出力部に出力する論理回路（１−４）とを備える。【選択図】      図１
2005057337.tif 000002
【特許請求の範囲】
【請求項１】
入力部に入力されるシリアル信号をパラレル信号に変換してパラレル信号を出力部に出力する直列並列変換回路において、
上記入力部に入力されるシリアル信号を上記シリアル信号の信号数に対応する数の伝送線路を介して伝送する際に、上記各伝送線路をそれぞれ異なる遅延素子として用いて、遅延時間の異なる複数の遅延素子出力を出力する遅延部と、
上記遅延部から出力される上記複数の遅延素子出力を合成してシリアル信号を出力部に出力する合成部とを備えることを特徴とする直列並列変換回路。
【請求項２】
請求項１記載の直列並列変換回路において、
上記遅延部は、配線長の差分から生じる伝送遅延を利用することを特徴とする直列並列変換回路。
【請求項３】
請求項１記載の直列並列変換回路において、
上記遅延部は、配線幅の差分から生じる伝送遅延を利用することを特徴とする直列並列変換回路。
【請求項４】
請求項１記載の直列並列変換回路において、
上記遅延部は、配線を構成する素材の差分から生じる伝送遅延を利用することを特徴とする直列並列変換回路。
【請求項５】
請求項１記載の直列並列変換回路において、
上記遅延部は、配線長の差分から生じる伝送遅延、配線幅の差分から生じる伝送遅延、配線を構成する素材の差分から生じる伝送遅延以外の、物性的な理由から生じる伝送遅延を利用することを特徴とする直列並列変換回路。
【請求項６】
請求項１記載の直列並列変換回路において、
上記遅延部は、配線長の差分から生じる伝送遅延、配線幅の差分から生じる伝送遅延、配線を構成する素材の差分から生じる伝送遅延、および物性的な理由から生じる伝送遅延の差分を組み合わせた結果、生じる伝送遅延を利用することを特徴とする直列並列変換回路。
【請求項７】
請求項１記載の直列並列変換回路において、
上記遅延部は複数組で構成し、各組ごとに上記各伝送線路をそれぞれ異なる遅延素子として用いて、各組ごとに遅延時間の異なる複数の遅延素子出力を出力し、
上記合成部は上記組数に対応する複数ビット幅をもつ入力パラレル信号に対して上記遅延部の各組の複数の遅延素子出力を合成して、合成された複数ビット幅をもつ出力パラレル信号を出力部に出力することを特徴とする直列並列変換回路。
【請求項８】
請求項４記載の直列並列変換回路において、
上記配線を構成する素材の差分は、上記配線の抵抗率、容量、または誘電率に基づくものであることを特徴とする直列並列変換回路。
【請求項９】
請求項１記載の直列並列変換回路において、
上記合成部は、論理回路を利用することを特徴とする直列並列変換回路。
【請求項１０】
請求項９記載の直列並列変換回路において、
上記論理回路は、論理積及びその組み合わせを利用することを特徴とする直列並列変換回路。
【請求項１１】
請求項１記載の直列並列変換回路において、
上記入力部に入力されるシリアル信号は、電気信号、電磁波信号、光信号、音波信号、弾性波信号を含むことを特徴とする直列並列変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、直列並列変換回路に関するものである。
【０００２】
【従来の技術】
従来、各種システムのインタフェースにおいて、ビット幅の異なるモジュール間を接続するためにシリアル・パラレル変換回路を実現する必要がある。その回路を実現するために、ステート・マシン等の機構を利用して入出力間の信号のタイミングを制御している。また、その時間差を吸収するためにフリップ・フロップ回路等を利用して一時的に値を保持する手法が用いられている。
【０００３】
また、特許文献１には、振幅変調器と電力合成手段との間の各経路に移相手段を設け、位相制御手段によりピークファクタが小さくなるように周波数シンセサイザの発振周波数に応じて移相手段の移相量を制御することにより、振幅変調周波数ホッピング信号を多重化する振幅変調直交周波数分割多重化（ＯＦＤＭ）装置が開示されている。
【０００４】
【特許文献１】
特開平０９−２９８４９５号公報
【０００５】
【発明が解決しようとする課題】
しかし、上述した従来のステート・マシン等を制御するためには、論理回路を構成する必要があり、その構成について仕様を検討しなければいけない上に、回路規模が増大するという不都合があった。
【０００６】
また、フリップ・フロップ回路を利用する方法においては特にビット幅の大きな回路において、多数のフリップ・フロップ回路が必要となり、同様に回路規模が増大するという不都合があった。
【０００７】
また、特許文献１は、遅延素子（すなわち移相器）によってＯＦＤＭキャリアの時間位置を調整し、それを合成することは即ち遅延素子を用いた並列直列変換に最も近い動作である。しかしながらこれ以上近い技術は存在せず、本願の目的であるシリアル・パラレル変換と、特許文献１のＯＦＤＭ多重化とは技術の分野が全く異なるものである。
【０００８】
そこで、本発明は、かかる点に鑑みてなされたものであり、信号の配線遅延と簡易な論理回路を用いて、シリアル・パラレル変換を実現する直列並列変換回路を提供することを課題とする。
【０００９】
【課題を解決するための手段】
本発明の直列並列変換回路は、上記入力部に入力されるシリアル信号を上記シリアル信号の信号数に対応する数の伝送線路を介して伝送する際に、上記各伝送線路をそれぞれ異なる遅延素子として用いて、遅延時間の異なる複数の遅延素子出力を出力する遅延部と、上記遅延部から出力される上記複数の遅延素子出力を合成してパラレル信号を出力部に出力する合成部とを備えるものである。
【００１０】
従って本発明によれば、以下の作用をする。
遅延部は、入力部に入力されるシリアル信号をシリアル信号の信号数に対応する数の伝送線路を介して伝送する際に、各伝送線路をそれぞれ異なる遅延素子として用いて、遅延時間の異なる複数の遅延素子出力を出力する。合成部は、遅延部から出力される複数の遅延素子出力を合成してパラレル信号を出力部に出力する。
【００１１】
本発明の直列並列変換回路内部において、信号の伝送遅延を利用して、既存の構成よりも回路規模が大幅に小さいシリアル・パラレル変換回路を実現することができる。伝送遅延が異なる配線を並列に配置し、その終端を合成部の論理回路等に接続することにより、信号の到達時間の差分を利用してシリアル・パラレル変換回路を実現することができる。
【００１２】
本発明の直列並列変換回路は、伝送線路を遅延素子として用い、遅延時間の異なる複数の遅延素子出力を合成して出力を得ることにより、シリアル・パラレル変換を行う。遅延部は、物理現象としての伝播遅延そのものを用いるため回路構成が単純で実装信頼性も高いものとすることができる。遅延部により伝送遅延される信号は、電気以外の電磁波・光・音波にも応用可能である。
【００１３】
【発明の実施の形態】
本発明の実施の形態について以下に適宜図面を参照しながら説明する。
〔システム基本構成〕
本発明の実施の形態に適用される直列並列変換回路は、入力部（１−２）に入力されるシリアル信号（１−１）をパラレル信号に変換してパラレル信号（１−６）を出力部（１−５）に出力する直列並列変換回路において、用いられるように構成される。
【００１４】
ここで、本発明の実施の形態に適用される直列並列変換回路は、入力部（１−２）に入力されるシリアル信号（１−１）をシリアル信号（１−１）の信号数に対応する数の伝送線路を介して伝送する際に、各伝送線路をそれぞれ異なる遅延素子として用いて、遅延時間の異なる複数の遅延素子出力を出力する遅延部（１−３）を有して構成される。
【００１５】
また、本発明の実施の形態に適用される直列並列変換回路は、遅延部（１−３）から出力される複数の遅延素子出力を合成してパラレル信号（１−６）を出力部（１−５）に出力する合成部を有して構成される。
【００１６】
また、本発明の実施の形態に適用される直列並列変換回路において、遅延部（１−３）の配線（１−３−１、１−３−２、１−３−３、１−３−４）は、配線長Ｌ１、Ｌ２、Ｌ３の差分から生じる伝送遅延を利用するように構成される。
【００１７】
また、本発明の実施の形態に適用される直列並列変換回路において、合成部は、論理回路（１−４）を利用するように構成される。
【００１８】
また、本発明の実施の形態に適用される直列並列変換回路において、論理回路１−４は、論理積としてのアンド回路及びその組み合わせを利用するように構成される。
【００１９】
図２は、アンド回路を組み合わせて実現した論理回路の例を示す図である。
図２において、アンド回路１−４−１〜アンド回路１−４−４を有するようにして論理回路１−４を構成することができる。
アンド回路１−４−１〜アンド回路１−４−４の一方の入力端子には、遅延部（１−３）の配線（１−３−１、１−３−２、１−３−３、１−３−４）により入力シリアル信号（１−１）に対して遅延時間Ｔ１、Ｔ２、Ｔ３、Ｔ４ずつ遅延された遅延信号１−７が入力され、他方の入力端子には、各遅延信号１−７の遅延時間Ｔ１、Ｔ２、Ｔ３、Ｔ４後の値をパラレルに出力するためにアンド回路１−４−１〜アンド回路１−４−４を制御する制御信号１−８が入力される。
これにより、アンド回路１−４−１〜アンド回路１−４−４から、遅延部（１−３）から出力される複数の遅延素子出力１−７を合成してパラレル信号（１−６）を出力部（１−５）に出力することができる。
【００２０】
また、本発明の実施の形態に適用される直列並列変換回路において、入力部１−２に入力されるパラレル信号１−１は、電気信号、電磁波信号、光信号、音波信号、弾性波信号を含むように構成される。
【００２１】
これにより、電気信号のみならず、電磁波信号、光信号、音波信号、弾性波信号が配線中を伝送する場合にも本発明の実施の形態に適用される直列並列変換回路を適用することができる。この場合、光信号の場合には、配線は光ファイバーを用いるようにする。
【００２２】
本発明の実施の形態に適用される直列並列変換回路において、遅延部（１−３）と論理回路（１−４）を設ける。ここで論理回路（１−４）とは論理積及びその組み合わせにより同様の機構を提供する論理回路を含むものとするが、ここでは例えば論理積を用いているものとする。
【００２３】
入力シリアル信号（１−１）を入力部（１−２）に入力し、遅延部（１−３）及び論理回路部（１−４）を通過することにより、出力部（１−５）に出力パラレル信号（１−６）が出力される構成を実現できる。
【００２４】
本発明の実施の形態に適用される直列並列変換回路を利用することにより、簡単な構成でシリアル・パラレル変換を実現することができる。
【００２５】
これにより、ステート・マシン等の機構について必要な仕様検討の工数の存在、ステート・マシン等の機構により回路規模の増大する問題、多数のフリップ・フロップ回路を利用することによる回路規模の増大、等の問題を解決できる。
【００２６】
以下に、図１に示したシステムの基本構成の動作を説明する。
図１において、入力部（１−２）、遅延部（１−３）、論理回路部（１−４）、及び出力部（１−５）の順に入力シリアル信号（１−１）を伝送する際に、まず、入力部（１−２）に対して入力シリアル信号（１−１）を入力し、出力部（１−５）からはシリアル・パラレル変換が行われた後の出力パラレル信号（１−６）が出力される。
【００２７】
入力部（１−２）は入力シリアル信号（１−１）のビット数に相当する本数の配線（１−３−１、１−３−２、１−３−３、１−３−４）がある。また入力シリアル信号（１−１）はシリアルとなっている全ての信号が同時に入力されるものとする。同時に入力された信号は遅延部（１−３）に伝播する。
【００２８】
遅延部（１−３）は、配線長Ｌ１、Ｌ２、Ｌ３、Ｌ４を変化させることにより、同時に入力された各信号が異なった遅延時間で出力されるように遅延量を調節する。この機構により入力部（１−２）において同時に入力された入力シリアル信号（１−１）が後段の論理回路部（１−４）に対しては、それぞれの遅延時間Ｔ１、Ｔ２、Ｔ３、Ｔ４後に入力される。
【００２９】
論理回路部（１−４）は論理積、負論理積、プルダウン回路及びその組み合わせにより同様の機構を提供する論理回路を含むものが使用可能であるが、本説明では論理積を用いるものとし、結果を出力部（１−５）に出力する。
【００３０】
以上の結果、出力部（１−５）から出力された出力パラレル信号（１−６）は入力シリアル信号（１−１）がシリアル・パラレル変換された信号となる。
【００３１】
これにより、遅延部（１−３）において、配線長Ｌ１、Ｌ２、Ｌ３、Ｌ４を変化させることにより、同時に入力された各信号が異なった遅延時間Ｔ１、Ｔ２、Ｔ３、Ｔ４で出力されるように遅延量を調節することによる配線遅延という物理的性質を利用しており、既存の方法のようにステート・マシン等の機構の仕様を検討する工数が削減できる。
【００３２】
またステート・マシン等と比較して複雑な機構を用いる必要が無いため、回路規模が減少する。
【００３３】
さらに信号を一時保持するために必要なフリップ・フロップ回路も不要となるため、回路規模が減少する。
【００３４】
また機構が簡易になることにより、不正な実装を行う可能性が減少する。
【００３５】
［変形例１］
図３に変形例１を示す。図３は、図１と遅延部（２−３）の構成のみが異なるので、遅延部（２−３）の構成のみを説明する。
【００３６】
本発明の実施の形態に適用される直列並列変換回路において、遅延部（２−３）は、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４の差分から生じる伝送遅延を利用するように構成される。
【００３７】
遅延部（２−３）において、配線（２−３−１、２−３−２、２−３−３、２−３−４）の配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４を変形する。変形例１においては、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４を変化させることにより遅延調整を行う。この機構により入力部（１−２）において同時に入力された入力パラレル信号（１−１）が後段の論理回路部（１−４）に対しては、それぞれの遅延時間Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４後に入力される。
【００３８】
ここで配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４とは配線の断面積に関わる値であるとし、断面の形状に関わらず遅延量を調整可能であるものとする。
【００３９】
これにより、遅延部（２−３）において、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４を変化させることにより、同時に入力された各信号が異なった遅延時間Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４で出力されるように遅延量を調節することによる配線遅延という物理的性質を利用しており、既存の方法のようにステート・マシン等の機構の仕様を検討する工数が削減できる。
【００４０】
［変形例２］
図４に変形例２を示す。図４は、図１と遅延部（３−３）の構成のみが異なるので、遅延部（３−３）の構成のみを説明する。
【００４１】
本発明の実施の形態に適用される直列並列変換回路において、遅延部（３−３）は、配線（３−３−１、３−３−２、３−３−３、３−３−４）を構成する素材の差分から生じる伝送遅延を利用するように構成される。
【００４２】
また、本発明の実施の形態に適用される直列並列変換回路において、配線（３−３−１、３−３−２、３−３−３、３−３−４）を構成する素材の差分は、配線（３−３−１、３−３−２、３−３−３、３−３−４）の抵抗率ρ１、ρ２、ρ３、容量ｃ１、ｃ２、ｃ３、または誘電率ε１、ε２、ε３、ε４に基づくものであるように構成される。
【００４３】
遅延部（３−３）において、配線（３−３−１、３−３−２、３−３−３、３−３−４）の素材を変更する。
【００４４】
各素材はそれぞれ異なる性質を持つことから、仮に配線長Ｌ１、Ｌ２、Ｌ３、Ｌ４、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４が同じであっても、素材の違いにより、遅延は変化する。ここではその性質を利用して遅延調整を行う。この機構により入力部（１−２）において同時に入力された入力パラレル信号（１−１）が後段の論理回路部（１−４）に対しては、それぞれの遅延時間Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４後に入力される。
【００４５】
これにより、遅延部（３−３）において、配線（３−３−１、３−３−２、３−３−３、３−３−４）を構成する素材の差分として、配線（３−３−１、３−３−２、３−３−３、３−３−４）の抵抗率ρ１、ρ２、ρ３、容量ｃ１、ｃ２、ｃ３、または誘電率ε１、ε２、ε３、ε４を変化させることにより、同時に入力された各信号が異なった遅延時間Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４で出力されるように遅延量を調節することによる配線遅延という物理的性質を利用しており、既存の方法のようにステート・マシン等の機構の仕様を検討する工数が削減できる。
【００４６】
［変形例３］
変形例３は図示はしないが、以下のように構成される。
本発明の実施の形態に適用される直列並列変換回路において、遅延部は、配線長Ｌ１、Ｌ２、Ｌ３、Ｌ４の差分から生じる伝送遅延、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４の差分から生じる伝送遅延、配線を構成する素材として抵抗率ρ１、ρ２、ρ３、容量ｃ１、ｃ２、ｃ３、または誘電率ε１、ε２、ε３、ε４の差分から生じる伝送遅延以外の、物性的な理由から生じる伝送遅延を利用するように構成される。
【００４７】
配線長Ｌ１、Ｌ２、Ｌ３、Ｌ４、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４、素材等として抵抗率ρ１、ρ２、ρ３、容量ｃ１、ｃ２、ｃ３、または誘電率ε１、ε２、ε３、ε４の差分の他に物理的な要因で遅延が生じる場合、その性質を利用することにより、遅延調整を行う。この機構により入力部（１−２）において同時に入力された入力シリアル信号（１−１）が後段の論理回路部（１−４）に対しては、それぞれの遅延時間後に入力される。
【００４８】
ここで、配線長Ｌ１、Ｌ２、Ｌ３、Ｌ４の差分から生じる伝送遅延、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４の差分から生じる伝送遅延、配線を構成する素材として抵抗率ρ１、ρ２、ρ３、容量ｃ１、ｃ２、ｃ３、または誘電率ε１、ε２、ε３、ε４の差分から生じる伝送遅延以外の、物性的な理由は、例えば、配線の周囲の温度等である。
【００４９】
これにより、遅延部において、配線長Ｌ１、Ｌ２、Ｌ３、Ｌ４の差分から生じる伝送遅延、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４の差分から生じる伝送遅延、配線を構成する素材として抵抗率ρ１、ρ２、ρ３、容量ｃ１、ｃ２、ｃ３、または誘電率ε１、ε２、ε３、ε４の差分から生じる伝送遅延以外の、物性的な理由として、例えば、配線の周囲の温度等を変化させることにより、同時に入力された各信号が異なった遅延時間で出力されるように遅延量を調節することによる配線遅延という物理的性質を利用しており、既存の方法のようにステート・マシン等の機構の仕様を検討する工数が削減できる。
【００５０】
［変形例４］
図５に変形例４を示す。図５は、図１と遅延部（４−３）の構成のみが異なるので、遅延部（４−３）の構成のみを説明する。
【００５１】
本発明の実施の形態に適用される直列並列変換回路において、遅延部（４−３）は、配線（４−３−１、４−３−２、４−３−３、４−３−４）の配線長Ｌ１、Ｌ２、Ｌ３、Ｌの差分から生じる伝送遅延、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４の差分から生じる伝送遅延、配線を構成する素材として抵抗率ρ１、ρ２、ρ３、容量ｃ１、ｃ２、ｃ３、または誘電率ε１、ε２、ε３、ε４の差分から生じる伝送遅延、および物性的な理由から生じる伝送遅延の差分を組み合わせた結果、生じる伝送遅延を利用するように構成される。
【００５２】
遅延部（４−３）においては、配線（４−３−１、４−３−２、４−３−３、４−３−４）の配線長Ｌ１、Ｌ２、Ｌ３、Ｌ４、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４、素材として抵抗率ρ１、ρ２、ρ３、容量ｃ１、ｃ２、ｃ３、または誘電率ε１、ε２、ε３、ε４、または他の遅延を変化させる物理的要因を組み合わせて用いることにより、遅延調整を行う。この機構により入力部（１−２）において同時に入力された入力シリアル信号（１−１）が後段の論理回路部（１−４）に対しては、それぞれの遅延時間Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４後に入力される。
【００５３】
これにより、遅延部（４−３）において、配線（４−３−１、４−３−２、４−３−３、４−３−４）の配線長Ｌ１、Ｌ２、Ｌ３、Ｌ４の差分から生じる伝送遅延、配線幅Ｗ１、Ｗ２、Ｗ３、Ｗ４の差分から生じる伝送遅延、配線を構成する素材として抵抗率ρ１、ρ２、ρ３、容量ｃ１、ｃ２、ｃ３、または誘電率ε１、ε２、ε３、ε４の差分から生じる伝送遅延、および物性的な理由から生じる伝送遅延の差分を組み合わせた結果、生じる伝送遅延を変化させることにより、同時に入力された各信号が異なった遅延時間で出力されるように遅延量を調節することによる配線遅延という物理的性質を利用しており、既存の方法のようにステート・マシン等の機構の仕様を検討する工数が削減できる。
【００５４】
［変形例５］
図６に変形例５を示す。図６は、図１と遅延部５−３、入力部１−２の構成のみが異なるので、遅延部５−３、入力部１―２の構成のみを説明する。
【００５５】
本発明の実施の形態に適用される直列並列変換回路において、入力部１―２は組数に対応して構成し、遅延部（５−３）は配線（５−３−１、５−３−２）、および（５−３−１‘、５−３−２’）の複数組で構成し、各組ごとに各伝送線路（５−３−１、５−３−２）、および（５−３−１‘、５−３−２’）をそれぞれ異なる遅延素子として用いて、各組ごとに遅延時間Ｔ４１、Ｔ４２の異なる複数の遅延素子出力を出力し、合成部は遅延部（５−３）の各組の複数の遅延素子出力を合成して、合成した複数ビット幅をもつパラレル信号（１−６）を出力部（１−５）に出力するように構成される。
【００５６】
遅延部（５−３）は、配線（５−３−１、５−３−２）、および（５−３−１‘、５−３−２’）の配線長Ｌ１、Ｌ２、およびＬ１、Ｌ２を変化させることにより、同時に入力された各信号が異なった遅延時間Ｔ４１、Ｔ４２で出力されるように遅延量を調節する。この機構により組数に対応した入力部（１−２）において同時に入力された入力シリアル信号（１−１）が後段の論理回路部（１−４）に対しては、それぞれの遅延時間Ｔ４１、Ｔ４２後、およびＴ４１、Ｔ４２後に入力される。
【００５７】
これにより、遅延部（５−３）において、配線（５−３−１、５−３−２）、および（５−３−１‘、５−３−２’）の配線長Ｌ１、Ｌ２、およびＬ１、Ｌ２を変化させることにより、同時に入力された各信号が異なった遅延時間Ｔ４１、Ｔ４２、およびＴ４１、Ｔ４２で出力されるように遅延量を調節することによる配線遅延という物理的性質を利用しており、シリアル・パラレル変換ではなく、ビット幅の異なるパラレル・パラレル変換を行うことにより、既存の方法のようにステート・マシン等の機構の仕様を検討する工数が削減できる。
【００５８】
なお、配線長Ｌ１、Ｌ２、およびＬ１、Ｌ２の差分のみでなく、配線幅Ｗ１、Ｗ２、およびＷ１、Ｗ２の差分から生じる伝送遅延、配線を構成する素材として抵抗率ρ１、ρ２、およびρ１、ρ２、容量ｃ１、ｃ２、およびｃ１、ｃ２または誘電率ε１、ε２、およびε１、ε２の差分から生じる伝送遅延などの物理的要因から生じる遅延を利用して変換を行う場合についても同様に適用することができる。
【００５９】
上述した本実施の形態によるシリアル・パラレル変換、又はパラレル・パラレル変換において、物理的要因から生じる遅延を利用して変換を行うことにより、以下のような効果を奏する。
【００６０】
第１に、従来はステート・マシン等の機構の仕様について仕様を検討する必要があったが、本実施の形態は非常に簡易な機構で実現しているため、その工数が削減できる。
【００６１】
第２に、ステート・マシン等の機構は回路規模の増大する可能性があったが、本実施の形態においてはその規模を大幅に削減できる。
【００６２】
第３に、他の方法では必要なフリップ・フロップ回路を使用しないため、回路規模を削減できる。特にビット幅の大きな回路においてはこの効果が大きい。
【００６３】
第４に、仕組みが簡易であるため、不正な実装を行う可能性が減少する。
【００６４】
上述した本実施の形態に限らず、本発明の特許請求の範囲を逸脱しない限り、適宜他の構成をとりうることは言うまでもない。
【００６５】
【発明の効果】
この発明の直列並列変換回路は、入力部に入力されるシリアル信号をパラレル信号に変換してパラレル信号を出力部に出力する直列並列変換回路において、上記入力部に入力されるシリアル信号を上記シリアル信号の信号数に対応する数の伝送線路を介して伝送する際に、上記各伝送線路をそれぞれ異なる遅延素子として用いて、遅延時間の異なる複数の遅延素子出力を出力する遅延部と、上記遅延部から出力される上記複数の遅延素子出力を合成してパラレル信号を出力部に出力する合成部とを備えるので、これにより、遅延部において、複数の遅延素子出力の遅延時間を変化させることにより、同時に入力された各信号が異なった遅延時間で出力されるように遅延量を調節することによる配線遅延という物理的性質を利用し、既存の方法のようにステート・マシン等の機構の仕様を検討する工数が削減でき、またステート・マシン等と比較して複雑な機構を用いる必要が無いため、回路規模が減少し、さらに信号を一時保持するために必要なフリップ・フロップ回路も不要となるため、回路規模が減少し、また機構が簡易になることにより、不正な実装を行う可能性を減少させることができるという効果を奏する。
【００６６】
また、この発明の直列並列変換回路は、上述において、上記遅延部は、配線長の差分から生じる伝送遅延を利用するので、遅延部において、配線長を変化させることにより、同時に入力された各信号が異なった遅延時間で出力されるように遅延量を調節することができるという効果を奏する。
【００６７】
また、この発明の直列並列変換回路は、上述において、上記遅延部は、配線幅の差分から生じる伝送遅延を利用するので、これにより、遅延部において、配線幅を変化させることにより、同時に入力された各信号が異なった遅延時間で出力されるように遅延量を調節することができるという効果を奏する。
【００６８】
また、この発明の直列並列変換回路は、上述において、上記遅延部は、配線を構成する素材の差分から生じる伝送遅延を利用するので、これにより、遅延部において、配線を構成する素材の差分を変化させることにより、同時に入力された各信号が異なった遅延時間で出力されるように遅延量を調節することができるという効果を奏する。
【００６９】
また、この発明の直列並列変換回路は、上述において、上記遅延部は、配線長の差分から生じる伝送遅延、配線幅の差分から生じる伝送遅延、配線を構成する素材の差分から生じる伝送遅延以外の、物性的な理由から生じる伝送遅延を利用するので、これにより、遅延部において、配線長の差分から生じる伝送遅延、配線幅の差分から生じる伝送遅延、配線を構成する素材の差分から生じる伝送遅延以外の、物性的な理由として、例えば、配線の周囲の温度等を変化させることにより、同時に入力された各信号が異なった遅延時間で出力されるように遅延量を調節することができるという効果を奏する。
【００７０】
また、この発明の直列並列変換回路は、上述において、上記遅延部は、配線長の差分から生じる伝送遅延、配線幅の差分から生じる伝送遅延、配線を構成する素材の差分から生じる伝送遅延、および物性的な理由から生じる伝送遅延の差分を組み合わせた結果、生じる伝送遅延を利用するので、これにより、遅延部において、配線の配線長の差分から生じる伝送遅延、配線幅の差分から生じる伝送遅延、配線を構成する素材の差分から生じる伝送遅延、および物性的な理由から生じる伝送遅延の差分を組み合わせた結果、生じる伝送遅延を変化させることにより、同時に入力された各信号が異なった遅延時間で出力されるように遅延量を調節することができるという効果を奏する。
【００７１】
また、この発明の直列並列変換回路は、上述において、上記遅延部は複数組で構成し、各組ごとに上記各伝送線路をそれぞれ異なる遅延素子として用いて、各組ごとに遅延時間の異なる複数の遅延素子出力を出力し、上記合成部は上記遅延部の各組の複数の遅延素子出力を合成して、合成した複数ビット幅をもつパラレル信号を出力部に出力するので、これにより、遅延部において、各組の複数の遅延素子出力を各組ごとに遅延時間を変化させることにより、同時に入力された各信号が各組ごとに異なった遅延時間で出力されるように遅延量を調節することによる配線遅延という物理的性質を利用しており、シリアル・パラレル変換ではなく、ビット幅の異なるパラレル・パラレル変換を行うことができるという効果を奏する。
【００７２】
また、この発明の直列並列変換回路は、上述において上記配線を構成する素材の差分は、上記配線の抵抗率、容量、または誘電率に基づくものであるので、これにより、遅延部において、配線を構成する素材の差分として、配線の抵抗率、容量、または誘電率から生じる伝送遅延を変化させることにより、同時に入力された各信号が異なった遅延時間で出力されるように遅延量を調節することができるという効果を奏する。
【００７３】
また、この発明の直列並列変換回路は、上述において、上記合成部は、論理回路を利用するので、簡単な構成で遅延したシリアル信号を合成することができるという効果を奏する。
【００７４】
また、この発明の直列並列変換回路は、上述において、上記論理回路は、論理積及びその組み合わせを利用するので、簡単な構成で遅延したシリアル信号を合成する論理積回路を構成することができるという効果を奏する。
【００７５】
また、この発明の直列並列変換回路は、において、上記入力部に入力されるシリアル信号は、電気信号、電磁波信号、光信号、音波信号、弾性波信号を含むので、これにより、電気信号のみならず、電磁波信号、光信号、音波信号、弾性波信号が配線中を伝送する場合にも本発明を適用し、これにより、遅延部において、複数の遅延素子出力の遅延時間を変化させることにより、同時に入力された電気信号のみならず、電磁波信号、光信号、音波信号、弾性波信号の各信号が異なった遅延時間で出力されるように遅延量を調節することができるという効果を奏する。
【図面の簡単な説明】
【図１】本実施の形態に適用されるシステムの基本構成を示す図である。
【図２】論理回路の例を示す図である。
【図３】変形例１を示す図である。
【図４】変形例２を示す図である。
【図５】変形例４を示す図である。
【図６】変形例５を示す図である。
【符号の説明】
１−１……入力シリアル信号、１−２……入力部、１−３、２−３，３−３，４−３，５−３……遅延部、１−４……論理回路、１−５……出力部、１−６……出力パラレル信号
【図１】
2005057337.tif 000003
【図２】
2005057337.tif 000004
【図３】
2005057337.tif 000005
【図４】
2005057337.tif 000006
【図５】
2005057337.tif 000007
【図６】
2005057337.tif 000008