(57)【要約】【課題】  高速動作可能なＣＭＯＳセンサにおいて、低消費電力とともに高速応答を達成し及びフォトダイオードの感度をはじめとする諸特性を向上させることを目的とする。【解決手段】  半導体基板１０６上に形成された光電変換部を含む画素部１０７と、光電変換部で光電変換された電気信号をアナログ−デジタル変換するアナログ−デジタル変換部１０３と、光電変換部を駆動する回路部１０４及び１０５と、を備える固体撮像素子において、画素部１０７が形成されるウェル領域内にアナログ−デジタル変換部１０３が形成され、回路部１０４とアナログ−デジタル変換部１０３とは電気的に分離されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された光電変換部を含む画素部と、当該光電変換部で光電変換された電気信号をアナログ−デジタル変換するアナログ−デジタル変換部と、前記光電変換部を駆動する回路部と、を備える固体撮像素子において、
前記画素部が形成されるウェル領域内に前記アナログ−デジタル変換部が形成され、前記回路部と前記アナログ−デジタル変換部とは電気的に分離されていることを特徴とする固体撮像素子。
【請求項２】
前記光電変換部はフォトダイオードを備え、前記ウェル領域は複数層から構成されており、最下層のウェル濃度が他の層より高濃度であることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記最下層のウェル濃度は、前記他の層よりもウェル濃度が少なくとも５倍であることを特徴とする請求項２記載の固体撮像素子。
【請求項４】
前記ウェル領域を構成する層は、不純物濃度のピークを有することを特徴とする請求項２又は３記載の固体撮像素子。
【請求項５】
前記光電変換部の電源電圧と前記デジタル信号部の少なくとも一部分の電源電圧とをそれぞれ最適な値に個別に設定するようにしたことを特徴とする請求項１から４のいずれか１項記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に、アナログ−デジタル変換部が画素部に及ぼす攪乱を抑制する固体撮像素子に関する。
【背景技術】
【０００２】
従来、画像信号を電気信号に変換する固体撮像素子として、ＣＣＤ(Charge Coupled Device)が知られている。このＣＣＤはフォトダイオードアレイを有し、各フォトダイオードに蓄積された電荷にパルス電圧を印加して電気信号として読み出すようになっている。また、近年フォトダイオードとＭＯＳトランジスタとを１チップ化したＣＭＯＳエリアセンサが固体撮像素子として用いられている。
【０００３】
ＣＭＯＳエリアセンサはＣＣＤと比較して、消費電力が小さい、駆動電力が低い、高速化可能などの利点を有しており、今後の需要拡大が予想される。
【０００４】
近年においては、このＣＭＯＳセンサを利用し、アナログ−デジタル変換回路をチップ内に内蔵する例（特許文献１）や列ごとのＡＤ変換機を用いて高速化を行う例が提案されている。（特許文献２及び非特許文献１）
これらの方法では各列又は各画素に電圧比較器とデジタルメモリとを設け、さらにデジタルメモリはセンサで共通のカウンタに接続されているランプ型Ａ／Ｄ変換アーキテクチャが主に用いられる。
【０００５】
アーキテクチャにおいては、各ＡＤ変換器内の電圧比較器の一端には画素からの信号、もう一端には三角波を印加し、各列の比較器が反転した時のカウンタの値を各列のデジタルメモリに保持することでＡＤ変換を行う。
【０００６】
さらに、非特許文献２においては、０．３５μｍのルールを用いて３層メタル、２層Ｐｏｌのプロセスを用いて形成し、センサのデジタル部及びアナログ部は３．３Ｖ供給で行っている例が開示されている。
【特許文献１】特開平１０−２２４６９６号公報
【特許文献２】特開平０５−４８４６０号公報
【非特許文献１】Ａ  ２ｅ−Ｎｏｉｓｅ１．３Ｍｅｇａｐｉｘｅｌ  ＣＯＭＳ  Ｓｅｎｓｏｒ（２００３  ＩＥＥＥ  Ｗｏｒｋｓｈｏｐ  ｏｎ  ＣＣＤ  ａｎｄ  Ａｄｖａｎｃｅｄ  Ｉｍａｇｅ  Ｓｅｎｓｏｒｓ  Ｍａｙ  １５−１７  ２００３）
【非特許文献２】Ａ  Ｍｕｌｔｉ−Ｒｅｓｏｌｕｔｉｏｎ  １００  ＧＯＰＳ  ４  Ｇｐｉｘｅｌｓ／ｓ  Ｐｒｏｇｒａｍｂｌｅ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  ｆｏｒ  Ｍａｃｈｉｎｅ  Ｖｉｓｉｏｎ（２００３  ＩＥＥＥ  Ｗｏｒｋｓｈｏｐ  ｏｎ  ＣＣＤ  ａｎｄ  Ａｄｖａｎｃｅｄ  Ｉｍａｇｅ  Ｓｅｎｓｏｒｓ  Ｍａｙ  １５−１７  ２００３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の従来技術では、基本的には単一電源で光電変換部及びデジタル回路部を含む全ての回路を駆動しているため、それぞれの最適化がなされず光電変換部に最適な構成では消費電力の増加、高速化への制約という問題が生じる。一方、光電変換部以外の最適化においては、低電圧化になるため光電変換部即ちフォトダイオード性能の低下することも考えられる。
【０００８】
また、上記のどの従来技術においてもデジタル回路部とセンサ部のウェルに関する記載はなく、それぞれのウェルを分離する特殊なプロセスを用いているようには思えない。特に、フォトダイオードのウェル層に関しては精度良いプロセスが必要になる。
【０００９】
また、従来技術では、フォトダイオードのウェル層はイオン注入を行った後に熱拡散を行うことにより形成されていたため、図１０に示すように、基板深さ方向の濃度分布は徐々に低くなっていた。
【００１０】
その結果、基板深さ方向のポテンシャルバリアを持っていない構造となり、Ｐ型ウェル内で吸収された光の一部は基板方向に損失してしまうため光電変換信号としては寄与しない。特に、画素サイズが小さくなるにつれ、必要とする感度が得られなかった。
【００１１】
そこで、本発明は、高速動作可能なＣＭＯＳセンサにおいて、低消費電力とともに高速応答を達成し及びフォトダイオードの感度をはじめとする諸特性を向上させることを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決するための手段として、半導体基板上に形成された光電変換部を含む画素部と、当該光電変換部で光電変換された電気信号をアナログ−デジタル変換するアナログ−デジタル変換部と、前記光電変換部を駆動する回路部と、を備える固体撮像素子において、前記画素部が形成されるウェル領域内に前記アナログ−デジタル変換部が形成され、前記回路部と前記アナログ−デジタル変換部とは電気的に分離されていることを特徴とする。
【００１３】
また、本発明は、前記光電変換部はフォトダイオードを備え、前記ウェル領域は複数層から構成されており、最下層のウェル濃度が他の層より高濃度であることを特徴とする。
【００１４】
また、本発明は、前記最下層のウェル濃度は、前記他の層よりもウェル濃度が少なくとも５倍であることを特徴とする。
【００１５】
また、本発明は、前記ウェル領域を構成する層は、不純物濃度のピークを有することを特徴とする。
【００１６】
また、本発明は、前記光電変換部の電源電圧と前記デジタル信号部の少なくとも一部分の電源電圧とをそれぞれ最適な値に個別に設定するようにしたことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、フォトダイオードの特性と回路特性の最適化を個別に行え、高速で動作するＡＤ変換部のノイズの抑制された高性能の撮像素子が得られる。
【００１８】
また、フォトダイオード部のウェル層を複数層とし、最深部のウェル濃度をそれより上部のウェル濃度よりも高くすることによって、両者の間にポテンシャルバリアが形成され、入射した光キャリアをフォトダイオード側に効率よく導くことが出来る構造となり、感度を向上させることが可能となる。
【００１９】
このようなフォトダイオード構成により、高感度のフォトダイオードが形成できるとともに、他の回路、特にデジタル回路とは分離して最適化を行うことができる。
【００２０】
さらに、光電変換部の電源電圧とデジタル信号部の少なくとも一部分の電源電圧をそれぞれ最適な値に個別に設定することで、低消費電力化及び高速化がフォトダイオード構成と実現可能となる。
【００２１】
また、列ごとに接続された複数のアナログ−デジタル変換器を内蔵することで、高速化が可能となり、特にアナログ−デジタル変換器に、Multi-Slope integrating AD Converterを使用することで、さらに高速化が可能で、その高速化によるノイズ等の擾乱を排除したうえで、高速化及び低消費電力化がはかれる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
【００２３】
［第１の実施の形態］
図１は、本発明の第１の実施の形態としてのＣＭＯＳセンサを示す平面図である。
【００２４】
画素エリア１００は、光電変換部とトランジスタで形成されたＣＭＯＳセンサで構成された複数の画素１０１で構成されており、本実施の形態では、３×３の例を用いて説明するが、この数に特に限定することはなく、例えば、ライン状に並んでいるものも同様に含める。
【００２５】
垂直方向の走査回路１０５からの信号により、各画素からのアナログ出力が例えばＣＤＳ（相関２重サンプリング）などの回路部１０２に入力される。
【００２６】
ついで、走査回路１０４の信号により順次取り出された信号がＡＤ変換器１０３を通して最終的にデジタル出力として取り出される。１００は画素部、１０２、１０４及び１０５は周辺回路部、１０３をＡＤ変換部とする。
【００２７】
図２は、図１の模式的な断面を示す模式断面図である。
【００２８】
基板１０６は本実施の形態ではＮ基板である。画素部１０７即ちフォトダイオード部はＰ型のウェル１０７で、感度を向上させるため深いウェルとして形成する。その中に、Ｎ基板と電気的に分離されたＮウェル領域１０８が存在する。
【００２９】
周辺回路部１０２のＮウェル１１０はＮ基板をウェルとするか、もしくはさらにＮ型イオンを注入するなどして作成する。電気的にはＮウェル１０８とＮウェル１１０は完全に分離されているため、電源電圧を可変にすることができる。
【００３０】
ＡＤ変換部のＰウェル１０９はＣＭＯＳエリアセンサの画素部内に形成しているが、ウェル構成を変え表面濃度のみを変えて、しきい値などの特性を変えても構わない。
【００３１】
この構成では、フォトダイオードを形成する大きなウェルの中に、ＡＤ変換部を作成し、そのウェルを独立に形成されている構成であり、画素部とＡＤ変換部、さらには周辺回路部のＭＯＳトランジスタの構成を別々に形成、最適化することができる。さらに、画素部やＣＤＳなど周辺回路部に影響を及ぼす高速動作ＡＤ変換部での擾乱を抑制することができた。
【００３２】
さらに、個別最適化の中で電源電圧を変えることも可能である。例えば、フォトダイオード部及びそれを駆動する周辺回路部を５ｖで駆動させる。すなわち、Ｎウェル１００及び基板１０６を５ｖに固定し、一方、高周波駆動が必要なＡＤ変換部又はそのデジタル回路部分のみは１.６Ｖ系で動作させる、すなわちＮウェル１０８を１.６ｖにすることができる。こうすることで、ＡＤ変換部は高速化及び低消費電力化が達成できた。
【００３３】
画素部のフォトダイオードは５ｖ動作が可能であり、感度の高い低ノイズの固体撮像素子が形成できる。さらに、付け加えると感度を上げるための深いＰウェルの中にＡＤ変換部のＰウェルが存在するため、低抵抗Ｐウェルが形成でき、安定なグラウンドレベルが達成できるという利点もあり、低ノイズに貢献できる。
【００３４】
また、周辺回路部のＰウェルも分離されていることから、この電圧を一部負電位を用いることも可能で、フォトダイオードの読み出し電圧の自由度があがりノイズを抑制することが可能となる。
【００３５】
図３は、本実施の形態の作製方法を説明するための断面図である。
【００３６】
ここで２００が画素部、２０１がデジタル部、２０２が周辺回路部である。
【００３７】
まず、Ｎ型基板１０６に深いＰウェル領域１０７をＢのイオンを注入し高温長時間の熱処理をし形成する。Ｂ濃度はおよそ４Ｅ１６/ｃｍ３である。
【００３８】
ついで、通常のＬＯＣＯＳ分離法又はリセスＬＯＣＯＳ法などを用いてフィールド酸化膜５を形成する。そして、フィールド酸化膜５下にＮ型チャンネルストップ層６を形成後、浅い領域のＰウェル１１１、Ｎウェル１０８及び１１０を順次形成する。この形成方法は、特に限定しないが一般的なレトログレードウェルを用いた。
【００３９】
さらに、ゲート８５０度でゲート酸化膜工程を行い、しきい値調整のためのチャネルドープを各ＭＯＳトランジスタに関して行った。ポリシリコン電極７を形成した後、イオン注入により、フォトダイオードＮ型電荷蓄積領域８及びＰ型表面層９、Ｎ型高濃度層１０及びＰ型高濃度層を形成し、フォトダイオード、周辺回路部のｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ、さらにＡＤ変換部のｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ、拡散容量及び拡散抵抗等を形成する。
【００４０】
絶縁膜を形成後コンタクトホールを開け、その後メタル工程となる。その以降の製造方法は従来のＣＭＯＳエリアセンサと同様であるので省略する。
【００４１】
以上のように、それぞれのトランジスタ形成領域を別々に形成でき、特に、高速動作するＡＤ変換部のＮウェルが周辺回路部のＮウェルと分離されているために、ＡＤで生じる電源のふられなどのノイズの周辺回路部であるアナログ回路部への影響を抑制することができた。
【００４２】
さらに、それぞれの最適なトランジスタ特性をもつトランジスタを形成できる。すなわち、フォトダイオード部及び周辺回路部は５ｖ系以上の特性をもつように設計し高感度、低ノイズ及び高飽和量が可能となった。
【００４３】
一方、ＡＤ変換部のデジタル部は３．３ｖ系であり高速化及び低消費電力化が達成できた。総合的に感度の高い良質なフォトダイオードを持った、低消費電力及び高速化が達成され、高性能の固体撮像素子が形成できた。
【００４４】
［第２の実施の形態］
高感度フォトダイオードの構成について述べる。
【００４５】
図４は、転送ＭＯＳトランジスタ部２を示したものである。３はＮ型シリコン基板、４は複数層からなるＰ型ウェルであり、本実施形態では、４Ａ〜４Ｄの４層構造としてある。
【００４６】
また、ウェル層４Ａ〜４Ｄの各層間には、Ｎ型半導体層４Ｅ〜４Ｇが挟まれている。７は転送ＭＯＳトランジスタのゲート電極、８はフォトダイオードのＮ型電荷蓄積領域、９はフォトダイオードを埋め込み構造とするための表面Ｐ型領域、５は素子分離のためのフィールド酸化膜、１０はフローティングディフュージョンとなるＮ型高濃度領域である。
【００４７】
１１はゲート電極とメタル第一層を絶縁するシリコン酸化膜、１２はコンタクトプラグ、１３はメタル第一層、１４はメタル第一層１３とメタル第二層１５を絶縁する層間絶縁膜、１５はメタル第二層、１６はメタル第二層１５とメタル第三層１７を絶縁する層間絶縁膜、１７はメタル第三層、１８はパッシベーション膜である。  
【００４８】
さらに、パッシベーション膜１８の上層に不図示のカラーフィルター層、感度向上のためのマイクロレンズを形成する。本実施の形態では配線層は３層形成したが、センサの仕様によっては、光学特性を確保する上で、配線層を１層、あるいは２層としてもよい。
【００４９】
上記の複数層Ｐ型ウェル４が４Ａ〜４Ｄの４層は以下のような機能を果たす。
【００５０】
図５は、本実施の形態のフォトダイオード部の深さ方向へのＰ型ウェル層濃度分布を示すグラフであり、図１０は、比較例としての従来技術の一般的なＰ型ウェル層濃度分布を示すグラフである。
【００５１】
構造部の浅い部分に位置する４Ｂ〜４Ｄでは、光キャリアを画素内のフォトダイオードに導く繋ぎ部分を形成し、さらに最も深い部分の４Ａで、分光感度を決めるポテンシャルピークを形成する。
【００５２】
ここで、最深部のウェル層である４Ａの濃度を４Ｂの５倍以上とすることで、両者の間には十分なポテンシャルバリアが形成され、入射した光により発生したキャリアを基板方向に損失することなく効率よくフォトダイオードに導くことができるため、感度の向上が可能となる。また、４Ｄ及び４Ｃの拡散層の濃度や深さを制御することにより、Ｎ型電荷蓄積領域８で保持できる飽和電荷数を制御することもできる。 
【００５３】
本実施の形態では、複数層からなるＰ型ウェル層４は３層の繋ぎウェル層と最深部ウェル層の４層構成であるが、繋ぎウェル層数は必要とする感度に応じてウェル深さを設定するものであるため、その層数の上限は特に設定されない。また、少なくとも一層の繋ぎウェルを形成すれば、感度向上の効果は得られる。
【００５４】
複数のＰ型拡散層に挟まれたＮ型領域は存在しなくても問題はない。また、Ｐ型拡散層を上下に離して配設した場合に二つのＰ型拡散層が接していなく、結果として、Ｐ型拡散層の間にＮ型層が存在しても問題ない。ただし、この場合は、二つのＰ型拡散層に挟まれているＮ型領域が空乏化していることが必要である。
【００５５】
フォトダイオード部の製造工程を説明する。Ｐウェル作成までの工程は実施例１と同様な工程を経ている。その後、複数層からなるＰ型ウェル層４は、高エネルギーイオン注入装置を用いて、本実施形態では４回のＰ型不純物（ボロン等）を深い層より順次注入し、その後、ドライブインのような高温の熱処理を行わないことによって形成する。この後の熱処理は最高でも９５０℃程度である。このＰ型ウェル層４は熱拡散を行わないため、それぞれのウェル層の濃度を制御することが容易となる。
【００５６】
上層部にある４Ｂ〜４Ｄを低濃度にすることによって、この箇所のポテンシャルを低く出来るため、感度を向上するとともに最深層４Ａとのポテンシャル差を形成しやすくなる。ついで、フォトレジストでパターニングした後にこのＰ型ウェル内にリンをイオン注入しＮウェルを形成し以降の製造方法は第１の実施の形態の場合と同様であるので、省略する。
【００５７】
以上のように、フォトダイオード部のウェル層を複数層とし、最深ウェル層の濃度をその上部のウェル層の濃度より高くすることによって、ウェル層で吸収された光キャリアを基板方向に損失することなく効率よくフォトダイオードに導くことができ、第１の実施の形態の場合と比較しても感度向上が可能となった。
【００５８】
さらに、このフォトダイオードのウェルを利用し、その内部にＮウェルを形成することにより、簡易なプロセスでＡＤ変換部で使用するＮウェルを分離して形成することができ、ノイズの削減や電源分離が可能となり、第１の実施の形態と同様に高品質の固体撮像素子が形成できた。
【００５９】
［第３の実施の形態］
以下、第３の実施の形態について説明する。本実施の形態では、図１の１０３の部分であるＡＤ変換部が高速動作を行なう上で必要な部分に、Ｃｏなどを用いたシリサイドプロセスを用いて、配線抵抗及びコンタクト抵抗を低減し、さらなる高速化を可能にした。図１でいう１００、１０２、１０４及び１０５はシリサイド化していない。  
【００６０】
これは、金属汚染をフォトダイオードに持ち込まないためであり、暗電流その他のフォトダイオードの特性は第１の実施の形態と変わらない。ＡＤ変換部含めたデジタル回路部は、約２０％の高速化が可能となり、高性能の固体撮像素子を実現できた。    
【００６１】
［第４の実施の形態］
以下、第４の実施の形態について説明する。本実施の形態では、図１の１０３の部分であるＡＤ変換部の高速動作必要な部分のゲート酸化膜を他の部分よりも薄膜化し、さらなる高速化を可能にした。
【００６２】
図１でいう１０３以外の素子のゲート酸化膜は薄膜化していない。これは高い電圧での駆動を可能にすることであり、暗電流その他のフォトダイオードの特性は、第１の実施の形態及び第２の実施の形態と変わらない。ＡＤ変換部を含めたデジタル回路部は、およそ２０％の高速化が可能となり、高性能の固体撮像素子を実現できた。この技術は第３の実施の形態と組み合わせてもさらに効果があることはいうまでもなく、プロセスの複雑さと性能のトレードオフとなる。
【００６３】
［第５の実施の形態］
図６は、本発明の第５の実施の形態を示すブロック図である。画素エリア１００は光電変換部とトランジスタで形成されたＣＭＯＳセンサ画素１０１で構成されている。
【００６４】
本実施の形態は３×３の例で記述するが、この数に特に限定することはなく例えばラインに並んでいるものも同様に含める。垂直方向の走査回路１０５からの信号により各画素からのアナログ出力が例えばＣＤＳ（相関２重サンプリング）等の回路部１０２に入力される。
【００６５】
ついで、１１２で示される列ごとのＡＤ変換器により各列のアナログ信号がデジタル信号に変換される。ついで、走査回路１１８の信号により順次信号が取り出される。
【００６６】
列ごとの信号をデジタル信号に変換してしまうために高速動作が可能となる一方、高速な動作を行う回路が第１の実施の形態と比較すると数多く、しかも１０２のアナログ回路部に隣接して存在するために高速動作で生じるノイズにおける擾乱が大きな課題となり、本実施の形態の構成が必要となる。
【００６７】
さらには、より高速化及び低消費電力化のためには電源電圧を分離することがより好ましく、本実施の形態では１０４や１１２で示すＡＤ変換部の一部を低電圧化し、低消費電力化及び低ノイズ化を実現した。
【００６８】
図７はＡＤ変換器の一例を示す回路図である。  
【００６９】
図７に示すように、ＡＤ変換器の内部は比較器１１３や記憶部１１４、転送スイッチ１１５、読み出しスイッチ１１６及びカウンタ１１７、走査回路１１８で構成されている。基本的にはデジタル信号に変化したあとの回路ブロックに関して低電圧化を行うことが好ましく、図６の例では１１４、１１５、１１６、１１７及び１１８を低電圧化することが好ましいが、特に限定することはない。たとえば画素からのアナログ出力のダイナミックレンジが小さければ１１３及び１０２をも含んで低電圧化しても効果があり特に限定されないことはいうまでもない。
【００７０】
［第６の実施の形態］
図８は、本発明の第６の実施の形態を示す回路図である。
【００７１】
第６の実施の形態では、列ごとのＡＤ変換器にMulti-Slope integrating AD Converterを用いている。１１３の比較器以降は基本的に第５の実施の形態と同様な回路であるので省略する。１１９が積分器で出力信号に依存して電圧の積分値を出力する回路である。１２０は２種類の基準電圧で１２１は比較器への基準電圧である。１２３はその後のカウンタや走査回路その他の回路である。
【００７２】
図９は、本実施の形態の動作を示すタイミングチャートである。スイッチ１２２により画素からの出力値を一定期間（入力電圧積分期間）積分し比較器に入力する。
【００７３】
次に、積分器への入力を画素から基準電圧１に変更し、画素からの出力の上位ビット判定を行う。これは比較用参照電圧（基準電圧３）を超えたところで記憶することで実現する。
【００７４】
ついで、下位ビットの判定のため積分器への入力を基準電圧２に変更し積分を行う。こうすることで例えば１２ビットのＡＤ変換を行う場合に２１２ステップではなく、上位ビットで２６ステップ及び下位ビットで２６ステップ、合計２７ステップで変換が終了し高速化が可能である。
【００７５】
このとき、第５の実施の形態と同様に画素領域及びＣＤＳ領域と隣接して高速デジタル動作を行うために、この擾乱を防ぐためにウェルの分離はノイズに対して非常に効果的である。
【００７６】
特に、本実施の形態においては積分器などのノイズに敏感なアナログ回路を固体撮像素子に使用していることもあり、本発明の構成が非常に有効である。
【００７７】
また、低電圧化及び低消費電力化において、電源電圧を変更することは効果的であり、さらにフォトダイオード構成は個別に最適化できることから第２の実施の形態で述べたフォトダイオード構成と合わせて実施することで性能が格段に飛躍する。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施の形態としてのＣＭＯＳセンサを示す平面図である。
【図２】図１の模式的な断面を示す模式断面図である。
【図３】本発明の実施の形態の作製方法を説明するための断面図である。
【図４】転送ＭＯＳトランジスタ部２を示したものである。
【図５】本発明の実施の形態のフォトダイオード部の深さ方向へのＰ型ウェル層濃度分布を示すグラフである。
【図６】本発明の第５の実施の形態を示すブロック図である。
【図７】ＡＤ変換器の一例を示す回路図である。
【図８】本発明の第６の実施の形態を示す回路図である。
【図９】本発明の実施の形態の動作を示すタイミングチャートである。
【図１０】従来のフォトダイオードのウェル層の基板深さ方向の濃度分布を示すグラフである。
【符号の説明】
【００７９】
１００  画素部
１０１  画素
１０２  周辺回路部
１０３  アナログ−デジタル変換部
１０４  走査回路
１０５  走査回路
【図１】
2005347691.tif 000003
【図２】
2005347691.tif 000004
【図３】
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【図４】
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【図５】
2005347691.tif 000007
【図６】
2005347691.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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