(57)【要約】【課題】半導体基板上に高段差メタル電極を有する半導体素子の電極保護膜形成工程において、電気特性を劣化させることなく、電極間のボイドを抑制し、平坦化により電極間の高アスペクト部でのドライエッチング残りを抑制することを可能にする。【解決手段】半導体基板１上に、メタル電極２を形成した後、シラン系プラズマ絶縁膜３を堆積する。例えばシラン系プラズマＳｉＮもしくはＳｉＯ，ＳｉＯＮ，ＳｉＯＦのいずれかを１００ｎｍ堆積する。次に、Ｏ３ＴＥＯＳ膜４を堆積する。例えばメタル電極が５００ｎｍ〜７００ｎｍ程度の厚さで電極間が６００ｎｍ程度ある場合、Ｏ３ＴＥＯＳ膜を３００ｎｍ堆積する。このようにすることにより、電極間のボイドを抑制することが可能になる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に高段差メタル電極を有する半導体素子のメタル電極形成後の電極保護膜形成工程において、シラン系プラズマ絶縁膜と、それぞれＯ３濃度が異なるＯ３ＴＥＯＳ膜との積層構造にてメタル電極保護膜を形成することを特徴とする半導体素子の製造方法。
【請求項２】
半導体基板上に高段差メタル電極を有する半導体素子のメタル電極形成後の電極保護膜形成工程において、シラン系プラズマ絶縁膜と、下層のＯ３濃度が高濃度でかつ上層のＯ３濃度が低濃度のＯ３ＴＥＯＳ膜とからなる３層構造にて電極保護膜を形成することを特徴とする半導体素子の製造方法。
【請求項３】
前記電極保護膜におけるＯ３ＴＥＯＳ膜がＮＳＧ膜であることを特徴とする請求項１または２記載の半導体素子の製造方法。
【請求項４】
半導体基板上に高段差メタル電極を有する半導体素子のメタル電極形成後の電極保護膜形成工程において、シラン系プラズマ絶縁膜とＯ３ＴＥＯＳ−ＢＰＳＧ膜と、薄膜のＯ３ＴＥＯＳ−ＢＳＧ膜との積層構造にてメタル電極保護膜を形成することを特徴とする半導体素子の製造方法。
【請求項５】
半導体基板上に高段差メタル電極を有する半導体素子のメタル電極形成後の電極保護膜形成工程において、シラン系プラズマ絶縁膜と有機樹脂膜との積層構造にて電極保護膜を形成することを特徴とする半導体素子の製造方法。
【請求項６】
前記シラン系プラズマ絶縁膜が、ＳｉＮ，ＳｉＯ，ＳｉＯＮ，ＳｉＯＦのいずれかであることを特徴とする請求項１，２，４または５記載の半導体素子の製造方法。
【請求項７】
前記有機樹脂膜が、ポリイミド膜，ＢＣＢ膜のいずれかであることを特徴とする請求項５記載の半導体素子の製造方法。
【請求項８】
前記半導体基板が化合物半導体であることを特徴する請求項１，２，４または５記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高段差メタル電極を有する半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
従来の電極保護膜形成に関する技術について、図４を参照して説明する。
【０００３】
図４に示すように、従来では、半導体基板上１に高段差メタル電極２を有する半導体素子において、メタル電極の形成後に電極保護膜として、シラン系プラズマ絶縁膜３にて電極保護膜を形成する。
【０００４】
しかしながら、上記のように半導体基板１上にメタル電極２を形成した後、シラン系プラズマ絶縁膜３による電極保護膜を形成した場合、高段差メタル電極２間にボイド９が発生し、信頼性に影響を及ぼすという問題があった。
【０００５】
そこで、層間絶縁膜の平坦化を目的として、配線上に、薄いシリコン窒化膜をシアンを用いた化学気相成長法（ＬＰ−ＣＶＤ法）またはプラズマＣＶＤ法にて形成し、有機シランとオゾンを反応させるＡＰ−ＣＶＤ法で堆積する方法が提案されている（例えば特許文献１参照）。また、より良好なリフロー形状の層間絶縁膜を得るために、それぞれＯ３濃度の異なるＯ３ＴＥＯＳ（Tetra Ethy Ortho Silicate）−ＢＰＳＧ（Boron Phospho Silicate Glass）膜の２層構造が提案されている（例えば特許文献２参照）
【特許文献１】特開平５−０４１４５９公報
【特許文献２】特開平１０−１１６８９９公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、シラン系プラズマ絶縁膜による積層構造、例えばプラズマＳｉＮ膜とプラズマＳｉＯ膜との積層構造、もしくは厚膜化を図っても電極間におけるボイドの抑制には至らなかった。
【０００７】
メタル電極保護膜上に、抵抗素子を有する半導体素子においては、シラン系プラズマ絶縁膜による電極保護膜を形成した後、反応性スパッタリングにより、抵抗素子となるスパッタ膜を形成し、ドライエッチングにより、抵抗素子パターンを形成するため、シラン系プラズマ絶縁膜では、高段差メタル電極間にボイドもしくはスリットが発生するため、ボイド内にスパッタ膜が入り込み、後工程のドライエッチング工程において、スパッタ膜残りが発生し、電気特性および信頼性に影響を及ぼすという問題があった。
【０００８】
また、従来技術である層間絶縁膜にて使用されるＬＰ−ＣＶＤ法にて形成される薄いシリコン窒化膜とＡＰ−ＣＶＤ法にて形成されるＯ３ＴＥＯＳ膜で構成される層間絶縁膜をメタル電極保護膜に適用した場合、メタル電極間でのボイドは抑制されるものの、メタル電極保護膜上に抵抗素子となるスパッタ膜を形成するため、Ｏ３ＴＥＯＳ膜の表面荒れが原因となり、スパッタ膜のシート抵抗値が４５０Ω／ｃｍ２に対して、１０００Ω／ｃｍ２程度に上昇し、電気特性を劣化させるという問題があった。
【０００９】
また、下層にシリコン窒化膜を堆積するため、ＳｉＯと比較して寄生容量が増大するという問題があった。
【００１０】
また、シリコン窒化膜をＬＰ−ＣＶＤ法に形成した場合、８００℃の高温反応を必要とするため、半導体基板が化合物半導体の場合、エピタキシャル層の破壊または基板の割れが発生する問題があった。
【００１１】
また、それぞれＯ３濃度が異なるＯ３ＴＥＯＳ−ＢＰＳＧの２層構造を電極保護膜として、適用した場合、電極間のボイドは抑制されるものの、酸化力の強いＯ３が半導体基板上に直接曝されるため、半導体基板上が積極的に酸化され、電極間リーク電流が増大するという問題があった。
【００１２】
また、半導体基板およびメタル電極との密着性の問題から、膜剥がれが発生するという問題があった。
【００１３】
また、Ｏ３ＴＥＯＳ−ＢＰＳＧ膜は吸水性が高いため、成膜直後に大気の水分を吸収し、膜表面にウォータードットが形成されるという問題があった。
【００１４】
本発明は、前記従来の問題を解消し、半導体基板上に高段差メタル電極を有する半導体素子の電極保護膜形成工程において、電気特性を劣化させることなく、電極間のボイドを抑制し、平坦化により電極間の高アスペクト部でのドライエッチング残りを抑制することが可能な半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体素子の製造方法は、電極保護膜にシラン系プラズマ絶縁膜とそれぞれＯ３濃度が異なるＯ３ＴＥＯＳ膜との積層構造を用いることにより、膜密着性の向上および低温形成を可能とし、電気特性を劣化させることなく、電極間のボイドを抑制し、平坦化することを特徴とする。
【００１６】
また、電極保護膜上に抵抗素子を有する半導体素子においては、シラン系プラズマ絶縁膜とＯ３ＴＥＯＳ膜との積層構造において、Ｏ３ＴＥＯＳ膜における下層を高濃度Ｏ３、上層を低濃度Ｏ３にて形成することにより、電極保護膜上の表面荒れを抑制し、スパッタ膜の所望のシート抵抗値を得ることが可能であり、さらに、抵抗素子形成におけるドライエッチング工程において、高段差メタル電極間の高アスペクト部でのドライエッチング残りを抑制することが可能である。
【００１７】
また、高段差メタル電極の保護膜として、シラン系プラズマ絶縁膜と有機樹脂膜との積層構造にて、電極保護膜を形成することにより、高段差メタル電極間でのボイドを抑制することが可能である。
【発明の効果】
【００１８】
本発明の半導体素子の製造方法によれば、半導体基板上に高段差メタル電極を有する半導体素子の電極保護膜形成工程において、シラン系プラズマ絶縁膜とそれぞれＯ３濃度が異なるＯ３ＴＥＯＳ膜、または有機樹脂膜との積層構造にて、メタル電極保護膜を形成することにより、半導体基板とメタル電極との膜密着性の向上および低温形成を可能とし、電気特性を劣化させることなく、高段差メタル電極間のボイドを抑制し、平坦化により電極間の高アスペクト部でのドライエッチング残りを抑制することが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態における半導体素子の製造方法について図面を参照して説明する。
【００２０】
図１（ａ）〜（ｃ）は本発明の実施形態１である半導体素子の製造方法の説明図であり、実施形態１では、図１（ａ）に示すように、半導体基板１上に、メタル電極２を形成した後、図１（ｂ）に示すように、シラン系プラズマ絶縁膜３を堆積する。例えば、シラン系プラズマＳｉＮ、もしくはＳｉＯ，ＳｉＯＮ，ＳｉＯＦのいずれかを１００ｎｍ堆積する。
【００２１】
次に、図１（ｃ）に示すように、Ｏ３ＴＥＯＳ膜４を堆積する。例えば、メタル電極が５００ｎｍ〜７００ｎｍ程度の厚さで電極間が６００ｎｍ程度ある場合、Ｏ３ＴＥＯＳ膜を３００ｎｍ堆積することにより、電極間のボイドを抑制することが可能になる。
【００２２】
また、使用するＯ３ＴＥＯＳ膜は、ＮＳＧ（Nitrogen Silicate Glass）膜に限定されることなくＢＰＳＧ膜を使用しても、電気特性を劣化させることなく、ボイドを抑制することが可能である。Ｏ３ＴＥＯＳ−ＢＰＳＧ膜を堆積させる場合、膜吸水性を抑制させるため、最表面にＢＳＧ層を１０ｎｍ以下で堆積し、積層構造にて形成する。
【００２３】
また、半導体基板が化合物半導体の場合、シラン系プラズマＳｉＮとＯ３ＴＥＯＳ膜との積層構造にて、電極保護膜を形成することにより、酸化力の高いＯ３を化合物半導体基板上に直接曝すことなく、電極保護膜を形成することが可能となる。さらに半導体基板およびメタル電極との密着性の向上を図ることも可能である。また、電極間のボイドを抑制し、かつ界面リーク電流を低減することが可能である。
【００２４】
また、シラン系プラズマ絶縁膜とＯ３ＴＥＯＳ膜を形成するため、化合物半導体におけるエピタキシャル層を破壊することなくメタル電極保護膜を３５０℃程度の低温にて堆積させることが可能である。
【００２５】
図２（ａ）〜（ｃ）および図３（ａ）〜（ｃ）は本発明の実施形態２であるメタル電極保護膜上に抵抗素子を有する半導体素子の製造方法の説明図である。
【００２６】
実施形態２では、図２（ａ）に示すように、シラン系プラズマ絶縁膜３が形成された半導体基板上１に、高段差メタル電極２を形成した後、次いで、図２（ｂ）に示すように、シラン系プラズマ絶縁膜３を堆積する。例えばプラズマＳｉＮ、もしくはＳｉＯ，ＳｉＯＮ，ＳｉＯＦのいずれかを１００ｎｍ堆積させる。
【００２７】
次に、図２（ｃ）に示すように、高濃度Ｏ３ＴＥＯＳ膜４を堆積し、次いで低濃度Ｏ３ＴＥＯＳ膜５を堆積する。例えばメタル電極の厚さが１μｍ程度の厚さで、メタル電極間が５００ｎｍ程度ある場合、すなわち、アスペクト比が２以上の場合、高濃度Ｏ３ＴＥＯＳ膜４を５００ｎｍ堆積することにより、メタル電極間のボイドを抑制することが可能である。抵抗素子形成工程におけるドライエッチングのプロセスマージンを考慮すると、高濃度Ｏ３ＴＥＯＳ膜４の膜厚は７００ｎｍが最適である。
【００２８】
次に、図３（ａ）に示すように、電極保護膜上に抵抗素子を形成するため、反応性スパッタリングにて、ＷＳｉＮ，ＴａＮなどのスパッタ膜６を形成する。次いで、図３（ｂ）に示すように、抵抗素子パターンとなるマスクをレジスト膜７により形成し、図３（ｃ）に示すように、ドライエッチングにより、抵抗素子パタ−ン８を形成する。電極保護膜におけるシラン系プラズマ絶縁膜３上の高濃度Ｏ３ＴＥＯＳ膜４と低濃度Ｏ３ＴＥＯＳ膜５の積層構造の構成において、高濃度Ｏ３ＴＥＯＳ膜４を、例えば１２０ｇ／ｍ３〜２００ｇ／ｍ３の範囲で最適濃度は１４０ｇ／ｍ３とし、また上層の低濃度Ｏ３ＴＥＯＳ膜５を、例えば５ｇ／ｍ３〜３０ｇ／ｍ３の範囲で最適は１０ｇ／ｍ３とすることにより、スパッタ膜６のシート抵抗値の変動を抑制することが可能である。
【００２９】
本発明の実施形態３について、図１（ａ）〜（ｃ）を参照して説明する。図１（ａ）に示すように、半導体基板上１に、高段差メタル電極２を形成した後、図１（ｂ）に示すように、シラン系プラズマ絶縁膜３を堆積する。例えば、シラン系プラズマＳｉＮ、もしくはＳｉＯ，ＳｉＯＮ，ＳｉＯＦのいずれかを１００ｎｍ堆積する。次に、図１（ｃ）に示すように、有機樹脂膜４をスピンコートにて塗布堆積する。例えば、有機樹脂膜４として、ポリイミド膜、ビスベンゾシクロブテン（ＢＣＢ）膜を用いる。有機樹脂膜４を半導体基板１上に、塗布堆積後、３５０℃以下の熱処理温度で硬化させる。
【００３０】
このようにしたことにより、半導体基板１が化合物半導体の場合でもエピタキシャル層を破壊することなく、低温にて電極保護膜を形成することが可能である。また、スピンコートにて塗布直後に、減圧された真空チャンバーにて、脱泡する工程を追加することによって、より完全に電極間のボイドを抑制することが可能である。
【産業上の利用可能性】
【００３１】
本発明は、高段差メタル電極を有する半導体素子の製造方法に適用され、特に高段差メタル電極形成後の電極保護膜の製造方法として有効である。
【図面の簡単な説明】
【００３２】
【図１】（ａ）〜（ｃ）は本発明の実施形態１および実施形態３における半導体素子の製造方法の説明図
【図２】（ａ）〜（ｃ）は本発明の実施形態２におけるメタル電極保護膜上に抵抗素子を有する半導体素子の製造方法の説明図
【図３】（ａ）〜（ｃ）は本発明の実施形態２におけるメタル電極保護膜上に抵抗素子を有する半導体素子の製造方法の説明図
【図４】従来の半導体素子における電極保護膜形成の説明図
【符号の説明】
【００３３】
１  半導体基板
２  高段差メタル電極
３  シラン系プラズマ絶縁膜
４  高濃度Ｏ３ＴＥＯＳ膜（有機樹脂膜）
５  低濃度Ｏ３ＴＥＯＳ膜
６  抵抗素子用反応性スパッタ膜
７  レジスト膜
８  抵抗素子パターン
【図１】
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【図２】
2005150354.tif 000004
【図３】
2005150354.tif 000005
【図４】
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