(57)【要約】      （修正有）【課題】増幅回路の出力信号をレールツーレール（Ｒａｉｌ  ｔｏ  Ｒａｉｌ）動作させ、低消費電力で高い出力ダイナミックレンジ動作可能な差動入力差動出力型増幅回路を得る。【解決手段】ＰＭＯＳとＮＭＯＳトランジスタによる２対の差動対を互いに並列に接続し、それぞれの差動出力で２対のコンプリメンタリ出力回路を駆動する差動入出力回路において、出力回路の中点からコモンモードフィードバックをコンパレータを介して実施する全差動増幅器回路を提供する。【選択図】図１
2005323287.tif 000002
【特許請求の範囲】
【請求項１】
入力にＮＭＯＳトランジスタとＰＭＯＳトランジスタの差動対が接続され、
該ＮＭＯＳトランジスタの差動対の共通に接続されたソースにバイアス電流を供給するＮＭＯＳトランジスタよりなる第１の電流源と、
上記ＮＭＯＳトランジスタの差動対の出力ドレイン電流をＰＭＯＳトランジスタで折り返す第１のカレントミラー回路と、
上記ＰＭＯＳトランジスタの差動対の出力ドレイン電流をＮＭＯＳトランジスタで折り返す第２のカレントミラー回路と、
上記第１のカレントミラー回路と上記第２のカレントミラー回路で折り返されたドレイン端子同士を接続して差動出力を得るように成したプッシュプル型出力回路と、
上記プッシュプル型出力回路の直流中点電圧を基準電圧と比較する比較回路と、
上記比較回路の比較出力に基づいて、コモンモードの帰還回路に入力して上記ＰＭＯＳトランジスタの差動対に定電流を供給する第２の電流源と、
を具備する、
ことを特徴とする差動入力差動出力型増幅回路。
【請求項２】
前記ＮＭＯＳトランジスタの差動対と前記第１のカレントミラー回路を構成する１方のＰＭＯＳトランジスタのゲートドレイン間に抵抗を接続してなることを特徴とする請求項１記載の差動入力差動出力型増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力差動出力型増幅回路に係わり、特に、増幅回路の出力信号をレールツーレール（Ｒａｉｌ  ｔｏ  Ｒａｉｌ）動作させ、低消費電力で高い出力ダイナミックレンジ動作が可能な差動入力差動出力型増幅回路の関する。
【背景技術】
【０００２】
従来から、差動入力差動出力型増幅回路には、入力側をＮＭＯＳトランジスタの差動対で構成し、出力側をＮＭＯＳトランジスタのソースフォロア型で構成したしたものが知られている。図２は、このよう従来の差動入力差動出力型増幅回路を示すものである。
【０００３】
図２において、入力端子Ｔ１、Ｔ２には入力信号ＩＮ、ＩＮＸが供給され、端子Ｔ３には定電流源から定電流ＣＵＲが、又、端子Ｔ４には基準電圧源から基準電圧ＶＣＭが供給され、出力端子Ｔ５、Ｔ６からは出力信号ＯＵＴ、ＯＵＴＸが出力される。入力端子Ｔ１、Ｔ２間にはＮＭＯＳＦＥＴＱ３（以下ＮＭＯＳトランジスタＱ３と記す）及びＮＭＯＳトランジスタＱ６のゲートが接続され、両ＮＭＯＳトランジスタＱ３，Ｑ６のソースは共通接続されると共にカレントミラー回路を構成する第１の電流源のＮＭＯＳトランジスタＱ４のドレインに接続されている。ＮＭＯＳトランジスタＱ４のソースはグランドンに接続され、ゲートは端子Ｔ３とＮＭＯＳトランジスタＱ１のゲートに接続されたドレインと接続され、ＮＭＯＳトランジスタＱ１のソースはグランドに接続されている。
【０００４】
ＮＭＯＳトランジスタＱ３及びＱ６の夫々のドレインはＰＭＯＳＦＥＴＱ２（以下ＰＭＯＳトランジスタＱ２と記す）とＰＭＯＳトランジスタＱ６のドレインに接続されている。ＰＭＯＳトランジスタＱ２，Ｑ５のゲート同士は互いに接続され、夫々のゲートに抵抗Ｒ１とコンデンサＣ１および抵抗Ｒ２とコンデンサＣ２の直列回路が接続され、これら直列回路の他端は夫々のＰＭＯＳトランジスタＱ２、Ｑ５のドレインに接続される共に出力部のＮＭＯＳトランジスタＱ１１、Ｑ１３のゲートに接続されている。ＰＭＯＳトランジスタＱ２、Ｑ５のソース及び、ＮＭＯＳトランジスタＱ１１、Ｑ１３のドレイは夫々電源電圧Ｖの正電位Ｖｃｃに接続され、１対のＮＭＯＳトランジスタＱ１１，Ｑ１３のソースはカレントミラー回路を構成するＮＭＯＳトランジスタＱ１２、Ｑ１４のドレインに接続する。ＮＭＯＳトランジスタＱ１２、Ｑ１４のソースは電源電圧ＶのグランドＶｅｅに接続され、ゲートはＮＭＯＳトランジスタＱ４に共通に接続されている。
【０００５】
ＮＭＯＳトランジスタＱ１１、Ｑ１２間とＮＭＯＳトランジスタＱ１３、Ｑ１４間の夫々のドレインの共通接続点より出力を取り出して出力端子Ｔ５、Ｔ６に出力信号ＯＵＴ，ＯＵＴＸを出力させる。出力端子Ｔ５、Ｔ６間に負荷抵抗Ｒ３、Ｒ４の直列回路とコンデンサＣ４、Ｃ５の直列回路を接続し、この、出力の中点の電位を得るために、負荷抵抗Ｒ３及びコンデンサＣ４間をショートし、負荷抵抗Ｒ３とＲ４の接続点から取り出した出力信号の中点電位は比較回路を構成するＮＭＯＳトランジスタＱ１０のゲートに供給する。
【０００６】
比較回路はＮＭＯＳトランジスタＱ８とＱ１０で構成され、これら両トランジスタＱ８、Ｑ１０のソースは共通接続されＮＭＯＳトランジスＱ９のドレインに接続されている。ＮＭＯＳトランジスタＱ９のソースはグランドに接続され、ゲートはＮＭＯＳトランジスタＱ４のゲートに接続され駆動源を構成している。又、比較回路の１方のＮＭＯＳトランジスタＱ８のゲートには端子Ｔ４に接続した基準電源から基準電圧ＶＣＭが供給される。ＮＭＯＳトランジスタＱ１０のドレインは電源電圧Ｖ１の正電位に接続され、ＮＭＯＳトランジスタＱ８のドレインはＰＭＯＳトランジスタＱ７のドレインとコンデンサＣ３及びＰＭＯＳトランジスタＱ５のゲートに接続されている。ＰＭＯＳトランジスタＱ７のゲートとドレインは接続され、ソース及びコンデンサＣ３の他端は電圧電源Ｖの正電位に接続されている。上述のような、回路構成で差動入力型のＰＭＯＳトランジタで出力段をプッシュプル構成にした増幅回路も特許文献１に開示されている。
【特許文献１】特開平９−３２６６５３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の様に特許文献１や図２に記載の増幅回路の構成によると、入力段をＮＭＯＳトランジスタの差動型で構成し、出力段をＮＭＯＳトランジスタのソースフォロアで構成するため、出力信号の最大電圧が（電源電圧Ｖｃｃ）以上にはならないため  出力信号としてレールツーレールの出力を得ることができず、低電源電圧動作に向かないという問題があった。又、出力端に接続されているＮＭＯＳトランジスタがＡ級でバイアスされているため無信号時のバイアス電流も大きくなってしまうという問題もあった。
【０００８】
本発明は上述の課題を解消するために成されたもので携帯電話等の電池で動作する無線通信用の高周波ICには、通信時間を長時間化するために、少ない消費電力で動作することが求められている。本発明はこの無線通信用IC内のアクティブフィルタ（選択素子）を構成する増幅回路を低電源電圧及び低電流で動作させ低消費電力化を図った差動入力差動出力型増幅回路を提供すること目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の第１の差動入力差動出力型増幅回路は入力にＮＭＯＳトランジスタとＰＭＯＳトランジスタの差動対が接続され、ＮＭＯＳトランジスタの差動対の共通に接続されたソースにバイアス電流を供給するＮＭＯＳトランジスタよりなる第１の電流源と、ＮＭＯＳトランジスタの差動対の出力ドレイン電流をＰＭＯＳトランジスタで折り返す第１のカレントミラー回路と、ＰＭＯＳトランジスタの差動対の出力ドレイン電流をＮＭＯＳトランジスタで折り返す第２のカレントミラー回路と、第１のカレントミラー回路と第２のカレントミラー回路で折り返されたドレイン端子同士を接続して差動出力を得るように成したプッシュプル型出力回路と、プッシュプル型出力回路の直流中点電圧を基準電圧と比較する比較回路と、比較回路の比較出力に基づいて、コモンモードの帰還回路に入力してＰＭＯＳトランジスタの差動対に定電流を供給する第２の電流源とを具備して成るものである。
【００１０】
本発明の第２の差動入力差動出力型増幅回路は第１の発明に於いて、ＮＭＯＳトランジスタの差動対と第１のカレントミラー回路を構成する１方のＰＭＯＳトランジスタのゲートドレイン間に抵抗を接続してなるものである。
【発明の効果】
【００１１】
第１の本発明によれば、出力信号がレールツーレールで出力できるので、同一信号出力振幅が得られ、電源電圧が従来例に比べて低くてすむので、低電源電圧動作が可能になり、且つ、第２の発明に依れば、増幅回路の出力端を駆動するＦＥＴがＡＢ級にバイアスされているのでバイアス電流を削減でき、低消費電力の増幅回路を得ることが出来る。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の差動入力差動出力型増幅回路の１形態例を図１によって詳記する。図１は本発明の差動入力差動出力型増幅回路の回路図である。図１に於いて、図２で示した差動入力差動出力型増幅回路との対応部分には同一符号を付して重複説明を省略する。図１に於いて、１点鎖線で示す部分が本発明の追加部分である。
【００１３】
図１に於いて、入力端子Ｔ１、Ｔ２間にはＮＭＯＳトランジスタの差動対とＰＭＯＳトランジスタの差動対が接続されている。即ち、入力端子Ｔ１には、ＰＭＯＳトランジスタＱ１７及びＮＭＯＳトランジスタＱ６のゲートに接続されている。又、入力端子Ｔ２には、ＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ１５のゲートに接続されている。ＮＭＯＳトランジスタＱ３、Ｑ６及びＰＭＯＳトランジスタＱ１５、Ｑ１７の夫々のソース間は互いに接続され差動対を構成している。即ち、図２ではＮＭＯＳトランジスタＱ３、Ｑ６の差動対のみで構成されているが本例では、ＮＭＯＳトランジスタＱ３、Ｑ６の差動対とＰＭＯＳトランジスタＱ１５、Ｑ１７の差動対で構成されている。
【００１４】
ＮＭＯＳトランジスタＱ３、Ｑ６の夫々のドレインはゲートが互いに接続され、ソースが夫々電源電圧Ｖの正電位Ｖｃｃに接続されたＰＭＯＳトランジスタＱ２、Ｑ５のドレインに接続されているが、ＰＭＯＳトランジスタＱ２、Ｑ５の夫々のゲートとドレイン間にはコンデンサＣ１、Ｃ２を介在させず抵抗Ｒ１、Ｒ２のみを接続する。又、ＮＭＯＳトランジスタＱ３、Ｑ６の夫々のドレイン間には抵抗Ｒ５とコンデンサＣ４の直列回路が接続されていて、これらＮＭＯＳトランジスタＱ３、Ｑ６はＮＭＯＳトランジスタＱ１、Ｑ４で構成されたカレントミラー回路からなる第１の電流源によって駆動される。
【００１５】
又、ＰＭＯＳトランジスタＱ１５、Ｑ１７の差動対の夫々のドレインはＮＭＯＳトランジスタＱ１６、Ｑ１８のドレインに接続され、ＮＭＯＳトランジスタＱ１６、Ｑ１８の夫々のゲートとドレイン間には抵抗Ｒ６、Ｒ９を接続すると共にゲート間を互いに接続し、ソースは電源電圧Ｖのグランドに接続する。ＰＭＯＳトランジスタＱ１５、Ｑ１７の夫々のドレイン間には抵抗Ｒ７とコンデンサＣ５の直列回路が接続され、これらＰＭＯＳトランジスタＱ１５、Ｑ１７はＰＭＯＳトランジスタＱ１９、Ｑ７で構成されたカレントミラー回路からなる後述する第２の電流源によって駆動される。
【００１６】
ＰＭＯＳトランジスタＱ２、Ｑ５の抵抗Ｒ１、Ｒ２のソース接続点と出力部を構成するＰＭＯＳトランジスタＱ１３、Ｑ１１のゲートが接続され、ＰＭＯＳトランジスタＱ２、Ｑ５のソースが電源電圧のＶｃｃに接続され、ドレインが出力端子ＯＵＴ、ＯＵＴＸ及び相補出力部を構成するＮＭＯＳトランジスタＱ２０、Ｑ２１の夫々のドレインに接続されている。ＰＭＯＳトランジスタＱ２とＱ１３及びＰＭＯＳトランジスタＱ５とＱ１１で第１のカレントミラー回路を構成している。
【００１７】
ＮＭＯＳトランジスタＱ１６、Ｑ１８の抵抗Ｒ６、Ｒ９のソース接続点と出力部を構成するＮＭＯＳトランジスタＱ２０、Ｑ２１のゲートが接続され、ソースが電源電圧のＶｅｅに接続され、ドレインが出力端子ＯＵＴ、ＯＵＴＸ及び相補出力部を構成するＰＭＯＳトランジスタＱ１１、Ｑ１３の夫々のドレインに接続されている。ＰＭＯＳトランジスタＱ１６とＱ２１及びＰＭＯＳトランジスタＱ１８とＱ２０で第２のカレントミラー回路を構成している。
【００１８】
更に、出力端子ＯＵＴ、ＯＵＴＸ間の中点電位を取り出すために、負荷抵抗Ｒ３、Ｒ４の直列回路の接続点から抵抗Ｒ１０及びコンデンサＣ６の直列回路からなる低域通過濾波器（ＬＰＦ）を介して比較回路のＮＭＯＳトランジスタＱ１０のゲートに中点電位電圧を供給する。即ち、ＬＰＦを構成する抵抗Ｒ１０とＶｅｅに接続されたコンデンサＣ６の接続点を介してＮＭＯＳトランジスタＱ１０のゲートに中点の電圧が供給される。
【００１９】
比較回路を構成するＮＭＯＳトランジスタＱ８の端子Ｔ４には基準電圧源からの基準電圧（ＶＣＭ）が供給され、ＮＭＯＳトランジスタＱ８、Ｑ１０のソースは共通に接続され、ＮＭＯＳトランジスタＱ８のドレインは電源電圧の正電位Ｖｃｃに接続され、ＮＭＯＳトランジスタＱ１０のドレインは第２の電流源を構成するＰＭＯＳトランジスタＱ７のドレイン及び抵抗Ｒ８を介して、ＰＭＯＳトランジスタＱ１９のゲートに接続されている。
【００２０】
第２の電流源となる、ＰＭＯＳトランジスタＱ７のドレインとゲートは互いに接続され、ソースは電源電圧の正電位Ｖｃｃに接続されている。ＰＭＯＳトランジスタＱ１９のソースは電源電圧の正電位Ｖｃｃに接続され、ゲートはコンデンサＣ７を介して電源電圧の正電位Ｖｃｃに接続され、ドレインはＰＭＯＳトランジスタＱ１５、Ｑ１７の差動対のソースに接続されてＰＭＯＳトランジスタの差動対の駆動源となる。
【００２１】
上述の回路構成における本発明の差動入力差動出力型増幅回路の動作を以下に説明する。先ず、本発明の直流バイアス動作について説明する。ＮＭＯＳトランジスタＱ３とＱ６の入力差動対はカレントミラー回路を構成するＮＭＯＳトランジスタＱ１、Ｑ４よりなる第１の電流源によりバイアスされ、ＮＭＯＳトランジスタＱ３、Ｑ６の差動対の出力ドレイン電流は第１のカレントミラー回路（ＰＭＯＳトランジスタＱ２とＱ１３及びＱ５とＱ１１）により折り返されるので、出力部Ｑ１１、Ｑ１３の直流バイアス電流は第１の電流源のＮＭＯＳトランジスタＱ４、Ｑ１を流れる電流とＰＭＯＳトランジスタＱ２とＱ１３及びＱ５とＱ１１で構成した第１のカレントミラー回路の電流比とで決定される。
【００２２】
ＰＭＯＳトランジスタＱ１５とＱ１７の入力差動対はカレントミラー回路を構成するＰＭＯＳトランジスタＱ１９、Ｑ７よりなる第２の電流源によりバイアスされ、ＰＭＯＳトランジスタＱ１５、Ｑ１７の差動対の出力ドレイン電流は第２のカレントミラー回路（ＮＭＯＳトランジスタＱ１６とＱ２１及びＱ１８とＱ２０）により折り返されるので、出力部Ｑ２０、Ｑ２１の直流バイアス電流は第２の電流源のＰＭＯＳトランジスタＱ１９、Ｑ７を流れる電流とＮＭＯＳトランジスタＱ１６とＱ２１及びＱ１８とＱ２０で構成した第２のカレントミラー回路の電流比とで決定される。
【００２３】
入力端子Ｔ１，Ｔ２間に供給され入力信号ＩＮ，ＩＮＸはプッシュプル構成の出力部で増幅されて出力端子Ｔ５、Ｔ６に取り出される差動出力の直流中点電位は負荷抵抗Ｒ３、Ｒ４とＬＰＦを介して抽出され、中点電位と基準のレファレンス電位ＶＣＭの誤差を検出するためのＮＭＯＳトランジスタＱ８、Ｑ１０からなる比較回路でこの中点電位とＶＣＭとが等しくなるようにＰＭＯＳ差動対(Ｑ１５Ｑ１７)をバイアスする第２の電流源を構成するＰＭＯＳトランジスタＱ１９、Ｑ７にバイアス電流が流れように成されている。  
【００２４】
次に、本発明の差動入力差動出力型増幅回路の交流ゲインの決定法について説明する。ＰＭＯＳトランジスタＱ２とＱ５のゲートとドレイン間には抵抗Ｒ１、Ｒ２が設けられているので、ＮＭＯＳトランジスタＱ３、Ｑ８の入力差動対のバランスモードでのゲインはＮＭＯＳトランジスタＱ３、Ｑ８の入力差動対のＧｍとその抵抗Ｒ１、Ｒ２の抵抗値との積になる。更に、出力端に接続されたソース接地された出力部（ＮＭＯＳトランジスタＱ２０、Ｑ２１）で信号が増幅され信号が出力端子ＯＵＴ、ＯＵＴＸから出力される。
【００２５】
上述の図２で説明した従来構成によると出力部のソースフォロア型で構成したＮＭＯＳトランジスタＱ１３のゲートソース間の電圧Ｖｇｓは０，７Ｖ程度を必要とするが出力電圧は電源電圧Ｖの上限及び下限（レールツーレール）間の電圧値Ｖｃｃは（Ｖｃｃ−０．７Ｖ）となるが図１に示す構成では出力部をＰＭＯＳトランジスタＱ１１、Ｑ１３としたのでＶｇｓは０．１Ｖ程度でありレールツーレール出力は（Ｖｃｃ−０．１Ｖ）となって電源電圧Ｖｃｃを従来に比べて低くすることが出来る。
【００２６】
又、増幅回路の出力端を駆動するＦＥＴがＡＢ級にバイアスされているのでバイアス電流を削減でき、低消費電力の増幅回路を得ることが出来る。
【図面の簡単な説明】
【００２７】
【図１】本発明の差動入力差動出力型増幅回路の１形態例を示す回路図である。
【図２】従来の差動入力型増幅回路示す回路図である。
【符号の説明】
【００２８】
Ｑ１、Ｑ３、Ｑ４、Ｑ６、Ｑ８、Ｑ９、Ｑ１０、Ｑ１６，Ｑ１８、Ｑ２０、Ｑ２１・・ＮＭＯＳトランジスタ、  Ｑ２、Ｑ５、Ｑ７、Ｑ１１、Ｑ１３、Ｑ１５、Ｑ１７、Ｑ１９、Ｑ２０，Ｑ２１・・ＰＭＯＳトランジスタ、Ｑ１、Ｑ４・・第１の電源部、Ｑ８、Ｑ１０・・比較回路、Ｑ７、Ｑ１９、・・第２の電流源、Ｑ１１、Ｑ１３／Ｑ２０、Ｑ２１・・出力部
【図１】
2005323287.tif 000003
【図２】
2005323287.tif 000004