(57)【要約】 【課題】  伝送線のインピーダンスとパッケージ配線の相違を考慮した高精度なインピーダンス整合を容易に行なうことができる半導体装置を提供する。【解決手段】  複数の外部出力バッファ（１８ａ）を有する半導体チップ（２）と実装用回路部（３）を備える。外部出力バッファは、インピーダンス制御データ（ＣＤＡＴ）に応じて内部インピーダンスが他の外部出力バッファと共通に調整可能にされる第１出力部（３１）と、内部インピーダンスが他の外部出力バッファとは個別に調整される第２出力部（３２）とを有し、第１出力部と第２出力部は双方に共通の出力端子（５Ｇ）に並列接続される。伝送線のインピーダンスに対しては第１出力部による共通の調整、パッケージ配線の相違に対しては第２出力部による個別調整で対応することができ、外部接続端子の多端子化やパッケージ配線の不等長化によっても高精度なインピーダンス整合が容易になる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数の外部出力バッファを有する半導体チップに実装用回路部を結合した半導体装置であって、
前記外部出力バッファは、インピーダンス制御データに応じて内部インピーダンスが他の外部出力バッファと共通に調整可能にされる第１出力部と、内部インピーダンスが他の外部出力バッファとは個別に調整される第２出力部とを有し、前記第１出力部と第２出力部は双方に共通の出力端子に並列接続されることを特徴とする半導体装置。
【請求項２】
前記第１出力部は、インピーダンス制御データに応じて出力動作時の相互コンダクタンスが可変に制御されるプッシュ・プル回路であることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１出力部のプッシュ・プル回路は、前記出力端子に並列接続されオン状態でハイレベルを出力する複数の第１出力トランジスタと、前記出力端子に並列されてオン状態でローレベルを出力する複数の第２出力トランジスタとから成り、第１出力トランジスタと第２出力トランジスタは夫々制御データに応じて出力動作時にオン状態にされる数が制御されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第２出力部は、出力動作時の相互コンダクタンスが個別に調整されたプッシュ・プル回路であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第２出力部のプッシュ・プル回路は、前記出力端子に並列接続されオン状態でハイレベルを出力する第３出力トランジスタと、前記出力端子に並列接続されてオン状態でローレベルを出力する第４出力トランジスタとから成り、前記第３トランジスタ及び第４トランジスタは出力バッファ毎に個別にそのトランジスタサイズが決定されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２出力部の出力動作時におけるオン抵抗は第１補正抵抗とされ、複数の外部出力バッファの夫々の第１補正抵抗は夫々の実装用回路部における出力経路の抵抗成分のばらつきを補償するように決定されていることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記インピーダンス制御データを生成するインピーダンス制御回路を有し、
前記インピーダンス制御回路は、外付け抵抗素子に接続されて所定の分圧ノードが形成される抵抗分圧回路を有し、前記分圧ノードを挟んで外付け抵抗素子とは反対側で前記分圧ノードに接続する第２補正抵抗を有し、前記所定の分圧ノードの分圧レベルに応じてインピーダンス制御データを生成することを特徴とする請求項６記載の半導体装置。
【請求項８】
第２補正抵抗は、実装用回路部において外付け抵抗素子が接続される経路の抵抗成分と前記第１補正抵抗でばらつき補償された抵抗成分とに基づいて決定されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記半導体チップは、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極とを有し、
前記実装用回路部は、所定の前記パッド電極に接続され前記素子形成層の上に延在する導電層と、実装用端子として前記導電層に結合するバンプ電極とを有し、フリップチップとして構成されることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記半導体チップは、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極とを有し、
前記実装用回路部は、所定の前記パッド電極に接続され前記素子形成層の上に延在する導電層と、前記導電層に形成されたバンプ電極と、前記バンプ電極に接続する単層又は複層配線及びスルーホールと、所定の単層又は複層配線に接続し実装用端子とされるボール状電極とを有することを特徴とする請求項１記載の半導体装置。
【請求項１１】
複数の外部出力バッファを有する半導体チップに実装用回路部を結合した半導体装置であって、
実装用回路部は外部出力バッファに接続する配線及び外部接続端子を有し、
外部出力バッファはこれに接続する前記配線及び外部接続端子に寄生する抵抗成分に対する第１補正抵抗を有し、前記補正抵抗はそれぞれ対応する抵抗成分のばらつきを補償し、前記第１補正抵抗は外部出力動作時の相互コンダクタンスが他の出力バッファとは個別に調整されたプッシュ・プル回路によって構成されることを特徴とする半導体装置。
【請求項１２】
前記外部出力バッファは更に、インピーダンス制御データに応じて出力動作時の相互コンダクタンスが他の外部出力バッファと共通に可変制御される別のプッシュ・プル回路を有することを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記インピーダンス制御データを生成するインピーダンス制御回路を有し、
前記インピーダンス制御回路は、外付け抵抗素子に接続されて所定の分圧ノードが形成される抵抗分圧回路を有し、前記分圧ノードを挟んで外付け抵抗素子とは反対側で前記分圧ノードに接続する第２補正抵抗を有し、前記所定の分圧ノードの分圧レベルに応じてインピーダンス制御データを生成することを特徴とする請求項１２記載の半導体装置。
【請求項１４】
第２補正抵抗は、実装用回路部において外付け抵抗素子が接続される経路の抵抗成分と前記第１補正抵抗でばらつき補償された抵抗成分とに基づいて決定されていることを特徴とする請求項１３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における出力バッファの内部インピーダンスを調整する技術に関し、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）等の半導体装置におけるデータ出力バッファのインピーダンス整合に適用して有効な技術に関する。
【背景技術】
【０００２】
伝送線を介する信号反射の影響を低減するには、半導体装置の外部端子から見た内部インピーダンスを伝送線のインピーダンスに整合させる、インピーダンスマッチングを高精度に行なうことが要求される。
【０００３】
この点に関し、特許文献１では、出力バッファの駆動能力に応じて内部インピーダンスが変わるので、プッシュプル出力回路の接地電位側に複数のクランプ抵抗を並列接続して夫々半導体チップのパッド電極に引き出し、組立て時にその内の１つのパッド電極を選択して回路の接地電位に接続することによって、出力バッファの駆動能力に応じて内部インピーダンスを選択可能にする。
【０００４】
【特許文献１】特開平０５−１６６９３１号公報（図１乃至図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は半導体装置における出力バッファのインピーダンスマッチングについて検討したところ、外部接続端子の多い半導体装置では、出力バッファが同じであっても、チップの電極パッドからパッケージなどの外部接続電極（実装用電極）に至る配線長などが大きく相違するときは、出力バッファの内部インピーダンスを整合させるのに、その相違に対して個別的に対処する必要のあることが明らかにされた。例えばフリップチップの場合には表面に分散配置された外部接続電極としてのバンプ電極に再配置配線を介して半導体チップのパッド電極が接続されるから、再配置配線は等長にはならない。フリップチップを更に単層又は多層配線基板に搭載して当該配線基板のボール状電極を実装用端子とする場合にも同様にパッケージ配線を等長化することは難しい。
【０００６】
このとき、全ての出力バッファ等の内部インピーダンスを個別設定するとなると、伝送線のインピーダンスに対するマッチングとパッケージ配線の相違に対するマッチングの双方を考慮して個々の出力バッファの内部インピーダンスを全て個別に調整しなければならず、手間がかかる上に、調整ミスの虞もある。
【０００７】
本発明の目的は、伝送線のインピーダンスとパッケージ配線の相違を考慮した高精度なインピーダンス整合を容易に行なうことができる半導体装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕第１の観点による発明は、複数の外部出力バッファを有する半導体チップに実装用回路部を結合した半導体装置であって、前記外部出力バッファは、インピーダンス制御データに応じて内部インピーダンスが他の外部出力バッファと共通に調整可能にされる第１出力部（３１）と、内部インピーダンスが他の外部出力バッファとは個別に調整される第２出力部（３２）とを有し、前記第１出力部と第２出力部は双方に共通の出力端子に並列接続される。内部インピーダンスとは出力側から見たインピーダンス、即ち出力インピーダンスを意味する。
【００１１】
上記より、伝送線のインピーダンスに対しては第１出力部による共通の調整、パッケージ配線の相違に対しては第２出力部による個別調整で対応することができ、外部接続端子の多端子化やパッケージ配線の不等長化によっても高精度なインピーダンス整合が容易になる。
【００１２】
本発明の具体的な形態として、前記第１出力部は、インピーダンス制御データに応じて出力動作時の相互コンダクタンスが可変に制御されるプッシュ・プル回路である。例えば第１出力部のプッシュ・プル回路は、前記出力端子に並列接続されオン状態でハイレベルを出力する複数の第１出力トランジスタ（Ｑ１）と、前記出力端子に並列されてオン状態でローレベルを出力する複数の第２出力トランジスタ（Ｑ２）とから成り、第１出力トランジスタと第２出力トランジスタは夫々制御データに応じて出力動作時にオン状態にされる数が制御される。
【００１３】
本発明の具体的な形態として、前記第２出力部は、出力動作時の相互コンダクタンスが個別に調整されたプッシュ・プル回路である。例えば前記第２出力部のプッシュ・プル回路は、前記出力端子に並列接続されオン状態でハイレベルを出力する第３出力トランジスタ（Ｑ３）と、前記出力端子に並列接続されてオン状態でローレベルを出力する第４出力トランジスタ（Ｑ４）とから成り、前記第３出力トランジスタ及び第４出力トランジスタは出力バッファ毎に個別にそのトランジスタサイズが決定されている。
【００１４】
本発明の更に具体的な形態として、前記第２出力部の出力動作時におけるオン抵抗を第１補正抵抗として把握すると、複数の外部出力バッファの夫々の第１補正抵抗は夫々の実装用回路部における出力経路の抵抗成分のばらつきを補償するように決定されている。これにより、パッケージ配線の不等長による内部インピーダンス成分のばらつきが補償される。
【００１５】
本発明の更に具体的な形態として、前記インピーダンス制御データを生成するインピーダンス制御回路を有し、前記インピーダンス制御回路は、外付け抵抗素子に接続されて所定の分圧ノードが形成される抵抗分圧回路を有し、前記分圧ノード（Ｎｖｄ）を挟んで外付け抵抗素子とは反対側で前記分圧ノードに接続する第２補正抵抗（ＲＣｚ）を有し、前記所定の分圧ノードの分圧レベルに応じてインピーダンス制御データ（ＣＤＡＴ）を生成する。上記第２補正抵抗は、実装用回路部において外付け抵抗素子が接続される経路の抵抗成分と前記第１補正抵抗でばらつき補償された抵抗成分とに基づいて決定されている。これにより、出力バッファの内部インピーダンスは前記第１補正抵抗でばらつき補償された抵抗成分とインピーダンス制御データに応じて決定される第１出力部のオン抵抗との和となり、また、第１出力部のオン抵抗はインピーダンス制御回路の抵抗分圧回路における分圧ノードレベルに比例するから、第１補正抵抗でばらつき補償された抵抗成分の分だけ第１出力部のオン抵抗を下げるように、第２補正抵抗は分圧ノードレベルを下げる方向に作用する。したがって、出力バッファの内部インピーダンスは、見掛け上、外付け抵抗の値が指標する値、例えば外付け抵抗のｎ分の一の値に設定される。
【００１６】
本発明の更に具体的な形態では半導体装置はフリップチップとされる。すなわち、前記半導体チップは、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極とを有し、前記実装用回路部は、所定の前記パッド電極に接続され前記素子形成層の上に延在する導電層と、実装用端子として前記導電層に結合するバンプ電極とを有し、半導体装置はフリップチップとして構成される。この場合のパッケージ配線はパッド電極からバンプ電極に至る信号経路になる。
【００１７】
本発明の更に具体的な形態では半導体装置は実装用端子としてボール状電極を有する配線基板にフリップチップが搭載されて構成される。即ち、前記半導体チップは、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数のパッド電極とを有する。前記実装用回路部は、所定の前記パッド電極に接続され前記素子形成層の上に延在する導電層と、前記導電層に形成されたバンプ電極と、前記バンプ電極に接続する単層又は複層配線及びスルーホールと、所定の単層又は複層配線に接続し実装用端子とされるボール状電極とを有する。この場合のパッケージ配線はパッド電極からバンプ電極を経由してボール状電極に至る信号経路になる。
【００１８】
〔２〕第２の観点による発明は、複数の外部出力バッファを有する半導体チップに実装用回路部を結合した半導体装置であって、実装用回路部は外部出力バッファに接続する配線及び外部接続端子を有し、外部出力バッファはこれに接続する前記配線及び外部接続端子に寄生する抵抗成分に対する第１補正抵抗を有し、前記補正抵抗はそれぞれ対応する抵抗成分のばらつきを補償し、前記第１補正抵抗は外部出力動作時の相互コンダクタンスが他の出力バッファとは個別に調整されたプッシュ・プル回路によって構成される。パッケージ配線の個々の相違に対してプッシュ・プル回路のオン抵抗で調整することができる。
【００１９】
前記外部出力バッファは更に、インピーダンス制御データに応じて出力動作時の相互コンダクタンスが他の外部出力バッファと共通に可変制御される別のプッシュ・プル回路を有する。伝送線インピーダンスに対応する内部インピーダンスを全ての出力バッファに対してプッシュ・プル回路のオン抵抗で一括調整することができる。
【００２０】
前記インピーダンス制御データを生成するインピーダンス制御回路を有し、前記インピーダンス制御回路は、外付け抵抗素子に接続されて所定の分圧ノードが形成される抵抗分圧回路を有し、前記分圧ノードを挟んで外付け抵抗素子とは反対側で前記分圧ノードに接続する第２補正抵抗を有し、前記所定の分圧ノードの分圧レベルに応じてインピーダンス制御データを生成する。第２補正抵抗は、実装用回路部において外付け抵抗素子が接続される経路の抵抗成分と前記第１補正抵抗でばらつき補償された抵抗成分とに基づいて決定されている。これにより、上記同様に、出力バッファの内部インピーダンスは、見掛け上、外付け抵抗の値が指標する値、例えば外付け抵抗のｎ分の一の値に設定される。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
すなわち、伝送線のインピーダンスとパッケージ配線の相違とを考慮した高精度なインピーダンス整合を容易に行なうことができる。伝送線とのインピーダンスマッチングの精度を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
図１には本発明に係る半導体装置の一例であるＳＲＡＭがインピーダンスマッチングの構成を主体に示される。同図に示されるＳＲＡＭ１は、ＣＭＯＳ集積回路製造技術などによって単結晶シリコンのような１個の半導体基板に形成される。
【００２４】
特に制限されないが、ＳＲＡＭ１は、半導体チップ（ペレット）としてのＳＲＡＭチップ２と、ＳＲＡＭチップ２に結合される実装用回路部（以下パッケージとも称する）３とから成る。パッケージ３の詳細は後で説明するが、ここではフェースダウン実装のための構成を想定している。ＳＲＡＭチップ２は外部端子として代表的に示された複数のパッド電極５Ｆ、５Ｇ〜５Ｉを有する。パッケージ３は、ＳＲＡＭ１を実装基板（図示せず）に実装するための複数の実装用端子としての代表的に示された外部接続端子（実装用端子）６Ｆ、６Ｇ〜６Ｉを有する。パッド電極５Ｇ〜５Ｉはパッケージ３の配線を介して外部接続端子６Ｇ〜６Ｉに接続され、外部接続端子６Ｇ〜６Ｉはデータ出力端子とされる。外部接続端子６Ｇ〜６Ｉは代表的に示されたデータバス線ＬＮ１〜ＬＮ３を介してマイクロプロセッサ９のデータ入力端子に結合される。
【００２５】
ＳＲＡＭチップ２には外部出力バッファとして代表的に３個のデータ出力バッファ１８ａ〜１８ｃが示される。データ出力バッファ１８ａ〜１８ｃの出力端子は前記パッド電極５Ｇ〜５Ｉに接続される。前記データ出力バッファ１８ａ〜１８ｃは、インピーダンス制御データＣＤＡＴに応じて内部インピーダンスが他の外部出力バッファと共通に調整可能にされる第１出力部３１と、内部インピーダンスが他の外部出力バッファとは個別に調整される第２出力部３２とを有し、前記第１出力部３１と第２出力部３２は双方に共通の出力端子に並列接続される。内部インピーダンスとは出力側から見たインピーダンス、即ち出力インピーダンスを意味する。前記インピーダンス制御データＣＤＡＴはインピーダンス制御回路（ＩＣＴＲ）３５が生成する。インピーダンス制御データＣＤＡＴは外部接続端子６Ｆに接続された外付け抵抗素子３６の抵抗値などに基づいて決定される。例えばデータバス線ＬＮ１〜ＬＮ３の伝送線インピーダンスもしくは特性インピーダンスがＲＱ／Ｎのとき、外付け抵抗素子３６の抵抗値をＲＱに設定することにより、データ出力バッファ１８ａ〜１８ｃの内部インピーダンスがＲＱ／Ｎになるようにされている。
【００２６】
上記より、伝送線のインピーダンスに対しては第１出力部３１による共通の調整、パッケージ配線即ちパッケージ上の配線抵抗や寄生容量並びにインダクタンス成分等の相違に対しては第２出力部３２による個別調整で対応することができ、外部接続端子の多端子化やパッケージ配線の不等長化によっても伝送線インピーダンスに対してデータ出力バッファを高精度にインピーダンス整合させることが容易になる。
【００２７】
図２にはデータ出力バッファ１８ａの一例が示される。データ出力バッファ１８ａはプリバッファ３３，３４、第１出力部３１及び第２出力部３２を有する。前記第１出力部３１は、インピーダンス制御データＣＤＡＴ（ＣＤＡＴｐ，ＣＤＡＴｎ）に応じて出力動作時の相互コンダクタンスが可変に制御されるプッシュ・プル回路とされ、例えば、前記出力端子５Ｇに並列接続されオン状態でハイレベルを出力する複数のｐチャンネル型の第１出力ＭＯＳトランジスタ（第１出力トランジスタ）Ｑ１と、前記出力端子５Ｇに並列されてオン状態でローレベルを出力する複数のｎチャンネル型の第２出力ＭＯＳトランジスタ（第２出力トランジスタ）Ｑ２とから成る。
【００２８】
前記第２出力部３２は、出力動作時の相互コンダクタンスが他の第２出力部３２とは個別に調整されたプッシュ・プル回路とされ、例えば、前記出力端子５Ｇに並列接続されオン状態でハイレベルを出力するｐチャンネル型の第３出力ＭＯＳトランジスタＱ３（第３出力トランジスタ）と、前記出力端子５Ｇに並列接続されてオン状態でローレベルを出力するｎチャンネル型の第４出力ＭＯＳトランジスタＱ３４（第４出力トランジスタ）とから成る。
【００２９】
前記インピーダンス制御データＣＤＡＴはＣＤＡＴｐとＣＤＡＴｎから成る。ｐチャンネル型ＭＯＳトランジスタ用のインピーダンス制御データＣＤＡＴｐは第１出力ＭＯＳトランジスタＱ１用とされ、ｎチャンネル型ＭＯＳトランジスタ用のインピーダンス制御データＣＤＡＴｎは第２出力ＭＯＳトランジスタＱ２用とされ、前記制御データＣＤＡＴｐはプリバッファ３３に、前記制御データＣＤＡＴｎはプリバッファ３４に供給される。プリバッファ３３は制御データＣＤＡＴｐのビット数に応ずる個数のナンドゲートＮＡＮＤと１個のインバータＩＶａを有する。ナンドゲートＮＡＮＤの一方の入力端子には制御データＣＤＡＴｐの対応ビットが個別に供給され、他方の入力端子にはリードデータＲＤが共通に供給される。プリバッファ３４は制御データＣＤＡＴｎのビット数に応ずる個数のノアゲートＮＯＲと１個のインバータＩＶｂを有する。ノアゲートＮＯＲの一方の入力端子には制御データＣＤＡＴｎの対応ビットが個別に供給され、他方の入力端子にはリードデータＲＤが共通に供給される。これにより、ＲＤ＝１によるハイレベル出力動作ではオン状態にされる第１出力ＭＯＳトランジスタＱ１の個数は制御データＣＤＡＴｐの論理値“１”のビット数に応ずる個数とされる。また、ＲＤ＝０によるローレベル出力動作ではオン状態にされる第２出力ＭＯＳトランジスタＱ２の個数は制御データＣＤＡＴｎの論理値“０”のビット数に応ずる個数とされる。出力動作時にオン状態にされるＭＯＳトランジスタの数に応じて第１出力部３１のオン抵抗が決まる。
【００３０】
第２出力部３２の第３出力ＭＯＳトランジスタＱ３にはインバータＩＶａの出力が並列に供給され、第４出力ＭＯＳトランジスタＱ４にはインバータＩＶｂの出力が並列に供給される。これにより、第２出力部３２のオン抵抗は出力バッファ毎に個別にそのトランジスタサイズ、要するにＭＯＳトランジスタＱ３，Ｑ４の並列配置個数によって決定されている。
【００３１】
前記第２出力部３２の出力動作時におけるＭＯＳトランジスタＱ３，Ｑ４のオン抵抗を第１補正抵抗として把握すると、複数のデータ出力バッファ１８ａ〜１８ｃの夫々の第１補正抵抗は夫々のパッケージ３における出力経路の抵抗成分のばらつきを補償するように決定されている。これにより、パッケージ配線の不等長による内部インピーダンス成分のばらつきが補償される。
【００３２】
図３にはインピーダンス制御回路３５の具体例が示される。インピーダンス制御回路３５は、可変抵抗回路３７、電圧比較器３８、及び制御回路３９を有する。可変抵抗回路３７は並列接続された複数個のｐチャンネル型ＭＯＳトランジスタＱ５によって構成される。電源電圧ＶＤＤから可変抵抗回路３７、端子５Ｆ，６Ｆ、外付け抵抗素子３６を介して回路の接地電圧ＶＳＳに至る経路は所定の分圧ノードＮｖｄを有する抵抗分圧回路とみなされる。前記分圧ノードＮｖｄを挟んで外付け抵抗素子３６とは反対側で前記分圧ノードＮｖｄに接続する第２補正抵抗ＲＣｚを有する。電圧比較器３８は分圧ノードＮｖｄのレベルを参照電位ＶＤＤ／２と比較する。制御回路３９はその比較結果に応じて可変抵抗回路３７のオン抵抗を選択信号ＳＧPで選択し、分圧ノードＮｖｄのレベルが参照電位ＶＤＤ／２に等しくなるように制御する。
【００３３】
この例では選択信号ＳＧPのビット列がインピーダンス制御データＣＤＡＴｐとされる。更に可変抵抗回路３７と同じ可変抵抗回路３７Ａとこれに直列された可変抵抗回路３７Ｂが設けられ、その接続ノード（第２分圧ノード）の電位が電圧比較器３８Ａにより参照電位ＶＤＤ／２と比較される。制御回路３９Ａはその比較結果に基づいて第２分圧ノードの電圧が参照電位ＶＤＤ／２に一致するように可変抵抗回路３７Ｂのオン抵抗を複数ビットの制御信号ＳＧＮで制御する。これによって制御回路３９Ａはその時の制御信号ＳＧＮにしたがってｎチャンネル型ＭＯＳトランジスタ用のインピーダンス制御データＣＤＡＴｎを生成する。
【００３４】
望ましい形態では、前記可変抵抗回路３７は第１出力回路部３１のｐチャンネル型ＭＯＳトランジスタＱ１による回路のレプリカ回路として構成される。前記可変抵抗回路３７Ｂは第１出力回路部３１のｎチャンネル型ＭＯＳトランジスタＱ２による回路のレプリカ回路として構成される。Ｑ５のトランジスタサイズはＱ１の１／Ｎ（可変抵抗回路３７Ｂのｎチャンネル型ＭＯＳトランジスタのタサイズはＱ２の１／Ｎ）、例えば１／５とされる。仮に、分圧ノードＮｖｄを挟んでＶＳＳ側の抵抗成分が外付け抵抗素子３６だけ、ＶＤＤ側の抵抗成分が可変抵抗回路３７だけとすると、可変抵抗回路３７の抵抗値は外付け抵抗素子３６と同じとされ、この時のインピーダンス制御データＣＤＡＴｐ又はＣＤＡＴｎを受ける第１出力部のオン抵抗はその１／５に制御される。このような理想状態であれば、データ出力バッファが接続するデータ信号線の伝送インピーダンスの５倍の抵抗値の外付け抵抗３６を端子に接続すればよい。実際には、パッケージ３のデータ出力用配線には無視し得ない抵抗成分が有り、しかもパッケージ３のデータ出力用配線は非等長であることから、そのような抵抗成分には無視し得ないばらつきがある。前述の如く、前記第２出力部３２の出力動作時におけるオン抵抗を第１補正抵抗として把握するとき、複数の外部出力バッファの夫々の第１補正抵抗をパッケージ上の夫々も出力経路における抵抗成分のばらつきを補償するように決定することにより、パッケージ配線の不等長による内部インピーダンス成分のばらつきは解消される。ばらつきは解消されても複数の外部出力バッファのパッケージ上における夫々の出力経路にはほぼ一定の抵抗成分は残存する。また、インピーダンス制御回路３５側のパッケージ上の抵抗分圧経路にもパッケージ配線による不所望な抵抗成分が存在する。双方の抵抗成分による影響をキャンセルするように前記第２補正抵抗ＲＣｚの値を決めればよい。
【００３５】
図４にはデータ出力回路と抵抗分圧回路に存在する抵抗成分を代表させて示す。ＲＣ０〜ＲＣ３５は第１出力回路に固有の第１補正抵抗を意味する。ＱＲ０〜ＱＲ３５は不等長配線などに起因するパッケージ抵抗である。第１補正抵抗はパッケージ抵抗のばらつきを補償するものであるから、夫々のデータ出力回路において第１補正抵抗とパッケージ抵抗の合成抵抗値はほぼ一致する。ほぼ一致する合成抵抗値を便宜上抵抗Ｒ３とする。
【００３６】
図５には図４の構成における出力インピーダンスの計算式が示される。図５においてＲＱは外付け抵抗素子３６の抵抗値、抵抗分圧回路（レプリカ回路）側のパッケージ抵抗Ｒｚの抵抗値をＲ２、第２補正抵抗ＲＣｚの抵抗値をＲ１、可変抵抗回路３７の抵抗値をＺ、データ出力バッファにおける第１出力部３１のオン抵抗をＺ０とする。Ｒ３は前述の通りである。そうすると、電圧比較の参照電位がＶＤＤ／２であるから、Ｚ＋Ｒ１＝ＲＱ＋Ｒ２の関係を満足する。レプリカ回路の特性は例えばＺ０＝Ｚ／５とする。出力バッファの出力インピーダンス（出力Ｚ）は、出力Ｚ＝Ｚ０＋Ｒ３となり、これを整理すると、出力Ｚ＝ＲＱ／５＋（５×Ｒ３＋Ｒ２−Ｒ１）／５となる。よって、Ｒ１＝５×Ｒ３＋Ｒ２と設定することにより、誤差を無くすることができる。
【００３７】
図６の比較例の如く第１補正抵抗及び第２補正抵抗を設けない場合には、図５の比較例の欄に示されるように、出力バッファの出力インピーダンス（出力Ｚ）には、キャンセルすることができない誤差Ｒ２＋５×Ｒ３／５が残ってしまう。
【００３８】
前記第２補正抵抗ＲＣｚはポリシリコン抵抗または拡散抵抗で構成することが望ましい。出力回路、レプリカ回路には大きな電流を流す為、銅やアルミニウムなどの配線抵抗にすると配線幅をマイグレーション基準によって太くしなければならず、面積の増大にもつながって、不都合である。抵抗値Ｒ１は各出力バッファに同じように作用することになるから、前述の如く、出力回路の第１補正抵抗についてはパッケージ抵抗と出力バッファの内部抵抗の合成抵抗が各出力端子でほぼ同じになるように抵抗値を決定することが必要である。
【００３９】
図７には第２補正抵抗ＲＣｚの抵抗値Ｒ１を決定するための構成が例示される。第１スルーホールの位置をずらすことによって抵抗値を変更する。これによれば、第１スルーホールのマスク１層の変更で抵抗値を変えることができる。これにより修正時の変更層を抑える事ができる。
【００４０】
図８には第２出力部３２を構成するＭＯＳトランジスタのサイズ比が例示される。代表的にｎチャンネル型ＭＯＳトランジスタ側に例示されるように、複数個のＭＯＳトランジスタＱ４のサイズを夫々変えて利用してもよい。ｐチャンネル型ＭＯＳトランジスタＱ３も同様である。
【００４１】
図９には補正抵抗の抵抗値決定処理フローの概略が示される。ＢＧＡ基板設計のようなパッケージの基板設計が行なわれ、その後、ＷＰＰレイアウト設計などの内部設計に入る。したがて、基板設計時に各端子のインピーダンス値を算出し、それを元に、図５で説明した誤差をキャンセルするように補正抵抗値を算出して、内部設計段階で抵抗値の調整を図ればよい。
【００４２】
図１０にはＳＲＡＭチップ２のパッド電極面の平面的な構成がフリップチップのような構造で示される。５Ｇ等の前記パッド電極は小さな四角形状で図示されチップの中央部に配置されている。ＳＲＡＭチップ２の表面にはパッド電極（参照符号５はパッド電極を総称する）を露出させて絶縁膜で覆われ、その上に、比較的大きな多数のバンプ電極（参照符号４４はバンプ電極を総称する）が広範囲に配置され、対応するパッド電極５とバンプ電極４４が再配置配線（参照符号４５は再配置配線を総称する）で接続されるというフリップチップ構造が形成されている。同心円で示される記号の内側の小円はバンプ電極４４を意味し、外側の大円は再配置配線４５の端部に形成されたバンプ電極載置用のバンプランド（参照符号４６はバンプランドを総称する）である。
【００４３】
図１１にはＳＲＡＭの縦断面構造が例示される。ＳＲＡＭチップ２に対してパッケージ３はフリップチップのフェースダウン実装用構造３Ａと多層配線基板と３Ｂから成る。
【００４４】
ＳＲＡＭチップ２は単結晶シリコンのような半導体基板にＳＲＡＭを構成するための回路素子が形成され、回路素子に接続するパッド電極５が表面に露出されている。パッド電極５はボンディングパッドのように小面積で高密度に配置されている。パッド電極５には再配置配線４５の一端が結合されその他端部がチップ上に分散され、再配置配線４５の他端のバンプランド４６にバンプ電極４４がアレイ状に配置され（エリアアレイ状に配置し）、エリアアレイ状に配置されたバンプ電極４４が絶縁膜４７から露出させて構成される。これにより、パッド電極５よりも大きな間隔でバンプ電極４４が配置され、フェースダウン実装が容易になる。
【００４５】
多層配線基板３Ｂは相互に絶縁されたＬ１〜Ｌ４の４層の導電層を有する。導電層Ｌ３は電源電圧ＶＤＤが供給される電源プレーンを構成し、導電層Ｌ２は回路の接地電位ＶＳＳが供給されるグランドプレーンを構成する。導電層Ｌ１，Ｌ４が配線層として利用される。導電層Ｌ１とＬ４の接続はスルーホール４８を介して行なわれる。導電層Ｌ１はバンプランド４９を介して所定のバンプ電極４４等に接続される。導電層Ｌ４はボールランド５０を介して所定のボール状電極５１等に接続される。
【００４６】
図１２は図１０に重ねられる導電層Ｌ１内部の配線経路を例示する。図１３は同じく図１２に重ねられる導電層Ｌ４内部の配線経路を例示する。図１０のパッド電極Ａ１からバンプ電極Ａ２、図１２のバンプランドＡ３からスルーホールＡ４、図１３のスルーホールＡ４からボール状電極Ａ５に至る経路が最短のパッケージ配線の経路である。図１０のパッド電極Ｂ１からバンプ電極Ｂ２、図１２のバンプランドＢ３からスルーホールＢ４、図１３のスルーホールＢ４からボール状電極Ｂ５に至る経路は最長のパッケージ配線の経路である。斯様にパッケージ配線には大きな長短があり、抵抗成分にも大きな差がある。
【００４７】
図１４には本発明に係る半導体装置の一例であるＳＲＡＭの全体を詳細に示す。同図に示されるＳＲＡＭ１は、ＣＭＯＳ集積回路製造技術などによって単結晶シリコンのような１個の半導体基板に形成される。
【００４８】
特に制限されないが、ＳＲＡＭ１は、半導体チップ（ペレット）としてのＳＲＡＭチップ２と、ＳＲＡＭチップ２に結合される実装用回路部（以下パッケージとも称する）３とから成る。パッケージ３の詳細は後で説明するが、ここではフェースダウン実装のための構成を想定している。ＳＲＡＭチップ２は外部端子として代表的に示された複数のパッド電極５Ａ〜５Ｇを有する。パッケージ３は、ＳＲＡＭ１を実装基板（図示せず）に実装するための複数の実装用端子としての外部接続端子（実装用端子）６Ａ〜６Ｇを有する。パッド電極５Ａ〜５Ｇはパッケージ３の配線を介して外部接続端子６Ａ〜６Ｇに接続する。外部接続端子６Ａ〜６Ｇに夫々示されたＡＤは入力アドレス信号、ＤＴは書き込みデータ、ＫＫ，／ＫＫは内部動作用クロック、ＣＫはデータ出力用クロック、ＺＱは外付け抵抗接続端子、ＱＤは読み出しデータを意味する。尚、記号／はそれが付された信号が反転信号であることを意味する。
【００４９】
ＳＲＡＭチップ２には代表的に一つのスタティックメモリセル（ＭＣ）８が示され、その選択端子がワード線ＷＬに、データ入出力端子は相補ビット線ＢＬ，／ＢＬに接続される。実際は多数のメモリセルがマトリクス配置されてメモリセルアレイを構成している。ワード線ＷＬはアドレスデコーダ（ＤＥＣ）１０により選択される。アドレス信号ＡＤは端子６Ａよりバッファ７Ａに入力され、クロックＫＫ，／ＫＫに同期してアドレスラッチ（ＡＬ）１１Ａ，１１Ｂ，１１Ｃにラッチされ、セレクタ（ＳＥＬ）１２で選択されてアドレスデコーダ１０に入力されてデコードされる。アドレスラッチ１１Ｃはバーストアクセスに利用するプリセット付きのアドレスカウンタ機能を有する。相補ビット線ＢＬ，／ＢＬにはセンスアンプ（ＳＡ）とライトアンプ（ＷＡ）を有するアンプ回路１３が接続される。書き込みデータＤＴは端子６Ｂよりバッファ７Ｂに入力され、クロックＫＫ，／ＫＫに同期してデータラッチ（ＤＬ）１４Ａ，１４Ｂにラッチされ、アンプ回路１３に入力され、そのライトアンプが書込みデータにしたがって相補ビット線ＢＬ，／ＢＬを駆動する。メモリセル８から相補ビット線ＢＬ，／ＢＬに読み出されたデータはアンプ回路１３のセンスアンプで増幅され、データラッチ１５を介してセレクタ１６で選択され、データラッチ（ＤＬ）１７Ａ，１７Ｂ、出力バッファ１８を介して端子６Ｇから出力される。直前に書き込まれたデータに対する読み出しアクセスの指示が有ったときは、データラッチ１４Ｂの出力をセレクタ１６で選択して外部に出力する。７Ｃ〜７Ｅはクロックバッファである。遅延ループロック（ＤＬＬ）回路２０は端子６Ｇからのデータ出力タイミングをクロックＣＫに同期させる遅延クロックＤＣＫを生成する。遅延クロックはバーストコントローラ（ＢＣＴＲ）２１を介してデータラッチ１７Ｂのラッチタイミングを制御して、データ出力タイミングを決定する。インピーダンス制御回路（ＩＣＴＲ）２３は端子６Ｆに接続される外付け抵抗の抵抗値に従って出力バッファ１８のインピーダンスを制御するインピーダンスコードを生成する。インピーダンスコードは制御ラッチ２４Ａ，２４Ｂを介して複数ビットの出力バッファ１８回路に供給され、その出力インピーダンスが制御される。出力インピーダンスの制御はプッシュ・プル出力回路のオン抵抗の設定制御として行なう。データフィードバック回路（ＤＦＢ）２５はデータラッチ１７Ｂの出力レベルを参照し、出力動作とは逆極性側の出力トランジスタのオン抵抗の設定を行なうようにする。出力動作と同じ極性側の出力トランジスタのオン抵抗の設定を出力動作に並行して行なわないので、オン抵抗の設定変更動作中に出力レベルが不所望に変動する虞を未然に防止することができる。出力バッファ１８回路に対する出力インピーダンスの制御は端子６Ｇが接続されるデータ伝送経路の特性インピーダンスとのインピーダンスマッチングを行なうためである。
【００５０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５１】
例えば半導体装置はＳＲＡＭに限定されず、シンクロなるＤＲＡＭなど他のクロック同期メモリであってもよい。更にマイクロコンピュータやその他システムオンチップのデータ処理ＬＳＩであってもよい。パッケージに用いる配線基板は多層配線基板に限定されず単層配線基板であってもよい。また、半導体装置に搭載される半導体集積回路は１個に限定されず、マルチチップ構造であってもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る半導体装置の一例であるＳＲＡＭをインピーダンスマッチングの構成を主体に示すブロック図である。
【図２】データ出力バッファの一例を示す論理回路図である。
【図３】インピーダンス制御回路の具体例を示す回路図である。
【図４】データ出力回路と抵抗分圧回路に存在する抵抗成分を代表させて示した説明図である。
【図５】図４の構成における出力インピーダンスの計算方法を示す説明図である。
【図６】第１補正抵抗及び第２補正抵抗を設けない場合の比較例に係るデータ出力回路と抵抗分圧回路に存在する抵抗成分を代表させて示した説明図である。
【図７】第２補正抵抗ＲＣｚの抵抗値Ｒ１を決定するための構成を例示する説明図である。
【図８】第２出力部を構成するＭＯＳトランジスタのサイズ比を例示する説明図である。
【図９】補正抵抗の抵抗値決定処理フローの概略を示す説明図である。
【図１０】ＳＲＡＭチップのパッド電極面の平面的な構成をフリップチップのような構造で示す平面図である。
【図１１】ＳＲＡＭの縦断面構造を例示する断面図である。
【図１２】図１０に重ねられる導電層Ｌ１内部の配線経路を例示する平面図である。
【図１３】図１２に重ねられる導電層Ｌ４内部の配線経路を例示する平面図である。
【図１４】本発明に係る半導体装置の一例であるＳＲＡＭの全体を詳細に示すブロック図である。
【符号の説明】
【００５３】
１  ＳＲＡＭ（半導体装置）
２  ＳＲＡＭチップ（半導体チップ）
３  パッケージ（実装用回路部）
５Ｇ〜５Ｉ  
６Ｇ〜６Ｉ  
１８ａ〜１８ｃ  データ出力バッファ
３１  第１出力部
３２  第２出力部
３５  インピーダンス制御回路
ＣＤＡＴ（ＣＤＡＴｐ，ＣＤＡＴｎ）  インピーダンス制御データ
３６  外付け抵抗
ＬＮ１〜ＬＮ３  データバス線
Ｑ１  第１出力ＭＯＳトランジスタ
Ｑ２  第２出力ＭＯＳトランジスタ
Ｑ３  第３出力ＭＯＳトランジスタ
Ｑ４  第４出力ＭＯＳトランジスタ
ＲＤ  リードデータ
ＲＣｚ  第２補正抵抗
３７  可変抵抗回路
３８  電圧比較器
Ｎｖｄ  分圧ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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