(57)【要約】【課題】装置の構成がシンプルでかつ、精度および信頼性の高い周波数検出装置を提供する。【解決手段】周期性を持った波形の周期を測定し、その逆数をカウンタ演算器１１０と、シフト除算桁数演算器１２０と、シフト演算器１３０と、商シフト数演算器１４０と、被除数演算器１５０と、除算演算器１６０と、商シフト演算器１７０とを用い、前記除算演算器１６０を１ビットづつ演算する非回復形除算回路で構成して周波数を出力する。【選択図】図１
2005233834.tif 000002
【特許請求の範囲】
【請求項１】
周期性を有する信号（ａ）を入力し、その入力信号の周期（ｂ）を測定して出力するカウンタ演算器と、
前記周期（ｂ）を入力し、当該周期（ｂ）の最上位ビット（ｂｎ：符号ビット）を除いた上位ビット（ｂｎ−１）から最初に１となっているビット以下を全て１とし、最上位ビットを除いた上位からの桁数と下位からの桁数が一致する各ビットを全て入れ替えて、除算桁数（ｃ）を出力するシフト除算桁数演算器と、
前記周期（ｂ）を入力し、符号ビットである最上位ビット（ｅｎ）が０、符号ビットを除く最上位ビット（ｅｎ−１）が１となるまで周期（ｂ）をシフト演算し、除数（ｅ）として出力するシフト演算器と、
前記除算桁数（ｃ）を入力し、当該除算桁数（ｃ）の最上位ビット（ｃｎ：符号ビット）を除いたビットを全加算器に入力して演算することにより加算された値を商シフト数（ｇ）として出力する商シフト数演算器と、
求めたい上限周波数および当該上限周波数における周期（ｂ）の積を演算して被除数（ｆ）として出力する被除数演算器と、
前記除算桁数（ｃ）、前記除数（ｅ）および前記被除数（ｆ）を入力して商（ｈ）を演算し出力する除算演算器と、
前記商（ｈ）および商シフト数（ｇ）を入力して周波数出力（ｉ）を演算し出力する商シフト演算器とを備え、
前記除算演算器を１ビットづつ演算する非回復形除算回路で構成したことを特徴とする周波数検出装置。
【請求項２】
前記カウンタ演算器の前段に、周期性を有する入力信号の周波数を任意に指定した数だけ分周する分周器を設け、かつ前記分周器により分周指定された数だけ前記被除数演算器から出力される被除数を大きくする被除数設定器を設けたことを特徴とする請求項１記載の周波数検出装置。
【請求項３】
周期性を有する信号を入力し、その入力信号が予め定められた時間以上入力されない場合動作して、周波数出力をゼロにするタイマー演算器を設けたこと特徴とする請求項１記載の周波数検出装置。
【請求項４】
前記カウンタ演算器の前段に、周期性を有する入力信号の検出可能電圧設定値を切り替える手段を設け、前記周期性を有する入力信号が前記検出可能電圧設定値を超えた場合のみ、前記カウンタ演算器で入力信号の周期を測定するようにしたことを特徴とする請求項１記載の周波数検出装置。
【請求項５】
前記商シフト演算器の演算結果を入力し、前記周期性を有する入力信号が予め設定されている測定範囲を超えているか否か判別し、測定範囲を超えていると判別した場合、検出可能範囲の上限値に前記商シフト演算器の出力を固定する最大値検出器を設けたことを特徴とする請求項１記載の周波数検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は正弦波、方形波、のこぎり波等の周期性を有する入力波形の周期を測定し、その逆数を求めて周波数を検出するようにした周波数検出装置に関する。
【背景技術】
【０００２】
従来、周期性を有する入力波形の周波数（回転数）検出方法には、回転体の回転数に比例して発生するパルス列をマイクロコンピュータに入力して検出する方式（例えば、特許文献１参照）や、回転体に取り付けたセンサー、高周波発振器、分周器、分周値設定器、カウンタ等からなる回路により回転数を検出する方式（例えば、特許文献２参照）など多種多様の発明がなされているが、これらの検出方式とは異なる方式として、周波数の周期をタイマーで計測し、その逆数を算出して周波数を検出する方法もある。この逆数の算出方法として非回復型除算方法がある。なお、この非回復型除算方法自体は周知の技術であり、例えば、非特許文献１にその原理が記載されている。
【０００３】
以下、非回復型除算回路について、図１６、図１７、図１８および図１９を用いて簡単に説明する。図１６は全加算器（Full Adder）７０１と称する加算器のロジック回路図であり、図中、Ａ，ＢおよびＣは周期性を有する入力信号、Ｃ０およびＳは演算結果としての出力信号である。また、１３１−１〜１３１−３は２つづつ入力信号の論理積を演算する論理積演算器（アンド回路）、７１２−１〜７１４−３は３つの入力信号のうち２つの入力信号を反転演算器（ノット回路）１３３−１〜１３３−４を介して反転して入力する論理積演算器である。７１４−４は３つの入力信号をそのまま論理積演算する論理積演算器である。そして７１４、７１５はそれぞれ論理積演算器１３１−１〜１３１−３の出力の論理和演算を行う論理和演算器（オア回路）、論理積演算器７１２−１〜７１４−４の出力の論理和演算を行う論理和演算器である。  
このように構成された全加算器７０１によれば、出力信号Ｃ０およびＳを加算することにより、入力信号Ａ、ＢおよびＣを全て加算した演算結果が得られる。
【０００４】
図１７は、図１６の全加算器（ＦＡ）７０１と排他的論理和（EX-OR）とを組み合せて構成したＣＡＳ（Controlled Adder／Subtract Cell）７０２の回路図である。さらに、図１８はこのＣＡＳ７０２を複数個用いて除算を高速に実行させる配列除算器の一例を示す図である。このＣＡＳを用いた回路で扱える数字は、符号付の正の整数のみで、除算には除数d、被除数ｎのビットに合わせたＣＡＳを準備する必要がある。
【０００５】
例えば、図１８において被除数を４２（2進法；0101010）（図中符号；n0〜n6）、除数を６（2進法；0110）（図中符号；d0〜d3）とすると、商は７（2進法；0111）（図中符号；q0〜q3）となる。図１８の回路の符号n0〜n6、d0〜d3、q0〜q3に上述した実際の数字（被除数； 0101010、除数；0110、商； 0111）を当てはめてみると図１９のように表わすことができる。非回復型除算器では、余りが負になった場合は、回復動作を実行しないで、右に1ビットシフトした除数を加算する。右に1ビットシフトするということは、数値を1／2にするということである。
【０００６】
したがって、この加算は、非回復型除算で減算前のデータに回復するための除数の加算と、除数を１ビット右にシフトして減算する動作を連続して実行することと等価である。余りが正の場合は除数を右１ビットシフトして減算する。  
なお、この説明は前記非特許文献１の内容を簡略化して記載している。
【特許文献１】特公平６−１２７９号公報
【特許文献２】特開平５−１５７７５４号公報
【非特許文献１】原田  豊著、「論理回路と計算機ハードウェア」、丸善株式会社、平成10年２月、ｐ．８６−９１。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
除算演算は計算機および計算用のソフトウェアであれば容易に実現できる。しかし、ソフトウェアを使用するためには、CPU（中央処理装置）やOS（オペレーティングシステム）が必要となり、装置の構成は複雑となる。また、除算回路を演算するビット数が決まっている場合は、非回復型除算回路をそのまま使用すれば、容易に除算回路を実現できるが、演算するビット数は通常可変であり、そのままでは対応できない。また、ある程度の精度が必要である場合、例えば、１６ビットの倍の精度の３２ビットで除算を行う場合、非回復型除算回路をそのまま使用すると、大規模な回路構成となってしまう。  
そこで、本発明の目的は上記従来技術の欠点に鑑みなされたもので、装置の構成がシンプルでかつ、精度および信頼性の高い周波数検出装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、請求項１に係る周波数検出装置の発明は、周期性を有する信号を入力し、その入力信号の周期を測定して出力するカウンタ演算器と、前記周期を入力し、当該周期の最上位ビットを除いた上位ビットから最初に１となっているビット以下を全て１とし、最上位ビットを除いた上位からの桁数と下位からの桁数が一致する各ビットを全て入れ替えて、除算桁数を出力するシフト除算桁数演算器と、前記周期を入力し、符号ビットである最上位ビットが０、符号ビットを除く最上位ビットが１となるまで周期をシフト演算し、除数として出力するシフト演算器と、前記除算桁数を入力し、当該除算桁数の最上位ビット（符号ビット）を除いたビットを全加算器に入力して演算することにより加算された値を商シフト数として出力する商シフト数演算器と、予め定めた上限周波数および当該上限周波数における周期の積を演算して被除数として出力する被除数演算器と、前記除算桁数前記除数および前記被除数を入力して商を演算し出力する除算演算器と、前記商および商シフト数を入力して周波数出力を演算し出力する商シフト演算器とを備え、前記除算演算器を１ビットづつ演算する非回復形除算回路で構成したことを特徴とする。
【発明の効果】
【０００９】
本発明による周波数検出装置は、周期性を有する入力波形の周期を測定し、その逆数をカウンタ演算器、シフト除算桁数演算器、シフト演算器、商シフト数演算器、被除数演算器、除算演算器および商シフト演算器とからなる構成要素のうち、前記除算演算器を１ビットづつ演算する非回復形除算回路で構成したことにより、シンプルで高精度な周波数を出力する機能を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について図面を参照して説明する。なお、各実施例を通して共通部分には同一符号を付けて、重複する説明は避けるものとする。
【００１１】
（実施例１）
図１は本発明の実施例１に関わる周波数検出装置の構成図である。  
図１を参照して周波数検出装置の概念構成について説明する。１１０は周期性のある周波数信号ａを入力し、周期ｂを出力するカウンタ演算器、１２０は前記周期ｂを入力し、除算桁数ｃを出力する除算桁数演算器、１３０は前記周期ｂを入力し、除数ｅを出力するシフト演算器である。１４０は前記除算桁数ｃを入力し、商シフト数ｇを出力する商シフト数演算器、１５０は被除数ｆを出力する被除数演算器、１６０は前記除算桁数ｃ、前記除数ｅおよび被除数ｆを入力して商ｈを出力する除算演算器である。また、１７０は前記商シフト数ｇおよび商ｈを入力し、周波数出力ｉを出力する商シフト演算器である。
【００１２】
以下、カウンタ演算器１１０から商シフト演算器１７０までを図２乃至図１１を参照して詳細に説明する。  
まず図２を参照してカウンタ演算器１１０について説明する。図２（Ａ）はカウンタ演算器１１０の概念図、図２（Ｂ）は入出力波形図である。カウンタ演算器１１０は周期性を有する周波数（図では正弦波）信号ａを入力し、この入力周波数信号ａの１周期（Ｔ）が１パルスとなるように例えばゼロクロスの立ち上がり時点から次の立ち上がり時点までの期間を１つのパルスとするような信号処理を行い、かつ１パルスの時間（周期Ｔ）を基準クロックパルスで測定することにより、周期ｂの信号として出力する。
【００１３】
次に、図３を参照して除算桁数演算器１２０について説明する。図３（Ａ）は除算桁数演算器１２０の概念図であり、図３（Ｂ）は詳細構成図である。図３（Ｂ）において、１２１−１、１２１−２、…、１２１−ｎ−２、１２１−ｎ−１は論理和演算器である。カウンタ演算器１１０から出力された周期ｂの最上位ビットｂｎ（符号ビット）を除いた最上位ビットｂｎ−１をｃ０として出力するとともに、当該最上位ビットｂｎ−１およびその次の上位のビットｂｎ−２の論理和を論理和演算器１２１−ｎ−１で演算して演算結果ｃ１を得る。その後この論理和演算結果ｃ１と次の位のビットｂｎ−３との論理和を論理和演算器１２１−ｎ−２で演算して演算結果ｃ２を得、さらにこの演算結果ｃ２を次の位のビットとの論理和演算を行うようにして、以下同様にビットｂ０まで上位のビットの論理和と下位のビットとを論理和演算器に入力するように構成したことにより、最初に１となっているビット以下を全て１となるようにする。この結果、入力した周期ｂ（ｂｎ、ｂｎ−、ｂｎ−２、ｂｎ−３、…ｂ１、ｂ０）の最上位ビットｂｎを除いた上位ビットｂｎ−１から下位ビットｂ０までの桁数と下位からの桁数が一致する各ビットｂｎ−１、ｂｎ−２、ｂｎ−３、…ｂ１、ｂ０をそれぞれｃ０、ｃ１、ｃ２、…、ｃｎ−２、ｃｎ−１に全て入れ替えて、除算桁数ｃ（ｃ０、ｃｎ−１、ｃ２、・・・ｃｎ−２、ｃｎ−１、ｃｎ）を出力する。
【００１４】
この除数桁数ｃ（ｃ０、ｃ１、ｃ２、・・・、ｃｎ−２、ｃｎ−１、ｃｎ）は非回復型除算の実行桁数を決定するために使用される。例えば、周期ｂが７ビットで、ｂが0000110（＝６）のとき、除算桁数ｃは1111000となる。なお、除算は符号付で行われるため、符号ビットは無条件に１とし除算を実行する桁数は４桁となる。
【００１５】
さらに、図４を参照してシフト演算器１３０について説明する。図４（Ａ）はシフト演算器１３０の概念図であり、図４（Ｂ）は詳細構成図である。図４（Ｂ）において、シフト演算器１３０は周期ｂを入力し、符号ビットである最上位ビット（ｅｎ）が０、符号ビットを除く最上位ビット（ｅｎ−１）が１となるまで周期ｂをシフトし、除数ｅとして出力するように構成されている。
【００１６】
１３ａは前記カウンタ演算器１１０（図２）がカウント中に１、カウント終了により０となるシフト停止信号であり、論理積演算器１３１−３１、１３１−３３、１３１−３５、１３１−３７に入力するとともに、論理和演算器１２１−５および反転演算器１３５−１を介して論理積演算器１３２−１に入力される。
【００１７】
そして、前記論理積演算器１３１−３１、１３１−３３、１３１−３５、１３１−３７の出力は、論理和演算器１２１−３１、１２１−３２、１２１−３３、１２１−３４を介して保持演算器１３４−３１、１３４−３２、１３４−３３および１３４−３４の入力端子Sに入力される。これら各保持演算器１３４−３１、１３４−３２、１３４−３３および１３４−３４は、入力端子Ｃに入力される信号の立ち上がり時に、入力端子Ｓに入力された信号を保持するとともに、それぞれ除数ｅo、ｅ1、・・・ｅｎ−１、ｅｎを出力するように機能する。
【００１８】
一方、１３ｂは前記シフト停止信号１３ａおよび前記保持演算器１３４−３３の出力信号である除数ｅｎ−１をそれぞれ反転演算器１３５−１、１３５−２を介して論理積演算器１３２−１に入力することにより得られるシフト開始信号であり、論理積演算器１３１−３２、１３１−３４、１３１−３６、１３２−３８および前記論理和演算器１２１−５に入力される。
【００１９】
このシフト開始信号１３ｂは前記シフト停止信号１３ａが０に反転すると、１となって周期信号ｂを下位から上位へ（右から左へ）ビットシフトを開始し、保持演算器１３４−３３から出力される除数ｅｎ−１が１となったら反転演算器１３５−２を経て０になり、ビットシフトが完了する。これは、非回復型除算では、除数ｅが符号ビット（ｅｎ）を除く最上位ビット（ｅｎ−１）が１である必要があるためである。例えば、周期ｂが７ビットの場合、ｂが0000110のとき、除数ｅは0110000となる（周期ｂによって３ビット左にシフトさせて、除数ｅとしている）。
【００２０】
１３ｃは前記論理和演算器１２１−５およびクロック信号の論理積を出力する論理積演算器１３２−２から得られるシフト実行信号であり、前記各保持演算器１３４−３１、１３４−３２、１３４−３３および１３４−３４の入力端子Ｃに入力されるようになっている。
【００２１】
次に、図５を参照して商シフト演算器１４０について説明する。図５（Ａ）は商シフト演算器１４０の概念図であり、図５（Ｂ）は詳細構成図、図５（Ｃ）は除算桁数を７ビットとした場合の動作例図である。商シフト演算器１４０は除算桁数ｃを入力し、商シフト数ｇを演算し出力するものであり、具体的には図５（Ｂ）で示すように、除算桁数ｃを各ビットｃ０、ｃ１、ｃ２、ｃ３、ｃ４、ｃ５、…、ｃｎ−１、ｃｎに分解し、最上位ビットｃｎ（符号ビット）を除いたビット（ｃｎ−１…、ｃ０）を全加算器（ＦＡ）で構成した第１段の加算器７０１−１、７０１−２、…、で加算し、この第１段加算器の出力を第２段の加算器７０１−１１、７０１−１２、…で加算することにより、商シフト数ｇ０、ｇ１、ｇ２…、ｇｉ−１、ｇｉを出力する。
【００２２】
なお、全加算器７０１の一例は前述した図１６に示したとおりであり、入力Ａ，Ｂ，Ｃに対して、桁上がりＣ０と和Ｓとを出力する。これは、除算桁数ｃの最上位ビット（符号ビット）を除くビットがいくつであるかをカウントしている。例えば、図５（Ｃ）の動作例図で示すように、除算桁数ｃが７ビットの場合、ｃが1111000のとき、商シフト数ｇは011となる（１の個数は３個）。
【００２３】
次に、図６参照して被除数演算器１５０について説明する。図６（Ａ）は被除数演算器１５０の概念図、図６（Ｂ）は２進数で表わした被除数設定状態を示す図である。被除数演算器１５０は、予め定めた求めたい上限周波数と、この上限周波数のときの周期ｂの積を被除数ｆとして出力するものである。例えば、図６（Ｂ）のように、求めたい上限周波数が111（＝７）であり、そのときの周期ｂが0110（＝６）の場合、被除数ｆは0101010（＝４２）となる。
【００２４】
次に図７を参照して除算演算器１６０について説明する。除算演算器１６０は被除数ｆ、除算桁数ｃおよび除数ｅを入力して商ｈを演算し出力する演算器である（商ｈは符号ビット無し）。前述した非特許文献１の図4.31に記載の非回復型除算器では、被除数0101101の桁数から除数1010の桁数を減算した数に１を加算した数と除数の桁数を乗算した数のＣＡＳが必要となるが、回路が大規模となるため、本実施例では被除数の最大桁数のＣＡＳ（符号付ｎビットであれば、ｎ個）を使用し、図８の選択回路１６１を用いて、商を１ビットずつ演算するような回路構成としている。
【００２５】
図８において、１３１−８１、１３１−８２は論理積演算器、１３３−８は反転演算器、１２１−８は論理和演算器であり、選択信号Ｃが１の場合、論理積演算器１３１−８１により入力Ａが選択され、選択信号Ｃが０の場合、反転演算器１３３−８を介して論理積演算器１３１−８２により入力Ｂが選択され、それぞれ論理和演算器１２１−８から出力される。
【００２６】
図９は選択回路付きＣＡＳ１６２の構成図である。同図において、除算桁数ｃｎのビットが１の場合、選択器１６１−１、１６１−２の選択信号Ｃが１であるため、選択器１６１−１、１６１−２からはＣＡＳ１０２により除算された信号Ａが選択され、それぞれ演算結果ＳｎおよびＣｎとして選択回路付きＣＡＳ１６２から出力される。
【００２７】
一方、除算桁数ｃｎのビットが０の場合、選択器１６１−１，１６１−２では除算されない信号Ｂが選択されてそれぞれＳｎとＣｎとして選択回路付きＣＡＳ１６２から出力される。これは、除算桁数ｃnが１であれば除算を実行し、０であれば、そのビットはバイパスされることを意味する。
【００２８】
なお、図９においてＥＳＴは除算開始信号であり、除算開始前は０、除算開始により１となる。この除算開始信号ＥＳＴが０の場合、選択器１６１−３は選択信号Ｃが０であるため、入力信号Ｂ（被除数ｆｎ）を選択出力し、後段の保持演算器１３４−５の入力端子Ｓに入力する。この保持演算器１３４−５は図４に記載の保持演算器１３４−１〜１３４−４と同じ構成であり、被除数ｆをクロック信号ＣＬＫの立ち上がり時に保持する。
【００２９】
前記除算開始信号ＥＳＴが１の場合、選択器１６３−３は入力信号Ａ（演算結果Ｓｎ−１）を選択出力し、保持演算器１３４−５の入力端子Ｓに入力する。この入力信号Ａ（演算結果Ｓｎ−１）も、クロック信号ＣＬＫの立ち上がりで保持される。これは、演算開始前（ＥＳＴ；０）は、被除数ｆが除算演算器に記憶され、演算開始後（ＥＳＴ；１）は、前回の除算結果を次回の除算に使用するために、１ビットづつシフトして記憶することを意味する。なお、Ｐ／Ｃは除算結果符号信号であり、後述する。
【００３０】
図１０は、ｎビット分の除算演算器の詳細構成図であり、ｎビット分の選択回路付きＣＡＳ１６２（ＣＡＳ１６２−１、１６２−２、…１６２−ｎ−１、１６２−ｎ）と多ビット保持演算器１６３とから構成され、選択回路付きＣＡＳ１６２−１〜１６２−ｎに除算桁数ｃｎを入力して前記の通り動作ビット数を決定するように構成されている。
【００３１】
図１０において、除算開始信号ＥＳＴは、ｎビット分用意された各選択回路付きＣＡＳ１６２−１、１６２−２、…１６２−ｎ−１、１６２−ｎに入力され、前記の通り被除数保持と除算開始を決定する。除算が開始されるまでは除算開始信号；ＥＳＴ＝０、除算結果符号信号；Ｐ／Ｃ＝１であり、商ｈの最上位ビットｈｎの演算のみが実行され、その演算結果Ｃｎが多ビット保持演算器１６３にクロック信号ＣＬＫの立下りで保持される。除算が開始される（除算開始信号；ＥＳＴ＝１）と、次のクロック信号ＣＬＫの立下りにより、商ｈの２番目のビットの演算結果Ｃｎが多ビット保持演算器１６３に入力保持され、除算結果符号信号Ｐ／Ｃから出力される。以降同様にしてクロック信号ＣＬＫの立下りにより、順次商ｈが多ビット保持演算器１６３に入力保持される。
【００３２】
このように、クロック信号ＣＬＫの立ち上がりにより被除数ｆが更新（除算及び１ビットシフト）され、クロック信号ＣＬＫの立下りにより商ｈが多ビット保持演算記に記録され、演算開始からｎ回クロックの立ち上がりがカウントされると演算終了となる。
【００３３】
例えば、７ビット演算の例として、４２÷６＝７（余りが出ないケースで考える。余りが出ても無視される）の場合、被除数ｆ；0101010、除数ｅ；0110000（６＝００００１１０のシフト後の数字）、除数桁数ｃ；1111000が入力され、商ｈ；0111000が出力される。なお、商ｈはこの段階では、0000111とならず、次に説明する商シフト演算器１７０で桁が揃えられ、0000111となる。
【００３４】
次に、図１１を参照して商シフト演算器１７０について説明する。図１１（Ａ）は概念図、図１１（Ｂ）は詳細構成図である。商シフト演算器１７０は、商ｈ（ｈ０、ｈ１、・・・ｈｎー１、ｈｎ）と商シフト数ｇとを入力して、周波数出力ｉ（ｉ０、ｉ１、・・・ｉｎー１、ｉｎ）を出力するものである。
【００３５】
図１１（Ｂ）において、論理積演算器１３１−７１、１３１−７３、１３１−７５、１３１−７７は、一方の入力端子に商ｈの各ビットｈ０、ｈ１、・・・ｈｎー１、ｈｎを入力し、他方の端子にシフト停止信号１７ａを入力する。これらに隣り合うように配置された論理積演算器１３１−７２、１３１−７４、１３１−７６、１３１−７８は、一方の入力端子にシフト開始信号１７ｂを入力し、他方の入力端子には上位桁の保持演算器１３４−７２、１３４−７３、１３４−７４の周波数出力ｉ１、・・・ｉｎー１、ｉｎをそれぞれ入力する。そして、これら論理積演算器１３１−７１の出力と論理積演算器１３１−７２の出力を論理和演算器１２１−７１の入力端子に入力し、論理積演算器１３１−７３の出力と論理積演算器１３１−７４の出力を論理和演算器１２１−７２の入力端子に入力する。
【００３６】
以下同様にして、論理積演算器１３１−７７の出力と１３１−７８の出力とを論理和演算器１２１−７４の入力端子に入力する。各論理和演算器１２１−７１〜１２１−７４の出力を前記各保持演算器１３４−７１〜１３４−７４の入力端子Sに入力する。そして、前記各保持演算器１３４−７１〜１３４−７４の入力端子Ｃにシフト実行ロック信号17CLKを入力する。
【００３７】
１７１はシフト数カウンタであり、シフト開始信号１７ｂおよびシフト実行クロック信号17CLKを入力する。１７２は比較器であり、シフト数カウンタ１７１の出力と、商シフト数ｇとを入力し商シフト数ｇとシフト数カウンタの値が同じになると出力１７２ａを生じる。論理積演算器１３２−３は、この出力１７２ａを反転演算器１３５−３で反転した後の信号とクロック信号とを入力し、両入力が一致した時に前記シフト実行ロック信号17CLKを出力する。
【００３８】
図１１（B）で示した商シフト演算器１７０は、シフトが開始されるまでの間、シフト停止信号１７ａおよびシフト実行クロック信号17CLKを１にし、シフト開始信号１７ｂを０にしており、このとき商ｈ（ｈ０、ｈ１、・・・ｈｎー１、ｈｎ）を保持演算器１３４−７１〜１３４−７４で保持する。
【００３９】
しかし、前段に位置する除算演算器１６０が除算演算を終了すると、シフト停止信号１７ａが０、シフト開始信号１７ｂが１とそれぞれ反転し、シフト実行クロック信号17CLKの動作回数だけシフトを実施する。シフトが開始されるとシフト回数はシフト数カウンタ１７１に記録され、シフト数カウンタ１７１の出力と商シフト数ｇとが比較器１７２に入力される。
【００４０】
商シフト数ｇとシフト数カウンタの値が同じになると比較器１７２から１が出力され、シフト実行クロック信号17CLKが動作を停止する。停止した時の結果は保持演算器で保持され周波数ｉ（ｉ０、ｉ１、・・・ｉｎ−１、ｉｎ）として出力される。例えば、商ｈ（0111000）、商シフト数ｇ（0011）の場合、周波数ｉ（0000111）が出力される。
【００４１】
以上のような動作により、本実施例１の周波数検出装置は入力周波数信号ａを周波数出力ｉに変換する。この実施例で説明した演算方法を用いる場合、例えば出力で必要な分解能が１６ビットである場合、３２ビット（符号を含めると３３ビット）で除算を行えば、出力は最大値から順番に、
４２９４９６７２９６／６５５３６＝６５５３６
４２９４９６７２９６／６５５３７＝６５５３５・・・1
４２９４９６７２９６／６５５３８＝６５５３４・・・4
となり、十分な精度を得ることができる（但し、余りは無視される）。
【００４２】
以上述べたように、本実施例１の周波数検出装置は、正弦波，方形波，のこぎり波等で入力される周期性を持った波形の周期を測定し、その逆数をカウンタ演算器と、シフト除算桁数演算器と、シフト演算器と、商シフト数演算器と、被除数演算器と、除算演算器と、商シフト演算器とからなる構成要素のうち、前記除算演算器を１ビットづつ演算する非回復形除算回路で構成したので、シンプルで高精度な周波数を出力する機能を得ることができる。
【００４３】
（実施例２）
以下、図１２を参照して本発明の実施例２に係る周波数検出装置を説明する。図１２（Ａ）は本実施例による周波数検出装置の構成図、図１２（Ｂ）は分周を説明する波形図である。
【００４４】
本実施例２は、実施例１におけるカウンタ演算器１１０の前段に、分周設定器２０１および分周器演算器２０２からなる分周器２００を設けて入力周波数信号ａを分周するとともに、分周の指定数分に見合って被除数ｆを大きくするために、前記被除数演算器１５０の被除数を設定するための被除数設定器２０３を設けるように構成したものである。
【００４５】
図１２（Ａ）において、入力周波数信号ａを分周演算器２０２に入力すると、分周演算器２０２では分周設定器２０１からの設定信号２Ａにより指定された数分だけ、入力周波数信号ａを分周した信号２Ｂを出力する。図１２（Ｂ）で示すように分周指定数が２であれば、分周設定１の場合の２倍の周期ｂが出力され、分周指定が３であれば、分周設定１の場合の３倍の周期ｂが出力される。この結果、周期ｂは分周指定された数だけ長くなるため、それにあわせて被除数設定器２０３から信号２Ｃを被除数演算器１５０に出力して被除数ｆを大きくする。例えば、分周指定数を２（２倍）とした場合、被除数ｆも２倍にする。この場合、入力周波数信号ａの２つ分の周期の平均を算出することと同値となるため、この分周は最終出力（周波数出力ｉ）の安定性を向上させることになる。
【００４６】
以上述べたように、本実施例２によれば、周期を持って入力される信号の周波数を分周演算器及び分周設定器からなる分周器へ入力後に周期を測定し、その逆数演算を非回復型除算回路で行う様に構成したので、入力信号の分周数分の平均値を求める効果を得ることで、検出結果の安定性を向上させる機能を備えた周波数検出装置を得ることができる。
【００４７】
（実施例３）
次に、図１３を参照して本発明の実施例３に係る周波数検出装置を説明する。図１３（Ａ）は本実施例による周波数検出装置の構成図、図１３（Ｂ）はタイマー演算器の応動を説明する波形図である。
【００４８】
本実施例３は、実施例１に対し、入力周波数信号ａが予め定めた時間以上入力されない場合動作して出力信号３Ａを生じるタイマー演算器３００を付加し、この出力信号３Ａを前記カウンタ演算器１１０、シフト演算器１３０、除算演算器１６０および商シフト演算器１７０に入力して周波数検出装置としての周波数出力ｉをゼロすなわち出力信号が無い状態にするように構成したものである。
【００４９】
本実施例３は、図１３（B）の波形図で示したように、入力周波数信号ａを入力するタイマー演算器３００が入力周波数信号ａの周期測定開始時および周期測定終了時にタイマークリア信号を出力し、自回路の演算クリア用のタイマーカウント値をクリアする。しかし、予め定めたクリア時間設定より長い周期の入力周波数信号ａが入力された場合や断線若しくは回路故障による入力周波数信号ａの喪失時にクリア信号３Ａを出力し、カウンタ演算器１１０、シフト演算器１３０、除算演算器および商シフト演算器１７０に内蔵されている保持演算器１３４の出力をゼロにすることで、周波数検出装置としての周波数出力ｉをゼロにすることができる。
【００５０】
以上述べたように、本実施例３によれば、周波数の入力が喪失、または停止したことを予め設定した時間で検出し、出力をゼロにすることにより、機器の異常を迅速に検出する機能を備えた周波数検出装置を得ることができる。
【００５１】
（実施例４）
次に、図１４を参照して本発明の実施例４に係る周波数検出装置を説明する。図１４（Ａ）は本実施例による周波数検出装置の構成図、図１４（Ｂ）は付加した検出可能電圧設定器および検出可能電圧設定値切替器の応動を説明する波形図である。
【００５２】
図１４（Ａ）において、検出可能電圧設定値切替器４００は入力周波数信号ａを入力すると、検出可能電圧設定器４０１からの設定信号４Ａによって設定された検出可能電圧設定値L以上の周波数のみを周波数入力４Ｂとして出力するように構成されている。図１４（Ｂ）に示すように、入力周波数信号ａに歪みがある場合（波形i）、検出可能電圧設定値切替器４００の検出可能電圧設定値を例えばゼロクロスとした場合、第２周期以降高調波が重畳しているために入力周波数信号ａの周期ｂを正確に計測できない（波形ii）。しかしながら、本実施例２では、検出可能電圧設定値を歪みの影響を受けない所定値L（破線レベル）まで高めることにより、入力周波数信号ａの周期ｂ測定の安定性を向上させることができる（波形iii）。また、入力周波数信号ａが無い場合、クロストークノイズ等により微弱な交流電圧が印加される場合があり、そのような場合も感度を設定することにより、微弱な交流電圧を無視することができる。
【００５３】
以上述べたように、本実施例４によれば、周期を持って入力される信号の検出可能電圧設定を切り替える手段を備え、前記信号が前記検出可能電圧設定値を超えたときに周波数を検出することによって、波形の歪み等が原因で発生する誤検出や微弱な電圧変化を検出させないようにすることにより、測定の安定性を向上させる機能を備えた周波数検出装置を得ることができる。
【００５４】
（実施例５）
次に、図１５を参照して本発明の実施例５に係る周波数検出装置を説明する。図１５は本実施例による周波数検出装置の構成図である。  
本実施例５は、実施例１で説明した商シフト演算器１７０の出力を新たに設けた最大値検出器５００に入力して商シフト演算器１７０の出力の大きさを判別することにより、前記周期性を有する入力信号が予め設定されている測定範囲を超えているか否か判別し、測定範囲を超えていると判別した場合、周波数出力ｉを検出可能範囲の上限値に固定するためのロック信号５Ｂを前記商シフト演算器１７０に出力するように構成したものである。
【００５５】
例えば、周波数出力ｉの要求分解能が１６ビットの場合、ある程度の分解能を得るためには、除算は３２ビット程度で行うことが望ましい。これは、１６ビットで除算すると、上限値付近の周波数出力ｉは、６５５３５／１，６５５３５／２，・・・という数字しか出力できなくなり、分解能が著しく劣化するためである。  
前記除算演算器１６０のビット幅を３２ビット、周波数出力ｉを１６ビットとする場合、周波数出力ｉには、商シフト演算結果の下位１６ビットのみを出力する。
【００５６】
このように設定された周波数検出器において、周波数出力ｉが上限値以上（例えば、６５５３７）になるような入力周波数信号ａが周波数検出器に入力された場合、周波数出力ｉには０が出力される。これは、６５５３７は、１７ビットが１，１６ビット以下は全て０のためである。
【００５７】
しかし、上記のような構成は合理的であり、このような構成にした場合、１６ビット（６５５３７）以上の周波数が入力されたときに、１６ビットで表現できる最大値が出力されれば良い。これは、周波数出力ｉが６５５３７から０に突変したり、６５５３７を０として、６５５３８を１として、６５５３９を２としてそれぞれ出力することを防止するためである。
【００５８】
そこで、本実施例５では、商シフト演算の結果５Ａ（前記の構成では３２ビット）を最大値検出器５００に入力し、演算結果５Ａが周波数検出器としての周波数出力ｉの最大値以上であるか否かを判別し、最大値以上であると判定した場合（前記の構成では、１７ビット以上に１つでも１がある場合）は、強制的に周波数出力ｉを周波数出力ｉの最大値に固定するロック信号５Ｂを商シフト演算器１７０に出力し、周波数出力ｉを周波数出力ｉの最大値に固定する。
【００５９】
以上述べた本実施例５によれば、周期を持って入力される信号が予め設定されている測定範囲を超えた場合、出力を上限値に固定することによって、上限値付近の突変や誤検出を防止する機能を備えた周波数検出装置を得ることができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例１に係る周波数検出装置の内部構成図。
【図２】（Ａ）および（Ｂ）は本発明の実施例１に係る周波数検出装置のカウンタ演算器の概念構成図および入出力波形図。
【図３】（Ａ）および（Ｂ）は本発明の実施例１に係る周波数検出装置の除算桁数演算器の概念構成図および詳細構成図。
【図４】（Ａ）および（Ｂ）は本発明の実施例１に係る周波数検出装置のシフト演算器の概念構成図および詳細構成図。
【図５】（Ａ）、（Ｂ）および（Ｃ）は本発明の実施例１に係る周波数検出装置の商シフト数演算器の概念構成図、詳細構成図および応答例図。
【図６】（Ａ）および（Ｂ）は本発明の実施例１に係る周波数検出装置の被除数演算器の概念構成図および被除数設定の説明図。
【図７】本発明の実施例１に係る周波数検出装置の除算演算器の概念構成図。
【図８】選択器の回路図。
【図９】選択器付きＣＡＳの回路図。
【図１０】ＣＡＳを用いた回路の一例図。
【図１１】（Ａ）および（Ｂ）は本発明の実施例１に係る周波数検出装置の商シフト演算器の概念構成図および詳細構成図。
【図１２】（Ａ）および（Ｂ）は本発明の実施例２に係る周波数検出装置の内部構成図および分周演算器の応動を説明する波形図。
【図１３】（Ａ）および（Ｂ）は本発明の実施例３に係る周波数検出装置の内部構成図およびタイマー演算器の応動を説明する波形図。
【図１４】（Ａ）および（Ｂ）は本発明の実施例４に係る周波数検出装置の内部構成図および検出可能電圧切替器の応動を説明する波形図。
【図１５】本発明の実施例５に係る周波数検出装置の内部構成図。
【図１６】全加算回路図。
【図１７】非回復除算を行う１ビット単位の回路図。
【図１８】非回復除算を行う回路の一構成例図。
【図１９】非回復除算を行う回路の使用状態を示す図。
【符号の説明】
【００６１】
１１０…カウンタ演算器、１２０…除算桁数演算器、１２１…論理和演算器、１３０…シフト演算器、１３１，１３２…論理積演算器、１３４…保持演算器、１３３，１３５…反転演算器、１４０…商シフト数演算器、１５０…被除算演算器、１６０…除算演算器、１６１…選択器、１６２…選択回路付きＣＡＳ、１６３…多ビット保持演算器、１７０…商シフト演算器、１７１…カウンタ演算器、１７２…比較演算器、２００…分周器、２０１…分周設定器、２０２…分周演算器、２０３…被除数設定器、３００…タイマー設定器、４００…検出可能電圧切替器、４０１…検出可能電圧設定器、５００…最大値検出器、７０１…全加算演算器、７０２…１ビット除算演算器（CAS）、７０３…排他的論理和（EX-OR）、７１２…論理積演算器、７１４，７１５…論理和演算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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