(57)【要約】【課題】  スキャン試験回路のフリップフロップのタイミングウインドウに関係なく、スキャン試験回路を用いてグリッチノイズの発生を検出する半導体集積回路及びその試験方法を提供する。【解決手段】  複数の配線２０１、２０２、・・・間のクロストークによるグリッチノイズを検出する、複数のスキャンフリップフロップ３０ａ、３０ｂ、３０ｃ、・・・の直列接続を含むスキャンチェーン２と共に複数の配線２０１、２０２、・・・・と同一半導体チップ１上に集積化された半導体集積回路２０であって、複数の配線２０１、２０２、・・・のうちの１となる被検査配線２０２を伝搬するデータ信号ＤＡが入力される、スキャンチェーン２に含まれる検出保持回路２２０と、データ信号ＤＡと検出保持回路２２０の出力信号Ｑ２２０が入力され、データ信号ＤＡに発生するグリッチノイズを検出し、出力信号Ｑ２１０を検出保持回路２２０に出力する検出回路２１０とを備える。【選択図】      図１
2005241566.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線間のクロストークによるグリッチノイズを検出する、複数のスキャンフリップフロップの直列接続を含むスキャンチェーンと共に前記複数の配線と同一半導体チップ上に集積化された半導体集積回路であって、
前記複数の配線のうちの１となる被検査配線を伝搬するデータ信号が入力される、前記スキャンチェーンに含まれる検出保持回路と、
前記データ信号と前記検出保持回路の出力信号が入力され、前記データ信号に発生するグリッチノイズを検出し、出力信号を前記検出保持回路に出力する検出回路
とを備えることを特徴とする半導体集積回路。
【請求項２】
前記検出保持回路は、
前記データ信号が入力されるフリップフロップと、
前記検出回路の前記出力信号と、前記スキャンチェーンを伝搬するスキャン信号のうち１つを選択して、前記フリップフロップに入力するマルチプレクサ
とを備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記検出回路は、
前記データ信号と前記検出保持回路の前記出力信号が入力される排他的論理和回路と、
前記排他的論理和回路の出力信号が入力される記憶回路
とを備えることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記検出保持回路の複数の出力信号のうちいずれか１が前記検出回路に入力されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
複数の配線間のクロストークによるグリッチノイズを検出する、複数のスキャンフリップフロップの直列接続を含むスキャンチェーンと共に前記複数の配線と同一半導体チップ上に集積化された半導体集積回路による試験方法であって、
前記複数の配線のうちの１となる被検査配線を伝搬するデータ信号が入力される、前記スキャンチェーンに含まれる検出保持回路の出力信号のレベルを、前記データ信号のレベルと同相に固定するステップと、
前記データ信号にクロストークの影響を及ぼす、前記複数の配線のうちの１となる配線の信号レベルを変化させ、前記データ信号と前記検出保持回路の前記出力信号が入力される排他的論理和回路の出力信号を記憶回路に保持して、前記データ信号に発生するグリッチノイズを検出するステップと、
前記記憶回路が保持する信号を前記検出保持回路に入力するステップ
とを含むことを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の試験に係り、特にクロストークノイズの検出を行う半導体集積回路及びその試験方法に関する。
【背景技術】
【０００２】
半導体集積回路の微細化に伴って配線間距離が短くなるため、配線間の結合容量等に起因するクロストークノイズが半導体集積回路の特性に与える影響が大きくなる。このため、クロストークノイズを原因とする特性不良チップの発生が問題になっている。
【０００３】
「クロストークノイズ」とは、影響を及ぼす配線の信号レベルの変化により、隣接する配線の信号レベルに変化が生じることをいう。又、クロストークノイズにはグリッチノイズ、信号ひずみ等がある。
【０００４】
「グリッチノイズ」は、クロストークノイズの影響を及ぼす配線（以下において「アグレッサ配線」という。）での信号レベルの変化により、アグレッサ配線に隣接する信号レベルが固定された配線に、アグレッサ配線の信号レベルの変化の時間に相当するパルスが発生するものである。クロストークノイズの影響を受ける配線を、以下において「ビィクテム配線」という。ビィクテム配線の信号レベルがローレベルの場合は、ビィクテム配線の信号レベルがハイレベルとなるグリッチノイズの発生が問題となる。ビィクテム配線の信号レベルがハイレベルの場合は、ビィクテム配線の信号レベルがローレベルとなるグリッチノイズの発生が問題となる。
【０００５】
一方、「信号ひずみ」は、ほぼ同じタイミングでアグレッサ配線とビィクテム配線の信号レベルが変化する場合に、アグレッサ配線の信号レベルの変化の影響により、ビィクテム配線の信号レベルの変化する時間が、クロストークノイズの影響の無い場合と比べて変動する現象である。
【０００６】
クロストークノイズは、隣接する配線の平行長が長い箇所などに発生しやすいため、半導体集積回路の配線設計段階で危険箇所をある程度抽出することができる。そして危険箇所の配線の変更を実施することにより、クロストークノイズが発生する危険性の低減ができる。
【０００７】
しかし、配線設計段階で抽出することができずに配線の変更対象から漏れるクロストークノイズの危険箇所が存在する場合がある。又、製造時のばらつきなどにより危険箇所として抽出されていなくても、製造した半導体集積回路でクロストークノイズの影響による不具合が発生する場合がある。そのため、製造した半導体集積回路でのクロストークノイズの発生を検出する試験が必要である。
【０００８】
信号ひずみの影響によるビィクテム配線の変動は、パス遅延故障試験等によって検出する。「パス遅延故障試験」とは、試験対象とする経路の配線を伝搬する信号の値を変化させ、所定の時間内に変化が完了していない場合、試験対象の信号経路上に想定する速度で動作しない遅延不良が存在することをスキャン試験回路を利用して検出するものである。又、ビィクテム配線にグリッチノイズが発生するか否かを、ビィクテム配線を伝搬する信号をスキャン試験回路のフリップフロップに取り込むことで検出する（例えば、特許文献１参照。）。
【０００９】
特許文献１に提案された方法では、スキャン試験回路を制御するクロック信号のアクティブエッジの前後が、フリップフロップにデータを取り込むタイミングウインドウとなる。したがって、ビィクテム配線を伝搬する信号が入力されるスキャン試験回路のフリップフロップの、スキャン試験動作におけるタイミングウインドウ内に発生するグリッチノイズが検出される。しかし、スキャン試験回路では、スキャン試験に使用するクロック信号の制御性を向上するために、クロック信号を伝搬する回路にバイパス回路等を挿入することがある。その場合は、半導体集積回路の通常の回路動作の場合と、スキャン試験動作の場合でクロック信号のタイミングが異なる。そのため、通常の回路動作で発生するグリッチノイズが、スキャン試験動作ではスキャン試験回路のフリップフロップのタイミングウインドウから外れて発生し、検出できない場合がある。
【００１０】
又、グリッチノイズの発生する可能性のある信号を予め半導体集積回路の外部で観察できるように取り出して外部装置により検出する方法もある（例えば、特許文献２参照。）。しかし、特許文献２に提案された方法では対象にできるアグレッサ配線の数が限られる可能性がある。
【特許文献１】特開２００２−２５７９０３号公報
【特許文献２】特開２００１−３０５１９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、スキャン試験回路のフリップフロップのタイミングウインドウに関係なく、スキャン試験回路を用いてグリッチノイズの発生を検出する半導体集積回路及びその試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の特徴は、複数の配線間のクロストークによるグリッチノイズを検出する、複数のスキャンフリップフロップの直列接続を含むスキャンチェーンと共に複数の配線と同一半導体チップ上に集積化された半導体集積回路であって、（イ）複数の配線のうちの１となる被検査配線を伝搬するデータ信号が入力される、スキャンチェーンに含まれる検出保持回路と、（ロ）データ信号と検出保持回路の出力信号が入力され、データ信号に発生するグリッチノイズを検出し、出力信号を検出保持回路に出力する検出回路とを備える半導体集積回路であることを要旨とする。
【００１３】
第２の特徴は、複数の配線間のクロストークによるグリッチノイズを検出する、複数のスキャンフリップフロップの直列接続を含むスキャンチェーンと共に複数の配線と同一半導体チップ上に集積化された半導体集積回路による試験方法であって、（イ）複数の配線のうちの１となる被検査配線を伝搬するデータ信号が入力される、スキャンチェーンに含まれる検出保持回路の出力信号のレベルを、データ信号のレベルと同相に固定するステップと、（ロ）データ信号にクロストークの影響を及ぼす、複数の配線のうちの１となる配線の信号レベルを変化させ、データ信号と検出保持回路の出力信号が入力される排他的論理和回路の出力信号を記憶回路に保持して、データ信号に発生するグリッチノイズを検出するステップと、（ハ）記憶回路が保持する信号を検出保持回路に入力するステップとを含む試験方法であることを要旨とする。
【発明の効果】
【００１４】
本発明によれば、スキャン試験回路のフリップフロップのタイミングウインドウに関係なく、スキャン試験回路を用いてグリッチノイズの発生を検出する半導体集積回路及びその試験方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１６】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
本発明の実施の形態に係る半導体集積回路は、図１に示すように、複数の配線２０１、２０２、・・・・・間のクロストークによるグリッチノイズを検出する、複数のスキャンフリップフロップ３０ａ、３０ｂ、３０ｃ、・・・・・の直列接続を含むスキャンチェーン２と共に複数の配線２０１、２０２、・・・・・と同一半導体チップ１上に集積化された半導体集積回路２０であって、複数の配線２０１、２０２、・・・・・のうちの１となる被検査配線２０２を伝搬するデータ信号ＤＡが入力される、スキャンチェーン２に含まれる検出保持回路２２０と、データ信号ＤＡと検出保持回路２２０の出力信号Ｑ２２０が入力され、データ信号ＤＡに発生するグリッチノイズを検出し、出力信号Ｑ２１０を検出保持回路２２０に出力する検出回路２１０とを備える。
【００１８】
一般に、半導体集積回路の試験容易化のため使用されるスキャン試験回路は、同一半導体チップ上にモノリシックに集積化されたフリップフロップ（以下において「ＦＦ回路」という。）をシフトレジスタ動作させられるように回路を追加して直列接続している。ＦＦ回路の直列接続した構成を「スキャンチェーン」という。更に、以下において、スキャンチェーンを構成するＦＦ回路を「スキャンＦＦ回路」という。
【００１９】
図１においては、スキャンＦＦ回路３０ａ、３０ｂ、３０ｃ及び検出保持回路２２０しか図示されていないが、図１で図示を省略する配線やゲート回路等を介して多数のスキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・が直列接続されてスキャンチェーン２が構成される。スキャン試験において、スキャンチェーン２を構成するそれぞれのスキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・は、前段のスキャンＦＦ回路からスキャン入力端子１０３を介して入力されるスキャン信号ＳＩによって設定される。そして、スキャン試験回路を構成するそれぞれのスキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・は、後段のスキャンＦＦ回路にスキャン信号ＳＩを出力する。
【００２０】
図１では、検出保持回路２２０がスキャンチェーン２の最終段である例を示しており、データ信号出力端子１０６に外部端子１３０が接続されている。外部端子１３０から、スキャン試験結果を読み出すことができる。
【００２１】
スキャン試験制御回路４は、スキャン試験回路の動作の基準となるキャプチャスキャンクロック信号ＣＫと、スキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・の動作モードを設定するスキャンイネーブル信号ＳＥ、及びスキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・の設定を行うスキャン信号ＳＩを出力する。スキャンＦＦ回路の「動作モードを設定する」とは、スキャン信号ＳＩを読み込むモードと、データ信号端子１０１を介してデータ信号ＤＡを読み込むモードとを切り替えることをいう。又、スキャン試験制御回路４は、スキャン信号ＳＩをスキャンチェーン２の初段の図示を省略するスキャンＦＦ回路に出力する。
【００２２】
半導体集積回路２０に、キャプチャスキャンクロック信号ＣＫがキャプチャスキャンクロック端子１０５を、スキャンイネーブル信号ＳＥがスキャンイネーブル端子１０２をそれぞれ介して入力される。又、スキャンチェーン２における半導体集積回路２０の前段の図示を省略するスキャンＦＦ回路からスキャン信号ＳＩが出力され、スキャン入力端子１０３を介して半導体集積回路２０に入力される。図１において、スキャン試験制御回路４と、スキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・とを接続する配線の図示は省略している。
【００２３】
検出制御回路５は、半導体集積回路２０の動作を制御するホールド制御信号ＨＤを出力する。ホールド制御信号ＨＤは、ホールド端子１０４を介して半導体集積回路２０に入力される。
【００２４】
図1に示すように、スキャンＦＦ回路３０ａとゲート回路６ａが接続され、ゲート回路６ａとゲート回路６ｄが被検査配線２０２で接続される。そして、ゲート回路６ｄと半導体集積回路２０が接続される。又、スキャンＦＦ回路３０ｂとゲート回路６ｂが接続され、ゲート回路６ｂとゲート回路６ｃが配線２０１で接続される。更に、ゲート回路６ｃとスキャンＦＦ回路３０ｃが接続される。又、スキャンＦＦ回路３０ｂやスキャンＦＦ回路３０ａには、図示を省略する配線が接続される。
【００２５】
半導体集積回路２０は、例えば配線２０１がアグレッサ配線であり、例えば被検査配線２０２がビィクテム配線である場合に、被検査配線２０２に発生するグリッチノイズを検出する。即ち、スキャンＦＦ回路３０ｂの出力信号が変化すると、ゲート回路６ｂの出力の信号ＡＧが変化し、配線２０１を信号ＡＧが伝搬してゲート回路６ｃを介してスキャンＦＦ回路３０ｃに入力される。配線２０１を伝搬する信号ＡＧのレベルが変化することにりクロストークノイズの影響を受ける被検査配線２０２の信号が、ゲート回路６ｄを介して半導体集積回路２０に入力される。そして、後述する方法によって、半導体集積回路２０が被検査配線２０２でのグリッチノイズの発生の有無を検出する。その検出結果が検出保持回路２２０に保持される。検出保持回路２２０に保持された値は、スキャンチェーン２を用いて外部端子１３０から読み出すことが可能であり、被検査配線２０２でのグリッチノイズの発生を検出することができる。
【００２６】
以上の説明では、半導体集積回路２０により被検査配線２０２に発生するグリッチノイズを検出する場合について例示的に説明した。しかし、スキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・はいずれもビィクテム配線の信号が入力される可能性があるため、スキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・のいずれか、或いはすべてに半導体集積回路２０を適用してもよい。例えば、図１のスキャンＦＦ回路３０ｃに半導体集積回路２０を適用することにより、隣接配線の信号レベルの変化によって生じるクロストークの影響により配線２０１に発生するグリッチノイズを検出することができる。スキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・は、例えば共通１相スキャンＦＦ回路（マルチプレクストタイプスキャンＦＦ回路）等が適用可能である。
【００２７】
次に、半導体集積回路２０を図２を用いて説明する。図２に示すように、検出保持回路２２０は、マルチプレクサ２２１と共通１相スキャンＦＦ回路２２２を備える。共通１相スキャンＦＦ回路２２２のデータ端子Ｄはデータ信号端子１０１に、スキャンイネーブル端子ＳＥはスキャンイネーブル端子１０２に、クロック端子ＣＰはキャプチャスキャンクロック端子１０５にそれぞれ接続される。更に、出力端子Ｑはデータ信号出力端子１０６に接続され、出力信号Ｑ２２０がデータ信号出力端子１０６を介して出力される。
【００２８】
マルチプレクサ２２１の一方の入力端子に検出回路２１０の出力信号Ｑ２１０が入力され、他方の入力端子にスキャン入力端子１０３を介してスキャン信号が入力される。マルチプレクサ２２１は、２つの入力端子に入力される信号のうちいずれかの信号を、セレクト端子Ｓに入力する信号によって選択して出力端子Ｑから出力する２入力１出力のマルチプレクサである。セレクト端子Ｓにホールド端子１０４が接続され、出力端子Ｑに共通１相スキャンＦＦ回路２２２のスキャン入力端子ＳＩが接続される。
【００２９】
又、検出回路２１０は、排他的論理和（ＥＸＯＲ）回路２１１、ラッチ回路２１２を備える。ＥＸＯＲ回路２１１の入力端子に、データ信号端子１０１と共通１相スキャンＦＦ回路２２２の出力端子Ｑが接続される。
【００３０】
ラッチ回路２１２のセット端子ＳにＥＸＯＲ回路２１１の出力端子が接続され、ＥＸＯＲ回路２１１の出力端子の出力信号Ｑ２１１がセット端子Ｓを介してラッチ回路２１２に入力される。又、リセット端子Ｒにホールド端子１０４が接続される。ラッチ回路２１２はセット端子Ｓとリセット端子Ｒに同時に信号が入力される場合はリセット端子Ｒに入力される信号を優先するセットリセット（ＳＲ）ラッチ回路である。ラッチ回路２１２の出力端子Ｑにマルチプレクサ２２１の一方の入力端子が接続される。
【００３１】
図２に示した半導体集積回路２０では、スキャン試験で使用するスキャン信号ＳＩと、グリッチノイズの検出信号を保持する検出回路２１０の出力信号Ｑ２１０とを、マルチプレクサ２２１によって切り替えて共通１相スキャンＦＦ回路２２２のスキャン入力端子ＳＩに入力する。そのため、検出回路２１０が付加されても共通１相スキャンＦＦ回路２２２のスキャン試験での機能は損なわれない。
【００３２】
ところで、アグレッサ配線の信号レベルの変化とビィクテム配線に発生するグリッチノイズの極性との関係は、アグレッサ配線とビィクテム配線間の誘導性結合、容量性結合の度合いや配線の状況に依存するため、一意に決定することはできない。即ち、ビィクテム配線の信号レベルがローレベルに固定されている場合に、アグレッサ配線の信号レベルがハイレベルからローレベルに変化した場合に、クロストークの影響によりビィクテム配線にハイレベルのグリッチノイズ（以下において「ハイグリッチノイズ」という。）が発生する場合と、アグレッサ配線の信号レベルがローレベルからハイレベルに変化した場合に、ハイグリッチノイズが発生する場合がある。
【００３３】
同様に、ビィクテム配線の信号レベルがハイレベルに固定されている場合に、アグレッサ配線の信号レベルがハイレベルからローレベルに変化した場合に、クロストークの影響によりビィクテム配線にローレベルのグリッチノイズ（以下において「ローグリッチノイズ」という。）が発生する場合と、アグレッサ配線の信号レベルがローレベルからハイレベルに変化した場合に、ローグリッチノイズが発生する場合がある。
【００３４】
したがって、ビィクテム配線の固定された信号レベルとアグレッサ配線の信号レベルの変化の組み合わせを考慮して、グリッチノイズを検出する試験を行う必要がある。図３〜図６にグリッチノイズを検出する試験におけるビィクテム配線の信号レベルとアグレッサ配線の変化の組み合わせを設定する方法をそれぞれ説明する。
【００３５】
ビィクテム配線の信号レベルがローレベルの場合に、ビィクテム配線でのハイグリッチノイズの発生を検出するには、図３のステップＳ１０１において、ビィクテム配線の信号が伝搬するスキャン試験回路の記憶回路の出力レベルをローレベルに設定する。次に、ステップＳ１０２において、アグレッサ配線の信号レベルをハイレベルからローレベルに変化させる。又は、図４のステップＳ１０１において、図３と同様の設定を行い、次いでステップＳ２０２において、アグレッサ配線の信号レベルをローレベルからハイレベルに変化させる。
【００３６】
又、ビィクテム配線の信号レベルがハイレベルの場合に、ビィクテム配線でのローグリッチノイズの発生を検出するには、図５のステップＳ２０１において、ビィクテム配線の信号が伝搬するスキャン試験回路の記憶回路の出力レベルをハイレベルに設定する。次に、ステップＳ１０２において、アグレッサ配線の信号レベルをハイレベルからローレベルに変化させる。又は、図６のステップＳ２０１において、図５と同様の設定を行い、次いでステップＳ２０２において、アグレッサ配線の信号レベルをローレベルからハイレベルに変化させる。
【００３７】
次に、図２に示す半導体集積回路２０による、図７のフローチャートに示した試験方法を用いてグリッチノイズを検出する方法を、図８に示すタイミングチャートを参照しながら説明する。以下の説明では、配線２０１の信号ＡＧがハイレベルからローレベルに変化する場合に、クロストークの影響によりデータ信号ＤＡに発生するハイグリッチノイズを検出する場合を例示的に説明する。即ち、図３に示した設定を実行する例を説明する。以下のタイミングチャートにおいて、それぞれの信号レベルがハイレベル又はローレベルのどちらか不定である場合は、斜線によって示している。
【００３８】
（イ）先ず、図７のステップＳ５０１において、図８の時間ｔ１〜ｔ２に示すように、マルチプレクサ２２１を介して共通１相スキャンＦＦ回路２２２のスキャン入力端子ＳＩに、スキャン入力端子１０３に伝搬されるスキャン信号ＳＩが入力されるようにホールド制御信号ＨＤを設定する。図８では、ホールド制御信号ＨＤをローレベルに設定する例を示しているが、回路構成によってはホールド制御信号ＨＤをハイレベルに設定する。以下の説明においても同様である。
【００３９】
又、ラッチ回路２１２のリセット端子Ｒにホールド制御信号ＨＤを入力して、ラッチ回路２１２に保持される値をローレベルにする。図２のラッチ回路２１２ではリセット端子Ｒは負論理としており、ホールド制御信号ＨＤがローレベルの時にラッチ回路２１２にローレベルの値が保持される。更に、データ信号ＤＡ及び共通１相スキャンＦＦ回路２２２のデータ出力端子Ｑの出力信号Ｑ２２０をそれぞれローレベルに設定する。図８の時間ｔ１〜ｔ２を、スキャンチェーン２を構成するスキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・に保持される値や、スキャンＦＦ回路３０ａ、３０ｂ、３０ｃ、・・・・・から出力される値を所定の値に設定する「スキャンロードサイクル」という。
【００４０】
（ロ）次に、ステップＳ５０２において、図８の時間ｔ２〜ｔ３に示すように、キャプチャスキャンクロック信号ＣＫの制御により配線２０１の信号ＡＧをハイレベルからローレベルに変化させる。このとき、通常のスキャン試験動作のために共通１相スキャンＦＦ回路２２２のデータ端子Ｄの値をキャプチャスキャンクロック信号ＣＫが変化した際に保持するようにスキャンイネーブル信号ＳＥをローレベルにする。又、ホールド制御信号ＨＤをハイレベルにしてラッチ回路２１２のリセットを解除して、ラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０がラッチ回路２１２のセット端子Ｓへの入力信号によって決定するように設定する。又、ホールド制御信号ＨＤがハイレベルであるため、マルチプレクサ２２１を介して、共通１相スキャンＦＦ回路２２２のスキャン入力端子ＳＩにラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０が入力される。図８の時間ｔ２〜ｔ３を「ラウンチサイクル」という。
【００４１】
（ハ）ステップＳ５０３において、ステップＳ５０２における配線２０１の信号ＡＧのレベル変化によって半導体チップ１上に集積化された回路に誤動作を生じさせるハイグリッチノイズがデータ信号ＤＡに発生したかどうかを、後述する方法によって判定する。データ信号ＤＡにハイグリッチノイズが発生したと判定される場合は、ステップＳ５０４において、ラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０がハイレベルとなる。データ信号ＤＡにハイグリッチノイズが発生したと判定されない場合は、ステップＳ５０５に進む。
【００４２】
次に、データ信号ＤＡにハイグリッチノイズが発生したかどうかを判定する方法を以下に説明する。先ず、データ信号ＤＡがＥＸＯＲ回路２１１に入力される。データ信号ＤＡにハイグリッチノイズが発生し、そのハイグリッチノイズの大きさがＥＸＯＲ回路２１１のしきい値より大きい場合は、データ信号ＤＡにハイグリッチノイズが発生したと判定される。そして、共通１相スキャンＦＦ回路２２２の出力端子Ｑの出力信号Ｑ２２０が入力されるＥＸＯＲ回路２１１の他方の入力端子がローレベルであるため、ＥＸＯＲ回路２１１の出力端子にハイレベルが出力される。そのためラッチ回路２１２のセット端子Ｓはハイレベルとなり、ラッチ回路２１２にハイレベルが保持される。
【００４３】
一方、データ信号ＤＡにハイグリッチノイズが発生しない場合や、ハイグリッチノイズの大きさがＥＸＯＲ回路２１１のしきい値より小さい場合は、ラッチ回路２１２はローレベルを保持し、ラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０は、図８に破線で示すようにローレベルのままである。
【００４４】
（ニ）次に、ステップＳ５０５において、図８の時間ｔ３〜ｔ４に示すようにスキャンイネーブル信号ＳＥをハイレベルにし、ホールド制御信号ＨＤはハイレベルのままにする。そしてキャプチャスキャンクロック信号ＣＫの制御によって、ラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０の値がマルチプレクサ２２１を伝搬し、スキャン入力端子ＳＩを介して共通１相スキャンＦＦ回路２２２に読み込まれる。データ信号ＤＡにハイグリッチノイズが発生した場合は、ラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０はハイレベルであるため、共通１相スキャンＦＦ回路２２２に読み込まれる値はハイレベルである。一方、データ信号ＤＡにハイグリッチノイズが発生しない場合は、ラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０はローレベルである。その結果、共通１相スキャンＦＦ回路２２２に読み込まれる値は、図８に破線で示すようにローレベルである。ラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０を共通１相スキャンＦＦ回路２２２に読み込む図８の時間ｔ３〜ｔ４を「プリアンロードサイクル」という。
【００４５】
（ホ）ステップＳ５０６において、図８の時間ｔ４〜ｔ５に示すように、ホールド制御信号ＨＤをローレベルに設定する。その結果、マルチプレクサ２２１を介して共通１相スキャンＦＦ回路２２２にスキャン信号ＳＩが入力される。その後、スキャンチェーン２を使用して、共通１相スキャンＦＦ回路２２２に保持された値を外部端子１３０から読み出す。スキャンチェーン２によって共通１相スキャンＦＦ回路２２２に保持された値を読み出す図８の時間ｔ４〜ｔ５を「スキャンアンロードサイクル」という。
【００４６】
共通１相スキャンＦＦ回路２２２に保持された値がハイレベルであれば、データ信号ＤＡにハイグリッチノイズが発生したと判定することができる。したがって、以上に説明した方法により、ビィクテム配線でのハイグリッチノイズの発生を検出することができる。又、図２に示す半導体集積回路２０では、データ信号ＤＡにハイグリッチノイズが発生したと判定した場合、ラッチ回路２１２の保持するデータが変化する。このため、キャプチャスキャンクロック信号ＣＫによって制御される共通１相スキャンＦＦ回路２２２のスキャン試験におけるタイミングウインドウに関係になく、ハイグリッチノイズを検出することができる。
【００４７】
以上の説明においては、図３に示した設定により、配線２０１の信号ＡＧがハイレベルからローレベルに変化する場合に、ローレベルに固定されたデータ信号ＤＡに発生するハイグリッチノイズを検出する例を説明した。図４〜図６に示した設定によって半導体集積回路２０によるグリッチノイズを検出する方法も、図７のフローチャートを用いて説明した上記の方法と基本的に同じである。異なる点は、図８に示したスキャンロードサイクルにおけるデータ信号ＤＡ及び共通１相スキャンＦＦ回路２２２の出力端子Ｑの出力信号Ｑ２２０のレベルの設定と、ラウンチサイクルにおける配線２０１の信号ＡＧのレベルの変化の設定である。
【００４８】
しかし、図３〜図６に示したいずれの設定方法においても、先ずデータ信号ＤＡの信号レベルと共通１相スキャンＦＦ回路２２２の出力端子Ｑの出力信号Ｑ２２０のレベルを、同じハイレベルあるいはローレベルに固定する。その結果、データ信号ＤＡと共通１相スキャンＦＦ回路２２２の出力端子Ｑの出力信号Ｑ２２０が入力される、ＥＸＯＲ回路２１１の出力信号Ｑ２１１がローレベルになる点は図３〜図６に示した設定方法で共通である。
【００４９】
したがって、データ信号ＤＡにグリッチノイズが発生する場合は、ＥＸＯＲ回路２１１の出力信号Ｑ２１１がハイレベルになり、図８のラウンチサイクルにおいて、ラッチ回路２１２にハイレベルが保持される。その後、プリアンロードサイクルにおいてラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０を共通１相スキャンＦＦ回路２２２に読み込むことにより、図３〜図６に示したいずれの設定方法においても、共通１相スキャンＦＦ回路２２２にハイレベルが保持される。
【００５０】
ところで、図２に示す半導体集積回路２０は、クロストークの影響によって発生するグリッチノイズと、クロストークと無関係のグリッチノイズとを区別できない。そのため、クロストークと無関係のグリッチノイズが発生しないように試験対象の回路の設定を行う必要がある。試験対象の回路の構成と設定との組み合わせによっては、クロストークの影響とは無関係に半導体集積回路２０のデータ端子Ｄにグリッチノイズが発生する場合があり、その例を図９と図１０を用いて説明する。説明を分かりやすくするために、図９ではＦＦ回路１５０のデータ出力端子Ｑ及びＦＦ回路１６０のデータ出力端子ＱとＡＮＤ回路１７０の入力端子をそれぞれ接続する配線、及びＡＮＤ回路１７０の出力端子とＦＦ回路１８０のデータ端子Ｄを接続する配線と、キャプチャスキャンクロック信号ＣＫが伝搬する配線のみ図示し、他の配線の図示は省略している。ＦＦ回路１５０、ＦＦ回路１６０及びＦＦ回路１８０は、例えば共通１相スキャンＦＦ回路２２２等が採用可能である。
【００５１】
図９において、キャプチャスキャンクロック信号ＣＫが入力されて、ＦＦ回路１５０の出力端子Ｑの出力信号Ｑ１５０がローレベルからハイレベルに変化し、且つＦＦ回路１６０の出力端子Ｑの出力信号Ｑ１６０がハイレベルからローレベルに変化する設定を行う。一般にはＡＮＤ回路１７０の出力信号Ｑ１７０はローレベルのままであり、キャプチャスキャンクロック信号ＣＫの入力の前後で変化しない。しかし、ＦＦ回路１５０及びＦＦ回路１６０のそれぞれの出力信号がＡＮＤ回路１７０に入力されるタイミングによっては、図１０に示すように、ＡＮＤ回路１７０の出力信号Ｑ１７０にハイレベルグリッチノイズが発生する。そして、ＡＮＤ回路１７０の出力信号Ｑ１７０に発生するハイレベルグリッチノイズがＦＦ回路１８０のデータ端子Ｄに伝搬される可能性がある。
【００５２】
図１１に、ＦＦ回路１５０にキャプチャスキャンクロック信号ＣＫが入力されてもＦＦ回路１５０の出力端子Ｑの出力信号Ｑ１５０がローレベルのまま変化しない設定の例を示す。この例の場合、図１１に示すように、ＦＦ回路１６０の出力端子Ｑの出力信号Ｑ１６０のレベルに関係なく、ＡＮＤ回路１７０の出力信号Ｑ１７０にグリッチノイズが発生しない。図１１に例示したように、ビィクテム配線にクロストークの影響と関係のないグリッチノイズが発生しないように試験対象の半導体集積回路の設定を行う必要がある。
【００５３】
本発明の実施の形態に係る半導体集積回路によれば、クロストークの影響によりデータ信号ＤＡに発生するグリッチノイズの検出を行い、共通１相スキャンＦＦ回路２２２のスキャン試験におけるタイミングウインドウに関係になく、検出結果を共通１相スキャンＦＦ回路２２２に保持することができる。更にスキャンチェーン２を使用して共通１相スキャンＦＦ回路２２２に保持した検出結果を読み出すことができる。
【００５４】
＜第１の変形例＞
本発明の実施の形態の第１の変形例に係る半導体集積回路は、図１２に示すように、検出回路２１０がラッチ回路２１２の代わりにＤ型ＦＦ回路２１２ａを備える点が図２と異なる。図１２に示すように、Ｄ型ＦＦ回路２１２ａのデータ端子Ｄは設定端子３０１に接続され、クロック端子はＥＸＯＲ回路２１１の出力端子に接続される。更に、Ｄ型ＦＦ回路２１２ａのクリア端子ＣＬＲはホールド端子１０４に接続され、出力端子Ｑはマルチプレクサ２２１の入力端子に接続される。設定端子３０１をハイレベルに設定することにより、Ｄ型ＦＦ回路２１２ａのクロック端子を介して入力されるＥＸＯＲ回路２１１の出力が、クリア端子ＣＬＲを介して入力されるホールド制御信号ＨＤに応じて、Ｄ型ＦＦ回路２１２ａに保持される。即ち、図２に示したラッチ回路２１２のセット端子Ｓが図１２に示すＤ型ＦＦ回路２１２ａのクロック端子に、ラッチ回路２１２のリセット端子ＲがＤ型ＦＦ回路２１２ａのクリア端子ＣＬＲにそれぞれ対応する。
【００５５】
したがって、図１２に示すＤ型ＦＦ回路２１２ａは図２に示したラッチ回路２１２と実質的に同様な回路動作を行う。そのため、図１２に示す半導体集積回路２０ａによれば、共通１相スキャンＦＦ回路２２２のスキャン試験におけるタイミングウインドウに関係になく、データ信号ＤＡのグリッチノイズの検出結果を共通１相スキャンＦＦ回路２２２に保持し、スキャンチェーン２を使用して読み出すことができる。他は図２に示した半導体集積回路２０と基本的に同様であるので、重複した記載を省略する。
【００５６】
＜第２の変形例＞
本発明の実施の形態の第２の変形例に係る半導体集積回路として、独立２相スキャンＦＦ回路（ＬＳＳＤタイプスキャンＦＦ回路）２２２ｂを検出保持回路２２０に採用する半導体集積回路２０ｂを図１３及び図１４に示す。
【００５７】
図２に示した共通１相スキャンＦＦ回路２２２とは制御方法が異なる独立２相スキャンＦＦ回路２２２ｂを制御するために、図１３に示すように、スキャン試験制御回路４は、独立２相スキャンＦＦ回路２２２ｂの動作を制御するマスタクロック信号ＳＡ及びスレーブクロック信号ＳＢと、キャプチャクロック信号ＣＣを出力する。マスタクロック信号ＳＡはスキャンクロックＡ端子１０７を、スレーブクロック信号ＳＢはスキャンクロックＢ端子１０８を、キャプチャクロック信号ＣＣはキャプチャクロック端子１０９をそれぞれ介して半導体集積回路２０ｂに入力される。又、図１３では、半導体集積回路２０ｂがスキャンチェーン２の最終段である例を示しており、スキャン信号出力端子１１１に外部端子１３０が接続されている。そのため、外部端子１３０から、スキャン試験結果を読み出すことができる。
【００５８】
図１４に示すように、独立２相スキャンＦＦ回路２２２ｂのデータ端子Ｄはデータ信号端子１０１に、マスタクロック端子ＳＣＡはスキャンクロックＡ端子１０７に、スレーブクロック端子ＳＣＢはスキャンクロックＢ端子１０８に、スキャン入力端子ＳＩはマルチプレクサ２２１の出力端子Ｑにそれぞれ接続される。更に、クロック端子ＣＰはキャプチャクロック端子１０９に、データ出力端子Ｑはデータ信号出力端子１０６に、スキャン出力端子ＳＯはスキャン信号出力端子１１１にそれぞれ接続される。独立２相スキャンＦＦ回路２２２ｂのデータ出力端子Ｑの出力信号Ｑ２２０は、マスタクロック信号ＳＡによって制御され、スキャン出力端子ＳＯの出力信号Ｑ２２１は、スレーブクロック信号ＳＢによって制御される。その他の構成については、図１及び図２と同様である。
【００５９】
以下に、図１４に示す半導体集積回路２０ｂによるグリッチノイズを検出する方法を、図１５に示すタイミングチャートを参照しながら説明する。
【００６０】
（イ）先ず、図１５のスキャンロードサイクルにおいて、ラッチ回路２１２に保持される値、データ信号ＤＡ、独立２相スキャンＦＦ回路２２２ｂのデータ出力端子Ｑの出力信号Ｑ２２０を設定する。
【００６１】
（ロ）ラウンチサイクルにおいて、キャプチャクロック信号ＣＣの制御によって配線２０１の信号ＡＧを変化させる。このとき、独立２相スキャンＦＦ回路２２２ｂに保持される値が変化しないようにマスタクロック信号ＳＡ及びスレーブクロック信号ＳＢを設定する。
【００６２】
（ハ）次に、既に述べた図２に示した半導体集積回路２０による試験方法と同様にして、データ信号ＤＡにグリッチノイズが発生したかどうかを判定し、ラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０のレベルを設定する。
【００６３】
（ニ）プリアンロードサイクルにおいて、マスタクロック信号ＳＡ及びスレーブクロック信号ＳＢの制御によってラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０の値を、独立２相スキャンＦＦ回路２２２ｂに読み込む。
【００６４】
（ホ）スキャンアンロードサイクルにおいて、スキャンチェーン２を使用して、独立２相スキャンＦＦ回路２２２ｂに保持された値を外部端子１３０から読み出す。
【００６５】
図２に示した半導体集積回路２０による試験方法と同様に、独立２相スキャンＦＦ回路２２２ｂに保持された値がハイレベルであれば、データ信号ＤＡにグリッチノイズが発生したと判定する。したがって、図１４に示した半導体集積回路２０ｂによれば、クロストークの影響によりデータ信号ＤＡに発生するグリッチノイズの検出を行い、独立２相スキャンＦＦ回路２２２ｂのスキャン試験におけるタイミングウインドウに関係になく、検出結果を独立２相スキャンＦＦ回路２２２ｂに保持することができる。更にスキャンチェーン２を使用して独立２相スキャンＦＦ回路２２２ｂに保持した検出結果を読み出すことができる。
【００６６】
以上の説明においては、独立２相スキャンＦＦ回路２２２ｂのデータ出力端子ＱがＥＸＯＲ回路２１１の入力端子に接続される場合を説明したが、独立２相スキャンＦＦ回路２２２ｂのスキャン出力端子ＳＯがＥＸＯＲ回路２１１の入力端子に接続されても、上記に説明した方法と同様にしてデータ信号ＤＡに発生するグリッチノイズを検出することができる。他は、図２に示した半導体集積回路２０と基本的に同様であるので、重複した記載を省略する。
【００６７】
＜第３の変形例＞
本発明の実施の形態の第３の変形例に係る半導体集積回路として、クロックドスキャンＦＦ回路２２２ｃを検出保持回路２２０に採用する半導体集積回路２０ｃを図１６及び図１７に示す。
【００６８】
図２に示した共通１相スキャンＦＦ回路２２２とは制御方法が異なるクロックドスキャンＦＦ回路２２２ｃを制御するため、図１６に示すように、スキャン試験制御回路４は、クロックドスキャンＦＦ回路２２２ｃの動作を制御するキャプチャクロック信号ＣＣとスキャンクロック信号ＳＣを出力する。キャプチャクロック信号ＣＣはキャプチャクロック端子１０９を、スキャンクロック信号ＳＣはスキャンクロック端子１１２をそれぞれ介して半導体集積回路２０ｃに入力される。
【００６９】
又、図１７に示しように、クロックドスキャンＦＦ回路２２２ｃのデータ端子Ｄはデータ信号端子１０１に、スキャン入力端子ＳＩはマルチプレクサ２２１の出力端子Ｑに、クロック端子ＣＰはキャプチャクロック端子１０９に、スキャンクロック端子ＳＣＰはスキャンクロック端子１１２にそれぞれ接続される。更に、出力端子Ｑはデータ信号出力端子１０６に接続される。クロックドスキャンＦＦ回路２２２ｃの出力端子Ｑの出力信号Ｑ２２０は、スキャンクロック信号ＳＣによって制御される。その他の構成については、図１及び図２と同様である。
【００７０】
以下に、図１７に示す半導体集積回路２０ｃによるグリッチノイズを検出する方法を、図１８に示すタイミングチャートを参照しながら説明する。
【００７１】
（イ）先ず、図１８のスキャンロードサイクルにおいて、ラッチ回路２１２に保持される値、データ信号ＤＡ、クロックドスキャンＦＦ回路２２２ｃの出力端子Ｑの出力信号Ｑ２２０を設定する。
【００７２】
（ロ）ラウンチサイクルにおいて、キャプチャクロック信号ＣＣの制御によって配線２０１の信号ＡＧを変化させる。このとき、クロックドスキャンＦＦ回路２２２ｃに保持される値が変化しないようにスキャンクロック信号ＳＣを設定する。
【００７３】
（ハ）次に、既に述べた図２に示した半導体集積回路２０による試験方法と同様にして、データ信号ＤＡにグリッチノイズが発生したかどうかを判定し、ラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０の値を設定する。
【００７４】
（ニ）プリアンロードサイクルにおいて、スキャンクロック信号ＳＣの制御によってラッチ回路２１２の出力端子Ｑの出力信号Ｑ２１０の値を、クロックドスキャンＦＦ回路２２２ｃに読み込む。
【００７５】
（ホ）スキャンアンロードサイクルにおいて、スキャンチェーン２を使用して、クロックドスキャンＦＦ回路２２２ｃに保持された値を外部端子１３０から読み出す。
【００７６】
図２に示した半導体集積回路２０による試験方法と同様に、クロックドスキャンＦＦ回路２２２ｃに保持された値がハイレベルであれば、データ信号ＤＡにグリッチノイズが発生したと判定する。したがって、図１７に示した半導体集積回路２０ｃによれば、クロストークの影響によりデータ信号ＤＡに発生するグリッチノイズの検出を行い、クロックドスキャンＦＦ回路２２２ｃのスキャン試験におけるタイミングウインドウに関係になく、検出結果をクロックドスキャンＦＦ回路２２２ｃに保持することができる。更にスキャンチェーン２を使用してクロックドスキャンＦＦ回路２２２ｃに保持した検出結果を読み出すことができる。他は、図２に示した半導体集積回路２０と基本的に同様であるので、重複した記載を省略する。
【００７７】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７８】
例えば、既に述べた実施の形態の説明においては、ビィクテム配線になる可能性のある配線のそれぞれに検出回路２１０を接続しているが、ビィクテム配線になる可能性のある複数の配線のそれぞれに接続した配線をＥＸＯＲ回路やセレクタ回路等によってまとめた後、１つの検出回路２１０に接続することができる。その結果、半導体チップ１上に集積される検出回路２１０の全体での数を抑制することができる。
【００７９】
又、実施の形態の説明においては、ラッチ回路２１２のリセット端子Ｒに入力する信号とマルチプレクサのセレクト端子Ｓに入力する信号が共通のホールド制御信号ＨＤである例を示したが、別々の信号を入力してもよい。
【００８０】
更に、実施の形態の説明においては、スキャン試験を行うためにスキャンチェーン２に接続される半導体集積回路２０によって、クロストークの影響により配線に発生するグリッチノイズを検出する例について説明した。しかし、例えば図１に示したゲート回路６ｄの構成が複雑な場合、被検査配線２０２に発生するグリッチノイズを半導体集積回路２０に伝搬することが困難な場合がある。そのような場合に、図１９に示すように、ゲート回路６ｄにスキャン試験を行うためにスキャンＦＦ回路３０ｄを接続する。そして、被検査配線２０２に半導体集積回路２０を接続する。図１９のその他の構成は図１と同様である。被検査配線２０２に半導体集積回路２０を接続することにより、被検査配線２０２に発生するグリッチノイズを、半導体集積回路２０により検出することができる。そして、図１９に示した半導体集積回路２０をスキャンチェーン２に追加することにより、半導体集積回路２０に保持されるグリッチノイズをスキャンチェーン２を利用して外部端子１３０から読み出すことができる。
【００８１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態に係る半導体集積回路の構成を示す模式的な構成図である。
【図２】本発明の実施の形態に係る半導体集積回路の構成の一部を示す模式的な構成図である。
【図３】本発明の実施の形態に係る半導体集積回路に用いるスキャン試験回路の設定方法を示すフローチャートである（その１）。
【図４】本発明の実施の形態に係る半導体集積回路に用いるスキャン試験回路の設定方法を示すフローチャートである（その２）。
【図５】本発明の実施の形態に係る半導体集積回路に用いるスキャン試験回路の設定方法を示すフローチャートである（その３）。
【図６】本発明の実施の形態に係る半導体集積回路に用いるスキャン試験回路の設定方法を示すフローチャートである（その４）。
【図７】本発明の実施の形態に係る半導体集積回路を用いた試験方法を示すフローチャートである。
【図８】本発明の実施の形態に係る半導体集積回路を用いた試験方法を説明するためのタイミングチャートである。
【図９】本発明の実施の形態に係る半導体集積回路を設定する方法を説明するための模式的な回路構成図である。
【図１０】本発明の実施の形態に係る半導体集積回路を設定する方法を説明するためのタイミングチャートである（その１）。
【図１１】本発明の実施の形態に係る半導体集積回路を設定する方法を説明するためのタイミングチャートである（その２）。
【図１２】本発明の実施の形態の第１の変形例に係る半導体集積回路の構成を示す模式的な構成図である。
【図１３】本発明の実施の形態の第２の変形例に係る半導体集積回路の構成を示す模式的な構成図である。
【図１４】本発明の実施の形態の第２の変形例に係る半導体集積回路の構成の一部を示す模式的な構成図である。
【図１５】本発明の実施の形態の第２の変形例に係る半導体集積回路を用いた試験方法を説明するためのタイミングチャートである。
【図１６】本発明の実施の形態の第３の変形例に係る半導体集積回路の構成を示す模式的な構成図である。
【図１７】本発明の実施の形態の第３の変形例に係る半導体集積回路の構成の一部を示す模式的な構成図である。
【図１８】本発明の実施の形態の第３の変形例に係る半導体集積回路を用いた試験方法を説明するためのタイミングチャートである。
【図１９】本発明のその他の実施の形態に係る半導体集積回路の構成を示す模式的な構成図である。
【符号の説明】
【００８３】
１…半導体チップ
２…スキャンチェーン
４…スキャン試験制御回路
５…検出制御回路
６ａ、６ｂ、６ｃ、６ｄ…ゲート回路
２０、２０ａ、２０ｂ、２０ｃ…半導体集積回路
３０ａ、３０ｂ、３０ｃ、３０ｄ…スキャンＦＦ回路
１０１…データ信号端子
１０２…スキャンイネーブル端子
１０３…スキャン入力端子
１０４…ホールド端子
１０５…キャプチャスキャンクロック端子
１０６…データ信号出力端子
１０７…スキャンクロックＡ端子
１０８…スキャンクロックＢ端子
１０９…キャプチャクロック端子
１１１…スキャン信号出力端子
１１２…スキャンクロック端子
１３０…外部端子
１５０、１６０、１８０…ＦＦ回路
１７０…ＡＮＤ回路
２０１、２０２、…配線
２１０…検出回路
２１１…ＥＸＯＲ回路
２１２…ラッチ回路
２１２ａ…Ｄ型ＦＦ回路
２２０…検出保持回路
２２１…マルチプレクサ
２２２…共通１相スキャンフリップフロップ
２２２ｂ…独立２相スキャンＦＦ回路
２２２ｃ…クロックドスキャンＦＦ回路
３０１…設定端子
ＣＣ…キャプチャクロック信号
ＣＫ…キャプチャスキャンクロック信号
ＤＡ…データ信号
ＨＤ…ホールド制御信号
ＳＡ…マスタクロック信号
ＳＢ…スレーブクロック信号
ＳＣ…スキャンクロック信号
ＳＥ…スキャンイネーブル信号
ＳＩ…スキャン信号
Ｑ２１０…検出回路の出力信号
Ｑ２１１…ＥＸＯＲ回路の出力端子の出力信号
Ｑ２２０…検出保持回路の出力信号
Ｑ２２１…検出保持回路のスキャン出力信号
【図１】
2005241566.tif 000003
【図２】
2005241566.tif 000004
【図３】
2005241566.tif 000005
【図４】
2005241566.tif 000006
【図５】
2005241566.tif 000007
【図６】
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【図７】
2005241566.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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