(57)【要約】【課題】高耐圧横型ＭＯＳＦＥＴにおいて、高いゲート電圧を印加したときのオン耐圧を向上できる半導体装置を提供すること。【解決手段】ｐ形ソース領域１８とｎ形ドリフト領域４に挟まれたｎ形ウエル領域１７の表面でのｐ形ソース領域端２１とこのｐ形ソース領域端２１と対向するｎ形ウエル領域端２２との距離Ｌ１を、ｎ形ウエル領域１７とｐ形オフセット領域１６に挟まれたｎ形ドリフト領域４の表面でのｎ形ウエル領域端２２とこのｎ形ウエル領域端２２と対向するｐ形オフセット領域端２３との距離Ｌ２より大きくする。【選択図】        図１
2005150617.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の半導体層の表面層に選択的に形成された第１導電形のウエル領域と、前記半導体層の表面層に前記ウエル領域から離して選択的に形成された第２導電形のオフセット領域と、前記ウエル領域の表面層に選択的に形成された第２導電形のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電形のドレイン領域と、前記ウエル領域の表面層に選択的に形成された第１導電形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウエル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する半導体装置において、
前記ソース領域と前記半導体層に挟まれた前記ウエル領域の表面での前記ソース領域端と該ソース領域端と対向する前記半導体層端との距離Ｌ１が、前記ウエル領域と前記オフセット領域に挟まれた前記半導体層の表面での前記ウエル領域端と該ウエル領域と対向する前記オフセット領域端との距離Ｌ２より長いことを特徴とする半導体装置。
【請求項２】
前記のＬ１＋Ｌ２が２μｍ以上で２０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
トーテムポール回路もしくはプッシュプル回路のハイサイドスイッチを駆動するレベルシフト回路を構成する高電位側スイッチ素子として適用されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板上に形成された高耐圧横形ＭＯＳＦＥＴなどの半導体装置に関する。
【背景技術】
【０００２】
近年、ＳＯＩ基板とトレンチ分離を組み合わせた誘電体分離技術の進歩により、横形のダイオードや絶縁ゲート形バイポーラトランジスタ（以下、ＩＧＢＴと略す）、横形のＭＯＳＦＥＴなどの高耐圧デバイスとその駆動・制御・保護回路を一つのシリコン基板上に集積したパワー集積回路（以下、パワーＩＣと略す）の開発が盛んになっている。
ＳＯＩ基板を用いた誘電体分離基板上にパワーＩＣを作製することの大きなメリットは、バイポーラデバイスをハイサイドスイッチとして適用できること、しかもこれらを多出力化できる点にある。そのため、三相モータを駆動するインバータＩＣやフラットパネルディスプレイを駆動するドライバＩＣでは、ＩＧＢＴで構成されたトーテムポール回路を、出力回路として１チップ上に複数搭載したＩＣが開発されている。
ハイサイドスイッチを駆動する場合、レベルシフト回路が必要になる。このレベルシフト回路を高耐圧横形ｐチャネルＭＯＳＦＥＴ（以下ＨＶＰＭＯＳと略す）で構成することにより、別電源やコンデンサなどを必要としない単純な構成にすることができる。しかも、ＨＶＰＭＯＳのゲート酸化膜を厚くすることにより、ＨＶＰＭＯＳを出力側電源電圧によって直接駆動することが可能となり、ｎチャネル形ＭＯＳＦＥＴと組み合わせたＣＭＯＳ構成のレベルシフト回路を実現できる。その結果、レベルシフト回路の低消費電力化を達成することができる。
【０００３】
このような背景から、入力側電源電圧が印加される標準のゲート酸化膜とは異なり、出力側電源電圧の印加に耐えうる厚膜のゲート酸化膜を備えたＨＶＰＭＯＳの開発が重要になっている。尚、本明細書では標準膜厚のゲート酸化膜を備えたＨＶＰＭＯＳを標準ゲートＨＶＰＭＯＳと呼び、厚膜のゲート酸化膜を備えたＨＶＰＭＯＳを厚膜ゲートＨＶＰＭＯＳと呼ぶ。
図３は、厚膜ゲートＨＶＰＭＯＳを適用したレベルシフト回路の一例を示す図である。  出力回路部Ａとして２つのＩＧＢＴ（Ｎ１、Ｎ２）からなるトーテムポール回路が搭載され、その前段に２つのＮチャネル形ＭＯＳＦＥＴ（Ｎ３、Ｎ４）と２つのＨＶＰＭＯＳ（Ｐ１、Ｐ２）で構成されたレベルシフト回路部Ｂが搭載されている。出力デバイスＮ１はＶｉｎ１によって制御され、Ｎ２はレベルシフト回路を駆動するＶｉｎ２、Ｖｉｎ３の信号によって制御される。なお、出力回路部Ａに内蔵されたＺＤはＮ２のゲートを保護するためのツェナーダイオードである。出力側電源電圧ＶＨには高電圧が印加されるため、本回路を構成するＺＤ以外のデバイスは全て高耐圧デバイスである。
【０００４】
本回路のレベルシフト回路Ｂは既知の回路であり、ここではその動作説明を省く。このレベルシフト回路の特徴はＰ１とＰ２のゲートを出力側電源電圧ＶＨで駆動できるところにある。このため、レベルシフト回路Ｂを通常のＣＭＯＳ回路で構成することが可能となり、レベルシフト回路Ｂの消費電力を大幅に低減させることができる。
図４は、ＨＶＰＭＯＳをＳＯＩ基板に形成した場合の従来の半導体装置の要部断面図である。
各素子が形成される領域はＳＯＩ基板１００を構成する基板１と酸化膜２とｎ形基板３の中のｎ形基板３である。この導電形をｎ形にしているのはパワーＩＣの出力回路を構成するｎチャネル形素子の形成を容易にする目的から選んでいる。以下、ＳＯＩ基板に形成したＨＶＰＭＯＳの高耐圧化について説明する。
【０００５】
ｎ形基板３にＨＶＰＭＯＳを形成するためには、ｐ形オフセット領域１６が不可欠になる。素子耐圧（素子のブレークダウン電圧のこと）はこのｐ形オフセット領域１６とｎ形ドリフト領域４の接合で発生するアバランシェブレークダウン電圧によって決まり、この電圧はｐ形オフセット領域１６の形成条件に依存する。したがって、素子の高耐化はこのｐ形オフセット領域１６の形成条件を最適化することで実施される。
厚膜ゲートＨＶＰＭＯＳと標準ゲートＨＶＰＭＯＳの構造上の相違点は、（１）ゲート絶縁膜の厚さと、（２）ｐ形ソース領域の深さにある。（１）の厚膜ゲート絶縁膜１１の厚さは出力側電源電圧の大きさで決まる。また、（２）のｐ形ソース領域１８の拡散深さは、製造方法で決まり、ここでは説明を省略する。
ここで、（１）の項目について説明する。厚膜ゲートＨＶＰＭＯＳには出力側電源電圧がゲート電極１３に印加される。そのため、ゲート電極１３に出力側電源電圧を印加した状態で、ドレイン電極１５にも出力側電源電圧を印加した時にはゲート電極１３直下のｐ形ウエル領域１８（Ｄ部）に電界集中が発生し、この電界集中による耐圧の低下が起こりやすくなる。すなわち、厚膜ゲートＨＶＰＭＯＳにおいてはオフ状態時の耐圧（以下、オフ耐圧と称す）を確保する耐圧構造のみだけでなく、ゲート電極１３に出力側電源電圧など高電圧を印加した場合のオン状態時の耐圧（以下、オン耐圧と称す）を確保する必要がある。
【０００６】
また、図示しないが、厚膜ゲートＨＶＰＭＯＳにおいて、ゲート電極をはみ出してゲート電極上とｐ形オフセット領域上へソース電極を形成し、このはみ出し長さを所定の長さとすることで、ｐオフセット領域の全電荷量を低下させることなく、オフ耐圧を高耐圧化できることが報告されている（特許文献１参照）。
また、図示しないが、厚膜ゲートＨＶＰＭＯＳにおいて、ゲート電極をオフセット領域上に延在して形成し、オフセット領域上に形成するゲート電極の長さを所定の長さとすることで、ｐオフセット領域の全電荷量を低下させることなく、オフ耐圧を高耐圧化できることが報告されている（特許文献２参照）。
これらの特許文献はＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳに関し、その高耐圧化の手法が述べられている。しかし、両文献ともにオフ耐圧のみにしか言及されておらず、厚膜ゲートＨＶＰＭＯＳのゲート電極に出力側電源電圧などの高電圧を印加した時のオン耐圧に関しては何ら記載されていない。
【特許文献１】特開平１１−１４５４６２号公報
【特許文献２】特開２０００−２５２４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図３の回路において、前記したように、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳではゲート電極１３に出力側電源電圧が印加される。そのため、ソース電極１４とゲート電極１３の間に出力側電源電圧が印加された状態が発生し、この印加状態では、オン耐圧の検討が必要になる。
前記したように、ソース電極１４に対しドレイン電極のみに負の高電圧を印加した場合ではｐ形オフセット領域１６とｎ形ドリフト領域４の接合で高電界が発生する。しかし、ゲート電極１３にも負の高電圧を印加した場合にはゲート電極１３直下のｎ形ウエル領域（Ｄ部）にも高電界が発生することになり、この高電界でオン耐圧が低下し、オフ耐圧よりも低くなる。
この発明の目的は、前記の課題を解決し、オン耐圧の向上を図ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、第１導電形の半導体層の表面層に選択的に形成された第１導電形のウエル領域と、前記半導体層の表面層に前記ウエル領域から離して選択的に形成された第２導電形のオフセット領域と、前記ウエル領域の表面層に選択的に形成された第２導電形のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電形のドレイン領域と、前記ウエル領域の表面層に選択的に形成された第１導電形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウエル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する半導体装置において、
前記ソース領域と前記半導体層に挟まれた前記ウエル領域の表面での前記ソース領域端と該ソース領域端と対向する前記半導体層端との距離（Ｌ１）が、前記ウエル領域と前記オフセット領域に挟まれた前記半導体層の表面での前記ウエル領域端と該ウエル領域と対向する前記オフセット領域端との距離（Ｌ２）より長い構成とする。
【０００９】
また、前記ソース領域と、該ソース領域と対向する前記オフセット領域との距離（Ｌ１＋Ｌ２）が２μｍ以上で２０μｍ以下であるとよい。
また、この半導体装置は、トーテムポール回路のハイサイドスイッチもしくはプッシュプル回路を駆動するレベルシフト回路を構成する高電位側スイッチ素子として適用されるよい。
【発明の効果】
【００１０】
この発明によれば、ソース領域と半導体層に挟まれたウエル領域の表面での前記ソース領域端とこのソース領域端と対向する前記半導体層端との距離（Ｌ１）を、前記ウエル領域とオフセット領域に挟まれた前記半導体層の表面での前記ウエル領域端とこのウエル領域と対向する前記オフセット領域端との距離（Ｌ２）より長くすることで、ゲート電極にドレイン電極と同電位の高電圧が印加された時にでもゲート絶縁膜直下での高電界発生が抑えられ、この領域でのオン耐圧低下を防止することができる。その結果、ゲート電極にドレイン電極と同等の電圧を印加した場合でもオフ耐圧と同等のオン耐圧を確保することができる。
また、この発明の構成はｎ形ウエル領域のマスクパターンを調整するだけで実現できるため、この発明を適用することによるプロセス工程数の増加はない。
【発明を実施するための最良の形態】
【００１１】
この発明を実施する最良の形態は、ゲート電極直下に形成されるｎ形ウエル領域の表面での幅をｎ形ドリフト領域の表面での幅より広くすることによって、オン耐圧を高くすることである。以下に具体的な実施例について説明する。
【実施例】
【００１２】
図１は、この発明の一実施例の半導体装置の要部断面図である。図４と同一箇所には同一符号を記した。
ｎ形またはｐ形の基板１とｎ形基板３とを酸化膜２で貼り合わせたＳＯＩ基板１００のｎ形基板３の表面層に表面濃度が２×１０17ｃｍ-3程度で拡散深さが３μｍ程度のｎ形ウエル領域１７を形成し、このｎ形ウエル領域１７と離して表面濃度が１×１０16ｃｍ-3程度で拡散深さが２μｍ程度のｐ形オフセット領域１６を形成する。ｎ形ウエル領域１７、ｐ形オフセット領域１６が形成されないｎ形基板３がｎ形ドリフト領域４となる。
ｎ形ウエル領域１７の表面層に表面濃度が１×１０18ｃｍ-3程度で拡散深さが１μｍ程度のｐ形ソース領域１８を形成し、ｐ形オフセット領域１６の表面層に高濃度のｐ形ドレイン領域６を形成する。ｎ形ウエル領域１７の表面層にｐ形ソース領域１８と接して（接しない場合もある）高濃度のｎ形コンタクト領域９を形成する。ｐ形オフセット領域１６とｐ形ソース領域１８に挟まれたｎ形基板３上とｎ形ウエル領域１７上に厚膜のゲート酸化膜１１を介してポリシリコンのゲート電極１３を形成し、ｐ形ソース領域１８上とｎ形コンタクト領域９上にソース電極１４を形成し、ドレイン領域６上にドレイン電極１５を形成する。また、ｐ形オフセット領域１６上には絶縁膜が形成されその上にゲート電極１３が延在する。厚膜のゲート酸化膜１１の膜厚（４００ｎｍ程度）は、図示しない、同時に形成されるＣＭＯＳ回路のＭＯＳＦＥＴのゲート酸化膜や横形ＩＧＢＴのゲート酸化膜の膜厚（２０ｎｍ〜２５ｎｍ）よりも厚く形成する。前記のｎ形基板３の内で、前記のｎ形ウエル領域１７、ｐ形オフセット領域１６が形成されない箇所がｎ形ドリフト領域４となる。尚、図中のＳはソース端子、Ｇはゲート端子、Ｄはドレイン端子である。
【００１３】
前記の構成において、ｐ形ソース領域１８とｎ形ドリフト領域４に挟まれたｎ形ウエル領域１７の表面でのｐ形ソース領域端２１とこのｐ形ソース領域端２１と対向するｎ形ウエル領域端２２との距離Ｌ１を、ｎ形ウエル領域１７とｐ形オフセット領域１６に挟まれたｎ形ドリフト領域４の表面でのｎ形ウエル領域端２２とこのｎ形ウエル領域端２２と対向するｐ形オフセット領域端２３との距離Ｌ２より大きくする。こうすることで、高いゲート電圧を印加したときのオン耐圧を向上させることができる。その根拠をつぎに説明する。尚、前記のＬ１はｎ形ウエル領域１７の表面層に形成されるｐ形チャネル領域の長さに相当し、またＬ２はｎ形ドリフト領域４の表面層に形成されるｐ形チャネル領域の長さに相当する。
図２は、オン耐圧とＬ１、Ｌ２の関係の一例を示す図である。ゲート電圧を１７０Ｖに固定してドレイン電圧を上昇させたときのオン耐圧を示す。また、Ｌ１＋Ｌ２＝１０μｍである。Ｌ１が５μｍ以下の小さいときは、ゲート電極直下のｎ形ウエル領域１７で電位分布が不均一となり、電界強度が強くなるため、オン耐圧は１００Ｖと極めて低くなる。Ｌ１が５μｍ（Ｌ２＝５μｍ）を超えると、ゲート電極直下のｎ形ウエル領域１７で電位分布が均一となり、電界強度が緩和されて、急激にオン耐圧が上昇し、Ｌ１が６μｍ（Ｌ２＝４μｍ）となったところでオン耐圧がゲート電圧に到達する。Ｌ１が６μｍを超えると、オン耐圧はゲート電圧よりも高くなる。図３の回路では、ゲート電圧は、電源電圧となり、ドレイン電圧は０Ｖから電源電圧まで変化するので、オン耐圧はゲート電圧以上とすることが必要となる。この条件を満たすためには、Ｌ１を５μｍを超すようにする。これは、Ｌ１がＬ２を超えた大きさにすることである。
【００１４】
ここまでは、ゲート電圧を１７０Ｖとして、Ｌ１＋Ｌ２を１０μｍとした場合であるが、これらの値を変えても、Ｌ１＞Ｌ２とすることで、オン耐圧をゲート電圧（＝出力側電源電圧）より高くすることができる。
ゲート電圧が８０Ｖの場合において、Ｌ１＋Ｌ２＜２μｍとなると、Ｌ１＞Ｌ２の条件に依らずゲート電極直下での電界強度が強くなるため、オフ耐圧、オン耐圧が低下が著しく好ましくない。また、Ｌ１＋Ｌ２＞６μｍとなると、Ｌ１＞Ｌ２の条件に依らずゲート電極直下の等電位線が均一になり、オフ耐圧、オン耐圧とも確保される。
また、ゲート電圧が３００Ｖの場合において、Ｌ１＋Ｌ２＜５μｍとなると、Ｌ１＞Ｌ２の条件に依らずゲート電極直下での電界強度が強くなるため、オフ耐圧、オン耐圧が低下が著しく好ましくない。また、Ｌ１＋Ｌ２＞２０μｍとなると、Ｌ１＞Ｌ２の条件に依らずゲート電極直下の等電位線が均一になり、オフ耐圧、オン耐圧とも確保される。
【００１５】
そのため、ゲート電圧が８０Ｖから３００Ｖの範囲において、Ｌ１＞Ｌ２の条件が顕著に働くｎ形ウエル領域とｐ形オフセット領域の距離（Ｌ１＋Ｌ２）は、２μｍ≦Ｌ１＋Ｌ２≦２０μｍの範囲である。
また、ｎ形ウエル領域１７とｐ形オフセット領域１６が表面で接すると、表面でｎ形ドリフト領域４が無くなるため、表面で空乏層の伸びが抑えられて電界強度が強くなり、オフ耐圧が低下する（勿論、オン耐圧も低下する）。そのため、ｎ形ウエル領域１７とｐ形オフセット領域１６とは離れている方が望ましい。そのため、Ｌ２＞０μｍであるとよい。
また、Ｌ１をＬ２よりも大きくするためには、ｎ形ウエル領域１７を形成するマスクにおいて、ｎ形ウエル領域１７とゲート電極１３の重なり長（Ｌｍ１）を調整するだけでよく、新たなプロセス工程の追加は必要ない。
【００１６】
また、本発明のＨＶＰＭＯＳを図３のレベルシフト回路Ｂに適用することで、レベルシフト回路を安定に動作させることができる。このレベルシフト回路Ｂは、前記したように三相モータを駆動するインバータＩＣやフラットパネルディスプレイを駆動するドライバＩＣとして、ＩＧＢＴなどで構成されたトーテムポール回路やプッシュプル回路の出力回路と一緒に搭載される。
【図面の簡単な説明】
【００１７】
【図１】この発明の一実施例の半導体装置の要部断面図
【図２】オン耐圧とＬ１、Ｌ２の関係の一例を示す図
【図３】厚膜ゲートＨＶＰＭＯＳを適用したレベルシフト回路の一例を示す図
【図４】ＨＶＰＭＯＳをＳＯＩ基板に形成した場合の従来の半導体装置の要部断面図
【符号の説明】
【００１８】
１    ｎ形またはｐ形の半導体基板
２    酸化膜
３    ｎ形基板
４    ｎ形ドリフト領域
６    ｐ形ドレイン領域
９    ｎ形コンタクト領域
１１    厚膜のゲート絶縁膜
１２    絶縁膜
１３    ゲート電極
１４    ソース電極
１５    ドレイン電極
１６    ｐ形オフセット領域
１７    ｎ形ウエル領域
１８    ｐ形ソース領域
２１    ｐ形ソース領域端
２２    ｎ形ウエル領域端
２３    ｐ形オフセット領域端
１００    ＳＯＩ基板
【図１】
2005150617.tif 000003
【図２】
2005150617.tif 000004
【図３】
2005150617.tif 000005
【図４】
2005150617.tif 000006