(57)【要約】【課題】オフ電流の増加やオン電流の低下を招くことなく、動作速度を向上し得る半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１０上に形成された、厚さ２〜６ｎｍのＳｉＧｅより成るチャネル層１８と、チャネル層上に、ゲート絶縁膜２０を介して形成されたゲート電極２２と、ゲート電極の両側に形成されたソース／ドレイン拡散層３２とを有している。チャネル層が薄く形成されているため、チャネル層において量子閉じ込め効果を生じさせることができ、チャネル層における実効的なバンドギャップを大きくすることができる。オフ電流の増大、オン電流の減少等を招くことなく、キャリア移動度を向上することができるため、動作速度の速い半導体装置を提供することができる。【選択図】  図１
2005150217.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成された、厚さ２〜６ｎｍのＳｉＧｅより成るチャネル層と、
前記チャネル層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたソース／ドレイン拡散層と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記チャネル層には、前記シリコン基板側から前記ゲート絶縁膜側に向かって、Ｇｅ組成が徐々に小さくなるような傾斜組成が存在している
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜を更に有し、
前記チャネル層は、前記ゲート電極及び前記サイドウォール絶縁膜の直下のみに形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項１又は２記載の半導体装置において、
前記チャネル層は、前記ゲート電極の直下のみに形成されている
ことを特徴とする半導体装置。
【請求項５】
シリコン基板上に形成されたＳｉＧｅより成るバッファ層と、
前記バッファ層上に形成された、厚さ２〜６ｎｍのシリコンより成るチャネル層と、
前記チャネル層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたソース／ドレイン拡散層と
を有することを特徴とする半導体装置。
【請求項６】
請求項３乃至５のいずれか１項に記載の半導体装置において、
前記ソース／ドレイン拡散層上に形成された、コバルトシリサイドより成るソース／ドレイン電極を更に有する
ことを特徴とする半導体装置。
【請求項７】
シリコン基板上に、厚さ２〜６ｎｍのＳｉＧｅより成るチャネル層を形成する工程と、
前記チャネル層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記シリコン基板にドーパント不純物を導入することにより、前記ゲート電極の両側に第１の不純物拡散領域を形成する工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記シリコン基板にドーパント不純物を導入することにより、第２の不純物拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記サイドウォール絶縁膜を形成する工程は、前記シリコン基板上に前記ゲート電極を覆うように絶縁膜を形成する工程と、前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の前記側壁部分に、前記絶縁膜より成る前記サイドウォール絶縁膜を形成する工程とを有し、
前記絶縁膜を異方性エッチングする工程では、前記ゲート電極及び前記サイドウォール絶縁膜の直下を除く領域の前記チャネル層をもエッチング除去する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程は、前記ゲート絶縁膜上に半導体膜を形成する工程と、前記半導体膜上にマスクを形成する工程と、前記マスクを用いて前記半導体膜をエッチングすることにより、前記半導体膜より成る前記ゲート電極を形成する工程とを有し、
前記半導体膜をエッチングする工程では、前記ゲート電極の直下を除く領域の前記チャネル層をもエッチング除去する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
シリコン基板上に、ＳｉＧｅより成るバッファ層を形成する工程と、
前記バッファ層上に、厚さ２〜６ｎｍのシリコンより成るチャネル層を形成する工程と、
前記チャネル層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記チャネル層及び前記バッファ層にドーパント不純物を導入することにより、前記ゲート電極の両側に第１の不純物拡散領域を形成する工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記チャネル層及び前記バッファ層にドーパント不純物を導入することにより、第２の不純物拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、チャネル層に歪みを導入することにより、チャネル層の物性を変化させ、キャリア移動度を向上させる技術が大きく注目されている。
【０００３】
例えば、シリコン基板上にＳｉＧｅより成るチャネル層を形成したＰＭＯＳトランジスタが提案されている。ＳｉＧｅの格子定数はＳｉの格子定数より大きいため、シリコン基板上にＳｉＧｅよりなるチャネル層を形成した場合には、ＳｉＧｅより成るチャネル層に圧縮歪みが導入される。このような技術を用いれば、正孔の移動度を向上することが可能となる。
【０００４】
また、シリコン基板上に、ＳｉＧｅより成る厚いバッファ層を形成し、ＳｉＧｅより成るバッファ層上にＳｉより成るチャネル層を形成したＮＭＯＳトランジスタも提案されている。Ｓｉの格子定数はＳｉＧｅの格子定数より小さいため、ＳｉＧｅより成るバッファ層上にＳｉより成るチャネル層を形成した場合には、Ｓｉより成るチャネル層に引っ張り歪みが導入される。このような技術を用いれば、電子の移動度を向上することが可能となる。
【特許文献１】特開２００２−７６３４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、提案されている技術では、キャリア移動度は向上し得るものの、オフ電流の増加を招いてしまう。ここで、オフ電流を低減すべく、チャネル層中にドーパント不純物を高濃度に導入することも考えられる。しかし、チャネル層にドーパント不純物を高濃度に導入した場合には、チャネル層内において、基板面に垂直な方向における電界強度が強くなってしまい、チャネル層とゲート絶縁膜との界面にキャリアが引き寄せられてしまう。そうすると、チャネル層とゲート絶縁膜との界面でキャリアが散乱し、キャリア移動度の低下やオン電流の低下を招いてしまう。このように、提案されている技術では、オフ電流の増加やオン電流の低下を招くことなく、キャリア移動度を向上することが困難であった。このため、提案されている技術では、オフ電流の増加やオン電流の低下を招くことなく、動作速度を向上することが困難であった。
【０００６】
本発明の目的は、オフ電流の増加やオン電流の低下を招くことなく、動作速度を向上し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的は、シリコン基板上に形成された、厚さ２〜６ｎｍのＳｉＧｅより成るチャネル層と、前記チャネル層上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に形成されたソース／ドレイン拡散層とを有することを特徴とする半導体装置により達成される。
【０００８】
また、上記目的は、シリコン基板上に形成されたＳｉＧｅより成るバッファ層と、前記バッファ層上に形成された、厚さ２〜６ｎｍのシリコンより成るチャネル層と、前記チャネル層上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に形成されたソース／ドレイン拡散層とを有することを特徴とする半導体装置により達成される。
【０００９】
また、上記目的は、シリコン基板上に、厚さ２〜６ｎｍのＳｉＧｅより成るチャネル層を形成する工程と、前記チャネル層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記シリコン基板にドーパント不純物を導入することにより、前記ゲート電極の両側に第１の不純物拡散領域を形成する工程と、前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成する工程と、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記シリコン基板にドーパント不純物を導入することにより、第２の不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１０】
また、上記目的は、シリコン基板上に、ＳｉＧｅより成るバッファ層を形成する工程と、前記バッファ層上に、厚さ２〜６ｎｍのシリコンより成るチャネル層を形成する工程と、前記チャネル層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記チャネル層及び前記バッファ層にドーパント不純物を導入することにより、前記ゲート電極の両側に第１の不純物拡散領域を形成する工程と、前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成する工程と、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記チャネル層及び前記バッファ層にドーパント不純物を導入することにより、第２の不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【発明の効果】
【００１１】
以上の通り、本発明によれば、チャネル層の厚さを２〜６ｎｍと薄く設定しているため、チャネル層において量子閉じ込め効果を生じさせることができる。このため、本発明によれば、チャネル層における実効的なバンドギャップＥｇを大きくすることが可能となる。本発明によれば、チャネル層における実効的なバンドギャップＥｇを大きくすることができるため、オフ電流Ｉｏｆｆを低減することが可能となる。しかも、本発明では、チャネル層に導入するドーパント不純物の濃度を高くすることを要しないため、基板面に対して垂直方向の電界が強くなってしまうことがない。このため、本発明によれば、チャネル層とゲート絶縁膜との界面におけるキャリアの散乱の増加を抑制することができる。また、チャネル層に導入するドーパント不純物の濃度を高くすることを要しないため、接合容量が増大してしまうこともない。しかも、ＳｉＧｅより成るチャネル層には、圧縮歪みが導入されているため、キャリア移動度を向上することができる。従って、本発明によれば、オフ電流の増大、オン電流の減少、及び接合容量の増大を招くことなく、キャリア移動度を向上することができる。従って、本発明によれば、オフ電流の増大、オン電流の減少等を招くことなく、動作速度を向上することができる。
【００１２】
また、本発明によれば、ゲート電極及びサイドウォール絶縁膜に覆われていない部分のチャネル層がエッチング除去されているため、金属シリサイドより成るソース／ドレイン電極を形成する際には、シリコン基板中のＳｉ原子と金属膜３８中の金属原子とが反応する。このため、本発明によれば、チャネル層の材料としてＳｉＧｅを用い、金属膜の材料としてコバルトを用いた場合であっても、低抵抗の金属シリサイドを形成することができる。従って、本発明によれば、ソース／ドレイン電極を形成する際に用いる金属膜の材料選択の余地を広くすることができる。
【００１３】
また、本発明によれば、シリコン酸化膜を異方性エッチングしてサイドウォール絶縁膜を形成する際に、オーバーエッチングを行うことにより、ゲート電極及びサイドウォール絶縁膜から露出している部分のチャネル層を除去するため、工程の増加を招くことなく、ゲート電極及びサイドウォール絶縁膜の直下のみにＳｉＧｅより成るチャネル層が形成された半導体装置を製造することができる。
【００１４】
また、本発明によれば、ＳｉＧｅより成るチャネル層がゲート電極の直下にのみ形成されているため、ソース／ドレイン拡散層やポケット領域はＳｉＧｅより成るチャネル層内には形成されず、シリコン基板内にのみ形成される。ソース／ドレイン拡散層やポケット領域を不純物プロファイルの制御が困難なチャネル層中に形成することを要しないため、本発明によれば、不純物プロファイルの制御を容易化することができる。
【００１５】
また、本発明によれば、ポリシリコン膜をパターニングしてゲート電極を形成する際に、オーバーエッチングを行うことにより、ゲート電極から露出している部分のチャネル層を除去するため、工程の増加を招くことなく、ゲート電極の直下のみにＳｉＧｅより成るチャネル層が形成された半導体装置を製造することができる。
【００１６】
また、本発明によれば、シリコン基板側からゲート絶縁膜に向かってチャネル層におけるＧｅ組成が小さくなっており、しかも、チャネル層において量子閉じ込め効果が生じるようにチャネル層が２〜６ｎｍと薄く形成されている。このため、本発明によれば、チャネル層における実効的なバンドギャップをより小さくすることができる。従って、本発明によれば、オフ電流の増大、オン電流の減少等をより確実に防止しつつ、キャリア移動度の向上を実現することができ、ひいては動作速度の速い半導体装置を提供することができる。
【００１７】
また、本発明によれば、ＳｉＧｅより成るバッファ層上に形成されたシリコンより成るチャネル層が２〜６ｎｍと薄く形成されているため、チャネル層において量子閉じ込め効果を生じさせることができ、実効的なバンドギャップを大きくすることができる。しかも、本発明によれば、シリコンより成るチャネル層に結晶歪みが導入されているため、キャリア移動度を向上することができる。従って、本発明によれば、ＳｉＧｅより成るバッファ層上にシリコンよりなるチャネル層を形成した場合であっても、オフ電流の増加やオン電流の低下等を招くことなく、キャリア移動度を向上し得る半導体装置を提供することができ、ひいては動作速度の速い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図１２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。
【００１９】
（半導体装置）
まず、本実施形態による半導体装置について図１を用いて説明する。
【００２０】
図１に示すように、シリコン基板１０上には、素子領域１２を画定する素子分離領域１４が形成されている。
【００２１】
素子分離領域１４により画定された素子領域１２には、ｎ型のチャネルドープ層１６が形成されている。
【００２２】
チャネルドープ層１６が形成された素子領域１２上には、ＳｉＧｅより成るチャネル層１８が形成されている。チャネル層１８の組成は、例えばＳｉ０．８Ｇｅ０．２に設定されている。ＳｉＧｅの格子定数はＳｉの格子定数より大きいため、ＳｉＧｅよりなるチャネル層１８には、結晶歪みが導入されている。より具体的には、ＳｉＧｅより成るチャネル層１８には、圧縮歪みが導入されている。チャネル層１８には、例えばｎ型のドーパント不純物が導入されている。
【００２３】
チャネル層１８の厚さは、２〜６ｎｍと薄く設定されている。本実施形態においてチャネル層１８の厚さを薄く設定している理由は、以下の通りである。
【００２４】
図２は、シリコン基板上にＳｉＧｅより成るチャネル層を厚く形成した場合におけるエネルギーバンド構造を示す図である。即ち、図２は、シリコン基板１１０上に、チャネル層１１８、ゲート絶縁膜１２０、及びゲート電極１２２を順次形成したＰＭＯＳトランジスタのエネルギーバンド構造を示している。チャネル層１１８の厚さは、例えば１０〜２０ｎｍ程度である。図２（ａ）は、ゲート電圧Ｖｇ＝０Ｖの場合、即ち、トランジスタがオフの場合におけるエネルギーバンド構造を示している。図２（ｂ）は、ゲート電圧Ｖｇ＝Ｖｄｄの場合、即ち、トランジスタがオンの場合におけるエネルギーバンド構造を示している。ＥＶは、価電子帯端のエネルギーを示している。ＥＣは伝導帯端のエネルギーを示している。ＥＦは、フェルミレベルを示している。Ｅｇは、バンドギャップを示している。
【００２５】
図２から分かるように、ＳｉＧｅより成るチャネル層１１８のバンドギャップＥｇは、シリコン基板１１０のバンドギャップより小さい。このため、シリコン基板１１０上にＳｉＧｅより成るチャネル層１１８を単に厚く形成した場合には、シリコン基板内にＳｉより成るチャネル層を形成されている場合と比較して、チャネル層１１８におけるバンドギャップが小さくなる。このため、シリコン基板１１０上にＳｉＧｅより成るチャネル層１１８を単に厚く形成した場合には、オフ電流Ｉｏｆｆ、即ち、トランジスタがオフの際におけるリーク電流が大きくなってしまうこととなる。
【００２６】
オフ電流Ｉｏｆｆの増加を防止するためには、チャネル層１１８にドーパント不純物を導入することが考えられる。
【００２７】
図３は、ＳｉＧｅより成るチャネル層にｎ型のドーパント不純物を比較的高濃度に導入した場合におけるエネルギーバンド構造を示す図である。図３のＰＭＯＳトランジスタの場合は、図２のＰＭＯＳトランジスタの場合と比較して、例えば１．７倍のｎ型のドーパント不純物がチャネル層１１８に導入されている。図３（ａ）は、ゲート電圧Ｖｇ＝０Ｖの場合、即ち、トランジスタがオフの場合におけるエネルギーバンド構造を示している。図３（ｂ）は、ゲート電圧Ｖｇ＝Ｖｄｄの場合、即ち、トランジスタがオンの場合におけるエネルギーバンド構造を示している。
【００２８】
ＳｉＧｅより成るチャネル層１１８にｎ型のドーパント不純物を比較的高濃度に導入した場合には、オフ電流Ｉｏｆｆを小さくすることが可能となる。
【００２９】
しかし、ＳｉＧｅより成るチャネル層１１８にｎ型のドーパント不純物を比較的高濃度に導入した場合には、基板面に対して垂直方向の電界がチャネル層１１８に強く加わり、キャリアがチャネル層１１８とゲート絶縁膜１２０との界面に引き寄せられる。このため、チャネル層１１８とゲート絶縁膜１２０との界面においてキャリアが散乱してしまい、キャリア移動度の低下やオン電流Ｉｏｎの低下を招いてしまうこととなる。また、チャネル層１１８にｎ型のドーパント不純物を比較的高濃度に導入した場合には、接合容量の増大をも招いてしまうため、トランジスタの動作速度が低下を招いてしまう。
【００３０】
図４は、本実施形態による半導体装置のエネルギーバンド構造を示す図、即ち、ＳｉＧｅより成るチャネル層の厚さを薄く設定した場合におけるエネルギーバンド構造を示す図である。即ち、図４は、シリコン基板１０上に、２〜６ｎｍのチャネル層１８、ゲート絶縁膜２０、及びゲート電極２２を順次形成したＰＭＯＳトランジスタのエネルギーバンド構造を示している。チャネル層１８に導入するｎ型のドーパント不純物の濃度は、図２に示すＰＭＯＳトランジスタの場合と同様に比較的低濃度とした。
【００３１】
これに対し、本実施形態では、チャネル層１８の厚さを２〜６ｎｍと薄く設定しているため、チャネル層１８において量子閉じ込め効果を生じさせることができる。このため、本実施形態によれば、チャネル層１８における実効的なバンドギャップＥｇを大きくすることが可能となる。本実施形態によれば、チャネル層１８における実効的なバンドギャップＥｇを大きくすることができるため、オフ電流Ｉｏｆｆを低減することが可能となる。しかも、本実施形態では、チャネル層１８に導入するドーパント不純物の濃度を高くすることを要しないため、基板面に対して垂直方向の電界が強くなってしまうことがない。このため、本実施形態によれば、チャネル層１８とゲート絶縁膜２０との界面におけるキャリアの散乱の増加を抑制することができる。また、チャネル層１８に導入するドーパント不純物の濃度を高くすることを要しないため、接合容量が増大してしまうこともない。一方、ＳｉＧｅより成るチャネル層１８には、圧縮歪みが導入されているため、キャリア移動度を向上することができる。従って、本実施形態によれば、オフ電流の増大、オン電流の低下、及び接合容量の増大を招くことなく、キャリア移動度を向上することが可能となる。
【００３２】
チャネル層１８の厚さの下限を２ｎｍとしたのは、チャネル層１８の厚さがあまりに薄すぎると、チャネルドープ層１６中を移動するキャリアの割合が増加し、全体としてキャリア移動度の向上が図れないためである。
【００３３】
また、チャネル層１８の厚さの上限を６ｎｍとしたのは、チャネル層１８において十分な量子閉じ込め効果を生じさせるためには、チャネル層１８の厚さを６ｎｍ以下と薄くする必要があるためである。但し、チャネル層１８の厚さを６ｎｍより若干厚くした場合であっても、量子閉じ込め効果はある程度生ずるため、チャネル層１８の厚さが６ｎｍより若干厚くてもよい。但し、チャネル層１８において十分な量子閉じ込め効果を生じさせて、バンドギャップを十分に大きくするためには、チャネル層１８の厚さを６ｎｍ以下に設定することが望ましい。
【００３４】
また、ここではチャネル層１８の組成をＳｉ０．８Ｇｅ０．２とする場合を例に説明したが、チャネル層１８の組成はＳｉ０．８Ｇｅ０．２に限定されるものではなく、適宜設定すればよい。チャネル層１８におけるＧｅ組成比は、例えば５〜３０％の範囲で適宜設定すればよい。
【００３５】
チャネル層１８上には、例えばシリコン酸化膜より成るゲート絶縁膜２０が形成されている。ゲート絶縁膜２０の膜厚は、例えば１．５ｎｍ程度とする。
【００３６】
ゲート絶縁膜２０上には、例えばポリシリコンより成るゲート電極２２が形成されている。
【００３７】
ゲート電極２２の両側のチャネル層１８内及びシリコン基板１０内には、エクステンションソース／ドレイン構造の浅い領域を構成するｐ型の不純物拡散領域２４が形成されている。このような不純物拡散領域２４は、エクステンション領域と称されている。
【００３８】
チャネル層１８内及びシリコン基板１０内には、ｐ型の不純物拡散領域２４に隣接して、ｎ型のポケット領域２６が形成されている。ポケット領域２６は、短チャネル効果を防止するためのものである。
【００３９】
ゲート電極２２の側壁部分には、例えばシリコン酸化膜より成るサイドウォール絶縁膜２８が形成されている。
【００４０】
側壁部分にサイドウォール絶縁膜２８が形成されたゲート電極２２の両側のチャネル層１８内及びシリコン基板１０内には、エクステンションソース／ドレイン構造の深い領域を構成するｐ型の不純物拡散領域３０が形成されている。
【００４１】
浅い不純物拡散領域、即ちエクステンション領域２４と深い不純物拡散領域３０とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３２が構成されている。
【００４２】
ゲート電極２２上には、ニッケルシリサイド（ＮｉＳｉ）より成る金属シリサイド膜３４ａが形成されている。ポリシリコン膜２２と金属シリサイド膜３４ａとにより、ポリサイド構造のゲート電極が構成されている。
【００４３】
また、ソース／ドレイン拡散層３２上には、ニッケルシリサイドより成る金属シリサイド膜３４ｂが形成されている。ソース／ドレイン拡散層３２上に形成された金属シリサイド膜は、ソース／ドレイン電極３４ｂとして機能する。
【００４４】
こうして、本実施形態による半導体装置が構成されている。
【００４５】
本実施形態による半導体装置は、シリコン基板１０上に形成されたＳｉＧｅより成るチャネル層１８の厚さが、２〜６ｎｍと薄く設定されていることに主な特徴がある。
【００４６】
上述したように、シリコン基板１１０上にＳｉＧｅより成るチャネル層１１８を単に厚く形成した場合には、キャリア移動度を向上し得るものの、オフ電流Ｉｏｆｆの増大を招いてしまう。チャネル層１１８中に導入するドーパント不純物の濃度を高く設定すれば、オフ電流Ｉｏｆｆを低減し得るが、この場合には、上述したように、キャリア移動度の低下、オン電流Ｉｏｎの低下、接合容量の増加等を招いてしまうこととなる。
【００４７】
これに対し、本実施形態では、チャネル層の厚さを２〜６ｎｍと薄く設定しているため、チャネル層１８において量子閉じ込め効果を生じさせることができる。このため、本実施形態によれば、チャネル層１８における実効的なバンドギャップＥｇを大きくすることが可能となる。本実施形態によれば、チャネル層１８における実効的なバンドギャップＥｇを大きくすることができるため、オフ電流Ｉｏｆｆを低減することが可能となる。しかも、本実施形態では、チャネル層１８に導入するドーパント不純物の濃度を高くすることを要しないため、基板面に対して垂直方向の電界が強くなってしまうことがない。このため、本実施形態によれば、チャネル層１８とゲート絶縁膜２０との界面におけるキャリアの散乱の増加を抑制することができる。また、チャネル層１８に導入するドーパント不純物の濃度を高くすることを要しないため、接合容量が増大してしまうこともない。しかも、ＳｉＧｅより成るチャネル層１８には、圧縮歪みが導入されているため、キャリア移動度を向上することができる。従って、本実施形態によれば、オフ電流の増大、オン電流の減少、及び接合容量の増大を招くことなく、キャリア移動度を向上することができる。従って、本実施形態によれば、オフ電流の増大、オン電流の減少等を招くことなく、動作速度を向上することができる。
【００４８】
（評価結果）
次に、本実施形態による半導体装置の評価結果について説明する。
【００４９】
図５は、ゲート長とｓ値との関係を示すグラフである。横軸は、ゲート長Ｌｇを示している。縦軸は、トランジスタのｓ値を示している。□印は、本実施形態の場合、即ち、チャネル層の厚さが６ｎｍの場合を示している。△印はチャネル層の厚さが１０ｎｍの場合を示しており、○印はチャネル層の厚さが１４ｎｍの場合を示している。ＳｉＧｅより成るチャネル層１８の面方位は、＜１００＞とした。また、ドレイン電圧Ｖｄは、１．０Ｖとした。
【００５０】
図５から分かるように、チャネル層１８の厚さが薄くなるに伴って、ｓ値が小さくなる傾向がある。そして、チャネル層１８の厚さが６ｎｍの場合には、ｓ値が最も小さくなっている。即ち、チャネル層１８の厚さが６ｎｍの場合には、極めて良好なサブスレッショルド特性が得られている。このことから、本実施形態によれば、サブスレッショルド特性の良好な半導体装置を提供し得ることが分かる。
【００５１】
図６は、Ｉｏｎ−Ｉｏｆｆ特性を示すグラフである。横軸は、オン電流Ｉｏｎ、即ち、トランジスタをオンにしたときのドレイン電流を示している。縦軸は、オフ電流Ｉｏｆｆ、即ち、トランジスタをオフにしたときのリーク電流を示している。□印は、本実施形態の場合、即ち、チャネル層の厚さが６ｎｍの場合を示している。△印はチャネル層の厚さが１０ｎｍの場合を示しており、○印はチャネル層の厚さが１４ｎｍの場合を示している。ＳｉＧｅより成るチャネル層１８の面方位は、＜１００＞とした。また、ドレイン電圧Ｖｄｄは、１．０Ｖとした。
【００５２】
図６から分かるように、ＳｉＧｅより成るチャネル層１８の厚さが薄くなるに伴って、オン電流Ｉｏｎの大きさに対するオフ電流Ｉｏｆｆの大きさが小さくなる傾向がある。そして、ＳｉＧｅより成るチャネル層１８の厚さが６ｎｍの場合には、極めて良好なＩｏｎ−Ｉｏｆｆ特性が得られている。このことから、本実施形態によれば、オフ電流Ｉｏｆｆが小さく、オン電流Ｉｏｎの大きい半導体装置を提供し得ることがわかる。
【００５３】
図７は、しきい値電圧と接合容量との関係を示すグラフである。横軸は、しきい値電圧Ｖｔｈを示している。縦軸は、接合容量を示している。□印は、本実施形態の場合、即ち、チャネル層の厚さが６ｎｍの場合を示している。△印はチャネル層の厚さが１０ｎｍの場合を示しており、○印はチャネル層の厚さが１４ｎｍの場合を示している。●印は、チャネル層の厚さを１４ｎｍに設定するとともに、チャネル層にｎ型のドーパント不純物を高濃度に導入した場合を示している。具体的には、●印の場合には、□印、△印及び○印の場合と比較して、１．７倍のドーズ量でチャネル層にｎ型のドーパント不純物を導入した。
【００５４】
一般に、ＰＭＯＳトランジスタにおいて、オフ電流を低減するためには、しきい値電圧Ｖｔｈを低く設定することが重要である。
【００５５】
チャネル層の厚さを薄くすることなく、チャネル層にｎ型のドーパント不純物を導入することにより、しきい値電圧Ｖｔｈを低くした場合には、○印の場合と●印の場合とを比較して分かるように、接合容量が大きくなってしまう。
【００５６】
これに対し、チャネル層の厚さを薄くすることにより、しきい値電圧Ｖｔｈを低くした場合には、○印と△印と□印とを比較して分かるように、接合容量の増加を招くことなく、しきい値電圧Ｖｔｈを低くすることができる。
【００５７】
これらのことから、本実施形態によれば、接合容量の増加を招くことなく、しきい値電圧Ｖｔｈを低くし得ることがわかる。従って、本実施形態によれば、接合容量の増加を招くことなく、オフ電流Ｉｏｆｆを低減することができる。
【００５８】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図８乃至図１２を用いて説明する。図８乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５９】
まず、図８（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域１２を画定する素子分離領域１４を形成する。
【００６０】
次に、例えばイオン注入法により、シリコン基板１０にｎ型のドーパント不純物を導入する。これにより、シリコン基板１０内に、チャネルドープ層１６が形成される。チャネルドープ層１６は、しきい値電圧Ｖｔｈを制御するためのものである。ｎ型のドーパント不純物としては、例えばＡｓを用いる。イオン注入条件は、例えば加速電圧を２００ｋｅＶ程度とする。
【００６１】
次に、図８（ｂ）に示すように、例えばＣＶＤ法により、素子領域１２上にＳｉＧｅより成るチャネル層１８を形成する。チャネル層１８の組成は、例えばＳｉ０．８Ｇｅ０．２とする。チャネル層１８の厚さは、例えば２〜６ｎｍ程度とする。
【００６２】
次に、例えばＣＶＤ法により、チャネル層１６上に、シリコンより成るキャップ膜（図示せず）を形成する。キャップ膜の厚さは、例えば１．５ｎｍ程度とする。キャップ膜は、後工程においてゲート絶縁膜２０を熱酸化法により形成する際に、チャネル層１８を酸化することなく、ゲート絶縁膜２０を形成するためのものである。熱酸化法によりゲート絶縁膜２０を形成する際には、シリコンより成るキャップ膜が酸化され、シリコン酸化膜より成るゲート絶縁膜２０が形成される。
【００６３】
次に、図８（ｃ）に示すように、熱酸化法により、ゲート絶縁膜２０を形成する。ゲート絶縁膜２０を形成する際には、上述したように、シリコンより成るキャップ膜が酸化され、シリコン酸化膜より成るゲート絶縁膜２０が形成される。
【００６４】
次に、図９（ａ）に示すように、全面に、例えばＣＶＤ法により、ポリシリコン膜２２を形成する。ポリシリコン膜２２の膜厚は、例えば１００ｎｍ程度とする。
【００６５】
次に、例えばスピンコート法により、フォトレジスト膜３６を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、ポリシリコン膜２２をパターニングするためのフォトレジストマスク３６が形成される。
【００６６】
次に、図９（ｂ）に示すように、フォトレジスト膜３６をマスクとして、ポリシリコン膜２２をドライエッチングする。これにより、ポリシリコン膜より成るゲート電極２２が形成される。
【００６７】
次に、図９（ｃ）に示すように、ゲート電極２２上のフォトレジスト膜３６を剥離する。
【００６８】
次に、図１０（ａ）に示すように、例えばイオン注入法により、基板面に対して斜めにｎ型のドーパント不純物を導入する。これにより、ｎ型のポケット領域２６が形成される。この際、チャネル層１６にも、ｎ型のドーパント不純物が導入されることとなる。ｎ型のドーパント不純物としては、例えばＡｓを導入する。イオン注入条件は、例えば加速電圧を２０ｋｅＶ程度とする。
【００６９】
次に、図１０（ｂ）に示すように、例えばイオン注入法により、ゲート電極２２をマスクとして、シリコン基板１０にｐ型のドーパント不純物を導入する。この際、チャネル層１８にはドーパント不純物を導入しないようにする。ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば加速電圧を２ｋｅＶ程度とする。これにより、エクステンション領域を構成する不純物拡散領域２４が形成される。
【００７０】
次に、図１０（ｃ）に示すように、全面に、例えばＣＶＤ法により、シリコン酸化膜２８を形成する。
【００７１】
次に、図１１（ａ）に示すように、シリコン酸化膜２８を異方性エッチングする。これにより、ゲート電極２２の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜２８が形成される。
【００７２】
なお、ここではサイドウォール絶縁膜２８の材料としてシリコン酸化膜を用いたが、サイドウォール絶縁膜２８の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることが可能である。
【００７３】
次に、図１１（ｂ）に示すように、ゲート電極２２及びサイドウォール絶縁膜２８をマスクとして、チャネル層１８及びシリコン基板１０にｐ型のドーパント不純物を導入する。これにより、ソース／ドレイン拡散層の深い領域を構成する不純物拡散領域３０が形成される。ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば加速電圧を５ｋｅＶとする。エクステンション領域、即ち、浅い不純物拡散領域２４と、深い不純物拡散領域３０とにより、ソース／ドレイン拡散層３２が構成される。
【００７４】
次に、図１１（ｃ）に示すように、例えばスパッタ法により、全面に、例えばＮｉより成る金属膜３８を形成する。金属膜３８の膜厚は、例えば１０ｎｍ程度とする。
【００７５】
次に、熱処理を行うことにより、金属膜３８中のＮｉとチャネル層１８中のＳｉとを反応させる。また、金属膜３８中のＮｉとゲート電極２２中のＳｉとを反応させる。熱処理条件は、例えば５００℃程度とする。
【００７６】
次に、図１２に示すように、未反応の金属膜３８をエッチング除去する。こうして、ソース／ドレイン拡散層３２上に、ニッケルシリサイド（ＮｉＳｉ）より成るソース／ドレイン電極３４ｂが形成される。また、ポリシリコン膜２２上に、ニッケルシリサイドより成る金属シリサイド膜３４ａが形成される。ポリシリコン膜２２とニッケルシリサイド膜３４ａとにより、ポリサイド構造のゲート電極が構成される。
【００７７】
こうして、本実施形態による半導体装置が製造される。
【００７８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１３乃至図１５を用いて説明する。図１３は、本実施形態による半導体装置を示す断面図である。図１乃至図１２に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００７９】
（半導体装置）
本実施形態による半導体装置は、ゲート電極２２及びサイドウォール絶縁膜２８の直下にのみ、ＳｉＧｅより成るチャネル層１８が形成されていることに主な特徴がある。
【００８０】
図１３に示すように、ＳｉＧｅより成るチャネル層１８は、ゲート電極２２及びサイドウォール絶縁膜２８の直下にのみ形成されている。ゲート電極２２及びサイドウォール絶縁膜２８の直下を除く領域のチャネル層１８は、エッチング除去されている。
【００８１】
ソース／ドレイン拡散層３２上には、コバルトシリサイド（ＣｏＳｉ２）より成るソース／ドレイン電極３４ｂが形成されている。
【００８２】
なお、ここでは、コバルトシリサイドより成るソース／ドレイン電極３４ｂを形成する場合を例に説明したが、ソース／ドレイン電極３４ｂの材料はコバルトシリサイドに限定されるものではなく、他のあらゆる金属シリサイドを適宜用いることにより、ソース／ドレイン電極３４ｂを形成してもよい。
【００８３】
こうして、本実施形態による半導体装置が構成されている。
【００８４】
本実施形態による半導体装置は、上述したように、ゲート電極２２及びサイドウォール絶縁膜２８の直下にのみ、ＳｉＧｅより成るチャネル層１８が形成されていることに主な特徴がある。
【００８５】
第１実施形態による半導体装置では、ＳｉＧｅより成るチャネル層１８と金属膜３８とを反応させることにより、金属シリサイドより成るソース／ドレイン電極３４ｂを形成するが、金属膜３８の材料としてコバルトを用いた場合には、低抵抗の金属シリサイドを形成することができず、ソース／ドレイン電極３４ｂのコンタクト抵抗が高くなってしまう。このため、ＳｉＧｅより成るチャネル層１８上に金属シリサイドより成るソース／ドレイン電極３４ｂを形成する場合には、金属膜３８の材料としてコバルトを用いることはできなかった。このため、第１実施形態による半導体装置では、ソース／ドレイン電極３２を形成するために用いられることが可能な金属膜３８の材料は狭く限定されていた。
【００８６】
これに対し、本実施形態では、ゲート電極２２及びサイドウォール絶縁膜２８に覆われていない部分のチャネル層１８がエッチング除去されているため、金属シリサイドより成るソース／ドレイン電極３４ｂを形成する際には、シリコン基板１０中のＳｉ原子と金属膜３８中の金属原子とが反応する。このため、本実施形態によれば、チャネル層１８の材料としてＳｉＧｅを用い、金属膜３８の材料としてコバルトを用いた場合であっても、低抵抗の金属シリサイドを形成することができる。従って、本実施形態によれば、ソース／ドレイン電極３２を形成する際に用いる金属膜３８の材料選択の余地を広くすることができる。
【００８７】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１４及び図１５を用いて説明する。図１４及び図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８８】
まず、シリコン酸化膜２８を形成する工程までは、図８（ａ）乃至図１０（ｃ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【００８９】
次に、シリコン酸化膜２８を異方性エッチングすることにより、ゲート電極２２の側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜２８を形成する。この際、オーバーエッチングを行うことにより、ゲート電極２２及びサイドウォール絶縁膜２８の直下を除く領域のチャネル層１８をもエッチング除去する（図１４（ａ）参照）。
【００９０】
次に、図１４（ｂ）に示すように、例えばイオン注入法により、ゲート電極２２及びサイドウォール絶縁膜２８をマスクとして、ｐ型のドーパント不純物を導入する。これにより、エクステンションソース／ドレイン構造の深い領域を構成するソース／ドレイン拡散層が形成される。
【００９１】
次に、図１５（ａ）に示すように、例えばスパッタ法により、全面に、コバルト（Ｃｏ）より成る金属膜３８ａを形成する。金属膜３８ａの膜厚は、例えば１０ｎｍ程度とする。
【００９２】
次に、熱処理を行うことにより、金属膜３８ａ中のＣｏとシリコン基板１０中のＳｉとを反応させる。また、金属膜３８ａ中のＣｏとゲート電極２２中のＳｉとを反応させる。熱処理条件は、例えば８００℃程度とする。
【００９３】
次に、図１５（ｂ）に示すように、未反応の金属膜３８ａをエッチング除去する。これにより、ソース／ドレイン拡散層３２上に、コバルトシリサイド（ＣｏＳｉ）より成るソース／ドレイン電極３４ｂが形成される。また、ポリシリコン膜２２上にコバルトシリサイド膜３４ａが形成されたポリサイド構造のゲート電極が形成される。
【００９４】
こうして、本実施形態による半導体装置が製造される。
【００９５】
本実施形態によれば、シリコン酸化膜を異方性エッチングしてサイドウォール絶縁膜２８を形成する際に、オーバーエッチングを行うことにより、ゲート電極２２及びサイドウォール絶縁膜２８から露出している部分のチャネル層１８を除去するため、工程の増加を招くことなく、ゲート電極２２及びサイドウォール絶縁膜２８の直下のみにＳｉＧｅより成るチャネル層１８が形成された半導体装置を製造することができる。
【００９６】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図１６乃至図２０を用いて説明する。図１６は、本実施形態による半導体装置を示す断面図である。図１乃至図１５に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００９７】
（半導体装置）
本実施形態による半導体装置は、ゲート電極２２の直下にのみチャネル層１８が形成されていることに主な特徴がある。
【００９８】
図１６に示すように、チャネル層１８はゲート電極２２の直下にのみ形成されている。ゲート電極２２の直下を除く領域のチャネル層１８は、エッチング除去されている。
【００９９】
ソース／ドレイン拡散層３２上には、コバルトシリサイド（ＣｏＳｉ２）より成るソース／ドレイン電極が形成されている。
【０１００】
なお、ここでは、コバルトシリサイドより成るソース／ドレイン電極３４ｂを形成する場合を例に説明したが、ソース／ドレイン電極３４ｂの材料はコバルトシリサイドに限定されるものではなく、他のあらゆる金属シリサイドを適宜用いることによりソース／ドレイン電極３４ｂを形成してもよい。
【０１０１】
こうして、本実施形態による半導体装置が構成されている。
【０１０２】
本実施形態による半導体装置は、上述したように、ゲート電極２２の直下にのみチャネル層１８が形成されていることに主な特徴がある。
【０１０３】
一般に、ＳｉＧｅより成るチャネル層１８中においては、ボロン（Ｂ）等のｐ型のドーパント不純物の拡散は抑制される一方、砒素（Ａｓ）等のｎ型のドーパント不純物の拡散は助長される。このため、チャネル層１８の材料としてＳｉＧｅを用いた場合には、チャネル近傍における不純物プロファイルを適切に制御することは、必ずしも容易ではない。
【０１０４】
本実施形態では、ＳｉＧｅより成るチャネル層１８がゲート電極２２の直下にのみ形成されているため、ソース／ドレイン拡散層３２やポケット領域２６はＳｉＧｅより成るチャネル層１８内には形成されず、シリコン基板１０内にのみ形成される。ソース／ドレイン拡散層３２やポケット領域２６を不純物プロファイルの制御が困難なチャネル層１８中に形成することを要しないため、本実施形態によれば、不純物プロファイルの制御を容易化することができる。
【０１０５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１７乃至図２０を用いて説明する。図１７乃至図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０６】
まず、フォトレジスト膜３６をパターニングする工程までは、図８（ａ）乃至図９（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する（図１７（ａ）参照）。
【０１０７】
次に、図１７（ｂ）に示すように、フォトレジスト膜３６をマスクとして、ポリシリコン膜２２をドライエッチングする。この際、オーバーエッチングを行うことにより、フォトレジスト膜２２が形成されていない領域のチャネル層１８をもエッチング除去する。こうして、ゲート電極２２が形成されるとともに、ゲート電極２２の直下を除く領域のチャネル層１８がエッチング除去される。
【０１０８】
この後の半導体装置の製造方法は、図１０（ａ）乃至図１１（ｂ）を用いて上述した半導体装置の製造方法及び図１５（ａ）及び図１５（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する（図１８（ａ）乃至図２０（ｂ）参照）。
【０１０９】
こうして、本実施形態による半導体装置が製造される。
【０１１０】
本実施形態によれば、ポリシリコン膜をパターニングしてゲート電極２２を形成する際に、オーバーエッチングを行うことにより、ゲート電極２２から露出しているチャネル層１８を除去するため、工程の増加を招くことなく、ゲート電極２２の直下のみにＳｉＧｅより成るチャネル層１８が形成された半導体装置を製造することができる。
【０１１１】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法を図２１乃至図２３を用いて説明する。図２１は、本実施形態による半導体装置を示す断面図である。図１乃至図２０に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１１２】
（半導体装置）
本実施形態による半導体装置は、ＳｉＧｅより成るチャネル層１８ａにおいて、シリコン基板１０側からゲート絶縁膜２０側に向かってＧｅ組成が徐々に小さくなるような傾斜組成が存在していることに主な特徴がある。
【０１１３】
図２１に示すように、シリコン基板１０上には、ＳｉＧｅより成るチャネル層１８ａが形成されている。チャネル層１８ａの厚さは、例えば２〜６ｎｍ程度である。チャネル層１８ａにおけるＧｅ組成は、シリコン基板１０側からゲート絶縁膜２０側に向かって徐々に小さくなっている。チャネル層１８ａの上面側におけるＧｅ組成は、例えば０％である。チャネル層１８ａの下面側におけるＧｅ組成は、例えば３０％である。
【０１１４】
図２２は、本実施形態による半導体装置のエネルギーバンド構造を示す図である。シリコン基板１０側からゲート絶縁膜２０に向かってチャネル層１８ａにおけるＧｅ組成が小さくなっており、しかも、チャネル層１８ａにおいて量子閉じ込め効果が生じるようにチャネル層１８ａが２〜６ｎｍと薄く形成されているため、本実施形態によれば、チャネル層１８ａにおける実効的なバンドギャップをより小さくすることができる。
【０１１５】
従って、本実施形態によれば、オフ電流の増大、オン電流の減少等をより確実に防止しつつ、キャリア移動度の向上を実現することができる。
【０１１６】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２３を用いて説明する。図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１１７】
まず、チャネルドープ層１６を形成する工程までは、図８（ａ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１１８】
次に、図２３（ａ）に示すように、例えばＣＶＤ法により、ＳｉＧｅより成るチャネル層１８ａを形成する。チャネル層１８ａを形成する際には、Ｇｅ組成が徐々に小さくなるように、チャネル層１８ａを形成する。Ｓｉの供給源となる原料ガスに対するＧｅの供給源となる原料ガスの流量比を徐々に小さくすることにより、チャネル層１８ａにおけるＧｅ組成を徐々に小さくすることが可能である。
【０１１９】
この後の半導体装置の製造方法は、図８（ｃ）乃至図１２を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１２０】
こうして本実施形態による半導体装置が製造される（図２３（ｂ）参照）。
【０１２１】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法を図２４乃至図２９を用いて説明する。図２４は、本実施形態による半導体装置を示す断面図である。図１乃至図２３に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１２２】
（半導体装置）
本実施形態による半導体装置は、シリコン基板１０上にＳｉＧｅより成るバッファ層４０が形成されており、ＳｉＧｅより成るバッファ層４０上にシリコンより成るチャネル層１８ｂが形成されていることに主な特徴がある。
【０１２３】
図２４に示すように、シリコン基板１０上には、ＳｉＧｅより成るバッファ層４０が形成されている。バッファ層４０の厚さは、例えば２μｍ程度である。バッファ層４０の厚さが十分に厚いため、バッファ層４０の上部では、シリコン基板１０とバッファ層４０との格子不整合に起因する格子歪みは殆ど存在していない。
【０１２４】
バッファ層４０には、素子領域１２を画定する素子分離領域１４が形成されている。
【０１２５】
バッファ層４０には、ｐ型のチャネルドープ層１６ａが形成されている。
【０１２６】
バッファ層４０上には、シリコンより成るチャネル層１８ｂが形成されている。シリコンの格子定数はＳｉＧｅの格子定数より小さいため、シリコンより成るチャネル層１８ｂには圧縮歪みが生じている。
【０１２７】
ゲート電極２２の両側のチャネル層１８ｂ内及びバッファ層４０内には、エクステンションソース／ドレイン構造の浅い領域を構成するｎ型の不純物拡散領域２４ａが形成されている。
【０１２８】
チャネル層１８ｂ内及びバッファ層４０内には、ｎ型の不純物拡散領域２４ａに隣接して、ｐ型のポケット領域２６ａが形成されている。
【０１２９】
側壁部分にサイドウォール絶縁膜２８が形成されたゲート電極２２の両側のチャネル領域１８ｂ内及びバッファ層４０内には、エクステンションソース／ドレイン構造の深い領域を構成するｎ型の不純物拡散領域３０ａが形成されている。浅い不純物拡散領域２４ａと深い不純物拡散領域３０ａとにより、ｎ型のソース／ドレイン拡散層３２ａが構成されている。
【０１３０】
図２５は、シリコン基板上にＳｉＧｅより成るバッファ層及びシリコンより成るチャネル層を順次形成した場合におけるエネルギーバンド構造を示す図である。図２５（ａ）は、ＳｉＧｅより成るバッファ層１４０上に、シリコンより成るチャネル層１１８ａを例えば２０ｎｍ程度と厚く形成した場合を示している。図２５（ｂ）は、本実施形態の場合、即ち、Ｓｉより成るチャネル層１８ｂを２〜６ｎｍと薄く形成した場合を示している。
【０１３１】
本実施形態による半導体装置の場合には、シリコンより成るチャネル層１８ｂが２〜６ｎｍと薄く形成されているため、シリコンより成るチャネル層において量子閉じ込め効果を生じさせることができる。このため、本実施形態によれば、図２５（ｂ）に示すように、シリコンより成るチャネル層における実効的なバンドギャップＥｇをより大きくすることができる。
【０１３２】
こうして本実施形態による半導体装置が構成されている。
【０１３３】
本実施形態による半導体装置は、上述したように、シリコン基板１０上にＳｉＧｅより成るバッファ層４０が形成されており、ＳｉＧｅより成るバッファ層４０上にシリコンより成るチャネル層１８ｂが２〜６ｎｍ程度と薄く形成されていることに主な特徴がある。
【０１３４】
本実施形態による半導体装置によれば、チャネル層１８ｂが２〜６ｎｍと薄く形成されているため、チャネル層１８ｂにおいて量子閉じ込め効果を生じさせることができ、実効的なバンドギャップを大きくすることができる。しかも、本実施形態によれば、チャネル層１８ｂに結晶歪みが導入されているため、上記実施形態による半導体装置と同様に、キャリア移動度を向上することができる。従って、本実施形態によっても、オフ電流の増加やオン電流の低下等を招くことなく、キャリア移動度を向上し得る半導体装置を提供することができる。
【０１３５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２６乃至図２９を用いて説明する。図２６乃至図２９は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１３６】
まず、図２６（ａ）に示すように、シリコン基板１０上に、ＳｉＧｅより成るバッファ層４０を形成する。バッファ層４０の厚さは、例えば２μｍ程度とする。
【０１３７】
次に、例えばＳＴＩ法により、バッファ層４０に、素子領域１２を画定する素子分離領域１４を形成する。
【０１３８】
次に、図２６（ｂ）に示すように、例えばイオン注入法により、シリコン基板１０にｐ型のドーパント不純物を導入する。これにより、シリコン基板１０内に、ｐ型のチャネルドープ層１６ａが形成される。チャネルドープ層１６は、しきい値電圧Ｖｔｈを制御するためのものである。ｐ型のドーパント不純物としては、例えばＢ（ボロン）を用いる。イオン注入条件は、例えば加速電圧を５０ｋｅＶとする。
【０１３９】
次に、図２７（ａ）に示すように、例えばＣＶＤ法により、素子領域１２上にシリコンより成るチャネル層１８ａを形成する。チャネル層１８ｂの厚さは、例えば８ｎｍ程度とする。
【０１４０】
次に、熱酸化法により、チャネル層１８ｂ上にゲート絶縁膜２０を形成する。ゲート絶縁膜２０を形成する際には、チャネル層１８ｂの表面部分が酸化され、シリコン酸化膜より成るゲート絶縁膜２０が形成される。チャネル層１８ｂの表面部分を酸化することによりゲート絶縁膜２０が形成されるため、ゲート絶縁膜２０が形成された後におけるチャネル層１８ｂの厚さは、２〜６ｎｍ程度となる。
【０１４１】
この後のポリシリコン膜２２を形成する工程からゲート電極２２を形成する工程までは、図９（ａ）乃至図９（ｃ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１４２】
次に、図２７（ｂ）に示すように、例えばイオン注入法により、基板面に対して斜めにｐ型のドーパント不純物を導入する。これにより、ｐ型のポケット領域２６ａが形成される。この際、チャネル層１６ｂにも、ｐ型のドーパント不純物が導入されることとなる。ｐ型のドーパント不純物としては、例えばボロンを導入する。イオン注入条件は、例えば加速電圧を１０ｋｅＶとする。
【０１４３】
次に、図２８（ａ）に示すように、例えばイオン注入法により、ゲート電極２２をマスクとして、バッファ層４０にｎ型のドーパント不純物を導入する。ｎ型のドーパント不純物としては、例えばＡｓを用いる。イオン注入条件は、例えば加速電圧を５ｋｅＶとする。これにより、エクステンションソース／ドレイン構造の浅い領域を構成する不純物拡散領域２４ａが形成される。
【０１４４】
この後、シリコン酸化膜２８を形成する工程からサイドウォール絶縁膜２８を形成する工程までは、図１０（ｃ）及び図１１（ａ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１４５】
次に、図２８（ｂ）に示すように、ゲート電極２２及びサイドウォール絶縁膜２８をマスクとして、チャネル層１８ｂ及びバッファ層４０にｎ型のドーパント不純物を導入する。これにより、エクステンションソース／ドレイン構造の深い領域を構成する不純物拡散領域３０ａが形成される。ｎ型のドーパント不純物としては、例えばＡｓを用いる。イオン注入条件は、例えば加速電圧を１０ｋｅＶとする。エクステンション領域、即ち、浅い不純物拡散領域２４ａと、深い不純物拡散領域３０ａとにより、ソース／ドレイン拡散層３２ａが構成される。
【０１４６】
この後の半導体装置の製造方法は、図１１（ｂ）及び図１２を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１４７】
こうして、本実施形態による半導体装置が製造される（図２９参照）。
【０１４８】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１４９】
例えば、第１乃至第４実施形態では、ＰＭＯＳトランジスタを例に説明したが、本発明の原理は、ＰＭＯＳトランジスタに限定されるものではなく、他のあらゆる半導体装置に適用することが可能である。
【０１５０】
また、第５実施形態では、ＮＭＯＳトランジスタを例に説明したが、本発明の原理は、ＮＭＯＳトランジスタに限定されるものではなく、他のあらゆる半導体装置に適用することが可能である。
【０１５１】
（付記１）  シリコン基板上に形成された、厚さ２〜６ｎｍのＳｉＧｅより成るチャネル層と、
前記チャネル層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたソース／ドレイン拡散層と
を有することを特徴とする半導体装置。
【０１５２】
（付記２）  付記１記載の半導体装置において、
前記チャネル層には、前記シリコン基板側から前記ゲート絶縁膜側に向かって、Ｇｅ組成が徐々に小さくなるような傾斜組成が存在している
ことを特徴とする半導体装置。
【０１５３】
（付記３）  付記１又は２記載の半導体装置において、
前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜を更に有し、
前記チャネル層は、前記ゲート電極及び前記サイドウォール絶縁膜の直下のみに形成されている
ことを特徴とする半導体装置。
【０１５４】
（付記４）  付記１又は２記載の半導体装置において、
前記チャネル層は、前記ゲート電極の直下のみに形成されている
ことを特徴とする半導体装置。
【０１５５】
（付記５）  シリコン基板上に形成されたＳｉＧｅより成るバッファ層と、
前記バッファ層上に形成された、厚さ２〜６ｎｍのシリコンより成るチャネル層と、
前記チャネル層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成されたソース／ドレイン拡散層と
を有することを特徴とする半導体装置。
【０１５６】
（付記６）  付記１乃至５のいずれかに記載の半導体装置において、
前記ソース／ドレイン拡散層上に形成された、ニッケルシリサイドより成るソース／ドレイン電極を更に有する
ことを特徴とする半導体装置。
【０１５７】
（付記７）  付記３乃至５のいずれかに記載の半導体装置において、
前記ソース／ドレイン拡散層上に形成された、コバルトシリサイドより成るソース／ドレイン電極を更に有する
ことを特徴とする半導体装置。
【０１５８】
（付記８）  シリコン基板上に、厚さ２〜６ｎｍのＳｉＧｅより成るチャネル層を形成する工程と、
前記チャネル層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記シリコン基板にドーパント不純物を導入することにより、前記ゲート電極の両側に第１の不純物拡散領域を形成する工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記シリコン基板にドーパント不純物を導入することにより、第２の不純物拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１５９】
（付記９）  付記８記載の半導体装置の製造方法において、
前記サイドウォール絶縁膜を形成する工程は、前記シリコン基板上に前記ゲート電極を覆うように絶縁膜を形成する工程と、前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の前記側壁部分に、前記絶縁膜より成る前記サイドウォール絶縁膜を形成する工程とを有し、
前記絶縁膜を異方性エッチングする工程では、前記ゲート電極及び前記サイドウォール絶縁膜の直下を除く領域の前記チャネル層をもエッチング除去する
ことを特徴とする半導体装置の製造方法。
【０１６０】
（付記１０）  付記８記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程は、前記ゲート絶縁膜上に半導体膜を形成する工程と、前記半導体膜上にマスクを形成する工程と、前記マスクを用いて前記半導体膜をエッチングすることにより、前記半導体膜より成る前記ゲート電極を形成する工程とを有し、
前記半導体膜をエッチングする工程では、前記ゲート電極の直下を除く領域の前記チャネル層をもエッチング除去する
ことを特徴とする半導体装置の製造方法。
【０１６１】
（付記１１）  付記９乃至１０のいずれかに記載の半導体装置の製造方法において、
前記金属シリサイドは、コバルトシリサイドである
ことを特徴とする半導体装置の製造方法。
【０１６２】
（付記１２）  シリコン基板上に、ＳｉＧｅより成るバッファ層を形成する工程と、
前記バッファ層上に、厚さ２〜６ｎｍのシリコンより成るチャネル層を形成する工程と、
前記チャネル層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記チャネル層及び前記バッファ層にドーパント不純物を導入することにより、前記ゲート電極の両側に第１の不純物拡散領域を形成する工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記チャネル層及び前記バッファ層にドーパント不純物を導入することにより、第２の不純物拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１６３】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】シリコン基板上にＳｉＧｅより成るチャネル層を厚く形成した場合におけるエネルギーバンド構造を示す図である。
【図３】ＳｉＧｅより成るチャネル層にｎ型のドーパント不純物を高濃度に導入した場合におけるエネルギーバンド構造を示す図である。
【図４】本発明の第１実施形態による半導体装置のエネルギーバンド構造を示す図である。
【図５】ゲート長とｓ値との関係を示すグラフである。
【図６】Ｉｏｎ−Ｉｏｆｆ特性を示すグラフである。
【図７】しきい値電圧と接合容量との関係を示すグラフである。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１３】本発明の第２実施形態による半導体装置を示す断面図である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１６】本発明の第３実施形態による半導体装置を示す断面図である。
【図１７】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２１】本発明の第４実施形態による半導体装置を示す断面図である。
【図２２】本発明の第４実施形態による半導体装置のエネルギーバンド構造を示す図である。
【図２３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図２４】本発明の第５実施形態による半導体装置を示す断面図である。
【図２５】シリコン基板上にＳｉＧｅより成るバッファ層及びシリコンより成るチャネル層を順次形成した場合におけるエネルギーバンド構造を示す図である。
【図２６】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２７】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２８】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２９】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【符号の説明】
【０１６４】
１０…シリコン基板
１２…素子領域
１４…素子分離領域
１６、１６ａ…チャネルドープ層
１８、１８ａ、１８ｂ…チャネル層
２０…ゲート絶縁膜
２２…ゲート電極、ポリシリコン膜
２４、２４ａ…不純物拡散領域
２６、２６ａ…ポケット領域
２８…サイドウォール絶縁膜、シリコン酸化膜
３０…不純物拡散領域
３２…ソース／ドレイン拡散層
３４ａ…金属シリサイド膜
３４ｂ…金属シリサイド膜、ソース／ドレイン電極
３６…フォトレジスト膜
３８…金属膜
４０…バッファ層
１１０…シリコン基板
１１８、１１８ａ…チャネル層
１２０…ゲート絶縁膜
１２２…ゲート電極
１４０…バッファ層
【図１】
2005150217.tif 000003
【図２】
2005150217.tif 000004
【図３】
2005150217.tif 000005
【図４】
2005150217.tif 000006
【図５】
2005150217.tif 000007
【図６】
2005150217.tif 000008
【図７】
2005150217.tif 000009
【図８】
2005150217.tif 000010
【図９】
2005150217.tif 000011
【図１０】
2005150217.tif 000012
【図１１】
2005150217.tif 000013
【図１２】
2005150217.tif 000014
【図１３】
2005150217.tif 000015
【図１４】
2005150217.tif 000016
【図１５】
2005150217.tif 000017
【図１６】
2005150217.tif 000018
【図１７】
2005150217.tif 000019
【図１８】
2005150217.tif 000020
【図１９】
2005150217.tif 000021
【図２０】
2005150217.tif 000022
【図２１】
2005150217.tif 000023
【図２２】
2005150217.tif 000024
【図２３】
2005150217.tif 000025
【図２４】
2005150217.tif 000026
【図２５】
2005150217.tif 000027
【図２６】
2005150217.tif 000028
【図２７】
2005150217.tif 000029
【図２８】
2005150217.tif 000030
【図２９】
2005150217.tif 000031