(57)【要約】【課題】回路を簡単にし得るとともに、ハードウェア制作上の複雑さを解決でき、２つのパルス信号間の時間差も正確に計測でき、従来の方法より効率的、経済的、高精度なパルス時間差符号化回路を提供すること。【解決手段】直列接続された２ｎ−１個のノットゲートと１つのノアゲートとを有し、最終段を除く２ｎ−２個のノットゲートとノアゲートとがリング状に接続され、全てのノットゲートの各遅延時間は等しくされ、ノアゲートの遅延時間はノットゲートの遅延時間の２倍とされたパルス周回回路を備える。第２パルス信号の入力時、計測値をカウンタ・エンコーダ回路から出力する際、第２パルス信号の入力から一定時間遅延させて前記計測値をカウンタ・エンコーダ回路から出力させる。【選択図】      図１
2005020622.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された２ｎ−１個のノットゲートと１つのノアゲートとを有し、最終段を除く２ｎ−２個のノットゲートとノアゲートとがリング状に接続され、ノットゲートの出力に接続されないノアゲートの第２入力端子に第１パルス信号が入力され、２ｎ−２段目のノットゲートから出力される周期パルスの周期がノットゲート１段の遅延時間の２ｎ倍となるように前記ノアゲートの遅延時間が設定され、前記ノアゲートの第２入力端子への第１パルス信号の入力に伴ってパルスを周回させるパルス周回回路と、
このパルス周回回路のノアゲートと各ノットゲートから出力される各出力信号をそのまま出力するが、第２パルス信号が入力されると、その入力時点で前記各出力信号をラッチし出力するラッチ回路と、
このラッチ回路出力を論理演算して、前記パルス周回回路内のパルス周回位置を表す信号を出力するとともに、パルス周回回路から出力される前記周期パルスに対応する前記ラッチ回路出力を出力するセレクタ回路と、
このセレクタ回路から出力されたパルス周回位置を表す信号をエンコードし２信デジタル信号を出力するエンコーダと、
前記第１パルス信号の入力に伴って開始された前記パルス周回回路でのパルスの周回回数を２周に１回、前記セレクタ回路から出力される周期パルスに対応するラッチ回路出力を受けてカウントし、カウント数を２進デジタル信号で出力するカウンタと、
このカウンタ出力、前記エンコーダ出力、および前記セレクタ回路から出力された周期パルスに対応するラッチ回路出力を前記第２パルス信号の入力時、その入力時点から一定時間遅れて取り出し、前記第１パルス信号と前記第２パルス信号の時間差を表す２進デジタル信号として出力する出力手段とを具備することを特徴とするパルス時間差符号化回路。
【請求項２】
請求項１に記載のパルス時間差符号化回路において、パルス周回回路の全てのノットゲートの各遅延時間は等しくされ、ノアゲートの遅延時間はノットゲートの遅延時間の２倍とされることを特徴とするパルス時間差符号化回路。
【請求項３】
請求項１または２に記載のパルス時間差符号化回路において、前記出力手段は、第２パルス信号の入力時、その入力時点から一定時間遅れて前記各出力をラッチするラッチ回路であることを特徴とするパルス時間差符号化回路。
【請求項４】
請求項１ないし３のいずれかに記載のパルス時間差符号化回路において、第１パルス信号と第２パルス信号の時間差を表す２進デジタル信号は、カウンタ出力が上位ビット、セレクタ回路から出力される周期パルスに対応するラッチ回路出力が次のビット、エンコーダ出力が下位ビットとして出力されることを特徴とするパルス時間差符号化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つのパルス信号間の時間差を計測し、その計測した時間差を２進デジタル信号に符号化するパルス時間差符号化回路に関する。
【０００２】
【従来の技術】
【特許文献１】
特許第３１７０９６１号公報
【０００３】
最初に本明細書において使用する用語について述べると、他の文献で“位相”という用語を本来の位相の意味ではなく“時間”という意味で使用している場合もあるが、本明細書では“位相”という用語は使用せず、全て“時間”という用語を使用した。また、論理の“否定”は、他の文献で“反転”と記す場合もあるが、英語表現ＮＯＴに近い“否定”に統一して使用した。したがって、特許文献１中の“位相”、“反転”も“時間”、“否定”に代えて記述し、“インバータ”も“ノットゲート”と記述する。
【０００４】
従来、２つのパルス信号間の時間差を計測し、その計測した時間差を２進デジタル信号に符号化するパルス時間差符号化回路としては、例えば特許文献１に開示されるように、入力信号を否定して出力するノットゲートを奇数個リング状に連結し、そのリング上でパルスエッジを周回させる奇数段リングオシレータ（パルス周回回路）を利用したものが知られている。その回路例を図６に示す。
【０００５】
このパルス時間差符号化回路は、一方のパルス信号ＰＡが入力されたときに上述のパルス周回回路４１上にパルスエッジを周回させ、他方のパルス信号ＰＢが入力された時迄に、パルス信号ＰＡにより起動されたパルスエッジがパルス周回回路４１上を何周周回したかカウントすること、およびパルス周回回路４１上の何れのノットゲートにまでパルスエッジが到達したかを検出すること（これを以下パルス周回位置検出という）により、２つのパルス信号ＰＡ，ＰＢ間の時間差を計測する。
【０００６】
ここで、周回回数は、パルス周回回路４１からのパルスをカウントするカウント手段４２によりカウントされている。また、パルス周回位置検出は、パルス周回回路４１の出力に接続された遅延パルス発生回路４３の各ノットゲート出力から遅延時間に相当する特定一個の出力を選択するセレクタと、該セレクタ出力を２進デジタル値に変換するエンコーダからなる回路、すなわちパルスセレクタ・エンコーダ回路４４により行われている。
【０００７】
さらに、上記のパルス時間差符号化回路においては、パルス周回回路４１の周回時間をノットゲート遅延時間の２ｎ倍になるように決めて、周回回数の２進デジタル値とパルス周回位置検出の２進デジタル値がそのまま２進デジタル信号の上位ビット、下位ビットに対応可能なように工夫がされている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の従来のパルス時間差符号化回路では次のような問題点があった。
【０００９】
まず、パルス周回回路４１からのパルスをカウントするカウント手段４２において、カウンタ内の遅れ時間によるミスカウントの対策として、カウンタを２個用意し、そのうち１つは半周期ずれた時間でカウントアップさせており、しかも何れかのカウンタ出力を選択する機構を設けているが、これらにより回路が複雑になる。
【００１０】
次に、パルス周回位置検出のために、パルス周回回路４１用のノットゲートとは別のノットゲートからなる、しかも、パルス周回回路４１のノットゲート数の２倍のノットゲートを使用する遅延パルス発生回路４３を用意しなければならず、回路がより複雑になる。
【００１１】
また、パルス周回回路４１の１回の周回時間を２ｎ（ｎは２以上の整数）とするため、１つのノットゲートの遅延時間を他のノットゲートの遅延時間の２倍に設定する必要があり、このことはハードウェア（実際の回路装置）制作上の複雑さを伴う。
【００１２】
さらに、パルス周回回路４１用と遅延パルス発生回路４３用のそれぞれのノットゲートの遅延時間が異なるとき、多段のノットゲートを使用していることにより、計測誤差が拡大する。例えば、図６のようにパルス周回回路４１で３１個、遅延パルス発生回路４３で６４個のノットゲートを使用している場合、遅延パルス発生回路４３のノットゲートの遅延時間がパルス周回回路４１のノットゲートの遅延時間より１％だけ長いとき、遅延パルス発生回路４３の最後のノットゲート（Ｄ６４）から遅延パルス発生回路４３への新しいパルス入力までの時間はノットゲートの遅延時間の（１−６４％）＝３６％になってしまう。すなわち、パルス周回時間を均等に時間分割していないことにより、正しいパルス時間差を計測できないことになる。
【００１３】
そこで、本発明は、回路を簡単にし得るとともに、ハードウェア制作上の複雑さを解決でき、２つのパルス信号間の時間差も正確に計測できる、従来の方法より効率的、経済的、高精度なパルス時間差符号化回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明のパルス時間差符号化回路は、直列接続された２ｎ−１個のノットゲートと１つのノアゲートとを有し、最終段を除く２ｎ−２個のノットゲートとノアゲートとがリング状に接続され、ノットゲートの出力に接続されないノアゲートの第２入力端子に第１パルス信号が入力され、２ｎ−２段目のノットゲートから出力される周期パルスの周期がノットゲート１段の遅延時間の２ｎ倍となるように前記ノアゲートの遅延時間が設定され、前記ノアゲートの第２入力端子への第１パルス信号の入力に伴ってパルスを周回させるパルス周回回路と、このパルス周回回路のノアゲートと各ノットゲートから出力される各出力信号をそのまま出力するが、第２パルス信号が入力されると、その入力時点で前記各出力信号をラッチし出力するラッチ回路と、このラッチ回路出力を論理演算して、前記パルス周回回路内のパルス周回位置を表す信号を出力するとともに、パルス周回回路から出力される前記周期パルスに対応する前記ラッチ回路出力を出力するセレクタ回路と、このセレクタ回路から出力されたパルス周回位置を表す信号をエンコードし２信デジタル信号を出力するエンコーダと、前記第１パルス信号の入力に伴って開始された前記パルス周回回路でのパルスの周回回数を２周に１回、前記セレクタ回路から出力される周期パルスに対応するラッチ回路出力を受けてカウントし、カウント数を２進デジタル信号で出力するカウンタと、このカウンタ出力、前記エンコーダ出力、および前記セレクタ回路から出力された周期パルスに対応するラッチ回路出力を前記第２パルス信号の入力時、その入力時点から一定時間遅れて取り出し、前記第１パルス信号と前記第２パルス信号の時間差を表す２進デジタル信号として出力する出力手段とを具備することを特徴とする。
【００１５】
より具体的な例として、パルス周回回路の全てのノットゲートの各遅延時間は等しくされ、ノアゲートの遅延時間はノットゲートの遅延時間の２倍とされる。また、前記出力手段は、第２パルス信号の入力時、その入力時点から一定時間遅れて前記各出力をラッチするラッチ回路とする。
【００１６】
また、第１パルス信号と第２パルス信号の時間差を表す２進デジタル信号は、カウンタ出力が上位ビット、セレクタ回路から出力される周期パルスに対応するラッチ回路出力が次のビット、エンコーダ出力が下位ビットとして出力される。
【００１７】
上記の記載から分かるように、本発明では、カウンタのミスカウント対策は、第２パルス信号入力後一定時間遅らせて、すなわち、カウンタの動作時間を充分見込んでカウント値を取出すことにより対策し、２個のところを１個のカウンタで済ませる。
このようにすることは、計測しようとする第１、第２パルス信号間の時間差による各部の論理値をラッチした後は、第２パルス信号入力時までに実行していた処理を完了するまでの必要な時間を充分にとることが可能になるからである。
【００１８】
また、パルス周回回路と遅延パルス発生回路の同じ機能（すなわち、パルスを否定しながら伝達する機能）の論理回路は１つもので実行し、遅延パルス発生回路の後半に相当する機能はパルス周回回路の２ｎ−２段目ノットゲート出力の極性を見ることで、偶数周目か否かを判断することで代える。
パルス周回回路の２ｎ−２段目ノットゲートの出力極性は、最初のパルスエッジが１周するまで“Ｌ”であり、１周した後は“Ｈ”となり、順次パルスエッジが１周する毎に“Ｌ”、“Ｈ”を繰り返すので、奇数周回中か偶数周回中かを判断することが可能である。
【００１９】
また、実現可能な構成として、計測起動用ノアゲートの遅延時間をノットゲートのそれの２倍とする。そして、パルス周回位置検出がすべて最小単位で検出できるように、リング状部分からの分岐（２ｎ−２段目ノットゲート出力）にリング状部分のノットゲートと同じ遅延時間のノットゲート（最終段ノットゲート）を設ける。このノットゲートの出力によりパルスエッジが、遅延時間がノットゲートの２倍のノアゲートを進行中の中間点まできたか否かを判断できる。
【００２０】
【発明の実施の形態】
次に添付図面を参照して本発明によるパルス時間差符号化回路の実施の形態を詳細に説明する。図１は本発明のパルス時間差符号化回路の実施の形態を示す回路図である。このパルス時間差符号化回路は、大きく分けて、パルス周回回路１０と、ラッチ・セレクタ回路２０と、カウンタ・エンコーダ回路３０とで構成される。
【００２１】
パルス周回回路１０は、直列接続された２ｎ−１個（ここではｎ＝５、よって３１個）のノットゲート（論理否定回路）ＮＯＴ１〜ＮＯＴ３１と、１つのノアゲート（否定論理和回路）ＮＯＲとで構成され、最終段のノットゲートＮＯＴ３１を除く２ｎ−２個（ここでは３０個）のノットゲートＮＯＴ１〜ＮＯＴ３０とノアゲートＮＯＲとがリング状に連結されている。そして、ノットゲートＮＯＴ３０の出力に接続されないノアゲートＮＯＲの第２入力端子に外部入力の第１パルス信号ＰＡが供給されている。また、ノアゲートＮＯＲの出力が出力Ｐ１、１段目ノットゲートＮＯＴ１の出力が出力Ｐ２、２段目ノットゲートＮＯＴ２の出力が出力Ｐ３、以下、出力Ｐ４、Ｐ５、…Ｐ３１となっており、リングから分岐した最終段ノットゲートＮＯＴ３１の出力が出力Ｐ０となっている。また、ノットゲートＮＯＴ３０の出力Ｐ３１から出力される周期パルスの周期がノットゲート１段の遅延時間の２ｎ倍となるように、ノアゲートＮＯＲの遅延時間は、ノットゲートの遅延時間の２倍に設定される。
【００２２】
このように構成されたパルス周回回路１０の動作は、まず通常第１パルス信号ＰＡが入る前、ノアゲートＮＯＲの第２入力端子は“Ｈ”であるので、ノアゲートＮＯＲの出力は“Ｌ”である。即ち、図１の出力Ｐ１は“Ｌ”、出力Ｐ２以降は順次否定されて、出力Ｐ３１が“Ｌ”となる。また出力Ｐ０は“Ｈ”であり、この状態で安定している。第１パルス信号ＰＡが入る即ち、ノアゲートＮＯＲの第２入力端子が“Ｌ”に変ると、ノアゲートＮＯＲの両入力が“Ｌ”なので、出力Ｐ１は“Ｈ”に否定される。すると、夫々のノットゲートの遅延時間後に各ノットゲートの出力Ｐ２、Ｐ３、…が順次否定される。そして、出力Ｐ３１が“Ｌ”から“Ｈ”に否定されるとノアゲートＮＯＲの第１入力端子が“Ｈ”となるので、出力Ｐ１はまた“Ｌ”に戻る。これはパルスエッジ周回の２回目に入った時である。第１パルス信号ＰＡが“Ｌ”である間はこのパルスエッジがリング状の周回回路を回り続ける。
【００２３】
ノアゲートＮＯＲの第２入力端子に第１パルス信号ＰＡが入った最初は出力Ｐ１が“Ｌ”から“Ｈ”に変ったが、パルスエッジ゛が一周した時には出力Ｐ１は“Ｈ”から“Ｌ”に変る。同じことがどのノットゲート出力にも当てはまり、パルスエッジの通過毎に極性が否定される。特に出力Ｐ３１はその極性によりパルスエッジの周回回数が奇数回か偶数回かを判断できるだけでなく、パルスエッジが丁度２回転した時に“Ｈ”から“Ｌ”に変る時間関係に有り、この変化回数はパルスエッジの２周回を１とする回数の整数部を正しく示すことになる。
【００２４】
ラッチ・セレクタ回路２０は、ノアゲートＮＯＲおよびノットゲートＮＯＴ１〜ＮＯＴ３１の全ての出力Ｐ０〜Ｐ３１の論理値を外部入力の第２パルス信号ＰＢの入力時点でラッチする機能と、パルス周回位置検出の機能、および第２パルス信号ＰＢが入力されるまでは出力Ｐ３１（周期パルス）をそのまま出力する機能を有するもので、詳細を図２に示す。
【００２５】
Ｄ−ＦＦ０〜Ｄ−ＦＦ３１はＬＥ入力が“Ｈ”のときは、入力Ｄが出力Ｑにそのまま出力され、ＬＥ入力が“Ｌ”に切り替わった時点でＱ出力論理値が入力Ｄの論理値に固定され、以後ホールドされるＤ型フリップフロップ（トレンスペアレント型ラッチ回路ともいう）である。このＤ型フリップフロップＤ−ＦＦ０〜Ｄ−ＦＦ３１を用いて、第２パルス信号ＰＢが入力されるまではパルス周回回路１０の出力Ｐ０〜Ｐ３１をそのまま各フリップフロップの出力Ｑに出力し、第２パルス信号ＰＢが入力されたならば、その入力時点のパルス周回回路１０の出力Ｐ０〜Ｐ３１を各フリップフロップでラッチし、各フリップフロップの出力Ｑに出力する。ＸＯＲ１は排他的論理和ゲート、ＮＸＯＲ２〜ＮＸＯＲ３１は否定排他的論理和ゲートであり、Ｄ型フリップフロップＤ−ＦＦ０〜Ｄ−ＦＦ３１から出力された論理値の相隣る２データの排他的論理和又はその否定を出力Ｑ１〜Ｑ３１に出力する。また、パルス周回回路１０の出力Ｐ３１（周期パルス）に対応したＤ型フリップフロップＤ−ＦＦ３１のＱ出力の値を出力Ｑ３２として出力する。
【００２６】
パルスエッジの通過直後の極性は、次のノットゲートの出力極性と同じ極性となっており否定排他的論理和ゲートＮＸＯＲの出力は“１”である。但し、出力Ｐ０と出力Ｐ１との比較は、パルスエッジが出力Ｐ０を通過直後に極性が逆となるので、この時のみ排他的論理和ゲートＸＯＲ出力が“１”となる。この“１”となる出力はパルスエッジの周回に伴って何れか１つだけ“１”となる。総合すると図２の出力Ｑ１からＱ３１へ、“１”となる端子が順次変っていく。
【００２７】
また、出力Ｑ３２には、第２パルス信号ＰＢが入力されるまで（すなわちＤ型フリップフロップＤ−ＦＦ３１がラッチ動作するまで）、出力Ｐ３１がそのまま出力される。したがって、第１パルス信号ＰＡが入力された後、第２パルス信号ＰＢが入力されるまでは、出力Ｑ３２により出力Ｐ３１（周期パルス）を後述のようにカウントできる。
【００２８】
カウンタ・エンコーダ回路３０は、ラッチ・セレクタ回路２０の出力Ｑ３２をカウントするとともに、ラッチ・セレクタ回路２０の出力Ｑ１〜Ｑ３１をエンコードし、さらにラッチ・セレクタ回路２０の出力Ｑ３２をラッチして、第１、第２パルス信号ＰＡ、ＰＢの入力時間差を２進デジタル信号の上位ビットＣＤＵと下位ビットＣＤＬとして出力するもので、詳細を図３に示す。
【００２９】
カウンタ・エンコーダ回路３０は、エンコーダ３１、第１ラッチ３２、カウンタ３３、第２ラッチ３４、および遅延回路３５からなる。
【００３０】
エンコーダ３１は、ラッチ・セレクタ回路２０の出力Ｑ１〜Ｑ３１を入力して、その出力Ｑ１〜Ｑ３１の１個のみが“１”になっている、その位置にしたがって出力Ｑ１〜Ｑ３１を２進デジタル値に変換する。即ち、出力Ｑ１〜Ｑ３１の何れもが“１”でなければ出力は“０００００”、出力Ｑ１のみが“１”ならば出力は“００００１”、出力Ｑ２のみが１ならば出力は“０００１０”となり、以下同様にして、１５番目の出力Ｑ１５のみが１ならば出力は“０１１１１”、３１番目の出力Ｑ３１のみが“１”ならば出力は“１１１１１”となる。
【００３１】
カウンタ３３は、ラッチ・セレクタ回路２０の出力Ｑ３２を受けて、その出力Ｑ３２が“１”から“０”に変化する回数を数える。
【００３２】
第１ラッチ３２は、エンコーダ３１の出力、およびラッチ・セレクタ回路２０の出力Ｑ３２（これはエンコーダ３１でエンコードした２進デジタルの１ビット上位のデータ）をラッチする。第２ラッチ３４は、カウンタ３３の出力をラッチする。これら第１および第２ラッチ３２，３４は、第２パルス信号ＰＢの入力時、該第２パルス信号ＰＢより少し遅れて、即ちエンコーダやカウンタの動作時間だけ遅延回路３５で遅れてデータをラッチし、出力する。エンコーダ３１およびカウンタ３３への入力信号および出力Ｑ３２は既に第２パルス信号ＰＢの入力時点でラッチ・セレクタ回路２０によりラッチされていて、これ以上変化しないので、この遅れ時間はどんなに長くても良い。この意味では、カウンタ・エンコーダ回路３０の出力手段は、その手段が適当なタイミングでデータを取り出す機能を有すれば、何もラッチ回路でなくても構わない。
【００３３】
以上の回路の動作説明を図４のタイムチャートと図５の論理値遷移表を使って行う。
第１パルス信号ＰＡが入力する時点をタイムカウント０とし、パルス周回回路１０のノットゲート遅延時間を１として、各時点のタイムカウントを順次１，２，３…とする。
回路図ではノットゲート数を３１（ｎ＝５、２ｎ−１＝３１）としたが、タイムチャートではノットゲート数を７として（ｎ＝３、２ｎ−１＝７）説明する。
【００３４】
第１パルス信号ＰＡが入る前、即ちノアゲートＮＯＲの第２入力端子が“１”のとき、ノアゲートＮＯＲ出力Ｐ１は“０”であり、出力Ｐ２以降は順次否定されるからＰ２＝１、Ｐ３＝０、Ｐ４＝１、以下順次０、１、Ｐ７＝０、Ｐ０＝１である。
第１パルス信号ＰＡの立ち上がりから２カウントになる前では、何れの素子も変化しない。よってＰ１＝０、Ｐ２＝１、Ｐ３＝０、以下順次１、０、１、Ｐ７＝０、Ｐ０＝１である（以下これをＰ０〜Ｐ７＝［１，０，１，０，１，０，１，０］の様に略す。出力Ｐ０を最初にしてあることに注意）。
【００３５】
２カウント経過後は、ノアゲートＮＯＲ出力Ｐ１が否定されるから、Ｐ０〜Ｐ７＝［１，１，１，０，１，０，１，０］となる。
３カウント経過後は、次に第１段ノットゲートＮＯＴ１出力Ｐ２が否定されるから、Ｐ０〜Ｐ７＝［１，１，０，０，１，０，１，０］となる。
４カウント経過後は、次に第２段ノットゲートＮＯＴ２出力Ｐ３が否定されるから、Ｐ０〜Ｐ７＝［１，１，０，１，１，０，１，０］となる。
【００３６】
以下順次変化して、
７カウント経過後は、第５段ノットゲートＮＯＴ５出力Ｐ６が否定されるから、Ｐ０〜Ｐ７＝［１，１，０，１，０，１，０，０］となり、
８カウント経過後は、第６段ノットゲートＮＯＴ６出力Ｐ７が否定されるから、Ｐ０〜Ｐ７＝［１，１，０，１，０，１，０，１］となり、
９カウント経過後は、第７段ノットゲートＮＯＴ７出力Ｐ０が否定されるから、Ｐ０〜Ｐ７＝［０，１，０，１，０，１，０，１］となり、
１０カウント経過後は、ノアゲートＮＯＲ出力Ｐ１が否定されるから、Ｐ０〜Ｐ７＝［０，０，０，１，０，１，０，１］となる。
【００３７】
さらに以下順次変化して、
１５カウント経過後は、第５段ノットゲートＮＯＴ５出力Ｐ６が否定されるから、Ｐ０〜Ｐ７＝［０，０，１，０，１，０，１，１］となり、
１６カウント経過後は、第６段ノットゲートＮＯＴ６出力Ｐ７が否定されるから、Ｐ０〜Ｐ７＝［０，０，１，０，１，０，１，０］となる。
【００３８】
以上の内容を表にしたものが図５である。図５には出力Ｐ０〜Ｐ７から求められる出力Ｑ１〜Ｑ７、Ｑ８も示してある。Ｑ１＝ＸＯＲ（Ｐ０，Ｐ１）、Ｑ２〜Ｑ７はＱｉ＝ＮＸＯＲ（Ｐｉ−１，Ｐｉ）  （ｉ＝２〜７）、Ｑ８＝Ｐ７である。
【００３９】
そして、この出力Ｑ１〜Ｑ８をカウンタ・エンコーダ回路３０でエンコード、カウント、ラッチすれば第１および第２パルス信号ＰＡ、ＰＢ間の時間差を計測して２進デジタル信号として出力できるが、図５の出力Ｑの表を見ると明らかなように、“１”になる出力Ｑは出力Ｑ１〜Ｑ７でタイムカウントに従って変化しており、１周目か２周目かは出力Ｑ８を見ることで分かる。但しタイムカウント０の時のみ例外である。また、タイムチャートで明らかなように、どの時点でも値の変化が起こるのは１個のみ、即ち２個同時に変化することはないから、第２パルス信号ＰＢが入力した時点で出力Ｐをラッチする時に間違った値を取り込む危険性はない。更に出力Ｐをラッチした後で出力Ｑも最後の出力Ｑ８を含めて、タイムカウント１つに１つのパターンが対応するようになっているので、ミスエンコード、ミスラッチをする心配はない。
【００４０】
さらに、パルス周回カウントについて、カウンタ３３は入力が“１”から“０”に変化する時点にカウントアップするので出力Ｑ８が“１”から“０”に変る時点にカウントアップする。Ｑ８＝Ｐ７であり、出力Ｑ８は出力Ｑ０〜Ｑ７をエンコードした２進デジタルの１ビット上位を示し、この出力Ｑ８が“１”から“０”になった時パルス周回カウントが進むので、このカウンタ３３は、出力Ｑ８の上位のビットを正確にカウントする。
【００４１】
さらに、第２パルス信号ＰＢが入ったあとでは出力Ｑはラッチされているので、エンコーダ３１出力はその変換時間後に安定する。また、カウンタ３３は、カウント動作時間後にデータが安定する。したがって、エンコーダ３１の変換時間およびカウンタ３３のカウント動作時間を考慮して、第２パルス信号ＰＢ入力時、その入力から一定時間、遅延回路３５で遅延させて、エンコーダ３１出力およびカウンタ３３出力ならびに出力Ｑ８を第１および第２ラッチ３２，３４にラッチすれば、例えエンコーダ３１の変換動作、カウンタ３３のカウント動作に第２パルス信号ＰＢの入力が重なっても、正しいデータが第１および第２ラッチ３２，３４から出力される。
【００４２】
また、この回路構成では、パルス周回回路とは別に従来のパルス周回位置検出用の遅延パルス発生回路を設けていないので、両回路の遅延時間差による誤差を考える必要もなくなる。
【００４３】
このように上記の回路によれば、第１および第２パルス信号ＰＡ、ＰＢ間の時間差を正確に計測できる。また、カウンタが１個になること、パルス周回位置検出用の遅延パルス発生回路が不要になることにより回路が簡単になる。さらに、ノットゲートは全て同一遅延時間でよいからハードウェア制作上の複雑さも解決できる。
【００４４】
なお、図４および図５ではノットゲート数を７として説明したが、任意の２ｎ−１のノットゲート数にも拡大することが可能である。
【００４５】
【発明の効果】
以上のように本発明のパルス時間差符号化回路によれば、回路を簡単にし得るとともに、ハードウェア制作上の複雑さを解決でき、２つのパルス信号間の時間差も正確に計測でき、従来の方法より効率的、経済的、高精度なパルス時間差符号化回路（従来と同一機能回路）を得ることができる。
【図面の簡単な説明】
【図１】本発明によるパルス時間差符号化回路の実施の形態を示す回路図。
【図２】図１の回路で使用されるラッチ・セレクタ回路の詳細を示す回路図。
【図３】図１の回路で使用されるカウンタ・エンコーダ回路の詳細を示す回路図。
【図４】本発明の実施の形態の動作を説明するためのタイミングチャートを示す図。
【図５】本発明の実施の形態の動作を説明するための論理値遷移表を示す図。
【図６】従来のパルス時間差符号化回路を示す回路図。
【符号の説明】
１０  パルス周回回路
ＮＯＲ  ノアゲート（否定論理和回路）
ＮＯＴ１〜ＮＯＴ３１  ノットゲート（論理否定回路）
２０  ラッチ・セレクタ回路
Ｄ−ＦＦ０〜Ｄ−ＦＦ３１  Ｄ型フリップフロップ
ＸＯＲ１  排他的論理和ゲート、
ＮＸＯＲ２〜ＮＸＯＲ３１  否定排他的論理和ゲート
３０  カウンタ・エンコーダ回路
３１  エンコーダ
３２  第１ラッチ
３３  カウンタ
３４  第２ラッチ
３５  遅延回路
ＰＡ  第１パルス信号
ＰＢ  第２パルス信号
【図１】
2005020622.tif 000003
【図２】
2005020622.tif 000004
【図３】
2005020622.tif 000005
【図４】
2005020622.tif 000006
【図５】
2005020622.tif 000007
【図６】
2005020622.tif 000008