(57)【要約】【課題】チップサイズを低減しつつ、低消費電力化可能な相転移メモリを提供すること。【解決手段】半導体基板２５上に形成されたアモルファス−結晶相転移を生じる相転移層２０を含む複数のメモリセルと、前記相転移層２０上に形成された電極層３１と、前記メモリセルがマトリクス状に配置されたメモリセルアレイ１１と、同一行の前記メモリセルを共通接続するワード線と、前記電極層３１に電気的に接続され、同一列の前記メモリセルの前記相転移層２０を共通接続するビット線とを具備し、前記相転移層２０は、前記メモリセル毎に前記半導体基板１０に接触する第１領域２８と、同一列にある複数の前記メモリセル間で前記第１領域２８を共通接続する第２領域２９とを含み、前記電極層３１は、前記第２領域２８上に形成され、前記第１領域２８と前記半導体基板１０とが接する面積は、前記第２領域２８と前記電極層３１とが接する面積よりも小さい。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたアモルファス−結晶相転移を生じる相転移層を含む複数のメモリセルと、
前記相転移層上に形成された第１電極層と、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記メモリセルを共通接続するワード線と、
前記第１電極層に電気的に接続され、同一列の前記メモリセルの前記相転移層を共通接続するビット線と
を具備し、前記相転移層は、前記メモリセル毎に前記半導体基板に接触する第１領域と、同一列にある複数の前記メモリセル間で前記第１領域を共通接続する第２領域とを含み、
前記第１電極層は、前記第２領域上に形成され、
前記メモリセル毎に前記第１領域と前記半導体基板とが接する面積は、前記第２領域と前記第１電極層とが接する面積よりも小さい
ことを特徴とする相転移メモリ。
【請求項２】
前記第１電極層と前記ビット線とを接続するコンタクトプラグを更に備える
ことを特徴とする請求項１記載の相転移メモリ。
【請求項３】
前記相転移層は、前記第１領域と第２領域との間に設けられた第３領域を備え、
前記第３領域の幅は、前記第１領域と前記半導体基板とが接触する面積より大きく、且つ前記第２領域が前記第１電極層に接する面積よりも小さい
ことを特徴とする請求項１または２記載の相転移メモリ。
【請求項４】
前記メモリセル毎に前記半導体基板上に形成された抵抗素子を更に備え、
前記抵抗素子は、前記半導体基板と、前記相転移素子の第２領域との間に形成され、
前記メモリセル毎に前記抵抗素子と前記第１領域とが接触する面積は、前記第２領域と前記第１電極層とが接する面積よりも小さい
ことを特徴とする請求項１乃至３いずれか１項記載の相転移メモリ。
【請求項５】
半導体基板上に形成されたアモルファス−結晶相転移を生じる相転移層を含む複数のメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記メモリセルを共通接続するワード線と、
同一列の前記メモリセルの前記相転移層を共通接続するビット線と
を具備し、前記相転移層は、前記メモリセル毎に前記半導体基板に接触する第１領域と、同一列にある複数の前記メモリセル間で前記第１領域を共通接続し且つ前記ビット線に接続される第２領域とを含み、
前記メモリセル毎に前記第１領域と前記半導体基板とが接する面積は、前記第２領域と前記ビット線とが接する面積よりも小さい
ことを特徴とする相転移メモリ。
【請求項６】
前記ビット線は、第１金属層と、前記第２領域に接する第２金属層とを含む
ことを特徴とする請求項５記載の相転移メモリ。
【請求項７】
前記第１金属層は、前記第２金属層よりも抵抗値が低い
ことを特徴とする請求項６記載の相転移メモリ。
【請求項８】
前記相転移層は、前記第１領域と第２領域との間に設けられた第３領域を備え、
前記第３領域の幅は、前記第１領域と前記半導体基板とが接触する面積より大きく、且つ前記第２領域が前記ビット線に接する面積よりも小さい
ことを特徴とする請求項５乃至７いずれか１項記載の相転移メモリ。
【請求項９】
前記メモリセル毎に前記半導体基板上に形成された抵抗素子を更に備え、
前記抵抗素子は、前記半導体基板と、前記相転移素子の第２領域との間に形成され、
前記メモリセル毎に前記抵抗素子と前記第１領域とが接触する面積は、前記第２領域と前記ビット線とが接する面積よりも小さい
ことを特徴とする請求項５乃至８いずれか１項記載の相転移メモリ。
【請求項１０】
前記第１領域と前記半導体基板との間に介在するようにして形成された第２電極層を更に備える
ことを特徴とする請求項１乃至３、及び５乃至８いずれか１項記載の相転移メモリ。
【請求項１１】
前記第２電極層の前記第１領域に相対する面は、前記第１領域の前記第２電極層に相対する面よりも大きい
ことを特徴とする請求項１０記載の相転移メモリ。
【請求項１２】
前記メモリセルは、前記半導体基板中に形成されたバイポーラトランジスタを更に備え、
前記バイポーラトランジスタのコレクタまたはエミッタは前記第２領域に接続され、ベースは前記ワード線に接続される
ことを特徴とする請求項１乃至１１いずれか１項記載の相転移メモリ。
【請求項１３】
前記メモリセルは、前記半導体基板上に形成されたＭＯＳトランジスタを更に備え、
前記ＭＯＳトランジスタのソースまたはドレインは前記第２領域に接続され、ゲートは前記ワード線に接続される
ことを特徴とする請求項１乃至１１いずれか１項記載の相転移メモリ。
【請求項１４】
前記相転移層における前記第１領域は結晶状態であり、前記第２領域の少なくとも一部は書き込みデータに応じて結晶状態とアモルファス状態のいずれかの状態をとる
ことを特徴とする請求項１乃至１３いずれか１項記載の相転移メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、相転移メモリ（ＯＵＭ：Ovonic Unified Memory）に関し、例えば、ＯＵＭのメモリセル構造にに関するものである。
【背景技術】
【０００２】
近年、新規な不揮発性のメモリ装置として、ＯＵＭが研究されている。
【０００３】
ＯＵＭは、ＣＤ−ＲＷやＤＶＤ−ＲＡＭなどでも利用されているカルコゲナイド化合物という相転移膜を記憶素子に用いている。そして、相転移膜がアモルファス状態にあるか、結晶状態にあるかによって、“０”と“１”とを記憶する。ＯＵＭの特長は不揮発性であるのみならず、既存のフラッシュメモリに比べて書き込み時間が早く、且つ書き換え可能回数も格段に多くできる点にある。
【０００４】
従来のＯＵＭのメモリセル構造としては、例えばカルコゲナイド化合物の一部でのみ相転移を起こさせる構造（例えば、非特許文献１参照）が提案されている。
【非特許文献１】Scott Tyson他著、“Non Volatile High Density, High Performance Phase Change Memory”、IEEE Aerospace Conference 2000、p.385-390
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記非特許文献１記載の構造であると、カルコゲナイド化合物の両端への印加電圧を低減でき、ＯＵＭの消費電力を削減できる。しかし、メモリセルアレイの面積が大きいという問題があった。また、単に金属配線等を用いて複数のメモリセル間でカルコゲナイド化合物の一端を共通接続する構造とすると、ＯＵＭの消費電力が大きくなるという問題があった。
【０００６】
この発明は、上記事情に鑑みてなされたもので、その目的は、チップサイズを低減しつつ、低消費電力化可能な相転移メモリを提供することにある。
【課題を解決するための手段】
【０００７】
この発明の第１の態様に係る相転移メモリは、半導体基板上に形成されたアモルファス−結晶相転移を生じる相転移層を含む複数のメモリセルと、前記相転移層上に形成された電極層と、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一行の前記メモリセルを共通接続するワード線と、前記電極層に電気的に接続され、同一列の前記メモリセルの前記相転移層を共通接続するビット線とを具備し、前記相転移層は、前記メモリセル毎に前記半導体基板に接触する第１領域と、同一列にある複数の前記メモリセル間で前記第１領域を共通接続する第２領域とを含み、前記電極層は、前記第２領域上に形成され、前記第１領域と前記半導体基板とが接する面積は、前記第２領域と前記電極層とが接する面積よりも小さいことを特徴としている。
【０００８】
また、この発明の第２の態様に係る相転移メモリは、半導体基板上に形成されたアモルファス−結晶相転移を生じる相転移層を含む複数のメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一行の前記メモリセルを共通接続するワード線と、同一列の前記メモリセルの前記相転移層を共通接続するビット線とを具備し、前記相転移層は、前記メモリセル毎に前記半導体基板に接触する第１領域と、同一列にある複数の前記メモリセル間で前記第１領域を共通接続し且つ前記ビット線に接続される第２領域とを含み、前記第１領域と前記半導体基板とが接する面積は、前記第２領域と前記ビット線とが接する面積よりも小さいことを特徴としている。
【０００９】
上記のような構成によれば、相転移素子は複数のメモリセルＭＣによって共用されている。すなわち、従って、相転移素子の第２領域をメモリセル毎に分離する場合に比べて、パターニング工程が容易となると共に、メモリセルの集積度を向上出来る。また、相転移素子は、その上部（第２領域）において電極と接し、下部（第１領域）において半導体基板と接している。そして、半導体基板との接触面積は、電極との接触面積よりも小さい。従って、書き込み時に電圧パルスを印加した際、相転移素子において発生するジュール熱は、半導体基板との接触部分でその殆どを発生する。すなわち、印加電圧に対して効率的にジュール熱を発生させることが出来る。従って、従来に比べて小さい印加電圧によって、相転移を起こすのに十分な熱を発生させることが出来る。その結果、ＯＵＭの消費電力を低減できる。
【発明の効果】
【００１０】
この発明によれば、チップサイズを低減しつつ、低消費電力化可能な相転移メモリを提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
この発明の第１の実施形態に係る相転移メモリについて図１を用いて説明する。図１は本実施形態に係るＯＵＭのブロック図である。
【００１３】
図示するように、ＯＵＭ１０は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ビット線ドライバ１４、及びロウデコーダ１５を備えている。
【００１４】
メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数であり、図１では（６×４）個のみ示す）のメモリセルＭＣ００〜ＭＣｍｎを有している。メモリセルＭＣの各々は、相転移素子２０及びスイッチングトランジスタ（ｐｎｐ型バイポーラトランジスタ）２１を含んでいる。相転移素子２０は、例えばカルコゲナイド化合物で形成される。相転移素子２０の一端は、ビット線ＢＬ０〜ＢＬｎのいずれかに接続され、他端はスイッチングトランジスタ２１の電流経路の一端（エミッタ）に接続されている。スイッチングトランジスタ２１のベースはワード線ＷＬ０〜ＷＬｍのいずれかに接続され、電流経路の他端（コレクタ）は接地電位に接続されている。
【００１５】
同一行に配置されたメモリセルのスイッチングトランジスタ２１のベースは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続されている。また、同一列に配置されたメモリセルの相転移素子２０の一端は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。
【００１６】
カラムデコーダ１２は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
【００１７】
ビット線ドライバ１４は、書き込み時及び読み出し時において、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。そして、選択したビット線に電圧パルスを供給する。
【００１８】
ロウデコーダ１５は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、書き込み時及び読み出し時において、ロウアドレスデコード信号に基づいて、ワード線ＷＬ０〜ＷＬｍのいずれかを選択する。すなわち、選択ワード線に０Ｖを与える。
【００１９】
センスアンプ１３は、ロウデコーダ１５及びカラムデコーダ１２によって選択されたメモリセルから読み出したデータを増幅する。
【００２０】
次に、メモリセルアレイ１１の平面パターンについて、図２を用いて説明する。図２はメモリセルアレイ１１の平面図である。
【００２１】
図示するように、ｐ型半導体基板２５中には、第１方向に沿ったストライプ形状の素子領域ＡＡが形成されている。なお、ｐ型半導体基板２５はスイッチングトランジスタ２１のコレクタとして機能する。素子領域ＡＡの表面内には、ｎ型不純物拡散層２６が形成されており、このｎ型不純物拡散層２６が、スイッチングトランジスタ２１のベース、すなわちワード線ＷＬ０〜ＷＬｍとして機能する。素子領域ＡＡ以外の領域には、素子分離領域ＳＴＩが形成されている。また素子領域ＡＡの表面領域内には、互いに離隔された島状のｐ＋型不純物拡散層２７が形成されている。このｐ＋型不純物拡散層２７は、スイッチングトランジスタ２１のエミッタとして機能する。
【００２２】
スイッチングトランジスタ２１上には、相転移素子２０が形成されている。相転移素子２０は、第１領域２８と第２領域２９とを含んでいる。第１領域２８は、スイッチングトランジスタ２１のエミッタ２７上に形成された柱状形状を有している。第２領域２９は、第１方向に直交する第２方向で隣接する２つのスイッチングトランジスタ２１を跨ぐようにして、第２方向に沿ったストライプ形状に形成されている。そして第２領域２９は、上記２つのスイッチングトランジスタ２１に接続される第１領域２８に接続されている。
【００２３】
相転移素子２０上には、第２方向に沿ったストライプ形状のビット線ＢＬ０〜ＢＬｎが形成されている。ビット線ＢＬ０〜ＢＬｎはそれぞれ、同一列にある相転移素子２０の第２領域２９と、コンタクトプラグＣＰ１によって接続されている。
【００２４】
次に、メモリセルアレイ１１の断面構造について、図３を用いて説明する。図３は図２におけるＹ１−Ｙ１’線に沿った断面図である。
【００２５】
図示するように、ｐ型半導体基板２５中には素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩによって周囲を取り囲まれた素子領域ＡＡ内に、スイッチングトランジスタ２１が形成されている。スイッチングトランジスタ２１は、ｐ型半導体基板２５、ｐ型半導体基板２５の表面内に形成されたｎ型不純物拡散層２６、及びｎ型不純物拡散層２６の表面領域内に形成されたｐ＋型不純物拡散層２７を有している。前述の通り、それぞれの領域が、ｐｎｐ型バイポーラトランジスタのコレクタ領域、ベース領域、及びエミッタ領域として機能する。コレクタ領域２５は、各スイッチングトランジスタ間で共通接続されており、例えば接地電位に接続されている。ベース領域２６は、同一行にあるスイッチングトランジスタ間で共通接続されており、各列間は電気的に分離されている。またエミッタ領域２７はスイッチングトランジスタ毎に電気的に分離されている。なお、同一行にあるスイッチングトランジスタ２１のベース領域は、ｎ型不純物拡散層２６によって共通接続されても良いし、別途設けた金属配線層によって共通接続されても良い。
【００２６】
半導体基板２５上には、上記スイッチングトランジスタ２１を被覆するようにして層間絶縁膜３０が形成されている。層間絶縁膜３０中には、その表面からエミッタ領域２７に達するコンタクトホールＣＨが形成されている。そして、層間絶縁膜３０上に、コンタクトホールＣＨを埋め込むようにして相転移素子２０が形成されている。相転移素子２０は、アモルファス−結晶相転移を起こす材料、例えばＧｅＴｅＳｂなどによって形成される。相転移素子２０は、前述の通り第１領域２８、第２領域２９を含む。第１領域２８は、メモリセル毎に設けられ、コンタクトホールＣＨを埋め込んでいる。そしてコンタクトホールＣＨ底部で、エミッタ領域２７に接している。また第２領域２９は層間絶縁膜３０上に形成され、２つの第１領域２８に接している。
【００２７】
相転移素子２０の第２領域２９上には電極３１が形成されている。そして、層間絶縁膜３０上には、相転移素子２０を被覆するようにして層間絶縁膜３２が形成されている。層間絶縁膜３２中には、電極３１に接続されるコンタクトプラグＣＰ１が形成されている。更に、層間絶縁膜３２上には、同一列のコンタクトプラグＣＰ１を共通接続するようにして、金属配線層３３が形成されている。金属配線層３３は、ビット線ＢＬとして機能する。
【００２８】
図４は、図３の一部領域の拡大図である。図示するように、相転移素子２０の第２領域２９上面は、電極３１に接しており、その接触面積をｄ１とする。また、相転移素子２０の第１領域２８の底部はエミッタ領域２７に接しており、その接触面積をｄ２、ｄ３とする。すると、これらの間にはｄ１＞ｄ２、ｄ３なる関係がある。すなわち、相転移素子２０は、スイッチングトランジスタ２１のエミッタ領域２７との接触面積が、ビット線に接続される電極３１との接触面積よりも小さくなるように形成される。
【００２９】
従って、相転移素子２０とエミッタ領域２７との接触抵抗は、相転移素子２０と電極３１との接触抵抗よりも高くなる。すなわち、相転移素子２０に電流を流した際に発生するジュール熱は、電極３１との接触領域よりもむしろエミッタ領域２７との接触領域で発生する。よって、書き込み時において相転移が起きる領域、すなわち書き込み可能領域（Programmable volume）は、相転移素子２０内におけるエミッタ領域２７との接触領域となる。
【００３０】
次に上記構成のＯＵＭの動作について説明する。  
まず、書き込み動作について、図１、図４、図５を用いて説明する。図５は、書き込み時にビット線に印加される書き込み電圧のタイムチャートである。なお、ここではビット線ＢＬ１とワード線ＷＬ０との交点に配置されたメモリセルＭＣ０１にデータを書き込む場合を例に挙げて説明する。
【００３１】
書き込み動作においては、ビット線に電圧パルスを与えることにより、相転移素子２０を局所的に加熱する。そして、発生したジュール熱によって、相転移素子２０を局所的に結晶相またはアモルファス相に変化させる。
【００３２】
＜書き込み動作１：結晶状態へ変化（セット）＞
まず、ロウデコーダ１５が、ロウアドレスデコード信号に基づいてワード線ＷＬ０を選択する。そして、ロウデコーダ１５は、選択ワード線ＷＬ０に０Ｖを供給し、その他の非選択ワード線ＷＬ１〜ＷＬｍに“Ｈ”レベルを与える。
【００３３】
次に、ビット線ドライバ１４がカラムアドレスデコード信号に基づいてビット線ＢＬ１を選択する。そして、ビット線ドライバ１４が、ビット線ＢＬ１に電圧パルス（セットパルス）を印加する。
【００３４】
セットパルスは、図５に示すように、電圧値Ｖ１、パルス幅ｔ２の電圧パルスである。ます、相転移素子２０をアモルファス状態から結晶状態に変化させる為には、一定時間、電圧パルスを印加する。すると、図４に示すように相転移素子２０内に電流パスが形成される。この時点で、メモリセルＭＣ０１のスイッチングトランジスタ２１のベースは０Ｖとされているから、書き込み電流Ｉwriteが、ビット線ＢＬ１からスイッチングトランジスタ２１のコレクタに向かって流れだす。更に電流を流し続けると、相転移素子２０におけるスイッチングトランジスタ２１のエミッタ領域２７との接触領域においてジュール熱が発生する。このジュール熱によって、相転移素子２０における原子の組み替え（相転移）が起こる。その結果、相転移素子２０におけるエミッタ領域２７との接触領域は結晶状態へと変化する。
【００３５】
上記により、相転移素子２０は低抵抗状態となり、書き込みが終了する。
【００３６】
＜書き込み動作２：アモルファス状態へ変化（リセット）＞
まず、ロウデコーダ１５が、ロウアドレスデコード信号に基づいてワード線ＷＬ０を選択する。そして、ロウデコーダ１５は、選択ワード線ＷＬ０に０Ｖを供給し、その他の非選択ワード線ＷＬ１〜ＷＬｍに“Ｈ”レベルを与える。
【００３７】
次に、ビット線ドライバ１４がカラムアドレスデコード信号に基づいてビット線ＢＬ１を選択する。そして、ビット線ドライバ１４が、ビット線ＢＬ１に電圧パルス（リセットパルス）を印加する。
【００３８】
リセットパルスは、図５に示すように、電圧値Ｖ２（＞Ｖ１）、パルス幅ｔ１（＜ｔ２）の急峻な電圧パルスである。このリセットパルスが印加されることにより、相転移素子２０の温度はその融点以上に上昇される。これにより、相転移素子２０の結晶は溶融される。そして時刻ｔ１でリセットパルスが立ち下がることで、相転移素子２０の温度が下げられる。この温度の下がり方は、温度上昇の程度に依存する。この場合、急激に温度が上げられたため、温度の低下も急激な変化となる。この急激な温度勾配により、過冷却液体状態を経て、アモルファス相が形成される。
【００３９】
以上のように、相転移素子２０を高温から急冷することにより、エミッタ領域２７との接触領域をアモルファス状態に変化させる。その結果、相転移素子２０は高抵抗状態となり、書き込みが終了する。
【００４０】
＜読み出し動作＞
次に読み出し動作について図１及び図４を用いて説明する。読み出し動作は、ビット線に、相転移素子２０が相転移を起こさない程度の低い電圧パルスを与えて、相転移素子２０の抵抗値を読み取ることによって行う。ここではメモリセルＭＣ０１からデータを読み出す場合を例に挙げて説明する。
【００４１】
まず、ロウデコーダ１５が、ロウアドレスデコード信号に基づいてワード線ＷＬ０を選択する。そして、ロウデコーダ１５は、選択ワード線ＷＬ０に０Ｖを供給し、その他の非選択ワード線ＷＬ１〜ＷＬｍに“Ｈ”レベルを与える。
【００４２】
次に、ビット線ドライバ１４がカラムアドレスデコード信号に基づいてビット線ＢＬ１を選択する。そして、ビット線ドライバ１４が、ビット線ＢＬ１に電圧パルス（＜Ｖ１、Ｖ２）を印加する。すると、相転移素子２０がリセット状態、すなわちエミッタ領域２７との接触領域がアモルファス状態の場合、電流は殆ど流れない。逆に、相転移素子２０がセット状態、すなわちエミッタ領域２７との接触領域が結晶状態の場合、大きな電流が流れる。そして、センスアンプ１４によって、ビット線の電位変化を増幅して、データの読み出しが完了する。
【００４３】
上記実施形態に係るＯＵＭであると、以下に示す効果が得られる。  
（１）チップサイズを縮小化出来ると共に、製造プロセスを簡略化出来る。この点につき、以下詳細に説明する。
【００４４】
図２乃至図４に示すように、相転移素子２０は２つのメモリセルＭＣによって共用されている。すなわち、相転移素子２０の第２領域２９は、２つのメモリセル間に跨って形成されている。従って、第２領域２９をメモリセル毎に分離する場合に比べて、パターニング工程が容易となると共に、メモリセルの集積度を向上出来る。
【００４５】
また、相転移素子２０を２つのメモリセルＭＣで共用することによって、ビット線ＢＬコンタクトプラグＣＰ１も、２つのメモリセルＭＣあたり１つで良い。従って、コンタクトプラグＣＰ１形成時のパターニング工程が容易になると共に、メモリセルの集積度を向上できる。
【００４６】
（２）ＯＵＭの消費電力を低減できる。この点につき、以下詳細に説明する。
【００４７】
上記実施形態に係る構造であると、相転移素子２０は、その上部において電極３１と接し、下部においてスイッチングトランジスタ２１と接している。そして、メモリセル毎のスイッチングトランジスタ２１との接触面積は、電極３１との接触面積よりも小さい。従って、書き込み時に電圧パルスを印加した際、相転移素子２０において発生するジュール熱は、スイッチングトランジスタ２１との接触部分でその殆どを発生する。これは、電極３１との接触部分よりも、スイッチングトランジスタ２１との接触部分の方が、接触抵抗が大きいためである。
【００４８】
このように、局所的にジュール熱を発生出来る。すなわち、印加電圧に対して効率的にジュール熱を発生させることが出来る。従って、従来に比べて小さい印加電圧によって、相転移を起こすのに十分な熱を発生させることが出来る。その結果、ＯＵＭの消費電力を低減できる。
【００４９】
なお、本実施形態に係るＯＵＭは、２つのメモリセルで１つの相転移素子２０を共有している。しかし、図６のメモリセルの断面図に示すように、書き込み時に相転移を起こす領域は、スイッチングトランジスタに接する領域だけである。すなわち、メモリセル毎に設けられた第２領域２８内においてのみ、相転移は起こる。従って、相転移素子２０を共有する２つのメモリセルのうち、いずれか一方に対して書き込みが為されたとしても、他方に対しては何ら影響しない。
【００５０】
次にこの発明の第２の実施形態に係る相転移メモリについて説明する。本実施形態に係る相転移メモリは、上記第１の実施形態において、相転移素子２０とスイッチングトランジスタ２１との接触部分に電極を設けたものである。図７は、本実施形態に係るＯＵＭのメモリセルアレイの断面図であり、図２におけるＹ１−Ｙ１’線に沿った方向に対応する断面構造を示している。また図８は、図７における一部領域の断面図である。
【００５１】
図示するように、スイッチングトランジスタ２１のエミッタ領域２７上に電極４０が形成されている。そして、相転移層２０の第１領域２８は、電極４０に接するようにして形成されている。また、電極４０の上面の面積は、第１領域２８の底面よりも大きくなるように形成されている。その他の構成は、上記第１の実施形態と同様であるので説明は省略する。勿論、相転移素子２０において、個々の第１領域２８と電極４０とが接する面積は、第２領域と電極３１とが接する面積より小さい。
【００５２】
また、本実施形態に係るＯＵＭの動作は、上記第１の実施形態と同様である。書き込み時において、相転移が起きるのは、相転移層２０の第１領域２８において、電極４０と接触する領域である（図８参照）。
【００５３】
本実施形態に係るＯＵＭであると、上記第１の実施形態で説明した（１）、（２）の効果に併せて、下記（３）の効果が得られる。
【００５４】
（３）書き込み動作信頼性を向上できる。  
本実施形態に係るＯＵＭであると、相転移層２０は電極４０上に形成されている。電極４０は、エミッタ領域２７よりも低抵抗の、例えば金属層等によって形成されている。そして、相転移素子２０の第１領域２８底面の全面が、電極４０に接している。従って、第１領域２８底面と、電極４０との間の接触抵抗は、その平面内において、ほぼ均一である。すなわち、第１領域２８底面において、ほぼ均一にジュール熱が発生する。従って、書き込み時において、相転移は第１領域の底面領域で、その平面内において均一に起きる。
【００５５】
相転移素子２０にリセットパルスを印加して、結晶層からアモルファス相に変化させる場合、相転移は第１領域２８底部の全面で起きなければならない。なぜなら、たとえ僅かな領域であったとしても、その底面に結晶相の領域が残り、結晶層によりスイッチングトランジスタと相転移層２０とが接していると、その領域は低抵抗である。そして読み出し時に読み出し用電圧パルスを印加した場合、当該領域を介して電流パスが形成される。従って、相転移は、第１領域２８底部全面において発生する必要がある。
【００５６】
この点、本実施形態に係るＯＵＭであると、相転移素子２０においてスイッチングトランジスタに接する第１領域の底面は、均一にジュール熱が発生し、これにより相転移も均一に起きる。
【００５７】
従って、ＯＵＭの書き込み動作、特にメモリセルをリセット状態（アモルファス相）にする際の書き込み信頼性を向上できる。
【００５８】
次にこの発明の第３の実施形態に係る相転移メモリについて説明する。本実施形態に係る相転移メモリは、上記第１の実施形態において、コンタクトプラグＣＰ１を廃したものである。図９は、本実施形態に係るＯＵＭのメモリセルアレイの断面図であり、図２におけるＹ１−Ｙ１’線に沿った方向に対応する断面構造を示している。
【００５９】
図示するように、ビット線として機能する金属配線層は、例えばＴｉＷ等により形成された第１配線４１と、例えばアルミニウム（Ａｌ）や、銅（Ｃｕ）等により第１配線４１上に形成され且つ第１配線よりも低抵抗の第２配線３３とを含む多層構造を有している。そして、第１配線の底面は、相転移素子２０における第２領域２９上面の全面と接している。その他の構成は、上記第１の実施形態と同様である。
【００６０】
また、本実施形態に係るＯＵＭの動作は、上記第１の実施形態と同様であるので、説明は省略する。
【００６１】
本実施形態に係るＯＵＭであると、上記第１の実施形態で得られた（１）、（２）の効果に併せて、下記（４）、（５）の効果が得られる。
【００６２】
（４）ＯＵＭの動作信頼性を向上できる。  
本実施形態に係るＯＵＭであると、相転移層２０は、コンタクトプラグを介さずに、直接ビット線に接続されている。そして、相転移素子２０の第２領域２９全面が、ビット線に接している。従って、上記第１、第２の実施形態と比べて、相転移素子２０とビット線ＢＬとの間の接触抵抗を大幅に低減できる。よって、ＯＵＭの動作信頼性を向上できる。
【００６３】
図１０は、本実施形態の変形例に係るＯＵＭの断面図である。本変形例は、第２の実施形態と第３の実施形態とを組み合わせたものである。すなわち、図１０に示すように、上記第３の実施形態で説明した構造において、スイッチングトランジスタ２１のエミッタ領域２７上に、電極４０が形成されている。そして、相転移素子２０の第１領域２８は、電極４０上に形成されている。
【００６４】
本構成によれば、上記（１）、（２）及び（４）、（５）の効果に加えて、第２の実施形態で説明した（３）の効果が得られる。
【００６５】
次にこの発明の第４の実施形態に係る相転移メモリについて説明する。本実施形態は、上記第３の実施形態において、ビット線を単一の金属配線層によって形成するものである。図１１は、本実施形態に係るＯＵＭのメモリセルアレイの断面図であり、図２におけるＹ１−Ｙ１’線に沿った方向に対応する断面構造を示している。
【００６６】
図示するように、本実施形態に係るＯＵＭは、上記第３の実施形態において、第１配線４１を廃した構造を有している。
【００６７】
本実施形態に係るＯＵＭであると、上記（１）、（２）、（４）、（５）の効果に加えて、下記（６）の効果が得られる。
【００６８】
（６）更に製造プロセスを簡略化出来る。  
本実施形態に係るＯＵＭであると、ビット線は単一の金属配線層３３によって形成される。従って、上記第３の実施形態に比べて更に製造プロセスを簡略化出来る。この点につき、以下詳細に説明する。
【００６９】
相転移素子２０は、例えばカルコゲナイド化合物によって形成される。より具体的には、２元化合物ではＧａＳｂ、３元化合物ではＧｅＳｂＴｅ、４元化合物ではＡｇＩｎＳｂＴｅなどが使用出来る。また、ビット線を形成する材料には、ＡｌやＣｕ等の低抵抗金属が使用される。これらの低抵抗金属材料と、カルコゲナイド系化合物とでは、低抵抗の接合が難しい場合がある。従って、上記第３の実施形態で説明したように、ビット線ＢＬを多層構造とする必要がある。すなわち、接触の点でカルコゲナイド系化合物と相性の良い材料によって第１配線４１を形成し、第１配線４１上に、低抵抗の金属材料によって第２配線３３を形成する。
【００７０】
しかし、カルコゲナイド系化合物と低抵抗の接触が可能であり、且つ低抵抗の材料を用いた場合には、上記第３の実施形態で説明した第１配線４１は不要となる。すなわち、本実施形態で説明したように、第２配線３３を直接相転移素子２０上に形成することが可能となる。このような接合が可能なビット線材料及びカルコゲナイド系化合物としては、例えばＴｉＷとＧｅ２Ｓｂ２Ｔｅ５の組み合わせがある。
【００７１】
なお、本実施形態では「ビット線は単一の金属層で形成される」なる表現を用いたが、これは勿論、カルコゲナイド系化合物と低抵抗の接合を可能とする層（バッファ層）が不要となるという意味である。従って、ビット線が例えばバリアメタル膜や金属拡散防止膜等を備えた積層構造であっても構わない。
【００７２】
図１２は、本実施形態の変形例に係るＯＵＭの断面図である。本変形例は、第２の実施形態と第４の実施形態とを組み合わせたものである。すなわち、図１２に示すように、上記第３の実施形態で説明した構造において、スイッチングトランジスタ２１のエミッタ領域２７上に、電極４０が形成されている。そして、相転移素子２０の第１領域２８は、電極４０上に形成されている。
【００７３】
本構成によれば、上記（１）、（２）及び（４）乃至（６）の効果に加えて、第２の実施形態で説明した（３）の効果が得られる。
【００７４】
次にこの発明の第５の実施形態に係る相転移メモリについて説明する。本実施形態は、上記第１の実施形態において、相転移素子２０の第１領域２８と第２領域２９との間に、第１領域２８よりも幅広の第３領域を更に設けたものである。図１３は、本実施形態に係るＯＵＭのメモリセルアレイの断面図であり、第１の実施形態で説明した図２におけるＹ１−Ｙ１’線方向に沿った断面図である。また図１４は、図１３における一部領域の拡大図である。
【００７５】
図示するように、本実施形態に係る構成は、上記第１の実施形態で説明した構成において、相転移素子２０は更に第３領域４２を有している。すなわち、図１４に示すように、第１領域２８上に、第１領域の幅（断面積）ｄ２、ｄ３よりも大きい幅（断面積）ｄ４、ｄ５を有する第３領域４２が形成されている。そして、第３領域４２上に第２領域２９が形成されている（ｄ１＞ｄ４、ｄ５＞ｄ２、ｄ３）。換言すれば、相転移素子２０において、スイッチングトランジスタ２１のエミッタ領域２７に接続される柱状領域の断面積は、スイッチングトランジスタ２１に近づくにつれて、段階的に狭められている。そして、最も断面積の小さい底面において、エミッタ領域２７と接している。その他の構成は、上記第１の実施形態と同様である。
【００７６】
また、動作も上記第１の実施形態で説明したとおりであるので、説明は省略する。
【００７７】
本実施形態に係る構成であると、第１の実施形態で説明した効果（１）、（２）に併せて、下記（７）の効果が得られる。
【００７８】
（７）ＯＵＭの書き込み動作信頼性を更に向上できる。  
上記第１の実施形態に係る構成であると、第１領域２８が直接第２領域２９に接続されている。従って、第１領域においてエミッタ領域２７と接する領域においてのみ相転移が起きるのではなく、第１領域全てで相転移が起き、更には第２領域においても相転移が起きる虞がある。
【００７９】
しかし本実施形態に係る構成であると、第１領域２８は、第１領域よりも幅広の第３領域４２を介して第２領域２９に接続されている。換言すれば、第１領域２８は、第２領域よりも低抵抗の領域を介して第１領域２９に接続されている。そして、第３領域４２は第１領域よりも幅広に形成されている、すなわち低抵抗であるので、ジュール熱が発生し難い。従って、第３領域４２では相転移が発生し難い。その結果、相転移が発生する領域は第１領域２９内に限定される。よって、書き込み動作信頼性が向上される。
【００８０】
図１５は、本実施形態の第１変形例に係るＯＵＭの断面図である。本変形例は、第２の実施形態と第５の実施形態とを組み合わせたものである。図示するように、上記第５の実施形態で説明した構造において、スイッチングトランジスタ２１のエミッタ領域２７上に、電極４０が形成されている。そして、相転移素子２０の第１領域２８は、電極４０上に形成されている。
【００８１】
本構成によれば、上記（１）、（２）、（７）の効果に加えて、第２の実施形態で説明した（３）の効果が得られる。
【００８２】
図１６は、本実施形態の第２変形例に係るＯＵＭの断面図である。本変形例は、第３の実施形態と第５の実施形態とを組み合わせたものである。図示するように、上記第５の実施形態で説明した構造において、コンタクトプラグＣＰ１が廃されている。そして、ビット線ＢＬは、金属配線層４１、３３の多層構造を有している。金属配線層３３は低抵抗金属で形成され、金属配線層４４は、カルコゲナイド系化合物と接着性の良い材料で形成されている。
【００８３】
本構成によれば、上記（１）、（２）、（７）の効果に加えて、第３の実施形態で説明した（４）、（５）の効果が得られる。
【００８４】
図１７は、本実施形態の第３変形例に係るＯＵＭの断面図である。本変形例は、第２、第３の実施形態と第５の実施形態とを組み合わせたものである。図示するように、上記第５の実施形態の第２変形例で説明した図１６に示す構造において、スイッチングトランジスタ２１のエミッタ領域２７上に、電極４０が形成されている。そして、相転移素子２０の第１領域２８は、電極４０上に形成されている。
【００８５】
本構成によれば、上記（１）、（２）、（７）の効果に加えて、第２、第３の実施形態で説明した（３）乃至（５）の効果が得られる。
【００８６】
図１８は、本実施形態の第４変形例に係るＯＵＭの断面図である。本変形例は、第４の実施形態と第５の実施形態とを組み合わせたものである。図示するように、上記第５の実施形態で説明した構造において、コンタクトプラグＣＰ１が廃されている。そして、ビット線ＢＬは、カルコゲナイド系化合物と接着性が良く、且つ低抵抗の金属配線層３３により形成されている。
【００８７】
本構成によれば、上記（１）、（２）、（７）の効果に加えて、第３、第４の実施形態で説明した（４）乃至（６）の効果が得られる。
【００８８】
図１９は本実施形態の第５変形例に係るＯＵＭの断面図である。本変形例は、第２、第４の実施形態と第５の実施形態とを組み合わせたものである。図示するように、上記第５の実施形態の第４変形例で説明した図１８に示す構造において、スイッチングトランジスタ２１のエミッタ領域２７上に、電極４０が形成されている。そして、相転移素子２０の第１領域２８は、電極４０上に形成されている。
【００８９】
本構成によれば、上記（１）、（２）、（７）の効果に加えて、第２乃至第４の実施形態で説明した（３）乃至（６）の効果が得られる。
【００９０】
次にこの発明の第６の実施形態に係る相転移メモリについて説明する。本実施形態は、上記第１の実施形態において、メモリセルＭＣがスイッチングトランジスタ、相転移素子、及び抵抗素子を有する場合に係るものである。図２０は、本実施形態に係るＯＵＭのブロック図である。
【００９１】
図示するように、第１の実施形態で説明した図１に示す構成において、メモリセルＭＣは、相転移素子２０、スイッチングトランジスタ２１、及びスイッチングトランジスタ２１を有している。抵抗素子５０の一端は、相転移素子２０の一端に接続され、他端はスイッチングトランジスタ２１のエミッタに接続されている。そして、相転移素子２０の他端がビット線ＢＬに接続されている。
【００９２】
本実施形態に係るＯＵＭのメモリセルアレイの平面図は、第１の実施形態で説明した図２に示す構造において、相転移素子２０の第１領域２８を抵抗素子５０に置き換えたものと同様であるので、説明は省略する。
【００９３】
図２１は、メモリセルアレイの断面構造を示しており、図２におけるＹ１−Ｙ１’線方向に沿った断面図に相当する。
【００９４】
図示するように、スイッチングトランジスタ２１のエミッタ領域２７上に、柱状の抵抗素子５０が形成されている。そして、層間絶縁膜３０上に、相転移素子２０が形成されている。相転移素子２０は、アモルファス−結晶相転移を起こす材料によって形成されている。そして相転移素子２０は、２つのメモリセルＭＣの抵抗素子５０に接続されるようにして形成されている。但し、相転移素子２０によって共通接続される２つの抵抗素子５０は、それぞれ異なるワード線に接続されるスイッチングトランジスタ２１に接している。その他の構成は、第１の実施形態で説明したとおりである。
【００９５】
図２２は、図２１の一部領域の拡大図である。図示するように、相転移素子２０上面は電極３１に接しており、その接触面積をｄ１とする。また、相転移素子２０と抵抗素子５０との接触面積を、それぞれｄ２、ｄ３とする。すると、これらの間にはｄ１＞ｄ２、ｄ３なる関係がある。すなわち、抵抗素子５０は、その断面積が、相転移素子２０と電極３１との接触面積よりも小さくなるように形成される。
【００９６】
従って、相転移素子２０と抵抗素子５０との接触抵抗は、相転移素子２０と電極３１との接触抵抗よりも高くなる。すなわち、相転移素子２０に電流を流した際に発生するジュール熱は、電極３１との接触領域よりもむしろ抵抗素子５０との接触領域で発生する。よって、書き込み時において相転移が起きる領域、すなわち書き込み可能領域（Programmable volume）は、相転移素子２０内における抵抗素子５０との接触領域となる。
【００９７】
上記構成のＯＵＭの動作は、第１の実施形態で説明したとおりである。但し、ジュール熱によって相転移が生じるのは、前述の通り、相転移素子２０において、抵抗素子５０と接触する領域である。
【００９８】
上記実施形態に係るＯＵＭであると、第１の実施形態で説明した（１）、（２）の効果が得られる。なお、効果（２）については、以下に詳述する。
【００９９】
本実施形態に係る構造であると、相転移素子２０は、その上部において電極３１と接し、下部において抵抗素子５０と接している。そして、相転移素子２０と抵抗素子５０との接触面積は、相転移素子２０と電極３１との接触面積よりも小さい。従って、書き込み時に電圧パルスを印加した際、相転移素子２０において発生するジュール熱は、抵抗素子５０との接触部分でその殆どを発生する。これは、電極３１との接触部分よりも、抵抗素子５０との接触部分の方が、接触抵抗が大きいためである。
【０１００】
このように、相転移素子２０内において局所的にジュール熱を発生させることが出来るため、上記第１の実施形態と同様に、ＯＵＭの消費電力を低減できる。
【０１０１】
なお、本実施形態に係るＯＵＭは、２つのメモリセルで１つの相転移素子２０を共有している。しかし、図２３のメモリセルの断面図に示すように、書き込み時に相転移を起こす領域は、メモリセル毎に設けられた抵抗素子５０と接する領域だけである。すなわち、相転移が起きる領域は、メモリセル毎に離隔している。従って、相転移素子２０を共有する２つのメモリセルのうち、いずれか一方に対して書き込みが為されたとしても、他方に対しては何ら影響しない。
【０１０２】
図２４は、本実施形態の第１変形例に係るＯＵＭの断面図である。本実施形態は、第３の実施形態と第６の実施形態とを組み合わせたものである。図示するように、上記第６の実施形態で説明した構造において、コンタクトプラグが廃されている。そして、ビット線ＢＬは、金属配線層４１、３３の多層構造を有している。金属配線層３３は低抵抗金属で形成され、金属配線層４４はカルコゲナイド系化合物と接着性の良い材料で形成されている。
【０１０３】
本構成によれば、上記（１）、（２）の効果に加えて、第３の実施形態で説明した（４）、（５）の効果が得られる。
【０１０４】
図２５は、本実施形態の第２変形例に係るＯＵＭの断面図である。本実施形態は、第４の実施形態と第６の実施形態とを組み合わせたものである。図示するように、上記第６の実施形態で説明した構造において、コンタクトプラグＣＰ１が廃されている。そして、ビット線ＢＬは、カルコゲナイド系化合物と接着性が良く、且つ低抵抗の金属配線層３３により形成されている。
【０１０５】
本構成によれば、上記（１）、（２）の効果に加えて、第３、第４の実施形態で説明した（４）乃至（６）の効果が得られる。
【０１０６】
図２６は、本実施形態の第３変形例に係るＯＵＭの断面図である。本実施形態は、第１の実施形態と第６の実施形態とを組み合わせたものである。図示するように、第１の実施形態で説明した図３、図４に示す構造において、相転移素子２０とスイッチングトランジスタ２１のエミッタ領域２７との間に、柱状の抵抗素子５０が形成されている。抵抗素子５０はエミッタ領域２７上に形成され、その上面は、相転移素子２０の第１領域２８の底面と接している。
【０１０７】
図２７は、図２６の一部領域の拡大図である。図示するように、相転移素子２０の第２領域２９上面は電極３１に接しており、その接触面積をｄ１とする。また、相転移素子２０の第１領域２８底面は抵抗素子５０に接しており、その接触面積をｄ２、ｄ３とする。すると、これらの間にはｄ１＞ｄ２、ｄ３なる関係がある。すなわち、相転移素子２０は、抵抗素子５０との接触面積が、ビット線に接続される電極３１との接触面積よりも小さくなるように形成される。
【０１０８】
従って、相転移素子２０と抵抗素子５０との接触抵抗は、相転移素子２０と電極３１との接触抵抗よりも高くなる。すなわち、相転移素子２０に電流を流した際に発生するジュール熱は、電極３１との接触領域よりもむしろ抵抗素子５０との接触領域で発生する。よって、書き込み時において相転移が起きる領域、すなわち書き込み可能領域（Programmable volume）は、相転移素子２０内における抵抗素子５０との接触領域となる。
【０１０９】
従って、上記第１、第７の実施形態で説明した（１）、（２）の効果が得られる。
【０１１０】
図２８は、本実施形態の第４変形例に係るＯＵＭの断面図である。本実施形態は、第３の実施形態と第６の実施形態とを組み合わせたものである。図示するように、本実施形態の第３変形例で説明した図２７の構造において、コンタクトプラグが廃されている。そして、ビット線ＢＬは、金属配線層４１、３３の多層構造を有している。金属配線層３３は低抵抗金属で形成され、金属配線層４４はカルコゲナイド系化合物と接着性の良い材料で形成されている。
【０１１１】
本構成によれば、上記（１）、（２）の効果に加えて、第３の実施形態で説明した（４）、（５）の効果が得られる。
【０１１２】
図２９は、本実施形態の第５変形例に係るＯＵＭの断面図である。本実施形態は、第４の実施形態と第６の実施形態とを組み合わせたものである。図示するように、本実施形態の第４変形例で説明した図２８の構造において、ビット線ＢＬが単一の金属配線層３３によって形成されている。金属配線層３３は、カルコゲナイド系化合物と接着性が良く、且つ低抵抗の金属配線層３３により形成されている。
【０１１３】
本構成によれば、上記（１）、（２）の効果に加えて、第３、第４の実施形態で説明した（４）乃至（６）の効果が得られる。
【０１１４】
次に、この発明の第７の実施形態に係る相転移メモリについて説明する。本実施形態は、上記第１乃至第６の実施形態において、スイッチングトランジスタとして機能するバイポーラトランジスタをＭＯＳトランジスタに置き換えたものである。図３０は、本実施形態に係るＯＵＭのブロック図である。
【０１１５】
図示するように、メモリセルＭＣは、相転移素子２０及びＭＯＳトランジスタ５１を含んでいる。ＭＯＳトランジスタのソースは接地電位に接続され、ドレインは相転移素子２０の一端に接続されている。また、同一行のＭＯＳトランジスタ５１のゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに接続されている。そして、同一列の相転移素子２０の他端が、同一のビット線ＢＬ０〜ＢＬｎのいずれかに接続されている。
【０１１６】
次に、メモリセルアレイ１１の平面パターンについて、図３１を用いて説明する。図３１はメモリセルアレイ１１の平面図である。
【０１１７】
図示するように、ｐ型半導体基板２５中には、第２方向に沿ったストライプ形状の素子領域ＡＡがマトリクス状に形成されている。そして半導体基板２５上に、第１方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍが形成されている。１つの素子領域ＡＡあたり、２本のワード線が通過する。また素子領域ＡＡ中には、図示せぬ不純物拡散層が形成されている。ＭＯＳトランジスタ５１は、ワード線及び不純物拡散層とを含んで形成される。素子領域ＡＡ上には、素子領域ＡＡ毎に設けられた相転移素子２０が形成されている。相転移素子２０は、第１領域２８と第２領域２９とを含んでいる。第１領域２８は、ＭＯＳトランジスタ５１のソース上に形成された柱状形状を有している。第２領域２９は、同一素子領域ＡＡ内に形成された２つのＭＯＳトランジスタ５１を跨ぐようにして、第２方向に沿ったストライプ形状に形成されている。そして第２領域２９は、同一素子領域ＡＡ内の２つのＭＯＳトランジスタに接続される第１領域２８に接続されている。
【０１１８】
相転移素子２０上には、第２方向に沿ったストライプ形状のビット線ＢＬ０〜ＢＬｎが形成されている。ビット線ＢＬ０〜ＢＬｎはそれぞれ、同一列にある相転移素子２０の第２領域２９と、コンタクトプラグＣＰ１によって接続されている。
【０１１９】
次に、メモリセルアレイ１１の断面構造について、図３２を用いて説明する。図３２は図３１におけるＹ２−Ｙ２’線に沿った断面図である。
【０１２０】
図示するように、ｐ型半導体基板２５中には素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩによって周囲を取り囲まれた素子領域ＡＡ上にＭＯＳトランジスタ５１が形成されている。すなわち、素子領域ＡＡの表面内には互いに離隔されたｎ型不純物拡散層５２が形成されている。ｎ型不純物拡散層５２は、ＭＯＳトランジスタ５１のソース・ドレイン領域として機能する。またソース・ドレイン領域間の半導体基板２５上には、ＭＯＳトランジスタ５２のゲート電極５３が形成されている。ゲート電極５３は、ワード線ＷＬ０〜ＷＬｍのいずれかとして機能する。
【０１２１】
そして、半導体基板２５上に、ＭＯＳトランジスタ５１を被覆するようにして、層間絶縁膜３０が形成されている。層間絶縁膜３０中には、その表面からドレイン領域５２に達するコンタクトホールＣＨが形成されている。そして、層間絶縁膜３０上に、コンタクトホールＣＨを埋め込むようにして相転移素子２０が形成されている。前述の通り、相転移素子２０は第１領域２８及び第２領域２９を含んでいる。第１領域２８は、コンタクトホールＣＨ内を埋め込む柱状の形状を有しており、その底部はＭＯＳトランジスタ５１のドレイン領域５２に接続されている。また第２領域２９は、層間絶縁膜３０上に形成され、２つのメモリセルＭＣの第１領域２８に接続するように形成されている。但し、第２領域２９によって共通接続される２つの第１領域２８は、それぞれ異なるワード線に接続されるＭＯＳトランジスタ５１に接している。その他の構成は、第１の実施形態で説明した図３の構成と同様である。なお、ＭＯＳトランジスタ５２のソース領域は、例えば接地電位に接続されている。ソース領域と接地電位との接続は、ｎ型不純物拡散層５２によって行われても良いし、または別途設けた金属配線層によって全て共通接続されても良い。
【０１２２】
相転移素子２０の第２領域２９上面は電極３１に接している。また相転移素子２０の第１領域２９底面はＭＯＳトランジスタ５１のドレイン領域に接している。そして、第１領域２９底面とドレイン領域５２との接触面積は、第２領域２９と電極３１との接触面積よりも小さい。
【０１２３】
従って、相転移素子２０とドレイン領域５２との接触抵抗は、相転移素子２０と電極３１との接触抵抗よりも高くなる。すなわち、相転移素子２０に電流を流した際に発生するジュール熱は、電極３１との接触領域よりもむしろドレイン領域５２との接触領域で発生する。よって、書き込み時において相転移が起きる領域、すなわち書き込み可能領域は、相転移素子２０内におけるドレイン領域５２との接触領域となる。
【０１２４】
上記構成のＯＵＭの動作は、第１の実施形態で説明したとおりである。
【０１２５】
上記のように、本実施形態に係るＯＵＭであると、スイッチングトランジスタにＭＯＳトランジスタを用いた場合であっても、第１の実施形態で説明した（１）、（２）の効果が得られる。なお、図示は省略するが、第２乃至第５の実施形態に係る構成において、スイッチングトランジスタをＭＯＳトランジスタで形成しても良いのは言うまでもない。この場合には、各実施形態で説明した（３）乃至（７）の効果が併せて得られる。
【０１２６】
図３３は、第７の実施形態で説明したＯＵＭにおいて、スイッチングトランジスタをＭＯＳトランジスタで形成した場合のメモリセルアレイの断面図である。図示するように、抵抗素子５０はＭＯＳトランジスタ５１のドレイン領域５２上に形成されている。このように、メモリセルＭＣが相転移素子、抵抗素子、及びスイッチングトランジスタを含む場合であっても、スイッチングトランジスタをＭＯＳトランジスタで形成することが出来る。
【０１２７】
次にこの発明の第８の実施形態に係る相転移メモリについて説明する。本実施形態は、上記第１乃至第７の実施形態において、相転移素子２０を４つのメモリセルＭＣで共有するものである。図３４は、本実施形態に係るＯＵＭのメモリセルアレイの平面図である。
【０１２８】
図３４に示すように、本実施形態に係るＯＵＭは、第１の実施形態で説明した図２の構成において、相転移素子２０の第１領域２８は、４つのスイッチングトランジスタ２１を跨ぐようにして形成されている。そして、第２領域２９は、上記４つのスイッチングトランジスタ２１に接続される４つの第１領域２８に接続されている。
【０１２９】
図３５は、図３４におけるＹ３−Ｙ３’に沿った断面図である。
【０１３０】
図示するように、上記第１の実施形態で説明した図３の構造において、４つのメモリセルＭＣに接続される４つの第１領域２８に共通接続されるように、第２領域２９が形成されている。勿論、それぞれの第１領域２８とエミッタ領域２７との接触面積は、第２領域２９と電極３１との接触面積よりも小さくされている。但し、前述の通り、同一の第２領域２９に接続される４つの第１領域２８は、それぞれ異なるワード線に接続されるスイッチングトランジスタ２１に接続されている。
【０１３１】
上記構成において、相転移が起きる領域は、相転移素子２０においてエミッタ領域２７と接する領域である。
【０１３２】
図３５は、相転移素子２０の断面構造が第１の実施形態で説明した構造である場合について示しているが、勿論、第２乃至第７の実施形態で説明した構造であっても良い。
【０１３３】
図３６は、メモリセルＭＣが、相転移素子２０、スイッチングトランジスタ２１、及び抵抗素子５０を有する場合について示している。但し、同一の相転移素子２０に接続される４つの抵抗素子５０は、それぞれ異なるワード線に接続されるスイッチングトランジスタ２１に接続されている。本構成において、相転移が起きる領域は、相転移素子２０において、抵抗素子５０と接する領域である。
【０１３４】
以上のように、４つのメモリセルＭＣによって、１つの相転移素子２０を共有しても良い。更には、３つのメモリセルＭＣ、または５つ以上のメモリセルＭＣによって、１つの相転移素子２０が共有されていても構わない。但し、相転移素子２０を共有するメモリセルＭＣは、互いに異なるワード線に接続される必要がある。
【０１３５】
図３７は、本実施形態を第７の実施形態で説明した構造に適用したものであり、メモリセルアレイの平面図である。また図３８、図３９は、図３７におけるＹ４−Ｙ４’線に沿った断面図である。図３８は、メモリセルＭＣが相転移素子２０及びＭＯＳトランジスタ５１を含む場合、図３９は、メモリセルＭＣが相転移素子２０、ＭＯＳトランジスタ５１、及び抵抗素子５０を含む場合について示している。このように、スイッチングトランジスタをＭＯＳトランジスタで形成する場合であっても、本実施形態は適用出来る。
【０１３６】
本実施形態であると、相転移素子２０のパターニング工程を更に削減できるため、製造プロセスの簡略化に寄与する。なお、図３５、３６、図３８、及び図３９では、１つの相転移素子２０に接続されるコンタクトプラグＣＰ１は２つであるが、１つでも良いし、勿論３つ以上であっても良い。
【０１３７】
上記のように、この発明の第１乃至第８の実施形態に係るＯＵＭであると、同一ビット線に接続される複数のメモリセル間で相転移素子を共有している。そして、各メモリセルのスイッチングトランジスタとの接触面積を、ビット線側の電極との接触面積よりも小さくしている。従って、メモリセルアレイの面積を削減できると共に、ＯＵＭの消費電力を低減できる。
【０１３８】
なお、上記実施形態では相転移素子の材料ととしてＧｅＴｅＳｂを例に挙げて説明した。しかし相転移素子の材料は、アモルファス−結晶相転移を起こすものであれば良く、例えばＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の二元化合物、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の三元化合物、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の四元化合物等を用いることも出来る。
【０１３９】
更に、上記実施形態ではスイッチングトランジスタに、コレクタが接地されたｐｎｐ型バイポーラトランジスタ及びソースが接地されたｎチャネルＭＯＳトランジスタを例に挙げて説明した。しかし、例えばコレクタが電源電位に接続されたｎｐｎ型バイポーラトランジスタや、ソースが電源電位に接続されたｐチャネルＭＯＳトランジスタを用いても良い。
【０１４０】
また、上記実施形態では、相転移素子がビット線に接続されたメモリセルを例に挙げて説明した。しかし、相転移素子とスイッチングトランジスタとの接続が逆の場合であっても良い。すなわち、相転移素子の一端が接地電位または電源電位に接続され、他端がスイッチングトランジスタの電流経路の一端に接続され、スイッチングトランジスタの他端がビット線に接続される構成であっても良い。この場合には、相転移素子の他端がメモリセル間で共通接続され、相転移素子の他端とスイッチングトランジスタの電流経路の一端との接触面積が、相転移素子の一端と電極との接触面積よりも小さくされれば良い。
【０１４１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１４２】
【図１】この発明の第１の実施形態に係るＯＵＭのブロック図。
【図２】この発明の第１の実施形態に係るＯＵＭの平面図。
【図３】図２におけるＹ１−Ｙ１’線に沿った断面図。
【図４】図３における一部領域の拡大図。
【図５】この発明の第１の実施形態に係るＯＵＭの、書き込み時に印加する電圧パルスの波形図。
【図６】この発明の第１の実施形態に係るＯＵＭの断面図。
【図７】この発明の第２の実施形態に係るＯＵＭの断面図。
【図８】図８における一部領域の拡大図。
【図９】この発明の第３の実施形態に係るＯＵＭの断面図。
【図１０】この発明の第３の実施形態の変形例に係るＯＵＭの断面図。
【図１１】この発明の第４の実施形態に係るＯＵＭの断面図。
【図１２】この発明の第４の実施形態の変形例に係るＯＵＭの断面図。
【図１３】この発明の第５の実施形態に係るＯＵＭの断面図。
【図１４】図１３における一部領域の拡大図。
【図１５】この発明の第５の実施形態の第１変形例に係るＯＵＭの断面図。
【図１６】この発明の第５の実施形態の第２変形例に係るＯＵＭの断面図。
【図１７】この発明の第５の実施形態の第３変形例に係るＯＵＭの断面図。
【図１８】この発明の第５の実施形態の第４変形例に係るＯＵＭの断面図。
【図１９】この発明の第５の実施形態の第５変形例に係るＯＵＭの断面図。
【図２０】この発明の第６の実施形態に係るＯＵＭのブロック図。
【図２１】この発明の第６の実施形態に係るＯＵＭの断面図。
【図２２】図２１における一部領域の拡大図。
【図２３】この発明の第６の実施形態に係るＯＵＭの断面図。
【図２４】この発明の第６の実施形態の第１変形例に係るＯＵＭの断面図。
【図２５】この発明の第６の実施形態の第２変形例に係るＯＵＭの断面図。
【図２６】この発明の第６の実施形態の第３変形例に係るＯＵＭの断面図。
【図２７】図２６における一部領域の拡大図。
【図２８】この発明の第６の実施形態の第４変形例に係るＯＵＭの断面図。
【図２９】この発明の第６の実施形態の第５変形例に係るＯＵＭの断面図。
【図３０】この発明の第７の実施形態に係るＯＵＭのブロック図。
【図３１】この発明の第７の実施形態に係るＯＵＭの平面図。
【図３２】図３１におけるＹ２−Ｙ２’線に沿った断面図。
【図３３】図３１におけるＹ２−Ｙ２’線に沿った断面図。
【図３４】この発明の第８の実施形態に係るＯＵＭの平面図。
【図３５】図３４におけるＹ３−Ｙ３’線に沿った断面図。
【図３６】図３４におけるＹ３−Ｙ３’線に沿った断面図。
【図３７】この発明の第８の実施形態に係るＯＵＭの平面図。
【図３８】図３７におけるＹ４−Ｙ４’線に沿った断面図。
【図３９】図３７におけるＹ４−Ｙ４’線に沿った断面図。
【符号の説明】
【０１４３】
１０…ＯＵＭ、１１…メモリセルアレイ、１２…カラムデコーダ、１３…センスアンプ、１４…ビット線ドライバ、１５…ロウデコーダ、２０…相転移素子、２１…バイポーラトランジスタ、２５…ｐ型半導体基板、２６、５２…ｎ型半導体層、２７…ｐ＋型半導体層、２８…第１領域、２９…第２領域、３０、３２…層間絶縁膜、３１、４０…電極、３３、４１…金属配線層、４２…第３領域、５０…抵抗素子、５１…ＭＯＳトランジスタ、５３…ゲート電極（ワード線）
【図１】
2005150243.tif 000003
【図２】
2005150243.tif 000004
【図３】
2005150243.tif 000005
【図４】
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【図５】
2005150243.tif 000007
【図６】
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【図７】
2005150243.tif 000009
【図８】
2005150243.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2005150243.tif 000030
【図２９】
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【図３０】
2005150243.tif 000032
【図３１】
2005150243.tif 000033
【図３２】
2005150243.tif 000034
【図３３】
2005150243.tif 000035
【図３４】
2005150243.tif 000036
【図３５】
2005150243.tif 000037
【図３６】
2005150243.tif 000038
【図３７】
2005150243.tif 000039
【図３８】
2005150243.tif 000040
【図３９】
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【手続補正書】
【提出日】平成16年3月17日(2004.3.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたアモルファス−結晶相転移を生じる相転移層を含む複数のメモリセルと、
前記相転移層上に形成された第１電極層と、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記メモリセルを共通接続するワード線と、
前記第１電極層に電気的に接続され、同一列の前記メモリセルの前記相転移層を共通接続するビット線と
を具備し、前記相転移層は、前記メモリセル毎に前記半導体基板に接触する第１領域と、同一列にある複数の前記メモリセル間で前記第１領域を共通接続する第２領域とを含み、
前記第１電極層は、前記第２領域上に形成され、
前記メモリセル毎に前記第１領域と前記半導体基板とが接する面積は、前記第２領域と前記第１電極層とが接する面積よりも小さい
ことを特徴とする相転移メモリ。
【請求項２】
前記相転移層は、前記第１領域と第２領域との間に設けられた第３領域を備え、
前記第３領域の幅は、前記第１領域と前記半導体基板とが接触する面積より大きく、且つ前記第２領域が前記第１電極層に接する面積よりも小さい
ことを特徴とする請求項１記載の相転移メモリ。
【請求項３】
前記メモリセル毎に前記半導体基板上に形成された抵抗素子を更に備え、
前記抵抗素子は、前記半導体基板と、前記相転移素子の第２領域との間に形成され、
前記メモリセル毎に前記抵抗素子と前記第１領域とが接触する面積は、前記第２領域と前記第１電極層とが接する面積よりも小さい
ことを特徴とする請求項１または２記載の相転移メモリ。
【請求項４】
半導体基板上に形成されたアモルファス−結晶相転移を生じる相転移層を含む複数のメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記メモリセルを共通接続するワード線と、
同一列の前記メモリセルの前記相転移層を共通接続するビット線と
を具備し、前記相転移層は、前記メモリセル毎に前記半導体基板に接触する第１領域と、同一列にある複数の前記メモリセル間で前記第１領域を共通接続し且つ前記ビット線に接続される第２領域とを含み、
前記メモリセル毎に前記第１領域と前記半導体基板とが接する面積は、前記第２領域と前記ビット線とが接する面積よりも小さい
ことを特徴とする相転移メモリ。
【請求項５】
前記相転移層は、前記第１領域と第２領域との間に設けられた第３領域を備え、
前記第３領域の幅は、前記第１領域と前記半導体基板とが接触する面積より大きく、且つ前記第２領域が前記ビット線に接する面積よりも小さい
ことを特徴とする請求項４記載の相転移メモリ。
【請求項６】
前記メモリセル毎に前記半導体基板上に形成された抵抗素子を更に備え、
前記抵抗素子は、前記半導体基板と、前記相転移素子の第２領域との間に形成され、
前記メモリセル毎に前記抵抗素子と前記第１領域とが接触する面積は、前記第２領域と前記ビット線とが接する面積よりも小さい
ことを特徴とする請求項４または５記載の相転移メモリ。