(57)【要約】【課題】  回路面積の低減を可能にする半導体集積回路およびそれを用いた磁気記憶装置を提供する。【解決手段】  磁気ヘッド１に対して書き込み電流ｎＩｗを供給する１段構成の出力トランジスタＭＮ２００と、前記書き込み電流ｎＩｗの基準となる電流Ｉｗを出力する電流源２２と、前記電流Ｉｗをゲート電圧に変換し、前記出力トランジスタＭＮ２００に対して一定の素子サイズ比を備えたダイオード接続のＮＭＯＳトランジスタＭＮ２０２と、前記ＮＭＯＳトランジスタＭＮ２０２のゲート電圧を伝達し、出力インピーダンスを小さくするレギュレータ回路２１と、前記レギュレータ回路２１の出力を電源電圧とし、前記出力トランジスタのゲート電圧を制御するＣＭＯＳ回路２０とを設ける。そして、このような回路を、磁気記憶装置の書き込み回路として適用する。【選択図】  図２
2005267700.tif 000002
【特許請求の範囲】
【請求項１】
電源端子または基準電位端子と出力端子との間に設けられ、制御入力端子を第１の電圧にすることでＯＮとなり、前記制御入力端子を第２の電圧にすることでＯＦＦとなる１段構成の出力トランジスタと、
前記出力トランジスタをＯＮにした際の出力電流に対し、前記出力電流の基準となる電流を発生する手段と、
前記発生した基準となる電流を変換して、前記第１の電圧を発生する手段と、
前記出力トランジスタの前記制御入力端子の電圧を、前記第１の電圧または前記第２の電圧に切り換える手段とを有することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記第１の電圧を発生する手段は、前記第１の電圧の発生に伴う出力インピーダンスを小さくする機能を含むことを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記第１の電圧または前記第２の電圧に切り換える手段は、ＣＭＯＳ回路で実現されることを特徴とする半導体集積回路。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路において、
前記第１の電圧を発生する手段は、前記出力トランジスタに対して一定の素子サイズ比を備えたダイオード接続のトランジスタを含むことを特徴とする半導体集積回路。
【請求項５】
電源端子または基準電位端子と出力端子との間に設けられた１段構成の出力トランジスタと、
前記出力トランジスタとの間で制御入力端子間を導通した際にカレントミラー回路を構成するトランジスタを含み、前記出力トランジスタの出力電流を設定するレプリカ手段と、
前記制御入力端子間を導通する／導通しないを切り換える手段と、
前記制御入力端子間を導通する場合に、前記出力トランジスタをＯＦＦにする手段と、
前記制御入力端子間を導通するように切り換えた際に、この切り換えに伴う駆動能力を向上させる手段とを有することを特徴とする半導体集積回路。
【請求項６】
請求項５記載の半導体集積回路において、
前記導通する／導通しないを切り換える手段と前記出力トランジスタをＯＦＦにする手段は、ＣＭＯＳ回路によって実現され、
前記駆動能力を向上させる手段は、レギュレータ回路によって実現されることを特徴とする半導体集積回路。
【請求項７】
電流を発生する電流源と、
電源端子または基準電位端子と前記電流源との間に設けられ、第１の制御入力端子を備え、ダイオード接続によって前記電流源の電流を前記第１の制御入力端子の電圧に変換する第１のトランジスタと、
前記第１の制御入力端子に接続され、前記第１の制御入力端子の電圧を、出力インピーダンスを下げて出力するレギュレータ回路と、
第１の電源端子と第１の基準電位端子と信号入力端子を備え、前記第１の電源端子または前記第１の基準電位端子に前記レギュレータ回路の出力が接続されたＣＭＯＳ回路と、
前記電源端子または前記基準電位端子と出力端子との間に設けられ、第２の制御入力端子を備え、前記第２の制御入力端子に前記ＣＭＯＳ回路の出力が接続された出力トランジスタとを有することを特徴とする半導体集積回路。
【請求項８】
請求項７記載の半導体集積回路において、
前記レギュレータ回路は、ボルテージフォロワ回路であることを特徴とする半導体集積回路。
【請求項９】
請求項７記載の半導体集積回路において、
前記電源端子または前記基準電位端子と前記出力端子との間に設けられ、前記出力トランジスタが並列に接続された複数の出力トランジスタと、
前記複数の出力トランジスタのそれぞれの前記第２の制御入力端子に対して接続された複数のＣＭＯＳ回路と、
前記複数のＣＭＯＳ回路の前記第１の電源端子または前記第１の基準電位端子に接続される前記レギュレータ回路と、
前記レギュレータ回路に対して電圧を出力する前記電流源および前記第１のトランジスタと、
前記複数のＣＭＯＳ回路のそれぞれの前記入力端子を個別に制御することで、前記複数の出力トランジスタの中から駆動させる出力トランジスタの数を変更し、前記複数の出力トランジスタの駆動能力を可変にする手段とを有することを特徴とする半導体集積回路。
【請求項１０】
Ｈ−ブリッジ回路を含む半導体集積回路であって、
前記Ｈ−ブリッジ回路の中心の枝を除く４つの枝にそれぞれ請求項７記載の前記出力トランジスタと前記ＣＭＯＳ回路を有し、
前記Ｈ−ブリッジ回路の４つの枝に共通で、請求項７記載の前記電流源と前記第１のトランジスタと前記レギュレータ回路とを有することを特徴とする半導体集積回路。
【請求項１１】
磁気ヘッドに対して電流を供給することでデータ書き込みを行う書き込み回路を備えた磁気記憶装置であって、
前記書き込み回路に、請求項１〜１０のいずれか１項に記載の半導体集積回路を有することを特徴とする磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびそれを用いた磁気記憶装置に関し、特に磁気ヘッドなどに電流を供給してデータの書き込みを行う半導体集積回路およびそれを用いた磁気記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、ハードディスクドライブなどの磁気記憶装置において、磁気ヘッドを駆動してデータの書き込みを行う回路に関しては、非特許文献１の回路が挙げられる。
【０００３】
非特許文献１には、Ｈ−ブリッジで構成された書き込み回路が示されており、その書き込み動作は、直列に接続された２段のＭＯＳトランジスタを介して行うものとなっている。すなわち、２段のＭＯＳトランジスタの内、一方のＭＯＳトランジスタは、書き込み電流を設定する機能を担い、他方のＭＯＳトランジスタは、スイッチとしての機能を担っている。そして、スイッチをＯＮした際に、磁気ヘッドに対して書き込み電流を流すことでデータ書き込みが行われる。
【０００４】
また、例えば、出力回路や駆動回路などに関しては、特許文献１〜４の回路が挙げられる。
【０００５】
特許文献１には、出力インピーダンスをアナログ的に可変することが可能な出力回路が示されている。その構成は、出力段に設けられたＭＯＳトランジスタの前段に位置するインバータ回路に対して、そのインバータ回路の電源電圧を可変にする機能を備えたものとなっている。これによって、出力段のＭＯＳトランジスタの入力電位が可変となるため、出力インピーダンスを調整することができ、インピーダンス不整合による誤動作を防止することが可能になる。
【０００６】
特許文献２には、製造ばらつきに基づくセルレシオの誤差を補償可能な半導体スタティックメモリが示されている。その構成は、ワード線ドライバの電源電圧を可変にする機能を備えたものとなっている。そして、ワード線の電位を適正な値に調整することによって、セルレシオの誤差を補償し、安定した書き込み動作およびデータ保持動作が可能になる。
【０００７】
また、特許文献３には、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを同時にＯＮさせないための手段を設けることで貫通電流の発生を防止するＣＭＯＳ出力回路が示されている。特許文献４には、出力段に設けられたＭＯＳトランジスタのゲート端子に対し、そのしきい値電圧に応じた適正なバイアス電圧と、ＡＣ結合を介した入力信号を与えることによって、低電圧動作下でのしきい値電圧の影響を低減することが可能なＣＭＯＳインバータ回路が示されている。
【特許文献１】特開平５−１５２９２６号公報
【特許文献２】特開２０００−２６０１８６号公報
【特許文献３】特開平８−１０７３４４号公報
【特許文献４】特開２００２−２９０２３０号公報
【非特許文献１】スティーブン・ラム（Steven Lam）,他２名、０．５μｍおよび５ＶのＣＭＯＳプロセスを使用した５５０Ｍｂ／ｓのＧＭＲリード／ライトアンプ（A 550Mb/s GMR Read/Write Amplifier using 0.5μm 5V CMOS Process）、「２０００年アイトリプルイー  国際固体素子回路会議  技術資料ダイジェスト（2000 IEEE International Solid-State Circuits Conference Digest of Technical Papers）」、２０００年２月９日、ｐ．３５８−３５９
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記のような磁気記憶装置の書き込み回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
例えば、ハードディスクドライブでは、ディスク上を移動する磁気ヘッドとの間で書き込み信号や読み出し信号の入出力を行う回路としてプリアンプ回路と呼ばれるものが設けられている。プリアンプ回路には、通常、磁気ヘッドからのリード信号を増幅するための読み出し回路や、磁気ヘッドに対してライト信号を出力するための書き込み回路などが１つのＩＣチップとして集積化されている。
【００１０】
このプリアンプ回路は、波形品質の観点などからできるだけ磁気ヘッドに近い位置に配置されることが望ましい。このため、プリアンプ回路は、磁気ヘッドを支持するサスペンション上などの小さいスペースに設けられる場合が多く、チップコストの観点なども含めてできるだけ小さい回路面積であることが要求される。
【００１１】
このような中、前述した特許文献１の書き込み回路は、等価的に例えば図９に示すような回路構成となっている。図９は、本発明の前提として検討した従来の書き込み回路において、その構成の一例を示す回路図である。
【００１２】
図９に示す書き込み回路は、例えば、出力端子ＮＤ９０と出力端子ＮＤ９１間の枝と、出力端子ＮＤ９０および出力端子ＮＤ９１からそれぞれ電源端子Ｖｃｃおよび基準電位端子Ｖｓｓに繋がる４つの枝９０〜９３とを含むＨ−ブリッジ回路で構成される。出力端子ＮＤ９０と出力端子ＮＤ９１間の枝には、磁気ヘッド１が設けられている。出力端子ＮＤ９０から基準電位端子Ｖｓｓに繋がる枝９１の中には、直列に接続された２段構成のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）ＭＮ９１０，ＭＮ９１１と、ＮＭＯＳトランジスタＭＮ９１０との間でカレントミラー回路を構成するレプリカ回路９１ａとが含まれている。
【００１３】
レプリカ回路９１ａは、順に直列に接続された電流源Ｉｗ、ＮＭＯＳトランジスタＭＮ９１２およびＭＮ９１３を有し、ＮＭＯＳトランジスタＭＮ９１２のゲート端子は、そのドレイン端子とＮＭＯＳトランジスタＭＮ９１０のゲート端子に共通に接続されている。なお、その他の枝９０，９２，９３の中にも同様に、直列に接続された２段構成のＮＭＯＳトランジスタまたはＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）などが含まれている。
【００１４】
このような構成において、データ書き込みを行う際には、枝９０と枝９３を用いた経路かまたは枝９２と枝９１を用いた経路で磁気ヘッド１に対して電流を流すことで、２値データに対応した書き込みが行われる。例えば、枝９２と枝９１を用いた経路でデータ書き込みを行う際には、ＮＭＯＳトランジスタＭＮ９１１をＯＮにし、レプリカ回路９１ａとＮＭＯＳトランジスタＭＮ９１０によって制限される書き込み電流ｎＩｗを磁気ヘッド１に対して供給することで書き込みが行われる。
【００１５】
しかしながら、図９に示すような書き込み回路には、例えば次の（１）〜（３）ような問題が考えられる。
【００１６】
（１）直列に接続された２段のＭＯＳトランジスタを含む構成のため、回路面積が大きくなってしまう。すなわち、ＮＭＯＳトランジスタＭＮ９１０，ＭＮ９１１のような出力段のＭＯＳトランジスタは、磁気ヘッド１に対して例えば１００ｍＡといった大きな電流を供給する必要があるため、通常、サイズが大きいものが用いられる。それに加えて、直列接続の２段構成となっているため、ＭＯＳトランジスタ１個で流せる電流に対して約１／２の電流しか流せず、その分ＭＯＳトランジスタの素子サイズを大きくする必要がある。
【００１７】
（２）ＭＯＳトランジスタのサイズが大きくなると、その駆動に時間を要し、高速化を阻む要因となってしまう。また、そのＭＯＳトランジスタを駆動する回路の面積が大きくなってしまう。すなわち、例えば、ＮＭＯＳトランジスタＭＮ９１１のサイズの増大に伴いゲート容量が大きくなると、その駆動時間が遅くなり、ＮＭＯＳトランジスタＭＮ９１１の前段に位置する駆動回路の面積を大きくする必要がある。
【００１８】
（３）直列に接続された２段のＭＯＳトランジスタを含む構成のため、電源端子Ｖｃｃおよび基準電位端子Ｖｓｓと出力端子ＮＤ９０および出力端子ＮＤ９１との間の電圧差を大きくする必要があり、低電圧化が困難となる。
【００１９】
そこで、本発明の目的は、回路面積の低減を可能にする半導体集積回路およびそれを用いた磁気記憶装置を提供することにある。
【００２０】
また、本発明の他の目的は、回路面積の低減に加えて、高速化および低電圧化を可能にする半導体集積回路およびそれを用いた磁気記憶装置を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
本発明による半導体集積回路は、電源端子または基準電位端子と出力端子との間に設けられ、制御入力端子を第１の電圧にすることでＯＮとなり、制御入力端子を第２の電圧にすることでＯＦＦとなる１段構成の出力トランジスタと、出力トランジスタをＯＮにした際の出力電流に対し、この出力電流の基準となる電流を発生する手段と、この基準となる電流を変換して、第１の電圧を発生する手段と、前記出力トランジスタの制御入力端子の電圧を、第１の電圧かまたは第２の電圧に切り換える手段とを有するものである。
【００２４】
すなわち、この半導体集積回路は、１段構成の出力トランジスタを用いて、出力電流の供給をＯＮまたはＯＦＦに切り換えることができ、なおかつＯＮにした際は、第１の電圧を基準となる電流によって調整することで、出力電流量を制御することができる。これによって、従来技術においてＯＮ／ＯＦＦの切り換え機能と、出力電流量の制御機能にそれぞれ対応して設けられた２段構成の出力トランジスタに比べて、回路面積を削減することができ、また低電圧化を図ることができる。また、１段構成の出力トランジスタを用いることにより、素子サイズを小さくすることができるため、高速化を実現できる。
【００２５】
ここで、前記第１の電圧を発生する手段は、第１の電圧の発生に伴う出力インピーダンスを小さくする機能を含むものである。すなわち、第１の電圧を出力トランジスタの制御入力端子に供給する際に、出力インピーダンスを下げることで出力トランジスタを高速にスイッチングすることができる。
【００２６】
そして、前記第１の電圧かまたは前記第２の電圧に切り換える手段は、例えば、ＣＭＯＳ回路で実現することができる。また、前記第１の電圧を発生する手段は、例えば、出力トランジスタに対して一定の素子サイズ比を備えたダイオード接続のトランジスタによって実現することができる。すなわち、ＣＭＯＳ回路で実現することによって、第１の電圧および第２の電圧を、電圧降下等を起こすことなく出力トランジスタに印加することができる。また、前記ダイオード接続のトランジスタを用いることによって、出力電流の調整が容易となる。
【００２７】
また、本発明による半導体集積回路は、電源端子または基準電位端子と出力端子との間に設けられた１段構成の出力トランジスタと、出力トランジスタとの間で制御入力端子間を導通した際にカレントミラー回路を構成するトランジスタを含み、このカレントミラー回路によって出力トランジスタの出力電流を設定可能なレプリカ手段と、制御入力端子間を導通する／導通しないを切り換える手段と、制御入力端子間を導通しない場合に、前記出力トランジスタをＯＦＦにする手段と、制御入力端子間を導通するように切り換えた際に、この切り換えに伴う駆動能力を向上させる手段とを有するものである。
【００２８】
すなわち、この半導体集積回路は、１段構成の出力トランジスタを用いて、出力電流の供給をＯＮまたはＯＦＦに切り換えることができ、なおかつＯＮにした際は、カレントミラー回路によって出力電流量を制御することができる。また、この場合、カレントミラー回路の制御入力端子間を導通した際に、カレントミラー回路によって出力トランジスタの制御入力端子を駆動することになる。したがって、駆動能力を向上させるため、例えばレギュレータ回路を介して出力トランジスタを駆動するような構成にするとよい。
【００２９】
また、本発明による半導体集積回路は、電流を発生する電流源と、電源端子または基準電位端子と前記電流源との間に設けられ、第１の制御入力端子を備え、ダイオード接続によって前記電流源の電流を第１の制御入力端子の電圧に変換する第１のトランジスタと、第１の制御入力端子に接続され、第１の制御入力端子の電圧を、出力インピーダンスを下げて出力するレギュレータ回路と、第１の電源端子および第１の基準電位端子を備え、第１の電源端子または第１の基準電位端子にレギュレータ回路の出力が接続されたＣＭＯＳ回路と、電源端子または基準電位端子と出力端子との間に設けられ、第２の制御入力端子を備え、第２の制御入力端子に前記ＣＭＯＳ回路の出力が接続された出力トランジスタとを有するものである。
【００３０】
また、本発明による半導体集積回路は、電源端子または基準電位端子と出力端子との間に設けられ、並列に接続された複数の出力トランジスタと、この複数の出力トランジスタのそれぞれの第２の制御入力端子に対して接続された複数のＣＭＯＳ回路と、この複数のＣＭＯＳ回路の第１の電源端子または第１の基準電位端子に接続されるレギュレータ回路と、このレギュレータ回路の入力に制御入力端子が接続され、ダイオード接続を備えた第１のトランジスタと、この第１のトランジスタに出力電流の基準となる電流を供給する電流源と、前記複数のＣＭＯＳ回路のそれぞれの入力を個別に制御することで、前記複数の出力トランジスタの中から駆動させる出力トランジスタの数を変更する手段とを有するものである。
【００３１】
これによって、出力トランジスタの駆動能力を高速かつ柔軟に変更することができ、例えば、出力電流の立ち上がり／立ち下がりを早くするようなことが可能になる。
【００３２】
また、本発明による半導体集積回路は、Ｈ−ブリッジ回路で構成され、Ｈ−ブリッジ回路の中心の枝を除く４つの枝の中に、それぞれ、これまでに説明したような半導体集積回路を有するものである。すなわち、４つの枝の中に、それぞれ１段構成の出力トランジスタを設けることで、従来技術に比べて回路面積の削減効果がより顕著なものとなる。また、この際に、前述した基準となる電流を発生する手段と、前記第１の電圧を発生する手段は４つの枝に対して共通に設けることができ、この分の回路面積は増加しない。
【００３３】
そして、これまでに述べたような半導体集積回路は、特に、磁気記憶装置の書き込み回路に適用して有益なものとなる。
【発明の効果】
【００３４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３５】
従来技術において２段構成であった出力トランジスタを、１段構成の出力トランジスタにすることで、回路面積を削減することができる。また、１段構成を用いることで、出力トランジスタの素子サイズを小さくすることができるため、回路面積の削減に加えて高速化を実現することができる。さらに、１段構成であるため、低電圧化および省電力化を図ることができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３７】
図１は、本発明の一実施の形態による半導体集積回路において、その構成の一例を示す概略図である。図１に示す半導体集積回路は、例えば、磁気記憶装置の書き込み回路であり、出力端子ＮＤ１０と出力端子ＮＤ１１間の中心の枝と、出力端子ＮＤ１０および出力端子ＮＤ１１からそれぞれ電源端子Ｖｃｃおよび基準電位端子Ｖｓｓに繋がる４つの枝１０〜１３とを含むＨ−ブリッジ回路で構成される。
【００３８】
中心の枝には、磁気ヘッド１が設けられ、４つの枝１０〜１３には、それぞれ、１段構成のＰＭＯＳトランジスタまたはＮＭＯＳトランジスタが含まれている。そして、データ書き込みを行う際には、枝１０と枝１３の経路か、または枝１２と枝１１の経路で磁気ヘッド１に対して電流が供給される。そして、ここでは、枝１１を例として、その内部の構成の一例を説明する。
【００３９】
枝１１は、例えば、出力端子ＮＤ１０と基準電位端子Ｖｓｓの間に設けられた１段構成の出力トランジスタであるＮＭＯＳトランジスタＭＮ１１０と、ＮＭＯＳトランジスタＭＮ１１０のゲート端子（制御入力端子）をＯＮ電圧（第１の電圧）ＶｏｎまたはＯＦＦ電圧（第２の電圧）Ｖｏｆｆに切り換える電圧切換部１１ａと、前記ＯＮ電圧Ｖｏｎを発生する電流／電圧変換部１１ｂおよび書き込み基準電流発生部１１ｃなどを含んでいる。
【００４０】
書き込み基準電流発生部１１ｃは、磁気ヘッド１を用いたデータ書き込み時に、ＮＭＯＳトランジスタＭＮ１１０のソース−ドレイン間に流す書き込み電流（出力電流）ｎＩｗの基準となる基準電流Ｉｗを発生し、その基準電流Ｉｗを電流／電圧変換部１１ｂに出力する。電流／電圧変換部１１ｂは、入力された基準電流Ｉｗを用いて、ＮＭＯＳトランジスタＭＮ１１０のソース−ドレイン間に流す書き込み電流ｎＩｗに対応した大きさのＯＮ電圧Ｖｏｎを発生する。
【００４１】
このような構成において、枝１２と枝１１の経路でデータ書き込みを行う際には、ＮＭＯＳトランジスタＭＮ１１０のゲート端子を、電圧切換部１１ａを用いてＯＮ電圧Ｖｏｎに設定し、書き込み電流ｎＩｗを磁気ヘッド１に対して供給する。また、枝１２と枝１１の経路でデータ書き込みを行わない際には、ＮＭＯＳトランジスタＭＮ１１０のゲート端子を、電圧切換部１１ａを用いてＯＦＦ電圧Ｖｏｆｆ（Ｖｓｓ）設定する。このように、図１の構成は、従来技術において直列接続の２段構成の出力トランジスタがそれぞれ備えた電流制限機能とスイッチ機能を、１段構成の出力トランジスタＭＮ１１０が備えたものとなっている。
【００４２】
なお、ここでは枝１１を例に構成の説明を行ったが、必要に応じて、Ｈ−ブリッジ回路のそれぞれの枝１０〜１３に対して前述したような構成を適用することができる。すなわち、例えば、前述したような構成を、枝１０〜１３の全ての枝に適用したり、または枝１１と枝１３に適用したり、もしくは枝１０と枝１２に適用したりすることができる。
【００４３】
以上、図１に示したような半導体集積回路を用いることで、例えば次の（１）〜（３）のような効果を得ることができる。
【００４４】
（１）従来技術における直列に接続された２段の出力トランジスタを含む構成を、１段の出力トランジスタを含む構成にすることができるため、この部分の回路面積を約１／４に縮小することが可能になる。すなわち、出力トランジスタを１段削減することで、回路面積は、約１／２となる。さらに、直列接続の２段構成の出力トランジスタと同一の電流を確保する場合、１段構成の出力トランジスタの素子サイズは、２段構成の出力トランジスタの素子サイズに対して約１／２で足りる。これらによって、回路面積は、約１／４に縮小可能となる。
【００４５】
（２）出力トランジスタの素子サイズを約１／２にできるため、その制御入力端子の駆動時間が早くなる。これによって、高速化が実現可能となる。
【００４６】
（３）出力トランジスタを１段しか含まない構成のため、電源端子Ｖｃｃおよび基準電位端子Ｖｓｓと出力端子ＮＤ１０および出力端子ＮＤ１１との間の電圧差を小さくすることできる。これによって、低電圧化および省電力化が可能となる。
【００４７】
ところで、図１で説明したような構成および機能は、より具体的には例えば図２に示すような回路で実現できる。図２は、本発明の一実施の形態による半導体集積回路において、図１をより具体化した構成の一例を示す回路図である。
【００４８】
図２に示す半導体集積回路は、図１の枝１１の部分を例とした回路図であり、例えば、電流源２２と、電流源２２と基準電位端子Ｖｓｓの間に設けられたダイオード接続のＮＭＯＳトランジスタ（第１のトランジスタ）ＭＮ２０２と、ＮＭＯＳトランジスタＭＮ２０２のゲート電圧（ドレイン電圧）を伝達するレギュレータ回路２１と、レギュレータ回路２１によって伝達された電圧が電源端子に入力されたＣＭＯＳ回路２０と、出力端子ＮＤ２０と基準電位端子Ｖｓｓとの間に設けられ、ＣＭＯＳ回路２０の出力電圧をゲート端子（第２の制御入力端子）の入力電圧とするＮＭＯＳトランジスタ（出力トランジスタ）ＭＮ２００などを有している。
【００４９】
ＮＭＯＳトランジスタＭＮ２０２は、ダイオード接続によって、電流源２２の電流をゲート端子（第１の制御入力端子）の電圧に変換する機能を備える。レギュレータ回路２１は、例えば、ボルテージフォロワ回路とすることができ、電圧の伝達に際し、出力インピーダンスを下げて、電流駆動能力を向上させる機能を備える。ＣＭＯＳ回路２０は、入力端子／Ｙｉｎを備え、電源端子と基準電位端子Ｖｓｓとの間にＰＭＯＳトランジスタＭＰ２０１とＮＭＯＳトランジスタＭＮ２０１を備えている。
【００５０】
そして、出力端子ＮＤ２０は、磁気ヘッド１に対して接続されている。なお、レギュレータ回路２１の出力は、図１の枝１１の場合ではＣＭＯＳ回路２０の電源端子（第１の電源端子）側に接続されるが、例えば枝１２の場合では図３で後述するようにＣＭＯＳ回路の基準電位端子（第１の基準電位端子）側に接続される。
【００５１】
このような構成において、電流源２２は、図１の書き込み基準電流発生部１１ｃに対応し、ＮＭＯＳトランジスタ２０２およびレギュレータ回路２１は、電流／電圧変換部１１ｂに対応し、ＣＭＯＳ回路２０は、電圧切換部１１ａに対応する。また、図２に示した回路は、別の見方をすると、出力トランジスタであるＮＭＯＳトランジスタＭＮ２００と、電流源２２およびＮＭＯＳトランジスタＭＮ２０２からなるレプリカ回路とでカレントミラー回路を構成したものと言える。
【００５２】
この場合、ＣＭＯＳ回路２０は、そのカレントミラー回路のゲート端子間を導通する／導通しないを切り換える機能と、導通しない場合にはＮＭＯＳトランジスタＭＮ２００をＯＦＦにする機能とを備えたものとなる。また、レギュレータ回路２１は、ゲート端子間を導通する際に、ＣＭＯＳ回路２０およびＮＭＯＳトランジスタＭＮ２００を十分な速度で駆動するための機能を備えたものとなる。
【００５３】
次に、図２に示した回路の動作について説明する。まず、電流源２２によって基準電流Ｉｗを設定する。そして、ＣＭＯＳ回路２０の入力端子／Ｙｉｎを「Ｌ」レベルにすると、ＮＭＯＳトランジスタＭＮ２０２のゲート端子と出力段のＮＭＯＳトランジスタＭＮ２００のゲート端子とが、レギュレータ回路２１とＣＭＯＳ回路２０のＰＭＯＳトランジスタＭＰ２０１を介して導通し、同一電位Ｖｏｎとなる。これによって、磁気ヘッド１から出力端子ＮＤ２０を介して基準電位端子Ｖｓｓへと達する経路で、ＮＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２００の素子サイズ比ｎに応じた書き込み電流ｎＩｗが流れる。一方、ＣＭＯＳ回路２０の入力端子／Ｙｉｎを「Ｈ」レベルにすると、ＮＭＯＳトランジスタＭＮ２００のゲート端子の電圧はＶｏｆｆ（Ｖｓｓ）となり、この経路を用いたデータ書き込みは行われない。
【００５４】
以上、図２に示したような半導体集積回路を用いることで、図１で述べた構成を具体的に実現でき、図１での説明と同様の効果を得ることができる。さらに、レギュレータ回路２１を設けることで、ＮＭＯＳトランジスタＭＮ２００のゲート端子をＯＮにした際に、高速にスイッチングすることが可能になる。また、電圧切換部１１ａとしてＣＭＯＳ回路２０を用いることで、レギュレータ回路２１の出力電圧を、電圧降下を起こさずにＮＭＯＳトランジスタＭＮ２００のゲート端子に印加することができ、さらに、ＮＭＯＳトランジスタＭＮ２００のゲート端子をＯＮ／ＯＦＦ共に高速に駆動することが可能になる。
【００５５】
なお、これまでは、主に図１のＨ−ブリッジ回路の枝１１を例に構成等の説明を行ったが、枝１１と同様な構成を図１の全ての枝１０〜１３に適用した場合は、例えば、図３に示すようなＨ−ブリッジ回路を実現することができる。図３は、本発明の一実施の形態による半導体集積回路において、図２の構成を含めた全体的なＨ−ブリッジ回路の構成の一例を示す回路図である。
【００５６】
図３に示す半導体集積回路は、例えば、出力端子Ｏｕｔ１と出力端子Ｏｕｔ２との間に伝送路３０ａ，３０ｂを介して設けられた磁気ヘッド１と、出力端子Ｏｕｔ１と電源端子Ｖｃｃの間に設けられたＰＭＯＳトランジスタＭＰ３０１と、出力端子Ｏｕｔ１と電源端子Ｖｅｅの間に設けられたＮＭＯＳトランジスタＭＮ３０１と、出力端子Ｏｕｔ２と電源端子Ｖｃｃの間に設けられたＰＭＯＳトランジスタＭＰ３０２と、出力端子Ｏｕｔ２と電源端子Ｖｅｅの間に設けられたＮＭＯＳトランジスタＭＮ３０２と、これらのＭＯＳトランジスタ（出力トランジスタ）ＭＰ３０１，ＭＮ３０１，ＭＰ３０２，ＭＮ３０２のゲート電圧をそれぞれ制御するＣＭＯＳ回路３１ａ，３１ｂ，３１ｃ，３１ｄと、これらのＣＭＯＳ回路３１ａ〜３１ｄの電源端子（第１の電源端子）または基準電位端子（第１の基準電位端子）に電圧を供給することで書き込み電流を制御するライト電流制限回路（１）３２，（２）３３とを含んだ構成となっている。
【００５７】
ＣＭＯＳ回路３１ａは、入力端子Ｘｉｎと、電源端子Ｖｃｃと、電圧供給端子Ｖｐに接続された基準電位端子とを備え、ＣＭＯＳ回路３１ｂは、入力端子／Ｙｉｎと、電圧供給端子Ｖｎに接続された電源端子と、電源端子Ｖｅｅに接続された基準電位端子とを備え、ＣＭＯＳ回路３１ｃは、入力端子Ｙｉｎと、電源端子Ｖｃｃと、電圧供給端子Ｖｐに接続された基準電位端子とを備え、ＣＭＯＳ回路３１ｄは、入力端子／Ｘｉｎと、電圧供給端子Ｖｎに接続された電源端子と、電源端子Ｖｅｅに接続された基準電位端子とを備えている。
【００５８】
ライト電流制限回路（１）３２は、電流Ｉｗを流す電流源３２ａと、電源端子Ｖｃｃと電流源３２ａの間に設けられたダイオード接続のＰＭＯＳトランジスタＭＰ３０３と、ＰＭＯＳトランジスタＭＰ３０３のゲート電圧を入力とし、電圧供給端子Ｖｐに電圧を供給するレギュレータ回路３２ｂとを有している。ライト電流制限回路（２）３３は、電流Ｉｗを流す電流源３３ａと、電流源３３ａと電源端子Ｖｅｅとの間に設けられたダイオード接続のＮＭＯＳトランジスタＭＮ３０３と、ＮＭＯＳトランジスタＭＮ３０３のゲート電圧を入力とし、電圧供給端子Ｖｎに電圧を供給するレギュレータ回路３３ｂとを有している。
【００５９】
このように、図３に示す半導体集積回路は、図２に示したような構成をＨ−ブリッジ回路の４つの枝全てに適用した構成となっている。但し、ライト電流制限回路（１）３２，（２）３３は、それぞれの枝に対して個別に設けず、全ての枝に対して共通に設けている。また、ライト電流制限回路（１）３２内のＰＭＯＳトランジスタＭＰ３０３が、ＰＭＯＳトランジスタＭＰ３０１，ＭＰ３０２との間でカレントミラー回路を構成することになるので、図２の構成と比べて電流源３２ａの位置などが異なっている。なお、電源端子Ｖｃｃの電圧は、例えば３．０Ｖなどであり、電源端子Ｖｅｅの電圧は、例えば−３．０Ｖなどである。
【００６０】
次に、図３に示した半導体集積回路の動作について説明する。Ｈ−ブリッジ回路の個別の枝の動作に関しては、図２などの説明と同様であるため、ここではＨ−ブリッジ回路全体としての動作について図４を用いて説明する。図４は、本発明の一実施の形態による半導体集積回路において、図３の構成による動作の一例を示す波形図である。
【００６１】
図４においては、ＣＭＯＳ回路３１ａ〜３１ｄの入力端子への入力信号と、その入力信号によって磁気ヘッド１に流れる電流Ｉｏｕｔとの関係を示している。ここで、「Ｈ」レベルをＶｃｃレベル、「Ｌ」レベルをＶｅｅレベルとして、まず、入力端子Ｙｉｎを「Ｈ」レベル（／Ｙｉｎを「Ｌ」レベル）、入力端子Ｘｉｎを「Ｌ」レベル（／Ｘｉｎを「Ｈ」レベル）にすると、ＣＭＯＳ回路３１ａ，３１ｂ，３１ｃ，３１ｄの出力は、それぞれＶｃｃレベル，Ｖｎレベル，Ｖｐレベル，Ｖｅｅレベルとなる。
【００６２】
これによって、出力トランジスタＭＰ３０１，ＭＮ３０１，ＭＰ３０２，ＭＮ３０２は、それぞれＯＦＦ，ＯＮ，ＯＮ，ＯＦＦとなり、出力トランジスタＭＰ３０２とＭＮ３０１を介して磁気ヘッド１に書き込み電流が供給される。この際の書き込み電流Ｉｏｕｔは、出力トランジスタＭＰ３０２とＰＭＯＳトランジスタＭＰ３０３の素子サイズ比と、出力トランジスタＭＮ３０１とＮＭＯＳトランジスタＭＮ３０３の素子サイズ比を双方共にｎとすると、Ｉｏｕｔ＝−ｎ×Ｉｗとなる。
【００６３】
一方、入力端子Ｙｉｎを「Ｌ」レベル（／Ｙｉｎを「Ｈ」レベル）、入力端子Ｘｉｎを「Ｈ」レベル（／Ｘｉｎを「Ｌ」レベル）にすると、ＣＭＯＳ回路３１ａ，３１ｂ，３１ｃ，３１ｄの出力は、それぞれＶｐレベル，Ｖｅｅレベル，Ｖｃｃレベル，Ｖｎレベルとなる。
【００６４】
これによって、出力トランジスタＭＰ３０１，ＭＮ３０１，ＭＰ３０２，ＭＮ３０２は、それぞれＯＮ，ＯＦＦ，ＯＦＦ，ＯＮとなり、出力トランジスタＭＰ３０１とＭＮ３０２を介して磁気ヘッド１に書き込み電流が供給される。この際の書き込み電流Ｉｏｕｔは、出力トランジスタＭＰ３０１とＰＭＯＳトランジスタＭＰ３０３の素子サイズ比と、出力トランジスタＭＮ３０２とＮＭＯＳトランジスタＭＮ３０３の素子サイズ比を双方共にｎとすると、Ｉｏｕｔ＝ｎ×Ｉｗとなる。
【００６５】
以上のように、図３に示した構成は、前述したような動作において、電流の供給側と吸い込み側の両方に電流源を備えて書き込みを行うような構成となっている。これによって、電流の供給側と吸い込み側のいずれか一方に電流源を備えた場合に比べて、書き込み電流を切り換える際の速度が向上し、高速動作が可能となる。また、電源端子Ｖｃｃを正電圧（例えば３．０Ｖ）、電源端子Ｖｅｅを負電圧（例えば−３．０Ｖ）とすることによって、出力電位は、ほぼ０Ｖのレベルを中心に推移する。これによって、磁気ヘッド１の電位も０Ｖレベルが中心となり、ディスクとの間で帯電が生じないといった利点が挙げられる。
【００６６】
ところで、磁気記憶装置などにおいては、例えば図３で示した伝送路３０ａ，３０ｂの容量などの影響によって書き込み電流の波形になまりが生じることが考えられる。そこで、このような問題を解決するため、図３の構成に基づいて、例えば図５に示すような回路を実現すればよい。図５は、本発明の一実施の形態による半導体集積回路において、図３の構成を応用した構成の一例を示す回路図である。
【００６７】
図５に示す半導体集積回路は、図３に示した半導体集積回路において、例えば、出力端子Ｏｕｔ１に出力する回路である出力トランジスタＭＰ３０１と出力トランジスタＭＮ３０１を含む枝の部分の構成を示した図である。そして、その構成は、例えば、ライト電流制限回路（１１）５２，（２２）５３と、書き込み電流可変駆動部５４などを有するものとなっている。
【００６８】
書き込み電流可変駆動部５４は、例えば、電源端子Ｖｃｃと出力端子Ｏｕｔ１１間に設けられ、並列に接続された複数のＰＭＯＳトランジスタ（出力トランジスタ）ＭＰ５０１，ＭＰ５０２，ＭＰ５０３と、それらのゲート端子をそれぞれ駆動する複数のＣＭＯＳ回路５５ａ，５５ｂ，５５ｃと、出力端子Ｏｕｔ１１と電源端子Ｖｅｅ間に設けられ、並列に接続された複数のＮＭＯＳトランジスタ（出力トランジスタ）ＭＮ５０１，ＭＮ５０２，ＭＮ５０３と、それらのゲート端子をそれぞれ駆動する複数のＣＭＯＳ回路５６ａ，５６ｂ，５６ｃと、ＣＭＯＳ回路５５ａ，５５ｂ，５５ｃの入力端子にそれぞれ接続されたセレクタ５０ａ，５０ｂ，５０ｃと、ＣＭＯＳ回路５６ａ，５６ｂ，５６ｃの入力端子にそれぞれ接続されたセレクタ５１ａ，５１ｂ，５１ｃなどを有する構成となっている。
【００６９】
ＣＭＯＳ回路５５ａ，５５ｂ，５５ｃは、ＰＭＯＳトランジスタ側が電源端子Ｖｃｃ、ＮＭＯＳトランジスタ側が電圧供給端子Ｖｐにそれぞれ接続され、ＣＭＯＳ回路５６ａ，５６ｂ，５６ｃは、ＰＭＯＳトランジスタ側が電圧供給端子Ｖｎ、ＮＭＯＳトランジスタ側が電源端子Ｖｅｅにそれぞれ接続されている。
【００７０】
この電圧供給端子Ｖｐおよび電圧供給端子Ｖｎの電圧は、それぞれライト電流制限回路（１１）５２およびライト電流制限回路（２２）５３によって供給される。ライト電流制限回路５２は、電流源５２ａとダイオード接続のＰＭＯＳトランジスタＭＰ５１１とレギュレータ回路５２ｂとを有し、ライト電流制限回路（２２）５３は、電流源５３ａとダイオード接続のＮＭＯＳトランジスタＭＮ５１１とレギュレータ回路５３ｂとを有している。レギュレータ回路５２ｂ，５３ｂは、それぞれのアンプ回路の出力を、ＰＭＯＳトランジスタＭＰ５１０およびＮＭＯＳトランジスタＭＮ５１０で再駆動し、負帰還を行った構成となっている。
【００７１】
セレクタ５０ａ，５０ｂ，５０ｃは、それぞれ個別に、Ｉｐｄｐパルス、ＩｏｓｐパルスおよびＩｗｐパルスの中からいずれか１つのパルスを選択し、ＣＭＯＳ回路に対して出力可能となっている。これと同様に、セレクタ５１ａ，５１ｂ，５１ｃは、それぞれ個別に、Ｉｐｄｎパルス、ＩｏｓｎパルスおよびＩｗｎパルスの中からいずれか１つのパルスを選択し、ＣＭＯＳ回路に対して出力可能となっている。
【００７２】
このように、図５に示す半導体集積回路は、図３における出力段のＰＭＯＳトランジスタＭＰ３０１を並列接続のＰＭＯＳトランジスタＭＰ５０１，ＭＰ５０２，ＭＰ５０３に置き換え、図３における出力段のＮＭＯＳトランジスタＭＮ３０１を並列接続のＮＭＯＳトランジスタＭＮ５０１，ＭＮ５０２，ＭＮ５０３に置き換えたような構成となっている。
【００７３】
そして、図５に示す半導体集積回路は、この並列接続のＰＭＯＳトランジスタＭＰ５０１，ＭＰ５０２，ＭＰ５０３と、並列接続のＮＭＯＳトランジスタＭＮ５０１，ＭＮ５０２，ＭＮ５０３を、それぞれＩｐｄｐパルス／Ｉｏｓｐパルス／Ｉｗｐパルスと、Ｉｐｄｎパルス／Ｉｏｓｎパルス／Ｉｗｎパルスによって個別に制御することによって、駆動する出力トランジスタの数を高速かつ柔軟に変更することが可能な構成となっている。すなわち、書き込み電流の駆動能力を可変にする機能を備えている。
【００７４】
したがって、このような構成を用いることで、例えば、出力トランジスタＭＰ５０１，ＭＮ５０１を含む部分と、出力トランジスタＭＰ５０２，ＭＮ５０２を含む部分と、出力トランジスタＭＰ５０３，ＭＮ５０３を含む部分とを、それぞれＩｗ駆動部５７ａ、Ｉｏｓ駆動部５７ｂ、Ｉｐｄ駆動部５７ｃと位置付け、図６に示すような動作を行うことが可能になる。
【００７５】
図６は、本発明の一実施の形態による半導体集積回路において、図５の構成を用いた動作の一例を示す波形図である。図６は、図５のセレクタ５０ａ〜５０ｃ，５１ａ〜５１ｃを用いて、例えば、Ｉｗ駆動部５７ａ、Ｉｏｓ駆動部５７ｂ、Ｉｐｄ駆動部５７ｃに、それぞれ、ＩｗｐパルスおよびＩｗｎパルス、ＩｏｓｐパルスおよびＩｏｓｎパルス、ＩｗｐパルスおよびＩｗｎパルスを割り当てた場合の動作波形を示している。
【００７６】
そして、Ｉｗ駆動部５７ａには、通常の書き込み電流を供給する機能を担わせ、Ｉｏｓ駆動部５７ｂには、立ち上がり／立ち下がり時間を早めるためのオーバードライブ電流を供給する機能を担わせ、Ｉｐｄ駆動部５７ｃには、オーバードライブにより過剰となった電流値を通常の書き込み電流値に早く復帰させるための電流を供給する機能を担わせている。
【００７７】
すなわち、図６に示すように、書き込み電流Ｉｏｕｔの立ち上がり時には、Ｉｗｐパルスに加えて、Ｉｏｓｐパルスを「Ｈ」レベルにする。これによって、出力トランジスタＭＰ５０１に加えて出力トランジスタＭＰ５０２を駆動し、書き込み電流Ｉｏｕｔを高速に立ち上げている。だだし、これによって、電流波形Ｉｏｕｔにオーバーシュート電流が発生する。
【００７８】
そこで、Ｉｏｓｐパルスを「Ｌ」レベルに戻し、変わりにＩｐｄｎパルスを「Ｌ」レベルにする。そうすると、出力トランジスタＭＰ５０２に変わって出力トランジスタＭＮ５０３が駆動し、オーバーシュート電流を高速に抑え込むことができる。その後、Ｉｐｄｎパルスを「Ｈ」レベルに戻すことによって、出力トランジスタＭＰ５０１のみが駆動し、これ以降は安定した書き込み電流が供給される。
【００７９】
また、書き込み電流Ｉｏｕｔの立ち下がり時に関しても、同様な動作となる。したがって、このような構成を用いることによって、高速な書き込み動作が可能となり、また、伝送路などによる波形のなまりを補償することが可能となる。なお、ここで説明したような動作に限らず、図５の構成におけるパルスの入れ方や出力トランジスタの素子サイズなどを調整することによって、駆動能力を柔軟に変更することが可能である。
【００８０】
なお、これまでの説明においては、１つの磁気ヘッド１に対する書き込み回路を示し、説明を行ってきたが、磁気記憶装置などにおいて磁気ヘッドが複数個（複数チャネル）存在する場合は、例えば図７に示すような構成となる。図７は、本発明の一実施の形態による半導体集積回路において、図５の構成を複数チャネル設けた構成の一例を示すブロック図である。
【００８１】
図７に示す半導体集積回路は、例えば、３チャネルの磁気ヘッド（１），（２），（３）を駆動する回路を例としている。その構成は、図５に示したライト電流制限回路（１１）５２，（２２）５３と、図５に示した書き込み電流可変駆動部５４と同一構成であり、磁気ヘッド（１），（２），（３）にそれぞれ対応した書き込み電流可変駆動部（１）５４ａ，（２）５４ｂ，（３）５４ｃとを有し、複数の書き込み電流可変駆動部（１）５４ａ，（２）５４ｂ，（３）５４ｃに対してライト電流制限回路（１１）５２，（２２）５３を共通で使用する構成となっている。
【００８２】
したがって、磁気ヘッドのチャネル数の増加に伴い書き込み電流可変駆動部の数が増加した場合も、ライト電流制限回路の回路面積は増加しない。さらに、書き込み電流可変駆動部においては、その数が増加するにつれて、これまでに説明したような１段構成の出力トランジスタを用いることによる回路面積の縮小効果がより顕著に表れてくる。
【００８３】
以上、これまでに述べたような効果により、前述した半導体集積回路は、図８に示すような磁気記憶装置におけるプリアンプ回路に適用して特に有益なものとなる。図８は、本発明の一実施の形態による磁気記憶装置において、その構成の一例を示す図であり、（ａ）は外形の一例を示す斜視図、（ｂ）は回路構成の一例を示すブロック図である。
【００８４】
図８に示す磁気記憶装置は、例えばハードディスクドライブである。その外形は、図８（ａ）に示すように、例えば、垂直方向または水平方向に磁気異方性を有するディスク８４と、ディスク８４に対して磁気データの読み出しおよび書き込みを行う磁気ヘッド１と、磁気ヘッド１が固定され、データの記憶箇所に応じて磁気ヘッド１をディスク８４上で移動するサスペンション８１と、磁気ヘッド１に対して伝送路（１）８０を介して接続され、サスペンション８１上に設けられたプリアンプＩＣ８２と、プリアンプＩＣ８２に対して伝送路（２）８８を介して接続されたリードチャネルＩＣ８３などを含んでいる。
【００８５】
また、このような磁気記憶装置を制御する回路は、例えば図８（ｂ）のようになっている。その構成は、例えば、磁気記憶装置とホストシステム（パーソナルコンピュータやディジタル機器）とのインタフェースを構成し、リード／ライトデータの転送制御などを行うハードディスクコントローラ（ＨＤＣ）８５と、データ変調／復調などといった信号処理を行うリードチャネルＩＣ８３と、磁気ヘッド１に対して電流を供給してデータ書き込みを行う回路と磁気ヘッド１で読み取ったリード信号を増幅する回路などを含むＲＷ＿ＩＣ（プリアンプＩＣ）８２と、サスペンション８１の動作機構やディスク８４の回転機構といったサーボ機構８７の制御を行うモータ制御（サーボ）ＩＣ８６などを含んでいる。
【００８６】
このような磁気記憶装置の構成において、これまでに説明したような半導体集積回路は、プリアンプＩＣ８２のデータ書き込みを行う回路に適用して特に有益なものとなる。すなわち、プリアンプＩＣ８２は、図８（ａ）に示すように、磁気ヘッド１との距離をなるべく短くする目的などでサスペンション８１上といった小さいエリアに設けられることが多い。したがって、プリアンプＩＣ８２に対しては、高速性などは言うまでもなく、できるだけ小面積であることが特に要求される。そこで、これまでに示したような半導体集積回路を用いると、このような要求を満たすことができる。
【００８７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８８】
例えば、これまでの説明において磁気記憶装置の書き込み回路を例に説明を行ってきたが、これに限らず、高速な電流駆動の書き込み回路および出力回路として広く適用可能である。その一例として、例えば、高速動作が要求され、波形の立上り／立下り時間（スルーレート）などが規定されている通信用のドライバなどにも適用することができる。
【産業上の利用可能性】
【００８９】
本発明の半導体集積回路は、ハードディスクドライブなどの磁気記憶装置を代表にその書き込み回路に適用して特に有益なものであり、さらに、書き込み回路に限らず電動モーター用ドライバや、ディスプレイドライバおよび通信用ドライバなどの駆動回路も含めて広く適用可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明の一実施の形態による半導体集積回路において、その構成の一例を示す概略図である。
【図２】本発明の一実施の形態による半導体集積回路において、図１をより具体化した構成の一例を示す回路図である。
【図３】本発明の一実施の形態による半導体集積回路において、図２の構成を含めた全体的なＨ−ブリッジ回路の構成の一例を示す回路図である。
【図４】本発明の一実施の形態による半導体集積回路において、図３の構成による動作の一例を示す波形図である。
【図５】本発明の一実施の形態による半導体集積回路において、図３の構成を応用した構成の一例を示す回路図である。
【図６】本発明の一実施の形態による半導体集積回路において、図５の構成を用いた動作の一例を示す波形図である。
【図７】本発明の一実施の形態による半導体集積回路において、図５の構成を複数チャネル設けた構成の一例を示すブロック図である。
【図８】本発明の一実施の形態による磁気記憶装置において、その構成の一例を示す図であり、（ａ）は外形の一例を示す斜視図、（ｂ）は回路構成の一例を示すブロック図である。
【図９】本発明の前提として検討した従来の書き込み回路において、その構成の一例を示す回路図である。
【符号の説明】
【００９１】
１  磁気ヘッド
１０〜１３，９０〜９３  Ｈ−ブリッジ回路の枝
１１ａ  電圧切換部
１１ｂ  電流／電圧変換部
１１ｃ  書き込み電流設定部
２０，３１ａ〜３１ｄ，５５ａ〜５５ｃ，５６ａ〜５６ｃ  ＣＭＯＳ回路
２１，３２ｂ，３３ｂ，５２ｂ，５３ｂ  レギュレータ回路
２２，３２ａ，３３ａ，５２ａ，５３ａ  電流源
３０ａ，３０ｂ，８０，８８  伝送路
３２，３３，５２，５３  ライト電流制限回路
５０ａ〜５０ｃ，５１ａ〜５１ｃ  セレクタ
５４，５４ａ〜５４ｃ  書き込み電流可変駆動部
５７ａ  Ｉｗ駆動部
５７ｂ  Ｉｏｓ駆動部
５７ｃ  Ｉｐｄ駆動部
８１  サスペンション
８２  プリアンプＩＣ
８３  リードチャネルＩＣ
８４  ディスク
８５  ハードディスクコントローラ
８６  モータ制御ＩＣ
８７  サーボ機構
９１ａ  レプリカ回路
ＭＮ１１０，ＭＮ２００，ＭＮ３０３，ＭＮ５０１〜５０３，ＭＮ９１０〜９１１  ＮＭＯＳトランジスタ（出力トランジスタ）
ＭＮ２０１〜２０２，ＭＮ３０１〜ＭＮ３０２，ＭＮ５１０，ＭＮ５１１，ＭＮ９１２〜９１３  ＮＭＯＳトランジスタ
ＭＰ３０１〜３０２，ＭＰ５０１〜５０３  ＰＭＯＳトランジスタ（出力トランジスタ）
ＭＰ２０１，ＭＰ３０３，ＭＰ５１０，ＭＰ５１１  ＰＭＯＳトランジスタ
Ｖｃｃ，Ｖｅｅ  電源端子
Ｖｐ，Ｖｎ  電圧供給端子
Ｖｓｓ  基準電位端子
Ｘ，／Ｘ，Ｙ，／Ｙ  入力端子
ＮＤ１０，ＮＤ１１，ＮＤ２０，ＮＤ９０，ＮＤ９１，Ｏｕｔ１，Ｏｕｔ２，Ｏｕｔ１１  出力端子
Ｃ１，Ｃ２  容量
【図１】
2005267700.tif 000003
【図２】
2005267700.tif 000004
【図３】
2005267700.tif 000005
【図４】
2005267700.tif 000006
【図５】
2005267700.tif 000007
【図６】
2005267700.tif 000008
【図７】
2005267700.tif 000009
【図８】
2005267700.tif 000010
【図９】
2005267700.tif 000011