(57)【要約】【課題】  ゲート電極形成の際の重ね合わせ精度を低下させることなしに工程数を削減することのできる半導体装置の製造方法およびこれにより製造された半導体装置を提供する。【解決手段】  半導体基板２１上に形成されたアライメントマーク部には、シリコン酸化膜３０で埋め込まれた２つの溝が形成されている。これらの溝によって挟まれた領域の半導体基板２１の表面を他の領域の半導体基板２１の表面よりも低くすることによって、アライメントマーク部に所定の深さを有する段差を設ける。【選択図】      図２０
2005150251.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記第１の絶縁膜および前記半導体基板をエッチングし、前記半導体基板のアライメントマーク部および素子形成部に所定の深さを有する溝を形成する工程と、
前記溝に第２の絶縁膜を埋め込む工程と、
前記ハードマスクを除去する工程と、
前記第１の絶縁膜および前記第２の絶縁膜の所定領域にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を前記半導体基板にイオン注入する工程と、
前記レジストパターンから露出している前記第１の絶縁膜と、該第１の絶縁膜の膜厚相当分の前記第２の絶縁膜とを除去する工程と、
前記レジストパターンを除去する工程と、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを備え、
前記レジストパターンは前記アライメントマーク部にも開口部を有し、前記レジストパターンを形成する工程から前記レジストパターンを除去する工程までを繰り返して行うことによって、前記アライメントマーク部に所定の深さを有する凹部を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部の深さは５０ｎｍ以上である請求項１に記載の半導体装置の製造方法。
【請求項３】
第１導電型の半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記第１の絶縁膜および前記半導体基板をエッチングし、前記半導体基板の素子形成部に所定の深さを有する溝を形成するとともに、前記半導体基板のアライメントマーク部にも前記溝と実質的に同じ深さを有する第１の溝および第２の溝を形成する工程と、
前記素子形成部および前記アライメントマーク部に形成された全ての溝に第２の絶縁膜を埋め込む工程と、
前記ハードマスクを除去する工程と、
前記素子形成部の１の所定領域と前記アライメントマーク部とに開口部を有する第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を前記半導体基板にイオン注入する工程と、
前記第１のレジストパターンから露出している前記第１の絶縁膜を除去し、前記半導体基板を露出させる工程と、
前記第１のレジストパターンを除去する工程と、
前記素子形成部の前記半導体基板が露出した領域を被覆し、前記素子形成部の他の所定領域と、前記アライメントマーク部の前記第１の溝および前記第２の溝によって挟まれた領域とに開口部を有する第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を前記半導体基板にイオン注入する工程と、
前記第２のレジストパターンから露出している前記半導体基板を選択的にエッチングすることによって、前記アライメントマーク部に所定の深さを有する凹部を形成する工程と、
前記第２のレジストパターンを除去する工程と、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記凹部の深さは５０ｎｍ以上である請求項３に記載の半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記第１の絶縁膜および前記半導体基板をエッチングし、前記半導体基板のアライメントマーク部および素子形成部に所定の深さを有する溝を形成する工程と、
前記溝に第２の絶縁膜を埋め込む工程と、
前記ハードマスクを除去する工程と、
前記素子形成部の１の所定領域と前記アライメントマーク部とに開口部を有する第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を前記半導体基板にイオン注入する工程と、
前記第１のレジストパターンから露出している前記第１の絶縁膜を除去し、前記半導体基板を露出させる工程と、
前記第１のレジストパターンを除去する工程と、
前記素子形成部の前記半導体基板が露出した領域を被覆し、前記素子形成部の他の所定領域と前記アライメントマーク部とに開口部を有する第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を前記半導体基板にイオン注入する工程と、
前記第２のレジストパターンから露出している前記半導体基板を選択的にエッチングすることによって、前記アライメントマーク部に所定の高さを有する凸部を形成する工程と、
前記第２のレジストパターンを除去する工程と、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記凸部の高さは５０ｎｍ以上である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板はシリコン基板であり、
前記第１の絶縁膜および前記第２の絶縁膜はシリコン酸化膜であり、
前記半導体基板のエッチングをアンモニア水溶液を用いたウェットエッチングによって行う請求項３〜６のいずれか１に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板はシリコン基板であり、
前記第１の絶縁膜および前記第２の絶縁膜はシリコン酸化膜であり、
前記半導体基板のエッチングをドライエッチングによって行う請求項３〜６のいずれか１に記載の半導体装置の製造方法。
【請求項９】
前記第２の絶縁膜を埋め込む工程の後、該第２の絶縁膜を前記ハードマスクの底面から所定の高さまで選択的にエッチングする工程をさらに有する請求項１〜８のいずれか１に記載の半導体装置の製造方法。
【請求項１０】
半導体基板上に素子形成部とアライメントマーク部とを備えた半導体装置において、
前記素子形成部および前記アライメントマーク部には、絶縁膜で埋め込まれた実質的に同じ深さの複数の溝が形成されていて、
前記アライメントマーク部における２つの溝によって挟まれた領域の半導体基板の表面を他の領域の半導体基板の表面よりも低くすることによって、前記アライメントマーク部に所定の深さを有する段差を設けたことを特徴とする半導体装置。
【請求項１１】
前記アライメントマーク部における２つの溝によって挟まれた領域の半導体基板の断面形状は、中央付近で窪んだ凹状である請求項１０に記載の半導体装置。
【請求項１２】
前記アライメントマーク部における２つの溝によって挟まれた領域の半導体基板の表面は実質的にフラットである請求項１０に記載の半導体装置。
【請求項１３】
半導体基板と、
前記半導体基板上に形成され、半導体素子を分離する複数の溝を備えた素子形成部と、
前記半導体基板上に形成され、前記溝と実質的に同じ深さの１の溝を備えたアライメントマーク部と、
前記素子形成部および前記アライメントマーク部に形成された全ての溝の内部に埋め込まれた絶縁膜とを有し、
前記アライメントマーク部の溝の周囲にある半導体基板の表面を、前記素子形成部にある半導体基板の表面よりも低くすることによって、前記アライメントマーク部に所定の深さを有する段差を設けたことを特徴とする半導体装置。
【請求項１４】
前記段差は５０ｎｍ以上の深さを有する請求項１０〜１３のいずれか１に記載の半導体装置。
【請求項１５】
前記半導体基板はシリコン基板であり、
前記絶縁膜はシリコン酸化膜である請求項１０〜１４のいずれか１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、より詳細には、半導体基板上に素子形成部およびアライメントマーク部を有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度の増加に伴い個々のデバイスの寸法は微小化が進み、各デバイスを構成する半導体領域の寸法も微細化されている。微細化された半導体装置では、活性領域とゲート電極の重ね合わせがトランジスタ特性に与える影響は大きい。以下、このことについて詳細に説明する。
【０００３】
ゲート電極は活性領域の所定の領域に形成される。したがって、ゲート電極材料をパターニングする際には、活性領域との重ね合わせ工程が必要となる。
【０００４】
重ね合わせの方法の１つに、ゲート電極材料を透過した光によって下地のアライメントマークを検出する方法がある。しかしながら、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）およびフラッシュなどの一般的メモリにおいて用いられるゲート電極材料はポリサイドまたはポリメタルなどであり、これらは光の反射率が大きくアライメントマークの検出が困難であるという問題があった。
【０００５】
そこで、アライメントマーク部に段差を形成して重ね合わせを行う方法が採られる（例えば、特許文献１参照。）。
【０００６】
図２８〜図３７を用いて、従来の半導体装置の製造方法について説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【０００７】
まず、図２８（ａ）〜（ｃ）に示すように、半導体基板６１の上に、シリコン酸化膜６２およびシリコン窒化膜６３を順に形成する。次に、フォトリソグラフィ法を用いて半導体基板６１の上に活性領域のパターンを形成する。具体的には、まず、シリコン窒化膜６３の上にレジストパターン６４を形成する。ここで、図２８（ａ）はアライメントマーク部のレジストパターンを、図２８（ｂ）はメモリセル部のレジストパターンを、図２８（ｃ）は周辺回路部のレジストパターンをそれぞれ示す。
【０００８】
次に、レジストパターン６４をマスクとしてシリコン窒化膜６３のエッチングを行い、ハードマスクとしてのシリコン窒化膜パターン６５を形成する。不要となったレジストパターン６４を除去した後、シリコン窒化膜パターン６５を用いて半導体基板６１をエッチングする。その後、熱酸化法により溝６６の内壁にシリコン酸化膜６７を形成して、図２９（ａ）〜（ｃ）に示す構造とする。
【０００９】
次に、溝６６を埋め込むようにして、シリコン窒化膜パターン６５の上にシリコン酸化膜６８を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によってシリコン酸化膜６８を研磨し、図３０（ａ）〜（ｃ）に示す構造とする。これらの図において、シリコン酸化膜６８の上面６８ａとシリコン窒化膜パターン６５の上面６５ａとは同じ面を形成している。
【００１０】
次に、フッ酸を用いてシリコン酸化膜６８をウェットエッチングした後、不要となったシリコン窒化膜パターン６５を除去する。これにより、図３１（ａ）〜（ｃ）に示す構造が得られる。これらの図において、シリコン酸化膜６８とシリコン酸化膜６２との間には、高さｈ′の段差６９が形成されている。
【００１１】
次に、各トランジスタのウェルやトランジスタの閾値を設定するために、半導体基板６１内にチャネルドープを行う。具体的には、フォトリソグラフィ法により形成したレジストパターンをマスクとして、所望の領域に第１導電型または第２導電型の不純物をイオン注入する。
【００１２】
例えば、図３２（ａ）〜（ｃ）に示すように、周辺回路部のＮＭＯＳ領域（図３２（ｃ））を除いてレジストパターン７０を形成する。次に、レジストパターン７０をマスクとして、ＮＭＯＳ領域に不純物をイオン注入する。その後、不要となったレジストパターン７０を除去した後、図３３（ａ）〜（ｃ）に示すように、周辺回路部のＰＭＯＳ領域（図３３（ｃ））を除いてレジストパターン７１を形成する。そして、レジストパターン７１をマスクとしてＰＭＯＳ領域に不純物をイオン注入した後、不要となったレジストパターン７１を除去する。さらに、図３４（ａ）〜（ｃ）に示すように、メモリセル部（図３４（ｂ））を除いてレジストパターン７２を形成する。レジストパターン７２をマスクとしてメモリセル部に不純物をイオン注入した後、不要となったレジストパターン７２を除去する。
【００１３】
上記のイオン注入を終えた後は、図３５（ａ）〜（ｃ）に示すように、アライメントマーク部を除いてレジストパターン７３を形成する。レジストパターン７３をマスクとしてシリコン酸化膜６２，６７，６８をウェットエッチングによって除去した後、不要となったレジストパターン７３を除去して図３６（ａ）〜（ｃ）に示す構造とする。
【００１４】
さらにシリコン酸化膜６２をウェットエッチングによって除去してから、ゲート絶縁膜材料７４、ゲート電極材料７５、ハードマスク材料７６およびレジスト膜７７をこの順に積層し、図３７（ａ）〜（ｃ）に示す構造とする。
【００１５】
図３７（ｂ）および図３７（ｃ）において、メモリセル部の溝および周辺回路部の溝に埋め込まれているシリコン酸化膜６８の表面と、半導体基板６１の上に形成されたゲート絶縁膜材料７４の表面との間には若干の段差があるものの略平坦な面を形成している。したがって、これらの上に形成されたゲート電極材料７５およびハードマスク材料７６の表面も略平坦な面を有している。
【００１６】
一方、図３７（ａ）に示すように、アライメントマーク部の溝にはシリコン酸化膜６８がなく、ゲート絶縁膜材料７４、ゲート電極材料７５およびハードマスク材料７６は溝に沿って凹部を形成している。すなわち、このように大きな段差をアライメントマーク部に設けることによって、容易にアライメントマークの検出ができるようになる。したがって、レジスト膜７７を所望の位置でパターニングすることができるので、ゲート電極を所定の位置に形成することが可能となる。
【００１７】
【特許文献１】特開平１１−８７４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記の従来法によれば、アライメントマーク部に段差を形成するのに図３５〜図３６に示す工程が必要となる。すなわち、周辺回路部およびメモリセル部へのイオン注入を終えた後、さらに、アライメントマーク部に開口部を有するレジストパターンを形成し、このレジストパターンをマスクとしてアライメントマーク部のシリコン酸化膜を除去する工程を行わなければならなかった。このため、全体の工程数が非常に多くなり、スループット、コストおよび歩留まりなどの低下を招くという問題があった。
【００１９】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、ゲート電極形成の際の重ね合わせ精度を低下させることなしに工程数を削減することのできる半導体装置の製造方法およびこれにより製造された半導体装置を提供することにある。
【００２０】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００２１】
本発明の半導体装置の製造方法は、第１導電型の半導体基板の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上にハードマスクを形成する工程と、このハードマスクを用いて第１の絶縁膜および半導体基板をエッチングし、半導体基板のアライメントマーク部および素子形成部に所定の深さを有する溝を形成する工程と、この溝に第２の絶縁膜を埋め込む工程と、ハードマスクを除去する工程と、第１の絶縁膜および第２の絶縁膜の所定領域にレジストパターンを形成する工程と、このレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を半導体基板にイオン注入する工程と、レジストパターンから露出している第１の絶縁膜と、この第１の絶縁膜の膜厚相当分の第２の絶縁膜とを除去する工程と、レジストパターンを除去する工程と、半導体基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にゲート電極を形成する工程とを備え、レジストパターンはアライメントマーク部にも開口部を有し、レジストパターンを形成する工程からレジストパターンを除去する工程までを繰り返して行うことによって、アライメントマーク部に所定の深さを有する凹部を形成することを特徴とするものである。
【００２２】
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上にハードマスクを形成する工程と、このハードマスクを用いて第１の絶縁膜および半導体基板をエッチングし、半導体基板の素子形成部に所定の深さを有する溝を形成するとともに、半導体基板のアライメントマーク部にもこの溝と実質的に同じ深さを有する第１の溝および第２の溝を形成する工程と、素子形成部およびアライメントマーク部に形成された全ての溝に第２の絶縁膜を埋め込む工程と、ハードマスクを除去する工程と、素子形成部の１の所定領域とアライメントマーク部とに開口部を有する第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を半導体基板にイオン注入する工程と、第１のレジストパターンから露出している第１の絶縁膜を除去し、半導体基板を露出させる工程と、第１のレジストパターンを除去する工程と、素子形成部の半導体基板が露出した領域を被覆し、素子形成部の他の所定領域と、アライメントマーク部の第１の溝および第２の溝によって挟まれた領域とに開口部を有する第２のレジストパターンを形成する工程と、この第２のレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を半導体基板にイオン注入する工程と、第２のレジストパターンから露出している半導体基板を選択的にエッチングすることによって、アライメントマーク部に所定の深さを有する凹部を形成する工程と、第２のレジストパターンを除去する工程と、半導体基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にゲート電極を形成する工程とを備えることを特徴とするものである。
【００２３】
さらに、本発明の半導体装置の製造方法は、第１導電型の半導体基板の上に第１の絶縁膜を形成する工程と、この第１の絶縁膜の上にハードマスクを形成する工程と、このハードマスクを用いて第１の絶縁膜および半導体基板をエッチングし、半導体基板のアライメントマーク部および素子形成部に所定の深さを有する溝を形成する工程と、この溝に第２の絶縁膜を埋め込む工程と、ハードマスクを除去する工程と、素子形成部の１の所定領域とアライメントマーク部とに開口部を有する第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を半導体基板にイオン注入する工程と、第１のレジストパターンから露出している第１の絶縁膜を除去し、半導体基板を露出させる工程と、第１のレジストパターンを除去する工程と、素子形成部の半導体基板が露出した領域を被覆し、素子形成部の他の所定領域とアライメントマーク部とに開口部を有する第２のレジストパターンを形成する工程と、この第２のレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を半導体基板にイオン注入する工程と、第２のレジストパターンから露出している半導体基板を選択的にエッチングすることによって、アライメントマーク部に所定の高さを有する凸部を形成する工程と、第２のレジストパターンを除去する工程と、半導体基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にゲート電極を形成する工程とを備えることを特徴とするものである。
【００２４】
本発明の半導体装置は、半導体基板上に素子形成部とアライメントマーク部とを備えた半導体装置において、素子形成部およびアライメントマーク部には、絶縁膜で埋め込まれた実質的に同じ深さの複数の溝が形成されていて、アライメントマーク部における２つの溝によって挟まれた領域の半導体基板の表面を他の領域の半導体基板の表面よりも低くすることによって、アライメントマーク部に所定の深さを有する段差を設けたことを特徴とするものである。
【００２５】
また、本発明の半導体装置は、半導体基板と、この半導体基板上に形成され半導体素子を分離する複数の溝を備えた素子形成部と、半導体基板上に形成されこの溝と実質的に同じ深さの１の溝を備えたアライメントマーク部と、素子形成部およびアライメントマーク部に形成された全ての溝の内部に埋め込まれた絶縁膜とを有し、アライメントマーク部の溝の周囲にある半導体基板の表面を、素子形成部にある半導体基板の表面よりも低くすることによって、アライメントマーク部に所定の深さを有する段差を設けたことを特徴とするものである。
【発明の効果】
【００２６】
この発明は以上説明したように、イオン注入の際に使用するレジストパターンについて、目的とする注入箇所の他にアライメントマーク部にも開口部を設け、注入後レジストパターンを除去する前に、レジストパターンから露出している絶縁膜を除去する。これを繰り返して行い、アライメントマーク部にある絶縁膜を徐々に除去して行くことによって、所定の深さを有する段差をアライメントマーク部に形成することができる。したがって、アライメントマーク部のみをエッチングするためのフォトリソグラフィ工程が不要となるので、コストおよび工程の削減を図ることができる。
【００２７】
また、本発明によれば、アライメントマーク部に第１の溝および第２の溝を形成した後、イオン注入後に注入領域とアライメントマーク部の絶縁膜を除去して半導体基板を露出させる。その後、次のイオン注入の際に、第１の溝と第２の溝によって挟まれた領域からのみ半導体基板が露出するようにし、イオン注入後にこの半導体基板を選択的にエッチングする。これにより、アライメントマーク部に所定の深さの段差を形成することができる。したがって、アライメントマーク部のみをエッチングするためのフォトリソグラフィ工程が不要となるので、コストおよび工程の削減を図ることができる。
【００２８】
さらに、本発明によれば、イオン注入後に注入領域とアライメントマーク部の絶縁膜を除去する。その後、次のイオン注入の際に、アライメントマーク部からのみ半導体基板が露出するようにし、イオン注入後にこの半導体基板を選択的にエッチングすることによって、アライメントマーク部に所定の高さの段差を形成することができる。したがって、アライメントマーク部のみをエッチングするためのフォトリソグラフィ工程が不要となるので、コストおよび工程の削減を図ることができる。
【発明を実施するための最良の形態】
【００２９】
実施の形態１．
図１〜図１１を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００３０】
まず、図１（ａ）〜（ｃ）に示すように、第１導電型の半導体基板１の上に、第１の絶縁膜としてのシリコン酸化膜２を形成する。次に、シリコン酸化膜２の上に、ハードマスクとなるシリコン窒化膜３を形成する。
【００３１】
半導体基板１としては、例えばシリコン基板を用いることができる。また、シリコン酸化膜２は、例えば熱酸化法によって形成することができ、２０ｎｍ程度の膜厚とすることができる。さらに、シリコン窒化膜３は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法などによって形成することができ、１００ｎｍ程度の膜厚とすることができる。
【００３２】
次に、フォトリソグラフィ法を用いて半導体基板１上に活性領域のパターンを形成する。具体的には、まず、シリコン窒化膜３の上にレジストパターン４を形成する。ここで、図１（ａ）はアライメントマーク部のレジストパターンを、図１（ｂ）はメモリセル部のレジストパターンを、図１（ｃ）は周辺回路部のレジストパターンをそれぞれ示す。尚、メモリセル部および周辺回路部を併せて素子形成部と称す（以下、本明細書において同じ。）。
【００３３】
図２は、アライメントマーク部の平面図である。図２において、矩形状のパターン５はアライメントマークを示している。すなわち、図１（ａ）は図２のＡ−Ａ′線に沿う断面図であり、図２の矩形状のパターン５は図１（ａ）の溝６に対応している。
【００３４】
次に、レジストパターン４をマスクとしてシリコン窒化膜３のエッチングを行う。その後、レジストパターン４を除去して図３（ａ）〜（ｃ）の構造とする。これらの図において、シリコン窒化膜パターン７は、次の工程でハードマスクとして用いられる。尚、図３（ａ）はアライメントマーク部のシリコン窒化膜パターンを、図３（ｂ）はメモリセル部のシリコン窒化膜パターンを、図３（ｃ）は周辺回路部のシリコン窒化膜パターンをそれぞれ示す。
【００３５】
次に、シリコン窒化膜パターン７をマスクとして、シリコン酸化膜２および半導体基板１のエッチングを行い溝８を形成する（図４（ａ）〜（ｃ））。この場合、分離の耐圧などを考慮して、エッチングの深さを例えば３００ｎｍ程度とすることができる。その後、熱酸化法などによって、溝８の内壁にシリコン酸化膜９を形成する。シリコン酸化膜９の膜厚は、例えば２５ｎｍ程度とすることができる。尚、図４（ａ）はアライメントマーク部の溝を、図４（ｂ）はメモリセル部の溝を、図４（ｃ）は周辺回路部の溝をそれぞれ示す。
【００３６】
次に、溝８を埋め込むようにして、シリコン窒化膜パターン７の上に、第２の絶縁膜としてのシリコン酸化膜１０を形成する。シリコン酸化膜１０は、例えば、ＣＶＤ法またはＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）法などによって形成することができる。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によってシリコン酸化膜１０を研磨し、図５（ａ）〜（ｃ）に示す構造とする。ここで、図５（ａ）はアライメントマーク部のシリコン酸化膜を、図５（ｂ）はメモリセル部のシリコン酸化膜を、図５（ｃ）は周辺回路部のシリコン酸化膜をそれぞれ示す。これらの図において、シリコン酸化膜１０の上面１０ａとシリコン窒化膜パターン７の上面７ａとは実質的に同じ高さの面を形成している。
【００３７】
次に、フッ酸などを用いてシリコン酸化膜１０をウェットエッチングする。この際、シリコン酸化膜の上面１０ａがシリコン窒化膜パターン７の底面から所定の高さとなるまで、シリコン酸化膜１０を選択的にエッチングすることが好ましい。例えば、シリコン窒化膜パターン７の底面からシリコン酸化膜の上面１０ａまでの高さが１０ｎｍ〜２０ｎｍ程度となったところで、シリコン酸化膜１０のエッチングを停止する。その後、リン酸などを用いたウェットエッチングによって、不要となったシリコン窒化膜パターン７を除去する。これにより、図６（ａ）〜（ｃ）に示す構造が得られる。ここで、図６（ａ）はアライメントマーク部を、図６（ｂ）はメモリセル部を、図６（ｃ）は周辺回路部をそれぞれ示している。これらの図において、シリコン酸化膜１０とシリコン酸化膜２との間には、高さｈ１の段差１１が形成されている。尚、シリコン窒化膜パターン７の膜厚を調整することによって段差１１を形成する場合には、上記のシリコン酸化膜１０のウェットエッチング工程を行う必要はない。
【００３８】
次に、各トランジスタのウェルやトランジスタの閾値を設定するために、半導体基板１内にチャネルドープを行う。具体的には、フォトリソグラフィ法により形成したレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を所望の領域にイオン注入する。
【００３９】
本実施の形態においては、この際にアライメントマーク部にもレジストパターンが形成されないようにする。
【００４０】
例えば、図７（ａ）〜（ｃ）を用いて、周辺回路部のＮＭＯＳ領域にイオン注入を行う場合について説明する。この場合、注入箇所となるＮＭＯＳ領域にはレジストパターン１２を形成しない（図７（ｃ））。これに対して、メモリセル部にはイオン注入を行わないのでレジストパターン１２を形成する（図７（ｂ））。一方、アライメントマーク部は目的とする注入箇所ではないが、本実施の形態においてはアライメントマーク部にもレジストパターン１２が形成されないようにする（図７（ａ））。
【００４１】
レジストパターンの形成は、具体的には次の様にして行うことができる。例えば、ポジ型のレジストを用いる場合には、従来のマスクパターンに加えてアライメントマーク部にも光を透過する開口部が設けられたマスクを作製する。そして、このマスクを介してレジスト膜に光を照射した後、レジスト膜を現像することによって、目的とする注入箇所とアライメントマーク部とにそれぞれ開口部を有するレジストパターンを形成することができる。
【００４２】
次に、レジストパターン１２をマスクとして、ＮＭＯＳ領域（図７（ｃ））に不純物をイオン注入する。この際、アライメントマーク部（図７（ａ））にも不純物が注入されるが、これによってトランジスタの特性に影響が及ぶことはないので特に問題はない。
【００４３】
イオン注入を終えた後は、レジストパターン１２を剥離する前に、フッ酸などを用いてレジストパターン１２の開口部から露出しているシリコン酸化膜２，９，１０をウェットエッチングする。このとき、シリコン酸化膜２が除去された時点でエッチングを停止する（図８（ａ）〜（ｃ））。その後、不要となったレジストパターン１２を除去することによって図９（ａ）〜（ｃ）の構造が得られる。ここで、図９（ａ）はアライメントマーク部を、図９（ｂ）はメモリセル部を、図９（ｃ）は周辺回路部をそれぞれ示している。これらの図において、レジストパターン１２から露出していたシリコン酸化膜２と、シリコン酸化膜２の膜厚相当分のシリコン酸化膜９，１０が除去されている。
【００４４】
同様にして、周辺回路部のＰＭＯＳ領域やメモリセル領域などにイオン注入を行う際にも、目的とする注入箇所とともにアライメントマーク部にもレジストパターンが形成されないようにする。
【００４５】
そして、イオン注入を終えた後は、レジストパターンを除去する前にウェットエッチングを行い、レジストパターンの開口部から露出しているシリコン酸化膜２，９，１０を除去する。この際、半導体基板１の上に形成されたシリコン酸化膜２が除去された時点でエッチングを停止し、シリコン酸化膜２の膜厚相当分のシリコン酸化膜９，１０をシリコン酸化膜２とともに除去する。このようにすることによって、イオン注入の回数（すなわち、トランジスタの個数。）に相当する回数分のウェットエッチングが、アライメントマーク部に対して行われることになる。
【００４６】
本実施の形態においては、目的とする注入箇所においても、シリコン酸化膜２と、シリコン酸化膜２の膜厚相当分のシリコン酸化膜９，１０とが同時に除去される（例えば、図９（ｃ）参照。）。一方、シリコン酸化膜２の表面とシリコン酸化膜１０の表面との間には、元々高さｈ１の段差１１が形成されている（図６）。したがって、シリコン酸化膜２の膜厚相当分のシリコン酸化膜１０が除去された後も、シリコン酸化膜１０の表面は半導体基板１の表面よりｈ１だけ高くなる。これにより、後工程でシリコン酸化膜１０をエッチング除去する際に溝８の断面形状が逆テーパ状に加工されるのが防止され、トランジスタの電気的特性が低下するのを抑制できる。
【００４７】
尚、シリコン酸化膜１０の表面と半導体基板１の表面との段差は、シリコン酸化膜１０の表面とシリコン酸化膜２の表面との段差と必ずしも同じ高さ（ｈ１）である必要はない。すなわち、シリコン酸化膜１０の表面が半導体基板１の表面と同じであるか、またはシリコン酸化膜１０の表面の方が半導体基板１の表面よりも高ければ、上記と同様の効果を得ることが可能である。
【００４８】
以上のように、イオン注入とウェットエッチングとを繰り返すことによって、アライメントマーク部の溝８に埋め込まれたシリコン酸化膜９，１０が次第にエッチングされて行く結果、アライメントマーク部に所定の深さを有する凹部１７が形成される。図１０（ａ）〜（ｃ）はこの様子を表わしたものであり、（ａ）はアライメントマーク部を、（ｂ）はメモリセル部を、（ｃ）は周辺回路部をそれぞれ示している。
【００４９】
尚、図１０（ａ）に示すように、必ずしもアライメントマーク部のシリコン酸化膜９，１０の全てがエッチングされるとは限らない。しかしながら、凹部１７の深さ（すなわち、シリコン酸化膜９，１０の表面と半導体基板１の表面との間の段差）が５０ｎｍ以上あればアライメントマークを認識するのに十分である。そして、通常形成されるトランジスタの個数から、凹部１７を５０ｎｍ以上の深さで形成することは可能である。
【００５０】
したがって、本実施の形態によれば、従来法におけるようなアライメントマーク部のみをエッチングするためのマスクをフォトリソグラフィ法により形成する工程を不要とすることができる。したがって、半導体装置の製造工程におけるコストおよび工程の削減を図ることが可能となる。
【００５１】
全ての所定の箇所へのイオン注入と、それに続くアライメントマーク部におけるシリコン酸化膜の除去とを終えた後は、ゲート絶縁膜材料１３、ゲート電極材料１４、ハードマスク材料１５およびレジスト膜１６をこの順に積層し、図１１（ａ）〜（ｃ）に示す構造とする。ここで、図１１（ａ）はアライメントマーク部を、図１１（ｂ）はメモリセル部を、図１１（ｃ）は周辺回路部をそれぞれ示している。その後、フォトリソグラフィ法によってレジスト膜１６をパターニングした後、これをマスクとしたハードマスク材料１５のエッチングによってハードマスクを形成する。次に、ハードマスクをマスクとしてゲート電極材料１４およびゲート絶縁膜材料１３をエッチングすることによって、ゲート絶縁膜およびゲート電極を形成することができる。
【００５２】
尚、ハードマスク材料１５を形成した後は、この上に反射防止膜を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００５３】
図１１（ａ）から分かるように、アライメントマーク部に形成される凹部１７の幅方向の長さＬは、式（１）の関係を満たすことが必要である。
【００５４】
Ｌ＞｛（ゲート絶縁膜材料の膜厚）＋（ゲート電極材料の膜厚）
＋（ハードマスク材料の膜厚）｝×２            ・・・（１）
【００５５】
以上述べたように、本実施の形態によれば、イオン注入の際に使用するレジストパターンについて、目的とする注入箇所の他にアライメントマーク部にも開口部を設け、注入後レジストパターンを除去する前に、レジストパターンから露出しているシリコン酸化膜を除去する。これを繰り返して行い、アライメントマーク部のシリコン酸化膜を徐々に除去して行くことによって、最終的に５０ｎｍ以上の段差をアライメントマーク部に形成することが可能である。したがって、アライメントマーク部のみをエッチングするためのフォトリソグラフィ工程が不要となるので、半導体装置の製造工程におけるコストおよび工程の削減を図ることができる。
【００５６】
実施の形態２．
図１２〜図２１を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００５７】
まず、実施の形態１と同様にして、第１導電型の半導体基板２１の上に、第１の絶縁膜としてのシリコン酸化膜２２を形成する。次に、シリコン酸化膜２２の上に、ハードマスクとなるシリコン窒化膜２３を形成する。ここで、半導体基板２１としては、例えばシリコン基板を用いることができる。
【００５８】
次に、フォトリソグラフィ法を用いて半導体基板２１上に活性領域のパターンを形成する。具体的には、まず、シリコン窒化膜２３の上にレジストパターン２４を形成して、図１２（ａ）〜（ｃ）の構造とする。ここで、図１２（ａ）はアライメントマーク部のレジストパターンを、図１２（ｂ）はメモリセル部のレジストパターンを、図１２（ｃ）は周辺回路部のレジストパターンをそれぞれ示す。
【００５９】
図１３は、アライメントマーク部の平面図である。このように、本実施の形態におけるアライメントマークは２つの矩形状のパターンからなり、第１の矩形状のパターン２５の内側に第２の矩形状のパターン２６が形成された構造を有している。図１２（ａ）は、図１３のＢ−Ｂ′線に沿う断面図である。図１３の第１の矩形状のパターン２５および第２の矩形状のパターン２６は、それぞれ図１２（ａ）の溝２８，２７に対応している。
【００６０】
次に、レジストパターン２４をマスクとしてシリコン窒化膜２３のエッチングを行い、ハードマスク（図示せず）を形成する。その後、ハードマスクを用いてシリコン酸化膜２２および半導体基板２１のエッチングを行い、素子形成部およびアライメントマーク部に実質的に同じ深さを有する複数の溝を形成する。本実施の形態においては、図１２（ａ）の溝２７，２８に対応する第１の溝および第２の溝がアライメントマーク部に形成される。
【００６１】
次に、熱酸化法などによって、形成された全ての溝の内壁にシリコン酸化膜２９を形成する。その後、実施の形態１と同様にして、第２の絶縁膜としてのシリコン酸化膜３０を上記の溝の内部に埋め込む。その後、ハードマスクを除去することによって、図１４（ａ）〜（ｃ）に示す構造を得ることができる。ここで、図１４（ａ）はアライメントマーク部を、図１４（ｂ）はメモリセル部を、図１４（ｃ）は周辺回路部をそれぞれ示している。これらの図において、シリコン酸化膜３０とシリコン酸化膜２２との間には、高さｈ２の段差３１が形成されている。この段差３１は、実施の形態１と同様にして形成することができる。例えば、シリコン酸化膜３０を埋め込む工程の後、シリコン酸化膜３０の上面がハードマスクの底面から所定の高さ（１０ｎｍ〜２０ｎｍ）となるまで、シリコン酸化膜３０を選択的にエッチングする。その後、不要となったハードマスクを除去すればよい。
【００６２】
次に、各トランジスタのウェルやトランジスタの閾値を設定するために、半導体基板２１内にチャネルドープを行う。具体的には、フォトリソグラフィ法により形成したレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を所望の領域にイオン注入する。この際、実施の形態１と同様に、アライメントマーク部にもレジストパターンが形成されないようにする。
【００６３】
例えば、図１５（ａ）〜（ｃ）を用いて、周辺回路部のＮＭＯＳ領域にイオン注入を行う場合について説明する。この場合、注入箇所となるＮＭＯＳ領域には、第１のレジストパターンとしてのレジストパターン３２は形成しない（図１５（ｃ））。これに対して、メモリセル部にはイオン注入を行わないのでレジストパターン３２を形成する（図１５（ｂ））。一方、アライメントマーク部は目的とする注入箇所ではないが、本実施の形態においてはアライメントマーク部にもレジストパターン３２が形成されないようにする（図１５（ａ））。
【００６４】
次に、レジストパターン３２をマスクとして不純物をイオン注入する。この際、ＮＭＯＳ領域だけでなくアライメントマーク部にも不純物が注入されるが、これによってトランジスタの特性に影響が及ぶことはないので特に問題はない。
【００６５】
イオン注入を終えた後は、レジストパターン３２を剥離する前に、レジストパターン３２から露出しているシリコン酸化膜２２，３０，２９をウェットエッチングする。ウェットエッチングは、リン酸などを用いて行うことができる。その後、不要となったレジストパターン３２を除去することによって、図１６（ａ）〜（ｃ）に示す構造が得られる。ここで、図１６（ａ）はアライメントマーク部を、図１６（ｂ）はメモリセル部を、図１６（ｃ）は周辺回路部をそれぞれ示す。
【００６６】
上記のウェットエッチングは、半導体基板２１上に形成されたシリコン酸化膜２２が除去された時点で終了するようにする。これにより、アライメントマーク部および周辺回路部のＮＭＯＳ領域において半導体基板２１の表面が露出する。また、このとき、シリコン酸化膜２２とともに、シリコン酸化膜２２の膜厚相当分のシリコン酸化膜２９，３０も除去される。ここで、シリコン酸化膜２２の表面とシリコン酸化膜３０の表面との間には、元々高さｈ２の段差３１（図１４）が形成されている。したがって、シリコン酸化膜２２の膜厚相当分のシリコン酸化膜３０が除去された後も、シリコン酸化膜３０の表面は半導体基板２１の表面よりｈ２だけ高くなる。これにより、後工程でシリコン酸化膜３０をエッチング除去する際に、酸化膜の除去によって形成される溝の断面形状が逆テーパ状に加工されるのを防止して、トランジスタの電気的特性が低下するのを抑制することができる。
【００６７】
尚、シリコン酸化膜３０の表面と半導体基板２１の表面との段差は、シリコン酸化膜３０の表面とシリコン酸化膜２２の表面との段差と必ずしも同じ高さ（ｈ２）である必要はない。すなわち、シリコン酸化膜３０の表面が半導体基板２１の表面と同じであるか、またはシリコン酸化膜３０の表面の方が半導体基板２１の表面よりも高ければ、上記と同様の効果を得ることが可能である。
【００６８】
次に、図１７（ａ）〜（ｃ）に示すように、第２のレジストパターンとしてのレジストパターン３３を用いて、周辺回路部のＰＭＯＳ領域にイオン注入を行う。この場合、目的とする注入箇所（図１７（ｃ）のＰＭＯＳ領域）とともに、アライメントマーク部（図１７（ａ））の第１の溝３９および第２の溝４０によって挟まれた領域にもレジストパターン３３が形成されないようにする。但し、半導体基板２１が露出したＮＭＯＳ領域にはレジストパターン３３を形成する。すなわち、レジストパターン３３は、ＮＭＯＳ領域の半導体基板２１が露出した領域を被覆し、ＰＭＯＳ領域と、アライメントマーク部の第１の溝３９および第２の溝４０によって挟まれた領域とに開口部を有するパターンである。
【００６９】
図１８はアライメントマーク部の平面図であり、図１７（ａ）は図１８のＣ−Ｃ′線に沿う断面図である。図１８に示すように、第１の矩形状のパターン２５と第２の矩形状のパターン２６によって挟まれた領域にはレジストパターン３３は形成されていない。ここで、第１の矩形状のパターン２５は図１７（ａ）の第２の溝４０に対応し、第２の矩形状のパターン２６は図１７（ａ）の第１の溝３９に対応する。
【００７０】
レジストパターン３３をマスクとしてＰＭＯＳ領域（図１７（ｃ））にイオン注入を行った後は、レジストパターン３３を除去する前に、アライメントマーク部（図１７（ａ））に露出している半導体基板２１のウェットエッチングを行う。尚、ＮＭＯＳ領域はレジストパターン３３で被覆されているので、ＮＭＯＳ領域の半導体基板２１がエッチングされることはない。エッチングは、半導体基板２１を選択的にエッチングすることのできる薬液を用いて行う。例えば、半導体基板２１としてシリコン基板を用いた場合には、アンモニア水溶液を薬液とすることができる。これにより、ＰＭＯＳ領域から露出しているシリコン酸化膜２２，２９，３０をエッチングすることなしに、アライメントマーク部から露出している半導体基板２１のみをエッチングして、図１９（ａ）〜（ｃ）に示す構造を得ることができる。ここで、図１９（ａ）はアライメントマーク部を、図１９（ｂ）はメモリセル部を、図１９（ｃ）は周辺回路部をそれぞれ示す。
【００７１】
このようにすることによって、アライメントマーク部に所定の深さを有する凹部（段差）を形成することができる（図１９（ａ））。ここで、凹部の深さｈ３は、アライメントマークを認識するのに十分な５０ｎｍ以上であることが好ましい。
【００７２】
半導体基板２１としてシリコン基板を用い、アンモニア水溶液によってエッチングを行った場合には、アライメント部に形成された溝の底面３４の断面形状は、図１９（ａ）に示すように弧を描いた形状（中央付近で窪んだ凹状）を呈する。一方、シリコン基板のエッチングはドライエッチングによっても行うことができる。この場合、シリコン酸化膜とのエッチング選択比の大きいガスを用いることによって、底面３４を実質的にフラットな形状とすることが可能となる。これにより、一層のアライメント精度の向上を図ることができる。
【００７３】
アライメントマーク部における半導体基板２１のエッチングを終えた後は、不要となったレジストパターン３３を除去する。次に、ゲート絶縁膜材料３５、ゲート電極材料３６、ハードマスク材料３７およびレジスト膜３８をこの順に積層し、図２０（ａ）〜（ｃ）に示す構造とする。ここで、図２０（ａ）はアライメントマーク部を、図２０（ｂ）はメモリセル部を、図２０（ｃ）は周辺回路部をそれぞれ示す。その後、フォトリソグラフィ法によってレジスト膜３８をパターニングした後、これをマスクとしたハードマスク材料３７のエッチングによってハードマスクを形成する。次に、ハードマスクをマスクとしてゲート電極材料３６およびゲート絶縁膜材料３５をエッチングすることによって、ゲート絶縁膜およびゲート電極を形成することができる。
【００７４】
尚、ハードマスク材料３７を形成した後は、この上に反射防止膜を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００７５】
図２１は、シリコン基板をドライエッチングすることによって、図１９（ａ）のアライメントマーク部の底面３４をフラットに形成した後、ゲート絶縁膜材料３５、ゲート電極材料３６、ハードマスク材料３７およびレジスト膜３８をこの順に積層した様子を示した断面図である。図に示すように、第１の溝３９と第２の溝４０によって挟まれた領域の半導体基板の表面２１ａは他の領域の半導体基板の表面２１ｂよりも低く、これによってアライメントマーク部に所定の深さの段差ｔ１が形成されている。
【００７６】
本実施の形態によれば、アライメントマーク部に第１の矩形状のパターンおよび第２の矩形状のパターンを形成した後、イオン注入後に注入領域とアライメントマーク部のシリコン酸化膜を除去して半導体基板を露出させる。その後、次のイオン注入の際に、上記の矩形状のパターンによって挟まれた領域のみから半導体基板が露出するようにし、イオン注入後にこの半導体基板のエッチングを行うことによって、アライメントマーク部に所定の深さを有する凹部を形成することができる。したがって、アライメントマーク部のみをエッチングするためのフォトリソグラフィ工程が不要となるので、半導体装置の製造工程におけるコストおよび工程の削減を図ることができる。尚、アライメントマーク部に凹部を形成した後は、素子形成部の他の所定領域へのイオン注入は従来と同様にして行うことができる。すなわち、注入の際のマスクとなるレジストパターンは、注入対象となる領域にのみ開口部を有するものであればよく、アライメントマーク部にも開口部を有している必要はない。
【００７７】
実施の形態３．
本実施の形態におけるアライメントマーク部のパターンは、実施の形態１で説明した図２と同様である。
【００７８】
図２２〜図２７を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００７９】
まず、第１導電型の半導体基板の上に第１の絶縁膜およびハードマスクを順に形成した後、このハードマスクを用いて第１の絶縁膜および半導体基板をエッチングする。これによって、半導体基板のアライメントマーク部および素子形成部に所定の深さを有する溝を形成する。次に、この溝に第２の絶縁膜を埋め込んだ後、ハードマスクを除去する。例えば、実施の形態１で説明した図１〜図６に示す方法に従って、第１導電型の半導体基板４１上に活性領域のパターンを形成する（図２２（ａ）〜（ｃ））。ここで、図２２（ａ）はアライメントマーク部を、図２２（ｂ）はメモリセル部を、図２２（ｃ）は周辺回路部をそれぞれ示す。また、これらの図において、４２は第１の絶縁膜としてのシリコン酸化膜を示し、４４は第２の絶縁膜としてのシリコン酸化膜を示している。さらに、４３は、アライメントマーク部および素子形成部の溝の内壁に形成されたシリコン酸化膜である。尚、半導体基板４１としては、例えばシリコン基板を用いることができる。
【００８０】
次に、半導体基板４１内にチャネルドープを行う。具体的には、フォトリソグラフィ法により形成したレジストパターンをマスクとして、第１導電型および第２導電型の少なくとも一方の不純物を所望の領域にイオン注入する。この際、実施の形態１と同様に、アライメントマーク部にもレジストパターンが形成されないようにする。
【００８１】
例えば、周辺回路部のＮＭＯＳ領域にイオン注入を行う場合には、図２３（ｃ）に示すようにＮＭＯＳ領域に、第１のレジストパターンとしてのレジストパターン４５が形成されないようにする。これに対して、メモリセル部にはイオン注入を行わないので、図２３（ｂ）に示すようにレジストパターン４５を形成する。一方、アライメントマーク部には、図２３（ａ）に示すようにレジストパターン４５が形成されないようにする。次に、レジストパターン４５をマスクとして、ＮＭＯＳ領域に不純物をイオン注入する。この際、アライメントマーク部にも不純物が注入されるが、これによってトランジスタの特性に影響が及ぶことはないので特に問題はない。
【００８２】
イオン注入を終えた後は、レジストパターン４５から露出しているシリコン酸化膜４２，４３，４４をウェットエッチングする。ウェットエッチングは、例えばフッ酸などを用いて行うことができる。その後、不要となったレジストパターン４５を除去することによって、図２４（ａ）〜（ｃ）に示す構造が得られる。ここで、図２４（ａ）はアライメントマーク部を、図２４（ｂ）はメモリセル部を、図２４（ｃ）は周辺回路部をそれぞれ示している。
【００８３】
上記のウェットエッチングは、半導体基板４１上に形成されたシリコン酸化膜４２が除去された時点で終了するようにする。これにより、アライメントマーク部および周辺回路部のＮＭＯＳ領域において半導体基板４１の表面が露出する。また、このとき、シリコン酸化膜４２とともに、シリコン酸化膜４２の膜厚相当分のシリコン酸化膜４３，４４が除去される。そして、この場合、シリコン酸化膜４４の表面とシリコン酸化膜４２の表面との間に段差を形成しておくことによって、シリコン酸化膜４２を除去した後もシリコン酸化膜４４の表面が半導体基板４１の表面より高くなるようにすることができる。これにより、後工程でシリコン酸化膜４４をエッチング除去する際に、酸化膜の除去によって形成される溝の断面形状が逆テーパ状に加工されるのを防いで、トランジスタの電気的特性が低下するのを抑制することができる。尚、上記の段差は、実施の形態１と同様にして形成することができる。例えば、シリコン酸化膜４４を埋め込む工程の後、シリコン酸化膜４４の上面がハードマスクの底面から所定の高さ（１０ｎｍ〜２０ｎｍ）となるまで、シリコン酸化膜４４を選択的にエッチングする。その後、不要となったハードマスクを除去すればよい。
【００８４】
シリコン酸化膜４４の表面と半導体基板４１の表面との段差は、シリコン酸化膜４４の表面とシリコン酸化膜４２の表面との段差と必ずしも同じ高さである必要はない。シリコン酸化膜４４の表面が半導体基板４１の表面と同じであるか、またはシリコン酸化膜４４の表面の方が半導体基板４１よりも高ければ、上記と同様の効果を得ることが可能である。
【００８５】
次に、図２５（ａ）〜（ｃ）に示すように、第２のレジストパターンとしてのレジストパターン４６を用いて周辺回路部のＰＭＯＳ領域にイオン注入を行う。この場合、目的とする注入箇所とともに、アライメントマーク部にもレジストパターン４６が形成されないようにする。但し、半導体基板４１が露出したＮＭＯＳ領域にはレジストパターン４６を形成する。すなわち、レジストパターン４６は、ＮＭＯＳ領域の半導体基板４１が露出した領域を被覆し、ＰＭＯＳ領域とアライメントマーク部とに開口部を有するパターンである。例えば、ポジ型のレジストを用いる場合には、従来のマスクパターンに加えてアライメントマーク部にも光を透過する開口部が設けられたマスクを作製する。そして、このマスクを介してレジスト膜に光を照射した後、レジスト膜を現像することによって、目的とする注入箇所とアライメントマーク部とにそれぞれ開口部を有するレジストパターンを形成することができる。
【００８６】
レジストパターン４６をマスクとしてＰＭＯＳ領域（図２５（ｃ））にイオン注入を行った後は、レジストパターン４６を除去する前に、アライメントマーク部（図２５（ａ））に露出している半導体基板４１のウェットエッチングを行う。尚、ＮＭＯＳ領域はレジストパターン４６で被覆されているので、ＮＭＯＳ領域の半導体基板４１がエッチングされることはない。エッチングは、半導体基板４１を選択的にエッチングすることのできる薬液を用いて行う。例えば、半導体基板４１としてシリコン基板を用いる場合には、アンモニア水溶液を薬液としてエッチングを行うことができる。これにより、ＰＭＯＳ領域から露出しているシリコン酸化膜４２，４３，４４をエッチングすることなしに、アライメントマーク部から露出している半導体基板４１のみをエッチングすることができる。尚、半導体基板４１としてシリコン基板を用いる場合には、シリコン酸化膜とのエッチング選択比の大きいガスを用いたドライエッチングによって行ってもよい。
【００８７】
このようにして半導体基板４１のエッチングを行うことによって、アライメントマーク部に所定の高さを有する凸部（段差）を形成することができる（図２６）。ここで、凸部の高さ（段差の深さ）ｈ４は、アライメントマークを認識するのに十分な５０ｎｍ以上であることが好ましい。尚、図２６において、凸部はアライメント部に形成された溝に対応する。そして、凸部の周囲の半導体基板４１の表面は、素子形成部における半導体基板４１の表面よりも低くなっている（図２７（ａ）〜（ｃ））。
【００８８】
アライメントマーク部における半導体基板４１のエッチングを終えた後は、不要となったレジストパターン４６を除去する。次に、ゲート絶縁膜材料４７、ゲート電極材料４８、ハードマスク材料４９およびレジスト膜５０をこの順に積層し、図２７（ａ）〜（ｃ）に示す構造とする。ここで、図２７（ａ）はアライメントマーク部を、図２７（ｂ）はメモリセル部を、図２７（ｃ）は周辺回路部をそれぞれ示している。その後、フォトリソグラフィ法によってレジスト膜５０をパターニングした後、これをマスクとしたハードマスク材料４９のエッチングによってハードマスクを形成する。次に、ハードマスクをマスクとしてゲート電極材料４８およびゲート絶縁膜材料４７をエッチングすることによって、ゲート絶縁膜およびゲート電極を形成することができる。
【００８９】
尚、ハードマスク材料４９を形成した後は、この上に反射防止膜を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００９０】
本実施の形態によれば、イオン注入後に注入領域とアライメントマーク部のシリコン酸化膜を除去して半導体基板を露出させる。その後、次のイオン注入の際に、アライメントマーク部からのみ半導体基板が露出するようにし、イオン注入後にこの半導体基板のエッチングを行うことによって、アライメントマーク部に所定の高さの凸部を形成することができる。したがって、アライメントマーク部のみをエッチングするためのマスクやフォトリソグラフィの工程が不要となるので、コストおよび工程の削減を図ることができる。尚、アライメントマーク部に凸部を形成した後は、素子形成部の他の所定領域へのイオン注入は従来と同様にして行うことができる。すなわち、注入の際のマスクとなるレジストパターンは、注入対象となる領域にのみ開口部を有するものであればよく、アライメントマーク部にも開口部を有している必要はない。
【図面の簡単な説明】
【００９１】
【図１】実施の形態１にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図２】実施の形態１にかかる半導体装置のアライメントマーク部の平面図である。
【図３】実施の形態１にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図４】実施の形態１にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図５】実施の形態１にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図６】実施の形態１にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図７】実施の形態１にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図８】実施の形態１にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図９】実施の形態１にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図１０】実施の形態１にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図１１】実施の形態１にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図１２】実施の形態２にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図１３】実施の形態２にかかる半導体装置のアライメントマーク部の平面図である。
【図１４】実施の形態２にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図１５】実施の形態２にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図１６】実施の形態２にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図１７】実施の形態２にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図１８】実施の形態２にかかる半導体装置のアライメントマーク部の平面図である。
【図１９】実施の形態２にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図２０】実施の形態２にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図２１】実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図２２】実施の形態３にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図２３】実施の形態３にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図２４】実施の形態３にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図２５】実施の形態３にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図２６】実施の形態３にかかる半導体装置の製造工程を示す断面図である。
【図２７】実施の形態３にかかる半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図２８】従来の半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図２９】従来の半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図３０】従来の半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図３１】従来の半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図３２】従来の半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図３３】従来の半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図３４】従来の半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図３５】従来の半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図３６】従来の半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【図３７】従来の半導体装置の製造工程を示す断面図であり、（ａ）はアライメントマーク部、（ｂ）はメモリセル部、（ｃ）は周辺回路部を表わす。
【符号の説明】
【００９２】
１，２１，４１，６１  半導体基板
２，９，１０，２２，２９，３０，４２，４３，４４，６２，６７，６８  シリコン酸化膜
３，２３，６３  シリコン窒化膜
４，１２，２４，３２，３３，４５，４６，６４，７０，７１，７２，７３  レジストパターン
５，２５，４５，６５，８５  エクステンション領域
７，６５  シリコン窒化膜パターン
１３，３５，４７，７４  ゲート絶縁膜材料
１４，３６，４８，７５  ゲート電極材料
１５，３７，４９，７６  ハードマスク材料
１６，３８，５０，７７  レジスト膜
１７  凹部
３９  第１の溝
４０  第２の溝
【図１】
2005150251.tif 000003
【図２】
2005150251.tif 000004
【図３】
2005150251.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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