(57)【要約】【課題】プラズマプロセスにおけるプラズマチャージングダメージの抑制を図り得る半導体装置及びその製造方法を提供することにある。【解決手段】ｐ型シリコン基板１上に、ＭＯＳトランジスタと、極性の異なる保護ダイオードＡ及びＢを予め形成する。その後、ｐ型シリコン基板１上に、第１の絶縁膜７、ストッパー膜８、第２の絶縁膜１０を順に成膜し、第２の絶縁膜１０にエッチングによって金属配線の形成用の第１のトレンチ１５ａ、第２トレンチ１５ｂ、第１及び第２のトレンチを接続し、且つ、これらより深さが浅い第３のトレンチを形成する。その後、プラズマプロセスによってバリア膜１３を形成し、その際に発生するチャージング電流を保護ダイオードＡ又はＢのいずれかによって接地電位へと導く。その後、バリア膜１３の上にＣｕ層１４を形成し、第３のトレンチ１５ｃが消滅するまでＣＭＰを行う。【選択図】  図１
2005150396.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ＭＯＳトランジスタ及びダイオードが形成された半導体基板上に、これらを被覆する第１の絶縁膜、及び第２の絶縁膜を順に形成する工程と、（ｂ）前記第２の絶縁膜にエッチングを行って、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線の形成用のトレンチを形成する工程と、（ｃ）前記トレンチの側面及び底面に、タンタルを含むバリア膜をプラズマプロセスによって形成し、更に、前記バリア膜の上に金属膜を形成する工程と、（ｄ）前記金属膜にＣＭＰを行って金属配線を形成する工程とを少なくとも有する半導体装置の製造方法であって、
前記半導体基板上には、極性の異なる２種類のダイオードが形成されており、
前記（ｂ）の工程において、前記ＭＯＳトランジスタのゲート電極に電気的に接続される金属配線の形成用の第１のトレンチと、前記２種類のダイオードの活性領域に電気的に接続される金属配線の形成用の第２のトレンチと、前記第１のトレンチと第２のトレンチとを接続し、且つ、前記第１及び第２のトレンチよりも浅く形成された第３のトレンチとが形成され、
前記（ｄ）の工程において、前記ＣＭＰが、少なくとも前記第３のトレンチが消滅するまで行われることを特徴とする半導体装置の製造方法。
【請求項２】
前記第３のトレンチが、前記第３のトレンチが形成される領域でのエッチング速度を前記第１及び第２のトレンチが形成される領域でのエッチング速度よりも遅くすることによって、前記第１及び第２のトレンチよりも浅く形成されている請求項１記載の半導体装置の製造方法。
【請求項３】
前記第３のトレンチの幅を前記第１及び第２のトレンチの幅よりも狭くすることによって生じるＲＩＥ−Ｌａｇ現象によって、前記第３のトレンチが形成される領域でのエッチング速度が、前記第１及び第２のトレンチが形成される領域でのエッチング速度よりも遅くなっている請求項２記載の半導体装置の製造方法。
【請求項４】
（ａ）ＭＯＳトランジスタ及びダイオードが形成された半導体基板上に、これらを被覆する第１の絶縁膜、及び第２の絶縁膜を順に形成する工程と、（ｂ）前記第２の絶縁膜にエッチングを行って、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線の形成用のトレンチを形成する工程と、（ｃ）前記トレンチの側面及び底面に、タンタルを含むバリア膜をプラズマプロセスによって形成し、更に、前記バリア膜の上に金属膜を形成する工程と、（ｄ）前記金属膜にＣＭＰを行って金属配線を形成する工程とを少なくとも有する半導体装置の製造方法であって、
前記（ｃ）の工程の実行前に、前記トレンチの側面を少なくとも覆う第３の絶縁膜を形成し、前記第３の絶縁膜をエッチバックして、前記トレンチの側面に側壁保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記トレンチの形成が、前記第２の絶縁膜の厚みを前記トレンチの幅で除して得られる値が２よりも小さくなるように行われる請求項４記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に、極性の異なる２種類のダイオードが形成されており、
前記トレンチが、それによって形成される金属配線が前記２種類のダイオードの活性領域に電気的に接続されるように形成される請求項４記載の半導体装置の製造方法。
【請求項７】
前記第３の絶縁膜が、少なくとも酸素を含むシリコン絶縁膜又はシリコン窒化膜である請求項４記載の半導体装置の製造方法。
【請求項８】
（ａ）ＭＯＳトランジスタ及びダイオードが形成された半導体基板上に、これらを被覆する第１の絶縁膜、及び第２の絶縁膜を順に形成する工程と、（ｂ）前記第２の絶縁膜にエッチングを行って、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線の形成用のトレンチを形成する工程と、（ｃ）前記トレンチの側面及び底面に、タンタルを含むバリア膜をプラズマプロセスによって形成し、更に、前記バリア膜の上に金属膜を形成する工程と、（ｄ）前記金属膜にＣＭＰを行って金属配線を形成する工程とを少なくとも有する半導体装置の製造方法であって、
前記半導体基板上には、極性の異なる２種類のダイオードが形成されており、
前記（ｄ）の工程によって、前記ＭＯＳトランジスタのゲート電極に電気的に接続される第１の金属配線と、前記２種類のダイオードの活性領域に電気的に接続される第２の金属配線と、前記第１の金属配線と第２の金属配線とを電気的に接続し、且つ、前記第１及び第２の金属配線の下面よりも高い位置に下面が位置する第３の金属配線とが形成されるように、前記（ｂ）の工程において前記トレンチが形成されており、
前記（ｄ）の工程において、前記ＣＭＰが、少なくとも前記第１の金属配線と第２の金属配線とが電気的に分離されるまで行われることを特徴とする半導体装置の製造方法。
【請求項９】
（ａ）ＭＯＳトランジスタ及びダイオードが形成された半導体基板上に、これらを被覆する第１の絶縁膜、及び第２の絶縁膜を順に形成する工程と、（ｂ）前記第２の絶縁膜にエッチングを行って、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線の形成用のトレンチを形成する工程と、（ｃ）前記トレンチの側面及び底面に、タンタルを含むバリア膜をプラズマプロセスによって形成し、更に、前記バリア膜の上に金属膜を形成する工程と、（ｄ）前記金属膜にＣＭＰを行って金属配線を形成する工程とを少なくとも有する半導体装置の製造方法であって、
前記（ｂ）の工程の実行前に、前記トレンチの側面が前記半導体基板の厚み方向を基準にして５度〜２０度の範囲で傾斜するように、前記トレンチの形成のためのエッチングパターンを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体基板上に、極性の異なる２種類のダイオードが形成されており、
前記トレンチが、それによって形成される金属配線が前記２種類のダイオードの活性領域に電気的に接続されるように形成される請求項９記載の半導体装置の製造方法。
【請求項１１】
ＭＯＳトランジスタ及びダイオードが形成された半導体基板と、前記ＭＯＳトランジスタ及び前記ダイオードを被覆する第１の絶縁膜と、前記第１の絶縁膜の上層に形成された第２の絶縁膜と、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線とを少なくとも有する半導体装置であって、
前記金属配線は、前記第２の絶縁膜に形成されたトレンチに埋め込まれ、且つ、タンタルを含む層を少なくとも有する多層構造を備えており、
前記トレンチの側面には、前記金属配線側の面が曲面で形成された側壁保護膜が設けられていることを特徴とする半導体装置。
【請求項１２】
前記第２の絶縁膜の厚みを前記トレンチの幅で除して得られる値が２よりも小さくなるように、前記トレンチの幅の大きさが設定されている請求項１１記載の半導体装置。
【請求項１３】
前記半導体基板上に、極性の異なる２種類のダイオードが形成されており、
前記金属配線が、前記２種類のダイオードの活性領域に電気的に接続されている請求項１１記載の半導体装置。
【請求項１４】
ＭＯＳトランジスタ及びダイオードが形成された半導体基板と、前記ＭＯＳトランジスタ及び前記ダイオードを被覆する第１の絶縁膜と、前記第１の絶縁膜の上層に形成された第２の絶縁膜と、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線とを少なくとも有する半導体装置であって、
前記金属配線は、前記第２の絶縁膜に形成されたトレンチに埋め込まれ、且つ、タンタルを含む層を少なくとも有する多層構造を備えており、
前記トレンチの側面は、前記半導体基板の厚み方向を基準にして５度〜２０度の範囲で傾斜していることを特徴とする半導体装置。
【請求項１５】
前記半導体基板上に、極性の異なる２種類のダイオードが形成されており、
前記金属配線が、前記２種類のダイオードの活性領域に電気的に接続されている請求項１４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ処理を用いた半導体装置の製造方法及びそれによって製造された半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路によって構成された半導体装置においては、高集積化が大きく進展している。特に、ＭＩＳ（ Metal Insulated semiconductor ）型の半導体装置においては、高集積化に対応するため、トランジスタ等の素子の微細化、高性能化が図られており、更なる微細化、高性能化も求められている。
【０００３】
また、このような半導体装置の配線形成工程においては、プラズマＣＶＤやプラズマエッチングに代表されるプラズマプロセスの利用が増加している。更に、プラズマプロセスは、エッチング時だけでなく、成膜時にも多用されており、この点からもプラズマプロセスの利用は年々増加傾向にある。これは、半導体装置の配線の形成工程においては、不純物の拡散の点や金属配線材料の耐熱性の点から熱処理量に制約があり、プラズマプロセスによれば熱処理量を小さくできるからである。
【０００４】
しかしながら、プラズマプロセスの利用増大に伴い、プラズマプロセスによるデバイス損傷が顕在化してきている。これを主に「プラズマチャージングダメージ」と呼び、近年大きくクローズアップされている（例えば、非特許文献１を参照）。
【０００５】
このようなプラズマチャージングダメージを受けた半導体装置においては、デバイス特性が劣化するため、不良品となる。プラズマチャージングダメージの問題においては、特に、ゲート絶縁膜における信頼性の劣化が重大な問題となっている。
【０００６】
例えば、近年においては、高性能化を図るため銅（Ｃｕ）配線が導入される場合がある。この場合、Ｃｕ配線の形成にはダマシン法が利用される。ダマシン法を利用したＣｕ配線の形成工程においては、Ｃｕ層と層間絶縁膜（又は配線間絶縁膜）との間に、これらの密着性の向上を図るため、導電性のバリア膜（Ｔａ／ＴａＮ膜）が形成される。
【０００７】
しかしながら、バリア膜の成膜はプラズマプロセスによって行われており、又バリア膜はゲート絶縁膜と電気的に接続されているため、バリア膜の形成時にはプラズマチャージングダメージが発生し易いと考えられる（例えば、非特許文献２を参照）。また、この場合、バリア膜の下層にあるゲート絶縁膜は簡単に破壊されてしまう。
【０００８】
このような問題を解決するため、従来から、予め半導体基板上に保護ダイオードを設け、これによってプラズマチャージングダメージを抑制する配線形成方法が提案されている（例えば特許文献１参照）。この方法によれば、プラズマチャージングダメージを生じさせるチャージング電流は保護ダイオードを介して設置電位に逃がされるため、チャージング電流がゲート絶縁膜に印加されるのが抑制され、ゲート絶縁膜の破壊が回避される。
【０００９】
ここで、ダマシン法を利用した配線形成方法を例にとり、図１２及び図１３を用いて保護ダイオードによってプラズマチャージングを防止する配線形成方法について説明する。図１２及び図１３は、従来のダマシン構造の形成工程を示す断面図である。また、図１２（ａ）〜図１２（ｃ）は一連の主な工程を示し、図１３（ｄ）〜図１３（ｅ）は、図１２に示す工程から続く一連の主な工程を示している。図１３（ｅ）は、本発明の実施の形態１における半導体装置も示している。
【００１０】
先ず、図１２（ａ）に示すように、ｎチャンネルＭＯＳトランジスタと保護ダイオードとが形成されたｐ型シリコン基板１０１の上に、層間絶縁膜１０７（４００ｎｍ）、シリコン窒化膜（４０ｎｍ）１０９及び配線間絶縁膜（２００ｎｍ）１１０を順に成膜した後、これらをエッチングして金属配線のためのトレンチ１１５を形成する。なお、トレンチ１１５の形状は直方体状である。シリコン窒化膜１０９は、トレンチ１１５をエッチングする際のストッパーとして機能している。
【００１１】
図１２及び図１３の例において、ｎチャンネルＭＯＳトランジスタ及び保護ダイオードは、素子分離１０２によって分離されている。ｎチャンネルＭＯＳトランジスタは、ｐ型シリコン基板１０１の内部に形成されたｐウェル１０３と、ゲート絶縁膜（ＮＯ／Ｏ2酸窒化膜：膜厚２．２ｎｍ）１０６と、ゲート電極１０８と、ｐ型シリコン基板１０１の表層部分に設けられたソース（ｎ＋）領域１０４ａ及びドレイン（ｎ＋）領域１０４ｂと、シリコン酸化膜で形成されたサイドウォール１１２とによって構成されている。
【００１２】
また、保護ダイオードは、ｐ型シリコン基板１０１の内部に形成されたｐウェル１０３と、ｐ型シリコン基板１０１の表層部分に設けられたｎ型拡散層１０５によって構成されている。また、図１２及び図１３において、１１１ａ及び１１１ｂはタングステン（Ｗ）のプラグ電極である。プラグ電極１１１ａはゲート電極１０８に接続されており、プラグ電極１１１ｂはｎ型拡散層１０５に接続されている。
【００１３】
次に、図１２（ｂ）及び（ｃ）に示すように、プラズマプロセスによって、トレンチ１１５と配線間絶縁膜１１０とが被覆されるように、バリア膜(２０ｎｍ)１１３を形成する。図１２及び図１３の例において、バリア膜１１３はＴａ／ＴａＮ膜であり、プラズマプロセス時の放電電力は１.５ｋＷ、放電時間は２０秒に設定されている。
【００１４】
また、このとき、図１２（ｂ）及び（ｃ）から分かるように、トレンチ１１５によって配線間絶縁膜１１０に段差部分１１６が形成されており、段差部分１１６におけるバリア膜１１３のカバレッジの状態は悪いため、バリア膜１１３は、先ず、配線間絶縁膜１１０の上面とトレンチ１１５の底面とに形成される。
【００１５】
このとき、保護ダイオードが形成されていなければ、ゲート電極１０８に電気的に接続されたバリア膜１１３（トレンチ１１５の底面のバリア膜）は他のバリア膜と電気的に分離されているため、チャージング電流は矢印で示すようにゲート電極１０８へと流れて、ゲート絶縁膜１０６を破壊するが、図１２の例では、保護ダイオードが設けられているため、チャージング電流は保護ダイオードを介して設置電位に逃がされる。この結果、ゲート絶縁膜１０６の破壊が回避されることになる。
【００１６】
しかしながら、図１に示すようにシリコン基板１０１に形成されたトランジスタがｎチャンネルＭＯＳトランジスタである場合は、それに接続される保護ダイオードを構成する拡散層１０５はｎ型となる。よって、保護ダイオードの整流方向がｎ＋／ｐの方向であることから、図１２（ｂ）に示すようにゲート電極１０８に正の電荷が帯電すると、保護ダイオードは機能しなくなり、チャージング電流はゲート絶縁膜１０６へと流れてしまう（例えば、非特許文献３を参照）。
【００１７】
この場合、ゲート絶縁膜１０６が破壊された状態で、図１３（ｄ）に示すようにＣｕ層(５００ｎｍ)１１４が形成され、更に、図１３（ｅ）に示すようにＣＭＰによるＣｕ配線の形成が行われて、最終的に半導体装置が完成するが、半導体装置はゲート絶縁膜１０６の破壊により、不良品となっている。
【特許文献１】特開平１０−１７３１５７号公報
【非特許文献１】Ｈ．シンら（H.Shin et al.）、「プラズマプロセスによる酸化膜・界面劣化の膜厚依存性(Thickness dependence and other effects on oxide and interface damage by plasma processing)」、（発行国：米国）、アイトリプルイー(IEEE)、ｐ．２７２、１９９３年
【非特許文献２】Ｇ．ファンデンボッシュら（G. Van den bosch et al.）、「Ｃｕシングルおよびデュアルダマシン、酸化膜、ｌａｗ−ｋ膜におけるプラズマダメージについて（Plasma charging damage issues in copper single and dual damascene, oxideand low-k dielectric interconnects）」、（発行国：米国）、アメリカンバキュームソサイエティ（ＡＶＳ）、ｐ．８、２００１年
【非特許文献３】クリシュナンら（S. Krishnan et al.）、「ＭＯＳＦＥＴのアンテナ戦略（Antenna Protection Strategy for Ultra-thin gate MOSFETs）」、（発行国：米国）、アイトリプルイー（ＩＥＥＥ）、ｐ．３０２、１９９８年
【発明の開示】
【発明が解決しようとする課題】
【００１８】
このように、上記図１２に示す従来のダマシン法を利用した配線形成方法においては、チャージング電流の方向と保護ダイオードの整流方向とが一致する場合にしかチャージングダメージの回避は図れず、ゲート絶縁膜が破壊される可能性が極めて高いと考えられる。
【００１９】
本発明の目的は、上記問題を解決し、プラズマプロセスにおけるプラズマチャージングダメージの抑制を図り得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するために本発明にかかる第１の半導体装置の製造方法は、（ａ）ＭＯＳトランジスタ及びダイオードが形成された半導体基板上に、これらを被覆する第１の絶縁膜、及び第２の絶縁膜を順に形成する工程と、（ｂ）前記第２の絶縁膜にエッチングを行って、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線の形成用のトレンチを形成する工程と、（ｃ）前記トレンチの側面及び底面に、タンタルを含むバリア膜をプラズマプロセスによって形成し、更に、前記バリア膜の上に金属膜を形成する工程と、（ｄ）前記金属膜にＣＭＰを行って金属配線を形成する工程とを少なくとも有する半導体装置の製造方法であって、前記半導体基板上には、極性の異なる２種類のダイオードが形成されており、前記（ｂ）の工程において、前記ＭＯＳトランジスタのゲート電極に電気的に接続される金属配線の形成用の第１のトレンチと、前記２種類のダイオードの活性領域に電気的に接続される金属配線の形成用の第２のトレンチと、前記第１のトレンチと第２のトレンチとを接続し、且つ、前記第１及び第２のトレンチよりも浅く形成された第３のトレンチとが形成され、前記（ｄ）の工程において、前記ＣＭＰが、少なくとも前記第３のトレンチが消滅するまで行われることを特徴とする。
【００２１】
上記目的を達成するために本発明にかかる第２の半導体装置の製造方法は、（ａ）ＭＯＳトランジスタ及びダイオードが形成された半導体基板上に、これらを被覆する第１の絶縁膜、及び第２の絶縁膜を順に形成する工程と、（ｂ）前記第２の絶縁膜にエッチングを行って、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線の形成用のトレンチを形成する工程と、（ｃ）前記トレンチの側面及び底面に、タンタルを含むバリア膜をプラズマプロセスによって形成し、更に、前記バリア膜の上に金属膜を形成する工程と、（ｄ）前記金属膜にＣＭＰを行って金属配線を形成する工程とを少なくとも有する半導体装置の製造方法であって、前記（ｃ）の工程の実行前に、前記トレンチの側面を少なくとも覆う第３の絶縁膜を形成し、前記第３の絶縁膜をエッチングして、前記トレンチの側面に側壁保護膜を形成する工程を有することを特徴とする。
【００２２】
上記目的を達成するために本発明にかかる第３の半導体装置の製造方法は、（ａ）ＭＯＳトランジスタ及びダイオードが形成された半導体基板上に、これらを被覆する第１の絶縁膜、及び第２の絶縁膜を順に形成する工程と、（ｂ）前記第２の絶縁膜にエッチングを行って、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線の形成用のトレンチを形成する工程と、（ｃ）前記トレンチの側面及び底面に、タンタルを含むバリア膜をプラズマプロセスによって形成し、更に、前記バリア膜の上に金属膜を形成する工程と、（ｄ）前記金属膜にＣＭＰを行って金属配線を形成する工程とを少なくとも有する半導体装置の製造方法であって、前記半導体基板上には、極性の異なる２種類のダイオードが形成されており、前記（ｄ）の工程によって、前記ＭＯＳトランジスタのゲート電極に電気的に接続される第１の金属配線と、前記２種類のダイオードの活性領域に電気的に接続される第２の金属配線と、前記第１の金属配線と第２の金属配線とを電気的に接続し、且つ、前記第１及び第２の金属配線の下面よりも高い位置に下面が位置する第３の金属配線とが形成されるように、前記（ｂ）の工程において前記トレンチが形成されており、前記（ｄ）の工程において、前記ＣＭＰが、少なくとも前記第１の金属配線と第２の金属配線とが電気的に分離されるまで行われることを特徴とする。
【００２３】
上記目的を達成するために本発明にかかる第４の半導体装置の製造方法は、（ａ）ＭＯＳトランジスタ及びダイオードが形成された半導体基板上に、これらを被覆する第１の絶縁膜、及び第２の絶縁膜を順に形成する工程と、（ｂ）前記第２の絶縁膜にエッチングを行って、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線の形成用のトレンチを形成する工程と、（ｃ）前記トレンチの側面及び底面に、タンタルを含むバリア膜をプラズマプロセスによって形成し、更に、前記バリア膜の上に金属膜を形成する工程と、（ｄ）前記金属膜にＣＭＰを行って金属配線を形成する工程とを少なくとも有する半導体装置の製造方法であって、前記（ｂ）の工程の実行前に、前記トレンチの側面が前記半導体基板の厚み方向を基準にして５度〜２０度の範囲で傾斜するように、前記トレンチの形成のためのエッチングパターンを形成する工程を有することを特徴とする。
【００２４】
また、上記目的を達成するため本発明にかかる第１の半導体装置は、ＭＯＳトランジスタ及びダイオードが形成された半導体基板と、前記ＭＯＳトランジスタ及び前記ダイオードを被覆する第１の絶縁膜と、前記第１の絶縁膜の上層に形成された第２の絶縁膜と、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線とを少なくとも有する半導体装置であって、前記金属配線は、前記第２の絶縁膜に形成されたトレンチに埋め込まれ、且つ、タンタルを含む層を少なくとも有する多層構造を備えており、前記トレンチの側面には、前記金属配線側の面が曲面で形成された側壁保護膜が設けられていることを特徴とする。
【００２５】
上記目的を達成するため本発明にかかる第２の半導体装置は、ＭＯＳトランジスタ及びダイオードが形成された半導体基板と、前記ＭＯＳトランジスタ及び前記ダイオードを被覆する第１の絶縁膜と、前記第１の絶縁膜の上層に形成された第２の絶縁膜と、前記ＭＯＳトランジスタ及び前記ダイオードに電気的に接続される金属配線とを少なくとも有する半導体装置であって、前記金属配線は、前記第２の絶縁膜に形成されたトレンチに埋め込まれ、且つ、タンタルを含む層を少なくとも有する多層構造を備えており、前記トレンチの側面は、前記半導体基板の厚み方向を基準にして５度〜２０度の範囲で傾斜していることを特徴とする。
【発明の効果】
【００２６】
以上の特徴により、本発明における半導体装置の製造方法及び半導体装置によれば、配線形成工程においてプラズマによって生じたチャージング電流がゲート絶縁膜に印加されるのを抑制できるため、プラズマチャージングダメージの抑制を図ることができる。このため、半導体装置における不良率の低減及び信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００２７】
上記本発明の第１の半導体装置の製造方法においては、前記第３のトレンチが、前記第３のトレンチが形成される領域でのエッチング速度を前記第１及び第２のトレンチが形成される領域でのエッチング速度よりも遅くすることによって、前記第１及び第２のトレンチよりも浅く形成されているのが好ましい。
【００２８】
また、前記第３のトレンチの幅を前記第１及び第２のトレンチの幅よりも狭くすることによって生じるＲＩＥ−Ｌａｇ現象によって、前記第３のトレンチが形成される領域でのエッチング速度が、前記第１及び第２のトレンチが形成される領域でのエッチング速度よりも遅くなっているのが好ましい。
【００２９】
上記本発明の第２の半導体装置の製造方法及び第１の半導体装置においては、前記トレンチの形成が、前記第２の絶縁膜の厚みを前記トレンチの幅で除して得られる値が２よりも小さくなるように行われるのが好ましい。更に、前記第３の前記絶縁膜が、少なくとも酸素を含むシリコン絶縁膜又はシリコン窒化膜であるのが好ましい。
【００３０】
更に、上記本発明の第３の半導体装置の製造方法及び第２の半導体装置の製造方法及び半導体装置においては、前記半導体基板上に、極性の異なる２種類のダイオードが形成されており、前記金属配線が前記２種類のダイオードの活性領域に電気的に接続されている態様とすることもできる。
【００３１】
以下、本発明の半導体装置の製造方法及び半導体装置について図面を用いて説明する。なお、本発明の半導体装置の製造方法及び半導体装置は、以下の実施の形態に何等限定されるものではなく、要旨を逸脱しない範囲においては種々の態様で実施し得る。
【００３２】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体装置の製造方法及び半導体装置について、図１〜図６を参照しながら説明する。図１及び図２は、本発明の実施の形態１における半導体装置の製造方法を示す部分断面図である。また、図１（ａ）〜図１（ｃ）は一連の主な工程を示し、図２（ｄ）〜図２（ｆ）は、図１に示す工程から続く一連の主な工程を示している。なお、図２（ｆ）は、本発明の実施の形態１における半導体装置も示している。図３は、図１（ａ）に示す工程で形成されたトレンチを示す斜視図である。
【００３３】
先ず、図１（ａ）に示すように、ｎチャンネルＭＯＳトランジスタと２つの保護ダイオードＡ及びＢとが形成されたｐ型シリコン基板１の上に、これらを被覆する第１の絶縁膜７、ストッパー膜９、及び第２の絶縁膜１０を順に成膜する。更に、第２の絶縁膜１０をエッチングして金属配線の形成用のトレンチ１５を形成する。また、図１（ａ）においては、トレンチ１５の底面にはストッパー膜９が露出しているが、図１（ｂ）に示す工程の前にストッパー膜９はエッチングによって除去される。
【００３４】
図１及び図２において、ｎチャンネルＭＯＳトランジスタ、保護ダイオードＡ及びＢは、それぞれ素子分離２によって分離されている。ｎチャンネルＭＯＳトランジスタは、ｐ型シリコン基板１の内部に形成されたｐウェル３と、ゲート絶縁膜（ＮＯ／Ｏ2酸窒化膜：膜厚２．２ｎｍ）６と、ｎ＋ｐｏｌｙＳｉで形成されたゲート電極８と、ｐ型シリコン基板１の表層部分に設けられたソース（ｎ＋）領域４ａ及びドレイン（ｎ＋）領域４ｂと、シリコン酸化膜をエッチバックして形成されたサイドウォール（側壁保護膜）１２とによって構成されている。
【００３５】
保護ダイオードＡは、ｐ型シリコン基板１の内部に形成されたｐウェル３と、ｐ型シリコン基板１の表層部分に設けられたｎ型拡散層５によって構成されている。一方、保護ダイオードＢは、ｐウェル３と素子分離を隔てて形成されたｎウェル２１と、ｎウェル２１が設けられた部分の表層近くに設けられたｐ＋型拡散層２２によって構成されており、保護ダイオードＡとＢとは極性（整流方向）が互いに異なっている。
【００３６】
図１及び２において、１１ａ〜１１ｃはタングステン（Ｗ）のプラグ電極である。プラグ電極１１ａの一端はゲート電極８に接続され、他端は第１の絶縁膜７の上面に露出している。プラグ電極１１ｂの一端は保護ダイオードＡのｎ型拡散層５に接続され、他端は第１の絶縁膜７の上面に露出している。プラグ電極１１ｃの一端は保護ダイオードＢのｐ＋型拡散層２２に接続され、他端は第１の絶縁膜７の上面に露出している。
【００３７】
図１及び図２において、第１の絶縁膜７は厚みが４００ｎｍの層間絶縁膜であり、第２の絶縁膜１０は厚みが２００ｎｍの配線間絶縁膜である。ストッパー膜９は、厚みが４０ｎｍのシリコン窒化膜であり、トレンチ１５をエッチングする際のストッパーとして機能している。
【００３８】
また、図３に示すように、図１（ａ）において形成されたトレンチ１５は、第１のトレンチ１５ａと、第２のトレンチ１５ｂと、第３のトレンチ１５ｃとを有している。第１のトレンチ１５ａはプラグ電極１１ａの直上に位置しており、第１のトレンチ１５ａによって形成される金属配線はｎチャンネルＭＯＳトランジスタのゲート電極に電気的に接続されることになる。
【００３９】
また、第２のトレンチ１５ｂはプラグ電極１１ｂ及び１１ｃの両方の直上に位置しており、第２のトレンチ１５ｂによって形成される金属配線は、極性の異なる保護ダイオードＡ及びＢの活性領域に電気的に接続される。
【００４０】
更に、第３のトレンチ１５ｃは、第１のトレンチ１５ａと第２のトレンチ１５ｂとを接続するように形成されおり、第３のトレンチ１５ｃによって形成される金属配線は、第１のトレンチによって形成される金属配線と第２のトレンチによって形成される金属配線とを電気的に接続することになる。
【００４１】
また、図３に示すように、第３のトレンチ１５ｃの幅Ｗ３は、第１のトレンチ１５ａの幅Ｗ１及び第２のトレンチ１５ｂの幅Ｗ２よりも狭くなっている。このため、エッチングによって生じるＲＩＥ−Ｌａｇ現象によって、第３のトレンチ１５ｃが形成される領域でのエッチング速度は、第１のトレンチ１５ａ及び第２のトレンチ１５ｂが形成される領域でのエッチング速度よりも遅くなる。
【００４２】
ここで、ＲＩＥ−ｌａｇ現象について図４を用いて説明する。図４は、エッチング幅と配線形成用のトレンチの幅との関係を示す図である。図４に示すように、トレンチ幅が０.１２μｍ以下になると急激にエッチング速度が低下する。また、トレンチ幅が０.１０μｍの場合においては、０.１２μｍの場合と比較して、エッチング速度は６０％程度にまで低下する。この結果、図１（ａ）及び図３に示すように、第３のトレンチ１５ｃの深さｘは、第１のトレンチ１５ａ及び第２のトレンチ１５ｂの深さｙよりも浅くなる。
【００４３】
次いで、ストッパー膜９が除去されて、層間絶縁膜７及びプラグ電極１１ａ〜１１ｃの一端が露出すると、図１（ｂ）及び（ｃ）に示すように、導電性のバリア膜１３が成膜される。バリア膜１３は、この後に形成されるＣｕ層１４と層間絶縁膜７との密着性を向上させるために形成されており、Ｔａ/ＴａＮ膜といったタンタル（Ｔａ）を含む膜である。
【００４４】
また、バリア膜１３は、従来技術において図１２（ｂ）及び（ｃ）に示した工程と同様に、プラズマプロセスによって成膜されている。更に、図１（ｂ）に示す例においても、段差部分１６におけるバリア膜１３のカバレッジの状態は悪いため、バリア膜１３は、先ず、第２の絶縁膜１０の上面とトレンチ１５の底面（プラグ電極１１ａ〜１１ｃが露出している第１の絶縁膜の上面）とに形成される。
【００４５】
なお、第１のトレンチ１５ａ及び第２のトレンチ１５ｂと第３のトレンチ１５ｃとの間の段差部分１７は、段差部分１６に比べて小さいため、段差部分１７にはトレンチ１５の底面と同様にバリア膜１３が成膜される。この場合、保護ダイオードＡ及びＢは、ｎチャンネルＭＯＳトランジスタとは電気的に接続されている。
【００４６】
このため、本実施の形態１においても、従来技術において図１２に示した例と同様に、プラズマによるチャージング電流は、トレンチ１５の底面に成膜されたバリア膜１３へと向かうことになる。但し、本実施の形態１においては、従来例と異なり、同一のトレンチの下には、極性の異なる保護ダイオードＡ及びＢが設けられている。
【００４７】
従って、ゲート電極８に正の電荷が帯電した場合は、チャージング電流は保護ダイオードＢ（ｐ＋型拡散層２２）へと流れ、ゲート電極８に負の電荷が帯電した場合は、チャージング電流は保護ダイオードＡ（ｎ型拡散層５）へと流れる。つまり、本実施の形態１によれば、従来技術において図１２に示した例と異なり、どちらの方向のチャージング電流であっても保護ダイオードへと流れ、ゲート絶縁膜６へとは流れないため、ゲート絶縁膜６の破壊による半導体装置の特性劣化を低減することができる。
【００４８】
その後、図１（ｄ）に示すように、金属配線を形成するためのＣｕ層１４が電界メッキによって形成される。更に、図１（ｅ）に示すように、ＣＭＰが実施される。また、ＣＭＰは、図１（ｆ）に示すように、第３のトレンチ１５ｃが消滅するまで行われる。
【００４９】
この結果、第１のトレンチ１５ａに金属配線１８ａが形成され、第２のトレンチ１５ｂに金属配線１８ｂが形成され、図１（ｆ）に示す本実施の形態１における半導体装置が得られる。なお、本実施の形態１においては、金属配線１８ａ及び１８ｂの上層に、更に配線間絶縁膜や金属配線を設けて多層配線とすることもできる。
【００５０】
また、図１（ｆ）から分るように、本実施の形態１における半導体装置においては、保護ダイオードＡ及びＢに電気的に接続されている金属配線１８ａと、ｎチャンネルＭＯＳトランジスタに接続されている金属配線１８ｂとは、第３のトレンチ１５ｃの消滅によって、その底面に形成されたバリア膜１３が除去されるため、電気的に分離される。
【００５１】
つまり、本実施の形態１によれば、従来技術において図１３（ｅ）に示した例と異なり、完成後の半導体装置において、保護ダイオードとトランジスタとを電気的に分離できる。このため、半導体装置の動作に保護ダイオードが影響を与えるのを阻止することができる。
【００５２】
ここで、図５を用いて、本実施の形態１における半導体装置と図１３（ｅ）に示した従来例の半導体装置とを比較する。図５は、実施の形態１における半導体装置と従来の半導体装置との電気特性評価を示すグラフである。具体的には、図５は、ｎチャンネルＭＯＳトランジスタアレー（チャンネル幅Ｗ／チャンネル長Ｌ＝１／０．１×０．０１Ｋ）におけるゲートリーク電流値の測定結果を示している。また、図５に示す結果は、面内７８チップのウエハから得られている。
【００５３】
図５において横軸は、１．２Ｖのゲート電圧を印加した時のゲート電流密度［Ａ／ｃｍ2］を示している。縦軸は、ガウス分布を仮定した場合の累積不良確率を示している。
【００５４】
図５から分かるように、実施の形態１における半導体装置に比べて、従来の半導体装置においては、ゲートリーク電流値が増加している。このことは、従来の半導体装置では、実施の形態１における半導体装置よりも、プラズマチャージングダメージによってデバイス特性が劣化していることを示している。つまり、図５は、本実施の形態１によれば、従来に比べてプラズマチャージングダメージが低減できることを示唆している。
【００５５】
なお、図１及び図２に示した例においては、Ｃｕ層１４と層間絶縁膜７との間にバリア膜１３が形成されているが、バリア膜１３が形成されない場合もある。バリア膜１３が形成されない例について図６を用いて説明する。図６は、本発明の実施の形態１における半導体装置の製造方法の他の例を示す部分断面図であり、図６（ａ）〜図６（ｃ）は一連の主な工程を示している。
【００５６】
図６（ａ）に示す工程は、図１（ａ）に示す工程と同様の工程である。図６（ａ）の例においても、第２の絶縁膜１０にトレンチ１５が形成される（図３参照）。図６（ａ）に示す工程の後、図６（ｂ）に示すように、電界メッキによってＣｕ層１４が形成される。
【００５７】
その後、図６（ｃ）に示すように、図１（ｄ）及び（ｆ）に示した工程と同様に、第３のトレンチ１５ｃが消滅するまでＣＭＰが行われ、金属配線１８ａ及び１８ｂが形成される。このように、図６の例では、図１に示した例のように、プラズマプロセスは実施されないため、プラズマチャージングダメージによってゲート絶縁膜６が破壊されることはない。
【００５８】
ところが、ＣＭＰ工程においては、ＣＭＰ研磨パッドを高速で回転させるため、ＣＭＰ研磨パッドとＣｕ層１４との間に電荷が帯電する。また、帯電した電荷が大きくなると、この場合も、プラズマプロセスの場合と同様に、チャージング電流が流れてしまい、ゲート絶縁膜６が破壊されてしまう可能性がある。つまり、図６の例では、プラズマによるチャージング電流の発生はないが、帯電によってチャージング電流が発生する可能性がある。
【００５９】
しかしながら、図６の例においても、極性の異なる保護ダイオードＡ及びＢが設けられており、又ｎチャンネルＭＯＳトランジスタはＣｕ層１４によって保護ダイオードＡ及びＢに接続されている。
【００６０】
このため、帯電によるチャージング電流も、図１に示したプラズマプロセスによるチャージング電流と同様に、保護ダイオードＡ又はＢのいずれかの拡散層へと流れることになる。よって、図６の例においては、帯電によるチャージング電流によってゲート絶縁膜６が破壊されるのが抑制される。なお、このことは、図１及び図２に示す例においても同様である。
【００６１】
なお、本実施の形態１においては、保護ダイオード及びトランジスタと金属配線との接続は、タングステンで形成されたプラグ電極１１ａ〜１１ｃを用いているが、本発明はこの態様に限定されるものではない。本発明においては、プラグ電極１１ａ〜１１ｃを設ける代わりに、デュアルダマシン構造を採用することができ、この場合も同様の効果を得ることができる。
【００６２】
（実施の形態２）
次に、本発明の実施の形態２にかかる半導体装置の製造方法及び半導体装置について、図７及び図８を参照しながら説明する。図７は、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図であり、図７（ａ）〜図７（ｄ）は一連の主な工程を示している。なお、図７（ｄ）は、本発明の実施の形態２における半導体装置も示している。また、図７において、図１及び図２においても示したものと同じものには、同一の符号を付している。
【００６３】
先ず、図７（ａ）に示すように、ｎチャンネルＭＯＳトランジスタと保護ダイオードＡとが形成されたｐ型シリコン基板１の上に、これらを被覆する第１の絶縁膜７、ストッパー膜９、及び第２の絶縁膜１０を順に成膜する。更に、第２の絶縁膜１０をエッチングして金属配線の形成用のトレンチ３２を形成する。
【００６４】
図７（ａ）に示す工程は、トレンチ３２の底面におけるストッパー膜９が、この工程においてエッチングによって除去されない以外は、従来技術において図１２（ａ）に示した工程と同様に行われている。図７（ａ）において、トレンチ３２の形状は直方体状である。
【００６５】
また、本実施の形態２において、トレンチ３２の幅は、これによって第２の絶縁膜１０の膜厚を除して得られる値（第２の絶縁膜１０の膜厚／トレンチ３２の幅）が２よりも小さくなるように設定されている。これは上記の得られる値が２以上となると、後述するＣｕ層１４の埋め込みが困難になるからである。
【００６６】
次に、従来例と異なり、本実施の形態２においては、図７（ｂ）に示すように、トレンチ３２の側面にも、ゲート電極８の側面に設けられたサイドウォール１２と同様のサイドウォール（側壁保護膜）３１を形成する。具体的には、先ず、トレンチ３２の内部に、第３の絶縁膜（図示せず）を成膜する。次いで、これをエッチングバックしてサイドウォール３１を形成する。
【００６７】
なお、第３の絶縁膜のエッチングは、ストッパー膜９が露出するまで行われている。また、図７の例において、サイドウォールを形成する第３の絶縁膜としては、シリコン酸化膜に代表される少なくとも酸素を含むシリコン絶縁膜が用いられているが、本実施の形態３においてはこれに限定されず、その他シリコン窒化膜等も挙げられる。
【００６８】
次いで、図７（ｃ）に示すように、トレンチ３２の底面部分にあるストッパー膜９をエッチングによって除去してプラグ電極１１ａ及び１１ｂの端部を露出させた後、バリア膜１３を成膜する。また、図７（ｃ）に示す工程においても、バリア膜１３の成膜は、図１（ｂ）及び（ｃ）に示した工程と同様に、プラズマプロセスによって行われている。
【００６９】
このため、本実施の形態２においても、従来技術において図１２に示した例と同様に、バリア膜１３の成膜時のプラズマによるチャージング電流は、バリア膜１３へと向かうことになる。
【００７０】
但し、本実施の形態２においては、上述のようにトレンチ３２の側面にサイドウォール３１が形成されており、サイドウォール３１の外面（バリア膜１３が形成される面）は曲面となっている。また、この面は、従来技術において図１２に示した段差部分１１６に比べてなだらかであり、バリア膜１３が成膜されやすい形状となっている。
【００７１】
このため、バリア膜１３の成膜は、第２の絶縁膜１０の上面、トレンチ３２の底面、及びサイドウォールの外面において略同時に進行することになる。このため、従来技術において図１２（ｂ）に示した例と異なり、ゲート電極８に電気的に接続されたバリア膜１３（トレンチ３２の底面に成膜されたバリア膜）が他のバリア膜に対して電気的に分離された状態が回避される。
【００７２】
この結果、チャージング電流の方向が保護ダイオードＡの整流方向と一致する場合は、チャージング電流は保護ダイオードＡによって接地電位へと逃がされる。一方、チャージング電流の方向が保護ダイオードＡの整流方向と一致しない場合は、チャージング電流は、矢印で示すように第２の絶縁膜１０上のバリア膜を通って、整流方向が一致する別の保護ダイオード（図示せず）へと流れ、これによって接地電位へと逃がされる。
【００７３】
なお、この別の保護ダイオードは、トレンチ３２に形成される金属配線によって保護ダイオードＡに電気的に接続されていないダイオードであって、例えば、シリコン基板１上の別の領域に設けられたｐチャンネルＭＯＳトランジスタに接続された保護ダイオードである。
【００７４】
このように、本実施の形態２においても、実施の形態１と同様に、従来技術において図１２に示した例と異なり、どちらの方向のチャージング電流であっても保護ダイオードへと流れ、ゲート絶縁膜６へとは流れないため、ゲート絶縁膜６の破壊による半導体装置の特性劣化を低減することができる。
【００７５】
その後、図７（ｄ）に示すように、金属配線を形成するためのＣｕ層１４が電界メッキによって形成され、更にＣＭＰが実施されて、実施の形態２における半導体装置が完成する。なお、本実施の形態２においても、更に配線間絶縁膜や金属配線を設けて多層配線とすることもできる。また、本実施の形態２においても、実施の形態１と同様に、保護ダイオードＡと極性が異なり、また保護ダイオードＡと金属配線によって電気的に接続される保護ダイオードＢを設けることができる。
【００７６】
ここで、図８を用いて、本実施の形態２における半導体装置と図１３（ｅ）に示した従来例の半導体装置とを比較する。図８は、実施の形態２における半導体装置と従来の半導体装置との信頼性評価を示すグラフである。
【００７７】
図８において、横軸は、信頼性寿命の指標となる定電圧ＴＤＤＢ試験時の寿命［ｓ］を示している。縦軸は、ワイブル分布を仮定した場合の累積不良率を示している。なお、図８において、デバイス構造は図５の例と同じである。また、ストレス電流値は、３.０Ｖに設定している。
【００７８】
図８から分かるように、累積不良率が同じである場合、従来の半導体装置（図８中の「□」）に比べ、本実施の形態２における半導体装置（図８中の「●」）は寿命が長くなっている。このことから、本実施の形態２によれば、従来例に比べてプラズマチャージングダメージを低減できる。
【００７９】
（実施の形態３）
次に、本発明の実施の形態３にかかる半導体装置の製造方法及び半導体装置について、図９〜図１１を参照しながら説明する。図９は、本発明の実施の形態３における半導体装置の製造方法を示す部分断面図であり、図９（ａ）〜図９（ｃ）は一連の主な工程を示している。図１０は、図９（ａ）に示す工程で形成されたトレンチを示す斜視図である。なお、図９（ｃ）は、本発明の実施の形態２における半導体装置も示している。また、図９及び図１０において、図１及び図２においても示したものと同じものには、同一の符号を付している。
【００８０】
先ず、図９（ａ）に示すように、ｎチャンネルＭＯＳトランジスタと保護ダイオードＡが形成されたｐ型シリコン基板１の上に、これらを被覆する第１の絶縁膜７、ストッパー膜９、及び第２の絶縁膜１０を順に成膜する。更に、第２の絶縁膜１０をエッチングして金属配線の形成用のトレンチ４１を形成する。
【００８１】
図８（ａ）に示す工程は、従来技術において図１２（ａ）に示した工程と同様に行われるが、本実施の形態３においては、図１０から分かるように、トレンチ４１は、その側面が傾斜するように形成されている。
【００８２】
また、一般にドライエッチングにおいては、トレンチの長手方向側の側面は、エッチング副生成物の影響により、図９及び図１０に示すように傾斜するが、傾斜角度（シリコン基板１の厚み方向を基準とした角度）θは、通常、約０度〜４度である。更に、この程度の傾斜であれば、従来技術において図１２（ｂ）に示したように、バリア膜１３は、先ず、配線間絶縁膜１０の上面とトレンチ４１の底面とに形成され、トレンチ４１の側面には傾斜され難い。
【００８３】
それに対して、本実施の形態３においては、トレンチ４１の側面の傾斜角度は、バリア膜１３のカバレッジ特性と金属配線形成時に効率的に電流をトレンチ外部へと排出するために、５度〜２０度に設定されている。
【００８４】
このため、本実施の形態３においても、実施の形態２と同様に、トレンチ４１の側面は、従来技術において図１２に示した段差部分１１６に比べてなだらかであり、バリア膜１３が成膜されやすい形状となっている。よって、図９（ｂ）に示すように、プラズマプロセスによってバリア膜１３を成膜すると、バリア膜１３の成膜は、第２の絶縁膜１０の上面、トレンチ４１の底面、及び側面において略同時に進行することになる。
【００８５】
従って、本実施の形態３においても、従来技術において図１２（ｂ）に示したようにゲート電極８に電気的に接続されたバリア膜１３が他のバリア膜に対して電気的に分離された状態が回避されるので、実施の形態２と同様に、チャージング電流は方向がどちらであっても保護ダイオードへと流れる。よって、ゲート絶縁膜６の破壊による半導体装置の特性劣化を低減することができる。
【００８６】
なお、本実施の形態３において、トレンチ４１の側面における傾斜角度θの調整は、トレンチ４１を形成するためのパターン形状の設定によって行われている。具体的には、図１０に示すように、トレンチ幅ＷＴに対してトレンチ長さＷＬが十分長くなるように、例えば、ＷＬ／ＷＴの値が５０〜１００の範囲となるようにパター形状を設定することによって行われている。図１０の例では、トレンチ長さＷＬは１０μｍ、トレンチ幅ＷＴは０．２μｍ、ＷＬ／ＷＴは５０に設定されている。
【００８７】
また、トレンチ４１の側面の傾斜角度θを上記範囲とするため、トレンチ４１の形成のためのエッチングは、ＣＦ4ガスの流量を３．５×１０-3［ｌ／ｍｉｎ］（３５ｓｃｃｍ）、ＣＨＦ3ガスの流量を９．０×１０-3［ｌ／ｍｉｎ］（９０ｓｃｃｍ）、圧力を１．３３［Ｐａ］（１０ｍＴｏｒｒ）、放電電力を１ｋＷに設定し、誘導結合型プラズマ装置を用いて行われている。
【００８８】
図９（ｂ）に示す工程が終了すると、図９（ｃ）に示すように、金属配線を形成するためのＣｕ層１４が電界メッキによって形成され、更にＣＭＰが実施されて、実施の形態３における半導体装置が完成する。なお、本実施の形態３においても、更に配線間絶縁膜や金属配線を設けて多層配線とすることもできる。また、本実施の形態３においても、実施の形態１と同様に、保護ダイオードＡと極性が異なり、また保護ダイオードＡと金属配線によって電気的に接続される保護ダイオードＢを設けることができる。
【００８９】
ここで、図１１を用いて、本実施の形態３における半導体装置と図１３（ｅ）に示した従来例の半導体装置とを比較する。図１１は、実施の形態３における半導体装置と従来の半導体装置との電気特性評価を示すグラフである。なお、図１１に示すグラフは、図５の場合と同様の条件下で得られている。
【００９０】
また、図１１においても、横軸は、１．２Ｖのゲート電圧を印加した時のゲート電流密度［Ａ／ｃｍ2］を示している。縦軸は、ガウス分布を仮定した場合の累積不良確率を示している。
【００９１】
図１１から分かるように、実施の形態３における半導体装置に比べて、従来の半導体装置においては、ゲートリーク電流値が増加している。このことは、従来の半導体装置では、実施の形態３における半導体装置よりも、プラズマチャージングダメージによってデバイス特性が劣化していることを示している。つまり、図１１は、本実施の形態１によれば、従来に比べてプラズマチャージングダメージが低減できることを示唆している。
【産業上の利用可能性】
【００９２】
本発明における半導体装置の製造方法及び半導体装置は、プラズマプロセスによる半導体装置のチャージングダメージを抑制するものであり、半導体装置の信頼性の向上に有用である。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態１における半導体装置の製造方法を示す部分断面図であり、図１（ａ）〜図１（ｃ）は一連の主な工程を示している。
【図２】本発明の実施の形態１における半導体装置の製造方法を示す部分断面図であり、図２（ｄ）〜図２（ｆ）は、図１に示す工程から続く一連の主な工程を示している。
【図３】図１（ａ）に示す工程で形成されたトレンチを示す斜視図である。
【図４】エッチング幅と配線形成用のトレンチの幅との関係を示す図である。
【図５】実施の形態１における半導体装置と従来の半導体装置との電気特性評価を示すグラフである。
【図６】本発明の実施の形態１における半導体装置の製造方法の他の例を示す部分断面図であり、図６（ａ）〜図６（ｃ）は一連の主な工程を示している。
【図７】本発明の実施の形態２における半導体装置の製造方法を示す部分断面図であり、図７（ａ）〜図７（ｄ）は一連の主な工程を示している。
【図８】実施の形態２における半導体装置と従来の半導体装置との信頼性評価を示すグラフである。
【図９】本発明の実施の形態３における半導体装置の製造方法を示す部分断面図であり、図９（ａ）〜図９（ｃ）は一連の主な工程を示している。
【図１０】図９（ａ）に示す工程で形成されたトレンチを示す斜視図である。
【図１１】実施の形態３における半導体装置と従来の半導体装置との電気特性評価を示すグラフである。
【図１２】従来のダマシン構造の形成工程を示す断面図であり、図１２（ａ）〜図１２（ｃ）は一連の主な工程を示している。
【図１３】従来のダマシン構造の形成工程を示す断面図であり、図１３（ｄ）〜図１３（ｅ）は、図１２に示す工程から続く一連の主な工程を示している。
【符号の説明】
【００９４】
１  ｐ型シリコン基板
２  素子分離
３  ｐウェル（トランジスタが形成されている活性領域）
４ａ  ソース（ｎ＋）領域
４ｂ  ドレイン（ｎ＋）領域
５  ｎ型拡散層
６  ゲート酸化膜(２.２ｎｍ)
７  第１の絶縁膜（層間絶縁膜(４００ｎｍ)）
８  ゲート電極、
９  ストッパー膜（シリコン窒化膜）
１０  第２の絶縁膜（配線間絶縁膜）
１１ａ、１１ｂ、１１ｃ  プラグ電極
１２  サイドウォール
１３  バリア膜（Ｔａ/ＴａＮ膜(２０ｎｍ)）
１４  Ｃｕ層(５００ｎｍ)
１５、３２、４１  トレンチ
１５ａ  第１のトレンチ
１５ｂ  第２のトレンチ
１５ｃ  第３のトレンチ
１６  トレンチ側面における段差部分
１７  第１のトレンチ及び第２のトレンチと第３のトレンチとの間の段差部分
１８ａ、１８ｂ  金属配線
２１  ｎウェル
２２  ｐ＋型拡散層
３１  トレンチに形成されたサイドウォール
Ａ、Ｂ  保護ダイオード
【図１】
2005150396.tif 000003
【図２】
2005150396.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2005150396.tif 000013
【図１２】
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【図１３】
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