(57)【要約】【課題】  リソグラフィー工程の削減が可能な半導体装置の製造方法を実現する。【解決手段】  本発明では、リソグラフィー法により高耐圧ＭＯＳ形成領域３０を覆い、且つＰウェル及びＮウェル拡散形成予定領域３１、３２上に開口部を有する第1のレジスト膜５を形成し、このレジスト膜５をマスクにしてシリコン窒化膜４及びＮ＋多結晶シリコン膜３をＲＩＥ法により選択的にエッチング除去する。そして、シリコン基板１中にボロンイオン注入６により、第1のイオン注入層７を形成する。第1のレジスト膜５を除去した後に、リソグラフィー法によりＮウェル拡散形成予定領域３２に開口部を有する第２のレジスト膜５ａを形成し、このレジスト膜をマスクにしてＮウェル拡散形成のためにシリコン基板１中にリンイオン注入８によりＮウェル拡散形成予定領域３２に第２のイオン注入層９を形成する。【選択図】  図１
2005093639.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に積層膜を設ける工程と、
この積層膜上に第１の開口部を有する第１のレジスト膜を形成する工程と、
この第1のレジスト膜をマスクにして前記積層膜の少なくとも一層以上エッチングする工程と、
前記第１のレジスト膜をマスクにして前記第１の開口部から前記半導体基板の主面部分に第１のイオン注入を行なう工程と、
前記第１のレジスト膜を除去する工程と、
前記積層膜及び前記半導体基板の主面部分の一部を覆い、且つ前記主面部分の残部上に第２の開口部を有する第２のレジスト膜を形成する工程と、
この第２のレジスト膜をマスクにして前記第２の開口部から前記半導体基板の主面部分の残部に第２のイオン注入を行なう工程と、
前記第２のレジスト膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の主面上に積層膜を設ける工程と、
この積層膜上に第１の開口部を有する第１のレジスト膜を形成する工程と、
この第１のレジスト膜をマスクにして前記積層膜の少なくとも一層以上エッチングする工程と、
前記第１のレジスト膜をマスクにして前記第１の開口部から前記半導体基板の主面部分に第１のイオン注入を行なう工程と、
前記第１のレジスト膜の表面部分を硬化させる工程と、
前記第１のレジスト膜及び前記第１の開口部内における前記半導体基板の主面部
分の一部を覆い、且つ前記主面部分の残部上に第２の開口部を有する第２のレジスト膜を形成する工程と、
この第２のレジスト膜をマスクにして前記第２の開口部から前記半導体基板の主面の残部に第２のイオン注入を行なう工程と、
前記第１及び第２のレジスト膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記積層膜は、ゲート絶縁層とこのゲート絶縁層上に設けられたゲート電極層とを有することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第２のイオン注入のイオン種は、前記第１のイオン注入のイオン種とは逆導電型であり、且つドーズ量が多いことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２のイオン注入のイオン種は、同じ導電型であり、且つ第２の開口部は、第１の開口部と等間隔に設けられていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記第２のレジスト膜の硬化は、遠赤外線照射或いはプラズマ処理により行われることを特徴とする請求項２乃至５のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、微細化、多機能化につれて大規模になり、それと共に製造工程数が増加し、工程時間及びチップコストが増大している。
【０００３】
この種の従来の半導体装置の製造方法としては、図５に示すものが知られている（例えば、特許文献１参照。）。図５はＣＭＯＳ型半導体装置の製造工程を示す断面図である。
【０００４】
この特許文献１に開示されたＣＭＯＳ型半導体装置の製造工程は、図５（ａ）に示すように、まず、Ｎ型のシリコン基板１０１上に熱酸化法により酸化膜１０２を形成する。次に第１のフォトレジストを酸化膜１０２上に形成し、周知のリソグラフィー法によりＰウェル拡散形成予定領域１３１に開口部を有する第１のレジスト膜１０５を形成する。続いて、この第１のレジスト膜１０５をマスクにしてＰウェル拡散形成のためにシリコン基板１０１中にボロンイオン注入１０６により第1のイオン注入層１０７を形成する。そして、第１のレジスト膜１０５を除去する。
【０００５】
次に、図５（ｂ）に示すように、第２のフォトレジストを酸化膜１０２上に形成し、リソグラフィー法によりＮウェル拡散形成予定領域１３２上に開口部を有する第２のレジスト膜１０５ａを形成する。続いて、この第２のレジスト膜１０５ａをマスクにしてＮウェル拡散形成のためにシリコン基板１０１中にリンイオン注入１０８により第２のイオン注入層１０９を形成する。
【０００６】
第２のイオン注入層１０９の形成以降については、図示していないが、第２のレジスト膜１０５ａを除去した後に、Ｐウェル拡散形成予定領域１３１にＰウェル、Ｎウェル拡散形成予定領域１３２にＮウェルを高温熱拡散にてそれぞれ形成する。
【０００７】
続いて、素子分離領域を形成し、ゲート酸化膜形成後に、ＭＯＳＦＥＴの閾値
合わせ用のイオン注入、ゲート電極形成、ソース・ドレイン形成、層間絶縁膜形成、コンタクト開口形成、及び電極形成を行ない、半導体装置を完成させている。
【特許文献１】特開平９−７４０７２号公報（６頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した半導体装置の製造方法においては、Ｐウエル拡散形成及びＮウエル拡散形成のためのイオン注入工程ごとにレジスト膜を形成し、イオン注入工程終了後にそのレジスト膜を剥離している。また、エッチング工程、例えばゲートポリシリコン膜の異方性エッチング工程においてもレジスト膜を形成し、レジスト膜をマスクにしてゲートポリシリコン膜をエッチング除去している。そして、異方性エッチング工程終了後にこのレジスト膜を剥離している。
【０００９】
従って、３回のリソグラフィー工程が必要である。このため、半導体装置の製造工程数が増加し、工程時間が長くなるので、半導体装置のチップコストが増大するという問題点を有している。
【００１０】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、リソグラフィー工程の削減により、チップコストの低減が可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、半導体基板の主面上に積層膜を設ける工程と、この積層膜上に第１の開口部を有する第１のレジスト膜を形成する工程と、この第１のレジスト膜をマスクにして前記積層膜の少なくとも一層以上エッチングする工程と、前記第１のレジスト膜をマスクにして前記第１の開口部から前記半導体基板の主面部分に第１のイオン注入を行なう工程と、前記第１のレジスト膜を除去する工程と、
前記積層膜及び前記半導体基板の主面部分の一部を覆い、且つ前記主面部分の残部上に第２の開口部を有する第２のレジスト膜を形成する工程と、この第２のレジスト膜をマスクにして前記第２の開口部から前記半導体基板の主面部分の残部に第２のイオン注入を行なう工程と、前記第２のレジスト膜を除去する工程とを有することを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によれば、リソグラフィー工程を削減ることが可能である。
【発明を実施するための最良の形態】
【００１３】
以下本発明の実施例について、図面を参照しながら説明する。
【実施例１】
【００１４】
まず、本発明の実施例１に係わる半導体装置の製造方法について、図面を参照して説明する。本実施例は、高耐圧ＭＯＳ混載ＣＭＯＳの製造方法に適用した例で、図１は、高耐圧ＭＯＳ混載ＣＭＯＳの製造工程を示す断面図である。
【００１５】
図１（ａ）に示すように、まず、Ｎ型のシリコン基板１上に酸化膜２を熱酸化法により形成し、ＣＶＤ法によりＮ＋多結晶シリコン膜３及びシリコン窒化膜４を酸化膜２上に順次形成する。続いて、第１のフォトレジストをシリコン窒化膜４上に塗布する。ここで、酸化膜２は、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の高耐圧ＭＯＳにおける一層目のゲート絶縁膜、Ｎ＋多結晶シリコン膜３は一層目のゲート電極、シリコン窒素化膜４は二層目のゲート絶縁膜としてそれぞれ用いられる。
【００１６】
次に、図１（ｂ）に示すように、Ｐウェル拡散形成予定領域３１及びＮウェル拡散形成予定領域３１上に第１の開口部を有し、且つ高耐圧ＭＯＳのゲート電極形成予定領域３０を覆った第１のレジスト膜５を周知のリソグラフィー法により形成する。
【００１７】
続いて、この第1のレジスト膜５をマスクにして高耐圧ＭＯＳのゲート絶縁膜及びゲート電極を残して、Ｐウェル拡散形成予定領域３１及びＮウェル拡散形成予定領域３１上のシリコン窒化膜４及びＮ＋多結晶シリコン膜３を異方性エッチング、例えばＲＩＥ法によりエッチング除去する。これにより、高耐圧ＭＯＳに用いられるゲート絶縁膜及びゲート電極を、Ｐウェル拡散形成予定領域３１及びＮウェル拡散形成予定領域３１の形成工程と同一のリソグラフィー工程で形成している。
【００１８】
そして、シリコン基板１中に酸化膜２を介して、第１のレジスト膜５をマスクにして第１の開口部からボロンイオン注入６により、Ｐウェル及びＮウェル拡散形成予定領域３１、３２にそれぞれ第１のイオン注入層７を形成する。なお、ボロンイオン注入６のドーズ量は２ｘ１０１３／ｃｍ２である。
【００１９】
次いで、図１（ｃ）に示すように、第１のレジスト膜５を除去した後に、第２のフォトレジストをシリコン基板１上に塗布し、周知のリソグラフィー法により高耐圧ＭＯＳのゲート電極形成予定領域３０上のシリコン窒化膜４及びＰウェル拡散形成予定領域３１を覆い、且つＮウェル拡散形成予定領域３１上に第２の開口部を有する第２のレジスト膜５ａを形成する。続いて、この第２のレジスト膜５ａをマスクにして第２の開口部からシリコン基板１中に酸化膜２を介してリンイオン注入８により、Ｎウェル拡散形成予定領域３２に第２のイオン注入層９を形成する。なお、リンイオン注入８のドーズ量は４ｘ１０１３／ｃｍ２である。
【００２０】
ここで、第２のイオン注入層９には、ボロン及びリンイオンが注入されており
リンイオン注入のドーズ量がボロンイオン注入のドーズ量の２倍（カウンタードープ）あるので、正味のリンイオン注入８のドーズ量は２ｘ１０１３／ｃｍ２に相当する。
【００２１】
そして、図示していないが、第２のレジスト膜５ａを除去した後に、Ｐウェル拡散形成予定領域３１にＰウェル、Ｎウェル拡散形成予定領域３２にＮウェルを高温熱拡散にてそれぞれ形成し、種々の工程を経過後に高耐圧ＭＯＳ形成予定領域３０にＥＥＰＲＯＭを、Ｐウェル拡散形成予定領域３１にＮｃｈＭＯＳＦＥＴを、Ｎウェル拡散形成予定領域３２にＰｃｈＭＯＳＦＥＴをそれぞれ形成している。
【００２２】
上述したように、本実施例の高耐圧ＭＯＳ混載ＣＭＯＳの製造方法では、第１のレジスト膜５は高耐圧ＭＯＳにおけるゲート電極形成用ＲＩＥのエッチングマスク及びＰウェル及Ｎウェル形成用イオン注入のマスクとして用いられ、一方、第２のレジスト膜５ａはＮウェル形成用イオン注入のマスクとして用いられている。
【００２３】
従って、リソグラフィー工程回数を従来の３回から２回に削減できる。リソグラフィー工程は、レジスト塗布工程、露光工程、現像工程及レジスト剥離工程からなるため、１回の削減は半導体装置の製造工程数の低減、工程時間の短縮に大きく貢献する。このためチップコストを低減できる。
【実施例２】
【００２４】
次に、本発明の実施例２に係わる半導体装置の製造方法について、図面を参照して説明する。図２は本実施例の高耐圧ＭＯＳ混載ＣＭＯＳの製造工程を示す断面図である。
【００２５】
本実施例では、実施例１の第１のレジスト膜５を残置した点で異なり、それ以外の構成については同一であり、以下異なる点のみ説明する。
【００２６】
図２（ａ）に示すように、第1のレジスト膜５をマスクにして第１の開口部内のシリコン窒化膜４及びＮ＋多結晶シリコン膜３をＲＩＥ法によりエッチング除去した後、第１のレジスト膜５をマスクにして第１の開口部からシリコン基板１中に酸化膜２を介してＰウェル及びＮウェル拡散形成予定領域３１、３２にボロンイオン注入６により第1のイオン注入層７を形成する。続いて、遠赤外線を第１のレジスト膜５に照射して第１のレジスト膜５の表面部分を硬化させ硬化レジスト膜１０を形成する。照射条件は波長（λ）３〜１０μｍ、温度１５０℃以上、時間は６０〜７０秒の範囲を用いる。
【００２７】
ここで、第１のレジスト膜を硬化させる温度を１５０℃以下の低温、例えば１１０℃にすると第２のレジスト膜５ａを塗布或いはベークする時に、硬化レジスト膜１０が十分機能せずに第１及び第２のレジスト膜５、５ａが混合して、第１のレジスト膜５が変形したり、剥離したりする。このため温度としては１６０℃が好ましい。なお、硬化レジスト膜１０は、遠赤外線の代わりにプラズマ処理にて形成してもよい。
【００２８】
次に、図２（ｂ）に示すように、酸化膜２及び硬化レジスト膜１０上に第２のフォトレジストを塗布し、リソグラフィー法により高耐圧ＭＯＳのゲート電極形成予定領域３０上のシリコン窒化膜４及びＰウェル拡散形成予定領域３１を覆い、且つＮウェル拡散形成予定領域３２上に第２の開口部を有する第２のレジスト膜５ａを形成する。この第２のレジスト膜５ａをマスクに第２の開口部からシリコン基板１中に酸化膜２を介してリンイオン注入８により、Ｎウェル拡散形成予定領域３２に第２のイオン注入層９を形成する。
【００２９】
そして、図示していないが、第１のレジスト膜５、硬化レジスト膜１０、及び第２のレジスト膜５ａを同一工程で除去した後に、Ｐウェル拡散形成予定領域３１にＰウェル、Ｎウェル拡散形成予定領域３２にＮウェルを高温熱拡散にてそれぞれ形成する。
【００３０】
上述したように、本実施例の高耐圧ＭＯＳ混載ＣＭＯＳの製造方法では、実施例１の効果の他に、ボロンイオン注入６後に第１のレジスト膜５を剥離せずに残置しておき、リンイオン注入８後に第２のレジスト膜５ａと同時に剥離する。
【００３１】
そのため剥離工程を削減でき実施例１よりもリソグラフィー工程が簡略化され、更に、半導体装置の製造工程数の低減、工程時間の短縮が可能である。レジスト膜を剥離する薬剤或いは剥離用ガスを削減できる。このためチップコストを更に低減できる。
【実施例３】
【００３２】
次に、本発明の実施例３に係わる半導体装置の製造方法について、図面を参照して説明する。図３及び４は本実施例の半導体装置の製造工程を示す断面図である。
【００３３】
本実施例は、本発明をＭＯＳＦＥＴの製造方法に適用した例で、フィールド反転電圧の改善及びナローチャネル効果による閾値電圧の変動を抑制したＭＯＳＦＥＴの製造工程の工程削減を図っている。
【００３４】
図３（ａ）に示すように、まず、Ｎ型のシリコン基板１上の所定領域にＰウェル１１を形成する。続いて、Ｎ型のシリコン基板１上に酸化膜２を熱酸化法により形成し、酸化膜２上にＣＶＤ法により多結晶シリコン膜３ａ及びシリコン窒化膜４を順次形成する。そして、第１のフォトレジストをシリコン窒化膜４上に塗布する。
【００３５】
次に、図３（ｂ）に示すように、周知のリソグラフィー法により選択的にＭＯＳＦＥＴのゲート電極形成予定領域３３を覆い、且つ第１のイオン注入層１２の形成予定領域上に第１の開口部を有する第１のレジスト膜５を形成する。続いて、この第１のレジスト膜５をマスクにして第１の開口部内のシリコン窒化膜４及び多結晶シリコン膜３ａをＲＩＥ法により選択的にエッチング除去し、第１のレジスト膜５をマスクにして第１の開口部からシリコン基板１中に酸化膜２を介してボロンイオン注入６により、第１のイオン注入層１２を形成する。なお、ボロンイオン注入６のドーズ量は３ｘ１０１３／ｃｍ２である。
【００３６】
次に、図３（ｃ）に示すように、遠赤外線を第１のレジスト膜５に照射して第１のレジスト膜５の表層部分を硬化させ硬化レジスト膜１０を形成する。続いて、シリコン基板１上に第２のフォトレジストを塗布し、周知のリソグラフィー法により第１のレジスト膜５及びその周辺部分の第１のイオン注入層１２部分を覆い、且つ第２のイオン注入層１３の形成予定領域上に第２の開口部を有する第２のレジスト膜５ａを形成する。
【００３７】
そして、第２のレジスト膜５ａをマスクにして第２の開口部からシリコン基板１中に酸化膜２を介してボロンイオン注入６により、第２のイオン注入層１３を形成する。なお、ボロンイオン注入６のドーズ量は７ｘ１０１３／ｃｍ２である。ここで、第２のイオン注入層１３には２回ボロンイオン注入６がなされるので、第２のイオン注入層１３のトータルドーズ量は１ｘ１０１４／ｃｍ２となる。
【００３８】
次に、図４（ａ）に示すように、第１及び第２のレジスト膜５、５ａを剥離した後にシリコン窒化膜４をマスクにして選択酸化法（ＬＯＣＯＳ）によりフィールド領域に埋め込み酸化膜からなる素子分離領域１４を形成する。
【００３９】
この選択酸化の高温工程で第１及び第２のイオン注入層１２、１３が熱拡散されて、素子分離領域１４直下及び側面にＰ層１５、素子分離領域１４直下にＰ＋層１６がそれぞれ形成される。続いて、シリコン窒化膜４、多結晶シリコン膜３ａ、酸化膜２を順次エッチング剥離する。
【００４０】
そして、図示していないが、シリコン基板１上にゲート絶縁膜１８を形成する工程、シリコン基板１上にＭＯＳＦＥＴの閾値調整用のチャネルイオン注入工程、ゲート絶縁膜１８上にゲート電極１９を選択的に形成する工程、シリコン基板１上にソース及びドレインのＮ＋層１７を形成する工程、素子分離領域１４及びシリコン基板１上に層間絶縁膜２０を形成する工程、Ｎ＋層１７及びゲート電極１９上の層間絶縁膜２０を選択的にエッチング開口してコンタクト開口部２１を形成する工程、そして、選択的に電極２２を形成することにより、図４（ｂ）に示すようにＭＯＳＦＥＴは完成する。
【００４１】
ここで、形成されたＭＯＳＦＥＴでは、Ｐウェル１１の表面にＭＯＳＦＥＴのソース及びドレインとなるＮ＋層１７が素子分離領域１４及びゲート絶縁膜１８の間に形成され、このＮ＋層１７は、素子分離領域１４直下及び周辺に設けられたＰ層１５と接し、Ｐ＋層１６とは離間されている。
【００４２】
そして、図示していないがＭＯＳＦＥＴのゲート幅Ｗ方向では、素子分離領域１４の両側面にＰ層１５が設けられている。この相対向するＰ層１５間にＭＯＳＦＥＴの閾値電圧を所定の電圧にするためのチャネル層がＰウェル１１表面に設けられている。
【００４３】
このＰ＋層１６及びＰ層１５は、ＭＯＳＦＥＴのフィールド反転防止用として設けられている。Ｐ層１５は、チャネル層と比較して高濃度なので、Ｐ層１５の横方法の寸法（素子分離領域１４を形成する時の熱拡散でのしみ出し）が大きいほど、或いはＰ層１５が高濃度になるほどＭＯＳＦＥＴの閾値電圧が所定の電圧よりも高くなる（ナローチャネル効果）。
【００４４】
このＭＯＳＦＥＴの閾値電圧が高くなる傾向は、ＭＯＳＦＥＴ２３のゲート幅Ｗが狭くなるほど顕著になる。
【００４５】
上述したように、本実施例のＭＯＳＦＥＴの製造方法では、第１のレジスト膜５は素子分離領域１４形成用のエッチングマスク及びＰ層１５形成用イオン注入のマスクとして用いられ、第２のレジスト膜５ａはＰ＋層１６形成用イオン注入のマスクとして用いられている。そして、第１のレジスト膜５を剥離せずに、Ｐ＋層１６形成用イオン注入後に第２のレジスト膜５ａを剥離する時に一緒に剥離している。
【００４６】
従って、ゲート幅Ｗが狭くなっても閾値の増加を抑制するためにＰ＋層１６とＮ＋層１６間に比較的低濃度のＰ層１５を形成し、フィールド反転電圧を高くするためにＰ＋層１６を素子分離領域１４直下に形成し、且つレジスト膜の剥離工程を削減したＭＯＳＦＥＴができる。このため、従来の半導体装置よりもフィールド反転電圧が高く、閾値電圧のバラツキが少ないＭＯＳＦＥＴができる。このためチップコストを低減できる。
【００４７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更して実施してもよい。
【００４８】
例えば、ＣＭＯＳのＮｃｈ及びＰｃｈＭＯＳＦＥＴ領域のイオン注入によるフィールド反転防止層形成用リソグラフィー工程に適用できる。
【００４９】
そして、ＣＭＯＳのＮｃｈ及びＰｃｈＭＯＳＦＥＴのイオン注入によるソース・ドレインコンタクト部の高濃度層形成用リソグラフィー工程に適用できる。
【００５０】
また、Ｐ＋ゲート電極からなる表面チャネル型ＰｃｈＭＯＳＦＥＴ及びＮ＋ゲート電極からなる表面チャネル型ＮｃｈＭＯＳＦＥＴを有するＣＭＯＳのゲート電極形成用リソグラフィー工程に適用できる。
【００５１】
更に、ＣＭＯＳのＮｃｈ及びＰｃｈＭＯＳＦＥＴのイオン注入による閾値調整のためのチャネル層形成用リソグラフィー工程に適用できる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図２】本発明の実施例２に係わる半導体装置の製造工程を示す断面図。
【図３】本発明の実施例３に係わる半導体装置の製造工程を示す断面図。
【図４】本発明の実施例３に係わる半導体装置の製造工程を示す断面図。
【図５】従来の半導体装置の製造工程を示す断面図。
【符号の説明】
【００５３】
１、１０１  シリコン基板
２、１０２  酸化膜
３  Ｎ＋多結晶シリコン膜
３ａ  多結晶シリコン膜
４  シリコン窒化膜
５、５ａ、１０５、１０５ａ  レジスト膜
６、１０６  ボロンイオン注入
７、９、１２、１３、１０７、１０９  イオン注入層
８、１０８  リンイオン注入
１０  硬化レジスト膜
１１  Ｐウェル
１４  素子分離領域
１５  Ｐ層
１６  Ｐ＋層
１７  Ｎ＋層
１８  ゲート絶縁膜
１９  ゲート電極
２０  絶縁膜
２１  コンタクト開口部
２２  電極
３０  高耐圧ＭＯＳのゲート電極形成予定領域
３１、１３１  Ｐウェル拡散形成予定領域
３２、１３２  Ｎウェル拡散形成予定領域
３３  ＭＯＳＦＥＴ形成予定領域
【図１】
2005093639.tif 000003
【図２】
2005093639.tif 000004
【図３】
2005093639.tif 000005
【図４】
2005093639.tif 000006
【図５】
2005093639.tif 000007