(57)【要約】【課題】メモリ素子に記憶された値をより正確に決定する。【解決手段】メモリ素子の値を決定するための方法が開示される。いくつかの実施形態では、この方法は、所望のメモリ素子RMEMを含む対象とする列を選択するステップ(500)と、所望のメモリ素子RMEMをディスエーブルにするステップ(504)と、対象とする列に供給された第１の電流ISENSEを測定するステップ(506)と、不所望のメモリ素子RLEAKによって導入されるスキューを補償するために測定回路を調整するステップ(508)と、所望のメモリ素子RMEMをイネーブルにするステップ(510)と、対象とする列に供給された第２の電流ISENSEを測定するステップ(512)を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の記憶素子（２１２）のうちのある記憶素子の値を求める方法であって、
所望の記憶素子ＲＭＥＭを含んでいる対象とする列を選択するステップ（５００）と、
前記所望の記憶素子ＲＭＥＭをディスエーブルにするステップ（５０４）と、
前記対象とする列に供給される第１の電流ＩＳＥＮＳＥを測定するステップ（５０６）と、
測定回路を調整して、所望されていない記憶素子ＲＬＥＡＫによって導入されるスキューを補償するステップ（５０８）と、
前記所望の記憶素子ＲＭＥＭをイネーブルにするステップ（５１０）と、
前記対象とする列に供給される第２の電流ＩＳＥＮＳＥを測定するステップ（５１２）
を含む、方法。
【請求項２】
対象とする列を選択する前記ステップ（５００）が、それぞれの列に電圧を結合するステップを含む、請求項１に記載の方法。
【請求項３】
所望の記憶素子ＲＭＥＭをディスエーブルにする前記ステップ（５０４）が、前記所望の記憶素子ＲＭＥＭを高インピーダンス状態に結合するステップを含む、請求項１に記載の方法。
【請求項４】
所望の記憶素子ＲＭＥＭをディスエーブルにする前記ステップ（５０４）が、前記所望の記憶素子ＲＭＥＭを既知の電圧ＶＸに結合するステップを含む、請求項１に記載の方法。
【請求項５】
前記第１の電流の測定値（５０６）が、所望されていない記憶素子ＲＬＥＡＫによって導入されるスキューに対応し、
前記第２の電流の測定値（５１２）が、前記所望の記憶素子ＲＭＥＭのディジタル値に対応することからなる、請求項１に記載の方法。
【請求項６】
所望の記憶素子ＲＭＥＭをイネーブルにする前記ステップ（５１０）が、前記所望の記憶素子ＲＭＥＭをアースに結合するステップを含む、請求項１に記載の方法。
【請求項７】
中央処理装置（ＣＰＵ）（１０２）と、
前記ＣＰＵに結合されたメモリ装置（１０４）
とを備えるコンピュータ・システム（１００）であって、
前記メモリ装置（１０４）が、
複数の記憶素子（２１２）と、
前記複数の記憶素子（２１２）に結合された利得段（２２４）と、
前記複数の記憶素子（２１２）及び前記利得段（２２４）に結合されたコントローラ（２２６）とを備え、
前記コントローラ（２２６）が前記複数の記憶素子（２１２）に電流を供給することが可能であり、
前記利得段（２２４）が、前記コントローラ（２２６）によって供給される電流量を調整することによって、前記複数の記憶素子（２１２）の電圧を設定することからなる、
コンピュータ・システム。
【請求項８】
前記複数の記憶素子（２１２）が、所望の記憶素子ＲＭＥＭと所望されていない記憶素子ＲＬＥＡＫとを有する、請求項７に記載のコンピュータ・システム。
【請求項９】
前記メモリ装置（１０４）が、さらに、前記所望の記憶素子ＲＭＥＭを複数の既知の状態に結合するためのスイッチ（２３０）を有する、請求項８に記載のコンピュータ・システム。
【請求項１０】
前記複数の既知の状態が、前記所望の記憶素子ＲＭＥＭがイネーブルにされる状態と、前記所望の記憶素子ＲＭＥＭがディスエーブルにされる状態とを含む、請求項８に記載のコンピュータ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置のアクセスに関し、特に、記憶装置の読み出し動作に関する。
【背景技術】
【０００２】
今日の社会では、コンピュータがいたるところに存在する。例えば、食料雑貨品店、自動車、航空機、時計、または、他の電子装置において、コンピュータを見出すことが可能である。コンピュータには、多くの場合、数学計算、プログラムの実行、及び、情報の検索及び記憶といった各種機能を実行するプロセッサが含まれる。情報を検索し、記憶するプロセッサは、ディスク・ドライブ（例えば、ハード・ディスク）またはメモリのような記憶装置を利用することが可能である。一般に、メモリ素子は、２進数（すなわち、１及び０）の形で情報を記憶する。この２進情報は、さまざまな電圧状態を２進値に割り当てることによって記憶することが可能になる。例えば、２進数０に０ボルトを割り当て、２進数１に５ボルトを割り当てることが可能である。伝統的に、メモリ素子は、２進値を記憶することが可能な論理ゲートを形成するように構成されたトランジスタを利用して実施されてきた。しかし、最近の傾向として、半導体処理技法を用いて構成された磁気素子アレイを利用して実施されるメモリ素子が用いられるようになってきた。
【０００３】
磁気記憶素子アレイの実施態様の１つは、磁気配向の調整が可能な２つの磁気材料層を利用することによって形成された、個別の磁気記憶素子を含むことが可能である。磁気材料は、その間に絶縁層を挟んで形成することが可能である。磁気材料は、調整可能な設計が施されるので、各材料に対する磁界を、材料に近接して電流を加えることによって調整することができる。２つの磁気層の配向は、同じ方向（「平行」と称する）にすることもできるし、互いに逆（「逆平行」と称する）にすることも可能である。
【０００４】
各磁気記憶素子が、電気抵抗を有することも可能である。磁気記憶素子の電気抵抗は、磁界の配向が平行か、または、逆平行によって変化する可能性がある。例えば、平行配向の場合には、１ＭΩの抵抗を生じ、一方、逆平行配向の場合には、１．１ＭΩの抵抗を生じる場合がある。磁気記憶素子の抵抗は変化することができるので、２進値（例えば、１及び０）を、電気抵抗と関連づけることが可能である。記憶素子の抵抗値を推定し、従って、記憶素子のディジタル値を決定する回路要素を利用することができる。１つ以上の理由から、記憶素子アレイ内における個々の記憶素子の抵抗値の推定は不正確になる可能性があり、このため、ディジタル値の決定が不正確になる可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の１つの目的は、記憶装置に記憶された値をより正確に決定する手段を提供することにある。
【課題を解決するための手段】
【０００６】
典型的な実施態様の１つにおいて、記憶素子の値を求めるための方法が開示される。いくつかの実施態様では、この方法に、所望の記憶素子を含む対象とする列を選択するステップと、所望の記憶素子をディスエーブル（使用不可状態）にするステップと、対象とする列に供給される第１の電流を測定するステップと、測定回路要素を調整して、所望されていない記憶素子によって導入されるスキューを補償するステップと、所望の記憶素子をイネーブル（使用可能状態）にするステップと、対象とする列に供給される第２の電流を測定するステップを含むことが可能である。
【実施例】
【０００７】
本発明の好適な実施態様について詳細に説明するために添付の図面を参照する。尚、以下において、所望の記憶素子とは、例えば、それに記憶されている値を読み出す対象となっている記憶素子であり、所望されていない記憶素子とは、例えば、読み出しの対象となっていない記憶素子のことである。
【０００８】
以下の説明及び請求の範囲を通じて、特定のシステム・コンポーネントに言及するため、所定の用語が使用される。当業者には明らかなように、会社が異なれば、同じコンポーネントが異なる名称で呼ばれる場合がある。本明細書は、名称は異なるが、機能は異ならない、コンポーネントを区別することを意図してはいない。以下の説明及び特許請求の範囲において、「有する」及び「含む」という用語は、制約なしに用いられており、従って、「．．．を含むが、それに制限されるものではない」という意味に解釈されるべきである。また、「結合する」という用語は、間接的または直接的な電気接続を表わすことを意図したものである。従って、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的な電気接続か、または、他の装置及び接続を介した間接的な電気接続によるものとすることが可能である。
【０００９】
「磁気抵抗素子」という用語は、その電気抵抗がその素子において誘導される磁界の関数として変化する素子を表わすことを意図したものである。
【００１０】
以下の説明は、本発明のさまざまな実施態様を対象にしたものである。これらの実施態様の１つ以上が望ましいと思われるが、開示の実施態様を、特許請求の範囲を含む開示の範囲を限定するものとみなしたり、そのような開示の範囲を限定するものとして使用するべきではない。さらに、当業者には明らかなように、下記の説明は、適用範囲が広く、どの実施態様に関する説明も、単なる例示のためのものでしかなく、特許請求の範囲を含む開示の範囲が、これらの実施態様に限定されることを意図するものではない。
【００１１】
図１には、典型的なコンピュータ・システム１００が例示されている。図１のコンピュータ・システムには、中央処理装置（ＣＰＵ）バスを介して、ブリッジ論理装置１０６に電気的に結合することが可能なＣＰＵ１０２が含まれている。ブリッジ論理装置１０６は、「ノース・ブリッジ」と呼ばれる場合もある。ノース・ブリッジ１０６は、メモリ・バスによってメインメモリ・アレイ１０４に電気的に結合し、さらに、高性能なグラフィックス・プロセッサ（「ＡＧＰ」）・バスを介して、グラフィックス・コントローラ１０８に電気的に結合する。メインメモリ・アレイ１０４に、下記において開示される記憶素子値を求めるための方法を利用する、磁気メモリ・アレイを含むことが可能であるという点に留意されたい。ノース・ブリッジ１０６は、例えば、ＰＣＩバスまたはＥＩＳＡバスのような一次拡張バス（「バスＡ」）を介して、ＣＰＵ１０２、メモリ１０４、及び、グラフィックス・コントローラ１０８をシステム内の他の周辺装置に結合することが可能である。オーディオ装置１１０、ＩＥＥＥ１３９４インターフェイス装置１１２、及び、ネットワーク・インターフェイス・カード（「ＮＩＣ」）１１４といった、バスＡのバス・プロトコルを使用して動作するさまざまなコンポーネントが、このバス上に存在することが可能である。これらのコンポーネントは、図１に示唆されているように、マザーボードに組み込むか、または、バスＡに接続された拡張スロット１１８にプラグイン接続することが可能である。コンピュータ・システムに、他の二次拡張バスが設けられている場合、別のブリッジ論理装置１１９を利用して、一次拡張バスであるバスＡを二次拡張バス（「バスＢ」）に電気的に結合することが可能である。このブリッジ論理装置１１９は、「サウス・ブリッジ」と呼ばれる場合もある。
【００１２】
図２Ａには、メモリ・アレイ１０４において実施可能な、磁気メモリ・アレイ２１０の概略図が示されている。メモリ・アレイ２１０は、磁気記憶素子（または磁気メモリ素子、または、単に、記憶素子またはメモリ素子ともいう。以下同じ）２１２を含むことが可能である。記憶素子２１２は、列Ｃ０〜ＣＮ−１及び行Ｒ０〜ＲＮ−１によるアレイをなすように構成することが可能である。個々の記憶素子は、図示のように行と列を相互接続する抵抗素子として表すことが可能である。例えば、記憶素子「０．０」は、行Ｒ０と列ＣＯの交点に位置する記憶素子を表すことになる。磁気記憶素子を、コンデンサ、抵抗器、インダクタ、ダイオードと直列をなすトンネル接合、または、他の集積回路素子の組み合わせといった、さまざまなデバイスを利用して、モデル化することが可能である点に留意されたい。
【００１３】
付随する回路２２０Ａ〜Ｄは、記憶素子２１２への／からのデータの書き込み／読み取りが可能である。ディジタル値を、記憶素子２１２の抵抗を設定することによってメモリ・アレイ２１０に書き込むことが可能あり、この場合、さまざまなディジタル値にさまざまな抵抗値を割り当てることが可能である。例えば、記憶素子０．０は、ディジタル値「１」に対する１ＭΩの抵抗またはディジタル値「０」に対する１．１ＭΩの抵抗を有することが可能であるが、抵抗は要求に応じて変化させることが可能である。さらに、各記憶素子は、いくつかの異なる抵抗値に設定できる場合があるので、Ｎの異なる抵抗状態に関して各記憶素子によって表現されるＮの異なるデータ値が存在する場合がある。例えば、記憶素子０．０を、１．０ＭΩ、１．１ＭΩ、１．２ＭΩ、及び、１．３ＭΩといった４つの異なる抵抗値に設定することができるので、記憶素子０．０は、それぞれ、例えば、００、０１、１０、及び、１１といった４つの異なるディジタル値を表わすことができるであろう。
【００１４】
記憶素子に含まれるディジタル値を求めるため、図２Ｂに示すように、メモリ・アレイ２１０の行Ｒ及び列Ｃに電圧源を結合することが可能である。図示のようにメモリ・アレイに電圧源を結合すると、所望されていない記憶素子から所望の記憶素子を分離することが可能になり、同時に、所望の記憶素子のディジタル値を求めることも可能になる。例えば、図示のように、電圧源ＶＹを列Ｃ０〜ＣＮ−１に結合し、電圧源ＶＸを行Ｒ１〜ＲＮ−１に結合し、アース（グランド）を行Ｒ０に結合することによって、記憶素子０．０を分離して、読み取ることが可能になる。読み取り回路２２２によって、列Ｃ０に電圧源ＶＹと等価な電圧を加えることが可能である。ＶＹとＶＸが等しい場合、その両端にＶＹがかかっている可能性のある記憶素子０．０から記憶素子１．０〜Ｎ−１．０を分離することが可能である。記憶素子０．０が同じ列内の他の記憶素子から分離されると、列Ｃ０に供給される電流は、記憶素子０．０の抵抗を表すことが可能になるので、記憶素子０．０のディジタル値は、列Ｃ０内の電流を測定することによって求めることが可能である。列Ｃ０に電圧源ＶＹを加える以外に、読み取り回路２２２を使用して、列Ｃ０に供給される電流を測定することも可能である。しかし、ＶＹとＶＸが互いに等しくない可能性もあり、従って、列Ｃ０に供給される電流が、記憶素子１．０〜Ｎ−１．０のような所望されていない記憶素子の電流をあらわす可能性もある。
【００１５】
図３には、１つ以上の記憶素子２２３に結合された読み取り回路２２２の典型的な実施例が示されている。回路２２２は、付随する回路２２０Ａ〜２２０Ｄ（図２Ａ及び図２Ｂ）に含めることが可能である。図３を参照すると、記憶素子２２３は、所望の記憶素子（すなわち、測定される記憶素子）、並びに、他の所望されていない記憶素子（すなわち、所望の記憶素子の測定に影響を及ぼす可能性のある記憶素子）を含むことが可能である。所望の記憶素子を、抵抗ＲＭＥＭで表すことができ、一方、所望されていない記憶素子を、抵抗ＲＬＥＡＫで表すことができる。利得段２２４は、その負入力が記憶素子２２３に結合され、その正入力が所定の電圧ＶＹに結合され、その出力がコントローラ２２６に結合されることが可能であるが、ここで、コントローラ２２６は負のフィードバック・ループを形成する。コントローラ２２６を使用して、フィードバック・ループの電流量を変化させることが可能であり、この場合、利得段２２４によって、コントローラ２２６が供給する電流量を決定することが可能である。
【００１６】
図３に示すように、所望されていない記憶素子ＲＬＥＡＫの一方の端子を、電位ＶＸ’にある可能性のある利得段２２４の負端子に結合し、もう一方の端子を電圧源ＶＸに結合することが可能である。所望の記憶素子の一方の端子を利得段２２４の負端子に結合し、もう一方の端子をスイッチ２３０に結合することが可能である。利得段２２４は、その正及び負の入力ノードを等電位に、すなわち、ＶＹとＶＸ’を等しい値に維持しようとすることが可能である。スイッチ２３０は、所望の記憶素子ＲＭＥＭをアースに結合することもできるし、あるいは、所望の記憶素子ＲＭＥＭを電圧源ＶＸまたは高インピーダンス状態（HIGH-Z）といった他の何らかの既知状態に結合することも可能である。電圧源ＶＳとコントローラ２２６の間に、電流源２２８を結合することも可能である。
【００１７】
利得段２２４が、図３に示すように負のフィードバック構成をなすように構成されると、利得段２２４の負入力にＶＸ’で表示された、電圧ＶＸにほぼ等しい電圧を生じさせることが可能である。入力端子に生じる電圧は、利得段２２４の入力オフセット・エラーを含むさまざまな理由から、等しくない可能性がある。利得段２２４の負ノードにＶＸ’を生じさせる場合、コントローラ２２６は、電流源２２８から流れる電流を加減することが可能である。コントローラ２２６は、金属酸化膜半導体トランジスタ（「ＭＯＳＦＥＴ」）とすることが可能である。負入力端子にＶＸ’を生じさせるのに必要な電流量をＩＳＥＮＳＥと表示することにする。通常の記憶動作の下では、スイッチ２３０は、所望の記憶素子ＲＭＥＭをアースに結合することが可能である。ＶＸ’とＶＹが互いに等しい場合には、所望されていない記憶素子ＲＬＥＡＫに流れる電流は最少量（例えば、１ｎＡ）となる可能性があり、従って、所望の記憶素子ＲＭＥＭから分離することが可能である。こうして、ＩＳＥＮＳＥは、主としてＲＭＥＭに供給され、所望の記憶素子ＲＭＥＭの抵抗及びディジタル値を表すことが可能になる。
【００１８】
状況によっては、ＶＹとＶＸ’について一致する電圧を発生するのが困難な場合がある。ＶＹとＶＸ’が等しくない場合には、ＩＳＥＮＳＥの一部がＲＬＥＡＫに供給される場合があり、この結果、所望の記憶素子ＲＭＥＭのディジタル値に、所望されていない記憶素子ＲＬＥＡＫによるスキューが生じる場合がある。スイッチ２３０を使用することによって、所望されていない記憶素子ＲＬＥＡＫによって導入されるスキュー量を特性解明し、必要があれば、ＩＳＥＮＳＥを利用して、ＲＭＥＭのディジタル値を正確に求めることができるように補償することが可能になる。この補償は、ＩＳＥＮＳＥの測定前または測定後に実施可能であるという点に留意されたい。例えば、利得段２２４のオフセット電圧を調整して、ＩＳＥＮＳＥの測定前にスキューを補償することもできるし、あるいは、ＩＳＥＮＳＥを測定して、ＩＳＥＮＳＥに対して補正係数を加えるか、ＩＳＥＮＳＥから補正係数を引いて、スキュー量を補正することが可能である。ＩＯＵＴによって示されるように、電流源２２８とコントローラ２２６の間の接合部において、ＩＳＥＮＳＥを測定することが可能である。
【００１９】
さらに、読み取り回路２２２は、さまざまな導通状態においてスイッチ２３０と共にＩＳＥＮＳＥの大きさの差を測定する検出回路（図３には特に示されていない）を含むことが可能である。例えば、スイッチ２３０が所望の記憶素子ＲＭＥＭをアースに結合する場合、ＩＳＥＮＳＥの大きさが、例えば１．５μＡであり、１μＡがＲＬＥＡＫに流れ、０．５μＡがＲＭＥＭに流れる、すなわち、ＲＭＥＭがイネーブルになる。あるいはまた、スイッチ２３０が所望の記憶素子ＲＭＥＭをＶＸに結合する場合、ＩＳＥＮＳＥの大きさは、たとえば、１．０１μＡになり、１μＡがＲＬＥＡＫに流れ、０．０１μＡがＲＭＥＭに流れる、すなわち、ＲＭＥＭがディスエーブルになる。この例では、検出回路は、ＩＳＥＮＳＥの２つの値間において０．４９μＡの差を検知することが可能である。従って、この差と所定の差量を比較することができ、ＲＭＥＭのディジタル値を表わすことができる。例えば、０．４５μＡ〜０．６０μＡの範囲内の差電流測定によって、ディジタル値「１」を表わすことが可能であり、従って、０．４９μＡの差はディジタル値「１」を表わすことが可能である。
【００２０】
さらに、読み取り回路は、所望の記憶素子ＲＭＥＭがスイッチされている間、所望の記憶素子の電流をモニタして、電流の差分（または微分）を求めることができる。こうして、差分（または微分）のピーク値によって、ＲＭＥＭのディジタル値を表わすことが可能になる。
【００２１】
少なくともいくつかの実施態様では、所望されていない記憶素子ＲＬＥＡＫの電流は、所望の記憶素子ＲＭＥＭの電流の約５倍以下でなければならない。
【００２２】
図４には、所望の記憶素子ＲＭＥＭのディジタル値を求めるための可能性のある方法が例示されている。所望の記憶素子ＲＭＥＭを含む可能性のある対象とする列は、ブロック５００に示すように、記憶素子２１２の適切な列に電圧ＶＹを結合することによって、記憶素子２１２内から選択することが可能である。この方法は、所望の記憶素子ＲＭＥＭを含む対象とする列に読み取り回路２２２を結合するステップを含むことが可能であるが、この場合、読み取り回路２２２は、対象とする列に電圧ＶＹを供給することが可能である。読み取り回路２２２は、所望の記憶素子ＲＭＥＭのディジタル値を求めるため、対象とする列に供給される電流ＩＳＥＮＳＥの量を測定することが可能であるという点に留意されたい。所望の記憶素子ＲＭＥＭを含む可能性のある対象とする行を、ブロック５０２に示すように、所望の記憶素子ＲＭＥＭを含まない行に電圧ＶＸを結合する（それによって、ＶＸ’を発生する）ことによって他の行から分離することが可能である。電圧ＶＸ’は、ＶＹと等しくない場合があるので、所望されていない記憶素子ＲＬＥＡＫが、電流を流す場合があり、読み取り回路２２２によって測定された電流ＩＳＥＮＳＥが、所望の記憶素子ＲＭＥＭのディジタル値を正確に反映しない場合がある。スイッチ２３０は、ブロック５０４に示すように、所望の記憶素子ＲＭＥＭをＶＸまたは高インピーダンス状態に結合することによって、所望の記憶素子ＲＭＥＭをディスエーブルにすることが可能である。
【００２３】
所望の記憶素子ＲＭＥＭを電圧ＶＸまたは高インピーダンス状態に結合すると、所望の記憶素子ＲＭＥＭを分離することが可能になるので、ブロック５０６に示すように、電流ＩＳＥＮＳＥを測定することによって、所望されていない記憶素子ＲＬＥＡＫの電流量の特性を解明することが可能になる。ブロック５０８では、例えば、利得段２２４の入力オフセット電圧を調整するといった、さまざまな技法を利用することによって、所望されていない記憶素子ＲＬＥＡＫによって導入されるスキュー量を補償することが可能である。図３に示すように、利得段２２４は、入力オフセットを調整するための外部制御線を含むことが可能である。所望の記憶素子ＲＭＥＭを、ブロック５１０に示すように、スイッチ２３０を用いて、アースに結合することによってイネーブルにすることが可能である。所望の記憶素子ＲＭＥＭをイネーブルすると、読み取り回路２２２は、ブロック５１２に示すように、ＩＳＥＮＳＥの測定が可能になる。所望されていない記憶素子ＲＬＥＡＫによって消費される電流を補償した後に、電流ＩＳＥＮＳＥを測定すると、所望の記憶素子ＲＭＥＭのディジタル値を正確に求めることが可能になる。
【００２４】
上記説明及び図では、ＶＸ’がＶＹより低電位である可能性があり、従って、所望されていない記憶素子ＲＬＥＡＫの電流が、利得段２２４の負端子から電圧源ＶＸに流れる可能性のある状況を対象としていることに留意されたい。しかし、ＶＸ’はＶＹより高電位となり得、従って、所望されていない記憶素子ＲＬＥＡＫの電流が、ＶＸから利得段２２４の負端子に流れる場合がある。従って、所望されていない記憶素子ＲＬＥＡＫの電流を補償するための上述の方法、メモリ・システム、及び、回路構成は、所望されていない記憶素子ＲＬＥＡＫの電流の方向に関係なく使用することが可能である。
【００２５】
上記説明は、本発明の原理及び各種実施態様を例示することを意図したものである。当業者には、上記開示を十分に理解すれば、多くの変更及び修正が明らかになるであろう。例えば、スイッチ２３０は、トライステート・バッファを用いて実施することが可能である。従って、所望の結果を得るため、実施態様のいくつかの局面をさまざまな形で組み合わせることが可能である。特許請求の範囲は、こうした全ての変更及び修正を包含するものとして解釈されるべきである。
【図面の簡単な説明】
【００２６】
【図１】各種実施態様に従うコンピュータ・システムを示す図である。
【図２Ａ】各種実施態様に従うメモリ・アレイを示す図である。
【図２Ｂ】各種実施態様に従う所望の記憶素子の選択を示す図である。
【図３】各種実施態様に従う、所望の記憶素子を読み出すための回路を示す図である。
【図４】各種実施態様に従う所望の記憶素子の値を求める方法を示す図である。
【符号の説明】
【００２７】
１００  コンピュータ・システム
１０２  中央処理装置（CPU）
１０４  メモリ
２１２  記憶素子（メモリ素子）
２２４  利得段
２２６  コントローラ
【図１】
2005093049.tif 000003
【図２Ａ】
2005093049.tif 000004
【図２Ｂ】
2005093049.tif 000005
【図３】
2005093049.tif 000006
【図４】
2005093049.tif 000007