(57)【要約】【課題】  短時間で簡便にトランジスタのしきい値電圧を測定する方法を提供する。【解決手段】  本発明は、参照トランジスタのゲートに測定用トランジスタのゲートを接続し、参照トランジスタのソースに測定用トランジスタのソースを接続し、参照トランジスタのドレインに定電流ＩREFを流し、測定対象トランジスタのソース−ドレイン間に定電圧を印加し、参照トランジスタのゲート−ソース間電圧ＶGS1と、測定対象トランジスタのドレイン電流ＩOUT2とを測定し、参照トランジスタのソース−ドレイン間に定電圧を印加し、測定対象トランジスタのドレインに定電流ＩREFを流し、測定対象トランジスタのゲート−ソース間電圧ＶGS2を測定し、測定されたＶGS1、ＶGS2、およびＩOUT2の値に基づいて測定対象トランジスタのしきい値電圧ＶT2を算出することを特徴とする。【選択図】      図１
2005233761.tif 000002
【特許請求の範囲】
【請求項１】
参照トランジスタのゲートに測定用トランジスタのゲートを接続し、前記参照トランジスタのソースに前記測定用トランジスタのソースを接続し、
前記参照トランジスタのドレインに定電流ＩREFを流し、前記測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記参照トランジスタのゲート−ソース間電圧ＶGS1と、前記測定対象トランジスタのドレイン電流ＩOUT2とを測定し、
前記参照トランジスタのソース−ドレイン間に定電圧を印加し、前記測定対象トランジスタのドレインに定電流ＩREFを流し、前記測定対象トランジスタのゲート−ソース間電圧ＶGS2を測定し、
測定された前記ＶGS1、ＶGS2、およびＩOUT2の値に基づいて前記測定対象トランジスタのしきい値電圧ＶT2を算出する
ことを特徴とするトランジスタのしきい値電圧測定方法。
【請求項２】
第１の測定対象トランジスタのゲートに第２の測定対象トランジスタのゲートを接続し、前記第１の測定対象トランジスタのソースに前記第２の測定用トランジスタのソースを接続し、
前記第１の測定対象トランジスタのドレインに定電流ＩREFを流し、前記第２の測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記第１の測定対象トランジスタのゲート−ソース間電圧ＶGS1と、前記第２の測定対象トランジスタのドレイン電流ＩOUT2とを測定し、
前記第１の測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記第２の測定対象トランジスタのドレインに定電流ＩREFを流し、前記第１の測定対象トランジスタのドレイン電流ＩOUT1と、前記第２の測定対象トランジスタのゲート−ソース間電圧ＶGS2とを測定し、
測定された前記ＶGS1、ＶGS2、ＩOUT1、およびＩOUT2の値に基づいて前記第１の測定対象トランジスタのしきい値電圧ＶT1および前記第２の測定対象トランジスタのしきい値電圧ＶT2を算出する
ことを特徴とするトランジスタのしきい値電圧測定方法。
【請求項３】
前記ＶT2が、
【数１】
2005233761.tif 000015
により算出されることを特徴とする請求項１または２のいずれかに記載のトランジスタのしきい値電圧測定方法。
【請求項４】
トランジスタの利得定数β2が、
【数２】
2005233761.tif 000016
により算出されることを特徴とする請求項３に記載のトランジスタのしきい値電圧測定方法。
【請求項５】
請求項１〜４のいずれかの項に記載の処理をコンピュータに実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのしきい値電圧を測定する方法およびプログラムに関する。
【背景技術】
【０００２】
トランジスタ、特にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）等のＦＥＴ（Field Effect Transistor：電界効果トランジスタ）のしきい値電圧は、製造プロセスが適正に行われたかを監視する指標として、ＦＥＴあるいは集積回路の開発、製造の全段階にわたって頻繁に評価される特性値である。例えば、ウエハプロセスの管理という観点からは、多数のＦＥＴのしきい値電圧を測定する必要がある。この際、工数および製造コストの削減のために、ＦＥＴ１個あたりの測定時間を短縮する必要があり、したがって評価方法は簡便であることが要求される。
【０００３】
背景技術の説明に先立ち、まず、ＦＥＴの特性値について簡単に説明する。飽和領域におけるドレイン電流ＩDSは、ゲート−ソース間電圧をＶGS、しきい値電圧をＶTとすると、
【数１】
2005233761.tif 000003
で与えられる。ＭＯＳＦＥＴの場合、
【数２】
2005233761.tif 000004
である。ここで、Ｗはゲート幅、Ｌはゲート長、μsは電子の飽和移動度、ＣOXは酸化膜の静電容量である。またトランジスタの利得定数βは次式のように定義される。
【数３】
2005233761.tif 000005
【０００４】
しきい値電圧を測定するための最も伝統的な方法は、例えば図１１に示される測定回路を用いて、あるドレイン−ソース間電圧ＶDSに対してトランジスタ１０１のゲート−ソース間電圧ＶGSを掃引しながらドレイン電流ＩDSを測定するものである。この方法の原理について説明すると、次の通りである。まず、数１の両辺の平方根をとると、
【数４】
2005233761.tif 000006
となる。そこで、横軸をＶGS、縦軸をＩDS1/2として測定点をプロットし、各プロットの一部または全部に対し最小二乗法等の近似法を適用し近似直線を引く。すると、この直線の傾きはＫ1/2、直線の横軸切片はＶTとなる。このようにしてトランジスタ１０１のＶTおよびＫを算出することができる。ところが、この方法では、ＶGSを掃引してＩDSを測定し、測定データをグラフにプロットするため、測定時間がかかり、記録される測定データの量が膨大になるという問題があった。
【０００５】
この問題を解決する測定方法が、例えば特許文献１に開示されている。図１２は特許文献１に記載の方法に係るしきい値電圧測定回路の回路図である。ここで、ＦＥＴ１１１はｐチャネルのＦＥＴ、ＦＥＴ１１２はｎチャネルのＦＥＴである。電源１１５、１１６、１１７の３つの定電圧源により電圧を印加すると、出力端子１１８の電位がＦＥＴ１１２のしきい値電圧より低いときはＦＥＴ１１２は遮断し、接続点１１９の電位は電源の電位ＶDDに近くなり、ＦＥＴ１１１は導通する。このため電源１１５からＦＥＴ１１１を介して電流が流れ、出力端子１１８の電位を上昇させる。また、出力端子１１８の電位がＦＥＴ１１２のしきい値電圧より高いときはＦＥＴ１１２が導通し、接続点１１９の電位は低くなる。このため負荷素子１１４を介して電源１１７へ流れる電流が減少することにより出力端子１１８の電位は下がる。
このように、出力端子１１８の電位は、ＦＥＴ１１２のしきい値電圧より低いときは上昇し、ＦＥＴ１１２のしきい値電圧より高いときは下降する。したがって安定状態においては、出力端子１１８の電位は、ＦＥＴ１１２のしきい値電圧ＶTと等しくなるため、ＶGSを掃引することなくＶTを測定することができる。
【特許文献１】特公平５−３９４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術では、求められる特性値がしきい値電圧ＶTだけであり、他の特性値は別途測定しなければならないという問題があった。また、特許文献１に記載の技術は、エンハンスメント型のＦＥＴにしか適用できず、デプレッション型のＦＥＴには適用できないという問題もあった。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、しきい値電圧ＶTと同時に利得定数βも測定でき、また、エンハンスメント型およびデプレッション型の両方のトランジスタに適用可能な、短時間で簡便にトランジスタのしきい値電圧を測定する方法を提供するものである。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明は、参照トランジスタのゲートに測定用トランジスタのゲートを接続し、前記参照トランジスタのソースに前記測定用トランジスタのソースを接続し、前記参照トランジスタのドレインに定電流ＩREFを流し、前記測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記参照トランジスタのゲート−ソース間電圧ＶGS1と、前記測定対象トランジスタのドレイン電流ＩOUT2とを測定し、前記参照トランジスタのソース−ドレイン間に定電圧を印加し、前記測定対象トランジスタのドレインに定電流ＩREFを流し、前記測定対象トランジスタのゲート−ソース間電圧ＶGS2を測定し、測定された前記ＶGS1、ＶGS2、およびＩOUT2の値に基づいて前記測定対象トランジスタのしきい値電圧ＶT2を算出することを特徴とするトランジスタのしきい値電圧測定方法を提供する。この方法によれば、３つの測定値を得るだけでトランジスタのしきい値電圧ＶTを算出することができるので、短時間で簡便にトランジスタのしきい値電圧ＶTを測定することができる。
好ましい態様において、測定された前記ＶGS1、ＶGS2、およびＩOUT2の値に基づいて前記測定対象トランジスタの利得定数β2が算出されてもよい。この態様によれば、３つの測定値を得るだけでトランジスタのしきい値電圧ＶTおよびβを算出することができるので、短時間で簡便にトランジスタの特性を評価することができる。
【０００９】
また、本発明は、第１の測定対象トランジスタのゲートに第２の測定対象トランジスタのゲートを接続し、前記第１の測定対象トランジスタのソースに前記第２の測定用トランジスタのソースを接続し、前記第１の測定対象トランジスタのドレインに定電流ＩREFを流し、前記第２の測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記第１の測定対象トランジスタのゲート−ソース間電圧ＶGS1と、前記第２の測定対象トランジスタのドレイン電流ＩOUT2とを測定し、前記第１の測定対象トランジスタのソース−ドレイン間に定電圧を印加し、前記第２の測定対象トランジスタのドレインに定電流ＩREFを流し、前記第１の測定対象トランジスタのドレイン電流ＩOUT1と、前記第２の測定対象トランジスタのゲート−ソース間電圧ＶGS2とを測定し、測定された前記ＶGS1、ＶGS2、ＩOUT1、およびＩOUT2の値に基づいて前記第１の測定対象トランジスタのしきい値電圧ＶT1および前記第２の測定対象トランジスタのしきい値電圧ＶT2を算出することを特徴とするトランジスタのしきい値電圧測定方法を提供する。この方法によれば、４つの測定値を得るだけで２つのトランジスタのしきい値電圧ＶTを算出することができるので、短時間で簡便にトランジスタのしきい値電圧ＶTを測定することができる。
好ましい態様において、測定された前記ＶGS1、ＶGS2、ＩOUT1、およびＩOUT2の値に基づいて前記第１および第２の測定対象トランジスタの利得定数β1、β2が算出されてもよい。この態様によれば、４つの測定値を得るだけで２つのトランジスタのしきい値電圧ＶTおよびβを算出することができるので、短時間で簡便にトランジスタの特性を評価することができる。
【発明を実施するための最良の形態】
【００１０】
＜測定原理＞
まず、本発明に係る測定方法の測定原理について説明する。
図１は、本測定方法に係る測定回路を示す図である。ＦＥＴ１およびＦＥＴ２は、測定対象となるトランジスタであり、しきい値電圧および利得定数は、それぞれＶT1、β1およびＶT2、β2である。ＦＥＴ１およびＦＥＴ２は、互いのゲート同士がそれぞれ接続されている。また、ＦＥＴ１およびＦＥＴ２は、互いのソース同士が接続され、接地されている。ＦＥＴ１およびＦＥＴ２のドレインにはそれぞれ、定電流源４ａ、４ｂと定電圧源５ａ、５ｂとが、スイッチ６ａ、６ｂを介して接続されている。スイッチ６ａ、６ｂを切り替えることより、ＦＥＴ１およびＦＥＴ２のドレインは、定電流源４ａ、４ｂと定電圧源５ａ、５ｂとのいずれかに接続される。ＦＥＴ１およびＦＥＴ２のゲート間の配線上の接続点７とＦＥＴ１およびＦＥＴ２のドレインの間にはスイッチ３が設けられており、接続点７をＦＥＴ１のドレインに接続するか、ＦＥＴ２のドレインに接続するか、切り替えることができる。
【００１１】
まず、スイッチ３をＦＥＴ１側に、スイッチ６ａを定電流源４ａ側に、スイッチ６ｂを定電圧源５ｂ側に切り替える（図２）。ここで、定電流源４ａから、電流ＩREFをＦＥＴ１に流すと、電流ＩREFは次式で表される。
【数５】
2005233761.tif 000007
ここで、ＶGS1は、ＦＥＴ１のゲート−ソース間電圧である。ここで、ＦＥＴ１のドレイン−ソース間電圧ＶDS1は、ＶDS1＝ＶGS1である。
このときＦＥＴ２に流れる電流ＩOUT2は、次式のように表される。
【数６】
2005233761.tif 000008
ただし、ＶDS2＞ＶGS1−ＶT2である。
【００１２】
次に、スイッチ３をＦＥＴ２側に、スイッチ６ａを定電圧源５ａ側に、スイッチ６ｂを定電流源４ｂ側に切り替える（図３）。ここで、定電流源４ｂから、先ほど同一の量の電流ＩREFをＦＥＴ２に流すと、電流ＩREFは次式で表される。
【数７】
2005233761.tif 000009
ここで、ＶGS2は、ＦＥＴ２のゲート−ソース間電圧である。ここで、ＦＥＴ２のドレイン−ソース間電圧ＶDS2は、ＶDS2＝ＶGS2である。
このときＦＥＴ２に流れる電流ＩOUT2は、次式のように表される。
【数８】
2005233761.tif 000010
ただし、ＶDS1＞ＶGS2−ＶT1である。
【００１３】
数５〜数８を、未知数ＶT1、β1、ＶT2、β2の４元連立方程式として解くと、
【数９】
2005233761.tif 000011
【数１０】
2005233761.tif 000012
【数１１】
2005233761.tif 000013
【数１２】
2005233761.tif 000014
が得られる。すなわち、一定の電流ＩREFを流してＩOUT1、ＶGS1、ＩOUT2、ＶGS2の４つの値を測定すれば、数９〜数１２により、ＶT1、β1、ＶT2、β2を算出することができる。
【００１４】
ところで、ＦＥＴ１の特性とＦＥＴ２の特性が同一であるとき、すなわちＶT1＝ＶT2、かつβ1＝β2であるときは、ＩREF＝ＩOUT1＝ＩOUT2となる（数５〜数８参照）。また、このとき、ＶGS1＝ＶGS2である。したがって数９および数１０の分母は０になり、数９および数１０の右辺は不定形となる。つまり、ＶT1、β1、ＶT2、β2はすべて不定となる。しかし、ＦＥＴの特性には必ずばらつきが存在するので、完全にＶT1＝ＶT2、かつβ1＝β2となる可能性は現実的には少ない。
【００１５】
＜第１実施形態＞
続いて、本発明の第１実施形態について図面を参照して説明する。本実施形態では、ウエハ上に形成されたＬＳＩに含まれるチェック用ＦＥＴのしきい値電圧ＶTおよび利得定数βを、ＬＳＩテスタとオートプローバを用いてオンウエハの状態で測定する態様について説明する。
【００１６】
図４は、本実施形態に係るしきい値電圧測定系１００の構成を示す図である。オートプローバ１０はステージ１１を有している。測定に際し、被測定物（Device Under Test、以下ＤＵＴという）であるＦＥＴ２１が形成されたウエハ２０はステージ１１上に載置され、真空チャック等の手段によりステージ１１上に固定される。ステージ１１は上下方向、水平方向に移動可能であり、ウエハ２０を任意の位置に置くことができる。ＬＳＩテスタ３０は、多ピンのテスタであり、各ピンに印加する電気信号を独立に制御することができる。ＬＳＩテスタ３０には可動部３１が設けられており、可動部３１には多ピンを有するマザーボード３２が設置されている。マザーボード３２には、ＤＵＴのプローブパッドの配置に最適化された配置のプローブ針を有するプローブカード４０が設置されている。プローブカード４０の各プローブ針は、マザーボード３２のそれぞれ別のピンに接続されている。ＬＳＩテスタ３０およびオートプローバ１０は、ＧＰＩＢ（General Purpose Interface Bus）等のインターフェースを介してＰＣ（Personal Computer）５０に接続されており、ＰＣ５０から送信されるコマンドに応じて、指定されたピンに指定された電気信号を印加し、あるいはステージ１１を指定された位置に移動する。
【００１７】
図５は、ウエハ２０の構造を示す模式図である。ウエハ２０はスクライブラインにより、複数のチップ２５に領域が区分されている。各チップ２５上には回路が形成されるとともに、チップをパッケージに組み込む際にワイヤボンディングに使用するボンディングパッド２２が複数形成されている。チップ２５にはさらに、本実施形態におけるＤＵＴであるＦＥＴ２１と、ＦＥＴ２１のゲート、ソース、ドレインに対応するパッドＧ、Ｓ、Ｄが形成されている。ＦＥＴ２１は、例えばウエハプロセスを監視する目的で設けられたチェック用のＦＥＴであり、操作者は、ウエハプロセスの任意の段階でＦＥＴ２１の特性をチェックすることにより、プロセスの良否を判断する。ＦＥＴ２１はしきい値電圧ＶT2および利得定数β2の特性を有しており、本実施形態ではこれを算出する。
【００１８】
図６は、プローブカード４０の構成を例示する図である。プローブカード４０は、周辺部に取付孔４９を有しており、取付孔４９を介してネジ止めする等の方法によりマザーボード３２上に取り付けられる。プローブカード４０の一方の面（表面）には、ワイヤボンディング用の複数のボンディングパッド２２とコンタクトをとるための複数のプローブ針４２と、ＤＵＴであるＦＥＴ２１のパッドＧ、Ｓ、Ｄとコンタクトをとるためのプローブ針４２Ｇ、４２Ｓ、４２Ｄが設けられている。また、この面上にはリファレンス用のＦＥＴである参照ＦＥＴ４１が設置されている。参照ＦＥＴ４１は、測定原理の項で説明したＦＥＴ１に相当するものであるが、本実施形態では測定対象ではなく、単に測定回路の一素子として用いられるものである。参照ＦＥＴ４１はしきい値ＶT1、利得定数β1の特性を有する。ＶT1、β1の具体的な値が既知である必要はない。しかし、前述のように参照ＦＥＴ４１とＤＵＴの特性（ＶT、β）が完全に同一である場合には、ＤＵＴのしきい値電圧ＶT、利得定数βが不定となってしまう。したがって、参照ＦＥＴ４１としては、ゲート幅の異なるＦＥＴあるいは別ロットのＦＥＴ等、特性が異なることが明らかであるものを用いることが望ましい。
【００１９】
参照ＦＥＴ４１のゲートはプローブ針４２Ｇに接続されている。参照ＦＥＴ４１のソースはプローブ針４２Ｓに接続され、接地されている。プローブ針４２Ｄは接続点４３Ｄ2に、参照ＦＥＴ４１のドレインは接続点４３Ｄ1に、参照ＦＥＴ４１のゲートは接続点４３Ｇにそれぞれ接続されている。接続点４３Ｄ1、４３Ｄ2、４３Ｇはそれぞれスルーホールを介してプローブカード４０の他方の面（裏面）にある接続点と電気的に導通している。接続点４３Ｄ1、４３Ｄ2、４３Ｇはそれぞれ、プローブカード４０を取り付けた時にマザーボード３２のピンと導通するように設計されている。接続点４３Ｄ1、４３Ｄ2、４３Ｇに対応するマザーボード３２のピンをピン３３Ｄ1、３３Ｄ2、３３Ｇとする（図８）。複数のプローブ針４２も、スルーホールを介してプローブカード４０の他方の面（裏面）にある接続点と電気的に導通しており、マザーボード３２上のピンと電気的に接続されている。
【００２０】
図７は、ＰＣ５０の構成を示すブロック図である。ＰＣ５０は、演算処理を行うＣＰＵ５１、ＣＰＵ５１のワークエリアであるメモリ５２、外部記憶装置であるＨＤＤ５３、表示装置であるディスプレイ５４、入力装置であるキーボード５５、ＬＳＩテスタ３０やオートプローバ１０等の計測器とデータの送受信を行うためのＧＰＩＢインターフェース５６を有する。ＨＤＤ５３には、しきい値測定プログラムがインストールされており、操作者がキーボード５５を操作する等の方法によりしきい値測定プログラムの実行をＰＣ５０に指示すると、ＣＰＵ５１はＨＤＤ５３からしきい値測定プログラムを読み出して実行する。
【００２１】
図８は、以上で説明したしきい値電圧測定系１００の測定回路図を模式的に示したものである。図８では、ＬＳＩテスタ３０の内部において、本実施形態に必要な機能のみが模式的に示されている。図８に示すように、マザーボード３２のピン３３Ｄ1、３３Ｄ2、３３Ｇはそれぞれピンエレクトロニクス部３８に接続されている。ピンエレクトロニクス部３８はスイッチ回路３５、電圧源３６、電流源３７を有しており、ピン３３Ｄ1、３３Ｄ2、３３Ｇのうち任意のピンを電圧源３６あるいは電流源３７に接続、または他のピンと短絡することができる。
【００２２】
図９は、本実施形態に係るしきい値測定方法を表すフローチャートである。以下、しきい値測定プログラムの動作を図８および図９を参照して説明する。
まず、ＰＣ５０を介してステージの位置を移動する命令をオートプローバ１０に送信することにより、複数のプローブ針４２がチップ上の複数のボンディングパッド２２に接触し、プローブ針４２Ｇ、４２Ｓ、４２Ｄが、ＦＥＴ２１のパッドＧ、Ｓ、Ｄと接触する位置になるようにステージ１１を移動する。
（１）ＣＰＵ５１は、ピン３３Ｄ1とピン３３Ｇを短絡する旨の命令をＬＳＩテスタ３０に送信する。ＬＳＩテスタ３０はその命令に応じて、指定されたピンを短絡する。次に、ＣＰＵ５１は、マザーボード３２のピン３３Ｄ1に定電流ＩREFを、ピン３３Ｄ2に定電圧ＶOUT2を印加する旨の命令をＬＳＩテスタ３０に送信する。ＬＳＩテスタ３０はその命令に応じて、指定されたピンに指定された信号を印加する。このとき、参照ＦＥＴ４１のドレイン電流ＩDS1は、ＩDS1＝ＩREFであり、ＦＥＴ２１のドレイン電流ＩDS2は、ＩDS2＝ＩOUT2である。ここで、ＣＰＵ５１は、ピン３３Ｇの電位すなわち参照ＦＥＴ４１のゲート−ソース間電圧ＶGS1と、ピン３３Ｄ2を流れる電流すなわちＦＥＴ２１のドレイン電流ＩOUT2を表すデータをＰＣ５０に返信する旨の命令をＬＳＩテスタ３０に送信する。ＬＳＩテスタ３０はその命令に応じて、指定されたデータをＰＣ５０に送信する。ＣＰＵ５１は、ＬＳＩテスタ３０からＶGS1とＩOUT2のデータを受信すると、それらのデータをメモリ５２あるいはＨＤＤ５３に記憶する（図９：ステップＳ１０１）。
（２）次にＣＰＵ５１は、ピン３３Ｄ2とピン３３Ｇを短絡する旨の命令をＬＳＩテスタ３０に送信する。ＬＳＩテスタ３０はその命令に応じて、指定されたピンを短絡する。次に、ＣＰＵ５１は、マザーボード３２のピン３３Ｄ2に定電流ＩREFを、ピン３３Ｄ1に定電圧ＶOUT1を印加する旨の命令をＬＳＩテスタ３０に送信する。ＬＳＩテスタ３０はその命令に応じて、指定されたピンに指定された信号を印加する。このとき、ＦＥＴ２１のドレイン電流ＩDS2は、ＩDS2＝ＩREFである。ここで、ＣＰＵ５１は、ピン３３Ｇの電位すなわちＦＥＴ２１のゲート−ソース間電圧ＶGS2を表すデータをＰＣ５０に返信する旨の命令をＬＳＩテスタ３０に送信する。ＬＳＩテスタ３０はその命令に応じて、指定されたデータをＰＣ５０に送信する。ＣＰＵ５１は、ＬＳＩテスタ３０からＶGS2のデータを受信すると、そのデータをメモリ５２あるいはＨＤＤ５３に記憶する（図９：ステップＳ１０２）。
（３）続いてＣＰＵ５１は、メモリ５２あるいはＨＤＤ５３に記憶したＶGS1、ＩOUT2、ＶGS2のデータと、数１０および数１２により、ＶT2およびβ2を算出し（図９：ステップＳ１０３）、算出したデータをＨＤＤ５３に記憶あるいはディスプレイ５４に表示する。
【００２３】
１チップの測定が完了すると、ＣＰＵ５１は、プローブ針４２がＦＥＴ２１のパッドから十分離れるまでステージ１１を下降させ、次の測定対象チップが所定の位置に位置するようにステージ１１を水平方向に移動させ、次の測定対象チップのプローブパッドとプローブ針４２が接触するまでステージ１１を上昇させる旨命令する信号をオートプローバ１０に送信する。続いて上記の（１）〜（３）の処理を行い、次の測定対象チップの測定を行う。このようにして、ウエハ２０面内のチップを順次測定することにより、しきい値電圧ＶTおよび利得定数βのウエハ面内分布を測定することができる。
【００２４】
なお、本実施形態においては、測定原理の項で説明したスイッチ３の機能をＬＳＩテスタ３０内部で実現したが、プローブカード４０上にスイッチを設け、これを切り替えることにより測定を行ってもよい。また、プローブカード４０上の参照ＦＥＴ４１を取り外し可能な構成とし、ＤＵＴに応じてリファレンス用ＦＥＴを取替えてもよい。あるいは、プローブカード４０上に参照ＦＥＴ４１を複数設け、参照ＦＥＴ４１をスイッチで切り替えて使用する構成としてもよい。あるいは、リファレンス用ＦＥＴとして、ＤＵＴであるＦＥＴ２１と同様にウエハ２０上に形成されたＦＥＴを利用してもよい。ウエハ上に形成されたＦＥＴをリファレンス用ＦＥＴとすると、あらかじめリファレンス用ＦＥＴに好適なＦＥＴをウエハ上に作りこんでおくことができるので、プローブカードの構成を簡略化できる。
【００２５】
本実施形態において、プローブカード４０は、ＦＥＴ２１のパッドと接触するプローブ針と、チップ上に形成された回路に接続されたボンディングパッド２２と接触するプローブ針の両方を備えている。従って、ウェハ内の各チップ上の回路の機能試験および電気的特性の測定を行うテストプログラムに、しきい値電圧ＶTおよび利得定数βの測定を行うプログラムを盛り込み、チップ上の回路の試験および測定と併せて、しきい値電圧ＶTおよび利得定数βの測定を行うようにしてもよい。その際、全チップについてしきい値電圧ＶTおよび利得定数βの測定を行う他、次のような態様も考えられる。
（ａ）チップ上の回路の機能試験および電気的特性の測定については全チップについて実施し、しきい値電圧ＶTおよび利得定数βの測定は、所定個数のチップ毎に１チップの割合で実施する。
（ｂ）チップ上の回路の機能試験および電気的特性の測定において、良品と判定されたチップについてしきい値電圧ＶTおよび利得定数βの測定を実施する。
（ｃ）チップ上の回路の機能試験および電気的特性の測定において、不良品と判定されたチップについてしきい値電圧ＶTおよび利得定数βの測定を実施する。
【００２６】
＜第２実施形態＞
続いて、本発明の第２実施形態について図面を参照して説明する。本実施形態では、パッケージに組み込まれた単体ＦＥＴデバイスを２個ずつ測定する態様について説明する。
図１０は、本発明の第２実施形態に係るしきい値電圧測定系２００の構成を示す模式図である。ＦＥＴ６０は本実施形態におけるＤＵＴであり、パッケージと、そのパッケージ内に組み込まれたＦＥＴチップから構成される単体ＦＥＴデバイスである。ＦＥＴ６０は、ＦＥＴのゲート、ソース、ドレインに対応するパッケージピン６１Ｇ、６１Ｓ、６１Ｄを有する。治具７０は、ＦＥＴ６０のパッケージの形状に合わせて設計されたものであり、ＦＥＴ６０を治具７０上の所定の位置にセットすると、端子７１Ｇ、７１Ｓ、７１Ｄがパッケージピン６１Ｇ、６１Ｓ、６１Ｄと導通するようになっている。本実施形態は１回の測定で２個のＤＵＴを測定するものであり、端子７１Ｇ、７１Ｓ、７１Ｄは治具７０上に２組設けられている。以下、図１０中で左側に位置する端子の組に添字１を、右側に位置する端子の組に添字２を付けて区別する。
【００２７】
端子７１Ｓ1と７１Ｓ2は接続されており、接地されている。端子７１Ｇ1と７１Ｇ2は接続されており、この配線上の接続点７２には、スイッチ７３が接続されている。スイッチ７３を図１０中のａ側に切り替えると端子７１Ｇ1および７１Ｇ2と端子７１Ｄ1とが短絡され、図１０中のｂ側に切り替えると端子７１Ｇ1および７１Ｇ2と端子７１Ｄ2とが短絡される。スイッチ７３はＰＣ５０に接続されており、ＰＣ５０から送信される命令に応じてスイッチを切り替えることができる。
【００２８】
ＤＭＭ（Digital Multi Meter）８０およびＤＭＭ８１は、内部で電流源と電圧源とを切り替えられるマルチメータであり、その出力端子はそれぞれ治具７０の端子７１Ｄ1および７１Ｄ2に接続されている。また、ＤＭＭ８０およびＤＭＭ８１は、ＧＰＩＢ等のインターフェースを介してＰＣ５０に接続されており、ＰＣ５０との間で相互にデータの送受信を行うことができ、ＰＣ５０から送信される命令に従って動作する。なお、ＰＣ５０は第１実施形態で説明したものと同一の構成（図７）を有している。ＰＣ５０のＨＤＤ５３には、本実施形態に係るしきい値電圧測定プログラムがインストールされている。
【００２９】
操作者が図示しない測定開始ボタンを押すと、ＰＣ５０のＣＰＵ５１はＨＤＤ５３からしきい値測定プログラムを読み出して実行する。しきい値測定プログラムが開始されると、ＣＰＵ５１は、ＰＣ５０のディスプレイ５４上に、ＤＵＴをセットする旨を操作者に促すメッセージを表示する。操作者は、治具７０にＤＵＴであるＦＥＴ６０を２個（図１０中で左側に位置するＤＵＴに添字１を、右側に位置するＤＵＴに添字２を付けて区別する）セットする。なお、前述の理由によりＦＥＴ６０1およびＦＥＴ６０2は、別ロットのものあるいは異品種のもの等その特性が明らかに異なっていると分かっているものであることが望ましい。操作者はＤＵＴのセットが完了したところでキーボード５５を操作する等の方法により、しきい値測定プログラムの進行をＰＣ５０に指示する。
【００３０】
ＣＰＵ５１は、スイッチ７３を図１０中のａ側に切り替え、ＤＭＭ８０に定電流ＩREFを、ＤＭＭ８１に定電圧ＶOUT2を出力する旨の命令をそれぞれ送信する。このとき、ＦＥＴ６０1のドレイン電流ＩDS1は、ＩDS1＝ＩREFであり、ＦＥＴ６０2のドレイン電流ＩDS2は、ＩDS2＝ＩOUT2である。ここで、ＣＰＵ５１は、ＤＭＭ８０の出力端子の電位すなわちＦＥＴ６０1のゲート−ソース間電圧ＶGS1と、ＤＭＭ８１の出力端子に流れている電流すなわちＦＥＴ６０2のドレイン電流ＩOUT2を表すデータをＰＣ５０に返信する旨の命令をＤＭＭ８０、ＤＭＭ８１にそれぞれ送信する。ＤＭＭ８０、ＤＭＭ８１はその命令に応じて、要求されたデータをＰＣ５０に出力する。ＣＰＵ５１は、ＤＭＭ８０、ＤＭＭ８１からＶGS1とＩOUT2のデータを受信すると、それらのデータをメモリ５２あるいはＨＤＤ５３に記憶する（図９：ステップＳ１０１）。そしてＣＰＵ５１は、スイッチ７３を図１０のｂ側に切り替える旨の命令をスイッチ７３に出力する。その命令によりスイッチ７３は図１０のｂ側に切り替わる。
【００３１】
続いて、ＣＰＵ５１は、ＤＭＭ８１に定電流ＩREFを、ＤＭＭ８０に定電圧ＶOUT1を出力する旨の命令をそれぞれ送信する。このとき、ＦＥＴ６０2のドレイン電流ＩDS2は、ＩDS2＝ＩREFであり、ＦＥＴ６０1のドレイン電流ＩDS1は、ＩDS1＝ＩOUT1である。ここで、ＣＰＵ５１は、ＤＭＭ８１の出力端子の電位すなわちＦＥＴ６０2のゲート−ソース間電圧ＶGS2と、ＤＭＭ８０の出力端子に流れている電流すなわちＦＥＴ６０1のドレイン電流ＩOUT1を表すデータをＰＣ５０に返信する旨の命令をＤＭＭ８０、ＤＭＭ８１にそれぞれ送信する。ＤＭＭ８０、ＤＭＭ８１はその命令に応じて、要求されたデータをＰＣ５０に出力する。ＣＰＵ５１は、ＤＭＭ８０、ＤＭＭ８１からＶGS2とＩOUT1のデータを受信すると、それらのデータをメモリ５２あるいはＨＤＤ５３に記憶する（図９：ステップＳ１０２）。
【００３２】
続いてＣＰＵ５１は、メモリ５２あるいはＨＤＤ５３に記憶したＶGS1、ＩOUT1、ＶGS2、ＩOUT2のデータと、数９〜数１２により、ＶT1、β1、ＶT2、β2を算出し（図９：ステップＳ１０３）、算出したデータをＨＤＤ５３に記憶あるいはディスプレイ５４に表示する。
【００３３】
本実施形態においては、２つのＤＵＴ（ＦＥＴ）を同時に測定するので、前述のように、２つのＦＥＴの特性が同一であるときは、算出されるＶT1、β1、ＶT2、β2が不定となってしまうおそれがある。しかし、仮に２つのＦＥＴの特性が完全に同一であっても、ＦＥＴ６０1にＩREFのドレイン電流を流したときに、ＦＥＴ６０2のドレイン電流ＩOUT2が、ＩOUT2＝ＩREFとなれば、ＦＥＴ６０1とＦＥＴ６０2は正常に動作していると推測できる。なお、しきい値測定プログラムに、算出されたしきい値電圧および利得定数が不定であった場合に上記のようなＤＵＴの正常動作を確認する処理を加えてもよい。
【００３４】
＜他の実施形態＞
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。
上述の実施形態においては、図４あるいは図１０に示されるように、しきい値電圧測定系が複数の装置の集合として構成される態様について説明したが、これらの装置の１部あるいは全部を１つの筐体に収める構成としてもよい。また、メモリ５２あるいはＨＤＤ５３にしきい値電圧の許容最大値および許容最小値を記憶しておき、算出されたしきい値電圧がこの許容最大値および許容最小値で規定される許容範囲内に入っている場合（あるいは逆に許容範囲外の場合）は、ディスプレイ５４にその旨を表示するあるいはスピーカからビープ音を発生させる等の方法により、操作者にＤＵＴのしきい値電圧が許容範囲内にある（あるいは許容範囲外である）ことを報知するようにしてもよい。
【００３５】
また、上述の実施形態において説明したＤＵＴとしては、ＭＯＳＦＥＴ、接合型ＦＥＴ（Junction FET）、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）、ＭＩＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）等のあらゆるＦＥＴに適用可能である。ＭＯＳＦＥＴ以外のＦＥＴに適用する場合には、数２、数３はそれぞれのＦＥＴに対応したものとなる。さらに、本発明はＦＥＴだけでなくバイポーラトランジスタにも適用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明によるしきい値電圧測定方法に係る測定回路を示す図である。
【図２】本発明によるしきい値電圧測定方法を説明する図である。
【図３】本発明によるしきい値電圧測定方法を説明する図である。
【図４】第１実施形態に係るしきい値電圧測定系１００の構成を示す図である。
【図５】ウエハ２０の構造を示す模式図である。
【図６】プローブカード４０の構成を例示する図である。
【図７】ＰＣ５０の構成を示すブロック図である。
【図８】しきい値電圧測定系１００の測定回路を模式的に示した図である。
【図９】本発明のしきい値電圧測定方法に係るフローチャートである。
【図１０】本発明の第２実施形態に係るしきい値電圧測定系２００の構成を示す模式図である。
【図１１】従来のしきい値電圧測定回路に係る回路図である。
【図１２】従来のしきい値電圧測定回路に係る回路図である。
【符号の説明】
【００３７】
１、２…ＦＥＴ、３…スイッチ、４…定電流源、５…定電圧源、６…スイッチ、７…接続点、１０…オートプローバ、１１…ステージ、２０…ウエハ、２１…ＦＥＴ、２２…ボンディングパッド、２５…チップ、３０…ＬＳＩテスタ、３２…マザーボード、４０…プローブカード、４１…参照ＦＥＴ、５０…ＰＣ、５１…ＣＰＵ、５２…メモリ、５３…ＨＤＤ、５４…ディスプレイ、５５…キーボード、５６…ＧＰＩＢインターフェース、６０…ＦＥＴ、７０…治具、７３…スイッチ、８０、８１…ＤＭＭ、１００…しきい値電圧測定系、１０１…トランジスタ、１１１…ｐチャネルＦＥＴ、１１２…ｎチャネルＦＥＴ、１１４…負荷素子、１１５、１１６、１１７…電源、１１８…出力端子、１１９…接続点、２００…しきい値電圧測定系
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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