(57)【要約】【課題】高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部においてコンタクトホールの個数と関係なく均一且つ一定の飽和電流を得ることが可能なフラッシュメモリ素子の高電圧トランジスタを提供する。【解決手段】高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部において、コンタクトホールが形成されるべき位置だけ離隔した距離にゲート電極と平行に形成された高濃度不純物領域を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部において、コンタクトホールが形成されるべき位置だけ離隔した距離にゲート電極と平行に形成された高濃度不純物領域を含む高電圧トランジスタ。
【請求項２】
前記高濃度不純物領域は、その幅がコンタクトホールの幅と同一又はより広く、長さが前記ゲート電極の通るアクティブ領域の幅より同一又はより短い長方形に形成することを特徴とする請求項１記載の高電圧トランジスタ。
【請求項３】
前記低濃度不純物領域は、燐を６０〜７０ｋｅＶ及び３Ｅ１２〜５Ｅ１２ａｔｏｍｓ／ｃｍ２の条件で注入して形成することを特徴とする請求項１記載の高電圧トランジスタ。
【請求項４】
前記高濃度不純物領域は、アーセニックを２０〜３０ｋｅＶ及び２Ｅ１５〜５Ｅ１５ａｔｏｍｓ／ｃｍ２の条件で注入して形成することを特徴とする請求項１記載の高電圧トランジスタ。
【請求項５】
素子分離膜によって定義されたアクティブ領域の半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に形成された低濃度不純物領域と、
前記ゲート電極から一定の距離離隔して前記ゲート電極と平行に形成された高濃度不純物領域と、
前記高濃度不純物領域を含んだ全体構造上に形成された層間絶縁膜と、
前記高濃度不純物領域の一部が底面を成して前記層間絶縁膜に形成されたコンタクトホールと、
前記コンタクトホールに導電物を充填して形成されたコンタクトプラグと、
前記コンタクトプラグに電気的に連連結され、前記層間絶縁膜上に形成された金属配線とを含むことを特徴とする高電圧トランジスタ。
【請求項６】
前記高濃度不純物領域は、前記低濃度不純物領域に取り囲まれ、幅が前記コンタクトホールの幅と同一又はより広く、長さが前記ゲート電極の通るアクティブ領域の幅より同一又はより短い長方形に形成することを特徴とする請求項５記載の高電圧トランジスタ。
【請求項７】
前記低濃度不純物領域は燐を６０〜７０ｋｅＶ及び３Ｅ１２〜５Ｅ１２ａｔｏｍｓ／ｃｍ２の条件で注入して形成することを特徴とする請求項５記載の高電圧トランジスタ。
【請求項８】
前記高濃度不純物領域は、アーセニックを２０〜３０ｋｅＶ及び２Ｅ１５〜５Ｅ１５ａｔｏｍｓ／ｃｍ２の条件で注入して形成することを特徴とする請求項５記載の高電圧トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の高電圧トランジスタに係り、特に、高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなる二重拡散ドレイン(Double Diffused Drain:ＤＤＤ)構造のソース／ドレイン接合部においてコンタクトホールの個数と関係なく均一且つ一定の飽和電流(saturation current)を得ることが可能なフラッシュメモリ素子の高電圧トランジスタに関する。
【背景技術】
【０００２】
半導体メモリ素子は、ＤＲＡＭ(dynamic random access memory)及びＳＲＡＭ(static random access memory)のように、時間経過に伴ってデータを失う揮発性であり且つデータの入出力が速いＲＡＭ製品と、一度データを入力するとその状態を保つことはできるが、データの入・出力が遅いＲＯＭ(Read only memory)製品とに大別される。このようなＲＯＭ製品の中でも、電気的にデータの入・出力が可能なＥＥＰＲＯＭ(electrically erasable and programmable ROM)又はフラッシュメモリに対する需要が増えている。フラッシュメモリ素子は回路ボードから除去せずに高速で電気的消去が可能なＥＥＰＲＯＭの進歩した形であって、メモリセル構造が簡単であって単位メモリ当たり製造コストが低く、データを保存するためのリフレッシュ(refresh)機能が不要であるという利点があるが、データの入・出力速度が数百μｓ〜数ｍｓであって、ＲＡＭ製品の数十ｎｓに比べて著しく遅いという欠点がある。
【０００３】
フラッシュメモリ素子を回路的観点からみれば、それぞれのメモリセルを独立に制御することができるため動作速度が速いが、２セル当たり１つのコンタクトが必要であってセル面積が大きくなるＮＯＲ型と、幾つかのメモリセルを一括りにすることができるため高集積化に有利であるＮＡＮＤ型とに区分することができる。
【０００４】
ＮＡＮＤ型フラッシュメモリ素子は、外部の周辺回路によって動作するセルトランジスタがフローティングされている第１ゲートと、第１ゲートを制御する第２ゲートとが積層された構造を有する。セルのプログラム動作は、Ｆ−Ｎトンネル(Fowler-Nordheim tunneling)又はホット電子注入(hot electron injection)によってチャンネルホット電子の一部がトンネル酸化膜を介して第１ゲートに注入されることにより行われる。このようなプログラム動作を行うために、一般に、バルク基板に０Ｖが印加され、セルアレイのワードラインに提供される第２ゲートに２０Ｖ以上の高電圧が印加される。この際、トンネル酸化膜の両端に１０ＭＶ／ｃｍ以上の電圧が誘起されて電子が基板から第１ゲートに注入される。一方、セルの消去(erase)動作は、第２ゲートに０Ｖを印加し、バルク基板に−２０Ｖを印加して第１ゲートと基板間の電圧差を発生させ、この電圧差によって、第１ゲートに注入された電子を基板に放電させることにより行われる。
【０００５】
従って、ＮＡＮＤ型フラッシュメモリ素子では、セルを駆動させるための外部回路が存在しなければならない。このような回路は、主に２０Ｖ以上の高電圧接合降伏電圧(junction breakdown voltage)を有するトランジスタからなり、このようなトランジスタによって形成された高電圧は、金属のような伝導体からなる電力線に沿って、第２ゲートとして用いられるセルアレイのワードラインに伝達されてセルをプログラムさせる。したがって、前述したように、高電圧接合降伏電圧を形成し、これをワードラインに伝達させるトランジスタを製造する工程が非常に重要である。このようなトランジスタは、通常、高電圧トランジスタと呼ばれており、動作電圧がＶｃｃ程度の低電圧トランジスタとは異なり差別化した領域に形成する。
【０００６】
図１は従来の方法によるＮＡＮＤ型フラッシュメモリ素子の高電圧トランジスタのレイアウト図、図２は図１のII−II’線に沿った高電圧トランジスタの断面図、図３は図１のIII−III’線に沿った高電圧トランジスタの断面図である。
【０００７】
図１、図２及び図３を参照すると、通常の素子分離工程によって半導体基板１１の所定の領域に素子分離膜１２を形成して、セルトランジスタ、高電圧トランジスタ及び低電圧トランジスタなどが形成されるべきアクティブ領域を定義するが、添付図面では、高電圧トランジスタが形成されるべきアクティブ領域のみを示す。チャンネルトランジスタのしきい値電圧(threshold voltage)を最適化させるために不純物イオンを注入することにより、アクティブ領域の半導体基板１１の表面にしきい値電圧調節層が形成される。その結果物上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３上に不純物のドープされたポリシリコンなどの導電物質を蒸着した後、これをフォトエッチング工程でパターニングしてゲート電極１４を形成する。低濃度不純物イオン注入工程でゲート電極１４の両側の半導体基板１１に低濃度不純物領域２０を形成する。低濃度不純物領域２０は半導体基板１１とは異なる導電型の不純物イオンで形成される。低濃度不純物領域２０を含んだ全体構造上に層間絶縁膜１５を形成する。層間絶縁膜１５の一部分をエッチングし、低濃度不純物領域２０の中心部分を露出させるコンタクトホール１６を形成する。低濃度不純物領域２０の中心部分にコンタクトホール１６を形成する理由は、後で形成される高濃度不純物領域とゲート電極１４間の距離及び高濃度不純物領域と素子分離膜１２間の距離を一定の長さ以上に維持させると、接合降伏電圧を増加させることができるためである。その後、プラグマスク(plug mask)工程及びプラグイオン注入工程により、低濃度不純物領域２０より高濃度の不純物イオンをコンタクトホール１６を介して、露出した低濃度不純物領域２０に注入して高濃度不純物領域２１を形成し、これにより高濃度不純物領域２１とこれを取り囲む低濃度不純物領域２０からなるＤＤＤ構造のソース／ドレイン接合部２２１が完成する。高濃度不純物領域２１は低濃度不純物領域２１と同導電型の不純物イオンで形成される。コンタクトホール１６の内部にポリシリコンやタングステン等の導電物を充填してコンタクトプラグ１７を形成する。コンタクトプラグ１７に電気的に連結される金属配線１８を層間絶縁膜１５上に形成する。
【０００８】
一般に、ＮＡＮＤ型フラッシュメモリ素子に用いられる高電圧トランジスタの場合、ソース／ドレイン接合部２２１にコンタクトされる部分が多いほど、すなわちコンタクトホール１６の個数が多いほど、図４に示すように飽和電流が減少する特性をもつ。図４は通常の高電圧トランジスタにおいてコンタクトホールの個数による飽和電流特性を説明するために示したグラフである。ところが、実際ＮＡＮＤ型フラッシュメモリ素子においてページバッファ回路(page buffer circuit)に使用される高電圧トランジスタは、図１に示すように、ソース／ドレイン接合部２２１に１つのコンタクトホール１６のみが形成される。実質的にソース／ドレイン接合部２２１の全体面積は少なくも３つのコンタクトホールを形成することができるが、ページバッファ回路に使用される高電圧トランジスタは金属配線１８が高電圧トランジスタ領域を通るしかないので、他のコンタクトホールを更に形成し難い。このようにソース／ドレイン接合部２２１の中央部分にコンタクトホール１６が１つ形成されているため、ゲート電極１４を通る電流密度は、中央で高く縁部に行くほど低くなる。したがって、ページバッファ回路に使用される高電圧トランジスタは、ゲート電極を通る電流密度が不均一になって一定の飽和電流が得られないうえ、飽和電流の減少によって素子の性能(performance)を弱化させ、設計シミュレーション(simulation)の誤差を誘発させるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明の目的は、高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部においてコンタクトホールの個数と関係なく均一且つ一定の飽和電流を得ることが可能なフラッシュメモリ素子の高電圧トランジスタを提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明の第１側面による高電圧トランジスタは、高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部において、コンタクトホールが形成されるべき位置だけ離隔した距離にゲート電極と平行に形成された高濃度不純物領域を含む。
【００１１】
前記において、高濃度不純物領域は、その幅がコンタクトホールの幅と同一又はより広く、長さがゲート電極の通るアクティブ領域の幅より同一又はより短い長方形に形成される。
【００１２】
また、上記目的を達成するための第２側面による高電圧トランジスタは、素子分離膜によって定義されたアクティブ領域の半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側の半導体基板に形成された低濃度不純物領域と、ゲート電極から一定の距離離隔してゲート電極と平行に形成された高濃度不純物領域と、高濃度不純物領域を含んだ全体構造上に形成された層間絶縁膜と、高濃度不純物領域の一部が底面を成して層間絶縁膜に形成されたコンタクトホールと、コンタクトホールに導電物を充填して形成されたコンタクトプラグと、コンタクトプラグに電気的に連結され、層間絶縁膜上に形成された金属配線を含む。
【００１３】
前記において、高濃度不純物領域は、低濃度不純物領域に取り囲まれ、幅がコンタクトホールの幅と同一又はより広く、長さがゲート電極の通るアクティブ領域の幅より同一又はより短い長方形に形成される。
【発明の効果】
【００１４】
本発明は、抵抗の低い高濃度不純物領域をゲート電極と平行に形成するので、全体的に均一且つ一定の飽和電流を得ることができるため、素子の信頼性及び電気的特性を向上させることができるうえ、既存のプラグマスク工程及びプラグイオン注入工程を省略(skip)することができるため、生産性を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００１６】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における各膜の厚さ又は大きさは説明の便宜上及び明確性のために誇張されることもある。図面上において、同一の符号は同一の要素を意味する。
【００１７】
図５は本発明の実施例に係るＮＡＮＤ型フラッシュメモリ素子の高電圧トランジスタのレイアウト図、図６は図５のVI−VI’線に沿った高電圧トランジスタの断面図、図７は図５のVII−VII’線に沿った高電圧トランジスタの断面図である。
【００１８】
図５、図６及び図７を参照すると、素子分離工程によって半導体基板５１の所定の領域に素子分離膜５２を形成し、セルトランジスタ、高電圧トランジスタ及び低電圧トランジスタなどが形成されるべきアクティブ領域を定義するが、添付図面では、高電圧トランジスタが形成されるべきアクティブ領域のみを示す。チャンネルトランジスタのしきい値電圧を最適化させるために不純物イオンを注入することにより、アクティブ領域の半導体基板５１の表面にしきい値電圧調節層が形成される。その結果物上にゲート絶縁膜５３を形成する。ゲート絶縁膜５３上に不純物のドープされたポリシリコンなどの導電物質を蒸着した後、これをフォトエッチング工程でパターニングしてゲート電極５４を形成する。低濃度不純物イオン注入工程でゲート電極５４の両側の半導体基板５１に低濃度不純物領域６０を形成する。低濃度不純物領域６０は、半導体基板５１とは異なる導電型の不純物イオンで形成される。高電圧トランジスタがＮＭＯＳトランジスタの場合、低濃度不純物領域６０は、Ｎ型不純物として燐(Phosphorous)を６０〜７０ｋｅＶ及び３Ｅ１２〜５Ｅ１２ａｔｏｍｓ／ｃｍ２の条件で注入して形成する。
【００１９】
低濃度不純物領域６０の中心部分、すなわち後続の工程によってコンタクトホールが形成される部分の位置を含み、この位置だけ離隔した距離で幅がコンタクトホールの幅と同一又はより広く、長さがゲート電極５４の通るアクティブ領域の幅より同一又はより短い長方形に、ゲート電極５４と平行に高濃度不純物領域６１を形成し、これにより高濃度不純物領域６１とこれを取り囲む低濃度不純物領域６０とからなり、ＤＤＤ構造のソース／ドレイン接合部６６１が形成される。高濃度不純物領域６１は、低濃度不純物領域６０と同導電型の不純物イオンで形成される。高電圧トランジスタがＮＭＯＳトランジスタの場合、高濃度不純物領域６１はＮ型不純物としてアーセニック(Arsenic)を２０〜３０ｋｅＶ及び２Ｅ１５〜５Ｅ１５ａｔｏｍｓ／ｃｍ２の条件で注入して形成する。高濃度不純物領域６１を、ゲート電極５４から一定の距離離隔した位置にゲート電極５４と平行に形成することは、高濃度不純物領域６１とゲート電極５４間の距離及び高濃度不純物領域６１と素子分離膜５２間の距離を一定の長さ以上に維持させて接合降伏電圧の特性を改善しながら、後続の工程で形成されるのコンタクトホールの個数及び位置と関係なくゲート電極５４の全地域を通る電流密度が均一となるようにするためである。
【００２０】
ソース／ドレイン接合部６６１を含んだ全体構造上に層間絶縁膜５５を形成する。層間絶縁膜５５の一部分をエッチングして高濃度不純物領域６１の一部分を露出させるコンタクトホール５６を形成する。コンタクトホール５６の内部にポリシリコンやタングステンなどの導電物を充填してコンタクトプラグ５７を形成する。コンタクトプラグ５７に電気的に連結される金属配線５８を層間絶縁膜５５上に形成する。
【００２１】
公知の如く、ＮＡＮＤ型フラッシュメモリ素子に用いられる高電圧トランジスタは、ソース／ドレイン接合部にコンタクトされる部分が多いほど飽和電流が減少する特性を持つが、ＮＡＮＤ型フラッシュメモリ素子においてページバッファ回路に使用される高電圧トランジスタは、金属配線が高電圧トランジスタ領域を通るしかないため、ソース／ドレイン接合部に多数のコンタクトホールを形成することができない。この場合に発生する問題を解決するために、上述した本発明は、図５に示すように、高濃度不純物領域６１とこれを取り囲む低濃度不純物領域６０とからなるＤＤＤ構造のソース／ドレイン接合部６６１において、コンタクトホール５６が形成されるべき位置だけ離隔した距離に、コンタクトホール５６の幅と同一又はより広く且つゲート電極５４と平行な長方形に抵抗の低い高濃度不純物領域６１を形成するので、コンタクトホール５６部分に隣接したゲート電極５４を通る電流密度と、コンタクトホール５６を形成することが不可能な部分のゲート電極５４を通る電流密度が均一になり、コンタクトホール５６の個数と関係なく一定の飽和電流を得ることができる。
【図面の簡単な説明】
【００２２】
【図１】従来のＮＡＮＤ型フラッシュメモリ素子の高電圧トランジスタのレイアウト図である。
【図２】図１のII−II’線に沿った高電圧トランジスタの断面図である。
【図３】図１のIII−III’線に沿った高電圧トランジスタの断面図である。
【図４】通常の高電圧トランジスタでコンタクトホールの個数による飽和電流特性を説明するために示したグラフである。
【図５】本発明の実施例に係るＮＡＮＤ型フラッシュメモリ素子の高電圧トランジスタのレイアウト図である。
【図６】図５のVI−VI’線に沿った高電圧トランジスタの断面図である。
【図７】図５のVII−VII’線に沿った高電圧トランジスタの断面図である。
【符号の説明】
【００２３】
１１、５１    半導体基板
１２、５３    素子分離膜
１３、２３    ゲート絶縁膜
１４、２５    ゲート電極
１５、５５    層間絶縁膜
１６、５６    コンタクトホール
１７、５７    コンタクトプラグ
１８、５８    金属配線
２０、６０    低濃度不純物領域
２１、６１    高濃度不純物領域
２２１、６６１    ソース／ドレイン接合部
【図１】
2005150677.tif 000003
【図２】
2005150677.tif 000004
【図３】
2005150677.tif 000005
【図４】
2005150677.tif 000006
【図５】
2005150677.tif 000007
【図６】
2005150677.tif 000008
【図７】
2005150677.tif 000009