(57)【要約】【課題】出力短絡が起こった場合でも、出力段回路のＭＯＳトランジスタが破壊しないＭＯＳ型半導体集積回路を提供すること。【解決手段】レベルシフト回路１０のＰ２のソースと高電圧電源の高電位側３の間に抵抗８を挿入することで、負荷（コンデンサＣ）が短絡した場合にも、この抵抗８による電圧降下でツェナーダイオード２に印加される電圧が低くなり、出力段回路２０のＮ４に流れる電流が抑制され、Ｎ４が破壊することが防止される。【選択図】        図１
2005020142.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタに負荷として接続された第３および第４のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの各ゲートにそれぞれ相補な入力信号を与える手段とを含むレベルシフト回路を有するＭＯＳ型半導体集積回路において、
第５のＭＯＳトランジスタの低電位側と、第６のＭＯＳトランジスタの高電位側とを接続し、第５のＭＯＳトランジスタのゲートと低電位側間に抵抗とツェナーダイオードとを並列に接続し、第６のＭＯＳトランジスタを低電圧制御信号で動作し、第５のＭＯＳトランジスタの低電位側と、第６のＭＯＳトランジスタの高電位側との接続点を出力とし、前記レベルシフト回路の出力信号を受けて動作する出力段回路を有するＭＯＳ型半導体集積回路であって、前記レベルシフト回路を構成し、前記第５のＭＯＳトランジスタのゲートと接続する前記第１もしくは第２のＭＯＳトランジスタの高電位側に抵抗機能を有するものを接続することを特徴とするＭＯＳ型半導体集積回路。
【請求項２】
前記抵抗機能を有するものが、抵抗であることを特徴とする請求項１に記載のＭＯＳ型半導体集積回路。
【請求項３】
前記抵抗機能を有するものが、ｎチャネルＭＯＳＦＥＴのゲートとドレインを接続したものであることを特徴とする請求項１に記載のＭＯＳ型半導体集積回路。
【請求項４】
前記の第５および第６のＭＯＳトランジスタが、ｎチャネルＭＯＳＦＥＴもしくはｎチャネルＩＧＢＴであることを特徴とする請求項１に記載のＭＯＳ型半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、プラズマディスプレイ、蛍光表示管などのドライバ回路に適用される比較的耐圧の高い、レベルシフト回路と出力段回路を有するＭＯＳ型半導体集積回路に関する。
【０００２】
【従来の技術】
図４は、従来のＭＯＳ型半導体集積回路の回路図である（特許文献１参照のこと）。
このＭＯＳ型半導体集積回路は低電圧制御回路３０と、レベルシフト回路１０および出力段回路２０で構成される。低電圧制御回路３０は低圧のロジック回路で構成され、レベルシフト回路１０および出力段回路２０に信号を送信する。以下の説明では、ＮはｎチャネルＭＯＳＦＥＴ、ＰはｐチャネルＭＯＳＦＥＴを示す。
【０００３】
レベルシフト回路１０は、Ｐ１のソースと、Ｐ２のソースが高電圧電源の高電位側３に共通に接続され、Ｐ１のゲートとＰ２のドレイン、Ｐ１のドレインとＰ２のゲートとをそれぞれ接続し、Ｐ１のドレインと、Ｎ１のドレインを接続し、Ｐ２のドレインと、Ｎ２のドレインを接続し、Ｎ１のソースと、Ｎ２のソースを、グランド４と接続する。このレベルシフト回路１０の出力点であるＢ点は、Ｐ２のドレインと、Ｎ２のドレインの接続点である。
出力段回路２０（特許文献１では２１となっている）は、Ｎ３、Ｎ４、抵抗１およびツェナーダイオード２で構成される。Ｎ４のドレインを高電圧電源の高電位側３に接続し、Ｎ４のソースと抵抗１の一方とツェナーダイオード２のアノードとを接続し、この接続点が高電圧出力点５で、ここから高電圧出力が出力される。Ｎ４の基板電位はＮ４のソース電位と同じである。Ｎ４のゲートと抵抗１の他方とツェナーダイオード２のカソードとを接続し、このＮ４のゲートとＮ３のドレインとを接続し、Ｎ３のソースをグランド４に接続する。レベルシフト回路１０の出力点はＢ点であり、このＢ点とＮ４のゲートを接続する。図中の６は高電圧出力端子であり、７は高電圧電源の高電位側端子である。また、Ｎ４は上アーム（ハイサイド）のｎチャネルＭＯＳＦＥＴで、Ｎ３は下アーム（ローサイド）のｎチャネルＭＯＳＦＥＴである。
【０００４】
この回路の動作を説明する。以下の説明で、Ｌとは電位がＬレベルのことで、Ｈは電位がＨレベルのことである。高電圧出力端子６とグランド４の間に負荷（蛍光管など）としてコンデンサＣを接続した場合について説明する。
コンデンサＣが放電され高電圧出力点５がＬの状態にあるとき、レベルシフト回路１０の出力点であるＢ点がＨになると、Ｐ２のドレインからＬの状態にある高電圧出力点５に向かい電流が流れる。この電流と抵抗１の積で電圧降下が発生し、この電圧降下がＮ４のソース・ゲート間電圧として印加され、Ｎ４はオンする。そうすると、Ｎ４を介してコンデンサＣが充電されて高電圧出力点５が電位上昇し、ある期間、到達電圧を保持するために、Ｎ４をオンし続ける。このとき、Ｎ３をオフしておけば、高電圧出力点５はＨとなる。
【０００５】
ここで、ツェナーダイオード２のツェナー電圧を５Ｖ程度に選定すると、Ｎ４のゲート・ソース間の電圧は５Ｖ程度にクランプされて、Ｎ４のソース・ゲート間に高電圧は印加されない。
つぎに、レベルシフト回路１０の出力点であるＢ点がＬになると、Ｎ４はオフする。ここでＮ３をオンすると、コンデンサＣが放電され高電圧出力点５の電位が低下し、放電が終了すると高電圧出力点５はＬに固定される。
【０００６】
【特許文献１】
特開２０００−１６４７３０号公報  図３
【０００７】
【発明が解決しようとする課題】
しかし、Ｎ４がオンして、負荷のコンデンサＣが充電している期間にコンデンサＣ（点線で示す）が短絡すると、高電圧出力点５の電位がグランド４へ落ちる。そうすると、Ｐ２のドレインから抵抗１およびツェナーダイオードを介して高電圧出力点５に向かって流れている電流が増大する。この電流はＰ２を流れるときはＩＤ  であり、抵抗１とツェナーダイオード５を流れるときはＩＲ  とＩＺ  となり、ＩＤ  ＝ＩＲ  ＋ＩＺ  である。この電流が増大するとツェナー電圧ＶＺ  を増大させ、Ｎ４のゲート電圧ＶＧＳを上昇させ、Ｎ４に流れる電流ＩＮ４を増大させる。短絡電流ＩＤ  としては、ＩＲ  ＋ＩＺ  とＩＮ４を合わせた電流である。
【０００８】
通常動作では、Ｎ４に流れる電流ＩＮ４によるコンデンサＣの充電が完了すれば、ＩＮ４は停止するが、コンデンサＣが短絡していると、ＩＮ４は流れ続けるために、Ｎ４が破壊してしまう。
この発明の目的は、前記の課題を解決して、出力段回路の高電圧出力点がグランドに落ちた場合（負荷が短絡した場合）でも、出力段回路のＭＯＳトランジスタが破壊しないＭＯＳ型半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、第１および第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタに負荷（抵抗のようなもの）として接続された第３および第４のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの各ゲートにそれぞれ相補な入力信号を与える手段とを含むレベルシフト回路を有するＭＯＳ型半導体集積回路において、第５のＭＯＳトランジスタの低電位側と、第６のＭＯＳトランジスタの高電位側とを接続し、第５のＭＯＳトランジスタのゲートと低電位側間に抵抗とツェナーダイオードとを並列に接続し、第６のＭＯＳトランジスタを低電圧制御信号で動作し、第５のＭＯＳトランジスタの低電位側と、第６のＭＯＳトランジスタの高電位側との接続点を出力とし、前記レベルシフト回路の出力信号を受けて動作する出力段回路を有するＭＯＳ型半導体集積回路であって、前記レベルシフト回路を構成し、前記第５のＭＯＳトランジスタのゲートと接続する前記第１もしくは第２のＭＯＳトランジスタの高電位側に抵抗機能を有するものを接続する構成とする。
【００１０】
また、前記抵抗機能を有するものが、抵抗であるとよい。
また、前記抵抗機能を有するものが、ｎチャネルＭＯＳＦＥＴのゲートとドレインを接続したものであるとよい。
また、前記の第５および第６のＭＯＳトランジスタが、ｎチャネルＭＯＳＦＥＴもしくはｎチャネルＩＧＢＴであるとよい。
〔作用〕
レベルシフト回路のハイサイド側のＭＯＳトランジスタと高電圧電源の高電位側との間に抵抗機能を有するものを接続することで、出力短絡時に出力段回路のハイサイド側のＭＯＳトランジスタのドレイン電流を抑制することができる。そのメカニズムを図４と図５を用いて説明する。後述する図１のように、高電圧電源の高電位側３とＰ２の間に抵抗８を接続する。図５の丸に入った番号は現象が起こる順番である。
【００１１】
コンデンサＣが短絡すると、抵抗８を通る電流ＩＲ  が増大し、電圧降下ＶＲ  が大きくなる（図５（ａ））。
電圧降下ＶＲ  が大きくなると、Ｐ２に印加される電圧（ドレイン電圧ＶＤＳ）が低下する。ＶＤＳが低下すると、Ｐ２に流れる電流ＩＤ  が減少する（図５（ｂ））。
Ｐ２に流れる電流ＩＤ  が減少すると、ツェナーダイオードに流れる電流（ツェナー電流ＩＺ  が減少し、ツェナーダイオードに印加される電圧（ツェナー電圧ＶＺ  ）が減少する。
【００１２】
ツェナー電圧ＶＺ  が減少すると、Ｎ４のゲート電圧ＶＧＳが低下して、Ｎ４に流れる電流ＩＮ４が減少する。
Ｎ４に流れる電流ＩＮ４を減少させることで、Ｎ４の破壊を防止することができる。
【００１３】
【発明の実施の形態】
図１は、この発明の第１実施例のＭＯＳ型半導体集積回路の回路図である。従来回路と同一箇所には同一符号を付した。
このＭＯＳ型半導体集積回路は低電圧制御回路３０と、レベルシフト回路１０および出力段回路５０で構成される。低電圧制御回路３０は低圧のロジック回路で構成され、レベルシフト回路１０および出力段回路５０に信号を送信する。以下の説明では、ＮはｎチャネルＭＯＳＦＥＴ、ＰはｐチャネルＭＯＳＦＥＴを示す。
【００１４】
レベルシフト回路１０は、Ｐ１のソースと、抵抗８の一端が高電圧電源の高電位側３に共通に接続され、抵抗８の他端がＰ２のソースと接続し、Ｐ１の互いのゲートとＰ２のドレイン、Ｐ１のドレインとＰ２のゲートをそれぞれ接続し、Ｐ１のドレインとＮ１のドレインとを接続し、Ｐ２のドレインとＮ２のドレインを接続し、Ｎ１のソースとＮ２のソースをグランド４と接続する。このレベルシフト回路１０の出力点であるＢ点は、Ｐ２のドレインと、Ｎ２のドレインの接続点である。
出力段回路２０は、Ｎ３、Ｎ４、抵抗１およびツェナーダイオード２で構成される。Ｎ４のドレインを高電圧電源の高電位側３に接続し、Ｎ４のソースと抵抗１の一方とツェナーダイオード２のアノードとを接続し、この接続点が高電圧出力点５で、ここから高電圧出力が出力される。Ｎ４の基板電位はＮ４のソース電位と同じである。Ｎ４のゲートと抵抗１の他方とツェナーダイオード２のカソードとを接続し、このＮ４のゲートとＮ３のドレインとを接続し、Ｎ３のソースをグランド４に接続する。レベルシフト回路１０の出力点はＢ点であり、このＢ点とＮ４のゲートとを接続する。図中の６は高電圧出力端子であり、７は高電圧電源の高電位側端子である。また、Ｎ４は上アームのｎチャネルＭＯＳＦＥＴで、Ｎ３は下アームのｎチャネルＭＯＳＦＥＴである。尚、前記の抵抗８を接続した点が図４と異なる。
【００１５】
この回路の動作を説明する。この回路動作は図４で説明した内容と殆ど同じであり、また動作の要点については作用の項ですでに述べているが、ここで説明を再度繰り返すこととする。また、以下の説明で、高電圧出力端子６とグランド４の間にコンデンサＣ（蛍光管を模擬する）を接続した場合についての説明である。
コンデンサＣが放電され高電圧出力点５がＬの状態にあるとき、レベルシフト回路１０の出力点であるＢ点がＨになると、抵抗８を経由しＰ２のドレインからＬの状態にある高電圧出力点５に向かい電流が流れる。この電流と抵抗１の積で電圧降下が発生し、この電圧降下がＮ４のソース・ゲート間電圧として印加され、Ｎ４はオンする。そうすると、Ｎ４を介してコンデンサＣが充電されて高電圧出力点５が電位上昇し、ある期間、到達電圧を保持するために、Ｎ４をオンし続ける。このとき、Ｎ３をオフしておけば、高電圧出力点５はＨとなる。
【００１６】
ここで、ツェナーダイオード２のツェナー電圧を５Ｖ程度に選定すると、Ｎ４のゲート・ソース間の電圧は５Ｖ程度にクランプされて、Ｎ４のソース・ゲート間に高電圧は印加されない。
つぎに、レベルシフト回路１０の出力点であるＢ点がＬになると、Ｎ４はオフする。ここでＮ３をオンすると、コンデンサＣが放電され高電圧出力点５の電位が低下し、放電が終了すると高電圧出力点５はＬに固定される。
ここで、Ｎ４がオンして、負荷のコンデンサＣが充電している期間にコンデンサＣが短絡した場合を説明する。コンデンサＣが短絡すると、抵抗８を経由してＰ２のドレインから抵抗１およびツェナーダイオード２を介して短絡状態のコンデンサＣに流れる電流が増大するが、抵抗８があるために、その電流は抑制されて、ツェナー電圧は抑制される。そのため、Ｎ４のゲート電圧の上昇が抑制され、Ｎ４に流れる電流の増大は小さく抑えられる。その結果、コンデンサＣが短絡した場合でも、Ｎ４の破壊は防止される。
【００１７】
図２に、この発明の第２実施例のＭＯＳ型半導体集積回路の回路図である。
図１との違いは、抵抗８の代わりに抵抗機能を有するもの９（点線で示す）としてｎチャネルＭＯＳＦＥＴであるＮ５を用いている点である。このＮ５のゲートとドレインを接続して抵抗機能を持たせることにより、図１と同様の効果を得ることができる。また、負荷としてコンデンサＣを用いて説明したが、別にコンデンサＣである必要はなく、Ｎ４がオンしている期間に高電圧出力端子６がグランドに落ちる場合（出力短絡／負荷短絡した場合）に、抵抗８や抵抗機能を有するもの９を挿入することでＮ４の破壊を防止することができる。
【００１８】
尚、抵抗機能を有するもの９として、Ｎ５のソースに抵抗を直列に接続した回路を用いても構わない。また、前記のＮ３、Ｎ４をＭＯＳＦＥＴより大きな電流が流せるＩＧＢＴに代えた場合も同様の効果が得られることは勿論である。
図３に、この発明の第３実施例のＭＯＳ型半導体集積回路の回路図である。
図１の低電圧制御回路３０を具体的に示した例であり、一つの入力信号ＩＮで各Ｎ１、Ｎ２、Ｎ３が制御できる制御回路４０を示す。入力信号ＩＮをＮ１のゲートに入力し、また、同時にこの信号インバータ回路ＩＮＶに入力して反転し、Ｎ２とＮ３に入力することで図１のＭＯＳ型半導体集積回路と同様の動作させることができる。
【００１９】
【発明の効果】
この発明によれば、レベルシフト回路を構成する高電圧電源の高電位側と接続するＭＯＳトランジスタと高電圧電源の高電位側の間に抵抗機能を有するもの（抵抗やｎチャネルＭＯＳＦＥＴなど）を接続することで、出力短絡（負荷短絡）が生じた場合でも、出力段回路のＭＯＳトランジスタのゲート電圧を低下させて、ＭＯＳトランジスタに流れる短絡電流を抑制し、ＭＯＳトランジスタが破壊することを防止することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例のＭＯＳ型半導体集積回路図
【図２】この発明の第２実施例のＭＯＳ型半導体集積回路図
【図３】この発明の第３実施例のＭＯＳ型半導体集積回路図
【図４】従来のＭＯＳ型半導体集積回路図
【図５】本発明のＭＯＳ型半導体集積回路図の動作を説明する図
【符号の説明】
１、８  抵抗
２    ツェナーダイオード
３    高電圧電源の高電位側
４    グランド（アース）
５    高電圧出力点
６    高電圧出力端子
７    高電圧電源の高電位側端子
１０    レベルシフト回路
２０    出力段回路
２１    出力段回路
３０    低電圧制御回路
４０    制御回路
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５    ｎチャネルＭＯＳＦＥＴ
Ｐ１、Ｐ２、Ｐ３、Ｐ４          ｐチャネルＭＯＳＦＥＴ
Ｃ    コンデンサ（負荷）
ＩＮＶ  インバータ回路
【図１】
2005020142.tif 000003
【図２】
2005020142.tif 000004
【図３】
2005020142.tif 000005
【図４】
2005020142.tif 000006
【図５】
2005020142.tif 000007