(57)【要約】  【課題】  新しい構造のチャネル領域を形成することにより、移動度の向上、駆動電流の増大、低消費電力化が可能な新しい構造の電界効果トランジスタを提供し、さらにその製造方法を提供する。  【解決手段】  本発明に係る電界効果トランジスタは、基板上に形成され、ゲート電極とソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域の間のチャネル領域と、前記チャネル領域を移動するキャリアの移動経路が少なくとも２通り以上有する電界効果トランジスタにおいて、前記チャネル領域が網目状構造であることを特徴とする電界効果トランジスタである。  【選択図】  図１
2005093664.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、ゲート電極とソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域の間のチャネル領域と、前記チャネル領域を移動するキャリアの移動経路が少なくとも２通り以上有する電界効果トランジスタにおいて、前記チャネル領域が網目状構造であることを特徴とする電界効果トランジスタ。
【請求項２】
網目状構造を有する前記チャネル領域の表面に形成された絶縁膜がゲート絶縁膜であり、前記ゲート絶縁膜の表面に前記チャネル領域を囲むように前記ゲート電極が配置されていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
網目状構造を形成する網目状骨格の太さがナノメートルサイズであることを特徴とする請求項１および２に記載の電界効果トランジスタ。
【請求項４】
前記チャネル領域が多孔質シリコンであることを特徴とする請求項１から３に記載の電界効果トランジスタ。
【請求項５】
前記基板の主面が（１００）面であることを特徴とする請求項１から４に記載の電界効果トランジスタ。
【請求項６】
前記基板上に形成されたエピタキシャル層を多孔質化させる工程を有することを特徴とする請求項１から５に記載の電界効果トランジスタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタに関し、特にキャリアが移動する経路が複数本ある電界効果トランジスタに関し、またＣＭＯＳ（Complementary Metal Oxide Semiconductor）化が可能である電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
さらなる半導体デバイスの高性能化のために電界効果トランジスタの高速化、微細化、低消費電力化への工夫が数多く行われてきた。しかし、高密度集積化や駆動電流の増加を目的とした微細化は、単純な構成のＭＯＳ型電界効果トランジスタでは微細加工技術の限界と、ゲート長が短くなることによるショートチャネル効果により、非常に困難であった。よってこれまでの電界効果トランジスタの構造をもとに新たな物質設計を用いても、高速化や低消費電力化の向上が困難であったため、新たな構造を有する電界効果トランジスタが提案する必要があった。
【０００３】
駆動電流や高速化、低消費電力化を図るためにはキャリアの移動度の向上が望ましく、近年では新たなデバイス構造としてキャリアの移動を制御するチャネル領域の工夫が行われている。
【０００４】
キャリアの移動度に大きく影響をもたらしているのが、チャネル領域でのキャリアの散乱（格子散乱や不純物散乱等）である。そのため、散乱をできるだけ抑えるようなチャネル領域の工夫を行い、キャリアの動きを限定させ、移動度の向上を図る構造が必要である。例えば特許文献１がある。
【特許文献１】特開平１０−９３１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようにチャネル領域の構造を変化させることにより、キャリアの制御が行われているが、オフ時のリーク電流の恐れ、それによるデバイス動作の不安定性があった。本発明の目的は、新しい構造のチャネル領域を形成することにより、移動度の向上、駆動電流の増大、低消費電力化が可能な新しい構造の電界効果トランジスタを提供し、さらにその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の電界効果トランジスタは、以下に記す特徴を有する。
【０００７】
基板上に形成され、ゲート電極とソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域の間のチャネル領域と、前記チャネル領域を移動するキャリアの移動経路が少なくとも２通り以上有する電界効果トランジスタにおいて、前記チャネル領域が網目状構造であり、前記チャネル領域の表面に形成された絶縁膜がゲート絶縁膜であり、さらに前記ゲート絶縁膜の表面に前記ゲート電極が前記チャネル領域を囲むように配置されていることを特徴とする。特に、網目状構造を形成する網目状骨格の太さがナノメートルサイズであることを特徴とする場合に好ましい効果が得られる。
【０００８】
また本発明の電界効果トランジスタにおいて、前記チャネル領域が多孔質シリコンからなる多孔質体であることを特徴とし、さらに前記基板の主面が(１００)面であることを特徴とする。
【０００９】
また、上記目的を解決するために本発明の電界効果トランジスタの製造方法は、前記基板上に形成されたエピタキシャル層を多孔質化させる工程を有することを特徴とする。
【発明の効果】
【００１０】
本発明の電界効果トランジスタによれば、キャリアの散乱を低減することによる、移動度の向上と、さらには、駆動電流の増大とチャネル領域での電流損失、発熱を抑えることができる。よって、性能が向上した電界効果トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下に本発明に係る実施の形態について説明する。
【００１２】
図１は本発明に係る電界効果トランジスタの例である。図１−１中に示す、Ａ−Ａ‘の線で切断した断面図を図１−Ａに示し、図１−１中に示す、Ｂ−Ｂ’の線で切断した断面図を図１−Ｂに示す。図１−１および図１−Ａおよび図１−Ｂに示す電界効果トランジスタは、基板１の表面上に基板１にエピタキシャル成長しているソース層およびドレイン層となるシリコン層１１と、基板１にエピタキシャル成長をしたシリコンを多孔質化されることによって網目状構造となるチャネル領域１２と、チャネル領域１２の表面上に形成されている絶縁膜２１を囲むように電極２２が設けられている。電極２２をゲート電極とすると電極２２が囲んでいる絶縁膜２１がゲート絶縁膜となり、シリコン層１１がソース層およびドレイン層であるので、網目状構造を有しているチャネル領域１２をキャリアは移動する。
【００１３】
チャネル領域１２の網目状構造を形成する骨格部の幅は数十から数百ナノメートルであるので、キャリアの移動方向は三次元的な動きから低次元化される。キャリアの移動方向の低次元化により、キャリア同士の衝突による散乱の低減と、キャリア移動領域の減少により領域中の不純物は減少し、不純物散乱の低減によりキャリア散乱が低減し、移動度が向上する。
【００１４】
また、チャネル領域１２は網目状構造でありその周囲をゲート電極となる電極２２で覆われている構造であるので、キャリアの移動経路は１通りには決まらず、ソース層とドレイン層の間をつなぐ可能な限りの移動経路をとる。よって、キャリアの移動経路は１通りではなく、２通り以上の複数通りである。つまりゲートの数が複数となったのと同意であるので、ゲートの数が増加した分だけ供給される電流も多くなり、その分だけ性能も向上する。また一方、電流が同じであればチャネル１つあたりの電流が減るので、損失と発熱を抑えることができる。
【００１５】
チャネル領域１２の網目状構造は多孔質シリコンを利用するとよい。
【００１６】
多孔質シリコンはフッ化水素溶液中での電気化学的な方法を用いて得ることができ、ＨＦ濃度や電流密度を制御することにより多孔質シリコンの細孔部分の大きさや骨格部の幅等を決定することができ、条件によっては骨格部の幅を数十〜数ナノメートルの大きさを得ることができる。よって、通常のリソグラフィー技術による微細化よりもさらに微細化させることができる。
【００１７】
また、細孔は[１００]方向に選択的に進行する傾向がある。基板１の主面を(１００)面とすることにより、基板１の表面上にエピタキシャル成長したシリコンは図２に示すように、基板１と垂直な方向に(０１０)面および（００１）面が現れるので、基板１と平行方向が[０１０]方向および[００１]方向となる。よって、基板１と平行および垂直な面に細孔が発生し、さらに進行させることにより、複雑な網目状構造となる。また、フッ化水溶液中だけでなく、フッ化水素と硝酸の混合液中でも得ることが可能である。
【００１８】
以下に本発明の電界効果トランジスタの製造方法について説明する
図３は本発明に係る電界効果トランジスタの各製造工程における断面図および上面図である。
【００１９】
（ｂ−１）および(ｂ−２)に示すように、（ａ−１）および（ａ−２）に示される基板に各電界効果トランジスタ素子を分離するための素子分離体を形成する。
【００２０】
素子分離体は酸化物、窒化物、炭化物が好ましく、基板の一部を酸化、窒化、炭化させることで形成させる方法、基板に溝を作り、溝に酸化物、窒化物、炭化物を堆積または溝表面に酸化物、窒化物、炭化物を形成させる方法がより好ましい。酸化物としては酸化シリコン、酸化アルミニウム、酸化チタン、酸化マグネシウム、酸化ハフニウム等が適用することができ、窒化物としては、窒化アルミニウム、窒化ホウ素、窒化シリコン等が適用でき、炭化物としては炭化シリコン、炭化ジルコニウム、炭化チタン等が適用できる。
【００２１】
次の工程は（ｃ−１）および（ｃ−２）に示すように、素子分離体が形成されていない基板表面上に、ソース層およびドレイン層およびチャネル領域となるシリコン層をエピタキシャル成長させる。エピタキシャル成長させる方法はＣＶＤ法、ＭＢＥ法、レーザーアブレーション法、スパッタ法、真空蒸着法がある。特にＣＶＤ法がシリコン中の不純物濃度の均一性や制御性、良質なエピタキシャル成長した薄膜が大面積に形成することが可能であるためより好ましい方法である。
【００２２】
次の工程は（ｄ−１）および(ｄ−２)に示すように、後に多孔質シリコンを形成させる際に、マスクとなる窒化シリコン膜を堆積させ、リソグラフィー技術を用いてマスクを形成し、後に多孔質化させるシリコン層の表面が露出するような形状にエッチング法を用いて形成させ、窒化シリコン層をエッチングすることにより、後に多孔質化させるシリコン層を露出させる。マスクとしてはレジスト、酸化物、窒化物、炭化物、金属、カーボンナノチューブ等が適用することができるが、エッチングに用いられる気体や液体から、マスクと接する材料表面をエッチングされないように保護することが可能な材料であればこれらに限られたことではない。
【００２３】
次の工程は（ｅ−１）および（ｅ−２）に示すように、チャネル領域を電気化学的な方法（例えば陽極化成のように電気分解のときに電極で起こる反応を利用し、電流を流すことで溶液中にある電極材料と溶液間で起こる酸化還元反応を使用した方法）を用いて露出したシリコン層を多孔質化させる。これについては、図４を用いて後述する。
【００２４】
次の工程は（ｆ−１）および（ｆ−２）に示すように、前工程でマスクとして使用した窒化シリコン膜を除去した後、露出したシリコン表面に絶縁膜を形成させる。絶縁膜としては素子分離体を形成させるために用いた材料と同様の材料が適用できる。また、形成方法としては熱処理やＣＶＤ法が有効である。
【００２５】
次の工程は（ｇ−１）および(ｇ−２)に示すように、ゲート電極となる伝導体を成膜する。多孔質シリコンより形成されているチャネル領域は、細孔部分が連続孔となっているので電極材料はチャネル領域全体に堆積され、前工程で形成させた絶縁膜の表面上に形成される。電極となる伝導体としては、抵抗値ができるだけ低く、シリコンとの密着性のよい材料、またはセルフアラインゲート形成に用い得ることのできる高融点材料であることが好ましく、ポリシリコン、シリサイド、金属、窒化物等が適用できる。例えばシリサイドとしてタングステンシリサイド、モリブデンシリサイド、タンタルシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等が適用でき、金属では、タングステン、モリブデン、タンタル、チタン、ジルコニウム、ハフニウム、白金、イリジウム等が適用でき、窒化物として窒化タンタル、窒化タングステン等が適用できる。
【００２６】
次の工程は（ｈ−１）および（ｈ−２）に示すように、ゲート電極をリソグラフィー技術を用いて形成させる。ゲート電極となり得る幅は多孔質化したシリコンの領域幅よりも狭くすることで、ゲート電極とソース層およびドレイン層は接触することなく配置される。
【００２７】
これにより、チャネル領域の多孔質シリコンと絶縁膜を介して配置されたゲート電極とソース層とドレイン層を有するＭＯＳ型電界効果トランジスタを得ることができる。
【００２８】
また、本発明の電界効果トランジスタにおいて、ソース層およびドレイン層に一導電型を示すイオン注入を行うことで、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを形成させることができる。また、あらかじめ基板に高濃度の不純物ウェルを形成させておくことで、リーク電流を抑えることが可能である。また、１つの基板上にｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを形成させることにより、本発明の電界効果トランジスタを用いたＣＭＯＳを得ることができる。
【実施例１】
【００２９】
以下に本発明の実施例について説明する。
【００３０】
基板は（１００）面が主面である単結晶シリコン基板であり、素子分離体には酸化シリコンを熱酸化により基板面に形成し（図３の（ｂ−１）および（ｂ−２）を参照）、基板上にＣＶＤ法にてエピタキシャル成長させたシリコン層を形成した（図３の（ｃ−１）および（ｃ−２）を参照）。チャネル領域は陽極酸化を用いた多孔質シリコンから形成した。
【００３１】
この陽極酸化は図４に示すように、アルミニウムを基板１の裏面に堆積する（図３の（ｅ−１）を参照）ことで陽極電極４１とし、５０％濃度のフッ化水素溶液４４中に、６０秒間、電流密度を１００ｍＡ／ｃｍ2とした。その後約１０００℃で熱処理を行った。チャネル領域の骨格部の太さは１０〜４０ｎｍであり、平均細孔直径は８０ｎｍ以下であった。
【００３２】
その後、７５０℃、３分間、熱処理を行うことで表面酸化を行い、約５ｎｍの酸化膜を形成した（図３の（ｆ−１）および（ｆ−２）を参照）。その後、ポリシリコンをＣＶＤ法を用いて堆積させ（図３の（ｇ−１）および（ｇ−２）を参照）、フォトリソグラフィーを用いてレジストをマスクとしたパターニングを行い、ドライエッチング法にてエッチングを行い、電界効果トランジスタ素子を作製した。
【００３３】
また、電界効果トランジスタを作製する際、ソース層およびドレイン層は不純物として硼素イオンをイオン注入したｐ型シリコン層であり、アルミニウムを配線とし、ｐチャネル型電界効果トランジスタを作製した。
【００３４】
また同じ基板上に不純物としてリンを用いたｎ型のソース層およびドレイン層を形成したｎチャネル型電界効果トランジスタを同様の方法を用いて同時に作製した。
【００３５】
作製したｐチャネル型、ｎチャネル型を用いてＣＭＯＳ型電界効果トランジスタを作製した。
【００３６】
本発明を用いて作製したＭＯＳ型電界効果トランジスタの特性はゲート電圧のオーバードライブが０．３Ｖのとき、駆動電流が７５μＡ／μｍ程度であり、相互コンダクタンスが５００μＳ／μｍ程度であり、非常に高性能な特性を得ることができた。また、移動度は３００ｃｍ2／Ｖｓ程度であり、非常に高い移動度を得ることができた。これらの特性はゲート長が０．１μｍである通常の電界効果トランジスタの特性に比べ、２〜３倍以上の特性であり、高性能な電界効果トランジスタを得ることできた。
【産業上の利用可能性】
【００３７】
本発明にかかる電界効果トランジスタは、高い駆動力を有し、集積回路用素子として有用である。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る電界効果トランジスタを示す図
【図２】結構学的各面方位を示す図
【図３】本発明に係る電界効果トランジスタの製造工程の断面図および平面図
【図４】本発明に係るチャネル領域を形成させる陽極酸化のために用いられる装置を示す図
【符号の説明】
【００３９】
１  基板
１１  シリコン層
１２  チャネル層
２１  絶縁膜
２２  電極
３１  細孔
４１  陽極電極
４２  陰極電極
４３  反応容器
４４  反応溶液
【図１】
2005093664.tif 000003
【図２】
2005093664.tif 000004
【図３】
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【図４】
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