(57)【要約】【課題】中電力から大電力の高周波信号を従来に比してより低歪みで切り替え可能とする。【解決手段】第１の単位スイッチ１０１は、第１及び第２のＦＥＴ１１，１２の直列接続により、また、第２の単位スイッチ１０２は、第３及び第４のＦＥＴ１３，１４の直列接続により、それぞれ構成されており、各ＦＥＴ１１〜１４のドレイン・ソース間には、高抵抗器２８、２９、３０、３１がそれぞれ接続されて、各々のＦＥＴ１１〜１４の動作が均等となり、中電力から大電力の高周波信号を従来に比してより低歪みで切り替え可能となっている。【選択図】図１
2005323030.tif 000002
【特許請求の範囲】
【請求項１】
複数の電界効果トランジスタの直列接続からなる単位スイッチが複数設けられて、前記複数の単位スイッチの導通、非導通を制御することにより所望する入出力端子間における高周波信号の伝搬を可能とするよう構成されてなるスイッチ半導体集積回路において、
前記複数の電界効果トランジスタの各々のドレイン・ソース端子間に抵抗器を接続し、非導通状態の前記電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に印加する電圧を同一とすることを特徴とするスイッチ半導体集積回路。
【請求項２】
前記複数の電界効果トランジスタの内、一部の電界効果トランジスタのドレイン・ソース間に抵抗器を接続し、非導通状態の前記電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に印加する電圧を同一とすることを特徴とする請求項１記載のスイッチ半導体集積回路。
【請求項３】
電源端子と各々の入出力端子とがバイアス抵抗器を介して接続されてなることを特徴とする請求項１又は請求項２記載のスイッチ半導体集積回路。
【請求項４】
電源端子は、一つのバイアス抵抗器を介して、前記入出力端子のいずれか一つに接続されてなることを特徴とする請求項１記載のスイッチ半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の切り替えを行うスイッチ半導体集積回路に係り、特に、中電力から大電力の高周波信号の切り替えにおける歪みの低減を図ったものに関する。
【背景技術】
【０００２】
高周波信号を扱う携帯電話機や移動体無線通信などの装置では、高周波信号の切り替えを行うために、ＧａＡｓ化合物半導体による電界効果トランジスタであるMES FETやHJFET等を用いたスイッチ半導体集積回路が使用されている。このようなスイッチ半導体集積回路としては、例えば、特許文献１等に開示されたものがある。
一方、近年、携帯電話機などの携帯端末においては、送信信号の品質改善や受信感度向上の為、比較的高い電力を切り替えるスイッチ半導体集積回路においても、高いレベルの低歪特性が要求されつつある。
【０００３】
スイッチ半導体集積回路から発生する歪特性を改善するには、スイッチ半導体集積回路において切り替えることのできる最大電力を大きくし、パワー能力に余裕を持たせれば良い。通常、ＦＥＴを用いて高周波信号の切り替えを行うためには、ＦＥＴのドレインとソースを同電位に固定し、ゲートをドレイン、ソースと同電位にすることで高周波信号を通過させるオン状態と、ゲートへドレイン、ソース電圧に対してＦＥＴのピンチオフ電圧Ｖｐ以上の逆方向電圧を印加することにより高周波信号の通過を遮断するオフ状態とを使い分けることで可能となる。
ところで、このようなスイッチ半導体集積回路において扱うことのできる最大電力は、一般に下記する式１により表すことができる。
【０００４】
Ｐmax＝２｛ｎ（Ｖｐ−Ｖｇｓ(off)）｝２／Ｚｏ・・・（式１）
【０００５】
かかる式１において、ｎは直列に接続されたＦＥＴの数、ＶｐはＦＥＴのピンチオフ電圧、Ｖｇｓ(off)はオフ状態のＦＥＴのゲートに印加されるバイアス電圧、Ｚｏは系の特性インピーダンスである。
かかる式１によれば、スイッチ半導体集積回路において扱うことのできる電力を上昇させるためには、直列に接続するＦＥＴの数を増やすか、Ｖｐの浅いＦＥＴを用いるか、バイアス電圧を大きくするか、これらいずれかを選択するか、或いは、これらの任意な組み合わせを行えば良いことが理解できる。
【０００６】
ところで、ＦＥＴのＶｐは製造工程で使用するプロセスにより決まり、任意に大きく変化させることはできない。また、動作電圧についても、携帯端末での使用を想定すると、電池駆動となるため３Ｖ程度であり大きな電圧とすることは不可能である。そのため、直列に接続するＦＥＴの数ｎを増やすことでスイッチ半導体集積回路のパワーハンドリング能力の向上に対処するのが一般的である。
図８には、このようなスイッチ半導体集積回路の従来回路例が示されており、以下、同図を参照しつつこの従来回路について説明する。
この従来回路は、２つの単位スイッチの組み合わせによるＳＰＤＴ(Single Pole Dual Throw)スイッチが構成されてなるもので、それぞれの単位スイッチ２０１，２０２は、いずれも２つのシングルゲートＦＥＴＱ１，Ｑ２、Ｑ３，Ｑ４が直列接続されて構成されたものとなっている。
【０００７】
２つの単位スイッチ２０１，２０２は、直列接続された構成となっており、その接続点に第１の入出力端子４１が、一方の単位スイッチ２０１の他端側に第２の入出力端子４２が、他方の単位スイッチ２０２の他端側に第３の入出力端子４３が、それぞれ設けられている。
また、ＦＥＴＱ１のゲートはゲート抵抗器Ｒ１を介して，ＦＥＴＱ２のゲートはゲート抵抗器Ｒ２を介して、共に第１の制御信号入力端子４４に接続される一方、ＦＥＴＱ３のゲートはゲート抵抗器Ｒ３を介して、ＦＥＴＱ４のゲートはゲート抵抗器Ｒ４を介して、共に第２の制御信号入力端子４５に接続されている。
さらに、ＦＥＴＱ１と第２の入出力端子４２との接続点はバイアス抵抗器Ｒ５を介して、また、ＦＥＴＱ２，Ｑ３と第１の入出力端子４１との接続点はバイアス抵抗器Ｒ６を介して、さらに、ＦＥＴＱ４と第３の入出力端子４３との接続点はバイアス抵抗器Ｒ７を介して、共に電源端子４６に接続されたものとなっている。
【０００８】
かかる構成において、例えば、第１の制御信号入力端子４４へ電源端子４６に印加される電圧Ｖ１と同一の電位を印加する一方、第２の制御信号入力端子４５をグランド電位とした場合には、ＦＥＴＱ１，Ｑ２がオン状態となり、ＦＥＴＱ３，Ｑ４はオフ状態となる。その結果、第１の入出力端子４１から入力された高周波信号は、ＦＥＴＱ１，Ｑ２を通過して第２の入出力端子４２に出力される一方、ＦＥＴＱ３，Ｑ４のオフ状態により高周波信号は遮断され、第１の入出力端子４１と第３の入出力端子４３間は分離された状態となる。
かかる従来回路においては、先の式１で決定される電力よりも充分に低い電力が入力された場合には、スイッチ半導体集積回路を介して出力される高周波信号は歪みの少ない状態で出力されることとなる。
【０００９】
【特許文献１】特開２００２−１６４７７２号公報（第４−５頁、図１及び図２）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、上述のような従来回路における動作は、回路を構成する各々の素子が均等に動作していることが前提条件となる。すなわち、同等の機能を果たす素子には、均等に電流が流れ、電圧が印加されている必要があり、極端にそのバランスが崩れた場合には、その不均衡が原因で歪みが生ずることとなる。このような点に鑑みて従来回路を再検討すれば、従来回路では次述するように高周波電圧の印加状態が単位スイッチを構成するオフ状態にあるＦＥＴにおいて異なるという問題点がある。
すなわち、スイッチ半導体集積回路において、オフ状態のＦＥＴに印加される高周波電圧は、ＦＥＴに存在するゲート・ドレイン間容量Ｃｇｄ及びゲート・ソース間容量Ｃｇｓにより分割され、ＦＥＴのゲート・ドレイン、ゲート・ソース間にそれぞれ印加される。
【００１１】
一方、単位スイッチを複数個のＦＥＴが直列接続された構成とする場合、それぞれのＦＥＴは、ゲート幅も含めて通常は同一の素子であり、各々のＦＥＴのＣｇｄ、Ｃｇｓは同一となる。その為、単位スイッチを構成する各ＦＥＴには均等に高周波電圧が印加され、オフ状態のＦＥＴのゲート、ドレイン、ソースの各々の直流電圧に重畳されることとなる。
かかる状態において、例えば、先に示された図８の従来回路における単位スイッチ２０２の端部である同図に示されたＡ点やＣ点は、外部から直流電圧を印加し、バイアス点を決定できるが、オフ状態のＦＥＴＱ３，Ｑ４の相互の接続点であるＢ点は、ＦＥＴＱ３，Ｑ４がオフ状態のため、電気的に分離されており、その結果、バイアス点を外部から決定することができない。したがって、Ｂ点は直流的に不安定な状態となる。その為、外部からバイアス点を決定できるＡ点やＣ点の電圧は、電源端子４６に供給される電源電圧を中心に、それぞれの点へ印加される高周波信号に応じて振動することとなるが、中間点のＢ点では、電源端子４６に印加される電源電圧を中心に振動するとは限らない。
【００１２】
図９には、図８に示された従来回路におけるＡ点、Ｂ点及びＣ点の高周波信号入力時における電圧の時間変動が示されている。
同図によれば、オフ状態にある単位スイッチ２０２の端部であるＡ点及びＣ点は、電源端子４６に供給される動作電圧Ｖ１を中心に電圧が振動しているのに対して、２つのＦＥＴＱ３，Ｑ４の中間点であるＢ点では、Ｖ１よりも低い直流電圧を中心に電圧が振動しているのが確認できるものとなっている。
この結果、オフ状態のＦＥＴの特性を決定するゲート・ドレイン、ゲート・ソース間にそれぞれ印加される電圧は、図１０に示されたようにＦＥＴＱ３とＦＥＴＱ４で不均等に印加されるものとなる。
このような状態においては、先の式１で示される最大電力以下の高周波電力を入力したとしても、オフ状態の単位スイッチを構成するＦＥＴの動作不均衡により歪みが発生してしまう。
【００１３】
本発明は、上記実状に鑑みてなされたもので、スイッチ半導体集積回路を構成するＦＥＴの動作が均等で、出力歪みの少ないスイッチ半導体集積回路を提供するものである。
本発明の他の目的は、中電力から大電力の高周波信号を従来に比してより低歪みで切り替え可能なスイッチ半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記本発明の目的を達成するため、本発明に係るスイッチ半導体集積回路は、
複数の電界効果トランジスタの直列接続からなる単位スイッチが複数設けられて、前記複数の単位スイッチの導通、非導通を制御することにより所望する入出力端子間における高周波信号の伝搬を可能とするよう構成されてなるスイッチ半導体集積回路において、
前記複数の電界効果トランジスタの各々のドレイン・ソース端子間に抵抗器を接続し、非導通状態の前記電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に印加する電圧を同一にするものである。
【発明の効果】
【００１５】
本発明によれば、単位スイッチを構成する直列接続された複数のＦＥＴのドレイン・ソース間に抵抗器を接続して全てのＦＥＴのドレイン、ソースのバイアス点を外部から任意に決定できるように構成することにより、各々のＦＥＴの動作が均等となり、歪みの改善がなされるので、中電力から大電力の高周波信号を従来に比してより低歪みで切り替え可能なスイッチ半導体集積回路を提供することができるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における第１の構成例について、図１を参照しつつ説明する。
この第１の構成例におけるスイッチ半導体集積回路は、２つの単位スイッチの組み合わせによるＳＰＤＴ(Single Pole Dual Throw)スイッチが構成されてなるもので、各々の単位スイッチ１０１，１０２は、いずれも２つのシングルゲート電界効果トランジスタ（以下「ＦＥＴ」という）１１，１２、１３，１４が直列接続されて構成されたものとなっている。
【００１７】
以下、具体的にその構成を説明すれば、まず、第１及び第２の単位スイッチ１０１，１０２は直列接続され、その相互の接続点に第１の入出力端子１が設けられると共に、第１の単位スイッチ１０１の他方の端部には、第２の入出力端子２が、また、第２の単位スイッチ１０２の他方の端部には、第３の入出力端子３が、それぞれ接続されて設けられたものとなっている。
第１の単位スイッチ１０１は、第１及び第２のＦＥＴ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１１，１２の直列接続により構成され、また、第２の単位スイッチ１０２は、第３及び第４のＦＥＴ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）１３，１４の直列接続により構成されており、第１の単位スイッチ１０１と第２の単位スイッチ１０２の接続点に第１の入出力端子１が接続されたものとなっている。
本発明の実施の形態においては、第１のＦＥＴ１１のソース（又はドレイン）と第２のＦＥＴ１２のドレイン（又はソース）が相互に接続され、また、同様に、第３のＦＥＴ１３のソース（又はドレイン）と第４のＦＥＴ１４のドレイン（又はソース）が相互に接続されたものとなっている。
【００１８】
そして、第１のＦＥＴ１１の他端、すなわち、ドレイン（又はソース）には、第２の入出力端子２が接続されており、同様に、第４のＦＥＴ１４の他端、すなわち、ソース（又はドレイン）には、第３の入出力端子３が接続されている。
また、第１のＦＥＴ１１のゲートは、第１のゲート抵抗器（図１においては「Ｒ１」と表記）２１を介して、第２のＦＥＴ１２のゲートは、第２のゲート抵抗器（図１においては「Ｒ２」と表記）２２を介して、共に第１の制御信号入力端子４に接続されている。
同様に、第３のＦＥＴ１３のゲートは、第３のゲート抵抗器（図１においては「Ｒ３」と表記）２３を介して、第４のＦＥＴ１４のゲートは、第４のゲート抵抗器（図１においては「Ｒ４」と表記）２４を介して、共に第２の制御信号入力端子５に接続されている。
【００１９】
また、先の第２の入出力端子２と第１のＦＥＴ１１との接続点は、第１のバイアス抵抗器（図１においては「Ｒ５」と表記）２５を介して、第２及び第３のＦＥＴ１２，１３と第１の入出力端子１との接続点は、第２のバイアス抵抗器（図１においては「Ｒ６」と表記）２６を介して、さらに、第３の入出力端子３と第４のＦＥＴ１４との接続点は、第３のバイアス抵抗器（図１においては「Ｒ７」と表記）２７を介して、共に電源端子６に接続されたものとなっている。
【００２０】
一方、第１のＦＥＴ１１と第２のＦＥＴ１２の相互の接続点は、第１のドレイン・ソース間抵抗器（図１においては「Ｒ８」と表記）２８を介して第２の入出力端子２と第１のＦＥＴ１１の接続点に接続されると共に、第２のドレイン・ソース間抵抗器（図１においては「Ｒ９」と表記）２９を介して、第２及び第３のＦＥＴ１２，１３の相互の接続点に接続されている。
同様に、第３のＦＥＴ１３と第４のＦＥＴ１４の相互の接続点は、第３のドレイン・ソース間抵抗器（図１においては「Ｒ１０」と表記）３０を介して第２及び第３のＦＥＴ１２，１３の相互の接続点に接続されると共に、第４のドレイン・ソース間抵抗器（図１においては「Ｒ１１」と表記）３１を介して第４のＦＥＴ１４と第３の入出力端子３の接続点に接続されたものとなっている。
なお、第１乃至第４のドレイン・ソース間抵抗器２８〜３１は、スイッチ半導体集積回路のアイソレーション特性を損なわない範囲で数ｋΩから数百ｋΩの抵抗値を選択するのが好適である。
【００２１】
次に、上記構成における動作について説明する。
例えば、第１の制御信号入力端子４に電源端子６に印加する電圧Ｖ１と同一の電圧を印加する一方、第２の制御信号入力端子５をグランド電位とした場合、第１及び第２のＦＥＴ１１，１２がオン状態となる一方、第３及び第４のＦＥＴ１３，１４がオフ状態となり、第１の入出力端子１と第２の入出力端子２間での高周波信号の伝搬が可能となる。
ここで、オフ状態にある第３及び第４のＦＥＴ１３，１４においては、良く知られているようにゲート・ドレイン間容量Ｃｇｄ及びゲート・ソース間容量Ｃｇｓにより高周波電圧が分割されて、それぞれのＦＥＴ１３，１４の各点に印加されることとなる。
【００２２】
図４には、図１に示された回路のＡ、Ｂ及びＣ点の各点における電圧変化の例が示されており、以下、同図及び従来回路における同様な波形図である図９を参照しつつこれらの点における電圧変化について説明することとする。
まず、図１におけるＢ点に相当する従来回路のＢ点の電圧変化は、先に図９に示されたように、その振動の中心である直流成分が他の点に比べて低いものであったのに対して、本発明に係るスイッチ半導体集積回路においては、Ａ、Ｂ及びＣ点のいずれにおいても、電源端子６に印加される電圧Ｖ１を中心に電圧の振幅が変化するものとなっていることが図４より確認できる。
【００２３】
図５には、オフ状態にある第３及び第４のＦＥＴ１３，１４のゲート・ドレイン及びゲート・ソース間の電圧変化が示されている。同図によれば、上述したようにＡ、Ｂ及びＣ点のいずれも、同一の直流電圧を中心に電圧振幅が変化することで、第３及び第４のＦＥＴ１３，１４のそれぞれのゲート・ドレイン間電圧とゲート・ソース間電圧は同一となり、２つのＦＥＴ１３，１４は、従来回路と異なり、均等な状態で動作することが確認できるものとなっている。
したがって、本発明に係るスイッチ半導体集積回路は、歪みの少ない状態で高周波信号が切り替えられるものとなっている。
【００２４】
図６には、スイッチ半導体集積回路から発生する３次の高調波歪みの入力電力に対する変化特性が従来回路における同様な特性と共に示されており、以下、同図について説明する。なお、同図において、実線で示された特性線は、本発明の実施の形態におけるスイッチ半導体集積回路の特性を、また、点線で示された特性線は、従来回路の特性を、それぞれ表している。
同図によれば、本発明の実施の形態におけるスイッチ半導体集積回路においては、入力電力３０ｄＢｍの場合、従来回路に比して大凡１０ｄＢｃ近く、また、入力電力２０ｄＢｍの場合には、従来回路に比して大凡２６ｄＢｃ程、それぞれ３次高調波の低減がなされており、歪み特性の大幅な改善がなされていることが確認できる。
【００２５】
図７には、スイッチ半導体集積回路から発生する３次の高調波歪みの電源電圧に対する変化特性が従来回路における同様な特性と共に示されており、以下、同図について説明する。なお、同図において、実線で示された特性線は、本発明の実施の形態におけるスイッチ半導体集積回路の特性を、また、点線で示された特性線は、従来回路の特性を、それぞれ表している。また、この図７に示された特性は、入力電力を３０ｄｂｍ一定とした場合の例である。
同図によれば、本発明の実施の形態におけるスイッチ半導体集積回路においては、電源電圧が５．５Ｖの場合、従来回路に比して大凡１８ｄＢｃ程度、また、電源電圧が２．５Ｖの場合、従来回路に比して大凡５ｄＢｃ程度、それぞれ３次高調波の低減がなされており、歪み特性の大幅な改善がなされていることが確認できる。
【００２６】
なお、上述の構成例における動作の説明は、第１の単位スイッチ１０１をオン状態、第２の単位スイッチ１０２をオフ状態とした場合のものであったが、第２の単位スイッチ１０２をオン状態とし、第１の単位スイッチ１０１をオフ状態としても基本的には同様であるので、この場合の動作の詳細な説明は省略することとする。
【００２７】
次に、第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
図２（ａ）に示された第２の構成例は、先の図１に示された構成例における第１のＦＥＴ１１のドレイン・ソース間に接続された第１のドレイン・ソース間抵抗器２８と第４のＦＥＴ１４のドレイン・ソース間に接続された第４のドレイン・ソース間抵抗器３１を廃し、第２のＦＥＴ１２のドレイン・ソース間に接続された抵抗器を新たに第１のドレイン・ソース間抵抗器（図２においては「Ｒ８」と表記）２８Ｂとすると共に、第３のＦＥＴ１３のドレイン・ソース間に接続された抵抗器を新たな第２のドレイン・ソース間抵抗器（図２においては「Ｒ９」と表記）２９Ｂとして構成されたもので、他の構成部分は、図１に示された第１の構成例と同一である。
【００２８】
図２（ａ）に示す第２の構成例では、先の図１に示された構成例と異なり、第１のＦＥＴ１１のドレイン・ソース間に抵抗器が接続されておらず開放状態とされると共に、同様に第４のＦＥＴ１４のドレイン・ソース間にも抵抗器が接続されておらず開放状態とされているが、第１のＦＥＴ１１と第２のＦＥＴ１２の相互の接続点は第１のドレイン・ソース間抵抗器２８Ｂにより、また、第３のＦＥＴ１３と第４のＦＥＴ１４の相互の接続点は、第２のドレイン・ソース間抵抗器２９Ｂにより、共にその直流電圧が一定に保持されるために、先の図１に示された第１の構成例と基本的に同様な作用、効果を得ることができるものとなっている。かかる第２の構成例を採る場合には、第１の構成例に比して抵抗器の所要数が少なくて済み、それによって集積回路化におけるチップレイアウトの自由度が増すと共に、チップ面積がより小さくなる。
【００２９】
以上、単位スイッチを構成するＦＥＴが２個の場合について説明したが、本発明は、３個以上の複数のＦＥＴを直列に接続する場合においても有効である。図２（ｂ）に単位スイッチを構成するＦＥＴが３個の場合の構成例を示す。
以下、図２（ｂ）に示された構成例について説明する。なお、図１又は図２（ａ）に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この構成例は、第１のＦＥＴ１１と第２のＦＥＴ１２の間に、第５のＦＥＴ（図２（ｂ）においては「Ｑ５」と表記）１５が、また、同様に、第３のＦＥＴ１３と第４のＦＥＴ１４との間に、第６のＦＥＴ（図２（ｂ）においては「Ｑ６」と表記）１６が、それぞれ直列接続されて設けられている。
【００３０】
そして、第５のＦＥＴ１５は、第５のゲート抵抗器（図２（ｂ）においては「Ｒ１２」と表記）３２を介して第１の制御信号入力端子４へ、また、第６のＦＥＴ１６は、第６のゲート抵抗器（図２（ｂ）においては「Ｒ１３」と表記）３３を介して第２の制御信号入力端子５へ、それぞれ接続されたものとなっている。
一方、第１のＦＥＴ１１のドレイン・ソース間には、第５のドレイン・ソース間抵抗器（図２（ｂ）においては「Ｒ１４」と表記）３４が、第２のＦＥＴ１２のドレイン・ソース間には、第６のドレイン・ソース間抵抗器（図２（ｂ）においては「Ｒ１５」と表記）３５が、それぞれ接続されている。
【００３１】
さらに、第３のＦＥＴ１３のドレイン・ソース間には、第７のドレイン・ソース間抵抗器（図２（ｂ）においては「Ｒ１６」と表記）３６が、第４のＦＥＴ１４のドレイン・ソース間には、第８のドレイン・ソース間抵抗器（図２（ｂ）においては「Ｒ１７」と表記）３７が、それぞれ接続されている。
そして、図２（ａ）の構成と同様に、第５のＦＥＴ１５と第６のＦＥＴ１６のそれぞれのドレイン・ソース間には抵抗器が接続されておらず、開放状態となっているが、先に述べた動作原理により、第１の構成例と基本的に同様な作用、効果を得ることができ、抵抗器の所要数を減らすことが可能となる。
【００３２】
次に、第３の構成例について、図３を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例は、先の図１に示された構成例における第１のバイアス抵抗器２５及び第３のバイアス抵抗器２７を廃し、電源端子６と第２及び第３のＦＥＴ１２，１３の相互の接続点との間の抵抗器を新たな第１のバイアス抵抗器（図３において「Ｒ５」と表記）２５Ｂとして構成されたもので、他の構成部分は、図１に示された第１の構成例と同一である。
例えば、図８に示された従来回路においては、バイアス抵抗器Ｒ５，Ｒ６，Ｒ７を介して第１乃至第３の入出力端子１〜３へ動作電圧を供給する構成であったのに対して、この第３の構成例においては、全てのＦＥＴのドレイン・ソース間が抵抗器で接続されているため、第１の入出力端子１の一カ所に第１のバイアス抵抗器２５Ｂを介して動作電圧を供給するだけで、他の入出力端子２，３にもドレイン・ソース間抵抗器を介して動作電圧の供給がなされ、先の図１に示された第１の構成例と基本的に同様な作用、効果を得ることができるものとなっている。
かかる第３の構成例を採る場合も、第２の構成例同様に、第１の構成例に比して抵抗器の所要数が少なくて済み、それによって集積回路化におけるチップレイアウトの自由度が増すと共に、チップ面積がより小さくなる。
【００３３】
上述した本発明の実施の形態におけるスイッチ半導体集積回路は、２つのＦＥＴの直列接続からなる単位スイッチが２つの組み合わされて構成されたＳＰＤＴスイッチの例を示したが、ＳＰＤＴスイッチに限定される必要のないことは勿論であり、単位スイッチが２つ以上のＦＥＴの直列接続によるものであれば、複数の単位スイッチによるＳＰＤＴスイッチ以外のスイッチを構成しても、上述したと同様な作用、効果を得ることができるものであり、例えば、そのような回路構成にシャント機能が付加されていても同様である。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態におけるスイッチ半導体集積回路の第１の構成例を示す回路図である。
【図２】本発明の実施の形態におけるスイッチ半導体集積回路の第２の構成例を示す回路図であり、図２（ａ）は、単位スイッチを構成するＦＥＴが２個の場合の構成例を示す回路図、図２（ｂ）は、単位スイッチを構成するＦＥＴが３個の場合の構成例を示す回路図である。
【図３】本発明の実施の形態におけるスイッチ半導体集積回路の第３の構成例を示す回路図である。
【図４】本発明の実施の形態におけるスイッチ半導体集積回路を構成するＦＥＴのオフ状態におけるドレイン、ソースに印加される高周波電圧の変化を示す波形図である。
【図５】本発明の実施の形態におけるスイッチ半導体集積回路を構成するＦＥＴのオフ状態におけるゲート・ドレイン間及びゲート・ソース間に印加される高周波電圧の変化を示す波形図である。
【図６】本発明の実施の形態におけるスイッチ半導体集積回路及び従来回路から発生する３次高調波の入力電力に対する変化特性を示す特性線図である。
【図７】本発明の実施の形態におけるスイッチ半導体集積回路及び従来回路から発生する３次高調波の電源電圧に対する変化特性を示す特性線図である。
【図８】スイッチ半導体集積回路の従来例を示す回路図である。
【図９】従来回路を構成するＦＥＴのオフ状態におけるドレイン、ソースに印加される高周波電圧の変化を示す波形図である。
【図１０】従来回路を構成するＦＥＴのオフ状態におけるゲート・ドレイン間及びゲート・ソース間に印加される高周波電圧の変化を示す波形図である。
【符号の説明】
【００３５】
１…第１の入出力端子
２…第２の入出力端子
３…第３の入出力端子
４…第１の制御信号入力端子
５…第２の制御信号入力端子
６…電源端子
１１…第１のＦＥＴ
１２…第２のＦＥＴ
１３…第３のＦＥＴ
１４…第４のＦＥＴ
１０１…第１の単位スイッチ
１０２…第２の単位スイッチ
【図１】
2005323030.tif 000003
【図２】
2005323030.tif 000004
【図３】
2005323030.tif 000005
【図４】
2005323030.tif 000006
【図５】
2005323030.tif 000007
【図６】
2005323030.tif 000008
【図７】
2005323030.tif 000009
【図８】
2005323030.tif 000010
【図９】
2005323030.tif 000011
【図１０】
2005323030.tif 000012