(57)【要約】      （修正有）【課題】  半導体メモリ装置及びこの装置のデータのライト及びリード方法を開示する。【解決手段】  この装置は、所定のスイッチング手段によって、ビットライン対に接続されたローカルデータライン対、ローカルデータライン対に接続された第１及び第２のグローバルデータライン対、第１のグローバルデータライン対を第１の電圧レベルにプリチャージし、第２のグローバルデータライン対を第２の電圧レベルにプリチャージする。従って、プリチャージ動作時に消耗となる電流を少なくさせることができると共に、ライト速度を改善することができ、リード動作時にグローバルデータライン対間の電圧差が減少しないので、リード速度によくない影響を及ぼすことを防止できる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
所定のスイッチング手段によってビットライン対に接続されたローカルデータライン対と、
前記ローカルデータライン対に接続された第１及び第２のグローバルデータライン対と、
前記第１のグローバルデータライン対を第１の電圧レベルにプリチャージするための第１のグローバルデータラインプリチャージ回路と、
前記第２のグローバルデータライン対を第２の電圧レベルにプリチャージするための第２のグローバルデータラインプリチャージ回路と、
前記ローカルデータライン対と前記第１のグローバルデータライン対との間に接続された第１のスイッチング回路と、
前記第１のグローバルデータライン対と前記第２のグローバルデータライン対との間に接続された第２のスイッチング回路と、
前記第２のグローバルデータライン対のデータを増幅してデータラインに出力するセンスアンプと、
ライト動作時に前記データラインのデータを前記第１のグローバルデータライン対に出力するデータ入力回路と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第１のグローバルデータラインプリチャージ回路は、
プリチャージ動作の間、前記第１の電圧レベルにプリチャージするために前記第１のグローバルデータライ対の間に直列で連結された第４及び第５のＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１の電圧レベルは、前記第２の電圧レベルよりも低いことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第２のスイッチング回路は、前記第１のグローバルデータライン対と前記第２のグローバルデータライン対との間に接続された第２及び第３のＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記半導体メモリ装置は、前記ローカルデータライン対を前記第１の電圧レベルにプリチャージするためのローカルデータラインプリチャージ回路をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記ローカルデータラインプリチャージ回路は、
前記ローカルデータライン対の間に直列で接続されて、プリチャージ動作時に前記第１の電圧レベルにプリチャージする第１及び第２のＮＭＯＳトランジスタと、
前記ローカルデータライン対の間に接続されて、前記ローカルデータライン対を等価する第３のＮＭＯＳトランジスタと、
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１のグローバルデータラインプリチャージ回路は、
プリチャージ動作の間、前記第１のグローバルデータライン対を等価するための等価トランジスタを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記第２のグローバルデータラインプリチャージ回路は、
プリチャージ動作の間、前記第２のグローバルデータライン対を前記第２の電圧レベルにプリチャージするために、前記第２のグローバルデータライン対の間に直列で接続された第６及び第７のＮＭＯＳトランジスタを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項９】
前記半導体メモリ装置は、前記第１のグローバルデータライン対における前記第１の電圧のレベル上昇を防止するためのレベル上昇防止素子をさらに備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１０】
前記等価トランジスタは、第１のＰＭＯＳトランジスタを備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記等価トランジスタは、第１のＮＭＯＳトランジスタをさらに備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第２のグローバルデータラインプリチャージ回路は、
プリチャージ動作時に、前記第２のグローバルデータライン対を等価するための等価トランジスタを備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１３】
前記半導体メモリ装置は、前記第２のグローバルデータライン対における前記第２の電圧のレベル降下を防止するためのレベル降下防止素子をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１４】
前記等価トランジスタは、第２のＰＭＯＳトランジスタを備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
前記レベル上昇防止素子は、前記第１のグローバルデータライン対それぞれと接地電圧との間に接続された第１及び第２の抵抗を備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１６】
前記レベル降下防止素子は、前記第２のグローバルデータライン対それぞれと接地電圧との間に接続された第３及び第４の抵抗を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１７】
所定のスイッチング手段によってビットラインに接続されたローカルデータライン対と、
前記ローカルデータライン対に接続された第１及び第２のグローバルデータライン対と、
前記第１のグローバルデータライン対を第１の電圧レベルにプリチャージするための第１のグローバルデータラインプリチャージ回路と、
前記第２のグローバルデータライン対を第２の電圧レベルにプリチャージするための第２のグローバルデータラインプリチャージ回路と、
前記ローカルデータライン対と前記第１のグローバルデータライン対を接続する第１のスイッチング回路と、
前記ローカルデータライン対のデータを増幅して前記第１のグローバルデータライン対に出力するローカルセンスアンプと、
前記第１のグローバルデータライン対と前記第２のグローバルデータライン対を接続する第２のスイッチング回路と、
前記第２のグローバルデータライン対のデータを増幅してデータラインに出力するグローバルセンスアンプと、
ライト動作時に前記データラインのデータを前記第１のグローバルデータライン対に出力するデータ入力回路と、
を備えることを特徴とする半導体メモリ装置。
【請求項１８】
前記半導体メモリ装置は、前記ローカルデータライン対を等価するための等価トランジスタをさらに備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第１のグローバルデータラインプリチャージ回路は、
前記第１のグローバルデータライン対の間に直列で接続されて、プリチャージ動作時に前記第１の電圧レベルにプリチャージする第２及び第３のＭＯＳトランジスタを備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２０】
前記第１の電圧レベルは、前記第２の電圧レベルよりも低いことを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２１】
前記等価トランジスタは、第１のＭＯＳトランジスタを備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２２】
前記第１のグローバルデータラインプリチャージ回路は、
プリチャージ動作時に、前記第１のグローバルデータライン対を等価するための等価トランジスタをさらに備えることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２３】
前記第２のグローバルデータラインプリチャージ回路は、
前記第２のグローバルデータライン対の間に直列で接続されて、プリチャージ動作時に前記第２の電圧レベルにプリチャージする第４及び第５のＭＯＳトランジスタを備えることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２４】
前記半導体メモリ装置は、前記第１のグローバルデータライン対における前記第１の電圧のレベル上昇を防止するためのレベル上昇防止素子をさらに備えることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２５】
前記等価トランジスタは、ＰＭＯＳトランジスタを備えることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２６】
前記等価トランジスタは、ＮＭＯＳトランジスタを備えることを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記第２のグローバルデータラインプリチャージ回路は、
プリチャージ動作時に、前記第２のグローバルデータライン対を等価するための等価トランジスタをさらに備えることを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２８】
前記半導体メモリ装置は、前記第２のグローバルデータライン対における前記第２の電圧のレベル降下を防止するためのレベル降下防止素子をさらに備えることを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２９】
前記等価トランジスタは、第６のＭＯＳトランジスタを備えることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３０】
前記レベル上昇防止素子は、前記第１のグローバルデータライン対それぞれと接地電圧との間に接続された第１及び第２の抵抗を備えることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項３１】
前記レベル降下防止素子は、前記第２のグローバルデータライン対それぞれと接地電圧との間に接続された第３及び第４の抵抗を備えることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３２】
プリチャージ動作時に、ローカルライン対及び第１のグローバルデータライン対を第１の電圧レベルに、第２のグローバルデータライン対を第２の電圧レベルにプリチャージするプリチャージ段階と、
ライト動作時に、前記第１のグローバルデータライン対と第２のグローバルデータライン対を分離し、データを前記第１のグローバルデータライン対及び前記ローカルデータライン対によって転送する段階と、
リード動作時に、前記第１のグローバルデータライン対と第２のグローバルデータライン対との間にデータ転送を可能とし、データを前記ローカルデータライン対、前記第１のグローバルデータライン対及び第２のグローバルデータライン対によって転送する段階と、
を備えることを特徴とする半導体メモリ装置のデータのライト及びリード方法。
【請求項３３】
前記第１の電圧レベルは、前記第２の電圧よりも所定レベルが低いことをを特徴とする請求項３２に記載の半導体メモリ装置のデータのライト及びリード方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するもので、特に、ローカルデータライン対とグローバルデータライン対を備える半導体メモリ装置及びこの装置のデータのライト及びリード方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ａｎｄ  ｄａｔａ  ｗｒｉｔｅ  ａｎｄ  ｒｅａｄ  ｍｅｔｈｏｄ  ｏｆ  ｔｈｅ  ｓａｍｅ）に関する。
【背景技術】
【０００２】
従来の半導体メモリ装置は、ローカルデータライン対とグローバルデータライン対を備えることによって、入出力されるデータの数を増やしていた。
【０００３】
一般的に、半導体メモリ装置は、データのライト及びリード動作を実行する前に、ローカルデータライン対とグローバルデータライン対をプリチャージした後、データをライト及びリードすることによって、データ転送速度を増加していた。また、半導体メモリ装置は、グローバルデータライン対にセンスアンプを備え、リード動作時にローカルデータライン対からグローバルデータライン対に出力されるデータを増幅して出力する。
【０００４】
図１は、従来の半導体メモリ装置に係るメモリセルアレイの一形態の信号ライン配置を示すものである。
【０００５】
図１で、ＷＬはメモリセルアレイの一つの代表的なワードラインを示し、ＢＬはメモリセルアレイの一つの代表的なビットラインを示す。
【０００６】
図１で、ｎ個のメモリセルアレイブロックＢＬＫ１〜ｎそれぞれは、ｍ個のサブメモリセルアレイブロックｂｌｋ１〜ｍを備えて構成される。ワードラインＷＬは、メモリセルアレイブロックＢＬＫ１〜ｎそれぞれの横方向に並んで配置され、ビットラインＢＬは、ｎ個のメモリセルアレイブロックＢＬＫ１〜ｎ、それぞれの縦方向に並んで配置される。そして、ローカルデータライン対（Ｌ／Ｂ１１〜１ｋ）〜（Ｌ／Ｂｎ１〜ｎｋ）それぞれは、ｎ個のメモリセルアレイブロックＢＬＫ１〜ｎの間に互いに分離されて横方向に並んで配置され、グローバルデータライン対Ｇ／Ｂ１〜ｋそれぞれは、ｎ個のメモリセルアレイブロックＢＬＫ１〜ｎのローカルデータライン対（Ｌ／Ｂ１１〜ｎ１）〜（Ｌ／Ｂ１ｋ〜ｎｋ）を接続するために縦方向に並んで配置されている。
【０００７】
図１に示されたような配置を有する半導体メモリ装置は、ローカルデータライン対（Ｌ／Ｂ１１〜１ｋ）〜（Ｌ／Ｂｎ１〜ｎｋ）が、分離されて選択されたメモリセルアレイブロックのｍ個グループのサブメモリセルアレイブロックＢＬＫ１〜ｍにデータを入出力する。そしてグローバルデータライン対Ｇ／Ｂ１〜ｋは、ローカルデータライン対（Ｌ／Ｂ１１〜１ｋ）〜（Ｌ／Ｂｎ１〜Ｌ／Ｂｎｋ）とデータを入出力する。
【０００８】
上述のような配置を有する半導体メモリ装置は、同時に多数のデータを入出力することができる。
【０００９】
図２は、図１に示された半導体メモリ装置に係る一形態のデータ入出力回路の構成を示したもので、１つのローカルデータライン対（Ｌ，ＬＢ）と１つのグローバルデータライン対（Ｇ，ＧＢ）との間に接続されるデータ入出力回路の構成を示すものである。
【００１０】
図２で、半導体メモリ装置は、メモリセルＭＣを備えるメモリセルアレイブロックＢＬＫ、コラム選択ゲート１２、ローカルデータラインプリチャージ回路１４、ブロック選択ゲート１６、グローバルデータラインプリチャージ回路１８、センスアンプ２０、及びライトドライバ２２で構成されている。
【００１１】
図２に示された構成のそれぞれの機能を次に説明する。
【００１２】
メモリセルアレイブロックＢＬＫは、ワードラインＷＬとビットライン対ＢＬ、ＢＬＢとの間に接続された複数のメモリセルＭＣを備え、データをライトしたり、またはリードする。コラム選択ゲート１２は、ＮＭＯＳトランジスタＮ１１、Ｎ１２で構成され、コラム選択信号ＣＳＬに応答してビットライン対ＢＬ、ＢＬＢとローカルデータライン（Ｌ，ＬＢ）対との間でデータを転送する。ローカルデータラインプリチャージ回路１４は、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３で構成され、プリチャージ制御信号（ＰＲＥ）に応答してローカルデータライン対（Ｌ，ＬＢ）をプリチャージする。ブロック選択ゲート１６は、ＮＭＯＳトランジスタＮ２１、Ｎ２２で構成され、ブロック選択信号ＢＳに応答してローカルデータライン対（Ｌ，ＬＢ）とグローバルデータライン対（Ｇ，ＧＢ）との間でデータを転送する。グローバルデータラインプリチャージ回路１８は、ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３で構成され、プリチャージ制御信号ＰＲＥの反転された信号に応答してグローバルデータライン対（Ｇ，ＧＢ）をプリチャージする。センスアンプ２０は、リード動作時にセンスアンプの制御信号ＩＯＳＡに応答してグローバルデータライン対（Ｇ，ＧＢ）のデータを増幅してデータライン対Ｄ、ＤＢに出力する。ライトドライバ２２は、ライト動作時にライト制御信号ＷＥに応答してデータライン対Ｄ、ＤＢのデータを駆動してグローバルデータライン対（Ｇ，ＧＢ）に転送する。
【００１３】
図２に示された従来の半導体メモリ装置は、プリチャージ動作時にローカルデータライン対（Ｌ，ＬＢ）はＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３によって電源電圧からＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｈを差し引いた電圧レベルにプリチャージし、グローバルデータライン対（Ｇ，ＧＢ）はＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３によって電源電圧レベルにプリチャージする。
【００１４】
従って、従来の半導体メモリ装置は、プリチャージ動作時に、グローバルデータライン対（Ｇ，ＧＢ）が電源電圧レベルにプリチャージされるために、電流消耗が増え、またライト動作時に「ロー」レベルのデータが転送される場合に、プリチャージレベルから「ロー」レベルに下がるまでかかる時間が長引き、ライト速度が遅延されることになる。
【００１５】
上記理由から、従来の半導体メモリ装置のグローバルデータラインプリチャージ回路１８を、ローカルデータラインプリチャージ回路１４と同様に、ＮＭＯＳトランジスタで構成する方法を考えることもできる。この場合に、グローバルデータラインプリチャージ回路１８をＮＭＯＳトランジスタで構成することで、ライト速度が改善される効果がある。しかしながら、グローバルデータライン対を、電源電圧からＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｈを差し引いた電圧レベルにプリチャージすると、リード動作時にグローバルデータライン対間の電圧差が小さくなり、センスアンプ２０のメリットが少なくなるので、グローバルデータライン対のデータを素早く、十分に増幅して出力することができなくなる。
【００１６】
従って、一般的に従来の半導体メモリ装置は、図２に示されたように、ローカルデータライン対はＮＭＯＳトランジスタを用いて構成し、グローバルデータライン対はＰＭＯＳトランジスタを用いて構成する。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、ライト速度を改善するためにプリチャージ動作時にグローバルデータライン対のプリチャージレベルを低くしてもリード動作に良くない影響を与えることのない半導体メモリ装置を提供することにある。
【００１８】
本発明の他の目的は、上述の目的を達成するための半導体メモリ装置におけるデータのライト及びリード方法を提供することにある。
【課題を解決するための手段】
【００１９】
上述の目的を達成するための本発明の半導体メモリ装置の第１の形態は、ローカル所定のスイッチング手段によってビットライン対に接続されたローカルデータライン対、該ローカルデータライン対に接続された第１及び第２のグローバルデータライン対、該第１のグローバルデータライン対を第１の電圧レベルにプリチャージするために第１のグローバルデータラインプリチャージ回路、該該第２のグローバルデータライン対を第２の電圧レベルにプリチャージするための第２のグローバルデータラインプリチャージ回路、前記ローカルデータライン対と前記第１のグローバルデータライン対との間に接続された第１のスイッチング回路、前記第１のグローバルデータライン対と前記第２のグローバルデータライン対との間に接続された第２のスイッチング回路、前記第２のグローバルデータライン対のデータを増幅してデータラインに出力するセンスアンプ、及びライト動作時に前記データラインのデータを前記第１のグローバルデータライン対に出力するデータ入力回路を備えることを特徴とする。
【００２０】
前記半導体メモリ装置は、前記グローバルデータライン対を前記第１の電圧レベルにプリチャージするためのローカルデータラインプリチャージ回路をさらに備えることを特徴とする。
【００２１】
上述の目的を達成するための本発明の半導体メモリ装置の第２形態は、所定のスイッチング手段によってビットラインに接続されたローカルデータライン対、該ローカルデータライン対に接続された第１及び第２のグローバルデータライン対、該第１のグローバルデータライン対を第１の電圧レベルにプリチャージするための第１のグローバルデータラインプリチャージ回路、該第２のグローバルデータライン対を第２の電圧レベルにプリチャージするための第２のグローバルデータラインプリチャージ回路、前記ローカルデータライン対と前記第１のグローバルデータライン対との間を接続する第１のスイッチング回路、前記ローカルデータライン対のデータを増幅して前記第１のグローバルデータライン対に出力するローカルセンスアンプ、前記第１のグローバルデータライン対と前記第２のグローバルデータライン対との間を接続する第２のスイッチング回路、前記第２のローカルデータライン対のデータを増幅してデータラインに出力するグローバルセンスアンプ、及びライト動作時に前記データラインのデータを前記第１のグローバルデータライン対に出力するデータ入力回路を備えることを特徴とする。
【００２２】
前記半導体メモリ装置は、前記ローカルデータライン対を等価するための等価トランジスタを備えることを特徴とする。
【００２３】
前記第１及び第２形態の半導体メモリ装置における前記第１のグローバルデータラインプリチャージ回路は、プリチャージ動作時に前記第１のグローバルデータライン対を等価するための等価トランジスタを備えることを特徴とする。
【００２４】
前記第１及び第２の形態の半導体メモリ装置における前記第２のグローバルデータラインプリチャージ回路は、前記第２のグローバルデータライン対間に直列で連結され、プリチャージ動作時に前記第２の電圧レベルにプリチャージする第４及び第５のＭＯＳトランジスタを備えることを特徴とする。
【００２５】
前記第２のグローバルデータラインプリチャージ回路は、プリチャージ動作時に前記第２のグローバルデータライン対を等価するための等価トランジスタをさらに備えることを特徴とする。
【００２６】
前記第１及び第２の形態の半導体メモリ装置は、前記第１のグローバルデータライン対における前記第１の電圧レベルの上昇を防止するためのレベル上昇防止素子、及び前記第２のグローバルデータライン対における前記第２の電圧レベルの降下を防止するためのレベル降下防止素子をさらに備えることを特徴とする。
【００２７】
前記第１及び第２の形態の半導体メモリ装置における前記第１の電圧レベルは、前記第２の電圧レベルよりも所定レベルが低いことを特徴とする。
【００２８】
前記他の目的を達成するための本発明における半導体メモリ装置のデータのライト及びリード方法は、プリチャージ動作時にローカルデータライン対及び第１のグローバルデータライン対を第１の電圧レベルに、第２のグローバルデータライン対を第２の電圧レベルにプリチャージするプリチャージ段階、ライト動作時に前記第１のグローバルデータライン対と第２のグローバルデータライン対を分離し、データを前記第１のグローバルデータライン対及び前記ローカルデータライン対によって転送する段階、及びリード動作時に前記第１のグローバルデータライン対と第２のグローバルデータライン対との間にデータ転送を可能とし、データを前記ローカルデータライン対、前記第１のグローバルデータライン対、及び第２のグローバルデータライン対によって転送する段階を備えることを特徴とし、前記第１の電圧レベルが前記第２の電圧レベルよりも所定レベルが低いことを特徴とする。
【発明の効果】
【００２９】
従って、本発明における半導体メモリ装置及びこの装置のデータのライト及びリード方法は、プリチャージ動作時に消耗となる電流を少なくさせると共に、ライト速度も改善することができる。
【００３０】
また、本発明における半導体メモリ装置及びこの装置のデータのライト及びリード方法は、リード動作時に、グローバルデータライン対の電圧差が減少されないためにリード速度に良くない影響を与えることを防ぐことができる。
【発明を実施するための最良の形態】
【００３１】
以下、添付した図面を参考して、本発明における実施形態の半導体メモリ装置及びこの装置のデータのライト及びリード方法を説明する。
【００３２】
図３は、本発明の半導体メモリ装置に係る第１の実施形態の構成を示すもので、図１に示したグローバルデータラインプリチャージ回路１８を第１のグローバルデータラインプリチャージ回路１８′に代替し、転送ゲート３０、及び第２のグローバルデータラインプリチャージ回路３２を追加して構成されている。また、グローバルデータライン対（Ｇ，ＧＢ）を第１のグローバルデータライン対（１Ｇ，１ＧＢ）と第２のグローバルデータライン対（２Ｇ，２ＧＢ）に分離して構成し、ライトドライバ２２が第１のグローバルデータライン対（１Ｇ，１ＧＢ）と接続されている。
【００３３】
図３に示されたブロックの中から、図１に示されたブロックを代替したり、また図１に示されたブロックに追加されるブロックのそれぞれの機能を次に説明する。
【００３４】
第１のグローバルデータラインプリチャージ回路１８′は、第１のグローバルデータライン対（１Ｇ，１ＧＢ）間に接続されたＮＭＯＳトランジスタＮ４１、Ｎ４２で構成され、プリチャージ制御信号ＰＲＥに応答して第１のグローバルデータライン対（１Ｇ，１ＧＢ）を電源電圧からＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｈを差し引いた電圧レベルにプリチャージする。スイッチングゲート３０は、第１のグローバルデータライン対（１Ｇ，１ＧＢ）と第２のグローバルデータライン対（２Ｇ，２ＧＢ）との間に接続されたＮＭＯＳトランジスタＮ５１、Ｎ５２で構成され、スイッチング制御信号ＰＲＤに応答して第１のグローバルデータライン対（１Ｇ，１ＧＢ）と第２のグローバルデータライン対（２Ｇ，２ＧＢ）との間でデータを転送する。スイッチング制御信号ＰＲＤは、リード動作時にのみ、あるいは、リード及びプリチャージ動作時に活性化される。第２のグローバルデータラインプリチャージ回路３２は、第２のグローバルデータライン対（２Ｇ，２ＧＢ）との間に接続されたＰＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３で構成され、反転されたプリチャージ制御信号ＰＲＥに応答して第２のグローバルデータライン対（２Ｇ，２ＧＢ）を電源電圧レベルにプリチャージする。
【００３５】
図３に示された本実施形態の半導体メモリ装置の動作を次に説明する。
【００３６】
アクティブ動作時に、ブロック選択信号ＢＳが活性化され、ブロック選択ゲート１６がオンになる。そうすると、ローカルデータライン対（Ｌ，ＬＢ）と第１のグローバルデータライン対（１Ｇ，１ＧＢ）が接続される。
【００３７】
プリチャージ動作時に、プリチャージ制御信号ＰＲＥが活性化されてローカルデータラインプリチャージ回路１４、第１のグローバルデータラインプリチャージ回路１８′、及び第２のグローバルデータラインプリチャージ回路３２の動作がイネーブルされる。そして、ライト制御信号ＷＥ及びセンスアンプ制御信号ＩＯＳＡが全て不活性化されて、ライトドライバ２２及びセンスアンプ２０の動作がディセーブルされる。スイッチング制御信号ＰＲＤは、不活性化されてスイッチングゲート３０をオフしたり、活性化されてスイッチングゲート３０をオンにする。
【００３８】
スイッチングゲート３０がオフされた場合であると、第１のグローバルデータライン対（１Ｇ，１ＧＢ）と第２のグローバルデータライン対（２Ｇ，２ＧＢ）とが接続されい。ローカルデータラインプリチャージ回路１４及び第１グローバルデータラインプリチャージ回路１８′は、プリチャージ制御信号ＰＲＥに応答してローカルデータライン対（Ｌ，ＬＢ）及び第１のグローバルデータライン対（１Ｇ，１ＧＢ）を、電源電圧からＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｈを差し引いた電圧レベルにプリチャージする。第２のグローバルデータラインプリチャージ回路３２は、第２のグローバルデータライン対（２Ｇ，２ＧＢ）を電源電圧レベルにプリチャージする。
【００３９】
反面、スイッチングゲート３０がオンになった場合であると、第１のグローバルデータライン対（１Ｇ，１ＧＢ）と第２のグローバルデータライン対（２Ｇ，２ＧＢ）とが接続され、ローカルデータライン対（１Ｇ，１ＧＢ）と第１のグローバルデータライン対（１Ｇ，１ＧＢ）は、電源電圧からスレッショルドＶｔｈを差し引いた電圧レベルにプリチャージされ、第２のグローバルデータライン対（２Ｇ，２ＧＢ）は電源電圧レベルにプリチャージされる。
【００４０】
この場合、スイッチングゲート３０がオンになっているが、ＮＭＯＳトランジスタＮ５１、Ｎ５２のソースとドレインとの間の電圧の差がスレッショルド電圧Ｖｔｈよりも大きくないために、第１のグローバルデータライン対（１Ｇ，１ＧＢ）と第２のグローバルデータライン対（２Ｇ，２ＧＢ）との間に電荷の共有動作が起こらない。従って、第１のグローバルデータライン対（１Ｇ，１ＧＢ）は、電源電圧からスレッショルド電圧Ｖｔｈを差し引いた電圧レベルを維持し、第２のグローバルデータライン対（２Ｇ，２ＧＢ）は電源電圧レベルを維持する。
【００４１】
結果的に、プリチャージ動作時にローカルデータライン対（Ｌ，ＬＢ）と第１のグローバルデータライン対（１Ｇ，１ＧＢ）が電源電圧レベルまでプリチャージされないので、プリチャージ動作時に消耗される電流が少なくなる。
そして、ライト動作時には、ライト制御信号ＷＥが活性化されてライトドライバ２２の動作がイネーブルされ、センスアンプの制御信号ＩＯＳＡが不活性化されてセンスアンプ２０の動作がディセーブルされる。また、スイッチング制御信号ＰＲＤが不活性化されてスイッチングゲート３０がオフとなる。従って、第１のグローバルデータライン対（１Ｇ，１ＧＢ）と第２のグローバルデータライン対（２Ｇ，２ＧＢ）が分離される。
【００４２】
ライトドライバ２２は、データライン対Ｄ、ＤＢのデータを駆動して第１のグローバルデータライン対（１Ｇ，１ＧＢ）に転送する。このとき、第１のグローバルデータライン対（１Ｇ，１ＧＢ）が、電源電圧からＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｈを差し引いた電圧レベルにプリチャージされているので、第１のグローバルデータライン対（１Ｇ，１ＧＢ）に転送された「ハイ」レベルのデータは、電源電圧からスレッショルド電圧Ｖｔｈを差し引いた電圧レベルを維持し、「ロー」レベルのデータは、電源電圧からスレッショルド電圧Ｖｔｈを差し引いた電圧レベルから接地電圧レベルに下がるようになる。従って、「ロー」レベルのデータが、電源電圧レベルからではなく、電源電圧からスレッショルド電圧（Ｖｔｈ）を差し引いた電圧レベルから接地電圧レベルに下がるので、接地電圧レベルに下がるまでの時間が短くなりライト速度が改善できる。
【００４３】
この後、第１のグローバルデータライン対（１Ｇ，１ＧＢ）のデータは、ブロック選択ゲート１６によってローカルデータライン対（Ｌ，ＬＢ）に転送され、ローカルデータライン対（Ｌ，ＬＢ）に転送されたデータは、コラム選択ゲート１２によってビットライン対ＢＬ、ＢＬＢに転送されて選択されたメモリセルＭＣにデータがライトされる。
【００４４】
そして、リード動作時には、センスアンプ制御信号ＩＯＳＡが活性化されてセンスアンプ２０の動作がイネーブルされ、ライト制御信号ＷＥが不活性化されてライトドライバ２２の動作がディセーブルされる。そして、スイッチング制御信号ＰＲＤが活性化されスイッチングゲート３０がオンとなる。従って、第１のグローバルデータライン対（１Ｇ，１ＧＢ）と第２のグローバルデータライン対（２Ｇ，２ＧＢ）が接続される。選択されたメモリセルＭＣに記録されたデータは、ビットライン対ＢＬ、ＢＬＢ、コラム選択ゲート１２、ローカルデータライン対（Ｌ，ＬＢ）、及びブロック選択ゲート１６によって、第１のグローバルデータライン対（１Ｇ，１ＧＢ）に転送される。
【００４５】
例えば、選択されたメモリセルＭＣで「ハイ」レベルのデータを出力する場合に、第１のグローバルデータライン対（１Ｇ，１ＧＢ）のデータライン１Ｇは、電源電圧からスレッショルド電圧Ｖｔｈを差し引いた電圧レベルを維持し、データライン１ＧＢはデータライン１Ｇの電圧よりも△Ｖ１ほどの低い電圧を維持することによって、第１のグローバルデータライン対（１Ｇ，１ＧＢ）間の電圧の差は△Ｖ１となる。「ハイ」レベルのデータが第２のグローバルデータライン対（２Ｇ，２ＧＢ）に転送される場合、第２のグローバルデータライン対（２Ｇ，２ＧＢ）のデータライン２Ｇは電源電圧レベルを維持し、データライン２ＧＢは電源電圧から△Ｖ２ほどの低い電圧レベルを有するようになる。このとき、第２のグローバルデータライン対（２Ｇ，２ＧＢ）間の電圧の差は、△Ｖ１よりも大きい△Ｖ２となる。第２のグローバルデータライン対（２Ｇ，２ＧＢ）間の電圧の差△Ｖ２が第１のグローバルデータライン対（１Ｇ，１ＧＢ）間の電圧の差△Ｖ１よりも大きい理由は、スイッチングゲート３０を構成するＮＭＯＳトランジスタのソースとドレインとの間の電圧差、及びソースとゲート間との間の電圧差がそれぞれ互いに異なるために、第２のグローバルデータライン対を構成するそれぞれの第２のグローバルデータラインに流れる電流Ｉｄｓの差が大きくなり、これにより２次の増幅現象が発生するからである。従って、△Ｖ２が△Ｖ１よりも大きくなる。
【００４６】
これにより、第２のグローバルデータライン対（２Ｇ，２ＧＢ）間の電圧差が大きいため、センスアンプ２０のゲインが減少しないので、センスアンプ２０は第２のグローバルデータライン対（２Ｇ，２ＧＢ）の電圧差△Ｖ２を増幅して、増幅されたデータをデータライン対Ｄ、ＤＢに出力する。従って、センスアンプ２０が第２のグローバルデータライン対（２Ｇ，２ＧＢ）のデータを速く、且つ充分に増幅して出力することができる。
【００４７】
図４は、本発明の半導体メモリ装置に係る第２の実施形態の構成を示すものであり、図３に示されたローカルデータラインプリチャージ回路１４を等価回路１４′に、第１のグローバルデータラインプリチャージ回路１８′を第１のグローバルデータラインプリチャージ回路１８″に代替して構成されている。また、図３に示されたインバータＩをインバータＩ１に代替し、インバータＩ２を追加し構成されている。
【００４８】
図４に示したブロックの中で、図３に示したブロックを代替するブロックそれぞれの機能を次に説明する。
【００４９】
第１のグローバルデータラインプリチャージ回路１８″は、第１のグローバルデータライン対（１Ｇ，１ＧＢ）間に連結されたＮＭＯＳトランジスタＮ４１、Ｎ４２とＰＭＯＳトランジスタＰ３１で構成され、プリチャージ制御信号ＰＲＥに応答して、第１のグローバルデータライン対（１Ｇ，１ＧＢ）及びローカルデータライン対（Ｌ，ＬＢ）を電源電圧からＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｈを差し引いた電圧レベルにプリチャージし、等価する。すなわち、第１のグローバルデータラインプリチャージ回路１８″は、図３に示した第１のグローバルデータラインプリチャージ回路１８′にＰＭＯＳトランジスタＰ３１による等価機能が追加されたものである。
【００５０】
ローカルデータライン等価回路１４′は、ＮＭＯＳトランジスタＮ６１で構成され、ブロック選択信号ＢＳに応答してオフされ、反転されたブロック選択信号ＢＳに応答してオンされて、ローカルデータライン対（Ｌ，ＬＢ）を等価する。すなわち、ローカルデータラインプリチャージ回路１４′は、メモリセルアレイブロックＢＬＫが選択されない場合に、ローカルデータライン対（Ｌ，ＬＢ）を等価する機能を実行する。
【００５１】
図４に示された本実施形態の半導体メモリ装置は、ローカルデータラインプリチャージ回路１４′によってローカルデータライン対（Ｌ，ＬＢ）をプリチャージし、等価するのではなく、第１のグローバルデータラインプリチャージ回路１８″によってローカルデータライン対（Ｌ，ＬＢ）をプリチャージし、等価する。従って、ローカルデータライン対（Ｌ，ＬＢ）に連結されたローカルデータラインプリチャージ回路１４′が備えられていなくとも構わず、単に、メモリセルアレイブロックＢＬＫが選択されない場合に、ローカルデータライン対（Ｌ，ＬＢ）を等価するための等価回路１４′を備えるよう構成したものである。
【００５２】
図４に示された本実施形態の半導体メモリ装置のライト及びリード動作は、図３の説明を参考にすると容易に理解できるはずであり、ここではアクティブ及びプリチャージ動作について説明する。
【００５３】
アクティブ動作時には、ブロック選択信号ＢＳが活性化されてブロック選択ゲート１６がオンとなる。すると、ローカルデータライン対（Ｌ，ＬＢ）と第１のグローバルデータライン対（１Ｇ，１ＧＢ）が接続され、ローカルデータライン等価回路１４′の動作がディセーブルされる。
【００５４】
プリチャージ動作時には、プリチャージ制御信号ＰＲＥが活性化されて、第１のグローバルデータラインプリチャージ回路１８″及び第２のグローバルデータラインプリチャージ回路３２の動作がイネーブルされる。そして、ライト制御信号ＷＥ、及びセンスアンプ制御信号ＩＯＳＡがすべて不活性化されてライトドライバー２２、及びセンスアンプ２０の動作がディセーブルされ、スイッチング制御信号ＰＲＤが不活性化されてスイッチングゲート３０がオープンされる。
【００５５】
従って、第１のグローバルデータライン対（１Ｇ，１ＧＢ）と第２のグローバルデータライン対（２Ｇ，２ＧＢ）が分離される。第１のグローバルデータラインプリチャージ回路１８″は、プリチャージ制御信号ＰＲＥに応答しローカルデータライン対（Ｌ，ＬＢ）及び第１のグローバルデータライン対（１Ｇ，１ＧＢ）を、電源電圧からＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｈを差し引いた電圧レベルにプリチャージする。第２のグローバルデータラインプリチャージ回路３２は、第２のグローバルデータライン対（２Ｇ，２ＧＢ）を電源電圧レベルにプリチャージする。
【００５６】
スイッチング制御信号ＰＲＤが活性化されてスイッチングゲート３０がオンされる場合にも、ローカルデータライン対（Ｌ，ＬＢ）及び第１のグローバルデータライン対（１Ｇ，１ＧＢ）が電源電圧からスレッショルド電圧Ｖｔｈを差し引いた電圧にプリチャージされ、第２のグローバルデータライン対（２Ｇ，２ＧＢ）が電源電圧レベルにプリチャージされる。結果的に、プリチャージ動作時にローカルデータライン対（Ｌ，ＬＢ）と第１のグローバルデータライン対（１Ｇ，１ＧＢ）とが電源電圧レベルまでにプリチャージされないので、プリチャージ動作時の電流が減ることになる。
【００５７】
すなわち、図４に示された本実施形態の半導体メモリ装置は、図３に示された半導体メモリ装置と異なる回路構成を有するが、同様な動作を実行する。
【００５８】
図５は、本発明の半導体メモリ装置に係る第３の実施形態の構成を示すものであり、図４の構成の第１のグローバルデータラインプリチャージ回路１８″を第１のグローバルデータラインプリチャージ回路１８'''に代替して構成している。
【００５９】
図５で、第１のグローバルデータラインプリチャージ回路１８'''は、図４の第１のグローバルデータラインプリチャージ回路１８″のＰＭＯＳトランジスタＰ３１をＣＭＯＳ転送ゲートＣに代替して構成している。
【００６０】
図５に示された本実施形態の半導体メモリ装置は、図４に示された半導体メモリ装置と異なる構成を有するが、同様な動作を実行する。
【００６１】
図６は、本発明の半導体メモリ装置に係る第４の実施形態の構成を示すものであり、図５の構成に抵抗Ｒ１、Ｒ２を追加し構成している。
【００６２】
図６で、抵抗Ｒ１は、第１のグローバルデータライン１Ｇと接地電圧との間に接続され、抵抗Ｒ２は反転した第１のグローバルデータライン１ＧＢと接地電圧との間に接続されている。また、抵抗Ｒ１、Ｒ２の抵抗値は比較的大きい。
【００６３】
図６に示されたブロックそれぞれの機能は、図５の機能と同様であり、ここでは追加された構成の機能について説明する。
【００６４】
抵抗Ｒ１、Ｒ２は、プリチャージ動作時に第１のグローバルデータライン対（１Ｇ，１ＧＢ）の「ハイ」レベルのデータが電源電圧からＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｈを差し引いた電圧レベル以上に上昇するのを防ぐためのものである。すなわち、抵抗Ｒ１、Ｒ２は、プリチャージ動作時に第１のグローバルデータライン対（１Ｇ，１ＧＢ）のプリチャージレベルを電源電圧からスレッショルド電圧を差し引いた電圧レベルに維持するためのものである。
【００６５】
図６に示された本実施形態の半導体メモリ装置は、図５の半導体メモリ装置と異なる構成を有するが、より安定した動作を実行する。
【００６６】
図７は、本発明の半導体メモリ装置に係る第５の実施形態の構成を示すものであり、第２のグローバルデータライン対に抵抗Ｒ３、Ｒ４を追加して構成されている。
【００６７】
図７で、抵抗Ｒ３は、第２のグローバルデータライン２Ｇと電源電圧との間に接続され、抵抗Ｒ４は反転した第２のグローバルデータライン２ＧＢと電源電圧との間に連結されている。抵抗Ｒ３、Ｒ４の抵抗値は比較的小さい。
【００６８】
図７に示されたブロックそれぞれの機能は、図６の機能と同様であり、ここでは追加される構成の機能に対して説明する。
【００６９】
抵抗Ｒ３、Ｒ４は、プリチャージ及びリード動作時に第２のグローバルデータライン対（２Ｇ，２ＧＢ）のレベルが下がるのを防ぐ。従って、リード動作時にセンスアンプ２０のゲインが減少するのを防ぐ。
【００７０】
リード動作時に万が一、抵抗Ｒ３、Ｒ４がないとしたら、第２のグローバルデータライン対（２Ｇ，２ＧＢ）の電圧レベルが下がるようになり、これにより、第２のグローバルデータライン対（２Ｇ，２ＧＢ）の「ハイ」レベルのデータが電源電圧レベルよりも低いレベルに下がることになる。そして、これによりスイッチングゲート３０を構成するＮＭＯＳトランジスタのソースとドレインとの間の電圧の差が小さくなり、第２のグローバルデータライン対（２Ｇ，２ＧＢ）から第１のグローバルデータライン対（１Ｇ，１ＧＢ）に流れる電流が減るようになって、第２のグローバルデータライン対（２Ｇ，２ＧＢ）のレベルが十分に下がらなくなる。従って、第２のグローバルデータライン対（２Ｇ，２ＧＢ）の間の電圧差が小さくなる。これにより、センスアンプ２０のゲインが減少するようになり、データを速く十分に増幅して出力することができない。
【００７１】
図７に示された本実施形態の半導体メモリ装置は、図６に示された半導体メモリ装置と互いに異なる構成を有するが、同様により安定した動作を実行する。
【００７２】
図８は、本発明の半導体メモリ装置に係る第６実施形態の構成を示したものであり、図５の構成に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を追加して構成されている。
【００７３】
図８で、抵抗Ｒ１、Ｒ２は、図６に示された抵抗Ｒ１、Ｒ２と同様な機能を実行し、抵抗Ｒ３、Ｒ４は図７に示された抵抗Ｒ３、Ｒ４と同様な機能を実行する。
【００７４】
従って、図８に示された半導体メモリ装置は、図６及び図７に示された半導体メモリ装置と比べて、より安定的な動作を実行することができる。
【００７５】
図９は、本発明の半導体メモリ装置に係る第７実施形態の構成を示すものであり、図８の構成にローカルセンスアンプ４０及びインバータＩ３を追加して構成されている。
【００７６】
図９で、ローカルセンスアンプ４０は、反転した制御信号ＢＳＲに応答してイネーブルされ、ブロック選択ゲート１６は制御信号ＢＳＲに応答してオンとなる。
【００７７】
制御信号ＢＳＲは、ブロック選択信号ＢＳが活性化され、プリチャージ制御信号ＰＲＥまたはライト制御信号ＷＥが活性化される場合にのみ活性化される信号である。
【００７８】
図９に示された本実施形態の半導体メモリ装置は、ローカルセンスアンプ４０を備えてリード動作時にローカルデータライン対（Ｌ，ＬＢ）に転送されたデータを、ブロック選択ゲート１６によって第１のグローバルデータライン対（１Ｇ，１ＧＢ）に転送するのではなく、ローカルセンスアンプ４０によってローカルデータライン対（Ｌ，ＬＢ）のデータを増幅して第１のグローバルデータライン対（１Ｇ，１ＧＢ）に出力する。従って、この場合に、ブロック選択ゲート１６は、リード動作時に制御信号ＢＳＲに応答してオフとなる。
【００７９】
結果的に、図９に示された本実施形態の半導体メモリ装置は、リード動作時にローカルデータライン対（Ｌ，ＬＢ）のデータをローカルセンスアンプ４０によって増幅して第１のグローバルデータライン対（１Ｇ，１ＧＢ）に出力するのが、図８に示された半導体メモリ装置の動作と相異する。
【００８０】
図９のローカルセンスアンプは、図３ないし図８に示された半導体メモリ装置の構成にすべて適用できる。
【００８１】
図１０は、図９に示されたローカルセンスアンプの実施形態の構成を示すものであり、ローカルセンスアンプ４０はＮＭＯＳトランジスタＮ７１〜Ｎ７５で構成されている。
【００８２】
図１０で、制御信号ＢＳＲＢは、制御信号ＢＳＲをインバータＩ３によって反転した信号である。
【００８３】
図１０に示すローカルセンスアンプの動作を次に説明する。
【００８４】
制御信号ＢＳＲＢが活性化されて「ハイ」レベルに遷移すると、ＮＭＯＳトランジスタＮ７１、Ｎ７４、Ｎ７５がすべてオンとなり、ローカルセンスアンプ４０の動作がイネーブルされる。
【００８５】
この状態で、ローカルデータライン対（Ｌ，ＬＢ）間に電圧の差が発生すると、ＮＭＯＳトランジスタＮ７２、Ｎ７３それぞれを介して第１のグローバルデータライン対（１Ｇ，１ＧＢ）からローカルデータライン対（Ｌ，ＬＢ）に電流が流れるようになる。このとき、ＮＭＯＳトランジスタＮ７２、Ｎ７３それぞれに印加される電圧が大きいと大量の電流を流し、小さいと少量の電流を流す。これにより第１のグローバルデータライン対（１Ｇ，１ＧＢ）のデータが増幅されて掛け離れるようになる。
【００８６】
前述のような方法で、図１０に示したローカルセンスアンプはローカルデータライン対（Ｌ，ＬＢ）のデータを増幅して第１のグローバルデータライン対（１Ｇ，１ＧＢ）に転送する。
【００８７】
図１１Ａは、従来の半導体メモリ装置に係るリード動作時のローカルデータライン対（Ｌ，ＬＢ）とグローバルデータライン対（Ｇ，ＧＢ）とのデータを示す波形であり、図１１Ｂは本実施形態の半導体メモリ装置に係るリード動作時のローカルデータライン対（Ｌ，ＬＢ）、第１のグローバルデータライン対（１Ｇ，１ＧＢ）、及び第２のグローバルデータライン対（２Ｇ，２ＧＢ）のデータを示す波形であり、横軸は時間、縦軸は電圧を示す。
【００８８】
そして、図１１Ａ及び図１１Ｂの波形図は、１つのワードラインが選択された後、互いに異なるビットライン対から連続的にデータがリードされる場合の波形図を示すものである。
【００８９】
図１１Ａから、従来の半導体メモリ装置は、ローカルデータライン対（Ｌ，ＬＢ）間の電圧の差とグローバルデータライン対間の電圧差に差異がなく、ほとんど同一であることが理解できる。一方、図１１Ｂから、時間の間隔ｔ１〜ｔ２、ｔ３〜ｔ４、及びｔ５〜ｔ６で、本実施形態の半導体メモリ装置は、第１のグローバルデータライン対（１Ｇ，１ＧＢ）間の電圧差と比べて第２のグローバルデータライン対（２Ｇ，２ＧＢ）間の電圧差が大きくなったことがわかる。
【００９０】
図１１Ｃは、従来の半導体メモリ装置に係るグローバルデータライン対（Ｇ，ＧＢ）間の電圧差△Ｇ及び本実施形態の半導体メモリ装置に係る第２のグローバルデータライン対（２Ｇ，２ＧＢ）間の電圧差△２Ｇを示す波形図であり、図１１Ｃから、時間の間隔ｔ１〜ｔ２、ｔ３〜ｔ４、及びｔ５〜ｔ６で、本実施形態の半導体メモリ装置に係る電圧差△２Ｇが従来の半導体メモリ装置に係る電圧差△Ｇと比べて増加されたことがわかる。
【００９１】
従って、本実施形態の半導体メモリ装置におけるリード動作時に、センスアンプのゲインが増加されてデータを速く十分に増幅して出力することができる。
【００９２】
また、本実施形態の半導体メモリ装置は、プリチャージ動作時に、グローバルデータライン対の一部である第１のグローバルデータライン対を電源電圧からスレッショルド電圧を差し引いた電圧レベルにプリチャージし、第２のグローバルデータライン対を電源電圧レベルにプリチャージすることによって、プリチャージ動作時に消耗される電流を減らすことができる。
【００９３】
また、ライト動作時に、第１のグローバルデータライン対を介してデータをライトすることによってデータのスイング幅が小さくなりライト速度を改善することができる。
【００９４】
また、リード動作時に、第２のグローバルデータライン対の電圧差が小さくならないので、センスアンプのゲインが減らないために、データを速く、そして十分に増幅して出力することができる。
【００９５】
上述では、本発明の好ましい実施の形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更することができる。
【図面の簡単な説明】
【００９６】
【図１】従来の半導体メモリ装置に係るメモリセルアレイの一形態の信号ライン配置を示す図である。
【図２】図１に示された半導体メモリ装置に係る一形態の構成を示す図である．
【図３】本発明の半導体メモリ装置に係る第１の実施形態の構成を示す図である。
【図４】本発明の半導体メモリ装置に係る第２の実施形態の構成を示す図である。
【図５】本発明の半導体メモリ装置に係る第３の実施形態の構成を示す図である。
【図６】本発明の半導体メモリ装置に係る第４の実施形態の構成を示す図である。
【図７】本発明の半導体メモリ装置に係る第５の実施形態の構成を示す図である。
【図８】本発明の半導体メモリ装置に係る第６の実施形態の構成を示す図である。
【図９】本発明の半導体メモリ装置に係る第７の実施形態の構成を示す図である。
【図１０】図９に示されたローカルセンスアンプに係る実施形態の構成を示す図である。
【図１１Ａ】本実施形態の半導体メモリ装置及び従来の半導体メモリ装置がリード動作時に、各一対信号ラインの波形及び電圧の差を示す波形図である。
【図１１Ｂ】本実施形態の半導体メモリ装置及び従来の半導体メモリ装置がリード動作時に、各一対信号ラインの波形及び電圧の差を示す波形図である。
【図１１Ｃ】本実施形態の半導体メモリ装置及び従来の半導体メモリ装置がリード動作時に、各一対信号ラインの波形及び電圧の差を示す波形図である。
【図１】
2005196961.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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