(57)【要約】【課題】  半導体装置の電極材料にＲｕを用いても、アッシングの際にＲｕが悪影響を受けないアッシング方法とそれを用いた半導体装置の製造方法を提供すること。【解決手段】  半導体基板１に形成された強誘電体キャパシタの下部電極１９をＲｕ膜により形成するに際に、マスクとして用いたレジストを除去するための酸素プラズマによるアッシングで、プラズマ処理装置のチャンバ３１内の圧力は７０Ｐａ以上で、かつ、半導体基板１の温度は１００℃以下に保持する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
プラズマ処理装置によって、該装置の内部に配置されたステージに載置された半導体基板に形成された強誘電体キャパシタの下部電極をＲｕ膜により形成するに際し、マスクとして用いたレジストを除去するためのアッシング方法であって、
前記レジストを酸素プラズマによるアッシングする際は、前記プラズマ処理装置のチャンバ内の圧力は７０Ｐａ以上であり、かつ、前記半導体基板の温度は１００℃以下に保持することを特徴とするアッシング方法。
【請求項２】
前記ステージに静電チャックを用いる場合は、前記半導体基板の温度は、３０℃〜１００℃に保持することを特徴とする請求項１記載のアッシング方法。
【請求項３】
半導体基板上にメモリセルトランジスタ及びその拡散領域に接続されたシリンダ型容量素子を備えた半導体装置の製造方法であって、
前記半導体基板上に前記メモリセルトランジスタを形成した後、全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜の所定の個所に前記シリンダ型容量素子を形成するためのシリンダ溝を形成する工程と、
その後全面にＲｕにより下部電極膜を形成する工程と、
その後前記シリンダ溝内にのみレジストが残存するようにレジスト処理する工程と、
その後余分な前記下部電極膜を除去して前記シリンダ溝内にのみＲｕの下部電極膜を残す工程と、
その後シリンダ溝内の前記レジストをアッシングにより除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記レジストのアッシングは、請求項１または２に記載したアッシング方法を用いていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極材料にＲｕを用いた半導体装置の製造の際のアッシング方法と、それを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、情報記憶用キャパシタの電極間絶縁膜としてペロブスカイト構造あるいは層状ペロブスカイト構造の物質からなる強誘電体薄膜を用いた不揮発性強誘電体メモリセル（ＦＲＡＭセル）およびそのアレイを有するＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が注目を集めている。
【０００３】
強誘電体膜は、電界が印加された時に一旦発生した電気分極が、電界が印加されなくなっても残留し、電界とは反対方向の向きにある程度以上の強さの電界が印加された時に分極の向きが反転する特性を有している。
【０００４】
この誘電体の分極の向きが反転する分極特性に着目し、メモリセルの情報記憶用のキャパシタの絶縁膜に強誘電体を用いてＦＲＡＭセルを実現する技術が開発されている。
【０００５】
このＦＲＡＭセルは、ＤＲＡＭセルのキャパシタを強誘電体キャパシタに置き換えた構成になっており、スイッチ用のＭＯＳトランジスタを介して強誘電体キャパシタから分極反転あるいは非反転の際の電荷を取りだす方式（データ破壊読み出し）を用いており、動作電源をオフ状態にしてもメモリセルに書かれている記憶データは失われない特徴がある。
【０００６】
ＦＲＡＭは、大容量メモリの代表であるＤＲＡＭと比較すると、不揮発性であるため、データ保持にリフレッシュ動作が不要であって、待機時の消費電力が不要であるという特徴を持つ。また、他の不揮発性メモリであるフラッシュメモリと比較すると、データ書換え回数が多く、かつ、データ書き換え速度が著しく速いという特徴を持つ。また、メモリーカード等に使用される電池バックアップが必要なＳＲＡＭと比較しても、消費電力が小さく、セル面積を大幅に小さくできるという利点を備えている。
【０００７】
通常、ＦＲＡＭセルには、１つのトランジスタと１つの強誘電体キャパシタにより構成される１トランジスタ・１キャパシタ（１Ｔ／１Ｃと略す）型のものと、２つのトランジスタと２つの強誘電体キャパシタにより構成される２トランジスタ・２キャパシタ（２Ｔ／２Ｃと略す）型のものが知られている。
【０００８】
１Ｔ／１Ｃ構造は、ＤＲＡＭと同等の高集積化が可能という長所を持つが、各メモリセルの強誘電体特性のばらつきおよび劣化のばらつきを抑えなければならず、歩留りおよび素子信頼性を上げることが難しいという短所を持っている。
【０００９】
２Ｔ／２Ｃ構造は、１Ｔ／１Ｃ構造の２倍の面積を必要とする欠点があるが、特性マージンを大きくとれるので、歩留りおよび素子信頼性を向上させることが容易である。
【００１０】
いずれの構造においても、下地絶縁膜上に電極／強誘電体／電極のスタック構造を形成し、その上層の酸化膜に開けたコンタクトホールを介してＡｌまたはＣｕ配線を施し、パッシベーション膜で保護している。
【００１１】
強誘電体材料としては、ＰＺＴ（チタン酸ジルコン酸鉛）やＳＢＴ（ストロンチウム・ビスマス・タンタレイト）等のビスマス層状化合物が使用されている。
【００１２】
また、強誘電体材料としてＰＺＴやＢＳＴを用いた場合、強誘電体キャパシタの電極材料として、Ｐｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯ２）のほかに、Ｒｕ（ルテニウム）、Ｒｕ酸化物（ＲｕＯ２）等の貴金属あるいは導電性酸化物が用いられる。
【００１３】
（例えば、特許文献１を参照）
電極の形成は、図１０に示すように、予めエッチバックにより、層間絶縁膜６２の表面を平坦化して不要なバリア膜６５及び図１１に示した下部電極膜６６Ａを除去し、それにより、下部電極６６を形成する。次に、図１１に示すように、酸素（Ｏ２）プラズマ法によりシリンダ溝６３内のレジスト６７をアッシングして除去する。なお、両図中、５１はシリコン基板、５５はＮ型拡散領域（ソース領域又はドレイン領域）、５６は層間絶縁膜、５８は容量コンタクト、６１はプラズマ酸窒化膜である。
【００１４】
次に、ＣＶＤ法により全面に例えば、Ｔａ２Ｏ５膜から成る容量絶縁膜６８及び上部電極膜６９Ａを形成した後、上部電極膜６９Ａを所望の形状にパターニングして上部電極（図示せず）を形成することにより容量素子を形成して、半導体メモリを完成させている。（例えば、特許文献２を参照）
【特許文献１】特開２００１−３５８３１６号公報  （段落番号００３１）
【特許文献２】特開２００１−３１３３７９号公報  （段落番号００１４〜００１５）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述のようにＦＲＡＭセルの製造においては、図１１に示したように、電極を形成する際に、酸素（Ｏ２）プラズマ法により、シリンダ溝６３内のレジスト６７をアッシングして除去している。この酸素（Ｏ２）プラズマ法によるアッシングでは、Ｏ２ガスにマイクロ波を用いてプラズマを発生させている。このアッシングでは、通常、高レートが要求されるため、シリコン基板に形成されているシリンダ溝６３内のレジスト６７をアッシングするために、シリコン基板の温度を２００〜２５０℃に昇温している。
【００１６】
このような昇温による温度では、Ｒｕが１２０〜１５０℃付近の温度から容易にＯ２ラジカルと反応してしまうため、電極材料であるＲｕがエッチングされてしまうという不具合が生じている。（ＲｕＯ２、ＲｕＯ４を生成）
本発明はこれらの事情にもとづいてなされたもので、半導体装置の電極材料にＲｕを用いても、アッシングの際にＲｕが悪影響を受けないアッシング方法とそれを用いた半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１７】
本発明によれば、プラズマ処理装置によって、該装置の内部に配置されたステージに載置された半導体基板に形成された強誘電体キャパシタの下部電極をＲｕ膜により形成するに際し、マスクとして用いたレジストを除去するためのアッシング方法であって、
前記レジストを酸素プラズマによるアッシングする際は、前記プラズマ処理装置のチャンバ内の圧力は７０Ｐａ以上であり、かつ、前記半導体基板の温度は１００℃以下に保持することを特徴とするアッシング方法である。
【００１８】
また本発明によれば、前記ステージに静電チャックを用いる場合は、前記半導体基板の温度は、３０℃〜１００℃に保持することを特徴とする請求項１記載のアッシング方法である。
【００１９】
また本発明によれば、半導体基板上にメモリセルトランジスタ及びその拡散領域に接続されたシリンダ型容量素子を備えた半導体装置の製造方法であって、
前記半導体基板上に前記メモリセルトランジスタを形成した後、全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜の所定の個所に前記シリンダ型容量素子を形成するためのシリンダ溝を形成する工程と、
その後全面にＲｕにより下部電極膜を形成する工程と、
その後前記シリンダ溝内にのみレジストが残存するようにレジスト処理する工程と、
その後余分な前記下部電極膜を除去して前記シリンダ溝内にのみＲｕの下部電極膜を残す工程と、
その後シリンダ溝内の前記レジストをアッシングにより除去する工程とを有することを特徴とする半導体装置の製造方法である。
【００２０】
また本発明によれば、前記レジストのアッシングは、上記のアッシング方法を用いていることを特徴とする半導体装置の製造方法である。
【発明の効果】
【００２１】
本発明によれば、電極材料にＲｕを用いた半導体装置の製造で、電極形成の際のアッシングによるＲｕへの悪影響を防止することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面を参照して説明する。
【００２３】
Ｒｕ（ルテニウム）膜は、酸化しても導電性酸化膜となる性質があるので、例えば、強誘電体キャパシタの下部電極用にＲｕ膜を用いると、その後の工程で下部電極膜がパターニングされて下部電極が形成されても、この上に形成される容量絶縁膜の容量に影響を与えないという利点がある。そのため、強誘電体キャパシタの下部電極にＲｕ膜を用いることが試みられている。
【００２４】
以下に、下部電極にＲｕ膜を用いた半導体装置の製造方法の一例について説明する。図１乃至図５は、この発明の一実施例である半導体装置の製造方法を工程順に示す工程図である。
【００２５】
まず、図１（ａ）に示すように、例えば、Ｐ型の半導体基板１に、周知のＬＯＣＯＳ法等により酸化シリコン膜からなる素子分離用絶縁膜２を形成した後、この素子分離用絶縁膜２により囲まれた活性領域に酸化シリコン膜、多結晶シリコン膜を順次に形成し、これら酸化シリコン膜及び多結晶シリコン膜を所望の形状にパターニングしてゲート酸化膜３及びゲート電極（ワードライン）４を形成する。次に、ゲート酸化膜３及びゲート電極４をマスクとするセルフアラインにより、イオン注入法等の周知の不純物導入方法によりＮ型不純物を半導体基板１に導入して、ソース領域又はドレイン領域を構成する複数のＮ型拡散領域５を選択的に形成する。次に、ＣＶＤ法により全面に層間絶縁膜となる膜厚が０．５〜１．０μｍの酸化シリコン膜６を形成する。
【００２６】
これにより、ゲート電極４及び複数のＮ型拡散領域５によりＭＯＳ型トランジスタから成るメモリセルトランジスタ１０が構成されている。ここで、上述のソース領域又はドレイン領域を構成する複数のＮ型拡散領域５は、高不純物濃度領域と低不純物濃度領域との組み合わせであるいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造になっていても、高不純物濃度領域のみの非ＬＤＤ構造になっていてもよい。次に、フォトリソグラフィ法により、容量素子が接続される所望のＮ型拡散領域５の表面の酸化シリコン膜６にコンタクトホール７を形成する。
【００２７】
次に、図１（ｂ）に示すように、ＣＶＤ法により全面に、抵抗を下げるための所望の不純物がドープされた多結晶シリコン膜（ドープト多結晶シリコン膜）を形成した後、エッチバックにより酸化シリコン膜６の表面を平坦化して不要な多結晶シリコン膜を除去して、コンタクトホール７内にドープト多結晶シリコンから成る容量コンタクト８を形成する。
【００２８】
次に、図２（ａ）に示すように、プラズマＣＶＤ法により全面に、膜厚が略５０ｎｍのプラズマ酸窒化シリコン膜１１及び膜厚が略１μｍのプラズマ酸化シリコン膜１２を順次形成する。
【００２９】
次に、図２（ｂ）に示すように、フォトリソグラフィ法により、プラズマ酸窒化シリコン膜１１及びプラズマ酸化シリコン膜１２に、容量コンタクト８を露出するようにシリンダ溝１３を形成する。
【００３０】
次に、図３（ａ）に示すように、ＣＶＤ法により全面に膜厚が略１０ｎｍのＴｉＮ膜及び膜厚が略１０ｎｍのＴｉ膜の積層膜から成るバリア膜１５を形成した後、スパッタ法のみにより、又はスパッタ法の後にＣＶＤ法を組み合わせて、全面に膜厚が５〜１０ｎｍのルテニウム（Ｒｕ）膜から成る下部電極膜１６Ａを形成する。このＲｕ膜は、酸化しても導電性酸化膜となる性質を有しているので、この後の工程で下部電極膜がパターニングされて下部電極が形成されても、この上に形成される容量絶縁膜の容量に影響を与えない。
【００３１】
なお、バリア膜１５は、ドープト多結晶シリコン膜から成る容量コンタクト８から下部電極膜１６Ａに不要な不純物が拡散するのを防止すると共に、下部電極膜１６Ａとプラズマ酸化シリコン膜１２との密着性を向上させる役割を担っている。
【００３２】
次に、図３（ｂ）に示すように、全面にレジストを塗布した後に全面露光し、次に現像処理を施してシリンダ溝１３内にレジスト１７を残す。このとき、現像処理によりレジスト１７がシリンダ溝１３内にのみ残るように、レジストの塗布厚さ及び全面露光量を前もって実験により求めておくことが必要である。
【００３３】
次に、図４（ａ）に示すように、エッチバックによりプラズマ酸化シリコン膜１２の表面を平坦化して、不要な下部電極膜１６Ａ及びバリア膜１５を順次に除去する。このエッチバックにより下部電極膜１６Ａは所望の形状にパターニングされて、下部電極１６が形成される。このエッチバック時に、シリンダ溝１３内に埋め込まれているレジスト１７の一部も除去される。
【００３４】
次に、図４（ｂ）に示すように、酸素（Ｏ２）プラズマ法によりシリンダ溝１３の内部に残っているレジスト１７を、後述するアッシング装置でアッシングして除去する。
【００３５】
次に、図５に示すように、ＣＶＤ法により全面にＴａ２Ｏ５膜から成る容量絶縁膜２０及び上部電極膜２１を形成した後、上部電極膜２１を所望の形状にパターニングして上部電極（図示せず）を形成することにより容量素子を形成し、ＦＲＡＭ等の半導体メモリを完成させる。
【００３６】
次に、アッシング装置の一例について説明する。図６は、被処理物（例えば、上述の下部電極にＲｕ膜を用いた際、その製造工程で用いたレジスト）上のレジストのアッシングに適用されるダウンフロー型のマイクロ波励起のプラズマ処理装置を示す模式図である。
【００３７】
チャンバ３１の内部は、水平方向に配置したガス通過孔の孔設された金属プレートからなるガス分離板３２によりプラズマ生成室３３と処理室３４とに上下に区画されている。また、チャンバ３１の内部はフッ素樹脂で表面処理が施されている。なお、フッ素樹脂による表面処理の他には、アルマイト処理やダイヤモンドコーティングを施しても良い。
【００３８】
なお、ガス分離板３２は、シャワープレートを兼ねており、均等にガスを流すようになっている。一例を挙げれば、図７（ａ）に平面図を示すように、複数の開口３２ａが全面に分散して孔設されていたり、あるいは、図７（ｂ）に平面図を示すように、放射状にスリット３２ｂが等角度で設けられている。
【００３９】
チャンバ３１の内部にプロセスガスを供給するガス供給管３５がチャンバ３１の上部の側壁を貫通する形で設けられている。
【００４０】
被処理物である半導体基板１を保持するステージ３７は、図示しないＲＦ（ラジオ波）バイアスや冷却機構を備えており、それぞれＲＦ発振器、チラーに接続されている。排気口３６は、処理室３４が形成されたチャンバ３１の底部に設けられ排気管３８の一端が接続している。排気管３８の他端は図示しない真空ポンプが連結されている。
【００４１】
石英ガラスあるいはアルミナ等からなる誘電体窓３９は、チャンバ３１の上壁部に形成された開口部（キャビティ部分）４０に設けられており、開口部４０と誘電体窓３９との間は図示しないＯリングなどによりシールされる構造となっている。
【００４２】
なお、処理室３４ではＲＦ（ラジオ波）バイアスや冷却機構を備えたステージ３７により半導体基板１を保持したが、替わりに、静電チャックで保持することもできる。
【００４３】
また、上述の実施の形態では、アッシング装置として導波管を用いた、マイクロ波励起型のプラズマ処理装置を用いたが、替わりに、周知の誘導結合型のプラズマ処理装置を用いることもできる。
【００４４】
次に、これらの構造によるマイクロ波励起のプラズマ処理装置によりレジストパターンが表面に形成された被処理物である半導体基板１（下部電極にＲｕ膜を用いた際、その製造工程で用いたレジスト）をアッシングする方法を説明する。
【００４５】
まず、チャンバ３１の内部のステージ３７の上にレジストパターンが表面に形成された被処理物である半導体基板１を設置する。図示しない真空ポンプを作動させてチャンバ３１の内部のガスを排気管３８を通してチャンバ３１から排気する。次に、プロセスガスとして、例えば、Ｏ２ガスおよびＮ２ガスを、ガス供給管３５よりチャンバ３１の内部に供給する。なお、プロセスガスにはＣＦ４等のフッ素原子を添加して用いられている場合も多い。
【００４６】
チャンバ３１の内部の圧力が７０Ｐａ（１Ｐａ（Ｐａｓｃａｌ、パスカル）は（１／９．８）ｋｇｆ／ｍ２であり、約１０−５ｋｇｆ／ｃｍ２≒５×１０−４Ｔｏｒｒ（ｍｍＨｇ）である）になった時点で、マイクロ波発生源（不図示）からマイクロ波を導波管４１の内部に導入して、プラズマ生成室３３にプラズマを発生する。発生したプラズマはガス分離板３２によりイオンが除去され、活性種がガス分離板３２の開口３２ａ（３２ｂ）を通して処理室３４に導入される。それにより、プラズマ中の活性な酸素原子を、ステージ３７の上に設置された半導体基板１の表面のレジストパターンと反応させて、レジストパターンを剥離する。
【００４７】
次に、これらの方法による下部電極にＲｕ膜を用いた際、その製造工程で用いたレジストをアッシングするためのアッシング条件を、実験により確認して、設定した結果について説明する。
【００４８】
図８のグラフで示すように、チャンバ３１の内部の圧力を、１０Ｐａ、３０Ｐａ、７０Ｐａ、４００Ｐａ毎の放電時間に対する半導体基板１の温度は、何れの圧力でも放電時間が長くなれば、半導体基板１の温度は上昇する。また、上昇温度の値は、圧力が高くなるほど低下する。つまり、３００ｓｅｃが経過しても、７０Ｐａでは略１００℃以下になる。
【００４９】
なお、Ｒｕは、１２０〜１５０℃付近の温度から容易にＯ２ラジカルと反応してしまうため、電極材料であるＲｕがエッチングされてしまうという不具合が生じているが、チャンバ内部の圧力を７０Ｐａ以上にすることで、半導体基板１の温度を略１００℃以下に保つことが出来る。それにより、レジストのアッシングの際にＲｕがエッチングされてしまうという不具合を防止することができる。
【００５０】
なお、半導体基板１の温度は、略１００℃以下ならば、下限については特に制限は存在しないが、静電チャックを用いた際は、静電チャックの作動上の点から３０℃程度が下限になる。
【００５１】
また、図９のグラフで示すように、チャンバ３１内の圧力（４００Ｐａ）を一定にして、パワーを３０００Ｗ程度まで上昇させた際の半導体基板１の温度は、パワーが増加するほど半導体基板１の温度も上昇する。
【００５２】
つまり、半導体基板１の温度を１００℃以下に維持するためには、チャンバ３１内の圧力が４００Ｐａの際には、パワーを１０００Ｗ以下にすればよいことが分かる。
【００５３】
これらの実験結果から、下部電極にＲｕ膜を用いた際、その製造工程で用いたレジストをアッシングするためのアッシング条件を、半導体基板１をチャンバ３１内に収容した状態で、以下のように設定した。
【００５４】
＊ガスの種類及びガス流量  Ｏ２／Ｎ２＝１０００／１００〜２００ｓｃｃｍ（Ｓｔａｎｄａｒｄ  Ｃｕｂｉｃ  Ｃｅｎｔｉｍｅｔｅｒ  ｐｅｒ  Ｍｉｎｕｔｅ）
＊パワー  １０００Ｗ
＊チャンバ内圧力  ７０Ｐａ（Ｐａｓｃａｌ）以上
＊半導体基板１温度  １００℃以下
これらの条件で、２分間レジストをアッシングすれば、レジストの除去が所望したとうりにおこなわれ、かつ、チャンバ３１内で発生したプラズマによる輻射熱がチャンバ内部の圧力を７０Ｐａ以上にすることで低減される。その結果、半導体基板１の温度を略１００℃以下に保つことが出来る。
【００５５】
それにより、半導体基板に形成されたシリンダ溝に沿って設けられた下部電極にＲｕ膜を用いても、アッシングの際にＲｕがエッチングされてしまうという不具合を防止することができる。その結果、歩留まりの高い生産性で半導体装置を製造することができる。
【図面の簡単な説明】
【００５６】
【図１】（ａ）および（ｂ）は、半導体装置の製造方法を工程順に示す工程図。
【図２】（ａ）および（ｂ）は、半導体装置の製造方法を工程順に示す工程図。
【図３】（ａ）および（ｂ）は、半導体装置の製造方法を工程順に示す工程図。
【図４】（ａ）および（ｂ）は、半導体装置の製造方法を工程順に示す工程図。
【図５】半導体装置の製造方法での工程示す工程図。
【図６】プラズマ処理装置の模式図。
【図７】（ａ）および（ｂ）は、ガス分離板の平面図。
【図８】チャンバ内の圧力を変化させた際の、半導体基板の温度と放電時間との関係を示すグラフ。
【図９】パワーと半導体基板の温度との関係を示すグラフ。
【図１０】半導体装置の製造方法での工程示す工程図。
【図１１】半導体装置の製造方法での工程示す工程図。
【符号の説明】
【００５７】
１…半導体基板、２…素子分離用絶縁膜、３…ゲート酸化膜、４…ゲート電極、６…酸化シリコン膜、１３…シリンダ溝、１５…バリア膜、１６…下部電極、１６Ａ…下部電極膜、１７…レジスト、１８…層間絶縁膜、２０…容量絶縁膜、２１…上部電極膜、３１…チャンバ、３７…ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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