(57)【要約】【課題】  ソース領域・ドレイン領域を構成する高濃度不純物添加シリコン膜とチャネル領域を構成する多結晶シリコン膜との界面特性を改善し、オフ電流の少ないトランジスタを得る。【解決手段】  ソース電極８ｓおよびドレイン電極８ｄにそれぞれ接する高濃度不純物添加シリコン膜６ｓ，６ｄと、多結晶シリコン膜４との間に、無添加または低濃度（１００ｐｐｍ以下）不純物添加水素化非晶質シリコン層５ｓ，５ｄを化学気相成長法により形成する。これによって、ソース領域およびドレイン領域を構成する高濃度不純物添加シリコン膜６ｓ，６ｄとチャネル領域を構成する多結晶シリコン膜４との界面特性を改善し、オフ電流の少なくすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
制御電極と多結晶シリコン膜とが絶縁膜を介して積層され、該制御電極の両側のうち一方側に一方駆動電極が設けられ、その他方側に他方駆動電極が設けられており、該一方駆動電極および他方駆動電極は該制御電極を介して互いに離間した状態で、該多結晶シリコン膜との間に水素化非晶質シリコン膜と不純物添加シリコン膜の積層構造がそれぞれ設けられているトランジスタ。
【請求項２】
ボトムゲート型に構成された請求項１に記載のトランジスタ。
【請求項３】
トップゲート型に構成された請求項１に記載のトランジスタ。
【請求項４】
基板上に前記制御電極としてのゲート電極が設けられ、該ゲート電極および基板上に前記絶縁膜を介して前記多結晶シリコン膜が設けられ、該多結晶シリコン膜上に、前記水素化非晶質シリコン膜と不純物添加シリコン膜との積層構造を介して前記一方駆動電極としてのソース電極が設けられ、かつ該積層構造とは別の、該水素化非晶質シリコン膜と不純物添加シリコン膜の積層構造を介して前記他方駆動電極としてのドレイン電極が設けられている請求項２に記載のトランジスタ。
【請求項５】
基板上に前記多結晶シリコン膜が設けられ、該多結晶シリコン膜上に前記絶縁膜を介して前記制御電極としてのゲート電極が設けられ、該多結晶シリコン膜上に、前記水素化非晶質シリコン膜と不純物添加シリコン膜との積層構造を介して前記一方駆動電極としてのソース電極が設けられ、かつ該積層構造とは別の、該水素化非晶質シリコン膜と不純物添加シリコン膜の積層構造を介して前記他方駆動電極としてのドレイン電極が設けられている請求項３に記載のトランジスタ。
【請求項６】
基板上に前記一方駆動電極としてのソース電極および前記他方駆動電極としてのドレイン電極が互いに離間した状態で設けられ、該ソース電極およびドレイン電極上にわたって、前記不純物添加シリコン膜と不純物添加シリコン膜との積層構造をそれぞれ介して前記多結晶シリコン膜が設けられ、該ソース電極とドレイン電極の間に位置する該多結晶シリコン膜上に前記絶縁膜を介して前記制御電極としてのゲート電極が設けられている請求項３に記載のトランジスタ。
【請求項７】
前記水素化非晶質シリコン膜が化学気相成長法により形成されている請求項１に記載のトランジスタ。
【請求項８】
前記水素化非晶質シリコン膜は不純物が無添加であるかまたは不純物濃度が０ｐｐｍを超えかつ１００ｐｐｍ以下である請求項１に記載のトランジスタ。
【請求項９】
前記水素化非晶質シリコン膜は、前記多結晶シリコン膜と接する界面側よりも前記不純物添加シリコン膜と接する界面側で不純物濃度が高くなるように膜厚方向に不純物濃度勾配を有し、該多結晶シリコン膜と接する界面で不純物が無添加であるか、または不純物濃度が０ｐｐｍを超えかつ１００ｐｐｍ以下である請求項１に記載のトランジスタ。
【請求項１０】
前記水素化非晶質シリコン膜は、前記多結晶シリコン膜と接する界面側に少なくとも０ｎｍを超えかつ５ｎｍ以下の厚みで不純物が無添加であるか、または不純物濃度が０ｐｐｍを超えかつ１００ｐｐｍ以下である領域を有する請求項９に記載のトランジスタ。
【請求項１１】
基板上に制御電極、絶縁膜および多結晶シリコン膜をこの順にまたはこれとは逆の順に形成する工程と、
該制御電極の両側にそれぞれ、該多結晶シリコン膜に接して化学気相成長法により水素化非晶質シリコン膜をそれぞれ形成する工程と、
該水素化非晶質シリコン膜に接して不純物添加シリコン膜をそれぞれ形成する工程と、
該不純物添加シリコン膜に接して一方駆動電極および他方駆動電極をそれぞれ形成する工程とを有するトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置やエレクトロルミネッセンス表示装置などの表示装置に用いられる薄膜トランジスタなどのトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
この種の薄膜トランジスタにおいて、キャリアの動きを制御するゲート領域（チャネル）を構成する半導体膜としては水素化非晶質シリコンまたは多結晶シリコンが用いられている。この水素化非晶質シリコンまたは多結晶シリコンは、ガラス基板などの安価な基板上に形成することができる。
【０００３】
このうち、水素化非晶質シリコン膜は電気抵抗が大きいため、薄膜トランジスタのオフ電流を抑止しやすいが、大きなオン電流を得ることが容易ではない。また、水素化非晶質シリコン膜は、キャリアの移動度が１ｃｍ２／Ｖ・ｓ前後と小さく、高速動作ができないため、その用途が限定されている。
【０００４】
一方、多結晶シリコン膜はキャリア移動度が大きく、低抵抗膜とすることができるため、微細なトランジスタによって大きな電流を高速で制御することができる。しかしながら、多結晶シリコン膜は、その結晶粒界面に多くの欠陥が存在しており、結晶粒の内部においても単結晶シリコンに比べると多くの欠陥がある。これらの欠陥はキャリアの輸送を妨げるだけでなく、ｐｎ接合特性を損なう原因となる。特に、トランジスタがオフ状態であるときに、ｐｎ接合の界面近傍において、これらの欠陥に起因する電子準位を介したキャリア輸送が発生し、このリーク電流がオフ電流の原因となる。
【０００５】
この多結晶シリコン膜の形成方法は、大きく２種類に分けることができる。その一つはプラズマＣＶＤ（化学気相成長）法や触媒ＣＶＤ法などによって多結晶シリコン膜を基板上に直接形成する方法である。この方法で形成される多結晶シリコン膜は、結晶粒が数十ｎｍと小さい。また、キャリア移動度は大きなもので３０ｃｍ２／Ｖ・ｓ程度であり、水素化非晶質シリコン膜に比べると数十倍であるものの、リーク電流の抑止などという点で課題があるため、実用化が阻まれている。
【０００６】
もう一つはプラズマＣＶＤ法などによって水素化非晶質シリコン膜または上述した微結晶粒の多結晶シリコン膜を形成した後、レーザ照射により結晶化または再結晶化する方法である。この方法で形成される多結晶シリコン膜は、結晶粒が大きく、キャリア移動度が１００ｃｍ２／Ｖ・ｓ以上の大きなものが得られている。
【０００７】
現在、多結晶シリコン薄膜トランジスタには、後者の方法で形成された多結晶シリコン膜が用いられており、微細化・集積化により、画素駆動用トランジスタのみならず、周辺回路も同一基板上に組み込まれた高機能なモノリシック型表示パネルが製造されている。後者の方法で得られる多結晶シリコン膜は、前者の方法で得られる多結晶シリコン膜に比べて結晶性が良く、薄膜トランジスタのオフ電流も小さくすることができる。しかしながら、一層の微細化および高機能化のためには、オフ電流のさらなる抑止およびばらつきの低減が必要とされている。
【０００８】
また、薄膜トランジスタのソース電極に接するソース領域と、ドレイン電極に接するドレイン領域とにおいて、接合部近辺の欠陥を減らすためには、不純物が接合部の形成に必要な量だけ添加され、余分な不純物は少ない方が好ましい。一方、ソース電極・ドレイン電極とソース領域・ドレイン領域との接触抵抗を充分小さくするためには、高濃度に不純物が添加されている膜とすることが好ましい。
【０００９】
これらの相反する要求に対応するため、例えば特許文献１には、多結晶シリコン膜中にイオン注入により形成されたソース領域・ドレイン領域と、これらとソース電極・ドレイン電極との間に、気相成長法により多結晶シリコン膜を更に形成し、ソース電極・ドレイン電極と接する側の多結晶シリコン膜の界面が高濃度でソース領域・ドレイン領域と接する側が低濃度になるように膜厚方向に不純物濃度勾配を持たせることによって、オフ電流を低減させた薄膜トランジスタが提案されている。
【特許文献１】特開平６−２２４２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、多結晶シリコン膜を用いた多結晶シリコン薄膜トランジスタでは、結晶欠陥による影響を受け易く、オフ電流を抑止することが容易ではない。多結晶シリコン膜の形成方法によっては、薄膜トランジスタのオフ電流を低減することができるが、モノリシック型表示パネルのように、高機能化・高集積化・微細化された回路では、多結晶シリコン薄膜トランジスタにおけるオフ電流の更なる抑止およびばらつきの低減が必要とされている。
【００１１】
本発明は、上記従来の問題を解決するもので、オフ電流をより低減させることができるトランジスタおよびその製造方法を提供することを目的とする。
【００１２】
なお、上記特許文献１に開示されている薄膜トランジスタは、オフ電流を低減させているものの、本発明で高濃度不純物添加膜と多結晶シリコン膜との間に設けられる水素化非晶質シリコン膜は、特許文献１に開示されている薄膜トランジスタのようにソース領域・ドレイン領域とソース電極・ドレイン電極とを繋ぐものではなく、その膜自体が接合形成を担っている。また、本発明では、多結晶シリコン膜と水素化非晶質シリコン膜という異種材料を用いて、上記特許文献１に比べてより大きなオフ電流低減効果を得ている。これらの点において、上記特許文献１に開示されている従来技術と本発明とはその構成が本質的に異なるものである。
【課題を解決するための手段】
【００１３】
本発明のトランジスタは、制御電極と多結晶シリコン膜とが絶縁膜を介して積層され、該制御電極の両側のうち一方側に一方駆動電極が設けられ、その他方側に他方駆動電極が設けられており、該一方駆動電極および他方駆動電極は該制御電極を介して互いに離間した状態で、該多結晶シリコン膜との間に水素化非晶質シリコン膜と不純物添加シリコン膜の積層構造がそれぞれ設けられており、そのことにより上記目的が達成される。
【００１４】
また、好ましくは、本発明のトランジスタにおいて、ボトムゲート型またはトップゲート型に構成されている。
【００１５】
さらに、好ましくは、本発明のトランジスタにおいて、基板上に前記制御電極としてのゲート電極が設けられ、該ゲート電極および基板上に前記絶縁膜を介して前記多結晶シリコン膜が設けられ、該多結晶シリコン膜上に、前記水素化非晶質シリコン膜と不純物添加シリコン膜との積層構造を介して前記一方駆動電極としてのソース電極が設けられ、かつ該積層構造とは別の、該水素化非晶質シリコン膜と不純物添加シリコン膜の積層構造を介して前記他方駆動電極としてのドレイン電極が設けられている。
【００１６】
さらに、好ましくは、本発明のトランジスタにおいて、基板上に前記多結晶シリコン膜が設けられ、該多結晶シリコン膜上に前記絶縁膜を介して前記制御電極としてのゲート電極が設けられ、該多結晶シリコン膜上に、前記水素化非晶質シリコン膜と不純物添加シリコン膜との積層構造を介して前記一方駆動電極としてのソース電極が設けられ、かつ該積層構造とは別の、該水素化非晶質シリコン膜と不純物添加シリコン膜の積層構造を介して前記他方駆動電極としてのドレイン電極が設けられている。
【００１７】
さらに、好ましくは、本発明のトランジスタにおいて、基板上に前記一方駆動電極としてのソース電極および前記他方駆動電極としてのドレイン電極が互いに離間した状態で設けられ、該ソース電極およびドレイン電極上にわたって、前記不純物添加シリコン膜と不純物添加シリコン膜との積層構造をそれぞれ介して前記多結晶シリコン膜が設けられ、該ソース電極とドレイン電極の間に位置する該多結晶シリコン膜上に前記絶縁膜を介して前記制御電極としてのゲート電極が設けられている。
【００１８】
さらに、好ましくは、本発明のトランジスタにおける水素化非晶質シリコン膜が化学気相成長法により形成されている。
【００１９】
さらに、好ましくは、本発明のトランジスタにおける水素化非晶質シリコン膜は不純物が無添加であるかまたは不純物濃度が０ｐｐｍを超えかつ１００ｐｐｍ以下である。
【００２０】
さらに、好ましくは、本発明のトランジスタにおける水素化非晶質シリコン膜は、前記多結晶シリコン膜と接する界面側よりも前記不純物添加シリコン膜と接する界面側で不純物濃度が高くなるように膜厚方向に不純物濃度勾配を有し、該多結晶シリコン膜と接する界面で不純物が無添加であるか、または不純物濃度が０ｐｐｍを超えかつ１００ｐｐｍ以下である。
【００２１】
さらに、好ましくは、本発明のトランジスタにおける水素化非晶質シリコン膜は、前記多結晶シリコン膜と接する界面側に少なくとも０ｎｍを超えかつ５ｎｍ以下の厚みで不純物が無添加であるか、または不純物濃度が０ｐｐｍを超えかつ１００ｐｐｍ以下である領域を有する。
【００２２】
本発明のトランジスタの製造方法は、基板上に制御電極、絶縁膜および多結晶シリコン膜をこの順にまたはこれとは逆の順に形成する工程と、該制御電極の両側にそれぞれ、該多結晶シリコン膜に接して化学気相成長法により水素化非晶質シリコン膜をそれぞれ形成する工程と、該水素化非晶質シリコン膜に接して不純物添加シリコン膜をそれぞれ形成する工程と、該不純物添加シリコン膜に接して一方駆動電極および他方駆動電極をそれぞれ形成する工程とを有しており、そのことにより上記目的が達成される。なお、これらの各工程はこの順に行われてもよいが、この順に行われるとは限らず、各工程の一部または全部が前後逆であってもよい。
【００２３】
上記構成により、以下に、本発明の作用について説明する。
【００２４】
水素化非晶質シリコンは、シリコン原子によって構成されるネットワークに柔軟性があり、下地の表面状態に応じた構造で膜の成長が開始される。また、水素化非晶質シリコン膜は、活性な水素原子を含む環境で成長するため、その初期段階で下地の表面の一部が水素とも結合され、欠陥に関しては不活性な状態が形成される。その結果、多結晶シリコン膜と水素化非晶質シリコン膜とを積層すると、異種材料でありながら欠陥の少ない界面が形成される。
【００２５】
このような水素化非晶質シリコン膜の性質を利用して、トランジスタのソース電極・ドレイン電極に接する高濃度の不純物添加シリコン膜と、ゲート領域（チャネル領域）を構成する多結晶シリコン膜との間に、無添加または低濃度の不純物添加水素化非晶質シリコン膜を設ければ、水素化非晶質シリコン膜と多結晶シリコン膜および不純物添加シリコン膜との間に良好な界面状態が形成される。したがって、オフ電流の原因となる結晶欠陥が多数存在する多結晶シリコン膜と、ソース電極・ドレイン電極との接触抵抗低減化のために高濃度に不純物を添加すると欠陥が増大する不純物添加シリコン膜との接合部の形成を避けることにより、リーク電流の低減が図られる。
【００２６】
また、水素化非晶質シリコン膜は、化学気相成長法（ＣＶＤ法）により多結晶シリコン膜および高濃度の不純物添加シリコン膜と連続して成膜することができる。
【００２７】
ＣＶＤ法により基板上に直接形成した微結晶粒の多結晶シリコン膜を用いた薄膜トランジスタであっても、リーク電流を抑止して性能向上を図り、安価なプロセスで高性能な薄膜トランジスタを製造することが可能となる。また、レーザ照射により結晶化または再結晶化を行った比較的大きい結晶粒の多結晶シリコン膜を用いた薄膜トランジスタにおいては、オフ電流およびそのばらつきを低減し、より高機能・高集積化されたモノリシック化回路を実現することができる。
【発明の効果】
【００２８】
以上により、本発明によれば、トランジスタのソース領域・ドレイン領域を構成する不純物添加シリコン膜と、ゲート領域（チャネル領域）を構成する多結晶シリコン膜との間に、無添加または低濃度不純物添加の水素化非晶質シリコン膜を設けることによって、水素化非晶質シリコン膜と多結晶シリコン膜および不純物添加シリコン膜との間に良好な界面をそれぞれ形成して、各接合部でのリーク電流をより低減することができる。したがって、ＣＶＤ法により基板上に直接形成した微結晶粒の多結晶シリコン膜を用いた薄膜トランジスタであっても、リーク電流を抑止して性能向上を図り、安価なプロセスで高性能な薄膜トランジスタを製造することができる。また、レーザ照射により結晶化または再結晶化を行った比較的大きい結晶粒の多結晶シリコン膜を用いた薄膜トランジスタにおいては、オフ電流およびそのばらつきを低減し、より高機能・高集積化されたモノリシック化回路を実現することができる。
【発明を実施するための最良の形態】
【００２９】
以下に、本発明の薄膜トランジスタの実施形態１，２について図面を参照しながら説明する。
【００３０】
（実施形態１）
図１（ｄ）は、本発明の薄膜トランジスタの実施形態１における概略構成を示す断面図である。
【００３１】
図１（ｄ）において、薄膜トランジスタ１０は、積層構造として、基板１上にゲート電極２と、ゲート絶縁膜３と、ゲート領域（チャネル領域）を構成する多結晶シリコン膜４と、水素化非晶質シリコン膜５ｓ，５ｄと、ソース領域・ドレイン領域を構成する高濃度不純物添加シリコン膜６ｓ，６ｄと、層間絶縁膜７と、ソース電極８ｓおよびドレイン電極８ｄとを有している。
【００３２】
この薄膜トランジスタ１０について更に説明すると、薄膜トランジスタ１０は、ボトムゲート型（逆スタガ型）であって、基板１上にゲート電極２が設けられ、そのゲート電極２上にゲート絶縁膜３を介して多結晶シリコン膜４が設けられている。さらに、薄膜トランジスタ１０は、その多結晶シリコン膜４上に、多結晶シリコン４の中央部上で二つに分断された状態で、水素化非晶質シリコン膜５ｓ，５ｄおよび高濃度不純物添加シリコン膜６ｓ，６ｄが設けられている。その高濃度不純物添加シリコン膜６ｓ，６ｄ上に各層間絶縁膜７をそれぞれ介してソース電極８ｓおよびドレイン電極８ｄがそれぞれ設けられている。また、ソース電極８ｓおよびドレイン電極８ｄがそれぞれ層間絶縁膜７に設けられた各コンタクトホール部をそれぞれ介してソース側高濃度不純物添加シリコン膜６ｓおよびドレイン側高濃度不純物添加シリコン膜６ｄにそれぞれ接続されている。
【００３３】
上記構成の薄膜トランジスタの製造工程について図１（ａ）〜（ｄ）を用いて説明する。
【００３４】
まず、図１（ａ）に示すように、ガラス基板１上にスパッタリング法によりモリブデンを厚み５０ｎｍに堆積し、これをパターン化してゲート電極２を形成する。なお、図１には示されていないが、モリブデンを堆積する前にプラズマＣＶＤ法などでシリコン酸化膜をガラス基板表面に堆積させる場合もある。また、電極材料として、タングステンやタンタルなどを用いてもよい。さらに、電極の電気抵抗を小さくするためにアルミニウムなどを用いてもよい。
【００３５】
次に、図１（ｂ）に示すように、ゲート絶縁膜３として厚み８０ｎｍの酸化シリコン膜をプラズマＣＶＤ法により形成する。成膜条件は、例えば原料ガスとして３ｓｃｃｍのＳｉＨ４と５０ｓｃｃｍのＮ２Ｏとを反応室に導入し、ガス圧力を５０Ｐａ、放電電力を５０Ｗ、基板温度を３００℃とする。この酸化シリコン膜は、テトラエトキシシラン（ＴＥＯＳ）を原料としたプラズマＣＶＤ法によって形成してもよい。また、プラズマＣＶＤ法や触媒ＣＶＤ法などで形成された窒化シリコン（ＳｉＮｘ）膜をゲート絶縁膜３として用いることもできる。
【００３６】
次に、真空状態を保ったまま、同じＣＶＤ装置の別反応室に基板を移送して、多結晶シリコン膜４をＣＶＤ法により堆積する。この多結晶シリコン膜４の堆積は、２段階で行う。まず最初に結晶の種となる膜の堆積を行い、次に、本体部分となる多結晶シリコンの堆積を行う。
【００３７】
まず、結晶の種となる膜は、例えば原料ガスとして０．５ｓｃｃｍのＳｉＨ４と３００ｓｃｃｍのＨ２とを反応室に導入し、ガス圧力を２５０Ｐａ、放電電力を２００Ｗ、基板温度を３００℃として、厚み２ｎｍに形成する。この膜の堆積工程を省いて、以下に説明する本体部分の多結晶シリコン膜を直接形成すると、下地との界面付近に薄い非晶質の層ができる場合がある。したがって、下地との界面から多結晶シリコンを成長させるためには、結晶の種となる膜を形成しておく方が確実であり、好ましい。
【００３８】
次に、本体部分となる多結晶シリコンは、例えば原料ガスとして２ｓｃｃｍのＳｉＨ４と２９７ｓｃｃｍのＨ２とを反応室に導入し、その他の条件は結晶の種となる膜を堆積するときと同様にして厚み６０ｎｍに形成する。このとき、多結晶シリコン膜４をｐ−型またはｎ−型とするために、ガスにＢ２Ｈ６またはＰＨ３を微量に添加する場合があるが、通常、その添加量はＳｉＨ４ガスに対して５０ｐｐｍ以下であることが多い。
【００３９】
なお、多結晶シリコン膜４の堆積については、触媒ＣＶＤ法やイオンアシストプラズマＣＶＤ法により高品質な多結晶シリコン膜４を堆積する方法が開発されており、これらの方法を用いて形成することも可能である。また、このようにして形成された多結晶シリコン膜４をレーザ照射にて再結晶化させることにより、さらに結晶粒がより大きい多結晶シリコン膜４を得ることもできる。
【００４０】
続いて、多結晶シリコン膜４上に、水素化非晶質シリコン膜５ｓ，５ｄとなる水素化非晶質シリコン膜５をＣＶＤ法により堆積する。本実施形態１では、無添加の水素化非晶質シリコン膜５を厚み２５ｎｍに堆積する。これの成膜条件は、例えば原料ガスとして１０ｓｃｃｍのＳｉＨ４と３０ｓｃｃｍのＨ２とを反応室に導入し、ガス圧力を５０Ｐａ、放電電力を４０Ｗ、基板温度を２３０℃とする。
【００４１】
本実施形態１では、膜全体を無添加の水素化非晶質シリコン膜５としているが、この部分は接合部となるため、膜の特性と不純物の添加方法とによって薄膜トランジスタ１０の特性が大きな影響を受ける。このため、水素化非晶質シリコン膜５中への不純物添加は、薄膜トランジスタ１０の特性を考慮して、適切な量と膜厚方向の分布とを決定する必要がある。
【００４２】
何れの場合も、多結晶シリコン膜４側よりも、この後に形成される高濃度不純物添加シリコン膜６側で濃度が高くなるような分布で不純物濃度勾配を有していることが好ましい。多結晶シリコン膜４と接する界面近傍で水素化非晶質シリコン膜５の不純物濃度が高くなると、高濃度不純物添加シリコン膜６を多結晶シリコン膜４上に直接形成した場合との差異が小さくなる。したがって、多結晶シリコン膜４と接する界面での不純物濃度が無添加または１００ｐｐｍ以下になるように設定することが好ましい。この場合、水素化非晶質シリコン膜５の成膜時に、ＳｉＨ４に対する不純物ガス比で１００ｐｐｍ以下に調整することができる。さらに、界面近傍のみ無添加にして、無添加部分で多結晶シリコン膜４と接触させるようにすることも効果的である。この場合、少なくとも５ｎｍ以上の厚みで無添加部を形成することが効果的である。
【００４３】
続いて、高濃度の不純物添加シリコン膜６をＣＶＤ法により形成する。この高濃度不純物添加シリコン膜６は、ソース電極８ｓおよびドレイン電極８ｄと低い電気抵抗で接触させるための膜であり、高濃度に不純物添加された膜であれば、非晶質膜であっても多結晶膜であっても用いることができる。水素化非晶質シリコンで構成する場合には、下地の水素化非晶質シリコン膜５から連続して堆積することができ、不純物濃度が連続した分布とすることも可能である。
【００４４】
本実施形態１では、高濃度不純物添加シリコン膜６には、多結晶シリコンよりも結晶粒が小さく、非晶質と混在している微結晶混合質シリコン膜を用いる。その成膜条件は、例えば原料ガスとして３ｓｃｃｍのＳｉＨ４と０．００３ｓｃｃｍのＰＨ３と４７ｓｃｃｍのＨ２とを反応室に導入し、ガス圧力を５０Ｐａ、放電電力を１５０Ｗ、基板温度を２３０℃として、堆積する。ここで、ＰＨ３をＢ２Ｈ６に置き換えれば、同条件でＰ型の微結晶混合質シリコン膜を堆積させることができる。
【００４５】
上記多結晶シリコン膜４、低濃度不純物添加または無添加の水素化非晶質シリコン膜５および高濃度不純物添加シリコン膜（微結晶混合質シリコン膜）６は、２７．１２ＭＨｚのプラズマ励起周波数で形成することが好ましい。通常の１３．５６ＭＨｚ周波数でも同様な条件で所望の性質の膜を得ることができるが、多結晶シリコン膜４と微結晶混合質シリコン膜６については、高い周波数の方がより結晶化が促進され、水素化非晶質シリコン膜５については高い成長速度で形成することができる。ゲート絶縁膜（酸化シリコン膜）３は例えば１３．５６ＭＨｚで形成されるが、２７．１２ＭＨｚでも形成可能である。
【００４６】
次に、図１（ｃ）に示すように、ゲート絶縁膜３から高濃度不純物添加シリコン膜６までの積層膜を、トランジスタ部分のみ島状に残してエッチングにより除去する。なお、ゲート絶縁膜３は透明膜であるため、全体または一部の厚さまでを残してもよい。続いて、ゲート電極３上部において水素化非晶質シリコン膜５および高濃度不純物添加シリコン膜６をエッチングにより除去して、ソース領域のシリコン膜５ｓ、６ｓおよびドレイン領域のシリコン膜５ｄ、６ｄに互いに離間（分断）させる。
【００４７】
さらに、図１（ｄ）に示すように、上記多結晶シリコン膜４、ソース領域のシリコン膜６ｓおよびドレイン領域のシリコン膜６ｄ上に層間絶縁膜７を堆積し、ソース領域のシリコン膜６ｓとドレイン領域のシリコン膜６ｄに対して各コンタクトホールをエッチングによりそれぞれ形成する。層間絶縁膜７としては、ゲート絶縁膜３と同じ方法により酸化シリコン膜を堆積する。また、ゲート絶縁膜３と同様に、層間絶縁膜７としてテトラエトキシシラン（ＴＥＯＳ）を原料とした酸化シリコン膜や窒化シリコン（ＳｉＮｘ）膜などを用いることもできる。
【００４８】
最後に、チタン／アルミニウム／チタンの３層を各１００ｎｍの厚みに堆積し、エッチングによりパターン化してソース電極８ｓおよびドレイン電極８ｄを形成する。ソース電極８ｓはコンタクトホールを介してソース領域のシリコン膜６ｓに接続され、ドレイン電極８ｄはコンタクトホールを介してドレイン領域のシリコン膜６ｄに接続されている。
【００４９】
このようにして作製された本実施形態１の薄膜トランジスタ１０の特性について、図２に＊印で示している。また、多結晶シリコン膜３上に多結晶シリコンからなる高濃度不純物添加シリコン膜を直接堆積して作製した従来の薄膜トランジスタの特性について、図２に×印で示している。この場合、図２の横軸はゲート電圧（Ｖ）を示し、縦軸はドレイン電流（Ａ）を示している。
【００５０】
図２から、本実施形態１の薄膜トランジスタ１０は、従来の薄膜トランジスタに比べて、オフ電流が著しく低減されていることが分かる。
【００５１】
（実施形態２）
上記実施形態１では薄膜トランジスタ１０がボトムゲート型（逆スタガ型）の場合（図１）について説明したが、本実施形態２では薄膜トランジスタがトップゲート型（プレーナ型）の場合について説明する。
【００５２】
図３（ｄ）は、本発明の薄膜トランジスタの実施形態２における概略構成を示す断面図である。
【００５３】
図３（ｄ）において、薄膜トランジスタ２０は、基板１１上に、ゲート領域（チャネル領域）を構成する多結晶シリコン膜１４と、ゲート絶縁膜１３と、ゲート電極１２と、水素化非晶質シリコン膜１５ｓ，１５ｄと、ソース領域、ドレイン領域を構成する高濃度不純物添加シリコン膜１６ｓ，１６ｄと、層間絶縁膜１７と、ソース電極１８ｓおよびドレイン電極１８ｄとを有している。
【００５４】
この薄膜トランジスタ２０について更に説明すると、薄膜トランジスタ２０は、トップゲート型（プレーナ型）であって、基板１１上に多結晶シリコン膜１４が設けられ、その多結晶シリコン膜１４上にゲート絶縁膜１３を介してゲート電極１２が設けられている。また、多結晶シリコン膜１４上に、多結晶シリコン１４の中央部上で二つに分断（離間）された状態、即ちゲート電極１２の両側にそれぞれ、水素化非晶質シリコン膜１５ｓおよび高濃度不純物添加シリコン膜１６ｓの積層構造と水素化非晶質シリコン膜１５ｄおよび高濃度不純物添加シリコン膜１６ｄの積層構造とがそれぞれ設けられている。その高濃度不純物添加シリコン膜１６ｓ，１６ｄ上に層間絶縁膜１７を介してソース電極１８ｓおよびドレイン電極１８ｄが設けられ、それぞれが、層間絶縁膜１７に設けられた各コンタクトホール部をそれぞれ介してソース領域側の高濃度不純物添加シリコン膜１６ｓおよびドレイン領域側の高濃度不純物添加シリコン膜１６ｄとそれぞれ接続されている。
【００５５】
上記構成により、本実施形態２の薄膜トランジスタ２０の製造工程について、図３（ａ）〜図３（ｄ）を用いて説明する。各部分の形成条件は、基本的に上記実施形態１で説明した図１の薄膜トランジスタ１０の製造工程と基本的に同様である。
【００５６】
まず、図３（ａ）に示すように、基板１１上に多結晶シリコン膜１４、ゲート絶縁膜１３およびゲート電極１２をこの順に積層し、図３（ｂ）に示すようにゲート電極１２およびゲート絶縁膜１３をパターン化する。その後、図３（ｃ）に示すように多結晶シリコン膜１４をトランジスタ領域のみ残して除去し、素子分離する。
【００５７】
次に、図示していないが、水素化非晶質シリコン膜１５および高濃度不純物添加シリコン膜１６を積層し、図３（ｃ）に示すように、これらをそれぞれパターン化して、ソース領域側の水素化非晶質シリコン膜１５ｓおよび高濃度不純物添加シリコン膜１６ｓと、ドレイン領域側の水素化非晶質シリコン膜１５ｄおよび高濃度不純物添加シリコン膜１６ｄとをそれぞれ形成する。
【００５８】
その後、図３（ｄ）に示すように、ゲート電極１２高濃度不純物添加シリコン膜１６ｓ，１６ｄ上に層間絶縁膜１７を堆積させ、ソース領域側の高濃度不純物添加シリコン膜１６ｓとドレイン領域側の高濃度不純物添加シリコン膜１６ｄとにそれぞれ接続させるための各コンタクトホールをエッチングによりそれぞれ形成する。この上にソース電極１８ｓおよびドレイン電極１８ｄとなる金属膜を堆積させ、これらをそれぞれパターン化してソース電極１８ｓおよびドレイン電極１８ｄをそれぞれ形成する。
【００５９】
以上により、本実施形態１、２によれば、ソース電極８ｓ（または１８ｓ）およびドレイン電極８ｄ（または１８ｄ）にそれぞれ接する高濃度不純物添加シリコン膜６ｓ，６ｄ（または１６ｓ，１６ｄ）と、多結晶シリコン膜４（または１４）との間に、無添加または低濃度（１００ｐｐｍ以下）不純物添加水素化非晶質シリコン層５ｓ，５ｄ（または１５ｓ，１５ｄ）を化学気相成長法により形成する。ソース領域およびドレイン領域を構成する高濃度不純物添加シリコン膜とチャネル領域を構成する多結晶シリコン膜４（または１４）との界面特性を改善し、オフ電流の少ない薄膜トランジスタ１０（または２０）を得ることができる。
【００６０】
なお、本発明は、上記実施形態１，２に示した構成に限らず、多結晶シリコン膜を用いたあらゆる構造の薄膜トランジスタに適用することができる。例えば、基板上にソース電極およびドレイン電極が互いに離間した状態で設けられ、そのソース電極およびドレイン電極上にわたって高濃度の不純物添加シリコン膜と低濃度不純物添加または無添加の水素化非晶質シリコン膜との積層構造をそれぞれ介して多結晶シリコン膜が設けられ、ソース電極とドレイン電極の間の多結晶シリコン膜上にゲート絶縁膜を介してゲート電極が設けられたスタガ型（トップゲート型）の構成などであってもよい。
【産業上の利用可能性】
【００６１】
例えば液晶表示装置やエレクトロルミネッセンス表示装置などの表示装置に用いられる薄膜トランジスタなどのトランジスタの分野において、ソース領域・ドレイン領域を構成する高濃度不純物添加シリコン膜とチャネル領域を構成する多結晶シリコン膜との界面特性を改善し、オフ電流のより少ないトランジスタを得ることができる。
【図面の簡単な説明】
【００６２】
【図１】（ａ）〜（ｄ）は、本発明の薄膜トランジスタの各製造工程の実施形態１を示す断面図である。
【図２】本発明の実施形態１および従来例の薄膜トランジスタの特性を示すグラフである。
【図３】（ａ）〜（ｄ）は、本発明の薄膜トランジスタの各製造工程の実施形態２を示す断面図である。
【符号の説明】
【００６３】
１，１１  ガラス基板
２，１２  ゲート電極（制御電極）
３，１３  ゲート絶縁膜
４，１４  多結晶シリコン膜
５  水素化非晶質シリコン膜
６  高濃度不純物添加シリコン膜
５ｓ，１５ｓ  ソース領域側の水素化非晶質シリコン膜
５ｄ，１５ｄ  ドレイン領域側の水素化非晶質シリコン膜
６ｓ，１６ｓ  ソース領域側の高濃度の不純物添加シリコン膜
６ｄ，１６ｄ  ドレイン領域側の高濃度の不純物添加シリコン膜
７，１７  層間絶縁膜
８ｓ，１８ｓ  ソース電極（一方駆動電極）
８ｄ，１８ｄ  ドレイン電極（他方駆動電極）
１０，２０  薄膜トランジスタ
【図１】
2005057056.tif 000003
【図２】
2005057056.tif 000004
【図３】
2005057056.tif 000005