(57)【要約】【課題】  組み立ての歩留まりを向上し、チップサイズを縮小するとともに、出力容量を低下させることができる半導体リレーを提供すること。【解決手段】  本発明にかかる半導体リレーは、発光素子９と、受光素子部１６と、ＬＤＭＯＳＦＥＴ部１７と、受光素子部１６とＬＤＭＯＳＦＥＴ部１７とが形成された基板と、を備える半導体リレーであって、前記基板は、第１及び第２の領域を有し、前記第１の領域の基板は、誘電体分離基板から構成され、前記第２の領域の基板は、誘電体分離基板上にＳＯＩ基板を貼り合わせて構成されているものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力信号を光信号に変換する発光素子と、前記発光素子によって変換された光信号を電気信号に変換する受光素子と、前記受光素子によって変換された電気信号に基づいて出力信号を制御するＭＯＳＦＥＴと、前記受光素子と前記ＭＯＳＦＥＴとが形成された基板と、を備える半導体リレーであって、
前記基板は、第１及び第２の領域を有し、
前記第１の領域の基板は、誘電体分離基板から構成され、
前記第２の領域の基板は、誘電体分離基板上にＳＯＩ基板を貼り合わせて構成されている、
半導体リレー。
【請求項２】
前記受光素子は、前記第１の領域の基板上に形成され、
前記ＭＯＳＦＥＴは、前記第２の領域の基板上に形成されている、
請求項１に記載の半導体リレー。
【請求項３】
前記第１及び第２の領域の誘電体分離基板は、
シリコン島と、
前記シリコン島の側面及び底面を覆うように形成された第１の絶縁膜と、
前記第１の絶縁膜の底面に形成され、平坦化された底面を有する第１の多結晶シリコンと、
前記第１の多結晶シリコンの底面に形成された第１のシリコン基板と、を有し、
前記第２の領域のＳＯＩ基板は、
第２のシリコン基板と、
前記第２のシリコン基板の底面に形成された第２の絶縁膜と、
前記第２の絶縁膜の底面に形成された第２の多結晶シリコンと、を有し、
前記第２の領域において、前記シリコン島と前記第２の多結晶シリコンとの間に第３の絶縁膜が形成されている、
請求項１又は２に記載の半導体リレー。
【請求項４】
入力信号を光信号に変換する発光素子と、前記発光素子によって変換された光信号を受光し前記光信号を電気信号に変換する受光素子と、前記受光素子によって変換された電気信号に基づいて出力信号を制御するＭＯＳＦＥＴと、を備える半導体リレーの製造方法であって、
誘電体分離基板を形成するステップと、
前記誘電体分離基板上に絶縁膜を形成するステップと、
ＳＯＩ基板を形成するステップと、
前記絶縁膜を介して、前記誘電体分離基板と前記ＳＯＩ基板とを貼り合わせるステップと、
前記貼り合わせて形成された基板において第１及び第２の領域を決定し、前記第１の領域で、前記誘電体分離基板が露出するように、前記ＳＯＩ基板と前記絶縁膜とをエッチングにより除去するステップと、
前記第１の領域の誘電体分離基板上に前記受光素子を形成するステップと、
前記第２の領域の前記ＳＯＩ基板上に前記ＭＯＳＦＥＴを形成するステップと、
を有する半導体リレーの製造方法。
【請求項５】
入力信号を光信号に変換する発光素子と、前記発光素子によって変換された光信号を受光し前記光信号を電気信号に変換する受光素子と、前記受光素子によって変換された電気信号に基づいて出力信号を制御するＭＯＳＦＥＴと、を備える半導体リレーの製造方法であって、
誘電体分離基板を形成するステップと、
前記誘電体分離基板上に第１の２酸化シリコン膜を形成するステップと、
前記第１の２酸化シリコン膜上に多結晶シリコン膜を形成するステップと、
前記多結晶シリコン膜の表面を所望の厚さまで研磨するステップと、
シリコン基板の底面に第２の２酸化シリコン膜を形成するステップと、
前記多結晶シリコン膜と前記第２の２酸化シリコン膜を介して、前記誘電体分離基板と前記シリコン基板とを貼り合わせるステップと、
前記シリコン基板の表面を所望の厚さまで研磨するステップと、
前記貼り合わせて形成された基板において第１及び第２の領域を決定し、前記第１の領域で、前記誘電体分離基板が露出するように、前記シリコン基板と前記第２の２酸化シリコン膜と前記多結晶シリコン膜と前記第１の２酸化シリコン膜とをエッチングにより除去するステップと、
前記第１の領域の誘電体分離基板上に前記受光素子を形成するステップと、
前記第２の領域の前記シリコン基板上に前記ＭＯＳＦＥＴを形成するステップと、
を有する半導体リレーの製造方法。
【請求項６】
第１及び第２の素子と、前記第１の素子及び第２の素子が形成された基板と、を備える、半導体装置であって、
前記基板は、前記第１の素子が形成される第１の領域と、前記第２の素子が形成される第２の領域と、を有し、
前記第１の領域の基板は、誘電体分離基板から構成され、
前記第２の領域の基板は、誘電体分離基板上にＳＯＩ基板を貼り合わせて構成されている、
半導体装置。
【請求項７】
第１及び第２の素子と、前記第１の素子及び第２の素子が形成された基板と、を備える、半導体装置の製造方法であって、
誘電体分離基板を形成するステップと、
前記誘電体分離基板上に絶縁膜を形成するステップと、
ＳＯＩ基板を形成するステップと、
前記絶縁膜を介して、前記誘電体分離基板と前記ＳＯＩ基板とを貼り合わせるステップと、
前記貼り合わせて形成された基板において第１及び第２の領域を決定し、前記第１の領域で、前記誘電体分離基板が露出するように、前記ＳＯＩ基板と前記絶縁膜とをエッチングにより除去するステップと、
前記第１の領域の誘電体分離基板上に前記第１の素子を形成するステップと、
前記第２の領域の前記ＳＯＩ基板上に前記第２の素子を形成するステップと、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレー、半導体装置及びその製造方法に関し、特に、それぞれの特性を損なうことなく第１の素子と第２の素子とを１チップで構成した半導体リレー、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体リレーは、入力側と出力側を光によって結合しスイッチングを行うため、従来のメカニカルリレーと比べて、高速、高感度、高信頼性、長寿命を可能としている。
【０００３】
従来の半導体リレーとして、特許文献１及び２が知られている。図４は、特許文献１の図７と同様の従来の半導体リレーの構成例を示す回路図である。この半導体リレーは、図に示されるように、入力部（入力側ともいう）７１と出力部（出力側ともいう）７２を備えている。
【０００４】
入力部７１は、発光素子９を備えており、発光素子９の両端が入力端子１０，１１に接続されている。出力部７２は、受光素子チップ１、ＭＯＳＦＥＴチップ２，３を備え、受光素子チップ１は、フォトダイオードアレイ７と制御回路８を備え、ＭＯＳＦＥＴチップ２，３は、それぞれ縦型のＮ型ＭＯＳＦＥＴ６１，６２及びダイオード６３，６４を備えている。受光素子チップ１は、フォトダイオードアレイ７と制御回路８とが一体化した受光素子であり、ＤＩ（誘電体分離）基板上に形成される。
【０００５】
フォトダイオードアレイ７のカソードは、Ｎ型ＭＯＳＦＥＴ６１，６２のゲートにそれぞれ接続されるとともに、制御回路８の一端に接続されている。フォトダイオードアレイ７のアノードは、Ｎ型ＭＯＳＦＥＴ６１，６２のソースにそれぞれ接続されるとともに、制御回路８の他端に接続されている。
【０００６】
Ｎ型ＭＯＳＦＥＴ６１，６２は、ソース電極同士、ゲート電極同士が接続され、各々のドレイン電極が出力端子５，６にそれぞれ接続され、ソース電極は後述のコモン端子４に接続されている。また、ダイオード６３，６４のカソードは、出力端子５，６にそれぞれ接続され、ダイオード６３，６４のアノードは、Ｎ型ＭＯＳＦＥＴ６１，６２のソースにそれぞれ接続されている。
【０００７】
半導体リレーは、入力端子１０，１１に印加された入力信号により入力側の発光素子９が光信号を照射すると、これを受光したフォトダイオードアレイ７は光起電力を発生する。制御回路８はフォトダイオードアレイ７からの光起電力を受けて縦型のＮ型ＭＯＳＦＥＴ６１，６２のゲート入力容量への充電を行い、Ｎ型ＭＯＳＦＥＴ６１，６２は導通状態となる。
【０００８】
また、入力端子１０，１１への入力信号が遮断されると発光素子９による光照射はなくなり、フォトダイオードアレイ７は光起電力を発生しなくなり、Ｎ型ＭＯＳＦＥＴ６１，６２のゲート電荷を速やかに放電させてＮ型ＭＯＳＦＥＴ６１，６２は遮断状態となる。
【０００９】
図５は、特許文献１の図１１と同様の従来の半導体リレーの出力側の略平面配置図である。この図は、図４の出力部７２の構成例を示している。
【００１０】
この半導体リレーの出力側は、図に示されるように、金属フレームからなるコモン端子４と、出力端子５，６とを備えている。コモン端子４上に受光素子チップ１が配置され、コモン端子４の両側に出力端子５，６が配置され、出力端子５，６上にそれぞれＭＯＳＦＥＴチップ２，３が配置されている。
【００１１】
ＭＯＳＦＥＴチップ２は、受光素子チップ１及びコモン端子４と、それぞれボンディングワイヤ４１，４２によって結線され、ＭＯＳＦＥＴチップ３は、受光素子チップ１及びコモン端子４と、それぞれボンディングワイヤ４３，４４によって結線され、受光素子チップ１は、さらにコモン端子４とボンディングワイヤ４５によって結線されている。
【００１２】
受光素子チップ１は、光入力を受けて光起電力を発生する２０段前後のフォトダイオードアレイ７と、リレーをオフ状態にするために出力のＭＯＳＦＥＴ（Ｎ型ＭＯＳＦＥＴ６１，６２）のゲートチャージを放電する制御回路８が同一基板上に形成されている。
【００１３】
受光素子チップ１は、ＤＩ基板に形成されており、ＭＯＳＦＥＴチップ２，３は、ＳＯＩ（Silicon On Insulator）基板に形成されている。従来のＤＩ基板として特許文献３が知られ、従来のＳＯＩ基板として特許文献４が知られている。
【００１４】
図６は、従来のＤＩ基板と従来のＳＯＩ基板の構成例を示す断面図である。図６（ａ）に示されるように、ＤＩ基板は、島状に分離して形成されたＳｉ（シリコン）島５４と、Ｓｉ島５４の側面及び底面を覆うように形成され、ＳｉＯ２膜（２酸化シリコン）及びＮ＋埋め込み層からなる絶縁膜５３と、絶縁膜５３の底面に形成され、平坦化された底面を有するポリシリコン膜（多結晶シリコン）５２と、ポリシリコン膜５２の底面に形成されたＳｉ基板（シリコン基板）５１と、から構成されている。
【００１５】
図６（ｂ）に示されるように、ＳＯＩ基板は、Ｓｉ基板５５と、Ｓｉ基板５５上に形成された、絶縁層であるＳｉＯ２膜５６と、ＳｉＯ２膜５６上に形成された単結晶シリコン膜５７と、から構成されている。
【００１６】
受光素子チップ１がＤＩ基板に形成されるのは、出力であるＭＯＳＦＥＴを駆動するのに１０Ｖ前後の電圧を必要とするからであり、受光素子チップ１を構成する各フォトダイオードは誘電体膜（ＳｉＯ２膜５２）で完全に絶縁されることによって所望の電圧を得ることが出来る。
【００１７】
出力であるＭＯＳＦＥＴは、リレー素子が交流信号を扱う必要性から２つのチップを内蔵していることが多い。これらの複数のチップを１つのパッケージに内蔵していることから、組み立ての工程が複雑になること、及びパッケージを小型化することの妨げとなっている。
【００１８】
そこで、例えばＤＩ基板を用いて１つのチップに受光素子とＭＯＳＦＥＴを同時に形成する半導体リレーが特許文献１の図１に示されている。この半導体リレーは、出力容量の低減が可能であり、図５の半導体リレーと比べて、ＭＯＳＦＥＴチップ２，３をコモン端子４上に配置している。また、図５と同様に、受光素子チップ１とＭＯＳＦＥＴチップ２，３とコモン端子４とが互いにワイヤで接続され、ＭＯＳＦＥＴチップ２，３が、それぞれ出力端子５，６とワイヤで接続されている。また、このＭＯＳＦＥＴチップ２，３は、縦型ＭＯＳＦＥＴではなく、ＬＤ（横型）ＭＯＳＦＥＴである。
【００１９】
このとき、出力端子５，６を構成する金属フレーム上にＭＯＳＦＥＴチップ２，３を配置する必要がなく、出力端子５，６の面積を縮小することが出来る。特に、コモン端子４に最近接する領域はＭＯＳＦＥＴチップ２，３からのワイヤボンディング領域のみ確保すればよく、コモン端子４と出力端子５，６それぞれの金属フレームによる寄生コンデンサの極板面積を減らすことが出来、寄生コンデンサによる寄生容量が減少する。また、このときＭＯＳＦＥＴ２，３をＳＯＩ基板上に形成し、ベース領域を埋め込み酸化膜まで到達させるとＰＮ接合面積を減らすことが出来、その結果ＰＮ接合に起因する寄生容量を低減することも出来る。
【特許文献１】特開平１１−１３５８２５号公報
【特許文献２】特開平１１−７４５３９号公報
【特許文献３】特開平７−９９２３９号公報
【特許文献４】特開平１０−２７０６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
このように、従来の半導体リレーでは、限られた領域の中に複数の半導体素子を搭載し、またそれらを結線するワイヤボンディングも実施しなくてはならなくなる。その結果、組み立て歩留の低下や、チップサイズの無理な縮小により特性が悪化してしまうという問題点がある。
【００２１】
この問題点を解決する一つの手法として、ＬＤＭＯＳＦＥＴチップと受光素子チップを１つのチップ上に同時に形成する、所謂１チップ化を行うことがある。この１チップ化を実現する手法としては、受光素子チップを形成するＤＩ基板上にＬＤＭＯＳＦＥＴを形成する手法と、ＬＤＭＯＳＦＥＴを形成するＳＯＩ基板上に受光素子を形成する手法とがある。
【００２２】
この１チップ化の問題点としては、ＤＩ基板にＬＤＭＯＳＦＥＴを形成する場合には、ＰＮ接合面積を減らすことが出来ないので、ＰＮ接合に起因する寄生容量が大きくなる。また、ＳＯＩ基板上に受光素子を形成する場合では、ＳＯＩ基板の厚さが約１μｍ程度であるので受光素子の光起電力が低下し、その結果ＭＯＳＦＥＴのゲート入力容量への充電に時間が掛かり、ＭＯＳＦＥＴの導通時間が遅くなる。
【００２３】
受光素子の光起電力向上の手法としては、発光素子の波長を短くすることやフォトダイオードアレイの受光面積を大きくすることが考えられるが、どちらの手法もコストの増大や特性の低下が考えられる。
【００２４】
本発明は、このような問題点を解決するためになされたもので、組み立ての歩留まりを向上し、チップサイズを縮小するとともに、出力容量を低下させることができる半導体リレーを提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明にかかる半導体リレーは、入力信号を光信号に変換する発光素子と、前記発光素子によって変換された光信号を電気信号に変換する受光素子と、前記受光素子によって変換された電気信号に基づいて出力信号を制御するＭＯＳＦＥＴと、前記受光素子と前記ＭＯＳＦＥＴとが形成された基板と、を備える半導体リレーであって、前記基板は、第１及び第２の領域を有し、前記第１の領域の基板は、誘電体分離基板から構成され、前記第２の領域の基板は、誘電体分離基板上にＳＯＩ基板を貼り合わせて構成されているものである。これにより、組み立ての歩留まりを向上し、チップサイズを縮小するとともに、出力容量を低下することができる。
【００２６】
上述の半導体リレーにおいて、前記受光素子は、前記第１の領域の基板上に形成され、前記ＭＯＳＦＥＴは、前記第２の領域の基板上に形成されていてもよい。これにより、効果的に出力容量を低下することができる。
【００２７】
上述の半導体リレーにおいて、前記第１及び第２の領域の誘電体分離基板は、シリコン島と、前記シリコン島の側面及び底面を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜の底面に形成され、平坦化された底面を有する第１の多結晶シリコンと、前記第１の多結晶シリコンの底面に形成された第１のシリコン基板と、を有し、前記第２の領域のＳＯＩ基板は、第２のシリコン基板と、前記第２のシリコン基板の底面に形成された第２の絶縁膜と、前記第２の絶縁膜の底面に形成された第２の多結晶シリコンと、を有し、前記第２の領域において、前記シリコン島と前記第２の多結晶シリコンとの間に第３の絶縁膜が形成されていてもよい。これにより、さらに、歩留まりを向上し、チップサイズを縮小するとともに、出力容量を低下することができる。
【００２８】
本発明にかかる半導体リレーの製造方法は、入力信号を光信号に変換する発光素子と、前記発光素子によって変換された光信号を受光し前記光信号を電気信号に変換する受光素子と、前記受光素子によって変換された電気信号に基づいて出力信号を制御するＭＯＳＦＥＴと、を備える半導体リレーの製造方法であって、誘電体分離基板を形成するステップと、前記誘電体分離基板上に絶縁膜を形成するステップと、ＳＯＩ基板を形成するステップと、前記絶縁膜を介して、前記誘電体分離基板と前記ＳＯＩ基板とを貼り合わせるステップと、前記貼り合わせて形成された基板において第１及び第２の領域を決定し、前記第１の領域で、前記誘電体分離基板が露出するように、前記ＳＯＩ基板と前記絶縁膜とをエッチングにより除去するステップと、前記第１の領域の誘電体分離基板上に前記受光素子を形成するステップと、前記第２の領域の前記ＳＯＩ基板上に前記ＭＯＳＦＥＴを形成するステップと、を有するものである。これにより、組み立ての歩留まりを向上し、チップサイズを縮小するとともに、出力容量を低下させる半導体リレーを製造することができる。
【００２９】
本発明にかかる半導体リレーの製造方法は、入力信号を光信号に変換する発光素子と、前記発光素子によって変換された光信号を受光し前記光信号を電気信号に変換する受光素子と、前記受光素子によって変換された電気信号に基づいて出力信号を制御するＭＯＳＦＥＴと、を備える半導体リレーの製造方法であって、誘電体分離基板を形成するステップと、前記誘電体分離基板上に第１の２酸化シリコン膜を形成するステップと、前記第１の２酸化シリコン膜上に多結晶シリコン膜を形成するステップと、前記多結晶シリコン膜の表面を所望の厚さまで研磨するステップと、シリコン基板の底面に第２の２酸化シリコン膜を形成するステップと、前記多結晶シリコン膜と前記第２の２酸化シリコン膜を介して、前記誘電体分離基板と前記シリコン基板とを貼り合わせるステップと、前記シリコン基板の表面を所望の厚さまで研磨するステップと、前記貼り合わせて形成された基板において第１及び第２の領域を決定し、前記第１の領域で、前記誘電体分離基板が露出するように、前記シリコン基板と前記第２の２酸化シリコン膜と前記多結晶シリコン膜と前記第１の２酸化シリコン膜とをエッチングにより除去するステップと、前記第１の領域の誘電体分離基板上に前記受光素子を形成するステップと、前記第２の領域の前記シリコン基板上に前記ＭＯＳＦＥＴを形成するステップと、を有するものである。これにより、組み立ての歩留まりを向上し、チップサイズを縮小するとともに、出力容量を低下させる半導体リレーを製造することができる。
【００３０】
本発明にかかる半導体装置は、第１及び第２の素子と、前記第１の素子及び第２の素子が形成された基板と、を備える、半導体装置であって、前記基板は、前記第１の素子が形成される第１の領域と、前記第２の素子が形成される第２の領域と、を有し、前記第１の領域の基板は、誘電体分離基板から構成され、前記第２の領域の基板は、誘電体分離基板上にＳＯＩ基板を貼り合わせて構成されているものである。これにより、組み立ての歩留まりを向上し、チップサイズを縮小するとともに、素子の特性を向上することができる。
【００３１】
本発明にかかる半導体装置は、第１及び第２の素子と、前記第１の素子及び第２の素子が形成された基板と、を備える、半導体装置の製造方法であって、誘電体分離基板を形成するステップと、前記誘電体分離基板上に絶縁膜を形成するステップと、ＳＯＩ基板を形成するステップと、前記絶縁膜を介して、前記誘電体分離基板と前記ＳＯＩ基板とを貼り合わせるステップと、前記貼り合わせて形成された基板において第１及び第２の領域を決定し、前記第１の領域で、前記誘電体分離基板が露出するように、前記ＳＯＩ基板と前記絶縁膜とをエッチングにより除去するステップと、前記第１の領域の誘電体分離基板上に前記第１の素子を形成するステップと、前記第２の領域の前記ＳＯＩ基板上に前記第２の素子を形成するステップと、を有するものである。これにより、組み立ての歩留まりを向上し、チップサイズを縮小するとともに、素子の特性を向上する半導体装置を製造することができる。
【発明の効果】
【００３２】
本発明によれば、組み立ての歩留まりを向上し、チップサイズを縮小するとともに、出力容量を低下させることができる半導体リレーを提供すること。
【発明を実施するための最良の形態】
【００３３】
まず、図１を用いて、本実施形態にかかる半導体リレーの構成について説明する。図１は、本実施形態にかかる半導体リレーの出力側の略平面配置図である。尚、図１に示された符号のうち、図５と同じ符号を付した構成は、図５に示す構成と同じか又は類似の構成を示している。
【００３４】
この半導体リレーの回路図は図４と同様であり、図１は図４の出力部７２の構成例を示している。この例では、図４における受光素子チップ１が図１の受光素子部１６となり、図４におけるＭＯＳＦＥＴチップ２，３が図１のＬＤＭＯＳＦＥＴ部１７となる。
【００３５】
すなわち、図４と同様に、受光素子部１６は、光入力を受けて光起電力を発生する２０段前後のフォトダイオードアレイ７と、半導体リレーをオフ状態にするために出力のＭＯＳＦＥＴのゲートチャージを放電する制御回路８を備えている。ＬＤＭＯＳＦＥＴ部１７は、出力のＭＯＳＦＥＴであるＭＯＳＦＥＴ６１，６２と、ダイオード６３，６４とを備えている。この例では、ＭＯＳＦＥＴ６１，６２はＬＤＭＯＳＦＥＴである。
【００３６】
図１に示されるように、この半導体リレーは、金属フレームからなるコモン端子４と、出力端子５，６とを備えている。コモン端子４上に受光素子部１６及びＬＤＭＯＳＦＥＴ部１７が配置され、コモン端子４の両側に出力端子５，６が配置されている。
【００３７】
ＬＤＭＯＳＦＥＴ部１７を構成するＭＯＳＦＥＴ６１のドレイン電極は、ボンディングワイヤ等のワイヤ１８により出力端子５と接続され、ＬＤＭＯＳＦＥＴ部１７を構成するＭＯＳＦＥＴ６２のドレイン電極は、ワイヤ１９により出力端子６と接続されている。本実施形態では、ＬＤＭＯＳＦＥＴ部１７と受光素子部１６が同一基板上に形成されていることを特徴としており、ＬＤＭＯＳＦＥＴ部１７と受光素子部１６は、ワイヤではなく基板上のメタル配線等により接続されている。ＬＤＭＯＳＦＥＴ部１７と受光素子部１６の接続は、図４と同様である。
【００３８】
例えば、入力端子１０，１１に印加された入力信号により入力側の発光素子９が光信号を照射すると、これを受光したフォトダイオードアレイ７は光起電力を発生する。制御回路８はフォトダイオードアレイ７からの光起電力を受けてＬＤＭＯＳＦＥＴであるＭＯＳＦＥＴ６１，６２のゲート入力容量への充電を行い、ＭＯＳＦＥＴ６１，６２は導通状態となる。また、入力端子１０，１１への入力信号が遮断されると発光素子９による光照射はなくなり、フォトダイオードアレイ７は光起電力を発生しなくなり、ＭＯＳＦＥＴ部６１，６２のゲート電荷を速やかに放電させてＭＯＳＦＥＴ６１，６２は遮断状態となる。
【００３９】
次に、図２を用いて、本実施形態にかかる半導体リレーを形成する基板の構成について説明する。図２は、半導体リレーの出力側を構成する受光素子部１６とＬＤＭＯＳＦＥＴ部１７が形成される基板の略断面である。本実施形態では、受光素子部１６を形成するＤＩ基板上に、ＬＤＭＯＳＦＥＴ部１７を形成するＳＯＩ基板を貼り合わせることを特徴としている。これによって、受光素子部１６とＬＤＭＯＳＦＥＴ部１７のそれぞれの特性を悪化させないように形成でき、半導体リレーの出力側を構成する複数の半導体チップを１つの半導体チップとすることができる。
【００４０】
図に示されるように、この基板は、ＤＩ基板１２上に、受光素子部１６を形成する領域とＬＤＭＯＳＦＥＴ部１７を形成する領域が設けられ、ＤＩ基板１２上のＬＤＭＯＳＦＥＴ部１７が形成される領域には、ＳｉＯ２膜１３と、ポリシリコン膜１４と、Ｓｉ基板１５と、が順に積層して形成されている。
【００４１】
尚、ここで受光素子部１６を形成する領域とした部分は、ＬＤＭＯＳＦＥＴ部１７を形成する領域以外の部分であり、受光素子部１６以外の構成要素、例えばボンディングパッド等も形成される。
【００４２】
ＤＩ基板１２は、島状に分離して形成されたＳｉ島２４と、Ｓｉ島２４の側面及び底面を覆うように形成され、ＳｉＯ２膜及びＮ＋埋め込み層からなる絶縁膜２３と、絶縁膜２３の底面に形成され、平坦化された底面を有するポリシリコン膜２２と、ポリシリコン膜２２の底面に形成されたＳｉ基板２１と、から構成されている。
【００４３】
また、Ｓｉ基板１５は、ＳｉＯ２膜２５とＳｉ層２６から構成されており、ポリシリコン膜１４、ＳｉＯ２膜２５、Ｓｉ層２６が、ＳＯＩ基板と同様の構成となる。すなわち、ＤＩ基板１２とＳＯＩ基板の間にＳｉＯ２膜１３が形成された構成となっている。
【００４４】
次に、図３を用いて、本実施形態にかかる半導体リレーを形成する基板の製造方法について説明する。図３は、図２の基板の製造方法を順に示している。
【００４５】
まず、図３（ａ）に示すようにＤＩ基板１２を形成する。例えば、Ｓｉ島２４となるＳｉ基板上に、ウェットエッチングによりＶ字溝を形成する。そして、イオン注入法によりＡｓイオンを注入して熱処理を行いＮ＋埋め込み層を形成し熱酸化法によりＳｉＯ２を形成して絶縁膜２３を形成する。その後、ポリシリコン膜２２を成長させて、所定の厚さに研削、研磨し、Ｓｉ基板２１を貼り合わせ、Ｖ字溝を形成したＳｉ基板がＳｉ島２４となるように、研削、研磨し、ＤＩ基板１２を形成する。尚、上記の特許文献３にＤＩ基板の製造方法が記載されている。
【００４６】
次いで、図３（ｂ）に示すように、ＤＩ基板１２の表面に、ＳｉＯ２膜１３及びポリシリコン膜１４を堆積させる。このとき、ＳｉＯ２膜１３及びポリシリコン膜１４を堆積させる必要があるのは、ＤＩ基板１２に形成されているＳｉ単結晶間の分離部は単結晶の表面に対して凹凸があるので、Ｓｉ基板１５との貼り合わせ時にボイドが発生する要因となるからである。ポリシリコン膜１４は、凹凸が完全に無くなるように十分厚く堆積させ、その後研磨を行うことにより所望の厚さと平坦性を得ることが出来る。
【００４７】
次いで、図３（ｃ）に示すように、Ｓｉ層２６の底面を酸化してＳｉＯ２膜２５を形成し、Ｓｉ基板１５を形成する。尚、Ｓｉ基板１５の形成は、図３（ａ），（ｂ）の前に行ってもよいし、図３（ａ），（ｂ）と同様の時期に行ってもよい。
【００４８】
次いで、図３（ｄ）に示すように、図３（ｃ）で形成したＳｉ基板１５と、図３（ｂ）で所望の厚さまで表面のポリシリコン膜１４を研磨したＤＩ基板１２とを貼り合わせる。このとき、ＤＩ基板１２のポリシリコン膜１４の表面と、Ｓｉ基板１５のＳｉＯ２膜２５の底面を接合する。
【００４９】
次いで、図３（ｅ）に示すように、図３（ｄ）で貼り合わせたＳｉ基板１５を研磨して所望の厚さにする。このとき、Ｓｉ基板１５の表面、すなわち貼り合わせた面と反対側の面からＳｉ層２６を研磨する。
【００５０】
最後に、図３（ｆ）に示すように、例えばフォトリソグラフィによりパターニングを行い、後にＬＤＭＯＳＦＥＴを形成する領域以外の不要なＳｉ基板１５をエッチングにより除去する。このとき、Ｓｉ基板１５とともに、ＳｉＯ２膜１３とポリシリコン膜１４も除去する。尚、この不要なＳｉ基板１５のエッチングは、素子を形成する拡散工程の途中工程として行っても良い。
【００５１】
この後、素子を形成する拡散工程において、ＤＩ基板１２上に、受光素子部１６の各素子やボンディングパッド等が形成され、Ｓｉ基板１５上に、ＬＤＭＯＳＦＥＴ部７１の各素子等が形成される。さらに、従来例ではワイヤにより電気的に接続されていた、ＬＤＭＯＳＦＥＴ６１，６２のソース電極とフォトダイオードアレイ７のアノードの接続及びゲート電極とフォトダイオードアレイ７のカソードとの接続は、フォトリソグラフィでパターニングされたメタル配線により行われる。そして、この基板をコモン端子４に配置し、出力端子５，６とボンディングにより接続して、半導体リレーの出力側を得る。
【００５２】
尚、図２に示した半導体リレーを形成できれば、その他の製造方法であってもよい。例えば、ＤＩ基板を形成し、ＤＩ基板上に絶縁膜を形成し、ＳＯＩ基板を形成した後、絶縁膜を介してＤＩ基板とＳＯＩ基板を貼り合わせ、上記と同様にエッチングを行ってもよい。
【００５３】
このように、従来、受光側に複数の半導体素子を搭載し、またそれらを結線するワイヤボンディングを実施していたものを、１つの半導体チップを搭載しワイヤボンディングを２本乃至３本とすることで、組み立ての作業効率が向上しかつ組み立てに起因する不良を減少させることができる。
【００５４】
また、受光側の半導体チップが１つになり、かつ受光素子とＬＤＭＯＳＦＥＴとの結線がワイヤボンディングではなくメタル配線になるので、チップサイズが縮小出来る。その結果、半導体リレーのパッケージサイズを小型化することが容易となる。
【００５５】
さらに、ＤＩ基板に１チップ化する場合の問題である、ＬＤＭＯＳＦＥＴのＰＮ接合面積が増大することによるＰＮ接合に起因する寄生容量が大きくなる問題については、ＬＤＭＯＳＦＥＴをＳＯＩ基板上に形成することでＰ型ベース拡散層とＮ型ドレイン基板の間に発生するＰＮ接合面積を大幅に減らすことが出来るので、ＰＮ接合に起因する寄生容量（出力容量）を小さく出来るようになる。尚、ベース拡散層をＮ型、ドレイン基板をＰ型としても良い。
【００５６】
ＳＯＩ基板上に受光素子を形成する場合では、ＳＯＩ基板の厚さが約１μｍ程度になることによる受光素子の光起電力の低下が問題となるが、本発明では受光素子は本来のＤＩ基板に形成されるので、最も発電効率の良いＳｉ島深さを得ることが出来、その結果半導体リレーとしてのスイッチング特性が悪化することが無い。
【００５７】
ここで、半導体リレーの出力容量について述べる。半導体リレーの出力容量Ｃｏｕｔは、一般的に次の式（１）で表される。
【００５８】
Ｃｏｕｔ＝（Ｃｄｓ＋Ｃｄｇ）／２        （１）
この式（１）において、ＣｄｓはＭＯＳＦＥＴのドレイン・ソース間容量、ＣｄｇはＭＯＳＦＥＴのドレイン・ゲート間容量である。半導体リレーとしては、２つのＭＯＳＦＥＴが直列に接続されているので、それぞれのドレイン容量を１／２した値となる。ベース拡散層とドレイン基板との間に発生するＰＮ接合に起因する寄生容量は、上記Ｃｄｓのほとんどを占める。
【００５９】
また、ＭＯＳＦＥＴのＣｄｓ、Ｃｄｇは素子以外の領域、例えばソース及びゲートのボンディング用パッドとドレイン基板との間にも寄生容量が形成されるが、これについても、ボンディングを行わずチップ上のメタル配線を用いて受光素子とＬＤＭＯＳＦＥＴとを結線することにより大幅に減少させることが出来るようになる。
【００６０】
尚、上述の例では、半導体リレーを構成する基板やその製造方法として説明したが、これに限らず、半導体装置を構成する基板やその製造方法としてもよい。この場合、その基板に適した素子を基板上に形成することが好ましい。例えば、高耐圧素子をＤＩ基板上に形成し、高速、低消費電力で動作させる素子をＳＯＩ基板上に形成する。
【図面の簡単な説明】
【００６１】
【図１】本発明にかかる半導体リレーの出力側の一例を示す略平面配置図である。
【図２】本発明にかかる半導体リレーの出力側を構成する半導体素子に使用される材料基板の略断面図である。
【図３】本発明にかかる半導体リレーの出力側を構成する半導体素子の製造方法を示す略断面図である。
【図４】従来の半導体リレーの出力側の一例を示す回路図である。
【図５】従来の半導体リレーの出力側の一例を示す略平面配置図である。
【図６】従来の半導体リレーの出力側を構成する半導体素子に使用される材料基板の略断面図である。
【符号の説明】
【００６２】
１  受光素子チップ  ２，３  ＭＯＳＦＥＴチップ
４  コモン端子  ５，６  出力端子  ８  制御回路
９  発光素子  １０，１１  入力端子  １２  ＤＩ基板
１３  ＳｉＯ２膜  １４  ポリシリコン膜  １５  Ｓｉ基板
１６  受光素子部  １７  ＬＤＭＯＳＦＥＴ部  １８，１９  ワイヤ
２１  Ｓｉ基板  ２２  ポリシリコン膜  ２３  絶縁膜
２４  Ｓｉ島  ２５  ＳｉＯ２膜  ２６  Ｓｉ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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