(57)【要約】【課題】  接合型電界効果トランジスタにおいて、チャネル長、閾値電圧等の特性安定化、製造の簡易化を図る。【解決手段】  接合型ゲート領域３４が、Ｃ（炭素）のイオン注入領域によって形成し、その拡散係数が小さいことを利用して、チャネル長、閾値電圧等の特性安定化を図り、また、その製造において、ソース及びドレインの低抵抗領域３３Ｓ及び３３Ｄの不純物の活性化処理を同時に行うことを可能にして製造の簡易化をはかることができるようにする。【選択図】        図１  
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【特許請求の範囲】
【請求項１】
基体上に少なくともチャネル形成領域と、接合型ゲート領域とを有する接合型電界効果トランジスタであって、
上記接合型ゲート領域が、Ｃ（炭素）イオンによる不純物イオン注入領域によって形成されて成ることを特徴とする接合型電界効果トランジスタ。
【請求項２】
請求項１に記載の接合型電界効果トランジスタにあって、
上記接合型ゲート領域を挟んでその両側の少なくとも一方に、シリコン（Ｓｉ）イオンによる不純物イオン注入領域による少なくともソース及びドレインの低抵抗領域のいずれかが形成されて成ることを特徴とする接合型電界効果トランジスタ。
【請求項３】
基体上に、少なくともチャネル層とスペーサ層と電子供給層と接合型ゲート領域とを有する接合型高電子移動度電界効果トランジスタであって、
上記接合型ゲート領域が、炭素イオンによる不純物イオン注入領域によって形成されて成ることを特徴とする接合型高電子移動度電界効果トランジスタ。
【請求項４】
請求項３に記載の接合型高電子移動度電界効果トランジスタにあって、
上記接合型ゲート領域を挟んでその両側の少なくとも一方に、シリコン（Ｓｉ）イオンによる不純物イオン注入領域による少なくともソース及びドレインの低抵抗領域のいずれかが形成されて成ることを特徴とする接合型高電子移動度電界効果トランジスタ。
【請求項５】
基体上に少なくともチャネル形成領域と、接合型ゲート領域とを有する接合型電界効果トランジスタの製造方法であって、
上記接合型ゲート領域の形成が、炭素イオンのイオン注入法によってなされ、
その後、９００℃以下のアニール処理工程を有することを特徴とする接合型電界効果トランジスタの製造方法。
【請求項６】
請求項５に記載の接合型電界効果トランジスタの製造方法にあって、
上記接合型ゲート領域を挟んでその両側の少なくとも一方に、シリコン（Ｓｉ）イオンによる不純物イオン注入法によって少なくともソースまたは／及びドレインの低抵抗領域のいずれかを形成する工程と、
その後、上記それぞれ不純物イオン注入された接合型ゲート領域、ソースまたは／及びドレイン低抵抗領域の不純物の活性化処理を９００℃以下のアニール処理によって同時に行うことを特徴とする接合型電界効果トランジスタの製造方法。
【請求項７】
基体上に、少なくともチャネル層とスペーサ層と電子供給層と接合型ゲート領域とを有する接合型高電子移動度電界効果トランジスタの製造方法であって、
上記接合型ゲート領域の形成が、炭素イオンのイオン注入法によってなされ、
その後、９００℃以下のアニール処理工程を有することを特徴とする接合型高電子移動度電界効果トランジスタの製造方法。
【請求項８】
請求項７に記載の接合型高電子移動度電界効果トランジスタの製造方法にあって、
上記接合型ゲート領域を挟んでその両側の少なくとも一方に、シリコン（Ｓｉ）イオンによる不純物イオン注入法によって少なくともソースまたは／及びドレインの低抵抗領域のいずれかを形成する工程と、
その後、上記それぞれ不純物イオン注入された接合型ゲート領域、ソースまたは／及びドレイン低抵抗領域の不純物の活性化処理を９００℃以下のアニール処理によって同時に行うことを特徴とする接合型高電子移動度電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＮ（Ｐ−ｉ）接合による、いわゆる接合型ゲートによる接合型電界効果トランジスタ、接合型高電子移動度電界効果トランジスタ及びこれらの製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタにおいて、特性上の有利性から、接合ゲート型の電界効果トランジスタ構成によることが望まれる（例えば特許文献１参照）。
図８に概略断面図を示すように、ｎチャネルの接合型電界効果トランジスタ（Ｊ−ＦＥＴ）においては、例えばＧａＡｓによる半絶縁性基体１００上に、チャネル形成領域１０１を構成するｎ型のＡｌＧａＡｓ半導体層１０２が形成され、この半導体層１０２の一部に、ｐ型の不純物ＺｎあるいはＭｇがイオン注入法によって導入されて接合型ゲート領域１０３が形成されて成る。
【０００３】
また、同様にｎチャネル型の高電子移動度電界効果トランジスタ（ＨＥＭＴ）は、例えば図９に概略断面図を示すように、ＧａＡｓ半絶縁性基体２００上に、バッファ層２０１、キャリア供給層２０２、スペーサ層２０３、チャネル層２０４、スペーサ層２０５、キャリア供給層２０６、バリア層２０７、高不純物濃度のコンタクト層２０８が順次成膜され、コンタクト層２０８が一部除去されてバリア層２０７に、ｐ型不純物のZｎもしくはＭｇがイオン注入されて接合型ゲート領域２０９が形成される。
この接合型ゲート領域２０９上には、オーミックにゲート電極２１０Ｇが形成され、ゲート領域２０９を挟んでその両側のコンタクト層２０８上にソース電極２１０Ｓ及びドレイン領域２０１Ｄがオーミックにコンタクトされて成る。
【０００４】
ところで、これら電界効果トランジスタにおいて、高速性の要求から、短チャネル化の要求が高まり、同時に、特性例えば閾値電圧の均一化、歩留まりの向上が要求されている。
【特許文献１】特開２０００−１００８２９号公報（段落番号［００１８］）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上述した通常のＪ−ＦＥＴ、ＨＥＭＴ等の電界効果トランジスタにおいては、充分な短チャネル電界効果トランジスタが得がたく、また、安定して目的とした設計どおりの特性、例えば閾値電圧の設定を行い難く、その製造過程の諸条件の設定に厳密性を必要とするものであり、歩留まりに問題がある。
【０００６】
本発明は、確実に、短チャネル化を図ることができ、安定して、所定の特性を有する接合型ゲートによる電界効果トランジスタ、高電子移動度電界効果トランジスタを構成することができ、更に、製造条件の設定の厳密性が従前の場合に比して、緩やかにすることができ、また、製造の簡易化をはかることができる接合型電界効果トランジスタ、接合型高電子移動度電界効果トランジスタ及びこれらの製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は、基体上に少なくともチャネル形成領域と、接合型ゲート領域とを有する接合型電界効果トランジスタであって、上記接合型ゲート領域が、Ｃ（炭素）イオンによる不純物イオン注入領域によって形成されて成ることを特徴とする。
【０００８】
また、本発明は、上述した本発明による接合型電界効果トランジスタにあって、上記接合型ゲート領域を挟んでその両側の少なくとも一方に、シリコン（Ｓｉ）イオンによる不純物イオン注入領域による少なくともソース及びドレインの低抵抗領域のいずれかが形成されて成ることを特徴とする。
【０００９】
本発明による接合型電界効果トランジスタは、基体上に、少なくともチャネル層とスペーサ層と電子供給層と接合型ゲート領域とを有する接合型高電子移動度電界効果トランジスタであって、上記接合型ゲート領域が、炭素イオンによる不純物イオン注入領域によって形成されたことを特徴とする。
【００１０】
また、本発明は、上述した接合型高電子移動度電界効果トランジスタにあって、上記接合型ゲート領域を挟んでその両側の少なくとも一方に、シリコン（Ｓｉ）イオンによる不純物イオン注入領域による少なくともソース及びドレインの低抵抗領域のいずれかが形成されて成ることを特徴とする。
【００１１】
本発明は、基体上に少なくともチャネル形成領域と、接合型ゲート領域とを有する接合型電界効果トランジスタの製造方法であって、上記接合型ゲート領域の形成が、炭素イオンのイオン注入法によってなされ、その後、９００℃以下のアニール処理工程を有することを特徴とする。
【００１２】
また、本発明は、上述した接合型電界効果トランジスタの製造方法にあって、上記接合型ゲート領域を挟んでその両側の少なくとも一方に、シリコン（Ｓｉ）イオンによる不純物イオン注入法によって少なくともソースまたは／及びドレインの低抵抗領域のいずれかを形成する工程と、その後、上記それぞれ不純物イオン注入された接合型ゲート領域、ソースまたは／及びドレイン低抵抗領域の不純物の活性化処理を９００℃以下のアニール処理によって同時に行うことを特徴とする。
【００１３】
本発明は、基体上に、少なくともチャネル層とスペーサ層と電子供給層と接合型ゲート領域とを有する接合型高電子移動度電界効果トランジスタの製造方法であって、上記接合型ゲート領域の形成が、炭素イオンのイオン注入法によってなされ、その後、９００℃以下のアニール処理工程を有することを特徴とする。
【００１４】
また、本発明は、上述した接合型高電子移動度電界効果トランジスタの製造方法にあって、上記ゲート領域を挟んでその両側の少なくとも一方に、シリコン（Ｓｉ）イオンによる不純物イオン注入法によって少なくともソースまたは／及びドレインの低抵抗領域のいずれかを形成する工程と、その後、上記それぞれ不純物イオン注入された接合型ゲート領域、ソースまたは／及びドレイン低抵抗領域の不純物の活性化処理を９００℃以下のアニール処理によって同時に行うことを特徴とする。
【発明の効果】
【００１５】
上述した本発明による接合型電界効果トランジスタによれば、正確にチャネル長の狭小化を図ることができる。これは特にゲート領域を、ｐ型不純物としての炭素のイオン注入領域によって構成したことによって得られるものである。
すなわち、従前のｎチャネル電界効果トランジスタで、ｐ型のゲート領域の構成に用いていたＺｎやＭｇは、その拡散係数が大であることから、このイオン注入条件の厳密な選定はもとより、例えば製造過程での加熱の影響を受けやすいことから、製造方法においても制約を受ける。
【００１６】
これに比し、炭素（Ｃ）のイオン注入領域による、本発明構成によれば、炭素の拡散係数が、前述した従前のＺｎやＭｇに比し、２桁程度小さいことによって、このイオン注入の後になされる活性化のアニール、あるいは製造過程で経る加熱による影響を抑制することができることから、短チャネル化を図ることができ、その製造条件、例えば加熱温度、時間の制約等の厳密性を緩和することができる。ひいては、接合ゲート領域の精度を高めることができることから、短チャネル長の確保、また、その特性、例えば閾値電圧を正確に所望の値に設定することができ、これに伴う歩留まりの向上を図ることができる。
また、ソース及びドレインの低抵抗領域のアニール処理と、同時に接合型ゲートのアニールを行うことができることから、製造工程の短縮が図られ、生産性の向上を図ることができるものである。
【発明を実施するための最良の形態】
【００１７】
本発明による不純物の導入型のいわゆるＰＮ（もしくはＰ−Ｉ）接合型電界効果トランジスタ（以下Ｊ−ＦＥＴという）、同様の接合型高電子移動度電界効果トランジスタ（以下ＨＥＭＴという）及びこれらの製造方法の実施の形態例を図面を参照して説明する。しかしながら、本発明は、この実施の形態例に限定されるものではない。
【００１８】
［Ｊ−ＦＥＴの実施の形態例］
図１は、本発明によるｎチャネルＪ−ＦＥＴの一実施形態例の概略断面図を示す。
この例においては、例えばＧａＡｓによる半絶縁性基体３０上に、チャネル領域３１を構成するｎ型の低不純物濃度のＡｌＧａＡｓ半導体層３２がエピタキシャル成長され、これに、その表面に所要の間隔を保持して、それぞれソース及びドレインの各低抵抗領域３３Ｓ及び３３Ｄが、ｎ型不純物のＳｉのイオン注入によって形成される。
【００１９】
また、半導体層３２のソース及びドレインの低抵抗領域３３Ｓ及び３３Ｄ間に、ｐ型不純物として、特に炭素（Ｃ）をイオン注入して、接合型ゲート領域３４を形成してこれによってゲート接合Ｊｇを形成する。
【００２０】
半導体層３２の表面には、例えばＳｉＮ等の絶縁層より成る保護層３６が形成され、この保護層３６に形成した電極コンタクト窓を通じてそれぞれ低抵抗ソース領域３３Ｓ、低抵抗ドレイン領域３３Ｄ及び接合型ゲート領域３４上にソース電極３５Ｓ、ドレイン電極３５Ｄ及びゲート電極３５Ｇがオーミックに被着形成される。
【００２１】
［Ｊ−ＦＥＴの製造方法の実施の形態例］
図１で示した本発明によるＪ−ＦＥＴの製造方法であり、この場合、上述したように、例えばＧａＡｓによる半絶縁性基体３０上に、チャネル形成領域３１を構成するｎ型の低不純物濃度のＡｌＧａＡｓ半導体層３２を全面的にエピタキシャル成長する。
そして、この上に、図示しないが、イオン注入マスクとなる例えばフォトレジスト層を塗布し、フォトリソグラフィによって、上述した低抵抗ソース領域３３Ｓと低抵抗ドレイン領域３３Ｄの形成部上にそれぞれ開口を形成し、これら開口を通じて、Ｓｉイオンをイオン注入法によってドープして低抵抗ソース領域３３Ｓと低抵抗ドレイン領域３３Ｄを形成する。
【００２２】
その後、例えば上述したイオン注入マスクを除去し、再びイオン注入のマスクとなるフォトレジスト層を塗布し、フォトリソグラフィによって、上述したゲート領域３４の形成部上に開口を形成する。
そして、この開口を通じて、炭素Ｃイオンをイオン注入法によってドープする。
その後、全面的に、例えばＳｉＮを例えばＣＶＤ（Chemical Vapor Deposition）あるいはスパッタリングして、図１で示す保護層３６を形成する。
【００２３】
そして、本発明製造方法においては、ゲート領域３４に注入された炭素（Ｃ）の活性化処理のアニールを９００℃以下７００℃以上の温度、例えば８７０℃、２秒のアニール処理で行う。このアニールすなわち活性化処理は、低抵抗ソース領域３３Ｓ及びドレイン領域３３ＤのＳｉに対する活性化処理と同時に、すなわち同一熱処理によって行うことができる。
この熱処理は、例えばランプアニールによる高温短時間のアニール、いわゆるＲＴＡ（Rapid Thermal Anneal）によって行う。
【００２４】
この製造方法の形態例では、ゲート領域３４の不純物の炭素（Ｃ）の活性化処理と、Ｓｉに対する活性化処理とを同時に行うものであるが、このようにしても、炭素（Ｃ）の拡散係数が小さいことから、ゲート領域の拡大が回避され、チャネル長の増大化、閾値電圧の変動等に対する影響を殆ど来たすことなく行うことができる。すなわち、製造工程数の減少を図ることができるものである。
そして、保護層３６に対し、フォトレジストを用いたフォトリソグラフィによって、パターンエッチングを行って、各低抵抗ソース領域３３Ｓ、低抵抗ドレイン領域３３Ｄ及び接合型ゲート領域３４上に、電極のコンタクト窓を形成し、これら窓を通じて、各低抵抗ソース領域３３Ｓ、低抵抗ドレイン領域３３Ｄ及び接合型ゲート領域３４上に、それぞれソース電極３５Ｓ、ドレイン電極３５Ｄ及びゲート電極３５Ｇをオーミックに被着形成する。
このようにして、図１で示した本発明によるＪ−ＦＥＴを得る。
【００２５】
［ＨＥＭＴの実施の形態例］
この実施の形態の形態例においては、図２にその概略断面図を示すように、例えば半絶縁性ＧａＡｓ基板による基体４０上に、バッファ層４１を介して、順次ｎ型のキャリア供給層、具体的には電子供給層４２、それぞれアンドープのスペーサ層４３、チャネル層４４、スペーサ層４５、ｎ型のキャリア供給層具体的には電子供給層４６、アンドープのバリア層４７、Ｓｉドープの低抵抗コンタクト層４８が積層された構成とする。
更に、コンタクト層４８、バリア層４７、キャリア供給層４６、スペーサ層４５、チャネル層４４、スペーサ層４３を横切ってそれぞれｎ型の低抵抗ソース領域４９Ｓと低抵抗ドレイン領域４９Ｄとが所要の間隔を保持して形成され、これら領域４９Ｓ及び４９Ｄ間に、コンタクト層４８が形成されていない領域において、バリア層４７に、本発明においては、炭素（Ｃ）イオンがドープされた接合型ゲート領域５０が形成されて成る。
【００２６】
そして、全面的に保護層５１が形成され、各ゲート領域５０に、低抵抗ソース領域４９Ｓ及び低抵抗ドレイン領域４９Ｄ上の保護層４９に開口したコンタクト窓を通じてそれぞれゲート電極５２Ｇ,ソース電極５２Ｓ及びドレイン電極５２Ｄがオーミックに形成される。
【００２７】
［ＨＥＭＴの製造方法の実施の形態例］
この製造方法は、上述した図２で示したＨＥＭＴの製造方法である。
この場合、図３に示すように、半絶縁性ＧａＡｓ基板による基体４０が用意され、この上に、アンドープのＡｌ０．２Ｇａ０．８Ａｓより成る厚さ４００ｎｍバッファ層４１、４×１０１８ｃｍ−３の濃度にｎ型不純物のＳｉをドープしたＡｌ０．２Ｇａ０．８Ａｓより成る厚さ4ｎｍのキャリア供給層４２、アンドープのＡｌ０．２Ｇａ０．８Ａｓより成る厚さ２ｎｍのスペーサ層４３、Ｉｎ０．２Ｇａ０．８Ａｓより成る厚さ１５ｎｍのチャネル層４４、アンドープのＡｌ０．２Ｇａ０．８Ａｓより成る厚さ２ｎｍのスペーサ層４５、４×１０１８ｃｍ−３の濃度にＳｉをドープしたＡｌ０．２Ｇａ０．８Ａｓより成る厚さ１２ｎｍのキャリア供給層４６、アンドープのＡｌ０．２Ｇａ０．８Ａｓより成る厚さ１３０ｎｍのバリア層４７、４×１０１８ｃｍ−３の濃度にＳｉドープのＡｌ０．２Ｇａ０．８Ａｓより成る厚さ５０ｎｍの低抵抗のコンタクト層４８を順次例えば有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によってエピタキシャル成長する。
【００２８】
図４に示すように、例えばＳｉＮよりなるマスク層６０をスパッタリングあるいはＣＶＤによって一旦全面的に形成して後、例えばフォトレジストを用いたフォトリソグラフィによって最終的にソース及びドレインとなる部分間の、最終的にゲートを形成する部分に、開口Ｗ１を形成する。
そして、この開口Ｗ１を通じてコンタクト層４８を例えばイオンエッチングによって除去する。
【００２９】
図５に示すように、図４のマスク層６０を除去して、再び、例えばＳｉＮよりなるマスク層６１をスパッタリングあるいはＣＶＤによって一旦全面的に形成して後、例えばフォトレジストを用いたフォトリソグラフィによってソース及びドレイン領域の形成部にパターンエッチングを行いイオン注入の窓ＷＳ及びＷＤを形成する。
そして、これら窓ＷＳ及びＷＤを通じて、それぞれｎ型の不純物のＳｉを、例えば１５０ｋｅＶで、１×１０１３／ｃｍのドース量で、１３０ｎｍ〜１５０ｎｍの深さにイオン注入して低抵抗ソース領域４９Ｓ及び低抵抗ドレイン領域４９Ｄを形成する。
【００３０】
次に、例えば全面的にフォトレジスト層等のマスク層６２を形成し、フォトリソグラフィによってゲート形成部に開口を形成し、これを通じて、マスク層６１をエッチングして、ゲート形成部に図６に示すように、イオン注入の窓ＷＧを形成する。
次いで、この窓ＷＧを通じて、炭素イオンの注入を、例えば、５０ｋｅＶで、３×１０１３／ｃｍのドース量で、７０ｎｍの深さにイオン注入してゲート領域５０を形成する。
【００３１】
その後、マスク層６１及び６２を除去して図７に示すように、全面的に絶縁性の保護層５１を例えばＳｉＮをＣＶＤ、スパッタリング等によって形成する。
その後、もしくはその前に、ＲＴＡによって、９００℃以下７００℃以上のアニール処理、例えば８７０℃２秒のアニール処理を行って、ゲート領域５０、低抵抗ソース領域４９Ｓ及び低抵抗ドレイン領域４９Ｄの不純物の炭素及びＳｉの活性化を行う。
【００３２】
そして、図２で示すように、この保護層５１にフォトレジストを用いたフォトリソグラフィによってパターンエッチングして、ゲート領域５０、低抵抗ソース領域４９Ｓ及び低抵抗ドレイン領域４９Ｄ上にそれぞれ電極コンタクト窓を形成し、これらコンタクトを通じてそれぞれゲート電極５２Ｇ、ソース電極５２Ｓ及びドレイン電極５２Ｄがオーミックに形成する。
このようにして、前述した本発明によるＨＥＭＴが得られる。
【００３３】
上述したように、本発明製造方法によれば、拡散係数の小さい炭素のドーピングによってゲート領域を形成することから、ゲート領域の広がりによるチャネル長の増大、深さ及び濃度変化による閾値電圧の変動等を抑制することができ、安定して、設計どおりの特性のＨＥＭＴを安定して得ることができものである。
【００３４】
本発明におけるＪ−ＦＥＴおよびＨＥＭＴにおいて、ゲートの炭素（Ｃ）に対する活性化処理は、上述したように、９００℃〜７００℃程度で行う。これは、９００℃以下７００℃以上で、不純物の炭素及びＳｉの活性化が良好に行われ、かつ結晶性を劣化させることがないことが確認され、９００℃を超えると、活性化の効果の向上の変化はなく、結晶劣化が発生してくること、また７００℃未満では、活性化が不十分となり勝ちであることを認めたことによる。
【００３５】
尚、本発明による、Ｊ−ＦＥＴ及びＨＥＭＴは、言うまでもなく上述した例に限られるものではなく、例えば上述した例では、単体構成を図示したが、同一基体に同時に多数の単体の電界効果トランジスタ、あるいは集積回路を構成して同時に多数の単体電界効果トランジスタある集積回路を構成することもできるなど、使用態様に応じて種々の変更を可能にするものであり、例えばソース及びドレインの両領域を設けることなく、他のＪ−ＦＥＴあるいはＨＥＭＴのソースないしはドレイン領域、また他の回路素子の構成領域と兼ねるなど種々の形態をとることができる。これに応じて製造手順の変更もなし得ることはいうまでもない。
【図面の簡単な説明】
【００３６】
【図１】本発明による電界効果トランジスタの一例の概略断面図である。
【図２】本発明による高電子移動度電界効果トランジスタの一例の概略断面図である。
【図３】本発明による高電子移動度電界効果トランジスタの製造方法の一例の一工程における概略断面図である。
【図４】本発明による高電子移動度電界効果トランジスタの製造方法の一例の一工程における概略断面図である。
【図５】本発明による高電子移動度電界効果トランジスタの製造方法の一例の一工程における概略断面図である。
【図６】本発明による高電子移動度電界効果トランジスタの製造方法の一例の一工程における概略断面図である。
【図７】本発明による高電子移動度電界効果トランジスタの製造方法の一例の一工程における概略断面図である。
【図８】従来の電界効果トランジスタの概略断面図である。
【図９】従来の電界効果トランジスタの概略断面図である。
【符号の説明】
【００３７】
３０，４０・・・基体、３１・・・チャネル領域、３２・・・半導体層，３３Ｓ，Ｄ９Ｓ・・・低抵抗ソース領域、３３Ｄ，４９Ｄ・・・低抵抗ドレイン領域、３４・・・接合型ゲート領域，３５Ｓ・・・ソース電極、３５Ｄ・・・ドレイン電極、３５Ｇ、５０・・・ゲート電極、４１・・・バッファ層、４２，４６・・・キャリア供給層、４３，４５・・・スペーサ層、４４・・・チャネル層、４７・・・バリア層、４８・・・コンタクト層、５１・・・保護層、６０・・・マスク層、１００・・・基体、１０１・・・チャネル領域、１０２・・・半導体層、１０３・・・接合型ゲート領域、１０４Ｓ・・・ソース電極，１０４Ｄ・・・ドレイン電極、１０４Ｇ・・・ゲート電極、２００・・・基体、２０１・・・バッファ層、２０２・・・キャリア供給層、２０３，２０５・・・スペーサ層、２０４・・・チャネル層、２０７・・・バリア層、２０８・・・コンタクト層、２１０Ｓ・・・ソース電極、２１０Ｄ・・・ドレイン電極、２１０Ｇ・・・ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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