(57)【要約】 【課題】  層間絶縁膜を介して積層した配線間の寄生容量を低減させるに際して生じ得る不具合を一掃し、簡便な構成で且つ信頼性の高い電子デバイスを提供する。【解決手段】  本発明の電子デバイスは、基板１０上に形成された半導体層２２と、該半導体層２２上に形成されたゲート絶縁層３１と、該ゲート絶縁層３１上に形成された所定パターンのゲート電極３２と、該ゲート電極３２上を覆うように形成された層間絶縁膜３３と、該層間絶縁膜３３上に形成されたソース電極３６及びドレイン電極３７とを備え、層間絶縁膜３３が、窒素濃度が２原子％以上の酸窒化珪素を主体として構成されていることを特徴とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基材に所定パターンの第１導電層を形成する工程と、該第１導電層上に窒素濃度が２原子％以上の酸窒化珪素を主体として構成される絶縁層を形成する工程と、該絶縁層上に第２導電層を形成する工程と、を含む積層体形成工程を具備してなることを特徴とする電子デバイスの製造方法。
【請求項２】
前記積層体形成工程に加えて、該形成した積層体をアニール処理する工程を含むことを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項３】
前記アニール処理が、加熱を伴う熱アニール処理であることを特徴とする請求項２に記載の電子デバイスの製造方法。
【請求項４】
前記アニール処理を、水蒸気雰囲気下で行うことを特徴とする請求項２又は３に記載の電子デバイスの製造方法。
【請求項５】
前記アニール処理により、前記絶縁層の窒素濃度を０．５原子％以下に下げることを特徴とする請求項２ないし４のいずれか１項に記載の電子デバイスの製造方法。
【請求項６】
前記第１導電層を形成する工程が、基材上に相対的に融点の低い低融点導電層を形成する工程と、該低融点導電層上に相対的に融点の高い第１の高融点導電層を形成する工程とを含むことを特徴とする請求項１ないし５のいずれか１項に記載の電子デバイスの製造方法。
【請求項７】
前記第１導電層を形成する工程が、基材に相対的に融点の高い第１の高融点導電層を形成する工程と、該第１の高融点導電層上に相対的に融点の低い低融点導電層を形成する工程と、該低融点導電層上に前記低融点導電層よりも相対的に融点の高い第２の高融点導電層を形成する工程と、を含むことを特徴とする請求項１ないし５のいずれか１項に記載の電子デバイスの製造方法。
【請求項８】
前記低融点導電層がアルミニウムを主体とする層であり、前記第２の高融点導電層が高純度金属、金属窒化物、金属酸化物のいずれかであることを特徴とする請求項６又は７に記載の電子デバイスの製造方法。
【請求項９】
前記絶縁層を形成する工程において、前記絶縁層の厚さを前記第１導電層の厚さよりも大きく形成することを特徴とする請求項１ないし８のいずれか１項に記載の電子デバイスの製造方法。
【請求項１０】
基材に半導体層を形成する工程と、
該半導体層上にゲート絶縁層を形成する工程と、
該ゲート絶縁層上に所定パターンのゲート電極を形成する工程と、
該ゲート電極上に窒素濃度が２原子％以上の酸窒化珪素を主体として構成される層間絶縁層を形成する工程と、
該層間絶縁層上に導電層を形成する工程と、を含む積層体形成工程を具備してなることを特徴とする半導体装置の製造方法。
【請求項１１】
前記積層体形成工程に加えて、該形成した積層体をアニール処理する工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの製造方法、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置等の電子デバイスにおいては、高集積化を実現するために配線の多層化が行われている。このような多層配線を有する電子デバイスにおいて、層間絶縁膜を介して配設される上下の配線パターンを電気的に接続する場合、層間絶縁膜にコンタクトホールを形成し、このコンタクトホールを介して接続を行うようにしている。
【０００３】
ここで、配線間の寄生容量を小さくするために、層間絶縁膜として低誘電率の材料を選択したり、層間絶縁膜を厚膜化したりする方法がある。一般に、層間絶縁膜としては酸化珪素が用いられているが、酸化珪素膜を厚膜化すると、膜応力が大きくなってクラックが発生したり、また、鋭角な形状を備えた配線上に厚膜の層間絶縁膜を形成すると、該鋭角部分に対応して層間絶縁膜にクビレ（オーバーハング）が発生し、その上に形成する配線において短絡が発生する等の不具合が生じる場合があった。そこで、例えば特許文献１には、鋭角な形状の配線上に層間絶縁膜を形成した場合に生じ得るクビレ等の影響を解消するために、該層間絶縁膜の上にリンガラスを形成し、その上に配線を形成する技術が開示されている。
【特許文献１】特開昭５５−１４５３５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このような特許文献１の技術によると、層間絶縁膜に形成されるクビレによって配線に生じ得る短絡を防止ないし抑制することができるものの、配線間の寄生容量を小さくすることには至っていない。また、層間絶縁膜を２層化しており、その製造に際して手間が係る上、各層間での熱膨張率の相違に基づき応力が発生し、膜剥がれを生じる場合もある。
【０００５】
本発明は上記問題に鑑みてなされたものであって、その目的とするところは、層間絶縁膜を介して積層した配線間の寄生容量を低減させることができる電子デバイス又は半導体装置を提供することにある。特に、寄生容量を低減するに際して生じ得る不具合を一掃し、簡便な構成で且つ信頼性の高い電子デバイス及び半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の電子デバイスの製造方法は、基材に所定パターンの第１導電層を形成する工程と、該第１導電層上に窒素濃度が２原子％以上の酸窒化珪素を主体として構成される絶縁層を形成する工程と、該絶縁層上に第２導電層を形成する工程と、を含む積層体形成工程を具備してなることを特徴とする。なお、本明細書において、「主体とする」成分とは、構成成分のうち最も含有率の高い成分のことを言うものとする。
【０００７】
本発明者が上記課題に基づき検討を行ったところ、絶縁層を厚膜化した際に生じ得る膜応力は、該絶縁層の構成成分により制御可能であることを見出した。すなわち、上述のように、第１導電層と第２導電層との層間に、窒素濃度が２原子％以上の酸窒化珪素（組成式ＳｉｘＯｙＮｚにて表される（但しｘ，ｙ，ｚは自然数））を主体として構成された絶縁層を形成したところ、これを厚膜化した場合に生じ得る膜応力が従来に比して小さくなることを見出した。
【０００８】
したがって、本発明の電子デバイスの製造方法によれば、例えば各導電層間の寄生容量を小さくすべく厚膜の絶縁層を形成した場合にも、生じる膜応力を小さくすることが可能となり、該絶縁層におけるクラックの発生を防止ないし抑制することが可能となる。また、例えば第１導電層が鋭角な形状を具備する場合にも、該鋭角形状に対応して生じ得る絶縁層におけるクビレの発生も低減され、該絶縁層上に形成される第２導電層において短絡等が生じ難いものとなり、信頼性の高い電子デバイスを提供することが可能となる。
【０００９】
そして、このような比較的窒素濃度の高い状態でクラック発生等の少ない安定な絶縁層を形成した後、アニール処理を行うと、該絶縁層の窒素濃度を低減させることができ、結果的に導電層間の寄生容量を絶縁層の厚膜化により低減できる上、絶縁層の窒素濃度低減に伴う低誘電率化によっても該寄生容量が低減されることとなる。つまり、本発明の電子デバイスの製造方法によると、従来生じていた不具合を伴うことなく絶縁層を厚膜化することができ、さらに該絶縁層をアニール処理した場合には、低誘電率化することができるため、信頼性を低下させることなく各導電層間の寄生容量を低減することができ、製造される電子デバイスの信頼性を一層高めることができるようになる。特に厚膜化に伴う絶縁層におけるクラック発生や、厚膜化に伴う導電層における短絡発生等の問題が悉く解消され、不具合なく導電層間の寄生容量を低減できるようになった。したがって、本発明の製造方法により、バリア性が高く、カバレッジ形状が良好で、しかも膜応力が小さい絶縁層を導電層間に備えた信頼性の高い電子デバイスを提供することが可能となった。
【００１０】
本発明の製造方法において、前記アニール処理は、加熱を伴う熱アニール処理とすることができ、具体的には水蒸気雰囲気下、酸素雰囲気下、水素雰囲気下でアニール処理を行うことができる。そして、このようなアニール処理を施すことにより、具体的には絶縁層の窒素濃度が０．５原子％以下に低減されることとなる。言い換えると、本発明の製造方法においては、窒素濃度２原子％以上の絶縁層を形成した後、該絶縁層の窒素濃度が０．５原子％以下となる条件にてアニール処理を行うものとしている。
【００１１】
また、本発明の製造方法において、前記第１導電層を形成する工程が、基材上に相対的に融点の低い低融点導電層を形成する工程と、該低融点導電層上に相対的に融点の高い第１の高融点導電層を形成する工程とを含むものとすることができる。この場合、例えば第１導電層をエッチングにより所定パターンに形成する際に、低融点導電層がサイドエッチングにより相対的に細くなり易く、第１の高融点導電層が庇形状となり易いため、このような第１導電層を覆う形にて、従来の酸化珪素からなる絶縁層を形成した場合には、上述のようなクビレが一層生じ易くなる。しかしながら、本発明の製造方法では、このような庇形状を備えた第１導電層上に絶縁層を形成する場合にも、クビレを生じ難く、つまり窒素濃度が２原子％以上の絶縁層を形成するものとしているため、該絶縁層にクビレ等が生じ難いものとなっている。具体的には、例えば前記低融点導電層をアルミニウムを主体とする層にて形成し、前記高融点導電層を金属窒化物を主体とする層にて形成することができる。
【００１２】
さらに、例えば前記第１導電層を形成する工程が、基材に相対的に融点の高い第１の高融点導電層を形成する工程と、該第１の高融点導電層上に相対的に融点の低い低融点導電層を形成する工程と、該低融点導電層上に前記低融点導電層よりも相対的に融点の高い第２の高融点導電層を形成する工程と、を含むものとすることができる。さらに、前記低融点導電層をアルミニウムを主体とする層とし、前記第２の高融点導電層を高純度金属、金属窒化物、金属酸化物のいずれかを主体とする層とすることができる。いずれの場合も、第１導電層のエッチング工程において庇形状が形成され、これを覆う絶縁層を、窒素濃度が２原子％以上の酸窒化珪素を主体として形成することで、上記のようなクラック発生が防止ないし抑制されている。
【００１３】
また、前記絶縁層を形成する工程において、前記絶縁層の厚さを前記第１導電層の厚さよりも大きく構成することができる。この場合、絶縁層の厚膜化により各導電層間の寄生容量を低減できる一方、絶縁層の厚さが第１導電層の厚さよりも小さい場合に比してクビレが発生し易いが、該絶縁層を窒素濃度が２原子％以上の酸窒化珪素を主体として形成しているため、上記クビレの発生は好適に防止ないし抑制される。
【００１４】
なお、本発明の製造方法の中間生成物として得られる以下の構成も電子デバイスとして好適に用いることができる。つまり、本発明に係る電子デバイスは、所定のパターンにて構成された第１の導電層と、該第１の導電層を覆う形にて形成された絶縁層と、該絶縁層上に形成された第２の導電層とを具備してなる電子デバイスであって、前記絶縁層は、窒素濃度が２原子％以上の酸窒化珪素を主体として構成されていることを特徴とする。
【００１５】
このように第１の導電層と第２の導電層との層間に、窒素濃度が２原子％以上の酸窒化珪素（組成式ＳｉｘＯｙＮｚにて表される（但しｘ，ｙ，ｚは自然数））を主体として構成された絶縁層を含む電子デバイスは、これを厚膜化した場合に生じ得る膜応力が従来に比して小さくなる。したがって、上述のような電子デバイスによれば、例えば各導電層間の寄生容量を小さくすべく絶縁層の厚さを大きくした場合にも、生じる膜応力を小さくすることが可能となり、該絶縁層におけるクラックの発生を防止ないし抑制することが可能となる。また、例えば第１の導電層が鋭角な形状を具備する場合にも、該鋭角形状に対応して生じ得る絶縁層におけるクビレの発生も低減され、該絶縁層上に形成される第２の導電層において短絡等が生じ難いものとなる。
【００１６】
つまり、上述の電子デバイスによると、従来生じていた不具合を伴うことなく絶縁層を厚膜化することができたため、信頼性を低下させることなく各導電層間の寄生容量を低減することができ、当該電子デバイスの信頼性を一層高めることができるようになった。特に厚膜化に伴う絶縁層におけるクラック発生や、厚膜化に伴う導電層における短絡発生等の問題が悉く解消され、不具合なく導電層間の寄生容量を低減できるようになった。したがって、上記電子デバイスではバリア性が高く、カバレッジ形状が良好で、しかも膜応力が小さい絶縁層を導電層間に備えた信頼性の高い電子デバイスを提供することが可能となった。なお、上記電子デバイスにおいて、前記絶縁層は屈折率が１．５以上（測定波長６３２ｎｍ）にて構成されているものとすることができる。
【００１７】
また、上記電子デバイスにおいて、前記第１の導電層が、相対的に融点の低い低融点導電層と、相対的に融点の高い第１の高融点導電層とが積層された構成を具備してなり、前記第１の高融点導電層が前記絶縁層側に配設されてなるものとすることができる。この場合、例えば第１の導電層をエッチングにより所定パターンに形成する際に、低融点導電層がサイドエッチングにより相対的に細くなり易く、高融点導電層が庇形状となり易いため、このような第１の導電層を覆う形にて、従来の酸化珪素からなる絶縁層を形成した場合には、上述のようなクビレが一層生じ易くなる。しかしながら、上記電子デバイスの構成では、このような庇形状を備えた第１の導電層を覆う場合にも、クビレを生じ難く、つまり導電層間の寄生容量を低減するために該絶縁層を問題なく厚膜化することができる。
【００１８】
上記第１の導電層の具体的構成としては、例えば前記低融点導電層をアルミニウムを主体とする層にて構成し、前記第１の高融点導電層は、高純度金属、金属窒化物、金属酸化物のいずれかにて構成することができる。また、例えば前記高融点導電層と、前記低融点導電層と、前記低融点導電層よりも相対的に融点の高い第２の高融点導電層とが、この順に前記絶縁層側から積層された構成を具備してなるものとすることもできる。いずれの場合も、第１の導電層において庇形状が形成されるが、これを覆う絶縁層が、窒素濃度が２原子％以上の酸窒化珪素を主体として構成されたものであるため、上記のようなクラック発生が防止ないし抑制されている。
【００１９】
また、上記電子デバイスにおいて、絶縁層の厚さは第１の導電層の厚さよりも大きく構成されているものとすることができる。この場合、絶縁層の厚膜化により各導電層間の寄生容量を低減できる一方、絶縁層の厚さが第１の導電層の厚さよりも小さい場合に比してクビレが発生し易いが、該絶縁層を窒素濃度が２原子％以上の酸窒化珪素を主体として構成しているため、上記クビレの発生は好適に防止ないし抑制されている。
【００２０】
次に、上記課題を解決するために、本発明の半導体装置の製造方法は、基材に半導体層を形成する工程と、該半導体層上にゲート絶縁層を形成する工程と、該ゲート絶縁層上に所定パターンのゲート電極を形成する工程と、該ゲート電極上に窒素濃度が２原子％以上の酸窒化珪素を主体として構成される層間絶縁層を形成する工程と、該層間絶縁層上に導電層を形成する工程と、を含む積層体形成工程を具備することを特徴とする。
【００２１】
このように、ゲート電極と導電層との層間に、窒素濃度が２原子％以上の酸窒化珪素（組成式ＳｉｘＯｙＮｚにて表される（但しｘ，ｙ，ｚは自然数））を主体として構成された層間絶縁層を形成したところ、これを厚膜化した場合に生じ得る膜応力を低減することができた。したがって、本発明の半導体装置の製造方法によれば、例えばゲート電極と導電層との間の寄生容量を小さくすべく厚膜の層間絶縁層を形成した場合にも、生じる膜応力を小さくすることが可能となり、該層間絶縁層におけるクラックの発生を防止ないし抑制することが可能となる。また、例えばゲート電極が鋭角な形状を具備する場合にも、該鋭角形状に対応して生じ得る層間絶縁層におけるクビレの発生も低減され、該層間絶縁層上に形成される導電層において短絡等が生じ難いものとなり、信頼性の高い半導体装置を提供することが可能となる。
【００２２】
そして、このような比較的窒素濃度の高い状態でクラック発生等の少ない安定な層間絶縁層を形成した後、アニール処理を行う場合には、該層間絶縁層の窒素濃度を低減させることが可能となり、結果的にゲート電極と導電層との間の寄生容量を層間絶縁層の厚膜化により低減できる上、層間絶縁層の窒素濃度低減に伴う低誘電率化によっても該寄生容量が低減されることとなる。つまり、本発明の半導体装置の製造方法によると、従来生じていた不具合を伴うことなく層間絶縁層を厚膜化することができ、さらに該層間絶縁層をアニール処理により低誘電率化することができるため、信頼性を低下させることなくゲート電極と導電層間の寄生容量を低減することができ、製造される半導体装置の信頼性を一層高めることができるようになる。特に厚膜化に伴う層間絶縁層におけるクラック発生や、厚膜化に伴う導電層における短絡発生等の問題が悉く解消され、不具合なくゲート電極と導電層間の寄生容量を低減できるようになった。したがって、本発明の製造方法により、バリア性が高く、カバレッジ形状が良好で、しかも膜応力が小さい層間絶縁層をゲート電極と導電層の間に備えた信頼性の高い半導体装置を提供することが可能となった。
【００２３】
また、本発明の製造方法において、前記アニール処理は、加熱を伴う熱アニール処理とすることができ、具体的には水蒸気雰囲気下、酸素雰囲気下、水素雰囲気下でアニール処理を行うことができる。そして、このようなアニール処理を施すことにより、具体的には絶縁層の窒素濃度が０．５原子％以下に低減されることとなる。言い換えると、本発明の製造方法においては、窒素濃度２原子％以上の層間絶縁層を形成した後、該層間絶縁層の窒素濃度が０．５原子％以下となる条件にてアニール処理を行うものとしている。
【００２４】
さらに、上記半導体装置の製造方法において、ゲート電極を形成する工程が、相対的に融点の低い低融点層を形成する工程と、該低融点層上に相対的に融点の高い高融点層を形成する工程とを含むものとすることができる。この場合、例えばゲート電極をエッチングにより所定パターンに形成する際に、低融点層がサイドエッチングにより相対的に細くなり易く、高融点層が庇形状となり易いため、このようなゲート電極を覆う形にて、従来の酸化珪素からなる層間絶縁層を形成した場合には、上述のようなクビレが一層生じ易くなる。しかしながら、本発明の製造方法では、このような庇形状を備えたゲート電極上に層間絶縁層を形成する場合にも、クビレを生じ難く、つまり窒素濃度が２原子％以上の層間絶縁層を形成するものとしているため、該層間絶縁層にクビレ等が生じ難いものとなっている。具体的には、例えば前記低融点層をＡｌを主体とする層にて形成し、前記高融点層を金属窒化物を主体とする層にて形成することができる。
【００２５】
また、層間絶縁層の形成工程において、該層間絶縁層の層厚をゲート電極の層厚よりも大きく形成することができる。この場合、層間絶縁層の厚膜化により、ゲート電極と導電層との間の寄生容量を低減できる一方、層間絶縁層の層厚がゲート電極の層厚よりも小さい場合に比してクビレが発生し易いが、該層間絶縁層を窒素濃度が２原子％以上の酸窒化珪素を主体として構成しているため、上記クビレの発生は好適に防止ないし抑制される。
【００２６】
なお、このような方法により製造した半導体装置において、各層の積層方向を上下方向として、ゲート電極の左右周縁の層間絶縁層は、ゲート電極の上層にある層間絶縁層よりも窒素含有率が高いものとなる。具体的には、ゲート電極上層にある層間絶縁層は０．５原子％未満の窒素含有率となる一方、ゲート電極左右周縁の層間絶縁層は０．５原子％以上の窒素含有率となる。このような窒素原子の含有率は、例えば元素分析（ＥＳＣＡ（ＳＩＭＳ、ＡＥＳ、ＸＰＳなど）エネルギー分散型Ｘ線解析）を用いて測定することができる。
【００２７】
また、本発明の製造方法の中間生成物として得られる以下の構成も半導体装置として用いることができる。つまり、本発明に係る半導体装置は、基板上に形成された半導体層と、該半導体層上に形成されたゲート絶縁層と、該ゲート絶縁層上に形成された所定パターンのゲート電極と、該ゲート電極上を覆うように形成された層間絶縁層と、該層間絶縁層上に形成された導電層とを備え、前記層間絶縁層が、窒素濃度が２原子％以上の酸窒化珪素を主体として構成されていることを特徴とする。
【００２８】
この場合、層間絶縁層を、窒素濃度が２原子％以上の酸窒化珪素を主体として構成したため、ゲート電極と導電層との間の寄生容量を小さくすべく層間絶縁層の厚さを大きくした場合にも、該層間絶縁層に生じる膜応力を小さくすることが可能となり、例えば層間絶縁層におけるクラックの発生を防止ないし抑制することが可能となる。また、例えばゲート電極が鋭角な形状を具備する場合にも、該鋭角形状に対応して生じ得る層間絶縁層におけるクビレの発生も低減され、その結果、該層間絶縁層上に形成される導電層において短絡等が生じ難いものとなり、信頼性の高い半導体装置を提供することが可能となる。
【００２９】
つまり、上記半導体装置によると、従来生じていた不具合を伴うことなく層間絶縁層を厚膜化することができたため、信頼性を低下させることなくゲート電極と導電層との間の寄生容量を低減することができ、当該半導体装置の信頼性を一層高めることができるようになった。特に厚膜化に伴う層間絶縁層におけるクラック発生や、厚膜化に伴う導電層における短絡発生等の問題が悉く解消され、不具合なくゲート電極と導電層との間の寄生容量を低減できるようになった。したがって、上記半導体装置ではバリア性が高く、カバレッジ形状が良好で、しかも膜応力が小さい層間絶縁層を備えた信頼性の高い半導体装置を提供することが可能となった。なお、上記半導体装置において、前記層間絶縁層は屈折率が１．５以上にて構成されているものとすることができる。
【００３０】
また、上記半導体装置において、ゲート電極が、相対的に融点の低い低融点層と、相対的に融点の高い高融点層とをそれぞれ積層した形を具備してなり、前記高融点層が前記層間絶縁層側に配設されてなるものとすることができる。この場合、例えばゲート電極をエッチングにより所定パターンに形成する際に、低融点層がサイドエッチングにより相対的に細くなり易く、高融点層が庇形状となり易いため、このようなゲート電極を覆う形にて層間絶縁層を形成した場合には、上述のようなクビレが生じ易くなる。しかしながら、上記半導体装置の構成では、このような庇形状を備えたゲート電極を覆う場合にも、クビレを生じ難く、つまりゲート電極と導電層との間の寄生容量を低減するために該層間絶縁層を問題なく厚膜化することができる。
【００３１】
上記ゲート電極の具体的構成としては、例えば前記低融点層をアルミニウムを主体とする層にて構成し、前記高融点層を金属窒化物を主体とする層にて構成することができる。また、例えば前記高融点層と、前記低融点層と、前記低融点層よりも相対的に融点の高い高融点金属層とが、この順に前記層間絶縁層側から積層された構成を具備してなるものとすることもできる。いずれの場合も、ゲート電極において庇形状が形成されるが、これを覆う層間絶縁層が、窒素濃度が２原子％以上の酸窒化珪素を主体として構成されたものであるため、上記のようなクラック発生が防止ないし抑制されている。
【００３２】
また、層間絶縁層の層厚はゲート電極の層厚よりも大きく構成されているものとすることができる。この場合、層間絶縁層の厚膜化により、ゲート電極と導電層との間の寄生容量を低減できる一方、層間絶縁層の層厚がゲート電極の層厚よりも小さい場合に比してクビレが発生し易いが、該層間絶縁層を窒素濃度が２原子％以上の酸窒化珪素を主体として構成しているため、上記クビレの発生は好適に防止ないし抑制されている。
【発明を実施するための最良の形態】
【００３３】
以下、本発明に係る実施形態について図面を参照しつつ説明する。
図１は本発明の製造方法によって得られる電子デバイスの一実施形態として、薄膜トランジスタ（半導体装置）の概略構成を示す断面模式図で、図２は比較例の薄膜トランジスタの概略構成を示す断面模式図である。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００３４】
図１に示す薄膜トランジスタ（ＴＦＴ）１００は、ｎチャネル型の多結晶シリコンＴＦＴであって、ガラス基板（基材）１０上に下地保護膜１１を介して多結晶シリコン膜２２を具備しており、該多結晶シリコン膜２２は高濃度ソース領域２２ｄ、低濃度ソース領域２２ｂ、チャネル領域２２ａ、低濃度ドレイン領域２２ｃ、高濃度ドレイン領域２２ｅを含んで構成されている。
【００３５】
高濃度ソース領域２２ｄにはコンタクトホール３４を介してソース電極３６が、高濃度ドレイン領域２２ｅにはコンタクトホール３５を介してドレイン電極３７が電気的に接続されている。また、多結晶シリコン膜２２のチャネル領域２２ａの上層には、ゲート絶縁膜３１を介してゲート電極３２が形成されている。このようなＴＦＴ１００は、例えば液晶装置に代表される電気光学装置の画素スイッチング素子として好適なもので、その場合、ドレイン電極３７が画素電極として構成されることとなる。
【００３６】
ここで、ソース電極３６及びドレイン電極３７は、ゲート電極３２に対して層間絶縁膜３３を介して対向配置された構成を具備してなる。したがって、これら対向配置された電極間には寄生容量が生じ、該寄生容量によりトランジスタ特性が低下する等の不具合発生が懸念される。そこで、この寄生容量を低減するためには、例えばソース電極３６とゲート電極３２、及びドレイン電極３７とゲート電極３２の間に配設された層間絶縁膜３３を厚膜化することが有効である。
【００３７】
そこで、例えば図２に示すように、従来から一般的に用いられている酸化シリコンを主体として構成された層間絶縁膜３３ａを厚膜化させると、膜応力が増大し、当該層間絶縁膜３３ａにおいてクラックが生成したり、またゲート電極３２の周りにおいては該ゲート電極３２の存在による段差形状に応じて当該層間絶縁膜３３ａにクビレ３６ａ，３７ａが生じる場合がある。このように層間絶縁膜３３ａにクビレ３６ａ，３７ａが形成された場合には、該クビレ３６ａ，３７ａに沿って、その層間絶縁膜３３ａ上に形成されたソース電極３６及びドレイン電極３７に短絡が生じる惧れがある。
【００３８】
しかしながら、本実施形態のＴＦＴ１００では、電極間の寄生容量を低減するべく層間絶縁膜３３を厚膜化しているものの、該層間絶縁膜３３が、窒素濃度が２原子％以上の酸窒化シリコンを主体として構成されているため、当該層間絶縁膜３３には大きな膜応力が生じないものとなっている。また、本実施形態のように鋭角な形状を具備するゲート電極３２上に層間絶縁膜３３を形成する場合にも、該鋭角形状に対応して生じ得るクビレの発生も低減され、該層間絶縁膜３３上に形成されたソース電極３６及びドレイン電極３７において短絡等が生じ難く、高い信頼性を具備したＴＦＴ１００となっている。
【００３９】
なお、図３に示すように、ゲート電極３２を構成成分の異なる複数層を具備した多層構造にて構成した場合、上述したクビレ抑制効果は一層顕著なものとなる。具体的には、ゲート絶縁膜３１側から、例えばチタン等の相対的に融点の高い高融点金属層３２ｃと、アルミニウムを主体とする低融点金属層３２ｂと、窒化チタン等の金属窒化物を主体とする高融点導電層３２ａにて構成されている。この場合、ゲート電極３２をエッチングにより所定パターンに形成する際に、低融点金属層３２ｂがサイドエッチングにより相対的に細幅となり易く、その結果、高融点絶縁層３２ａによる庇形状が形成されることとなる。
また、第１の高融点導電層、第２の高融点導電層として、チタンの他にタングステン、タンタル、モリブデン、クロムを採用してもよい。更に、高融点金属の窒化物や酸化物を採用してもよく、当該高融点金属を有する膜の積層構造を形成してもよい。
【００４０】
このようにゲート電極３２に庇形状が付与された場合には、一般的に層間絶縁層３３において上述のようなクビレが生じ易くなる。しかしながら、本実施形態の構成を備えた層間絶縁膜３３により、このような庇形状を備えたゲート電極３２を覆う場合にも、上述のクビレが生じ難く、つまりソース電極３６及びドレイン電極３７において短絡が生じ難いものとなる。
【００４１】
また、本実施形態において、層間絶縁膜３３の膜厚（例えば８００ｎｍ）がゲート電極３２の膜厚（例えば４００ｎｍ）よりも大きく構成されている。すなわち、電極間の寄生容量を低減するべく層間絶縁膜３３の膜厚を大きく構成する一方、このようにゲート電極３２よりも厚膜とすることによりクビレが生じ易くなる不具合についても、層間絶縁膜３３を窒素濃度が２原子％以上の酸窒化シリコンを主体として構成することにより解消している。
【００４２】
以上のような本実施形態のＴＦＴ１００は、例えば以下に述べるようなプロセスにて製造することができる。以下、ＴＦＴ１００の製造方法について図４〜図６を参照しつつ説明する。
【００４３】
はじめに、図４（ａ）に示すように、超音波洗浄等により清浄化したガラス基板１０を用意した後、基板温度が１５０〜４５０℃となる条件下で、ガラス基板１０の全面に、シリコン酸化膜等の絶縁膜からなる下地保護膜（緩衝膜）１１を成膜する。具体的には、プラズマＣＶＤ法等により１０μｍ未満（例えば５００ｎｍ程度）の厚さに成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ２Ｈ５）４）と酸素、ジシランとアンモニア等が好適である。
【００４４】
次に、図４（ｂ）に示すように、基板温度が１５０〜４５０℃となる条件下で、下地保護膜１１を形成したガラス基板１０の全面に、非晶質シリコン膜（非晶質半導体膜）２１をプラズマＣＶＤ法等により例えば３０〜１００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。
【００４５】
次に、この非晶質シリコン膜２１に対して、図４（ｃ）に示すようにエキシマレーザー光Ｌ（ＸｅＣｌエキシマレーザーの場合は波長３０８ｎｍ、ＫｒＦエキシマレーザーの場合は波長２４９ｎｍ）を照射してレーザーアニールを行い、多結晶シリコン膜２２を生成する。
【００４６】
次に、図４（ｄ）に示すように、多結晶シリコン膜２２をフォトリソグラフィー法により、形成する能動層の形状にパターニングする。すなわち、多結晶シリコン膜２２上にフォトレジストを塗布した後、フォトレジストの露光、現像、多結晶シリコン膜２２のエッチング、フォトレジストの除去を行うことにより、多結晶シリコン膜２２のパターニングを行う。なお、非晶質シリコン膜２１をパターニングしてから、レーザーアニールを行って多結晶シリコン膜２２を形成しても良い。
【００４７】
次に、図５（ａ）に示すように、３５０℃以下の温度条件下で、多結晶シリコン膜２２を形成したガラス基板１０の全面に、シリコン酸化膜及び／又はシリコン窒化膜等からなるゲート絶縁膜３１を例えば５０〜１５０ｎｍの厚さ（本実施形態では５０ｎｍ）に成膜する。この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。
【００４８】
次に、図５（ｂ）に示すように、ゲート絶縁膜３１を形成したガラス基板１０の全面に、スパッタリング法等により、アルミニウム、タンタル、モリブデン等の金属、又はこれらの金属のいずれかを主成分とする合金等の導電性材料を成膜した後、フォトリソグラフィー法によりパターニングし、３００〜８００ｎｍの厚さのゲート電極３２を形成する。すなわち、導電性材料を成膜したガラス基板１０上にフォトレジストを塗布した後、フォトレジストの露光、現像、導電性材料のエッチング、フォトレジストの除去を行うことにより、導電性材料をパターニングし、ゲート電極３２を形成する。
【００４９】
次に、図５（ｃ）に示すように、ゲート電極３２をマスクとして、約０．１×１０１３〜約１０×１０１３／ｃｍ２のドーズ量で低濃度の不純物イオン（リンイオン）を打ち込み、ゲート電極３２に対して自己整合的に低濃度ソース領域２２ｂ、低濃度ドレイン領域２２ｃを形成する。ここで、ゲート電極３２の直下に位置し、不純物イオンが導入されなかった部分はチャネル領域２２ａとなる。
【００５０】
また、図５（ｄ）に示すように、ゲート電極３２より幅広のレジストマスク（図示略）を形成して高濃度の不純物イオン（リンイオン）を約０．１×１０１５〜約１０×１０１５／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域２２ｄ、及び高濃度ドレイン領域２２ｅを形成する。
【００５１】
次に、図５（ｄ）に示したような多結晶シリコン膜２２を備えたガラス基板１０に対して、図６（ａ）に示すようにランプ光ＳＬを照射してアニールを行う。具体的には、減圧雰囲気下、窒素雰囲気中で、エキシマーレーザーアニールを行うことにより、ソース領域２２ｂ、２２ｄ及びドレイン領域２２ｃ、２２ｅに注入された不純物の活性化を行う。
【００５２】
次に、図６（ｂ）に示すように、ゲート電極３２の表面側（ガラス基板１０とは異なる側）にＣＶＤ法等により、酸窒化シリコン膜からなる層間絶縁膜３３を例えば４００〜９００ｎｍの厚さに成膜する。具体的には、原料ガスとしてモノシランと一酸化二窒素との混合ガスを用い、各ガスの流量比を適宜設定することで所定の窒素濃度（本実施形態では２原子％以上）の酸窒化シリコン膜を得るものとしている。成膜後、所定のパターンのレジストマスク（図示略）を形成し、該レジストマスクを介して層間絶縁膜３３のドライエッチングを行い、層間絶縁膜３３において高濃度ソース領域２２ｄ及び高濃度ドレイン領域２２ｅに対応する部分にコンタクトホール３４、３５をそれぞれ形成する。
【００５３】
次に、図６（ｃ）に示すように、層間絶縁膜３３の全面に、アルミニウム、チタン、窒化チタン、タンタル、モリブデン、又はこれらの金属のいずれかを主成分とする合金等の導電性材料を、スパッタリング法等により成膜した後、フォトリソグラフィー法によりパターニングし、例えば４００〜８００ｎｍの厚さのソース電極３６及びドレイン電極３７を形成する。すなわち、導電性材料を成膜したガラス基板１０上にフォトレジストを塗布した後、フォトレジストの露光、現像、導電性材料のエッチング、フォトレジストの除去を行うことにより、導電性材料をパターニングし、ソース電極３６及びドレイン電極３７を形成する。以上のようにして、ｎチャネル型の多結晶シリコンＴＦＴ（半導体装置）１００を製造することができる。
【００５４】
なお、得られたＴＦＴ（半導体装置）１００に対し、図７に示すようにアニール処理（例えばレーザーアニール処理）ＡＮを行うものとしても良い。このアニール処理ＡＮにより、層間絶縁膜３３の窒素濃度が低減され、具体的には図８に示すように、窒素濃度が０．５原子％以下の層間絶縁膜３３ｃを備えたｎチャネル型の多結晶シリコンＴＦＴ（半導体装置）４００を製造することができる。この場合のアニール処理ＡＮは、水蒸気中、酸素中、水素中等の雰囲気にて行うことが可能である。なお、例えば３００℃程度の条件のＣＶＤ法で層間絶縁膜（酸窒化シリコン膜）３３を形成し、同じく３００℃程度の条件でアニール処理を行うものとすれば、該絶縁膜３３の成膜工程とアニール工程とを同一チャンバ内で施すことができ、例えば流入ガスを切り換えて簡便な連続プロセスを施すことが可能となる。
【００５５】
このようなアニール処理を含む製造方法により、以下のような効果が実現されている。つまり、本実施形態の製造方法では、該層間絶縁膜３３を形成するに際し、窒素濃度が２原子％以上の酸窒化シリコン膜を形成した後、これをアニール処理して窒素濃度を低減する工程を経ているため、厚膜の絶縁膜を成膜する際の不具合（クラックやクビレ等の発生）を解消するとともに、層間絶縁膜３３自体の低誘電率化を実現したのである。すなわち、成膜時には図６（ｂ）に示すように窒素濃度の高い層間絶縁膜３３を形成しているため、大きな膜応力が生じないものとなっており、またゲート電極３２に沿って生じ得るクビレの発生も低減され、該絶縁膜３３上に形成されたソース電極３６及びドレイン電極３７において短絡等が生じ難くいものとなっている。
【００５６】
さらに、このような厚膜化を可能とした構成の中間体に対してアニール処理を行うことで窒素濃度を低減させ、更なる低誘電率化を図っている。具体的にはアニール処理により窒素濃度を０．５原子％以下とすることができ、低誘電率化による寄生容量の低減を実現している。つまり、図８に示したＴＦＴ（半導体装置）４００は、中間体としてのＴＦＴ（半導体装置）１００（図６（ｃ）参照）よりも、ゲート電極３２とソース電極３６（或いはドレイン電極３７）の間の寄生容量を低減でき、一層高信頼性のものとなる。なお、具体的には絶縁膜３３の誘電率は４．６〜４．９程度であるのに対し、アニール後の層間絶縁膜３３ｃの誘電率は３．９〜４．２程度となる。一方、本実施形態の製造方法によると、絶縁膜３３の窒素濃度を高めているため、アニール処理時に多結晶シリコン膜２２の水素が抜け難く、効率良くアニールを施すことも可能とされている。
【００５７】
（実施例）
次に、本発明の効果を確認するために、以下の評価を行った。
すなわち、図１に示した構成を具備し、上述した製造方法において、層間絶縁膜３３を成膜する際のモノシランと一酸化二窒素との流量比を適宜設定することで、表１に示すような各窒素濃度（Ｎ濃度：単位原子％）の層間絶縁膜３３を具備した比較例１〜３、及び実施例１，２のＴＦＴをそれぞれ用意した。
【００５８】
この比較例１〜３、及び実施例１，２のＴＦＴについて、それぞれ層間絶縁膜３３の屈折率を評価するとともに、ソース電極３６とドレイン電極３７における短絡発生率（比較例１の発生率を１．０とした相対値にて示す）と膜応力（比較例１の膜応力を１．０とした相対値にて示す）についても評価を行った。結果を表１に示す。
【００５９】
【表１】
2005057238.tif 000003
【００６０】
このように層間絶縁膜３３の窒素濃度（Ｎ濃度）により短絡発生率と膜応力が異なる値を示し、具体的には層間絶縁膜３３の窒素濃度（Ｎ濃度）が０．５原子％〜１．５原子％の比較例１〜３では、短絡が発生する場合があるとともに、膜応力も大きく、層間絶縁膜３３におけるクラック発生等が懸念される。一方、層間絶縁膜３３の窒素濃度（Ｎ濃度）が２原子％以上の実施例１〜３では、短絡発生を回避でき、膜応力も小さいものとなった。
【００６１】
以上の結果から、層間絶縁膜３３を窒素濃度が２原子％以上の酸窒化シリコンにて構成することで、当該層間絶縁膜３３を厚膜化した際に生じ得る短絡の問題や、クラック発生等の問題を回避することができ、したがってゲート電極３２とソース電極３６、及びゲート電極３２とドレイン電極３７間に生じる寄生容量を不具合なく低減することが可能であることが分かる。
【００６２】
以上、本発明の一実施の形態を示したが、本発明はこれに限定されるものではなく、各請求項に記載した範囲を逸脱しない限り、各請求項の記載文言に限定されず、当業者がそれらから容易に置き換えられる範囲にも及び、かつ、当業者が通常有する知識に基づく改良を適宜付加することができる。例えば、本実施形態では、ｎチャネル型のＴＦＴを製造する場合を例として説明したが、ｐチャネル型のＴＦＴを製造する場合にも同様に本発明の製造方法を適用することができる。また、本発明の対象はＴＦＴに限定されず、一対の電極が絶縁層を介して配される一般の電子デバイスについて、本発明の構成を採用することが可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の半導体装置の一実施形態を示す断面模式図。
【図２】比較例の半導体装置の一実施形態を示す断面模式図。
【図３】図１の半導体装置の一変形例を示す断面模式図。
【図４】図１の半導体装置の製造工程を模式的に示す断面図。
【図５】図４に続く、半導体装置の製造工程を模式的に示す断面図。
【図６】図５に続く、半導体装置の製造工程を模式的に示す断面図。
【図７】図６に続く、半導体装置の製造工程を模式的に示す断面図。
【図８】アニール処理後の半導体装置の構成を模式的に示す断面図。
【符号の説明】
【００６４】
１０…ガラス基板（基板）、３２…ゲート電極（第１の導電層）、３３…層間絶縁膜（絶縁層）、３６…ソース電極（第２の導電層）、３７…ドレイン電極（第２の導電層）、１００…ＴＦＴ（半導体装置）
【図１】
2005057238.tif 000004
【図２】
2005057238.tif 000005
【図３】
2005057238.tif 000006
【図４】
2005057238.tif 000007
【図５】
2005057238.tif 000008
【図６】
2005057238.tif 000009
【図７】
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【図８】
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