(57)【要約】【課題】  小振幅信号の入力信号（ＤＩ）を低消費電力で内部電源電圧レベルまで変換するレベル変換回路を提供する。【解決手段】  小振幅の入力データ信号（ＤＩ）のレベルを変換するレベルシフタ（ＬＣＫｉ）を、内部電源電圧を動作電源電圧として受け、入力データ信号と参照電圧（ＶＲＥＦ）とを比較し、その比較結果に従って信号を生成する差動増幅回路（１３０）で構成する。次段に、このレベルシフタの出力信号をラッチする第１のデータラッチ（ＦＤＫｉ）を設ける。【選択図】        図９
2005257804.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列される複数の画素素子、
各画素列に対応して配置され、各々に対応の画素素子が接続され、対応の列の選択画素素子に対する表示信号を転送する複数のデータ線、
入力画素信号の振幅よりも大きな電位差を有する電圧を動作電源電圧として受け、前記データ線を選択するためのデータ線選択信号に応答して活性化され、活性化時、第１および第２の入力にそれぞれ与えられた入力データ信号と参照電圧とを比較し、該比較結果に対応する信号を生成して前記入力データ信号のレベルを変換する差動増幅回路、
前記データ線選択信号に応答して選択的に導通し、前記入力データ信号を前記差動増幅回路の第１の入力に伝達するスイッチング素子、
前記差動増幅回路の出力信号をラッチするラッチ回路、および
少なくとも前記ラッチ回路の出力信号に基づいて対応のデータ線に対する表示信号を生成する表示信号生成回路を備える、表示装置。
【請求項２】
行列状に配列される複数の画素素子、
各画素列に対応して配置され、各々に対応の画素素子が接続され、対応の列の選択画素素子に対する表示信号を転送する複数のデータ線、
入力データ信号の振幅よりも大きな電位差を有する電圧を動作電源電圧として受け、前記データ線を選択するためのデータ線選択信号に応答して活性化され、活性化時、第１および第２の入力の電位を差動的に増幅して出力して、前記入力データ信号のレベル変換を行なう差動増幅回路、
前記第２の入力に接続される一方電極を有する容量素子、
前記データ線選択信号の活性化に従って導通し、導通時、入力データ信号を前記第１の入力に伝達する第１のスイッチング素子、
前記データ線選択信号の活性化に従って選択的に前記第１のスイッチング素子と相補的に導通し、基準電圧を前記差動増幅回路の第１の入力に伝達する第２のスイッチング素子、
前記データ線選択信号に従って前記第１のスイッチング素子と同相で導通し、導通時、前記差動増幅回路の出力を前記容量素子の一方電極に結合する第３のスイッチング素子、
前記差動増幅回路の出力信号をラッチするラッチ回路、および
少なくとも前記ラッチ回路の出力信号に基づいて対応のデータ線に対する表示信号を生成する表示信号生成回路を備える、表示装置。
【請求項３】
前記差動増幅回路は、
第１の電源ノードに結合される定電流源と、
前記定電流源と第１の内部ノードとの間に接続され、かつそのゲートが前記第１の入力に接続される第１導電型の第１のトランジスタと、
前記定電流源と第２の内部ノードとの間に接続され、かつそのゲートが前記第２の入力に接続される第１導電型の第２のトランジスタと、
前記第１の内部ノードと第３の内部ノードとの間に接続されかつそのゲートが前記第１の内部ノードに接続される第２導電型の第３のトランジスタと、
前記第２の内部ノードと前記第３の内部ノードとの間に接続され、かつそのゲートが前記第１の内部ノードに接続される第２導電性の第４のトランジスタと、
前記第３の内部ノードと第２の電源ノードとの間に接続され、かつそのゲートに前記データ線選択信号を受ける第２導電型の第５のトランジスタとを備える、請求項１または２記載の表示装置。
【請求項４】
前記ラッチ回路は、
前記データ線選択信号に従って、前記差動増幅回路と並行して活性化され、活性化時、前記差動増幅回路の出力信号を取込み転送し、かつ前記差動増幅回路の非活性化よりも早いタイミングで非活性化されて遮断状態となる転送回路と、
前記データ線選択信号に従って、前記転送回路と相補的に活性化され、活性化時、前記転送回路の出力信号をラッチするラッチとを備える、請求項１または２記載の表示装置。
【請求項５】
前記データ線選択信号は、連続して活性化されるデータ線選択信号が、活性化期間が重なるように発生され、前記第１のスイッチング素子は、前記活性化期間の重なる期間において導通状態とされる、請求項１または２記載の表示装置。
【請求項６】
前記データ線選択信号は、前記入力データ信号の入力サイクルの２倍の活性化期間を有し、前記第１のスイッチング素子の導通期間と前記第２および第３のスイッチング素子の導通期間は実質的に同じである、請求項５記載の表示装置。
【請求項７】
前記差動増幅回路は、
第１の電源ノードと第１の内部ノードとの間に接続され、かつそのゲートに前記データ線選択信号を受ける第１導電型の第１のトランジスタと、
前記第１の内部ノードと第２の内部ノードとの間に接続され、かつそのゲートが前記第１の入力に接続される第１導電型の第２のトランジスタと、
前記第２の内部ノードと第２の電源ノードとの間に接続され、かつそのゲートが前記第２の内部ノードに接続される第２導電型の第４のトランジスタと、
前記第３の内部ノードと前記第２の電源ノードとの間に接続され、かつそのゲートが前記第２の内部ノードに接続される第２導電型の第５のトランジスタとを備える、請求項１または２記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型電界効果トランジスタを利用する表示装置に関し、特に、シリアルに入力される表示信号をパラレル信号に変換する回路に関する。より特定的には、この発明は、小振幅のデジタル表示信号をレベル変換してラッチするレベル変換部の構成に関する。
【背景技術】
【０００２】
液晶または有機ＥＬ（エレクトロルミネセンス）などの表示装置においては、表示画素を駆動するための画素データ信号は、表示装置外部に設けられたＩＣ（集積回路チップ）から与えられる。この場合、外部のＩＣは、表示データ信号として、たとえばＴＴＬレベルの小振幅の信号を転送する。画素素子へ印加される画素表示信号は、複数ビットのデジタル信号で与えられる。外部からの表示データ信号が、表示装置が必要とする電圧レベルに表示装置内部でレベル変換された後、複数ビットのデジタル信号がアナログ信号に変換され、対応の諧調電圧が選択されて、画素素子に書込まれる。
【０００３】
各画素に対する表示データが、複数ビットで構成され、各画素に対する表示データがシリアルに転送され、次いで、１行の画素について、パラレルに出力されてアナログ信号に変換される。従って、表示データを伝達する信号線としては、フルカラー仕様の場合、Ｒ（赤）、Ｇ（緑）、及びＢ（青）それぞれについて複数ビットのデータを伝達するために、３・Ｍ本の信号線が設けられる。ここで、Ｍは、表示データのビット数を示す。
【０００４】
表示装置において表示操作に必要とされる回路部分のみを集積化し、それ以外の回路部分は、表示装置外部に設ける。これにより、表示装置において用いられる回路数を低減し、応じて、表示装置のコスト低減および小型化を図る。
【０００５】
これらの表示信号は、外部に設けられた駆動用ＬＳＩから供給される。駆動ＬＳＩは、製造コスト低減のために微細化が進められており、これに伴って、トランジスタの耐圧が低くなる。このトランジスタの耐圧特性を補償するため、また消費電力を低減するために、電源電圧レベルが低減される。この結果、駆動ＬＳＩから供給される画素表示データ信号の振幅も小さくなり、たとえばその論理ハイレベル（Ｈレベル）の電圧レベルが１．８Ｖとなる場合もある。
【０００６】
また、この画像データ信号の振幅の低減は、多数の入力画素データ線の信号によるＥＭＩ（電磁輻射ノイズ）の低減及び／または消費電力低減の観点からも好ましいため、今後は、さらに信号振幅が低減される方向にある。
【０００７】
一方、この表示装置において、トランジスタとしては、ポリシリコンＴＦＴ（薄膜トランジスタ）が用いられる。表示装置においては、高温熱処理を施すのが、表示画素の信頼性の観点から困難であり、そのためポリシリコンＴＦＴの結晶性は単結晶シリコンを利用するトランジスタに比べて悪く、そのしきい値電圧を低下させることは製造技術的に困難である。
【０００８】
現状では、このポリシリコンＴＦＴのしきい値電圧は、２Ｖから４Ｖと高く、１．８Ｖの信号を用いてこのポリシリコンＴＦＴを動作させるのは困難である。このため現状では、画素表示データ信号のシリアル／パラレル変換回路を内蔵する表示装置においては、画素表示データ信号のＨレベルとしては、３Ｖから５Ｖが一般的に用いられている。このシリアル／パラレル変換回路は、外部からシリアルに画素単位で与えられる複数ビットの画素データ信号を、１行の画素に対する表示データ信号に変換する。各画素に対する複数ビットの表示データ信号をアナログ信号に変換することにより、各画素に供給される表示信号が生成される。
【０００９】
この変換部においては、外部からの小振幅の表示データ信号を、表示装置内部での動作電源電圧に対応した信号に変換するために、入力画素表示データ信号（デジタル信号）の電圧レベルを、内部回路の駆動に必要な電圧振幅の信号にレベル変換するレベル変換回路が設けられる。
【００１０】
このようなレベル変換回路を備える表示装置のデータ線駆動用の回路構成の一例が、特許文献１（特開２０００−１２２６２３号公報）に示されている。この特許文献１においては、シフトレジスタに従ってサンプリングメモリに画素データをサンプリングする。１行（１走査線）の表示画素に対応するデータをサンプリングした後、サンプリングデータをホールドメモリへ転送する。このホールドメモリの出力信号をレベルシフタによりレベル変換した後、デジタル／アナログ変換を行なって出力する。この特許文献１においては、カラー液晶表示装置において、ＲＧＢの３系統の基本データを同時に取込む動作モードおよびこれらのＲＧＢを１系統分ずつ３回に分けて取込む動作モードを切換えることを図っている。しかしながら、このレベルシフタの具体的構成については何ら考慮しておらず、また入力画素データ信号の振幅については何ら考慮していない。
【００１１】
また、ＴＦＴ型液晶表示装置のシリアル／パラレル変換部においてレベル変換回路を設ける構成が、特許文献２（特開平１１−９５７２９号公報）に示されている。この特許文献２に示される構成においては、シフトレジスタの出力に従って入力データ信号をデータラッチ回路で順次ラッチし、データラッチ回路のラッチ信号をレベル変換した後に、デジタル／アナログ変換を行なって表示信号を生成する構成が示されている。この特許文献２においては、交流動作時の極性反転時に隣接データ線を一時的に短絡し、諧調電圧の極性変化時におけるデータ線駆動時の振幅を低減して、低消費電力でコモン一定駆動法に従ってドット反転駆動を行なうことを図る。ここで、コモン一定駆動法は、対向電極の電圧を一定レベルに固定したまま画素電極に対向電極電圧に対して正の極性を有する電圧と負の極性を有する電圧を交互に印加する方法である。
【００１２】
また、表示装置におけるレベル変換回路のレベル変換部に、差動増幅器を利用する構成が、特許文献３（特開２００２−３５８０５５号公報）に示されている。この特許文献３においては、たとえばフレームの画素開始信号に従って所定期間のみレベル変換回路を動作させて入力信号と基準電圧とを比較し、その比較結果を、次段のラッチ回路でラッチする。必要期間のみレベル変換回路の差動増幅器を動作させることにより、この差動増幅器を常時動作させる場合に比べて、消費電流を低減する。
【特許文献１】特開２０００−１２２６２３号公報
【特許文献２】特開平１１−９５７２９号公報
【特許文献３】特開２００２−３５８０５５号公報
【特許文献４】特開平５−１２９８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述の特許文献３に示されるレベル変換回路は、外部から与えられるＴＴＬレベルの直流信号を、表示装置内部で用いられる電源電圧レベルの直流信号に変換して内部回路で利用する構成を示す。この特許文献３に示されるレベル変換回路を、外部の駆動ＬＳＩから供給される入力画素データ信号のレベルを変換する回路に利用する場合、各画素データ線に対応して差動増幅回路を配置する必要がある。したがって、画素データ信号線に対しては、画素マトリクスの水平方向に整列される画素と同一の数の差動増幅回路が接続され、この入力画素データ信号線の負荷が大きく、高速で画素データ信号を転送するために、駆動ＬＳＩの消費電力が大きくなるという問題が生じる。
【００１４】
また、差動増幅器においては、差動段を構成するトランジスタのしきい値電圧のばらつきによりオフセット電圧が生じる。特に、表示装置において一般に用いられるポリシリコンＴＦＴを利用する場合、前述のようにトランジスタのしきい値電圧のばらつきが大きく、差動増幅器のオフセット電圧も大きくなる。オフセット電圧を補償しない場合、基準電圧と入力信号との比較を正確に行うことができない。この特許文献３においては、このような差動増幅器のオフセット電圧の存在及びその影響は、何ら考慮していない。
【００１５】
このオフセット電圧を補償する差動増幅器の一般的構成が、前述の特許文献４に示されている。この特許文献４に示される構成においては、差動増幅器の差動入力を短絡した状態で、差動増幅器の出力電圧に従って出力ノードを駆動する。この出力ノードの電圧を参照電圧と比較し、その比較結果に基づいて、差動増幅器の出力電圧が参照電圧と一致するように、差動増幅器の出力電圧レベルを調整する。参照電圧を次段回路の入力論理しきい値に対応させる。この特許文献４に示される構成においては、差動増幅器の出力電圧レベルを調整するために、容量素子の充電電圧を利用して、差動増幅器のカレントミラー段の駆動電流を調整して、出力電圧と参照電圧の電圧レベルを一致させている。そのため、回路素子数が多くなり、回路占有面積が大きくなるという問題が生じる。また、出力電圧と参照電圧とを比較する比較回路のオフセットについては考慮していない。
【００１６】
また、この特許文献４に示される構成においては、各差動増幅器に対して、参照電圧と出力電圧との一致／不一致に基づいて容量素子の充放電動作を制御する制御回路が必要となる。従って、この特許文献４に示される差動増幅回路のオフセット電圧補償の構成を、小型及び低消費電力を要求される表示装置において、画素データ信号のレベル変換のために利用することは困難である。
【００１７】
それゆえ、この発明の目的は、ＴＦＴのしきい値電圧よりも低い電圧レベルの画素データ信号が入力されても正確に動作することのできる表示装置を提供することである。
【００１８】
この発明の他の目的は、入力画素データ信号の振幅を低減して、ＥＭＩおよび消費電力を低減することのできる表示装置を提供することである。
【課題を解決するための手段】
【００１９】
この発明の第１の観点に係る表示装置は、行列状に配列される複数の画素素子と、各画素列に対応して配置され、各々に対応の画素素子が接続され、対応の列の選択画素素子に対する表示信号を転送する複数のデータ線と、入力データ信号の振幅よりも大きな電位差を有する電圧を動作電源電圧として受け、データ線を選択するためのデータ線選択信号に応答して活性化され、活性化時、第１および第２の入力にそれぞれ与えられた入力データ信号と参照電圧とを比較し、その比較結果に対応する信号を生成して、それにより入力データ信号のレベルを変換する差動増幅回路と、データ線選択信号に応答して選択的に導通し、入力画素データ信号を差動増幅回路の第１の入力に伝達するスイッチング素子と、差動増幅回路の出力信号をラッチするラッチ回路と、少なくともラッチ回路の出力信号に基づいて対応のデータ線に対する表示信号を生成する表示信号生成回路とを備える。
【００２０】
この発明の第２の観点に係る表示装置は、行列状に配列される複数の画素素子と、各画素列に対応して配置され、各々に対応の画素素子が接続され、対応の列の選択画素素子に対する表示信号を転送する複数のデータ線と、入力画素信号の振幅よりも大きな電位差を有する電圧を動作電源電圧として受け、データ線を選択するためのデータ線選択信号に応答して活性化され、活性化時、第１および第２の入力の電位を差動的に増幅して出力する差動増幅回路と、差動増幅回路の第２の入力に接続される一方電極を有する容量素子と、データ線選択信号の活性化に従って導通し、導通時、入力データ信号を差動増幅回路の第１の入力に伝達する第１のスイッチング素子と、データ線選択信号の活性化に従って選択的に第１のスイッチング素子と相補的に導通し、基準電圧を差動増幅回路の第１の入力に伝達する第２のスイッチング素子と、データ線選択信号に従って第１のスイッチング素子と同相で導通し、導通時、差動増幅回路の出力を容量素子の一方電極に結合する第３のスイッチング素子と、差動増幅回路の出力信号をラッチするラッチ回路と、少なくともこのラッチ回路の出力信号に基づいて対応のデータ線に対する表示信号を生成する表示信号生成回路とを備える。
【発明の効果】
【００２１】
第１の観点に係る表示装置においては、差動増幅回路の第１の入力が、スイッチング素子を介して画素に伝達される表示信号に対応する入力データ信号を受ける。したがって、入力データ信号は、データ線選択信号が選択する差動増幅回路に対してのみ伝達され、他のデータ線に対して設けられる差動増幅回路は、この入力画素データ信号伝達線から分離される。これにより、入力画素信号の負荷が軽減され、画素表示データ信号（入力データ信号）を生成する駆動ＬＳＩの消費電力が低減される。また、レベル変換回路として、差動増幅回路を利用しており、差動増幅回路がポリシリコンＴＦＴで構成される場合においても、そのしきい値電圧よりも低い電圧レベルの信号をレベル変換することができる。したがって、入力画素表示データ信号の振幅を小さくすることができ、低消費電力で、かつＥＭＩが低減された表示装置を実現することができる。
【００２２】
第２の観点に係る表示装置においては、第１の観点の表示装置と同様、差動増幅回路を用いて入力画素信号のレベル変換を行なっており、ポリシリコンＴＦＴのしきい値電圧よりも電圧レベルの低い入力データ信号のレベル変換を行なうことができる。これにより、駆動ＬＳＩの消費電力を低減することができまたＥＭＩが低減された表示装置を実現することができる。
【００２３】
また、差動増幅回路においては、差動増幅回路を電圧フォロワで動作させ、参照電圧に対する出力電圧を容量素子に格納し、この容量素子の格納電圧と入力画素データ信号とを比較している。したがって、この差動増幅回路のＴＦＴのしきい値電圧のばらつきが大きい場合においても、正確に、この差動増幅回路のオフセットを相殺して出力電圧を生成することができ、正確に入力画素データ信号の論理レベルを判定してレベル変換を行なうことができる。また、容量素子にオフセット補償された参照電圧を格納しており、回路構成が簡略化され、素子数を低減することができ、小占有面積で消費電力が低減された表示装置を実現することができる。
【発明を実施するための最良の形態】
【００２４】
［実施の形態１］
図１は、この発明の実施の形態１に従う表示装置の全体の構成を概略的に示す図である。図１においては、表示装置として、画素素子として液晶素子が利用される液晶表示装置１０の構成が一例として示される。
【００２５】
図１において、液晶表示装置１０は、行列状に配列される複数の画素２５を含む画素マトリクス２０と、この画素マトリクス２０の画素の各行に対応して設けられるゲート線ＧＬ（ＧＬ１、…）を駆動するゲート線駆動回路３０と、画素マトリクス２０の画素列それぞれに対応して設けられるデータ線ＤＬ（ＤＬ１，ＤＬ２…）に画素表示信号を伝達するデータ線駆動回路４０とを含む。
【００２６】
画素マトリクス２０においては、画素列それぞれに対応してデータ線が配置され、また画素行それぞれに対応してゲート線が配置されるが、図１においては、代表的に、データ線ＤＬ１およびＤＬ２とゲート線ＧＬ１を示す。
【００２７】
また、以下の説明においては、ゲート線ＧＬ１が延在する方向を行方向と称し、データ線ＤＬ１およびＤＬ２が延在する方向を列方向と称する。
【００２８】
また、ゲート線を総称的に示す場合には、符号ＧＬを用い、またデータ線を総称的に示す場合には、符号ＤＬを用いる。
【００２９】
画素２５は、対応のデータ線ＤＬと内部の画素ノードＮＸ１との間に設けられて、対応のゲート線ＧＬ上の信号電位に応答して導通する画素選択スイッチ２６と、画素ノードＮＸ１と共通電極ノードＮＸ２の間に互いに並列に設けられる容量素子２７および液晶表示素子２８とを含む。
【００３０】
画素ノードＮＸ１と共通電極ノードＮＸ２の間の電圧差に応じて、液晶表示素子２８内の液晶の配向性が変化し、応じて、液晶表示素子２８の表示輝度が変化する。データ線ＤＬを介して表示信号を転送し、画素選択スイッチ２６を介して画素ノードＮＸ１へ表示信号を伝達する。これにより、画素２５の輝度を制御することができる。画素スイッチ２６は、典型的には、Ｎ型ポリシリコンＴＦＴで構成される。また、容量素子２７は、書き込まれた表示信号を保持して、表示素子２８の表示状態（輝度）を保持する。
【００３１】
ゲート線駆動回路３０は、所定の走査周期に基づいて、ゲート線ＧＬ１、…を順次選択状態へ駆動する。ゲート線ＧＬが選択されている期間中、データ線ＤＬが対応の画素２５の画素ノードＮＸ１と接続され、データ線駆動回路４０によりデータ線ＤＬ上に出力された表示信号（諧調電圧）が、選択されたゲート線に接続される画素に書込まれるて、容量素子２７により保持される。
【００３２】
データ線駆動回路４０は、Ｎビットのデジタル信号の画素表示データ信号ＳＩＧにより、段階的に設定される表示信号をデータ線ＤＬへ出力する。図１においては、一例として、外部から与えられる画素表示データ信号ＳＩＧが、６ビットＤ０−Ｄ５で構成される場合を一例として示す。表示装置における表示の仕様としては、フルカラー表示で、２６万色の表示が一般的である。この場合、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の三原色それぞれに対し、６４段階の諧調表示を行うことが必要とされ、従って、６ビットの画素データが各原色について必要とされる。したがって、６ビットＤ０−Ｄ５で構成される画素表示データ信号ＳＩＧが、Ｒ、Ｇ、およびＢそれぞれについて伝達され、画素表示データ信号（デジタル信号）ＳＩＧを伝達する信号線としては、１８本の信号線が必要とされる。
【００３３】
データ線駆動回路４０は、図示しないシフトクロック信号に従ってデータ線選択信号ＳＨ１、ＳＨ２…を生成するシフトレジスタ５０と、シフトレジスタ５０からのデータ線選択信号ＳＨ（ＳＨ１，ＳＨ２…）に従って入力画素表示データ信号ＳＩＧを取込みかつ画素データ信号のレベル変換を行なうレベル変換回路５２と、レベル変換回路５２の出力信号を、ラッチするデータラッチ回路５４と、データラッチ回路５４のラッチ信号を、ラッチ指示信号ＬＴに従ってラッチするデータラッチ回路５６と、諧調電圧Ｖ１−Ｖ６４を供給する諧調電圧供給回路６０と、データラッチ回路５６からのレベル変換された画素データ信号に従って各画素について諧調電圧を選択するデコード回路７０と、このデコード回路７０の出力電圧に従ってデータ線ＤＬを駆動する出力バッファ回路８０を含む。
【００３４】
入力画素表示データ信号ＳＩＧは、データ線ＤＬそれぞれに伝達される表示信号に対応する画素データとして、各画素単位（データ線単位）で所定の周期でシリアルに入力される。シフトレジスタ５０は、この画素表示データ信号ＳＩＧが与えられる周期に同期して、データ線選択信号ＳＨ（ＳＨ１，ＳＨ２…）を順次選択状態へ切換える。
【００３５】
レベル変換回路５２は、データ線ＤＬそれぞれに対して設けられるレベル変換ユニット（レベルシフタ）を含み、シフトレジスタ５０からのデータ線選択信号ＳＨが指定するデータ線に対して設けられるレベル変換ユニットが活性化され、この入力画素表示データ信号ＳＩＧに対するレベル変換を行なう。
【００３６】
データラッチ回路５４は、シフトレジスタ５０からのデータ線選択信号に従って、レベル変換回路５２のレベル変換ユニットの出力信号をラッチする。
【００３７】
データラッチ回路５６は、データラッチ回路５４において、１行の画素に対する画素表示データ信号のラッチが完了すると、ラッチ指示信号ＬＴに従って、データラッチ回路５４のラッチ信号をそれぞれラッチする。
【００３８】
諧調電圧供給回路６０は、たとえば、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続される分圧抵抗で構成され、高電圧ＶＤＨおよび低電圧ＶＤＬを抵抗分割して６４段階の階調電圧Ｖ１−Ｖ６４を生成する。
【００３９】
デコード回路７０は、データラッチ回路５６にラッチされた各データ線ＤＬ毎の６ビットの信号をデコードし、そのデコード結果に基づいて諧調電圧供給回路６０からの諧調電圧Ｖ１−Ｖ６４のうち対応の諧調電圧を選択する。
【００４０】
デコード回路７０により各データ線に対する表示信号が生成され、次いで、出力バッファ回路８０を介して対応のデータ線ＤＬへ伝達される。出力バッファ回路８０からデータ線ＤＬへ表示信号が伝達される方式としては、１行の表示電圧が並列に出力される線順次駆動方式が用いられてもよく、また各データ線毎に順次表示信号が伝達される点順次方式が用いられてもよい。出力バッファ回路８０は、アナログ回路であり、デコード回路７０からの諧調電圧を受けて、それぞれデータ線ＤＬを駆動し、選択画素に対する表示信号（諧調電圧）を書込む。
【００４１】
なお、図１に示す表示装置の構成において、諧調電圧供給回路６０およびデコード回路７０が、データラッチ回路５６の出力信号に対してデジタル／アナログ変換を行なうデジタル／アナログ変換回路で構成されてもよい。また、ゲート線駆動回路３０およびデータ線駆動回路４０は、表示パネル（液晶マトリクス）の外部装置として（別チップとして）設けられてもよい。
【００４２】
レベル変換回路５２を用いて入力画素表示データ信号ＳＩＧを、表示装置内の電源電圧レベルの信号に変換して、データラッチ回路５４および５６を介して転送して諧調電圧を生成する。データラッチ回路５６においてラッチされた信号をレベル変換する構成に較べて、レベル変換回路５２におけるゲート遅延を生じさせることなく、入力画素表示データ信号に対応する表示信号を、出力バッファ回路８０から出力することができる。
【００４３】
図２は、図１に示すレベル変換回路５２、およびデータラッチ回路５４および５６の部分の構成を具体的に示す図である。図２においては、入力画素表示データ信号ＳＩＧの１ビットの信号について、２つのデータ線に対応する部分の構成を代表的に示す。レベル変換回路５２は、シフトレジスタ５０からのデータ線選択信号ＳＨ１およびＳＨ２それぞれに従って活性化され、活性化時、基準電圧ＶＲＥＦと入力表示データ信号（以下、単にデータ信号と称す）ＤＩとを差動的に増幅しかつレベル変換を行なうレベルシフタＬＣＫ１およびＬＣＫ２を含む。データ信号ＤＩは、たとえば論理ローレベル（Ｌレベル）及び論理ハイレベル（Ｈレベル）がそれぞれ０Ｖと１．８Ｖの２値信号であり、参照電圧ＶＲＥＦは、中間の０．９Ｖである。レベルシフタＬＣＫ１およびＬＣＫ２はレベル変換回路５２におけるレベル変換ユニットを構成し、それぞれ、活性化時、参照電圧ＶＲＥＦを参照してデータ信号ＤＩの論理レベルを判定し、入力表示データ信号ＤＩのＨレベルの電圧レベルを、それより高い表示装置の電源電圧ＶＤＤレベルまたはそれに近い電圧レベルに変換する。
【００４４】
第１のデータラッチ回路５４は、レベルシフタＬＣＫ１およびＬＣＫ２それぞれに対して設けられる第１のデータラッチＦＤＫ１およびＦＤＫ２を含む。第１のデータラッチＦＤＫ１およびＦＤＫ２は、それぞれ、データ線選択信号ＳＨ１およびＳＨ２に従って対応のレベルシフタＬＣＫ１およびＬＣＫ２と相補的に活性化され、活性化時、対応のレベルシフタＬＣＫ１およびＬＣＫ２の出力信号をラッチする。第１のデータラッチＦＤＫ１およびＦＤＫ２は、相補データ線選択信号に従って動作するため、それぞれに対応して、データ線選択信号ＳＨ１およびＳＨ２を反転するためのインバータＩＶ１およびＩＶ２が設けられる。
【００４５】
第２のデータラッチ回路５６は、第１のデータラッチＦＤＫ１およびＦＤＫ２それぞれに対応して設けられ、相補ラッチ信号ＬＡＴおよび／ＬＡＴに従って対応の第１のデータラッチＦＤＫ１およびＦＤＫ２の出力信号をラッチする第２のデータラッチＳＤＫ１およびＳＤＫ２を含む。相補ラッチ信号ＬＡＴおよび／ＬＡＴが、図１に示すラッチ指示信号ＬＴに対応する。相補ラッチ信号ＬＡＴおよび／ＬＡＴを用いて、第２のデータラッチ回路５５に含まれる第２のデータラッチＳＤＫ１およびＳＤＫ２が、並列にラッチ動作を行ない、デコード回路７０により第２のデータラッチＳＤＫ（ＳＤＫ１，ＳＤＫ２・・・）の出力信号に従って、各データ線に対する表示信号が並列に生成される。
【００４６】
この図２に示す構成においては、シフトレジスタ５０は、データ線選択信号ＳＨ１、ＳＨ２…を順次選択状態へ駆動する。データ線選択信号ＳＨ１、ＳＨ２により、レベルシフタＬＣＫ１、ＬＣＫ２が選択的に活性化され、入力データ信号ＤＩのレベル変換が行なわれる。レベルシフタＬＣＫ１、ＬＣＫ２…によりレベル変換されたデータ信号が、それぞれ、データ線選択信号ＳＨ１およびＳＨ２の非活性化により、第１のデータラッチＦＤＫ１、ＦＤＫ２によりラッチされる。これにより、シリアルに入力されるデータ信号ＤＩが、パラレル信号に変換される。１行の画素に対する第１のデータラッチＦＤＫ（ＦＤＫ１、ＦＤＫ２…）におけるラッチ動作が完了すると、相補ラッチ信号ＬＡＴおよび／ＬＡＴが活性化され、第２のデータラッチＳＤＫ（ＳＤＫ１、ＳＤＫ２…）によりレベル変換されたデータ信号（画素表示データ信号）が転送されてラッチされる。続いて、デコード回路７０がデコード動作を行ない、そのデコード結果に従って各データ線に対する諧調電圧を選択する。
【００４７】
図３は、図２に示すレベルシフタＬＣＫ（ＬＣＫ１，ＬＣＫ２…）、および第１のデータラッチＦＤＫ（ＦＤＫ１、ＦＤＫ２…）の具体的構成を示す図である。図３においては、データ線選択信号ＳＨｉ（ｉ＝１−ｎ；ｎは、データ線の数）に対応して配置されるレベルシフタＬＣＫｉおよび第１のデータラッチＦＤＫｉの構成を代表的に示す。各データ線に対して設けられるレベルシフタＬＣＫおよび第１のデータラッチＦＤＫの構成は同じである。
【００４８】
第２のデータラッチＳＤＫは、第１のデータラッチＦＤＫと同様の構成を備える。データ線選択信号ＳＨｉに代えてラッチ信号ＬＡＴ及び／ＬＡＴが、ラッチ動作制御信号として与えられる。
【００４９】
図３において、レベルシフタＬＣＫｉは、ハイ側電源ノードＡＮ１と内部ノードＡＮ７の間に接続され、定電流Ｉを供給する定電流源１００と、内部ノードＡＮ７と内部ノードＡＮ８の間に接続されかつそのゲートがデータ信号入力ノードＡＮ３に接続されるＰチャネルＭＯＳトランジスタ１０１と、内部ノードＡＮ７と内部ノードＡＮ９の間に接続されかつそのゲートに参照電圧ＶＲＥＦを受けるＰチャネルＭＯＳトランジスタ１０２と、内部ノードＡＮ８と内部ノードＡＮ１０の間に接続されかつそのゲートが内部ノードＡＮ８に接続されるＮチャネルＭＯＳトランジスタ１０３と、内部ノードＡＮ９と内部ノードＡＮ１０の間に接続されかつそのゲートが内部ノードＡＮ８に接続されるＮチャネルＭＯＳトランジスタ１０４と、内部ノードＡＮ１０とハイ側電源ノードＡＮ２の間に接続されかつそのゲートにデータ線選択信号ＳＨｉをノードＡＮ５を介して受けるＮチャネルＭＯＳトランジスタ１０５を含む。
【００５０】
ＭＯＳトランジスタ１０１および１０２が、入力データ信号ＤＩと参照電圧ＶＲＥＦの比較を行なう比較段を構成する。ＭＯＳトランジスタ１０３および１０４が、カレントミラー回路を構成し、ＭＯＳトランジスタ１０１および１０２に対して同じ大きさの電流を駆動する負荷回路として作用する。ハイ側電源ノードＡＮ１へ与えられる電源電圧ＶＤＤは、データ信号ＤＩのＨレベルの電圧レベルより高い電圧である。定電流源１００は、たとえば、カレントミラー回路で構成される。
【００５１】
第１のデータラッチＦＤＫｉは、相補データ線選択信号ＳＨｉおよび／ＳＨｉの活性化に従って活性化され、レベルシフタＬＣＫｉの出力ノードＡＮ９上の信号を反転するクロックドインバータ１２０と、クロックドインバータ１２０の出力信号を反転するインバータ１１０と、相補データ線選択信号ＳＨｉおよび／ＳＨｉに従ってクロックドインバータ１２０と相補的に活性化され、活性化時、内部ノードＡＮ１４上の信号を反転してクロックドインバータ１２０の出力ノードＡＮ１２へ伝達するクロックドインバータ１１１を含む。
【００５２】
クロックドインバータ１２０は、ハイ側電源ノードＡＮ１と内部ノードＡＮ１１の間に接続され、そのゲートにノードＡＮ６を介して補のデータ線選択信号／ＳＨｉを受けるＰチャネルＭＯＳトランジスタ１０６と、ノードＡＮ１１と内部出力ノードＡＮ１２との間に接続されかつそのゲートがレベルシフタＬＣＫｉの出力ノードＡＮ９に接続されるＰチャネルＭＯＳトランジスタ１０７と、内部出力ノードＡＮ１２と内部ノードＡＮ１３の間に接続されかつそのゲートがレベルシフタＬＣＫｉの出力ノードＡＮ９に接続されるＮチャネルＭＯＳトランジスタ１０８と、内部ノードＡＮ１３とロー側電源ノードＡＮ２の間に接続されかつそのゲートにノードＡＮ５を介してデータ線選択信号ＳＨｉを受けるＮチャネルＭＯＳトランジスタ１０９を含む。
【００５３】
クロックドインバータ１２０は、データ線選択信号ＳＨｉおよび／ＳＨｉが、それぞれ、ＨレベルおよびＬレベルのときに活性化されて、レベルシフタＬＣＫｉの出力信号を反転する。データ線選択信号ＳＨｉおよび／ＳＨｉが、それぞれ、ＬレベルおよびＨレベルとなると、クロックドインバータ１２０は、ＭＯＳトランジスタ１０６および１０９がオフ状態となり、出力ハイインピーダンス状態となる。
【００５４】
図４は、図３に示すクロックドインバータ１１１の構成の一例を示す図である。図４において、クロックドインバータ１１１は、ハイ側電源ノードＡＮ１と内部出力ノードＡＮ１２の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、内部出力ノードＡＮ１２とロー側電源ノードＡＮ２の間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を含む。ＭＯＳトランジスタＰＱ１およびＮＱ２のゲートに、それぞれ、データ線接続信号ＳＨｉおよび／ＳＨｉが与えられる。ＭＯＳトランジスタＰＱ２およびＮＱ１は、それぞれのゲートが、図３に示す内部ノードＡＮ１４に接続される。
【００５５】
このクロックドインバータ１１１は、データ線選択信号ＳＨｉおよび／ＳＨｉが、それぞれＨレベルおよびＬレベルのときには、出力ハイインピーダンス状態となり、一方、データ線選択信号ＳＨｉおよび／ＳＨｉがそれぞれＬレベルおよびＨレベルのときに活性化され、内部ノードＡＮ１４上の信号を反転して内部出力ノードＡＮ１２上に伝達する。
【００５６】
ここで、図３に示す構成において、レベルシフタＬＣＫｉおよび第１のデータラッチＦＤＫｉに対してハイ側電源電圧ＶＤＤが共通に与えられている。しかしながら、レベルシフタＬＣＫｉおよび第１のデータラッチＦＤＫｉに対しては、異なる電圧レベルのハイ側電源電圧が供給されてもよい。レベル変換回路ＬＣＫｉに対するハイ側電源電圧ＶＤＤが、第１のデータラッチＦＤＫｉのハイ側電源電圧よりも高い電圧レベルに設定されてもよい。この場合、レベルシフタＬＣＫｉにおいて、ハイ側電源電圧ＶＤＤと入力データ信号ＤＩおよび参照電圧ＶＲＥＦとの電圧差が大きくなり、動作マージンを拡大することができ、正確に、レベル変換動作を行なうことができる。
【００５７】
図５は、図３に示す回路の動作を示すタイミング図である。以下、図５を参照して、図３に示すレベルシフタＬＣＫｉおよび第１のデータラッチＦＤＫｉの動作について説明する。
【００５８】
入力データ信号ＤＩは、所定の周期で各表示画素毎にシリアルに入力される。図２に示すシフトレジスタ５０は、入力データ信号ＤＩの転送サイクルを規定する入力クロック信号に従って、データ線選択信号ＳＨｉ（ＳＨ１、ＳＨ２…）を、データ信号ＤＩの入力サイクルに対して半サイクルずらせて変化させる。すなわち、入力データ信号ＤＩは、データ線選択信号ＳＨの活性化期間の中央時点で変化する。これにより、入力データ信号のレベル判定動作（差動増幅動作）に対する動作タイミングマージンを拡大する。
【００５９】
図５は、また図２に示す回路の動作を示すタイミング図である。以下、図５を参照して、この発明の実施の形態１に従う表示装置のレベル変換の動作について説明する。
【００６０】
時刻ｔ０において、データ線選択信号ＳＨ１がＨレベルに立上がり、また、補のデータ線選択信号／ＳＨ１がＬレベルに立下がる。応じて、図２に示すレベルシフタ１が活性化され、参照電圧ＶＲＥＦと入力ノードＡＮ３に与えられる入力データ信号ＤＩとの比較を行なう。レベルシフタＬＣＫｉは、差動増幅回路で構成されており、入力データ信号ＤＩの基準電位（接地電圧）に対する電圧レベルに従ってその論理レベルを判定するのではなく、参照電圧ＶＲＥＦと入力データ信号ＤＩとの電圧差に従って動作する。したがって、このレベルシフタＬＣＫｉは、通常、０．１Ｖ程度の電圧差が、参照電圧ＶＲＥＦと入力データ信号ＤＩとの間に存在すれば、増幅動作が可能である。参照電圧ＶＲＥＦが０．９Ｖであり、一方、入力データ信号ＤＩのＨレベルおよびＬレベルは、それぞれ、１．８Ｖおよび０Ｖである。従って、０．９Ｖの電圧差が、レベルシフタＬＣＫｉの差動ノードＡＮ３およびＡＮ４の間に存在し、十分に増幅動作を行なうことができる。
【００６１】
このレベルシフタＬＣＫｉの差動増幅動作により、レベルシフタＬＣＫｉの出力ノードＡＮ９のＬレベルは、ほぼ接地電圧レベルであり、Ｈレベルは、ハイ側電源電圧ＶＤＤよりも低く、かつクロックドインバータ１２０の入力論理しきい値電圧レベルよりも高い電圧レベルとなり、クロックドインバータ１２０を正確に２値動作を行わせる電圧レベルとなる。このレベルシフタＬＣＫｉの出力信号のＨレベルは、定電流源１００の駆動電流Ｉの大きさに依存し、この電流Ｉの大きさを大きくすることにより、レベルシフタＬＣＫｉの出力信号のＨレベルは、ハイ側電源電圧ＶＤＤに近い電圧レベルとなる。
【００６２】
時刻ｔ０ａにおいて、入力データ信号ＤＩが変化し、画素に対する表示データが変化すると、レベルシフタＬＣＫｉから入力データ信号ＤＩの論理レベルに応じた論理レベルの信号が出力される。ここで、入力データ信号ＤＩが、参照電圧ＶＲＥＦよりも低い場合には、ＰチャネルＭＯＳトランジスタ１０１の駆動電流量がＭＯＳトランジスタ１０２の駆動電流量よりも大きくなる。このＭＯＳトランジスタ１０１の駆動電流は、ＭＯＳトランジスタ１０３へ供給される。ＭＯＳトランジスタ１０３および１０４がカレントミラー回路を構成しており、これらのＭＯＳトランジスタ１０３および１０４には同じ大きさの電流が流れる。したがって、ＭＯＳトランジスタ１０４は、ＭＯＳトランジスタ１０２の駆動電流よりも大きな電流を放電し、出力ノードＡＮ９の電圧レベルが低下する。
【００６３】
逆に、入力データ信号ＤＩの電圧レベルが、参照電圧ＶＲＥＦよりも高い場合には、ＭＯＳトランジスタ１０１の駆動電流量が、ＭＯＳトランジスタ１０２の駆動電流量よりも小さくなる。したがって、この場合には、ＭＯＳトランジスタ１０４は、ＭＯＳトランジスタ１０２からの電流を放電することはできず、出力ノードＡＮ９の電圧レベルが上昇し、Ｈレベルとなる。第１のデータラッチＦＤＫｉにおいては、クロックドインバータ１２０が活性状態にあり、このレベルシフタＬＣＫｉの出力信号は、反転されて内部出力ノードＡＮ１２へ、クロックドインバータ１２０のゲート遅延時間の後伝達される。クロックドインバータ１２０は、電源電圧ＶＤＤを動作電源電圧として受けており、レベルシフタＬＣＫｉのＬレベルの出力信号を、電源電圧レベルの信号に変換する。従って、レベルシフタＬＣＫｉの出力信号が、電源電圧レベルよりも低い電圧レベルであっても、確実に電源電圧ＶＤＤレベルの信号が生成される。
【００６４】
時刻ｔ１において、データ線選択信号ＳＨｉがＬレベルとなると、レベルシフタＬＣＫｉにおいて、ＭＯＳトランジスタ１０５がオフ状態となり、このレベルシフタＬＣＫｉにおける動作電流経路が遮断され、差動増幅動作が非活性化される。ＭＯＳトランジスタ１０５をオフ状態とすることにより、レベルシフタＬＣＫｉによる電力消費を停止させる。レベル変換を行なうレベルシフタのみを動作させることにより、図２に示すレベル変換回路５２における消費電力を低減する。
【００６５】
時刻ｔ１において、データ線選択信号ＳＨｉおよび／ＳＨｉがそれぞれＬレベルおよびＨレベルとなると、第１のデータラッチＦＤＫｉにおいて、クロックドインバータ１２０のＭＯＳトランジスタ１０６および１０９がオフ状態となり、クロックドインバータ１２０が出力ハイインピーダンス状態となる。一方、クロックドインバータ１１１は、図４に示すように、内部のＭＯＳトランジスタＰＱ１およびＮＱ２がオン状態となり、活性化され、インバータ１１０およびクロックドインバータ１１１により、クロックドインバータ１２０の出力ノードＡＮ１２の電圧レベルが、低インピーダンス状態で保持される。低インピーダンス状態で出力ノードＡＮ１２の電圧を維持することにより、ノイズの影響を受けることなく、安定にレベル変換された信号を保持することができる。
【００６６】
この時刻ｔ１においては、また、次のデータ線ＤＬ２に対するデータ線選択信号ＳＨ２および／ＳＨ２が、それぞれＨレベルおよびＬレベルとなり、レベルシフタＬＣＫ２が活性化され、差動増幅動作を行なう。このとき、入力データ信号ＤＩは、データ線ＤＬ１に対する表示データビットである。
【００６７】
時刻ｔ１ａにおいて、外部からの入力データ信号ＤＩが、データ線ＤＬ２に対する画素データに変化し、先のレベルシフタＬＣＫ１および第１のデータラッチＦＤＫ１における動作と同様の動作が行なわれ、入力データ信号ＤＩの電圧レベルの変換が選択的に行なわれて対応の第１のデータラッチＦＤＫ２にラッチされる。
【００６８】
時刻ｔ２において、データ線選択信号ＳＨ２および／ＳＨ２がそれぞれＬレベルおよびＨレベルとなり、２番目の入力データ信号ＤＩに対するレベル変換動作が完了し、次段の第１のデータラッチＦＤＫ２によりラッチされる。この時刻ｔ２において、図示しない次のデータ線選択信号ＳＨ３および／ＳＨ３が、それぞれＨレベルおよびＬレベルとなり、レベル変換回路の次段のレベルシフタ（ＬＣＫ３）においてレベル変換動作が行なわれ、時刻ｔ３において、３番目の入力データ信号ＤＩに対するレベル変換動作が完了する。以降、時刻ｔ０からの動作と同様の動作が、全データ線について実行される。
【００６９】
このレベル変換動作において、レベルシフタＬＣＫにおいて直流的な電力消費が、差動増幅動作時に生じる。しかしながら、このレベルシフタにおける電力消費は、対応のデータ線が選択されたときのみ生じ、消費電力を十分小さくすることができる。たとえば、１つのレベルシフタＬＣＫｉを構成する差動増幅回路に流れる電源電流Ｉを、余裕をみて、最大で、１μＡ程度に設定し、すべてのデータ線に対する入力をラッチするのに要する時間をＴとすると、１つの入力画素表示データ線当りの消費電力は、次式で表わされる。
【００７０】
Ｉｄｄ＝１（μＡ）・１８／Ｔ＝１８／Ｔ（μＡ）
ＰＷ＝１８（μＡ）・５（Ｖ）／Ｔ＝９０／Ｔ（μＷ）
ここで、Ｉｄｄは、１つのレベルシフタにおける電源電流を示し、ＰＷは、１つの入力画素表示データ信号線当りの消費電力を示し、また、電源電圧ＶＤＤを５Ｖとしている。
【００７１】
したがって、すべてのデータ線に対する表示画素データビットを書込むために要する消費電力は、ＰＷ・Ｔ＝９０（μＷ）となり、十分に小さな値に設定することができる。
【００７２】
また、レベルシフタの非活性化により電流源トランジスタ１０５がオフ状態となり、内部出力ノードＡＮ９が電源電圧レベルにプリチャージされる。しかしながら、この場合、すでに次段の回路においてレベル変換された信号がラッチされており、特に問題は生じない。
【００７３】
［変更例］
レベルシフタＬＣＫｉを構成する差動増幅回路と次段のクロックドインバータ１２０とが非活性化される過程で、レベルシフタＬＣＫｉが、クロックドインバータよりも先に非活性化状態となり、その出力ノードＡＮ９の電圧レベルが正規の正しい電圧レベルと異なる電圧レベルとなり、次段のクロックドインバータ１２０が、この不正確な電圧レベルを転送することにより、誤ったデータがラッチされる可能性がある。そこで、図６に示すように、レベルシフタＬＣＫｉに対して、活性制御信号として、データ線選択信号ＳＨｉの立下がり遅延信号ＳＨＤｉを与える。図６に示す構成は、レベルシフタＬＣＫｉの活性化用のＭＯＳトランジスタ１０５のゲートに、データ線選択信号ＳＨｉに代えてデータ線選択信号ＳＨＤｉが与えられる点を除いて、図３に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７４】
したがって、図７に示すように、時刻ｔ１において、データ線選択信号ＳＨ１および／ＳＨ１が、それぞれＬレベルおよびＨレベルとなり、クロックドインバータ１２０が非活性状態となり、出力ハイインピーダンス状態となっても、この時点では、遅延データ線選択信号ＳＨＤ１はＨレベルであり、レベルシフタＬＣＫｉは活性状態にある。クロックドインバータ１２０が非活性状態となった後に、レベルシフタＬＣＫ１を非活性状態へ駆動することにより、次段のクロックドインバータ１２０が誤ったデータを転送するのを防止することができ、回路動作マージンを大きくすることができる。
【００７５】
図８は、遅延データ線選択信号ＳＨＤｉを発生する部分の構成の一例を示す図である。図８に示すように、遅延データ線選択信号ＳＨＤｉは、シフトレジスタ５０からのデータ線選択信号ＳＨｉの立下がりを所定時間遅延する立下がり遅延回路１２１により生成される。これにより、必要な期間、レベルシフタＬＣＫｉの非活性化タイミングを遅延させることができ、正確に、レベル変換された画素データ信号の転送およびラッチを第１のデータラッチＦＤＫｉで行なうことができる。
【００７６】
以上のように、この発明の実施の形態１に従えば、外部から入力される画素表示データ信号を、差動増幅回路で参照電圧と比較し、かつレベル変換を行なっている。したがって、入力画素表示データ信号の振幅が、表示装置のＭＯＳトランジスタのしきい値電圧よりも低い場合でも、正確に、その論理レベルを判定してレベル変換を行なうことができる。これにより、入力表示データ信号の振幅を低減でき、低消費電力でかつＥＭＩを低減することのできる表示装置を実現することができる。
【００７７】
また、レベルシフタの非活性化を、次段の第１のデータラッチのラッチ動作活性化後に行なうことにより、正確に、第１のデータラッチ回路において、レベル変換された表示データ信号をラッチすることができ、レベル変換回路及び第１のデータラッチ回路の活性及び非活性化についての動作タイミングのマージンを拡大することができる。
【００７８】
［実施の形態２］
図９は、この発明の実施の形態２に従う表示装置の要部の構成を示す図である。図９に示す表示装置は、図３に示す表示装置と以下の点で、その構成が異なる。すなわち、レベルシフタＬＣＫｉにおいて、入力データ信号ＤＩを受けるノードＡＮ３と差動増幅回路１３０を構成するＰチャネルＭＯＳトランジスタ１０１のゲートノードＡＮ１５との間に、データ線選択信号ＳＨｉに応答して選択的に導通するスイッチング素子１３２が設けられる。差動増幅回路１３０は、図３に示すレベルシフタＬＣＫｉの構成に対応する。スイッチング素子１３２は、図９に示す構成においては、一例として、ＮチャネルＭＯＳトランジスタで構成される。この図９に示す表示装置の他の構成は、図３に示す表示装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７９】
この図９に示す表示装置においては、レベルシフタＬＣＫｉの差動増幅回路１３０が、データ線選択信号ＳＨｉが活性化されたときのみ、画素入力ノードＡＮ３に結合される。レベルシフタＬＣＫｉの非活性化時には、スイッチング素子１３２は非導通状態である。したがって、このデータ信号ＤＩは、常に、選択されたレベルシフタの差動増幅回路１３０の内部ノードＡＮ１５を駆動することが要求されるだけであり、その負荷が軽減される。応じて、データ信号ＤＩを駆動する回路の負荷が軽減され、消費電力を低減することができる。
【００８０】
なお、図９においては、スイッチング素子１３２がＮチャネルＭＯＳトランジスタで構成されている。しかしながら、このスイッチング素子１３２は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが並列に接続されるＣＭＯＳトランスミッションゲートで構成されてもよい。その場合には、相補データ線選択信号ＳＨｉおよび／ＳＨｉにより、ＳＭＯＳトランスミッションゲートの導通／非導通が制御される。また、負電圧を利用することが可能な場合には、このスイッチング素子１３２として、ＰチャネルＭＯＳトランジスタが用いられてもよい。負電圧レベルのデータ線選択信号／ＳＨｉをこのＰチャネルＭＯＳトランジスタで構成されるスイッチング素子１３２の制御ノード（ゲート電極）へ供給する。
【００８１】
また、スイッチング素子１３２には、データ線選択信号ＳＨｉが供給され、また差動増幅回路１３０の活性化用のＭＯＳトランジスタ１０５のゲートには、遅延データ線選択信号ＳＨＤｉが供給されてもよい。
【００８２】
以上のように、この発明の実施の形態２に従えば、レベルシフタの差動増幅回路は、選択時のみ、画素を伝達する信号線に結合されている。したがって、この画素表示データ信号を伝送する信号線の容量が軽減され、高速で、データ信号（画素表示データ信号）を転送でき、また、この画素表示データ信号を駆動する回路の消費電力を低減することができる。特に、画素表示データ信号は、複数ビットの信号であり、各データ信号線の負荷を軽減することにより、画素表示データ線を駆動する駆動ＬＳＩの消費電力を大幅に低減することができる。
【００８３】
［実施の形態３］
図１０は、この発明の実施の形態３に従うレベルシフタＬＣＫｉの構成を示す図である。このレベルシフタＬＣＫｉの次段に配置される第１のデータラッチＦＤＫｉの構成は、図３および図９に示す構成と同じである。図１０に示すレベルシフタＬＣＫｉの構成は、以下の点で、図３に示すレベルシフタＬＣＫｉの構成と異なる。
【００８４】
すなわち、レベルシフタＬＣＫｉにおいて、差動増幅回路１３０を構成するＰチャネルＭＯＳトランジスタ１０１のゲートノードＡＮ１５に対し、並列に、スイッチング素子１３５および１３６が設けられる。スイッチング素子１３５は、選択信号Ｓ１の活性化時導通し、データ信号入力ノードＡＮ３に与えられたデータ信号ＤＩをゲートノードＡＮ１５に伝達する。スイッチング素子１３６は、選択信号Ｓ２の活性化時導通し、内部ノードＡＮ４上の参照電圧ＶＲＥＦを、ゲートノードＡＮ１５に伝達する。これらの選択信号Ｓ１およびＳ２は、データ線選択信号ＳＨｉの活性化時、順次、選択的に活性化される。
【００８５】
さらに、このレベルシフタＬＣＫｉにおいて、差動段のＰチャネルＭＯＳトランジスタ１０２のゲートノードＡＮ１６とロー側電源ノードＡＮ２の間に、保持容量素子ＣＨが設けられる。保持容量素子ＣＨの一方電極ノード（内部ノード）ＡＮ１６は、スイッチング素子１３７を介して差動増幅回路１３０の内部出力ノードＡＮ９に結合される。選択信号Ｓ３は、選択信号Ｓ２と同相で活性化される。スイッチング素子１３７の導通時、差動増幅回路１３０は、ＰチャネルＭＯＳトランジスタ１０２のゲートノードＡＮ１６と内部出力ノードＡＮ９が相互接続され、ボルテージフォロワとして動作する。
【００８６】
この図１０に示すレベルシフタＬＣＫｉの他の構成は、図３に示すレベルシフタＬＣＫｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８７】
図１１は、図１０に示すレベルシフタＬＣＫｉの動作を示すタイミング図である。以下、図１１を参照して、図１０に示すレベルシフタＬＣＫｉの動作について説明する。なお、図１１においては、データ線選択信号ＳＨ１が選択状態へ駆動されるときの信号波形が示され、以下の説明においては、レベルシフタＬＣＫｉとしてレベルシフタＬＣＫ１の動作について説明する。
【００８８】
時刻ｔ１０においてデータ線選択信号ＳＨ１がＨレベルに立上がり、データ線選択信号ＳＨ１が指定するレベルシフタＬＣＫ１の差動増幅回路１３０が活性化される。このとき、選択信号Ｓ２およびＳ３が、データ線選択信号ＳＨ１の活性化に従って所定期間Ｈレベルの活性状態となる。応じて、スイッチング素子１３６および１３７が導通し、一方、スイッチング素子１３５はオフ状態を維持する。この状態においては、差動増幅回路１３０は、電圧フォロワモードで動作して、参照電圧ＶＲＥＦを内部出力ノードＡＮ９へ伝達する。この場合、内部出力ノードＡＮ９およびゲートノードＡＮ１６が、電圧ＶＲＥＦ＋ＶＯＦの電圧レベルに駆動される。ここで、電圧ＶＯＦは、差動増幅回路１３０の出力オフセット電圧を示す。
【００８９】
すなわち、差動増幅回路１３０においてＭＯＳトランジスタ１０１および１０２のしきい値電圧が同じ場合には、電圧フォロワモードで動作した場合、利得が１の場合、ノードＡＮ９およびＡＮ１６の電圧レベルは、ゲートノードＡＮ１５に与えられる参照電圧ＶＲＥＦの電圧レベルと等しくなる。しかしながら、ＭＯＳトランジスタ１０１及び１０２においてはしきい値電圧のばらつきが有り、ＭＯＳトランジスタ１０１及び１０２のソース−ゲート間電圧が同一であっても、それらのしきい値電圧の差が、これらのＭＯＳトランジスタ１０１及び１０２の駆動電流に影響を及ぼす。この結果、ＭＯＳトランジスタ１０１および１０２のしきい値電圧の差に応じたオフセット電圧ＶＯＦが、出力ノードＡＮ９に発生する。このオフセット電圧ＶＯＦは、正および負の電圧いずれをもとることができる。
【００９０】
時刻ｔ１１において、選択信号Ｓ２およびＳ３がＬレベルの非活性状態となり、スイッチング素子Ｓ２およびＳ３が非導通状態となる。このとき、また、選択信号Ｓ１がＨレベルの活性状態となる。時刻ｔ１１においては、入力データ信号ＤＩが与えられており、スイッチング素子１３５が導通し、データ線選択信号ＳＨ１が選択するデータ線に対するデータ信号ＤＩがスイッチング素子１３５を介してＭＯＳトランジスタ１０１のゲートノードへ与えられる。
【００９１】
ＭＯＳトランジスタ１０２のゲートノードＡＮ１６には、保持容量素子ＣＨにより、電圧ＶＲＥＦ＋ＶＯＦが保持されている。差動増幅回路１３０が、入力データ信号ＤＩとゲートノードＡＮ１６の電圧ＶＲＥＦ＋ＶＯＦとを差動増幅する。従って、この比較動作時においては、差動増幅回路１３０のオフセット電圧ＶＯＦが相殺され、入力データ信号ＤＩの電圧レベルが、参照電圧ＶＲＥＦと正確に比較される。すなわち、差動増幅回路１３０においては、ゲートノードＡＮ１５へ与えられる入力信号の電圧レベルは、オフセット電圧ＶＯＦ分高い電圧レベルとみなして比較動作が行なわれる。したがって、参照電圧を与えるゲートノードＡＮ１６の電圧レベルを、参照電圧ＶＲＥＦよりもオフセット電圧ＶＯＦ高い電圧レベルに設定することにより、ゲートノードＡＮ１５へ与えられる入力信号の電圧レベルに対する差動増幅回路１３０のオフセット電圧を相殺することができる。これにより、正確に比較動作を行なって入力データ信号ＤＩのレベルの判定を行なって、レベル変換を行なうことができる。
【００９２】
時刻ｔ１２において、選択信号Ｓ１が、データ線選択信号ＳＨ１の非活性化と共に非活性化され、スイッチング素子１３５がオフ状態となる。スイッチング素子１３７がオフ状態であり、内部出力ノードＡＮ９は、保持容量素子ＣＨにより入力データ信号ＤＩ（１）に応じた電圧レベルに維持される。
【００９３】
なお、この図１１に示す信号波形図においては、オフセットキャンセル動作を説明するために、内部出力ノードＡＮ９が、入力データ信号ＤＩの論理レベルを維持するように示される。しかしながら、差動増幅回路１３０は、データ線選択信号ＳＨ１の非活性化に応答して非活性化され、その動作電流経路が遮断されるため、内部出力ノードＡＮ９は、ＭＯＳトランジスタ１０２を介して、定電流源１００からの電流により電源電圧ＶＤＤ方向にその電圧レベルが上昇するが、この非選択時のリーク電流によるプリチャージ動作の波形は示していない。この場合、既に、次段の第１のデータラッチＦＤＫｉにおけるクロックドインバータは出力ハイインピーダンス状態となっており、正確に、レベル変換されたデータ信号を、次段の第１のデータラッチでラッチすることができる。
【００９４】
また、この図１０に示す差動増幅回路１３０において、定電流源１００が、データ線選択信号ＳＨｉ（ＳＨ１）の非活性化時非導通状態に設定され、ハイ側電源ノードＡＮ１およびロー側電源ノードＡＮ２それぞれにおいて、電流供給経路が遮断されてもよい。この場合には、内部ノードＡＮ９は、差動増幅した結果の信号を維持する状態にされる。
【００９５】
なお、この図１０に示す差動増幅回路１３０においても、活性化用のＭＯＳトランジスタ１０５のゲートへは、遅延データ線選択信号ＳＨＤｉが与えられてもよい。
【００９６】
また、スイッチング素子１３５−１３７は、ＣＭＯＳトランスミッションゲートで構成されてもよく、また、ＮチャネルＭＯＳトランジスタで構成されてもよく、また負電圧を利用することができる場合には、ＰチャネルＭＯＳトランジスタで構成されてもよい。選択信号Ｓ１−Ｓ３の電圧レベルは、参照電圧ＶＲＥＦの電圧レベルよりも、ＭＯＳトランジスタのしきい値電圧以上高い電圧レベルであり、スイッチング素子として、ＭＯＳトランジスタ単体を利用しても、しきい値電圧の損失を伴うことなく、入力データ信号ＤＩおよび参照電圧ＶＲＥＦを伝達することができる。
【００９７】
図１２は、図１０に示す選択信号Ｓ１−Ｓ３を発生する部分の構成の一例を示す図である。図１２において、選択信号発生部は、クロック信号ＣＬＫとデータ線選択信号ＳＨｉを受けて選択信号Ｓ２およびＳ３を生成するゲート回路１４０と、クロック信号ＣＬＫとデータ線選択信号ＳＨｉとを受けて選択信号Ｓ１を生成するＡＮＤゲート１４２を含む。クロック信号ＣＬＫは、データ信号ＤＩの転送サイクルを規定し、このクロック信号ＣＬＫに従ってデータ信号ＤＩが転送される。
【００９８】
ゲート回路１４０は、クロック信号ＣＬＫがＬレベルであり、データ線選択信号ＳＨｉがＨレベルのときに、選択信号Ｓ２およびＳ３をＨレベルに駆動する。ＡＮＤゲート１４２は、クロック信号ＣＬＫおよびデータ線選択信号ＳＨｉがともにＨレベルのときに、選択信号Ｓ１をＨレベルに駆動する。
【００９９】
図１３は、図１２に示す選択信号発生部の動作を示すタイミング図である。以下、図１３を参照して、図１２に示す選択信号発生部の動作について説明する。
【０１００】
時刻ｔａにおいて、クロック信号ＣＬＫの立上がりに同期して、（ｉ−１）番目のデータ信号ＤＩ（ｉ−１）が入力される。
【０１０１】
時刻ｔｂにおいては、クロック信号ＣＬＫがＬレベルに立下がると、データ線選択信号ＳＨｉがＨレベルに立上がる。このデータ線選択信号ＳＨｉの立上がりとクロック信号ＣＬＫの立下がりとに従って、選択信号Ｓ２およびＳ３がともにＨレベルに駆動される。クロック信号ＣＬＫがＬレベルであるため、選択信号Ｓ１はＬレベルを維持する。この状態で、差動増幅回路のオフセット電圧の検出および参照電圧の設定が行われる。
【０１０２】
時刻ｔｃにおいて、クロック信号ＣＬＫが立上がると、ｉ番目のＤＩ（ｉ）が入力される。このクロック信号ＣＬＫの立上がりに応答して、ゲート回路１４０からの選択信号Ｓ２およびＳ３がともにＬレベルとなる。一方、このとき、データ線選択信号ＳＨｉがＨレベルであるため、クロック信号ＣＬＫの立上がりに従って、ＡＮＤゲート１４２からの選択信号Ｓ１がＨレベルとなり、ｉ番目のＤＩ（ｉ）が差動増幅回路へ転送される。
【０１０３】
この図１２に示す選択信号発生部の構成の場合、レベルシフタそれぞれに対し、ゲート回路１４０および１４２を設けることにより、対応のレベルシフタに対する選択信号Ｓ１−Ｓ３を発生することができる。
【０１０４】
図１４は、選択信号発生部の他の構成を概略的に示す図である。図１４において、選択信号発生部は、データ線選択信号ＳＨｉの立下がりに応答して所定の期間活性状態（Ｈレベル）となるワンショットのパルス信号を発生するワンショットパルス発生回路１４４と、このワンショットパルス発生回路１４４の出力信号とデータ線選択信号ＳＨｉとを受けて選択信号Ｓ１を生成するゲート回路１４６を含む。
【０１０５】
ワンショットパルス発生回路１４４から、選択信号Ｓ２およびＳ３が生成される。ゲート回路１４６は、このワンショットパルス発生回路１４４の出力信号がＬレベルでありかつデータ線選択信号ＳＨｉがＨレベルのときに、選択信号Ｓ１をＨレベルに維持する。したがって、データ線選択信号ＳＨｉがＨレベルに立上がるとまず選択信号Ｓ２およびＳ３がＨレベルの活性状態に駆動される。これにより、レベルシフタにおいてオフセットキャンセル用のオフセット電圧検出動作および参照電圧に対するオフセット補償が行なわれる。選択信号Ｓ２およびＳ３がＬレベルとなると、データ線選択信号ＳＨｉがＨレベルの間、ゲート回路１４６からの選択信号Ｓ１がＨレベルに維持されて、入力データ信号ＤＩとオフセット補償された参照電圧との比較が行なわれる。
【０１０６】
この図１４に示す選択信号発生部の構成の場合、単に、レベルシフタ（ＬＣＫｉ）に対応してワンショットパルス発生回路１４４およびゲート回路１４６を配置することが要求されるだけである。データ入力のためのクロック信号ＣＬＫは、すべてのレベルシフタに設けられた選択信号発生部を駆動する必要がなく、クロック信号ＣＬＫの負荷が軽減される。
【０１０７】
以上のように、この発明の実施の形態３に従えば、レベル変換を行なうレベルシフタの差動増幅回路に、オフセット電圧を相殺するための機能を設けており、正確に、入力データ信号の論理レベルの判定を行なってレベル変換を行なうことができる。特に、ポリシリコンＴＦＴがこの差動増幅回路の構成として利用される場合、そのしきい値電圧のばらつきが大きくなる。このような場合において、たとえば１００ｍＶ程度のしきい値電圧のばらつきが生じる場合であっても、差動増幅回路のオフセット電圧を相殺することができ、レベルシフタの差動増幅回路の電圧比較動作のマージンの低減を抑制することができる。
【０１０８】
［実施の形態４］
図１５は、この発明の実施の形態４に従うレベルシフタの動作を示すタイミング図である。レベルシフタの構成としては、実施の形態３において用いられた図１０に示すオフセットキャンセル機能付きの差動増幅回路の構成が用いられる。以下、図１０および１５を参照して、この発明の実施の形態４に従うレベルシフタＬＣＫｉの動作について説明する。なお、レベルシフタＬＣＫｉにおける選択信号Ｓ１、Ｓ２およびＳ３を、信号Ｓ１ｉ、Ｓ２ｉおよびＳ３ｉとして示す。
【０１０９】
時刻ｔ００において、データ線選択信号ＳＨ１がＨレベルとなり、応じて選択信号Ｓ２１（Ｓ２）およびＳ３１（Ｓ３）がＨレベルへ立上がる。応じて、図１０に示すスイッチング素子１３６および１３７が導通し、差動増幅回路１３０が、ボルテージフォロワ動作し、保持容量素子ＣＨに参照電圧ＶＲＥＦとオフセット電圧ＶＯＦを加算した電圧が蓄積される。
【０１１０】
時刻ｔ０において、選択信号Ｓ２１およびＳ３１がＬレベルとなり、また、選択信号Ｓ１１がＨレベルとなる。これにより、図１０に示すスイッチング素子１３５が導通し、またスイッチング素子１３６および１３７が非導通状態となり、入力データビットに対する比較動作が開始される。このとき、また、隣接データ線に対するデータ線選択信号ＳＨ２がＨレベルとなる。このデータ線選択信号ＳＨ２の立上がりに応答して、選択信号Ｓ２２（Ｓ２）およびＳ３２（Ｓ３）がＨレベルとなり、データ線選択信号ＳＨ２に対して設けられたレベルシフタＬＣＫ２において、スイッチング素子１３６および１３７がオン状態となり、オフセット電圧の検出／補償動作が行なわれる。このとき、レベルシフタＬＣＫ２においては、入力データ信号に対するスイッチング素子１３５はオフ状態であり、入力データ信号ＤＩは、データ線選択信号ＳＨ１が指定するレベルシフタＬＣＫ１に入力されて比較動作が行なわれる。
【０１１１】
時刻ｔ０ａにおいて入力画素データが変化し、レベルシフタＬＣＫ１において、対応の画素データ信号のレベル変換動作が行なわれる。
【０１１２】
時刻ｔ１において、データ線選択信号ＳＨ１がＬレベルとなり、応じて選択信号Ｓ１１がＬレベルとなる。これにより、レベルシフタＬＣＫ１が、非活性状態となる。
【０１１３】
また、このとき、レベルシフタＬＣＫ２においては、選択信号Ｓ２２およびＳ３２がＬレベル、選択信号Ｓ１２がＨレベルとなり、オフセット電圧検出／補償動作期間が終了し、次の入力画素データ信号に対する比較動作が開始される。
【０１１４】
時刻ｔ１ａにおいて、次のレベルシフタＬＣＫ２に対する画素が入力されてこの入力画素データビットに対するレベル変換動作が実行される。
【０１１５】
時刻ｔ２において、データ線選択信号ＳＨ２がＬレベルとなり、応じて、選択信号Ｓ１２がＬレベルに立下がり、レベルシフタＬＣＫ２が非活性化される。
【０１１６】
したがって、レベルシフタにおいて、対応の画素データ信号の入力前にオフセット電圧検出動作を行ない、画素データ信号が入力されるサイクルで、オフセット電圧検出／蓄積動作を完了して、比較／レベル変換動作を実行する。レベルシフタＬＣＫｉにおいて、スイッチング素子１３５−１３７の導通期間Ｔが、入力データ信号ＤＩの入力サイクルＴと同じとなり、レベルシフタＬＣＫｉにおけるオフセット電圧検出動作および比較／レベル変換動作に対するマージンを十分に確保することができる。
【０１１７】
図１６は、この発明の実施の形態４における選択信号発生部の構成の一例を概略的に示す図である。図１６において、選択信号発生部は、シフトレジスタ５０からクロック信号ＣＬＫに同期して生成されるメインデータ線選択信号ＭＳＨ０−ＭＳＨｎそれぞれに対応して設けられるＯＲゲートＯＧ１−ＯＧｎを含む。ＯＲゲートＯＧ１−ＯＧｎの各々は、対応のメインデータ線選択信号ＭＳＨｉと選択シーケンスにおける１段前のメインデータ線選択信号ＭＳＨ（ｉ−１）とを受けて対応のレベル変換回路ＬＣＫｉに対するデータ線選択信号ＳＨｉを生成する。たとえば、ＯＲゲートＯＧ２は、データ線ＤＬ１に対するメインデータ線選択信号ＭＳＨ１と対応のデータ線ＤＬ２に対するメインデータ線選択信号ＭＳＨ２とを受けて、対応のレベル変換回路ＬＣＫ２に対するデータ線選択信号ＳＨ２を生成する。
【０１１８】
また、クロック信号ＣＬＫを２分周して分周信号ＢＣＬＫを生成する分周器１５０が設けられる。この分周クロック信号ＢＣＬＫと各データ線選択信号ＳＨ１−ＳＨｎとに基づいて、レベルシフタそれぞれにおいて選択信号Ｓ１−Ｓ３が生成される。選択信号Ｓ１−Ｓ３を生成する回路としては、図１２に示す回路を想定する。図１２に示す回路構成において、クロック信号ＣＬＫに代えて分周クロック信号ＢＣＬＫが利用される。
【０１１９】
図１７は、図１６に示すデータ線選択信号発生部の構成を示すタイミング図である。以下、図１７を参照して、図１６に示すデータ線選択信号発生部の動作について、簡単に説明する。
【０１２０】
時刻ｔ３０においてクロック信号ＣＬＫがＬレベルに立下がると、シフトレジスタ５０からクロック信号ＣＬＫの立下がりに同期して、メインデータ線選択信号ＭＳＨ０がＨレベルに駆動される。これは、メインデータ線選択信号ＭＳＨ０−ＭＳＨ２、は、入力データ信号ＤＩの入力サイクルと同一の期間、Ｈレベルを維持し、メインデータ線選択信号ＭＳＨ０は、時刻ｔ３０から時刻ｔ３１の間Ｈレベルとされ、メインデータ線選択信号ＭＳＨ１は、時刻ｔ３１からｔ３３の間Ｈレベルとされ、メインデータ線選択信号ＭＳＨ２は、時刻ｔ３３から時刻ｔ３５の間Ｈレベルとなる。
【０１２１】
一方、分周器１５０は、クロック信号ＣＬＫの立下がりをトリガとしてその出力信号が変化するＤフリップフロップでたとえば構成され、クロック信号ＣＬＫを２分周して、分周クロック信号ＢＣＬＫを生成する。したがって、選択信号Ｓ１からＳ３を発生する回路として、図１２に示す回路を用いて、分周クロック信号ＢＣＬＫとデータ線選択信号ＳＨｉとに従って選択信号Ｓ１ｉ，Ｓ２ｉおよびＳ３ｉを生成する。
【０１２２】
ＯＲゲートＯＧ１−ＯＧｎの出力するデータ線選択信号ＳＨ１−ＳＨｎは、したがって入力データ信号ＤＩの入力サイクルタイムＴの２倍の期間、Ｈレベルを維持する。たとえば、時刻ｔ３０から時刻ｔ３３の間、データ線選択信号ＳＨ１がＨレベルとなり、一方、データ線選択信号ＳＨ２が、時刻ｔ３１からｔ３５の間Ｈレベルとなる。
【０１２３】
また、例えばレベルシフタＬＣＫ１においては、分周クロック信号ＢＣＬＫがＬレベルでありかつデータ線選択信号ＳＨ１がＨレベルの期間、選択信号Ｓ２１およびＳ３１が、Ｈレベルとなる。また、選択信号Ｓ１１が、時刻ｔ３１の分周クロック信号ＢＣＬＫの立上りに同期してＨレベルとなり、時刻ｔ３３においてメインデータ線選択信号ＭＳＨ１がＬレベルとなると、Ｌレベルとなる。
【０１２４】
この分周クロック信号ＢＣＬＫを、選択信号活性化用のクロック信号として利用することにより、データ線選択信号ＳＨ１−ＳＨｎは、データ入力サイクルの２倍の期間Ｈレベルに維持して、選択信号Ｓ１−Ｓ３を入力データ信号の１サイクル期間Ｔ、Ｈレベルに維持することができる。
【０１２５】
シフトレジスタ５０においては、データ信号ＤＩが入力される１サイクル前に、メインデータ線選択信号ＭＳＨ０を選択状態へ駆動することが要求され、従って、クロック信号ＣＬＫに従って、データ信号ＤＩの入力される１クロックサイクル前に、シフト動作を開始する。
【０１２６】
［変更例］
図１８は、この発明の実施の形態４のレベルシフタＬＣＫｉの変更例を示す図である。レベルシフタＬＣＫｉは、図１０に示すレベルシフタＬＣＫｉと同様の構成を有し、オフセットキャンセル機能を有する。レベルシフタＬＣＫｉは、入力Ｓ１に与えられた信号に従って選択信号Ｓ１を生成し、また、入力Ｓ２およびＳ３に与えられた信号に従って、選択信号Ｓ２およびＳ３をそれぞれ生成する。この図１８においては、選択信号と入力ノードとを同一符号で示す。また、レベルシフタＬＣＫｉは、その活性化入力ＥＮに、与えられた信号に従って活性化され、差動増幅動作を行う。この活性化入力ＥＮは、図１０に示すレベルシフタＬＣＫｉにおけるノードＡＮ５に対応し、活性化トランジスタ１０５のゲートに接続される。
【０１２７】
レベルシフタＬＣＫｉの活性化入力ＥＮに、図１６に示すデータ線選択信号ＳＨｉが与えられる。入力Ｓ１に、図１６に示すシフトレジスタ回路５０からのメインデータ線選択信号ＭＳＨｉが与えられる。入力Ｓ２およびＳ３に、前段のレベルシフタＬＣＫ（ｉ−１）に対するメインデータ線選択信号ＭＳＨ（ｉ−１）が与えられる。
【０１２８】
したがって、図１８に示すレベルシフタＬＣＫｉにおいては、内部の差動増幅回路が、データ線選択信号ＳＨｉの活性化期間中活性状態となる。前段のレベルシフタ（ＬＣＫ（ｉ−１））において入力データビットの比較／レベル変換動作が行なわれているとき、同様、このレベルシフタＬＣＫｉにおいて選択信号Ｓ２およびＳ３が活性状態となり、オフセット電圧検出および保持容量素子における電圧蓄積のオフセット電圧補償動作が行なわれる。前段のレベルシフタＬＣＫ（ｉ−１）においてレベル変換動作が完了すると、メインデータ線選択信号ＭＳＨｉが活性化され、オフセット電圧検出／補償動作が完了し、対応の入力データ信号に対する比較／レベル変換動作が行なわれる。このメインデータ線選択信号ＭＳＨｉは、次段のレベルシフタ（ＬＣＫ（ｉ＋１））の入力Ｓ２およびＳ３へ与えられ、次段のレベルシフタＬＣＫ（ｉ＋１）においては、レベルシフタＬＣＫｉのレベル変換動作と並行して、オフセット電圧の検出および補償動作が行われる。
【０１２９】
したがって、この図１８に示す構成を利用しても、オフセット電圧の検出／補償期間および入力信号に対する比較／レベル変換期間を、それぞれ、入力データ信号ＤＩの１サイクル期間に設定することができる。
【０１３０】
以上のように、この発明の実施の形態４に従えば、レベルシフタにおいてオフセット電圧検出／蓄積期間と入力信号の比較／レベル変換期間の入力データビットの１サイクル期間にそれぞれ設定しており、十分な期間余裕を持ってオフセット電圧検出および入力信号の比較／レベル変換を行なうことができる。
【０１３１】
［実施の形態５］
図１９は、この発明の実施の形態５に従う差動増幅回路１３０の構成を示す図である。この図１９に示す差動増幅回路１３０は、図３に示すレベルシフタＬＣＫｉに含まれる差動増幅回路と、以下の点で、その構成が異なる。すなわち、図１９に示す差動増幅回路１３０（レベルシフタＬＣＫｉ）においては、ハイ側電源ノードＡＮ１と内部ノードＡＮ７の間に、定電流源１００に代えて、そのゲートにデータ線選択信号／ＳＨｉを受けるＰチャネルＭＯＳトランジスタ１５５が設けられる。カレントミラー回路を構成するＭＯＳトランジスタ１０３および１０４の共通ソースノードＡＮ１０が、ロー側電源ノードＡＮ２に結合される。この図１９に示す差動増幅回路１３０（レベルシフタＬＣＫｉ）の他の構成は、図３に示すレベルシフタＬＣＫｉに含まれる差動増幅回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３２】
この図１９に示す差動増幅回路１３０においては、ＭＯＳトランジスタ１５５が、電流供給源と活性／非活性化制御用トランジスタ両者の機能を実現する。したがって、この差動増幅回路１３０においては、定電流源を特に用いる必要がなく、回路素子数を低減でき、回路占有面積を低減することができる。
【０１３３】
なお、この図１９に示す差動増幅回路１３０の構成においても、入力データ信号ＤＩは、実施の形態２に示すように、このレベルシフタＬＣＫｉの選択時のみＰチャネルＭＯＳトランジスタ１０１のゲートノードへ供給される構成が用いられてもよい。また、この差動増幅回路１３０の非活性化が、次段の第１のデータラッチのラッチ動作移行後になるように、補の遅延データ線選択信号／ＳＨＤｉがＰチャネルＭＯＳトランジスタ１５５のゲートに与えられてもよい。
【０１３４】
また、先の実施の形態３または４に示すように、オフセットキャンセル機能が設けられてもよい。
【０１３５】
以上のように、この発明の実施の形態５に従えば、レベルシフタに含まれる差動増幅回路１３０において活性／非活性制御トランジスタを電流供給トランジスタとしても利用しており、回路素子数を低減でき、応じて、回路占有面積を低減することができる。
【０１３６】
［実施の形態６］
図２０は、この実施の形態６に従う表示装置の要部の構成を概略的に示す図である。この図２０に示す構成においては、レベルシフタＬＣＫｉの出力ノードＡＮ９の信号をラッチする第１のデータラッチＦＤＫｉの構成が、先の実施の形態１に示す構成と異なる。すなわち、第１のデータラッチＦＤＫｉにおいては、クロックドインバータ１２０に代えて、データ線選択信号ＳＨｉおよび／ＳＨｉに応答して選択的に導通し、導通時、レベルシフタＬＣＫｉの出力ノードＡＮ９を内部ノードＡＮ１２に電気的に接続するＣＭＯＳトランスミッションゲート１６０が設けられる。第１のデータラッチＦＤＫｉにおいては、先の実施の形態１（図３参照）の構成と同様、ラッチ回路を構成するインバータ１１０およびクロックドインバータ１１１が設けられる。
【０１３７】
レベルシフタＬＣＫｉは、実施の形態１から５の構成のいずれが用いられてもよい。この図２０に示す第１のデータラッチＦＤＫｉにおいては、レベルシフタＬＣＫｉがデータ線選択信号ＳＨｉによって活性化され、レベル変換動作を行なっているときには、ＣＭＯＳトランスミッションゲート１６０は導通状態になり、レベルシフタＬＣＫｉの出力信号が内部ノードＡＮ１２に伝達される。クロックドインバータ１１１は、この状態において非活性化状態であり、したがって、出力ハイインピーダンス状態である。
【０１３８】
レベルシフタＬＣＫｉが非活性化されると、ＣＭＯＳトランスミッションゲート１６０が非導通状態となり、ノードＡＮ１２およびＡＮ９が電気的に分離される。一方、クロックドインバータ１１１が活性化されて、インバータとして動作し、ノードＡＮ１２の信号がこれらのインバータ１１０およびクロックドインバータ１１１によりラッチされる。
【０１３９】
この図２０に示す構成では、内部ノードＡＮ１２上の信号の論理レベルは、先の図３に示す実施の形態１の場合と反転する。同一論理レベルを維持する場合には、内部出力ノードＡＮ９の信号を反転するように次段にインバータを配置する。
【０１４０】
第１のデータラッチＦＤＫｉの入力初段において、クロックドインバータ１２０（図３参照）に代えて、ＣＭＯＳトランスミッションゲート１６０を利用することにより、回路素子数を低減することができ、回路占有面積を低減することができる。
【産業上の利用可能性】
【０１４１】
この発明に従うレベル変換回路は、一般的に小振幅信号をレベル変換してラッチする用途に対して適用することができる。特に、シリアルに入力されるデジタル信号を、パラレルなデジタル信号に変換するとともにレベル変換を行なう構成に対して適用することができる。特に、構成要素のトランジスタのしきい値電圧のばらつきが大きいポリシリコンＴＦＴが利用される表示装置における入力画素データ信号をパラレルデータ信号に変換する回路に利用することにより、低消費電力で低ＥＭＩの表示装置を実現することができる。
【図面の簡単な説明】
【０１４２】
【図１】この発明に従う表示装置の構成を概略的に示す図である。
【図２】図１に示すレベル変換回路、およびデータラッチ回路の具体的構成を示す図である。
【図３】図２に示すレベルシフタおよび第１のデータラッチの構成をより具体的に示す図である。
【図４】図３に示す第１のデータラッチのインバータの構成の一例を示す図である。
【図５】図３に示す回路の動作を示すタイミング図である。
【図６】本実施の形態１の変更例の構成を示す図である。
【図７】図６に示すレベルシフタの動作を示す信号波形図である。
【図８】図６に示す遅延データ線選択信号を発生する部分の構成の一例を示す図である。
【図９】この発明の実施の形態２に従うレベルシフタの構成を示す図である。
【図１０】この発明の実施の形態３に従うレベルシフタの構成を示す図である。
【図１１】図１０に示すレベルシフタの動作を示すタイミング図である。
【図１２】図１０に示す選択信号を発生する部分の構成の一例を示す図である。
【図１３】図１２に示す回路の動作を示すタイミング図である。
【図１４】図１０に示す選択信号を発生する部分の変更例を示す図である。
【図１５】この発明の実施の形態４に従うレベルシフタの動作を示すタイミング図である。
【図１６】図１５に示すデータ線選択信号を発生する部分の構成の一例を示す図である。
【図１７】図１６に示す回路の動作を示すタイミング図である。
【図１８】この発明の実施の形態４の変更例の構成を概略的に示す図である。
【図１９】この発明の実施の形態５に従うレベルシフタの構成を示す図である。
【図２０】この発明の実施の形態６に従う第１のデータラッチの構成を示す図である。
【符号の説明】
【０１４３】
１  表示装置、２０  画素マトリクス、５２  レベル変換回路、５４，５６  データラッチ回路、ＬＣＫ１，ＬＣＫ２，ＬＣＫｉ  レベルシフタ、ＦＤＫ１，ＦＤＫ２，ＦＤＫｉ  第１のデータラッチ、ＳＤＫ１，ＳＤＫ２  第２のデータラッチ、１０１，１０２  ＰチャネルＭＯＳトランジスタ、１００  定電流源、４６  インバータ、１１１，１２０  クロックドインバータ、１３２  スイッチング素子、１３５，１３７  スイッチング素子、１６０  ＣＭＯＳトランスミッションゲート。
【図１】
2005257804.tif 000003
【図２】
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【図３】
2005257804.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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