(57)【要約】【課題】  メモリ容量が小さい場合でも、レイアウト面積が大きくすることなく最適化なビット線容量を確保することができる半導体装置を得る。【解決手段】  半導体基板上に配列された複数のメモリセルを有する半導体装置において、半導体基板上に、第１の配線層からなるシールド線下層配線部１００，１１０，１２０，１３０，１４０と、第１の配線層からなるビット線下層配線部１０ａ，１０ｂ，１１ａ，１１ｂとを交互に隣接するよう配列し、各シールド線下層配線部上に第２の配線層からなるシールド線上層配線部２００，２１０，２２０、２３０，２４０を、各ビット線下層配線部上に第２の配線層からなるビット線上層配線部２０ａ，２０ｂ，２１ａ，２１ｂを配置し、シールド線及びビット線を２層構造とした。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に配列してなる複数のメモリセルを有する半導体装置であって、
前記メモリセルの配列方向に沿って複数配置され、それぞれ半導体基板上での高さ方向における位置が異なる第１の配線層と第２の配線層で構成されたビット線と、
該各ビット線に接続されたセンスアンプと、
電位が一定値に固定された固定信号配線とを備え、
前記ビット線と前記固定信号配線とは容量を形成するよう配置されている、
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記固定信号配線は、第１の配線層で構成された部分と、第２の配線層で構成された部分とからなる、
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ビット線の第１の配線層で構成された部分は、その長さ方向を第１の方向とするライン形状を有し、
前記ビット線の第２の配線層で構成された部分は、その長さ方向を第１の方向とするライン形状を有する、
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ビット線の第１の配線層で構成された部分と前記ビット線の第２の配線層で構成された部分とは、大部分が重なるよう配置されている、
ことを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記ビット線の第１の配線層で構成された部分と前記ビット線の第２の配線層で構成された部分とは、大部分が重ならないよう配置されている、
ことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記ビット線の第１の配線層で構成された部分は、その長さ方向を第１の方向とするライン形状を有し、
前記ビット線の第２の配線層で構成された部分は、その長さ方向を第２の方向とするライン形状を有する、
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
同じビット線の、第２の配線層で構成された対向する部分は、隣接しないよう間隔を空けて配列されている、
ことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２の配線層で構成された、メモリセルに対するデータアクセス動作を行うための、ビット線以外の動作信号配線を備え、
該ビット線以外の動作信号配線は、対向する、前記ビット線の第２の配線層で構成された部分の間に配置されている
ことを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
同じビット線の、第２の配線層で構成された部分を近接させて配置し、該近接配置した、同じビット線の第２の配線層で構成された部分の間には、前記固定信号線を構成する第２の配線層のみを配置した、
ことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記ビット線の第２の配線層で構成された部分は、その長さ方向を前記第２の方向とするライン状を主とする形状を有する、
ことを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記ビット線の第２の配線層で構成された部分は、前記第２の方向に沿って延びるライン形状を有し、
前記ビット線の第２の配線層で構成された、隣接するライン形状の部分は、前記第２の配線層からなるリング状配線部が複数形成されるよう複数箇所で接続されている、
ことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記ビット線の第１の配線層で構成された部分は、その長さ方向を第１の方向とするライン形状を有し、
前記ビット線の第２の配線層で構成された部分は、帯状パターンをドット状パターンが一列に並ぶよう複数に分断してなる点線状パターンを有する、
ことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記ビット線の第２の配線層で構成された部分は、前記半導体基板上で、前記ビット線の第１の配線層で構成された部分より上方に位置する、
ことを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記ビット線の第２の配線層で構成された部分は、前記半導体基板上で、前記ビット線の第１の配線層で構成された部分より下方に位置する、
ことを特徴とする半導体装置。
【請求項１５】
請求項１２記載の半導体装置において、
前記第２の配線層が構成する、前記ビット線以外の信号配線は、前記固定信号配線である、
ことを特徴とする半導体装置。
【請求項１６】
請求項１２記載の半導体装置において、
前記第２の配線層が構成する、前記ビット線の以外の信号配線は、メモリセルに対するデータアクセス動作を行うための動作信号配線を含む、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体メモリにおける配線構造に関するものである。
【背景技術】
【０００２】
最近、半導体装置の微細化が進み、配線間容量が回路設計上課題となってきている。
特に半導体メモリのビット線の構造として、特開２０００−２０８７３９号公報（特許文献１）、特許第３２４９８７１号公報（特許文献２）には、ビット線間のノイズの影響を少なくする構造が開示されている。
【０００３】
例えば、特許文献１に開示の配線構造は、隣接するビット線対の間に、これらの隣接するビット線対の電気的なシールドが可能となるよう、ビット線とは異なる配線を配置したものである。
【０００４】
特許文献２に開示の配線構造は、ビット線に接続された信号入出力線及びデータ入出力線と、これらの入力出力線の近傍に配置されたグローバルワード線との間に、その電位が接地電位に設定されたシールド配線を配置したものである。
【０００５】
一方、特許第２８７６９７５号公報（特許文献３）、特開平８−３６８８８号公報（特許文献４）には、強誘電体メモリでは、読み出し動作を行う上で、ビット線容量と強誘電体キャパシタの容量の比を最適化することが重要であることが開示されている。特に強誘電体メモリでは、ビット線容量と強誘電体キャパシタの容量比によって、ビット線対を構成する各ビット線に読み出される電位差が決まり、上記容量比を最適化するには、つまり論理レベルＨに対応する電位差と、論理レベルＬに対応する電位差との差分を一定値以上とするには、ある程度のビット線容量が必要となる。
【０００６】
一般にメモリ容量、つまり記憶容量が大きなメモリでは、１本のビット線を長く、また１本のビット線に接続されるメモリセルの数も多くすることができ、このため、ビット線容量も大きく設定することが可能である。しかし、メモリ容量が小さなメモリでは、１本のビット線が短く、また１本のビット線に接続するメモリセルの数も少ないため、充分なビット線容量を確保することが困難となる。
【０００７】
そこで、従来の半導体装置には、隣接するビット線の間に、電位を固定した信号線を配置して、ビット線容量を確保し、ビット線間のノイズを低減した配線構造を有するものがある。
【０００８】
図１０はこのような配線構造を有する半導体メモリを説明する図である。
この半導体装置１０１ａは、半導体基板上に複数のメモリセルを配列してなるメモリアレイ（図示せず）を有している。
【０００９】
このメモリアレイ上には、メモリセルの配列方向Ｄ１に沿って、その電位が一定電位に固定された固定信号配線を構成する配線層６００、６１０、６２０、６３０、６４０と、ビット線ＢＬＴ０、ＢＬＢ０、ＢＬＴ１、ＢＬＢ１を構成する配線層６０ａ、６０ｂ、６１ａ、６１ｂとが交互に配列されている。ここで、上記各ビット線は単層構造であり、対向するビット線ＢＬＴ０及びＢＬＢ０は１つのビット線対を構成し、それぞれセンスアンプＳＡ０に接続されている。また、対向するビット線ＢＬＴ１及びＢＬＢ１は、他のビット線対を構成し、それぞれセンスアンプＳＡ１に接続されている。そして、上記固定信号配線も単層構造であり、接地電位Ｖｓｓに接続されている。
【００１０】
このような配線構造の半導体装置１０１ａでは、隣接するビット線と固定信号配線とが形成する容量がビット線容量としてビット線に付加されることとなり、また、近接するビット線間のノイズは、これらの間の固定信号配線により低減されることとなる。
【特許文献１】特開２０００−２０８７３９号公報
【特許文献２】特許第３２４９８７１号公報
【特許文献３】特許第２８７６９７５号公報
【特許文献４】特開平８−３６８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、図１０に示す半導体メモリ１０１ａように、ビット線を単層の配線構造とした場合、メモリ容量、つまり記憶容量が小さなメモリでは、個々のビット線が短く、しかも１本のビット線に接続されるメモリセルの数も少ないことから、充分なビット線容量を確保することが困難であるという課題がある。
【００１２】
また、半導体基板上の、メモリセルが配置されているメモリアレイ以外の領域で、トランジスタを構成するゲート酸化膜を用いてキャパシタを形成し、このキャパシタの容量をビット線にビット線容量として付加することも可能であるが、半導体基板上での、ビット線などのレイアウト面積が増大するという課題もある。
【００１３】
本発明は、上記のような課題に鑑みてなされたものであり、レイアウト面積を増大させることなく適切充分なビット線容量を確保することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本願請求項１に係る発明は、半導体基板上に配列してなる複数のメモリセルを有する半導体装置であって、前記メモリセルの配列方向に沿って複数配置され、それぞれ半導体基板上での高さ方向における位置が異なる第１の配線層と第２の配線層で構成されたビット線と、該各ビット線に接続されたセンスアンプと、電位が一定値に固定された固定信号配線とを備え、前記ビット線と前記固定信号配線とは容量を形成するよう配置されている、ものである。
【００１５】
本願請求項２に係る発明は、請求項１記載の半導体装置において、前記固定信号配線は、第１の配線層で構成された部分と、第２の配線層で構成された部分とからなる、ものである。
【００１６】
本願請求項３に係る発明は、請求項１記載の半導体装置において、前記ビット線の第１の配線層で構成された部分は、その長さ方向を第１の方向とするライン形状を有し、前記ビット線の第２の配線層で構成された部分は、その長さ方向を第１の方向とするライン形状を有する、ものである。
【００１７】
本願請求項４に係る発明は、請求項３記載の半導体装置において、前記ビット線の第１の配線層で構成された部分と前記ビット線の第２の配線層で構成された部分とは、大部分が重なるよう配置されている、ものである。
【００１８】
本願請求項５に係る発明は、請求項３記載の半導体装置において、前記ビット線の第１の配線層で構成された部分と前記ビット線の第２の配線層で構成された部分とは、大部分が重ならないよう配置されている、ものである。
【００１９】
本願請求項６に係る発明は、請求項１記載の半導体装置において、前記ビット線の第１の配線層で構成された部分は、その長さ方向を第１の方向とするライン形状を有し、前記ビット線の第２の配線層で構成された部分は、その長さ方向を第２の方向とするライン形状を有する、ものである。
【００２０】
本願請求項７に係る発明は、請求項６記載の半導体装置において、同じビット線の、第２の配線層で構成された対向する部分は、隣接しないよう間隔を空けて配列されている、ものである。
【００２１】
本願請求項８に係る発明は、請求項７記載の半導体装置において、前記第２の配線層で構成された、メモリセルに対するデータアクセス動作を行うための、ビット線以外の動作信号配線を備え、該ビット線以外の動作信号配線は、対向する、前記ビット線の第２の配線層で構成された部分の間に配置されている、ものである。
【００２２】
本願請求項９に係る発明は、請求項６記載の半導体装置において、同じビット線の、第２の配線層で構成された部分を近接させて配置し、該近接配置した、同じビット線の第２の配線層で構成された部分の間には、前記固定信号線を構成する第２の配線層のみを配置した、ものである。
【００２３】
本願請求項１０に係る発明は、請求項９記載の半導体装置において、前記ビット線の第２の配線層で構成された部分は、その長さ方向を前記第２の方向とするライン状を主とする形状を有する、ものである。
【００２４】
本願請求項１１に係る発明は、請求項９記載の半導体装置において、前記ビット線の第２の配線層で構成された部分は、前記第２の方向に沿って延びるライン形状を有し、前記ビット線の第２の配線層で構成された、隣接するライン形状の部分は、前記第２の配線層からなるリング状配線部が複数形成されるよう複数箇所で接続されているものである、ものである。
【００２５】
本願請求項１２に係る発明は、請求項１記載の半導体装置において、前記ビット線の第１の配線層で構成された部分は、その長さ方向を第１の方向とするライン形状を有し、前記ビット線の第２の配線層で構成された部分は、帯状パターンをドット状パターンが一列に並ぶよう複数に分断してなる点線状パターンを有する、ものである。
【００２６】
本願請求項１３に係る発明は、請求項１２記載の半導体装置において、前記ビット線の第２の配線層で構成された部分は、前記半導体基板上で、前記ビット線の第１の配線層で構成された部分より上方に位置する、ものである。
【００２７】
本願請求項１４に係る発明は、請求項１２記載の半導体装置において、前記ビット線の第２の配線層で構成された部分は、前記半導体基板上で、前記ビット線の第１の配線層で構成された部分より下方に位置する、ものである。
【００２８】
本願請求項１５に係る発明は、請求項１２記載の半導体装置において、前記第２の配線層が構成する、前記ビット線以外の信号配線は、前記固定信号配線である、ものである。
【００２９】
本願請求項１６に係る発明は、請求項１２記載の半導体装置において、前記第２の配線層が構成する、前記ビット線の以外の信号配線は、メモリセルに対するデータアクセス動作を行うための動作信号配線を含む、ものである。
【発明の効果】
【００３０】
本願請求項１の発明によれば、半導体基板上に配列された複数のメモリセルを有する半導体装置において、センスアンプに接続されたビット線と、電位が一定値に固定された固定信号配線とを交互に配置し、ビット線を、第１の配線層で構成された部分と、第２の配線層で構成された部分とからなる２層構造としたので、隣接するビット線と固定信号配線との間では、ビット線の第１の配線層で構成された部分と固定信号配線とによる配線間容量と、ビット線の第２の配線層で構成された部分と固定信号配線とによる配線間容量が形成されることとなり、これにより、レイアウト面積を増大させることなく適切で充分なビット線容量を確保することが可能となる。
【００３１】
本願請求項２の発明によれば、請求項１記載の半導体装置において、前記固定信号配線を、第１の配線層で構成された部分と、第２の配線層で構成された部分とからなる２層構造としたので、隣接するビット線と固定信号配線との間に形成される配線間容量がさらに増大することとなり、より大きなビット線容量を確保することが可能となる。
【００３２】
本願請求項３の発明によれば、請求項１記載の半導体装置において、前記ビット線の第１の配線層で構成された部分を、長さ方向を第１の方向とするライン状とし、前記ビット線の第２の配線層で構成された部分を、長さ方向を第１の方向とするライン状としたので、ビット線と交差する信号配線を第２の配線層により構成する必要がない場合にはビット線を２層構造とすることにより、簡単にかつ効果的にビット線容量を増大することができる。
【００３３】
本願請求項４の発明によれば、請求項３記載の半導体装置において、前記ビット線の第１の配線層で構成された部分と前記ビット線の第２の配線層で構成された部分とを、大部分が重なるよう配置したので、ビット線の上層配線部と下層配線部とを接続するコンタクトホールを、これらの配線部の間の任意の位置に配置することができる。
【００３４】
本願請求項５の発明によれば、請求項３記載の半導体装置において、前記ビット線の第１の配線層で構成された部分と前記ビット線の第２の配線層で構成された部分とを、大部分が重ならないよう配置したので、ビット線の第１の配線層あるいは第２の配線層で構成された部分を、第２の配線層あるいは第１の配線層で構成された固定信号配線と重ねて配置することが可能となり、大きなビット線容量を確保することが可能となる。
【００３５】
本願請求項６の発明によれば、請求項１記載の半導体装置において、前記ビット線の第１の配線層で構成された部分を、その長さ方向を第１の方向とするライン状とし、前記ビット線の第２の配線層で構成された部分を、その長さ方向を第２の方向とするライン状としたので、ビット線の第１の配線層で構成された部分の本数を、ビット線の第２の配線層で構成された部分の本数と異なる本数とすることができる。例えば、ビット線を配置可能な領域の第１の方向の長さが第２の方向の長さより長い場合には、前記ビット線の第２の配線層で構成された部分を数多く配置して、より多くのビット線容量を確保することができる。
【００３６】
また、ビット線と交差するワード線やプレート線の裏打ち信号配線を第２の配線層で構成する場合には、これらの信号配線の配置領域以外の領域に、ビット線の第２の配線層で構成された部分を配置することができる。
【００３７】
本願請求項７の発明によれば、請求項６記載の半導体装置において、同じビット線の第２の配線層で構成された部分を、隣接しないよう間隔を空けて配列したので、この第２の配線層で構成された部分の間には、ビット線以外の他の信号配線を配置することができる。
【００３８】
また、同じビット線の、第２の配線層で構成された部分による配線容量が該ビット線に対してバランスよく配置されることとなり、センスアンプからみた、ビット線にコンタクト抵抗を介してつながる配線容量は、個々のビット線の間でのばらつきの小さいものとなる。このため、ビット線での電荷の充放電などの遅延などが、それぞれのビット線で均一なものとなり、ひいては個々のビット線の間でのバランスのよいものとなる。
【００３９】
本願請求項８の発明によれば、請求項７記載の半導体装置において、前記第２の配線層で構成された、メモリセルに対するデータアクセス動作を行うための、ビット線以外の動作信号配線を備え、該ビット線以外の動作信号配線を、対向する、前記ビット線の第２の配線層で構成された部分の間に配置しているので、ビット線以外の信号配線を第２の配線層で構成することができる。
【００４０】
本願請求項９の発明によれば、請求項６記載の半導体装置において、同じビット線の、第２の配線層で構成された部分を近接させて配置し、近接した、同じビット線の第２の配線層で構成された部分の間には前記固定信号線を構成する第２の配線層のみを配置したので、同じビット線の、第２の配線層で構成された部分を、第２の配線層からなる接続部により一体につなぐことができる。さらに同じビット線の第２の配線層で構成された部分と、第１の配線層で構成された部分とのコンタクト部を複数形成して、コンタクト抵抗の低減、コンタクト不良の発生防止を図ることができる。
【００４１】
本願請求項１０の発明によれば、請求項９記載の半導体装置において、前記ビット線の第２の配線層で構成された部分を、その長さ方向を前記第２の方向とするライン状を主とする形状としたので、配線幅が配線間隔より小さい場合には、前記ビット線の第２の配線層で構成された部分に隣接するよう、第２の配線層で構成されたライン状の固定信号配線を配置することにより、効率よく大きなビット線容量を確保することができる。
【００４２】
本願請求項１１の発明によれば、請求項９記載の半導体装置において、前記ビット線の第２の配線層で構成された部分を、前記第２の方向に沿って延びるライン形状を有し、前記ビット線の第２の配線層で構成された、隣接するライン形状の部分を、前記第２の配線層からなるリング状配線部が複数形成されるよう複数箇所で接続しているので、配線幅が配線間隔より小さい場合には、前記ビット線の第２の配線層で構成されたリング状配線部により囲まれた領域内に、第２の配線層で構成された固定信号配線を配置することにより、効率よく大きなビット線容量を確保することができる。
【００４３】
本願請求項１２の発明によれば、請求項１記載の半導体装置において、前記ビット線の第１の配線層で構成された部分を、その長さ方向を第１の方向とするライン形状とし、前記ビット線の第２の配線層で構成された部分を、帯状パターンをドット状パターンが一列に並ぶよう複数に分断してなる点線状パターンとしたので、固定信号配線を構成する第２の配線層を、ビット線の第２の配線層で構成されたドット状パターンを部分を囲むメッシュ形状とすることができ、該固定信号配線を、低抵抗な接地電圧信号線の働きを有するものとすることができる。
【００４４】
本願請求項１３の発明によれば、請求項１２記載の半導体装置において、前記ビット線の第２の配線層で構成された部分をビット線上層配線部とし、前記ビット線の第１の配線層で構成された部分をビット線下層配線部としたので、ビット線下層配線部はライン状となり、ビット線とメモリセルトランジスタのソースあるいはドレインとのコンタクトを、ビット線下層配線部の任意の位置に配置することができる。
【００４５】
本願請求項１４の発明によれば、請求項１２記載の半導体装置において、前記ビット線の第２の配線層で構成された部分をビット線下層配線部とし、前記ビット線の第１の配線層で構成された部分をビット線上層配線部としたので、第２の配線層の方が第１の配線層より微細加工に適している場合には、ビット線のドット状パターンを有する部分が第２の配線層で構成されることとなり、より大きなビット線容量を確保することが可能となる。
【００４６】
本願請求項１５の発明によれば、請求項１２記載の半導体装置において、前記第２の配線層が構成する、前記ビット線以外の信号配線は、前記固定信号配線であるので、ビット線の第２の配線層で構成した部分と、第２の配線層からなる固定信号配線とを隣接させて配置することができ、より大きなビット線容量を確保することができる。
【００４７】
本願請求項１６の発明によれば、請求項１２記載の半導体装置において、前記第２の配線層が構成する、前記ビット線の以外の信号配線は、メモリセルに対するデータアクセス動作を行うための動作信号配線を含むので、この動作信号配線を、ビット線の電位が変動する時には動作しない信号配線とすることにより、第２の配線層により構成される動作信号配線を、ビット線に対するシールド線として用いることができ、より大きなビット線容量を確保することもできる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置を説明する図である。
【００４９】
この実施の形態１の半導体装置は、ビット線を２層構造とし、該ビット線の両側に例えば接地電圧ＶＳＳに接続された固定信号配線であるシールド線を配置し、これにより、十分なビット線容量を確保したものである。この実施の形態１は、特にメモリ容量が小さく、ビット線の長さが短いメモリアレイを有する半導体装置において、充分なビット線容量を確保するのに有効なものである。
【００５０】
また、本実施の形態１のビット線２層構造では、ビット線の、第１の配線層で構成された部分の長さ方向と、ビット線の、第２の配線層で構成された部分の長さ方向とが同じであり、このビット線２層構造は、第２の配線層を、ビット線の第１の配線層で構成された部分と直交する信号配線として使用する必要のない配線構造で実施可能なものである。
【００５１】
以下、図１を用いて詳述すると、この実施の形態１の半導体装置１０１は、半導体基板上に配列してなる複数のメモリセル（図示せず）と、選択されたメモリセルから読み出されたデータを増幅して出力するセンスアンプＳＡ０及びＳＡ１とを有している。
【００５２】
半導体基板上には、メモリセルの配列方向Ｄ１に沿って、その電位が一定電位に固定された固定信号配線と、ビット線ＢＬＴ０、ＢＬＢ０、ＢＬＴ１、ＢＬＢ１とが交互に配列されている。
【００５３】
ここで、対向するビット線ＢＬＴ０及びＢＬＢ０は１つのビット線対を構成し、それぞれセンスアンプＳＡ０に接続され、対向するビット線ＢＬＴ１及びＢＬＢ１は、他のビット線対を構成し、それぞれセンスアンプＳＡ１に接続されている。また、各ビット線の両側に配置されている固定信号配線は接地電圧ＶＳＳに接続されている。なお、実際の半導体装置では、メモリセルを配列してなるメモリアレイ上には、上記ビット線と交差するよう複数のワード線が配置されているが、図１では説明の都合上、ワード線は省略している。
【００５４】
そしてこの実施の形態１では、上記各ビット線は、２層構造を有している。
【００５５】
例えば、１つのビット線対を構成するビット線ＢＬＴ０はビット線下層配線部１０ａとビット線上層配線部２０ａとからなり、ビット線下層配線部１０ａとビット線上層配線部２０ａとは、コンタクトホール３０ａにより電気的に接続されている。また、上記１つのビット線対を構成するもう一方のビット線ＢＬＢ０はビット線下層配線部１０ｂとビット線上層配線部２０ｂとからなり、ビット線下層配線部１０ｂとビット線上層配線部２０ｂとは、コンタクトホール３０ｂにより電気的に接続されている。他のビット線対を構成するビット線ＢＬＴ１及びＢＬＢ１も同様に、それぞれビット線下層配線部１１ａ及び１１ｂとビット線上層配線部２１ａ及び２１ｂとからなり、ビット線下層配線部１１ａ、１１ｂとビット線上層配線部２１ａ、２１ｂとは、コンタクトホール３１ａ、３１ｂにより電気的に接続されている。
【００５６】
また、この実施の形態１では、上記各ビット線の両側に位置する各シールド線もビット線と同様、２層構造を有しており、それぞれ、シールド線下層配線部１００、１１０、１２０、１３０、１４０とシールド線上層配線部２００、２１０、２２０、２３０、２４０とからなり、それぞれ、コンタクトホール３１１、３２１、３３１、３４１により電気的に接続されている。
【００５７】
ここで、ビット線下層配線部及びシールド線下層配線部は、半導体基板上に形成された第１の配線層により構成されており、ビット線上層配線部及びシールド線上層配線部は、半導体基板上で上記第１の配線層の上側に形成された第２の配線層により構成されている。また、対応するビット線下層配線部とビット線上層配線部とは実質的に重なるよう配置されており、対応するシールド線下層配線部とシールド線上層配線部とは実質的に重なるよう配置されている。また、ビット線下層配線部とビット線上層配線部とを接続するコンタクトホールと、シールド線下層配線部とシールド線上層配線部とを接続するコンタクトホールとは、これらの対向する部分で容量が形成されるよう隣接して配置している。但し、この実施の形態１では、コンタクトホールは、半導体基板上のメモリセルが配置されている領域であるメモリアレイ内には配置せず、半導体基板上のメモリセルが配置されていない領域であるメモリアレイ外の領域にのみ配置している。
【００５８】
次に作用効果について説明する。
この実施の形態１の半導体装置１０１では、メモリ動作は、通常の半導体メモリと同様に行われる。つまり、ワード線が選択され、選択されたワード線により活性化されたメモリセルに対して、対応するビット線により情報の書込みや読出しが行われる。
【００５９】
例えば、強誘電体メモリでは、ビット線容量と強誘電体キャパシタの容量比によって、ビット線対に読み出される電位差が決まる。
【００６０】
この容量比を最適化するには、つまり論理レベルＨに対応する電位差と、論理レベルＬに対応する電位差との差分を一定値以上とするには、ある程度のビット線容量が必要となるが、ここでは、ビット線に接続されたメモリセルトランジスタのソースゲート間容量や、隣接するビット線とシールド線とが形成する容量などによりが付加され、適切なビット線容量が確保されている。
【００６１】
つまり、ビット線下層配線部及びビット線上層配線部とシールド線下層配線部とが容量を形成し、ビット線下層配線部及びビット線上層配線部とシールド線上層配線部とが容量を形成しており、これらの容量が、メモリセルトランジスタのソースゲート間容量とともにビット線容量として各ビット線に付加されている。
【００６２】
また、対向するビット線の間に配置されたシールド線は、対向するビット線を電気的にシールドする働きがあり、ビット線間のノイズの影響、つまり一方のビット線に印加された電圧が、他方のビット線に影響を与えるのを抑制するものとなっている。
【００６３】
このように本実施の形態１では、メモリセルの配列方向Ｄ２に沿って、シールド線とビット線とを交互に隣接させて配列し、ビット線をビット線下層配線部１０ａ、１０ｂ、１１ａ、１１ｂ及びビット線上層配線部１０ａ、１０ｂ、１１ａ、１１ｂからなる２層構造とし、シールド線をシールド線下層配線部１００、１１０、１２０、１３０、１４０及びシールド線上層配線部２００、２１０、２２０、２３０、２４０からなる２層構造としたので、ビット線の２層の配線部の各々と、該ビット線に隣接するシールド線の２層の配線部の各々とが、ビット線容量としてビット線に付加される容量を形成することとなり、レイアウト面積を増大させることなく適切充分なビット線容量を確保することができる。
【００６４】
また、ビット線の２層の配線部、及びシールド線の２層の配線部を、それぞれ下層配線部及び上層配線部が重なるよう配置しているので、２層構造のビット線及びシールド線の下層配線部と上層配線部とをコンタクトホールにより簡単に接続することができる。
【００６５】
また、ビット線の上下２層の配線部を接続するコンタクトホールと、シールド線の上下２層の配線部を接続するコンタクトホールとは、これらのコンタクトの間で容量が形成されるよう隣接して配置しているので、隣接するコンタクト部が形成する容量がビット線容量となり、より充分なビット線容量を確保できるものである。
【００６６】
また、コンタクトホールの配置間隔は、デザインルールの最小値に設定することによって、ビット線容量をさらに大きくすることが可能である。
【００６７】
また、この実施の形態１では、メモリアレイ内にはコンタクトホールを配置していないため、製造工程上のコンタクト不良による歩留まり低下の影響が少ないという効果もある。
【００６８】
なお、上記実施の形態１では、ビット線の上下２層の配線部を接続する４つのコンタクトホールを形成し、これらのコンタクトホールをメモリアレイ外の領域にのみ配置しているが、これらのコンタクトホールは、メモリアレイ内にも配置してもよく、これらのコンタクトの数を多くすることによって、より大きなビット線容量を確保することが可能である。この場合、メモリアレイ内でのコンタクトホールの個数と同数以上のコンタクトホールを、メモリアレイ以外の領域に配置することも可能である。
【００６９】
（実施の形態２）
図２は、本発明の実施の形態２による半導体装置を説明する図である。
本実施の形態２の半導体装置１０２は、実施の形態１の半導体装置１０１と同様、ビット線及びシールド線を２層構造としたものである。
【００７０】
但し、この実施の形態２では、２層構造ビット線のビット線上層配線部を、２層構造シールド線のシールド線下層配線部上に配置し、２層構造シールド線のシールド線上層配線部を、２層構造ビット線のビット線下層配線部上に配置している。
【００７１】
つまり、シールド線下層配線部１００、１１０，１２０、１３０、１４０と、ビット線下層配線部１０ａ、１０ｂ，１１ａ、１１ｂとが交互に配列され、ビット線下層配線部１０ａ、１０ｂ，１１ａ、１１ｂ上には、シールド線上層配線部２０ｃ、２０ｄ，２１ｃ、２１ｄがその大部分が重なるよう配置され、シールド線下層配線部１１０、１２０，１３０、１４０上には、ビット線上層配線部２０ｃ、２０ｄ，２１ｃ、２１ｄがその大部分が重なるよう配置されている。
【００７２】
ここで、ビット線上層配線部２０ｃ、２０ｄ，２１ｃ、２１ｄは、ビット線下層配線部１０ａ、１０ｂ、１１ａ、１１ｂの端部上に位置し、該ビット線下層配線部とコンタクトホール３０ｃ、３０ｄ、３１ｃ、３１ｄを介して接続された矩形状部Ｒ１と、該ビット線下層配線部と隣接するシールド線下層配線部１１０、１２０、１３０、１４０上にこれらと重なるよう配置され、矩形状部Ｒ１と一体につながったライン状部Ｒ２とからなる。また、シールド線上層配線部２１２、２２２，２３２、２４２は、シールド線下層配線部１１０、１２０、１３０、１４０の端部上に位置し、該シールド線下層配線部とコンタクトホール３１２、３２２、３３２、３４２を介して接続された矩形状部Ｒ１１と、該シールド線下層配線部と隣接するビット線下層配線部１０ａ、１０ｂ、１１ａ、１１ｂ上にこれらと重なるよう配置され、矩形状部Ｒ１１と一体につながったライン状部Ｒ１２とからなる。
【００７３】
このように本実施の形態２では、ビット線及びシールド線をそれぞれ２層構造とし、ビット線下層配線部１０ａ、１０ｂ、１１ａ、１１ｂと、シールド線下層配線部１００、１１０、１２０、１３０、１４０を交互に隣接させて配置し、シールド線上層配線部２１２、２２２、２３２、２４２を、ビット線下層配線部１０ａ、１０ｂ、１１ａ、１１ｂにほぼ重なるよう配置し、ビット線上層配線部２０ｃ、２０ｄ、２１ｃ、２１ｄを、シールド線下層配線部１１０、１２０、１３０、１４０上にほぼ重なるよう配置したので、対向するビット線下層配線部とシールド線上層配線部、及び対向するビット線上層配線部とシールド線下層配線部が大きな容量を形成することとなり、より一層大きなビット線容量を確保することができる。
【００７４】
また、この実施の形態２においても、実施の形態１と同様、メモリアレイ内にはコンタクトホールを配置していないため、製造工程上のコンタクト不良による歩留まり低下の影響が少ないという効果もある。
【００７５】
（実施の形態３）
図３は、本発明の実施の形態３による半導体装置を説明する図である。
本実施の形態３の半導体装置１０３は、実施の形態１の半導体装置１０１と同様、ビット線及びシールド線を２層構造としたものである。
【００７６】
但し、この実施の形態３では、２層構造ビット線のビット線上層配線部を、その長さ方向を第２の方向とするライン形状とし、２層構造シールド線のシールド線上層配線部を、その長さ方向を第２の方向とするライン形状としている。
【００７７】
つまり、シールド線下層配線部１００、１１０，１２０、１３０、１４０と、主ビット線ＭＢＬＴ０、ＭＢＬＢ０、ＭＢＬＴ１、ＭＢＬＢ１であるビット線下層配線部１０ａ、１０ｂ，１１ａ、１１ｂとが交互に配列されている。これらのシールド線下層配線部及びビット線の下層配線部は、第１の方向を長さ方向とするライン形状を有している。
【００７８】
また、シールド線上層配線部２０３と、サブビット線ＳＢＬＴ０Ａ、ＳＢＬＴ０Ｂ、ＳＢＬＢ０Ａ、ＳＢＬＢ０Ｂ、ＳＢＬＴ１Ａ、ＳＢＬＴ１Ｂ、ＳＢＬＢ１Ａ、ＳＢＬＢ１Ｂであるビット線上層配線部２０ｅａ，２０ｅｂ，２０ｆａ，２０ｆｂ，２１ｅａ，２１ｅｂ，２１ｆａ，２１ｆｂとが交互に配列されている。これらのシールド線上層配線部及びビット線上層配線部は、第１の方向Ｄ１と直交する第２の方向Ｄ２を長さ方向とするライン形状を有している。
【００７９】
そして、ビット線下層配線部１０ａとビット線上層配線部２０ｅａ，２０ｅｂとが、これらの交差部でコンタクトホール２０ｅａ，２０ｅｂにより接続され、ビット線下層配線部１０ｂと、ビット線上層配線部２０ｆａ，２０ｆｂとが、これらの交差部でコンタクトホール２０ｆａ，２０ｆｂにより接続されている。ビット線下層配線部１０ｃと、ビット線上層配線部２１ｅａ，２１ｅｂとが、これらの交差部でコンタクトホール２１ｅａ，２１ｅｂにより接続され、ビット線下層配線部１０ｄとビット線上層配線部２１ｆａ，２１ｆｂとが、これらの交差部でコンタクトホール３１ｆａ，３１ｆｂにより接続されている。
【００８０】
また、シールド線下層配線部１００、１１０、１２０、１３０、１４０と、シールド線上層配線部２０３とは、これらの交差部で、コンタクトホール３０３、３１３、３２３、３３３、３４３により接続されている。
【００８１】
このような構成の実施の形態３では、ビット線及びシールド線をそれぞれ２層構造とし、ビット線下層配線部１０ａ、１０ｂ、１１ａ、１１ｂと、シールド線下層配線部１００、１１０、１２０、１３０、１４０を交互に隣接させて配置し、シールド線上層配線部２０３と、ビット線上層配線部２０ｅａ，２０ｅｂ，２０ｆａ，２０ｆｂ，２１ｅａ，２１ｅｂ，２１ｆａ，２１ｆｂとを、上記下層配線部の配列方向Ｄ２と直交する方向Ｄ１に沿って交互に配列したので、ビット線下層配線部とシールド線上層配線部との交差部、及びビット線上層配線部とシールド線下層配線部との交差部では、これらの配線部が容量を形成されることとなり、より一層大きなビット線容量を確保することができる。
【００８２】
また、この実施の形態３では、ビット線及びシールド線の上層配線部を、ビット線及びシールド線の下層配線部の配列方向Ｄ２と直交する方向Ｄ１に配列しているので、第１の方向Ｄを長さ方向とする下層配線部が、第２の方向Ｄ２を長さ方向とする上層配線部より長い場合には、下層配線部と上層配線部の配列方向が同じで、下層配線部と上層配線部の数が基本的に同数である実施の形態１および実施の形態２に比べて、より多くのビット線及びシールド線の上層配線部を第１の方向に沿って配置することができ、さらに大きなビット線容量を確保することができ、その効果が大きい。
【００８３】
また、この実施の形態３では、ビット線上層配線部をビット線下層配線部と直交するよう配置しているので、第２の配線層を、主ビット線であるビット線下層配線部と直交する動作信号配線、例えばワード線やプレート線の裏打ち信号配線として使用する場合でも、それらの動作信号配線が配置される領域以外には、第２の配線層を、ビット線容量を形成する信号配線として利用することができる。
【００８４】
また、本実施の形態３では、同じビット線の２つのサブビット線であるビット線上層配線部は、これらの間に、他のビット線のサブビット線であるビット線上層配線部、及びシールド線上層配線部が介在するよう離して配置しているので、ビット線上層配線部による配線容量が、対応するビット線に対してバランスよく配置されることとなり、センスアンプからみた、ビット線にコンタクト抵抗を介してつながる配線容量は、個々のビット線の間でのばらつきの小さいものとなる。このため、ビット線での電荷の充放電などの遅延などが、それぞれのビット線で均一なものとなり、ひいては個々のビット線の間でのバランスのよいものとなる。
【００８５】
（実施の形態４）
図４は、本発明の実施の形態４による半導体装置を説明する図である。
本実施の形態４の半導体装置１０４は、実施の形態３の半導体装置１０３における、各主ビット線に接続された一部のサブビット線を、ワード線に置き換えたものである。
【００８６】
つまり、この実施の形態４の半導体装置１０４では、主ビット線ＭＢＬＴ０、ＭＢＬＢ０であるビット線下層配線部１０ａ、１０ｂと、サブビット線ＳＢＬＴ０、ＳＢＬＢ０であるビット線上層配線部２０ｅ、２０ｆとが、これらの交差部でコンタクトホール３０ｅ、３０ｆにより接続されている。主ビット線ＭＢＬＴ１、ＭＢＬＢ１である下層配線部１１ａ、１１ｂと、サブビット線ＳＢＬＴ１、ＳＢＬＢ１である上層配線部２１ｅ、２１ｆとが、これらの交差部でコンタクトホール３１ｅ、３１ｆにより接続されている。
【００８７】
そして、この実施の形態４では、サブビット線ＳＢＬＴ０、ＳＢＬＢ０、ＳＢＬＴ１、ＳＢＬＢ１である、第２の配線層からなるビット線上層配線部２０ｅ、２０ｆ、２１ｅ、２１ｆと、第２の配線層５０、５１、５２、５３からなるワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３とが交互に配置され、隣接するサブビット線とワード線との間には、第２の配線層からなる固定信号配線２０３が配置されている。
【００８８】
このような構成の実施の形態４では、実施の形態３と同様に、ビット線及びシールド線をそれぞれ２層構造とし、ビット線下層配線部１０ａ、１０ｂ、１１ａ、１１ｂと、シールド線下層配線部１００、１１０、１２０、１３０、１４０を交互に隣接させて配置し、シールド線上層配線部２０３と、ビット線上層配線部２０ｅ，２０ｆ，２１ｅ，２１ｆとを、上記下層配線部の配列方向Ｄ２と直交する方向Ｄ１に沿って交互に配列したので、ビット線下層配線部とシールド線上層配線部との交差部、及びビット線上層配線部とシールド線下層配線部との交差部では、これらの配線部が容量を形成されることとなり、より十分なビット線容量を確保することができる。
【００８９】
また、この実施の形態４では、実施の形態３と同様、ビット線及びシールド線の上層配線部を、ビット線及びシールド線の下層配線部の配列方向Ｄ２と直交する方向Ｄ１に配列しているので、第１の方向Ｄを長さ方向とする下層配線部が、第２の方向Ｄ２を長さ方向とする上層配線部より長い場合には、実施の形態１および実施の形態２に比べて、より大きなビット線容量を確保することができる。
【００９０】
また、この実施の形態４では、隣接するサブビット線であるビット線上層配線部を、これらの間に、シールド線上層配線部を構成する第２の配線層、ビット線以外の動作信号配線を構成する第２の配線層が介在するよう離して配置しているので、ビット線上層配線部による配線容量が、対応するビット線に対してバランスよく配置されることとなる。このため、実施の形態３と同様に、ビット線での電荷の充放電などの遅延などが、それぞれのビット線で均一なものとなり、ひいては個々のビット線の間でのバランスのよいものとなる。
【００９１】
なお、上記実施の形態４では、ビット線以外の動作信号配線をワード線としているが、該ビット線以外の動作信号配線をワード線の裏打ち信号線として用いることにより、ワード線の低抵抗化を図ることができる。
【００９２】
また、上記ビット線以外の動作信号配線を、プレート線の裏打ち信号線を配置することも可能である。
【００９３】
また、ワード線として用いている動作信号配線は、ビット線の電位が変動する動作時には動作しない信号として設定することにより、このワード線もシールド線と同様の機能を果たすものとして利用することも可能である。
【００９４】
（実施の形態５）
図５は、本発明の実施の形態５による半導体装置を説明する図である。
本実施の形態５の半導体装置１０５は、実施の形態３の半導体装置１０３における、各主ビット線に接続された２つのサブビット線、つまりビット線上層配線部を、これらの間に、第２の配線層からなる固定信号配線のみが介在するよう近接して配置したものである。
【００９５】
つまり、シールド線下層配線部１００、１１０，１２０、１３０、１４０と、主ビット線ＭＢＬＴ０、ＭＢＬＢ０、ＭＢＬＴ１、ＭＢＬＢ１であるビット線下層配線部１０ａ、１０ｂ，１１ａ、１１ｂとは、実施の形態３と同一の配置となっている。
【００９６】
そして、この実施の形態５では、シールド線上層配線部と、サブビット線ＳＢＬＴ０Ａ、ＳＢＬＴ０Ｂ、ＳＢＬＢ０Ａ、ＳＢＬＢ０Ｂ、ＳＢＬＴ１Ａ、ＳＢＬＴ１Ｂ、ＳＢＬＢ１Ａ、ＳＢＬＢ１Ｂであるビット線上層配線部２０ｇａ，２０ｇｂ，２０ｈａ，２０ｈｂ，２１ｇａ，２１ｇｂ，２１ｈａ，２１ｈｂとが交互に、上記下層配線部の配列方向Ｄ２とは直交する方向Ｄ１に沿って配列されている。これらのシールド線及びビット線の上層配線部は、第２の方向Ｄ２を長さ方向とするライン形状を有している。
【００９７】
ビット線下層配線部１０ａとビット線上層配線部２０ｇａ，２０ｇｂとは、これらの交差部でコンタクトホール３０ｇａ，３０ｇｂにより接続され、ビット線下層配線部１０ｂとビット線上層配線部２０ｈａ，２０ｈｂとは、これらの交差部でコンタクトホール３０ｈａ，３０ｈｂにより接続されている。
【００９８】
ここで、ビット線上層配線部２０ｇａ及び２０ｇｂは、ビット線下層配線部１０ａと重なるよう位置する、第２の配線層からなる接続部２０ｇｃと一体に形成されており、接続部２０ｇｃとその下側の下層配線部１０ａとがコンタクトホール３０ｇｃにより電気的に接続されている。この接続部２０ｇｃの両側には、ビット線上層配線部２０ｇａ及び２０ｇｂに挟まれるようシールド線上層配線部２０５ｄ１及び２０５ｄ２が配置されている。シールド線上層配線部２０５ｄ１は、コンタクトホール３０３を介してシールド線下層配線部１００に接続され、シールド線上層配線部２０５ｄ２は、コンタクトホール３１３、３２３、３３３，３４３を介してシールド線下層配線部１１０、１２０、１３０、１４０に接続されている。また、ビット線上層配線部２０ｈａ及び２０ｈｂは、ビット線下層配線部１０ｂと重なるよう位置する、第２の配線層からなる接続部２０ｈｃと一体に形成されており、接続部２０ｈｃとその下側のビット線下層配線部１０ｂとがコンタクトホール３０ｈｃにより電気的に接続されている。この接続部２０ｈｃの両側には、ビット線上層配線部２０ｈａ及び２０ｈｂに挟まれるようシールド線上層配線部２０５ｃ１及び２０５ｃ２が配置されている。シールド線上層配線部２０５ｃ１は、コンタクトホール３０３、３１３を介してシールド線下層配線部１００、１１０に接続され、シールド線上層配線部２０５ｃ２は、コンタクトホール３２３、３３３，３４３を介してシールド線下層配線部１２０、１３０、１４０に接続されている。
【００９９】
ビット線下層配線部１０ｃとビット線上層配線部２１ｇａ，２１ｇｂとは、これらの交差部でコンタクトホール３１ｇａ，３１ｇｂにより接続され、ビット線下層配線部１０ｄとビット線上層配線部２１ｈａ，２１ｈｂとは、これらの交差部でコンタクトホール３１ｈａ，３１ｈｂにより接続されている。
【０１００】
ここで、ビット線上層配線部２１ｇａ及び２１ｇｂは、ビット線下層配線部１０ｃと重なるよう位置する、第２の配線層からなる接続部２１ｇｃと一体に形成されており、接続部２１ｇｃとその下側のビット線下層配線部１０ｃとがコンタクトホール３１ｇｃにより電気的に接続されている。この接続部２１ｇｃの両側には、ビット線上層配線部２１ｇａ及び２１ｇｂに挟まれるようシールド線上層配線部２０５ｂ１及び２０５ｂ２が配置されている。シールド線上層配線部２０５ｂ１は、コンタクトホール３０３、３１３、３２３を介してシールド線下層配線部１００、１１０、１２０に接続され、シールド線上層配線部２０５ｂ２は、コンタクトホール３３３，３４３を介してシールド線下層配線部１３０、１４０に接続されている。また、ビット線上層配線部２１ｈａ及び２１ｈｂは、ビット線下層配線部１０ｄと重なるよう位置する、第２の配線層からなる接続部２１ｈｃと一体に形成されており、接続部２１ｈｃとその下側のビット線下層配線部１０ｄとがコンタクトホール３１ｈｃにより電気的に接続されている。この接続部２１ｈｃの両側には、ビット線上層配線部２１ｈａ及び２１ｈｂに挟まれるようシールド線上層配線部２０５ａ１及び２０５ａ２が配置されている。シールド線上層配線部２０５ａ１は、コンタクトホール３０３、３１３、３２３、３３３を介してシールド線下層配線部１００、１１０、１２０、１３０に接続され、シールド線上層配線部２０５ａ２は、コンタクトホール３４３を介してシールド線下層配線部１４０に接続されている。
【０１０１】
さらに、この実施の形態５では、同じ主ビット線に接続された一対のサブビット線の両側には、シールド線下層配線部１００、１１０，１２０，１３０、１４０にコンタクトホール３０３、３１３、３２３、３３３、３４３を介して接続されたシールド線上層配線部２０３が配置されている。
【０１０２】
このような構成の実施の形態５では、実施の形態３と同様に、ビット線及びシールド線をそれぞれ２層構造とし、ビット線下層配線部と、シールド線下層配線部を交互に隣接させて配置し、シールド線上層配線部と、ビット線上層配線部とを、上記下層配線部の配列方向Ｄ２と直交する方向Ｄ１に沿って交互に配列したので、ビット線下層配線部とシールド線上層配線部との交差部、及びビット線上層配線部とシールド線下層配線部との交差部では、これらの配線部が容量を形成されることとなり、より一層大きなビット線容量を確保することができる。
【０１０３】
また、実施の形態５では同じビット線を構成する２つのビット線上層配線部を近接させて配置し、近接した、該両ビット線上層配線部の間にはシールド線上層配線部のみを配置したので、同じビット線の第２の配線層からなるビット線上層配線部を、第２の配線層からなる接続部により一体につなぐことができる。さらに同じビット線を構成するビット線上層配線部とビット線下層配線部とのコンタクト部を複数形成してコンタクト抵抗を低減させるとともに、コンタクト不良の発生を抑えることができる。
【０１０４】
また、この実施の形態５では、ビット線上層配線部を、その長さ方向を第２の方向Ｄ２とするライン状を主とする形状としたので、配線幅が配線間隔より小さい場合には、前記ビット線上層配線部に隣接するよう、シールド線上層配線部を配置することにより、効率よく大きなビット線容量を確保することができる。
【０１０５】
（実施の形態６）
図６は、本発明の実施の形態６による半導体装置を説明する図である。
本実施の形態６の半導体装置１０６は、実施の形態３の半導体装置１０３における、各主ビット線に接続された２つのサブビット線を、実施の形態５と同様、これらの間に、固定信号線を構成する第２の配線層のみが介在するよう近接して配置し、さらに、サブビット線により囲まれた領域に、シールド線上層配線部を配置したものである。
【０１０６】
つまり、シールド線下層配線部１００，１１０，１２０，１３０，１４０と、主ビット線ＭＢＬＴ０、ＭＢＬＢ０、ＭＢＬＴ１、ＭＢＬＢ１であるビット線下層配線部１０ａ，１０ｂ，１１ａ，１１ｂは、実施の形態３と同一の構成となっている。
【０１０７】
そして、この実施の形態６では、シールド線上層配線部と、サブビット線ＳＢＬＴ０Ａ、ＳＢＬＴ０Ｂ、ＳＢＬＢ０Ａ、ＳＢＬＢ０Ｂ、ＳＢＬＴ１Ａ、ＳＢＬＴ１Ｂ、ＳＢＬＢ１Ａ、ＳＢＬＢ１Ｂであるビット線上層配線部２０ｉａ，２０ｉｂ，２０ｊａ，２０ｊｂ，２１ｉａ，２１ｉｂ，２１ｊａ，２１ｊｂとが交互に配列されている。これらのシールド線及びビット線の上層配線部は、第２の方向Ｄ２を長さ方向とするライン形状を有している。
【０１０８】
ここで、ビット線下層配線部１０ａとビット線上層配線部２０ｉａ，２０ｉｂとは、これらの交差部でコンタクトホール３０ｉａ，３０ｉｂにより接続され、ビット線下層配線部１０ｂとビット線上層配線部２０ｉａ，２０ｉｂとは、これらの交差部でコンタクトホール３０ｉａ，３０ｉｂにより接続されている。
【０１０９】
ビット線上層配線部２０ｉａ及び２０ｉｂは、ビット線下層配線部１０ａ〜１０ｄと重なるよう位置する、第２の配線層からなる接続部２０ｉｃと一体に形成されており、接続部２０ｉｃとその下側のビット線下層配線部１０ａとがコンタクトホール３０ｉｃにより電気的に接続されている。この接続部２０ｉｃと、ビット線上層配線部２０ｉａ及び２０ｉｂとにより囲まれた領域には、それぞれシールド線上層配線部２０６が配置されている。これらのシールド線上層配線部２０６は、コンタクトホール３０３、３１３、３２３、３３３，３４３を介してシールド線下層配線部１００、１１０、１２０、１３０、１４０に接続されている。また、ビット線上層配線部２０ｊａ及び２０ｊｂは、ビット線下層配線部１０ａ〜１０ｄと重なるよう位置する、第２の配線層からなる接続部２０ｊｃと一体に形成されており、接続部２０ｊｃとその下側のビット線下層配線部１０ｂとがコンタクトホール３０ｊｃにより電気的に接続されている。この接続部２０ｊｃと上層配線部２０ｊａ及び２０ｊｂとにより囲まれた領域には、それぞれシールド線上層配線部２０６が配置されている。これらのシールド線上層配線部２０６は、コンタクトホール３０３、３１３、３２３、３３３，３４３を介してシールド線下層配線部１００、１１０、１２０、１３０、１４０に接続されている。
【０１１０】
ビット線下層配線部１０ｃとビット線上層配線部２１ｉａ，２１ｉｂとは、これらの交差部でコンタクトホール３１ｉａ，３１ｉｂにより接続され、ビット線下層配線部１０ｄとビット線上層配線部２１ｊａ，２１ｊｂとは、これらの交差部でコンタクトホール３１ｊａ，３１ｊｂにより接続されている。
【０１１１】
ここで、ビット線上層配線部２１ｉａ及び２１ｉｂは、上記下層配線部１０ａ〜１０ｄと重なるよう位置する、第２の配線層からなる接続部２１ｉｃと一体に形成されており、接続部２１ｉｃとその下側のビット線下層配線部１０ｃとがコンタクトホール３１ｉｃにより電気的に接続されている。この接続部２１ｉｃと、ビット線上層配線部２１ｉａ及び２１ｉｂとにより囲まれた領域には、それぞれシールド線上層配線部２０６が配置されている。これらのシールド線上層配線部２０６は、コンタクトホール３０３、３１３、３２３、３３３，３４３を介してシールド線下層配線部１００、１１０、１２０、１３０、１４０に接続されている。また、ビット線上層配線部２１ｊａ及び２１ｊｂは、ビット線下層配線部１０ａ〜１０ｄと重なるよう位置する、第２の配線層からなる接続部２１ｊｃと一体に形成されており、接続部２１ｊｃとその下側のビット線下層配線部１０ｄとがコンタクトホール３１ｊｃにより電気的に接続されている。この接続部２１ｊｃとビット線上層配線部２１ｊａ及び２１ｊｂとにより囲まれた領域には、それぞれシールド線上層配線部２０６が配置されている。これらのシールド線上層配線部２０６は、コンタクトホール３０３、３１３、３２３、３３３，３４３を介してシールド線下層配線部１００、１１０、１２０、１３０、１４０に接続されている。
【０１１２】
このような構成の実施の形態６では、実施の形態５と同様に、ビット線及びシールド線をそれぞれ２層構造とし、ビット線下層配線部と、シールド線下層配線部を交互に隣接させて配置し、シールド線上層配線部と、ビット線上層配線部とを、上記下層配線部の配列方向Ｄ２と直交する方向Ｄ１に沿って交互に配列したので、ビット線下層配線部とシールド線上層配線部との交差部、及びビット線上層配線部とシールド線下層配線部との交差部では、これらの配線部が容量を形成されることとなり、より一層大きなビット線容量を確保することができる。
【０１１３】
また、実施の形態６では、実施の形態５と同様、同じビット線を構成する２つのビット線上層配線部を近接させて配置し、近接した、該両ビット線上層配線部の間にはシールド線上層配線部のみを配置したので、同じビット線の第２の配線層からなるビット線上層配線部を、第２の配線層からなる接続部により一体につなぐことができる。さらに同じビット線を構成するビット線上層配線部とビット線下層配線部とのコンタクト部を複数形成してコンタクト抵抗を低減させるとともに、コンタクト不良の発生を抑えることができる。
【０１１４】
また、この実施の形態６では、ビット線上層配線部を、第２の方向Ｄ２に沿って延びるライン形状とし、対向するビット線上層配線部をリング状配線部が複数形成されるよう複数箇所で接続したので、配線幅が配線間隔より小さい場合には、ビット線上層配線部で構成されたリング状配線部により囲まれた領域内に、第２の配線層で構成されたシールド線上層配線部を配置することにより、効率よく大きなビット線容量を確保することができる。
【０１１５】
（実施の形態７）
図７は、本発明の実施の形態７による半導体装置を説明する図である。
本実施の形態７の半導体装置１０７は、ビット線及びシールド線を２層構造とし、ビット線の、第１の配線層からなる下層配線部を、その長さ方向を第１の方向とするライン形状とし、ビット線の、第２の配線層からなる上層配線部を、帯状パターンをドット状パターンが一列に並ぶよう複数に分断してなる点線状パターンとし、シールド線の、第１の配線層からなる下層配線部を、その長さ方向を第１の方向とするライン形状とし、シールド線の、第２の配線層からなる上層配線部を、分断されたドット状パターンを有するビット線上層配線部を囲むようメッシュ状配線としたものである。
【０１１６】
つまり、半導体装置１０７は、シールド線を構成する、第１の配線層からなるシールド線下層配線部１００，１１０，１２０，１３０，１４０と、ビット線ＭＢＬＴ０、ＭＢＬＢ０、ＭＢＬＴ１、ＭＢＬＢ１を構成する、第１の配線層からなるビット線下層配線部１０ａ，１０ｂ，１０ｃ，１０ｄと、ビット線下層配線部１０ａ，１０ｂに接続されたセンスアンプＳＡ０、及びビット線下層配線部１０ｃ，１０ｄに接続されたセンスアンプＳＡ１とを有している。上記ビット線下層配線部及びシールド線下層配線部は第１の方向Ｄ１を長さ方向とするライン状を有し、ビット線下層配線部とシールド線下層配線部とは交互に配列されている。
【０１１７】
この半導体装置１０７では、シールド線を構成する第２の配線層からなるシールド線上層配線部２０７ａは、第２の方向Ｄ２を長さ方向とするライン形状を有し、一定間隔で複数配置されており、シールド線下層配線部１００、１１０、１２０，１３０、１４０と交差する部分で、該各シールド線下層配線部とコンタクトホール３０３、３１３、３２３、３３３、３４３を介して電気的に接続されている。
【０１１８】
また、隣接するシールド線上層配線部２０７ａは、第２の配線層からなる、各シールド線下層配線部上に位置する接続部２０７ｂによりつながっており、各シールド線下層配線部はその上の接続部２０７ｂとコンタクトホール３０３ａ、３１３ａ、３２３ａ、３３３ａ、３４３ａを介して電気的に接続されている。
【０１１９】
そして、隣接するシールド線上層配線部２０７ａと、これらをつなぐ接続部２０７ｂにより囲まれた領域には、分断された、第２の配線層からなるビット線上層配線部２０ｋａ，２０ｍａ，２１ｋａ，２１ｍａがそれぞれ、ビット線下層配線部１０ａ、１０ｂ、１０ｃ、１０ｄ上に位置するよう配置されており、ドット状パターンを有する各ビット線上層配線部２０ｋａ，２０ｍａ，２１ｋａ，２１ｍａは、その下側のビット線下層配線部とコンタクトホール３０ｋａ，３０ｍａ，３１ｋａ，３１ｍａを介して電気的に接続されている。
【０１２０】
このような構成の実施の形態７では、実施の形態１と同様に、ビット線及びシールド線をそれぞれ２層構造とし、ビット線下層配線部とビット線上層配線部とを重なるよう配置し、シールド線下層配線部とシールド線上層配線部とが重なるよう配置しているので、実施の形態１ど同様に、大きなビット線容量を確保することができ、しかも、２層構造のビット線及びシールド線の下層配線部と上層配線部とをコンタクトホールにより簡単に接続することができるという効果がある。
【０１２１】
また、ビット線の上下２層の配線部を接続するコンタクトホールと、シールド線の上下２層の配線部を接続するコンタクトホールとは隣接して位置しているので、隣接するコンタクト部が形成する容量がビット線容量となり、より充分なビット線容量を確保できるものである。もちろんこれらのコンタクトはメモリアレイ内にさらに多く配置することによって、より大きなビット線容量を確保することが可能である。
【０１２２】
また、この実施の形態７では、ビット線下層配線部をその長さ方向を第１の方向とするライン形状とし、ビット線上層配線部を、ビット線下層配線部上にのみ位置するよう分断したドット形状としたので、シールド線上層配線部を、ドット状のビット線上層配線部を囲むメッシュ形状とすることができ、該シールド線を、低抵抗な接地電圧信号線の働きを有するものとすることができる。
【０１２３】
また、この実施の形態７では、ビット線上層配線部を、その長さ方向を第２の方向Ｄ２とするライン状を主とする形状としたので、配線幅が配線間隔より小さい場合には、前記ビット線上層配線部に隣接するよう、シールド線上層配線部を配置することにより、効率よく大きなビット線容量を確保することができる。
【０１２４】
また、この実施の形態７では、ビット線下層配線部をライン形状としたので、ビット線とメモリセルトランジスタのソースあるいはドレインとのコンタクトを、ビット線下層配線部の任意の位置に配置することができる。
【０１２５】
（実施の形態８）
図８は、本発明の実施の形態８による半導体装置を説明する図である。
本実施の形態８の半導体装置１０８は、実施の形態７の半導体装置１０７における第１の配線層と第２の配線層の上下関係を逆にしたものである。
【０１２６】
つまり、半導体装置１０８は、シールド線を構成する、第１の配線層からなるシールド線上層配線部１０８，１１８，１２８，１３８，１４８と、ビット線ＢＬＴ０、ＢＬＢ０、ＢＬＴ１、ＢＬＢ１を構成する、第１の配線層からなるビット線上層配線部１８ａ，１８ｂ，１８ｃ，１８ｄとを有し、ビット線上層配線部１８ａ，１８ｂに接続されたセンスアンプＳＡ０、及びビット線上層配線部１９ａ，１９ｂに接続されたセンスアンプＳＡ１とを有している。上記ビット線上層配線部及びシールド線上層配線部は第１の方向Ｄ１を長さ方向とするライン形状を有し、ビット線上層配線部とシールド線上層配線部とは交互に配列されている。
【０１２７】
また、この半導体装置１０８では、シールド線を構成する第２の配線層からなるシールド線下層配線部２０８ａは、第２の方向Ｄ２を長さ方向とするライン形状を有し、一定間隔で複数配置されており、シールド線上層配線部１０８、１１８、１２８，１３８、１４８と交差する部分で、該各シールド線上層配線部とコンタクトホール３０８、３１８、３２８、３３８、３４８を介して電気的に接続されている。
【０１２８】
ここで、隣接するシールド線下層配線部２０８ａは、第２の配線層からなる、各シールド線上層配線部の下側に位置する接続部２０８ｂによりつながっており、各シールド線上層配線部はその下側の接続部２０８ｂとコンタクトホール３０８ａ、３１８ａ、３２８ａ、３３８ａ、３４８ａを介して電気的に接続されている。
【０１２９】
そして、隣接する下層配線部２０８ａと、これらをつなぐ接続部２０８ｂにより囲まれた領域には、第２の配線層からなる、ビット線上層配線部の下側にのみ位置するよう分断されたビット線下層配線部２０ｎａ，２０ｐａ，２１ｎａ，２１ｐａがそれぞれ、ビット線上層配線部１８ａ、１８ｂ、１９ａ、１９ｂの下側にのみ位置するよう配置されており、各ビット線下層配線部２０ｎａ，２０ｐａ，２１ｎａ，２１ｐａは、その上側のビット線上層配線部とコンタクトホール３０ｎａ，３０ｐａ，３１ｎａ，３１ｐａを介して電気的に接続されている。
【０１３０】
このような構成の実施の形態８では、実施の形態７と同様に、ビット線及びシールド線をそれぞれ２層構造とし、ビット線下層配線部とビット線上層配線部とを重なるよう配置し、シールド線下層配線部とシールド線上層配線部とが重なるよう配置しているので、実施の形態７と同様に、大きなビット線容量を確保することができ、しかも、２層構造のビット線及びシールド線の下層配線部と上層配線部とをコンタクトホールにより簡単に接続することができるという効果がある。
【０１３１】
また、ビット線の上下２層の配線部を接続するコンタクトホールと、シールド線の上下２層の配線部を接続するコンタクトホールとは隣接して位置しているので、隣接するコンタクト部が形成する容量がビット線容量となり、より充分なビット線容量を確保できるものである。もちろんこれらのコンタクトはメモリアレイ内にさらに多く配置することによって、より大きなビット線容量を確保することが可能である。
【０１３２】
また、この実施の形態８では、ビット線上層配線部をその長さ方向を第１の方向とするライン形状とし、ビット線下層配線部を、ビット線上層配線部上にのみ位置するよう分断したドット形状としたので、シールド線下層配線部を、ドット状のビット線下層配線部を囲むメッシュ形状とすることができ、該シールド線を、低抵抗な接地電圧信号線の働きを有するものとすることができる。
【０１３３】
さらに、この実施の形態８では、ビット線下層配線部を第２の配線層で構成し、ビット線上層配線部を第１の配線層で構成したので、第２の配線層の方が第１の配線層より微細加工に適している場合には、ドット形状のビット線下層配線部が第２の配線層で構成されることとなり、より大きなビット線容量を確保することが可能となる。
【０１３４】
（実施の形態９）
図９は、本発明の実施の形態９による半導体装置を説明する図である。
本実施の形態９の半導体装置１０９は、実施の形態８の半導体装置１０８における一部のシールド線下層配線部を、ワード線と置き換えたものである。
【０１３５】
つまり、この半導体装置１０９では、第２の配線層からなるシールド線下層配線部２０９ａは、第２の方向Ｄ２を長さ方向とするライン形状を有し、一定間隔で複数配置されており、第１の配線層からなるシールド線上層配線部１０８、１１８、１２８，１３８、１４８と交差する部分で、該各シールド線下層配線部とコンタクトホール３０８、３１８、３２８、３３８、３４８を介して電気的に接続されている。また、隣接するシールド線下層配線部２０９ａの間には、第２の配線層５０〜５３からなる、第２の方向Ｄ２を長さ方向とするワード線ＷＬ０〜ＷＬ３が配置されている。ここで、シールド線下層配線部２０９ａは、そのシールド線上層配線部と交差する部分から第１の方向Ｄ１に沿って、シールド線下層配線部２０９ａに隣接するワード線の手前まで延びる延長部２０９ｂを有しており、この延長部２０９ｂは、その上のシールド線上層配線部とコンタクトホール３０８ａ、３１８ａ、３２８ａ、３３８ａ、３４８ａを介して接続されている。
【０１３６】
この実施の形態９のその他の構成は、実施の形態８のものと同一であり、ビット線下層配線部２０ｒａ、２０ｓａ、２１ｒａ、２１ｓａは、実施の形態８のビット線下層配線部２０ｎａ、２０ｐａ、２１ｎａ、２１ｐａと同一のものである。
【０１３７】
この実施の形態９では、第８の実施の形態と同様、実施の形態８と同様に、ビット線及びシールド線をそれぞれ２層構造とし、ビット線下層配線部とビット線上層配線部とを重なるよう配置し、シールド線下層配線部とシールド線上層配線部とが重なるよう配置しているので、実施の形態８と同様に、大きなビット線容量を確保することができ、しかも、２層構造のビット線及びシールド線の下層配線部と上層配線部とをコンタクトホールにより簡単に接続することができるという効果がある。
【０１３８】
また、ビット線の上下２層の配線部を接続するコンタクトホールと、シールド線の上下２層の配線部を接続するコンタクトホールとは隣接して位置しているので、隣接するコンタクト部が形成する容量がビット線容量となり、より充分なビット線容量を確保できるものである。もちろんこれらのコンタクトはメモリアレイ内にさらに多く配置することによって、より大きなビット線容量を確保することが可能である。
【０１３９】
また、隣接するシールド線下層配線部２０９ａの間には、第２の配線層５０〜５３からなる、第２の方向Ｄ２を長さ方向とするワード線ＷＬ０〜ＷＬ３が配置されているので、このワード線を、ビット線の電位が変動する時には動作しない信号配線とすることにより、第２の配線層により構成される動作信号配線を、ビット線に対するシールド線として用いることができ、より大きなビット線容量を確保することもできる。
【０１４０】
なお、上記実施の形態１ないし実施の形態９では、シールド線は、接地電圧に接続した信号配線としているが、シールド線は、接地電圧に接続した信号配線と、電源電圧に接続した信号配線とに併用することももちろん可能である。
【産業上の利用可能性】
【０１４１】
本発明の半導体装置は、レイアウト面積を増大させることなく適切充分なビット線容量を確保するビット線構造を提供することができ、半導体装置の配線構造などに有効である。
【図面の簡単な説明】
【０１４２】
【図１】本発明の実施の形態１による半導体装置を説明する図である。
【図２】本発明の実施の形態２による半導体装置を説明する図である。
【図３】本発明の実施の形態３による半導体装置を説明する図である。
【図４】本発明の実施の形態４による半導体装置を説明する図である。
【図５】本発明の実施の形態５による半導体装置を説明する図である。
【図６】本発明の実施の形態６による半導体装置を説明する図である。
【図７】本発明の実施の形態７による半導体装置を説明する図である。
【図８】本発明の実施の形態８による半導体装置を説明する図である。
【図９】本発明の実施の形態９による半導体装置を説明する図である。
【図１０】従来の半導体装置を説明する図である。
【符号の説明】
【０１４３】
１０ａ、１０ｂ、１１ａ、１１ｂ、２０ｎａ、２０ｐａ、２１ｎａ、２１ｐａ  ビット線下層配線部
１８ａ、１８ｂ、１９ａ、１９ｂ、２０ａ〜２０ｆ、２１ａ〜２１ｆ、２０ｅａ、２０ｅｂ、２０ｆａ、２０ｆｂ、２０ｇａ、２０ｇｂ、２０ｈａ、２０ｈｂ、２０ｉａ、２０ｉｂ、２０ｊａ、２０ｊｂ、２０ｍａ、２０ｋａ、２０ｓａ、２０ｒｂ、２１ｅａ、２１ｅｂ、２１ｆａ、２１ｆｂ、２１ｇａ、２１ｇｂ、２１ｈａ、２１ｈｂ、２１ｉａ、２１ｉｂ、２１ｊａ、２１ｊｂ、２１ｍａ、２１ｋａ、２１ｓａ、２１ｒｂ  ビット線上層配線部
２０ｇｃ、２０ｈｃ、２０ｉｃ、２０ｊｃ、２１ｇｃ、２１ｈｃ、２１ｉｃ、２１ｊｃ  ビット線接続部
２０７ｂ、２０８ｂ、２０９ｂ  シールド線接続部
５１〜５３  第２の配線層
１００、１１０、１２０、１３０、１４０  シールド線下層配線部
１０１〜１０９  半導体装置
１０８、１１８、１２８、１３８、１４８  シールド線上層配線部
２００、２０３、２０５ａ１〜２０５ｄ１、２０５ａ２〜２０５ｄ２、２１０、２２０、２３０、２４０  シールド線上層配線部
３０ａ〜３０ｄ、３０ｅ、３０ｅａ、３０ｅｂ、３０ｆ、３０ｆａ、３０ｆｂ、３０ｇａ〜３０ｇｃ、３０ｈａ〜３０ｈｃ、３０ｉａ〜３０ｉｃ、３０ｊａ〜３０ｊｃ、３０ｍａ、３０ｋａ、３０ｎａ、３０ｐａ、３１ａ〜３１ｆ、３１ｅａ、３１ｅｂ、３１ｆａ、３１ｆｂ、３１ｇａ〜３１ｇｃ、３１ｈａ〜３１ｈｃ、３１ｍａ、３１ｋａ、３１ｎａ、３１ｐａ、３０１、３０３、３０３ａ、３０８、３０８ａ、３１１〜３１３、３１３ａ、３１８、３１８ａ、３２１〜３２３、３２３ａ、３２８、３２８ａ、３３１〜３３３、３３３ａ、３３８、３３８ａ、３４１〜３４３、３４３ａ、３４８、３４８ａ  コンタクトホール
ＢＬＴ０〜ＢＬＴ１，ＢＬＢ０〜ＢＬＢ１  ビット線
ＭＢＬＴ０〜ＭＢＬＴ１，ＭＢＬＢ０〜ＭＢＬＢ１  主ビット線
ＳＢＬＴ０Ａ，ＳＢＬＴ１Ａ，ＳＢＬＢ０Ａ，ＳＢＬＢ１Ａ，ＳＢＬＴ０Ｂ，ＳＢＬＴ１Ｂ，ＳＢＬＢ０Ｂ，ＳＢＬＢ１Ｂ  サブビット線
ＳＡ０〜ＳＡ１  センスアンプ
ＶＳＳ  接地電圧
ＷＬ０〜ＷＬ３  ワード線
【図１】
2005347413.tif 000003
【図２】
2005347413.tif 000004
【図３】
2005347413.tif 000005
【図４】
2005347413.tif 000006
【図５】
2005347413.tif 000007
【図６】
2005347413.tif 000008
【図７】
2005347413.tif 000009
【図８】
2005347413.tif 000010
【図９】
2005347413.tif 000011
【図１０】
2005347413.tif 000012