(57)【要約】      （修正有） 【課題】信頼性を改善した効率のよい電力レギュレータ用のシステムおよび方法を提供する。【解決手段】電力レギュレータは、第１のスイッチと第２のスイッチを備えた第１のドライバを備えることができ、第１のスイッチの電力散逸の方が第２のスイッチの電力散逸よりも少なくなる。上記電力レギュレータは第２のドライバを備える事が出来る。これら第１および第２のスイッチは、様々なオン状態のブレークダウン電圧および／またはオン状態のドレインソース抵抗を持つことが可能なトランジスタとして実現する事が可能である。【選択図】図３
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【特許請求の範囲】
【請求項１】
電力レギュレータであって、
第１のドライバ出力部を備えた第１のドライバと、
前記第１のドライバ出力部と通信可能な第２のドライバ出力部を備えた第２のドライバと
を備え、
前記第１のドライバが、前記第１のドライバ出力部と通信可能な出力端子を有する第１のスイッチを備え、
前記第１のドライバが、前記第１のドライバ出力部と通信可能な出力端子を備える第２のスイッチを更に備え、
前記第１のスイッチの電力散逸が前記第２のスイッチの電力散逸よりも少ない
電力レギュレータ。
【請求項２】
前記第２のスイッチのオン状態のブレークダウン電圧が、前記第１のスイッチのオン状態のブレークダウン電圧よりも大きい、請求項１に記載のレギュレータ。
【請求項３】
前記第１のスイッチが第１のトランジスタを備え、前記第２のスイッチが第２のトランジスタを備える、請求項１に記載のレギュレータ。
【請求項４】
前記第１のトランジスタのオン状態のブレークダウン電圧が、前記第２のトランジスタのオン状態のブレークダウン電圧よりも小さい、請求項３に記載のレギュレータ。
【請求項５】
前記第１のトランジスタと前記第２のトランジスタとが同じタイプのトランジスタである、請求項３に記載のレギュレータ。
【請求項６】
前記同じタイプがＮＭＯＳである、請求項５に記載のレギュレータ。
【請求項７】
前記第１のトランジスタと前記第２のトランジスタとが異なるタイプのトランジスタである、請求項３に記載のレギュレータ。
【請求項８】
前記第１のトランジスタがＮＭＯＳトランジスタを備え、前記第１のトランジスタのゲートと通信可能なブートストラップ・プリドライバをさらに備える、請求項３に記載のレギュレータ。
【請求項９】
前記第１のドライバをターンオフする回路をさらに備える、請求項３に記載のレギュレータ。
【請求項１０】
前記回路が、第１のターンオフ開始時刻と、前記第１のトランジスタのゲートへの印加電圧の第１のスルーレートとを制御することにより、さらに、第２のターンオフ開始時刻と、前記第２のトランジスタのゲートへの印加電圧の第２のスルーレートとを制御することにより、前記第１のドライバをターンオフするための回路である、請求項９に記載のレギュレータ。
【請求項１１】
前記回路が前記第１のターンオフ開始時刻を制御して、前記第２のターンオフ開始時刻より前になるようにする、請求項１０に記載のレギュレータ。
【請求項１２】
前記回路が前記第１のスルーレートを制御して、前記第２のスルーレートよりも大きくなるようにする、請求項１１に記載のレギュレータ。
【請求項１３】
前記回路が、前記第１のターンオフ開始時刻と、前記第２のターンオフ開始時刻と、前記第１のスルーレートと、前記第２のスルーレートとをさらに制御し、それによって、前記第２のターンオフ開始時刻より前に前記第１のトランジスタをターンオフするように為す、請求項１２に記載のレギュレータ。
【請求項１４】
直流／直流（ＤＣ／ＤＣ）コンバータ内に設けられる、請求項１に記載のレギュレータ。
【請求項１５】
前記第１のドライバ出力部および第２のドライバ出力部と通信可能な入力部を有するフィルタをさらに備える、請求項１に記載のレギュレータ。
【請求項１６】
前記フィルタが、負荷と通信可能な出力部をさらに備える、請求項１５に記載のレギュレータ。
【請求項１７】
前記第１のドライバが、１以上の追加スイッチをさらに備え、個々のスイッチが前記第１のドライバ出力部と通信可能な出力端子を有する、請求項１に記載のレギュレータ。
【請求項１８】
前記第２のドライバが、１以上の第２のドライバスイッチを備え、個々のドライバスイッチが前記第２のドライバ出力部と通信可能な出力端子を有する、請求項１に記載のレギュレータ。
【請求項１９】
前記１以上の第２のドライバスイッチのうちの少なくとも１つのドライバスイッチがＮＭＯＳトランジスタを有する、請求項１８に記載のレギュレータ。
【請求項２０】
前記１以上の第２のドライバスイッチが第１のトランジスタと第２のトランジスタとを有し、前記第１のトランジスタが、前記第２のトランジスタのＲＤＳ−ｏｎ値よりも低いオン状態のドレインソース抵抗（ＲＤＳ−ｏｎ）値を有する、請求項１８に記載のレギュレータ。
【請求項２１】
前記１以上の第２のドライバスイッチが、第１のトランジスタと第２のトランジスタとを有し、前記第１のトランジスタが、前記第２のトランジスタのオン状態のブレークダウン電圧よりも低いオン状態のブレークダウン電圧を有する、請求項１８に記載のレギュレータ。
【請求項２２】
電力レギュレータであって、
第１のドライバ出力手段を備えた第１のドライブ手段と、
前記第１のドライバ出力手段と通信可能な第２のドライバ出力手段を備えた第２のドライブ手段と
を備え、
前記第１ドライブ手段が、前記第１のドライバ出力手段と通信可能な出力手段を持つ第１のスイッチ手段を備え、
前記第１ドライブ手段が、前記第１のドライバ出力手段と通信可能な出力手段を持つ第２のスイッチ手段を更に備え、
前記第１のスイッチ手段の電力散逸が前記第２のスイッチ手段の電力散逸よりも少ない、
電力レギュレータ。
【請求項２３】
前記第２のスイッチ手段のオン状態のブレークダウン電圧が、前記第１のスイッチ手段のオン状態のブレークダウン電圧よりも大きい、請求項２２に記載の電力レギュレータ。
【請求項２４】
前記第１のスイッチ手段が第１のトランジスタを有し、前記第２のスイッチ手段が第２のトランジスタを有する、請求項２２に記載の電力レギュレータ。
【請求項２５】
前記第１のトランジスタのオン状態のドレインソース抵抗（ＲＤＳ−ｏｎ）が前記第２のトランジスタのＲＤＳ−ｏｎよりも小さい、請求項２４に記載の電力レギュレータ。
【請求項２６】
前記第１のトランジスタと前記第２のトランジスタとが同じタイプのトランジスタである、請求項２４に記載の電力レギュレータ。
【請求項２７】
前記同じタイプのトランジスタがＮＭＯＳである、請求項２６に記載の電力レギュレータ。
【請求項２８】
前記第１のトランジスタと前記第２のトランジスタとが異なるタイプのトランジスタである、請求項２４に記載の電力レギュレータ。
【請求項２９】
前記第１のトランジスタがＮＭＯＳトランジスタを有し、前記第１のトランジスタのゲートと通信可能なブートストラップ・プリドライバ手段をさらに備える、請求項２４に記載の電力レギュレータ。
【請求項３０】
前記第１のドライバ手段をターンオフする手段をさらに備える、請求項２４に記載の電力レギュレータ。
【請求項３１】
前記第１のドライブ手段をターンオフする手段が、第１のターンオフ開始時刻と前記トランジスタのゲートへの印加電圧の第１のスルーレートとを制御することにより、さらに、第２のターンオフ開始時刻と、前記第２のトランジスタのゲートへの印加電圧の第２のスルーレートとを制御することにより、前記第１のドライブ手段をターンオフする手段である、請求項３０に記載の電力レギュレータ。
【請求項３２】
前記第１のドライブ手段をターンオフする手段が、前記第２のターンオフ開始時刻より前になるように前記第１のターンオフ開始時刻を制御する手段である、請求項３１に記載の電力レギュレータ。
【請求項３３】
前記第１のドライブ手段をターンオフする手段が、前記第２のスルーレートより大きくなるように前記第１のスルーレートを制御する手段である、請求項３２に記載の電力レギュレータ。
【請求項３４】
前記第１のドライブ手段をターンオフする手段が、前記第１のターンオフ開始時刻と、前記第２のターンオフ開始時刻と、前記第１のスルーレートと、前記第２のスルーレートとを制御し、それによって、前記第２のターンオフ開始時刻より前に前記第１のトランジスタをターンオフするように為す手段である、請求項３３に記載の電力レギュレータ。
【請求項３５】
直流／直流（ＤＣ／ＤＣ）変換手段内に設けられる、請求項２２に記載の電力レギュレータ。
【請求項３６】
前記第１のドライバ出力手段および前記第２のドライバ出力手段と通信可能な入力手段を有するフィルタ手段をさらに備える、請求項２２に記載の電力レギュレータ。
【請求項３７】
前記フィルタ手段が負荷と通信可能な出力手段をさらに備える、請求項３６に記載の電力レギュレータ。
【請求項３８】
前記第１のドライバ手段が、１以上の追加スイッチ手段をさらに備え、個々のスイッチ手段が前記第１のドライバ出力手段と通信可能な出力手段を有する、請求項２２に記載の電力レギュレータ。
【請求項３９】
前記第２のドライバ手段が、１以上の第２のドライバスイッチ手段を備え、個々のスイッチ手段が前記第２のドライバ出力手段と通信可能な出力手段を有する、請求項２２に記載の電力レギュレータ。
【請求項４０】
前記第２のドライバスイッチ手段のうちの少なくとも１つのドライバスイッチ手段がＮＭＯＳトランジスタを有する、請求項３９に記載の電力レギュレータ。
【請求項４１】
前記１以上の第２のドライバスイッチ手段が第１のトランジスタと第２のトランジスタと備え、前記第１のトランジスタが、前記第２のトランジスタのＲＤＳ−ｏｎ値よりも低いオン状態のドレインソース抵抗（ＲＤＳ−ｏｎ）値を有する、請求項３９に記載の電力レギュレータ。
【請求項４２】
前記１以上の第２のドライバスイッチ手段が、第１のトランジスタと第２のトランジスタとを備え、前記第１のトランジスタが、前記第２のトランジスタのオン状態のブレークダウン電圧よりも低いオン状態のブレークダウン電圧を有する、請求項３９に記載の電力レギュレータ。
【請求項４３】
電力レギュレータのドライバをターンオフする方法であって、
（Ａ）ドライバの第１のスイッチであって、前記ドライバの第２のスイッチよりも低い電力散逸をオン状態で有する第１のスイッチをターンオフするステップと、
（Ｂ）前記ステップ（Ａ）の後、前記ドライバの第２のスイッチをターンオフするステップと
を備える、方法。
【請求項４４】
前記第１のスイッチが第１のトランジスタを備え、
前記ドライバの前記第１のスイッチをターンオフするステップが、前記第１のトランジスタがオンになるオン電圧から、前記第１のトランジスタがオフになるオフ電圧へ、前記第１のトランジスタのゲートへの印加電圧を変更するステップを備える、
請求項４３に記載の方法。
【請求項４５】
前記第１のトランジスタのゲートへの印加電圧を変更するステップが、第１のトランジスタのターンオフ時間に等しい時間にわたって実行される、請求項４４に記載の方法。
【請求項４６】
前記第２のスイッチが第２のトランジスタを備え、
前記ドライバの前記第２のスイッチをターンオフするステップが、前記第２のトランジスタがオンになるオン電圧から、前記第２のトランジスタがオフになるオフ電圧へ、前記第２のトランジスタのゲートへの印加電圧を変更するステップを備える、
請求項４５に記載の方法。
【請求項４７】
前記第２のトランジスタのゲートへの印加電圧を変更するステップが、第２のトランジスタのターンオフ時間に等しい時間にわたって実行される、請求項４６に記載の方法。
【請求項４８】
前記第２のトランジスタのターンオフ時間が前記第１のトランジスタのターンオフ時間よりも長い、請求項４７に記載の方法。
【請求項４９】
前記第２のトランジスタのターンオフ時間が前記第１のトランジスタのターンオフ時間の少なくとも２倍の長さである、請求項４８に記載の方法。
【請求項５０】
（Ｃ）前記ステップ（Ｂ）の後、異なるドライバをターンオンするステップをさらに備える、請求項４３に記載の方法。
【請求項５１】
前記異なるドライバをターンオンするステップが、前記異なるドライバの中に備えられている１以上のスイッチをターンオンするステップを有する、請求項５０に記載の方法。
【請求項５２】
前記異なるドライバの中に備えられている前記１以上のスイッチがトランジスタとして実現され、さらに、前記異なるドライバの中に備えられている前記１以上のスイッチをターンオンするステップが、前記１以上のスイッチの個々のスイッチ々のゲートにターンオン電圧を印加するステップを有する、請求項５１に記載の方法。
【請求項５３】
（Ｄ）前記ステップ（Ｃ）の後、前記異なるドライバをターンオフするステップをさらに備える、請求項５０に記載の方法。
【請求項５４】
前記異なるドライバが第１のトランジスタと第２のトランジスタとを備え、
前記ステップ（Ｄ）が、前記第２のトランジスタをターンオフする前に前記第１のトランジスタをターンオフするステップを備える、
請求項５３に記載の方法。
【請求項５５】
前記第１のトランジスタが、前記第２のトランジスタよりも低い散逸をオン状態で有する、請求項５４に記載の方法。
【請求項５６】
前記第１のトランジスタが、前記第２のトランジスタよりも低いブレークダウン電圧を前記オン状態で有する、請求項５５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、米国仮出願特許第６０／４９２，４０３号（２００３年８月４日出願：発明の名称：“高効率、高電流切り替え型レギュレータの信頼性向上のための駆動方式”）に対する優先権を主張するものである。上記特許はその全体が本願明細書で参照により援用されている。
本発明はＤＣ／ＤＣコンバータなどの電力レギュレータに関する。
【背景技術】
【０００２】
直流−直流（ＤＣ／ＤＣ）コンバータは、一般に、外部インダクタと外部コンデンサとを介して負荷へ電流を伝える上部ドライバ部と下部ドライバ部とを備える。
【０００３】
例えば、図１は、“バック（ｂｕｃｋ）”構成として知られているステップダウン構成のＤＣ／ＤＣコンバータシステム１００を示す図である。パルス幅変調器（ＰＷＭ）コントローラ１１０によって、ＰＭＯＳトランジスタ１２０を組み込む上部ドライバと、ＮＭＯＳトランジスタ１３０を組み込む下部ドライバとが制御される。トランジスタ１２０と１３０は、通常、パワートランジスタを用いて実現される。インダクタ１５０とコンデンサ１６０とを介して、負荷１４０は、トランジスタ１２０とトランジスタ１３０とを結合する事が出来る。システム１００は、（パッケージングのインダクタンスにより発生させる事が出来る）寄生インダクタンスＬ１とＬ２と、プリント配線基板トレースと、コンデンサ１８０などの外部減結合コンデンサのような有限の等価直列インダクタンス（ＥＳＬ）、または、その他のファクタも備える。作動中、ＰＷＭコントローラ１１０は、電流路Ｉ１とＩ２を通じてトランジスタ１２０とトランジスタ１３０のオンとオフとを交互に行い、これによって電流が交互に流れる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１に図示の構成は、高電流の用途には最適でない場合もある。何故なら、ＰＭＯＳパワートランジスタが一般に比較的大きなオン状態ドレイン／ソース抵抗ＲＤＳ−ｏｎを有するからである。例えば、ＰＭＯＳパワートランジスタのＲＤＳ−ｏｎは、一般に、同様の大きさのＮＭＯＳパワートランジスタのＲＤＳ−ｏｎ値よりも約２、３倍高い。ＲＤＳ−ｏｎの同様の値を達成するためには、ＰＭＯＳパワートランジスタのサイズを大きくする必要がある。しかし、さらに大きな装置はゲートスイッチング損失の増加を経験し、望ましくない大きさのダイサイズを生じる可能性がある。
【０００５】
或いは、上部ドライバと下部ドライバの双方に対してＮＭＯＳパワートランジスタを使用してもよい。図２ａはこのような別の実装構成を示す図である。ＤＣ／ＤＣコンバータシステム２００には、上部ＮＭＯＳトランジスタ２２０と下部ＮＭＯＳトランジスタ２３０とを備えた上部ドライバを制御するＰＷＭコントローラ２１０が含まれる。システム２００は、上部トランジスタ２２０と通信可能なブートストラップ・プリドライバ２１５とブートストラップ・キャパシタンスＣＢＳ２１８も備える。
【０００６】
同等のＰＭＯＳトランジスタと比較してＮＭＯＳトランジスタに関連するＲＤＳ−ｏｎの値が低いことに起因して、図２ａに図示の実施構成により、図１の実施構成よりも高いパフォーマンスを得る事が出来る。しかし、ブートストラップ・プリドライバの追加によってシステムの複雑さが増すことになる。ＮＭＯＳトランジスタ２２０を組み込む場合、ＮＭＯＳトランジスタ２２０のオン状態のブレークダウン電圧は、高電流用の用途としては低くなりすぎる場合がある。あるいは、信頼性の高い入力電圧作動範囲を狭くする必要が生じる場合もある。
【０００７】
例えば、図２ｂは代表的５ＶのＮＭＯＳトランジスタのブレークダウンを示し、次いで、ＶＧＳの複数の値に対する挙動をスナップバックする。これと対照的に、図２ｃは代表的５ＶのＰＭＯＳトランジスタのブレークダウンＶＧＳの同じ値に対する挙動を示す。ＮＭＯＳトランジスタは、そのゲート電圧が低下したり、トランジスタがオフになったりしたとき、大きなＶＤＳを処理する事が出来る。図２ｃが示すように、ＰＭＯＳトランジスタは、一般に、同等のＮＭＯＳトランジスタよりも好適にオン状態のストレスを処理する事が可能である。
【０００８】
本発明は上記の課題を解決するためになされたものであり、信頼性の向上した高効率の電力レギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００９】
一般に、１つの態様では、電力レギュレータは、第１のドライバ出力部を持つ第１のドライバと、第１のドライバ出力部を持つ第２のドライバとを備える。第１のドライバは、第１のドライバ出力部と通信可能な出力端子を持つ第１のスイッチと、第１のドライバ出力部と通信可能な出力端子を持つ第２のスイッチとを備える事が出来る。第１のスイッチの電力散逸は第２のスイッチの電力散逸未満とする事が出来る。例えば、トランジスタを用いて、第１のスイッチと、第２のスイッチとの実現が可能であり、第１のスイッチのトランジスタタイプまたはサイズに起因して第１のスイッチの方が第２のスイッチよりも低い電力散逸を有する。
【００１０】
第２のスイッチのオン状態ブレークダウン電圧は、第１のスイッチのオン状態ブレークダウン電圧よりも大きくする事が出来る。例えば、第１のスイッチと第２のスイッチは、トランジスタを用いて実現が可能であり、第２のスイッチは、そのトランジスタタイプまたはサイズに起因して、第１のスイッチよりもさらに大きいオン状態ブレークダウン電圧を有する。
【００１１】
実施構成によっては、第１のスイッチがＮＭＯＳトランジスタを有するものもあり、さらに、レギュレータが、第１のトランジスタのゲートと通信可能なブートストラップ・プリドライバをさらに備えるものもある。
【００１２】
実施構成によっては、レギュレータが第１のドライバをターンオフする回路を備えるものもある。上記回路は、第１のターンオフ開始時刻と、第１のトランジスタのゲートへの印加電圧の第１のスルーレートとを制御することにより、第１のドライバをターンオフするように構成する事が出来る。上記回路を構成して、第２のターンオフ開始時刻と、第２のトランジスタのゲートへの印加電圧の第２のスルーレートとを制御する事が出来る。
【００１３】
第１のターンオフ開始時刻を制御して、この開始時刻が第２のターンオフ開始時刻よりも前になるように回路を構成する事が出来る。第１のスルーレートを制御して、このスルーレートが第２のスルーレートよりも大きくなるように上記回路を構成する事が出来る。第１のターンオフ開始時刻と、第２のターンオフ開始時刻と、第１のスルーレートと、第２のスルーレートとを制御するように回路を構成し、それによって、第２のターンオフ開始時刻よりも前に第１のトランジスタがターンオフするようにする事が出来る。
【００１４】
このレギュレータは、直流／直流（ＤＣ／ＤＣ）コンバータに備えられる事が出来る。このレギュレータは、第１のドライバ出力部および第２のドライバ出力部と通信可能な入力部を持つフィルタを備える事が出来る。このフィルタは負荷と通信可能である。
【００１５】
第１のドライバは、１以上の追加スイッチを備えることが可能であり、個々のスイッチは第１のドライバ出力部と通信可能な出力端子を有する。第２のドライバは１以上の第２のドライバスイッチを備えることができ、個々のドライバスイッチは第２のドライバ出力部と通信可能な出力端子を有する。第２のドライバスイッチはＮＭＯＳトランジスタを備える事が出来る。１以上の第２のドライバスイッチは第１のトランジスタと第２のトランジスタとを備えることができ、第１のトランジスタは、第２のトランジスタのオン状態のドレインソース抵抗よりも低いオン状態のドレインソース抵抗を有する。第１のトランジスタが、第２のトランジスタのオン状態のブレークダウン電圧よりも低いオン状態のブレークダウン電圧を持つようにする事が出来る。
【００１６】
一般に、別の態様では、電力レギュレータは第１のドライバ出力手段を備えた第１のドライブ手段を備える事が出来る。第１のドライブ手段は、第１のドライバ出力手段と通信可能な出力手段を持つ第１のスイッチ手段を備えることができ、第１のドライバ出力手段と通信可能な出力手段を持つ第２のスイッチ手段を備える事が出来る。第１のスイッチ手段の電力散逸は、第２のスイッチ手段の電力散逸よりも少なくする事が可能である。
【００１７】
一般に、別の態様では、方法は、上記ドライバの第２のスイッチよりも低い第２のスイッチ手段の電力散逸をオン状態で有する上記第１のスイッチをターンオフするステップと、上記ドライバの第２のスイッチをターンオフするステップを含む事が出来る。上記第１のスイッチは第１のトランジスタを備えることができ、上記ドライバの第１のスイッチをターンオフするステップは、第１のトランジスタがオンになるオン電圧から、第１のトランジスタがオフになるオフ電圧へ、第１のトランジスタのゲートへの印加電圧を変更するステップを有する事が出来る。
【００１８】
第２のスイッチは第２のトランジスタを備えることができ、ドライバの第２のスイッチをターンオフするステップは、第２のトランジスタがオンになるオン電圧から、第２のトランジスタがオフになるオフ電圧へ、第２のトランジスタのゲートへの印加電圧を変更するステップを有する事が出来る。
【００１９】
第１のトランジスタのゲートへの印加電圧の変更は、第１のトランジスタのターンオフ時間に等しい時間にわたって実行することが可能であり、これに対して、第２のトランジスタのターンオフ時間に等しい時間にわたって第２のトランジスタのゲートへの印加電圧の変更を実行するステップを有する事が出来る。第２のトランジスタのターンオフ時間は、第１のトランジスタのターンオフ時間よりも長い時間とする事が出来る。例えば、第２のトランジスタのターンオフ時間を第１のトランジスタのターンオフ時間の少なくとも２倍の長さにする事が出来る。
【００２０】
上記方法は、異なるドライバをターンオンするステップをさらに含む事が出来る。上記異なるドライバをターンオンするステップは、この異なるドライバの中に含まれる１以上のスイッチをターンオンするステップを含む事が出来る。１以上のスイッチをトランジスタとして実現することも可能である。本方法はこの異なるドライバをターンオフするステップを含む事が出来る。ある実施構成では、異なるドライバは第１のトランジスタと第２のトランジスタとを備え、異なるドライバをターンオフするステップは、第２のトランジスタのターンオフに先行して第１のトランジスタをターンオフするステップを有する。第１のトランジスタは、第２のトランジスタよりも低いオン状態の電力散逸を生じる事が出来る。第１のトランジスタは、第２のトランジスタよりも低いオン状態のブレークダウン電圧を生じる事が出来る。
【００２１】
１以上の実施構成についての詳細が添付図面および以下の詳細な説明に記載されている。その他の特徴と利点はこの説明と図面から、並びに、特許請求の範囲から明らかになる。
【００２２】
様々な図面内の同じ参照記号は同じ構成要素を示すものとする。
【発明を実施するための最良の形態】
【００２３】
本明細書に記載のシステムと技術とにより信頼性の向上した高効率の電力レギュレータの実現が可能となる。
【００２４】
図１と図２ａに示すようなＤＣ／ＤＣコンバータには複数の制限がある場合がある。例えば、組み込み型ＤＣ／ＤＣコンバータの場合、（ＰＶＤＤとＰＶＳＳのオーバーシュートとアンダーシュートに起因する）内部電圧のバウンシングが望ましくないノイズを引き起こす可能性があり、構成トランジスタに過度のストレスを与える場合がある。電圧のバウンシングは、約２Ｖの入力電圧よりも大きいＶＤＳの値を経験する可能性があるトランジスタ２２０に特にストレスを与える場合がある。トランジスタ２２０に対する過度のストレスのために、システム２００の信頼性のある入力電圧作動範囲が制限される場合がある。
【００２５】
電圧のバウンシングは、主として図２ａのインダクタンスＬ１とインダクタンスＬ２などの寄生インダクタンスに起因して生じる場合がある。図２ａのコンバータ２００は３状態のうちの１つの状態になる事が出来る。第１の状態では、トランジスタ２２０がオンになり、トランジスタ２３０がオフになる。ＶＸがハイで、インダクタ２５０の中を通る電流が増加し、コンデンサ２８０が充電されている。第２の状態では、トランジスタ２２０がオフであり、トランジスタ２３０はオンである。ＶＸはローであり、インダクタ２５０の中を通る電流は減少している。第３の状態では、トランジスタ２２０とトランジスタ２３０の双方はオフである。第３の状態は、第１の状態と第２の状態間での推移中に生じる。第３の状態で費やされた時間は通常デッドタイムと称される。
【００２６】
図６は、トランジスタ２２０のゲートにおける電圧Ｖ１と、トランジスタ２３０のゲートにおける電圧Ｖ２と、トランジスタ２２０と２３０の共通端子における電圧ＶＸと、図２ａのインダクタ２５０の中を通る電流とを示す図である。
【００２７】
第１の状態と第２の状態間での推移中、電流は電流路２３２と電流路２３４との間で切り換わる。ＰＶＤＤとＰＶＳＳは、主として寄生インダクタンスＬ１とＬ２とに起因して外部電源電圧ＰＶＩＮとＰＧＮＤとの関連でオーバーシュートまたはアンダーシュートを経験する場合がある。
【００２８】
オーバーシュートとアンダーシュートは以下のように発生する場合がある。第１の状態中、トランジスタ２２０がターンオフする前にインダクタ２５０の中を通る電流がピーク電流Ｉｐまで上昇している。この電流は、寄生インダクタンスＬ１の中を通って流れる。したがって、トランジスタ２２０がターンオフするとき、電圧Ｌ１・ｄＩ１／ｄｔが生成され、Ｌ１の中を通る電流の変化に対抗する。同様に、電圧Ｌ２・ｄＩ２／ｄｔが生成され、Ｌ２の中を通る電流の変化に対抗する（トランジスタ２３０がターンオンされる前に、Ｌ２の中を通る電流がトランジスタ２３０の本体ダイオードの中を通って送られることに留意されたい）。
【００２９】
寄生インダクタンスＬ１とＬ２による電流の変化は、数アンペア／ナノ秒のオーダーの電流変化を伴い、数〜数１０ナノ秒のオーダーの時間にわたって発生する場合がある。その結果、第１の状態から第２の状態への推移中、ＰＶＤＤがＬ１｜ｄＩ１／ｄｔ｜と同じ量だけＰＶＩＮをオーバーシュートする可能性がある。同様に、ＰＶＳＳが、Ｌ２｜ｄＩ２／ｄｔ｜と同じ量だけＰＧＮＤをアンダーシュートする可能性がある。上述したように、トランジスタ２３０がターンオンされる前に、Ｌ２の中を通る電流はトランジスタ２３０の本体ダイオードの中を通って送られる。そのためＶＸがＶＤ＋Ｌ２・ｄＩ／ｄｔと同じ量だけアンダーシュートする可能性がある。但しＶＤは本体ダイオードの順方向のオン電圧である。
【００３０】
バウンシング電圧を小さくするために複数の方法を利用してもよい。パッケージングとプリント配線基板のレイアウトの改善を図ることにより、また、コンデンサ減結合のＥＳＬを減らすことにより、寄生インダクタンスＬ１とＬ２とを減らす事が出来る。しかし、これを行うことによりシステムにかなりのコストが追加されることが考えられる。
【００３１】
別の方法として、ゲート駆動電圧のスルーレートを下げて、寄生インダクタンスの中を通る電流が変化する時間を増やす（したがって、対応するｄＩ／ｄｔを減らす）方法がある。しかし、この方法はデッドタイムを大幅に増加させることが考えられる。図７と図１では、トランジスタ１２０のゲートに対する電圧がゆっくりと上げられれば、ＶＸがＰＶＳＳ（アースなど）以下に低下する時点のｔ２まで、インダクタンスＬ１の中を通る電流への影響はほとんど生じない。ｔ２とｔ３との間で、インダクタンスＬ１の中を通る電流はＩｐから０へ低下し、インダクタンスＬ２の中を通る電流は０からＩｐへ増加する。図７が示すように、ゲート駆動電圧のスルーレートを下げるだけでスイッチング時間のほぼ１／４に影響を与える。これによって、デッドタイムの比較的大きな増加のためにｄＩ／ｄｔの比較的小さな減少が得られる。さらに、デッドタイム中、高いＲＤＳ−ｏｎ領域でトランジスタが作動するためコンバータの効率が低下する。
【００３２】
本発明者は、上部ドライバまたは下部ドライバの１以上のドライバ用の複数のスイッチを組み込む電力レギュレータの方が現行システムよりも良好な解決策を提供できると認識した。例えば、以上略述した電源装置のオーバーシュートとアンダーシュートに起因して生じる問題の減少または除去を行うために複数のスイッチを使用する事が出来る。
【００３３】
図３は、一実施形態に基づく電力レギュレータを示す。ＤＣ／ＤＣコンバータ３００は、上部ドライバ３２０および下部ドライバ３３０と通信可能であるＰＷＭコントローラ３１０を備える。上部ドライバ３２０は第１のスイッチ３２２と第２のスイッチ３２４とを備える。ＰＷＭコントローラ３１０は、スイッチ端子３２３を介して第１のスイッチ３２２を制御し、スイッチ端子３２５を介して第２のスイッチ３２４を制御する。下部ドライバ３３０はスイッチ３３２を備える。ＰＷＭコントローラ３１０は、スイッチ端子３３３を介してスイッチ３３２を制御する。ＰＷＭコントローラ３１０は、第１のスイッチ３２２と、第２のスイッチ３２４と、スイッチ３３２とを制御して、電流Ｉ１とＩ２とを交互に発生させ、フィルタ３７０を介して負荷３９４へ直流出力を供給する。
【００３４】
上部ドライバ３２０に複数のスイッチを設けることにより複数の利点を得ることが可能となる。例えば、第１のスイッチ３２２は、第２のスイッチ３２４よりもさらに効率のよいもの（電力散逸が低くなるなど）にすることが可能となり、一方、第２のスイッチ３２４の方は、オン状態のブレークダウン電圧をより高くすることが可能となる。第１のスイッチ３２２が電流Ｉ１のほとんどを担持するが、第２のスイッチ３２４が最も著しいオン電圧ストレスを経験するようにシステム３００を実現する事が可能である。これによって、システム３００は効率のよさと信頼性の高さの双方を備えることが可能となる。
【００３５】
実施構成のなかには、パワートランジスタとして第１のスイッチ３２２と第２のスイッチ３２４とを実現することが可能なものもある。図４は、ＮＭＯＳトランジスタ４２２として上部ドライバ４２０の第１のスイッチを実現し、ＰＭＯＳトランジスタ４２４として第２のスイッチを実現したＤＣ／ＤＣコンバータシステム４００の実施構成を示す図である。実施構成のなかには、トランジスタ４２２の方がトランジスタ４２４よりも大きいため、上部ドライバ４２０のデューティサイクルの大部分の間、トランジスタ４２２が電流の大部分を担持するようになるものもある。トランジスタ４２２とトランジスタ４２４の最適サイズおよび関連するＲＤＳ−ｏｎ値はプロセスに依存する。実施構成のなかには、電流の約７０％と約９５％の間を担持するようにトランジスタ４２２を構成することが可能なものもあるが、別の実施構成も可能である。コンバータ４００は、トランジスタ４２２のゲート４２３と通信可能なブートストラップ・プリドライバ４１５とブートストラップコンデンサＣＢＳ４１８とを備える。
【００３６】
コンバータ４００は、（トランジスタ４２２と、トランジスタ４２４と、トランジスタ４３２とのオンとオフを所望の時点に、かつ、所望のスルーレートで行うためなどに）上部ドライバ４２０と下部ドライバ４３０のデューティサイクルを制御するＰＷＭコントローラ４１０を備える。
【００３７】
上述したように、ＮＭＯＳトランジスタは、オン状態のブレークダウン電圧が低いことに起因して、オン状態で電圧ストレスに耐えられる程度がＰＭＯＳトランジスタに比べて少ない場合がある。図２ａのコンバータシステム２００などのコンバータでは、電流が上部ドライバから下部ドライバへ切り替えられたときに上部ドライバに対する最大の電圧ストレスが生じる。ある実施構成では、図５の方法５００に例示のように上部ドライバ４２０のスイッチをオフにすることによりコンバータシステム４００の信頼性を改善する事が可能である。
【００３８】
上部ドライバ４２０をターンオフする前に、ＮＭＯＳトランジスタ４２２（低いＲＤＳ−ｏｎを持つ）は電流の大部分を担持する（５１０）。例えば、トランジスタ４２２が電流の約９０％を担持することも可能であり、これに対して、トランジスタ４２４は電流の約１０％を担持する。上部ドライバ４２０をターンオフするために、比較的迅速にＮＭＯＳトランジスタ４２２をターンオフ事が出来る（５２０）。その後、上部ドライバ４２０内のすべての電流がＰＭＯＳトランジスタ４２４により担持される（５３０）。次いで、ＰＭＯＳトランジスタ４２４が比較的ゆっくりターンオフされる（５４０）。比較的迅速にトランジスタ４２２をターンオフすることにより、トランジスタ４２２のターンオフと関連するデッドタイムへの寄与が少なくなる。しかし、トランジスタ４２２がターンオフされたとき、Ｉ１が著しく変化しないため、電圧のバウンシングが、そのオン状態時にトランジスタ４２２に過度にストレスを与えることはない。
【００３９】
比較的ゆっくりトランジスタ４２４をターンオフすることにより、電流Ｉ１が変化する時間が長くなる。この結果、電圧のバウンシングは減少する。さらに、ＰＭＯＳトランジスタ４２４の方がＮＭＯＳトランジスタ４２２に比べてオン状態でかなり高いブレークダウン電圧を持っているため、ＰＭＯＳトランジスタ４２４はブレークダウンすることなく、電圧のトランジェントに十分耐える事が出来る。
【００４０】
この結果、コンバータ４００はコンバータ２００よりも高い信頼性をもつ事が出来る。これに対して、（低いＲＤＳ−ｏｎ値を持つ）ＮＭＯＳトランジスタ４２２は、上部ドライバのデューティサイクルのほとんどの間中電流の大部分を担持するため、コンバータ４００の効率は過度に妥協の産物となる場合がある。
【００４１】
複数のスイッチを含む上部ドライバおよび／または下部ドライバを備えた電力レギュレータの別の実施構成は図８に示すものとなる。図８は、第１のＰＭＯＳトランジスタ８２２と第２のＰＭＯＳトランジスタ８２４とを含む上部ドライバ８２０を備えたＤＣ／ＤＣコンバータシステム８００を示す。実施構成によっては、第１のトランジスタ８２２と第２のトランジスタ８２４の双方をＮＭＯＳトランジスタとして実現することも可能である点に留意されたい。第１のトランジスタ８２２のＲＤＳ−ｏｎは第２のトランジスタ８２４のＲＤＳ−ｏｎよりも小さい。この場合、トランジスタ８２２と８２４に対するＲＤＳ−ｏｎの最適相対値はプロセスに依存する。例示の実施構成では、トランジスタ８２４のＲＤＳ−ｏｎの値に対するトランジスタ８２２のＲＤＳ−ｏｎの値の比は約１〜９である。
【００４２】
システム８００は、時間およびスルーレートコントローラ８１２Ａ〜８１２Ｄ（一般にコントローラ８１２と呼ばれる）とをさらに備える。トランジスタ８２２、８２４、８３２、８３４のゲートへの印加電圧のタイミングと変化率とを制御するためにコントローラ８１２が使用される。コントローラ８１２は、図８ではＰＷＭコントローラ８１０とは別個に示されているが、コントローラ８１２をＰＷＭコントローラ８１０と一体化してもよい。
【００４３】
以下に説明するように、上部ドライバ８２０と下部ドライバ８３０をターンオフすることが可能であり、その結果ＰＶＤＤとＰＶＳＳのオーバーシュートとアンダーシュートの減少または除去が行われる。図９は、上部ドライバ８２０のターンオフに先行する或る時点ｔ０から、下部ドライバ８３０がターンオンされた或る時点ｔ５までのＶ１ａ、Ｖ１ｂ、ＶＸ、Ｉ１を示す図である。
【００４４】
ｔ０からｔ１まで上部ドライバ８２０はオンになり、電流の大部分はトランジスタ８２２の中を通って流れる（ＲＤＳ−ｏｎの低い方の値で）。上部ドライバ８２０をターンオフするために、時間およびスルーレートコントローラ８１２Ａは、ｔ１からｔ２までの時間にわたって図示のようなトランジスタ８２２のゲートで電圧Ｖ１ａを上げることにより、トランジスタ８２２をまずオフにする。図９が示すように、ＶＸは非常に迅速に０ボルト未満の電圧まで低下する。次いで、コントローラ８１２Ｂは、ｔ２からｔ４までの時間にわたってトランジスタ８２４のゲートでゆっくりとトランジスタ８２４をオフにする。図９が示すように、Ｉ１とＩ２は、ｔ２からｔ３までの時間にわたって（それぞれ）Ｉｐから０へおよび０からＩｐへ変化する。
【００４５】
上述の方法を用いて、ｔ２とｔ３の間の時間にわたってＩｐから０まで電流を変化させることにより、寄生インダクタンスの中を通るｄＩ／ｄｔを効果的に減らす（したがって、システム８００のなどのシステムおけるアンダーシュートおよびアンダーシュート問題の減少または除去を行う）ことが可能となる。しかし、この方法は大きなデッドタイムの増加につながるものではない。何故なら、ｔ１とｔ２との間の推移時間（ＶＸが０まで減少する時間）は利用可能なシステムを用いて達成される推移時間よりも相当に短いからである。
【００４６】
時刻ｔ４に、下部ドライバ８３０をターンオンしてもよい。下部ドライバ８３０をターンオンする前にＩ２がＩｐまで上昇する（Ｉ２は、トランジスタ８３２および／またはトランジスタ８３４の本体ダイオードの中を通って送られる）ため、コントローラ８１２Ｃと８１２Ｄとはトランジスタ８３２と８３４を同時にターンオンすることも可能である。別の実施構成では、コントローラ８１２Ｃと８１２Ｄは違った形でトランジスタをターンオンすることも可能である。
【００４７】
下部ドライバ８３０のトランジスタ８３２はトランジスタ８３４よりも小さなＲＤＳ−ｏｎ値を持つ事が出来る。下部ドライバ８３０をターンオフするために、コントローラ８１２Ｃは第１にかつ迅速にトランジスタ８３２をターンオフする事が出来るが、これに対して、コントローラ８１２Ｄはそれよりもゆっくりトランジスタ８３４をターンオフする事が出来る。最後に、上部ドライバ８２０をターンオンするために、コントローラ８１２Ａと８１２Ｂとはトランジスタ８２２と８２４を同時にターンオンするか、違った形でトランジスタ８２２と８２４をターンオンするかのいずれかを行う事が出来る。コントローラ８１２Ａ〜８１２Ｄが図８では別個のものとして示されているが、別個のものである必要はないことに留意されたい。
【００４８】
図８は、トランジスタ８２２と８２４の双方がＰＭＯＳトランジスタとして実現され、トランジスタ８３２と８３４の双方がＮＭＯＳトランジスタとして実現された実施構成を示すものではあるが、別の実施構成も可能である。例えば、図４の実施構成（および同様の実施構成）を用いて、上述のようなオーバーシュートとアンダーシュートの減少または除去を行うことが可能となる。
【００４９】
図１０はシステム１０００の追加の実施構成を示し、この実施構成では、上部ドライバ１０２０および／または下部ドライバ１０３０において３以上のトランジスタを使用する事が出来る。例えば、上部ドライバ１０２０は、トランジスタ１０２２−１〜１０２２−Ｍを備え、この場合、トランジスタ１０２２−１〜１０２２−（Ｍ−１）はＮＭＯＳトランジスタであり、トランジスタ１０２２−ＭはＰＭＯＳトランジスタである。下部ドライバ１０３０は、１つのＮＭＯＳトランジスタ１０３２を備えるものとして示されているが、別の実施構成も可能である。
【００５０】
システム１０００のようなシステムを上述のように利用して、システムの信頼性を高め、ＰＶＤＤとＰＶＳＳのオーバーシュートとアンダーシュートの減少または除去を行うことが可能となる。例えば、トランジスタ１０２２−１〜１０２２−（Ｍ−１）は上部ドライバ１０２０がオンになっている時間中、電流の大部分を担持する事が可能である。上部ドライバ１０２０をターンオフするために、トランジスタ１０２２−１〜１０２２−（Ｍ−１）を最初にターンオフする事が出来る。次に、トランジスタ１０２２−Ｍをターンオフする事が出来る。このような実施構成では、システム１０００はさらに信頼性の高いものになる事が可能である（何故なら、ＰＭＯＳトランジスタ１０２２−Ｍの方が、ＮＭＯＳトランジスタ１０２２−１〜１０２２−（Ｍ−１））よりも高いオン状態のブレークダウン電圧を持つからである）。また、システム１０００は効率システムになることも可能となる（何故なら、ＮＭＯＳトランジスタ１０２２−１〜１０２２−（Ｍ−１）の方が、トランジスタ１０２２〜Ｍよりも低いＲＤＳ−ｏｎを持っているからである）。
【００５１】
システム１０００は、（複数のコントローラまたは単一のコントローラを含む事が出来る）時間およびスルーレートコントローラ１０１２を備えて、いつ、および、どのような時間スケールにわたって、トランジスタ１０２２−１〜１０２２−Ｍのオンとオフとを行うかを制御する事が可能である。このような実施構成では、トランジスタ１０２２−１〜１０２２−Ｍのオンとオフを行って、図８と図９と関連して上述したようなオーバーシュートとアンダーシュートの減少または除去を行うことが可能となる。例えば、上部ドライバ１０２０をターンオフするために、コントローラ１０１２はトランジスタ１０２２−１〜１０２２−（Ｍ−１）を迅速にターンオフし、次いで、トランジスタ１０２２−Ｍをゆっくりターンオフする事が可能である。トランジスタ１０２２−１〜１０２２−（Ｍ−１）を順番にターンオフすることも可能である。あるいは、これらのトランジスタをターンオフする時間に若干のオーバーラップ部分または完全なオーバーラップ部分を設けてもよい。
【００５２】
いくつかの実施構成について説明した。しかしながら、本発明の精神と範囲から逸脱することなく様々な変更を行うことも可能であることを理解されたい。例えば、異なる組み合わせのＰＭＯＳとＮＭＯＳトランジスタを使用することも可能である。（ＤＣ／ＤＣコンバータシステムなどの）電力レギュレータシステムは、上記上部ドライバおよび／または下部ドライバで例示したものとは異なる数のトランジスタを備えることも可能である。異なるタイプのスイッチの使用も可能である。例えば、実施構成によっては、バイポーラトランジスタなどの別のタイプのトランジスタの使用も可能である。したがって、別の実施構成も以下の請求項の範囲内に属するものである。
【図面の簡単な説明】
【００５３】
【図１】従来技術によるＤＣ／ＤＣコンバータの概略図である。
【図２ａ】従来技術による別のＤＣ／ＤＣコンバータの概略図である。
【図２ｂ】代表的な５ＶのＮＭＯＳトランジスタのブレークダウンとスナップバックの挙動（ｓｎａｐ  ｂａｃｋ  ｂｅｈａｖｉｏｒ）を示す。
【図２ｃ】代表的５ＶのＰＭＯＳトランジスタのブレークダウンの挙動を示す。
【図３】ある実施構成による電力レギュレータの概略図である。
【図４】ＮＭＯＳとＰＭＯＳ双方のトランジスタを頂部スイッチの中に組み込むＤＣ／ＤＣコンバータシステムの実施構成を示す概略図である。
【図５】図４に示されるシステムのようなＤＣ／ＤＣコンバータシステムのドライバをターンオフする方法を示す。
【図６】図２ａに示されるようなＤＣ／ＤＣコンバータ用の電圧Ｖ１、Ｖ２、ＶＸおよび電流ＩＬを示す。
【図７】図１に示されるようなＤＣ／ＤＣコンバータに関連する電圧Ｖ１、Ｖ２、ＶＸおよびＩを示し、この場合トランジスタのゲート電圧はゆっくりと上げられ、ｄＩ／ｄｔはそのままの大きさである。
【図８】アンダーシュートとアンダーシュートの減少や除去を行うＤＣ／ＤＣコンバータシステムの実施構成を示す。
【図９】図８に示されるような実施構成に関連する電圧Ｖ１ａ、Ｖ１ｂ、ＶＸ、Ｖ２、電流Ｉ１とＩ２を示す。
【図１０】上部ドライバ部内に３以上のトランジスタを含むＤＣ／ＤＣコンバータシステムの実施構成を示す。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
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