(57)【要約】【課題】  高耐圧ＭＯＳトランジスタのドレインオフセットを高精度に形成し、かつ高速動作を可能とする。【解決手段】  第１導電型の半導体基板１上に形成されたＭＯＳ型トランジスタのドレインが、ゲート電極１２に近い側から順に、第２導電型の第１の低濃度拡散層１４と、第２導電型の第１の高濃度拡散層１９と、第２導電型の第１の低濃度拡散層２１と、第２導電型の第２の高濃度拡散層１８とを備える。ＭＯＳ型トランジスタのドレインと外部とを接続するコンタクト２５が、第２の高濃度拡散層１８上に形成されている。【選択図】        図７
2005093458.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成されたＭＯＳ型トランジスタにおいて、
前記ＭＯＳ型トランジスタのドレインが、前記ＭＯＳ型トランジスタのゲート電極に近い側から順に、第２導電型の第１の高濃度拡散層と、第２導電型の第１の低濃度拡散層と、第２導電型の第２の高濃度拡散層とを備え、
前記ＭＯＳ型トランジスタのドレインと外部とを接続するコンタクトが、前記第２の高濃度拡散層上に形成されていることを特徴とする半導体装置。
【請求項２】
ＭＯＳ型トランジスタのドレインが、前記ＭＯＳ型トランジスタのゲート電極と第２導電型の第１の高濃度拡散層との間に、さらに第２導電型の第２の低濃度拡散層を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１または第２の高濃度拡散層のうちの少なくとも一方の、表面の一部または全面が、シリサイド化されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
ＭＯＳ型トランジスタのゲート電極の上面の全面がシリサイド化されていることを特徴とする請求項１から３までのいずれか１項記載の半導体装置。
【請求項５】
ＭＯＳ型トランジスタのソースが、前記ＭＯＳ型トランジスタのゲート電極をはさんで前記ＭＯＳ型トランジスタのドレインと対称構造をなすことを特徴とする請求項１から４までのいずれか１項記載の半導体装置。
【請求項６】
第１導電型の半導体基板上にＭＯＳ型トランジスタを形成する半導体装置の製造方法であって、
前記第１導電型の半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に第２導電型の第１の不純物を注入することで、前記半導体基板中に低濃度拡散層を形成する工程と、
前記半導体基板表面上における前記ゲート電極とは離間した位置にマスクを形成する工程と、
前記マスクの形成された前記半導体基板に第２導電型の第２の不純物を注入して、前記ゲート電極に隣接する前記半導体基板の表面に、前記ゲート電極に近い側から順に、第１の高濃度拡散層と、第１の低濃度拡散層と、第２の高濃度拡散層とを備えた、ドレインを形成する工程と、
前記ドレインと外部とを接続するコンタクトを前記第２の高濃度拡散層上に形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
第１導電型の半導体基板上にＭＯＳ型トランジスタを形成する半導体装置の製造方法であって、
前記第１導電型の半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に第２導電型の第１の不純物を注入することで、前記半導体基板中に低濃度拡散層を形成する工程と、
前記ゲート電極の両側に絶縁膜よりなるサイドウォールを形成する工程と、
前記半導体基板表面上における前記サイドウォールとは離間した位置にマスクを形成する工程と、
前記マスクの形成された前記半導体基板に第２導電型の第２の不純物を注入して、前記ゲート電極に隣接する前記半導体基板の表面に、前記ゲート電極に近い側から順に、第２の低濃度拡散層と、第１の高濃度拡散層と、第１の低濃度拡散層と、第２の高濃度拡散層とを備えたドレインを形成する工程と、
前記ドレインと外部とを接続するコンタクトを前記第２の高濃度拡散層上に形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
コンタクトを形成する工程の前に、第１または第２の高濃度拡散層のうち少なくとも一方の表面の一部または全面をシリサイド化することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
コンタクトを形成する工程の前に、ゲート電極の上面の全面をシリサイド化することを特徴とする請求項６から８までのいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置およびその製造方法に関し、特に、高耐圧ＭＯＳトランジスタからなる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、電気的に書き込みや消去が可能な不揮発性メモリとして、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭが注目されている。これらのメモリデバイスでは、データ書き込み時や消去時に１０Ｖ以上の高電圧をメモリセルに印加する必要があるが、この高電圧は外部電源から供給されるか、もしくは内部の昇圧回路によって生成されメモリセルに供給される。
【０００３】
その際、昇圧回路や高電圧伝達回路には高耐圧ＭＯＳトランジスタが用いられるが、この高耐圧ＭＯＳトランジスタは、使用される高電圧以上のドレイン接合耐圧が必要とされるだけでなく、ドレイン・ゲートに高電圧が同時に印加されたときに起こるバイポーラアクションに対しても、使用される高電圧以上の耐圧が要求される。通常、このような高耐圧ＭＯＳトランジスタとしては図１４に示すようなものが知られている（例えば、特許文献１）。
【０００４】
この高耐圧ＭＯＳトランジスタの構造は次のとおりとなっている。すなわち、Ｐ型シリコン基板１０１中にＳＴＩ素子分離膜１０５、１０６が形成され、Ｐ型シリコン基板１０１の表面には、ゲート酸化膜１１１と、その上のゲート電極１１２とが配置されている。さらにゲート電極１１２とゲート酸化膜１１１との側面には絶縁膜よりなるサイドウォール１３０が形成され、ゲート電極１１２の一方の側（図中の左側）のＰ型シリコン基板１０１内に、Ｎ型の低不純物濃度領域１１５とＮ型の高不純物濃度領域１２０とからなるソース領域が形成されている。またゲート電極１１２をはさんでソース領域とは反対側のＰ型シリコン基板１０１内に、同じくＮ型の低不純物濃度領域１１４とＮ型の高不純物濃度領域１１８とにより構成されるドレイン領域が形成されている。ただしドレイン領域においては、Ｎ型の高不純物濃度領域１１８は、ゲート電極１１２からオフセット１２１の長さだけ離間して配置されている。１１３、１１６は、Ｎ型の低不純物濃度領域である。そして高不純物濃度領域１１８、１２０の表面の一部とゲート電極１１２の上面の一部が、Ｔｉシリサイド膜１２３としてシリサイド化されている。このシリサイド化により、ソース、ドレインのコンタクト抵抗と、ゲート電極の配線抵抗およびコンタクト抵抗とが低減され、高耐圧ＭＯＳトランジスタが高速動作可能となる。そして層間絶縁膜として酸化シリコン膜１２４でＰ型シリコン基板１０１の表面を覆い、酸化シリコン膜１２４にコンタクト孔を開口して、そのコンタクト孔に、ソース、ドレインへのコンタクト電極として、それぞれＮ型の高不純物濃度領域１１８、１２０の表面に形成されたＴｉシリサイド膜１２３に対して、ＡＬ配線１２５、１２６が配置されている。なおゲート電極１１２に対してもコンタクト孔とコンタクト電極が配置されるが、図１４においては図示を省略している。
【０００５】
上記のような構成をとることにより、ドレインへの高電圧印加時に、ゲート電極１１２付近のドレイン接合部において、オフセット１２１部分の低不純物領域１１４内に大きな空乏層が生じ、そのためゲート酸化膜１１１付近のドレイン接合部の電界集中を弱めることができる。そのためソース、ドレイン間のバイポーラアクションを防止することが可能となり、耐圧性の優れた高耐圧ＭＯＳトランジスタを得ることができる。
【０００６】
次に、上記の高耐圧ＭＯＳトランジスタの製造方法を、図９から図１４を使用して説明する。
まず図９に示すように、Ｐ型シリコン基板１０１の表面に、酸化シリコン膜よりなるＳＴＩ素子分離膜１０５、１０６を形成する。次にＰ型シリコン基板１０１の表面を熱酸化して酸化シリコン膜１０９を形成した後、ポリシリコン膜１１０をＣＶＤ法により堆積させる。その後、Ｐ＋イオンをポリシリコン膜１１０に注入し、ポリシリコン膜１１０の低電気抵抗化を行う。
【０００７】
ポリシリコン膜１１０の低電気抵抗化だけならば、Ｐ＋イオンを注入する代わりにリンドープポリシリコン膜を使用しても同様の効果が得られる。しかし通常は、高速動作を目的として、ＮチャンネルＭＯＳトランジスタのポリシリコンゲート電極はＮ型にドーピングし、ＰチャンネルＭＯＳトランジスタのポリシリコンゲート電極はＰ型にドーピングする。そのため、同一基板上にＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを同時に形成するＣＭＯＳプロセスでは、ポリシリコンゲート電極をＮ型、Ｐ型に作り分けることのできるイオンドーピング法によりゲート電極の低電気抵抗化を行うことが最も効果的である。
【０００８】
本明細書では以後Ｎチャンネル型高耐圧ＭＯＳトランジスタについて説明するが、Ｐチャンネル型高耐圧ＭＯＳトランジスタも、Ｐ型シリコン基板１０１上に同時に形成するＣＭＯＳプロセスを前提としている。
【０００９】
次に、シリコン酸化膜１０９とポリシリコン膜１１０とを、リソグラフィー法と異方性ドライエッチング技術とを用いてパターニングし、図１０に示すように、ゲート酸化膜１１１とゲート電極１１２を形成する。またゲート電極１１２、ゲート酸化膜１１１をマスクとしてＰ型シリコン基板１０１にＰ＋イオンを注入し、Ｎ型の低不純物濃度領域１１３、１１４、１１５、１１６を形成する。
【００１０】
次に、図１１に示すように、Ｐ型シリコン基板１０１の表面に酸化シリコン膜をＣＶＤ法を用いて堆積し、その後、堆積した酸化シリコン膜を異方性のドライエッチング技術を用いてエッチング除去することにより、ゲート電極１１２とゲート酸化膜１１１との側面に、酸化シリコン膜よりなるサイドウォール１３０を形成する。
【００１１】
次に、Ｐ型シリコン基板１０１上にフォトレジスト１１７をパターニングし、Ａｓ＋イオンを注入してＮ型の高不純物濃度領域１１８、１２０を形成する。このとき、オフセット１２１を形成するために、図の中央部に示すようにフォトレジスト１１７の一部がゲート電極１１２にオーバーラップしかつ残部が低不純物濃度領域１１４にオーバーラップするようにパターニングしてＡｓ＋イオンの注入を行う。これにより、ゲート電極１１２の片側端から高不純物濃度領域１１８までの間のＰ型シリコン基板１０１の表面に低不純物濃度領域１１４が配置される。
【００１２】
次に、図１２に示すように、Ｐ型シリコン基板１０１の表面に酸化シリコン膜１２２をＣＶＤ法により全面的に堆積し、その後、この酸化シリコン膜１２２における、高不純物濃度領域１１８、１２０と、ゲート電極１１２の表面の一部上の部分を選択的にエッチング除去して、図示の状態とする。残された酸化シリコン膜１２２は、シリサイド化用のマスクとなる。
【００１３】
次に、図１３に示すように、酸化シリコン膜１２２をマスクとしてシリサイド促進化用のイオン、例えばＡｓ＋イオンを低エネルギーで注入し、酸化シリコン膜１２２で覆われていない高不純物濃度領域１１８、１２０とゲート電極１１２の表面の一部とをアモルファス化する。このアモルファス化によりシリサイドが形成されやすくなる。次に高融点金属、例えばＴｉを堆積させたあと、共晶点以上の高温で熱処理を行い、高不純物濃度領域１１８、１２０を構成する単結晶シリコンおよびゲート電極１１２を構成するポリシリコンとＴｉを反応させ、Ｔｉシリサイド膜１２３を形成する。
【００１４】
次に図１４に示すように、未反応のＴｉおよび酸化シリコン膜１２２を除去した後、層間絶縁膜として酸化シリコン膜１２４をＣＶＤ法により堆積し、高不純物濃度領域１１８、１２０の上にコンタクト孔を開口し、ＡＬ配線１２５、１２６を形成して、ソース、ドレインへのコンタクト電極とする。なおゲート電極１１２へもコンタクト電極を形成する。
【特許文献１】特開平９−２６６２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記のような従来の高耐圧ＭＯＳトランジスタおよびその製造方法では、オフセット１２１の長さが変動しやすく、その結果として高耐圧ＭＯＳトランジスタの特性がばらつくという問題を有していた。
【００１６】
なぜなら、オフセット１２１の長さはフォトレジスト１１７のパターニング時の誤差の影響を受けるからである。すなわち、フォトレジスト１１７のパターニング時の誤差として、寸法誤差とパターニング位置合わせ誤差とが考えられる。オフセット１２１の長さはゲート電極１１２の端からフォトレジスト１１７におけるゲート電極１１２とは反対側の端までの距離で決定されるが、例えばフォトレジスト１１７の位置合わせ誤差が０であったとしても、その寸法が設計値よりも小さくパターニングされたときは、オフセット１２１の長さは短くなる。逆にフォトレジスト１１７の寸法誤差が０であったとしても、位置合わせ誤差が生じてフォトレジスト１１７の中心位置がゲート電極１１２側にずれた場合は、やはりオフセット１２１の長さは短くなってしまう。
【００１７】
フォトレジストのパターニングでは、通常、必ず寸法の誤差と位置合わせの誤差とが生じる。半導体装置の製造においては、この二つの誤差を考慮し、ある範囲内で誤差が生じても半導体装置が動作するように各部の長さを決定する。
【００１８】
高耐圧ＭＯＳトランジスタの場合は、耐圧を確保するためには一定の長さ以上のオフセット１２１を確保する必要がある。しかしオフセット１２１を必要以上に長くすると、ドレイン電流が小さくなってしまう。これはオフセット部が低濃度拡散層からなるため、電気的に高抵抗となるためである。したがって所定のドレイン電流を確保するためにはゲート幅を大きくする必要があるが、そうすると素子の微細化が阻害されてしまう。
【００１９】
このような観点から、オフセット１２１の長さは耐圧が確保できる最小限の長さであることが望ましいが、先に述べたように従来の高耐圧ＭＯＳトランジスタおよびその製造法では、オフセット１２１について、パターニング時の二つの誤差成分を考慮し、マージンを加味した長めの設定とせざるを得ない。そしてこれにより減少するドレイン電流を補償するため、ゲート電極１１２の幅を必要なものよりも長めに設定する必要があるので、結果として微細化が犠牲となる。
【００２０】
また別の課題として、ポリシリコンよりなるゲート電極１１２の低電気抵抗化のために工程数が増大するという問題がある。
ゲート電極としてポリシリコンを使用した場合は、通常そのままでは電気抵抗が高く、回路の動作に支障があるため、ポリシリコンにＮ型またはＰ型の不純物をドーピングし、低電気抵抗化を図る。低電気抵抗化のための不純物ドーピングの手段としては、ＣＶＤ法によりポリシリコンを堆積する際にリンを同時にドーピングするリンドープポリシリコンを使用する方法と、ポリシリコン堆積後に不純物をイオン注入法によりドーピングする方法とのいずれかを用いるのが一般的である。上記の背景技術の欄での説明でも述べたように、イオン注入法によるドーピングは、注入量のコントロールが容易で、Ｎ型とＰ型のドーピングをＮチャンネルＭＯＳトランジスタのゲートとＰチャンネルＭＯＳトランジスタのゲートに打ち分けることができるため、ＣＭＯＳ型半導体装置を製造する上では必須の技術となっている。さらにソース、ドレイン注入と同時にゲートに注入を行えば、工程数の削減が可能である。
【００２１】
しかしながら上記の従来の高耐圧ＭＯＳトランジスタの製造方法によれば、図１１に示すソース、ドレイン用の高不純物濃度領域１２０、１１８形成のためのＡｓ＋イオン注入時に、ポリシリコンよりなるゲート電極１１２がフォトレジスト１１７により一部覆われているため、Ａｓ＋イオンがゲート電極１１２の一部にしか注入されない。そのため、図１１のＡｓ＋イオン注入ではゲート電極１１２への不純物ドーピングが十分になされないので、あらかじめ図９に示すようにポリシリコン膜１１０を堆積した直後に例えばＰ＋イオンを注入し、低電気抵抗化を行っておく必要があり、工程数の増大を招いていた。
【００２２】
さらに従来の高耐圧ＭＯＳトランジスタおよびその製造方法には、シリサイド化による高速化が困難であるという課題がある。シリサイド化による高速化のためには、ゲート電極１１２のさらなる低電気抵抗化のために、ゲート電極１１２の上面が全てシリサイド化されることが望ましい。しかし、オフセット１２１領域の低不純物濃度領域１１４の表面をシリサイド化してしまうと、高不純物濃度領域１１８と電気的に短絡してしまい、オフセット１２１を設けた意味が失われてしまう。
【００２３】
そのため、図１３に示すように、シリサイド化用の酸化シリコン膜１２２によりオフセット１２１の部分をカバーして、そのシリサイド化を回避する必要があった。しかしながら、そのためには、酸化シリコン膜１２２は、リソグラフィー時の合わせマージンを考慮して、一部をゲート電極１１２上にオーバーラップするように形成せざるを得ず、そのためゲート電極１１２の表面は一部しかシリサイド化されずに低電気抵抗化が十分に行われないため、高速動作可能な高耐圧ＭＯＳトランジスタの実現が困難であるという問題があった。
【００２４】
本発明は上記課題を解決するためになされたものであり、高耐圧ＭＯＳトランジスタのドレインオフセットを高精度に形成し、耐圧を十分確保した上でドレイン電流の減少を最小限に抑えることができ、さらにポリシリコンからなるゲート電極への低電気抵抗化のための不純物ドーピングを工程数を増大させずに行えることができ、さらにシリサイド化の際にゲート電極表面を全てシリサイド化できるため、より高速動作が可能な高耐圧ＭＯＳトランジスタおよびその製造方法を提供するものである。
【課題を解決するための手段】
【００２５】
上記の課題を解決するために、本発明の半導体装置は、第１導電型の半導体基板上に形成されたＭＯＳ型トランジスタにおいて、前記ＭＯＳ型トランジスタのドレインが、前記ＭＯＳ型トランジスタのゲート電極に近い側から順に、第２導電型の第１の高濃度拡散層と、第２導電型の第１の低濃度拡散層と、第２導電型の第２の高濃度拡散層とを備え、前記ＭＯＳ型トランジスタのドレインと外部とを接続するコンタクトが、前記第２の高濃度拡散層上に形成されていることを特徴とする。
【００２６】
本発明によれば、上記半導体装置において、ＭＯＳ型トランジスタのドレインが、前記ＭＯＳ型トランジスタのゲート電極と第２導電型の第１の高濃度拡散層との間に、さらに第２導電型の第２の低濃度拡散層を備えた構成とすることができる。
【００２７】
本発明によれば、上記半導体装置において、第１または第２の高濃度拡散層のうちの少なくとも一方の、表面の一部または全面が、シリサイド化されていることが好ましい。
本発明によれば、上記半導体装置において、ＭＯＳ型トランジスタのゲート電極の上面の全面がシリサイド化されていることが好ましい。
【００２８】
本発明によれば、上記半導体装置において、ＭＯＳ型トランジスタのソースが、前記ＭＯＳ型トランジスタのゲート電極をはさんで前記ＭＯＳ型トランジスタのドレインと対称構造をなすことが好ましい。
【００２９】
本発明の第１の半導体装置の製造方法は、第１導電型の半導体基板上にＭＯＳ型トランジスタを形成する半導体装置の製造方法が、前記第１導電型の半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に第２導電型の第１の不純物を注入することで、前記半導体基板中に低濃度拡散層を形成する工程と、前記半導体基板表面上における前記ゲート電極とは離間した位置にマスクを形成する工程と、前記マスクの形成された前記半導体基板に第２導電型の第２の不純物を注入して、前記ゲート電極に隣接する前記半導体基板の表面に、前記ゲート電極に近い側から順に、第１の高濃度拡散層と、第１の低濃度拡散層と、第２の高濃度拡散層とを備えた、ドレインを形成する工程と、前記ドレインと外部とを接続するコンタクトを前記第２の高濃度拡散層上に形成する工程とを含むことを特徴とする。
【００３０】
本発明の第２の半導体装置の製造方法は、第１導電型の半導体基板上にＭＯＳ型トランジスタを形成する半導体装置の製造方法が、前記第１導電型の半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に第２導電型の第１の不純物を注入することで、前記半導体基板中に低濃度拡散層を形成する工程と、前記ゲート電極の両側に絶縁膜よりなるサイドウォールを形成する工程と、前記半導体基板表面上における前記サイドウォールとは離間した位置にマスクを形成する工程と、前記マスクの形成された前記半導体基板に第２導電型の第２の不純物を注入して、前記ゲート電極に隣接する前記半導体基板の表面に、前記ゲート電極に近い側から順に、第２の低濃度拡散層と、第１の高濃度拡散層と、第１の低濃度拡散層と、第２の高濃度拡散層とを備えたドレインを形成する工程と、前記ドレインと外部とを接続するコンタクトを前記第２の高濃度拡散層上に形成する工程とを含むことを特徴とする。
【００３１】
本発明によれば、上記第１または第２の半導体装置の製造方法において、コンタクトを形成する工程の前に、第１または第２の高濃度拡散層のうち少なくとも一方の表面の一部または全面をシリサイド化することが好適である。
【００３２】
本発明によれば、上記半導体装置の製造方法において、コンタクトを形成する工程の前に、ゲート電極の上面の全面をシリサイド化することが好適である。
【発明の効果】
【００３３】
本発明の半導体装置およびその製造方法によれば、注入マスクをリソグラフィーにより形成する際に生じる寸法誤差と位置合わせ誤差との二つの誤差のうち、位置合わせ誤差を解消できるため、より高精度の寸法でオフセットを形成可能となり、その結果安定した特性の高耐圧ＭＯＳトランジスタを実現できる。また、ソース、ドレイン注入の際にポリシリコンよりなるゲート電極を注入マスクによっておおう必要がないため、ソース、ドレイン注入と同時に十分な量の不純物をゲート電極に導入でき、ゲート電極の十分な低電気抵抗化と工程数の削減とを同時に実現できる。さらに、高耐圧ＭＯＳトランジスタをシリサイド化する際に、ゲート電極表面のシリサイド化を全面で行えるため、より高速動作可能な高耐圧ＭＯＳトランジスタを実現できる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１から図７は本発明の実施の形態の半導体装置およびその製造方法を示す工程順断面図である。
【００３５】
製造方法にもとづいて説明すると、まず図１に示すように、Ｐ型シリコン基板１内に酸化シリコンよりなるＳＴＩ素子分離膜５、６を形成した後、Ｐ型シリコン基板１の表面を熱酸化して膜厚約２０ｎｍの酸化シリコン膜９を形成し、さらに、ＣＶＤ法によりポリシリコン膜１０を約２００ｎｍの厚さで堆積する。
【００３６】
次に、酸化シリコン膜９とポリシリコン膜１０とを、フォトリソグラフィー技術とドライエッチング技術とを使用してパターニングする。すると、図２に示すように、パターニングされた酸化シリコン膜９の一部は高耐圧ＭＯＳトランジスタのゲート酸化膜１１となり、ポリシリコン膜１０の一部はゲート電極１２となる。次いで、ゲート電極１２とゲート酸化膜１１とをマスクとして、例えばＰ＋イオンを７０ｋｅＶ、１×１０１３ｃｍ−２の条件でＰ型シリコン基板１の表面から注入する。注入されたＰ＋イオンは、Ｎ型の低不純物濃度領域１３、１４、１５、１６を形成する。
【００３７】
次に、図３に示すように、Ｐ型シリコン基板１の表面に酸化シリコン膜を約１００ｎｍの厚さでＣＶＤ法を用いて堆積した後、異方性ドライエッチング技術を用いてエッチング除去することにより、ゲート電極１２とゲート酸化膜１１との側面に酸化シリコン膜よりなるサイドウォール３０を形成する。このサイドウォール３０は、Ｎ型の低不純物濃度領域１４、１５におけるゲート電極１２に近接した部分を覆うように形成される。次いでフォトレジスト１７をＰ型シリコン基板１の表面にパターニングする。このとき、図示のように、ドレイン側においてフォトレジスト１７をサイドウォール２０から離間した位置にパターニングする。また、そのパターニング寸法は、オフセット２１に等しい寸法とする。その後、Ａｓ＋イオンを例えば４０ｋｅＶ、１×１０１５ｃｍ−２の条件で注入し、Ｎ型の高不純物濃度領域１８、１９、２０を形成する。高不純物濃度領域１９、２０は、ゲート電極１２から、サイドウォール３０の厚さに対応したＮ型の低不純物濃度領域１４、１５の部分を隔てた位置に形成される。Ｎ型の高不純物濃度領域２０とＮ型の低不純物濃度領域１５とは、合わせて高耐圧ＭＯＳトランジスタのソースとして機能し、Ｎ型の高不純濃度物領域１８、１９とＮ型の低不純物濃度領域１４とは、合わせて高耐圧ＭＯＳトランジスタのドレインとして機能する。
【００３８】
また、Ａｓ＋イオンはＰ型シリコン基板１の表面と同時にゲート電極１２へも注入され、ゲート電極１２の低電気抵抗化が同時に行われる。このため、図８〜図１３により説明した従来例のようにゲート電極への不純物ドーピングを別工程で行う必要がなく、工程数の削減を図ることができる。
【００３９】
その後、図４に示すように、フォトレジスト１７を除去する。
ここで本発明の特徴は、上述のように、ドレイン側においてフォトレジスト１７をサイドウォール３０から離間した位置にパターニングすることである。サイドウォール３０から離間した位置にパターニングされたフォトレジスト１７の下部におけるＰ型シリコン基板１表面の部分にはＡｓ＋イオンが注入されないため、低不純物濃度領域１４がそのままの状態で残り、この領域がオフセット２１となる。本発明ではこのオフセット２１の領域がフォトレジスト１７の寸法のみによって決定される。
【００４０】
先に説明したように、従来の高耐圧ＭＯＳトランジスタにおいて、ドレイン側に低不純物濃度領域よりなるオフセットを形成するときには、フォトレジストをゲート電極にオーバーラップさせてパターニングするので、オフセットの長さはフォトレジストの寸法誤差と位置合わせ誤差の二つの誤差要因の影響を受けてしまう。
【００４１】
しかしながら本発明によれば、オフセット２１はフォトレジスト１７の寸法誤差の影響しか受けない。したがって、オフセット２１の長さを従来例に比べて高精度に形成でき、このため安定した特性の高耐圧ＭＯＳトランジスタを製造することが可能である。
【００４２】
また、このときフォトレジスト１７をサイドウォール３０から離間した位置にパターニングするため、従来例に比べ高耐圧ＭＯＳトランジスタのチャンネル長方向のサイズが長くなる懸念があるが、オフセット２１を高精度に形成できるため、オフセット２１に加えるべき長さのマージンをより少なくできるので、ゲート電極１２のチャンネル長方向のサイズの増大をわずかなものにすることができる。
【００４３】
さらにオフセット２１の長さを従来例よりも短く設定できるので、オフセット２１に対応した部分の低不純物濃度領域１４による高電気抵抗成分がより少なくなり、ドレイン電流を確保しやすくなるため、従来例に比べてゲート電極１２の幅方向のサイズを小さくすることができる。
【００４４】
さらに、オフセット２１をサイドウォール３０から離間した位置に形成することにもとづきサイドウォール３０の近傍のＰ型シリコン基板１の表面に形成される高不純物濃度領域１９は、電気抵抗成分が極めて少ないため、図に示すような構造をとったとしてもドレイン電流を減少させることがほとんどなく、優れた特性の高耐圧ＭＯＳトランジスタを実現することができる。
【００４５】
次に、図５から図７にもとづき、高耐圧ＭＯＳトランジスタのシリサイド化プロセスについて説明する。シリサイド化することにより、より高速動作可能な高耐圧ＭＯＳトランジスタを実現できる。
【００４６】
まず、図５に示すように、Ｐ型シリコン基板１の表面の全面に酸化シリコン膜２２をＣＶＤ法により約８０ｎｍの厚さで堆積させたあと、リソグラフィー技術を用いて、高不純物濃度領域１８、１９、２０の上面の一部または全面とゲート電極１２とサイドウォール３０の表面とが開口するように、酸化シリコン膜２２をパターニングする。このパターニングされた酸化シリコン膜２２は、シリサイド化用のマスクとなる。
【００４７】
次に、酸化シリコン膜２２をマスクとして、シリサイド化促進用のＡｓ＋イオンを、例えば２５ｋｅＶ、１×１０１４ｃｍ−２の条件で注入する。これにより、ゲート電極１２および高不純物濃度領域１８、１９、２０の表面付近の領域がアモルファス化されシリサイドが形成されやすくなる。次に、高融点金属、例えばＴｉを約５０ｎｍの厚さで堆積させた後、６５０℃、３０分の熱処理を行い、ゲート電極１２を構成するポリシリコンおよび高不純物濃度領域１８、１９、２０を構成する単結晶シリコンと、Ｔｉとを反応させる。これにより、図６に示すように、ゲート電極１２の表面と高不純物濃度領域１８、１９、２０の表面の一部とをシリサイド化してＴｉシリサイド膜２３を形成する。
【００４８】
このようなシリサイド化を行うことにより、ゲート電極１２と高不純物濃度領域１８、２０の低電気抵抗化が図られ、より高速に動作する高耐圧ＭＯＳトランジスタが実現できる。
【００４９】
図１３に示すような従来の高耐圧ＭＯＳトランジスタをシリサイド化する際、オフセット１２１に対応した領域の低不純物濃度領域１１４の表面をシリサイド化すると、高不純物濃度領域１１８と電気的に短絡してしまい、オフセット１２１を設けた意味が失われてしまうため、低不純物濃度領域１１４表面はシリサイド化できなかった。そのため従来の高耐圧ＭＯＳトランジスタをシリサイド化するときには、オフセット１２１を形成する低不純物濃度領域１１４の表面をシリサイドマスクである酸化シリコン膜１２２で完全におおう必要があり、そのためにシリサイドマスク用の酸化シリコン膜１２２をゲート電極１１２の表面の一部または全てにオーバーラップする形でパターニングせざるを得なかった。その結果、ゲート電極１１２の表面は一部、または全くシリサイド化されず、さらなる低電気抵抗化が不十分となり、高耐圧ＭＯＳトランジスタの高速化が困難であった。
【００５０】
しかしながら本実施の形態に示されているような方法によれば、ゲート電極１２の表面を全てシリサイド化できるため、より高速で動作可能な高耐圧ＭＯＳトランジスタが実現できる。さらに高不純物濃度領域１９の表面の一部もシリサイド化できるため、高不純物濃度領域１９がより低電気抵抗化され、より多くのドレイン電流を流すことが可能となる。
【００５１】
次に、図７に示すように、未反応のＴｉと酸化シリコン膜２２とを除去した後、Ｐ型シリコン基板１の表面に酸化シリコン膜２４を約８００ｎｍの厚さで堆積させる。また、高不純物濃度領域１８、１９上にコンタクト孔を開口し、ＡＬ配線２５、２６を形成する。なお、ゲート電極１２へのコンタクト孔とＡＬ配線とについては、図７においては図示を省略した。
【００５２】
本実施の形態では、Ｎチャンネル型高耐圧ＭＯＳトランジスタのみについて、その構造と製造方法を説明したが、Ｐ型シリコン基板１上の他の領域に同様の構造と製造方法によるＰチャンネル型高耐圧ＭＯＳトランジスタを配置しＣＭＯＳ構成とすると、より多様な半導体装置を実現できる。
【００５３】
また、Ｐ型シリコン基板１上に同時にＥＥＰＲＯＭなどのメモリ素子や低電圧系ＭＯＳトランジスタを形成する構成とすれば、ＥＥＰＲＯＭなどをワンチップでオペレートできる効率的な半導体装置を実現できる。
【００５４】
さらに本実施の形態ではドレイン領域にのみオフセット構造を有する高耐圧ＭＯＳトランジスタとその製造方法を説明したが、ドレイン領域と同様にソース領域にもオフセット構造を有する構成としてもよい。この場合は、ソース、ドレインを入れ替えて使用できるため、より柔軟な使用が可能な半導体装置を実現できる。
【００５５】
さらに本実施の形態では、ＳＴＩ素子分離膜５、６近傍表面にも低不純物濃度領域１４よりなるオフセットを設置しているが、素子分離特性が十分良好であればこのオフセットは設けなくともよく、この場合は高耐圧ＭＯＳトランジスタをさらに小形化できる。
【００５６】
なお、図８に示すように、図７に示す半導体装置と比較してサイドウォール３０を形成しない構成の半導体装置も、上に述べてきたものと同様の効果を有する。すなわち、図７ではサイドウォール３０の下部に形成される低不純物領域がこの場合は存在せず、高濃度不純物領域１９、２０がゲート電極１２に隣接する構成となる。
【００５７】
製造方法については、上記図７の半導体装置の製造方法から、サイドウォール３０の形成工程を省略することで図８に示す半導体装置を得ることができる。
図８のような構成によれば、サイドウォール形成工程がないため、図７に示す半導体装置に比べてより少ない工程数で高精度、高速動作可能な高耐圧ＭＯＳトランジスタを得ることができる。
【産業上の利用可能性】
【００５８】
本発明の半導体装置およびその製造方法は、ＭＯＳトランジスタのドレインオフセットを高精度に形成でき、かつ高速動作を可能とするものであり、高耐圧ＭＯＳトランジスタおよびその製造方法等として有効である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態に係る半導体記憶装置の製造方法を示す断面図
【図２】図１の次の工程を示す断面図
【図３】図２の次の工程を示す断面図
【図４】図３の次の工程を示す断面図
【図５】図４の次の工程を示す断面図
【図６】図５の次の工程を示す断面図
【図７】図６の次の工程および本発明の実施の形態に係る半導体記憶装置の構成を示す断面図
【図８】本発明の他の実施の形態に係る半導体記憶装置の構成を示す断面図
【図９】従来の高耐圧ＭＯＳトランジスタの製造方法を示す断面図
【図１０】図９の次の工程を示す断面図
【図１１】図１０の次の工程を示す断面図
【図１２】図１１の次の工程を示す断面図
【図１３】図１２の次の工程を示す断面図
【図１４】図１３の次の工程および従来の高耐圧ＭＯＳトランジスタの構成を示す断面図
【符号の説明】
【００６０】
１      Ｐ型シリコン基板
１１      ゲート酸化膜
１２      ゲート電極
１４      低不純物濃度領域
１５      低不純物濃度領域
１７      フォトレジスト
１８      高不純物濃度領域
１９      高不純物濃度領域
２０      高不純物濃度領域
２１      オフセット
２３      Ｔｉシリサイド膜
２５      ＡＬ配線
２６      ＡＬ配線
３０      サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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