(57)【要約】【課題】  プルアップ駆動部に流れる暗電流による内部電圧の電位上昇を抑制できる半導体メモリ素子の内部電圧発生回路を提供すること。【解決手段】  出力段からフィードバックされた内部電圧と基準電圧との電位を比較するための比較手段と、前記比較手段の出力信号に応答して、前記出力段をプルアップ駆動するためのプルアップ駆動手段と、前記内部電圧の電位が、所定のターゲットレベル以上の間に前記出力段を放電駆動するための放電駆動手段とを備えてなる。【選択図】図２
2005196727.tif 000002
【特許請求の範囲】
【請求項１】
出力段からフィードバックされた内部電圧と基準電圧との電位を比較するための比較手段と、
前記比較手段の出力信号に応答して前記出力段をプルアップ駆動するためのプルアップ駆動手段と、
前記内部電圧の電位が所定のターゲットレベル以上である間に前記出力段を放電駆動するための放電駆動手段と
を備えてなる半導体メモリ素子の内部電圧発生回路。
【請求項２】
請求項１に記載の半導体メモリ素子の内部電圧発生回路において、
前記放電駆動手段は、
前記内部電圧の電位に応答して、前記内部電圧の電位が所定のターゲットレベル以上である間に前記出力段を放電駆動するための第１放電駆動部と、
電源電圧端の電圧レベルに応答して前記出力段を放電駆動するための第２放電駆動部とを備えてなる
ことを特徴とする回路。
【請求項３】
出力段からフィードバックされた内部電圧と基準電圧との電位を比較するための比較手段と、
前記比較手段の出力信号に応答して前記出力段をプルアップ駆動するためのプルアップ駆動手段と、
前記内部電圧の電位に応答して、前記内部電圧の電位が所定のターゲットレベル以上である間に前記出力段を放電駆動するための第１放電駆動手段と
を備えてなる半導体メモリ素子の内部電圧発生回路。
【請求項４】
請求項３に記載の半導体メモリ素子の内部電圧発生回路であって、
さらに、電源電圧端の電圧レベルに応答して前記出力段を放電駆動するための第２放電駆動手段を備えてなる
ことを特徴とする回路。
【請求項５】
請求項３または請求項４に記載の半導体メモリ素子の内部電圧発生回路において、
前記第１放電駆動手段は、前記出力段と接地電圧端との間に直列に接続された複数の能動負荷を備えてなる
ことを特徴とする回路。
【請求項６】
請求項５に記載の半導体メモリ素子の内部電圧発生回路において、
前記第１放電駆動手段は、前記出力段と接地電圧端との間に直列に接続され、各ダイオード接続された複数のＮＭＯＳトランジスタを備えてなる
ことを特徴とする回路。
【請求項７】
請求項４に記載の半導体メモリ素子の内部電圧発生回路において、
前記第２放電駆動手段は、
前記電源電圧を一定の割合で分配して放電制御信号を生成するための電圧分配器と、
前記放電制御信号に応答して前記出力段を放電駆動するための放電駆動部を備えてなる
ことを特徴とする回路。
【請求項８】
請求項７に記載の半導体メモリ素子の内部電圧発生回路において、
前記電圧分配器は、前記電源電圧端と接地電圧端との間に設けられた第１及び第２抵抗を備えてなる
ことを特徴とする回路。
【請求項９】
請求項７または請求項８に記載の半導体メモリ素子の内部電圧発生回路において、
前記放電駆動部は、前記出力段と前記接地電圧端との間に接続され、前記放電制御信号をゲート入力とするＮＭＯＳトランジスタを備えてなる
ことを特徴とする回路。
【請求項１０】
請求項３または請求項４に記載の半導体メモリ素子の内部電圧発生回路において、
前記プルアップ駆動手段は、前記電源電圧端と前記出力段との間に接続され、前記比較手段の出力信号をゲート入力とするＰＭＯＳトランジスタを備えてなる
ことを特徴とする回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子の設計技術に関し、特に、半導体素子の内部電圧発生回路に関する。
【背景技術】
【０００２】
一般に、半導体チップの高集積化に伴い、チップ内のセルサイズは次第に小さくなり、これによって動作電圧もより一層低下してきている。大部分の半導体チップは、内部回路を動作させるための内部電源たる内部電圧を発生させるための内部電圧発生回路がチップ内に一緒に搭載されており、チップの内部回路の動作に必要な電圧を自ら供給できるように構成されている。このような内部電圧発生回路を設計するにあたっては、安定したレベルの内部電圧を一定に供給することが最も重要といえる。
【０００３】
図１は、従来技術に係る半導体メモリ素子の内部電圧発生回路の構成を示す回路図である。
【０００４】
図１を参照すると、従来技術に係る内部電圧発生回路は、その出力段からフィードバックされた内部電圧Ｖｉｎｔと基準電圧ＶＲＥＦとの電位を比較するための比較器１０と、電源電圧端ＶＤＤと出力段との間に接続され、比較器１０の出力信号drv_onbをゲート入力とするプルアップＰＭＯＳトランジスタＰＭ１を備えてなる。ここで、比較器１０は、一般的な電流ミラー(current mirror)型の差動増幅器で具現することが好ましい。
【０００５】
比較器１０は、基準電圧ＶＲＥＦと内部電圧Ｖｉｎｔとの電圧レベルを比較して内部電圧Ｖｉｎｔが基準電圧ＶＲＥＦよりも低い場合は、論理レベル「ロー」の信号を出力する。これによって、プルアップＰＭＯＳトランジスタＭＰ１がターンオンされて、内部電圧Ｖｉｎｔの電圧レベルが上昇する。一方、内部電圧Ｖｉｎｔの電圧レベルが基準電圧ＶＲＥＦよりも高くなると、比較器１０の出力信号drv_onbが論理レベル「ハイ」になり、プルアップＰＭＯＳトランジスタＭＰ１がターンオフされて、内部電圧Ｖｉｎｔの電圧レベルの上昇が止まる。
【０００６】
このような内部電圧発生回路から生成された内部電圧Ｖｉｎｔは、半導体素子の内部回路１００のドレイン電源として用いられるが、内部回路１００が動作すると、電力消費が生じ、それに対して内部電圧Ｖｉｎｔと基準電圧ＶＲＥＦとのレベルが同じになるまで、上記のような比較過程を繰り返す。
【０００７】
このような内部回路１００の電力消費は、半導体素子が高速化するほど増加しており、そのため、安定した内部電圧Ｖｉｎｔを生成するためには、駆動部（プルアップＰＭＯＳトランジスタＭＰ１）のサイズが大きくならなければならない。一方、動作電源が低くなると、ＭＯＳトランジスタの閾電圧は、さらに低くなる。
【０００８】
このような状況で、大きいサイズのプルアップＰＭＯＳトランジスタＭＰ１内に発生する暗電流(sub-threshold current)により、内部電圧Ｖｉｎｔが電源電圧ＶＤＤに従って上昇するという問題点がある。
【０００９】
一般に、ＭＯＳトランジスタに流れる暗電流Ｉｓｕｂは、下記の式［数１］、［数２］のように定義される。
【００１０】
【数１】
2005196727.tif 000003
【００１１】
【数２】
2005196727.tif 000004
【００１２】
ここで、ｑは電子の電荷量、ＶｇｓはＭＯＳトランジスタのゲート・ソース電圧、ｎ  は自然数、ｋは温度定数、Ｔは絶対温度を示す。また、Ｉｓｕｂ0 は工程的に得られる暗電流値、ＷはＭＯＳトランジスタの幅、ＬはＭＯＳトランジスタの長さをそれぞれ示す。
【００１３】
式［数１］は、暗電流ＩｓｕｂがＭＯＳトランジスタの幅に線形的に比例し、Ｖｇｓに指数的に比例することを示している。
【特許文献１】特開平５−３３６７３６号公報
【特許文献２】特開平９−００７３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
この発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、プルアップ駆動部に流れる暗電流による内部電圧の電位上昇を抑制できる半導体メモリ素子の内部電圧発生回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、この発明に係る半導体メモリ素子の内部電圧発生回路は、出力段からフィードバックされた内部電圧と基準電圧との電位を比較するための比較手段と、前記比較手段の出力信号に応答して前記出力段をプルアップ駆動するためのプルアップ駆動手段と、前記内部電圧の電位が所定のターゲットレベル以上である区間で前記出力段を放電駆動するための放電駆動手段とを備えてなることを特徴とする。
【００１６】
好ましくは、前記放電駆動手段は、前記内部電圧の電位に応答して、前記内部電圧段の電位が所定のターゲットレベル以上である間に前記出力段を放電駆動するための第１放電駆動部と、電源電圧端の電圧レベルに応答して前記出力段を放電駆動するための第２放電駆動部とを備えてなることを特徴とする。
【００１７】
また、この発明に係る半導体メモリ素子の内部電圧発生回路は、出力段からフィードバックされた内部電圧と基準電圧との電位を比較するための比較手段と、前記比較手段の出力信号に応答して、前記出力段をプルアップ駆動するためのプルアップ駆動手段と、前記内部電圧の電位に応答して、前記内部電圧段の電位が所定のターゲットレベル以上である間に前記出力段を放電駆動するための第１放電駆動手段とを備えてなることを特徴とする。
【００１８】
好ましくは、さらに、電源電圧端の電圧レベルに応答して、前記出力段を放電駆動するための第２放電駆動手段を備えてなることを特徴とし、前記第１放電駆動手段は、前記出力段と接地電圧端との間に直列に接続された複数の能動負荷を備えてなることを特徴とする。
【００１９】
好ましくは、前記第１放電駆動手段は、前記出力段と接地電圧端との間に直列に接続され、ダイオード接続された複数のＮＭＯＳトランジスタを備え、前記第２放電駆動手段は、前記電源電圧を一定の割合で分配して放電制御信号を生成するための電圧分配器と、前記放電制御信号に応答して、前記出力段を放電駆動するための放電駆動部を備え、さらに、前記電圧分配器は、前記電源電圧端と前記接地電圧端との間に設けられた第１及び第２抵抗を備えてなることを特徴とする。
【００２０】
より好ましくは、前記放電駆動部は、前記出力段と接地電圧端との間に接続され、前記放電制御信号をゲート入力とするＮＭＯＳトランジスタを備え、前記プルアップ駆動手段は、電源電圧端と前記出力段との間に接続され、前記比較手段の出力信号をゲート入力とするＰＭＯＳトランジスタを備えてなることを特徴とする。
【００２１】
この発明は、内部電源発生回路の出力段である内部電圧段の電位が、所定のターゲットレベル以上に上昇している間に内部電圧段を放電させることができる放電駆動部を、さらに設けた。放電駆動部は、直接内部電圧の電位に応答して、前記間にのみ放電を行なう方式と、内部電圧段の電位がターゲットレベル以上に上昇した電源電圧レベルを感知して放電を行なう方式とで具現できる。
【発明の効果】
【００２２】
この発明によれば、プルアップ駆動部に流れる暗電流による内部電圧の電位上昇を抑制して、安定したレベルの内部電圧を生成することができ、これによって、半導体素子の信頼度及び動作特性を改善できる、という効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下、添付の図面を参照して、この発明の最も好ましい実施の形態を説明する。
【００２４】
図２は、この発明の一実施形態に係る半導体メモリ素子の内部電圧発生回路の構成を示す回路図である。
【００２５】
図２を参照すると、この実施形態に係る内部電圧発生回路は、出力段からフィードバックされた内部電圧Ｖｉｎｔと基準電圧ＶＲＥＦとの電位を比較するための比較器２０と、電源電圧端ＶＤＤと出力段との間に接続され、比較器２０の出力信号drv_onbをゲート入力とするプルアップＰＭＯＳトランジスタＰＭ２と、内部電圧Ｖｉｎｔの電位が所定のターゲットレベル以上である間に出力段を放電駆動するための放電駆動ブロック３０、４０、５０とを備えてなる。
【００２６】
ここで、比較器２０は、一般的な電流ミラー(current mirror)型の差動増幅器で具現することが好ましい。
【００２７】
一方、放電駆動ブロック３０、４０、５０は、さらに内部電圧Ｖｉｎｔの電位に応答して内部電圧の電位が所定のターゲットレベル以上である間に出力段を放電駆動するための第１放電駆動部５０と、電源電圧端ＶＤＤの電圧レベルに応答して出力段を放電駆動するための第２放電駆動部３０、４０とに区分される。
【００２８】
ここで、第１放電駆動部５０は、出力段と接地電圧端ＶＳＳとの間に直列に接続され、それぞれダイオード接続された複数のＮＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４を備える。
【００２９】
また、第２放電駆動部３０、４０は、電源電圧端ＶＤＤの電圧を一定の割合で分配して放電制御信号Ｖａを生成するための電圧分配器３０と、放電制御信号Ｖａに応答して出力段を放電駆動するための放電駆動部４０を備えてなる。ここで、電圧分配器３０は、電源電圧端ＶＤＤと接地電圧端ＶＳＳとの間に直列接続された第１及び第２抵抗（Ｒ１及びＲ２）で具現することができ、放電駆動部４０は、出力段と接地電圧端ＶＳＳとの間に接続され、放電制御信号Ｖａをゲート入力とするＮＭＯＳトランジスタＭＮ１で具現することができる。
【００３０】
以下、上記のように構成されたこの実施形態に係る内部電圧発生回路の動作を説明する。
【００３１】
まず、比較器２０は、基準電圧ＶＲＥＦと内部電圧Ｖｉｎｔとの電圧レベルを比較して、内部電圧Ｖｉｎｔが基準電圧ＶＲＥＦよりも低い場合は、論理レベル「ロー」の信号を出力する。これによって、プルアップＰＭＯＳトランジスタＭＰ２がターンオンされて内部電圧Ｖｉｎｔの電圧レベルが上昇する。
【００３２】
一方、内部電圧Ｖｉｎｔの電圧レベルが基準電圧ＶＲＥＦよりも上昇した場合は、比較器２０の出力信号が論理レベル「ハイ」になり、プルアップＰＭＯＳトランジスタＭＰ２がターンオフされて、内部電圧Ｖｉｎｔの電圧レベルの上昇が止まる。
【００３３】
しかし、実質的には、プルアップＰＭＯＳトランジスタＭＰ２がターンオフされた状態で流れる暗電流により内部電圧Ｖｉｎｔの電圧レベルは、上昇していく。このとき、放電駆動ブロック３０、４０、５０が動作して、内部電圧Ｖｉｎｔの電圧レベルが異常に上昇することを防止する。
【００３４】
以下、放電駆動ブロック３０、４０、５０  の動作を説明する。
【００３５】
まず、第１放電駆動部５０の動作を説明すると、各ダイオード接続されたＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４の特性は、互いに接続されたゲート（ドレインに同じ）にＮＭＯＳトランジスタの閾電圧Ｖｔｈ以上の電圧がかかると、ダイオードのようにターンオンされ、ＮＭＯＳトランジスタの閾電圧Ｖｔｈ以下の電圧がかかるとターンオフされて閾電圧値Ｖｔｈに対応する有効抵抗値を呈する。したがって、この実施形態のようにダイオード接続されたＮＭＯＳトランジスタを複数個直列に接続した場合、出力段にかかる内部電圧Ｖｉｎｔの電位がｎ×Ｖｔｈ（ｎは、直列接続されダイオード接続されたＮＭＯＳトランジスタの個数）以上であれば、すべてのＮＭＯＳトランジスタがターンオンされて出力段を放電するようになり、放電により内部電圧Ｖｉｎｔの電位がｎ×Ｖｔｈ以下に下がれば、すべてのＮＭＯＳトランジスタがターンオフされて、放電駆動が中断される。
【００３６】
このため、ｎ×Ｖｔｈ値が内部電圧Ｖｉｎｔのターゲットレベル以上になるように、直列接続されダイオード接続されたＮＭＯＳトランジスタの個数を調節しておけば、別途の制御部がなくても、内部電圧Ｖｉｎｔの上昇を抑制することができる。
【００３７】
次に、第２放電駆動部３０、４０の動作を説明すると、電圧分配器３０から出力された放電制御信号Ｖａは、下記の式［数３］のように定義される。
【００３８】
【数３】
2005196727.tif 000005
【００３９】
すなわち、放電制御信号Ｖａは、電源電圧端ＶＤＤの電圧レベルの変化によって線形的に変化し、放電制御信号Ｖａの電位は、抵抗Ｒ１及びＲ２の抵抗値を調節することによって調節可能になる。このような放電制御信号ＶａをＮＭＯＳトランジスタＭＮ１のゲートに印加すると、内部電圧Ｖｉｎｔがターゲットレベル以上に上昇する電源電圧端ＶＤＤの電位の範囲でＮＭＯＳトランジスタＭＮ１がターンオンされて放電駆動が行なわれるようになり、これよって内部電圧Ｖｉｎｔの異常な上昇を抑制することができる。
【００４０】
半導体メモリ素子の製作後のテスト過程においては、バーンインテスト(burn-in test)のように、電源電圧端ＶＤＤの電圧レベルを通常以上に上昇させる場合がある。このとき、電源電圧端ＶＤＤの電圧レベルに従って内部電圧Ｖｉｎｔの電位が上昇するようになるが、ＮＭＯＳトランジスタＭＮ１が飽和領域で動作するように放電制御信号Ｖａの電位を調節しておけば、内部電圧Ｖｉｎｔの電位上昇を抑制することができる。
【００４１】
一方、正常動作時のように、電源電圧端ＶＤＤの電圧レベルが変化しない場合も、テストにより測定された暗電流だけの放電が続けて行なわれるように放電制御信号Ｖａの電位を調節しておけば、内部電圧Ｖｉｎｔの電位上昇を抑制することができる。
【００４２】
図３は、図１及び図２に係る内部電圧変化のシミュレーションの結果を示すグラフである。横軸は、電源電圧端ＶＤＤの電圧、縦軸は、内部電圧発生回路の出力としての内部電圧である。
【００４３】
図３を参照すると、電源電圧端ＶＤＤの電圧レベルが増加していくのに伴って、従来技術（図１を参照）の場合は、内部電圧Ｖｉｎｔ−ｏｌｄの電位が電源電圧端ＶＤＤの電圧に従って増加するのに対して、この実施形態（図２を参照）の場合は、内部電圧Ｖｉｎｔ−ｎｅｗの電位は、ターゲットレベル１．６Ｖからそれ以上増加せず、一定のレベルを維持することが分かる。
【００４４】
なお、この発明は、上記に説明した実施形態に限られるものではない。この発明の趣旨から逸脱しない範囲内で、この発明は、多様に変更実施することが可能である。
【００４５】
例えば、上述した実施の形態では、第１放電駆動部５０を直列接続された各ダイオード接続された３個のＮＭＯＳトランジスタで具現する場合を一例として説明したが、内部電圧Ｖｉｎｔのターゲットレベル及びＮＭＯＳトランジスタの閾値電圧によって、ＮＭＯＳトランジスタの個数は調節可能であり、また、ダイオード接続されたＮＭＯＳトランジスタを他の能動負荷素子に替える場合にも、この発明は適用される。
【００４６】
また、前述した実施の形態では第１放電駆動部５０と第２放電駆動部３０、４０とを、両方適用する場合を一例として説明したが、そのうちいずれか一方のみを適用しても、暗電流による内部電圧Ｖｉｎｔの上昇を抑制することができる。
【図面の簡単な説明】
【００４７】
【図１】従来技術に係る半導体メモリ素子の内部電圧発生回路の構成を示す回路図である。
【図２】この発明の一実施形態に係る半導体メモリ素子の内部電圧発生回路の構成を示す回路図である。
【図３】図１及び図２に係る内部電圧電圧発生回路の動作シミュレーションの結果を示すグラフである。
【符号の説明】
【００４８】
２０  …  比較器
３０  …  電圧分配器
４０  …  放電駆動部
５０  …  第１放電駆動部
【図１】
2005196727.tif 000006
【図２】
2005196727.tif 000007
【図３】
2005196727.tif 000008