(57)【要約】【課題】  高耐圧で高電流の半導体装置を提供する。【解決手段】  半導体装置は、半導体基板の表面に、第２導電型のソース領域と、第１導電型のボディ領域と、第２導電型のドレインオフセット領域と、第２導電型のドレイン領域が順に形成されている。ボディ領域の表面は、ゲート絶縁膜で被覆されており、ゲート絶縁膜の表面に、ゲート電極が形成されており、ドレインオフセット領域のボディ領域側の不純物濃度よりも、ドレインオフセット領域のドレイン領域側の不純物濃度の方が、高いことを特徴とする。【選択図】  図１
2005150300.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に、第２導電型のソース領域と、第１導電型のボディ領域と、第２導電型のドレインオフセット領域と、第２導電型のドレイン領域が順に形成されており、
ボディ領域の表面は、ゲート絶縁膜で被覆されており、
ゲート絶縁膜の表面に、ゲート電極が形成されており、
ドレインオフセット領域のボディ領域側の不純物濃度よりも、ドレインオフセット領域のドレイン領域側の不純物濃度の方が、高いことを特徴とする半導体装置。
【請求項２】
ドレインオフセット領域のボディ領域側は、選択酸化膜で被覆されており、
選択酸化膜で被覆されているドレインオフセット領域の不純物濃度よりも、選択酸化膜で被覆されていないドレインオフセット領域の不純物濃度の方が、高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ドレインオフセット領域の半導体基板の表面に露出する範囲は、選択酸化膜で被覆されており、
ボディ領域側の不純物濃度よりも不純物濃度が高いドレインオフセット領域が、ドレイン領域の深部に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
ドレインオフセット領域の深さ方向の不純物濃度プロファイルが、ガウス分布によるプロファイルよりも、均質化されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
選択酸化膜の少なくともドレイン領域側の表面に、ドレイン電極と同電位に維持されるアシスト電極が形成されていることを特徴とする請求項２から４のいずれかに記載の半導体装置。
【請求項６】
半導体基板表面のボディ領域形成範囲とドレイン領域形成範囲の間のボディ領域形成範囲側に部分的に選択酸化膜を形成する工程と、
選択酸化膜が形成された範囲から少なくともドレインオフセット領域形成範囲にまで伸びる範囲にイオン注入してドレインオフセット領域を形成する工程とを有し、
そのイオン注入工程では、注入されるイオンの大半が選択酸化膜を通過してそれよりも深部に注入される注入条件と、注入されるイオンの少なくとも一部が選択酸化膜を通過しないで選択酸化膜に留まる注入条件とによって、２回以上イオン注入することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板表面のボディ領域形成範囲とドレイン領域形成範囲の間に選択酸化膜を形成する工程と、
選択酸化膜が形成された範囲からドレイン領域形成範囲にまで伸びる範囲にイオン注入してドレインオフセット領域を形成する工程と、
ドレイン領域形成範囲にイオンを浅く注入してドレイン領域を形成する工程とを有し、
ドレインオフセット領域形成用のイオン注入工程では、注入されるイオンの大半が選択酸化膜を通過してそれよりも深部に注入される注入条件と、注入されるイオンの少なくとも一部が選択酸化膜を通過しないで選択酸化膜に留まる注入条件とによって、２回以上イオン注入することを特徴とする半導体装置の製造方法。
【請求項８】
ドレインオフセット領域形成用のイオン注入工程では、注入されるイオンの大半が選択酸化膜を通過してそれよりも深部に注入される注入条件と、注入されるイオンの略半数が選択酸化膜を通過しないで選択酸化膜に留まる注入条件と、注入されるイオンの大半が選択酸化膜を通過しないで選択酸化膜に留まる注入条件とによって、３回イオン注入することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記選択酸化膜が、素子分離用のフィールド酸化膜と同一工程で形成されることを特徴とする請求項６から８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の電界効果トランジスタ（ＦＥＴ）に関する。特に、ドレインオフセット領域を利用することによって耐圧を高めた横型のＦＥＴに関する。
【背景技術】
【０００２】
ドレインオフセット領域を利用することによって耐圧を高めた横型ＦＥＴが知られている。このタイプのＦＥＴは、ＬＤＤ（Lightly Doped Drain）構造のＦＥＴと称される。
特許文献１に記載されたＬＤＤ構造のＦＥＴ（ＬＤＤＦＥＴ）１００の一例を図１３に示す。ＬＤＤＦＥＴ１００は、第１導電型の半導体基板１０１の表面に、順に、第２導電型のソース領域１０２と、第１導電型のボディ領域１０３と、第２導電型の低不純物濃度のドレインオフセット領域１０６と、第２導電型の高不純物濃度のドレイン領域１０４が形成されている。ボディ領域１０３の表面は、ゲート絶縁膜１０８で被覆されており、ゲート絶縁膜１０８の表面に、ゲート電極１１０が形成されている。ドレインオフセット領域１０６の不純物濃度は表面に沿って均一であり、深さ方向にはガウス分布に従った濃度プロファイルを備えている。ドレインオフセット領域１０６の不純物濃度は、ドレイン領域１０４の不純物濃度に比して、非常に低い。
【０００３】
ボディ領域１０３とドレイン領域１０４の間に低不純物濃度のドレインオフセット領域１０６を配置すると、ＬＤＤＦＥＴ１００のオフ耐圧を向上することができる。ここでいうオフ耐圧は、ゲート電極１１０にオン電圧は印加されていない状態でソース・ドレイン間にバイアス電圧がかかったときに、ソース・ドレイン間の絶縁が破れて電流が流れ始める時のソース・ドレイン間電圧をいう。低不純物濃度のドレインオフセット領域１０６を配置すると、ソース・ドレイン間の電界分布が均質化され、電界集中が緩和されるために、オフ耐圧を向上することができる。
オフ耐圧を向上させるためには、ドレインオフセット領域１０６の不純物濃度を低くするのが有効である。しかしながら、ドレインオフセット領域１０６の不純物濃度を低くすると、オン抵抗が増大し、オン耐圧は低下する。ここでいうオン耐圧は、ゲート電極１１０にオン電圧を印加した状態でソース・ドレイン間電圧を増加させていったときに、ソース・ドレイン間電流が急激に増大し始める時のソース・ドレイン間電圧をいう。ＬＤＤＦＥＴ１００の信頼性を確保するためには、オン耐圧以上の電圧をソース・ドレイン間に印加することはできない。
ＬＤＤＦＥＴでは、高いオン耐圧と、高いオフ耐圧と、低いオン抵抗が必要とされるのに、現状の技術では全ての要求に応えることができる技術が開発されておらず、いずれかの特性を改善すると残余の特性が低下するというトレードオフの関係を克服することができない。
特許文献１の技術では、ボディ領域の不純物濃度とドレインオフセット領域よりも深部の不純物濃度を独立に調整することによって、トレードオフの関係を克服しようとしているが、高いオン耐圧と高いオフ耐圧の両者を同時に実現することが困難であり、また、製造方法が面倒になる問題が残されている。
【特許文献１】特開平７−３３５８８２号公報（特に図１３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＬＤＤＦＥＴでは、低不純物濃度のドレインオフセット領域を利用してオフ耐圧を確保するが、ドレインオフセット領域の不純物濃度を下げるとオン耐圧が下がってしまうという問題が避けられない。ゲート電極にオン電圧を印加した状態でソース・ドレイン間電圧を増加させていくと、ドレインオフセット領域での電荷バランスが崩れてアバランシェ（なだれ降伏）現象が発生し、ソース・ドレイン間電流が急激に増大し始める。この現象は、ドレインオフセット領域の不純物濃度が低いほど発生しやすい。このために、ドレインオフセット領域の不純物濃度を下げてオフ耐圧を確保すると、オン耐圧が下がってしまうという問題が発生する。
【０００５】
図１４は、従来のＬＤＤＦＥＴ１００の電圧・電流特性を示している。ドレインオフセット領域１０６の不純物濃度は、オフ耐圧の値が図示のＶｆの値となるように調整されている。図１４では、横軸にソース・ドレイン間電圧をとり、縦軸にソース・ドレイン間電流を示している。図中Ｃ１５は、ゲート電極に１５ボルトを印加した場合を示し、図中Ｃ２５は、ゲート電極に２５ボルトを印加した場合を示している。
図中Ｖ１５は、ソース・ドレイン間電流が急激に増大し始めるときのソース・ドレイン間電圧を示し、ゲートに１５ボルトを印加した場合のオン耐圧を示す。図中Ｖ２５は、ゲートに２５ボルトを印加した場合のオン耐圧を示す。オン耐圧はゲート電圧が高いほど低く、ともにオフ耐圧以下であることがわかる。
本発明は、ＬＤＤＦＥＴのオフ耐圧とオン耐圧の両者を向上させることができる技術を提供する。
【課題を解決するための手段】
【０００６】
本発明で創作した半導体装置では、半導体基板の表面に順に、第２導電型のソース領域と、第１導電型のボディ領域と、第２導電型のドレインオフセット領域と、第２導電型のドレイン領域が形成されている。ボディ領域の表面は、ゲート絶縁膜で被覆されている。ゲート絶縁膜の表面には、ゲート電極が形成されている。そして、ドレインオフセット領域のボディ領域側の不純物濃度よりも、ドレインオフセット領域のドレイン領域側の不純物濃度の方が高いことを特徴とする。
【０００７】
本発明者の研究によって、オン耐圧を決定するアバランシェ現象は、ドレインオフセット領域のうちのドレイン領域側で発生することが判明した。本発明は、この知見に立脚しており、アバランシェ現象が発生しやすいドレイン領域側ではドレインオフセット領域の不純物濃度を相対的に高くしてアバランシェ現象が発生しずらくする。これによって、オン耐圧は向上する。また、オン抵抗を低くすることができる。
ドレインオフセット領域の不純物濃度を一様に高くするとオフ耐圧が低下してしまう。しかしながら、本発明では、アバランシェ現象が発生しずらいボディ領域側ではドレインオフセット領域の不純物濃度を相対的に低くしてオフ耐圧を確保する。本発明の半導体装置では，高いオン耐圧と高いオフ耐圧の両者を同時に実現する。
ここでいう選択酸化膜は、ＬＯＣＯＳ酸化法によって形成された膜をいい、ゲート酸化膜よりも厚い。
【０００８】
ドレインオフセット領域のボディ領域側が選択酸化膜（ＬＯＣＯＳ）で被覆されている場合には、選択酸化膜で被覆されているドレインオフセット領域のボディ領域側の不純物濃度よりも、選択酸化膜で被覆されていないドレインオフセット領域のドレイン領域側の不純物濃度の方を高くすることが好ましい。
この半導体装置は製造しやすく、しかも高いオン耐圧と、高いオフ耐圧と、低いオン抵抗を実現する。
【０００９】
またドレインオフセット領域の半導体基板の表面に露出する範囲が選択酸化膜で被覆されている場合には、ボディ領域側の不純物濃度よりも不純物濃度が高いドレインオフセット領域がドレイン領域の深部に形成されていることが好ましい。
この半導体装置に高いソース・ドレイン電圧が印加される場合には、ドレイン領域の深部に位置する不純物濃度が高められたドレインオフセット領域において高電界が保持され、アバランシェ現象の発生が抑制されてオン耐圧が向上する。
【００１０】
また上記の半導体装置では、ドレインオフセット領域の深さ方向の不純物濃度プロファイルが、ガウス分布によるプロファイルよりも均質化されているとよい。
この場合、ドレインオフセット領域における深さ方向の電界強度の分布が均質化される。それにより、オン耐圧やオフ耐圧が向上し、オン抵抗が低減する。
【００１１】
本発明の半導体装置の場合、選択酸化膜の少なくともドレイン領域側の表面に、ドレイン電極と同電位に維持されるアシスト電極が形成されるとよい。
アシスト電極が発生する電界によって、ドレインオフセット領域における電界強度の集中が緩和され、オン耐圧が一層に向上する。
【００１２】
本発明は、新規で有用な半導体装置の製造方法も提供する。この製造方法は、半導体基板表面のボディ領域形成範囲とドレイン領域形成範囲の間のボディ領域形成範囲側に部分的に選択酸化膜を形成する工程と、選択酸化膜が形成された範囲から少なくともドレインオフセット領域形成範囲にまで伸びる範囲にイオン注入してドレインオフセット領域を形成する工程とを有している。そして、そのイオン注入工程では、注入されるイオンの大半が選択酸化膜を通過してそれよりも深部に注入される注入条件と、注入されるイオンの少なくとも一部が選択酸化膜を通過しないで選択酸化膜に留まる注入条件とによって、２回以上イオン注入することを特徴とする。イオン注入工程では、ドレインオフセット領域形成範囲にのみイオンを注入してもよいし、ドレインオフセット領域形成範囲からドレイン領域形成範囲にまでイオンを注入してもよい。
【００１３】
選択酸化膜が形成された範囲から少なくともドレインオフセット領域形成範囲にまで伸びる範囲にイオン注入することで、ドレインオフセット領域が形成される。このとき、選択酸化膜が形成された範囲では、注入されるイオンの一部は選択酸化膜に留まり、その残りが選択酸化膜の下方に位置するドレインオフセット領域に注入される。一方、選択酸化膜が形成されていない範囲では、注入されるイオンの大半がドレインオフセット領域に注入される。そのため、選択酸化膜で被覆されているボディ領域側のドレインオフセット領域の不純物濃度よりも、選択酸化膜で被覆されていないドレイン領域側のドレインオフセット領域の不純物濃度の方が高くなる。
通常のイオン注入によると、注入された不純物が深さ方向にガウス分布の濃度プロファイルを形成する。本発明の製造方法では、注入条件を変えて２回以上イオン注入するため、ドレインオフセット領域の深さ方向の不純物濃度プロファイルはガウス分布よりも均質に形成される。
上記の製造方法では、選択酸化膜をいわゆるマスクとして利用し、不純物濃度の異なる領域を形成する。この選択酸化膜は層間絶縁膜としても働くために、必要とされることが多い。必要な選択酸化膜をマスクとして利用するために、工程数を無用に増加することなく、高いオフ耐圧と、高いオン耐圧と、低いオン抵抗を同時に実現する半導体装置を製造することができる。
【００１４】
本発明によって提供されるまた一つの新規で有用な半導体装置の製造方法は、半導体基板表面のボディ領域形成範囲とドレイン領域形成範囲の間に選択酸化膜を形成する工程と、選択酸化膜が形成された範囲からドレイン領域形成範囲にまで伸びる範囲にイオン注入してドレインオフセット領域を形成する工程と、ドレイン領域形成範囲にイオンを浅く注入してドレイン領域を形成する工程とを有している。そして、ドレインオフセット領域形成用のイオン注入工程では、注入されるイオンの大半が選択酸化膜を通過してそれよりも深部に注入される注入条件と、注入されるイオンの少なくとも一部が選択酸化膜を通過しないで選択酸化膜に留まる注入条件とによって、２回以上イオン注入することを特徴とする。
この製造方法においても、ドレインオフセット領域形成用のイオン注入工程では選択酸化膜がマスクとして利用され、選択酸化膜が形成された範囲からドレイン領域形成範囲にまで伸びる範囲にドレインオフセット領域が形成される。そして、選択酸化膜で被覆されていないドレインオフセット領域に浅くドレイン領域が形成される。そのため、選択酸化膜で被覆されているボディ領域側のドレインオフセット領域の不純物濃度よりも、選択酸化膜で被覆されていないドレイン領域深部のドレインオフセット領域の不純物濃度の方が高くなる。また、ドレインオフセット領域の深さ方向の不純物濃度プロファイルはガウス分布よりも均質に形成される。
この製造方法でも、工程数を無用に増加することなく、高いオフ耐圧と、高いオン耐圧と、低いオン抵抗を同時に実現する半導体装置を製造することができる。
【００１５】
上記製造方法の好ましい一つの態様では、ドレインオフセット領域形成用のイオン注入工程において、注入されるイオンの大半が選択酸化膜を通過してそれよりも深部に注入される注入条件と、注入されるイオンの略半数が選択酸化膜を通過しないで選択酸化膜に留まる注入条件と、注入されるイオンの大半が選択酸化膜を通過しないで選択酸化膜に留まる注入条件とによって、３回イオン注入する。
【００１６】
この態様であると、選択酸化膜で被覆されているボディ領域側のドレインオフセット領域と、選択酸化膜で被覆されていないドレイン領域側のドレインオフセット領域の不純物濃度に有用な差が形成される。また、ドレインオフセット領域の深さ方向の不純物濃度プロファイルがより好ましく均質化される。
【００１７】
上記の製造方法において、選択酸化膜は素子分離用のフィールド酸化膜と同一工程で形成されることが好ましい。それにより、製造工程が無用に面倒になることがない。
【発明の効果】
【００１８】
本発明により、ＬＤＤＦＥＴのオフ耐圧とオン耐圧の両者を同時に向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施例を図面を参照して説明する。最初に、以下に説明する実施例の主要な特徴を列記する。なお、各実施例の図面において、同等の領域等に関しては、同一の符号を付して説明を省略することがある。また、ｎ型とｐ型は便宜上区別されているのであって、その逆の構成であっても同様に実施可能である。
（形態１）  半導体装置には、シリコン酸化物からなる選択酸化膜が形成されている。選択酸化膜は、その一部が半導体基板表面よりも深部に達している。
（形態２）  第１ドレインオフセット領域は、選択酸化膜の下方に位置している。
（形態３）  第２ドレインオフセット領域は、ドレイン領域を囲繞している。
（形態４）  第１、第２ドレインオフセット領域は、深さ１．０μｍで形成されている。
（形態５）  第１、第２ドレインオフセット領域を形成するイオン注入工程では、注入する不純物の加速条件を変更して３回のイオン注入が行われる。このとき、不純物の注入量も変更される。
【実施例】
【００２０】
（実施例１）  以下、本発明を具現化した実施例１の半導体装置１を図面を参照して説明する。図１は、実施例１の半導体装置１を示している。図１は、半導体装置１の構成を示す断面図である。
半導体装置１は、ｐ型の単結晶シリコンからなる半導体基板１０を利用している。半導体基板１０はボディ領域として働く。半導体基板１０は、ｐ型不純物を含有するシリコン単結晶基板を用いてもよいし、ｎ型不純物を含有するシリコン単結晶基板にｐ型不純物が拡散したｐウェルが形成されたものでもよい。
半導体基板１０の表面１０ａ（図中上面）には、フィールド酸化膜４とフィールド酸化膜６が形成され、その間隙にＬＤＤＦＥＴが形成されている。フィールド酸化膜４、６は素子領域同士を分離する目的で形成される。
半導体基板１０の表面にはｎ型の不純物が高濃度に拡散しているソース領域１２と、ｎ型の不純物が高濃度に拡散しているドレイン領域１４が形成されている。
ソース領域１２とドレイン領域１４の間には、層厚の薄いゲート酸化膜１６と、それに比して層厚が厚い選択酸化膜１８が形成されている。選択酸化膜１８は、いわゆるＬＯＣＯＳ酸化膜である。
ゲート酸化膜１６は、ソース領域１２と選択酸化膜１８の間に露出しているボディ領域１３を被覆している。選択酸化膜１８は、その一部が半導体基板１０の表面１０ａ位置よりも深部に達している。ドレイン領域１４と選択酸化膜１８は離れて位置している。ゲート酸化膜１６と選択酸化膜１８は、共にシリコン酸化膜である。
【００２１】
選択酸化膜１８の下方には、ｎ型不純物が拡散している第１ドレインオフセット領域２２が形成されている。また、第１ドレインオフセット領域２２のドレイン領域１４側に隣接して、ｎ型不純物が拡散している第２ドレインオフセット領域２４が形成されている。第２ドレインオフセット領域２４は、ドレイン領域１４を囲繞している。第１ドレインオフセット領域２２の不純物濃度と第２ドレインオフセット領域２４の不純物濃度は、共にドレイン領域１４の不純物濃度よりも低い。また、第１ドレインオフセット領域２２の不純物濃度は、第２ドレインオフセット領域２４の不純物濃度よりも低い。
ゲート絶縁膜１６から選択酸化膜１８の表面には、ゲート電極２０が設けられている。ゲート電極２０は、ボディ領域１３から第１ドレインオフセット領域２２に達して形成されており、ゲート酸化膜１６と選択酸化膜１８を介して、ボディ領域１３から第１ドレインオフセット領域２２の一部にかけて対向している。ゲート電極２０は、ポリシリコンで形成されている。
上述のように、半導体装置１０では、半導体基板１０の表面１０ａに、順に、ｎ型の高不純物濃度ソース領域１２と、ｐ型ボディ領域１３と、ｎ型低不純物濃度の第１ドレインオフセット領域２２と、ｎ型低不純物濃度の第２ドレインオフセット領域２４と、ｎ型の高不純物濃度のドレイン領域１４が形成されている。
【００２２】
上記の構成を詳細に説明する。半導体基板１０の抵抗率は、１０Ωｃｍである。ゲート酸化膜１６の層厚は略７０ｎｍであり、選択酸化膜１８の層厚は略３００ｎｍである。ソース領域１２とドレイン領域１４の深度は略０．２μｍであり、第１、第２ドレインオフセット領域の深さは略１．０μｍである。ここでいう深さとは、半導体基板１０の表面１０ａからの深さである。
ゲート電極２０の長さ（図中横方法）は略１．５μｍである。また、第１ドレインオフセット領域２２の長さ（図中Ａ）は略２μｍであり、第１ドレインオフセット領域２２とドレイン領域１４の間隙距離（図中Ｂ）は略０．５μｍである。
【００２３】
従来のＬＤＤＦＥＴでは、ドレインオフセット領域の不純物濃度を低下させることでオフ耐圧が確保されるが、ドレインオフセット領域の不純物濃度を下げるとオン耐圧が下がってしまうという問題がある。ゲート電極にオン電圧を印加した状態でソース・ドレイン間電圧を増加させていくと、ドレインオフセット領域での電荷バランスが崩れてアバランシェ（なだれ降伏）現象が発生し、ソース・ドレイン間電流が急激に増大し始める。この現象は、ドレインオフセット領域の不純物濃度が低いほど発生しやすく、従来のＬＤＤＦＥＴではオフ耐圧を向上するとオン耐圧が低下するというトレードオフの関係が問題となっていた。本発明者はＬＤＤＦＥＴにおけるアバランシェ現象の発生について研究を行い、アバランシェ現象はドレインオフセット領域のドレイン領域側で発生しやすいという知見を得た。
【００２４】
半導体装置１では、第１ドレインオフセット領域２２と第２ドレインオフセット領域２４からなるドレインオフセット領域を有している。ボディ領域１３側に位置する第１ドレインオフセット領域２２の不純物濃度よりも、ドレイン領域１４側に位置する第２ドレインオフセット領域２４の不純物濃度の方が高く設定されている。
半導体装置１では、第１、第２ドレインオフセット領域２２、２４の不純物濃度を低くすることでオフ耐圧を確保することができる。このとき、アバランシェ現象が発生しやすいドレイン領域側の第１ドレインオフセット領域２２では、不純物濃度を相対的に高くしてアバランシェ現象の発生を抑制することができる。これによって、オン耐圧が確保される。また、オン抵抗を低くすることもできる。
【００２５】
ゲート電極２０に電圧が印加されると、半導体基板１０のゲート電極２０と対向しているボディ領域１３にｎ型のチャネルが形成される。それにより、ソース領域１２と第１ドレインオフセット領域２２は導通する。従って、ソース領域１２とドレイン領域１６は、そのチャネルと第１ドレインオフセット領域２２と第２ドレインオフセット領域２４を介して導通する。
図２に半導体装置１の電圧・電流特性を示す。半導体装置１では、オフ耐圧の値が図示Ｖｆとなるように、第１、第２ドレインオフセット領域２２、２４の不純物濃度が調整されている。図２は横軸にドレイン電圧（ソース・ドレイン間電圧）をとり、縦軸にドレイン電流を示している。図中ＣＡ１５はゲート電圧が１５ボルトの場合を示しており、図中ＣＡ２５はゲート電圧が２５ボルトの場合を示している。図中ＶＡ１５は、ソース・ドレイン間電流が急激に増大し始めるときのソース・ドレイン間電圧を示し、ゲートに１５ボルトを印加した場合のオン耐圧を示す。図中ＶＡ２５は、ゲートに２５ボルトを印加した場合のオン耐圧を示す。図１４に示した従来のＬＤＤＦＥＴ１００の場合と比較して、オン耐圧の大幅な向上が確認される。ゲート電圧が２５ボルトの場合では、許容される電流値についても大幅に上昇している。半導体装置１では、オフ耐圧と略同等、あるいはそれ以上のオン耐圧が達成されている。また、従来構造と比較して、電圧に対する電流の値も上昇しており、オン抵抗も低減されている。
【００２６】
（実施例２）  以下、本発明を具現化した実施例２の半導体装置３１を図面を参照して説明する。図３は、実施例２の半導体装置３１を示している。図３は、半導体装置３１の構成を示す断面図である。
半導体装置３１は、実施例１の半導体装置１の変形例である。図３に示すように、半導体装置３１は、選択酸化膜１８のドレイン領域１４側にアシスト電極２６が付加されている。アシスト電極２６は、選択酸化膜１８と電極酸化膜２８を介して、第１、第２ドレイン・オフセット領域２２、２４と対向している。アシスト電極２６はドレイン領域１４と電気的に接続されている。従って、アシスト電極２６には、ドレイン領域１４と等電位が印加される。
【００２７】
先に示した図２には、半導体装置３１の電圧・電流特性が併せて示されている。図中ＣＢ１５はゲート電圧が１５ボルトの場合を示しており、図中ＣＢ２５はゲート電圧が２５ボルトの場合を示している。図中ＶＢ１５は、ゲートに１５ボルトを印加した場合のオン耐圧を示す。図中ＶＡ２５は、ゲートに２５ボルトを印加した場合のオン耐圧を示す。アシスト電極２６を設けることにより、オン耐圧の向上が認められる。特に、ゲート電圧が高く高電流が流れる状況において、オン耐圧が大きく向上されている。また、ドレイン電圧に対する電流値が上昇しており、オン抵抗が低減されていることが確認される。
半導体装置３１では、アシスト電極２４の発生する電界によって、第１、第２ドレイン・オフセット領域２２、２４における電界強度の集中が緩和される。それにより、オン耐圧が向上される。
アシスト電極２６は、例えばポリシリコンで形成することができる。アシスト電極２６の形成はゲート電極２０と同一工程で行うことができ、アシスト電極２６の付加によって製造工程が増加することはない。また、アシスト電極２６を付加しても半導体装置のサイズが大きくなることはない。従って、半導体装置３１は、半導体装置１に対して、製造工程数の増加や素子サイズを大型化することなく、オン耐圧やオフ耐圧やオン抵抗が向上されている。
【００２８】
（実施例３）  以下、本発明を具現化した実施例３の半導体装置４１を図面を参照して説明する。図４は、実施例３の半導体装置４１を示している。図４は、半導体装置４１の構成を示す断面図である。
半導体装置４１は、実施例１の半導体装置１の変形例である。図４に示すように、半導体装置４１では、ドレイン領域１４が選択酸化膜１８と隣接している。即ち、図１の半導体装置１と比較して、図１中の寸法Ｂがゼロに設定されたものである。選択酸化膜１８で被覆されているボディ領域１３側の第１ドレインオフセット領域２２の不純物濃度よりも、ドレイン領域１４の深部に位置する第２ドレインオフセット領域２４の不純物濃度の方が高くなっている。
この半導体装置４１においても、従来構造に比較してオン耐圧の向上が達成される。半導体装置４１では、ドレイン領域１４の深部に位置する第２ドレインオフセット領域２４が、ドレイン領域１４を囲繞している。そのため高電流が流れる場合であっても、ドレイン領域１４の深部に位置する第２ドレインオフセット領域２４で高電界が保持され、第１、第２ドレインオフセット領域２２、２４の電荷バランスが維持される。それにより、アバランシェ現象の発生が抑制され、高いオン耐圧が実現される。
【００２９】
図５に示すように、半導体装置４１にアシスト電極２６を設けることによって、半導体装置５１が具現化される。アシスト電極２６は、ドレイン領域１４と電気的に接続している。アシスト電極２６の発生する電界によって、第１、第２ドレインオフセット領域２２、２４における電界強度の集中が緩和される。それにより、オン耐圧が向上される。
【００３０】
以下、本発明の一つの態様の半導体装置の製造方法を図面を参照して説明する。なお、本発明を実施する製造方法は、下記の方法に限定されるものではなく、適宜変更されるものも含まれる。
【００３１】
図６は、半導体基板１０の表面に、フィールド酸化膜４、６と選択酸化膜１８が形成され、その他の表面には薄い酸化膜７２が形成された状態である。この状態は、以下の製造手順によって達成される。ｐ型の単結晶シリコン基板１０を用意する。あるいは、ｎ型の単結晶シリコン基板にｐ型不純物が拡散するｐウェルが形成されたものでもよい。このｐ型領域はボディ領域１３として働くため、ボディ領域１３が必要とする不純物濃度に設定する。次に、薄い酸化膜７２を基板１０の表面に形成する。これは、例えば熱酸化法によって形成できる。
形成した酸化膜７２上にシリコン窒化膜を形成し、その表面にフォトレジスト膜を形成する。フィールド酸化膜４、６と選択酸化膜１８を形成する範囲に対応してフォトレジスト膜に開口を形成し、シリコン窒化膜をエッチングしてシリコン窒化膜に開口を形成する。選択酸化膜１８の形成位置は、ボディ領域１３の形成範囲とドレイン領域１４の形成範囲の間のボディ領域形成範囲側の部分である。その開口部に対して局所酸化を施し、フィールド酸化膜４、６と選択酸化膜１８を形成する。いわゆるＬＯＣＯＳ酸化法である。ここで、選択酸化膜１８は、基板１０の表面よりも深部に達していることが必要である。選択酸化膜１８の厚さは、例えば略３００ｎｍとするとよい。
フィールド酸化膜４、６と選択酸化膜１８の形成は、例えば形成する位置に溝を掘ってシリコン酸化物を埋め込む、いわゆるＳＴＩとよばれる構造を用いてよい。
【００３２】
図７に示すように、次にフォトレジスト膜７１を形成する。フォトレジスト膜７１には、選択酸化膜１８が形成された範囲から少なくとも第１、第２ドレインオフセット領域２２、２４の形成範囲にまで伸びる範囲に開口部を形成する。
次に、フォトレジスト膜７１の開口部に対してｎ型不純物のイオン注入を行う。即ち、図７に示すように、選択酸化膜１８が形成された範囲Ｘと選択酸化膜１８が形成されていない範囲Ｙに対して同時にイオンが注入される。範囲Ｙには、少なくとも第１、第２ドレインオフセット領域２２、２４の形成範囲が含まれており、さらにドレイン領域１４の形成範囲が含まれていてもよいし、含まれていなくてもよい。このイオン注入は、打ち込み条件を変更して３回行われる。以下、それら３回のイオン注入工程を順に、第１注入工程、第２注入工程、第３注入工程とよぶ。
【００３３】
第１注入工程では、打ち込まれる不純物が選択酸化膜１８を通過して選択酸化膜１８よりも深部に到達する打ち込み条件で行われる。例えば、リンを加速電圧７００ｋｅＶで注入する。そのイオン打ち込み量は、例えば５×１０１２ｃｍ−２とすることができる。図７に示すように、この打ち込み条件のとき、打ち込まれる不純物は選択酸化膜１８を通過して領域７３に到達する。第１注入工程では、範囲Ｘから打ち込まれる不純物も、範囲Ｙから打ち込まれる不純物も、共にその大半が基板１０内に注入される。
第２注入工程では、打ち込まれる不純物が選択酸化膜１８と基板１０の界面位置１８ａの深度に到達する打ち込み条件で行われる。例えば、リンを加速電圧２５０ｋｅＶで注入する。そのイオン打ち込み量は、例えば１×１０１３ｃｍ−２とすることができる。図８に示すように、この打ち込み条件のとき、打ち込まれる不純物は領域７５に到達する。
第１注入工程に対して第２注入工程では、範囲Ｘから打ち込まれた不純物と、範囲Ｙから打ち込まれた不純物とで様子が異なる。一般にイオン注入される不純物の到達深度は、ガウス分布で示される広がりを持つ。従って、不純物が選択酸化膜１８と基板１０の界面位置１８ａに到達する条件であると、打ち込まれる不純物の略半数は選択酸化膜１８内の領域７５ａに留まる。従って、範囲Ｘから打ち込まれた不純物は、その残余の略半数のみが基板１０内に注入されて有効なｎ型不純物となる。一方、範囲Ｙから打ち込まれる不純物は、そのほぼ全量が基板１０内に注入される。
上記のように、第２注入工程によって形成されるｎ−型領域７５（領域７５ａを除く）では、選択酸化膜１８の下方に位置する領域とその他の領域とで、注入される不純物の量が変化する。即ち、第２注入工程では、注入される不純物量が異なる２つの領域を、同時のイオン注入によって形成している。完成時の半導体装置に必要な選択酸化膜１８をレジストマスクとして兼用するため、そのための専用のレジストマスク等を必要としない。
第１注入工程と第２注入工程によって形成されるｎ−型の領域７３、７５は、そのｎ型不純物濃度から、図９に示すように第１領域８２と第２領域８４に区別することができる。第１領域８２の不純物濃度よりも第２領域８４の不純物濃度は高くなっている。
【００３４】
第３注入工程では、打ち込まれる不純物が選択酸化膜１８と基板１０の界面位置１８ａの深度よりも浅い位置に留まる打ち込み条件で行われる。例えば、ヒ素を加速電圧２５０ｋｅＶで注入する。そのイオン打ち込み量は、例えば５×１０１２ｃｍ−２とするとよい。図１０に示すように、この打ち込み条件のとき、打ち込まれる不純物は領域７７に到達する。
第３注入工程においても、範囲Ｘから打ち込まれた不純物と、範囲Ｙから打ち込まれた不純物とで様子が異なる。図１０に示すように、範囲Ｘから打ち込まれた不純物は、そのほぼ全量が選択酸化膜１８内の領域７７ａに注入される。換言すれば、範囲Ｘから打ち込まれた不純物は、基板１０内に注入されることはない。一方、範囲Ｙから打ち込まれる不純物は、そのほぼ全量が基板１０内に注入される。第３注入工程でも、選択酸化膜１８をあたかもレジストマスクとして兼用するため、そのための専用のレジストマスクを必要としない。
第３注入工程によって、第１領域８２の不純物濃度と第２領域８４の不純物濃度は、さらに有意な差を持つこととなる。さらに、第２領域８４においては、深さ方向の不純物濃度の分布プロファイルがさらに均質化される。
【００３５】
第１〜第３注入工程後に熱処理を行い、第１領域８２と第２領域８４に注入した不純物の活性化する。このとき、処理温度は略８５０℃とし、処理時間を１５０分程度に留めるとよい。この熱処理条件であれば、第１領域８２と第２領域８４の不純物濃度プロファイルが崩れることがない。以上によって、深さが１μｍ程度まで不純物濃度の分布プロファイルがほぼ均質な第１、第２ドレインオフセット領域２２、２４が形成される。
【００３６】
次に、基板１０の表面に形成されている薄い酸化膜７２を除去する。これは、マスク処理をしてウェットエッチングを行えばよい。次に、ゲート酸化膜１６と電極酸化膜２８を例えば熱酸化法等で形成する。そして、基板１０の表面にポリシリコンをＣＶＤ法等によって成膜し、フォトリソグラフィーとドライエッチング法等でゲート電極２０とアシスト電極２６を形成する（図１１）。
【００３７】
図１２に示すように、レジストマスク８１をソース領域１２とドレイン領域１４の形成位置に対応して形成する。そして、ｎ型不純物をイオン注入する。例えばヒ素をイオン注入すればよい。それにより、ソース領域１２とドレイン領域１４が形成される。ソース領域１２とドレイン領域１４を形成後、レジストマスク８１を除去する。
以上の工程によって、図３に示した半導体装置３１を製造することができる。なお、上述の説明では、特徴的な工程を中心に説明しており、一般的な工程については省略している。
上記の製造方法を一部変更することによって、半導体装置１や半導体装置４１や半導体装置５１を製造でき、そのために必要な変更は特段の技術を必要としないことは自明であるため、説明は省略する。
【００３８】
以上、本発明の実施形態について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３９】
【図１】実施例１の半導体装置１を示す図。
【図２】電流電圧特性を示す図。
【図３】実施例２の半導体装置３１を示す図。
【図４】実施例３の半導体装置４１を示す図。
【図５】半導体装置５１を示す図。
【図６】基板に酸化膜が形成された様子を示す図。
【図７】第１注入工程を説明する図。
【図８】第２注入工程を説明する図。
【図９】第１、第２注入工程で形成されたｎ−領域を示す図。
【図１０】第３注入工程を説明する図。
【図１１】ゲート電極とアシスト電極の形成を説明する図。
【図１２】ソース領域とドレイン領域の形成を説明する図。
【図１３】従来のＬＤＤ構造の電界効果トランジスタを説明する図。
【図１４】従来構造の電流電圧特性を示す図。
【符号の説明】
【００４０】
１・・実施例１の半導体装置
１０・・半導体基板
１２・・ソース領域
１３・・ボディ領域
１４・・ドレイン領域
１８・・選択酸化膜
２０・・ゲート電極
２２・・第１ドレイン・オフセット領域
２４・・第２ドレイン・オフセット領域
２６・・アシスト電極
３１・・実施例２の半導体装置
４１・・実施例３の半導体装置
５１・・実施例の半導体装置の変形例
１００・・従来のＬＤＤ構造のＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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