(57)【要約】【課題】  スイッチトキャパシタ回路におけるノイズおよび不要輻射を低減し、セトリングエラーの増加を抑制すること。【解決手段】  各トランジスタスイッチＳＷ１〜ＳＷ４を完全オン状態にせしめる際には、トランジスタスイッチのゲート電圧を制御するトランジスタ群に、抵抗体を挿入して、各トランジスタスイッチのオフ状態から完全オン状態への遷移期間を長くし、一方、オフ状態にせしめる際には、抵抗体を挿入せずに、各トランジスタスイッチの完全オン状態からオフ状態への遷移期間を短くする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電荷を充放電するサンプリングキャパシタと、第１期間にて該サンプリングキャパシタの両端電位を所望のサンプリング電位に充電するための充電用トランジスタスイッチと、第２期間にて該サンプリングキャパシタに蓄積された電荷を放電するための放電用トランジスタスイッチとにより構成されるスイッチトキャパシタ回路であって、
前記第１期間の充電開始時における充電用トランジスタスイッチ、および、前記第２期間の放電開始時における放電用トランジスタスイッチの少なくとも一方のオフ状態から完全オン状態への遷移期間を、所定の期間以上に長くせしめるように、各トランジスタの制御端子への入力信号を制御するスイッチ駆動期間調整手段
を具えたことを特徴とするスイッチトキャパシタ回路。
【請求項２】
前記スイッチ駆動期間調整手段は、
前記第１期間の充電完了時における充電用トランジスタスイッチ、および、前記第２期間の放電完了時における放電用トランジスタスイッチの少なくとも一方の、完全オン状態からオフ状態への遷移期間が、充電開始時若しくは放電開始時におけるオフ状態から完全オン状態への遷移期間よりも短くなるように、各トランジスタの制御端子への信号を制御することを特徴とする請求項１記載のスイッチトキャパシタ回路。
【請求項３】
前記スイッチ駆動期間調整手段は、
前記トランジスタスイッチをオフ状態から完全オン状態へ駆動する際には、該トランジスタスイッチの前記各トランジスタの入力制御端子に所定の抵抗体を接続し、各トランジスタの制御端子への信号を制御することを特徴とする請求項１又は２記載のスイッチトキャパシタ回路。
【請求項４】
前記スイッチ駆動期間調整手段は、
前記抵抗体と、前記トランジスタスイッチの前記制御端子の入力容量とによって決定される時定数により、該トランジスタスイッチのオフ状態から完全オン状態への遷移期間を長くせしめるように、各トランジスタの制御端子への信号を制御することを特徴とする請求項３記載のスイッチトキャパシタ回路。
【請求項５】
前記スイッチ駆動期間調整手段は、
前記トランジスタスイッチをオフ状態から完全オン状態へ駆動する際に挿入する際には、該トランジスタスイッチの前記各トランジスタの制御端子にトランジスタと所定電流値の電流源とを含むカレントミラー回路を接続し、各トランジスタの制御端子への信号を制御することを特徴とする請求項１又は２記載のスイッチトキャパシタ回路。
【請求項６】
前記スイッチ駆動期間調整手段は、
前記電流源の所定電流値と、前記トランジスタスイッチの前記各トランジスタの制御端子の入力容量とで決定される時定数により、該トランジスタスイッチのオフ状態から完全オン状態への遷移期間を長くせしめるように、各トランジスタの制御端子への信号を制御することを特徴とする請求項５記載のスイッチトキャパシタ回路。
【請求項７】
前記スイッチ駆動期間調整手段は、
前記第１期間の充電開始時における充電用トランジスタスイッチ、および、前記第２期間の放電開始時における放電用トランジスタスイッチの少なくとも一方の、オフ状態から完全オン状態への遷移期間が、充電期間若しくは放電期間の５％以上又は４ｎｓ以上となるように、各トランジスタの制御端子への信号を制御することを特徴とする請求項１ないし６のいずれかに記載のスイッチトキャパシタ回路。
【請求項８】
前記スイッチ駆動期間調整手段は、
前記トランジスタスイッチを完全オン状態からオフ状態へ駆動する際には、該トランジスタスイッチの前記各トランジスタの制御端子に、所定の抵抗体を接続することなく、所定の駆動用トランジスタのみで駆動するように、各トランジスタの制御端子への入力信号を制御することを特徴とする請求項１ないし７のいずれかに記載のスイッチトキャパシタ回路。
【請求項９】
前記スイッチ駆動期間調整手段は、
前記トランジスタスイッチの前記各トランジスタの制御端子の入力容量を駆動する時定数を短くし、該トランジスタスイッチの完全オン状態からオフ状態への遷移期間を短くせしめるように、各トランジスタの制御端子への信号を制御することを特徴とする請求項８記載のスイッチトキャパシタ回路。
【請求項１０】
前記トランジスタスイッチを構成する各トランジスタは、ＭＯＳトランジスタからなり、該各ＭＯＳトランジスタのゲート端子へのゲート電圧を制御することを特徴とする請求項１ないし９のいずれかに記載のスイッチトキャパシタ回路。
【請求項１１】
前記サンプリングキャパシタのサンプリングする電位は、ΔΣ型Ａ／Ｄコンバータ若しくはΔΣ型Ｄ／Ａコンバータの基準電位であることを特徴とする請求項１ないし１０のいずれかに記載のスイッチトキャパシタ回路。
【請求項１２】
請求項１ないし１１のいずれかに記載のスイッチトキャパシタ回路と、
前記スイッチトキャパシタ回路の出力段に接続されたインテグレーションキャパシタと、
前記インテグレーションキャパシタに接続されたアンプと
を具えたことを特徴とするスイッチトキャパシタ積分装置。
【請求項１３】
請求項１ないし１１のいずれかに記載のスイッチトキャパシタ回路と、
前記スイッチトキャパシタ回路の出力段に接続されたインテグレーションキャパシタと、
前記インテグレーションキャパシタの端子間の差分電圧が出力される出力端子と
を具えたことを特徴とするスイッチトキャパシタ積分装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ素子を用いたスイッチトキャパシタ回路およびスイッチトキャパシタ積分装置に関する。
【背景技術】
【０００２】
図２０は、一般的なスイッチトキャパシタ回路２を用いた積分器１を示す。
図２１は、スイッチトキャパシタ回路２のスイッチＳＷ１，ＳＷ２のオン抵抗、スイッチＳＷ３，ＳＷ４のオン抵抗、スイッチＳＷ１，ＳＷ４に流れる電流の時間変化を示す。
各スイッチＳＷ１〜ＳＷ４は、ＭＯＳトランジスタで構成される。
【０００３】
第１期間Φ１では、スイッチＳＷ１，ＳＷ２がオン、スイッチＳＷ３，ＳＷ４がオフし、サンプリングキャパシタＣ１には、入力端子ＶＩＮとアナロググランドＡＧとの電位差が充電される。
【０００４】
第２期間Φ２では、スイッチＳＷ１，ＳＷ２がオフ、スイッチＳＷ３，ＳＷ４がオンし、サンプリングキャパシタＣ１に蓄積された電荷がインテグレーションキャパシタＣ２へと放電される。
【０００５】
スイッチＳＷ１，ＳＷ４に流れる電流量は、第１期間Φ１におけるサンプリングキャパシタＣ１への充電開始時或いは第２期間Φ２におけるサンプリングキャパシタＣ１からの放電開始時に集中している。
【０００６】
一般にノイズおよび不要輻射を低減させる技術として、特許文献１，２が存在する。また、スイッチトキャパシタ回路２における、ノイズを低減させる技術として、特許文献３が存在する。
【０００７】
【特許文献１】特開平０５−３１５９１３号公報
【特許文献２】特開平０６−０６１８２６号公報
【特許文献３】特開平０５−０３７３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
高精度なスイッチトキャパシタ回路は、各ＭＯＳトランジスタスイッチのＷ／Ｌ比を大きくし、該ＭＯＳトランジスタスイッチのオン抵抗が十分低くなるように回路を構成し、信号歪みの原因となるセトリングエラーの減少を図っている。
【０００９】
しかし、その結果、図２１に示すような、第１期間Φ１の充電開始時、および、第２期間Φ２の放電開始時には、多量の電流が流れ、スイッチトキャパシタ回路のノイズ及び不要輻射が増加する。
【００１０】
特に、ΔΣ型Ａ／ＤコンバータやΔΣ型Ｄ／Ａコンバータは、サンプリングキャパシタＣ１、およびインテグレーションキャパシタＣ２が大きいために、第１期間Φ１の充電開始時、及び第２期間Φ２の放電開始時にスイッチトキャパシタ回路から発生する電流量は大きくなる。
【００１１】
そこで、本発明の目的は、トランジスタ素子を用いたスイッチトキャパシタ回路において、電荷充電時或いは電荷放電時に発生するノイズおよび不要輻射を低減させることが可能な、スイッチトキャパシタ回路およびスイッチトキャパシタ積分装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、電荷を充放電するサンプリングキャパシタと、第１期間にて該サンプリングキャパシタの両端電位を所望のサンプリング電位に充電するための充電用トランジスタスイッチと、第２期間にて該サンプリングキャパシタに蓄積された電荷を放電するための放電用トランジスタスイッチとにより構成されるスイッチトキャパシタ回路であって、前記第１期間の充電開始時における充電用トランジスタスイッチ、および、前記第２期間の放電開始時における放電用トランジスタスイッチの少なくとも一方のオフ状態から完全オン状態への遷移期間を、所定の期間以上に長くせしめるように、各トランジスタの制御端子への入力信号を制御するスイッチ駆動期間調整手段を具えることによって、スイッチトキャパシタ回路を構成する。
【００１３】
前記スイッチ駆動期間調整手段は、前記第１期間の充電完了時における充電用トランジスタスイッチ、および、前記第２期間の放電完了時における放電用トランジスタスイッチの少なくとも一方の、完全オン状態からオフ状態への遷移期間が、充電開始時若しくは放電開始時におけるオフ状態から完全オン状態への遷移期間よりも短くなるように、各トランジスタの制御端子への信号を制御してもよい。
【００１４】
前記スイッチ駆動期間調整手段は、前記トランジスタスイッチをオフ状態から完全オン状態へ駆動する際には、該トランジスタスイッチの前記各トランジスタの制御端子に所定の抵抗体を接続し、各トランジスタの制御端子への信号を制御してもよい。
前記スイッチ駆動期間調整手段は、前記抵抗体と、前記トランジスタスイッチの前記力制御端子の入力容量とによって決定される時定数により、該トランジスタスイッチのオフ状態から完全オン状態への遷移期間を長くせしめるように、各トランジスタの制御端子への信号を制御してもよい。
【００１５】
前記スイッチ駆動期間調整手段は、前記トランジスタスイッチをオフ状態から完全オン状態へ駆動する際に挿入する際には、該トランジスタスイッチの前記各トランジスタの制御端子にトランジスタと所定電流値の電流源とを含むカレントミラー回路を接続し、各トランジスタの制御端子への信号を制御してもよい。
【００１６】
前記スイッチ駆動期間調整手段は、前記電流源の所定電流値と、前記トランジスタスイッチの前記各トランジスタの制御端子の入力容量とで決定される時定数により、該トランジスタスイッチのオフ状態から完全オン状態への遷移期間を長くせしめるように、各トランジスタの制御端子への信号を制御してもよい。
【００１７】
前記スイッチ駆動期間調整手段は、前記第１期間の充電開始時における充電用トランジスタスイッチ、および、前記第２期間の放電開始時における放電用トランジスタスイッチの少なくとも一方の、オフ状態から完全オン状態への遷移期間が、充電期間若しくは放電期間の５％以上又は４ｎｓ以上となるように、各トランジスタの制御端子への信号を制御してもよい。
【００１８】
前記スイッチ駆動期間調整手段は、前記トランジスタスイッチを完全オン状態からオフ状態へ駆動する際には、該トランジスタスイッチの前記各トランジスタの制御端子に、所定の抵抗体を接続することなく、所定の駆動用トランジスタのみで駆動するように、各トランジスタの制御端子への信号を制御してもよい。
【００１９】
前記スイッチ駆動期間調整手段は、前記トランジスタスイッチの前記各トランジスタの制御端子の入力容量を駆動する時定数を短くし、該トランジスタスイッチの完全オン状態からオフ状態への遷移期間を短くせしめるように、各トランジスタの制御端子への信号を制御してもよい。
【００２０】
前記トランジスタスイッチを構成する各トランジスタは、ＭＯＳトランジスタからなり、該各ＭＯＳトランジスタのゲート端子へのゲート電圧を制御してもよい。
【００２１】
前記サンプリングキャパシタのサンプリングする電位は、ΔΣ型Ａ／Ｄコンバータ若しくはΔΣ型Ｄ／Ａコンバータの基準電位としてもよい。
【００２２】
本発明は、上記スイッチトキャパシタ回路と、前記スイッチトキャパシタ回路の出力段に接続されたインテグレーションキャパシタと、前記インテグレーションキャパシタに接続されたアンプとを具えることによって、スイッチトキャパシタ積分装置を構成する。
【００２３】
本発明は、上記スイッチトキャパシタ回路と、前記スイッチトキャパシタ回路の出力段に接続されたインテグレーションキャパシタと、前記インテグレーションキャパシタの端子間の差分電圧が出力される出力端子とを具えることによって、スイッチトキャパシタ積分装置を構成する。
【発明の効果】
【００２４】
本発明によれば、充電開始時における充電用トランジスタスイッチ、および、放電開始時における放電用トランジスタスイッチのオフ状態から完全オン状態への遷移を、所定の期間以上に長くせしめるように、トランジスタ群の各トランジスタの入力制御端子への入力信号を制御するようにしたので、遷移期間中における該トランジスタスイッチのオン抵抗を逓減させ、スイッチトキャパシタ回路に流れる電流量を抑制し、ノイズおよび不要輻射を低減させることができる。
【００２５】
また、本発明によれば、トランジスタスイッチを、遷移期間後には完全オン状態で用いて充放電させ、充電完了時における充電用トランジスタスイッチ、および、放電完了時における放電用トランジスタ群の完全オン状態からオフ状態への遷移期間を、充電開始時若しくは放電開始時におけるオフ状態から完全オン状態への遷移期間より短くするようにしたので、セトリングエラー増加の抑制を実現することができる。
【発明を実施するための最良の形態】
【００２６】
〔第１の例〕
本発明の第１の実施の形態を、図１〜図９に基づいて説明する。
（スイッチトキャパシタ回路の構成）
図１は、スイッチトキャパシタ回路１１を備えたスイッチトキャパシタ積分装置１０の回路構成を示す。
【００２７】
スイッチトキャパシタ回路１１は、電荷を充放電するサンプリングキャパシタＣ１と、第１期間Φ１にてサンプリングキャパシタＣ１の両端電位を所望のサンプリング電位に充電するための電荷充電用トランジスタスイッチＳＷ１，ＳＷ２と、第２期間Φ２にてサンプリングキャパシタＣ１に蓄積された電荷を放電するための電荷放電用トランジスタスイッチＳＷ３，ＳＷ４とにより構成される。
【００２８】
本例では、このスイッチトキャパシタ回路１１において、第１期間Φ１の充電開始時における電荷充電用トランジスタスイッチＳＷ１，ＳＷ２、若しくは、第２期間Φ２の放電開始時における電荷放電用トランジスタスイッチＳＷ３，ＳＷ４の少なくとも一方のオフ状態から完全オン状態への遷移期間を、所定の期間以上に長くせしめるように、各トランジスタスイッチＳＷ１〜ＳＷ４の入力制御端子への入力信号を制御するスイッチ駆動期間調整手段を設けられている。
【００２９】
この場合、充電用および放電用のトランジスタスイッチを構成する各トランジスタスイッチＳＷ１〜ＳＷ４は、ＭＯＳトランジスタから構成されるものとし、便宜的に、全てＮ型ＭＯＳトランジスタのみで構成されるものとしたが、Ｐ型ＭＯＳトランジスタを用いる構成でもよい。
【００３０】
スイッチ駆動期間調整手段は、電荷充電用Ｎ型ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２のゲート電圧ＧＶ１を制御するゲート電圧制御回路２０(ＧＶＣ１)と、電荷放電用Ｎ型ＭＯＳトランジスタスイッチＳＷ３，ＳＷ４のゲート電圧ＧＶ２を制御するゲート電圧制御回路２１(ＧＶＣ２)とから構成される。
【００３１】
（スイッチトキャパシタ積分装置の構成）
スイッチトキャパシタ積分装置１０は、上記スイッチトキャパシタ回路１１と、入力端子ＶＩＮと、出力端子ＶＯＵＴと、アナロググランド端子ＡＧと、インテグレーションキャパシタＣ２と、オペアンプ３０（ＯＰＡ）とから構成される。入力端子ＶＩＮは、アナログ信号、或いは、所定の基準電圧が与えられる。
【００３２】
＜ゲート電圧制御回路ＧＶＣ１，ＧＶＣ２＞
ここで、スイッチ駆動期間調整手段としてのゲート電圧制御回路ＧＶＣ１，ＧＶＣ２について説明する。
図２は、ＧＶ１を制御するゲート電圧制御回路ＧＶＣ１の構成を示す。
ゲート電圧制御回路ＧＶＣ１は、Ｐ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１と、カレントミラーＰ型ＭＯＳトランジスタＭＰ２，ＭＰ３と、電流源ＩＳ１とから構成される。入力端子Ｖ１には、図４のクロックΦ１に対応した信号が入力され、充電期間中には負電源（以下、ＶＳＳという）が与えられ、充電期間外には正電源（以下、ＶＤＤという）が与えられる。
【００３３】
図３は、ＧＶ２を制御するゲート電圧制御回路ＧＶＣ２の構成を示す。
ゲート電圧制御回路ＧＶＣ２は、Ｐ型ＭＯＳトランジスタＭＰ４と、Ｎ型ＭＯＳトランジスタＭＮ２と、カレントミラーＰ型ＭＯＳトランジスタＭＰ５，ＭＰ６と、電流源ＩＳ２とから構成される。入力端子Ｖ２には、図４のクロックΦ２に対応した信号が入力され、放電期間中にはＶＳＳが与えられ、放電期間外にはＶＤＤが与えられる。
【００３４】
（回路動作）
以下、本回路の動作について説明する。
図４は、スイッチトキャパシタ積分装置１０のタイミングチャートを示す。
ここでは、入力端子ＶＩＮが一定の基準電圧である場合の動作例である。入力端子ＶＩＮ，Ｖ１，Ｖ２、サンプリングキャパシタＣ１の差電圧ＶΔＣ１、インテグレーションキャパシタＣ２の差電圧ＶΔＣ２（ＶΔＣ２は、｜ＶＯＵＴ−ＡＧ｜と等価）、ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２のゲート電圧ＧＶ１、ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２のオン抵抗、ＭＯＳトランジスタスイッチＳＷ３，ＳＷ４のゲート電圧ＧＶ２、ＭＯＳトランジスタスイッチＳＷ３，ＳＷ４のオン抵抗、ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４に流れる電流に対する各々の時間変化を示す。
【００３５】
＜第１期間Φ１の充電開始時＞
第１期間Φ１の充電開始時(1)において、入力端子Ｖ１はＶＤＤからＶＳＳへと変化し、ＭＯＳトランジスタＭＰ１は完全オン状態、および、ＭＯＳトランジスタＭＮ１はオフ状態になる。
ＭＯＳトランジスタＭＰ１は線形領域で動作するが、カレントミラーＭＯＳトランジスタＭＰ２は飽和領域で動作するため、ＶＤＤからＰ型ＭＯＳトランジスタＭＰ２、ＭＰ１を通過して、ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２の各ゲートへと流れる電流量が制限される。
【００３６】
その結果、ＭＯＳトランジスタＭＰ２のｇｄｓ（＝λ×Ｉ／（１＋λ×Ｖｄｓ））とＭＯＳトランジスタスイッチＳＷ１，ＳＷ２の各ゲート容量とで決まる時定数により、ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２のゲート電圧ＧＶ１は、ＶＳＳからＶＤＤへと緩やかに変化し、ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２はオン抵抗が逓減し、オフ状態から完全オン状態へと緩やかに遷移する。
【００３７】
カレントミラーＭＯＳトランジスタＭＰ２の電流制限量を増減させることにより、ＭＯＳトランジスタＭＰ２のｇｄｓとＭＯＳトランジスタスイッチＳＷ１，ＳＷ２の各ゲート容量とで決まる時定数が減増するため、該遷移期間を制御することが可能である。
【００３８】
なお、遷移期間は、不要輻射およびノイズの低減効果を図るため、通常の遷移期間よりも長く、充電期間の５％以上または、４ｎｓ以上とする。
【００３９】
第１期間Φ１中、ＭＯＳトランジスタスイッチＳＷ３，ＳＷ４はオフ状態であり、サンプリングキャパシタＣ１には、入力端子ＶＩＮとアナロググランドＡＧとの電位差が充電され、インテグレーションキャパシタＣ２は第２期間Φ２にて蓄積された電荷を保持する。
【００４０】
＜第１期間Φ１の充電完了時＞
第１期間Φ１の充電完了時(2)において、入力端子Ｖ１はＶＳＳからＶＤＤへと変化し、ＭＯＳトランジスタＭＰ１はオフ状態、および、ＭＯＳトランジスタＭＮ１は完全オン状態になる。これにより、ＭＯＳトランジスタＭＮ１は線形領域で動作するため、ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２のゲート電圧ＧＶ１は、ＶＤＤからＶＳＳへと瞬時に変化し、ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２は、完全オン状態からオフ状態へと瞬時に遷移する。
【００４１】
＜第２期間Φ２の放電開始時＞
第２期間Φ２の放電開始時(3)において、入力端子Ｖ２はＶＤＤからＶＳＳへと変化し、ＭＯＳトランジスタＭＰ４は完全オン状態、および、ＭＯＳトランジスタＭＮ２はオフ状態になる。
【００４２】
しかし、カレントミラーＰ型ＭＯＳトランジスタＭＰ５により、ＶＤＤからＰ型ＭＯＳトランジスタＭＰ５，ＭＰ４を通過して、ＭＯＳトランジスタスイッチＳＷ３，ＳＷ４の各ゲートへと流れる電流量が制限されるため、ＭＯＳトランジスタスイッチＳＷ３，ＳＷ４のゲート電圧ＧＶ２は、ＶＳＳからＶＤＤへと緩やかに変化し、ＭＯＳトランジスタスイッチＳＷ３，ＳＷ４はオン抵抗が逓減し、オフ状態から完全オン状態へと緩やかに遷移する。遷移期間は、不要輻射およびノイズの低減効果を図るため、放電期間の５％以上、又は、４ｎｓ以上とする。
【００４３】
第２期間Φ２中、ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２はオフ状態であり、サンプリングキャパシタＣ１は、第１期間Φ１中に充電された電荷を放電し、インテグレーションキャパシタＣ２には、サンプリングキャパシタＣ１から放電された電荷が蓄積される。
【００４４】
＜第２期間Φ２の放電完了時＞
第２期間Φ２の放電完了時(4)において、入力端子Ｖ２はＶＳＳからＶＤＤへと変化し、ＭＯＳトランジスタＭＰ４はオフ状態、および、ＭＯＳトランジスタＭＮ２は完全オン状態になる。これにより、ＭＯＳトランジスタスイッチＳＷ３，ＳＷ４のゲート電圧ＧＶ２は、ＶＤＤからＶＳＳへと瞬時に変化し、ＭＯＳトランジスタスイッチＳＷ３，ＳＷ４は、完全オン状態からオフ状態へと瞬時に遷移する。
【００４５】
以上説明したように、各ＭＯＳトランジスタスイッチＳＷ１〜ＳＷ４を完全オン状態にせしめる際には、ＭＯＳトランジスタで構成される電流源ＩＳ１，ＩＳ２を含む図２および図３のゲート電圧制御回路ＧＶＣ１，ＧＶＣ２を活用し、各ＭＯＳトランジスタスイッチのカレントミラーＭＯＳトランジスタＭＰ２，ＭＰ５の各ｇｄｓによって決まる時定数により、各ＭＯＳトランジスタスイッチＳＷ１〜ＳＷ４のオフ状態から完全オン状態への遷移期間を長くすることができる。
【００４６】
また、各ＭＯＳトランジスタスイッチＳＷ１〜ＳＷ４をオフ状態にせしめる際には、ＭＯＳトランジスタで構成される電流源ＩＳ１，ＩＳ２を含む図２および図３のゲート電圧制御回路ＧＶＣ１，ＧＶＣ２を活用しないことにより、各ＭＯＳトランジスタスイッチＳＷ１〜ＳＷ４の完全オン状態からオフ状態への遷移期間を短くすることができる。
【００４７】
このように第１期間Φ１の充電開始時(1)、第２期間Φ２の放電開始時(3)において、スイッチトキャパシタ回路１１に流れる電流量を抑制することにより、発生するノイズおよび不要輻射の低減を実現した上で、セトリングエラーの増加を抑制可能にした回路を作成することができる。
【００４８】
（変形例）
図５〜図９は、スイッチ駆動期間調整手段の変形例を示す。ここでは、前述した図２のＧＶ１を制御するゲート電圧制御回路ＧＶＣ１、および、図３のＧＶ２を制御する回路ＧＶＣ２の変形例を示す。以下、ゲート電圧制御回路ＧＶＣ１の素子を例に挙げて説明する。
【００４９】
図５のゲート電圧制御回路４０は、入力端子Ｖ１を、ＭＯＳトランジスタＭＰ２，ＭＮ１のゲート端子に接続した例である。
【００５０】
図６のゲート電圧制御回路４１および図７のゲート電圧制御回路４２は、図２の電流源ＩＳ１、カレントミラーＰ型ＭＯＳトランジスタＭＰ２、ＭＰ３に代わり、抵抗体Ｒを用いて構成した例である。
【００５１】
図８のゲート電圧制御回路４３および図９のゲート電圧制御回路４４は、Ｗ／Ｌ比（Ｗ：ゲート幅、Ｌ：ゲート長）の小さなＭＯＳトランジスタＭＰ２２を常時完全オン状態で用いて構成した例である。
【００５２】
〔第２の例〕
本発明の第２の実施の形態を、図１０〜図１７に基づいて説明する。なお、前述した第１の例と同一部分については、その説明を省略し、同一符号を付す。
（スイッチトキャパシタ回路の構成）
図１０は、スイッチトキャパシタ回路５１を備えたスイッチトキャパシタ電源昇圧装置５０の回路構成を示す。
【００５３】
スイッチトキャパシタ回路５１は、電荷を充放電するサンプリングキャパシタＣ１と、第１期間Φ１にてサンプリングキャパシタＣ１の両端電位を所望のサンプリング電位に充電するための電荷充電用トランジスタスイッチＳＷ１，ＳＷ２と、第２期間Φ２にてサンプリングキャパシタＣ１に蓄積された電荷を放電するための電荷放電用トランジスタスイッチＳＷ３，ＳＷ４とにより構成される。
【００５４】
本例では、このスイッチトキャパシタ回路５１において、第１期間Φ１の充電開始時における電荷充電用トランジスタスイッチＳＷ１，ＳＷ２、若しくは、第２期間Φ２の放電開始時における電荷放電用トランジスタスイッチＳＷ３，ＳＷ４のオフ状態から完全オン状態への遷移期間を、所定の期間以上に長くせしめるように、各トランジスタスイッチＳＷ１〜ＳＷ４の入力制御端子への入力信号を制御するスイッチ駆動期間調整手段が設けられている。なお、トランジスタスイッチＳＷ１〜ＳＷ４は、第１の例と同様に、ＭＯＳトランジスタスイッチを用いるものとする。
【００５５】
スイッチ駆動期間調整手段は、電荷充電用Ｐ型ＭＯＳトランジスタスイッチＳＷ１のゲート電圧制御回路６０（ＧＶＣ１）と、電荷充電用Ｎ型ＭＯＳトランジスタスイッチＳＷ２のゲート電圧制御回路６１（ＧＶＣ２）と、電荷放電用Ｎ型ＭＯＳトランジスタスイッチＳＷ３のゲート電圧制御回路６２（ＧＶＣ３）、電荷放電用Ｐ型ＭＯＳトランジスタスイッチＳＷ４のゲート電圧制御回路６３（ＧＶＣ４）とから構成されている。
【００５６】
（スイッチトキャパシタ電源昇圧装置）
スイッチトキャパシタ電源昇圧装置５０は、上記スイッチトキャパシタ回路５１と、インテグレーションキャパシタＣ２と、出力端子ＨＶＤＤとから構成される。
【００５７】
＜ゲート電圧制御回路ＧＶＣ１〜ＧＶＣ４＞
ここで、スイッチ駆動期間調整手段としてのゲート電圧制御回路ＧＶＣ１〜ＧＶＣ４について説明する。
図１１は、ＭＯＳトランジスタスイッチＳＷ１のゲート電圧制御回路ＧＶＣ１を示す。
ゲート電圧制御回路ＧＶＣ１は、Ｐ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１と、カレントミラーＮ型ＭＯＳトランジスタＭＮ２，ＭＮ３と、電流源ＩＳ１とから構成される。入力端子Ｖ１には、クロックΦ１に対応した信号が入力され、充電期間中にはＰＶＤＤが与えられ、充電期間外にはＶＳＳが与えられる。
【００５８】
図１２は、ＭＯＳトランジスタスイッチＳＷ２のゲート電圧制御回路ＧＶＣ２を示す。
ゲート電圧制御回路ＧＶＣ２は、Ｐ型ＭＯＳトランジスタＭＰ２と、Ｎ型ＭＯＳトランジスタＭＮ４と、カレントミラーＰ型ＭＯＳトランジスタＭＰ３，ＭＰ４と、電流源ＩＳ２とから構成される。入力端子Ｖ１＊（Ｖ１の反転信号）には、クロックΦ１の反転信号に対応した信号が入力され、充電期間中にはＶＳＳが、充電期間外にはＶＤＤが与えられる。
【００５９】
図１３は、ＭＯＳトランジスタスイッチＳＷ３のゲート電圧制御回路ＧＶＣ３を示す。
ゲート電圧制御回路ＧＶＣ３は、Ｐ型ＭＯＳトランジスタＭＰ５と、Ｎ型ＭＯＳトランジスタＭＮ５と、カレントミラーＰ型ＭＯＳトランジスタＭＰ６、ＭＰ７と、電流源ＩＳ３とから構成される。入力端子Ｖ２＊（Ｖ２の反転信号）には、クロックΦ２に対応した信号が入力され、放電期間中にはＰＶＤＤが、放電期間外にはＶＳＳが与えられる。
【００６０】
図１４、ＭＯＳトランジスタスイッチＳＷ４のゲート電圧制御回路ＧＶＣ４を示す。
ゲート電圧制御回路ＧＶＣ４は、Ｐ型ＭＯＳトランジスタＭＰ８と、Ｎ型ＭＯＳトランジスタＭＮ６と、カレントミラーＮ型ＭＯＳトランジスタＭＮ７、ＭＮ８と、電流源ＩＳ４とから構成される。入力端子Ｖ２には、クロックΦ２に対応した信号が入力され、放電期間中にはＶＤＤが、放電期間外にはＶＳＳが与えられる。
【００６１】
（回路動作）
以下、本回路の動作について説明する。
図１５は、スイッチトキャパシタ電源昇圧装置５０のタイミングチャートを示す。
入力端子Ｖ１，Ｖ２、サンプリングキャパシタＣ１の差電圧ＶΔＣ１、インテグレーションキャパシタＣ２の差電圧ＶΔＣ２（ＶΔＣ２は｜ＨＶＤＤ−ＶＤＤ｜と等価）、ＭＯＳトランジスタスイッチＳＷ１のゲート電圧ＧＶ１、ＭＯＳトランジスタスイッチＳＷ１のオン抵抗、ＭＯＳトランジスタスイッチＳＷ２のゲート電圧ＧＶ２、ＭＯＳトランジスタスイッチＳＷ２のオン抵抗、ＭＯＳトランジスタスイッチＳＷ３のゲート電圧ＧＶ３、ＭＯＳトランジスタスイッチＳＷ３のオン抵抗、ＭＯＳトランジスタスイッチＳＷ４のゲート電圧ＧＶ４、ＭＯＳトランジスタスイッチＳＷ４のオン抵抗、ＭＯＳトランジスタスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４に流れる電流に対する各々の時間変化を示す。
【００６２】
＜第１期間Φ１の充電開始時＞
第１期間Φ１の充電開始時(1)において、入力端子Ｖ１はＶＳＳからＰＶＤＤへと変化し、ＭＯＳトランジスタＭＰ１はオフ状態、および、ＭＯＳトランジスタＭＮ１は完全オン状態になる。
【００６３】
しかし、図１１のカレントミラーＭＯＳトランジスタＭＮ２により、ＭＯＳトランジスタスイッチＳＷ１のゲートからＮ型ＭＯＳトランジスタＭＮ１，ＭＮ２を通過して、ＶＳＳへと流れる電流量が制限されるため、ＭＯＳトランジスタスイッチＳＷ１のゲート電圧ＧＶ１は、ＰＶＤＤからＶＳＳへと緩やかに変化し、ＭＯＳトランジスタスイッチＳＷ１はオン抵抗が逓減し、オフ状態から完全オン状態へと緩やかに遷移する。
【００６４】
また、第１期間Φ１の充電開始時(1)において、入力端子Ｖ１*（＝Ｖ１の反転信号）はＰＶＤＤからＶＳＳへと変化し、ＭＯＳトランジスタＭＮ４はオフ状態、および、ＭＯＳトランジスタＭＰ２は完全オン状態になる。
【００６５】
しかし、図１２のカレントミラーＭＯＳトランジスタＭＰ３により、ＶＤＤからＰ型ＭＯＳトランジスタＭＰ３、ＭＰ２を通過して、ＭＯＳトランジスタスイッチＳＷ２のゲートへと流れる電流量が制限されるため、ＭＯＳトランジスタスイッチＳＷ２のゲート電圧ＧＶ２は、ＶＳＳからＶＤＤへと緩やかに変化し、ＭＯＳトランジスタスイッチＳＷ２はオン抵抗が逓減し、オフ状態から完全オン状態へと緩やかに遷移する。遷移期間は、不要輻射およびノイズの低減効果を図るため、充電期間の５％以上、又は、４ｎｓ以上とする。
【００６６】
第１期間Φ１中、ＭＯＳトランジスタスイッチＳＷ３，ＳＷ４はオフ状態であり、サンプリングキャパシタＣ１には、ＶＤＤとＶＳＳとの電位差が充電され、インテグレーションキャパシタＣ２は第２期間Φ２にて蓄積された電荷を保持する。
【００６７】
＜第１期間Φ１の充電完了時＞
第１期間Φ１の充電完了時(2)において、入力端子Ｖ１はＰＶＤＤからＶＳＳへと変化し、ＭＯＳトランジスタＭＰ１はオフ状態、および、ＭＯＳトランジスタＭＮ１は完全オン状態になる。
これにより、ＭＯＳトランジスタスイッチＳＷ１のゲート電圧ＧＶ１は、ＶＳＳからＰＶＤＤへと瞬時に変化し、ＭＯＳトランジスタスイッチＳＷ１は、完全オン状態からオフ状態へと瞬時に遷移する。
【００６８】
また、第１期間Φ１の充電完了時(2)において、入力端子Ｖ１*はＶＳＳからＰＶＤＤへと変化し、ＭＯＳトランジスタＭＮ４はオン状態、および、ＭＯＳトランジスタＭＰ２は完全オフ状態になる。
これにより、ＭＯＳトランジスタスイッチＳＷ２のゲート電圧ＧＶ２は、ＶＤＤからＶＳＳへと瞬時に変化し、ＭＯＳトランジスタスイッチＳＷ２は、完全オン状態からオフ状態へと瞬時に遷移する。
【００６９】
＜第２期間Φ２の放電開始時＞
第２期間Φ２の放電開始時(3)において、入力端子Ｖ２＊（＝Ｖ２の反転信号）はＰＶＤＤからＶＳＳへと変化し、ＭＯＳトランジスタＭＮ５はオフ状態、および、ＭＯＳトランジスタＭＰ５は完全オン状態になる。
【００７０】
しかし、図１３のカレントミラーＰ型ＭＯＳトランジスタＭＰ６により、ＭＯＳトランジスタＰＶＤＤからＰ型ＭＯＳトランジスタＭＰ６、ＭＰ５を通過して、ＭＯＳトランジスタスイッチＳＷ３のゲートへと流れる電流量が制限されるため、ＭＯＳトランジスタスイッチＳＷ３のゲート電圧ＧＶ３は、ＶＳＳからＰＶＤＤへと緩やかに変化し、ＭＯＳトランジスタスイッチＳＷ３はオン抵抗が逓減し、オフ状態から完全オン状態へと緩やかに遷移する。
【００７１】
また、第２期間Φ２の放電開始時(3)において、Ｖ２はＶＳＳからＶＤＤへと変化し、ＭＯＳトランジスタＭＰ８はオフ状態、および、ＭＯＳトランジスタＭＰ６は完全オン状態になる。
【００７２】
しかし、図１４のカレントミラーＮ型ＭＯＳトランジスタＭＮ７により、ＭＯＳトランジスタスイッチＳＷ４のゲートからＮ型ＭＯＳトランジスタＭＮ６、ＭＮ７を通過して、ＶＳＳへと流れる電流量が制限されるため、ＭＯＳトランジスタスイッチＳＷ４はオン抵抗が逓減し、オフ状態から完全オン状態へと緩やかに遷移する。遷移期間は、不要輻射およびノイズの低減効果を図るため、放電期間の５％以上、又は、４ｎｓ以上とする。
【００７３】
第２期間のΦ２中、ＭＯＳトランジスタスイッチＳＷ１、ＳＷ２はオフ状態であり、サンプリングキャパシタＣ１は、第１期間Φ１中に充電された電荷を放電し、インテグレーションキャパシタＣ２には、サンプリングキャパシタＣ１から放電された電荷が蓄積される。
【００７４】
＜第２期間Φ２の放電完了時＞
第２期間Φ２の放電完了時(4)において、入力端子Ｖ２＊はＶＳＳからＰＶＤＤへと変化し、ＭＯＳトランジスタＭＮ５は完全オン状態、および、ＭＯＳトランジスタＭＰ５はオフ状態になる。
これにより、ＭＯＳトランジスタスイッチＳＷ３のゲート電圧ＧＶ３は、ＰＶＤＤからＶＳＳへと瞬時に変化し、該ＭＯＳトランジスタスイッチＳＷ３は、完全オン状態からオフ状態へと瞬時に遷移する。
【００７５】
また、第２期間のΦ２の放電完了時(4)において、入力端子Ｖ２はＰＶＤＤからＶＳＳへと変化し、ＭＯＳトランジスタＭＰ８は完全オン状態、および、ＭＯＳトランジスタＭＮ６はオフ状態になる。
これにより、ＭＯＳトランジスタスイッチＳＷ４のゲート電圧ＧＶ４は、ＶＳＳからＶＤＤへと瞬時に変化し、ＭＯＳトランジスタスイッチＳＷ４は、完全オン状態からオフ状態へと瞬時に変化する。
【００７６】
（変形例）
図１６および図１７は、スイッチ駆動期間調整手段の変形例を示す。以下、ゲート電圧制御回路ＧＶＣ１の素子を例に挙げて説明する。
図１６のゲート電圧制御回路７０は、前述したスイッチトキャパシタ積分装置１０と同様に、図１１の電流源ＩＳ１、カレントミラーＮ型ＭＯＳトランジスタＭＮ２，ＭＮ３に代わり、抵抗体Ｒを用いて構成した例である。
図１７のゲート電圧制御回路７１は、Ｗ／Ｌ比の小さなＭＯＳトランジスタＭＮ１１を常時完全オン状態で用いて構成した例である。
【００７７】
〔第３の例〕
本発明の第３の実施の形態を、図１８〜図１９に基づいて説明する。なお、前述した第１の例と同一部分については、その説明を省略し、同一符号を付す。
【００７８】
本例では、上述したスイッチトキャパシタ積分装置１０を用いた応用例について説明する。
【００７９】
図１８は、ΔΣ型Ａ／Ｄ変換装置８０の構成例を示す。
ΔΣ型Ａ／Ｄ変換装置８０は、アナログ信号８１が入力される加算器８２と、スイッチトキャパシタ積分装置１０と、比較器８３と、Ｄ／Ａコンバータ８４と、デジタル信号８６を出力するデジタルフィルタ８５とから構成される。
【００８０】
図１９は、ΔΣ型Ｄ／Ａ変換装置９０の構成例を示す。
ΔΣ型Ｄ／Ａ変換装置９０は、デジタル信号９１が入力されるデジタルフィルタ９２と、デジタルΔΣ変調器９３と、演算器９５と、アナログ基準電圧９４が入力されかつアナログ信号９６が出力されるスイッチトキャパシタ積分装置１０とから構成される。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施の形態である、スイッチトキャパシタ回路を備えたスイッチトキャパシタ積分装置の構成を示す回路図である。
【図２】ゲート電圧制御回路ＧＶＣ１の構成を示す回路図である。
【図３】ゲート電圧制御回路ＧＶＣ２の構成を示す回路図である。
【図４】スイッチトキャパシタ積分装置のタイミングチャートである。
【図５】ゲート電圧制御回路ＧＶＣ１の他の構成例を示す回路図である。
【図６】ゲート電圧制御回路ＧＶＣ１の他の構成例を示す回路図である。
【図７】ゲート電圧制御回路ＧＶＣ１の他の構成例を示す回路図である。
【図８】ゲート電圧制御回路ＧＶＣ１の他の構成例を示す回路図である。
【図９】ゲート電圧制御回路ＧＶＣ１の他の構成例を示す回路図である。
【図１０】本発明の第２の実施の形態である、スイッチトキャパシタ回路を備えたスイッチトキャパシタ電源昇圧装置の構成を示す回路図である。
【図１１】ゲート電圧制御回路ＧＶＣ１の構成を示す回路図である。
【図１２】ゲート電圧制御回路ＧＶＣ２の構成を示す回路図である。
【図１３】ゲート電圧制御回路ＧＶＣ３の構成を示す回路図である。
【図１４】ゲート電圧制御回路ＧＶＣ４の構成を示す回路図である。
【図１５】スイッチトキャパシタ電源昇圧装置のタイミングチャートである。
【図１６】ゲート電圧制御回路ＧＶＣ１の他の構成例を示す回路図である。
【図１７】ゲート電圧制御回路ＧＶＣ１の他の構成例を示す回路図である。
【図１８】Ａ／Ｄ変換装置の構成例を示すブロック図である。
【図１９】Ｄ／Ａ変換装置の構成例を示すブロック図である。
【図２０】従来の一般的なスイッチトキャパシタ回路を用いた積分器の構成を示す回路図である。
【図２１】図２０の積分器のタイミングチャートである。
【符号の説明】
【００８２】
１  積分器
２  スイッチトキャパシタ回路  
１０  スイッチトキャパシタ積分装置
１１  スイッチトキャパシタ回路
４０〜４４  ゲート電圧制御回路
５０  スイッチトキャパシタ電源昇圧装置
５１  スイッチトキャパシタ回路
６０  ゲート電圧制御回路（ＧＶＣ１）
６１  ゲート電圧制御回路（ＧＶＣ２）
６２  ゲート電圧制御回路（ＧＶＣ３）
６３  ゲート電圧制御回路（ＧＶＣ４）
７０，７１  ゲート電圧制御回路
８０  Ａ／Ｄ変換装置
８１  アナログ信号
８２  加算器
８３  比較器
８４  Ｄ／Ａコンバータ
８５  デジタルフィルタ
８６  デジタル信号
９０  Ｄ／Ａ変換装置
９１  デジタル信号
９２  デジタルフィルタ
９３  デジタルΔΣ変調器
９４  アナログ基準電圧
９５  演算器
９６  アナログ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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