(57)【要約】【課題】  三次元チップ積層技術においてチップの反り等に起因する接合不良を抑え、またはんだの流出を抑えて良好に三次元チップ積層できる半導体チップを提供する。【解決手段】  半導体チップ４１は、基板１０と、基板１０の表面１０Ｓより突出するポスト電極４５とを備え、ポスト電極４５近傍の表面１０Ｓ上にポスト電極４５より突出する凸部２を設けた。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板と、前記基板の表裏面のうちの少なくとも一方の面より突出する電極とを備え、前記電極近傍の前記面上に前記電極より突出する凸部を設けたことを特徴とする半導体チップ。
【請求項２】
前記凸部は前記電極を囲むように設けられていることを特徴とする請求項１記載の半導体チップ。
【請求項３】
前記凸部と前記電極との間に隙間を設けたことを特徴とする請求項１又は２記載の半導体チップ。
【請求項４】
第１面を有する第１の半導体チップと、
前記第１面に接合される第２面を有する第２の半導体チップと、
前記第１面に設けられた第１電極と、
前記第２面に設けられ、前記第１電極と電気的に接続する第２電極とを備え、
前記第１、第２面のうちの少なくとも一方の電極近傍に、前記第１面と前記第２面との間隔を保持するための凸部を設けたことを特徴とする半導体装置。
【請求項５】
前記凸部は前記電極を囲むように設けられていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記凸部と前記電極との間に隙間を設けたことを特徴とする請求項４又は５記載の半導体装置。
【請求項７】
前記第１、第２電極は、前記第１、第２面上に複数設けられ、
前記凸部は、前記複数の電極のうちの一部の電極近傍に設けられていることを特徴とする請求項４〜６のいずれか一項記載の半導体装置。
【請求項８】
前記第１電極と前記第２電極とを電気的に接続する接合層が、前記第１電極又は前記第２電極の上面に設けられていることを特徴とする請求項４〜７のいずれか一項記載の半導体装置。
【請求項９】
前記第１面より突出した前記第１電極の突出距離をｈ１、前記第２面より突出した前記第２電極の突出距離をｈ２、前記突出距離ｈ２と前記第２電極上面に配置される接合層の厚さとの和をｈ３としたとき、前記第２面の前記第２電極近傍に設けられる前記凸部の高さＨは、
ｈ１＋ｈ３  ＞  Ｈ  ≧  ｈ１＋ｈ２
の条件を満足することを特徴とする請求項４〜８のいずれか一項記載の半導体装置。
【請求項１０】
第１の半導体チップの第１面に第１電極を形成する工程と、
第２の半導体チップの前記第１面に接合する第２面に、前記第１電極と電気的に接続される第２電極を形成する工程と、
前記第１、第２面のうちの少なくとも一方の電極近傍に、前記第１面と前記第２面との間隔を保持するための凸部を設ける工程と、
前記第１電極及び前記第２電極のうちの少なくとも一方に接合層を設ける工程と、
前記第１電極と前記第２電極とを前記接合層を介して接続する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記凸部は絶縁性の樹脂からなることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
請求項４〜請求項９のいずれか一項記載の半導体装置が実装されていることを特徴とする回路基板。
【請求項１３】
請求項４〜請求項９のいずれか一項記載の記載の半導体装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ、半導体装置及び半導体装置の製造方法、回路基板及び電子機器に関するものである。
【背景技術】
【０００２】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）などの携帯性を有する電子機器では、小型化及び軽量化のため、内部に設けられている半導体チップなどの各種の電子部品の小型化が図られており、さらにその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが提供されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度でよいため、高密度実装を実現するものとなっている。
【０００３】
また、前記電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度をさらに高める必要がある。かかる背景の下、三次元チップ積層技術が提案されてきた。この三次元チップ積層技術は、同様の機能を有する半導体チップどうし、又は異なる機能を有する半導体チップどうしを積層し、各半導体チップ間を配線接続することにより、半導体チップの高密度実装を図る技術である（例えば、特許文献１、特許文献２参照）。
【特許文献１】特開２００２−１７０９１９号公報
【特許文献２】特開２００２−１００７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、三次元チップ積層技術においては、チップどうしを加圧接合する時や実装するとき、あるいは薄膜化の過程で膜の応力によりチップに反り（撓み）等が生じる場合があり、その場合、複数のチップを接合する際のアライメントが困難になったり、傾斜した状態で接合される不都合が生じる。すると、対向するチップ間の複数の接合しようとする電極（端子）の間隔（ギャップ）にばらつきが生じ、ある電極どうしは十分に接続されない等の不都合が生じる。また、対向するチップ間の複数の電極間を接続するときに、電極間にろう材、例えば鉛フリーはんだを配置した後、電極どうしを加熱あるいは加熱加圧接合する場合が多いが、そのときにチップに反りが生じていると、例えばある電極どうしの間隔（ギャップ）が狭くなりすぎる状況が生じ、はんだが電極間から流出し、近傍の電極とショート（短絡）する原因となる可能性がある。
【０００５】
本発明は前記事情に鑑みてなされたもので、三次元チップ積層技術においてチップの反り等に起因する接合不良を抑え、またはんだの流出を抑えて良好に三次元チップ積層できる半導体チップ、半導体装置及び半導体装置の製造方法、その半導体装置を実装した回路基板及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明の半導体チップは、基板と、前記基板の表裏面のうちの少なくとも一方の面より突出する電極とを備え、前記電極近傍の前記面上に前記電極より突出する凸部を設けたことを特徴とする。
本発明によれば、電極の近傍に電極よりも突出する凸部を設けたことにより、半導体チップを積層するときに電極どうしを接合する際、凸部がスペーサの役割を果たし、半導体チップ間の間隔（ギャップ）を保持することができる。したがって、半導体チップどうしを所望の位置関係で接合することができる。したがって、電極どうしの間隔が狭くなりすぎてはんだが流出したり、間隔が広すぎて電極どうしが接合されないといった不都合の発生を防止できる。また、凸部を電極近傍に設けたことにより、その凸部がはんだの流出防止壁としての役割を果たすため、仮に電極どうしの間からはんだが漏れても、周囲に流出する不都合を防止できる。
【０００７】
本発明の半導体チップにおいて、前記凸部は前記電極を囲むように設けられていることを特徴とする。
凸部を電極を囲むように連続的に設けることにより、はんだの流出をより確実に防止できるとともに、半導体チップ間の間隔保持を更に良好に行うことができる。
【０００８】
本発明の半導体チップにおいて、前記凸部と前記電極との間に隙間を設けたことを特徴とする。
これによれば、電極どうしの間から流出するはんだを凸部と電極との間の隙間に溜めることができるため、はんだの流出を更に確実に防止できる。
【０００９】
本発明の半導体装置は、第１面を有する第１の半導体チップと、前記第１面に接合される第２面を有する第２の半導体チップと、前記第１面に設けられた第１電極と、前記第２面に設けられ、前記第１電極と電気的に接続する第２電極とを備え、前記第１、第２面のうちの少なくとも一方の電極近傍に、前記第１面と前記第２面との間隔を保持するための凸部を設けたことを特徴とする。
本発明によれば、互いに接合される第１電極及び第２電極のうちの少なくとも一方の近傍に、半導体チップ間の間隔を保持するための凸部を設けたことにより、複数の半導体チップの電極どうしを接合する際、半導体チップどうしを所望の位置関係で接合することができる。また、凸部を電極近傍に設けたことにより、その凸部がはんだの流出防止壁としての役割を果たし、はんだが周囲に流出する不都合を防止できる。
【００１０】
本発明の半導体装置において、前記凸部は前記電極を囲むように設けられていることを特徴とする。
凸部を電極を囲むように連続的に設けることにより、はんだの流出をより確実に防止できるとともに、半導体チップ間の間隔保持を更に良好に行うことができる。
【００１１】
本発明の半導体装置において、前記凸部と前記電極との間に隙間を設けたことを特徴とする。
これによれば、仮に電極どうしの間からはんだが漏れ出しても、その漏れ出したはんだを凸部と電極との間の隙間に溜めることができるため、はんだの流出を更に確実に防止できる。
【００１２】
本発明の半導体装置において、前記第１、第２電極は、前記第１、第２面上に複数設けられ、前記凸部は、前記複数の電極のうちの一部の電極近傍に設けられていることを特徴とする。
すなわち、半導体チップが複数の電極を有している場合、その複数の電極全ての近傍に凸部を設けることなく、一部の電極近傍に凸部を設ける構成を採用してもよく、この場合、使用材料量を抑えた状態で半導体チップ間の間隔保持を行うことができる。また、使用材料量が低減されるので、半導体装置全体の軽量化を図ることができる。
【００１３】
本発明の半導体装置において、前記第１電極と前記第２電極とを電気的に接続する接合層が、前記第１電極又は前記第２電極の上面に設けられていることを特徴とする。
これにより、第１電極と第２電極とを接合層を介して円滑に電気的に接続することができる。ここで、接合層としては、ろう材（鉛フリーはんだ）や導電性粒子を含んだ樹脂層であってもよいし、金−金、金−錫などの共晶合金を使ってもよい。
【００１４】
本発明の半導体装置において、前記第１面より突出した前記第１電極の突出距離をｈ１、前記第２面より突出した前記第２電極の突出距離をｈ２、前記突出距離ｈ２と前記第２電極上面に配置される接合層の厚さとの和をｈ３としたとき、前記第２面の前記第２電極近傍に設けられる前記凸部の高さＨは、
ｈ１＋ｈ３  ＞  Ｈ  ≧  ｈ１＋ｈ２  …（１）
の条件を満足することを特徴とする。
凸部の高さを、上記（１）式の条件を満足するように設けることで、スペーサとしての凸部が半導体チップの第１面と第２面との間の間隔を良好に保持できるとともに、電極どうしを、はんだ等の接合層を介して良好に接続することができる。
【００１５】
本発明の半導体装置の製造方法は、第１の半導体チップの第１面に第１電極を形成する工程と、第２の半導体チップの前記第１面に接合する第２面に、前記第１電極と電気的に接続される第２電極を形成する工程と、前記第１、第２面のうちの少なくとも一方の電極近傍に、前記第１面と前記第２面との間隔を保持するための凸部を設ける工程と、前記第１電極及び前記第２電極のうちの少なくとも一方に接合層を設ける工程と、前記第１電極と前記第２電極とを前記接合層を介して接続する工程とを有することを特徴とする。
本発明によれば、互いに接合される第１電極及び第２電極のうちの少なくとも一方の近傍に、半導体チップ間の間隔を保持するための凸部を設けたことにより、複数の半導体チップを積層するときに電極どうしを接合する際、半導体チップどうしの位置関係を所望の状態に維持しつつ接合することができる。また、凸部を電極近傍に設けたことにより、その凸部がはんだをはじめとする接合層の流出防止壁としての役割を果たし、接合層が周囲に流出する不都合を防止できる。
【００１６】
本発明の半導体装置の製造方法において、前記凸部は絶縁性の樹脂からなることを特徴とする。
これにより、積層時などに上下のチップ間を確実に絶縁することができる。
【００１７】
本発明の回路基板は、上記記載の半導体装置が実装されていることを特徴とする。また本発明の電子機器は、上記記載の半導体装置を有することを特徴とする。
本発明によれば、互いの位置関係を所望状態に保持された複数の半導体チップが三次元実装されるので、高密度化が実現され、所望性能を発揮する回路基板及び電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体チップ及び半導体装置の一実施形態について説明する。
図１は本発明の半導体チップの一実施形態に係る要部拡大断面図、図２は図１を上方から見た平面図である。
図１において、半導体チップ４１は、半導体チップを形成するための半導体チップ形成用基材であるシリコン基板（ウエハ）１０と、基板１０の表面１０Ｓより上方に突出するポスト電極４５と、基板１０の裏面１０Ｔより下方に突出する貫通電極４４と、ポスト電極４５近傍の表面１０Ｓ上においてポスト電極４５上面よりも突出する凸部２とを備えている。つまり、凸部２はポスト電極４５上面よりも基板１０の表面１０Ｓに対して高く形成されている。シリコン基板１０の能動面である表面１０Ｓ側には、トランジスタやメモリ素子を含む素子部や回路部が形成されているが、図示されていない。
【００１９】
ポスト電極４５及び貫通電極４４を含む電極部４３は、シリコン基板１０の表面の所定位置に形成された開口部に銅（Ｃｕ）などの導電性材料を埋め込むことによって形成される。電極部４３は、前記素子部や回路部とは別に設けられたものであって、三次元実装の接続部材として用いられる。そして、シリコン基板１０のうち、素子部及び回路部が形成されている能動面（表面）１０Ｓ側に、電極部４３の一部を構成するポスト電極４５が突出するように設けられる。ポスト電極４５を含む電極部４３は、その素子部及び回路部に電気的に接続されている。
【００２０】
凸部２は、絶縁性材料により形成されており、更に具体的には、ポリイミド樹脂やエポキシ樹脂等の絶縁性樹脂によって形成されている。あるいは、ポスト電極と同一又は異種の金属で凸部を形成した後、その表面に絶縁性材料を形成してあってもよい。本実施形態では、凸部２は感光性樹脂によって形成されており、スピンコート法などの所定のコーティング方法を使って、ポスト電極４５を含むシリコン基板１０の表面１０Ｓに感光性樹脂を塗布し、ベークした後、フォトリソグラフィ技術を使って前記感光性樹脂をパターニングする。つまり、シリコン基板１０の表面１０Ｓ上に塗布されてベークされた感光性樹脂に対して所定パターンを有するマスクを使って露光処理する。次いで、その基板１０を現像処理及び熱処理して硬化させることで、図１及び図２に示すように、ポスト電極４５近傍に所定パターンで凸部２が設けられる。
【００２１】
図１及び図２に示す例では、凸部２はポスト電極４５を囲むように連続的に設けられているとともに、その一部をポスト電極４５の上面に配置している。本実施形態において、ポスト電極４５は平面視略円形状であり、ポスト電極４５の径よりも僅かに小さい径を有する開口部２Ｋを前記絶縁性材料に設けることによって、ポスト電極４５を囲むような凸部２が形成されている。
【００２２】
なお、ポスト電極４５や開口部２Ｋの形状は、円形状に限らず、例えば矩形状など円形以外の別の形状であってもよい。
【００２３】
また、ポスト電極４５の上面には、接合層としての鉛フリーのはんだ層８が設けられている。本実施形態において、鉛フリーのはんだ層８は、ポスト電極４５上面のうち凸部２（開口部２Ｋ）の内側の領域に設けられている。
【００２４】
図３は、図１及び図２を参照して説明した半導体チップ４１を積層した状態を示す図である。図３に示す例では、第１の半導体チップ４１Ａの下に第２の半導体チップ４２Ｂが設けられている。つまり、第１の半導体チップ４１Ａの裏面（第１面）１０Ｔと、第２の半導体チップ４１Ｂの表面（第２面）１０Ｓとが対向（接合）している。
【００２５】
そして、第１の半導体チップ４１Ａの裏面１０Ｔに突出して設けられた貫通電極（第１電極）４４Ａと、第２の半導体チップ４１Ｂの表面１０Ｓに突出して設けられたポスト電極４５Ｂとが、接合層であるはんだ層８を介して電気的に接続され、これにより、第１、第２の半導体チップ４１Ａ、４２Ｂを有する積層体を含む半導体装置が形成される。
【００２６】
図３に示すように、ポスト電極４５Ｂの近傍に設けられている凸部２Ｂが、第１の半導体チップ４１Ａの裏面１０Ｔと、第２の半導体チップ４１Ｂの表面１０Ｓとの間隔を保持するためのスペーサ部材としての役割を果たしている。これにより、第１、第２の半導体チップ４１Ａ、４１Ｂ間の間隔（ギャップ）を保持することができ、チップどうしを接合するときや実装時においてチップに力が加わっても、チップに反りが生じる等の不都合の発生を防止し、半導体チップ４１Ａ、４１Ｂどうしを所望の位置関係で接合することができる。したがって、貫通電極４４Ａとポスト電極４５Ｂとの間隔が狭くなりすぎてはんだ層８が溢れて流出したり、間隔が広すぎて貫通電極４４Ａとポスト電極４５Ｂとが接合されないといった不都合の発生を防止できる。また、凸部２を電極近傍に設けたことにより、その凸部２がはんだの流出防止壁としての役割を果たすため、仮に電極どうしの間からはんだが漏れても、周囲に流出する不都合を防止できる。
【００２７】
図３において、第１の半導体チップ４１Ａの裏面１０Ｔより突出した貫通電極４４Ａの突出距離をｈ１、第２の半導体チップ４１Ｂの表面１０Ｓより突出したポスト電極４５Ｂの突出距離をｈ２、突出距離ｈ２とポスト電極４５Ｂ上面に配置されるはんだ層８の厚さとの和をｈ３としたとき、第２の半導体チップ４１Ｂの表面１０Ｓのポスト電極４５Ｂ近傍に設けられる凸部２の高さＨは、
ｈ１＋ｈ３  ＞  Ｈ  ≧  ｈ１＋ｈ２  …（１）
の条件を満足するように設けられている。つまり、高さＨが距離ｈ１と距離ｈ２との和よりも小さいと、凸部２はスペーサ部材としての機能を十分に発揮せず、また、貫通電極４４Ａとポスト電極４５Ｂとの間隔が狭くなりすぎることになり、はんだ層８が溢れて流出する不都合が生じる可能性が高くなる。一方、高さＨが距離ｈ１と距離ｈ３との和よりも大きいと、間隔が広すぎて貫通電極４４Ａとポスト電極４５Ｂ（はんだ層８）とが接合されない不都合が生じる可能性が高くなる。そこで、上記（１）式を満足するように、凸部２の高さＨを設定することで、貫通電極４４Ａとポスト電極４５Ｂとをはんだ層８を介して良好に電気的に接続することができる。
【００２８】
以上説明したように、ポスト電極４５の近傍にそのポスト電極４５の上面よりも突出する凸部２を設けたことにより、半導体チップ４１を積層するときに第１の半導体チップの貫通電極４４と第２の半導体チップのポスト電極４５とを接合する際、凸部２がスペーサの役割を果たし、半導体チップ間の間隔（ギャップ）を保持することができる。したがって、半導体チップどうしを所望の位置関係で接合することができる。したがって、積層した半導体チップ間の電極どうしの間隔が狭くなりすぎてはんだが流出したり、間隔が広すぎて電極どうしが接合されないといった不都合の発生を防止できる。また、半導体チップどうしの間隔を保持可能であるので、半導体チップを積層したときに、例えば第２の半導体チップに対して第１の半導体チップが傾斜した状態で接合される状況を回避することができ、傾斜した状態で接合されるときなどに生じる可能性のある第１の半導体チップの裏面（シリコン）と第２の半導体チップの表面（銅などの導電部）との接触に起因するショート（短絡）の発生を防止することができる。また、凸部２をポスト電極４５近傍に設けたことにより、その凸部２がはんだの流出防止壁としての役割を果たすため、仮に貫通電極４４とポスト電極４５との間からはんだが漏れても、周囲に流出する不都合を防止できる。
【００２９】
また、絶縁層としての凸部２をシリコン基板１０の表裏面のうち少なくとも一方の面に設けることにより、半導体チップ４１のチップ強度を向上することができる。これにより、半導体チップのハンドリングが容易となり、例えば半導体チップを積層したり実装する際に半導体チップに反り（撓み）が生じて破損したり位置合わせが困難になるなどの不都合の発生を抑制することができる。特に、凸部２を、ポスト電極４５に対応する領域（つまり開口部２Ｋ）を除いてシリコン基板１０の表面１０Ｓ（あるいは裏面１０Ｔ）の全域に設けることにより、半導体チップのチップ強度をより一層向上することができる。また、絶縁層としての凸部２を、シリコン基板１０の表面１０Ｓ側に設けることにより、半導体チップ４１の表面（能動面）１０Ｓに設けられている素子部や回路部を保護することもできる。
【００３０】
またその場合、形成する絶縁層の形成面と絶縁層の膜厚をコントロールすることにより、応力によるチップの反りを矯正する働きを兼ねることができ、接合時に反りのないチップを作成することができる。すなわち、通常能動面側に形成されるＳｉＯ２などの絶縁膜は圧縮応力となり、基板を薄膜化すると、上に凸、つまり図１に示す構成の場合、１０Ｓ側を凸にした形状に反るが、同じ側にポリイミドなどの絶縁膜を形成することで、これらの樹脂系の絶縁膜は引張応力であることが多いため、その応力をバランスさせることにより、反りをキャンセルあるいは低減させることができる。
【００３１】
また、凸部２の高さを調整することで、第１の半導体チップと第２の半導体チップとの間隔を容易に調整することができる。また、例えば第１の半導体チップの貫通電極４４の突出部４４ａの突出距離や、その貫通電極４４に電気的に接続される第２の半導体チップのポスト電極４５の突出高さにばらつきがある場合においても、半導体チップ間の間隔を保持するための凸部２によって、半導体チップ４１に反り（撓み）を生じさせることなく半導体チップ間を円滑に加圧接合することができ、複数の電極どうしを良好に接続することができる。
【００３２】
図４は本発明の別の実施形態を示す断面図、図５は図４を上方から見た平面図である。図４及び図５において、ポスト電極４５とその周りを囲むように設けられている凸部２との間には隙間部９が設けられている。本実施形態において、隙間部９は、平面視略円形状に形成されているポスト電極４５と凸部２の開口部２Ｋとのそれぞれに関して同心状に設けられている。
【００３３】
隙間部９を設けたことにより、図６に示す模式図のように、ポスト電極４５とそのポスト電極４５の上面に接続される貫通電極４４との間隔（ギャップ）が目標値よりも狭くなりすぎて、ポスト電極４５と貫通電極４４との間から（ポスト電極４５の上面から）、はんだ層８を構成するはんだが溢れ出る状況が生じても、その漏れ出たはんだは隙間部９に溜まるので、換言すれば漏れ出たはんだを隙間部９に逃がすことができるので、例えば、電極４５上の接合部８として形成したはんだが多すぎた場合でも、漏れ出たはんだが凸部２を越えて周囲に流出するといった不都合の発生を確実に防止することができる。
【００３４】
なお、ポスト電極４５の上面からはんだを流出させないようにするために、ポスト電極４５の上面と貫通電極４４の下面との距離や、はんだ層８の厚みを最適に設定することが重要となってくるので、図７に示すように、例えばポスト電極４５の上面に、貫通電極４４の下面との間隔（ギャップ）を調整するために金などの比較的やわらかい金属で第２ポスト電極４６を設けるようにしてもよい。もちろん同種材料でもよい。
【００３５】
なお、上記実施形態において、凸部２やポスト電極４５の上面はほぼ平坦であるように説明したが、加工条件などによって、図８に示すように、例えば凸部２の上面が上方に膨らむような形状となる可能性がある。その場合は、その凸部２の最大高さＨを、上記（１）式を満足するように設定してやればよい。また、図８に示すように、ポスト電極４５の上面も平坦にならない状況が生じる可能性がある。その場合、例えばポスト電極４５の上面の最も低い位置を上記（１）式を満足するように設定する。あるいは、平坦でないポスト電極４５の上面に、図７に示したような第２ポスト電極４６を設けてその上面を平坦化することも可能である。
【００３６】
上記実施形態では、凸部２を半導体チップ４１の表面１０Ｓ側、すなわちポスト電極４５の近傍に設けるように説明したが、図９に示すように、凸部２を半導体チップ４１の裏面１０Ｔ側、すなわち貫通電極４４の近傍に設けるようにしてもよい。この場合、凸部２は、裏面１０Ｔにおいて貫通電極４４の下面より下方に突出する構成を有する。もちろん、互いに接続されるポスト電極４５及び貫通電極４４それぞれの近傍の双方に、凸部２を設けるようにしてもよい。
【００３７】
上記実施形態では、簡単のため一つのポスト電極４５（あるいは１つの貫通電極４４）に関して説明したが、ポスト電極４５や貫通電極４４は、実際には１つの半導体チップ４１に複数設けられている。そのため、それら複数のポスト電極４５（貫通電極４４）の全ての近傍に凸部２を設ける構成を採用することももちろん可能であるが、複数のポスト電極４５（貫通電極４４）のうちの一部のポスト電極４５（貫通電極４４）の近傍のみに凸部２を設ける構成を採用することも可能である。すなわち、互いに接合される第１、第２の半導体チップのそれぞれが許容値以上に反らないように（撓まないように）、例えば実験やシミュレーションを行って、凸部２の形成位置と接合時あるいは非接合時におけるチップの形状（反り）との関係を予め求め、その求めた結果に基づいて、複数の電極近傍の位置のうち最適な位置に凸部２を設けるといったことが可能である。こうすることにより、凸部２を形成するために使用する材料量が低減されるので、半導体装置全体の軽量化を図ることができる。
【００３８】
図１０は、凸部２の別の実施形態を示す平面図である。図１０に示すように、ポスト電極４５の周りには、分割された複数の凸部２（２Ａ〜２Ｄ）が設けられている。図１０に示す例では、４つの分割凸部２Ａ〜２Ｄがポスト電極４５を囲むように略等間隔で設けられており、その一部をポスト電極４５の上面に配置している。このような構成を有する凸部２によっても、第１の半導体チップと第２の半導体チップとの間隔を保持することができる。
【００３９】
図１１は、凸部２の別の実施形態を示す平面図である。図１１に示すように、ポスト電極４５の周りには、そのポスト電極４５を囲むように連続的に凸部２が設けられており、ポスト電極４５と凸部２との間には複数の隙間部９（９Ａ〜９Ｄ）が設けられている。本実施形態において、隙間部９は、平面視矩形状の分割隙間部９Ａ〜９Ｄによって構成されている。そして、凸部２の開口部２Ｋも、分割隙間部９Ａ〜９Ｄに応じた形状（矩形を組み合わせた形状）となっている。このように、隙間部９としては、ポスト電極４５に関して同心状以外の任意の形状に設定されてもよい。
【００４０】
図１２は、凸部２の形成領域Ａ１を半導体チップ４１上に示した一例である。上記実施形態においては、複数のポスト電極４５のそれぞれの周囲に一つずつ凸部２が形成されているが、図１２（ａ）に示すように、凸部２は、複数のポスト電極４５の周囲全体を取り囲むように形成されてもよいし、図１２（ｂ）に示すように、半導体チップ４１全面に形成されてもよい。なお図１２（ａ）においては、半導体チップ４１の中央部や縁部は凸部非形成領域Ａ２となっている。こうすることにより、半導体チップ４１のチップ強度をより一層向上することができる。また、絶縁層としての凸部２を、シリコン基板１０の表面１０Ｓ側に設けることにより、半導体チップ４１の表面（能動面）１０Ｓに設けられている素子部や回路部を保護することもできる。なお図１２においては、ポスト電極４５の平面視形状は矩形状であるが、もちろん、上記実施形態のように円形状であってもよい。
【００４１】
図１３は、上述した半導体チップを様々なパッケージ用の基板である基板（エポキシ、ガラエポ、セラミックス、ガラス、シリコンなど）ＰＢに実装する工程を説明するための模式図である。
半導体チップを形成するための半導体チップ形成用基材であるシリコン基板（ウエハ）１０の所定位置に形成された開口部に銅などの導電性材料を埋め込んだ後、シリコン基板１０の表面１０Ｓ側に絶縁性材料を塗布した後、フォトグラフィ技術を使って加工することにより、ポスト電極４５に応じた開口部２Ｋを有する凸部２が、シリコン基板１０の表面１０Ｓ側に形成され、図１３（ａ）に示すような状態となる。その後、シリコン基板１０を薄膜化（薄肉化）することにより、シリコン基板１０の表面１０Ｓ側に突出するようにポスト電極４５が形成されるとともに、シリコン基板１０の裏面１０Ｔ側に突出する突出部４４ａを有する貫通電極４４が形成される。そして、図１３（ａ）に示す例では、シリコン基板１０には２つの半導体チップ４１、４１が形成されており、その２つの半導体チップ４１、４１のそれぞれについて、ポスト電極４５及び貫通電極４４を含む電極部４３が２つずつ形成される。また、本実施形態では、凸部２を形成する絶縁性材料は、シリコン基板１０の表面１０Ｓのうちポスト電極４５に対応する領域（つまり開口部２Ｋ）を除いてほぼ全域に設けられている。
【００４２】
次に、図１３（ａ）に示した状態のシリコン基板（ウエハ）１０を、半導体チップ４１に応じて切断（ダイシング）することにより、図１３（ｂ）に示すように、個片化された複数（ここでは２つ）の半導体チップ４１が形成される。
【００４３】
そして、図１３（ｃ）に示すように、基板ＰＢ上に半導体チップ４１を積層することにより、半導体チップ４１の積層体を含む半導体装置が形成される。このとき、隣接する半導体チップ４１、４１の貫通電極４４とポスト電極４５とを接続することにより、各半導体チップ４１が電気的に接続される。
【００４４】
本実施形態では、先に基板ＰＢに接続された半導体チップ４１に対して、次に積層される半導体チップ４１をアライメントしつつ、先に基板ＰＢに接続されている半導体チップ４１のポスト電極４５と、次に積層される半導体チップ４１の貫通電極４４とが、接合層としての例えば鉛フリーのはんだを介して電気的に接続される。なお、最下段の半導体チップ４１の貫通電極４４は、基板ＰＢの所定の端子と鉛フリーのはんだを介して電気的に接続されている。鉛フリーのはんだは貫通電極４４の突出部４４ａ及びポスト電極４５のうち少なくとも一方に予め設けられており、貫通電極４４及びポスト電極４５のうちの少なくとも一方に接合層としてのはんだを設ける工程を経た後、半導体チップ４１を所定数積層し（図１３（ｃ）に示す例では５段）、リフローソルダリングによって、複数の半導体チップ４１が一括して加熱され、複数の貫通電極４４と複数のポスト電極４５とのそれぞれが接合層（はんだ）を介して加熱接合される。こうして、複数の半導体チップ４１からなる積層体が基板ＰＢ上に形成される。ここで、本実施形態においては、互いに同等の構成を有する半導体チップ４１が複数積層されている。なお、複数の半導体チップ４１を積層する場合、フラックス等を用いて仮止めしつつ積層し、その後にリフローソルダリングする構成を採用することができる。
【００４５】
なおここでは、基板ＰＢ上に複数の半導体チップ４１を例えば仮止めしつつ積層した後、一括してリフロー（加熱接合）することで各半導体チップ４１を接続する構成であるが、例えば、基板ＰＢ上（あるいは先に基板ＰＢに接続されている半導体チップ４１上）に半導体チップ４１を配置する工程と、リフロー（加熱接合）する工程とを交互に行うことで基板ＰＢ上に半導体チップ４１を順次積層するようにしてもよいし、基板ＰＢ以外のところで、リフローソルダリングを含む工程を経て半導体チップ４１の積層体を形成した後、その積層体を基板ＰＢに接続するようにしてもよい。
【００４６】
なお、複数積層した半導体チップ４１のうち、一部（又は全部）の半導体チップ４１間に充填材を設けることも可能である。これにより、半導体チップ４１間に隙間が形成されている状況が生じても、その隙間を充填材で埋めることで、半導体チップ４１の積層体の強度を向上することができる。
【００４７】
ところで、半導体チップ４１どうしを積層する構成の他に、複数の半導体チップ４１どうしの任意の間に中間チップを配置し、その中間チップを介して半導体チップ４１どうしを接続するようにしてもよい。ここで、中間チップとは、半導体チップ間を電気的に接続するためのものであって、素子部や回路部を有していないチップである。
【００４８】
以下、図１４に示す模式図を参照しながら、中間チップ１を形成する手順について説明する。
図１４（ａ）に示すように、中間チップを形成するための中間チップ形成用基材であるシリコン基板（ウエハ）７が用意される。なお、シリコン基板７の表面側（７Ｓ側）には不図示の絶縁膜が形成されている。
次いで、シリコン基板７の表面の所定位置に形成された開口部に銅などの導電性材料が埋め込まれ、電極部６が形成される。電極部６は、シリコン基板７の表面側に設けられたポスト電極４を備えており、開口部に埋め込まれた電極部（後述する貫通電極３）に対して配線部５を介して電気的に接続されている。なおここでも、シリコン基板７と電極部６とは絶縁膜を介して互いに絶縁された状態である。そして、シリコン基板７の表面７Ｓ側に絶縁性材料を塗布した後、フォトグラフィ技術を使って加工することにより、ポスト電極４に応じた開口部２Ｋを有する凸部２が、シリコン基板７の表面７Ｓ側に形成され、図１４（ｂ）に示すような状態となる。ここで、本実施形態では、凸部２を形成する絶縁性材料は、シリコン基板７の表面７Ｓのうちポスト電極４に対応する領域（つまり開口部２Ｋ）を除いてほぼ全域に設けられている。
【００４９】
次いで、図１４（ｃ）に示すように、シリコン基板７が薄肉化され、更にシリコン基板７の裏面側を取り除いてシリコン基板７を薄膜化（薄肉化）することで、図１４（ｄ）に示すように、シリコン基板７の内部に設けられている導電性材料である電極部６の一部が裏面７Ｔ側より突出して貫通電極３が形成される。シリコン基板７の表面７Ｓ側に設けられたポスト電極４と貫通電極３とは配線部５を介して電気的に接続されている。
【００５０】
ここで、電極部６は、シリコン基板７に形成される複数の中間チップのそれぞれに対応して設けられる。図１４に示す例では、シリコン基板７には２つの中間チップ１、１が形成されており、その２つの中間チップ１、１のそれぞれについて電極部６が２つずつ形成される。
【００５１】
次いで、図１４（ｅ）に示すように、シリコン基板７が、中間チップ１に応じて切断（ダイシング）され、個片化される。これにより、１つのシリコン基板７から、半導体チップ間を電気的に接続可能な中間チップが複数（ここでは２つ）形成される。
【００５２】
なお、貫通電極３が突出した側をシリコン基板７の表面７Ｓ側とし、ポスト電極４が設けられた側をシリコン基板７の裏面７Ｔ側としてもよいのはもちろんである。
【００５３】
貫通電極３は、本実施形態ではその一端側がシリコン基板７の裏面７Ｔ側に突出し、他端側がシリコン基板７の表面７Ｓ側に露出するように、シリコン基板７を貫通して形成されたものである。ポスト電極４は、前記貫通電極３の突出部３ａとは平面視した状態で異なる位置に配置されている。配線部５は、シリコン基板７の表面７Ｓ側に形成されたもので、貫通電極３の他端部とポスト電極４との間を引き回されることにより、これらの間を導通させるものである。そして、このような構成のもとに中間チップ１は、前記貫通電極３の突出部３ａの位置からポスト電極４の位置にまで再配置配線を行う。
【００５４】
なお、図１４に示した中間チップ１では、貫通電極３とポスト電極４とこれらを導通させる配線部５とからなる組が複数（２組）形成されており、これによって後述するように半導体チップ４１間の異なる複数組（２組）の端子間の接続を、この中間チップ１のみで行うことができるようになっている。また、特に図１４には示していないものの、一つの配線部５に複数の貫通電極３と一つのポスト電極４とを導通させるようにしてもよく、逆に、一つの配線部５に一つの貫通電極３と複数のポスト電極４とを導通させるようにしてもよい。更に、一つの配線部５に複数の貫通電極３と一つのポスト電極４とを導通させるようにしてもよい。このようにすれば、一方の半導体チップの一又は複数の電極と、他方の半導体チップの一又は複数の電極との電気的接続を、この接続用中間チップ１のみで行うことができる。
【００５５】
本実施形態においても、中間チップ１を構成するシリコン基板７の表面７Ｓに絶縁層としての凸部２を設けたので、中間チップ１のチップ強度を向上することができる。これにより、中間チップ１のハンドリングが容易となり、例えば中間チップ１を積層したり実装する際に中間チップ１に反り（撓み）が生じて破損したり位置合わせが困難になるなどの不都合の発生を抑制することができる。特に、凸部２を、ポスト電極４に対応する領域（つまり開口部２Ｋ）を除いてシリコン基板７の表面７Ｓ（あるいは裏面７Ｔ）の全域に設けることにより、中間チップのチップ強度をより一層向上することができる。
【００５６】
またその場合、形成する絶縁層の形成面と絶縁層の膜厚をコントロールすることにより、応力によるチップの反りを矯正する働きを兼ねることができ、接合時に反りのないチップを作成することができる。すなわち、通常能動面側に形成されるＳｉＯ２などの絶縁膜は圧縮応力となり、基板を薄膜化すると、上に凸、つまり図１４に示す構成の場合、７Ｓ側を凸にした形状に反るが、同じ側にポリイミドなどの絶縁膜を形成することで、これらの樹脂系の絶縁膜は引張応力であることが多いため、その応力をバランスさせることにより、反りをキャンセルあるいは低減させることができる。
【００５７】
図１５は、半導体チップ４１と中間チップ１とを含む積層体を基板ＰＢに実装した一例を示す模式図である。
図１５に示すように、基板ＰＢ上に半導体チップ４１及び中間チップ１が複数積層された積層体が設けられている。なお、図１５に示す例においては、基板ＰＢ上に、それぞれの電極形成位置が略同じである半導体チップ４１Ｂ〜４１Ｄが３段積層され、その上に中間チップ１が設けられ、その中間チップ１に、前記半導体チップ４１Ｂ〜４１Ｄとはその電極形成位置が異なる半導体チップ４１Ａが１つ設けられている。
【００５８】
そして、半導体チップ４１Ｂ〜４１Ｄそれぞれのポスト電極４５と貫通電極４４とが電気的に接続されるとともに、半導体チップ４１Ｂのポスト電極４５と中間チップ１の貫通電極３とが電気的に接続され、中間チップ１のポスト電極４と半導体チップ４１Ａの貫通電極４４とが電気的に接続される。そして、中間チップ１によって、その電極形成位置が互いに異なる半導体チップ４１Ａと半導体チップ４１Ｂとを電気的に接続することができ、半導体チップ４１間での再配置配線を容易に行うことができる。
【００５９】
半導体チップ４１及び中間チップ１を含む積層体を形成する際には、上述同様、先に基板ＰＢに接続されたチップに対して、次に積層されるチップをアライメントしつつ、先に基板ＰＢに接続されているチップのポスト電極と、次に積層されるチップの貫通電極とが、接合層としての例えば鉛フリーのはんだを介して電気的に接続される。そして、半導体チップ及び中間チップを含む複数のチップを所定数積層した後、リフローソルダリングによって、複数のチップが一括して加熱され、複数の貫通電極と複数のポスト電極とのそれぞれが加熱接合される。こうして、複数のチップからなる積層体が基板ＰＢ上に形成される。
【００６０】
以下、半導体チップの製造工程の詳細を図１６〜図２０を参照しながら説明する。
図１６（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたシリコン基板１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ２）で形成されている。
【００６１】
絶縁膜１２上には、硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されており、層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された電極としての電極パッド１６が形成されている。この電極パッド１６は、例えばＴｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄが順に積層されて形成されている。
【００６２】
電極パッド１６は、例えばスパッタリングによって第１層１６ａ〜第４層１６ｄからなる積層構造が層間絶縁膜１４上の全面に形成され、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングされることにより、形成されたものである。なお、本例では、電極パッド１６が前記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていてもよい。ただし、電気抵抗の低い銅を用いて形成するのが好ましいのはもちろんである。また、電極パッド１６は、前記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更してもよい。なお、電極パッド１６の下方には電子回路が形成されない構造となっている。
【００６３】
また、層間絶縁膜１４上には電極パッド１６を覆うように、絶縁層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。
【００６４】
パッシベーション膜１８については、ＳｉＯ２若しくはＳｉＮで形成される。また、パッシベーション膜１８の膜厚としては、０．５μｍ程度以上とするのが好ましい。
【００６５】
次に、以上の構成の半導体チップに対して、貫通電極およびポスト電極を形成するための各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。なお、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００６６】
パッシベーション膜１８上にレジストを塗布した後、これのプリベークを行った後、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了した後、ポストベークを行った後、図１６（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図１６（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００６７】
なお、エッチングにはドライエッチングが好適に用いられ、具体的には、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が好適に用いられる。ただし、エッチングとしてウェットエッチングを用いることもできる。その開口サイズは、次工程で電極パッド１６に形成される開口の径及び基板１０に形成される孔の径より大きく、パッドサイズより小さいサイズ、例えば９０μｍ程度に設定される。その後、レジストを、剥離液あるいはアッシング等により除去する。なお、ここまでの工程は、従来の半導体チップの加工と何ら異なるところはない。
【００６８】
以上の工程が終了した後、電極パッド１６と、その下の層間絶縁膜１４および絶縁膜１２に開口部Ｈ２を形成する。これにより基板１０の一部を露出させる。この開口はレジストを用い、前述と同様のフォトリソプロセスで所望のサイズに開口する。図１６（ｃ）は電極パッドおよび層間絶縁膜１４、絶縁膜１２を開口して、基板１０の一部を露出させた状態を示す断面図である。なおＨ２の開口径は、Ｈ１より小さく、次工程で開口するプラグ径よりも大きいサイズ、例えば６０μｍ程度である。
【００６９】
次に、基板全面にドライエッチング時のマスクとなるエッチングマスク１９を形成する。この材料としては、ＳｉＯ２もしくはＳｉＮで形成する。あるいはこれらの積層膜でも良い。この膜厚としては、基板に穿孔する穴の深さを実現できるに足る選択比から算出するが、２μｍ以上とするのが望ましい。２μｍ以上とするのは、前述の選択比を確保する上で必要であるからである。このエッチングマスクの開口はレジストを用い、前述と同様のフォトリソプロセスでパターン形成を行う。図１７（ａ）はエッチングマスクを所定の大きさに開口した状態を示す断面図である。その径は、プラグ径と同程度、例えば３０μｍ程度に設定される。
【００７０】
このエッチングマスク１９をマスクとして、ドライエッチングにより図１７（ｂ）に示すように、基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることもできる。図１７（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。なお、孔部Ｈ３の深さについては、最終的に形成する半導体チップの厚みに応じて適宜設定されるが、例えば深さ７０μｍ程度とされる。
【００７１】
また、図１７（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりエッチングマスク１９は、穿孔時に緩やかにエッチングされ、孔部Ｈ３の形成終了時には、残膜がほとんどなくなっている。図１７（ｂ）以降は、パッシベーション１８にエッチングマスクの残膜１９を含め、エッチングマスクの残膜１９を省略して図示している。
【００７２】
以上の工程が終了した後、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に、絶縁膜２０を形成する。図１７（ｃ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。
この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成したテトラエトキシシラン（以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳによって形成される。この絶縁膜２０の厚みとしては、例えば２μｍとされる。なお、絶縁膜２０としては、ＰＥ−ＴＥＯＳに代えて、オゾンＣＶＤを用いて形成したＴＥＯＳ（Ｏ３−ＴＥＯＳ）、又はＣＶＤを用いて形成した酸化シリコンを用いることもできる。
【００７３】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示せず）をパッシベーション膜１８上の全面に塗布する。あるいは、ドライフィルムレジストを用いても良い。なお、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００７４】
パッシベーション膜１８上にレジストを塗布した後、これのプリベークを行った後、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の表面の一部のみが露出されるようにレジストが残された形状、例えば孔部Ｈ２を中心とした円環形状にレジストをパターニングする。
レジストのパターニングが終了した後、ポストベークを行った後、エッチングで電極パッド１６の一部を覆う絶縁膜２０を除去し、電極パッド１６の一部を開口する。なお、エッチングにはドライエッチングを用いるのが好ましく、特に反応性イオンエッチングを用いるのが好ましい。また、エッチングとしてウェットエッチングを用いることもできる。なお、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
【００７５】
図１８（ａ）は、電極パッド１６を覆う絶縁膜２０の一部を除去した状態を示す断面図である。図１８（ａ）に示すように、電極パッド１６の上方は、外径が８０μｍ程度、内径が７０μｍ程度の円環状の開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）と電極パッド１６とを接続することができる。したがって、開口部Ｈ４は電極パッド１６上であれば、孔部Ｈ３が形成された部位以外の箇所に形成されていればよく、隣接していてもよい。
【００７６】
本例では、電極パッド１６のほぼ中央に孔部Ｈ３を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくするのが、電極パッド１６と後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくてもよく、複数の孔が形成されていてもよい。なお、電極パッド１６を覆う絶縁膜２０の一部を除去して電極パッド１６の一部を露出させたら、除去する際に用いたレジストを剥離液によって除去する。
【００７７】
以上の工程が終了した後、電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部に下地膜２２を形成する。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。ここで、バリア層は例えばＴｉおよびＴｉＮによって形成され、シード層はＣｕによって形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法で形成される。なお、バリア層及びシード層は本段階ではウェハ全面に形成し、最後に不要部をエッチングで除去する。
【００７８】
図１８（ｂ）は、下地膜２２を形成した状態を示す断面図である。下地膜２２を構成するバリア層の膜厚は、例えば０．１μｍ程度とされ、シード層の膜厚は、例えば０．３μｍ程度とされる。なお、ここでいう不要部とは、例えば電極パッドを除くパッシベーション膜１８上に形成されているバリア層及びシード層を指す。
【００７９】
下地膜２２の形成を終了した後、次に、接続端子を形成する領域を内径１２０μｍで露出させ、それ以外にレジストが形成されるようにパターニングを行う。レジストによるパターニング工程は従前のプロセスと全く同じである。ここで用いるレジストは、次に行うメッキに対する耐性が高いものを使用し、また膜厚も、ポスト電極の高さ以上に形成しておく。次に、電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ３の内部及び電極パッド１６上にメッキ処理を施して、孔部Ｈ３内部を銅で埋め込むとともに、電極パッド１６上に突出した形状の、金属層としてのポスト電極４５を高さ１０μｍ程度となるように形成する。このようにして、電極パッド１６の上方に電極パッド１６と電気的に接続され、かつ基板１０の表面側の外部電極となる、前述の半導体チップにおけるポスト電極４５が形成される。なお、このポスト電極４５上には、はんだとして鉛フリーのもの、例えばＳｎＡｇ（図示せず）を形成しておく。
【００８０】
次いで、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングによって除去することにより、図１９（ａ）に示すような状態が形成される。なお、シード層のエッチングはウェット方式でエッチング液によりエッチングする方法が一般的である。また、バリア層はウェット方式でもよいが、ＲＩＥ等によるドライエッチングでもよい。この際、ポスト電極４５がエッチングされるのを防ぐため、ポスト電極４５を囲むようにレジストを形成した後、エッチングを行ってもよい。
【００８１】
このようにして形成したポスト電極４５の近傍に開口部２Ｋを備えた凸部（絶縁層）２を形成する。凸部（絶縁層）２は、例えばポリイミドやエポキシ樹脂により形成され、感光性樹脂を用いることが好ましい。まず、スピンコート法などの所定のコーティング方法によって凸部形成用材料である絶縁性樹脂を塗布し、ベークする。次に、所定パターンを有するマスクを使って露光処理及び現像処理を行い、最後にキュアを行って完全に硬化させる。これにより、図１９（ｂ）に示すように、ポスト電極４５に対応する位置に開口部２Ｋを有する凸部（絶縁層）２が形成される。
【００８２】
次いで、ポスト電極４５の周りに凸部２を形成された半導体チップ４１を複数含むウエハ（シリコン基板１０）の裏面を研磨処理して薄肉化する。研磨処理としては、バックサイドグラインドあるいはスピンエッチングあるいはＣＭＰ（化学的機械的研磨）等の手法が単独で採用され、あるいは併用される。そして、貫通電極４４が基板１０の裏面に露出するまで基板１０の裏面側を研磨して基板１０を薄肉化する。これによって、貫通電極４４の突出部４４ａが形成される。更に、基板１０の裏面から突出した突出部４４ａの先端面の絶縁膜２０及び下地膜２２を機械的研磨あるいはエッチング等によって除去する。
【００８３】
なおここで、貫通電極４４の先端面のみならず、先端周辺の側壁部の一部を除去すれば、はんだによる接合時に良好なフィレットを形成することができ、より信頼性を向上させることができる。
【００８４】
以上の工程により、図２０に示すように、ポスト電極４５に電気的に接続する貫通電極４４が形成される。そして、ダイシングによってウエハを個片化（チップ化）することで、半導体チップ４１が得られる。
【００８５】
次に、中間チップ１の製造工程の詳細を図２１〜図２５を参照しながら説明する。
まず、図２１（ａ）に示すようにシリコンからなる基板７を用意する。ここで、この基板７は、前述のシリコン基板１０とは異なり、各種素子からなる集積回路を形成していないものである。したがって、この接続用中間チップの製造は、前記半導体チップとは全く別に形成されることから、この接続用中間チップの歩留まりが半導体チップの歩留まりに影響を及ぼすことはない。
【００８６】
このような基板７を用意した後、これの表面側に表面あるいは両面、側面に熱酸化膜、またはプラズマＴＥＯＳなどによるＳｉＯ２からなる酸化膜７１を、厚さ１μｍ程度に形成する。続いて、この酸化膜７１上の所定位置に、再配置配線となる導電パターン７２を形成する。この導電パターン７２としては、例えばＴｉ（チタン）からなる第１層と、ＴｉＮ（窒化チタン）からなる第２層と、Ａｌからなる第３層とを順に積層することで導電層を形成し、さらにこの導電層を所望形状にパターニングすることで形成する。
【００８７】
次いで、この導電パターン７２を覆ってＳｉＯ２またはＳｉＮからなるパッシベーション膜７３を形成し、さらにこれをパターニングしてポストおよび貫通電極を形成する領域のパッシベーション膜開口する。
図２１（ａ）は、パッシベーション膜を２ヶ所開口した状態を示す断面図である。なお、パッシベーション膜は、必ずしも必要ではなく、そのまま次工程に進んでも良い。
【００８８】
次に、パッシベーション上にレジスト（図示せず）を形成し、パッシベーションの開口部より小さい径、例えば６０μｍに導電パターン７２を、さらにはその下の絶縁膜７１をドライエッチングにより開口する。これにより開口部Ｈ６が形成できる。
続いて、剥離液によりレジストを剥離後、プラズマＴＥＯＳ法等により、エッチングマスク用のＳｉＯ２からなる酸化膜７４を堆積する。
このエッチングマスク上に再びレジスト（図示せず）を形成し、フォト、エッチングプロセスにより、開口部Ｈ６より内側に貫通電極と同等の径の開口部Ｈ７を形成する。この後、剥離液によりレジストを剥離する。
図２１（ｂ）は、導電パターン７２および絶縁膜７１を開口し、その後エッチングマスク用のＳｉＯ２からなる酸化膜７４を堆積、開口部Ｈ７を形成した状態の断面図を図示したものである。
【００８９】
そして、このエッチングマスク７４をマスクにしてＲＩＥ等のドライエッチングを行い、基板７を穿孔して孔部Ｈ８を形成する。
なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることもできる。図２２（ａ）は、基板７を穿孔して、孔部Ｈ８を形成した状態を示す断面図である。なお、孔部Ｈ８の深さについては、最終的に形成する半導体チップの厚みに応じて適宜設定されるが、例えば深さ７０μｍ程度とされる。
この時点では、エッチングマスク７４は、穿孔時に緩やかにエッチングされ、孔部Ｈ８の形成終了時には、残膜がほとんどなくなっている。
【００９０】
次いで、酸化膜７４上並びに孔部Ｈ８の内壁面及び底面に、図２２（ｂ）に示すようにＳｉＯ２又はＳｉＮあるいはそれらの積層膜からなる絶縁膜７５を形成する。
この絶縁膜７５は、電流リークの発生、酸素及び水分等による基板７の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成したテトラエトキシシラン（以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳによって形成される。この絶縁膜７５の厚みとしては、例えば２μｍとされる。なお、絶縁膜７５としては、ＰＥ−ＴＥＯＳに代えて、オゾンＣＶＤを用いて形成したＴＥＯＳ（Ｏ３−ＴＥＯＳ）、又はＣＶＤを用いて形成した酸化シリコンを用いることもできる。
【００９１】
続いて、レジスト層（図示せず）を形成し、さらにマスクを用いてこれを露光・現像することにより、所望パターン形状にする。そして、この所望パターン形状のレジストをマスクとして絶縁膜７５をエッチングすることにより、図２３（ａ）に示すように、孔Ｈ８の周囲に円環状の開口部Ｈ９を形成するとともに、ポスト電極形成箇所に開口部Ｈ１０を形成する。これら開口部Ｈ９、Ｈ１０については、いずれもドライエッチングによりその底部に導電パターン７２が露出するように形成する。この後、レジストを剥離液によって剥離する。
【００９２】
次いで、図２３（ｂ）に示すように、導電パターン７２の露出部（開口部Ｈ９、Ｈ１０の内壁を含む）並びに孔部Ｈ８の内壁及び底部に下地膜７６を形成する。ここで、下地膜７６は前記下地膜２２と同様に、バリア層及びシード層からなるものであり、バリア層としては例えばＴｉおよびＴｉＮが、またシード層としてはＣｕが用いられている。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法で形成される。なお、バリア層及びシード層は本段階ではウェハ全面に形成し、最後に不要部をエッチングで除去する。
【００９３】
次いで、開口部Ｈ９に囲まれた部分と開口部Ｈ１０とを露出させるようにしてレジストパターンを形成し、さらに電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ６の内部及び開口部７内にメッキ処理を施す。ここで用いるレジストは、メッキに対する耐性が高いものを使用し、また膜厚も、ポスト電極の高さ以上に形成しておく。これにより、図２４（ａ）に示すように孔部Ｈ８内部を銅で埋め込むとともに、開口部Ｈ９内の導電パターン７２上にも銅を埋め込む。また、これと同時に、開口部Ｈ１０内の導電パターン７２上にも銅を埋め込み、ポスト電極を形成する。ここで、孔部Ｈ８内および開口部Ｈ９内への埋め込みと、開口部Ｈ１０内への埋め込みとは別工程で行ってもよく、その場合、孔部Ｈ８内および開口部Ｈ９内への埋め込みには埋め込み性の良いメッキ材料を用い、開口部Ｈ１０内への埋め込みにはレベリング性の良いメッキ材料を用いるのが好ましい。
【００９４】
このようにして孔部Ｈ８内および開口部Ｈ９内に埋め込まれた銅により、貫通電極３が形成され、また、開口部Ｈ１０内に埋め込まれた銅により、ポスト電極４が形成される。さらに、これら貫通電極３とポスト電極４との間を接続する導電パターン７２が、配線部５となる。なお、ポスト電極４上には、はんだとして鉛フリーのもの、例えばＳｎＡｇ（図示せず）を形成しておく。
【００９５】
次いで、レジストを剥離し、下地層７６（バリア層及びシード層）の不要部（図示省略）をエッチングにより除去する。なお、シード層のエッチングはウェット方式でエッチング液によりエッチングする方法が一般的である。また、バリア層はウェット方式でもよいが、ＲＩＥ等によるドライエッチングでもよい。この際、ポスト電極４がエッチングされるのを防ぐため、ポスト電極４を囲むようにレジストを形成した後、エッチングを行ってもよい。
【００９６】
このようにして形成したポスト電極４の近傍に開口部２Ｋを備えた凸部（絶縁層）２を形成する。凸部（絶縁層）２は、例えばポリイミドやエポキシ樹脂により形成され、感光性樹脂を用いることが好ましい。まず、スピンコート法などの所定のコーティング方法によって凸部形成用材料である絶縁性樹脂を塗布し、ベークする。次に、所定パターンを有するマスクを使って露光処理及び現像処理を行い、最後にキュアを行って完全に硬化させる。これにより、図２４（ｂ）に示すように、ポスト電極４に対応する位置に開口部２Ｋを有する凸部（絶縁層）２が形成される。
【００９７】
次いで、ポスト電極４の周りに凸部２を形成された中間チップ１を複数含むウエハ（シリコン基板７）の裏面を研磨処理して薄肉化する。研磨処理としては、バックサイドグラインドあるいはスピンエッチングあるいはＣＭＰ（化学的機械的研磨）等の手法が単独で採用され、あるいは併用される。そして、貫通電極３が基板７の裏面に露出するまで基板７の裏面側を研磨して基板７を薄肉化する。これによって、貫通電極３の突出部３ａが形成される。更に、基板７の裏面から突出した突出部３ａの先端面の絶縁膜７５及び下地膜７６を機械的研磨あるいはエッチング等によって除去する。
【００９８】
なおここで、貫通電極３の先端面のみならず、先端周辺の側壁部の一部を除去すれば、はんだによる接合時に良好なフィレットを形成することができ、より信頼性を向上させることができる。
【００９９】
以上の工程により、図２５に示すように、ポスト電極４に配線部５を介して電気的に接続する貫通電極３が形成される。そして、ダイシングによってウエハを個片化（チップ化）することで、中間チップ１が得られる。
【０１００】
次に、前記の半導体装置４００を備えた回路基板及び電子機器の例について説明する。
図２６は本発明の回路基板の一実施形態の概略構成を示す斜視図である。図２６に示すようにこの実施形態の回路基板１０００には、前記の半導体装置４００が搭載されている。なお、半導体装置４００は、積層後パッケージ化されたものを実装するのが一般的であるが、積層した半導体装置をそのまま実装してもよい。図２６においては、回路基板上に実装された形態がわかりやすいように、パッケージを省略し、前記半導体装置をそのまま示している。
回路基板１０００は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン（図示せず）が所望の回路となるように形成され、さらにこれら配線パターンに電極パッド（図示せず）が接続されている。そして、この電気パッドに半導体装置４００における半導体チップ４１の貫通電極４４が、パッケージ化する際に一次実装された基板を介して、電気的に接続されることにより、半導体装置４００は回路基板１０００上に実装されたものとなっている。
このような構成の回路基板１０００にあっては、実装密度が高い半導体装置４００を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。
【０１０１】
図２７は本発明の電子機器の一実施形態としての、携帯電話の概略構成を示す斜視図である。図２７に示すようにこの携帯電話３００は、前記の半導体装置４００又は前記回路基板１０００を、その筐体内部に配設したものである。
このような構成の携帯電話３００（電子機器）にあっても、実装密度が高い半導体装置を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。
【０１０２】
なお、電子機器としては、前記の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の半導体チップの一実施形態を示す要部拡大断面図である。
【図２】図１を上方から見た平面図である。
【図３】本発明の半導体チップを備えた半導体装置の一実施形態を示す要部拡大断面図である。
【図４】本発明の半導体チップの別の実施形態を示す要部拡大断面図である。
【図５】図４を上方から見た平面図である。
【図６】第１、第２の半導体チップの電極どうしを接続する様子を説明するための模式図である。
【図７】本発明の半導体チップの別の実施形態を示す要部拡大断面図である。
【図８】本発明の半導体チップの別の実施形態を示す要部拡大断面図である。
【図９】本発明の半導体チップの別の実施形態を示す要部拡大断面図である。
【図１０】本発明の半導体チップの別の実施形態を示す平面図である。
【図１１】本発明の半導体チップの別の実施形態を示す平面図である。
【図１２】本発明の半導体チップの別の実施形態を示す平面図である。
【図１３】本発明に係る半導体チップ及び半導体装置を製造する工程の一例を示す模式図である。
【図１４】中間チップを製造する工程の一例を示す模式図である。
【図１５】本発明の半導体装置の一実施形態を示す概略構成図である。
【図１６】半導体チップの貫通電極及びポスト電極の製造方法説明図である。
【図１７】半導体チップの貫通電極及びポスト電極の製造方法説明図である。
【図１８】半導体チップの貫通電極及びポスト電極の製造方法説明図である。
【図１９】半導体チップの貫通電極及びポスト電極の製造方法説明図である。
【図２０】半導体チップの貫通電極及びポスト電極の製造方法説明図である。
【図２１】接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。
【図２２】接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。
【図２３】接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。
【図２４】接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。
【図２５】接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。
【図２６】本発明の回路基板の一実施形態の概略構成図である。
【図２７】本発明の電子機器の一実施形態の概略構成図である。
【符号の説明】
【０１０４】
２…凸部、２Ｋ…開口部、９…隙間部、１０…シリコン基板、１０Ｓ…表面、
１０Ｔ…裏面、４４…貫通電極、４４ａ…突出部、４５…ポスト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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