(57)【要約】    【課題】  アドレス工程におけるアドレスマージンを大きくして誤放電を防止することができる表示パネルの駆動方法を提供する。    【解決手段】  表示セル各々において、リセット工程、アドレス工程及びサスティン工程を備え、リセット工程は、時間経過に伴って電圧値が増大する第１リセットパルスを行電極対各々に個別に印加して行電極対間に第１リセット放電を生じさせる第１工程と、時間経過に伴って電圧値が減少する消去パルスを行電極対の一方に印加して行電極対間に消去放電を生じさせる第２工程とを含み、消去パルスの印加により到達する一方の行電極の電位と、アドレス工程における一方の行電極における走査パルス印加時の電位とが等しい。【選択図】  図１
2005257880.tif 000002
【特許請求の範囲】
【請求項１】
表示ラインを形成する複数の行電極対と、前記行電極対と交差して配列され前記行電極対との各交差部にて表示セルを形成する複数の列電極とを備えた表示パネルの駆動方法であって、
前記表示セル各々において、リセット放電を行うリセット工程と、前記リセット工程終了後に前記行電極対の一方に走査パルスを印加して選択的にアドレス放電を行うアドレス工程と、前記アドレス工程終了後に維持放電を行うサスティン工程と、を備え、
前記リセット工程は、時間経過に伴って電圧値が増大する第１リセットパルスを前記行電極対各々に個別に印加して前記行電極対間に第１リセット放電を生じさせる第１工程と、時間経過に伴って電圧値が減少する消去パルスを前記行電極対の一方に印加して前記行電極対間に消去放電を生じさせる第２工程とを含み、
前記消去パルスの印加により到達する前記一方の行電極の電位と、前記アドレス工程における前記一方の行電極における前記走査パルス印加時の電位とが等しいことを特徴とする表示パネルの駆動方法。
【請求項２】
前記第１リセット放電により前記行電極対間に所定極性の壁電荷が形成され、前記消去放電により前記行電極対間に形成された壁電荷が減少されることを特徴とする請求項１記載の表示パネルの駆動方法。
【請求項３】
前記リセット工程は、前記一方の行電極に印加された前記第１リセットパルスとは逆極性の第２リセットパルスを前記一方の行電極に前記第１リセットパルスの印加後の前記消去パルスの印加するまでの期間に印加する工程を含むことを特徴とする請求項１記載の表示パネルの駆動方法。
【請求項４】
表示ラインを形成する複数の行電極対と、前記行電極対と交差して配列され前記行電極対との各交差部にて表示セルを形成する複数の列電極とを備えた表示パネルの駆動方法であって、
前記表示セル各々において、リセット放電を行うリセット工程と、前記リセット工程終了後に前記行電極対の一方に走査パルスを印加して選択的にアドレス放電を行うアドレス工程と、前記アドレス工程終了後に維持放電を行うサスティン工程と、を備え、
前記リセット工程は、時間経過に伴って電圧値が増大する第１リセットパルスを前記行電極対各々に個別に印加して前記行電極対間に第１リセット放電を生じさせる第１工程と、時間経過に伴って電圧値が減少する消去パルスを前記行電極対の一方に印加して前記行電極対間に消去放電を生じさせる第２工程とを含み、
前記アドレス工程における前記一方の行電極における前記走査パルス印加時の電位と前記消去パルスの印加により到達する前記一方の行電極の電位とが連動することを特徴とする表示パネルの駆動方法。                                        
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル等の表示パネルの駆動方法に関する。
【背景技術】
【０００２】
プラズマディスクプレイパネル（ＰＤＰ）は表示ラインを形成する複数の行電極対と、行電極対と交差して配列され行電極対との各交差部にて表示セルを形成する複数の列電極とを備えている。このようなＰＤＰの駆動においては、１フィールド（フレーム）の期間或いは１フィールド期間を更に分割したサブフィールドの期間毎に駆動され、更に、その駆動期間は各表示セルを初期化するリセット放電を行うリセット工程と、入力映像信号に応じて各表示セルを発光及び非発光のいずれか１に設定するアドレッシングために走査パルスによってアドレス放電を行うアドレス工程と、発光設定の表示セルの発光を維持するための維持放電を行うサスティン工程とに分けて行われる。
【０００３】
ＰＤＰの従来の駆動方法として特許文献１に示された方法においては、リセット工程が、全面書き込み工程と全面消去工程とによって構成されている。すなわち、全面書き込み工程では、全行電極対の各々に全面書き込みパルス（リセットパルス）が印加されて各表示セルの行電極間において放電が生じ、壁電荷が生成される。全面消去工程では、各表示セルの行電極対の一方の電極に全面消去パルスが印加されて消去放電が生じて壁電荷量が減少される。これによりアドレス工程における走査パルスによるアドレス放電に有効な壁電荷を残留させることが可能となる。
【特許文献１】特許第３０２５５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、かかる従来の駆動方法では、全面消去パルスの電圧と、アドレス期間における走査パルスの電圧とは、個別に設定されているので、アドレス工程におけるアドレスマージンが小さくなり、アドレス放電の必要がない表示セルで誤放電が生じ易くなるという問題点があった。
【０００５】
そこで、本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、アドレス工程におけるアドレスマージンを大きくして誤放電を防止することができる表示パネルの駆動方法を提供することが本発明の目的である。
【課題を解決するための手段】
【０００６】
本発明の表示パネルの駆動方法は、  表示ラインを形成する複数の行電極対と、前記行電極対と交差して配列され前記行電極対との各交差部にて表示セルを形成する複数の列電極とを備えた表示パネルの駆動方法であって、前記表示セル各々において、リセット放電を行うリセット工程と、前記リセット工程終了後に前記行電極対の一方に走査パルスを印加して選択的にアドレス放電を行うアドレス工程と、前記アドレス工程終了後に維持放電を行うサスティン工程と、を備え、前記リセット工程は、時間経過に伴って電圧値が増大する第１リセットパルスを前記行電極対各々に個別に印加して前記行電極対間に第１リセット放電を生じさせる第１工程と、時間経過に伴って電圧値が減少する消去パルスを前記行電極対の一方に印加して前記行電極対間に消去放電を生じさせる第２工程とを含み、前記消去パルスの印加により到達する前記一方の行電極の電位と、前記アドレス工程における前記一方の行電極における前記走査パルス印加時の電位とが等しいことを特徴としている。
【０００７】
本発明の表示パネルの駆動方法は、  表示ラインを形成する複数の行電極対と、前記行電極対と交差して配列され前記行電極対との各交差部にて表示セルを形成する複数の列電極とを備えた表示パネルの駆動方法であって、前記表示セル各々において、リセット放電を行うリセット工程と、前記リセット工程後に前記行電極対の一方に走査パルスを印加して選択的にアドレス放電を行うアドレス工程と、前記アドレス工程後に維持放電を行うサスティン工程と、を備え、前記リセット工程は、時間経過に伴って電圧値が増大する第１リセットパルスを前記行電極対各々に個別に印加して前記行電極対間に第１リセット放電を生じさせる第１工程と、時間経過に伴って電圧値が減少する消去パルスを前記行電極対の一方に印加して前記行電極対間に消去放電を生じさせる第２工程とを含み、前記アドレス工程における前記一方の行電極における前記走査パルス印加時の電位と前記消去パルスの印加により到達する前記一方の行電極の電位とが連動することを特徴としている。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【０００９】
図１は本発明によるプラズマディスプレイパネルの駆動方法を適用した表示装置を示している。この表示装置は、ＰＤＰ１、駆動制御回路２、列電極駆動回路３、行電極駆動回路４，５からなる。
【００１０】
ＰＤＰ１は、Ｘ及びＹの１対にて画面の第１〜第ｎ表示ライン各々を担う行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１には、行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに直交し、かつ図示せぬ誘電体層及び放電空間を挟んで画面の第１列〜第ｍ列に対応した列電極Ｄ1〜Ｄmが形成されている。行電極対Ｙ1〜Ｙn及びＸ1〜Ｘnと列電極Ｄ1〜Ｄmとの交差部各々に画素を担う表示セルＣＳが形成される。なお、図では表示セルＣＳを４つだけ示しているが、全ての交差部に形成される。
【００１１】
駆動制御回路２は、サブフィールド法に基づいてＰＤＰ１を階調駆動すべき各種タイミング信号を生成して行電極駆動回路４及び５に供給する。また、駆動制御回路２は、入力映像信号に基づく各画素毎の画素データをビット桁毎に分割して画素データビットＤＢを生成し、その画素データビットＤＢを１表示ライン分（ＤＢ1〜ＤＢm）毎に列電極駆動回路３に供給する。
【００１２】
列電極駆動回路３は、画素データビットＤＢ1〜ＤＢmに応じて、画素データパルスを発生してＰＤＰ１の列電極Ｄ1〜Ｄmに印加する。
【００１３】
行電極駆動回路４及び５は、駆動制御回路２から供給された各種タイミング信号に応じて各種駆動パルスを発生してＰＤＰ１の行電極Ｙ1〜Ｙn及びＸ1〜Ｘnのいずれかに印加する。サブフィールド法に基づく階調駆動では、入力映像信号における１フィールド期間を複数のサブフィールドに分割し、各サブフィールド毎に、表示セル各々に対する発光駆動を行う。
【００１４】
図２は、ＰＤＰ１の列電極Ｄｉと行電極Ｙｊ及びＸｊとの交差部に形成される表示セルＣＳに対しての行電極駆動回路４及び５内の具体的構成を示している。行電極駆動回路４は、表示セルＣＳのためにＹサスティンドライバ１１及びスキャンドライバ１２を有している。行電極駆動回路５は、表示セルＣＳのためにＸサスティンドライバ１３を有している。
【００１５】
Ｙサスティンドライバ１１は、コイルＬ１，Ｌ２、スイッチング素子Ｓ１〜Ｓ８、ダイオードＤ１，Ｄ２、抵抗Ｒ１，Ｒ２、キャパシタＣ１及び電源Ｂ１〜Ｂ３を備えている。
【００１６】
スキャンドライバ１２は、スイッチング素子Ｓ２１，Ｓ２２及び電源Ｂ４を備えている。
【００１７】
Ｘサスティンドライバ１３は、コイルＬ３，Ｌ４、スイッチング素子Ｓ１１〜Ｓ１７、ダイオードＤ３，Ｄ４、抵抗Ｒ３，Ｒ４、キャパシタＣ２及び電源Ｂ５〜Ｂ７を備えている。
【００１８】
スイッチング素子Ｓ１〜Ｓ８，Ｓ１１〜Ｓ１７，Ｓ２１及びＳ２２は、図２にダイオード記号で示されたように寄生ダイオードを有している。
【００１９】
Ｙサスティンドライバ１１においては、電源Ｂ１の正端子はスイッチング素子Ｓ３を介して接続ラインＬＡに接続され、負端子はアース接続されている。電源Ｂ３は電圧Ｖsを出力する。接続ラインＬＡとアースとの間にはスイッチング素子Ｓ４が接続されている他、ダイオードＤ１、スイッチング素子Ｓ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２からなる直列回路とがキャパシタＣ１を共通にアース側に介して接続されている。なお、ダイオードＤ１はキャパシタＣ１側をアノードとしており、ダイオードＤ２はキャパシタＣ１側をカソードとして接続されている。
【００２０】
接続ラインＬＡはスイッチング素子Ｓ５を介してスキャンドライバ１２の電源Ｂ４の負端子への接続ラインＬＢに接続されている。
【００２１】
電源Ｂ２の負端子はスイッチング素子Ｓ６及び抵抗Ｒ１を介して接続ラインＬＢに接続され、正端子はアース接続されている。同様に、電源Ｂ３の負端子はスイッチング素子Ｓ７及び抵抗Ｒ２を介して接続ラインＬＢに接続され、正端子はアース接続されている。また、電源Ｂ３の負端子はスイッチング素子Ｓ８だけを介して接続ラインＬＢに接続されている。
【００２２】
電源Ｂ２は電圧Ｖrを出力し、電源Ｂ３は電圧Ｖoff1を出力する。電源Ｂ４は電圧Ｖhを出力する。Ｖh＜Ｖsである。
【００２３】
スキャンドライバ１２においては、電源Ｂ４の正端子はスイッチング素子Ｓ２１を介して電極Ｙjへの接続ラインＬＣに接続され、接続ラインＬＢと接続された電源Ｂ４の負端子はスイッチング素子Ｓ２２を介して接続ラインＬＣに接続されている。
【００２４】
スイッチング素子Ｓ１〜Ｓ８，Ｓ２１及びＳ２２のオンオフは駆動制御回路２から出力されるタイミング信号に応じて制御される。
【００２５】
Ｘサスティンドライバ１３においては、電源Ｂ５の正端子はスイッチング素子Ｓ１３を介して接続ラインＬＤに接続され、負端子はアース接続されている。電源Ｂ５は電圧Ｖsを出力する。接続ラインＬＤとアースとの間にはスイッチング素子Ｓ１４が接続されている他、ダイオードＤ３、スイッチング素子Ｓ１１及びコイルＬ３からなる直列回路と、コイルＬ４、ダイオードＤ４及びスイッチング素子Ｓ１２からなる直列回路とがキャパシタＣ２を共通にアース側に介して接続されている。なお、ダイオードＤ３はキャパシタＣ２側をアノードとしており、ダイオードＤ４はキャパシタＣ２側をカソードとして接続されている。
【００２６】
接続ラインＬＤはスイッチング素子Ｓ１５を介して電極Ｘjへの接続ラインＬＥに接続されている。
【００２７】
電源Ｂ６の正端子はスイッチング素子Ｓ１６及び抵抗Ｒ３を介して接続ラインＬＥに接続され、負端子はアース接続されている。同様に、電源Ｂ７の正端子はスイッチング素子Ｓ１７及び抵抗Ｒ４を介して接続ラインＬＥに接続され、正端子はアース接続されている。
【００２８】
電源Ｂ６は電圧Ｖoff2を出力し、電源Ｂ７は電圧Ｖrxを出力する。
【００２９】
スイッチング素子Ｓ１１〜Ｓ１７のオンオフは駆動制御回路２から出力されるタイミング信号に応じて制御される。
【００３０】
次に、かかる構成の表示装置の動作について図３のタイムチャートを参照しつつ説明する。また、図３のタイムチャートは第１サブフィールドだけを示している。表示装置の動作はリセット工程を行うリセット期間、アドレス工程を行うアドレス期間及びサスティン工程を行うサスティン期間からなり、その動作では書込みアドレス方式が適用されている。
【００３１】
先ず、リセット期間になると、Ｙサスティンドライバ１１のスイッチング素子Ｓ６がオンとなる。Ｙサスティンドライバ１１のその他のスイッチング素子はオフである。このとき、スキャンドライバ１２のスイッチング素子Ｓ２１はオフ、スイッチング素子２２はオンである。Ｘサスティンドライバ１３ではリセット期間にスイッチング素子Ｓ１７がオンとなる。電源Ｂ７の正端子からスイッチング素子Ｓ１７及び抵抗Ｒ４を介して電極Ｘjに電流が流れ、更に電極Ｘj，Ｙj間を流れ、電極Ｙjからスイッチング素子Ｓ２２、抵抗Ｒ１及びスイッチング素子Ｓ６を介して電源Ｂ２の負端子へ流れる。電極Ｘj，Ｙj間はキャパシタと見なすことができるので、電極Ｘjの電位は徐々に正側に増大してＶrxに達してリセットパルスＲＰxとなり、電極Ｙjの電位は徐々に負側に増大して−Ｖryに達して第１リセットパルスＲＰy1となる。電極Ｘj，Ｙj間には放電電流が流れ、荷電粒子が発生し、この放電終息後、表示セルの誘電体層には一様に所定量の壁電荷が形成される。
【００３２】
スイッチング素子Ｓ６，Ｓ１７はリセットパルスＲＰy1及びＲＰxのレベルが飽和した後、オフとなる。また、このオフ時点にスイッチング素子Ｓ４，Ｓ５，Ｓ１４及びＳ１５がオンとなり、電極Ｘj及びＹjは共にアースされる。これによりリセットパルスＲＰx及びＲＰyは消滅する。
【００３３】
その後、スキャンドライバ１２のスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなる。電源Ｂ４の出力電圧Ｖhがスイッチング素子Ｓ２１を介して電極Ｙjに印加され、それが第２リセットパルスＲＰy2となる。この第２リセットパルスＲＰy2が印加されることにより、壁電荷量が調整される。
【００３４】
第２リセットパルスＲＰy2の印加が予め定められた期間だけ行われると、スイッチング素子Ｓ４，Ｓ５，Ｓ１４及びＳ１５がオフとなり、スイッチング素子Ｓ７及びＳ１６がオンとなる。同時にスキャンドライバ１２のスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。電源Ｂ６の正端子からスイッチング素子Ｓ１６及び抵抗Ｒ３を介して電極Ｘjに電流が流れ、更に電極Ｘj，Ｙj間を流れ、電極Ｙjからスイッチング素子Ｓ２２、抵抗Ｒ２及びスイッチング素子Ｓ７を介して電源Ｂ３の負端子へ流れる。電極Ｘjの電位は直ちに正側に増大してＶoff2に達する。一方、電極Ｙjの電位は、リセットパルスＲＰy2による電極Ｘj，Ｙj間の蓄積電荷の影響を受けるので、徐々に負側に増大して−Ｖoff1に達して全面消去パルスＥＰとなる。全面消去パルスＥＰは電極Ｘj，Ｙj間に放電を生じさせ、維持パルスの印加によって放電しない程度に壁電荷を一旦減少させる。
【００３５】
全面消去パルスＥＰのレベルが飽和した後、スイッチング素子Ｓ７がオフとなり、スイッチング素子Ｓ８がオンとなり、更に、スキャンドライバ１２のスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなる。この結果、電極Ｙjとアースとの間で電源Ｂ４と電源Ｂ３とが逆極性で直列に接続された状態となるので、全面消去パルスＥＰが消滅し、電極Ｙjの電位は−Ｖoff1から直ちにＶhだけ上昇する。電極Ｙjの電位変化によってリセット期間が終了してアドレス期間が開始される。
【００３６】
リセット期間終了時点においては電極Ｘj上に負電極の壁電荷、電極Ｙj上に負電極の壁電荷、電極Ｄi上に正電極の壁電荷が残留して選択書込みアドレス前に全表示セルが消灯状態（対となる行電極間の壁電荷が中和された状態）となる。
【００３７】
アドレス期間において列電極駆動回路３は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ1〜ＤＰnに変換し、これを１行分毎に、上記列電極Ｄ1〜Ｄmに順次印加する。電極Ｙｉに対しては画素データパルスＤＰｊが電極Ｄｉに印加される。
【００３８】
Ｙサスティンドライバ１２は、上記画素データパルス群ＤＰ1〜ＤＰn各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加して行く。列電極駆動回路３からの画素データパルスＤＰjの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ３の負端子の負電位−Ｖoffがスイッチング素子Ｓ８、そしてスイッチング素子Ｓ２２を介して電極Ｙjに走査パルスＳＰとして印加される。
【００３９】
列電極駆動回路３からの画素データパルスＤＰjの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ４の正端子の電位Ｖh−Ｖoffがスイッチング素子Ｓ２１を介して電極Ｙjに印加される。その後、電極Ｙj+1，……，Ｙｎ各々についてもその順に電極Ｙjと同様に列電極駆動回路３からの画素データパルスＤＰj+1，……，Ｄｎの印加に同期して走査パルスＳＰが印加される。
【００４０】
走査パルスＳＰが印加された行電極に属する表示セルの内では、正電圧の画素データパルスが更に同時に印加されると放電が生じ、その壁電荷が維持パルスの印加によって放電する程度に増加する。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった表示セルでは放電が生じないので、壁電荷が増加しないこととなる。この際、壁電荷が増加した表示セルは発光表示セル、壁電荷がそのままの表示セルは非発光表示セルとなる。
【００４１】
アドレス期間からサスティン期間に切り替わる時には、スイッチング素子Ｓ８、Ｓ１６及びＳ２１はオフとなり、代わってスイッチング素子Ｓ４、Ｓ５、Ｓ１４、Ｓ１５及びＳ２２がオンとなる。
【００４２】
よって、サスティン期間において、先ず、Ｙサスティンドライバ１１のスイッチング素子Ｓ４及びＳ５のオン並びにスキャンドライバ１２のスイッチング素子Ｓ２２のオンにより電極Ｙjの電位はほぼ０Ｖのアース電位となる。Ｘサスティンドライバ１３では、スイッチング素子Ｓ１４及びＳ１５のオンにより電極Ｘjの電位はほぼ０Ｖのアース電位となる。
【００４３】
次に、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、キャパシタＣ１に蓄えられている電荷によりコイルＬ１、スイッチング素子Ｓ１、ダイオードＤ１、スイッチング素子Ｓ５、そしてスイッチング素子Ｓ２２を介して電流が電極Ｙjに達し、電極Ｙj，Ｘj間のキャパシタ成分を流れ、更に、スイッチング素子Ｓ１５及びＳ１４を介してアースに流れる。よって、電極Ｙj，Ｘj間のキャパシタ成分が充電される。このとき、コイルＬ１及び電極Ｙj，Ｘj間のキャパシタ成分の時定数により電極Ｙjの電位は図３に示されるように徐々に上昇する。
【００４４】
次いで、スイッチング素子Ｓ３がオンとなる。これにより、電極Ｙjには電源Ｂ１の正端子の電位Ｖsが印加される。その直後、スイッチング素子Ｓ１がオフとなる。スイッチング素子Ｓ３は所定の期間だけオンとなり、所定の期間経過後にオフとなり、同時にスイッチング素子Ｓ２がオンとなり、電極Ｙj，Ｘj間のキャパシタ成分に蓄積された電荷により電極Ｙjからスイッチング素子Ｓ２２、スイッチング素子Ｓ５、コイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してキャパシタＣ１に電流が流れ込む。このとき、コイルＬ２及びキャパシタＣ１の時定数により電極Ｙjの電位は図３に示されるように徐々に低下する。電極Ｙjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ４がオンとなる。
【００４５】
かかる動作によってＹサスティンドライバ１１は図３に示された如き正電圧の維持パルスＩＰｙを電極Ｙjに印加する。
【００４６】
Ｘサスティンドライバ１３では、維持パルスＩＰyの消滅後、スイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｘjの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、キャパシタＣ２に蓄えられている電荷によりコイルＬ３、スイッチング素子Ｓ１１、ダイオードＤ３、そしてスイッチング素子Ｓ１５を介して電流が電極Ｘjに達し、電極Ｘj，Ｙj間のキャパシタ成分を流れ、更に、スイッチング素子Ｓ２２、Ｓ５及びＳ４を介してアースに流れる。よって、電極Ｙj，Ｘj間のキャパシタ成分が充電される。このとき、コイルＬ３及び電極Ｘj，Ｙj間のキャパシタ成分の時定数により電極Ｘjの電位は図３に示されるように徐々に上昇する。
【００４７】
次いで、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｘjには電源Ｂ５の正端子の電位Ｖsが印加される。その直後、スイッチング素子Ｓ１１がオフとなる。スイッチング素子Ｓ１３は所定の期間だけオンとなり、所定の期間経過後にオフとなり、同時にスイッチング素子Ｓ１２がオンとなり、電極Ｘj，Ｙj間のキャパシタ成分に蓄積された電荷により電極Ｘjからスイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してキャパシタＣ２に電流が流れ込む。このとき、コイルＬ４及びキャパシタＣ２の時定数により電極Ｘjの電位は図３に示されるように徐々に低下する。電極Ｘjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２がオフとなり、スイッチング素子Ｓ１４がオンとなる。
【００４８】
かかる動作によってＸサスティンドライバ１３は図３に示された如き正電圧の維持パルスＩＰxを電極Ｘjに印加する。その維持パルスＩＰxの電極Ｘjへの印加後のサスティン期間の残り部分においては、維持パルスＩＰyと維持パルスＩＰxとが交互に生成して電極Ｙjと電極Ｘjとに交互に印加されるので、アドレス期間に壁電荷の増加があった発光表示セルは放電発光を繰り返しその発光状態を維持する。なお、維持パルスＩＰxの電極Ｘjへの印加タイミングは電極Ｘjに限らず行電極Ｘ1〜Ｘnの全てに同時に印加され、維持パルスＩＰyの行電極Ｙjへの印加タイミングは電極Ｙjに限らず行電極Ｙ1〜Ｙnの全てに同時に印加される。
【００４９】
上記した実施例においては、スイッチング素子Ｓ７をオンに制御して走査パルスＳＰの発生用の電源Ｂ３を用いて緩やかに電位が変化する全面消去パルスＥＰを生成し、その後、その電源Ｂ３を走査パルスＳＰの発生にも用いるので、走査パルスＳＰの電圧値を高くしてもそれに連動して全面消去パルスＥＰの到達電圧値が高くなる故、アドレシング時の誤放電を防止することができる。
【００５０】
また、上記した実施例においては、全面消去パルスＥＰの到達電圧値と走査パルスＳＰの電圧値とが等しいが、これに限定されない。全面消去パルスＥＰの到達電圧値と走査パルスＳＰの電圧値とが等しくなくて、単に連動するだけでも良い。
【００５１】
更に、上記した実施例においては、第２リセットパルスＰＲy2を生成しているが、第２リセットパルスＰＲy2を省略しても良い。第２リセットパルスＰＲy2を省略する場合には、リセットパルスＲＰy1及びＲＰxの極性を上記の実施例とは互いに逆にする必要がある。
【００５２】
以上のように、本発明によれば、消去パルスの印加により到達する一方の行電極の電位と、アドレス工程における一方の行電極における走査パルス印加時の電位とが等しい、或いは連動するので、アドレス工程におけるアドレスマージンを大きくすることができ、誤放電が防止される。
【図面の簡単な説明】
【００５３】
【図１】本発明の駆動方法を適用した表示装置の構成を示すブロック図である。
【図２】表示セルＣＳに対しての各行電極駆動回路内の具体的構成を示す回路図である。
【図３】図２の回路内の各部の動作を示すタイムチャートである。
【符号の説明】
【００５４】
１  ＰＤＰ
２  駆動制御回路
３  列電極駆動回路
４，５  行電極駆動回路
【図１】
2005257880.tif 000003
【図２】
2005257880.tif 000004
【図３】
2005257880.tif 000005