(57)【要約】      （修正有）【課題】メモリセルがセルトランジスタを有さず、強誘電体キャパシタのみで構成され、その強誘電体キャパシタが角型性の良好なヒステリシスループを持つ単純マトリクス型強誘電体記憶装置並びにその設計方法及び検査方法を提供する。【解決手段】単純マトリクス型強誘電体記憶装置において、｜ΔＰａ／Ｃｕ｜≧（ｎ−１）×ΔＶＢＬを満たす。ｎ：前記複数のビット線の各一本に接続される前記強誘電体メモリセルの数。ΔＰａ：電圧Ｖを印加した時に前記強誘電体メモリセルの分極量Ｐ（μＣ／ｃｍ２）を示すヒステリシス関数をＰ＝ｆ（Ｖ）としたとき、前記一本のビット線に接続されたｎ個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Ｖｓを印加した時の関数ｆ（Ｖｓ）と、他の非選択メモリセルに非選択電圧Ｖｕを印加した時の関数ｆ（Ｖｕ）との差であり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）である。Ｃｕ：前記一本のビット線に接続されている（ｎ−１）個の非選択メモリセルの各々の容量（μＣ／ｃｍ２／Ｖ）。ΔＶＢＬ：前記センスアンプが増幅可能な最小入力振幅（Ｖ）。【選択図】なし【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線及び前記複数のビット線の各交点にそれぞれ形成される強誘電体キャパシタから成る複数の強誘電体メモリセルと、
前記複数のビット線に選択的に接続される少なくとも一つのセンスアンプと、
を有し、
以下の式を満たす、単純マトリクス型強誘電体記憶装置。
｜ΔＰａ／Ｃｕ｜≧（ｎ−１）×ΔＶＢＬ
ｎ：前記複数のビット線の各一本に接続される前記強誘電体メモリセルの数
ΔＰａ：電圧Ｖを印加した時に前記強誘電体メモリセルの分極量Ｐ（μＣ／ｃｍ２）を示すヒステリシス関数をＰ＝ｆ（Ｖ）としたとき、前記一本のビット線に接続されたｎ個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Ｖｓを印加した時の関数ｆ（Ｖｓ）と、他の非選択メモリセルに非選択電圧Ｖｕを印加した時の関数ｆ（Ｖｕ）との差であり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）である
Ｃｕ：前記一本のビット線に接続されている（ｎ−１）個の非選択メモリセルの各々の容量（μＣ／ｃｍ２／Ｖ）
ΔＶＢＬ：前記センスアンプが増幅可能な最小入力振幅（Ｖ）
【請求項２】
請求項１において、
ｎが３２〜１２８である、単純マトリクス型強誘電体記憶装置。
【請求項３】
請求項１または２において、
複数のメインビット線がさらに設けられ、
前記複数のビット線の各々は、前記複数のメインビット線の各一本に選択的に接続される複数のサブビット線に分割され、前記複数のサブビットの線の各々に前記ｎ個の強誘電体メモリセルが接続されている、単純マトリクス型強誘電体記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
Ｃｕの値が０．１〜１５（μＣ／ｃｍ２／Ｖ）である、単純マトリクス型強誘電体記憶装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
ΔＰａの値が４０〜１２０（μＣ／ｃｍ２）である、単純マトリクス型強誘電体記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
｜ΔＰａ／Ｃｕ｜の値が１．６〜５０（Ｖ）である、単純マトリクス型強誘電体記憶装置。
【請求項７】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線及び前記複数のビット線の各交点にそれぞれ形成される強誘電体キャパシタから成る複数の強誘電体メモリセルと、
を有し、
前記強誘電体メモリセルの抗電圧をＶｃとし、前記強誘電体メモリセルへの選択電圧（ただし前記抗電圧と同一極性）をＶｓとし、Ｖｓ−Ｖｃ＝ΔＶとしたとき、ΔＶ≦Ｖｃを満たす、単純マトリクス型強誘電体記憶装置。
【請求項８】
請求項７において、
前記強誘電体記憶装置をインプリント試験した後でも、｜Ｖｓ｜＞｜Ｖｃ｜を満たす、単純マトリクス型強誘電体記憶装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記強誘電体キャパシタを構成する強誘電体薄膜は、ＡＢ１−ｘＮｂｘＯ３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ≦１の範囲でＮｂを含む、単純マトリクス型強誘電体記憶装置。
【請求項１０】
請求項９において、
Ａ元素は、Ｐｂ１−ｙＬｎｙからなり、
Ｌｎは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕのうち、少なくとも一つ以上からなり、かつ０＜ｙ≦０．２の範囲である、単純マトリクス型強誘電体記憶装置。
【請求項１１】
請求項１乃至８のいずれかにおいて、
前記強誘電体キャパシタを構成する強誘電体薄膜は、（Ｐｂ１−ｙＡｙ）（Ｂ１−ｘＮｂｘ）Ｏ３の一般式で示され、
Ａ元素は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕのうち、少なくとも一つ以上からなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、一つ以上からなり、
０．０５≦ｘ≦１の範囲でＮｂを含む、単純マトリクス型強誘電体記憶装置。
【請求項１２】
請求項９〜１１のいずれかにおいて、
０．１≦ｘ≦０．３の範囲でＮｂを含む、単純マトリクス型強誘電体記憶装置。
【請求項１３】
請求項１乃至８のいずれかにおいて、
前記強誘電体キャパシタを構成する強誘電体薄膜は、ＰＺＴ系強誘電体薄膜であり、
Ｚｒ組成よりもＴｉ組成が多く、かつＴｉ組成のうち、２．５モル％以上４０モル％以下をＮｂに置換した、単純マトリクス型強誘電体記憶装置。
【請求項１４】
請求項１３において、
０．５モル％以上のＳｉ或いはＳｉ及びＧｅを含む、単純マトリクス型強誘電体記憶装置。
【請求項１５】
請求項１乃至８のいずれかにおいて、
前記強誘電体キャパシタを構成する強誘電体薄膜は、ＡＢＯ３の一般式で表され、Ａサイトの構成元素としてＰｂを含み、Ｂサイトの構成元素として少なくともＺｒおよびＴｉを含むＰＺＴ系強誘電体薄膜において、ＡサイトのＰｂ欠損量が前記ＡＢＯ３の化学量論的組成に対して多くとも２０モル％以下である、単純マトリクス型強誘電体記憶装置。
【請求項１６】
請求項１乃至１５のいずれかにおいて、
前記強誘電体キャパシタを構成する強誘電体薄膜のキューリー温度をＴｃとした時、Ｔｃ≧３００℃を満たす、単純マトリクス型強誘電体記憶装置。
【請求項１７】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線及び前記複数のビット線の各交点に強誘電体材料を配置することで形成される強誘電体キャパシタから成る複数の強誘電体メモリセルと、
前記複数のビット線に選択的に接続される少なくとも一つのセンスアンプと、
を有する強誘電体記憶装置の設計方法において、
以下の式を満たすように、前記強誘電体材料を選択し、値ｎ及びΔＶＢＬを設計する、単純マトリクス型強誘電体記憶装置の設計方法。
｜ΔＰａ／Ｃｕ｜≧（ｎ−１）×ΔＶＢＬ
ｎ：前記複数のビット線の各一本に接続される前記強誘電体メモリセルの数
ΔＰａ：電圧Ｖを印加した時に前記強誘電体メモリセルの分極量Ｐ（μＣ／ｃｍ２）を示すヒステリシス関数をＰ＝ｆ（Ｖ）としたとき、前記一本のビット線に接続されたｎ個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Ｖｓを印加した時の関数ｆ（Ｖｓ）と、他の非選択メモリセルに非選択電圧Ｖｕを印加した時の関数ｆ（Ｖｕ）との差であり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）である
Ｃｕ：前記一本のビット線に接続されている（ｎ−１）個の非選択メモリセルの各々の容量（μＣ／ｃｍ２／Ｖ）
ΔＶＢＬ：前記センスアンプが増幅可能な最小入力振幅（Ｖ）
【請求項１８】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線及び前記複数のビット線の各交点に強誘電体材料を配置することで形成される強誘電体キャパシタから成る複数の強誘電体メモリセルと、
前記複数のビット線に選択的に接続される少なくとも一つのセンスアンプと、
を有する強誘電体記憶装置の検査方法において、
以下の式を満たすか否かの判定工程を有する、単純マトリクス型強誘電体記憶装置の検査方法。
｜ΔＰａ／Ｃｕ｜≧（ｎ−１）×ΔＶＢＬ
ｎ：前記複数のビット線の各一本に接続される前記強誘電体メモリセルの数
ΔＰａ：電圧Ｖを印加した時に前記強誘電体メモリセルの分極量Ｐ（μＣ／ｃｍ２）を示すヒステリシス関数をＰ＝ｆ（Ｖ）としたとき、前記一本のビット線に接続されたｎ個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Ｖｓを印加した時の関数ｆ（Ｖｓ）と、他の非選択メモリセルに非選択電圧Ｖｕを印加した時の関数ｆ（Ｖｕ）との差であり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）である
Ｃｕ：前記一本のビット線に接続されている（ｎ−１）個の非選択メモリセルの各々の容量（μＣ／ｃｍ２／Ｖ）
ΔＶＢＬ：前記センスアンプが増幅可能な最小入力振幅（Ｖ）
【請求項１９】
請求項１８において、
前記単純マトリクス型強誘電体記憶装置のオープン・ショート検査を含む初期検査工程と、
前記初期検査工程以外の項目について前記単純マトリクス型強誘電体記憶装置を検査する後期検査工程と、
をさらに有し、
前記判定工程は、前記初期検査工程後であって、前記後期検査工程前に実施される、単純マトリクス型強誘電体記憶装置の検査方法。
【請求項２０】
請求項１８または１９において、
前記Ｃｕの値を、前記強誘電体キャパシタの電圧−容量特性を測定することで導出する、単純マトリクス型強誘電体記憶装置の検査方法。
【請求項２１】
電極間に強誘電体キャパシタを配置して成る強誘電体メモリセルを有する単純マトリクス型強誘電体記憶装置の検査方法において、
前記単純マトリクス型強誘電体記憶装置をインプリント試験する工程と、
前記強誘電体メモリセルの抗電圧をＶｃとし、前記強誘電体メモリセルへの選択電圧（ただし前記抗電圧と同一極性）をＶｓとし、Ｖｓ−Ｖｃ＝ΔＶとしたとき、前記インプリント試験後に、ΔＶ≦Ｖｃを満たすか否かを判定する工程と、
を有する、単純マトリクス型強誘電体記憶装置の検査方法。
【請求項２２】
請求項２３において、
前記インプリント試験に、｜Ｖｓ｜＞｜Ｖｃ｜を満たすか否かを判定する判定工程をさらに有する、単純マトリクス型強誘電体記憶装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルトランジスタを有さず、強誘電体キャパシタのみでメモリセルが構成される単純マトリクス型強誘電体記憶装置、並びにその設計方法及び検査方法に関する。
【背景技術】
【０００２】
近年、ＰＺＴ、ＳＢＴ等の薄膜や、これを用いた強誘電体キャパシタ、強誘電体記憶装置等の研究開発が盛んに行われている。強誘電体記憶装置の構造は１Ｔ、１Ｔ１Ｃ、２Ｔ２Ｃ、単純マトリクス型に大別できる。この中で、１Ｔ型は構造上キャパシタに内部電界が発生するためリテンション（データ保持）が１ヶ月と短く、半導体一般で要求される１０年保証は不可能といわれている。１Ｔ１Ｃ型、２Ｔ２Ｃ型は、ＤＲＡＭと殆ど同じ構成であり、かつ選択用トランジスタを有するために、ＤＲＡＭの製造技術を生かすことが出来、かつＳＲＡＭ並みの書き込み速度が実現されるため、現在までに２５６ｋｂｉｔ以下の小容量品が商品化されている。
【０００３】
これまで強誘電体材料としては、主にＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）が用いられているが、同材料の場合、Ｚｒ／Ｔｉ比が５２／４８あるいは４０／６０といった、稜面体晶及び正方晶の混在領域及びその近傍の組成が用いられ、かつＬａ、Ｓｒ、Ｃａといった元素をドーピングされて用いられている。この領域が用いられているのは、メモリ素子に最も必要な信頼性を確保するためである。もともとヒステリシス形状はＴｉをリッチに含む正方晶領域が良好であるのだが、イオン性結晶構造に起因するショットキー欠陥が発生し、このことが原因で、リーク電流特性あるいはインプリント特性（いわゆるヒステリシスの変形の度合い）不良が発生してしまい、信頼性を確保することが困難である。
【０００４】
一方、単純マトリックス型は、１Ｔ１Ｃ型、２Ｔ２Ｃ型に比べセルサイズが小さく、またキャパシタの多層化が可能であるため、高集積化、低コスト化が期待されている。従来の単純マトリクス型強誘電体記憶装置に関しては、特許文献１等に開示されている。特許文献１の発明においては、メモリセルへのデータ書き込み時に、非選択メモリセルへ書き込み電圧の１／３の電圧を印加する駆動方法が開示されている。しかしながら、この技術においては、動作に必要とされる強誘電体キャパシタのヒステリシスループに関しては、具体的に記載されていない。本願発明者らが開発を進める中で、実際に動作が可能な単純マトリクス型強誘電体記憶装置を得るには角型性の良好なヒステリシスループが必要不可欠であることが判った。これに対応可能な強誘電体材料としては、Ｔｉリッチな正方晶のＰＺＴが候補として考えられるが、信頼性の確保が最重要課題となる。
【特許文献１】特開平９−１１６１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリセルがセルトランジスタを有さず、強誘電体キャパシタのみで構成され、その強誘電体キャパシタが角型性の良好なヒステリシスループを持つ単純マトリクス型強誘電体記憶装置並びにその設計方法及び検査方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る単純マトリクス型強誘電体記憶装置は、複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線及び前記複数のビット線の各交点にそれぞれ形成される強誘電体キャパシタから成る複数の強誘電体メモリセルと、前記複数のビット線に選択的に接続される少なくとも一つのセンスアンプとを有し、次の式を満たすものである。
【０００７】
｜ΔＰａ／Ｃｕ｜≧（ｎ−１）×ΔＶＢＬ
ｎ：前記複数のビット線の各一本に接続される前記強誘電体メモリセルの数
ΔＰａ：電圧Ｖを印加した時に前記強誘電体メモリセルの分極量Ｐ（μＣ／ｃｍ２）を示すヒステリシス関数をＰ＝ｆ（Ｖ）としたとき、前記一本のビット線に接続されたｎ個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Ｖｓを印加した時の関数ｆ（Ｖｓ）と、他の非選択メモリセルに非選択電圧Ｖｕを印加した時の関数ｆ（Ｖｕ）との差であり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）である
Ｃｕ：前記一本のビット線に接続されている（ｎ−１）個の非選択メモリセルの各々の容量（μＣ／ｃｍ２／Ｖ）
ΔＶＢＬ：前記センスアンプが増幅可能な最小入力振幅（Ｖ）
上記式を満たすことで、角型性の良好なヒステリシス特性を有する単純マトリクス型強誘電体記憶装置が実現できる。
【０００８】
本発明の他の態様に係る単純マトリクス型強誘電体記憶装置の設計方法及び検査方法は、上記式を用いて単純マトリクス型強誘電体記憶装置を設計し、あるいは検査するものである。
【０００９】
本発明のさらに他の態様に係る単純マトリクス型強誘電体記憶装置の検査方法は、電極間に強誘電体キャパシタを配置して成る強誘電体メモリセルを有する単純マトリクス型強誘電体記憶装置の検査方法において、前記単純マトリクス型強誘電体記憶装置をインプリント試験する工程と、前記強誘電体メモリセルの抗電圧をＶｃとし、前記強誘電体メモリセルへの選択電圧（ただし前記抗電圧と同一極性）をＶｓとし、Ｖｓ−Ｖｃ＝ΔＶとしたとき、前記インプリント試験後に、ΔＶ≦Ｖｃを満たすか否かを判定する工程とを有する。
【００１０】
本発明に適用可能な強誘電体薄膜の一例として、以下のものを挙げることができる。
【００１１】
（１）本発明に適用可能な強誘電体薄膜は、ＡＢ１−ｘＮｂｘＯ３の一般式で示され、Ａ元素は、少なくともＰｂからなり、Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上の組み合わせからなり、０．０５≦ｘ≦１の範囲でＮｂを含む。
【００１２】
また、本発明に係る強誘電体薄膜において、Ａ元素は、Ｐｂ１−ｙＬｎｙからなり、Ｌｎは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕのうち、少なくとも一つ以上の組み合わせからなり、かつ０＜ｙ≦０．２の範囲であることができる。
【００１３】
（２）また、本発明に適用可能な強誘電体薄膜は、（Ｐｂ１−ｙＡｙ）（Ｂ１−ｘＮｂｘ）Ｏ３の一般式で示され、Ａ元素は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕのうち、少なくとも一つ以上の組み合わせからなり、Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、一つ以上の組み合わせからなり、０．０５≦ｘ≦１の範囲でＮｂを含む。
【００１４】
また、本発明に適用可能な強誘電体薄膜において、０．１≦ｘ≦０．３の範囲でＮｂを含むことができる。
【００１５】
（３）また、本発明に適用可能な強誘電体薄膜は、ＰＺＴ系強誘電体薄膜であって、Ｚｒ組成よりもＴｉ組成が多く、かつＴｉ組成のうち、２．５モル％以上４０モル％以下がＮｂに置換されている。
【００１６】
また、本発明に適用可能な強誘電体薄膜において、Ｔｉ組成のうち、１０モル％以上３０モル％以下をＮｂに置換することができる。
【００１７】
また、本発明に適用可能な強誘電体薄膜において、前記ＰＺＴ系強誘電体薄膜は、正方晶系および稜面体晶系の少なくとも一方の結晶構造を有することができる。
【００１８】
また、本発明に適用可能な強誘電体薄膜において、０．５モル％以上のＳｉ或いはＳｉ及びＧｅを含むことができる。
【００１９】
また、本発明に適用可能な強誘電体薄膜において、０．５モル％以上、５モル％未満のＳｉ或いはＳｉ及びＧｅを含むことができる。
【００２０】
（４）また、本発明に適用可能な強誘電体薄膜は、ＡＢＯ３の一般式で表され、Ａサイトの構成元素としてＰｂを含み、Ｂサイトの構成元素として少なくともＺｒおよびＴｉを含むＰＺＴ系強誘電体薄膜において、ＡサイトのＰｂ欠損量が前記ＡＢＯ３の化学量論的組成に対して多くとも２０モル％以下である。
【００２１】
また、本発明に適用可能な強誘電体薄膜において、前記ＡサイトのＰｂ欠損量の１／２に相当する組成比でＢサイトにＮｂを含むことができる。
【００２２】
また、本発明に係る強誘電体薄膜おいて、ＢサイトにおけるＴｉ組成がＺｒ組成よりも高く、かつ稜面体晶系の結晶構造を有することができる。
【００２３】
また、本発明に適用可能な上記（３）および（４）の強誘電体薄膜は、ゾルゲル溶液を用いて形成することができる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態にかかる強誘電体記憶装置について説明する。
【００２５】
１．強誘電体記憶装置のキャパシタ
図１は、本実施の形態の強誘電体メモリ装置における、強誘電体キャパシタを示した図である。図１において、１０１は本実施形態によるＰｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）またはＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３（ＰＺＴＮ）強誘電体膜、１０２は第１電極、１０３は第２電極である。第１電極１０２及び第２電極１０３は、Ｐｔ、Ｉｒ、Ｒｕ等の貴金属単体または前記貴金属を主体とした複合材料よりなる。第１電極に強誘電体の元素が拡散すると電極と強誘電体膜との界面部に組成ずれを起こしヒステリシスの角型性が低下するため、第１電極には強誘電体の元素が拡散しない緻密性が要求される。第１電極の緻密性を上げるために、質量の重いガスでスパッタ成膜する方法、Ｙ、Ｌａ等の酸化物を貴金属電極中に分散させる等の方法がとられる。なお、図１においては、基板やその他の強誘電体メモリ装置の構成要素（ＭＯＳトランジスタ等）を省略している。これらの構成要素については後述する。
【００２６】
次に、強誘電体膜１０１をＰＺＴＮ薄膜１０１とした時の成膜方法の一例を述べる。
【００２７】
第１の原料液は、ＰＺＴＮ強誘電体相の構成金属元素のうち、Ｐｂ及びＺｒによるＰｂＺｒＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液である。第２の原料液は、ＰＺＴＮ強誘電体相の構成金属元素のうち、Ｐｂ及びＴｉによるＰｂＴｉＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液である。第３の原料液は、ＰＺＴＮ強誘電体相の構成金属元素のうち、Ｐｂ及びＮｂによるＰｂＮｂＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液である。
【００２８】
例えば上記第１、第２及び第３の原料溶液を用いて、ＰｂＺｒ０．２Ｔｉ０．８Ｎｂ０．２Ｏ３（ＰＺＴＮ）強誘電体とする場合、(第１の原料溶液)：(第２の原料溶液)：(第３の原料溶液)＝２：６：２に混合することになるが、この混合溶液をそのまま結晶化させても、強誘電体ＰＺＴＮ薄膜は作製することは出来ない。Ｎｂを混合すると、結晶化温度が急激に上昇してしまい、７００℃以下の素子化可能な温度範囲では結晶化が不可能なため、これまでは５モル％以上のＮｂはＴｉの置換元素としては用いられておらず、これまでは添加剤の域を出ていなかった。加えて、ＴｉがＺｒよりも多く含まれるＰＺＴ正方晶では全く例がなかった。このことは、参考文献Ｊ．Ａｍ．Ｃｅｒａｍ．Ｓｏｃ，８４（２０００１）９０２やＰｈｙｓ．Ｒｅｖ．Ｌｅｔ，８３（１９９９）１３４７等より明らかである。
【００２９】
本実施形態では、上記課題を、第４の原料液としての、ＰｂＳｉＯ３結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液を１モル％以上５モル％未満で上記混合溶液中に更に添加することで解決することが出来た。上記第１、第２、第３及び第４溶液の混合溶液を用いることで、ＰＺＴＮの結晶化温度を７００℃以下の素子化可能な温度範囲で結晶化させることが可能となった。
【００３０】
これらの混合液を図２０に示したフローチャートに従い成膜する。具体的には、混合溶液塗布工程、アルコール除去工程、乾燥熱処理工程、脱脂熱処理工程の一連の工程を所望の回数行い、最後に焼成して強誘電体膜を形成する。条件の例を下記に示す。
【００３１】
混合液の塗布は、スピンコートなどの塗布法で行う。初めに混合溶液をＰｔ等の電極用貴金属が被覆されたＳｉ基板上に滴下する。滴下された溶液を基板全面に行き渡らせる目的で５００ｒｐｍ程度でスピンを行った後、５０ｒｐｍ以下に回転数を低下させて１０秒ほど回転させる。乾燥熱処理工程は１５０℃〜１８０℃で行う。乾燥熱処理は大気雰囲気下でホットプレート等を用いて行う。同様に脱脂熱処理工程では３００℃〜３５０℃に保持されたホットプレート上で、大気雰囲気下で行う。結晶化のための焼成は、酸素雰囲気中でサーマルラピッドアニール（ＲＴＡ）等を用いて行う。また焼結後の膜厚は１００〜２００ｎｍ程度である。
【００３２】
次に、第２電極をスパッタ法等により形成した後に、第２電極と強誘電体薄膜との界面形成、かつ強誘電体薄膜の結晶性改善を目的にポストアニールを、焼成時と同様、酸素雰囲気中でＲＴＡ等を用いて行い、強誘電体キャパシタを得る。
【００３３】
図２は、本実施の形態で用いられる強誘電体キャパシタのＰ(分極)−Ｖ(電圧)ヒステリシス曲線を模式的に示した図である。この強誘電体キャパシタにおいては、電圧十Ｖｓ印加時に分極量Ｐ(十Ｖｓ)を有し、その俊、電圧０にしたとき、分極量Ｐｒとなり、更に電圧−１／３Ｖｓとした時、分極量Ｐ(−１／３Ｖｓ)となり、電圧−Ｖｓとした時分極量Ｐ(−Ｖｓ)となり、再び電圧０とした時分極量−Ｐｒとなり、更に電圧＋１／３Ｖｓとした時分極量Ｐ(＋１／３Ｖｓ)となり、再び電圧＋Ｖｓとした時、分極量は再びＰ(＋Ｖｓ)に戻るようなヒステリシス曲線を描く。
【００３４】
ここで、本願発明者は、本実施の形態で用いられる強誘電体キャパシタにおいて、以下のことを見いだした。すなわち、一旦選択電圧Ｖｓを印加して分極量Ｐ(＋Ｖｓ)にした後、非選択電圧（Ｖｓ／３）の電圧を印加し、さらに印加電圧を０とした時、ヒステリシスループは図２中矢印に示す軌跡をたどり、分極量は安定な値ＰＯ(０)を持つ。また、一旦電圧−Ｖｓを印加して分極量Ｐ(−Ｖｓ)にした後、＋Ｖｓ／３の電圧を印加し、さらに印加電圧を０とした時、ヒステリシスループは図２中矢印に示す軌跡をたどり、分極量は安定な値ＰＯ(１)を持つ。
【００３５】
この分極量ＰＯ(０)と分極量ＰＯ(１)の差が充分にとれていれば、上述した特許文献１等に開示されている駆動法により単純マトリクス型強誘電体記憶装置を動作させることが可能である。
【００３６】
上記強誘電体キャパシタによれば、結晶化温度の低温化、ヒステリシスの角型性の向上、Ｐｒの向上が図れる。かかる強誘電体キャパシタを有する単純マトリクス型の強誘電体記憶装置は駆動が可能である。また強誘電体キャパシタのヒステリシスにおける角型性の向上は、単純マトリクス型の強誘電体メモリ装置の駆動にとって重要なディスターブの安定性に顕著な効果がある。単純マトリクス型強誘電体メモリ装置においては、書き込み、読み出しを行わないセルにも非選択電圧（±Ｖｓ／３）の電圧がかかるため、この電圧で分極が変化しないこと、いわゆるディスターブ特性が安定である必要がある。本願発明者は、一般的なＰＺＴでは分極の安定した状態から分極を反転させる方向にＶｓ／３の非選択パルスを１０８回与えると分極量は８０％程度の低下が見られるが、本実施形態によると１０％以下の低下量であることを確認した。
２．ヒステリシス特性（Ｐ−Ｖカーブ）の角型性
図３は、ｍ本目の１本のビット線ＢＬｍに接続されたｎ個の強誘電体キャパシタＣ１〜Ｃｎを示している。このビット線ＢＬｍの一端には、選択ゲートＣＴ１ｍを介して例えばラッチ型のセンスアンプＳＡｍが接続されている。一般に、センスアンプＳＡｍは、複数本のビット線に共用され、選択ゲートＣＴ１ｍがオンしたときにビット線ＢＬｍに接続される。ｍ本目のビット線ＢＬｍ上のいずれか一つの強誘電体キャパシタが選択セルとして選択されて、例えばその選択セルよりデータが読み出されるときには、選択ゲートＣＴ１ｍがオンされる。このとき、センスアンプＳＡｍにて、そのビット線ＢＬｍでの電荷の移動に伴う電圧が、参照電圧Ｖｒｅｆと比較され、データが読み出される。
【００３７】
図３に示すビット線ＭＬｍをサブビット線として用い、１本のメインビット線に従属する複数のサブビット線ＢＬｍの各々にｎ個の強誘電体キャパシタＣ１〜Ｃｎが接続されてもよい。この場合、強誘電体記憶装置には、複数のメインビット線がさらに設けられ、この複数のメインビット線に選択的に接続されるセンスアンプＳＡｍが設けられる。各１本のメインビット線には、それぞれ選択ゲートを介して複数のサブビット線が従属接続される。
【００３８】
ここで、本実施形態の強誘電体記憶装置では、下記の式（１）が成立する。
【００３９】
｜ΔＰａ／Ｃｕ｜≧（ｎ−１）×ΔＶＢＬ…（１）
ここで、ｎは、複数のビット線（またはサブビット線）の各一本（例えばＢＬｍ）に接続される強誘電体メモリセルの数ある。式（１）中の（ｎ−１）は、ｎ個の強誘電体メモリセルの一つが選択セルとなった場合の非選択セルの数を示す。ΔＰａは、電圧Ｖを印加した時に強誘電体メモリセルの分極量Ｐ（μＣ／ｃｍ２）を示すヒステリシス関数をＰ＝ｆ（Ｖ）としたとき、ビット線ＢＬｍに接続されたｎ個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Ｖｓを印加した時の関数ｆ（Ｖｓ）と、他の非選択メモリセルに非選択電圧Ｖｕを印加した時の関数ｆ（Ｖｕ）との差である（図２参照）。つまり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）である。Ｃｕは、ビット線ＢＬｍに接続されている（ｎ−１）個の非選択メモリセルの各々の容量（ｄＰ／ｄＶ；μＣ／ｃｍ２／Ｖ）である。ΔＶＢＬは、センスアンプＳＡｍが増幅可能な最小入力振幅（Ｖ）である。
【００４０】
上述したパラメータのうち、Ｃｕはヒステリシス特性から導出でき、非選択時の電圧Ｖ＝Ｖｕとすると、Ｖ＝Ｖｕにおけるヒステリシス特性（Ｐ−Ｖカーブ）の微分により得られる。つまり、Ｃｕは、図２に示す電圧Ｖｕまたは−電圧ＶｕがＰ−Ｖカーブと交わる各点での傾き（角型性の一指標）であり、Ｃｕ＝ｄＰ／ｄＶ≒ΔＰ／ΔＶとなる。なお、Δとは任意の差分であり、例えば、測定器の感度限界に設定することができる。
【００４１】
また、非選択時の印加電圧Ｖｕは、選択時の印加電圧Ｖｓに対して、Ｖｕ＝Ｖｓ×１／ｘ＋αに設定される。０＜ｘ＜Ｖｓであり、例えばｘ＝２またはｘ＝３が望ましいが、この限りでない。
【００４２】
選択時の印加電圧Ｖｓは、通常は電源電圧が用いられる。半導体装置に用いられる電源電圧は、通常、Ｖｓ＝１．５Ｖ，１．８Ｖ，３．３Ｖとなるが、この限りでない。
【００４３】
αは、回路、デバイス特性から決定される電圧マージン（Ｖ）である。例えば、α＝０．１Ｖ，０．２Ｖであるが、この限りでない。
【００４４】
また、Ｖｃｕは、０＜Ｖｕ＜Ｖｃ、−Ｖｃ＜Ｖｕ＜０の範囲で設定される。Ｖｃは抗電圧と呼ばれ、Ｐ＝０の時のＶ軸の値となる。
【００４５】
ΔＰａは、図２に示すように、選択セルと非選択セルの分極量の差、つまり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）である。図２に示すように、角型性が良好でＣｕの値が充分に小さい場合（傾きがほぼ水平に近い等の場合）、ΔＰａ≒２×Ｐｒとしてもよい。なお、Ｐｒとは、Ｖ＝０の時のＰ軸の値であり、誘電分極量と呼ばれる。
【００４６】
１本のビット線に接続される強誘電体キャパシタの数ｎは、レイアウト構成、冗長救済回路構成、ビット線に接続されるスイッチの容量、ビット線長等により決定されるが、この限りでない。上述した特許文献１では、ｎ＝４，８，１６を挙げているが、本実施形態では、強誘電キャパシタのヒステリシス特性の角型性の向上により、ｎは３２〜１２８と実用に耐えうる数とすることができる。これ以上接続数ｎが増えると、負荷容量が増大してメモリスピードが低下する。
【００４７】
ΔＶＢＬは、センスアンプの入力最小振幅またはセンスアンプの感度で定義される。この値は、ビット線容量値、ビット線抵抗値、隣接パターンや外乱からのノイズ等のマージンを加味することが望ましいが、この限りでない。ΔＶＢＬの値の一例として、マージンを考慮して１５０〜２００ｍＶを挙げることができる。
【００４８】
上記（１）式は、以下のようにして導かれる。まず、センスアンプＳＡｍが増幅可能な最小入力振幅（Ｖ）が、センスアンプＳＡｍに入力された時には、１本のビット線ＢＬｍ上での電荷量保存の法則により下記の式が成立する。
【００４９】
ΔＰａ＝（ｎ−１）×Ｃｕ×ΔＶＢＬ…（２）
ここで、右辺はセンスアンプの入力最小振幅を想定しているので、左辺のΔＰａが右辺の値以上であれば、選択セルと非選択セルの分極量の差が、センスアンプＳＡｍにてメモリ値０，１を判別できるのに充分であることを意味する。
【００５０】
よって、（２）式は下記の式（３）式に書き直すことができる。
【００５１】
ΔＰａ≧（ｎ−１）×Ｃｕ×ΔＶＢＬ…（３）
さらに、（３）式のＣｕを左辺に移動させ、かつ、図２のプラス電界及びマイナス電界の双方を考慮して左辺の絶対値をとると、（３）式は上述した（１）式に変形できる。
【００５２】
ここで、本実施形態では、Ｃｕの値が０．１〜１５（μＣ／ｃｍ２／Ｖ）とすることができる。好ましくは１≦Ｃｕ≦１０であり、さらに好ましくは２≦Ｃｕ≦６とすることができる。
【００５３】
値Ｃｕが小さければ、図２に示す非選択電圧（Ｖｕ，−Ｖｕ）の点におけるＰ−Ｖカーブの傾きが小さいほど、ヒステリシス特性の角型性が良好になることが分かり、上述した式（１）の左辺の値が大きくなって、式（１）が成立しやすくなる。ただし、本実施形態では、式（１）の左辺は値Ｃｕに対する値ΔＰａの比率であるから、値Ｐａがある範囲で大きい値であってもよく、例えば、ΔＰａの値が４０〜１２０（μＣ／ｃｍ２）とすることができる。好ましくは５０≦ΔＰａ≦１００、さらに好ましくは６０≦ΔＰａ≦８０とすることができる。
【００５４】
上記の値Ｃｕ、ΔＰａの値も考慮して、式（１）の左辺である｜ΔＰａ／Ｃｕ｜の値を１．６〜５０（Ｖ）とすることができる。好ましくは５≦｜ΔＰａ／Ｃｕ｜≦５０、さらに好ましくは１０≦｜ΔＰａ／Ｃｕ｜≦５０とすることができる。
【００５５】
ヒステリシス特性の角型性、下記の式（４）にて表わすこともできる。
【００５６】
つまり、図２に示すように、強誘電体メモリセルの抗電圧をＶｃとし、強誘電体メモリセルへの選択電圧（ただし前記抗電圧と同一極性）をＶｓとし、Ｖｓ−Ｖｃ＝ΔＶとしたとき、式（４）は以下の通りとなる。
【００５７】
ΔＶ≦Ｖｃ…（４）
図２のように角型性が優れたヒステリシス特性では、ΔＶ≦Ｖｃとなり、この特性は従来の強誘電体キャパシタでは見られない特性である。図２の角型性が維持される限り、｜Ｖｓ｜＞｜Ｖｃ｜となり、よって、｜Ｖｓ｜−｜Ｖｃ｜＞０が常に成立する。特に、強誘電体記憶装置をインプリント試験（詳細は後述する）した後でも、下記の式（５）を満たすことが、実用上極めて重要である。
【００５８】
｜Ｖｓ｜＞｜Ｖｃ｜…（５）
３．強誘電体記憶装置の設計方法
強誘電体記憶装置を設計するにあたって、従来試行錯誤であった各種パラメータの設定を、式（１）を参照することができる。式（１）の左辺のΔＰａ及びＣｕは強誘電体キャパシタ自体の特性である。これに対して、式（１）の右辺は強誘電体キャパシタ以外の設計事項であり、数ｎやセンスアンプの感度は、式（１）の左辺の値に基づいて式（１）を満足するように決定すればよい。
【００５９】
３．１センスアンプの最小入力振幅値ΔＶＢＬの設計方法
まず、選択電圧Ｖｓ＝１．８Ｖ（電源電圧）とし、非選択電圧Ｖｕ＝Ｖｓ／ｘ＋α＝１．８／３＋０．２＝０．８Ｖとする（ｘ＝３，α＝０．２の例）。
【００６０】
次に、用いられる強誘電体キャパシタの特性を測定して、式（１）の左辺の値｜ΔＰａ／Ｃｕ｜を算出する。測定結果から、Ｃｕ＝１０μＣ／ｃｍ２／Ｖであり、ΔＰａ＝５０μＣ／ｃｍ２であったとき、式（１）の左辺の値｜ΔＰａ／Ｃｕ｜＝５０／１０＝５．０Ｖとなる。
【００６１】
次に、式（１）の右辺のうちの（ｎ−１）を左辺に移動して、式（１）を下記の式（１−１）に変形する。
【００６２】
｜ΔＰａ／Ｃｕ｜／（ｎ−１）≧ΔＶＢＬ…（１−１）
この式（１−１）を、ｎ＝３２として計算すると、｜ΔＰａ／Ｃｕ｜／（ｎ−１）＝５／（３２−１）≒０．１６（Ｖ）≧ΔＶＢＬが得られる。よって、ΔＶＢＬ＝１５０ｍＶの感度を有するセンスアンプを用いればよい。
【００６３】
３．２ビット線への接続メモリセル数ｎの設計方法
まず、選択電圧Ｖｓ＝１．５Ｖ（電源電圧）とし、非選択電圧Ｖｕ＝Ｖｓ／ｘ＋α＝１．５／２＋０．１＝０．８５Ｖとする（ｘ＝２，α＝０．１の例）。
【００６４】
次に、用いられる強誘電体キャパシタの特性を測定して、式（１）の左辺の値｜ΔＰａ／Ｃｕ｜を算出する。測定結果から、Ｃｕ＝３μＣ／ｃｍ２／Ｖであり、ΔＰａ＝１００μＣ／ｃｍ２であったとき、式（１）の左辺の値｜ΔＰａ／Ｃｕ｜＝１００／３＝３３．３Ｖとなる。
【００６５】
次に、式（１）の右辺にｎのみが残るようにして、式（１）を下記の式（１−２）に変形する。
【００６６】
｜ΔＰａ／Ｃｕ｜／ΔＶＢＬ＋１≧ｎ…（１−２）
この式（２−１）を、ΔＶＢＬ＝０．２Ｖとして計算すると、｜ΔＰａ／Ｃｕ｜／ΔＶＢＬ＋１＝３３．３／０．２＋１≒１６７．５≧ｎが得られる。メモリセル接続数ｎは、２進法を用いて選択する関係上２のべき乗の数が用いられることから、ｎ＝１２８に決定される。
【００６７】
４．強誘電体記憶装置
図４（Ａ）及び図４（Ｂ）は、本実施の形態における、単純マトリクス型の強誘電体記憶装置の構成を示した図である。図４（Ａ）はその平面図、図４（Ｂ）は図４（Ａ）のＡ−Ａ線に沿った断面図である。図４（Ａ）において、符号３０１乃至３０３は基板３０８上に所定の数配列されたワード線であり、符号３０４乃至３０６は所定の数配列されたビット線である。ワード線３０１乃至３０６とビット線３０４乃至３０６との間に、本実施形態の強誘電体膜３０７が挿入され、ワード線とビット線の交差領域に強誘電体キャパシタが形成される。
【００６８】
この単純マトリクスにより構成されるメモリセルを配列した強誘電体記憶装置において、ワード線とビット線の交差領域に形成される強誘電体キャパシタヘの書き込みと読み出しは、図示しない周辺の駆動回路や読み出し用の増幅回路等(これらを「周辺回路」と称す)により行う。この周辺回路は、メモリセルアレイと別の基板上にＭＯＳトランジスタにより形成して、ワード線及びビット線に接続するようにしてもよいし、あるいは基板３０８に単結晶シリコン基板を用いることにより、周辺回路をメモリセルアレイと同一基板上に集積化することも可能である。
【００６９】
図５は、本実施の形態における、メモリセルアレイが周辺回路と共に同一基板上に集積化されている強誘電体メモリ装置の一例を示す断面図である。同図において、単結晶シリコン基板４０１上にＭＯＳトランジスタ４０２が形成され、このトランジスタ形成領域が周辺回路部となる。ＭＯＳトランジスタ４０２は、単結晶シリコン基板４０１、ソース・ドレイン領域４０５、ゲート絶縁膜４０３、ゲート電極４０４により構成される。４０６は素子分離用酸化膜、４０７は第１の層間絶縁膜、４０８は第１の配線層である。４０９は第２の層間絶縁膜、４１０は強誘電体キャパシタの下部電極(第１電極または第２電極)であり、これがワード線またはビット線となる。４１１は強誘電体膜であり、４１２は強誘電体膜の上に形成された上部電極(第２電極または第１電極)であり、これがビット線またはワード線となる。下部電極４１０と、強誘電体相と常誘電体相とを含む強誘電体膜４１１と、上部電極４１２とにより、メモリセルアレイが構成される。４１３は第３の層間絶縁膜であり、４１４は第２の配線層である。第２の配線層４１４により、メモリセルアレイと周辺回路部が接続される。４１５は保護膜である。以上の構成の強誘電体メモリ装置では、メモリセルアレイと周辺回路部は同一基板上に集積することができる。なお、図５の場合、周辺回路部上にメモリセルアレイが形成されている構成であるが、もちろん、周辺回路部上にメモリセルアレイが配置されず、メモリセルアレイは周辺回路部と平面的に接しているような構成としてもよい。
【００７０】
本実施の形態で用いられる強誘電体キャパシタは、ヒステリシスの角形性が非常に良く、安定なディスターブ特性を有する。さらに、この強誘電体キャパシタは、プロセス温度の低温化により周辺回路等や他の素子へのダメージが少なく、またプロセスダメージ(特に水素の還元)が少ないので、ダメージによるヒステリシスの劣化を抑えることができる。したがって、かかる強誘電体キャパシタを用いることで、単純マトリクス型強誘電体記憶装置の駆動が可能になる。
【００７１】
また図６には、従来の１Ｔ１Ｃ型強誘電体メモリの構造図を示した。
【００７２】
図６のように、キャパシタ絶縁膜に本発明の強誘電体を用い(１Ｃ)、スイッチ用のトランジスタ素子(１Ｔ)からなるＤＲＡＭに良く似た構造のメモリ素子である。本方式は書き込み及び読み出しが１００ｎｓ以下と高速で行うことが出来、かつ書き込んだデータは不揮発であるため、ＳＲＡＭの置き換え等に有望と考えられている。
【００７３】
５．強誘電体記憶装置の検査方法
図７に、本実施形態に係る強誘電体記憶装置の検査方法を示す。なお、一般に、半導体装置の検査としては、ウエハ状態におけるプローブ検査と、ダイシング、パッケージ後の最終選別検査とがある。以下に説明する検査方法は、プローブ検査及び最終選別検査の双方にて実施可能である。
【００７４】
図７において、先ず、上述した設計によって得られた値ｎ，ΔＶＢＬを測定装置に設定入力する（ステップ１）。なお、ステップ１は同一ロットに対して一回だけ行えば良い。次に、初期検査として、強誘電体記憶装置の外部パッドに接触子をコンタクトして、オープン・ショート検査を実施する（ステップ２）。ステップ２にて不良が発見されれば、不良カテゴリが発生していることと判断し（ステップ７）、その強誘電体記憶装置についての検査が終了され（ステップ８）、次の強誘電体記憶装置の検査に移行する。
【００７５】
ステップ２にて不良が発見されなかった場合には、強誘電体記憶装置の強誘電体キャパシタ固有のヒステリシス特性を測定して、ΔＰａ及びＣｕを測定する。図８は、測定対象の強誘電体キャパシタのＣ−Ｖ特性の一例である。非選択電圧Ｖｕ＝０．８Ｖであれば、Ｃｕ＝１５μＣ／ｃｍ２／Ｖが得られる。このように、値Ｃｕは、ヒステリシス特性から計算で導出せずに、Ｃ−Ｖカーブの測定から導出すれば、時間短縮となる。ΔＰａは、上述した通り、ビット線ＢＬｍに接続されたｎ個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Ｖｓを印加した時の関数ｆ（Ｖｓ）と、他の非選択メモリセルに非選択電圧Ｖｕを印加した時の関数ｆ（Ｖｕ）との差、つまり、ΔＰａ＝ｆ（Ｖｓ）−ｆ（Ｖｕ）より得られる。なお、Ｃｕが充分に小さい場合には、上述した通りΔＰａ≒２Ｐｒとしても良い。ステップ３は、強誘電体記憶装置の少なくとも一つの強誘電体キャパシタについて実施される。
【００７６】
次に、ステップ１，３より得られた値ｎ，ΔＶＢＬ，ΔＰａ及びＣｕを、上述した式（１）に代入して、式（１）の不等式が成立するか否かを判定する（ステップ４）。式（１）が成立しなければ、不良カテゴリが発生していることと判断し（ステップ７）、その強誘電体記憶装置についての検査が終了される（ステップ８）。
【００７７】
ステップ４にて式（１）が成立した場合、各種試験（後期試験とも称する）が実施される（ステップ５）。この各種試験とは、記憶装置に対して一般に行われているＤＣ試験、ファンクション試験、特殊試験及びＡＣ試験などである。ＤＣ試験によって、スタンバイ、リーク等の電流試験が実施され、ファンクション試験によって比較的低速にて論理動作が確認される。特殊試験では、過去の不良事例のフィードバックにより追加された項目に関する試験であり、スピード試験以外の試験が実施される。ＡＣ試験では、所有のアクセススピードでの論理動作が確認される。ステップ５の検査が全て正常と判断された場合にのみ、良品と判定され（ステップ６）、その強誘電体記憶装置についての検査が終了する。
【００７８】
ここで、ステップ５の各種試験には、従来より長時間を要していた。例えば特殊試験は、過去に発生した不良に基づいて多項目について実施されるため試験時間が長い。また、ＤＣ試験、ＡＣ試験も、数種類のテストパターンを使用するので長時間化している。本実施形態では、少なくとも初期試験（ステップ２）の後であって、かつ、各種試験（ステップ５）の前にステップ４の検査を実施することで、機能的に不良な測定対象を、長時間を要する各種試験の前に除外することが可能となる。よって、機能的に不良な測定対象について各種試験を実施する従来例と比較すれば、検査時間の総時間が短縮されて、トータルコストが低減される。
【００７９】
図９は、強誘電体記憶装置に特有の検査方法を示している。図９のステップ１のインプリント試験には、大別してスタティックインプリント試験と、ダイナミックインプリント試験とがある。通常は、どちらか一方について実施される。スタティックインプリント試験とは、選択電圧Ｖｓを１回だけ印加して、強誘電体キャパシタにデータを書き込み、その後、高温例えば１５０℃程度で長時間例えば４０〜１５０時間放置し、その後データを読み出す試験である。ダイナミックインプリント試験とは、上述の高温雰囲気にて例えば正の選択電圧Ｖｓを多数回例えば１０９〜１０１０回連続して印加して、その都度データを書き込み、最後にデータを読み出す試験である。
【００８０】
いずれも、所定の耐用回数に耐えるか否かの信頼性試験である。上述のインプリント試験の結果、ヒステリシス特性がインプリントされて初期の機能を達成されない場合には、不良と判定される。本実施形態では、その判定項目（ステップ２）として、｜ΔＰａ／Ｃｕ｜≧（ｎ−１）×ΔＶＢＬ  （上述した式（４）である））の不等式を満足するか否かを実施している。インプリントの結果、図２の角型性が維持される限り、｜Ｖｓ｜＞｜Ｖｃ｜（上述した式（５）である）が常に維持される。よって、インプリント試験後のステップ２の判定項目として、式（５）を満足するか否かを実施しても良い。このステップ２での判定結果にしたがって、良品、不良品に選別される（ステップ４，５）。
【００８１】
６．ＰＺＴ正方晶強誘電体薄膜
次に、従来のＰＺＴ強誘電体の課題と本実施形態の有効性について述べる。ＰＺＴ正方晶は、本来、メモリ用途に適した角型性を有しているが、信頼性に乏しく実用化されていない。
【００８２】
まず、結晶化後のＰＺＴ正方晶薄膜は、Ｔｉ含有率が高ければ高いほど、リーク電流密度が高くなる傾向がある。加えて、＋あるいは−方向のどちらか一方に一回だけデータを書き込んで、例えば１００℃に加熱保持した後、データを読み出す、いわゆるスタティックインプリント試験を行うと、２４時間後には、殆ど書き込んだデータが残っていない。これらは、イオン性結晶であるＰＺＴ及びＰＺＴの構成元素であるＰｂとＴｉ自身の抱える本質的なものであり、このことが構成元素の大部分がＰｂ及びＴｉからなるＰＺＴ正方晶薄膜の抱える最大の課題となっている。
【００８３】
それは、ＰＺＴペロブスカイトがイオン性結晶であることが大きく、ＰＺＴが抱える本質的なものであると考えられる。
【００８４】
図１０は、ＰＺＴの各構成元素の結合にまつわる主なエネルギーの一覧である。ＰＺＴは結晶化後に酸素空孔を多く含むことが知られている。すなわち、図１０より、Ｐｂ−ＯはＰＺＴ構成元素中、結合エネルギーが最も小さく、焼成加熱時や、分極反転時に簡単に切れることが予想される。すなわち、Ｐｂが抜けると電荷中性の原理よりＯが抜けることは当然である。
【００８５】
次に、インプリント試験等加熱保持時には、ＰＺＴの各構成元素は振動し衝突を繰り返していることになるが、ＰＺＴ構成元素中でＴｉは最も軽く、高温保持時の振動衝突により抜け易いことは明白である。したがって、Ｔｉが抜けると電荷中性の原理よりＯが抜けることは当然である。またＰｂ：＋２、Ｔｉ:＋４の最大価数で結合に寄与しているため、Ｏが抜ける以外に電荷中性が成り立たないのである。すなわち、ＰＺＴはＰｂ及びＴｉといった陽イオン１つに対しＯという陰イオンが２つ抜けやすく、いわゆるショットキー欠陥を容易に形成する。
【００８６】
図１１に示すように、ペロブスカイト結晶では陽イオンの隣は酸素イオンが来るため、陽イオン欠陥は、あまりリーク電流増大の原因にはなりにくい。しかしながら、酸素イオンはＰＺＴ結晶全体に直列で繋がっており、酸素欠損が増えると、リーク電流もそれに従って増大してしまうのである。
【００８７】
加えて、ＰｂやＴｉ抜け、それに伴うＯ抜けは、いわゆる格子欠陥であり、このことは図１２に示した、空間電荷分極の原因となり、この結果、強誘電体の分極による電界に格子欠陥による反電界が生じてしまい、いわゆるバイアス電位が掛かった状態となり、この結果、ヒステリシスがシフトあるいは減極してしまう。加えてこの現象は、温度が高くなるほど速やかに生じてしまう。
【００８８】
以上はＰＺＴの抱える本質的な問題であり、純粋なＰＺＴでは解決困難であるため、正方晶のＰＺＴを用いたメモリ素子は実現していない。ここで我々は、本実施形態のＰＺＴＮ薄膜を用い、あるいは実施例１，２等で後述する通り従来のＰＺＴを改善することで、上記課題を解決した。
【００８９】
ＰＺＴＮ薄膜ではＴｉサイトへのＮｂドーピングを行った。ＮｂはＴｉとサイズ（イオン半径が近く、原始半径にいたっては同一である。）がほぼ同じで、重さが２倍あり、衝突時に抜けにくい。また原子価は、＋５価で安定であり、たとえＰｂが抜けても、Ｎｂ５＋がＰｂ抜けの価数を補ってくれる。加えて結晶化時に、Ｐｂ抜けが発生したとしても、大きなＯが抜けるより、小さなＮｂが入る方が容易であることは、明白である。
【００９０】
また、Ｎｂは＋４価も存在するため、Ｔｉ４＋の代わりは十分に行うことが可能である。更に、実際にはＮｂは共有結合性が非常に強く、Ｐｂも抜け難くなっていると考えられる（Ｈ．Ｍｉｙａｚａｗａ，Ｅ．Ｎａｔｏｒｉ，Ｓ．Ｍｉｙａｓｈｉｔａ；Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３９（２０００）５６７９）。
【００９１】
これまでも、ＰＺＴへのＮｂドーピングは、主にＺｒリッチの稜面体晶領域で行われてきたが、その量は、０．２〜０．０２５ｍｏｌ％（Ｊ．Ａｍ．Ｃｅｒａｍ．Ｓｏｃ，８４（２００１）９０２；Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔ，８３（１９９９）１３４７）程度と、極僅かなものである。このことは、後述する実施例で詳細は述べるが、Ｎｂを１０モル％添加することで結晶化温度が８００℃以上に上昇してしまうためである。
【００９２】
しかしながら、本実施形態では更にＰｂＳｉＯ３シリケートを１〜５モル％添加することで、ＰＺＴＮやＰＺＮの結晶化温度が急激に下がることを見出した。ＰＺＴＮ薄膜を形成する実施形態は、Ｎｂ添加とＰｂＳｉＯ３シリケートとを同時に添加することで成り立つ画期的な技術である。
【００９３】
Ｎｂに代えてＷ、Ｖでも同等の効果を有する。また、同様の考え方で、Ｐｂ抜けを防止するために、＋３価以上の元素でＰｂを置換することも考えられ、これらの候補として、Ｌａを始めとするランタノイド系が挙げられる。加えて、結晶化を促進する添加剤として、シリケート（Ｓｉ）ではなくゲルマネート（Ｇｅ）、あるいはシリケート及びゲルマネートを添加剤として用いてもよい。
【００９４】
以下に、本発明にて好適に用いられる強誘電体薄膜の詳細な実施例を記す。
【実施例１】
【００９５】
本実施例ではＰｂＺｒ０．３５Ｔｉ０．６５Ｏ３（ＰＺＴ）強誘電体薄膜を作製した。
【００９６】
従来の方法では、２０％程度Ｐｂを過剰に含む、溶液を用いるが、これは、揮発Ｐｂの抑制及び結晶化温度低減のためである。しかしながら、出来た薄膜で過剰Ｐｂが、どのようになっているかは不明であり、本来ならば最小限のＰｂ過剰量で抑えるべきである。
【００９７】
本実施例では、化学量論組成に対して過剰Ｐｂが２％である１０重量％濃度のＰｂＺｒ０．３５Ｔｉ０．６５Ｏ３（ＰＺＴ）形成用ゾルゲル−ＭＯＤ溶液混合溶液１と、同じく化学量論組成に対して過剰Ｐｂが２％である１０重量％濃度のＰｂＺｒ０．３５Ｔｉ０．６５Ｏ３（ＰＺＴ）形成用ゾルゲル−ＭＯＤ溶液混合溶液２とを用いた。
【００９８】
ＰＺＴ形成用ゾルゲル−ＭＯＤ溶液混合溶液１は、1-メトキシ-2-プロパノール（ＣＨ３ＯＣＨ２ＣＨＯＨＣＨ３）を溶媒とし、2-エチルヘキサン酸鉛（Ｐｂ（ＯＣＯ（ＣＨ（Ｃ２Ｈ５）Ｃ４Ｈ９）２）、2-エチルヘキサン酸ジルコニウム（Ｚｒ（ＯＣＯ（ＣＨ（Ｃ２Ｈ５）Ｃ４Ｈ９）４）及び2-エチルヘキサン酸チタン（Ｔｉ（ＯＣＯ（ＣＨ（Ｃ２Ｈ５）Ｃ４Ｈ９）４）を溶質に用いたＰｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）薄膜形成用ＭＯＤ溶液と、ジブトンキシ鉛（Ｐｂ（ＯＣ４Ｈ９）２）、テトラブトキシジルコニウム（Ｚｒ（ＯＣ４Ｈ９）４）及びテトラブトキシチタン（Ｔｉ（ＯＣ４Ｈ９）４）の各金属アルコキシドを溶質に用いたＰＺＴ薄膜形成用ゾルゲル溶液とを、各１ｍｏｌ混合して得た。
【００９９】
ＰＺＴ形成用ゾルゲル−ＭＯＤ溶液混合溶液２は、酢酸ブチル（ＣＨ３ＯＣＯＣ４Ｈ９）を溶媒とし、酸化鉛（ＰｂＯ）、酸化ジルコニウム（ＺｒＯ２）及び酸化チタン（ＴｉＯ２）を溶質に用いたＰＺＴ薄膜形成用ＭＯＤ溶液と、2-メトキシエタノール（ＣＨ３０ＣＨ２ＣＨ２ＯＨ）を溶媒とし、酢酸鉛（Ｐｂ（ＯＣＯＣＨ３）２）、テトラブトキシジルコニウム（Ｚｒ（ＯＣ４Ｈ９）４）及びテトラブトキシチタン（Ｔｉ（ＯＣ４Ｈ９）４）を溶質に用いたＰＺＴ薄膜形成用ゾルゲル溶液とを、各１ｍｏｌ混合して得た。
【０１００】
次に、Ｐｔ電極被覆基板上に、０．１重量％濃度のＰｂＯ形成用ゾルゲル溶液をスピンコート法を用いて、４０００ｒｐｍで２０秒間塗布した後、５ａｔｍに加圧されたＡｒ雰囲気で２００℃、２時間保持し、Ｐｔ電極の最表面にＰｂＰｔ３合金を形成した。
【０１０１】
最表面にＰｂＰｔ３合金が形成されたＰｔ電極被覆基板上に、上述のＰＺＴ形成用ゾルゲル−ＭＯＤ混合溶液１及び２を使用して、スピンコート法により、下記強誘電体膜形成条件に基づいて、ＰＺＴ１及びＰＺＴ２のアモルファス薄膜をそれぞれ形成した。
【０１０２】
強誘電体薄膜形成条件
ステップ１：スピンコート（５００ｒｐｍ  ５ｓｅｃ→３０００ｒｐｍ  ３０ｓｅｃ）
ステップ２：乾燥（１５０℃  ２min  inａｉｒ）
ステップ３：仮焼成（２５０℃  ５min  ｉｎ  ａｉｒ）
ステップ４：ステップ１〜３を３回繰り返した後にＰＺＴアモルファス薄膜を形成した。
【０１０３】
上記ＰＺＴ１及びＰＺＴ２のアモルファス薄膜を、それぞれ１％のＯ２を含むＮ２混合ガスを８気圧に保持したまま、室温から昇温温度を１００℃／秒とし、焼成温度５００℃で１０分間の結晶化を行った。結晶化後のＰＺＴ１，２の膜厚は、それぞれ１５０ｎｍであった。
【０１０４】
加えて、ＰＺＴ１及びＰＺＴ２薄膜表面に、０．１重量％濃度のＰｂＯ形成用ゾルゲル溶液をスピンコート法を用いて、４０００ｒｐｍで２０秒間塗布し、大気中で１５０℃、２分間保持した後、Ｐｔ上部電極（膜厚：１００ｎｍ、直径：３００μｍ）を形成した。更に、５ａｔｍに加圧されたＡｒ雰囲気中で２００℃、２時間保持し、上部Ｐｔ電極の最下面にＰｔＰｂ３合金を形成すると同時にＰＺＴ薄膜１及び２と上部Ｐｔ電極との間に良好な界面を形成した。
【０１０５】
次に、それぞれ１％のＯ２を含むＮ２混合ガスを８気圧に保持したまま、室温から昇温速度を１００℃／秒とし、焼成温度６５０℃で１０分間のポストアニールを行い、ＰＺＴ１及びＰＺＴ２キャパシタを作製し、強誘電特性評価を行った。
【０１０６】
比較のために、１％のＯ２を含むＮ２混合ガスを大気圧（１気圧）に保持したまま、室温から昇温速度を１００℃／秒とし、焼成温度６５０℃で１０分間のポストアニールを行い、ＰＺＴ１’及びＰＺＴ２’キャパシタを作製し、強誘電特性評価を行った。
【０１０７】
Ｄ−Ｅヒステリシス特性を評価したところ、図１３及び図１４に示すように、ＰＺＴ１及びＰＺＴ２共に、選択電圧Ｖｓ＝１．５Ｖという低い電圧で良好な角型を示し、印加電圧０ｖのときの分極値はそれぞれ、ＰＺＴ１及びＰＺＴ２共にＰｒ＝４５μＣ／ｃｍ２を示した。この実施例１の強誘電体材料を用いた強誘電体記憶装置は、上述の式（１）（４）（５）を満たした。
【０１０８】
このことは、ゾルゲル及びＭＯＤ溶液の溶質や溶媒に関係なく、ゾルゲル及びＭＯＤの混合溶液を用いるという本実施形態の有効性を証明している。
【０１０９】
比較例であるＰＺＴ１’及びＰＺＴ２’は、図１５及び図１６に示すように選択電圧Ｖｓ＝１．５Ｖではほとんど強誘電性を示さず、角型性も劣っていた。比較例の強誘電体材料を用いた旧誘電体記憶装置では、上述の式（１）（４）（５）を満たさなかった。
【０１１０】
ここで、ＰＺＴ結晶は化学量論組成で形成されるため、化学量論組成及びそれにほぼ近い組成の溶液を使用して、ＰＺＴ薄膜を形成することが、良好な誘電特性を得るために必要であることを意味する。しかし、Ｐｂは蒸気圧が高く、低温で揮発するため、化学量論組成及びそれにほぼ近い組成のＰＺＴ形成用溶液を使用する場合は、Ｐｂの蒸気圧を制御して、Ｐｂ成分の揮発を抑制することが重要である。実施例１では、比較例であるＰＺＴ１’及びＰＺＴ２’キャパシタを作製した時には、１％のＯ２を含むＮ２混合ガスを大気圧（１気圧）に保持したが、これに代えて、ＰＺＴ１及びＰＺＴ２キャパシタは８気圧等の高圧に設定することで、Ｐｂ成分の揮発を抑制することができた。
【実施例２】
【０１１１】
本実施例ではＰｂＺｒ０．４Ｔｉ０．６Ｏ３（ＰＺＴ）強誘電体薄膜を作製した。
【０１１２】
過剰Ｐｂが０、５、１０、１５、２０％である１０重量％濃度のＰｂＺｒ０．４Ｔｉ０．６Ｏ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)を用い、更に１０重量％濃度のＰｂＳｉＯ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)を、それぞれ１モル％添加して、図１７のフローを用いて２００ｎｍのＰｂＺｒ０．４Ｔｉ０．６Ｏ３薄膜を形成した。この時の表面モフォロジーを図１８（Ａ）〜（Ｅ）に、ＸＲＤパターンを図１９（Ａ）〜（Ｅ）に示す。
【０１１３】
従来は２０％程度過剰なＰｂが必要であったが、５％過剰のＰｂで十分に結晶化が進行していることが示された。このことは、わずか１モル％ＰｂＳｉＯ３触媒が、ＰＺＴの結晶化温度を下げたために、過剰Ｐｂは殆どいらないことを示している。以降、ＰＺＴ、ＰｂＴｉＯ３、及びＰｂＺｒＴｉＯ３形成用溶液としては、全て５％Ｐｂ過剰溶液を用いている。
【０１１４】
次に、１０重量％濃度のＰｂＺｒＯ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)及び１０重量％濃度のＰｂＴｉＯ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)を４：６の割合で混合した溶液に１０重量％濃度のＰｂＳｉＯ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)を、１モル％添加した混合溶液を用いて図２０のフローにしたがって、２００ｎｍ−ＰｂＺｒ０．４Ｔｉ０．６Ｏ３強誘電体薄膜を作製した。この時の、ヒステリシス特性は、図２１（Ａ）（Ｂ）に示すように、角型性の良好なものであった。しかしながら、同時にリーキーであることがわかった。この実施例２の強誘電体材料を用いた強誘電体記憶装置も、上述の式（１）（４）（５）を満たした。
【０１１５】
また、比較のために、従来の方法で、前述の図１７のフローを用いて、１０重量％濃度のＰｂＺｒ０．４Ｔｉ０．６Ｏ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)に１０重量％濃度のＰｂＳｉＯ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)を、１モル％添加した混合溶液を用いて、２００ｎｍ−ＰｂＺｒ０．４Ｔｉ０．６Ｏ３強誘電体薄膜を作製した。この時、ヒステリシス特性は、図２２に示すように、あまり良好なヒステリシスはえられなかった。
【０１１６】
そこで、それぞれの薄膜を用いて脱ガス分析を行ったところ、図２３（Ａ）（Ｂ）のようであった。ＰＺＴゾルゲル溶液で作製した従来の薄膜は、室温から１０００℃までの温度上昇に対して、常にＨやＣに纏わる脱ガスが確認された。
【０１１７】
一方、本実施例２の１０重量％濃度のＰｂＺｒＯ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)及び１０重量％濃度のＰｂＴｉＯ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)を４：６の割合で混合した溶液を用いた場合は、分解するまで殆ど脱ガスが見られないことが判った。
【０１１８】
このことは、１０重量％濃度のＰｂＺｒＯ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)及び１０重量％濃度のＰｂＴｉＯ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)を４：６の割合で混合した溶液を用いることで、初めに混合溶液中の１０重量％濃度のＰｂＴｉＯ３形成用ゾルゲル溶液(溶媒:ｎ−ブタノール)によりＰｔ上でＰｂＴｉＯ３が結晶化し、これが結晶初期核となり、またＰｔとＰＺＴとの格子ミスマッチを解消し、ＰＺＴが容易に結晶化したものと思われた。かつ、混合溶液を用いることで、ＰｂＴｉＯ３とＰＺＴが良好な界面で連続して形成され、良好なヒステリシスの角型性へと繋がったものと考えられる。
【０１１９】
以降実施例では、ＰｂＺｒＯ３とＰｂＴｉＯ３の混合溶液を用いた。
【実施例３】
【０１２０】
ここでは、本実施例によるＰＺＴＮと従来のＰＺＴとを比較する。成膜フローは全て、前述の図２０を用いた。
【０１２１】
Ｐｂ：Ｚｒ：Ｔｉ：Ｎｂ＝１：０．２：０．６：０．２、１：０．２：０．７：０．１、及び１：０．３：０．６５：０．５とした。すなわちＮｂ添加量を全体の５〜２０モル％とした。ここにＰｂＳｉＯ３を０〜１％添加した。
【０１２２】
この時の結晶性は図２４（Ａ）〜（Ｃ）及び図２５（Ａ）〜（Ｃ）に示すようであった。０％の場合、結晶化を８００℃まであげても、常誘電体パイロクロアのみが得られた。０．５％の場合、ＰＺＴとパイロクロアの混在であった。１％の場合、ＰＺＴ（１１１）単一配向膜が得られた。また結晶性もこれまで得られたことがないほど良好なものであった。
【０１２３】
次にＰｂＳｉＯ３の１％添加ＰＺＴＮ薄膜に対して、膜厚を１２０〜２００ｎｍとしたところ、図２６（Ａ）〜（Ｃ）及び図２７（Ａ）〜（Ｃ）のように、それぞれ膜厚に比例した結晶性を示した。また、図２８（Ａ）〜（Ｃ）及びその拡大図である図２９（Ａ）〜（Ｃ）に示すように、全て角型良好なヒステリシス特性が得られた。また、リーク特性も図３０（Ａ）（Ｂ）に示すように、膜組成、膜厚によらず、２Ｖ印加時（飽和時）で５ラ１０−８〜７ラ１０−９Ａ／ｃｍ２と非常に良好であった。
【０１２４】
次に、ＰｂＺｒ０．２Ｔｉ０．８Ｎｂ０．２薄膜の疲労特性、スタティックインプリントを測定したところ、図３１（Ａ）（Ｂ）に示すように、非常に良好であった。特に疲労特性は、上下電極にＰｔを用いているにもかかわらず、非常に良好であった。
【０１２５】
更には、図３２に示すように、本実施例のＰＺＴＮキャパシタ上にオゾンＴＥＯＳによるＳｉＯ２塗布を試みた。従来ＰＺＴはオゾンＴＥＯＳによるＳｉＯ２塗布を行うと、ＴＥＯＳから発生する水素が上部Ｐｔを通してＰＺＴを還元し、全くヒステリシスを示さなくなるほど、ＰＺＴ結晶が壊れてしまうことが知られている。
【０１２６】
しかしながら本実施例によるＰＺＴＮ薄膜は、図３３に示すように、ほとんど劣化せず、良好なヒステリシスを保持していた。本実施例によるＰＺＴＮ薄膜は耐還元性にも強いことが分かった。また、本実施例による正方晶ＰＺＴＮ薄膜ではＮｂが４０モル％を超えない場合、Ｎｂの添加量に応じて、良好なヒステリシスが得られた。
【０１２７】
このように、本実施例３の強誘電体材料もまた良好な角型性のヒステリシス特性を示し、それを用いた強誘電体記憶装置は、上述の式（１）（４）（５）を満たした。
【０１２８】
次に従来のＰＺＴ薄膜の評価を行った。従来ＰＺＴとしては、それぞれＰｂ：Ｚｒ：Ｔｉ＝１：０．２：０．８、１：０．３：０．７、及び１：０．６：０．４とした。
【０１２９】
リーク特性は、図３４に示すように、Ｔｉ含有量が増加するほどリーク特性は劣化してしまい、Ｔｉ：８０％の場合、２Ｖ印加時に、１０−５Ａ／ｃｍ２となり、メモリ応用に適していないことが分かった。
【０１３０】
同様に疲労特性も図３５に示すように、Ｔｉ含有量が増加するほど疲労特性は劣化した。
またインプリント後には、図３６に示すように、殆どデータが読み出せないことが分かった。
【０１３１】
以上の実施例から分かるように、本実施例によるＰＺＴＮ薄膜は、従来、ＰＺＴの本質が原因と考えられるリーク電流増大並びにインプリント特性劣化という問題を解決したばかりか、これまで、上記理由から使われてこなかった、正方晶ＰＺＴをメモリの種類、構造によらずにメモリ用途に用いることが可能となった。加えて、同じ理由から正方晶ＰＺＴが使われなかった、圧電素子用途にも本材料は適用可能であると考えられる。
【実施例４】
【０１３２】
本実施例によるＰＺＴＮ薄膜において、Ｎｂ添加量を０、５、１０、２０、３０、４０モル％と変化させて強誘電特性を比較した。全ての試料においてＰｂＳｉＯ３シリケートを５モル％添加している。また、薄膜形成のための原料となる強誘電体薄膜形成用ゾルゲル溶液には、コハク酸メチルを添加してｐＨを６とした。成膜フローは全て、前述の図２０を用いている。
【０１３３】
図３７（Ａ）（Ｂ）〜図３９（Ａ）（Ｂ）に、この時得られたヒステリシス特性を示す。
【０１３４】
図３７（Ａ）に示すように、Ｎｂ添加量が０の場合、リーキーなヒステリシスが得られたが、図３７（Ｂ）に示すように、Ｎｂ添加量が５モル％となると、絶縁性の高い良好なヒステリシス特性が得られた。
【０１３５】
また、図３８（Ａ）に示すように、強誘電特性は、Ｎｂ添加量が１０モル％までは、殆ど変化が見られなかった。Ｎｂ添加量が０の場合も、リーキーではあるが、強誘電特性には変化が見られていない。また、図３８（Ｂ）に示すように、Ｎｂ添加量が２０モル％の場合は、非常に角型性の良いヒステリシス特性が得られた。
【０１３６】
このように、本実施例４の強誘電体材料もまた良好な角型性のヒステリシス特性を示し、それを用いた強誘電体記憶装置は、上述の式（１）（４）（５）を満たした。
【０１３７】
しかしながら、図３９（Ａ）及び図３９（Ｂ）に示すように、Ｎｂ添加量が２０モル％を超えると、ヒステリシス特性が大きく変化し、劣化していくことが確認された。
【０１３８】
そこで、Ｘ線回折パターンを比較したところ図４０のようであった。Ｎｂ添加量が５モル％（Ｚｒ／Ｔｉ／Ｎｂ＝２０／７５／５）の場合、（１１１）ピーク位置は、従来からあるＮｂが添加されていないＰＺＴ膜の時と変わらないが、Ｎｂ添加量が２０モル％（Ｚｒ／Ｔｉ／Ｎｂ＝２０／６０／２０）、４０モル％（Ｚｒ／Ｔｉ／Ｎｂ＝２０／４０／４０）と増加するに従って、（１１１）ピークは低角側にシフトした。すなわち、ＰＺＴの組成はＴｉリッチで正方晶領域であるにもかかわらず、実際の結晶は、稜面体晶となっていることが分かる。また結晶系が変化するに従って、強誘電体特性が変化していることが分かる。
【０１３９】
加えて、Ｎｂを４５モル％添加したところ、ヒステリシスは開かず、強誘電特性を確認できなかった（図示省略）。
【０１４０】
また、本実施例によるＰＺＴＮ薄膜は、非常に絶縁性が高いことは既に述べたが、ここでＰＺＴＮが絶縁体であるための条件を求めてみたところ、図４１のようであった。
【０１４１】
すなわち、本実施例によるＰＺＴＮ薄膜は、非常に絶縁性が高く、このことはＰｂの欠損量の２倍に相当する組成比で、ＴｉサイトにＮｂが添加されていることとなる。また、ペロブスカイト結晶は図４２に示されるＷＯ３の結晶構造からも分かるように、Ａサイトイオンが１００％欠損していても成り立ち、かつＷＯ３は結晶系が変化し易いことが知られている。
【０１４２】
従って、ＰＺＴＮの場合は、Ｎｂを添加することで、Ｐｂ欠損量を積極的に制御して、かつ結晶系を制御していることとなる。
【０１４３】
このことは、本実施例のＰＺＴＮ薄膜が、圧電素子への応用にも非常に有効であることを示している。一般的に、ＰＺＴを圧電素子に応用する場合、Ｚｒリッチ組成の稜面体晶領域を用いる。このとき、ＺｒリッチなＰＺＴはソフト系ＰＺＴと呼ばれる。このことは文字通り、結晶が軟らかいことを意味している。例えば、インクジェットプリンターのインク吐き出しノズルにも、ソフト系ＰＺＴが使われているが、あまりにもソフトであるため、あまり粘度の高いインクでは、インクの圧力に負けて押し出すことが出来ない。
【０１４４】
一方で、Ｔｉリッチな正方晶ＰＺＴはハード系ＰＺＴと呼ばれ、固くて脆いことを意味している。しかしながら、本実施例のＰＺＴＮ薄膜ではハード系でありながら、人工的に結晶系を稜面体晶に変化させることが出来る。その上、結晶系をＮｂの添加量によって任意に変化させることが可能で、かつＴｉリッチなＰＺＴ系強誘電体薄膜は比誘電率が小さいため、素子を低電圧で駆動することも可能となる。
【０１４５】
このことにより、これまで用いられることのなかった、ハード系ＰＺＴを例えば、インクジェットプリンターのインク吐き出しノズルに用いることが可能となる。加えて、ＮｂはＰＺＴに軟らかさをもたらすため、適度に硬いが、脆くないＰＺＴを提供することが可能となる。
【０１４６】
最後に、これまで述べたように、本実施例ではＮｂ添加するだけでなく、Ｎｂ添加と同時に、シリケートを添加することで、結晶化温度をも低減することが出来る。
【０１４７】
以上に、本発明に好適な実施の形態について述べてきたが、本発明は、上述したものに限られず、発明の要旨の範囲内において種々の変形態様により実施することができる。
【０１４８】
例えば、強誘電体キャパシタを構成する強誘電体薄膜のキューリー温度をＴｃとした時、Ｔｃ≧３００℃を満たすことが好ましい。キューリー温度に達すると材料は常誘電体となるが、そのキューリー温度に達する前の温度から強誘電体の性質に変化が見られる。強誘電体記憶装置の補償温度は１２５℃であるが、この補償温度にて強誘電体の品質が変化しないためには、キューリー温度が３００℃以上であることが要求されるからである。
【０１４９】
また、本発明が適用される強誘電体材料とは、上述したＰＺＴ及びＰＺＮＴに限らず、ＢＩＴ系として例えばＢｉ４Ｔｉ３Ｏ１２などであっても良い。
【図面の簡単な説明】
【０１５０】
【図１】本発明の実施の形態における、強誘電体キャパシタの構成を示した図。
【図２】本発明の実施の形態における、強誘電体キャパシタのＰ(分極)−Ｖ(電圧)ヒステリシス曲線を示した図。
【図３】１本のビット線に接続されるｎ個の強誘電体メモリセル、選択ゲート及びセンスアンプを示した図。
【図４】本発明の実施の形態における、単純マトリクスにより構成されるメモリセルを配列した強誘電体メモリ装置の構成を示した図であり、同図（Ａ）はその平面図、同図（Ｂ）はその断面図。
【図５】本発明の実施の形態における、メモリセルアレイが周辺回路と共に同一基板上に集積化されている強誘電体メモリ装置の一例を示す断面図。
【図６】本発明の実施の形態における、１Ｔ１Ｃ型強誘電体メモリの回路図及び構成を示す図。
【図７】本発明の検査方法の実施形態を示すフローチャート。
【図８】強誘電体キャパシタの電圧（Ｖ）−容量（Ｃ）の特性図。
【図９】本発明の他の検査方法の実施形態を示すフローチャート。
【図１０】本発明の実施の形態における、ＰＺＴ強誘電体構成元素の結合に関する諸特性を示す図。
【図１１】本発明の実施の形態における、ショットキー欠陥を示す図。
【図１２】本発明の実施の形態における、空間電荷分極を示す図。
【図１３】本発明の実施例１に係るＰＺＴ１のヒステリシス特性図。
【図１４】本発明の実施例１に係るＰＺＴ２のヒステリシス特性図。
【図１５】本発明の実施例１に対する比較例であるＰＺＴ１’のヒステリシス特性図。
【図１６】本発明の実施例１に対する比較例であるＰＺＴ２’のヒステリシス特性図。
【図１７】本発明の実施の形態における、従来のＰＺＴ薄膜をスピンコート法で形成するためのフローチャートを示す図。
【図１８】（Ａ）〜（Ｅ）は、本発明の実施の形態における、ＰＺＴ形成用ゾルゲル溶液中にＰｂＳｉＯ３を混合した際の表面モフォロジーを示す図。
【図１９】（Ａ）〜（Ｅ）は、本発明の実施の形態における、ＰＺＴ形成用ゾルゲル溶液中にＰｂＳｉＯ３を混合した際の結晶性を示す図。
【図２０】本発明の実施の形態における、本発明のＰＺＴＮ薄膜をスピンコート法で形成するためのフローチャートを示す図。
【図２１】（Ａ）（Ｂ）は、本発明の実施の形態における、ＰｂＺｒＯ３及びＰｂＴｉＯ３混合ゾルゲル溶液にＰｂＳｉＯ３を添加して形成した正方晶ＰＺＴ薄膜のヒステリシスを示す図。
【図２２】本発明の実施の形態における、従来の正方晶ＰＺＴ薄膜のヒステリシスを示す図。
【図２３】（Ａ）（Ｂ）は、本発明の実施の形態における、ＰｂＺｒＯ３及びＰｂＴｉＯ３混合ゾルゲル溶液にＰｂＳｉＯ３を添加して形成した正方晶ＰＺＴ薄膜と従来の正方晶ＰＺＴ薄膜の脱ガス分析結果を示す図。
【図２４】（Ａ）〜（Ｃ）は、本発明の実施の形態における、ＰｂＳｉＯ３添加量とＰＺＴＮの表面モフォロジーを示す図。
【図２５】（Ａ）〜（Ｃ）は、本発明の実施の形態における、ＰｂＳｉＯ３添加量と結晶性を示す図。
【図２６】（Ａ）〜（Ｃ）は、本発明の実施の形態における、ＰＺＴＮ薄膜の膜厚とＰＺＴＮの表面モフォロジーを示す図。
【図２７】（Ａ）〜（Ｃ）は、本発明の実施の形態における、ＰＺＴＮ薄膜の膜厚と結晶性を示す図。
【図２８】（Ａ）〜（Ｃ）は、本発明の実施の形態における、ＰＺＴＮ薄膜の膜厚とヒステリシス特性を示す図。
【図２９】（Ａ）〜（Ｃ）は、図２８（Ａ）〜（Ｃ）の拡大図。
【図３０】（Ａ）（Ｂ）は本発明の実施の形態における、ＰＺＴＮ薄膜のリーク電流特性を示す図。
【図３１】（Ａ）（Ｂ）は本発明の実施の形態における、ＰＺＴＮ薄膜の疲労特性およびスタティックインプリント特性を示す図。
【図３２】本発明の実施の形態における、オゾンＴＥＯＳによるＳｉＯ２保護膜形成のキャパシタ構造を示す図。
【図３３】本発明の実施の形態における、オゾンＴＥＯＳによるＳｉＯ２保護膜形成後のキャパシタ特性を示す図。
【図３４】本発明の実施の形態における、従来ＰＺＴ薄膜のリーク電流特性を示す図。
【図３５】本発明の実施の形態における、従来ＰＺＴキャパシタの疲労特性を示す図。
【図３６】本発明の実施の形態における、従来ＰＺＴキャパシタのスタティックインプリント特性を示す図。
【図３７】（Ａ）（Ｂ）は本発明の実施の形態における、ＰＺＴＮ薄膜のヒステリシス特性を示す図。
【図３８】（Ａ）（Ｂ）は本発明の実施の形態における、ＰＺＴＮ薄膜のヒステリシス特性を示す図。
【図３９】（Ａ）（Ｂ）は本発明の実施の形態における、ＰＺＴＮ薄膜のヒステリシス特性を示す図。
【図４０】本発明の実施の形態における、ＰＺＴＮ薄膜のＸ線回折パターンを示す図。
【図４１】本発明の実施の形態における、ＰＺＴＮ結晶中におけるＰｂ欠損量とＮｂの組成比の関係を示す図。
【図４２】ペロブスカイト結晶であるＷＯ３の結晶構造を示す図。
【符号の説明】
【０１５１】
１０１  強誘電体膜、１０２  第１電極、１０３  第２電極、ＢＬｍ  ｍ本目のビット線、Ｃ１〜Ｃｎ  ｎ個の強誘電体キャパシタ、ＳＡｍ  センスアンプ
【図１】
2005057065.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２５】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図１８】
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【図２４】
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【図２６】
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