(57)【要約】 【課題】  デジタル系の駆動によるノイズや消費電力を低減し、インターフェースの簡素化、ＡＤ変換の精度を向上を実現する。【解決手段】  行列状にセンシング素子としての画素１０１が配列され、画素１０１の列ごとにＡＤ変換器１０５が設けられた撮像素子において、デジタルカウンタ１０３と、デジタルカウンタ１０３の値がバイナリコードで入力されるＤＡ変換器１０８とを有し、ＡＤ変換器１０５は、ＤＡ変換器１０８の出力と一列の複数のセンシング素子から順次出力される信号とを比較する比較器１０６と、デジタルカウンタ１０３の値をグレイコードで記憶するデジタルメモリ１０７とを含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
行列状にセンシング素子が配列され、該センシング素子の列ごとにＡＤ変換器が設けられた撮像素子において、
デジタルカウンタと、前記デジタルカウンタの値がバイナリコードで入力されるＤＡ変換器とを有し、
前記ＡＤ変換器は、前記ＤＡ変換器の出力と一列の複数のセンシング素子から順次出力される信号とを比較する比較器と、前記比較器からのデジタル信号をトリガとして、前記デジタルカウンタの値をグレイコードで記憶するデジタルメモリとを含むことを特徴とする撮像素子。
【請求項２】
行列状にセンシング素子が配列され、該センシング素子の列ごとにＡＤ変換器が設けられた撮像素子において、
デジタルカウンタと、一列の複数のセンシング素子から順次出力されるアナログ信号をバイナリコードでデジタル信号に変換するＡＤ変換器と、前記ＡＤ変換器からのデジタル信号をトリガとして、前記デジタルカウンタの値をグレイコードで記憶するデジタルメモリと、を含むことを特徴とする撮像素子。
【請求項３】
前記デジタルメモリはグレイコードからバイナリコードへの第１のグレイコード・バイナリコード変換器を介して出力回路に接続されることを特徴とする請求項１又は２に記載の撮像素子。
【請求項４】
前記デジタルカウンタはバイナリカウンタであって、前記バイナリカウンタと前記デジタルメモリはバイナリコードからグレイコードへのバイナリコード・グレイコード変換器を介して接続されることを特徴とする請求項１又は３に記載の撮像素子。
【請求項５】
前記デジタルカウンタはグレイコードカウンタであって、前記グレイコードカウンタの出力をグレイコードからバイナリコードへ変換し、前記ＤＡ変換器へ出力する第２のグレイコード・バイナリコード変換器を有することを特徴とする請求項１又は３に記載の撮像素子。
【請求項６】
前記ＡＤ変換器は上位ビットと下位ビットを別々にＡＤ変換し、変換結果が前記デジタルメモリに記憶されることを特徴とする請求項２又は３に記載の撮像素子。
【請求項７】
前記デジタルメモリは上位ビット記憶用の第１のデジタルメモリと下位ビット記憶用の第２のデジタルメモリとを有し、前記デジタルカウンタは上位ビット用の第１のデジタルカウンタと下位ビット用の第２のデジタルカウンタとを有し、前記第１のデジタルカウンタの値はグレイコードで前記第１のデジタルメモリに記憶され、前記第２のデジタルカウンタの値はグレイコードで前記第２のデジタルメモリに記憶されることを特徴とする請求項６に記載の撮像素子。
【請求項８】
前記上位ビットデータと下位ビットデータの少なくともどちらかは前記第１のグレイコード・バイナリコード変換器に出力されることを特徴とする請求項６又は７に記載の撮像素子。
【請求項９】
前記出力回路は、前記デジタルメモリおよび前記変換器とは異なる電源系統により駆動されることを特徴とする請求項３に記載の撮像素子。
【請求項１０】
請求項１から９のいずれか１項に記載の撮像素子と、該撮像素子へ光を結像する光学系と、該撮像素子からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像素子および撮像システムに係わり、特に、行列状に光電変換素子等のセンシング素子が配列され、該センシング素子の列ごとにＡＤ変換器が設けられた撮像素子および撮像システムに関する。
【背景技術】
【０００２】
今日のイメージセンサにおいては、ＣＭＯＳロジックプロセスとイメージセンサプロセスの融合により、センサチップ上に複雑なアナログ回路やデジタル回路、および信号処理部などを製作することが可能である。その応用の有力なものとして、２次元状に画素が配列されたイメージセンサチップ上にアナログ・デジタル変換器（Ａ／Ｄ変換器）を搭載したものが存在している。
【０００３】
イメージセンサにＡ／Ｄ変換器を搭載する場合、特許文献１や非特許文献１に代表されるような構成のものがある。
【０００４】
図７に特許文献１に示されるランプ型ＡＤ変換器を有するイメージセンサの一例を示す。ランプ型ＡＤ変換器は、各列に電圧比較器１０と、スイッチ１１とデジタルデータ蓄積部１２からなるデジタルメモリを有しており、なおかつデジタルメモリは共通のカウンタ５に接続されている。各ＡＤ変換器内の電圧比較器１０の一端には画素からの信号がアナログ信号として転送スイッチ３を介して入力され、もう一端にはＤＡ変換器９から三角波を印加し、各列の比較器が反転した時のカウンタの値を各列のデジタルメモリに保持することでＡＤ変換を行う。
【０００５】
また、前述の非特許文献１の例は、図８のように、ランプ型ＡＤ変換器にグレイコードを応用した例である。本チップにおいては、アナログランプ電圧（三角波）を外部で生成し、端子５０１から入力し画素ごとの出力とアナログランプ電圧の比較結果に基づき内部のグレイコードカウンタ５０２の出力する値を画素ごとの８ビットメモリで保持する。
内部のカウンタをグレイコードカウンタに変更したことで、サンプリング誤りによるデータ誤りを、最小であるハミング距離１にとどめることができる。また、グレイコードカウンタは常に全ビット中一つのビットしか反転しないため、消費電力が低減でき、なおかつ貫通電流の低減もできるために電源変動やグラウンドバウンスなどを減らすことができる。
【特許文献１】特開平０５−０４８４６０号公報
【非特許文献１】「A 10,000 Frames/s 0.18 μm CMOS Digital Pixel Sensor with Pixel-Level Memory」スタンフォード大学，ＩＳＳＣＣ２００１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に代表されるような、デジタル・アナログ変換回路をランプ電圧発生回路として内蔵する撮像素子においては、ＤＡＣを駆動するためにバイナリコードが要求され、グレイコードカウンタをそのまま利用することができなかった。
【０００７】
また、前述した非特許文献１においては、外部にグレイコードをそのまま出力するため、画像処理システム側でグレイコードをバイナリコードに変換する必要がありそれがソフトウェア的な、もしくはハードウェア的なオーバーヘッドとなっていた。また、ランプ電圧を内部で生成させることができず、外部で別に生成して入力する必要があり、ＰＣＢ基板上での引き回しによるノイズ混入によるＡＤ変換誤差の影響も無視できない。
【０００８】
そこで、本発明は、電圧比較器と前記比較器からのデジタルメモリからなるＡ／Ｄ変換器と、行列状に配列された撮像素子を有するイメージセンサなどの撮像素子において、チップ内にバイナリコードとグレイコードの両方を共存させ、センサのＳ／ＮやＡＤ変換精度の向上を達成しながら、システムのオーバーヘッドの解消や部品点数の削減が可能な撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の撮像素子は、行列状にセンシング素子が配列され、該センシング素子の列ごとにＡＤ変換器が設けられた撮像素子において、
デジタルカウンタと、前記デジタルカウンタの値がバイナリコードで入力されるＤＡ変換器とを有し、
前記ＡＤ変換器は、前記ＤＡ変換器の出力と一列の複数のセンシング素子から順次出力される信号とを比較する比較器と、前記比較器からのデジタル信号をトリガとして、前記デジタルカウンタの値をグレイコードで記憶するデジタルメモリとを含むことを特徴とする。
【００１０】
また本発明の撮像素子は、行列状にセンシング素子が配列され、該センシング素子の列ごとにＡＤ変換器が設けられた撮像素子において、
デジタルカウンタと、一列の複数のセンシング素子から順次出力されるアナログ信号をバイナリコードでデジタル信号に変換するＡＤ変換器と、前記ＡＤ変換器からのデジタル信号をトリガとして、前記デジタルカウンタの値をグレイコードで記憶するデジタルメモリと、を含むことを特徴とする。
【００１１】
このような撮像素子によれば、チップ内部はグレイコードにより低ノイズ、低電力に動作し、チップ外部とのやりとりにはバイナリコードを用いることによるシステム構築の容易性、およびソフトウェア・ハードウェア上のオーバーヘッドを軽減することができる。
【００１２】
本発明の撮像素子において、前記デジタルメモリはグレイコードからバイナリコードへの第１のグレイコード・バイナリコード変換器を介して出力回路に接続されることが好ましい。このような撮像素子によれば、内部で用いているグレイコードで保持される変換結果をチップ内にバイナリコードへ変換し、外部からはコードの違いを全く気にせずセンサを使用することができる。
【００１３】
本発明の撮像素子においては、前記デジタルカウンタはバイナリカウンタであって、前記バイナリカウンタと前記デジタルメモリはバイナリコードからグレイコードへのバイナリコード・グレイコード変換器を介して接続されることが好ましい。このような撮像素子によれば、内部でデジタル・アナログ変換回路とバイナリカウンタを同期させて動作させたいときに、両者を直接接続することが可能であり、チップ面積の削減につながる。
【００１４】
本発明の撮像素子においては、前記デジタルカウンタはグレイコードカウンタであって、
前記グレイコードカウンタの出力をグレイコードからバイナリコードへ変換し、前記ＤＡ変換器へ出力する第２のグレイコード・バイナリコード変換器を有することが好ましい。このような撮像素子によれば、内部にグレイコードカウンタしか持たない場合においても、デジタル・アナログ変換回路へバイナリコードを送ることができ、両者の同期を図ることができる。
【００１５】
本発明の撮像素子においては、前記ＡＤ変換器は上位ビットと下位ビットを別々にＡＤ変換し、変換結果を前記デジタルメモリに記憶されることが好ましく、さらにはそれら上位ビットデータと下位ビットデータの少なくともどちらかはグレイコードからバイナリコードへの変換器を介して外部に出力されることがより好ましい。また前記デジタルメモリは上位ビット記憶用の第１のデジタルメモリと下位ビット記憶用の第２のデジタルメモリとを有し、前記デジタルカウンタは上位ビット用の第１のデジタルカウンタと下位ビット用の第２のデジタルカウンタとを有し、前記第１のデジタルカウンタの値はグレイコードで前記第１のデジタルメモリに記憶され、前記第２のデジタルカウンタの値はグレイコードで前記第２のデジタルメモリに記憶されることがより好ましい。
【００１６】
このような撮像素子によれば、上位ビットと下位ビットを分割してＡＤ変換を高速に行う、たとえば２ステップＡＤＣなどを用いた場合において、外部では上位ビットと下位ビットがどの位置で分割されていることを全く意識する必要がなく、外部回路は通常のバイナリコードを受け取ることができる。
【００１７】
本発明の撮像素子においては、前記出力回路は、前記デジタルメモリおよび前記変換器とは異なる電源系統により駆動されることが好ましい。このような撮像素子によれば、バイナリコードで駆動される出力バッファの電源変動の影響がチップ内の他の素子に及ぼす影響を軽減できる。
【００１８】
上述した本発明の撮像素子は、撮像素子と、撮像素子へ光を結像する光学系と、撮像素子からの出力信号を処理する信号処理回路とを有する、スチルカメラ、ビデオカメラ等の撮像システム用の撮像素子として用いることができる。
【発明の効果】
【００１９】
本発明に係る撮像素子によれば、ＡＤ変換器を内蔵するイメージセンサなどの撮像素子において、デジタル系の駆動によるノイズや消費電力を低減しながらインターフェース簡素化が可能となる。またインターフェースの簡素化により内部にＤＡＣを内蔵することも可能となり、外部部品点数の削減、およびＡＤ変換器の精度向上につながる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００２１】
本発明の第一の実施形態について図１を用いて説明する。
【００２２】
図１において、１０１はセンシング素子としての画素であり、それらが行列状に並べられて画素部（画素エリア）１０２を構成している。これらセンシング素子としての画素１０１はたとえばホトダイオードで構成されるＣＣＤ，ＣＭＯＳセンサ、近赤外センサ、もしくは遠赤外線を熱に変えてそれをさらに電気信号に変換するセンサなどのことである。もちろんこれらの例には限定されず、センシング素子が例えば圧力センサ等であってもよい。
【００２３】
図１において、１０３は撮像装置に一つ設けられたグレイコードカウンタである。グレイコードカウンタ１０３の出力は共通信号線１０４を介して、比較器１０６とデジタルメモリ１０７で構成されるＡＤ変換器１０５へ接続されている。ＡＤ変換器１０５は列ごとに一つずつ設けられており、ここでは３列の例を示したが、列数は設計項目でありこの例には限定されない。また列一つあたりにＡＤ変換器を設ける場合、たとえば二列以上に一つのＡＤ変換器、もしくは一列に二つ以上のＡＤ変換器を設ける場合もある。
【００２４】
１０８はデジタル・アナログ変換器（ＤＡＣ）であり、グレイコード・バイナリ変換器１０９を介してグレイコードカウンタ１０３と接続され、同期して動作している。ＤＡＣ１０８からはＡＤ変換時に三角波が出力され、比較器１０６にて画素からのデータ１１０と比較される。デジタルメモリ１０７は選択的に水平デジタル出力線１１１に接続され、水平デジタル出力線１１１はグレイコード・バイナリコード変換器１１２を介して出力バッファ１１３に接続される。以上説明した各部材は半導体チップ上に形成され、出力バッファ１１３を介してセンサチップ外に出力される。
【００２５】
各メモリは、不図示のスイッチを介して水平デジタル出力線１１１と接続されており、そのスイッチを一度に一つＯＮすることで選択的出力を行う。スイッチパルスは、アドレスをデコードする方法、もしくはデジタルシフトレジスタを用いて一列ずつ順次ONさせていく方法などがある。このようにして、デジタルメモリから水平デジタル信号線１１１への選択的出力が行われる。
【００２６】
なお、本実施形態では列あたりにＡＤ変換器を一つ設けたが、たとえば画素一つあたりにＡＤ変換器を設けても良い。
【００２７】
画素部１０２は行単位で走査され、それらの出力がそれぞれの比較器１０６の片側に入力される。その後ＤＡＣ１０８からカウンタ１０３に同期した三角波が出力され、同時にカウンタ１０３の値はすべてのデジタルメモリ１０７に分配される。比較器１０６は画素の出力の大小に応じた時刻に反転し、反転した信号をトリガとしてデジタルメモリ１０７にその時刻を保持することでＡＤ変換を行う。ＡＤ変換結果は水平デジタル出力線１１１を介してグレイコード・バイナリコード変換器１１２に渡され、そこでＣＰＵなど他のデジタル機器が扱うことができるバイナリコードに変換され、出力バッファ１１３から外部に出力される。カウンタは三角波が印加スタートした時刻からカウントを開始し、比較器が反転したときのカウント値がメモリに保持される。ＤＡＣを内蔵すると言うことはイメージセンサにおいては特に重要であり、特に好適に本実施形態の構成が用いられる。イメージセンサは微小なアナログ電圧を扱うために低ノイズ性が特に重要であり、画素からの信号を低ノイズでＡ／Ｄ変換することが要求される。
【００２８】
また、今後三角波の周期を早め、ＡＤ変換の周期を早めるためにはさらなる低ノイズ化が求められ、ＤＡＣを内蔵し、ＤＡＣの出力端子を最短距離でＡＤ変換器に接続することが求められる。
【００２９】
グレイコードからバイナリコードへの変換回路を内蔵し、ＤＡＣを内蔵したことで、イメージセンサにおいて、グレイコードの長所である、低消費電力、低ノイズ性などの効果を得ながら、ＤＡＣの出力から比較器の入力部への外乱を最小におさえて正確なＡＤ変換を行うことが可能となる。
【００３０】
また、内部にＤＡＣを内蔵することが可能となり、外部に必要とされるＤＡＣ周辺の部品点数削減の効果が得られる。
【００３１】
また、グレイコードからバイナリコードへ変換してからチップ外にデータを渡すことで、外部のチップは本半導体装置の特殊性を全く意識することなく画像信号を得ることができ、ソフトウェアでのコード変換や外部ハードウェアによるコード変換などのオーバーヘッドを軽減することが可能となる。
【００３２】
センシング素子の画素が光電変換画素である場合の構成例を図５に示す。図５に示す画素はＣＭＯＳセンサの一画素を示している。
【００３３】
図５において、ＰＤはホトダイオード、Ｑ１はホトダイオードに蓄積された電荷をフローティングディフュージョン（ＦＤ）領域（浮遊拡散領域）に転送する転送用ＭＯＳトランジスタ、Ｑ２はＦＤ領域をリセットするリセット用ＭＯＳトランジスタ、Ｑ３は増幅用トランジスタ、Ｑ４は選択用ＭＯＳトランジスタである。
【００３４】
信号φＲＳＴをハイレベルとしてリセット用ＭＯＳトランジスタＱ２をオンしてＦＤ領域をリセットし、ノイズ信号Ｎとして選択トランジスタＱ４を介して出力する。そして、ホトダイオードＰＤに蓄積された電荷を信号φＴＸをハイレベルとして転送用ＭＯＳトランジスタＱ１を介してにＦＤ領域に読み出す。この浮遊拡散領域ＦＤの容量ＣFDにより信号電荷Ｑsig をＱsig ／ＣFDに電圧変換し、浮遊拡散領域ＦＤとゲートが接続される増幅用ＭＯＳトランジスタにより信号が増幅されて、選択用ＭＯＳトランジスタから信号Ｓを読み出す。信号ＳはＣＤＳ回路によりノイズ信号Ｎが減算処理される。このような画素が行列状に配されて図１の画素部１０２が構成される。行方向に配された一画素行の各画素は、転送用トランジスタＱ１のゲートが共通の転送線に接続され、リセット用トランジスタＱ２のゲートが共通のリセット線に接続され、選択用トランジスタＱ４のゲートが共通の選択線に接続され、不図示の垂直走査回路により、行ごとに順次、φＲＳＴ，φＴＸ，φＴが各行ごとに設けられたリセット線、転送線、選択線に印加されて、行ごとに信号転送動作、リセット動作、画素選択動作（信号出力動作）が制御される。なお、１つの増幅用トランジスタＱ３のゲートに複数の転送トランジスタを介して複数のホトダイオードを接続し、増幅用トランジスタ、リセット用トランジスタを共用するような構成としてもよい。
【００３５】
本発明の第２の実施形態を図２を用いて説明する。本実施形態は前述の第一の実施形態と同等の効果を異なる構成で得るための例であり、異なる点は、バイナリカウンタ２０１がＤＡＣ１０８に直接接続され、共通信号線１０４へはバイナリ変換器２０２を介してデータが伝達されている点である。
【００３６】
本発明の第３の実施形態を図３を用いて説明する。前述の実施形態１，２と異なる点は、本実施形態ではＤＡＣを必要としないＡＤＣ（アナログ・デジタル変換器）４０１を用いている点である。ＤＡＣを必要としないＡＤＣの例としては、たとえばMulti-Slope integrating AD Converterなどが挙げられる。ＡＤＣ４０１はトリガを上位ビット保持用デジタルメモリ４０２と下位ビット保持用デジタルメモリ４０３に伝達し、それら二つのメモリはそれぞれ上位ｍビットのグレイコードカウンタ４０４と下位ｎビットのグレイコードカウンタ４０５からの計数信号を保持する。メモリ４０２、４０３はそれぞれ変換器（１）４０６および変換器（２）４０７、バイナリコード上位ビット出力バッファおよびバイナリコード下位ビット出力バッファを介してバイナリデータとして外部に出力される。
画素からの信号はＡＤＣ４０１に渡されて、第一ステップで上位ｍビットの変換を荒く行いそのときのカウンタの値を上位用デジタルメモリ４０２に取り込み、第二のステップで下位ｎビットの変換を精細に行いそのときの値を下位用デジタルメモリ４０３に取り込む。バイナリデータであれば上位ビットと下位ビットを並べればそのままデコード可能であるが、グレイコードは二つをそのまま並べても意味をなさないので、上位ビットと下位ビットをそれぞれ変換回路４０６と４０７バイナリデータに変換してから出力する。
【００３７】
上に説明した、上位ビットと下位ビットを分けて変換を行うことで、同一の変換速度を仮定した場合、高精度化を図ることが可能となる。その際に、内部で伝達されるコードをグレイコードとし、低ノイズ化をあわせて図ることで上記の手法の効果を最大限発揮させることができるようになる。
【００３８】
そのような場合、グレイコードからバイナリコードに変換する回路４０６と４０７を内蔵しない場合、外部においては上位のビットと下位のビット、二つについてコード変換を行わなくてはならず、上位のビットと下位のビットがどのように分割されているかを常に考慮しながらデコードを行わなくてはならない。また、その分割数の情報がなければデコードができないと言う状態も発生する。さらにたとえばソフトウェアで処理している場合は処理ステップが二倍になり、処理速度が低下する。
【００３９】
本実施形態のように、グレイコードからバイナリコードに変換する変換回路を内蔵することにより、上位ビットと下位ビットを分けて変換を行うＡＤ変換器内蔵型イメージセンサにおいても、撮像装置の外部からは内部のビット分割などを全く意識せずに普通のセンサとして使用することができ、また余分なハードウェア／ソフトウェアを外部に必要としないので処理速度や部品点数の面で有利である。
【００４０】
また、本実施形態では上位ｍビットと下位ｎビットと２分割したが、３分割以上の分割ＡＤ変換においても同じ効果を得ることができる。その際はカウンタ、メモリ、変換器などのセットを分割数に応じた数だけ用意すればよい。これは設計項目である。
【００４１】
また、本実施形態では上位ビットも下位ビットも両者ともグレイコードであつかったが、下位ビットもしくは上位ビットのグレイコード・バイナリコード変換回路を省略し、すべてをバイナリコードで扱うことも可能である。そうすることで、効果はある程度減少するが、付加回路の占める面積を極限まで抑えることをできる。
【００４２】
本発明の第４の実施形態を図４を用いて説明する。第３の実施形態と異なる点は、上位ビットと下位ビットのビット数がｎと、両者共通であることで、それによって内部の回路を簡略化していることである。５０１が上位ｎビットと下位ｎビットで共通に用いられるグレイコードカウンタで、それらの出力は上位用デジタルメモリ４０２と下位用デジタルメモリ４０３に分配されている。それらのデジタルメモリはスイッチ５０２を介してグレイコード・バイナリ変換器５０３に接続され、その変換結果はそれぞれｎビットずつのラッチ５０４と５０５に接続され、バイナリコード上位ビット出力バッファおよびバイナリコード下位ビット出力バッファを介してバイナリデータとして外部に出力される。
【００４３】
まずは上位ビットを変換してから下位ビットを変換する点は実施形態３と同様だが、本実施形態ではビット長が同じなので同一のカウンタを用いている。また、上位ビットの変換結果と下位ビットの変換結果は別時刻に現れるので、スイッチで切り替えることで単一のグレイコード変換器を用いることができる。変換結果はそれぞれ上位ビット用、下位ビット用に分けられたラッチに渡されて、タイミングをそろえて外部に出力される。
【００４４】
本実施形態の効果は実施形態３で得られる効果に加えてカウンタと変換器の内部の部品点数を減らすことができ、チップ面積の削減が可能となる。
【００４５】
また部品点数の削減を行いたい場合、デジタルメモリ側では上位ビット、下位ビットの区別を行わず、まず上位ビットを変換した後それをバイナリ信号に変換して外部へ出力し、その後下位ビットを変換しそれをバイナリ信号に変換して外部に出力することもできる。
【００４６】
図６に基づいて、本発明に係わる撮像素子をスチルカメラに適用した場合の一実施形態について詳述する。
【００４７】
図６は、本発明に係わる撮像素子を「スチルビデオカメラ」に適用した場合を示すブロック図である。
【００４８】
図６において、２１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、２１０２は被写体の光学像を撮像素子２１０４に結像させるレンズ、２１０３はレンズ２１０２を通った光量を可変するための絞り、２１０４はレンズ２１０２で結像された被写体を画像信号として取り込むための撮像素子、２１０７は出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、２１０８は撮像素子２１０４、撮像信号処理回路２１０５、信号処理部２１０７に、各種タイミング信号を出力するタイミング発生部、２１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、２１１０は画像データを一時的に記憶する為のメモリ部、２１１１は記録媒体に記録または読み出しを行うためのインターフェース部、２１１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、２１１３は外部コンピュータ等と通信する為のインターフェース部である。
【００４９】
次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
【００５０】
バリア２１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更に撮像系回路の電源がオンされる。
【００５１】
それから、露光量を制御する為に、全体制御・演算部２１０９は絞り２１０３を開放にし、撮像素子２１０４から出力された信号は信号処理部２１０７に入力される。そのデータを基に露出の演算を全体制御・演算部２１０９で行う。
【００５２】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部２１０９は絞りを制御する。
次に、撮像素子２１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部２１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。
【００５３】
露光が終了すると、撮像素子２１０４から出力された画像信号は、信号処理部２１０７を通り全体制御・演算部２１０９によりメモリ部２１１０に書き込まれる。
【００５４】
その後、メモリ部１０に蓄積されたデータは、全体制御・演算部２１０９の制御により記録媒体制御Ｉ／Ｆ部２１１１を通り半導体メモリ等の着脱可能な記録媒体２１１２に記録される。
【００５５】
また、外部Ｉ／Ｆ部２１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【産業上の利用可能性】
【００５６】
本発明は、該センシング素子の列ごとにＡＤ変換器が設けられた撮像素子、特にセンシング素子として光電変換画素を用いる撮像素子に用いられる。本発明に係わる撮像素子はスチルカメラ、ビデオカメラ等の撮像システム用の撮像素子として用いることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第一の実施形態を説明する図である。
【図２】本発明の第二の実施形態を説明する図である。
【図３】本発明の第三の実施形態を説明する図である。
【図４】本発明の第四の実施形態を説明する図である。
【図５】ＣＭＯＳセンサの一画素を示す図である。
【図６】本発明に係わる撮像素子を「スチルビデオカメラ」に適用した場合を示すブロック図である。
【図７】従来の撮像素子の例を示す図である。
【図８】従来の撮像素子の例を示す図である。
【符号の説明】
【００５８】
１０１  画素
１０２  画素部（画素エリア）
１０３  グレイコードカウンタ
１０４  共通信号線
１０５  ＡＤ変換器
１０６  比較器
１０７  デジタルメモリ
１０８  デジタル・アナログ変換器（ＤＡＣ）
１０９  グレイコード・バイナリ変換器
１１０  画素からのデータ
１１１  水平デジタル出力線１１１
１１２  グレイコード・バイナリコード変換器
１１３  出力バッファ
２０１  バイナリカウンタ
２０２  バイナリ・グレイコード変換器
４０１  アナログ・デジタル変換器
４０２  上位ビット保持用デジタルメモリ
４０３  下位ビット保持用デジタルメモリ
４０４  上位ｍビットのグレイコードカウンタ
４０５  下位ｎビットのグレイコードカウンタ
４０６，４０７  変換器
５０１  グレイコードカウンタ
５０２  スイッチ
５０３  グレイコード・バイナリ変換器
５０４，５０５  ラッチ
【図６】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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