(57)【要約】【課題】  絶縁性物質と導電性物質が混在する試料基板の絶縁性物質上にのみ、選択的に、金属又は金属化合物の膜を形成する。【解決手段】  導電性物質と絶縁性物質とが混在する試料基板に金属を含む膜を成膜する成膜方法において、まず、導電性物質上に、有機化合物を吸着させる。次に、絶縁性物質上に、金属を含む有機金属化合物を吸着させる。そして、導電性物質上に吸着した有機化合物を脱離させ、かつ、有機金属化合物を還元して金属を含む膜を析出する還元剤を供給する。【選択図】      図１
2005347631.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域と第２の領域とを有する基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、シリコン膜を形成するシリコン膜形成工程と、
前記第１の領域の前記シリコン膜上に、第１の金属からなる第１の金属膜を形成する第１の金属膜形成工程と、
シリコンと反応して化合物を形成する場合のシリコン１mol当りの生成熱が、前記第１の金属とシリコンとの反応におけるシリコン１mol当りの生成熱の絶対値よりも小さくなる第２の金属からなる第２の金属膜を、前記第１の金属膜上と前記第２の領域の前記シリコン膜上とに形成する第２の金属膜形成工程と、
前記第１の領域における前記シリコン膜と、前記第１の金属膜とを反応させて、前記第１の金属のシリサイドを形成する第１のシリサイド化工程と、
前記第２の領域における前記シリコン膜と、前記第２の金属膜とを反応させて、前記第２の金属のシリサイドを形成する第２のシリサイド化工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の反応工程と、前記第２の反応工程は、熱処理により同時に行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の金属は、Ｔｉ、Ｍｏ、Ｗの金属のうちいずれかであり、前記第２の金属は、Ｎｉ、Ｃｏの金属のうちいずれかであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
第１の領域と、第２の領域とを含む基板と、
前記第１の領域に形成され、かつ、第１のゲート絶縁膜と、第１のゲート電極と、第１の不純物拡散層とを含む第１のトランジスタと、
前記第２の領域に形成され、かつ、第２のゲート絶縁膜と、第２のゲート電極と、第２の不純物拡散層とを含む第２のトランジスタと、
を備える半導体装置であって、
前記第１のゲート電極は、第１の金属を含む第１の金属シリサイド膜を含み、
前記第２のゲート電極は、シリコンと反応して化合物を形成する場合の、シリコン１mol当りの生成熱の絶対値が、前記第１の金属とシリコンとを反応させた場合の、シリコン１mol当りの生成熱の絶対値よりも小さくなる第２の金属を含む第２の金属シリサイドを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の製造方法及び半導体装置に関するものである。更に、具体的には、それぞれ、異なる金属を含む２種類のメタルゲートを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高度集積化、微細化に伴い、トランジスタのゲート絶縁膜においても、薄膜化が進められている。具体的に、トランジスタのゲート絶縁膜は、ＥＯＴ（等価酸化膜厚）で、約２．０nm以下にまでなっている。
【０００３】
一方、半導体装置の微細化及びゲート絶縁膜の薄膜化に伴い、ゲート電極においては、電極の空乏化による容量の低下が問題となる。ゲート電極材料として、従来のポリシリコンを用いた場合、この容量の低下は、シリコン酸化膜の膜厚に換算すると、約０．５nmの膜厚増に相当する。この値は、薄膜化するゲート絶縁膜の膜厚と比較すると、無視できない大きさである。そこで、ゲート電極の空乏化を抑えるため、ゲート電極の材料として、ポリシリコンに代えて、金属を用いることが考えられている。
【０００４】
一方、半導体装置の多機能化、高集積化に伴い、１の半導体に、ｎ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：以下、ｎＭＩＳとする）とｐ型のＭＩＳＦＥＴ（以下、ｐＭＩＳとする）の両方が搭載されたｃＭＩＳ（complementary MIS）が用いられている。このｃＭＩＳにおいては、微細化に伴う、閾値電圧の低下（ロールオフ）が著しくなっている。このため、ｎＭＩＳのゲート電極をｎ型とし、ｐＭＩＳのゲート電極をｐ型とする、デュアルゲート構造が用いられるようになっている。
【０００５】
例えば、ゲート電極材料として、従来のようにポリシリコンを用いたポリシリコンゲート電極の場合には、ｎＭＩＳのゲート電極には、ｎ型の不純物を、ｐＭＩＳのゲート電極には、ｐ型の不純物を、それぞれイオン注入することで、容易にデュアルゲート構造を形成することができる（Dual Work Function）。
【０００６】
しかしながら、ゲート電極材料として金属を用いたメタルゲート電極の場合、ポリシリコンゲート電極のような方法、即ち、１種の膜（ポリシリコン膜）を堆積した後、イオン注入等により、容易に仕事関数を制御できるような方法は、確立されていない。従って、メタルゲート電極を形成する場合には、２種類の金属膜を別々に堆積して形成するのが一般的である。
【０００７】
図１８〜図２１は、メタルゲート電極を有するｃＭＩＳの、従来の形成方法について説明するための断面摸式図である。
以下、図を用いて、従来の、異なる金属からなる２種のメタルゲートを、別々に形成するメタルゲートの形成方法について簡単に説明する。
【０００８】
まず、図１８に示すように、Ｓｉ基板１０２の、ｎＭＩＳを形成する領域、ｐＭＩＳを形成する領域のそれぞれに、ｐウェル１０４、ｎウェル１０６がそれぞれ形成され、更に、Ｓｉ基板１０２上に、ＨｆＯ２膜１０８等がゲート絶縁膜材料として形成され、ＴｉＮ膜１１０がｐＭＩＳのゲート電極材料として形成される。
【０００９】
次に、図１９に示すように、ｐＭＩＳ領域側のＴｉＮ膜１１０を残して、ｎＭＩＳ領域側のＴｉＮ膜は、リソグラフィ工程、エッチング工程等により除去する。次に、図２０に示すように、ｎＭＩＳのゲート電極材料であるＴａＳｉＮ膜１１２を全面に成膜する。
【００１０】
次に図２１に示すように、ＴａＳｉＮ膜１１２上にポリシリコン膜１１４を形成し、通常の工程により、ゲート電極の加工を行う。
これにより、ｐＭＩＳ領域には、ＴｉＮ膜１１０とポリシリコン膜１１４の積層膜からなるゲート電極が形成され、ｎＭＩＳ領域には、ＴａＳｉＮ膜１１２とポリシリコン膜１１４の積層膜からなるゲート電極が形成される（例えば、非特許文献１参照）。
【００１１】
また、他のメタルゲート電極の形成方法として、ポリシリコン全体を金属と熱反応させて、金属シリサイドに置換する方法が提案されている。
図２２〜図２４は、金属シリサイドを用いたメタルゲート電極の形成方法を説明するための断面模式図である。
以下、この方法について図２２〜図２４を用いて簡単に説明する。
【００１２】
まず、図２２に示すように、従来通りの手法により、Ｓｉ基板１２２にウェル１２４、不純物拡散層１２６、ゲート絶縁膜１２８、ポリシリコンゲート電極１３０、サイドウォール１３２、等を形成し、ポリシリコンゲート電極１３０、サイドウォール１３２等を埋め込むようにして、絶縁膜１３４を堆積する。その後、ＣＭＰにより、ポリシリコンゲート電極１３０の表面が露出するまで、ＣＭＰによる研磨を行う。
【００１３】
次に、図２３に示すように、絶縁膜１３４及びポリシリコンゲート電極１３０上に、金属膜１３６を形成する。そして、非酸化雰囲気中でアニールすることにより、ポリシリコンゲート電極１３０のシリコンと金属膜１３６の金属とが反応し、ポリシリコンゲート電極１３０が、金属シリサイドからなる金属シリサイドゲート電極１３８に変換される。その後、図２４に示すように、シリサイド化されずに残った金属膜１３６を除去する。これにより、金属シリサイドをゲート電極とするトランジスタが形成される（例えば、非特許文献２参照）。
【００１４】
【非特許文献１】Samavedam et al., IEDM Tech. Digest, 2002, p. 443
【非特許文献２】Z. Krivokapic et al., IEDM Tech. Digest, 2002, P. 271
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、異なる金属からなるメタルゲート電極を別々に形成する方法を用いる場合、ゲート電極用の金属の堆積方法としては、ＰＶＤ（Physical Vapor Deposition; 物理的気相成長）法あるいはＣＶＤ（Chemical Vapor Deposition; 化学的気相成長）法を用いる。しかしながら、例えば、ＰＶＤ法による成膜を行う場合には、運動エネルギーの大きな金属粒子や荷電した金属粒子が、直接、薄いゲート絶縁膜表面に衝突することになる。従って、金属とゲート絶縁膜との界面や、ゲート絶縁膜中に、欠陥が生じる場合がある。
【００１６】
一方、ＣＶＤ法による場合、その原料ガスには、一般に、ＦやＣｌ等のハロゲンや有機物が含まれる。ゲート絶縁膜の材料膜、例えば、ＳｉＯ２やＳｉＯＮ、あるいは、ＨｆやＺｒの酸化物及びそれにＳｉ、Ｎ、Ａｌを添加した膜等は、ハロゲンを含む雰囲気中でエッチングされる可能性がある。また、堆積された金属膜中には、ハロゲンやＣが含有される。ハロゲンや、Ｃが金属膜中に取り込まれると、後の熱工程で、絶縁膜中に拡散し、欠陥を生じさせる可能性がある。また、仕事関数や熱的、化学的安定性の観点から、好適な金属に対して、十分蒸気圧の高い原料化合物が得られるとは限らない。
【００１７】
更に、この方法では、ゲート絶縁膜に堆積した金属の一部（即ち、上述の場合、ｐＭＩＳ領域側のＴｉＮ膜１１０）を、エッチングにより除去する必要がある。従って、一度堆積されたゲート絶縁膜を、エッチング液あるいはエッチングガスに曝すこととなる。これにより、ゲート絶縁膜のゲート耐圧性等を低下させるなど、ゲート絶縁膜の膜特性を劣化させる可能性がある。
【００１８】
一方、ポリシリコン膜上に金属膜を形成し、金属シリサイドを形成する方法の場合には、ゲート絶縁膜上に直接金属膜を形成する必要はない。従って、ゲート絶縁膜に、直接ＰＶＤを行うことがなく、ゲート絶縁膜へのダメージを避けることができる。また、ゲート絶縁膜直上に形成するのは、ポリシリコン膜である。ゲート絶縁膜直上にＣＶＤ法によりポリシリコン膜を成膜しても、用いられる原料ガスは、ＳｉＨ４や、Ｓｉ２Ｈ６等であり、ＦやＣｌ等のハロゲンを含有するガスの使用を避けることができる。このため、ハロゲンガスによる、ゲート絶縁膜等の膜質劣化を避けることができる。
【００１９】
しかしながら、この方法においては、２種類のメタルゲートからなるデュアルゲート構造を形成する方法が確立されていない。例えば、ポリシリコン膜上の各領域にｎＭＩＳ用の金属膜と、ｐＭＩＳ用の金属膜とを別々に形成し、それぞれシリサイド化することも考えられる。しかしながら、同一のポリシリコン膜を、異なる金属でシリサイド化する場合、別種の金属が混合し、各ゲート電極の仕事関数の制御が困難になる場合がある。
【００２０】
従って、この発明は、上述のような問題を解決し、ゲート絶縁膜のダメージを抑えつつ、異なる金属からなる２種のゲート電極を有する半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００２１】
この発明の半導体装置の製造方法は、第１の領域と第２の領域とを有する基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、シリコン膜を形成するシリコン膜形成工程と、前記第１の領域の前記シリコン膜上に、第１の金属からなる第１の金属膜を形成する第１の金属膜形成工程と、前記第１の金属膜上と前記第２の領域の前記シリコン膜上とに、第２の金属からなる第２の金属膜を形成する第２の金属膜形成工程と、前記第１の領域における前記シリコン膜と、前記第１の金属膜とを反応させて、前記第１の金属のシリサイドを形成する第１のシリサイド化工程と、前記第２の領域における前記シリコン膜と、前記第２の金属膜とを反応させて、前記第２の金属のシリサイドを形成する第２のシリサイド化工程とを備える。また、ここで、第２の金属は、シリコンと反応して化合物を形成する場合のシリコン１mol当りの生成熱が、前記第１の金属とシリコンとの反応におけるシリコン１mol当りの生成熱の絶対値よりも小さくなる金属である。
【００２２】
あるいは、また、この発明の半導体装置の製造方法は、前記第１の反応工程と、前記第２の反応工程が、熱処理により同時に行われるものであってもよい。
【００２３】
また、この発明の半導体装置は、第１の領域と、第２の領域とを含む基板と、第１のトランジスタと、第２のトランジスタとを備える。また、第１のトランジスタは、前記第１の領域に形成され、かつ、第１のゲート絶縁膜と、第１のゲート電極と、第１の不純物拡散層とを含み、第２のトランジスタは、前記第２の領域に形成され、かつ、第２のゲート絶縁膜と、第２のゲート電極と、第２の不純物拡散層とを含む。また、前記第１のゲート電極は、第１の金属を含む第１の金属シリサイド膜を含み、前記第２のゲート電極は、第２の金属を含む第２の金属シリサイド膜を含む。
更に、第２の金属は、シリコンと反応して化合物を形成する場合の、シリコン１mol当りの生成熱の絶対値が、前記第１の金属とシリコンとを反応させた場合の、シリコン１mol当りの生成熱の絶対値よりも小さくなる金属である。
【発明の効果】
【００２４】
この発明においては、ゲート絶縁膜上に、シリコン膜を形成した後、適切な領域に第１の金属膜、第２の金属膜を形成し、シリコンとこれらの金属とを反応させることにより、金属シリサイドのゲート電極を形成する。ここで、第１の金属膜上には、第２の金属膜も形成される。また、第１の金属としては、シリサイド化における生成熱の絶対値が、第２の金属とシリコンとの反応の場合の生成熱の絶対値よりも、大きくなるものを選択して用いる。従って、第１の金属を形成した領域では、第１の金属シリサイドからなるゲート電極を形成し、第２の金属を形成した領域では、第２の金属シリサイドからなるゲート電極を形成することができる。これにより、容易に異なる金属からなる２種のゲート電極を有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照してこの発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００２６】
実施の形態．
図１は、この発明の実施の形態における半導体装置を説明するための断面模式図である。
まず、図１を用いて実施の形態における半導体装置について説明する。
【００２７】
この実施の形態における半導体装置は、ｎ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：以下、ｎＭＩＳとする）と、ｐ型のＭＩＳＦＥＴ（以下、ｐＭＩＳとする）とが、混在するｃＭＩＳＦＥＴ（complementary ＭＩＳ：以下、ｃＭＩＳとする）である。この明細書においては、簡略化のため、ｎＭＩＳが形成される領域を、ｎＭＩＳ領域、ｐＭＩＳが形成される領域をｐＭＩＳ領域と称することとする。また、各図においては、左側をｎＭＩＳ、右側をｐＭＩＳ領域とし、各領域に、それぞれ１ずつのｎＭＩＳ、ｐＭＩＳを表している。しかし、実際の半導体装置においては、基板上が、複雑にｐＭＩＳ、ｎＭＩＳ領域に分けられ、それぞれの領域に、多数のトランジスタが形成されることは言うまでもない。
【００２８】
図１に示す断面形状において、Ｓｉ基板２には、ＳＴＩ（Shallow Trench Isolation）４が形成されて、Ｓｉ基板２は、ｎＭＩＳ領域、ｐＭＩＳ領域に分離されている。また、ｎＭＩＳ領域には、ｐ型の不純物が注入されたｐウェル６、ｐＭＩＳ領域には、ｎ型の不純物が注入されたｎウェル８が形成されている。また、各領域のＳｉ基板２表面付近には、エクステンション１０が形成されている。エクステンション１０は、比較的接合深さの浅い低濃度不純物拡散層である。エクステンション１０の外側には、ソース/ドレイン１２が形成されている。ソース/ドレイン１２は、エクステンション１０よりも接合深さが深い高濃度の不純物拡散層である。また、エクステンション１０の下部を囲むように、Ｈａｌｏ１４が形成されている。
【００２９】
また、Ｓｉ基板２上には、エッチングストッパ膜１６を介して、第１の層間絶縁膜１８が形成されている。第１の層間絶縁膜１８の膜厚は、約１００nmである。第１の層間絶縁膜１８には、ゲートが埋め込まれて形成されている。具体的には、ｎＭＩＳ領域においては、Ｓｉ基板２のエクステンション１０に挟まれたチャネル部上において、第１の層間絶縁膜１８に、ゲート溝２０が形成され、このゲート溝２０の内壁面に沿って、ゲート絶縁膜２２が形成されている。Ｓｉ基板２上、即ち、ゲート溝２０底部におけるゲート絶縁膜２２の物理的膜厚は、約２nmである。また、このゲート溝２０内部のゲート絶縁膜２２上には、ゲート電極２４が形成されている。このゲート電極２４のゲート長は、約３０nmであり、全膜厚は、約１００nmである。ゲート電極２４は、ゲート溝２０内部のゲート絶縁膜２２に沿って形成されたＴｉＳｉ２膜２６と、Ｔｉ膜２８、更に、その上に、ゲート溝２０内を埋め込んで形成されたＮｉ膜３０とで構成される。
【００３０】
また、ｐＭＩＳ領域においては、同様に、Ｓｉ基板２のチャネル領域上において、第１の層間絶縁膜１８にゲート溝２０が形成され、このゲート溝２０内壁面に沿って、ゲート絶縁膜２２が形成されている。ゲート絶縁膜２２の膜厚は、ｎＭＩＳ領域と同様であり、ゲート溝２０底部において約２nmである。ゲート溝２０内部のゲート絶縁膜２２上には、ゲート電極３２が形成されている。ゲート電極３２のゲート長は、約３０nmであり、膜厚は、約１００nmである。ゲート電極３２は、ゲート溝２０内部のゲート絶縁膜２２上に沿って形成されたＮｉＳｉ２膜３４と、ゲート溝２０内を埋め込んで形成されたＮｉ膜３６とにより構成される。
【００３１】
各領域において、ゲート電極２４、３２の側面には、ゲート絶縁膜２２を介して、サイドウォール３８が形成されている。サイドウォール３８の側面と、Ｓｉ基板２表面には、エッチングストッパ膜１６が配置され、更に、その上に、第１の層間絶縁膜１８が形成されている。
【００３２】
また、第１の層間絶縁膜１８上には、第２の層間絶縁膜４０が形成されている。第２の層間絶縁膜４０及び/または第１の層間絶縁膜１８とを貫通して、ソース/ドレイン１２や、ゲート電極２４等に接続するコンタクトプラグが形成されている。コンタクトプラグは、第２の層間絶縁膜４０及び/又は第１の層間絶縁膜１８の、所定の位置を貫通するコンタクトホールに、バリアメタル４４を介して、メタル４６を埋め込むことにより形成されている。
【００３３】
図２は、この発明の実施の形態における半導体装置の製造方法を説明するためのフロー図である。また、図３〜図１７は、半導体装置の各製造工程における状態を説明するための断面模式図である。
以下、図１〜図１７を用いて、上述した半導体装置の製造方法について説明する。
【００３４】
まず、図３に示すように、Ｓｉ基板２上に、ＳＴＩ４を形成して、Ｓｉ基板２上を、ｎＭＩＳ領域、ｐＭＩＳ領域に分離し、更に、各領域に、ｐ型、ｎ型の不純物を注入し、ｐウェル６、ｎウェル８を形成する（ステップＳ２）。
【００３５】
次に、熱酸化によりダミーゲート酸化膜５０ａを形成する（ステップＳ４）。また、ダミーゲート酸化膜５０ａ上に、ＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコン膜５２ａを形成する（ステップＳ６）。
【００３６】
図４に示すように、ポリシリコン膜５２ａを加工して、ダミーゲート電極５２を形成する。具体的には、フォトリソグラフィ法により、レジストマスク５４を形成し、これをマスクとして、ＲＩＥ（Reactive Ion Etching; 反応性イオンエッチング）により、ポリシリコン膜５２ａの異方性エッチングを行う。その後、レジストマスク５４を除去する。このとき、ダミーゲート電極５２のゲート長は、ｎＭＩＳ領域、ｐＭＩＳ領域、共に約３０nmとする。
【００３７】
次に、図５に示すように、ｎＭＩＳ領域に、エクステンション１０とＨａｌｏ１４とを形成する（ステップＳ１０）。具体的には、リソグラフィ法によりｐＭＩＳ領域を覆うレジストマスクを形成した後、このレジストマスクとダミーゲート電極５２とをマスクとして、まずｎ型不純物をイオン注入し、更に、その下方に、ｐ型不純物をイオン注入することにより、ｎ型のエクステンション１０と、ｐ型のＨａｌｏ１４とを、ｎＭＩＳ領域に形成する。
【００３８】
次に、ｐＭＩＳ領域に、エクステンション１０とＨａｌｏ１４とを形成する（ステップＳ１２）。具体的には、ｎＭＩＳ領域を覆うレジストマスクを形成し、ダミーゲート電極５２をマスクとして、ｐ型の不純物をイオン注入し、更に、その下方に、ｎ型のイオンを注入する。これにより、ｐＭＩＳ領域に、ｐ型のエクステンション１０と、ｎ型のＨａｌｏ１４とを形成する。
【００３９】
次に、図６に示すように、ダミーゲート電極５２の側面に、サイドウォール３８を形成する（ステップＳ１４）。ここでは、まず、ＳｉＮ等の絶縁膜を、ＬＰＣＶＤ（Low Pressure CVD）法により堆積する。その後、この絶縁膜に、ＲＩＥ（Reactive Ion Etching; 反応性イオンエッチング）等の異方性エッチングによる、所謂側壁残しエッチングを行うことにより、サイドウォール３８が形成される。また、このとき、同時に、ダミーゲート酸化膜５０ａのＳｉ基板２上に露出する部分も除去され、サイドウォール３８及びダミーゲート電極５２直下にのみ、ダミーゲート酸化膜５０が残る。
【００４０】
次に、ｎＭＩＳ領域に、ソース/ドレイン１２を形成する（ステップＳ１６）。ここでは、ｐＭＩＳ領域にレジストマスクを形成し、このレジストマスクと、ダミーゲート電極５２及びサイドウォール３８とをマスクとして、ｎ型のイオン注入を行うことにより、エクステンション１０より外側に、ソース/ドレイン１２が形成される。
【００４１】
次に、ｐＭＩＳ領域に、ソース/ドレイン１２を形成する（ステップＳ１８）。ここでは、ｎＭＩＳ領域にレジストマスクを形成し、このレジストマスクと、ダミーゲート電極５２及びサイドウォール３８とをマスクとして、ｐ型のイオン注入を行うことにより、ｐＭＩＳ領域のエクステンション１０より外側に、ソース/ドレイン１２が形成される。
その後、エクステンション１０及びソース/ドレイン１２の不純物の活性化のため、約１０００℃、約１秒間のアニールを行う（ステップＳ２０）。
【００４２】
次に、図７に示すように、ダミーゲート電極５２、サイドウォール３８、Ｓｉ基板２等の表面に露出する部分全面に沿って、エッチングストッパ膜１６ａを形成する（ステップＳ２２）。エッチングストッパ膜１６ａとしては、ＳｉＮ膜等を用いる。更に、このエッチングストッパ膜１６ａ上に、ダミーゲート電極５２等を埋めるように、第１の層間絶縁膜１８ａを、ＣＶＤ法により堆積する（ステップＳ２４）。
【００４３】
次に、図８に示すように、第１の層間絶縁膜１８ａの表面を、ＣＭＰ（Chemical Mechanical Polishing）法等により研磨する（ステップＳ２６）。ここでは、まず、第１の層間絶縁膜１８ａ表面のＣＭＰを行い、エッチングストッパ膜１６ａにより、このＣＭＰによる研削を止める。更に、エッチングストッパ膜１６ａの表面を、ウェットエッチングあるいはドライエッチングにより除去する。これにより、第１の層間絶縁膜１８の表面に、ダミーゲート電極５２が露出する。ＣＭＰ後の、最終的な、Ｓｉ基板２表面から、第１の層間絶縁膜１８表面までの膜厚は、約１００nmである。
【００４４】
次に、図９に示すように、ダミーゲート電極５２及びその直下のダミーゲート酸化膜５０を除去する（ステップＳ２８）。これにより、第１の層間絶縁膜１８に、ゲート電極を形成するためのゲート溝２０が形成される。
【００４５】
次に、図１０に示すように、少なくともゲート溝２０底面は完全に被覆するように、ゲート溝２０内壁も含む全面に、ＺｒＯ２若しくはＨｆＯ２又はそれに、Ｓｉ、Ａｌ、Ｎ等を添加したゲート絶縁膜２２を形成し（ステップＳ３０）、その上に、シリコン膜（アモルファス又はポリシリコン）６０を形成する（ステップＳ３２）。ここでは、ＣＶＤ法により、約５nm程度に堆積する。
【００４６】
次に、図１１に示すように、シリコン膜６０の表面全面に、第１の金属膜としてＴｉ膜６２を形成する（ステップＳ３４）。Ｔｉ膜６２は、ＰＶＤ（Physical Vapor Deposition）法を用いて、膜厚約５nmに形成する。
【００４７】
次に、図１２に示すように、ｐＭＩＳ領域のＴｉ膜６２を除去する（ステップＳ３６）。ここでは、リソグラフィ法によりｎＭＩＳ領域を覆うレジストマスク６４を形成し、これをマスクとして、ｐＭＩＳ領域側のＴｉ膜６２のみを選択的にエッチングして除去する。その後、レジストマスク６４を剥離する。
【００４８】
次に、図１３に示すように、基板表面全面に、Ｎｉ膜６６を形成する（ステップＳ３８）。Ｎｉ膜６６は、ＰＶＤ法を用いて、膜厚約５０nmに形成する。これにより、ゲート溝２０内部は、Ｔｉ膜６２、Ｎｉ膜６６等により埋め込まれた状態となる。
【００４９】
次に、非酸化雰囲気中でアニールを行う（ステップＳ４０）。ここでのアニール温度は、約８００℃とし、アニール時間は、約１０秒間とする。この条件は、Ｔｉ膜６２及びＮｉ膜６６が、シリコン６０の全膜厚分シリサイド化される条件である。
【００５０】
このアニールにおいて、ｎＭＩＳ領域で、Ｔｉ膜６２と、シリコン膜６０とは、次の（１）式のような反応を起こす。
Ｔｉ+２Ｓｉ→ＴｉＳｉ２+ΔＨｆｎ    ・・・・    （１）
なお、（１）式において、ΔＨｆｎは、生成熱を表す。
【００５１】
また、ｐＭＩＳ領域で、Ｎｉ膜６６と、シリコン膜６０とは、次の（２）式のような反応を起こす。
Ｎｉ+２Ｓｉ→ＮｉＳｉ２+ΔＨｆｐ    ・・・・    （２）
なお、（２）式において、ΔＨｆｐは、生成熱を表す。
【００５２】
ここで、上述のようなＴｉまたはＮｉと、Ｓｉとの反応において、シリコン１mol当りの生成熱の絶対値は、Ｔｉの場合、即ち、（１）式の場合の方が大きい。即ち、生成熱ΔＨｆｎの絶対値は、生成熱ΔＨｆｐの絶対値より大きい。具体的に、Ｔｉの生成熱の絶対値は、１６（kcal/mol）であり、Ｎｉの生成熱の絶対値は、１０．４（kcal/mol）である。
【００５３】
従って、図１４に示すように、ｎＭＩＳ領域においては、Ｔｉ膜６２上に、Ｎｉ膜６４が形成されているが、アニールを行っても、シリサイド化するのは、Ｔｉ膜６２のみであり、Ｎｉ膜６６はシリサイド化されずにそのまま残される。従って、ｎＭＩＳ領域においては、ゲート絶縁膜２２上に、ＴｉＳｉ２膜２６ａと、反応せずに残ったＴｉ膜２８ａと、Ｎｉ膜３０ａとが積層された状態となり、ｐＭＩＳ領域においては、ＮｉＳｉ２膜３４ａと反応せずに残ったＮｉ膜３６ａとが積層された状態となる。
【００５４】
次に、図１５に示すように、ゲート溝２０内部以外の部分に形成された、ＴｉＳｉ２膜２６ａ、Ｔｉ膜２８ａ、Ｎｉ膜２０ａ、ＮｉＳｉ２膜３４ａ、Ｎｉ膜６６を除去する（ステップＳ４２）。ここでは、ＣＭＰによる研磨を行うことにより、第１の層間絶縁膜１８上のこれらの膜を除去することができる。
【００５５】
次に、図１６に示すように、第１の層間絶縁膜上に、第２の層間絶縁膜４０を堆積する（ステップＳ４４）。ここでは、ＣＶＤ法等を用いて第２の層間絶縁膜４０を形成する。第２の層間絶縁膜４０形成後、第２の層間絶縁膜４０を貫通して、ゲート電極２４の表面に至るコンタクトホール７０や、第１、第２の層間絶縁膜４０、１８及びエッチングストッパ膜１６を貫通して、ソース/ドレイン１２に至るコンタクトホール７２等を開口する（ステップＳ４６）。ここでは、フォトリソグラフィ法により所定のパターンを有するレジストマスクを形成した後、これをマスクとして、第１、第２の層間絶縁膜１８、４０及びエッチングストッパ膜１６にエッチングを施す。
【００５６】
次に、図１７に示すように、コンタクトホール７０、７２内壁を含む表面全面に、バリアメタル４４ａを形成する（ステップＳ４８）。ここでは、スパッタ法によりバリアメタルの成膜を行う。その後、コンタクトホール７０、７２内壁を埋め込む深さで、コンタクトホール内に、金属を埋め込む（ステップＳ５０）。
【００５７】
次に、少なくとも、層間絶縁膜４２の表面の一部が露出するように、ＣＭＰによる平坦化を行う（ステップＳ５２）。これにより、図１に示すような半導体装置が形成される。その後、必要に応じて、多層配線等を形成すればよい。
【００５８】
以上説明したように、この実施の形態においては、ｎＭＩＳ領域には、Ｔｉ膜６２、Ｎｉ膜６６を積層し、ｐＭＩＳ領域には、Ｎｉ膜６６を形成した状態で、シリサイド化のためのアニールを行う。ここで、ＴｉとＳｉとの反応におけるシリコン１mol当たりの生成熱の絶対値は、Ｎｉの場合よりも大きい。従って、ｎＭＩＳ領域においては、Ｔｉ膜６２とＮｉ膜６６とが積層された状態のままアニールを行うが、Ｎｉ膜はシリサイド化されず、そのまま残る。一方、ｐＭＩＳ領域においては、Ｎｉ膜６６のみが形成されていることから、Ｎｉがシリサイド化される。
従って、この実施の形態においては、一度のアニールで、容易に、仕事関数の異なる金属からなる２種のメタルゲートを形成することができる。
【００５９】
また、メタルゲート形成過程において、ゲート絶縁膜２２上に直接形成するのは、シリコン膜６０である。従って、その後の金属膜（例えば、Ｔｉ膜６２やＮｉ膜６６等）の形成の工程で、シリコン膜６０上に、ＰＶＤ法を用いることはあるが、これは、ゲート絶縁膜２２への直接のスパッタを行うものではない。従って、金属膜形成時、即ち、ゲート電極２４、３２形成時において、ゲート絶縁膜２２に与えるダメージを、抑えることができる。
また、同様に、金属膜を、ＰＶＤ法ではなく、ＣＶＤ法を用いて形成する場合に、そのＣＶＤ成膜の工程で、ハロゲンが含まれるガスを用いる場合がある。しかし、この成膜においても、ゲート絶縁膜２２上に、既に、シリコン膜６０が成膜されているため、ハロゲンのゲート絶縁膜２２への混入を抑えることができる。
従って、金属膜の成膜において、ＰＶＤ法、ＣＶＤ法、いずれの方法を用いる場合にも、ゲート絶縁膜２２へのダメージ等を抑えることができ、膜質のよいゲート絶縁膜を有する半導体装置を形成することができる。
【００６０】
なお、この実施の形態においては、ｎＭＩＳ領域側に、Ｔｉ膜６２、Ｎｉ膜６６が積層され、ｐＭＩＳ領域側にＮｉ膜６６のみが形成された状態で、アニールを行う場合について説明した。しかし、この発明は、これに限るものではない。しかしながら、形成する金属膜は、シリサイド化された場合に、そのゲート電極に必要な仕事関数を有する金属であることが好ましい。
【００６１】
具体的に、例えば、この発明を適用して、２種のゲート電極を形成する場合には、例えば、まず、仕事関数等から、条件の適切な２種の金属を選択する。そして、各金属とシリコンとのシリサイド化の反応において、シリコン１mol当りの生成熱の絶対値が大きい方の金属からなる膜を、先に、ポリシリコン膜上に形成する。その後、その生成熱の絶対値が大きいほうの金属のシリサイドを、ゲート電極として用いる領域以外の領域の金属を除去する。そして、全面に、他方の生成熱の絶対値が小さい方の金属からなる膜を形成する。その後アニールを行うことにより、各領域に、所望の金属シリサイドを含むゲート電極が形成される。
【００６２】
表１は、Shottky barrier height から計算した仕事関数を示す。ここで、Shottky barrier heightから計算した仕事関数は、ゲート電極を形成した場合のものとは若干異なるが、大まかな傾向は一致する。また、表２は、各シリサイドのシリコン１mol当りの生成熱を示す。
ｎＭＩＳ、ｐＭＩＳ用のゲート電極形成用の金属を決定する場合、例えば、まず、表１の金属の中から、それぞれ、適切な金属を選択する。そして、選択した金属のを比較して、表２の各元素の右欄に示す生成熱の絶対値が大きな方の金属を先に成膜し、その後、不要な領域から、その金属を削除し、生成熱の小さな方を全面に形成した後、アニールを行うことにより、ゲート電極を形成することができる。
【００６３】
【表１】
2005347631.tif 000003
【００６４】
【表２】
2005347631.tif 000004
【００６５】
また、この実施の形態においては、ゲート溝２０を形成した後、ゲート溝２０内に、ゲート絶縁膜２２と、ゲート電極２４、３２とを埋め込んで形成する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、Ｓｉ基板上にゲート絶縁膜を形成し、その上に、ポリシリコン膜、第１の金属膜、第２の金属膜を適切な領域に堆積した後、シリサイド化したものを、それぞれ、ゲート加工し、これをマスクに、拡散層を形成するような方法にも用いることができる。また、ゲート電極に限らず、２種類の金属シリサイド膜を積層する必要のある他の部分に形成することもできる。
【００６６】
また、この実施の形態においては、ｎＭＩＳ領域、ｐＭＩＳ領域に１ずつのトランジスタの断面を図示して説明した。しかし、この発明において、半導体装置は、このような形状に限るものではない。また、この発明において、各膜の膜種や膜厚や形成方法等は、実施の形態において説明したものに限るものではない。これらは、この発明の範囲内において、適宜選択しうるものである。
【００６７】
なお、例えば、この実施の形態において、ｎＭＩＳ領域、ｐＭＩＳ領域は、それぞれ、この発明の「第１の領域」、「第２の領域」に該当し、シリコン膜６０、Ｔｉ６２、Ｎｉ膜６６は、それぞれ、この発明における「シリコン膜」、「第１の金属膜」、「第２の金属膜」に該当する。
【００６８】
また、例えば、実施の形態において、ｎＭＩＳ領域に形成されたゲート絶縁膜２２、ゲート電極２４は、この発明の「第１のゲート絶縁膜」、「第１のゲート電極」に該当し、ｎＭＩＳ領域のエクステンション１０及びソース/ドレイン１２は、「第１の不純物拡散層」に該当する。また、例えば、実施の形態において、ｐＭＩＳ領域に形成されたゲート絶縁膜２２、ゲート電極３２は、この発明の「第２のゲート絶縁膜」、「第２のゲート電極」に該当し、ｐＭＩＳ領域のエクステンション１０及びソース/ドレイン１２は、「第２の不純物拡散層」に該当する。また、例えば、ＴｉＳｉ２膜２６、ＮｉＳｉ２膜３４は、それぞれ、この発明の、「第１の金属シリサイド」、「第２の金属シリサイド」に該当する。
【００６９】
また、例えば、実施の形態において、ステップＳ３０、Ｓ３２を実行することにより、それぞれ、この発明の「ゲート絶縁膜形成工程」、「シリコン膜形成工程」が実行される。また、例えば、ステップＳ３４、Ｓ３８を実行することにより、それぞれ、この発明の「第１の金属膜形成工程」、「第２の金属膜形成工程」が実行される。また、例えば、ステップＳ４０を実行することにより、この発明の「第１のシリサイド化工程」及び「第２のシリサイド化工程」が実行される。
【図面の簡単な説明】
【００７０】
【図１】この発明の実施の形態における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１４】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１５】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１６】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１７】この発明の実施の形態における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１８】従来の半導体装置の製造過程における状態を説明するための断面模式図である。
【図１９】従来の半導体装置の製造過程における状態を説明するための断面模式図である。
【図２０】従来の半導体装置の製造過程における状態を説明するための断面模式図である。
【図２１】従来の半導体装置の製造過程における状態を説明するための断面模式図である。
【図２２】従来の半導体装置の製造過程における状態を説明するための断面模式図である。
【図２３】従来の半導体装置の製造過程における状態を説明するための断面模式図である。
【図２４】従来の半導体装置の製造過程における状態を説明するための断面模式図である。
【符号の説明】
【００７１】
２  Ｓｉ基板
４  ＳＴＩ
６  ｐウェル
８  ｎウェル
１０  エクステンション
１２  ソース/ドレイン
１４  Ｈａｌｏ
１６  エッチングストッパ膜
１８  第１の層間絶縁膜
２０  ゲート溝
２２  ゲート絶縁膜
２４  ゲート電極
２６  ＴｉＳｉ２膜
２８  Ｔｉ膜
３０  Ｎｉ膜
３２  ゲート電極
３４  ＮｉＳｉ２膜
３６  Ｎｉ膜
３８  サイドウォール
４０  第２の層間絶縁膜
４４  バリアメタル
４６  メタル
５０  ダミーゲート酸化膜
５２  ダミーゲート電極
５４  レジストマスク
６０  シリコン膜
６２  Ｔｉ膜
６４  レジストマスク
６６  Ｎｉ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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