(57)【要約】【課題】ドレイン電極とソース電極の間の電位差を拡大することにより、ドレイン電極から流入したサージ電流をより効率よくソース電極および基板電極から放出する半導体装置を提供する。【解決手段】基板１０１に形成されたソース・ドレイン領域１１４と、ソース・ドレイン領域１１４下に形成された、チャネルストッパ領域１０４と、基板上に形成されたゲート絶縁膜１０７、ソース電極、ドレイン電極、ソース・ドレイン領域１１４から絶縁体によって分離された基板電極とを備え、チャネルストッパ領域１０４を超えない深さにある不純物領域１２１を有することを特徴とする半導体装置を提供する。その結果、ソース電極側にホールをより多く蓄積し、ソース電極側の電位を上昇させることが出来るため、高電流を低ドレイン電圧で流す高性能な保護トランジスタを提供することが出来る。【選択図】図２
2005347372.tif 000002
【特許請求の範囲】
【請求項１】
基板上に選択的に形成された反対導電型のソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間の領域上に形成されたゲート絶縁膜と、
前記ソース・ドレイン領域上にそれぞれ形成されたソース電極、ドレイン電極と、
前記ソース電極、前記ドレイン電極とは絶縁体によって分離された前記半導体基板上にある基板電極と、
前記ソース・ドレイン領域下で前記絶縁体の底部、もしくは前記底部より深い位置に不純物濃度ピークを有するチャネルストッパ領域とを備え、
少なくとも前記ソース電極下の基板内において、前記チャネルストッパ領域のピーク濃度位置より浅い位置がピーク濃度になるように、もしくは隣接する深さにピーク濃度を有する不純物領域を備えることを特徴とする半導体装置。
【請求項２】
前記不純物領域は、前記チャネルストッパ領域のピーク濃度と等濃度であることを特徴とする、請求項１記載の半導体装置。
【請求項３】
前記不純物領域は、前記ソース領域に近い領域ほど不純物濃度が高くなることを特徴とする、請求項１記載の半導体装置。
【請求項４】
前記不純物領域は、前記ソース電極と前記ドレイン電極と前記基板電極下の前記基板内であって、前記ソース・ドレイン領域より深い位置で前記チャネルストッパ領域より浅い位置に形成されていることを特徴とする、請求項１記載の半導体装置。
【請求項５】
前記不純物領域は、ボロンドープ層であることを特徴とする、請求項１記載の半導体装置。
【請求項６】
前記不純物領域は、前記ソース領域より深い、もしくは隣接する領域で、前記チャネルストッパ領域より浅い位置に形成されていることを特徴とする、請求項１記載の半導体装置。
【請求項７】
基板上に選択的にＳＴＩ領域を形成する工程と、
前記ＳＴＩ形成領域の下に、チャンネルストッパ層を形成する工程と、
前記基板に選択的に反対導電型のソース・ドレイン領域を形成する工程と、
前記ソース領域と前記ドレイン領域の間の領域上にゲート絶縁膜を有するゲート電極を形成する工程とを備え、
前記ＳＴＩ形成後、前記ゲート電極を形成する前に、少なくとも前記ソース領域下前記チャンネルストッパ領域を超えない深さで、前記基板内に前記不純物領域を形成する工程を備えることを特徴とする、請求項１記載の半導体装置。
【請求項８】
基板上に選択的にＳＴＩ領域を形成する工程と、
前記ＳＴＩ形成領域の下に、チャネルストッパ層を形成する工程と、
前記基板上にゲート絶縁膜を有するゲート電極を形成する工程と
前記ゲート電極の両側の基板内に、選択的に反対導電型のソース・ドレイン領域を形成する工程と、
前記ゲート電極上に絶縁膜を堆積する工程と、
前記絶縁膜中に上部電極と接続する基板コンタクトを形成する工程とを備え、
前記チャネルストッパ層を形成した後、前記ゲート電極を形成する前に、基板内の前記チャネルストッパ層より浅い位置にイオン注入する工程を備えることを特徴とする半導体装置の製造方法。
【請求項９】
基板上に選択的にＳＴＩ領域を形成する工程と、
前記ＳＴＩ領域の底部を含む深さにイオンを注入する工程と、
前記イオンを注入した層に熱を加える工程と、
前記ＳＴＩ形成領域の下であって、前記イオンを注入した位置より深い位置に、チャネルストッパ層を形成する工程と、
前記基板上にゲート絶縁膜を有するゲート電極を形成する工程と
前記ゲート電極の両側の基板内に、選択的に反対導電型のソース・ドレイン領域を形成する工程と、
前記ゲート電極上に絶縁膜を堆積する工程と、
前記絶縁膜中に上部電極と接続する基板コンタクトを形成する工程とを備えることを特徴とする、半導体装置の形成方法。
【請求項１０】
基板内にイオンを注入する工程と、
前記イオンを注入した領域上にＳｉ膜を形成する工程と、
前記イオンを注入した領域を侵食しない範囲で基板表面に選択的にＳＴＩ領域を形成する工程と、
前記ＳＴＩ形成領域の下に、チャンネルストッパ層を形成する工程と、
前記基板に選択的に反対導電型のソース・ドレイン領域を形成する工程と、
前記ソース領域と前記ドレイン領域の間にゲート絶縁膜を有するゲート電極を形成する工程と、
前記ゲート電極上に絶縁膜を堆積する工程と、
前記絶縁膜中に上部電極と接続する基板コンタクトを形成する工程とを備えることを特徴とする、半導体装置の製造方法。
【請求項１１】
前記イオンを注入した領域上に、Ｓｉ膜をエピタキシャル成長させることにより形成することを特徴とする、請求項１０記載の半導体装置の製造方法。
【請求項１２】
基板上に選択的にＳＴＩ領域を形成する工程と、
前記ＳＴＩ形成領域の下に、チャネルストッパ層を形成する工程と、
前記基板に選択的に反対導電型のソース・ドレイン領域を形成する工程と、
前記ソース領域と前記ドレイン領域の間の領域上にゲート絶縁膜を有するゲート電極を形成する工程と
前記ゲート電極上に絶縁膜を堆積する工程と、
前記絶縁膜中に上部電極と接続する基板コンタクトを形成する工程とを備え、
前記ゲート電極を形成した後前記絶縁膜を堆積する前に、前記基板上にソース領域に開口部を備えたレジスト膜を形成し、前記ソース領域下で前記チャネルストッパ層より浅い位置にイオン注入する工程とを備えることを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に外部から入ってくるサージから内部回路を保護するための保護トランジスタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
図１４（ａ）〜図１５（ｂ）は、従来の半導体装置の製造工程を示す断面図である。
まず、図１４（ａ）に示すように、濃度１×１０16/cm3のP型シリコン基板１上に、厚み４０ｎｍの酸化膜２、及び、厚み１２０nmの窒化膜３を順次形成する。その後、窒化膜３上にフォトレジスト４を形成した後、フォトレジスト４をマスクにしてドライエッチングにより窒化膜３をエッチングし、活性化領域に窒化膜３を残存させる。
【０００３】
次に、図１４（ｂ）に示すように、フォトレジスト４を除去した後、窒化膜３を酸化防止マスクにしてP型シリコン基板１を酸化することにより、厚み６００nmのロコス酸化膜５を形成し、窒化膜３を除去する。
【０００４】
その後、図１４（ｃ）に示すように、しきい値制御層を形成するためのイオン注入を行い、次いでエネルギー１８０KeV、ドーズ量２×１０12/cm2でボロンを注入し、Ｐ型のチャンネルストッパ６を形成する。
【０００５】
続いて、図１５（ａ）に示すように、活性化領域（後に形成されるソース・ドレイン領域）に形成されたチャンネルストッパ６の不純物濃度を薄くする為、活性化領域のチャンネルストッパ領域に濃度ピークが来るように、かつ、ロコス酸化膜５下には注入されないようにエネルギーを設定してエネルギー２００KeVでリンを注入し、活性化領域のボロンイオンを打ち返し、不純物領域７（ｐ型）を形成する。この不純物領域７の不純物濃度はP型シリコン基板１の不純物濃度にほぼ等しいか、その１．５倍を超えない値に形成される。
【０００６】
その後、周知の技術によって、ゲート酸化膜８、多結晶シリコンゲート９、Ｎ型低濃度層１０、層間絶縁膜１１及び配線層１２を形成する。その結果、図１５（ｂ）に示すような構造のトランジスタが形成される。
【０００７】
図１５（ｃ）は、図１５（ｂ）に示すＮ型低濃度層１０の深さ方向の不純物分布図である。
【０００８】
この従来方法によると、図１５（ｃ）に示すように、Ｎ型低濃度層１０直下のＰ型チャンネルストッパ層６の不純物濃度をリン注入による打ち返しにより薄めることが出来るため、トランジスタの基板電位効果が低減化され、ジャンクション容量も抑えることが出来る。
【０００９】
なお、この出願に関する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開平７−１７６６０９号公報（段落番号［００１１］〜［００１６］）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、従来の構造に基づいて保護トランジスタとなるＮ型ＭＩＳトランジスタを有する半導体装置を設計すると、図１３に示すような構造となる。具体的には、図１３に示す半導体装置は、基板２０１表面に選択的にＳＴＩ２０２を有し、基板２０１内部であってＳＴＩ２０２底部に隣接するチャネルストッパ２０４を備え、チャネルストッパ２０４より浅い位置で基板２０１の表面付近に低濃度ソース・ドレイン領域２１０、ポケット領域２１１、高濃度ソース・ドレイン領域２１４を備えている。また基板２０１上にはゲート酸化膜２０７、ポリシリコンゲート２０８、サイドウォール２１２からなるトランジスタを有し、層間絶縁膜２１９内電極２２２と各ソース、ドレイン、高濃度領域２１６を接続する基板コンタクト２１８を備えている。
【００１１】
ここで、ドレイン電極側の注入不純物濃度とソース電極側の注入不純物濃度では特に大きな差が存在しない。また、基板電極はドレイン電極から距離が離れた位置に存在するため、基板電極下の基板表面に高濃度不純物層を有していても、基板内を流れる電流の抵抗を充分下げることが出来ず、電流がスムーズに流れにくい。
【００１２】
従って、ドレイン電極から基板電極へ電流が流れることによってトランジスタがバイポーラ動作を起こした時においても、ソース電極側の抵抗値はドレイン電極側の抵抗値と大きな差がないため、ドレイン電極側へ流れる電流量を充分増加させることが出来ない。よって、静電破壊に対する保護トランジスタとしての能力が低下してしまうという問題がある。
【００１３】
そこで、本発明では、ソース電極側、もしくはＳＴＩ下の基板内部に高濃度層を形成することにより、ドレイン電極とソース電極の間の電位差を拡大する、もしくは基板電極側への電流もより流れやすくすることにより、ドレイン電極から流入したサージ電流をより効率よくソース電極および基板電極から放出する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、基板上に選択的に形成された反対導電型のソース・ドレイン領域と、ソース領域とドレイン領域の間の領域上に形成されたゲート絶縁膜と、ソース・ドレイン領域上にそれぞれ形成されたソース電極、ドレイン電極と、ソース電極、前記ドレイン電極とは絶縁体によって分離された前記半導体基板上にある基板電極と、ソース・ドレイン領域下で絶縁体の底部、もしくは前記底部より深い位置に不純物濃度ピークを有するチャネルストッパ領域とを備え、少なくともソース電極下の基板内において、チャネルストッパ領域のピーク濃度位置より浅い位置がピーク濃度になるように、もしくは隣接する深さにピーク濃度を有する不純物領域を備えることを特徴とする半導体装置を提供する。
【００１５】
その結果、比較的平坦な濃度ピークを有す不純物領域を形成することにより、高濃度ソース領域の電位を上昇させることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域に流れやすくなる。
【００１６】
従って、ドレインの高電界集中領域の熱の発生を抑制し、高性能の保護トランジスタを提供することが出来る。
【発明の効果】
【００１７】
本発明によると、ソース領域より深い位置で、かつチャネルストッパ層より浅い位置に比較的平坦な濃度ピークを有する不純物領域を形成することにより、高濃度ソース領域の電位を上昇させることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域に流れやすくなる。従って、基板電極となる高濃度基板領域へリークする電流を抑制することが出来、高電流を低ドレイン電圧で流すことが可能になる。つまり、同じ電圧がかかっても、流れる電流の量を多くすることが出来、高性能の保護トランジスタを提供することが出来る。
【００１８】
加えて、高濃度ソース領域に流れる電流よりも高濃度基板領域へ流れる電流の方が小さくなることにより、保護トランジスタ内部を流れる電流量は低下するため、基板内部で発生する熱量を抑制することが出来る。その結果、シリコン基板が溶解するなど不具合の発生を抑制し、高性能な保護トランジスタを形成することが出来る。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態について図面を参照しながら説明する。
【００２０】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図１（ａ）〜図２（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態では、前記不純物領域は、前記ソース電極と前記ドレイン電極と前記基板電極下の前記基板内であって、前記ソース・ドレイン領域と前記チャンネルストッパ領域の間に形成されていることに特徴がある。
【００２１】
まず、図１（ａ）に示す工程で、P型半導体基板１０１内に、活性領域を囲む深さ300nmのSTI１０２を形成する。このＳＴＩ１０２によって、Ｎ型ＭＯＳトランジスタ形成領域ＲＴｎと基板コンタクト領域Ｒｓｕｂに区画される。
【００２２】
次に、図１（ｂ）に示す工程で、半導体基板１０１に、しきい値制御注入によるＰ型のしきい値制御層１０３、チャンネルストッパ注入によるＰ型の下部チャンネルストッパ１０４、ウェル注入によるｐ型のウェル層１０５を形成する。このとき、しきい値制御層１０３は、Ｐ型不純物であるボロンイオンをイオン注入し、半導体基板１０１における活性領域の表面部に形成する。また、下部チャンネルストッパ層１０４は、P型不純物であるボロンイオンを加速電圧１２０keV、ドーズ量６×１０12ａｔｏｍｓ・cm-2、注入角度７°、の注入条件でイオン注入して、しきい値制御層１０３よりも深く半導体基板１０１におけるＳＴＩ１０２の底面付近の深さ位置がピーク濃度になるように形成する。また、ウェル層１０５は、Ｐ型不純物であるボロンイオンをイオン注入し、下部チャネルストッパ層１０４よりも深く半導体基板１０１におけるＳＴＩ１０２の底面よりも深い位置がピーク濃度になるように形成する。
【００２３】
その後、図１（ｃ）に示す工程で、半導体基板１０１にＰ型不純物であるボロンイオンを加速電圧が１００〜１１５ＫeV、ドーズ量が６〜８×１０12cm-2、注入角度７°の注入条件でイオン注入してＰ型の上部チャネルストッパ層１０６を形成する。この上部チャネルストッパ層１０６は、下部チャネルストッパ層１０４の上部に隣接するように、下部チャネルストッパ層１０４のピーク濃度位置より浅い位置がピーク濃度になるように形成する。これにより、比較的平坦な濃度ピークを有する下部チャネルストッパ層１０４及び上部チャネルストッパ層１０６からなるチャネルストッパ領域１２１を形成することが出来る。このとき、上部チャネルストッパ層１０６のピーク濃度は、下部チャネルストッパ層１０４のピーク濃度と同濃度以上にすることが望ましく、チャネルストッパ領域１２１としてのピーク濃度が下部チャネルストッパ層１０４のピーク濃度とソース・ドレイン領域との間にあってもよい。
【００２４】
続いて、図１（ｄ）に示す工程で、半導体基板１０１上に厚さ７．５ｎｍの熱酸化膜を形成した後、熱酸化膜上に暑さ１８０ｎｍのポリシリコン膜を形成する。その後、リソグラフィー工程及びドライエッチング工程により、ポリシリコン膜及び熱酸化膜をパターニングして、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎの活性領域上に、ゲート絶縁膜１０７及びゲート電極１０８を形成する。
【００２５】
次に、図２（ａ）に示す工程で、半導体基板１０１上に、基板コンタクト領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１０９をリソグラフィー工程により形成する。その後、フォトレジスト膜１０９及びポリシリコンゲート１０８をマスクとして、半導体基板１０１にＮ型の低濃度ソース・ドレイン領域１１０を形成する。さらに、同一マスクを用いて、半導体基板１０１にＰｇａｔａ不純物であるリンイオン（Ｐ+）を、加速電圧３０ｋｅＶ、ドーズ量１．５×１０13atoms・cm-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＮ型の低濃度ソース・ドレイン領域１１０を形成する。さらに、同一マスクを用いて、半導体基板１０１にＰｇａｔａ不純物であるボロンイオン（Ｂ+）又はフッ化ボロンイオン（ＢＦ2+）を、加速電圧２５ｋｅＶ、ドーズ量３．０×１０12atoms・cm-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＰ型のポケット領域１１１を形成する。このとき、ポケット領域１１１は、ゲート電極１０８下部のチャネル領域に向かって突出するように、低濃度ソース・ドレイン領域１１０の側部下方に隣接して形成する。なお、図２（ａ）〜（ｄ）においては、図面を簡単化するために、しきい値制御層１０３及びウェル層１０５の図示は省略してある。
【００２６】
次に、図２（ｂ）に示す工程で、フォトレジスト膜１０９を除去した後、基板上の全面に厚さ約８０nmのシリコン酸化膜を堆積した後、異方性エッチング（ドライエッチング）によりシリコン酸化膜をエッチバックして、ゲート電極１０８の側面上に絶縁性サイドウォール膜１１２を形成する。その後、基板上に、基板コンタクト形成領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１１３をリソグラフィー工程により形成する。そして、フォトレジスト膜１１３をリソグラフィー工程により形成する。そして、フォトレジスト膜１１３、ゲート電極１０８、絶縁性サイドウォール１１２をマスクとして、半導体基板１０１にｎ型不純物である砒素イオン（As+）を、加速電圧が５０keV、ドーズ量が６×１０15atms・cm-2の注入条件でイオン注入して、高濃度ドレイン領域１１４ａ及び高濃度ソース領域１１４ｂからなるＮ型の高濃度ソース・ドレイン領域１１４を形成する。このとき、高濃度ソース・ドレイン領域１１４は、低濃度ソース・ドレイン領域１１０よりも拡散深さの深く形成することが出来る。
【００２７】
その後、図２（ｃ）に示す工程で、フォトレジスト膜１１３を除去した後、基板上に、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎを覆い、基板コンタクト領域Ｒｓｕｂに開口部を有するフォトレジスト膜１１５をリソグラフィー工程により形成する。続いて、フォトレジスト膜１１５をマスクとして、Ｐ型不純物であるボロンイオン（B+）を、加速電圧が５keV、ドーズ量が約７．５×１０14atms・cm-2の条件で４回転のイオン注入をして、基板コンタクト領域Ｒｓｕｂの半導体基板１０１の表面部に電位を制御する為のP型の高濃度領域１１６を形成する。
【００２８】
次に、図２（ｄ）に示す工程で、半導体基板１０１に熱処理を施して半導体基板１０１内に注入された各不純物の活性化を行う。その後、周知の技術を用いて、高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８の表面に、それぞれシリサイド領域１１７を形成する。そして、基板上に全面に層間絶縁膜１１９を形成した後、層間絶縁膜１１９に高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８のシリサイド領域１１７に到達する各コンタクトプラグ１１８を形成し、層間絶縁膜１１９上に各コンタクトプラグ１１８に接続される配線１２２を形成する。これにより、図２（ｄ）に示す構造を有する保護トランジスタとなるＮ型ＭＩＳトランジスタを有する半導体装置を得ることが出来る。
【００２９】
次に、本実施形態における不純物分布について図３を用いて説明する。
【００３０】
図３（ａ）は、図２（ｄ）に示す半導体装置のソース領域であるＡ−Ａ箇所の深さ方向における不純物分布を示す図であり、図３（ｂ）は図２（ｄ）に示す半導体装置のＳＴＩ領域であるＢ−Ｂ箇所の深さ方向における不純物分布を示す図である。
【００３１】
本実施形態によれば、高濃度ソース領域１１４ｂの下方には、図３（ａ）に示すように、下部チャネルストッパ層１０４と、下部チャネルストッパ層１０４の上部に隣接し、且つ、下部チャネルストッパ層１０４のピーク濃度位置より浅い位置がピーク濃度になるように形成された上部チャネルストッパ層１０６とからなる、比較的平坦な濃度ピークを有するチャネルストッパ領域１２１が形成されている。これに対して、ＳＴＩ領域１０２の下方には、図３（ｂ）に示すように、ＳＴＩ領域の底面付近に濃度ピークを有する下部チャネルストッパ層１０４の一部からなるチャネルストッパ領域１２１ａが形成されている。
【００３２】
次に、図２（ｄ）に示すようなＮ型ＭＩＳトランジスタからなる保護トランジスタを有する半導体装置におけるサージ印加時の動作について説明する。
【００３３】
外部から正サージが配線１２２及びコンタクトプラグ１１８を通じて高濃度ドレイン領域１１４ａに印加された場合、高濃度ドレイン領域１１４ａと基板（チャネルストッパ領域１２１）の接合部分でインパクトイオン化現象が起こり、ホールが充分発生すると、寄生バイポーラ動作によりチャネルストッパ領域１２１を通じて高濃度ソース領域１１４ｂへ電流が流れる。このとき、チャネルストッパ領域１２１を通じて流れるホールは、基板電極に接続されている高濃度基板領域１１６方向に流れる傾向よりも高濃度ソース領域１１４ｂ方向へ流れる傾向の方が強くなる。
【００３４】
これは、図３（ａ）に示すように、高濃度ソース領域１１４ｂ直下に形成されるチャネルストッパ領域１２１には、下部チャネルストッパ層１０４の上に、下部チャネルストッパ層１０４のピーク濃度と同じ、もしくはそれ以上の高濃度なピーク濃度を有する上部チャネルストッパ層１０６が形成されており、電気的な抵抗が小さくなっている。これに対して、高濃度基板領域１１６に電気的に通じるＳＴＩ領域１０２直下に形成されるチャネルストッパ領域１２１ａには、図３（ｂ）に示すように、下部チャネルストッパ層１２１ａには、図３（ｂ）に示すように、下部チャネルストッパ層１０４の一部が形成されているだけで、上部チャネルストッパ層１０６は形成されておらず、高濃度ソース領域１１４ｂ直下のチャネルストッパ領域１２１に比べて、電気的な抵抗が大きくなっている。
【００３５】
従って、高濃度ソース領域１１４ｂの下により多くのホールが蓄積され、高濃度基板領域１１６よりも高濃度ソース領域１１４ｂに、より電流が流れやすくなる。つまり、高濃度ソース領域１１４ｂ直下の接合部分に多量のホールを存在させることにより、高濃度ソース領域１１４ｂの電位が上昇しＯＮ抵抗を下げることができるので、ドレイン領域とソース領域間の電位障壁を下げることが出来る。
【００３６】
以上の構成によれば、上部チャネルストッパ層１０６を形成することにより、高濃度ソース領域１１４ｂの電位を上昇させることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域１１４ｂに流れやすくなる。従って、基板電極となる高濃度基板領域１１６へリークする電流を抑制することが出来、高電流を低ドレイン電圧で流すことが可能になる。つまり、同じ電圧がかかっても、流れる電流の量を多くすることが出来、高性能の保護トランジスタを提供することが出来る。
【００３７】
加えて、高濃度ソース領域１１４ｂに流れる電流よりも高濃度基板領域１１６へ流れる電流の方が小さくなることにより、保護トランジスタ内部を流れる電流量は低下するため、基板内部で発生する熱量を抑制することが出来る。その結果、シリコン基板が溶解するなど不具合の発生を抑制し、高性能な保護トランジスタを形成することが出来る。
【００３８】
また、本実施形態の製造方法によれば、図１（ｃ）に示すように、通常のトランジスタ製造工程にイオン注入工程を１回追加することにより、高濃度ソース領域１１４ｂの直下に上部チャネルストッパ層１０６を形成することが出来るため、製造コストの抑制を図ることが出来る。
【００３９】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について説明する。本実施形態では、熱拡散によりに比較的均一な高濃度チャネルストッパ領域を形成する点に特徴がある。
【００４０】
図４（ａ）〜図５（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４１】
まず、図４（ａ）に示す工程で、P型半導体基板１０１内に、活性領域を囲む深さ300nmのＳＴＩ１０２を形成する。このＳＴＩ１０２によって、Ｎ型ＭＯＳトランジスタ形本実施形態では、熱拡散によりにチャネルストッパ領域１２１を形成する点に特徴がある。成領域ＲＴｎと基板コンタクト領域Ｒｓｕｂに区画される。
【００４２】
次に、図４（ｂ）に示す工程で、P型半導体基板１０１内に、チャネルストッパ注入によりＰ型の下部チャネルストッパ層１０４を形成する。このとき、下部チャネルストッパ層１０４は、Ｐ型不純物であるボロンイオンを加速電圧１２０keV、ドーズ量が６×１０12cm-2、注入角度７°の注入条件でイオン注入して、半導体基板１０１におけるＳＴＩ１０２の底面付近の深さ位置がピーク濃度になるように形成する。
【００４３】
その後、図４（ｃ）に示す工程で、半導体基板１０１に対して、炉内温度が７００℃の条件で２００分間の熱処理を行う。したがって、先に注入したＰ型不純物が熱拡散し、比較的平坦な濃度ピークを有するチャネルストッパ領域１２１を形成することが出来る。
【００４４】
続いて、図４（ｄ）に示す位置に、半導体基板１０１に、しきい値制御注入によるＰ型のしきい値制御層１０３、ウェル注入によるｐ型のウェル層１０５を形成する。このとき、しきい値制御層１０３は、Ｐ型不純物であるボロンイオンをイオン注入し、半導体基板１０１における活性領域の表面部に形成する。また、ウェル層１０５は、Ｐ型不純物であるボロンイオンをイオン注入し、チャネルストッパ領域１２１よりも深く半導体基板１０１におけるＳＴＩ１０２の底面よりも深い位置がピーク濃度になるように形成する。
【００４５】
その後、半導体基板１０１上に厚さ７．５ｎｍの熱酸化膜を形成した後、熱酸化膜上に厚さ１８０ｎｍのポリシリコン膜を形成する。その後、リソグラフィー工程及びドライエッチング工程により、ポリシリコン膜及び熱酸化膜をパターニングして、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎの活性領域上に、ゲート絶縁膜１０７及びゲート電極１０８を形成する。
【００４６】
次に、図５（ａ）に示す工程で、半導体基板１０１上に、基板コンタクト領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１０９をリソグラフィー工程により形成する。その後、フォトレジスト膜１０９及びポリシリコンゲート１０８をマスクとして、半導体基板１０１にＮ型不純物であるリンイオン（Ｐ+）を、加速電圧３０ｋｅＶ、ドーズ量１．５×１０13atoms・cm-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＮ型の低濃度ソース・ドレイン領域１１０を形成する。さらに、同一マスクを用いて、半導体基板１０１にＰ型不純物であるボロンイオン（Ｂ+）又はフッ化ボロンイオン（ＢＦ2+）を、加速電圧２５ｋｅＶ、ドーズ量３．０×１０12atoms・cm-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＰ型のポケット領域１１１を形成する。このとき、ポケット領域１１１は、ゲート電極１０８下部のチャネル領域に向かって突出するように、低濃度ソース・ドレイン領域１１０の側部下方に隣接して形成する。なお、図５（ａ）〜（ｄ）においては、図面を簡単化するために、しきい値制御層１０３及びウェル層１０５の図示は省略してある。
【００４７】
次に、図５（ｂ）に示す工程で、フォトレジスト膜１０９を除去した後、基板上の全面に厚さ８０ｎｍのシリコン酸化膜を堆積した後、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極１０８の側面上に絶縁性サイドウォール１１２を形成する。その後、基板上に、基板コンタクト形成領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１１３をリソグラフィー工程により形成する。そして、フォトレジスト膜１１３、ゲート電極１０８、絶縁性サイドウォール１１２をマスクとして、半導体基板１０１にｎ型不純物である砒素イオン（Ａｓ+）を、加速電圧５０ｋｅＶ、ドーズ量６×１０15atoms・cm-2の注入条件でイオン注入して、高濃度ドレイン領域１１４ａ及び高濃度ソース領域１１４ｂからなるＮ型の高濃度ソース・ドレイン領域１１４を形成する。このとき、高濃度ソース・ドレイン領域１１４は、低濃度ソース・ドレイン領域１１０よりも拡散深さを深く形成することができる。
【００４８】
続いて、図５（ｃ）に示す工程で、フォトレジスト膜１１３を除去した後、基板上に、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎを覆い、基板コンタクト形成領域Ｒｓｕｂに開口部を有するフォトレジスト膜１１５をリソグラフィー工程により形成する。その後、フォトレジスト膜１１５をマスクとして、Ｐ型不純物であるボロンイオン（Ｂ+）を、加速電圧５ｋｅＶ、ドーズ量７．５×１０14atoms・cm-2の注入条件で４回転のイオン注入をして、基板コンタクト形成領域Ｒｓｕｂの半導体基板１０１の表面部に基板の電位を制御する為のＰ型の高濃度基板領域１１６を形成する。
【００４９】
次に、図５（ｄ）に示す工程で、半導体基板１０１に熱処理を施して半導体基板１０１内に注入された各不純物の活性化を行なう。その後、周知の技術を用いて、高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８の表面に、それぞれシリサイド領域１１７を形成する。そして、基板上に全面に層間絶縁膜１１９を形成した後、層間絶縁膜１１９に高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８のシリサイド領域１１７に到達する各コンタクトプラグ１１８を形成し、層間絶縁膜１１９上に各コンタクトプラグ１１８に接続される配線１２２を形成する。これにより、図５（ｄ）に示す構造を有する保護トランジスタとなるＮ型ＭＩＳトランジスタを有する半導体装置を得ることができる。
【００５０】
次に、本実施形態における不純物分布について図６を用いて説明する。
【００５１】
図６（ａ）は、図５（ｄ）に示す半導体装置のソース領域であるＡ−Ａ箇所の深さ方向における不純物分布を示す図であり、図６（ｂ）は図５（ｄ）に示す半導体装置のＳＴＩ領域であるＢ−Ｂ箇所の深さ方向における不純物分布を示す図である。
【００５２】
本実施形態によれば、高濃度ソース領域１１４ｂの下方には、図６（ａ）に示すように、高濃度の比較的平坦な濃度ピークを有するチャネルストッパ領域１２１が形成されている。これに対して、ＳＴＩ領域１０２の下方には、図６（ｂ）に示すように、ＳＴＩ領域の底面付近に濃度ピークを有するチャネルストッパ領域１２１が形成されている。
【００５３】
ここで、図５（ｄ）に示すようなＮ型ＭＩＳトランジスタからなる保護トランジスタを有する半導体装置におけるサージ印加時の動作について説明する。
【００５４】
外部から正サージが配線１２２及びコンタクトプラグ１１８を通じて高濃度ドレイン領域１１４ａに印加された場合、高濃度ドレイン領域１１４ａと基板（チャネルストッパ領域１２１）の接合部分でインパクトイオン化現象が起こり、ホールが充分発生すると、寄生バイポーラ動作によりチャネルストッパ領域１２１を通じて高濃度ソース領域１１４ｂへ電流が流れる。このとき、チャネルストッパ領域１２１を通じて流れるホールは、基板電極に接続されている高濃度基板領域１１６方向に流れる傾向よりも高濃度ソース領域１１４ｂ方向へ流れる傾向の方が強くなる。
【００５５】
これは、図６（ａ）に示すように、高濃度ソース領域１１４ｂ直下に形成されるチャネルストッパ領域１２１は、深さ方向に広い範囲で高濃度なピーク濃度を有する層であり、電気的な抵抗が小さくなっている。これに対して、高濃度基板領域１１６に電気的に通じるＳＴＩ領域１０２直下に形成されるチャネルストッパ領域１２１ａには、図６（ｂ）に示すように、チャネルストッパ領域１２１の深さ方向への幅は狭く、高濃度なピーク濃度を有する層の厚みが薄いため、高濃度ソース領域１１４ｂ直下のチャネルストッパ領域１２１に比べて、電気的な抵抗が大きくなっている。
【００５６】
従って、高濃度ソース領域１１４ｂの下により多くのホールが蓄積され、高濃度基板領域１１６よりも高濃度ソース領域１１４ｂに、より電流が流れやすくなる。つまり、高濃度ソース領域１１４ｂ直下の接合部分に多量のホールを存在させることにより、高濃度ソース領域１１４ｂの電位が上昇しＯＮ抵抗を下げることができるので、ドレイン領域とソース領域間の電位障壁を下げることが出来る。
【００５７】
以上の構成によれば、高濃度のチャネルストッパ領域１２１を形成することにより、高濃度ソース領域１１４ｂの電位を上昇させることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域１１４ｂに流れやすくなる。従って、基板電極となる高濃度基板領域１１６へリークする電流を抑制することができ、高電流を低ドレイン電圧で流すことが可能になる。つまり、同じ電圧がかかっても、流れる電流の量を多くすることが出来、高性能の保護トランジスタを提供することが出来る。
【００５８】
加えて、高濃度ソース領域１１４ｂに流れる電流よりも高濃度基板領域１１６へ流れる電流の方が小さくなることにより、保護トランジスタ内部を流れる電流量は低下するため、基板内部で発生する熱量を抑制することが出来る。その結果、シリコン基板が溶解するなど不具合の発生を抑制し、高性能な保護トランジスタを形成することができる。
【００５９】
また、本実施形態によると、図５（ａ）に示すように、通常のI/O系のトランジスタ製造工程に熱処理工程１回を追加することにより、高濃度ドレイン領域１１４ｂ直下に高濃度のチャネルストッパ領域１２１を形成することが出来るため、製造コストの抑制を図ることが出来る。
【００６０】
（第３の実施形態）
第３の実施形態について、図面を参照しながら説明する。本実施形態は、高濃度ソース領域直下に高濃度ドープ層を有する点に特徴がある。図７（ａ）〜図８（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【００６１】
まず、図７（ａ）に示す工程で、P型シリコン基板１０１上に、後にソース領域となる領域に開口部を持つフォトレジスト膜１３０をリソグラフィーにより形成する。その後、フッ化ボロンイオン（BF2+）、又はボロンイオン（B+）を、加速電圧が3〜5keV、ドーズ量が1〜2×1013cm-2の条件でイオン注入して、高濃度ボロンドープ層１３１を形成する。
【００６２】
次に、図７（ｂ）に示す工程で、膜厚の制御性の良い超高真空CVD装置を用いて、不純物を含まないシリコンのエピタキシャル層１３２を約30〜40nmの厚さで形成した後、700〜800℃の温度条件で200〜300分間熱処理を加える。この時、高濃度ボロンドープ層１３１は、エピタキシャル層１３２側へも拡散し、深さ方向に対して比較的平坦な濃度ピークを有するボロンドープ層からなるチャネルストッパ領域１３１ａを形成する。
【００６３】
その後、図７（ｃ）に示す工程で、P型半導体基板１０１内に、活性領域を囲む深さ300nmのSTI１０２を形成する。このＳＴＩ１０２によって、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎと基板コンタクト領域Ｒｓｕｂに区画される。そして、半導体基板１０１に、しきい値制御注入によるＰ型のしきい値制御層１０３、チャネルストッパ注入によるＰ型の下部チャネルストッパ層１０４、ウェル注入によるｐ型のウェル層１０５を形成する。このとき、しきい値制御層１０３は、Ｐ型不純物であるボロンイオンをイオン注入し、半導体基板１０１における活性領域の表面部に形成する。また、下部チャネルストッパ層１０４は、Ｐ型不純物であるボロンイオンを加速電圧１２０ｋｅＶ、ドーズ量６×１０12atoms・cm-2、注入角度７°の注入条件でイオン注入して、しきい値制御層１０３よりも深く半導体基板１０１におけるＳＴＩ１０２の底面付近の深さ位置がピーク濃度になるように形成する。また、ウェル層１０５は、Ｐ型不純物であるボロンイオンをイオン注入して、下部チャネルストッパ層１０４よりも深く半導体基板１０１におけるＳＴＩ１０２の底面よりも深い位置がピーク濃度になるように形成する。
【００６４】
続いて、図７（ｄ）に示す工程で、半導体基板１０１上に厚さ７．５ｎｍの熱酸化膜を形成した後、熱酸化膜上に厚さ１８０ｎｍのポリシリコン膜を形成する。その後、リソグラフィー工程及びドライエッチング工程により、ポリシリコン膜及び熱酸化膜をパターニングして、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎの活性領域上に、ゲート絶縁膜１０７及びゲート電極１０８を形成する。次に、半導体基板１０１上に、基板コンタクト領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１０９をリソグラフィー工程により形成する。続いて、フォトレジスト膜１０９及びポリシリコンゲート１０８をマスクとして、半導体基板１０１にＮ型不純物であるリンイオン（Ｐ+）を、加速電圧３０ｋｅＶ、ドーズ量１．５×１０13atoms・cm-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＮ型の低濃度ソース・ドレイン領域１１０を形成する。さらに、同一マスクを用いて、半導体基板１０１にＰ型不純物であるボロンイオン（Ｂ+）又はフッ化ボロンイオン（ＢＦ2+）を、加速電圧２５ｋｅＶ、ドーズ量３．０×１０12atoms・cm-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＰ型のポケット領域１１１を形成する。このとき、ポケット領域１１１は、ゲート電極１０８下部のチャネル領域に向かって突出するように、低濃度ソース・ドレイン領域１１０の側部下方に隣接して形成する。なお、図７（ｄ）〜図８（ｃ）においては、図面を簡単化するために、しきい値制御層１０３及びウェル層１０５の図示は省略してある。
【００６５】
次に、図８（ａ）に示す工程で、フォトレジスト膜１０９を除去した後、基板上の全面に厚さ８０ｎｍのシリコン酸化膜を堆積した後、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極１０８の側面上に絶縁性サイドウォール１１２を形成する。その後、基板上に、基板コンタクト形成領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１１３をリソグラフィー工程により形成する。そして、フォトレジスト膜１１３、ゲート電極１０８、絶縁性サイドウォール１１２をマスクとして、半導体基板１０１にｎ型不純物である砒素イオン（Ａｓ+）を、加速電圧５０ｋｅＶ、ドーズ量６×１０15atoms・cm-2の注入条件でイオン注入して、高濃度ドレイン領域１１４ａ及び高濃度ソース領域１１４ｂからなるＮ型の高濃度ソース・ドレイン領域１１４を形成する。このとき、高濃度ソース・ドレイン領域１１４は、低濃度ソース・ドレイン領域１１０よりも拡散深さを深く形成することができる。
【００６６】
その後、図８（ｂ）に示す工程で、フォトレジスト膜１１３を除去した後、基板上に、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎを覆い、基板コンタクト形成領域Ｒｓｕｂに開口部を有するフォトレジスト膜１１５をリソグラフィー工程により形成する。続いて、フォトレジスト膜１１５をマスクとして、Ｐ型不純物であるボロンイオン（Ｂ+）を、加速電圧５ｋｅＶ、ドーズ量７．５×１０14atoms・cm-2の注入条件で４回転のイオン注入をして、基板コンタクト形成領域Ｒｓｕｂの半導体基板１０１の表面部に基板の電位を制御する為のＰ型の高濃度基板領域１１６を形成する。
【００６７】
続いて、図８（ｃ）に示す工程で、半導体基板１０１に熱処理を施して半導体基板１０１内に注入された各不純物の活性化を行う。その後、周知の技術を用いて、高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８の表面に、それぞれシリサイド領域１１７を形成する。そして、基板上に全面に層間絶縁膜１１９を形成した後、層間絶縁膜１１９に高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８のシリサイド領域１１７に到達する各コンタクトプラグ１１８を形成し、層間絶縁膜１１９上に各コンタクトプラグ１１８に接続される配線１２２を形成する。これにより、図８（ｃ）に示す構造を有する保護トランジスタとなるＮ型ＭＩＳトランジスタを有する半導体装置を得ることができる。
【００６８】
次に、本実施形態における不純物分布について図９を用いて説明する。
【００６９】
図９（ａ）は、図８（ｃ）に示す半導体装置のソース領域であるＡ−Ａ箇所の深さ方向における不純物分布を示す図であり、図９（ｂ）は図８（ｃ）に示す半導体装置のＳＴＩ領域であるＢ−Ｂ箇所の深さ方向における不純物分布を示す図である。
【００７０】
本実施形態によれば、高濃度ソース領域１１４ｂの下方には、図９（ａ）に示すように、下部チャネルストッパ層１０４の上にあり、且つ、下部チャネルストッパ層１０４のピーク濃度位置より浅い位置がピーク濃度になるように形成された、比較的平坦な濃度ピークを有するチャネルストッパ領域１３１ａが形成されている。これに対して、ＳＴＩ領域１０２の下方には、図９（ｂ）に示すように、ＳＴＩ領域の底面付近に濃度ピークを有する下部チャネルストッパ層１０４の一部からなるチャネルストッパ領域１３１ｂが形成されている。
【００７１】
次に、図８（ｃ）に示すようなＮ型ＭＩＳトランジスタからなる保護トランジスタを有する半導体装置におけるサージ印加時の動作について説明する。
【００７２】
外部から正サージが配線１２２及びコンタクトプラグ１１８を通じて高濃度ドレイン領域１１４ａに印加された場合、高濃度ドレイン領域１１４ａと基板（下部チャネルストッパ層１０４）の接合部分でインパクトイオン化現象が起こり、ホールが充分発生すると、寄生バイポーラ動作によりチャネルストッパ領域１３１ａを通じて高濃度ソース領域１１４ｂへ電流が流れる。このとき、チャネルストッパ領域１３１ａを通じて流れるホールは、基板電極に接続されている高濃度基板領域１１６方向に流れる傾向よりも高濃度ソース領域１１４ｂ方向へ流れる傾向の方が強くなる。
【００７３】
これは、図９（ａ）に示すように、高濃度ソース領域１１４ｂ直下に形成されるチャネルストッパ領域１３１ａには、下部チャネルストッパ層１０４に重ねて、下部チャネルストッパ層１０４のピーク濃度と同じ、もしくはそれ以上の高濃度なピーク濃度を有するチャネルストッパ領域１３１ａが形成されており、電気的な抵抗が小さくなっている。これに対して、高濃度基板領域１１６に電気的に通じるＳＴＩ領域１０２直下に形成されるチャネルストッパ領域１３１ｂには、図９（ｂ）に示すように、下部チャネルストッパ層１０４の一部が形成されているだけで、高濃度のチャネルストッパ領域１３１ａは形成されておらず、高濃度ソース領域１１４ｂ直下のチャネルストッパ領域１３１ａに比べて、電気的な抵抗が大きくなっている。
【００７４】
従って、高濃度ソース領域１１４ｂの下により多くのホールが蓄積され、高濃度基板領域１１６よりも高濃度ソース領域１１４ｂに、より電流が流れやすくなっている。つまり、高濃度ソース領域１１４ｂ直下の接合部分に多量のホールを存在させることにより、高濃度ソース領域１１４ｂの電位が上昇しＯＮ抵抗を下げることができるので、ドレイン領域とソース領域間の電位障壁を下げることが出来る。
【００７５】
以上の構成によれば、高濃度チャネルストッパ領域１３１ａを形成することにより、高濃度ソース領域１１４ｂの電位を上昇されることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域１１４ｂに流れやすくなる。従って、基板電極となる高濃度基板領域１１６へリークする電流を抑制することができ、高電流を低ドレイン電圧で流すことが可能になる。つまり、同じ電圧がかかっても、流れる電流の量を多くすることが出来、高性能の保護トランジスタを提供することが出来る。
【００７６】
加えて、高濃度ソース領域１１４ｂに流れる電流よりも高濃度基板領域１１６へ流れる電流の方が小さくなることにより、保護トランジスタ内部を流れる電流量は低下するため、基板内部で発生する熱量を抑制することが出来る。その結果、シリコン基板が溶解するなど不具合の発生を抑制し、高性能な保護トランジスタを形成することができる。
【００７７】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置の製造方法について説明する。
【００７８】
図１０（ａ）〜図１１（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態では、選択的に高濃度領域を形成する点に特徴がある。
【００７９】
まず、図１０（ａ）に示す工程で、Ｐ型の半導体基板１０１に、活性領域を囲む深さ３００ｎｍのＳＴＩ１０２を形成する。このＳＴＩ１０２によって、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎと基板コンタクト領域Ｒｓｕｂに区画される。
【００８０】
次に、図１０（ｂ）に示す工程で、半導体基板１０１に、しきい値制御注入によるＰ型のしきい値制御層１０３、チャネルストッパ注入によるＰ型の下部チャネルストッパ層１０４、ウェル注入によるｐ型のウェル層１０５を形成する。このとき、しきい値制御層１０３は、Ｐ型不純物であるボロンイオンでイオン注入し、半導体基板１０１における活性領域の表面部に形成する。また、下部チャネルストッパ層１０４は、Ｐ型不純物であるボロンイオンを加速電圧１２０ｋｅＶ、ドーズ量６×１０12atoms・cm-2、注入角度７°の注入条件でイオン注入して、しきい値制御層１０３よりも深く半導体基板１０１におけるＳＴＩ１０２の底面付近の深さ位置がピーク濃度になるように形成する。また、ウェル層１０５は、Ｐ型不純物であるボロンイオンをイオン注入して、下部チャネルストッパ層１０４よりも深く半導体基板１０１におけるＳＴＩ１０２の底面よりも深い位置がピーク濃度になるように形成する。
【００８１】
次に、図１０（ｃ）に示す工程で、半導体基板１０１上に厚さ７．５ｎｍの熱酸化膜を形成した後、熱酸化膜上に厚さ１８０ｎｍのポリシリコン膜を形成する。その後、リソグラフィー工程及びドライエッチング工程により、ポリシリコン膜及び熱酸化膜をパターニングして、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎの活性領域上に、ゲート絶縁膜１０７及びゲート電極１０８を形成する。その後、半導体基板１０１上に、基板コンタクト領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１０９をリソグラフィー工程により形成する。その後、フォトレジスト膜１０９及びポリシリコンゲート１０８をマスクとして、半導体基板１０１にＮ型不純物であるリンイオン（Ｐ+）を、加速電圧３０ｋｅＶ、ドーズ量１．５×１０13atoms・cm-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＮ型の低濃度ソース・ドレイン領域１１０を形成する。さらに、同一マスクを用いて、半導体基板１０１にＰ型不純物であるボロンイオン（Ｂ+）又はフッ化ボロンイオン（ＢＦ2+）を、加速電圧２５ｋｅＶ、ドーズ量３．０×１０12atoms・cm-2、注入角度２５°の注入条件で４回転の斜めイオン注入してＰ型のポケット領域１１１を形成する。このとき、ポケット領域１１１は、ゲート電極１０８下部のチャネル領域に向かって突出するように、低濃度ソース・ドレイン領域１１０の側部下方に隣接して形成する。なお、図１０（ｃ）〜図１１（ｄ）においては、図面を簡単化するために、しきい値制御層１０３及びウェル層１０５の図示は省略してある。
【００８２】
その後、図１０（ｄ）に示す工程で、フォトレジスト膜１０９を除去した後、基板上の全面に厚さ８０ｎｍのシリコン酸化膜を堆積した後、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極１０８の側面上に絶縁性サイドウォール１１２を形成する。その後、基板上に、基板コンタクト形成領域Ｒｓｕｂを覆い、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎに開口部を有するフォトレジスト膜１１３をリソグラフィー工程により形成する。そして、フォトレジスト膜１１３、ゲート電極１０８、絶縁性サイドウォール１１２をマスクとして、半導体基板１０１にｎ型不純物である砒素イオン（Ａｓ+）を、加速電圧５０ｋｅＶ、ドーズ量６×１０15atoms・cm-2の注入条件でイオン注入して、高濃度ドレイン領域１１４ａ及び高濃度ソース領域１１４ｂからなるＮ型の高濃度ソース・ドレイン領域１１４を形成する。このとき、高濃度ソース・ドレイン領域１１４は、低濃度ソース・ドレイン領域１１０よりも拡散深さを深く形成することができる。
【００８３】
続いて、図１１（ａ）に示す工程で、フォトレジスト膜１１３を除去した後、Ｎ型ＭＩＳトランジスタ形成領域のうち少なくとも高濃度ソース領域１１４bに開口部を持つフォトレジスト膜１４０をリソグラフィー工程により形成する。次に、フォトレジスト膜１４０とポリシリコンゲート１０８とサイドウォール膜１１２をマスクとして、半導体基板１０１にＰ型不純物であるボロンイオン（Ｂ+）又はフッ化ボロンイオン（ＢＦ2+）を、加速電圧が100〜115keV、ドーズ量が6〜8×1012cm-2、注入角度７°の注入条件でイオン注入し、下部チャルストッパ１０４のピーク濃度の位置より浅い位置にチャネルストッパ追加注入を行う。その結果、高濃度ソース領域１１４b の直下で下部チャネルストッパ層１０４の上部に隣接し、且つ下部チャネルストッパ層１０４のピーク濃度位置より浅い位置がピーク濃度になるように形成された、Ｐ型の不純物を有するチャネルストッパ領域１４１を形成する。
【００８４】
次に、図１１（ｂ）に示す工程で、フォトレジスト膜１１３を除去した後、基板上に、Ｎ型ＭＩＳトランジスタ形成領域ＲＴｎを覆い、基板コンタクト形成領域Ｒｓｕｂに開口部を有するフォトレジスト膜１１５をリソグラフィー工程により形成する。その後、フォトレジスト膜１１５をマスクとして、Ｐ型不純物であるボロンイオン（Ｂ+）を、加速電圧５ｋｅＶ、ドーズ量７．５×１０14atoms・cm-2の注入条件で４回転のイオン注入をして、基板コンタクト形成領域Ｒｓｕｂの半導体基板１０１の表面部に基板の電位を制御する為のＰ型の高濃度基板領域１１６を形成する。
【００８５】
その後、図１１（ｃ）に示す工程で、半導体基板１０１に熱処理を施して半導体基板１０１内に注入された各不純物の活性化を行う。その後、周知の技術を用いて、高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８の表面に、それぞれシリサイド領域１１７を形成する。そして、基板上に全面に層間絶縁膜１１９を形成した後、層間絶縁膜１１９に高濃度ソース・ドレイン領域１１４、高濃度基板領域１１６及びゲート電極１０８のシリサイド領域１１７に到達する各コンタクトプラグ１１８を形成し、層間絶縁膜１１９上に各コンタクトプラグ１１８に接続される配線１２２を形成する。これにより、図１１（ｃ）に示す構造を有する保護トランジスタとなるＮ型ＭＩＳトランジスタを有する半導体装置を得ることができる。
【００８６】
次に、本実施形態における不純物分布について図１２を用いて説明する。
【００８７】
図１２（ａ）は、図１１（ｃ）に示す半導体装置のソース領域であるＡ−Ａ箇所の深さ方向における不純物分布を示す図であり、図１２（ｂ）は図１１（ｃ）に示す半導体装置のＳＴＩ領域であるＢ−Ｂ箇所の深さ方向における不純物分布を示す図である。
【００８８】
本実施形態によれば、高濃度ソース領域１１４ｂの下方には、図１２（ａ）に示すように、下部チャネルストッパ層１０４と、下部チャネルストッパ層１０４の上部に隣接し、且つ、下部チャネルストッパ層１０４のピーク濃度位置より浅い位置がピーク濃度になるように形成された、比較的平坦な濃度ピークを有するチャネルストッパ領域１４１が形成されている。これに対して、ＳＴＩ領域１０２の下方には、図１２（ｂ）に示すように、ＳＴＩ領域の底面付近に濃度ピークを有する下部チャネルストッパ層１０４の一部からなるチャネルストッパ領域１４１ａが形成されている。
【００８９】
次に、図１１（ｃ）に示すようなＮ型ＭＩＳトランジスタからなる保護トランジスタを有する半導体装置におけるサージ印加時の動作について説明する。
【００９０】
外部から正サージが配線１２２及びコンタクトプラグ１１８を通じて高濃度ドレイン領域１１４ａに印加された場合、高濃度ドレイン領域１１４ａと基板（チャネルストッパ領域１０４）の接合部分でインパクトイオン化現象が起こり、ホールが充分発生すると、寄生バイポーラ動作によりチャネルストッパ領域１４１を通じて高濃度ソース領域１１４ｂへ電流が流れる。このとき、チャネルストッパ領域１４１を通じて流れるホールは、基板電極に接続されている高濃度基板領域１１６方向に流れる傾向よりも高濃度ソース領域１１４ｂ方向へ流れる傾向の方が強くなる。
【００９１】
これは、図１２（ａ）に示すように、高濃度ソース領域１１４ｂ直下に形成されるチャネルストッパ領域１４１には、下部チャネルストッパ層１０４の上に、下部チャネルストッパ層１０４のピーク濃度と同じ、もしくはそれ以上の高濃度なピーク濃度を有するチャネルストッパ領域１４１が形成されており、電気的な抵抗が小さくなっている。これに対して、高濃度基板領域１１６に電気的に通じるＳＴＩ領域１０２直下に形成されるチャネルストッパ領域１４１ａには、図１２（ｂ）に示すように、下部チャネルストッパ層１０４の一部が形成されているだけで、チャネルストッパ領域１４１は形成されておらず、高濃度ソース領域１１４ｂ直下のチャネルストッパ領域１４１に比べて、電気的な抵抗が大きくなっている。
【００９２】
従って、高濃度ソース領域１１４ｂの下により多くのホールが蓄積され、高濃度基板領域１１６よりも高濃度ソース領域１１４ｂに、より電流が流れやすくなる。つまり、高濃度ソース領域１１４ｂ直下の接合部分に多量のホールを存在させることにより、高濃度ソース領域１１４ｂの電位が上昇しＯＮ抵抗を下げることができるので、ドレイン領域とソース領域間の電位障壁を下げることが出来る。
【００９３】
以上の構成によれば、チャネルストッパ領域１４１を形成することにより、高濃度ソース領域１１４ｂの電位を上昇されることが可能となり、同じ電圧のサージが印加された場合であっても、より大きな電流が高濃度ソース領域１１４ｂに流れやすくなる。従って、基板電極となる高濃度基板領域１１６へリークする電流を抑制することができ、高電流を低ドレイン電圧で流すことが可能になる。つまり、同じ電圧がかかっても、流れる電流の量を多くすることが出来、高性能の保護トランジスタを提供することが出来る。
【００９４】
加えて、高濃度ソース領域１１４ｂに流れる電流よりも高濃度基板領域１１６へ流れる電流の方が小さくなることにより、保護トランジスタ内部を流れる電流量は低下するため、基板内部で発生する熱量を抑制することが出来る。その結果、シリコン基板が溶解するなど不具合の発生を抑制し、高性能な保護トランジスタを形成することができる。
【００９５】
また本実施形態では、高濃度ソース領域１１４ｂ下に選択的に新たな注入を行うため、高濃度ドレイン領域１１４a下端ジャンクション領域のジャンクション容量については増加させることなくソース電極側の電位を選択的に上昇させることが出来る。その結果、基板電極へ電流がリークするのをより効率的に防止することが出来る。
【産業上の利用可能性】
【００９６】
本発明に係る半導体装置によると、高電流を低ドレイン電圧で流す保護トランジスタの提供等に好適である。
【図面の簡単な説明】
【００９７】
【図１】第１の実施形態の工程断面図
【図２】第１の実施形態の工程断面図
【図３】第１の実施形態の効果を示す図
【図４】第２の実施形態の工程断面図
【図５】第２の実施形態の工程断面図
【図６】第２の実施形態の効果を示す図
【図７】第３の実施形態の工程断面図
【図８】第３の実施形態の工程断面図
【図９】第３の実施形態の効果を示す図
【図１０】第４の実施形態の工程断面図
【図１１】第４の実施形態の工程断面図
【図１２】第４の実施形態の効果を示す図
【図１３】従来方法の問題点を示す図
【図１４】従来方法の工程断面図
【図１５】従来方法の工程断面図と濃度分布を示す図
【符号の説明】
【００９８】
１０１  P型シリコン基板
１０２  STI
１０３  しきい値制御層
１０４  下部チャネルストッパ層
１０６  上部チャネルストッパ層
１０７  ゲート酸化膜
１０８  ポリシリコンゲート
１０９  フォトレジスト膜
１１０  低濃度ソース・ドレイン領域
１１１  ポケット領域
１１２  サイドウォール
１１３  フォトレジスト膜
１１４ａ  高濃度ドレイン領域
１１４ｂ  高濃度ソース領域
１１５  フォトレジスト膜
１１６  Ｐ型高濃度領域
１１７  シリサイド領域
１１８  基板コンタクト
１１９  層間絶縁膜
１２１  チャネルストッパ領域
１２２  電極
１３１  高濃度ボロンドープ層
１４１  チャネルストッパ領域
２０１  基板
２０２  STI
２０４  チャネルストッパ層
２０７  ゲート酸化膜
２０８  ポリシリコンゲート
２１０  低濃度ソース・ドレイン領域
２１１  ポケット領域
２１２  サイドウォール
２１４ａ  高濃度ドレイン領域
２１４ｂ  高濃度ソース領域
２１６  Ｐ型高濃度領域
２１７  シリサイド領域
２１８  基板コンタクト
２１９  層間絶縁膜
２２２  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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