(57)【要約】【目的】何ら演算処理能力の高いＣＰＵを設けることなく、ゲイン補正値を容易かつ迅速に得ることができるようにする。【構成】予め補正用メモリに記憶されたオフセット補正値およびゲイン補正値を用いてイメージセンサから出力する各画素の出力のオフセット補正およびゲイン補正をなして各画素の出力のバラツキをなくすようにしたイメージセンサの出力補正装置において、予めゲイン補正の目標値を一定光量による光が入射しているときの各画素の出力によって除算した結果がテーブル設定されているメモリを用いて、そのメモリから各画素のアドレスに応じて読み出した除算結果からゲイン補正値を求めるようにする。【選択図】      図７
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【特許請求の範囲】
【請求項１】
イメージセンサに光が入射していないときの各画素の出力値が所定になるように、予め画素アドレスに対応して第１のメモリに設定されたオフセット補正値を用いた加減算処理によってオフセット補正を行ったうえで、イメージセンサに光が入射しているときの各画素の出力特性の傾きが所定になるように、予め画素アドレスに対応して第２のメモリに設定されたゲイン補正値を用いた乗算処理によってゲイン補正を行うようにしたイメージセンサの出力補正装置において、目標値を用いた除算処理によってゲイン補正値をわり出して第２のメモリに記憶させるようにしたうえで、予めその除算処理の結果がテーブル設定されている第３のメモリから対応する値を読み出してゲイン補正値をわり出すようにしたことを特徴とするイメージセンサの出力補正装置。
【請求項２】
イメージセンサに一定光量の光が入射しているときの目標値を設定し、その目標値を一定光量の入射時における各画素の出力によってそれぞれ除算した結果を画素アドレスに応じて第３のメモリに記憶するようにしたことを特徴とする請求項１の記載によるイメージセンサの出力補正装置。
【請求項３】
オフセット補正された各画素のセンサ信号にもとづいて、一定の目標値に対するゲイン補正値をわり出すようにしたことを特徴とする請求項１の記載によるイメージセンサの出力補正装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、イメージセンサにおける各画素の出力特性のバラツキを演算処理によって補正するイメージセンサの出力補正装置に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ型のイメージセンサにあっては、その１画素分の光センサ回路が、図１に示すように、入射光Ｌｓの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードＰＤと、そのフォトダイオードＰＤに流れるセンサ電流をサブスレッショルド領域の特性を利用した弱反転状態で対数特性をもって電圧信号Ｖｐｄに変換するトランジスタＱ１と、その変換された電圧信号Ｖｐｄを増幅するトランジスタＱ２と、読出し信号Ｖｓのパルスタイミングでもってセンサ信号Ｖｏを出力するトランジスタＱ３とによって構成され、ダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようになっている。そして、光検知に先がけてトランジスタＱ１のドレイン電圧ＶＤを所定時間だけ定常値よりも低く設定することにより、フォトダイオードＰＤの寄生容量Ｃに蓄積された残留電荷を放電させて初期化することにより、センサ電流に急激な変化が生じても即座にそのときの入射光Ｌｓの光量に応じた電圧信号Ｖｐｄが得られるようにして、入射光量が少ない場合でも残像が生ずることがないようにしている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−３２９６１６号公報
【０００４】
図２は、初期化を行わせるようにしたときの光センサ回路における各部信号のタイムチャートを示している。図中、ｔ１は初期化のタイミングを、ｔ２はセンサ信号の読出しのタイミングを示している。また、ｔｍは初期化期間であり、Ｔは光検知時におけるフォトダイオードＰＤの寄生容量Ｃにおける電荷蓄積期間である。
【０００５】
このような光センサ回路にあっては、図３に示すように、入射光量に応じてフォトダイオードＰＤに流れるセンサ電流が多いときには対数出力特性を示すが、センサ電流が少ないときにはフォトダイオードＰＤの寄生容量Ｃの充電に応答遅れを生じてほぼ線形の非対数出力特性を示すようになっている。図中、ＷＡは非対数応答領域を示し、ＷＢは対数応答領域を示している。
【０００６】
しかして、このような光センサ回路を画素単位に用いたイメージセンサでは、図４に示すように、各画素に構造上からくる出力特性のバラツキを生じてしまい、その出力特性が揃うように各画素の出力補正を行う必要があるものになっている。図中、Ｉｏは入射光がないときにフォトダイオードＰＤに流れる暗時のセンサ電流である。
【０００７】
そのため、従来では、予め、入射光をしゃ断した暗時の状態で、各画素の暗時の出力（Ｉｏ）と規定値との差をそれぞれ測定して各画素の暗時の出力が規定値になるようなオフセット補正値（加減算値）を求めるとともに、光を入射させた明時の状態で、各画素の出力特性の傾きが所定に揃うようなゲイン補正値（乗数）を求めて、それらのオフセット補正値およびゲイン補正値を各画素のアドレスに対応してメモリにテーブル設定するようにしている。
【０００８】
そして、図５に示すように、イメージセンサ１から時系列的に出力する各画素のセンサ信号ＶｏをＡＤ変換器２によってデジタル信号に変換したうえで、まず、出力補正部３におけるオフセット補正回路４１において、画素アドレスに応じてメモリ５１から読み出されるオフセット補正値を用いてデジタル演算処理（加減算処理）によるオフセット補正を行わせる。次いで、出力補正部３におけるゲイン補正回路４２において画素アドレスに応じてメモリ５２から読み出されるゲイン補正値を用いてデジタル演算処理（乗算処理）によるゲイン補正を行わせて、ＤＡ変換器６を通してオフセットおよびゲイン補正がなされたセンサ信号Ｖｏ１を得るようにしている（例えば、特許文献２参照）。
【０００９】
【特許文献２】
国際公開第０２／０９１７３６号パンフレット
【００１０】
従来では、メモリ５１、５２にオフセット補正値、ゲイン補正値をそれぞれテーブル設定するに際して、図６に示すように、補正値算出部７によりオフセット補正値およびゲイン補正値を演算処理によって求めて、メモリ５１，５２に記憶させるようにしている。
【００１１】
その際、オフセット補正値を求める場合には、オフセット補正回路４１およびゲイン補正回路４２をともに不動作状態として、暗時におけるイメージセンサ１からの各画素の出力信号をそのままバッファメモリ７１に蓄積したうえで、演算回路７２において、バッファメモリ７１から読み出される各画素の出力信号が目標値設定回路７３から与えられる暗時の規定値となるような加減算値が算出されて、メモリ５１の対応する画素アドレスに逐次記憶されるようになっている。
【００１２】
また、ゲイン補正値を求める場合には、オフセット補正回路４１を動作状態とし、ゲイン補正回路４２を不動作状態として、イメージセンサ１に一定光量の光が入射しているときの各画素の出力信号をオフセット補正したうえでバッファメモリ７１に蓄積して、演算回路７２において、目標値設定回路７３に予め設定されている目標値をバッファメモリ７１から読み出される各画素の出力信号によって除算することによってゲイン補正値がわり出されて、メモリ５２の対応する画素アドレスに逐次記憶されるようになっている。
【００１３】
そのときの除算処理は、例えば１０ビット構成のデータの場合、処理が膨大となってＣＰＵのクロックサイクルの大部分を占めてしまう。
【００１４】
【発明が解決しようとする課題】
解決しようとする問題点は、イメージセンサの出力補正装置にあって、演算回路によってゲイン補正値をわり出すに際して、比較的処理能力の低いＣＰＵを用いて、各画素のゲイン補正値を除算処理によって逐次わり出すようにするのでは処理負担が大きくなって処理速度が遅くなってしまい、各画素のゲイン補正値を求めるだけのために処理能力の高いＣＰＵを設けるようにするのではコストの面で不利になってしまうことである。
【００１５】
【課題を解決するための手段】
本発明は、イメージセンサから出力する各画素の出力のオフセット補正およびゲイン補正を行わせるようにしたイメージセンサの出力補正装置において、予めゲイン補正値をわり出して補正用メモリに記憶させておくに際して、何ら処理能力の高いＣＰＵを設けることなくゲイン補正値を迅速に求めることができるようにするべく、目標値を用いた各画素ごとの除算処理の結果が予めテーブル設定されているメモリを用いて、そのメモリから各画素のアドレスに応じて読み出した除算処理の結果からゲイン補正値を求めるようにしている。
【００１６】
【実施例】
図７は、本発明に係るイメージセンサの出力補正装置の構成例を示している。
【００１７】
ここでは、基本的に、図示しないコントローラの制御下において、イメージセンサ１から時系列的に出力する各画素のセンサ信号Ｖｏを、ＡＤ変換器２によってデジタル信号に変換したうえで、出力補正回路３におけるオフセット補正部４１において、画素アドレスに応じてメモリ５１から読み出されるオフセット補正値を用いてデジタル演算処理によるオフセット補正が行われ、ゲイン補正部４２において画素アドレスに応じてメモリ５２から読み出されるゲイン補正値を用いてデジタル演算処理によるゲイン補正が行われるようになっている。
【００１８】
そして、本発明では、特に、各画素の出力信号を集中的に蓄積するバッファメモリ８１と、オフセット補正値を求めるための暗時の規定値およびゲイン補正値を求めるための目標値が設定されている目標値設定回路８３と、予め目標値を画素の出力値で除算した結果がテーブル設定されているルックアップ用のメモリ８４と、バッファメモリ８１から読み出される各画素の出力信号が目標値設定回路８３から与えられる暗時の規定値となるような加減算値を算出して、それをオフセット補正値としてメモリ５１に記憶させるとともに、バッファメモリ８１から読み出される各画素の出力信号および目標値設定回路８３から与えられる目標値にもとづいて、ルックアップ用のメモリ８４から所定の除算結果を読み出して、それをゲイン補正値としてメモリ５２に記憶させる演算制御回路８２とからなる補正値算出部８を設けるようにしている。
【００１９】
このように構成されたものにあっては、オフセット補正値を求める場合、オフセット補正回路４１およびゲイン補正回路４２をともに不動作状態として、暗時におけるイメージセンサ１からの各画素の出力信号をそのままバッファメモリ８１に蓄積したうえで、演算制御回路８２において、バッファメモリ８１から読み出される各画素の出力信号が目標値設定回路８３から与えられる暗時の規定値となるような加減算値が算出されてメモリ５１の対応する画素アドレスに逐次記憶されるようになっている。
【００２０】
また、ゲイン補正値を求める場合には、オフセット補正回路４１を動作状態とし、ゲイン補正回路４２を不動作状態として、イメージセンサ１に一定光量の光が入射しているときの各画素の出力信号をオフセット補正したうえでバッファメモリ８１に蓄積する。そして、演算制御回路８２において、バッファメモリ８１から読み出した各画素の出力信号および目標値設定回路８３から与えられる目標値に対応する画素アドレスに応じた所定の除算結果をルックアップ用のメモリ８４から読み出して、それをゲイン補正値としてメモリ５２の対応する画素アドレスに記憶させるようになっている。
【００２１】
ここでは、ルックアップ用のメモリ８４には予め任意の目標値を各画素出力で除算したときの商を記憶するようにしている。
【００２２】
例えば、目標値＝６００の場合、各画素のアドレスに対応して、メモリ８４には下記のような内容が記憶される。
2005020681.tif 000003
【００２３】
このように、本発明によれば、ゲイン補正値をわり出すに際して、各画素の出力によってルックアップ用のメモリ８４をアクセスすると、目標値を用いて除算した値が読み出される。
【００２４】
したがって、演算制御回路８２に処理能力の高いＣＰＵを用いることなく、ゲイン補正値を迅速に求めることができるようになる。
【００２５】
ルックアップ用のメモリ８４には、複数の目標値ごとの除算結果がそれぞれ記憶されており、目標値設定回路８３によって設定される目標値に応じた除算結果が読み出されるようになっている。
【００２６】
また、目標値を変えたい場合には、演算制御回路８２に必要な演算を前もって行わせることによって、各画素ごとに除算の処理を行う場合に比べて演算量を大幅に低減させることができるようになる。
【００２７】
例えば、６４０×４８０の画素構成で、１０ビット構成のデータの場合には、ルックアップ用のメモリ８４に記憶するデータは１０ビットなので１０２４個のデータのみ容易にできればよい。その場合、１０２４回の除算を行うのみで、以降はルックアップテーブルの内容を参照すればよいことになる。
【００２８】
その際、単純比較では、６４０×４８０÷１０２４＝３００となり、除算回数は１／３００となる（ＣＰＵの処理負担も１／３００となる）。
【００３２】
【効果】
以上、本発明は、予め補正用メモリに記憶されたオフセット補正値およびゲイン補正値を用いてイメージセンサから出力する各画素の出力のオフセット補正およびゲイン補正をなして各画素の出力のバラツキを補正するようにしたイメージセンサの出力補正装置において、予めゲイン補正の目標値を一定光量による光が入射しているときの各画素の出力によって除算した結果がテーブル設定されているメモリを用いて、そのメモリから各画素のアドレスに応じて読み出した除算結果からゲイン補正値を求めるようにすることにより、何ら演算処理能力の高いＣＰＵを設けることなくゲイン補正値を容易かつ迅速に求めることができるという利点を有している。
【図面の簡単な説明】
【図１】イメージセンサの画素となる光センサ回路の一般的な構成例を示す電気回路図である。
【図２】その光センサ回路における各部信号のタイムチャートである。
【図３】その光センサ回路の出力特性図である。
【図４】光センサ回路における出力特性のばらつき状態を示す特性図である。
【図５】従来のイメージセンサの出力補正装置の基本的な構成を示すブロック図である。
【図６】従来の補正値算出部を設けたイメージセンサの出力補正装置を示すブロック構成図である。
【図７】本発明によるイメージセンサの出力補正装置の一実施例を示すブロック構成図である。
【符号の説明】
１  イメージセンサ
２  ＡＤ変換器
３  出力補正回路
４１  オフセット補正部
４２  ゲイン補正部
５１  オフセット補正用メモリ
５２  ゲイン補正用メモリ
６  ＤＡ変換器
８  補正値算出部
８１  バッファメモリ
８２  演算制御回路
８３  目標値設定回路
８４  ルックアップ用メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005020681.tif 000008
【図６】
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【図７】
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