(57)【要約】【課題】  トレンチゲート型パワーＭＩＳＦＥＴの低容量化およびパンチスルー防止を同時に実現する。【解決手段】  内部にゲート電極１０が形成される溝７を深さ約１μｍ以下で浅く形成することによってトレンチゲート型パワーＭＩＳＦＥＴの入力容量および帰還容量を低減し、ｐ-型半導体領域１３は溝７の底部を覆わないような深さで形成し、トレンチゲート型パワーＭＩＳＦＥＴのソース領域となるｎ+型半導体領域１５の下部にｐ-型半導体領域１３より不純物濃度の高いｐ型半導体領域１４を形成し、ｐ型半導体領域１４をトレンチゲート型パワーＭＩＳＦＥＴのパンチスルーストッパー層とする。【選択図】  図１２
2005057050.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを有する半導体装置であって、
半導体基板の主面に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の第２半導体層と、
前記半導体基板の主面に形成され、少なくとも底部の一部が前記第１半導体層と接し、深さが１μｍ以下である複数の第１溝部と、
前記第１溝部の側壁および底面に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１溝部を埋め込む第１導電体と、
前記第１溝部に隣接して前記第２半導体層内に形成され、前記第１導電型を有する第３半導体層と、
隣り合う前記第１溝部間の前記第２半導体層内に形成された前記第２導電型の第４半導体層と、
前記第３半導体層および前記第４半導体層と電気的に接続する第１電極とを有し、
前記第１半導体層および前記第３半導体層は、前記ＭＩＳＦＥＴのソースまたはドレインを形成し、前記第２半導体層は、前記ＭＩＳＦＥＴのチャネル形成領域を形成し、
前記第２半導体層内の前記第３半導体層の下部に前記第２半導体層より不純物濃度が高い前記第２導電型の第５半導体層が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第５半導体層はパンチスルーストッパー層を形成することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１導電体と電気的に接続され、前記第１導電体より抵抗率の低い第２導電体から形成された第２電極を有することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ＭＩＳＦＥＴは前記半導体基板のチップ領域に形成され、
前記第２電極は、前記チップ領域の周辺に沿って形成された第１部と、前記第１部より内側の前記チップ領域に延在する第２部とを有することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１溝部の深さは、前記第２半導体層の深さの１.１倍以下であることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１溝部の前記第２半導体層からのはみ出し量は０．１μｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１溝部の下部に前記第１溝部と接する前記第１導電型の第６半導体層が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記ＭＩＳＦＥＴのしきい値電圧は２Ｖ以下であることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
隣り合う前記第１溝部間にて前記半導体基板の主面から前記第３半導体層を貫通する第２溝部が形成され、
前記第４半導体層は前記第２溝部の底部を覆うように形成され、
前記第１電極は前記第２溝部を埋め込むように形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記ＭＩＳＦＥＴはＤＣ／ＤＣコンバータのスイッチング素子として用いられることを特徴とする半導体装置。
【請求項１１】
ＭＩＳＦＥＴを有する半導体装置であって、
前記半導体基板の主面に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の第２半導体層と、
前記半導体基板の主面に形成され、少なくとも底部の一部が前記第１半導体層と接し、深さが１μｍ以下かつ前記第２半導体層の深さの１.１倍以下である複数の第１溝部と、
前記第１溝部の側壁および底面に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１溝部を埋め込む第１導電体と、
前記第１溝部に隣接して前記第２半導体層内に形成され、前記第１導電型を有する第３半導体層と、
隣り合う前記第１溝部間の前記第２半導体層内に形成された前記第２導電型の第４半導体層と、
前記第３半導体層および前記第４半導体層と電気的に接続する第１電極と、
前記第１導電体と電気的に接続され、前記第１導電体より抵抗率の低い第２導電体から形成された第２電極とを有し、
前記第１半導体層および前記第３半導体層は、前記ＭＩＳＦＥＴのソースまたはドレインを形成し、前記第２半導体層は、前記ＭＩＳＦＥＴのチャネル形成領域を形成し、
前記第２半導体層内の前記第３半導体層の下部に前記第２半導体層より不純物濃度が高い前記第２導電型の第５半導体層が形成され、
前記第２電極は、前記チップ領域の周辺に沿って形成された第１部と、前記第１部より内側の前記チップ領域に延在する第２部とを有することを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第５半導体層はパンチスルーストッパー層を形成することを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
隣り合う前記第１溝部間にて前記半導体基板の主面から前記第３半導体層を貫通する第２溝部が形成され、
前記第４半導体層は前記第２溝部の底部を覆うように形成され、
前記第１電極は前記第２溝部を埋め込むように形成されていることを特徴とする半導体装置。
【請求項１４】
半導体基板にトレンチ型ゲート電極を有する縦型パワーＭＩＳＦＥＴを含む半導体装置であって、
前記縦型パワーＭＩＳＦＥＴは、前記半導体基板の主面側に形成されたソース領域と、
前記半導体基板の裏面側に形成されたドレイン領域と、
前記ソース領域とドレイン領域の間に形成されたチャネル形成領域とを有し、
前記トレンチ型ゲート電極の形成される溝の深さは１μｍ以下であり、
前記チャネル形成領域内にパンチスルーストッパー層を有することを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記トレンチ型ゲート電極は、前記トレンチ型ゲート電極より抵抗率の低いゲートフィンガーと電気的に接続されていることを特徴とする半導体装置。
【請求項１６】
半導体基板と、
前記半導体基板主面に形成され、第１方向に延在する溝と、
前記溝内に形成されたゲート絶縁膜と、
前記溝内の前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の主面側に形成されたソース領域と、
前記半導体基板の裏面側に形成されたドレイン領域と、
前記ソース領域とドレイン領域の間に形成されたチャネル形成領域とを有する縦型パワーＭＩＳＦＥＴを含む半導体装置であって、
前記ゲート電極および前記ソース領域に０Ｖの電圧を印加し、前記ドレイン領域に周波数１ＭＨｚで０Ｖから１０Ｖまでの変化する電圧を印加した状態において、前記ゲート電極の前記第１方向１μｍ当たりのゲート容量は１×１０-3ｐＦ以下であり、
前記チャネル形成領域内にパンチスルーストッパー層を有することを特徴とする半導体装置。
【請求項１７】
半導体基板のチップ領域に形成されたＭＩＳＦＥＴを有する半導体装置であって、
前記半導体基板の主面に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の第２半導体層と、
前記半導体基板の主面に形成され、少なくとも底部の一部が前記第１半導体層と接し、前記半導体基板の主面から前記第２半導体層を貫通し、深さが１μｍ以下である複数の第１溝部と、
前記第１溝部の側壁および底面に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１溝部を埋め込む第１導電体と、
前記第１溝部に隣接して前記第２半導体層内に形成され、前記第１導電型を有する第３半導体層と、
隣り合う前記第１溝部間の前記第２半導体層内に形成された前記第２導電型の第４半導体層と、
前記第３半導体層および前記第４半導体層と電気的に接続する第１電極と、
前記第１導電体と電気的に接続され、前記第１導電体より抵抗率の低い第２導電体から形成された第２電極とを有し、
前記第１半導体層および前記第３半導体層は、前記ＭＩＳＦＥＴのソースまたはドレインを形成し、前記第２半導体層は、前記ＭＩＳＦＥＴのチャネル形成領域を形成し、
前記第２電極は、前記チップ領域の周辺に沿って形成された第１部と、前記第１部より内側の前記チップ領域に延在する第２部とを有することを特徴とする半導体装置。
【請求項１８】
ＭＩＳＦＥＴを有する半導体装置であって、
半導体基板の主面に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の第２半導体層と、
前記半導体基板の主面に形成され、少なくとも底部の一部が前記第１半導体層と接し、深さが１μｍ以下である複数の第１溝部と、
前記第１溝部の側壁および底面に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１溝部を埋め込む第１導電体と、
前記第１溝部に隣接して前記第２半導体層内に形成され、前記第１導電型を有する第３半導体層と、
隣り合う前記第１溝部間の前記第２半導体層内に形成された前記第２導電型の第４半導体層と、
前記第３半導体層および前記第４半導体層と電気的に接続する第１電極とを有し、
前記第１半導体層および前記第３半導体層は、前記ＭＩＳＦＥＴのソースまたはドレインを形成し、前記第２半導体層は、前記ＭＩＳＦＥＴのチャネル形成領域を形成し、
前記第１導電体は、シリコン膜およびシリコン化合物膜の積層膜、またはシリコン膜および金属膜の積層膜から形成されていることを特徴とする半導体装置。
【請求項１９】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板の主面に第１導電型の第１半導体層を形成する工程、
（ｂ）前記半導体基板に前記第１導電型とは逆の第２導電型の不純物を導入して、前記第１半導体層上に前記第２導電型の第２半導体層を形成する工程、
（ｃ）前記半導体基板の主面に複数の第１溝部を形成する工程、
（ｄ）前記第１溝部内に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜の存在下で前記第１溝部内に第１導電体を埋め込み、ゲート電極を形成する工程、
（ｆ）前記半導体基板に前記第１導電型の不純物を導入して、前記第２半導体層上に前記第１溝部と隣接する前記第１導電型の第３半導体層を形成する工程、
（ｇ）前記半導体基板に前記第１導電型とは逆の前記第２導電型の不純物を導入して、前記第２半導体層内の前記第３半導体層の下部に前記第２導電型の第５半導体層を形成する工程、
（ｈ）隣り合う前記ゲート電極間に配置されるように、前記半導体基板の主面に前記第３半導体層を貫通する複数の第２溝部を形成する工程、
（ｉ）前記第２溝部の底部から前記半導体基板に前記第２導電型の不純物を導入し、前記第２半導体層内にて前記第２溝部の底部を覆うように前記第２導電型の第４半導体層を形成する工程、
（ｊ）前記第２溝部を埋め込み、前記第３半導体層および前記第４半導体層と電気的に接続する第１電極を形成する工程、
を含み、
前記第１溝部は、少なくとも底部の一部が前記第１半導体層と接し、深さが１μｍ以下となるように形成し、
前記第５半導体層は、前記第２半導体層より不純物濃度が高くなるように形成し、
前記第１半導体層および前記第３半導体層が前記ＭＩＳＦＥＴのソースまたはドレインとなり、前記第２半導体層が前記ＭＩＳＦＥＴのチャネル形成領域となる前記ＭＩＳＦＥＴを形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記半導体基板は、（１００）面の法線からオリエンテーションフラットまたはノッチの形成されている方向に第１の角度だけ傾けた直線を法線とする結晶面を主面とすることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記第１溝部の底部から前記第１導電型の不純物を導入し、前記第１溝部の下部に前記第１溝部と接する前記第１導電型の第６半導体層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、ｎ+基板の上層をなすｐ型エピタキシャル層を含む構造体内に形成されたトレンチ（溝）ゲート型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）において、ｎ型ドレイン領域をｎ+基板とトレンチの底部との間に延在するように形成し、ｎ型ドレイン領域とｐ型エピタキシャル層との接合部をｎ+基板とトレンチの隔壁との間に延在するように形成することによって、トレンチゲート型パワーＭＯＳＦＥＴのパンチスルーブレークダウンが生じる危険性を低減する技術がある（たとえば、特許文献１参照）。
【０００３】
また、第１導電型に重くドープした半導体基体上に第１導電型にドープしたｎ-型エピタキシャル層と第２導電型にドープしたウエル層とを設け、ｎ-型エピタキシャル層およびウエル層からなる上側層内に絶縁層で分離された深いトレンチゲートを設け、トレンチゲートの下に強導電性ドレイン領域を設け、トレンチゲートに隣接して第１導電型に重くドープしたソース領域を設け、ウエル層上部にウエル層より重くドープした本体領域を設けることによって、ドレイン領域のオン抵抗を小さくし、トレンチゲート型パワーＭＯＳＦＥＴのスイッチングロスを改善する技術がある（たとえば特許文献２参照）。
【特許文献１】特開２０００−１６４８６９号公報
【特許文献２】特開２０００−２９９４６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。中でもパワーＭＩＳＦＥＴにおいては、いわゆる縦型や横型と呼ばれるものがあり、さらにゲート部の構造に応じてトレンチ（溝）ゲート型やプレーナゲート型といった構造に分類される。このようなパワーＭＩＳＦＥＴにおいては、大きな電力を得るために、たとえば微細なパターンのＭＩＳＦＥＴを多数個（たとえば数万個）並列に接続した構造が採用されている。
【０００５】
このようなパワーＭＩＳＦＥＴは、たとえばデスクトップ、ノートおよびサーバなどの各種コンピュータの電源回路に用いられるＤＣ／ＤＣコンバータのスイッチング素子として用いられる。このようなＤＣ／ＤＣコンバータには、チョークコイルおよび入出力などの容量の小型化や、負荷変動に対する高速応答の要求がある。そのため、ＤＣ／ＤＣコンバータのシステムとしては高周波化の傾向があり、そのシステムの高周波化に伴ってパワーＭＩＳＦＥＴにおいては、スイッチング損失およびドライブ損失が増加する。スイッチング損失はパワーＭＩＳＦＥＴの帰還容量に比例し、ドライブ損失はパワーＭＩＳＦＥＴの入力容量に比例することから、ＤＣ／ＤＣコンバータに用いられるパワーＭＩＳＦＥＴには、これらの容量の低減が求められる。ここで、図３３は、その帰還容量および入力容量を説明する等価回路図である。図３３に示すように、Ｃｇｄをゲート−ドレイン間容量とし、Ｃｇｓをゲート−ソース間容量とし、Ｃｄｓをドレイン−ソース間容量とすると、パワーＭＩＳＦＥＴＱｐｗの入力容量Ｃｉｎは、Ｃｉｎ≒Ｃｇｄ＋Ｃｇｓと表すことができ、帰還容量Ｃｆｂは、Ｃｆｂ＝Ｃｇｄと表すことができる。また、図３４は、そのゲート−ソース間容量およびゲート−ドレイン間容量を説明する要部断面図である。図３４に示すように、ゲート電極ＧＥＬＥ、ソースであるｎ+型半導体領域ＮＳＥＭおよびドレインであるｎ-型単結晶シリコン層ＮＥＰＩに印加される電圧を、それぞれＶＧ、ＶＳおよびＶＤとし、チャネルであるｐ-型半導体領域ＰＢＯＤにもソースと同電位の電圧ＶＳが印加されるものとする。この条件下において、たとえば電圧ＶＧ、ＶＳを０Ｖとし、電圧ＶＤを周波数１ＭＨｚで０Ｖから１０Ｖまでの変化する電圧とすると、ゲート−ソース間容量は、ゲート電極ＧＥＬＥおよびｐ-型半導体領域ＰＢＯＤを容量電極としゲート絶縁膜ＧＩＮＳを容量絶縁層とする容量Ｃ１と、ゲート電極ＧＥＬＥおよびｐ-型半導体領域ＰＢＯＤを容量電極とし空乏層ＤＥＰ（図３４で灰色の着色を施してある領域）を容量絶縁層とする容量Ｃ２とを直列接続したものとして表すことができ、ゲート−ドレイン間容量は、ゲート電極ＧＥＬＥおよびｎ-型単結晶シリコン層ＮＥＰＩを容量電極としゲート絶縁膜ＧＩＮＳを容量絶縁層とする容量Ｃ３と、ゲート電極ＧＥＬＥおよびｎ-型単結晶シリコン層ＮＥＰＩを容量電極とし空乏層ＤＥＰを容量絶縁層とする容量Ｃ４とを直列接続したものとして表すことができる。
【０００６】
また、近年、上記ＤＣ／ＤＣコンバータが電力を供給するＣＰＵ（Central Processing Unit）等には大電流化の傾向があるため、ＤＣ／ＤＣコンバータにも大電流化が求められている。そのため、パワーＭＩＳＦＥＴにおけるオン損失の増加が懸念される。従って、ＤＣ／ＤＣコンバータに用いられるパワーＭＩＳＦＥＴには、低オン抵抗化も求められる。
【０００７】
上記トレンチゲート型パワーＭＩＳＦＥＴは、半導体基板（以下、単に基板という）の主面（素子形成面）に深い溝を形成し、その溝に導電体を埋め込むことでゲート部が形成される。また、プレーナゲート型パワーＭＩＳＦＥＴは、基板の主面上にゲート絶縁膜を介してゲート部が形成される。そのため、トレンチゲート型パワーＭＩＳＦＥＴは、プレーナゲート型パワーＭＩＳＦＥＴに比べて基板内における電流の流れる経路が短くなるので、オン抵抗を小さくすることができる。しかしながら、ゲート絶縁膜が溝の側壁および底面に形成されるので、溝が深くなることによって、そのゲート絶縁膜を容量絶縁膜としゲート部を容量電極とする容量成分が増加してしまう課題が存在する。一方、プレーナゲート型パワーＭＩＳＦＥＴは、トレンチゲート型パワーＭＩＳＦＥＴに比べてゲート絶縁膜を容量絶縁膜としゲート部を容量電極とする容量成分を小さくできる反面、ピンチオフの発生を防ぐために十分なゲート長を確保しようとすると、単位面積当たりで配置できるゲート部の数が少なくなる。そのため、パワーＭＩＳＦＥＴが形成される半導体チップの面積を一定とすれば、プレーナゲート型パワーＭＩＳＦＥＴの場合には半導体チップ内に配置できるゲート部の数がトレンチゲート型パワーＭＩＳＦＥＴに比べて少なくなる。その結果、プレーナゲート型パワーＭＩＳＦＥＴは、半導体チップ全体ではトレンチゲート型パワーＭＩＳＦＥＴに比べてオン抵抗が増加してしまう課題が存在する。また、プレーナゲート型パワーＭＩＳＦＥＴは、トレンチゲート型パワーＭＩＳＦＥＴに比べて基板内における電流の流れる経路が長くなるので、オン抵抗が増加してしまう課題が存在する。すなわち、ＤＣ／ＤＣコンバータの高周波化および大電流化を考慮した場合、パワーＭＩＳＦＥＴに求められる低オン抵抗化および低容量化を同時に満たすことが困難になる課題が存在する。
【０００８】
そこで、本発明者らは、トレンチゲート型パワーＭＩＳＦＥＴを低容量化する技術について検討している。図３５は、本発明者らが検討したトレンチゲート型パワーＭＩＳＦＥＴの要部断面図である。図３５に示すトレンチゲート型パワーＭＩＳＦＥＴは、ｎ+型単結晶シリコン基板１０１およびその上部に形成されたｎ-型単結晶シリコン層１０２からなる基板の主面に溝１０３が形成され、この溝１０３内にゲート絶縁膜１０４を介して導電体が埋め込まれることでゲート部１０５が形成されたトレンチゲート構造となっている。このようなトレンチゲート構造とした場合、相対的に不純物濃度の低いｎ-型単結晶シリコン層１０２内での電流の流れる経路をプレーナゲート構造とした場合より短くできるので、オン抵抗となるＪＦＥＴ（Junction FET）抵抗成分を小さくすることができる。また、ソース電極１０６は、基板の主面および絶縁膜１０７に形成された溝１０８内を埋め込むように形成され、チャネル層となるｐ-型半導体領域１０９内に形成されたｐ+型半導体領域１１０およびソース領域となるｎ+型半導体領域１１１と電気的に接続している。ｐ+型半導体領域１１０は、溝１０８から基板へ不純物イオンを自己整合的に導入することで形成することができるので、不純物イオン導入のためのマスク合わせ余裕を考慮しなくてもよくなる。そのため、ＭＩＳＦＥＴのセルピッチを縮小できるので、ＭＩＳＦＥＴを高集積化してさらにオン抵抗を低減することができる。また、トレンチゲート構造としたことにより、チャネル長が基板の深さ方向となることから、チャネル長が基板の主面に沿った方向となるプレーナゲート構造に比べてＭＩＳＦＥＴのセルピッチを縮小することができる。
【０００９】
しかしながら、ゲート部１０５が形成された溝１０３は、深さが、たとえば約１μｍ以上と深く形成されていることから、前述のゲート絶縁膜を容量絶縁膜としゲート部を容量電極とする容量成分を低減することが困難になっている。この容量成分のうち、前述の入力容量は溝１０３の周囲の長さ（ｎ+型半導体領域１１１下の溝１０３の表面積）に比例し、帰還容量は溝１０３のｐ-型半導体領域１０９からｎ-型単結晶シリコン層１０２へのはみ出し距離（ｎ-型単結晶シリコン層１０２と接する溝１０３の表面積）Ｄ１２に比例する。そのため、入力容量を低減するためには溝１０３を狭幅化する手段が考えられ、帰還容量を低減するためにはｐ-型半導体領域１０９からｎ-型単結晶シリコン層１０２へのはみ出し距離Ｄ１２を小さく（浅溝化）する手段が考えられる。ところが、溝１０３を狭幅化するには、加工寸法の限界があることと、溝１０３の幅が狭くなり過ぎるとゲート部１０５の抵抗の増大を招いてしまう課題が存在する。また、溝１０３を浅溝化するためには、それに合わせてｐ-型半導体領域１０９とｎ-型単結晶シリコン層１０２との接合部も浅い位置に設定（浅接合化）しなければならない。このように浅接合化した場合には、ドレイン・ソース間に電圧を印加した際にチャネル層（ｐ-型半導体領域１０９）が空乏化し、パンチスルーを起こしてしまうという課題が存在する。ここで、上記特許文献１および特許文献２には、浅溝化によって容量成分を低減する技術は開示されておらず、浅溝化によって発生するパンチスルーの問題についても開示されていない。このようなチャネル層の空乏化を防ぐために、ｐ-型半導体領域１０９の不純物濃度を高くすると、ＭＩＳＦＥＴのしきい値電圧が上がり、オン抵抗が高くなってしまうという課題が存在する。このような狭幅化および浅溝化によって発生する課題について、上記特許文献１および特許文献２に記載された技術では考慮がなされていない。また、ｐ-型半導体領域１０９からｎ-型単結晶シリコン層１０２へのはみ出し距離を小さくするために、ｐ-型半導体領域１０９の深さを溝１０３の深さと同じとなるように設計すると、溝１０３の製造上のばらつきによって、ｐ-型半導体領域１０９が溝１０３の底部を覆ってしまう箇所が生じ、ＭＩＳＦＥＴのしきい値電圧が上がり、オン抵抗が高くなってしまうという課題が発生する。
【００１０】
本発明の目的は、トレンチゲート型パワーＭＩＳＦＥＴの低オン抵抗化および低容量化を同時に実現できる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体装置は、
ＭＩＳＦＥＴを有し、
半導体基板の主面に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の第２半導体層と、
前記半導体基板の主面に形成され、少なくとも底部の一部が前記第１半導体層と接し、深さが１μｍ以下である複数の第１溝部と、
前記第１溝部の側壁および底面に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１溝部を埋め込む第１導電体と、
前記第１溝部に隣接して前記第２半導体層内に形成され、前記第１導電型を有する第３半導体層と、
隣り合う前記第１溝部間の前記第２半導体層内に形成された前記第２導電型の第４半導体層と、
前記第３半導体層および前記第４半導体層と電気的に接続する第１電極とを有し、
前記第１半導体層および前記第３半導体層は、前記ＭＩＳＦＥＴのソースまたはドレインを形成し、前記第２半導体層は、前記ＭＩＳＦＥＴのチャネル形成領域を形成し、
前記第２半導体層内の前記第３半導体層の下部に前記第２半導体層より不純物濃度が高い前記第２導電型の第５半導体層が形成されている。
【００１４】
また、本発明による半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板の主面に第１導電型の第１半導体層を形成する工程と、
（ｂ）前記半導体基板に前記第１導電型とは逆の第２導電型の不純物を導入して、前記第１半導体層上に前記第２導電型の第２半導体層を形成する工程と、
（ｃ）前記半導体基板の主面に複数の第１溝部を形成する工程と、
（ｄ）前記第１溝部内に第１絶縁膜を形成する工程と、
（ｅ）前記第１絶縁膜の存在下で前記第１溝部内に第１導電体を埋め込み、ゲート電極を形成する工程と、
（ｆ）前記半導体基板に前記第１導電型の不純物を導入して、前記第２半導体層上に前記第１溝部と隣接する前記第１導電型の第３半導体層を形成する工程と、
（ｇ）前記半導体基板に前記第１導電型とは逆の前記第２導電型の不純物を導入して、前記第２半導体層内の前記第３半導体層の下部に前記第２導電型の第５半導体層を形成する工程と、
（ｈ）隣り合う前記ゲート電極間に配置されるように、前記半導体基板の主面に前記第３半導体層を貫通する複数の第２溝部を形成する工程と、
（ｉ）前記第２溝部の底部から前記半導体基板に前記第２導電型の不純物を導入し、前記第２半導体層内にて前記第２溝部の底部を覆うように前記第２導電型の第４半導体層を形成する工程と、
（ｊ）前記第２溝部を埋め込み、前記第３半導体層および前記第４半導体層と電気的に接続する第１電極を形成する工程とを含み、
前記第１溝部は、少なくとも底部の一部が前記第１半導体層と接し、深さが１μｍ以下となるように形成し、
前記第５半導体層は、前記第２半導体層より不純物濃度が高くなるように形成し、
前記第１半導体層および前記第３半導体層が前記ＭＩＳＦＥＴのソースまたはドレインとなり、前記第２半導体層が前記ＭＩＳＦＥＴのチャネル形成領域となる前記ＭＩＳＦＥＴを形成するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
すなわち、トレンチゲート型パワーＭＩＳＦＥＴの低オン抵抗化および低容量化を同時に実現できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態を説明する図面においては、構成をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１８】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを有するものである。このような本実施の形態１の半導体装置について図１〜図２５を用いて製造工程に従って説明する。
【００１９】
まず、図１に示すように、ｎ型（第１導電型）の導電型を有するｎ+型単結晶シリコン基板１Ａの表面（主面）に、ｎ型の導電型を有する不純物（たとえば、Ｐ（リン））がドープされたｎ-型単結晶シリコン層（第１半導体層）１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板という）１を準備する。本実施の形態１においては、基板１として、（１００）面を主面（素子形成面）とする半導体ウエハ（以下、第１のウエハという）を基準として、その主面の法線から第１のウエハに形成されたオリエンテーションフラットまたはノッチの方向に所定の角度だけ傾いた直線を法線とする面を主面とするウエハ（以下、第２のウエハという）から形成された、いわゆるオフアングル基板を用いる。また、ｎ+型単結晶シリコン基板１Ａおよびｎ-型単結晶シリコン層１Ｂは、後の工程でパワーＭＩＳＦＥＴのドレイン領域となる。
【００２０】
次に、図２に示すように、たとえばｎ-型単結晶シリコン層１Ｂの表面（主面）を熱酸化することによって酸化シリコン膜３を形成する。次いで、酸化シリコン膜３上に、フォトリソグラフィ技術を用いてパターニングされた窒化シリコン膜（図示は省略）等をマスクとして、ｐ型の導電型を有する不純物（たとえばＢ（ホウ素））を注入し、熱拡散させることによりｐ型ウエル５を形成する。その後、前記窒化シリコン膜を除去する。
【００２１】
次に、図３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３および基板１をエッチングし、溝７（第１溝部）を形成する。本実施の形態１において、溝７は、深さ約１μｍ以下で浅く形成する。また、平面において、この溝７は、四角形、六角形または八角形などの形で延在するメッシュ状のパターンや、同一方向に多数本延在するストライプ状パターンとする。続いて、基板１に熱処理を施すことにより、溝７の底部および側壁に熱酸化膜（第１絶縁膜）９を形成する。この熱酸化膜９は、パワーＭＩＳＦＥＴのゲート絶縁膜となる。
【００２２】
次に、図４に示すように、たとえばＰがドープされた多結晶シリコン膜を溝７の内部を含む酸化シリコン膜３上に堆積し、その多結晶シリコン膜で溝７を埋め込む。この時、ｐ型ウエル５上の酸化シリコン膜３上には、多結晶シリコン膜が層状に形成される。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝７内に残すことによって、溝７内にパワーＭＩＳＦＥＴのゲート電極（第１導電体）１０を形成する。また、この時、チップ領域（図示は省略）の外周部の酸化シリコン膜３上にも多結晶シリコン膜を残し、多結晶シリコンパターン１１を形成する。ゲート電極１０と多結晶シリコンパターン１１とは、図４に示されない領域において電気的に接続されている。
【００２３】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングし、不要な酸化シリコン膜３を除去する。それにより、多結晶シリコン膜パターン１１の下部の酸化シリコン膜３の形成領域は素子分離領域となり、この領域で区画される領域が素子形成領域（アクティブ）となる。
【００２４】
次に、図５に示すように、基板１上に酸化シリコン膜１２を堆積する。続いて、図６に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてｐ型（第２導電型）の導電型を有する不純物イオン（たとえばＢ（ホウ素））を５×１０12個／ｃｍ2程度の濃度でｎ-型単結晶シリコン層１Ｂに導入する。次いで、基板１に熱処理を施すことによってその不純物イオンを拡散させ、ｐ-型半導体領域（第２半導体層）１３を形成する。この時、ｐ-型半導体領域１３は、溝７の底部を覆わないように形成する。このｐ-型半導体領域１３は、パワーＭＩＳＦＥＴ形成後においてパワーＭＩＳＦＥＴのチャネル層となる。また、本実施の形態１において、ｐ-型半導体領域１３は、溝７より約１０％以上浅くなるように設計する。すなわち、前述したように、溝７は、約１０μｍ以下の深さで設計（形成）しているので、溝７のｐ-型半導体領域１３からのはみだし量を約０．１μｍ以下の深さにできる。
【００２５】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてｐ型の導電型を有する不純物イオン（たとえばＢ）を３×１０12個／ｃｍ2程度の濃度でｎ-型単結晶シリコン層１Ｂに導入することによって、上記ｐ-型半導体領域１３より不純物濃度の高いｐ型半導体領域（第５半導体層）１４を形成する。この時、そのフォトレジスト膜のパターニングに用いるフォトマスクとしては、上記ｐ-型半導体領域１３を形成時におけるフォトレジスト膜のパターニングに用いたフォトマスクを再度用いることを例示できる。それにより、ｐ型半導体領域１４を形成する工程に用いる新たなフォトマスクを製作する必要がなくなるので、本実施の形態１の半導体装置の製造コストを低減することができる。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてｎ型の導電型を有する不純物イオン（たとえばＡｓ（ヒ素））をｎ-型単結晶シリコン層１Ｂに導入する。続いて、基板１に熱処理を施すことによってその不純物イオンを拡散させ、ｐ-型半導体領域１３内においてｐ型半導体領域１４上にｎ+型半導体領域（第３半導体層）１５を形成する。ここまでの工程により、ｎ+型単結晶シリコン基板１Ａおよびｎ-型単結晶シリコン層１Ｂをドレイン領域とし、ｎ+型半導体領域１５をソース領域とするパワーＭＩＳＦＥＴを形成することができる。また、ｐ型半導体領域１４は、本実施の形態１のパワーＭＩＳＦＥＴにおけるパンチスルーストッパー層とすることができる。
【００２６】
次に、図７に示すように、たとえば基板上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜およびＳＯＧ膜からなる絶縁膜１６を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜１６、酸化シリコン膜１２および基板１をエッチングし、コンタクト溝（第２溝部）１７を形成する。コンタクト溝１７は、隣接するゲート電極１０間において、パワーＭＩＳＦＥＴのソース領域となるｎ+型半導体領域１５を貫通するように形成される。また、この時、多結晶シリコンパターン１１上の絶縁膜１６および酸化シリコン膜１２もパターニングされ、多結晶シリコンパターン１１に達するコンタクト溝１８が形成される。
【００２７】
次に、図８に示すように、コンタクト溝１７の底部からｐ型の導電型を有する不純物イオンとして、たとえばＢＦ2（二フッ化ホウ素）を導入することによって、コンタクト溝１７の底部を覆うようなｐ+型半導体領域（第４半導体層）２０を形成する。本実施の形態１において、このｐ+型半導体領域２０中の不純物濃度は、ｐ型半導体領域１４中の不純物濃度より高くなるようにする。このように、コンタクト溝１７を形成し、絶縁膜１６をマスクとしてコンタクト溝１７から不純物イオンを導入し、コンタクト溝１７の底部に自己整合的にｐ+型半導体領域２０を設けることによって、たとえばマスク合わせ余裕を低減できるので、隣接するゲート電極１０間の微細化を図ることができる。このｐ+型半導体領域２０は、後の工程で形成される配線をコンタクト溝１７の底部にてｐ-型半導体領域１３とオーミック接触させるためのものである。
【００２８】
次に、図９〜図１１に示すように、コンタクト溝１７、１８の内部を含む絶縁膜１６の上部に、バリア導体膜として、たとえばスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積した後、基板１に熱処理を施す。続いて、そのＴｉＷ膜上に、たとえばスパッタリング法にてゲート電極１０を形成する多結晶シリコン膜より抵抗率の低いＡｌ（アルミニウム）膜（第２導電体）を堆積する。バリア導体膜は、Ａｌと基板（Ｓｉ）とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。なお、本実施の形態１において、Ａｌ膜は、Ａｌを主成分とする膜を意味し、他の金属等を含有していてもよい。
【００２９】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてそのＴｉＷ膜およびＡｌ膜をエッチングすることにより、ゲート電極１０と電気的に接続するゲート配線（第２電極、第１部）２１、パワーＭＩＳＦＥＴのソース領域となるｎ+型半導体領域１５と電気的に接続するソースパッド（第１電極）２２、ゲート配線２１と電気的に接続するゲートパッドＧＰ、ソースパッド２２と電気的に接続する配線Ｌ１、および配線Ｌ２、Ｌ３を形成する。ここで、図１０および図１１は、後の工程で基板１を個々のチップへ分割した時のチップ１個分に相当するチップ領域ＣＨＰを示したものであり、図１０ではゲート電極１０が平面で四角形のメッシュ状に形成された場合を図示し、図１１ではゲート電極１０が平面でストライプ状に形成された場合を図示している。
【００３０】
ここで、図１２は、ゲート電極１０付近を拡大して示した要部断面図である。また、図１３は、図１２中のＡ−Ａ線に沿った位置における、基板１の表面からの深さと不純物濃度との関係を示したものである。
【００３１】
前述したように、本実施の形態１では、溝７は、深さＤ１が約１μｍ以下と浅く形成されている。すなわち、溝７の浅溝化によって、ゲート絶縁膜（熱酸化膜９）を容量絶縁膜としゲート電極１０を容量電極とする容量成分のうち、入力容量を低減することができる。また、本実施の形態１において、ゲート電極１０を容量電極としゲート絶縁膜（熱酸化膜９）を容量絶縁膜とするゲート容量は、ゲート電極１０およびソース領域（ｎ+型半導体領域１５）に０Ｖの電圧を印加し、ドレイン領域（ｎ+型単結晶シリコン基板１Ａおよびｎ-型単結晶シリコン層１Ｂ）に周波数１ＭＨｚで０Ｖから１０Ｖまでの変化する電圧を印加した状態において、平面でゲート電極１０（溝７）の延在する方向における１μｍ当たりで１×１０-3ｐＦ程度以下とすることができる。たとえば、図１１に示したように、ゲート電極１０（溝７）が平面でストライプ状のパターンで形成されている場合には、紙面の左右方向をＸ方向とし上下方向をＹ方向とすれば、平面でゲート電極１０（溝７）の延在する方向（第１方向）はＹ方向で規定できる。
【００３２】
ここで、溝７の浅溝化に合わせてｐ-型半導体領域１３も浅く形成し、ｐ-型半導体領域１３とｎ-型単結晶シリコン層１Ｂとの接合部も浅い位置に設定（浅接合化）しなければならないが、このように浅接合化した場合には、ドレイン・ソース間に電圧を印加した際にパワーＭＩＳＦＥＴのチャネル層（ｐ-型半導体領域１３）が空乏化し、パンチスルーの発生が懸念される。このようなチャネル層の空乏化を防ぐために、ｐ-型半導体領域１３の不純物濃度を高くすると、パワーＭＩＳＦＥＴのしきい値電圧が上がり、オン抵抗が高くなってしまうことが懸念される。そこで本実施の形態１では、ｐ-型半導体領域１３の不純物濃度を高くせずに、ｐ-型半導体領域１３中に局所的にｐ-型半導体領域１３より不純物濃度の高いｐ型半導体領域１４を形成し、このｐ型半導体領域１４をパンチスルーストッパー層としている。それにより、本実施の形態１のパワーＭＩＳＦＥＴにおいては、しきい値電圧の上昇およびオン抵抗の増大を防ぎつつ、パンチスルーの発生を防ぐことが可能となる。すなわち、本実施の形態１のパワーＭＩＳＦＥＴによれば、パンチスルーの発生を防ぎつつ、入力容量の低減を実現することができる。しきい値電圧については、約２Ｖ以下とすることができる。また、本実施の形態１におけるｐ-型半導体領域１３形成のための不純物導入量とｐ型半導体領域１４形成のための不純物導入量との合計値は、溝７の深さが約１μｍ以上でありパンチスルーストッパー層（ｐ型半導体領域１４）を有していないパワーＭＩＳＦＥＴ（以降、本発明者らが検討した第１のパワーＭＩＳＦＥＴという）におけるｐ-型半導体領域１３形成のための不純物導入量と同程度となるようにする。それにより、本実施の形態１のパワーＭＩＳＦＥＴにおいては、本発明者らが検討した第１のパワーＭＩＳＦＥＴに比べて、ｐ-型半導体領域１３形成のための不純物導入量が少なくなる。また、本発明者らが検討した第１のパワーＭＩＳＦＥＴに比べて、溝７の深さが浅くなるので、ｐ-型半導体領域１３を溝７の底部を覆わないように形成し、かつｐ-型半導体領域１３とｎ-型単結晶シリコン層１Ｂとの浅接合化を実現するために、ｐ-型半導体領域１３形成のための不純物導入後における熱処理は、本発明者らが検討した第１のパワーＭＩＳＦＥＴの製造工程に比べて、処理温度を低温化し、処理時間を短縮化することが好ましい。また、パンチスルーストッパー層となるｐ型半導体領域１４は、ｐ-型半導体領域１３形成のための熱処理後に形成することが好ましい。それにより、ｐ型半導体領域１４形成のための不純物導入後に基板１に施される熱処理時間を短縮化することができるので、ｐ型半導体領域１４をｐ-型半導体領域１３中に局所的に形成することが可能となる。また、本実施の形態１のパワーＭＩＳＦＥＴのソース領域となるｎ+型半導体領域１５についても、浅く形成するために、ｎ+型半導体領域１５形成のための不純物導入後における熱処理は極力処理時間を短くすることが好ましく、たとえばランプアニール処理などの熱処理時間の短い手段を適用することが好ましい。
【００３３】
また、溝７の深さを浅くすることにより、その深さの製造上のばらつきを小さくすることができるので、溝７のｐ-型半導体領域１３からｎ-型単結晶シリコン層１Ｂへのはみ出し距離Ｄ２を小さくすることができる。すなわち、ゲート絶縁膜（熱酸化膜９）を容量絶縁膜としゲート電極１０を容量電極とする容量成分のうち、帰還容量は溝７のｐ-型半導体領域１３からｎ-型単結晶シリコン層１Ｂへのはみ出し距離に比例することから、溝７のｐ-型半導体領域１３からｎ-型単結晶シリコン層１Ｂへのはみ出し距離が小さくなることによって、その帰還容量を低減することができる。ｐ-型半導体領域１３については、ｐ-型半導体領域１３が溝７の底部を覆ってしまわないように、たとえば溝７の深さより約１０％以上浅く形成されるように設計される。そのため、溝７の深さが約１μｍ以上であれば、溝７のｐ-型半導体領域１３からｎ-型単結晶シリコン層１Ｂへのはみ出し距離Ｄ２は、約０．１μｍ以下にはできないということになる。一方、本実施の形態１によれば、溝７の深さは約１μｍ以下とするので、溝７のｐ-型半導体領域１３からｎ-型単結晶シリコン層１Ｂへのはみ出し距離Ｄ２を約０．１μｍ以下にすることができる。それにより、本実施の形態１のパワーＭＩＳＦＥＴによれば、本発明者らが検討した第１のパワーＭＩＳＦＥＴに比べて、帰還容量を低減することができる。
【００３４】
また、上記のｐ型半導体領域１４を形成することによって、ｎ-型単結晶シリコン層１Ｂをコレクタとし、ｐ-型半導体領域１３をベースとし、ｎ+型半導体領域１５をエミッタとする寄生ｎｐｎ型バイポーラトランジスタのベース抵抗を低減することができる。それにより、本実施の形態１のパワーＭＩＳＦＥＴのアバランシェ耐量を向上することができる。
【００３５】
本発明者らは、上記パンチスルーストッパー層となるｐ型半導体領域１４を設けていない場合における、チャネル層であるｐ-型半導体領域１３にてパンチスルーの発生状況を実験により調べた。図１４は、ｐ型半導体領域１４を設けた場合と設けていない場合とのそれぞれにおける、パワーＭＩＳＦＥＴのソース・ドレイン間電圧Ｖｄｓとドレイン電流Ｉｄとの関係を示したものである。図１４に示すように、ｐ型半導体領域１４を設けていない場合には、ｐ-型半導体領域１３にてパンチスルーが発生し、設けている場合に比べてリーク電流成分が大きくなっていることがわかる。すなわち、ｐ型半導体領域１４を設けたことによって、本実施の形態１のようにｐ-型半導体領域１３とｎ-型単結晶シリコン層１Ｂとの接合部を浅い位置に設定（浅接合化）した場合でも、ドレイン・ソース間に電圧を印加した際にチャネル層（ｐ-型半導体領域１３）が空乏化し、パンチスルーを起こしてしまう不具合を防ぐことができる。
【００３６】
上記の本実施の形態１のパワーＭＩＳＦＥＴは、たとえば図１５に示すようなＤＣ／ＤＣコンバータの回路中におけるスイッチング素子（Ｈｉｇｈ−ｓｉｄｅＭＩＳＦＥＴＱHおよびＬｏｗ−ｓｉｄｅＭＩＳＦＥＴＱL）として用いられる。本発明者らは、このようなＤＣ／ＤＣコンバータの全損失の成分分析をシミュレーションによって行い、その成分の内訳について調べた。シミュレーション条件としては、入力電圧Ｖｉｎを１２Ｖ、出力電圧Ｖｏｕｔを１．３Ｖ、および回路の動作周波数を１ＭＨｚとし、出力電流Ｉｏｕｔが２Ａおよび１０Ａのそれぞれの場合について調べた。図１６および図１７は、それぞれ出力電流Ｉｏｕｔが２Ａおよび１０Ａの時のＤＣ／ＤＣコンバータの全損失の成分の内訳を示すものである。図１６および図１７に示すように、ＤＣ／ＤＣコンバータの全損失のうち、スイッチング損失とドライブ損失との合計は、出力電流Ｉｏｕｔが２Ａの時で約５６％を占め、出力電流Ｉｏｕｔが１０Ａの時で約４１％を占めている。ここでスイッチング損失とは、パワーＭＩＳＦＥＴがＯＮまたはＯＦＦする時に発生する損失であり、ドライブ損失とはパワーＭＩＳＦＥＴのゲートを駆動するのに必要となる電力のことをいう。また、パワーＭＩＳＦＥＴのドレイン・ソース間電圧をＶｄｓとし、ドレイン電流をＩｄとし、ｔｒをオン時間とし、ｔｆをオフ時間とし、Ｑｇを入力ゲート容量とし、Ｖｇｓをゲート・ソース間電圧とし、ｆを回路の動作周波数とすると、スイッチング損失は１／２×（ｔｒ＋ｔｆ）×Ｉｄ×Ｖｄｓ×ｆと表すことができ、ドライブ損失はＱｇ×Ｖｇｓ×ｆと表すことができる。これらの式より、スイッチング損失およびドライブ損失は、周波数に比例するので、回路の高周波化に伴ってこれらスイッチング損失およびドライブ損失も増大することになる。また、スイッチング損失はパワーＭＩＳＦＥＴの帰還容量に比例し、ドライブ損失はパワーＭＩＳＦＥＴの入力容量に比例する。前述したように、本実施の形態１によれば、パワーＭＩＳＦＥＴの帰還容量および入力容量を低減できるので、ＤＣ／ＤＣコンバータの損失を大幅に低減することができる。それにより、ＤＣ／ＤＣコンバータシステムの高効率化を実現することができる。
【００３７】
ところで、本実施の形態１のように、溝７（図９参照）を浅くすると、ゲート電極１０の断面積が小さくなってしまうことから、ゲート抵抗が増大してしまうことが懸念される。ここで、図１８は、図１５に示したＤＣ／ＤＣコンバータにおけるパワーＭＩＳＦＥＴのゲート抵抗ＲｇとＤＣ／ＤＣコンバータシステムの効率ηとの関係を示したものである。なお、図１８に示す結果は、入力電圧Ｖｉｎを１２Ｖ、出力電圧Ｖｏｕｔを１．３Ｖ、および出力電流を１０Ａとした条件下で、回路の動作周波数が３００ｋＨｚおよび１ＭＨｚのそれぞれの場合について求めたものである。図１８に示すように、図１５に示したＤＣ／ＤＣコンバータにおいては、ゲート抵抗Ｒｇの増大に伴ってＤＣ／ＤＣコンバータシステムの効率ηは低下し、特に回路の動作周波数が大きくなるほどＤＣ／ＤＣコンバータシステムの効率ηは大きく低下する。
【００３８】
そこで、本実施の形態１では、図１９に示すようなゲートフィンガー構造を採用する。すなわち、チップ領域ＣＨＰに沿って形成されたゲート配線２１と一体に形成されたゲートフィンガー部（第２電極、第２部）２１Ａを設けるものである。なお、ゲート配線２１およびゲートフィンガー部２１Ａと共に、ゲート配線２１Ｂも一体に形成されている。ゲートフィンガー部２１Ａは、平面でゲート配線２１からチップ領域ＣＨＰの内側へ向かって延在し、その下部には、ゲート電極１０と電気的に接続する多結晶シリコンパターン１１（図９参照）が配置されている。また、図示は省略するが、ゲートフィンガー部２１Ａは、ゲート配線２１と同様に、絶縁膜１６に開口されたコンタクト溝１８（図９参照）を埋め込むように形成され、コンタクト溝１８の底部で多結晶シリコンパターン１１と接している。また、ゲートフィンガー部２１Ａは、ゲート配線２１と一体に形成されていることから、Ａｌ膜を主導電層とする金属配線となる。このようなゲートフィンガー部２１Ａを設けることにより、多結晶シリコンパターン１１をゲート配線２１下まで延在させる代わりに、多結晶シリコンパターン１１より抵抗率の低い金属配線であるゲートフィンガー部２１Ａを多結晶シリコンパターン１１上まで延在させることになる。その結果、多結晶シリコンパターン１１をゲート配線２１下まで延在させる場合に比べて、上記ゲート抵抗Ｒｇを低減することができる。なお、図１９中のＢ−Ｂ線に沿った断面は、図９に示した断面図となる。
【００３９】
また、図２０および図２１に示すように、ゲート電極１０を多結晶シリコン層１０Ａ上にタングステンシリサイド層などのシリサイド層（シリコン化合物膜）１０Ｂを積層した構造（図２０）、または多結晶シリコン層１０Ａ上に窒化タングステン層（金属膜）１０Ｃおよびタングステン層（金属膜）１０Ｄを順次積層した構造（図２１）としてもよい。このような構造のゲート電極１０とすることによって、多結晶シリコン層のみからゲート電極１０を形成した上記の本実施の形態１に比べてゲート電極１０の抵抗率を下げることができるので、ゲート抵抗のさらなる低減が可能となる。また、ゲート電極１０と多結晶シリコンパターン１１とは、同じ工程で形成されるので、多結晶シリコンパターン１１上にもシリサイド層１０Ｂまたは窒化タングステン層１０Ｃとタングステン層１０Ｄとの積層膜が形成される。
【００４０】
ところで、前述したように、本実施の形態１において、ｐ型半導体領域１４は、ｐ-型半導体領域１３中に局所的に形成している。また、ｐ型半導体領域１４形成のための熱処理時間は短時間であることから、不純物イオンであるＢイオンの打ち込みエネルギーでｐ型半導体領域１４の形成位置および不純物濃度のピークを決定している。そのため、打ち込んだＢイオンのチャネリングによる濃度分布の広がりが懸念される。Ｂイオンは、原子半径が小さいことから、特にチャネリングの影響を受けることが懸念される。
【００４１】
そこで、本実施の形態１においては、図１を用いて前述したように、基板１としてオフアングル基板を用いる。このオフアングル基板について、図２２および図２３を用いて説明する。なお、図２３は、図２２中のＣ−Ｃ線に沿った位置での断面図である。
【００４２】
図２２および図２３に示すように、（１００）面を主面（素子形成面）とする第１のウエハＷ１において、その主面の法線をｎ１とする。また、法線ｎ１から角度（第１の角度）θだけオリエンテーションフラットＯＦの方向に傾いた直線をｎ２とする。この直線ｎ２が法線となる主面を有する第２のウエハがオフアングル基板である。本実施の形態１では、その角度θを約４°とすることを例示できる。
【００４３】
ここで、図２４は、上記第１のウエハＷ１に不純物としてＢイオンを主面に垂直な方向から導入した際における、基板（ウエハＷ１）表面からの深さと不純物濃度分布との関係を示したものであり、Ｂイオンの打ち込みエネルギーが６０ｋｅＶ、２００ｋｅＶおよび１０００ｋｅＶの３通りの例について示している。また、図２５は、上記角度θが４°のオフアングル基板である上記第２のウエハに不純物としてＢイオンを主面に垂直な方向から導入した際における、基板（第２のウエハ）表面からの深さと不純物濃度分布との関係を示したものであり、Ｂイオンの打ち込みエネルギーが６０ｋｅＶ、２００ｋｅＶおよび１０００ｋｅＶの３通りの例について示している。図２４および図２５に示すように、第２のウエハにＢイオンを打ち込んだ場合には、第１のウエハにＢイオンを打ち込んだ場合に比べて、濃度分布が急峻になっており、Ｂイオンの打ち込みエネルギーが大きくなるほどその傾向は強くなっている。すなわち、このようなオフアングル基板を上記基板１として用いることにより、基板１の主面に垂直な方向からＢイオンを導入することでｐ型半導体領域１４を形成する際に、導入したＢイオンがチャネリングによって広がってしまうことを防ぐことができる。その結果、本実施の形態１によれば、ｐ型半導体領域１４をｐ-型半導体領域１３中に局所的に形成することが可能となる。
【００４４】
図示は省略するが、上記ゲートパッドＧＰ、ゲート配線２１およびソースパッド２２を形成した後、基板１の上部に、保護膜として、たとえばポリイミド樹脂膜を塗布し、露光、現像することによって、ゲート配線２１およびソースパッド２２上のポリイミド樹脂膜を除去し、開口部を形成する。
【００４５】
次いで、基板１の表面をテープ等で保護した後、保護面を下側とし、ｎ+型単結晶シリコン基板１Ａの裏面を研削する。続いて、ｎ+型単結晶シリコン基板１Ａの裏面上に、導電性膜として、たとえばＴｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を順次スパッタリング法により堆積し、これらの積層膜を形成する。この積層膜は、ドレイン（ｎ+型単結晶シリコン基板１Ａおよびｎ-型単結晶シリコン層１Ｂ）の引出し電極（ドレイン電極）となる。
【００４６】
続いて、上記テープを剥がし、上記ポリイミド樹脂膜に形成した開口部上に、たとえばＡｕ等よりなるバンプ電極を形成した後、ウエハ状態の基板を、たとえば分割領域に沿ってダイシングし、個々のチップへと分割する。その後、個々のチップを、たとえば外部端子を有するリードフレーム（実装板）上に搭載し樹脂等で封止（実装）し、本実施の形態１の半導体装置を製造する。
【００４７】
（実施の形態２）
次に、本実施の形態２の半導体装置について説明する。
【００４８】
図２６に示すように、本実施の形態２においては、パワーＭＩＳＦＥＴのチャネル層となるｐ-型半導体領域１３が溝７の側面を完全に覆うようにし、溝７の底部の全面または一部がｎ-型単結晶シリコン層１Ｂと接するようにしたものである。その他の構造は前記実施の形態１と同様である。このようなｐ-型半導体領域１３を形成するには、たとえばｐ-型半導体領域１３の形成時における熱処理の温度または熱処理時間を前記実施の形態１の条件から変えることによって実現することができる。このようなｐ-型半導体領域１３とすることにより、前記実施の形態１に比べてｐ-型半導体領域１３からｎ-型単結晶シリコン層１Ｂへはみ出している熱酸化膜９の表面積を小さくできる。それにより、本実施の形態２のパワーＭＩＳＦＥＴは、前記実施の形態１のパワーＭＩＳＦＥＴに比べて、ゲート絶縁膜（熱酸化膜９）を容量絶縁膜としゲート電極１０を容量電極とする容量成分のうち、帰還容量を低減することができる。このような本実施の形態２のパワーＭＩＳＦＥＴをＤＣ／ＤＣコンバータ（図１５参照）のスイッチング素子として用いた場合には、前記実施の形態１のパワーＭＩＳＦＥＴを用いた場合に比べて、さらにスイッチング損失を低減することが可能となる。
【００４９】
図２６を用いて説明したような本実施の形態２のｐ-型半導体領域１３は、導入した不純物イオンを拡散させることによって溝７の側面を完全に覆うように形成していることから、溝７の深さに製造上のばらつきが発生して、ｐ-型半導体領域１３が溝７の底部を覆ってしまう不具合も懸念される。そこで、図２７に示すように、溝７の直下にｐ-型半導体領域１３と導電型が逆かつ同程度の不純物濃度であり、ｎ-型単結晶シリコン層１Ｂより不純物濃度の高いｎ-型半導体領域（第６半導体層）１３Ａを形成する。このｎ-型半導体領域１３Ａを設けることによって、ｐ-型半導体領域１３が溝７の底部を覆ってしまうことを防ぐことができる。それにより、溝７の深さに製造上のばらつきが発生した場合でも、ｐ-型半導体領域１３からｎ-型単結晶シリコン層１Ｂへはみ出している熱酸化膜９の表面積を一定に保つことができる。
【００５０】
このようなｎ-型半導体領域１３Ａは、溝７を形成した後で、熱酸化膜９を形成する前に酸化シリコン膜３（図３参照）をマスクとして溝７の底部からｎ型の不純物イオン（たとえばＡｓ）を導入することで形成することができる。また、酸化シリコン膜３をマスクとして不純物イオンを導入するので、その不純物イオンの導入時のマスクとするためのフォトレジスト膜を基板１上でパターニングする工程を省略することができる。すなわち、工程数としては、不純物イオン導入の１工程増やしただけでｎ-型半導体領域１３Ａを形成することができる。
【００５１】
ここで、図２８は、図２７を用いて説明したｎ-型半導体領域１３Ａを有する本実施の形態２のパワーＭＩＳＦＥＴおよび本発明者らが検討した第１のパワーＭＩＳＦＥＴのそれぞれについてのドレイン電圧と入力容量との関係を示したものである。また、図２９は、図２７を用いて説明したｎ-型半導体領域１３Ａを有する本実施の形態２のパワーＭＩＳＦＥＴおよび本発明者らが検討した第１のパワーＭＩＳＦＥＴのそれぞれについてのドレイン電圧と帰還容量との関係を示したものである。図２８および図２９に示すように、溝７が浅く形成され、ｐ-型半導体領域１３が溝７の側面を完全に覆い、溝７の直下にｎ-型半導体領域１３Ａが形成された本実施の形態２のパワーＭＩＳＦＥＴは、本発明者らが検討した第１のパワーＭＩＳＦＥＴに比べて入力容量および帰還容量の両方を低減することができる。すなわち、本実施の形態２のパワーＭＩＳＦＥＴをＤＣ／ＤＣコンバータ（図１５）のスイッチング素子として用いた場合には、ＤＣ／ＤＣコンバータの損失を大幅に低減することができる。それにより、ＤＣ／ＤＣコンバータシステムの高効率化を実現することができる。
【００５２】
図３０は、図２７を用いて説明したｎ-型半導体領域１３Ａを有する本実施の形態２のパワーＭＩＳＦＥＴおよび本発明者らが検討した第１のパワーＭＩＳＦＥＴのそれぞれをＤＣ／ＤＣコンバータ（図１５）のスイッチング素子として用いた際の、損失についての計算結果を示したものである。このときの計算条件は、入力電圧Ｖｉｎを１２Ｖ、出力電圧Ｖｏｕｔを１．３Ｖ、出力電流Ｉｏｕｔを２Ａ、および回路の動作周波数を１ＭＨｚとしている。本実施の形態２のパワーＭＩＳＦＥＴは、本発明者らが検討した第１のパワーＭＩＳＦＥＴに比べて溝７を浅く形成していることから、パワーＭＩＳＦＥＴの入力容量を低減することができる。それにより、図３０に示すように、本実施の形態２のパワーＭＩＳＦＥＴを用いた場合には、本発明者らが検討した第１のパワーＭＩＳＦＥＴを用いた場合に比べてＤＣ／ＤＣコンバータのドライブ損失を低減することができ、本発明者らが行った計算によれば約２０％低減することができる。
【００５３】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００５４】
（実施の形態３）
次に、本実施の形態３の半導体装置について説明する。
【００５５】
図３１に示すように、本実施の形態３においては、パワーＭＩＳＦＥＴのゲート電極１０が形成される溝７を断面でＶ字状（底部に向かって細くなる順テーパー状）になるように形成したものである。その他の構造は前記実施の形態１と同様である。このような溝７を形成するには、溝７を形成する際の基板１のエッチングをＫＯＨ（水酸化カリウム）を用いたウェットエッチングとしたり、またはドライエッチングとしてその際のエッチングガスの組成比を調節することで実現することができる。このような溝７とすることにより、前記実施の形態１に比べてｎ+型半導体領域１５下の溝７（熱酸化膜９）の表面積およびｎ-型単結晶シリコン層１Ｂと接する溝７（熱酸化膜９）の表面積を小さくできる。それにより、本実施の形態３によれば、前記実施の形態１に比べて入力容量および帰還容量の両方を低減することができる。すなわち、本実施の形態３のパワーＭＩＳＦＥＴをＤＣ／ＤＣコンバータ（図１５参照）のスイッチング素子として用いた場合には、ＤＣ／ＤＣコンバータの損失を大幅に低減することができる。それにより、ＤＣ／ＤＣコンバータシステムの高効率化を実現することができる。
【００５６】
また、図３２に示すように、溝７の直下に前記実施の形態２にて説明したｎ-型半導体領域１３Ａ（図２７参照）と同様のｎ-型半導体領域１３Ａを形成する。このｎ-型半導体領域１３Ａは、溝７の底部を覆うように形成されているので、前記実施の形態２と同様に、ｐ-型半導体領域１３が溝７の底部を覆ってしまうことを防ぐことができる。それにより、ｐ-型半導体領域１３からｎ-型単結晶シリコン層１Ｂへはみ出している熱酸化膜９の表面積を一定に保つことができる。
【００５７】
上記のような本実施の形態３によっても、前記実施の形態１と同様の効果を得ることができる。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５９】
本発明の半導体装置は、たとえばコンピュータの電源回路に用いられるＤＣ／ＤＣコンバータのスイッチング素子として用いることができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１１】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１３】図１２中のＡ−Ａ線に沿った位置における基板表面からの深さと不純物濃度との関係を示す説明図である。
【図１４】本発明の実施の形態１である半導体装置において、パンチスルーストッパー層を設けた場合と設けていない場合とのそれぞれにおける、パワーＭＩＳＦＥＴのソース・ドレイン間電圧とドレイン電流との関係を示した説明図である。
【図１５】本発明の実施の形態１である半導体装置を含むＤＣ／ＤＣコンバータの回路図である。
【図１６】図１５に示したＤＣ／ＤＣコンバータにおける全損失の内訳を示す説明図である。
【図１７】図１５に示したＤＣ／ＤＣコンバータにおける全損失の内訳を示す説明図である。
【図１８】図１５に示したＤＣ／ＤＣコンバータにおけるパワーＭＩＳＦＥＴのゲート抵抗とＤＣ／ＤＣコンバータシステムの効率との関係を示した説明図である。
【図１９】本発明の実施の形態１である半導体装置の要部平面図である。
【図２０】本発明の実施の形態１である半導体装置の要部断面図である。
【図２１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２２】オフアングル基板を説明する平面図である。
【図２３】図２２中のＣ−Ｃ線に沿った位置での断面図である。
【図２４】（１００）面を主面とする基板に不純物イオンを導入した際の基板表面からの深さと不純物濃度分布との関係を示す説明図である。
【図２５】オフアングル基板に不純物イオンを導入した際の基板表面からの深さと不純物濃度分布との関係を示す説明図である。
【図２６】本発明の実施の形態２である半導体装置の要部断面図である。
【図２７】本発明の実施の形態２である半導体装置の要部断面図である。
【図２８】本発明の実施の形態２である半導体装置に含まれるパワーＭＩＳＦＥＴおよび本発明者らが検討したパワーＭＩＳＦＥＴのそれぞれにおけるドレイン電圧と入力容量との関係を示した説明図である。
【図２９】本発明の実施の形態２である半導体装置に含まれるパワーＭＩＳＦＥＴおよび本発明者らが検討したパワーＭＩＳＦＥＴのそれぞれにおけるドレイン電圧と帰還容量との関係を示した説明図である。
【図３０】本発明の実施の形態２である半導体装置に含まれるパワーＭＩＳＦＥＴおよび本発明者らが検討したパワーＭＩＳＦＥＴのそれぞれをＤＣ／ＤＣコンバータに用いた際の損失の計算結果を示す説明図である。
【図３１】本発明の実施の形態３である半導体装置の要部断面図である。
【図３２】本発明の実施の形態３である半導体装置の要部断面図である。
【図３３】パワーＭＩＳＦＥＴの帰還容量および入力容量を説明する等価回路図である。
【図３４】パワーＭＩＳＦＥＴのゲート−ソース間容量およびゲート−ドレイン間容量を説明する要部断面図である。
【図３５】本発明者らが検討したトレンチゲート型パワーＭＩＳＦＥＴの要部断面図である。
【符号の説明】
【００６１】
１  半導体基板（基板）
１Ａ  ｎ+型単結晶シリコン基板
１Ｂ  ｎ-型単結晶シリコン層（第１半導体層）
３  酸化シリコン膜
５  ｐ型ウエル
７  溝（第１溝部）
９  熱酸化膜（第１絶縁膜）
１０  ゲート電極（第１導電体）
１０Ａ  多結晶シリコン層
１０Ｂ  シリサイド層（シリコン化合物膜）
１０Ｃ  窒化タングステン層（金属膜）
１０Ｄ  タングステン層（金属膜）
１１  多結晶シリコンパターン
１２  酸化シリコン膜
１３  ｐ-型半導体領域（第２半導体層）
１３Ａ  ｎ-型半導体領域（第６半導体層）
１４  ｐ型半導体領域（第５半導体層）
１５  ｎ+型半導体領域（第３半導体層）
１６  絶縁膜
１７  コンタクト溝（第２溝部）
１８  コンタクト溝
２０  ｐ+型半導体領域（第４半導体層）
２１  ゲート配線（第２電極、第１部）
２１Ａ  ゲートフィンガー部（第２電極、第２部）
２２  ソースパッド（第１電極）
１０１  ｎ+型単結晶シリコン基板
１０２  ｎ-型単結晶シリコン層
１０３  溝
１０４  ゲート絶縁膜
１０５  ゲート部
１０６  ソース電極
１０７  絶縁膜
１０８  溝
１０９  ｐ-型半導体領域
１１０  ｐ+型半導体領域
１１１  ｎ+型半導体領域
ＣＨＰ  チップ領域
ＤＥＰ  空乏層
ＧＥＬＥ  ゲート電極
ＧＰ  ゲートパッド
Ｌ１、Ｌ２、Ｌ３  配線
ＮＥＰＩ  ｎ-型単結晶シリコン層
ＮＳＥＭ  ｎ+型半導体領域
ＯＦ  オリエンテーションフラット
ＰＢＯＤ  ｐ-型半導体領域
ＱH  Ｈｉｇｈ−ｓｉｄｅＭＩＳＦＥＴ
ＱL  Ｌｏｗ−ｓｉｄｅＭＩＳＦＥＴ
Ｗ１  第１のウエハ
【図１】
2005057050.tif 000003
【図２】
2005057050.tif 000004
【図３】
2005057050.tif 000005
【図４】
2005057050.tif 000006
【図５】
2005057050.tif 000007
【図６】
2005057050.tif 000008
【図７】
2005057050.tif 000009
【図８】
2005057050.tif 000010
【図９】
2005057050.tif 000011
【図１０】
2005057050.tif 000012
【図１１】
2005057050.tif 000013
【図１２】
2005057050.tif 000014
【図１３】
2005057050.tif 000015
【図１４】
2005057050.tif 000016
【図１５】
2005057050.tif 000017
【図１６】
2005057050.tif 000018
【図１７】
2005057050.tif 000019
【図１８】
2005057050.tif 000020
【図１９】
2005057050.tif 000021
【図２０】
2005057050.tif 000022
【図２１】
2005057050.tif 000023
【図２２】
2005057050.tif 000024
【図２３】
2005057050.tif 000025
【図２４】
2005057050.tif 000026
【図２５】
2005057050.tif 000027
【図２６】
2005057050.tif 000028
【図２７】
2005057050.tif 000029
【図２８】
2005057050.tif 000030
【図２９】
2005057050.tif 000031
【図３０】
2005057050.tif 000032
【図３１】
2005057050.tif 000033
【図３２】
2005057050.tif 000034
【図３３】
2005057050.tif 000035
【図３４】
2005057050.tif 000036
【図３５】
2005057050.tif 000037