(57)【要約】【課題】半導体集積回路の検査時において、セットアップタイムやホールドタイムのマージンが無い箇所で拡散によるばらつきにより検査の安定性を欠くとき検査の品質の向上に有効な半導体集積回路及びその検査方法を提供する。【解決手段】  半導体集積回路内のセルを設計者の意図するセルブロック毎に構成し、その構成したセルブロック毎に電源を配置し、検査時においてそれぞれ配置した電源電圧ＶＤＤａ１、電源電圧ＶＤＤｂ２、電源電圧ＶＤＤｃ３、電源電圧ＶＤＤｄ４を印加することで半導体集積回路内の遅延条件を変更させて、セットアップタイムやホールドタイムのマージンが無い箇所をセットアップタイムエラー、もしくはホールドタイムエラーとさせて不良品として検出することができるようにし、検査の品質を上げることができると同時に、タイミングに問題があるセルブロックを特定しやすくなり、評価・解析の時間短縮にも貢献できるようにした。【選択図】  図１
2005093557.tif 000002
【特許請求の範囲】
【請求項１】
当該半導体集積回路内の、トランジスタで構成される個々の回路であるセルを、所望の個数毎にセルブロックとして構成し、該構成したセルブロック毎に電源を配した、
ことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記セルブロックは、２個以上構成されたものであり、該構成したセルブロック数に応じて前記電源を分割可能とした、
ことを特徴とする半導体集積回路。
【請求項３】
当該半導体集積回路内の、トランジスタで構成される個々の回路であるセルを、所望の個数毎にセルブロックとして構成し、該構成したセルブロック毎に電源を配した半導体集積回路を検査する方法において、
クロックを出力するセルブロックに配した前記電源の電圧値を変化させることにより、複数のセルブロックのうちのＤフリップフロップへのクロック入力の振幅を変化させて、前記半導体集積回路内の前記Ｄフリップフロップのホールドタイムの検査を行う、
ことを特徴とする半導体集積回路の検査方法。
【請求項４】
当該半導体集積回路内の、トランジスタで構成される個々の回路であるセルを、所望の個数毎にセルブロックとして構成し、該構成したセルブロック毎に電源を配した半導体集積回路を検査する方法において、
データを出力するセルブロックに配した前記電源の電圧値を変化させることにより、複数のセルブロックのうちのＤフリップフロップへのデータ入力の入力タイミングを変化させて、前記半導体集積回路内の前記Ｄフリップフロップのセットアップタイムの検査を行う、
ことを特徴とする半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその検査方法に関し、特に実動作テストを行うとき、セットアップタイム・ホールドタイムのマージンが無いため、拡散によるばらつきにより検査の安定性を欠くとき、検査の品質の向上に有効な半導体集積回路及びその検査方法に関する。
【背景技術】
【０００２】
半導体集積回路（以下ＬＳＩと略す）の設計時において、計算機によるシミュレーションを利用することで、実物のＬＳＩに近いＬＳＩの動作をシミュレーションにおいて検証できるようになった。したがって、シミュレーションを利用することで、ＬＳＩ内のＤフリップフロップ（以下ＤＦＦと略す）のセットアップタイム・ホールドタイムを計算する事ができ、ＬＳＩ内のタイミングに関する問題もあらかじめ対処する事が可能である。
【０００３】
しかし、上記のようにシミュレーションの精度はあがってきてはいるものの、シミュレーションと実物のＬＳＩとは、微妙な違いは生じている。シミュレーションにおいて、ＤＦＦのセットアップタイム、ホールドタイムを満たしていても、実物のＬＳＩではセットアップタイム、ホールドタイムのマージンがなくなってしまう場合も存在する。
【０００４】
またＬＳＩには、拡散によるばらつきが生じる。そのため、セットアップタイム・ホールドタイムにマージンが無い場合、ＬＳＩによっては検査時に良品判定を受けたり、不良品判定を受けたりと不安定な検査結果が生じてしまう。この結果、ＬＳＩ検査の品質を下げてしまうことにつながる。
【０００５】
このような理由から、検査時に動作不良のＬＳＩを発見し、そのＬＳＩ表面に誘電塗料を塗布して配線容量を変化させ、ＬＳＩのタイミングを調整することでその動作不良のＬＳＩを良品とさせて、そのＬＳＩの評価・解析を行い、再度ＬＳＩを設計しなおす技術もある（特許文献１参照）。
【特許文献１】特開平８−３１６２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の構成から実施される方法は、誘電塗料を塗布するコスト、評価する時間、再設計のためのコストが加算されるため、設計期間、設計コストを増大させるという問題があった。
【０００７】
また、拡散によるばらつきが生じたときには再度、誘電塗料を塗布し、再評価をする必要があると考えられる。
【０００８】
本発明は、上記のような従来の問題点を解決することを目的としてなされたもので、半導体集積回路の検査の品質の向上に有効な半導体集積回路及びその検査方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の請求項１による半導体集積回路は、当該半導体集積回路内の、トランジスタで構成される個々の回路であるセルを、所望の個数毎にセルブロックとして構成し、該構成したセルブロック毎に電源を配したものである。これにより各セルブロックに異なった電源電圧を印加する事ができる。
【００１０】
本発明の請求項２による半導体集積回路は、請求項１記載の半導体集積回路において、前記セルブロックは、２個以上構成されたものであり、該構成したセルブロック数に応じて前記電源を分割可能としたものである。
【００１１】
本発明の請求項３による半導体集積回路の検査方法は、当該半導体集積回路内の、トランジスタで構成される個々の回路であるセルを、所望の個数毎にセルブロックとして構成し、該構成したセルブロック毎に電源を配した半導体集積回路を検査する方法において、クロックを出力するセルブロックに配した前記電源の電圧値を変化させることにより、複数のセルブロックのうちのＤフリップフロップへのクロック入力の振幅を変化させて、前記半導体集積回路内の前記Ｄフリップフロップのホールドタイムの検査を行うものである。このとき、各Ｄフリップフロップのクロックに接続されるバッファ，もしくはＤフリップフロップの電源を他の電源とは分割しておくことで、ＬＳＩ内部のＤフリップフロップへのクロック入力タイミング及びクロック振幅値を変化させることができる。したがって、クロックの入力タイミングを遅らせることができ、ホールドタイムのマージンが無い箇所に対し、ホールドタイムエラーを生じさせ、ホールドタイムのマージンが無いＬＳＩを確実に不良品として検出する事ができる。
【００１２】
本発明の請求項４による半導体集積回路の検査方法は、当該半導体集積回路内の、トランジスタで構成される個々の回路であるセルを、適当な個数毎にセルブロックとして構成し、該構成したセルブロック毎に電源を配した半導体集積回路を検査する方法において、データを出力するセルブロックに配した前記電源の電圧値を変化させることにより、複数のセルブロックのうちのＤフリップフロップへのデータ入力の入力タイミングを変化させて、前記半導体集積回路内の前記Ｄフリップフロップのセットアップタイムの検査を行うものである。これにより各セルブロックに異なった電源電圧を印加する事ができるため、ＬＳＩ内部のＤＦＦへのデータ入力タイミング及びデータ振幅値を変化させる事ができる。これに伴いＬＳＩ内部でセットアップタイムのマージンが無い箇所に対して、セットアップエラーを生じさせ、セットアップタイムのマージンが無いＬＳＩを確実に不良品として検出する事ができる。
【発明の効果】
【００１３】
本発明の半導体集積回路及びその検査方法によれば、半導体集積回路内の、トランジスタで構成される個々の回路であるセルを、所望の個数毎にセルブロックとして構成し、該構成したセルブロック毎に電源を配するようにし、ＬＳＩの電源を分割する事で、ＬＳＩ内で分割されたブロックごとに異なる電源電圧を印加する事ができる。そのため、ＬＳＩ内部でＤＦＦのセットアップタイム・ホールドタイムのマージンが無い箇所に対し、強制的にセットアップタイムエラー・ホールドタイムエラーを引き起こし、検出する事ができる。したがって，プロセスのバラつきに対し、あるＬＳＩでは、良品判定され、あるＬＳＩでは不良品判定される、というような不安定な検査を防止する事ができ、検査品質を向上させる事ができるという効果がある。
【００１４】
さらに本発明の半導体集積回路及びその検査方法によれば、ＬＳＩの評価・解析を行う際に、どのＶＤＤの電圧値を低くするかによって、タイミングに問題があるセルブロックを特定でき、評価・解析の時間を短縮することができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路の構成を示す図である。
【００１６】
図１において、１，２，３，４はＬＳＩの各ブロックに接続される電源電圧（以下ＶＤＤと略す）ａ〜ｄである。
【００１７】
５ａ〜５ｃのブロックはＶＤＤａ１に接続されるＤＦＦであり、６ａ〜６ｃのブロックはＶＤＤｃ３に接続されるＤＦＦであり、７はＶＤＤｄ４に接続されるＤＦＦであり、８はＶＤＤｂ２に接続されるロジック回路部である。
【００１８】
なお、本実施の形態１では、ＶＤＤを４個に分割する例について説明したが、分割するＶＤＤの個数は４つに限られていない。また、ＬＳＩ回路内で構成するブロックはＤＦＦ、ロジック回路部等、セルごとに構成する事に限らず、設計者の意図するブロックで構成してよい。
【００１９】
ＶＤＤａ１、ＶＤＤｂ２、ＶＤＤｃ３、ＶＤＤｄ４は、それぞれＶＤＤの値を変化させることで、ＬＳＩ回路内の遅延条件を部分的に変えることができる。したがって、ＤＦＦのセットアップタイム・ホールドタイムのマージンが無い場合、ＶＤＤの値を変化させることで半導体集積回路内の遅延条件を変更させて、セットアップタイムやホールドタイムのマージンが無い箇所をセットアップタイムエラー、もしくはホールドタイムエラーとさせて不良品として検出できる。
【００２０】
また、ＤＦＦのセットアップタイム・ホールドタイムのマージンが無いセルブロックの特定ができ、ＬＳＩの評価・解析において、タイミングに問題がある箇所を特定しやすくなる。
【００２１】
このように、半導体集積回路内の、トランジスタで構成されるセルを、設計者の意図するセルブロック毎に構成し、その構成したセルブロック毎に電源を配するようにしたので、各セルブロックに異なった電源電圧を印加することができ、ＬＳＩ回路内の遅延条件を部分的に変えることができる。
【００２２】
次に、ホールドタイムのマージンが無い箇所をホールドタイムエラーとさせて不良品として検出する方法を図２、図３、図４を用いて説明する。
【００２３】
図２に示す回路例は、クロックライン９、ＤＦＦ１０、データ入力ライン１１、ＤＦＦ１２、ＶＤＤ１３以外の構成について、図１に示す半導体集積回路の構成と同じである。また、図３に示す回路例は、クロックライン９、ＤＦＦ１０、データ入力ライン１１、バッファ１４、ＶＤＤ１５以外の構成について、図１に示す半導体集積回路の構成と同じである。
【００２４】
ただし、図２のようにＬＳＩ回路内のＤＦＦ５ａ〜５ｃ、６ａ、６ｂ、１０に入力されるクロックが他のＤＦＦ１２のセルから出力されている場合、そのクロックを出力するセルのＶＤＤ１３は他のセルブロックとは別のＶＤＤにする。また、図３のようにＬＳＩ回路内のＤＦＦ５ａ〜５ｃ、６ａ、６ｂ、１０に入力されるクロックが他のバッファ１４のセルから出力されている場合、そのクロックを出力するセルのＶＤＤ１５は他のセルブロックとは別のＶＤＤにする。
【００２５】
このとき図２において、９は図２の回路内にクロックを与えるクロックライン、１０はこの回路内のホールドタイムのマージンが無いときのＤＦＦ、１１はＤＦＦ１０のデータ入力ライン、１２はＬＳＩ内のＤＦＦ５ａ〜５ｃ、ＤＦＦ６ａ、６ｂ、ＤＦＦ１０へのクロックを印加するＤＦＦ、１３はＤＦＦ１２のＶＤＤである。
【００２６】
また、図３において、１４はＬＳＩ内のＤＦＦ５ａ〜５ｃ、ＤＦＦ６ａ、６ｂ、ＤＦＦ１０へのクロックを出力するバッファ、１５はバッファ１４のＶＤＤである。
【００２７】
なお、図２，図３の回路例において、クロックを出力するセルはバッファ、もしくはＤＦＦとしたが、これに限ったものではない。ここでは、図２を利用して説明する。
【００２８】
図２において、ＶＤＤｄ１３の電圧値をＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３よりも低く設定したとする。そのときの図２のＤＦＦ１０のクロック波形とデータ入力波形のタイミング図を図４に示す。
【００２９】
図４において、１６，１７は図２におけるＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３，ＶＤＤｄ１３の電圧値がすべて同じ電圧のときのクロック波形、及びデータ入力波形、１８，１９は図２におけるＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３が同じ電圧でＶＤＤｄ１３の電圧値が低いときのクロック波形、及びデータ入力波形を示す。２０は図２におけるＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３，ＶＤＤｄ１３の電圧値がすべて同じ電圧のときのホールドタイム、２１は図２におけるＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３が同じ電圧でＶＤＤｄ１３の電圧値が低いときに生じるクロックのしきい値電圧の遅れ、２２はそのときに生じるホールドタイムエラーを示す。
【００３０】
このとき、ＶＤＤｄ１３の電圧を低くするとクロック波形１６の振幅がクロック波形１８のように小さくなると同時に立ち上がりの角度を緩やかにさせることができる。したがって、ＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３，ＶＤＤｄ１３の電圧値がすべて同じ電圧のときは、図４のホールドタイム２０を満たしていたが、ＶＤＤｄ１３の電圧値を低くする事で、ホールドタイムは満たされなくなる。
【００３１】
このように、これまでホールドタイムのマージンは無くとも、動作していたＬＳＩが、ＶＤＤｄ１３の電圧値を低くする事で、ホールドタイムエラー２２となり、ホールドタイムのマージンが無い場合でも、そのＬＳＩを不良品として検査時に検出する事ができるという効果がある。
【００３２】
次に、セットアップタイムのマージンが無い箇所をセットアップタイムエラーとさせて不良品として検出する方法を、図５、図６を用いて説明する。
図５に示す回路例は、ＤＦＦ２３、データ入力ライン２４、ＶＤＤｂ２５以外の構成は図１に示す半導体集積回路の構成と同じである。このとき、図２、図３で説明したように、クロックを出力するセル、図５で示すＤＦＦ７のＶＤＤｄ４を特に他のセルブロックと分割する必要は無い。
【００３３】
図５において、２３はこの回路内のセットアップタイムのマージンが無いときのＤＦＦとする。２４はＤＦＦ２３のデータ入力ライン、２５はロジック回路部８のＶＤＤｂである。
【００３４】
ここで、 ＶＤＤｂ２５の電圧値をＶＤＤａ１，ＶＤＤｃ３，ＶＤＤｄ４よりも低く印加したとする。そのときの図５のＤＦＦ２３のクロック波形とデータ入力波形のタイミング図を図６に示す。
【００３５】
図６において、２６，２７は図５におけるＶＤＤａ１，ＶＤＤｂ２５，ＶＤＤｃ３，ＶＤＤｄ４の電圧値がすべて同じ電圧のときのクロック波形、及びデータ入力波形，２８，２９は図５におけるＶＤＤａ１，ＶＤＤｃ３，ＶＤＤｄ４が同じ電圧でＶＤＤｂ２５の電圧値が低いときのクロック波形，及びデータ入力波形を示す。３０は図５におけるＶＤＤａ１，ＶＤＤｂ２５，ＶＤＤｃ３，ＶＤＤｄ４の電圧値がすべて同じ電圧のときのセットアップタイム、３１は図５におけるＶＤＤａ１，ＶＤＤｃ３，ＶＤＤｄ４が同じ電圧でＶＤＤｂ２５の電圧値を低くしたときに生じる入力データの遅れ、３２はセットアップタイムエラーを示す。
【００３６】
このとき、ＶＤＤｂ２５の電圧を低くするとロジック部から出力されるＤＦＦ２３へのデータ入力時間が遅くなる。したがって、図６のセットアップタイム３０を満たしていたが、ＶＤＤｂ２５の電圧値を低くすることで、セットアップタイムは満たされなくなる。すなわち、ＶＤＤｂ２５の電圧値を低くすることで、セットアップタイムエラー３２となり、セットアップタイムのマージンがない場合でも、検査時に検出することができる。
【００３７】
以上のような本発明の実施の形態１に係る半導体集積回路は、半導体集積回路内のトランジスタで構成される個々の回路であるセルを所望の個数毎にセルブロックとして構成し、該構成したセルブロック毎に電源を配したので、各セルブロックに異なった電源電圧を印加することで、ＬＳＩ回路内の遅延条件を部分的に変えることができ、プロセスのばらつきに対し、あるＬＳＩでは良品判定され、あるＬＳＩでは不良品判定される、というような不安定な検査を防止することができ、検査品質を向上させることのできる半導体集積回路を提供することができるという効果がある。
【００３８】
また、クロックを出力するセルブロックに配した電源の電圧値を変化させることによって、複数のセルブロックのうちのＤフリップフロップへのクロック入力の振幅を変化させ、半導体集積回路内の前記Ｄフリップフロップのホールドタイムの検査を行うようにしたので、これまでのホールドタイムのマージンは無くとも、動作していたＬＳＩを、ＶＤＤｄ１３の電圧値を低くすることで、ホールドタイムエラー２２を生じさせ、ホールドタイムのマージンが無い場合でも、そのＬＳＩを不良品として検査時に検出することができる。
【００３９】
また、データを出力するセルブロックに配した電源の電圧値を変化させることによって、複数のセルブロックのうちのＤフリップフロップへのデータ入力の入力タイミングを変化させて前記半導体集積回路内の前記Ｄフリップフロップのセットアップタイムの検査を行うようにしたので、ＶＤＤｂ２５の電圧値を低くすることで、セットアップタイムエラー３２を生じさせ、セットアップタイムのマージンが無い場合でも、検査時に検出することができる。
【産業上の利用可能性】
【００４０】
本発明の半導体集積回路及びその検査方法は、セットアップタイムやホールドタイムのマージンが無い箇所をセットアップタイムエラー、もしくはホールドタイムエラーとさせて不良品として検出することができるようにし、検査の品質を上げることができると同時に、タイミングに問題があるセルブロックを特定しやすくなり、評価・解析の時間短縮にも貢献できるものであり、検査品質の向上に有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１による半導体集積回路例を示す図である。
【図２】本発明の実施の形態１による半導体集積回路において、ＤＦＦの一つがホールドタイムのマージンが無い時の半導体集積回路例を示す図である。
【図３】本発明の実施の形態１において、クロックの振幅を低くするための回路実施例を示す図である。
【図４】本発明の実施の形態１において、図２のＤＦＦ１０のＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３，ＶＤＤｄ４の電圧値がすべて同じときと、ＶＤＤｄ４の電圧値がＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３の電圧値より低いときのクロック波形とデータ入力波形のタイミング図である。
【図５】本発明の実施の形態１による半導体集積回路において、ＤＦＦの一つがセットアップタイムのマージンが無い時の半導体集積回路例を示す図である。
【図６】本発明の実施の形態１において、図５のＤＦＦ１０のＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３，ＶＤＤｄ４の電圧値がすべて同じときと、ＶＤＤｂ２の電圧値がＶＤＤa１，ＶＤＤｃ３，ＶＤＤｄ４の電圧値より低いときのクロック波形とデータ入力波形のタイミング図である。
【符号の説明】
【００４２】
１  電源電圧ＶＤＤａ
２  電源電圧ＶＤＤｂ
３  電源電圧ＶＤＤｃ
４  電源電圧ＶＤＤｄ
５ａ〜５ｃ  ＶＤＤａ１に接続されるＤＦＦ
６ａ〜６ｃ  ＶＤＤｃ３に接続されるＤＦＦ
７  ＶＤＤｄ４に接続されるＤＦＦ
８  ＶＤＤｂ２に接続されるロジック回路部
９  図２の回路内にクロックを与えるクロックライン
１０  図２の回路内のホールドタイムのマージンが無いときのＤＦＦ
１１  図２のＤＦＦ１０のデータ入力ライン
１２  図２のＤＦＦ５ａ〜５ｃ，ＤＦＦ６ａ，６ｂ，ＤＦＦ１０へのクロックを印加するＤＦＦ
１３  図２のＤＦＦ１２のＶＤＤ
１４  図３のＤＦＦ５ａ〜５ｃ，ＤＦＦ６ａ，６ｂ，ＤＦＦ１０へのクロックを出力するバッファ
１５  図３のバッファ１４のＶＤＤ
１６  図２におけるＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３，ＶＤＤｄ１３の電圧値がすべて同じ電圧のときのクロック波形
１７  図２におけるＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３，ＶＤＤｄ１３の電圧値がすべて同じ電圧のときのデータ入力波形
１８  図２におけるＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３が同じ電圧でＶＤＤｄ１３の電圧値が低いときのクロック波形
１９  図２におけるＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３が同じ電圧でＶＤＤｄ１３の電圧値が低いときのデータ入力波形
２０  ＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３，ＶＤＤｄ１３の電圧値がすべて同じ電圧のときのホールドタイム
２１  図２におけるＶＤＤａ１，ＶＤＤｂ２，ＶＤＤｃ３が同じ電圧でＶＤＤｄ１３の電圧値が低いときに生じるクロックのしきい値電圧の遅れ
２２  ホールドタイムエラー
２３  図５のセットアップタイムのマージンが無いときのＤＦＦ
２４  図５のＤＦＦ２３のデータ入力ライン
２５  図５のロジック回路部８のＶＤＤ
２６  図５におけるＶＤＤａ１，ＶＤＤｂ２５，ＶＤＤｃ３，ＶＤＤｄ４の電圧値がすべて同じ電圧のときのクロック波形
２７  図５におけるＶＤＤａ１，ＶＤＤｂ２５，ＶＤＤｃ３，ＶＤＤｄ４の電圧値がすべて同じ電圧のときのデータ入力波形
２８  図５におけるＶＤＤａ１，ＶＤＤｃ３，ＶＤＤｄ４が同じ電圧でＶＤＤｂ２５の電圧値が低いときのクロック波形
２９  図５におけるＶＤＤａ１，ＶＤＤｃ３，ＶＤＤｄ４が同じ電圧でＶＤＤｂ２５の電圧値が低いときのデータ入力波形
３０  図５におけるＶＤＤａ１，ＶＤＤｂ２５，ＶＤＤｃ３，ＶＤＤｄ４の電圧値がすべて同じ電圧のときセットアップタイム
３１  図５におけるＶＤＤａ１，ＶＤＤｃ３，ＶＤＤｄ４が同じ電圧でＶＤＤｂ２５の電圧値が低くしたときに生じる入力データの遅れ
３２  セットアップタイムエラー
【図１】
2005093557.tif 000003
【図２】
2005093557.tif 000004
【図３】
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【図４】
2005093557.tif 000006
【図５】
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【図６】
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