(57)【要約】【課題】  画像信号に対するノイズを抑制することができ、かつ周辺回路形成領域において微細化を図ることができる構造の固体撮像素子を提供する。【解決手段】  画素形成領域４と周辺回路形成領域２０とが同一の半導体基体に形成され、周辺回路形成領域２０では、半導体基体１０に絶縁層が埋め込まれた素子分離層２１により第１の素子分離部が形成され、画素形成領域４では、半導体基体内１０に形成された素子分離領域１１と半導体基体１０から上方に突出した素子分離層１２とから成る第２の素子分離部が形成され、光電変換素子１６（１４，１５）が第２の素子分離部の素子分離層１２の下まで延在して形成されている固体撮像素子を構成する。【選択図】        図１
2005347325.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子から成る画素及び前記光電変換素子から信号電荷を読み出す選択トランジスタとを有して構成される画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成され、
前記周辺回路形成領域においては、前記半導体基体に絶縁層が埋め込まれて成る素子分離層により、第１の素子分離部が形成され、
前記画素形成領域においては、前記半導体基体内に形成された素子分離領域と、前記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部が形成され、
前記光電変換素子が、前記第２の素子分離部の前記素子分離層の下まで延在して形成されている
ことを特徴とする固体撮像素子。
【請求項２】
前記第２の素子分離部の前記素子分離層は、絶縁層から成り、前記半導体基体内の深さが５０ｎｍ以下であり、かつ厚さが５０ｎｍ〜１５０ｎｍであることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記第１の素子分離部の最小分離幅が、前記第２の素子分離部の最小分離幅よりも小さいことを特徴とする請求項１に記載の固体撮像素子。
【請求項４】
前記第２の素子分離部の前記素子分離層は、導電層とその上の絶縁層の積層膜から成り、前記半導体基体内の深さが５０ｎｍ以下であり、かつ厚さが３０ｎｍ〜１５０ｎｍであることを特徴とする請求項１に記載の固体撮像素子。
【請求項５】
前記第２の素子分離部の前記素子分離領域は、前記素子分離層の前記積層膜と自己整合して形成されていることを特徴とする請求項４に記載の固体撮像素子。
【請求項６】
光電変換素子から成る画素及び前記光電変換素子から信号電荷を読み出す選択トランジスタとを有して構成される画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成された固体撮像素子を製造する方法であって、
前記半導体基体上にストッパー層を形成する工程と、
前記周辺回路形成領域となる部分に、前記ストッパー層から前記半導体基体内まで達する溝を形成する工程と、
前記溝の内部に絶縁層を埋め込み、平坦化する工程と、
前記画素形成領域となる部分に、前記ストッパー層から前記溝よりも浅い開口を形成する工程と、
前記開口の内部に絶縁層を埋め込み、平坦化する工程とを有する
ことを特徴とする固体撮像素子の製造方法。
【請求項７】
前記開口を形成する工程の後に、前記開口の内部に導電層及び絶縁層を埋め込み、平坦化する工程を行うことを特徴とする請求項６に記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオカメラやデジタルスチルカメラ等に使用される固体撮像素子（イメージセンサ）及びその製造方法に関するものである。
【背景技術】
【０００２】
固体撮像素子（イメージセンサ）は、光電変換手段である複数の画素と、その画素の信号を選択読み出しするＭＯＳトランジスタとを用いて、画素の信号を読み出す構成の半導体デバイスであり、例えば、ビデオカメラやデジタルスチルカメラ等に使用されている。
このうち、特に、ＣＭＯＳ（相補型ＭＯＳ）プロセスで製造される、いわゆるＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサ）は、低電圧・低消費電力、多機能であり、かつ周辺回路とワン・チップ化できるＳＯＣ（システムオンチップ）というメリットを有する。
従って、携帯電話用のカメラや、デジタルスチルカメラやデジタルビデオカメラの撮像素子として注目されている。
【０００３】
ＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサ）の構成の一例の概略構成図（回路構成図）を図１４に示す。
このＣＭＯＳイメージセンサは、同一の半導体基板上に、光電変換を行う複数のフォトダイオード２とフォトダイオード２を選択読み出しするＭＯＳトランジスタ３からなる画素１を二次元状に配列された画素形成領域４と、画素選択と信号出力のための周辺回路５，６とを備えている。
以下、画素形成領域４以外の領域、即ち画素選択のための回路５と出力回路６とを含む領域を、「周辺回路形成領域」と呼ぶこととする。
画素形成領域４においては、各画素１が、フォトダイオード２と、転送用トランジスタ３、リセット用トランジスタ７、アンプトランジスタ８の３個のＭＯＳトランジスタとにより構成されている。また、周辺回路形成領域においては、画素選択のための回路５と出力回路６とがＣＭＯＳトランジスタを用いて構成されている。
【０００４】
従来のＣＭＯＳイメージセンサは、周辺回路形成領域の各回路が、ＣＭＯＳトランジスタで形成されている。
一方、画素形成領域においては、各画素を構成するＭＯＳトランジスタはすべてＮＭＯＳトランジスタである。
この画素を構成するＮＭＯＳトランジスタは、通常、周辺回路形成領域で使用されるＮＭＯＳトランジスタと同一の素子分離構造とされる（例えば、特許文献１参照）。
【０００５】
ここで、従来のＣＭＯＳイメージセンサにおいて、周辺回路形成領域に用いられる素子分離構造の断面図を図１３に示す。
半導体基板５１内に、Ｎ型半導体ウェル領域５２及びＰ型半導体ウェル領域５３が形成されている。Ｎ型半導体ウェル領域内５２にＰＭＯＳトランジスタ５４が、Ｐ型半導体ウェル領域５３内にＮＭＯＳトランジスタ５５がそれぞれ形成されている。
そして、このトランジスタ５４，５５同士間は、半導体基板５１内に形成された溝内に素子分離層が埋め込まれた、いわゆるＳＴＩ（Shallow Trench Isolation）から成る素子分離部５６により電気的に分離されている。この素子分離部５６は、素子分離層として、例えば酸化膜が埋め込まれている。
【０００６】
さらに、従来のＣＭＯＳイメージセンサでは、画素を構成するＮＭＯＳトランジスタが、周辺回路形成領域で使用されるＮＭＯＳトランジスタと同一構造の素子分離部５６で分離されているため、図１４の画素形成領域４においても、同様に、図１３に示した、半導体基板５１内に素子分離層が埋め込まれた素子分離層５６が形成されて、隣接する画素セル１と分離されている。
また、画素形成領域４の各画素セル１に形成されている、例えば転送用トランジスタ３、アンプトランジスタ８、リセットトランジスタ７等のトランジスタのソース／ドレイン拡散層も、それぞれ同様の構成の素子分離部５６によって分離されている。
【特許文献１】特開２００３−１４２６７４号公報（図９）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＣＭＯＳイメージセンサでは、上述したように、半導体基板５１内に形成された溝内に素子分離層を埋め込んで素子分離部５６を形成しているため、半導体基板５１に溝を形成する際のダメージや、さらに製造中の熱処理工程において半導体基板５１と埋め込まれた絶縁層（素子分離層）５６との熱膨張係数の違いから発生する応力等によって、半導体基板５１に歪や結晶欠陥が発生することがある。
この歪や結晶欠陥により、不要な電荷（リーク電流、暗電流）が発生して、フォトダイオード２に侵入する。
フォトダイオード２に蓄積された電荷は、転送用トランジスタ３を介して転送されるため、歪や結晶欠陥により発生した電荷が、そのまま画素信号に対するノイズ信号となってしまう。
【０００８】
さらに、シリコン基板のような単結晶基板に溝を形成すると、基板の表面だけでなく、溝の側壁にも単結晶の終端部が形成されることになるため、この終端部に形成された界面準位も、画像信号に対するノイズ信号の要因となる。
【０００９】
また、従来は、画素を構成するＮＭＯＳトランジスタが、周辺回路形成領域で使用されるＮＭＯＳトランジスタと同一構造の素子分離部５６で分離されていたが、周辺回路形成領域に用いられるＣＭＯＳトランジスタは、微細化技術の最先端プロセスを採用しているケースが多く、さらには高速化、低消費電力、省スペースを主眼として設計されているために電源電圧も低電圧化しているケースも多い。
このため、素子分離部５６を周辺回路形成領域のＣＭＯＳトランジスタの設計に合わせて最適化すると、画素形成領域４の素子分離部５６が、上述の不要な電荷を発生しやすい構成となってしまうこともある。
【００１０】
上述した問題の解決のために、本発明においては、画像信号に対するノイズを抑制することができ、かつ周辺回路形成領域において微細化を図ることができる構造の固体撮像素子及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の固体撮像素子は、光電変換素子から成る画素及び光電変換素子から信号電荷を読み出す選択トランジスタとを有して構成される画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成され、周辺回路形成領域においては、半導体基体に絶縁層が埋め込まれて成る素子分離層により第１の素子分離部が形成され、画素形成領域においては、半導体基体内に形成された素子分離領域と半導体基体から上方に突出した素子分離層とから成る第２の素子分離部が形成され、光電変換素子が第２の素子分離部の素子分離層の下まで延在して形成されているものである。
【００１２】
本発明の固体撮像素子の製造方法は、光電変換素子から成る画素及び光電変換素子から信号電荷を読み出す選択トランジスタとを有して構成される画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成された固体撮像素子を製造する方法であって、半導体基体上にストッパー層を形成する工程と、周辺回路形成領域となる部分にストッパー層から半導体基体内まで達する溝を形成する工程と、この溝の内部に絶縁層を埋め込み、平坦化する工程と、画素形成領域となる部分にストッパー層から溝よりも浅い開口を形成する工程と、開口の内部に絶縁層を埋め込み、平坦化する工程とを有するものである。
【００１３】
上述の本発明の固体撮像素子の構成によれば、画素形成領域においては、半導体基体内に形成された素子分離領域と半導体基体から上方に突出した素子分離層とから成る第２の素子分離部が形成されているため、半導体基体内に形成された素子分離領域（不純物領域）により接合分離を行うことができる。そして、第２の素子分離部では、絶縁層を半導体基体内に深く埋め込んでいないので、素子分離部の周囲の半導体基体に結晶欠陥、ダメージ、界面準位が発生することを抑制し、これら結晶欠陥、ダメージ、界面準位に起因するノイズを低減することができる。
また、周辺回路形成領域においては、半導体基体に絶縁層が埋め込まれて成る素子分離層（ＳＴＩ構造）により第１の素子分離部が形成されているため、周辺回路の高速化、低消費電力化、省スペース化を同時に実現することが可能になる。
さらに、光電変換素子が第２の素子分離部の素子分離層の下まで延在して形成されていることにより、飽和電荷量を最大限に得ることができる。これにより、固体撮像素子の解像度等の特性を向上することが可能になる。
【００１４】
上述の本発明の固体撮像素子の製造方法によれば、半導体基体上にストッパー層を形成し、このストッパー層から形成した溝や開口の内部に絶縁層を埋め込み、平坦化を行うことにより、平坦化によってストッパー層よりも上の絶縁層を除去して、溝の内部や開口の内部のみに絶縁層が残る。
そして、周辺回路形成領域となる部分では、ストッパー層から半導体基体内に達する溝を形成し、その内部に絶縁層を埋め込むので、半導体基体内に絶縁層が埋め込まれたＳＴＩ構造を形成することができ、このＳＴＩ構造の素子分離層から成る素子分離部を形成することができる。
また、画素形成領域となる部分では、ストッパー層から溝よりも浅い開口を形成し、その内部に絶縁層を埋め込むので、半導体基体内の深さが浅く、半導体基体から突出した絶縁層からなる素子分離層を形成することができる。半導体基体内の深さが浅いので、前述したノイズの発生を抑制することが可能になる。
【００１５】
上記本発明の固体撮像素子において、好ましくは、第２の素子分離部の素子分離層が、絶縁層から成り、半導体基体内の深さが５０ｎｍ以下であり、かつ厚さが５０ｎｍ〜１５０ｎｍである構成とする。
このように構成したことにより、半導体基体内の深さが５０ｎｍ以下であることから、ノイズの発生を充分に少なくすることができ、厚さが５０ｎｍ〜１５０ｎｍであることから、寄生ＭＯＳトランジスタのリーク電流を抑制すると共に、素子分離層上に形成されるゲート電極の加工が容易になる。
【００１６】
上記本発明の固体撮像素子において、好ましくは、第１の素子分離部の最小分離幅が、第２の素子分離部の最小分離幅よりも小さい構成とする。
このように構成したことにより、最小分離幅が小さい第１の素子分離部により、周辺回路形成領域において、さらなる微細化を図り、高速化、低消費電力化、省スペース化を図ることができる。また、最小分離幅が大きい第２の素子分離部により、画素形成領域においては、ノイズの発生やリーク電流を充分に抑制することができる。
【００１７】
また、上記本発明の固体撮像素子において、第２の素子分離部の素子分離層が、導電層とその上の絶縁層の積層膜から成り、半導体基体内の深さが５０ｎｍ以下であり、かつ厚さが３０ｎｍ〜１５０ｎｍである構成とすることも可能である。
このように構成したことにより、導電層によりシールド効果を持たせて、寄生ＭＯＳトランジスタのリーク電流を抑制することができるため、絶縁層のみで素子分離層を構成した場合よりも、素子分離層を薄く、例えば３０ｎｍとすることが可能になる。
【００１８】
また、上記本発明の固体撮像素子において、さらに第２の素子分離部の素子分離領域が、素子分離層の積層膜と自己整合して形成されている構成とすることも可能である。
【発明の効果】
【００１９】
上述の本発明によれば、画素形成領域においては、素子分離領域部の結晶欠陥、ダメージ、界面準位に起因するノイズを低減することができる。また、固体撮像素子の解像度等の特性を向上することが可能である。
さらに、周辺回路形成領域では、周辺回路の高速化、低消費電力化、省スペース化が同時に実現できる。また、固体撮像素子の微細化を図ることが可能になる。
【発明を実施するための最良の形態】
【００２０】
本発明の一実施の形態として、固体撮像素子の概略構成図（断面図）を図１に示す。
また、本実施の形態の固体撮像素子の回路構成図を図２に示す。本実施の形態の固体撮像素子は、先に図１４に示した回路構成と同様の回路構成となっている。
【００２１】
この固体撮像素子は、例えばＮ型のシリコン基板から成る、同一の半導体基板１０に、フォトダイオード２を有する画素セル１が多数形成された画素形成領域４と、周辺回路形成領域２０とが形成されている。
【００２２】
図１に示すように、周辺回路形成領域２０においては、図１３に示した従来の素子分離部５６の構成と同様に、半導体基板１０に、シリコン酸化膜等の素子分離層２１が埋め込まれた素子分離部が形成されている。即ち、この素子分離部は、いわゆるトレンチ素子分離（ＳＴＩ）構造となっている。図中１３は、基板１０の表面の薄い絶縁膜（例えばシリコン酸化膜）を示している。
【００２３】
画素形成領域４においては、半導体基板１０内に形成されたＮ型の電荷蓄積領域１４と、半導体基板１０の表面付近に形成されたＰ型（Ｐ＋）の正電荷蓄積領域１５とによりセンサ部１６が構成されている。
【００２４】
なお、図示しないが、画素形成領域４や周辺回路形成領域２０において、それぞれ半導体基板１０内にトランジスタのソース／ドレイン領域が形成され、半導体基板１０上に絶縁膜１３を介してトランジスタのゲート電極等が形成されている。また、画素形成領域４においては、さらに上方に、必要に応じて、カラーフィルタやオンチップレンズが形成されている。
【００２５】
このＣＭＯＳイメージセンサの回路構成は、図２に示すように、同一の半導体基板上に、光電変換を行う複数のフォトダイオード２とフォトダイオード２を選択読み出しするＭＯＳトランジスタ３からなる画素１を二次元状に配列された画素形成領域４と、画素選択と信号出力のための周辺回路５，６とを備えている。
画素形成領域４においては、各画素１が、フォトダイオード２と、転送用トランジスタ３、リセット用トランジスタ７、アンプトランジスタ８の３個のＭＯＳトランジスタとにより構成されている。また、周辺回路形成領域においては、画素選択のための回路５と出力回路６とがＣＭＯＳトランジスタを用いて構成されている。
【００２６】
本実施の形態の固体撮像素子においては、特に、画素形成領域４において、各画素セル１間及び各画素セル１内のトランジスタ３，７，８（図２の回路構成図参照）をそれぞれ分離する素子分離部の構成が、周辺回路形成領域２０の素子分離部とは異なっている。
即ち、図１の断面図に示すように、画素形成領域４においては、半導体基板１０内に、Ｐ型（Ｐ＋）の不純物拡散層からなる素子分離領域１１を形成すると共に、このＰ型の素子分離領域１１の上方に、半導体基板１０から突出した凸状の素子分離層（カバー層）１２を形成して、これら素子分離領域１１及び素子分離層（カバー層）１２により素子分離部を構成している。
この凸状の素子分離層（カバー層）１２は、例えばシリコン酸化膜等の絶縁層により形成することができる。
【００２７】
Ｐ型の素子分離領域１１は、上部の幅の広い部分１１Ａと、下部の幅の狭い部分１１Ｂとを有し、断面略Ｔ字状に形成されている。
【００２８】
このように、Ｐ型の素子分離領域１１を形成したことにより、接合分離による素子分離を行うことが可能になっている。
また、素子分離層（カバー層）１２を形成したことにより、寄生ＭＯＳによるリーク電流をに抑制することができる。
【００２９】
また、本実施の形態の固体撮像素子では、センサ部１６の表面のＰ型の正電荷蓄積領域１５が、素子分離領域１１の上部１１Ａと接続して形成されていると共に、センサ部１６のＮ型の電荷蓄積領域１４が素子分離層（カバー層）１２の下まで延在して、素子分離領域１１の下部１１Ｂと接する部分まで形成されている。
従来の画素形成領域の素子分離部にＳＴＩを採用した構成においては、例えば前記特許文献１にも記載されているように、ノイズ低減を目的としてＳＴＩ構造の絶縁層の周囲に、Ｐ型の領域を形成していた。このＰ型の領域があるために、センサ部のＮ型の電荷蓄積領域を広く形成することができなかった。
これに対して、本実施の形態では、画素形成領域４において、ＳＴＩによる素子分離の代わりに、素子分離領域１１により素子分離を行うように構成したので、半導体基板１０内の素子分離部の幅をＳＴＩよりも狭めることが可能になり、これにより、センサ部１６のＮ型の電荷蓄積領域１４を広く形成して、素子分離層（カバー層）１２の下まで延在して形成することができる。
このように素子分離層（カバー層）１２の下まで延在して形成することにより、飽和電荷量Ｑｓを増やすことができる。
【００３０】
画素形成領域４の素子分離層（カバー層）１２は、半導体基板１０内の深さを５０ｎｍ以下とし、かつ厚さを５０ｎｍから１５０ｎｍの範囲とすることが望ましい。
また、図１では、素子分離層（カバー層）１２が、半導体基板１０内に一部入り込んで形成されているが、半導体基板１０上のみに素子分離層（カバー層）１２が形成されている構成としてもよい。
【００３１】
ここで、画素形成領域４において、シリコン酸化膜から成る素子分離層（カバー層）１２のシリコン基板１０内に形成された深さ（シリコン基板１０の掘れ量）と、出力異常（ノイズ）を発生した画素の個数との関係を図３Ａに示す。
【００３２】
図３Ａに示すように、深さが５０ｎｍを超えると、出力異常を発生した画素の個数が増大する。これは、埋め込んだ素子分離層（シリコン酸化膜）１２とシリコン基板１０の間に生じる熱膨張係数の違いに起因する、ストレスや応力が無視できないレベルに達することを意味する。そして、深さをさらに増大させると、シリコン基板１０の界面準位が増大して、制御不能なトラップ電荷が増大することも意味している。
なお、図中に示す「通常ＳＴＩ」は通常のＳＴＩ構造の素子分離層の厚さ３５０ｎｍを示している。本実施の形態の構成により、通常のＳＴＩ構造の素子分離層よりも出力異常を発生した画素の個数を大幅に低減することができることがわかる。
【００３３】
また、画素形成領域４の素子分離層（シリコン酸化膜）１２の厚さと、素子分離能力（リーク電流の臨界値）及びゲートショート（短絡）の発生数との関係を図３Ｂに示す。実線が素子分離能力を示し、破線がゲートショートの発生数を示している。
図３Ｂに示すように、素子分離層１２の厚さが５０ｎｍ未満になると、素子分離能力を示す寄生ＭＯＳトランジスタのリーク電流が増大し、一方、厚さが１５０ｎｍを超えるとゲート電極が著しくショートしやすくなり、歩留を著しく低下させる。これは、素子分離層１２を厚くすると、素子分離層１２の上に形成されるゲート電極の加工が難しくなるために、ゲートショートの発生数が増大するためである。
【００３４】
従って、画素形成領域４に形成される素子分離層（カバー層）１２は、半導体基板１０内の深さが５０ｎｍ以下であり、かつ厚さが５０ｎｍ〜１５０ｎｍの範囲であることが望ましい。
【００３５】
また、好ましくは、周辺回路形成領域２０の素子分離部の最小分離幅が、画素形成領域４の素子分離部の最小分離幅よりも小さい構成とする。
このように構成することにより、周辺回路形成領域２０では、素子分離部の最小分離幅が小さいため、固体撮像素子のさらなる微細化を図り、高速化、低消費電力化、省スペース化を図ることができる。また、画素形成領域４では、素子分離部の最小分離幅が大きいためノイズの発生やリーク電流を充分に抑制することができる。
【００３６】
本実施の形態の固体撮像素子は、例えば次のようにして製造することができる。
まず、半導体基板１０、例えばシリコン基板の表面を酸化して、シリコン酸化膜３１を形成する。このシリコン酸化膜３１の厚さは、例えば５ｎｍ〜２０ｎｍとする。
次に、シリコン酸化膜３１上に、ＣＶＤ（化学的気相成長）法により、シリコン窒化膜３２を、例えば膜厚１００ｎｍ〜２００ｎｍで形成する（以上、図４Ａ参照）。なお、このシリコン窒化膜３２は、後に形成するシリコン酸化膜をＣＭＰ（化学的機械的研摩）法により研磨する工程において、研磨ストッパーとなるものである。
【００３７】
次に、周辺回路形成領域２０において、通常の方法により、シリコン窒化膜３２、シリコン酸化膜３１、シリコン基板１０をエッチングして、シリコン基板１０に溝（トレンチ）３４を形成した後に、さらに溝３４の表面を酸化して酸化膜３５を形成する（以上、図４Ｂ参照）。この酸化膜３５の厚さは、例えば５ｎｍ〜２０ｎｍとする。
【００３８】
さらに、ＨＤＰ（高密度プラズマ）法により、シリコン酸化膜３６を形成する。これにより、溝３４内を埋めてシリコン酸化膜３６が形成される。
その後、ＣＭＰ法等により表面の平坦化を行い、溝３４内のみにシリコン酸化膜３６を残す。これにより、周辺回路形成領域２０に、シリコン酸化膜３６から成る素子分離層２１が形成される（以上図４Ｃ参照）。なお、図１の素子分離部２１は、溝３４の内壁のシリコン酸化膜３５を含むので、以下の図では、シリコン酸化膜３５とシリコン酸化膜３６とを合わせて素子分離層２１とする。
【００３９】
次に、図５Ｄに示すように、表面に、シリコン窒化膜３７を、例えば３０ｎｍ〜１５０ｎｍの厚さで形成する。
なお、後の工程において、画素形成領域４の素子分離部（１１，１２）を形成した後に、シリコン窒化膜３２，３７の積層膜をホット燐酸液により除去することを考慮して、シリコン窒化膜３７を形成する前に、フッ酸による前処理を施して、溝３４内以外に残ったシリコン酸化膜３６を除去することが望ましい。
【００４０】
次に、図５Ｅに示すように、画素形成領域４の素子分離部に対応する部分のシリコン窒化膜３２，３７の積層膜に開口３８を形成する。
この開口３８を形成する際の、シリコン基板１０の掘れ量はできるだけ少なくすることが望ましく、深さ５０ｎｍ以下に抑える。
【００４１】
続いて、開口３８により露出したシリコン基板１０の表面を酸化して、厚さ５ｎｍ〜２０ｎｍのシリコン酸化膜３９を形成する。
さらに、Ｐ型不純物例えばボロンを、１×１０１２〜５×１０１３個／ｃｍ２の濃度でイオン注入することにより、素子分離領域（チャネルストップ層）１１の上部１１Ａを形成する（以上図５Ｆ参照）。
【００４２】
次に、表面を覆って、ＣＶＤ法によりシリコン酸化膜４１を形成する。このシリコン酸化膜４１は、シリコン窒化膜３２，３７の積層膜よりも薄く形成する。これにより、開口３８の内壁に沿ってシリコン酸化膜４１が形成され、開口３８の中心部に空間が残る。
このシリコン酸化膜４１は、ＨＴＯ（High Temperature Oxide）が望ましい（以上図６Ｇ参照）。
【００４３】
次に、レジストマスク（図示せず）を形成し、このレジストマスクを用いて、シリコン基板１０内に、Ｐ型不純物例えば、ボロンを５×１０１２〜１×１０１４個／ｃｍ２の濃度でイオン注入することにより、素子分離領域１１の下部１１Ｂを形成する。ここで、開口３８内のシリコン酸化膜４１がイオン注入に対するマスクとして作用し、素子分離領域１１の下部１１Ｂの幅が、開口３８の中心部の空間に対応する狭い幅となる。これにより、素子分離領域１１の下部１１Ｂは、上部１１Ａより狭い幅に形成され、断面がＴ字形状の素子分離領域１１が形成される（以上図６Ｈ参照）。
【００４４】
次に、シリコン酸化膜４２を、ＨＤＰ法により、例えば１００ｎｍ〜２００ｎｍの厚さに形成する。これにより、開口３８の中心部の空間がシリコン酸化膜４２で埋められる。
続いて、ＣＭＰ（化学的機械的研磨）法やエッチバック法を用いて、表面を平坦化することにより、シリコン窒化膜３７上のシリコン酸化膜４２を除去する。このとき、シリコン窒化膜３７が、ＣＭＰ又はエッチングのストッパー層として作用する。これにより、開口３８内のシリコン酸化膜４２のみが残る（以上図６Ｉ参照）。
【００４５】
次に、ホット燐酸液を用いて、シリコン窒化膜３７，３２を除去する。
これにより、図７Ｊに示すように、画素形成領域４には、半導体基板１０に凸状の絶縁膜（シリコン酸化膜３９、シリコン酸化膜４１、並びにシリコン酸化膜４２）により素子分離層（カバー層）１２が形成され、素子分離層（カバー層）１２の下には、素子分離領域（チャネルストップ拡散層）１１が形成される。
一方、同一のシリコン基板１０の周辺回路形成領域２０には、ＳＴＩとして素子分離層２１が形成される。
【００４６】
その後は、図７Ｋに示すように、センサ部１６のＮ型の電荷蓄積領域１４や正電荷蓄積領域１５、トランジスタのソース／ドレイン領域等を、半導体基板１０へのイオン注入により順次形成する。
そして、半導体基板１０の表面のシリコン酸化膜３１上に、ゲート電極等を形成した後、必要に応じて、画素形成領域４にカラーフィルタやオンチップレンズ等を形成して、固体撮像素子を製造することができる。
【００４７】
上述の製造方法によれば、従来のＳＴＩ形成工程に対して、必要最小限の工程を付加することにより、周辺回路形成領域２０にはＳＴＩとして素子分離層２１を形成し、画素形成領域４には素子分離層（カバー層）１２と接合分離の素子分離領域１１とを形成することができる。
【００４８】
上述の本実施の形態の固体撮像素子によれば、センサ部１６のＮ型の電荷蓄積領域１４が、素子分離層（カバー層）１２の下まで延在して形成されていることにより、センサ部１６即ち光電変換素子が素子分離層（カバー層）１２の下まで延在しており、飽和電荷量を最大限に得ることができる。
これにより、固体撮像素子の解像度等の特性を向上することが可能になる。
【００４９】
また、画素形成領域４においては、半導体基板１０内の素子分離領域１１と素子分離層（カバー層）１２とにより素子分離部が構成されている。
これにより、ＳＴＩ構造の素子分離部を構成した場合と比較して、素子分離部付近の結晶欠陥、ダメージ、界面準位に起因するノイズを低減することが可能である。
【００５０】
さらに、周辺回路形成領域２０では、従来のＣＭＯＳセンサの素子分離部と同様に、ＳＴＩ構造の素子分離層２１が形成されているため、周辺回路の高速化や、消費電力の低減、並びに省スペース化を同時に実現することができる。
【００５１】
続いて、本発明の他の実施の形態として、固体撮像素子の概略構成図（断面図）を図８に示す。
本実施の形態の固体撮像素子においては、特に、図８に示すように、画素形成領域４の素子分離部の素子分離層（カバー層）１２を、多結晶シリコン層１７とシリコン酸化膜１８との積層膜と、この積層膜の側壁に形成されたサイドウォール絶縁層１９と、多結晶シリコン層１７の下のシリコン酸化膜３９とにより構成している。周辺回路形成領域は、図示しないが、図１に示した先の実施の形態と同様に、ＳＴＩにより素子分離部を形成している。
【００５２】
また、画素形成領域４の素子分離部の素子分離領域１１の下部１１Ｂは、多結晶シリコン層１７とシリコン酸化膜１８との積層膜に対して、自己整合して形成されており、積層膜と同じ幅に形成されている。
【００５３】
さらに、先の実施の形態の固体撮像素子と同様に、センサ部１６のＮ型の電荷蓄積領域１４が、素子分離層（カバー層）１２の下に延在して、素子分離領域１１の下部１１Ｂに接続して形成されている。
なお、画素形成領域４のその他の構成は、図１に示した先の形態と同様であるので、同一符号を付して重複説明を省略する。
【００５４】
多結晶シリコン層１７とシリコン酸化膜１８との積層膜を用いて、素子分離層（カバー層）１２を構成したことにより、導電層である多結晶シリコン層１７によって、シールド効果を持たせることができる。このシールド効果により、寄生ＭＯＳによるリーク電流をさらに抑制することができるため、素子分離層１２をシリコン酸化膜だけで形成した場合よりも、素子分離層１２の厚さを薄く（例えば３０ｎｍ程度）しても、リーク電流を抑制することが可能になる。
【００５５】
画素形成領域４の素子分離層（カバー層）１２は、半導体基板１０内の深さを５０ｎｍ以下とし、かつ厚さを３０ｎｍから１５０ｎｍの範囲とすることが望ましい。
また、図８では、素子分離層１２が、半導体基板１０内に一部入り込んで形成されているが、半導体基板１０上のみに素子分離層１２が形成されている構成としてもよい。
【００５６】
本実施の形態の固体撮像素子は、例えば次のようにして製造することができる。
なお、以下の製造工程図において、周辺回路形成領域は、図示を省略する。
【００５７】
まず、先の実施の形態の図５Ｄの状態から、図５Ｅ〜図５Ｆと同様の工程を経て、図９Ａに示す状態にする。
【００５８】
次に、図９Ｂに示すように、多結晶シリコン層１７を、シリコン窒化膜３２及びシリコン窒化膜３７の積層膜よりも薄く、例えば１０ｎｍ〜７０ｎｍの厚さに形成する。
これにより、開口３８の内壁に沿って多結晶シリコン層１７が形成され、開口３８の中心部に空間が残る。
【００５９】
次に、図９Ｃに示すように、多結晶シリコン層１７とセルフアラインさせて、シリコン基板１０内に、Ｐ型不純物例えばボロンを５×１０１２〜１×１０１４個／ｃｍ２の濃度でイオン注入することにより、素子分離領域１１の下部１１Ｂを形成する。ここで、開口３８内の多結晶シリコン層１７がイオン注入に対するマスクとして作用し、素子分離領域１１の下部１１Ｂの幅が、開口３８の中心部の空間に対応する狭い幅となる。これにより、素子分離領域１１の下部１１Ｂは、上部１１Ａより狭い幅に形成され、断面がＴ字形状の素子分離領域１１が形成される。
【００６０】
次に、シリコン酸化膜１８を、ＨＤＰ法により、例えば１００ｎｍ〜２００ｎｍの厚さに形成する。これにより、開口３８の中心部の空間がシリコン酸化膜１８で埋められる。
続いて、ＣＭＰ法やエッチバック法を用いて、表面を平坦化することにより、多結晶シリコン層１７上のシリコン酸化膜１８を除去する。このとき、多結晶シリコン層１７が、ＣＭＰ又はエッチングのストッパー層として作用する。これにより、開口３８内のシリコン酸化膜１８のみが残る（以上図１０Ｄ参照）。
【００６１】
次に、図１０Ｅに示すように、ドライエッチングまたはフッ硝酸液を用いて、多結晶シリコン層１７の露出した部分を、エッチング除去する。これにより、シリコン酸化膜１８とその下の多結晶シリコン層１７が残る。
【００６２】
次に、図示しないが、多結晶シリコン層１７の側壁を、約１０ｎｍ〜２０ｎｍの厚さで酸化する。
続いて、図１０Ｆに示すように、シリコン酸化膜４３を、ＨＤＰ法により、１００ｎｍ〜２００ｎｍの厚さに形成する。
【００６３】
次に、ＣＭＰ法やエッチバック法を用いて、シリコン酸化膜４３に対して平坦化を行うことにより、図１１Ｇに示すように、多結晶シリコン層１７及びシリコン酸化膜１８の積層膜の側壁に、シリコン酸化膜４３から成るサイドウォール絶縁層１９を形成する。このとき、シリコン窒化膜３２，３７がＣＭＰやエッチングのストッパー層になる。なお、シリコン酸化膜１８は、この工程により、図１０Ｆの状態よりも薄くなっている。
【００６４】
続いて、６００℃〜１０００℃の温度でアニールを行い、シリコン酸化膜１８，１９を緻密化する。
【００６５】
次に、ホット燐酸液を用いて、シリコン窒化膜３７，３２を除去する。
これにより、図１１Ｈに示すように、半導体基板１０に、シリコン酸化膜３９・多結晶シリコン層１７・シリコン酸化膜１８・サイドウォール絶縁層１９により素子分離層（カバー層）１２が形成され、素子分離層（カバー層）１２の下には、素子分離領域（チャネルストップ拡散層）１１が形成される。
一方、同一のシリコン基板１０の周辺回路形成領域には、ＳＴＩから成る素子分離部が形成される。
【００６６】
その後は、センサ部１６のＮ型の電荷蓄積領域１４や正電荷蓄積領域１５、トランジスタのソース／ドレイン領域等を、半導体基板１０へのイオン注入により順次形成する。
そして、半導体基板１０の表面のシリコン酸化膜３１上に、ゲート電極等を形成した後、必要に応じて、画素形成領域４にカラーフィルタやオンチップレンズ等を形成して、固体撮像素子を製造することができる。
【００６７】
上述の実施の形態によれば、素子分離層（カバー層）１２が多結晶シリコン層１７とその上のシリコン酸化膜１８との積層膜を用いて形成されていることにより、導電層である多結晶シリコン層１７により、素子分離層１２の上に形成されるゲート電極の電界の影響をシールドして、リーク電流を抑制することができる。
これにより、シリコン酸化膜等の絶縁層のみにより素子分離層１２を形成した場合と比較して、素子分離層１２の厚さを薄くすることが可能になる。
【００６８】
ここで、図８に示す本実施の形態において、画素形成領域４の素子分離層（カバー層）１２のシリコン基板１０内に形成された深さ（シリコン基板１０の掘れ量）と、出力異常（ノイズ）を発生した画素の個数との関係を図１２Ａに示し、画素形成領域４の素子分離層１２の厚さと、素子分離能力（リーク電流の臨界値）及びゲートショート（短絡）の発生数との関係を図１２Ｂに示す。
図１２Ａに示すように、図３Ａと同様に、深さが５０ｎｍを超えると、出力異常を発生した画素の個数が増大する。
また、図１２Ｂに示すように、図３Ｂと同様に、素子分離層１２の厚さが１５０ｎｍを超えるとゲート電極が著しくショートしやすくなり、歩留を著しく低下させる。
さらに、図１２Ｂに示すように、素子分離能力を示す寄生ＭＯＳトランジスタのリーク電流が増大する素子分離層１２の厚さは、図３Ｂの５０ｎｍ未満から３０ｎｍ未満に減少している。即ち、多結晶シリコン層１７等の導電層を素子分離層１２に設けることにより、素子分離層１２の厚さの範囲を３０ｎｍ以上と薄くすることができることがわかる。
【００６９】
このように、素子分離層１２は、最低３０ｎｍの厚さがあれば素子分離が可能となり、即ち素子分離層の厚さを約２０ｎｍ薄くしても必要な性能を確保することが可能になる。
つまり、素子分離層１２を絶縁膜のみで構成するよりも、素子分離層１２を薄くすることが可能になるので、上層に形成するゲート電極の加工が容易になる。
【００７０】
また、上述の実施の形態によれば、先の実施の形態と同様に、センサ部１６のＮ型の電荷蓄積領域１４が、素子分離層（カバー層）１２の下に延在して形成されていることにより、飽和電荷量を大きくすることが可能になる。
これにより、固体撮像素子の解像度等の特性を向上することが可能になる。
【００７１】
上述の実施の形態では、半導体基体として、シリコン基板等の半導体基板１０を用いた場合を説明したが、その他にも、例えば半導体基板とその上の半導体エピタキシャル層とにより半導体基体を構成してもよい。
【００７２】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００７３】
【図１】本発明の固体撮像素子の一実施の形態の概略構成図（断面図）である。
【図２】図１の固体撮像素子の回路構成図である。
【図３】Ａ  図１の固体撮像素子の素子分離層の基板内の深さと出力異常を発生した画素の個数との関係を示す図である。  Ｂ  図１の固体撮像素子の素子分離層の厚さと、素子分離能力及びゲートショートの発生数との関係を示す図である。
【図４】Ａ〜Ｃ  図１の固体撮像素子の製造方法を示す工程図である。
【図５】Ｄ〜Ｆ  図１の固体撮像素子の製造方法を示す工程図である。
【図６】Ｇ〜Ｉ  図１の固体撮像素子の製造方法を示す工程図である。
【図７】Ｊ、Ｋ  図１の固体撮像素子の製造方法を示す工程図である。
【図８】本発明の固体撮像素子の他の実施の形態の概略構成図（断面図）である。
【図９】Ａ〜Ｃ  図８の固体撮像素子の製造方法を示す工程図である。
【図１０】Ｄ〜Ｆ  図８の固体撮像素子の製造方法を示す工程図である。
【図１１】Ｇ、Ｈ  図８の固体撮像素子の製造方法を示す工程図である。
【図１２】Ａ  図８の固体撮像素子の素子分離層の基板内の深さと出力異常を発生した画素の個数との関係を示す図である。  Ｂ  図８の固体撮像素子の素子分離層の厚さと、素子分離能力及びゲートショートの発生数との関係を示す図である。
【図１３】従来のＣＭＯＳセンサの周辺回路形成領域の断面図である。
【図１４】従来の固体撮像素子の回路構成図である。
【符号の説明】
【００７４】
１  画素、２  フォトダイオード、４  画素形成領域、１０  シリコン基板、１１  素子分離領域、１２  素子分離層（カバー層）、１４  電荷蓄積領域、１５  正電荷蓄積領域、１６  センサ部、２０  周辺回路形成領域、２１  素子分離層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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