(57)【要約】【課題】  配線溝の形成に先立ってビアホールを形成するデュアルダマシンプロセスの工程数増加を防ぐ。【解決手段】  層間絶縁膜３０にビアホール３４を形成した後、配線溝を形成する工程に先立って、ビアホール３４の内部に有機ＳＯＧ膜３５を充填し、有機ＳＯＧ膜３５の上部にアッシング耐性を有する無機ＳＯＧ膜３６を形成する。これにより、配線溝形成用のフォトレジスト膜２７Ａに合わせずれが生じ、レジスト再生が必要になった場合、フォトレジスト膜２７Ａをアッシングで除去する際に、アッシング耐性の乏しい有機ＳＯＧ膜３５にダメージが生じることを防止する。【選択図】  図１０
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【特許請求の範囲】
【請求項１】
以下の工程を有する半導体装置の製造方法：
（ａ）導電層が形成された半導体基板上に層間絶縁膜を形成した後、ビアホール形成領域が開口された第１フォトレジスト膜をマスクにしたドライエッチングで、前記導電層の上部の前記層間絶縁膜にビアホールを形成する工程、
（ｂ）前記第１フォトレジスト膜をアッシングにより除去した後、前記ビアホールの内部に、ウェットエッチングによる除去が可能な第１絶縁膜を埋め込む工程、
（ｃ）前記第１絶縁膜の上部に、アッシング耐性を有する第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜の上部に、配線溝形成領域が開口された第２フォトレジスト膜を形成する工程、
（ｅ）前記第２フォトレジスト膜の開口部と前記ビアホールとの間に合わせずれが生じた場合には、必要に応じて前記第２フォトレジスト膜をアッシングにより除去した後、前記第２絶縁膜の上部に、前記配線溝形成領域が開口された第３フォトレジスト膜を形成する工程、
（ｆ）前記第２フォトレジスト膜または前記第３フォトレジスト膜をマスクにしたドライエッチングで、前記層間絶縁膜に配線溝を形成する工程、
（ｇ）前記第２フォトレジスト膜または前記第３フォトレジスト膜をアッシングにより除去した後、前記第１絶縁膜をウェットエッチングすることにより、前記第１絶縁膜およびその上部の前記第２絶縁膜を除去する工程、
（ｈ）前記ビアホールの内部および前記配線溝の内部に、銅を主成分とする導電膜からなる配線を形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜は、有機ＳＯＧ膜からなり、前記第２絶縁膜は、無機ＳＯＧ膜からなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記層間絶縁膜は、ＳｉＯＣ膜またはポーラスＳｉＯＣ膜からなり、前記層間絶縁膜の上部に酸化シリコン膜からなるキャップ絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記導電層と前記層間絶縁膜との間に、前記層間絶縁膜とエッチングレートが異なる第３絶縁膜を形成し、
前記（ｇ）工程の後、前記（ｈ）工程に先立って、前記ビアホールの底部の前記第３絶縁膜を除去することによって、前記導電層の表面を露出する工程をさらに有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ダマシン（Damascene）法を用いた銅（Ｃｕ）配線の形成に適用して有効な技術に関する。
【背景技術】
【０００２】
高速、高性能のＬＳＩを実現するための技術として、層間絶縁膜の低誘電率化とダマシン（Damascene）法を用いたＣｕ配線の採用が必須になりつつある。
【０００３】
例えば特開２００３−１６８７３８号公報（特許文献１）は、ダマシン法でＣｕ配線を形成する際の層間絶縁膜として、酸化シリコン膜よりも誘電率が低いＳｉＯＣ系絶縁膜を開示している。
【０００４】
また、ダマシン法には、ビアホールにプラグを埋め込んだ後、配線溝にＣｕ配線を形成するシングルダマシン法と、ビアホールおよび配線溝に同時にＣｕ配線を形成するデュアルダマシン法とがあるが、工程を短縮する観点から、今後は後者のデュアルダマシン法が主流になると考えられる。
【０００５】
上記デュアルダマシン法においては、ビアホールと配線溝をどのような方法および順序で形成するかという観点から、種々のプロセスが提案されているが、その１つにビアホールを形成してから配線溝を形成するプロセス（ビアファースト法）がある。
【０００６】
ビアファースト法を用いたＣｕ配線形成プロセスを説明すると、まず下層配線の上部に層間絶縁膜を堆積した後、第１のフォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜にビアホールを形成する。次に、上記フォトレジスト膜を除去した後、ビアホールの内部に絶縁膜を埋め込む。この絶縁膜は、次の工程で層間絶縁膜をエッチングして配線溝を形成する際、ビアホールの底部がエッチングされるのを防ぐためのもので、通常、ＢＡＲＣ(Bottom Anti-Reflective Coating)と呼ばれる反射防止膜が使用される。続いて、第２のフォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜に配線溝を形成した後、フォトレジスト膜を除去する。その後、スパッタリング法またはメッキ法でビアホールの内部と配線溝の内部にＣｕ膜を埋め込んだ後、配線溝の外部のＣｕ膜を化学機械研磨法で除去することにより、Ｃｕ配線が形成される。
【特許文献１】特開２００３−１６８７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述したように、層間絶縁膜にビアホールを形成してから配線溝を形成するビアファースト法においては、ビアホールを形成した後、配線溝を形成する工程に先立って、ビアホールに反射防止膜を埋め込んでおく。
【０００８】
ところが、反射防止膜は、層間絶縁膜に比べてエッチングレートが小さいため、ビアホールに反射防止膜を埋め込んだ状態で層間絶縁膜をエッチングして配線溝を形成すると、ビアホールの上端部近傍に反射防止膜のエッチング残りが発生することがある。このエッチング残りは、フォトレジスト膜をアッシングで除去した後も残留し、その後のＣｕ膜の埋め込みが正常に行えなくなるという問題を引き起こす。
【０００９】
上記したエッチング残りの発生を防止する対策としては、反射防止膜に代わるビアホール埋め込み材料として、層間絶縁膜とほぼ同じエッチングレートを有する絶縁材料、例えば有機ＳＯＧ膜を用いることが考えられる。
【００１０】
ところで、半導体製造工程では、半導体基板（ウエハ）上に形成したフォトレジスト膜にフォトマスクのパターンを転写する際、半導体基板とフォトマスクとの間に不可避的に合わせずれが生じる。その際、合わせずれの量が許容内であれば問題はないが、何らかの原因で許容範囲を超えた場合には、上記フォトレジスト膜をいったん除去してから半導体基板上に新たなフォトレジスト膜を形成し、このフォトレジスト膜にフォトマスクのパターンを転写し直すことがある（以下、この作業を「レジスト再生」という）。
【００１１】
前述したビアファースト法によってＣｕ配線を形成する場合においても、層間絶縁膜にビアホールを形成し、続いてビアホールの内部に絶縁膜を埋め込んだ後、半導体基板上に形成したフォトレジスト膜に配線溝パターンを転写する際、許容範囲を超える合わせずれが生じた場合には、上記フォトレジスト膜をアッシングで除去し、続いて半導体基板上に再度フォトレジスト膜を形成した後、このフォトレジスト膜に配線溝パターンを転写するレジスト再生作業が必要となる。
【００１２】
ところが、反射防止膜に代わるビアホール埋め込み材料として前記の有機ＳＯＧ膜を使用した場合は、レジスト再生作業が煩雑になるという問題が生じる。すなわち、有機ＳＯＧ膜は、アッシング耐性が乏しいため、ビアホールの内部に有機ＳＯＧ膜を埋め込んだ後、合わせずれが生じたフォトレジスト膜をアッシングで除去すると、ビアホール内の有機ＳＯＧ膜がアッシングダメージを受けて変質、劣化する。そのため、合わせずれが生じたフォトレジスト膜をアッシングで除去した後、新たなフォトレジスト膜を形成する前に、アッシングダメージを受けたビアホール内の有機ＳＯＧを剥離、洗浄し、ビアホール内に新たな有機ＳＯＧ膜を埋め込むという作業が必要となる。
【００１３】
このように、ビアホール埋め込み材料として有機ＳＯＧ膜を使用した場合は、反射防止膜で生じたようなエッチング残りの問題を回避できる反面、レジスト再生作業が煩雑になるために、Ｃｕ配線形成工程が増加するという問題が生じる。また、アッシング工程が増加するために、層間絶縁膜のダメージも増加し、品質上の問題を引き起こすことが本発明者の検討によって明らかとなった。
【００１４】
本発明の目的は、ビアファースト法を用いてＣｕ配線を形成するダマシンプロセスの工程数増加を防ぐことのできる技術を提供することにある。
【００１５】
本発明の他の目的は、ビアファースト法を用いてＣｕ配線を形成するダマシンプロセスの歩留まり低下を防ぐことのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明の半導体装置の製造方法は、以下の工程を有する。
（ａ）導電層が形成された半導体基板上に層間絶縁膜を形成した後、ビアホール形成領域が開口された第１フォトレジスト膜をマスクにしたドライエッチングで、前記導電層の上部の前記層間絶縁膜にビアホールを形成する工程、
（ｂ）前記第１フォトレジスト膜をアッシングにより除去した後、前記ビアホールの内部に、ウェットエッチングによる除去が可能な第１絶縁膜を埋め込む工程、
（ｃ）前記第１絶縁膜の上部に、アッシング耐性を有する第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜の上部に、配線溝形成領域が開口された第２フォトレジスト膜を形成する工程、
（ｅ）前記第２フォトレジスト膜の開口部と前記半導体基板との間に合わせずれが生じた場合には、必要に応じて前記第２フォトレジスト膜をアッシングにより除去した後、前記第２絶縁膜の上部に、前記配線溝形成領域が開口された第３フォトレジスト膜を形成する工程、
（ｆ）前記第２フォトレジスト膜または前記第３フォトレジスト膜をマスクにしたドライエッチングで、前記層間絶縁膜に配線溝を形成する工程、
（ｇ）前記第２フォトレジスト膜または前記第３フォトレジスト膜をアッシングにより除去した後、前記第１絶縁膜をウェットエッチングすることにより、前記第１絶縁膜およびその上部の前記第２絶縁膜を除去する工程、
（ｈ）前記ビアホールの内部および前記配線溝の内部に、銅を主成分とする導電膜からなる配線を形成する工程。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
層間絶縁膜にビアホールを形成した後、配線溝を形成する工程に先立って、前記ビアホールの内部に、ウェットエッチングによる除去が可能な第１絶縁膜を埋め込み、前記第１絶縁膜の上部に、アッシング耐性を有する第２絶縁膜を形成することにより、レジスト再生工程を簡略化することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
本実施の形態は、多層配線を有するＣＭＯＳ−ＬＳＩに適用したものであり、その製造方法を図１〜図１６を用いて工程順に説明する。
【００２３】
まず、図１に示すように、周知の半導体製造方法を用いて単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面にｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を形成する。図中の符号２は、基板１をエッチングして形成した溝の内部に酸化シリコン膜３を埋め込んで形成した素子分離溝である。４はｐ型ウエル、５はｎ型ウエルであり、基板１に不純物をイオン注入した後、熱処理を行って形成する。
【００２４】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ｐ型ウエル４の表面に形成された酸化シリコン膜または酸窒化窒化シリコン膜などからなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ１０、ゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ１０、ゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７を構成する多結晶シリコン膜中にはＰ（リン）が導入され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７を構成する多結晶シリコン膜中にはＢ（ホウ素）が導入される。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としたＣｏ（コバルト）シリサイド膜１３が形成される。
【００２５】
次に、図２に示すように、基板１上にＣＶＤ法で窒化シリコン膜１５と酸化シリコン膜１６とを堆積した後、酸化シリコン膜１６の表面を化学的機械研磨法で平坦化する。続いて、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の酸化シリコン膜１６と窒化シリコン膜１４をエッチングしてコンタクトホール１７を形成した後、それぞれのコンタクトホール１７の内部にプラグ１８を形成する。プラグ１８は、例えばＴｉＮ（窒化チタン）からなるバリア膜とＷ（タングステン）膜との積層膜で構成する。
【００２６】
次に、図３に示すように、酸化シリコン膜１６の上部にＣＶＤ法でＳｉＯＣ膜２０とキャップ絶縁膜２１とを堆積した後、キャップ絶縁膜２１の上部に配線形成領域が開口されたフォトレジスト膜２３を形成する。フォトレジスト膜２３の下層には、必要に応じて反射防止膜２２を形成する。キャップ絶縁膜２１は、ＣＶＤ法で堆積した酸化シリコン膜からなり、化学的機械研磨によってＣｕ配線を形成する際に、酸化シリコン膜に比べて機械的強度が低いＳｉＯＣ膜２０を保護するために形成する。
【００２７】
ＳｉＯＣ膜２０としては、ｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）、ＣＯＲＡＬ（米国Novellus Systems,Inc製、比誘電率＝２．７〜２．４、耐熱温度＝５００℃）、Ａｕｒｏｒａ２．７（日本エー・エス・エム製、比誘電率＝２．７、耐熱温度＝４５０℃）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（米国Applied Materials，Inc製、比誘電率＝２．７〜３．１）などがある。また、誘電率をさらに下げるために、膜をポーラス化したものを使用することもできる。これらのＳｉＯＣ系材料は、ＣＶＤ法によって形成することができる。例えばｐ−ＭＴＥＳは、メチルトリエトキシシランとＮ2Ｏとの混合ガスを用いたＣＶＤ法によって形成される。酸化シリコン膜１６の上部に堆積する絶縁膜は、例えばＳｉＯＦ膜など、上記ＳｉＯＣ膜２０以外の低誘電率絶縁膜を使用することもできる。
【００２８】
次に、図４に示すように、フォトレジスト膜２３をマスクにして反射防止膜２２、キャップ絶縁膜２１およびＳｉＯＣ膜２０をドライエッチングすることにより、配線溝２５を形成する。
【００２９】
次に、フォトレジスト膜２３および反射防止膜２２をアッシングによって除去した後、図５に示すように、配線溝２５の内部に第１層配線２６を形成する。第１層配線２６は、下層のプラグ１８を介してｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ型半導体領域１１）またはｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ型半導体領域１２）と電気的に接続される。
【００３０】
第１層配線２６を形成するには、まず配線溝２５の内部を埋め込まない程度の薄いＴａＮ／Ｔａの積層膜（ＴａＮ／Ｔａ＝１５／１５ｎｍ程度）膜をスパッタリング法で堆積し、続いて配線溝２５の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝２５の外部のＣｕ膜とＴａＮ／Ｔａの積層膜とを化学的機械研磨法で除去する。ＴａＮ／Ｔａの積層膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防止するバリア膜である。バリア膜は、ＴａＮ／Ｔａの積層膜の他、ＴｉＮ（窒化チタン）、ＷＮ（窒化タングステン）やＴａＮ（窒化タンタル）のような窒化金属膜またはこれらにＳｉを添加した膜、あるいはＴａ、Ｔｉ、Ｗ、ＴｉＷのような高融点金属膜など、Ｃｕと反応し難い各種導電膜を使用することができる。
【００３１】
次に、図６に示すように、第１層配線２６の上部にバリア絶縁膜２７を堆積し、続いてバリア絶縁膜２７の上部に層間絶縁膜３０およびキャップ絶縁膜３１を堆積する。バリア絶縁膜２７は、第１層配線２６中のＣｕが層間絶縁膜３０中に拡散するのを防ぐための絶縁膜であり、例えばプラズマＣＶＤ法で堆積した膜厚１０ｎｍ〜４０ｎｍ程度のＳｉＣ（炭化シリコン）膜またはＳｉＣＮ（炭窒化シリコン）膜で構成する。層間絶縁膜３０は、第１層配線２６と後の工程でその上層に形成する第２層配線（４１）との間に形成される配線間容量を低減するために、誘電率の低い絶縁膜、例えばＳｉＯＣ膜で構成する。ＳｉＯＣ膜はＣＶＤ法で堆積し、その膜厚は４６０ｎｍ程度とする。キャップ絶縁膜３１は、ＣＶＤ法で堆積した膜厚５０ｎｍ程度の酸化シリコン膜からなり、化学的機械研磨によってＣｕ配線を形成する際に、酸化シリコン膜に比べて機械的強度が低いＳｉＯＣ膜からなる層間絶縁膜３０を保護するために形成する。
【００３２】
次に、図７に示すように、キャップ絶縁膜３１の上部に反射防止膜３２と、配線溝形成領域が開口されたフォトレジスト膜３３とを形成した後、フォトレジスト膜３３をマスクにして反射防止膜３２と層間絶縁膜３０とをドライエッチングすることによってビアホール３４を形成する。このとき、第１層配線２６の表面の汚染を防ぐため、ビアホール３４の底部がバリア絶縁膜２７の表面に達した時点でエッチングを停止することが望ましい。
【００３３】
次に、フォトレジスト膜３３および反射防止膜３２をアッシングによって除去した後、図８に示すように、キャップ絶縁膜３１の上部に有機ＳＯＧ膜３５をスピン塗布することによって、ビアホール３４の内部に有機ＳＯＧ膜３５を充填する。有機ＳＯＧ膜３５は、フォトレジスト膜を除去するためのアッシング処理でダメージを受け易いという特徴と、ウェットエッチングによる除去が可能であるという特徴と有している。有機ＳＯＧ膜３５の膜厚は、平坦部（キャップ絶縁膜３１の上部）で２００ｎｍ程度とする。有機ＳＯＧ膜４３としては、例えば米国Honeywell Electronic Materials製「Ｄｕｏ」などを使用する。
【００３４】
次に、図９に示すように、有機ＳＯＧ膜３５の上部に無機ＳＯＧ膜３６をスピン塗布する。無機ＳＯＧ膜３６は、フォトレジスト膜を除去するためのアッシング処理でダメージを受け難いという特徴を有しているが、ウェットエッチングでは除去が極めて困難である。無機ＳＯＧ膜３６の膜厚は５０ｎｍ〜１００ｎｍ程度とする。無機ＳＯＧ膜３６としては、例えば東京応化工業製「Ｔｙｐｅ１２」などを使用する。
【００３５】
次に、図１０に示すように、無機ＳＯＧ膜３６の上部に、配線溝形成領域が開口されたフォトレジスト膜３７Ａを形成する。このとき、フォトレジスト膜３７Ａの開口部とビアホールとの間に生じた合わせずれの量が許容内であれば問題はないが、許容範囲を超えた場合には、以下の方法でレジスト再生作業を行う。
【００３６】
まず、図１１に示すように、不要なフォトレジスト膜３７Ａをアッシングによって除去する。このとき、アッシング耐性を有する無機ＳＯＧ膜３６がダメージを受けることはない。また、無機ＳＯＧ膜３６によって保護された有機ＳＯＧ膜３５がダメージを受けることもない。
【００３７】
次に、図１２に示すように、無機ＳＯＧ膜３６の上部に、配線溝形成領域が開口されたフォトレジスト膜３７Ｂを形成する。そして、フォトレジスト膜３７Ｂの開口部と基板１との間に生じた合わせずれの量が許容内であれば、図１３に示すように、フォトレジスト膜３７Ｂをマスクにして無機ＳＯＧ膜３６、有機ＳＯＧ膜３５、キャップ絶縁膜３１および層間絶縁膜３０をドライエッチングすることにより、配線溝３８を形成する。このエッチングは、配線溝３８の底部が層間絶縁膜３０の膜厚の半分程度の位置に達したときにエッチングを停止するように時間を制御して行う。このとき、ビアホール３７の内部に有機ＳＯＧ膜３５が充填されているので、ビアホール３７の底部のバリア絶縁膜２７が削れることはない。また、有機ＳＯＧ膜３５は、層間絶縁膜３０とほぼ同じレートでエッチングされるので、配線溝３８を形成した後、ビアホール３７の上端部近傍に有機ＳＯＧ膜３５のエッチング残りが発生することもない。
【００３８】
次に、図１４に示すように、フォトレジスト膜３７Ｂをアッシングによって除去する。なお、このアッシングを行うと、ビアホール３７の内部に充填された有機ＳＯＧ膜３５の表面がアッシングガスに曝されて変質、劣化する。
【００３９】
次に、図１５に示すように、キャップ絶縁膜３１の上部とビアホール３７の内部とに残った有機ＳＯＧ膜３５をウェットエッチングによって除去する。このとき、キャップ絶縁膜３１の上部の有機ＳＯＧ膜３５を覆っていた無機ＳＯＧ膜３６も同時にリフトオフされる。
【００４０】
その後、図１６に示すように、常法に従って配線溝３８およびビアホール３４の内部に第２層配線４０を形成する。すなわち、まず配線溝３８およびビアホール３７の内部を埋め込まない程度の薄いＴｉＮ膜をスパッタリング法で堆積し、続いて配線溝３８およびビアホール３７の内部を完全に埋め込む厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝３８の外部のＣｕ膜とＴｉＮ膜とを化学的機械研磨法で除去する。
【００４１】
図示は省略するが、その後、上記した層間絶縁膜の堆積、配線溝およびビアホールの形成、Ｃｕ膜の埋め込みを繰り返すことにより、第２層配線４１の上層に複数層のＣｕ配線を形成することにより、本実施の形態のＣＭＯＳ−ＬＳＩが完成する。
【００４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４３】
本発明は、ダマシンプロセスによってＣｕ配線を形成する半導体装置の製造に適用して有用なものである。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２】図１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００４５】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
５  ｎ型ウエル
６  ゲート絶縁膜
７  ゲート電極
１０  サイドウォールスペーサ
１１  ｎ型半導体領域（ソース、ドレイン）
１２  ｐ型半導体領域（ソース、ドレイン）
１３  Ｃｏシリサイド膜
１５  窒化シリコン膜
１６  酸化シリコン膜
１７  コンタクトホール
１８  プラグ
２０  ＳｉＯＣ膜
２１  キャップ絶縁膜
２２  反射防止膜
２３  フォトレジスト膜
２５  配線溝
２６  第１層配線
２７  バリア絶縁膜
３０  層間絶縁膜
３１  キャップ絶縁膜
３２  反射防止膜
３３  フォトレジスト膜
３４  ビアホール
３５  有機ＳＯＧ膜
３６  無機ＳＯＧ膜
３７Ａ、３７Ｂ  フォトレジスト膜
３８  配線溝
４０  第２層配線
Ｑｎ：ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ：ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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