(57)【要約】      （修正有）【課題】光ディスクへの記録に伴う符号化処理を高速化する。【解決手段】光ディスクへの記録データを記憶装置へ一旦書き込んだ後、セクタ単位のデータ群を構成するとともにセクタ単位のデータ群を複数集めて行列を形成し、ブロック単位のデータ群を構成する。ブロック単位のデータ群に対するヘッダおよび誤り検出符号を除いたスクランブル処理、ブロック単位のデータ群の各行を構成する第１のデータ群に対する第１の誤り訂正符号の付与ならびにブロック単位のデータ群の各列を構成する第２のデータ群に対する第２の誤り訂正符号の付与を行う。誤り検出符号の生成を行う誤り検出符号生成部と、スクランブル処理を行うスクランブル処理部と、第１、第２の誤り訂正符号の生成を行う第１，第２の誤り訂正符号生成部とを有し、誤り検出符号生成部、スクランブル処理部、第１、第２の誤り訂正符号生成部におけるいずれかの処理を並列処理する制御部を有する。【選択図】  図１
2005267719.tif 000002
【特許請求の範囲】
【請求項１】
光ディスクへの記録データを記憶装置へ一旦書き込んだ後、前記記録データに基づいてヘッダおよび誤り検出符号が付与されるセクタ単位のデータ群を構成するとともに前記セクタ単位のデータ群を複数集めて行列を形成することでブロック単位のデータ群を構成し、前記ブロック単位のデータ群に対する前記ヘッダおよび前記誤り検出符号を除いたスクランブル処理、前記ブロック単位のデータ群のうち各行を構成する第１のデータ群に対しての第１の誤り訂正符号の付与ならびに前記ブロック単位のデータ群のうち各列を構成する第２のデータ群に対しての第２の誤り訂正符号の付与を行う符号化装置において、
前記誤り検出符号の生成を行う誤り検出符号生成部と、
前記スクランブル処理を行うスクランブル処理部と、
前記第１の誤り訂正符号の生成を行う第１の誤り訂正符号生成部と、
前記第２の誤り訂正符号の生成を行う第２の誤り訂正符号生成部と、を有し、
前記誤り検出符号生成部、前記スクランブル処理部、前記第１の誤り訂正符号生成部、前記第２の誤り訂正符号生成部におけるいずれかの処理を並列化処理させるエンコード制御部を有すること、
を特徴とする符号化装置。
【請求項２】
前記エンコード制御部は、
前記誤り検出符号生成部に対して、前記記憶装置から読み出された前記記録データを用いた前記誤り検出符号を生成するための演算処理を実行させるとともに、
前記スクランブル処理部に対して、前記読み出された前記記録データを用いた前記スクランブル処理を施すための演算処理を実行させ、さらに、
前記第１の誤り訂正符号生成部に対して、前記スクランブル処理が施された前記記録データを用いた前記第１の誤り訂正符号を生成するための第１の演算処理を実行させるとともに、
前記第２の誤り訂正符号生成部に対して、前記スクランブル処理が施された前記記録データを用いた前記第２の誤り訂正符号を生成するための第２の演算処理を実行させること、
を特徴とする請求項１に記載の符号化装置。
【請求項３】
前記誤り検出符号、前記スクランブル処理が施された記録データの一方を選択して、前記第２の誤り訂正符号生成部に供給する第１のセレクタ部と、
前記誤り検出符号、前記スクランブル処理が施された記録データまたは前記第２の演算処理によって生成される前記第２の誤り訂正符号のいずれかを選択して前記第１の誤り訂正符号生成部に供給する第２のセレクタ部と、
前記記憶装置へ書き込まれる前記並列化処理の実行結果として、前記誤り検出符号、前記スクランブル処理が施された記録データ、前記第２の演算処理によって生成される前記第２の誤り訂正符号または前記第１の演算処理によって生成される前記第１の誤り訂正符号のいずれかを選択する第３のセレクタ部と、を有し、
前記エンコード制御部は、
前記第１乃至前記第３のセレクタ部における選択タイミングを設定することで、前記誤り検出符号生成部、前記スクランブル処理部、前記第１の誤り訂正符号生成部および前記第２の誤り訂正符号生成部に対して、前記並列化処理を行わせること、
を特徴とする請求項２に記載の符号化装置。
【請求項４】
前記エンコード制御部は、前記第３のセレクタ部に対して、前記スクランブル処理が施された前記ブロック単位のデータ群に相当する前記記録データならびに当該記録データをもとに生成された前記第１の誤り訂正符号を選択させた後、引き続いて、前記ブロック単位のデータ群に相当する前記記録データをもとに生成された前記第２の誤り訂正符号を選択させること、を特徴とする請求項３に記載の符号化装置。
【請求項５】
前記エンコード制御部は、
前記スクランブル処理が施された前記ブロック単位のデータ群に相当する前記記録データをもとに前記第２の誤り訂正符号が生成された後、前記第２のセレクタ部に対して、前記生成された第２の誤り訂正符号を選択させることで、
前記第１の誤り訂正符号生成部に対して、前記供給された前記第２の誤り訂正符号に対する前記第１の誤り訂正符号を生成するための前記第１の演算処理を実行させること、
を特徴とする請求項３に記載の符号化装置。
【請求項６】
前記誤り検出符号、前記スクランブル処理が施された記録データまたは前記第１の演算処理によって生成される前記第１の誤り訂正符号のいずれかを選択するセレクタ部を有し、
前記エンコード制御部は、
前記スクランブル処理が施された前記ブロック単位のデータ群に相当する前記記録データをもとに前記第１の誤り訂正符号が生成された後、前記セレクタ部に対して、前記生成された第１の誤り訂正符号を選択させることで、
前記第２の誤り訂正符号生成部に対して、前記供給された前記第１の誤り訂正符号に対する前記第２の誤り訂正符号を生成するための前記第２の演算処理を実行させること、
を特徴とする請求項２に記載の符号化装置。
【請求項７】
前記記憶装置と、前記誤り検出符号生成部および前記スクランブル処理部との間に、前記記憶装置から読み出された所定データサイズ分の前記記録データを一時的に格納する緩衝記憶装置を複数設けておき、
前記エンコード制御部は、
前記記憶装置から読み出された前記所定データサイズ分の前記記録データを一の前記緩衝記憶装置に一時的に格納させた後、前記誤り検出符号生成部および前記スクランブル処理部に転送させるとともに、
前記記憶装置から読み出されたつぎの前記所定データサイズ分の前記記録データを他の前記緩衝記憶装置に一時的に格納させること、
を特徴とする請求項１に記載の符号化装置。
【請求項８】
前記第３のセレクタ部と前記記憶装置との間に、前記記憶装置から読み出された所定データサイズ分の前記記録データに関する前記並列化処理の実行結果を、一時的に格納する緩衝記憶装置を複数設けておき、
前記エンコード制御部は、
前記所定データサイズ分の前記記録データに対する前記並列化処理の実行結果を、一の前記緩衝記憶装置に一時的に格納させた後に前記記憶装置へ書き込ませるとともに、
つぎの前記所定データサイズ分の前記記録データに対する前記並列化処理の実行結果を他の前記緩衝記憶装置に一時的に格納させること、
を特徴とする請求項１または７に記載の符号化装置。
【請求項９】
前記緩衝記憶装置は、ＳＲＡＭ（Static Random Access Memory）であることを特徴とする請求項７または８に記載の符号化装置。
【請求項１０】
前記記憶装置は、ＤＲＡＭ（Dynamic Random Access Memory）であることを特徴とする請求項１乃至９のいずれかに記載の符号化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、符号化装置に関する。
【背景技術】
【０００２】
近年、光ディスクとして、追記型（Write Once）や書き換え型（Re Writable）などのＤＶＤ（Digital Versatile Disk）媒体の普及が拡大している。ＤＶＤ媒体の記録方式において、記録・再生品位の向上などを目的として、記録対象となるデータ（記録データ）に対して、スクランブル処理、ＥＣＣ（Error Correcting Code）符号化処理ならびに８−１６変調処理などが施された後に記録が行われるよう規格化されている。以下では、これらの記録データに対する一連の処理のことを『符号化（Encoding）処理』と呼び、この符号化処理を行う装置のことを『符号化装置』と呼ぶこととする。
【０００３】
以下、図１１、１２、１３、１４をもとに、ＤＶＤの符号化処理について説明する。  
図１１は、ＤＶＤのデータセクタを説明するための概念図である。
【０００４】
まず、記録データは、２０４８バイトごとに分割される。この分割されたデータはメインデータと呼ばれ、その先頭には１２バイトのヘッダが付与される。このヘッダは、４バイトのＩＤ（Identification Code）と、そのＩＤに対する２バイトの誤り検出符号（ＩＥＤ：Id Error Detection Code）と、コピープロテクト情報などの６バイトの予約データ（ＣＰＭ:Copyright Management Code）と、によって構成される。また、メインデータの末尾には４バイトのＥＤＣ（Error Detection Code）が付与される。このＥＤＣは、ヘッダが付与されたメインデータに対する誤り検出符号である。
【０００５】
メインデータにヘッダならびにＥＤＣが付与された総２０６４バイトのデータは、１７２バイト単位に区切られた１７２バイト（列）×１２行のデータセクタとして取り扱われる。なお、データセクタのうちのメインデータ２０４８バイトに対しては、ヘッダに含まれるＩＤのビット７からビット４の情報をスクランブルキーとして、ＰＮ（Pseudo random Noise）系列加算によるスクランブル処理が施される。
【０００６】
図１２は、ＤＶＤの１ＥＣＣブロックを説明するための概念図である。  
１６個のデータセクタが集約されて１７２バイト×１９２行の行列（以下、データセクタ群と称する。）が形成される。また、このデータセクタ群に対して、行を構成する１７２バイトのデータ群に対しての誤り訂正符号である外パリティ（ＰＯ：Outer Code Parity）と、列を構成する１９２行分のデータ群に対しての誤り訂正符号である内パリティ（ＰＩ：Inner Code Parity）が生成付与される。なお、外パリティＰＯならびに内パリティＰＩは、スクランブル処理が施された２０４８バイトのメインデータに対して所定の演算処理が施されることで生成される。
【０００７】
外パリティＰＯならびに内パリティＰＩが付与された１８２バイト（列）×２０８行のデータは１ＥＣＣブロックと呼ばれ、誤り訂正処理や誤り検出処理などを行う単位として取り扱われる。また、図１３に示すように、１６行の外パリティＰＯが、１行ごとに内パリティＰＩが付与された各データセクタの後に順次配置されるよう、１ＥＣＣブロックの行入れ替えが行われる。ここで、一のデータセクタに１０バイトの内パリティＰＩと１行の外パリティＰＯが付与された１８２バイト×１３行のデータは、記録セクタとして取り扱われる。そして、１６個の記録セクタによって構成された１ＥＣＣブロック分のデータに対して、８−１６変調やＮＲＺＩ変換などが施された後に、ＤＶＤ媒体への記録が行われるのである。
【０００８】
図１４は、前述した符号化処理を行う符号化装置を含めたシステム構成図である。  
符号化装置８１０は、ホストコンピュータ８００から転送された記録データをＤＲＡＭ（Dynamic Random Access Memory）８２０に一旦書き込む。ここで、ＤＲＡＭ８２０は、ＳＤＲＡＭ（Synchronous DRAM）などの高集積化に適した揮発性メモリであり、ＤＶＤ媒体が取り扱う大容量の記録データのバッファメモリとして一般に用いられる。
【０００９】
符号化装置８１０は、このＤＲＡＭ８２０に書き込んだ記録データに対して、ヘッダの生成付与、スクランブル処理、ＥＤＣの生成付与、外パリティＰＯならびに内パリティＰＩの生成付与といった一連の符号化処理を、一つの処理ごとに順番に行うのである。
【特許文献１】特開２００４−２２１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、図１４に示すように、符号化装置８１０において、スクランブル処理、ＥＤＣの生成付与、外パリティＰＯならびに内パリティＰＩの生成付与といった一連の符号化処理がシーケンシャルに行われることになる。よって、符号化処理の各処理のうち一つの処理の実行が終了するまでの間、その処理の後に継続して行われるその他の処理が開始するまでに待ち時間（処理開始待ち時間）が発生することになる。
【００１１】
さらに、符号化処理の各処理は、ＤＲＡＭ８２０などの記憶装置へのアクセス（書き込み／読み出し）を伴うことになる。このため、符号化処理の各処理がシーケンシャルに行われることによって、符号化処理の各処理に伴うＤＲＡＭ８２０などの記憶装置へのアクセスに要する時間（アクセスタイム）が累積されていくことになる。
【００１２】
このように、従来の符号化処理の仕組みでは、前述した処理開始待ち時間や記憶装置へのアクセスタイムの累積などが障害となって、符号化処理のより一層の高速化を図ることが困難であった。
【課題を解決するための手段】
【００１３】
前述した課題を解決するための主たる本発明は、光ディスクへの記録データを記憶装置へ一旦書き込んだ後、前記記録データに基づいてヘッダおよび誤り検出符号が付与されるセクタ単位のデータ群を構成するとともに前記セクタ単位のデータ群を複数集めて行列を形成することでブロック単位のデータ群を構成し、前記ブロック単位のデータ群に対する前記ヘッダおよび前記誤り検出符号を除いたスクランブル処理、前記ブロック単位のデータ群のうち各行を構成する第１のデータ群に対しての第１の誤り訂正符号の付与ならびに前記ブロック単位のデータ群のうち各列を構成する第２のデータ群に対しての第２の誤り訂正符号の付与を行う符号化装置において、前記誤り検出符号の生成を行う誤り検出符号生成部と、前記スクランブル処理を行うスクランブル処理部と、前記第１の誤り訂正符号の生成を行う第１の誤り訂正符号生成部と、前記第２の誤り訂正符号の生成を行う第２の誤り訂正符号生成部と、を有し、前記誤り検出符号生成部、前記スクランブル処理部、前記第１の誤り訂正符号生成部、前記第２の誤り訂正符号生成部におけるいずれかの処理を並列化処理させるエンコード制御部を有すること、とする。
【発明の効果】
【００１４】
本発明によれば、光ディスク記録の際に伴う符号化処理を高速化させる符号化装置およびその符号化方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
＜システム構成＞
図１は、本発明の一実施形態にかかる符号化装置を含めた光ディスクシステムの全体構成図である。なお、本実施形態において対象とする光ディスクは、追記型や書き換え型などの記録型ＤＶＤ媒体とする。
【００１６】
光ディスクシステムは、ホストコンピュータ１００、デジタル信号処理回路２００、ＤＲＡＭ４００、アナログ信号処理回路５００、光ピックアップ６００、マイクロコンピュータ７００によって主に構成される。
【００１７】
ホストコンピュータ１００は、例えば、光ディスク記憶装置（一点鎖線内）を搭載したパーソナルコンピュータなどであり、光ディスク１０への記録対象となる記録データ（
映像データ、画像データ、音声データなど）をデジタル信号処理回路２００に対して転送する。
【００１８】
デジタル信号処理回路２００は、トラッキングサーボやフォーカスサーボなどをデジタル制御するデジタルサーボ部と、符号化／復号化などのＤＶＤ用信号処理をデジタル制御するＤＶＤ用信号処理部とを、例えばＤＳＰ(Digital Signal Processor)の形態で１チップ化したものである。ここで、本実施形態にかかる符号化装置は、デジタル信号処理回路２００のうちＤＶＤ用信号処理部の一機能として実施されることとする。
【００１９】
よって、後述のデジタル信号処理回路２００の説明では、本実施形態にかかる符号化装置を中心とした説明とする。なお、前述したデジタルサーボ部ならびにＤＶＤ用信号処理部を別々の１チップとして実施しても勿論よいし、さらに、ＤＶＤ用信号処理部のうち符号化／復号化の各処理部を別々の１チップ、すなわち、本実施形態にかかる符号化装置を単独で１チップとして実施しても勿論よい。
【００２０】
デジタル信号処理回路２００（『符号化装置』）は、ホストコンピュータ１００から転送された記録データを、ＤＲＡＭ４００に一旦書き込む。そして、ＤＲＡＭ４００に書き込んだ記録データに対して、ＤＶＤの符号化処理など所定のデジタル信号処理を施すこととなる。なお、本実施形態では高集積化ならびに大容量記憶に適したＳＤＲＡＭなどのＤＲＡＭ４００を採用したが、それ以外にも、ＳＲＡＭなどの揮発性メモリや、フラッシュメモリやＥＥＰＲＯＭなどの不揮発性メモリとしてもよい。
【００２１】
アナログ信号処理回路５００は、デジタル信号処理回路２００によって所定のデジタル信号処理が施された記録データに対して、光ピックアップ６００内にある半導体レーザ（不図示）の駆動制御等といった所定のアナログ信号処理を行うものである。なお、アナログ信号処理回路５００とデジタル信号処理回路２００を１チップに集積化して実施してもよい。
【００２２】
光ピックアップ６００は、半導体レーザ、光検出器、光学レンズや、サーボ用アクチュエータなどを備えており（いずれも不図示）、アナログ信号処理回路５００によって所定のアナログ信号処理が施された記録データに基づいて半導体レーザの駆動制御等がなされ、光ディスク１０に対して記録を行うためのレーザ光を出射する。
【００２３】
マイクロコンピュータ７００は、デジタル信号処理回路２００、アナログ信号処理回路５００、光ピックアップ６００など、光ディスク装置全体の制御を司るものである。
【００２４】
＜ＤＲＡＭのアドレス空間＞
図２は、ＤＶＤの論理フォーマットとして規定された１ＥＣＣブロック（行入れ替え前）を構成するデータと、ＤＲＡＭ４００の１ＥＣＣブロック分のアドレス空間（以下、ＤＲＡＭアドレス空間）との対応関係を説明する図である。なお、以下では、１ＥＣＣブロックを構成するデータを、１バイト単位のデータ（以下、シンボルと称する。）「Ｂｉ,ｊ（ｉ、ｊは自然数）」で表記する。
【００２５】
１ＥＣＣブロックでは、１２行×１７２列分のシンボル群ごとに、１つのデータセクタが構成される。そして、このデータセクタを１６個集約して行列形成した１９２（１２×１６）行×１７２列のシンボル群「Ｂｉ,ｊ（ｉ＝０〜１９１、ｊ＝０〜１７１）」が、内パリティＰＩおよび外パリティＰＯによる誤り訂正対象のデータセクタ群となる。
【００２６】
各データセクタのうち、先頭１２バイトのシンボル群「Ｂｉ,ｊ（ｉ＝１２×ｎ（ｎ＝０〜１５）、ｊ＝０〜１１）」は、データセクタごとに付与されるヘッダ（ＩＤ、ＩＥＤ、ＣＰＭ）を構成する。このヘッダは、ＤＲＡＭアドレス空間に設定された領域Ａ（『第１の記憶領域』）にそれぞれ記憶される。なお、領域Ａでは、１２バイトのヘッダを構成するシンボルごとに、それに対応するデータセクタの先頭行を示す行アドレスおよびシンボルの列順に応じた列アドレスが付与される。
【００２７】
各データセクタのうち、先頭１２バイトおよび末尾４バイトを除いたシンボル群は、それぞれ２０４８バイトのメインデータを構成する。この２０４８バイトのメインデータは、ＤＲＡＭアドレス空間に設定された領域Ｂに記憶される。なお、領域Ｂでは、２０４８バイトのメインデータを構成するシンボルごとに、シンボルの配列順序に応じた行アドレスおよび列アドレスが付与される。
【００２８】
各データセクタのうち、末尾４バイトのシンボル群「Ｂｉ,ｊ（ｉ＝１２×ｎ（ｎ＝１〜１６）−１、ｊ＝１６８〜１７１）」は、データセクタごとに付与されるＥＤＣを構成する。なお、ＥＤＣは、ＤＲＡＭアドレス空間に設定された領域Ｃに記憶される。なお、領域Ｃでは、４バイトのＥＤＣを構成するシンボルごとに、対応するデータセクタの最終行を示す行アドレスおよびシンボルの列順に応じた列アドレスが付与される。
【００２９】
各データセクタのうち、各行を構成するシンボル群に対しては、それぞれ１０バイトからなる内パリティＰＩ「Ｂｉ,ｊ（ｉ＝０〜１９１、ｊ＝１７２〜１８１）」が付与される。さらに、各列を構成するシンボル群に対しては、それぞれ１６バイトからなる外パリティＰＯ「Ｂｉ,ｊ（ｉ＝１９２〜２０７、ｊ＝０〜１７１）」が付与される。この内パリティＰＩおよび外パリティＰＯは、ＤＲＡＭアドレス空間に設定された領域Ｄ（『第２の記憶領域』）および領域Ｅに対してそれぞれ記憶される。
【００３０】
さらに、外パリティＰＯの各行を構成するシンボル群「Ｂｉ,ｊ（ｉ＝１９２〜２０７、ｊ＝０〜１７１）」に対しては、当該シンボル群に対する内パリティＰＩ「Ｂｉ,ｊ（ｉ＝１９２〜２０７、ｊ＝１７２〜１８１）」が付与される。この内パリティＰＩは、ＤＲＡＭアドレス空間に設定された領域Ｆに記憶される。なお、シンボル群「Ｂｉ,ｊ（ｉ＝１９２〜２０７、ｊ＝０〜１７１）」は、内パリティＰＩ「Ｂｉ,ｊ（ｉ＝０〜１９１、ｊ＝１７２〜１８１）」に対する外パリティＰＯとしてもよい。
【００３１】
このように、ヘッダ、スクランブルデータ、ＥＤＣ、内パリティＰＩ、外パリティＰＯが実際に生成される順番に、１ＥＣＣブロック分のＤＲＡＭアドレス空間において領域Ａ〜領域Ｆをあらかじめ区画しておく。このことによって、後述するように並列化させた符号化処理の各実行結果をＤＲＡＭ４００に書き込む際に、効率よくＤＲＡＭ４００へのアクセスが行われることになる。
【００３２】
なお、ＤＲＡＭ４００に対して１シンボル単位での書き込み／読み出しが行われる場合には、その１シンボルに対応する行アドレスおよび列アドレスが指定されて行われる。また、ＤＲＡＭ４００に対して１ＥＣＣブロックのうち１行単位での書き込み／読み出しが行われる場合には、まず、行アドレスが指定された後に、列アドレスが順次更新されて行われる。そして、指定された行への書き込み／読み出しが終了した後、つぎの行への書き込み／読み出しが行われることになる。
【００３３】
＜＜第１の実施形態＞＞
＜デジタル信号処理回路（符号化装置）＞
図１中に示すデジタル信号処理回路２００（『制御部』）、すなわち本実施形態の符号化装置の詳細な構成について説明する。
【００３４】
ホストインタフェース部（ホストＩ／Ｆ部）２１０は、ホストコンピュータ１００との間のデータの授受を制御するインタフェースである。ホストＩ／Ｆ部２１０は、符号化処理時において、ホストコンピュータ１００から光ディスク装置（一点鎖線内）に対して転送される記録データを、ＤＲＡＭアクセス制御部２２０に転送する。この結果、ホストコンピュータ１００から転送された記録データが、２０４８バイト（メインデータ）単位で分割され、ＤＲＡＭ４００に一旦書き込まれる。なお、ホストＩ／Ｆ部２１０としては、例えば、ＡＴＡＰＩ（Advanced Technology Attachment Packet Interface）を採用する。
【００３５】
ＤＲＡＭアクセス制御部２２０は、ＤＲＡＭ４００への書き込み／読み出しを制御するものである。なお、ＤＲＡＭ４００への書き込み／読み出しは、エンコード制御部３２０において生成されるアクセス制御信号に基づいて、図２に示した１ＥＣＣブロックの各行単位、さらには各行を構成する１シンボル単位で行われることとする。
【００３６】
ヘッダ処理部２３０は、データセクタごとに付与する４バイトのヘッダを生成する。この生成したヘッダは、ＤＲＡＭアクセス制御部２２０によってＤＲＡＭ３００に書き込まれる。
【００３７】
スクランブル処理部２４０は、ＤＲＡＭアクセス制御部２２０によってＤＲＡＭ３００から読み出されたメインデータに対して、そのメインデータとともに読み出されたヘッダに含まれるＩＤのビット７からビット４の情報をスクランブルキーとしたＰＮ系列加算、すなわちスクランブル処理を施すための演算処理を逐次実行する。スクランブル処理が施されたメインデータは、セレクタ２６０、２９０、３１０に一斉に供給される。
【００３８】
ＥＤＣ処理部２５０は、スクランブル処理と並行して、ＤＲＡＭアクセス制御部２２０によってＤＲＡＭ３００から読み出されたメインデータおよびヘッダに基づいて、４バイトのＥＤＣを生成するための演算処理（以下、ＥＤＣ処理と称する。）を逐次実行する。そして、ＥＤＣ処理部２５０は、ＥＤＣの演算途中の中間データ（以下、ＥＤＣ中間データ）をレジスタ２５１に格納するとともに、セレクタ２６０、２９０、３１０に対して一斉に供給する。なお、ＥＤＣとしては、例えば、パリティビット、ＣＲＣ（Cyclic Redundancy Code）などを採用することができる。
【００３９】
セレクタ２６０（『第１のセレクタ部』）は、スクランブル処理部２４０によってスクランブル処理が施されたメインデータまたはＥＤＣ中間データの一方を、エンコード制御部３２０から所定の選択タイミングで供給された制御信号Ａに基づいて選択する。
【００４０】
ＰＯ処理部２７０（『第２の誤り訂正符号生成部』）は、セレクタ２６０において選択されたデータに対して、外パリティＰＯ（『第２の誤り訂正符号』）を生成するための演算処理（以下、ＰＯ処理と称する。『第２の演算処理』）を逐次実行する。なお、外パリティＰＯとしては、リード・ソロモン符号などを採用することができる。
【００４１】
ところで、ＤＲＡＭ４００からはデータセクタ群の各行単位でメインデータが読み出されるため、最終のデータセクタのうち最終行のメインデータが読み出されるまでは、データセクタ群の各列に応じた外パリティＰＯが算定されない。よって、外パリティＰＯの演算途中の中間データ（以下、ＰＯ中間データ）を格納するための記憶装置として、ＳＲＡＭ２８０が設けられる。
【００４２】
ＳＲＡＭ２８０は、図３に示すように、データセクタ群の各列（第０列から第１７１列）に応じたＰＯ中間データを格納するため、１６行×１７２バイト分の記憶容量を必要とする。なお、ＰＯ中間データは、ＳＲＡＭ２８０に格納されるとともに、セレクタ２９０、３１０に対して一斉に供給される。
【００４３】
セレクタ２９０（『第２のセレクタ部』）は、スクランブル処理が施されたメインデータ、ＥＤＣ中間データ、ＰＯ中間データのいずれかを、エンコード制御部３２０から所定の選択タイミングで供給された制御信号Ｂに基づいて選択する。
【００４４】
ＰＩ処理部３００（『第１の誤り訂正符号生成部』）は、セレクタ２９０において選択されたデータに対して、内パリティＰＩ（『第１の誤り訂正符号』）を生成するための演算処理（以下、ＰＩ処理と称する。『第１の演算処理』）を逐次実行する。この結果、生成された内パリティＰＩは、セレクタ３１０に供給される。なお、内パリティＰＩとしては、リード・ソロモン符号などを採用することができる。
【００４５】
セレクタ３１０（『第３のセレクタ部』）は、スクランブル処理が施されたメインデータ、ＥＤＣ中間データ、ＰＯ中間データ、内パリティＰＩのいずれかを、エンコード制御部３２０から所定の選択タイミングで供給された制御信号Ｃに基づいて選択する。
【００４６】
エンコード制御部３２０は、デジタル信号処理回路２００の符号化処理全体の制御を司るものであり、ＤＲＡＭアクセス制御部２２０へ供給するアドレスデータやコマンドデータなどのメモリアクセス制御信号や、セレクタ２６０、２９０、３１０へ供給する制御信号Ａ、Ｂ、Ｃなどを、適宜なタイミングで生成する。この結果、ＤＲＡＭ４００からデータセクタ群に含まれるメインデータが逐次読み出される。そして、セレクタ３１０において、スクランブル処理、ＥＤＣ処理、ＰＩ処理、ＰＯ処理を並列化処理した実行結果が逐次選択されて、ＤＲＡＭ４００に書き戻される。この時点で、ＤＲＡＭ４００には１ＥＣＣブロックが構成されることとなる。
【００４７】
８−１６変調部３３０は、ＤＲＡＭ４００において構成された１ＥＣＣブロックに対して、インタリーブ処理、８−１６変調処理、ＮＲＺＩ変調処理を施す。そして、８−１６変調部３３０によって所定の処理が施されたデータは、アナログ信号処理回路５００に転送される。
【００４８】
＜符号化処理の流れ＞
＝＝＝概要＝＝＝
図４は、本発明にかかる符号化処理の流れを説明するフローチャートである。なお、以下の説明では、特に断らない限り、デジタル信号処理回路２００が動作の主体とする。
【００４９】
まず、デジタル信号処理回路２００は、ホストコンピュータ１００から転送される記録データをホストＩ／Ｆ部２１０を介して受信する（Ｓ４００）。この記録データは、２０４８バイト（メインデータ）単位で分割されるとともに、ＤＲＡＭアクセス制御部２２０によってＤＲＡＭ４００に一旦書き込まれる（Ｓ４０１）。つぎに、ヘッダ処理部２３０によってデータセクタに付与するヘッダが生成される。この生成されたヘッダは、ＤＲＡＭアクセス制御部２２０によって、ＤＲＡＭ４００に書き込まれる（Ｓ４０２）。
【００５０】
ＤＲＡＭアクセス制御部２２０によって、ＤＲＡＭ４００からはデータセクタ群に含まれるメインデータが、１ＥＣＣブロックの１行単位ごと、詳細に言えば、１シンボル単位ごとに逐次読み出される（Ｓ４０３）。この読み出されたメインデータは、スクランブル処理部２４０、ＥＤＣ処理部２５０に供給され、スクランブル処理及びＥＤＣ処理が施されたメインデータは、ＰＯ処理部２７０、ＰＩ処理部３００に逐次供給される。この結果、スクランブル処理、ＥＤＣ処理、ＰＯ処理ならびにＰＩ処理が並列化処理として実行される（Ｓ４０４）。そして、並列化処理の各実行結果が、セレクタ３１０ならびにメモリアクセス制御部２２０を介して、ＤＲＡＭ４００に逐次書き込まれる（Ｓ４０５）。
【００５１】
このように、本発明にかかる符号化装置は、ＤＲＡＭ４００に書き込まれたメインデータに対して１ＥＣＣブロックを構成するための符号化処理を行う場合、スクランブル処理、ＥＤＣ処理、ＰＯ処理ならびにＰＩ処理のいずれかを並列化処理させるため、ＤＲＡＭ４００に書き込まれたメインデータを１回限り読み出せば済むこととなる。この結果、従来の場合と比べて、ＤＲＡＭ４００などの記憶装置へのアクセス回数を減少させることができ、ひいては、符号化処理の高速化が可能となるのである。
【００５２】
＝＝＝第ｉ行目の処理＝＝＝
図５は、１ＥＣＣブロックの第ｉ行目を構成するシンボル群「Ｂｉ,ｊ（ｊ＝０〜１７１）」に対して、１シンボル単位での符号化処理の流れを説明するための図である。
【００５３】
まず、図５中に示す期間Ａにおいて、ＤＲＡＭ４００からは、１ＥＣＣブロックの第ｉ行第０列目に対応するシンボルＢｉ,０が読み出される。この読み出されたシンボルＢｉ,０は、スクランブル処理部２４０ならびにＥＤＣ処理部２５０に供給される。この結果、スクランブル処理部２４０では、シンボルＢｉ,０にスクランブル処理を施したスクランブルデータＳｉ,０が生成されるとともに、ＥＤＣ処理部２５０ではシンボルＢｉ,０をもとにＥＤＣ中間データＥｉ,０が生成される。
【００５４】
つぎに、図５中に示す期間Ｂにおいて、スクランブルデータＳｉ,０は、セレクタ３１０において選択された後、ＤＲＡＭ４００に書き込まれる。また、スクランブルデータＳｉ,０は、ＤＲＡＭ４００への書き込みと並行して、セレクタ２６０を介してＰＯ処理部２７０に供給されるとともに、セレクタ２９０を介してＰＩ処理部３００に供給される。また、ＰＯ処理部２７０では、ＳＲＡＭ２８０からは、第ｉ−１行目までのＰＯ処理で算出されたＰＯ中間データＯｉ−１,０が読み出される。この結果、ＰＯ処理部２７０では、スクランブルデータＳｉ,０およびＰＯ中間をもとにＰＯ中間データＯｉ,０が生成されるとともに、ＰＩ処理部３００では、スクランブルデータＳｉ,０をもとにＰＩ中間データＩｉ,０が生成される。
【００５５】
そして、図５中に示す期間Ｃにおいて、第ｉ行目までのＰＯ処理で算出されたＰＯ中間データＯｉ,０が、ＳＲＡＭ２８０に格納される。また、ＳＲＡＭ２８０への格納と並行して、ＤＲＡＭ４００からは、つぎの第ｉ行第１列目に対応するシンボルＢｉ,１が読み出され、前述した符号化処理が繰り返し行われる。
【００５６】
なお、図５中に示す期間Ｄでは、第ｉ行第１７１列目までのシンボル「Ｂｉ,ｊ（ｊ＝０〜１７１）」に対して、所定の符号化処理が完了した場合とする。この場合、ＰＩ中間データＩｉ,１７１は、第ｉ行目の最終的な１０バイト分の内パリティ「ＰＩｉ,ｊ（ｊ＝１７２〜１８１）」となる。そこで、図５中に示す期間Ｅ以降では、内パリティ「ＰＩｉ,ｊ（ｊ＝１７２〜１８１）」が１バイト単位でＤＲＡＭ４００に書き込まれる。
【００５７】
＝＝＝第（１２×ｎ（ｎ＝１〜１６）−１）行目の処理＝＝＝
図６は、１ＥＣＣブロックの第１１行目を構成するシンボル群「Ｂ１１,ｊ（ｊ＝０〜１７１）」に対して、１シンボル単位での符号化処理の流れを説明するための図である。なお、第１１行目の符号化処理では、ＤＲＡＭ４００に対してＥＤＣの書き込みが行われる場合である。
【００５８】
まず、図６中に示す期間Ａにおいて、１ＥＣＣブロックの第１１行第１６７列目に対応するシンボルＢ１１,１６７をもとに、スクランブルデータＳ１１,１６７およびＥＤＣ中間データＥ１１,１６７が生成された場合とする。そして、図６中に示す期間Ｂにおいて、スクランブルデータＳ１１,１６７がＤＲＡＭ４００に書き込まれるとともに、ＰＯ中間データＯ１１,１６７およびＰＩ中間データＩ１１,１６７が生成される。
【００５９】
ここで、ＥＤＣ中間データＥ１１,１６７は、第１番目のデータセクタに付与される最終的な４バイトの「ＥＤＣ１１,ｊ（ｊ＝１６８〜１７１）」となる。そこで、図６中に示す期間Ｃから期間Ｆにおいて、「ＥＤＣ１１,ｊ（ｊ＝１６８〜１７１）」が１バイト単位でＤＲＡＭ４００に書き込まれる。
【００６０】
また、図６中に示す期間Ｃから期間Ｆにおいて、「ＥＤＣ１１,ｊ（ｊ＝１６８〜１７１）」のＤＲＡＭ４００への書き込みと並行して、「ＥＤＣ１１,ｊ（ｊ＝１６８〜１７１）」をもとに、ＰＯ中間データＯ１１,ｊ（ｊ＝１６８〜１７１）、ＰＩ中間データＩ１１,ｊ（ｊ＝１６８〜１７１）が順次生成される。
【００６１】
ここで、図６中に示す期間Ｆにおいて生成されるＰＩ中間データＩ１１,１７１は、第１１行目の最終的な１０バイト分の内パリティ「ＰＩ１１,ｊ（ｊ＝１７２〜１８１）」となる。そこで、図６中に示す期間Ｇ以降では、内パリティ「ＰＩ１１,ｊ（ｊ＝１７２〜１８１）」が１バイト単位でＤＲＡＭ４００に書き込まれる。
【００６２】
＝＝＝第１９２行目から第２０７行目までの処理＝＝＝
図７は、１ＥＣＣブロックの第１９２行目を構成するシンボル群「Ｂ１９２,ｊ（ｊ＝０〜１７１）」に対して、１シンボル単位での符号化処理の流れを説明するための図である。なお、第１９２行目の符号化処理では、外パリティＰＯであるシンボル群「Ｂ１９２,ｊ（ｊ＝０〜１７１）」に対しての誤り訂正符号である内パリティＰＩが生成される場合である。
【００６３】
まず、第１９１行目までの符号化処理において、最終的な１６行×１７２バイト分の外パリティ「ＰＯｉ,ｊ(ｉ＝１９２〜２０７、ｊ＝０〜１７１)」が算出されるとともに、その外パリティ「ＰＯｉ,ｊ(ｉ＝１９２〜２０７、ｊ＝０〜１７１)」がＳＲＡＭ２８０に格納される。
【００６４】
ここで、図７中に示す期間Ａにおいて、ＳＲＡＭ２８０から外パリティＰＯ１９２,０が読み出される。そして、この読み出された外パリティＰＯ１９２,０は、セレクタ３１０を介してＤＲＡＭ４００に書き込まれる。
【００６５】
また、外パリティＰＯ１９２,０のＤＲＡＭ４００への書き込みと並行して、外パリティＰＯ１９２,０は、セレクタ２９０を介してＰＩ処理部３００に供給される。この結果、ＰＩ処理部３００では、外パリティＰＯ１９２,０をもとに、ＰＩ中間データＩ１９２,０が生成される。そして、このようなＰＩ中間データを生成するための処理が、外パリティ「ＰＯ１９２,ｊ(ｊ＝０〜１７１)」の１バイト単位で順次行われる。この結果、図７中に示す期間Ｂにおいて、第１９２行第１７１列目のＰＩ中間データＩ１９２,１７１が生成される。
【００６６】
なお、ＰＩ中間データＩ１９２,１７１は、第１９１行目の最終的な１０バイト分の内パリティ「ＰＩ１９２,ｊ（ｊ＝１７２〜１８１）」となる。そこで、図７中に示す期間Ｃ以降では、内パリティ「ＰＩ１９２,ｊ（ｊ＝１７２〜１８１）」が１バイト単位でＤＲＡＭ４００に書き込まれる。
【００６７】
ところで、前述した処理では、ＳＲＡＭ２８０に書き込まれた外パリティ「ＰＯｉ,ｊ(ｉ＝１９２〜２０７、ｊ＝０〜１７１)」に基づいて、その外パリティＰＯに対する誤り訂正符号として内パリティ「ＰＩｉ,ｊ（ｉ＝１９２〜２０７、ｊ＝１７２〜１８１）」を生成するようにした。これによって、データセクタ群の各行に対するＰＩ処理のために設けたＰＩ処理部３００を、外パリティＰＯに対するＰＩ処理においても兼用することができる。この結果、デジタル信号処理回路２００の回路規模の拡大を抑制することができる。
【００６８】
なお、シンボル群「Ｂｉ,ｊ（ｉ＝１９２〜２０７、ｊ＝１７２〜１８１）」は、データセクタ群の各行に付与される内パリティ「ＰＩｉ，ｊ（ｉ＝０〜１９１、ｊ＝１７２〜１８１）」に対する誤り訂正符号としても勿論よい。この場合の誤り訂正符号としては、リード・ソロモン符号の制約上、外パリティＰＯを採用する。
【００６９】
また、この外パリティＰＯを生成するための仕組みとしては、図１に示す構成の一部をつぎのように変更することで実施できる。例えば、ＳＲＡＭ２８０ならびにＳＲＡＭ２８０からＰＯ中間データをセレクタ２９０に供給する仕組みは不要となる。また、ＰＩ処理部３００において生成されるＰＩ中間データを格納する適宜な記憶手段（ＳＲＡＭなど）を新たに設けておき、その記憶手段に格納されたＰＩ中間データをセレクタ２６０に供給することとする。
【００７０】
以上の変更によって、データセクタ群の各行に対する内パリティＰＩが生成された後、前述の記憶手段にはその生成された内パリティＰＩが格納されることとなる。このとき、セレクタ２６０において前述の記憶手段に格納された内パリティＰＩを選択させた結果、ＰＯ処理部２７０では、その選択された内パリティＰＩに対する外パリティＰＯが生成されることになる。これによって、データセクタ群の各列に対するＰＯ処理のために設けたＰＯ処理部２７０を、内パリティＰＩに対するＰＯ処理においても兼用することができる。この結果、デジタル信号処理回路２００の回路規模の拡大を抑制することができる。
【００７１】
＜＜第２の実施形態＞＞
＜デジタル信号処理回路（符号化装置）＞
図８は、デジタル信号処理回路２００（『制御部』）、すなわち本発明にかかる符号化装置のその他の実施形態を示す図である。
【００７２】
図１に示した実施形態との構成上の違いは、ＤＲＡＭアクセス制御部２２０とスクランブル処理部２４０ならびにＥＤＣ処理部２５０との間に設ける複数（ｍ個）のＳＲＡＭ３４０と、セレクタ３１０とＤＲＡＭアクセス制御部２２０との間に設ける複数（ｎ個）のＳＲＡＭ３５０である。
【００７３】
ＳＲＡＭ３４０は、ＤＲＡＭ４００から読み出された所定データサイズ分のメインデータを一時的に格納するための緩衝記憶装置である。この緩衝記憶装置としては、ＳＲＡＭ以外の記憶装置を採用しても勿論よいが、ＤＲＡＭ４００と比べてリフレッシュ動作が不要なためアクセスタイムの短いＳＲＡＭを採用することが、本発明にかかる符号化処理の高速化に適している。
【００７４】
なお、ＳＲＡＭ３４０の記憶容量は、前述した所定データサイズとなる。この所定データサイズとしては、ＤＲＡＭ４００に対してデータセクタ群の１行単位での書き込み／読み出しが一般的に行われるため、データセクタ群の１行を構成するデータ群のデータサイズ、すなわち「１７２バイト」とすることが好ましい。なお、ＳＲＡＭ３４０の記憶容量は「１７２バイト」に限定されるものではなく、データセクタ群のうち複数（ｋ）行を構成するデータ群のデータサイズ、すなわち「１７２バイト×ｋ」としてもよい。
【００７５】
ＳＲＡＭ３５０は、ＤＲＡＭ４００から読み出された所定データサイズ分のメインデータに関する符号化処理の実行結果を格納するための緩衝記憶装置である。この緩衝記憶装置としては、ＳＲＡＭ以外の記憶装置を採用しても勿論よいが、ＳＲＡＭ３４０の場合と同様な趣旨でＳＲＡＭを採用すること好ましい。
【００７６】
なお、ＳＲＡＭ３５０の記憶容量は、前述した所定データサイズとなる。この所定データサイズとしては、ＤＲＡＭ４００に対してデータセクタ群の１行単位での書き込み／読み出しが一般的に行われるため、データセクタ群の１行を構成するデータ群のデータサイズ、すなわち「１７２バイト」に対して「１０バイト」の内パリティＰＩを加算した「１８２バイト」とすることが好ましい。なお、ＳＲＡＭ３５０の記憶容量は「１８２バイト」に限定されるものではなく、データセクタ群のうち複数（ｌ）行分を構成するデータ群のデータサイズ「１７２バイト×ｌ」に対して「１０バイト×ｌ」の内パリティＰＩを加算した「１８２バイト×ｌ」としてもよい。
【００７７】
＜符号化処理の流れ＞
＝＝＝読み出し側ＳＲＡＭ＝＝＝
図９をもとに、ＳＲＡＭ３４０を用いた符号化処理の流れについて説明する。なお、図９に示す処理の例では、ＳＲＡＭ３４０を２個設けるとともに、ＳＲＡＭ３５０を設けない場合とする。
【００７８】
以下の説明では、データセクタ群の第ｉ（ｉ＝０〜１９１）行目に対する符号化処理を行う期間のことを第ｉサイクル、データセクタ群の第ｉ行目を構成するデータ群のことを第ｉ行データ、第ｉ行データに対する符号化処理の実行結果を第ｉ行処理データと呼ぶこととする。また、特に断らない限り、デジタル信号処理回路２００を動作の主体とする。
【００７９】
まず、第ｉ−１サイクルにおいて、ＤＲＡＭ４００からは、つぎの第ｉサイクルで用いられる第ｉ行データの読み出しが行われるとともに、この読み出された第ｉ行データを一方のＳＲＡＭ３４０に逐次格納する。
【００８０】
つぎに、第ｉサイクルにおいて、一方のＳＲＡＭ３４０に格納された第ｉ行データは、スクランブル処理部２４０およびＥＤＣ処理部２５０にそれぞれ転送される。この結果、この第ｉ行データに対する、スクランブル処理、ＥＤＣ処理、さらには、ＰＩ処理、ＰＯ処理が一斉に行われることになる。これらの並列化処理が実行された結果、ＤＲＡＭ４００に対しては第ｉ行処理データが逐次書き込まれる。
【００８１】
なお、第ｉサイクルにおいて、一方のＳＲＡＭ３４０から第ｉ行データがスクランブル処理部２４０およびＥＤＣ処理部２５０にそれぞれ転送される処理と並行して、ＤＲＡＭ４００からは、つぎの第ｉ＋１サイクルで用いられる第ｉ＋１行データの読み出しが行われるとともに、この読み出された第ｉ＋１行データを他方のＳＲＡＭ３４０に逐次格納する。そして、第ｉ＋１サイクル以降では、データセクタ群の第１９１行目に対する符号化処理が終了するまで、前述した処理が繰り返し行われるのである。
【００８２】
このように、複数のＳＲＡＭ３４０を設けることによって、データセクタ群の任意の１行分のデータに対する符号化処理が行われるのと並行して、ＤＲＡＭ４００からはデータセクタ群のつぎの行に応じたデータの読み出しが行われる。このため、ＤＲＡＭ４００からのデータの読み出しを待つことなく、スクランブル処理、ＥＤＣ処理、ＰＯ処理、ＰＩ処理といった符号化処理の各処理を開始できる。よって、符号化処理のさらなる高速化が図れる。
【００８３】
＝＝＝書き込み側ＳＲＡＭ＝＝＝
図１０をもとに、ＳＲＡＭ３５０を用いた符号化処理の流れについて説明する。なお、図１０に示す処理の例では、ＳＲＡＭ３５０を２個設けるとともに、ＳＲＡＭ３４０を設けない場合とする。
【００８４】
以下の説明では、データセクタ群の第ｉ（ｉ＝０〜１９１）行目に対する符号化処理を行う期間のことを第ｉサイクル、データセクタ群の第ｉ行目を構成するデータ群のことを第ｉ行データ、第ｉ行データに対する符号化処理の実行結果を第ｉ行処理データと呼ぶこととする。また、特に断らない限り、デジタル信号処理回路２００を動作の主体とする。
【００８５】
まず、第ｉ−１サイクルにおいて、一方のＳＲＡＭ３５０に対して、第ｉ−１行データに対する符号化処理の実行結果である第ｉ−１行処理データが逐次格納される。
【００８６】
つぎに、第ｉサイクルにおいて、一方のＳＲＡＭ３５０に格納された第ｉ−１行処理データが読み出され、ＤＲＡＭ４００に書き込まれる。なお、第ｉサイクルでは、ＤＲＡＭ４００への第ｉ−１行処理データの書き込みと並行して、第ｉ行データに対する符号化処理が実行される。そこで、他方のＳＲＡＭ３５０に対して、この第ｉ行データに対する符号化処理の実行結果である第ｉ行処理データが逐次書き込まれる。そして、第ｉ＋１サイクル以降では、データセクタ群の第１９１行目に対する符号化処理が終了するまで、前述した処理が繰り返し行われるのである。
【００８７】
このように、複数のＳＲＡＭ３５０を設けることによって、データセクタ群の任意の１行分のデータに対する符号化処理が行われるのと並行して、ＤＲＡＭ４００に対してデータセクタ群の前の行に応じたデータの書き込みが行われる。このため、ＤＲＡＭ４００への実行結果の書き込みを待つことなく、スクランブル処理、ＥＤＣ処理、ＰＯ処理、ＰＩ処理といった符号化の各処理を開始できる。よって、符号化処理のさらなる高速化が図られる。
【００８８】
ところで、ＳＲＡＭ３４０またはＳＲＡＭ３５０のいずれか一方を設けるようにしてもよい。しかしながら、図８に示したように、ＳＲＡＭ３４０およびＳＲＡＭ３５０を組み合わせることで、ＳＲＡＭ３４０またはＳＲＡＭ３５０のいずれか一方を設ける場合と比べて、符号化処理をより一層高速化できる。
【００８９】
以上、本発明の実施形態について説明したが、前述した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００９０】
【図１】本発明の一実施形態に係る光ディスクシステムの全体構成を説明する図である。
【図２】光ディスクの論理フォーマットとＤＲＡＭのアドレス空間との対応づけを説明するための図である。
【図３】ＰＯ処理用のＳＲＡＭのアドレス空間を説明する図である。
【図４】本発明の一実施形態に係る符号化装置の処理を説明するフローチャートである。
【図５】本発明の一実施形態に係る符号化装置の処理を説明する図である。
【図６】本発明の一実施形態に係る符号化装置の処理を説明する図である。
【図７】本発明の一実施形態に係る符号化装置の処理を説明する図である。
【図８】本発明のその他の実施形態に係る符号化装置の構成を説明する図である。
【図９】本発明のその他の実施形態に係る符号化装置の処理を説明する図である。
【図１０】本発明のその他の実施形態に係る符号化装置の処理を説明する図である。
【図１１】ＤＶＤのデータセクタを説明する図である。
【図１２】ＤＶＤのＥＣＣブロックを説明する図である。
【図１３】ＤＶＤの記録セクタを説明する図である。
【図１４】従来の符号化処理を説明する図である。
【符号の説明】
【００９１】
１０  光ディスク
１００  ホストコンピュータ
２００  符号化装置
２１０  ホストインタフェース部
２２０  ＤＲＡＭアクセス制御部
２３０  ヘッダ処理部
２４０  スクランブル処理部
２５０  ＥＤＣ処理部
２５１  レジスタ
２６０、２９０、３１０  セレクタ部
２７０  ＰＯ処理部
２８０  ＳＲＡＭ
３００  ＰＩ処理部
３２０  エンコード制御部
３３０  ８−１６変調部
４００  ＤＲＡＭ
５００  アナログ信号処理回路
６００  光ピックアップ
７００  マイクロコンピュータ
８００  ホストコンピュータ
８１０  符号化装置
８２０  ＤＲＡＭ
【図１】
2005267719.tif 000003
【図２】
2005267719.tif 000004
【図３】
2005267719.tif 000005
【図４】
2005267719.tif 000006
【図５】
2005267719.tif 000007
【図６】
2005267719.tif 000008
【図７】
2005267719.tif 000009
【図８】
2005267719.tif 000010
【図９】
2005267719.tif 000011
【図１０】
2005267719.tif 000012
【図１１】
2005267719.tif 000013
【図１２】
2005267719.tif 000014
【図１３】
2005267719.tif 000015
【図１４】
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