(57)【要約】【課題】  表面再結合・リーク電流によるベース電流増加の抑制を、高周波特性を損なわずに、可能とする。【解決手段】  エミッタ層５の真性トランジスタ領域２１から電気的に分離するようにエミッタ層張り出し部５ｃを設け、主要な辺に沿った安定なエミッタ層側面５ｂにおいてはエミッタ層張り出し部５ｃの大きさを最小限にとどめるかまたは全く形成しない。【選択図】    図１（ａ）
2005093976.tif 000002
【特許請求の範囲】
【請求項１】
（００１）面または（００１）面より５度以内の傾きを有する面を主要な面とする半導体基板上に、第１導電型のコレクタ層、第２導電型のベース層、第１導電型のエミッタ層、および第１導電型のエミッタキャップ層それぞれが順次積層形成され、前記エミッタ層が前記エミッタキャップ層の外に張り出したエミッタ層張り出し部を有するヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層の張り出し長さは、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ層の側面を前記エミッタキャップ層で規定される真性トランジスタ領域から電気的に分離する長さであることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
（００１）面または（００１）面より５度以内の傾きを有する面を主要な面とする半導体基板上に、第１導電型のコレクタ層、第２導電型のベース層、第１導電型のエミッタ層、および第１導電型のエミッタキャップ層それぞれが順次積層形成され、前記エミッタ層が前記エミッタキャップ層の外に張り出したエミッタ層張り出し部を有するヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層の張り出し長さは、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向ではエミッタ層張り出し部の表面を実質的に電流が流れない長さであることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項３】
（００１）面または（００１）面より５度以内の傾きを有する面を主要な面とする半導体基板上に、順次、第１導電型のコレクタ層、第２導電型のベース層、第１導電型のエミッタ層、第１導電型のエミッタキャップ層が積層形成され、前記エミッタ層が前記エミッタキャップ層の外に張り出したエミッタ層張り出し部を有するヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層が結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタキャップ層の外に張り出していることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項４】
（００１）面または（００１）面より５度以内の傾きを有する面を主要な面とする半導体基板上に、順次、第１導電型のコレクタ層、第２導電型のベース層、第１導電型のエミッタ層、第１導電型のエミッタキャップ層が積層形成され、前記エミッタ層が前記エミッタキャップ層の外に張り出したエミッタ層張り出し部を有するヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層が結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタキャップ層の外に張り出し、結晶方位［１１０］およびこれと結晶学的に等価な方向に略平行な方向には前記エミッタ層張り出し部の幅はゼロまたは［１−１０］方向への張り出し長さよりも短いことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項５】
（００１）面または（００１）面より５度以内の傾きを有する面を主要な面とする半導体基板上に、第１導電型のコレクタ層、第２導電型のベース層、第１導電型のエミッタ層、および第１導電型のエミッタキャップ層それぞれが順次積層形成され、前記エミッタ層が前記エミッタキャップ層の外に張り出したエミッタ層張り出し部を有するヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層張り出し部は、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ電極の外に張り出さない長さであり、かつ結晶方位［１１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ電極の外に張り出さずかつ［１−１０］方向への張り出し長さよりも小さいことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項６】
（００１）面または（００１）面より５度以内の傾きを有する面を主要な面とする半導体基板上に、第１導電型のコレクタ層、第２導電型のベース層、第１導電型のエミッタ層、および第１導電型のエミッタキャップ層それぞれが順次積層形成され、前記エミッタ層が前記エミッタキャップ層の外に張り出したエミッタ層張り出し部を有するヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層張り出し部は、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ電極の外に張り出す長さであり、かつ結晶方位［１１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ電極の外に張り出さない長さであることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項７】
請求項１から６までのうちの一つに記載のヘテロ接合バイポーラトランジスタにおいて、前記エミッタキャップ層上にエミッタ電極が形成され、前記エミッタ電極は前記エミッタキャップの外周と一致するかまたは前記エミッタキャップの外に張り出す庇部を有することを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項８】
請求項１から７までのうちの一つに記載のヘテロ接合バイポーラトランジスタにおいて、前記コレクタ層、前記ベース層、前記エミッタ層、および前記エミッタキャップ層それぞれは、III−Ｖ族化合物半導体から構成され、特にエミッタ層はＶ族元素として燐を含むことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項９】
請求項５または６に記載のヘテロ接合バイポーラトランジスタにおいて、ベース電極は、［１１０］方向に沿って自己整合的に前記ベース層上に形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項１０】
請求項１から６までのうちの一つに記載のヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層張り出し部は、結晶方位［１−１０］に平行な方向には０．３μｍ以上、かつ結晶方位［１１０］に平行な方向には０μｍから１μｍまで、それぞれの寸法を有することを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項１１】
（００１）面を主要な面とする半導体基板上に、第１の導電型のコレクタ層、第２の導電型のベース層、第１の導電型のエミッタ層、および第１の導電型のエミッタキャップ層としての主要な層それぞれを順次積層し、前記エミッタキャップ層上にエミッタ電極を形成し、かつ前記エミッタ層に前記エミッタキャップ層の外に張り出すエミッタ層張り出し部を形成するヘテロ接合バイポーラトランジスタの製造方法において、
前記エミッタキャップ層上に所定形状のエミッタ電極を形成する工程と、
前記エミッタ電極をエッチングマスクとして前記エミッタキャップ層の不要部分を選択的にエッチング除去する工程と、
前記エミッタ電極及び前記エミッタキャップ層をマスク材で被覆した後、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では、前記エミッタ層の側面を前記エミッタキャップ層で規定される真性トランジスタ領域から外に張り出すように前記エミッタ層をエッチング除去する工程と
を含むことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１２】
請求項１１に記載のヘテロ接合バイポーラトランジスタの製造方法において、前記エミッタ層張り出し部の幅は、結晶方位［１１０］およびこれと結晶学的に等価な方向に略平行な方向ではゼロまたは短く形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１３】
請求項１１または１２に記載のヘテロ接合バイポーラトランジスタの製造方法において、前記エミッタ電極をエッチングマスクとして、前記エミッタキャップ層の不要部分を選択的にエッチング除去するに際し、前記エミッタ電極が前記エミッタキャップ層の外に張り出す庇部を設けるアンダーカット構造を形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１４】
請求項１３に記載のヘテロ接合バイポーラトランジスタの製造方法において、前記エミッタ層張り出し部の幅は、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ電極の庇部の外に張り出す長さに形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１５】
請求項１３に記載のヘテロ接合バイポーラトランジスタの製造方法において、前記エミッタ層張り出し部の幅は、結晶方位［１１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ電極の庇の外に張り出さない長さに形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１６】
請求項１１から１５までのうちの一つに記載のヘテロ接合バイポーラトランジスタの製造方法において、前記ベース層の上にベース電極を、前記エミッタ電極をマスクとして利用して自己整合的に形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１７】
請求項１１から１５までのうちの一つに記載のヘテロ接合バイポーラトランジスタの製造方法において、前記エミッタ層の選択的エッチングに用いるマスク材は、窒化シリコン膜、酸化シリコン膜、およびフォトレジストのうちの一つであることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１８】
請求項１１から１５までのうちの一つに記載のヘテロ接合バイポーラトランジスタの製造方法において、前記コレクタ層、前記ベース層、前記エミッタ層、前記エミッタキャップ層それぞれは、III−Ｖ族化合物半導体で構成され、前記エミッタ層は、Ｖ族元素として燐を含むことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１９】
請求項１から１０までのうちの一つに記載のヘテロ接合バイポーラトランジスタにおいて、前記ヘテロ接合バイポーラトランジスタを形成する半導体層上に、少なくとも第一の絶縁膜、その上に第二の絶縁膜が順次積層されており、前記第一の絶縁膜は絶縁性無機化合物膜、かつ前記第二の絶縁膜は低誘電率絶縁膜であることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２０】
請求項１９に記載のヘテロ接合バイポーラトランジスタにおいて、前記第一の絶縁膜は酸化アルミニウム、窒化アルミニウム、窒化シリコン、酸化窒化シリコン、および酸化シリコンの中から選ばれる一つであることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２１】
請求項１９に記載のヘテロ接合バイポーラトランジスタにおいて、前記低誘電率絶縁膜はビスベンゾシクロブテン（ＢＣＢ）、水素化シルセスキオキサン（ＨＳＱ）、アルキルシルセスキオキサン（ＭＳＱ）、および水素化アルキルシルセスキオキサン（ＨＯＳＰ）の中から選ばれる一つであることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２２】
請求項１から１０までのうちの一つに記載のヘテロ接合バイポーラトランジスタにおいて、前記ヘテロ接合バイポーラトランジスタを形成する半導体層上に、少なくとも第一の絶縁膜、第二の絶縁膜、および第三の絶縁膜が順次積層されており、前記第一の絶縁膜は絶縁性無機化合物膜、前記第二の絶縁膜は低誘電率絶縁膜、かつ前記第三の絶縁膜は絶縁性無機化合物膜であることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２３】
請求項２２に記載のヘテロ接合バイポーラトランジスタにおいて、前記第一の絶縁膜は酸化アルミニウム、窒化アルミニウム、窒化シリコン、酸化窒化シリコン、および酸化シリコンの中から選ばれる一つであることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２４】
請求項２２に記載のヘテロ接合バイポーラトランジスタにおいて、前記低誘電率絶縁膜はビスベンゾシクロブテン（ＢＣＢ）、水素化シルセスキオキサン（ＨＳＱ）、アルキルシルセスキオキサン（ＭＳＱ）、および水素化アルキルシルセスキオキサン（ＨＯＳＰ）の中から選ばれる一つであることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２５】
請求項２２に記載のヘテロ接合バイポーラトランジスタにおいて、前記第三の絶縁膜は熱膨張係数が前記第二の絶縁膜の熱膨張係数よりも小さいことを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタおよびその製造方法に関し、より具体的にはＶ族元素として燐を含むエミッタ層を有するヘテロ接合バイポーラトランジスタと、その製造方法に関するものである。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ；Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）は、以降、ＨＢＴと略称する。ＨＢＴでは、例えば、ＮＰＮ型バイポーラトランジスタの構成において、ｐ型ベースよりもバンドギャップの大きな半導体材料をｎ型エミッタに用い、接合面をヘテロ接合とすることにより、下記のようなトランジスタの高性能化に有利な特徴を多く有している。すなわち、ｐ型ベース層の低抵抗化のためにドープするｐ型不純物濃度を高くした場合にも、エミッタ注入効率の低下を起こさず、従って大きな電流増幅率が得られること、さらにベース抵抗を低く抑えられることなどの特徴である。
【０００３】
特に、ヘテロ接合の形成にIII−Ｖ族化合物半導体材料を用いる場合には、ベース等に優れた電子輸送特性を有する半導体材料を選択できる。また、ヘテロ接合を形成する材料の選択によりヘテロ接合におけるバンド不連続を種々に設計できるなど、ヘテロ接合の組み合わせが広がること、さらには、同一基板上に電子デバイスのみならず光デバイスをも集積するなど、電子デバイスと光デバイスとの融合も可能となるIII−Ｖ化合物半導体を用いたＨＢＴの中でも、ヘテロ接合の組み合わせにＩｎＧａＡｓ層とＩｎＰ層とを採用するＨＢＴは、特にＩｎＧａＡｓ層は電子輸送特性が優れ、かつ、これら材料系のバンドギャップエネルギーは光デバイスともよく適合するという利点を持っている。
【０００４】
ＨＢＴにおいては、高い高周波特性を得るとともに、高い電流利得を得ることが重要な要素の一つとなっている。
【０００５】
この目的のため、例えばヘテロ接合を形成するｎ型エミッタとｐ型ベースとのそれぞれの材料にＡｌＧａＡｓとＧａＡｓとを用いたＨＢＴでは、図１８に示されるように、ＡｌＧａＡｓエミッタ層４４がＧａＡｓエミッタキャップ層４５の外側に張り出した構造が採用されている（例えば非特許文献１）。ＧａＡｓは表面再結合速度が大きいため、ｐ型ベースにＧａＡｓを用いたＨＢＴ（以後、ＧａＡｓ−ＨＢＴと記述する）では図１９に示されるような構造では、ベース表面における電子３５と正孔３６の再結合３１が電流利得を減少させる。そのため、この報告例では図１８に示されるようにエミッタ層４４においてエミッタレッジ４６と呼ばれる完全に空乏化した部分をエミッタキャップ層４５の外側に設けてベース層４３の表面を覆って安定化させることにより、ＧａＡｓ表面における再結合を抑制して電流利得の減少を防いでいる。
【０００６】
しかしながら、上記図１８に示される非特許文献１の構造では、真性エミッタ領域４４ａとベース電極１２との間のベース層４３の表面大部分はエミッタレッジ４６で覆われるものの、エミッタレッジ４６とベース電極１２との間には依然としてベース層４３の表面が露出した露出領域４７が残されている。そこで、例えば特許文献１では、図２０に示すように、エミッタレッジ４６をベース電極１２の外側にまで広げて、真性トランジスタ領域２１とベース電極１２の間のベース層４３表面を完全にエミッタレッジ４６で覆うことにより、ベース層４３表面での再結合を抑制している。
【０００７】
しかしながら、これらの報告例の構造では、ベース層４３表面をエミッタ層４４で保護するためにエミッタキャップ層４５に対してエミッタ層４４を外側にある程度大きく張り出す形状に加工する必要がある。したがって、エミッタ電極１１とベース電極１２間の距離が大きく離れるため、エミッタベース間のベース抵抗３２が増加する。しかも、特許文献１ではベースコンタクトをエミッタレッジの上から取る必要があるため、ベースコンタクト抵抗３３も増加する。
【０００８】
その結果ＨＢＴの高周波特性を示す指標の一つである最大発振周波数ｆＭＡＸが損なわれるという問題がある。なぜなら、ｆＭＡＸは下記の数１式で与えられるからである。
【数１】
2005093976.tif 000003
【０００９】
ここで、ｆＴは電流利得遮断周波数、ＲＢはベース抵抗、ＣＢＣはコレクタ容量である。
【００１０】
さて、本発明が適用の対象とするＨＢＴの一例であるＩｎＰエミッタを用いたＨＢＴ（以後、ＩｎＰ−ＨＢＴと記述する）では、図２１に示されているように、通常、ベース層としてＩｎＧａＡｓが用いられている（例えば、非特許文献２参照）。ＩｎＧａＡｓは表面再結合速度がＧａＡｓと比べて１桁小さいことが知られていることから、ＩｎＰ−ＨＢＴにおいてはＧａＡｓ−ＨＢＴの場合のようにベース表面での再結合を抑制するという意味においてはエミッタレッジを設ける必要は必ずしもない。実際にＩｎＰ−ＨＢＴはエミッタレッジがない構造において素子を微細化しても電流利得がほとんど劣化しないことが報告されている。
【００１１】
しかしながら、エミッタにＩｎＰを用いたＨＢＴの場合、高温で長時間保管した場合にエミッタメサの結晶方位に依存した電流利得の低下が生じるという問題が新たに報告されている（例えば、非特許文献３参照）。この原因は、ＩｎＰ表面に表面欠陥が生じることによって表面再結合が発生することにあると言われている。
【００１２】
本発明者は、ＩｎＰエミッタ層の側面の方位とエミッタ層側面における表面再結合との関係について詳しく検討を行った。すなわち、図２２（ａ）および図２２（ｂ）に示した異なるエミッタメサ方位を持つ素子それぞれを摂氏１５０度で１００時間保管し、ベース電流の変化を調べた。その結果、ＩｎＰエミッタの外周形状が［１−１０］方向に平行な長辺、［１１０］方向に平行な短辺を有する素子においては図２３（ａ）に示すように高温保管後もベース電流の増加が少ないのに対し、ＩｎＰエミッタの外周形状が［１１０］方向に平行な長辺、［１−１０］方向に平行な短辺を有する素子では図２３（ｂ）に示すように高温保管後にベース電流が著しく増加する欠点が分かった。すなわち、ＩｎＰエミッタの側面のうち、［１１０］方向に沿ったエミッタ層の側面において高温保管により「表面再結合・リーク電流」が発生することが分かる。
【００１３】
上述した欠点を解決する手段として、ＧａＡｓ−ＨＢＴの場合と同じように空乏化したエミッタレッジを設ければ、表面欠陥の生じるエミッタ側面を真性トランジスタ領域から電気的に分離することができる。しかしながら、ＧａＡｓ−ＨＢＴの場合と同じ理由によってベース抵抗が増加するため、単なるエミッタレッジを設けただけでは高い高周波特性と高い電流利得とを両立させることはできない。
【００１４】
【特許文献１】特開平１１−１２１４６２号公報
【非特許文献１】「１９８９年５月、アイ・イー・イー・イー・エレクトロン・デバイス・レターズ、第１０巻、第５号、２００〜２０２頁」（ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，  ＶＯＬ．１０，  ＮＯ．５，ＭＡＹ，１９８９，ｐ２００〜２０２）
【非特許文献２】「１９９６年１１月、ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス、第３５巻、第１１号、５６４６〜５６５４頁」（ＪＡＰＡＮＥＳＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＡＰＰＬＩＥＤ  ＰＨＹＳＩＣＳ  ＶＯＬ．３５，ＮＯ．１１，ＮＯＶＥＭＢＥＲ，１９９６，ｐ５６４６〜５６５４）
【非特許文献３】「１９９８年８月、アイ・イー・イー・イー・エレクトロン・デバイス・レターズ、第１９巻、第８号、３０３〜３０５頁」  （ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，  ＶＯＬ．１９，  ＮＯ．８，ＡＵＧＵＳＴ，１９９６，ｐ３０３〜３０５）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
解決しようとする課題は、従来のＨＢＴでは、高周波特性を損なうことなくエミッタ側面における再結合・リーク電流に起因する電流利得の減少を抑制できない点である。
【課題を解決するための手段】
【００１６】
表面再結合・リーク電流によるベース電流の増加を抑制するため、エミッタ領域の真性トランジスタ領域から電気的に分離できるエミッタ層張り出し部を設け、主要な辺に沿った安定なエミッタ層の側面においてこのエミッタ層張り出し部の大きさを最小限にとどめるかまたは全く形成しないことを特徴としている。この構成により、高周波特性を損なうこともない。
【００１７】
具体的には、本発明は、（００１）面または（００１）面より５度以内の傾きを有する面を主要な面とする半導体基板上に、第１導電型のコレクタ層、第２導電型のベース層、第１導電型のエミッタ層、および第１導電型のエミッタキャップ層それぞれが順次積層形成され、前記エミッタ層が前記エミッタキャップ層の外側に張り出したエミッタ層張り出し部を有するヘテロ接合バイポーラトランジスタにおいて、高周波特性を損なうことなくエミッタ側面における再結合・リーク電流に起因する電流利得の減少を抑制できる条件を有した上記エミッタ層張り出し部を備えている。このエミッタ層張り出し部は、エミッタキャップ層およびエミッタ電極それぞれとの間の相互寸法を、高周波特性を損なうことなくエミッタ側面における再結合・リーク電流に起因する電流利得の減少を抑制可能な所定値に規定していることを特徴としている。
【００１８】
所定値の一つは、エミッタ層張り出し部の長さが、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ層の側面を前記エミッタキャップ層で規定される真性トランジスタ領域から電気的に分離する長さであること、
他の一つは、エミッタ層張り出し部の長さが、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向ではエミッタ層張り出し部の表面を実質的に電流が流れない長さであること、
他の一つは、前記エミッタ層が、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタキャップ層の外に張り出すこと、
他の一つは、前記エミッタ層が、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタキャップ層の外に張り出し、結晶方位［１１０］およびこれと結晶学的に等価な方向に略平行な方向には前記エミッタ層張り出し部の幅はゼロまたは［１−１０］方向への張り出し長さよりも短いこと、
他の一つは、前記エミッタ層張り出し部が、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ電極の外に張り出さない長さを有し、かつ結晶方位［１１０］およびこれと結晶学的に等価な方向に略平行な方向ではゼロまたは前記エミッタ電極の外に張り出さず、かつ［１−１０］方向への張り出し長さよりも小さい長さを有すること、
更に残りの一つは、前記エミッタ層張り出し部が、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では前記エミッタ電極の外に張り出す長さであり、かつ結晶方位［１１０］およびこれと結晶学的に等価な方向に略平行な方向ではゼロないし前記エミッタ電極の外に張り出さない長さであること、である。
【００１９】
上述するヘテロ接合バイポーラトランジスタの製造方法では、上述した構造を形成するため、
前記エミッタキャップ層上に上述した所定形状のエミッタ電極を形成する工程と、
前記エミッタ電極をエッチングマスクとして前記エミッタキャップ層の不要部分を選択的にエッチング除去する工程と、
前記エミッタ電極及び前記エミッタキャップ層をマスク材で被覆した後、結晶方位［１−１０］およびこれと結晶学的に等価な方向に略平行な方向では、前記エミッタ層の側面を前記エミッタキャップ層で規定される真性トランジスタ領域から外に張り出すように前記エミッタ層をエッチング除去する工程とを含んでいる。
【００２０】
上述した構成に、少なくとも低誘電率絶縁膜を含む層間絶縁膜を用いた多層配線構造を加える場合、プロトンの半導体層への侵入を抑制するため、この低誘電率絶縁膜の上下の何れか一方、又は両方それぞれに半導体層へ加わる歪を抑制する歪抑制層と半導体層へのプロトンの侵入を抑制するプロトン侵入抑止層とのいずれか一方、若しくは両方を形成している。
【発明の効果】
【００２１】
本発明によるヘテロ接合バイポーラトランジスタは、高温で保管したり通電するなどのストレスを与えた場合に表面再結合が生じるＩｎＰエミッタ層の側面を真性トランジスタ領域となる真性エミッタ領域から電気的に分離することを目的としたエミッタ層張り出し部が設けられているため、高温通電により表面再結合・リーク電流が増加する不安定なエミッタ側面が真性エミッタ領域に近接して表面再結合・リーク電流により素子特性が劣化することが抑制される。従って、ベース電流の増加が抑制できるという利点がある。
【００２２】
なお、本発明では主要な辺である［１−１０］方向に平行な辺に沿った安定なエミッタ層側面において、エミッタ層の真性トランジスタ領域から分離する必要がないため、エミッタ層張り出し部の大きさを最小限にとどめるかまたは全く形成していない。従って、エミッタベース間距離は必要以上に大きくならずベース抵抗の増加がないので、高周波特性を損なうことはない。
【００２３】
上述した利点に加え、本発明によるヘテロ接合バイポーラトランジスタは低誘電率絶縁膜から半導体層へのプロトンの侵入を防ぐことができるため、更に、層間絶縁膜に起因する信頼性の悪化を防止することができる。
【発明を実施するための最良の形態】
【００２４】
表面再結合・リーク電流によるベース電流の増加が抑制されるという目的を、エミッタ領域の真性トランジスタ領域から電気的に分離できるエミッタ層張り出し部を設け、主要な辺に沿った安定なエミッタ層の側面においてエミッタ層張り出し部の大きさを最小限にとどめるかまたは全く形成しないことにより、高周波特性を損なわずに実現した。
【００２５】
以降に、図面を参照して本実施の形態について説明する。なお、参照図面において、構造を説明する部分は模式図であり、説明の主要対象部分以外は省略されており、かつその配置関係が示されるのみで、その大きさの相互関係は図面が正確に示すものではない。また、同一機能の構成要素は、組成または形状に差がある場合でも、対比して理解を容易にするため、それぞれの構成例における全ての図面にわたって同一の名称および番号符号が付与されている。
【実施例１】
【００２６】
図１から図９までを参照して、本発明の一つの実施例について説明する。
【００２７】
図１（ａ）から図１（ｃ）までは、本発明によるヘテロ接合バイポーラトランジスタ（以降、ＨＢＴと略称する）の一つの実施例を示す。図１（ａ）は、本実施例のＨＢＴ素子構造の平面形状を模式的に示す図である。図１（ｂ）はＨＢＴ素子構造の中央を横断するＡ−Ａ断面形状を模式的に示す図である。また、図１（ｃ）は、ＨＢＴ素子構造の中央を横断するＢ−Ｂ断面形状を模式的に示す図である。
【００２８】
本実施例として図示されるＨＢＴでは、第１導電型のコレクタ層にｎ型ＩｎＧａＡｓサブコレクタ層２およびｎ型ＩｎＧａＡｓコレクタ層３、第２導電型のベース層にｐ型ＩｎＧａＡｓベース層４、第１導電型のエミッタ層にＩｎＰエミッタ層５、および第１導電型のエミッタキャップ層にｎ型ＩｎＧａＡｓエミッタキャップ層６それぞれが適用される。
【００２９】
すなわち、（００１）面を主表面とする半絶縁性ＩｎＰ基板１に、エピタキシャル成長法により、ｎ型ＩｎＧａＡｓサブコレクタ層２、ｎ型ＩｎＧａＡｓコレクタ層３、ｐ型ＩｎＧａＡｓベース層４、ＩｎＰエミッタ層５、ｎ型ＩｎＧａＡｓエミッタキャップ層６の各層が順次積層形成され、エピ層構造が構成されている。ｎ型ＩｎＧａＡｓエミッタキャップ層６上にエミッタ電極１１が、ｐ型ＩｎＧａＡｓベース層４上にベース電極１２が、ｎ型ＩｎＧａＡｓサブコレクタ層２上にコレクタ電極１３が、それぞれ設けられている。また、エミッタ層５は、図１（ｃ）に示されるように、エミッタキャップ層６の側面から外側に張り出して側面５ｂを形成するエミッタ層張り出し部５ｃを有している。
【００３０】
エミッタ電極１１の平面形状は、長辺、短辺が各々［１−１０］、［１１０］方向に平行な向きを有する長方形である。ただし、長辺の方位が［１−１０］方向に略平行であれば、エッチング加工後のエミッタメサ形状は、エミッタ電極１１の長辺が［１−１０］方向に平行な場合と同様の形状となるため、本実施例の効果が損なわれることはない。また、ＩｎＧａＡｓエミッタキャップ層６の平面形状は図１（ａ）に示されるように、各辺はエミッタ電極１１の外周よりも内側に存在する。また、ＩｎＰエミッタ層５の平面形状は図１（ａ）に示すように［１−１０］方向に平行でない辺はすべてエミッタ電極１１の外側に位置し、しかも［１−１０］方向に平行な辺はエミッタ電極１１より内側かつＩｎＧａＡｓエミッタキャップ層６の外周より外側に位置する。また、エミッタ電極１１に対して対称的な形状にベース電極１２が形成され、そのベース電極１２を囲むようにコレクタ電極１３が形成されている。また、素子の外側にメサ・エッチング加工を施し、素子分離がなされている。
【００３１】
次に、図２から図４までを参照して、図１示されるＨＢＴを製造するプロセスを以下に述べる。図２（ａ）から図２（ｇ）までは、このＨＢＴ素子構造を形成する一連の工程を概略的に示す図である。図３（ａ）から図３（ｃ）までは、図１示されるＨＢＴ素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した断面図である。また、図４（ａ）から図４（ｃ）までは、図１示されるＨＢＴ素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した平面図である。
【００３２】
まず、（００１）面を主表面とする半絶縁性ＩｎＰ基板１上に、Ｓｉを１ｅ１９／ｃｍ３にドーピングした厚さ５００ｎｍのｎ型ＩｎＧａＡｓサブコレクタ層２、Ｓｉを１ｅ１６／ｃｍ３にドーピングした厚さ３００ｎｍのｎ型ＩｎＧａＡｓコレクタ層３、炭素を４ｅ１９／ｃｍ３にドーピングした厚さ５０ｎｍのｐ型ＩｎＧａＡｓベース層４、Ｓｉを３ｅ１７／ｃｍ３にドーピングした厚さ５０ｎｍのＩｎＰエミッタ層５、Ｓｉを３ｅ１９／ｃｍ３にドーピングした厚さ１５０ｎｍのｎ型ＩｎＧａＡｓエミッタキャップ層６それぞれを、順次エピタキシャル成長する。
【００３３】
次いで、ｎ型ＩｎＧａＡｓエミッタキャップ層６上に、電極材料として、例えば、ＷＳｉを堆積し、さらに不要部分を除去することでパターニングして、長方形の形状をとるエミッタ電極１１を形成する。
【００３４】
次いで、エミッタ電極１１をマスクとしてＩｎＧａＡｓエミッタキャップ層６をエッチングする。エッチング後におけるＩｎＧａＡｓエミッタキャップ層６の外周形状は、エミッタ電極１１の形状を縮小した形状となる。
【００３５】
この工程後の構造は、図２（ａ）、図３（ａ）、および図４（ａ）に示される。
【００３６】
次いで、図２（ｂ）、図３（ｂ）、および図４（ｂ）に示されるように、エミッタ電極１１を覆い、しかもエミッタ電極１１の形状に対して［１−１０］方向および［−１１０］方向に長い形状にフォトレジスト７でパターンを形成する。そのフォトレジスト７をマスクとし、エッチング液として、塩酸を含む水溶液を用いることで、図２（ｃ）、図３（ｃ）、および図４（ｃ）に示されるように、ＩｎＰのエミッタ層５のみが選択的にエッチングされる。この結果、図３（ｃ）および図４（ｃ）に示されるように、フォトレジスト７の形状がエミッタ電極形状に対して［１−１０］方向および［−１１０］方向に長いため、エッチング加工後におけるＩｎＰエミッタ層５の外周形状は、ＩｎＧａＡｓエミッタキャップ層６の外周形状に対して［１−１０］方向および［−１１０］方向に張り出した形状となり、エミッタ層張り出し部５ｃが形成される。ＩｎＰエミッタ層５をエッチング加工する際、［１−１０］方向および［−１１０］方向へのエミッタ層張り出し部５ｃの張り出し幅５ｄは０．３μｍ以上、望ましくは０．５μｍ以上、さらに望ましくは１．０μｍ以上とされる。
【００３７】
このように、エミッタ層張り出し部５ｃの張り出し幅５ｄを少なくとも０．３  μｍ以上にすることにより、エミッタ層張り出し部５ｃの抵抗５ｅが増加する。このためエミッタ層張り出し部５ｃには実質的に電流が流れなくなり、表面再結合の生じるエミッタ側面５ｂをエミッタキャップ層６で規定される真性トランジスタ領域から電気的に分離することができる。また、同様にエミッタ層張り出し部５ｃの表面に流れるリーク電流を抑えることができる。さらに、図４（ｃ）に示される［１１０］方向および［−１−１０］方向へのエミッタ層張り出し幅５ｆは０〜１．０μｍ、望ましくは０〜０．５μｍ、さらに望ましくは０〜０．３μｍとする。このようにエミッタ張り出し幅５ｆを１．０μｍ以下とすることで、ベース抵抗を小さくすることができる。
【００３８】
次いで、エミッタ層５のエッチング加工工程を終えた後に、露出しているｐ型ＩｎＧａＡｓのベース層４上に開口部を設けたフォトレジストを形成する。この開口部を設けたフォトレジストとエミッタ電極１１とをマスクとして利用することにより、ＰｔとＡｕを含む金属を、ｐ型ＩｎＧａＡｓのベース層４上に堆積して図２（ｄ）に示されるように、ベース電極１２の形成がなされる。ＩｎＰのエミッタ層５の外周のうち、主要な辺をなす［１−１０］方向に平行な辺においては、n型ＩｎＧａＡｓのエミッタキャップ層６とＩｎＰのエミッタ層５とはエミッタ電極１１よりも内側に位置するようにエッチング加工されているため、このベース電極１２の形成工程では、エミッタ電極１１に対して、ベース電極１２の形成が自己整合的になされる。
【００３９】
次いで、図２（ｅ）で示されるように、ｐ型ＩｎＧａＡｓのベース層４の不要なベース領域と、ｎ型ＩｎＧａＡｓのコレクタ層３の不要部分とを、選択的にエッチング除去してベースメサを形成し、下層のｎ型ＩｎＧａＡｓサブコレクタ層２の表面を露出させる。
【００４０】
さらに、図２（ｆ）で示されるように、露出させたｎ型ＩｎＧａＡｓサブコレクタ層２上にコレクタ電極１３を形成する。このコレクタ電極形成工程に引き続き、ＨＢＴ素子領域以外のｎ型ＩｎＧａＡｓサブコレクタ層２の不要部分を、半絶縁性ＩｎＰ基板１に達するまでエッチング除去して図２（ｇ）に示されるように形成し、素子間の絶縁分離を図る。この素子絶縁エッチング工程を完了した時点で、図１に示す、本実施例のＨＢＴが作製される。
【００４１】
本実施例では、図１（ａ）および図１（ｂ）に示されるように、エッチング加工後におけるＩｎＰエミッタ層５の外周形状について、［１−１０］に平行な辺がＩｎＧａＡｓエミッタキャップ層６で規定される真性トランジスタ領域２１よりも外側に位置するようにＩｎＰエミッタ層５を加工している。しかし、例えば図５に示されるように、ＩｎＧａＡｓエミッタキャップ層６とＩｎＰエミッタ層５との［１−１０］方向に平行な辺の位置が一致しても本発明の効果が損なわれることはない。
【００４２】
また、本実施例ではＩｎＰエミッタ層５を加工する際のマスクとして、図２（ｂ）、図３（ｂ）、または図４（ｂ）に示した長方形のフォトレジストパターンを用いているが、例えば、図６（ａ）に示す形状のフォトレジスト７でＩｎＧａＡｓエミッタキャップ層６およびエミッタ電極１１の先端部分だけを覆ってもよい。この場合、エッチング加工後におけるＩｎＰエミッタ層５の外周形状は、図６（ｂ）のようにフォトレジストの形状を反映した形状となるが、本発明の効果が損なわれることはない。
【００４３】
さらに、本実施例ではエミッタ電極１１の形状を、長辺は［１−１０］方向に、短辺は［１１０］方向に平行な長方形としている。しかし、エッチング加工後のＩｎＧａＡｓエミッタキャップ層６の外周形状が［１−１０］方向に平行な辺を長辺として構成される限り、エミッタ電極１１の形状は特に長方形に限定されるものではなく、例えば、図７に示したような多角形でも本発明の効果が損なわれることはない。なお、ここでエミッタ電極の平面形状の変形例を示すのは、エミッタ電極をエッチングマスクとしてエミッタキャップ層を形成する場合、エミッタキャップ層の形状はエミッタ電極の形状を反映するため、結果的には、エミッタ層張り出し部の形状の変形例となるからである。
【００４４】
さらに、エミッタ電極１１の長辺が結晶方位［１−１０］に略平行でなくても、例えば図８（ａ）のように［１−１０］に平行な長辺を有する長方形の長辺に複数の小突起が付加された形状であれば、ＩｎＧａＡｓエミッタキャップ層６をエッチング加工する際に［１−１０］方向、［１１０］方向およびこれらに等価な方向に対するエッチングレートに比べ、［１００］方向、［０１０］方向およびこれらに等価な方向に対するエッチングレートが有意に高いエッチング液を用いることにより、図８（ｂ）に示されるように、ＩｎＧａＡｓエミッタキャップ層６の外周形状が［１−１０］方向に平行な辺を主要な辺として構成されるため、本発明の効果が損なわれることはない。
【００４５】
また、本実施例では、ＩｎＧａＡｓエミッタキャップ層６をエッチング加工した後のＩｎＧａＡｓエミッタキャップ層６の外周形状を、エミッタ電極１１を縮小した形状としているが、例えば、図９に示されるように、［１−１０］方向、［１１０］方向およびこれらに等価な方向に対するエッチングレートより、［１００］方向およびこれに等価な方向に対するエッチングレートが有意に高いエッチング液を用いることにより、エッチング加工後のＩｎＧａＡｓエミッタキャップ層６の外周形状が六角形あるいは八角形となっても、ＩｎＰエミッタ層５の側面と真性エミッタ領域である真性トランジスタ領域となるエミッタキャップ層６の側面との距離が電気的に分離する長さであるという関係を満たす限りにおいては本発明の効果が損なわれることはない。
【００４６】
また、本実施例では、ベース層としてｐ型ＩｎＧａＡｓを用いているが、エミッタ層とのエッチング選択性を有する材料であれば、例えば、ベース層としてｐ型ＧａＡｓＳｂを用いてもよい。さらに、コレクタ層およびサブコレクタ層の材料としてＩｎＧａＡｓではなくＩｎＰを用いてもよい。
【００４７】
また、本実施例では、半絶縁性ＩｎＰ基板の主表面を（００１）面としているが、主表面の面方位と［００１］方向のずれが５度以内であれば本発明の効果が損なわれることはない。
【００４８】
さらに、本実施例では、エミッタ層としてＩｎＰ層を用いているが、例えばエミッタ層がＩｎＡｌＡｓ層とＩｎＰ層とのように複数のエピ層から構成されていても、少なくともＩｎＰ層についてエミッタ層の張り出し構造がエミッタ層の側面と真性トランジスタ領域となるエミッタキャップ層の側面との距離が電気的に分離する長さであるという関係で形成されていれば、本発明の効果が損なわれることはない。
【００４９】
以上に説明した通り、本発明で示したＩｎＰエミッタ層の形状に特徴を有する実施形態を利用することにより、作製されるＨＢＴにおいてＩｎＰエミッタ層側面のうち、不安定な側面を真性エミッタ領域である真性トランジスタ領域から遠ざけることが可能となり、高温保管などによって誘発される表面再結合・リーク電流の発生が抑制されるため、信頼性に優れたＨＢＴの作製が可能となる。
【実施例２】
【００５０】
図１０から図１３までを参照して、本発明によるＨＢＴのうち、上記図１を参照したものとは別の一つの実施例について説明する。
【００５１】
図１０（ａ）は、本実施例のＨＢＴ素子構造の平面形状を模式的に示す図である。図１０（ｂ）はＨＢＴ素子構造の中央を横断するＡ−Ａ断面形状を模式的に示す図である。また、図１０（ｃ）は、ＨＢＴ素子構造の中央を横断するＢ−Ｂ断面形状を模式的に示す図である。
【００５２】
本実施例のＨＢＴでは、（００１）面を主表面とする半絶縁性ＩｎＰ基板１上にエピタキシャル成長法により、ｎ型ＩｎＧａＡｓサブコレクタ層２、ｎ型ＩｎＧａＡｓコレクタ層３、ｐ型ＩｎＧａＡｓベース層４、ＩｎＰエミッタ層５、およびｎ型ＩｎＧａＡｓエミッタキャップ層６それぞれが順次積層形成され、ＨＢＴのエピ層構造が構成されている。ｎ型ＩｎＧａＡｓエミッタキャップ層６上にエミッタ電極１１が、ｐ型ＩｎＧａＡｓベース層４上にベース電極１２が、またｎ型ＩｎＧａＡｓサブコレクタ層２上にコレクタ電極１３が、それぞれ設けられている。また、エミッタ層５は、図１０（ｃ）に示されるように、エミッタキャップ層６の側面から外側に張り出して側面５ｂを形成するエミッタ層張り出し部５ｃを有している。
【００５３】
エミッタ電極１１の平面形状は、長辺、短辺が各々［１−１０］、［１１０］方向に平行な向きを有する長方形である。また、ｎ型ＩｎＧａＡｓエミッタキャップ層６の平面形状は、図１０（ａ）に示されるように、各辺はエミッタ電極１１の外周よりも内側に存在する。また、ＩｎＰエミッタ層５の平面形状は、図１０（ａ）に示されるように、各辺がＩｎＧａＡｓエミッタキャップ層６の外周よりも外側、かつエミッタ電極１１よりも内側に位置している。更に、ＩｎＰエミッタ層５の外周を構成する辺のうち、［１−１０］方向に平行な辺から真性トランジスタ領域２１までの距離Ｌ１よりも［１−１０］方向に平行でない辺から真性トランジスタ領域２１までの距離Ｌ２の方が大きい。また、エミッタ電極１１に対して対称的な形状にベース電極１２が形成され、そのベース電極１２を囲むようにコレクタ電極１３が形成されている。また、素子の外側にメサ・エッチング加工を施し、素子分離がなされている。
【００５４】
次に、図１１から図１３までに図１０を併せ参照して、図１０に示された実施例のＨＢＴを製造するプロセスを述べる。
【００５５】
図１１（ａ）から図１１（ｇ）までは、このＨＢＴ素子構造を形成する一連の工程を概略的に示す図である。図１２（ａ）から図１２（ｃ）までは、図１０に示されるＨＢＴ素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した断面図である。また、図１３（ａ）から図１３（ｄ）までは、図１０に示されるＨＢＴ素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した平面図である。
【００５６】
まず、（００１）面を主表面とする半絶縁性ＩｎＰ基板１上に、Ｓｉを１ｅ１９／ｃｍ３にドーピングした厚さ５００ｎｍのｎ型ＩｎＧａＡｓサブコレクタ層２、Ｓｉを１ｅ１６／ｃｍ３にドーピングした厚さ３００ｎｍのｎ型ＩｎＧａＡｓコレクタ層３、炭素を４ｅ１９／ｃｍ３にドーピングした厚さ５０ｎｍのｐ型ＩｎＧａＡｓベース層４、Ｓｉを３ｅ１７／ｃｍ３にドーピングした厚さ５０ｎｍのＩｎＰエミッタ層５、かつ、Ｓｉを３ｅ１９／ｃｍ３にドーピングした厚さ１５０ｎｍのｎ型ＩｎＧａＡｓエミッタキャップ層６それぞれを、順次エピタキシャル成長する。
【００５７】
次いで、ｎ型ＩｎＧａＡｓエミッタキャップ層６上に電極材料として例えばＷＳｉを堆積し、さらに不要部分を除去することでパターニングして、長方形の形状をとるエミッタ電極１１を形成する。
【００５８】
次いで、図１１（ａ）、図１２（ａ）、および図１３（ａ）に示されるように、このエミッタ電極１１に対し、［１−１０］方向に平行な辺の一部を覆い、［１１０］方向に平行な辺は露出させるようにフォトレジスト７ａでパターンを形成し、エミッタ電極１１およびフォトレジスト７ａをマスクとして、等方性のエッチング液を用いてＩｎＧａＡｓエミッタキャップ層６をエッチングする。
【００５９】
次いで、フォトレジスト７ａを除去し、エミッタ電極１１をマスクとしてＩｎＧａＡｓエミッタキャップ層６をエッチングする。エッチング後のＩｎＧａＡｓエミッタキャップ層６の外周形状は、図１１（ｂ）、図１２（ｂ）、および図１３（ｂ）に示されるように、エミッタ電極１１の形状に対して、［１１０］方向および［−１−１０］方向よりも［１−１０］方向および［−１１０］方向に大きく後退した形状となる。
【００６０】
次いで、図１１（ｃ）、図１２（ｃ）、および図１３（ｃ）に示されるように、エミッタ電極１１の各辺を均等に拡大した形状でエミッタ電極を覆うようにフォトレジスト７でパターンを形成する。次いで、そのフォトレジスト７をマスクとし、エッチング液として塩酸を含む水溶液を用いることによりＩｎＰのエミッタ層５のみを選択的にエッチングする。
【００６１】
ＩｎＧａＡｓエミッタキャップ層６の外周形状がエミッタ電極１１の形状に対して［１−１０］方向に大きく後退した形状であるため、図１１（ｄ）、図１２（ｄ）および図１３（ｄ）に示されるように、エッチング加工後のＩｎＰエミッタ層５の外周形状はＩｎＧａＡｓエミッタキャップ層６に対して［１−１０］方向および［−１１０］方向に張り出した形状となる。ＩｎＰエミッタ層５をエッチング加工する際、［１−１０］方向および［−１１０］方向へのエミッタ層５の張り出し幅５ｄは０．３μｍ以上、望ましくは０．５μｍ以上、さらに望ましくは１．０μｍ以上とする。このようにエミッタ層５の張り出し幅５ｄを少なくとも０．３  μｍ以上にすることにより、エミッタ層張り出し部５ｃの抵抗５ｅが増加するためエミッタ層張り出し部５ｃには実質的に電流が流れなくなり、表面再結合の生じるエミッタ層側面５ｂをエミッタキャップ層６で規定される真性トランジスタ領域から電気的に分離することができる。また、同様にエミッタ層張り出し部５ｃの表面に流れるリーク電流を抑えることができる。
【００６２】
さらに、［１１０］方向および［−１−１０］方向へのエミッタ層５の張り出し幅５ｆは０〜１．０μｍ、望ましくは０〜０．５μｍ、さらに望ましくは０〜０．３μｍとする。このようにエミッタ層５の張り出し幅５ｆを１．０μｍ以下とすることで、ベース抵抗を小さくすることができる。
【００６３】
このエミッタ層のエッチング加工工程を終えた後、図１１（ｅ）のベース電極１２の形成工程から図１１（ｈ）の素子絶縁エッチング工程までの一連の工程を、上記図１を参照した実施例に記載する手順に準じて行うことにより、図１０に示される本実施例のＨＢＴを作製することができる。
【００６４】
以上に説明した通り、本発明で示したＩｎＰエミッタ層５の形状に特徴を有する実施形態を利用することにより、作製されるＨＢＴにおいてＩｎＰエミッタ層５の側面５ｂのうち、不安定な側面を真性トランジスタ領域２１から遠ざけることが可能となり、熱的ストレスによる表面再結合の発生が抑制されるため、信頼性に優れたＨＢＴの作製が可能となる。
【００６５】
また、エミッタ層５の外周線がすべてエミッタ電極１１の外周よりも内側に存在するため、後工程でベース電極を形成する際に、エミッタ電極１１の全外周に対して自己整合的にベース電極が形成できるという利点がある。
【実施例３】
【００６６】
図１４から図１７までを参照して、本発明によるＨＢＴのうち、上記図１および図１０を参照したものとは別の一つの実施例について説明する。
【００６７】
図１４（ａ）は、本実施例のＨＢＴ素子構造の平面形状を模式的に示す図である。図１４（ｂ）はＨＢＴ素子構造の中央を横断するＡ−Ａ断面形状を模式的に示す図である。また、図１４（ｃ）は、ＨＢＴ素子構造の中央を横断するＢ−Ｂ断面形状を模式的に示す図である。
【００６８】
本実施例のＨＢＴでは、（００１）面を主表面とする半絶縁性ＩｎＰ基板１上にエピタキシャル成長法により、ｎ型ＩｎＧａＡｓサブコレクタ層２、ｎ型ＩｎＧａＡｓコレクタ層３、ｐ型ＩｎＧａＡｓベース層４、ＩｎＰエミッタ層５、およびｎ型ＩｎＧａＡｓエミッタキャップ層６それぞれの層が順次積層形成され、ＨＢＴのエピ層構造が構成されている。ｎ型ＩｎＧａＡｓエミッタキャップ層６上にエミッタ電極１１、ｐ型ＩｎＧａＡｓベース層４上にベース電極１２、かつｎ型ＩｎＧａＡｓサブコレクタ層２上にコレクタ電極１３それぞれが設けられている。また、エミッタ層５は、図１４（ｃ）に示されるように、エミッタキャップ層６の側面から外側に張り出して側面５ｂを形成するエミッタ層張り出し部５ｃを有している。
【００６９】
エミッタ電極１１の平面形状は、長辺、短辺が各々［１−１０］、［１１０］方向に平行な向きを有する長方形である。また、ｎ型ＩｎＧａＡｓエミッタキャップ層６の平面形状は図１４（ａ）に示されるように、各辺はエミッタ電極１１の外周よりも内側に存在する。また、ＩｎＰエミッタ層５の平面形状は図１４（ａ）に示されるように各辺がＩｎＧａＡｓエミッタキャップ層６の外周よりも外側かつエミッタ電極１１よりも内側に位置し、しかもＩｎＰエミッタ層５の外周を構成する辺のうち、［１−１０］方向に平行な辺から真性トランジスタ領域２１までの距離Ｌ１よりも［１−１０］方向に平行でない辺から真性トランジスタ領域２１までの距離Ｌ２の方が大きい。また、エミッタ電極１１に対して対称的な形状にベース電極１２が形成され、そのベース電極１２を囲むようにコレクタ電極１３が形成されている。また、素子の外側にメサ・エッチング加工を施し、素子分離がなされている。
【００７０】
次に、図１５から図１７までを参照して、図１４示されるＨＢＴを製造するプロセスを以下に述べる。図１５（ａ）から図１５（ｈ）までは、このＨＢＴ素子構造を形成する一連の工程を概略的に示す図である。図１６（ａ）から図１６（ｄ）までは、図１示されるＨＢＴ素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した断面図である。また、図１７（ａ）から図１７（ｃ）までは、図１４示されるＨＢＴ素子構造のうち、エミッタメサ構造を形成する工程を概略的に示した平面図である。
【００７１】
まず、（００１）面を主表面とする半絶縁性ＩｎＰ基板１上に、Ｓｉを１ｅ１９／ｃｍ３にドーピングした厚さ５００ｎｍのｎ型ＩｎＧａＡｓサブコレクタ層２、Ｓｉを１ｅ１６／ｃｍ３にドーピングした厚さ３００ｎｍのｎ型ＩｎＧａＡｓコレクタ層３、炭素を４ｅ１９／ｃｍ３にドーピングした厚さ５０ｎｍのｐ型ＩｎＧａＡｓベース層４、Ｓｉを３ｅ１７／ｃｍ３にドーピングした厚さ５０ｎｍのＩｎＰエミッタ層５、およびＳｉを３ｅ１９／ｃｍ３にドーピングした厚さ１５０ｎｍのｎ型ＩｎＧａＡｓエミッタキャップ層６それぞれを、順次エピタキシャル成長する。
【００７２】
次いで、ｎ型ＩｎＧａＡｓエミッタキャップ層６上に電極材料として例えばＷＳｉを堆積し、さらに不要部分を除去することでパターニングして、長方形の形状をとるエミッタ電極１１を形成する。
【００７３】
次いで、図１５（ａ）、図１６（ａ）、および図１７（ａ）に示されるように、このエミッタ電極１１に対し、［１−１０］方向に平行な辺の一部を覆い、［１１０］方向に平行な辺は露出させるようにフォトレジスト７ａでパターンを形成し、エミッタ電極１１およびフォトレジスト７をマスクとして、等方性のエッチング液を用いてＩｎＧａＡｓエミッタキャップ層６をエッチングする。
【００７４】
次いで、フォトレジスト７ａを除去し、エミッタ電極１１をマスクとしてＩｎＧａＡｓエミッタキャップ層６をエッチングする。エッチング後のＩｎＧａＡｓエミッタキャップ層６の外周形状は、図１５（ｂ）、図１６（ｂ））、および図１７（ｂ）に示されるように、エミッタ電極１１の形状に対して、エミッタ電極１１の［１−１０］方向に平行な辺に沿った領域における後退量に比べ、それ以外の領域の後退量が大きい形状となる。
【００７５】
次いで、ＩｎＰエミッタ層５をエッチング加工する際のマスク材として例えば窒化シリコン膜８を堆積し、さらに、図１５（ｃ）および図１６（ｃ）に示されるように、エミッタ電極１１の庇の下のみに窒化シリコン膜８が残るように窒化シリコン膜８をエッチング加工する。
【００７６】
次いで、窒化シリコン膜８をマスクとし、エッチング液として、塩酸を含む水溶液を用いることでＩｎＰエミッタ層５のみを選択的にエッチングする。エミッタ電極１１の庇はエミッタ電極１１の長辺に沿った領域よりもそれ以外の領域の方が大きく形成されているため、図１５（ｄ）、図１６（ｄ）、および図１７（ｃ）に示されるように、エッチング加工後のＩｎＰエミッタ層５の外周形状はＩｎＧａＡｓエミッタキャップ層６に対して［１−１０］方向および［−１１０］方向に張り出した形状となる。
【００７７】
ＩｎＰエミッタ層５をエッチング加工する際、［１−１０］方向および［−１１０］方向へのエミッタ層５の張り出し幅５ｄは０．３μｍ以上、望ましくは０．５μｍ以上、さらに望ましくは１．０μｍ以上とする。
【００７８】
このようにエミッタ張り出し幅５ｄを少なくとも０．３μｍ以上にすることにより、エミッタ層張り出し部５ｃの抵抗５ｅが増加するためエミッタ層張り出し部５ｃには実質的に電流が流れなくなり、表面再結合の生じるエミッタ層側面５ｂをエミッタキャップ層６で規定される真性トランジスタ領域から電気的に分離することができる。また、同様にエミッタ層張り出し部５ｃの表面に流れるリーク電流を抑えることができる。さらに、［１１０］方向および［−１−１０］方向へのエミッタ層５の張り出し幅５ｆは０〜１．０μｍ、望ましくは０〜０．５μｍ、さらに望ましくは０〜０．３μｍとする。このようにエミッタ層５の張り出し幅５ｆを１．０μｍ以下とすることで、ベース抵抗を小さくすることができる。
【００７９】
このエミッタ層のエッチング加工工程を終えた後、図１５（ｅ）のベース電極１２の形成工程から図１５（ｈ）の素子絶縁エッチング工程までの一連の工程を、上記図１を参照した実施例に記載する手順に準じて行うことにより、図１４に示される本実施例のＨＢＴを作製することができる。
【００８０】
なお、本実施例ではＩｎＰエミッタ層５をエッチング加工する際のマスク材として窒化シリコン膜を用いているが、酸化シリコン膜あるいはフォトレジストなどをマスク材として用いてもよい。
【００８１】
以上に説明した通り、本発明で示したＩｎＰエミッタ層の形状に特徴を有する実施形態を利用することにより、作製されるＨＢＴにおいてＩｎＰエミッタ層側面のうち、不安定な側面を真性トランジスタ領域から遠ざけることが可能となり、高温保管後の表面欠陥に起因する表面再結合の発生が抑制されるため、信頼性に優れたＨＢＴの作製が可能となる。さらに、本実施例の形態では、ＩｎＰエミッタ層を加工する際のマスク材として、フォトレジストに比べてＩｎＰとの密着性が高い窒化シリコン膜を用いることによってＩｎＰのサイドエッチングレートを低くすることが可能となるため、エミッタメサ形状の制御性が高まる効果がある。
【実施例４】
【００８２】
図２４を参照して、本発明によるＨＢＴのうち、層間絶縁膜まで含めた一つの実施例について説明する。
【００８３】
図２４（ａ）は、本実施例のＨＢＴ素子構造の平面形状を模式的に示す図である。図２４（ｂ）は実施例４によるＨＢＴ素子構造の中央を横断するＡ−Ａ断面形状を模式的に示す図である。また、図２４（ｃ）は、実施例４によるＨＢＴ素子構造の中央を横断するＢ−Ｂ断面形状を模式的に示す図である。
【００８４】
本実施例として図示されるＨＢＴでは、第１導電型のコレクタ層にｎ型ＩｎＧａＡｓサブコレクタ層２およびｎ型ＩｎＧａＡｓコレクタ層３、第２導電型のベース層にｐ型ＩｎＧａＡｓベース層４、第１導電型のエミッタ層にＩｎＰエミッタ層５、および第１導電型のエミッタキャップ層にｎ型ＩｎＧａＡｓエミッタキャップ層６それぞれが適用される。
【００８５】
すなわち、（００１）面を主表面とする半絶縁性ＩｎＰ基板１に、エピタキシャル成長法により、ｎ型ＩｎＧａＡｓサブコレクタ層２、ｎ型ＩｎＧａＡｓコレクタ層３、ｐ型ＩｎＧａＡｓベース層４、ＩｎＰエミッタ層５、ｎ型ＩｎＧａＡｓエミッタキャップ層６の各層が順次積層形成され、エピ層構造が構成されている。ｎ型ＩｎＧａＡｓエミッタキャップ層６上にエミッタ電極１１が、ｐ型ＩｎＧａＡｓベース層４上にベース電極１２が、ｎ型ＩｎＧａＡｓサブコレクタ層２上にコレクタ電極１３が、それぞれ設けられている。また、エミッタ層５は、図２４（ｃ）に示されるように、エミッタキャップ層６の側面から外側に張り出して側面５ｂを形成するエミッタ層張り出し部５ｃを有している。
【００８６】
エミッタ電極１１の平面形状は、長辺、短辺が各々［１−１０］、［１１０］方向に平行な向きを有する長方形である。ただし、長辺の方位が［１−１０］方向に略平行であれば、エッチング加工後のエミッタメサ形状は、エミッタ電極１１の長辺が［１−１０］方向に平行な場合と同様の形状となるため、本実施例の効果が損なわれることはない。また、ＩｎＧａＡｓエミッタキャップ層６の平面形状は図２４（ａ）に示されるように、各辺はエミッタ電極１１の外周よりも内側に存在する。
【００８７】
また、ＩｎＰエミッタ層５の平面形状は図２４（ａ）に示すように［１−１０］方向に平行でない辺はすべてエミッタ電極１１の外側に位置し、しかも［１−１０］方向に平行な辺はエミッタ電極１１より内側かつＩｎＧａＡｓエミッタキャップ層６の外周より外側に位置する。また、エミッタ電極１１に対して対称的な形状にベース電極１２が形成され、そのベース電極１２を囲むようにコレクタ電極１３が形成されている。また、素子の外側にメサ・エッチング加工を施し、素子分離がなされている。
【００８８】
本実施例のＨＢＴでは図２４（ｂ）、（ｃ）に示すように層間絶縁膜として、低誘電率材料である例えばビスベンゾシクロブテン（以後、ＢＣＢと略称する）膜３０が用いられている。
【００８９】
低誘電率材料を用いることにより配線での高周波特性の劣化を抑えることが可能になる。ところがＢＣＢ膜３０は半導体層との間の密着性を良くするため密着カップリング剤とともに用いられるが、カップリング剤からプロトンが放出されることが発明者らの実験で明らかになった。そのためＢＣＢが半導体層に直接接触しているとプロトンが半導体層へ吸着または侵入することになる。これがエミッタ層５に吸着するとエミッタ層５の側壁において表面ポテンシャルが低下し、リーク電流が発生する要因となる。また、ベース層４に侵入するとプロトンはカーボンアクセプタを不活性化する。これらはいずれもＨＢＴの特性変動を引き起こし、信頼性に重大な影響を与える。
【００９０】
そのため本実施例ではプロトンを通過させない絶縁性無機化合物膜として、例えば酸化アルミニウム膜３１をＢＣＢ膜３０と半導体層の間に挟み込んでこれを防止している。また、ＢＣＢ膜３０と半導体層との間には大きな熱膨張係数差があり半導体層には大きな歪が加わっている。これにより半導体表面の分極が顕著になり、表面の一部はマイナスに帯電して、ここにプラスに帯電しているプロトンが吸着しやすくなることからやはり信頼性の悪化を招く。ＢＣＢ膜３０上の窒化シリコン膜８は熱膨張係数がＢＣＢに比べて小さく、ＢＣＢが半導体表面に加える応力を緩和することができる。そのため半導体表面の分極を抑制することが可能になり、プロトンの半導体表面への吸着を抑制することができる。また、これらの効果により信頼性の劣化を防止することができる。
【００９１】
以上の結果、本実施例によるヘテロ接合バイポーラトランジスタでは、高周波特性を劣化させることなく高信頼なヘテロ接合バイポーラトランジスタが得られる。
【００９２】
本実施例では、ベース層としてｐ型ＩｎＧａＡｓを用いているが、エミッタ層とのエッチング選択性を有する材料であれば、例えば、ベース層としてｐ型ＧａＡｓＳｂを用いてもよい。さらに、コレクタ層およびサブコレクタ層の材料としてＩｎＧａＡｓではなくＩｎＰを用いてもよい。
【００９３】
また、本実施例では、半絶縁性ＩｎＰ基板の主表面を（００１）面としているが、主表面の面方位と［００１］方向のずれが５度以内であれば本発明の効果が損なわれることはない。
【００９４】
さらに、本実施例では、エミッタ層としてＩｎＰ層を用いているが、例えばエミッタ層がＩｎＡｌＡｓ層とＩｎＰ層とのように複数のエピ層から構成されていても、少なくともＩｎＰ層についてエミッタ層の張り出し構造がエミッタ層の側面と真性トランジスタ領域となるエミッタキャップ層の側面との距離が電気的に分離する長さであるという関係で形成されていれば、本発明の効果が損なわれることはない。
【００９５】
さらに、本実施例では低誘電率絶縁膜としてＢＣＢが用いられているが、この代わりに他の低誘電率絶縁膜、例えば水素化シルセスキオキサン（ＨＳＱ）、アルキルシルセスキオキサン（ＭＳＱ）、水素化アルキルシルセスキオキサン（ＨＯＳＰ）などを用いてもよい。
【００９６】
さらに、本実施例ではプロトンの半導体層への侵入防止のため酸化アルミニウム膜をＢＣＢと半導体層の間に挟みこんでいるが、これを窒化アルミニウム、窒化シリコンなど他の絶縁性無機化合物膜にしても本発明の効果は損なわれない。
【００９７】
さらに本実施例では歪抑制層として窒化シリコンを用いたが、これを酸化シリコン、窒化アルミニウム、酸化アルミニウムなどにしても本発明の効果は損なわれない。
【００９８】
さらに、本実施例では低誘電率絶縁膜の上下に歪抑制層とプロトン侵入抑制層を同時に形成したが、このうちの一方のみを形成してもよいことは勿論である。
【００９９】
さらに本実施例では低誘電率絶縁膜の上下に歪抑制層とプロトン侵入抑制層のみを形成したが、この層構造にさらに他の絶縁膜を挟み込んで４層以上の層構造をとってもよいことは勿論である。
【０１００】
以上に説明した通り、本発明で示したＩｎＰエミッタ層の形状に特徴を有する実施形態を利用することにより、作製されるＨＢＴにおいてＩｎＰエミッタ層側面のうち、不安定な側面を真性エミッタ領域である真性トランジスタ領域から遠ざけることが可能となり、高温保管などによって誘発される表面再結合・リーク電流の発生が抑制されるため、信頼性に優れたＨＢＴの作製が可能となる。また、層間絶縁膜が低誘電率絶縁膜から半導体層へのプロトンの侵入を防止するための層構造を有していることからプロトンの半導体表面への吸着及び侵入による特性変動が防止され、信頼性に優れたＨＢＴの作製が可能になる。
【産業上の利用可能性】
【０１０１】
バイポーラトランジスタにおいてエミッタ層側面のうち、不安定な側面を真性トランジスタ領域から遠ざけるようなエミッタ層の形状に特徴を有する実施形態を利用することにより、高温において形成される表面欠陥に起因する表面再結合の発生を抑制することが可能となり、信頼性に優れたバイポーラトランジスタの作製に適用可能である。
【０１０２】
また、層間絶縁膜に低誘電率絶縁膜を用いて配線を形成する構成において、プロトン拡散抑制層及び歪抑制層により半導体層へのプロトンの吸着及び侵入を抑制できるため、信頼性に優れたバイポーラトランジスタの作製に適用可能である。
【図面の簡単な説明】
【０１０３】
【図１（ａ）】本発明のＨＢＴにおける素子構成を模式的に平面で説明する図である。（実施例１）
【図１（ｂ）】本発明のＨＢＴにおける素子構成を模式的に図１(ａ)のＡ−Ａ断面で説明する図である。（実施例１）
【図１（ｃ）】本発明のＨＢＴにおける素子構成を模式的に図１(ａ)のＢ−Ｂ断面で説明する図である。（実施例１）
【図２（ａ）】図１のＨＢＴを製造する最初のプロセスの概略を説明する図である。
【図２（ｂ）】図１のＨＢＴを製造する図２(ａ)に続くプロセスの概略を説明する図である。
【図２（ｃ）】図１のＨＢＴを製造する図２(ｂ)に続くプロセスの概略を説明する図である。
【図２（ｄ）】図１のＨＢＴを製造する図２(ｃ)に続くプロセスの概略を説明する図である。
【図２（ｅ）】図１のＨＢＴを製造する図２(ｄ)に続くプロセスの概略を説明する図である。
【図２（ｆ）】図１のＨＢＴを製造する図２(ｅ)に続くプロセスの概略を説明する図である。
【図２（ｇ）】図１のＨＢＴを製造する図２(ｆ)に続くプロセスの概略を説明する図である。
【図３（ａ）】図１のＨＢＴ製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を断面で説明する図である。
【図３（ｂ）】図１のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図３(ａ)に続く工程の概略を断面で説明する図である。
【図３（ｃ）】図１のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図３(ｂ)に続く工程の概略を断面で説明する図である。
【図４（ａ）】図１のＨＢＴ製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を平面で説明する図である。
【図４（ｂ）】図１のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図４(ａ)に続く工程の概略を平面で説明する図である。
【図４（ｃ）】図１のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図４(ｂ)に続く工程の概略を平面で説明する図である。
【図５】図１の実施例のＨＢＴにおける素子構成に関し、エミッタキャップ層とエミッタ層との長辺が一致する場合のエミッタメサ構造を模式的に平面で説明する図である。
【図６（ａ）】図２のＨＢＴ製造プロセス中、エミッタメサをエッチング加工する際のマスクパターンの一例を平面で説明する図である。
【図６（ｂ）】図２のＨＢＴ製造プロセス中、エミッタメサをエッチング加工する際のエッチング加工後のエミッタメサ構造の一例を平面で説明する図である。
【図７】図１のＨＢＴ構造のうち、エミッタ電極形状部分の別の一例を平面で説明する図である。
【図８（ａ）】図１のエミッタメサ構造部分における別の一例を平面で説明する図である。
【図８（ｂ）】図１のエミッタメサ構造部分における別の一例をエミッタキャップ層を示して平面で説明する図である。
【図９】図１のエミッタメサ構造部分における更に別の一例を平面で説明する図である。
【図１０（ａ）】本発明のＨＢＴにおける素子構成を模式的に平面で説明する図である。（実施例２）
【図１０（ｂ）】本発明のＨＢＴにおける素子構成を模式的に図１０(ａ)のＡ−Ａ断面で説明する図である。（実施例２）
【図１０（ｃ）】本発明のＨＢＴにおける素子構成を模式的に図１０(ａ)のＢ−Ｂ断面で説明する図である。（実施例２）
【図１１（ａ）】図１０のＨＢＴを製造する最初のプロセスの概略を説明する図である。
【図１１（ｂ）】図１０のＨＢＴを製造する図１１(ａ)に続くプロセスの概略を説明する図である。
【図１１（ｃ）】図１０のＨＢＴを製造する図１１(ｂ)に続くプロセスの概略を説明する図である。
【図１１（ｄ）】図１０のＨＢＴを製造する図１１(ｃ)に続くプロセスの概略を説明する図である。
【図１１（ｅ）】図１０のＨＢＴを製造する図１１(ｄ)に続くプロセスの概略を説明する図である。
【図１１（ｆ）】図１０のＨＢＴを製造する図１１(ｅ)に続くプロセスの概略を説明する図である。
【図１１（ｇ）】図１０のＨＢＴを製造する図１１(ｆ)に続くプロセスの概略を説明する図である。
【図１１（ｈ）】図１０のＨＢＴを製造する図１１(ｇ)に続くプロセスの概略を説明する図である。
【図１２（ａ）】図１０のＨＢＴ製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を説明する断面図である。
【図１２（ｂ）】図１０のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１２(ａ)に続く工程の概略を説明する断面図である。
【図１２（ｃ）】図１０のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１２(ｂ)に続く工程の概略を説明する断面図である。
【図１２（ｄ）】図１０のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１２(ｃ)に続く工程の概略を説明する断面図である。
【図１３（ａ）】図１２のＨＢＴ製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を説明する平面図である。
【図１３（ｂ）】図１２のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１３(ａ)に続く工程の概略を説明する平面図である。
【図１３（ｃ）】図１２のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１３(ｂ)に続く工程の概略を説明する平面図である。
【図１３（ｄ）】図１２のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１３(ｃ)に続く工程の概略を説明する平面図である。
【図１４（ａ）】本発明のＨＢＴにおける素子構成を模式的に平面で説明する図である。（実施例３）
【図１４（ｂ）】本発明のＨＢＴにおける素子構成を模式的に図１４(ａ)のＡ−Ａ断面で説明する図である。（実施例３）
【図１４（ｃ）】本発明のＨＢＴにおける素子構成を模式的に図１４(ａ)のＢ−Ｂ断面で説明する図である。（実施例３）
【図１５（ａ）】図１４のＨＢＴを製造する最初のプロセスの概略を断面で説明する図である。
【図１５（ｂ）】図１４のＨＢＴを製造する図１５(ａ)に続くプロセスの概略を断面で説明する図である。
【図１５（ｃ）】図１４のＨＢＴを製造する図１５(ｂ)に続くプロセスの概略を断面で説明する図である。
【図１５（ｄ）】図１４のＨＢＴを製造する図１５(ｃ)に続くプロセスの概略を断面で説明する図である。
【図１５（ｅ）】図１４のＨＢＴを製造する図１５(ｄ)に続くプロセスの概略を断面で説明する図である。
【図１５（ｆ）】図１４のＨＢＴを製造する図１５(ｅ)に続くプロセスの概略を断面で説明する図である。
【図１５（ｇ）】図１４のＨＢＴを製造する図１５(ｆ)に続くプロセスの概略を断面で説明する図である。
【図１５（ｈ）】図１４のＨＢＴを製造する図１５(ｇ)に続くプロセスの概略を断面で説明する図である。
【図１６（ａ）】図１５のＨＢＴ製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を断面で説明する図である。
【図１６（ｂ）】図１５のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１６(ａ)に続く工程の概略を断面で説明する図である。
【図１６（ｃ）】図１５のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１６(ｂ)に続く工程の概略を断面で説明する図である。
【図１６（ｄ）】図１５のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１６(ｃ)に続く工程の概略を断面で説明する図である。
【図１７（ａ）】図１５のＨＢＴ製造プロセス中、エミッタメサ構造を形成する最初の工程の概略を平面で説明する図である。
【図１７（ｂ）】図１５のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１７(ａ)に続く工程の概略を平面で説明する図である。
【図１７（ｃ）】図１５のＨＢＴ製造プロセス中、エミッタメサ構造を形成する図１７(ｂ)に続く工程の概略を平面で説明する図である。
【図１８】従来のエミッタレッジを設けたＧａＡｓ−ＨＢＴの素子構成の一例を模式的に断面で説明する図である。
【図１９】真性トランジスタ領域とベース電極との間に露出しているベース層の表面で電子と正孔の再結合が生じる様子を模式的に断面で説明する図である。
【図２０】ベース電極の外側まで広がるエミッタ張り出し部を設けたＨＢＴの素子構成の一例を模式的に断面で説明する図である。
【図２１】エミッタメサ側面で電子と正孔の再結合が生じる様子を模式的に断面で説明する図である。
【図２２（ａ）】エミッタメサの外周形状を構成する長辺の方位が［１−１０］方向に平行なＨＢＴのエミッタメサ構造を模式的に平面で表した図である。
【図２２（ｂ）】エミッタメサの外周形状を構成する長辺の方位が［１１０］方向に平行なＨＢＴのエミッタメサ構造を模式的に平面で表した図である。
【図２３（ａ）】エミッタメサの外周形状を構成する長辺の方位が［１−１０］方向に平行なＨＢＴそれぞれを同一条件で高温保管する前後での電流電圧特性を比較した図である。
【図２３（ｂ）】エミッタメサの外周形状を構成する長辺の方位が［１１０］方向に平行なＨＢＴそれぞれを同一条件で高温保管する前後での電流電圧特性を比較した図である。
【図２４（ａ）】本発明のＨＢＴにおける素子構成を模式的に平面で説明する図である。（実施例４）
【図２４（ｂ）】本発明のＨＢＴにおける素子構成を模式的に図２４(ａ)のＡ−Ａ断面で説明する図である。（実施例４）
【図２４（ｃ）】本発明のＨＢＴにおける素子構成を模式的に図２４(ａ)のＢ−Ｂ断面で説明する図である。（実施例４）
【符号の説明】
【０１０４】
１  基板
２  サブコレクタ層
３  コレクタ層
４  ベース層
５  エミッタ層
５ｂ  エミッタ層側面（表面再結合の生じる）
５ｃ  エミッタ層張り出し部
５ｄ  エミッタ張り出し幅（［１−１０］方向および［−１１０］方向への）
５ｅ  エミッタ層張り出し部の抵抗
５ｆ  エミッタ張り出し幅（［１１０］方向および［−１−１０］方向への）
６  エミッタキャップ層
７、７ａ  フォトレジスト
８  窒化シリコン膜
１１  エミッタ電極
１２  ベース電極
１３  コレクタ電極
２１  真性トランジスタ領域
３０  ビスベンゾシクロブテン（ＢＣＢ）膜（低誘電率絶縁膜）
３１  酸化アルミニウム膜（絶縁性無機化合物膜）
【図１（ａ）】
2005093976.tif 000004
【図１（ｂ）】
2005093976.tif 000005
【図１（ｃ）】
2005093976.tif 000006
【図２（ａ）】
2005093976.tif 000007
【図２（ｂ）】
2005093976.tif 000008
【図２（ｃ）】
2005093976.tif 000009
【図２（ｄ）】
2005093976.tif 000010
【図２（ｅ）】
2005093976.tif 000011
【図２（ｆ）】
2005093976.tif 000012
【図２（ｇ）】
2005093976.tif 000013
【図３（ａ）】
2005093976.tif 000014
【図３（ｂ）】
2005093976.tif 000015
【図３（ｃ）】
2005093976.tif 000016
【図４（ａ）】
2005093976.tif 000017
【図４（ｂ）】
2005093976.tif 000018
【図４（ｃ）】
2005093976.tif 000019
【図５】
2005093976.tif 000020
【図６（ａ）】
2005093976.tif 000021
【図６（ｂ）】
2005093976.tif 000022
【図７】
2005093976.tif 000023
【図８（ａ）】
2005093976.tif 000024
【図８（ｂ）】
2005093976.tif 000025
【図９】
2005093976.tif 000026
【図１０（ａ）】
2005093976.tif 000027
【図１０（ｂ）】
2005093976.tif 000028
【図１０（ｃ）】
2005093976.tif 000029
【図１１（ａ）】
2005093976.tif 000030
【図１１（ｂ）】
2005093976.tif 000031
【図１１（ｃ）】
2005093976.tif 000032
【図１１（ｄ）】
2005093976.tif 000033
【図１１（ｅ）】
2005093976.tif 000034
【図１１（ｆ）】
2005093976.tif 000035
【図１１（ｇ）】
2005093976.tif 000036
【図１１（ｈ）】
2005093976.tif 000037
【図１２（ａ）】
2005093976.tif 000038
【図１２（ｂ）】
2005093976.tif 000039
【図１２（ｃ）】
2005093976.tif 000040
【図１２（ｄ）】
2005093976.tif 000041
【図１３（ａ）】
2005093976.tif 000042
【図１３（ｂ）】
2005093976.tif 000043
【図１３（ｃ）】
2005093976.tif 000044
【図１３（ｄ）】
2005093976.tif 000045
【図１４（ａ）】
2005093976.tif 000046
【図１４（ｂ）】
2005093976.tif 000047
【図１４（ｃ）】
2005093976.tif 000048
【図１５（ａ）】
2005093976.tif 000049
【図１５（ｂ）】
2005093976.tif 000050
【図１５（ｃ）】
2005093976.tif 000051
【図１５（ｄ）】
2005093976.tif 000052
【図１５（ｅ）】
2005093976.tif 000053
【図１５（ｆ）】
2005093976.tif 000054
【図１５（ｇ）】
2005093976.tif 000055
【図１５（ｈ）】
2005093976.tif 000056
【図１６（ａ）】
2005093976.tif 000057
【図１６（ｂ）】
2005093976.tif 000058
【図１６（ｃ）】
2005093976.tif 000059
【図１６（ｄ）】
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【図１７（ａ）】
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【図１７（ｂ）】
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【図１７（ｃ）】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２（ａ）】
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【図２２（ｂ）】
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【図２３（ａ）】
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【図２３（ｂ）】
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【図２４（ａ）】
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【図２４（ｂ）】
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【図２４（ｃ）】
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