(57)【要約】【課題】  プログラム処理により内部バスを介することなく、ある端子に入力されたデータを他の端子に出力して入出力回路をテストできる端子設定回路を提供する。【解決手段】  端子３１を「Ｈ」レベルにし、端子３２を「Ｈ」レベルにすると、端子１を入力モードに設定し、端子２を出力モードに設定する。そして、入出力回路１０の端子１に入力されたデータが入力バッファ１３および入出力回路２０のゲートコントロール部２２のセレクタ２２２から出力回路２２３を介して端子２から出力されるので、プログラム処理による内部バスＢを介することなく入出力回路１０，２０のテストが可能になる。【選択図】      図１
2005321279.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１および第２の端子のいずれか一方を入力モードとし、他方を出力モードとして設定する端子設定回路であって、
前記第１および第２の端子のそれぞれに対応して設けられ、これらの端子からデータが与えられる第１および第２の入力バッファ回路と、
前記第１および第２の端子のそれぞれに対応して設けられ、これらの端子にデータを出力する第１および第２の出力回路と、
第１または第２の論理に設定されたことに応じて、前記第１または第２の端子を入力モードに設定し、前記第２または第１の端子を出力モードに設定するためのモード設定端子と、
前記モード設定端子が第１の論理に設定されたことに応じて、前記第１の入力端子に入力されたデータを前記第１の入力バッファ回路を介して前記第２の出力回路に与えるとともに、前記第１の出力回路および前記第２の入力バッファ回路を不能化し、前記モード設定端子が第２の論理に設定されたことに応じて、前記第２の入力端子に入力されたデータを前記第２の入力バッファ回路を介して前記第１の出力回路に与えるとともに、前記第２の出力回路および前記第１の入力バッファ回路を不能化する論理回路とを備えた、端子設定回路。
【請求項２】
さらに、前記第１または第２の入力バッファに入力されたデータを取込み、前記第１または第２の出力回路にデータを出力する内部バスと、
前記モード設定端子によるモード設定の可否を設定するための設定可否端子とを含み、
前記論理回路は、
それぞれが前記第１および第２の入力バッファ回路の出力と前記内部バスとの間に接続され、前記設定可否端子による前記モード設定端子によるモード設定が否定されていればゲートを開いて対応する入力バッファ回路のデータを前記内部バスに出力し、モード設定が許容されていればゲートを閉じる第１および第２のゲート回路と、
それぞれが前記第１および第２の入力バッファ回路の出力と前記第１および第２の出力回路との間に接続され、前記モード設定が許容されていればゲートを開き、対応する入力バッファ回路からのデータを対応する出力回路に出力する第３および第４のゲート回路とを含む、請求項１に記載の端子設定回路。
【請求項３】
さらに、それぞれが前記第１および第２の端子に対応して設けられ、前記内部バスから与えられるデータを記憶する第１および第２のレジスタ回路と、
それぞれが前記第１および第２の端子に対応して設けられ、前記モード設定が否定されていれば対応するレジスタ回路に記憶されているデータを選択し、前記モード設定が許容されていれば前記第３および第４のゲート回路の対応する出力を選択して対応する出力回路に与えるセレクタとを含む、請求項２に記載の端子設定回路。
【請求項４】
前記第１の端子は複数設けられていて、
前記第１の入力バッファ回路は、前記複数の第１の端子のそれぞれに対応して設けられており、
前記論理回路は、
前記モード設定端子が第１の論理に設定されたことに応じて、前記複数の第１の入力端子に入力されたデータを対応する第１の入力バッファ回路を介して前記第２の出力回路に与える第５のゲート回路と、
前記第１の出力回路および前記第２の入力バッファ回路を不能化する第６のゲート回路とを含む、請求項１から３のいずれかに記載の端子設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は端子設定回路に関し、例えば、マイクロコンピュータの入出力回路の動作状態をテストするために端子を入力端子あるいは出力端子に設定する端子設定回路に関する。
【背景技術】
【０００２】
マイクロコンピュータの出荷時において動作テストとして入出力回路の動作を確認するためにある端子に入力データを与え、他の端子から入力データを出力して入力電圧の測定が行われている。
【０００３】
図３はそのようなの入出力回路の動作をテストするための回路図である。図３において、端子１に関連して入力コントロール部１１と、ゲートコントロール部１２と、入力バッファ１３と、出力バッファ１４と、データレジスタ１５と、モードレジスタ１６とが設けられており、端子２に関連して入力コントロール部２１と、ゲートコントロール部２２と、入力バッファ２３と、出力バッファ２４と、データレジスタ２５と、モードレジスタ２６とが設けられている。
【０００４】
端子１から入力データを入力し、その入力データを端子２から出力して、その入力電圧を測定するときは、マイクロコンピュータの図示しないＣＰＵをプログラムにより動作させ、端子１を入力モードとするために、内部バスＢに「Ｈ」レベル信号が出力されてＷｒｉｔｅ信号によりモードレジスタ１６に「Ｈ」レベル信号が書込まれる。モードレジスタ１６の出力信号は入力コントロール部１１とゲートコントロール部１２とに与えられる。
【０００５】
入力コントロール部１１は、入力データおよび出力データを内部バスＢに取込むための制御を行うものであって、モードレジスタ１６は端子１を入力モードとするかあるいは出力モードとするかを指定するものであり、ゲートコントロール部１２は出力データを制御するものである。
【０００６】
入力コントロール部１１は、モードレジスタ１６から入力モードを示す「Ｈ」レベル信号が与えられていて、Ｒｅａｄ信号が「Ｈ」レベルになると「Ｈ」レベル信号を入力バッファ１３に与えて能動化させるとともに「Ｌ」レベル信号を出力バッファ１４に与えて不能化する。これにより、端子１に入力された入力データが入力バッファ１３を介して内部バスＢに出力される。このとき、モードレジスタ１６が「Ｈ」レベル信号を出力していることにより、ゲートコントロール部１２はゲートを閉じている。
【０００７】
次に、内部バスＢに取込まれた入力データを端子２に出力するために、モードレジスタ２６に「Ｌ」レベル信号が書込まれるとともにデータレジスタ２５に内部バスＢからデータが与えられ、Ｗｒｉｔｅ信号により、内部バスＢに取込まれた入力データがデータレジスタ２５に書込まれる。モードレジスタ２６から「Ｌ」レベル信号が出力されているので入力コントロール部２１はゲートが閉じられており、ゲートコントロール部２２はゲートが開かれている。これにより、データレジスタ２５に書込まれている入力データがゲートコントロール部２２を介して端子２から出力される。
【０００８】
このとき入力コントロール部２１はゲートが閉じられているので、入力バッファ２３は不能化されており、端子２から出力されたデータが内部バスＢに入力されることはない。このようにして、端子２に出力された入力データの電圧を測定することで入出力回路の動作がテストされる。
【０００９】
なお、テストモードの設定は、例えば特開平０７−０６４９５６号公報に記載されているように、テスト端子に所定の基準電圧以上で予め設定された閾値電圧を越える外部信号を入力することで設定される。
【特許文献１】特開平０７−０６４９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図３に示した入力電圧測定回路において、入出力回路の動作をテストするために、ＣＰＵを動作させるためのプログラムが必要であり、内部回路に不具合があると入力電圧を測定することができない。また、端子１に入力された入力データを内部バスＢに取込んだ後、その入力データを端子２に出力させるための設定を行う必要があり、設定時間が長くなってしまうという問題もある。
【００１１】
そこで、この発明の目的は、プログラム処理により内部バスを介することなくある端子に入力されたデータを他の端子に出力して入出力回路をテストできる端子設定回路を提供することである。
【課題を解決するための手段】
【００１２】
この発明は、少なくとも第１および第２の端子のいずれか一方を入力モードとし、他方を出力モードとして設定する端子設定回路であって、第１および第２の端子のそれぞれに対応して設けられ、これらの端子からデータが与えられる第１および第２の入力バッファ回路と、第１および第２の端子のそれぞれに対応して設けられ、これらの端子にデータを出力する第１および第２の出力回路と、第１または第２の論理に設定されたことに応じて、第１または第２の端子を入力モードに設定し、第２または第１の端子を出力モードに設定するためのモード設定端子と、モード設定端子が第１の論理に設定されたことに応じて、第１の入力端子に入力されたデータを第１の入力バッファ回路を介して第２の出力回路に与えるとともに、第１の出力回路および第２の入力バッファ回路を不能化し、モード設定端子が第２の論理に設定されたことに応じて、第２の入力端子に入力されたデータを第２の入力バッファ回路を介して第１の出力回路に与えるとともに、第２の出力回路および第１の入力バッファ回路を不能化する論理回路とを備える。
【００１３】
好ましくは、第１または第２の入力バッファに入力されたデータを取込み、第１または第２の出力回路にデータを出力する内部バスと、モード設定端子によるモード設定の可否を設定するための設定可否端子とを含み、論理回路はそれぞれが第１および第２の入力バッファ回路の出力と内部バスとの間に接続され、設定可否端子によるモード設定端子によるモード設定が否定されていればゲートを開いて対応する入力バッファ回路のデータを内部バスに出力し、モード設定が許容されていればゲートを閉じる第１および第２のゲート回路と、それぞれが第１および第２の入力バッファ回路の出力と第１および第２の出力回路との間に接続され、モード設定が許容されていればゲートを開き、対応する入力バッファ回路からのデータを対応する出力回路に出力する第３および第４のゲート回路とを含む。
【００１４】
好ましくは、それぞれが第１および第２の端子に対応して設けられ、内部バスから与えられるデータを記憶する第１および第２のレジスタ回路と、それぞれが第１および第２の端子に対応して設けられ、モード設定が否定されていれば対応するレジスタ回路に記憶されているデータを選択し、モード設定が許容されていれば第３および第４のゲート回路の対応する出力を選択して対応する出力回路に与えるセレクタとを含む。
【００１５】
好ましくは、第１の端子は複数設けられていて、第１の入力バッファ回路は、複数の第１の端子のそれぞれに対応して設けられており、論理回路はモード設定端子が第１の論理に設定されたことに応じて、複数の第１の入力端子に入力されたデータを対応する第１の入力バッファ回路を介して第２の出力回路に与える第５のゲート回路と、第１の出力回路および第２の入力バッファ回路を不能化する第６のゲート回路とを含む。
【発明の効果】
【００１６】
この発明によれば、モード設定端子が第１の論理に設定されたことに応じて、第１の入力端子に入力されたデータを第１の入力バッファ回路を介して第２の出力回路に与えるとともに、第１の出力回路および第２の入力バッファ回路を不能化し、モード設定端子が第２の論理に設定されたことに応じて、第２の入力端子に入力されたデータを第２の入力バッファ回路を介して第１の出力回路に与えるとともに、第２の出力回路および第１の入力バッファ回路を不能化するようにしたので、第１の端子を入力モードに設定し、第２の端子を出力モードに設定して、入出力回路の動作をテストできるので、プログラム処理により内部バスを介することなく端子間で入力電圧の測定を行ってテストが可能になる。
【発明を実施するための最良の形態】
【００１７】
図１はこの発明の第１の実施形態における入力電圧測定回路を示す回路図である。図１において、前述の図３と同様にして、入出力回路１０には、端子１に関連して入力コントロール部１１と、ゲートコントロール部１２と、入力バッファ１３と、出力バッファ１４と、データレジスタ１５と、モードレジスタ１６とが設けられているとともに、新たにＡＮＤゲート１８，１７３と、ＯＲゲート１９，１７１と、インバータ１７２とが設けられている。
【００１８】
同様にして、入出力回路２０には、端子２に関連して入力コントロール部２１と、ゲートコントロール部２２と、入力バッファ２３、出力バッファ２４と、データレジスタ２５と、モードレジスタ２６とが設けられているとともに、新たにＡＮＤゲート２８，２７３と、ＯＲゲート２９，２７１と、インバータ２７２とが設けられている。
【００１９】
さらに、新たにテスト端子３１，３２が設けられており、これらのテスト端子３１，３２は端子切換回路４０に接続されている。テスト端子３１は、テスト端子３２によって端子１，２をそれぞれ入力モードまたは出力モードに設定するのをオン，オフするためのものである。テスト端子３１が「Ｌ」レベルに設定されているときは、テスト端子３２による端子１，２を入力モードあるいは出力モードに設定するのが禁止され、「Ｈ」レベルに設定されると、テスト端子３２による端子１，２を入力モードあるいは出力モードに設定するのが許容される。このとき、テスト端子３２が「Ｌ」レベルに設定されていれば端子１が入力モードに設定され、端子２が出力モードに設定される。逆に、テスト端子３２が「Ｈ」レベルに設定されていれば、端子１が出力モードに設定され、端子２が入力モードに設定される。
【００２０】
端子切換回路４０は、テスト端子３１が「Ｌ」レベルに設定されているときは、図３で説明したようにプログラム動作により内部バスを介して端子１または２から入力された入力データを端子２または１に出力するように入出力回路１０，２０を切換え、テスト端子３１が「Ｈ」レベルに設定されていれば、内部バスＢを介することなく、端子１または２から入力され、入力バッファ１３または２３に入力された入力データを端子２または１に直接出力するように切換える切換信号ｃ，ｄ，ｅ，ｆを出力する。
【００２１】
入力コントロール部１１の出力側に設けられているＯＲゲート１７１は入力コントロール部１１または端子切換回路４０の切換信号ｃに応じて入力バッファ１３を能動化し、ＡＮＤゲート１７３の一方入力端には入力バッファ１３の出力が与えられており、他方入力端には切換信号ｃがインバータ１７２で反転されて与えられており、ＡＮＤゲート１７３の出力は内部バスＢに接続されている。インバータ１７２は端子切換回路４０から出力される切換信号ｃに応じて、ＡＮＤゲート１７３を閉じて、入力バッファ１３に入力された入力信号が内部バスＢに取込まれるのを禁止する。
【００２２】
ＯＲゲート１９はモードレジスタ１６の出力または切換信号ｃのいずれかをゲートコントロール部１２のセレクタ１２１に出力する。ＡＮＤゲート１８には切換信号ｃと入力バッファ１３の出力が与えられ、切換信号ｃに応じて開かれて入力バッファ１３の出力を入出力回路２０側に出力する。
【００２３】
入出力回路１０のゲートコントロール部１２は、セレクタ１２１，１２２と出力回路１２３とを含み、セレクタ１２１はモードレジスタ１６から出力モード信号が与えられたことに応じて、内部バスＢからデータレジスタ１５を介して与えられた入力データを、セレクタ１２２および出力回路１２３を介して端子１に出力する。セレクタ１２２は端子切換回路４０からの切換信号ｆに応じて、内部バスＢを介することなく入力バッファ２３に入力された入力データを、出力回路１２３を介して端子１に出力する。
【００２４】
入出力回路２０のＯＲゲート２７１とＡＮＤゲート２７３とインバータ２７２とＯＲゲート２９とＡＮＤゲート２８も入出力回路１０の対応する部分と同様にして構成されている。また、ゲートコントロール部２２はセレクタ２２１，２２２と、出力回路２２３とを含み、ゲートコントロール部１２のセレクタ１２１，１２２と出力回路１２３と同様にして構成されている。
【００２５】
端子切換回路４０はＮＡＮＤゲート４１，４２と、インバータ４３〜４５とを含む。テスト端子３１に「Ｌ」レベル信号が与えられると、その「Ｌ」レベル信号はＮＡＮＤゲート４１，４２のそれぞれの一方入力端に与えられ、それぞれの出力は「Ｈ」レベルになり、切換信号d，ｆとして出力されてゲートコントロール部１２，２２に与えられる。ゲートコントロール部１２，２２は、この「Ｈ」レベルの切換信号ｄ，ｆによりデータレジスタ１５，２５の出力をセレクタ１２１，２２１およびセレクタ１２２，２２２を介して出力回路１２３，２２３に出力する。
【００２６】
また、ＮＡＮＤゲート４１，４２の出力はインバータ４４，４５で反転されて切換信号ｃ，ｅとして出力される。切換信号ｃはＯＲゲート１７１の一方入力端と、インバータ１７２の入力端と、ＯＲゲート１９の一方入力端と、ＡＮＤゲート１８の一方入力端とに与えられる。切換信号ｅは、ＯＲゲート２７１の一方入力端と、インバータ２７２の入力端と、ＯＲゲート２９の一方入力端と、ＡＮＤゲート２８の一方入力端とに与えられる。
【００２７】
次に、この発明の一実施形態の動作について説明する。まず、端子１を入力モードとして入力データを入力し、内部バスＢを介さずに端子２を出力モードとして出力するときには、テスト端子３１を「Ｈ」レベルに設定し、テスト端子３２を「Ｌ」レベルに設定する。この「Ｌ」レベル信号はインバータ４３で反転されて「Ｈ」レベルとなり、ＮＡＮＤゲート４１から「Ｌ」レベルの切換信号ｄが出力されるとともに、ＮＡＮＤゲート４２から「Ｈ」レベルの切換信号ｆが出力される。
【００２８】
ＮＡＮＤゲート４１の出力の「Ｌ」レベル信号は、インバータ４４で反転されて「Ｈ」レベルの切換信号ｃとして出力され、ＯＲゲート１７１を介して入力バッファ１３に与えられるので、入力バッファ１３が能動化される。同時に、インバータ１７２により「Ｈ」レベル信号が「Ｌ」レベル信号に反転されてＡＮＤゲート１７３が閉じられるので入力バッファ１３の出力が内部バスＢに取込まれるのが阻止される。これにより端子１に入力された入力データが入力バッファ１３から出力される。
【００２９】
また、端子切換回路４０から出力された「Ｈ」レベルの切換信号ｃはＡＮＤゲート１８に与えられてこのゲートを開くので、入力バッファ１３から出力された入力データは入出力回路２０のゲートコントロール部２２に与えられる。「Ｌ」レベルの切換信号ｄは、ゲートコントロール部２２のセレクタに与えられてデータレジスタ２５からの入力を禁止し、ＡＮＤゲート１８の出力が入力されるのを許容する。その結果、ＡＮＤゲート１８から出力された入力データがセレクタ２２２から出力回路２２３を介して端子２に出力される。そして、端子２に出力された入力データを測定することで、入出力回路１０，２０の動作状態をテストすることができる。
【００３０】
テスト端子３２を「Ｈ」レベルに設定すると、端子１が出力モードになり、端子２が入力モードとなり、端子２に入力された入力データが入力バッファ２３からＡＮＤゲート２８，ゲートコントロール部１２のセレクタ１２２，出力回路１２３を介して端子１に出力されて、その動作状態をテストすることができる。
【００３１】
なお、従来と同様にしてプログラム処理により、内部バスＢを介して入力信号を出力するときは、テスト端子３１が「Ｌ」レベルに設定される。すると端子切換回路４０から「Ｌ」レベルの切換信号ｃが出力され、入出力回路１０のインバータ１７２で反転されてＡＮＤゲート１７３が開かれて入力バッファ１３に入力された入力信号を内部バスＢに取込むのが許容される。
【００３２】
また、この「Ｌ」レベルの切換信号ｃによりＡＮＤゲート１８が閉じられ、入力バッファ１３の出力が入出力回路２０のゲートコントロール部２２へ出力されるのが禁止される。また、「Ｈ」レベルの切換信号ｄがゲートコントロール部２２のセレクタ２２２に与えられ、入出力回路１０側から入力データが入力されるのが禁止され、セレクタ２２１を介してデータレジスタ２５の出力を入力するのが許容される。
【００３３】
上述のごとく、この実施形態によれば、テスト端子３２により端子１と２とをいずれか一方を入力モードに設定し、他方を出力モードに設定可能とし、入力バッファ１３，２３のいずれかに入力された入力データをゲートコントロール部２２，１２のいずれかを介して出力できるようにしたので、ＣＰＵによるプログラム処理で内部バスを介することなく入出力回路１０，２０の動作テストが可能になる。
【００３４】
図２はこの発明の第２の実施形態を示す回路図である。この実施形態は、図２に示した入出力回路をｎ個用いたものであり、入出力回路１０，２０…ｎ０−１，ｎ０を含む。これらの入出力回路１０，２０…ｎ０−１，ｎ０は、それぞれ図示しないが、図１で説明した入力と出力とを指定するモードレジスタと、出力データを制御するゲートコントロール部と、入力データおよび出力データを内部バスＢに読込む制御を行う入力コントロール部とを含む。さらに、図２で説明したテスト端子３１，３２と、端子切換回路４０とが設けられるとともに、新たにテスト端子３３と、論理回路５０とが設けられる。
【００３５】
この実施形態では、テスト端子３１を「Ｈ」レベルに設定し、テスト端子３２を「Ｌ」レベルにすると、端子１，２…ｎ０−１を入力モードとし、端子ｎ０を出力モードに設定し、端子１，２…ｎ０−１に入力された入力データを端子ｎ０に出力することができる。また、テスト端子３１を「Ｌ」レベルに設定し、テスト端子３２を「Ｈ」レベルに設定すると、端子１，２…ｎ０−１を出力モードとし、端子ｎ０を入力モードとし、端子ｎ０に入力された入力データを端子ｎ０−１に出力することができる。
【００３６】
また、テスト端子３３を「Ｈ」レベルに設定すると、入出力回路１０，２０…ｎ０−１の入力バッファの出力が全て「Ｈ」レベルになると、「Ｈ」レベルのデータを端子ｎに出力して測定することができ、テスト端子３３を「Ｌ」レベルに設定すると、入出力回路１０，２０…ｎ０−１の入力バッファの出力が全て「Ｌ」レベルになると、「Ｌ」レベルのデータを測定することができる。
【００３７】
端子切換回路４０から出力された切換信号ｃ，ｆは、入出力回路１０，２０…ｎ０−１に与えられ、切換信号ｄ，ｅは入出力回路ｎ０に入力される。論理回路５０は各入出力回路１０，２０…ｎ０−１のＡＮＤゲート１８，２８…ｎ８−１の出力が与えられるＯＲゲート５１とＡＮＤゲート５２とを含む。セレクタ５３はテスト端子３３に与えられる信号に応じて、ＯＲゲート５１の出力またはＡＮＤゲート５２の出力を選択して、入出力回路ｎ０のゲートコントロール部に含まれているセレクタに出力する。
【００３８】
次に、図２に示した実施形態の動作について説明する。テスト端子３１を「Ｈ」レベルに設定し、テスト端子３２を「Ｌ」レベルに設定する。端子切換回路４０は図１の説明と同様にして、切換信号ｃ，ｆは「Ｈ」レベルになり、切換信号ｄ，ｅは「Ｌ」レベルになる。これにより、各入出力回路１０，２０…ｎ０−１は、それぞれの入力バッファに入力されている入力データをＡＮＤゲート１８，２８…ｎ８−１を介して出力し、論理回路５０のＯＲゲート５１とＡＮＤゲート５２とに与える。ＡＮＤゲート１８，２８…ｎ８−１は、図１に示したＡＮＤゲート１８，２８に対応するものであり、各入出力回路１０，２０…ｎ８−１に含まれている入力バッファの出力が与えられている。
【００３９】
ここで、テスト端子３３が「Ｈ」レベルに設定されていれば、セレクタ５３によってＡＮＤゲート５２の出力が選択されて「Ｈ」レベル信号が入出力回路ｎ０に与えられる。入出力回路ｎ０では、ゲートコントロール部のセレクタが端子切換回路４０の切換信号ｄから出力された「Ｌ」レベル信号により、論理回路５０の出力が選択されているので、出力回路を介して「Ｈ」レベル信号が端子ｎに出力される。なお、テスト端子３３が「Ｌ」レベルに設定されていれば、論理回路５０のセレクタ５３によってＯＲゲート５１の出力が選択され、入出力回路ｎ０を介して端子ｎに出力される。
【００４０】
したがって、この実施形態によれば、端子が２以上複数設けられていても、そのいずれか１つの端子を入力モードあるいは出力モードに設定し、他の端子を出力モードあるいは入力モードに設定することができ、プログラム処理により内部バスＢを介することなく入出力回路の動作をテストすることができる。
【００４１】
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示された実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
【産業上の利用可能性】
【００４２】
この発明は、ＣＰＵによるプログラムを動作させることなく、入出力回路の動作テストが可能になるので、マイクロコンピュータの入出力回路などに利用できる。
【図面の簡単な説明】
【００４３】
【図１】この発明の第１の実施形態における入力電圧測定回路を示す回路図である。
【図２】この発明の第２の実施形態における入力電圧測定回路を示す回路図である。
【図３】従来の入出力回路の動作をテストするための回路図である。
【符号の説明】
【００４４】
１，２…ｎ−１，ｎ  端子、１０，２０…ｎ０−１，ｎ０  入出力回路、３１〜３３テスト端子、１１，２１  入力コントロール部、１２，２２  ゲートコントロール部、１３，２３  入力バッファ、１４，２４  出力バッファ、１５，２５  データレジスタ、１６，２６  モードレジスタ、１８，２８…ｎ８−１，ｎ８，５２，１７３，２７３  ＡＮＤゲート、１９，２９，５１  ＯＲゲート、４３〜４５，１７２，２７２  インバータ、４０  端子切換回路、４１，４２  ＮＡＮＤゲート、５０  論理回路、５３，１２１，１２２，２２１，２２２  セレクタ、１２３，２２３  出力回路、Ｂ  内部バス。
【図１】
2005321279.tif 000003
【図２】
2005321279.tif 000004
【図３】
2005321279.tif 000005