(57)【要約】【課題】  ＬＳＩの設計において作成工数の短いスキャンパス処理方法、スキャンパス処理プログラム、および記録媒体を提供する。【解決手段】  持ち合わせている情報を用いて論理最適化で使用する遅延制約を自動生成することができるので、設計者は構成される回路がどういうものかを理解したうえで遅延制約を作成する必要がなくなり、ＬＳＩの設計において作成工数の短いスキャンパス処理方法の提供を実現することができる。【選択図】  図１
2005267271.tif 000002
【特許請求の範囲】
【請求項１】
ＬＳＩ内部の組み合わせ回路が正常に動作するか否かを確認するスキャンパステストを行うスキャンパス回路の自動配線を行う際の遅延制約を生成するスキャンパス処理方法であって、
スキャンパスがまだ入れられていない論理接続情報と、スキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆとの対応関係が示されているライブラリとを入力し、前記スキャン端子無しのＦ／Ｆから前記スキャン端子有りのＦ／Ｆに置き換える際、前記スキャン端子有りのＦ／Ｆのブロックに関し、スキャン端子の論理最適化で指定する制約を遅延制約として出力するスキャンＦ／Ｆ置き換え処理を行い、
置き換えたスキャン端子有りのＦ／Ｆのスキャンイン端子から前段のスキャン端子無しのＦ／Ｆの出力端子に接続する際、生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンパス接続処理を行い、
置き換えたスキャン端子有りのＦ／Ｆに対し、スキャンモードもしくはスキャンクロック信号を分配し、スキャンパス回路を含む論理接続情報を出力する際、生成したスキャンモード信号ネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンモード／クロック分配処理を行って遅延制約を自動生成することを特徴とするスキャンパス処理方法。
【請求項２】
前記スキャンＦ／Ｆ置き換え処理を行う前に、可観測性、可制御性を高めるために回路挿入するテストポイント挿入処理を行うことを特徴とする請求項１記載のスキャンパス処理方法。
【請求項３】
前記スキャンパス接続処理がなされた論理接続情報および前記自動生成された遅延制約に対し、ゲートレベルのネットリストに対し、与えられた制約を満たすように積和形論理式の簡単化および多段論理回路の簡単化を行う論理最適化処理をすることを特徴とする請求項１または２記載のスキャンパス処理方法。
【請求項４】
前記論理最適化処理が行われた論理接続情報および前記自動生成された遅延制約に対し、プロセスの微細化に伴い生じる隣接配線間の混信によるクロストークノイズおよびエレクトロマイグレーションの発生の有無の検証処理をすることを特徴とする請求項３記載のスキャンパス処理方法。
【請求項５】
スキャンパス処理用のコンピュータに、ＬＳＩ内部の組み合わせ回路が正常に動作するか否かを確認するスキャンパステストを行うスキャンパス回路の自動配線を行う際の遅延制約を生成させるスキャンパス処理プログラムであって、
前記スキャンパス処理用のコンピュータに、スキャンパスがまだ入れられていない論理接続情報と、スキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆとの対応関係が示されているライブラリとを入力し、前記スキャン端子無しのＦ／Ｆから前記スキャン端子有りのＦ／Ｆに置き換える際、前記スキャン端子有りのＦ／Ｆのブロックに関し、スキャン端子の論理最適化で指定する制約を遅延制約として出力するスキャンＦ／Ｆ置き換え処理と、
置き換えたスキャン端子有りのＦ／Ｆのスキャンイン端子から前段のスキャン端子無しのＦ／Ｆの出力端子に接続する際、生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンパス接続処理と、
置き換えたスキャン端子有りのＦ／Ｆに対し、スキャンモードもしくはスキャンクロック信号を分配し、スキャンパス回路を含む論理接続情報を出力する際、生成したスキャンモード信号ネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンモード／クロック分配処理とを実行させて遅延制約を自動生成することを特徴とするスキャンパス処理プログラム。
【請求項６】
前記スキャン処理用のコンピュータに、前記スキャンＦ／Ｆ置き換え処理を行う前に、可観測性、可制御性を高めるために回路挿入するテストポイント挿入処理を実行させることを特徴とする請求項５記載のスキャンパス処理プログラム。
【請求項７】
前記スキャンパス処理用のコンピュータに、前記スキャンパス接続処理がなされた論理接続情報および前記自動生成された遅延制約に対し、ゲートレベルのネットリストに対し、与えられた制約を満たすように積和形論理式の簡単化および多段論理回路の簡単化を行う論理最適化処理を実行させることを特徴とする請求項５または６記載のスキャンパス処理プログラム。
【請求項８】
前記スキャンパス処理用のコンピュータに、前記論理最適化処理が行われた論理接続情報および前記自動生成された遅延制約に対し、プロセスの微細化に伴い生じる隣接配線間の混信によるクロストークノイズおよびエレクトロマイグレーションの発生の有無の検証処理を実行させることを特徴とする請求項７記載のスキャンパス処理プログラム。
【請求項９】
スキャンパス処理用のコンピュータに、ＬＳＩ内部の組み合わせ回路が正常に動作するか否かを確認するスキャンパステストを行うスキャンパス回路の自動配線を行う際の遅延制約を生成させるスキャンパス処理プログラムが記録された記録媒体であって、
前記スキャンパス処理用のコンピュータに、スキャンパスがまだ入れられていない論理接続情報と、スキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆとの対応関係が示されているライブラリとを入力し、前記スキャン端子無しのＦ／Ｆから前記スキャン端子有りのＦ／Ｆに置き換える際、前記スキャン端子有りのＦ／Ｆのブロックに関し、スキャン端子の論理最適化で指定する制約を遅延制約として出力するスキャンＦ／Ｆ置き換え処理と、
置き換えたスキャン端子有りのＦ／Ｆのスキャンイン端子から前段のスキャン端子無しのＦ／Ｆの出力端子に接続する際、生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンパス接続処理と、
置き換えたスキャン端子有りのＦ／Ｆに対し、スキャンモードもしくはスキャンクロック信号を分配し、スキャンパス回路を含む論理接続情報を出力する際、生成したスキャンモード信号ネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンモード／クロック分配処理とを実行させて遅延制約を自動生成するプログラムが記録されたことを特徴とする記録媒体。
【請求項１０】
前記スキャンパス処理用のコンピュータに、前記スキャンＦ／Ｆ置き換え処理を行う前に、可観測性、可制御性を高めるために回路挿入するテストポイント挿入処理を実行させるプログラムを記録したことを特徴とする請求項９記載の記録媒体。
【請求項１１】
前記スキャンパス処理用のコンピュータに、前記スキャンパス接続処理がなされた論理接続情報および前記自動生成された遅延制約に対し、ゲートレベルのネットリストに対し、与えられた制約を満たすように積和形論理式の簡単化および多段論理回路の簡単化を行う論理最適化処理を実行させるプログラムを記録したことを特徴とする請求項９または１０載の記録媒体。
【請求項１２】
前記スキャンパス処理用のコンピュータに、前記論理最適化処理が行われた論理接続情報および前記自動生成された遅延制約に対し、プロセスの微細化に伴い生じる隣接配線間の混信によるクロストークノイズおよびエレクトロマイグレーションの発生の有無の検証処理を実行させるプルグラムを記録したことを特徴とする請求項１１記載の記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンパス処理方法、スキャンパス処理プログラム、および記録媒体に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）の高集積化、高機能化のための開発が盛んに行われている。このＬＳＩの開発の一環として内部の組み合わせ回路が正常に動作するか否かを確認する必要がある。組み合わせ回路が正常に動作するか否かのテストとしてスキャンパステストがあり、このスキャンパステストを行うスキャンパス回路は自動配線により構成されるが、スキャンパス回路の自動配線を行う際には回路中の各パス（配線）間の遅延時間の制約（遅延制約）を考慮する必要がある。このため、この遅延制約を生成するスキャンパス処理方法が開発されている。
【０００３】
従来スキャンパス回路は、論理最適化の後にスキャン端子の無いフリップフロップ（以下「Ｆ／Ｆ」という）からスキャン端子を持つＦ／Ｆに置き換え、スキャンパスの接続、スキャンモード、もしくはスキャンクロックの接続を行っていた。
スキャンパス回路は、論理最適化の後にスキャン端子の無いＦ／Ｆからスキャン端子を持つＦ／Ｆに置き換え、スキャンパスの接続、スキャンモード、もしくはスキャンクロックの接続を行い、その上でスキャン設計における遅延制約エラーがあった場合、問題箇所のスキャンパスの回路を修正している（例えば、特許文献１、２参照）。
これらの公報に記載されたスキャンパス回路の構成方法は、スキャン回路をレイアウトのフェーズで配置、配線した後に、タイミングエラーがあった場合に、クロックの到達時間差（クロックスキュー）を考慮して、スキャンパスを接続しなおすものである。
【特許文献１】特開平１０−０５０８４７号公報
【特許文献２】特開２００３−２５６４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＬＳＩの内部の回路のレイアウトを考慮する論理最適化を行う場合やクロストークなどのＳＩ（シグナルインティグリティ）検証を行う場合、予めスキャンパスが入った論理接続情報（以下「ネットリスト」という）を入力するので、スキャンパス回路の遅延制約が必要になるが、人手作成にて行っていたため、作成工数を要し、作成ミスを起こすことがしばしばあった。また、スキャンパス回路を生成する際に挿入された回路に対しては、設計者は予めそれら各回路の名称が分からないため、論理最適化やレイアウトでのＳＩ検証の後に、規定の遅延値やＳＩエラーが発生した場合など、その時点で遅延制約を追加しては再度論理最適化し、ＳＩ検証を実施する等の繰り返しの結果、設計期間が延びてしまうこともあった。
【０００５】
すなわち、従来技術における第１の問題点は、設計の繰り返しが生じることである。
その理由は、従来のスキャンパス回路構成方法では、一度レイアウトした結果を検証してみて、エラーがあった場合に回路修正を行い、その修正した回路に対し、再度検証する必要が出てくるので、修正→検証→修正→検証…が繰り返され、結果として設計ＴＡＴ（設計期間、設計時間）がかかることである。
【０００６】
従来技術における第２の問題点は、クロストークなどのＳＩ検証が考慮されていないことである。
その理由は、スキャンパスのみをレイアウト後に接続しなおすので、ノーマルパスへの遅延に影響がないと述べられているが、スキャンパスの配線経路が変更されることで、ノーマルパスへの遅延影響が生じてしまうからである。
【０００７】
そこで、以上の問題点を解決するため、本発明の目的は、ＬＳＩの設計において作成工数の短いスキャンパス処理方法、スキャンパス処理プログラム、および記録媒体を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の請求項１記載の発明は、ＬＳＩ内部の組み合わせ回路が正常に動作するか否かを確認するスキャンパステストを行うスキャンパス回路の自動配線を行う際の遅延制約を生成するスキャンパス処理方法であって、スキャンパスがまだ入れられていない論理接続情報と、スキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆとの対応関係が示されているライブラリとを入力し、前記スキャン端子無しのＦ／Ｆから前記スキャン端子有りのＦ／Ｆに置き換える際、前記スキャン端子有りのＦ／Ｆのブロックに関し、スキャン端子の論理最適化で指定する制約を遅延制約として出力するスキャンＦ／Ｆ置き換え処理を行い、置き換えたスキャン端子有りのＦ／Ｆのスキャンイン端子から前段のスキャン端子無しのＦ／Ｆの出力端子に接続する際、生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンパス接続処理を行い、置き換えたスキャン端子有りのＦ／Ｆに対し、スキャンモードもしくはスキャンクロック信号を分配し、スキャンパス回路を含む論理接続情報を出力する際、生成したスキャンモード信号ネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンモード／クロック分配処理を行って遅延制約を自動生成することを特徴とする。
【０００９】
請求項１記載の発明によれば、持ち合わせている情報を用いて論理最適化で使用する遅延制約を自動生成することができるので、設計者は構成される回路がどういうものかを理解したうえで遅延制約を作成する必要がなくなり、ＬＳＩの設計において作成工数の短いスキャンパス処理方法の提供を実現することができる。
【００１０】
請求項２記載の発明は、請求項１記載の発明において、前記スキャンＦ／Ｆ置き換え処理を行う前に、可観測性、可制御性を高めるために回路挿入するテストポイント挿入処理を行うことを特徴とする。
【００１１】
請求項３記載の発明は、請求項１または２記載の発明において、前記スキャンパス接続処理がなされた論理接続情報および前記自動生成された遅延制約に対し、ゲートレベルのネットリストに対し、与えられた制約を満たすように積和形論理式の簡単化および多段論理回路の簡単化を行う論理最適化処理をすることを特徴とする。
【００１２】
請求項４記載の発明は、請求項３記載の発明において、前記論理最適化処理が行われた論理接続情報および前記自動生成された遅延制約に対し、プロセスの微細化に伴い生じる隣接配線間の混信によるクロストークノイズおよびエレクトロマイグレーションの発生の有無の検証処理をすることを特徴とする。
【００１３】
請求項５記載の発明は、スキャンパス処理用のコンピュータに、ＬＳＩ内部の組み合わせ回路が正常に動作するか否かを確認するスキャンパステストを行うスキャンパス回路の自動配線を行う際の遅延制約を生成させるスキャンパス処理プログラムであって、前記スキャンパス処理用のコンピュータに、スキャンパスがまだ入れられていない論理接続情報と、スキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆとの対応関係が示されているライブラリとを入力し、前記スキャン端子無しのＦ／Ｆから前記スキャン端子有りのＦ／Ｆに置き換える際、前記スキャン端子有りのＦ／Ｆのブロックに関し、スキャン端子の論理最適化で指定する制約を遅延制約として出力するスキャンＦ／Ｆ置き換え処理と、置き換えたスキャン端子有りのＦ／Ｆのスキャンイン端子から前段のスキャン端子無しのＦ／Ｆの出力端子に接続する際、生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンパス接続処理と、置き換えたスキャン端子有りのＦ／Ｆに対し、スキャンモードもしくはスキャンクロック信号を分配し、スキャンパス回路を含む論理接続情報を出力する際、生成したスキャンモード信号ネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンモード／クロック分配処理とを実行させて遅延制約を自動生成することを特徴とする。
【００１４】
請求項６記載の発明は、請求項５記載の発明において、前記スキャン処理用のコンピュータに、前記スキャンＦ／Ｆ置き換え処理を行う前に、可観測性、可制御性を高めるために回路挿入するテストポイント挿入処理を実行させることを特徴とする。
【００１５】
請求項７記載の発明は、請求項５または６記載の発明において、前記スキャンパス処理用のコンピュータに、前記スキャンパス接続処理がなされた論理接続情報および前記自動生成された遅延制約に対し、ゲートレベルのネットリストに対し、与えられた制約を満たすように積和形論理式の簡単化および多段論理回路の簡単化を行う論理最適化処理を実行させることを特徴とする。
【００１６】
請求項８記載の発明は、請求項７記載の発明において、前記スキャンパス処理用のコンピュータに、前記論理最適化処理が行われた論理接続情報および前記自動生成された遅延制約に対し、プロセスの微細化に伴い生じる隣接配線間の混信によるクロストークノイズおよびエレクトロマイグレーションの発生の有無の検証処理を実行させることを特徴とする。
【００１７】
請求項９記載の発明は、スキャンパス処理用のコンピュータに、ＬＳＩ内部の組み合わせ回路が正常に動作するか否かを確認するスキャンパステストを行うスキャンパス回路の自動配線を行う際の遅延制約を生成させるスキャンパス処理プログラムが記録された記録媒体であって、前記スキャンパス処理用のコンピュータに、スキャンパスがまだ入れられていない論理接続情報と、スキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆとの対応関係が示されているライブラリとを入力し、前記スキャン端子無しのＦ／Ｆから前記スキャン端子有りのＦ／Ｆに置き換える際、前記スキャン端子有りのＦ／Ｆのブロックに関し、スキャン端子の論理最適化で指定する制約を遅延制約として出力するスキャンＦ／Ｆ置き換え処理と、置き換えたスキャン端子有りのＦ／Ｆのスキャンイン端子から前段のスキャン端子無しのＦ／Ｆの出力端子に接続する際、生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンパス接続処理と、置き換えたスキャン端子有りのＦ／Ｆに対し、スキャンモードもしくはスキャンクロック信号を分配し、スキャンパス回路を含む論理接続情報を出力する際、生成したスキャンモード信号ネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンモード／クロック分配処理とを実行させて遅延制約を自動生成するプログラムが記録されたことを特徴とする。
【００１８】
請求項１０記載の発明は、請求項９記載の発明において、前記スキャンパス処理用のコンピュータに、前記スキャンＦ／Ｆ置き換え処理を行う前に、可観測性、可制御性を高めるために回路挿入するテストポイント挿入処理を実行させるプログラムを記録したことを特徴とする。
【００１９】
請求項１１記載の発明は、請求項９または１０記載の発明において、前記スキャンパス処理用のコンピュータに、前記スキャンパス接続処理がなされた論理接続情報および前記自動生成された遅延制約に対し、ゲートレベルのネットリストに対し、与えられた制約を満たすように積和形論理式の簡単化および多段論理回路の簡単化を行う論理最適化処理を実行させるプログラムを記録したことを特徴とする。
【００２０】
請求項１２記載の発明は、請求項１１記載の発明において、前記スキャンパス処理用のコンピュータに、前記論理最適化処理が行われた論理接続情報および前記自動生成された遅延制約に対し、プロセスの微細化に伴い生じる隣接配線間の混信によるクロストークノイズおよびエレクトロマイグレーションの発生の有無の検証処理を実行させるプルグラムを記録したことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、持ち合わせている情報を用いて論理最適化で使用する遅延制約を自動生成することができるので、設計者は構成される回路がどういうものかを理解したうえで遅延制約を作成する必要がなくなり、ＬＳＩの設計において作成工数の短いスキャンパス処理方法の提供を実現することができる。
【発明を実施するための最良の形態】
【００２２】
（本発明の特徴）
本発明の特徴は、スキャンパス回路を生成する際に、論理最適化フェーズ（論理最適化処理の最中）で過剰に最適化させないためと、レイアウトフェーズのシグナルインティグリティ検証（以下「検証」という）で使用する遅延制約を自動生成する点にある。
なお、ＳＩとはプロセスの微細化に伴い生じる隣接配線間の混信のことをいい、ＳＩ検証とはクロストークノイズが発生していないか、エレクトロマイグレーションが起きないかを確かめることをいう。
【００２３】
（本発明による解決手段）
本発明は、図１に示すスキャンパス回路の遅延制約作成方法１０であって、スキャンＦ／Ｆ置き換え処理１１と、スキャンパス接続処理１２と、スキャンモード／クロック分配処理１３とを有することを特徴とする。スキャンＦ／Ｆ置き換え処理１１はスキャンパスがまだ入れられていない論理接続情報（ネットリスト）１とスキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆの対応関係が示されているライブラリ２を入力し、スキャン端子無しのＦ／Ｆからスキャン端子有りのＦ／Ｆに置き換える。この時、スキャン端子有りのＦ／Ｆのブロックに関し、スキャン端子（スキャンイン、スキャンモード、スキャンクロック、スキャンアウト）の論理最適化で指定する制約を遅延制約５として出力する。スキャンパス接続処理１２は置き換えたスキャン端子有りのＦ／Ｆのスキャンイン端子から前段のスキャンＦ／Ｆの出力端子に接続する。この時、生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約５に追加する。は置き換えたスキャン端子有りのＦ／Ｆに対し、スキャンモードもしくはスキャンクロック信号を分配し、スキャンパス回路を含む論理接続情報（ネットリスト）４を出力する。この時、生成したスキャンモード信号ネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約５に追加する。尚、スキャンパスのネットとは、スキャンクロックもしくはシフトモードのネット、スキャンアウトからスキャンインへのネットをいう。
図１は本発明のスキャンパス処理方法の一実施の形態を示す概念図である。
【００２４】
（実施の形態の構成）
図１を参照すると、本実施の形態のスキャンパス回路遅延制約作成方法１０は、スキャンパス回路が入っていない論理接続情報１と、スキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆの対応関係が示されているライブラリ２とテスト時の周波数などの情報が示されているテスト情報３とを入力し、スキャンパス回路を挿入した論理接続情報４と、論理最適化処理２０およびSI検証処理３０に入力する遅延制約５とを出力する。
【００２５】
スキャンＦ／Ｆ置換え処理１１は、スキャン回路のスキャンパスがまだ入っていない論理接続情報１とスキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆのブロックの対応関係が示されているライブラリ２とを入力し、論理接続情報１を読み込みながら、ライブラリ２に記載されたスキャン端子無しのＦ／Ｆが見つかった場合、対応するスキャン端子有りのＦ／Ｆにブロックを置き換え、スキャン端子以外の接続関係は保存する。同時にスキャン端子有りのＦ／Ｆのブロックに関し、スキャン端子（スキャンイン、スキャンモード、スキャンクロック、スキャンアウト）の論理最適化で指定する制約を遅延制約５として出力する。
【００２６】
スキャンパス接続処理１２は、スキャンＦ／Ｆ置換え処理１１で置き換えたスキャン端子有りのＦ／Ｆのブロックに対し、スキャンイン端子にスキャンパスを生成する。この時最初のスキャン端子有りのＦ／Ｆの場合は、処理対象の論理接続情報にスキャンインの外部端子を発生しそのネットを接続する。２番目以降のスキャン端子有りのＦ／Ｆの場合は、一つ前のスキャン端子有りのＦ／Ｆの出力ネットを接続し、且つ最後のスキャン端子有りのＦ／Ｆの場合は、スキャンアウトの外部端子を発生しそのネットを接続する。同時に生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約５に追加する。
【００２７】
スキャンモード／クロック分配処理１３は、スキャンパス接続処理１１でスキャン端子有りのＦ／Ｆに置き換えた全てに、スキャンモード信号、もしくはスキャンクロック信号を分配し、スキャン回路を挿入した論理接続情報４を出力すると共に、生成したスキャンモード信号ネット、もしくはスキャンクロック信号と発生したインスタンス名の論理最適化で指定する制約を遅延制約５に追加する。さらにテスト時の周波数が示されているテスト情報３とテスト時のスキャンモード信号、もしくはスキャンクロックの値をSI検証３０に入力する遅延制約５として出力する。
【００２８】
（実施の形態の動作の説明）
次に、図１及び図２を参照して本実施の形態の動作について詳細に説明する。
図２は図１に示したスキャンパス処理方法のフローチャートである。
まず、論理接続情報（スキャンパス無し）１とライブラリ２とを、図１のスキャンＦ／Ｆ置換え処理１１に入力する（図２のステップＡ１、Ａ２）。
スキャンＦ／Ｆ置換え処理１１は、最初にステップＡ２で読み込んだライブラリ２から、スキャン端子無しのＦ／Ｆのブロック名とスキャン端子有りのＦ／Ｆのブロック名の対応情報を抽出し（ステップＡ３）、ステップＡ１で読み込んだ論理接続情報に関し、スキャン端子無しのＦ／Ｆブロックのインスタンスをスキャン端子有りのＦ／Ｆブロックに置き換える（ステップＡ４）。スキャン端子有りＦ／Ｆブロックに対し、スキャン端子の遅延制約を遅延制約６として出力する（ステップＡ５）。
【００２９】
次にスキャンパス接続処理１２は、ステップＡ４で置き換えたスキャン端子有りのＦ／Ｆのブロックに対し、スキャンイン端子にスキャンパスを生成する。この時最初のスキャン端子有りのＦ／Ｆの場合（ステップＡ６）は、処理対象の論理接続情報にスキャンインの外部端子を発生しそのネットを接続する（ステップＡ７）。２番目以降のスキャン端子有りのＦ／Ｆで、最後のスキャン端子有りのＦ／Ｆでない場合（ステップＡ８）は、一つ前のスキャン端子有りのＦ／Ｆの出力ネットを接続（ステップＡ９）し、最後のスキャン端子有りのＦ／Ｆの場合（ステップＡ１０）は、スキャンアウトの外部端子を発生しそのネットを接続する（ステップＡ１１）。
【００３０】
以上の繰り返しを全てのスキャン端子有りのＦ／Ｆに対し行う（ステップＡ１２）。同時にステップＡ９、Ａ１１において、生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約５に追加する（ステップＡ１３）。
【００３１】
最後にスキャンモード／クロック分配処理１３は、ステップＡ４でスキャン端子有りのＦ／Ｆに置き換えた全てに、スキャンモード信号、もしくはスキャンクロック信号を分配し（ステップＡ１４）、スキャン回路を挿入した論理接続情報４を出力する（ステップＡ１５）と共に、生成したスキャンモード信号ネット、もしくはスキャンクロック信号と発生したインスタンス名の論理最適化で指定する制約を遅延制約５に追加する（ステップＡ１６）。
さらにテスト時の周波数が示されているテスト情報３とテスト時のスキャンモード信号、もしくはスキャンクロックの値をＳＩ検証３０に入力する遅延制約５として出力する（ステップＡ１７）。
【００３２】
次に、具体例を用いて本実施の形態の動作を説明する。
図３はあるスキャン端子無しのＦ／Ｆに着目した論理接続情報（スキャンパス無し）１を示す図である。
Ａ、Ｂ、Ｃはそれぞれスキャン端子無しのＦ／Ｆのインスタンス名であり、ａ〜ｆはＦ／Ｆを持たないゲートの集まりである。
図４はライブラリ２に示されたスキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆとの対応情報を示す図である。
図５は図３に示した論理接続情報を、図４に示した対応情報に基づいて置き換えた論理接続情報を示す図である。
【００３３】
図５において、スキャンＦ／Ｆ置換え処理１１（図１参照）により、図４に示されたスキャン端子無しのＦ／ＦのＮＦＦをスキャン端子有りのＦ／ＦのＳＦＦに置換え（ここでは一番上の対応情報を使用）、スキャンパス接続処理１２により、最初のスキャン端子有りのＦ／ＦであるＡに対しては、ステップＡ７の処理でスキャンイン外部端子の生成とそこから自身のスキャンイン端子のネット接続を、２番目のスキャン端子有りのＦ／ＦであるＢに対しては、ステップＡ９の処理である一つ前のスキャン端子有りのＦ／Ｆ（ここではＡ）の出力から自身のスキャンイン端子のネット接続を、最後のスキャン端子有りのＦ／ＦであるＣに対しては、ステップＡ１１の処理であるスキャンアウト外部端子の生成と自身の出力からのネット接続とを行い、スキャンモード／クロック分配処理１３により、（本実施の形態では）スキャンモード外部端子の生成と置き換えたスキャンＦ／ＦであるＡ、Ｂ、Ｃに対して、信号分配を行ったことを示している。
【００３４】
図６は、スキャンＦ／Ｆ置換え処理１１、スキャンパス接続処理１２、およびスキャンモード／クロック分配処理１３の際に、同時に作成した遅延制約５の内容を示した図である。
スキャンＦ／Ｆ置換え処理では（１）のＦ／Ｆのスキャンイン端子→出力の最適化除外を、スキャンパス接続処理１２では（２）の生成した外部端子の最適化除外を、スキャンモード／クロック分配処理１３では（３）の分配ネットに対する最適化除外を論理最適化処理２０に入力する遅延制約５として出力する。
一方で、ＳＩ検証処理３０に入力する遅延制約５には、テスト情報３から（ａ）のテスト時のクロックサイクル、スキャンモード／クロック分配処理から（ｂ）のテスト時の設定を出力する。
【００３５】
（効果の説明）
第１の効果は、スキャンパス回路を自動構成する際に、持ち合わせている情報を用いて論理最適化、ＳＩ検証で使用する遅延制約を自動生成することが出来ることにある。この結果、設計者の作成工数をかけずに、間違いの無い遅延制約を得ることが出来る。
その理由は、従来設計者が構成される回路がどういうものかを理解したうえで、遅延制約を作成していたため、作成時間がかかっていたことと、作成ミスを起こすことがあったためである。
第２の効果は、ノーマル動作の遅延影響を大きくしないためや、テスト性を向上するために挿入する回路に対して、論理最適化、ＳＩ検証で使用する遅延制約を自動生成できることになる。この結果、設計者は挿入された回路を確認する工数をかけずに、間違いの無い遅延制約を得ることが出来る。
その理由は、従来設計者は挿入された回路を確認、あるいは論理最適化を予め実施した後、要求性能を満たせなかった場合に、この部分の遅延制約を追加して、再度論理最適化、ＳＩ検証を再実行するといった処理の繰り返しによる、作成時間がかかっていたことと、作成ミスを起こすことがあったためである。
【００３６】
（他の実施の形態）
次に、本発明の他の実施の形態について図面を参照して詳細に説明する。
図７は本発明のスキャンパス処理方法の他の実施の形態を示す概念図である。
図７を参照すると、本実施の形態は図１のスキャンパス回路遅延制約作成方法１０に、テストポイント挿入処理１４を有する点で異なる。また、スキャンパス接続処理１２に関しても、前段のスキャンＦ／Ｆの出力端子を選択できる機能を有する点で異なる。
テストポイント挿入処理１４は、メモリマクロをＬＳＩに搭載する場合、スキャンパスを使って自動でテストパターンを作成するときに、故障検出率を高く、作成ＴＡＴ（作成期間、作成時間のこと）、テストパターン長を短くするために、テスト性を向上させるために、回路を挿入することをいう。
スキャンパス接続処理１２は、スキャンＦ／Ｆはほとんどの場合出力端子に正と負の論理出力の２本を持ち合わせており、テスト情報３で、（α）正論理出力を使用、（β）負論理出力を使用、（γ）負論理出力のみ未使用の場合、負論理出力を用い、それ以外は正論理出力を使用、（δ）正論理出力のみ未使用の場合、正論理出力を用い、それ以外は負論理出力を使用、を切り替えることができ、負論理の出力を使用する場合、論理を合わせるためインバーターを自動挿入しスキャンネットを生成する。
【００３７】
本実施の形態の動作を図面を参照して詳細に説明する。
図８は図７に示したスキャンパス処理方法のフローチャートである。
図８のステップＡ１〜Ａ８、Ａ１０およびＡ１２〜Ａ１７で示される本実施の形態におけるスキャンＦ／Ｆ置換え処理１１、スキャンパス接続処理１２、スキャンモード／クロック分配手段１３の動作は、図１に示された実施の形態の動作と同一のため、説明は省略する。
図１では行っていなかったテストポイント挿入処理１４において、ステップＡ１で論理接続情報１を読み込んだ結果、メモリマクロが有るかどうかを検索し、存在し且つテスト情報３で挿入抑止の指定がなされていない場合、（ｉ）メモリ入力データと対応するメモリ出力データとが有る場合は、メモリマクロを迂回する回路を挿入し、（ii）メモリ入力データと対応するメモリ出力データとが無い場合は、観測用のＦ／Ｆを追加する（ステップＢ１）。また、スキャンパス接続処理１２において、テスト情報３で指定された方法（（α）〜（δ））に基づき、スキャンパスを生成する（ステップＢ２、Ｂ３）。
【００３８】
次に、具体例について説明する。
図９は図８に示したフローチャートにおけるステップＢ１の処理した結果を表したブロック図である。
ＤＩ１〜ＤＩ４のメモリ入力データに対応するメモリ出力データＤＯ１〜ＤＯ４に対しては、（ｉ）に当てはまるので、メモリマクロを迂回する回路を生成する。一方でＡＤ１、ＡＤ２に関しては、対応するメモリ出力データが存在しないので、（ii）の観測用のＦ／Ｆを追加する。
図１０は図１に示した概念図に追加したテストポイントの回路に対する遅延制約を示す図である。
図１０において論理最適化処理２０に入力する（４）の迂回パスの最適化除外、（５）のテストモード端子の最適化除外、（６）のテストモードネットの最適化除外を、ＳＩ検証処理３０に入力する（ｃ）テストモード端子のテスト時の設定を同時に生成する。
図１１は図７に示したスキャンパス接続処理１２において、テスト情報３で指定された方法のスキャンネット生成を示した図である。なお、スキャンネット生成とはスキャンパスのネットを作成することをいう。
上段は（α）正論理出力を使用、もしくは（γ）負論理出力のみ未使用の場合、負論理出力を用い、それ以外は正論理出力を使用のケースを表し、下段は（β）負論理出力を使用、もしくは（δ）正論理出力のみ未使用の場合、正論理出力を用い、それ以外は負論理出力を使用のケースを表す。
【００３９】
図１２は（β）、（δ）に関して追加したインバーターを論理最適化処理２０の処理で最適化の対象外とする遅延制約を示す図であり、これもスキャンパス接続処理１２において同時に生成する。
本実施の形態は、スキャンパス回路を構成する際に、テスト性を向上させるような回路追加を自動で行った場合、当該追加回路に対し、論理最適化処理やＳＩ検証で使用する遅延制約も自動生成することで、エラーが出た場合の回路修正→再検証→回路修正→再検証…を繰り返すようなことを避けることが出来るという新たな効果を有する。
【００４０】
ところで、本発明はスキャンパス処理方法に限定されるものではなく、スキャンパス処理プログラムやそれを記録した記録媒体に適用してもよい。
すなわち、本発明は、スキャンパス処理用のコンピュータ（図示せず）に、ＬＳＩ内部の組み合わせ回路が正常に動作するか否かを確認するスキャンパステストを行うスキャンパス回路の自動配線を行う際の遅延制約を生成させるスキャンパス処理プログラムであって、スキャンパス処理用のコンピュータに、スキャンパスがまだ入れられていない論理接続情報と、スキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆとの対応関係が示されているライブラリとを入力し、スキャン端子無しのＦ／Ｆからスキャン端子有りのＦ／Ｆに置き換える際、スキャン端子有りのＦ／Ｆのブロックに関し、スキャン端子の論理最適化で指定する制約を遅延制約として出力するスキャンＦ／Ｆ置き換え処理と、置き換えたスキャン端子有りのＦ／Ｆのスキャンイン端子から前段のスキャン端子無しのＦ／Ｆの出力端子に接続する際、生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンパス接続処理と、置き換えたスキャン端子有りのＦ／Ｆに対し、スキャンモードもしくはスキャンクロック信号を分配し、スキャンパス回路を含む論理接続情報を出力する際、生成したスキャンモード信号ネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンモード／クロック分配処理とを実行させて遅延制約を自動生成するように構成してもよく、スキャン処理用のコンピュータに、スキャンＦ／Ｆ置き換え処理を行う前に、可観測性、可制御性を高めるために回路挿入するテストポイント挿入処理を実行させてもよい。
【００４１】
また、本発明は、スキャンパス処理用のコンピュータに、ＬＳＩ内部の組み合わせ回路が正常に動作するか否かを確認するスキャンパステストを行うスキャンパス回路の自動配線を行う際の遅延制約を生成させるスキャンパス処理プログラムが記録された記録媒体であって、スキャンパス処理用のコンピュータに、スキャンパスがまだ入れられていない論理接続情報と、スキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆとの対応関係が示されているライブラリとを入力し、スキャン端子無しのＦ／Ｆからスキャン端子有りのＦ／Ｆに置き換える際、スキャン端子有りのＦ／Ｆのブロックに関し、スキャン端子の論理最適化で指定する制約を遅延制約として出力するスキャンＦ／Ｆ置き換え処理と、置き換えたスキャン端子有りのＦ／Ｆのスキャンイン端子から前段のスキャン端子無しのＦ／Ｆの出力端子に接続する際、生成したスキャンパスネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンパス接続処理と、置き換えたスキャン端子有りのＦ／Ｆに対し、スキャンモードもしくはスキャンクロック信号を分配し、スキャンパス回路を含む論理接続情報を出力する際、生成したスキャンモード信号ネット、発生したインスタンス名の論理最適化で指定する制約を遅延制約に追加するスキャンモード／クロック分配処理とを実行させて遅延制約を自動生成するプログラムが記録された記録媒体であってもよく、スキャンパス処理用のコンピュータに、スキャンＦ／Ｆ置き換え処理を行う前に、可観測性、可制御性を高めるために回路挿入するテストポイント挿入処理を実行させるプログラムを記録した記録媒体であってもよい。
記録媒体としては、ＨＤＤ（ハードディスクドライバ）や半導体メモリやＣＤ−ＲＯＭが挙げられる。
【図面の簡単な説明】
【００４２】
【図１】本発明のスキャンパス処理方法の一実施の形態を示す概念図である。
【図２】図１に示したスキャンパス処理方法のフローチャートである。
【図３】あるスキャン端子無しのＦ／Ｆに着目した論理接続情報（スキャンパス無し）１を示す図である。
【図４】ライブラリ２に示されたスキャン端子無しのＦ／Ｆとスキャン端子有りのＦ／Ｆとの対応情報を示す図である。
【図５】図３に示した論理接続情報を、図４に示した対応情報に基づいて置き換えた論理接続情報を示す図である。
【図６】スキャンＦ／Ｆ置換え処理１１、スキャンパス接続処理１２、およびスキャンモード／クロック分配処理１３の際に、同時に作成した遅延制約５の内容を示した図である。
【図７】本発明のスキャンパス処理方法の他の実施の形態を示す概念図である
【図８】図７に示したスキャンパス処理方法のフローチャートである。
【図９】図８に示したフローチャートにおけるステップＢ１の処理した結果を表したブロック図である。
【図１０】図１に示した概念図に追加したテストポイントの回路に対する遅延制約を示す図である。
【図１１】図７に示したスキャンパス接続処理１２において、テスト情報３で指定された方法のスキャンネット生成を示した図である。
【図１２】（β）、（δ）に関して追加したインバーターを論理最適化処理２０の処理で最適化の対象外とする遅延制約を示す図である。
【符号の説明】
【００４３】
１    論理接続情報（スキャンパス無し）
２    ライブラリ
３    テスト情報
４    論理接続情報（スキャンパス有り）
５    遅延制約（自動生成）
６    論理接続情報（論理最適化後）
１０    スキャンパス処理方法
１１    スキャンＦ／Ｆ置き換え処理
１２    スキャンパス接続処理
１３    スキャンモード／クロック分配処理
２０    論理最適化処理
３０    ＳＩ検証処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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