(57)【要約】  【課題】  遅延量調整対象のネット以外の遅延修正を必要としない他のネットの遅延量へ影響を与えずに、遅延量調整対象のネットの遅延量を所要量に調整すること。  【解決手段】  遅延量調整対象のネットＮ２に対して遅延量を追加生成する際に、コンタクトＣ３を生成して配線層を変更し、前記生成したコンタクトＣ３に対して、遅延量調整対象のネット以外のネットとは非接続の状態で新たな遅延生成用配線Ｎ２１を接続することで、遅延量調整対象のネットＮ２の配線容量を増加させ、遅延量を追加生成する。したがって、対象外の他ネットの遅延量に影響を与えることなく、遅延量を追加生成することが可能になる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
遅延量調整対象の素子間のネットにコンタクトを生成する工程と、
前記生成したコンタクトに必要追加遅延量相当長さの遅延を生成する配線である遅延生成用配線を接続するに、前記遅延量調整対象のネット以外のネットとは非接続の状態で接続する工程とを含むことを特徴とする半導体集積回路における遅延量調整方法。
【請求項２】
請求項１に記載の遅延量調整方法において、前記遅延生成用配線の接続の工程は、前記コンタクトに接続した遅延生成用配線に対して並走する２本の配線をそれぞれ電源およびグランドに接続することを特徴とする半導体集積回路における遅延量調整方法。
【請求項３】
請求項１または請求項２に記載の遅延量調整方法において、前記遅延生成用配線の接続の工程は、前記遅延生成用配線を、信号配線に使用する配線層とは異なる遅延量追加生成専用の配線層において生成することを特徴とする半導体集積回路における遅延量調整方法。
【請求項４】
請求項１または請求項２に記載の遅延量調整方法において、前記遅延生成用配線の接続の工程は、前記遅延生成用配線を、信号配線に使用する配線領域の空き領域において生成することを特徴とする半導体集積回路における遅延量調整方法。
【請求項５】
請求項３または請求項４に記載の遅延量調整方法において、前記遅延生成用配線の接続の工程は、前記信号配線に使用する配線層・領域の絶縁膜より誘電率の高い絶縁膜の領域で前記遅延生成用配線を形成することを特徴とする半導体集積回路における遅延量調整方法。
【請求項６】
半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
前記素子間のネットとそのネットに隣接して並行するネットとの間に、必要追加遅延量相当に調整した誘電率の絶縁膜を介在して遅延量を調整することを特徴とする半導体集積回路における遅延量調整方法。
【請求項７】
半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
遅延量調整対象の素子間のネットにコンタクトを生成する工程と、
前記生成したコンタクトに必要追加遅延量相当の容量セルを接続するに、前記遅延量調整対象のネット以外のネットとは非接続の状態で接続する工程とを含むことを特徴とする半導体集積回路における遅延量調整方法。
【請求項８】
請求項７に記載の遅延量調整方法において、前記容量セルの接続の工程は、セル配置領域における空き領域において、電源と繋がる配線およびグランドに繋がる配線の双方に並行する接続端子を形成して前記容量セルとなし、この容量セルの前記接続端子に前記コンタクトを接続することを特徴とする半導体集積回路における遅延量調整方法。
【請求項９】
請求項７に記載の遅延量調整方法において、前記容量セルの接続の工程は、セル配置領域における空き領域において、互いに交互に配置される櫛型構造の電源ピンおよびグランドピンの双方に並行する接続ピンを形成して前記容量セルとなし、この容量セルの前記接続ピンに前記コンタクトを接続することを特徴とする半導体集積回路における遅延量調整方法。
【請求項１０】
請求項９に記載の遅延量調整方法において、前記容量セルの接続の工程は、前記接続すべき容量セルの容量による必要追加遅延量を決定するに、前記櫛型構造における櫛長または櫛幅を調整することをもって行うことを特徴とする半導体集積回路における遅延量調整方法。
【請求項１１】
半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
複数の遅延生成用配線を互いに並行にした櫛型の遅延生成用配線であって遅延量を前記遅延生成用配線の櫛長または櫛歯数で調整した櫛型遅延生成用配線を、直接に遅延量調整対象の素子間のネットに接続することを特徴とする半導体集積回路における遅延量調整方法。
【請求項１２】
半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
遅延量追加生成用にマクロ化された複数のマクロ化容量セルをセル配置領域における空き領域または専用の配線層に配置する工程と、
前記マクロ化容量セルについて必要追加遅延量相当の個数を求める工程と、
前記求めた個数のマクロ化容量セルを遅延量調整対象の素子間のネットに接続する工程とを含むことを特徴とする半導体集積回路における遅延量調整方法。
【請求項１３】
半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する方法であって、
あらかじめパス上セルの中で最も駆動能力が低いセルに隣接して容量セル配置用の空き領域を設けておき、前記空き領域において容量セルを形成し、その容量セルに遅延量調整対象の素子間のネットを接続することを特徴とする半導体集積回路における遅延量調整方法。
【請求項１４】
請求項１３に記載の遅延量調整方法において、前記空き領域に形成する容量セルは、そのサイズを一律とした上で、互いに交互に配置される櫛型構造の電源ピンおよびグランドピンの双方に並行する接続ピンを形成することをもって構成し、前記櫛型構造における櫛長を調整することをもってセル容量を必要追加遅延量相当に調整することを特徴とする半導体集積回路における遅延量調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路においてタイミング制約違反回避のために素子間の遅延量を調整する半導体集積回路における遅延量調整方法に関する。
【背景技術】
【０００２】
ＬＳＩ設計の論理素子の配置配線処理後に、パス遅延量が設計制約よりも短くなってしまうホールドエラーがある。これに対して、素子の接続を決定する際に、ホールドエラーを起こさないだけの遅延量が必ず生成されるように、あらかじめ素子サイズを決定しておく手法がある。これにより、ホールドエラーを回避することができる。
【０００３】
ところが、微細化が進んだ近年の設計においては、配線の寄生容量によって生じる遅延量が予測を上回ることも多い。そのため、ホールドエラーを起こさないように素子サイズがあらかじめ決定されている部分であっても、予想以上の配線遅延量が生成されることがレイアウト設計後に分かる場合も多い。そのような場合には、必要以上に遅延量を追加生成したことになる。したがって、そのような場合には、回路面積の増大を招く場合もあり、ＬＳＩの性能低下に繋がることになる。また、パス遅延量が設計制約よりも長くなってしまうセットアップエラーの発生の原因にもなる。
【０００４】
従来の、ＣＡＤ装置を用いたホールドエラー修正の処理手順を、図２３に示す。
【０００５】
ステップＳＴ３１において、ホールドエラーパスを抽出する。図２４にステップＳＴ３１で抽出したホールドエラーパスを示す。図２４において、ＦＦ１，ＦＦ２はステップＳＴ２１１で抽出したホールドエラーパス上のフリップフロップ、Ｌ１〜Ｌ３はホールドエラーパス上の論理素子、Ｎ１〜Ｎ３はホールドエラーパス上のネットである。
【０００６】
次にステップＳＴ３２において、ホールドエラーパスに対し、遅延素子挿入や、フリップフロップを遅延素子付きのものと置き換える等により、タイミング修正を行う。図２５に、タイミング違反パスに遅延素子Ｂ１を挿入することにより、タイミング改善を行う方法を示す。また、図２６は、ステップＳＴ３１で抽出したホールドエラーパス上のフリップフロップＦＦ２を、遅延付きのフリップフロップＦＦ３に変更した結果を示す。
【０００７】
次にステップＳＴ３３において、ステップＳＴ３２でのタイミング対策に伴ってセル配置修正が必要になるため、セル再配置を行う。
【０００８】
次にステップＳＴ３４において、再配線処理を行う。
【０００９】
次にステップＳＴ３５において、タイミングエラーの有無を確認し、タイミングエラーがなければ処理を終わり、タイミングエラーがあれば、ステップＳＴ３２に戻って、タイミング対策を再度行う。
【００１０】
特許文献１においては、ホールドエラー解消のために必要な遅延量を計算し、その遅延量を確保するのに必要な配線長を計算し、その配線長を確保するように配線経路を変更することにより、ホールドエラー解消のための遅延量を生成している。
【００１１】
また、特許文献２においては、配線が迂回するよう必ず通過する端子をあらかじめ設け、配線が前記端子を通過することによる配線の迂回によって生じる配線遅延を利用し、あらかじめホールドエラーの発生を防ぐようにしている。
【特許文献１】特開平９−３６２３５号公報（第６−７頁、第１図）
【特許文献２】特開平１１−３０７７２８号公報（第４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の方法では、タイミングが一旦収束している他のパス上の配線に対しても影響を与える可能性が大きい。特に近年のＬＳＩ設計においては、微細化技術が進歩し、配線が薄膜化されることにより、配線の抵抗が増大し、配線間寄生容量も増大してきている。そのため、素子の挿入や、配線の迂回、セル再配置処理、再配線処理等によって生じる僅かなレイアウト変更により、遅延量が変わる可能性がある。よって、従来の方法では、タイミング対策により新たなタイミング違反パスが発生する可能性がある。
【００１３】
以上に鑑みると、タイミング修正の際には、タイミングが一旦収束しているパス上の配線の配線経路は変更されないこと、および、配線容量が変化しないことが望ましい。
【００１４】
特許文献１に示す手法においても同じく、配線処理後の配線経路を変更するため、周辺の配線の配線負荷容量も変化し、他の配線の遅延量が変化する可能性があるので、他の新たなタイミング違反パスが発生する可能性がある。
【００１５】
また、特許文献２に示す方法では、長配線の生成が不可避であるため、近年問題となっているクロストーク等の原因になることが考えられ、また配線面積増大によるチップ面積の増大にも繋がる。
【００１６】
本発明は、このような事情に鑑みて創作したものであり、遅延量調整対象のネット以外のネットに対しては影響を与えずに所要の遅延量を追加生成する技術を提供することを目的としている。
【課題を解決するための手段】
【００１７】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１８】
第１の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、遅延量調整対象の素子間のネットにコンタクトを生成する工程と、前記生成したコンタクトに必要追加遅延量相当長さの遅延を生成する配線である遅延生成用配線を接続するに、前記遅延量調整対象のネット以外のネットとは非接続の状態で接続する工程とを含むことを特徴とする。本明細書においては、コンタクトに必要追加遅延量相当長さの遅延を生成する配線を“遅延生成用配線”と定義する。
【００１９】
すなわち、遅延量を調整しようとする遅延量調整対象のネットに対してコンタクトを生成し、対象外の他ネットとは非接続の状態で、前記コンタクトを介して遅延生成用配線を接続追加する。これにより、追加した遅延生成用配線の配線容量によって生じる分の遅延量を追加生成する。この場合に、追加した遅延生成用配線が遅延量調整対象のネット以外のネットとはいかなる接続も持たないようにしているため、対象外の他ネットとの間に余計な配線間容量の発生を招来することなく、また、素子の配置や配線経路の変更を要することなく、所要の遅延量を追加生成することが可能になる。すなわち、遅延生成用配線の追加が波及して新たなタイミング違反を誘発するといった不具合を防止することができる。
【００２０】
上記の遅延量調整方法における好ましい態様としては、前記遅延生成用配線の接続の工程について、前記コンタクトに接続した遅延生成用配線に対して並走する２本の配線をそれぞれ電源およびグランドに接続することである。
【００２１】
遅延量調整対象のネットおよび追加した遅延生成用配線は、その電位が電源電圧とグランド電圧との間で遷移する。これに対して、遅延生成用配線に２本の配線を並走させ、それぞれを電源とグランドに接続することにより、常に電源またはグランドとの電位差を保つことが可能となり、電位遷移にかかわらず、電位差によって生じる容量に起因する所要の遅延量を常に生成できる。したがって、より短い配線長の追加で所要の遅延量を追加生成することが可能になる。
【００２２】
また、上記の遅延量調整方法における好ましい態様としては、前記遅延生成用配線の接続の工程について、前記遅延生成用配線を、信号配線に使用する配線層とは異なる遅延量追加生成専用の配線層において生成することである。
【００２３】
遅延量追加生成のために追加する遅延生成用配線の配線層を、通常の信号配線に使用する配線層とは別に、専用の配線層として設けることにより、対象外の他ネットに影響を与えることなく、所要の遅延量を追加生成することが可能になる。
【００２４】
また、上記の遅延量調整方法における好ましい態様としては、前記遅延生成用配線の接続の工程について、前記遅延生成用配線を、信号配線に使用する配線領域の空き領域において生成することである。
【００２５】
このように空き領域を有効利用すれば、新たな遅延量追加生成専用の配線層を追加する必要性がなく、所要の遅延量追加生成を有利に展開することができる。
【００２６】
また、上記の遅延量調整方法における好ましい態様としては、前記遅延生成用配線の接続の工程について、前記信号配線に使用する配線層・領域の絶縁膜より誘電率の高い絶縁膜の領域で前記遅延生成用配線を形成することである。
【００２７】
遅延生成用配線を形成する配線層・配線領域の絶縁膜の誘電率を通常の信号配線の配線層・配線領域の絶縁膜の誘電率よりも高くすることにより、より短い長さの遅延生成用配線で所要の遅延量を追加生成することが可能になる。
【００２８】
第２の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、前記素子間のネットとそのネットに隣接して並行するネットとの間に、必要追加遅延量相当に調整した誘電率の絶縁膜を介在して遅延量を調整することを特徴とする。
【００２９】
遅延量調整対象のネットに隣接して並行するネットとの間に介在する絶縁膜の誘電率を調整して、対象ネットの配線間容量を変化させ、遅延量を調整するので、配線経路の変更を必要とすることなく、容易に遅延量を追加生成したり削減したりすることが可能になる。
【００３０】
第３の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、遅延量調整対象の素子間のネットにコンタクトを生成する工程と、前記生成したコンタクトに必要追加遅延量相当の容量セルを接続するに、前記遅延量調整対象のネット以外のネットとは非接続の状態で接続する工程とを含むことを特徴とする。
【００３１】
すなわち、遅延量を調整しようとする遅延量調整対象のネットに対してコンタクトを生成し、対象外の他ネットとは非接続の状態で、前記コンタクトを介して容量セルを接続する。これにより、接続した容量セルによって生じる分の遅延量を追加生成する。この場合に、接続した容量セルが遅延量調整対象のネット以外のネットとはいかなる接続も持たないようにしているため、対象外の他ネットとの間に余計な配線間容量の発生を招来することなく、また、素子の配置や配線経路の変更を要することなく、所要の遅延量を追加生成することが可能になる。すなわち、容量セルの接続が波及して新たなタイミング違反を誘発するといった不具合を防止することができる。
【００３２】
上記の遅延量調整方法における好ましい態様としては、前記容量セルの接続の工程について、セル配置領域における空き領域において、電源と繋がる配線およびグランドに繋がる配線の双方に並行する接続端子を形成して前記容量セルとなし、この容量セルの前記接続端子に前記コンタクトを接続することである。
【００３３】
セル配置領域における空き領域に容量セルを配置し、コンタクトを介して遅延量調整対象のネットと接続することにより、他の素子の配置を変更することなしに、容易に所要の遅延量を追加生成することが可能である。遅延量追加生成を容量セルの接続で行うので、他のネット長が変化することがなく、したがって、他の新たなタイミング違反パスの発生なしにタイミング修正が可能になる。例えば、遅延量調整対象のネットの直下に空き領域があって、そこに容量セルを配置可能な場合には、他のパスに影響を与えずに、所要の遅延量を追加生成することが可能になる。
【００３４】
また、上記の遅延量調整方法における好ましい態様としては、前記容量セルの接続の工程について、セル配置領域における空き領域において、互いに交互に配置される櫛型構造の電源ピンおよびグランドピンの双方に並行する接続ピンを形成して前記容量セルとなし、この容量セルの前記接続ピンに前記コンタクトを接続することである。
【００３５】
この場合に、前記接続すべき容量セルの容量による必要追加遅延量を決定するに、前記櫛型構造における櫛長または櫛幅を調整することをもって行うことがよい。
【００３６】
上記によれば、櫛型構造ゆえに比較的小面積において大きな容量を確保でき、また、櫛長、櫛幅の調整によって簡単かつ正確に容量調整を行うことができる。
【００３７】
第４の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、複数の遅延生成用配線を互いに並行にした櫛型の遅延生成用配線であって遅延量を前記遅延生成用配線の櫛長または櫛歯数で調整した櫛型遅延生成用配線を、直接に遅延量調整対象の素子間のネットに接続することを特徴とする。
【００３８】
これによれば、櫛型の遅延生成用配線の櫛長の調整や櫛歯数の調整で容易に容量を調整可能であるため、所要の遅延量を追加生成することが容易である。
【００３９】
第５の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、遅延量追加生成用にマクロ化された複数のマクロ化容量セルをセル配置領域における空き領域または専用の配線層に配置する工程と、前記マクロ化容量セルについて必要追加遅延量相当の個数を求める工程と、前記求めた個数のマクロ化容量セルを遅延量調整対象の素子間のネットに接続する工程とを含むことを特徴とする。
【００４０】
あらかじめ遅延量追加生成用に容量セルをマクロ化しておき、そのマクロ化容量セルを複数配置しておく。そして、遅延調整が必要になったときに、マクロ化容量セルについて必要追加遅延量に相当する個数を算出し、算出した個数のマクロ化容量セルを遅延量調整対象のネットに接続する。これにより、他のパス上の配線の遅延に影響を与えることなく、所要の遅延量を追加生成することが可能になる。
【００４１】
第６の解決手段として、本発明による半導体集積回路における遅延量調整方法は、タイミング制約違反回避のために素子間の遅延量を調整する方法であって、あらかじめパス上セルの中で最も駆動能力が低いセルに隣接して容量セル配置用の空き領域を設けておき、前記空き領域において容量セルを形成し、その容量セルに遅延量調整対象の素子間のネットを接続することを特徴とする。
【００４２】
駆動能力が低いセルは、より駆動能力が高いセルと比べ、駆動負荷が増えることによる遅延の増加量が大きく、また、入力波形が鈍ることによる遅延の増加量も大きい。この駆動能力の低さが遅延増加量に対応する特性を積極的に利用する。すなわち、調整対象として駆動能力が低いセルを優先的に選択し、それに隣接してあらかじめ容量セル配置用の空き領域を設けておく。ホールドエラーが発覚した場合には、その空き領域に容量セルを配置し接続する。その結果、負荷増加、波形鈍化で遅延量を最も効果的に増すことができ、配置を変更することなく、他のパスへの影響も与えることなく、所要の遅延量を追加生成することができる。
【００４３】
上記の遅延量調整方法における好ましい態様としては、前記空き領域に形成する容量セルは、そのサイズを一律とした上で、互いに交互に配置される櫛型構造の電源ピンおよびグランドピンの双方に並行する接続ピンを形成することをもって構成し、前記櫛型構造における櫛長を調整することをもってセル容量を必要追加遅延量相当に調整することである。
【００４４】
容量セルのサイズは一律にしておき、セル容量はセルの構造によって調整するものである。櫛型構造ゆえに比較的小面積において大きな容量を確保でき、また、櫛長、櫛幅の調整によって簡単かつ正確に容量調整を行うことができる。
【発明の効果】
【００４５】
以上のように本発明によれば、ホールドエラー修正の際に、遅延量調整対象のネット以外のネットの遅延量に影響を与えることなく、ホールドエラーの修正が可能になる。そのため、設計におけるタイミング修正の手戻りを抑えることが可能になる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明にかかわる半導体集積回路における遅延量調整方法の実施の形態を図面に基づいて説明する。
【００４７】
（実施の形態１）
図１は、本発明の実施の形態１における半導体集積回路における遅延量調整方法の具体的な手順を示すフローチャートである。
【００４８】
まず、ステップＳＴ１１において、ホールドタイムエラーの対象となっているパスを抽出する。図２に、ステップＳＴ１１で抽出したホールドタイムエラーパスを示す。ＦＦ１，ＦＦ２はホールドタイムエラーパス上のフリップフロップ、Ｌ１〜Ｌ３はホールドタイムエラーパス上の論理素子、Ｎ１〜Ｎ４はホールドタイムエラーパス上のネットを表す。
【００４９】
次にステップＳＴ１２において、抽出したホールドタイムエラーパス上のネットの中から遅延生成用配線を生成して、遅延量調整対象のネットを選択する。ここでは一例として、図２におけるネットＮ２に対し遅延生成用配線を生成するものとする。
【００５０】
図３にネットＮ２の斜視図を示す。図３において、Ｃ１，Ｃ２はコンタクトを表し、コンタクトＣ１によりネットＮ２と論理素子Ｌ１の出力ピンが接続され、コンタクトＣ２によりネットＮ２と論理素子Ｌ２の入力ピンが接続されているものとする。５１は電源を、５２はグランドを表しており、論理素子Ｌ１および論理素子Ｌ２の電源およびグランドとそれぞれ接続されているものとする。
【００５１】
次にステップＳＴ１３において、追加すべき遅延量から追加する配線容量を計算し、追加する配線長を計算する。
【００５２】
次にステップＳＴ１４において、遅延生成用配線を生成するネットＮ２に対しコンタクトを生成する。図４にネットＮ２に対し、新たにコンタクトＣ３を生成した結果を示す。
【００５３】
次にステップＳＴ１５において、前記の生成したコンタクトＣ３に遅延生成用配線を接続する。図５に、ネットＮ２に対し、遅延生成用配線Ｎ２１を接続した様子を示す。図５に示すように、遅延生成用配線Ｎ２１は、ネットＮ２以外のいかなるネットとも、また、ネットＮ２に接続する論理素子Ｌ１，Ｌ２以外のいかなる論理素子とも接続も持たないことが特徴である。
【００５４】
以上のようにして、ホールドエラーパス上のネットに対し、新たな遅延生成用配線Ｎ２１を接続し、配線負荷容量によって生じる遅延量を追加生成することで、エラー修正を行う。
【００５５】
次に、図６を用いて別の遅延量調整方法について説明する。
【００５６】
図６において、図５に示した例と同様の遅延生成用配線Ｎ２１に対して並行に、２本の配線Ｎ２２，Ｎ２３が生成されており、配線を経由して、配線Ｎ２２は電源５１に、配線Ｎ２３はグランド５２にそれぞれ接続されている。
【００５７】
ネットＮ２および遅延生成用配線Ｎ２１の電圧は電源とグランドの間を遷移する。一方、並走する２本の配線がそれぞれ電源およびグランドに接続されているので、常に信号配線と並走する２本の配線との間に電位差が生じることになる。すなわち、電位遷移にかかわらず、常に所要の容量が生成される。したがって、図５に示す方法よりも、より短い長さの遅延生成用配線Ｎ２１で、所要の遅延量を追加生成することが可能になる。
【００５８】
図６に対応して、遅延生成用配線を生成した構造の断面図を図７に示す。
【００５９】
Ｌ７１〜Ｌ７５は配線層を表す。Ｎ７１，Ｎ７２は遅延量を追加生成しようとするネットを表す。Ｃ５，Ｃ６はコンタクトである。Ｎ４１は遅延量追加生成のための遅延生成用配線、ＬＣ１は遅延量追加生成のために接続すべき容量セルである。配線層Ｌ７１は通常、電源配線などに使用されることが多い。配線層Ｌ７２，Ｌ７３，Ｌ７４は素子間のネットに使用する。
【００６０】
本実施の形態においては、配線層Ｌ７５を遅延生成用配線作成専用の配線層にすることで、作成した遅延生成用配線によって配線間容量を生じさせることなく、遅延量追加生成が可能である。
【００６１】
（実施の形態２）
次に、本発明の実施の形態２における半導体集積回路における遅延量調整方法について、図８および図９を用いて説明する。
【００６２】
図２に示すようなタイミングエラーパス上のネットＮ２に容量を追加もしくは容量を削減する方法を図８と図９に示す。図８に示すように、ネットＮ２に並行して、ネットＮＰ１およびネットＮＰ２が生成されている場合を説明する。
【００６３】
図９にネットＮ２とネットＮＰ１間の絶縁膜Ｉ１、およびネットＮ２とネットＮＰ２間の絶縁膜Ｉ２を示す。絶縁膜Ｉ１および絶縁膜Ｉ２の誘電率を変更することで、ネットＮ２とネットＮＰ１間の配線間容量、およびネットＮ２とネットＮＰ２間の配線間容量を容易に増減することが可能になる。
【００６４】
（実施の形態３）
次に、本発明の実施の形態３における半導体集積回路における遅延量調整方法について、図１０のフローに基づいて説明する。
【００６５】
まずステップＳＴ２１において、図２に示すようなタイミング違反パスを抽出する。
【００６６】
次にステップＳＴ２２において、遅延量調整対象のネットを選択する。図１１に、遅延量調整対象のネットが図２中のネットＮ２である場合を示す。論理素子Ｌ１と論理素子Ｌ２がネットＮ２により接続されている。
【００６７】
次にステップＳＴ２３において、追加する容量の大きさを決定し、ステップＳＴ２２で選択したネットに接続すべき容量セルの大きさを決定する。
【００６８】
次にステップＳＴ２４において、ステップＳＴ２２で選択したネットに対し、その下側にコンタクトを生成する。図１２にステップＳＴ２４でコンタクトＣ１０を生成した結果を示す。
【００６９】
次にステップＳＴ２５において、ステップＳＴ２４で生成したコンタクトＣ１０と容量セルの端子を接続する。図１３に容量セルＬＣ１を配置した様子を示す。この容量セルＬＣ１にコンタクトＣ１０が接続されている。
【００７０】
容量セルは、図１４に示す方法によって簡単に生成することが可能である。図１４に容量セルを上から見た様子を示す。図１４において、５１は電源に繋がる配線を表し、５２はグランドに繋がる配線を表し、Ｐ１は容量セルの接続端子を表す。電源５１とグランド５２の双方に対して並行となるように容量セルの接続端子Ｐ１を作成する。容量の大きさについては、電源５１とグランド５２の間隔や長さによって様々の大きさのものを作成することが可能である。
【００７１】
ステップＳＴ２５において、生成したコンタクトＣ１０と接続端子Ｐ１を接続することで、ネットＮ２に容量を追加することが可能になる。
【００７２】
以上の方法で、配線に対し容量セルを接続することで遅延量追加生成を行うので、他のネット長が変化することがなく、したがって、他の新たなタイミング違反パスの発生なしにタイミング修正が可能になる。
【００７３】
次に、変形の形態を図１５、図１６に基づいて説明する。
【００７４】
図１５において、５１は電源ピンを表し、５２はグランドピンを表し、Ｐ１は容量セルの接続ピンを表す。図１６は、櫛長を変更することで容量セルの容量値を変更する方法を示す。図１６（ａ）に示すように、櫛長を変更することにより、接続ピンＰ１と電源ピン５１およびグランドピン５２の間に生じる容量を変化させることが可能であり、所要の容量セルを容易に生成することが可能になる。
【００７５】
また、図１６（ｂ）に示すように、櫛幅を変更することで、同じく所要の容量セルを容易に生成することが可能になる。
【００７６】
（実施の形態４）
次に、本発明の実施の形態４における半導体集積回路における遅延量調整方法について、図１７および図１８を用いて説明する。
【００７７】
図１７において、Ｌ１，Ｌ２はホールドエラーパス上の論理素子、Ｎ２はホールドエラーパス上の遅延量調整対象のネットである。図１７のネットＮ２に櫛型配線を生成した結果を図１８に示す。図１８において、Ｋ１，Ｋ２，Ｋ３はネットＮ２を櫛型配線にするために追加した配線である。それぞれの櫛長や櫛歯数を調整することで、ネットＮ２の配線長を調整可能であるので、所要の容量を生成し、遅延量を追加生成することが容易である。また配線経路を変更しなくてすむため、他の配線への影響も少ない。
【００７８】
（実施の形態５）
次に、本発明の実施の形態５における半導体集積回路における遅延量調整方法について、図１９および図２０を用いて説明する。
【００７９】
例えば図１９に示すような形状の配線を容量セルとしてマクロ化しておく。このマクロ化容量セルＷＭの配線の形状はいかなるものであっても構わない。
【００８０】
次に、図１９に示すようなマクロ化容量セルＷＭを、あらかじめ配線領域の空き領域または配線マクロ専用の配線層に配置する。図２０に、マクロ化容量セルを配線領域の空き領域に配置した様子を上から見た図を示す。ＷＭ１〜ＷＭ１２はマクロ化容量セルを表し、Ｎ２は容量を追加したいネットであるとする。
【００８１】
次に、容量を生成したいネットに接続する容量の大きさを計算し、前記容量に相当する個数のマクロ化容量セルを接続する。図２１に、容量を生成しようとするネットＮ２に接続するマクロ化容量セルの数が２つであった場合の、ネットＮ２とその近傍の２つのマクロ化容量セルＷＭ５，ＷＭ９とを接続した例を示す。
【００８２】
以上のように構成することにより、所要の配線容量を容易に正確に追加することが可能である。またこの方法によって、他のネットが影響を受けることは少ない。
【００８３】
（実施の形態６）
次に、本発明の実施の形態６における半導体集積回路における遅延量調整方法について、図２２を用いて説明する。
【００８４】
図２２に、ホールドエラーを起こす可能性があるパス上のセルを配置した結果を示す。ＦＦ１およびＦＦ２はパス上のフリップフロップを示し、Ｌ１〜Ｌ４はパス上の論理素子を示す。論理素子Ｌ１〜Ｌ４のうち最も駆動能力が低いセルが論理素子Ｌ２であるとする。図２２に示すように、セル配置の段階において、論理素子Ｌ２に隣接して、容量素子を配置する領域ＳＰ１をあらかじめ生成する。この場合の容量セルのサイズはあらかじめ一律であるとし、図１６と同様に構造を変化させることで、容量を調整していることが特徴である。配線処理後、前記パスにおいてホールドエラーが発生した場合には領域ＳＰ１に容量セルを配置し、パス上で最も駆動能力が低い論理素子Ｌ２が駆動する配線と接続することで、最も効果的に遅延量を追加生成することが可能になる。また、ホールドエラーの発覚後、素子配置の修正を行わないため、他のパスへの影響なく、遅延修正をすることが可能である。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１における半導体集積回路における遅延量調整方法の具体的な手順を示すフローチャート
【図２】実施の形態１において抽出したホールドエラーパスを示す図
【図３】実施の形態１において遅延量調整対象のネットおよびネットに繋がるセルを示す斜視図
【図４】実施の形態１において遅延量調整対象のネットに対し上方向にコンタクトを生成した状態を示す斜視図
【図５】実施の形態１において遅延量調整対象のネットに対しコンタクトおよび遅延生成用配線を生成した状態を示す斜視図
【図６】実施の形態１において遅延量調整対象のネットに対し遅延生成用配線および並走する２本の配線を生成した状態を示す斜視図
【図７】実施の形態１において遅延生成用配線を生成した構造を示す断面図
【図８】本発明の実施の形態２における半導体集積回路における遅延量調整方法について遅延量調整対象のネットおよびネットに隣接する配線を示す斜視図
【図９】実施の形態２において遅延量調整対象のネットと並行ネットとの間に絶縁膜を介在した状態を示す斜視図
【図１０】本発明の実施の形態３における半導体集積回路における遅延量調整方法の具体的な手順を示すフローチャート
【図１１】実施の形態３において遅延量調整対象のネットとネットに接続する素子を示す斜視図
【図１２】実施の形態３において遅延量調整対象のネットに対し下方向にコンタクトを生成した状態を示す斜視図
【図１３】実施の形態３において遅延量調整対象のネットに対し容量セルを接続した状態を示す斜視図
【図１４】実施の形態３において容量セルを示す平面図
【図１５】実施の形態３において櫛型の容量セルを示す平面図
【図１６】実施の形態３において櫛型の容量セルの容量値調整方法を示す平面図
【図１７】本発明の実施の形態４における半導体集積回路における遅延量調整方法について遅延量調整対象のネットを示す斜視図
【図１８】実施の形態４において櫛型配線生成により容量を追加した状態を示す斜視図
【図１９】本発明の実施の形態５における半導体集積回路における遅延量調整方法についてマクロ化容量セルを示す平面図
【図２０】実施の形態５において複数のマクロ化容量セルおよび遅延量調整対象のネットを配置した状態を示す平面図
【図２１】実施の形態５において配線の接続方法を示す平面図
【図２２】本発明の実施の形態６における半導体集積回路における遅延量調整方法についてあらかじめ容量素子配置用の空き領域を設けて配置処理を行った配置結果を示す平面図
【図２３】従来技術における半導体集積回路における遅延量調整方法の処理手順を表すフローチャート
【図２４】従来技術において抽出したホールドエラーパスを示す図
【図２５】従来技術において遅延素子挿入によって遅延量を追加生成する方法を示す図
【図２６】従来技術において遅延素子つきフリップフロップへの置き換えにより遅延量を追加生成する方法を示す図
【符号の説明】
【００８６】
Ｎ１〜Ｎ４，Ｎ７１，Ｎ７２  ホールドエラーパス上のネット
Ｌ１〜Ｌ３  ホールドエラーパス上の論理素子
ＦＦ１，ＦＦ２  ホールドエラーパスの始点および終点のフリップフロップ
Ｃ１〜Ｃ３，Ｃ５，Ｃ６，Ｃ１０  コンタクト
Ｋ１〜Ｋ３  櫛型配線形成のための遅延生成用配線
ＷＭ１〜ＷＭ１２  マクロ化容量セル
Ｎ２１，Ｎ４１  ホールドエラー修正のための遅延生成用配線
Ｎ２２，Ｎ２３  遅延生成用配線に並走する配線
ＬＣ１  容量セル
５１  電源
５２  グランド
Ｐ１  容量セルの接続端子
Ｂ１  遅延調整用バッファ
ＦＦ３  遅延素子付きバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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