(57)【要約】【課題】  限られた電源電圧範囲を制御範囲としながら、最大抵抗値と最小抵抗値との比を大きくとること。【解決手段】  可変抵抗部２を構成する各トランジスタ素子４の動作制御用入力端子６に入力される制御信号６１，６２，６３，…，６ｎの値を、オフセット付与部３から付与されるオフセット信号５２，５３，…，５ｎに基づいて変える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
トランジスタ素子が複数個並列接続され、該複数のトランジスタ素子の合成抵抗値を出力する出力端子を有する可変抵抗部と、
前記各トランジスタ素子の動作制御用入力端子に入力される制御信号に対して、該制御信号の入力値を制御するためのオフセット信号を付与するオフセット付与部と
を具え、
前記各トランジスタ素子の前記動作制御用入力端子に入力される前記制御信号の入力値を前記オフセット信号に基づいて変えることにより、前記出力端子に現われる合成抵抗値を変化させることを特徴とする可変抵抗回路。
【請求項２】
固定抵抗の後段にトランジスタ素子が複数個並列接続され、該複数のトランジスタ素子の合成抵抗値を出力する出力端子を有する可変抵抗部と、
前記各トランジスタ素子の動作制御用入力端子に入力される制御信号に対して、該制御信号の入力値を制御するためのオフセット信号を付与するオフセット付与部と
を具え、
前記各トランジスタ素子の前記動作制御用入力端子に入力される前記制御信号の入力値を前記オフセット信号に基づいて変えることにより、前記出力端子に現われる合成抵抗値を変化させることを特徴とする可変抵抗回路。
【請求項３】
前記可変抵抗部の前記トランジスタ素子は、ＭＯＳトランジスタからなることを特徴とする請求項１又は２記載の可変抵抗回路。
【請求項４】
前記オフセット付与部の前記オフセット信号は、前記トランジスタ素子の前記動作制御用入力端子に入力される入力電圧を制御するための電圧信号であることを特徴とする請求項１ないし３のいずれかに記載の可変抵抗回路。
【請求項５】
前記オフセット付与部の前記オフセット信号は、前記トランジスタ素子の前記動作制御用入力端子に入力される入力電流を制御するための電流信号であることを特徴とする請求項１ないし３のいずれかに記載の可変抵抗回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗回路に関し、特に、ＭＯＳトランジスタを用いた可変抵抗回路に関する。
【背景技術】
【０００２】
線形領域でＭＯＳトランジスタに流れる電流Ｉｄｓはゲート長をＬ、ゲート幅をＷ、ゲートとソースとの間の電位差をＶｇｓ、ドレインとソースとの間の電位差をＶｄｓ、ゲインファクターをＫ’とすると、
Ｉｄｓ＝Ｋ’・（Ｗ／Ｌ）・｛（Ｖｇｓ−Ｖｔｈ）・Ｖｄｓ‐Ｖｄｓ２  ／２｝
と表される。
Ｖｇｓ−ＶｔｈがＶｄｓより大きければ、Ｖｄｓ２の項を無視して、
Ｉｄｓ＝Ｋ’・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｈ）・Ｖｄｓ
と表すことができるので、抵抗値は、
１／｛Ｋ’・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｈ）｝
で表される。この抵抗は、Ｖｇｓにより抵抗値が制御可能な可変抵抗となる。
【０００３】
【非特許文献１】Ｎｅｉｌ  Ｈ．Ｅ．Ｗｅｓｔｅ、Ｋａｍｒａｎ  Ｅｓｈｒａｇｈｉａｎ原著、富沢孝、松山泰男監訳、「ＣＭＯＳ  ＶＬＳＩの設計原理」、第１版、丸善、昭和６３年８月３０日、ｐ．３３‐３７
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＭＯＳトランジスタを特に線形領域で使用する可変抵抗回路は、線形領域で動作させる必要からゲート電位を抵抗の両端間に発生する電位差ＶｄｓにＭＯＳトランジスタの閾値電圧Ｖｔｈを加えた電圧以上にしなければならないため、最低でもゲートとソースとの間にかけるバイアス電圧ＶｇｓをＶｄｓ＋Ｖｔｈより大きくとる必要がある。
【０００５】
一方、抵抗値を変動させられる範囲は電源電圧Ｖｄｄの範囲内に限られる。このため、抵抗値の調整に使える電圧範囲は電源電圧と線形領域で動作させるのに必要な最低バイアス電圧との差であるＶｄｄ−（Ｖｄｓ＋Ｖｔｈ）以内に限られる。このとき、ＭＯＳトランジスタの抵抗値の最大値と最小値の比はＶｄｓ２の項を無視すると、Ｖｄｄ−Ｖｓ−Ｖｔｈ：Ｖｄｓとなる。
【０００６】
例えば、Ｖｄｄが５Ｖ、Ｖｔｈが０．７Ｖ、Ｖｄｓを０．５Ｖ、ソース電位Ｖｓを０Ｖとすると、比は４．３：０．５となる。
【０００７】
近年はＭＯＳトランジスタが微細化され、耐圧が下がったことから電源電圧も下がり、制御に使える電圧範囲がますます狭くなった。Ｖｄｄが３．３Ｖになった場合、比は２．６：０．５となる。
【０００８】
そこで、本発明の目的は、限られた電源電圧範囲を制御範囲としながら、最大抵抗値と最小抵抗値との比を大きくとることが可能な、可変抵抗回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、トランジスタ素子が複数個並列接続され、該複数のトランジスタ素子の合成抵抗値を出力する出力端子を有する可変抵抗部と、前記各トランジスタ素子の動作制御用入力端子に入力される制御信号に対して、該制御信号の入力値を制御するためのオフセット信号を付与するオフセット付与部とを具え、前記各トランジスタ素子の前記動作制御用入力端子に入力される前記制御信号の入力値を前記オフセット信号に基づいて変えることにより、前記出力端子に現われる合成抵抗値を変化させることによって、可変抵抗回路を構成する。
【００１０】
本発明は、固定抵抗の後段にトランジスタ素子が複数個並列接続され、該複数のトランジスタ素子の合成抵抗値を出力する出力端子を有する可変抵抗部と、前記各トランジスタ素子の動作制御用入力端子に入力される制御信号に対して、該制御信号の入力値を制御するためのオフセット信号を付与するオフセット付与部とを具え、前記各トランジスタ素子の前記動作制御用入力端子に入力される前記制御信号の入力値を前記オフセット信号に基づいて変えることにより、前記出力端子に現われる合成抵抗値を変化させることによって、可変抵抗回路を構成する。
【００１１】
前記可変抵抗部の前記トランジスタ素子は、ＭＯＳトランジスタにより構成してもよい。
前記オフセット付与部の前記オフセット信号は、前記トランジスタ素子の前記動作制御用入力端子に入力される入力電圧を制御するための信号としてもよい。
前記オフセット付与部の前記オフセット信号は、前記トランジスタ素子の前記動作制御用入力端子に入力される入力電流を制御するための信号としてもよい。
【発明の効果】
【００１２】
本発明によれば、可変抵抗部を構成する各トランジスタ素子の動作制御用入力端子に入力される制御信号の入力値を、オフセット付与部から付与されるオフセット信号に基づいて変えるようにしたので、各トランジスタ素子の動作範囲をずらすことができ、これにより、限られた電源電圧範囲を制御範囲としながら、可変抵抗部の出力端子に現われる合成抵抗値の最大値と最小値の比を、従来に比べて数倍以上も大きくすることができる。
本発明によれば、可変抵抗部を構成するトランジスタ素子のうちの１つを固定抵抗にしたので、オフセット信号の付与による制御信号の入力調整を簡素化することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明の最良の実施の形態を詳細に説明する。
［第１の例］
本発明の第１の実施の形態を、図１〜図９に基づいて説明する。
（回路構成）
図１は、可変抵抗回路１の構成を示す。
可変抵抗回路１は、可変抵抗部２と、オフセット付与部３とに大別される。
可変抵抗部２は、複数個（ここでは、全ｎ個中の１，２，３番目とｎ番目を図示）並列接続された線形領域および非線形領域で動作可能なトランジスタ素子４と、これらトランジスタ素子４の合成抵抗値を出力する出力端子５（ドレイン端子Ｄ−ソース端子Ｓ間）とからなる。このトランジスタ素子４として、Ｎ型ＭＯＳトランジスタ４（ＮＭＯＳ１，ＮＭＯＳ２，ＮＭＯＳ３，…，ＮＭＯＳｎ）を用いる。
【００１４】
オフセット付与部３は、制御信号４０と、オフセット信号５０としてのオフセット電圧（−Ｖｏｆｆ２，−Ｖｏｆｆ３，…，−Ｖｏｆｆｎ）とが入力されるオフセット加算器２２，２３，…，２ｎによって構成される。
各Ｎ型ＭＯＳトランジスタ４のゲート６（動作制御用入力端子）には、ゲインアンプ１１〜１ｎが接続されている。２段目以降のゲインアンプ１２〜１ｎには、オフセット加算器２２，２３，…，２ｎがそれぞれ接続されている。
そして、１段目のゲインアンプ１１、および、オフセット加算器２２，２３，…，２ｎの入力側は、制御信号４０が入力される入力端子３０（ゲート端子Ｇ）に接続されている。
【００１５】
以下、各部の構成について詳細に説明する。
可変抵抗となる同じ素子サイズからなるＮ型ＭＯＳトランジスタ４をｎ個並列に接続することにより、各々のゲート電位を個別に制御する。
１番目のＮ型ＭＯＳトランジスタ（ＮＭＯＳ１）のゲート電位は、制御信号４０をゲインアンプ１１で増幅したものである。
２番目のＮ型ＭＯＳトランジスタ（ＮＭＯＳ２）のゲート電位は、制御信号４０にオフセット電圧−Ｖｏｆｆ２を加えて、ゲインアンプ１２で増幅したものである。
３番目のＮ型ＭＯＳトランジスタ（ＮＭＯＳ３）のゲート電位は、制御信号４０にオフセット電圧−Ｖｏｆｆ３を加えて、ゲインアンプ１３で増幅したものである。
Ｎ番目のＮ型ＭＯＳトランジスタ（ＮＭＯＳｎ）のゲート電位は、制御信号４０にオフセット電圧−Ｖｏｆｆｎを加えて、ゲインアンプ１ｎで増幅したものである。
【００１６】
図２は、オフセット加算器２２に入力されるオフセット信号５２（オフセット電圧：−Ｖｏｆｆ２）を発生させるオフセット信号発生回路１００の例を示す。
オフセット信号発生回路１００は、ゲインアンプ１１１と、差動アンプ１１２とからなる。
差動アンプ１１２は、その出力をゲインアンプ１１１の出力がＶｄｄ−（Ｖｔｈ＋Ｖｓ）となる電位になるように調整するから、ゲインアンプ１１１がゲインアンプ１１と同じゲインを持つ場合、ゲインアンプ１２の入力にゲインアンプ１１２の出力を反転して加算すれば、ゲインアンプ１１の出力がＶｄｄ−（Ｖｔｈ＋Ｖｓ）以上になってからゲインアンプ１２の出力が上昇する。
ゲインアンプ１１と１２が同じゲインであれば、ゲインアンプ１１の出力がＶｄｄに達したとき、ゲインアンプ１２の出力がＶｓ＋Ｖｔｈになる。
【００１７】
オフセット加算器２３に入力されるオフセット信号５３（オフセット電圧：−Ｖoff3）は、図２に示したオフセット信号発生回路１００のゲインアンプ１１１のゲインを図１のゲインアンプ１２と同じにした場合に得られるゲインアンプ１１２の出力を反転し、ゲインアンプ１２の入力に加算されるオフセット電圧−Ｖoff2と加算することで得られる。ゲインアンプ１２とゲインアンプ１３のゲインが同じであればゲインアンプ１２の出力がＶddに達したとき、ゲインアンプ１３の出力がＶs＋Ｖthになる。
【００１８】
以下同様に、１つ前の番号のオフセット電圧に図２で示されたのと同様の回路を用いて生成した出力を反転して加算することで各オフセットが得られる。
【００１９】
ゲインアンプ１１，１２，１３，…，１ｎが全て同じゲインの場合には、図２に示したオフセット発生回路１００の出力を２倍することでＶoff3が、（ｎ−１）倍することでＶoffnを得ることもできる。
【００２０】
（回路動作）
可変抵抗回路１の動作について説明する。
図３は、各Ｎ型ＭＯＳトランジスタ４のゲート電位と、制御信号４０である制御信号電圧との関係を示す。
図４は、出力端子５に現われる可変抵抗の合成抵抗値と、制御信号電圧との関係を示す。
【００２１】
図３において、ＮＭＯＳ１が線形領域で動作するのは、ＮＭＯＳ１のゲート電位Ｖｇとソース電位Ｖｓとの電位差Ｖｇ−Ｖｓから、Ｎ型ＭＯＳトランジスタ４のしきい値電圧Ｖｔｈを差し引いた電圧値が、この可変抵抗の両端の電位差に相当する、ドレインソース間の電位差の最大値Ｖｄｓｍａｘよりも大きくなる電圧範囲（Ｖｇ−Ｖｓ−Ｖｔｈ＞Ｖｄｓｍａｘ）である。
このため、Ｖｇが、Ｖｓ＋Ｖth＋Ｖｄｓｍａｘ以上のとき、抵抗として有効になる。図４において、Ｖｇが、Ｖｓ＋Ｖth＋Ｖｄｓｍａｘになったとき（Ｐ点）の抵抗値をＲ０とする。
【００２２】
制御信号電圧の増加と共にＮＭＯＳ１のゲート電位が上昇していくと、抵抗値は下がる。そして、ＮＭＯＳ１のゲート電位がＶｄｄに達すると（Q点）、合成抵抗値はＲ１まで下がる。このとき、ＮＭＯＳ１の上げられるゲート電位には制限がある（一般的には電源電圧値Ｖｄｄ）。
【００２３】
そこで、図３に示すようにＮＭＯＳ１のゲート電位が制限される電圧値まで上がりきると同時に、２番目のＮ型ＭＯＳトランジスタ（ＮＭＯＳ２）のゲート電位からＶｓとＶｔｈを引いた値が０より大きくなり始めるように、ＮＭＯＳ２のゲート電位を制御するゲインアンプ１２への入力にオフセット加算器２２によりオフセット電圧−Ｖｏｆｆ２を加える。
【００２４】
このように、ＮＭＯＳ１による抵抗値減少が限界に達したら、次に２段目のＮＭＯＳ２により合成抵抗値が減少し続けるようにする。
【００２５】
そして、ＮＭＯＳ２のゲート電位が制限される電圧値まで上がりきると同時に、３番目のＮ型ＭＯＳトランジスタ（ＮＭＯＳ３）のゲート電位からＶｓとＶｔｈを引いた値が０より大きくなり始めるように、ＮＭＯＳ３のゲート電位を制御するゲインアンプ１３への入力にオフセット加算器２３によりオフセット電圧−Ｖｏｆｆ３を加える。そして、ＮＭＯＳ２による合成抵抗値の減少が限界値に達すると（R点）、合成抵抗値はＲ１／２まで下がる。
【００２６】
このように、ＮＭＯＳ２による抵抗値減少が限界に達したら、次に３段目のＮＭＯＳ３により合成抵抗値が減少し続けるようにする。そして、ＮＭＯＳ３による合成抵抗値の減少が限界値に達すると（Ｓ点）、合成抵抗値はＲ１／３まで下がる。
【００２７】
以上のように前のＮ型ＭＯＳトランジスタ４のゲート電位が上がりきると同時に、次のＮ型ＭＯＳトランジスタ４のゲート電位からＶｓとＶｔｈを引いた値が０より大きくなり始めるようにする。
【００２８】
このような制御をすることにより、次段のＮ型ＭＯＳトランジスタ４が働き出すたびに抵抗値がより小さくなっていく。
【００２９】
図３において、ゲインアンプのゲインを同じとし、前段のＮ型ＭＯＳトランジスタ４のゲート電位が上限に達すると同時に、次段のＮ型ＭＯＳトランジスタ４が動作し始めるようなオフセット電圧を図示してあるが、各ゲインアンプのゲインを個別に設定したり、オフセット電圧を任意にとっても良い。
【００３０】
オフセット電圧は前段のＮ型ＭＯＳトランジスタ４のゲート電位が上限に達する前に、より好ましくは上限に達すると同時に次段のＮ型ＭＯＳトランジスタ４が動作し始めるような値に設定することが望ましいが、制御信号に対して不感帯（抵抗値変化がない部分）を生じても良いのなら直前のＮ型ＭＯＳトランジスタ４のゲート電位が上がりきってから次段のＮ型ＭＯＳトランジスタ４のゲート電位が上がり始めるようにしても良い。
【００３１】
図５および図６は、ＮＭＯＳトランジスタ４の可変抵抗に流れる電流ＩとＶｄｓとの関係を示す。
【００３２】
図５において、ＮＭＯＳ１のゲート電位が上がりきった後、ＮＭＯＳ２のゲート電位が上がり始めたところでは、ＮＭＯＳ２のＶｇｓ−ＶｔｈがＶｄｓｍａｘより小さい部分が存在する。ここでは、ＶｄｓｍａｘがＶ、ＮＭＯＳ２のＶｇｓ−ＶｔｈがＶ／２である場合の例である。
【００３３】
図６に示すように、ＮＭＯＳ２のＶｄｓがＶ／２より小さいときはＶｄｓの増加に従ってＩも増加するが、ＶｄｓがＶｇｓ−Ｖｔｈよりも大きくなるとＮＭＯＳ２が飽和状態となり、流れる電流が増加せず一定値となる。
【００３４】
しかし、可変抵抗全体としては、Ｖｄｓに対するＩの傾きが緩やかにはなるが、Ｖｄｓの増加と共にＩの値も増加する。
【００３５】
また、ＮＭＯＳ２に流れる電流が一定となるＶｄｓの値はＮＭＯＳ２のＶｇｓ−Ｖｔｈ値と共に増加するため、Ｖｄｓｍａｘの点で可変抵抗に流れる電流値はＮＭＯＳ２のＶｇｓと共に増加するから、ＮＭＯＳ２のＶｇｓ−ＶｔｈがＶｄｓｍａｘより小さい範囲においても全体としてみれば可変抵抗として機能する。
【００３６】
（比較例）
次に、比較例を、図７〜図９に基づいて説明する。
図１の例では、全てのＮ型ＭＯＳの素子サイズが同じであるため、ＮＭＯＳ１による下限抵抗値Ｒ１に対し、ＮＭＯＳ２が限界に達した場合にはＲ１／２、ＮＭＯＳ３が限界に達した場合にはＲ１／３、ＮＭＯＳｎが限界に達した場合にはＲ１／ｎになる。最大抵抗値はＮＭＯＳ１の最大抵抗値Ｒ０であるから、最大抵抗値と最小抵抗値の比はｎ×Ｒ０／Ｒ１になる。
【００３７】
これに対して、図７は、従来の可変抵抗回路２００の例を示す。
この可変抵抗回路２００は、単一のＮ型ＭＯＳトランジスタ２０１（ＮＭＯＳ７７）からなる。ＮＭＯＳ７７がＮＭＯＳ１と同じ素子サイズにすれば、図１の本例においてＮ型ＭＯＳトランジスタ４をＮＭＯＳ１の１個のみにした場合と同じである。７１は、ゲインアンプである。２０２は、入力端子である。
【００３８】
図８は、Ｎ型ＭＯＳトランジスタ２０１のゲート電位と、制御信号２０３である制御信号電圧との関係を示す。
【００３９】
図９は、出力端子２０４に現われる可変抵抗の合成抵抗値と、制御信号電圧との関係を示す。
最大抵抗値がＲ０、最小抵抗値がＲ１で最大値と最小値の比はＲ０／Ｒ１であり本実施例の１／ｎでしかない。
もし、ＮＭＯＳ７７のサイズをｎ倍とし、抵抗値がＲ１／ｎまで小さくなるようにしても、抵抗値の最大値もＲ０／ｎとなるため、比はＲｏ／Ｒ１でしかない。
各ＭＯＳトランジスタの素子サイズは任意で良く、例えば、サイズを１：２：６のように大きくした３つのＭＯＳトランジスタで構成した場合は９倍の比が得られる。
【００４０】
以上より、可変抵抗部２を構成する各Ｎ型ＭＯＳトランジスタ４のゲート６に入力される制御信号４０の入力値を、オフセット付与部３から付与されるオフセット信号５０に基づいて変えるようにしたので、出力端子５に現われる合成抵抗値の変化幅の範囲をより大きく変化させることができる。
【００４１】
従って、限られた電源電圧範囲を制御範囲としながら、可変抵抗部２の出力端子５に現われる合成抵抗値の最大値と最小値の比を、従来に比べて数倍以上も大きくすることができる。
なお、本例では、Ｎ型ＭＯＳトランジスタ４を用いたが、Ｐ型ＭＯＳトランジスタを用いてもよい。この場合、制御電圧、オフセットなどの極性は反転させる必要がある。
【００４２】
［第２の例］
本発明の第２の実施の形態を、図１０〜図１２に基づいて説明する。なお、前述した第１の例と同一部分については、その説明を省略し、同一符号を付す。
【００４３】
図１０は、可変抵抗回路１の構成を示す。
制御信号はミラー回路６０によりミラーされ、Ｎ型ＭＯＳトランジスタ６００の電流がＮ型ＭＯＳトランジスタ６０１，６０２，６０３，…，６０ｎにそれぞれミラーされる。
オフセット付与部３は、ミラー回路６０のＮ型ＭＯＳトランジスタ６０２，６０３，…，６０ｎのドレインに接続され、オフセット信号５２，５３，…，５ｎとしてのオフセット電流（Ｉｏｆｆ２，Ｉｏｆｆ３，…，Ｉｏｆｆｎ）を供給する。
オフセット電流を生成する回路は、例えば、前述した図２の回路に示したようなゲインアンプ１１１と差動アンプ１１２とを、それぞれＩ−Ｖ変換回路と電流出力型差動アンプとに変え、差動アンプの出力電流をミラー回路により２つ発生し、その一方をＩ・Ｖ変換回路へ、他方をこの回路の出力として用いることによって実現できる。
【００４４】
以下、回路動作について説明する。
図１１は、各Ｎ型ＭＯＳトランジスタ４のゲート電位と、制御信号４０である制御信号電流との関係を示す。
図１２は、出力端子５に現われる可変抵抗の合成抵抗値と、制御信号電流との関係を示す。
【００４５】
本例では、可変抵抗部２の各Ｎ型ＭＯＳトランジスタ４の抵抗値の制御を、オフセット付与部３からの電流に基づいて行う。
【００４６】
制御電流４０をミラー回路６０により複製し、ミラー先毎にオフセット電流（Ｉｏｆｆ２，Ｉｏｆｆ３，…，Ｉｏｆｆｎ）を加算する。これにより、ミラー回路６０のＮ型ＭＯＳトランジスタ６０１のドレイン電流と、Ｎ型ＭＯＳトランジスタ６０２，６０３，…，６０ｎのドレイン電流をオフセット電流分だけ減じた後の電流とを、Ｉ−Ｖ変換回路４１，４２，４３，…，４ｎを介して電圧信号へのＩ−Ｖ変換を行い、各Ｎ型ＭＯＳトランジスタ４のＭＯＳ抵抗のゲート電位を制御することにより、図１１、図１２のような関係が得られる。
なお、これら図１１、図１２は、前述した図３、図４と同様にして解釈できるため、その詳細な説明は省略する。
【００４７】
［第３の例］
本発明の第３の実施の形態を、図１３〜図１５に基づいて説明する。なお、前述した第１の例と同一部分については、その説明を省略し、同一符号を付す。
【００４８】
本例は、第１の例の可変抵抗部２を構成する初段のトランジスタ素子４（ＮＭＯＳ１）を、抵抗Ｒの固定抵抗値に置き換えた場合の例である。
図１４は、各Ｎ型ＭＯＳトランジスタ４のゲート電位と、制御信号４０である制御信号電圧との関係を示す。
図１５は、出力端子５に現われる可変抵抗の合成抵抗値と、制御信号電圧との関係を示す。
抵抗Ｒは固定抵抗値であるから、ＮＭＯＳ１による抵抗値変化がないこと以外の動作は、第１の例の可変抵抗回路１の動作と同様である。
このようにＮＭＯＳ１の代わりに固定抵抗値の抵抗Ｒを用いたことにより、ＮＭＯＳ１が線形領域で動作する電圧条件の制約を受けることがなくなり、その分オフセット信号の付与による制御信号４０の入力調整を簡素化することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態である、可変抵抗回路の構成を示す回路図である。
【図２】オフセット信号を発生させるオフセット信号発生回路の例を示す回路図である。
【図３】各Ｎ型ＭＯＳトランジスタのゲート電位と、制御信号電圧との関係を示すグラフである。
【図４】出力端子に現われる可変抵抗の合成抵抗値と、制御信号電圧との関係を示すグラフである。
【図５】可変抵抗部の電圧と電流との関係を表すグラフである。
【図６】ＭＯＳトランジスタのゲートとソース間の電圧、および、ドレインとソース間の電圧と、ドレインとソース間の電流との関係を示すグラフである。
【図７】従来の可変抵抗回路の構成を示す回路図である。
【図８】Ｎ型ＭＯＳトランジスタのゲート電位と、制御信号電圧との関係を示すグラフである。
【図９】出力端子に現われる抵抗の合成抵抗値と、制御信号電圧との関係を示すグラフである。
【図１０】本発明の第２の実施の形態である、可変抵抗回路の構成を示す回路図である。
【図１１】各Ｎ型ＭＯＳトランジスタのゲート電位と、制御信号電流との関係を示すグラフである。
【図１２】出力端子に現われる可変抵抗の合成抵抗値と、制御信号電流との関係を示すグラフである。
【図１３】本発明の第３の実施の形態である、可変抵抗回路の構成を示す回路図である。
【図１４】各Ｎ型ＭＯＳトランジスタのゲート電位と、制御信号電圧との関係を示すグラフである。
【図１５】出力端子に現われる可変抵抗の合成抵抗値と、制御信号電圧との関係を示すグラフである。
【符号の説明】
【００５０】
１  可変抵抗回路
２  可変抵抗部
３  オフセット付与部
４  トランジスタ素子
５  出力端子
６  ゲート（動作制御用入力端子）
１１，１２，１３，１ｎ  ゲインアンプ
２２，２３，２ｎ  オフセット加算器
３０  入力端子（ゲート端子Ｇ）
４０  制御信号
４１  ゲインアンプ
４２，４３，４ｎ  Ｉ−Ｖ変換回路
５２，５３，５ｎ  オフセット信号
６０  ミラー回路
７１  ゲインアンプ
１００  オフセット信号発生回路
１１１  ゲインアンプ
１１２  差動アンプ
２００  可変抵抗回路
２０１  Ｎ型ＭＯＳトランジスタ
２０２  入力端子
２０３  制御信号
２０４  出力端子
６００，６０１，６０２，６０ｎ  Ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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