(57)【要約】【課題】  ヒューズ領域の占める割合を小さく、安価に、しかも、再現性よく実現できるヒューズ素子を有する半導体装置を提供する。【解決手段】  回路素子が設けられた半導体基板上に第１の導電線層からなるヒューズＦ１〜Ｆ３と第２の導電線層からなる抵抗Ｒ１〜Ｒ３とを並列接続した２組以上のヒューズ単位Ｆｕ１〜Ｆｕ３を直列接続してなるヒューズ素子５を設ける。ヒューズＦ１〜Ｆ３は、半導体基板上面から遠い側に、抵抗Ｒ１〜Ｒ３は、半導体基板上面から近い側にして絶縁膜中に形成する。【選択図】  図１
2005093579.tif 000002
【特許請求の範囲】
【請求項１】
回路素子が設けられた半導体基板と、
前記半導体基板上に設けられた絶縁膜と、
ヒューズと抵抗とを並列接続したヒューズ単位を２個以上直列接続した構造を有し、且つ前記絶縁膜中に埋め込まれたヒューズ素子と、
を具備し、
前記抵抗を半導体基板上面側に配置し、前記ヒューズを前記抵抗の上方に配置したことを特徴とする半導体装置。
【請求項２】
回路素子が設けられた半導体基板と、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜中に前記半導体基板上面に沿って直線状に連接され、且つ第１の導電線層で構成された２個以上の抵抗と前記絶縁膜中で前記抵抗の上方に前記半導体基板上面に沿って直線状に連接され、且つ第２の導電線層で構成された２個以上のヒューズとを有し、前記各抵抗の両端と前記各ヒューズの両端とがコンタクトプラグにより接続されたヒューズ素子と、
を具備することを特徴とする半導体装置。
【請求項３】
前記直線状の抵抗と前記直線状のヒューズとは、正対配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記直線状のヒューズは、前記直線状の抵抗の直上から水平方向にずれた位置に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記２個以上の抵抗は、異なる抵抗値を有することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記異なる抵抗値は、前記第２の導電線層の層幅を変化させて形成することを特徴とする請求項５に記載の半導体装置。
【請求項７】
第２の導電線層は、金属または合金であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
第１の導電線層は、ポリシリコンであることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積化された半導体装置に係り、特に半導体装置の不良領域を救済するレーザ溶断方式のヒューズを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、高集積化の進む半導体装置においては、微細化要求として回路設計ルールの縮小化が進められている。特に大規模集積化が進むＤＲＡＭ等の半導体記憶装置では、その傾向が顕著である。また、微細化に伴い、故障に備えた予備回路としての冗長回路を予め設けておき、不良メモリセルを冗長回路の正常なメモリセルと置き換えを行うことで、不良部分を救済するリダンダンシ技術が広く採用されている。
【０００３】
現実的には、ウェーハプロセス後、全く不良メモリセルのない半導体記憶装置を製造することは困難であり、通常の半導体記憶装置では、ダイソート検査により不良メモリセルを特定して、冗長回路の正常なメモリセルと置き換えて、動作的に良品として保証された半導体記憶装置が製品化される。
【０００４】
そして、不良メモリセルは、正常なメモリセルと常に置き換えて使用されねばならないので、不良メモリセルのアドレスは、不揮発性の記憶素子に記憶させておく必要がある。この記憶素子として、レーザ光を用いて切断して、切断／未切断により「１」／「０」を記録するレーザ溶断方式のヒューズが従来使用されてきた。
【０００５】
ところで、半導体記憶装置の大容量化が進むにつれ、不良メモリセル（ビット）の数が増加し、それを救済するためのヒューズの数も増加してきている。製品歩留まりを一定に維持するには、所定数の不良まではヒューズを用いて救済することが必要である。少なくとも数１００ビット程度の不良をヒューズを用いて救済することが行われている。
【０００６】
例えば、大容量ＤＲＡＭ等では、約１万個程度のヒューズを用いた記憶素子（以下、ヒューズ素子という）が半導体記憶装置中に設けられている。同じ設計ルールで記憶容量が２倍に増加すると、チップ面積は約２倍に増大し、微小な塵等の異物が付着すると、メモリセルに物理的影響を与え、不良ビット数を増やしてしまう可能性がある。また、微細化が進むと、たとえ同じ大きさの塵でも、より多くのメモリセルが覆われて不良となり、やはり、不良ビットが増大してしまう結果となる。今後、半導体記憶装置の大容量化に伴い、不良メモリセル数が増加し、ヒューズの数及び冗長回路が増加する傾向は避けられない。
【０００７】
図７は、従来の半導体記憶装置におけるヒューズの構造を示す斜視図である。図７の状態では、ヒューズＦ５１〜Ｆ５４の４本のヒューズが形成されており、ヒューズＦ５１とヒューズＦ５３はレーザを照射して切断され、一方、ヒューズＦ５２とヒューズＦ５４はヒューズ形成時のまま、すなわち未切断の状態で維持されている。
【０００８】
これらヒューズＦ５１とヒューズＦ５３の切断された状態は、例えば「１」記憶状態として利用される。また、ヒューズＦ５２とヒューズＦ５４の未切断の状態は、例えば「０」記憶状態として利用される。ここでは、４本のヒューズを用いて「１」又は「０」の状態を記憶させて合計２の４乗である１６ビットの記憶が可能となる。
【０００９】
なお、個々のヒューズサイズを小さくすることで、ヒューズ領域の面積を縮小することも考えられるが、ヒューズを切断する際に用いるレーザブロー装置におけるレーザ照射の焦点位置精度の限界と、レーザ光のスポット径の制約等があるために、ヒューズを一定幅よりも小さく設定することは困難であるため、今以上、ヒューズ領域の面積の割合を小さくすることは難しい。
【００１０】
そこで、ヒューズ領域の面積の割合を小さくした半導体記憶装置が提案されている（例えば、特許文献１参照。）。
【００１１】
この半導体装置では、ヒューズへのレーザ照射の際、除去対象のヒューズごとに照射エネルギー、または照射時間を変化させてヒューズの厚さを段階的に調節することによってヒューズの抵抗値を変え、従来、切断／未切断の２ビットであった情報を、一本のヒューズから３ビット以上の多値の情報を得るようにしたものである。例えば、図８に示すように、ヒューズＦ６１を切断、ヒューズＦ６２を厚く除去、ヒューズＦ６３を薄く除去、ヒューズＦ６４を除去しない状態の４段階の抵抗を作製することにより、一本のヒューズ当たり４ビットの情報を与えることができ、４本のヒューズを並べることにより合計４の４乗である２５６ビットの記憶が可能となる。これにより従来の技術に比べて、ヒューズ領域の面積の割合を小さくしている。
【００１２】
しかしながら、上記多値化の技術は、ヒューズのレーザ溶断量を変化させるという難易度の高い技術で、原理的には可能であるが、低コストで、しかも、再現性よくレーザ溶断を実現することは難しい。
【特許文献１】特開２００２−２６１１６６号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように、半導体記憶装置において、記憶容量の増加、微細化の進展に伴ってヒューズ領域の占める割合が大きくなっている。このヒューズ領域の占める割合を小さくするために、特許文献１において、ヒューズの多値化が提案されているが、レーザ溶断によりヒューズである導電線層厚を段階的に調整する技術では、安価に、しかも、再現性よく実現することが困難であるという問題がある。
【００１４】
従って、本発明は、上記問題に鑑みなされたもので、ヒューズ領域の占める割合が小さく、安価に、しかも、再現性よく実現できるヒューズ素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の一態様の半導体装置は、回路素子が設けられた半導体基板と、前記半導体基板上に設けられた絶縁膜と、ヒューズと抵抗とを並列接続したヒューズ単位を２個以上直列接続した構造を有し、且つ前記絶縁膜中に埋め込まれたヒューズ素子とを具備し、前記抵抗を前記半導体基板上面側に配置し、前記ヒューズを前記抵抗の上方に配置したことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ヒューズ領域の占める割合を小さく、安価で、しかも、再現性よく実現できるヒューズ素子を有する半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例について、図面を参照しながら説明する。
【実施例１】
【００１８】
まず、実施例１に係る半導体装置について、図１を参照しながら説明する。図１（ａ）は、半導体装置のヒューズ素子を模式的に示す正面図、図１（ｂ）は、図１（ａ）のヒューズ素子を上方から見た平面図、図１（ｃ）は、図１（ａ）のヒューズ素子を下方から見た平面図である。なお、図中、同一部分には、同一符号を付して示す。
【００１９】
図１（ａ）に示すように、本実施例の半導体装置では、ヒューズ素子５は、ヒューズＦ１〜Ｆ３の各々と抵抗Ｒ１〜Ｒ３の各々とを並列接続した３組のヒューズ単位Ｆｕ１からＦｕ３の各々を直列接続した構造を有している。ここでは、半導体基板（図示略）の上面には、例えば、第１の導電線層からなる３個の抵抗Ｒ１〜Ｒ３がコンタクト１０ａを介して同一平面上において直線状に連接されている。この３個の抵抗Ｒ１〜Ｒ３、コンタクト１０ａ、及び両端部のコンタクトパッド１１ａは、不純物がドープされたポリシリコンからなり、同一層厚で、各抵抗Ｒ１〜Ｒ３は同一長さに形成されている。
【００２０】
一方、抵抗Ｒ１〜Ｒ３の上部には、例えば、第２の導電線層からなる３個のヒューズＦ１〜Ｆ３が、コンタクト１０ｂを介して同一平面上において直線状に連接されている。この３個のヒューズＦ１〜Ｆ３、コンタクト１０ｂ、及び、両端部のコンタクトパッド１１ｂは、ＡｌＣｕをＴｉ／ＴｉＮ層で挟み込んだ積層構造で、同一層厚で、各ヒューズＦ１〜Ｆ３は同一長さに形成されている。また、この３個のヒューズＦ１〜Ｆ３及びコンタクト１０ｂは、各々、３個の抵抗Ｒ１〜Ｒ３及びコンタクト１０ａ上に正対して配置されている。
【００２１】
そして、下部と上部のコンタクト１０ａ及び１０ｂと、コンタクトパッド１１ａ及び１１ｂは、例えば、ＡｌＣｕ等からなるコンタクトプラグ１６によりそれぞれ接続されている。すなわち、ヒューズＦ１と抵抗Ｒ１、ヒューズＦ２と抵抗Ｒ２、ヒューズＦ３と抵抗Ｒ３は、各々、コンタクトプラグ１６によりそれぞれ並列接続され、ヒューズ単位Ｆｕ１〜Ｆｕ３を構成し、この３組のヒューズ単位Ｆｕ１〜Ｆｕ３は、直列接続されている。なお、コンタクト１０ａ、１０ｂは両端部のコンタクトパッド１１ａ、１１ｂより小さく形成される。
【００２２】
そして、ヒューズ素子５の端部にあるコンタクトパッドは、配線層（図示略）により読み出し回路に接続されて、ヒューズ素子５の記憶情報を伝送するようになっている。ヒューズＦ１〜Ｆ３の抵抗は、通常、抵抗Ｒ１〜Ｒ３の抵抗より２桁以上低く設定されている。
【００２３】
また、図１（ｂ）に示すように、３個のヒューズＦ１〜Ｆ３は、同じ層幅に形成されている。
【００２４】
また、図１（ｃ）に示すように、抵抗Ｒ１は最も幅が広く、抵抗Ｒ２は中間の幅に、そして抵抗Ｒ３は最も幅が狭く形成されている。従って、抵抗Ｒ１〜Ｒ３は、同一材料、同一層厚で形成されているので、それぞれに対応する抵抗値ｒ１〜ｒ３は、層の幅に逆比例して、ｒ１＜ｒ２＜ｒ３となる。
【００２５】
そして、ヒューズＦ１〜Ｆ３が未切断の時においては、コンタクトプラグ１６間の抵抗は、並列に接続されたヒューズＦ１〜Ｆ３の抵抗が支配的となり、ほとんどゼロに近いヒューズＦ１〜Ｆ３の抵抗を示すことになる。一方、ヒューズＦ１〜Ｆ３を切断した時においては、ヒューズＦ１〜Ｆ３の抵抗は無限大となるため、抵抗Ｒ１〜Ｒ３の値がコンタクトプラグ１６間の抵抗を支配することになる。
【００２６】
図２は、上記ヒューズ素子５を半導体基板上に組み込んだ状態を模式的に示す断面図である。この図は、図１に示す上記ヒューズ素子５を紙面表面から裏面に向かって、４連、並置した状態を示すものである。図２に示すように、半導体装置１の半導体基板２１上には、ヒューズ素子５が、４連、並置されている。各連のヒューズ素子５は、図１に示す構造を有しており、半導体基板２１上にあって、半導体基板２１に近い側に、所定の厚さを有する４個の抵抗Ｒ１（Ｒ２、Ｒ３）が互いに水平方向に離間して形成され、半導体基板２１から遠い側に、所定の厚さを有する４個のヒューズＦ１（Ｆ２、Ｆ３）が互いに水平方向に離間して形成されている。これらの抵抗Ｒ１（Ｒ２、Ｒ３）及びヒューズＦ１（Ｆ２、Ｆ３）は、半導体基板２１上に設けられた、例えば酸化膜からなる絶縁膜２２中に形成されている。
【００２７】
更に詳しくは、半導体基板２１中には、例えば、ＭＯＳトランジスタのソース、ドレイン（図示略）等の回路素子がヒューズ回路から離れて形成されている。半導体基板２１上には、絶縁膜２２ａを介して下部配線層、すなわち第１の導電線層２３が設けられている。この第１の導電線層２３を利用して、抵抗Ｒ１〜Ｒ３、コンタクト１０ａ、及びコンタクトパッド１１ａ（図示略）を形成している。この第１の導電線層２３は、絶縁膜２２ｂ中に設けられたコンタクトプラグ２６を介して、絶縁膜２２ｂ上の上部配線層、すなわち第２の導電線層２４に接続されている。そして、この第２の導電線層２４を利用してヒューズＦ１〜Ｆ３、コンタクト１０ｂ、及びコンタクトパッド１１ｂ（図示略）を形成している。この第２の導電線層２４上には、絶縁膜２２ｃが設けられている。更に、絶縁膜２２ｃ上には、ヒューズＦ１〜Ｆ３の直上部等を除いて、例えば、ポリイミド膜等（図示略）が積層されている。ヒューズＦ１〜Ｆ３を覆う絶縁膜２２ｃは、例えば、酸化膜が使われ、レーザ溶断条件に合うように膜厚が制御されている。なお、絶縁膜は、便宜上、３種類に分類して示したが、それぞれは必ずしも単層ではなく、また、同質の絶縁膜とは限らない。
【００２８】
次に、ヒューズ素子５のヒューズＦ１〜Ｆ３にレーザを照射して、ヒューズを溶断する方法を説明する。通常のヒューズ溶断装置（図示略）を用いて、レーザのビーム径、レーザ出力、パルス幅等を調節して、フォーカスを最適にして、除去対象のヒューズＦ１〜Ｆ３にレーザを照射する。絶縁膜２２ｃは、レーザをほとんど吸収しないが、保温の役目を担うとされている。ヒューズＦ１〜Ｆ３は、レーザ照射によって加熱されて溶融する。この際に、ヒューズＦ１〜Ｆ３上部の急激な温度上昇により圧力上昇が起こり、ヒューズ溶融部の上部の絶縁膜２２ｃが吹き飛ばされる。これにより、圧力が大気圧程度に下がると同時に、溶融したヒューズＦ１〜Ｆ３が気化して、除去対象のヒューズＦ１〜Ｆ３が切断される。
【００２９】
ヒューズＦ１〜Ｆ３上部の絶縁膜２２ｃが吹き飛ばされる程度の圧力上昇が起こるために、ヒューズＦ１〜Ｆ３側部及び下部へ対しても応力あるいはクラック等の伝播が起こる。従って、隣接するヒューズＦ１〜Ｆ３の水平方向に離間させる距離、及び、並列接続される抵抗Ｒ１〜Ｒ３の垂直方向の距離は重要である。垂直方向の距離を大きく取るために、例えば、図２に示すように、半導体装置の多層配線構造における最下層またはその近くにある第１の導電線層２３と同じ高さに、抵抗Ｒ１〜Ｒ３を設けて、一方、ヒューズＦ１〜Ｆ３の位置は、多層配線構造における上部のメタル配線層である第１の導電線層２４を利用することになる。離間すべき最小限の距離は、ヒューズの材質、形状等を含めたヒューズ溶断条件により異なるので、最適な条件を探して決めることになる。
【００３０】
また、多層の絶縁膜２２構成は、垂直方向の応力緩和に役立ち、単層膜構成とした場合より離間すべき距離を小さくすることが可能である。
【００３１】
次に、ヒューズと抵抗で構成される一連のヒューズ素子５の記憶容量について、図３を参照しながら説明する。図３（ａ）は、図１に示したヒューズ素子５の等価回路図、図３（ｂ）はヒューズ切断の有無を組合せることにより得られる抵抗値及びその抵抗値に割り当てられる情報（ビット）を示す表である。
【００３２】
図１に示す一連の上記ヒューズ素子５は、図３（ａ）に示すように、例えばヒューズＦ１と抵抗Ｒ１、ヒューズＦ２と抵抗Ｒ２、ヒューズＦ３と抵抗Ｒ３とが各々、並列接続され、且つこれらの３組のヒューズ単位Ｆｕ１〜Ｆｕ３が直列接続された回路構成となる。ヒューズＦ１〜Ｆ３の抵抗値は、抵抗Ｒ１〜Ｒ３に比較して無視できる程度に低く（ここでは、仮に０とする）、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値をそれぞれｒ１、ｒ２、ｒ３として、その大きさを例えばｒ１＜ｒ２＜ｒ３とする。
【００３３】
まず、ヒューズＦ１〜Ｆ３が切断されてない状態では、ヒューズＦ１〜Ｆ３と抵抗Ｒ１〜Ｒ３からなるヒューズ単位Ｆｕ１〜Ｆｕ３における各々の両端の抵抗値はゼロであり、３組が直列接続された一連のヒューズ素子５両端の総抵抗値もゼロである。
【００３４】
そして、例えばヒューズＦ１だけを切断すると、ヒューズ素子５両端の抵抗値はｒ１＋０＋０となり、総抵抗値はｒ１となる。また、例えば、ヒューズＦ２だけを切断するとヒューズ素子両端の抵抗は０＋ｒ２＋０となり、総抵抗値はｒ２となる。また、例えば、ヒューズＦ２とＦ３だけを切断するとヒューズ素子両端の抵抗は０＋ｒ２＋ｒ３となり、総抵抗値はｒ２＋ｒ３となり、以下同様に合計で８通りの総抵抗値の場合が考えられる。
【００３５】
これらをまとめると、図３（ｂ）に示すように、８通りの抵抗値が得られ、例えば、ｒ１＝１Ω、ｒ２＝２Ω、ｒ３＝４Ωとすると、０〜７Ωまで１Ωの差で８通りの設定が可能となる。そして、８通りの抵抗値に２進数３桁の数を割り当てることができ、例えば、抵抗値０に０００を割り当て、抵抗値ｒ１＋ｒ２＋ｒ３に１１１を割り当てることが可能である。すなわち、ヒューズＦ１〜Ｆ３と抵抗Ｒ１〜Ｒ３からなる３組のヒューズ単位Ｆｕ１〜Ｆｕ３を直列接続することにより、８ビットの情報を記憶することができるヒューズ素子となる。
【００３６】
次に、３組のヒューズと抵抗を連接した８ビットの情報を記憶するヒューズ素子の面積効率が向上する理由を、図４を参照しながら説明する。図４（ａ）は、図１に示した多値化されたヒューズ素子（Ｆ１〜Ｆ３等）を４本並列に配置（３組４連）して２進数１２桁を記憶できるヒューズ素子６の構成図である。各ヒューズ素子は、一端をコンタクトパッドを結ぶ共通の配線層１２を介して、他端をコンタクトパッド１１に接続されるそれぞれの個別配線（図示略）を介して、読み出し回路に接続される。破線の円はヒューズが未切断１３の状態を表し、実線の円はヒューズが切断１４の状態を表す。それぞれの円の大きさは、レーザ溶断の影響が強く及ぶ範囲を模式的に示し、従って、ヒューズ素子６は、マージンを見て隣接するヒューズ、コンタクト、及びコンタクトパッド等に影響が出ない程度に近接して配列された構成となっている。従って、必要最低限の面積１８は点線で示す領域となる。
【００３７】
なお、本実施例によるヒューズ素子の記憶数値は、図４（ａ）に示すように、８ビットのヒューズ素子５を４連並列しており、例えば、１００、０１１、００１、１０１となり、合計で８の４乗の４０９６通りの識別が可能となる。
【００３８】
一方、例えば、従来の同じ記憶容量を持つヒューズ素子は、図４（ｂ）に示すように、ヒューズＦ２１〜Ｆ３２を１２個並べて形成される。そして、ヒューズＦ１〜Ｆ１２の一端は、コンタクトパッドを結ぶ共通の配線層１２を介して、他端はコンタクトパッド１１に各々接続される配線層（図示略）を介して、読み出し回路に接続される。従って、隣接するヒューズ素子との離間距離を考慮したヒューズ素子の占める必要最低限の面積１９は点線で示す領域となる。なお、従来のヒューズ素子の記憶数値は、図４（ｂ）に示すように、１０００１１００１１０１となり、同様に合計で２の１２乗の４０９６通りの識別が可能となる。  図４（ａ）に示すように、本実施例による場合には、ヒューズ素子５の両端部のコンタクトパッド１１のみ配線層に接続される。中間にある２個のコンタクト１０は、隣接のヒューズとの接続、及び、ヒューズと下方の抵抗との接続を行うコンタクトプラグとの接続に使われるので、コンタクトパッド１１に比較して小さく形成され、しかも、端部のコンタクトパッドには必要な隣接素子との間隔を省略できる。すなわち、図４(ｂ)に示すように、３組のヒューズと抵抗からなるヒューズ素子を、個々に分離して並べる場合に比較して短くなる。
【００３９】
更に、ヒューズ素子のみだけでなく、その外側にある配線層も考慮すると、本実施例によるヒューズ素子では、読み出し回路へ接続する個別の配線層本数の減少が可能である。すなわち、図４（ｂ）に示す従来の１２個のヒューズ素子７には、１２本の配線層が必要であるが、図４（ａ）に示す本実施例の３組４連のヒューズ素子５には、４本の配線層を用意すればよく、従来のヒューズ素子に比較して配線層本数を３分の１に減少できる。以上のように、ヒューズ素子形成の面積の低減と読み出し配線層の減少により、半導体装置１においてヒューズ素子の占める面積を２／３から１／２程度に減少させることが可能である。
【００４０】
上記した本実施例では、ヒューズには切断／未切断の２値の情報しか求めないために、通常のヒューズ溶断装置を用いて、ヒューズを切断することができる。そのためヒューズ溶断装置に特別な機能を追加する必要がなく、また、マージンの少ないヒューズ溶断条件で切断する必要がないので、スループットを落とすことなく、安価で、再現性よくヒューズ溶断が可能である。しかも、ヒューズ素子の占める面積を２／３から１／２程度に減少させることができるので、半導体装置の大容量化に対してもヒューズ領域の占める面積の割合を小さくすることが可能である。
【実施例２】
【００４１】
次に、本発明の実施例２に係る半導体装置について、図５を参照しながら説明する。図５（ａ）は、半導体装置のヒューズ素子の正面図、図５（ｂ）は、図５（ａ）のヒューズ素子を上方から見た平面図、図５（ｃ）は、図５（ａ）のヒューズ素子を右側方から見た側面図である。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略し、異なる構成部分について説明する。
【００４２】
本実施例によるヒューズ素子８と実施例１におけるヒューズ素子５との違いは、ヒューズＦ４１〜Ｆ４３が、抵抗Ｒ４１〜Ｒ４３の上部において、抵抗Ｒ４１〜Ｒ４３の直上から水平方向にずれた位置、例えば紙面上の上方に設けたことにある。そして、各ヒューズＦ４１〜Ｆ４３の端部を抵抗Ｒ４１〜Ｒ４３方向に折り曲げてコンタクトパッド１１ａ上に延長し、且つその先端部にコンタクト１０ｂ及びコンタクトパッド１１ｂを設け、このコンタクト１０ｂ及びコンタクトパッド１１ｂはコンタクトプラグ１６を介してコンタクト１０ａ及びコンタクトパッド１１ａにそれぞれ接続している。
【００４３】
なお、本実施例のヒューズＦ４１〜Ｆ４３は、実施例１におけるヒューズに比べて抵抗は、折り曲げ部分の抵抗成分の分だけ増加するが、この増加分も含めてヒューズＦ４１〜Ｆ４３の抵抗が、抵抗Ｒ４１〜Ｒ４３に対して影響が出ないように構成されている。
【００４４】
図６は、上記ヒューズ素子８を半導体基板上に組み込んだ状態を模式的に示す断面図である。この図は、図５に示す上記ヒューズ素子８を紙面表面から裏面に向かって、４連、並置した状態を示すものである。
【００４５】
図６に示すように、半導体基板２１のヒューズ形成領域の中心線に対して左側には、図５（ｃ）に示す状態のヒューズ素子８を、２連、そのまま配置し、右側には、図５（ｃ）に示す状態のヒューズ素子８を、２連、鏡面対称にして配置している。ここで、ヒューズＦ４１の位置は、実施例１における位置と同じ位置に設けているので、左側の２連のヒューズ８における抵抗Ｒ４１の位置は実施例１の抵抗の位置より左側に寄り、右側の２連のヒューズ８においては右側に寄る変位した構造となっている。
【００４６】
なお、本実施例では、図５（ｃ）の状態のヒューズ素子とこれと鏡面対称のヒューズ素子との２種類を並置させる構造としたが、どちらか１種類の状態のヒューズ素子を並置させても差し支えない。
【００４７】
以上のような実施例２によれば、実施例１で得られる効果の他に、ヒューズＦ４１と抵抗Ｒ４１の距離が離れることにより、レーザ溶断条件が同じなら、ヒューズＦ４１を溶断する時の応力あるいはクラック等の伝播を軽減できる。言い換えれば、遠く離れたので、より強力なレーザ溶断条件を取ることが可能になり、短時間で処理することができて、スループットを上げることができる。
【００４８】
また、ヒューズを半導体基板２１に近づけて形成することができるので、配線層の微細化が可能となり、レーザ溶断が容易となる。
【００４９】
更に、ヒューズとコンタクトパッドが離れるので、ヒューズをより小さく作製することが可能となり、ヒューズ素子としてより小型化が可能となり、半導体装置におけるヒューズ素子の占有面積を低減できる。
【００５０】
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００５１】
例えば、３組のヒューズ単位を有するヒューズ素子の場合を示したが、２組のヒューズ単位の場合でも、従来に比較してヒューズの占有面積効率を上げることができる。更に面積効率を上げようとすると、ヒューズ素子のヒューズ単位を４組以上に増加させた構成とすればよい。ただし、この場合、各抵抗の抵抗値を明確に区別する必要があり、抵抗のより精密な作製と測定の精度向上を考慮する必要がある。
【００５２】
また、上述の実施例では、多層配線構造の下層の配線層を用いて抵抗を形成し、上層の配線層を用いてヒューズを形成したが、多層配線の配線層を使わずに、別に抵抗あるいはヒューズを形成してもよい。その結果、抵抗あるいはヒューズのために、最適な抵抗率、層厚等を選択でき、制御性のよいヒューズ素子を形成することができる。
【００５３】
また、抵抗は同一組成の材料の層厚を一定にして、層幅を変化させることでその抵抗値を変化させたが、層幅を一定にして、層厚を変化させてもよい。層厚と層幅の両方を変化させることでその抵抗値を変化させることもできる。
【００５４】
また、抵抗の抵抗値を大きく変化させたい時には、抵抗率の比較的大きな、例えば、不純物濃度を調整したポリシリコンから、抵抗率の大きい金属または合金、そして、抵抗率の小さい金属または合金等を使い分けることができる。構造は単層でも、多層でも差し支えないし、これらの材料と層厚または層幅の変化を組合せることも差し支えない。
【００５５】
更に、ヒューズはＡｌＣｕをＴｉ／ＴｉＮで挟み込んだ構成の材料を使用したが、単層の金属、他の金属材料、あるいは、金属以外のレーザ溶断可能な導電性材料でもよい。ヒューズの抵抗値は、並列する抵抗の抵抗値に比較して、２桁以上低く、実質ゼロとして扱えるような構成にして、ヒューズ素子を形成したが、ヒューズの抵抗値を、抵抗の抵抗値に対して無視できない程度接近した値とすることも可能である。
【００５６】
また、ヒューズと抵抗とをコンタクトプラグで直接、しかも直線的に接続しているが、第１の導電線層と第２の導電線層との中間の導電線層を介して、間接的に、しかも曲折して接続してもよい。
【図面の簡単な説明】
【００５７】
【図１】（ａ）は、本発明の実施例１に係る半導体装置に用いられるヒューズ素子を模式的に示す正面図、（ｂ）は図１（ａ）のヒューズ素子を上方から見た平面図、（ｃ）は図１（ａ）のヒューズ素子を下方向から見た平面図。
【図２】本発明の実施例１に係る半導体装置の要部断面図。
【図３】（ａ）は、本発明の実施例１に係るヒューズ素子の等価回路、（ｂ）は図３（ａ）のヒューズ素子の抵抗値とビット対応を示す図。
【図４】（ａ）は、本発明の実施例１に係るヒューズ素子の占有面積を説明するための平面図、（ｂ）は従来のヒューズ素子の占有面積を説明するための平面図。
【図５】（ａ）は、本発明の実施例２に係る半導体装置に用いられるヒューズ素子を模式的に示す正面図、（ｂ）は図５のヒューズ素子を上方から見た平面図、（ｃ）は図５（ａ）のヒューズ素子を側面から見た側面図。
【図６】本発明の実施例２に係る半導体装置の要部断面図。
【図７】従来の半導体装置に用いられるヒューズ素子を模式的に示す斜視図。
【図８】従来の半導体装置に用いられる改善されたヒューズ素子を模式的に示す斜視図。
【符号の説明】
【００５８】
１、２  半導体装置
５、６、７、８、５０、６０  ヒューズ素子
１０、１０ａ、１０ｂ  コンタクト
１１、１１ａ、１１ｂ  コンタクトパッド
１２  配線層
１３  未切断
１４  切断
１６、２６  コンタクトプラグ
１８、１９  面積
２１  半導体基板
２２、２２ａ、２２ｂ、２２ｃ  絶縁膜
２３  第１の導電線層（下部配線層）
２４  第２の導電線層（上部配線層）
５１  ヒューズ切断領域
５２  端部
Ｆ１〜Ｆ１２、Ｆ２１〜Ｆ３２、Ｆ４１〜Ｆ４３、Ｆ５１〜Ｆ５４、Ｆ６１〜Ｆ６４  ヒューズ
Ｒ１〜Ｒ１２、Ｒ４１〜Ｒ４３  抵抗
Ｆｕ１〜Ｆｕ３  ヒューズ単位
【図１】
2005093579.tif 000003
【図２】
2005093579.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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