(57)【要約】【課題】ウェル３２，３４とトレンチ構造３６，６０と活性領域をもつ半導体基板のために、さらに構造を小さくすることのできる半導体素子の製造方法を提供する。【解決手段】第１の拡散２６をトレンチ構造３６，６０の生成前に第１の高温ステップにより実行する。第２の拡散４４をトレンチ構造３６，６０の生成後に第２の高温ステップにより実行する。【選択図】図４
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【特許請求の範囲】
【請求項１】
種々の導電型をもつウェル（３２，３４）を生成し、半導体基板（１２）内部にトレンチ構造（３６，６０）を生成し、ここで前記ウェル（３２，３４）をドーパントの注入と拡散（２６，４４）により生成するステップと、
半導体基板（１２）内に活性領域を生成してコンタクトを形成するステップが設けられている、
半導体基板（１２）に半導体素子を製造する方法において、
少なくとも２つの高温ステップにより拡散（２６，４４）を行い、
少なくとも１つの第１の拡散（２６）をトレンチ構造（３６，６０）の生成前に第１の高温ステップにより実行し、
少なくとも１つの第２の拡散（４４）をトレンチ構造（３６，６０）の生成後に第２の高温ステップにより実行することを特徴とする、
半導体基板に半導体素子を製造する方法。
【請求項２】
前記トレンチ構造（３６，６０）の少なくとも一部分をディープトレンチ（３６）により形成し、該ディープトレンチ（３６）により半導体基板（１２）の内部に配置された素子空間（４２）を互いに分離させる、請求項１記載の方法。
【請求項３】
前記半導体基板（１２）を絶縁層（１４）の上に延在させ、前記ディープトレンチ（３６）を下方向で該絶縁層（１４）まで到達させる、請求項２記載の方法。
【請求項４】
前記トレンチ構造（３６，６０）の少なくとも一部分をシャロウトレンチ（６０）により形成し、該シャロウトレンチ（６０）によりＤＭＯＳトランジスタのドリフトゾーンを部分的に境界づける、請求項１から３のいずれか１項記載の方法。
【請求項５】
前記シャロウトレンチ（６０）をＳＴＩプロセスにより生成する、請求項４記載の方法。
【請求項６】
前記シャロウトレンチ（６０）の側壁（６８，７０）および／または底部領域（７２）を別個にドーピングする、請求項４または５記載の方法。
【請求項７】
前記第２の高温ステップの前に行われる少なくとも１つの注入ならびに該第２の高温ステップ中に行われる拡散（７４）により前記ドーピングを行う、請求項６記載の方法。
【請求項８】
第１のウェル（３２）のために第１のドーパントを注入する第１の領域に対し横方向で間隔（２４）のおかれた第２の領域に、第２のウェル（３４）のための第２のドーパントを注入する、請求項１から７のいずれか１項記載の方法。
【請求項９】
前記高温ステップ後、基本ドーピングの行われたまたは真性の導電性をもつ領域（３０）を各ウェル（３２，３４）の間に残す、請求項８記載の方法。
【請求項１０】
前記トレンチ構造（３６，６０）を誘電体（４６）で充填する、請求項１から９のいずれか１項記載の方法。
【請求項１１】
誘電体（４６）として半導体材料の酸化物、半導体材料の窒化物、半導体材料の構成要素から成る多結晶材料またはこれらの材料から成る多層系を用いる、請求項１０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、種々の導電型をもつウェルを生成し、半導体基板内部にトレンチ構造を生成し、ここで前記ウェルをドーパントの注入と拡散により生成するステップと、半導体基板内に活性領域を生成してコンタクトを形成するステップが設けられている、半導体基板に半導体素子を製造する方法に関する。
【背景技術】
【０００２】
ウェルは半導体基板の３次元部分領域であり、その多数電荷キャリアはウェル周囲の多数電荷キャリアの導電型（たとえばＮ）とは異なる導電型（たとえばＰ）である。その結果、ウェルの境界ではそれ相応に極性方向づけされると阻止状態となるＰＮ接合が形成され、これによってウェル内部はその周囲から電気的に絶縁される。
【０００３】
半導体基板におけるトレンチ構造はたとえば、深部および／または半導体基板表面においていわゆる素子空間を電気的に分離するために、あるいは半導体基板内部の電気的に機能する領域（たとえばトレンチキャパシタまたはドリフトゾーン）を３次元で形成するために利用される。深部における電気的な絶縁のためには一般にディープトレンチ（deep trench）が用いられる一方、電気的に機能する領域を３次元で形成するためにはシャロウトレンチ（shallow trench）が有利であり、これは表面でアイソレーションの役割を果たすようにするためにも有利である。ディープトレンチとシャロウトレンチは深さと幅の比すなわちアスペクト比によって区別され、この比はディープトレンチであれば１よりも大きくシャロウトレンチであれば１よりも小さい。換言すれば、ディープトレンチの深さは幅よりも大きく、シャロウトレンチの幅はその深さよりも大きい。
【０００４】
活性領域の例は同一の基板に集積された個々のトランジスタである。個々の活性領域はフィールド領域によって互いに分離され、それによって半導体基板表面は複数の活性領域とそれに対し相補的なフィールド領域とに分割される。
【０００５】
この種の方法は、半導体素子としてＤＭＯＳトランジスタを製造する特別なケースについてDE 101 31 705 A1から公知である。
【０００６】
各活性領域の間において電子またはホールのような電荷キャリアの不所望なドリフトが生じるのを回避する目的で、フィールド領域にアイソレーション構造が設けられる。シリコン技術をベースとする集積回路においてさらに知られているのは、回路表面における活性領域を酸化シリコンから成りたいていはフィールド酸化物と呼ばれるアイソレーション構造によって分離することである。
【０００７】
集積回路構造の深部において活性領域を分離するために択一的にあるいはディープトレンチを補うかたちで、横方向のアイソレーションのためのウェルが用いられる。このウェルは一般にドーパントの注入ならびにドーパントの熱拡散によって生成される。一般に拡散の場合には優先方向は生じないので、深さ方向にも幅方向にも拡散していく。高温ステップにおいてウェルがたとえばシリコンなどの半導体基板にいっそう深く押し込まれれば押し込まれるほど（ウェルの押し込み）、ウェルの横方向の広がりおよび外方拡散によるウェル相互間の影響がいっそう大きくなる。ここで外方拡散とは、ウェル周辺におけるドーパントの正味濃度が逆の導電型でドーピングされた隣接ウェルからドーパントが横方向に拡散することによって低下することである。
【０００８】
DE 101 31 705 A1により知られている方法の場合、基板内部の素子空間を規定するディープトレンチを生成する前にウェルの規定が行われ、つまりドーパントが表面付近に注入され、ついで基板ボリューム内に完全に拡散される。さらにDE 101 31 705 A1によれば、別個にドーピングされた別のトレンチ構造の周辺領域によってＤＭＯＳトランジスタのドリフトゾーンが規定され、このトレンチ構造はＳＴＩエッチング（シャロウトレンチアイソレーション shallow trench isolation）によって生成される。
【０００９】
トレンチ生成前にこのようにしてウェルを規定すると、高いドーパント濃度および／または大きい侵入深さを生成しようとしたときに上述のような外方拡散が引き起こされる可能性がある。このような不所望な外方拡散が生じないようにするためには、様々なウェルドーピングの行われた電気的活性領域の間隔をそれ相応に大きく選定しなければならず、ひいてはこれによって実装密度が不所望に制限されてしまうことになる。換言すれば、横方向においてウェルの所要の長さを得るためには横方向の構造最小幅が必要とされ、これによって構造をいっそう小さくすることが制限されてしまう。
【特許文献１】DE 101 31 705 A1
【発明の開示】
【発明が解決しようとする課題】
【００１０】
これらの背景に基づき本発明の課題は、さらに構造を小さくすることのできる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明によればこの課題は、少なくとも２つの高温ステップにより拡散を行い、少なくとも１つの第１の拡散をトレンチ構造の生成前に第１の高温ステップにより実行し、少なくとも１つの第２の拡散をトレンチ構造の生成後に第２の高温ステップにより実行することにより解決される。
【発明を実施するための最良の形態】
【００１２】
トレンチ形成に対して高温ステップを上記のように分割して配置する利点の考察にあたり考慮すべきこととして、トレンチ生成後に完全に行われるウェルドーピングの拡散によって、ウェルの外側周辺領域への外方拡散を阻止できるようにしたい点が挙げられるが、他方ではウェル押し込みのための高温ステップの前にディープトレンチをエッチングすると基本的に問題が生じ、これによれば高い熱負荷に起因してトレンチアイソレーション周縁部に欠陥が発生するおそれがある。この欠陥により、半導体素子を後になって動作させたときに不所望な高い漏れ電流を生じさせる可能性があり、これによってブレークダウン電圧が不所望に低減されてしまう。
【００１３】
本発明によれば、ウェルドーピングの拡散がそれぞれ異なる高温ステップに分割され、トレンチ構造を生成する少なくとも１つのステップにより高温ステップが時間的に別個に実施される。これによれば、ウェルの外側周辺領域への外方拡散を十分に回避するというそれ自体基本的な要求と、後になって動作させたときのクリティカルな漏れ電流レートを低減するという要求との間で耐えることのできる妥協が提供される。これによれば１つ目の要求はさらに構造を小さくするための努力の結果である一方、２つ目の要求は高いブレークダウンインピーダンスを求める要求と結びついている。
【００１４】
トレンチ構造の少なくとも一部分はディープトレンチにより形成され、これによって半導体基板内部に配置された素子空間が互いに分離される。
【００１５】
このようにしてウェルドーパントの横方向拡散がトレンチ構造により制限される。したがって高いドーパント濃度および／または半導体基板のボリュームの深部まで及ぶドーパント濃度をもつ複数の小さいウェル領域を生成することができ、その際にウェル周縁部に不所望な横方向の拡散が生じることがない。このような不所望な横方向の拡散はトレンチによって阻止される。
【００１６】
さらに有利であるのは、半導体基板を絶縁層の上に延在させ、ディープトレンチを下方向でこの絶縁層まで到達させることである。
【００１７】
このように構成すれば、ウェルを表面だけでなく半導体基板のボリューム内でも規定どおりに互いに分離し、つまりは互いに絶縁することができる。
【００１８】
さらに有利であるのは、トレンチ構造の少なくとも一部分をシャロウトレンチにより形成し、これによってＤＭＯＳトランジスタのドリフトゾーンを部分的に境界づけることである。
【００１９】
従来のＭＯＳトランジスタ（金属酸化物半導体トランジスタ）とは異なりＤＭＯＳトランジスタの傑出している点は、制御ゲートのエッジとトランジスタのドレイン領域との間にドリフトゾーンが設けられていることである。ここでドリフトゾーンとは、電荷キャリアの運動がこのゾーンの対向する端部の間に生じている電界によってのみ作用を受けるゾーンのことである。シャロウトレンチ周縁部殊にその側壁にドリフトゾーンを形成することにより、ドリフトゾーンの横方向の広がりが低減される。
【００２０】
さらに別の有利な実施形態によれば、シャロウトレンチ構造はＳＴＩプロセスによって生成される。
【００２１】
シャロウトレンチアイソレーション技術によれば、窒化物保護層で覆われた各活性領域の間に異方性エッチングプロセスによりトレンチが生成され、二酸化シリコンまたはポリシリコンのような絶縁材料で充填される。ＳＴＩ技術によれば、たとえばＬＯＣＯＳマスクを用いたＶトレンチエッチングなどと対比していっそう高い実装密度を達成できる。
【００２２】
さらにトレンチ構造の側壁および／または底部領域を別個にドーピングするのも有利である。この構成によれば、ブレークダウン電圧、低いスイッチオン電圧およびＲＥＳＵＲＦ効果（reduced surface field effect）など所望の特性に関してドリフトゾーンのドーピングプロファイルを最適化することができる。
【００２３】
さらに別の有利な実施形態の特徴によれば、第２の高温ステップの前に行われる少なくとも１つの注入および第２の高温ステップ中に行われる拡散により別個のドーピングが行われる。
【００２４】
これによりウェルドーピングの拡散の一部分が、ドリフトゾーンドーピングの拡散と所期のようにいっしょに行われる。その結果、ドリフトゾーンドーピングを拡散するための別個の高温ステップを省くことができ、それによってプロセス時間が短縮される。本発明による拡散ステップの分割ならびに配置と関連してこの特徴により、ＤＭＯＳトランジスタのドリフトゾーンの領域におけるドーピングをシャロウトレンチ構造（ＳＴＩ）の下で最適に生じさせることができる。
【００２５】
さらにまた、第１のウェルのために第１のドーパントを注入する第１の領域に対し横方向で間隔のおかれた第２の領域に第２のウェルのための第２のドーパントを注入するのも有利である。さらに有利であるのは、高温ステップ後に各ウェル間に真性導電性の領域が残されるよう拡散を行うことである。この特徴によれば、単独でまたは互いに組み合わせて、隣り合うウェル領域のそれぞれ異なるドーピングにおける内部へ向かう補償が低減され、８０Ｖよりも大きい電圧までブレークダウン電圧を所望のように高めることができるようになる。
【００２６】
別の有利な実施形態によれば、トレンチ構造が誘電体により充填される。
【００２７】
殊に有利であるのは、誘電体として半導体材料の酸化物、半導体材料の窒化物、半導体材料の構成要素から成る多結晶材料、あるいはこれらの材料から成る多層系を利用することである。これらの材料は良好な絶縁作用を有しており、これにより十分に温度耐性があり振動に強くひいては耐久性のある半導体基板との結合が行われる。
【００２８】
以下の説明ならびに図面にはさらに別の利点が示されている。既述の特徴ならびにあとで説明する特徴を、本発明の範囲を逸脱することなくそれぞれそこに挙げた組み合わせのみならず別の組み合わせとしても、あるいは単独でも利用できることは自明である。
【００２９】
次に、図面を参照しながら本発明の実施例について詳しく説明する。各図面はそれぞれ概略的な断面図である。
【実施例】
【００３０】
図１には半導体ボディ１０の部分断面図が示されており、この半導体ボディは絶縁性中間層１４（絶縁層）の上に半導体基板１２を有している。この種の半導体ボディ１０の典型的な例は「シリコン・オン・インシュレータ」ウェハ（ＳＯＩ−ウェハ）である。この場合、絶縁性中間層１４を一般に二酸化シリコン層として実現することができる。個々の多数電荷キャリアの導電特性がそれぞれ異なるウェルを生成するために、半導体特性をもつ基板１２の複数の部分領域がそれぞれ異なる原子価のドーパントでドーピングされ、その結果、それらの部分領域において種々の導電型が形成されることになる。
【００３１】
Ｐ導電型のためにはたとえばシリコンのような４価の半導体材料にホウ素原子がドーピングされ、これは３価の置換型不純物としてシリコン結晶格子に組み込まれ、電子アクセプタとして働く。同様にＮ導電型はたとえば４価の半導体材料にヒ素またはリンをドーピングすることによって形成され、それらは４価のシリコン原子から成る基本結晶格子に５価の置換型不純物として組み込まれ、電子ドナーとして働く。
【００３２】
ウェル領域を規定するため、ドーピングすべきでない領域がマスク１６で覆われる。マスク１６で覆われていない領域へのドーパントの注入は、基本的に拡散技術またはイオンビーム注入によって行うことができる。一般に最近の製造方法の場合にはイオンビーム注入が好んで行われ、これによれば厳密にコントロールされた量のドーピング原子がはじめに一様にイオン化され、規定のイオン速度にされる。図１には、イオン化されたこの種のドーピング原子から成るビームが矢印１８によって表されている。
【００３３】
ドーピングイオンから成るビーム１８は半導体特性をもつ基板１２のうちマスク１６で覆われていない部分領域に当射し、その格子に入り込む。そこにおいてイオンが減速させられる。その際、侵入深さはイオンの運動エネルギーに依存する。エネルギー放出によりイオンは結晶を壊し、次にたいていは格子間位置で静止する。したがって半導体基板１２の表面近くの層２０に注入された後、損傷部分をなくしてできるかぎりすべてのドーピング原子が半導体ボディのボリューム内で格子位置に収まるようにする目的で、温度を高めてアニーリングおよび活性化のステップを行う必要がある。本発明の１つの重要な特徴は、このようなアニーリングおよび活性化のステップが注入直後に行われるのではなく、別のパターニングステップのあとではじめて行われることである。
【００３４】
図１によれば比較的薄い層２０によって、先行して行われた注入によりドーパント原子の蓄積した半導体基板１２の表面層が表されている。この場合、層２０において左下から右上に向かって引かれたハッチングにより、特定の導電型のドーピングたとえばＰ導電型が表されている。また、比較的高いハッチング密度によって高いドーパント濃度が表されている。
【００３５】
図２には、半導体基板１２に２つのウェルを規定することをベースとして、それぞれ異なる極性のためのドーパントが注入された後の半導体基板１２が示されている。この目的でＰウェルドーピングの注入に続き後続のマスクステップにおいて第１の表面層２０が別のマスクにより覆われ、第２の導電型たとえばＮ導電型のドーピングイオンの注入によって第２の表面層２２が生成される。第２の表面層２２を、第１の表面層２０と第２の表面層２２との間に横方向間隔２４が生じるように設けると有利であるけれども、これに対する代案として両方の表面層２０，２２を互いに接し合うようにしたり重なり合うようにしたりしてもよい。そのようなケースでは、ドナーとアクセプタはオーバラップ領域では中和することになる。
【００３６】
有利であるのは１つのイオン注入プロセスによって、第２のマスクにより覆われていない半導体基板１２の表面領域へ第２の導電型のドーパントイオンを打ち込むことで、第２の表面層２２も生成することである。
【００３７】
種々の注入ステップにおいてドーピングしたくない領域を覆うのに適しているのはたとえば誘電体材料であり、これは拡散技術においても使用され、たとえば酸化シリコンや窒化シリコンなどである。しかしながら固体中のイオン減速は拡散とは異なり熱力学的なプロセスではなく基本的に機械的なプロセスである。したがってマスク材料として、このような機械的な減速を可能にするどのような材料でも使用することができる。イオン注入において高温は発生しないので、露光され現像されるホトレジスト自体をマスク材料として用いることができ、つまり注入されるイオンに対する保護層として用いることができる。ホトレジストから成るマスク１６の場合、たとえば酸化物や窒化物のデポジットのときには必要とされるような保護層生成のための別個の加熱ステップは必要とされないので、ウェハ処理進行時間ならびにウェハの熱負荷が最小限に抑えられる。
【００３８】
したがって有利であるのは、マスク１６をリソグラフィに従いホトレジスト層として規定することである。エッチングステップにより、露光されたまたは露光されなかったレジスト窓が半導体基板１２の表面が露出するまでエッチングされる。ついで半導体基板１２において露出した表面が、イオン注入による拡散酸化およびドーピングによって覆われる。
【００３９】
これに対する代案として半導体基板１０が最初に酸化物に覆われ、これはあとでウェル領域のドーピングにおいて注入マスクとして用いられる。このウェル領域はホトレジスト層におけるマスクによってリソグラフィにより規定される。ウェットエッチングにより酸化物はレジスト窓においてシリコン表面まで開口される。拡散酸化により露出したシリコン表面が覆われた後、イオン注入によるドーピングが行われる。
【００４０】
イオン注入後、第１の高温ステップにおいて、層２０，２２の表面近傍に注入されたドーパントが半導体基板１２の深さ方向へ不完全に拡散する（符号２６参照）。図３には、半導体基板１２の深さのおよそ半分の侵入深さ２８まで拡散２６が進んでいる第１の高温ステップの結果が描かれており、ここでは矢印２６により主方向が表されている。一般に有利であるのは、第１の高温ステップにおけるドーパントの侵入深さ２８がすべての高温ステップで達成される侵入深さ全体のほぼ４分の１から４分の３となるよう、高温ステップの温度と期間をまえもって調整することである。
【００４１】
表面層２０と２２との間の横方向間隔２４は、形成されたウェル３２と３４との間においてウェルドーパントが存在しないままとなる中間スペース３０が拡散２６により生じるように選定される。半導体基板１２が真性のＰ導電型であるならば、あるいは半導体基板１２がＰ型に基本ドーピングされているならば、この中間スペース３０もやはりＰ型ボディと呼ばれる。既述のように、Ｐ型ボディ３０によってブレークダウン電圧が高められる。
【００４２】
なお、本発明は必ず２回の高温ステップを実行することに限定されるものではなく、そのつど１回の第１および第２の高温ステップよりも多くのステップを含めることもできる。この場合、トレンチ構造生成前に実行されるすべての高温ステップは、第１の高温ステップであると解される。同様に第２の高温ステップという用語には、トレンチ構造生成後に実行されるすべての高温ステップが含まれる。
【００４３】
次に図４を参照しながらさらに説明を続ける。第１の実施例の場合にはさらにこれに続いて、半導体基板１２にディープトレンチ３６を生成するステップが実行される。ここでトレンチ３６は、その深さ３８が幅４０よりも大きければディープであるとみなされる。ディープトレンチ３６は、マスクステップと共働してウェットエッチングプロセスまたはドライエッチングプロセスによって生成され、ＳＯＩウェハであればこれを絶縁層１４まで下へ向かって到達させるのが有利であり、これによって素子空間４２が規定され、あとのステップでそこに活性領域が生成される。
【００４４】
ディープトレンチ３６が生成された後、少なくとも１つの第２の高温ステップが実行され、このステップにおいてウェル３２，３４をドーピングするためのドーパントが半導体基板１２に完全に入り込む。図４には、このように十分に完全に行われた拡散が矢印４４で表されている。ここで有利であるのは、半導体基板１２が絶縁層１４の上に設けられている半導体ボディ１０であればウェル３２，３４を拡散４４により絶縁層１４まで下方向に押し込ませることである。ウェル３２，３４をＳＯＩウェハ１０の絶縁性中間層１４まで下方向に延ばすことにより、半導体基板１２の厚さが僅かであることと関係して寄生容量が抑圧されるという利点が得られる。
【００４５】
図５には上記の高温ステップの結果が描かれており、ここではウェル３２，３４内のハッチング方向は、図１および図２中の表面層２０，２２のハッチング方向についてすでに説明したように結果として生じた導電型を表し、この導電型により該当領域の導電性が支配される。図５の実施例の場合、左側にはＰ型ウェル３２が、右側にはＮ型ウェル３４が拡散プロセスにより形成されている。この場合、ハッチングの密度は半導体の基板１２のドーパント原子の濃度に対し反比例している。もともと表面に存在していたドーピング層２０，２２のドーパント原子の濃度は比較的高かったのに対し、このドーパントの濃度はそれらが素子空間４２内で半導体の基板１２のほぼボリューム全体にわたって分布したことにより低下した。第２の高温ステップにおいて拡散４４により押し込ませる動作を、トレンチ構造３６の境界までドーパントが十分均質に分布するようになるまで継続させるのが有利である。最初は格子間位置に打ち込まれていたドーパント原子が正規の格子位置まで拡散することによって、ドーパント原子が活性化される。この現象ならびにホスト格子の原子の位置変化現象によってさらに、半導体基板１２のホスト格子においてイオン打ち込みにより引き起こされたビーム損傷がアニーリングにより回復処理される。
【００４６】
この段階では、互いに隣り合う素子空間４２が半導体基板１２の下側で絶縁層１４によって互いに分離されている。半導体基板１２の深部において、素子空間４２はディープトレンチ３６により互いに分離されている。半導体基板１２の表面においても良好な分離を実現する目的で、次にトレンチ構造３６が誘電体材料４６たとえば二酸化シリコン、窒化シリコン、ポリシリコンあるいはこれらの材料から成る多層系によって充填されている。当然ながら酸化物の充填を、ドーパント原子を半導体基板１２の深部へ完全に押し込む高温ステップと平行に実行することができる。
【００４７】
図５に示されている結果によれば、それぞれ異なるようにドーピングされたウェル領域３２，３４がＰ型ボディ３０によって互いに分離されて素子空間４２に配置された半導体ボディ１０が表されている。ついでさらにドーピングのために注入を行うことによって、たとえばソース端子４８、ゲート酸化物５２の上に設けられたゲート端子５０ならびにドレイン端子５４が生成され、これによってＤＭＯＳトランジスタが形成される。実際のＤＭＯＳトランジスタを製造するためにさらに別のステップを含めることができるのは自明であり、たとえばＣＭＰ（chemical mechanical polishing）平坦化、補助注入、閾値電圧注入、ゲート酸化、ゲートポリデポジション、パターニング（マスクステップ）、ＬＤＤ注入（ＬＤＤ＝lightly-doped-drain 軽度ドーピングドレイン, マスクステップ）、ソース／ドレイン注入（マスクステップ）、ＢＰＳＧデポジション（ＢＰＳＧ＝ホウリンケイ酸ガラス）、コンタクト窓エッチング、金属化などのステップを含めることができる。
【００４８】
これまで図１〜図５を参照しながら、以下のステップを有する第１の一連のプロセスについて説明してきた。すなわち出発材料としてＳＯＩウェハから出発して第１のステップにおいてＰ型ウェルドーパントの注入を行い、第２のステップにおいてＮ型ウェルドーパントの注入を行い、これをＰ型ウェルドーパントに対し横方向に間隔２４をとって行うのが有利である。ついで第３のステップにおいて第１の拡散２６（第１の高温ステップ）が行われてから、第４のステップにおいてディープトレンチ３６としてトレンチ構造が生成される。その後、第５のステップにおいて第２の拡散４４が行われ、さらに後続のステップ６およびステップ７においてトレンチ開口部が誘電体材料４６により充填され、さらにウェル３２，３４内に活性領域が生成される。
【００４９】
次に図６および図７ならびに図８および図９を参照しながら別の実施形態について説明する。この実施形態によれば、ドリフトゾーンの別個のドーピングを行わずに（図６，図７）または別個のドーピングを行って（図８，図９）トレンチ周縁状のドリフトゾーンを備えたＤＭＯＳトランジスタが生成される。
【００５０】
図６および図７による実施形態は、図１および図２を参照しながら説明した第１の両方の上述のステップをベースとしている。表面層２０，２２にドーパントが注入された後、マスク５６が生成される。この場合、レジストマスクでもよいしハードマスクでもよく、これはたとえば窒化シリコンから成る。ついで表面層２０と２２との間にオプションとして設けられた中間スペース３０の上でマスク５６が開口され、この開口部５８のところで半導体基板１２にトレンチ構造６０が生成され、これはたとえば異方性ＳＴＩエッチング（ＳＴＩ＝shallow trench isolation シャロウトレンチアイソレーション）によって達成することができる。図７にはこのトレンチ構造が描かれている。シャロウトレンチアイソレーション技術の場合、マスクで覆われた各領域の間に異方性エッチングプロセスによりトレンチが生成され、二酸化シリコンまたはポリシリコンのような絶縁材料によってあとで充填される。
【００５１】
この場合、アスペクト比つまりトレンチの深さとトレンチの幅との比が１以下であるトレンチが文字通りシャロウすなわち浅いとみなされる。トレンチ６０により殊に、第１のドーピング層２０と第２のドーピング層２２との間に規定の空間スペースが生成される。さらにトレンチ６０を形成することにより、表面層２０，２２が不所望にオーバラップして引き起こされる可能性のあるドーピングの鋭さが取り除かれる。
【００５２】
図７にはできあがったトレンチが描かれている。このあとに続いて、図３〜図６を参照しながらすでに説明した後続のステップが行われる。つまり最初に第１の高温ステップが行われ、ついで素子空間の境界としてディープトレンチが生成され、次に第２の高温ステップが行われ、ついで活性領域の生成ならびにコンタクトの形成が行われる。その際、第１の高温ステップをシャロウトレンチ６０の生成前に行ってもよい。少なくとも１つの高温ステップをＳＴＩエッチング後に実施すれば、エッチングに際して発生した欠陥を所定の度合いまでアニーリングにより回復処理することができる。しかしながらウェルドーピングの拡散がディープトレンチ生成後にただ１回の高温ステップだけで行われることになるのであれば、このことはあてはまらない。それというのも、ただ１回のそれ相応に長い高温ステップによって新たな欠陥が引き起こされる可能性があるからである。
【００５３】
シャロウトレンチ６０を伴うこの構成によって、ドリフトゾーンを別個にドーピングすることなくＤＭＯＳトランジスタが形成される。これにより殊に、ＤＭＯＳトランジスタのブレークダウン電圧が所望のように高められる。
【００５４】
別の択一的な実施形態として本発明によれば、別個にドーピングされたドリフトゾーンによってＤＭＯＳトランジスタの製造方法を改善することができる。この種のトランジスタの製造のために、最初に図１、図２および図６を参照しながらすでに説明したステップが実施される。ついで開口されたマスク５６によって、開口部５８の下にドーパントを注入することによりドーピングプロファイルが生成され、このことが図８に概略的に描かれている。この場合、注入を上方から垂直に行うことができるし、あるいは傾斜角度をつけて行うことができ、これによって注入時の優先方向が規定される。図８には矢印６４によって、傾斜角度を伴って入射するドーピングイオンビームが表されている。これによりたとえば、あとで右側にドレイン領域を配置する際にドレイン領域近傍におけるドリフトゾーンのドーピングを強めることができる。
【００５５】
ついで、ドーピングプロファイル６２においてＳＴＩプロセスを行うことによりトレンチが生成される。この場合、ドーピングプロファイル６２の周縁部６６がトレンチの側壁６８，７０および／または底部７２では残されたままになるようエッチングが行われ、その後、ウェルドーピングの完全な拡散４４が行われるまでウェルドーピングが行われる。この第２の高温ステップによりウェルドーピングの押し込みと並行して、トレンチ周縁部６６から周囲を取り囲む半導体基板１２のボリュームへドーパントの拡散７４が行われる。
【００５６】
ドリフトゾーンが別個にドーピングされないＤＭＯＳトランジスタの公知の製造方法よりも改善された点は、拡散ステップ（高温ステップ）の分割をドリフトゾーンにドーパントプロファイルを最適に生じさせるために利用することができ、これによってたとえばＲＥＳＵＲＦ効果が最適化される。
【００５７】
本発明による方法を、いわゆるバルク基板におけるウェルの製造にも利用できる。ウェルが下方向で絶縁層まで及ばないこのケースでは、ディープトレンチをウェルの深さよりも深くエッチングして形成するのが有利である。
【００５８】
後続の高温ステップにおいてトレンチ周縁部にあとで欠陥個所が形成されるリスクを、薄い酸化物層すなわちライナ酸化物をトレンチ構造表面に形成することによって低減できる。
【図面の簡単な説明】
【００５９】
【図１】第１のドーパントを注入中の半導体基板を示す図である。
【図２】半導体基板に２つのウェルを規定する場合をベースとしてドーパント注入後の半導体基板を示す図である。
【図３】ウェルドーピングの拡散がまだ不完全である第１の高温ステップ後の半導体基板を示す図である。
【図４】ディープトレンチエッチング後、第２の高温ステップ開始時の半導体基板を示す図である。
【図５】第２の高温ステップおよび活性領域の生成ならびにコンタクトの形成を行う後続のステップ後の半導体基板を示す図である。
【図６】トレンチにより境界づけられるドリフトゾーンをもつＤＭＯＳトランジスタを製造するための第１の選択可能な中間ステップを示す図である。
【図７】付随する第２の中間ステップを示す図である。
【図８】ＤＭＯＳトランジスタのためにドーピングされたドリフトゾーンを生成するための別の選択可能な中間ステップを示す図である。
【図９】付随する別のステップを示す図である。
【符号の説明】
【００６０】
１０  半導体ボディ
１２  半導体基板
１４  絶縁層
１６  マスク
１８  イオンビーム
２０，２２  表面層
３０  中間スペース
３２，３４  ウェル
３６  ディープトレンチ
４６  誘電体材料
４８  ソース
５０  ゲート
５２  ゲート酸化物
５４  ドレイン
５６  マスク
６０  シャロウトレンチ
【図１】
2005094000.tif 000003
【図２】
2005094000.tif 000004
【図３】
2005094000.tif 000005
【図４】
2005094000.tif 000006
【図５】
2005094000.tif 000007
【図６】
2005094000.tif 000008
【図７】
2005094000.tif 000009
【図８】
2005094000.tif 000010
【図９】
2005094000.tif 000011
【手続補正書】
【提出日】平成16年9月22日(2004.9.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
図７にはできあがったトレンチが描かれている。このあとに続いて、図３〜図５を参照しながらすでに説明した後続のステップが行われる。つまり最初に第１の高温ステップが行われ、ついで素子空間の境界としてディープトレンチが生成され、次に第２の高温ステップが行われ、ついで活性領域の生成ならびにコンタクトの形成が行われる。その際、第１の高温ステップをシャロウトレンチ６０の生成前に行ってもよい。少なくとも１つの高温ステップをＳＴＩエッチング後に実施すれば、エッチングに際して発生した欠陥を所定の度合いまでアニーリングにより回復処理することができる。しかしながらウェルドーピングの拡散がディープトレンチ生成後にただ１回の高温ステップだけで行われることになるのであれば、このことはあてはまらない。それというのも、ただ１回のそれ相応に長い高温ステップによって新たな欠陥が引き起こされる可能性があるからである。