(57)【要約】【課題】基板に形成されたトレンチの内壁層に生じる結晶欠陥を修復するとともに、内壁層の界面準位を低減することが可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】本発明は、半導体基板にトレンチを形成する工程を有する半導体装置の製造方法および半導体装置であって、下地Ｓｉ層１１ａ、傾斜ＳｉＧｅ層１１ｂ、緩和ＳｉＧｅ層１１ｃおよび歪Ｓｉ層１１ｄが下層から順に積層された基板１１に、下地Ｓｉ層１１ａの内部に達するトレンチ１５を形成した後、重水素アニール処理を行うことを特徴とする半導体装置の製造方法および半導体装置である。【選択図】図１
2005150415.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程を有する半導体装置の製造方法であって、
半導体基板にトレンチを形成した後、重水素アニール処理を行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記重水素アニール処理を行うとともに水素アニール処理を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記重水素アニール処理を行った後、重水素ガス雰囲気下または水素ガス雰囲気下で前記トレンチ内に成膜処理を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記半導体基板が、シリコンとシリコンとは格子定数の異なる原子との混晶層を有する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体基板が、シリコンとシリコンとは格子定数の異なる原子との混晶層と、当該混晶層上に形成された歪シリコン層を有する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記半導体基板が、シリコンとシリコンとは格子定数の異なる原子との混晶層と、当該混晶層上に形成された歪シリコン層を有しており、
前記半導体基板に、前記歪シリコン層と前記混晶層とに渡る深さの前記トレンチを形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
半導体基板にトレンチが設けられた半導体装置であって、
前記トレンチの内壁層に、重水素原子が含有されている
ことを特徴とする半導体装置。
【請求項８】
前記トレンチの内壁層に、重水素原子とともに水素原子が含有されている
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記半導体基板が、シリコンとシリコンとは格子定数の異なる原子との混晶層を有する
ことを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記半導体基板が、シリコンとシリコンとは格子定数の異なる原子との混晶層と、当該混晶層上に形成された歪シリコン層を有する
ことを特徴とする請求項７記載の半導体装置。
【請求項１１】
前記半導体基板が、シリコンとシリコンとは格子定数の異なる原子との混晶層と、当該混晶層上に形成された歪シリコン層を有しており、
前記半導体基板に、前記歪シリコン層と前記混晶層とに渡る深さの前記トレンチが形成されている
ことを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、半導体基板に素子分離、またはキャパシタ形成等のためのトレンチを形成する工程を有する半導体装置の製造方法およびこれによって得られる半導体装置に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）結晶を基板に用いた半導体装置は、性能アップ・コスト低減化の観点より、微細化・高集積化が進められている。しかし、Ｓｉ結晶という材料を使う限り、飛躍的にデバイス性能を向上させるには限度がある。
【０００３】
そこで、近年、Ｓｉ結晶以外の材料を導入し、デバイス性能の向上を図ることが模索されている。例えば、ＳｉとＳｉとは格子定数の異なる原子との混晶であり、具体的には、Ｓｉとゲルマニウム（Ｇｅ）の混晶（ＳｉＧｅ）、ＳｉとＧｅと炭素（Ｃ）の混晶（ＳｉＧｅＣ）等といった、Ｓｉよりも電子の移動度の大きな新規材料の利用が検討されている。
【０００４】
また、歪Ｓｉ結晶の利用も模索されている。これは下層のＳｉ層にＳｉよりも格子定数の大きいＧｅを添加して、Ｓｉ層よりも格子定数の大きいＳｉ−Ｇｅネットワークを形成し、その上層に形成するＳｉ結晶を歪ませることで歪Ｓｉ層を形成し、電子の移動度を向上させる方法である（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００１−１４８４７３号公報
【０００６】
一方、半導体プロセスにおいて、ＳＴＩ（Shallow Trench Isolation）型の素子分離工程やトレンチキャパシタを形成する際のＤｅｅｐ−Ｔｒｅｎｃｈ工程では、半導体基板にトレンチを形成するが、このような加工を施した半導体基板におけるトレンチの内壁層には結晶（格子）欠陥が生じ易い。ここで、結晶欠陥はリーク電流を発生させる要因となることから、この結晶欠陥を修復するために、トレンチに水素アニール処理工程を行うことが報告されている（例えば、特許文献２参照）。
【０００７】
【特許文献２】特開２００２−２３１９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、水素アニール処理では、トレンチの内壁層の結晶欠陥は十分に修復されず、また、トレンチの内壁層に界面（表面）準位が形成される傾向があった。界面準位が形成されると、その界面近傍では、電子や正孔をトラップし、接合リークを発生させ易くなるため、デバイス性能を悪化させてしまう。
【０００９】
さらに、上述したように、半導体基板がＳｉとＳｉとは格子定数の異なる原子との混晶層を有する場合には、この混晶層に転位などの結晶欠陥が発生し易い傾向がある。これにより、特に、このような半導体基板にトレンチを形成する場合には、トレンチの内壁層に露出した混晶層に結晶欠陥が発生し易い傾向があった。
【００１０】
また、半導体基板が、例えばＳｉＧｅ層からなる混晶層とその上層に形成される歪Ｓｉ層を有した積層構造であり、この半導体基板に歪Ｓｉ層と混晶層とに渡る深さのトレンチを形成する場合には、トレンチの内壁層に露出された混晶層や歪Ｓｉ層に結晶欠陥が発生し易いだけでなく、露出された各層の界面からこの界面に沿って多数の結晶欠陥が発生し、トレンチの内壁層の界面準位もさらに増大する傾向があった。
【課題を解決するための手段】
【００１１】
上述したような課題を解決するために、本発明における半導体装置の製造方法は、半導体基板にトレンチを形成する工程を有する半導体装置の製造方法であって、半導体基板にトレンチを形成した後、重水素アニール処理を行うことを特徴としている。
【００１２】
このような半導体装置の製造方法によれば、重水素アニール処理を行うことにより、トレンチの内壁層に生じた結晶欠陥に重水素原子が結合するため、結晶欠陥が修復される。また、内壁層の結晶欠陥に重水素原子が結合することで、トレンチの内壁層に形成される界面準位も低減される。さらに、結晶欠陥に結合された重水素原子は離脱し難いため、トレンチの内壁層の結晶欠陥が修復された状態で維持されるとともに、界面準位が低い状態で維持される。
【００１３】
また、背景技術で説明したように、ＳｉとＳｉとは格子定数の異なる原子との混晶層を有する半導体基板、または、混晶層とこの上層に形成された歪Ｓｉ層とを有した積層構造の半導体基板のような、結晶欠陥の発生し易い半導体基板にトレンチを形成する場合であっても、重水素アニール処理を行うことにより、トレンチの内壁層に発生した結晶欠陥に重水素原子が結合することで、結晶欠陥が修復されるとともに、内壁層の界面準位が低減される。さらに、結晶欠陥に結合された重水素原子は離脱し難いため、トレンチの内壁層の結晶欠陥が修復された状態で維持されるとともに、界面準位が低い状態で維持される。
【００１４】
また、本発明の半導体装置は、半導体基板にトレンチが設けられた半導体装置であって、このトレンチの内壁層に、重水素原子が含有されていることを特徴としている。
【００１５】
このような半導体装置によれば、半導体基板に設けられた結晶欠陥の発生し易いトレンチの内壁層に重水素原子が含有されており、重水素原子は離脱し難いことから、トレンチの内壁層の結晶欠陥が修復された状態で維持されるとともに、界面準位が低い状態で維持される。また、ＳｉとＳｉとは格子定数の異なる原子との混晶層を有する半導体基板、または、混晶層とこの上層に形成された歪Ｓｉ層を有した半導体基板のような、結晶欠陥の発生し易い構造の半導体基板にトレンチが設けられている場合であっても、トレンチの内壁層に重水素原子が含有されていることで、内壁層の結晶欠陥が修復された状態で維持されるとともに、界面準位が低い状態で維持される。
【発明の効果】
【００１６】
本発明における半導体装置の製造方法およびこれによって得られる半導体装置によれば、半導体基板にトレンチを形成した後、重水素アニール処理を行うことにより、トレンチの内壁層の結晶欠陥が修復された状態で維持されるとともに、内壁層の界面準位が低い状態で維持される。
【００１７】
また、ＳｉとＳｉとは格子定数の異なる原子との混晶層を有する半導体基板、または、混晶層とこの上層に形成された歪Ｓｉ層を有した半導体基板のような、結晶欠陥の発生し易い構造の半導体基板にトレンチを形成する場合であっても、トレンチを形成した後、重水素アニール処理を行うことにより、トレンチの内壁層の結晶欠陥が修復された状態で維持されるとともに、内壁層の界面準位が低い状態で維持される。
【００１８】
したがって、結晶欠陥や界面準位の増大により、トレンチの内壁層近傍に電子や正孔がトラップされるのを防ぐことができる。このため、接合リークの発生を防止することができ、デバイス性能の悪化を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
（第１実施形態）
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１〜図２の製造工程断面図によって説明する。本実施形態においては、半導体装置の構成を製造工程順に説明する。
【００２０】
ここでは、半導体基板（基板１１）に素子分離用のトレンチを形成する場合の例について説明する。また、基板１１は、ＳｉとＳｉとは格子定数の異なる原子との混晶層と、この混晶層上に形成された歪Ｓｉ層を有することとする。ここでの混晶層はＳｉとＳｉよりも格子定数の大きいＧｅとの混晶層とする。
【００２１】
まず、図１（ａ）に示すように、単結晶Ｓｉからなる下地Ｓｉ層１１ａ上に、上層に向けてＧｅの組成率が徐々に多くなるように、Ｓｉ層中にＧｅを混入した傾斜ＳｉＧｅ層１１ｂを５０ｎｍ〜１５０ｎｍの膜厚で成膜する。ここでは、例えば、下層から上層に向けてＧｅの組成率が０％から２０％となるように、Ｇｅを混入する。次に、この傾斜ＳｉＧｅ層１１ｂ上に、Ｓｉ層中のＧｅの組成率が約２０％の緩和ＳｉＧｅ層１１ｃを５０ｎｍ〜１００ｎｍの膜厚で成膜する。その後、この緩和ＳｉＧｅ層１１ｃ上に、歪Ｓｉ層１１ｄを１０ｎｍ〜３０ｎｍの膜厚で成膜する。ここでの成膜は、例えば化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法により行うこととする。
【００２２】
これにより、下地Ｓｉ層１１ａ、傾斜ＳｉＧｅ層１１ｂ、緩和ＳｉＧｅ層１１ｃおよび歪Ｓｉ層１１ｄが、下層から順に積層された基板１１を形成する。
【００２３】
次に、基板１１上に、例えば８５０℃でアニール処理を行うことで、膜厚２ｎｍ程度の酸化シリコン（ＳｉＯ2）からなる熱酸化膜１２を形成する。次に、熱酸化膜１２の表面を例えば希フッ酸で処理し、その後、減圧化学的気相成長（Low Pressure Chemical Vapor Deposition（ＬＰＣＶＤ））法により、熱酸化膜１２上に窒化シリコン（ＳｉＮ）膜１３を約２００ｎｍの膜厚で成膜する。このＳｉＮ膜１３は、後工程で基板１１にトレンチを形成し、トレンチ内に素子分離膜を埋め込んだ後、化学的機械的研磨（Chemical Mechanical Polishing(ＣＭＰ)）法により、素子分離膜を平坦化する際のストッパーの役割をする。
【００２４】
続いて、図１（ｂ）に示すように、ＳｉＮ膜１３上にレジストパターン１４を形成した後、このレジストパターン１４をマスクに用いた反応性イオンエッチングにより、ＳｉＮ膜１３、熱酸化膜１２および基板１１を除去し、下地Ｓｉ層１１ａの内部に達する素子分離用のトレンチ１５を形成する。ここで、例えばトレンチ１５のテーパ角度は、７０°から９０°の範囲で設定し、トレンチ１５の深さは、２００ｎｍ〜４００ｎｍの範囲に設定する。
【００２５】
これにより、トレンチ１５の内壁層１５ａには、下地Ｓｉ層１１ａ、傾斜ＳｉＧｅ層１１ｂ、緩和ＳｉＧｅ層１１ｃおよび歪Ｓｉ層１１ｄが露出され、また、これらの各層の界面も露出された状態となる。そして、内壁層１５ａに露出された傾斜ＳｉＧｅ層１１ｂ、緩和ＳｉＧｅ層１１ｃ、歪Ｓｉ層１１ｄおよび各層の界面には結晶欠陥が多数発生した状態となっている。
【００２６】
次に、図１（ｃ）に示すように、アッシング処理を行い、例えば硫酸と過酸化水素水の混合溶液により薬液処理を行うことで、レジストパターン１４（前記図１（ｂ）参照）を除去する。その後、さらに、例えば希フッ酸溶液、または硫酸とフッ酸との混合溶液を用いて洗浄することにより、レジストパターン１４を確実に除去する。
【００２７】
次に、例えば減圧炉を用いることにより、１００％重水素雰囲気条件にて、トレンチ１５の形成された基板１１に、例えば０．５ｈ〜２ｈの処理時間で重水素アニール処理を行う。ここでの処理温度は、基板１１に用いる材料の熱耐性に合わせて適宜設定する。また、基板１１に既に素子が形成されている場合があれば、その素子に影響を与えない範囲の温度とする。この重水素アニール処理により、トレンチ１５の内壁層１５ａに発生した多数の結晶欠陥に重水素原子が結合するため、内壁層１５ａの結晶欠陥が修復されるとともに、内壁層１５ａの界面準位が低減される。
【００２８】
続いて、１００％水素雰囲気条件にて、基板１１に例えば０．５ｈ〜２ｈの処理時間で水素アニール処理を行う。この水素アニール処理により、トレンチ１５の内壁層１５ａの結晶欠陥に水素原子が結合されることで、結晶欠陥がさらに確実に修復される。
【００２９】
この水素アニール処理は、上述した重水素アニール処理でトレンチ１５の内壁層１５ａの結晶欠陥が十分に修復される場合には、必ずしも行わなくてもよい。ただし、内壁層１５ａに露出した各層の界面から、その界面に沿って生じた結晶欠陥は、水素アニール処理により修復され易いため、水素アニール処理を行う方が好ましい。
【００３０】
ここでは、内壁層１５ａに重水素アニール処理を行った後、水素アニール処理を行うこととしたが、この水素アニール処理は重水素アニール処理の前に行ってもよく、また、重水素アニール処理の際に、重水素とともに水素を流入することで、同一工程でのアニール処理を行ってもよい。
【００３１】
そして、重水素アニール処理と、水素アニール処理を行う処理回数は、特に１回に限定されるものではなく、基板１１に用いる材料の熱耐性に合わせて適宜設定することとする。また、基板１１に既に素子が形成されている場合があれば、その素子に影響を与えない範囲の処理回数とする。
【００３２】
次いで、図２（ｄ）に示すように、高密度プラズマＣＶＤ（High Density Plasma-CVD（ＨＤＰ−ＣＶＤ））法、または、準常圧ＣＶＤ（Sub Atomospheric（ＳＡ−ＣＶＤ））法など埋め込み特性の優れた技術を用いて、トレンチ１５内に例えばＳｉＯ2からなる素子分離膜１６を埋め込むように、ＳｉＮ膜１３上に素子分離膜１６を成膜する。この成膜処理は、例えば、重水素雰囲気下または水素雰囲気下で行うこととする。このように、重水素雰囲気下または水素雰囲気下で成膜処理を行うことにより、アニール処理と同様の作用を奏し、トレンチ１５の内壁層１５ａの結晶欠陥がさらに修復されるだけでなく、素子分離膜１６の埋め込みも向上するため、好ましい。また、重水素雰囲気下で成膜処理を行う場合には、内壁層１５ａの界面準位も低減されるため、さらに好ましい。
【００３３】
次に、図２（ｅ）に示すように、例えば、ＣＭＰ法により、ＳｉＮ膜１３の表面が露出するまで、素子分離膜１６を研磨して、平坦化する。この際、ＳｉＮ膜１３はＣＭＰのストッパーとして機能する。その後、再度、重水素アニール処理または水素アニール処理を行ってもよい。水素アニール処理を行うことにより、ＣＭＰのプロセスを経たことで発生した結晶欠陥を修復することができるため、好ましく、重水素アニール処理を行うことにより、この結晶欠陥を修復するとともに、界面準位も低減されるため、さらに好ましい。
【００３４】
このような半導体装置の製造方法およびこれによって得られる半導体装置によれば、基板１１にトレンチ１５を形成した後、重水素アニール処理を行うことにより、トレンチ１５の内壁層１５ａに発生した結晶欠陥に重水素原子が結合する。このため、内壁層１５ａの結晶欠陥を修復するとともに、内壁層１５ａの界面準位を低減させることができる。さらに、結晶欠陥に結合した重水素原子は離脱し難いことから、内壁層１５ａの結晶欠陥が修復された状態を維持するとともに、界面準位を低い状態で維持することができる。
【００３５】
また、本実施形態で用いた基板１１は、傾斜ＳｉＧｅ層１１ｂ、緩和ＳｉＧｅ層１１ｃおよび歪Ｓｉ層１１ｄを有しているため、結晶欠陥が発生し易く、さらに、このような基板１１にトレンチ１５を形成することで、トレンチ１５の内壁層１５ａには、上記の各層だけでなく各層の界面も露出されることから、この界面に沿って結晶欠陥が発生し易い。このような基板１１であっても、重水素アニール処理を行うことにより、トレンチ１５の内壁層１５ａの結晶欠陥を修復するとともに、界面準位を低減させることができ、さらに、内壁層１５ａの結晶欠陥が修復された状態を維持するとともに、界面準位を低い状態で維持することができる。
【００３６】
したがって、結晶欠陥や界面準位の増大によりトレンチ１５の内壁層１５ａ近傍に電子や正孔がトラップされるのを防ぐことができる。このため、トレンチ１５に素子分離膜１６を埋め込み、素子分離を行った後、歪Ｓｉ層１１ｄに形成される素子における接合リークの発生を防止することができ、デバイス性能を向上させることができる。
【００３７】
また、本実施形態では、トレンチ１５の形成された基板１１に、重水素アニール処理を行った後、水素アニール処理を行うことから、より確実に内壁層１５ａの結晶欠陥を修復することができ、内壁層１５ａに露出された各層の界面からこの界面に沿って発生した結晶欠陥も修復することができる。
【００３８】
さらに、トレンチ１５に素子分離膜１６を埋め込む成膜処理を、重水素雰囲気下または水素雰囲気下で行うことにより、内壁層１５ａの結晶欠陥を確実に修復するだけでなく、素子分離膜１６の埋め込み特性も向上させることができる。また、重水素雰囲気下で成膜処理を行う場合には、内壁層１５ａの界面準位もさらに低減することができる。
【００３９】
なお、本実施形態では、下地Ｓｉ層１１ａ、傾斜ＳｉＧｅ層１１ｂ、緩和ＳｉＧｅ層１１ｃおよび歪Ｓｉ層１１ｄを下層から順に積層した基板１１に、下地Ｓｉ層１１ａの内部に達するトレンチ１５を形成する例について説明した。ただし、このトレンチ１５の深さは特に限定されるものではなく、下地Ｓｉ層１１ａに達しなくてもよく、例えば最上層の歪Ｓｉ層１１ｄのみにトレンチ１５を形成する場合であっても、本発明は適用可能である。また、ＳｉＧｅまたはＳｉＧｅＣのような、ＳｉとＳｉとは格子定数の異なる原子との混晶で構成された基板１１にトレンチ１５を形成する場合であっても、ＳｉＧｅ、ＳｉＧｅＣは結晶欠陥を発生し易い構造であるから、本発明を好適に適用することが可能である。さらに、基板１１がＳｉ結晶により形成されている場合、また、ＳＯＩで形成されている場合には、本実施形態で用いた基板１１にトレンチ１５を形成する場合と比較して、結晶欠陥は発生しにくいものの、本実施形態と同様の効果を奏する。
【００４０】
（第２実施形態）
本実施形態では、基板１１にトレンチキャパシタを形成する際のディープトレンチを形成する工程を有する半導体装置の製造方法について説明する。本発明の半導体装置の製造方法に係わる実施の形態の一例を、図３の製造工程断面図によって説明する。本実施形態においては、半導体装置の構成を製造工程順に説明する。なお、第１実施形態と同様の構成には同一の番号を付して説明する。
【００４１】
まず、図３（ａ）に示すように、第１実施形態と同様の下地Ｓｉ層１１ａ、傾斜ＳｉＧｅ層１１ｂ、緩和ＳｉＧｅ層１１ｃ、歪Ｓｉ層１１ｄが下層から順に積層された基板１１を形成する。次に、基板１１上に、例えば８５０℃でアニール処理を行うことで、膜厚２ｎｍ程度の酸化シリコン（ＳｉＯ2）からなる熱酸化膜１２を形成する。続いて、熱酸化膜１２の表面を例えば希フッ酸で処理し、その後、減圧ＣＶＤ（Low Pressure Chemical Vapor Deposition（ＬＰ−ＣＶＤ））法により、熱酸化膜１２上に窒化シリコン（ＳｉＮ）からなるＳｉＮ膜１３を約２００ｎｍの膜厚で成膜する。このＳｉＮ膜１３は、後工程で基板１１にディープトレンチを形成する際のハードマスクとなる。
【００４２】
次に、図３（ｂ）に示すように、ＳｉＮ膜１３上にレジストパターン１４を形成した後、このレジストパターン１４をマスクに用いた反応性イオンエッチングにより、ＳｉＮ膜１３、熱酸化膜１２および基板１１を除去し、下地Ｓｉ層１１ａに達するディープトレンチ（トレンチ２５）を形成する。ここで、トレンチ２５のテーパ角度は、例えば８５°から９０°の範囲で設定し、トレンチ２５の深さは、５μｍ〜８μｍの範囲に設定する。
【００４３】
続いて、図３（ｃ）に示すように、アッシング処理を行い、例えば硫酸と過酸化水素水の混合溶液により薬液処理を行うことで、レジストパターン１４（前記図３（ｂ）参照）を除去する。その後、さらに、例えば希フッ酸溶液を用いて洗浄することにより、レジストパターン１４を確実に除去する。
【００４４】
次に、例えば減圧炉を用いることにより、１００％重水素雰囲気条件にて、トレンチ２５が形成された基板１１に、例えば０．５ｈ〜２ｈの処理時間で重水素アニール処理を行う。ここでの処理温度は、基板１１に用いる材料の熱耐性に合わせて適宜設定する。また、基板１１に既に素子が形成されている場合があれば、その素子に影響を与えない範囲の温度とする。
【００４５】
続いて、１００％水素雰囲気条件にて、基板１１に例えば０．５ｈ〜２ｈの処理時間で水素アニール処理を行う。この水素アニール処理は、第１実施形態と同様に、上述した重水素アニール処理でトレンチ２５の内壁層２５ａの結晶欠陥が十分に修復される場合には、必ずしも行わなくてもよい。
【００４６】
ここでは、重水素アニール処理を行った後、水素アニール処理を行うこととしたが、この水素アニール処理は重水素アニール処理の前に行ってもよく、また、重水素アニール処理の際に、重水素とともに水素を流入することで、同一工程でのアニール処理を行ってもよい。
【００４７】
この重水素アニール処理と、水素アニール処理の処理回数は、特に１回に限定されるものではなく、基板１１に用いる材料の熱耐性に合わせて適宜設定する。また、基板１１に既に素子が形成されている場合があれば、その素子に影響を与えない範囲の処理回数とする。
【００４８】
この後の工程は、既知のトレンチキャパシタの製造工程と同様に行われる。すなわち、トレンチ２５の内壁層２５ａの下部領域に下層電極を形成した後、この下層電極が形成された内壁層２５ａを覆うように、キャパシタ絶縁膜を成膜する。その後、トレンチ２５を埋め込むように、キャパシタ絶縁膜上に導電性膜を成膜することで、トレンチ２５内に上部電極を形成し、トレンチ２５内に下部電極、キャパシタ絶縁膜、上部電極が下層から順に積層されたトレンチキャパシタを形成する。
【００４９】
このような半導体装置の製造方法およびこれによって得られる半導体装置によれば、基板１１にトレンチ２５を形成した後、重水素アニール処理を行うことにより、第１実施形態と同様の効果を奏することができる。
【００５０】
また、本実施形態では、トレンチキャパシタを形成するためのトレンチ２５の内壁層２５ａに生じた結晶欠陥を修復するとともに界面準位を低減させることから、キャパシタにおけるリーク電流の発生を防ぐことができる。また、トレンチ２５の内壁層２５ａを覆うように成膜されるキャパシタ絶縁膜の密着性を向上させることができる。
【００５１】
なお、本実施形態においても、下地Ｓｉ層１１ａ、傾斜ＳｉＧｅ層１１ｂ、緩和ＳｉＧｅ層１１ｃおよび歪Ｓｉ層１１ｄが、下層から順に積層された基板１１に下地Ｓｉ層１１ａの内部に達するトレンチ２５を形成する例について説明した。しかし、本発明はこれに限定されるものではなく、トレンチ２５の深さは下地Ｓｉ層１１ａの内部に達しなくてもよい。また、基板１１がＳｉＧｅ、ＳｉＧｅＣなどのＳｉとＳｉとは異なる格子定数の原子との混晶で構成されている基板、Ｓｉ結晶からなる基板、ＳＯＩ基板であっても本発明を適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その３）である。
【符号の説明】
【００５３】
１１…基板、１１ａ…下地Ｓｉ層、１１ｂ…傾斜ＳｉＧｅ層、１１ｃ…緩和ＳｉＧｅ層、１１ｄ…歪Ｓｉ層、１２…熱酸化膜、１３…ＳｉＮ膜、１５，２５…トレンチ、１５ａ，２５ａ…内壁層
【図１】
2005150415.tif 000003
【図２】
2005150415.tif 000004
【図３】
2005150415.tif 000005