(57)【要約】【課題】  ゲート電極の形成およびゲート電極の引き出しを容易かつ安価におこなうことができるトレンチゲート型半導体装置およびその製造方法を提供すること。【解決手段】  トレンチ形成後、全ての酸化膜を除去し、その後、ゲート絶縁膜を形成し、ゲート電極をトレンチ内に充填する。その後、ゲート絶縁膜をストッパーとして研磨により平坦化を行う。【選択図】        図７
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【特許請求の範囲】
【請求項１】
半導体基板の表面層に形成された第１導電型の第１領域と、該第１領域を突き抜けて前記半導体基板に達するトレンチと、前記第１領域の表面層に該トレンチに隣接して形成された第２導電型の第２領域と、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極層と、前記トレンチ上方に位置し、前記第２領域と電気的に接続される金属主電極と、前記トレンチ上方に位置し、前記金属主電極と離間され、前記ゲート電極層と電気的に接続されるゲート電極配線とを備えたトレンチゲート型半導体装置において、
前記ゲート電極配線下方には、前記トレンチが交差する領域を有し、該交差する領域で前記ゲート電極層と前記ゲート電極配線が電気的に接続されることを特徴とするトレンチゲート型半導体装置。
【請求項２】
前記トレンチの幅が前記半導体基板内で等しくなるように形成されたことを特徴とする請求項１に記載のトレンチゲート型半導体装置。
【請求項３】
半導体基板の表面層に形成された第１導電型の第１領域と、該第１領域を突き抜けて前記半導体基板に達するトレンチと、前記第１領域の表面層に該トレンチに隣接して形成された第２導電型の第２領域と、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極層と、を備えたトレンチゲート型半導体装置の製造方法において、
前記半導体基板の表面層に絶縁膜を形成して前記トレンチを形成する工程と、
前記絶縁膜を除去する工程と、
前記半導体基板表面および前記トレンチ内面に前記ゲート絶縁膜を形成する工程と、
前記トレンチを埋め込むように前記半導体基板表面および前記トレンチ内にゲート電極層を堆積する工程と、
前記半導体基板表面のゲート絶縁膜をストップ層として前記ゲート電極層を研磨する平坦化工程と、
を備えたことを特徴とするトレンチゲート型半導体装置の製造方法。
【請求項４】
前記平坦化工程後に、前記第２領域を拡散形成する工程を備えたことを特徴とする請求項３に記載のトレンチゲート型半導体装置の製造方法。
【請求項５】
前記絶縁膜を除去する工程の後に、還元性雰囲気中でのアニール処理工程を備えたことを特徴とする請求項３または４に記載のトレンチゲート型半導体装置の製造方法。
【請求項６】
前記第２領域を形成する工程の後、前記半導体基板表面に層間絶縁膜を形成する工程と、該層間絶縁膜をパターニングし、前記ゲート電極層を露出するコンタクト孔を形成する工程と、該コンタクト孔を含めた前記層間絶縁膜表面にゲート電極配線を形成する工程と、
を備えたことを特徴とする請求項４または５のいずれか一つに記載のトレンチゲート型半導体装置の製造方法。
【請求項７】
前記ゲート電極層が多結晶シリコンからなることを特徴とする請求項３ないし６いずれかに記載のトレンチゲート半導体装置の製造方法。
【請求項８】
前記平坦化工程の後に、前記半導体基板表面のゲート絶縁膜を除去する工程と、前記半導体基板表面および前記多結晶シリコン表面に熱酸化によりスクリーン酸化膜を形成する工程と、を備えたことを特徴する請求項７記載のトレンチゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型半導体装置およびトレンチゲート型半導体装置の製造方法に関し、特に電気特性のバラツキを抑えたトレンチゲート型半導体装置およびトレンチゲート型半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、トレンチ内にゲート絶縁膜が形成された構造を有するトレンチゲート型半導体装置（以下、トレンチＭＯＳ型半導体装置とする）として、トレンチＭＯＳＦＥＴがある。図１３および図１４は、従来の製造方法により製造されるトレンチＭＯＳＦＥＴの製造途中の構成を示す図で、図１３は要部平面図であり、図１４は図１３のＣ−Ｃ´断面を示し、図１４（ｅ）が図１３に対応する断面図である。
【０００３】
図１３は、トレンチ４とトレンチ４内にゲート絶縁膜７を介して多結晶シリコンなどのゲート電極８が形成され、トレンチ４端部から厚い酸化膜３１に渡ってゲート電極８が引き出されている。厚い酸化膜３１上のゲート電極８の上には、図１４（ｅ）で示す層間絶縁膜１３が形成され、層間絶縁膜１３にコンタクト孔を形成してゲート電極８とゲート電極配線１５とが接続される。
【０００４】
従来は、まずｎ＋ドレイン領域１１を備えたｎ型のシリコン半導体基板１の表面に厚い酸化膜３１を形成し、その後、半導体基板１の表面層にｐ型のウェル領域２を形成し、ウェル領域２の表面に所望のパターンの酸化膜３よりなるマスクを形成し、この酸化膜３の開口部のシリコン半導体基板１にトレンチエッチングを行い、シリコン半導体基板１にトレンチ４を形成する。このとき、トレンチ側壁にＳｉＯ2系の側壁保護膜５が生成される（図１４（ａ））。側壁保護膜５をフッ酸などのエッチング液を用いて除去する。このとき、酸化膜３がトレンチ４から後退し酸化膜３の開口部が拡がる（図１４（ｂ））。その後、水素アニール処理によりトレンチ４内のダメージを除去する。この際トレンチ４の側壁４１，４２が平坦化され、コーナー部４３，４４，４５および４６が丸まる（図１４（ｃ））。この後、ゲート絶縁膜７を形成し、トレンチ４内に多結晶シリコンなどのゲート電極８を埋め、厚い酸化膜３１上への引き出し部８１を残しエッチバックする（図１４（ｄ））。その後、ゲート電極８をマスクとして不純物の注入およびドライブによりソース領域９を拡散形成し、さらに、ゲート電極８とソース電極１２とを絶縁するための層間絶縁膜１３を形成する。そして、ソース領域９とベースコンタクト領域１０とに電気的に接続するソース電極１２およびドレイン領域１１と接続するドレイン電極１４を形成する（図１４（ｅ））。このようにして、トレンチＭＯＳＦＥＴが形成される。
【０００５】
しかしながら、上述した従来の製造方法では、つぎのような問題点があった。
【０００６】
まず第１に、図１４（ｄ）のように、ゲート電極８をトレンチ４内に堆積した後、上端をトレンチ４の開口部よりも低くなるようエッチバックする際、形状制御性が悪く後退距離１５のウエハ面内バラツキやロット間バラツキが大きくなる問題があった。さらに、その結果として、ソース領域９の深さがバラツキ、電気特性のバラツキが大きくなる問題があった。
【０００７】
第２に、図１４（ｅ）のように、トレンチ４の開口部をＢＰＳＧなどの層間絶縁膜１３で埋め込む構成では、半導体基板１と層間絶縁膜１３との熱膨張率の差により、高温プロセスにおいて応力が発生し、半導体基板１にクラックが入り漏れ電流が多くなる問題があった。
【０００８】
第３に、上記第２の問題点を回避するためにゲート電極８のエッチバック量を減らすと、半導体基板表面にエッチ残りが発生する場合がある。このエッチ残りがゲート電極とつながって残っていた場合、ソース電極と接触しゲートとソースが短絡する。このように不良率が上がる問題があった。
【０００９】
第４に、トレンチ内壁を水素アニール処理する際、図１４（ｂ）のように酸化膜が後退した状態で行うと、図１４（c）の丸部６の拡大図である図１５に示すように、酸化膜３とウェル領域２の表面のシリコンとの境界部に歪み１６が生じ、図１４（ｅ）に示したゲート電極８の引き出し部８１と該歪み１６との間で電界が集中し、耐圧が低くなるという問題があった。
【００１０】
上記第１の欠点を回避する手段としてＣＤＥを用いてエッチバックを行う方法が特許文献１に開示されているが、上記第２と第３の問題は解決できない。
【００１１】
また、本願と同一出願人によって出願された、特願２００２−２６２５００号において、上記第１から第３の問題を解決する方法として、トレンチ４とは別にゲート引き出し用の溝を形成し、ＣＭＰにて研磨する方法が開示され、また、同様に、特願２００２−３０１１５８号で、上記第４の問題を解決する方法として、酸化膜が後退したトレンチ縁部に窒化膜を形成した状態で水素アニール処理を行うことにより歪み部の形成を防ぐことにより、耐圧を上げる方法が開示されている。
【００１２】
しかしながら、特願２００２−２６２５００号および特願２００２−３０１１５８号は、工程の追加が必要となり、コストを上げる要因となる。また、それぞれでは全ての問題を解決することができないため、両方とも採用する必要がある。
【特許文献１】特開平７−３２６７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事情に鑑みてなされたものであって、上記第１から第４の問題点を低コストで簡易に解決することができるトレンチゲート型半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明のトレンチゲート型半導体装置は、半導体基板の表面層に形成された第１導電型の第１領域と、該第１領域を突き抜けて前記半導体基板に達するトレンチと、前記第１領域の表面層に該トレンチに隣接して形成された第２導電型の第２領域と、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極層と、前記トレンチ上方に位置し、前記第２領域と電気的に接続される金属主電極と、前記トレンチ上方に位置し、前記金属主電極と離間され、前記ゲート電極層と電気的に接続されるゲート電極配線とを備えたトレンチゲート型半導体装置において、
前記ゲート電極配線直下には、前記トレンチが交差する領域を有し、該交差する領域で前記ゲート電極層と前記ゲート電極配線が電気的に接続されることとする。
【００１５】
前記トレンチの幅が前記半導体基板内で等しくなるように形成されたこととする。
【００１６】
また、製造方法としては、
半導体基板の表面層に形成された第１導電型の第１領域と、該第１領域を突き抜けて前記半導体基板に達するトレンチと、前記第１領域の表面層に該トレンチに隣接して形成された第２導電型の第２領域と、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極層と、を備えたトレンチゲート型半導体装置の製造方法において、前記半導体基板の表面層に絶縁膜を形成して前記トレンチを形成する工程と、前記絶縁膜を除去する工程と、前記半導体基板表面および前記トレンチ内面に前記ゲート絶縁膜を形成する工程と、
前記トレンチを埋め込むように前記半導体基板表面および前記トレンチ内にゲート電極層を堆積する工程と、前記半導体基板表面のゲート絶縁膜をストップ層として前記ゲート電極層を研磨する平坦化工程と、を備えたこととする。
【００１７】
また、前記平坦化工程後に、前記第２領域を拡散形成する工程を備えたこととする。
【００１８】
また、前記絶縁膜を除去する工程の後に、還元性雰囲気中でのアニール処理工程を備えたこととする。
【００１９】
また、前記第２領域を形成する工程の後、前記半導体基板表面に層間絶縁膜を形成する工程と、該層間絶縁膜をパターニングし、前記ゲート電極層を露出するコンタクト孔を形成する工程と、該コンタクト孔を含めた前記層間絶縁膜表面にゲート電極配線を形成する工程と、
を備えたこととする。
【００２０】
また、前記ゲート電極層が多結晶シリコンからなることとする。
【００２１】
さらに、前記平坦化工程の後に、前記半導体基板表面のゲート絶縁膜を除去する工程と、前記半導体基板表面および前記多結晶シリコン表面に熱酸化によりスクリーン酸化膜を形成する工程と、を備えたこととする。
【発明の効果】
【００２２】
本発明によれば、トレンチゲート型半導体装置の製造方法においてゲート電極をＣＭＰにより全面研磨するができるので、ゲート電極の形状制御が容易にとなり、また、工程を少なくすることができる。
【００２３】
よって、形状や電気特性のバラツキが小さいトレンチ型半導体装置および低コストで量産することができる製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１、図２は、本発明の実施の形態１に係るトレンチゲート型半導体装置を示す要部断面図である。図３は、トレンチ形成時のマスクの平面図であり、図３のＡ−Ａ´に対応する位置に形成される半導体装置の断面図が図１であり、図３のＢ−Ｂ´に対応する位置に形成される半導体装置の断面図が図２である。図４〜図１０および図１２は、図１に記載のトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。図１１は、図１に記載のトレンチゲート型半導体装置の製造に用いるマスクの平面図である。なお、以下の説明では、ｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを例示しているが、本発明はゲート構造とゲート電極の加工方法に係わるもので、ソース構造およびドレイン構造は任意である。従って、ＭＯＳＦＥＴだけでなく、表面にトレンチゲート構造を持つＩＧＢＴや絶縁ゲート型サイリスタなどの各デバイスにも適用される。また、トレンチパターンはストライプ形状のものを例示しているが、全てのトレンチがつながってさえいれば、ドーナツ状パターン、格子状パターン、円形パターンであっても構わない。
【００２５】
以下図１の構成について説明する。図１４（ｅ）の従来技術の構成と対応する箇所は同一の符号を付した。図１４の従来技術と異なる点について説明する。ゲート電極８の上端が半導体基板１の表面とほぼ同一の面で均一であることからゲート電極８をマスクとして形成されるソース領域９の深さもほぼ均一の深さに形成できる。さらに、層間絶縁膜１３がトレンチ４内に形成されることがない。
【００２６】
また、図２に示すように、ゲート電極配線１５は、トレンチ４が形成されている領域上方に形成され、コンタクト孔１７を介してゲート電極８と接続されている。このように、ゲート電極配線１５が、コンタクト孔１７を介してトレンチ４内に形成されたゲート電極８と接続されているため、従来技術で述べたようなゲート引き出し用の溝を形成する必要がない。
【００２７】
図２，３に示すように、コンタクト孔１７は、トレンチ４が格子状に形成されたコンタクト形成部２１に形成される。このコンタクト形成部２１はトレンチ４がストライプ状に形成された箇所に比べ幅が大きく形成されるため、例えば、コンタクト孔１７の幅（径）をゲート電極８の幅と同じとした場合、コンタクト孔１７を形成する際に約２０％のずれが許容されることになる。ゲート電極８の幅とコンタク孔１７の径を０．８μｍとすると、±０．１６μｍのずれまで許容される。このようにトレンチが交差した領域でゲート電極とゲート電極配線とを接続するとトレンチの幅を広くすることなく、コンタクト領域を広くすることができる。
【００２８】
以下、図４〜図１２を用いて上記半導体装置の製造方法を説明する。
【００２９】
まず、裏面に低抵抗のｎ＋型半導体領域２を持つ高抵抗のｎ型半導体基板１を準備する。
【００３０】
次に、半導体基板１の表面に熱酸化またはＣＶＤ法により酸化膜２２を形成する。この酸化膜２２は、図３のトレンチパターンのマスク位置合わせを行うためのターゲットを形成し、酸化膜３を形成した後にも認識できるようにするため、その厚さは２０００Å以上必要である。この後、ｐ型のウェル領域２をイオン注入によって形成するため、図示しないマスクを用いて酸化膜２２を一部除去し、酸化膜２２が除去された箇所の半導体基板１の表面に図示しないスクリーン酸化膜を熱酸化により形成し、ボロンの注入およびドライブを行いウェル領域２を拡散形成する。拡散時に熱酸化を行うことで酸化膜３を形成する。このとき、酸化膜３の厚さは４０００Å〜５０００Å程度とするのが良い。この拡散時の熱酸化により酸化膜２２の厚さが厚くなる（図４）。
【００３１】
ウェル領域２形成後、図３に示す、トレンチパターンが全て接続され、ゲート電極配線１５に接続するゲート引き出し部２０が形成された開口部１８を有するマスク１９を使って酸化膜３に窓開けを行う。最終的にゲート電極配線１５を形成する部分は、コンタクトを取るためにトレンチ４の幅が広くなるように格子状に形成されている。その際のトレンチ４内壁の間隔は、トレンチ内に充填するゲート電極８の成長高さの２倍未満でなければならない。次に、残された酸化膜３をマスクとして、少なくともウェル領域２を突き抜け半導体基板１に達するトレンチ４を異方性エッチングにより形成する。
【００３２】
トレンチ４形成後、トレンチ４内を洗浄するため希薄なフッ酸などの溶液で洗浄処理を行う。このとき、図５に示すように酸化膜３の端部がエッチバックされ、トレンチ４開口端からわずかに後退する。後退距離ｔはトレンチ幅ｗの１／１０から１／２の範囲が良い。次にダメージ除去としてＣＤＥによるエッチングおよび犠牲酸化を行い、トレンチ４内壁を薄く削って結晶品質を改善する。
【００３３】
この後、図６に示すように全ての酸化膜を除去し、トレンチ内壁に再びウェル領域２を露出させる。
【００３４】
次に、水素アニール処理を行う。所望により再度犠牲酸化および犠牲酸化膜除去を行ってもよい。
【００３５】
ダメージ除去としてＣＤＥなどのソフトエッチングを行わず、トレンチ洗浄後、直接水素アニール処理を行ってもよい。また、所望によりさらに犠牲酸化および犠牲酸化膜除去を行っても良い。この水素アニール処理を行うことで、トレンチ４開口部および底部の形状が図６に示すように丸くなる。
【００３６】
続いて、図７に示すようにゲート絶縁膜７を形成し、さらにトレンチ４内をゲート電極８で埋め込む。通常、ゲート電極８としてはｎ型ドープされた多結晶シリコンを使用し、ＣＶＤで堆積させるのが良い。このとき、ゲート電極８はトレンチ４を完全に埋め尽くし、ゲート電極８の表面領域において最も低い位置がゲート絶縁膜７の表面領域において最も高い位置よりも上であることが望ましい。
【００３７】
次に図８に示すように、ゲート絶縁膜７をストップ層として、ゲート電極８に対してＣＭＰによる研磨処理を施す。特にＣＭＰはゲート電極８とゲート絶縁膜７との研磨レートの選択比が１００以上５００前後と高く、かつ機械的研磨を行うため、トレンチが交差する箇所等で幅の広い箇所があっても、ＣＤＥなどの方法と異なり、局所的な落込みのない加工ができる。本工程において、図１４（ｄ）、図１４（ｅ）に示したようなゲート絶縁膜７より高い位置の引き出し部８１は全てなくなるが、トレンチ４内部にてゲート電極８は全て接続されており問題はない。
【００３８】
次に、図９に示すように、ゲート絶縁膜７のうちゲート電極８に被覆されていない領域をドライエッチングまたはウェットエッチングによって除去する。本工程において、ゲート絶縁膜７がオーバーエッチされゲート電極８が浮き上がらないようにするため、異方性のあるドライエッチングを施すのが望ましい。
【００３９】
次に、ソース領域９をイオン打ち込みによって形成するため、ウェル領域２の表面にスクリーン酸化膜２３を形成する。このとき、ゲート電極８の表面も酸化され、図１０に示すようにゲート電極８の角２４が面取りされる。ゲート電極８の角が面取りされることで、ゲート絶縁膜７を突き破る危険を減らすことができる。続いて図１１に示す開口部２５を有するマスク２６を用いてイオン打ち込みを行い、図１２に示すようにドライブを行いｎ＋ソース領域９を十分拡散させると同時に活性化させ、ｎ＋ソース領域９を形成する。なお、ゲート電極８のエッチバックをＣＭＰで行っているため、ゲート電極８の落込みが少なく均一の深さであるため、従来技術においてゲート電極８の落込みのバラツキにより生じたｎ＋ソース領域９の深さのバラツキが無くなる。
【００４０】
続いて図１に示すようにｐ＋型のコンタクト領域１０を形成した後、ＢＰＳＧからなる層間絶縁膜１３を形成し、パターニングする。パターニングは、図１に示すようにソース領域９およびコンタクト領域１０とを露出させ、さらに、図２に示すように、図３の引き出し部２０により形成された領域において、ゲート電極８を露出させるコンタクト孔１７を形成するように行う。その後金属材料を蒸着させ、パターニングすることにより、ソース電極１２およびゲート電極配線１５を形成する。ついで裏面のｎ＋半導体領域２に接触するドレイン電極１４を形成し、トレンチ型ＭＯＳＦＥＴが完成する。
【００４１】
本実施形態によれば、半導体基板表面上方にゲート電極８が形成される箇所がないため、従来技術のように耐圧が低くなることがない。また、ゲート電極８が形成されるトレンチ４は段差が形成されないため、ゲート電極８を堆積した後に、ＣＭＰによりエッチバックすることができるため、ソース領域９の深さをほぼ均一にすることができ、また、層間絶縁膜１３をトレンチ４内に形成することを避けることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１にかかるトレンチゲート型半導体装置の要部断面図である。
【図２】本発明の実施の形態１にかかるトレンチゲート型半導体装置の要部断面図である。
【図３】本発明の実施の形態１にかかるトレンチゲート型半導体装置のトレンチ形成時のマスクの平面図である。
【図４】本発明の実施の形態１にかかるトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。
【図５】本発明の実施の形態１にかかるトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。
【図６】本発明の実施の形態１にかかるトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。
【図７】本発明の実施の形態１にかかるトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。
【図８】本発明の実施の形態１にかかるトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。
【図９】本発明の実施の形態１にかかるトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。
【図１０】本発明の実施の形態１にかかるトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。
【図１１】本発明の実施の形態１にかかるトレンチゲート型半導体装置の製造に用いるマスクの平面図である。
【図１２】本発明の実施の形態１にかかるトレンチゲート型半導体装置の製造途中の構成を示す要部断面図である。
【図１３】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す平面図である。
【図１４】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１５】図１４（Ｃ）の丸部６の拡大図である。
【符号の説明】
【００４３】
１  シリコン半導体基板
２  ウェル領域
３  酸化膜
４  トレンチ
７  ゲート絶縁膜
８  ゲート電極
９  ソース領域
１０  コンタクト領域
１３  層間絶縁膜
１５  ゲート電極配線
１７  コンタクト孔
２０  ゲート引き出し部２０
２１  コンタクト形成部
【図１】
2005093773.tif 000003
【図２】
2005093773.tif 000004
【図３】
2005093773.tif 000005
【図４】
2005093773.tif 000006
【図５】
2005093773.tif 000007
【図６】
2005093773.tif 000008
【図７】
2005093773.tif 000009
【図８】
2005093773.tif 000010
【図９】
2005093773.tif 000011
【図１０】
2005093773.tif 000012
【図１１】
2005093773.tif 000013
【図１２】
2005093773.tif 000014
【図１３】
2005093773.tif 000015
【図１４】
2005093773.tif 000016
【図１５】
2005093773.tif 000017