(57)【要約】【課題】  低コストで、高い集積度を有し、かつ、金線ワイヤーの寄生インダクタンス成分に起因する回路の挿入損失の増加およびアイソレーション特性の低下を抑制する小型の半導体装置を提供する。【解決手段】  スイッチ回路半導体チップ１１１の高周波信号処理を制御する制御用半導体チップ１１０と、制御用半導体チップ１１０上に搭載され、高周波信号を処理するスイッチ回路半導体チップ１１１と、制御用半導体チップ１１０が搭載された基板４１０と、外部とのインターフェイスである外部端子１１３と、制御用半導体チップ１１０、スイッチ回路半導体チップ１１１および外部端子１１３の間を接続する金線ワイヤー２１０と、制御用半導体チップ１１０上および基板４１０内部に形成され、高周波信号を処理するためのＭＩＭキャパシタ１２０、４３０とからなる半導体装置。【選択図】        図４
2005057085.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号を処理する第１の半導体チップと、前記第１の半導体チップの高周波信号処理を制御する第２の半導体チップとを備えた半導体装置であって、
前記第１の半導体チップと前記第２の半導体チップとは、異なる材料からなり、
前記第２の半導体チップ上には、前記第１の半導体チップを制御するための素子とは独立した前記高周波信号を処理するための第１の素子が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第１の半導体チップ上には、前記高周波信号を処理するためのスイッチ回路が形成されおり、
前記第１の素子は、前記高周波信号をシャントするためのキャパシタである
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
高周波信号を処理する第１の半導体チップと、前記第１の半導体チップの高周波信号処理を制御する第２の半導体チップとを備えた半導体装置であって、
前記第１の半導体チップと前記第２の半導体チップとは、異なる材料からなり、
前記第２の半導体チップ上には、前記第１の半導体チップを制御するための素子とは独立した高周波信号を処理するためのＭＥＭＳスイッチが形成されている
ことを特徴とする半導体装置。
【請求項４】
前記第１の半導体チップと第２の半導体チップとは積層されている
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、前記第１の半導体チップおよび第２の半導体チップの少なくとも一方が搭載される基板を備え、
前記基板内部には、前記第１の半導体チップの高周波信号を処理するための素子および前記高周波信号処理を制御するための素子の少なくとも一方が形成されている
ことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、通信装置、無線装置等に使われる半導体集積回路部品に関するものである。
【背景技術】
【０００２】
近年、通信装置や無線装置では、高周波信号を使用している場合が多く、通信装置や無線装置に内蔵される半導体集積回路部品のスイッチ回路には高周波特性に優れたガリウム砒素（以下、ＧａＡｓという）を用いた電界効果トランジスタ（以下、ＦＥＴという）が使われている。
【０００３】
図６（ａ）は、従来の半導体集積回路部品（特許文献１参照）の内部構成を示す機能ブロック図である。
半導体集積回路部品は、外部から入力された制御信号に基づいて信号処理部６０１を制御する制御部６００と、制御部６００と接続され、高周波信号のスイッチングをおこなう信号処理部６０１と、制御部６００および信号処理部６０１と外部とのインターフェイスである端子６０２とから構成される。
【０００４】
図６（ｂ）は同半導体集積回路部品の外観図である。
従来の半導体集積回路部品は、シリコン（以下、Ｓｉという）を基本材料とした制御部６００である制御用半導体チップ６１０と、ＧａＡｓを基本材料とした信号処理部６０１であるスイッチ回路半導体チップ６１１と、制御用半導体チップ６１０およびスイッチ回路半導体チップ６１１が横並びに搭載された基板６１２と、端子６０２である外部端子６１３と、クロスや接触の無いように外部端子ａ〜ｈとスイッチ回路半導体チップ６１１との間を接続し、外部端子ｉ〜ｋと制御用半導体チップ６１０との間を接続し、制御用半導体チップ６１０とスイッチ回路半導体チップ６１１との間を接続する金線ワイヤー６１４とからなる。ここで、スイッチ回路半導体チップ６１１上には、金属−絶縁体−金属型キャパシタ（以下、ＭＩＭキャパシタという）６３０が形成されており、ＭＩＭキャパシタ６３０は、金線ワイヤー６１４により外部端子ｅ〜ｈと接続されている。
【０００５】
図６（ｃ）は、同半導体集積回路部品の回路構成の一例を示す図である。
半導体集積回路部品の回路は、制御用半導体チップ６１０上に形成された論理回路と、スイッチ回路半導体チップ６１１上に形成されたスイッチ回路とから構成される。
【０００６】
論理回路は、相補型（Ｃｏｍｐｌｉｍｅｎｔａｒｙ）の金属−酸化膜−半導体（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）接触型の素子、いわゆるＣＭＯＳにより形成され、入力端子が外部端子６１３に接続され、出力端子が抵抗素子６３３を介してスイッチ素子６３１およびシャント素子６３２のゲートに接続されている。また、論理回路は、外部から入力された制御信号である外部直流信号に従ってスイッチ素子６３１およびシャント素子６３２を制御するのに適したオン・オフ電圧を生成し、スイッチ素子６３１およびシャント素子６３２にオン・オフ電圧を印加する。ここで、外部直流信号は、１マイクロ秒程度以上の立ち上がり立下り時間を持つ高電圧と低電圧の２値化された電気信号である。
【０００７】
スイッチ回路は、接地端子ｅ〜ｈに接続された４個のＭＩＭキャパシタ６３０と、端子ａ〜ｄの端子間を接続する４個のスイッチ素子６３１と、ソース又はドレインがＭＩＭキャパシタ６３０に接続された４個のシャント素子６３２と、抵抗素子６３３とから構成される。
【０００８】
ここで、スイッチ素子６３１は、ＦＥＴであり、論理回路により印加されたオン・オフ電圧に従って高インピーダンス状態あるいは低インピーダンス状態となり、端子ａ〜ｄの端子間を伝達する数ＭＨｚから数十ＧＨｚの高周波信号を通過あるいは遮断させる。
【０００９】
また、シャント素子６３２は、ＦＥＴであり、論理回路により印加されたオン・オフ電圧に従って高インピーダンス状態か低インピーダンス状態のどちらかとなり、端子ａ〜ｄをＭＩＭキャパシタ６３０を介して接地させる。
【００１０】
次に、上記のような構成を有する半導体集積回路部品の動作の一例について説明する。
図６（ｃ）に示されるように、端子ａおよび端子ｂの端子間を接続する場合、Ａのスイッチ素子６３１およびＧ、Ｈのシャント素子６３２を低インピーダンス状態、いわゆるオン状態とし、Ｂ、Ｃ、Ｄのスイッチ素子６３１およびＥ，Ｆのシャント素子６３２を高インピーダンス状態、いわゆるオフ状態とする。このとき、端子ａおよび端子ｂの端子間以外の端子間において高周波信号の伝達は遮断され、端子ａおよび端子ｂの端子間においてのみ高周波信号が伝達される。なお、論理動作は、予め制御用半導体チップ６１０に設計されていて、少なくとも伝達したい端子間の組み合わせ数だけの論理状態が組み込まれている。
【００１１】
このように、従来の半導体集積回路部品は、スイッチ回路半導体チップの基本材料としてＳｉよりも絶縁性に優れたＧａＡｓを用いることで、オン時におけるスイッチ素子およびシャント素子の高周波信号の損失の減少、つまり、スイッチ回路の挿入損失の減少を実現し、また、オフ時におけるスイッチ素子およびシャント素子の高周波信号の漏洩の減少、つまり、スイッチ回路のアイソレーション特性の向上を実現している。また更に、従来の半導体集積回路部品は、高周波信号の伝達経路を有しない制御用半導体チップ６１０の基本材料としてＧａＡｓよりも安価なＳｉを用いることで、低コスト化を実現している。
【特許文献１】特開平１１−１４４０１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の半導体集積回路部品において、スイッチ回路半導体チップの基本材料として自然界ではＳｉに比べて希少なＧａＡｓを用いているが、スイッチ回路半導体チップ上には、スイッチ素子、シャント素子およびＭＩＭキャパシタが複数形成されるため、スイッチ回路半導体チップの面積が大きくなり、半導体集積回路部品の製品原価が増大するという問題がある。
【００１３】
また、従来の半導体集積回路部品において、高周波信号はＭＩＭキャパシタと外部端子とを接続する金線ワイヤーを介して伝達されるが、図６（ｂ）に示されるように、ＭＩＭキャパシタと外部端子ｅ〜ｈとを接続する金線ワイヤーの長さが長いため、金線ワイヤーによる寄生インダクタンス成分が大きく影響することとなり、スイッチ回路の挿入損失が増加し、また、アイソレーション特性が低下するという問題がある。
【００１４】
また、従来の半導体集積回路部品において、スイッチ回路の動作に必要な素子を更にスイッチ回路半導体チップ上に形成し、スイッチ回路半導体チップの集積度を向上させようとした場合、スイッチ回路半導体チップの面積が大きくなり、スイッチ回路半導体チップを搭載する基板の面積が大きくなるため、半導体集積回路部品のサイズが拡大するという問題がある。つまり、スイッチ回路半導体チップに搭載することができる素子数は半導体チップが搭載される基板の面積によって制限を受け、半導体集積回路部品のサイズを拡大することなく、半導体集積回路部品の集積度を向上させることができない。
【００１５】
また、従来の半導体集積回路部品において、スイッチ回路半導体チップの基本材料にＧａＡｓを用いることで、スイッチ回路の挿入損失の減少およびアイソレーション特性の向上を実現しているが、挿入損失およびアイソレーションは電気伝導率および誘電率等の半導体の物性値に起因し、その半導体の物性値には限界点が存在するため、半導体の物性値が挿入損失およびアイソレーションの上限を決定し、更にスイッチ回路の挿入損失を減少させ、アイソレーション特性を向上させることができないという問題がある。例えば、電気伝導率に関しては、金属の電気伝導率１×１０６Ｓ/ｃｍに対して半導体の電気伝導率は１×１０３Ｓ/ｃｍと３ケタ高く、また、誘電率に関しては、空気の比誘電率１に対して１２と１桁高いので、半導体では金属のような小さな挿入損失と空気のような高いアイソレーションを実現することができない。
【００１６】
このとき、高周波信号の損失および漏洩はＦＥＴのオン時の抵抗値およびオフ時の容量値で決まるため、更なるスイッチ回路の挿入損失の減少およびアイソレーション特性の向上を実現する方法として、ＦＥＴのチャネル幅を調節する方法が考えられる。しかし、挿入損失とアイソレーションとはトレードオフの関係にあるために、この方法ではスイッチ回路の挿入損失の減少およびアイソレーション特性の向上を同時に実現することはできない。つまり、ＦＥＴのチャネル幅を大きく設計することでオン時の抵抗値を下げ、高周波信号の損失を減少させると、高周波信号の漏洩が増加し、また、ＦＥＴのチャネル幅を小さく設計することでオフ時の容量値を下げ、高周波信号の漏洩を減少させると、高周波信号の損失が増加するのである。
【００１７】
また、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）技術によるスイッチデバイスであるＭＥＭＳスイッチは、例えば、挿入損失で０．１ｄＢ、アイソレーションで４０ｄＢという半導体では達成できない小さな挿入損失と空気のような高いアイソレーションとを有するため、更なるスイッチ回路の挿入損失の減少およびアイソレーション特性の向上を実現する方法として、ＭＥＭＳスイッチだけで半導体集積回路部品を製造する方法も考えられる。しかし、ＭＥＭＳスイッチは機械的な接点となる個所にミクロな空間構造を必要とするため、空間形成に複雑な製造工程を要し、また、製造に際し、空間形成の条件を極力同一にすることが必要となるため、素子間の間隔や配置を極力一様にする設計的な制約が生じるので、ＭＥＭＳスイッチだけで半導体集積回路部品を製造することは困難であり、この方法でも挿入損失の減少およびアイソレーション特性の向上を実現することはできない。
【００１８】
そこで、本発明は、かかる問題点に鑑み、高周波信号を処理する半導体チップとその制御をする半導体チップとを備えた低コストの半導体装置を提供することを第１の目的とする。
【００１９】
また、本発明は、金線ワイヤーの寄生インダクタンス成分に起因するスイッチ回路の挿入損失の増加およびアイソレーション特性の低下を抑制する半導体装置を提供することを第２の目的とする。
また、本発明は、高い集積度を有する小型な半導体装置を提供することを第３の目的とする。
【００２０】
また、本発明は、高周波信号を処理する半導体チップとその制御をする半導体チップとを備え、スイッチ回路の挿入損失を減少させ、かつ、アイソレーション特性を向上させる半導体装置を提供することを第４の目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するため、本発明の半導体装置は、高周波信号を処理する第１の半導体チップと、前記第１の半導体チップの高周波信号処理を制御する第２の半導体チップとを備えた半導体装置であって、前記第１の半導体チップと前記第２の半導体チップとは、異なる材料からなり、前記第２の半導体チップ上には、前記第１の半導体チップを制御するための素子とは独立した前記高周波信号を処理するための第１の素子が形成されていることを特徴とする。ここで、前記第１の半導体チップ上には、前記高周波信号を処理するためのスイッチ回路が形成されおり、前記第１の素子は、前記高周波信号をシャントするためのキャパシタであってもよい。
【００２２】
これによって、半導体装置は高周波信号を処理する第１の半導体チップとその制御をする第２の半導体チップとを備え、高周波信号を処理する半導体チップの面積を小さくすることができるので、高周波信号を処理する半導体チップとその制御をする半導体チップとを備えた低コストの半導体装置を実現することができるという効果が発揮される。
【００２３】
本発明は、また、高周波信号を処理する第１の半導体チップと、前記第１の半導体チップの高周波信号処理を制御する第２の半導体チップとを備えた半導体装置であって、前記第１の半導体チップと前記第２の半導体チップとは、異なる材料からなり、前記第２の半導体チップ上には、前記第１の半導体チップを制御するための素子とは独立した高周波信号を処理するためのＭＥＭＳスイッチが形成されていることを特徴とする半導体装置とすることもできる。
【００２４】
これによって、半導体装置は高周波信号を処理する第１の半導体チップとその制御をする第２の半導体チップとを備え、高周波信号を処理するための素子の一部をＭＥＭＳスイッチとするので、高周波信号を処理する半導体チップとその制御をする半導体チップとを備え、良好な挿入損失およびアイソレーション特性を有する半導体装置を実現することができるという効果が発揮される。
【００２５】
また、前記第１の半導体チップと第２の半導体チップとは積層されていてもよい。
これによって、半導体チップ間および半導体チップと基板間を接続する金線ワイヤーの長さを短くすることができるので、金線ワイヤーの寄生インダクタンス成分に起因する挿入損失およびアイソレーション特性の悪化を抑制する半導体装置を実現することができるという効果が発揮される。
【００２６】
また、前記半導体装置は、さらに、前記第１の半導体チップおよび第２の半導体チップの少なくとも一方が搭載される基板を備え、前記基板内部には、前記第１の半導体チップの高周波信号を処理するための素子および前記高周波信号処理を制御するための素子の少なくとも一方が形成されていてもよい。
【００２７】
これによって、半導体チップ上に形成されていた素子を基板内部に移動させることができるので、高い集積度を有する小型な半導体装置を実現することができるという効果が発揮される。
【発明の効果】
【００２８】
本発明に係る半導体集積回路部品によれば、半導体集積回路部品は高周波信号を処理するスイッチ回路半導体チップとその制御する制御用半導体チップとを備え、高価なＧａＡｓを基本材料としたスイッチ回路半導体チップ上に形成されていたＭＩＭキャパシタは安価なＳｉを基本材料とした制御用半導体チップ上に形成されるので、高周波信号を処理する半導体チップとその制御をする半導体チップとを備えた低コストの半導体集積回路部品を実現できるという効果が奏される。また、本発明に係る半導体集積回路部品によれば、スイッチ回路半導体チップは制御用半導体チップ上に搭載されるので、金線ワイヤーの寄生インダクタンス成分に起因するスイッチ回路の挿入損失の増加およびアイソレーション特性の低下を抑制する半導体集積回路部品を実現できるという効果が奏される。また、本発明に係る半導体集積回路部品によれば、制御用半導体チップあるいはスイッチ回路半導体チップ上に形成される素子が基板内部に形成されるので、高い集積度を有する小型の半導体集積回路部品を実現できるという効果が奏される。また、本発明に係る半導体集積回路部品によれば、半導体集積回路部品は高周波信号を処理するスイッチ回路半導体チップとその制御する制御用半導体チップとを備え、スイッチ素子の一部をＭＥＭＳスイッチするので、高周波信号を処理する半導体チップとその制御をする半導体チップとを備え、スイッチ回路の挿入損失を減少させ、かつ、アイソレーション特性を向上させる半導体集積回路部品を実現できるという効果が奏される。
【００２９】
よって、本発明により、高周波信号を処理する半導体チップとその制御をする半導体チップとを備え、金線ワイヤーの寄生インダクタンス成分に起因するスイッチ回路の挿入損失の増加およびアイソレーション特性の低下を抑制し、高い集積度を有する小型で低コストの半導体集積回路部品、あるいは高周波信号を処理する半導体チップとその制御をする半導体チップとを備え、スイッチ回路の挿入損失を減少させ、かつ、アイソレーション特性を向上させる半導体集積回路部品を提供することが可能となり、実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態おける半導体集積回路部品について、図面を参照しながら説明する。
【００３１】
（第１の実施の形態）
図１（ａ）は、本実施の形態における半導体集積回路部品の内部構成を示す機能ブロック図である。
半導体集積回路部品は、高周波信号を処理する半導体チップとその制御をする半導体チップとを備えた低コストの半導体集積回路部品を実現することを目的とするものであって、外部から入力された信号に基づいて信号処理部１０１を制御する制御部１００と、制御部１００と接続され、高周波信号のスイッチングをおこなう信号処理部１０１と、制御部１００および信号処理部１０１と外部とのインターフェイスである端子１０２とから構成される。
【００３２】
図１（ｂ）は、同半導体集積回路部品の外観図である。
本実施の形態の半導体集積回路部品は、ＭＩＭキャパシタ１２０が制御用半導体チップ１１０上に形成されているという点で従来の半導体集積回路部品と異なり、Ｓｉを基本材料とした制御部１００である制御用半導体チップ１１０と、ＧａＡｓを基本材料とした信号処理部１０１であるスイッチ回路半導体チップ１１１と、スイッチ回路半導体チップ１１１および制御用半導体チップ１１０が横並びに搭載された基板１１２と、端子１０２である外部端子１１３と、制御用半導体チップ１１０、スイッチ回路半導体チップ１１１および外部端子１１３の間を接続する金線ワイヤー１１４とからなる。
【００３３】
図１（ｃ）は、同半導体集積回路部品の回路構成の一例を示す図である。
半導体集積回路部品の回路は、制御用半導体チップ１１０上に形成された論理回路と、制御用半導体チップ１１０およびスイッチ回路半導体チップ１１１上に形成されたスイッチ回路とから構成される。
【００３４】
論理回路は、ＣＭＯＳにより形成され、入力端子が外部端子１１３に接続され、出力端子がスイッチ素子１３０およびシャント素子１３１のゲートに抵抗素子１３２を介して接続されている。また、論理回路は、外部から入力された外部直流信号に従ってスイッチ素子１３０およびシャント素子１３１を制御するのに適したオン・オフ電圧を生成し、スイッチ素子１３０およびシャント素子１３１にオン・オフ電圧を印加する。
【００３５】
スイッチ回路は、接地端子ｅあるいは接地端子ｆに接続された４個のＭＩＭキャパシタ１２０と、端子ａ、端子ｂ、端子ｃおよび端子ｄの端子間を接続する４個のスイッチ素子１３０と、ソース又はドレインがＭＩＭキャパシタ１２０に接続された４個のシャント素子１３１と、抵抗素子１３２とから構成される。ここで、４個のＭＩＭキャパシタ１２０は、制御用半導体チップ１１０上に形成され、４個のスイッチ素子１３０および抵抗素子１３２は、スイッチ回路半導体チップ１１１に形成される。
【００３６】
スイッチ素子１３０は、ＦＥＴであり、論理回路により印加されたオン・オフ電圧に従って高インピーダンス状態あるいは低インピーダンス状態となり、端子ａ、端子ｂ、端子ｃおよび端子ｄの端子間を伝達する数ＭＨｚから数十ＧＨｚの高周波信号を通過あるいは遮断させる。
【００３７】
シャント素子１３１は、ＦＥＴであり、論理回路により印加された直流信号に従って高インピーダンス状態か低インピーダンス状態のどちらかとなり、端子ａ、端子ｂ、端子ｃおよび端子ｄをＭＩＭキャパシタ１２０を介して接地させる。
【００３８】
次に、上記のような構成を有する半導体集積回路部品の動作の一例について説明する。
図１（ｃ）に示されるように、端子ａおよび端子ｂの端子間を接続する場合、Ａのスイッチ素子１３０およびＧ、Ｈのシャント素子１３１をオン状態とし、Ｂ、Ｃ、Ｄのスイッチ素子１３０およびＥ、Ｆのシャント素子１３１をオフ状態とする。このとき、端子ａおよび端子ｂの端子間以外の端子間において高周波信号の伝達は遮蔽され、端子ａおよび端子ｂの端子間においてのみ高周波信号が伝達される。なお、論理動作は、予め制御用半導体チップ１１０に設計されていて、少なくとも伝達したい端子間の組み合わせ数だけの論理状態が組み込まれている。
【００３９】
以上のように、本実施の形態の半導体集積回路部品では、半導体集積回路部品はスイッチ回路半導体チップ１１１と制御用半導体チップ１１０とを備え、ＭＩＭキャパシタ１２０が制御用半導体チップ１１０上に形成されている。よって、スイッチ回路半導体チップ１１１の面積を小さくすることができるので、本実施の形態の半導体集積回路部品は、高周波信号を処理する半導体チップとその制御をする半導体チップとを備えた低コストの半導体集積回路部品を実現することができる。つまり、４個のＭＩＭキャパシタ１２０を制御用半導体チップ１１０上に形成することで、ＧａＡｓを基本材料とするスイッチ回路半導体チップ１１１の面積は１５％縮小し、ＧａＡｓの１／５の価格であるＳｉを基本材料とする制御用半導体チップ１１０の面積は同じ面積分だけ増大するので、半導体集積回路部品の価格を１３％削減することができる。
【００４０】
なお、本実施の形態の半導体集積回路部品において、ＭＩＭキャパシタ１２０を制御用半導体チップ１１０上に形成するとしたが、全く異なる機能を持つ別の半導体チップにＭＩＭキャパシタ１２０を形成してもよい。
【００４１】
また、本実施の形態の半導体集積回路部品において、ＭＩＭキャパシタ１２０を制御用半導体チップ１１０上に形成するとしたが、ＭＩＭキャパシタ１２０以外の別の素子を制御用半導体チップ１１０上に形成してもよい。
【００４２】
また、本実施の形態の半導体集積回路部品において、半導体集積回路部品は制御部１００と信号処理部１０１と端子１０２とから構成されるとしたが、半導体集積回路部品は、更に、増幅器等の他の機能を備えてもよい。
【００４３】
（第２の実施の形態）
図２は、第２の実施の形態における半導体集積回路部品の外観図である。図２において、図１（ｂ）と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００４４】
本実施の形態の半導体集積回路部品は、金線ワイヤーの寄生インダクタンス成分に起因するスイッチ回路の挿入損失の増加およびアイソレーション特性の低下を抑制する半導体集積回路部品を実現することを目的とするものであって、制御用半導体チップおよびスイッチ回路半導体チップのそれぞれを横並びで基板に搭載するのではなく、制御用半導体チップを基板に搭載し、その制御用半導体チップ上にスイッチ回路半導体チップを搭載するという点で第１の実施の形態の半導体集積回路部品と異なり、基板１１２に搭載された制御用半導体チップ１１０と、絶縁ペーストを介して制御用半導体チップ１１０に搭載されたスイッチ回路半導体チップ１１１と、基板１１２と、外部端子１１３と、制御用半導体チップ１１０、スイッチ回路半導体チップ１１１および外部端子１１３の間を接続する金線ワイヤー２１０とからなる。ここで、制御用半導体チップ１１０上には、ＭＩＭキャパシタ１２０が形成されている。また、スイッチ回路半導体チップ１１１とＭＩＭキャパシタ１２０とを接続する金線ワイヤー２１０、および外部端子１１３とＭＩＭキャパシタ１２０とを接続する金線ワイヤー２１０の合計長は、第１の実施の形態に係る半導体集積回路部品における同様の金線ワイヤーの合計長の１／２〜２／５である。なお、スイッチ回路半導体チップ１１１は絶縁ペーストを介して制御用半導体チップ１１０に搭載されるとしたが、制御用半導体チップ１１０とスイッチ回路半導体チップ１１１との間で絶縁性を確保でき、スイッチ回路半導体チップ１１１を制御用半導体チップ１１０上で固定できればそれに限られない。
【００４５】
図３は、スイッチ回路半導体チップ１１１とＭＩＭキャパシタ１２０とを接続し、外部端子１１３とＭＩＭキャパシタ１２０とを接続する金線ワイヤー２１０の寄生インダクタンス成分と、２GHzの周波数でのアイソレーション特性の計算値との関係をグラフに表したものである。ここで、第１の実施の形態に係る半導体集積回路部品の同様の金線ワイヤーの寄生インダクタンスは、２GHzで５ｎＨであり、本実施の形態に係る半導体集積回路部品の金線ワイヤー２１０の寄生インダクタンスは、２GHzで２〜２．５ｎＨである。
【００４６】
図３から、第１の実施の形態に係る半導体集積回路部品スイッチ回路のアイソレーション特性は２２ｄＢであり、本実施の形態に係る半導体集積回路部品のスイッチ回路のアイソレーション特性は２８〜３０ｄＢであり、制御用半導体チップ１１０上にスイッチ回路半導体チップ１１１を搭載することで、アイソレーション特性が大きく改善されていることがわかる。
【００４７】
以上のように、本実施の形態の半導体集積回路部品では、スイッチ回路半導体チップ１１１が制御用半導体チップ１１０上に搭載される。よって、スイッチ回路半導体チップ１１１および制御用半導体チップ１１０の周縁部が近接し、かつ、制御用半導体チップ１１０の周縁部全体が外部端子１１３と近接することとなり、スイッチ回路半導体チップ１１１とＭＩＭキャパシタ１２０との間を接続する金線ワイヤー２１０、および外部端子１１３とＭＩＭキャパシタ１２０とを接続する金線ワイヤー２１０の合計長を短くすることができるので、本実施の形態の半導体集積回路部品は、金線ワイヤーの寄生インダクタンス成分に起因するスイッチ回路の挿入損失の増加およびアイソレーション特性の低下を抑制する半導体集積回路部品を実現することができる。
【００４８】
また、本実施の形態の半導体集積回路部品では、スイッチ回路半導体チップ１１１が制御用半導体チップ１１０上に搭載される。よって、スイッチ回路半導体チップ１１１および制御用半導体チップ１１０の周縁部が近接し、かつ、制御用半導体チップ１１０の周縁部全体が外部端子１１３と近接することとなり、スイッチ回路半導体チップ１１１とＭＩＭキャパシタ１２０との間を接続する金線ワイヤー２１０、および外部端子１１３とＭＩＭキャパシタ１２０とを接続する金線ワイヤー２１０の合計長を短くするＭＩＭキャパシタ１２０の配置位置が広がるので、本実施の形態の半導体集積回路部品は、高い自由度を持ってＭＩＭキャパシタ１２０の配置位置を決定することができる半導体集積回路部品を実現することができる。
【００４９】
また、本実施の形態の半導体集積回路部品では、制御用半導体チップ１１０上にスイッチ回路半導体チップ１１１が搭載される。よって、基板１１２の面積を縮小することができるので、本実施の形態の半導体集積回路部品は、小型の半導体集積回路部品を実現することができる。
【００５０】
（第３の実施の形態）
図４（ａ）は、第３の実施の形態における半導体集積回路部品の外観図である。図４（ａ）において、図２（ｂ）と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００５１】
本実施の形態の半導体集積回路部品は、高い集積度を有する小型の半導体集積回路部品を実現することを目的とするものであって、スイッチ回路が更にＭＩＭキャパシタを含み、そのＭＩＭキャパシタを基板内部に形成するという点で第２の実施の形態の半導体集積回路部品と異なり、制御用半導体チップ１１０と、スイッチ回路半導体チップ１１１と、基板４１０と、外部端子１１３と、金線ワイヤー２１０とからなる。ここで、基板４１０は、低温焼成された多層セラミック基板であり、内部には５ｐFのＭＩＭキャパシタ４３０が形成されている。
【００５２】
図４（ｂ）は、同半導体集積回路部品の回路構成の一例を示す図である。図４（ｂ）において、図１（ｃ）と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００５３】
半導体集積回路部品の回路は、制御用半導体チップ１１０上に形成された論理回路と、スイッチ回路半導体チップ１１１、制御用半導体チップ１１０上および基板４１０内部に形成されたスイッチ回路とから構成される。
【００５４】
スイッチ回路は、４個のＭＩＭキャパシタ１２０と、４個のスイッチ素子１３０と、４個のシャント素子１３１と、抵抗素子１３２と、直流阻止用の４個のＭＩＭキャパシタ４３０とから構成される。ここで、４個のＭＩＭキャパシタ１２０は、制御用半導体チップ１１０上に形成され、４個のスイッチ素子１３０、４個のシャント素子１３１および抵抗素子１３２は、スイッチ回路半導体チップ１１１上に形成され、４個のＭＩＭキャパシタ４３０は、基板４１０内部に形成される。
【００５５】
以上のように、本実施の形態の半導体集積回路部品では、スイッチ回路の動作に必要な素子であるＭＩＭキャパシタ４３０が基板４１０内部に形成される。よって、基板４１０の面積を大きくすることなく、スイッチ回路の動作に必要な素子を更に搭載することができるので、本実施の形態の半導体集積回路部品は、高い集積度を有する小型の半導体集積回路部品を実現することができる。
【００５６】
なお、本実施の形態の半導体集積回路部品において、基板４１０内部にはＭＩＭキャパシタ４３０が形成されるとしたが、制御用半導体チップ１１０あるいはスイッチ回路半導体チップ１１１上に形成される素子であればそれに限られず、基板４１０内部には他の素子が形成されてもよい。
【００５７】
（第４の実施の形態）
図５（ａ）は、第４の実施の形態における半導体集積回路部品の外観図である。図５（ａ）において、図１（ｂ）と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００５８】
本実施の形態の半導体集積回路部品は、高周波信号を処理する半導体チップとその制御をする半導体チップとを備え、スイッチ回路の挿入損失を減少させ、かつ、アイソレーション特性を向上させる半導体集積回路部品を実現することを目的とするものであって、スイッチ素子の一部がＭＥＭＳスイッチであり、そのスイッチ素子が制御用半導体チップ上に形成されているという点で従来の半導体集積回路部品と異なり、Ｓｉを基本材料とした制御用半導体チップ５１０と、ＧａＡｓを基本材料としたスイッチ回路半導体チップ５１１と、基板１１２と、外部端子１１３と、金線ワイヤー１１４とからなる。ここで、制御用半導体チップ５１０上には、スイッチ素子５２０が形成されている。
【００５９】
図５（ｂ）は、同半導体集積回路部品の回路構成の一例を示す図である。図５（ｂ）において、図１（ｃ）と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００６０】
半導体集積回路部品の回路は、制御用半導体チップ５１０上に形成された論理回路と、制御用半導体チップ５１０およびスイッチ回路半導体チップ５１１上に形成されたスイッチ回路とから構成される。
【００６１】
論理回路は、ＣＭＯＳにより形成され、入力端子が外部端子１１３に接続され、出力端子が抵抗素子１３２を介してスイッチ素子１３０、シャント素子１３１およびスイッチ素子５２０のゲートに接続されている。また、論理回路は、外部から入力された外部直流信号に従ってスイッチ素子１３０、シャント素子１３１およびスイッチ素子５２０を制御するのに適したオン・オフ電圧を生成し、スイッチ素子１３０、シャント素子１３１およびスイッチ素子５２０にオン・オフ電圧を印加する。
【００６２】
スイッチ回路は、端子ａ、端子ｃおよび端子ｄの端子間を接続する３個のスイッチ素子１３０と、ソース又はドレインがＭＩＭキャパシタ５３０に接続された４個のシャント素子１３１と、抵抗素子１３２と、端子ａおよび端子ｂの端子間を接続するスイッチ素子５２０と、接地端子ｅおよび接地端子ｆに接続された４個のＭＩＭキャパシタ５３０とから構成される。ここで、４個のＭＩＭキャパシタ５３０、３個のスイッチ素子１３０、４個のシャント素子１３１および抵抗素子１３２は、スイッチ回路半導体チップ５１１に形成され、スイッチ素子５２０は、制御用半導体チップ５１０上に形成される。
【００６３】
スイッチ素子５２０は、ＭＥＭＳスイッチであり、論理回路により印加されたオン電圧に従って機械的な接点を有する状態となり、論理回路により印加されたオフ電圧に従って機械的な接点を有しない状態となり、端子ａおよび端子ｂの端子間を伝達する数ＭＨｚから数十ＧＨｚの高周波信号を通過あるいは遮断させる。なお、ＭＥＭＳスイッチの詳細については、例えば、特開平９−１７３００号公報に記載されている。
【００６４】
以上のように、本実施の形態の半導体集積回路部品では、半導体集積回路部品は制御用半導体チップ５１０とスイッチ回路チップ５１１とを備え、スイッチ素子の一部がＭＥＭＳスイッチである。よって、スイッチ素子の一部が半導体という素材の物理的性質から起因する特性による制約を受けないので、本実施の形態の半導体集積回路部品は、高周波信号を処理する半導体チップとその制御をする半導体チップとを備え、スイッチ回路の挿入損失を減少させ、かつ、アイソレーション特性を向上させる半導体集積回路部品を実現することができる。例えば、ＭＥＭＳスイッチを使用した経路において、２ＧＨｚの周波数で挿入損失が０．１ｄＢ、アイソレーションが４０ｄＢという特性が得られる。
【００６５】
また、本実施の形態の半導体集積回路部品では、スイッチ素子の全部ではなく、一部がＭＥＭＳスイッチであり、ＧａＡｓよりも安価なＳｉを基本材料とした制御用半導体チップ５１０上にＭＥＭＳスイッチが形成される。よって、ＭＥＭＳスイッチを形成する工程において生じる不良品の増加および不良品によるコストの上昇を低く抑えることができるので、本実施の形態の半導体集積回路部品は、ＭＥＭＳスイッチの形成に起因する歩留まりによるコストの上昇を抑制する半導体集積回路部品を実現することができる。
【００６６】
なお、本実施の形態の半導体集積回路部品において、制御用半導体チップ５１０およびスイッチ回路半導体チップ５１１のそれぞれを横並びで基板１１２に搭載するとしたが、制御用半導体チップ５１０を基板１１２に搭載し、その制御用半導体チップ５１０上にスイッチ回路半導体チップ５１１を搭載してもよい。
【００６７】
また、本実施の形態の半導体集積回路部品において、制御用半導体チップ５１０あるいはスイッチ回路半導体チップ５１１上に形成されるＭＩＭキャパシタ等の素子を基板１１２内部に形成してもよい。
【産業上の利用可能性】
【００６８】
本発明にかかる半導体装置は、高周波信号を処理する半導体チップとその制御をする半導体チップとを備えた低コストの半導体集積回路部品が必要な通信装置、無線装置等の用途にも適用できる。
【図面の簡単な説明】
【００６９】
【図１】（ａ）本発明の第１の実施の形態における半導体集積回路部品の機能ブロック図である。（ｂ）同実施の形態における半導体集積回路部品の外観図である。（ｃ）同実施の形態における半導体集積回路部品の回路構成の一例を示す図である。
【図２】本発明の第２の実施の形態における半導体集積回路部品の外観図である。
【図３】同実施の形態における半導体集積回路部品の金線ワイヤー２１０の寄生インダクタンスと、２GHzの周波数での金線ワイヤー２１０のアイソレーションの計算値との関係を示す図である。
【図４】（ａ）本発明の第３の実施の形態における半導体集積回路部品の外観図である。（ｂ）同実施の形態における半導体集積回路部品の回路構成の一例を示す図である。
【図５】（ａ）本発明の第４の実施の形態における半導体集積回路部品の外観図である。（ｂ）同実施の形態における半導体集積回路部品の回路構成の一例を示す図である。
【図６】（ａ）従来の半導体集積回路部品の機能ブロック図である。（ｂ）従来の半導体集積回路部品の外観図である。（ｃ）従来の半導体集積回路部品の回路構成の一例を示す図である。
【符号の説明】
【００７０】
１００、６００    制御部
１０１、６０１    信号処理部
１０２、６０２    端子
１１０、５１０、６１０    制御用半導体チップ
１１１、５１１、６１１    スイッチ回路半導体チップ
１１２、４１０、６１２    基板
１１３、６１３    外部端子
１１４、２１０、６１４    金線ワイヤー
１２０、４３０、５３０、６３０    ＭＩＭキャパシタ
１３０、５２０、６３１    スイッチ素子
１３１、６３２    シャント素子
１３２、６３３    抵抗素子
【図１】
2005057085.tif 000003
【図２】
2005057085.tif 000004
【図３】
2005057085.tif 000005
【図４】
2005057085.tif 000006
【図５】
2005057085.tif 000007
【図６】
2005057085.tif 000008