(57)【要約】  【課題】  プラグ形成後の工程のプロセス温度や時間の自由度が大きい半導体装置を提供する。  【解決手段】  プラグを用いる半導体装置において、そのプラグとこれと接続される拡散層やＡｌ合金配線などとの間に、組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である材料からなる拡散防止層を設ける。【選択図】        図５
2005347766.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電層と、
上記第１の導電層上の第２の導電層とを有する半導体装置において、
上記第１の導電層と上記第２の導電層との間に、組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である材料からなる拡散防止層が設けられている
ことを特徴とする半導体装置。
【請求項２】
上記ＭIaＭIIb Ｏc で表される材料の組成範囲は８５≧ａ≧６５、１０≧ｂ≧２、１０≦ｃ、ａ＋ｂ＋ｃ＝１００であることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記拡散防止層はＩｒ−Ｈｆ−Ｏ、Ｉｒ−Ｚｒ−Ｏ、Ｉｒ−Ｎｂ−Ｏ、Ｒｕ−Ｚｒ−Ｏ、Ｒｕ−Ｔａ−Ｏ、Ｐｔ−Ｈｆ−Ｏ、Ｐｔ−Ｚｒ−Ｏ、Ｐｄ−Ｚｒ−Ｏ、Ｒｈ−Ｖ−Ｏ、Ｒｈ−Ｍｏ−ＯまたはＲｈ−Ｗ−Ｏからなることを特徴とする請求項１記載の半導体装置。
【請求項４】
上記拡散防止層は酸素または水蒸気を用いた反応性スパッタリング法により成膜されたものであることを特徴とする請求項１記載の半導体装置。
【請求項５】
上記第１の導電層はＳｉからなる拡散層であり、上記第２の導電層は導電材料からなるプラグであることを特徴とする請求項１記載の半導体装置。
【請求項６】
上記プラグはＳｉ、ＷまたはＡｌからなることを特徴とする請求項５記載の半導体装置。
【請求項７】
上記第１の導電層は導電材料からなるプラグであり、上記第２の導電層はＡｌ合金配線であることを特徴とする請求項１記載の半導体装置。
【請求項８】
上記プラグはＳｉ、ＷまたはＡｌからなることを特徴とする請求項７記載の半導体装置。
【請求項９】
上記第１の導電層はＡｌ合金配線であり、上記第２の導電層は導電材料からなるプラグであることを特徴とする請求項１記載の半導体装置。
【請求項１０】
上記プラグはＳｉ、ＷまたはＡｌからなることを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体膜の高速な分極反転とその残留分極とを利用する高速書き換え可能な不揮発性メモリである。図６に従来の強誘電体メモリの一例を示す。
【０００３】
図６に示すように、この従来の強誘電体メモリにおいては、ｐ型Ｓｉ基板１０１の表面にフィールド絶縁膜１０２が選択的に設けられ、これによって素子分離が行われている。このフィールド絶縁膜１０２に囲まれた部分における活性領域の表面にはゲート絶縁膜１０３が設けられている。符号ＷＬはワード線を示す。このワード線ＷＬの両側の部分におけるｐ型Ｓｉ基板１０１中にはｎ+ 型のソース領域１０４およびドレイン領域１０５が設けられている。これらのワード線ＷＬ、ソース領域１０４およびドレイン領域１０５によりトランジスタＱが構成されている。
【０００４】
符号１０６は層間絶縁膜を示す。フィールド絶縁膜１０２の上方の部分における層間絶縁膜１０６上には、接合層としての例えば膜厚３０ｎｍ程度のＴｉ膜１０７を介して、下部電極としての例えば膜厚２００ｎｍ程度のＰｔ膜１０８、例えば膜厚２００ｎｍ程度のＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）膜やＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＴ）膜などの強誘電体膜１０９および上部電極としての例えば膜厚２００ｎｍ程度のＰｔ膜１１０が順次積層され、これらのＰｔ膜１０８、強誘電体膜１０９およびＰｔ膜１１０によりキャパシタＣが構成されている。トランジスタＱとこのキャパシタＣとにより、１個のメモリセルが構成されている。
【０００５】
符号１１１は層間絶縁膜を示す。ソース領域１０４の上の部分における層間絶縁膜１０６および層間絶縁膜１１１にはコンタクトホール１１２が設けられている。また、Ｐｔ膜１０８の一端部の上の部分における層間絶縁膜１１１にはコンタクトホール１１３が設けられている。さらに、Ｐｔ膜１１０の上の部分における層間絶縁膜１１１にはコンタクトホール１１４が設けられている。そして、コンタクトホール１１２およびコンタクトホール１１３を通じて、トランジスタＱのソース領域１０４とキャパシタＣの下部電極であるＰｔ膜１０８とが配線１１５により接続されている。また、コンタクトホール１１４を通じて、キャパシタＣの上部電極であるＰｔ膜１１０に配線１１６が接続されている。符号１１７はパッシベーション膜を示す。
【０００６】
この図６に示す従来の強誘電体メモリにおいては、トランジスタＱとキャパシタＣとが横方向（基板面に平行な方向）に並べて配置しているが、強誘電体メモリの情報記録密度を増加させるためには、トランジスタＱとキャパシタＣとを縦方向（基板面に垂直な方向）に並べて配置した構造とする必要がある。その一例を図７に示す。ここで、図７においては、図６と同一の部分には同一の符号を付す。
【０００７】
図７において、符号ＷＬ１〜ＷＬ４はワード線、１１８は層間絶縁膜を示す。ドレイン領域１０５の上の部分における層間絶縁膜１１８にはコンタクトホール１１９が設けられ、このコンタクトホール１１９を通じてビット線ＢＬがトランジスタＱのドレイン領域１０５に接続されている。符号１２０、１２１は層間絶縁膜を示す。ソース領域１０４の上の部分における層間絶縁膜１２１にはコンタクトホール１２２が設けられ、このコンタクトホール１２２内に多結晶Ｓｉプラグ１２３が埋め込まれている。そして、この多結晶Ｓｉプラグ１２３を介して、トランジスタＱのソース領域１０４とキャパシタＣの下部電極であるＰｔ膜１０８とが電気的に接続されている。
【０００８】
さて、強誘電体膜１０９を形成する際には通常、その結晶化のために６００〜８００℃の高温において酸化雰囲気中で熱処理を行う必要があるが、このとき、多結晶Ｓｉプラグ１２３のＳｉがキャパシタＣの下部電極であるＰｔ膜１０８に熱拡散し、そのＳｉがＰｔ膜１０８の上層で酸化されることによりこのＰｔ膜１０８の導電性が失われたり、Ｓｉがさらに強誘電体膜１０９に拡散し、キャパシタＣの特性を著しく劣化させてしまうという問題がある。
【０００９】
強誘電体膜１０９の材料がＰＺＴである場合、その焼成温度は６００℃程度であるため、Ｓｉの拡散防止層としてＴｉＮなどの窒化物系の膜を使用することができるとの報告がある（非特許文献１参照。）。しかしながら、窒化物系の膜は、高温、酸化雰囲気中の熱処理で酸化され、導電性を失うことから、強誘電体膜１０９の強誘電体特性をより改善するために、熱処理の雰囲気に十分な酸素を導入し、より高温で熱処理を施した場合には、酸化による表面荒れや電気抵抗の上昇が起きてしまうという問題がある。
【００１０】
一方、強誘電体膜１０９の材料として、ＰＺＴより疲労特性に優れるとされるＳＢＴを用いる場合には、良好な強誘電体特性を得るための熱処理温度は８００℃程度とＰＺＴに比べてさらに高温となる。したがって、強誘電体膜１０９の材料にＳＢＴを用いた場合には、上述の窒化物系の膜からなる拡散防止層では耐熱性が完全に不足し、使用不可能である。
【００１１】
これまで、強誘電体膜１０９の材料としてＳＢＴを用いたスタック型のキャパシタの構造は報告されておらず、このようなキャパシタを用いた高集積の不揮発性メモリの実現は困難であるとされていた。
【００１２】
また、以上と同様な問題は、多結晶Ｓｉプラグの代わりにＷプラグを用いる場合においても起こり得るものである。
【００１３】
一方、従来、最小加工寸法が０．５０〜０．３５μｍの多層配線構造の超高集積半導体集積回路装置の一例として図８に示すようなものがある（例えば、非特許文献２、３参照。）。
【００１４】
図８に示すように、この従来の半導体集積回路装置においては、ｎ型Ｓｉ基板２０１中にｐウエル２０２およびｎウエル２０３が設けられている。素子分離領域となる部分のｎ型Ｓｉ基板２０１の表面にはリセス２０４が設けられ、このリセス２０４内にＳｉＯ2 膜からなるフィールド絶縁膜２０５が埋め込まれている。このフィールド絶縁膜２０５に囲まれた活性領域の表面にはＳｉＯ2 膜からなるゲート絶縁膜２０６が設けられている。符号２０７は不純物がドープされた多結晶Ｓｉ膜、２０８はＷＳｉx 膜のような金属シリサイド膜を示す。これらの多結晶Ｓｉ膜２０７および金属シリサイド膜２０８により、ポリサイド構造のゲート電極が形成されている。これらの多結晶Ｓｉ膜２０７および金属シリサイド膜２０８の側壁にはＳｉＯ2 からなるサイドウォールスペーサ２０９が設けられている。ｎウエル２０３中には、多結晶Ｓｉ膜２０７および金属シリサイド膜２０８からなるゲート電極に対して自己整合的に、ソース領域またはドレイン領域として用いられるｐ+ 型の拡散層２１０、２１１が設けられている。これらのゲート電極および拡散層２１０、２１１によりｐチャネルＭＯＳトランジスタが形成されている。同様に、ｐウエル２０２にはｎチャネルＭＯＳトランジスタが形成されている。符号２１２、２１３はこのｎチャネルＭＯＳトランジスタのソース領域またはドレイン領域として用いられるｎ+ 型の拡散層を示す。
【００１５】
これらのｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを覆うように層間絶縁膜２１４が設けられている。この層間絶縁膜２１４には、ｐチャネルＭＯＳトランジスタの拡散層２１１に対応する部分およびフィールド絶縁膜２０５上のゲート電極に対応する部分にそれぞれ接続孔２１５、２１６が設けられている。これらの接続孔２１５、２１６の内部にはＴｉ膜２１７およびＴｉＮ膜２１８を介してＷプラグ２１９が埋め込まれている。
【００１６】
接続孔２１５、２１６の上には、Ｔｉ膜２２０およびＴｉＮ膜２２１を介してＡｌ−Ｃｕ合金配線２２２が設けられ、その上にＴｉＮ膜２２３が設けられている。符号２２４は層間絶縁膜を示す。この層間絶縁膜２２４には、Ａｌ−Ｃｕ合金配線２２２に対応する部分に接続孔２２５、２２６が設けられている。これらの接続孔２２５、２２６の内部にはＴｉ膜２２７およびＴｉＮ膜２２８を介してＷプラグ２２９が埋め込まれている。
【００１７】
さらに、接続孔２２５、２２６の上には、Ｔｉ膜２３０およびＴｉＮ膜２３１を介してＡｌ−Ｃｕ合金配線２３２が設けられ、その上にＴｉＮ膜２３３が設けられている。
【００１８】
この図８に示す半導体集積回路装置において、接続孔２１５の部分の拡散層２１１上に設けられているＴｉ膜２１７（膜厚は通常５〜５０ｎｍ）は、主に、Ｗプラグ２１９の拡散層２１１との良好な電気的接続を得るため、および、下地に対する密着性を向上させるために用いられている。これは、拡散層２１１の表面は化学的に活性であるため、水分や大気にさらされると、ごく短時間（２〜３分未満と考えられる）のうちに表面に膜厚０．５〜５ｎｍの薄いＳｉＯx 膜が形成され、拡散層２１１との電気的接続および密着性が悪化するからである。これに対して、拡散層２１１上にＴｉ膜２１７が設けられている場合には、このＴｉ膜２１７と拡散層２１１の表面に形成されたＳｉＯx 膜とが化学反応を起こす結果、電気的接続性と機械的密着性とを改善することができる。
【００１９】
しかしながら、拡散層２１１上にＴｉ膜２１７を介してＷプラグ２１９（膜厚は通常５０〜７００ｎｍ）が形成されると、このＷプラグ２１９の形成時の熱処理（通常３００〜５００℃）あるいはその後工程で行われる熱処理（通常３５０〜４５０℃）により拡散層２１１のＳｉとＷプラグ２１９とが化学反応を起こしてＷＳｉx が形成される。このとき、物質の移動（主に拡散層２１１からＳｉがＷプラグ２１９中に移動）が発生することにより、拡散層２１１とＷプラグ２１９との間にすき間が形成され、良好な電気的接続が失われる問題が生じている。そこで、この拡散層２１１とＷプラグ２１９との化学反応を防止するため、Ｔｉ膜２１７とＷプラグ２１９との間にＴｉＮ膜２１８（膜厚は通常５〜５０ｎｍ）が設けられている。このため、このＴｉＮ膜２１８はバリアメタルと呼ばれている。なお、バリアメタルとしては、このＴｉＮ膜のほかにＴｉＯＮ膜もある。
【００２０】
次に、Ｗプラグ２１９上に設けられているＴｉ膜２２０は、Ｗプラグ２１９とＡｌ−Ｃｕ合金配線２２２との良好な電気的接続および機械的接続を行うために用いられている。また、このＴｉ膜２２０上のＴｉＮ膜２２１は、Ｗプラグ２１９とＡｌ−Ｃｕ合金配線２２２との間の物質の移動および化学反応を抑制するために用いられている。接続孔２２５、２２６の部分におけるＷプラグ２２９上に設けられているＴｉ膜２３０およびＴｉＮ膜２３１も同様である。
【００２１】
しかしながら、上述の半導体集積回路装置の製造において、Ｔｉ膜２１７およびＴｉＮ膜２１８を介してＷプラグ２１９を形成した場合、後工程のプロセス温度の上限は、ＴｉＮ膜２１８の耐熱温度以下に制限されてしまう。このＴｉＮ膜２１８の耐熱温度は、５００℃（スパッタリング法により成膜した場合）〜６５０℃（ＣＶＤ法により成膜した場合）程度であるため、このＷプラグ２１９の形成後のプロセス温度や時間の自由度はほとんどないと言える。この問題は、Ｗプラグ２１９の代わりにＳｉプラグやＡｌプラグを用いた場合にも同様である。
【非特許文献１】応用物理学会講演予稿集、１９９５年春、３０ｐ−Ｄ−２０、３０ｐ−Ｄ−１０
【非特許文献２】日経マイクロデバイス、１９９４年７月号、ｐｐ．５０−５７
【非特許文献３】日経マイクロデバイス、１９９５年９月号、ｐｐ．７０−７７
【発明の開示】
【発明が解決しようとする課題】
【００２２】
以上のように、図７に示す従来の強誘電体メモリのように、トランジスタＱとキャパシタＣとを縦方向に並べて配置し、キャパシタＣの下部電極、すなわちＰｔ膜１０８を多結晶Ｓｉプラグ１２３あるいはＷプラグによりトランジスタＱのソース領域１０４と接続する場合、キャパシタＣの強誘電体膜１０９の材料として、高温の熱処理が必要なＳＢＴなどを用いることは困難であった。
【００２３】
また、図８に示すような従来の半導体集積回路装置においては、Ｗプラグ２１９を形成した後の工程のプロセス温度や時間の自由度がほとんどなかった。
【００２４】
したがって、この発明の目的は、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、誘電体キャパシタの下部電極をＳｉまたはＷからなるプラグによりトランジスタの拡散層と接続する場合、そのプラグからのＳｉまたはＷの下部電極への拡散を防止するための拡散防止層、場合によっては下部電極の材料として用いて好適な電子材料、その製造方法、そのような拡散防止層を有することにより誘電体キャパシタの誘電体膜の材料としてＰＺＴはもちろん、高温の熱処理が必要なＳＢＴなどをも用いることができる誘電体キャパシタおよびそのような誘電体キャパシタを用いた不揮発性メモリを提供することにある。
【００２５】
この発明の他の目的は、半導体集積回路装置などの半導体装置の製造においてプラグを形成した後の工程のプロセス温度や時間の自由度を大きくすることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００２６】
本発明者は、従来技術が有する上述の課題を解決すべく、鋭意検討を行った。以下にその概要を説明する。
【００２７】
多結晶ＳｉプラグからＰｔ膜などからなる下部電極へのＳｉの拡散を防止するためには、下部電極と多結晶Ｓｉプラグとの間に拡散防止層を設ければよい。この拡散防止層に要求されることは、Ｓｉの拡散を防止することができ、かつ、強誘電体膜の結晶化のために８００℃程度の高温において酸化性雰囲気中で熱処理を行った後においても下部電極の導電性を確保することができることである。
【００２８】
これに関しては、一般に、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属のみからなる膜ではＳｉの拡散を防止することはできない。また、ＩｒＯ2 、ＲｕＯ2 などの導電性貴金属酸化物を用いた場合には、熱処理中にそれらのＩｒＯ2 、ＲｕＯ2 などから酸素が多結晶Ｓｉプラグ中へ拡散してこの多結晶Ｓｉプラグが酸化され、導電性が失われる。これは、酸素との結合力が貴金属よりもＳｉの方が強いことに起因している。さらに、ＴｉＮやＴａＮなどの導電性窒化物は、上述のように、耐熱性および耐酸化性に問題がある。
【００２９】
本発明者は、このような状況に鑑み、鋭意検討を行った結果、Ｐｔ、Ｉｒなどの貴金属中に少量の遷移金属および酸素を導入して遷移金属酸化物含有貴金属膜を形成し、これを拡散防止層として下部電極と多結晶Ｓｉプラグとの間に設けることにより、多結晶Ｓｉプラグと下部電極との導通を確保しつつ、多結晶Ｓｉプラグから下部電極へのＳｉの拡散を防止することができることを見い出した。この遷移金属酸化物含有貴金属膜においては、導入された酸素により貴金属の自己拡散が抑制されているため、この遷移金属酸化物含有貴金属膜を通してのＳｉの拡散を防止することができる。また、酸素との結合力が強力な遷移金属が導入されているため、酸素が多結晶Ｓｉプラグ中へ拡散してこの多結晶Ｓｉプラグが酸化されるのを防止することができる。また、この遷移金属酸化物含有貴金属膜は、貴金属が主体であるため、導電性は十分に確保されている。
【００３０】
さらに、本発明者による研究の結果、場合によっては、この遷移金属酸化物含有貴金属膜のみにより下部電極を構成し、Ｐｔなどの貴金属を用いないでも実用上問題が生じないこともあることも見い出した。
【００３１】
この遷移金属酸化物含有貴金属膜は、貴金属に酸素との結合力が強い遷移金属を導入し、これを酸素（Ｏ2 ）または水蒸気（Ｈ2 Ｏ）を導入しながらスパッタリング法により成膜することにより容易に形成することができる。あるいは、貴金属ターゲット上に遷移金属チップを置き、スパッタリング法により成膜することもできる。
【００３２】
この遷移金属酸化物含有貴金属膜の一例として、Ｉｒ80Ｈｆ4 Ｏ16膜（組成は原子％）のＸ線回折の結果を、図１に示す。ここで、図１Ａは成膜直後のもの、図１Ｂは８００℃で熱処理を行った後のものである。
【００３３】
図１Ａより、成膜直後では結晶粒径が１０ｎｍ以下の微結晶になっており、ＩｒＯ2 などの酸化イリジウムはほとんど見られない。また、図１Ｂより、結晶粒はやや大きくなっているが、依然として結晶粒径が１５ｎｍ程度の微結晶状態を保っており、このＩｒ80Ｈｆ4 Ｏ16膜が熱的に安定であることを示している。ＩｒＯ2 などの酸化イリジウムなどによるピークはほとんどみられない。
【００３４】
ここで、特開平７−２４５２３７号公報においては、誘電体キャパシタの下部電極の材料として酸化イリジウムを用いることが開示されているが、このＩｒ80Ｈｆ4 Ｏ16膜においては、ＩｒとＯとを含むものの、これ以外にＨｆを含むことにより、ＩｒＯ2 などの酸化イリジウムとはなっておらず、結晶構造は金属イリジウムのものになっている。すなわち、このＩｒ80Ｈｆ4 Ｏ16膜は、特開平７−２４５２３７号公報に記載されているものとは大きく異なる材料であることは明白である。
【００３５】
また、本発明者の検討によれば、この遷移金属酸化物含有貴金属膜における貴金属、遷移金属および酸素の組成範囲は、図２において斜線を施した領域で示される範囲とすることが望ましい。この範囲よりも貴金属が多すぎる場合には、安定な微結晶状態が得られず、少なすぎる場合には、電気抵抗が上昇し、また、結晶状態が不安定となる。また、遷移金属および酸素の組成がこの範囲にあることにより、微結晶状態が安定となる。
【００３６】
この微結晶状態を得るためには、この遷移金属酸化物含有貴金属膜の成膜法として、エネルギーの高い成膜法である反応性スパッタ法を用いるのが望ましい。このとき、酸素を供給するため、スパッタガスにはＯ2 あるいはＨ2 Ｏを混入する必要がある。あるいは、貴金属ターゲット上に、Ｈｆなどの遷移金属チップを置き、これをＯ2 ガスあるいはＨ2 Ｏガス雰囲気中でスパッタリング法により成膜してもよい。
【００３７】
この発明は、以上の検討に基づいて案出されたものである。
【００３８】
すなわち、上記目的を達成するために、この発明の第１の発明による電子材料は、
組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００であることを特徴とする。
【００３９】
この発明の第２の発明による電子材料の製造方法は、
組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である電子材料の製造方法であって、
電子材料を酸素または水蒸気を用いた反応性スパッタリング法により成膜するようにした
ことを特徴とする。
【００４０】
この発明の第３の発明による誘電体キャパシタは、
組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である材料からなる拡散防止層と、
拡散防止層上の下部電極と、
下部電極上の誘電体膜と、
誘電体膜上の上部電極とを有する
ことを特徴とする。
【００４１】
この発明の第４の発明による誘電体キャパシタは、
組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である材料からなる下部電極と、
下部電極上の誘電体膜と、
誘電体膜上の上部電極とを有する
ことを特徴とする。
【００４２】
この発明の第５の発明による不揮発性メモリは、
トランジスタと誘電体キャパシタとからなるメモリセルを有する不揮発性メモリにおいて、
誘電体キャパシタが、
組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である材料からなる拡散防止層と、
拡散防止層上の下部電極と、
下部電極上の誘電体膜と、
誘電体膜上の上部電極とを有する
ことを特徴とする。
【００４３】
この発明の第６の発明による不揮発性メモリは、
トランジスタと誘電体キャパシタとからなるメモリセルを有する不揮発性メモリにおいて、
誘電体キャパシタが、
組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である材料からなる下部電極と、
下部電極上の誘電体膜と、
誘電体膜上の上部電極とを有する
ことを特徴とする。
【００４４】
この発明の第７の発明による半導体装置は、
第１の導電層と、
第１の導電層上の第２の導電層とを有する半導体装置において、
第１の導電層と第２の導電層との間に、組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である材料からなる拡散防止層が設けられている
ことを特徴とする。
【００４５】
この発明において、ＭIaＭIIb Ｏc で表される材料の組成範囲は、図２において斜線を施した領域で示されるものと実質的に同一である。
【００４６】
この発明において、ＭIaＭIIb Ｏc で表される材料の組成範囲は、好適には、８５≧ａ≧６５、１０≧ｂ≧２、１０≦ｃ、ａ＋ｂ＋ｃ＝１００である。
【００４７】
この発明において、ＭIaＭIIb Ｏc で表される材料は、例えば、Ｉｒ−Ｈｆ−Ｏ、Ｉｒ−Ｚｒ−Ｏ、Ｉｒ−Ｎｂ−Ｏ、Ｒｕ−Ｚｒ−Ｏ、Ｒｕ−Ｔａ−Ｏ、Ｐｔ−Ｈｆ−Ｏ、Ｐｔ−Ｚｒ−Ｏ、Ｐｄ−Ｚｒ−Ｏ、Ｒｈ−Ｖ−Ｏ、Ｒｈ−Ｍｏ−Ｏ、Ｒｈ−Ｗ−Ｏなどからなる。
【００４８】
この発明の第３の発明および第５の発明においては、下部電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属からなる。この下部電極は、具体的には、例えば、Ｐｔ、Ｉｒ、Ｒｕ、ＲｈまたはＰｄからなる膜や、Ｐｔ、Ｉｒ、Ｒｕ、ＲｈまたはＰｄからなる群より選ばれた二種以上の貴金属による合金膜、さらにはそれらの複合膜により形成される。
【００４９】
この発明において、誘電体膜の材料としては、典型的には、Ｂｉ系層状構造ペロブスカイト型強誘電体が用いられ、その具体例を挙げると、組成式Ｂｉx （Ｓｒ，Ｃａ，Ｂａ）y （Ｔａ，Ｎｂ）2 Ｏz （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される結晶層を８５％以上含む強誘電体（若干のＢｉおよびＴａまたはＮｂの酸化物や複合酸化物を含有してもよい）や、組成式Ｂｉx Ｓｒy Ｔａ2 Ｏz （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される結晶層を８５％以上含む強誘電体（若干のＢｉおよびＴａまたはＮｂの酸化物や複合酸化物を含有してもよい）である。後者の代表例はＳｒＢｉ2 Ｔａ2 Ｏ9 である。誘電体膜の材料としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 で表される強誘電体を用いてもよい。これらの強誘電体は、強誘電体メモリの強誘電体膜材料に用いて好適なものである。誘電体膜の材料としてはさらに、例えば（Ｂａ，Ｓｒ）ＴｉＯ3 で表される高誘電体を用いることもでき、これは、例えばＤＲＡＭにおけるキャパシタの誘電体膜材料に用いて好適なものである。
【００５０】
この発明の第５の発明または第６の発明による不揮発性メモリにおいては、高集積化を図るためにトランジスタと誘電体キャパシタとを縦方向に並べて配置する場合、拡散防止層または下部電極は、典型的には、トランジスタの拡散層上に設けられたＳｉまたはＷからなるプラグ上に設けられる。この場合、プラグと拡散防止層または下部電極との間の接触抵抗の低減を図るため、好適には、このプラグと拡散防止層または下部電極との間にＴｉ、Ｔａ、ＨｆまたはＺｒからなる接合層を設ける。この接合層は、第５の発明による不揮発性メモリにおいては、拡散防止層と下部電極との間に設けてもよい。強誘電体膜の材料としてＢｉ系層状構造ペロブスカイト型強誘電体、例えばＳＢＴを用いた場合には、結晶化のための熱処理の際にＢｉの拡散が生じることが知られているが、第５の発明による不揮発性メモリにおいてこのように拡散防止層と下部電極との間にＴｉ、Ｔａ、ＨｆまたはＺｒからなる接合層を設けた場合には、この接合層がＢｉ拡散のトラップとなるため、結果的に強誘電体膜の表面の平滑度の向上を図ることができる。
【００５１】
上述のように構成されたこの発明の第１の発明によれば、誘電体キャパシタの拡散防止層、誘電体キャパシタの下部電極あるいは半導体装置における拡散防止層の材料として用いて好適な電子材料を提供することができる。
上述のように構成されたこの発明の第２の発明によれば、誘電体キャパシタの拡散防止層、誘電体キャパシタの下部電極あるいは半導体装置における拡散防止層の材料として用いて好適な電子材料を高品質で容易に製造することができる。
【００５２】
上述のように構成されたこの発明の第３の発明または第５の発明によれば、誘電体キャパシタの下部電極の下側に、組成式ＭIaＭIIb Ｏc で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である耐熱性および耐酸化性を有する材料からなる拡散防止層を有するので、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、その誘電体キャパシタの下部電極をＳｉまたはＷからなるプラグによりトランジスタの拡散層と接続する場合、誘電体膜の形成時に結晶化のために酸素雰囲気中で高温熱処理を行っても、そのプラグから下部電極へのＳｉまたはＷの拡散を防止することができ、それによってこのＳｉまたはＷが下部電極の上層に拡散して酸化されることにより下部電極の導電性が失われたり、ＳｉまたはＷがさらに誘電体膜に拡散し、キャパシタ特性を劣化させる問題を防止することができる。このため、誘電体膜の材料としてＰＺＴはもちろん、結晶化のために酸素雰囲気中での高温の熱処理が必要なＳＢＴなどをも用いることができる。
【００５３】
上述のように構成されたこの発明の第４の発明または第６の発明によれば、誘電体キャパシタの下部電極が、組成式ＭIaＭIIb Ｏc で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である耐熱性および耐酸化性を有する材料からなるので、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、その誘電体キャパシタの下部電極をＳｉまたはＷからなるプラグによりトランジスタの拡散層と接続する場合、誘電体膜の形成時に結晶化のために酸素雰囲気中で高温熱処理を行っても、そのプラグから下部電極へのＳｉまたはＷの拡散を防止することができ、それによってこのＳｉまたはＷが下部電極の上層に拡散して酸化されることにより下部電極の導電性が失われたり、ＳｉまたはＷがさらに誘電体膜に拡散し、キャパシタ特性を劣化させる問題を防止することができる。このため、誘電体膜の材料としてＰＺＴはもちろん、結晶化のために酸素雰囲気中での高温の熱処理が必要なＳＢＴなどをも用いることができる。
【００５４】
上述のように構成されたこの発明の第７の発明によれば、第１の導電層と第２の導電層との間に、組成式ＭIaＭIIb Ｏc で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である耐熱性および耐酸化性を有する材料からなる拡散防止層が設けられているので、高温でもＳｉなどの拡散を防止することができる。
【発明の効果】
【００５５】
この発明の第１の発明によれば、誘電体キャパシタの拡散防止層、誘電体キャパシタの下部電極あるいは半導体装置における拡散防止層の材料として用いて好適な電子材料を提供することができる。
この発明の第２の発明によれば、誘電体キャパシタの拡散防止層、誘電体キャパシタの下部電極あるいは半導体装置における拡散防止層の材料として用いて好適な電子材料を高品質で容易に製造することができる。
この発明の第３の発明、第４の発明、第５の発明または第６の発明によれば、誘電体キャパシタの下部電極の下側に、組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である材料からなる拡散防止層を有することにより、あるいは、下部電極がこの材料からなることにより、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、誘電体キャパシタの下部電極をＳｉまたはＷからなるプラグによりトランジスタの拡散層と接続する場合、そのプラグからのＳｉまたはＷの下部電極への拡散を防止することができ、それによって誘電体キャパシタの誘電体膜の材料としてＰＺＴはもちろん、高温の熱処理が必要なＳＢＴなどをも用いることができる。
この発明の第７の発明によれば、第１の導電層と第２の導電層との間に、組成式ＭIaＭIIb Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成、ＭI はＰｔ、Ｉｒ、Ｒｕ、ＲｈおよびＰｄからなる群より選ばれた少なくとも一種の貴金属、ＭIIはＨｆ、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の遷移金属を表す）で表され、その組成範囲が９０≧ａ≧４０、１５≧ｂ≧２、４≦ｃ、ａ＋ｂ＋ｃ＝１００である材料からなる拡散防止層が設けられていることにより、プラグを形成した後の工程のプロセス温度や時間の自由度を大きくすることができる。
【発明を実施するための最良の形態】
【００５６】
以下、この発明の実施形態について図面を参照しながら説明する。
【００５７】
図３はこの発明の第１の実施形態による誘電体キャパシタを示す。
【００５８】
図３に示すように、この第１の実施形態による誘電体キャパシタにおいては、導電性のＳｉ基板１上に、接合層としてのＴｉ膜２、拡散防止層としてのＩｒ−Ｈｆ−Ｏ膜３、接合層としてのＴｉ膜４、下部電極としてのＰｔ膜５、強誘電体膜としてのＳＢＴ膜６および上部電極としてのＰｔ膜７が、順次積層されている。これらの膜の膜厚の一例を挙げると、Ｔｉ膜２は２５ｎｍ、Ｉｒ−Ｈｆ−Ｏ膜３は１００ｎｍ、Ｔｉ膜４は２０ｎｍ、Ｐｔ膜５は２００ｎｍ、ＳＢＴ膜６は２００ｎｍ、Ｐｔ膜７は２００ｎｍである。また、Ｉｒ−Ｈｆ−Ｏ膜３の組成は、図２において斜線を施した領域で示される範囲に選ばれている。
【００５９】
次に、上述のように構成されたこの第１の実施形態による誘電体キャパシタの製造方法について説明する。
【００６０】
すなわち、この第１の実施形態による誘電体キャパシタを製造するには、まず、Ｓｉ基板１を希フッ酸で処理して表面のＳｉＯ2 膜（図示せず）を除去した後、このＳｉ基板１上にスパッタリング法によりＴｉ膜２を成膜する。
【００６１】
次に、このＴｉ膜２上に、反応性スパッタリング法によりＩｒ−Ｈｆ−Ｏ膜３を成膜する。このＩｒ−Ｈｆ−Ｏ膜３の成膜条件の一例を挙げると、ＤＣ２極マグネトロンスパッタリング装置を用い、ターゲットは４インチ角のＩｒターゲット上に５ｍｍ×５ｍｍ角のＨｆチップを５個置いたものを用い、スパッタガスとしてはＡｒおよびＯ2 の混合ガスを用い、それらの流量はそれぞれ５．６ＳＣＣＭおよび０．７ＳＣＣＭ、全圧は４ｍＴｏｒｒ、投入電力はＤＣ０．４Ａ、４２０Ｖ、成膜速度は１００ｎｍ／２分とする。このようにして成膜されたＩｒ−Ｈｆ−Ｏ膜３の組成をＥＰＭＡ法で分析したとろ、Ｉｒ80Ｈｆ4 Ｏ16  （ただし、組成は原子％）であった。次に、Ｉｒ−Ｈｆ−Ｏ膜３上にスパッタリング法によりＴｉ膜４およびＰｔ膜５を順次成膜する。
【００６２】
次に、Ｐｔ膜５上に例えばゾルーゲルスピンコート法によりＳＢＴ膜６を成膜する。次に、ＳＢＴ膜６の結晶化のために８００℃において１時間酸素雰囲気中で熱処理した後、例えばスパッタリング法によりＰｔ膜７を成膜する。この後、さらに、８００℃において１０分間酸素雰囲気中で熱処理する。
【００６３】
このようにして製造された誘電体キャパシタのＳｉ基板１とＰｔ電極７との間に電圧を印加して蓄積電荷量を測定した結果を図４に示す。図４から明らかなように、強誘電体メモリで重要な残留分極値は、２Ｐr ＝１９μＣ／ｃｍ2 であった。この残留分極値はＳＢＴとしては良好な値であり、これがＳｉ基板１を通した測定で得られた。また、Ｉｒ80Ｈｆ4 Ｏ16からなるＩｒ−Ｈｆ−Ｏ膜３の電気抵抗を測定した結果、５２μΩ・ｃｍであった。この値は半導体メモリに十分応用可能な値である。
【００６４】
一方、比較例として、図３においてＩｒ−Ｈｆ−Ｏ膜３が設けられていない試料を別途作製して同様な電荷量の測定を試みたが、図４に示すようなヒステリシス曲線を得ることができず、キャパシタとしては動作しないことが判明した。
【００６５】
表１に、Ｉｒ80Ｈｆ4 Ｏ16を含む各種の材料からなる拡散防止層および各種の貴金属からなる下部電極を用いた場合の残留分極値２Ｐr を示す。また、表２には比較例についての測定結果を示す。
【００６６】
表１
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
実施例      拡散防止層          下部電極          残留分極２Ｐr 
（原子％）                          （μＣ／ｃｍ2 ）
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
１      Ｉｒ80Ｈｆ4 Ｏ16        Ｐｔ                １９
２      Ｉｒ80Ｚｒ5 Ｏ15        Ｐｔ                １９
３      Ｉｒ75Ｎｂ8 Ｏ17        Ｐｔ                １９
４      Ｒｕ75Ｚｒ8 Ｏ17        Ｐｔ                １９
５      Ｒｕ74Ｔａ8 Ｏ18        Ｐｔ                １９
６      Ｐｔ75Ｈｆ8 Ｏ17        Ｐｔ                １９
７      Ｒｔ75Ｚｒ8 Ｏ17        Ｐｔ                １９
８      Ｐｄ85Ｚｒ5 Ｏ10        Ｐｔ                １９
９      Ｒｈ85Ｖ5 Ｏ10          Ｐｔ                １９
１０    Ｒｈ85Ｍｏ5 Ｏ10        Ｐｔ                １９
１１    Ｒｈ80Ｗ4 Ｏ16          Ｐｔ                １９
１２    Ｉｒ80Ｈｆ4 Ｏ16        Ｉｒ                １９
１３    Ｉｒ80Ｈｆ4 Ｏ16        Ｒｕ                １７
１４    Ｉｒ80Ｈｆ4 Ｏ16        Ｒｈ                １４
１５    Ｉｒ80Ｈｆ4 Ｏ16        Ｐｄ                １８
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
表２
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
比較例      拡散防止層          下部電極          残留分極２Ｐr 
（原子％）                          （μＣ／ｃｍ2 ）
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
１            なし              Ｐｔ                  ０
２          ＴｉＮ              Ｐｔ            泡発生により
測定不可能
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
以上のように、この第１の実施形態によれば、下部電極であるＰｔ膜５の下側に、図２において斜線を施した領域で示される範囲の組成を有するＩｒ−Ｈｆ−Ｏ膜３が設けられているので、このＩｒ−Ｈｆ−Ｏ膜３により、ＳＢＴ膜６の形成時に結晶化のために８００℃程度の高温において酸化性雰囲気中で熱処理を行っても、Ｓｉ基板１からＰｔ膜５にＳｉが熱拡散するのを防止することができ、したがってＳｉがＰｔ膜５の上層で酸化されてＰｔ膜５、すなわち下部電極の導電性が失われるのを防止することができる。このため、この誘電体キャパシタは、トランジスタと誘電体キャパシタとを縦方向に配置し、誘電体キャパシタの下部電極を多結晶Ｓｉプラグによりトランジスタの拡散層と接続する強誘電体メモリにおける誘電体キャパシタに用いることができ、それによって誘電体キャパシタの誘電体膜としてＳＢＴ膜を用いた高集積の強誘電体メモリを実現することが可能である。
【００６７】
図５は、この発明の第２の実施形態による多層配線構造の半導体集積回路装置を示す。
【００６８】
図５に示すように、この第２の実施形態による半導体集積回路装置においては、ｎ型Ｓｉ基板１１中にｐウエル１２およびｎウエル１３が設けられている。素子分離領域となる部分のｎ型Ｓｉ基板１１の表面にはリセス１４が選択的に設けられ、このリセス１４にＳｉＯ2 膜からなるフィールド絶縁膜１５が埋め込まれている。このフィールド絶縁膜１５に囲まれた活性領域の表面にはＳｉＯ2 膜からなるゲート絶縁膜１６が設けられている。符号１７は不純物がドープされた多結晶Ｓｉ膜、１８はＷＳｉx 膜のような金属シリサイド膜を示す。これらの多結晶Ｓｉ膜１７および金属シリサイド膜１８により、ポリサイド構造のゲート電極が形成されている。これらの多結晶Ｓｉ膜１７および金属シリサイド膜１８の側壁にはＳｉＯ2 からなるサイドウォールスペーサ１９が設けられている。ｎウエル１３中には、多結晶Ｓｉ膜１７および金属シリサイド膜１８からなるゲート電極に対して自己整合的に、ソース領域またはドレイン領域として用いられるｐ+ 型の拡散層２０、２１が設けられている。これらのゲート電極および拡散層２０、２１によりｐチャネルＭＯＳトランジスタが形成されている。同様に、ｐウエル１２にはｎチャネルＭＯＳトランジスタが形成されている。符号２２、２３はこのｎチャネルＭＯＳトランジスタのソース領域またはドレイン領域として用いられるｎ+ 型の拡散層を示す。
【００６９】
これらのｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを覆うように例えばホウ素リンシリケートガラス（ＢＰＳＧ）膜のような層間絶縁膜２４が設けられている。この層間絶縁膜２４には、ｐチャネルＭＯＳトランジスタの拡散層２１に対応する部分およびフィールド絶縁膜１５上のゲート電極に対応する部分にそれぞれ接続孔２５、２６が設けられている。これらの接続孔２５、２６の内部には、Ｉｒ−Ｈｆ−Ｏ膜２７を介してＷプラグ２８が埋め込まれている。
【００７０】
接続孔２５、２６の上には、Ｉｒ−Ｈｆ−Ｏ膜２９およびＴｉ膜３０を介してＡｌ−Ｃｕ合金配線３１が設けられ、その上にＴｉ膜３２およびＩｒ−Ｈｆ−Ｏ膜３３が順次設けられている。符号３４は例えばＢＰＳＧ膜のような層間絶縁膜を示す。この層間絶縁膜３４には、Ａｌ−Ｃｕ合金配線３１に対応する部分に接続孔３５、３６が設けられている。これらの接続孔３５、３６の内部にはＩｒ−Ｈｆ−Ｏ膜３７を介してＷプラグ３８が埋め込まれている。
【００７１】
さらに、接続孔３５、３６の上には、Ｉｒ−Ｈｆ−Ｏ膜３９およびＴｉ膜４０を介してＡｌ−Ｃｕ合金配線４１が設けられ、その上にＴｉ膜４２およびＩｒ−Ｈｆ−Ｏ膜４３が順次設けられている。
【００７２】
ここで、Ｉｒ−Ｈｆ−Ｏ膜２７、２９、３３、３７、３９、４３の組成は、図２において斜線を施した領域で示される範囲に選ばれている。また、Ａｌ−Ｃｕ合金配線３１の上下に設けられたＴｉ膜３０、３２は、Ｉｒ−Ｈｆ−Ｏ膜２９、３３のＡｌ−Ｃｕ合金配線３１との密着性を向上させるためなどの目的で設けられている。Ａｌ−Ｃｕ合金配線４１の上下に設けられたＩｒ−Ｈｆ−Ｏ膜３９、４３も同様である。
【００７３】
以上のように、この第２の実施形態によれば、接続孔２５、２６の内部に、従来バリアメタルとして用いられているＴｉＮ膜やＴｉＯＮ膜に比べて耐熱性が十分に高く、高温でもＳｉなどの拡散を防止することができるＩｒ−Ｈｆ−Ｏ膜２７を介してＷプラグ２８が形成されているので、従来に比べてこのＷプラグ２８の形成後の工程のプロセス温度の制約が少なくなり、後工程のプロセス温度や時間の自由度を高くすることができる。また、Ｗプラグ２８とその上のＡｌ−Ｃｕ合金配線３１との間にＩｒ−Ｈｆ−Ｏ膜２９が設けられ、このＡｌ−Ｃｕ合金配線３１とその上のＷプラグ３８との間にＩｒ−Ｈｆ−Ｏ膜３３が設けられていることにより、Ｗプラグ２８、３８とＡｌ−Ｃｕ合金配線３１との間での拡散を防止することができる。同様に、Ｗプラグ３８とその上のＡｌ−Ｃｕ合金配線４１との間にＩｒ−Ｈｆ−Ｏ膜３９が設けられていることにより、Ｗプラグ３８とＡｌ−Ｃｕ合金配線４１との間での拡散を防止することができる。
【００７４】
この第２の実施形態による半導体集積回路装置は、ＤＲＡＭやＭＰＵなどのＭＯＳＬＳＩその他の各種の半導体集積回路装置に適用して好適なものである。
【００７５】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００７６】
例えば、上述の第１の実施形態においては、誘電体キャパシタの誘電体膜の材料としてＳＢＴを用いた場合について説明したが、この誘電体膜の材料としては必要に応じて他の強誘電体または高誘電体を用いることができ、具体的には例えばＰＺＴやＢＳＴを用いてもよい。
【００７７】
また、上述の第２の実施形態においては、Ａｌ−Ｃｕ合金配線３１とＩｒ−Ｈｆ−Ｏ膜２９、３３との間にそれぞれＴｉ膜３０、３２を設け、Ａｌ−Ｃｕ合金配線４１とＩｒ−Ｈｆ−Ｏ膜３９、４３との間にそれぞれＴｉ膜４０、４２を設けているが、これらのＴｉ膜３０、３２、４０、４２は、必要に応じて省略してもよい。
【図面の簡単な説明】
【００７８】
【図１】Ｉｒ80Ｈｆ4 Ｏ16膜のＸ線回折の結果を示す略線図である。
【図２】この発明において拡散防止層または下部電極の材料として用いられるＭIaＭIIb Ｏc における組成の最適範囲を示す略線図である。
【図３】この発明の第１の実施形態による誘電体キャパシタを示す断面図である。
【図４】この発明の第１の実施形態による誘電体キャパシタの蓄積電荷量を測定した結果を示す略線図である。
【図５】この発明の第２の実施形態による半導体集積回路装置を示す断面図である。
【図６】トランジスタとキャパシタとを横方向に配置した従来の強誘電体メモリを示す断面図である。
【図７】トランジスタとキャパシタとを縦方向に配置した従来の強誘電体メモリを示す断面図である。
【図８】従来の半導体集積回路装置を示す断面図である。
【符号の説明】
【００７９】
１・・・Ｓｉ基板、２、４・・・Ｔｉ膜、３、２７、２９、３３、３９、４３・・・Ｉｒ−Ｈｆ−Ｏ膜、５、７・・・Ｐｔ膜、６・・・ＳＢＴ膜、２８、３８・・・Ｗプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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