(57)【要約】【課題】    半導体装置内部の電源ライン間に大きい容量を形成することができ、これにより電源電圧変動および不要輻射を抑制することの可能な半導体装置を提供する。【解決手段】   半導体装置は、第１導電型の第１および第２の活性領域を有する半導体基板と、第１および第２の活性領域を横断する第１および第２の絶縁電極と、第２の絶縁電極の上に形成された第２の絶縁層と、その上に形成された第３の電極と、第１の絶縁電極の両側に形成されたソース／ドレイン領域と、第２の絶縁電極の両側に形成された擬似ソース／ドレイン領域と、第２の活性領域の上方で、層間絶縁層を介して形成された第１および第２の電源配線と、第３の電極と擬似ソース／ドレイン領域の少なくとも一方とを第１の電源配線に接続する第１の接続配線と、第２の絶縁電極を第２の電源配線に接続する第２の接続配線と、を有し、第１の活性領域がＭＯＳトランジスタを構成し、第２の活性領域がバイパスキャパシタを構成し、電源配線に電源電圧が印加された時に第２の絶縁電極下方に反転層を誘起する。【選択図】  図１
2005057254.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１および第２の活性領域を有する半導体基板と、
前記第１および第２の活性領域の各々の上に形成された第１絶縁層と、
前記第１および第２の活性領域の中間部上方を、前記第１絶縁層を介して横断して形成された第１および第２の電極構造と、
前記第２の電極構造の上に形成された第２の絶縁層と、
前記第２の絶縁層の上に形成された第３の電極構造と、
前記第１の電極構造の両側で、前記第１の活性領域に形成された、前記第１の導電型と逆導電型の第２の導電型の１対の第１半導体領域と、
前記第２の電極構造の両側で、前記第２の活性領域に形成された、前記第２の導電型の１対の第２の半導体領域と、
前記第１、第２および第３の電極構造を覆って形成された層間絶縁層と、
前記第２の活性領域の上方で、前記層間絶縁層の上に形成された第１および第２の電源配線と、
前記第３の電極構造と、前記第２の半導体領域の少なくとも一方と、を前記第１の電源配線に接続する第１の接続配線構造と、
前記第２の電極構造を前記第２の電源配線に接続する第２の接続配線構造と、
を有し、前記第１の活性領域がＭＯＳトランジスタを構成し、前記第２の活性領域がバイパスキャパシタを構成し、前記電源配線に電源電圧が印加された時に前記第２の電極構造下方に前記第２の導電型の反転層を誘起する半導体装置。
【請求項２】
前記第１、第２および第３の電極構造が、多結晶シリコンで形成された請求項１記載の半導体装置。
【請求項３】
前記第１および第２の絶縁層が酸化シリコンで形成された請求項２記載の半導体装置。
【請求項４】
前記半導体基板が前記第２の導電型を有し、前記第１の接続配線構造が前記第２の活性領域に接続され、前記第２の接続配線構造が前記半導体基板に接続されている請求項１記載の半導体装置。
【請求項５】
前記第１の電極構造が前記第２の電極構造と同一層で形成されている請求項１記載の半導体装置。
【請求項６】
さらに、
前記電源配線を覆って形成された上部絶縁層と、
前記上部絶縁層内に形成された多層配線構造であって、前記電源配線の少なくとも一方の上方に配置された部分を有する第１の配線パターンと、前記第１の配線パターンの上方に形成された第２の配線パターンと、
を有し、前記第１および第２の接続配線構造が前記第１の配線パターンを前記電源配線の前記他方に接続し、前記第２の配線パターンを前記電源配線の前記一方に接続する請求項１記載の半導体装置。
【請求項７】
前記半導体基板がさらに前記第２の導電型の第３および第４の活性領域を有し、前記第１の絶縁層が前記第３および第４の活性領域の上にも形成され、さらに、
前記第３および第４の活性領域のそれぞれの中間部上方を前記第１の絶縁層を介して横断して形成された第４および第５の電極構造と、
前記第５の電極構造の上に形成された第３の絶縁層と、
前記第３の絶縁層の上に形成された第６の電極構造と、
前記第４の電極構造の両側で、前記第３の活性領域に形成された前記第１の導電型の１対の第３の半導体領域と、
前記第５の電極構造の両側で、前記第４の活性領域に形成された、前記第１の導電型の１対の第４の半導体領域と、
を有し、前記層間絶縁層は前記第４、第５、および第６の電極構造も覆い、前記第１および第２の電源配線は前記第４の活性領域上方にも延在し、さらに、
前記第６の電極構造と、前記第４の半導体領域の少なくとも一方と、を前記第２の電源配線に接続する第３の接続配線構造と、
前記第５の電極構造を前記第１の電源配線に接続する第４の接続配線構造と、
を有し、前記第３の活性領域がＭＯＳトランジスタを構成し、前記第４の活性領域がバイパスキャパシタを構成し、前記電源配線に電源電圧が印加された時に前記第５の電極構造下方に前記第１導電型の反転層を誘起する請求項１記載の半導体装置。
【請求項８】
前記第４、第５、および第６の電極構造が多結晶シリコンで形成された請求項７記載の半導体装置。
【請求項９】
前記第３の絶縁層が酸化シリコンで形成された請求項８記載の半導体装置。
【請求項１０】
前記半導体基板が前記第２の導電型を有し、前記第３の接続配線構造が前記第４の活性領域に接続された請求項７記載の半導体装置。
【請求項１１】
前記第４の電極構造が前記第２および第５の電極構造と同一層から形成された請求項７記載の半導体装置。
【請求項１２】
前記第６の電極構造が前記第３の電極構造と同一層から形成された請求項７記載の半導体装置。
【請求項１３】
さらに、前記第１、第２、第３および第４の活性領域を覆うように形成された上部絶縁層と、
前記第４の活性領域上方に形成された第３の配線パターンと前記第３の配線パターン上方に形成された第４の配線パターンとを有する多層配線構造と、
を有し、前記第３および第４の接続配線構造が前記第３の配線パターンを前記電源配線の一方に接続し、前記第４の配線パターンを前記電源配線の他方に接続する請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、携帯機器等に用いられる半導体集積回路（ＩＣ）装置に係り、特に、電源電圧変動および不要輻射（radiation)の抑止を図った半導体装置に関する。
【背景技術】
【０００２】
図１３に示すように、半導体集積回路（ＩＣ）パッケージ１１０をプリント配線基板１２０等に組み付けて他の回路と共に使用する際には、一般に、パッケージの電源電圧供給用のリード１０１とプリント配線基板の接地面１０２との間に、０．１μＦ程度のバイパスキャパシタ１０３を外付けして、ＩＣに供給される電源電圧変動を抑える。ＩＣパッケージ１１０内では、シリコンチップ１３０の電源電圧用パッド１０７が、パッケージの電源電圧供給用リード１０１にボンディングワイヤ１０５によって接続されている。ＩＣの内部回路は、パッド１０７からボンディングワイヤ１０５、リード１０１を介してバイパスキャパシタ１０３に接続される。
【０００３】
ＩＣに外付けされたバイパスキャパシタや信号線のノイズ除去回路は、ＩＣ外部での電源電圧変動と信号線のノイズをある程度抑えることはできるが、ＩＣ内部で生じる電源電圧変動、外部からの静電気ノイズによるＩＣ内部回路の誤動作、ノイズの発生を完全に防止することは難しい。以下、ＩＣ内部での電源電圧変動のメカニズムを考える。
【０００４】
図１４に示すように、信号の立ち上がり、立ち下がり時に、配線容量、トランジスタのゲート容量、トランジスタのジャンクション容量の総和Ｃをチャージ、ディスチャージするときに生じる電流Ｉの変化ΔＩによって、配線抵抗Ｒを有する電源配線ＶＤＤ、ＶＳＳの電位（電源電位）が相対的に△Ｖ＝ΔＩ＊Ｒだけ変動する。この電源電位の変動は、電源ノイズとなり、クロック信号の周波数（内部回路の動作周波数）の数百倍から数千倍の周波数帯域まで影響を及ぼす。
【０００５】
図１５に示すように、バイパスキャパシタ１０３は、リード１０１、ボンディングワイヤ１０５を介してＩＣに接続される。リード１０１、ボンディングワイヤ１０５は、等価的には、インダクタンス成分Ｌ、リアクタンス成分ＲＣも有している。高周波帯域では、インダクタンス成分Ｌが支配的になり、インピーダンスが高くなってしまう。ＩＣに外付けしたバイパスキャパシタ１０３とＩＣ内部とはインダクタンスＬによって、高周波帯域では分離される。ＩＣの内部回路の動作によって生じる電源ノイズを外付けしたバイパスキャパシタで十分に吸収することは難しい。この結果、ＩＣ内部で発生した電源ノイズは、信号入出力用のパッドから外部に漏れ出すようになり、ＩＣが高周波ノイズの発生源となってしまう。
【０００６】
また、１Ｃで発生した電源ノイズは、ｌＣを構成する機能ブロックの動作にも影響を与え、各機能ブロックが誤動作してしまうことがある。特に、アナログ回路とディジタル回路とを混載したＩＣでは、ディジタル回路のスイッチング動作によって生じた電源ノイズがアナログ回路の動作に影響を与える。このため、ＩＣの特性の劣化が避けにくい。ＩＣ内で電源電位の変動を抑えることが望まれる。
【０００７】
特開昭６０−１６１６５５号公報は、ＩＣ内の電源配線を一方の電極とし、この電源配線に沿った基板を他方の電極として、正負の電源配線問に容量を持たせ、バイパスキャパシタの一部を構成することを提案している。この提案の装置によれば、ＩＣ内部の電源配線に直接バイパスキャパシタを設けることができるので、電源電圧変動を少しは抑えることができる。この方法でＩＣ内に内蔵できる容量は数百ｐＦ程度が限度であろう。ＩＣ内部の総容量（全ゲート容量、全ジャンクション容量、全配線容量）は数千〜数万ｐＦになるため、電源ノイズを十分に吸収することは難しい。
【０００８】
特開平２−２０２０５１号公報、特開平１０−３２６８６８号公報、特開平１０−１５０１４８号公報も、ＩＣ内部において電源電圧変動を抑えるための容量を作成する技術を記載している。これらの文献に記載された技術も十分な容量をＩＣ内部に作成することは難しい。
【０００９】
【特許文献１】特開昭６０−１６１６５５号公報
【特許文献２】特開平２−２０２０５１号公報
【特許文献３】特開平１０−３２６８６８号公報
【特許文献４】特開平１０−１５０１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、半導体装置内部の電源ライン間に大きい容量を形成することができ、これにより電源電圧変動および不要輻射を抑制することの可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
この発明の第１の観点によれば、第１導電型の第１および第２の活性領域を有する半導体基板と、前記第１および第２の活性領域の各々の上に形成された第１絶縁層と、前記第１および第２の活性領域の中間部上方を、前記第１絶縁層を介して横断して形成された第１および第２の電極構造と、前記第２の電極構造の上に形成された第２の絶縁層と、前記第２の絶縁層の上に形成された第３の電極構造と、前記第１の電極構造の両側で、前記第１の活性領域に形成された、前記第１の導電型と逆導電型の第２の導電型の１対の第１半導体領域と、前記第２の電極構造の両側で、前記第２の活性領域に形成された、前記第２の導電型の１対の第２の半導体領域と、前記第１、第２および第３の電極構造を覆って形成された層間絶縁層と、前記第２の活性領域の上方で、前記層間絶縁層の上に形成された第１および第２の電源配線と、前記第３の電極構造と、前記第２の半導体領域の少なくとも一方と、を前記第１の電源配線に接続する第１の接続配線構造と、前記第２の電極構造を前記第２の電源配線に接続する第２の接続配線構造と、を有し、前記第１の活性領域がＭＯＳトランジスタを構成し、前記第２の活性領域がバイパスキャパシタを構成し、前記電源配線が付勢された時に前記第２の電極構造下方に前記第２の導電型の反転層を誘起する半導体装置が提供される。
【発明の効果】
【００１２】
積層電極容量、ＭＯＳ容量を利用でき、ＩＣ内部の電源電圧ライン間に大きい容量を形成することができる。半導体装置内部における電源電圧変動および不要輻射を有効に抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照し、この発明の実施例によるバイパスキャパシタを有する半導体装置を説明する。活性領域がｎ型の場合とｐ型の場合を説明するが、併せて集積化して相補型（Ｃ）ＭＯＳ集積回路としてもよい。電源電圧ＶＤＤが正電圧、ＶＳＳが接地電圧の場合を説明する。
【００１４】
図１に示すように、ｐ型シリコン基板１１の表面に、フィ−ルド酸化膜ＦＯＸを形成して活性領域を画定する。局所酸化（ＬＯＣＯＳ）でフィールド酸化膜を形成した場合を図示したが、シャロートレンチアイソレーション（ＳＴＩ）を用いてもよい。活性領域にｎ型不純物をイオン注入し、バイパスキャパシタ形成用の第１のｎ型ウェルＷｎ１，ｐチャネルＭＯＳトランジスタ形成用の第２のｎ型ウェルＷｎ２を形成する。
【００１５】
活性領域表面を熱酸化し、ゲート絶縁膜となる酸化シリコン膜１６を形成する。酸化シリコン層１６の上に、第１のｎ型ウェルＷｎ１では、第１の多結晶シリコン層１７、酸化シリコン層１８、第２の多結晶シリコン層１９を積層し、パターニングして積層キャパシタ構造を形成する。第２のｎ型ウェルＷｎ２では、ゲート絶縁膜１６の上に単一層の多結晶シリコン膜を形成し、パターニングしてゲート電極Ｇｐを形成する。後に述べる製造方法では、ゲート電極Ｇｐは、第１の多結晶シリコン層１７から形成する。第２の多結晶シリコン層１９からゲート電極Ｇｐを形成することもできる。いずれにしても、ｐチャネルＭＯＳトランジスタのゲート電極と積層キャパシタの２層多結晶シリコン層の一方とは同一層から形成する。
【００１６】
ゲート電極Ｇｐおよび２層多結晶シリコン層１７，１９の両側にｐ型不純物をイオン注入する。ｐチャネルＭＯＳトランジスタ領域には、ｐ型ソース領域Ｓｐ、ｐ型ドレイン領域Ｄｐが形成される。ゲート電極Ｇｐ下方のｎ型ウェル領域はチャネルＣｈを構成する。このようにして、第２のｎ型ウェルＷｎ２には、ｐチャネルＭＯＳトランジスタ構造が形成される。バイパスキャパシタ領域には，ｐ型領域１４ａ、１４ｂが形成される。第１のｎ型ウェルＷｎ１にもｐチャネルＭＯＳトランジスタ同様の構造が形成される。そこで、ｐ型領域１４ａ、１４ｂを擬似ソース／ドレイン領域と、その間の第１多結晶シリコン下方の領域を擬似チャネル領域Ｃｈｐと、第１多結晶層１７を擬似ゲート電極と呼ぶ。なお、ｎ型ウェルの他の場所にはウェルコンタクト用のｎ型領域ＣＴｎ、１３ａ、１３ｂも形成する。
【００１７】
ゲート電極Ｇｐ、２層多結晶シリコン層１７，１９を覆って、ホスホシリケートガラス（ＰＳＧ）などの酸化シリコン層で層間絶縁層ＩＬを形成する。層間絶縁層ＩＬを貫通して下層構造の所定領域を露出するコンタクト孔を形成する。層間絶縁層ＩＬの上にアルミニウム等の第１金属層１Ｍを形成し、パターニングして電源配線、引き出し配線等を形成する。なお、コンタクト孔内にＳｉ，Ｗ等の導電性プラグを埋め込んだ後、第１金属層を形成してもよい。
【００１８】
図３は、バイパスキャパシタ領域の概略的平面図である。基板内に点線で示すｎ型ウェルＷｎ１が形成され、ｎ型ウェルＷｎ１内のフィールド酸化膜で囲まれた活性領域に、ｐ型領域１４ａ、１４ｂ、その間の擬似チャネル領域Ｃｈｐが形成されている。基板上方には、破線で示す第１多結晶シリコン層１７、第２多結晶シリコン層１９が積層されている。第２多結晶シリコン層１９を覆う層間絶縁膜の上に、第１金属配線１Ｍの電源配線ＶＤＤ，ＶＳＳが、ｎ型ウェルＷｎ１の上方で並列に配置されている。コンタクト２０は、第１金属層１Ｍの電源電圧配線ＶＤＤ，ＶＳＳを下層とコンタクトする。
【００１９】
図１に戻り、ｐチャネルＭＯＳトランジスタ領域においては、ソース領域Ｓｐが電源電圧ＶＤＤに接続され、ドレイン領域ＤｐがｎチャネルＭＯＳトランジスタｎ−ＭＯＳのドレインに接続され、ｎ−ＭＯＳのソースが接地電圧ＶＳＳに接続される。ゲート電極Ｇｐにはゲート電圧ＶＧに接続される。ウェルコンタクト領域は、電源電圧ＶＤＤまたはバックバイアス電圧ＶＢに接続される。
【００２０】
バイパスキャパシタ領域においては、ｐ型擬似ソース／ドレイン領域１４ａ、１４ｂの少なくとも一方、第２多結晶シリコン層１９が電源電圧ＶＤＤに接続され、擬似ゲート電極（第１多結晶シリコン層）１７が接地電圧ＶＳＳに接続される。ｐ型シリコン基板１１も接地電圧ＶＳＳに接続される。ｎ型ウェルコンタクト領域１３ａ、１３ｂは、電源電圧ＶＤＤに接続される。層間絶縁膜ＩＬ上の電源配線は、ＶＤＤ配線とＶＳＳ配線とを含む。
【００２１】
ｎ型ウェルＷｎ１にＶＤＤが印加され、擬似ゲート電極１７に接地電圧ＶＳＳが印加されると、擬似ゲート電極１７下方の擬似チャネル領域Ｃｈｐ表面にはｐ型反転層１５が誘起される。ｐ型擬似ソース／ドレイン領域１４ａ、１４ｂはｐ型反転層１５で接続されるので、一方には引出電極を設けなくてもよい。ｐ型反転層１５と擬似ゲート電極（第１多結晶シリコン層）１７との間にはＭＯＳキャパシタが形成される。第１、第２多結晶シリコン層は積層キャパシタを構成する。第２多結晶シリコン層１９とＶＳＳ電源配線との間にも積層キャパシタが形成される。ｎ型ウェルＷｎ１とｐ型基板１１の間には接合容量（junction capacitance)が生じる。
【００２２】
図５は、これらのキャパシタの等価回路を示す。ＭＯＳキャパシタＣ３、その上の２層多結晶シリコン層の積層キャパシタＣ２は、例えば数ｆＦ／μｍ２、層間絶縁膜ＩＬを挟んだ第２多結晶シリコン層１９と第１金属配線層１Ｍの間の容量Ｃ１は１桁下の０．数ｆＦ／μｍ２、ｎ型ウェルＷｎ１と基板１１間の容量Ｃ４はさらに低く０．０数ｆＦ／μｍ２程度である。キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が並列に接続され、大きな容量を形成する。
【００２３】
以上、ｎ型領域にｐチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタ類似のバイパスキャパシタを形成する場合を説明した。ｐ型領域に同様の構成を作成することもできる。
【００２４】
図２は、ｐ型シリコン基板のｐ型ウェルにｎチャネルＭＯＳトランジスタとバイパスキャパシタを形成する構成を示す。ｐ型ウェルを省略して、直接ｐ型基板に形成してもよい。
【００２５】
図２に示すように、ｐ型シリコン基板１１の表面に、図１の場合同様、フィ−ルド酸化膜ＦＯＸを形成して活性領域を画定する。活性領域にｐ型不純物をイオン注入し、バイパスキャパシタ形成用の第１のｐ型ウェルＷｐ１，ｎチャネルＭＯＳトランジスタ形成用の第２のｐ型ウェルＷｐ２を形成する。
【００２６】
図１の場合同様、活性領域表面を熱酸化し、ゲート絶縁膜となる酸化シリコン膜１６を形成する。酸化シリコン層１６の上に、第１のｐ型ウェルＷｐ１では、第１の多結晶シリコン層１７、酸化シリコン層１８、第２の多結晶シリコン層１９を積層し、パターニングして積層キャパシタ構造を形成する。第２のｐ型ウェルＷｐ２では、ゲート絶縁膜１６の上に単一層の多結晶シリコン膜を形成し、パターニングしてゲート電極Ｇｎを形成する。
【００２７】
ゲート電極Ｇｎおよび２層多結晶シリコン層１７，１９の両側にｎ型不純物をイオン注入する。ｎチャネルＭＯＳトランジスタ領域には、ｎ型ソース領域Ｓｎ、ｎ型ドレイン領域Ｄｎが形成される。ゲート電極Ｇｎ下方のｐ型ウェル領域はチャネルＣｈを構成する。このようにして、第２のｐ型ウェルＷｐ２には、ｎチャネルＭＯＳトランジスタ構造が形成される。バイパスキャパシタ領域には，ｎ型領域２６ａ、２６ｂが形成される。第１のｐ型ウェルＷｐ１にもｎチャネルＭＯＳトランジスタ同様の構造が形成される。そこで、ｎ型領域２６ａ、２６ｂを擬似ソース／ドレイン領域と、その間の第１多結晶シリコン下方の活性領域を擬似チャネル領域Ｃｈｎと、第１多結晶層１７を擬似ゲート電極と呼ぶ。なお、ｐ型ウェルの他の場所にはウェルコンタクト用のｐ型領域ＣＴｐ、２７ａ、２７ｂも形成する。
【００２８】
ゲート電極Ｇｎ、２層多結晶シリコン層１７，１９を覆って、ホスホシリケートガラス（ＰＳＧ）などの酸化シリコン層で層間絶縁層ＩＬを形成する。層間絶縁層ＩＬを貫通して下層構造の所定領域を露出するコンタクト孔を形成する。層間絶縁層ＩＬの上にアルミニウム等の第１金属層１Ｍを形成し、パターニングして電源配線、引き出し配線等を形成する。
【００２９】
図４は、バイパスキャパシタ領域の概略的平面図である。基板内に点線で示すｐ型ウェルＷｐ１が形成され、ｐ型ウェルＷｐ１内のフィールド酸化膜で囲まれた活性領域に、ｎ型領域２６ａ、２６ｂ、その間の擬似チャネル領域Ｃｈｎが形成されている。基板上方には、破線で示す第１多結晶シリコン層１７、第２多結晶シリコン層１９が積層されている。第２多結晶シリコン層１９を覆う層間絶縁膜の上に、第１金属配線１Ｍの電源配線ＶＤＤ，ＶＳＳが、ｐ型ウェルＷｐ１の上方で並列に配置されている。コンタクト２０は、第１金属層１Ｍの電源電圧配線ＶＤＤ，ＶＳＳを下層とコンタクトする。
【００３０】
図２に戻り、ｎチャネルＭＯＳトランジスタ領域においては、ソース領域Ｓｎが接地電圧ＶＳＳに接続され、ドレイン領域ＤｎがｐチャネルＭＯＳトランジスタｐ−ＭＯＳのドレインに接続され、ｐ−ＭＯＳのソースが電源電圧ＶＤＤに接続される。ゲート電極Ｇｎにはゲート電圧ＶＧに接続される。ウェルコンタクト領域は、接地電圧ＶＳＳまたはバックバイアス電圧ＶＢに接続される。
【００３１】
バイパスキャパシタ領域においては、ｎ型擬似ソース／ドレイン領域２６ａ、２６ｂの少なくとも一方、第２多結晶シリコン層１９が接地電圧ＶＳＳに接続され、擬似ゲート電極（第１多結晶シリコン層）１７が電源電圧ＶＤＤに接続される。ｐ型シリコン基板１１、ｐ型ウェルコンタクト領域２７ａ、２７ｂは、接地電圧ＶＳＳに接続される。層間絶縁膜ＩＬ上の電源配線は、ＶＤＤ配線とＶＳＳ配線とを含む。
【００３２】
ｐ型ウェルＷｐ１に接地電圧ＶＳＳが印加され、擬似ゲート電極１７に電源電圧ＶＤＤが印加されると、擬似ゲート電極１７下方の擬似チャネル領域Ｃｈｎ表面にはｎ型反転層２５が誘起される。ｎ型反転層２５と擬似ゲート電極（第１多結晶シリコン層）１７との間にはＭＯＳキャパシタが形成される。第１、第２多結晶シリコン層は積層キャパシタを構成する。第２多結晶シリコン層１９とＶＤＤ電源配線との間にも積層キャパシタが形成される。ｐ型ウェルＷｐ１とｐ型基板１１の間には接合容量は生じない。
【００３３】
図６は、これらのキャパシタの等価回路を示す。ＭＯＳキャパシタＣ７、その上の２層多結晶シリコン層の積層キャパシタＣ６は、例えば数ｆＦ／μｍ２、層間絶縁膜ＩＬを挟んだ第２多結晶シリコン層１９と第１金属配線層１Ｍの間の容量Ｃ５は１桁下の０．数ｆＦ／μｍ２程度である。キャパシタＣ５，Ｃ６，Ｃ７が並列に接続され、大きな容量を形成する。
【００３４】
図１に示すような構成と、図２に示すような構成とを同一半導体チップ上に形成する製造方法を簡単に説明する。
【００３５】
図７に示すように、ｐ型シリコン基板１１表面にシャロートレンチアイソレーションによる素子分離領域ＳＴＩを形成する。図中、左側にｐウェル用活性領域、右側にｎウェル用活性領域が画定されると共に、中央に抵抗Ｒ、キャパシタＣ用の領域が素子分離領域上に確保される。レジストマスクでｐウェル領域とｎウェル領域とを選択的に露出し、ｐ型不純物、ｎ型不純物をイオン注入して、ｐ型ウェルＷｐ１、Ｗｐ２、ｎ型ウェルＷｎ１，Ｗｎ２を形成する。活性領域表面を熱酸化し、ゲート絶縁膜１６を形成する。
【００３６】
ゲート絶縁膜１６上に、第１多結晶層１７、酸化シリコン層１８、第２多結晶シリコン層１９を積層する。多結晶シリコン層は、例えば熱ＣＶＤで形成する。酸化シリコン層１８は、例えば第１多結晶シリコン層１７表面を酸化して形成する。第２多結晶シリコン層１９上に、バイパスキャパシタ、抵抗、キャパシタを覆うレジストパターンＰＲ１を形成する。レジストパターンＰＲ１をマスクとして第２多結集シリコン層１９、酸化シリコン層１８をエッチングする。
【００３７】
図８に示すように、露出した部分の第２多結晶シリコン層１９、酸化シリコン層１８が除去される。その後、レジストパターンは除去する。第２多結晶シリコン層１９、酸化シリコン層１８を選択的に除去した表面上にタングステンシリサイド層ＳＬをスパッタリングなどにより堆積する。Ｗ層を堆積し、シリサイドか反応を行なってもよい。
【００３８】
図９に示すように、バイパスキャパシタ、ＭＯＳトランジスタ、キャパシタのシリサイド層を残す領域を覆うレジストパターンＰＲ２を、タンスステンシリサイド層ＳＬ上に形成する。レジストパターンＰＲ２をマスクとし、酸化シリコン層をエッチングストッパとして、タングステンシリサイド層ＳＬ、多結晶シリコン層をエッチングする。
【００３９】
図１０に示すように、レジストパターンＰＲ２をマスクとして、バイパスキャパシタとキャパシタの第２多結晶シリコン層１９とその上のシリサイド層ＳＬ，およびＭＯＳトランジスタのゲート電極となる第１多結晶シリコン層１７とその上のシリサイド層ＳＬがパターニングされる。その後、レジストパターンは除去する。その後、ｐウェル、ｎウェルを選択的に露出するレジストパターンを用い、ｎ型不純物、ｐ型不純物をイオン注入して、ソース／ドレイン領域、擬似ソース／ドレイン領域を形成する。層間絶縁膜形成工程、配線形成工程を必要なだけ繰り返し、半導体装置を完成する。
【００４０】
上記製造方法によれば、ＭＯＳトランジスタ、キャパシタ、抵抗を作成する工程によって同時にバイパスキャパシタも作成できる。バイパスキャパシタは電源配線直下に配置できるので、小さなインダクタンスで電源配線に接続でき、優れた高周波特性を発揮できる。
【００４１】
次に、電源配線上に作成する多層配線を利用してバイパスキャパシタの容量をさらに増大する応用例を説明する。
【００４２】
図１１に示すように、第１層間絶縁膜ＩＬ１の上に第１金属配線１Ｍの電源配線２１、２２が形成されている。電源配線２１、２２を覆って第２層間絶縁膜ＩＬ２が形成され、その上に第２金属層の配線２３（２３ａ、２３ｂを総称する）が形成される。さらに第３層間絶縁膜ＩＬ３が形成され、その上に第３金属配線２４が形成される。第３金属配線２４は、保護膜等の絶縁膜ＰＳで覆われる。配線層の数は任意に増減できる。配線層の数に従い、層間絶縁膜の数も増減する。
【００４３】
図１２は、多層配線の配置を示す平面図である。電源電圧配線２１，２２上の第２金属配線２３は、主部分２３ａと分離した従部分２３ｂに分離されている。主部分２３ａは、ＶＳＳ配線２１上からＶＤＤ配線２２上に広く張り出して、ＶＤＤ配線２２と対向する。第３金属配線２４は、第２金属配線２３ａ、２３ｂを覆って広く形成されている。第３金属配線２４は、コンタクト２０、第２金属配線の従部分２３ｂを介して第１金属配線のＶＤＤ配線２２に接続される。第２金属配線の主部分２３ａは、コンタクト２０を介して第１金属配線のＶＳＳ配線２１に接続される。
【００４４】
図１１に示すように、第２金属配線の主部分２３ａが上下の金属配線２２，２４と対向する部分が追加容量を形成する。なお、中間の配線が上下の配線と対向して容量を形成することが特徴であり、接続法や配線パターンは種々変更できる。例えば、中間の配線の主部分をＶＤＤ配線に接続し、上の配線をＶＳＳ配線に接続してもよい。中間配線を図示の用に電源配線の延在方向に沿って分割する変わりに、電源配線の延在方向と交差する方向に沿って分割してもよい。上の配線も分割してもよい。
【００４５】
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００４６】
【図１】実施例による半導体装置のｎウェル領域の断面図である。
【図２】実施例による半導体装置のｐウェル領域の断面図である。
【図３】図１の半導体装置のキャパシタ領域の平面図である。
【図４】図２の半導体装置のキャパシタ領域の平面図である。
【図５】図１，３のキャパシタの等価回路図である。
【図６】図２，４のキャパシタの等価回路図である。
【図７】図１−４に示す構成を含む半導体装置の製造方法の主要工程を示す断面図である。
【図８】図１−４に示す構成を含む半導体装置の製造方法の主要工程を示す断面図である。
【図９】図１−４に示す構成を含む半導体装置の製造方法の主要工程を示す断面図である。
【図１０】図１−４に示す構成を含む半導体装置の製造方法の主要工程を示す断面図である。
【図１１】図１−４に示すキャパシタの変形例を示す断面図である。
【図１２】図１−４に示すキャパシタの変形例を示す平面図である。
【図１３】従来技術によるバイパスキャパシタの構成を示す平面図である。
【図１４】従来技術によるバイパスキャパシタの構成を示す等価回路図である。
【図１５】従来技術によるバイパスキャパシタの構成を示す等価回路図である。
【符号の説明】
【００４７】
１１；基板、Ｗ；ウェル、１４；擬似ソース／ドレイン領域、１５、２５；反転層、１６；ゲート絶縁膜、１７、１９；多結晶シリコン層、１８；酸化シリコン層、Ｓ；ソース領域、Ｄ；ドレイン領域、１Ｍ；第１金属層、Ｃｈ；チャネル、２０；コンタクト、２１、２２；電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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