(57)【要約】【課題】  面積と消費電力を小さく抑え、耐ノイズ性の高い多重化メモリ及び圧力センサを提供する。【解決手段】  メモリセル１００〜１１３…がマトリクス状に配置され、同一データが割り当ての複数のメモリセルに書き込まれる。同一データは、例えば正極性と負極性の相補データ、前記複数のメモリセルに１つのライトドライバ１０により書き込めるよう、ライトドライバ１０からのデータ伝送線Ｄ，ＤＮがＤ０〜Ｄ１Ｎに分岐されて、前記複数のメモリセルに接続され、これらのデータ伝送線の分岐線が複数のメモリセルから同一データを読み出すためのデータ伝送線を兼用して、リード／ライト切り換え回路７，８、ワイヤードオアを介してセンスアンプ９の入力側に接続されている。【選択図】図１
2005141908.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置され、同一のデータを記憶する複数のメモリセルと、
複数の前記メモリセルから読み出された同一のデータを加算及び増幅する複数のセンスアンプ回路と、
複数の前記メモリセルと前記センスアンプ回路との接続を制御する複数のスイッチ素子と、
複数の前記スイッチ素子を制御する制御回路とを有し、
前記制御回路は、それぞれの前記スイッチのオン，オフを制御することによって前記メモリセルから読み出されたデータを前記センスアンプ回路へ伝送するタイミングを制御する多重化メモリ。
【請求項２】
マトリクス状に配置され、同一のデータを記憶する複数のメモリセルと、
外部から入力されたデータから前記メモリセルへ書き込むための相補データを生成するデータ生成回路と、
複数の前記メモリセルから読み出された同一のデータを加算及び増幅する複数のセンスアンプ回路と、
複数の前記メモリセルと前記データ生成回路との接続及び前記メモリセルと前記センスアンプ回路との接続を制御する複数のスイッチ素子と、
複数の前記スイッチ素子を制御する制御回路とを有し、
前記制御回路は、それぞれの前記スイッチのオン，オフを制御することによって前記データ生成回路から前記メモリセルへのデータの伝送のタイミング又は前記メモリセルから読み出されたデータを前記センスアンプ回路へ伝送するタイミングを制御する多重化メモリ。
【請求項３】
メモリセルがマトリクス状に配置され、同一データが割り当ての複数のメモリセルに書き込まれる多重化されたメモリであって、
前記同一データを、前記複数のメモリセルに１つのライトドライバにより書き込めるよう該ライトドライバからのデータ伝送線が分岐されて前記複数のメモリセルに接続され、前記データ伝送線の分岐線が前記複数のメモリセルから同一データを読み出すためのデータ伝送線を兼用して、これらの分岐線がリード／ライト切り換え回路，ワイヤード・オアを介してセンスアンプの入力側に接続されていることを特徴とする多重化メモリ。
【請求項４】
メモリセルがマトリクス状に配置され、同一データが割り当ての複数のメモリセルに書き込まれる多重化されたメモリであって、
前記同一データを、前記複数のメモリセルに１つのライトドライバにより書き込めるよう該ライトドライバからのデータ伝送線が複数に分けられて前記複数のメモリセルに接続され、これらの各データ伝送線は、それぞれのメモリセルから途中位置までがデータ読み出し用の伝送線を兼用して、リード／ライト切り換え回路，ワイヤード・オアを介してセンスアンプの入力側に接続されていることを特徴とする多重化メモリ。
【請求項５】
メモリセルがマトリクス状に配置され、同一データが割り当ての複数のメモリセルに書き込まれる多重化されたメモリであって、
前記同一データが正極性，負極性の相補データにより構成され、これらの相補データが一対のメモリセルにより記憶され、この同一データを記憶する前記一対のメモリセルを複数備えて多重化され、正極性の相補データと負極性の相補データが差動回路を介して読み出されるよう構成したことを特徴とする多重化メモリ。
【請求項６】
メモリセルがマトリクス状に配置され、同一データが割り当ての複数のメモリセルに書き込まれる多重化されたメモリであって、
前記同一データが正極性，負極性の相補データにより構成された不揮発性メモリであることを特徴とする多重化メモリ。
【請求項７】
前記複数のメモリセルに記憶された同一のデータを、全て同時に読み出すほかに、必要に応じてメモリセルを選択して読み出す手段を備えている請求項３ないし６のいずれか１項記載の多重化メモリ。
【請求項８】
検出対象の物理量を検出して電気信号に変換するセンサにおいて、検出に必要なデータを請求項３ないし７のいずれか１項に記載の多重化メモリに記憶して備えていることを特徴とするセンサ。
【請求項９】
検出対象の物理量を検出して電気信号に変換するセンサにおいて、センサの特性を補正するための補正データを、請求項３ないし７のいずれか１項に記載の多重化メモリに記憶して備えていることを特徴とするセンサ。
【請求項１０】
発振器を内蔵したセンサにおいて、前記発振器の発振周波数を切り換えるためのデータを不揮発性メモリに記憶して備えていることを特徴とするセンサ。
【請求項１１】
センサが、検出対象の物理量を検出して電気信号に変換する検出手段と、該検出手段の出力信号を補正する補正手段から構成され、
前記補正手段の入力或いは出力信号レベルのレンジ切り換えを、不揮発性メモリに記憶したデータにより制御可能であることを特徴とするセンサ。
【請求項１２】
検出対象の物理量を検出して電気信号に変換するセンサにおいて、センサの消費電力を不揮発性メモリに記憶したデータにより制御可能であることを特徴とするセンサ。
【請求項１３】
検出対象の物理量を検出して電気信号に変換するセンサにおいて、テストモードと通常動作モードの切り換えを不揮発性メモリに記憶したデータにより制御可能であることを特徴とするセンサ。
【請求項１４】
検出対象の物理量を検出して電気信号に変換するセンサにおいて、センサの製品識別データを内蔵の不揮発性メモリに記憶していることを特徴とするセンサ。
【請求項１５】
検出対象の物理量を検出して電気信号に変換するセンサを備え、センサの出力信号に応じて各種制御を行う制御システムにおいて、
前記制御システムが、請求項１ないし１３のいずれか１項に記載の多重化メモリまたはセンサを備えていることを特徴とする制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの多重化方式と不揮発性メモリへの適用並びに各種センサへの応用に関する。
【背景技術】
【０００２】
従来より、メモリの信頼性を向上させるために、同一データを複数のメモリに記憶して多重化し、複数メモリから読み出した同一データを多数決処理するものが報告されている。このような従来例は、特開平6−83716号公報，特開平10−55316号公報に記載されている。
【０００３】
上記従来例では、並列に備えた３つのメモリに同一データを書き込み、前記３つのメモリから読み出した３つのデータを専用ハードで多数決処理し１つのデータを生成していた。こうすることで、どれか１つのメモリが壊れてもシステムとしては正しいデータを出力することが可能となる。
【０００４】
また、特開平2−226597 号公報でも、同様の技術が記載されており、具体的には、１つのデータに対して複数個の記憶素子を割り当てたメモリ装置において、データ読み出しを割り当ての複数記憶素子に流れる電流の総和を電流差動型の読み出し回路によって判定電流と比較することによってデータの読み出しを行っている。
【０００５】
電気的に書き込み可能な不揮発性メモリでは、書き込んだデータが時間と共に変化しデータを正しく読み出せない場合や、書き換えを繰り返すうちに書き込みが正しく行えないといった、万一の場合も想定して、これに対処する手段を講じることが信頼性を高めることになる。
【０００６】
このような事態に対処するため、不揮発性メモリでは、経時的変化による記憶データの不良を検出する方法が、〔特許文献１〕特開平6−282992号公報，〔特許文献２〕特開平
7−98988 号公報に提案されている。この記憶データ不良検出方法では、記憶されている不揮発性メモリの閾値変化を検知し、メモリの経時的変化が閾値を超えれば、救済用メモリセルへ置き換えることで書き換え動作の寿命を延ばすと共にシステム全体の信頼性を向上させている。
【０００７】
また、電気的に書き込み可能な不揮発性メモリを圧力センサへ適用した例として、〔特許文献３〕特開平9−113310号公報，〔特許文献４〕特開平10−281912 号公報があげられるが、不揮発性メモリの信頼性向上に関しては触れられていない。
【０００８】
【特許文献１】特開平６−２８２９９２号公報
【特許文献２】特開平７−９８９８８号公報
【特許文献３】特開平９−１１３３１０号公報
【特許文献４】特開平１０−２８１９１２号公報
【特許文献５】特開平６−８３７１６号公報
【特許文献６】特開平１０−５５３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
〔特許文献５〕特開平6−83716号公報，〔特許文献６〕特開平10−55316 号公報の例では、独立したメモリを３つ並べて３重化しているが、読み出しデータを多数決処理するための専用ハードを付加しなければならなかった。
【００１０】
また、〔特許文献１〕特開平6−282992号公報，〔特許文献２〕特開平7−98988 号公報に示すように、不良メモリセルを救済用メモリセルへ置き換えるといった方式を採用しなければならなかった。
【００１１】
本発明は以上の点に鑑みてなされたものであり、その第１の目的は同一データを割り当ての複数のメモリセルに記憶する多重化メモリにおいて、メモリ周辺回路及び配線の合理化を図ることで、装置全体の面積，消費電力を今まで以上に抑えることにある。
【００１２】
さらに、第２の目的として、耐ノイズ性を向上させ、より一層、信頼性を高めた多重化メモリを実現させることにある。
【００１３】
さらに、第３の目的として、圧力センサ等の各種センサについて、センサ特性等の補正データ等センサ動作に必要なデータを低コストで高い信頼をもって記憶し得るようにすることにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために第１の発明は、同一のデータが記憶される複数のメモリセルとセンスアンプ回路又は同一のデータが記憶される複数のメモリセルとライトドライバとをスイッチ素子を介して接続するようにし、データの読み出し時又は書き込み時に、それぞれのスイッチのオン，オフのタイミングを制御するようにしたことを特徴とする。
【００１５】
また上記課題を解決するために、メモリセルがマトリクス状に配置され、同一データが割り当ての複数のメモリセルに書き込まれる多重化されたメモリであって、同一データを、複数のメモリセルに１つのライトドライバにより書き込めるよう該ライトドライバからのデータ伝送線が分岐されて複数のメモリセルに接続され、データ伝送線の分岐線が複数のメモリセルから同一データを読み出すためのデータ伝送線を兼用して、これらの分岐線がリード／ライト切り換え回路，ワイヤード・オアを介してセンスアンプの入力側に接続されていることを特徴とする。
【００１６】
また上記課題を解決するために、メモリセルがマトリクス状に配置され、同一データが割り当ての複数のメモリセルに書き込まれる多重化されたメモリであって、同一データを、複数のメモリセルに１つのライトドライバにより書き込めるよう該ライトドライバからのデータ伝送線が複数に分けられて複数のメモリセルに接続され、これらの各データ伝送線は、それぞれのメモリセルから途中位置までがデータ読み出し用の伝送線を兼用して、リード／ライト切り換え回路，ワイヤード・オアを介してセンスアンプの入力側に接続されていることを特徴とする。
【００１７】
また上記課題を解決するために、メモリセルがマトリクス状に配置され、同一データが割り当ての複数のメモリセルに書き込まれる多重化されたメモリであって、同一データが正極性，負極性の相補データにより構成され、これらの相補データが一対のメモリセルにより記憶され、この同一データを記憶する一対のメモリセルを複数備えて多重化され、正極性の相補データと負極性の相補データが差動回路を介して読み出されるよう構成したことを特徴とする。
【００１８】
また上記課題を解決するために、検出対象の物理量を検出して電気信号に変換するセンサにおいて、検出に必要なデータを上記の発明のいずれか或いは組み合わせに係る多重化メモリに記憶して備えていることを特徴とする。
【発明の効果】
【００１９】
本発明の多重化メモリによれば、装置全体の面積，消費電力を今まで以上に抑えることができる。
【００２０】
さらに、耐ノイズ性を向上させ、より一層、信頼性を高めた多重化メモリを実現することができる。
【００２１】
また、不揮発性メモリへ適用すれば、書き込みデータの経時的変化によるデータ故障に対して高い信頼性を確保できる。また、書き込みと消去を繰り返すことによるメモリセルに対する過度のストレスによる劣化に対してもデータを保証できるため、書き込み回数を増加させることができる。
【００２２】
さらに、低コストで信頼性の高いシステムを実現できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を図面に示した実施例により説明する。各図において、同一要素には同一の符号を付してある。
【００２４】
図１は本発明の第１の実施例に係る多重化メモリの回路構成図を示したものである。この多重化メモリは、中央演算処理装置（ＣＰＵ），信号処理装置など（以下、演算処理を行うものを総称して「プロセッサ」と称す。）と接続されデータ処理装置が構成される。このようなデータ処理装置におけるプロセッサと多重化メモリとの間では、プロセッサから出力されたアドレス信号によって多重化メモリへデータが書き込まれたり、多重化メモリからデータが読み出される。
【００２５】
図１に示す多重化メモリは、図示しないプロセッサとデータを伝送するための複数のデータ信号線（以下、「データバス」と称す。），アドレスを伝送するための複数のアドレス信号線（以下、「アドレスバス」と称す。），制御信号を伝送するための複数の制御信号線（以下、「制御バス」と称す。）によって接続される。データバスは、多重化メモリへ書き込まれるデータと多重化メモリから読み出されたデータを共用して送るものである。制御バスは、主なものとしてデータの書き込みを制御するライトコントロール信号WCTL、データの読み出しを制御するリードコントロール信号ＲＣＴＬなどがある。このようにプロセッサと接続された多重化メモリについて以下、詳細に説明する。
【００２６】
図１において、１ａ−１，１ａ−２…１ａ−ｎは、それぞれ１ビット分のメモリ（多重化メモリ）であり、全部でｎビットのメモリを構成している。１ａ−１〜１ａ−ｎの各ビットのメモリ構成は、同様にしてあるので、ここでは、代表としてメモリ１ａ−１の構成について説明する。
【００２７】
メモリ１ａ−１におけるメモリセルアレイ５は、多数のメモリセル１００〜１０３，
１１０〜１１３…（図示ではメモリセルの一部のみを表示し、残りは省略している）をマトリクス状に配置してなり、同一データが割り当ての複数のメモリセルに書き込まれる。
【００２８】
本実施例では、１ビットのデータを正極性と負極性の相補しあう一対のデータにより構成し、正極性のデータ（相補データ）を記憶するメモリセルと負極性のデータ（相補データ）を記憶するメモリセルとで一対のメモリセルが構成されている。例えば本実施例では、メモリセル１００と１０１を１ビットのデータを書き込む一対のメモリセルとし（ワードＷ０の選択によりメモリセル１００に正極性のデータを書き込み、メモリセル１０１に負極性のデータを書き込む）、メモリセル１０２と１０３を上記メモリセル１００，101と同一データ（ビット）を書き込むもう一対のメモリセルとしている（メモリセル１０２に正極性のデータを書き込み、メモリセル１０３に負極性のデータを書き込む）。同様にしてメモリセル１１０と１１１を１ビットのデータを書き込む一対のメモリセルとし（ワードＷ１の選択によりメモリセル１１０に正極性のデータを書き込み、メモリセル１１１には負極性のデータを書き込む）、メモリセル１１２と１１３を上記メモリセル１１０と１１１と同一データを書き込むもう一対のメモリセルとしている。以下、図示省略した残りのメモリセルについても同様に構成している。すなわち、本実施例では、同一データを２重化されたメモリセルにより記憶されるようにしてある。
【００２９】
Ｘデコーダ(ＸＤＥＣ)２は、プロセッサから送られてくるアドレス信号ＡＤＤに基づきワード線Ｗ０〜Ｗｎのいずれかを選択するもので、ワード線により、選択すべきメモリセルのＸ座標が決定される。アドレス信号ＡＤＤやライトコントロール信号ＷＣＴＬ及びリードコントロール信号ＲＣＴＬは本多重化メモリと接続するプロセッサから送られてくる。
【００３０】
３はライトコントロール回路（ＷＣＴＬ）、４はリードコントロール回路（ＲＣＴＬ）、７はライト切り換え回路、８はリード切り換え回路、９はデータ読み出し用のセンスアンプ（データ読み出し部）、１０はライトドライバ（データ書き込み部）であり、これらの機能について以下に述べる。
【００３１】
本実施例では、同一データ（ここでは正極性書き込みデータＷＤ及び負極性書き込みデータＷＤＮ）を、ワード線で割り当てた複数のメモリセルに１つのライトドライバ(WDRV)１０で書き込めるように、ライトドライバ１０からの正極性書き込みデータ伝送線Ｄ及び負極性書き込みデータ伝送線ＤＮがそれぞれ途中からＤ０，Ｄ１及びＤ０Ｎ，Ｄ１Ｎのように分岐して複数のメモリセルに接続される。Ｄ０，Ｄ０Ｎで１ビットの正／負極性データのデータ伝送線を構成し、Ｄ１，Ｄ１Ｎでもう一方の正／負極性データのデータ伝送線を構成して、２重化している。このうち、分岐線Ｄ０は２重化メモリのうち一方の正極性データ書き込み用のメモリセル１００，１１０，…のデータ伝送線となり、分岐線Ｄ１はもう一方の正極性データ書き込み用のメモリセル１０２，１１２，…のデータ伝送線となる。同様に、分岐線Ｄ０Ｎは２重化メモリのうち一方の負極性データ書き込み用のメモリセル１０１，１１１，…のデータ伝送線となり、分岐線Ｄ１Ｎはもう一方の負極性データ書き込み用のメモリセル１０３，１１３，…のデータ伝送線となる。
【００３２】
分岐線Ｄ０，Ｄ１及びＤ０Ｎ，Ｄ１Ｎは、割り当ての複数のメモリセル（例えば、メモリセル１００，１０２や１１０，１１２等）から同一データを読み出すためのデータ伝送線を兼用して、正極性データ用の分岐線Ｄ０，Ｄ１がデータ伝送線Ｄ０′，Ｄ１′，ライト切り換え回路７，リード切り換え回路８，ワイヤード・オア，入力線Ｄ′を介してセンスアンプ９の一方の入力側に接続され、負極性データ用の分岐線Ｄ０Ｎ，Ｄ１Ｎがデータ伝送線Ｄ０Ｎ′，Ｄ１Ｎ′，ライト切り換え回路７，リード切り換え回路８，ワイヤード・オア，入力線ＤＮ′を介してセンスアンプ９のもう一方の入力側に接続されている。
【００３３】
ライト切り換え回路７は、２重化メモリのどちらのメモリへ書き込みを行うか選択するためのもので、NMOSFET５０〜５３より成る。NMOSFET５０がデータ伝送線Ｄ０を選択するためのスイッチ素子、NMOSFET５１ がデータ伝送線Ｄ０Ｎを選択するためのスイッチ素子、NMOSFET５２ がデータ伝送線Ｄ１を選択するためのスイッチ素子、NMOSFET５３ がデータ伝送線Ｄ１Ｎを選択するためのスイッチ素子となる。これらのNMOSFET５０〜５３ は、ライトコントロール回路３から出力されるライト切り換え信号ＷＣ０，ＷＣ１によりオン，オフ制御され、ＷＣ０は、NMOSFET５０，５１を制御し、ＷＣ１は、NMOSFET５２，５３を制御する。
【００３４】
ライトコントロール回路３は、本多重化メモリに接続されているプロセッサから送られてくるライト制御のためのライトコントロール信号ＷＣＴＬによってライト切り換え信号ＷＣ０，ＷＣ１のレベルの切り換えを行っている。このライト切り換え信号ＷＣ０，WC1のレベルの切り換えとして２つのモードがある。１つは、ライト切り換え信号ＷＣ０，
ＷＣ１をほぼ同時にハイレベルまたはロウレベルに制御するもので、ハイレベルの状態で多重化メモリに同時にデータが書き込まれる（ワードＷ０の選択でメモリセル１００，
１０１，１０２，１０３にほぼ同じタイミングでデータが書き込まれる。）ものである。もう１つは、ライト切り換え信号ＷＣ０とライト切り換え信号ＷＣ１とを交互にハイレベル又はロウレベルに制御するもので、多重化メモリに交互にデータが書き込まれる（ワードＷ０の選択でメモリセル１００，１０１とメモリセル１０２，１０３とが別々のタイミングでデータが書き込まれる。）ものである。
【００３５】
これを実現するための構成として次の２つの構成がある。
【００３６】
（ａ）ライトコントロール回路３は、プロセッサから送られてくる図示しないモード選択信号によって予め上記した２つのモードのいずれかが設定され、ライトコントロール信号ＷＣＴＬが入力されたら、設定されたモードに従って、ライト切り換え信号ＷＣ０，WC1のレベルの切り換えを行う。このようにモードを予め設定する構成とすることで、書き込み時にプロセッサはライトコントロール信号ＷＣＴＬを多重化メモリに送るだけでよい。
【００３７】
（ｂ）ライトコントロール信号ＷＣＴＬとしてライト切り換え信号ＷＣ０，ＷＣ１のレベルを制御する信号，ライト切り換え信号ＷＣ０のレベルを制御する信号，ライト切り換え信号ＷＣ１のレベルを制御する信号を用意し、プロセッサからこれらのいずれかの信号をライトコントロール回路３に送る。このようにライトコントロール信号ＷＣＴＬの内容によってライト切り換え信号ＷＣ０，ＷＣ１のレベルを制御する構成とすれば、ライトコントロール回路３の構造が比較的簡単になる。
【００３８】
また、ライトコントロール回路３を外部のクロックに同期してライト切り換え信号WC0,ＷＣ１を制御することで、本多重化メモリを外部のクロックに同期して動作させることもできる。この場合、多重化したメモリセルに同時にデータを書き込む場合には、ライトコントロール回路３はクロックに同期してライト切り換え信号ＷＣ０，ＷＣ１を同時にハイレベル又はロウレベルにすればよいが、多重化したメモリへ交互にデータを書き込む場合には、次のいずれかの構成とする必要がある。
【００３９】
第１の方法として、１つのクロックで一方のメモリセルにデータを書き込む方法である。
【００４０】
上述（ａ）で説明したようにライトコントロール回路３に予めモードを設定するようにした場合、ライトコントロール回路３は、最初のクロックでライト切り換え信号ＷＣ０をハイレベルにし、次のクロックでＷＣ１をハイレベルに切り換えるようにクロックでライト切り換え信号ＷＣ０，ＷＣ１を制御する。また、この場合、プロセッサからは２つのクロックの間、ライトコントロール信号ＷＣＴＬをライトコントロール回路３に送る。
【００４１】
上述（ｂ）で説明したようにライトコントロール信号ＷＣＴＬによって制御する場合には、プロセッサからクロック毎にライト切り換え信号ＷＣ０，ＷＣ１のレベルを制御する信号を送るようにする。
【００４２】
第２の方法として、１つのクロックの間に多重化されたメモリセルに交互にデータを書き込む方法である。
【００４３】
上述（ａ）で説明したようにライトコントロール回路３に予めモードを設定するようにした場合、ライトコントロール回路３はクロックの前半サイクルにライト切り換え信号
ＷＣ０をハイレベルにし、次の後半サイクルでＷＣ１をハイレベルに切り換えるようにライト切り換え信号ＷＣ０，ＷＣ１を制御する。この場合、プロセッサからは１つのクロックの間、ライトコントロール信号ＷＣＴＬをライトコントロール回路３に送る。
【００４４】
リード切り換え回路８は、２重化メモリからの読み出しを選択するためのもので、
NMOSFET２８〜３１により構成される。NMOSFET２８がデータ伝送線Ｄ０′ひいてはＤ０を選択するためのスイッチ素子、NMOSFET２９ がデータ伝送線Ｄ０Ｎ′ひいてはＤ０Ｎを選択するためのスイッチ素子、NMOSFET３０ がデータ伝送線Ｄ１′ひいてはＤ１を選択するためのスイッチ素子、NMOSFET３１ がデータ伝送線Ｄ１Ｎ′ひいてはＤ１Ｎを選択するためのスイッチ素子となる。これらのNMOSFET２８〜３１ は、リードコントロール回路４から出力されるリード切り換え信号ＲＣ０，ＲＣ１によりオン，オフ制御され、ＲＣ０は、NMOSFET２８，２９を制御し、ＲＣ１は、NMOSFET３０，３１ を制御する。この時、リード制御のためのリードコントロール信号ＲＣＴＬは、本多重化メモリに接続されたプロセッサにより制御される。
【００４５】
リードコントロール回路４は、本多重化メモリに接続されているプロセッサから送られてくるリード制御のためのリードコントロール信号ＲＣＴＬによってリード切り換え信号ＲＣ０,ＲＣ１のレベルの切り換えを行っている。このリード切り換え信号ＲＣ０,ＲＣ１のレベルの切り換えとして２つのモードがある。１つは、リード切り換え信号ＲＣ０，
ＲＣ１をほぼ同時にハイレベルまたはロウレベルに制御するもので、ハイレベルの状態で多重化メモリから同時にデータが読み出される（ワードＷ０の選択により、メモリセル
１００，１０１，１０２，１０３のデータがほぼ同じタイミングでセンスアンプ９へ送られる。）ものである。もう１つは、リード切り換え信号ＲＣ０とリード切り換え信号RC1とを交互にハイレベル又はロウレベルに制御するもので、多重化メモリから交互にデータが読み出される（ワードＷ０の選択によりメモリセル１００，１０１とメモリセル１０２，１０３のデータが別々のタイミングでセンスアンプ９へ送られる。）ものである。
【００４６】
これを実現するための構成として次の２つの構成がある。
【００４７】
（ａ）リードコントロール回路４は、プロセッサから送られてくる図示しないモード選択信号によって予め上記した２つのモードのいずれかが設定され、リードコントロール信号ＲＣＴＬが入力されたら、設定されたモードに従って、リード切り換え信号ＲＣ０，RC1のレベルの切り換えを行う。このようにモードを予め設定する構成とすることで、読み出し時にプロセッサはリードコントロール信号ＲＣＴＬを多重化メモリに送るだけでよい。
【００４８】
（ｂ）リードコントロール信号ＲＣＴＬとしてリード切り換え信号ＲＣ０，ＲＣ１のレベルを制御する信号，リード切り換え信号ＲＣ０のレベルを制御する信号，リード切り換え信号ＲＣ１のレベルを制御する信号を用意し、プロセッサからこれらのいずれかの信号をリードコントロール回路４に送る。このようにリードコントロール信号ＲＣＴＬの内容によってリード切り換え信号ＲＣ０，ＲＣ１のレベルを制御する構成とすれば、リードコントロール回路４の構造が比較的簡単になる。
【００４９】
また、リードコントロール回路４を外部のクロックに同期してリード切り換え信号RC0,ＲＣ１を制御することで、本多重化メモリを外部のクロックに同期して動作させることもできる。この場合、多重化したメモリセルに同時にデータを読み出す場合には、リードコントロール回路４はクロックに同期してリード切り換え信号ＲＣ０，ＲＣ１を同時にハイレベル又はロウレベルにすればよいが、多重化したメモリから交互にデータを読み出す場合には、次のいずれかの構成とする必要がある。
【００５０】
第１の方法として、１つのクロックで一方のメモリセルからデータを読み出す方法である。
【００５１】
上述（ａ）で説明したようにリードコントロール回路４に予めモードを設定するようにした場合、リードコントロール回路４は、最初のクロックでリード切り換え信号ＲＣ０をハイレベルにし、次のクロックでＲＣ１をハイレベルに切り換えるようにクロックでリード切り換え信号ＲＣ０，ＲＣ１を制御する。また、この場合、プロセッサからは２つのクロックの間、リードコントロール信号ＲＣＴＬをリードコントロール回路４に送る。
【００５２】
上述（ｂ）で説明したようにリードコントロール信号ＲＣＴＬによって制御する場合には、プロセッサからクロック毎にリード切り換え信号ＲＣ０，ＲＣ１のレベルを制御する信号を送るようにする。
【００５３】
第２の方法として、１つのクロックの間に多重化されたメモリセルから交互にデータを読み出す方法である。
【００５４】
上述（ａ）で説明したようにリードコントロール回路４に予めモードを設定するようにした場合、リードコントロール回路４はクロックの前半サイクルにリード切り換え信号
ＲＣ０をハイレベルにし、次の後半サイクルでＲＣ１をハイレベルに切り換えるようにリード切り換え信号ＲＣ０，ＲＣ１を制御する。この場合、プロセッサからは１つのクロックの間、リードコントロール信号ＲＣＴＬをリードコントロール回路３に送る。
【００５５】
書き込み及び読み出しデータの伝送線（分岐線）Ｄ０，Ｄ１及びＤ０Ｎ，Ｄ１Ｎは、多重化メモリセルのＹ座標を決定する信号線でもあり、これらの信号線を選択するライト切り換え回路７，リード切り換え回路８は、その意味で、メモリセルアレイ５のＹデコーダを兼用することにもなる。
【００５６】
ＲＤはワイヤードオア後の正極性の読み出しデータ、ＲＤＮは同じく負極性の読み出しデータ、ＲＤＡＴＡはセンスアンプ９からの読み出しデータ、ＷＤは正極性の書き込みデータ、ＷＤＮは負極性の書き込みデータ、ＷＤＡＴＡはメモリセルへの書き込みデータである。
【００５７】
ここで、先ず、図１のライト動作（データ書き込み動作）について説明する。尚、ここでは多重化したメモリセルへ交互にデータを書き込む場合について説明する。また、説明の補助として図１７にライト動作時のタイミングチャートを示す。このタイミングチャートは、それぞれの信号のハイレベルとロウレベルの切り換えのタイミングを示したものである。
【００５８】
プロセッサから送られてくるライトデータＷＤＡＴＡは、ライトドライバ１０により正極性のライトデータＷＤと負極性のライトデータＷＤＮに変換される。データＷＤ，WDNは、データ伝送線Ｄ，ＤＮに分けられ、ワード線Ｗ０〜Ｗ１及びライト切り換え回路７を介して選択された伝送線Ｄ０，Ｄ０Ｎ，Ｄ１，Ｄ１Ｎを介して所定のメモリセルへ入力される。
【００５９】
ライト切り換え回路７では、正／負極性の書き込みデータＷＤ，ＷＤＮを、２重化したメモリセルのどちらか片方へ書き込むように制御し、２重化されたメモリセルへ２回に分けて書き込む。例えば、Ｘデコーダ２がアドレス信号ＡＤＤに基づきワード線Ｗ０を選択した場合で、ライトコントロール回路３がプロセッサから送られてくるライトコントロール信号ＷＣＴＬに基づきライト切り換え信号ＷＣ０をハイレベルにすると（このとき、
ＷＣ１はローレベルにある）、NMOSEFT５０，５１がオンし、正極性のデータＷＤがデータ伝送線Ｄ，Ｄ０を介してメモリセル１００に書き込まれ、負極性のデータＷＤＮがデータ伝送線ＤＮ，Ｄ０Ｎを介してメモリセル１０１に書き込まれる。次いで、ライト切り換え信号ＷＣ１がハイレベルになり(このとき、ＷＣ０はローレベルにある) 、NMOSEFT５２，５３がオンし、上記と同一の正極性のデータＷＤがデータ伝送線Ｄ，Ｄ１を介してメモリセル１０２に書き込まれ、同じく負極性のデータＷＤＮがデータ伝送線ＤＮ，Ｄ１Ｎを介してメモリセル１０３に書き込まれる。このようにしてデータを多重化して格納する。すなわち、メモリセル１００，１０２へは正極性の同じデータが書き込まれ、メモリセル１０１，１０３へは負極性の同じデータが書き込まれる。
【００６０】
ライトデータを多重化メモリに片方ずつ書き込めるように制御すると、ライトドライバ１０の負荷駆動能力を小さく設計することができる。また、ライトドライバ１０の負荷駆動能力を大きく設計できれば、ライト切り換え信号ＷＣ０，ＷＣ１を同時にハイレベルにし、ライト切り換え回路７内の全てのNMOSEFT５０〜５３ をオンすることで、多重化（ここでは２重化メモリ）された割り当ての複数メモリセルの全てに同時にデータを書き込むことが可能である。以上のデータ書き込み動作モードの時には、リード切り換え回路８内の全てのMOSFET２８〜３１は、オフするように制御されている。なお、メモリセル１１０，１１１や１１２，１１３以降の多重化メモリセルについても、ワード線Ｗ１以降の選択及びライト切り換え回路７，リード切り換え回路８のコントロールにより同様のデータ書き込みがなされる。
【００６１】
次に図１のリード動作について説明する。説明の補助として図１８にリード動作時のタイミングチャートを示す。
【００６２】
リード動作時はライト切り換え信号ＷＣ０，ＷＣ１は、共にローレベルとなるよう制御されており、NMOSEFT５０〜５３ は全てオフしている。一方、リード切り換え信号ＲＣ０，ＲＣ１は少なくとも一方或いは両方がハイレベルとなっている。
【００６３】
通常の読み出しモードの時には、リード切り換え信号ＲＣ０，ＲＣ１の両方がハイレベルとなり、NMOSEFT２８〜３１の全てがオンする。NMOSEFT２８〜３１全てが同時にオンした場合は、データ伝送線Ｄ０，Ｄ０ＮとＤ１，Ｄ１Ｎが同時に選択される。
【００６４】
この時、アドレス信号ＡＤＤに基づきＸデコーダ２のデコード動作により、例えばワード線Ｗ０が選択されると、メモリセル１００〜１０３からデータが読み出される。伝送線Ｄ０，Ｄ０Ｎを介して、正／負極性の相補データがメモリセル１００，１０１から読み出され、伝送線Ｄ１，Ｄ１Ｎを介してもう一方のメモリセル１０２，１０３から上記と同じ正／負極性の相補データが読み出される。
【００６５】
読み出されたデータのうち、メモリセル１００，１０２の正極性のデータは、伝送線
Ｄ０，Ｄ０′とＤ１，Ｄ１′を介してワイヤードオアされ、このワイヤードオアにより正極性データが加算され、正極性のデータＲＤとしてセンスアンプ９へ入力される。メモリセル１０１，１０３の負極性のデータは、データ線Ｄ０Ｎ，Ｄ０Ｎ′とＤ１Ｎ，Ｄ１Ｎ′を介してワイヤードオアされ、このワイヤードオアにより負極性データが加算され、負極性のデータＲＤＮとしてセンスアンプ９へ入力される。
【００６６】
正／負極性の加算データＲＤ，ＲＤＮは、差動のセンスアンプ９により増幅されセンスアンプ９からのリードデータＲＤＡＴＡとして読み出される。このように２重化されたメモリセルからの読み出しデータを、ワイヤードオアにより加算し、差動のセンスアンプ９を用いてリードデータＲＤＡＴＡを得ることは、多数決処理して読み出すことと等価である。すなわち相補データを２重化した実質的に４重化したメモリセルによる多数決を意味し、４つのメモリセル１００〜１０３のうちの１つが壊れても、センスアンプ９への入力信号ＲＤ，ＲＮには差があるためセンスアンプ９からは正しくデータが読み出される。
【００６７】
なお、メモリセル１１０，１１１や１１２，１１３以降の多重化メモリセルについても、ワード線Ｗ１以降の選択及びライト切り換え回路７，リード切り換え回路８のコントロールにより同様のデータ読み出しがなされる。
【００６８】
本実施例では、複数のメモリセルから読み出された同一データは、スイッチ手段（スイッチ素子２８〜３１）を介してワイヤードオアされるが、さらにリードコントロール回路４によってスイッチ素子を制御することで、ワイヤードオアする信号線数の選択を可能にしている。
【００６９】
すなわち、スイッチ素子２８〜３１を全てオンさせれば、ワイヤードオアする信号線数は正／負極性データ用の合計で、Ｄ０，Ｄ０Ｎ，Ｄ１，Ｄ１Ｎの４本となり、スイッチ素子２８，２９或いは３０，３１をオンさせればワイヤードオアする信号線数は正極，負極性データにつき各１本（ワイヤードオアの片側の信号線だけ）となり、スイッチ素子２９〜３１を全てオフさせれば、ワイヤードオアする信号線数は零となる。
【００７０】
以上のようにスイッチ手段を介してワイヤードオアする信号線数の選択数を切り換え可能にすることにより、読み出しデータの多数決処理，メモリセルの診断，データの書き込み／読み出しを配線の合理化をはかりつつ実現させることができる。
【００７１】
尚、ライトコントロール回路３による多重化されたメモリセルへの同時書き込み、交互の書き込み、リードコントロール回路４による多重化されたメモリセルからの同時読み出し、交互の読み出しは、ライトコントロール回路３，リードコントロール回路４によりスイッチ素子のオン，オフのタイミングを制御することに相当する。同様に、データの書き込み時にリードコントロール回路４によるスイッチ素子のオフ，データ読み出し時にライトコントロール回路３によるスイッチ素子のオフも、スイッチ素子のオン，オフのタイミングを制御していることに相当する。
【００７２】
図２に本実施例の読み出し動作原理を示す。
【００７３】
図２において、Ｐは正極メモリセル（例えば、図１のメモリセル１００，１０２に相当する）、Ｎは負極メモリセル（例えば、図１のメモリセル１０１，１０３に相当する）であり、正／負極性の相補データが２重化メモリにより記憶されている。図２（ａ）は、全てのメモリが健全な状態であり、この時は正極性の相補データの電流値は２ｉとなり、負極性の相補データの電流値が０となって、差動のセンスアンプを介してリードデータ
ＲＤＡＴＡが得られる。図２（ｂ）は、メモリセルの１つが壊れた場合（ここでは、正極性の一方のデータが壊れた場合を例示している）であり、この場合にも、もう一方の正極性データが確保されていることにより正常なリードデータＲＤＡＴＡが得られる。
【００７４】
なお、本実施例のように正／負極性の相補データにより１ビットのデータを構成し、これを差動回路（センサアンプ）を介して読み出すようにすれば、判定用のリファレンス信号を作る回路が不要となる。なお、図３のように相補データを用いないで正極性データだけで多重化メモリを構成した場合においては、判定用のリファレンス信号を必要とする。正／負極性の相補データを用いた場合には、次のような利点がある。書き込みデータ
ＷＤＡＴＡにノイズが含まれ、正極性のデータＷＤ，負極性データＷＤＮがそのノイズの影響を受けてメモリセルに書き込まれても、読み出し時には正／負極性データの差動によりノイズが相補的に打ち消しあうので、リファレンス信号を用いる方式より一層の信頼性を高める。
【００７５】
また、本実施例では、リード切り換え回路８をパストランジスタを介してワイヤードオアする構成としているが、正極性データ同士，負極性データ同士の読み出し信号を加算する手段が有れば同様の効果が得られる。
【００７６】
本実施例では、リードコントロール信号ＲＣＴＬに基づき、リード切り換え信号ＲＣ０及びＲＣ１のいずれか一方を選択（ハイレベル信号）にして、リード切り換え回路８の
NMOSEFT２８，２９か、NMOSEFT３０，３１の一方側をオンさせることにより、２重化されたデータをそれぞれ単独に読み出すことも可能である。これにより、それぞれのデータが正しく書き込まれているかをチェックすることが可能になる。
【００７７】
すなわち、リード切り換え信号ＲＣ０によりNMOSEFT２８，２９ がオンした場合は、伝送線Ｄ０，Ｄ０Ｎを介して相補データが読み出される。また、NMOSEFT３０，３１ がオンした場合は、２重化のもう一方の相補データが伝送線Ｄ１，Ｄ１Ｎを介して読み出される。
【００７８】
尚、図１に示した多重化メモリを外部のクロックに同期させて動作させる場合には、ライトドライバ１０，センスアンプ９にそれぞれラッチ回路を設けて、外部からのクロックに同期してライトドライバ１０へデータを送り、外部からのクロックに同期してセンスアンプ９からのデータをデータバスに出力するようにすればよい。
【００７９】
図１の実施例によれば、次のような効果を奏する。
【００８０】
（ａ）メモリセルを多重化することで、メモリセルの１つが壊れても正常なデータを読み出すことが可能である。
【００８１】
（ｂ）データ伝送線をＤ０，Ｄ１及びＤ０Ｎ，Ｄ１Ｎのように多重化の複数のメモリセルに対応して分岐化し、この分岐線Ｄ０，Ｄ１及びＤ０Ｎ，Ｄ１Ｎをリード切り換え回路７、ライト切り換え回路８を介してライトドライバ１０及びセンスアンプ９に切り換え可能に接続することで、（１）データ伝送線の一部を読み出し／書き込み兼用とし、しかも、（２）リード切り換え回路７，ライト切り換え回路８がマトリクス状のメモリセルのＹデコーダも兼用し、専用のＹデコーダを省略可能にし、（３）さらにセンスアンプ９及びライトドライバ１０を多重化されたメモリセルに共用することができる。その結果、多重化メモリセルの周辺回路及び配線構造の合理化，簡略化を図ることで、多重化に伴う面積，消費電力増加のオーバヘッドを、メモリセルの増分のみに抑えることが可能である。また、多重化メモリからの読み出しデータをワイヤードオアによる加算と差動のセンスアンプによる読み出しで多数決処理しているため、多数決処理のための専用ハードを不要とすることが可能となる。
【００８２】
（ｃ）多重化したメモリセルをそれぞれ単独で読み出せることにより、メモリテストを容易に行うことが可能である。この場合、図１に示したそれぞれのセンスアンプ９から出力されるリードデータＲＤＡＴＡを保持するラッチ回路を設ける。このラッチ回路は、多重化された分だけ設ける。つまり２重化されていれば２つのラッチ回路，３重化されていれば３つのラッチ回路を設ける。なお、この場合には、ラッチ回路を選択するための切り換え器が必要になる。この切り換え器の制御は、リードコントロール回路ＲＣＴから出力されるリード切り換え信号ＲＣ０，ＲＣ１によって行う。更に、多重化されたデータの比較を行うためにそれぞれのラッチ回路から出力されたデータを比較する比較回路を設ける。ラッチ回路に格納されたデータは、比較回路へ送られ比較される。これにより、メモリ装置だけで故障診断をリアルタイムに行うことができる。例えば、データを比較した結果、データ間に相違がある場合に比較回路から“１”を、相違がない場合に“０”を出力するようにし、この故障診断結果をデータバスを介してプロセッサに送ることで、プロセッサ側で多重化メモリのどの部分が故障したのか検出することが可能となる。
【００８３】
また、多重化したメモリセルのそれぞれから読み出したデータをプロセッサへ送り、プロセッサで一致しないビットを検出することで、故障診断を行うことが可能となる。
【００８４】
（ｄ）多重化メモリに正／負極性の相補データを記憶させることで、データの多数決判定処理に用いるリファレンス信号を不要とし、また、ノイズに強い多重化メモリを実現することが可能になる。
【００８５】
（ｅ）また、本実施例を電気的書き込み可能な不揮発性メモリへ適用すれば、書き込みデータの経時的変化によるデータ故障に対して高い信頼性を確保できる。また、書き込みと消去を繰り返すことによるメモリセルに対する過度のストレスによる劣化に対してもデータを保証できるため、書き込み回数に対する寿命向上を図ることができる。特に、EPROM等の不揮発性メモリの経時劣化による閾値の微妙な変化に対しては、センスアンプ以降での、ある閾値に対するデジタル的な０／１判定よりもセンスアンプ以前に相補信号によりその差信号を読み出す方が信頼性が高い。すなわち、不揮発性メモリでは、２重化しなくとも相補でデータを保持し、その差信号をアナログ的に読み出すことが信頼性の面で効果がある。
【００８６】
さらに、本実施例をスタティックメモリ（ＳＲＡＭ）等に適用すれば、アルファ線によるソフトエラーが発生しても正常に動作を継続することが可能である。アルファ線によるソフトエラー率に見合ったメモリ多重化（たとえば３重化や４重化）を実現すれば宇宙での使用にも耐えうる多重化メモリを実現することが可能である。
【００８７】
図４に上記センスアンプ９の具体的な回路の一例を示す。
【００８８】
図４において、３０１〜３０７はPMOSFET、３０８〜３１６はNMOSEFT、３２０，３２１は反転回路である。
【００８９】
本センスアンプ回路は電流検出型のセンスアンプであり、正極性のメモリセル読み出しデータＲＤと負極性のメモリセル読み出しデータＲＤＮの電流差を検知してセンスアンプからリードデータＲＤＡＴＡを出力する。
【００９０】
正極性読み出しデータＲＤは、PMOSFET３０１ とNMOSEFT３０８，３１０ により中間電位にクランプされている。すなわち、データＲＤの電位が中間電位から下がった場合には、NMOSEFT３０８ のコンダクタンスが下がりNMOSEFT３１０ のゲート電位が上昇する。これによりNMOSEFT３１０ のコンダクタンスが上がることでデータＲＤが高い電位へ引き上げられる。また、負極性読み出しデータＲＤの電位が中間電位から上がった場合は、
NMOSFET３０８のコンダクタンスが上がりNMOSEFT３１０のゲート電位が下がる。これによりNMOSEFT３１０ のコンダクタンスが下がることでデータＲＤが低い電位へ引き下げられる。このようにして、データＲＤは中間電位にクランプされる。
【００９１】
負極性読み出しデータＲＤＮも、PMOSFET３０２とNMOSEFT３０９，３１１により上記同様のクランプ動作を行う。このように正／負極性の読み出しデータＲＤ，ＲＤＮをクランプするのは、電位が変動すると、差動回路の動作スピードが遅くなるため、そのような事態が生じないようにするためである。
【００９２】
リードデータＲＤ，ＲＤＮ の電流信号は、負荷となるPMOSFET３０３，３０４により電圧信号に変換され、PMOSFET３０６,３０７のゲートへ入力される。PMOSFET３０６,３０７とNMOSEFT３１２，３１３により差動回路を構成している。差動回路の出力信号はPMOSFET３０７のドレインとNMOSEFT３１３ のドレインの接続点から出力され反転回路３２０を介してセンスアンプ出力ＲＤＡＴＡとなる。
【００９３】
PMOSFET３０５は差動回路へのバイアス電流供給用であり、PMOSFET３０３，３０４と共にセンスアンプ活性時のみオンするように動作する。センスアンプ活性化信号ＳＡＯＮはセンスアンプ活性時にハイレベルとなり、非活性時にはローレベルとなる。
【００９４】
センスアンプ活性化信号ＳＡＯＮは反転回路３２１を介してPMOSFET３０３〜３０５と
NMOSEFT３１４〜３１６へ入力されている。NMOSEFT３１４〜３１６はセンスアンプ非活性時にオンし読み出しデータＲＤ，ＲＤＮと差動回路出力をローレベルへプルダウンする。
【００９５】
ここで、メモリへデータが書き込まれる以前の状態（すなわちリードデータＲＤ，RDNの電流が同一となっている状態）で差動回路の出力データが中間電位とならないように、負荷用PMOSFET３０３ と３０４は異なったコンダクタンスに設定している。
【００９６】
図５は本発明の第２の実施例に係る多重化メモリの回路構成図である。本多重化メモリも第１の実施例で説明したようにプロセッサとデータバス，アドレスバス，制御バスを介して接続し、データ処理装置を構成することができる。
【００９７】
本実施例と第１実施例との異なるところは、リード／ライトコントロール回路１１とライト切り換え回路１２及びリード切り換え回路１３である。
【００９８】
本実施例のリード／ライトコントロール回路１１は、リードとライトのコントロール回路を一体化し、リード／ライトコントロール信号Ｒ／ＷＣＴＬによりライト切り換え信号ＷＣ１０とリード切り換え信号ＲＣ１０が選択的に出力される。従って、プロセッサからはリード／ライトコントロール信号Ｒ／ＷＣＴＬが出力される。尚、実施例１で説明したようにライトコントロール信号ＷＣＴＬ，リードコントロール信号ＲＣＴＬをリード／ライトコントロール回路１１に入力するようにしてもよい。
【００９９】
ライト切り換え回路１２内のNMOSFET５８〜６１ は、ライトコントロール信号ＷＣ１０がハイレベルのとき全てオンする。これによりメモリセルアレイ５へのデータ書き込み時は、データ伝送線Ｄ０，Ｄ１及びＤ０Ｎ，Ｄ１Ｎの全てが選択され、例えばワード線Ｗ０が選択されている時にはメモリセル１００〜１０３へ一斉にデータが書き込まれる。この時、リード切り換え信号ＲＣ１０はローレベルとなっており、リード切り換え回路１３内のNMOSFET ６２〜６５は全てオフし、書き込みデータのセンスアンプ９への回り込みを防止している。
【０１００】
特に電気的に書き込み可能な不揮発性メモリなどでは、書き込み電圧は高電圧となるため、センスアンプなどの高耐圧ＭＯＳを使用していない回路への高電圧の回り込みを防止するのは重要である。
【０１０１】
リード切り換え回路１３内のNMOSFET６２〜６５ は、リード切り換え信号ＲＣ１０がハイレベルのとき全てオンする。これはデータの読み込み時は常に多重化メモリを多数決処理して読み出していることを意味する。この時ライト切り換え信号ＷＣ１０はローレベルのためライト切り換え回路１２内NMOSFET５８〜６１ は全てオフしている。
【０１０２】
図５に示す実施例によれば、多重化メモリをそれぞれ片方ずつ読み出してチェックできない点を除けば図１に示した実施例と同様の効果を得ることができる。また、本実施例では、第１実施例に比べて、リード／ライトコントロール回路１１の構成を簡単にでき、多重化メモリの周辺回路をさらに簡略化できる効果がある。尚、本多重化メモリを外部のクロックに同期させて動作させる場合には、第１の実施例で説明したのと同様に、ライトドライバ１０，センスアンプ９にラッチ回路を設ける。
【０１０３】
図６は本発明の第３の実施例に係る多重化メモリの回路構成図である。本多重化メモリも第１の実施例で説明したようにプロセッサとデータバス，アドレスバス，制御バスを介して接続し、データ処理装置を構成することができる。
【０１０４】
本実施例と第１実施例との異なる点は、リード／ライトコントロール回路１１を一体化したことと、Ｙデコーダ１４，Ｙスイッチ１５を使用した点、及びライト切り換え回路
１６，リード切り換え回路１７の構成である。
【０１０５】
Ｙデコーダ１４は、プロセッサから出力されるアドレス信号ＡＤＤの一部を入力し、多重化されたマトリクス配置のメモリセル１００〜１０３，１１０〜１１３，…のＹ座標
（データ伝送線Ｄ０，Ｄ０Ｎ，Ｄ１，Ｄ１Ｎ）を選択するもので、Ｙデコーダ１４の出力信号Ｙ０，Ｙ１でＹスイッチ１５内のNMOSFET６６〜６９を制御している。
【０１０６】
Ｙスイッチ１５のNMOSFET６６〜６９は、データ伝送線(分岐線）Ｄ０，Ｄ０Ｎ，Ｄ１，Ｄ１Ｎに設けられ、Ｙデコーダ１４の出力信号Ｙ０がハイレベルになるとNMOSFET６６，６７がオンし、データ伝送線Ｄ０，Ｄ０Ｎが選択され、出力信号Ｙ１がハイレベルになるとNMOSFET６８，６９ がオンし、データ伝送線Ｄ１，Ｄ１Ｎが選択される。
【０１０７】
Ｙスイッチ１５で２重化されたデータ線Ｄ０，Ｄ０ＮとＤ１，Ｄ１Ｎをそれぞれ個別に選択できるようにしたことで、ライト切り換え回路１６とリード切り換え回路１７内の
ＭＯＳＦＥＴの個数を半減している。
【０１０８】
すなわち、ライト切り換え回路１６内はNMOSFET７０と７１とで構成され、NMOSFET７０は、分岐前の伝送線Ｄに設けられ、NMOSFET７１ は、分岐前の伝送線ＤＮに設けられている。
【０１０９】
リード切り換え回路１７内はNMOSFET７２と７３とで構成され、NMOSFET７２は、ワイヤードオア後の入力線Ｄ′に設けられ、NMOSFET７３ は、ワイヤードオア後の入力線ＤＮ′に設けられている。
【０１１０】
データ書き込みモードの時（ライト時）には、ライト切り換え信号ＷＣ１０がハイレベルとなりライト切り換え回路１６のNMOSFET７０，７１ がオンし、リード切り換え信号
ＲＣ１０はローレベルになって、リード切り換え回路１７のNMOSFET７２，７３ がオフする。
【０１１１】
また、Ｙデコーダ１４からは、最初にデコード出力信号Ｙ０がハイレベルになり
NMOSFET６６，６７ がオンする。この時、例えばワードＷ０が選択されていれば、メモリセル１００に正極性の相補データが書き込まれ、メモリセル１０１に負極性の相補データが書き込まれる。次いで、デコード出力信号Ｙ０に代わって出力信号Ｙ１がハイレベルになると、NMOSFET６８，６９ がオンすることで、上記と同一の正極性の相補データがメモリ１０２に書き込まれ、同じく負極性の相補データがメモリ１０３に書き込まれる。
【０１１２】
なお、Ｙデコード出力信号Ｙ０，Ｙ１を同時にハイレベルにすることも可能であり、この場合には割り当ての多重化メモリセルの全てに同時に正／負極性の相補データが書き込まれる。
【０１１３】
データ読み出しモードの時(リード時)には、通常は、Ｙデコーダ１４のデコード出力信号Ｙ０，Ｙ１のいずれもハイレベルとなり、Ｙスイッチ１５のNMOSFET６６，６７，６８，６９の全てがオンする。ライト切り換え信号ＷＣ１０はローレベルで、ライト切り換え回路１６のNMOSFET７０，７１ はオフし、リード切り換え信号ＲＣ１０はハイレベルで、リード切り換え回路１７のNMOSFET７２，７３ がオンすることで、ワード信号Ｗ０〜Ｗｎのうち選択されたメモリセル、例えばメモリセル１００と１０２の正極性データがワイヤードオアにより加算されて読み出され、読み出し信号ＲＤとなってセンスアンプ９に入力され、メモリセル１０１と１０３の負極性データもワイヤードオアにより加算されて読み出され、読み出し信号ＲＤＮとなってセンスアンプ９に入力される。
【０１１４】
本実施例においてはＹデコードを使用しても、その分、ライト切り換え回路１６及びリード切り換え回路１７を構成するスイッチ素子数が減り、また、リード／ライトコントロール回路１１を１つにまとめることができるので、多重化メモリの周辺回路のオーバヘッドを最小限に抑えることが可能である。また、リード／ライトコントロール回路を１つにまとめても、図５の実施例と異なってデータ伝送線Ｄ０，Ｄ０ＮとＤ１，Ｄ１Ｎとを選択して、第１実施例同様にメモリセルを片方ずつ故障診断チェックすることが可能になる。これにより高信頼の多重化メモリを実現することが可能である。
【０１１５】
尚、本多重化メモリを外部のクロックに同期させて動作させる場合には、第１の実施例で説明したようにライトドライバ１０，センスアンプ９にクロックに同期して動作するラッチ回路を設ければよい。
【０１１６】
図７は本発明の第４の実施例に係る多重化メモリの回路構成図である。本多重化メモリも第１の実施例で説明したようにプロセッサとデータバス，アドレスバス，制御バスを介して接続し、データ処理装置を構成することができる。
【０１１７】
本実施例は、３重化メモリを例示し、既述した各実施例と異なる点は、大きくは、多重化（３重化）メモリに記憶するデータを正／負極性の相補データに代えて同極性データとした点、及び１つのライトドライバ６から出る同一データの伝送線をＤ０，Ｄ１，Ｄ２と複数に分けた点である。
【０１１８】
図中、１ｂ−１，１ｂ−２，…１ｂ−ｎは、それぞれ１ビット分の多重化メモリであり、メモリセルアレイ２１は、ワード線Ｗ０〜Ｗｎにより選択可能にマトリクス配置されたメモリセルより成る。本実施例では、３重化メモリを構築するために、メモリセル１５０，１５１，１５２には同極性の同一データが記憶され、メモリセル１６０,１６１,１６２以降も同様に同一データが記憶されるようにしてある。
【０１１９】
同一データを、複数のメモリセル(ここでは３重化メモリセル)に１つのライトドライバ６により書き込めるよう、該ライトドライバ６からのデータ伝送線Ｄ０，Ｄ１，Ｄ２が複数に分けられて割り当ての複数のメモリセル１５０，１５１，１５２、１６０，１６１，１６２…に接続され、これらの各データ伝送線Ｄ０，Ｄ１，Ｄ２は、それぞれのメモリセルから途中位置までがデータ読み出し用の伝送線を兼用して、伝送線Ｄ０′，Ｄ１′，
Ｄ２′，リード／ライト切り換え回路２２，２３、ワイヤードオアを介してセンスアンプ９の入力側に接続されている。
【０１２０】
ライトコントロール回路１８，リードコントロール回路１９，ライト切り換え回路２２，リード切り換え回路２３の機能は、基本的には、今まで述べてきたものと同様の機能をなすものである。
【０１２１】
ライト切り換え回路２２は、NMOSFET７４〜７６により構成され、このうちNMOSFET７４はデータ伝送線Ｄ０に設けられ、NMOSFET７５はデータ伝送線Ｄ１に設けられ、NMOSFET
７６はデータ伝送線Ｄ２に設けられる。
【０１２２】
リード切り換え回路２３は、NMOSFET７７〜７９により構成され、このうちNMOSFET７７はデータ伝送線Ｄ０′に接続され、NMOSFET７８はデータ伝送線Ｄ１′に接続され、
NMOSFET７９ はデータ伝送線Ｄ２′に接続される。上記ライト切り換え回路２２及びリード切り換え回路２３は、Ｙデコーダの機能も兼用する。
【０１２３】
２０はリファレンス信号発生回路、ＲＥＦはリファレンス信号発生回路２０のコントロール信号、ＷＣ０，ＷＣ１，ＷＣ２はライト切り換え信号、ＲＣ０，ＲＣ１，ＲＣ２はリード切り換え信号、ＷＤ０，ＷＤ１，ＷＤ２は同極性の同一書き込みデータである。
【０１２４】
図７では、図１，図５，図６に示した実施例が正／負極性の相補のデータを記憶したメモリセルを２重化していたのに対し、同極性の同一のデータを記憶したメモリセルを３重化している。
【０１２５】
ここで、本実施例の動作について説明する。
【０１２６】
データ書き込みモードの時（ライト時）には、ライト切り換え信号ＷＣ０，ＷＣ１，
ＷＣ２が１つずつ順番に或いは同時にハイレベルとなり、ライト切り換え回路２２の
NMOSFET７４〜７６ が順番に或いは同時にオンし、リード切り換え信号ＲＣ０，ＲＣ１，ＲＣ２はローレベルになって、リード切り換え回路２３のNMOSFET７７，７８，７９ がオフになる。この時、例えばワード線Ｗ０が選択されていれば、３重化されたメモリセル
１５０，１５１，１５２に同一のデータが単独で或いは同時に書き込む制御がなされる。
【０１２７】
次に、通常のデータ読み出しモードの時（リード時）には、ライト切り換え信号ＷＣ０，ＷＣ１，ＷＣ２がローレベルとなり、ライト切り換え回路２２のNMOSFET７４〜７６ がオフし、リード切り換え信号ＲＣ０，ＲＣ１，ＲＣ２はハイレベルになって、リード切り換え回路２３のNMOSFET７７，７８，７９ がオンする。この時、例えば、ワード線Ｗ０が選択されるとメモリセル１５０〜１５２から同一のデータがデータ線Ｄ０，Ｄ１，Ｄ２及びＤ０′，Ｄ１′，Ｄ２′を介して読み出され、これらのデータがワイヤードオアにより加算され、読み出し信号ＲＤとなってセンスアンプ９に入力される。
【０１２８】
センスアンプ９のもう一方には、判定用のリファレンス信号Ｒｅｆが入力され、読み出しデータＲＤＡＴＡが出力される。
【０１２９】
なお、リードコントロール回路１９は、リード切り換え信号ＲＣ０，ＲＣ１，ＲＣ２を上記のように同時にハイレベルにするほかに、１つずつ順番にハイレベルにして、リード切り換え回路２３のNMOSFET７７，７８，７９ を順番にオンさせ、３重化されたメモリセルのそれぞれを単独で読み出す制御も可能である。このようにすることで、各メモリセルが故障診断も可能になる。リファレンス信号発生回路２０は、３重化されたメモリセルを単独でリードする場合と複数加算してリードの場合に応じてリファレンス信号Ｒｅｆを変化させている。
【０１３０】
尚、ライトコントロール回路１８，リードコントロール回路１９は、第１の実施例で説明したライトコントロール回路３，リードコントロール回路４と同様に構成すればよい。更に、本多重化メモリを外部のクロックに同期させて動作させる場合には、第１の実施例で説明した構成とすればよい。
【０１３１】
本実施例によれば、既述した各実施例同様に多重メモリセルの周辺回路の合理化，簡略化を図り得るほかに、個々のメモリセルへデータを直接リード／ライトできるため、メモリセルのテストが、図１，図５，図６に示した正／負極性の相補データでリード／ライトする方式に比べて容易である。また、図１，図５，図６の実施例に対してメモリセルの個数を３／４に削減可能である。
【０１３２】
ただし、リード動作に於いてリファレンス信号を必要とすること、及び多重化されたメモリセルの単独リードと一括リードを切り換える際に、リファレンス信号の信号レベルを切り換える手段が必要となるなど制御回路が若干複雑となる。図８は本発明の第５の実施例に係る多重化メモリである。本多重化メモリも第１の実施例で説明したようにプロセッサとデータバス，アドレスバス，制御バスを介して接続し、データ処理装置を構成することができる。本実施例と既述の実施例との異なる大きな点は、図１〜図７までの実施例がワード線方向（Ｘ座標方向）にメモリセルを多重化していたのに対して、データ線方向
（Ｙ座標方向）にメモリセルを多重化しているのが特徴である。
【０１３３】
図中、１ｃ−１，１ｃ−２，…１ｃ−ｎは、それぞれ１ビット分のメモリを示す。
【０１３４】
本実施例においても、図１，図５，図６の実施例と同様に、一のデータが正／負極性の相補データを用いており、ライトドライバ１０からのデータ伝送線のうち正極性のデータ伝送線Ｄは途中で符号Ｄ１０，Ｄ１１に示すように分岐され、負極性のデータ伝送線ＤＮは途中で符号Ｄ１０Ｎ，Ｄ１１Ｎに示すように分岐されて、割り当ての複数のメモリセルに接続されている。上記データ伝送線（分岐線）Ｄ１０，Ｄ１１，Ｄ１０Ｎ，Ｄ１１Ｎはデータ読み出し用のデータ伝送線を兼用して、それぞれリード／ライト切り換え回路１６，１７を介してセンスアンプ９の入力側に接続されている。
【０１３５】
２５−１，２５−２，２５−３，２５−４…は多重化するメモリセルを選択するための多重化切り換え回路であり、複数のゲート回路例えばアンドゲートにより構成される。ゲート２５−１の入力側にはワードＷ０とリード／ライトコントロール回路１１から出力される多重化メモリ選択信号ＲＷＣ０が入力され、その出力線がワード線となる。ゲート
２５−２の入力側にはワードＷ０とリード／ライトコントロール回路１１から出力される多重化メモリ選択信号ＲＷＣ１が入力され、その出力線がワード線となる。
【０１３６】
また、同様にして、ゲート２５−３の入力側にはワードＷ１と多重化メモリ選択信号
ＲＷＣ０が入力され、その出力線がワード線となる。ゲート２５−４の入力側にはワードＷ１と多重化メモリ選択信号ＲＷＣ１が入力され、その出力線がワード線となる。
【０１３７】
メモリセルアレイ５とライト切り換え回路１６との間にはＹスイッチ１５が設けてある。Ｙスイッチ１５はNMOSFET６６〜６９より成り、NMOSFET６６はデータ伝送線Ｄ１０に、NMOSFET６７はデータ伝送線Ｄ１０Ｎに、NMOSFET６８はデータ伝送線Ｄ１１に、NMOSFET６９はデータ伝送線Ｄ１１Ｎに設けてある。
【０１３８】
メモリセルアレイ５は、第１のカラム２６−１と第２のカラム２６−２とに分けられている。
【０１３９】
メモリセルへのデータ書き込み（ライト時）は、例えば、多重化メモリ切り換え信号
ＲＷＣ０がハイレベル，ＲＷＣ１がローレベルになるよう制御され、ワードＷ０がハイレベル、また、Ｙデコード１４の出力信号Ｙ０によりNMOSFET６６，６７ がオンすれば、メモリセル２００，２０１が選択される。この状態で、ライト切り換え回路１６のスイッチ素子７０，７１をオンしておけば、正極性の相補データＷＤがデータ伝送線Ｄ１０を介してメモリセル２００に書き込まれ、負極性の相補データＷＤＮがデータ伝送線Ｄ１０Ｎを介してメモリセル２０１に書き込まれる。
【０１４０】
また、上記のデータ書き込み可能状態（ライトモード）において、多重化メモリ切り換え信号ＲＷＣ０がローレベル，ＲＷＣ１がハイレベルに切り換わると（ここではワードはＷ０が選択されているものとする）、メモリセル２０２，２０３に上記と同一の正／負極性の相補データがそれぞれ書き込まれることで多重化メモリが構築される。
【０１４１】
上記同様にして、ライトモードの状態でワードＷ１が選択されると、多重化メモリ切り換え信号ＲＷＣ０がハイレベルの状態では、メモリセル２１０，２１１に正／負極性の相補データが書き込まれ、ＲＷＣ１がハイレベルの状態ではメモリセル２１２，２１３に正／負極性の相補データが書き込まれる。
【０１４２】
すなわち本実施例では、データ線方向に多重化されたメモリに同一データが書き込まれる。
【０１４３】
なお、第１カラムの多重化メモリを選択するか、第２カラムの多重化メモリを選択するかは、Ｙスイッチ１５のスイッチ素子６６，６７か６８，６９の切り換え制御により可能である。
【０１４４】
多重化メモリの片側（一対のメモリ）へデータを単独に書き込むか、多重化メモリの双方にデータを同時に書き込むかは、多重化メモリ切り換え信号ＲＷＣ０，ＲＷＣ１を用いて任意に制御可能である。ここでは、２００〜２０３，２０４〜２０７，２１０〜２１３，２１４〜２１７がそれぞれの２重化メモリを構成している。
【０１４５】
次にメモリセルからのデータ読み出し動作を説明する。
【０１４６】
通常のデータ読み出しは、多重化メモリ切り換え信号ＲＷＣ０，ＲＷＣ１…、ワード
Ｗ０，Ｗ１…、Ｙデコード出力信号Ｙ０，Ｙ１、リード／ライトの切り換え信号ＷＣ１０，ＲＣ１０により多重化メモリセルが選択されることで行われる。
【０１４７】
例えば、ワードＷ０がハイレベル，多重化メモリ切り換え信号ＲＷＣ０，ＲＷＣ１がハイレベル，Ｙデコード出力信号Ｙ０がハイレベル，Ｙ１がローレベル，ライト切り換え信号ＷＣ１０がローレベル，リード切り換え信号ＲＣ１０がハイレベルであれば、スイッチ素子６６，６７及び７２，７３がオン状態になって、メモリセル２００〜２０３がデータ伝送線Ｄ１０Ｎ，Ｄ１０Ｎを介してセンスアンプ９に接続される。
【０１４８】
この状態では、正極性側ではメモリセル２００，２０２の同一データが読み出されて、データ伝送線Ｄ１０上でワイヤードオアされ、その加算データが読み出しデータＲＤとしてセンスアンプ９に入力される（ここでは、Ｄ１０の分岐線Ｄ１０−１，Ｄ１０−２が
Ｄ１０上でワイヤードオアされることになり、分岐線Ｄ１０−３，Ｄ１０−４も同様である）。一方、負極性側では、メモリセル２０１，２０３の同一データが読み出されて、データ伝送線Ｄ１０Ｎ上でワイヤードオアされ、その加算データが読み出しデータＲＤＮとしてセンスアンプ９に入力される（ここでは、Ｄ１０Ｎの分岐線Ｄ１０Ｎ−１，Ｄ１０Ｎ−２がＤ１０Ｎ上でワイヤードオアされることになり、分岐線Ｄ１０Ｎ−３，Ｄ１０Ｎ−４も同様である）。最終的にはセンスアンプ９から読み出しデータＲＤＡＴＡとして出力される。これにより、差動のセンスアンプ９により多数決処理されデータが読み出される。
【０１４９】
また、メモリセルの故障診断モードの場合には、多重化メモリ切り換え信号ＲＷＣ０，ＲＷＣ１のいずれか一方をハイレベルとし、それとワードＷ０，Ｗ１のいずれか１つを選択することにより、２重化されたメモリセルのうち片方を単独でリードすることができる。
【０１５０】
本実施例のリード／ライトコントロール回路１１は、データの書き込み時に、多重化されたメモリセルへの同時書き込みと交互の書き込みを制御することができる。またデータの読み出し時も同様に、多重化されたメモリセルから同時読み出しと交互の読み出しを制御することができる。これは、リード／ライトコントロール回路１１が、第１の実施例で説明したライトコントロール回路３，リードコントロール回路４の両機能を実現できるようにすればよい。
【０１５１】
つまり、プロセッサから送られてくるモード選択信号によって制御する場合には、リード／ライトコントロール回路１１に次のようなレジスタを設けて制御する。
【０１５２】
【表１】
2005141908.tif 000003
【０１５３】
このレジスタは予めプロセッサによって設定することができる。リード／ライトコントロール回路１１は、プロセッサから送られてくるリード／ライトコントロール信号Ｒ／
ＷＣＴＬを取り込み、リードコントロール信号か、ライトコントロール信号かを判別し、それぞれのレジスタの内容によって、多重化メモリ切り換え信号ＲＷＣ０，ＲＷＣ１を制御する。
【０１５４】
尚、第１の実施例の（ｂ）として説明したようにリード／ライトコントロール信号Ｒ／ＷＣＴＬによって、同時書き込み，交互書き込み，同時読み出し，交互読み出しを指定できるようにすれば、リード／ライトコントロール回路１１はレジスタを設ける必要がなく、リード／ライトコントロール信号Ｒ／ＷＣＴＬによって多重化メモリ切り換え信号RWC0，ＲＷＣ１を制御することができる。
【０１５５】
また、本多重化メモリが外部のクロックに同期して動作する場合には、第１の実施例で説明したのと同様にライトドライバ１０，センスアンプ９にそれぞれクロックに同期して動作するラッチ回路を設ける。
【０１５６】
図８に示した実施例では、多重化されたメモリセルにおいて、ワード線を多重化切り換え回路２５−１〜２５−４を介して分離し、データ線Ｄ１０，Ｄ１０Ｎ及びＤ１１，
Ｄ１１Ｎのそれぞれがワイヤードオアの出力線としていることが特徴である。例えば200〜２０３のメモリセルの場合、ワード線をゲート回路２５−１，２５−２を介して分離している。
【０１５７】
また、同一の正極性データを記憶するメモリセル２００，２０２でデータ線Ｄ１０を共有し（メモリセル２１０，２１２についても同様）、負極性データであるメモリセル201,２０３でデータ線Ｄ１０Ｎをそれぞれ共有している（メモリセル２１１，２１３についても同様）。
【０１５８】
以上のように本実施例では、図１〜図７までの実施例がワード線方向にメモリセルを多重化していたのに対して、データ線方向にメモリセルを多重化している。これにより図１，図５，図６，図７に示した実施例に対して、メモリ面積の縦横比を変更することができる。また、Ｙデコーダによるカラム選択回路を設けたことでメモリの大容量化への対応が容易となる。
【０１５９】
図９は本発明の第６の実施例に係わる多重化メモリである。
【０１６０】
本実施例は、図８に示した実施例から多重化切り換え回路２５−１〜２５−４を削除しており、その他の構成は図８と同様にしてある。
【０１６１】
本実施例によれば、多重化メモリの単独リード／ライトはできなくなり、全て多重化でのリード／ライト動作となる。したがって、多重化メモリのそれぞれ単独ではメモリテストは行えないが、多重化切り換え回路が削除できたことで図８の実施例に比較して小面積化を実現することができる。
【０１６２】
以上、プロセッサと多重化メモリで構成されるデータ処理装置及び多重化メモリの構成について説明した。
【０１６３】
次に、これまで説明した多重化メモリを応用した制御システムについて説明する。この制御システムは、複数のデータ処理装置と、この複数のデータ処理装置からデータを収集したり、それぞれの局所データ処理装置に制御データなどを配信する中央データ処理装置から構成される。データ処理装置，中央データ処理装置ともにデータを処理するプロセッサと、データを記憶するメモリとを主な構成要素とし、システムの適用対象によって、その他の要素を付加する。
【０１６４】
図１０は制御システムへ適用したデータ処理装置の第１の実施例を示したものである。これは圧力センサから出力される信号を中央データ処理装置で収集して制御するシステムにおいて、圧力センサの特性のばらつきを補正するためのものであり、圧力センサ４００とデータ処理装置４０１から構成されている。
【０１６５】
データ処理装置４０１は、圧力センサから出力される信号をデジタル信号に変換するＡ／Ｄ変換器４０２，温度センサ４０４，温度センサ４０４から出力される信号をデジタル信号に変換するＡ／Ｄ変換器４０３，演算器４０５，演算器４０５によって演算されたデジタル信号をアナログ信号に変換するＤ／Ａ変換器４０６，本発明の多重化メモリを適用したEPROM408，Ａ／Ｄ変換機４０２，４０３，Ｄ／Ａ変換器４０６へクロック信号を供給する発振器４０７，EPROM408に格納するデータを外部から書き込むための外部インタフェース回路４０９により構成される。
【０１６６】
本データ処理装置４０１は、圧力センサ４００の特性のばらつきの補正を行うと共に発振器４０７の発振周波数の調整を行う構成となっている。これを実現するために、
EPROM４０８ はｎビットのメモリで構成し、外部インターフェース回路４０９から信号線４２５を介してｎビットのデータが書き込まれるようになっており、ワードによって書き込み場所を指定して圧力センサの特性のばらつきの補正を行うためのデータ（以下、「補正データ」と称す。）と発振器の発振周波数の調整を行うためのデータ（以下、「調整データ」と称す。）とを記憶する。EPROM408に記憶された補正データは信号線４２３を介して演算器４０５へ送られ、調整データは信号線４２４を介して発振器４０７へ送られる。本実施例では、補正データはｎビットとし、調整データはｍビット（ｍ＜ｎ）としている。従ってEPROM408のセンスアンプは、ｎ＋ｍ個有している。従って、ワードによって調整データの読み出しを指定した場合には、ｍ個のセンスアンプが選択され、ｍビットのデータを信号線４２４を介して発振器へ送り、ワードによって補正データの読み出しを指定した場合にはｎ個のセンスアンプが選択されｎビットのデータを信号線４２３を介して演算器405へ送っている。
【０１６７】
次に、本データ処理装置４０１の動作について説明する。まず初期設定として補正データと調整データとを外部インタフェース回路４０９からEPROM408へ書き込む。補正データとは、予め圧力センサの特性を検査し、圧力センサの特性を直線に近似するためのデータである。調整データとは、予め発振器の特性を検査し、動作させたい周波数にするためのデータである。
【０１６８】
本データ処理装置の動作として圧力センサ４００の出力信号の補正について説明する。圧力センサ４００から得られる圧力センサの出力信号と温度センサ４０４から得られる温度センサの出力信号をそれぞれＡ／Ｄ変換器４０２及び４０３によりデジタル信号に変換し、演算器４０５へ入力する。演算器４０５はEPROM408から補正データを読み出し、この補正データと温度センサからの出力信号に基づいて圧力センサの特性を直線に近似した場合の圧力センサの出力信号を演算によって求める。得られたデータは圧力センサの出力として信号線４２１を介してＤ／Ａ変換器でアナログ信号に変換し、圧力センサ出力４３０として出力される。
【０１６９】
図１０に示した圧力センサは自動車のエンジンルーム内などの過酷な環境で使用される。この場合、特に高温等の影響でＥＰＲＯＭへ書き込んだデータが経時的劣化を起こしやすい。このような場合に本発明の多重化メモリをＥＰＲＯＭへ適用すると、１つのメモリセルが劣化してもメモリ出力は多数決処理により正常なデータを出力できるため、高信頼の圧力センサを実現することができる。さらに圧力センサなどの製品立ち上げ時の初期歩留まりを上げることも可能である。
【０１７０】
次に、データ処理装置４０１の発振器４０７の発振周波数の調整について説明する。図１１は、発振器の発振周波数の調整方法を示す図である。図中、ＣＬＫは発振器４０７から出力されるクロック信号、５００は分周及びデューティ調整回路、ＣＬＫ＿ｄｉｖはクロック信号ＣＬＫの分周とデューティを調整した分周信号、４０８は発振周波数調整データが格納されているＥＰＲＯＭであり、発振周波数の調整に必要な部分のみを示している。EPROM408はｍビットの調整データを格納する多重化されたメモリセル５０１と、多重化されたメモリセルから読み出されたデータを加算し、増幅するｍ個のセンスアンプ９、センスアンプ９からの出力信号ＳＡＯを格納し、ＣＬＫ＿ｄｉｖによって格納したデータを出力するｍ個のラッチ回路５０２から構成され、ラッチ回路は調整データOSCCTLを出力する。
【０１７１】
発振器の発振周波数調整方法について説明する。EPROM408から読み出された相補データＲＤ，ＲＤＮはセンスアンプ９で増幅されラッチ回路５０２へ取り込まれる。ラッチ回路５０２から出力された調整データOSCCTLは、発振器４０７へ入力される。調整データ
OSCCTLは複数ビットで構成され、その信号により発振器４０７の発振周波数を調整する。発振器４０７から出力されたクロック信号ＣＬＫは、一旦、分周およびデューティ調整回路５００で、図１１に示す波形の様にクロック信号ＣＬＫの分周とデューティの調整が行われＣＬＫ＿ｄｉｖとして出力される。このＣＬＫ＿ｄｉｖが、センスアンプ９の活性化信号及びラッチ回路５０２のクロックとなっている。すなわち、ＣＬＫ＿ｄｉｖがハイレベルの期間にセンスアンプ９が動作しEPROM408のデータを読み出すとともにラッチ回路
５０２へデータが伝搬する。ＣＬＫ＿ｄｉｖがハイレベルからローレベルへ変化するとセンスアンプ９は動作を停止しラッチ回路５０２はその時の読み出されたデータを保持する。これにより読み出し動作の低消費電力化が可能となる。
【０１７２】
このように、EPROM408から読み出した調整データOSCCTLで発振器４０７を調整し、周波数調整後の発振器からのクロック信号ＣＬＫに同期して調整データを読み出すためのセンスアンプ９とラッチ回路５０２を制御することは、制御信号が帰還しているため以下に示すような問題が発生する。この問題とは、調整データOSCCTLが電源投入時には不確定（ラッチ回路５０２の保持データが不確定）となるため、発振器４０７が高い周波数で発振する場合が有るという問題である。
【０１７３】
すなわち、クロックパルスのハイレベル期間にセンスアンプ９とラッチ回路５０２が動作するが、発振器４０７が高い周波数で発振した場合、クロック信号ＣＬＫのパルス幅が狭くなり、EPROM408からの読み出しデータをラッチ回路５０２へ取りこめないという、ディレイ不良が発生する問題である。
【０１７４】
この様な問題を解決するために、本実施例では分周信号ＣＬＫ＿ｄｉｖのパルス幅をクロック信号ＣＬＫのパルス幅の２倍に設定している。これにより、例えば電源投入時などにクロック信号ＣＬＫが通常動作時の２倍の発振周波数で発振してパルス幅が通常の１／２になった場合でも、ＣＬＫ＿ｄｉｖのパルス幅がディレイ不良を起こさない正常時のパルス幅を確保でき、EPROM408からの読み出しデータＳＡＯをセンスアンプ９で増幅しラッチ回路５０２に取り込むことが可能となる。
【０１７５】
こうすることにより、電源投入時でラッチ回路５０２の記憶データが不定の場合やラッチ回路５０２の記憶データがノイズ等により破壊された場合においても、発振器４０７が発振しクロック信号ＣＬＫを出力している限りは、何サイクルか所定のクロック数だけ待てばEPROM408から調整データOSCCTLが読み出され、クロック信号ＣＬＫが所望の周波数に安定する。
【０１７６】
分周及びデューティ調整回路５００はデューティとパルス幅を調整しているが、これは設計により変更可能である。デューティの調整はセンスアンプ９やラッチ回路５０２などの読み出し回路の低消費電力化に寄与し、パルス幅は先に述べたように発振器４０７の未調整時の最高動作周波数により決定するものである。
【０１７７】
図１１に示す実施例によれば、不揮発性メモリなどの記憶装置に書き込んだデータにより発振器の発振周波数を制御できることは、システムの応答速度を可変にできるとともにクロック信号に同期して動作している論理回路部の消費電力を可変にできる効果がある。すなわち、装置組み立て後において、システムの応答性と低消費電力性をシステムの仕様に合わせて変更できる効果がある。
【０１７８】
また、発振器調整データを記憶している記憶装置の読み出し用クロックのデューティとパルス幅を調整できることは、記憶装置の読み出し時の消費電力を可変にできるとともに、電源投入時などのクロック周波数未調整時においても、一定期間以内に記憶データを読み出し発振器の発振周波数を所望の周波数へ設定できる効果がある。
【０１７９】
尚、図１０に示したデータ処理装置４０１を同一の半導体基板上に形成して、１チップのＬＳＩとすることもできる。
【０１８０】
また、圧力センサ４００とＬＳＩで構成したデータ処理装置４０１を一体にして圧力センサ装置を構成することもできる。
【０１８１】
図１２は、制御システムへ適用したデータ処理装置の第２の実施例である。図中、600はセンサ、６０１は入出力レンジ切り換えデータ、６０２は各パーツ毎に動作レンジを切り換えるためのレンジ切り換え信号である。
【０１８２】
図１２では、入出力レンジ切り換えデータ６０１をEPROM408へ書き込み、EPROM408から読み出したレンジ切り換え信号６０２により、Ａ／Ｄ変換器４０２，４０３及びＤ／Ａ変換器４０６の動作レンジを切り換えている。
【０１８３】
図１２に示す実施例によれば、不揮発性メモリ４０８の入出力レンジ切り換えデータを書き換えることにより、データ処理装置４０１の回路構成を変更することなく、センサ
６００を各種の仕様のセンサへ取り換え可能である。
【０１８４】
仕様の異なるセンサとしては、吸気圧センサ，大気圧センサ，燃料タンク圧センサ，ブレーキ圧センサ，燃料圧センサなと多種が考えられ、それぞれ出力信号の電圧範囲が異なっている。
【０１８５】
尚、この場合も同一の半導体基板上に形成してＬＳＩを構成することができる。
【０１８６】
図１３は、制御システムへ適用したデータ処理装置の第３の実施例である。図中、700はバイアス電流調整データ、７０１は各パーツの電流調整信号である。図１３では、バイアス電流調整データ７００を不揮発性メモリ４０８へ書き込み、不揮発性メモリ４０８から読み出した電流調整信号７０１により、Ａ／Ｄ変換器４０２，４０３及びＤ／Ａ変換器４０６の消費電力を調整している。
【０１８７】
図１３に示す実施例によれば、不揮発性メモリ４０８のバイアス電流調整データを書き換えることにより、特性補正LSI401の回路構成を変更することなく各パーツの消費電力を調整可能である。
【０１８８】
図１４は、制御システムへ適用したデータ処理装置の第４の実施例である。図中、800はテストモード／通常動作のモード切り換えデータ、８０１は各パーツの動作モード切り換え信号である。図１４では、モード切り換えデータ８００をEPROM408へ書き込み、
EPROM408から読み出したモード切り換え信号８０１により、Ａ／Ｄ変換器４０２，４０３及び演算器４０５，Ｄ／Ａ変換器４０６，発振器４０７のテストモードと通常動作モードのモード切り換えを行っている。
【０１８９】
図１４に示す実施例によれば、EPROM408のモード切り換えデータを書き換えることにより、テストモードと通常動作モードを切り替えることが可能となり、テストを容易に行うことが可能である。
【０１９０】
図１５は、制御システムへ適用したデータ処理装置の第５の実施例である。図中、900は製造番号などの製品識別データである。本実施例に示した製品識別データ９００は、製品出荷時に不揮発性メモリ４０８へ書き込んでいる。これにより、製品が市場に投入された後に不良が発生した場合などにおいて、製品の追跡調査を行いやすくなり不良となった原因究明などを容易に行うことが可能となる。
【０１９１】
図１６は、今まで説明した制御システムをエンジン制御に適用した実施例を示したものである。図中、１０００はエンジンコントールユニットであり、先に説明した中央データ処理装置に相当するものである。１００１は図１０に示した圧力センサ４００とデータ処理装置４０１を一体にした圧力センサ装置、１００２は圧力センサ装置１００１から出力される圧力検知信号、１００３は燃料インジェクタ、１００４はインジェクタ１００３の制御信号、１００５は吸気弁、１００６は点火プラグ、１００７は点火プラグの制御信号、１００８は排気弁、１００９は吸気管、１０１０は排気管、１０１１はシリンダー、
１０１２はピストンである。
【０１９２】
次にエンジン制御システムの動作について説明する。シリンダー１０１１には、吸気弁１００５が開いて空気とインジェクタ１００３から噴射した燃料の混合気が吸入される。吸入された混合気は、点火プラグ１００６により添加され爆発しピストン１０１２を動かす。爆発後の排気は、排気弁１００８が開いて排気管１０１０へ送り出される。この時、圧力センサ装置１００１から出力される圧力検知信号は吸気管１００９に流れる空気流量によって変化する。つまり、圧力センサ装置１００１から出力される圧力検知信号は吸気管１００９に流れる空気流量の検出センサとして働き、その信号をエンジンコントロールユニット１０００へ伝えている。エンジンコントロールユニット１０００は、圧力検知信号１００２のほか、各種センサからの信号を受け取り、インジェクタ１００３の燃料噴射量や点火プラグ１００６の点火タイミングを制御している。これにより動力性能や排気ガス中の不純物濃度などを制御している。
【０１９３】
図１６に示す実施例によれば、経時劣化が小さく高信頼で低コストの圧力センサをエンジン制御システムに適用していることから、エンジン制御システムそのものも高信頼で低コスト化を実現できる効果がある。また、圧力センサ内の不揮発性メモリのデータを書き換えることにより、仕様の異なるシステムにもフレキシブルに対応可能である。さらに、圧力センサ内の不揮発性メモリにセンサの製品識別番号を書き込むことにより、センサ不良時にメーカの製品追跡調査を容易に行えるようになり、同種のセンサを搭載したシステムの割り出しも行いやすくなるといった効果がある。
【図面の簡単な説明】
【０１９４】
【図１】本発明の第１の実施例に係わる多重化メモリの回路構成を示した図である。
【図２】第１の実施例である多重化メモリのデータ読み出し動作の原理を説明するための図である。
【図３】他の多重化メモリのデータ読み出し動作の原理を説明するための図である。
【図４】センスアンプの構成を示した図である。
【図５】本発明の第２の実施例に係わる多重化メモリの回路構成を示した図である。
【図６】本発明の第３の実施例に係わる多重化メモリの回路構成を示した図である。
【図７】本発明の第４の実施例に係わる多重化メモリの回路構成を示した図である。
【図８】本発明の第５の実施例に係わる多重化メモリの回路構成を示した図である。
【図９】本発明の第６の実施例に係わる多重化メモリの回路構成を示した図である。
【図１０】本発明の多重化メモリを適用したデータ処理システムにおける第１の実施例に係わるデータ処理装置の構成を示した図である。
【図１１】発振器の発振周波数の調整を行う回路構成を示した図である。
【図１２】本発明の多重化メモリを適用したデータ処理システムにおける第２の実施例に係わるデータ処理装置の構成を示した図である。
【図１３】本発明の多重化メモリを適用したデータ処理システムにおける第３の実施例に係わるデータ処理装置の構成を示した図である。
【図１４】本発明の多重化メモリを適用したデータ処理システムにおける第４の実施例に係わるデータ処理装置の構成を示した図である。
【図１５】本発明の多重化メモリを適用したデータ処理システムにおける第５の実施例に係わるデータ処理装置の構成を示した図である。
【図１６】本発明の多重化メモリを適用したデータ処理システムの応用例を示した図である。
【図１７】図１におけるライト動作時のタイミングチャートを示した図である。
【図１８】図１におけるリード動作時のタイミングチャートを示した図である。
【符号の説明】
【０１９５】
２…Ｘデコーダ、３…ライトコントロール回路、４…リードコントロール回路、５…メモリセルアレイ、７…ライト切り換え回路、８…リード切り換え回路、９…センスアンプ、１０…ライトドライバ、１１…リード／ライトコントロール回路、１４…Ｙデコーダ、１５…Ｙスイッチ、２０…リファレンス信号発生回路、２５−１〜２５−４…多重化切り換え回路。
【図１】
2005141908.tif 000004
【図２】
2005141908.tif 000005
【図３】
2005141908.tif 000006
【図４】
2005141908.tif 000007
【図５】
2005141908.tif 000008
【図６】
2005141908.tif 000009
【図７】
2005141908.tif 000010
【図８】
2005141908.tif 000011
【図９】
2005141908.tif 000012
【図１０】
2005141908.tif 000013
【図１１】
2005141908.tif 000014
【図１２】
2005141908.tif 000015
【図１３】
2005141908.tif 000016
【図１４】
2005141908.tif 000017
【図１５】
2005141908.tif 000018
【図１６】
2005141908.tif 000019
【図１７】
2005141908.tif 000020
【図１８】
2005141908.tif 000021