(57)【要約】【課題】高速シリアルリンクにおいて、広範囲の構成の受信機に適応可能な等化器を提供する。【解決手段】フィードフォワード等化器（１５）と、サンプラ（１３）と、フィードバック等化器（１７）とを備えるハイブリッドのディジタルおよびアナログ方式による判定帰還形等化器構造を用いることにより、ギガヘルツ・ボー・レートの動作速度まで性能を向上させることが可能になる。【選択図】図１
2005020750.tif 000002
【特許請求の範囲】
【請求項１】
通信受信機装置であって、
通信送信機装置から入力アナログ通信信号を受けるための入力と、
前記入力に結合して、等化されたアナログ通信信号を前記入力アナログ通信信号に応じて生成するためのフィードフォワード等化器と、
前記フィードフォワード等化器に結合して、ディジタル通信情報を前記等化されたアナログ通信信号に応じて生成するためのサンプラと、
前記サンプラと前記フィードフォワード等化器との間に結合して、前記フィードフォワード等化器を前記ディジタル通信情報に応じて制御するためのフィードバック等化器と、
を備える通信受信機装置。
【請求項２】
通信受信の方法であって、
入力アナログ通信信号をフィードフォワード等化して、等化されたアナログ通信信号を生成し、
ディジタル通信情報を前記等化されたアナログ通信信号に応じて生成し、
前記フィードフォワード等化ステップを前記ディジタル通信情報に基づいて行う、
通信受信の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に通信ネットワークに関するもので、特に、ギガビットの並シリアル変換回路／直並列変換回路のアプリケーション用の判定帰還形等化器に関するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
高速（すなわち、ギガビット）シリアルリンクは、高密度の波長分割多重同期光ネットワーク（ＤＷＤＭ／ＳＯＮＥＴ）に、特に記憶領域ネットワークおよびインターネット・インフラストラクチャ・バックボーン通信に広く用いられている。高速シリアルリンクは、データ通信および電気通信の交換装置内でチップ対チップおよびバックプレーン対バックプレーンの相互接続の手段を提供する。より高速に、より遠距離に、が要求されるため、データの高速化が追いつかなくなっている。しかし、高速化と遠距離化に従ってボトルネックになるのは通信媒体（一般に、プリント回路板（ＰＣＢ）や光ファイバ・チャンネル）である。物理的チャンネルは一般に高周波で減衰損を生じて符号間干渉（ＩＳＩ）が起こり、そのために送信量が制限される。また、多くのデータ・アプリケーションではデータの流れは一方向である。したがって、データを送信する前に適応事前補償を用いる（例えば、受信機を用いてチャンネル情報を送信機に送り返す）ことができない。受信機等化器を用いるとこれが解決される。実際のシステムでは、チップは、種々の長さのトレースやケーブルやタイプのコネクタによる相互接続により、種々の板上の種々の場所に置かれる。全ての可能な構成に適応するような汎用の所定の等化器を設計することは非常に困難である。
【課題を解決するための手段】
【０００３】
したがって、できるだけ多くの構成に適応することが可能な解決法が望まれる。本発明の例示の実施の形態は、アナログ信号処理を用いて広範囲の構成に適応する等化器を提供する。
【実施例】
【０００４】
本発明の種々の実施の形態の作成と使用について同期光ネットワーク（ＳＯＮＥＴ）における判定帰還形等化器に関連して説明するが、本発明は種々の文脈で実現できる多くの新しい概念を提供することを認識していただきたい。ここに説明する特定の実施の形態は本発明を作成して使用する特定の方法の単なる例であって、本発明の範囲を制限するものではない。
【０００５】
本発明は判定帰還形等化器（decision feedback equalizer）（ＤＦＥ）の概念に基づいている。ＤＦＥは低速ディジタル通信システムにおいてすでに広く用いられているが、実現されているのは主としてディジタル領域内である。システムは到着する信号をアナログ・ディジタル変換器（ＡＤＣ）によりディジタル化し、ディジタル・アルゴリズム・エンジンを用いてディジタル信号処理（ＤＳＰ）タスクを行う。しかしマルチギガヘルツ・ボー・レートの形態では、この方式は実用的でない。本発明の例示の実施の形態は、ＤＦＥ性能をギガヘルツ・ボー・レートの動作速度まで上げることが可能なハイブリッドのディジタルおよびアナログ方式による新しいＤＦＥ構造と、トレーニング・アルゴリズムと、を提供する。
【０００６】
本発明の理解を助けるため、符号間干渉（ＩＳＩ）の原因を分析する。ランダム・ビット・ストリームを連続的に送る完全な送信機を仮定すると、送信波形は次式で与えられる。
【数１】
2005020750.tif 000003
ただし、ａｎはデータ・シンボル、ｐ（ｔ）は立上がりおよび立下りを含む単一パルス波形である。したがって、受信機での波形は次式で表される。
【数２】
2005020750.tif 000004
ただし、ｈ（ｔ）はチャンネル・インパルス応答であり、
【数３】
2005020750.tif 000005
である。φ（ｔ）がｔｍａｘでピークになると仮定すると、ｔ＝ｎＴ＋ｔｍａｘは各受信シンボル点での最大アイ・オープン点（eye open point）に対応する。かかる点は独立のクロック・データ回復（ＣＤＲ）部（明示しない）が探して固定する。ｔ＝ｍＴ＋ｔｍａｘのアイ・オープン点で、信号は次式で表される。
【数４】
2005020750.tif 000006
【０００７】
加算の項は前のシンボルからの寄与を与える。φ（t）が１シンボル周期を超えて広がる場合はこの寄与は非常に大きく、垂直のアイ・オープンはφ（ｔｍａｘ＋ｋＴ）≠０の振幅を持つ前のシンボルによって不鮮明になる。
【０００８】
理想的には、ａｍ−１からａｍへの移行が２つのシンボルの間の中央点でゼロ・クロスをする場合（すなわち、ｙ（ｔｍａｘ＋（ｍ−１）Ｔ＋Ｔ／２）＝０）は、アイは最大の水平オープニングを有するはずである。しかし、ＩＳＩのために、２つのシンボルの間の中央点での「垂直ジッタ」の量は次式で表すことができる。
【数５】
2005020750.tif 000007
【０００９】
データの極性はａｍ−１とａｍとで異なる（すなわち、ａｍ＝−ａｍ−１）ので、φ（ｔｍａｘ＋Ｔ／２）≠φ（ｔｍａｘ−Ｔ／２）の場合はｙｍ−１／２≠０である。式（３）のアイ・オープン点と式（４）のクロス点でのＩＳＩの影響は図５Ａのアイ図に見ることができる。アイ図は、連続する単位時間間隔からの波形のプロットを重ねることにより作られる。アイの高さと幅の減少はビット誤り率（ＢＥＲ）の大幅な悪化を示す。
【００１０】
図１に示す本発明の例示の実施の形態はアイを広げることができる。図１に示すように、訂正波形ｓ（ｔ）を受信機のフロントエンドで合成して、データを取る前に、到着する波形ｙ（ｔ）と混合する。数学的には合成された訂正波形は
【数６】
2005020750.tif 000008
である。ただし、ｕ（ｔ）は幅Ｔを持つ単位矩形関数、Δは実現遅れであってΔ＝Ｔ／２、ｄｆｅｋはチャンネル応答で得られるフィルタ係数、ａｍ−ｋは前に復号されたデータである。有効信号強さｚ（ｔ）＝ｙ（ｔ）＋ｓ（ｔ）は、アイ・オープン点ｔ＝ｍＴ＋ｔｍａｘでは
【数７】
2005020750.tif 000009
であり、クロス点ｔ＝ｍＴ＋ｔｍａｘ−Ｔ／２では
【数８】
2005020750.tif 000010
である。上の有効信号強さの式では、
2005020750.tif 000011
は対応する送信シンボル「ａ」を復号したバージョンを表す。
【００１１】
ジッタを最小にするために、受信機ではａｍ＝−ａｍ−１のときＥ｛ｚ２ｍ−１／２｝→０になるようにｄｆｅｋとｔｍａｘとを選択する。ａｍ−ｋ（ただし、ｋ＞１）は独立変数なので、上の式を次のように書き換えることができる。
【数９】
2005020750.tif 000012
および、
【数１０】
2005020750.tif 000013
【００１２】
ｄｆｅｋは
【数１１】
2005020750.tif 000014
にすることにより得られる。
【数１２】
2005020750.tif 000015
４つのｄｆｅタップの例として、４つの式が特有の解を有する。
【数１３】
2005020750.tif 000016
【００１３】
アイ・オープン点で、有効信号の強さの式は次のように書き換えることができる。
【数１４】
2005020750.tif 000017
ただし、第１項は信号強さに比例し、第２項は剰余ＩＳＩである。剰余ＩＳＩのパワーは次式で推定することができる。
【数１５】
2005020750.tif 000018
剰余ＩＳＩを最小にする、すなわち、
【数１６】
2005020750.tif 000019
にすることにより、式の第２の集合が得られる。すなわち、
φ（ｔｍａｘ＋ｋＴ）＝ｄｆｅｋ                                    （式６）
【００１４】
一般に式（５）と（６）とを同時に満足することはできない。しかし図２に示すような送信機プレエンファシス技術を用いることにより、送信機パルスは
【数１７】
2005020750.tif 000020
になる。新しい総合チャンネル応答は、
【数１８】
2005020750.tif 000021
で、式（５）と（６）とを同時に満足するはずである。式（５）と（６）のφ（ｔ）をφ’（ｔ）で置換して式（５）と（６）とを結合すると、ｃｎの解は次式で与えられる。
【数１９】
2005020750.tif 000022
例えば、４つの式がそれぞれｋ＝１、ｋ＝２、ｋ＝３、ｋ＝４に対応する上に説明した４つのｄｆｅタップの場合を考える。この場合、式（７）をｋ＝１、ｋ＝２、ｋ＝３、ｋ＝４について評価すると4つの別個の式が得られる。ｋの４つの値毎に式（７）のインデックスｎの値をｎ＝１とｎ＝２にすると、４つのフィルタ・タップｃ０，ｃ１，ｃ２，ｃ３が得られる。
【００１５】
本発明に係る受信機ＤＦＥ実現の例示の実施の形態を図１に示す。アナログＡＧＣ（自動利得制御）ブロックはアナログ入力をバッファして、フィードバック信号ｓ（ｔ）が回線にエコーバックするのを防ぐ。バッファされたアナログ入力信号ｙ（ｔ）はこの例では電流で、合成信号ｓ（ｔ）と配線加算する。サンプリング受信機１３は混合信号ｚ（ｔ）からサンプルを取り、シンボル決定を行う。次に決定シンボルをフィードバックして新しいフィードバック信号ｓ（ｔ）を作る。図１に示すように、異なる遅延段での決定シンボルＳｋ（ｋ＝１，．．．，Ｋ）は各電流源ディジタル・アナログ変換器（ＤＡＣ）を駆動する。各ＤＡＣは、フィードバック信号ｓ（ｔ）のタップを定義する重みｄｆｅｋ（ｋ＝１，．．．，Ｋ）により制御する。
【００１６】
或る実施の形態では、タップ重みｄｆｅｋは２の補数形式の実数である。例えば各重みｄｆｅｋが、ｄｆｅｋの大きさを表すＢ個のビットとｄｆｅｋの符号を表す追加の１ビットとを含む場合は、Ｋ個のタップ毎に、関連するＤＡＣはＢ個の並列接続の電流スイッチ・トランジスタを有する。図１Ａに示す実施の形態では、ｄｆｅｋのＢ個のビットはサーモメータコード化され（thermometer-coded）、得られたＢ個の各サーモメータコード化ビットはＢ個の対応するトランジスタ・スイッチをそれぞれ制御する。各決定シンボルＳｋは相補ビットｓｋと
2005020750.tif 000023
とを有し、これらは電流の極性を制御するための図１Ａに示す関連する符号ビットと結合され（例えば、乗算され）、対応するＤＡＣは配線加算ノード１５に寄与する。したがって、ノード１５はフィードフォワード等化器として機能する。
【００１７】
受信機サンプラと各遅延段はシンボル・クロック（明示しない）によりトリガされるので、ｓ（ｔ）波形は各パルスが１シンボル時間Ｔを有する方形波である。リーディングタップ（leading tap）は時間的に厳しいので、或る実施の形態では決定サンプラ１３から先導タップＤＡＣ出力までの回路遅延はシンボル周期の半分より小さいことが要求される。
図１に示すように、サンプリング受信機１３により決定された通信シンボルは、更に処理するために通信アプリケーションにも与えられる。
【００１８】
上述の送信機プレエンファシス装置に戻って、その例示の実施の形態を図２に示す。図１のフィルタ構造と同様に、各プレエンファシス・タップ重みｃｋ（ｋ＝０，１，．．．，Ｋ−１）は２の補数形式でよく、電流源ＤＡＣの大きさを制御する。また到着するデータとｃｋの符号ビットとを結合して、配線加算ノードを流れる極性を制御する。フィルタ係数は式（７）の解により決定される。
【００１９】
有限の信号の強さを有するために、またクリッピングを防ぐために、或る送信機プレエンファシス装置は次式のような追加の制限を課す。
【数２０】
2005020750.tif 000024
【００２０】
受信機では、フィードバック等化器のフィルタ係数ｄｆｅｋは、例えば平均最小二乗（ＬＭＳ）法を用いて反復して適応させることができる。或るＬＭＳの実施の形態では、（ｊ＋１）番目の反復は、
【数２１】
2005020750.tif 000025
である。ｓｇｎ（ｚｍ−１／２）は、図４に一般的に示す早い/遅いの票決（voting）によるオーバーサンプリング・システムで推定することができる。図４で、クロック位相ｃｌｋはアイ・オープン点でサンプラをトリガし、クロック位相ｘｃｌｋはアイ・クロス点でサンプラをトリガする。移行が（ｍ−１）ＴとｍＴとの間にある場合は、ｘｃｌｋ位相で取られたサンプルは、サンプルが取られたのが移行の前か移行の後かを示すことができる。ｘｃｌｋが遅くサンプリング（移行の後にサンプリング）してａｍが負（すなわち、図３でａｍ＝０）の場合はｓｇｎ（ｚｍ−１／２）は負である。ｘｃｌｋが早くサンプリングしてａｍが負の場合はｓｇｎ（ｚｍ−１／２）は正である。またｋ番目のタップの更新に寄与するには、ａｍ−ｋとａｍ−ｋ−１とは同じ極性を有する必要がある。ｓｇｎ（ｚｍ−１／２）・ｓｇｎ（ａｍ−ｋ＋ａｍ−ｋ−１）＝ｄｅｌｔａkと定義したときのｄｅｌｔａkの真理値表を図３に示す。或る例示の実施の形態では、ステップ・サイズはλ＝１／１０２４である。
【００２１】
図６は、本発明に係るフィードバック等化器係数の上述の反復適応を行うことが可能な通信受信機の例示の実施の形態の関係する部分を示す。図6に示すように、前に復号されたデータと早い/遅い（Ｅ／Ｌ）情報が、例えば図３に示す表を含む論理６１に入力される。Ｅ／Ｌ情報は、例えば図１のサンプリング受信機１３から与えられる。６１で実現される表は前に述べた入力に応じてｄｅｌｔａｋを生成し、ｄｅｌｔａｋはアダプタ６２に与えられる。またアダプタ６２は、入力としてλと係数の現在の反復ｄｆｅｋｊとを受ける。アダプタ６２は上述の入力に応じて式（９）を実現して係数の次の反復ｄｆｅｋｊ＋１を生成する。点線で示すように、更新された係数は次の反復のための現在の係数になる。
【００２２】
再び図４を参照すると、図４はＩＳＩのない理想的な波形とＩＳＩゆがみのある実際の波形とを示す。図４に示すように、ＩＳＩはアイ（eye）を縮ませる効果を有する。ｍＴ−Ｔ／２とｍＴ＋Ｔ／２との間に２つの移行がある（すなわち、早いｘｃｌｋサンプルの直後に遅いｘｃｌｋサンプルが来る）場合はアイが小さ過ぎることを示す。逆に、ｍＴ−Ｔ／２とｍＴ＋Ｔ／２の外側に２つの移行がある（すなわち、遅いｘｃｌｋサンプルの直後に早いｘｃｌｋサンプルが来る）場合はアイが大き過ぎることを意味する。この方法はマルチシンボル・アイ（例えば、「１」がＫ個続いた後に「０」がＫ個続き、また「１」に戻ってＫ個のシンボル・アイを構築する）を見ることにより容易に拡張することができる。ＩＳＩのあるアイが見つかると、ｄｆｅ係数は両端で更新する（すなわち、アイ・オープン点とクロスオーバー点の両方を考慮する）ことができる。
【００２３】
図５Ｂは、図５Ａに示すような入力波形に応じて、本発明に係る判定帰還形等化器の例示の実施の形態の出力で生成される波形を示す。このシミュレーションは２４インチのＦＲ４  ＰＣＢトレースおよび３．２Ｇｂｐｓのデータレートを用いた。電圧の振れを表す縦軸の目盛は、等化器入力に関する図５Ａと等化器出力に関する図５Ｂとで同じである。この例では、信号対雑音比（ＳＮＲ）は２ｄＢだけ改善され、水平のアイ・オープンは２０％だけ増加することが分かる（図５Ａと５Ｂとを比較する）。より長いチャンネルでは、性能の向上は一層明らかである。
【００２４】
図５Ｃは等化器タップの集合を示す。等化器の集合は適応のステップ・サイズに関係ない。しかし、同じサンプリング・データでＣＤＲ（クロックおよびデータ回復）と等化器適応の両方を駆動することが望ましい。ＣＤＲ（明示しない）と等化器トレーニングはそのような実施の形態では互いに結合する。ジッタを最小にするために、ＤＦＥのステップ・サイズとＣＤＲステップ・サイズとを組み合せることができる。
【００２５】
当業者に明らかなように、上に述べた例示の実施の形態は、従来の判定帰還形等化器（例えば、ＳＯＮＥＴアプリケーションに用いられるＤＦＥ）でソフトウエアか、ハードウエアか、またはソフトウエアとハードウエアとの組合わせかを適当に修正することにより容易に実現することができる。
【００２６】
本発明の例示の実施の形態について詳細に説明したが、当業者が理解するように、クレームに設定されている本発明の精神と範囲から逸脱せずに種々の変更を行うことができる。
【００２７】
以上の説明に関して更に以下の項を開示する。
（１）  通信受信機装置であって、
通信送信機装置から入力アナログ通信信号を受けるための入力と、
前記入力に結合して、等化されたアナログ通信信号を前記入力アナログ通信信号に応じて生成するためのフィードフォワード等化器と、
前記フィードフォワード等化器に結合して、ディジタル通信情報を前記等化されたアナログ通信信号に応じて生成するためのサンプラと、
前記サンプラと前記フィードフォワード等化器との間に結合して、前記フィードフォワード等化器を前記ディジタル通信情報に応じて制御するためのフィードバック等化器と、
を備える通信受信機装置。
【００２８】
（２）  前記フィードフォワード等化器は配線加算ノードを含む、（１）記載の通信受信機装置。
（３）  前記フィードバック等化器は、前記ディジタル通信情報を受けるために前記サンプラに結合する入力を有するディジタル・アナログ変換部を含み、前記ディジタル・アナログ変換部は前記フィードフォワード等化器に結合する出力を有する、（１）記載の通信受信機装置。
（４）  前記フィードフォワード等化器は配線加算ノードを含む、（３）記載の通信受信機装置。
【００２９】
（５）  前記ディジタル・アナログ変換部は、前記サンプラに結合する各入力を有しまた前記フィードフォワード等化器に結合する各出力を有する、複数のディジタル・アナログ変換器を含む、（３）記載の通信受信機装置。
（６）  各前記ディジタル・アナログ変換器は電流源ディジタル・アナログ変換器を含む、（５）記載の通信受信機装置。
（７）  前記ディジタル・アナログ変換器の前記出力は前記フィードフォワード等化器の入力に共に接続する、（６）記載の通信受信機装置。
【００３０】
（８）  前記フィードフォワード等化器は配線加算ノードを含む、（５）記載の通信受信機装置。
（９）  前記フィードバック等化器は、前記サンプラと前記ディジタル・アナログ変換器との間に結合して、前記ディジタル通信情報を前記ディジタル・アナログ変換器にそれぞれ異なる時点で与える遅延装置を含む、（５）記載の通信受信機装置。
（１０）  前記入力アナログ通信信号はＳＯＮＥＴ通信を運ぶ、（１）記載の通信受信機装置。
【００３１】
（１１）  前記フィードバック等化器は制御情報を受ける制御入力を含み、前記フィードバック等化器は前記制御情報に応じて前記フィードフォワード等化器を制御し、前記制御情報は前記等化されたアナログ通信信号により運ばれるデータ・シンボル間の時間境界での干渉を最小にするように設計される、（１）記載の通信受信機装置。
（１２）  前記入力アナログ通信信号は通信送信機装置で別の制御情報に応じて生成され、前記最初に述べた制御情報は前記時間境界の間の時点での干渉を最小にするように前記別の制御信号に関連して設計される、（１１）記載の通信受信機装置。
【００３２】
（１３）  通信送信機装置であって、
ディジタル通信情報を受けるための入力と、
前記入力に結合し、アナログ通信信号を前記ディジタル通信情報に応じて生成するためのディジタル・アナログ変換部と、
前記ディジタル・アナログ変換部に結合し、前記アナログ通信信号を与えて通信受信機装置に送信するための出力と、
を備え、
前記ディジタル・アナログ変換部は制御情報を受けるための制御入力を有し、前記ディジタル・アナログ変換部は前記アナログ通信信号を前記制御情報に応じて生成し、前記制御情報は前記通信受信機装置内の判定帰還形等化器が用いるフィードバック係数に基づいて定義される、
通信送信機装置。
【００３３】
（１４）  前記ディジタル・アナログ変換部は複数の電流源ディジタル・アナログ変換器を含み、前記制御情報は前記電流源ディジタル・アナログ変換器から得られる各電流の量を示す重み情報を含む、（１３）記載の通信送信機装置。
（１５）  前記制御情報は、前記判定帰還形等化器により生成される等化された通信信号が運ぶデータ・シンボルの時間境界の間の時点での干渉を最小にするように、フィードバック係数に関連して定義される、（１３）記載の通信送信機装置。
（１６）  前記フィードバック係数は前記時間境界での干渉を最小にするように前記制御情報に関連して定義される、（１５）記載の通信送信機装置。
【００３４】
（１７）  判定帰還形等化器装置であって、
入力通信信号を受けるための入力と、
等化された通信信号を与えるための出力と、
等化器であって、前記入力と前記出力との間に結合して前記等化された通信信号を前記入力通信信号に応じて与え、等化器係数を受けるための制御入力を有し、また前記等化された通信信号を前記等化器係数に応じて生成する、等化器と、
係数アダプタ装置であって、前記等化器に結合して前記等化器係数を生成し、前記等化された通信信号が運ぶデータ・シンボルの間の時間境界の実際の発生に対応する第１の時点と前記時間境界の予想される発生に対応する第２の時点との間の時間関係を示す情報を受ける入力を有し、前記等化器係数を前記時間関係情報に応じて反復的に適応させる、係数アダプタ装置と、
を備える判定帰還形等化器装置。
【００３５】
（１８）  前記時間関係情報は前記第１の時点が前記第２の時点より前のときと、前記第２の時点が前記第１の時点より前のときと、を示す（１７）記載の判定帰還形等化器装置。
（１９）  前記係数アダプタ装置は、前記等化器係数の現在のバージョンに影響される状態を示す別の情報を前記時間関係情報に応じて、前記等化された情報信号が生成する論理を含む、（１７）記載の判定帰還形等化器装置。
【００３６】
（２０）  前記係数アダプタ装置は前記論理に結合して前記等化器係数の前記現在のバージョンを受けるための入力を有する係数アダプタを含み、前記係数アダプタは前記別の情報に応じて前記等化器係数の前記現在のバージョンに適応して前記等化器係数の対応する適応バージョンを生成する、（１９）記載の判定帰還形等化器装置。
（２１）  前記論理はルックアップ・テーブルを含む、（１９）記載の判定帰還形等化器装置。
（２２）  前記係数アダプタ装置はＬＭＳアルゴリズムを実現する前記等化器係数に反復的に適応する、（１７）記載の判定帰還形等化器装置。
【００３７】
（２３）  通信受信の方法であって、
入力アナログ通信信号をフィードフォワード等化して、等化されたアナログ通信信号を生成し、
ディジタル通信情報を前記等化されたアナログ通信信号に応じて生成し、
前記フィードフォワード等化ステップを前記ディジタル通信情報に基づいて行う、
通信受信の方法。
【００３８】
（２４）  前記ディジタル通信情報をアナログ制御信号に変換し、前記フィードフォワード等化ステップを前記アナログ制御信号に応じて行うことを含む、（２３）項記載の通信受信の方法。
（２５）  前記アナログ制御信号は電流信号である、（２４）項記載の通信受信の方法。
【００３９】
（２６）  判定帰還形等化器構造（１３，１５，１７）は、ギガヘルツ・ボー・レートの動作速度まで性能を向上させることが可能なハイブリッドのディジタルおよびアナログ方式を用いる。
【図面の簡単な説明】
【００４０】
本発明の利点は添付の図面に関連して説明を読めばよく理解することができる。図面中、異なる図内の対応する番号は対応する部分を指す。
【図１】本発明に係る通信受信機の例示する実施形態の関係部分の概要を示す。
【図１Ａ】図１のＤＡＣの例を示す。
【図２】本発明に係る通信送信機の例示する実施形態の関係部分の概要を示す。
【図３】図１の受信機の反復的な適応動作中に用いられる表形式の種々のパラメータを示す。
【図４】符号間干渉の影響を示す信号タイミング図である。
【図５Ａ】本発明に係る判定帰還形等化器が受ける入力波形の例を示す。
【図５Ｂ】図５Ａの入力波形に応じて、本発明に係る判定帰還形等化器の例示の実施の形態により生成される出力波形を示す。
【図５Ｃ】本発明に係る判定帰還形等化器の例示する実施形態に用いられる等化器タップの集合を示す。
【図６】本発明に係るフィードバック等化器係数を反復的に適応させるための装置の例示する実施形態の概要を示す。
【符号の説明】
【００４１】
１３  サンプラ
１５  ノード
１７  フィードバック等化器
【図１】
2005020750.tif 000026
【図１Ａ】
2005020750.tif 000027
【図２】
2005020750.tif 000028
【図３】
2005020750.tif 000029
【図４】
2005020750.tif 000030
【図５Ａ】
2005020750.tif 000031
【図５Ｂ】
2005020750.tif 000032
【図５Ｃ】
2005020750.tif 000033
【図６】
2005020750.tif 000034