(57)【要約】【課題】  レイアウト面積を増大させずに、内蔵したメモリ回路に対するアクセスを高速かつ安定的に行える半導体装置を提供する。【解決手段】  ロジック回路２０からメモリ回路１０までアドレス信号３２を伝搬するアドレス線のうち、行アドレス線ＲＡＤＤと列アドレス線ＣＡＤＤとは、半導体基板上の同じ配線層に交互かつ平行に配列される。アドレス出力回路２２は、行アドレスを変化させている間は、列アドレスを所定値に固定し、列アドレスを変化させている間は、行アドレスを所定値に固定する。これにより、行アドレスが変化している間は、列アドレス線ＣＡＤＤが行アドレス線ＲＡＤＤのシールド線として機能し、列アドレスが変化している間は、行アドレス線ＲＡＤＤが列アドレス線ＣＡＤＤのシールド線として機能する。【選択図】  図４ 
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体装置であって、
与えられた行アドレスおよび列アドレスに基づき、データの読み出しおよび書き込みを行うメモリ回路と、
前記メモリ回路に対して、前記行アドレスおよび前記列アドレスを出力するロジック回路と、
前記ロジック回路から前記メモリ回路まで、前記行アドレスおよび前記列アドレスを伝搬するアドレス線とを備え、
前記アドレス線のうち、前記行アドレスを伝搬する信号線と前記列アドレスを伝搬する信号線とは、半導体基板上に交互に配列されていることを特徴とする、半導体装置。
【請求項２】
前記行アドレスを伝搬する信号線と前記列アドレスを伝搬する信号線とは、半導体基板上の同じ配線層に交互かつ平行に配列されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記行アドレスを伝搬する信号線と前記列アドレスを伝搬する信号線とは、半導体基板上の異なる配線層に交互かつ平行に配列されていることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記ロジック回路は、前記行アドレスが変化する期間と前記列アドレスが変化する期間とが重ならないように、前記行アドレスおよび前記列アドレスを変化させることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記ロジック回路は、前記行アドレスおよび前記列アドレスのうち一方のアドレスを変化させている間は、他方のアドレスを所定値に固定することを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記ロジック回路は、前記行アドレスおよび前記列アドレスのうち一方のアドレスを変化させている間は、他方のアドレスを各ビットがすべて等しい所定値に固定することを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記メモリ回路は、
複数のメモリセルを２次元状に配列したメモリセル領域と、
前記行アドレスに基づき、前記メモリセル領域から１行分のメモリセルを選択する行デコーダと、
前記行デコーダで選択された１行分のメモリセルを駆動する行ドライバと、
前記列アドレスに基づき、前記メモリセル領域から１列分のメモリセルを選択する列デコーダと、
前記列デコーダで選択された１列分のメモリセルを駆動する列ドライバと、
前記行ドライバおよび前記列ドライバによって駆動されたメモリセルに対して、データの読み出しおよび書き込みを行うセンスリードライトアンプ回路と、
前記センスリードライトアンプ回路経由で読み出されたデータを出力する機能と、前記センスリードライトアンプ回路経由で書き込まれるデータを入力する機能とを有するデータ入出力回路とを含む、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より特定的には、内蔵したメモリ回路に対するアクセスを高速かつ安定的に行う半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置は、微細化技術の進歩に伴い、ますます高集積化している。特に最近では、数メガビット以上の大容量メモリ回路と高機能ロジック回路とを、混載プロセスを用いて１チップ化したシステムＬＳＩが多数開発されている。このようなシステムＬＳＩは、例えば、画像データや音声データに対して高速処理を実行するマルチメディア機器で使用される。システムＬＳＩではメモリ回路とロジック回路とが１個のチップ内で多ビット接続されるので、システムＬＳＩをマルチメディア機器に使用することにより、機器の低消費電力化とメモリ−ロジック間の高い転送レートとを同時に達成することができる。
【０００３】
上記のようなシステムＬＳＩには、内蔵したメモリ回路に対するアクセスを高速かつ安定的に行うことが要求される。この要求を満たす１つの方法として、特許文献１には、データ読み出し時にはライトバスをリードバスのシールド線として利用し、データ書き込み時にはリードバスをライトバスのシールド線として利用する方法が記載されている。この方法によれば、データバス用のシールド線を削減することにより、レイアウト面積を増大させることなく、メモリ回路に対するアクセスを高速かつ安定的に行うことができる。
【特許文献１】特開２００１−２３３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、微細化技術の進歩に伴い、システムＬＳＩに搭載されるメモリ容量やロジック回路のゲート数は増加する一方であるから、システムＬＳＩには、メモリ回路に対するアクセスを高速かつ安定的に行うためにさらなる改良を行う必要がある。
【０００５】
ここでメモリ回路のレイアウトに着目すると、メモリ回路は通常は要素モジュールとしてレイアウトされるため、メモリ回路のレイアウト領域に他の配線（例えば、ロジック回路の配線）を通すことが許されない場合が多い。したがって、大容量メモリ回路を搭載したシステムＬＳＩでは、メモリ回路の周辺にレイアウトされる配線は、他の部分にレイアウトされる配線と比べて相対的に長くなる。また、配線間の容量は近年著しく増大しており、データ線やアドレス線のように平行にレイアウトされる配線では、クロストークノイズが従来よりも発生しやすくなっている。このような配線で発生するクロストークノイズは、システムＬＳＩのタイミング設計を困難にし、システムＬＳＩの高速化に対する障害となっている。
【０００６】
メモリ回路のデータ線やアドレス線で発生するクロストークノイズを抑えるために、システムＬＳＩのレイアウト設計では、データ線やアドレス線の間にシールド線となる配線をレイアウトする方法や、十分な幅や間隔を空けてデータ線やアドレス線をレイアウトする方法が用いられる。ところが、これらの方法は、いずれもレイアウト面積の増大を招き、微細化によるコストダウン効果を減少させてしまう。
【０００７】
それ故に、本発明の目的は、従来とは異なる方法で、レイアウト面積を増大させることなく、内蔵したメモリ回路に対するアクセスを高速かつ安定的に行う半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、行アドレスおよび列アドレスに基づきデータの読み出しおよび書き込みを行うメモリ回路と、メモリ回路に対して行アドレスおよび列アドレスを出力するロジック回路と、ロジック回路からメモリ回路まで行アドレスおよび列アドレスを伝搬するアドレス線とを備え、このアドレス線のうち、行アドレス線と列アドレス線とが半導体基板上に交互に配列されていることを特徴とする。行アドレス線と列アドレス線とは、半導体基板上の同じ配線層に交互かつ平行に配列されていてもよく、半導体基板上の異なる配線層に交互かつ平行に配列されていてもよい。
【０００９】
また、ロジック回路は、行アドレスが変化する期間と列アドレスが変化する期間とが重ならないように、行アドレスおよび列アドレスを変化させることとし、より好ましくは、行アドレスおよび列アドレスのうち一方のアドレスを変化させている間は、他方のアドレスを所定値（例えば、各ビットがすべて等しい値）に固定する。
【００１０】
また、メモリ回路は、例えば、複数のメモリセルを２次元状に配列したメモリセル領域と、行アドレスに基づき１行分のメモリセルを選択する行デコーダと、選択された１行分のメモリセルを駆動する行ドライバと、列アドレスに基づき１列分のメモリセルを選択する列デコーダと、選択された１列分のメモリセルを駆動する列ドライバと、行ドライバおよび列ドライバによって駆動されたメモリセルにデータの読み出しおよび書き込みを行うセンスリードライトアンプ回路と、データを入出力するデータ入出力回路とを含むように構成される。
【発明の効果】
【００１１】
本発明の半導体装置によれば、行アドレス線と列アドレス線とが半導体基板上に交互に配列されるので、ロジック回路が、行アドレスが変化する期間と列アドレスが変化する期間とが重ならないように、行アドレスおよび列アドレスを制御することとすれば、行アドレスが変化している間は、列アドレス線が行アドレス線のシールド線として機能し、列アドレスが変化している間は、行アドレス線が列アドレス線のシールド線として機能する。
【００１２】
したがって、半導体装置のレイアウト面積を増大させることなく、メモリ回路のアドレス線にシールドを施すことができ、これによって、アドレス線に発生するクロストークを抑え、メモリ回路に対するアクセスを安定的に実行することができる。また、メモリ回路のアドレス線に発生するクロストークを従来よりも抑えることができる点を考慮して、従来よりも緩和された条件でタイミング設計を行い、メモリ回路に対するアクセスを高速化することもできる。また、従来と同じ条件でタイミング設計を行う場合には、タイミング設計の設計工数および検証工数を削減することができる。
【００１３】
特に、行アドレス線および列アドレス線を半導体基板上の同じ配線層に交互かつ平行に配列すれば、行アドレス線間および列アドレス線間で発生するクロストークノイズを抑えることができ、行アドレス線および列アドレス線を半導体基板上の異なる配線層に交互かつ平行に配列すれば、アドレス線が配列された配線層の上層または下層に配列された信号線がアドレス線に対して及ぼすクロストークノイズを抑えることができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の実施形態に係る半導体装置の構成を示す図である。図１に示す半導体装置５は、半導体基板上に、メモリ回路１０、ロジック回路２０、複数の外部端子３０、およびこれらの要素間を接続する配線を形成して得られたものである。メモリ回路１０は、メモリセル領域１１、行デコーダ１２、行ドライバ１３、列デコーダ１４、列ドライバ１５、センスリードライトアンプ回路１６、データ入出力回路１７、制御回路１８、およびアドレス入力回路１９を含んでいる。ロジック回路２０は、制御信号出力回路２１、アドレス出力回路２２、および図示しないその他の回路を含んでいる。各外部端子３０は、メモリ回路１０またはロジック回路２０の端子（入力端子または出力端子）のいずれかに接続される。
【００１５】
メモリセル領域１１は、複数のメモリセルを２次元状に配列して得られた領域である。行デコーダ１２は、アドレス入力回路１９から出力された行アドレス４２に基づき、メモリセル領域１１に配列されたメモリセルから１行分のメモリセルを選択する。行ドライバ１３は、行デコーダ１２で選択された１行分のメモリセルを駆動する。列デコーダ１４は、アドレス入力回路１９から出力された列アドレス４３に基づき、メモリセル領域１１に配列されたメモリセルから１列分のメモリセルを選択する。列ドライバ１５は、列デコーダ１４で選択された１列分のメモリセルを駆動する。
【００１６】
センスリードライトアンプ回路１６は、行ドライバ１３および列ドライバ１５によって駆動されたメモリセルに対して、データの読み出しおよび書き込みを行う。より詳細には、センスリードライトアンプ回路１６は、データ読み出し時には、２つのドライバによって駆動されたメモリセルから読み出した信号を、論理値「１」または「０」に対応した電圧レベルまで増幅し、データ書き込み時には、２つのドライバによって駆動されたメモリセルに、論理値「１」または「０」に対応した電圧レベルを有する信号を書き込む。データ入出力回路１７は、データ読み出し時には、センスリードライトアンプ回路１６経由で読み出されたデータをメモリ回路１０の外部に出力し、データ書き込み時には、センスリードライトアンプ回路１６経由で書き込まれるデータをメモリ回路１０の外部から入力する。
【００１７】
ロジック回路２０は、メモリ回路１０に対して、制御信号３１とアドレス信号３２とを出力する。より詳細には、制御信号出力回路２１は、制御回路１８に対して、行アドレスストローブ信号、列アドレスストローブ信号、およびライトイネーブル信号を含んだ制御信号３１を出力し、アドレス出力回路２２は、アドレス入力回路１９に対して、行アドレスおよび列アドレスを含んだアドレス信号３２を出力する。
【００１８】
制御回路１８は、制御信号出力回路２１から出力された制御信号３１に基づき、行アドレスおよび列アドレスのいずれを出力するかを示すアドレス制御信号４１を出力する。アドレス入力回路１９は、アドレス制御信号４１に従い、アドレス信号３２に含まれている行アドレスおよび列アドレスのいずれかを出力する。アドレス入力回路１９から出力された行アドレス４２は、行デコーダ１２におけるメモリセルの選択に使用され、アドレス入力回路１９から出力された列アドレス４３は、列デコーダ１４におけるメモリセルの選択に使用される。
【００１９】
以下、本実施形態では、制御信号３１は、行アドレスストローブ信号ＮＲＡＳ、列アドレスストローブ信号ＮＣＡＳ、およびライトイネーブル信号ＮＷＥを含み、アドレス信号３２は、ｎビットの行アドレスＲＡおよびｎビットの列アドレスＣＡとを含むものとする。また、行アドレスＲＡはｎ本の行アドレス線ＲＡＤＤ（ｎ−１〜０）によって、列アドレスＣＡはｎ本の列アドレス線ＣＡＤＤ（ｎ−１〜０）によって、ロジック回路２０からメモリ回路１０まで伝搬されるものとする。また、ＮＲＡＳ信号、ＮＣＡＳ信号およびＮＷＥ信号は、いずれもローアクティブな信号、すなわち、各アドレスが有効となったとき、あるいはデータの書き込みを行うときにローレベルに変化する信号であるとする。
【００２０】
アドレス入力回路１９は、２ｎビットのアドレス信号３２を入力するために、初段に２ｎ個のアドレス入力用論理素子を含んでいる。また、アドレス出力回路２２は、２ｎビットのアドレス信号３２を出力するために、最終段に２ｎ個のアドレス出力用論理素子を含んでいる。これらアドレス入出力用論理素子には、バッファ、フリップフロップ、またはその他の論理素子が使用される。なお、いずれの論理素子を使用する場合でも、信号を伝搬するために必要とされる所定の駆動能力を有し、かつ、メモリ回路１０とロジック回路２０とを接続した場合のタイミング制約を満たす素子を選択することが必要とされる。
【００２１】
図２は、アドレス入力回路１９に含まれるアドレス入出力用論理素子５１を半導体基板上に並べて配列した様子を示す図であり、図３は、アドレス出力回路２２に含まれるアドレス入出力用論理素子５１を半導体基板上に並べて配列した様子を示す図である。
【００２２】
アドレス入力回路１９では、図２（ａ）および（ｂ）に示すように、アドレス入出力用論理素子５１の入力端子には、行アドレス線ＲＡＤＤ（ｎ−１〜０）および列アドレス線ＣＡＤＤ（ｎ−１〜０）が接続され、アドレス入出力用論理素子５１の出力端子には、アドレス入力回路１９の内部に向かう信号線５２が接続される。また、アドレス出力回路２２では、図３（ａ）および（ｂ）に示すように、アドレス入出力用論理素子５１の出力端子には、行アドレス線ＲＡＤＤ（ｎ−１〜０）および列アドレス線ＣＡＤＤ（ｎ−１〜０）が接続され、アドレス入出力用論理素子５１の入力端子には、アドレス出力回路２２の内部からの信号線５３が接続される。
【００２３】
図２（ａ）および図３（ａ）に示すレイアウトでは、２ｎ個のアドレス入出力用論理素子５１は、１本の直線上に配列されている。また、２ｎ個のアドレス入出力用論理素子５１のうち、行アドレス線ＲＡＤＤ（ｎ−１〜０）に接続されるｎ個の論理素子と、列アドレス線ＣＡＤＤ（ｎ−１〜０）に接続されるｎ個の論理素子とは、１本の直線上に交互に配列されている。これに対して、図２（ｂ）および図３（ｂ）に示すレイアウトでは、２ｎ個のアドレス入出力用論理素子５１のうち、行アドレス線ＲＡＤＤ（ｎ−１〜０）に接続されるｎ個の論理素子と、列アドレス線ＣＡＤＤ（ｎ−１〜０）に接続されるｎ個の論理素子とは、それぞれ、互いに異なる２本の直線上に配列されている。
【００２４】
上述したように、半導体装置５では、アドレス信号３２に含まれる行アドレスＲＡおよび列アドレスＣＡは、それぞれ、行アドレス線ＲＡＤＤ（ｎ−１〜０）および列アドレス線ＣＡＤＤ（ｎ−１〜０）によって伝搬される。図４は、これらのアドレス線を半導体基板上に並べて配列した様子を３次元的に示す図である。図４に示すレイアウトでは、アドレス信号３２を伝搬する２ｎ本のアドレス線は、ＲＡＤＤ（０）、ＣＡＤＤ（０）、ＲＡＤＤ（１）、ＣＡＤＤ（１）、…、ＲＡＤＤ（ｎ−１）、ＣＡＤＤ（ｎ−１）の順に、半導体基板上の同じ配線層に（図４に示す平面ＰＬ０上に）平行に配列されている。このように、ｎ本の行アドレス線ＲＡＤＤ（ｎ−１〜０）とｎ本の列アドレス線ＣＡＤＤ（ｎ−１〜０）とは、半導体基板上の同じ配線層に交互かつ平行に配列される。
【００２５】
図５は、メモリ回路１０にアクセスするときのタイミングを示すタイミングチャートである。図５には、メモリ回路１０に対してデータの読み出しおよび書き込みを行うときに、制御信号３１（ＮＲＡＳ信号、ＮＣＡＳ信号およびＮＷＥ信号）、アドレス信号３２（行アドレスＣＡおよび列アドレスＲＡ）、およびメモリ回路１０に対する入出力データが変化する様子が示されている。
【００２６】
メモリ回路１０からデータを読み出すときには、ロジック回路２０は、図５に示すタイミングで、制御信号３１およびアドレス信号３２を出力する。より詳細には、制御信号出力回路２１は、図５に示すタイミングで制御回路１８に対して、ＮＲＡＳ信号、ＮＣＡＳ信号およびＮＷＥ信号を出力し、アドレス出力回路２２は、図５に示すタイミングで、行アドレスＲＡおよび列アドレスＣＡを変化させる。
【００２７】
制御回路１８は、制御信号３１に含まれるＮＲＡＳ信号がローレベルに変化したときに、行アドレスを出力する旨を示すアドレス制御信号４１を出力する。アドレス入力回路１９は、行アドレスを出力する旨を示すアドレス制御信号４１を受けると、アドレス信号３２に含まれる行アドレスＣＡを、行アドレス４２として行デコーダ１２に出力する。行デコーダ１２および行ドライバ１３の作用により、メモリセル領域１１に配列されたメモリセルのうち、行アドレス４２に対応した１行分のメモリセルが駆動される。
【００２８】
また、制御回路１８は、制御信号３１に含まれるＮＣＡＳ信号がローレベルに変化したときに、列アドレスを出力する旨を示すアドレス制御信号４１を出力する。アドレス入力回路１９は、列アドレスを出力する旨を示すアドレス制御信号４１を受けると、アドレス信号３２に含まれる列アドレスＣＡを、列アドレス４３として列デコーダ１４に出力する。列デコーダ１４および列ドライバ１５の作用により、メモリセル領域１１に配列されたメモリセルのうち、列アドレス４３に対応した１列分のメモリセルが駆動される。
【００２９】
このようにして１行分のメモリセルと１列分のメモリセルとが駆動されると、メモリセル領域１１からは、駆動された行と駆動された列との交点に位置するメモリセルに蓄積されていた信号が出力される。メモリセル領域１１から出力された信号は、センスリードライトアンプ回路１６によって、論理値「１」または「０」に対応した電圧レベルまで増幅される。増幅された信号は、図５に示すタイミングでデータ入出力回路１７を経由して、入出力データとしてメモリ回路１０の外部に出力される。
【００３０】
図５に示すように、アドレス出力回路２２から出力される行アドレスＲＡおよび列アドレスＣＡには、以下のような特徴がある。すなわち、行アドレスＲＡが変化している間は、列アドレスＣＡは所定値に固定されており、列アドレスＣＡが変化している間は、行アドレスＲＡは所定値に固定されている。上記所定値としては、例えば、各ビットがすべて「１」である値、各ビットがすべて「０」である値、あるいは、直前のクロックサイクルにおける値などが使用される。
【００３１】
上記の特徴は、次のように言い換えることもできる。すなわち、アドレス出力回路２２は、行アドレスＲＡが変化する期間と列アドレスＣＡが変化する期間とが重ならないように、行アドレスＲＡおよび列アドレスＣＡを含んだアドレス信号３２を変化させる。より詳細には、アドレス出力回路２２は、行アドレスＲＡを変化させている間は、列アドレスＣＡを所定値に固定し、列アドレスＣＡを変化させている間は、行アドレスＲＡを所定値に固定する。
【００３２】
ここで図４を参照すると、アドレス信号３２に含まれる行アドレスＲＡおよび列アドレスＣＡは、それぞれ、半導体基板上の同じ配線層に交互かつ平行に配列された、ｎ本の行アドレス線ＲＡＤＤ（ｎ−１〜０）およびｎ本の列アドレス線ＣＡＤＤ（ｎ−１〜０）によって伝搬される。これに加えて、行アドレスＲＡが変化している間は、列アドレスＣＡは所定値に固定されている。したがって、行アドレスＲＡが変化している間は、所定値に固定された列アドレス線ＣＡＤＤ（ｎ−１〜０）は、行アドレス線ＲＡＤＤ（ｎ−１〜０）のシールド線として機能する。したがって、行アドレスＲＡが変化しているときに行アドレス線ＲＡＤＤ（ｎ−１〜０）間に発生するクロストークノイズを抑えることができる。
【００３３】
同様に、列アドレスＣＡが変化している間は、行アドレスＲＡは所定値に固定されている。したがって、列アドレスＣＡが変化している間は、所定値に固定された行アドレス線ＲＡＤＤ（ｎ−１〜０）は、列アドレス線ＣＡＤＤ（ｎ−１〜０）のシールド線として機能する。したがって、列アドレスＣＡが変化しているときに列アドレス線ＣＡＤＤ（ｎ−１〜０）間に発生するクロストークノイズを抑えることができる。この効果は、メモリ回路１０にデータを書き込むときにも奏される。
【００３４】
以上に示すように、本実施形態に係る半導体装置では、ロジック回路からメモリ回路までアドレス信号を伝搬するアドレス線のうち、行アドレス線と列アドレス線とは、半導体基板上の同じ配線層に交互かつ平行に配列されている。また、行アドレスが変化している間は、列アドレスは所定値に固定され、列アドレスが変化している間は、行アドレスは所定値に固定されており、行アドレスが変化する期間と列アドレスが変化する期間とが重なることがない。
【００３５】
このため、行アドレスが変化している間は、所定値に固定された列アドレス線が、行アドレス線のシールド線として機能し、列アドレスが変化している間は、所定値に固定された行アドレス線が、列アドレス線のシールド線として機能する。したがって、半導体装置のレイアウト面積を増大させることなく、メモリ回路のアドレス線にシールドを施すことができ、これによって、アドレス線に発生するクロストークノイズを抑え、メモリ回路に対するアクセスを安定的に実行することができる。また、メモリ回路のアドレス線に発生するクロストークノイズを従来よりも抑えることができる点を考慮して、従来よりも緩和された条件でタイミング設計を行い、メモリ回路に対するアクセスを高速化することができる。また、従来と同じ条件でタイミング設計を行う場合には、タイミング設計の設計工数および検証工数を削減することができる。
【００３６】
なお、上述した半導体装置５では、アドレス信号３２を伝搬する２ｎ本のアドレス線を図４に示すように配列することしたが、このアドレス線を図６に示すように配列してもよい。図６に示すレイアウトでは、２ｎ本のアドレス線のうち、行アドレス線ＲＡＤＤ（ｎ−１〜０）は半導体基板上のある配線層に（図６に示す平面ＰＬ１上に）平行に配列され、列アドレス線ＣＡＤＤ（ｎ−１〜０）は半導体基板上の他の配線層に（図６に示す平面ＰＬ２上に）平行に配列されている。
【００３７】
図６に示すレイアウトを用いた場合、列アドレス線ＣＡＤＤ（ｎ−１〜０）が配列された配線層の下にさらに図示しない別の配線層が存在していても、行アドレスＲＡが変化している間は列アドレスＣＡを所定値に固定することにより、列アドレス線は行アドレス線のシールド線として機能する。同様に、行アドレス線ＲＡＤＤ（ｎ−１〜０）が配列された配線層の上にさらに図示しない別の配線層が存在していても、列アドレスＣＡが変化している間は行アドレスＲＡを所定値に固定することにより、行アドレス線は列アドレス線のシールド線として機能する。このようにして、アドレス線が配列された配線層の上層または下層に配列された信号線がアドレス線に対して及ぼすクロストークノイズを抑え、メモリ回路に対するアクセスを高速かつ安定的に行うことができる。
【００３８】
また、上述した半導体装置５では、アドレス信号３２は同じ本数の行アドレス線および列アドレス線によって伝搬されることとしたが、行アドレス線の本数と列アドレス線の本数とは異なっていてもよい。このような場合には、行アドレス線および列アドレス線の一部を（より好ましくは、可能な限り多くの部分を）、図４あるいは図６に示したように交互かつ平行に配列し、残余のアドレス線については、一般的に行われているように、アドレス線間にシールド線を配列するか、あるいはアドレス線を十分な間隔を空けて配列すればよい。
【００３９】
また、上述した半導体装置５では、行アドレス線および列アドレス線をそれぞれビットの昇順に配列することとしたが、行アドレス線および列アドレス線が交互に配列されている限り、行アドレス線内での順序および列アドレス線内での順序は任意でよい。
【産業上の利用可能性】
【００４０】
本発明に係る半導体装置は、メモリ回路のアドレス線に発生するクロストークノイズを抑えることができ、メモリ回路に対するアクセスを高速かつ安定的に行うことができるという特徴を有するので、ロジック回路とメモリ回路とを１チップ化した各種のシステムＬＳＩなどに使用することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態に係る半導体装置の構成を示すブロック図
【図２】図１に示す半導体装置における、アドレス入力回路に含まれるアドレス入出力用論理素子の配列を示す図
【図３】図１に示す半導体装置における、アドレス出力回路に含まれるアドレス入出力用論理素子の配列を示す図
【図４】図１に示す半導体装置におけるアドレス線の配列を示す図
【図５】図１に示す半導体装置における、メモリ回路にアクセスするときのタイミングチャート
【図６】本発明の変形例に係る半導体装置におけるアドレス線の配列を示す図
【符号の説明】
【００４２】
５…半導体装置
１０…メモリ回路
１１…メモリセル領域
１２…行デコーダ
１３…行ドライバ
１４…列デコーダ
１５…列ドライバ
１６…センスリードライトアンプ回路
１７…データ入出力回路
１８…制御回路
１９…アドレス入力回路
２０…ロジック回路
２１…制御信号出力回路
２２…アドレス出力回路
３０…外部端子
３１…制御信号
３２…アドレス信号
４１…アドレス制御信号
４２…行アドレス
４３…列アドレス
５１…アドレス入出力用論理素子
【図１】
2005057202.tif 000003
【図２】
2005057202.tif 000004
【図３】
2005057202.tif 000005
【図４】
2005057202.tif 000006
【図５】
2005057202.tif 000007
【図６】
2005057202.tif 000008
【手続補正書】
【提出日】平成16年9月17日(2004.9.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図５は、メモリ回路１０にアクセスするときのタイミングを示すタイミングチャートである。図５には、メモリ回路１０に対してデータの読み出しおよび書き込みを行うときに、制御信号３１（ＮＲＡＳ信号、ＮＣＡＳ信号およびＮＷＥ信号）、アドレス信号３２（行アドレスＲＡおよび列アドレスＣＡ）、およびメモリ回路１０に対する入出力データが変化する様子が示されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
なお、上述した半導体装置５では、アドレス信号３２を伝搬する２ｎ本のアドレス線を図４に示すように配列することとしたが、このアドレス線を図６に示すように配列してもよい。図６に示すレイアウトでは、２ｎ本のアドレス線のうち、行アドレス線ＲＡＤＤ（ｎ−１〜０）は半導体基板上のある配線層に（図６に示す平面ＰＬ１上に）平行に配列され、列アドレス線ＣＡＤＤ（ｎ−１〜０）は半導体基板上の他の配線層に（図６に示す平面ＰＬ２上に）平行に配列されている。