(57)【要約】【課題】ＴＦＴアレイの画素の良否試験時間を短縮することができる【解決手段】上記課題は、画素選択スイッチの一端に接続されたキャパシタを含む１つまたは複数の第１の画素と、画素選択スイッチの一端に接続されたキャパシタを含む１つまたは複数の第２の画素と、前記第１の画素の前記画素選択スイッチの他端および第２の画素の前記画素選択スイッチの他端に接続されたデータ線とを含むＴＦＴアレイの試験方法であって、前記第１の画素の前記キャパシタを第１の電圧に充電するステップと、前記第２の画素の前記キャパシタを第２の電圧に充電するステップと、前記第１の画素の前記画素選択スイッチおよび第２の画素の前記画素選択スイッチを、オン状態にするステップと、前記データ線の電圧および前記データ線を流れる電荷量のうち、いずれか一方または両方を測定するステップとを含むことを特徴とする試験方法等により解決される。【選択図】図１
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【特許請求の範囲】
【請求項１】
画素選択スイッチの一端に接続されたキャパシタを含む１つまたは複数の第１の画素と、
画素選択スイッチの一端に接続されたキャパシタを含む１つまたは複数の第２の画素と、
前記第１の画素の前記画素選択スイッチの他端および第２の画素の前記画素選択スイッチの他端に接続されたデータ線とを含むＴＦＴアレイの試験方法であって、
前記第１の画素の前記キャパシタを第１の電圧に充電するステップと、
前記第２の画素の前記キャパシタを第２の電圧に充電するステップと、
前記第１の画素の前記画素選択スイッチおよび第２の画素の前記画素選択スイッチを、オン状態にするステップと、
前記データ線の電圧および前記データ線を流れる電荷量のうち、いずれか一方または両方を測定するステップとを含むことを特徴とする試験方法。
【請求項２】
画素選択スイッチの一端に接続されたキャパシタを含む１つまたは複数の第１の画素と、
前記第１の画素の画素選択スイッチの他端に接続された第１のデータ線と、
画素選択スイッチの一端に接続されたキャパシタを含む１つまたは複数の第２の画素と、
前記第２の画素の画素選択スイッチの他端に接続された第２のデータ線とを含むＴＦＴアレイの試験方法であって、
前記第１の画素の前記キャパシタを第１の電圧に充電するステップと、
前記第２の画素の前記キャパシタを第２の電圧に充電するステップと、
前記第１の画素の前記画素選択スイッチおよび第２の画素の前記画素選択スイッチを、オン状態にするステップと、
前記第１のデータ線および第２のデータ線を共通線に接続するステップと、
前記共通線の電圧および前記共通線を流れる電荷量のうち、いずれか一方または両方を測定するステップとを含むことを特徴とする試験方法。
【請求項３】
前記第２の電圧が、前記第１の電圧と絶対値が等しく逆極性の電圧であることを特徴とする請求項１または２に記載の試験方法。
【請求項４】
前記第２の電圧が、前記第１の電圧の整数倍の電圧であることを特徴とする請求項１または２に記載の試験方法。
【請求項５】
前記第１の画素の画素数と、前記第２の画素の画素数が等しいことを特徴とする請求項１から４のいずれかに記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴの試験方法に関し、特にフラットパネルディスプレイ（ＦＰＤ）用のＴＦＴアレイの画素の良否試験に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイやＥＬディスプレイなどのＦＰＤがディスプレイの主流になりつつある。このようなＦＰＤは、複数の画素をマトリクス状に配置したＴＦＴアレイに表示用素子である液晶やＥＬ素子を封入して製造される。
【０００３】
図５に代表的な液晶ディスプレイ用のＴＦＴアレイ１０を示す。ＴＦＴアレイ１０は、マトリクス状に配置された複数の画素（５０など）と、表示画素を選択するための画素選択線（２０、３０など）と、画素選択線を制御する画素選択回路１１、１２により構成される。
【０００４】
画素５０は、画素選択線２１、３２がそれぞれドレイン端子とゲート端子に接続されたスイッチングトランジスタ５２（画素選択スイッチ）と、スイッチングトランジスタ５２のソース端子に接続されたキャパシタ５１により構成されている。ＴＦＴアレイ１０に封入された液晶は、キャパシタ５１の電圧によって制御される。なお、図１で、キャパシタ５１の一方の端子が接地されているが、ＴＦＴアレイの使用態様によっては、接地せずに外部に設けられた所定の電源に接続する場合もある。
【０００５】
また、ＥＬディスプレイ用のＴＦＴアレイの場合には、図６のような画素構造が一般的である。図５の画素５０との違いは、スイッチングトランジスタ５２のソース側にＥＬ素子駆動用のトランジスタ８１が接続されている点である。ＥＬ素子８１（ＴＦＴアレイの状態では未封入）は駆動電流により発光輝度が変化する発光素子であるため、トランジスタ８１によって、キャパシタ５１に充電された電圧を電流量に変換している。
【０００６】
画素選択線は、複数のゲート線３１、３２、３３と複数のデータ線２０、２１、２２により構成される。表示画素が接続されているゲート線とデータ線を選択することにより、交点にある表示画素を選択する。例えば、ゲート線３２とデータ線２１を選択することにより、交点にある画素５０が選択される。ゲート線３１、３２、３３はディジタル信号線で、選択状態のときに＋５Ｖが印加され、非選択状態のときに０Ｖが印加される。データ線２０、２１、２２はアナログ信号線で、画素５０内のキャパシタ５１に充電する電圧が印加される。すなわち、データ線２０、２１、２２は、表示画素の位置を特定する機能と、表示画素に対して液晶を制御する電圧を付与する機能とを兼ね備えた画素選択線である。
【０００７】
画素選択回路１１、１２は、垂直画素選択回路１１と水平画素選択回路１２により構成される。垂直画素選択回路１１は、表示画素が接続されているデータ線に対して、液晶制御電圧となる外部信号（図５の場合は電源４５からの電圧）を入力する。また、水平画素選択回路１２は、表示画素が接続されているゲート線に＋５Ｖを印加する。
【０００８】
このような、ＴＦＴアレイ１０の試験方法として、画素のキャパシタ５１にチャージして電荷や電圧などを測定する方法がある（特許文献１、２参照）。図５および図７参照下に、この試験方法を説明する。試験にあたり、垂直画素選択回路１１の入力に、電圧計４２とスイッチ４１を接続し、スイッチ４１の他端に出力電圧Ｖの電源４５を接続する。
【０００９】
はじめに、スイッチ４１をオン状態にする。そして、画素選択回路１１、１２により、試験対象となる画素５０のゲート線３２を選択し、データ線２１に電圧Ｖを印加する。すると、試験対象となる画素５０のスイッチングトランジスタ５２がオン状態となり、キャパシタ５１に電圧Ｖが充電される。次に、スイッチ４１をオフ状態にしてデータ線２１の電圧印加を停止し、電圧計４２によりデータ線２１の電圧を測定する。スイッチングトランジスタ５２およびキャパシタ５１がともに正常に動作していれば、データ線２１は電圧Ｖを維持しているはずである。もし、スイッチングトランジスタ５２が動作しなかったり、キャパシタ５１の充電不良等の画素欠陥があった場合には、データ線２１の測定電圧がＶとならないため、データ線２１の電圧Ｖを測定することによって画素欠陥の有無を判定することができる。最後に、電源４５の電圧を０Ｖにして、スイッチ４１をオン状態にして、キャパシタ５１を除電する除電サイクルを実行する。このようにして全ての画素の良否試験を行って、ＴＦＴアレイ１０の良否を評価する。
【００１０】
なお、ＥＬディスプレイ用のＴＦＴアレイ８０も、駆動用トランジスタ８１の前段の回路構成は液晶用の画素５０と何ら変わりないため、同様な手順で試験を行うことができる。
【００１１】
【特許文献１】特開２００３−４３９４５号公報
【特許文献２】特開平１０−９６７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、上述したような試験では、ＴＦＴアレイ１０の各画素ごとに充電、測定、除電というサイクルを繰り返すために、ＴＦＴアレイ１０全体の測定が完了するまでに非常に多くの時間を要するという問題がある。
【課題を解決するための手段】
【００１３】
本発明は、画素選択スイッチの一端に接続されたキャパシタを含む１つまたは複数の第１の画素と、画素選択スイッチの一端に接続されたキャパシタを含む１つまたは複数の第２の画素と、前記第１の画素の前記画素選択スイッチの他端および第２の画素の前記画素選択スイッチの他端に接続されたデータ線とを含むＴＦＴアレイの試験方法であって、前記第１の画素の前記キャパシタを第１の電圧に充電するステップと、前記第２の画素の前記キャパシタを第２の電圧に充電するステップと、前記第１の画素の前記画素選択スイッチおよび第２の画素の前記画素選択スイッチを、オン状態にするステップと、前記データ線の電圧および前記データ線を流れる電荷量のうち、いずれか一方または両方を測定するステップとを含むことを特徴とする試験方法等により、上記課題を解決する。
【００１４】
すなわち、複数の画素を同時に試験を行うことにより、ＴＦＴアレイ全体の試験に要する時間を短縮する。さらに、試験時に複数の画素のキャパシタに供給する電圧を逆極性にすることによって、正常な画素においては測定と除電を同時に行うことが可能となり、更に試験時間の短縮を図ることができる。
【発明の効果】
【００１５】
本発明により、ＴＦＴアレイの試験時間を短縮することができる。
【実施例】
【００１６】
（実施例１）
以下、図面を参照して、本発明の好適実施態様となる信号生成装置について詳細に説明する。
図１は、本発明にかかる試験方法の装置接続構成を示した図である。ＴＦＴアレイ１０は背景技術で説明したものと同じである。以下の説明において、キャパシタ５１の容量をＣ５１と、キャパシタ６１の容量をＣ６１と区別して表記するが、キャパシタ５１、６１がともに正常な場合には同容量（Ｃ５１＝Ｃ６１）となる。垂直画素選択装置１１の入力には、電圧計４２とスイッチ４１が接続され、スイッチ４１の他端には可変電圧源４０が接続されている。
【００１７】
次に本発明に係る試験方法を図１の概略構成図および図２のタイムチャートをもとに説明する。まず、電源４０の電圧をＶ１に設定し、水平画素選択回路１２によりゲート線３２を、垂直画素選択回路１１によりデータ線２１を選択する。すると、画素５０のスイッチングトランジスタ５２がオン状態となり、キャパシタ５１が電圧Ｖ１に充電される。このときキャパシタ５１には電荷Ｑ５１＝Ｃ５１×Ｖ１が蓄えられる。次に、電源４０の電圧を−Ｖ１に設定し、水平画素選択回路１２によりゲート線３３を選択する。すると、画素６０のスイッチングトランジスタ６２がオン状態となり、キャパシタ６１が電圧−Ｖ１に充電される。このときキャパシタ６１には電荷Ｑ６１＝Ｃ６１×（−Ｖ１）が蓄えられる。その後、スイッチ４１をオフ状態にして電源の供給を停止し、水平画素選択回路によりゲート線３２と３３をともに選択する。すると、スイッチングトランジスタ５２および６２がともにオン状態となり、キャパシタ５１とキャパシタ６１がデータ線２１を介して接続される。
【００１８】
この状態で、データ線２１の電位を電圧計４２で測定する。キャパシタ５１、６１がともに正常に機能していれば、Ｃ５１＝Ｃ６１よりＱ５１＝−Ｑ６１となるから、互いの電荷が相殺されて、測定電圧は０Ｖとなる。もし、一方のキャパシタに欠陥があり、キャパシタ５１の容量Ｃ５１とキャパシタ６１の容量Ｃ６１が異なる場合には、相殺後の残留電荷Ｑr＝（Ｃ５１−Ｃ６１）×Ｖ１となるから、測定電圧Ｖ２＝Ｑr／（Ｃ５１＋Ｃ６１）となる。この測定結果から、両キャパシタの容量比Ｃ５１／Ｃ６１＝（Ｖ１＋Ｖ２）／（Ｖ１−Ｖ２）を求めることができる。
【００１９】
画素５０、６０がともに正常である場合には、測定段階でキャパシタ５１、６１に残留する電荷が相殺されてほぼ０になるため、測定終了後、すぐに他の画素の試験に移行する。欠陥画素がある場合には、電源４０を０Ｖに設定してスイッチ４１をオン状態にし、キャパシタ５１、６１の電荷を除去してから、次の試験に移行する。なお、不良画素が発見された場合であって、キャパシタ５１、６１のいずれが不良画素であるか特定することが必要な場合には、各画素ごとの良否判定（例えば、背景技術の項で説明した方法）を、別途実施する。
【００２０】
不良画素の数は、正常な画素の数に比べて非常に少ないため、本発明のように複数の画素の試験を同時に行って不良画素が含まれているか判定してから、必要に応じて画素ごとの試験を実施する方法をとることにより、試験に必要な時間を大幅に短縮することができる。さらに、キャパシタに充電する電位を絶対値が等しい逆電位に設定することにより、欠陥の有無の試験（測定）と試験対象の画素のキャパシタの除電が同時にできるため、除電サイクルが不要となり、試験時間をさらに短縮することができる。
【００２１】
なお、本実施例では２つの画素の試験を同時に実施しているが、同様な方法により４つ以上の画素の試験を同時に行ってもよい。特に、量産時における製品試験などのように、予め欠陥画素が少ないことが予めわかっている場合には、本発明によって、はじめに不良画素が含まれているか検出し、試験対象範囲に不良画素が含まれている場合のみ更に詳細な試験を行うことにより、試験時間を短縮することができる。
【００２２】
例えば、同じデータ線に接続された８つの画素を４画素ずつ２つのグループに分け、第１のグループに属する画素のキャパシタは電圧Ｖで充電し、第２のグループに属する画素のキャパシタは電圧−Ｖで充電する。その後、８つの画素のキャパシタをデータ線を介して接続して各キャパシタの電荷を相殺する。その結果、データ線の電圧が０Ｖになれば、全ての画素が正常に動作していると判断して、他の画素の試験に移行する。これにより、８つの画素のなかに不良画素が含まれるかを、１回の試験で判定することができる。
【００２３】
また、図１の電圧計４２の代わりに電荷量計または電流計を設置して、キャパシタ５１、６１の電荷を相殺した後にデータ線２１に流れる電荷量Ｑr＝（Ｃ５１−Ｃ６１）×Ｖ１を測定し、キャパシタ５１、６１の容量差Ｃ５１−Ｃ６１＝Ｑr／Ｖ１に基づいて欠陥の有無を判定してもよい。画素５０、６０がともに正常であれば、容量差は０となる。
【００２４】
さらに、ＴＦＴアレイ１０の仕様や試験装置の構成上の都合で、電源４０が片電源であっても、キャパシタ５１と６１に充電する電圧を変えることにより試験を行うことができる。すなわち、キャパシタ５１の充電電圧をＶ５１、キャパシタ６１の充電電圧をＶ６１とすると、測定電圧Ｖ２は（Ｃ５１Ｖ５１＋Ｃ６１Ｖ６１）／（Ｃ５１＋Ｃ６１）となる。よって、両キャパシタの容量比Ｃ５１／Ｃ６１＝（Ｖ６１−Ｖ２）／（Ｖ２−Ｖ５１）が許容範囲内にあるか判定することにより、画素の良否判断を行うことができる。この場合、キャパシタ５１、６１の電荷が測定時に相殺して０になることはないため、測定終了後の除電サイクルは必須となるため、電源４０が両電源の場合と比べて測定時間は長くなる。
【００２５】
キャパシタの充電電圧Ｖ５１とキャパシタ６１の充電電圧Ｖ６１を設定する際して、一方の電圧を他方の電圧の整数倍となるように設定すると試験が容易となる。例えば、Ｖ６１＝３Ｖ５１とすると、キャパシタ５１、６１がともに正常であれば、測定電位Ｖ２＝２Ｖ５１となるため、Ｖ２を抵抗などで２分圧した電圧と充電電圧Ｖ５１が同電圧か否かを判定することで良否判定を行うことができる。
【００２６】
（実施例２）
本発明の係る他の実施例について、図３の概略構成図および図４のタイムチャートを参照下に説明を行う。本実施例のＴＦＴアレイ１５は、垂直画素選択回路１３の機能およびスイッチ１４が設けられている点が前述した実施例のＴＦＴアレイ１０と異なる。まず、垂直画素選択回路１３は、入力線が２つあり、各入力線からの入力信号を任意のデータ線に出力する機能を有する。また、各データ線２０、２１、２２の端部にスイッチ１４が設けられている。スイッチ１４の他端には共通線１８が設けられており、スイッチ１４をオン状態にすることにより、共通線１８を介して全てのデータ線が電気的に接続できるようになっている。
【００２７】
ＴＦＴアレイ１５の試験では、垂直画素選択回路１３の入力に、出力電圧が逆極性で絶対値が等しい電圧源４３、４４（出力電圧は、それぞれＶ１と−Ｖ１）を接続する。また、共通線１８に電圧計４２を設置する。
【００２８】
まず、水平画素選択回路１２によりゲート線３２を選択する。また、垂直画素選択回路１３により、電源４３からの入力をデータ線２１に、電源４４からの入力をデータ線２２に接続する。スイッチ１４はオフ状態とする。すると、画素５０のスイッチングトラジスタ５２がオン状態になってキャパシタ５１がＶ１に充電される。同時に、画素７０のスイッチングトラジスタ７２もオン状態となりキャパシタ７１が−Ｖ１に充電される。その後、垂直画素選択回路１３によって電源４３、４４とデータ線２１、２２の接続を絶つ。そして、スイッチ１４をオン状態にする。すると、キャパシタ５１に蓄積された電荷Ｑ５１とキャパシタ７１に蓄積された電荷Ｑ７１が共通線１８を介して相殺される。
【００２９】
このときの共通線１８の電圧を電圧計４２で測定する。キャパシタ５１の容量Ｃ５１とキャパシタ７１の容量Ｃ７１が等しければ、Ｑ５１＝−Ｑ７１であるから、互いの電荷が相殺されて、測定電圧は０Ｖとなる。もし、一方のキャパシタに欠陥があり、キャパシタ５１の容量Ｃ５１とキャパシタ７１の容量Ｃ７１が異なる場合には、相殺後の残留電荷Ｑr＝（Ｃ５１−Ｃ７１）×Ｖ１となるから、測定電圧Ｖ２＝Ｑr／（Ｃ５１＋Ｃ７１）となる。この測定結果から、両キャパシタの容量差Ｃ５１／Ｃ７１＝（Ｖ１＋Ｖ２）／（Ｖ１−Ｖ２）を求めることができる。
【００３０】
画素５０、７０がともに正常である場合には、キャパシタ５１、７１に残留する電荷がほぼ０になるため、電圧計４２による測定終了後、すぐに他の画素の試験に移行する。欠陥画素がある場合には、スイッチ１４の他端を接地してキャパシタ５１、６１の電荷を除去してから、次の試験に移行する。
【００３１】
このように、本実施例では、複数のキャパシタ５１、７１の充電を同時に行うことができるため、実施例１よりさらに試験時間の短縮化を図ることができる。なお、本実施例においても、実施例１と同様に、４つ以上の画素を同時に測定して更に測定時間の短縮をできる。また、電圧計４２の代わりに電荷量計や電流計によりキャパシタ５１、７１の容量の違いを検出してもよい。さらに、電源４３、４４が同極性であっても実施例１の記載と同様な方法により、試験を行うことができる。
【００３２】
以上、本発明に係る技術的思想を特定の実施例を参照しつつ詳細にわたり説明したが、本発明の属する分野における当業者には、請求項の趣旨及び範囲から離れることなく様々な変更及び改変を加えることが出来ることは明らかである。例えば、実施例中に示した電圧値などの具体的数値は、試験対象の仕様や試験装置の構成により適宜変更可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１の概略構成図である。
【図２】本発明の実施例１のタイムチャートである。
【図３】本発明の実施例２の概略構成図である。
【図４】本発明の実施例２のタイムチャートである。
【図５】従来の試験方法の概略構成図である。
【図６】ＥＬディスプレイ用の画素の構成図である。
【図７】従来の試験方法のタイムチャートである。
【符号の説明】
【００３４】
１０、１５  ＴＦＴアレイ
１８  共通線
２１、２２、２３  データ線
５０、６０、７０  画素
５１、６１、７１  キャパシタ
４０、４３、４４、４５  電源
４２  電圧計
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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