(57)【要約】【課題】  小型化に際してもゲート端子部など接続用端子の短絡を防止することができる半導体装置を提供する。【解決手段】  所望の素子領域の形成された半導体基板表面を覆う絶縁膜上に形成された第１の導電型を有する第１の半導体領域と、前記第１の半導体領域の周縁に設けられた短絡防止領域とを具備し、前記短絡防止領域が、少なくともひとつの不連続部を有することを特徴とする。【選択図】図１ 
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【特許請求の範囲】
【請求項１】
所望の素子領域の形成された半導体基板表面に接続用端子を具備してなり、
前記接続用端子が、第１の導電型を有する第１の半導体領域と、
前記第１の半導体領域の周縁に設けられた短絡防止領域とを具備し、
前記短絡防止領域が、少なくともひとつの不連続部を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記短絡防止領域は、第２導電型を有する第２の半導体領域であり、前記第１の半導体領域とｐｎ接合を形成するようにした半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記半導体装置は、
ソース・ドレイン領域と、
前記ソース・ドレイン領域間に形成されたチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを具備し、表面を絶縁膜で被覆した電界効果トランジスタを含み、
前記絶縁膜上に、前記ゲート電極、ソース・ドレイン領域のいずれかに接続されるコンタクト層を具備し、前記コンタクト層が、第１の導電型をもつ第1の半導体層領域と、前記第1の半導体領域の周縁部に当接せしめられた第２導電型をもつ第２の半導体領域とを具備しｐｎ接合を形成してなり、
前記第２の半導体領域が、少なくともひとつの不連続部を備えたことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記コンタクト層は、前記ゲート電極と同一工程で形成された導電性層で構成され、前記ゲート電極に接続されてゲート端子を構成していることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記コンタクト層は、前記ソースまたはドレイン領域上を覆う絶縁膜上に形成され、前記ソースまたはドレイン領域に接続されてソースまたはドレイン端子を構成していることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置であって、
前記短絡防止領域は複数の不連続部を具備したことを特徴とする半導体装置。
【請求項７】
請求項２乃至６のいずれかに記載の半導体装置であって、
前記第１および第２の半導体領域はドープトシリコン層であることを特徴とする半導体装置。
【請求項８】
請求項１乃至６のいずれかに記載の半導体装置であって、
前記第１および第２の半導体領域はドープトアモルファスシリコン層であることを特徴とする半導体装置。
【請求項９】
請求項１乃至７のいずれかに記載の半導体装置であって、
前記第２の半導体領域は前記第１の半導体領域と基板表面に垂直な面で当接してなることを特徴とする半導体装置。
【請求項１０】
請求項２乃至９のいずれかに記載の半導体装置であって、
前記ｐｎ接合は複数個直列に形成されたことを特徴とする半導体装置。
【請求項１１】
請求項３乃至１０のいずれかに記載の半導体装置であって、
前記第1導電型の半導体領域は前記ソース・ドレイン領域との境界よりも数μｍ内側に位置していることを特徴とする半導体装置。
【請求項１２】
請求項２乃至１１に記載の半導体装置の製造方法であって、
前記第２導電型を有する第２の半導体層領域は、前記第1導電型を有する第２の半導体領域内にイオン注入により形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置にかかり、特にＭＯＳＦＥＴのゲート端子などの接続用端子の短絡防止構造に関するものである。
【背景技術】
【０００２】
近年、通信機器、ＡＶ機器の小型軽量化に伴い、使用部品においても小型化の要求が厳しさを増してきており、トランジスタ、ダイオード、ＩＣ等の半導体装置においては、より一層パッケージ寸法が小さくなってきている。この結果小型化されたパッケージに内蔵できる半導体チップの大きさも限定されてしまう。
【０００３】
このような状況の中で、電極（パッド）をいかに効率よく配置するかがレイアウト上深刻な問題となっており、短絡防止構造として種々の構造が提案されている。
【０００４】
例えば特許文献１に示すように、電源配線がゲート電極に重ならないように配置された中間層を介してソース・ドレイン不純物領域と接続されるようにした構造が提案されている。
【０００５】
また特許文献２に示すように、半導体基板上に絶縁膜を介して半導体基板と直接接続されない電極パッドが電極パッドと接続された抵抗膜や配線膜などの導電膜が存在する半導体装置において、少なくとも一方の突起を設けて狭い間隙部が形成されるようにし、導電膜に静電気が帯電しても間隙部がバイパスとなって放電し、半導体基板と導電膜との間に介在する絶縁膜を介して放電するのを抑制する方法が提案されている。
【０００６】
また、レイアウト上接続用端子が近接して設けられる可能性のある部分には、接続用端子にＰＮ接合を形成し、短絡防止を図るようにした構造も用いられている。
例えば、従来の半導体装置のゲート接続用端子（パッド）近傍を示す一例を、図９（ａ）および（ｂ）に示す。（図９（ａ）は、ゲート接続用端子近傍の上視図、図９（ｂ）は図９（ａ）のＣ−Ｃ断面図である。）すなわち、素子領域の形成されたシリコン基板１表面に酸化シリコン膜２からなる絶縁膜を介して、Ｐ型多結晶シリコン層３ａからなる接続用端子の周縁に、Ｎ型多結晶シリコン層３ｂが設けられて、ＰＮ接合を形成している。
【０００７】
この接続用端子は、Ｐ型多結晶シリコン層３ａの表面の一部にＮ型不純物としてリンイオン５をイオン注入し、Ｎ型多結晶シリコン層３ｂを形成することにより、ＰＮ接合を形成している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記構造では、図９（ａ）および（ｂ）に示したように、ゲート電極に接続されるゲート接続用端子を構成するＰ型多結晶シリコン層３ａの周縁を残すようにイオン注入を行うことによりＰ型多結晶シリコン層３ａの周縁を残してＮ型多結晶シリコン層３ｂが形成され、ＰＮ接合をもつダイオードが形成され、ゲート接続用端子がダイオードで囲まれる構造になる。
【０００９】
このようにゲート接続用端子では、周縁部にダイオードが形成されているものの、周縁部にＰ型多結晶シリコン層３ａからなるリング状の電流パスが形成されることになる。
【００１０】
一方、図２に半導体チップの全体概要図を示すように、半導体装置表面にはゲート端子Ｇとソース端子Ｓとが形成されており、裏面にドレイン端子が形成されるが、大電流用のトランジスタの場合はソース端子Ｓおよびソース接続用端子面積を大きくとる必要があるため、ゲート接続用端子とソース接続用端子、ゲート接続用端子およびソース接続用端子とスクライブライン９とのマージンは小さくなる一方である。
【００１１】
特に半導体装置の微細化に伴いマージンは小さくなる一方であり、ＰＮ接合を介して電流が流れるのではなく、Ｐ型多結晶シリコン層３aからなるリング状の電流パスから、スクライブライン９に電流が流れ短絡することがあり、これが半導体装置の小型化を阻む原因のひとつとなっている。
これは、ゲート接続用端子やソース接続用端子だけでなく、半導体集積回路においても接続用端子をこのようにダイオード構造で形成する場合には同様の問題が生じることがある。
【００１２】
【特許文献１】特開平５−１４５０２６号公報
【特許文献２】特開平８−３１６４１４号公報
【００１３】
本発明は、前記実情に鑑みてなされたもので、小型化に際してもゲート端子部など接続用端子の短絡を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
この目的を達成するために、本発明の半導体装置は、所望の素子領域の形成された半導体基板表面に接続用端子を具備してなり、前記接続用端子が、第１の導電型を有する第１の半導体領域と、前記第１の半導体領域の周縁に設けられた短絡防止領域とを具備し、前記短絡防止領域が、少なくともひとつの不連続部を有することを特徴とする。
【００１５】
この構成によれば、短絡防止領域が少なくとも1つの不連続部を有することにより、短絡防止領域に電圧がかかったときに電流ループを形成して大電流が流れるのを防止し得るように短絡防止領域に不連続部を形成したもので、この不連続部で第1の半導体領域の周縁に電流ループが形成されるのが抑制される。
【００１６】
また、本発明の半導体装置は、前記短絡防止領域が、前記第１の半導体領域とｐｎ接合を形成する、第２導電型を有する第２の半導体領域であるものを含む。
この構成によれば、第2の半導体領域に不連続部が存在しなければ、第2の半導体領域上で電流ループが形成され、短絡が生じ易いが、不連続部の存在により短絡を防止することができる。
【００１７】
また、本発明の半導体装置は、前記半導体装置が、ソース・ドレイン領域と、前記ソース・ドレイン領域間に形成されたチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを具備し、表面を絶縁膜で被覆した電界効果トランジスタを含み、前記絶縁膜上に、前記ゲート電極、ソース・ドレイン領域のいずれかに接続されるコンタクト層を具備し、前記コンタクト層が、第１の導電型をもつ第1の半導体層領域と、前記第1の半導体領域の周縁部に当接せしめられた第２導電型をもつ第２の半導体領域とを具備しｐｎ接合を形成してなり、前記第２の半導体領域が、少なくともひとつの不連続部を備えたことを特徴とする。
この構成により、短絡を防止することができる。
【００１８】
また本発明の半導体装置は、前記コンタクト層が、前記ゲート電極と同一工程で形成された導電性層で構成され、前記ゲート電極に接続されてゲート接続用端子を構成しているものを含む。
この構成によれば、製造が容易であり、平面構造であることにより、コンタクト層同士の間隔が小さくなる場合にも、より確実に短絡を防止することができる。
【００１９】
また本発明の半導体装置は、前記コンタクト層は、前記ソースまたはドレイン領域上を覆う絶縁膜上に形成され、前記ソースまたはドレイン領域に接続されてソースまたはドレイン接続用端子を構成しているものを含む。
この構成によれば、確実に端子間の短絡を防止することができる。
【００２０】
また本発明の半導体装置は、前記第２の半導体領域は複数の不連続部を具備したものを含む。
この構成によれば、より確実に短絡を防止することができる。
【００２１】
また本発明の半導体装置は、前記第１および第２の半導体領域はドープトシリコン層であるものを含む。
【００２２】
また本発明の半導体装置は、前記第１および第２の半導体領域はドープトアモルファスシリコン層であるものを含む。
【００２３】
また本発明の半導体装置は、前記第２の半導体領域は前記第１の半導体領域と基板表面に垂直な面で当接してなるものを含む。
【００２４】
また本発明の半導体装置は、前記ｐｎ接合は複数個直列に形成されたものを含む。
この構成により、より確実な短絡防止が実現される。
【００２５】
また本発明の半導体装置は、前記第1導電型の半導体領域は前記ソース・ドレイン領域との境界よりも数μｍ内側に位置しているものを含む。
【００２６】
また本発明の半導体装置は、例えばゲート電極に接続されるゲート接続用端子と、ソース領域に接続されるソース接続用端子が近接して設けられている場合に、特に有効であり、前記ｐｎ接合はゲート電極とソース領域との間に形成されることになる。
【００２７】
また本発明の半導体装置の製造方法は、前記第２導電型の半導体層領域を、前記第1導電型の半導体領域内にイオン注入により形成することを特徴とする。
この方法によれば、イオン注入の注入マスクを変更するのみで容易に信頼性の高い不連続部を形成することができ信頼性の高い短絡防止構造を形成することが可能となる。例えば、第1の導電型の多結晶シリコン層周縁にこの第1の導電型の多結晶シリコン層と逆導電型を有する第2の導電型の多結晶シリコン層を形成しダイオード構造を形成する際し、周縁全体を第2の導電型の多結晶シリコン層で囲むことなく、不連続部を形成するようにしているため、例えばゲート端子に電圧が掛かったときに第2の多結晶シリコン層周縁を電流が伝ってチップ周辺のスクライブラインに洩れることがないようにすることができる。
【発明の効果】
【００２８】
以上説明したように、本発明の半導体装置によれば、接続用端子が第１の導電型を有する第１の半導体領域と、前記第１の半導体領域の周縁に設けられた短絡防止領域とを具備したものにおいて、前記短絡防止領域が、少なくともひとつの不連続部を有することにより、この不連続部で第1の半導体領域の周縁に電流ループが形成されるのが抑制され、漏れ電流の発生、ひいては短絡防止を図ることができる。
本発明の半導体装置は、接続用端子を構成する半導体領域の周縁部に少なくともひとつの不連続部を有するＰＮ接合を形成したことを特徴する。
また、本発明の半導体装置はＭＯＳＦＥＴのゲート電極部にある多結晶シリコン周辺の極性をＰＮＰＮ・・・と交互に設ける構造にすることにより、ゲートからスクライブラインへの漏れ電流を防ぎ、信頼性の高い半導体装置を実現するものである。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態について図面を参照しながら説明する。
図１（ａ）および（ｂ）は本発明のＭＯＳＦＥＴにおけるこの短絡防止用ダイオードを備えたゲート接続用端子部の上面図およびＡ−Ａ断面図、図２はＭＯＳＦＥＴチップの上視図、図３はこのトランジスタの短絡時の仮想等価回路図、図４はこの半導体チップの断面図を示す図である。
【００３０】
この半導体装置は、図３に短絡時の仮想等価回路図を示すようにゲート端子Ｇとソース端子Ｓあるいはドレイン端子Ｄとの間に短絡防止領域としてのダイオードを構成するように、ゲート電極３ｇに接続されたゲート接続用端子３に、ＰＮ接合を備えており、このＰＮ接合が多数の不連続部を形成したことを特徴とするものである。この不連続部は極性を交互に繰返し、平面的に凹凸を成して形成したＰ型多結晶シリコン層３ａおよびＮ型多結晶シリコン層３ｂで構成されている。ここでゲート接続用端子３は上層を覆う絶縁膜６に設けられたスルーホールを介してゲート端子Ｇを構成するアルミニウム層７に接続されている。（図４参照）
【００３１】
図１（ａ）および（ｂ）にゲート接続用端子部を示すように、絶縁膜２上に形成されたN型多結晶シリコン層３ｂの周辺にP型多結晶シリコン層３ａが形成されＰＮ接合を構成することにより短絡防止用ダイオードを形成している。すなわちこの構造はN型多結晶シリコン層３ｂ中に、P型多結晶シリコン層３ａがほぼ等間隔で形成され、極性が例えばP型、N型、P型、N型というように交互になっており、それぞれＰＮ接合を形成し、このＰＮ接合からなるダイオードが短絡防止用ダイオードとして作用するように構成されている。
【００３２】
また図４は半導体チップ全体の断面概要図であり、図１に示したゲート接続用端子を構成するＰ型多結晶シリコン層３ａと同一層でゲート電極３ｇが形成されており、図示しない断面でこれらは接続されている。また酸化シリコン膜からなる絶縁膜２はゲート接続用端子Ｇでは基板との絶縁分離のための絶縁膜であるがゲート電極３ｇ下ではゲート絶縁膜を構成している。またこのゲート電極３ｇ下には高濃度のＰ型シリコン基板１０表面に形成されたＮウェル１１を備えこのＮウェル１１内に形成されたＰ領域からなるソース領域１２が形成され、ゲート電極３ｇ下に対応する領域のＮウェルにチャネルが形成される。
ここでドレイン接続用端子はこの半導体基板１の裏面側に形成される。 
【００３３】
次に本発明の半導体装置の製造方法について図５（ａ）乃至図７（ｌ）を参照しつつ説明する。
まず図５（ａ）に示すように、ドレイン領域となるＰ型シリコン基板１０表面にＮウェル１１を形成するとともにＰ領域からなるソース領域１２を形成し、素子領域を形成したシリコン基板１を得る。（図５ではシリコン基板内については省略した。図４参照。）そして熱酸化法などにより膜厚２００ｎｍ程度の酸化シリコン膜２を形成する。図５（ａ）ではシリコン基板１内の素子領域は省略した。
【００３４】
次に、図５（ｂ）に示すように、形成された酸化シリコン膜２の上に膜厚０．５μｍ程度の多結晶シリコン層３ａを形成する。
次にレジストをパターニングして（図示しない）エッチングにより、図５（ｃ）に示すように多結晶シリコン層をパターニングした後、レジストを除去する。
【００３５】
図５（ｄ）に示すように形成された多結晶シリコン層にイオン注入によりＰ型不純物としてボロンイオン４を注入しＰ型多結晶シリコン層３ａを形成する。
【００３６】
次にフォトリソグラフィによりレジストＲのパターンを形成して図６（ｅ）に示すように、Ｐ型多結晶シリコン層３ａの表面の一部にＮ型不純物としてリンイオン５をイオン注入し、Ｎ型多結晶シリコン層３ｂを形成する。
図５（ｄ）に示す工程まで、従来の製造方法と同様である。このようにして、ソースおよびドレイン領域など所望の素子領域の形成されたシリコン基板表面に酸化シリコン膜２からなる絶縁膜を形成しゲート絶縁膜とするとともに、ゲート電極層となるＮ型多結晶シリコン層３ａを形成する。このときゲート電極層となるＮ型多結晶シリコン層３ａの形成に先立ち、ソース領域上のゲート酸化膜をフォトリソグラフィによりエッチング除去し、Ｎ型多結晶シリコン層３ａによりソース電極も同時に形成する。
【００３７】
そして図６（ｅ）に示すように、レジスト塗布後マスク合わせを行い、露光・現像を経て窓を有するレジストパターンＲを形成し、この窓からボロンイオン５などのＰ型イオンをイオン注入してＰ型多結晶シリコン層３ｂを形成する。この窓を形成する際マスクのゲート接続用端子を構成する領域の多結晶シリコン層周辺構造を図１に示すような平面的に周縁部に凹凸のある形状に形成するようにする。この平面的に凹凸のある形状は、ゲート接続用端子を構成する部分の多結晶シリコン層周辺に交互に繰り返し形成する。
【００３８】
この後、レジストＲを除去し、図６（ｆ）に示すようなＰ型多結晶シリコン層３ａとＮ型多結晶シリコン層３ｂが形成される。これは、図１の上面図に対応する。
次に図６（ｇ）に示すように、形成されたＰ型多結晶シリコン層３ａとＮ型多結晶シリコン層３ｂ上にＣＶＤ法により酸化シリコン膜６を形成する。
【００３９】
次にレジストをパターニングして（図示しない）このレジストをマスクとしてエッチングすることにより、図６（ｈ）に示すように酸化シリコン膜６にコンタクトホールを形成し、図６（ｉ）に示すようにその上にゲートパッドとなるアルミニウム層７を蒸着する。
【００４０】
次に図７（ｊ）に示すように、このアルミニウム層７を、レジストパターンをマスクとしてエッチングし、アルミニウム層７の配線パターンを形成し、その後レジストを除去する。
【００４１】
最後に図７（ｋ）に示すように、パッシベーション膜としての窒化シリコン膜からなる絶縁膜８を形成し、図７（ｌ）に示すように、レジストをパターニングして（図示しない）エッチングすることによりこの絶縁膜８にコンタクトホールを形成する。
【００４２】
このようにして図１（ａ）に上面図を示すように周縁部に凹凸を有するＰＮ接合をもつゲート接続用端子を備えたＭＯＳＦＥＴが形成される。
【００４３】
この構造では、ゲート接続用端子の周縁に電流ループが形成されるのを抑制し、短絡防止を実現することができる。またこの構造は、ゲート接続用端子の周縁にイオン注入のマスクを変更するのみで短絡を防止できるため、短絡防止のためのマージンを大幅に小さくすることが可能となる。
なお、前記実施の形態では、ゲート接続用端子の形状については矩形としたが、外形に欠如部を形成し第２の半導体領域の不連続部を形成するようにしてもよい。
【００４４】
（実施の形態２）
前記実施の形態１では、ゲート電極に接続されるゲート接続用端子部の周縁部に凹凸を形成し、ここにＰＮ接合を形成したが、図８（ａ）および（ｂ）に示すように、周縁部に１箇所のみＰＮ接合を持たない不連続部Ｎｃを形成してもよい。図８（ｂ）は図８（ａ）のＢ−Ｂ断面図である。ＰＮ接合の形成位置および不連続部の位置が異なるのみで他は図１（ａ）および（ｂ）に示した半導体装置と同様であり、同一部位には同一符号を付した。
また、ここではＰＮ接合は二重構造で形成されている。
製造に際しては図６（ｅ）に示すイオン注入工程におけるマスクを修正するのみで、外側からＮ型多結晶シリコン層３ｐ、Ｐ型多結晶シリコン層３ｑ、Ｎ型多結晶シリコン層３ｒ、Ｐ型多結晶シリコン層３ｓからなる二重構造のＰＮ接合が形成される。
【００４５】
この構造によれば、ゲート接続用端子の周縁に電流経路を形成しないようにすることができる。またダイオードが二重構造をなすように形成されているため、より確実な短絡防止が実現される。
【００４６】
なお、前記実施の形態では、ゲート接続用端子部について説明したが、ソース接続用端子あるいはドレイン接続用端子部にも適用可能である。またディスクリート素子のみならず集積回路にも適用可能であることはいうまでもない。
【産業上の利用可能性】
【００４７】
本発明の半導体装置は、前記第１の半導体領域の周縁に設けられた短絡防止領域が、少なくともひとつの不連続部を有するように構成されているためこの不連続部で第1の半導体領域の周縁に電流ループが形成されるのが抑制されることになり、マージンを大きくとることなく、短絡防止効果を備えた半導体装置を提供することができることから、ＭＯＳＦＥＴなど小型で信頼性の高い半導体装置の各接続用端子部に適用可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１の半導体装置のゲート電極部を示す図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】本発明の実施の形態１の半導体装置の全体構成を示す上面図である。
【図３】本発明の実施の形態１の半導体装置の短絡時の仮想等価回路図である。
【図４】本発明の実施の形態１の半導体装置の全体図である。
【図５】本発明の実施の形態１の半導体装置の製造工程を示す図である。
【図６】本発明の実施の形態１の半導体装置の製造工程を示す図である。
【図７】本発明の実施の形態１の半導体装置の製造工程を示す図である。
【図８】本発明の実施の形態２の半導体装置のゲート接続用端子部を示す図であり、（ａ）は上面図、（ｂ）は（ａ）のＢ−Ｂ断面図である。
【図９】従来例の半導体装置のゲート接続用端子部を示す図であり、（ａ）は上面図、（ｂ）は（ａ）のＣ−Ｃ断面図である。
【符号の説明】
【００４９】
１  シリコン基板
２、６  酸化シリコン膜  
３ａ  Ｐ型多結晶シリコン層
３ｂ  Ｎ型多結晶シリコン層
４、５  イオン
７  アルミニウム層
８  絶縁膜
９  スクライブライン
【図１】
2005347293.tif 000003
【図２】
2005347293.tif 000004
【図３】
2005347293.tif 000005
【図４】
2005347293.tif 000006
【図５】
2005347293.tif 000007
【図６】
2005347293.tif 000008
【図７】
2005347293.tif 000009
【図８】
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【図９】
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