(57)【要約】【課題】ＳＲＡＭメモリセルのトランジスタの対称性を維持しつつ、メモリセルのデータの初期化を行なうことが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルアレイ２と制御回路１１とを備えている。各メモリセル１は、インバータ１ａ，１ｂと、各インバータ１ａ，１ｂの内部ノード１ｃ，１ｄと１対のビット線ＢＩＴ，ＮＢＩＴとを接続する配線にそれぞれ介設されたアクセストランジスタ５，５とを備えている。制御回路１１には、ビット線ＢＩＴ，ＮＢＩＴに信号を送るバイアス回路７が配置されている。メモリセル電源端子１０と制御回路電源端子１２とは互いに切り離されている。電源投入時、バイアス回路７により、一方のビット線を電源電位（高電位）に他方のビット線を接地電位にすることにより、内部ノード１ｃ，１ｄ間に微小電位差が表れるので、データの初期化を行なうことができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルが、行列状に配置されたメモリセルアレイと、
上記メモリセルアレイの列に沿って配置された各メモリセルに接続される１対のビット線と、
上記メモリセルアレイの行に沿って配置された各メモリセルに接続されるワード線と、
上記メモリセルアレイの各メモリセルに電源電位を供給するためのメモリセル電源端子と、
上記メモリセルアレイの各メモリセルの動作を制御する制御回路と、
上記メモリセル電源端子とは電気的に分離して設けられ、上記制御回路に電源電位を供給する制御回路電源端子とを備え、
上記各メモリセルは、
抵抗用素子及びドライブトランジスタがそれぞれ第１，第２の内部ノードを介して直列に接続され、かつ、互いの出力が入力となる１対の第１，第２のインバータと、上記第１，第２の内部ノードと上記１対のビット線との間にそれぞれ介設された第１，第２のアクセストランジスタとを有している，半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記制御回路は、起動時、上記制御回路電源端子から上記制御回路に電源電位を導入した後に、上記メモリセル電源端子から上記メモリセルアレイに電源電位を導入する，半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
起動時に初期化信号を受けたとき、上記制御回路に上記電源電位を導入した後、上記メモリセルアレイに上記電源電位を導入する前に、上記１対のビット線のうちいずれか一方のみを上記接地電位よりも高電位に固定するビット線電位固定手段をさらに備えている，半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
上記ビット線電位固定手段は、上記１対のビット線のうち特定の一方のみを選択的に上記高電位に固定する，半導体記憶装置。
【請求項５】
請求項２に記載の半導体記憶装置において、
起動時に初期化信号を受けたとき、上記制御回路に上記電源電位を導入した後、上記メモリセルアレイに上記電源電位を導入する前に、上記１対のビット線のうちいずれか一方を上記接地電位よりも高電位に固定する一方、他方を上記接地電位に固定するビット線電位固定手段をさらに備えている，半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
上記ビット線電位固定手段は、上記１対のビット線のうち特定の一方を上記高電位に選択的に固定する一方、他方を上記接地電位に選択的に固定する，半導体記憶装置。
【請求項７】
請求項３〜６のうちいずれか１つに記載の半導体記憶装置において、
上記制御回路の電源電位と接地電位との中間電位を発生させる中間電位発生回路をさらに備え、
上記ビット線電位固定手段によって固定される上記高電位は、上記中間電位発生回路が発生する中間電位である，半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
上記中間電位発生回路は、ゲート−ドレイン間が短絡されたｐチャネル型電界効果トランジスタとｎチャネル型電界効果トランジスタとを直列に接続して構成されるトランジスタ列を、各ビット線ごとに配置して構成されている，半導体記憶装置。
【請求項９】
請求項７に記載の半導体記憶装置において、
上記中間電位発生回路は、ゲート−ドレイン間が短絡されたｐチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとを直列に接続して構成されるトランジスタ列を、各ビット線ごとに配置して構成されている，半導体記憶装置。
【請求項１０】
請求項５に記載の半導体記憶装置において、
上記ビット線電位固定手段は、プリチャージ回路と共有されている，半導体記憶装置。
【請求項１１】
請求項５に記載の半導体記憶装置において、
上記ビット線電位固定手段は、センスアンプ回路と共有されている，半導体記憶装置。
【請求項１２】
請求項４に記載の半導体記憶装置において、
上記メモリセルアレイの基板領域にフォワードバイアスを印加する基板電位制御回路をさらに備えている，半導体記憶装置。
【請求項１３】
請求項４に記載の半導体記憶装置において、
上記メモリセルのドライブトランジスタ及びアクセストランジスタは、ｎチャネル型電界効果トランジスタであり、
上記メモリセルの一方のドライブトランジスタ及びアクセストランジスタの基板領域にフォワードバイアスを印加する基板電位制御回路をさらに備えている，半導体記憶装置。
【請求項１４】
請求項１２に記載の半導体記憶装置において、
上記第１，第２のビット線間に配置され、上記メモリセルアレイの初期化の状態を検出するセンスアンプを備え、
上記基板電位制御回路は、上記メモリセルアレイの初期化の状態に応じて、上記メモリセルアレイの基板領域に印加するフォワードバイアス量を制御する，半導体記憶装置。
【請求項１５】
請求項４に記載の半導体記憶装置において、
初期化信号に応じ、初期化信号を受けたときから所定の遅延時間だけ経過したときに上記メモリセルアレイに電源電位を導入する遅延手段をさらに備えている半導体記憶装置。
【請求項１６】
請求項１５に記載の半導体記憶装置において、
上記第１，第２のビット線間に配置され、上記メモリセルアレイの初期化の状態を検出するセンスアンプと、
上記メモリセルアレイの初期化の状態に応じて、上記メモリセルアレイの基板領域に印加するフォワードバイアス量を制御する基板電位制御回路と、
上記基板制御回路のフォワードバイアス量と、上記遅延手段の上記遅延時間とを設定する設定手段と
をさらに備えている半導体記憶装置。
【請求項１７】
請求項４に記載の半導体記憶装置において、
上記メモリセル内のドライブトランジスタは、ｎチャネル型電界効果トランジスタであり、
上記ドライブトランジスタのソース電位をフローティング状態と接地状態とに制御する基板電位制御回路をさらに備えている半導体記憶装置。
【請求項１８】
請求項４に記載の半導体記憶装置において、
上記ビット線電位固定手段は、上記メモリセルアレイの列単位で、特定のメモリセルに接続された１対のビット線の一方の電位を上記高電位に他方の電位を接地電位に固定する，半導体記憶装置。
【請求項１９】
請求項４に記載の半導体記憶装置において、
上記ビット線電位固定手段は、上記メモリセルアレイの行単位で、特定のメモリセルに接続された１対のビット線の一方の電位を上記高電位に他方の電位を接地電位に固定する，半導体記憶装置。
【請求項２０】
請求項４に記載の半導体記憶装置において、
上記ビット線電位固定手段は、上記メモリセルアレイの行及び列単位で、特定のメモリセルに接続された１対のビット線の一方の電位を上記高電位に他方の電位を接地電位に固定する，半導体記憶装置。
【請求項２１】
請求項３〜２０のうちいずれか１つに記載の半導体記憶装置において、
上記ビット線電位固定手段によるビット線の電位固定時に、ワード線をフローティング状態にするワード線電位開放手段をさらに備えている，半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行、列のアレイ状にメモリセルを配置し、ランダムに書き込み、読み出し動作が行える半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来より、半導体記憶装置として、電源投入直後の読み出しデータを任意の値に初期化できるようにした半導体記憶装置、例えば、特許文献１に記載されているようなものが知られている。
【０００３】
図１０は、上記特許文献１に記載された従来の半導体記憶装置のメモリセル（ＳＲＡＭメモリセル）の回路図である。半導体記憶装置は、メモリセル１０１を行列状に配置したメモリセルアレイを備えている。各メモリセル１０１には、電源端子−接地端子間にｐチャネル型電界効果トランジスタＴｐとｎチャネル型電界効果トランジスタＴｎとを各々内部ノード１０１ｃ，１０１ｄを介して直列に接続してなるインバータ１０１ａ，１０１ｂと、各インバータ１０１ａ，１０１ｂの内部ノード１０１ｃ，１０１ｄと各ビット線ＢＩＴ，ＮＢＩＴとを接続する配線にそれぞれ介設され、ゲートがワード線ＷＬに接続されたアクセストランジスタＴa1，Ｔa2とを備えている。そして、各内部ノード１０１ｃ，１０１ｄの一方が他方が低電位である２通りの状態を情報“ １”，“ ０”と定め、ワード線ＷＬによって選択されたメモリセル１０１について、ビット線ＢＩＴ，ＮＢＩＴを介して入出力回路でメモリセル１０１への情報の書き込みや、メモリセル１０１に保持された情報の読み出しを行なうように構成されている。
【０００４】
ここで、同図に示す半導体記憶装置においては、メモリセル１０１内のインバータ１０１ａ内の各電界効果トランジスタのゲート長、もしくはゲート幅の寸法が、もう一方のインバータ１０１ｂ内の各電界効果トランジスタのゲート長もしくはゲート幅の寸法と異なっている。この構成によると、インバータ１０１ａとインバータ１０１ｂの電流駆動能力に差が生じるため、電源投入時に、メモリセル１０１内の内部ノード１０１ｃと内部ノード１ｄとの間に電位差が生じるので、メモリセル１０１がデータ“ ０”または“ １”のデータを記憶するように初期化させることができる。
【特許文献１】特開平０１−１１３９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の半導体記憶装置においては、以下のような不具合があった。
【０００６】
図１０に示される従来の半導体記憶装置は、メモリセル内の２つのインバータ１０１ａ，１０１ｂのゲート長、もしくはゲート幅の寸法間に差を設けたものであるが、このような構造を採用しても、データ“ ０”または“ １”の一方しか初期化することができない。また、両インバータ１０１ａ，１０１ｂの電流駆動能力に差があるため、初期化データを読み出す速度と、初期化データとは逆論理値のデータを読み出す速度とに差が生じてしまう。さらに、それぞれのインバータの電界効果トランジスタのゲート寸法のバランスが崩れている構造のため、メモリセルのデータ保持特性（ノイズ耐性）や読み出し速度が、製造ばらつきによって影響されやすくなるという問題も生じてきた。
【０００７】
本発明の目的は、メモリセルの各インバータのトランジスタの設計寸法に差を設けることなく、メモリセルの各インバータの内部ノードに電位差を発生させる手段を講ずることにより、メモリセルアレイの電源投入時に初期化動作を実現することのできる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体記憶装置は、メモリセルアレイの各メモリセルに電源電位を供給するためのメモリセル電源端子と、メモリセル電源端子とは電気的に分離して設けられ、制御回路に電源電位を供給する制御回路電源端子とを備え、各メモリセルは、１対の第１，第２のインバータの第１，第２の内部ノードと１対のビット線との間にそれぞれ介設された第１，第２のアクセストランジスタとを有している
これにより、起動時に、１対のビット線に印加する電圧に高低差をもたせると、メモリセル内の第１，第２のアクセストランジスタのドレインリーク電流を利用し、メモリセルの第１，第２の内部ノード間に電位差を発生させることが可能になり、メモリセルのデータを任意に初期化することができる。
【０００９】
制御回路が、起動時、制御回路に電源電位を導入した後、メモリセルアレイに電源電位を導入することにより、メモリセルの第１，第２の内部ノード間に十分な電位差を発生させてから、メモリセルアレイに電源を投入するので、より確実に初期化を行なうことができる。
【００１０】
また、起動時に初期化信号を受けたとき、制御回路に電源電位を導入した後、メモリセルアレイに電源電位を導入する前に、１対のビット線のうちいずれか一方のみを高電位に固定するビット線電位固定手段を備えることが好ましい。
【００１１】
ビット線電位固定手段は、１対のビット線のうち特定の一方のみを選択的に高電位に固定することもできる。
【００１２】
また、起動時に初期化信号を受けたとき、制御回路に電源電位を導入した後、メモリセルアレイに電源電位を導入する前に、１対のビット線のうちいずれか一方を高電位に固定する一方、他方を接地電位に固定するビット線電位固定手段を備えることにより、第１，第２の内部ノード間にさらに確実に電位差を発生させることができる。
【００１３】
その場合、ビット線電位固定手段は、１対のビット線のうち特定の一方を高電位に選択的に固定する一方、他方を接地電位に選択的に固定することもできる。
【００１４】
また、制御回路の電源電位と接地電位との中間の電位を発生させる中間電位発生回路をさらに備え、ビット線電位固定手段によって固定される高電位をこの中間電位とすることにより、消費電流の抑制を図ることができる。
【００１５】
中間電位発生回路は、ゲート−ドレイン間が短絡されたｐチャネル型電界効果トランジスタとｎチャネル型電界効果トランジスタとを直列に、あるいは、ゲート−ドレイン間が短絡されたｐチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタとを直列に接続して構成されるトランジスタ列を、各ビット線ごとに配置して構成されていることが好ましい。
【００１６】
また、ビット線電位固定手段が、プリチャージ回路又はセンスアンプ回路と共有されていることにより、回路構成の簡素化を図ることができる。
【００１７】
メモリセルアレイの基板領域、あるいはメモリセルの一方のドライブトランジスタ及びアクセストランジスタの基板領域にフォワードバイアスを印加する基板電位制御回路をさらに備えることにより、リーク電流を増大させることができるので、より確実なデータの初期化が可能になる。
【００１８】
センスアンプによりメモリセルアレイの初期化の状態を検出し、基板電位制御回路により、メモリセルアレイの初期化の状態に応じて、メモリセルアレイの基板領域に印加するフォワードバイアス量を制御することが好ましい。
【００１９】
初期化信号を受けたときから所定の遅延時間だけ経過したときにメモリセルアレイに電源電位を導入する遅延手段を備えることにより、十分な時間をかけて第１，第２の内部ノード間に電位差を発生させることができるので、データの初期化の信頼性が向上する。
【００２０】
センスアンプによりメモリセルアレイの初期化の状態を検出し、基板電位制御回路により、メモリセルアレイの初期化の状態に応じて、メモリセルアレイの基板領域に印加するフォワードバイアス量を制御するとともに、これらのフォワードバイアス量と遅延時間とを設定する設定手段とを備えることがより好ましい。
【００２１】
ドライブトランジスタがｎチャネル型である場合には、ドライブトランジスタのソース電位をフローティング状態と接地状態とに制御する基板電位制御回路をさらに備えることにより、ドライブトランジスタのリーク電流の経路を遮断することが可能になるので、基板バイアスの制御を行わなくても、データの初期化を確実に行なうことができる。
【００２２】
ビット線電位固定手段は、メモリセルアレイの列単位，行単位，又は列及び行単位で、特定のメモリセルに接続された１対のビット線の一方の電位を高電位に他方の電位を接地電位に固定することができる。
【００２３】
ビット線電位固定手段によるビット線の電位固定時に、ワード線をフローティング状態にするワード線電位開放手段をさらに備えることにより、アクセストランジスタの寄生容量のカップリングを利用して、第１，第２の内部ノード間の電位差をより大きくするように動作させることができ、より確実にデータの初期化を行なうことができる。
【発明の効果】
【００２４】
本発明の半導体記憶装置によれば、メモリセル内のトランジスタのゲート寸法を非対称にすることなく、メモリセルの第１，第２の内部ノード間に電位差を発生させて、メモリセルのデータを任意に初期化することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置であるスタティックランダムアクセスメモリ（以下、「ＳＲＡＭ」と記載する）の回路図である。同図に示すように、半導体記憶装置は、メモリセル１を行列状に配置したメモリセルアレイ２を備えている。各メモリセル１は、電源端子−接地間にｐチャネル型電界効果トランジスタＴｐ（抵抗用素子）とｎチャネル型電界効果トランジスタＴｎ（ドライブトランジスタ）とを、各々内部ノード１ｃ，１ｄを介して直列に接続してなるインバータ１ａ，１ｂ（第１，第２のインバータ）と、各インバータ１ａ，１ｂの内部ノード１ｃ，１ｄ（第１，第２の内部ノード）と１対のビット線ＢＩＴ，ＮＢＩＴとを接続する配線にそれぞれ介設され、ゲートがワード線ＷＬに接続されたアクセストランジスタ５，５（第１，第２のアクセストランジスタ）とを備えている。各インバータ１ａ，１ｂの内部ノード１ｃ，１ｄ（出力端子）は、互いに他方のインバータ１ｂ，１ａのゲート（入力端子）に接続されている。
【００２７】
また、ＳＲＡＭには、各メモリセル１への情報の書き込みやメモリセル１からの情報の読み出しを行なうための制御回路１１が設けられている。制御回路１１には、行デコーダー（図示せず）によるアドレスデコード結果によって選択されたワード線ＷＬを活性化させるワード線ドライバ４と、初期化信号端子８，初期化データ信号端子９から入力されるデコードされた初期化信号ＲＳＴ，初期化データ信号ＲＤＩＮに応じて、ビット線ＢＩＴ，ＮＢＩＴに信号を送るバイアス回路７とが配置されている。なお、ＳＲＡＭには図１に示されている回路や素子以外の多数の回路や素子が配置されているが、理解を容易にするために、それらの回路や素子の図示は省略されている。たとえば、制御回路１１には、ＳＲＡＭの読み出し動作時に、メモリセル１のデータである内部ノード１ｃ，１ｄの電位差を、一対のビット線ＢＩＴ，ＮＢＩＴに取り出して、その電圧差を増幅するためのセンスアンプが設けられているが、このセンスアンプの図示は省略されている。
【００２８】
図１に示すように、列方向に配置されたメモリセル１内のそれぞれのアクセストランジスタ５は、ゲートがワード線ＷＬに接続され、ドレインが一対のビット線ＢＩＴ，ＮＢＩＴにそれぞれ接続されており、ビット線ＢＩＴ，ＮＢＩＴは、その列に対応したバイアス回路７に接続されている。また、メモリセルアレイ２に電源電位ＶＤＤ-memを供給するためのメモリセル電源端子１０と、ワード線ドライバ４やバイアス回路７などを含む制御回路１１に電源電位ＶＤＤを供給する制御回路電源端子１２と、メモリセルアレイ２及び制御回路に接地電位を供給するための接地ＧＮＤとが設けられている。ここで、メモリセル電源端子１０や制御回路電源端子１２は、ＳＲＡＭとは別の基板（図示せず）に設けられた各電源回路に接続され、かつ、メモリセル電源端子１０と制御回路電源端子１２とは、互いに電気的に切り離されている。
【００２９】
また、図示されていないが、メモリセル電源端子とメモリセルアレイ２とを接続する配線、及び接地ＧＮＤとメモリセルアレイ２とを接続する配線は、電源電位ＶＤＤ，接地電位ＶＳＳの供給，遮断を切り替えるためのスイッチングトランジスタがそれぞれ介設されている。また、制御回路電源端子１２と制御回路１１とを接続する配線、及び接地ＧＮＤと制御回路１１とを接続する配線の間には、電源電位ＶＤＤ-mem，接地電位ＶＳＳの供給，遮断を切り替えるためのスイッチングトランジスタが介設されている。
【００３０】
このような構成により、メモリセルアレイ２の各メモリセル２における各内部ノード１ｃ，１ｄの一方が高電位で他方が低電位である２通りの状態を情報“ １”，“ ０”と定め、ワード線ＷＬによって選択されたメモリセル１について、ビット線ＢＩＴ，ＮＢＩＴを介して制御回路１１でメモリセル１への情報の書き込みや、メモリセル１に保持された情報の読み出しを行なうように構成されている。
【００３１】
以上のように構成された本実施形態の半導体記憶装置について、以下その動作を説明する。
【００３２】
制御回路電源端子１２から制御回路１１に電源が投入されると、初期化信号ＲＳＴがイネーブル状態に設定される。初期化信号ＲＳＴがイネーブル状態になることにより、バイアス回路７中のスイッチ素子（例えばＭＯＳＦＥＴ）がオン状態になり、初期化データ信号ＲＤＩＮの状態に応じて、バイアス回路７は、選択的に一対のビット線ＢＩＴ，ＮＢＩＴの一方を電源電位ＶＤＤに、他方を接地電位ＶＳＳに遷移させる。このとき、アクセストランジスタ５はオフ状態であるが、メモリセル１の内部ノード１ｃもしくは内部ノード１ｄには、アクセストランジスタ５のリーク電流により、ビット線ＢＩＴ，ＮＢＩＴの電位に応じた微小電位が現れる。
【００３３】
次に、メモリセル１の内部ノード１ｃと内部ノード１ｄとの間に電位差が発生した後に、メモリセルアレイ２にメモリセル電源端子１０から電源電位ＶＤＤ-memを投入すると、メモリセル１の内部ノード１ｃと内部ノード１ｄとの電位差が、インバータ１ａとインバータ１ｂによって増幅されて、一方が高電位で他方が低電位である初期化データがメモリセル１に書き込まれる。この場合、いずれの内部ノードが高電位になるかは、バイアス回路７からビット線ＢＩＴ，ＮＢＩＴに供給される電圧の高低に応じて変化する。例えば、初期化データ信号ＲＤＩＮが高電位の信号であれば、ビット線ＢＩＴに低電位の信号が供給され、ビット線ＮＢＩＴに高電位の信号が供給されるので、ノード１ｄが高電位でノード１ｃが低電位の微小電位差が生じる。初期化データ信号ＲＤＩＮが低電位の信号の場合には、その逆の関係になる。したがって、初期化データ信号ＲＤＩＮによって、初期化データを任意に制御することができる。
【００３４】
本実施形態によれば、アクセストランジスタ５のリーク電流を利用して初期化データの書き込みを行うため、メモリセル１内のインバータ１ａとインバータ１ｂのゲート長、もしくはゲート幅の寸法に差を設ける必要がない。したがって、初期化データが“ １”か“ ０”かに関わらず、データの読み出し速度を一定に保つことができる。さらに、メモリセル内の各トランジスタのゲート寸法に差を設けないので、メモリセル１のデータ保持特性（ノイズ耐性）に影響を及ぼす，回路（ゲート長やゲート幅の寸法）やレイアウトの対称性を保持することができるため、製造ばらつきの影響も受けにくい。
【００３５】
また、初期化データ信号ＲＤＩＮの電位に応じて、”０”または”１” の初期化データを任意に選択することができる。
【００３６】
なお、本実施形態においては、バイアス回路７は、初期化データ信号ＲＤＩＮによって、一対のビット線ＢＩＴ，ＮＢＩＴの一方を電源電位、他方を接地電位に遷移させるように選択しうる構成としたが、初期化データが確定している場合は、ビット線ＢＩＴ，ＮＢＩＴのどちらか一方のみを電源電位に遷移させる構成とすることもできる。
【００３７】
また、メモリセル電源端子１０から供給される電源電位ＶＤＤ-memは、高電位側の電圧として取り扱ったが、低電位側の電圧であっても、本実施形態と同様の効果が得られる。
【００３８】
（第２の実施形態）
図２（ａ），（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置であるＳＲＡＭの回路図、及び細部説明図である。図２（ａ）においては、図１に示す第１の実施形態のＳＲＡＭと同じ要素については、同じ符号を用い、説明を省略する。
【００３９】
図２（ａ）に示すように、本実施形態においては、第１の実施形態におけるワード線ドライバ４に代えて、トライステート出力のワード線ドライバ１３が設けられている。本実施形態のワード線ドライバ１３は、初期化信号端子８から延びている配線にインバータを介して接続されており、初期化信号ＲＳＴの反転信号を受けるように構成されている。また、図２（ｂ）に示すように、メモリセル１のアクセストランジスタ５のゲート−ドレイン間（ビット線ＢＩＴ，ＮＢＩＴ−ワード線ＷＬ間）には寄生容量１４（カップリング容量）が存在している。
【００４０】
以上のように構成された本実施形態の半導体記憶装置について、以下その動作を説明する。本実施形態のＳＲＡＭの基本的な動作は、第１の実施形態と同等であるが、以下の点で第１の実施形態と異なっている。
【００４１】
制御回路１１の制御回路電源端子１２から電源電位ＶＤＤが投入されて、初期化信号ＲＳＴがイネーブル状態に設定されると、これにより、ワード線ドライバ１３の出力はフローティング状態になる。また、初期化信号ＲＳＴがイネーブル状態になることにより、初期化データ信号ＲＤＩＮの状態に応じて、バイアス回路７は、選択的に一対のビット線ＢＩＴ，ＮＢＩＴの一方を電源電位ＶＤＤに、他方を接地電位ＶＳＳに遷移させる。バイアス回路７中のスイッチ素子がオン状態になり、初期化データ信号ＲＤＩＮの状態に応じて、バイアス回路７は、選択的に一対のビット線ＢＩＴ，ＮＢＩＴの一方を電源電位ＶＤＤに、他方を接地電位ＶＳＳに遷移させる。この時、ワード線ＷＬがフローティング状態のため、寄生容量１４のカップリングにより、電源電位へ遷移しているビット線ＢＩＴ，ＮＢＩＴの電位がワード線ＷＬにミラーリングされる。
【００４２】
このとき、第１の実施形態と同様に、メモリセル１の内部ノード１ｃもしくは内部ノード１ｄには、アクセストランジスタ５のリーク電流により、ビット線ＢＩＴ，ＮＢＩＴの電位に応じた微小電位が現れるが、ワード線ＷＬがフローティング状態になっているので、アクセストランジスタ５の寄生容量１４のカップリングによってゲート電圧が上昇してリーク電流がさらに増大され、メモリセル１の内部ノード１ｃと内部ノード１ｄの電位差をより大きくするように働き、より確実にデータの初期化が行われる。
【００４３】
したがって、本実施形態によれば、第１の実施形態の効果に加え、メモリセル１の内部ノード１ｃと内部ノード１ｄの電位差をより大きく設定することができるため、初期化データの書き込みの安定動作を実現することができる。
【００４４】
（第３の実施形態）
図３（ａ），（ｂ）は、本発明の第３の実施形態に係る半導体記憶装置であるＳＲＡＭのバイアス回路の２つの構成例を示す回路図である。図３（ａ），（ｂ）において、図１に示す第１の実施形態のＳＲＡＭ中の要素と同じ要素については同じ符号を用い、説明を省略する。本実施形態のＳＲＡＭのメモリセルアレイ及び制御回路のバイアス回路７以外の部分の構成は、図１に示すとおりである。
【００４５】
図３（ａ）に示す例では、バイアス回路７において、電源端子−接地端子間に、ゲートとドレインとが短絡されたｐチャネル型電界効果トランジスタ１５とｎチャネル型電界効果トランジスタ１６とが直列に接続され、ｎチャネル型電界効果トランジスタ１６のソースがスイッチ素子１７（例えばＭＯＳＦＥＴ）を介して各ビット線ＢＩＴ，ＮＢＩＴに接続されている。各々のｎチャネル型電界効果トランジスタ１６のゲートには、初期化信号ＲＳＴと初期化データ信号ＲＤＩＮからデコードされた信号がそれぞれ接続されている。図３（ｂ）に示す例では、図３（ａ）に示すバイアス回路７に配置されているｎチャネル型電界効果トランジスタ１６に代えて、ｐチャネル型電界効果トランジスタ１８が配置されている。
【００４６】
以上のように構成された本実施形態の半導体記憶装置について、以下その動作を説明する。
【００４７】
本実施形態の半導体記憶装置の基本的な動作は、第１の実施形態と同じである。第１の実施形態と異なる点は、以下のとおりである。
【００４８】
図３（ａ）に示す構成例では、バイアス回路７において、初期化データ信号ＲＤＩＮの設定により、どちらか一方のｎチャネル型電界効果トランジスタ１６が選択されると、抵抗として機能するｐチャネル型電界効果トランジスタ１５で分圧された中間電位がスイッチ素子１７を介して一方のビット線ＢＩＴ又はＮＢＩＴへ印加される。他方のｎチャネル型電界効果トランジスタ１６は、非選択であるので接地電位がスイッチ素子１７を介して、他方のビット線ＮＢＩＴ又はＢＩＴに印加される。初期化信号ＲＳＴがディスイネーブル状態になると、各々のｎチャネル型電界効果トランジスタ１６は、非選択状態となり貫通電流の経路が切断される。
【００４９】
本実施形態によれば、第１の実施形態の効果に加え、初期化動作時のビット線ＢＩＴ，ＮＢＩＴの電圧が最大限中間電位までしか遷移しないので、消費電流の削減効果がある。さらに、ｎチャネル型電界効果トランジスタ１５に代えてｐチャネル型電界効果トランジスタ１８を配置することにより、ｐチャネル型電界効果トランジスタ１８のソース電位が中間電位になり、基板バイアス効果によりｐチャネル型電界効果トランジスタ１８のリーク電流が抑制されるため、初期化動作の解除時の消費電流が抑制される。
【００５０】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体記憶装置であるＳＲＡＭの回路図である。図４においては、図２（ａ），（ｂ）に示す第２の実施形態のＳＲＡＭと同じ要素については、同じ符号を用い、説明を省略する。
【００５１】
図４に示すように、本実施形態においては、初期化信号ＲＳＴと初期化データ信号ＲＤＩＮとに応じて、バイアス回路及びワード線ドライバ１３を制御する初期化制御回路２１が設けられている。バイアス回路７は、一対のビット線ＢＩＴ，ＮＢＩＴをそれぞれプリチャージするための１対のｐチャネル型電界効果トランジスタ１９によって構成されている。また、ビット線ＢＩＴ，ＮＢＩＴをイコライズするためのｐチャネル型電界効果トランジスタ２０が設けられていて、ｐチャネル型電界効果トランジスタ２０とプリチャージ用ｐチャネル型電界効果トランジスタ１９との各ゲートは、それぞれインバータを介して初期化制御回路２１に接続されている。また、トライステート出力のワード線ドライバ１３は、初期化制御回路２１にインバータを介さずに接続されている。
【００５２】
以上のように構成された本実施形態の半導体記憶装置について、以下その動作を説明する。本実施形態の半導体記憶装置の基本的な動作は、第２の実施形態と同じであるが、以下の点で第２の実施形態と異なっている。
【００５３】
初期化動作として、初期化制御回路２１に初期化信号ＲＳＴが入力されると、初期化データ信号ＲＤＩＮの状態に応じて、プリチャージ用ｐチャネル型電界効果トランジスタ１９のどちらか一方が選択され、一方のビット線ＢＩＴ又はＮＢＩＴに電源電位ＶＤＤが与えられる。このとき、イコライズ用ｐチャネル型電界効果トランジスタ２０は、非選択状態となり、他方のビット線ＮＢＩＴ又はＢＩＴは、フローティング状態になる。また、ワード線ドライバ１３によりワード線ＷＬがフローティング状態に制御されるので、メモリセル１のアクセストランジスタ５のリーク電流が増大される。これにより、ビット線ＢＩＴ又はＮＢＩＴを介して、電源電位ＶＤＤがメモリセル１の内部ノード１ｃ又は１ｄに現れる。そして、第２の実施形態と同様に、メモリセルアレイ２の電源電位ＶＤＤ-memを投入して、メモリセル１のアクセストランジスタ５のリーク電流によってメモリセル１内に発生した電位差を初期化する。その際、アクセストランジスタ５の寄生容量のカップリングによってゲート電圧が上昇してリーク電流がさらに増大され、メモリセル１の内部ノード１ｃと内部ノード１ｄの電位差をより大きくするように働き、より確実にデータの初期化が行われる。
【００５４】
また、初期化信号ＲＳＴがディスイネーブル状態になると、プリチャージ用のｐチャネル型電界効果トランジスタ１９と、イコライズ用のｐチャネル型電界効果トランジスタ２０、ワード線ドライバ１３により、ＳＲＡＭが本来目的としている各種動作が行われる。
【００５５】
本実施形態によれば、初期化に必要なバイアス回路７としてＳＲＡＭのプリチャージ用のｐチャネル型電界効果トランジスタ１９を用いるため、第２の実施形態の効果に加え、初期化に必要なバイアス回路を別途設ける必要がない。このため、本実施形態では、ビット線ＢＩＴ，ＮＢＩＴの寄生容量を増大させることなく初期化動作を行なうことができるため、ＳＲＡＭの通常動作時のビット線遅延に悪影響を及ぼさないという効果を発揮することができる。
【００５６】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る半導体記憶装置であるＳＲＡＭの回路図である。図５においては、図４に示す第４の実施形態のＳＲＡＭと同じ要素については、同じ符号を用い、説明を省略する。
【００５７】
図５に示すように、本実施形態においては、バイアス回路７は、ＳＲＡＭの読み出し動作時にメモリセル１によって一対のビット線ＢＩＴ，ＮＢＩＴに発生する電圧差を増幅するセンスアンプと共用されている。バイアス回路７は、お互いの入力と出力とを交差するように接続されたインバータ２２及びインバータ２３によって構成されており、各インバータ２２，２３の低電位側は、電流供給切り替えスイッチとして機能するｎチャネル型電界効果トランジスタ２４を介して接地ＧＮＤに接続されている。ｎチャネル型電界効果トランジスタ２４のゲートは、初期化制御回路２１の出力とセンスアンプイネーブルＳＡＥとの反転論理和を出力する論理ゲート２５の出力端子に接続されている。インバータ２２のゲートは、初期化判定回路２１から延びる電位固定用配線２６に接続されている。すなわち、電位固定用配線２６から供給される電位固定用信号が高電位であれば、インバータ２２の内部ノードが低電位（接地電位ＶＳＳ）に、インバータ２３の内部ノードが高電位（電源電位ＶＤＤ）になり、電位固定化用信号が低電位であれば、インバータ２２の内部ノードが高電位に、インバータ２３の内部ノードが低電位になり、各インバータ２２，２３のゲートの電位が固定される。
【００５８】
また、ビット線ＢＩＴ，ＮＢＩＴのメモリセルアレイ２とバイアス回路７との間に位置する部位には、３つのｐチャネル型電界効果トランジスタを有するプリチャージ／イコライズ回路２７が設けられていて、プリチャージ／イコライズ回路２７は、論理ゲート２８を介して初期化判定回路２１と接続されている。
【００５９】
以上のように構成された本実施形態の半導体記憶装置について、以下、その動作を説明する。本実施形態の半導体記憶装置の基本的な動作は、第４の実施形態と同じであるが、以下の点で第４の実施形態と異なる。
【００６０】
本実施形態においては、初期化動作として、初期化制御回路２１に初期化信号ＲＳＴが入力されると、ｎチャネル型電界効果トランジスタ２４がバイアス回路７に電流を供給するように切り替えられる。そして、初期化データ信号ＲＤＩＮの状態に応じた電位固定化用信号が電位固定用配線２６から供給されると、バイアス回路７内のインバータ２２，２３のゲートが、接地電位ＶＳＳ又は電源電位ＶＤＤに固定される。そして、インバータ２２によって一方のビット線ＢＩＴに電源電位ＶＤＤ又は接地電位ＶＳＳが、インバータ２３によって他方のビット線ＮＢＩＴに接地電位ＶＳＳ又は電源電位ＶＤＤがそれぞれ供給される。このとき、プリチャージ／イコライズ回路２７は、非選択状態となる。また、ワード線ドライバ１３によりワード線ＷＬがフローティング状態に制御されるので、メモリセル１のアクセストランジスタ５のリーク電流が増大される。一方、インバータ２２によって一方のビット線ＢＩＴに与えられている電位（電源電位ＶＤＤ又は接地電位ＶＳＳ）がメモリセル１の内部ノード１ｃに現れ、インバータ２３によって他方のビット線ＮＢＩＴに与えられている電位（接地電位ＶＳＳ又は電源電位ＶＤＤ）がメモリセル１の内部ノード１ｄに現れる。したがって、第４の実施形態と同様に、メモリセルアレイ２の電源電位ＶＤＤ-memを投入して、メモリセル１のアクセストランジスタ５のリーク電流によってメモリセル１内に発生した電位差を初期化する。その際、アクセストランジスタ５の寄生容量のカップリングによってゲート電圧が上昇してリーク電流がさらに増大され、メモリセル１の内部ノード１ｃと内部ノード１ｄの電位差をより大きくするように働き、より確実にデータの初期化が行われる。
【００６１】
また、初期化信号ＲＳＴがディスイネーブル状態になると、電位固定用配線２６の電位はフローティング状態となり、バイアス回路７はセンスアンプとして動作し、プリチャージ／イコライズ回路２７と、電流供給切り替えスイッチとして機能するｎチャネル型電界効果トランジスタ２４は、ＳＲＡＭ本来の目的を果たすように動作する。
【００６２】
本実施形態によれば、第４の実施形態の効果に加え、初期化動作の際、一方のビット線ＢＩＴを電源電位ＶＤＤ又は接地電位に、他方のビット線ＮＢＩＴを接地電位ＶＳＳ又は電源電位ＶＤＤに固定することができるため、メモリセル1の内部ノード１ｃと内部ノード１ｄとの間に、より大きい電位差を発生させることができ、より安定した初期化動作を行うことができる。
【００６３】
（第６の実施形態）
図６は、本発明の第６の実施形態に係る半導体記憶装置であるＳＲＡＭの回路図である。図６においては、図４に示す第４の実施形態のＳＲＡＭと同じ要素については、同じ符号を用い、説明を省略する。
【００６４】
図６に示すように、本実施形態においては、初期化制御回路２１からの制御信号に応じて動作する基板電位制御回路２９が設けられている。また、メモリセル１のアクセストランジスタ５とインバータ内のドライブトランジスタＴｎとの基板領域は、基板制御信号供給配線３１と基板制御信号供給配線３２とに、それぞれのビット線ＢＩＴ，ＮＢＩＴに対応するように接続されている。基板電位制御回路２９は、初期化制御回路２１と接続されている。プリチャージ／イコライズ回路２７は、ビット線ＢＩＴ，ＮＢＩＴに接続され、本来ＳＲＡＭの通常動作するプリチャージ信号と接続されている。
【００６５】
以上のように構成された本実施形態の半導体記憶装置について、以下その動作を説明する。
【００６６】
基本的な動作は、第４の実施形態と同等である。第４の実施形態と異なる点は、初期化動作として、初期化制御回路２１に初期化信号ＲＳＴが入力されると、基板電位制御回路２９は、初期化データ信号ＲＤＩＮの状態によって、一方の基板制御信号３１が対応するメモリセル１のアクセストランジスタ５とドライブトランジスタＴｎにフォワードバイアスを印加する。また、他方の基板制御信号３２が対応するメモリセル１のアクセストランジスタ５とドライブトランジスタＴｎにバックバイアスを印加する。このとき、プリチャージ／イコライズ回路２７は、本来ＳＲＡＭの動作同様、ビット線ＢＩＴ，ＮＢＩＴをプリチャージ／イコライズ動作する。ワード線ドライバ１３の出力であるワード線ＷＬがフローティング状態に制御され、メモリセル１のアクセストランジスタ５のリーク電流が増長されるが、フォワードバイアスを印加されたアクセストランジスタ５は、さらにリーク電流が増長され、バックバイアスが印加されたアクセストランジスタ５は、リーク電流が抑制されるように機能する。このとき、プリチャージされたビット線ＢＩＴ，ＮＢＩＴの電位がフォワードバイアスを印加されたアクセストランジスタ５側の内部ノード１ｃに現れ、バックバイアスが印加されたアクセストランジスタ５側の内部ノード１ｄは、ドライブトランジスタＴｎのリーク電流によって接地電位ＶＳＳへと遷移する。第４の実施形態と同様、メモリセル１内に発生した電位差をメモリセルアレイ２の電源を投入することで初期化の後、初期化信号ＲＳＴがディスイネーブル状態になると、基板電位制御信号３１と基板電位制御信号３２は接地電位ＶＳＳになる。
【００６７】
本実施形態によれば、第４の実施形態の効果に加え、アクセストランジスタ５にフォワードバイアスを印加することでリーク電流を増大させることができるためメモリセル1の内部ノード１ｃと内部ノード１ｄにより大きい電位差を発生させることができ、より安定に初期化動作を行える。また、プリチャージ／イコライズ回路２７を本来ＳＲＡＭの動作する状態でバイアス回路として共用できるため、複雑な制御を必要としない。
【００６８】
（第７の実施形態）
図７は、本発明の第７の実施形態に係る半導体記憶装置であるＳＲＡＭの回路図である。図７においては、図６に示す第６の実施形態のＳＲＡＭと同じ要素については、同じ符号を用い、説明を省略する。
【００６９】
図７に示すように、本実施形態においては、初期化制御回路２１の出力を受ける遅延回路３４が設けられ、遅延回路３４の出力は、メモリセル電源端子１０とメモリセルアレイ２との間の配線に介設されたスイッチングトランジスタ４０のゲートに接続されている。また、一対のビット線ＢＩＴ，ＮＢＩＴ間に設けられたセンスアンプ３３の出力が初期化制御回路２１へフィードバックを掛けるように接続されている。また、初期化制御回路２１は、ＳＲＡＭの読み出し制御機能を有している。
【００７０】
以上のように構成された本実施形態の半導体記憶装置について、以下その動作を説明する。本実施形態の半導体記憶装置の基本的な動作は、第６の実施形態と同じであるが、以下の点で第６の実施形態とは異なる。
【００７１】
本実施形態においては、初期化制御回路２１に初期化信号ＲＳＴが入力されると、初期化データ信号ＲＤＩＮに応じて、基板電位制御回路２９がメモリセル１のアクセストランジスタ５とドライブトランジスタＴｎにフォワードバイアスを印加する。そして、メモリセル１の内部ノード１ｃと内部ノード１ｄに電位差が発生するタイミングで、初期化制御回路２１に制御された遅延回路３４により、メモリセル電源端子１０から電源電位ＶＤＤ-memがメモリセルアレイ２に供給されるようにスイッチングトランジスタ４０をオンにし、メモリセルアレイ２の初期化が行われる。次に、初期化制御回路２１によってＳＲＡＭの読み出し動作を行い、メモリセルアレイ２の初期化状態の検証としてセンスアンプ３３の出力を初期化制御回路２１に取り込んで初期化データとの比較を行う。そして、センスアンプの出力と初期化データとの各論理値の不一致があった場合、基板電位制御回路２９のフォワードバイアス量、および遅延回路３４の遅延量を増大させ、比較結果が一致するまで、初期化動作を繰り返す。
【００７２】
本実施形態によれば、メモリセルアレイ２の初期化状態をモニタすることによって、基板電位およびメモリセル電源を投入するタイミングを自動で調整することができるので、第６の実施形態の効果に加え、十分な時間をかけて確実にメモリセル１を所望のデータに初期化することができる。
【００７３】
（第８の実施形態）
図８は、本発明の第８の実施形態に係る半導体記憶装置であるＳＲＡＭのメモリセルアレイの回路図である。図８においては、図６に示す第６の実施形態のＳＲＡＭと同じ要素については、同じ符号を用い、説明を省略する。また、制御回路の図示も省略されているが、図６の制御回路１１が配置されていることが前提である。
【００７４】
図８に示すように、各メモリセル１の各ドライブトランジスタＴｎのソースノードは、配線４１，４２により、スイッチングトランジスタ３５を介して接地電位ＶＳＳに接続されている。そして、配線４１に介設されたスイッチングトランジスタ３５のゲートは、BIT側ドライブトランジスタソース電位制御線ＢＩＴ＿Ｄに接続され、配線４２に介設されたスイッチングトランジスタ３５のゲートは、NBIT側ドライブトランジスタソース電位制御線ＮＢＩＴ＿Ｄに接続されている。また、メモリセル１のアクセストランジスタ５とドライブトランジスタＴｎの基板領域の電位は接地電位ＶＳＳに設定されている。
【００７５】
以上のように構成された本実施形態の半導体記憶装置について、以下その動作を説明する。本実施形態の半導体記憶装置の基本的な動作は、第６の実施形態と同じであるが、以下の点で異なる。
【００７６】
本実施形態においては、ビット線ＢＩＴ，ＮＢＩＴに電源電位ＶＤＤが与えられているときに、一方のBIT側ドライブトランジスタソース電位制御線ＢＩＴ＿Ｄの電位を接地電位ＶＳＳにして、配線４１に介設されたスイッチングトランジスタ３５をＯＦＦの状態にし、メモリセル１のインバータ１ａのドライブトランジスタＴｎのソースノードをフローティング状態にすると、ドライブトランジスタＴｎのリーク電流の経路が断たれるため、メモリセル１の内部ノード１ｃの電位は、アクセストランジスタ５のリーク電流によって、より電源電位ＶＤＤ方向に遷移する。一方、NBIT側ドライブトランジスタソース電位制御線ＮＢＩＴ＿Ｄの電位を高電位にして、配線４２に介設されているスイッチングトランジスタ３５をＯＮの状態にすることにより、メモリセル１のインバータ１ｂのドライブトランジスタＴｎのリーク電流によって、メモリセル１の内部ノード１ｄの電位は、接地電位ＶＳＳ方向へ遷移する。したがって、メモリセル１の内部ノード１ｃ，１ｄの間の電位差が拡大されることになる。
【００７７】
本実施形態によれば、第６の実施形態の効果に加え、基板バイアスの制御を必要としないため、基板分離などの領域を必要とせずレイアウト面積を抑えることが可能である。
【００７８】
（第９の実施形態）
図９は、本発明の第９の実施形態に係る半導体記憶装置であるＳＲＡＭの回路図である。図９においては、図２（ａ），（ｂ）に示す第２の実施形態のＳＲＡＭと同じ要素については、同じ符号を用い、説明を省略する。
【００７９】
図９に示すように、メモリセルアレイ２は、複数の列３６（col１，col2，…）に分割されており、それぞれの列３６には、各メモリセル１（memcell）に接続される１対のビット線ＢＩＴ，ＮＢＩＴと、ビット線ＢＩＴ，ＮＢＩＴに接続される初期化用のバイアス回路７とが設けられている。各バイアス回路７は、初期化信号ＲＳＴとコラムデコード回路３７のデコード信号との論理演算を行なう論理ゲート３８の出力側と接続されている。トライステート出力のワード線ドライバ１３には、初期化信号ＲＳＴとロウデコード回路３９のデコード信号との論理演算を行なう論理ゲート４０の出力が接続されている。
【００８０】
以上のように構成された本実施形態の半導体記憶装置について、以下その動作を説明する。本実施形態の半導体記憶装置の基本的な動作は、第２の実施形態と同じであるが、以下の点で異なる。
【００８１】
本実施形態においては、初期化信号ＲＳＴがイネーブル状態になるとコラムデコード回路３７のデコード結果に応じて、論理ゲート３８が特定の初期化用バイアス回路７を選択する。同じように、ロウデコード回路３９のデコード結果に応じて、論理ゲート４０が特定のワード線ドライバ１３の出力をディスイネーブル状態にする。従って、選択された初期化用バイアス回路７とワード線ドライバ１３とに対応するメモリセルアレイ２の特定のメモリセル１に対して第２の実施形態と同様に初期化動作が行われる。初期化信号ＲＳＴがディスイネーブル状態になると初期化用バイアス回路７は全て非選択状態になり、ワード線ドライバ１３の出力は全てイネーブル状態に設定される。
【００８２】
本実施形態によれば、第２の実施形態の効果に加え、メモリセルアレイ２の特定のメモリセル１のみを所望のデータに初期化することが可能である。
【００８３】
なお、上記各実施形態では、ＳＲＡＭメモリセルの構造として、ｐチャネル型電界効果トランジスタとｎチャネル型電界効果トランジスタとを電源端子−接地間に直列に接続したインバータ１ａ，１ｂを設けたが、各実施形態において、ｐチャネル型電界効果トランジスタに代えて、抵抗体を配置しても、上記各実施形態と同じ効果を発揮することができる。
【産業上の利用可能性】
【００８４】
本発明に係る半導体記憶装置は、行列状にメモリセルを配置しランダムに書き込み、読み出し動作が行えるＳＲＡＭ、あるいはＳＲＡＭを搭載したシステムＬＳＩとして利用することができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施形態に係る半導体記憶装置の回路図である。
【図２】（ａ），（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の回路図、及び細部説明図である。
【図３】（ａ），（ｂ）は、本発明の第３の実施形態に係る半導体記憶装置のバイアス回路の２つの構成例を示す回路図である。
【図４】本発明の第４の実施形態に係る半導体記憶装置の回路図である。
【図５】本発明の第５の実施形態に係る半導体記憶装置の回路図である。
【図６】本発明の第６の実施形態に係る半導体記憶装置の回路図である。
【図７】本発明の第７の実施形態に係る半導体記憶装置の回路図である。
【図８】本発明の第８の実施形態に係る半導体記憶装置のメモリセルアレイの回路図である。
【図９】本発明の第９の実施形態に係る半導体記憶装置の回路図である。
【図１０】従来の半導体記憶装置のメモリセルの回路図である。
【符号の説明】
【００８６】
１  メモリセル
３  ワード線
４  ワード線ドライバ
５  アクセストランジスタ
６  ビット線
７  バイアス回路
１０  メモリセル電源
１２  制御回路電源
２１  初期化制御回路
２５  論理ゲート
２７  プリチャージ／イコライズ回路
２８  論理ゲート
２９  基板電位制御回路
３０  ドライブトランジスタ
３３  センスアンプ
３４  遅延回路
３７  コラムデコーダ
３９  ロウデコーダ
４０  スイッチングトランジスタ
４１  配線
４２  配線
Ｔｐ  ｐチャネル型電界効果トランジスタ（負荷用素子）
Ｔｎ  ｎチャネル型電界効果トランジスタ（ドライブトランジスタ）
【図１】
2005267694.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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