(57)【要約】【課題】  ダミーゲート電極除去後の残渣発生を抑制して、ダミーゲート電極を効率的に除去することのできる半導体装置の製造方法を提供する。【解決手段】  ダミーゲート電極としてのアモルファスシリコン膜パターン１０を形成した後、加熱処理によってダミーゲート電極の側壁部を酸化してシリコン酸化膜１１を形成する。この際、併せて、ダミーゲート電極を幅方向の長さが膜厚方向に変化する形状であって、この幅方向の長さがダミーゲート絶縁膜としてのシリコン酸化膜５との界面付近およびハードマスクとしてのシリコン窒化膜パターン９との界面付近で最小となり、中心付近に向かうにしたがって漸次増大する形状にする。【選択図】      図６
2005093530.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上にダミーゲート絶縁膜を形成する工程と、
前記ダミーゲート絶縁膜の上にアモルファスシリコン膜を成膜する工程と、
前記アモルファスシリコン膜の上にハードマスク材料膜を形成する工程と、
フォトリソグラフィ法により前記ハードマスク材料膜をエッチングして、前記アモルファスシリコン膜上に開口部を有するハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記アモルファスシリコン膜をエッチングし、ダミーゲート電極を形成する工程と、
前期ダミーゲート電極の上に前期ハードマスクが設けられた状態で加熱処理を行い、前記ダミーゲート電極の側壁部を酸化するとともに、前記ダミーゲート電極を幅方向の長さが膜厚方向に変化する形状であって、該幅方向の長さが前記ダミーゲート絶縁膜との界面付近および前記ハードマスクとの界面付近で最小となり、中心付近に向かうにしたがって漸次増大する形状にする工程と、
前記加熱処理後の前記ダミーゲート電極の側壁部にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサ形成後の前記ダミーゲート電極を被覆するように層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨して前記ダミーゲート電極の上面を露出させる工程と、
露出した前記ダミーゲート電極の酸化部分をウェットエッチングによって除去し、前記ダミーゲート電極と前記サイドウォールスペーサとの間に空洞部を形成する工程と、
前記酸化膜除去後の前記ダミーゲート電極をドライエッチングによって除去し、前記ダミーゲート絶縁膜を露出させる工程と、
露出した前記ダミーゲート絶縁膜を除去し、側面が前記サイドウォールスペーサで底面が前記半導体基板である溝部を形成する工程と、
前記溝部の内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜形成後の前記溝部を埋め込むようにメタルゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ハードマスク材料膜を形成する工程は、５５０℃以下の温度でシリコン窒化膜を堆積する工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記加熱処理は、７５０℃以上の温度のウェット酸化処理である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ダミーゲート電極を形成する工程の後であって前記加熱処理の前に、前記ダミーゲート電極に増速酸化を引き起こす不純物を注入する工程をさらに有する請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜は、シリコン酸化膜、アルミニウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ストロンチウム酸化膜およびチタン酸化膜並びにこれらの窒素添加膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜である請求項１〜４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より詳細には、メタルゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置では、高集積化に対応するためにトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。ゲート絶縁膜を薄膜化するとシリコン基板中に形成される空乏層の制御が容易となるので、ＭＯＳＦＥＴの短チャネル効果を抑制できるようになる。
【０００３】
しかしながら、ゲート絶縁膜の薄膜化によって相対的にゲート電極側にかかる電場が強くなると、ゲート電極中で十分なキャリア濃度が得られない場合に空乏層が形成されるという問題があった。特に、多結晶シリコン中への不純物の注入量には限界があることから、多結晶シリコンを用いてゲート電極を構成した場合、上記のようなゲート電極の空乏化の問題が生じる。
【０００４】
ゲート電極の空乏化は、実効的なゲート絶縁膜の膜厚を大きくして電流駆動力の減少を引き起こす。このため、ゲート絶縁膜を薄膜化するに際しては、空乏層分を考慮した上で予めゲート絶縁膜を数Å程度薄くしておくことが必要となる。しかし、ゲート絶縁膜の薄膜化が進むと、キャリア（電子および正孔）がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになるという問題があった。また、Ｐ型の多結晶シリコン中に含まれる不純物としてのＢ（ボロン）がゲート絶縁膜を突き抜けて半導体基板のチャネル層に到達し、トランジスタの閾値電圧をばらつかせるという問題もあった。
【０００５】
そこで、多結晶シリコンに代えて、金属をゲート電極材料として使用することが考えられている。これにより、ゲート電極の低抵抗化を図ることができるとともに、上述したゲート電極の空乏化の問題やＢの突き抜けの問題も解消することができる。
【０００６】
しかしながら、金属をゲート電極材料として用いた場合、後工程におけるソース・ドレイン領域への活性化アニール処理の際に金属がゲート絶縁膜と反応し、ＭＯＳトランジスタの電気的特性を低下させるという問題があった。そこで、活性化アニール処理を行った後にゲート電極を形成する方法が提案されている（非特許文献１〜２参照。）。
【０００７】
【非特許文献１】エイ・チャタジー（Ａ．Ｃｈａｔｔｅｒｊｅｅ）ら、リプレースメントゲートプロセスによって製造されたサブ１００ｎｍのゲート長を有するメタルゲートＮＭＯＳトランジスタ（Ｓｕｂ−１００ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ｍｅｔａｌ  Ｇａｔｅ  ＮＭＯＳ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  ａ  Ｒｅｐｌａｃｅｍｅｎｔ  Ｇａｔｅ  Ｐｒｏｃｅｓｓ）、アイ・イー・イー・イー（ＩＥＥＥ）、１９９７年、ｐ．８２１−８２４
【非特許文献２】エイ・ヤギシタ（Ａ．Ｙａｇｉｓｈｉｔａ）ら、ＣＭＰによる高性能の０．１μｍメタルゲートＭＯＳＦＥＴ（Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｍｅｔａｌ  Ｇａｔｅ  ＭＯＳＦＥＴｓ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  ＣＭＰ  ｆｏｒ  ０．１μｍ  Ｒｅｇｉｍｅ）、アイ・イー・イー・イー（ＩＥＥＥ）、１９９８年、ｐ．７８５−７８８
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来法において、ダマシン型またはリプレースメント型のゲート電極を形成する際には、ダミーゲート電極の形成工程およびその選択的除去工程が必須であった。しかしながら、全てのダミーゲート電極の断面形状が同一となるように形成するのは、パターンの粗密の程度を問わず非常に困難である。このため、以下に述べるような問題があった。
【０００９】
図１６は、従来のダミーゲート電極の断面図である。図において、ダミーゲート電極３０の断面は矩形状を呈している。このようなダミーゲート電極３０をエッチングにより除去した場合、図１７に示すように、ダミーゲート電極３０の残渣３１が発生するという問題があった。このことは、ダミーゲート電極３０の断面が順テーパ状に形成された場合も同様である。
【００１０】
このような残渣が発生すると、ダミーゲート電極を除去した後の開口部にゲート電極を形成した場合、トランジスタがそのエッジ部分において、半導体基板内に形成されたエクステンション領域とオーバーラップできなくなる。このため、トランジスタの閾値電圧が高くなり、電流利得が得られなくなるという問題があった。
【００１１】
一方、残渣をなくすためにダミーゲート電極を過剰にオーバーエッチングした場合には、図１６に示すダミーゲート電極３０の側壁部に形成されたサイドウォールスペーサ３２の後退を招く。このため、トランジスタの実効チャネルが大きくなり、所望の電気的特性が得られなくなるという問題もあった。
【００１２】
本発明は上述した問題点に鑑みてなされたものである。すなわち、本発明の目的は、ダミーゲート電極除去後の残渣発生を抑制して、ダミーゲート電極を効率的に除去することのできる半導体装置の製造方法を提供することにある。
【００１３】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の製造方法は、半導体基板の上にダミーゲート絶縁膜を形成する工程と、このダミーゲート絶縁膜の上にアモルファスシリコン膜を成膜する工程と、このアモルファスシリコン膜の上にハードマスク材料膜を形成する工程と、フォトリソグラフィ法によりハードマスク材料膜をエッチングして、アモルファスシリコン膜上に開口部を有するハードマスクを形成する工程と、このハードマスクをマスクとしてアモルファスシリコン膜をエッチングし、ダミーゲート電極を形成する工程と、このダミーゲート電極の上にハードマスクが設けられた状態で加熱処理を行い、ダミーゲート電極の側壁部を酸化するとともに、ダミーゲート電極を幅方向の長さが膜厚方向に変化する形状であって、この幅方向の長さがダミーゲート絶縁膜との界面付近およびハードマスクとの界面付近で最小となり、中心付近に向かうにしたがって漸次増大する形状にする工程と、加熱処理後のダミーゲート電極の側壁部にサイドウォールスペーサを形成する工程と、このサイドウォールスペーサ形成後のダミーゲート電極を被覆するように層間絶縁膜を形成する工程と、この層間絶縁膜を研磨してダミーゲート電極の上面を露出させる工程と、露出したダミーゲート電極の酸化部分をウェットエッチングによって除去し、ダミーゲート電極とサイドウォールスペーサとの間に空洞部を形成する工程と、酸化膜除去後のダミーゲート電極をドライエッチングによって除去し、ダミーゲート絶縁膜を露出させる工程と、露出したダミーゲート絶縁膜を除去し、側面がサイドウォールスペーサで底面が半導体基板である溝部を形成する工程と、この溝部の内面にゲート絶縁膜を形成する工程と、ゲート絶縁膜形成後の溝部を埋め込むようにメタルゲート電極を形成する工程とを有することを特徴とするものである。
【００１５】
本発明において、ハードマスク材料膜を形成する工程は、５５０℃以下の温度でシリコン窒化膜を堆積する工程とすることが好ましい。
【００１６】
本発明において、ダミーゲート電極の側壁部に酸化膜を形成するとともに、ダミーゲート電極を幅方向の長さが膜厚方向に変化する形状であって、この幅方向の長さがダミーゲート絶縁膜との界面付近およびハードマスクとの界面付近で最小となり、中心付近に向かうにしたがって漸次増大する形状にするために行う加熱処理は、７５０℃以上の温度のウェット酸化処理とすることができる。
【００１７】
また、本発明は、ダミーゲート電極を形成する工程の前に、ダミーゲート電極に増速酸化を引き起こす不純物を注入する工程をさらに有することができる。不純物を注入することによって、後に行う加熱処理を低温・短時間とすることができる。
【００１８】
本発明において、ゲート絶縁膜は、シリコン酸化膜、アルミニウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ストロンチウム酸化膜およびチタン酸化膜並びにこれらの窒素添加膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜とすることができる。
【発明の効果】
【００１９】
この発明は以上説明したように、アモルファスシリコン膜を用いてダミーゲート電極を形成し、加熱処理により、ダミーゲート電極の側壁部に酸化膜を形成するとともに、ダミーゲート電極を幅方向の長さが膜厚方向に変化する形状であって、この幅方向の長さがダミーゲート絶縁膜との界面付近およびハードマスクとの界面付近で最小となり、中心付近に向かうにしたがって漸次増大する形状にすることによって、残渣を発生させることなしにダミーゲート電極を除去することが可能となる。
【発明を実施するための最良の形態】
【００２０】
図１〜図１５を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図における各構成要素の寸法比は実際の半導体装置を限定するものではない。特に、図１〜図１４では、説明のために、ゲート電極が形成される部分を強調して表わしている。
【００２１】
まず、図１に示すように、半導体基板としてのシリコン基板１の表面に素子分離領域２を形成する。これにより、ＣＭＯＳトランジスタを構成するＮＭＯＳ領域とＰＭＯＳ領域とにシリコン基板１を区画する。その後、ＰＭＯＳ領域にＮウェル３を、ＮＭＯＳ領域にＰウェル４をそれぞれ形成する。
【００２２】
次に、半導体基板１の上に、ダミーゲート絶縁膜としてのシリコン酸化膜５を形成する（図２）。シリコン酸化膜５は、例えば、膜厚１０ｎｍ程度とすることができ、９００℃程度の温度の酸化性ガス雰囲気中でシリコン基板１の表面を酸化することによって形成することができる。
【００２３】
次に、シリコン酸化膜５の上にダミーゲート電極材料膜を形成する。本実施の形態においては、ダミーゲート電極材料膜としてアモルファスシリコン膜６を用いることを特徴としている。アモルファスシリコンは多結晶シリコンに比較して熱膨張率が大きいので、後述するように、本発明におけるダミーゲート電極を、幅方向の長さが膜厚方向に変化する形状であって、この幅方向の長さがダミーゲート絶縁膜との界面付近およびハードマスクとの界面付近で最小となり、中心付近に向かうにしたがって漸次増大する形状にすることが可能となる。尚、アモルファスシリコン膜６としては、例えば、５３０℃程度の温度で成膜した膜厚１５０ｎｍ程度の膜を用いることができる。
【００２４】
アモルファスシリコン膜６を形成した後は、この上にハードマスク材料膜としてのシリコン窒化膜７を形成する。ここで、シリコン窒化膜７は、下地のアモルファスシリコン膜６の多結晶化を防ぐために５５０℃以下の低温で成膜することが好ましい。尚、シリコン窒化膜７の膜厚はアモルファスシリコン膜６の膜厚との関係で適宜決定される。例えば、アモルファスシリコン膜６の膜厚が１５０ｎｍ程度である場合には、シリコン窒化膜７の膜厚は３０ｎｍ〜５０ｎｍの範囲にあることが好ましい。
【００２５】
シリコン窒化膜７を形成した後は、この上に反射防止膜（図示せず）を形成してもよい。反射防止膜は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００２６】
次に、シリコン窒化膜７の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン８を形成し、図３の構造とする。ここで、レジストパターン８はダミーゲート電極パターンに対応している。
【００２７】
次に、レジストパターン８をマスクとしてシリコン窒化膜７をドライエッチングする。その後、不要となったレジストパターン８を除去することによって、ハードマスクとしてのシリコン窒化膜パターン９を形成することができる（図４）。シリコン窒化膜パターン９は、図４に示すように、アモルファスシリコン膜６上に開口部９ａを有するパターンである。
【００２８】
次に、シリコン窒化膜パターン９をマスクとして、アモルファスシリコン膜６をドライエッチングする。これにより、ＮＭＯＳ領域およびＰＭＯＳ領域に、ダミーゲート電極としてのアモルファスシリコン膜パターン１０が形成される（図５）。
【００２９】
本実施の形態においては、アモルファスシリコン膜パターン１０を形成した後に、加熱処理（熱酸化処理）を行うことを特徴としている。
【００３０】
図５に示すように、アモルファスシリコン膜パターン１０の下部は、シリコン酸化膜５を介してシリコン基板１に固定されている。一方、アモルファスシリコン膜パターン１０の上部にはシリコン窒化膜パターン９が形成されている。ここで、シリコン窒化膜パターン９は熱酸化による変化を受けない。このような状態で加熱処理を行うと、アモルファスシリコン膜パターン１０の側壁部が酸化されてシリコン酸化膜１１となる。
【００３１】
また、アモルファスシリコンは熱膨張率が大きいが、上述したように、アモルファスシリコン膜パターン１０の上下は固定されているので、熱処理によってアモルファスシリコン膜パターン１０の酸化部分は幅方向（図６の横方向）に膨らんだ形状となる。これにより、ダミーゲート電極は、その幅方向の長さが膜厚方向（図６の縦方向）に変化する形状であって、幅方向の長さがシリコン酸化膜５との界面付近およびシリコン窒化膜パターン９との界面付近で最小となり、中心付近に向かうにしたがって漸次増大する形状となる。尚、ダミーゲート電極の非酸化部分（図６のアモルファスシリコン膜パターン１０）も、その幅方向の長さが膜厚方向に変化する形状となるが、幅方向の長さはシリコン酸化膜５との界面付近およびシリコン窒化膜パターン９との界面付近で最大となり、中心付近に向かうにしたがって漸次減少する形状となる。
【００３２】
上記の加熱処理は、具体的には、７５０℃以上の温度のウェット酸化処理とすることができる。１つの例として、温度８００℃程度でウェット酸化処理を行った場合には、図６で幅方向の長さが４ｎｍ〜１０ｎｍのシリコン酸化膜１１を形成することができる。尚、同じ条件でシリコン基板１の表面を酸化した場合には、膜厚２ｎｍ程度のシリコン酸化膜が形成される。
【００３３】
また、デバイス特性の低下を防止するため、できるだけ低温で短時間の加熱処理とすることが好ましい場合には、加熱処理の前に、Ｐ（リン）またはＢ（ボロン）などの増速酸化を引き起こす不純物をアモルファスシリコン膜パターン１０内に注入しておくことが好ましい。この際、例えば、２×１０１５ａｔｏｍｓ／ｃｍ２以上のドーズ量とすることができる。但し、注入エネルギーは、アモルファスシリコン膜を貫通しない程度の値とする必要がある。
【００３４】
次に、加熱処理後のアモルファスシリコン膜パターン１０をマスクとして、ＰＭＯＳ領域にあるシリコン基板１内に不純物をイオン注入し、ＰＭＯＳのポケット領域１２およびエクステンション領域１３を形成する。同様に、ＮＭＯＳ領域にあるシリコン基板１内にも不純物をイオン注入し、ＮＭＯＳのポケット領域１４およびエクステンション領域１５を形成する。これにより、図７に示す構造が得られる。
【００３５】
次に、サイドウォールスペーサ１６の形成工程へと進む。具体的には、６００℃程度の成膜温度でシリコン窒化膜を５０ｎｍの膜厚で全面に堆積した後、ドライエッチングを行うことによって形成することができる（図８）。その後、サイドウォールスペーサ１６の形成されたダミーゲート電極をマスクとしてシリコン基板１内に不純物をイオン注入する。これにより、図９に示すように、ＰＭＯＳのソース・ドレイン領域１７およびＮＭＯＳのソース・ドレイン領域１８を形成することができる。その後、加熱処理を行うことによってソース・ドレイン領域１７，１８の活性化を行う。
【００３６】
次に、エッチングストッパとしてのシリコン窒化膜１９および層間絶縁膜としてのＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜２０を、アモルファスシリコン膜パターン１０を被覆するようにして順に全面に形成し、図１０に示す構造とする。尚、図１０においては、シリコン窒化膜９は、シリコン窒化膜１９と一体化している。
【００３７】
シリコン窒化膜１９の膜厚は、例えば３０ｎｍ程度とすることができる。一方、ＨＤＰ酸化膜２０の膜厚は、例えば４００ｎｍ程度とすることができる。エッチングストッパおよび層間絶縁膜は、上記以外の他の物質からなる膜を用いてもよい。尚、本実施の形態においてはエッチングストッパはなくてもよい。
【００３８】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によってシリコン窒化膜１９およびＨＤＰ酸化膜２０を研磨し、ダミーゲート電極の上面を露出させる。これにより、図１１に示すように、非酸化部分としてのアモルファスシリコン膜パターン１０と、酸化部分としてのシリコン酸化膜１１が表面に露出する。
【００３９】
次に、ＨＦ（フッ化水素）水溶液などを用いたウェットエッチングによって、露出したシリコン酸化膜１１を選択的に除去する。これにより、アモルファスシリコン膜パターン１１とサイドウォールスペーサ１６との間に空洞部２１が形成される（図１２）。
【００４０】
次に、ドライエッチングによってアモルファスシリコン膜パターン１０の除去を行う。
【００４１】
従来のダミーゲート電極の断面形状は、図１６で説明したような矩形状または順テーパ状であった。このような形状の場合、ドライエッチングの際にプラズマ放電によって励起された活性種はエッチングによって形成される溝の底部まで到達し難く、これが残渣発生の原因となっていた。
【００４２】
一方、本実施の形態においては、アモルファスシリコン膜パターン１０とサイドウォールスペーサ１６との間に空洞部２１が設けられているので、図１３に示すように、活性種は、アモルファスシリコン膜パターン１０に対して垂直方向（図の上方向）から衝突するだけでなく、空洞部２１の存在によって水平方向（図の横方向）からも衝突する。ここで、図１３の矢印２２は、活性種が衝突する方向を示している。したがって、従来の垂直方向からのみエッチングが進行する方法に比較して、効率的にアモルファスシリコン膜パターン１０の除去を行うことができ、残渣の発生を抑制することが可能となる。
【００４３】
また、本実施の形態においては、アモルファスシリコン膜パターン１０を、幅方向の長さが膜厚方向に変化する形状であって、この幅方向の長さがシリコン酸化膜５との界面付近およびシリコン窒化膜パターン９との界面付近で最小となり、中心付近に向かうにしたがって漸次増大する形状としている。このような形状とすることによって、トランジスタの実効チャネルを変えずに空洞部２１を形成することが可能となる。
【００４４】
アモルファスシリコン膜パターン１０を除去した後は、露出したシリコン酸化膜５を除去し、図１４に示す構造とする。図１４において、溝部２３は、実際にトランジスタが形成されるゲート溝であり、側面がサイドウォールスペーサ１６で底面がシリコン基板１となっている。
【００４５】
以上の工程によって、ゲート溝としての溝部２３を形成した後は、溝部２３の内面にゲート絶縁膜２４を形成する。次に、溝部２３にゲート電極材料を埋め込んでメタルゲート電極２５を形成する。
【００４６】
メタルゲート電極２５を形成するためには、溝部２３を含むＨＤＰ酸化膜２０の全面にメタルゲート電極材料を成膜する。ここで、メタルゲート電極材料は、溝部２３の深さよりも厚い膜厚で形成することが好ましい。次に、ＣＭＰ法などによって、メタルゲート電極材料をＨＤＰ酸化膜２０の表面が露出するまで研磨する。これにより、メタルゲート電極２５を形成することができる（図１５）。
【００４７】
次に、再び層間絶縁膜としてのＨＤＰ酸化膜２０を形成してから、メタルゲート電極２５およびソース・ドレイン領域１７，１８の上にコンタクトを開口し、コンタクトの内部にバリアメタルを介してタングステンなどの配線材料を埋め込むことによってインターコネクト２６を形成する（図１５）。その後、配線材料の堆積およびパターニング工程を経ることによって、配線構造を形成することができる。
【００４８】
図１５において、ゲート絶縁膜２４としては、シリコン酸化膜またはシリコン酸窒化膜などを用いることができる。また、ゲート絶縁膜２４として、金属酸化膜および金属珪酸化膜などの高誘電率絶縁膜を用いることもできる。具体的には、Ｓｉ（シリコン）、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｓｒ（ストロンチウム）およびＴｉ（チタン）よりなる群から選ばれるいずれか１の元素の酸化物を用いることができる。また、これらの元素の酸化物に窒素を添加したものをゲート絶縁膜２４として用いてもよい。さらに、ゲート絶縁膜２４は単層膜に限らず、上記いずれかの物質からなる膜を２種以上組み合わせて積層させた積層膜であってもよい。
【００４９】
また、図１５において、メタルゲート電極２５は、１種類の金属の膜から構成されていてもよいし、２種以上の金属膜を積層させた積層膜から構成されていてもよい。メタルゲート電極材料として使用可能な金属は、トランジスタの閾値電圧およびゲート配線抵抗値を所望の値にすることのできるものであれば特に限定されるものではない。具体的には、Ａｌ（アルミニウム）、Ｗ（タングステン）、Ｃｓ（セシウム）、Ｃｏ（コバルト）またはＴｉＮ（窒化チタン）などを用いることができる。
【図面の簡単な説明】
【００５０】
【図１】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図２】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図３】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図４】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図５】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図６】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図７】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図８】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図９】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１０】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１１】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１２】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１３】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１４】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１５】本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図１６】従来の半導体装置の製造工程を示す断面図である。
【図１７】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５１】
１  シリコン基板
２  素子分離領域
３  Ｎウェル
４  Ｐウェル
５  シリコン酸化膜
６  アモルファスシリコン膜
７  シリコン窒化膜
８  レジストパターン
９  シリコン窒化膜パターン
１０  アモルファスシリコン膜パターン
１１  シリコン酸化膜
１２，１４  ハロー領域
１３，１５  エクステンション領域
１６  サイドウォールスペーサ
１７，１８  ソース・ドレイン領域
１８  シリコン窒化膜
２０  ＨＤＰ酸化膜
２１  空洞部
２３  溝部
２４  ゲート絶縁膜
２５  メタルゲート電極
２６  インターコネクト
３０  ダミーゲート電極
３１  残渣
３２  サイドウォールスペーサ
【図１】
2005093530.tif 000003
【図２】
2005093530.tif 000004
【図３】
2005093530.tif 000005
【図４】
2005093530.tif 000006
【図５】
2005093530.tif 000007
【図６】
2005093530.tif 000008
【図７】
2005093530.tif 000009
【図８】
2005093530.tif 000010
【図９】
2005093530.tif 000011
【図１０】
2005093530.tif 000012
【図１１】
2005093530.tif 000013
【図１２】
2005093530.tif 000014
【図１３】
2005093530.tif 000015
【図１４】
2005093530.tif 000016
【図１５】
2005093530.tif 000017
【図１６】
2005093530.tif 000018
【図１７】
2005093530.tif 000019