(57)【要約】【課題】縮小可能な２−トランジスタメモリセルを具備した不揮発性半導体メモリ装置を提供する。【解決手段】ここに開示される不揮発性半導体メモリ装置はビットライン、一対のデータライン、および複数個の縮小可能な２−トランジスタメモリセルを含む。前記メモリセルは前記ビットラインを共有するように前記一対のデータラインの間に配列されている。前記メモリ装置は前記一対のデータラインのうちの一つを選択するデータライン選択回路と、前記ビットラインおよび前記選択されたデータラインの間の電圧差を感知増幅する感知増幅回路をさらに含む。【選択図】図１
2005196958.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインと、
第１および第２データラインと、
前記ビットラインと前記第１データラインとの間に並列連結された第１グループの縮小可能な２トランジスタメモリ（ＳＴＴＭ）セルと、
前記ビットラインと前記第２データラインとの間に並列連結された第２グループのＳＴＴＭセルとを含むことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記第１グループのＳＴＴＭセルに各々連結された第１グループの制御ラインと、
前記第２グループのＳＴＴＭセルに各々連結された第グループの制御ラインとをさらに含み、前記第１グループの制御ラインと前記第２グループの制御ラインとが交互に配列されていることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
制御信号に応答して前記第１および第２データラインのうちのいずれか一つを選択する選択回路と、
前記ビットラインと前記選択されたデータラインとの間の電圧差を感知増幅する感知増幅回路とをさらに含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
書き込み動作の時、前記感知増幅回路は、選択されたＳＴＴＭセルに保持されているデータを感知し、その次に、書き込むべきデータを前記選択されたＳＴＴＭセルに書き込むことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
読み出し動作の時、前記感知増幅回路は、選択されたＳＴＴＭセルに保持されているデータを感知して外部に出力し、前記感知されたデータが外部に出力されると同時に前記感知されたデータを前記選択されたＳＴＴＭセルに再保存することを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項６】
前記感知増幅回路は、選択されたＳＴＴＭセルに保持されているデータを感知する時、前記選択されたＳＴＴＭセルにバイアス電流を供給することを特徴とする請求項４または請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記ＳＴＴＭセルの各々は、読み出しトランジスタと書き込みトランジスタとを含み、前記感知増幅回路は、読み出し／書き込み動作の時、前記選択されたＳＴＴＭセルにバイアス電流を供給するバイアス電流供給部を含むことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項８】
前記ＳＴＴＭセルの読み出しトランジスタのバルク領域は、前記感知増幅回路のバイアス電流供給部のバルク領域と電気的に分離されていることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記ＳＴＴＭセルの感知ノード電圧分布は、前記ＳＴＴＭセルの読み出しトランジスタのバルク領域に印加される電圧を調節することによって検証されることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
複数個のデータライン対と、
前記各対のデータラインの間に配列された複数個のビットラインと、
前記各対のデータラインの間に配列されたビットラインを共有するように配列された複数個の縮小可能な２トランジスタメモリ（ＳＴＴＭ）セルと、
前記データライン対の各々に対応し、各々が対応するデータライン対のうちの一つのデータラインを選択する複数個のデータライン選択器と、
前記データライン選択器に各々対応し、各々が対応するデータライン選択器によって選択されたデータラインと対応するビットラインとの間の電圧差を感知増幅する複数個の感知増幅器とを含むことを特徴とする不揮発性半導体メモリ装置。
【請求項１１】
前記各対のデータラインに連結されたＳＴＴＭセルは第１および第２グループで区分され、前記第１グループのＳＴＴＭセルは第１グループの制御ラインに各々連結され、前記第２グループのＳＴＴＭセルは第２グループの制御ラインに各々連結され、前記第１グループの制御ラインと前記第２グループの制御ラインとが交互に配列されていることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
書き込み動作の時、前記感知増幅器の各々は選択されたＳＴＴＭセルに保持されているデータを感知し、その次に、書き込むべきデータを前記選択されたＳＴＴＭセルに書き込むことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１３】
読み出し動作の時、前記感知増幅器の各々は選択されたＳＴＴＭセルに保持されているデータを感知して外部に出力し、前記感知されたデータが外部に出力されると同時に、前記感知されたデータを前記選択されたＳＴＴＭセルに再保存することを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記感知増幅器の各々は、選択されたＳＴＴＭセルに保持されているデータを感知する時、前記選択されたＳＴＴＭセルにバイアス電流を供給することを特徴とする請求項１２または請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記ＳＴＭセルの各々は、読み出しトランジスタと書き込みトランジスタとを含み、前記感知増幅器の各々は、読み出し／書き込み動作の時、選択されたＳＴＴＭセルにバイアス電流を供給するバイアス電流供給部を含むことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記ＳＴＴＭセルの読み出しトランジスタのバルク領域は、前記感知増幅器の各々のバイアス電流供給部のバルク領域と電気的に分離されていることを特徴とする請求項１５に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記ＳＴＴＭセルの感知ノード電圧分布は、前記ＳＴＴＭセルの読み出しトランジスタのバルク領域に印加される電圧を調節することによって検証されることを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するものであって、さらに具体的には縮小可能な２トランジスタメモリセルを具備した不揮発性半導体メモリ装置に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ装置はＳＲＡＭ装置のような他のメモリ装置に比べて高集積化が可能な長所を有するが、一方で、メモリセルからの漏洩電流、内部雑音および外部から入射するα粒子によって発生するソフトエラーのために、メモリ装置の縮小要求に従って減少する保持電荷を維持することが難しくなっている。ＤＲＡＭ装置のメモリセルは、保持しているデータを維持するために一定のリフレッシュ動作を要求する。したがって、待機状態でさえも電力消耗が大きい。
【０００３】
これと異なって、フラッシュメモリ装置、またはＥＥＰＲＯＭ素子は、メモリセルに保持されたデータを維持するためにメモリセルをリフレッシュさせる必要がないという長所を有する。しかし、フラッシュメモリ装置の主な欠点は、メモリセルをプログラムするために相対的に長い時間がかかるので、その相対的な遅いアクセス時間を改善し難いことである。これに加えて、フラッシュメモリ装置のメモリセルをプログラム（書き込み）または消去するためには高い電圧が必要である。消去およびプログラム動作が実施される間に与えられる高い電界は酸化膜からなるトンネリングバリヤ層の膜質を低下させる。このような現象は、消去およびプログラム動作の回数が増加するほど深化される。一般的に、消去およびプログラム動作の回数が１０５回に到達すると、酸化膜からなるトンネリングバリヤ層の機能を失う。結果的に、メモリ素子は制限された寿命を有する。
【０００４】
したがって、ＤＲＡＭおよびフラッシュメモリ装置の長所を全て有する新しいメモリセルが要求されている。すなわち、長時間のデータ維持、低い動作電圧、高速動作、高信頼性および集積度と関連して縮小可能なメモリセルを有する半導体メモリ装置に対する必要性が要求されている。縮小可能な２トランジスタメモリセル（ｓｃａｌａｂｌｅ  ｔｗｏ  ｔｒａｎｓｉｓｔｏｒ  ｍｅｍｏｒｙ  ｃｅｌｌ；以下、“ＳＴＴＭセル”という）と呼ばれるそのような新しいメモリセルがＮａｋａｚａｔｏ等によって提案されている（特許文献１および非特許文献１参照）。Ｎａｋａｚａｔｏ等は、新しい素子を平面局部電子素子記憶（ｐｌａｎａｒ  ｌｏｃａｌｉｚｅｄ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅ  ｍｅｍｏｒｙ；ＰＬＥＤＭ）セルと呼んでいる。このメモリセルは、不揮発性、高速動作、低い電力消耗および高集積度の特徴を有する。また、このメモリセルは、電気的に絶縁された記憶モードを有するので、ソフトエラーに対する耐性が優れており、信号対雑音の比（Ｓ／Ｎ比）が高いので利得（ｇａｉｎ）が高い。これに加えて、このメモリセルは、ホットキャリアによる劣化なしに常温で動作する量子トンネリング素子であり、既存のシリコン工程技術を使用して製作することができる。
【特許文献１】米国特許第５，９５２，６９２号公報
【非特許文献１】ＩＥＤＭ  ９７、ｐｐ．１７９〜１８２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高速で動作可能な不揮発性半導体メモリ装置を提供することである。
【０００６】
本発明の他の目的は、向上したアレイ構造を有する不揮発性半導体メモリ装置を提供することである。
【０００７】
本発明の更に他の目的は、ＳＴＴＭセルの感知ノードの電圧分布を検証することができる不揮発性半導体メモリ装置を提供することである。
【課題を解決するための手段】
【０００８】
上述の目的を達成するための本発明の特徴によれば、不揮発性半導体メモリ装置は、ビットラインと、第１および第２データラインと、前記ビットラインと前記第１データラインとの間に並列連結された第１グループの縮小可能な２トランジスタメモリ（ＳＴＴＭ）セルと、前記ビットラインと前記第２データラインとの間に並列連結された第２グループのＳＴＴＭセルとを含む。
【０００９】
例示的な実施形態において、前記メモリ装置は、前記第１グループのＳＴＴＭセルに各々連結された第１グループの制御ラインと、前記第２グループのＳＴＴＭセルに各々連結された第２グループの制御ラインとさらに含み、前記第１グループの制御ラインと前記第２グループの制御ラインとが交互に配列される。
【００１０】
例示的な実施形態において、前記メモリ装置は、制御信号に応答して前記第１および第２データラインのうちのいずれか一つを選択する選択回路と、前記ビットラインと前記選択されたデータライン間の電圧差を感知増幅する感知増幅回路をさらに含む。
【００１１】
例示的な実施形態において、書き込み動作の時、前記感知増幅回路は、選択されたＳＴＴＭセルに保持されているデータを感知し、その次に、書き込むべきデータを前記選択されたＳＴＴＭセルに書き込む。
【００１２】
例示的な実施形態において、読み出し動作の時、前記感知増幅回路は、選択されたＳＴＴＭセルに保持されているデータを感知して外部に出力し、前記感知されたデータが外部に出力されると同時に前記感知されたデータを前記選択されたＳＴＴＭセルに再貯蔵する。
【００１３】
例示的な実施形態において、前記感知増幅回路は、選択されたＳＴＴＭセルに保持されているデータを感知する時、前記選択されたＳＴＴＭセルにバイアス電流を供給する。
【００１４】
例示的な実施形態において、前記ＳＴＴＭセルの各々は、読み出しトランジスタと書き込みトランジスタとを含み、前記感知増幅回路は、読み出し／書き込み動作の時、前記選択されたＳＴＴＭセルにバイアス電流を供給するバイアス電流供給部を含む。
【００１５】
例示的な実施形態において、前記ＳＴＴＭセルの読み出しトランジスタのバルク領域は、前記感知増幅回路のバイアス電流供給部のバルク領域と電気的に分離される。前記ＳＴＴＭセルの感知ノード電圧分布は、前記ＳＴＴＭセルの読み出しトランジスタのバルク領域に印加される電圧を調節することによって検証されることができる。
【００１６】
本発明の他の特徴によれば、不揮発性半導体メモリ装置は、複数個のデータライン対と、前記各対のデータラインの間に配列された複数個のビットラインと、前記各対のデータラインの間に配列されたビットラインを共有するように配列された複数個の縮小可能な２−トランジスタメモリ（ＳＴＴＭ）セルと、前記データライン対の各々に対応し、各々が対応するデータライン対のうちの一つのデータラインを選択する複数個のデータライン選択器と、前記データライン選択器に各々対応し、各々が対応するデータライン選択器によって選択されたデータラインと対応するビットラインの間の電圧差を感知増幅する複数個の感知増幅器を含む。
【００１７】
例示的な実施形態において、前記各対のデータラインに連結されたＳＴＴＭセルは、第１および第２グループで区分され、前記第１グループのＳＴＴＭセルは、第１グループの制御ラインに各々連結され、前記第２グループのＳＴＴＭセルは、第２グループの制御ラインに各々連結され、前記第１グループの制御ラインと前記第２グループの制御ラインとが交互に配列される。
【００１８】
例示的な実施形態において、書き込み動作の時、前記感知増幅器の各々は、選択されたＳＴＴＭセルに保持されているデータを感知し、その次に、書き込むべきデータを前記選択されたＳＴＴＭセルに書き込む。読み出しの動作の時、前記感知増幅器の各々は、選択されたＳＴＴＭセルに貯蔵されたデータを感知して外部に出力し、前記感知されたデータが外部に出力されると同時に前記感知されたデータを前記選択されたＳＴＴＭセルに再保存する。前記感知増幅器の各々は、選択されたＳＴＴＭセルに保存されているデータを感知する時、前記選択されたＳＴＴＭセルにバイアス電流を供給する。
【００１９】
例示的な実施形態において、前記ＳＴＴＭセルの各々は、読み出しトランジスタと書き込みトランジスタとを含み、前記感知増幅器の各々は、読み出し／書き込み動作の時、選択されたＳＴＴＭセルにバイアス電流を供給するバイアス電流供給部を含む。前記ＳＴＴＭセルの読み出しトランジスタのバルク領域は、前記感知増幅器の各々のバイアス電流供給部のバルク領域と電気的に分離される。前記ＳＴＴＭセルの感知ノード電圧分布は、前記ＳＴＴＭセルの読み出しトランジスタのバルク領域に印加される電圧を調節することによって検証されることができる。
【発明の効果】
【００２０】
本発明によれば、例えば、アレイ構造を改善することによってバースト読み出し／書き込み動作を実行することが可能であり、その結果、高速で動作可能な不揮発性半導体メモリ装置を実現することができる。また、本発明によれば、例えば、読み出しトランジスタのバルクを感知増幅ブロックのバルクと分離し、バルク電圧を調節することによって、または読み出しトランジスタに供給されるバイアス電流を調節することによって、ＳＴＴＭセルの感知ノードの電荷分布を検証することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の例示的な実施形態を添付図面に基づいて以下詳細に説明する。
【００２２】
図１は、本発明の一実施形態の不揮発性半導体メモリ装置を示すブロック図である。
【００２３】
図１を参照すれば、本発明の一実施形態の不揮発性半導体メモリ装置は、メモリセルアレイ１１０を含ム。メモリセルアレイ１１０には、複数個のＳＴＴＭセル（または不揮発性メモリセル）ＭＣがマトリックス状に配列されている。各ＳＴＴＭセルＭＣは、書き込みトランジスタ（または垂直トランジスタ）Ｎ１と、読み出しトランジスタ（または感知トランジスタ）Ｎ２を含んで構成される。メモリセルアレイ１１０は、複数個のデータライン、複数個のビットライン、および複数個の制御ラインを含む。図１に示したように、一つのビットラインは、二つの列に属するＳＴＴＭセルによって共有される。例えば、ビットラインＢＬ０は、データラインＤＬ０ｅ、ＤＬ０ｏに連結されたＳＴＴＭセルＭＣによって共有され、ビットラインＢＬ１は、データラインＤＬ１ｅ、ＤＬ１ｏに連結されたＳＴＴＭセルＭＣによって共有される。データラインＤＬ０ｅとビットラインＢＬ０に連結されたＳＴＴＭセルＭＣは制御ラインＣＬ０に連結され、データラインＤＬ０ｏとビットラインＢＬ０に連結されたＳＴＴＭセルＭＣは制御ラインＣＬ１に連結される。同様に、データラインＤＬ１ｅとビットラインＢＬ１に連結されたＳＴＴＭセルＭＣは制御ラインＣＬ０に連結され、データラインＤＬ１ｏとビットラインＢＬ１に連結されたＳＴＴＭセルＭＣは制御ラインＣＬ１に連結される。
【００２４】
先の説明によれば、各ＳＴＴＭセルＭＣは対応するデータラインに連結され、二つの隣接したデータライン（例えば、ＤＬ０ｅ、ＤＬ０ｏ）の間には一つのビットライン（例えば、ＢＬ０）が配列されている。すなわち、各対のデータライン（例えば、ＤＬ０ｅ、ＤＬ０ｏ）の間には対応するビットラインＢＬ０が配列されている。読み出し／書き込み動作が実行される時、共有されたビットラインの各々に連結された一対のＳＴＴＭセルのうちの一つのみが選択される。例えば、ＤＬ０ｅおよびＢＬ０ラインに連結されたＳＴＴＭセルＭＣは制御ラインＣＬ０が活性化される時に選択され、ＤＬ０ｏおよびＢＬ０ラインに連結されたＳＴＴＭセルは制御ラインＣＬ１が活性化される時に選択される。図１には、４個のデータラインＤＬ０ｅ、ＤＬ０ｏ、ＤＬ１ｅ、ＤＬ１ｏと二つのビットラインＢＬ０、ＢＬ１のみが図示されているが、図１に示した回路パターンが繰り返して配列されうることは、この分野の通常の知識を有する者に自明である。
【００２５】
図１を更に参照すれば、本発明の実施形態の不揮発性半導体メモリ装置１００は、データライン選択ブロック、感知増幅ブロック、列ゲートブロックをさらに含む。図２には、例示的に、二つのデータライン選択ブロック１２０ａ、１２０ｂ、二つの感知増幅ブロック１３０ａ、１３０ｂ、および二つの列ゲートブロック１４０ａ、１４０ｂが図示されている。
【００２６】
データライン選択ブロック１２０ａ、１２０ｂの各々は、対応する二つのデータラインのうちの一つを選択するように構成されている。例えば、データライン選択ブロック１２０ａは、制御信号ＰＩＳＯＤＬｅ、ＰＩＳＯＤＬｏに応答してデータラインＤＬ０ｅ、ＤＬ０ｏのうちの一つを選択し、データライン選択ブロック１２０ｂは、制御信号ＰＩＳＯＤＬｅ、ＰＩＳＯＤＬｏに応答してデータラインＤＬ１ｅ、ＤＬ１ｏのうちの一つを選択する。データライン選択ブロック１２０ａ、１２０ｂの各々は、二つのＮＭＯＳトランジスタＭ０、Ｍ１で構成されうる。データライン選択ブロック１２０ａのＮＭＯＳトランジスタＭ０は、データラインＤＬ０ｅとラッチノードＢＬＳＡ０Ｂの間に連結され、制御信号ＰＩＳＯＤＬｅによって制御される。データライン選択ブロック１２０ａのＮＭＯＳトランジスタＭ１は、データラインＤＬ０ｏとラッチノードＢＬＳＡ０Ｂとの間に連結され、制御信号ＰＩＳＯＤＬｏによって制御される。データライン選択ブロック１２０ｂのＮＭＯＳトランジスタＭ０、Ｍ１も、先の説明と同様に連結されるので、それに対する説明は省略する。
【００２７】
感知増幅ブロック１３０ａ、１３０ｂの各々は、選択されたデータラインおよびそれに関連したビットラインとの間の電圧差を感知増幅する。感知増幅ブロック１３０ａ、１３０ｂは、ＮＭＯＳトランジスタＭ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ９、Ｍ１０、Ｍ１２とＰＭＯＳトランジスタＭ７、Ｍ８、Ｍ１１で構成され、図面に示したように連結されている。感知増幅ブロック１３０ａ、１３０ｂの構成要素は同一の参照番号に表記されている。例えば、読み出しモードの間、各感知増幅ブロックは、選択されたＳＴＴＭセルに保持されたデータをビットラインを通じて読み出し、読み出されたデータをデータラインを通じて再選択されたＳＴＴＭセルに再保存する。この時、読み出されたデータは、対応する列ゲートブロックを通じて外部に出力される。書き込みモードの間、各感知増幅ブロックは、選択されたＳＴＴＭセルに保持されたデータをビットラインを通じてまず読み出し、書き込まれるデータがビットラインにローディングされた後に、データラインを通じて選択されたＳＴＴＭセルに書き込みデータを保存する。これについては、以後に詳細に説明する。
【００２８】
例示的な実施形態において、ＮＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ１１は、書き込み／読み出し動作の時に、選択されたＳＴＴＭセルの読み出しトランジスタにバイアス電流を供給するバイアス電流供給部を形成する。先の説明の不揮発性メモリ装置は、よく知られたバースト読み出し／書き込み動作に適したアレイ構造および周辺回路を有し、その結果、高速動作が可能である。
【００２９】
図２は、本発明の実施形態の不揮発性半導体メモリ装置の書き込み動作を説明するためのタイミング図である。ここでは、ＳＴＴＭセルにデータ‘０’が保持される場合には、ＳＴＴＭセルの感知ノードＳＮｅ／ＳＮｏに電荷（例えば、ホール）が充電され、ＳＴＴＭセルにデータ‘１’が保持される場合には、ＳＴＴＭセルの感知ノードＳＮｅ／ＳＮｏに電荷が充電されないと仮定して、不揮発性半導体メモリ装置における書き込み動作を説明する。説明の便宜上、データラインＤＬ０ｅ、ＤＬ０ｏに各々連結された一対のＳＴＴＭセルを利用して書き込み動作を説明する。残りのデータラインに連結されたＳＴＴＭセルの書き込み動作も同様に実行されることは自明である。
【００３０】
書き込み動作が開始されると、図２に示したように、制御信号ＰＩＳＯＤＬｅは高電圧Ｖｐｐのハイレベルに活性化される一方、制御信号ＰＩＳＯＤＬｏはマイナス電圧Ｖｂのローレベルに非活性される。これは、データラインＤＬ０ｅがＮＭＯＳトランジスタＭ０を通じて感知増幅ブロック１３０ａのラッチノードＢＬＳＡ０Ｂに連結されるように、そして、データラインＤＬ０ｏが感知増幅ブロック１３０ａのラッチノードＢＬＳＡ０Ｂから電気的に絶縁されるようにする。すなわち、一つのデータラインのみが感知増幅ブロックに連結される。電源電圧Ｖｃｃより低い電圧が制御ラインＰＢＩＡＳに供給されることによってＰＭＯＳトランジスタＭ１１を通じてラッチノードＢＬＳＡ０にはバイアス電流が供給される。ラッチノードＢＬＳＡ０に供給されたバイアス電流はＮＭＯＳトランジスタＭ３を通じてビットラインＢＬ０に供給される。ビットラインＢＬ０に供給されるバイアス電流は制御ラインＰＣＬＡＭＰの電圧レベルに従ってＮＭＯＳトランジスタＭ３によって制限される。これと同時に、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の電圧が制御ラインＣＬ０に供給される時、ビットラインＢＬ０に供給された電流は、選択されたＳＴＴＭセルに保持されているデータに従って、選択されたＳＴＴＭセルの読み出しトランジスタＮ２を通じて選択的に放電される。例えば、選択されたＳＴＴＭセルにデータ‘１’が保持されている場合、ビットラインＢＬ０に供給された電流は、選択されたＳＴＴＭセルの読み出しトランジスタＮ２を通じて放電されない。
【００３１】
選択されたＳＴＴＭセルにデータ‘１’が保持されている場合、図２に示したように、ラッチノードＢＬＳＡ０の電圧はプリチャージ電圧ＶＢＬより高くなる。信号ラインＰＳＡＢに電源電圧Ｖｃｃが供給され、信号ラインＰＳＡに電源電圧Ｖｃｃより低い電圧が供給されることによって、ラッチノードＢＬＳＡ０の電圧は電源電圧Ｖｃｃに増幅され、ラッチノードＢＬＳＡ０Ｂの電圧はマイナス電圧Ｖｂに増幅される。これと同時に、制御信号ＣＳＬが活性化されることによって、列ゲートブロック１４０ａのＮＭＯＳトランジスタＭ１３を通じてラッチノードＢＬＳＡ０に書き込まれるデータが伝達される。書き込まれるデータが‘０’である場合は、図２に示したように、ラッチノードＢＬＳＡ０、ＢＬＳＡ０Ｂの値は反転される。すなわち、ラッチノードＢＬＳＡ０の電圧は電源電圧Ｖｃｃからマイナス電圧Ｖｂに変わり、ラッチノードＢＬＳＡ０Ｂの電圧はマイナス電圧Ｖｂから電源電圧Ｖｃｃに変わる。結果的に、書き込まれるデータが‘０’である場合は、データラインＤＬ０ｅに電源電圧Ｖｃｃが供給される。これと同時に、制御ラインＣＬ０の電圧が高電圧Ｖｐｐに増加する。制御ラインＣＬ０の電圧が高電圧Ｖｐｐに増加することによって、選択されたＳＴＴＭセルの書き込みトランジスタＮ１がターンオンされる。したがって、選択されたＳＴＴＭセルの感知ノードＳＮｅに電荷が充電される。すなわち、先の説明の動作を通じて選択されたＳＴＴＭセルにデータ‘０’が書き込まれる。
【００３２】
選択されたＳＴＴＭセルにデータ‘０’が書き込まれた後、制御ラインＰＩＳ０ＤＬｅ、ＰＩＳ０ＤＬｏ、ＰＳＡＢ、ＰＳＡは電源電圧Ｖｃｃのハイレベルになる。これと同時に、図２に示したように、制御信号ＰＲＥＢＬ、ＰＥＱ、ＰＲＥＤＬは電源電圧Ｖｃｃのハイレベルに活性化される。制御信号ＰＲＥＢＬ、ＰＥＱ、ＰＲＥＤＬがハイレベルに活性化されることによって、ビットラインＢＬ０は接地電圧Ｖｓｓにプリチャージされ、ビットラインＢＬ０とデータラインＤＬ０ｅ、ＤＬ０ｏはＶＢＬ電圧に各々プリチャージされる。
【００３３】
信号ラインＢＬ０、ＤＬ０ｏ、ＣＬ１に連結されたＳＴＴＭセルにデータ‘１’を保存する動作を説明すれば次の通りである。図２に示したように、制御信号ＰＩＳＯＤＬｏは高電圧Ｖｐｐのハイレベルに活性化される一方、制御信号ＰＩＳＯＤＬｅはマイナス電圧Ｖｂのローレベルに非活性化される。これはデータラインＤＬ０ｏがＮＭＯＳトランジスタＭ１を通じて感知増幅ブロック１３０ａのラッチノードＢＬＳＡ０Ｂに連結されるように、そしてデータラインＤＬ０ｅが感知増幅ブロック１３０ａのラッチノードＢＬＳＡ０Ｂから電気的に絶縁されるようにする。制御信号ＰＢＩＡＳに電源電圧Ｖｃｃより低い電圧が供給されることによってＰＭＯＳトランジスタＭ１１を通じてラッチノードＢＬＳＡ０にはバイアス電流が供給される。ラッチノードＢＬＳＡ０に供給されたバイアス電流はＮＭＯＳトランジスタＭ３を通じてビットラインＢＬ０に供給される。ビットラインＢＬ０に供給されるバイアス電流は制御ラインＰＣＬＡＭＰの電圧レベルに従ってＮＭＯＳトランジスタＭ３によって制限される。これと同時に、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の電圧が制御ラインＣＬ１に供給される時、ビットラインＢＬ０に供給された電流は、選択されたＳＴＴＭセルに保持されているデータに従って、選択されたＳＴＴＭセルの読み出しトランジスタを通じて選択的に放電される。例えば、選択されたＳＴＴＭセルにデータ‘０’が保持されている場合、ビットラインＢＬ０に供給された電流は選択されたＳＴＴＭセルの読み出しトランジスタを通じて放電される。
【００３４】
選択されたＳＴＴＭセルにデータ‘０’が保持されている場合、ラッチノードＢＬＳＡ０の電圧はプリチャージ電圧ＶＢＬより低くなる。信号ラインＰＳＡＢに電源電圧Ｖｃｃが供給され、信号ラインＰＳＡに電源電圧Ｖｓｓより低い電圧が供給されることによって、ラッチノードＢＬＳＡ０の電圧はマイナス電圧Ｖｂに増幅され、ラッチノードＢＬＳＡ０Ｂの電圧は電源電圧Ｖｃｃに増幅される。これと同時に、制御信号ＣＳＬが活性化されることによって、列ゲートブロック１４０ａのＮＭＯＳトランジスタＭ１３を通じてラッチノードＢＬＳＡ０に書き込まれるデータが伝達される。書き込まれるデータが‘１’である場合は、図２に示したように、ラッチノードＢＬＳＡ０、ＢＬＳＡ０Ｂの値は反転される。すなわち、ラッチノードＢＬＳＡ０の電圧はマイナスの電圧Ｖｂで電源電圧Ｖｃｃに変わり、ラッチノードＢＬＳＡ０の電圧は電源電圧Ｖｃｃでマイナス電圧Ｖｃｃに変わる。結果的に、書き込まれるデータが‘１’である場合は、データラインＤＬ０ｏにマイナス電圧Ｖｂが供給される。これと同時に、制御ラインＣＬ１の電圧は高電圧Ｖｐｐに増加する。制御ラインＣＬ１の電圧が高電圧Ｖｐｐに増加することによって、選択されたＳＴＴＭセルの書き込みトランジスタＮ１がターンオンされる。したがって、選択されたＳＴＴＭセルの感知ノードＳＮｏに電荷が充電されない。すなわち、先の説明の動作を通じて選択されたＳＴＴＭセルにデータ‘１’が書き込まれる。
【００３５】
選択されたＳＴＴＭセルにデータ‘１’が書き込まれた後、制御ラインＰＩＳＯＤＬｅ、ＰＩＳＯＤＬｏ、ＰＳＡＢ、ＰＳＡは電源電圧Ｖｃｃのハイレベルになる。これと同時に、図２に示したように、制御信号ＰＲＥＢＬ、ＰＥＱ、ＰＲＥＤＬは電源電圧Ｖｃｃのハイレベルに活性化される。制御信号ＰＲＥＢＬ、ＰＥＱ、ＰＲＥＤＬがハイレベルに活性化されることによって、ビットラインＢＬ０は接地電圧Ｖｓｓにプリチャージされ、ビットラインＢＬ０とデータラインＤＬ０ｅ、ＤＬ０ｏはＶＢＬ電圧に各々プリチャージされる。
【００３６】
図３は本発明による不揮発性半導体メモリ装置の読み出し動作を説明するためのタイミング図である。ここでは、ＳＴＴＭセルにデータ‘０’が保持される場合には、ＳＴＴＭセルの感知ノードＳＮｅ／ＳＮｏに電荷が充電され、ＳＴＴＭセルにデータ‘１’が保持される場合には、ＳＴＴＭセルの感知ノードＳＮｅ／ＳＮｏに電荷が充電されないと仮定して、不揮発性半導体メモリ装置による読み出し動作を説明する。説明の便宜上、データラインＤＬ０ｅ、ＤＬ０ｏに各々連結された一対のＳＴＴＭセルを利用して読み出し動作が説明する。残りのデータラインに連結されたＳＴＴＭセルの書き込み動作も同様に実行されることは自明である。
【００３７】
読み出し動作が開始されると、図３に示したように、制御信号ＰＩＳＯＤＬｅは高電圧Ｖｐｐのハイレベルに活性化される一方、制御信号ＰＩＳＯＤＬｏはマイナスの電圧Ｖｂのローレベルに非活性化される。これは、データラインＤＬ０ｅがＮＭＯＳトランジスタＭ０を通じて感知増幅ブロック１３０ａのラッチノードＢＬＳＡ０Ｂに連結されるように、そしてデータラインＤＬ０ｏが感知増ブロック１３０ａのラッチノードＢＬＳＡ０Ｂから電気的に絶縁されるようにする。すなわち、一つのデータラインのみが感知増幅ブロックに連結される。電源電圧Ｖｃｃより低い電圧が制御ラインＰＢＩＡＳに供給されることによってＰＭＯＳトランジスタＭ１１を通じてラッチノードＢＬＳＡ０にはバイアス電流が供給される。ラッチノードＢＬＳＡ０に供給されたバイアス電流はＮＭＯＳトランジスタＭ３を通じてビットラインＢＬ０に供給される。先の説明のように、ビットラインＢＬ０に供給されるバイアス電流はＮＭＯＳトランジスタＭ３によって制限される。これと同時に、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の電圧が制御ラインＣＬ０に供給される時、ビットラインＢＬ０に供給された電流は、選択されたＳＴＴＭセルに保持されているデータに従って、選択されたＳＴＴＭセルの読み出しトランジスタＮ２を通じて選択的に放電される。例えば、選択されたＳＴＴＭセルにデータ‘１’が保持されている場合、ビットラインＢＬ０に供給された電流は、選択されたＳＴＴＭセルの読み出しトランジスタを通じて放電されない。
【００３８】
選択されたＳＴＴＭセルにデータ‘１’が保持されている場合、図３に示したように、ラッチノードＢＬＳＡ０の電圧はプリチャージ電圧ＶＢＬより高くなる。信号ラインＰＳＡＢに電源電圧Ｖｃｃが供給され、信号ラインＰＳＡに電源電圧Ｖｓｓより低い電圧が供給されることによって、ラッチノードＢＬＳＡ０の電圧は電源電圧Ｖｃｃに増幅され、ラッチノードＢＬＳＡ０Ｂの電圧はマイナスの電圧Ｖｂに増幅される。制御信号ＣＳＬが活性化されることによって、列ゲートブロック１４０ａのＮＭＯＳトランジスタＭ１３を通じてラッチノードＢＬＳＡ０の電圧が読み出されたデータとして外部に出力される。これと同時に、読み出されたデータは、選択されたＳＴＴＭセルに再保存される。このために、図３に示したように、制御ラインＣＬ０の電圧が高電圧Ｖｐｐに増加する。制御ラインＣＬ０の電圧が高電圧Ｖｐｐに増加することによって、選択されたＳＴＴＭセルの書き込みトランジスタＮ１がターンオンされる。データラインＤＬ０ｏにマイナスの電圧Ｖｂが供給されるので、選択されたＳＴＴＭセルの感知ノードＳＮｅには電荷が充電されない。先の説明の動作を通じて選択されたＳＴＴＭセルからデータ‘１’が読み出されるとともに再保存動作が実行される。
【００３９】
選択されたＳＴＴＭセルからデータ‘１’が読み出された後、制御ラインＰＩＳＯＤＬｅ、ＰＩＳＯＤＬｏ、ＰＳＡＢ、ＰＳＡは電源電圧Ｖｃｃのハイレベルになる。これと同時に、図２に示したように、制御信号ＰＲＥＢＬ、ＰＥＱ、ＰＲＥＤＬは電源電圧Ｖｃｃのハイレベルに活性化される。制御信号ＰＲＥＢＬ、ＰＥＱ，ＰＲＥＤＬがハイレベルに活性化されることによって、ビットラインＢＬ０は接地電圧Ｖｓｓにプリチャージされ、ビットラインＢＬ０とデータラインＤＬ０ｅ、ＤＬ０ｏはＶＢＬ電圧に各々プリチャージされる。
【００４０】
信号ラインＢＬ０、ＤＬ０ｏ、ＣＬ１に連結されたＳＴＴＭセルからデータ‘０’を読み出す動作を説明すれば次の通りである。図３に示したように、制御信号ＰＩＳＯＤＬｏは高電圧Ｖｐｐのハイレベルに活性化される一方、制御信号ＰＩＳＯＤＬｅはマイナスの電圧Ｖｂのローレベルに非活性化される。これはデータラインＤＬ０ｏがＮＭＯＳトランジスタＭ１を通じて感知増幅ブロック１３０ａのラッチノードＢＬＳＡ０Ｂに連結されるように、そしてデータラインＤＬ０ｅが感知増幅ブロック１３０ａのラッチノードＢＬＳＡ０Ｂから電気的に絶縁されるようにする。制御信号ＰＢＩＡＳに電源電圧Ｖｃｃより低い電圧が供給されることによってＰＭＯＳトランジスタＭ１１を通じてラッチノードＢＬＳＡ０にはバイアス電流が供給される。ラッチノードＢＬＳＡ０に供給されたバイアス電流はＮＭＯＳトランジスタＭ３を通じてビットラインＢＬ０に供給される。これと同時に、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の電圧が制御ラインＣＬ１に供給される時、ビットラインＢＬ０に供給された電流は、選択されたＳＴＴＭセルに保持されているデータに従って、選択されたＳＴＴＭセルの読み出しトランジスタＮ２を通じて選択されて放電される。例えば、選択されたＳＴＴＭセルにデータ‘０’が保持されている場合、ビットラインＢＬ０に供給された電流は、選択されたＳＴＴＭセルの読み出しトランジスタを通じて放電される。
【００４１】
選択されたＳＴＴＭセルにデータ‘０’が保持されている場合、ラッチノードＢＬＳＡ０の電圧はプリチャージ電圧ＶＢＬより低くなる。信号ラインＰＳＡＢに電源電圧Ｖｃｃが供給され、信号ラインＰＳＡに電源電圧Ｖｓｓより低い電圧が供給されることによって、ラッチノードＢＬＳＡ０の電圧はマイナスの電圧Ｖｂに増幅され、ラッチノードＢＬＳＡ０Ｂの電圧は電源電圧Ｖｃｃに増幅される。制御信号ＣＳＬが活性化されることによって、列ゲートブロック１４０ａのＮＭＯＳトランジスタＭ１３を通じてラッチノードＢＬＳＡ０の増幅された電圧は読み出されたデータとして外部に出力される。これと同時に、読み出されたデータは選択されたＳＴＴＭセルに再保存される。このために、図３に示したように、制御ラインＣＬ１の電圧が高電圧Ｖｐｐに増加する。制御ラインＣＬ１の電圧が高電圧Ｖｐｐに増加することによって、選択されたＳＴＴＭセルの書き込みトランジスタＮ１がターンオンされる。データラインＤＬ０ｏに電源電圧が供給されるので、選択されたＳＴＴＭセルの感知ノードＳＮｏには電荷が充電される。先の説明の動作を通じて選択されたＳＴＴＭセルからデータ‘０’が読み出されるとともに再貯蔵動作が実行される。
【００４２】
選択されたＳＴＴＭセルからデータ‘０’が読み出された後、制御ラインＰＩＳＯＤＬｅ、ＰＩＳＯＤＬｏ、ＰＳＡＢ、ＰＳＡは電源電圧Ｖｃｃのハイレベルになる。これと同時に、図３に示したように、制御信号ＰＲＥＢＬ、ＰＥＱ、ＰＲＥＤＬは電源電圧Ｖｃｃのハイレベルに活性化される。制御信号ＰＲＥＢＬ、ＰＥＱ、ＰＲＥＤＬがハイレベルに活性化されることによって、ビットラインＢＬ０は接地電圧Ｖｓｓにプリチャージされ、ビットラインＢＬ０とデータラインＤＬ０ｅ、ＤＬ０ｏはＶＢＬ電圧に各々プリチャージされる。
【００４３】
図４は本発明の実施形態の不揮発性半導体メモリ装置において感知ノード電圧分布を測定するのに使用されるバルク構造を示す図面である。
【００４４】
図４に示したように、ＳＴＴＭセルＭＣの読み出しトランジスタＮ２のバルク電圧Ｖｂｂ１は、ＮＭＯＳトランジスタＭ３のバルク電圧Ｖｂｂと異なる。すなわち、ＳＴＴＭセルが配列されるメモリセルアレイのバルク領域は、ＮＭＯＳトランジスタＭ３が形成される感知増幅ブロックのバルク領域と分離されている。これは、ＳＴＴＭセルＭＣの感知ノードＳＮの電圧分布を検証するためである。読み出しトランジスタＮ２のバルクソース電圧Ｖｂｓを制御することによって、すなわち、読み出しトランジスタＮ２のバルク電圧Ｖｂｂ１を変化させることによってＳＴＴＭセルＭＣの感知ノードＳＮの電圧分布を検証することが可能である。この時、ＰＭＯＳトランジスタＭ１１を通じて供給されるバイアス電流は一定に維持されうる。ＳＴＴＭセルＭＣの感知ノードの電圧分布を検証するための他の方法は、ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５、Ｍ１６で構成された制御回路１５０を通じてバイアス電流を制御することである。データ‘０’が保持されたＳＴＴＭセルの感知ノード電圧分布は、例えば、バルク電圧Ｖｂｂ１を０Ｖに固定し、バイアス電圧ＶＢＩＡＳを変換させることによって検証することができる。データ‘１’が保持されたＳＴＴＭセルの感知ノード電圧分布は、例えば、バルク電圧Ｖｂｂ１を０Ｖより低い電圧に固定し、バイアス電圧ＶＢＩＡＳを変換させることによって検証することができる。
【００４５】
以上では、本発明の回路の構成および動作をその実施形態を通して説明したが、これは例をあげて説明したことにすぎず、本発明の技術的思想および範囲を逸脱しない範囲内で様々な変化および変更が可能であることはもちろんである。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態による不揮発性半導体メモリ装置を示すブロック図である。
【図２】本発明の一実施形態の不揮発性半導体メモリ装置の書き込み動作を説明するためのタイミング図である。
【図３】本発明の一実施形態の不揮発性半導体メモリ装置の読み出し動作を説明するためのタイミング図である。
【図４】本発明の一実施形態の不揮発性半導体メモリ装置において感知ノード電圧分布を測定するのに使用されるバルク構造を示す図面である。
【符号の説明】
【００４７】
１１０  メモリセルアレイ
１２０ａ，１２０ｂ  データライン選択ブロック
１３０ａ，１３０ｂ  感知増幅ブロック
１４０ａ，１４０ｂ  列ゲートブロック
【図１】
2005196958.tif 000003
【図２】
2005196958.tif 000004
【図３】
2005196958.tif 000005
【図４】
2005196958.tif 000006