(57)【要約】【課題】  ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成しても、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにする。【解決手段】  ゲート絶縁膜３の上面に形成されたゲート電極４は、Ａｌ等からなる下層ゲート電極４ａとＭｏ等からなる上層ゲート電極４ｂとの２層構造となっている。この場合、下層ゲート電極４ａのゲート絶縁膜３と接する面側には酸化Ａｌ膜が当初から形成されている。これにより、ＢＴ試験による薄膜トランジスタ１０のしきい値Ｖｔｈがほとんどシフトしないようにすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
チャネル領域、不純物が注入されたソース領域およびドレイン領域を有する半導体薄膜とゲート電極との間にゲート絶縁膜が設けられた薄膜トランジスタにおいて、前記ゲート絶縁膜はＴＥＯＳを原料として成膜された酸化シリコン膜によって形成され、前記ゲート電極は前記ゲート絶縁膜からの水分をブロックするブロック層を有する多層構造を有することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載の発明において、前記ゲート電極は、前記ブロック層を有する第１のゲート電極層と該第１のゲート電極層上に形成された第２のゲート電極層とを有することを特徴とする薄膜トランジスタ。
【請求項３】
請求項２に記載の発明において、前記ブロック層は前記第１のゲート電極層の前記ゲート絶縁膜と接する面側に形成された酸化膜からなることを特徴とする薄膜トランジスタ。
【請求項４】
請求項３に記載の発明において、前記第１のゲート電極層は前記第２のゲート電極層よりも酸化されやすい金属からなることを特徴とする薄膜トランジスタ。
【請求項５】
請求項４に記載の発明において、前記第１のゲート電極層はＡｌ系金属またはＷ系金属からなり、前記第２のゲート電極層はＭｏ、Ｃｒ、Ｔａのいずれかあるいはそれらの合金からなることを特徴とする薄膜トランジスタ。
【請求項６】
請求項４に記載の発明において、前記第１のゲート電極層はＡｌ系金属またはＣｒからなり、前記第２のゲート電極層はＷからなることを特徴とする薄膜トランジスタ。
【請求項７】
請求項５または６に記載の発明において、前記第１のゲート電極層の膜厚は５０〜５００Åであることを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は薄膜トランジスタに関する。
【背景技術】
【０００２】
従来の薄膜トランジスタの製造方法には、ガラス基板上に成膜されたアモルファスシリコン薄膜にエキシマレーザを照射することにより、アモルファスシリコン薄膜を多結晶化してポリシリコン薄膜とし、このポリシリコン薄膜をパターニングすることにより、ガラス基板上の薄膜トランジスタ形成領域のみにポリシリコン薄膜を残存させ、この残存されたポリシリコン薄膜をＴＥＯＳ（テトラエトキシシラン）を原料として成膜された酸化シリコン膜からなるゲート絶縁膜で覆い、水素による放電逆スパッタリングを行なうことにより、ゲート絶縁膜の表面に表面還元層を形成し、ポリシリコン薄膜の中央部上におけるゲート絶縁膜上にＭｏあるいはＭｏ−Ｗ合金からなるゲート電極を形成し、ゲート電極をマスクとして不純物を注入することにより、ゲート電極の両側におけるポリシリコン薄膜を不純物注入領域とし、ゲート電極を含むゲート絶縁膜上に通常の酸化シリコンからなる層間絶縁膜を成膜し、ポリシリコン薄膜の不純物注入領域に対応する領域における層間絶縁膜、表面還元層およびゲート絶縁膜にコンタクトホールを形成し、層間絶縁膜上にソース電極およびドレイン電極をコンタクトホールを介してポリシリコン薄膜の不純物注入領域に接続させて形成する方法がある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００１−２４２４８９号公報
【０００４】
上記従来例において、ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成するのは、比較的低温で稠密なゲート絶縁膜を形成するためである。また、表面還元層は、ＴＥＯＳを原料として成膜された酸化シリコン膜からなるゲート絶縁膜とＭｏあるいはＭｏ−Ｗ合金からなるゲート電極との密着性を良くするためである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成した場合、比較的低温で稠密なゲート絶縁膜を形成することができるとは言え、薄膜トランジスタの特性にどういう影響を及ぼすかについては何ら検討されていない。本発明者が検討したところ、ＴＥＯＳを原料として成膜された酸化シリコン膜からなるゲート絶縁膜上にＭｏあるいはＭｏ−Ｗ合金からなるゲート電極を形成した場合には、高温電圧印加試験（Bias Temperature Stress：以下、ＢＴ試験という）を行なった結果、薄膜トランジスタのしきい値電圧Ｖｔｈが大きくシフトすることが分かった。
【０００６】
そこで、この発明は、ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成しても、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにすることができる薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、チャネル領域、不純物が注入されたソース領域およびドレイン領域を有する半導体薄膜とゲート電極との間にゲート絶縁膜が設けられた薄膜トランジスタにおいて、前記ゲート絶縁膜はＴＥＯＳを原料として成膜された酸化シリコン膜によって形成され、前記ゲート電極は前記ゲート絶縁膜からの水分をブロックするブロック層を有する多層構造を有することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記ゲート電極は、前記ブロック層を有する第１のゲート電極層と該第１のゲート電極層上に形成された第２のゲート電極層とを有することを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記ブロック層は前記第１のゲート電極層の前記ゲート絶縁膜と接する面側に形成された酸化膜からなることを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記第１のゲート電極層は前記第２のゲート電極層よりも酸化されやすい金属からなることを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記第１のゲート電極層はＡｌ系金属またはＷ系金属からなり、前記第２のゲート電極層はＭｏ、Ｃｒ、Ｔａのいずれかあるいはそれらの合金からなることを特徴とするものである。
請求項６に記載の発明は、請求項４に記載の発明において、前記第１のゲート電極層はＡｌ系金属またはＣｒからなり、前記第２のゲート電極層はＷからなることを特徴とするものである。
請求項７に記載の発明は、請求項５または６に記載の発明において、前記第１のゲート電極層の膜厚は５０〜５００Åであることを特徴とするものである。
【発明の効果】
【０００８】
この発明によれば、ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成し、ゲート電極をゲート絶縁膜からの水分をブロックするブロック層を有する構造とすると、ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成しても、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにすることができる。
【発明を実施するための最良の形態】
【０００９】
図１はこの発明の一実施形態としての薄膜トランジスタを備えた液晶表示素子の一例の要部の断面図を示したものである。この液晶表示素子はガラス基板１を備えている。ガラス基板１の上面の所定の箇所にはポリシリコン薄膜２が設けられている。ポリシリコン薄膜２の中央部は真性領域からなるチャネル領域２ａとされ、その両側はｎ型不純物注入領域からなるソース領域２ｂおよびドレイン領域２ｃとされている。
【００１０】
ポリシリコン薄膜２を含むガラス基板１の上面には、ＴＥＯＳを原料として成膜された酸化シリコン膜からなるゲート絶縁膜３が設けられている。ポリシリコン薄膜２のチャネル領域２ａ上におけるゲート絶縁膜３の上面にはゲート電極４が設けられている。この場合、ゲート電極４は、Ａｌからなる下層ゲート電極４ａとＭｏからなる上層ゲート電極４ｂとからなる２層構造となっている。ゲート電極４をこのような構造とする理由については後で説明する。
【００１１】
ゲート電極４を含むゲート絶縁膜３の上面には窒化シリコンからなる層間絶縁膜５が設けられている。ポリシリコン薄膜２のソース領域２ｂおよびドレイン領域２ｃ上における層間絶縁膜５およびゲート絶縁膜３にはコンタクトホール６、７が設けられている。層間絶縁膜５の上面の各所定の箇所にはＡｌからなるソース電極８およびドレイン電極９がコンタクトホール６、７を介してポリシリコン薄膜２のソース領域２ｂおよびドレイン領域２ｃに接続されて設けられている。
【００１２】
そして、ポリシリコン薄膜２、ゲート絶縁膜３、ゲート電極４、層間絶縁膜５、ソース電極８およびドレイン電極９により、薄膜トランジスタ１０が構成されている。
【００１３】
ソース電極８およびドレイン電極９を含む層間絶縁膜５の上面には窒化シリコンからなるオーバーコート膜１１が設けられている。ソース電極８上におけるオーバーコート膜１１にはコンタクトホール１２が設けられている。オーバーコート膜１１の上面の所定の箇所にはＩＴＯからなる画素電極１３がコンタクトホール１２を介してソース電極８に接続されて設けられている。
【００１４】
次に、この液晶表示素子の製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面に、シラン系ガスを用いたＰＥＣＶＤ法により、アモルファスシリコン薄膜２１を成膜する。次に、エキシマレーザを照射することにより、アモルファスシリコン薄膜２１を多結晶化し、ポリシリコン薄膜２とする。
【００１５】
次に、ポリシリコン薄膜２をパターニングすることにより、図３に示すように、ガラス基板１の上面の薄膜トランジスタ形成領域にのみポリシリコン薄膜２を残存させる。次に、ポリシリコン薄膜２を含むガラス基板１の上面に、ＴＥＯＳガスを用いたＰＥＣＶＤ法、ＡＰＣＶＤ法、ＬＰＣＶＤ法により、２５０〜３５０℃の温度下で、酸化シリコンからなるゲート絶縁膜３を成膜する。
【００１６】
次に、ポリシリコン薄膜２の中央部上におけるゲート絶縁膜３の上面に、真空蒸着法、スパッタ法等のＰＶＤ(Physical Vapor Deposition)法によりＡｌ系金属膜およびＭｏ膜を連続して形成し、パターニングすることにより、下層ゲート電極４ａおよび上層ゲート電極４ｂからなる２層構造のゲート電極４を形成する。この場合、下層ゲート電極４ａの膜厚は５０〜５００Åであり、また、上層ゲート電極４ｂの膜厚は２０００Å〜３０００Å程度である。
【００１７】
次に、図４に示すように、ゲート電極４をマスクとしてｎ型不純物を注入することにより、ゲート電極４の両側におけるポリシリコン薄膜２をｎ型不純物注入領域からなるソース領域２ｂおよびドレイン領域２ｃとする。したがって、この状態では、ゲート電極４下のポリシリコン薄膜２の中央部にチャネル領域２ａが自己整合的に形成される。次に、レーザアニールあるいは炉アニール等、適宜な方法により、不純物の活性化処理を行う。
【００１８】
次に、図１に示すように、ゲート電極４を含むゲート絶縁膜３の上面に、ＰＥＣＶＤ法により窒化シリコンからなる層間絶縁膜５を成膜する。次に、ポリシリコン薄膜２のソース領域２ｂおよびドレイン領域２ｃ上における層間絶縁膜５およびゲート絶縁膜３にコンタクトホール６、７を形成する。
【００１９】
次に、層間絶縁膜５の上面の各所定の箇所に、ＰＶＤ法により成膜されたＡｌ膜をパターニングすることにより、ソース電極８およびドレイン電極９をコンタクトホール６、７を介してポリシリコン薄膜２のソース領域２ｂおよびドレイン領域２ｃ接続させて形成する。次に、ソース電極８およびドレイン電極９を含む層間絶縁膜５の上面にＰＥＣＶＤ法により窒化シリコンからなるオーバーコート膜１１を成膜する。
【００２０】
次に、ソース電極８上におけるオーバーコート膜１１にコンタクトホール１２を形成する。次に、オーバーコート膜１１の上面の所定の箇所に、ＰＶＤ法により成膜されたＩＴＯ膜をパターニングすることにより、画素電極１３をコンタクトホール１２を介してソース電極８に接続させて形成する。かくして、薄膜トランジスタ１０を備えた液晶表示素子が得られる。
【００２１】
次に、実験結果について説明する。上記製造方法で製造された、２層構造のゲート電極４を有する薄膜トランジスタ（以下、本発明品という）と、比較のために、上記製造方法と同じ製造方法であるが、ゲート電極をＭｏのみで形成してなる薄膜トランジスタ（以下、比較品という）とを用意し、ＢＴ試験として、１００℃の温度下で、ソース電極およびドレイン電極を接地し、ゲート電極に＋１２Ｖを印加した状態で、２時間行なった。
【００２２】
そして、ＢＴ試験前後における本発明品および比較品の各薄膜トランジスタのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を調べたところ、本発明品の場合には図５に示す結果が得られ、比較品の場合には図６に示す結果が得られた。
【００２３】
図６に示す比較品の場合には、実線がＢＴ試験前のＶｇ−Ｉｄ特性であり、点線がＢＴ試験後のＶｇ−Ｉｄ特性であり、しきい値電圧Ｖｔｈが点線で示すＢＴ試験後では実線で示すＢＴ試験前に比べてマイナス側に大きくシフトしている。これに対し、図５に示す発明品の場合には、Ｖｇ−Ｉｄ特性が１本の実線のみで示されているが、これは、ＢＴ試験前とＢＴ試験後におけるＶｇ−Ｉｄ特性がほとんど同じであることを示し、しきい値電圧Ｖｔｈのシフトはほとんど確認できなかった。
【００２４】
以上のことを考察するに、ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成した場合には、ゲート絶縁膜中に取り込まれている水分に起因して、外部エネルギー（ＢＴ試験による熱エネルギー）を受けると、比較品の場合には、Ｍｏのみからなるゲート電極のゲート絶縁膜と接する面側が酸化され、ゲート絶縁膜中に正の固定電荷が発生し、これによりＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがマイナス側に大きくシフトしてしまう
【００２５】
これに対し、本発明品の場合には、ゲート電極４がＡｌからなる下層ゲート電極４ａとＭｏからなる上層ゲート電極４ｂとの２層構造であるため、ゲート電極４形成後の工程での熱履歴により、酸化されやすいＡｌからなる下層ゲート電極４ａとゲート絶縁膜３中に取り込まれている水分との反応が促進され、下層ゲート電極４ａのゲート絶縁膜３と接する面側に酸化Ａｌ膜が形成される。
【００２６】
この結果、本発明品の場合には、ＢＴ試験前に、下層ゲート電極４ａのゲート絶縁膜３と接する面側に酸化Ａｌ膜が形成されているため、ＢＴ試験による熱エネルギーを受けても、酸化Ａｌ膜がゲート絶縁膜３からの水分をブロックするブロック層として機能し、ゲート絶縁膜３中に正の固定電荷が発生するのが未然に防止され、これによりＢＴ試験による薄膜トランジスタ１０のしきい値電圧Ｖｔｈがほとんどシフトしないようにすることができ、薄膜トランジスタ１０の信頼性を高くすることができる。
【００２７】
なお、下層ゲート電極４ａの材料は、上層ゲート電極４ｂの材料よりも酸化されやすい金属であればよい。例えば、上層ゲート電極４ｂをＭｏ、Ｃｒ、Ｔａのいずれかあるいはそれらの合金によって形成する場合には、下層ゲート電極４ａはＡｌ、ＡｌとＮｄやＮｉ等との合金（Ａｌ系金属）あるいはＷ、またはＷとＳｉやＭｏ等との合金（Ｗ系金属）によって形成してもよい。また、上層ゲート電極４ｂをＷによって形成する場合には、下層ゲート電極４ａはＡｌ系金属またはＣｒによって形成してもよい。なお、上層ゲート電極４ｂ上に他の金属材料を形成してもよく、３層以上の多層ゲート電極構造とすることも可能である。
【００２８】
また、上記実施形態では、トップゲート型の薄膜トランジスタの場合で説明したが、図７に示すボトムゲート型の薄膜トランジスタにも適用することができる。このボトムゲート型の薄膜トランジスタにおいて、図１に示す場合と大きく異なる点は、ガラス基板１の上面にゲート電極４が設けられ、ゲート絶縁膜３の上面にポリシリコン薄膜２が設けられている点である。この場合、下層ゲート電極４ａはＭｏ等からなり、上層ゲート電極４ｂはＡｌ等からなっている。
【００２９】
そして、このボトムゲート型の薄膜トランジスタにおいても、Ａｌ等からなる上層ゲート電極４ｂの表面に酸化Ａｌ膜等（図示せず）が当初から形成されているため、ＢＴ試験による薄膜トランジスタ１０のしきい値電圧Ｖｔｈがほとんどシフトしないようにすることができ、薄膜トランジ１０スタの信頼性を高くすることができる。
【００３０】
ここで、図７に示す薄膜トランジスタにおいて、ｎ型不純物を注入する場合の一例について、図８を参照して説明する。まず、ゲート絶縁膜３の上面に設けられたポリシリコン薄膜２の上面中央部に、ゲート電極４をマスクとした裏面露光により、レジストマスク２２を形成する。そして、レジストマスク２２をマスクとしてｎ型不純物を注入することにより、レジストマスク２２の両側におけるポリシリコン薄膜２をｎ型不純物注入領域からなるソース領域２ｂおよびドレイン領域２ｃとする。したがって、この状態では、レジストマスク１４下のポリシリコン薄膜２の中央部にチャネル領域２ａが自己整合的に形成される。
【図面の簡単な説明】
【００３１】
【図１】この発明の一実施形態としての薄膜トランジスタを備えた液晶表示素子の一例の要部の断面図。
【図２】図１に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】本発明品のＢＴ試験前後のＶｇ−Ｉｄ特性を示す図。
【図６】比較品のＢＴ試験前後のＶｇ−Ｉｄ特性を示す図。
【図７】ボトムゲート型の薄膜トランジスタを備えた液晶表示素子の一例の要部の断面図。
【図８】図７に示す薄膜トランジスタにおいて、ｎ型不純物を注入する場合の一例を説明するために示す断面図。
【符号の説明】
【００３２】
１  ガラス基板
２  ポリシリコン薄膜
３  ゲート絶縁膜
４  ゲート電極
４ａ  下層ゲート電極
４ｂ  上層ゲート電極
５  層間絶縁膜
８  ソース電極
９  ドレイン電極
１０  薄膜トランジスタ
１１  オーバーコート膜
１３  画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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