(57)【要約】      （修正有）【課題】  容量素子領域のパターン崩れを抑制しつつ、ロジック回路パターンを安定的に形成する。【解決手段】  シリコン基板１０１に、容量素子１３０を有するメモリ部１０２とロジック回路を有するロジック部１０４と、メモリ部１０２とロジック部１０４との間に設けられた境界部１０６を設ける。メモリ部１０２に、複数のメモリ用トランジスタ１１１と、メモリ用トランジスタ接続プラグ１１７とを設ける。境界部１０６には、メモリ用トランジスタ接続プラグ１１７およびロジック用トランジスタ接続プラグ１１９と同層にダミーコンタクトプラグ１０８を設ける。ダミーコンタクトプラグ１０８の上面は第二の絶縁膜１２９で覆われた構成とする。容量膜１３３および上部電極１３５の端部を、ダミーコンタクトプラグ１０８の形成領域よりもメモリ部１０２の側に配設する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板に、メモリ部と、ロジック部と、前記メモリ部と前記ロジック部との間に設けられた境界部と、が設けられた半導体装置であって、
前記メモリ部は、
前記半導体基板の素子形成面上に設けられた第一のトランジスタと、
前記第一のトランジスタを覆う第一の絶縁膜と、
前記第一の絶縁膜の上部に設けられた容量素子と、
前記第一のトランジスタの拡散層と前記容量素子とを接続する複数の容量コンタクトプラグと、
を有し、
前記ロジック部は、
前記半導体基板上に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、
前記第一の絶縁膜の上部に形成された配線層と、
を有し、
前記境界部に、前記容量コンタクトプラグと同層に形成され上面が絶縁膜で覆われたダミーコンタクトプラグが設けられ、
前記容量素子を構成する導電膜および容量膜の端部が前記ダミーコンタクトプラグよりも前記メモリ部の側に位置することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第一の絶縁膜の上部に設けられた第二の絶縁膜を有し、
前記容量素子は、
前記容量コンタクトプラグの上部において前記第二の絶縁膜を貫通する貫通孔の内壁を覆い、前記容量コンタクトプラグの上面に接続された第一の導電体と、
前記第一の導電体の上部に、前記第一の導電体から離間して、前記貫通孔を埋め込むように設けられた第二の導電体と、
前記第一の導電体と前記第二の導電体との間に設けられた前記容量膜と、
を有し、
複数の前記容量素子にわたって共通に設けられた前記第二の導電体の端部が前記ダミーコンタクトプラグの形成領域よりも前記メモリ部の側に位置することを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
複数の前記容量コンタクトプラグと前記ダミーコンタクトプラグとを含み、前記メモリ部から前記境界部に向かって所定の間隔で一直線上に設けられた列を有し、
前記列の前記境界部の側の端部は、前記境界部に設けられた前記ダミーコンタクトプラグであることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、前記列において、複数の前記容量コンタクトプラグと前記ダミーコンタクトプラグとが一定の間隔で配置されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、前記容量素子がＤＲＡＭセルであることを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、前記ロジック部が前記メモリ部の周辺回路を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板にメモリ部とロジック部が混載された半導体装置に関する。
【背景技術】
【０００２】
メモリ素子を有する半導体装置においては、従来、メモリセルの繰り返しパターンを形成する際のパターン崩れが問題となっていた。
【０００３】
そこで、このようなパターン崩れを防ぐ技術が検討されている（特許文献１）。特許文献１には、従来の半導体装置のメモリセルアレイ端部に、メモリセルと同形状で、記憶動作を行わないダミーセルを１個または複数個配置し、動作を行うメモリセルのパターン崩れを抑えることにより、歩留まりの低下を防いでいることが記載されている。
【０００４】
また、技術分野は異なるが、ＤＲＡＭのメモリセルを有するメモリ部とロジック部が設けられた半導体装置にダミーセルプラグを設ける技術として、特許文献２に記載のものがある。特許文献２には、メモリ部が有効メモリセル領域と、有効メモリセル領域の外周に形成されたダミーセル領域を有する構成となっている。そして、ＤＲＡＭのメモリセルの上部電極が延長された上部電極延長部がダミーセル領域に設けられ、上部電極延長部の下方にダミーセルプラグが設けられている。
【特許文献１】特開２００１−６８６３６号公報
【特許文献２】特開２００３−１００９１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、メモリセルの繰り返しパターンが形成されたメモリ領域とロジック領域とが混載された半導体装置について本発明者が検討したところ、ダミーセルを設ける上述の対策を行った場合にも、上述したメモリセルのパターン崩れとは異なる混載装置特有のパターン崩れが生じることが見出された。
【０００６】
また、本発明者は、上述した特許文献２の記載を参考に、ダミーセルプラグの上部にシリンダ型の容量素子の上部電極が延在している混載型の半導体装置を作製した。すると、この半導体装置においても混載装置特有のパターン崩れが生じることが見出された。以下、こうしたパターン崩れについて、図面を参照して説明する。
【０００７】
図１２は、通常の混載型の半導体装置の構成を模式的に示す断面図である。図１２に示した半導体装置２００は、シリコン基板２０１の素子形成面に、メモリ部２０２とロジック部２０４とが混載されて、メモリ部２０２とロジック部２０４との間が境界部２０６となっている。
【０００８】
半導体装置２００において、シリコン基板２０１上に、第一の絶縁膜２１５、第二の絶縁膜２２９、および第三の絶縁膜２３７がこの順に積層されている。
【０００９】
メモリ部２０２において、シリコン基板２０１上に複数のメモリ用トランジスタ２１１が設けられている。メモリ用トランジスタ２１１は、拡散層２０５、ゲート酸化膜２０７、およびゲート電極２０９を有し、シリコン基板２０１中に埋設された素子分離領域２０３が拡散層２０５の外周に設けられている。
【００１０】
メモリ用トランジスタ２１１は、第一の絶縁膜２１５に被覆されている。第一の絶縁膜２１５中に、複数のメモリ用トランジスタ接続プラグ２１７が設けられている。複数のメモリ用トランジスタ接続プラグ２１７は、メモリ用トランジスタ２１１の拡散層２０５に接続されている。
【００１１】
第二の絶縁膜２２９中に、メモリ用トランジスタ接続プラグ２１７に接続する貫通孔が設けられている。貫通孔の側面およびメモリ用トランジスタ接続プラグ２１７の上面は、下部電極２３１に被覆されている。下部電極２３１の底面は、メモリ用トランジスタ接続プラグ２１７に接している。また、下部電極２３１の上部に接して容量膜２３３が設けられている。また、容量膜２３３の上部に接して貫通孔を埋め込むように上部電極２３５が設けられている。
【００１２】
容量素子２３０は、下部電極２３１、容量膜２３３および上部電極２３５からなる。上部電極２３５は、複数の容量素子２３０について共通して設けられている。上部電極２３５の上面は、第三の絶縁膜２３７に被覆されている。
【００１３】
また、境界部２０６において、第一の絶縁膜２１５中にメモリ用トランジスタ接続プラグ２１７と同形状のダミーコンタクトプラグ２０８が設けられている。図１２では、一部のメモリ用トランジスタ２１１が境界部２０６メモリ部２０２の側に突出しており、ダミーコンタクトプラグは突出したメモリ用トランジスタ２１１の拡散層に接続されている。
【００１４】
また、ダミーコンタクトプラグ２０８は、容量素子２３０およびビット線（不図示）には接続しておらず、孤立したプラグとなっている。容量膜２３３および上部電極２３５は、メモリ部２０２から境界部２０６のダミーコンタクトプラグ２０８の上部にわたって形成されている。
【００１５】
また、ロジック部２０４において、シリコン基板２０１上に複数のロジック用トランジスタ２１３が設けられている。ロジック用トランジスタ２１３は、拡散層２０５、ゲート酸化膜２０７、およびゲート電極２０９を有し、シリコン基板２０１中に埋設された素子分離領域２０３が拡散層２０５の外周に設けられている。
【００１６】
ロジック用トランジスタ２１３は、第一の絶縁膜２１５に被覆されている。第一の絶縁膜２１５中に、複数のロジック用トランジスタ接続プラグ２１９が設けられている。ロジック用トランジスタ接続プラグ２１９は、ロジック用トランジスタ２１３の拡散層２０５に接続するとともに、メモリ用トランジスタ接続プラグ２１７と同様、第一の絶縁膜２１５の上面で終端している。
【００１７】
第二の絶縁膜２２９および第三の絶縁膜２３７を貫通して複数の配線接続プラグ２３９が設けられている。配線接続プラグ２３９は、第三の絶縁膜２３７の上面で終端しており、第三の絶縁膜２３７の上部に形成される配線層（不図示）に接続される。
【００１８】
このような構成の半導体装置２００において、本発明者が検討した結果、ダミーコンタクトプラグ２０８を設けることにより、ダミーコンタクトプラグ２０８に隣接するメモリ部２０２の最外周のメモリ用トランジスタ接続プラグ２１７の形成時のパターン崩れが抑制された。一方、ロジック部２０４における境界部２０６の近傍において、配線接続プラグ２３９の形成時に別のパターン崩れが生じることが見出された。
【００１９】
境界部２０６付近におけるロジック回路の形成不良は、有効なロジック回路の形成領域を減少させ、半導体装置２００の小型化の要請に反する要因となる。こうしたパターン崩れには、上述した従来の方法では対応できず、従来の方法とは異なる対応が求められる。
【００２０】
本発明は上記事情に鑑みてなされたものであり、その目的は、容量素子領域のパターン崩れを抑制しつつ、ロジック回路パターンを安定的に形成する技術を提供することにある。
【課題を解決するための手段】
【００２１】
本発明者は、上述した混載型の半導体装置２００（図１２）において、境界部２０６付近のロジック部２０４におけるパターン崩れの原因について検討した。すると、下部電極２３１および容量膜２３３の膜厚の分、第三の絶縁膜２３７に段差が生じ、メモリ部２０２側の第三の絶縁膜２３７の上面が高くなっていた。また、段差部２１０は、境界部２０６からロジック部２０４における境界部２０６の近傍にかけて生じていた。この段差（以下、「グローバル段差」と称する。）は第三の絶縁膜２３７の成膜後のＣＭＰ工程のような平坦化工程時に解消されず、境界部２０６における回路形成時にパターン崩れの原因となっていた。そして、図１２に示した半導体装置２００においては、容量素子２３０またはその構成部材がロジック部２０４から境界部２０６にわたって設けられており、ダミーコンタクトプラグ２０８の上部に至っているため、ロジック部２０４における境界部２０６近傍に段差部２１０が生じることが見出された。
【００２２】
そこで、メモリ用トランジスタ接続プラグ２１７およびロジック回路のいずれをも安定的に形成するという観点から鋭意検討を行った結果、本発明者は、メモリ用トランジスタ接続プラグ２１７の外側の境界部２０６にダミーコンタクトプラグ２０８を配置しつつ、容量素子２３０またはその構成部材はメモリ部２０２内に形成することにより、パターン崩れを防ぐことができることを見出し、本発明に至った。
【００２３】
本発明によれば、半導体基板に、メモリ部と、ロジック部と、前記メモリ部と前記ロジック部との間に設けられた境界部と、が設けられた半導体装置であって、前記メモリ部は、前記半導体基板上に設けられた第一のトランジスタと、前記第一のトランジスタを覆う第一の絶縁膜と、前記第一の絶縁膜の上部に設けられた容量素子と、前記第一のトランジスタの拡散層と前記容量素子とを接続する複数の容量コンタクトプラグと、を有し、前記ロジック部は、前記半導体基板の素子形成面に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、前記第一の絶縁膜の上部に形成された配線層と、を有し、前記境界部に、前記容量コンタクトプラグと同層に形成され上面が絶縁膜で覆われたダミーコンタクトプラグが設けられ、前記容量素子を構成する導電膜および容量膜の端部が前記ダミーコンタクトプラグよりも前記メモリ部の側に位置することを特徴とする半導体装置が提供される。
【００２４】
本発明の半導体装置においては、メモリ部とロジック部との間に設けられた境界部に、上面が絶縁膜に被覆され、容量素子および他の導電部材に接続されていないダミーコンタクトプラグが設けられている。このため、メモリ部に設けられた複数の容量コンタクトプラグのうち、境界部側の外周に位置する容量コンタクトプラグにパターン崩れが生じることが抑制される。
【００２５】
また、容量素子を構成する導電膜および容量膜の端部がダミーコンタクトプラグよりもメモリ部の側に位置するため、グローバル段差がロジック部に生じることが抑制される。このため、ロジック回路のパターン崩れを抑制することができる。混載型の半導体装置のロジック領域において、容量素子付近の層には微細な配線構造等の回路パターンが形成されるため、段差の発生が回路パターンの精密な形成に影響を与えやすいが、本発明の構成とすることにより、こうした微細な回路パターンを精度よく安定的に形成することが可能となる。
【００２６】
なお、本発明において、境界部は、容量素子の端部と第二のトランジスタの端部との間の領域を指す。図６および図１３は、本発明に係る半導体装置の構成を説明する平面図である。図６および図１３では、半導体基板１６５にメモリ部１０２とロジック部１０４が設けられ、これらの間に境界部１０６が設けられている。メモリ部１０２には、それぞれが第一のトランジスタの拡散層（不図示）に接続される複数の容量コンタクトプラグ１５９が設けられており、その上部に容量素子１３０が形成されている。また、ロジック部１０４には、複数の第二のトランジスタ１５７が設けられている。また、境界部１０６には、ダミーコンタクトプラグ１０８が設けられている。
【００２７】
図６および図１３において、境界部１０６は、容量素子の端部１６１と第二のトランジスタの端部１６３との間の領域である。ここで、容量素子の端部１６１は、メモリ部１０２に設けられた複数の容量素子１３０のうち、ロジック部１０４の側に配置された容量素子１３０のロジック部１０４の側の端部である。また、第二のトランジスタの端部１６３は、ロジック部１０４に設けられた複数の第二のトランジスタ１５７のうち、メモリ部１０２の側に設けられた第二のトランジスタ１５７のメモリ部１０２の側の端部である。
【００２８】
なお、図６および図１３において、容量素子１３０を構成する導電膜（不図示）は、複数の容量素子１３０にわたって共通に設けられていてもよい。
【００２９】
また、本明細書において、ロジック部は種々の回路が設けられた構成を含む広い概念であり、たとえば、センスアンプ回路やアドレス選択回路等のメモリ部の周辺回路が設けられた領域も含む。
【００３０】
本発明の半導体装置において、前記第一の絶縁膜の上部に設けられた第二の絶縁膜を有し、前記容量素子は、前記容量コンタクトプラグの上部において前記第二の絶縁膜を貫通する貫通孔の内壁を覆い、前記容量コンタクトプラグの上面に接続された第一の導電体と、前記第一の導電体の上部に、前記第一の導電体から離間して、前記貫通孔を埋め込むように設けられた第二の導電体と、前記第一の導電体と前記第二の導電体との間に設けられた前記容量膜と、を有し、複数の前記容量素子にわたって共通に設けられた前記第二の導電体の端部が前記ダミーコンタクトプラグの形成領域よりも前記メモリ部の側に位置する構成とすることができる。また、本発明において、前記ダミーコンタクトプラグの上面が前記第二の絶縁膜に覆われた構成とすることができる。
【００３１】
この構成のように、メモリ部にシリンダ型の容量素子が設けられている場合、複数の容量素子にわたって第二の導電体が設けられるとともに、第二の導電体が容量素子１３０の外側に延出し、延出部が上部配線に接続されている構成が採用されやすい。このため、延出部がロジック部近傍まで突出した構成が採用されやすかった。このことから、通常の半導体装置では、延出部の張り出しによるグローバル段差の影響で、ロジック回路にパターン崩れが生じやすい構成となっていた。
【００３２】
これに対し、本発明においては、第二の導電体の端部がダミーコンタクトプラグの形成領域よりもメモリ部の側に位置する構成とすることにより、メモリ部にシリンダ型の容量素子が設けられた混載型の半導体装置においても、ロジック回路のパターン崩れが好適に抑制された構成となっている。このため、高い歩留まりで安定的に製造可能な構成となっている。
【００３３】
本発明の半導体装置において、複数の前記容量コンタクトプラグと前記ダミーコンタクトプラグとを含み、前記メモリ部から前記境界部に向かって所定の間隔で一直線上に設けられた列を有し、前記列の前記境界部の側の端部は、前記境界部に設けられた前記ダミーコンタクトプラグである構成とすることができる。こうすることにより、メモリ部に設けられた複数の容量コンタクトプラグのうち、境界部近傍の外周部に配置された容量コンタクトにパターン崩れが生じることをさらに確実に抑制することができる。
【００３４】
本発明の半導体装置において、前記列の前記境界部の側の端部は、前記境界部に設けられた複数の前記ダミーコンタクトプラグである構成とすることができる。これにより、ロジック回路のパターン崩れがより一層確実に抑制された構成とすることができる。
【００３５】
また、本発明の半導体装置において、前記列において、複数の前記容量コンタクトプラグと前記ダミーコンタクトプラグとが一定の間隔で配置されている構成とすることができる。こうすることにより、メモリ部に設けられた複数の容量コンタクトのパターン崩れをより一層確実に抑制することができる。
【００３６】
本発明の半導体装置において、前記容量素子がＤＲＡＭセルであってもよい。こうすることにより、ＤＲＡＭセルを有する混載型の半導体装置において、導電プラグのパターン崩れを抑制しつつ、ロジック回路のパターン崩れを抑制することができる。
【００３７】
本発明の半導体装置において、前記境界部において、前記第一の絶縁膜の上面と前記第二の絶縁膜の上面との間の領域が絶縁膜のみから構成されていてもよい。こうすることにより、ロジック部にグローバル段差が生じるのをより一層確実に抑制することができる。
【００３８】
本発明の半導体装置において、前記ロジック部が前記メモリ部の周辺回路を含む構成とすることができる。こうすることにより、メモリ部の周辺回路のパターン崩れを抑制することができる。
【発明の効果】
【００３９】
以上説明したように、本発明によれば、メモリ部と、ロジック部と、前記メモリ部と前記ロジック部との間に設けられた境界部と、が設けられた半導体装置において、境界部に、容量コンタクトプラグと同層に形成され上面が絶縁膜で覆われたダミーコンタクトプラグが設けられ、容量素子を構成する導電膜および容量膜の端部がダミーコンタクトプラグよりもメモリ部の側に位置する構成とすることにより、容量素子領域のパターン崩れを抑制しつつ、ロジック回路パターンを安定的に形成する技術が実現される。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同じ構成要素には共通の符号を付し、適宜説明を省略する。
【００４１】
（第一の実施形態）
図１は、本実施形態に係る導体装置の構成を模式的に示す断面図である。図１に示した半導体装置１００は、シリコン基板１０１に、容量素子１３０を有するメモリ部１０２とロジック回路を有するロジック部１０４と、メモリ部１０２とロジック部１０４との間に設けられた境界部１０６が設けられている。シリコン基板１０１の素子形成面に、第一の絶縁膜１１５、第二の絶縁膜１２９、および第三の絶縁膜１３７がこの順に積層されている。
【００４２】
メモリ部１０２は、シリコン基板１０１の素子形成面に設けられた複数（図１では３つ）のメモリ用トランジスタ１１１を有する。シリコン基板１０１上にメモリ用トランジスタ１１１が設けられている。メモリ用トランジスタ１１１は、拡散層１０５、ゲート酸化膜１０７、およびゲート電極１０９を有し、シリコン基板１０１中に埋設された素子分離領域１０３が拡散層１０５の外周に設けられている。
【００４３】
メモリ用トランジスタ１１１は、第一の絶縁膜１１５に被覆されている。メモリ部１０２は、第一の絶縁膜１１５の上部に設けられた容量素子１３０およびメモリ用トランジスタ１１１の拡散層１０５と容量素子１３０とを接続する複数の導電プラグを有する。
【００４４】
一つのメモリ用トランジスタ１１１の拡散層１０５に接続する二つのメモリ用トランジスタ接続プラグ１１７のうち、一方は上面で容量素子１３０に接続され、他方は直接または他の導電プラグを介してビット線（不図示）に接続されている。このため、メモリ用トランジスタ接続プラグが設けられている領域は、メモリセル領域として有効である。なお、本実施形態および以降の実施形態では、メモリ部１０２のビット線は不図示としたが、メモリ部１０２の所定の層に適宜配置することができる。
【００４５】
容量素子１３０は、下部電極１３１、容量膜１３３および上部電極１３５からなる。第一の絶縁膜１１５の上部に設けられた第二の絶縁膜１２９中に、メモリ用トランジスタ接続プラグ１１７に接続する貫通孔が設けられている。下部電極１３１は、メモリ用トランジスタ接続プラグ１１７の上部において第二の絶縁膜１２９を貫通する貫通孔の内壁を覆い、メモリ用トランジスタ接続プラグ１１７の上面に接続されている。上部電極１３５は、下部電極１３１の上部に、下部電極１３１から離間して、貫通孔を埋め込むように設けられている。また、容量膜１３３は、下部電極１３１と上部電極１３５との間に設けられている。
【００４６】
半導体装置１００では、上部電極１３５が複数の容量素子１３０に共通して設けられた構成となっている。上部電極１３５は、複数の容量素子１３０にわたって連続一体に形成されており、その端部が後述するダミーコンタクトプラグ１０８の形成領域よりもメモリ部１０２の側に位置する。上部電極１３５の上面は、第三の絶縁膜１３７に被覆されている。
【００４７】
境界部１０６には、メモリ用トランジスタ接続プラグ１１７および後述するロジック用トランジスタ接続プラグ１１９と同層に形成され、同一形状のダミーコンタクトプラグ１０８が設けられている。ダミーコンタクトプラグ１０８は、メモリ部１０２に形成された前述したメモリ用トランジスタ接続プラグ１１７の外側に設けられており、上面が第二の絶縁膜１２９で覆われているため、容量素子１３０およびビット線（不図示）等の配線のいずれにも接続されていない。
【００４８】
また、容量膜１３３および上部電極１３５の端部は、ダミーコンタクトプラグ１０８の形成領域よりもメモリ部１０２の側に位置している。具体的には、図１においては、容量膜１３３および上部電極１３５の端部がメモリ部１０２の端部で終端している。このため、容量素子１３０の構成要素はいずれも境界部１０６には至っておらず、ダミーコンタクトプラグ１０８の上部には容量素子１３０の構成要素は延出していない。また、第一の絶縁膜１１５の上面と第二の絶縁膜１２９の上面との間の領域にビット線等の配線が形成されておらず、絶縁膜のみから構成されている。
【００４９】
また、ロジック部１０４において、シリコン基板１０１上に複数のロジック用トランジスタ１１３（図１では２つ）が設けられている。ロジック用トランジスタ１１３は、拡散層１０５、ゲート酸化膜１０７、およびゲート電極１０９を有し、シリコン基板１０１中に埋設された素子分離領域１０３が拡散層１０５の外周に設けられている。
【００５０】
ロジック用トランジスタ１１３は、第一の絶縁膜１１５に被覆されている。第一の絶縁膜１１５中に、複数のロジック用トランジスタ接続プラグ１１９が設けられている。ロジック用トランジスタ接続プラグ１１９は、ロジック用トランジスタ１１３の拡散層１０５に接続されている。
【００５１】
第二の絶縁膜１２９および第三の絶縁膜１３７を貫通して複数の配線接続プラグ１３９が設けられている。配線接続プラグ１３９は、第三の絶縁膜１３７の上面で終端しており、第三の絶縁膜１３７の上部に形成される配線層（不図示）に接続される。
【００５２】
また、本実施形態および以降の実施形態では、半導体装置１００の第三の絶縁膜１３７までの構成を示したが、第三の絶縁膜１３７の上部に、ロジック部において第一配線が埋設された第一配線層および第一配線層の上層にさらに多層配線層が形成されていてもよい。
【００５３】
なお、本実施形態および以降の実施形態において、境界部１０６は、図６および図１３を用いて前述したように、ロジック部１０４の側に設けられた容量素子１３０のロジック部１０４の側の端部と、メモリ部１０２の側に設けられたロジック用トランジスタ１１３のメモリ部１０２の側の端部との間の領域である。ロジック用トランジスタ１１３のメモリ部１０２の側の端部は、メモリ部１０２の側におけるロジック用トランジスタ１１３の拡散層１０５と素子分離領域１０３との境界部分である。なお、図１におけるロジック用トランジスタ１１３は、図６および図１３における第二のトランジスタ１５７に相当する。
【００５４】
また、本実施形態および以降の実施形態において、容量膜１３３および上部電極１３５のロジック部１０４の側の端部が容量素子１３０の端部に一致した構成となっている。
【００５５】
次に、図１に示した半導体装置１００の製造方法を説明する。図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）、図４（ａ）〜図４（ｃ）、および図５は、半導体装置１００の製造工程を示す断面図である。
【００５６】
まず、シリコン基板１０１上に、メモリ用トランジスタ１１１およびロジック用トランジスタ１１３を形成する（図２（ａ））。そして、シリコン基板１０１の上面全面に、メモリ用トランジスタ１１１およびロジック用トランジスタ１１３を覆うエッチングストッパ膜（不図示）および第一の絶縁膜１１５をこの順に積層する（図２（ｂ））。このとき、エッチングストッパ膜として、たとえばＳｉＮ膜をプラズマＣＶＤ法により成膜する。また、第一の絶縁膜１１５として、たとえばＳｉＯ2膜をプラズマＣＶＤ法により成膜する。または、第一の絶縁膜１１５として、低誘電率層間絶縁膜であるＬ−Ｏｘ（商標）膜を塗布法により成膜、もしくはＳｉＯＣ膜をプラズマＣＶＤ法により成膜し、低誘電率層間絶縁膜の上面にＳｉＯ2膜を成膜して、積層膜を形成してもよい。
【００５７】
次に、第一の絶縁膜１１５をドライエッチングして、メモリ部１０２におけるメモリ用トランジスタ接続プラグ１１７を設ける領域、境界部１０６におけるダミーコンタクトプラグ１０８を設ける領域、およびロジック部１０４におけるロジック用トランジスタ接続プラグ１１９を設ける領域をそれぞれ同時に選択的に除去する。そして、ドライエッチングによりエッチングストッパ膜（不図示）のエッチバックを行い、拡散層１０５との導通面を開口し、接続孔を形成する。
【００５８】
そして、バリアメタル膜としてＴｉＮ膜（不図示）をスパッタリング法により成膜し、つづいて、バリアメタル膜の上にＷ膜（不図示）を金属有機ＣＶＤ法により成膜し、接続孔を埋め込む。そして第一の絶縁膜１１５上のバリアメタル膜およびＷ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）により除去し、メモリ用トランジスタ接続プラグ１１７、ダミーコンタクトプラグ１０８、およびロジック用トランジスタ接続プラグ１１９が形成される（図２（ｃ））。
【００５９】
次に、第一の絶縁膜１１５上に第二の絶縁膜１２９を成膜する（図３（ａ））。そして、メモリ部１０２の容量素子１３０を形成する領域を選択的にエッチングして、メモリ用トランジスタ接続プラグ１１７の上面に接続する容量素子用接続孔１５１を形成する（図３（ｂ））。容量素子用接続孔１５１の内面を含む第二の絶縁膜１２９の上面全面にバリアメタル膜（不図示）および下部電極１３１となる金属膜を成膜する。そして、第二の絶縁膜１２９上に、容量素子用接続孔１５１の上部を被覆し、容量素子用接続孔１５１の上部以外の領域を開口部とするレジストパターンを形成し、容量素子１３０となる領域以外の領域に形成された金属膜をドライエッチング等により除去する。こうして、第二の絶縁膜１２９に設けられた容量素子用接続孔１５１の側壁およびメモリ用トランジスタ接続プラグ１１７の底面を被覆し、容量素子用接続孔１５１の一部を埋める下部電極１３１が形成される（図３（ｃ））。
【００６０】
つづいて、第二の絶縁膜１２９の上面全面に、容量膜１３３を成膜する（図４（ａ））。容量膜１３３は、下部電極１３１の露出面を覆い、容量素子用接続孔１５１の一部を埋めるように形成する。容量膜１３３の材料として、たとえば、ＳｉＮが用いられる。また、ＨｆＯ2、ＺｒＯ2等の高誘電率膜（ｈｉｇｈ−ｋ膜）の材料を用いてもよい。容量膜１３３は、たとえばＣＶＤ法やＡＬＤ（原子層堆積）法等により成膜される。また、容量膜１３３の膜厚は、容量素子１３０の容量に応じて適宜設定することができるが、たとえば１ｎｍ以上１００ｎｍ以下とすることができる。
【００６１】
次に、メモリ用トランジスタ接続プラグ１１７等の作製と同様にして、容量素子用接続孔１５１中にバリアメタル膜およびＣｕ膜等の金属膜をこの順に積層し、容量素子用接続孔１５１に金属膜を埋設する。このとき、境界部に延出した上部電極１３５およびその下部に設けられた容量膜１３３をエッチング等により除去する。こうして、上部電極１３５が形成される（図４（ｂ））。上部電極１３５は、容量素子用接続孔１５１を埋設するとともに、複数の容量素子１３０について連続一体に形成されている。以上の工程により、容量素子１３０が得られる。
【００６２】
そして、第二の絶縁膜１２９の上部に上部電極１３５を覆う第三の絶縁膜１３７を形成し、ＣＭＰ工程により平坦化を行う（図４（ｃ））。このとき、容量素子１３０の上面と第二の絶縁膜１２９の上面の高さの違いによりグローバル段差１１０が生じる。グローバル段差１１０は、メモリ部１０２または境界部１０６に形成され、ロジック部１０４においては、第三の絶縁膜１３７の上面が実質的に平坦面となる。
【００６３】
グローバル段差１１０の大きさは、容量素子１３０の上部電極１３５の上面と第二の絶縁膜１２９の上面の高さの違いにより決定される。具体的には、たとえば、容量素子１３０の非形成領域における上部電極１３５の厚さが１００ｎｍ程度であって、容量膜１３３の厚さが１００ｎｍ程度ある場合、グローバル段差１１０の大きさは、２００ｎｍ程度となる。なお、図１および他の断面図においては、グローバル段差１１０の大きさを強調して示している。
【００６４】
そして、ロジック部１０４の配線接続プラグ１３９を形成する領域に、第三の絶縁膜１３７および第二の絶縁膜１２９を貫通し、ロジック用トランジスタ接続プラグ１１９の上面に接続する貫通孔１５３を形成する（図５）。そして、ロジック用トランジスタ接続プラグ１１９の作製と同様にして、配線接続プラグ１３９を形成する。配線接続プラグ１３９は、ダマシンプロセス等により形成してもよい。こうして、図１に示した半導体装置１００が得られる。
【００６５】
なお、その後、さらに、第三の絶縁膜１３７上に第一配線層（不図示）を成膜し、第一配線層の内部に配線接続プラグ１３９に接続する第一配線（不図示）を形成してもよい。配線接続プラグ１３９、第一配線の材料は、たとえば銅とすることができ、たとえばダマシンプロセスにより製造することができる。
【００６６】
次に、図１に示した半導体装置１００の効果を説明する。
図１に示した半導体装置１００は、メモリ部１０２にメモリ用トランジスタ接続プラグ１１７が設けられているとともに、境界部１０６にダミーコンタクトプラグ１０８が形成されている。境界部１０６において、メモリ部１０２に形成されたメモリ用トランジスタ接続プラグ１１７の外周部に形成されたダミーコンタクトプラグ１０８は容量素子１３０に接続されていない。メモリ部１０２において最外周に配置されたメモリ用トランジスタ接続プラグ１１７の外側に、さらにダミーコンタクトプラグ１０８を設けることにより、メモリ部１０２におけるメモリ用トランジスタ接続プラグ１１７の形成パターンのパターン崩れを抑制することができる。このため、半導体装置１００はメモリ部１０２の製造安定性に優れた構成となっている。
【００６７】
また、半導体装置１００においては、下部電極１３１、容量膜１３３、および上部電極１３５の端部がダミーコンタクトプラグ１０８よりもメモリ部１０２の側に位置されている。ダミーコンタクトプラグ１０８の上部には容量素子１３０が形成されていない。また、容量素子１３０の構成要素はメモリ部１０２で終端し、境界部１０６側に突出していない。このため、図１２を用いて前述した半導体装置２００の場合とは異なり、下部電極１３１および容量膜１３３の膜厚に起因するグローバル段差１１０はメモリ部１０２または境界部１０６で生じ、ロジック部１０４には至らない。このため、ロジック部１０４における第三の絶縁膜１３７の上面を実質的に水平な面とすることができる。このため、配線接続プラグ１３９の形成や、その上部の配線構造を形成する際の、パターン崩れを抑制することができる。
【００６８】
このように、半導体装置１００は、メモリ部１０２におけるメモリ用トランジスタ接続プラグ１１７のパターン崩れを抑制しつつ、メモリ部１０２における配線接続プラグ１３９および配線のパターン崩れを抑制することができる。このため、半導体装置１００は、混載型でありながら、高い歩留まりで安定的に製造可能な構成となっている。
【００６９】
混載型の半導体装置１００では、容量素子１３０と絶縁膜または容量素子１３０近傍の絶縁膜である第二の絶縁膜１２９中や第三の絶縁膜１３７中の境界部１０６の回路パターンは、通常、微細であり、絶縁膜表面に凹凸が生じるとパターン崩れを生じやすい。このような場合にも、半導体装置１００では、容量素子１３０を構成する下部電極１３１、容量膜１３３および上部電極１３５の端部がダミーコンタクトプラグ１０８の形成領域よりもメモリ部１０２の側に位置しているため、境界部１０６においてグローバル段差１１０による回路パターン崩れが抑制される。このため、境界部１０６の微細な配線構造を精密で安定的に形成することができる。
【００７０】
また、図１に示した半導体装置１００のように、シリンダ型の容量素子１３０がメモリ部１０２に設けられている場合、複数の容量素子１３０について共通の上部電極１３５が形成される構成が採用されやすい。このとき、上部電極１３５を容量素子１３０の形成領域の外側に延出させて、延出部が上部配線に接続する構成とすることがある。この場合、延出部が境界部１０６のロジック部１０４近傍まで突出した構成が採用されることがあり、ロジック回路のパターン崩れが生じやすかった。
【００７１】
一方、半導体装置１００においては、上部電極１３５の端部がダミーコンタクトプラグ１０８の形成領域よりもメモリ部１０２の側に位置する構成であるため、シリンダ型の容量素子１３０が設けられた混載型であっても、ロジック回路のパターン崩れが好適に抑制された構成となっている。
【００７２】
また、メモリ部１０２に設けられたメモリ用トランジスタ接続プラグ１１７、境界部１０６に形成されたダミーコンタクトプラグ１０８、およびロジック部１０４に設けられたロジック用トランジスタ接続プラグ１１９は、ともに第一の絶縁膜１１５に埋設され、同じ高さを有している。このため、これらのプラグは同一工程で作製可能（図３（ｂ））であり、製造プロセスが簡素化された構成となっている。この効果は、メモリ用トランジスタ接続プラグ１１７とロジック用トランジスタ接続プラグ１１９の形状を略同一とした場合に顕著に発揮される。
【００７３】
なお、本実施形態において、メモリ部１０２、ロジック部１０４および境界部１０６の平面配置は、たとえば以下のようにすることができる。図７は、メモリ部１０２とロジック部１０４と境界部１０６とを有する半導体装置のメモリ部１０２から境界部１０６に至る領域の一部を詳細に示す平面図である。また、図８は、図７のＡ−Ａ'断面を示す図である。
【００７４】
図８に示したように、図７および後述する図９に示した平面構造においては、隣接する二つのメモリ用トランジスタ１１１でビット線（不図示）に接続されるメモリ用トランジスタ接続プラグ１１７を共通に用いる構成となっている。具体的には、シリコン基板１０１の素子形成面に、複数の拡散層１０５が互いに平行に配置されている。
【００７５】
一つのフィールドの拡散層１０５には、一直線上に一列に配置された３つのメモリ用トランジスタ接続プラグ１１７が設けられている。また、隣接するメモリ用トランジスタ接続プラグ１１７間に、２つのゲート電極１０９（ワード線）が設けられている。ゲート電極１０９（ワード線）は、隣接する複数の拡散層１０５にわたって延在している。図７の構成では、直線状に延在する複数のゲート電極１０９（ワード線）が互いに平行に配設されている。
【００７６】
また、境界部１０６は、ダミーコンタクトプラグ１０８を有し、メモリ部１０２において最外周に配置されたメモリ用トランジスタ接続プラグ１１７の外側の境界部１０６に、ダミーコンタクトプラグ１０８が規則的に配置された構成となっている。
【００７７】
また、図８に示したように、容量膜１３３および上部電極１３５の端部は容量素子１３０の端部に一致しており、ダミーコンタクトプラグ１０８の上部には容量膜１３３および上部電極１３５が設けられていない。具体的には、図８においては容量膜１３３および上部電極１３５の端部はメモリ部１０２と境界部１０６との境界で終端している。このため、メモリ部１０２のメモリ用トランジスタ接続プラグ１１７のパターン崩れを抑制するとともに、グローバル段差１１０の影響がロジック部１０４に生じない構成となっている。よって、メモリ部１０２に配置されたメモリ用トランジスタ接続プラグ１１７を外側まで有効とし、メモリ部１０２における実質的に有効な領域の面積を充分に大きくすることができる。
【００７８】
また、図７および図８に示した半導体装置では、図中に矢印で示したように、複数のメモリ用トランジスタ接続プラグ１１７とダミーコンタクトプラグ１０８とが、メモリ部１０２から境界部１０６に向かって一定の間隔で一直線上に設けられた列を有する。また、列の境界部１０６の側の端部は、境界部１０６に設けられたダミーコンタクトプラグ１０８である。列は複数設けられ、互いに平行に配設されている。このため、列の中で境界部１０６の側に配置された外周部のメモリ用トランジスタ接続プラグ１１７のパターン崩れが好適に抑制された構成となっている。
【００７９】
また、メモリ部１０２から境界部１０６に至る領域の平面構成は、図９に示す構成としてもよい。
【００８０】
図９に示した半導体装置では、図中に矢印で示したように、複数のメモリ用トランジスタ接続プラグ１１７とダミーコンタクトプラグ１０８とが所定の間隔で一直線上に配置された列を有する。また、複数の列が互いに平行に設けられている。列の境界部１０６の側の端部は、境界部１０６に設けられたダミーコンタクトプラグ１０８となっている。
【００８１】
図９においても、境界部１０６の側に位置する最外周のメモリ用トランジスタ接続プラグ１１７の境界部１０６の側にダミーコンタクトプラグ１０８が設けられ、ダミーコンタクトプラグ１０８は境界部１０６に位置しているため、メモリ部１０２として利用可能な領域を充分に大きくすることができる。
【００８２】
また、図１に示した半導体装置１００では、メモリ部１０２に形成されたメモリ用トランジスタ接続プラグ１１７の外側の境界部１０６に、ダミーコンタクトプラグ１０８が一つ設けられた構成を例示したが、複数のダミーコンタクトプラグ１０８が設けられていてもよい。
【００８３】
図１４は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１４に示した半導体装置の構成は基本的に図１に示した半導体装置１００の構成と同様であるが、メモリ用トランジスタ接続プラグ１１７の外側の境界部１０６に、ダミーコンタクトプラグ１０８が二つ設けられた構成となっている。
【００８４】
図１４に示した断面においては、最外周のメモリ用トランジスタ１１１の拡散層１０５に接続する二つのコンタクトプラグの上部には、容量素子１３０およびその構成要素が設けられていないため、いずれもダミーコンタクトプラグ１０８となる。こうした構成とすることにより、グローバル段差１１０の発生によるロジック部１０４におけるパターン崩れをより一層確実に抑制することができる。
【００８５】
以下の実施形態に係る半導体装置においては、第一の実施形態に記載の半導体装置１００と異なる部分を中心に説明する。
【００８６】
（第二の実施形態）
第一の実施形態においては、容量素子１３０の形状をシリンダ型としたが、容量素子１３０の形状は他の形状としてもよい。図１０は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１０に示した半導体装置１１２の基本構成は図１に示した半導体装置１００と同様であるが、メモリ部１０２にスタック型の容量素子１３０が形成されている点が異なる。
【００８７】
また、図１１は、本実施形態に係る半導体装置の別の構成を模式的に示す断面図である。図１１に示した半導体装置１１４の基本構成は図１に示した半導体装置１００と同様であるが、メモリ部１０２に平板型の容量素子１３０が形成されている点が異なる。それにより、境界部１０６において、第二の絶縁膜１２９にも段差が形成されている。
【００８８】
図１０に示した半導体装置１１２および図１１に示した半導体装置１１４においても、容量素子１３０は、下部電極１３１、容量膜１３３および上部電極１３５から構成される。そして、容量素子１３０は、メモリ部１０２の内部に設けられ、境界部１０６のダミーコンタクトプラグ１０８の上部には至っていない。このため、これらの構成においても、第一の実施形態に係る半導体装置１００（図１）と同様に、グローバル段差１１０が境界部１０６の上面の水平性に影響を与えない構成となっている。このため、メモリ部１０２におけるメモリ用トランジスタ接続プラグ１１７のパターン崩れおよび境界部１０６における配線接続プラグ１３９および配線（不図示）のパターン崩れが抑制され、製造安定性に優れた構成となっている。
【００８９】
なお、図１０に示した半導体装置１１２および図１１に示した半導体装置１１４においても、たとえば図７および図９に示した平面配置を採用することができる。
【００９０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００９１】
たとえば、以上の実施形態においては、メモリ用トランジスタ接続プラグ１１７が容量素子１３０の下部電極１３１に直接接続されている構成としたが、第一の絶縁膜１１５と第二の絶縁膜１２９との間に一または二以上の絶縁層が設けられ、一または二以上の導電プラグを介してメモリ用トランジスタ接続プラグ１１７と下部電極１３１とが接続されている構成としてもよい。この場合、境界部１０６にも当該導電プラグを形成することにより、導電プラグ形成時のパターン崩れを同様に抑制することができる。
【００９２】
また、第一の絶縁膜１１５から第三の絶縁膜１３７までの各絶縁膜を構成する絶縁膜、および容量膜１３３は、いずれも積層膜であってもよい。
【００９３】
また、たとえば、以上の実施形態において、容量膜１３３の材料として、他に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、またはＴａのうち一または二以上の金属元素を含む酸化物またはシリケートとすることができる。
【００９４】
また、バリアメタル膜は、ＴｉＮ膜以外にも、たとえばＴｉ、Ｔａ等の高融点金属を含む膜とすることができる。たとえば、Ｔｉ、ＷＮ、Ｔａ、ＴａＮ等が例示される。また、ＴａＮおよびＴａが積層したタンタル系バリアメタルとしてもよい。バリアメタル膜は、スパッタリング法、ＣＶＤ等の方法によって形成することができる。
【００９５】
また、エッチングストッパ膜としては、上述のＳｉＮ以外にも種々のものを用いることができる。たとえばＳｉＣＮまたはＳｉＯＮ等の窒素を含む材料を用いることができる。
【図面の簡単な説明】
【００９６】
【図１】第一の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図２】図１の半導体装置の製造工程を説明する断面図である。
【図３】図１の半導体装置の製造工程を説明する断面図である。
【図４】図１の半導体装置の製造工程を説明する断面図である。
【図５】図１の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る半導体装置の構成の一例を模式的に示す平面図である。
【図７】実施形態に係る半導体装置の構成を模式的に示す平面図である。
【図８】図７のＡ−Ａ'断面図である。
【図９】実施形態に係る半導体装置の構成を模式的に示す平面図である。
【図１０】第二の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図１１】第二の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図１２】混載型の半導体装置の構成を模式的に示す断面図である。
【図１３】本発明に係る半導体装置の構成の一例を模式的に示す平面図である。
【図１４】実施形態に係る半導体装置の構成を模式的に示す平面図である。
【符号の説明】
【００９７】
１００  半導体装置
１０１  シリコン基板
１０２  メモリ部
１０３  素子分離領域
１０４  ロジック部
１０５  拡散層
１０６  境界部
１０７  ゲート酸化膜
１０８  ダミーコンタクトプラグ
１０９  ゲート電極
１１０  グローバル段差
１１１  メモリ用トランジスタ
１１２  半導体装置
１１３  ロジック用トランジスタ
１１４  半導体装置
１１５  第一の絶縁膜
１１７  メモリ用トランジスタ接続プラグ
１１９  ロジック用トランジスタ接続プラグ
１２５  ビット線層
１２９  第二の絶縁膜
１３０  容量素子
１３１  下部電極
１３３  容量膜
１３５  上部電極
１３７  第三の絶縁膜
１３９  配線接続プラグ
１４７  配線接続プラグ
１５１  容量素子用接続孔
１５３  貫通孔
１５７  トランジスタ
１５９  容量コンタクトプラグ
１６１  端部
１６３  端部
１６５  半導体基板
【図１】
2005347334.tif 000003
【図２】
2005347334.tif 000004
【図３】
2005347334.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005347334.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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