(57)【要約】【課題】非正常に製造されるＭＯＳトランジスタを容易に検出することができる半導体検査装置、および半導体装置の誤動作を予め防止することができる漏洩電流補償システムを提供する。【解決手段】本発明による半導体検査装置は、半導体装置のＭＯＳトランジスタと同一の工程で製造されたＭＯＳトランジスタを含み、前記ＭＯＳトランジスタに流れる漏洩電流を感知して前記半導体装置が正常、または非正常に製造されたか否かを検査し、結果の結果として、正常または非正常信号を発生する。一方、漏洩電流補償装置は、前記半導体検査装置の正常、または非正常信号に応答して前記半導体装置に流れる漏洩電流を補償する。【選択図】図１１
2005057256.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つ以上のＭＯＳトランジスタを含んだ半導体装置を検査するための半導体検査装置において、
前記ＭＯＳトランジスタが正常に製造されたか否かに従って可変的に第１漏洩電流を発生するように構成された第１漏洩電流源と、
前記ＭＯＳトランジスタが正常に製造されたか否かに従って可変的に第２漏洩電流を発生するように構成された第２漏洩電流源と、
前記第１および第２漏洩電流を比較して、前記半導体装置が正常に製造されたか否かを判断する比較器とを含むことを特徴とする半導体検査装置。
【請求項２】
前記ＭＯＳトランジスタが正常に製造されれば、第１漏洩電流は第２漏洩電流より小さく、前記ＭＯＳトランジスタが非正常に製造されれば、第１漏洩電流は第２漏洩電流より大きいことを特徴とする請求項１に記載の半導体検査装置。
【請求項３】
前記第１および第２漏洩電流源は、ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体検査装置。
【請求項４】
少なくとも一つ以上のＭＯＳトランジスタを含んだ半導体装置を検査するための半導体検査装置において、
オフモード動作の時、臨界チャンネルの長さ（以下、Ｌ１という）およびＬ１よりΔＬ１だけ短いチャンネルの長さ（以下、Ｌ１’という）で各々第１漏洩電流（以下、各々Ｉ１、Ｉ１'という）がチャンネルを通じて流れるように設計された第１ＭＯＳトランジスタと、
オフモード動作の時、Ｌ１より長いチャンネルの長さ（以下、Ｌ２という）およびＬ２よりΔＬ２だけ短いチャンネルの長さ（以下、Ｌ２'という）で各々第２漏洩電流（以下、Ｉ２、Ｉ２'という）がチャンネルを通じて流れるように設計された第２ＭＯＳトランジスタと、
前記第１および第２漏洩電流を比較して前記半導体装置が正常に製造されたか否かを判断する比較器とを含み、
前記第１ＭＯＳトランジスタはＩ１がＩ２より小さく、Ｉ１'がＩ２'より大きく設計されたチャンネルの幅（Ｗ１）を有し、前記第２ＭＯＳトランジスタはＩ２がＩ１より大きく、Ｉ２'がＩ１'より小さく設計されたチャンネルの幅（Ｗ２）を有することを特徴とする半導体検査装置。
【請求項５】
前記比較器は、Ｉ２がＩ１より大きい時、正常信号を発生し、Ｉ２'がＩ１'より小さい時、非正常信号を発生することを特徴とする請求項４に記載の半導体検査装置。
【請求項６】
前記第１および第２ＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体検査装置。
【請求項７】
前記第１および第２ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体検査装置。
【請求項８】
少なくとも一つ以上のＭＯＳトランジスタを含んだ半導体装置を検査するための半導体検査装置において、
臨界酸化膜の厚さ（以下、Ｔ１という）およびＴ１よりΔＴ１だけ薄い酸化膜の厚さ（以下、Ｔ１'という）で各々第１漏洩電流（以下、各々Ｊ１、Ｊ１'という）が酸化膜を通じて流れるように設計された第１ＭＯＳキャパシタと、
Ｔ１より厚い酸化膜の厚さ（以下、Ｔ２という）およびＴ２よりΔＴ２だけ薄い酸化膜の厚さ（以下、Ｔ２'という）で各々第２漏洩電流（以下、Ｊ２、Ｊ２'という）が酸化膜を通じて流れるように設計された第２ＭＯＳキャパシタと、
前記第１および第２漏洩電流を比較して前記半導体装置が正常に製造されたか否かを判断する比較器とを含み、
前記第１ＭＯＳキャパシタはＪ１がＪ２より小さく、Ｊ１'がＪ２'より大きく設計されたゲート面積（Ａ１）を有し、前記第２ＭＯＳキャパシタはＪ２がＪ１より大きく、Ｊ２'がＪ１'より小さく設計されたゲート面積（Ａ２）を有することを特徴とする半導体検査装置。
【請求項９】
前記比較器は、Ｊ２がＪ１より大きい時、正常信号を発生し、Ｊ２'がＪ１'より小さい時、非正常信号を発生することを特徴とする請求項８に記載の半導体検査装置。
【請求項１０】
前記第１および第２ＭＯＳキャパシタは、ＮＭＯＳキャパシタであることを特徴とする請求項８に記載の半導体検査装置。
【請求項１１】
前記第１および第２ＭＯＳキャパシタは、ＰＭＯＳキャパシタであることを特徴とする請求項８に記載の半導体検査装置。
【請求項１２】
漏洩電流補償システムにおいて、
少なくとも一つ以上のＭＯＳトランジスタを含む半導体装置と、
前記ＭＯＳトランジスタと同一の工程で製造される第１および第２ＭＯＳトランジスタを含む前記第１および第２ＭＯＳトランジスタに流れる第１および第２漏洩電流を比較し、比較の結果として、前記半導体装置のＭＯＳトランジスタが正常に製造されたか否かを判断する半導体検査装置と、
前記半導体検査装置の出力信号に応答して前記半導体装置のＭＯＳトランジスタに流れる漏洩電流を補償する漏洩電流補償装置とを含むことを特徴とする漏洩電流補償システム。
【請求項１３】
前記半導体検査装置は、オフモード動作の時、臨界チャンネルの長さ（以下、Ｌ１という）およびＬ１よりΔＬ１だけ短いチャンネルの長さ（以下、Ｌ１'という）で各々第１漏洩電流（以下、各々Ｉ１、Ｉ１'という）がチャンネルを通じて流れるように設計された第１ＭＯＳトランジスタと、
オフモード動作の時、Ｌ１より長いチャンネルの長さ（以下、Ｌ２という）およびＬ２よりΔＬ２だけ短いチャンネルの長さ（以下、Ｌ２'という）で各々第２漏洩電流（以下、Ｉ２、Ｉ２'という）がチャンネルを通じて流れるように設計された第２ＭＯＳトランジスタと、
前記第１および第２漏洩電流を比較して前記半導体装置が正常に製造されたか否かを判断する比較器とを含み、
前記第１ＭＯＳトランジスタはＩ１がＩ２より小さく、Ｉ１'がＩ２'より大きく設計されたチャンネルの幅（Ｗ１）を有し、前記第２ＭＯＳトランジスタはＩ２がＩ１より大きく、Ｉ２'がＩ１'より小さく設計されたチャンネルの幅（Ｗ２）を有することを特徴とする請求項１２に記載の漏洩電流補償システム。
【請求項１４】
前記半導体検査装置は、臨界酸化膜の厚さ（以下、Ｔ１という）およびＴ１よりΔＴ１だけ薄い酸化膜の厚さ（以下、Ｔ１'という）で各々第１漏洩電流（以下、各々Ｊ１、Ｊ１'という）が酸化膜を通じて流れるように設計された第１ＭＯＳキャパシタと、
Ｔ１より厚い酸化膜の厚さ（以下、Ｔ２という）およびＴ２よりΔＴ２だけ薄い酸化膜の厚さ（以下、Ｔ２'という）で各々第２漏洩電流（以下、Ｊ２、Ｊ２'という）が酸化膜を通じて流れるように設計された第２ＭＯＳキャパシタと、
前記第１および第２漏洩電流を比較して前記半導体装置が正常に製造されたか否かを判断する比較器とを含み、
前記第１ＭＯＳキャパシタはＪ１がＪ２より小さく、Ｊ１'がＪ２'より大きく設計されたゲート面積（Ａ１）を有し、前記第２ＭＯＳキャパシタはＪ２がＪ１より大きく、Ｊ２'がＪ１'より小さく設計されたゲート面積（Ａ２）を有することを特徴とする請求項１２に記載の漏洩電流補償システム。
【請求項１５】
前記漏洩電流補償装置は、前記半導体装置が非正常に製造されて、前記ＭＯＳトランジスタに漏洩電流が発生する場合に、前記半導体検査装置の非正常信号に応答して前記ＭＯＳトランジスタに漏洩電流を供給することを特徴とする請求項１２に記載の漏洩電流補償システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、漏洩電流を利用した半導体検査装置および漏洩電流補償システムに関するものである。
【背景技術】
【０００２】
半導体製造方法が微細化することによって、ＭＯＳトランジスタのチャンネルの長さに対する制御も徐々に難しくなっている。また、微細なチャンネルの長さを要するＭＯＳトランジスタをウェーハ上に実現することも難しくなった。微細なチャンネルの長さを制御するための多様な技術、例えば、さらに短い波長の光源、ＰＳＭ（Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｍａｓｋ）、ＰＥＳＭ（Ｐｈａｓｅ  Ｅｄｇｅ  Ｓｈｉｆｔ  Ｍａｓｋ）、ＯＰＣ（ＯＰｔｉｃａｌ  Ｃｏｒｒｅｃｔ）などに対する研究が進められている。しかし、上記のような精密な技術を使用しても工程上、目標とする限界チャンネルの長さを外れるＭＯＳトランジスタが存在する。このようなＭＯＳトランジスタによって半導体チップは誤動作を誘発する。
【０００３】
ＭＯＳトランジスタの特性を検証するために、個々のトランジスタ、または非常に簡単な回路（例えば、インバータ遅延回路、リングオシレータ）をウェーハ上でともに製造して、これらを通じてＭＯＳトランジスタの特性を示す各種のパラメータを抽出した。しかし、半導体工程が複雑になり、微細化することによってＭＯＳトランジスタの特性が変わってパラメータを探しずらくなり、これを探すのに多くの時間が要するようになった。特に、ＭＯＳトランジスタのオフモードの時、チャンネルの長さの変化による漏洩電流の急激な変化は数十万個乃至数百万個のＭＯＳトランジスタが凝集した半導体チップで誤動作の原因になる。
【０００４】
一方、半導体製造方法が微細化することによって、ＭＯＳトランジスタの酸化膜の厚さも薄くなることによって、これに対する制御も徐々に難しくなっている。また、微細な酸化膜の厚さでトンネリングによる漏洩電流が増加するようになって、半導体回路の誤動作を発生させている。特に、ゲート面積が広いＭＯＳキャパシタを電源の両端に使用する場合、ゲート漏洩電流によって漏電が発生しやすい。また、漏洩電流によってＭＯＳキャパシタのキャパシタンスの値が低下して、これを使用した回路に誤動作を誘発させ、誤動作の原因を探すのに多くの時間を要するようになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上述の問題的を解決するために提案されたものであって、本発明の第一の目的は、非正常に製造されてオフモードの時にチャンネル漏洩電流によって誤動作の原因になるＭＯＳトランジスタを容易に判別するための半導体検査装置を提供することにある。
本発明の第二の目的は、非正常に製造されてゲート漏洩電流によって誤動作の原因になるＭＯＳトランジスタを容易に判別するための半導体検査装置を提供することにある。
本発明の第三の目的は、非正常に製造されて漏洩電流が発生した半導体装置に漏洩電流を補償する漏洩電流補償システムを提供することにある。
【課題を解決するための手段】
【０００６】
上述の技術的課題を達成するために本発明による漏洩電流を利用した半導体検査装置は、少なくとも一つ以上のＭＯＳトランジスタを含んだ半導体装置を検査するものである。本発明による半導体検査装置は、前記ＭＯＳトランジスタが正常に製造されたか否かによって可変的に第１漏洩電流を発生するように構成された第１漏洩電流源と、前記ＭＯＳトランジスタが正常に製造されたか否かによって可変的に第２漏洩電流を発生するように構成された第２漏洩電流源と、前記第１および第２漏洩電流を比較して前記半導体装置が正常に製造されたか否かを判断する比較器とを含む。ここで、前記ＭＯＳトランジスタが正常に製造されれば、第１漏洩電流は第２漏洩電流より小さく、前記ＭＯＳトランジスタが非正常に製造されれば、第１漏洩電流は第２漏洩電流より大きいことを特徴とする。
【０００７】
具体的形態として、前記第１および第２漏洩電流源は、ＭＯＳトランジスタである。
【０００８】
本発明による漏洩電流を利用した半導体検査装置の他の一面は、オフモード動作の時、臨界チャンネルの長さ（以下、Ｌ１という）およびＬ１よりΔＬ１だけ短いチャンネルの長さ（以下、Ｌ１'という）で各々第１漏洩電流（以下、各々Ｉ１、Ｉ１'という）がチャンネルを通じて流れるように設計された第１ＭＯＳトランジスタと、オフモード動作の時、Ｌ１より長いチャンネルの長さ（以下、Ｌ２という）およびＬ２よりΔＬ２だけ短いチャンネルの長さ（以下、Ｌ２'という）で各々第２漏洩電流（以下、Ｉ２、Ｉ２'という）がチャンネルを通じて流れるように設計された第２ＭＯＳトランジスタと、前記第１および第２漏洩電流を比較して前記半導体装置が正常に製造されたか否かを判断する比較器とを含み、前記第１ＭＯＳトランジスタはＩ１がＩ２より小さく、Ｉ１'がＩ２'より大きく設計されたチャンネルの幅Ｗ１を有し、前記第２ＭＯＳトランジスタはＩ２がＩ１より大きく、Ｉ２'がＩ１'より小さく設計されたチャンネルの幅（Ｗ２）を有することを特徴とする。
【０００９】
本発明による漏洩電流を利用した半導体検査装置のさらに他の一面は、臨界酸化膜の厚さ（以下、Ｔ１という）およびＴ１よりΔＴ１だけ薄い酸化膜の厚さ（以下、Ｔ１'という）で各々第１漏洩電流（以下、各々Ｊ１、Ｊ１'という）が酸化膜を通じて流れるように設計された第１ＭＯＳキャパシタと、Ｔ１より厚い酸化膜の厚さ（以下、Ｔ２という）およびＴ２よりΔＴ２だけ薄い酸化膜の厚さ（以下、Ｔ２'という）で各々第２漏洩電流（以下、Ｊ２、Ｊ２'という）が酸化膜を通じて流れるように設計された第２ＭＯＳキャパシタと、前記第１および第２漏洩電流を比較して前記半導体装置が正常に製造されたか否かを判断する比較器とを含み、前記第１ＭＯＳキャパシタはＪ１がＪ２より小さく、Ｊ１'がＪ２'より大きく設計されたゲート面積Ａ１を有し、前記第２ＭＯＳキャパシタはＪ２がＪ１より大きく、Ｊ２'がＪ１'より小さく設計されたゲート面積Ａ２を有することを特徴とする。
【００１０】
本発明による漏洩電流補償システムは、少なくとも一つ以上のＭＯＳトランジスタを含む半導体装置と、前記ＭＯＳトランジスタと同一の工程で製造される第１および第２トランジスタを含む前記第１および第２ＭＯＳトランジスタに流れる第１および第２漏洩電流を比較し、比較の結果として、前記半導体装置のＭＯＳトランジスタが正常に製造されたか否かを判断する半導体検査装置と、前記半導体検査装置の出力信号に応答して前記半導体装置のＭＯＳトランジスタに流れる漏洩電流を補償する漏洩電流補償装置とを含む。
【００１１】
より具体的な形態として、前記漏洩電流補償装置は、前記半導体装置が非正常に製造されて前記ＭＯＳトランジスタに漏洩電流が発生する場合に、前記半導体検査装置の非正常信号に応答して前記ＭＯＳトランジスタに漏洩電流を供給する。
【発明の効果】
【００１２】
本発明によるチャンネル漏洩電流を利用した半導体検査装置によると、半導体工程の時、臨界チャンネルの長さより短く製造されたＭＯＳトランジスタを容易に検出することができる。本発明によるゲート漏洩電流を利用した半導体検査装置によると、半導体工程の時、臨界酸化膜の厚さより薄く製造されたＭＯＳトランジスタを容易に検出することができる。また、本発明による漏洩電流補償システムによると、漏洩電流による回路の誤動作を予め防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に理解できるように、本発明の好ましい実施の形態を添付の図面を参照して説明する。
【００１４】
Ｉ．チャンネル漏洩電流を利用した半導体検査装置
図１は本発明によるチャンネル漏洩電流を利用した半導体検査装置の第１実施の形態を示した図である。図１を参照すると、本発明による半導体検査装置１００は第１漏洩電流源１１０、第２漏洩電流源１２０、および比較器１３０を含む。
【００１５】
前記第１および第２漏洩電流源１１０、１２０は各々ＮＭＯＳトランジスタＴ１、Ｔ２で構成される。このＮＭＯＳトランジスタＴ１、Ｔ２のゲートには接地電圧Ｖｓｓを印加してチャンネルが形成されないオフモードになるようにする。前記第１および第２漏洩電流源１１０、１２０はオフモードで、ＮＭＯＳトランジスタＴ１、Ｔ２のチャンネルに各々第１および第２漏洩電流Ｉ１、Ｉ２を流すようにする。図１では、前記第１および第２漏洩電流源１１０、１２０をＮＭＯＳトランジスタとしたが、これは一実施の形態に過ぎず、ＰＭＯＳトランジスタである場合にも、同一の原理が適用されることは当業者において自明な事実である。
【００１６】
前記比較器１３０は前記第１漏洩電流源１１０に流れる第１漏洩電流Ｉ１と前記第２漏洩電流源Ｉ２に流れる第２漏洩電流Ｉ２とを比較し、その結果として、出力信号Ｏｕｔｐｕｔを発生する。出力信号Ｏｕｔｐｕｔによって検査しようとする半導体装置（図示しない）が正常に製造されたか否かが分かる。ここで、半導体装置はＭＯＳトランジスタを含んだ回路（例えば、図１１でのＮＭＯＳ論理回路）であり、前記半導体検査装置１００とともに製造される。
【００１７】
図２はチャンネルの長さの変化による漏洩電流の変化を概略的に示したグラフである。グラフの横軸はＭＯＳトランジスタのチャンネルの長さＬであり、縦軸はＭＯＳトランジスタのオフモードの時にチャンネルに流れる漏洩電流Ｉｏｆｆである。
【００１８】
図１に示したＮＭＯＳトランジスタＴ１、Ｔ２のチャンネルの長さを各々Ｌ１、Ｌ２といい、この時チャンネルに流れる漏洩電流を各々Ｉ１、Ｉ２という。本明細書で、前記Ｌ１は臨界チャンネルの長さで定義され、工程時、実現しようとするトランジスタのチャンネルの長さである。この臨界チャンネルの長さＬ１を基準に、Ｌ１より短いチャンネルの長さを有する区間では、単位チャンネルの長さに対する漏洩電流の変化が敏感で、Ｌ１より長いチャンネルの長さを有する区間では、単位チャンネルの長さに対する漏洩電流の変化が大きくない。ここで、グラフの縦軸はｌｏｇスケールであることに注目する必要がある。したがって、ＭＯＳトランジスタ工程の時、臨界チャンネルの長さより若干短くても、漏洩電流が急激に増加して、回路の誤動作を誘発するようになる。前記Ｌ２は前記臨界チャンネルの長さＬ１より長い区間に属するチャンネルの長さである。
【００１９】
一方、半導体製造工程の時、減少したチャンネルの長さを各々Ｌ１'、Ｌ２'といい、この時チャンネルに流れる漏洩電流を各々Ｉ１'、Ｉ２'という。チャンネルの長さの変化量は各々ΔＬ１＝Ｌ１−Ｌ１'、ΔＬ２＝Ｌ２−Ｌ２'になる。もし、ΔＬ１＝ΔＬ２とすれば、半導体製造工程の時、チャンネルの長さの変化率はチャンネルの長さが短い方でさらに大きい。すなわち、ΔＬ１／Ｌ１≫ΔＬ２／Ｌ２の関係が成り立つ。
【００２０】
本発明によるチャンネル漏洩電流を利用した半導体検査装置１００は、
１）半導体製造工程が正常に進んで、前記第１および第２漏洩電流源１１０、１２０のチャンネルの長さが各々Ｌ１、Ｌ２である時、前記漏洩電流源１１０、１２０に各々流れる漏洩電流がＩ２＞Ｉ１である関係が成り立ち、
２）半導体製造工程が非正常に進んで、前記第１および第２漏洩電流源１１０、１２０のチャンネルの長さが各々Ｌ１'、Ｌ２'である時、前記漏洩電流源１１０、１２０に各々流れる漏洩電流がＩ２'＜Ｉ１'である関係が成り立つようにする。
【００２１】
前記第１漏洩電流源１１０のチャンネルの幅Ｗ１と前記第２漏洩電流源１２０のチャンネルの幅Ｗ２を決める。例として、Ｌ１＝０．１３μｍ、Ｌ１'＝０．１２μｍであり、Ｌ２＝０．１８μｍ、Ｌ２'＝０．１７μｍである。Ｉ１＝２ｎＡ、Ｉ１'＝１００ｎＡであり、前記第１漏洩電流源１１０のチャンネルの幅をＷ１とする時、Ｉ２がＩ１より大きく、Ｉ２'がＩ１'より小さくする前記第２漏洩電流源１２０のチャンネルの幅Ｗ２を決める。
【００２２】
上記の関係を満足するＷ１、Ｗ２を有する前記第１および第２漏洩電流源１１０、１２０を利用して、図１のような回路を実現すれば、目標とするチャンネルの長さから外れるＭＯＳトランジスタを探すことができる。
【００２３】
図３は図１に示した比較器１３０の第１具体例を示す回路図である。図３を参照すると、前記比較器１３０は二つのＮＭＯＳトランジスタＮ１、Ｎ２、四つのＰＭＯＳトランジスタＰ１〜Ｐ４、二つのインバータＩＮＶ１、ＩＮＶ２で構成される。
【００２４】
Ｅｎａｂｌｅ信号が‘Ｌ’であれば、ＰＭＯＳトランジスタＰ１、Ｐ４はターンオンされ、ＮＭＯＳトランジスタＮ３はターンオフされる。したがって、ノード１、２は‘Ｈ’になる。ノード１、２が‘Ｈ’であるので、ＰＭＯＳトランジスタＰ２、Ｐ３はターンオフされ、ＮＭＯＳトランジスタＮ１、Ｎ２はターンオンされる。この時、Ｅｎａｂｌｅ信号を‘Ｈ’とすれば、ＰＭＯＳトランジスタＰ１、Ｐ４はターンオフされ、ＮＭＯＳトランジスタＮ３はターンオンされる。
【００２５】
上記のような状態で、前記第１および第２漏洩電流源１１０、１２０が正常に製造されれば、すなわちチャンネルの長さが各々Ｌ１、Ｌ２であれば、第２漏洩電流Ｉ２が第１漏洩電流Ｉ１より大きくて、ノード２は‘Ｌ’になり、ノード１は‘Ｈ’になる。したがって、出力信号Ｏｕｔｐｕｔ＿１は‘Ｌ’になり、Ｏｕｔｐｕｔ＿２は‘Ｈ’になる。
【００２６】
しかし、前記第１および第２漏洩電流源１１０、１２０が非正常に製造されれば、すなわち、チャンネルの長さが各々Ｌ１'、Ｌ２'であれば、第２漏洩電流Ｉ２'が第１漏洩電流Ｉ１'より小さくて、ノード２は‘Ｈ’になり、ノード１は‘Ｌ’になる。したがって、出力信号Ｏｕｔｐｕｔ＿１は‘Ｈ’になり、Ｏｕｔｐｕｔ＿２は‘Ｌ’になる。すなわち、比較器１３０の出力信号から半導体装置（図示しない）が正常に製造されたか否かが分かる。
【００２７】
図４は図１に示した比較器１３０の第２具体例を示す回路図である。図４を参照すると、前記比較器１３０は二つのＰＭＯＳトランジスタＰ５、Ｐ６で構成される。Ｅｎａｂｌｅ信号が‘Ｈ’状態であれば、ＮＭＯＳトランジスタＮ４はターンオンされる。
【００２８】
前記第１および第２漏洩電流源１１０、１２０が正常に製造されれば、すなわち、チャンネルの長さが各々Ｌ１、Ｌ２であれば、第２漏洩電流Ｉ２が第１漏洩電流Ｉ１より大きくて、ノード２は‘Ｌ’になり、ノード１は‘Ｈ’になる。したがって、出力信号Ｏｕｔｐｕｔは‘Ｌ’になる。
【００２９】
一方、前記第１および第２漏洩電流源１１０、１２０が非正常に製造されれば、すなわち、チャンネルの長さが各々Ｌ１'、Ｌ２'であれば、第２漏洩電流Ｉ２'が第１漏洩電流Ｉ１'より小さくて、ノード２は‘Ｈ’になり、ノード１は‘Ｌ’になる。したがって、出力信号Ｏｕｔｐｕｔは‘Ｈ’になる。したがって、半導体装置（図示しない）が非正常に製造されれば、比較器１３０から出力信号Ｏｕｔｐｕｔ‘Ｈ’が発生される。
【００３０】
図５は本発明によるチャンネル漏洩電流を利用した半導体検査装置の第２実施の形態を示した回路図である。図５を参照すると、第２実施の形態の半導体検査装置は図４に示した二つの半導体検査装置を並列に連結した構造である。
【００３１】
Ｅｎａｂｌｅ信号が‘Ｈ’状態であれば、ＮＭＯＳトランジスタＮ５はターンオンされる。第１漏洩電流源１１１、１１２および第２漏洩電流源１２１、１２２が正常に製造されれば、すなわち、チャンネルの長さが各々Ｌ１、Ｌ２であれば、第２漏洩電流Ｉ２が第１漏洩電流Ｉ１より大きくて、ノード２、４は‘Ｌ’になり、ノード１、３は‘Ｈ’になる。したがって、出力信号Ｏｕｔｐｕｔ＿１は‘Ｌ’になり、Ｏｕｔｐｕｔ＿２は‘Ｈ’になる。
【００３２】
しかし、前記第１漏洩電流源１１１、１１２および前記第２漏洩電流源１２１、１２２が非正常に製造されれば、すなわちチャンネルの長さが各々Ｌ１'、Ｌ２'であれば、第２漏洩電流Ｉ２'が第１漏洩電流Ｉ１'より小さくて、ノード２、４は‘Ｈ’になり、ノード１、３は‘Ｌ’になる。したがって、出力信号Ｏｕｔｐｕｔ＿１は‘Ｈ’になり、Ｏｕｔｐｕｔ＿２は‘Ｌ’になる。したがって、出力信号を通じて半導体装置（図示しない）が正常に製造されたか否かが分かる。
【００３３】
II．ゲート漏洩電流を利用した半導体検査装置
図６は本発明によるゲート漏洩電流を利用した半導体検査装置の第１実施の形態を示した図である。図６を参照すると、本発明による半導体検査装置２００は第１漏洩電流源２１０、第２漏洩電流源２２０、および比較器２３０を含む。前記第１および第２漏洩電流源２１０、２２０は各々ＮＭＯＳトランジスタＣ１、Ｃ２で構成される。このＮＭＯＳトランジスタＣ１、Ｃ２はドレインとソースが連結されたＭＯＳキャパシタである。前記第１および第２漏洩電流源２１０、２２０はＮＭＯＳトランジスタＣ１、Ｃ２のゲートを貫通して各々第１および第２漏洩電流Ｊ１、Ｊ２を流すようにする。図６では、前記第１および第２漏洩電流源２１０、２２０をＮＭＯＳトランジスタとしたが、これは一実施の形態に過ぎず、ＰＭＯＳトランジスタである場合にも、同一の原理が適用されることは当業者において自明な事実である。
【００３４】
前記比較器２３０は前記第１漏洩電流源２１０に流れる第１漏洩電流Ｊ１と前記第２漏洩電流源２２０に流れる第２漏洩電流Ｊ２とを比較し、その結果として、出力信号Ｏｕｔｐｕｔを発生する。出力信号Ｏｕｔｐｕｔによって検査しようとする半導体装置（図示しない）が正常に製造されたか否かが分かる。
【００３５】
図７は酸化膜の厚さの変化による漏洩電流の変化を概略的に示したグラフである。グラフの横軸はＭＯＳトランジスタの酸化膜の厚さＴｏｘであり、縦軸はＭＯＳトランジスタのゲートを貫通して流れる漏洩電流Ｊｇである。
【００３６】
ＮＭＯＳトランジスタＣ１、Ｃ２の酸化膜の厚さを各々Ｔ１、Ｔ２といい、この時、ゲートに流れる漏洩電流を各々Ｊ１、Ｊ２という。本明細書では、前記Ｔ１は臨界酸化膜の厚さで定義され、工程時、実現しようとするトランジスタの酸化膜の厚さである。この臨界酸化膜の厚さＴ１を基準に、これより薄い区間では単位酸化膜の厚さに対する漏洩電流の変化が敏感で、これより厚い区間では、単位酸化膜の厚さに対する漏洩電流の変化が大きくない。前記Ｔ２は前記臨界酸化膜の厚さＴ１より厚い区間に属する酸化膜の厚さである。
【００３７】
半導体製造工程の時、減少した酸化膜の厚さを各々Ｔ１'、Ｔ２'といい、この時、ゲートを貫通して流れる漏洩電流を各々Ｊ１'、Ｊ２'という。酸化膜の厚さの変化量は各々ΔＴ１＝Ｔ１−Ｔ１'、ΔＴ２＝Ｔ２−Ｔ２'になる。もし、ΔＴ１＝ΔＴ２であれば、半導体製造工程の時、酸化膜の厚さの変化率は酸化膜の厚さが薄い方でさらに大きい。すなわち、ΔＴ１／Ｔ１≫ΔＴ２／Ｔ２の関係が成り立つ。
【００３８】
本発明によるゲート漏洩電流を利用した半導体検査装置２００の特徴は、
１）半導体製造工程が正常に進んで、前記第１および第２漏洩電流源２１０、２２０の酸化膜の厚さが各々Ｔ１、Ｔ２である時、各々流れる漏洩電流がＪ２＞Ｊ１である関係が成り立ち、
２）半導体製造工程が非正常に進んで、前記第１および第２漏洩電流源２１０，２２０の酸化膜の厚さが各々Ｔ１'、Ｔ２'である時、各々流れる漏洩電流がＪ２'＜Ｊ１'である関係が成り立つようにする。
【００３９】
前記第１漏洩電流源２１０のゲート面積Ａ１と前記第２漏洩電流源２２０のゲート面積Ａ２を決める。例として、Ｔ１＝２８Å、Ｔ１'＝０．１２Åであり、Ｔ２＝３４Å、Ｔ２'＝３２Åである。Ｊ１＝１ｐＡ、Ｊ１'＝１ｎＡであり、前記第１漏洩電流源２１０のゲート面積をＡ１とする時、Ｊ２がＪ１より大きく、Ｊ２'がＪ１'より小さくする前記第２漏洩電流源２２０のゲート面積Ａ２を決める。
【００４０】
上記の関係を満足するＡ１、Ａ２を有する前記第１および第２漏洩電流源２１０、２２０を利用して、図６のような回路を実現すれば、臨界酸化膜の厚さから外れるＭＯＳトランジスタを探すことができる。
【００４１】
図８は図６に示した比較器２３０の第１具体例を示す回路図である。図８を参照すると、前記比較器２３０は二つのＮＭＯＳトランジスタＮ１、Ｎ２、四つのＰＭＯＳトランジスタＰ１〜Ｐ４、二つのインバータＩＮＶ１、ＩＮＶ２で構成される。この比較器２３０の動作原理は図３で説明した比較器１３０と同一である。この比較器２３０の出力信号から半導体装置（図示しない）が正常に製造されたか否かが分かる。
【００４２】
図９は図６に示した比較器２３０の第２具体例を示す回路図である。図９を参照すると、前記比較器２３０は二つのＰＭＯＳトランジスタＰ５、Ｐ６で構成される。この比較器２３０の動作原理は図４で説明したことと同一である。
【００４３】
図１０は本発明によるゲート漏洩電流を利用した半導体検査装置の第２実施の形態を示した回路図である。この半導体検査装置の動作原理は図５で説明したことと同一である。
【００４４】
III．半導体検査装置を利用した漏洩電流補償システム
図１１は本発明による半導体検査装置を利用した漏洩電流補償システムの実施の形態を示す回路図である。図１１を参照すると、前記半導体検査装置１００の出力信号ＯｕｔｐｕｔはインバータＩＮＶ３を経て漏洩電流補償装置３００に入力される。この漏洩電流補償装置３００は第１および第２補償回路３１０、３２０で構成され、ＮＭＯＳ論理回路４００に流れる漏洩電流を補償する。
【００４５】
前記ＮＭＯＳ論理回路４００は少なくとも一つ以上のＮＭＯＳトランジスタを含み、ＮＭＯＳトランジスタのチャンネルの長さが非正常的に製造されれば、オフモードの時に漏洩電流が急激に流れるので、ＮＭＯＳ論理回路４００は誤動作を起こすようになる。この時、ＮＭＯＳ論理回路４００に流れる漏洩電流を検査するため半導体検査装置１００を要し、また、ＮＭＯＳ論理回路４００に流れる漏洩電流を補償するため漏洩電流補償装置３００を要する。
【００４６】
クロック信号ＣＬＫが‘Ｌ’である時、ＰＭＯＳトランジスタＭ４はターンオンされ、ＮＭＯＳトランジスタＭ５はターンオフされる。したがって、ノードＡは‘Ｈ’状態になる。クロック信号ＣＬＫが‘Ｈ’に変わると、ＰＭＯＳトランジスタＭ４はターンオフされ、ＮＭＯＳトランジスタＭ５はターンオンされる。この時、ＮＭＯＳ論理回路４００が入力信号ＩＮ１、ＩＮ２、…、ＩＮｎによってオフモードになれば、ノードＡは‘Ｈ’状態に維持される。しかし、半導体製造工程が非正常に進んで、前記ＮＭＯＳ論理回路４００内にあるＮＭＯＳトランジスタのチャンネルの長さが臨界チャンネルの長さより短く製造されれば、オフモードの時にも漏洩電流が増加してノードＡは‘Ｌ’状態に変わる可能性がある。
【００４７】
前記半導体検査装置１００は前記ＮＭＯＳ論理回路４００が非正常に製造されて、オフモードの時に漏洩電流が流れることを感知して出力信号Ｏｕｔｐｕｔを発生する。
【００４８】
前記漏洩電流補償装置３００はノードＡが願わなく‘Ｌ’に変わることを防止する。第１補償回路３１０は一つのＰＭＯＳトランジスタＭ１で構成される。この第１補償回路３１０は半導体製造工程が正常に進んだ場合に、前記ＮＭＯＳ論理回路４００に流れる漏洩電流を補償するための回路である。しかし、非正常な工程によって漏洩電流が急激に増加すれば、前記第１補償回路３１０だけでは不足して、追加的に第２補償回路３２０が必要になる。
【００４９】
チャンネルの長さが正常に製造されれば、前記半導体検査装置１００の出力信号Ｏｕｔｐｕｔは正常信号‘Ｌ’が出力され、非正常に製造されれば、非正常信号‘Ｈ’が出力される。この信号がインバータＩＮＶ３を通過すれば、反転し、反転した信号が前記第２補償回路３２０に入力される。すなわち、チャンネルの長さが正常であれば、前記第２補償回路３２０に‘Ｈ’が入力され、非正常であれば、‘Ｌ’が入力される。
【００５０】
半導体製造工程が正常に進んでチャンネルの長さが正常であれば、前記第２補償回路３２０に‘Ｈ’が入力されて、ＰＭＯＳトランジスタＭ２はターンオフされる。したがって、第２補償回路３２０は作動しない。しかし、半導体製造工程が非正常に進んでチャンネルの長さが非正常であれば、漏洩電流が急激に増加して前記半導体検査装置１００は非正常信号を出力し、前記第２補償回路３２０に‘Ｌ’が入力される。この時、ＰＭＯＳトランジスタＭ２はターンオンされて、出力値Ｏｕｔに従って追加的な電流をノードＡに供給することによって、前記ＮＭＯＳ論理回路４００の漏洩電流によるノードＡの不安定な状態、またはロジックフェイル（Ｌｏｇｉｃ  ｆａｉｌ）を防止することができる。
【００５１】
図１２は図１１に示した漏洩電流補償システム、特にＮＭＯＳ論理回路４００をより具体的に示す図である。図１２を参照すると、第１および第２補償回路３１０、３２０の構造および動作原理は図１１と同一である。図１２で、クロック信号ＣＬＫが‘Ｈ’である状態でＮＭＯＳ論理回路４００の入力端ＩＮ１〜ＩＮ６に接地電圧を印加して、ＮＭＯＳトランジスタが全部オフモードである場合、それらＮＭＯＳトランジスタが正常に製造されれば、漏洩電流が少なくて、第１補償回路３１０だけでノードＡの不安定な状態、またはロジックフェイルを防止することができる。
【００５２】
なお、図１１および図１２では、漏洩電流補償システムの実施の形態として、チャンネル漏洩電流を利用した半導体検査装置１００だけを説明したが、ゲート漏洩電流を利用した半導体検査装置２００にも同一の原理が適用されることは自明な事実である。
【００５３】
以上で本発明の具体的な実施の形態に関して説明したが、本発明の範囲を逸脱しない限度内で様々な変形が可能なことはもちろんである。したがって、本発明の範囲は上述の実施の形態によって決められるのではなく、特許請求の範囲さらにはその特許請求の範囲と均等なことによって決められなければならない。
【図面の簡単な説明】
【００５４】
【図１】本発明によるチャンネル漏洩電流を利用した半導体検査装置の第１実施の形態を示すブロック図である。
【図２】チャンネルの長さの変化による漏洩電流の変化を概略的に示す図である。
【図３】図１に示した比較器の第１具体例を示す回路図である。
【図４】図１に示した比較器の第２具体例を示す回路図である。
【図５】本発明によるチャンネル漏洩電流を利用した半導体検査装置の第２実施の形態を示す回路図である。
【図６】本発明によるゲート漏洩電流を利用した半導体検査装置の第１実施の形態を示すブロック図である。
【図７】酸化膜の厚さの変化による漏洩電流の変化を概略的に示す図である。
【図８】図６に示した比較器の第１具体例を示す回路図である。
【図９】図６に示した比較器の第２具体例を示す回路図である。
【図１０】本発明によるゲート漏洩電流を利用した半導体検査装置の第２実施の形態を示す回路図である。
【図１１】本発明による漏洩電流補償システムの実施の形態を示す回路図である。
【図１２】図１１に示した漏洩電流補償システム、特にＮＭＯＳ論理回路をより具体的に示す回路図である。
【符号の説明】
【００５５】
１００    チャンネル漏洩電流を利用した半導体検査装置
２００    ゲート漏洩電流を利用した半導体検査装置
１１０，２１０    第１漏洩電流源
１２０，２２０    第２漏洩電流源
１３０，２３０    比較器
３００    漏洩電流補償装置
３１０    第１補償回路
３２０    第２補償回路
４００    ＮＭＯＳ論理回路
【図１】
2005057256.tif 000003
【図２】
2005057256.tif 000004
【図３】
2005057256.tif 000005
【図４】
2005057256.tif 000006
【図５】
2005057256.tif 000007
【図６】
2005057256.tif 000008
【図７】
2005057256.tif 000009
【図８】
2005057256.tif 000010
【図９】
2005057256.tif 000011
【図１０】
2005057256.tif 000012
【図１１】
2005057256.tif 000013
【図１２】
2005057256.tif 000014