(57)【要約】    【課題】      オフセット電圧誤差を減少することができ、回路規模及び消費電力を減少することができる直並列アナログデジタル変換回路及び移動体通信端末を提供する。    【解決手段】  移動体通信端末及び直並列アナログデジタル変換回路１００は、オフセット電圧誤差を減少することができる補償用比較器１２０Ａ〜１２０Ｃ並びに補償用直列抵抗列１２１を備えている。補償用比較器１２０Ａ〜１２０Ｃは、チョッパ型比較器により構成され、下位比較器１１０Ａ〜１１０Ｃと同一構成でかつ同一配列数において構成されている。補償用直列抵抗列１２１は、下位ビットに対応する第２の直列抵抗列１０９と同一抵抗値でかつ同一抵抗数の抵抗１２１Ａ〜１２１Ｄにより構成されている。  【選択図】      図１
2005323177.tif 000002
【特許請求の範囲】
【請求項１】
全体のビット諧調の上位ビットに対応した上位比較器と、
前記上位比較器の参照電圧を生成する第１の直列抵抗列と、
前記全体のビット諧調の下位ビットに対応した下位比較器と、
前記下位比較器の参照電圧を生成する第２の直列抵抗列と、
オフセット電圧誤差を減少する補償用比較器と、
一端が前記第２の直列抵抗列の一端に接続されるとともに、前記補償用比較器に接続された補償用直列抵抗列と、
を備えたことを特徴とする直並列アナログデジタル変換回路。
【請求項２】
前記補償用比較器は前記下位比較器の構成及び配列数と同一構成及び同一配列数を有し、前記補償用直列抵抗列は前記第２の直列抵抗列の抵抗値及び抵抗数と同一抵抗値及び同一抵抗数を有することを特徴とする請求項１記載の直並列アナログデジタル変換回路。
【請求項３】
前記上位比較器、前記下位比較器、前記補償用比較器は、いずれもチョッパ型比較器であることを特徴とする請求項１記載の直並列アナログデジタル変換回路。
【請求項４】
前記第１の直列抵抗列により生成され、入力電圧より大きい第１の参照電圧を前記第２の直列抵抗列の他端に供給する第１の選択回路と、
前記第１の直列抵抗列により生成され、入力電圧以下でかつ最小の参照電圧から２番目の第２の参照電圧を前記補償用直列抵抗列の他端に供給する第２の選択回路と、
前記上位比較器と前記下位比較器との出力に基づき出力デジタルコードを生成する出力デコーダと、
を更に備えたことを特徴とする請求項１乃至請求項３のいずれかに記載の直並列アナログデジタル変換回路。
【請求項５】
前記請求項１乃至請求項４のいずれかに記載の直並列アナログデジタル変換回路を備えたことを特徴とする移動体通信端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直並列（サブレッシング）アナログデジタル変換回路及び移動体通信端末に関し、特に通信データにおいてアナログ信号をデジタル信号に変換する直並列アナログデジタル変換回路及びこの直並列アナログデジタル変換回路を内蔵する移動体通信端末に関する。
【背景技術】
【０００２】
アナログデジタル変換回路に要求される特性のうちオフセット電圧誤差は、積分直線性誤差や微分直線性誤差と同様に、最も基本的かつ重要な特性の１つである。アナログデジタル変換回路においては、オフセット電圧誤差を減少することが、変換性能を向上する上で重要である。
【０００３】
並列（フラッシュ）アナログデジタル変換回路に対して、変換精度が高く、製作コストが安価な直並列アナログデジタル変換回路が知られている。下記特許文献１には、オフセット電圧誤差を減少することができ、変換性能を向上することができる直並列型Ａ／Ｄ変換回路のオフセット方式が開示されている。このオフセット方式を採用する直並列型Ａ／Ｄ変換回路は、オフセット誤差を検出して生成した補正値を格納する補正値記憶回路と、出力デジタルコードに対して補正値からオフセット誤差を減算する誤差補正回路とを備えている。
【特許文献１】特開平８−１８６４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上位２ビット、下位２ビット、合計４ビット構成を採用する直並列アナログデジタル変換回路は、図３に示すように、電圧源１と接地電位２との間に各々抵抗値が等しい抵抗３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅを直列接続した第１の直列抵抗列を備え、入力ダイナミックレンジの上限電圧点４Ａと、上位ビットに対応した参照電圧点４Ｂ、４Ｃ及び４Ｄと、入力ダイナミックレンジの下限電圧点４Ｅとを規定している。第１の直列抵抗列には、上位２ビットに対応した合計３つの上位比較器５Ａ、５Ｂ、５Ｃのそれぞれが並列に接続されている。
【０００５】
アナログ入力端子６にアナログ信号（アナログ電圧）が入力されると、上位比較器５Ａ〜５Ｃはアナログ信号と参照電圧点４Ｂ〜４Ｄの参照電圧とをそれぞれ比較し、この比較結果は上位デコーダ７に格納される。上位デコーダ７は第１の選択回路８Ａ及び第２の選択回路８Ｂを制御する。第１の選択回路８Ａは、アナログ信号に対して電圧が大きくかつこのアナログ信号との電圧差が最も小さい参照電圧を生成する参照電圧点４Ｂ〜４Ｄのいずれかを選択し、この選択された参照電圧を出力する。第２の選択回路８Ｂは、アナログ信号以下の参照電圧でかつこのアナログ信号との電圧差が最も小さい参照電圧を生成する参照電圧点４Ｂ〜４Ｄのいずれかを選択し、この選択された参照電圧を出力する。
【０００６】
第１の選択回路８Ａにおいて選択され出力された参照電圧は各々抵抗値が等しい抵抗９Ａ、９Ｂ、９Ｃ、９Ｄを直列接続した第２の直列抵抗列の一端に供給される。この第２の直列抵抗列の他端には、第２の選択回路８Ｂにおいて選択され出力された参照電圧が供給される。第２の直列抵抗列には、下位２ビットに対応した合計３つの下位比較器１０Ａ、１０Ｂ、１０Ｃのそれぞれが並列に接続されている。下位比較器１０Ａ〜１０Ｃのそれぞれの出力と上位デコーダ７の出力とは出力デコーダ１１においてデコーディングされ、４ビットのデジタル信号を出力端子１２に出力することができる。
【０００７】
上位比較器５Ａ〜５Ｃ、下位比較器１０Ａ〜１０Ｃのそれぞれは、図４に示すように、チョッパ型比較器により構成されている。このチョッパ型比較器は、アナログ入力端子６に接続される第１の入力端子２０と、参照電圧点４Ｂ〜４Ｄ、４Ｆ〜４Ｈのいずれかに接続される第２の入力端子２１と、アナログスイッチ２２Ａ、２２Ｂ及び２２Ｃと、サンプルホールド用容量２３と、インバータ２４と、出力端子２５とを備えている。インバータ２４は増幅器としての機能を兼ねている。また、実際の回路構成においては各素子を接続する配線等に寄生容量２６が付加されている。この寄生容量２６は、第１の入力端子２０及び第２の入力端子２１とサンプルホールド用容量２３との間の配線に一方の電極を接続し、例えば接地電位２７との間に他方の電極を接続する。
【０００８】
このチョッパ型比較器の動作は以下の通りである。アナログ信号（入力電圧）のサンプル時において、アナログスイッチ２２Ａ及び２２Ｃが「オン」に、アナログスイッチ２２Ｂが「オフ」に制御され、アナログ信号とインバータ２４のスレッショルド電圧との差電圧がサンプルホールド用容量２３に蓄積される。次に、アナログスイッチ２２Ａ及び２２Ｃが「オフ」に、アナログスイッチ２２Ｂが「オン」に制御され、サンプルホールド用容量２３に蓄積された電荷は保持される。この結果、第２の入力端子２１に供給される参照電圧がアナログ信号よりも低い場合、インバータ２４の入力電圧がスレッショルド電圧以下になるので、出力端子２５には「ハイ」レベルが出力される。同様に、第２の入力端子２１に供給される参照電圧がアナログ信号よりも高い場合、インバータ２４の入力電圧がスレッショルド電圧以上になるので、出力端子２５には「ロー」レベルが出力される。
【０００９】
この図４に示すチョッパ型比較器を使用した図３に示す直並列アナログデジタル変換回路においては、アナログスイッチ２２Ａ〜２２Ｃの制御等によるサンプル動作、ホールド動作及び比較動作の繰り返しで連続的にアナログデジタル変換動作が行われている。このように構成される直並列アナログデジタル変換回路は、下位比較器１０Ａ〜１０Ｃの接続構造及び寄生容量２６に起因し、以下のようにオフセット電圧誤差を生じる。
【００１０】
寄生容量２６は、アナログ入力端子６に接続される第１の入力端子２０からアナログスイッチ２２Ａを通して充電され、参照電圧点４Ｂ〜４Ｄ、４Ｆ〜４Ｈのいずれかに接続される第２の入力端子２１にアナログスイッチ２２Ｂを通して放電されるので、第１の入力端子２０と第２の入力端子２１との間には等価抵抗が生成される。このとき、下位比較器１０Ａ〜１０Ｃのそれぞれの寄生容量２６の構成が同一であれば、寄生容量２６の容量値はほぼ等しいと見做すことができる。また、通常の通信用アナログ信号や音声用アナログ信号の場合、オフセットの基準である「ゼロ」点の定義は、ゼロスケール電圧ではなく、フルスケール電圧とゼロスケール電圧との中間点電圧、つまりフルスケール電圧の１／２の電圧をゼロ点とすることが一般的である。
【００１１】
フルスケール電圧の１／２の電圧をゼロ点に設定し、出力が８ＬＳＢとなる状態の図３に示す直並列アナログデジタル変換回路において、等価抵抗を含むすべての抵抗の接続関係は図５に示すようになる。直並列アナログデジタル変換回路において、出力が８ＬＳＢになる場合、第１の選択回路８Ａは参照電圧点４Ｂを選択し、第２の選択回路８Ｂは参照電圧点４Ｃを選択する。この結果、抵抗９Ａ〜９Ｄにより構成された第２の直列抵抗列は、第１の直列抵抗列の参照電圧点４Ｂと４Ｃとの間に並列的に挿入されたことと等価になる。
【００１２】
ここで、図５において、アナログ入力端子６と第１の直列抵抗列の参照電圧点４Ｂとの間には上位比較器５Ａの等価抵抗５ａが直列に接続される。同様に、アナログ入力端子６と参照電圧点４Ｃとの間には上位比較器５Ｂの等価抵抗５ｂが直列に接続され、アナログ入力端子６と参照電圧点４Ｄとの間には上位比較器５Ｃの等価抵抗５ｃが直列に接続される。一方、アナログ入力端子６と第２の直列抵抗列の参照電圧点４Ｆとの間には下位比較器１０Ａの等価抵抗１０ａが直列に接続される。同様に、アナログ入力端子６と参照電圧点４Ｇとの間には下位比較器１０Ｂの等価抵抗１０ｂが直列に接続され、アナログ入力端子６と参照電圧点４Ｈとの間には下位比較器１０Ｃの等価抵抗１０ｃが直列に接続される。
【００１３】
このような構成の直並列アナログデジタル変換回路においては、図５に示すように、下位比較器１０Ａ〜１０Ｃの等価抵抗１０ａ〜１０ｃが、ゼロ点電圧入力時、ゼロ点である８ＬＳＢと等電圧の参照電圧点４Ｃに対して、非対称な接続状態になるので、アナログ入力端子６は第２の直列抵抗列の抵抗９Ｂと９Ｃとの間の参照電圧点４Ｇ付近の電圧にバイアスされる。すなわち、アナログ入力端子６には、直並列アナログデジタル変換回路の回路構成に起因する、正（プラス）電圧方向に偏るオフセット電圧誤差が発生する。
【００１４】
オフセット電圧誤差に対して、直並列アナログデジタル変換回路は出力デジタルコードにおいて誤差を減算するようにしているので、実際には入力ダイナミックレンジがオフセット電圧誤差分だけ削減された状態と等価になる。このため、実際に必要な電圧以上のダイナミックレンジが必要になり、直並列アナログデジタル変換回路は余分な１ビット分の冗長ビットが別途必要になる。従って、冗長ビットに相当する分、直並列アナログデジタル変換回路の回路規模が増大する。更に、回路規模の増大により消費電力が増大し、特に電池やバッテリを電源とする移動体通信端末においては継続使用時間が短くなる。
【００１５】
本発明は、かかる点に鑑みてなされたものであり、オフセット電圧誤差を減少することにより、回路規模を減少することができるとともに、消費電力を減少することができる直並列アナログデジタル変換回路及び移動体通信端末を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の直並列アナログデジタル変換回路は、全体のビット諧調の上位ビットに対応した上位比較器と、前記上位比較器の参照電圧を生成する第１の直列抵抗列と、前記全体のビット諧調の下位ビットに対応した下位比較器と、前記下位比較器の参照電圧を生成する第２の直列抵抗列と、オフセット電圧誤差を減少する補償用比較器と、一端が前記第２の直列抵抗列の一端に接続されるとともに、前記補償用比較器に接続された補償用直列抵抗列とを備えた構成を採る。
【００１７】
この構成により、ゼロ点電圧入力時、ゼロ点に相当する参照電圧点に対して非対称な接続状態を、補償用比較器並びに補償用直列抵抗列により対称な接続状態に補正することができるので、オフセット電圧誤差を減少することができる。
【００１８】
本発明の直並列アナログデジタル変換回路は、前記補償用比較器は前記下位比較器の構成及び配列数と同一構成及び同一配列数を有し、前記補償用直列抵抗列は前記第２の直列抵抗列の抵抗値及び抵抗数と同一抵抗値及び同一抵抗数を有する構成を採る。
【００１９】
この構成により、補償用比較器は下位比較器の構成及び配列数と同一構成及び同一配列数において構成することができ、補償用直列抵抗列は第２の直列抵抗列の抵抗値及び抵抗数と同一抵抗値及び同一抵抗数において構成することができるので、補償用比較器及び補償用直列抵抗列を簡易に構築することができる。
【００２０】
本発明の直並列アナログデジタル変換回路は、前記上位比較器、前記下位比較器、前記補償用比較器は、いずれもチョッパ型比較器である構成を採る。
【００２１】
この構成により、補償用比較器は、上位比較器並びに下位比較器と同様のチョッパ型比較器により構成することができるので、補償用比較器を簡易に構築することができる。
【００２２】
本発明の直並列アナログデジタル変換回路は、前記第１の直列抵抗列により生成され、入力電圧より大きい第１の参照電圧を前記第２の直列抵抗列の他端に供給する第１の選択回路と、前記第１の直列抵抗列により生成され、入力電圧以下でかつ最小の参照電圧から２番目の第２の参照電圧を前記補償用直列抵抗列の他端に供給する第２の選択回路と、前記上位比較器と前記下位比較器との出力に基づき出力デジタルコードを生成する出力デコーダとを更に備えた構成を採る。
【００２３】
この構成により、オフセット電圧誤差を減少することができる直並列アナログデジタル変換回路を実現することができる。
【００２４】
本発明の移動体通信端末は、前記直並列アナログデジタル変換回路を備えた構成を採る。
【００２５】
この構成により、回路規模を減少することができ、かつ消費電力を減少することができる移動体通信端末を実現することができる。
【発明の効果】
【００２６】
本発明によれば、オフセット電圧誤差を減少することにより、回路規模を減少することができるとともに、消費電力を減少することができる直並列アナログデジタル変換回路及び移動体通信端末を提供することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の骨子は、直並列アナログデジタル変換回路及びそれを含む移動体通信端末において、オフセット電圧誤差を減少することができる補償用比較器並びに補償用直列抵抗列を備えたことである。
【００２８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本実施の形態は、移動体通信端末に組み込まれる直並列アナログデジタル変換回路に本発明を適用した例を説明するものである。
【００２９】
［直並列アナログデジタル変換回路の構成］
本発明の実施の形態に係る直並列アナログデジタル変換回路１００は、図１に示すように、全体のビット諧調の上位ビットに対応した上位比較器１０５Ａ〜１０５Ｃと、上位比較器１０５Ａ〜１０５Ｃの参照電圧を生成する第１の直列抵抗列１０３と、全体のビット諧調の下位ビットに対応した下位比較器１１０Ａ〜１１０Ｃと、下位比較器１１０Ａ〜１１０Ｃの参照電圧を生成する第２の直列抵抗列１０９と、オフセット電圧誤差を減少する補償用比較器１２０Ａ〜１２０Ｃと、一端が第２の直列抵抗列１０９の一端に接続されるとともに、補償用比較器１２０Ａ〜１２０Ｃに接続された補償用直列抵抗列１２１とを備えている。実施の形態において、直並列アナログデジタル変換回路１００は、上位２ビット、下位２ビット、合計４ビット構成を採用している。
【００３０】
更に、直並列アナログデジタル変換回路１００は、上位比較器１０５Ａ〜１０５Ｃの比較結果を格納する上位デコーダ１０７と、第１の直列抵抗列１０３により生成され、入力電圧（アナログ入力電圧）より大きい第１の参照電圧（１０４Ｂ〜１０４Ｄ）を第２の直列抵抗列１０９の他端に供給する第１の選択回路１０８Ａと、第１の直列抵抗列１０３により生成され、入力電圧以下でかつ最小の参照電圧１０４Ｅから２番目の第２の参照電圧１０４Ｄを補償用直列抵抗列１２１の他端に供給する第２の選択回路１０８Ｂと、上位比較器１０５Ａ〜１０５Ｃと下位比較器１１０Ａ〜１１０Ｃとの出力に基づき出力デジタルコードを生成する出力デコーダ１１１とを更に備えている。
【００３１】
第１の直列抵抗列１０３は、電圧源１０１と接地電位１０２との間に各々抵抗値が等しい抵抗１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄ、１０３Ｅのそれぞれを直列に接続して構成されている。第１の直列抵抗列１０３は、入力ダイナミックレンジの上限電圧点１０４Ａと、上位ビットに対応した参照電圧点１０４Ｂ、１０４Ｃ及び１０４Ｄと、入力ダイナミックレンジの下限電圧点１０４Ｅとを規定している。第１の直列抵抗列１０３には、上位２ビットに対応した合計３つの上位比較器１０５Ａ、１０５Ｂ、１０５Ｃのそれぞれが並列に接続されている。
【００３２】
アナログ入力端子１０６にアナログ信号（アナログ電圧）が入力されると、上位比較器１０５Ａ〜１０５Ｃはアナログ信号と参照電圧点１０４Ｂ〜１０４Ｄの電圧とをそれぞれ比較し、この比較結果は上位デコーダ１０７に格納される。上位デコーダ１０７は第１の選択回路１０８Ａ及び第２の選択回路１０８Ｂを制御する。第１の選択回路１０８Ａは、アナログ信号に対して電圧が大きくかつこのアナログ信号との電圧差が最も小さい参照電圧を生成する参照電圧点１０４Ｂ〜１０４Ｄのいずれかを選択し、この選択された参照電圧を出力する。第２の選択回路１０８Ｂは、アナログ信号以下の電圧でかつこのアナログ信号との電圧差が最も小さい参照電圧を生成する参照電圧点１０４Ｂ〜１０４Ｄのいずれかを選択し、この選択された参照電圧を出力する。
【００３３】
第１の選択回路１０８Ａにおいて選択され出力された参照電圧は第２の直列抵抗列１０９の他端に供給される。第２の直列抵抗列１０９は、各々抵抗値が等しい抵抗１０９Ａ、１０９Ｂ、１０９Ｃ、１０９Ｄを直列に接続して構成されている。第２の直列抵抗列１０９には、下位２ビットに対応した合計３つの下位比較器１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれが並列に接続されている。
【００３４】
補償用直列抵抗列１２１は、第２の直列抵抗列１０９の抵抗１０９Ａ〜１０９Ｄのそれぞれの抵抗値と同一抵抗値を有し、かつ配列数と同一配列数を有する、抵抗１２１Ａ〜１２１Ｄを直列に接続して構成されている。補償用直列抵抗列１２１の他端には、第２の選択回路１０８Ｂにおいて選択され出力された参照電圧が供給される。
【００３５】
補償用比較器１２０Ａ〜１２０Ｃは、下位比較器１１０Ａ〜１１０Ｃのそれぞれの構成と同一構成を有し、かつ配列数と同一配列数を有する。補償用比較器１２０Ａ〜１２０Ｃにおいては、一方の第１の入力端子がアナログ入力端子１０６に接続され、他方の第２の入力端子が補償用直列抵抗列１２１に並列に接続されている。この補償用比較器１２０Ａ〜１２０Ｃは、基本的には比較器としての機能を備えているが、下位比較器１１０Ａ〜１１０Ｃの等価抵抗（図２に示す１１０ａ〜１１０ｃ）と同等の等価抵抗（図２に示す１２０ａ〜１２０ｃ）を生成し、オフセット電圧誤差を減少するダミー比較器として構成されている。上位比較器１０５Ａ〜１０５Ｃ、下位比較器１１０Ａ〜１１０Ｃのそれぞれは、実施の形態において、前述の図４に示すチョッパ型比較器により構成されており、補償用比較器１２０Ａ〜１２０Ｃは、同様にチョッパ型比較器により構成されている。
【００３６】
下位比較器１１０Ａ〜１１０Ｃのそれぞれの出力と上位デコーダ１０７の出力とは、出力デコーダ１１１においてデコーディングされ、４ビットのデジタル信号を出力端子１１２に出力することができる。
【００３７】
［直並列アナログデジタル変換回路の等価回路構成］
図２は、図１に示す直並列アナログデジタル変換回路１００において、その出力がゼロ点であるフルスケール電圧の１／２の電圧、つまり出力が８ＬＳＢとなる状態の、等価抵抗を含むすべての抵抗の接続関係を示す等価回路である。
【００３８】
直並列アナログデジタル変換回路１００の出力が８ＬＳＢになる場合、第１の選択回路１０８Ａは第１の直列抵抗列１０３の参照電圧点１０４Ｂを選択し、第２の選択回路１０８Ｂは同様に第１の直列抵抗列１０３の参照電圧点１０４Ｄ（最小の参照電圧点１０４Ｅから２番目の参照電圧点）を選択する。この参照電圧点１０４Ｂ及び１０４Ｄの選択により、図２に示すように、第２の直列抵抗列１０９の抵抗１０９Ａ〜１０９Ｄが第１の直列抵抗列１０３の参照電圧点１０４Ｂと１０４Ｃとの間に直列に接続され、補償用直列抵抗列１２１の抵抗１２１Ａ〜１２１Ｄが第１の直列抵抗列１０３の参照電圧点１０４Ｃと１０４Ｄとの間に直列に接続された状態になる。
【００３９】
ここで、アナログ入力端子１０６と第１の直列抵抗列１０３の参照電圧点１０４Ｂとの間には、上位比較器（チョッパ型比較器）１０５Ａの等価抵抗１０５ａが直列に接続される。同様に、アナログ入力端子１０６と参照電圧点１０４Ｃとの間には上位比較器１０５Ｂの等価抵抗１０５ｂが直列に接続され、アナログ入力端子１０６と参照電圧点１０４Ｄとの間には上位比較器１０５Ｃの等価抵抗１０５ｃが直列に接続される。
【００４０】
また、アナログ入力端子１０６と第２の直列抵抗列１０９の参照電圧点１０４Ｆとの間には、下位比較器（チョッパ型比較器）１１０Ａの等価抵抗１１０ａが直列に接続される。同様に、アナログ入力端子１０６と参照電圧点１０４Ｇとの間には下位比較器１１０Ｂの等価抵抗１１０ｂが直列に接続され、アナログ入力端子１０６と参照電圧点１０４Ｈとの間には下位比較器１１０Ｃの等価抵抗１１０ｃが直列に接続される。
【００４１】
そして、実施の形態に係る直並列アナログデジタル変換回路１００においては、アナログ入力端子１０６と補償用直列抵抗列１２１の参照電圧点１０４Ｊとの間には、補償用比較器１２０Ａの等価抵抗１２０ａが直列に接続される。同様に、アナログ入力端子１０６と参照電圧点１０４Ｋとの間には補償用比較器１２０Ｂの等価抵抗１２０ｂが直列に接続され、アナログ入力端子１０６と参照電圧点１０４Ｌとの間には補償用比較器１２０Ｃの等価抵抗１２０ｃが直列に接続される。
【００４２】
この直並列アナログデジタル変換回路１００においては、ゼロ点電圧入力時には、下位比較器１１０Ａ〜１１０Ｃのそれぞれつまりチョッパ型比較器の等価抵抗１１０ａ〜１１０ｃのそれぞれと、補償用比較器１２０Ａ〜１２０Ｃのそれぞれつまりチョッパ型比較器の等価抵抗１２０ａ〜１２０ｃのそれぞれとが、ゼロ点である８ＬＳＢと等価電圧の参照電圧点１０４Ｃを中心として対称な接続関係になる。前述の図４に示すように、チョッパ型比較器において寄生容量２６に基づく等価抵抗が発生したとしても、アナログ入力端子１０６は第１の直列抵抗列１０３の参照電圧点１０４Ｃにバイアスされ、オフセット電圧誤差が事実上発生しなくなる。
【００４３】
更に、このゼロ点電圧入力時において、補償用比較器１２０Ａ〜１２０Ｃはサンプル動作、ホールド動作のみを行なえばよいので、下位比較器１１０Ａ〜１１０Ｃの次段回路である出力デコーダ１１１はオフセット電圧誤差を減少するために変更する必要がない。
【００４４】
このように構成される直並列アナログデジタル変換回路１００においては、ゼロ点電圧入力時、ゼロ点に相当する参照電圧点１０４Ｃに対して非対称な接続状態を、補償用比較器１２０Ａ〜１２０Ｃ並びに補償用直列抵抗列１２１により対称な接続状態に補正することができるので、オフセット電圧誤差を減少することができる。この結果、出力デジタルコードにおいてオフセット電圧誤差を減算する必要がなくなり、更にダイナミックレンジを稼ぐための冗長ビット構成を必要としなくなるので、直並列アナログデジタル変換回路１００の回路規模を減少することができる。更に、回路規模を減少することができる結果、直並列アナログデジタル変換回路１００において、消費電力を減少することができる。
【００４５】
また、このような直並列アナログデジタル変換回路１００は移動体通信端末に組み込まれ、移動体通信端末においては、直並列アナログデジタル変換回路１００の回路規模を減少することができるので、小型化を実現することができるとともに、継続使用時間を長くすることができる。
【産業上の利用可能性】
【００４６】
本発明に係る直並列アナログデジタル変換回路及び移動体通信端末は、回路規模を減少することができるとともに、消費電力を減少することができるという効果を有し、通信機器を構築する受信用復調回路、音声コーデック等に組み込まれるアナログデジタル変換回路に利用することができる。更に、ビデオ、センサ等に組み込まれるアナログデジタル変換回路に利用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態に係る直並列アナログデジタル変換回路の構成を示すブロック図
【図２】図１に示す直並列アナログデジタル変換回路のゼロ点入力時の等価回路図
【図３】従来技術に係る直並列アナログデジタル変換回路の構成を示すブロック図
【図４】図３に示す直並列アナログデジタル変換回路のチョッパ型比較器の回路図
【図５】図３に示す直並列アナログデジタル変換回路のゼロ点入力時の等価回路図
【符号の説明】
【００４８】
１００  直並列アナログデジタル変換回路
１、１０１  電圧源
２、２７、１０２  接地電位
１０３  第１の直列抵抗列
３Ａ〜３Ｅ、９Ａ〜９Ｄ、１０３Ａ〜１０３Ｅ、１０９Ａ〜１０９Ｄ、１２１Ａ〜１２１Ｄ  抵抗
４Ａ、１０４Ａ  上限電圧点
４Ｅ、１０４Ｅ  下限電圧点
４Ｂ〜４Ｄ、４Ｆ〜４Ｈ、１０４Ｂ〜１０４Ｄ、１０４Ｆ〜１０４Ｌ  参照電圧点
５Ａ〜５Ｃ、１０５Ａ〜１０５Ｃ  上位比較器
６、１０６  アナログ入力端子
７、１０７  上位デコーダ
８Ａ、１０８Ａ  第１の選択回路
８Ｂ、１０８Ｂ  第２の選択回路
１０９  第２の直列抵抗列
１０Ａ〜１０Ｃ、１１０Ａ〜１１０Ｃ  下位比較器
１１、１１１  出力デコーダ
１２、１１２  出力端子
１２０Ａ〜１２０Ｃ  補償用比較器
１２１  補償用直列抵抗列
１０５ａ〜１０５ｃ、１１０ａ〜１１０ｃ、１２０ａ〜１２０ｃ  等価抵抗
２０  第１の入力端子
２１  第２の入力端子
２２Ａ〜２２Ｃ  アナログスイッチ
２３  サンプルホールド用容量
２４  インバータ
２６  寄生容量
２５  出力端子
【図１】
2005323177.tif 000003
【図２】
2005323177.tif 000004
【図３】
2005323177.tif 000005
【図４】
2005323177.tif 000006
【図５】
2005323177.tif 000007