(57)【要約】【課題】  量子化信号をスイッチング制御信号としてパルス増幅するスイッチング増幅器を備えた再生装置において、瞬時に、かつ、入力信号の品質を劣化させることなく、入力信号を減衰処理する。【解決手段】  出力レベル検出部７によって出力レベルを検出し、レベル調節信号出力回路制御部８が、検出した出力レベルが予め設定された許容レベル以下の時には、レベル調節信号出力回路２に「Ｈ」信号を出力させ、検出した出力レベルが予め設定された許容レベル以上の時には、レベル調節信号出力回路２に入力１ビット信号のビットクロック信号を出力させる。【選択図】  図１
2005347833.tif 000002
【特許請求の範囲】
【請求項１】
１ビット信号が入力される入力部と、上記入力部に入力された１ビット信号を平衡出力する平衡出力手段と、上記平衡出力された１ビット信号を量子化信号に変調処理する変調手段と、上記量子化信号をスイッチング増幅するスイッチング増幅手段とを備えた再生装置において、
上記平衡出力手段からの出力信号のレベル調節を行うためのレベル調節信号を出力するレベル調節信号出力手段と、
上記平衡出力手段の出力信号と上記レベル調節信号との論理積処理を行い、上記論理積処理によって生成した信号を上記変調手段に出力する論理積手段と、
上記レベル調節信号出力手段を制御し、上記レベル調節信号を調節させる出力制御部とを備えることを特徴とする再生装置。
【請求項２】
上記スイッチング増幅手段による増幅後の信号のレベルを検出する出力レベル検出手段を備え、
上記出力制御部は、上記出力レベル検出手段の検出結果に応じて、上記レベル調節信号出力手段を制御することを特徴とする請求項１に記載の再生装置。
【請求項３】
上記レベル調節信号出力回路は、複数種類のレベル調節信号を出力することができ、
上記出力制御部は、上記レベル調節信号出力手段を制御し、上記複数種類のレベル調節信号のうちいずれかを選択して出力させることを特徴とする請求項１または２に記載の再生装置。
【請求項４】
上記入力される１ビット信号のビットクロック信号を用いて生成した信号を、上記複数種類のレベル調節信号の１つとして使用することを特徴とする請求項３に記載の再生装置。
【請求項５】
上記ビットクロック信号を、上記複数種類のレベル調節信号の１つとして使用することを特徴とする請求項３または４に記載の再生装置。
【請求項６】
上記ビットクロック信号と、当該ビットクロック信号の２逓倍信号との論理積処理によって生成した第２信号を、上記複数種類のレベル調節信号の１つとして使用することを特徴とする請求項３〜５のいずれか１項に記載の再生装置。
【請求項７】
上記第２信号と上記ビットクロック信号の２ｉ逓倍信号との論理積処理を行い、その論理積処理によって生成した信号と、上記ビットクロック信号の２ｉ＋１逓倍信号との論理積処理を、ｉおよびｎ（ｎ≧ｉ）を正の整数とした場合、ｉ＝２からｉ＝ｎまで昇順に繰り返すことによって得られた信号を、上記複数種類のレベル調節信号の１つとして使用することを特徴とする請求項３〜６のいずれか１項に記載の再生装置。
【請求項８】
グランド信号を、上記複数種類のレベル調節信号の１つとして使用することを特徴とする請求項３〜７のいずれか１項に記載の再生装置。
【請求項９】
１ビット信号を入力する入力工程と、上記入力工程で入力された１ビット信号を平衡出力する平衡出力工程と、上記平衡出力された信号を量子化信号に変調処理する変調工程と、上記変調処理された量子化信号をスイッチング増幅するスイッチング増幅工程とを含む再生方法において、
上記平衡出力された信号のレベル調節を行うためのレベル調節信号を出力するレベル調節信号出力工程と、
上記レベル調節信号の調節を行う出力制御工程と、
上記変調工程の前に、上記平衡出力された信号と上記レベル調節信号との論理積処理を行う論理積工程とを含むことを特徴とする再生方法。
【請求項１０】
上記スイッチング増幅工程による増幅後の信号のレベルを検出する出力レベル検出工程を含み、
上記出力制御工程では、上記出力レベル検出工程における検出結果に応じて、上記レベル調節信号を調節することを特徴とする請求項９に記載の再生方法。
【請求項１１】
上記入力される１ビット信号のビットクロック信号を用いて生成した信号を、上記レベル調節信号として使用することを特徴とする請求項９または１０に記載の再生方法。
【請求項１２】
グランド信号を、上記レベル調節信号として使用することを特徴とする請求項９〜１１のいずれか１項に記載の再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ信号等の音声信号を増幅する電力増幅器を備えた再生装置および再生方法に関するものであり、特に、ΔΣ変調によって得られる量子化信号をスイッチング制御信号としてパルス増幅するスイッチング増幅器を備えた再生装置および再生方法に関するものである。
【背景技術】
【０００２】
従来より、１ビット信号を入力とするΔΣ変調を用いたスイッチング増幅器、及びそれを備えた再生装置がある。図７は、１ビット信号を入力とするΔΣ変調を用いるとともに、出力信号を検出し、この検出結果に応じて、入力信号の減衰処理を行う、従来のスイッチング増幅器を備えた再生装置の構成を示すブロック図である。
【０００３】
この図に示す再生装置では、入力された１ビット信号は、Ｄ型フリップフロップ１０１により、クロック信号に正確に同期した差動１ビット信号に変換される。この差動１ビット信号はモーターボリューム回路１０２により、波高値制御によって音量調節される。波高値制御された差動１ビット信号は、デルタシグマ変調回路１０３により、スイッチング制御信号に変換され、スイッチング増幅回路１０４に入力される。スイッチング増幅回路１０４では、ＦＥＴ等のスイッチング素子を用いて、入力されたスイッチング制御信号を電力増幅する。電力増幅されたスイッチング制御信号は、ローパスフィルタ１０５で不要な信号成分を除去した後、スピーカ１０７へと出力される。
【０００４】
また、帰還ループが設けられており、スイッチング増幅回路１０４で電力増幅された１ビット信号は、減衰器１０８によって減衰された後、デルタシグマ変調回路１０３の入力側に帰還され、加算器１０９によって前記Ｄ型フリップフロップ１０１からの波高値制御された差動１ビット信号より減算される。
【０００５】
また、ローパスフィルタ１０５の出力部には、出力レベル検出回路１０９が接続されており、検出された出力レベルが予め設定された許容レベルを超えた時には、出力信号が規定値以下になるよう、マイコン等で構成されるモーターボリューム（ｖｏｌ）制御部１１０が、モーターボリューム回路１０２の制御を行い、入力信号の減衰処理を行う。
【０００６】
これにより、スピーカ１０７や増幅器（スイッチング増幅器）自身が過大出力による損傷等を受けないようになっている。
【特許文献１】特開昭６２−１８８５９６号公報（公開日：１９８７年８月１８日）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記したような従来の再生装置では、入力信号の減衰処理を行うためのボリュームの制御に時間がかかるという問題がある。すなわち、入力信号の減衰処理を行う為のボリュームを下げる処理は、出力レベルが許容レベルを超えた時点から、瞬時に行われるのが理想であるが、モーターボリュームの制御はモーターを駆動する作業を伴うため、ある程度の時間が必要となる。
【０００８】
なお、電子ボリュームを使用すれば、上記のような時間的な問題は生じないが、この場合には、音質が低下する、あるいは周波数帯域が狭い等の問題がある。このため、入力１ビット信号の品質を劣化させてしまうので、高Ｓ／Ｎ（シグナル／ノイズ）かつ広帯域という特徴のある１ビット信号を処理するためには、性能的に問題がある。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、量子化信号をスイッチング制御信号としてパルス増幅するスイッチング増幅器を備えた再生装置において、瞬時に、かつ、入力信号の品質を劣化させることなく、入力信号を減衰処理できる再生装置および再生方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の再生装置は、上記の課題を解決するために、１ビット信号が入力される入力部と、上記入力部に入力された１ビット信号を平衡出力する平衡出力手段と、上記平衡出力された１ビット信号を量子化信号に変調処理する変調手段と、上記量子化信号をスイッチング増幅するスイッチング増幅手段とを備えた再生装置において、上記平衡出力手段からの出力信号のレベル調節を行うためのレベル調節信号を出力するレベル調節信号出力手段と、上記平衡出力手段の出力信号と上記レベル調節信号との論理積処理を行い、上記論理積処理によって生成した信号を上記変調手段に出力する論理積手段と、上記レベル調節信号出力手段を制御し、上記レベル調節信号を調節させる出力制御部とを備えることを特徴としている。
【００１１】
上記の構成によれば、上記平衡出力手段から出力された１ビット信号に対して論理積処理を１回行うだけで減衰処理を行うことができるので、入力信号を瞬時に減衰させることができる。
【００１２】
また、デジタル領域においてデータ操作を行う必要がないので、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、減衰処理を行うことができる。
【００１３】
また、上記スイッチング増幅手段による増幅後の信号のレベルを検出する出力レベル検出手段を備え、上記出力制御部は、上記出力レベル検出手段の検出結果に応じて、上記レベル調節信号出力手段を制御する構成としてもよい。
【００１４】
上記の構成によれば、上記出力制御部が、上記出力レベル検出手段の検出結果に応じて、出力レベルの制御を行うことが可能となる。
【００１５】
また、上記レベル調節信号出力回路は、複数種類のレベル調節信号を出力することができ、上記出力制御部は、上記レベル調節信号出力手段を制御し、上記複数種類のレベル調節信号のうちいずれかを選択して出力させる構成としてもよい。
【００１６】
上記の構成によれば、上記出力制御部が、上記レベル調節信号出力回路に、上記複数種類のレベル調節信号のうちいずれかを選択して出力させ、上記論理積手段は、上記レベル調節信号出力回路から出力されたレベル調節信号と上記平衡出力手段の出力信号とを論理積処理する。これにより、入力信号を瞬時に減衰させることが可能となる。
【００１７】
また、上記入力される１ビット信号のビットクロック信号を用いて生成した信号を、上記複数種類のレベル調節信号の１つとして使用してもよい。
【００１８】
上記の構成によれば、上記平衡出力手段から出力された１ビット信号に対して論理積処理を１回行うだけで減衰処理を行うことができるので、入力された１ビット信号を瞬時に減衰させることができる。また、デジタル領域においてデータ操作を行う必要がないので、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、減衰処理を行うことができる。
【００１９】
また、上記ビットクロック信号を、上記複数種類のレベル調節信号の１つとして使用してもよい。
【００２０】
この場合、上記論理積手段では、上記平衡出力手段から出力された１ビット信号と、上記ビットクロック信号との論理積処理が行われる。この結果、論理積処理後の１ビット信号における「Ｈ」、「Ｌ」のパルス面積は、平衡出力手段から出力された１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の半分になる。これにより、入力された１ビット信号に対して、信号レベルとして−６ｄＢの減衰処理を行うことができる。
【００２１】
また、上記ビットクロック信号と、当該ビットクロック信号の２逓倍信号との論理積処理によって生成した第２信号を、上記複数種類のレベル調節信号の１つとして使用してもよい。
【００２２】
この場合、上記論理積手段では、上記平衡出力手段から出力された１ビット信号と、上記ビットクロック信号の２逓倍信号との論理積処理が行われる。この結果、論理積処理後の１ビット信号における「Ｈ」、「Ｌ」のパルス面積は、平衡出力手段から出力された１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の１／４になる。これにより、入力された１ビット信号に対して、信号レベルとして−１２ｄＢの減衰処理を行うことができる。
【００２３】
また、上記第２信号と上記ビットクロック信号の２ｉ逓倍信号との論理積処理を行い、その論理積処理によって生成した信号と、上記ビットクロック信号の２ｉ＋１逓倍信号との論理積処理を、ｉおよびｎ（ｎ≧ｉ）を正の整数とした場合、ｉ＝２からｉ＝ｎまで昇順に繰り返すことによって得られた信号を、上記複数種類のレベル調節信号の１つとして使用してもよい。
【００２４】
この場合、上記論理積手段では、上記第２信号と上記ビットクロック信号の２ｉ逓倍信号との論理積処理を行い、その論理積処理によって生成した信号と、上記ビットクロック信号の２ｉ＋１逓倍信号との論理積処理をｉ＝２からｉ＝ｎまで昇順に繰り返すことによって得られた信号と、上記平衡出力手段から出力された１ビット信号との論理積処理が行われることになる。
【００２５】
この結果、論理積処理後の１ビット信号における「Ｈ」、「Ｌ」のパルス面積は、平衡出力手段から出力された１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の１／２ｎ＋２になる。これにより、入力された１ビット信号に対して、信号レベルとして−６×（ｎ＋２）ｄＢの減衰処理を行うことができる。
【００２６】
また、グランド信号を、上記複数種類のレベル調節信号の１つとして使用してもよい。
【００２７】
この場合、上記論理積手段では、上記平衡出力手段から出力された１ビット信号と、グランド信号との論理積処理が行われることになる。これにより、減衰量−∞のミュート処理を行うことができる。
【００２８】
また、このミュート処理は、上記平衡出力手段から出力された１ビット信号に対して論理積処理を行うのみで行えるので、瞬時に行うことが可能である。また、デジタル領域でのデータ操作を行わないため、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなくミュート処理を行うことができる
また、このミュート処理と上記した減衰処理とを組み合わせることにより、上記平衡出力から出力された１ビット信号に対して、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、瞬時に、幅広い処理を行うことが可能となる。
【００２９】
本発明の再生方法は、上記の課題を解決するために、１ビット信号を入力する入力工程と、上記入力工程で入力された１ビット信号を平衡出力する平衡出力工程と、上記平衡出力された信号を量子化信号に変調処理する変調工程と、上記変調処理された量子化信号をスイッチング増幅するスイッチング増幅工程とを含む再生方法において、上記平衡出力された信号のレベル調節を行うためのレベル調節信号を出力するレベル調節信号出力工程と、上記レベル調節信号の調節を行う出力制御工程と、上記変調工程の前に、上記平衡出力された信号と上記レベル調節信号との論理積処理を行う論理積工程とを含むことを特徴としている。
【００３０】
上記の方法によれば、上記平衡出力された１ビット信号に対して論理積処理を１回行うだけで減衰処理を行うことができるので、入力信号を瞬時に減衰させることができる。
【００３１】
また、デジタル領域においてデータ操作を行う必要がないので、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、減衰処理を行うことができる。
【００３２】
また、上記スイッチング増幅工程による増幅後の信号のレベルを検出する出力レベル検出工程を含み、上記出力制御工程では、上記出力レベル検出工程における検出結果に応じて、上記レベル調節信号を調節するようにしてもよい。
【００３３】
この場合、上記出力レベル検出工程における検出結果に応じて、出力レベルの制御を行うことが可能となる。
【００３４】
また、上記入力される１ビット信号のビットクロック信号を用いて生成した信号を、上記レベル調節信号として使用してもよい。
【００３５】
この場合、上記平衡出力された１ビット信号に対して論理積処理を１回行うだけで減衰処理を行うことができるので、入力された１ビット信号を瞬時に減衰させることができる。また、デジタル領域においてデータ操作を行う必要がないので、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、減衰処理を行うことができる。
【００３６】
また、グランド信号を、上記レベル調節信号として使用してもよい。
【００３７】
この場合、上記論理積工程では、上記平衡出力された１ビット信号と、グランド信号との論理積処理が行われ、これにより、減衰量−∞のミュート処理を行うことができる。
【００３８】
また、このミュート処理は、上記平衡出力された１ビット信号に対して論理積処理を行うのみで行えるので、瞬時に行うことが可能である。また、デジタル領域でのデータ操作を行わないため、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなくミュート処理を行うことができる。
【００３９】
また、このミュート処理と上記した減衰処理とを組み合わせることにより、上記平衡出力された１ビット信号に対して、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、瞬時に、幅広い処理を行うことが可能となる。
【発明の効果】
【００４０】
以上のように、本発明の再生装置は、上記平衡出力手段からの出力信号のレベル調節を行うためのレベル調節信号を出力するレベル調節信号出力手段と、上記平衡出力手段の出力信号と上記レベル調節信号との論理積処理を行い、上記論理積処理によって生成した信号を上記変調手段に出力する論理積手段と、上記レベル調節信号出力手段を制御し、上記レベル調節信号を調節させる出力制御部とを備えている。
【００４１】
それゆえ、上記平衡出力手段から出力された１ビット信号に対して論理積処理を１回行うだけで減衰処理を行うことができるので、入力信号を瞬時に減衰させることができる。
【００４２】
また、デジタル領域においてデータ操作を行う必要がないので、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、減衰処理を行うことができる。
【００４３】
本発明の再生方法は、上記平衡出力された信号のレベル調節を行うためのレベル調節信号を出力するレベル調節信号出力工程と、上記レベル調節信号の調節を行う出力制御工程と、上記変調工程の前に、上記平衡出力された信号と上記レベル調節信号との論理積処理を行う論理積工程とを含む。
【００４４】
それゆえ、上記平衡出力された１ビット信号に対して論理積処理を１回行うだけで減衰処理を行うことができるので、入力信号を瞬時に減衰させることができる。
【００４５】
また、デジタル領域においてデータ操作を行う必要がないので、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、減衰処理を行うことができる。
【発明を実施するための最良の形態】
【００４６】
〔実施の形態１〕
本発明の一実施の形態について説明する。本実施の形態にかかる再生装置（再生装置１００）は、１ビット信号を入力とするΔΣ変調によって得られる量子化信号をスイッチング制御信号としてパルス増幅することにより、再生する信号（オーディオ信号等）を増幅するものである。
【００４７】
図１は、再生装置１００の概略構成を示すブロック図である。この図に示すように、再生装置１００は、Ｄ型フリップフロップ（平衡出力手段）１、レベル調節信号出力回路（レベル調節信号出力手段）２、デルタシグマ変調部（ΔΣ変調部、変調手段）３、スイッチング増幅部（スイッチング手段）４、ローパスフィルタ５、スピーカ６、出力レベル検出部（出力レベル検出手段）７、レベル調節信号出力回路制御部（出力制御部）８、減衰器９、論理積回路（論理積手段）１０、ボリューム回路１１、加算器１２を備えている。
【００４８】
Ｄ型フリップフロップ１は、Ｄ端子に入力された１ビット信号（入力１ビット信号）を、ＣＫ端子に入力されたクロック信号（ビットクロック信号）に同期した差動１ビット信号に変換する。
【００４９】
論理積回路１０は、Ｄ型フリップフロップ１から出力された差動１ビット信号と、レベル調節信号出力回路２から出力されたレベル調節信号Ｇ１とを論理積処理する。なお、レベル調節信号出力回路２の動作およびレベル調節信号出力回路２から出力されるレベル調節信号Ｇ１、および、論理積回路１０における論理積処理の詳細については、後で詳しく説明する。
【００５０】
ボリューム回路１１は、論理積回路１０から出力された差動１ビット信号を波高値制御し、ボリュームを調整する。
【００５１】
デジタルシグマ変調回路３は、ボリューム回路１１によって波高値制御された差動１ビット信号を、スイッチング制御信号に変換する。
【００５２】
スイッチング増幅部４は、デジタルシグマ変調回路３から出力されたスイッチング制御信号を、ＦＥＴ（Field Effect Transistor;電界効果トランジスタ）等のスイッチング素子を用いて電力増幅（スイッチング増幅、パルス増幅）する。
【００５３】
ローパスフィルタ５は、スイッチング増幅部４から出力された電力増幅後のスイッチング制御信号から不要な信号成分を除去し、スピーカ６へ出力する。
【００５４】
減衰器９は、スイッチング増幅４から出力された電力増幅後のスイッチング制御信号（１ビット信号）を減衰させ、デルタシグマ変調回路の入力側に帰還させる。すなわち、デジタルシグマ変調回路３およびスイッチング増幅部４には帰還ループが設けられており、スイッチング増幅部４から出力された電力増幅後の１ビット信号は、減衰器９によって減衰された後、デルタシグマ変調回路３の入力側に帰還され、加算器１２によって、Ｄ型フリップフロップからの差動１ビット信号からこの帰還された信号が減算される。
【００５５】
出力レベル検出部７は、ローパスフィルタ５の出力側に接続されている。そして、出力レベル検出部による検出結果は、検出信号としてレベル調節信号出力回路制御部８に送られる。
【００５６】
レベル調節信号出力回路制御部８は、出力レベル検出部７で検出された出力レベルが予め設定された許容レベルを超えている場合、出力信号が規定値以下になるように、レベル調節信号出力回路制御信号をレベル調節信号出力回路２に出力し、レベル調節信号出力回路２の制御を行う。
【００５７】
レベル調節信号出力回路２は、レベル調節信号出力回路制御部８からのレベル調節信号出力回路制御信号に応じたレベル出力信号Ｇ１を、論理積回路１０に出力する。
【００５８】
ここで、レベル調節信号出力回路２の構成および動作について説明する。レベル調節信号出力回路２は、Ａ端子、Ｙ端子、Ｃ１端子、Ｃ２端子の４つの端子を備えている。なお、Ａ端子には、レベル調節信号出力回路制御部８から出力されたレベル調節信号出力回路制御信号が入力される。また、Ｙ端子は、論理積回路１０に接続されており、このＹ端子から出力されるレベル調節信号Ｇ１が、論理積回路１０において、Ｄ型フリップフロップ１から出力された差動１ビット信号と論理積処理される。また、Ｃ１端子には、「Ｈ」信号が入力されるようになっている。また、Ｃ２端子には、Ｄ型フリップフロップ１のＣＫ端子に入力されるクロック信号（ビットクロック信号）が入力されるようになっている。
【００５９】
そして、レベル調節信号出力回路２は、Ａ端子に入力されるレベル調節信号出力回路制御信号が「Ｌ」信号の場合、Ｙ端子からＣ１端子の信号（「Ｈ」信号）をレベル調節信号Ｇ１として出力する。一方、Ａ端子に入力されるレベル調節信号出力回路制御信号が「Ｈ」信号の場合、Ｙ端子からＣ２端子の信号（Ｄ型フリップフロップ１のＣＫ端子に入力されるビットクロック信号）がレベル調節信号Ｇ１として出力される。
【００６０】
なお、レベル調節信号出力回路制御部８は、出力レベル検出部７によって検出された出力レベルが予め設定された許容レベル以下の時は「Ｌ」信号を出力し、許容レベル以上の時は「Ｈ」信号を出力する。
【００６１】
したがって、出力レベル検出部７によって検出された出力レベルが予め設定された許容レベル以下の時は、レベル調節信号出力回路２のＹ端子から「Ｈ」信号が出力され、検出された出力レベルが許容レベル以上の時はレベル調節信号出力回路２のＹ端子からビットクロック信号が出力される。
【００６２】
これらの信号は、論理積回路１０では、これらの信号と、Ｄ型フリップフロップ１から出力された差動１ビット信号との論理積処理が行われる。
【００６３】
図２は、レベル調節信号出力回路２から出力され、論理積回路１０に入力されるレベル調節信号Ｇ１と、論理積回路１０に入力される入力差動１ビット信号と、論理積回路１０から出力される出力差動１ビット信号との関係を示すタイミングチャートである。すなわち、図２は、本実施の形態における１ビット信号の減衰方法を示した波形図である。
【００６４】
図２における最上段はレベル調節信号Ｇ１を表している。また、２段目は入力差動１ビット信号における＋成分、３段目は入力差動１ビット信号における−成分を表し、４段目は＋成分および−成分を合成した入力差動１ビット信号を表している。また、５段目は入力差動１ビット信号における＋成分とレベル調節信号Ｇ１との論理積を表し、６段目は入力差動１ビット信号における−成分とレベル調節信号Ｇ１との論理積を表し、７段目は出力差動１ビット信号を表している。
【００６５】
この図に示すように、出力レベル検出部７によって検出された出力レベルが予め設定された許容レベル以下の時、すなわちレベル調節信号Ｇ１が「Ｈ」信号の場合、入力差動１ビット信号と「Ｈ」信号（レベル調節信号Ｇ１）との論理積処理の結果は、入力差動１ビット信号のデータから変化しない。
【００６６】
一方、出力レベル検出部７によって検出された出力レベルが予め設定された許容レベル以上の時、すなわちレベル調節信号Ｇ１が入力１ビット信号のビットクロック信号の場合、入力差動１ビット信号とビットクロック信号（レベル調節信号Ｇ１）との論理積処理の結果、出力差動１ビット信号における「Ｈ」、「Ｌ」のパルス波形の面積（パルス面積）は、入力差動１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の半分になる。これにより、入力差動１ビット信号に対して、信号レベルとして−６ｄＢの減衰処理を行うことができる。
【００６７】
以上のように、再生装置１００では、出力レベル検出部７によって出力レベルを検出し、レベル調節信号出力回路制御部８が、検出した出力レベルが予め設定された許容レベル以下の時には、レベル調節信号出力回路２に「Ｈ」信号を出力させ、検出した出力レベルが予め設定された許容レベル以上の時には、レベル調節信号出力回路２に入力１ビット信号のビットクロック信号を出力させる。
【００６８】
これにより、検出した出力レベルが予め設定された許容レベル以上の場合、論理積回路１０における、入力差動１ビット信号とビットクロック信号（レベル調節信号Ｇ１）との論理積処理の結果、出力差動１ビット信号における「Ｈ」、「Ｌ」のパルス面積は、入力差動１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の半分になる。すなわち、入力差動１ビット信号に対して、信号レベルとして−６ｄＢの減衰処理を行うことができる。
【００６９】
また、再生装置１００では、入力差動１ビット信号に対して論理積処理を１回行うだけで減衰処理を行うことができるので、出力レベルが許容レベルを超えた時点から瞬時に、入力信号を減衰させることができる。
【００７０】
また、再生装置１００では、デジタル領域においてデータ操作を行う必要がないので、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、減衰処理を行うことができる。
【００７１】
〔実施の形態２〕
本発明の他の実施の形態について説明する。なお、説明の便宜上、実施の形態１における再生装置１００と同じ機能を有する部材（ブロック）については、実施の形態１と同じ符号を用い、その説明を省略する。
【００７２】
本実施の形態にかかる再生装置（再生装置２００）は、レベル調節信号出力回路２のＣ２端子に、ビットクロック信号ではなく、ビットクロック信号とビットクロック信号の２逓倍信号との論理積処理を行った信号（第２信号）を入力する点が、実施の形態１における再生装置１００と異なっている。
【００７３】
図３は、再生装置２００の概略構成を示すブロック図である。この図に示すように、再生装置２００は、ＰＬＬ２逓倍回路１３および論理積回路１４を備えている。
【００７４】
ＰＬＬ２逓倍回路１３は、Ｄ型フリップフロップ回路１のＣＫ端子に入力されるビットクロック信号を２逓倍して出力する。
【００７５】
論理積回路１４は、ＰＬＬ２逓倍回路１３から出力されたビットクロック信号の２逓倍信号とビットクロック信号との論理積処理を行い、レベル調節信号出力回路２のＣ２端子に出力する。
【００７６】
レベル調節信号出力回路２は、Ａ端子に入力されるレベル調節信号出力回路制御信号が「Ｌ」信号の場合、Ｙ端子からＣ１端子の信号（「Ｈ」信号）をレベル調節信号Ｇ２として出力する。一方、Ａ端子に入力されるレベル調節信号出力回路制御信号が「Ｈ」信号の場合、Ｙ端子からＣ２端子の信号、すなわちＤ型フリップフロップ１のＣＫ端子に入力されるビットクロック信号と、その２逓倍信号との論理積がレベル調節信号Ｇ２として出力される。
【００７７】
したがって、出力レベル検出部７によって検出された出力レベルが予め設定された許容レベル以下の時は、レベル調節信号出力回路２のＹ端子から「Ｈ」信号が出力され、検出された出力レベルが許容レベル以上の時はレベル調節信号出力回路２のＹ端子からビットクロック信号とその２逓倍信号との論理積が出力される。
【００７８】
論理積回路１０では、これらの信号と、Ｄ型フリップフロップ１から出力された差動１ビット信号との論理積処理が行われる。
【００７９】
図４は、レベル調節信号出力回路２から出力され、論理積回路１０に入力されるレベル調節信号Ｇ２と、論理積回路１０に入力される入力差動１ビット信号と、論理積回路１０から出力される出力差動１ビット信号との関係を示すタイミングチャートである。すなわち、図４は、本実施の形態における１ビット信号の減衰方法を示した波形図である。
【００８０】
図４における最上段はレベル調節信号Ｇ２を表している。また、２段目は入力差動１ビット信号における＋成分、３段目は入力差動１ビット信号における−成分を表し、４段目は＋成分および−成分を合成した入力差動１ビット信号を表している。また、５段目は入力差動１ビット信号における＋成分とレベル調節信号Ｇ２との論理積を表し、６段目は入力差動１ビット信号における−成分とレベル調節信号Ｇ２との論理積を表し、７段目は出力差動１ビット信号を表している。
【００８１】
この図に示すように、出力レベル検出部７によって検出された出力レベルが予め設定された許容レベル以下の時、すなわちレベル調節信号Ｇ２が「Ｈ」信号の場合、入力差動１ビット信号と「Ｈ」信号（レベル調節信号Ｇ２）との論理積処理の結果は、入力差動１ビット信号のデータから変化しない。
【００８２】
一方、出力レベル検出部７によって検出された出力レベルが予め設定された許容レベル以上の時、すなわちレベル調節信号Ｇ２がビットクロック信号とその２逓倍信号との論理積の場合、入力差動１ビット信号とビットクロック信号（レベル調節信号Ｇ２）との論理積処理の結果、出力差動１ビット信号における「Ｈ」、「Ｌ」のパルス波形の面積（パルス面積）は、入力差動１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の１／４になる。これにより、入力差動１ビット信号に対して、信号レベルとして−１２ｄＢの減衰処理を行うことができる。
【００８３】
以上のように、再生装置２００では、出力レベル検出部７によって出力レベルを検出し、レベル調節信号出力回路制御部８が、検出した出力レベルが予め設定された許容レベル以下の時には、レベル調節信号出力回路２に「Ｈ」信号を出力させ、検出した出力レベルが予め設定された許容レベル以上の時には、レベル調節信号出力回路２に入力１ビット信号のビットクロック信号とその２逓倍信号との論理積を出力させる。
【００８４】
これにより、検出した出力レベルが予め設定された許容レベル以上の場合、論理積回路１０における、入力差動１ビット信号と、ビットクロック信号およびその２逓倍信号の論理積（レベル調節信号Ｇ２）との論理積処理の結果、出力差動１ビット信号における「Ｈ」、「Ｌ」のパルス面積は、入力差動１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の１／４になる。すなわち、入力差動１ビット信号に対して、信号レベルとして−１２ｄＢの減衰処理を行うことができる。
【００８５】
また、再生装置２００では、入力差動１ビット信号に対して論理積処理を１回行うだけで減衰処理を行うことができるので、出力レベルが許容レベルを超えた時点から瞬時に、入力信号を減衰させることができる。
【００８６】
また、再生装置２００では、デジタル領域においてデータ操作を行う必要がないので、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、減衰処理を行うことができる。
【００８７】
〔実施の形態３〕
本発明のさらに他の実施の形態について説明する。なお、説明の便宜上、実施の形態１における再生装置１００と同じ機能を有する部材（ブロック）については、実施の形態１と同じ符号を用い、その説明を省略する。
【００８８】
図５は、本実施の形態にかかる再生装置（再生装置３００）の概略構成を示すブロック図である。この図に示すように、再生装置３００は、レベル調節信号出力回路制御部（出力制御部）８ａ、レベル調節信号出力回路（レベル調節信号出力手段）２ａ、ＰＬＬ２逓倍回路１３ａおよび１３ｂ、論理積回路１４ａおよび１４ｂを備えている。
【００８９】
再生装置３００では、論理積回路１０においてＤ型フリップフロップ回路１からの差動１ビット信号と論理積処理されるレベル調節信号を複数種類用いることができ、出力検出部６による出力レベルの検出結果に応じて、複数種類の減衰処理を行うことができるようになっている。
【００９０】
レベル調節信号出力回路制御部８ａは、出力レベル検出部７の検出結果に応じて、レベル調節信号出力回路２ａのＡ端子およびＢ端子に、「Ｈ」信号または「Ｌ」信号をそれぞれ独立して出力する。すなわち、レベル調節信号出力回路制御部８ａは、出力レベル検出部７からの検出信号に応じたレベル調節信号出力回路制御信号を、レベル調節信号出力回路２ａのＡ端子およびＢ端子に出力する。なお、レベル調節信号出力回路制御部８ａにおける動作の詳細については、後で詳しく説明する。
【００９１】
レベル調節信号出力回路２ａは、Ａ端子、Ｂ端子、Ｙ端子、Ｃ１端子、Ｃ２端子、Ｃ３端子、Ｃ４端子を備えている。なお、レベル調節信号出力回路２ａにおける動作の詳細については、後で詳しく説明する。
【００９２】
ＰＬＬ２逓倍回路１３ａは、Ｄ型フリップフロップ１のＣＫ端子に入力されるビットクロック信号を２逓倍し、ＰＬＬ２逓倍回路１３ｂおよび論理積回路１４ａに出力する。
【００９３】
ＰＬＬ２逓倍回路１３ｂは、ＰＬＬ２逓倍回路１３ａから出力されたビットクロック信号を２逓倍した信号をさらに２逓倍し、論理積回路１４ｂに出力する。したがって、ＰＬＬ２逓倍回路１３ａおよび１３ｂによって、ビットクロック信号が４逓倍され、論理積回路１４ｂに出力される。
【００９４】
論理積回路１４ａは、Ｄ型フリップフロップ１のＣＫ端子に入力されるビットクロック信号と、ＰＬＬ２逓倍回路１３ａから入力されたビットクロック信号の２逓倍信号との論理積処理を行い、この論理積処理によって得られた論理積を、レベル調節信号出力回路２ａにおけるＣ３端子および論理積回路１４ｂに出力する。
【００９５】
論理積回路１４ｂは、ＰＬＬ２逓倍回路１３ｂからのビットクロック信号の４逓倍信号と、論理積回路１４ａからのビットクロック信号およびその２逓倍信号との論理積との論理積処理を行い、この論理積処理によって得られた論理積を、レベル調節信号出力回路２ａにおけるＣ４端子に出力する。
【００９６】
なお、レベル調節信号出力回路２ａにおけるＣ１端子には「Ｈ」信号が入力され、Ｃ２端子にはＤ型フリップフロップ１のＣＫ端子に入力されるビットクロック信号が入力される。
【００９７】
ここで、レベル調節信号出力回路制御部８ａおよびレベル調節信号出力回路２ａにおける動作について説明する。
【００９８】
レベル調節信号出力回路２ａは、Ａ端子およびＢ端子の双方に「Ｌ」信号が入力された場合、Ｙ端子から論理積回路１０へ、Ｃ１端子の信号を出力する。すなわち、レベル調節信号出力回路２ａは、レベル調節信号Ｇ３として、「Ｈ」信号を出力する。この場合、論理積回路１０では、Ｄ型フリップフロップ１からの差動１ビット信号とレベル調節信号出力回路２ａからの「Ｈ」信号との論理積処理が行われることになり、論理積回路１０からの出力差動１ビット信号は、実施の形態１と同様、減衰しない。
【００９９】
また、レベル調節信号出力回路２ａは、Ａ端子に「Ｈ」信号、Ｂ端子に「Ｌ」信号が入力された場合、Ｙ端子から論理積回路１０へ、Ｃ２端子の信号を出力する。すなわち、レベル調節信号出力回路２ａは、レベル調節信号Ｇ３として、ビットクロック信号を出力する。この場合、論理積回路１０では、Ｄ型フリップフロップ１からの差動１ビット信号とビットクロック信号との論理積処理が行われ、実施の形態１と同様、論理積回路１０からの出力差動１ビット信号における「Ｈ」、「Ｌ」のパルス面積は、入力差動１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の半分になる。したがって、入力差動１ビット信号に対して、信号レベルとして−６ｄＢの減衰処理を行うことができる。
【０１００】
また、レベル調節信号出力回路２ａは、Ａ端子に「Ｌ」信号、Ｂ端子に「Ｈ」信号が入力された場合、Ｙ端子から論理積回路１０へ、Ｃ３端子の信号を出力する。すなわち、レベル調節信号出力回路２ａは、レベル調節信号Ｇ３として、ビットクロック信号とその２逓倍信号との論理積を出力する。この場合、論理積回路１０では、Ｄ型フリップフロップ１からの差動１ビット信号と、ビットクロック信号およびその２逓倍信号の論理積との論理積処理が行われ、実施の形態２と同様、論理積回路１０からの出力差動１ビット信号における「Ｈ」、「Ｌ」のパルス面積は、入力差動１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の１／４になる。したがって、入力差動１ビット信号に対して、信号レベルとして−１２ｄＢの減衰処理を行うことができる。
【０１０１】
また、レベル調節信号出力回路２ａは、Ａ端子およびＢ端子の双方に「Ｈ」信号が入力された場合、Ｙ端子から論理積回路１０へ、Ｃ４端子の信号を出力する。すなわち、レベル調節信号出力回路２ａは、レベル調節信号Ｇ３として、ビットクロック信号およびその２逓倍信号の論理積と、ビットクロック信号の４逓倍信号との論理積を出力する。これにより、論理積回路１０では、ビットクロック信号およびその２逓倍信号の論理積とビットクロック信号の４逓倍信号との論理積と、Ｄ型フリップフロップ１からの差動１ビット信号との論理積処理が行われる。
【０１０２】
この場合、論理積回路１０からの出力差動１ビット信号における「Ｈ」、「Ｌ」のパルス面積は、入力差動１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の１／８になる。これにより、入力差動１ビット信号に対して、信号レベルとして−１８ｄＢの減衰処理を行うことができる。
【０１０３】
なお、レベル調節信号出力回路制御部８ａは、出力レベル検出部７の検出結果に応じて、減衰処理を行う必要がない場合にはＡ端子及びＢ端子に「Ｌ」信号を出力し、−６ｄｂの減衰処理が必要な場合にはＡ端子に「Ｈ」信号、Ｂ端子に「Ｌ」信号を出力し、−１２ｄｂの減衰処理が必要な場合にはＡ端子に「Ｌ」信号、Ｂ端子に「Ｈ」信号を出力し、−１８ｄｂの減衰処理が必要な場合にはＡ端子及びＢ端子に「Ｈ」信号を出力する。
【０１０４】
以上のように、再生装置３００によれば、出力レベル検出部７の検出結果に応じて、レベル調節信号出力回路制御部８ａからレベル調節信号出力回路２ａのＡ端子およびＢ端子に出力されるレベル調節信号出力回路制御信号が４種類の組合せの中から選択され、選択された組合せに応じて、レベル調節信号出力回路２ａから出力されるレベル調節信号Ｇ３が４種類の信号から選択される。これにより、減衰量の異なる複数種類の減衰処理を行うことが可能となり、差動１ビット信号の減衰量を柔軟に調節することが可能となる。
【０１０５】
また、上記したように、レベル調節信号Ｇ３として、ビットクロック信号およびその２逓倍信号の論理積と、ビットクロック信号の４逓倍信号との論理積を用いることにより、論理積回路１０からの出力差動１ビット信号の「Ｈ」、「Ｌ」のパルス面積が、入力差動１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の１／８になる。これにより、信号レベルとして−１６ｄＢの減衰処理を行うことができる。
【０１０６】
なお、本実施の形態では、４種類の減衰量に調節可能な再生装置３００について説明したが、減衰量の調節はこれに限るものではない。例えば、上記Ｃ３端子に入力される信号と、ビットクロック信号の８逓倍信号との論理積をレベル調節信号Ｇ４として論理積回路１０に出力し、論理積回路１０において、そのレベル調節信号Ｇ４と入力１ビット信号の論理積をとることで、出力１ビット信号の「Ｈ」、「Ｌ」のパルス面積が、入力１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積の１／１６となり、信号レベルとして−２４ｄＢの減衰処理が可能となる。
【０１０７】
このように、論理積処理を行う逓倍信号の組合せを変えることによって、減衰量を−６ｄＢステップで増やしていくことが可能である。
【０１０８】
すなわち、レベル調節信号ＧＸ（Ｘは１以上の整数）とレベル調節信号Ｇ１の２Ｘ逓倍信号との論理積をとった信号を、レベル調節信号ＧＸ＋１として使用し、そのレベル調節信号ＧＸ＋１と入力１ビット信号との論理積をとることで、入力１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積を１／２Ｘ＋１にでき、これによって、信号レベルとして−６×（Ｘ＋１）ｄＢ減衰処理することができる。
【０１０９】
より詳細には、レベル調節信号Ｇ２（第２信号）とビットクロック信号の２ｉ逓倍信号との論理積処理を行い、その論理積処理によって生成した信号と、ビットクロック信号の２ｉ＋１逓倍信号との論理積処理を、ｉ＝２からｉ＝ｎ（ｉおよびｎ（ｎ≧ｉ）は正の整数）まで昇順に繰り返すことによって得られた信号を、レベル調節信号としてレベル調節回路２ａから論理積回路１０に出力することにより、入力１ビット信号の「Ｈ」、「Ｌ」に相当するパルス面積を１／２Ｘ＋１にでき、信号レベルとして−６×（Ｘ＋１）ｄＢの減衰処理を行える。
【０１１０】
また、入力１ビット信号とグランド信号（「Ｌ」信号）との論理積処理を行うことによって、減衰量−∞のミュート処理を行うことができる。上記の減衰処理とミュート処理を組み合わせたブロック図を図７に示す。
【０１１１】
この図に示すよう、図７の構成は、図６の構成におけるＰＬＬ２逓倍回路１３ｂおよび論理積回路１４ｂが省略されている。そして、レベル調整信号出力回路２ａにおけるＣ４端子はグランド（アース）に接続されている。
【０１１２】
なお、レベル調整信号出力回路２ａにおけるＣ４端子以外の端子における接続状態は、図６の構成と同様である。すなわち、Ｃ１端子に「Ｈ」信号が入力され、Ｃ２端子にＤ型フリップフロップ１のＣＫ端子に入力されるビットクロック信号が入力され、Ｃ３端子にはＤ型フリップフロップ１のＣＫ端子に入力されるビットクロック信号と、ビットクロック信号の２逓倍信号との論理積が入力される。
【０１１３】
そして、レベル調節信号出力回路２ａは、Ａ端子およびＢ端子の双方に「Ｈ」信号が入力された場合、Ｙ端子から論理積回路１０へ、Ｃ４端子の信号を出力する。すなわち、レベル調節信号出力回路２ａは、論理積回路１０にグランド信号を出力する。
【０１１４】
これにより、論理積回路１０では、Ｄ型フリップフロップ１からの差動１ビット信号とレベル調節信号出力回路２ａからのグランド信号との論理積処理が行われ、減衰量−∞のミュート処理を行うことができる。
【０１１５】
このように、上記した減衰処理とミュート処理とを組み合わせることにより、入力１ビット信号に対する幅広い処理（対応）が可能となる。これらの処理は入力１ビット信号に対して論理積処理を行うのみで行えるので、減衰処理およびミュート処理を瞬時に行うことが可能である。
【０１１６】
また、上記した各構成では、デジタル領域においてのデータ操作を行わないため、１ビット信号の持つ高Ｓ／Ｎかつ広帯域という性能を損なうことなく、減衰処理およびミュート処理を行うことができる。
【０１１７】
なお、上記各実施の形態では、出力レベル検出部７の検出結果に応じて、レベル調節信号出力回路制御部８，８ａがレベル調節信号出力回路制御信号を制御するものとしたが、これに限らず、例えば、ユーザからの各種指示を受け付ける操作部（図示せず）を設け、この操作部を介して入力されるユーザからの指示に応じて、レベル調節信号出力回路制御信号を制御できるようにしてもよい。
【０１１８】
また、上記各実施の形態では、入力１ビット信号の変調手段として、デルタシグマ変調部３を用いているが、変調方法はΔΣ変調に限るものではない。他の変調方法を用いて量子化された信号を、スイッチング増幅部４のスイッチング制御信号として用いてもよい。
【０１１９】
また、上記各実施の形態では、スイッチング増幅部４によって増幅した信号を、ローパスフィルタ５を介してスピーカ６に出力しているが、この構成に限るものではない。例えば、スピーカ６に代えて、ヘッドホンやイヤホンに出力するようにしてもよい。あるいは、増幅後の信号を、パーソナルコンピュータ等の情報処理装置、信号を記録する記録装置、ネットワーク（イントラネット・インターネット等）などに出力するようにしてもよい。
【０１２０】
本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１２１】
本発明の再生装置および再生方法は、量子化信号をスイッチング制御信号としてパルス増幅するスイッチング増幅器を備えた再生装置に適用できる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の一実施の形態にかかる再生装置の概略構成を示すブロック図である。
【図２】本発明の一実施の形態にかかる再生装置の論理積回路における、入出力信号のタイミングチャートである。
【図３】本発明の他の実施の形態にかかる再生装置の概略構成を示すブロック図である。
【図４】本発明の他の実施の形態にかかる再生装置の論理積回路における、入出力信号のタイミングチャートである。
【図５】本発明のさらに他の実施の形態にかかる再生装置の概略構成を示すブロック図である。
【図６】本発明のさらに他の実施の形態にかかる再生装置の変形例を示すブロック図である。
【図７】従来のスイッチング増幅器の構成を示すブロック図である。
【符号の説明】
【０１２３】
１  Ｄ型フリップフロップ（平衡出力手段）
２，２ａ  レベル調節信号出力回路（レベル調節信号出力手段）
３  デルタシグマ変調部（変調手段）
４  スイッチング増幅部（スイッチング手段）
５  ローパスフィルタ
６  スピーカ
７  出力レベル検出部（出力レベル検出手段）
８，８ａ  レベル調節信号出力回路制御部（出力制御部）
９  減衰器
１０  論理積回路（論理積手段）
１１  ボリューム回路
１２  加算器
１３，１３ａ，１３ｂ  ＰＬＬ２逓倍回路
１４，１４ａ，１４ｂ  論理積回路
【図１】
2005347833.tif 000003
【図２】
2005347833.tif 000004
【図３】
2005347833.tif 000005
【図４】
2005347833.tif 000006
【図５】
2005347833.tif 000007
【図６】
2005347833.tif 000008
【図７】
2005347833.tif 000009