(57)【要約】【課題】  広い範囲の電源電圧で使用できる不揮発性半導体記憶装置を提供する。【解決手段】  電源電圧Ｖｃｃより高い電圧を印加してデータの書き込み／消去をおこなうメモリセルアレイ１１と、クロック信号により駆動されて電源電圧Ｖｃｃを昇圧し、昇圧された電圧Ｖｐｐをメモリセルアレイ１１に出力する昇圧手段１４と、昇圧手段１４を駆動するクロック信号発生手段１５と、電源電圧Ｖｃｃのレベルを検知し、検知信号Ｖｏｕｔをクロック信号発生手段１５に出力する電源電圧検知手段１６とを具備する。電源電圧Ｖｃｃのレベルに応じて、クロック信号の周波数を切り替えて昇圧回路１４の電流駆動能力が調整する。電源電圧Ｖｃｃが基準電圧Ｖｒｅｆ１より高い場合に低いクロック周波数ｆ２に、低い場合に高いクロック周波数ｆ１に切り替わる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源電圧より高い電圧を印加してデータの書き込み／消去をおこなうメモリセルアレイと、
クロック信号により駆動されて前記電源電圧を昇圧し、昇圧された電圧をメモリセルアレイに出力する昇圧手段と、
前記昇圧手段を駆動するクロック信号発生手段と、
前記電源電圧のレベルを検知し、検知信号を前記クロック信号発生手段に出力する電源電圧検知手段と、
を具備し、
前記電源電圧のレベルに応じて、前記クロック信号の周波数を切り替えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電源電圧が所定のレベルより高い場合に低いクロック周波数に切り替え、前記電源電圧が所定のレベルより低い場合に高いクロック周波数に切り替えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記クロック信号発生手段が、複数のインバータがリング状に接続されたリングオシレータを有し、前記インバータの入力端にディレイ時間の異なる第１ディレイ手段と第２ディレイ手段が前記電源電圧のレベルに応じて選択的に接続されていることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電源電圧が所定のレベルより高い場合に前記インバータの入力端にディレイ時間の長いディレイ手段が接続され、前記電源電圧が所定のレベルより低い場合に前記インバータの入力端にディレイ時間の短いディレイ手段が接続されていることを特徴とする請求項請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特にデータの書き込み／消去に必要な電源電圧より高い電圧を発生させる昇圧回路を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えばＥＥＰＲＯＭ（Electrical Erasable Programmable Read Only Memory）へのデータの書き込み／消去は、メモリセルに電源電圧より高い電圧、通常１０Ｖ以上の高電圧を印加して電荷蓄積層の電荷量を制御することによりおこなわれている。
【０００３】
このため、チップ内部に電源電圧を昇圧する昇圧回路を搭載し、昇圧した電圧によりメモリセルのロウデコーダを駆動する不揮発性半導体記憶装置が知られている（例えば、特許文献１参照。）。
【０００４】
特許文献１に開示された不揮発性半導体記憶装置について図を用いて説明する。図１１は、この不揮発性半導体記憶装置の構成を示すブロック図である。
【０００５】
図１１に示すように、不揮発性半導体記憶装置１００は電源電圧Ｖｃｃを昇圧してメモリセルアレイ１０１のロウデコーダに昇圧出力電圧Ｖｐｐを供給する昇圧回路１０２と、昇圧回路１０２を駆動するクロック信号を発生させるクロック信号発生回路１０３と、昇圧出力電圧Ｖｐｐを検知し、昇圧出力電圧Ｖｐｐが上昇し過ぎた場合に検知信号をクロック信号発生回路１０３に出力するＶｐｐ検知回路１０４とを有している。
【０００６】
昇圧回路１０２は、複数段のチャージポンプ回路を有している。クロック信号発生回路１０３は、ＲＣディレイ回路とインバータとをリング状に接続したリングオシレータを有し、更に、発振を制御するためにＰｒｏｇ、Ｅｒａｓｅ、ＫＶｐｐの各制御信号入力端子を有している。
【０００７】
Ｖｐｐ検知回路１０４は、昇圧出力電圧Ｖｐｐが所定の電圧を超えるとＫＶｐｐを“Ｈ”とし、所定の電圧より低下するとＫＶｐｐを“Ｌ”にする。
【０００８】
書き込み時（Ｐｒｏｇが“Ｈ”）および消去時（Ｅｒａｓｅが“Ｈ”）において、ＫＶｐｐが“Ｌ”のときにのみクロック信号Ｒｉｎｇか出力され、このクロック信号Ｒｉｎｇにより昇圧回路１０２は昇圧を開始する。
【０００９】
昇圧出力電圧Ｖｐｐが所定の電圧を超えると、クロック信号発生回路１０３はクロック信号の発振を停止するので、昇圧回路１０２は昇圧を停止する。この結果、昇圧出力電圧Ｖｐｐは負荷電流に応じて下降し始める。
【００１０】
昇圧出力電圧Ｖｐｐが所定の電圧より低下してＫＶｐｐが“Ｌ”になるとクロック発生回路１０３は再び発振を始めるので、昇圧回路１０２は間欠的に昇圧と停止を繰り返す。
【００１１】
または、昇圧出力電圧Ｖｐｐが所定の電圧を超えると、クロック発生回路１０３はクロック信号の周波数を低くするので、昇圧回路１０２の駆動能力が低下する。
【００１２】
これらにより、昇圧出力電圧Ｖｐｐに対してフィードバックが働くので、昇圧出力電圧Ｖｐｐは一定の範囲に保たれている。
【００１３】
近年、半導体装置の微細化の進展により電源電圧が低電圧化し、同種の半導体装置でも電源電圧が異なる、例えば３．３Ｖ、１．８Ｖの半導体装置が使用されている。
【００１４】
これに伴い、ＣＰＵなどの外部記憶装置として使用される不揮発性半導体記憶装置では、電源電圧が異なる半導体装置に合わせて広い範囲の電源電圧で使用できることが望まれている。
【００１５】
然しながら、従来の不揮発性半導体記憶装置では所定の電源電圧で使用する時に動作を保証するように設計されているので、異なる電源電圧で使用する場合に、次の様な問題があった。
【００１６】
即ち、所定の電源電圧より高い電源電圧で使用する場合に、昇圧回路は必要以上の電流駆動能力を有するので、電力が無駄に消費される問題がある。反対に、所定の電源電圧より低い電源電圧で使用する場合に、昇圧回路の電流駆動能力が不足するので、データの書き込み／消去に時間を要するという問題がある。
【特許文献１】特開平６−９６５９３号公報（４−６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、広い範囲の電源電圧で使用できる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の一態様の不揮発性半導体記憶装置では、電源電圧より高い電圧を印加してデータの書き込み／消去をおこなうメモリセルアレイと、クロック信号により駆動されて前記電源電圧を昇圧し、昇圧された電圧をメモリセルアレイに出力する昇圧手段と、前記昇圧手段を駆動するクロック信号発生手段と、前記電源電圧のレベルを検知し、検知信号を前記クロック信号発生手段に出力する電源電圧検知手段とを具備し、前記電源電圧のレベルに応じて、前記クロック信号の周波数を切り替えることを特徴としている。
【発明の効果】
【００１９】
本発明によれば、電源電圧のレベルに応じて、クロック信号発生手段のクロック周波数を切り替えるようにしたので、昇圧手段の電流駆動能力が調整できる。
【００２０】
これにより、所定の電源電圧と異なる電源電圧で使用しても無駄な電力の消費を抑え、十分な動作速度が得られる。従って、広い範囲の電源電圧で使用できる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００２２】
図１乃至図７は本発明の実施例に係る不揮発性半導体記憶装置を示す図で、図１はその構成を示すブロック図、図２は電源電圧検知手段の構成を示す回路図、図３はクロック信号発生手段の構成を示すブロック図、図４はクロック信号発生手段のディレイ回路の構成を示す回路図、図５はクロック信号発生手段のクロック信号発生回路の構成を示す回路図、図６はクロック信号発生回路の動作を示すタイミングチャート、図７は昇圧手段の構成を示す回路図である。
【００２３】
図１に示すように、不揮発性半導体記憶装置１０はメモリセルアレイ１１と、電源電圧Ｖｃｃを昇圧してメモリセルアレイ１１に昇圧出力電圧Ｖｐｐを供給する高電圧発生回路１２と、昇圧出力電圧Ｖｐｐを一定の範囲に保持するために昇圧出力電圧Ｖｐｐを検知して高電圧発生回路１２にフィードバックするＶｐｐ検知回路１３とを有している。
【００２４】
高電圧発生回路１２は、電源電圧を昇圧する昇圧手段１４と、昇圧手段１４を駆動するためのクロック信号ＣＬＫを発生するクロック信号発生手段１５と、電源電圧Ｖｃｃのレベルを検知し、その検知信号Ｖｏｕｔをクロック信号発生手段１５に出力する電源電圧検知手段１６とを有している。
【００２５】
図２に示すように、電源電圧検知手段１６は、例えば２つのｐ−ＭＯＳトランジスタ２１、２２と２つのｎ−ＭＯＳトランジスタ２３、２４を有し、ｐ−ＭＯＳトランジスタ２１とｎ−ＭＯＳトランジスタ２３の直列接続と、ｐ−ＭＯＳトランジスタ２２とｎ−ＭＯＳトランジスタ２４の直列接続が並列接続されている。
【００２６】
ゲートＧ２１、Ｇ２２はソースＳ２１に共通に接続され、ドレインＤ２１、Ｄ２２は電源Ｖｄｄに共通に接続され、ソースＳ２３、Ｓ２４はｎ−ＭＯＳトランジスタ２５を介して電源Ｖｓｓに共通に接続されている。
【００２７】
ゲートＧ２３は基準電圧Ｖｒｅｆ１の出力端（図示せず）に接続され、ゲートＧ２４は電源電圧Ｖｃｃに比例した比較電圧Ｖａの出力端（図示せず）に接続され、ゲートＧ２５はＶｐｐ検知回路１３の出力端（図示せず）に接続されている。
【００２８】
電源電圧検知手段１６は、ｎ−ＭＯＳトランジスタ２３、２４のうち、ゲート電圧の大きいｎ−ＭＯＳトランジスタがオンになるので、基準電圧Ｖｒｅｆ１と比較電圧Ｖａの大小を比較し、比較電圧Ｖａが基準電圧Ｖｒｅｆ１より小さい場合に電源電圧レベルの検知信号Ｖｏｕｔを“Ｈ”とし、比較電圧Ｖａが基準電圧Ｖｒｅｆ１より大きい場合に検知信号Ｖｏｕｔを“Ｌ”とする電圧をソースＳ２２に出力する。
【００２９】
即ち、電源電圧が所定の電源電圧より高い場合に、“Ｌ”の検知信号Ｖｏｕｔが得られ、所定の電源電圧より低い場合に、“Ｈ”の検知信号Ｖｏｕｔが得られる。
【００３０】
ここで、ｎ−ＭＯＳトランジスタ２５はＶｐｐ検知回路１３の出力が“Ｌ”の場合に、オフとなり、電源電圧検知手段１６の消費電流を削減している。
【００３１】
次に、図３に示すように、クロック信号発生手段１５は、リングオシレータ３１と、クロック信号発生回路３２を有している。
【００３２】
リングオシレータ３１はインバータ回路３３ａ〜３３ｈとＮＡＮＤゲート回路３４を有し、インバータ回路３３ａ〜３３ｈがＮＡＮＤゲート回路３４を介してリング状に接続されている。
【００３３】
インバータ回路３３ａ〜３３ｈは、入力端にディレイ回路が接続された２つのインバータを直列接続したもので、例えばインバータ回路３３ａは、入力端にディレイ回路３５ａが接続されたインバータ３６ａと入力端にディレイ回路３５ｂが接続されたインバータ３６ｂが直列接続されている。
【００３４】
リングオシレータ３１は、書き込み／消去時において作動を指令するイネーブル信号ＥＮＡが“Ｌ”の時に、正帰還により閉ループのディレイ時間に対応した周波数で発振し、インバータ回路３３ａ、３３ｃ、３３ｄ、３３ｈの出力信号を順次位相が遅れたリングオシレータ出力信号Ａ〜Ｄとしてクロック信号発生回路３２へ出力している。
【００３５】
クロック信号発生回路３２はリングオシレータ出力信号Ａ〜Ｄに基づいてクロック信号ＣＫ１〜ＣＫ４を出力し、このクロック信号により昇圧手段１４を駆動する。
【００３６】
次に、図４に示すように、ディレイ回路３５ａは、例えばスイッチ素子ＳＷ１〜ＳＷ３と、抵抗Ｒ１とキャパシタＣ１とを備えたＲＣディレイ回路４０を有し、スイッチ素子ＳＷ１、ＲＣディレイ回路４０、ＳＷ２の直列接続にスイッチ素子ＳＷ３が並列接続されている。
【００３７】
スイッチ素子ＳＷ１はｐ−ＭＯＳトランジスタ４１のドレインＤ４１とｎ−ＭＯＳトランジスタ４２のドレインＤ４２が接続され、ソースＳ４１とソースＳ４２が接続され、ゲート４１とゲートＧ４２がインバータ４３を介して接続されている。
【００３８】
ゲート４１とゲートＧ４２にはインバータ４３を介して逆相のゲート電圧が印加されるので、ｐ−ＭＯＳトランジスタ４１とｎ−ＭＯＳトランジスタ４２は、ゲート電圧を印加することによって同時にオンまたはオフされる。
【００３９】
抵抗Ｒ１は、例えばイオン注入により形成された拡散抵抗で、キャパシタＣ１はｎ−ＭＯＳトランジスタ４４を有し、ゲートＧ４４が抵抗Ｒ１とスイッチ素子ＳＷ２の接続点ａに接続され、ソースＳ４４およびドレインＤ４４が電源Ｖｓｓに接続されている。
【００４０】
従って、検知信号Ｖｏｕｔが“Ｌ”の場合に、スイッチ素子ＳＷ１、ＳＷ２がともにオンになり、スイッチ素子ＳＷ３がオフになる。反対に、検知信号Ｖｏｕｔが“Ｈ”の場合に、スイッチ素子ＳＷ１、ＳＷ２がともにオフになり、スイッチ素子ＳＷ３がオンになる。
【００４１】
その結果、検知信号Ｖｏｕｔが“Ｌ”の場合に、ＲＣディレイ回路４０がインバータ３６ａの入力端に接続されてディレイ回路３５ａのディレイ時間は長くなり、検知信号Ｖｏｕｔが“Ｈ”の場合に、ＲＣディレイ回路４０がインバータ３６ａの入力端から切り離されてディレイ回路３５ａのディレイ時間は短くなる。
【００４２】
次に、図５に示すように、クロック信号発生回路３２は、例えばＮＯＲゲート回路５１ａ、５１ｂと、インバータ５２ａ〜５２ｆと、ＮＡＮＤゲート回路５３ａ、５３ｂとを有している。
【００４３】
ＮＯＲゲート回路５１ａとインバータ５２ａが直列接続され、ＮＡＮＤゲート回路５３ａとインバータ５２ｂ、５２ｃが直列接続され、ＮＯＲゲート回路５１ａとＮＡＮＤゲート回路５３ａの一方の入力端はリングオシレータ出力信号Ａの出力端に共通に接続され、他方の入力端はリングオシレータ出力信号Ｂの出力端に共通に接続されている。
【００４４】
同様に、ＮＡＮＤゲート回路５３ｂとインバータ５２ｄが直列接続され、ＮＯＲゲート回路５１ｂとインバータ５２ｅ、５２ｆが直列接続され、ＮＯＲゲート回路５１ｂとＮＡＮＤゲート回路５３ｂの一方の入力端はリングオシレータ出力信号Ｃの出力端に共通に接続され、他方の入力端はリングオシレータ出力信号Ｄの出力端に共通に接続されている。
【００４５】
次に、図６に示すように、クロック信号発生回路３２はリングオシレータ出力信号Ａ〜Ｄが入力されると、インバータ５２ａ、５２ｃ、５２ｄ、５２ｆからクロック信号ＣＫ１〜ＣＫ４が出力される。
【００４６】
即ち、インバータ回路３３ａの遅延時間を単位時間ΔＴとすると、リングオシレータ出力信号Ａ〜ＤはＴ０、Ｔ２、Ｔ３、Ｔ７でそれぞれ立ち上がり、周波数１／（１４ΔＴ）で発振している。
【００４７】
これにより、クロック信号ＣＫ１はリングオシレータ出力信号ＡとＢの論理和なので、リングオシレータ出力信号Ａが立ち上がるＴ０で立ち上がり、リングオシレータ出力信号Ｂが立ち下がるＴ１０で立ち上がり、周波数が等しい信号になる。
【００４８】
また、クロック信号ＣＫ２はリングオシレータ出力信号ＡとＢの論理積の否定なので、リングオシレータ出力信号ＡとＢがともに“Ｈ”であるＴ３〜Ｔ７の間で“Ｌ”になり、周波数の等しい信号になる。クロック信号ＣＫ３、ＣＫ４においても同様であり、その説明は省略する。
【００４９】
次に、図７に示すように、昇圧手段１４は、例えば４段のチャージポンプ回路である。始に、クロック信号ＣＫ１が“Ｌ”の時には電源Ｖｃｃからダイオード接続されたｎ−ＭＯＳトランジスタ７１を通ってキャパシタＣ２がチャージされる。
【００５０】
次に、クロック信号ＣＫ１が“Ｈ”の時に、クロック信号ＣＫ３が“Ｈ”になるとキャパシタＣ３の電位が上昇しＭＯＳトランジスタ７２がオンになるので、キャパシタＣ２にチャージされた電荷がＭＯＳトランジスタ７２を通ってキャパシタＣ４に移動する。
【００５１】
次に、クロック信号ＣＫ２が“Ｈ” になるとキャパシタＣ４の電位が上昇しＭＯＳトランジスタ７３がオンになるので、電源Ｖｃｃからダイオード接続されたｎ−ＭＯＳトランジスタ７１を通ってキャパシタＣ３がチャージされる。これを次々と繰り返すことにより、昇圧された出力電圧Ｖｐｐが得られる。
【００５２】
次に、電源電圧レベルに応じてクロック信号の周波数を変え、昇圧手段１４の電流駆動能力を調整する動作について図８乃至図１０を用いて詳しく説明する。図８は電源電圧のレベルとクロック信号の周波数の関係を示す図、図９は電源電圧が所定の電圧より高い場合に、クロック信号と昇圧出力電圧Ｖｐｐの関係を示す図、図１０は電源電圧が所定の電圧より低い場合に、クロック信号と昇圧出力電圧Ｖｐｐの関係を示す図である。
【００５３】
図８に示すように、電源電圧Ｖｃｃが基準電圧Ｖｒｅｆ１、例えば２．５Ｖより低い場合には高いクロック周波数ｆ１に設定され、電源電圧Ｖｃｃが基準電圧Ｖｒｅｆ１より高い場合には低いクロック周波数ｆ２に設定され、電源電圧のレベルに応じてクロック周波数が切り替えられる。
【００５４】
次に、図９（ａ）に示すように、電源電圧Ｖｃｃが基準電圧Ｖｒｅｆ１より高い電圧、例えば３．３Ｖの場合は、低いクロック周波数ｆ２に切り替わり、クロック信号ａに対して昇圧出力電圧Ｖｐｐは出力電圧ｂのように立ち上がる。
【００５５】
出力電圧ｂが基準電圧、例えば１８Ｖを超えるとクロック信号ａは停止され、出力電圧ｂが基準電圧より低下すると再びクロック信号ａが与えられ、出力電圧ｂは再び上昇する。この動作を繰り返すことにより、出力電圧ｂは一定の範囲に保たれている。
【００５６】
即ち、電源電圧Ｖｃｃが３．３Ｖの場合に、低いクロック周波数ｆ２に切り替わるので、昇圧手段１４の電流駆動能力が低くなり、無駄な電力の消費を抑えることが可能である。
【００５７】
仮に、図９（ｂ）に示すように、クロック信号が破線で示した高いクロック周波数ｆ１のクロック信号ｃの場合には、昇圧出力電圧Ｖｐｐは破線で示した出力電圧ｄのように立ち上がる。クロック周波数が高くなると昇圧手段１４の電流駆動能力が大きくなるので、出力電圧ｄは基準電圧を大きく超えてオーバーシュートΔＶを生じ、斜線部で示す電力が無駄に消費されることになる。
【００５８】
次に、図１０（ａ）に示すように、電源電圧Ｖｃｃが基準電圧Ｖｒｅｆ１より低い電圧、例えば１．８Ｖの場合は、高いクロック周波数ｆ１に切り替わり、クロック信号ｅに対して昇圧出力電圧Ｖｐｐは出力電圧ｆのように立ち上がる。
【００５９】
出力電圧ｆが基準電圧、例えば１８Ｖを超えるとクロック信号ｅは停止され、出力電圧ｆが基準電圧より低下すると再びクロック信号ｅが与えられ、出力電圧ｆは再び上昇する。この動作を繰り返すことにより、出力電圧ｆは一定の範囲に保たれている。
【００６０】
即ち、電源電圧Ｖｃｃが１．８Ｖの場合に、高いクロック周波数ｆ１に切り替わるので、昇圧手段１４の電流駆動能力が高くなり、書き込み／消去時間の増加を抑えることが可能である。
【００６１】
仮に、図１０（ｂ）に示すように、クロック信号が破線で示した低いクロック周波数ｆ２のクロック信号ｇの場合には、昇圧出力電圧Ｖｐｐは破線で示した出力電圧ｈのように立ち上がる。クロック周波数が低くなると昇圧手段１４の電流駆動能力が小さくなるので、基準電圧に至るまでに時間を要し、書き込み／消去時間が時間Δｔだけ長くなることになる。
【００６２】
以上説明したように、本実施例の不揮発性半導体記憶装置１０によれば、電源電圧Ｖｃｃが基準電圧Ｖｒｅｆ１より高い場合にはクロック周波数は低いクロック周波数ｆ１に切り替わり、電源電圧Ｖｃｃが基準電圧Ｖｒｅｆ１より低い場合には高いクロック周波数ｆ２に切り替わるので、電源電圧のレベルに応じて昇圧手段１４の電流駆動能力を調整することができる。
【００６３】
これにより、書き込み／消去開始時の無駄な電力の消費を抑え、十分な動作速度が得られる。従って、広い範囲の電源電圧で使用できる不揮発性半導体記憶装置を提供することができる。
【００６４】
ここでは、ディレイ回路３５ａにディレイ素子として、抵抗Ｒ１とキャパシタＣ１を備えたＲＣディレイ回路４０を用いた場合について説明したが、ディレイ回路３５ａには寄生抵抗および寄生キャパシタが存在するので、昇圧手段１４の電流駆動能力を満たす範囲において抵抗またはキャパシタのいずれかだけでも構わない。
【００６５】
また、抵抗Ｒ１は拡散抵抗の場合について説明したが、抵抗素子としてＭＯＳトランジスタを用いても構わない。
【００６６】
また、電源電圧のレベルが２値の場合について説明したが、本発明はこれに限定されるものではなく、電源電圧のレベルが３値であっても構わない。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例に係る不揮発性半導体記憶装置の構成を示すブロック図。
【図２】本発明の実施例に係る電源電圧検知手段の構成を示す回路図
【図３】本発明の実施例に係るクロック信号発生手段の構成を示すブロック図。
【図４】本発明の実施例に係るディレイ回路の構成を示す回路図。
【図５】本発明の実施例に係るクロック信号発生回路の構成を示す回路図。
【図６】本発明の実施例に係るクロック信号発生回路の動作を示すタイミングチャート。
【図７】本発明の実施例に係る昇圧手段の構成を示す回路図。
【図８】本発明の実施例に係る電源電圧とクロック周波数の関係を示す図。
【図９】本発明の実施例に係る電源電圧が基準電圧より高い場合のクロック信号と昇圧出力電圧の関係を示す図。
【図１０】本発明の実施例に係る電源電圧が基準電圧より低い場合のクロック信号と昇圧出力電圧の関係を示す図。
【図１１】従来の不揮発性半導体記憶装置の構成を示すブロック図。
【符号の説明】
【００６８】
１０  不揮発性半導体記憶装置
１１  メモリセルアレイ
１２  高電圧発生回路
１３  Ｖｐｐ検知回路
１４  昇圧手段
１５  クロック信号発生手段
１６  電源電圧検知回路
２１、２２、４１  ｐ−ＭＯＳトランジスタ
２３、２４、２５、４２、４４、７１、７２、７３  ｎ−ＭＯＳトランジスタ
３１  リングオシレータ
３２  クロック信号発生回路
３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３３ｇ、３３ｈ  インバータ回路
３４、５３ａ、５３ｂ  ＮＡＮＤゲート回路
３５ａ、３５ｂ  ディレイ回路
３６ａ、３６ｂ、４３、５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、５２ｆ  インバータ
４０  ＲＣディレイ回路
５１ａ、５１ｂ  ＮＯＲゲート回路
Ｖａ  比較電圧
Ｖｃｃ  電源電圧
Ｖｏｕｔ  検知信号
Ｖｒｅｆ１  基準電圧
Ｖｐｐ  昇圧出力電圧
ＥＮＡ  イネーブル信号
Ａ、Ｂ、Ｃ、Ｄ  リングオシレータ出力信号
ＳＷ１、ＳＷ２、ＳＷ３  スイッチ素子
ＣＬＫ、ＣＬ１、ＣＫ２、ＣＫ３、ＣＫ４  クロック信号
Ｃ１、Ｃ２、Ｃ３、Ｃ４  キャパシタ
Ｒ１  抵抗
【図１】
2005267712.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005267712.tif 000009
【図８】
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【図９】
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【図１０】
2005267712.tif 000012
【図１１】
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