(57)【要約】【課題】双方向バス制御のための各バッファアンプへのレベルシフト変換を不要とし、回路構成をより簡略化する。【解決手段】複数のＬＳＩチップ間を接続するバス13中にデータ転送の双方向に対応して並列に配設された２つのバッファアンプ14ａ，14ｂと、これらバッファアンプ14ａ，14ｂの各出力端にそれぞれ挿入された抵抗15ａ，15ｂとを備え、抵抗15ａ，15ｂに比してバス13に接続されるチップ11，12の各出力バッファ11ｂ，12ｂのインピーダンスを充分小さく設定しておく。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のＬＳＩチップ間を接続するバス中にデータ転送の双方向に対応して並列に配設された２つのバッファアンプと、
これら２つのバッファアンプの各出力端にそれぞれ挿入されたハイインピーダンス素子とを備え、
上記ハイインピーダンス素子に比して上記バスに接続されるＬＳＩチップの出力インピーダンスを充分小さく設定しておくことを特徴とする双方向バス構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＳＤＲＡＭとチップセットを接続するメモリバス等に好適な双方向バス構造に関する。
【背景技術】
【０００２】
従来、データバス使用時におけるデータ伝送速度の低下を招くことなく、データバス不使用時の電位レベルが不定となることを回避して動作を安定化させるようにした双方向バス回路が考えられている。（例えば、特許文献１）
【特許文献１】特開２００１−１８８６３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１の技術は、バス中に設けたリピータ回路内の、各方向毎に設けられた２つのトライステートバッファに対して、データバスの不使用時に共に活性化することでリピータ回路をラッチ回路として機能させる一方で、データバス使用時にはその上り／下りのデータ送受方向に応じて一方を活性化するよう、アービタ回路がディレクションを規定するリピータ制御信号を出力することで実行される。
【０００４】
このように、バス中に設けられた２つの方向のバッファアンプのレベル変換を行なうことでデータ送受方向を制御するものとしており、バス制御の回路構成の簡略化を阻害する一因となっていた。
【０００５】
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、双方向バスの制御のための各バッファアンプへのレベルシフト変換を不要とし、回路構成をより簡略化することが可能な双方向バス構造を提供することにある。
【課題を解決するための手段】
【０００６】
本願請求項１記載の発明は、複数のＬＳＩチップ間を接続するバス中にデータ転送の双方向に対応して並列に配設された２つのバッファアンプと、これら２つのバッファアンプの各出力端にそれぞれ挿入されたハイインピーダンス素子とを備え、上記ハイインピーダンス素子に比して上記バスに接続されるＬＳＩチップの出力インピーダンスを充分小さく設定しておくことを特徴とする。
【発明の効果】
【０００７】
請求項１記載の発明によれば、データ転送方向に合致した側のバッファアンプ回路の入力が常にハイレベルとなって出力されるため、双方向バスの制御のために各バッファアンプへのレベルシフト変換を行なう必要がなく、回路構成をより簡略化することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下本発明を、携帯電話機に内蔵されるチップセットとメインメモリとなるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：同期型ＤＲＡＭ）とを接続するメモリバスの双方向バス構造に適用した場合の実施の一形態について説明する。
【０００９】
図１はその回路構成を示すもので、１１がチップセット、１２がＳＤＲＡＭである。  
これらを接続するメモリバス１３中に、データ転送の下り方向（チップセット→ＳＤＲＡＭ）に対応したバッファアンプ１４ａと、上り方向（ＳＤＲＡＭ→チップセット）に対応したバッファアンプ１４ｂとを並列に配設する。
【００１０】
さらに、これらバッファアンプ１４ａ，１４ｂの各出力端子側に、ハイインピーダンス素子としての抵抗１５ａ，１５ｂを挿入する。
【００１１】
しかして、これら抵抗１５ａ，１５ｂのインピーダンス値に対して、チップセット１１の出力バッファ１１ｂとＳＤＲＡＭ１２の出力バッファ１２ｂの各インピーダンス値を充分低いものとしておく。
【００１２】
加えて、抵抗１５ａ，１５ｂのインピーダンス値に対して、チップセット１１の入力バッファ１１ａとＳＤＲＡＭ１２の入力バッファ１２ａの各インピーダンス値を充分高いものとしておく。
【００１３】
ただし、チップセット１１の出力バッファ１１ｂはチップセット１１が入力の際には充分高いインピーダンスとなり、またＳＤＲＡＭ１２の出力バッファ１２ｂはＳＤＲＡＭ１２が入力の際には充分高いインピーダンスとなる。
【００１４】
このような構成にあっては、チップセット１１がデータを出力し、メモリバス１３を介してＳＤＲＡＭ１２がそのデータを入力して書込み動作を行なう場合、出力バッファ１１ｂがハイレベルとなると、バッファアンプ１４ｂがロウレベルであっても、抵抗１５ｂのインピーダンスの方が出力バッファ１１ｂのインピーダンスよりも高いため、図中のａ点ではハイレベルとなり、抵抗１５ａの出力側のｂ点もハイレベルとなって、ＳＤＲＡＭ１２の入力バッファ１２ａと出力バッファ１２ｂ共に充分高いインピーダンスとなっているので、送られてきたデータがＳＤＲＡＭ１２に入力されて、指定されるアドレスに書込まれる。
【００１５】
一方、ＳＤＲＡＭ１２からデータを読出し、メモリバス１３を介してチップセット１１がそのデータを入力する場合には、メモリバス１３上のバッファアンプ１４ｂの入力端側のｂ点がハイレベルとなると、バッファアンプ１４ｂがロウレベルであっても、抵抗１５ａのインピーダンスの方が出力バッファ１２ｂのインピーダンスよりも高いため、ｂ点ではハイレベルとなり、抵抗１５ｂのａ点もハイレベルとなって、チップセット１１の入力バッファ１１ａと出力バッファ１１ｂが共に充分高いインピーダンスとなっているために、読出されてきたデータがチップセット１１に入力される。
【００１６】
このように、メモリバス１３の双方向制御のためにバッファアンプ１４ａ，１４ｂに対するレベルシフト変換を行なわずとも、このメモリバス１３を介してチップセット１１からＳＤＲＡＭ１２に対してデータを出力して書込ませ、あるいはメモリバス１３から読出されたデータをチップセット１１が入力する、といった動作を実現できる。
【００１７】
したがって、バッファアンプ１４ａ，１４ｂの双方向制御のためのレベルシフト変換を不要とし、その分だけ双方向バスとしての回路構成を簡略化できる。
【００１８】
なお、バッファアンプ１４ａ，１４ｂの各出力側に挿入する抵抗１５ａ，１５ｂの各インピーダンス値は、上記各入力バッファ１１ａ，１２ａの入力インピーダンス、各出力バッファ１１ｂ，１２ｂの出力インピーダンスとの兼ね合いにより設定されるものであり、且つこのメモリバス１３に要求されるデータ転送速度と、各バッファアンプ１４ａ，１４ｂのスレッシュホールド値とを勘案した上で適宜設定される。
【００１９】
なお、上記実施の形態は、携帯電話機に内蔵されるチップセットとＳＤＲＡＭとを接続するメモリバスの双方向バス構造に適用した場合について例示したが、本発明は携帯電話機内の双方向バス構造に限るものではなく、パーソナルコンピュータや他の電子機器、例えばＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ：個人向け携帯情報機器）等の各種マイクロ・コンピュータに内蔵される双方向バス構造に適用可能であることは述べるまでもない。
【００２０】
その他、本発明は上記実施の形態に限らず、その要旨を逸脱しない範囲内で種々変形して実施することが可能であるものとする。
【００２１】
さらに、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の一形態に係る双方向バス制御の回路構成を示すブロック図。
【符号の説明】
【００２３】
１１…チップセット、１１ａ…入力バッファ、１１ｂ…出力バッファ、１２…ＳＤＲＡＭ、１２ａ…入力バッファ、１２ｂ…出力バッファ、１３…メモリバス、１４ａ，１４ｂ…バッファアンプ、１５ａ，１５ｂ…抵抗。
【図１】
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