(57)【要約】【課題】差動クロック信号を伝送する信号線の断線及び短絡を検出可能な断線及び短絡検出回路を提供する。【解決手段】差動バッファ部ＤＢ１内に、ＰＡＤＩから入力される非反転クロック信号及びＰＡＤＲから入力される反転クロック信号を比較する第１比較器、非反転クロック信号と参照電位Ｖrefとを比較する第２比較器、反転クロック信号と参照電位Ｖrefとを比較する第３比較器とを設け、それぞれの出力をＹ、ＹＩ、ＹＲとする。非反転クロック信号または反転クロック信号のいずれかの信号線が、断線している、あるいは、論理値Lowの接地電位ＶＳＳに短絡している場合には、第２及び第３比較器の出力する論理値が非反転クロック信号または反転クロック信号の一周期内において長期間等しくなる。これにより、第２Ｄ−フリップフロップ回路Ｆ２ａが出力信号[CD]をネゲートした場合、断線または短絡が生じていると判断できる。【選択図】        図１
2005057677.tif 000002
【特許請求の範囲】
【請求項１】
非反転クロック信号が入力される第１クロック入力端と、
前記非反転クロックとは位相が逆転した反転クロック信号が入力される第２クロック入力端と、
前記第１クロック入力端に接続された一端と、第１電位が与えられた他端とを有する第１終端抵抗と、
前記第２クロック入力端に接続された一端と、前記第１電位が与えられた他端とを有する第２終端抵抗と、
前記第１クロック入力端に接続された第１信号入力端と、前記第２クロック入力端に接続された第２信号入力端とを有し、前記第１及び第２信号入力端での電位を比較して、その比較結果に応じて第１論理値または前記第１論理値と異なる第２論理値を出力する第１比較器と、
前記第１クロック入力端に接続された第１信号入力端と、第２電位が与えられた第２信号入力端とを有し、前記第１及び第２信号入力端での電位を比較して、その比較結果に応じて前記第１または第２論理値を出力する第２比較器と、
前記第２クロック入力端に接続された第１信号入力端と、第３電位が与えられた第２信号入力端とを有し、前記第１及び第２信号入力端での電位を比較して、その比較結果に応じて前記第１または第２論理値を出力する第３比較器と、
前記第２及び第３比較器の出力する論理値が所定期間以上の間、等しい場合に第１信号を出力する第１信号出力回路と、
前記第１比較器の出力を受けるクロック入力端と、前記第１または第２論理値のいずれかに対応した電圧信号が与えられる入力端と、前記第１信号を受ける他の入力端と、出力信号を出力する出力端とを有し、前記クロック入力端で受けた前記第１比較器の出力に所定方向の遷移があった場合に前記電圧信号に応じた信号を前記出力信号として出力し、前記第１信号を受けた場合には、前記出力信号を無効化する第１フリップフロップ回路と
を備える断線及び短絡検出回路。
【請求項２】
請求項１に記載の断線及び短絡検出回路であって、
前記第１信号出力回路は、論理ゲート回路として前記第２及び第３比較器の出力を受ける二入力ＮＯＲ回路を含む
断線及び短絡検出回路。
【請求項３】
請求項１に記載の断線及び短絡検出回路であって、
前記第１信号出力回路は、論理ゲート回路として前記第２及び第３比較器の出力を受ける二入力ＡＮＤ回路を含む
断線及び短絡検出回路。
【請求項４】
請求項１に記載の断線及び短絡検出回路であって、
前記第１信号出力回路は、論理ゲート回路として前記第２及び第３比較器の出力を受ける二入力ＥＸＮＯＲ回路を含む
断線及び短絡検出回路。
【請求項５】
請求項２ないし請求項４のいずれかに記載の断線及び短絡検出回路であって、
前記第１信号出力回路は、前記論理ゲート回路の出力を受けて前記所定期間、遅延させて出力する遅延回路と、前記遅延回路の出力と前記論理ゲート回路の出力とを受ける二入力ＮＡＮＤ回路とをさらに含む
断線及び短絡検出回路。
【請求項６】
請求項５に記載の断線及び短絡検出回路であって、
前記遅延回路には、複数の遅延段が含まれ、
前記第１信号出力回路は、前記複数の遅延段の各出力のいずれかを選択して前記遅延回路の出力として前記二入力ＮＡＮＤ回路へと出力することが可能なセレクタ回路をさらに含む
断線及び短絡検出回路。
【請求項７】
請求項５に記載の断線及び短絡検出回路であって、
発振器を含み、前記発振器に遅延制御信号を与えて、前記第１比較器の出力の周期と同期した信号を生成して出力するＰＬＬ（Phase Locked Loop）回路
をさらに備え、
前記遅延回路には、遅延量を変化させることが可能な、少なくとも一つの可変遅延段が含まれ、
前記可変遅延段での遅延量は、前記ＰＬＬ回路で生成された前記遅延制御信号により制御される
断線及び短絡検出回路。
【請求項８】
請求項１に記載の断線及び短絡検出回路であって、
前記第１フリップフロップ回路は、第１及び第２Ｄ−フリップフロップ回路及び遅延回路を含み、
前記第１Ｄ−フリップフロップ回路には前記電圧信号が入力され、前記第１Ｄ−フリップフロップ回路は、前記クロック入力端で受けた前記第１比較器の出力に前記所定方向の遷移があった場合に前記電圧信号を出力し、
前記第１Ｄ−フリップフロップ回路の出力は、前記遅延回路を介して遅延して前記第２Ｄ−フリップフロップ回路に入力され、前記第２Ｄ−フリップフロップ回路は、前記クロック入力端で受けた前記第１比較器の出力に前記所定方向の遷移があった場合に前記第１Ｄ−フリップフロップ回路の出力に応じた信号を前記出力信号として出力し、
前記第１信号を受けた場合には、前記第１及び第２Ｄ−フリップフロップ回路はともにその出力を無効化する
断線及び短絡検出回路。
【請求項９】
請求項１に記載の断線及び短絡検出回路であって、
前記第１フリップフロップ回路は、第１及び第２Ｄ−フリップフロップ回路を含み、
前記第１Ｄ−フリップフロップ回路には前記電圧信号が入力され、前記第１Ｄ−フリップフロップ回路は、前記クロック入力端で受けた前記第１比較器の出力に前記所定方向の遷移があった場合に前記電圧信号を出力し、
前記第１Ｄ−フリップフロップ回路の出力は、前記第２Ｄ−フリップフロップ回路に入力され、前記第２Ｄ−フリップフロップ回路は、前記クロック入力端で受けた前記第１比較器の出力に前記所定方向とは逆方向の遷移があった場合に前記第１Ｄ−フリップフロップ回路の出力に応じた信号を前記出力信号として出力し、
前記第１信号を受けた場合には、前記第１及び第２Ｄ−フリップフロップ回路はともにその出力を無効化する
断線及び短絡検出回路。
【請求項１０】
請求項１に記載の断線及び短絡検出回路であって、
前記第１フリップフロップ回路は、Ｄ−フリップフロップ回路と、複数のラッチ回路とを含み、
前記Ｄ−フリップフロップ回路には前記電圧信号が入力され、前記Ｄ−フリップフロップ回路は、前記クロック入力端で受けた前記第１比較器の出力に前記所定方向の遷移があった場合に前記電圧信号に応じた信号を前記出力信号として出力し、
前記複数のラッチ回路にはそれぞれ、前記第１比較器の出力及び前記第１信号が入力され、
前記複数のラッチ回路のいずれかが有効化した信号を出力した場合には、前記Ｄ−フリップフロップ回路は前記出力信号の出力を無効化する
断線及び短絡検出回路。
【請求項１１】
請求項１に記載の断線及び短絡検出回路であって、
前記第１電位の値と前記第２及び第３電位の値とは異なる
断線及び短絡検出回路。
【請求項１２】
請求項１に記載の断線及び短絡検出回路であって、
電源投入時及びその近傍において、前記第１信号出力回路が前記第１信号を出力していない場合であっても、前記第１信号を前記第１フリップフロップ回路に与える初期リセット回路
をさらに備える断線及び短絡検出回路。
【請求項１３】
請求項１２に記載の断線及び短絡検出回路であって、
前記初期リセット回路は、
抵抗と、
容量と、
二入力ＡＮＤ回路と
を備え、
前記抵抗の一端には第４の電位が与えられ、
前記容量の一端には前記抵抗の他端が接続され、
前記容量の他端には第５の電位が与えられ、
前記二入力ＡＮＤ回路の一入力端には前記第１信号が与えられ、前記二入力ＡＮＤ回路の他入力端には前記容量の前記一端が接続され、前記二入力ＡＮＤ回路の出力が前記第１信号に代わって前記第１フリップフロップ回路に与えられる
断線及び短絡検出回路。
【請求項１４】
請求項１に記載の断線及び短絡検出回路であって、
前記第１クロック入力端に接続された第１信号入力端と、第６電位が与えられた第２信号入力端とを有し、前記第１及び第２信号入力端での電位を比較して、その比較結果に応じて前記第１または第２論理値を出力する第４比較器と、
前記第２クロック入力端に接続された第１信号入力端と、第７電位が与えられた第２信号入力端とを有し、前記第１及び第２信号入力端での電位を比較して、その比較結果に応じて前記第１または第２論理値を出力する第５比較器と、
前記第４比較器の出力する論理値が前記第２論理値であり、前記第５比較器の出力する論理値が前記第１論理値である場合以外に第２信号を出力する第２信号出力回路と、
前記第１比較器から出力された前記第１または第２論理値を受けるクロック入力端と、前記第１または第２論理値のいずれかに対応した電圧信号が与えられる入力端と、前記第２信号を受ける他の入力端と、出力信号を出力する出力端とを有し、前記クロック入力端で受けた前記第１比較器の出力に所定方向の遷移があった場合には、前記電圧信号を前記出力信号として出力し、前記第２信号を受けた場合には、前記出力信号を有効化する第２フリップフロップ回路と、
前記第１及び第２フリップフロップ回路からの出力が入力端に与えられる二入力ＡＮＤ回路と
を備える断線及び短絡検出回路。
【請求項１５】
請求項１４に記載の断線及び短絡検出回路であって、
前記第２フリップフロップ回路は、第３及び第４Ｄ−フリップフロップ回路及び遅延回路を含み、
前記第３Ｄ−フリップフロップ回路には前記電圧信号が入力され、前記第３Ｄ−フリップフロップ回路は、前記クロック入力端で受けた前記第１比較器の出力に前記所定方向の遷移があった場合に前記電圧信号を出力し、
前記第３Ｄ−フリップフロップ回路の出力は、前記遅延回路を介して遅延して前記第４Ｄ−フリップフロップ回路に入力され、前記第４Ｄ−フリップフロップ回路は、前記クロック入力端で受けた前記第１比較器の出力に前記所定方向の遷移があった場合に前記第３Ｄ−フリップフロップ回路の出力を前記出力信号として出力し、
前記第２信号を受けた場合には、前記第３及び第４Ｄ−フリップフロップ回路はともにその出力を有効化する
断線及び短絡検出回路。
【請求項１６】
請求項１に記載の断線及び短絡検出回路であって、
前記第１クロック入力端に接続された第１信号入力端と、第６電位が与えられた第２信号入力端とを有し、前記第１及び第２信号入力端での電位を比較して、その比較結果に応じて前記第１または第２論理値を出力する第４比較器と、
前記第２クロック入力端に接続された第１信号入力端と、第７電位が与えられた第２信号入力端とを有し、前記第１及び第２信号入力端での電位を比較して、その比較結果に応じて前記第１または第２論理値を出力する第５比較器と、
前記第４比較器の出力する論理値が第２論理値であり、前記第５比較器の出力する論理値が第１論理値である場合以外に第２信号を出力する第２信号出力回路と、
前記第２信号を反転する第１インバータと、
第８電位が与えられる第１電流電極、前記第１インバータの出力が与えられる制御電極、及び、第２電流電極を含む第１トランジスタと、
前記第１トランジスタの前記第２電流電極に接続された一端と、他端とを含む抵抗と、
第９電位が与えられる第１電流電極、前記第１インバータの出力が与えられる制御電極、及び、前記抵抗の前記他端に接続された第２電流電極を含む第２トランジスタと、
前記第２トランジスタの前記第２電流電極に接続された一端と、第１０電位が与えられる他端とを含む容量と、
前記容量の前記一端での電位が入力される第２インバータと、
前記第１フリップフロップ回路からの出力及び前記第２インバータからの出力が入力端に与えられる二入力ＡＮＤ回路と
を備える断線及び短絡検出回路。
【請求項１７】
請求項１４または請求項１６に記載の断線及び短絡検出回路であって、
前記第２信号出力回路は、第５比較器の出力を受ける第３インバータ、及び、
論理ゲート回路として前記第４比較器の出力及び前記第３インバータの出力を受ける二入力ＮＯＲ回路を含む
断線及び短絡検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置内に搭載される、断線及び短絡検出回路に関する。
【背景技術】
【０００２】
例えば下記特許文献１の図１においては、位相が互いに反転した、非反転クロック信号及び反転クロック信号が、非反転入力端子２４及び反転入力端子２５にそれぞれ終端抵抗２１を介して入力される。そして、非反転／反転クロック信号は、それぞれ比較器２３の＋端子及び−端子に入力される。なお、比較器２３は、非反転クロック信号と反転クロック信号とで構成される差動クロック信号のレシーバとして機能する。そして、比較器２３の出力は、半導体装置内の動作クロック等に使用される。
【０００３】
なお、特許文献１以外にも、差動クロック信号の受信に関連する先行技術文献情報としては次の特許文献２がある。
【０００４】
【特許文献１】特開２００３−１４３２３９号公報
【特許文献２】特開平６−８５７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年の半導体集積回路装置は、ＱＦＰ（Quad Flat Package）やＳＯＰ（Small Outline Package）等の表面実装型パッケージを採用することが多い。そのため、ピン間が狭くなり、従来のプローブを用いた検査が困難となっている。
【０００６】
そこで、ＪＴＡＧ（Joint Test Action Group）等の規格に基づくバウンダリスキャン機能が半導体集積回路装置に採用されるようになった。ここで、バウンダリスキャン機能とは、以下のようなテスト機能を指す。すなわち、半導体集積回路装置の各ピンとコア回路との間にテストプローブと等価な働きをするセルと呼ばれるレジスタを配置し、各セルを結合してシフトレジスタを構成する。そして、このシフトレジスタを制御することにより、テストコードのコア回路への入力とこれに対応するコア回路からの応答の検出とを行い、テスト機能を実現する。
【０００７】
ところが、バウンダリスキャン機能では、差動クロック信号を伝送する信号線の断線及び短絡が検出できなかった。
【０００８】
すなわち、この発明は上記の事情に鑑みてなされたもので、差動クロック信号を伝送する信号線の断線及び短絡を検出可能な断線及び短絡検出回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、断線及び短絡検出回路は、非反転クロック信号が入力される第１クロック入力端と、前記非反転クロックとは位相が逆転した反転クロック信号が入力される第２クロック入力端と、前記第１クロック入力端に接続された一端と、第１電位が与えられた他端とを有する第１終端抵抗と、前記第２クロック入力端に接続された一端と、前記第１電位が与えられた他端とを有する第２終端抵抗と、前記第１クロック入力端に接続された第１信号入力端と、前記第２クロック入力端に接続された第２信号入力端とを有し、前記第１及び第２信号入力端での電位を比較して、その比較結果に応じて第１論理値または前記第１論理値と異なる第２論理値を出力する第１比較器と、前記第１クロック入力端に接続された第１信号入力端と、第２電位が与えられた第２信号入力端とを有し、前記第１及び第２信号入力端での電位を比較して、その比較結果に応じて前記第１または第２論理値を出力する第２比較器と、前記第２クロック入力端に接続された第１信号入力端と、第３電位が与えられた第２信号入力端とを有し、前記第１及び第２信号入力端での電位を比較して、その比較結果に応じて前記第１または第２論理値を出力する第３比較器と、前記第２及び第３比較器の出力する論理値が所定期間以上の間、等しい場合に第１信号を出力する第１信号出力回路と、前記第１比較器の出力を受けるクロック入力端と、前記第１または第２論理値のいずれかに対応した電圧信号が与えられる入力端と、前記第１信号を受ける他の入力端と、出力信号を出力する出力端とを有し、前記クロック入力端で受けた前記第１比較器の出力に所定方向の遷移があった場合に前記電圧信号に応じた信号を前記出力信号として出力し、前記第１信号を受けた場合には、前記出力信号を無効化する第１フリップフロップ回路とを備える。
【発明の効果】
【００１０】
本発明によれば、第１信号出力回路が、第２及び第３比較器の出力する論理値が所定期間以上の間、等しい場合に第１信号を出力し、第１信号を受けた場合には、第１フリップフロップ回路が、出力信号を無効化する。非反転クロック信号または反転クロック信号のいずれかの信号線が、断線している、あるいは、第１または第２論理値の電位に短絡している場合には、第２及び第３比較器の出力する論理値が非反転クロック信号または反転クロック信号の一周期内において長期間等しくなるので、第１フリップフロップ回路が出力信号を無効化した場合、断線または短絡が生じていると判断できる。よって、非反転クロック信号及び反転クロック信号の電位を比較するのみでは行えなかった、より確実な差動クロック信号の信号線の断線及び短絡の検出が可能となる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
本実施の形態は、比較器を複数設け、非反転／反転クロック信号を終端抵抗の影響を受けない電位と比較することで、より確実に差動クロック信号を伝送する信号線の断線及び短絡を検出する断線及び短絡検出回路である。
【００１２】
図１は、本実施の形態に係る断線及び短絡検出回路を示す図である。図１に示すように、この回路は差動バッファ部ＤＢ１を備える。
【００１３】
図２は、差動バッファ部ＤＢ１の詳細構成を示す図である。図２に示すように、差動バッファ部ＤＢ１は、非反転クロック信号が入力される第１クロック入力端ＰＡＤＩと、非反転クロックとは位相が逆転した反転クロック信号が入力される第２クロック入力端ＰＡＤＲとを有する。
【００１４】
第１クロック入力端ＰＡＤＩには、第１終端抵抗Ｒ０Ｉの一端が接続されている。また、第２クロック入力端ＰＡＤＲには、第２終端抵抗Ｒ０Ｒの一端が接続されている。また、第１終端抵抗Ｒ０Ｉの他端及び第２終端抵抗Ｒ０Ｒの他端には共通して、電源電位ＶＤＤと接地電位ＶＳＳとの間で抵抗Ｒ１ａ，Ｒ２ａにより抵抗分割されて生成された電位Ｖtermが与えられる。
【００１５】
なお、抵抗Ｒ１ａ，Ｒ２ａの値は、非反転クロック信号及び反転クロック信号のとり得る電圧値に応じて適宜設定すればよいが、例えば非反転クロック信号及び反転クロック信号がともに電源電位ＶＤＤと接地電位ＶＳＳとの間を遷移し、両クロック信号の立上り及び立下りがともにほぼ同様の傾斜を有する場合には、抵抗Ｒ１ａ，Ｒ２ａを同じ値として電位Ｖtermに電源電位ＶＤＤと接地電位ＶＳＳとの中間値を採用すればよい。
【００１６】
差動バッファ部ＤＢ１はさらに、第１クロック入力端ＰＡＤＩに接続された＋入力端と、第２クロック入力端ＰＡＤＲに接続された−入力端とを有し、＋・−入力端での電位を比較して、その比較結果に応じて第１論理値たるHiまたは第２論理値たるLowを信号Ｙとして出力する第１比較器Ｃ１を有する。なお、信号Ｙは半導体装置内での動作クロック等に利用される。
【００１７】
また、差動バッファ部ＤＢ１は、第１クロック入力端ＰＡＤＩに接続された＋入力端と、電源電位ＶＤＤと接地電位ＶＳＳとの間で抵抗Ｒ１ｂ，Ｒ２ｂにより抵抗分割されて生成された電位Ｖrefが与えられた−入力端とを有し、＋・−入力端での電位を比較して、その比較結果に応じてHiまたはLowを信号ＹＩとして出力する第２比較器Ｃ２と、第２クロック入力端ＰＡＤＲに接続された＋入力端と、電位Ｖrefが与えられた−入力端とを有し、＋・−入力端での電位を比較して、その比較結果に応じてHiまたはLowを信号ＹＲとして出力する第３比較器Ｃ３とを有する。
【００１８】
ここで、抵抗Ｒ１ｂ，Ｒ２ｂの値も、非反転クロック信号及び反転クロック信号のとり得る電圧値に応じて適宜設定すればよいが、例えば電位Ｖrefの値が、断線や短絡が生じていないときの電位Ｖtermの値と同じになるように、抵抗Ｒ１ｂ，Ｒ２ｂの値を設定すればよい。
【００１９】
図１に目を戻すと、第２比較器Ｃ２の出力たる信号ＹＩ及び第３比較器Ｃ３の出力たる信号ＹＲはともに、論理ゲート回路の一種たる二入力ＮＯＲ回路ＮＲ１に入力される。そして、二入力ＮＯＲ回路ＮＲ１の出力[A]は、直列接続された複数の遅延段Ｄ１〜Ｄ３で構成される遅延回路により所定期間、遅延される。遅延段Ｄ３からの出力[AD]と、二入力ＮＯＲ回路ＮＲ１の出力[A]とは、二入力ＮＡＮＤ回路ＮＤ１に入力される。二入力ＮＡＮＤ回路ＮＤ１からは信号[B]が出力される。
【００２０】
なお、これら二入力ＮＯＲ回路ＮＲ１、複数の遅延段Ｄ１〜Ｄ３、及び、二入力ＮＡＮＤ回路ＮＤ１は、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値が所定期間以上の間、等しい場合に信号[B]をアサート（有効化）して出力する第１の信号出力回路として機能する。
【００２１】
第１比較器Ｃ１の出力たる信号Ｙは、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａの各クロック入力端Ｔに入力される。第１Ｄ−フリップフロップ回路Ｆ１ａの入力端Ｄには、第１論理値たるHiに対応した電源電位ＶＤＤが与えられる。
【００２２】
第１Ｄ−フリップフロップ回路Ｆ１ａの出力端Ｑからは信号[F]が出力され、信号[F]は遅延回路Ｄ４を介して遅延し、信号[G]として第２Ｄ−フリップフロップ回路Ｆ２ａの入力端Ｄに入力される。第２Ｄ−フリップフロップ回路Ｆ２ａの出力端Ｑからは信号[CD]が出力され、この信号[CD]が、信号線での断線及び短絡が生じていないかどうかの検出信号として機能する。
【００２３】
なお、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａはともにリセット機能付きＤ−フリップフロップ回路であって、Lowアクティブのリセット端子Ｒを有する。二入力ＮＡＮＤ回路ＮＤ１からの信号[B]は、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａの各リセット端子Ｒに与えられる。
【００２４】
次に、この断線及び短絡検出回路の動作について、図３〜図５のタイミングチャートを用いて説明する。図３のタイミングチャートは、非反転クロック信号および反転クロック信号の各信号線に断線・短絡が生じない、正常動作時の各部の信号の変化を示している。
また、図４のタイミングチャートは、反転クロック信号の信号線に断線が生じた場合の各部の信号の変化を示している。また、図５のタイミングチャートは、反転クロック信号の信号線に接地電位ＶＳＳへの短絡が生じた場合の各部の信号の変化を示している。
【００２５】
まず、図３に示すように、正常動作時には、第１クロック入力端ＰＡＤＩでの非反転クロック信号と第２クロック入力端ＰＡＤＲでの反転クロック信号とは位相が逆転しつつ、Hi⇔Lowを繰り返す。
【００２６】
第１比較器Ｃ１は、若干の遅延を伴って非反転クロック信号の電位と反転クロック信号の電位とを比較し、比較結果を信号Ｙとして出力する。非反転クロック信号の電位が反転クロック信号の電位よりも高ければ信号ＹはHiとなり、非反転クロック信号の電位が反転クロック信号の電位よりも低ければ信号ＹはLowとなる。
【００２７】
同様にして第２比較器Ｃ２も、若干の遅延を伴って非反転クロック信号の電位と電位Ｖrefとを比較し、比較結果を信号ＹＩとして出力する。非反転クロック信号の電位が電位Ｖrefよりも高ければ信号ＹＩはHiとなり、非反転クロック信号の電位が電位Ｖrefよりも低ければ信号ＹＩはLowとなる。
【００２８】
同様にして第３比較器Ｃ３も、若干の遅延を伴って反転クロック信号の電位と電位Ｖrefとを比較し、比較結果を信号ＹＲとして出力する。反転クロック信号の電位が電位Ｖrefよりも高ければ信号ＹＲはHiとなり、反転クロック信号の電位が電位Ｖrefよりも低ければ信号ＹＲはLowとなる。
【００２９】
さて、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合にHiとなり、それ以外の場合はLowとなる。図３においては、信号ＹＩの変化と信号ＹＲの変化に若干の位相のずれがある場合を示している。よって、信号[A]には、信号ＹＩ及びＹＲがともにLowとなったときに、短時間のパルス状のHiが現れる。
【００３０】
信号[A]は、二入力ＮＡＮＤ回路ＮＤ１の一入力端に入力されるとともに、複数の遅延段Ｄ１〜Ｄ３を介して所定期間だけ遅延して二入力ＮＡＮＤ回路ＮＤ１の他入力端に入力される。二入力ＮＡＮＤ回路ＮＤ１から出力される信号[B]は、信号[A]及び[AD]がともにHiの場合にLowとなり、それ以外の場合はHiとなる。よって、短時間のパルス状のHiが現れていただけの図３の信号[A]は、複数の遅延段Ｄ１〜Ｄ３を経た後の信号[AD]と同時にHiとなることはない（ただし、遅延段Ｄ１〜Ｄ３での遅延量は、信号[A]のパルス状のHiの期間よりも大きいとする）。すなわち、正常動作時には、図３に示すように信号[B]はHiを出力し続ける。
【００３１】
さて、第１Ｄ−フリップフロップ回路Ｆ１ａは、入力された電源電位ＶＤＤを、クロック入力端Ｔで受けた信号Ｙの例えばHi→Lowへの立下り遷移でアサートして信号[F]として出力する。また、第２Ｄ−フリップフロップ回路Ｆ２ａも、第１Ｄ−フリップフロップ回路Ｆ１ａから遅延回路Ｄ４を介して入力された信号[G]を、クロック入力端Ｔで受けた信号Ｙの例えばHi→Lowへの立下り遷移でアサートして信号[CD]として出力する。
【００３２】
信号Ｙの信号変化は第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａに同時に伝達される。よって、クロック入力端Ｔで信号Ｙの立下り遷移があれば、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａは、いずれも入力端Ｄにおける信号を出力端Ｑに出力する。しかし、両者間には遅延回路Ｄ４が存在するので、ある信号Ｙの立下り遷移があって第１Ｄ−フリップフロップ回路Ｆ１ａの出力端Ｑに入力端Ｄでの電源電位ＶＤＤに対応するHiが現れたとしても、信号Ｙの例えば次の立下り遷移があるまでは、第２Ｄ−フリップフロップ回路Ｆ２ａの出力端Ｑに第１Ｄ−フリップフロップ回路Ｆ１ａからのHiが現れない。
【００３３】
さて、二入力ＮＡＮＤ回路ＮＤ１からの信号[B]は、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａの各リセット端子Ｒに与えられている。しかし、上述したように、正常動作時には信号[B]はHiを出力し続ける。各リセット端子ＲはともにLowアクティブなので、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａにリセットがかけられることはない。すなわち、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａの出力端Ｑからのアサートされた信号がネゲート（無効化）されることはない。
【００３４】
図３の場合、電源投入直後は信号[CD]がLowであるが、信号Ｙの一回目の立下り遷移があれば、第１Ｄ−フリップフロップ回路Ｆ１ａの出力端Ｑに入力端Ｄでの電源電位ＶＤＤに対応するHiが現れ、信号Ｙの二回目の立下り遷移があったときに第２Ｄ−フリップフロップ回路Ｆ２ａの出力端Ｑの信号[CD]がHiとなる。この信号[CD]がHiであれば、信号線に断線及び短絡は生じておらず、正常であると判断される。
【００３５】
一方、図４に示すように、反転クロック信号の信号線に断線が生じた場合、第１クロック入力端ＰＡＤＩでの非反転クロック信号が、終端抵抗Ｒ０Ｉ，Ｒ０Ｒを介して第２クロック入力端ＰＡＤＲに伝わり、第２クロック入力端ＰＡＤＲにて非反転クロック信号と同じ位相で変化する信号が現れる。ただし、第２クロック入力端ＰＡＤＲに現れる信号は、電位Ｖtermの影響や終端抵抗Ｒ０Ｉ，Ｒ０Ｒでの電圧降下の影響を受けるため、必ずしも非反転クロック信号とその信号の強度が同じであるとは限らない。図４において第２クロック入力端ＰＡＤＲに現れる信号の振幅が小さくなっているのは、このためである。
【００３６】
第１比較器Ｃ１は、若干の遅延を伴って非反転クロック信号の電位と反転クロック信号の電位とを比較し、比較結果を信号Ｙとして出力する。例えば、第１クロック入力端ＰＡＤＩにおける非反転クロック信号と第２クロック入力端ＰＡＤＲに現れる信号とで、前者の電位の方が低いとすれば、信号ＹはLowとなる。また、第２クロック入力端ＰＡＤＲに現れる信号の振幅が小さく、そのHiレベルが第１クロック入力端ＰＡＤＩでの非反転クロック信号のHiレベルよりも小さいとすれば、信号ＹはHiとなる。非反転クロック信号はHi⇔Lowを繰り返すので、信号Ｙもそれに応じて図４に示すようにHi⇔Lowを繰り返す。
【００３７】
第２比較器Ｃ２は、若干の遅延を伴って非反転クロック信号の電位と電位Ｖrefとを比較し、比較結果を信号ＹＩとして出力する。この場合は、図３と同様である。
【００３８】
第３比較器Ｃ３は、若干の遅延を伴って第２クロック入力端ＰＡＤＲに現れる信号の電位と電位Ｖrefとを比較し、比較結果を信号ＹＲとして出力する。この場合も、第２クロック入力端ＰＡＤＲに現れる信号の振幅は弱まってはいるものの、電位Ｖrefとの比較であるので、結局、信号ＹＲには信号ＹＩと同様の信号変化が現れることとなる。
【００３９】
さて、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合にHiとなり、それ以外の場合はLowとなる。図４の場合、信号ＹＩ及びＹＲの信号変化はほぼ同じである。よって、信号[A]には、信号ＹＩ及びＹＲがともにLowとなったときに、図３の場合に比べて長時間のパルス状のHiが現れる。
【００４０】
信号[A]は、二入力ＮＡＮＤ回路ＮＤ１の一入力端に入力されるとともに、複数の遅延段Ｄ１〜Ｄ３を介して所定期間だけ遅延して二入力ＮＡＮＤ回路ＮＤ１の他入力端に入力される。二入力ＮＡＮＤ回路ＮＤ１から出力される信号[B]は、信号[A]及び[AD]がともにHiの場合にLowとなり、それ以外の場合はHiとなる。
【００４１】
図４の場合、短時間のパルス状のHiが現れていただけの図３の場合と異なり、信号[A]に長時間のパルス状のHiが現れる（ただし、遅延段Ｄ１〜Ｄ３での遅延量は、信号[A]のパルス状のHiの期間よりも小さいとする）。そのため、信号[A]には、複数の遅延段Ｄ１〜Ｄ３を経た後の信号[AD]と同時にHiとなる期間が存在する。よって、二入力ＮＡＮＤ回路ＮＤ１から出力される信号[B]にはパルス状のLowが現れ、信号[B]はHi⇔Lowを繰り返す。
【００４２】
さて、第１Ｄ−フリップフロップ回路Ｆ１ａは、入力された電源電位ＶＤＤを、クロック入力端Ｔで受けた信号Ｙの例えばHi→Lowへの立下り遷移でアサートして信号[F]として出力する。また、第２Ｄ−フリップフロップ回路Ｆ２ａも、第１Ｄ−フリップフロップ回路Ｆ１ａから遅延回路Ｄ４を介して入力された信号[G]を、クロック入力端Ｔで受けた信号Ｙの例えばHi→Lowへの立下り遷移でアサートして信号[CD]として出力する。
【００４３】
信号Ｙの信号変化は第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａに同時に伝達される。よって、クロック入力端Ｔで信号Ｙの立下り遷移があれば、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａは、いずれも入力端Ｄにおける信号を出力端Ｑに出力する。
【００４４】
ところが、図４の場合は、二入力ＮＡＮＤ回路ＮＤ１からの信号[B]にパルス状のLowが現れる。各リセット端子ＲはともにLowアクティブなので、信号[B]にパルス状のLowが現れた場合、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａにリセットがかけられる。すなわち、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａの出力端Ｑからのアサートされた信号がネゲートされる。
【００４５】
図４の場合、信号Ｙのある立下り遷移があれば、第１Ｄ−フリップフロップ回路Ｆ１ａの出力端Ｑに入力端Ｄでの電源電位ＶＤＤに対応するHiが現れる。しかし、その直後に、信号[B]にパルス状のLowが現れるので、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａにリセットがかけられる。この動作が繰り返されるので、第２Ｄ−フリップフロップ回路Ｆ２ａの出力端Ｑの信号[CD]はLowとなったままとなる。この信号[CD]がLowの場合、信号線に断線または短絡が生じており、異常であると判断される。
【００４６】
また、図５に示すように、反転クロック信号の信号線が接地電位ＶＳＳに短絡した場合、第２クロック入力端ＰＡＤＲには接地電位ＶＳＳに対応するLowが現れる。
【００４７】
第１比較器Ｃ１は、若干の遅延を伴って非反転クロック信号の電位と反転クロック信号の電位とを比較し、比較結果を信号Ｙとして出力する。例えば、第１クロック入力端ＰＡＤＩにおける非反転クロック信号のLowレベルが接地電位ＶＳＳのLowレベルとほぼ同じ値であり、両者にほとんど差がなければ、信号ＹはLowとなる。また、第１クロック入力端ＰＡＤＩでの非反転クロック信号のHiレベルは、第２クロック入力端ＰＡＤＲに現れるLowよりも高いので、信号ＹはHiとなる。非反転クロック信号はHi⇔Lowを繰り返すので、信号Ｙもそれに応じて図５に示すようにHi⇔Lowを繰り返す。
【００４８】
第２比較器Ｃ２は、若干の遅延を伴って非反転クロック信号の電位と電位Ｖrefとを比較し、比較結果を信号ＹＩとして出力する。この場合は、図３と同様である。
【００４９】
第３比較器Ｃ３は、若干の遅延を伴って第２クロック入力端ＰＡＤＲに現れるLowと電位Ｖrefとを比較し、比較結果を信号ＹＲとして出力する。この場合、電位Ｖrefの方が第２クロック入力端ＰＡＤＲに現れるLow（すなわち接地電位ＶＳＳ）よりも高いので、信号ＹＲにはLowが現れることとなる。
【００５０】
さて、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合にHiとなり、それ以外の場合はLowとなる。図５の場合、信号ＹＲはずっとLowのままであるので、信号[A]には、信号ＹＩがLowとなったときにパルス状のHiが現れる。すなわち、図４の場合と同様の信号変化となる。
【００５１】
信号[A]の変化が図４の場合と同様であるため、信号[B]及び信号[CD]も図４の場合と同様となり、信号[CD]にはLowが出力され、信号線に断線または短絡が生じて異常であると判断される。
【００５２】
なお、図３〜図５においては、反転クロック信号の信号線に断線または短絡が生じた場合を示したが、非反転クロック信号の信号線に断線または短絡が生じた場合も、信号ＹＩ，ＹＲでの信号変化が異なるのみであって、信号[A],[B],[CD]については、同様の信号変化となって異常の検出が可能である。
【００５３】
本実施の形態においては、二入力ＮＯＲ回路ＮＲ１、遅延段Ｄ１〜Ｄ３及び二入力ＮＡＮＤ回路ＮＤ１が一体となって、信号出力回路として機能する。この信号出力回路は、第２及び第３比較器Ｃ２，Ｃ３の出力する信号ＹＩ，ＹＲの論理値が所定期間（すなわち、遅延段Ｄ１〜Ｄ３での遅延量）以上の間、ともにLowとなって等しい場合に信号[B]をアサートして出力する機能を有する。
【００５４】
また、本実施の形態においては、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａ及び遅延回路Ｄ４が一体となって、フリップフロップ回路として機能する。このフリップフロップ回路は、第１比較器Ｃ１から出力された信号Ｙを受けるクロック入力端と、論理値Hiに対応した電圧信号（すなわち、電源電位VDD）が与えられる入力端と、出力信号を出力する出力端（すなわち、第２Ｄ−フリップフロップ回路Ｆ２ａの出力端Ｑ）とを有する。そして、このフリップフロップ回路は、クロック入力端で受けた信号Ｙに所定方向の遷移があった場合に、アサートした出力信号[CD]としてその電圧信号を出力し、上記の信号出力回路からアサートされた信号[B]を受けた場合には、出力信号[CD]をネゲートする機能を有する。
【００５５】
本実施の形態に係る断線及び短絡検出回路によれば、非反転クロック信号または反転クロック信号のいずれかの信号線が、断線している、あるいは、論理値Lowの接地電位ＶＳＳに短絡している場合には、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値が非反転クロック信号または反転クロック信号の一周期内において長期間等しくなる。
【００５６】
これにより、第２Ｄ−フリップフロップ回路Ｆ２ａが出力信号をネゲートした場合、断線または短絡が生じていると判断できる。よって、非反転クロック信号及び反転クロック信号の電位を比較するのみでは行えなかった、より確実な差動クロック信号の信号線の断線及び短絡の検出が可能となる。
【００５７】
また、本実施の形態に係る断線及び短絡検出回路は、論理ゲート回路として第２及び第３比較器Ｃ２，Ｃ３の出力を受ける二入力ＮＯＲ回路ＮＲ１を含む。よって、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値がいずれもLowの場合に、信号[A]をアサートできる。
【００５８】
また、本実施の形態に係る断線及び短絡検出回路は、複数の遅延段Ｄ１〜Ｄ３で構成される遅延回路と二入力ＮＡＮＤ回路ＮＤ１とを含む。非反転クロック信号及び反転クロック信号の信号線が、断線等しておらず正常な場合には、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値が互いに異なるはずであるが、第２及び第３比較器Ｃ２，Ｃ３間での信号遅延等の影響により、短時間ではあるものの、両出力の論理値が等しくなる場合がある。すると、図３に示したように二入力ＮＯＲ回路ＮＲ１が信号[A]をアサートしてしまう。
【００５９】
そのような場合であっても、二入力ＮＯＲ回路ＮＲ１の出力を遅延段Ｄ１〜Ｄ３が遅延させ、二入力ＮＡＮＤ回路ＮＤ１が二入力ＮＯＲ回路ＮＲ１の出力と遅延段Ｄ１〜Ｄ３の出力との反転論理積を出力するので、二入力ＮＯＲ回路ＮＲ１から出力される短時間のパルス状の信号を打ち消すことができる。よって、正常であるにもかかわらず、非反転クロック信号または反転クロック信号のいずれかの信号線が断線あるいは短絡しているようにフリップフロップ回路が誤って出力信号をアサートすることがない。
【００６０】
また、本実施の形態に係る断線及び短絡検出回路は、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａ及び遅延回路Ｄ４を含み、アサートされた信号[B]を受けた場合には、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａがともにその出力をネゲートする。よって、第２Ｄ−フリップフロップ回路Ｆ２ａがアサートされた信号[B]を受けてその出力をネゲートした後に、クロック入力端Ｔで受けた信号Ｙに所定方向の遷移が一時的にあったとしても、第１Ｄ−フリップフロップ回路Ｆ１ａの出力がネゲートされているので、第２Ｄ−フリップフロップ回路Ｆ２ａが誤って出力信号をアサートすることがない。
【００６１】
なお、遅延回路Ｄ４が存在するので、第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａがアサートされた信号[B]を受けてその出力をネゲートした後に、クロック入力端で受けた信号Ｙに所定方向の遷移が一時的にあった場合、第１Ｄ−フリップフロップ回路Ｆ１ａの出力が即座に第２Ｄ−フリップフロップ回路Ｆ２ａに伝達されることはなく、第２Ｄ−フリップフロップ回路Ｆ２ａの誤アサートを確実に防止することができる。
【００６２】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る断線及び短絡検出回路の変形例であって、実施の形態１におけるリセット機能付き第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａに代わって、セット機能付き第１及び第２Ｄ−フリップフロップ回路を採用するものである。
【００６３】
図６は、本実施の形態に係る断線及び短絡検出回路を示す図である。なお、図６においては、図１におけるリセット機能付き第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａに代わって、セット機能付き第１及び第２Ｄ−フリップフロップ回路Ｆ１ｂ，Ｆ２ｂに変更されている点、二入力ＮＡＮＤ回路ＮＤ１からの信号[B]が第１及び第２Ｄ−フリップフロップ回路Ｆ１ｂ，Ｆ２ｂのセット端子Ｓに入力されている点、第１Ｄ−フリップフロップ回路Ｆ１ｂの入力端Ｄには電源電位ＶＤＤではなく接地電位ＶＳＳが入力されている点、第２Ｄ−フリップフロップ回路Ｆ２ｂの出力端Ｑではなく反転出力端ＱＣ（出力端Ｑとは論理値が逆転した信号を出力する）からの出力が信号[CD]に採用されている点以外、装置構成は図１及び図２と同じである。
【００６４】
セット機能付き第１及び第２Ｄ−フリップフロップ回路Ｆ１ｂ，Ｆ２ｂにおいては、各セット端子ＳはともにLowアクティブである。よって、信号[B]にパルス状のLowが現れた場合、第１及び第２Ｄ−フリップフロップ回路Ｆ１ｂ，Ｆ２ｂにセットがかけられる。すなわち、第１及び第２Ｄ−フリップフロップ回路Ｆ１ｂ，Ｆ２ｂの反転出力端ＱＣからのアサートされた信号（Hi）がネゲートされる（Lowとなる）。
【００６５】
これは即ち、本実施の形態に係る断線及び短絡検出回路が、図３〜図５のタイミングチャートと全く同じ動作をすることを意味する。よって、本実施の形態の場合も、実施の形態１に係る断線及び短絡検出回路で得られる効果を奏する。
【００６６】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る断線及び短絡検出回路の変形例であって、実施の形態１における第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａ間の遅延回路Ｄ４を省略し、代わりに第２Ｄ−フリップフロップ回路Ｆ２ａへの信号Ｙを反転入力するようにしたものである。
【００６７】
図７は、本実施の形態に係る断線及び短絡検出回路を示す図である。なお、図７においては、遅延回路Ｄ４を省略し、代わりにインバータＩＶ１を設けて第２Ｄ−フリップフロップ回路Ｆ２ａへの信号Ｙを反転入力するように変更されている点以外、装置構成は図１及び図２と同じである。
【００６８】
このようにすれば、第１Ｄ−フリップフロップ回路Ｆ１ａは、クロック入力端Ｔで受けた信号Ｙの例えばLow→Hiへの立上り遷移で電源電圧ＶＤＤをアサートして信号[G]として出力する。
【００６９】
一方、第２Ｄ−フリップフロップ回路Ｆ２ａは、インバータＩＶ１が設けられているため、信号ＹのLow→Hiへの立上り遷移とは逆方向のHi→Lowへの立下り遷移があった場合に第１Ｄ−フリップフロップ回路Ｆ１ａからの出力[G]をアサートした出力信号[CD]として出力する。
【００７０】
次に、この断線及び短絡検出回路の動作について、図８のタイミングチャートを用いて説明する。図８のタイミングチャートは、反転クロック信号の信号線に断線が生じた場合の各部の信号の変化を示している。
【００７１】
図８に示すように、信号Ｙ、信号[A]、信号[B]及び信号[CD]は、図４の場合と同様の信号変化をする。さて、第１Ｄ−フリップフロップ回路Ｆ１ａは、入力された電源電位ＶＤＤを、クロック入力端Ｔで受けた信号Ｙの例えばLow→Hiへの立上り遷移でアサートして信号[G]として出力する。ところがこのとき、信号[B]はLowになっており、第１Ｄ−フリップフロップ回路Ｆ１ａにはリセットがかかる。よって、信号Ｙの立上り遷移があるにもかかわらず、信号[G]にはHiが現れず、Lowが現れる。
【００７２】
一方、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[G]を信号ＹのHi→Lowへの立下り遷移でアサートして信号[CD]として出力する。この場合は、信号[B]はHiになっており、第２Ｄ−フリップフロップ回路Ｆ２ａにはリセットがかからない。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、入力端Ｄでの信号[G]を出力端Ｑへと伝達する。しかし、クロックの半周期前の信号ＹのLow→Hiへの立上り遷移時において、第１Ｄ−フリップフロップ回路Ｆ１ａにはリセットがかかり、信号[G]にはLowが現れているので、信号[CD]にはHiが現れず、Lowが現れる。よって、信号[CD]がLowであるので、信号線に断線または短絡が生じており、異常であると判断される。
【００７３】
本実施の形態に係る断線及び短絡検出回路によれば、第１Ｄ−フリップフロップ回路Ｆ１ａは信号Ｙの所定方向への遷移でアサートし、第２Ｄ−フリップフロップ回路Ｆ２ａは所定方向とは逆方向の信号Ｙの遷移でアサートする。よって、非反転クロック信号及び反転クロック信号の周期内で第１及び第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａをそれぞれ一度ずつ、タイミングをずらせてアサートすることができる。
【００７４】
このとき、第１Ｄ−フリップフロップ回路Ｆ１ａがアサートされた信号[B]を受けている期間内に、信号Ｙの所定方向の遷移が生じるよう、各部での遅延量を設定すれば、第１Ｄ−フリップフロップ回路Ｆ１ａの出力はネゲートされているので、断線または短絡が生じている場合に第２Ｄ−フリップフロップ回路Ｆ２ａが誤って出力信号[CD]をアサートすることがない。
【００７５】
なお、実施の形態１の場合のような遅延回路Ｄ４を必要としないので、回路の縮小化が図れる。遅延回路Ｄ４を構成するには、少なくとも２組のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ構成が必要であるが、インバータＩＶ１ならば１組のＣＭＯＳトランジスタ構成で済むからである。
【００７６】
＜実施の形態４＞
本実施の形態は、実施の形態１に係る断線及び短絡検出回路の変形例であって、実施の形態１における第１Ｄ−フリップフロップ回路Ｆ１ａを省略し、代わりに二入力ＮＡＮＤ回路で構成したラッチ回路を採用したものである。
【００７７】
図９は、本実施の形態に係る断線及び短絡検出回路を示す図である。なお、図９においては、第１Ｄ−フリップフロップ回路Ｆ１ａを省略し、代わりに、二入力ＮＡＮＤ回路ＬＮＤ１〜ＬＮＤ４及びインバータＩＶ２及び二入力ＡＮＤ回路ＡＤ１が設けられている点、第２Ｄ−フリップフロップ回路Ｆ２ａの入力端Ｄに直接に電源電位ＶＤＤが与えられている点、及び、信号[B]でなく二入力ＡＮＤ回路ＡＤ１の出力する信号[E]が第２Ｄ−フリップフロップ回路Ｆ２ａのリセット端子Ｒに与えられている点以外、装置構成は図１及び図２と同じである。
【００７８】
インバータＩＶ２には信号Ｙが入力され、インバータＩＶ２の出力は、二入力ＮＡＮＤ回路ＬＮＤ１の一入力端に与えられる。二入力ＮＡＮＤ回路ＬＮＤ１の出力は、二入力ＮＡＮＤ回路ＬＮＤ２の一入力端及び二入力ＡＮＤ回路ＡＤ１の一入力端に与えられ、二入力ＮＡＮＤ回路ＬＮＤ２の出力は、二入力ＮＡＮＤ回路ＬＮＤ１の他入力端に与えられる。
【００７９】
二入力ＮＡＮＤ回路ＮＤ１からの信号[B]は、二入力ＮＡＮＤ回路ＬＮＤ２の他入力端に与えられ、二入力ＮＡＮＤ回路ＬＮＤ３の一入力端には、信号Ｙが入力される。二入力ＮＡＮＤ回路ＬＮＤ３の出力は、二入力ＮＡＮＤ回路ＬＮＤ４の一入力端及び二入力ＡＮＤ回路ＡＤ１の他入力端に与えられ、二入力ＮＡＮＤ回路ＬＮＤ４の出力は、二入力ＮＡＮＤ回路ＬＮＤ３の他入力端に与えられる。また、信号[B]は二入力ＮＡＮＤ回路ＬＮＤ４の他入力端にも与えられる。
【００８０】
そして、二入力ＡＮＤ回路ＡＤ１がその出力[E]をLowにしてアサートした場合には、第２Ｄ−フリップフロップ回路Ｆ２ａにおいてリセットがかけられる。なお、二入力ＮＡＮＤ回路ＬＮＤ１及びＬＮＤ２はラッチ回路ＬＴ１を構成し、二入力ＮＡＮＤ回路ＬＮＤ３及びＬＮＤ４はラッチ回路ＬＴ２を構成する。
【００８１】
次に、この断線及び短絡検出回路の動作について、図１０の論理値表、及び、図１１〜図１３のタイミングチャートを用いて説明する。
【００８２】
図１０の論理値表は、ラッチ回路ＬＴ１，ＬＴ２におけるセット入力Ｓ、すなわち信号[B]、および、リセット入力Ｒ（その反転入力ＲＬ）、すなわち信号Ｙ、のHi,Lowに対するラッチ回路ＬＴ２の出力ＱＣ１、すなわち二入力ＮＡＮＤ回路ＬＮＤ３の出力する信号[C]、および、ラッチ回路ＬＴ１の出力ＱＣ２、すなわち二入力ＮＡＮＤ回路ＬＮＤ１の出力する信号[D]における、信号保持またはHi,Lowを示したものである。
【００８３】
図１１のタイミングチャートは、非反転クロック信号および反転クロック信号の各信号線に断線・短絡が生じない、正常動作時の各部の信号の変化を示している。また、図１２のタイミングチャートは、反転クロック信号の信号線に断線が生じた場合の各部の信号の変化を示している。また、図１３のタイミングチャートは、反転クロック信号の信号線に接地電位ＶＳＳへの短絡が生じた場合の各部の信号の変化を示している。
【００８４】
まず、正常動作時には図３の場合と同様に、第１クロック入力端ＰＡＤＩでの非反転クロック信号と第２クロック入力端ＰＡＤＲでの反転クロック信号とは位相が逆転しつつ、Hi⇔Lowを繰り返す。これにより、図１１に示すように、信号ＹＩ，ＹＲも互いに逆転した位相でHi⇔Lowを繰り返す。
【００８５】
さて、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合にHiとなり、それ以外の場合はLowとなる。図１１においても図３と同様、信号ＹＩの変化と信号ＹＲの変化に若干の位相のずれがある場合を示している。よって、信号[A]には、信号ＹＩ及びＹＲがともにLowとなったときに、短時間のパルス状のHiが現れる。そして、図３と同様、信号[B]はHiを出力し続ける。
【００８６】
信号[B]、すなわち、ラッチ回路ＬＴ１，ＬＴ２におけるセット入力Ｓは、Hiを出力し続けるので、図１０の論理値表より明らかなように、ラッチ回路ＬＴ２の出力ＱＣ１およびラッチ回路ＬＴ１の出力ＱＣ２はいずれも、Hi出力か信号保持をし続けることとなる。よって、信号[C]および[D]のいずれも図１１に示すように、Hiを出力し続ける。その結果、二入力ＡＮＤ回路ＡＤ１から出力される信号[E]はLowとなることはなく、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットをかけることがない。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、入力された電源電位ＶＤＤを例えば信号ＹのHi→Lowへの立下り遷移でアサートして信号[CD]として出力する。
【００８７】
そして、この信号[CD]がHiを出力しつづけるので、信号線に断線及び短絡は生じておらず、正常であると判断される。
【００８８】
一方、反転クロック信号の信号線に断線が生じた場合には図４の場合と同様に、第２クロック入力端ＰＡＤＲに非反転クロック信号と同じ位相で変化する信号が現れる。これにより、図１２に示すように、信号ＹＲには信号ＹＩと同様の信号変化が現れることとなる。
【００８９】
さて、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合にHiとなり、それ以外の場合はLowとなる。図１２においても図４と同様、信号[A]には、信号ＹＩ及びＹＲがともにLowとなったときに、図１１の場合に比べて長時間のパルス状のHiが現れる。そして、図４の場合と同様、信号[B]にはパルス状のLowが現れ、信号[B]はHi⇔Lowを繰り返す。
【００９０】
信号[B]、すなわち、ラッチ回路ＬＴ１，ＬＴ２におけるセット入力ＳがHi⇔Lowを繰り返すので、図１２に示すように、ラッチ回路ＬＴ２の出力ＱＣ１はちょうど信号Ｙの位相反転波形となり、ラッチ回路ＬＴ１の出力ＱＣ２はHi出力中に一部Low出力を含んだ波形となる。このとき、信号[C]および[D]のいずれかがLowとなる期間が生じる。その結果、二入力ＡＮＤ回路ＡＤ１から出力される信号[E]はLowとなり、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、入力された電源電位ＶＤＤをアサートすることなく、信号[CD]はLowを出力し続ける。
【００９１】
そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【００９２】
また、反転クロック信号の信号線に接地電位ＶＳＳへの短絡が生じた場合には図５の場合と同様に、第２クロック入力端ＰＡＤＲには接地電位ＶＳＳに対応するLowが現れる。これにより、図１３に示すように、信号ＹＲにはLowが現れることとなる。
【００９３】
さて、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合にHiとなり、それ以外の場合はLowとなる。図１３においても図５と同様、信号[A]には、信号ＹＩ及びＹＲがともにLowとなったときに、図１１の場合に比べて長時間のパルス状のHiが現れる。そして、図５の場合と同様、信号[B]にはパルス状のLowが現れ、信号[B]はHi⇔Lowを繰り返す。
【００９４】
信号[B]、すなわち、ラッチ回路ＬＴ１，ＬＴ２におけるセット入力ＳがHi⇔Lowを繰り返すので、図１３に示すように、ラッチ回路ＬＴ１の出力ＱＣ２はちょうど信号Ｙと同じ波形となり、ラッチ回路ＬＴ２の出力ＱＣ１はHi出力中に一部Low出力を含んだ波形となる。このとき、信号[C]および[D]のいずれかがLowとなる期間が生じる。その結果、二入力ＡＮＤ回路ＡＤ１から出力される信号[E]はLowとなり、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、入力された電源電位ＶＤＤをアサートすることなく、信号[CD]はLowを出力し続ける。
【００９５】
そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【００９６】
なお、図１１〜図１３においては、反転クロック信号の信号線に断線または短絡が生じた場合を示したが、非反転クロック信号の信号線に断線または短絡が生じた場合も、信号ＹＩ，ＹＲでの信号変化が異なるのみであって、信号[A],[B],[CD]については、同様の信号変化となって異常の検出が可能である。
【００９７】
本実施の形態においては、第２Ｄ−フリップフロップ回路Ｆ２ａと、インバータＩＶ２と、二入力ＮＡＮＤ回路ＬＮＤ１〜ＬＮＤ４と、二入力ＡＮＤ回路ＡＤ１とが一体となって、フリップフロップ回路として機能する。このフリップフロップ回路は、第１比較器Ｃ１から出力された信号Ｙを受けるクロック入力端と、論理値Hiに対応した電圧信号（すなわち、電源電位ＶＤＤ）が与えられる入力端（すなわち、第２Ｄ−フリップフロップ回路Ｆ２ａの入力端Ｄ）と、出力信号を出力する出力端（すなわち、第２Ｄ−フリップフロップ回路Ｆ２ａの出力端Ｑ）とを有する。そして、このフリップフロップ回路は、クロック入力端で受けた信号Ｙに所定方向の遷移があった場合に、アサートした出力信号[CD]としてその電圧信号を出力し、アサートされた信号[B]を受けた場合には、出力信号[CD]をネゲートする機能を有する。
【００９８】
よって、本実施の形態に係る断線及び短絡検出回路によれば、実施の形態１の場合と同様の効果を奏する。さらに、実施の形態１の場合に比べて、リセット機能付き第１Ｄ−フリップフロップ回路Ｆ１ａを必要とせず、インバータＩＶ２と、二入力ＮＡＮＤ回路ＬＮＤ１〜ＬＮＤ４と、二入力ＡＮＤ回路ＡＤ１とを採用するだけで済むので、回路の縮小化が図れる。
【００９９】
ここで、図１４〜図１７にリセット機能付きＤ−フリップフロップおよびセット機能付きＤ−フリップフロップの構成例を示す。図１４は、リセット機能付きＤ−フリップフロップＦ１ａ１（Low→Hiエッジトリガ）の構成を示す図である。また、図１５は、リセット機能付きＤ−フリップフロップＦ１ａ２（Hi→Lowエッジトリガ）の構成を示す図である。また、図１６は、セット機能付きＤ−フリップフロップＦ１ｂ１（Low→Hiエッジトリガ）の構成を示す図である。また、図１７は、セット機能付きＤ−フリップフロップＦ１ｂ２（Hi→Lowエッジトリガ）の構成を示す図である。
【０１００】
図１４〜図１７に示したいずれの回路も、インバータがＩＶａ〜ＩＶｅの５個、トランスファゲートがＴＧａ〜ＴＧｄの４個、二入力ＮＡＮＤ回路がＮＤａ，ＮＤｂの２個で構成されている。なお、図中のφ０，φ１には、インバータＩＶａまたはＩＶｂの出力φ０およびインバータＩＶａまたはＩＶｂの出力φ１がそれぞれ与えられる。
【０１０１】
インバータおよびトランスファゲートはそれぞれ、ＣＭＯＳ一組を用いて構成が可能である。また、二入力ＮＡＮＤ回路はＣＭＯＳ二組を用いて構成が可能である。よって、図１４〜図１７に示したいずれの回路も、ＣＭＯＳを１３組用いて構成することができる。
【０１０２】
一方、図９の断線及び短絡検出回路に示した、インバータＩＶ２と、二入力ＮＡＮＤ回路ＬＮＤ１〜ＬＮＤ４と、二入力ＡＮＤ回路ＡＤ１とを構成するには、それぞれＣＭＯＳ一組、ＣＭＯＳ八組、ＣＭＯＳ三組を用いればよい。よって、計１２組のＣＭＯＳを用いるだけで済み、回路の縮小化が図れる。
【０１０３】
＜実施の形態５＞
本実施の形態は、実施の形態１に係る断線及び短絡検出回路の変形例であって、信号ＹＩ，ＹＲがともにLow出力である場合を検出する二入力ＮＯＲ回路ＮＲ１の経路だけでなく、信号ＹＩ，ＹＲがともにHi出力である場合を検出する二入力ＡＮＤ回路ＡＤ２の経路をも信号出力回路として設けるものである。
【０１０４】
図１８は、本実施の形態に係る断線及び短絡検出回路を示す図である。本実施の形態においては、信号ＹＩ及び信号ＹＲはともに、論理ゲート回路の一種たる二入力ＡＮＤ回路ＡＤ２にも入力される。そして、二入力ＡＮＤ回路ＡＤ２の出力[C]は、直列接続された複数の遅延段Ｄ５〜Ｄ７で構成される遅延回路により所定期間、遅延される。遅延段Ｄ７からの出力[CC]と、二入力ＡＮＤ回路ＡＤ２の出力[C]とは、二入力ＮＡＮＤ回路ＮＤ２に入力される。二入力ＮＡＮＤ回路ＮＤ２からは信号[D]が出力される。そして、二入力ＮＡＮＤ回路ＮＤ１からの信号[B]と、二入力ＮＡＮＤ回路ＮＤ２からの信号[D]とが二入力ＡＮＤ回路ＡＤ３に入力される。二入力ＡＮＤ回路ＡＤ３から出力される信号[E]は、第１および第２Ｄ−フリップフロップ回路Ｆ１ａ，Ｆ２ａの各リセット端子Ｒに入力される。
【０１０５】
なお、これら二入力ＡＮＤ回路ＡＤ２、複数の遅延段Ｄ５〜Ｄ７、及び、二入力ＮＡＮＤ回路ＮＤ２も、二入力ＮＯＲ回路ＮＲ１、複数の遅延段Ｄ１〜Ｄ３、及び、二入力ＮＡＮＤ回路ＮＤ１に加えて、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値が所定期間以上の間、等しい場合に信号[E]をアサートして出力する第１の信号出力回路として機能する。
【０１０６】
次に、この断線及び短絡検出回路の動作について、図１９〜図２２のタイミングチャートを用いて説明する。
【０１０７】
図１９のタイミングチャートは、非反転クロック信号および反転クロック信号の各信号線に断線・短絡が生じない、正常動作時の各部の信号の変化を示している。また、図２０のタイミングチャートは、反転クロック信号の信号線に断線が生じた場合の各部の信号の変化を示している。また、図２１のタイミングチャートは、非反転クロック信号および反転クロック信号の信号線に接地電位ＶＳＳへの短絡が生じた場合の各部の信号の変化を示している。また、図２２のタイミングチャートは、非反転クロック信号および反転クロック信号の信号線に電源電位ＶＤＤへの短絡が生じた場合の各部の信号の変化を示している。
【０１０８】
まず、正常動作時には図３の場合と同様に、第１クロック入力端ＰＡＤＩでの非反転クロック信号と第２クロック入力端ＰＡＤＲでの反転クロック信号とは位相が逆転しつつ、Hi⇔Lowを繰り返す。これにより、図１９に示すように、信号ＹＩ，ＹＲも互いに逆転した位相でHi⇔Lowを繰り返す。
【０１０９】
さて、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合にHiとなり、それ以外の場合はLowとなる。図１９においても図３と同様、信号ＹＩの変化と信号ＹＲの変化に若干の位相のずれがある場合を示している。よって、信号[A]には、信号ＹＩ及びＹＲがともにLowとなったときに、短時間のパルス状のHiが現れる。そして、図３と同様、信号[B]はHiを出力し続ける。
【０１１０】
また、二入力ＡＮＤ回路ＡＤ２から出力される信号[C]は、信号ＹＩ及びＹＲがともにHiの場合にHiとなり、それ以外の場合はLowとなる。図１９においても図３と同様、信号ＹＩの変化と信号ＹＲの変化に若干の位相のずれがある場合を示している。よって、信号[C]には、信号ＹＩ及びＹＲがともにHiとなったときに、短時間のパルス状のHiが現れる。そして、信号[B]の場合と同様、信号[D]はHiを出力し続ける。
【０１１１】
よって、信号[B]および[D]のいずれも図１９に示すように、Hiを出力し続ける。その結果、二入力ＡＮＤ回路ＡＤ３から出力される信号[E]はLowとなることはなく、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットをかけることがない。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、第１Ｄ−フリップフロップ回路Ｆ１ａでアサートされた電源電位ＶＤＤを信号[G]として例えば信号ＹのHi→Lowへの立下り遷移でアサートして信号CDとして出力する。
【０１１２】
そして、この信号CDがHiを出力しつづけるので、信号線に断線及び短絡は生じておらず、正常であると判断される。
【０１１３】
一方、反転クロック信号の信号線に断線が生じた場合には図４の場合と同様に、第２クロック入力端ＰＡＤＲに非反転クロック信号と同じ位相で変化する信号が現れる。これにより、図２０に示すように、信号ＹＲには信号ＹＩと同様の信号変化が現れることとなる。
【０１１４】
さて、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合にHiとなり、それ以外の場合はLowとなる。図２０においても図４と同様、信号[A]には、信号ＹＩ及びＹＲがともにLowとなったときに、図１９の場合に比べて長時間のパルス状のHiが現れる。そして、図４の場合と同様、信号[B]にはパルス状のLowが現れ、信号[B]はHi⇔Lowを繰り返す。
【０１１５】
また、二入力ＡＮＤ回路ＡＤ２から出力される信号[C]は、信号ＹＩ及びＹＲがともにHiの場合にHiとなり、それ以外の場合はLowとなる。信号[C]においても信号[A]と同様、信号ＹＩ及びＹＲがともにHiとなったときに、図１９の場合に比べて長時間のパルス状のHiが現れる。そして、信号[B]の場合と同様、信号[D]にはパルス状のLowが現れ、信号[D]はHi⇔Lowを繰り返す。
【０１１６】
このとき、信号[B]および[D]のいずれかがLowとなる期間が比較的長く生じる。その結果、二入力ＡＮＤ回路ＡＤ３から出力される信号[E]はLowとなり、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[G]をアサートすることなく、信号[CD]はLowを出力し続ける。
【０１１７】
そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【０１１８】
また、非反転クロック信号および反転クロック信号のいずれもの信号線に接地電位ＶＳＳへの短絡が生じた場合には、第１および第２クロック入力端ＰＡＤＩ，ＰＡＤＲには接地電位ＶＳＳに対応するLowが現れる。これにより、図２１に示すように、信号ＹＩ，ＹＲにはLowが現れることとなる。
【０１１９】
さて、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowであるのでHiを出力しつづける。よって、信号[B]はLowを出力しつづけることとなる。
【０１２０】
また、二入力ＡＮＤ回路ＡＤ２から出力される信号[C]は、信号ＹＩ及びＹＲがともにLowであるのでLowを出力しつづける。よって、信号[D]はHiを出力しつづけることとなる。
【０１２１】
その結果、二入力ＡＮＤ回路ＡＤ３から出力される信号[E]はLowとなり、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[CD]をアサートすることなく、信号[CD]はLowを出力し続ける。
【０１２２】
そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【０１２３】
また、非反転クロック信号および反転クロック信号のいずれもの信号線に電源電位ＶＤＤへの短絡が生じた場合には、第１および第２クロック入力端ＰＡＤＩ，ＰＡＤＲには電源電位ＶＤＤに対応するHiが現れる。これにより、図２２に示すように、信号ＹＩ，ＹＲにはHiが現れることとなる。
【０１２４】
さて、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにHiであるのでLowを出力しつづける。よって、信号[B]はHiを出力しつづけることとなる。
【０１２５】
また、二入力ＡＮＤ回路ＡＤ２から出力される信号[C]は、信号ＹＩ及びＹＲがともにHiであるのでHiを出力しつづける。よって、信号[D]はLowを出力しつづけることとなる。
【０１２６】
その結果、二入力ＡＮＤ回路ＡＤ３から出力される信号[E]はLowとなり、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[CD]をアサートすることなく、信号[CD]はLowを出力し続ける。
【０１２７】
そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【０１２８】
本実施の形態に係る断線及び短絡検出回路によれば、論理ゲート回路として第２及び第３比較器Ｃ２，Ｃ３の出力を受ける二入力ＡＮＤ回路ＡＤ２を含む。よって、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値がいずれもHiの場合に、信号[A]および[C]をアサート可能である。
【０１２９】
＜実施の形態６＞
本実施の形態も、実施の形態１に係る断線及び短絡検出回路の変形例であって、実施の形態１における二入力ＮＯＲ回路ＮＲ１に代えて二入力ＥＸＮＯＲ回路を採用したものである。
【０１３０】
図２３は、本実施の形態に係る断線及び短絡検出回路を示す図である。なお、図２３においては、二入力ＮＯＲ回路ＮＲ１が二入力ＥＸＮＯＲ回路ＥＲ１に変更されている点以外、装置構成は図１と同じである。
【０１３１】
なお、ＥＸＮＯＲ回路ＥＲ１、複数の遅延段Ｄ１〜Ｄ３、及び、二入力ＮＡＮＤ回路ＮＤ１は、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値が所定期間以上の間、等しい場合に信号[B]をアサートして出力する第１の信号出力回路として機能する。
【０１３２】
次に、この断線及び短絡検出回路の動作について、図２４〜図２７のタイミングチャートを用いて説明する。
【０１３３】
図２４のタイミングチャートは、非反転クロック信号および反転クロック信号の各信号線に断線・短絡が生じない、正常動作時の各部の信号の変化を示している。また、図２５のタイミングチャートは、反転クロック信号の信号線に断線が生じた場合の各部の信号の変化を示している。また、図２６のタイミングチャートは、非反転クロック信号および反転クロック信号の信号線に接地電位ＶＳＳへの短絡が生じた場合の各部の信号の変化を示している。また、図２７のタイミングチャートは、非反転クロック信号および反転クロック信号の信号線に電源電位ＶＤＤへの短絡が生じた場合の各部の信号の変化を示している。
【０１３４】
まず、正常動作時には図３の場合と同様に、第１クロック入力端ＰＡＤＩでの非反転クロック信号と第２クロック入力端ＰＡＤＲでの反転クロック信号とは位相が逆転しつつ、Hi⇔Lowを繰り返す。これにより、図２４に示すように、信号ＹＩ，ＹＲも互いに逆転した位相でHi⇔Lowを繰り返す。
【０１３５】
さて、二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合およびともにHiの場合にHiとなり、それ以外の場合はLowとなる。図２４においても図３と同様、信号ＹＩの変化と信号ＹＲの変化に若干の位相のずれがある場合を示している。よって、信号[A]には、信号ＹＩ及びＹＲがともにLowまたはHiとなったときに、短時間のパルス状のHiが現れる。そして、図３と同様、信号[B]はHiを出力し続ける。
【０１３６】
よって、信号[B]は図２４に示すように、Hiを出力し続ける。その結果、信号[B]はLowとなることはなく、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットをかけることがない。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、第１Ｄ−フリップフロップ回路Ｆ１ａでアサートされた電源電位ＶＤＤを信号[G]として例えば信号ＹのHi→Lowへの立下り遷移でアサートして信号[CD］として出力する。
【０１３７】
そして、この信号[CD]がHiを出力しつづけるので、信号線に断線及び短絡は生じておらず、正常であると判断される。
【０１３８】
一方、反転クロック信号の信号線に断線が生じた場合には図４の場合と同様に、第２クロック入力端ＰＡＤＲに非反転クロック信号と同じ位相で変化する信号が現れる。これにより、図２５に示すように、信号ＹＲには信号ＹＩと同様の信号変化が現れることとなる。
【０１３９】
さて、二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowまたはHiの場合にHiとなり、それ以外の場合はLowとなる。図２５においては、信号[A]には、信号ＹＩ及びＹＲがともにLowまたはHiとなったときに、図２４の場合に比べて長時間のパルス状のHiが現れる。その結果、二入力ＮＡＮＤ回路ＮＤ１から出力される信号[B]はLowとなり、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[CD]をアサートすることなく、信号[CD]はLowを出力し続ける。
【０１４０】
そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【０１４１】
また、非反転クロック信号および反転クロック信号のいずれもの信号線に接地電位ＶＳＳへの短絡が生じた場合には、第１および第２クロック入力端ＰＡＤＩ，ＰＡＤＲには接地電位ＶＳＳに対応するLowが現れる。これにより、図２６に示すように、信号ＹＩ，ＹＲにはLowが現れることとなる。
【０１４２】
さて、二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowであるのでHiを出力しつづける。よって、信号[B]はLowを出力しつづけることとなる。
【０１４３】
その結果、二入力ＮＡＮＤ回路ＮＤ１から出力される信号[B]はLowとなり、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[CD]をアサートすることなく、信号[CD]はLowを出力し続ける。
【０１４４】
そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【０１４５】
また、非反転クロック信号および反転クロック信号のいずれもの信号線に電源電位ＶＤＤへの短絡が生じた場合には、第１および第２クロック入力端ＰＡＤＩ，ＰＡＤＲには電源電位ＶＤＤに対応するHiが現れる。これにより、図２７に示すように、信号ＹＩ，ＹＲにはHiが現れることとなる。
【０１４６】
さて、二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにHiであるのでHiを出力しつづける。よって、信号[B]はLowを出力しつづけることとなる。
【０１４７】
その結果、二入力ＮＡＮＤ回路ＮＤ１から出力される信号[B]はLowとなり、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[CD]をアサートすることなく、信号[CD]はLowを出力し続ける。
【０１４８】
そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【０１４９】
本実施の形態に係る断線及び短絡検出回路によれば、論理ゲート回路として第２及び第３比較器Ｃ２，Ｃ３の出力を受ける二入力ＥＸＮＯＲ回路ＥＲ１を含む。よって、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値がいずれもHiまたはLowの場合に、信号[A]をアサート可能である。この場合、二入力ＮＯＲ回路ＮＲ１を二入力ＥＸＮＯＲ回路ＥＲ１に変更することにより、実施の形態５よりも少ない素子数で実施の形態５と同様の効果を得ることができる。二入力ＥＸＮＯＲ回路ＥＲ１はＭＯＳトランジスタ１０素子分で構成可能なため、実施の形態５における遅延段Ｄ５〜Ｄ７、二入力ＮＡＮＤ回路ＮＤ２、およびＡＮＤ回路ＡＤ２，ＡＤ３を設けるよりも少ない素子数となるからである。
【０１５０】
＜実施の形態７＞
本実施の形態は、実施の形態１に係る断線及び短絡検出回路の変形例であって、実施の形態１における複数の遅延段Ｄ１〜Ｄ３の各出力のいずれかを選択して遅延回路の出力として二入力ＮＡＮＤ回路ＮＤ１へと出力することが可能なセレクタ回路をさらに含むようにしたものである。
【０１５１】
図２８は、本実施の形態に係る断線及び短絡検出回路を示す図である。なお、図２８においては、複数の遅延段Ｄ１〜Ｄ３の各出力のいずれかを選択して遅延回路の出力[AD]として二入力ＮＡＮＤ回路ＮＤ１へと出力することが可能なセレクタ回路ＭＸ１をさらに含む点以外、装置構成は図１と同じである。
【０１５２】
次に、この断線及び短絡検出回路の動作について、図２９および図３０のタイミングチャートを用いて説明する。
【０１５３】
図２９のタイミングチャートは、非反転クロック信号および反転クロック信号が短周期クロックである場合の、各信号線に断線・短絡が生じない、正常動作時の各部の信号の変化を示している。また、図３０のタイミングチャートは、非反転クロック信号および反転クロック信号が長周期クロックである場合の、各信号線に断線・短絡が生じない、正常動作時の各部の信号の変化を示している。
【０１５４】
二入力ＮＯＲ回路ＮＲ１から出力される信号[A]には、正常動作時ではあってもスキュー相当の短時間のHiパルスが現れるが、非反転クロック信号および反転クロック信号が長周期になると、そのパルス幅が増大する。このとき、複数の遅延段Ｄ１〜Ｄ３における遅延量が短周期にあわせた値しかとり得ないとすると、二入力ＮＡＮＤ回路ＮＤ１から出力される出力[B]に誤ってLowが出力されてしまう可能性がある。
【０１５５】
よって、本実施の形態においては、非反転クロック信号および反転クロック信号が短周期クロックである場合には遅延回路での遅延量を少なくし、長周期クロックである場合には遅延回路での遅延量を多くする。
【０１５６】
図２９では、信号[A]におけるスキュー相当の短時間のHiパルスのパルス幅が充分に小さい。よって、外部から切替信号を与えることによりセレクタ回路ＭＸ１を制御して、初段の遅延段Ｄ１の出力を選択して遅延回路の出力として二入力ＮＡＮＤ回路ＮＤ１へと出力するようにすればよい。そうすれば、少ない遅延量で二入力ＮＡＮＤ回路ＮＤ１において反転論理積をとることができ、出力[B]に誤ってLowが出力されることはない。
【０１５７】
一方、図３０では、信号[A]におけるスキュー相当の短時間のHiパルスのパルス幅が大きい。よって、初段の遅延段Ｄ１のみの遅延量では、出力[B]に誤ってLowが出力される可能性がある。よって、外部から切替信号を与えることによりセレクタ回路ＭＸ１を制御して、例えば最終段の遅延段Ｄ３の出力を選択して遅延回路の出力として二入力ＮＡＮＤ回路ＮＤ１へと出力するようにすればよい。そうすれば、大きな遅延量で二入力ＮＡＮＤ回路ＮＤ１において反転論理積をとることができ、出力[B]に誤ってLowが出力されることはない。
【０１５８】
本実施の形態に係る断線及び短絡検出回路によれば、複数の遅延段Ｄ１〜Ｄ３の各出力のいずれかを選択して遅延回路の出力として二入力ＮＡＮＤ回路ＮＤ１へと出力することが可能なセレクタ回路ＭＸ１をさらに含む。よって、非反転クロック信号及び反転クロック信号の周波数に応じて、遅延回路での遅延量を適宜設定することが可能となる。
【０１５９】
＜実施の形態８＞
本実施の形態は、実施の形態１に係る断線及び短絡検出回路の変形例であって、実施の形態１における複数の遅延段Ｄ１〜Ｄ３を可変遅延段に変更し、ＰＬＬ（Phase Locked Loop）回路での制御信号を可変遅延段の制御にも用いるようにしたものである。
【０１６０】
差動クロック信号の差分を検出する信号Ｙを、半導体装置内に設けられたＰＬＬ回路に入力することはよく行われる。よって、ここではＰＬＬ回路の遅延制御信号を可変遅延段の遅延量制御に利用する。
【０１６１】
図３１は、本実施の形態に係る断線及び短絡検出回路を示す図である。なお、図３１においては、遅延段Ｄ１〜Ｄ３に代わってインバータＩＶ３，ＩＶ４が設けられている点、および、ＰＬＬ回路ＰＬ１が設けられている点以外、装置構成は図１と同じである。
【０１６２】
インバータＩＶ４は、その信号の遅延量を変化させることが可能な可変遅延段として機能する。ＰＬＬ回路ＰＬ１は、位相検出器ＰＤ１、及び、リング状に直列接続されたインバータＩＶ５〜ＩＶ７で構成される発振器ＶＣ１を含み、位相検出器ＰＤ１から出力される遅延制御信号が制御線Ｌ１を介してインバータＩＶ５〜ＩＶ７に伝達される。位相検出器ＰＤ１は、発振器ＶＣ１の出力するＰＬＬクロック信号ＰＬＣ、及び、信号Ｙを比較することで、ＰＬＬクロック信号ＰＬＣが信号Ｙの周期と同期するよう、制御線Ｌ１に遅延制御信号を出力する。
【０１６３】
制御線Ｌ１に出力された遅延制御信号は、遅延段Ｄ１〜Ｄ３に代わって設けられたインバータＩＶ４にも与えられ、インバータＩＶ４での遅延量もこの遅延制御信号により制御される。
【０１６４】
次に、この断線及び短絡検出回路の動作について、図３２および図３３のタイミングチャートを用いて説明する。
【０１６５】
図３２のタイミングチャートは、非反転クロック信号および反転クロック信号が短周期クロックである場合の、各信号線に断線・短絡が生じない、正常動作時の各部の信号の変化を示している。また、図３３のタイミングチャートは、非反転クロック信号および反転クロック信号が長周期クロックである場合の、各信号線に断線・短絡が生じない、正常動作時の各部の信号の変化を示している。
【０１６６】
二入力ＮＯＲ回路ＮＲ１から出力される信号[A]には、正常動作時ではあってもスキュー相当の短時間のHiパルスが現れるが、非反転クロック信号および反転クロック信号が長周期になると、そのパルス幅が増大する。このとき、複数の遅延段Ｄ１〜Ｄ３に代わって設けられたインバータＩＶ３，ＩＶ４における遅延量が短周期にあわせた値しかとり得ないとすると、二入力ＮＡＮＤ回路ＮＤ１から出力される出力[B]に誤ってLowが出力されてしまう可能性がある。
【０１６７】
よって、本実施の形態においては、位相検出器ＰＤ１からの遅延制御信号によりインバータＩＶ４における遅延量を自動制御し、非反転クロック信号および反転クロック信号が短周期クロックである場合には遅延量を少なくし、長周期クロックである場合には遅延量を多くする。
【０１６８】
図３２では、非反転クロック信号および反転クロック信号が短周期クロックであるため、信号[A]におけるスキュー相当の短時間のHiパルスのパルス幅が充分に小さい。例えばインバータＩＶ４における遅延量が非反転クロック信号の１／６周期となるようインバータＩＶ４を構成するＣＭＯＳトランジスタが設計されている場合、位相検出器ＰＤ１からの遅延制御信号がインバータＩＶ４に与えられることによって、遅延量をその値に設定することができる。この場合、少ない遅延量で二入力ＮＡＮＤ回路ＮＤ１において反転論理積をとることができ、出力[B]に誤ってLowが出力されることはない。
【０１６９】
一方、図３３では、非反転クロック信号および反転クロック信号が長周期クロックであるため、信号[A]におけるスキュー相当の短時間のHiパルスのパルス幅が大きい。よって、少ない遅延量では、出力[B]に誤ってLowが出力される可能性がある。上記のようにインバータＩＶ４における遅延量が非反転クロック信号の１／６周期となるようインバータＩＶ４を構成するＣＭＯＳトランジスタが設計されている場合、位相検出器ＰＤ１からの遅延制御信号がインバータＩＶ４に与えられることによって、遅延量をその値に設定することができる。この場合、大きな遅延量で二入力ＮＡＮＤ回路ＮＤ１において反転論理積をとることができ、出力[B]に誤ってLowが出力されることはない。
【０１７０】
本実施の形態に係る断線及び短絡検出回路によれば、可変遅延段たるインバータＩＶ４での遅延量は、ＰＬＬ回路ＰＬ１で生成された遅延制御信号により制御される。よって、非反転クロック信号及び反転クロック信号の周波数に応じて、遅延回路での遅延量を自動調節することが可能となる。
【０１７１】
さらに、ＰＬＬ回路の場合は、製造ばらつきや動作温度・動作電圧によらず、常に差動クロック信号の周期に比例した遅延量に調節することが可能であるので、インバータＩＶ４での遅延量もそれらの要因に影響されずに確実に調節可能である。また、本実施の形態の場合は、実施の形態７にて必要であった外部からの切替信号も不要となる。
【０１７２】
＜実施の形態９＞
本実施の形態も、実施の形態１に係る断線及び短絡検出回路の変形例であって、第２及び第３比較器Ｃ２，Ｃ３での比較対象たる電位Ｖrefを電位Ｖtermの値と異ならしめ、かつ、電源投入時及びその近傍において、信号[B]がアサートされていない場合であっても、第２Ｄ−フリップフロップ回路Ｆ２ａをリセット状態にする初期リセット回路を設けたものである。
【０１７３】
図３４は、本実施の形態に係る断線及び短絡検出回路を示す図である。なお、図３４においては、差動バッファ部ＤＢ１が差動バッファ部ＤＢ２に変更されている点、および、抵抗Ｒと容量Ｃと二入力ＡＮＤ回路ＡＤ４とがさらに設けられている点以外、装置構成は図１と同じである。
【０１７４】
抵抗Ｒの一端には電源電位ＶＤＤが与えられ、容量Ｃの一端には抵抗Ｒの他端が接続されている。また、容量Ｃの他端には接地電位ＶＳＳが与えられ、二入力ＡＮＤ回路ＡＤ４の一入力端には二入力ＮＡＮＤ回路ＮＤ１からの信号[B]が与えられる。そして、二入力ＡＮＤ回路ＡＤ４の他入力端には容量Ｃの一端が接続され、二入力ＡＮＤ回路ＡＤ４の出力たる信号[E]が信号[B]に代わって第２Ｄ−フリップフロップ回路Ｆ２ａのリセット端子Ｒに与えられる。なお、抵抗Ｒと容量Ｃと二入力ＡＮＤ回路ＡＤ４とが一体となって、上記の初期リセット回路を構成する。
【０１７５】
また、図３５は、差動バッファ部ＤＢ２の詳細構成を示す図である。図３５に示すように、差動バッファ部ＤＢ２においては、図２の差動バッファ部ＤＢ１の抵抗Ｒ１ｂ，Ｒ２ｂの代わりに、直列接続された抵抗Ｒ３〜Ｒ５が電源電位ＶＤＤと接地電位ＶＳＳとの間に設けられている。また、電位Ｖrefに代わって、抵抗Ｒ３，Ｒ４の接続点での電位Ｖref1が第２比較器Ｃ２に入力され、電位Ｖrefに代わって、抵抗Ｒ３，Ｒ５の接続点での電位Ｖref2が第３比較器Ｃ３に入力されている。なお、各電位の大小は、非反転クロック信号及び反転クロック信号の振幅の最大値＞Ｖref1＞Ｖterm＞Ｖref2＞非反転クロック信号及び反転クロック信号の振幅の最小値、となるよう抵抗Ｒ３〜Ｒ５の各値が設定される。
【０１７６】
第２及び第３比較器Ｃ２，Ｃ３においてはそれぞれ、電位Ｖtermに代わって電位Ｖtermとは異なる電位Ｖref1，Ｖref2を用いて、非反転クロック信号及び反転クロック信号との電位の比較が行われる。非反転クロック信号及び反転クロック信号のいずれもの信号線が断線している場合、第１及び第２クロック入力端ＰＡＤＩ，ＰＡＤＲには、それぞれ終端抵抗Ｒ０Ｉ，Ｒ０Ｒを介して電位Ｖtermが現れる。よって、第２及び第３比較器Ｃ２，Ｃ３は、それぞれ電位Ｖtermと電位Ｖref1と及び電位Ｖtermと電位Ｖref2とを比較することとなり、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値が不定となることはない。これにより、より確実な差動クロック信号の信号線の断線の検出が可能となる。
【０１７７】
次に、この断線及び短絡検出回路の動作について、図３６のタイミングチャートを用いて説明する。
【０１７８】
図３６のタイミングチャートは、非反転クロック信号および反転クロック信号がともに断線した場合の各部の信号の変化を示している。
【０１７９】
非反転クロック信号および反転クロック信号の信号線に断線が生じた場合、第１および第２クロック入力端ＰＡＤＩ，ＰＡＤＲにはともに電位Ｖtermが現れる。これにより、図３６に示すように、信号ＹＩにはLowが、信号ＹＲにはHiが現れる（Ｖref1＞Ｖterm＞Ｖref2より）。
【０１８０】
その結果、二入力ＮＯＲ回路ＮＲ１から出力される信号[A]は、Lowを出力しつづけることとなる。また、これにより二入力ＮＡＮＤ回路ＮＤ１から出力される信号[B]は、Hiを出力しつづけることとなる。
【０１８１】
この信号[B]を直接に第２Ｄ−フリップフロップ回路Ｆ２ａのリセット端子Ｒに与えると、断線が生じているにもかかわらずリセットがかからず、第２Ｄ−フリップフロップ回路Ｆ２ａは誤って信号[CD]に正常の旨を示すこととなる。
【０１８２】
初期リセット回路は、この現象を防ぐために設けられている。電源投入時及びその近傍において、容量Ｃには抵抗Ｒを介して電荷が蓄積される。この電荷の蓄積に応じて図３６に示すように、抵抗Ｒ及び容量Ｃの接続端での信号[H]の電位は上昇する。
【０１８３】
電源投入直後は、信号[B]がHiとなっていても信号[H]はLowのままであるので、二入力ＡＮＤ回路ＡＤ４は信号[E]としてLowを出力する。よって、この時点で第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。
【０１８４】
その後、容量Ｃに電荷が所定量蓄積されると、図３６に示すように信号[E]はLowからHiへと遷移する。すると、以降は第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかからないこととなる。しかしながら、非反転クロック信号および反転クロック信号の信号線に断線が生じた場合は、クロック入力端Ｔに信号Ｙの遷移が入力されないので、第２Ｄ−フリップフロップ回路Ｆ２ａの出力端Ｑからは、電源投入時のリセットによるLowが依然として出力され続けることとなる。
【０１８５】
すなわち、本実施の形態に係る断線及び短絡検出回路によれば、初期リセット回路を設けることにより、非反転クロック信号及び反転クロック信号のいずれもの信号線が断線しているにもかかわらず、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値が等しくならない場合であっても、初期リセット回路が強制的に信号[E]をアサートして第２Ｄ−フリップフロップ回路Ｆ２ａに与える。よって、より確実な差動クロック信号の信号線の断線の検出が可能となる。
【０１８６】
また、抵抗Ｒと容量Ｃと二入力ＡＮＤ回路ＡＤ４とを用いて初期リセット回路を構成することで、電源投入時及びその近傍において、容量Ｃに電荷が所定量蓄積されるまで二入力ＡＮＤ回路ＡＤ４の出力が活性化しない。これにより、初期リセット回路を容易に構成できる。
【０１８７】
なお、図３６では、信号ＹがHiを出力し続けるように示したが、第１比較器Ｃ１の両入力端にＶtermが与えられるので信号Ｙは厳密には不定であって、Lowを出力し続けることもある。
【０１８８】
＜実施の形態１０＞
本実施の形態は、実施の形態４に係る断線及び短絡検出回路の変形例であって、図３４と同様、第２及び第３比較器Ｃ２，Ｃ３での比較対象たる電位Ｖrefを電位Ｖtermの値と異ならしめ、かつ、電源投入時及びその近傍において、信号[B]がアサートされていない場合であっても、第２Ｄ−フリップフロップ回路Ｆ２ａをリセット状態にする初期リセット回路を設けたものである。
【０１８９】
図３７は、本実施の形態に係る断線及び短絡検出回路を示す図である。なお、図３７においては、差動バッファ部ＤＢ１が差動バッファ部ＤＢ２に変更されている点、および、抵抗Ｒと容量Ｃと二入力ＡＮＤ回路ＡＤ４とがさらに設けられている点以外、装置構成は図９と同じである。
【０１９０】
差動バッファ部ＤＢ２の構成、及び、初期リセット回路の構成は、実施の形態９と全く同様であるので、ここではその説明を省略する。
【０１９１】
次に、この断線及び短絡検出回路の動作について、図３８のタイミングチャートを用いて説明する。
【０１９２】
図３８のタイミングチャートも、図３６と同様、非反転クロック信号および反転クロック信号がともに断線した場合の各部の信号の変化を示している。なお、信号ＹＩ、ＹＲ、[A]、[B]、Ｙ、[H]については、図３６の場合と同様であるので、その説明を省略する。
【０１９３】
信号[B]はHiを出力し続けるので、図１０の論理値表より明らかなように、ラッチ回路ＬＴ２の出力ＱＣ１およびラッチ回路ＬＴ１の出力ＱＣ２はいずれも、Hi出力か信号保持をし続けることとなる。よって、信号[C]および[D]のいずれも図３８に示すように、Hiを出力し続ける。その結果、二入力ＡＮＤ回路ＡＤ１から出力される信号はLowとなることはない。
【０１９４】
しかし、電源投入直後は、二入力ＡＮＤ回路ＡＤ１から出力される信号がHiとなっていても信号[H]はLowのままであるので、二入力ＡＮＤ回路ＡＤ４は信号[E]としてLowを出力する。よって、この時点で第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。
【０１９５】
これにより、本実施の形態の場合も実施の形態９と同様の効果が得られる。
【０１９６】
＜実施の形態１１＞
本実施の形態は、実施の形態１に係る断線及び短絡検出回路の変形例であって、実施の形態１における第２及び第３比較器Ｃ２，Ｃ３での比較対象たる電位Ｖrefを電位Ｖtermの値と異ならしめたものである。
【０１９７】
本実施の形態に係る断線及び短絡検出回路は、図１において、差動バッファ部ＤＢ１に代わって図３９の差動バッファ部ＤＢ３を採用する。
【０１９８】
図３９は、差動バッファ部ＤＢ３の詳細構成を示す図である。図３９に示すように、差動バッファ部ＤＢ３においては、図３５の差動バッファ部ＤＢ２と同様、直列接続された抵抗Ｒ３〜Ｒ５が電源電位ＶＤＤと接地電位ＶＳＳとの間に設けられている。ただし、図３５の場合と異なり、抵抗Ｒ３，Ｒ４の接続点での電位Ｖref1が第２及び第３比較器Ｃ２，Ｃ３の双方に入力されている。なお、各電位の大小は、非反転クロック信号及び反転クロック信号の振幅の最大値＞Ｖref1＞Ｖterm＞非反転クロック信号及び反転クロック信号の振幅の最小値、となるよう抵抗Ｒ３〜Ｒ５の各値が設定される。
【０１９９】
差動バッファ部ＤＢ１の場合、第２及び第３比較器Ｃ２，Ｃ３は電位Ｖtermと同じ値の電位Ｖrefと非反転クロック信号及び反転クロック信号とを比較する。非反転クロック信号及び反転クロック信号の信号線の双方ともが断線した場合、第１及び第２クロック入力端ＰＡＤＩ，ＰＡＤＲには電位Ｖtermが現れるので、第２及び第３比較器Ｃ２，Ｃ３は電位Ｖrefと電位Ｖtermとを比較することとなり、その出力たる信号ＹＩ，ＹＲがHiとなるかLowとなるかが不定である。
【０２００】
図３９に示す差動バッファ部ＤＢ３の場合、電位Ｖtermよりも値の大きい電位Ｖref1と非反転クロック信号及び反転クロック信号とを、第２及び第３比較器Ｃ２，Ｃ３は比較する。よって、非反転クロック信号及び反転クロック信号の信号線の双方ともが断線した場合、第１及び第２クロック入力端ＰＡＤＩ，ＰＡＤＲには電位Ｖtermが現れるので、第２及び第３比較器Ｃ２，Ｃ３は電位Ｖref1と電位Ｖtermとを比較することとなり、その出力たる信号ＹＩ，ＹＲはいずれも図４０に示すようにLowとなる。
【０２０１】
本実施の形態の場合も、第２及び第３比較器Ｃ２，Ｃ３においてそれぞれ、電位Ｖtermに代わって電位Ｖtermとは異なる電位Ｖref1を用いて、非反転クロック信号及び反転クロック信号との電位の比較が行われる。非反転クロック信号及び反転クロック信号のいずれもの信号線が断線している場合、第２及び第３比較器Ｃ２，Ｃ３は、それぞれ電位Ｖtermと電位Ｖref1とを比較することとなり、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値が不定となることはない。これにより、より確実な差動クロック信号の信号線の断線の検出が可能となる。
【０２０２】
＜実施の形態１２＞
本実施の形態も、実施の形態１に係る断線及び短絡検出回路の変形例であって、実施の形態１における第２及び第３比較器Ｃ２，Ｃ３での比較対象たる電位Ｖrefを電位Ｖtermの値と異ならしめたものである。
【０２０３】
本実施の形態に係る断線及び短絡検出回路は、図１において、差動バッファ部ＤＢ１に代わって図４１の差動バッファ部ＤＢ４を採用する。
【０２０４】
図４１は、差動バッファ部ＤＢ４の詳細構成を示す図である。図４１に示すように、差動バッファ部ＤＢ４においては、図３５の差動バッファ部ＤＢ２と同様、直列接続された抵抗Ｒ３〜Ｒ５が電源電位ＶＤＤと接地電位ＶＳＳとの間に設けられている。ただし、図３５の場合と異なり、抵抗Ｒ３，Ｒ５の接続点での電位Ｖref2が第２及び第３比較器Ｃ２，Ｃ３の双方の＋端子に入力されている。また、非反転クロック信号は第２比較器Ｃ２の−端子に入力され、反転クロック信号は第３比較器Ｃ３の−端子に入力されている。
【０２０５】
なお、各電位の大小は、非反転クロック信号及び反転クロック信号の振幅の最大値＞Ｖterm＞Ｖref2＞非反転クロック信号及び反転クロック信号の振幅の最小値、となるよう抵抗Ｒ３〜Ｒ５の各値が設定される。
【０２０６】
図４１に示す差動バッファ部ＤＢ４の場合、電位Ｖtermよりも値の小さい電位Ｖref2と非反転クロック信号及び反転クロック信号とを、第２及び第３比較器Ｃ２，Ｃ３は比較する。よって、非反転クロック信号及び反転クロック信号の信号線の双方ともが断線した場合、第１及び第２クロック入力端ＰＡＤＩ，ＰＡＤＲには電位Ｖtermが現れるので、第２及び第３比較器Ｃ２，Ｃ３は電位Ｖref2と電位Ｖtermとを比較することとなり、その出力たる信号ＹＩ，ＹＲはいずれも図４２に示すようにLowとなる（図３９と異なり、図４１では非反転クロック信号及び反転クロック信号が＋端子ではなく−端子に入力されているため）。
【０２０７】
本実施の形態の場合も、第２及び第３比較器Ｃ２，Ｃ３においてそれぞれ、電位Ｖtermに代わって電位Ｖtermとは異なる電位Ｖref2を用いて、非反転クロック信号及び反転クロック信号との電位の比較が行われる。非反転クロック信号及び反転クロック信号のいずれもの信号線が断線している場合、第２及び第３比較器Ｃ２，Ｃ３は、それぞれ電位Ｖtermと電位Ｖref2とを比較することとなり、第２及び第３比較器Ｃ２，Ｃ３の出力する論理値が不定となることはない。これにより、より確実な差動クロック信号の信号線の断線の検出が可能となる。
【０２０８】
＜実施の形態１３＞
本実施の形態は、実施の形態６に係る断線及び短絡検出回路の変形例であって、実施の形態６において、さらに比較器を増やし、非反転クロック信号及び反転クロック信号の強度の減衰をも検出可能としたものである。
【０２０９】
図４３は、本実施の形態に係る断線及び短絡検出回路を示す図である。なお、図４３においては、差動バッファ部ＤＢ１に代わって図４４の差動バッファ部ＤＢ５を採用する点、インバータＩＶ８、二入力ＮＯＲ回路ＮＲ２、セット機能付き第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂ、遅延回路Ｄ７及び二入力ＡＮＤ回路ＡＤ５をさらに設ける点以外、装置構成は図２３と同じである。
【０２１０】
本実施の形態においては、インバータＩＶ８及び二入力ＮＯＲ回路ＮＲ２が一体となって、第２の信号出力回路として機能する。この第２の信号出力回路は、第４比較器Ｃ４の出力する信号ＹＢＩの論理値がLowであり、第５比較器Ｃ５の出力する信号ＹＢＲの論理値がHiである場合以外に信号[F]をアサートして（すなわちLowにして）出力する機能を有する。
【０２１１】
図４４は、差動バッファ部ＤＢ５の詳細構成を示す図である。図４４に示すように、差動バッファ部ＤＢ５においては、図２の差動バッファ部ＤＢ１の抵抗Ｒ１ｂ，Ｒ２ｂの代わりに、直列接続された抵抗Ｒ３〜Ｒ６が電源電位ＶＤＤと接地電位ＶＳＳとの間に設けられている。なお、例えば抵抗Ｒ３〜Ｒ６の各抵抗値はいずれも同じ値としておけばよい。また、図２の電位Ｖrefに代わって、抵抗Ｒ５，Ｒ６の接続点での電位Ｖref0が第２及び第３比較器Ｃ２，Ｃ３に入力されている。
【０２１２】
差動バッファ部ＤＢ５はさらに、第４，第５比較器Ｃ４，Ｃ５を備える。第４比較器Ｃ４は、第１クロック入力端ＰＡＤＩに接続された＋入力端と、抵抗Ｒ３，Ｒ５の接続点での電位Ｖref1が与えられた−入力端とを有し、＋・−入力端での電位を比較して、その比較結果に応じて第１論理値たるHiまたは第２論理値たるLowを信号ＹＢＩとして出力する。第５比較器Ｃ５は、第２クロック入力端ＰＡＤＲに接続された＋入力端と、抵抗Ｒ４，Ｒ６の接続点での電位Ｖref2が与えられた−入力端とを有し、＋・−入力端での電位を比較して、その比較結果に応じて第１論理値たるHiまたは第２論理値たるLowを信号ＹＢＲとして出力する。
【０２１３】
なお、各電位の大小は、非反転クロック信号及び反転クロック信号の振幅の最大値＞Ｖref1＞Ｖterm＝Ｖref0＞Ｖref2＞非反転クロック信号及び反転クロック信号の振幅の最小値、となるよう抵抗Ｒ３〜Ｒ６の各値が設定される。
【０２１４】
さて、信号ＹＢＲはインバータＩＶ８を介して信号[E]として二入力ＮＯＲ回路ＮＲ２の一入力端に与えられる。また、信号ＹＢＩは二入力ＮＯＲ回路ＮＲ２の他入力端に与えられる。二入力ＮＯＲ回路ＮＲ２の出力は信号[F]として、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂのセット端子Ｓに与えられる。なお、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂの各クロック入力端Ｔには信号Ｙが与えられる。
【０２１５】
第３Ｄ−フリップフロップ回路Ｆ３ｂの入力端Ｄには接地電位ＶＳＳが入力されており、その出力端Ｑからの信号[G]は、遅延回路Ｄ７を介して信号[H]として第４Ｄ−フリップフロップ回路Ｆ４ｂの入力端Ｄに与えられる。そして、第４Ｄ−フリップフロップ回路Ｆ４ｂの出力端Ｑからの信号[CD2]と、第２Ｄ−フリップフロップ回路Ｆ２ａからの信号[CD1]とは、二入力ＡＮＤ回路ＡＤ５に入力される。そして、二入力ＡＮＤ回路ＡＤ５から出力される信号[CD]が、断線または短絡の検出信号となる。
【０２１６】
次に、この断線及び短絡検出回路の動作について、図４５〜図４９のタイミングチャートを用いて説明する。図４５のタイミングチャートは、非反転クロック信号および反転クロック信号の各信号線に断線・短絡が生じない、正常動作時の各部の信号の変化を示している。また、図４６のタイミングチャートは、反転クロック信号の信号線に断線が生じた場合の各部の信号の変化を示している。また、図４７のタイミングチャートは、非反転クロック信号及び反転クロック信号が減衰している場合の各部の信号の変化を示している。また、図４８のタイミングチャートは、反転クロック信号の信号線に接地電位ＶＳＳへの短絡が生じた場合の各部の信号の変化を示している。また、図４９のタイミングチャートは、反転クロック信号の信号線に電源電位ＶＤＤへの短絡が生じた場合の各部の信号の変化を示している。
【０２１７】
まず、正常動作時には、第１クロック入力端ＰＡＤＩでの非反転クロック信号と第２クロック入力端ＰＡＤＲでの反転クロック信号とは位相が逆転しつつ、Hi⇔Lowを繰り返す。これにより、図４５に示すように、信号ＹＩ，ＹＲも互いに逆転した位相でHi⇔Lowを繰り返す。また、信号ＹＢＩ，ＹＢＲも互いに逆転した位相でHi⇔Lowを繰り返す。
【０２１８】
さて、二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合およびともにHiの場合にHiとなり、それ以外の場合はLowとなる。図４５においても図２４と同様、信号ＹＩの変化と信号ＹＲの変化に若干の位相のずれがある場合を示している。よって、信号[A]には、信号ＹＩ及びＹＲがともにLowまたはHiとなったときに、短時間のパルス状のHiが現れる。そして、図２４と同様、信号[B]はHiを出力し続ける。その結果、信号[B]はLowとなることはなく、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットをかけることがない。よって、第２Ｄ−フリップフロップ回路Ｆ２ａから出力される信号[CD1]は、Hiにアサートされる。
【０２１９】
一方、二入力ＮＯＲ回路ＮＲ２から出力される信号[F]は、信号ＹＢＩがLow、信号ＹＢＲがHiの場合にHiとなり、それ以外の場合はLowとなる。そして、図４５においては、信号ＹＢＩがHiになり信号ＹＢＲがLowとなるのが長時間であるので、長時間のパルス状のLowが信号[F]に現れる。その結果、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂにセットがかかる。よって、第４Ｄ−フリップフロップ回路Ｆ４ｂは信号[CD2]をアサートし、信号[CD2]はHiを出力する。
【０２２０】
よって、図４５に示すように、二入力ＡＮＤ回路ＡＤ５は、信号[CD1]及び[CD2]のHiを受けて、信号[CD]をHiにアサートして出力する。そして、この信号[CD]がHiを出力しつづけるので、信号線に断線及び短絡は生じておらず、正常であると判断される。
【０２２１】
一方、反転クロック信号の信号線に断線が生じた場合には、第２クロック入力端ＰＡＤＲに非反転クロック信号と同じ位相で変化する信号が現れる。これにより、図４６に示すように、信号ＹＲには信号ＹＩと同様の信号変化が現れることとなる。また、信号ＹＢＲにも信号ＹＢＩと同様の信号変化が現れることとなる。
【０２２２】
さて、二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowまたはHiの場合にHiとなり、それ以外の場合はLowとなる。図４６においては、信号[A]には、信号ＹＩ及びＹＲがともにLowまたはHiとなったときに、図４５の場合に比べて長時間のパルス状のHiが現れる。その結果、二入力ＮＡＮＤ回路ＮＤ１から出力される信号[B]はLowとなり、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[D]を受けて出力をアサートすることなく、信号[CD1]はLowを出力し続ける。
【０２２３】
一方、二入力ＮＯＲ回路ＮＲ２から出力される信号[F]は、信号ＹＢＩがLow、信号ＹＢＲがHiの場合にHiとなり、それ以外の場合はLowとなる。そして、図４６においては、信号ＹＢＩがLowになり信号ＹＢＲがHiとなるのが短時間であるので、長時間のパルス状のLowが信号[F]に現れる。その結果、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂにセットがかかる。よって、第４Ｄ−フリップフロップ回路Ｆ４ｂは信号[CD2]をアサートし、信号[CD2]はHiを出力する。
【０２２４】
よって、図４６に示すように、二入力ＡＮＤ回路ＡＤ５は、信号[CD1]のLow及び[CD2]のHiを受けて、信号[CD]をLowにネゲートして出力する。そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【０２２５】
また、非反転クロック信号及び反転クロック信号がいずれも減衰している場合には、図４７に示すように、信号ＹＩ，ＹＲが互いに逆転した位相でHi⇔Lowを繰り返す。ところが、信号ＹＢＩ，ＹＢＲについては、非反転クロック信号及び反転クロック信号の振幅がＶref1及びＶref2のレベルに達しないため、信号ＹＢＩにはLowが現れ、信号ＹＢＲにはHiが現れることとなる。
【０２２６】
この場合、信号[A]、[B]及び[CD1]については、図４５と同様の信号変化となるが、二入力ＮＯＲ回路ＮＲ２から出力される信号[F]は、Hiのままとなる。その結果、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂにはセットがかからない。よって、第４Ｄ−フリップフロップ回路Ｆ４ｂは信号[CD2]をアサートすることがなく、信号[CD2]はLowを出力する。
【０２２７】
よって、図４７に示すように、二入力ＡＮＤ回路ＡＤ５は、信号[CD1]のHi及び[CD2]のLowを受けて、信号[CD]をLowにネゲートして出力する。そして、この信号[CD]がLowを出力し続けるので、信号の減衰が生じており、異常であると判断される。
【０２２８】
また、反転クロック信号の信号線に接地電位ＶＳＳへの短絡が生じた場合には、第２クロック入力端ＰＡＤＲには接地電位ＶＳＳに対応するLowが現れる。これにより、図４８に示すように、信号ＹＲ，ＹＢＲにはLowが現れることとなる。
【０２２９】
二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＲがLowであって、信号ＹＩがHi⇔Lowと遷移するので、Hi⇔Lowの遷移を繰り返す。よって、信号[B]には、長時間のパルス状のLowが現れる。その結果、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[D]を受けて出力をアサートすることなく、信号[CD1]はLowを出力し続ける。
【０２３０】
一方、二入力ＮＯＲ回路ＮＲ２から出力される信号[F]は、信号ＹＢＩがLow、信号ＹＢＲがHiの場合にHiとなり、それ以外の場合はLowとなる。そして、図４８においては、信号ＹＢＲがLowのままであるので、信号[F]はLowのままである。その結果、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂにセットがかかる。よって、第４Ｄ−フリップフロップ回路Ｆ４ｂは信号[CD2]をアサートし、Hiを出力する。
【０２３１】
よって、図４８に示すように、二入力ＡＮＤ回路ＡＤ５は、信号[CD1]のLow及び[CD2]のHiを受けて、信号[CD]をLowにネゲートして出力する。そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡がが生じており、異常であると判断される。
【０２３２】
また、反転クロック信号の信号線に電源電位ＶＤＤへの短絡が生じた場合には、第２クロック入力端ＰＡＤＲには電源電位ＶＤＤに対応するHiが現れる。これにより、図４９に示すように、信号ＹＲ，ＹＢＲにはHiが現れることとなる。
【０２３３】
二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＲがHiであって、信号ＹＩがHi⇔Lowと遷移するので、Hi⇔Lowの遷移を繰り返す。よって、信号[B]には、長時間のパルス状のLowが現れる。その結果、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[D]を受けて出力をアサートすることなく、信号[CD1]はLowを出力し続ける。
【０２３４】
一方、二入力ＮＯＲ回路ＮＲ２から出力される信号[F]は、信号ＹＢＩがLow、信号ＹＢＲがHiの場合にHiとなり、それ以外の場合はLowとなる。そして、図４９においては、信号ＹＢＩがHiになり信号ＹＢＲがLowとなるのが長時間であるので、長時間のパルス状のLowが信号[F]に現れる。その結果、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂにセットがかかる。よって、第４Ｄ−フリップフロップ回路Ｆ４ｂは信号[CD2]をアサートし、信号[CD2]はHiを出力する。
【０２３５】
よって、図４９に示すように、二入力ＡＮＤ回路ＡＤ５は、信号[CD1]のLow及び[CD2]のHiを受けて、信号[CD]をLowにネゲートして出力する。そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【０２３６】
本実施の形態においては、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂ及び遅延回路Ｄ７が一体となって、第２のフリップフロップ回路として機能する。この第２のフリップフロップ回路は、第１比較器Ｃ１から出力された信号Ｙを受けるクロック入力端と、論理値Lowに対応した電圧信号（すなわち、接地電位VSS）が与えられる入力端と、出力信号を出力する出力端（すなわち、第４Ｄ−フリップフロップ回路Ｆ４ｂの出力端Ｑ）とを有する。そして、この第２のフリップフロップ回路は、クロック入力端で受けた信号Ｙに所定方向の遷移があった場合に、ネゲートした出力信号[CD2]としてその電圧信号を出力し、上記の第２の信号出力回路からアサートされた（Lowレベルの）信号[F]を受けた場合には、出力信号[CD2]をアサートする機能を有する。
【０２３７】
本実施の形態によれば、非反転クロック信号及び反転クロック信号の振幅が減衰している場合に、第２のフリップフロップ回路が出力信号[CD2]をネゲートし、二入力ＡＮＤ回路ＡＤ５の出力がネゲートされ、非反転クロック信号及び反転クロック信号の振幅の減衰が生じていると判断できる。よって、差動クロック信号の信号線の断線及び短絡の検出のみならず、非反転クロック信号及び反転クロック信号の振幅の減衰の検出も可能となる。
【０２３８】
また、第４Ｄ−フリップフロップ回路Ｆ４ｂは、信号Ｙに所定方向の遷移があった場合に第３Ｄ−フリップフロップ回路Ｆ３ｂの出力をネゲートした出力信号として出力し、アサートされた（Lowレベルの）信号[F]を受けた場合には、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂがともにその出力をアサートする。よって、第４Ｄ−フリップフロップ回路Ｆ４ｂがアサートされた信号[F]を受けてその出力をアサートした(Hiレベルにした)後に、信号Ｙに所定方向の遷移が一時的にあったとしても、第３Ｄ−フリップフロップ回路Ｆ３ｂの出力[G]がアサートされているので、第４Ｄ−フリップフロップ回路Ｆ４ｂが誤って出力信号をネゲートすることがない。
【０２３９】
なお、遅延回路Ｄ７が存在するので、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂがアサートされた信号[F]を受けてその出力をアサートした後に、信号Ｙに所定方向の遷移が一時的にあった場合、第３Ｄ−フリップフロップ回路Ｆ３ｂの出力[G]が即座に第４Ｄ−フリップフロップ回路Ｆ４ｂに伝達されることはなく、第４Ｄ−フリップフロップ回路Ｆ４ｂの誤ネゲートを確実に防止することができる。
【０２４０】
また、第２の信号出力回路は、第５比較器Ｃ５の出力を受けるインバータＩＶ８、及び、論理ゲート回路として第４比較器Ｃ４の出力及びインバータＩＶ８の出力を受ける二入力ＮＯＲ回路ＮＲ２を含む。よって、第４比較器Ｃ４の出力する論理値がLowであって、第５比較器Ｃ５の出力する論理値がHi以外の場合に、第２の信号出力回路が信号[F]をアサート可能である。
【０２４１】
＜実施の形態１４＞
本実施の形態は、実施の形態１３に係る断線及び短絡検出回路の変形例であって、実施の形態１３における第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂおよび遅延回路Ｄ７を設ける代わりに、抵抗Ｒおよび容量Ｃを設けて、実施の形態１３の場合と同様、非反転クロック信号及び反転クロック信号の強度の減衰をも検出可能としたものである。
【０２４２】
図５０は、本実施の形態に係る断線及び短絡検出回路を示す図である。なお、図５０においては、第３及び第４Ｄ−フリップフロップ回路Ｆ３ｂ，Ｆ４ｂおよび遅延回路Ｄ７を設ける代わりに、抵抗Ｒ、容量Ｃ、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、及びインバータＩＶ９，ＩＶ１０を設けている点以外、装置構成は図４３と同じである。
【０２４３】
インバータＩＶ９には、二入力ＮＯＲ回路ＮＲ２からの信号[F]が入力される。ＰＭＯＳトランジスタＰ１のソースには電源電位ＶＤＤが与えられる。ＰＭＯＳトランジスタＰ１のドレインには抵抗Ｒの一端が接続される。抵抗Ｒの他端はＮＭＯＳトランジスタＮ１のドレインに接続される。ＮＭＯＳトランジスタＮ１のソースには接地電位ＶＳＳが与えられる。なお、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲートには共通して、インバータＩＶ９の出力が与えられる。
【０２４４】
ＮＭＯＳトランジスタＮ１のドレインには、容量Ｃの一端も接続される。容量Ｃの他端には接地電位ＶＳＳが与えられる。そして、容量Ｃの一端での電位がインバータＩＶ１０に入力され、インバータＩＶ１０の出力が信号CD2として二入力ＡＮＤ回路ＡＤ５に入力される。
【０２４５】
次に、この断線及び短絡検出回路の動作について、図５１〜図５４のタイミングチャートを用いて説明する。図５１のタイミングチャートは、非反転クロック信号および反転クロック信号の各信号線に断線・短絡が生じない、正常動作時の各部の信号の変化を示している。また、図５２のタイミングチャートは、反転クロック信号の信号線に断線が生じた場合の各部の信号の変化を示している。また、図５３のタイミングチャートは、非反転クロック信号及び反転クロック信号が減衰している場合の各部の信号の変化を示している。また、図５４のタイミングチャートは、反転クロック信号の信号線に接地電位ＶＳＳへの短絡が生じた場合の各部の信号の変化を示している。
【０２４６】
まず、正常動作時には、第１クロック入力端ＰＡＤＩでの非反転クロック信号と第２クロック入力端ＰＡＤＲでの反転クロック信号とは位相が逆転しつつ、Hi⇔Lowを繰り返す。これにより、図５１に示すように、信号ＹＩ，ＹＲも互いに逆転した位相でHi⇔Lowを繰り返す。また、信号ＹＢＩ，ＹＢＲも互いに逆転した位相でHi⇔Lowを繰り返す。
【０２４７】
さて、二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowの場合およびともにHiの場合にHiとなり、それ以外の場合はLowとなる。図５１においても図２４と同様、信号ＹＩの変化と信号ＹＲの変化に若干の位相のずれがある場合を示している。よって、信号[A]には、信号ＹＩ及びＹＲがともにLowまたはHiとなったときに、短時間のパルス状のHiが現れる。そして、図２４と同様、信号[B]はHiを出力し続ける。その結果、信号[B]はLowとなることはなく、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットをかけることがない。よって、第２Ｄ−フリップフロップ回路Ｆ２ａから出力される信号[CD1]は、Hiにアサートされる。
【０２４８】
一方、二入力ＮＯＲ回路ＮＲ２から出力される信号[F]は、信号ＹＢＩがLow、信号ＹＢＲがHiの場合にHiとなり、それ以外の場合はLowとなる。そして、図５１においては、信号ＹＢＩがLowになり信号ＹＢＲがHiとなるのが長時間であるので、長時間のパルス状のHiが信号[F]に現れる。
【０２４９】
信号[F]がHiになるとインバータＩＶ９を介して、ＰＭＯＳトランジスタＰ１のゲートにはLowレベルが伝達される。これにより、ＰＭＯＳトランジスタＰ１はＯＮし、容量Ｃに電荷が蓄積される。これにより、容量Ｃの一端での信号[G]は上昇しようとする。
【０２５０】
しかし、図５１においては信号[F]のHiレベルはパルス状であるので、信号[F]のレベルがLowに戻ると、信号[G]の上昇は停止される。インバータＩＶ１０は、信号[G]を反転してHiレベルの信号CD2として二入力ＡＮＤ回路に入力するので、信号CDは第２Ｄ−フリップフロップ回路Ｆ２ａからの信号CD1の信号変化に依存する。よって、図５１に示すように、二入力ＡＮＤ回路ＡＤ５は、信号[CD1]及び[CD2]のHiを受けて、信号[CD]をHiにアサートして出力する。そして、この信号[CD]がHiを出力しつづけるので、信号線に断線及び短絡は生じておらず、正常であると判断される。
【０２５１】
一方、反転クロック信号の信号線に断線が生じた場合には、第２クロック入力端ＰＡＤＲに非反転クロック信号と同じ位相で変化する信号が現れる。これにより、図５２に示すように、信号ＹＲには信号ＹＩと同様の信号変化が現れることとなる。また、信号ＹＢＲにも信号ＹＢＩと同様の信号変化が現れることとなる。
【０２５２】
さて、二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＩ及びＹＲがともにLowまたはHiの場合にHiとなり、それ以外の場合はLowとなる。図５２においては、信号[A]には、信号ＹＩ及びＹＲがともにLowまたはHiとなったときに、図５１の場合に比べて長時間のパルス状のHiが現れる。その結果、二入力ＮＡＮＤ回路ＮＤ１から出力される信号[B]はLowとなり、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[D]を受けて出力をアサートすることなく、信号[CD1]はLowを出力し続ける。
【０２５３】
一方、二入力ＮＯＲ回路ＮＲ２から出力される信号[F]は、信号ＹＢＩがLow、信号ＹＢＲがHiの場合にHiとなり、それ以外の場合はLowとなる。そして、図５２においては、信号ＹＢＩがLowになり信号ＹＢＲがHiとなるのが短時間であるので、短時間のパルス状のHiが信号[F]に現れる。
【０２５４】
信号[F]がほとんどの期間LowであるのでインバータＩＶ９を介して、ＮＭＯＳトランジスタＮ１のゲートにはHiレベルが伝達される。これにより、ＮＭＯＳトランジスタＮ１はＯＮし、容量Ｃの電荷は放電状態となる。これにより、容量Ｃの一端での信号[G]に上昇はみられない。
【０２５５】
インバータＩＶ１０は、信号[G]を反転してHiレベルの信号CD2として二入力ＡＮＤ回路に入力するので、信号CDは第２Ｄ−フリップフロップ回路Ｆ２ａからの信号CD1の信号変化に依存する。その結果、二入力ＡＮＤ回路ＡＤ５は、信号[CD1]のLow及び[CD2]のHiを受けて、信号[CD]をLowにネゲートして出力する。そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【０２５６】
また、非反転クロック信号及び反転クロック信号がいずれも減衰している場合には、図５３に示すように、信号ＹＩ，ＹＲが互いに逆転した位相でHi⇔Lowを繰り返す。ところが、信号ＹＢＩ，ＹＢＲについては、非反転クロック信号及び反転クロック信号の振幅がＶref1及びＶref2のレベルに達しないため、信号ＹＢＩにはLowが現れ、信号ＹＢＲにはHiが現れることとなる。
【０２５７】
この場合、信号[A]、[B]及び[CD1]については、図５１と同様の信号変化となるが、二入力ＮＯＲ回路ＮＲ２から出力される信号[F]は、Hiのままとなる。信号[F]がHiになるとインバータＩＶ９を介して、ＰＭＯＳトランジスタＰ１のゲートにはLowレベルが伝達される。これにより、ＰＭＯＳトランジスタＰ１はＯＮし、容量Ｃに電荷が蓄積される。これにより、容量Ｃの一端での信号[G]は上昇しようとする。
【０２５８】
図５３においては信号[F]のHiレベルは永続的であるので、信号[G]は所定量の電荷が容量Ｃに蓄積されるまでその上昇を続ける。インバータＩＶ１０は、上昇を終えた信号[G]を反転してLowレベルの信号CD2として二入力ＡＮＤ回路に入力する。その結果、二入力ＡＮＤ回路ＡＤ５は、信号[CD1]のHi及び[CD2]のLowを受けて、信号[CD]をLowにネゲートして出力する。そして、この信号[CD]がLowを出力し続けるので、信号の減衰が生じており、異常であると判断される。
【０２５９】
また、反転クロック信号の信号線に接地電位ＶＳＳへの短絡が生じた場合には、第２クロック入力端ＰＡＤＲには接地電位ＶＳＳに対応するLowが現れる。これにより、図５４に示すように、信号ＹＲ，ＹＢＲにはLowが現れることとなる。
【０２６０】
二入力ＥＸＮＯＲ回路ＥＲ１から出力される信号[A]は、信号ＹＲがLowであって、信号ＹＩがHi⇔Lowと遷移するので、Hi⇔Lowの遷移を繰り返す。よって、信号[B]には、長時間のパルス状のLowが現れる。その結果、第２Ｄ−フリップフロップ回路Ｆ２ａにリセットがかかる。よって、第２Ｄ−フリップフロップ回路Ｆ２ａは、信号[D]を受けて出力をアサートすることなく、信号[CD1]はLowを出力し続ける。
【０２６１】
一方、二入力ＮＯＲ回路ＮＲ２から出力される信号[F]は、信号ＹＢＩがLow、信号ＹＢＲがHiの場合にHiとなり、それ以外の場合はLowとなる。そして、図５４においては、信号ＹＢＲがLowのままであるので、信号[F]はLowのままである。
【０２６２】
信号[F]がLowレベルであるのでインバータＩＶ９を介して、ＮＭＯＳトランジスタＮ１のゲートにはHiレベルが伝達される。これにより、ＮＭＯＳトランジスタＮ１はＯＮし、容量Ｃの電荷は放電状態となる。これにより、容量Ｃの一端での信号[G]に上昇はみられない。
【０２６３】
インバータＩＶ１０は、信号[G]を反転してHiレベルの信号CD2として二入力ＡＮＤ回路に入力するので、信号CDは第２Ｄ−フリップフロップ回路Ｆ２ａからの信号CD1の信号変化に依存する。その結果、二入力ＡＮＤ回路ＡＤ５は、信号[CD1]のLow及び[CD2]のHiを受けて、信号[CD]をLowにネゲートして出力する。そして、この信号[CD]がLowを出力し続けるので、信号線に断線または短絡が生じており、異常であると判断される。
【０２６４】
本実施の形態に係る断線及び短絡検出回路によれば、第４比較器Ｃ４の出力する論理値がLowであり、第５比較器Ｃ５の出力する論理値がHiである場合以外に、二入力ＮＯＲ回路ＮＲ１が信号[F]をアサートし、アサートされた信号[F]はインバータＩＶ９を介してＰＭＯＳトランジスタＰ１に伝達される。これにより、ＰＭＯＳトランジスタＰ１がＯＮすると、抵抗Ｒを介して容量Ｃに電荷が蓄積される。すると、非反転クロック信号及び反転クロック信号の振幅が減衰している場合に、容量Ｃに電荷が蓄積されて二入力ＡＮＤ回路ＡＤ５の出力がネゲートされ、非反転クロック信号及び反転クロック信号の振幅の減衰が生じていると判断できる。よって、差動クロック信号の信号線の断線及び短絡の検出のみならず、非反転クロック信号及び反転クロック信号の振幅の減衰の検出も可能となる。
【図面の簡単な説明】
【０２６５】
【図１】実施の形態１に係る断線及び短絡検出回路を示す図である。
【図２】図１中の差動バッファ部ＤＢ１の詳細構成を示す図である。
【図３】実施の形態１に係る断線及び短絡検出回路における、正常動作時の各部の信号の変化を示すタイミングチャートである。
【図４】実施の形態１に係る断線及び短絡検出回路における、反転クロック信号線の断線時の各部の信号の変化を示すタイミングチャートである。
【図５】実施の形態１に係る断線及び短絡検出回路における、反転クロック信号線の接地電位ＶＳＳへの短絡時の各部の信号の変化を示すタイミングチャートである。
【図６】実施の形態２に係る断線及び短絡検出回路を示す図である。
【図７】実施の形態３に係る断線及び短絡検出回路を示す図である。
【図８】実施の形態３に係る断線及び短絡検出回路における、反転クロック信号線の断線時の各部の信号の変化を示すタイミングチャートである。
【図９】実施の形態４に係る断線及び短絡検出回路を示す図である。
【図１０】二入力ＮＡＮＤ回路ＬＮＤ１〜ＬＮＤ４で構成されるラッチ回路の論理値表を示す図である。
【図１１】実施の形態４に係る断線及び短絡検出回路における、正常動作時の各部の信号の変化を示すタイミングチャートである。
【図１２】実施の形態４に係る断線及び短絡検出回路における、反転クロック信号線の断線時の各部の信号の変化を示すタイミングチャートである。
【図１３】実施の形態４に係る断線及び短絡検出回路における、反転クロック信号線の接地電位ＶＳＳへの短絡時の各部の信号の変化を示すタイミングチャートである。
【図１４】リセット機能付きＤ−フリップフロップ（Low→Hiエッジトリガ）の構成を示す図である。
【図１５】リセット機能付きＤ−フリップフロップ（Hi→Lowエッジトリガ）の構成を示す図である。
【図１６】セット機能付きＤ−フリップフロップ（Low→Hiエッジトリガ）の構成を示す図である。
【図１７】セット機能付きＤ−フリップフロップ（Hi→Lowエッジトリガ）の構成を示す図である。
【図１８】実施の形態５に係る断線及び短絡検出回路を示す図である。
【図１９】実施の形態５に係る断線及び短絡検出回路における、正常動作時の各部の信号の変化を示すタイミングチャートである。
【図２０】実施の形態５に係る断線及び短絡検出回路における、反転クロック信号線の断線時の各部の信号の変化を示すタイミングチャートである。
【図２１】実施の形態５に係る断線及び短絡検出回路における、非反転クロック信号線および反転クロック信号線の接地電位ＶＳＳへの短絡時の各部の信号の変化を示すタイミングチャートである。
【図２２】実施の形態５に係る断線及び短絡検出回路における、非反転クロック信号線および反転クロック信号線の電源電位ＶＤＤへの短絡時の各部の信号の変化を示すタイミングチャートである。
【図２３】実施の形態６に係る断線及び短絡検出回路を示す図である。
【図２４】実施の形態６に係る断線及び短絡検出回路における、正常動作時の各部の信号の変化を示すタイミングチャートである。
【図２５】実施の形態６に係る断線及び短絡検出回路における、反転クロック信号線の断線時の各部の信号の変化を示すタイミングチャートである。
【図２６】実施の形態６に係る断線及び短絡検出回路における、反転クロック信号線の接地電位ＶＳＳへの短絡時の各部の信号の変化を示すタイミングチャートである。
【図２７】実施の形態６に係る断線及び短絡検出回路における、反転クロック信号線の電源電位ＶＤＤへの短絡時の各部の信号の変化を示すタイミングチャートである。
【図２８】実施の形態７に係る断線及び短絡検出回路を示す図である。
【図２９】実施の形態７に係る断線及び短絡検出回路における、短周期クロックの正常動作時の各部の信号の変化を示すタイミングチャートである。
【図３０】実施の形態７に係る断線及び短絡検出回路における、長周期クロックの正常動作時の各部の信号の変化を示すタイミングチャートである。
【図３１】実施の形態８に係る断線及び短絡検出回路を示す図である。
【図３２】実施の形態８に係る断線及び短絡検出回路における、短周期クロックの正常動作時の各部の信号の変化を示すタイミングチャートである。
【図３３】実施の形態８に係る断線及び短絡検出回路における、長周期クロックの正常動作時の各部の信号の変化を示すタイミングチャートである。
【図３４】実施の形態９に係る断線及び短絡検出回路を示す図である。
【図３５】図３４中の差動バッファ部ＤＢ２の詳細構成を示す図である。
【図３６】実施の形態９に係る断線及び短絡検出回路における、非反転クロック信号および反転クロック信号がともに断線した場合の各部の信号の変化を示すタイミングチャートである。
【図３７】実施の形態１０に係る断線及び短絡検出回路を示す図である。
【図３８】実施の形態１０に係る断線及び短絡検出回路における、非反転クロック信号および反転クロック信号がともに断線した場合の各部の信号の変化を示すタイミングチャートである。
【図３９】実施の形態１１に係る断線及び短絡検出回路中の差動バッファ部ＤＢ３の詳細構成を示す図である。
【図４０】実施の形態１１に係る断線及び短絡検出回路における、非反転クロック信号および反転クロック信号がともに断線した場合の各部の信号の変化を示すタイミングチャートである。
【図４１】実施の形態１２に係る断線及び短絡検出回路中の差動バッファ部ＤＢ４の詳細構成を示す図である。
【図４２】実施の形態１２に係る断線及び短絡検出回路における、非反転クロック信号および反転クロック信号がともに断線した場合の各部の信号の変化を示すタイミングチャートである。
【図４３】実施の形態１３に係る断線及び短絡検出回路を示す図である。
【図４４】実施の形態１３に係る断線及び短絡検出回路中の差動バッファ部ＤＢ５の詳細構成を示す図である。
【図４５】実施の形態１３に係る断線及び短絡検出回路における、正常動作時の各部の信号の変化を示すタイミングチャートである。
【図４６】実施の形態１３に係る断線及び短絡検出回路における、反転クロック信号線の断線時の各部の信号の変化を示すタイミングチャートである。
【図４７】実施の形態１３に係る断線及び短絡検出回路における、非反転クロック信号及び反転クロック信号が減衰している場合の各部の信号の変化を示すタイミングチャートである。
【図４８】実施の形態１３に係る断線及び短絡検出回路における、反転クロック信号線の接地電位ＶＳＳへの短絡時の各部の信号の変化を示すタイミングチャートである。
【図４９】実施の形態１３に係る断線及び短絡検出回路における、反転クロック信号線の電源電位ＶＤＤへの短絡時の各部の信号の変化を示すタイミングチャートである。
【図５０】実施の形態１４に係る断線及び短絡検出回路を示す図である。
【図５１】実施の形態１４に係る断線及び短絡検出回路における、正常動作時の各部の信号の変化を示すタイミングチャートである。
【図５２】実施の形態１４に係る断線及び短絡検出回路における、反転クロック信号線の断線時の各部の信号の変化を示すタイミングチャートである。
【図５３】実施の形態１４に係る断線及び短絡検出回路における、非反転クロック信号及び反転クロック信号が減衰している場合の各部の信号の変化を示すタイミングチャートである。
【図５４】実施の形態１４に係る断線及び短絡検出回路における、反転クロック信号線の接地電位ＶＳＳへの短絡時の各部の信号の変化を示すタイミングチャートである。
【符号の説明】
【０２６６】
ＤＢ１〜ＤＢ５  差動バッファ部、Ｒ０Ｉ，Ｒ０Ｒ  終端抵抗、Ｃ１〜Ｃ５  比較器、ＮＲ１，ＮＲ２  二入力ＮＯＲ回路、ＮＤ１，ＮＤ２，ＬＮＤ１〜ＬＮＤ４  二入力ＮＡＮＤ回路、ＡＤ１〜ＡＤ５  二入力ＡＮＤ回路、ＭＸ１  セレクタ回路、ＰＬＣ  ＰＬＬ回路、Ｆ１ａ，Ｆ１ｂ，Ｆ２ａ，Ｆ２ｂ，Ｆ３ｂ，Ｆ４ｂ  Ｄ−フリップフロップ回路、Ｄ１〜Ｄ７  遅延回路、Ｒ  抵抗、Ｃ  容量、Ｐ１，Ｎ１  トランジスタ。
【図１】
2005057677.tif 000003
【図２】
2005057677.tif 000004
【図３】
2005057677.tif 000005
【図４】
2005057677.tif 000006
【図５】
2005057677.tif 000007
【図６】
2005057677.tif 000008
【図７】
2005057677.tif 000009
【図８】
2005057677.tif 000010
【図９】
2005057677.tif 000011
【図１０】
2005057677.tif 000012
【図１１】
2005057677.tif 000013
【図１２】
2005057677.tif 000014
【図１３】
2005057677.tif 000015
【図１４】
2005057677.tif 000016
【図１５】
2005057677.tif 000017
【図１６】
2005057677.tif 000018
【図１７】
2005057677.tif 000019
【図１８】
2005057677.tif 000020
【図１９】
2005057677.tif 000021
【図２０】
2005057677.tif 000022
【図２１】
2005057677.tif 000023
【図２２】
2005057677.tif 000024
【図２３】
2005057677.tif 000025
【図２４】
2005057677.tif 000026
【図２５】
2005057677.tif 000027
【図２６】
2005057677.tif 000028
【図２７】
2005057677.tif 000029
【図２８】
2005057677.tif 000030
【図２９】
2005057677.tif 000031
【図３０】
2005057677.tif 000032
【図３１】
2005057677.tif 000033
【図３２】
2005057677.tif 000034
【図３３】
2005057677.tif 000035
【図３４】
2005057677.tif 000036
【図３５】
2005057677.tif 000037
【図３６】
2005057677.tif 000038
【図３７】
2005057677.tif 000039
【図３８】
2005057677.tif 000040
【図３９】
2005057677.tif 000041
【図４０】
2005057677.tif 000042
【図４１】
2005057677.tif 000043
【図４２】
2005057677.tif 000044
【図４３】
2005057677.tif 000045
【図４４】
2005057677.tif 000046
【図４５】
2005057677.tif 000047
【図４６】
2005057677.tif 000048
【図４７】
2005057677.tif 000049
【図４８】
2005057677.tif 000050
【図４９】
2005057677.tif 000051
【図５０】
2005057677.tif 000052
【図５１】
2005057677.tif 000053
【図５２】
2005057677.tif 000054
【図５３】
2005057677.tif 000055
【図５４】
2005057677.tif 000056