(57)【要約】【課題】ＭＯＳトランジスタについて高い相対精度を有する半導体装置及びその製造方法を提供する。【解決手段】素子領域１１を有するシリコン基板１０と、素子領域１１上にゲート絶縁膜１４を介して形成されたゲート電極２０を有するトランジスタと、ゲート電極２０上に層間絶縁膜３２を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、ゲート電極２０が形成された領域と素子領域１１とが重なる領域よりも外側に周縁部が位置するダミーメタル層５２とを有する。【選択図】  図１
2005093887.tif 000002
【特許請求の範囲】
【請求項１】
素子領域を有する半導体基板と、
前記素子領域上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、
前記ゲート電極上に絶縁膜を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、前記ゲート電極が形成された領域と前記素子領域とが重なる領域よりも外側に周縁部が位置するメタル層と
を有することを特徴とする半導体装置。
【請求項２】
第１の素子領域及び第２の素子領域を有する半導体基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有する第１のトランジスタと、
前記第１のトランジスタと対をなすトランジスタであって、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有する第２のトランジスタと、
前記第１のゲート電極上に絶縁膜を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、前記第１のゲート電極が形成された領域と前記第１の素子領域とが重なる領域よりも外側に周縁部が位置する第１のメタル層と、
前記第２のゲート電極上に前記絶縁膜を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、前記第２のゲート電極が形成された領域と前記第２の素子領域とが重なる領域よりも外側に周縁部が位置する第２のメタル層と
を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１のメタル層及び前記第２のメタル層は、電気的に接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記メタル層は、水素を吸蔵する性質を有する前記金属材料よりなる金属膜と、水素を吸蔵する性質を有さない他の金属材料よりなる他の金属膜との積層膜よりなる
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記絶縁膜上に形成され、前記メタル層と同層の金属膜よりなる配線層を更に有する
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置において、
前記金属材料は、チタン、マグネシウム、チタンを含む合金、又はマグネシウムを含む合金である
ことを特徴とする半導体装置。
【請求項７】
半導体基板に素子領域を画定する工程と、
前記素子領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上に、絶縁膜を介して、水素を吸蔵する性質を有する金属材料よりなる金属膜を形成する工程と、
前記金属膜をパターニングすることにより、前記ゲート電極上に、前記金属膜よりなり、前記ゲート電極が形成された領域と前記素子領域とが重なる領域よりも外側に周縁部が位置するメタル層を形成する工程と、
前記メタル層が形成された前記半導体基板を、水素を含む雰囲気中で熱処理する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
水素を含む雰囲気中で前記半導体基板を熱処理する工程では、前記メタル層により、前記半導体基板と前記ゲート絶縁膜との界面の水素終端化を均一に抑制する
ことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板に第１の素子領域及び第２の素子領域を画定する工程と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを形成する工程と、
前記第１のゲート電極上に、絶縁膜を介して、水素を吸蔵する性質を有する金属材料よりなる金属膜を形成する工程と、
前記金属膜をパターニングすることにより、前記第１のゲート電極上に、前記金属膜よりなり、前記第１のゲート電極が形成された領域と前記第１の素子領域とが重なる領域よりも外側に周縁部が位置するメタル層を形成する工程と、
前記メタル層が形成された前記半導体基板を、水素を含む雰囲気中で熱処理する工程とを有し、
水素を含む雰囲気中で前記半導体基板を熱処理する工程では、前記メタル層により前記半導体基板と前記第１のゲート絶縁膜との界面の水素終端化を均一に抑制する一方、前記半導体基板と前記第２のゲート絶縁膜との界面を水素終端化する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記メタル層を形成する工程では、前記金属膜をパターニングすることにより、前記メタル層とともに前記金属膜よりなる配線層を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを有する半導体装置及びその製造方法に係り、特に、工程ダメージを回復するために水素アニール処理が施される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタに対して、エッチング等による工程ダメージを回復するために水素アニール処理が施されている。このような水素アニール処理は、例えば、水素及び窒素を含む雰囲気中、水素濃度５〜２０％、温度３５０〜４５０℃、時間１０〜１３０分の条件で行われている（特許文献１を参照）。
【０００３】
さらに、工程ダメージを回復するための水素アニール処理において、チタン層を含む配線材層が存在する場合でも十分なダメージの回復を可能にするべく、チタン層による水素吸蔵量を考慮してアニール雰囲気中の水素濃度を設定する半導体装置の製造方法も提案されている（特許文献２を参照）。
【特許文献１】特開平７−  ７４１６７号公報
【特許文献２】特開平９−２５２１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、半導体集積回路におけるＭＯＳトランジスタについて、高い相対精度が要求される場合がある。このような半導体集積回路としては、例えば、オペアンプ・コンパレータの差動回路部、逐次Ａ／Ｄコンバータ、パイプラインＡ／Ｄコンバータ等で使用されるコンパレータ部に用いられる差動回路や、電流出力型Ｄ／Ａコンバータのカレントミラー部に用いられるカレントミラー回路等がある。これらの半導体集積回路は、種々の電気機器や通信システムに用いられている。例えば、携帯電話、モデム等におけるオペアンプ、デジタルカメラ、ビデオカメラ、センサー等における遂次Ａ／Ｄコンバータ、無線ＬＡＮ、ＦＷＡ（Fixed Wireless Access）、デジタルＴＶ等におけるパイプラインＡ／Ｄコンバータ、ＴＶ、ＶＴＲ、デジタルカメラ、ビデオカメラ、無線ＬＡＮ、ＦＷＡ等における電流出力型Ｄ／Ａコンバータに用いられている。
【０００５】
図１１は、ＭＯＳランジスタについて高い相対精度が必要とされる差動回路の一例を示す回路図である。図示するように、ＣＭＯＳトランジスタ１００と抵抗素子１０２とが直列に接続された回路が並列に接続されている。それぞれの抵抗素子１０２の一端は、差動対回路に電源電圧を印加する電源線に接続されている。また、ＣＭＯＳトランジスタ１００のソース／ドレインの一方が、接地電位線に接続されている。このような差動回路において、ＣＭＯＳトランジスタを構成する各ＭＯＳトランジスタについて、高い相対精度が要求される。
【０００６】
しかしながら、今般の半導体装置の製造工程は低温化が図られている。このため、トランジスタのゲート電極の面積が大きくなるほど、上述した工程ダメージを回復するための水素アニール処理によって、半導体基板とゲート絶縁膜との界面に存在するダングリングボンドの水素終端化にムラが生じてしまうこととなる。この結果、ＭＯＳトランジスタについて高い相対精度を実現することは困難であった。
【０００７】
本発明の目的は、ＭＯＳトランジスタについて高い相対精度を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的は、素子領域を有する半導体基板と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、前記ゲート電極上に絶縁膜を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、前記ゲート電極が形成された領域と前記素子領域とが重なる領域よりも外側に周縁部が位置するメタル層とを有することを特徴とする半導体装置により達成される。
【０００９】
また、上記目的は、第１の素子領域及び第２の素子領域を有する半導体基板と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有する第１のトランジスタと、前記第１のトランジスタと対をなすトランジスタであって、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有する第２のトランジスタと、前記第１のゲート電極上に絶縁膜を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、前記第１のゲート電極が形成された領域と前記第１の素子領域とが重なる領域よりも外側に周縁部が位置する第１のメタル層と、前記第２のゲート電極上に前記絶縁膜を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、前記第２のゲート電極が形成された領域と前記第２の素子領域とが重なる領域よりも外側に周縁部が位置する第２のメタル層とを有することを特徴とする半導体装置により達成される。
【００１０】
また、上記目的は、半導体基板に素子領域を画定する工程と、前記素子領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極上に、絶縁膜を介して、水素を吸蔵する性質を有する金属材料よりなる金属膜を形成する工程と、前記金属膜をパターニングすることにより、前記ゲート電極上に、前記金属膜よりなり、前記ゲート電極が形成された領域と前記素子領域とが重なる領域よりも外側に周縁部が位置するメタル層を形成する工程と、前記メタル層が形成された前記半導体基板を、水素を含む雰囲気中で熱処理する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１１】
また、上記目的は、半導体基板に第１の素子領域及び第２の素子領域を画定する工程と、前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを形成する工程と、前記第１のゲート電極上に、絶縁膜を介して、水素を吸蔵する性質を有する金属材料よりなる金属膜を形成する工程と、前記金属膜をパターニングすることにより、前記第１のゲート電極上に、前記金属膜よりなり、前記第１のゲート電極が形成された領域と前記第１の素子領域とが重なる領域よりも外側に周縁部が位置するメタル層を形成する工程と、前記メタル層が形成された前記半導体基板を、水素を含む雰囲気中で熱処理する工程とを有し、水素を含む雰囲気中で前記半導体基板を熱処理する工程では、前記メタル層により前記半導体基板と前記第１のゲート絶縁膜との界面の水素終端化を均一に抑制する一方、前記半導体基板と前記第２のゲート絶縁膜との界面を水素終端化することを特徴とする半導体装置の製造方法により達成される。
【発明の効果】
【００１２】
以上の通り、本発明によれば、素子領域を有する半導体基板と、素子領域上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、ゲート電極上に絶縁膜を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、ゲート電極が形成された領域と素子領域とが重なる領域よりも外側に周縁部が位置するメタル層とを有するので、製造工程における水素アニール処理の際に、シリコン基板とゲート絶縁膜との界面の水素終端化を均一に抑制することができる。これにより、ＭＯＳトランジスタについて高い相対精度を得ることができる。
【発明を実施するための最良の形態】
【００１３】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図８を用いて説明する。図１は本実施形態による半導体装置の構造を示す概略図、図２はＭＯＳトランジスタの閾値電圧のダミーカバー層に対する依存を示すグラフ、図３は信号配線と同形状のダミーカバー層が形成された半導体装置の構造を示す平面図、図４はダミーカバー層が形成されていない従来の半導体装置の構造を示す平面図、図５乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１４】
まず、本実施形態による半導体装置の構造について図１を用いて説明する。図１（ａ）は本実施形態による半導体装置の構造を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ′線断面図である。
【００１５】
シリコン基板１０上には、素子領域１１を画定する素子分離膜１２が形成されている。
【００１６】
素子領域１１のシリコン基板１０上には、シリコン酸化膜よりなるゲート絶縁膜１４を介して、ポリシリコン膜１６とタングステンシリサイド膜１８とが順次積層されてなるゲート電極２０が形成されている。ゲート電極２０の側壁部には、サイドウォール絶縁膜２２が形成されている。
【００１７】
素子領域１１のシリコン基板１０内には、ゲート電極２０に自己整合で、ドーパント不純物が低濃度に導入され、これにより低濃度拡散層２４が形成されている。さらに、サイドウォール絶縁膜２２及びゲート電極２０に自己整合で、ドーパント不純物が高濃度に導入され、これにより高濃度拡散層２６が形成されている。これら低濃度拡散層２４及び高濃度拡散層２６により、ＬＤＤ（Lightly Doped Drain）構造のソース／ドレイン拡散層２８が構成されている。ソース／ドレイン拡散層２８上には、シリサイド膜３０が形成されている。
【００１８】
こうして、素子領域のシリコン基板１０上に、ゲート電極２０と、ソース／ドレイン拡散層２８とを有するＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、例えば、差動回路の一部又はカレントミラー回路の一部を構成するものである。
【００１９】
ＭＯＳトランジスタが形成されたシリコン基板１０上には、層間絶縁膜３２が形成されている。層間絶縁膜３２は、例えば、膜厚２０ｎｍのシリコン酸化膜３４と、シリコン酸化膜３４上に形成された膜厚７０ｎｍのシリコン窒化膜３６と、シリコン窒化膜３６上に形成された膜厚７００ｎｍのシリコン酸化膜３８とから構成されている。
【００２０】
層間絶縁膜３２には、シリサイド膜３０に達するコンタクトホール４０が形成されている。コンタクトホール４０には、シリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続されたコンタクトプラグ４２が埋め込まれている。
【００２１】
コンタクトプラグ４２が埋め込まれた層間絶縁膜３２上には、コンタクトプラグ４２及びシリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続された配線層４４が形成されている。配線層４４は、例えば、層間絶縁膜３２上に順次積層された膜厚６０ｎｍのチタン（Ｔｉ）膜と膜厚３０ｎｍの窒化チタン（ＴｉＮ）膜とよりなる積層膜４６と、積層膜４６上に形成された膜厚４００ｎｍのアルミニウム膜４８と、アルミニウム膜４８上に順次積層された膜厚５ｎｍのチタン膜と膜厚７０ｎｍの窒化チタン膜とからなる積層膜５０とより構成されている。また、ダミーメタル層５２は、例えば、図１（ａ）に示すように、矩形状の平面形状を有している。
【００２２】
ソース／ドレイン拡散層２８に電気的に接続する配線層４４間の層間絶縁膜３２上には、ゲート電極２０の上方を含む領域に、水素を吸蔵する性質を有する金属材料よりなり、ゲート電極２０が形成された領域と素子領域１１とが重なる領域よりも外側に周縁部が位置するダミーメタル層５２が形成されている。ダミーメタル層５２は、例えば、配線層４４を構成する金属膜と同じ金属膜から構成され、層間絶縁膜３２上に順次積層されたチタン膜と窒化チタン膜とよりなる積層膜４６と、積層膜４６上に形成されたアルミニウム膜４８と、アルミニウム膜４８上に順次積層されたチタン膜と窒化チタン膜とよりなる積層膜５０とから構成されている。積層膜４６及び積層膜５０に含まれるチタンは、水素を吸蔵する性質を有している。これに対し、アルミニウム膜４８は、水素を吸蔵する性質を有していない。ダミーメタル層５２の電位は、例えば接地電位等の所定の電位に固定されているか、或いはフローティングとなっている。
【００２３】
ＭＯＳトランジスタのチャネルの延在方向、すなわちゲート電極２０の延在方向に直交する方向（図１（ａ）及び図１（ｂ）紙面の横方向）では、ダミーメタル層５２は、図１（ａ）及び図１（ｂ）に示すように、ゲート電極２０よりも幅広に形成されており、ゲート電極２０の上方の領域の両側にそれぞれ張り出した庇部５２ａを有している。例えば、幅１μｍのゲート電極２０に対し、ダミーメタル層５２は６μｍの幅を有し、ゲート電極２０の両側にそれぞれ２．５μｍの幅で張り出した庇部５２ａを有している。また、このダミーメタル層５２の庇部５２ａの幅に対する層間絶縁膜３２の厚さの比は、例えば、０．７９（μｍ）／２．５（μｍ）＝０．３１６となっている。
【００２４】
ゲート電極２０の延在方向（図１（ａ）紙面の縦方向）では、ダミーメタル層５２は、図１（ａ）に示すように、素子領域１１よりも幅広に形成されており、素子領域１１の両側にそれぞれ張り出した庇部５２ｂを有している。例えば、ソース／ドレイン拡散層２８の両側にそれぞれ２．５μｍの幅で張り出した庇部５２ｂを有している。このダミーメタル層５２の庇部５２ｂの幅に対する層間絶縁膜３２の厚さの比は、庇部５２ａと同様に、例えば、０．７９（μｍ）／２．５（μｍ）＝０．３１６となっている。
【００２５】
このように、本実施形態による半導体装置は、ゲート電極２０上に層間絶縁膜３２を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、ゲート電極２０が形成された領域と素子領域１１とが重なる領域よりも外側に周縁部が位置するダミーメタル層５２を有することに主たる特徴がある。
【００２６】
半導体製造装置の配線製造過程におけるトランジスタの特性変動の一因には、ゲート電極に帯電ストレスが蓄積することがある。このゲート電極における帯電ストレスの蓄積は、配線層間膜の成膜時に発生するプラズマや、配線電極加工時に飛来するイオンなどによってもたらされる。ゲート電極に帯電ストレスが蓄積することによってゲート絶縁膜の界面準位が増加する結果、トランジスタ特性に変動が引き起こされる。
【００２７】
このようなトランジスタの特性変動の大半は、配線製造工程後に行われる最終アニール工程の熱によって回復する。また、水素雰囲気中の最終アニールにより、半導体基板とゲート絶縁膜との界面が水素終端化され、ホットキャリア寿命の向上が実現されている。しかし、トランジスタのソース／ドレイン電極にシリサイドを用いたり、配線材料にアルミニウムと銅との合金や銅を用いたりしている今般の半導体装置の製造プロセスでは配線製造工程の熱履歴をできるだけ低くする必要がある。このため、最終の水素アニールも高温に設定することは困難となっている。このため、特に水素アニールによる半導体基板とゲート絶縁膜との界面の水素終端化は不均一なものとなっている。また、エレクトロマイグレーションによる配線の劣化を抑制するために、配線材料の一部にチタンを用いる場合が非常に多くなっている。チタンは水素を吸蔵する性質を有するため、チタンを用いた配線が近傍に配置されている半導体基板とゲート絶縁膜との界面の水素終端化は部分的に抑制される。
【００２８】
このように、処理温度の低温化や、配線材料としてのチタンの使用等に起因して、今般のＭＯＳトランジスタでは、半導体基板とゲート絶縁膜との界面は十分に水素終端化されておらず、水素終端化にムラが発生している。この水素終端化のムラは、閾値電圧の変動の原因となる等、ＭＯＳトランジスタの相対精度の低下の一因となっている。
【００２９】
本実施形態による半導体装置は、チタン等の金属が有する水素吸蔵作用を利用して、チタン等の水素を吸蔵する性質を有する金属材料を含むダミーメタル層５２によりゲート電極２０の上方を含む領域を覆うことにより、水素アニール処理におけるシリコン基板１０とゲート絶縁膜１４との界面の水素終端化を均一に抑制する。水素終端化そのものを均一に抑制するにより、シリコン基板１０とゲート絶縁膜１４との界面に水素終端のムラが生じることもなく、ＭＯＳトランジスタについて高い相対精度を得ることができる。
【００３０】
なお、ダミーメタル層５２の庇部５２ａがゲート電極２０の外側に張り出した幅又は庇部５２ｂが素子領域１１の外側に張り出した幅に対する層間絶縁膜３２の厚さの比、すなわちゲート電極２０が形成された領域と素子領域１１とが重なる領域とダミーメタル層５２の周縁部との間隔に対する、シリコン基板１０とダミーメタル層５２との間隔の比は適宜設定することができるが、この比を０．３２以下にすることにより、より確実にシリコン基板１０とゲート絶縁膜１４との界面の水素終端化を均一に抑制することができる。
【００３１】
本実施形態によれば、ＭＯＳトランジスタを有する半導体装置、特に、アナログ回路等に用いられ、動作頻度が非常に少なくホットキャリア寿命よりも特性安定性の方が重視され高い相対精度が要求されるＭＯＳトランジスタを有する半導体装置において、シリコン基板１０とゲート絶縁膜１４との界面における水素終端化を均一に抑制することにより、相対精度を向上することができる。
【００３２】
図２は、ＭＯＳトランジスタの閾値電圧のダミーカバー層に対する依存を示すグラフである。図２（ａ）に示すグラフはＮ型ＭＯＳトランジスタの場合、図２（ｂ）に示すグラフはＰ型ＭＯＳトランジスタの場合について、それぞれ閾値電圧のばらつきΔＶｔｈを測定し、この分布の割合（％）をプロットしたものである。なお、ΔＶｔｈは、閾値電圧をＶｔｈ（ｎ）、その中央値（メジアン）をMedian（Ｖｔｈ（ｎ））として、ΔＶｔｈ＝Ｖｔｈ（ｎ）−Median（Ｖｔｈ（ｎ））と表されるものである。また、図２（ａ）及び図２（ｂ）に示すグラフ中、○で示すプロットは図１に示す本実施形態による半導体装置についての測定結果を示すものである。□で示すプロットは図１のダミーカバー層５２に代えて信号配線と同形状のダミーカバー層５４が形成された図３に示す半導体装置についての測定結果を示すものである。なお、図３に示す半導体装置では、ソース／ドレイン拡散層に電気的に接続する配線層４４間の層間絶縁膜上にはダミーメタル層５４は形成されていない。◇で示すプロットはダミーカバー層５２が形成されていない図４に示す従来の半導体装置についての測定結果を示すものである。
【００３３】
図２（ａ）及び図２（ｂ）に示すグラフから明らかなように、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのいずれの場合においても、ゲート電極２０の上方を含む領域を覆うダミーメタル層５２を有する図１に示す本実施形態による半導体装置が、ダミーメタル層５２が形成されていない図４に示す従来の半導体装置に比べて特性のばらつきが小さくなっていることが分かる。この結果により、本実施形態によれば、ＭＯＳトランジスタの相対精度を向上し、また、ＭＯＳトランジスタの小面積化を図ることができるといえる。
【００３４】
次に、本実施形態による半導体装置の製造方法について図５乃至図８を用いて説明する。
【００３５】
まず、シリコン基板１０表面に素子分離膜１２を形成する（図（ａ）を参照）。素子分離膜１２は、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、次のようにして形成することができる。まず、シリコン基板１０として例えば比抵抗１０±１．５Ω・ｃｍ、結晶面（１００）、厚さ１μｍのｐ型エピタキシャルウェハを、例えば窒素を含む雰囲気中、例えば８５０℃の温度で熱酸化することにより、シリコン基板１０の表面に、例えば膜厚５ｎｍのシリコン酸化膜よりなるパッド酸化膜を形成する。次いで、全面に、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、例えば厚さ１１５ｎｍのシリコン窒化膜を堆積する。次いで、フォトリソグラフィー及びドライエッチングにより、シリコン窒化膜を所定の形状にパターニングし、素子領域となる領域にシリコン窒化膜を残存させる。次いで、ドライ酸素雰囲気中、１１００℃の熱処理により、シリコン窒化膜をマスクとして基板を酸化し、例えば膜厚３７０ｎｍのシリコン酸化膜よりなる素子分離膜１２を形成する。素子分離膜１２の形成後、酸化膜成長のマスクとして用いたシリコン窒化膜をウェットエッチングにより除去する。こうして、ＬＯＣＯＳ法により、素子領域１１を画定する素子分離膜１２が形成される。なお、素子分離膜１２は、ＳＴＩ（Shallow Trench Isolation）法等の他の方法により形成してもよい。
【００３６】
次いで、パッド酸化膜を除去した後、例えば熱酸化法によりシリコン基板１０の表面を熱酸化し、素子領域上に、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する（図５（ｂ）を参照）。
【００３７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのポリシリコン膜１６を堆積する。
【００３８】
次いて、ポリシリコン膜１４上に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのタングステンシリサイド膜１８を堆積する。
【００３９】
次いで、フォトリソグラフィー及びドライエッチングにより、タングステンシリサイド膜１８及びポリシリコン膜１６をパターニングし、素子領域１１に、ポリシリコン膜１６とタングステンシリサイド膜１８とが積層されてなるゲート電極２０を形成する（図５（ｃ）を参照）。
【００４０】
次いで、ゲート電極２０をマスクとして、例えば砒素（Ａｓ）イオンをイオン注入し、ゲート電極２０の両側のシリコン基板１０内に、ＬＤＤ構造の低濃度拡散層２４となる低濃度の不純物拡散領域５６を形成する（図６（ａ）を参照）。
【００４１】
次いで、全面に例えばＣＶＤ法により例えば膜厚１２０ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、ゲート電極２０の側壁部にシリコン酸化膜よりなるサイドウォール絶縁膜２２を形成する。
【００４２】
次いで、ゲート電極２０及びサイドウォール絶縁膜２２をマスクとして、例えば砒素（Ａｓ）イオンをイオン注入し、ゲート電極２０及びサイドウォール絶縁膜２２の両側のシリコン基板１０内に、ＬＤＤ構造の高濃度拡散層２６となる高濃度の不純物拡散領域を形成する。
【００４３】
次いで、所定の熱処理を行い注入した不純物を活性化し、ゲート電極２０の両側のシリコン基板１０内に、低濃度拡散層２４及び高濃度拡散層２６により構成されるＬＤＤ構造のソース／ドレイン拡散層２８を形成する（図６（ｂ）を参照）。
【００４４】
次いで、サリサイドプロセスにより、ソース／ドレイン拡散層２８上に、選択的にシリサイド膜３０を形成する（図６（ｃ）を参照）。例えば、全面にチタン等の金属膜を堆積し、熱処理によりシリコン露出部と反応させてシリサイド膜を形成し、その後に未反応の金属膜を除去することにより、ソース／ドレイン拡散層２８にシリサイド膜３０を形成する。
【００４５】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚２０ｎｍのシリコン酸化膜（ＨＴＯ（High Temperature Oxide）膜）３４を堆積する。
【００４６】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚７０ｎｍのシリコン窒化膜３６を堆積する。なお、このシリコン窒化膜３６は、ＭＯＳトランジスタが形成されたシリコン基板１０側への水分の進入を遮断するためのものである。また、シリコン窒化膜３６の屈折率は、例えば２．２４である。
【００４７】
次いで、全面に、例えばＴＥＯＳ（tetraethoxysilane）を主原料とするプラズマＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜３８を堆積する。
【００４８】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン酸化膜３８を平坦化する。
【００４９】
こうして、シリコン酸化膜３４と、シリコン窒化膜３６と、シリコン酸化膜３８とが順次積層されてなる層間絶縁膜３２が形成される（図７（ａ）を参照）。
【００５０】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜３２に、シリサイド膜３０に達するコンタクトホール４０を形成する（図７（ｂ）を参照）。なお、コンタクトホール４０の形成後、コンタクト補償用のイオン注入を行ってもよい。この場合には、イオン注入後に、不純物を活性化するためのアニールを行う。
【００５１】
次いで、例えばＣＶＤ法により、例えば膜厚３０ｎｍのチタン膜と、例えば膜厚２０ｎｍの窒化チタン膜とを順次堆積し、ＴｉＮ／Ｔｉ構造の接着層５８を形成する。ここで、チタン膜を堆積した後窒化チタン膜を堆積する前に、窒素雰囲気中で熱処理を行い、チタン膜表面を窒化する。これは、接着層５８の形成後に堆積するタングステン膜６０のソースガスであるＷＦ６がチタンを腐食する性質を有するため、予めチタン膜の表面を窒化しておくことによりチタンの腐食を防止し、タングステン膜の異常成長を防止するためである。
【００５２】
次いで、接着層５８上に、例えばＷＦ６を主原料とするＣＶＤ法により、例えば膜厚４００ｎｍのタングステン膜６０を堆積する。
【００５３】
次いで、例えばＣＭＰ法により、タングステン膜６０及び接着層５８を平坦に除去し、接着層５８及びタングステン膜６０をコンタクトホール４０内に選択的に残存させる。こうして、コンタクトホール４０内に、接着層５８及びタングステン膜６０よりなるコンタクトプラグ４２を形成する（図７（ｃ）を参照）。
【００５４】
次いで、コンタクトプラグ４２が埋め込まれた層間絶縁膜３２上に、例えばＣＶＤ法により、例えば膜厚６０ｎｍのチタン膜と、例えば膜厚３０ｎｍの窒化チタン膜を順次堆積する。こうして、チタン膜と窒化チタン膜とよりなる積層膜４６を形成する。
【００５５】
次いで、積層膜４６上に、例えばスパッタ法により、例えば膜厚４００ｎｍのアルミニウム膜４８を形成する。
【００５６】
次いで、アルミニウム膜４８上に、例えばＣＶＤ法により、例えば膜厚５ｎｍのチタン膜と、例えば膜厚７０ｎｍの窒化チタン膜を順次堆積する。こうして、チタン膜と窒化チタン膜とよりなる積層膜５０を形成する（図８（ａ）を参照）。
【００５７】
次いで、フォトリソグラフィー及びドライエッチングにより、積層膜５０、アルミニウム膜４８、及び積層膜４６をパターニングする。これにより、積層膜４６、アルミニウム膜４８、及び積層膜５０よりなり、コンタクトプラグ４２及びシリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続された配線層４４を形成する。同時に、積層膜４６、アルミニウム膜４８、及び積層膜５０よりなり、ゲート電極２０の上方を含む領域を覆うダミーメタル層５２を形成する（図８（ｂ）を参照）。
【００５８】
次いで、エッチング等による半導体装置へのダメージを回復するために、水素と窒素との混合雰囲気中で、例えば４００℃、３０分間の熱処理を行う。ここで、ゲート電極２０の上方を含む領域を覆うように水素を吸蔵する性質を有する金属を含むダミーメタル層５２が形成されているため、シリコン基板１０とゲート絶縁膜１４との界面の水素終端化が均一に抑制される。
【００５９】
こうして、図１に示す半導体装置が製造される。
【００６０】
このように、本実施形態によれば、ゲート電極２０上に層間絶縁膜３２を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、ゲート電極２０が形成された領域と素子領域１１とが重なる領域よりも外側に周縁部が位置するダミーメタル層５２によりゲート電極２０の上方を含む領域を覆うことにより、水素アニール処理の際に、シリコン基板１０とゲート絶縁膜１４との界面の水素終端化を均一に抑制することができる。こうして水素終端化そのものを均一に抑制するにより、シリコン基板１０とゲート絶縁膜１４との界面に水素終端のムラが生じることもなく、ＭＯＳトランジスタについて高い相対精度を得ることができる。
【００６１】
なお、本実施形態では、Ｎ型ＭＯＳトランジスタを形成する場合について説明したが、Ｐ型トランジスタについても同様に本発明を適用することができる。
【００６２】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図９を用いて説明する。図９は本実施形態による半導体装置の構造を示す断面図である。なお、第１実施形態による半導体装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００６３】
本実施形態による半導体装置は、第１実施形態による半導体装置と同様の構造を有する複数の半導体装置が同一のシリコン基板に形成されており、この複数の半導体装置のダミーメタル層が接地電位に電気的に接続されていることに主たる特徴がある。
【００６４】
すなわち、図９に示すように、ＭＯＳトランジスタを有する第１実施形態による半導体装置と同様の構造の複数の半導体装置６２ａ、６２ｂがシリコン基板１０に形成されている。半導体装置６２ａ、６２ｂは互いに対をなすトランジスタであって、例えば、差動回路の一部又はカレントミラー回路の一部を構成するものである。
【００６５】
各半導体装置６２ａ、６２ｂには、第１実施形態による半導体装置と同様に、層間絶縁膜３２のゲート電極２０の上方を含む領域に、ダミーメタル層５２が形成されている。各半導体装置６２ａ、６２ｂのダミーメタル層５２は、互いに電気的に接続され、さらにこれらの電位は接地電位に固定されている。
【００６６】
このように、本実施形態による半導体装置は、第１実施形態による半導体装置と同様に、ゲート電極２０上に層間絶縁膜３２を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、ゲート電極２０が形成された領域と素子領域１１とが重なる領域よりも外側に周縁部が位置するダミーメタル層５２によりゲート電極２０の上方を含む領域を覆うことによって、水素アニール処理の際にシリコン基板１０とゲート絶縁膜１４との界面の水素終端化を均一に抑制してＭＯＳトランジスタについて高い相対精度を実現する。さらに、本実施形態による半導体装置は、各半導体装置６２ａ、６２ｂのダミーメタル層５２を互いに電気的に接続し、これらの電位を接地電位に固定することにより、外来ノイズを効果的に遮断することができる。これにより、ＭＯＳトランジスタの動作特性を向上することができる。
【００６７】
なお、本実施形態では、各半導体装置６２ａ、６２ｂのダミーメタル層５２が互いに電気的に接続され、これらの電位が接地電位に固定されている場合について説明したが、接地電位に限らず所定の電位に固定されていればよい。また、必ずしも所定の電位に固定されている必要はなく、図１０に示すように、各半導体装置６２ａ、６２ｂのダミーメタル層５２が互いに電気的に接続され、これらの電位がフローティングになっていてもよい。
【００６８】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００６９】
例えば、上記実施形態では、水素を吸蔵する性質を有する金属を含む積層膜４６、水素を吸蔵する性質を有さないアルミニウム膜４８、及び水素を吸蔵する性質を有する金属を含む積層膜５０が順次積層されてなるダミーメタル層５２を形成したが、ダミーメタル層５２の材料及び構造はこれに限定されるものではない。ダミーメタル層５２は、チタン、マグネシウム（Ｍｇ）、チタンを含む合金、又はマグネシウムを含む合金等の水素を吸蔵する性質を有する金属を少なくとも含むものであればよい。
【００７０】
また、上記実施形態では、第１層目の配線層４４までを形成する場合について説明したが、必要に応じて、第２層目以降の配線層を形成してもよい。第２層目以降の配線層を形成する場合においても、第１層目の配線層４４とともに形成したダミーメタル層５２と同様のダミーメタル層を形成してもよい。こうして各配線層とともに複数のダミーメタル層を形成することにより、シリコン基板１０とゲート絶縁膜１４との界面の水素終端化を更に抑制することができ、ＭＯＳトランジスタの相対精度を更に向上することができる。
【００７１】
また、上記実施形態では、ダミーメタル層５２を、配線層４４と同層の金属膜をパターニングすることにより形成する場合について説明したが、ダミーメタル層５２を配線層４４と別個独立に形成してもよい。
【００７２】
また、上記実施形態では、ダミーメタル層５２が矩形状の平面形状を有する場合について説明したが、ダミーメタル層５２の平面形状は矩形状に限定されるものではない。
【００７３】
また、上記実施形態では、ゲート電極２０上にダミーメタル層５２が形成されたＭＯＳトランジスタを形成する場合について説明したが、ゲート電極２０上にダミーメタル層５２が形成されたＭＯＳトランジスタと、ゲート電極２０上にダミーメタル層５２が形成されていないＭＯＳトランジスタとを同一の半導体基板上に混在するように形成してもよい。この場合において、製造工程の水素アニール処理の際に、ダミーメタル層５２が形成されたＭＯＳトランジスタにおいては、半導体基板とゲート絶縁膜との界面の水素終端化を均一に抑制して相対精度を向上する一方、ダミーメタル層５２が形成されていないＭＯＳトランジスタにおいては、半導体基板とゲート絶縁膜との界面を水素終端化して工程ダメージを回復することができる。すなわち、同一の半導体基板上に形成されるＭＯＳトランジスタの各々の使用目的等に応じて、ダミーメタル層５２の有無を適宜選択することにより、相対精度の向上を優先させ、又は工程ダメージの回復を優先させることができる。
【００７４】
また、上記実施形態では、ポリシリコン膜１６及びタングステンシリサイド膜１８が順次積層されてなるゲート電極２０を形成したが、ゲート電極２０の材料及び構造はこれに限定されるものではない。例えば、タングステンシリサイド膜１８を形成せずに、ポリシリコン膜１６よりなるゲート電極２０を形成してもよい。
【００７５】
また、上記実施形態では、熱酸化法によりシリコン酸化膜よりなるゲート絶縁膜１４を形成したが、ゲート絶縁膜１４の材料はこれに限定されるものではない。例えば、シリコン窒化酸化膜よりなるゲート絶縁膜１４を形成してもよい。
【００７６】
また、上記実施形態では、シリコン酸化膜３４、シリコン窒化膜３６、及びシリコン酸化膜３８が順次積層されてなる層間絶縁膜３２を形成したが、層間絶縁膜３２の材料及び構造はこれに限定されるものではない。
【００７７】
（付記１）
素子領域を有する半導体基板と、
前記素子領域上にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、
前記ゲート電極上に絶縁膜を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、前記ゲート電極が形成された領域と前記素子領域とが重なる領域よりも外側に周縁部が位置するメタル層と
を有することを特徴とする半導体装置。
【００７８】
（付記２）
第１の素子領域及び第２の素子領域を有する半導体基板と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有する第１のトランジスタと、
前記第１のトランジスタと対をなすトランジスタであって、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有する第２のトランジスタと、
前記第１のゲート電極上に絶縁膜を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、前記第１のゲート電極が形成された領域と前記第１の素子領域とが重なる領域よりも外側に周縁部が位置する第１のメタル層と、
前記第２のゲート電極上に前記絶縁膜を介して形成され、水素を吸蔵する性質を有する金属材料よりなり、前記第２のゲート電極が形成された領域と前記第２の素子領域とが重なる領域よりも外側に周縁部が位置する第２のメタル層と
を有することを特徴とする半導体装置。
【００７９】
（付記３）
付記２記載の半導体装置において、
前記第１のメタル層及び前記第２のメタル層は、電気的に接続されている
ことを特徴とする半導体装置。
【００８０】
（付記４）
付記１乃至３のいずれかに記載の半導体装置において、
前記メタル層の電位は、所定の電位に固定されている
ことを特徴とする半導体装置。
【００８１】
（付記５）
付記１乃至３のいずれかに記載の半導体装置において、
前記メタル層の電位は、フローティングとなっている
ことを特徴とする半導体装置。
【００８２】
（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記ゲート電極が形成された領域と前記素子領域とが重なる領域と前記メタル層の前記周縁部との間隔と、前記半導体基板と前記メタル層との間隔との比は、０．３２以下である
ことを特徴とする半導体装置。
【００８３】
（付記７）
付記１乃至６のいずれかに記載の半導体装置において、
前記メタル層は、水素を吸蔵する性質を有する前記金属材料よりなる金属膜と、水素を吸蔵する性質を有さない他の金属材料よりなる他の金属膜との積層膜よりなる
ことを特徴とする半導体装置。
【００８４】
（付記８）
付記１乃至７のいずれかに記載の半導体装置において、
前記絶縁膜上に形成され、前記メタル層と同層の金属膜よりなる配線層を更に有する
ことを特徴とする半導体装置。
【００８５】
（付記９）
付記１乃至８のいずれかに記載の半導体装置において、
前記金属材料は、チタン、マグネシウム、チタンを含む合金、又はマグネシウムを含む合金である
ことを特徴とする半導体装置。
【００８６】
（付記１０）
付記１乃至９のいずれかに記載の半導体装置において、
前記トランジスタは、差動回路の一部又はカレントミラー回路の一部を構成する
ことを特徴とする半導体装置。
【００８７】
（付記１１）
半導体基板に素子領域を画定する工程と、
前記素子領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上に、絶縁膜を介して、水素を吸蔵する性質を有する金属材料よりなる金属膜を形成する工程と、
前記金属膜をパターニングすることにより、前記ゲート電極上に、前記金属膜よりなり、前記ゲート電極が形成された領域と前記素子領域とが重なる領域よりも外側に周縁部が位置するメタル層を形成する工程と、
前記メタル層が形成された前記半導体基板を、水素を含む雰囲気中で熱処理する工程と
を有することを特徴とする半導体装置の製造方法。
【００８８】
（付記１２）
付記１１記載の半導体装置の製造方法において、
水素を含む雰囲気中で前記半導体基板を熱処理する工程では、前記メタル層により、前記半導体基板と前記ゲート絶縁膜との界面の水素終端化を均一に抑制する
ことを特徴とする半導体装置の製造方法。
【００８９】
（付記１３）
半導体基板に第１の素子領域及び第２の素子領域を画定する工程と、
前記第１の素子領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを形成する工程と、
前記第１のゲート電極上に、絶縁膜を介して、水素を吸蔵する性質を有する金属材料よりなる金属膜を形成する工程と、
前記金属膜をパターニングすることにより、前記第１のゲート電極上に、前記金属膜よりなり、前記第１のゲート電極が形成された領域と前記第１の素子領域とが重なる領域よりも外側に周縁部が位置するメタル層を形成する工程と、
前記メタル層が形成された前記半導体基板を、水素を含む雰囲気中で熱処理する工程とを有し、
水素を含む雰囲気中で前記半導体基板を熱処理する工程では、前記メタル層により前記半導体基板と前記第１のゲート絶縁膜との界面の水素終端化を均一に抑制する一方、前記半導体基板と前記第２のゲート絶縁膜との界面を水素終端化する
ことを特徴とする半導体装置の製造方法。
【００９０】
（付記１４）
付記１１乃至１３のいずれかに記載の半導体装置の製造方法において、
前記メタル層を形成する工程では、前記金属膜をパターニングすることにより、前記メタル層とともに前記金属膜よりなる配線層を形成する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略図である。
【図２】ＭＯＳトランジスタの閾値電圧のダミーカバー層に対する依存を示すグラフである。
【図３】信号配線と同形状のダミーカバー層が形成された半導体装置の構造を示す平面図である。
【図４】ダミーカバー層が形成されていない従来の半導体装置の構造を示す平面図である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】本発明の第２実施形態による半導体装置の構造を示す断面図である。
【図１０】本発明の第２実施形態の変形例による半導体装置の構造を示す断面図である。
【図１１】ＭＯＳランジスタについて高い相対精度が必要とされる差動回路の一例を示す回路図である。
【符号の説明】
【００９２】
１０…シリコン基板
１１…素子領域
１２…素子分離膜
１４…ゲート絶縁膜
１６…ポリシリコン膜
１８…タングステンシリサイド膜
２０…ゲート電極
２２…サイドウォール絶縁膜
２４…低濃度拡散層
２６…高濃度拡散層
２８…ソース／ドレイン拡散層
３０…シリサイド膜
３２…層間絶縁膜
３４…シリコン酸化膜
３６…シリコン窒化膜
３８…シリコン酸化膜
４０…コンタクトホール
４２…コンタクトプラグ
４４…配線層
４６…積層膜
４８…アルミニウム膜
５０…積層膜
５２…ダミーメタル層
５２ａ、５２ｂ…庇部
５４…信号配線と同形状のダミーメタル層
５６…不純物拡散領域
５８…接着層
６２ａ、６２ｂ…半導体装置
１００…ＣＭＯＳトランジスタ
１０２…抵抗素子
【図１】
2005093887.tif 000003
【図２】
2005093887.tif 000004
【図３】
2005093887.tif 000005
【図４】
2005093887.tif 000006
【図５】
2005093887.tif 000007
【図６】
2005093887.tif 000008
【図７】
2005093887.tif 000009
【図８】
2005093887.tif 000010
【図９】
2005093887.tif 000011
【図１０】
2005093887.tif 000012
【図１１】
2005093887.tif 000013