(57)【要約】【課題】  素子分離構造のレイアウトを煩雑化させることなく、素子分離構造の結晶欠陥を低減する。【解決手段】  素子分離構造２、３をウェハＷ１〜Ｗ４に形成する場合、結晶面方位からずれた方向に素子分離構造２、３を配置し、ウェハＷ１〜Ｗ４がＳｉ原子からそれぞれ構成される場合、［１００］方向以外の方向に素子分離構造２、３を配置するようにする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
素子分離構造が結晶面方位からずれた方向に沿って配置されていることを特徴とする半導体装置。
【請求項２】
前記素子分離構造は［１００］及び［１００］に直交する以外の方向に沿って配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記素子分離構造は結晶面方位から右へ４５°または１３５°すらして配置されるか、あるいは左へ４５°または１３５°すらして配置されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
結晶面方位からずれた方向に沿って配置された溝を半導体基板に形成する工程と、
前記溝内に絶縁膜を埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記溝は［１００］以外の方向に沿って配置されていることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記溝は結晶面方位から右へ４５°または１３５°すらして配置されるか、あるいは左へ４５°または１３５°すらして配置されていることを特徴とする請求項４または５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの素子分離構造に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、ＳＴＩ構造を半導体基板に形成する場合、結晶面方位に沿ってＳＴＩ構造が配置されていた。
図３は、従来の素子分離構造の概略構成を示す平面図である。
図３において、ウェハＷ５には、結晶面方位を有する結晶構造２１が形成され、ウェハＷ５の方位を示すノッチｎ５が形成されている。例えば、ウェハＷ５がＳｉ原子から構成される場合、Ｓｉ原子は（１００）に配列され、［１００］方向に結晶面方位が形成される。そして、ウェハＷ５には、［１００］方向に沿ってＳＴＩ構造２３が形成されるとともに、［１００］方向に直交するようにＳＴＩ構造２２が形成されている。
【０００３】
また、例えば、特許文献１には、素子分離用溝が形成された半導体基板の熱処理時に結晶欠陥が発生することを抑制するために、素子分離された活性領域のコーナ部分を９０度より大きい角度で交差させる方法が開示されている。
【特許文献１】特開２０００−２９４６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、結晶面方位に沿ってＳＴＩ構造を配置する方法では、結晶面方位に沿って応力がかかり易くなるため、ＳＴＩに端部に結晶欠陥が発生し易くなるという問題があった。
また、特許文献１に開示された方法では、活性領域のコーナ部分が９０度より大きい角度で交差させられるため、ＳＴＩ構造のレイアウトが煩雑化するという問題があった。
【０００５】
そこで、本発明の目的は、素子分離構造のレイアウトを煩雑化させることなく、素子分離構造の結晶欠陥を低減することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、素子分離構造が結晶面方位からずれた方向に沿って配置されていることを特徴とする。
これにより、素子分離構造全体の配置をウェハ上で回転させることで、素子分離構造の応力に対する耐性を向上させることが可能となり、素子分離構造のレイアウトを煩雑化させることなく、素子分離構造の結晶欠陥を低減することができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記素子分離構造は［１００］及び［１００］に直交する以外の方向に沿って配置されていることを特徴とする。
これにより、シリコンウェハ上に素子分離構造を形成する場合においても、結晶面方位からずれた方向に沿って素子分離構造を配置することが可能となり、素子分離構造の結晶欠陥を低減することができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記素子分離構造は結晶面方位から右へ４５°または１３５°すらして配置されるか、あるいは左へ４５°または１３５°すらして配置されていることを特徴とする。
これにより、素子分離構造を直交配置することを可能としつつ、素子分離構造の応力に対する耐性を向上させることが可能となり、素子分離構造のレイアウトを煩雑化させることなく、素子分離構造の結晶欠陥を低減することができる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、結晶面方位からずれた方向に沿って配置された溝を半導体基板に形成する工程と、前記溝内に絶縁膜を埋め込む工程とを備えることを特徴とする。
これにより、結晶面方位からずれた方向に沿ってＳＴＩ構造を配置することが可能となり、素子分離構造の微細化に対応しつつ、素子分離構造の結晶欠陥を低減することができる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記溝は［１００］以外の方向に沿って配置されていることを特徴とする。
これにより、シリコンウェハ上にＳＴＩ構造を形成する場合においても、ＳＴＩ構造の微細化に対応しつつ、ＳＴＩ構造の結晶欠陥を低減することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記溝は結晶面方位から右へ４５°または１３５°すらして配置されるか、あるいは左へ４５°または１３５°すらして配置されていることを特徴とする。
【００１１】
これにより、ＳＴＩ構造を直交配置することを可能としつつ、結晶面方位からずれた方向に沿ってＳＴＩ構造を配置することが可能となり、素子分離構造の微細化に対応しつつ、素子分離構造の結晶欠陥を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る素子分離構造の概略構成を示す平面図である。
図１において、ウェハＷ１〜Ｗ４には、結晶面方位を有する結晶構造１がそれぞれ形成され、ウェハＷ１〜Ｗ４の方位を示すノッチｎ１〜ｎ４がそれぞれ形成されている。そして、素子分離構造２、３をウェハＷ１〜Ｗ４に形成する場合、結晶面方位からずれた方向に素子分離構造２、３を配置することができる。なお、素子分離構造２、３としては、ＳＴＩ構造の他、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｓｉｌｉｃｏｎ）構造を用いるようにしてもよい。
【００１３】
例えば、ウェハＷ１〜Ｗ４がＳｉ原子からそれぞれ構成される場合、Ｓｉ原子は（１００）に配列され、［１００］方向に結晶面方位が形成される。そして、［１００］方向以外の方向に素子分離構造２、３を配置することができる。
これにより、素子分離構造２、３全体の配置をウェハＷ１〜Ｗ４上で回転させることで、素子分離構造２、３の応力に対する耐性を向上させることが可能となり、素子分離構造２、３のレイアウトを煩雑化させることなく、素子分離構造２、３の結晶欠陥を低減することができる。
【００１４】
ここで、結晶面方位からずれた方向に素子分離構造２、３を配置する場合、結晶面方位から右へ４５°または１３５°すらして配置するか、あるいは左へ４５°または１３５°すらして配置されていることができる。
これにより、素子分離構造２、３を直交配置することを可能としつつ、素子分離構造２、３の応力に対する耐性を向上させることが可能となり、素子分離構造２、３のレイアウトを煩雑化させることなく、素子分離構造２、３の結晶欠陥を低減することができる。
【００１５】
例えば、ウェハＷ１には、［１００］方向から左に４５°だけずれた方向に沿って素子分離構造３ａを形成するとともに、［１００］方向から左に１３５°だけずれた方向に沿って素子分離構造２ａを形成することができる。
また、ウェハＷ２には、［１００］方向から左に４５°だけずれた方向に沿って素子分離構造２ｂを形成するとともに、［１００］方向から左に１３５°だけずれた方向に沿って素子分離構造３ｂを形成することができる。
【００１６】
また、ウェハＷ３には、［１００］方向から右に４５°だけずれた方向に沿って素子分離構造３ｃを形成するとともに、［１００］方向から右に１３５°だけずれた方向に沿って素子分離構造２ｃを形成することができる。
また、ウェハＷ２には、［１００］方向から右に４５°だけずれた方向に沿って素子分離構造２ｄを形成するとともに、［１００］方向から右に１３５°だけずれた方向に沿って素子分離構造３ｄを形成することができる。
【００１７】
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、半導体基板１１に溝１１ａを形成する。そして、溝１１ａ内に絶縁膜１２を埋め込むことにより、ＳＩＴ構造を形成する。ここで、半導体基板１１に溝１１ａを形成する場合、結晶面方位からずれた方向に溝１１ａを配置することができ、半導体基板１１がＳｉ原子から構成される場合、［１００］方向以外の方向に溝１１ａを配置することができる。
【００１８】
これにより、結晶面方位からずれた方向に沿ってＳＴＩ構造を配置することが可能となり、素子分離構造の微細化に対応しつつ、素子分離構造の結晶欠陥を低減することができる。なお、半導体基板１の材質としては、例えば、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、絶縁膜１２としては、例えば、酸化膜を用いることができる。
【００１９】
次に、図２（ｂ）に示すように、例えば、半導体基板１１の熱酸化を行うことにより、半導体基板１１上にゲート絶縁膜１３ａ、１３ｂを形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１３ａ、１３ｂが形成された半導体基板１１上の全面に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜１３ａ、１３ｂ上にゲート電極１４ａ、１４ｂをそれぞれ形成する。
【００２０】
そして、ゲート電極１４ａ、１４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層１５ａ、１６ａをゲート電極１４ａの両側にそれぞれ形成するとともに、低濃度不純物導入層からなるＬＤＤ層１５ｂ、１６ｂをゲート電極１４ｂの両側にそれぞれ形成する。
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層１５ａ、１６ａ、１５ｂ、１６ｂが形成された半導体基板１１上の全面に絶縁膜を成膜する。そして、ＲＩＥなどの異方性エッチングを用いて絶縁膜をエッチバックすることにより、ゲート電極１４ａ、１４ｂの側壁にサイドウォールスペーサ１７ａ、１７ｂをそれぞれ形成する。
【００２１】
そして、ゲート電極１４ａ、１４ｂおよびサイドウォールスペーサ１７ａ、１７ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、高濃度不純物導入層からなるソース／ドレイン層１８ａ、１９ａをサイドウォールスペーサ１７ａの両側にそれぞれ形成するとともに、高濃度不純物導入層からなるソース／ドレイン層１８ｂ、１９ｂをサイドウォールスペーサ１７ｂの両側にそれぞれ形成する。
【００２２】
これにより、素子分離構造の微細化に対応しつつ、素子分離構造の結晶欠陥を低減することができ、チップサイズの増大を抑制しつつ、ドレイン層１９ａとソース層１８ｂとの間のリーク電流を低減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態に係る素子分離構造の概略構成を示す平面図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】従来の素子分離構造の概略構成を示す平面図。
【符号の説明】
【００２４】
Ｗ１〜Ｗ４  ウェハ、ｎ１〜ｎ４  ノッチ、１  結晶構造、２、２ａ〜２ｄ、３、３ａ〜３ｄ  素子分離構造、１１  半導体基板、１１ａ  溝、１２  絶縁膜、１３ａ、１３ｂ  ゲート絶縁膜、１４ａ、１４ｂ  ゲート電極、１５ａ、１６ａ、１５ｂ、１６ｂ  ＬＤＤ層、１７ａ、１７ｂ  サイドウォールスペーサ、１８ａ、１８ｂ  ソース層、１９ａ、１９ｂ  ドレイン層
【図１】
2005150599.tif 000003
【図２】
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【図３】
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