(57)【要約】【課題】  １Ｔ１Ｃ構成の強誘電体メモリ装置において、リファレンス電位発生回路を、ビット線のイコライズノードを高速にかつノイズを抑えつつ初期化できるものとし、安定した読み出し動作を可能とする。【解決手段】  １Ｔ１Ｃ構成の強誘電体メモリ装置において、リファレンス電位発生用強誘電体キャパシタから複数個のビット線に読み出された電位をイコライズするイコライズ回路１１１と、ビット線をプリチャージするプリチャージ回路ＰＣ０〜ＰＣ３と、前記イコライズ回路がイコライズ動作を停止する前に、前記プリチャージ回路がビット線のプリチャージ動作を開始するよう、前記プリチャージ回路、及びイコライズ回路を制御する制御回路１１２とを備えた。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ハイレベルの電位を保持する複数個の強誘電体キャパシタと、ローレベルの電位を保持する複数個の強誘電体キャパシタとを有し、前記強誘電体キャパシタが保持する電位を複数個のビット線に読み出し、各ビット線に読み出された電位を平均化してリファレンス電位を発生するリファレンス電位発生回路を備えた強誘電体メモリ装置であって、
前記リファレンス電位発生回路は、
それぞれ対応する強誘電体キャパシタの保持電位が読み出された複数個のビット線を電気的に接続して、該各ビット線に読み出された電位をイコライズするイコライズ回路と、
ビット線をプリチャージするプリチャージ回路と、
前記イコライズ回路がイコライズ動作を停止する前に、前記プリチャージ回路がビット線のプリチャージ動作を開始するよう、前記プリチャージ回路、及びイコライズ回路を制御する制御回路とを有する、
ことを特徴とする強誘電体メモリ装置。
【請求項２】
ハイレベルの電位を保持する複数個の強誘電体キャパシタと、ローレベルの電位を保持する複数個の強誘電体キャパシタとを有し、前記強誘電体キャパシタが保持する電位を複数個のビット線に読み出し、各ビット線に読み出された電位を平均化してリファレンス電位を発生するリファレンス電位発生回路を備えた強誘電体メモリ装置であって、
前記リファレンス電位発生回路は、
それぞれ対応する強誘電体キャパシタの保持電位が読み出された複数個のビット線を電気的に接続して、該各ビット線に読み出された電位をイコライズするイコライズ回路と、
ビット線をプリチャージするビット線プリチャージ回路と、
前記イコライズ回路がイコライズ動作を停止した後に、前記プリチャージ回路がビット線のプリチャージ動作を開始するよう、前記イコライズ回路、及びプリチャージ回路を制御する制御回路とを有する、
ことを特徴とする強誘電体メモリ装置。
【請求項３】
ハイレベルの電位を保持する複数個の強誘電体キャパシタと、ローレベルの電位を保持する複数個の強誘電体キャパシタとを有し、前記強誘電体キャパシタが保持する電位を複数個のビット線に読み出し、各ビット線に読み出された電位を平均化してリファレンス電位を発生するリファレンス電位発生回路を備えた強誘電体メモリ装置であって、
前記リファレンス電位発生回路は、
イコライズ専用信号線を有し、それぞれ対応する強誘電体キャパシタの保持電位が読み出された複数個のビット線をイコライズ専用信号線に電気的に接続して、該各ビット線に読み出された電位をイコライズするイコライズ回路と、
ビット線をプリチャージするプリチャージ回路と、
前記イコライズ回路、及び前記プリチャージ回路を制御する制御回路とを有する、
ことを特徴とする強誘電体メモリ装置。
【請求項４】
請求項３記載の強誘電体メモリ装置において、
前記イコライズ用信号線は、拡散層で構成されている、
ことを特徴とする強誘電体メモリ装置。
【請求項５】
請求項３記載の強誘電体メモリ装置において、
前記イコライズ用信号線は、メタル配線層で構成されている、
ことを特徴とする強誘電体メモリ装置。
【請求項６】
請求項３記載の強誘電体メモリ装置において、
前記制御回路は、前記イコライズ回路がイコライズ動作を停止する前に、前記プリチャージ回路がビット線のプリチャージ動作を開始するよう、前記プリチャージ回路、及びイコライズ回路を制御する、
ことを特徴とする強誘電体メモリ装置。
【請求項７】
請求項３記載の強誘電体メモリ装置において、
前記リファレンス電位発生回路は、
前記イコライズ用信号線をプリチャージする回路を有する、
ことを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関し、特にそのリファレンス電位発生回路に関するものである。
【背景技術】
【０００２】
近年、メモリセルのキャパシタに強誘電体材料を用いることにより記憶データの不揮発性を実現した強誘電体メモリ装置が考案されている。強誘電体キャパシタはヒステリシス特性を有し、電界が零のときでも、履歴に応じて異なる極性の残留分極を保持する。従って、記憶データを強誘電体キャパシタの残留分極で表わすことにより不揮発性メモリ装置を実現することができる。
【０００３】
従来の技術（例えば、特許文献１）には、二つのタイプの強誘電体メモリ装置が開示されている。
【０００４】
第１のタイプは、メモリセルを１ビットあたり、１個のトランジスタおよび１個のキャパシタ（１Ｔ１Ｃ）により構成したものである。このタイプの強誘電体メモリ装置では、たとえば、２５６個の本体メモリセル用強誘電体キャパシタ（ノーマルセル）毎に、１個のリファレンスメモリセル用強誘電体キャパシタが設けられる。
【０００５】
第２のタイプは、リファレンスメモリセル用強誘電体キャパシタを設けずに、メモリセルを１ビットあたり、２個のトランジスタと２個のキャパシタ（２Ｔ２Ｃ）で構成したものである。このタイプの強誘電体メモリ装置では、１対の相補データが１対の本体メモリセル用強誘電体キャパシタに記憶される。
【０００６】
メモリの大容量化には１Ｔ１Ｃ型が有利であり、このタイプでは、低電圧動作や長寿命動作などのためには、本体メモリセル用強誘電体キャパシタに比べてリファレンスセル用強誘電体キャパシタの設計が重要となる。
【０００７】
また、キャパシタを構成する強誘電体材料としては、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およびＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。さらに、強誘電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に比べて極端に疲労の小さい強誘電体材料も知られている（例えば、特許文献２）。
【０００８】
以下に、従来の強誘電体メモリ装置について説明する。
図８は、従来の強誘電体メモリ装置（例えば、特許文献３）を説明する図であり、メモリセルアレイを示している。
【０００９】
この強誘電体メモリ装置１００は、マトリクス状に配列された複数の本体メモリセルと、メモリセルの列方向に沿って配置された複数のビット線と、メモリセルの行方向に沿って配置された複数のワード線とを有している。ここで、本体メモリセル、ビット線、及びワード線は、メモリセルアレイを構成するものであり、各本体メモリセルは本体メモリセル用強誘電体キャパシタと本体メモリセル用トランジスタとから構成されている。
【００１０】
ここで、ビット線ＢＬ０には本体メモリセル用トランジスタＱ００、Ｑ２０、Ｑ４０、Ｑ６０の一端が接続され、これらのトランジスタとセルプレート線ＣＰとの間には、それぞれ本体メモリセル用強誘電体キャパシタＣ００、Ｃ２０、Ｃ４０、Ｃ６０が接続されている。ビット線／ＢＬ０には本体メモリセル用トランジスタＱ１０、Ｑ３０、Ｑ５０、Ｑ７０の一端が接続され、これらのトランジスタの他端とセルプレート線ＣＰとの間には、それぞれ本体メモリセル用強誘電体キャパシタＣ１０、Ｃ３０、Ｃ５０、Ｃ７０が接続されている。
【００１１】
同様に、ビット線ＢＬ１には本体メモリセル用トランジスタＱ０１、Ｑ２１、Ｑ４１、Ｑ６１の一端が、ビット線／ＢＬ１には本体メモリセル用トランジスタＱ１１、Ｑ３１、Ｑ５１、Ｑ７１の一端が接続され、これらのトランジスタの他端とセルプレート線ＣＰとの間には、それぞれ本体メモリセル用強誘電体キャパシタＣ０１、Ｃ２１、Ｃ４１、Ｃ６１、Ｃ１１、Ｃ３１、Ｃ５１、Ｃ７１が接続されている。
【００１２】
同様に、ビット線ＢＬ２には本体メモリセル用トランジスタＱ０２、Ｑ２２、Ｑ４２、Ｑ６２の一端が、ビット線／ＢＬ２には本体メモリセル用トランジスタＱ１２、Ｑ３２、Ｑ５２、Ｑ７２の一端が接続され、これらのトランジスタの他端とセルプレート線ＣＰとの間には、それぞれ本体メモリセル用強誘電体キャパシタＣ０２、Ｃ２２、Ｃ４２、Ｃ６２、Ｃ１２、Ｃ３２、Ｃ５２、Ｃ７２が接続されている。
【００１３】
同様に、ビット線ＢＬ３には本体メモリセル用トランジスタＱ０３、Ｑ２３、Ｑ４３、Ｑ６３の一端が、ビット線／ＢＬ３には本体メモリセル用トランジスタＱ１３、Ｑ３３、Ｑ５３、Ｑ７３の一端が接続され、これらのトランジスタの他端とセルプレート線ＣＰとの間には、それぞれ本体メモリセル用強誘電体キャパシタＣ０３、Ｃ２３、Ｃ４３、Ｃ６３、Ｃ１３、Ｃ３３、Ｃ５３、Ｃ７３が接続されている。
【００１４】
そして、上記トランジスタＱ００〜Ｑ０３のゲートはワード線ＷＬ０に接続され、上記トランジスタＱ１０〜Ｑ１３のゲートはワード線ＷＬ１に接続されている。同様に、上記トランジスタＱ２０〜Ｑ２３、Ｑ３０〜Ｑ３３、Ｑ４０〜Ｑ４３、Ｑ５０〜Ｑ５３、Ｑ６０〜Ｑ６３、Ｑ７０〜Ｑ７３のゲートは、それぞれワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７に接続されている。
【００１５】
上記強誘電体メモリ装置１００は、ビット線のリファレンス電位を発生するリファレンス電位発生回路１０を有している。このリファレンス電位発生回路１０は、マトリクス状に配列された複数のリファレンスメモリセルと、リファレンスメモリセルの行方向に沿って配置された複数のリファレンスワード線とを有している。ここで、リファレンスメモリセル及びリファレンスワード線は、メモリセルアレイを構成するものであり、各リファレンスメモリセルはリファレンスメモリセル用強誘電体キャパシタとリファレンスメモリセル用トランジスタとから構成されている。なお、リファレンスメモリセル用強誘電体キャパシタは、上記本体メモリセル用強誘電体キャパシタとほぼ同じサイズのものである。
【００１６】
例えば、リファレンスメモリセル用トランジスタＴｒ０及びＴｒ１とリファレンスメモリセル用強誘電体キャパシタＣＤ００は、ビット線ＢＬ０及びビット線／ＢＬ０に対応する１つのリファレンスメモリセルを構成し、リファレンスメモリセル用トランジスタＴｒ８及びＴｒ９とリファレンスメモリセル用強誘電体キャパシタＣＤ０１は、ビット線ＢＬ０及びビット線／ＢＬ０に対応するもう１つのリファレンスメモリセルを構成している。ビット線ＢＬ０にはリファレンスメモリセル用トランジスタＴｒ０、Ｔｒ８の一端が接続され、これらのトランジスタの他端とセルプレート線ＣＰとの間には、それぞれリファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ０１が接続されている。ビット線／ＢＬ０とリファレンスメモリセル用トランジスタＴｒ０の他端との間にはリファレンスメモリセル用トランジスタＴｒ１が接続され、ビット線ＢＬ１とリファレンスメモリセル用トランジスタＴｒ８の他端との間にはリファレンスメモリセル用トランジスタＴｒ９が接続されている。
【００１７】
また、同様に、リファレンスメモリセル用トランジスタＴｒ２、Ｔｒ４、Ｔｒ６及びＴｒ３、Ｔｒ５、Ｔｒ７とリファレンスメモリセル用強誘電体キャパシタＣＤ１０、ＣＤ２０、ＣＤ３０は、ビット線ＢＬ１、ＢＬ２、ＢＬ３及びビット線／ＢＬ１、／ＢＬ２、／ＢＬ３に対応する１つのリファレンスメモリセルを構成しており、リファレンスメモリセル用トランジスタＴｒ１０、Ｔｒ１２、Ｔｒ１４及びＴｒ１１、Ｔｒ１３、Ｔｒ１５とリファレンスメモリセル用強誘電体キャパシタＣＤ１１、ＣＤ２１、ＣＤ３１は、ビット線ＢＬ１、ＢＬ２、ＢＬ３及びビット線／ＢＬ１、／ＢＬ２、／ＢＬ３に対応するもう１つのリファレンスメモリセルを構成している。
【００１８】
さらに、ビット線ＢＬ０にはリファレンス電位信号線ＲＥＱ１が接続されている。ビット線ＢＬ０とビット線ＢＬ１との間にはイコライズ用トランジスタＱＥ１０が接続され、同様に、ビット線ＢＬ１とビット線ＢＬ２の間、及びビット線ＢＬ２とビット線ＢＬ３の間には、イコライズ用トランジスタＱＥ１１、及びＱＥ１２が接続されている。ビット線ＢＬ３にはイコライズ用トランジスタＱＥ１３の一端が接続されている。ここで上記トランジスタＱＥ１０〜ＱＥ１３はイコライズ回路２１を構成しており、該イコライズ回路２１は、リファレンスメモリセル用強誘電体キャパシタＣＤ０１、ＣＤ１１、ＣＤ２１、ＣＤ３１のそれぞれに記憶された上記各種データが、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３から各種電位として読み出される際、それらの電位を平均化する回路である。
【００１９】
また、リファレンス電位信号線ＲＥＱ０とビット線／ＢＬ０との間には、イコライズ用トランジスタＱＥ００が接続されている。ビット線／ＢＬ０とビット線／ＢＬ１との間にはイコライズ用トランジスタＱＥ０１が接続され、同様に、ビット線／ＢＬ１とビット線／ＢＬ２の間、及びビット線／ＢＬ２とビット線／ＢＬ３の間には、イコライズ用トランジスタＱＥ０２、及びＱＥ０３が接続されている。ここで上記トランジスタＱＥ００〜ＱＥ０３はイコライズ回路２０を構成しており、該イコライズ回路２０は、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０のそれぞれに記憶された上記各種データが、ビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３から各種電位として読み出される際、それらの電位を平均化する回路である。
【００２０】
なお、上記リファレンス電位信号線ＲＥＱ０、ＲＥＱ１は、それぞれ、リファレンスワード線ＲＷＬ０、ＲＷＬ１が選択された時に、リファレンス電位が発生する信号線である。
【００２１】
そして、上記トランジスタＴｒ１、Ｔｒ３、Ｔｒ５、Ｔｒ７、及びＱＥ００〜ＱＥ０３のゲートは、リファレンスワード線ＲＷＬ０に接続され、上記トランジスタＴｒ８、Ｔｒ１０、Ｔｒ１２、Ｔｒ１４、及びＱＥ１０〜ＱＥ１３のゲートはリファレンスワード線ＲＷＬ１に接続されている。上記トランジスタＴｒ０、Ｔｒ２、Ｔｒ４、Ｔｒ６のゲートはリファレンスメモリセルリライト信号線ＲＥＷ０に接続され、上記トランジスタＴｒ９、Ｔｒ１１、Ｔｒ１３、Ｔｒ１５のゲートはリファレンスメモリセルリライト信号線ＲＥＷ１に接続されている。
【００２２】
ここで、対向する1対のビット線ＢＬ０及び／ＢＬ０、ＢＬ１及び／ＢＬ１、ＢＬ２及び／ＢＬ２、ＢＬ３及び／ＢＬ３には、それぞれセンスアンプＳＡ０、ＳＡ１、ＳＡ２、ＳＡ３が接続され、上記セルプレート線ＣＰは、セルプレートドライバＣＰＤに接続されている。
【００２３】
図９は、上記センスアンプＳＡ０の回路構成を示す図である。
このセンスアンプＳＡ０は、ビット線ＢＬ０に接続された第１のノードと、ビット線／ＢＬ０に接続された第２のノードとを有し、各ノードの電位をラッチするラッチ回路と、ビット線ＢＬ０及びビット線／ＢＬ０をプリチャージするビット線プリチャージ回路とを有している。
【００２４】
上記ラッチ回路は、直列に接続された第１のＰチャネル形ＭＯＳトランジスタＱｐ１及び第１のＮチャネルＭＯＳトランジスタＱｎ１と、直列に接続された第２のＰチャネル形ＭＯＳトランジスタＱｐ２及び第２のＮチャネルＭＯＳトランジスタＱｎ２とから構成されている。
【００２５】
ここで、上記トランジスタＱｐ１及びＱｎ１の接続点は上記第１のノードであり、トランジスタＱｐ２及びＱｎ２のゲートが接続されている。上記トランジスタＱｐ２及びＱｎ２の接続点は上記第２のノードであり、トランジスタＱｐ１及びトランジスタＱｎ１のゲートが接続されている。上記両Ｐチャネル形ＭＯＳトランジスタＱｐ１及びＱｐ２の一端は共通接続され、この共通接続点と電源電圧源ＶＤＤとの間には第３のＰチャネル形ＭＯＳトランジスタＱｐ３が接続されている。上記両Ｎチャネル形ＭＯＳトランジスタＱｎ１及びＱｎ２の一端は共通接続され、この共通接続点と接地電圧源ＶＳＳとの間には第３のＮチャネル形ＭＯＳトランジスタＱｎ３が接続されている。上記トランジスタＱｐ３及びＱｎ３のゲートには、それぞれセンスアンプ制御信号／ＳＡＰ及びＳＡＮが印加される。
【００２６】
ビット線プリチャージ回路は、ビット線ＢＬ０及びビット線／ＢＬ０との間に直列に接続された第１及び第２のトランジスタＱＢ１及びＱＢ２と、これらのトランジスタと並列に接続された第３のトランジスタＱＢ３とからなり、第１及び第２のトランジスタＱＢ１及びＱＢ２の接続点が接地電圧源ＶＳＳに接続され、上記トランジスタＱＢ１〜ＱＢ３のゲートがビット線プリチャージ信号線ＢＰに接続されている。
【００２７】
なお、上記センスアンプＳＡ１、ＳＡ２、ＳＡ３は、上記センスアンプＳＡ０と同様な回路構成となっている。
【００２８】
次に動作について説明する。
なお、ここでは、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ０１、ＣＤ２０、ＣＤ２１には、Ｈレベルが、また、リファレンスメモリセル用強誘電体キャパシタＣＤ１０、ＣＤ１１、ＣＤ３０、ＣＤ３１には、Ｌレベルが保持されているものとする。
【００２９】
まず、ビット線プリチャージ信号線ＢＰがHレベルであるとき、各ビット線はＬレベルにプリチャージされており、その後、ビット線プリチャージ信号線ＢＰがＬレベルになると、各ビット線はフローティング状態となる。例えば、センスアンプＳＡ０では、ビット線プリチャージ信号線ＢＰがHレベルであるとき、トランジスタＱＢ１〜ＱＢ３がオン状態となっており、ビット線ＢＬ０及びビット線／ＢＬ０は、接地電圧源ＶＳＳにより充電され、Ｌレベルとなっている。その後、ビット線プリチャージ信号線ＢＰがＬレベルになると、ビット線ＢＬ０及びビット線／ＢＬ０はフローティング状態となる。
【００３０】
そして、ワード線ＷＬ０及びリファレンスワード線ＲＷＬ０がＨレベルとなり、続いてセルプレート信号線ＣＰがＨレベルとなると、ワード線ＷＬ０に接続されているトランジスタＱ００〜Ｑ０３はオン状態となり、リファレンスワード線ＲＷＬ０に接続されているトランジスタＴｒ１、Ｔｒ３、Ｔｒ５、Ｔｒ７、ＱＥ００〜ＱＥ０３がオン状態となる。これにより、ビット線ＢＬ０〜ビット線ＢＬ３には、本体メモリセル用強誘電体キャパシタＣ００〜Ｃ０３に保持されている電位が読み出され、ビット線／ＢＬ０〜／ＢＬ３には、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０に保持されているデータが読み出される。
【００３１】
また、このとき、トランジスタＱＥ００〜ＱＥ０３はオン状態であり、ビット線／ＢＬ０〜／ＢＬ３が電気的に接続された状態となっているため、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０からビット線／ＢＬ０〜／ＢＬ３に読み出された電位は、平均化される。
【００３２】
そして、リファレンスワード線ＲＷＬ０がＬレベルになると、Ｔｒ１、Ｔｒ３、Ｔｒ５、Ｔｒ７、ＱＥ０１〜ＱＥ０３がオフ状態となり、ビット線／ＢＬ０〜／ＢＬ３は電気的に切断された状態となる。
【００３３】
その後、センスアンプ制御信号／ＳＡＰがＬレベル、センスアンプ制御信号ＳＡＮがＨレベルとなると、トランジスタＱｐ１、Ｑｎ１、Ｑｐ２、Ｑｎ２からなるラッチ回路が動作する。例えば、センスアンプＳＡ０では、本体メモリセル強誘電体キャパシタＣ００からビット線ＢＬ０に読み出された電位に応じて、ビット線ＢＬ０及びビット線／ＢＬ０の一方の電位が電源電圧ＶＤＤに、その他方の電位が接地電圧ＶＳＳに増幅される。
【００３４】
次に、リファレンスメモリセルリライト信号線ＲＥＷＯがＨレベルとなり、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０に対して、次の読み出し動作のためのＨレベルとＬレベルの電位が書き込まれる。
【００３５】
次に、再書き込み動作としてセルプレート信号線ＣＰがＬレベルとなる。
この後は、ビット線プリチャージ信号ＢＰがＨレベルとなって、各ビット線がＬレベルにプリチャージされ、ワード線ＷＬ０及びリファレンスワード線ＲＷＬ０がＬレベルとなって、メモリ装置は初期状態に戻る。
【００３６】
なお、上記読み出し動作では、ワード線ＷＬ０とリファレンスワード線ＲＷＬ０が選択される場合を例に挙げて説明したが、他のワード線とリファレンスワード線が選択された場合も、上記と同様に読み出し動作が行われる。また、書き込み動作は、センスアンプにより増幅された１対のビット線の電位が、選択されたワード線に接続されているトランジスタを介して本体メモリセル用強誘電体キャパシタ及びリファレンスメモリセル用強誘電体キャパシタに書き込まれるというものである。
【００３７】
このように従来の１Ｔ１Ｃタイプの強誘電体メモリ装置では、ワード線ＷＬ０が選択された場合、ビット線ＢＬ０〜ＢＬ３の電位を読み出す際に利用するリファレンス電位は、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０に保持された電位の平均値である。
【００３８】
つまり、リファレンス電位を発生する動作は、本体メモリセル用強誘電体キャパシタとほぼ同じサイズの４個のリファレンスメモリセル用強誘電体キャパシタのうちの２個からＨレベルの電位を、残りの２個からＬレベルの電位をそれぞれ読み出し、これら電位を平均化するというものであり、リファレンス電位は、ＨレベルとＬレベルの中間の値に設定される。
【００３９】
このような従来の１Ｔ１Ｃタイプの強誘電体メモリ装置では、リファレンス電位は多数のリファレンス用強誘電体キャパシタに保持されている電位を平均化して発生するため、リファレンス電位のばらつきは小さいものとなっている。
【特許文献１】米国特許第４，８７３，６６４号明細書
【特許文献２】国際公開第９３／１２５４２号パンフレット
【特許文献３】国際公開第９７／３６３００号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００４０】
上述したように従来の強誘電体メモリ装置のリファレンス電位発生回路１０では、リファレンス電位はＨレベルとＬレベルの中間の電位に設定されるが、ビット線に読み出された電位をイコライズする回路と、ビット線をプリチャージする回路の動作タイミングによっては、ビット線のリファレンス電位が不確定なものとなり、安定した読み出し動作を行うことができないという課題がある。
【００４１】
例えば、ビット線／ＢＬ０は、イコライズ回路２０の動作によりそのトランジスタＱＥ００のゲートのカップリング容量に起因するノイズを受け、また、プリチャージ回路の動作によりそのトランジスタＱＢ１〜ＱＢ３のゲートのカップリング容量に起因するノイズが受けるが、リファレンスワード線ＲＷＬ０のＨレベルからＬレベルの変化と、ビット線プリチャージ信号線ＢＰのＬレベルからＨレベルへの変化とが同時に生じ、イコライズ回路２０とビットプリチャージ回路とでノイズが同時に発生すると、ビット線／ＢＬ０へのノイズの影響が不確定になり、その後の読み出し動作が不安定となる。
【００４２】
また、ビット線のプリチャージ中の、ビット線の電位が不確定な状態で、ビット線イコライズをオフすると、この状態ではビット線イコライズ用トランジスタのゲート部分のカップリング容量が不確定であることから、ビット線に影響するノイズ量も不確定となり、その後の読み出し動作が不安定となる。
【００４３】
本発明は、上記のような課題を解決するためになされたもので、ビット線プリチャージ電位が、ビット線イコライズ動作やビット線プリチャージ動作に起因するノイズにより不確定な値となるのを回避することができ、安定した読み出し動作を行うことができる強誘電体メモリ装置を得ることを目的とする。
【課題を解決するための手段】
【００４４】
本願請求項１に係る発明は、ハイレベルの電位を保持する複数個の強誘電体キャパシタと、ローレベルの電位を保持する複数個の強誘電体キャパシタとを有し、前記強誘電体キャパシタが保持する電位を複数個のビット線に読み出し、各ビット線に読み出された電位を平均化してリファレンス電位を発生するリファレンス電位発生回路を備えた強誘電体メモリ装置であって、前記リファレンス電位発生回路は、それぞれ対応する強誘電体キャパシタの保持電位が読み出された複数個のビット線を電気的に接続して、該各ビット線に読み出された電位をイコライズするイコライズ回路と、ビット線をプリチャージするプリチャージ回路と、前記イコライズ回路がイコライズ動作を停止する前に、前記プリチャージ回路がビット線のプリチャージ動作を開始するよう、前記プリチャージ回路、及びイコライズ回路を制御する制御回路とを有する、ものである。
【００４５】
本願請求項２に係る発明は、ハイレベルの電位を保持する複数個の強誘電体キャパシタと、ローレベルの電位を保持する複数個の強誘電体キャパシタとを有し、前記強誘電体キャパシタが保持する電位を複数個のビット線に読み出し、各ビット線に読み出された電位を平均化してリファレンス電位を発生するリファレンス電位発生回路を備えた強誘電体メモリ装置であって、前記リファレンス電位発生回路は、それぞれ対応する強誘電体キャパシタの保持電位が読み出された複数個のビット線を電気的に接続して、該各ビット線に読み出された電位をイコライズするイコライズ回路と、ビット線をプリチャージするビット線プリチャージ回路と、前記イコライズ回路がイコライズ動作を停止した後に、前記プリチャージ回路がビット線のプリチャージ動作を開始するよう、前記イコライズ回路、及びプリチャージ回路を制御する制御回路とを有する、ものである。
【００４６】
本願請求項３に係る発明は、ハイレベルの電位を保持する複数個の強誘電体キャパシタと、ローレベルの電位を保持する複数個の強誘電体キャパシタとを有し、前記強誘電体キャパシタが保持する電位を複数個のビット線に読み出し、各ビット線に読み出された電位を平均化してリファレンス電位を発生するリファレンス電位発生回路を備えた強誘電体メモリ装置であって、前記リファレンス電位発生回路は、イコライズ専用信号線を有し、それぞれ対応する強誘電体キャパシタの保持電位が読み出された複数個のビット線をイコライズ専用信号線に電気的に接続して、該各ビット線に読み出された電位をイコライズするイコライズ回路と、ビット線をプリチャージするプリチャージ回路と、前記イコライズ回路、及び前記プリチャージ回路を制御する制御回路とを有する、ものである。
【００４７】
本願請求項４に係る発明は、請求項３記載の強誘電体メモリ装置において、前記イコライズ用信号線は、拡散層で構成されている、ものである。
【００４８】
本願請求項５に係る発明は、請求項３記載の強誘電体メモリ装置において、前記イコライズ用信号線は、メタル配線層で構成されている、ものである。
【００４９】
本願請求項６に係る発明は、請求項３記載の強誘電体メモリ装置において、前記制御回路は、前記イコライズ回路がイコライズ動作を停止する前に、前記プリチャージ回路がビット線のプリチャージ動作を開始するよう、前記プリチャージ回路、及びイコライズ回路を制御する、ものである。
【００５０】
本願請求項７に係る発明は、請求項３記載の強誘電体メモリ装置において、前記リファレンス電位発生回路は、前記イコライズ用信号線をプリチャージする回路を有する、ものである。
【発明の効果】
【００５１】
本願請求項１の発明によれば、イコライズ回路がビット線イコライズ動作を停止する前に、プリチャージ回路がビット線プリチャージ動作を開始するようにしたので、ビット線に影響するノイズは、イコライズ回路を構成するトランジスタのゲートチャネル部分やフリンジ部分の容量カップリングに起因する一定のノイズのみとなり、ビット線プリチャージ電位がノイズにより不確定な値となるのを回避することができる。
【００５２】
また、ビット線プリチャージが、ビット線イコライズ状態で行われることとなるので、各ビット線対に対するプリチャージは、すべてのビット線対のプリチャージ回路により高速で行うことができる。
【００５３】
本願請求項２の発明によれば、ビット線リファレンス電位を発生する際、イコライズ回路が、複数のビット線に読み出された電位をイコライズする動作を停止した後に、プリチャージ回路がビット線プリチャージ動作を開始するので、ビット線プリチャージはビット線イコライズをオフした状態で行われることとなる。このため、ビット線イコライズをオフするときに生じたノイズのビット線への影響を、その後にビット線を接地電位にプリチャージする動作により除去することができる。これにより、次回の読み出し動作を安定に行うことが可能となる。
【００５４】
本願請求項３の発明によれば、強誘電体キャパシタから複数個のビット線に読み出された電位をイコライズするイコライズ回路を、イコライズ専用信号線を有し、複数個のビット線をイコライズ専用信号線に電気的に接続してビット線イコライズを行うものとしたので、複数のビット線を電気的に接続する導電層のレイアウトに対する制約が緩和されることとなり、メモリセルアレイのレイアウトが容易になるという効果がある。
【００５５】
本願請求項４の発明によれば、請求項３記載の強誘電体メモリ装置において、前記イコライズ用信号線を拡散層で構成したので、イコライズ専用信号線が適度な抵抗値を有することとなり、メモリセルアレイを、ビット線が、リファレンスワード線やイコライズ信号線の急激な電位変動によるノイズの影響を受けにくい構造とすることができる。
【００５６】
本願請求項５の発明によれば、請求項３記載の強誘電体メモリ装置において、前記イコライズ用信号線を、メタル配線層で構成したので、イコライズ専用信号線の低抵抗化によりイコライズを高速に行うことが可能となる。
【００５７】
本願請求項６の発明によれば、請求項３記載の強誘電体メモリ装置において、前記イコライズ回路がイコライズ動作を停止する前に、前記プリチャージ回路がビット線のプリチャージ動作を開始するようにしたので、ビット線に影響するノイズは、イコライズ回路を構成するトランジスタのゲートチャネル部分やフリンジ部分の容量カップリングに起因する一定のノイズのみとなり、ビット線のプリチャージ電位がノイズにより不確定な値となるのを回避することができる。
【００５８】
また、ビット線のプリチャージが、ビット線のイコライズ状態で行われることとなるので、各ビット線対に対するプリチャージは、すべてのビット線対のプリチャージ回路により高速で行うことができる。
【００５９】
本願請求項７の発明によれば、請求項３記載の強誘電体メモリ装置において、前記リファレンス電位発生回路は、前記イコライズ用信号線をプリチャージする回路を有するものとしたので、イコライズ専用信号線を各ビット線と電気的に切断して、ビット線イコライズをオフした状態でも、イコライズ専用信号線をプリチャージすることが可能となり、高速動作も可能である。
【発明を実施するための最良の形態】
【００６０】
（実施の形態１）
図１は本発明の実施の形態１による強誘電体メモリ装置を説明する図である。
【００６１】
この実施の形態１の強誘電体メモリ装置１０１は、従来の強誘電体メモリ装置１００と同様、マトリクス状に配列された複数の本体メモリセルと、メモリセルの列方向に沿って配置された複数のビット線ＢＬ０〜ＢＬ３及び／ＢＬ０〜／ＢＬ３と、メモリセルの行方向に沿って配置された複数のワード線ＷＬ０〜ＷＬ７とを有している。ここで、本体メモリセル、ビット線、及びワード線は、メモリセルアレイを構成するものであり、各本体メモリセルは本体メモリセル用強誘電体キャパシタと本体メモリセル用トランジスタとから構成されている。但し、この実施の形態１では、ワード線ＷＬ０〜ＷＬ７毎にセルプレート線ＣＰ０〜ＣＰ７が設けられており、各セルプレート線の電位は独立して制御可能となっている。
【００６２】
また、上記強誘電体メモリ装置１０１は、従来の強誘電体メモリ装置１００と同様、マトリクス状に配列された複数のリファレンスメモリセルと、リファレンスメモリセルの行方向に沿って配置された複数のリファレンスワード線ＲＷＬ０及びＲＷＬ１を有している。ここで、リファレンスメモリセル及びリファレンスワード線は、メモリセルアレイを構成するものであり、各リファレンスメモリセルはリファレンスメモリセル用強誘電体キャパシタとリファレンスメモリセル用トランジスタとから構成されている。但し、この実施の形態１では、ワード線ＲＷＬ０及びＲＷＬ１ごとにセルプレート線ＲＣＰ０及びＲＣＰ１が設けられており、これらのセルプレート線の電位は独立して制御可能となっている。
【００６３】
セルプレート線ＲＣＰ０には、リファレンスメモリセル用強誘電体キャパシタＣＲ００〜ＣＲ０３の一端が接続され、強誘電体キャパシタＣＲ００〜ＣＲ０３の他端とビット線／ＢＬ０〜／ＢＬ３との間には、それぞれリファレンスメモリセル用トランジスタＱＲ００〜ＱＲ０３が接続されている。トランジスタＱＲ００〜ＱＲ０３のゲートはリファレンスワード線ＲＷＬ０に接続されている。また、セルプレート線ＲＣＰ１には、リファレンスメモリセル用強誘電体キャパシタＣＲ１０〜ＣＲ１３の一端が接続され、強誘電体キャパシタＣＲ１０〜ＣＲ１３の他端とビット線ＢＬ０〜ＢＬ３との間には、それぞれリファレンスメモリセル用トランジスタＱＲ１０〜ＱＲ１３が接続されている。トランジスタＱＲ１０〜ＱＲ１３のゲートはリファレンスワード線ＲＷＬ１に接続されている。
【００６４】
そして、ビット線／ＢＬ０はイコライズトランジスタＱＥ００を介してリファレンス電位信号線ＲＱＬ０に接続され、ビット線／ＢＬ０とビット線／ＢＬ１の間にはイコライズトランジスタＱＥ０１が、ビット線／ＢＬ１とビット線／ＢＬ２の間にはイコライズトランジスタＱＥ０２が、ビット線／ＢＬ２とビット線／ＢＬ３の間にはイコライズトランジスタＱＥ０３が接続されている。これらのトランジスタＱＥ００〜ＱＥ０３のゲートはイコライズ制御信号線ＥＱ０に接続されている。ビット線ＢＬ０とビット線ＢＬ１の間にはイコライズトランジスタＱＥ１０が、ビット線ＢＬ１とビット線ＢＬ２の間にはイコライズトランジスタＱＥ１１が、ビット線ＢＬ２とビット線ＢＬ３の間にはイコライズトランジスタＱＥ１２が接続され、ビット線ＢＬ３はイコライズトランジスタＱＥ１３を介してリファレンス電位信号線ＲＱＬ１に接続されている。これらのトランジスタＱＥ１０〜ＱＥ１３のゲートは、イコライズ制御信号線ＥＱ１に接続されている。そして、上記トランジスタＱＥ００〜ＱＥ０３及びＱＥ１０〜ＱＥ１３により、ビット線／ＢＬ０〜／ＢＬ３のリファレンス電位のイコライズ、及びビット線ＢＬ０〜ＢＬ３のリファレンス電位のイコライズを行うイコライズ回路１１１が構成されている。
【００６５】
また、各ビット線対を構成するビット線と反転ビット線の間には、直列接続のプリチャージトランジスタが接続されており、これらのトランジスタの接続点は接地電圧源ＶＳＳに接続され、そのゲートはプリチャージ信号線ＢＰ０に接続されいている。ここでは、トランジスタＱＢ００とＱＢ０１、ＱＢ１０とＱＢ１１、ＱＢ２０とＱＢ２１、ＱＢ３０とＱＢ３１は、それぞれビット線ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２、ＢＬ３と／ＢＬ３のプリチャージを行うトランジスタであり、これらのプリチャージトランジスタによりプリチャージ回路ＰＣ０、ＰＣ１、ＰＣ２、ＰＣ３が構成されている。
【００６６】
そして、本実施の形態１では、プリチャージ信号線ＢＰ０とイコライズ制御信号線ＥＱ０及びＥＱ１は制御回路１１２に接続され、プリチャージ回路ＰＣ０〜ＰＣ３及びイコライズ回路１１１は制御回路１１２により制御されるようになっている。
【００６７】
なお、本実施の形態１の強誘電体メモリ装置のセンスアンプＳＡ０’〜ＳＡ３’は、それぞれ従来の強誘電体メモリ装置１００におけるセンスアンプＳＡ０〜ＳＡ３のラッチ回路からなるものであり、この実施の形態１では、プリチャージ回路ＰＣ０〜ＰＣ３が従来のセンスアンプＳＡ０〜ＳＡ３のプリチャージ回路に相当している。また、本実施の形態１の強誘電体メモリ装置１０１では、リファレンス電位を発生するリファレンス電位発生回路１１０は、上記ビット線プリチャージ回路ＰＣ０〜ＰＣ３と、ビット線イコライズ回路１１１と、制御回路１１２とから構成されている。
【００６８】
次に動作について説明する。
図２はこの実施の形態１の強誘電体メモリ装置１０１の動作を説明する図である。なお、ここでは、リファレンスメモリセル用強誘電体キャパシタＣＲ００、ＣＲ１０、ＣＲ０２、ＣＲ１２には、Ｈレベルが、また、リファレンスメモリセル用強誘電体キャパシタＣＲ０１、ＣＲ１１、ＣＲ０３、ＣＲ１３には、Ｌレベルが保持されているものとする。
【００６９】
この実施の形態１の強誘電体メモリ装置１０１では、ワード線がすべて非選択であり、リファレンスセルプレート線ＲＣＰ０、リファレンスワード線ＲＷＬ０、及びイコライズ信号線ＥＱ０の信号レベルがＬレベルである状態で、ビット線プリチャージ信号ＢＰの電位がＨレベルからＬレベルに変化すると（ｔ＝ｔ１）、プリチャージ回路ＰＣ０〜ＰＣ３の動作が停止して、各ビット線はフローティング状態となる。
【００７０】
その後、リファレンスワード線ＲＷＬ０が選択されてＨレベルになると（ｔ＝ｔ２）、リファレンスメモリセル用強誘電体キャパシタＣＲ００〜ＣＲ０３と、対応するビット線／ＢＬ０〜／ＢＬ０３とが導通状態となる。このとき、ワード線、例えばワード線ＷＬ０も選択され、本体メモリセル用強誘電体キャパシタＣ００〜Ｃ０３と、対応するビット線ＢＬ０〜ＢＬ０３とが導通状態となる。
【００７１】
次に、リファレンスセルプレート線ＲＣＰ０のレベルがＨレベルに変化すると（ｔ＝ｔ３）、リファレンスメモリセル用強誘電体キャパシタＣＲ００〜ＣＲ０３に保持されている電位レベルが、ビット線／ＢＬ０〜／ＢＬ０３に読み出される。このとき、本体セルプレート線ＣＰ０のレベルもＨレベルに変化し、本体メモリセル用強誘電体キャパシタＣ００〜Ｃ０３に保持されている電位レベルが、ビット線ＢＬ０〜ＢＬ０３に読み出される。
【００７２】
次に、イコライズ信号線ＥＱ０の信号レベルがＬレベルからＨレベルに変化すると（ｔ＝ｔ４）、トランジスタＱＥ００〜ＱＥ０３がオンして、ビット線／ＢＬ０〜／ＢＬ０３に読み出された電位が平均化される。この状態で、センスアンプＳＡ０’〜ＳＡ３’が動作し、各ビット線対の一方の電位が接地電位に増幅され、他方の電位が電源電位に増幅され、各ビット線対からデータが読み出される。
【００７３】
その後、リファレンスセルプレート線ＲＣＰ０がＬレベルに変化すると（ｔ＝ｔ５）、ビット線／ＢＬ０〜／ＢＬ３の電位は若干変動するが、これらのビット線は電気的に接続されているので、等しい電位に保持される。このときセルプレート線ＣＰ０もＬレベルに変化する。
【００７４】
さらに、リファレンスワード線ＲＷＬ０がＬレベルになると（ｔ＝ｔ６）、ビット線／ＢＬ０〜／ＢＬ３は、対応するリファレンスメモリセル用強誘電体キャパシタＣＲ００〜ＣＲ０３と電気的に切断される。このとき、ワード線ＷＬ０もＬレベルになる。
【００７５】
そして、この状態で、制御回路１１２が動作し、ビット線プリチャージ信号ＢＰをＨレベルに変化させると（ｔ＝ｔ７）、プリチャージ回路ＰＣ０〜ＰＣ３は、ビット線ＢＬ０〜ＢＬ３及びビット線／ＢＬ０〜／ＢＬ３を、ビット線／ＢＬ０〜／ＢＬ３が電気的に接続された状態で、接地電位にプリチャージする。
【００７６】
その後、制御回路１１２がイコライズ信号線ＥＱ０をＬレベルに変化させると（ｔ＝Ｔａ）、イコライズ回路１１１の動作が停止し、ビット線／ＢＬ０〜／ＢＬ３が電気的に切断された状態となる。
【００７７】
なお、この実施の形態１の強誘電体メモリ装置１０１では、データ書き込みは、ワード線を選択し、その後、所要のビット線対にデータ及び反転データを印加した状態で、選択したワード線に対応するセルプレート線の電位をＬレベルからＨレベルに変化させることにより行われる。
【００７８】
このように本実施の形態１では、ビット線リファレンス電位を発生する際、ビット線イコライズ動作を停止する前に、ビット線を接地電圧にプリチャージする動作を開始するので、ビット線に影響するノイズは、イコライズ回路を構成するトランジスタＱＥ００〜ＱＥ０３のゲートチャネル部分やフリンジ部分の容量カップリングに起因する一定のノイズのみとなり、ビット線のプリチャージ電位がノイズにより不確定な値となるのを回避することができる。
【００７９】
また、ビット線プリチャージ信号線ＢＰ０をＨレベルとしてビット線のプリチャージを開始した後に、もう１つのイコライズ制御信号線ＥＱ１をＨレベルとし、その後、イコライズ制御信号線ＥＱ０をＬレベルに変化させると同時に、イコライズ制御信号線ＥＱ１をＬレベルに変化させることにより、ビット線ＢＬ０，／ＢＬ０を含むすべてのビット線へのノイズの影響を同じ程度にして、１つのセンスアンプに接続される１対のビット線のリファレンス電位のレベルを同じにすることができる。これにより、次回の読み出し動作をより安定に行うことが可能となる。
【００８０】
さらに、この実施の形態１では、ビット線のイコライズ状態、つまりイコライズ回路１１１のトランジスタが導通している状態で、ビット線を接地電位にプリチャージするので、各ビット線対のビット線は、すべてのビット線対のプリチャージ回路によりプリチャージされることとなり、プリチャージ動作を高速で行うことが可能となる効果もある。
【００８１】
また、この実施の形態１では、各ワード線ごとにセルプレート線を設けたので、選択されたワード線に対応するセルプレート線の電位のみ独立して設定することができ、セルプレート線のドライブ回路の能力を小さく抑えることができる。また、非選択のワード線に対応するセルプレート線の電位変化を回避して、非選択のワード線に対応するメモリセルのデータが、セルプレート線の電位変動により壊れるのを回避することができる。
【００８２】
（実施の形態２）
図３は本発明の実施の形態２による強誘電体メモリ装置を説明するための図である。
【００８３】
この実施の形態２の強誘電体メモリ装置は、実施の形態１の強誘電体メモリ装置１０１における制御回路を、ビット線のリファレンス電位を発生する際、ビット線イコライズ回路の動作が、プリチャージ回路がビット線を接地電圧にプリチャージする動作を開始する前に停止するよう、イコライズ回路及びプリチャージ回路を制御するものとしており、その他の構成は、実施の形態１のものと同一である。
【００８４】
次に動作について説明する。
この実施の形態２の強誘電体メモリ装置では、データの読み出しを行う際には、図３に示すように、ビット線プリチャージ信号線ＢＰ０、リファレンスセルプレート線ＲＣＰ０、及びリファレンスワード線ＲＷＬ０は実施の形態１の強誘電体メモリ装置１０１と同様に変化する。また、イコライズ制御信号線ＥＱ０の、Ｈレベルに変化するタイミングも、実施の形態１と同じである。
【００８５】
そして、この実施の形態２では、ワード線ＷＬ０及びリファレンスワード線ＲＷＬ０がＬレベルになり（ｔ＝ｔ６）、ビット線／ＢＬ０〜／ＢＬ３が、対応するリファレンスメモリセル用強誘電体キャパシタＣＲ００〜ＣＲ０３と電気的に切断された後に、イコライズ信号線ＥＱ０がＬレベルに変化し（ｔ＝Ｔｂ）、その後、ビット線プリチャージ信号線ＢＰ０がＨレベルとなって、ビット線を接地電圧にプリチャージする動作が開始される（ｔ＝ｔ７）。
【００８６】
このように本実施の形態２では、ビット線リファレンス電位を発生する際、ビット線イコライズ動作を停止した後に、ビット線を接地電圧にプリチャージする動作を開始するので、ビット線プリチャージはビット線イコライズをオフした状態で行われることとなる。このため、ビット線イコライズをオフするときに生じたノイズのビット線への影響を、その後にビット線を接地電位にプリチャージする動作により除去することができる。これにより、次回の読み出し動作を安定に行うことが可能となる。
【００８７】
（実施の形態３）
図４は、本発明の実施の形態３による強誘電体メモリ装置を説明する図である。
【００８８】
この実施の形態３の強誘電体メモリ装置１０３は、ビット線リファレンス電位を発生するリファレンス電位発生回路１３０を有し、該リファレンス電位発生回路１３０は、ビット線プリチャージ回路ＰＣ０〜ＰＣ３と、ビット線イコライズ回路１３１と、これらの回路を制御する制御回路１３２とから構成されている。ここで、ビット線プリチャージ回路ＰＣ０〜ＰＣ３及び制御回路１３２は、実施の形態１のものと同一である。
【００８９】
そして、この実施の形態３では、ビット線イコライズ回路１３１は、メモリセルの行方向に沿って設けられたビット線イコライズ専用信号線ＥＱＬ０及びＥＱＬ１を有しており、ビット線イコライズ専用信号線ＥＱＬ０とビット線／ＢＬ０〜／ＢＬ３との間にイコライズトランジスタＱＥ００〜ＱＥ０３が接続され、ビット線イコライズ専用信号線ＥＱＬ１とビット線ＢＬ０〜ＢＬ３との間にイコライズトランジスタＱＥ１０〜ＱＥ１３が接続されている。イコライズトランジスタＱＥ００〜ＱＥ０３のゲートにはイコライズ制御信号線ＥＱ０が接続され、イコライズトランジスタＱＥ１０〜ＱＥ１３のゲートにはイコライズ制御信号線ＥＱ１が接続されている。また、上記ビット線イコライズ専用信号線ＥＱＬ０及びＥＱＬは、拡散層により構成している。なお、この実施の形態３のその他の構成は、実施の形態１のものと同一である。
【００９０】
次に動作について説明する。
この実施の形態３の強誘電体メモリ装置１０３では、データの読み出しを行う際には、図５に示すように、ビット線プリチャージ信号線ＢＰ０、リファレンスセルプレート線ＲＣＰ０、リファレンスワード線ＲＷＬ０、及びイコライズ信号線ＥＱ０は、実施の形態１の強誘電体メモリ装置１０１と同様に変化する。従って、制御回路１３２は、イコライズ回路１３１の動作が停止する（ｔ＝Ｔｃ）前に（ｔ＝ｔ７）、プリチャージ回路ＰＣ０〜ＰＣ３がビット線を接地電圧にプリチャージする動作を開始するよう、イコライズ回路１３１及びプリチャージ回路ＰＣ０〜ＰＣ３を制御する。
【００９１】
また、この実施の形態３では、データ読み出し時にビット線イコライズ専用信号線ＥＱＬ０及びＥＱＬ１に電荷が残っていると、この電荷が読み出し動作に影響するため、イコライズ回路が動作している状態で、つまりビット線イコライズ専用信号線ＥＱＬ０及びＥＱＬ１が、対応するビット線に電気的に接続されている状態で、ビット線プリチャージ回路ＰＣ０〜ＰＣ３により、イコライズ信号線ＥＱ０及びＥＱＬ１の電荷が引き抜かれるようにしている。
【００９２】
このような構成の実施の形態３では、強誘電体キャパシタから複数個のビット線に読み出された電位をイコライズするイコライズ回路１３１を、イコライズ専用信号線ＥＱＬ０及びＥＱＬ１を有し、複数個のビット線をイコライズ専用信号線に電気的に接続してビット線イコライズを行うものとしたので、複数のビット線を電気的に接続する導電層のレイアウトに対する制約が緩和されることとなり、メモリセルアレイのレイアウトが容易になるという効果がある。
【００９３】
また、イコライズ専用信号線を拡散層により構成しているので、イコライズ専用信号線が適度な抵抗値を有することとなり、メモリセルアレイを、ビット線が、リファレンスワード線やイコライズ制御信号線の急激な電位変動によるノイズの影響を受けにくい構造とすることができる。
【００９４】
さらに、イコライズ専用信号線を、メタル配線層よりも下層の導電層で構成することにより、イコライズ専用信号線とイコライズトランジスタの拡散領域とを接続するコンタクトホールのサイズを小さくでき、これによりレイアウト面積を小さくすることが可能である。またこの場合、イコライズ専用信号線を構成する導電層を、イコライズトランジスタの拡散領域と同層の拡散層で形成することにより、コンタクトホールの数を減らすこともできる。
【００９５】
また、この実施の形態３では、実施の形態１と同様、ビット線リファレンス電位を発生する際、ビット線イコライズ動作を停止する前に、ビット線を接地電圧にプリチャージする動作を開始するので、ビット線プリチャージ電位がノイズにより不確定な値となるのを回避して、読み出し動作を安定に行うことが可能となる。
【００９６】
なお、上記実施の形態３では、上記イコライズ専用信号線を、拡散層で構成した場合を示したが、該イコライズ専用信号線はメタル層で形成してもよい。この場合、イコライズ専用信号線の低抵抗化によりイコライズを高速に行うことが可能となる。特に大きなサイズのメモリアレイを構成する場合、動作速度の影響を少なくするために、イコライズ専用信号線をメタル層で構成することは高速動作に対して有効である。
【００９７】
（実施の形態４）
図６は、本発明の実施の形態４による強誘電体メモリ装置を説明する図である。
【００９８】
この実施の形態４の強誘電体メモリ装置１０４は、ビット線リファレンス電位を発生するリファレンス電位発生回路１４０を有し、該リファレンス電位発生回路１４０は、ビット線プリチャージ回路ＰＣ０〜ＰＣ３と、ビット線イコライズ回路１４１と、これらの回路を制御する制御回路１４２とを備えている。ここで、ビット線プリチャージ回路ＰＣ０〜ＰＣ３は実施の形態１のものと同一である。
【００９９】
そして、この実施の形態４の強誘電体メモリ装置１０４では、イコライズ回路１４１は、メモリセルの行方向に沿って設けられたビット線イコライズ専用信号線ＥＱＬ０及びＥＱＬ１を有し、ビット線イコライズ専用信号線ＥＱＬ０とビット線／ＢＬ０〜／ＢＬ３との間にイコライズトランジスタＱＥ００〜ＱＥ０３が接続され、ビット線イコライズ専用信号線ＥＱＬ１とビット線ＢＬ０〜ＢＬ３との間にイコライズトランジスタＱＥ１０〜ＱＥ１３が接続されている。イコライズトランジスタＱＥ００〜ＱＥ０３のゲートにはイコライズ信号線ＥＱ０が接続され、イコライズトランジスタＱＥ１０〜ＱＥ１３のゲートにはイコライズ信号線ＥＱ１が接続されている。なお、上記イコライズ専用信号線は、実施形態３と同様に、拡散層やメタル層を用いて構成することが可能である。
【０１００】
また、上記リファレンス電位発生回路１４０は、上記イコライズ専用信号線ＥＱＬ０及びＥＱＬ１をプリチャージするイコライズ用プリチャージ回路を備えている。該イコライズ専用信号線ＥＱＬ０をプリチャージする回路は、該信号線ＥＱＬ０と接地電圧源ＶＳＳとの間に接続されたトランジスタＱＥ０からなり、上記イコライズ専用信号線ＥＱＬ１をプリチャージする回路は、該信号線ＥＱＬ１と接地電圧源ＶＳＳとの間に接続されたトランジスタＱＥ０１からなる。これらのトランジスタＥＱ０及びＥＱ１のゲートはプリチャージ制御信号線ＰＲ０及びＰＲ１を介して制御回路１４２に接続されており、この制御回路１４２は、上記ビット線プリチャージ回路ＰＣ０〜ＰＣ１及びイコライズ回路１４１を実施の形態２と同様に制御し、さらにトランジスタＥＱＬ０及びＥＱＬ１を制御するものとしている。なお、この実施の形態４のその他の構成は、実施の形態１のものと同一である。
【０１０１】
次に動作について説明する。
この実施の形態４の強誘電体メモリ装置１０４では、読み出し時のリファレンス電位を発生する際には、図７に示すように、ビット線プリチャージ信号ＢＰ０、リファレンスセルプレート線ＲＣＰ０、イコライズ信号線ＥＱ０及びリファレンスワード線ＲＷＬ０は、実施の形態２の強誘電体メモリ装置１０２と同様に変化する。従って、ビット線を接地電圧にプリチャージする動作は、ビット線イコライズをオフした（ｔ＝Ｔｄ）後に開始される（ｔ＝ｔ７）。
【０１０２】
ここで、制御回路１４２は、トランジスタＥＱＬ０のゲートに接続されているプリチャージ制御信号線ＰＲ０を、ビット線プリチャージ信号ＢＰ０がＬレベルに変化すると同時にＬレベルに変化させ（ｔ＝ｔ１）、ビット線プリチャージ信号ＢＰ０がＨレベルに変化した（ｔ＝ｔ７）後に、Ｈレベルに変化させる（ｔ＝Ｔｅ）。これにより、ビット線イコライズをオフした後のビット線のプリチャージが行われている間に、トランジスタＥＱ０及びＥＱ１により、イコライズ専用信号線ＥＱＬ０及びＥＱＬ１に流れ込んだ電荷が引き抜かれることとなる。
【０１０３】
このように本実施の形態４の強誘電体メモリ装置１０４では、実施の形態３と同様、強誘電体キャパシタから複数個のビット線に読み出された電位をイコライズするイコライズ回路１４１を、イコライズ専用信号線ＥＱＬ０及びＥＱＬ１を有し、複数個のビット線をイコライズ専用信号線に電気的に接続してビット線イコライズを行うものとしたので、複数のビット線を電気的に接続する導電層のレイアウトに対する制約が緩和されることとなり、メモリセルアレイのレイアウトが容易になるという効果がある。
【０１０４】
また、この実施の形態４では、イコライズ専用信号線をプリチャージする回路を備えたので、ビット線イコライズをオフした後、ビット線に発生したリファレンス電位を初期状態の接地電位に戻す間に、イコライズ専用信号線を接地電位にプリチャージすることができる。つまり、ビット線のプリチャージ状態で、イコライズ専用信号線に残っている電荷を引き抜くことができ、これにより、その後の読み出し動作におけるビット線の初期電位にもノイズが生じずに安定した読み出し動作が可能となる。
【０１０５】
また、イコライズ専用信号線をプリチャージする回路を設けたことにより、ビット線イコライズをオフした状態でも、イコライズ専用信号線をプリチャージすることが可能となっているため、イコライズ専用信号線の残留電荷が引き抜かれる前にビット線イコライズをオフすることができ、高速動作も可能である。
【産業上の利用可能性】
【０１０６】
本発明は、１Ｔ１Ｃ構成の強誘電体メモリ装置におけるリファレンス電位発生回路を、ビット線のイコライズノードを高速にしかもノイズの発生を抑えつつ初期化することができる回路とし、安定した読み出し動作を可能とするものであり、強誘電体メモリ装置のリファレンス電位発生回路として有効である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の実施の形態１による強誘電体メモリ装置を説明する図である。
【図２】上記実施の形態１の強誘電体メモリ装置の動作を説明する図である。
【図３】本発明の実施の形態２の強誘電体メモリ装置の動作を説明する図である。
【図４】本発明の実施の形態３の強誘電体メモリ装置を説明する図である。
【図５】上記実施の形態３の強誘電体メモリ装置の動作を説明する図である。
【図６】本発明の実施形態４の強誘電体メモリ装置を説明する図である。
【図７】上記実施の形態４の強誘電体メモリ装置の動作を説明する図である。
【図８】従来の強誘電体メモリ装置を説明する図である。
【図９】従来の強誘電体メモリ装置を構成するセンスアンプを説明する図である。
【符号の説明】
【０１０８】
１０１、１０３、１０４    強誘電体メモリ装置
１１０、１３０，１４０    リファレンス電位発生回路
１１１、１３１、１４１    イコライズ回路
１１２、１３２、１４２    制御回路
ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３    ビット線
ＢＰ０    ビット線プリチャージ信号線
Ｃ００〜Ｃ０３、Ｃ１０〜Ｃ１３、Ｃ２０〜Ｃ２３、Ｃ３０〜Ｃ３３、Ｃ４０〜Ｃ４３、Ｃ５０〜Ｃ５３、Ｃ６０〜Ｃ６３、Ｃ７０〜Ｃ７３    本体メモリセル用強誘電体キャパシタ
ＣＰ０〜ＣＰ７    セルプレート信号線
ＣＲ００〜ＣＲ０３、ＣＲ１０〜ＣＲ１３    リファレンスメモリセル用強誘電体キャパシタ
ＥＱ０、ＥＱ１    イコライズ制御信号線
ＥＱＬ０、ＥＱＬ１    イコライズ専用信号線
ＰＣ０〜ＰＣ３    ビット線プリチャージ回路
ＰＲ０、ＰＲ１    イコライズ専用信号線プリチャージ制御信号線
ＱＣ００〜ＱＣ０３、ＱＣ１０〜ＱＣ１３、ＱＣ２０〜ＱＣ２３、ＱＣ３０〜ＱＣ３３、ＱＣ４０〜ＱＣ４３、ＱＣ５０〜ＱＣ５３、ＱＣ６０〜ＱＣ６３、ＱＣ７０〜ＱＣ７３    本体メモリセルトランジスタ
ＱＢ００〜ＱＢ０３、ＱＢ１０〜ＱＢ１３    プリチャージトランジスタ
ＱＥ０、ＱＥ１    イコライズ専用信号線プリチャージトランジスタ
ＱＥ００〜ＱＥ０３、ＱＥ１０〜ＱＥ１３    イコライズトランジスタ
ＱＲ００〜ＱＲ０３、ＱＲ１０〜ＱＲ１３    リファレンスメモリセル用トランジスタ
ＲＣＰ０、ＲＣＰ１    リファレンスセルプレート信号線
ＲＷＬ０、ＲＷＬ１    リファレンスワード線
ＳＡ０’〜ＳＡ３’    センスアンプ
ＶＳＳ    接地電圧源
ＶＤＤ    電源電圧源
ＷＬ０〜ＷＬ７    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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