(57)【要約】      （修正有）【課題】メモリエミュレーションモジュールを用いて高速でテストできるエンベデッドＭＣＵ及び、そのテスト方法を提供する。【解決手段】バスマスタ装置４２０と連結されてバスマスタ装置４２０の臨時データを保存するか、または、テストモード時にテストベクトルを保存する内部メモリブロック４４０と、プロセッサコア４１０の動作上の外部メモリ４６０、または内部メモリブロック４４０をアクセスするメモリコントローラ４３０と、メモリコントローラ４３０と内部メモリブロック４４０との間に連結されて、テストモード時にテストベクトルを内部メモリブロック４４０に保存するメモリエミュレーションモジュールブロック４５０と、を含むエンベデッドＭＣＵ４００。【選択図】図４
2005196782.tif 000002
【特許請求の範囲】
【請求項１】
外部装置から提供されるテストベクトルを保存する内部メモリと、
前記内部メモリブロックを制御するメモリコントローラと、
テストモード時に前記テストベクトルを前記内部メモリに保存するメモリエミュレーションモジュールと、を備えることを特徴とするエンベデッドＭＣＵ。
【請求項２】
前記メモリエミュレーションモジュールは、
前記メモリコントローラがアクセスする前記内部メモリの領域を設定するアドレスマッピングレジスターと、
前記メモリコントローラがアクセスする前記内部メモリの領域をアドレッシングするアドレスデコーダと、
外部メモリアクセス信号を、前記内部メモリの類型によるアクセス信号に変換させるアクセスコントロール信号変換部と、を備えることを特徴とする請求項１に記載のエンベデッドＭＣＵ。
【請求項３】
前記内部メモリの類型は、
ＲＯＭ、ＳＲＡＭ、フラッシュメモリ、及びＳＤＲＡＭのうちいずれか１つであることを特徴とする請求項２に記載のエンベデッドＭＣＵ。
【請求項４】
前記アクセスコントロール信号変換部は、
前記外部メモリアクセス信号を、前記内部メモリのＲＯＭ、ＳＲＡＭ及びフラッシュメモリ領域をアクセスする信号に変換するスタティックメモリ信号変換部と、
前記外部メモリアクセス信号を、前記内部メモリのＳＤＲＡＭ領域をアクセスする信号に変換するダイナミックメモリ信号変換部と、を含むことを特徴とする請求項２に記載のエンベデッドＭＣＵ。
【請求項５】
前記エンベデッドＭＣＵは、
前記外部装置と前記メモリエミュレーションモジュールとを前記メモリコントローラと連結する第１選択部と、
バスマスタ装置と前記メモリエミュレーションモジュールとを前記内部メモリと連結する第２選択部と、を更に備えることを特徴とする請求項１に記載のエンベデッドＭＣＵ。
【請求項６】
前記メモリエミュレーションモジュールは、
前記メモリコントローラと前記内部メモリとの間に連結されることを特徴とする請求項１に記載のエンベデッドＭＣＵ。
【請求項７】
プロセッサコアやバスマスタ装置が連結されるバスと、
前記バスマスタ装置と連結されて前記バスマスタ装置の臨時データを保存し、テストモード時にテストベクトルを保存する内部メモリと、
前記プロセッサコアの動作上の外部メモリ、または前記内部メモリをアクセスするメモリコントローラと、
前記メモリコントローラと前記内部メモリとの間に連結され、前記テストモード時に前記テストベクトルを前記内部メモリに保存するメモリエミュレーションモジュールと、
前記外部メモリと前記メモリエミュレーションモジュールとを前記メモリコントローラと連結する第１選択部と、
前記バスマスタ装置と前記メモリエミュレーションモジュールとを前記内部メモリと連結する第２選択部と、を備えることを特徴とするエンベデッドＭＣＵ。
【請求項８】
前記メモリエミュレーションモジュールブロックは、
前記メモリコントローラがアクセスする前記内部メモリの領域を設定するアドレスマッピングレジスターと、
前記メモリコントローラがアクセスする前記内部メモリの領域をアドレッシングするアドレスデコーダと、
前記内部メモリの類型によって、所定のアクセス信号に変換させるアクセスコントロール信号変換部と、を備えることを特徴とする請求項７に記載のエンベデッドＭＣＵ。
【請求項９】
前記内部メモリの類型は、
ＲＯＭ、ＳＲＡＭ、フラッシュメモリ、及びＳＤＲＡＭのうちいずれか１つであることを特徴とする請求項８に記載のエンベデッドＭＣＵ。
【請求項１０】
前記エンベデッドＭＣＵは、
前記内部メモリブロックに保存された前記テストベクトルによるテスト結果を出力する入出力コントローラを更に備えることを特徴とするを請求項７に記載のエンベデッドＭＣＵ。
【請求項１１】
エンベデッドＭＣＵをテストするためのテストベクトルを受信する段階と、
メモリエミュレーションモジュールを介して、前記テストベクトルが保存される内部メモリブロックの領域を設定する段階と、
前記設定された内部メモリのアクセス信号を発生させる段階と、
前記設定される内部メモリ領域に前記テストベクトルを保存する段階と、
前記内部メモリブロックに保存されたテストベクトルによって、前記エンベデッドＭＣＵをテストする段階と、
前記テスト結果を出力する段階と、を備えることを特徴とするエンベデッドＭＣＵテスト方法。
【請求項１２】
前記エンベデッドＭＣＵテスト方法は、
外部装置からデータが、前記メモリエミュレーションモジュールを介して前記内部メモリにローディングされる時、制御信号とデータ信号とを保存する段階と、
前記制御信号と前記データ信号とを、前記メモリエミュレーションモジュールを介して前記内部メモリに伝送する段階と、を更に備えることを特徴とする請求項１１に記載のエンベデッドＭＣＵテスト方法。
【請求項１３】
前記設定された内部メモリのアクセス信号を発生させる段階は、
外部メモリアクセス信号を、前記内部メモリの類型によって、前記内部メモリをアクセスする信号に変換する段階であることを特徴とする請求項１１に記載のエンベデッドＭＣＵテスト方法。
【請求項１４】
前記内部メモリの類型は、
ＲＯＭ、ＳＲＡＭ、フラッシュメモリ、及びＳＤＲＡＭのうちいずれか１つであることを特徴とする請求項１３に記載のエンベデッドＭＣＵテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンベデッドＭＣＵ（Ｍｉｃｒｏ Ｃｏｍｐｕｔｅｒ Ｕｎｉｔ）に係り、特に、メモリエミュレーションモジュールを用いて高速でテストできるエンベデッドＭＣＵ、及びそのテスト方法に関する。
【背景技術】
【０００２】
従来には、ＡＳＩＣ技術は、一つのチップセット概念からシステム・オン・チップ（以下、‘ＳｏＣ ＩＣ’という）概念のエンベデッドコア（ｅｍｂｅｄｄｅｄ ｃｏｒｅ）に発展しつつある。Ｓｏｃ ＩＣは、多様な再使用可能な機能ブロック、例えば、マイクロプロセッサ、インターフェース、メモリアレイ及びＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒｓ）を含む。そのような、予め設計された機能ブロックを、いわゆる‘コア’という。
【０００３】
図１は、従来のエンベデッドＭＣＵの一例として、その内部構造を示す図面である。それを参照すれば、エンベデッドＭＣＵ １００は、バスを共有するプロセッサコア１１０、バスマスタ装置１２０、メモリコントローラ１３０及び内部メモリブロック１４０を含む。メモリコントローラ１３０は、外部メモリ１５０とエンベデッドＭＣＵ １００の内部ブロックとのデータ伝送を制御する。
【０００４】
そのようなエンベデッドＭＣＵ １００の機能を検証するテスト工程を見れば、フォールトテストと遅延フォールトテストとがある。フォールトテストは、時間的な概念を用いず、単に‘１’から‘０’に、または‘０’から‘１’に論理状態が変更される、すなわち、トグルされた結果を確認する工程である。遅延フォールトテストは、トグルされる部分に時間概念を含ませるものであって、エンベデッドＭＣＵ １００の動作速度、例えば、１００ＭＨｚで動作させてその動作如何を確認する工程である。半導体装置の動作速度が高速化するにつれて、遅延フォールトテストの重要度が更に高まっている。
【０００５】
遅延フォールトテストのために、エンベデッドＭＣＵ １００の実際動作速度でテストを進める。エンベデッドＭＣＵ １００でテストベクトルを印加し、その出力を確認する工程において、図２及び図３のように、タイミングマージンのためテスト条件を合わせ難い。
【０００６】
図２は、エンベデッドＭＣＵ １００の入力パッドに入力される外部クロック信号ＥＸＴ．ＣＬＫと、外部クロック信号ＥＸＴ．ＣＬＫを受信する内部回路から発生する内部クロック信号ＥＭ．ＣＬＫ、また、内部クロック信号ＥＭＣＬＫに応答して、出力パッドに出力されるデータ信号ＤＯＵＴが発生する回路経路を簡単に示した図面である。
【０００７】
図３は、外部クロック信号ＥＸＴ．ＣＬＫに対する内部クロック信号ＥＭ．ＣＬＫの発生時点を計算して、最も速い最高状態（ｂｓｔ）と、正常状態（ｔｙｐ）、また最も遅い最悪状態（ｗｓｔ）による出力データＤＯＵＴのタイミングマージンを示す。図３に示されたように、外部クロック信号ＥＸＴ．ＣＬＫに対する出力データＤＯＵＴの出力マージンを見れば、最高及び最悪の場合、出力データのセンタリングが外部クロック信号ＥＸＴ．ＣＬＫのエッジを離脱するため、それを鑑みて外部クロック信号ＥＸＴ．ＣＬＫの入力マージンを考慮して、テスト時にセットアップせねばならない難しさがある。
【０００８】
一方、エンベデッドＭＣＵ １００の動作速度が数百ＭＨｚで動作する場合、入力または出力パッド自体の抵抗特性によっても、外部から印加されるテストベクトルによる高速テストができない問題点がある。
したがって、高速チップを検証するためのエンベデッドＭＣＵが必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、メモリエミュレーションモジュールを含むエンベデッドＭＣＵを提供するところにある。
本発明の他の目的は、前記エンベデッドＭＣＵのテスト方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明の一例に係るエンベデッドＭＣＵは、テストベクトルを保存する内部メモリブロックと、内部メモリブロックを制御するメモリコントローラと、メモリコントローラと内部メモリブロックとの間に連結され、テストモード時にテストベクトルを内部メモリブロックに保存するメモリエミュレーションモジュールブロックと、を含む。
【００１１】
好ましくは、メモリエミュレーションモジュールブロックは、メモリコントローラがアクセスする内部メモリブロックの領域を設定するアドレスマッピングレジスターと、メモリコントローラがアクセスする内部メモリブロックの領域をアドレッシングするアドレスデコーダと、内部メモリブロックの類型によって所定のアクセス信号に変換させるアクセスコントロール信号変換部と、を含む。
【００１２】
前記目的を達成するために、本発明の他の例に係るエンベデッドＭＣＵは、プロセッサコアまたはバスマスタ装置が連結されるバスと、バスマスタ装置と連結されてバスマスタ装置の臨時データを保存するか、または、テストモード時にテストベクトルを保存する内部メモリブロックと、プロセッサコアの動作上の外部メモリまたは内部メモリブロックをアクセスするメモリコントローラと、メモリコントローラと内部メモリブロックとの間に連結され、テストモード時にテストベクトルを内部メモリブロックに保存するメモリエミュレーションモジュールブロックと、外部メモリとメモリエミュレーションモジュールブロックとを選択的にメモリコントローラと連結する第１選択部と、バスマスタ装置とメモリエミュレーションモジュールブロックとを選択的に内部メモリブロックと連結する第２選択部と、を含む。
【００１３】
前記他の目的を達成するために、本発明のエンベデッドＭＣＵテスト方法は、エンベデッドＭＣＵをテストするためのテストベクトルを提供する段階と、メモリエミュレーションモジュールを介してテストベクトルが保存される内部メモリブロックの領域を設定する段階と、設定された内部メモリブロックのアクセス信号を発生させる段階と、設定される内部メモリブロック領域にテストベクトルを保存する段階と、内部メモリブロックに保存されたテストベクトルによってエンベデッドＭＣＵをテストする段階と、テスト結果を出力する段階と、を含む。
【発明の効果】
【００１４】
したがって、本発明によれば、エンベデッドＭＣＵの内部にメモリエミュレーションモジュールブロックを内蔵して、テスト時にテストベクトルを内部メモリブロックにローディングさせてエンベデッドＭＣＵをテストするため、エンベデッドＭＣＵの実際動作速度でテストできる。
【発明を実施するための最良の形態】
【００１５】
本発明と本発明の動作上の利点及び、本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施例を示す添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付図面を参照して本発明の好ましい実施例を説明することで、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を示す。
【００１６】
図４は、本発明の一実施例に係るエンベデッドＭＣＵを説明する図面である。それを参照すれば、エンベデッドＭＣＵ ４００は、プロセッサコア４１０、バスマスタ装置４２０、メモリコントローラ４３０、内部メモリブロック４４０、第１及び第２選択部４３５、４４５、メモリエミュレーションモジュールブロック４５０を含む。
【００１７】
本発明のエンベデッドＭＣＵ ４００は、図１の従来のエンベデッドＭＣＵ １００と比較して、第１及び第２選択部４３５、４４５とメモリエミュレーションモジュールブロック４５０とを更に含むという差異点がある。メモリエミュレーションモジュールブロック４５０は、第１選択部４３５を介してメモリコントローラ４３０と連結され、第２選択部４４５を介して内部メモリブロック４４０と連結される。
【００１８】
図５は、メモリエミュレーションモジュールブロック４５０の機能を具体的に説明する図面である。それを参照すれば、メモリエミュレーションモジュールブロック４５０は、その内部にアドレスマッピングレジスター４５１、アドレスデコーダ４５２、アクセスコントロール信号変換部４５３を含む。メモリエミュレーションモジュールブロック４５０は、第２選択部４４５を介して内部メモリブロック４４０と連結されるが、内部メモリブロック４４０には、ＲＯＭまたはＳＲＡＭブロック４４１、フラッシュメモリブロック４４２、ＳＤＲＡＭブロック４４３が配列される。
【００１９】
一方、内部メモリブロック４４０は、第２選択部４４５を介してバスマスタ装置４２０（図４）とも連結されるが、これは、バスマスタ装置４２０（図４）が臨時的にデータを保存せねばならない時に、内部メモリブロック４４０を用いるためである。
【００２０】
メモリエミュレーションモジュールブロック４５０内のアドレスマッピングレジスター４５１は、外部メモリ４６０の容量に比べて内部メモリブロック４４０の容量が小さいため、メモリコントローラ４３０がアクセスする内部メモリブロック４４０内の領域を設定する。そして、アドレスマッピングレジスター４５１は、直接メモリアクセスモード（テストモード）時、外部メモリに初期から保存されていたデータを内部メモリブロック４４０にローディングする時に、制御信号ＣＯＮとデータＤＡＴＡを保存し、それを内部メモリブロック４４０に伝達する。それは、図７に示されている。
【００２１】
再び、図５に戻れば、アドレスデコーダ４５２は、メモリコントローラ４３０がアドレスマッピングレジスター４５１に設定されたメモリ領域にアクセスするように、受信されるメモリアクセス信号をデコーディングする領域である。
【００２２】
アクセスコントロール信号変換部４５３は、具体的に図６に示されているが、メモリ直接アクセスモード（テストモード）時、外部から入力されるメモリアクセス信号を、それぞれのメモリ（ＲＯＭ／ＳＲＡＭ、ＦＬＡＳＨ、ＳＤＲＡＭ）アクセス信号に変更させる。スタティックメモリ信号変換部６０１を介して、ＲＯＭ／ＳＲＡＭまたはＦＬＡＳＨメモリをアクセスできる信号に、ダイナミックメモリ信号変換部６０２を介してＳＤＲＡＭをアクセスできる信号に変換させる。
【００２３】
再び、図５に戻れば、内部メモリブロック４４０に保存されたテストベクトルによってエンベデッドＭＣＵ ４００が動作した結果は、入出力コントローラ５１０を介して外部に出力される。
【００２４】
本発明は、図面に示された一実施例を参考して説明したが、これは例示されたものに過ぎず、本技術分野の当業者ならば、これから多様な変形及び均等な他の実施例が可能であるという点が理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
【産業上の利用可能性】
【００２５】
本発明は、エンベデッドＭＣＵの内部にメモリエミュレーションモジュールブロックを内蔵して、テスト時にテストベクトルを内部メモリブロックにローディングして、エンベデッドＭＣＵを高速でテストするエンベデッドＭＣＵに適用できる。
【図面の簡単な説明】
【００２６】
【図１】外部メモリと連結される従来のエンベデッドＭＣＵの内部構造を説明する図面である。
【図２】図１のエンベデッドＭＣＵの内部の回路経路を簡単に示す図面である。
【図３】図２の回路経路で発生するクロック信号と出力データとのタイミング関係を説明する図面である。
【図４】本発明のエンベデッドＭＣＵを説明する図面である。
【図５】図４のエンベデッドＭＣＵの内部構造を具体的に説明する図面である。
【図６】図５のアクセスコントロール信号変換部を説明する図面である。
【図７】図５の内部メモリブロックへの初期メモリ値のローディングを説明する図面である。
【符号の説明】
【００２７】
４００    エンベデッドＭＣＵ
４１０    プロセッサコア
４２０    バスマスタ装置
４３０    メモリコントローラ
４３５    第１選択部
４４０    内部メモリブロック
４４５    第２選択部
４５０    メモリエミュレーションモジュールブロック
４６０    外部メモリ
【図１】
2005196782.tif 000003
【図２】
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【図３】
2005196782.tif 000005
【図４】
2005196782.tif 000006
【図５】
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【図６】
2005196782.tif 000008
【図７】
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