(57)【要約】【課題】プラズマディスプレイ装置の信頼性および高速動作による性能向上を図ることができるようにすることを目的とする。【解決手段】放電空間を形成して対向する一対の基板上に複数列の表示電極とこの表示電極に交差するように対向配置される複数列のアドレス電極とを設けることにより構成された複数の放電セルを有するプラズマディスプレイパネルと、このプラズマディスプレイパネルの前記アドレス電極に表示データを供給するための複数のドライバ回路３０ａ〜３０ｄと、このドライバ回路３０ａ〜３０ｄにこのドライバ回路３０ａ〜３０ｄを制御するためのデータ信号とクロック信号を供給する制御回路３２とを有し、前記ドライバ回路３０ａ〜３０ｄのクロック信号を供給する入力ライン３８ａ〜３８ｄそれぞれにクロック位相補償用の抵抗３９ａ〜３９ｄを接続した。【選択図】図２
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【特許請求の範囲】
【請求項１】
放電空間を形成して対向する一対の基板上に複数列の表示電極とこの表示電極に交差するように対向配置される複数列のアドレス電極とを設けることにより構成された複数の放電セルを有するプラズマディスプレイパネルと、このプラズマディスプレイパネルの前記アドレス電極に表示データを供給するための複数のドライバ回路と、このドライバ回路にこのドライバ回路を制御するためのデータ信号とクロック信号を供給する制御回路とを有し、前記ドライバ回路のクロック信号を供給するラインそれぞれにクロック位相補償用の抵抗を接続したことを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大画面で、薄型、軽量のディスプレイ装置として知られているプラズマディスプレイ装置に関するものである。
【背景技術】
【０００２】
プラズマディスプレイ装置は、液晶パネルに比べて高速の表示が可能であり視野角が広いこと、大型化が容易であること、自発光型であるため表示品質が高いことなどの理由から、フラットパネルディスプレイ技術の中で最近特に注目を集めている。
【０００３】
まず、プラズマディスプレイ装置におけるプラズマディスプレイパネルの構造について図５を用いて説明する。図５に示すように、ガラス基板などの透明な前面側の基板１上には、スキャン電極とサステイン電極とで対をなすストライプ状の表示電極２が複数列形成され、そしてその電極群を覆うように誘電体層３が形成され、その誘電体層３上には保護膜４が形成されている。
【０００４】
また、前記前面側の基板１に対向配置される背面側の基板５上には、スキャン電極およびサステイン電極の表示電極２と交差するように、オーバーコート層６で覆われた複数列のストライプ状のアドレス電極７が形成されている。このアドレス電極７間のオーバーコート層６上には、アドレス電極７と平行に複数の隔壁８が配置され、この隔壁８間の側面およびオーバーコート層６の表面に蛍光体層９が設けられている。
【０００５】
これらの基板１と基板５とは、スキャン電極およびサステイン電極の表示電極２とアドレス電極７とがほぼ直交するように、微小な放電空間を挟んで対向配置されるとともに、周囲が封止され、そして前記放電空間には、ヘリウム、ネオン、アルゴン、キセノンのうちの一種または混合ガスが放電ガスとして封入されている。また、放電空間は、隔壁８によって複数の区画に仕切ることにより、表示電極２とアドレス電極７との交点が位置する複数の放電セルが設けられ、その各放電セルには、赤色、緑色および青色となるように蛍光体層９が一色ずつ順次配置されている。
【０００６】
図６にこのプラズマディスプレイパネルの電極配列を示しており、図６に示すようにスキャン電極およびサステイン電極とアドレス電極とは、Ｍ行×Ｎ列のマトリックス構成であり、行方向にはＭ行のスキャン電極ＳＣＮ１〜ＳＣＮＭおよびサステイン電極ＳＵＳ１〜ＳＵＳＭが配列され、列方向にはＮ列のアドレス電極Ｄ１〜ＤＮが配列されている。
【０００７】
このような電極構成のプラズマディスプレイパネルにおいては、アドレス電極とスキャン電極の間に書き込みパルスを印加することにより、アドレス電極とスキャン電極の間でアドレス放電を行い、放電セルを選択した後、スキャン電極とサステイン電極との間に、交互に反転する周期的な維持パルスを印加することにより、スキャン電極とサステイン電極との間で維持放電を行い、所定の表示を行うものである。
【０００８】
図７にプラズマディスプレイ装置の表示駆動回路の構成を示している。図７に示すように、図５に示す構成のプラズマディスプレイパネル（ＰＤＰ）１０、アドレスドライバ回路１１、スキャンドライバ回路１２、サステインドライバ回路１３、放電制御タイミング発生回路１４、電源回路１５、１６、Ａ／Ｄコンバータ（アナログ・デジタル変換器）１７、走査数変換部１８、およびサブフィールド変換部１９を備えている。
【０００９】
図７の回路において、まず、映像信号ＶＤは、Ａ／Ｄコンバータ１７に入力される。また、水平同期信号Ｈおよび垂直同期信号Ｖは放電制御タイミング発生回路１４、Ａ／Ｄコンバータ１７、走査数変換部１８、サブフィールド変換部１９に与えられる。Ａ／Ｄコンバータ１７は、映像信号ＶＤをデジタル信号に変換し、その画像データを走査数変換部１８に与える。
【００１０】
走査数変換部１８は、画像データをＰＤＰ１０の画素数に応じたライン数の画像データに変換し、各ラインごとの画像データをサブフィールド変換部１９に与える。サブフィールド変換部１９は、各ラインごとの画像データの各画素データを複数のサブフィールドに対応する複数のビットに分割し、各サブフィールドごとに各画素データの各ビットをアドレスドライバ回路１１にシリアルに出力する。アドレスドライバ回路１１は、電源回路１５に接続されており、サブフィールド変換部１９から各サブフィールドごとにシリアルに与えられるデータをパラレルデータに変換し、そのパラレルデータに基づいて複数のアドレス電極に電圧を供給する。
【００１１】
放電制御タイミング発生回路１４は、水平同期信号Ｈおよび垂直同期信号Ｖを基準として、放電制御タイミング信号ＳＣ、ＳＵを発生し、各々スキャンドライバ回路１２およびサステインドライバ回路１３に与える。スキャンドライバ回路１２は、出力回路１２１およびシフトレジスタ１２２を有する。また、サステインドライバ回路１３は、出力回路１３１およびシフトレジスタ１３２を有する。これらのスキャンドライバ回路１２およびサステインドライバ回路１３は共通の電源回路１６に接続されている。
【００１２】
スキャンドライバ回路１２のシフトレジスタ１２２は、放電制御タイミング発生回路１４から与えられる放電制御タイミング信号ＳＣを垂直走査方向にシフトしつつ出力回路１２１に与える。出力回路１２１は、シフトレジスタ１２２から与えられる放電制御タイミング信号ＳＣに応答して複数のスキャン電極に順に駆動信号電圧を供給する。
【００１３】
サステインドライバ回路１３のシフトレジスタ１３２は、放電制御タイミング発生回路１４から与えられる放電制御タイミング信号ＳＵを垂直走査方向にシフトしつつ出力回路１３１に与える。出力回路１３１は、シフトレジスタ１３２から与えられる放電制御タイミング信号ＳＵに応答して複数のサステイン電極に順に駆動信号電圧を供給する。
【００１４】
図８にこのプラズマディスプレイ装置の表示駆動回路のタイミングチャートの一例を示しており、図８に示すように、書き込み期間では、全てのサステイン電極ＳＵＳ１〜ＳＵＳＭを０（Ｖ）に保持した後に、第１行目の表示する放電セルに対応する所定のアドレス電極Ｄ１〜ＤＮに正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第１行目のスキャン電極ＳＣＮ１に負の走査パルス電圧−Ｖｓ（Ｖ）をそれぞれに印加すると、所定のアドレス電極Ｄ１〜ＤＮと第１行目のスキャン電極ＳＣＮ１との交点部において、書き込み放電が起こる。
【００１５】
次に、第２行目の表示する放電セルに対応する所定のアドレス電極Ｄ１〜ＤＮに正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第２行目のスキャン電極ＳＣＮ２に負の走査パルス電圧−Ｖｓ（Ｖ）をそれぞれに印加すると、所定のアドレス電極Ｄ１〜ＤＮと第２行目のスキャン電極ＳＣＮ２との交点部において書き込み放電が起こる。
【００１６】
上記同様の動作が順次に行われて、最後に第Ｍ行目の表示する放電セルに対応する所定のアドレス電極Ｄ１〜ＤＮに正の書き込みパルス電圧＋Ｖｗ（Ｖ）を、第Ｍ行目のスキャン電極ＳＣＮＭに負の走査パルス電圧−Ｖｓ（Ｖ）をそれぞれに印加すると、所定のアドレス電極Ｄ１〜ＤＮと第Ｍ行目のスキャン電極ＳＣＮＭとの交点部において書き込み放電が起こる。
【００１７】
次の維持期間では、全てのスキャン電極ＳＣＮ１〜ＳＣＮＭを一旦０（Ｖ）に保持すると共に、全てのサステイン電極ＳＵＳ１〜ＳＵＳＭに負の維持パルス電圧−Ｖｍ（Ｖ）を印加すると、書き込み放電を起こした前記交点部におけるスキャン電極ＳＣＮ１〜ＳＣＮＭとサステイン電極ＳＵＳ１〜ＳＵＳＭとの間に維持放電が起こる。次に全てのスキャン電極ＳＣＮ１〜ＳＣＮＭと全てのサステイン電極ＳＵＳ１〜ＳＵＳＭとに負の維持パルス電圧−Ｖｍ（Ｖ）を交互に印加することにより、表示する放電セルにおいて維持放電が継続して起こる。この維持放電の発光によりパネル表示が行われる。
【００１８】
次の消去期間において、全てのスキャン電極ＳＣＮ１〜ＳＣＮＭを一旦０（Ｖ）に保持すると共に、全てのサステイン電極ＳＵＳ１〜ＳＵＳＭに消去パルス電圧−Ｖｅ（Ｖ）を印加すると、消去放電を起こして放電が停止する。
【００１９】
以上の動作により、プラズマディスプレイ装置において、一画面が表示される。
【００２０】
ところで、このような構成のプラズマディスプレイ装置において、プラズマディスプレイのアドレス電極に表示データを供給するアドレスドライバ回路ブロック部分には、プラズマディスプレイパネルのアドレス電極に表示データを供給するためのドライバＩＣと、このドライバＩＣが搭載されかつプラズマディスプレイパネルおよび駆動回路部分とドライバＩＣを接続するためのフレキシブル配線基板とが用いられている。また、フレキシブル配線基板には、ドライバＩＣの出力端子とプラズマディスプレイパネルのアドレス電極とを接続する出力配線および前記ドライバＩＣの入力端子に接続される入力配線が形成されており、出力配線の一端部はプラズマディスプレイパネルの複数のアドレス電極の電極引出部それぞれに異方導電性接着材などを介して電気的に接続され、入力配線の一端部は駆動回路部と電気的に接続されている。
【００２１】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開平１１−１９４７１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
このドライバＩＣの制御用に制御回路から中継基板を経由して、制御信号が送られるが、制御信号としては、出力のＯＮ／ＯＦＦを制御するデータ信号、同期信号用のクロック信号がある。また、中継基板には、それぞれ位相調整用のバッファ回路を配置し、データ信号は各信号毎にバッファ回路を経由して信号が送られ、クロック信号は３〜４個のドライバＩＣ毎にバッファ回路を経由して信号が送られている。
【００２３】
このようなプラズマディスプレイ装置においては、ドライバＩＣの信号経路の配線長が構造上の制約から非常に長くなってしまう。４２インチパネルを例に取ると、約３５〜５０ｃｍの配線長になる。このため、寄生のコンデンサやリアクタンス成分の影響を受けてしまい、基板両端のドライバＩＣ間での位相補正が非常に難くなり、プラズマディスプレイ装置の信頼性および高速動作による性能向上を図る上で課題となっていた。
【００２４】
本発明はこのような課題に鑑みなされたもので、プラズマディスプレイ装置の信頼性および高速動作による性能向上を図ることができるようにすることを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成するために本発明のプラズマディスプレイ装置は、放電空間を形成して対向する一対の基板上に複数列の表示電極とこの表示電極に交差するように対向配置される複数列のアドレス電極とを設けることにより構成された複数の放電セルを有するプラズマディスプレイパネルと、このプラズマディスプレイパネルの前記アドレス電極に表示データを供給するための複数のドライバ回路と、このドライバ回路にこのドライバ回路を制御するためのデータ信号とクロック信号を供給する制御回路とを有し、前記ドライバ回路のクロック信号を供給するラインそれぞれにクロック位相補償用の抵抗を接続したものである。
【発明の効果】
【００２６】
本発明によれば、各信号間の位相差が出にくい回路構成を安価に構成することができ、また各ドライバ回路間での位相の調整が簡単に行え、プラズマディスプレイ装置の信頼性および高速動作による性能向上を図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の一実施の形態によるプラズマディスプレイ装置について、図１〜図４を用いて説明するが、本発明の実施の態様はこれに限定されるものではない。
【００２８】
図１に本発明の一実施の形態によるプラズマディスプレイ装置の内部の配置構造を示している。図１において、スキャンドライバ回路ブロック２０はパネルのスキャン電極に所定の信号電圧を供給し、サステインドライバ回路ブロック２１はパネルのサステイン電極に所定の信号電圧を供給し、アドレスドライバ回路ブロック２２はパネルのアドレス電極に所定の表示データによる信号電圧を供給するもので、スキャンドライバ回路ブロック２０、サステインドライバ回路ブロック２１はシャーシ部材２３の幅方向の両端部にそれぞれ配置され、またアドレスドライバ回路ブロック２２はシャーシ部材２３の高さ方向の下端部に配置されている。
【００２９】
制御回路ブロック２４は、テレビジョンチューナなどの外部機器に接続するための接続ケーブルが着脱可能に接続される入力端子部を備えた入力信号回路ブロック２５から送られる映像信号に基づき、画像データをパネルの画素数に応じた画像データ信号に変換してアドレスドライバ回路ブロック２２に供給すると共に、放電制御タイミング信号を発生し、各々スキャンドライバ回路ブロック２０およびサステインドライバ回路ブロック２１に供給し、階調制御などの表示駆動制御を行うもので、シャーシ部材２３のほぼ中央部に配置されている。
【００３０】
電源ブロック２６は、前記各回路ブロックに電圧を供給するもので、前記制御回路ブロック２４と同様、シャーシ部材２３のほぼ中央部に配置され、電源ケーブル（図示せず）が装着されるコネクタを有する電源入力ブロック２７を通して商用電源電圧が供給される。
【００３１】
図２は本発明の一実施の形態によるプラズマディスプレイ装置において、アドレス電極に表示データを供給するためのアドレスドライバ回路ブロックの回路配置構成を示す図であり、図において、３０ａ〜３０ｄはアドレスドライバ回路ブロック２２を構成する複数のドライバ回路で、ドライバＩＣにより構成されている。３１はアドレスドライバ回路ブロック２２を構成する中継回路で、制御回路ブロック２４の制御用ＩＣからなる制御回路３２から送られるデータ信号およびクロック信号をドライバ回路３０に中継して供給する。
【００３２】
３３ａ〜３３ｄは制御回路３２からのデータ信号ラインで、それぞれのデータ信号ライン３３ａ〜３３ｄは、中継回路３１に設けたバッファ３４ａ〜３４ｄおよび抵抗３５ａ〜３５ｄを介して前記ドライバ回路３０ａ〜３０ｄの入力端子に接続され、制御回路３２からデータ信号が供給されるように構成されている。
【００３３】
３６は制御回路３２からのクロック信号ラインで、このクロック信号ライン３６は、中継回路３１に設けたバッファ３７を介して前記ドライバ回路３０ａ〜３０ｄのクロック信号入力端子に接続され、制御回路３２からクロック信号が供給されるように構成されている。また、このクロック信号ライン３６において、ドライバ回路３０ａ〜３０ｄそれぞれの入力ライン３８ａ〜３８ｄにはドライバ回路３０ａ〜３０ｄに近接させてクロック位相補償用の抵抗３９ａ〜３９ｄが接続されており、この抵抗３９ａ〜３９ｄを通してクロック信号が各ドライバ回路３０ａ〜３０ｄに供給されるように構成されている。このドライバ回路３０ａ〜３０ｄのクロック信号の入力ライン３８ａ〜３８ｄに挿入接続される抵抗３９ａ〜３９ｄは、制御回路３２からの距離が近いものは抵抗値を大きくし、遠いものは抵抗値を小さくしてクロック信号の距離による位相差を補償するように構成している。
【００３４】
図３は図２の回路において、ｃ１０〜ｃ１４の部分におけるクロック信号波形を示す図であり、図４は抵抗３９ａ〜３９ｄがない従来の回路構成の場合の同一部分におけるクロック信号波形を示している。ｔｄは位相差である。
【００３５】
この図３、図４から明らかなように、従来であれば、各ドライバ回路３０ａ〜３０ｄ毎に位相差が発生しているのに対し、本発明では、制御回路３２から一番遠くの差が大きくなるドライバ回路３０ｄと同じ位相差になるように、抵抗３９ａ〜３９ｄにより各ドライバ回路３０ａ〜３０ｄのクロック信号の位相を調整しているため、同一基板内での位相差がなく、タイミング異常が発生することがない。
【００３６】
すなわち、本発明によれば、各ドライバ回路間の位相差が出にくい回路構成を安価に構成することができ、また各ドライバ回路間での位相の調整が簡単に行える。
【産業上の利用可能性】
【００３７】
以上のように本発明によれば、プラズマディスプレイ装置の信頼性および高速動作による性能向上を図る上で有用な構成を安価に提供することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施の形態によるプラズマディスプレイ装置の内部の配置構造を示す平面図
【図２】同プラズマディスプレイ装置のアドレスドライバ回路部分の構成を示す回路図
【図３】図２の回路において、ｃ１０〜ｃ１４の部分におけるクロック信号波形を示す波形図
【図４】従来の構成におけるクロック信号波形を示す波形図
【図５】プラズマディスプレイ装置のパネルの概略構成を示す斜視図
【図６】同プラズマディスプレイ装置のパネルの電極配列を示す説明図
【図７】同プラズマディスプレイ装置の表示駆動回路の一例を示すブロック回路図
【図８】同プラズマディスプレイ装置の駆動方法の一例を示す信号波形図
【符号の説明】
【００３９】
２２  アドレスドライバ回路ブロック
２４  制御回路ブロック
３０ａ〜３０ｄ  ドライバ回路
３２  制御回路
３３ａ〜３３ｄ  データ信号ライン
３６  クロック信号ライン
３８ａ〜３８ｄ  入力ライン
３９ａ〜３９ｄ  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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