(57)【要約】【課題】位相差検出回路の数及び位相差検出回路を接続する配線の数を減少させることにより、フロアプラン及び配置配線作業を容易にし、位相差検出回路及びその周辺に導入されるデッドゾーンを減少させるクロック位相差検出回路、クロック分配回路、及び大規模集積回路を提供する。【解決手段】複数のクロックが入力され、複数のクロックのうち何れかを順次選択し、選択されたクロックを第１クロックとして出力する第１選択回路１５と、第１クロックと、第１クロックと異なる第２クロックが入力され、第１クロックと第２クロックの位相差を検出し、位相差を検出信号として出力する位相差比較回路１１とを含む。【選択図】      図１
2005141685.tif 000002
【特許請求の範囲】
【請求項１】
複数のクロックが入力され、前記複数のクロックのうち何れかを順次選択し、選択されたクロックを第１クロックとして出力する第１選択回路と、
前記第１クロックと、前記第１クロックと異なる第２クロックが入力され、前記第１クロックと前記第２クロックの位相差を検出し、前記位相差を検出信号として出力する位相差比較回路
とを備えることを特徴とする位相差検出回路。
【請求項２】
前記複数のクロックのうち少なくとも１つのクロックが異なる他の複数のクロックが入力され、前記他の複数のクロックのうち何れかを順次選択し、選択されたクロックを前記第２クロックとして前記位相差比較回路へ出力する第２選択回路を更に備えることを特徴とする請求項１に記載の位相差検出回路。
【請求項３】
前記検出信号が入力され、クロックの立ち上がりエッジ及び立ち下がりエッジの何れかが入力されたときに、前記検出信号を保持する第１ラッチと、
前記第１ラッチに入力されるクロックと逆相のクロックが入力されたときに、前記検出信号を保持する第２ラッチ
とを更に備えることを特徴とする請求項１又は２に記載の位相差検出回路。
【請求項４】
前記第１クロックと前記第２クロックが、共にクロックの立ち上がりエッジ及び立ち下がりエッジの何れかであるときに、第３クロックを導通するＡＮＤゲートと、
前記第３クロックの周波数を１/２に分周し、分周された第４クロックを前記選択回路へ出力する第３フリップフロップ
とを更に備えることを特徴とする請求項１〜３の何れかの請求項に記載の位相差検出回路。
【請求項５】
前記第４クロックの周波数を１/２に分周し、分周された第５クロックを前記選択回路へ出力する第４フリップフロップを更に備えることを特徴とする請求項４に記載の位相差検出回路。
【請求項６】
論理素子へクロックを供給する複数のクロックバッファと、
前記複数のクロックバッファから複数のクロックが入力され、前記複数のクロックのうちの何れかを順次選択し、選択されたクロックを第１クロックとして出力する第１選択回路と、
前記第１選択回路が選択した第１クロックと、前記第１クロックと異なる第２クロックが等しい遅延時間で入力され、前記第１クロックと前記第２クロックの位相差を検出し、前記位相差を検出信号として出力する位相差比較回路
とを備えることを特徴とするクロック分配回路。
【請求項７】
前記検出信号が入力され、前記検出信号から前記クロックバッファのクロック遅延量を算出し、前記クロックバッファのクロック遅延量を調整する調整信号を出力するスキュー補償回路を更に備えることを特徴とする請求項６に記載のクロック分配回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックスキューを調整するクロック位相差検出回路、クロック分配回路、及び大規模集積回路に関する。
【背景技術】
【０００２】
高周波帯（特に１ＧＨｚ以上）で動作する大規模集積回路（ＬＳＩ）を設計する場合、デジタル同期回路において、クロックサイクルタイム内に占めるクロック位相差（以下、「スキュー」という）を極力小さく抑えることがきわめて重要である。なぜなら、スキューが大きすぎると、セットアップ違反及びホールド違反が起こり、デジタル同期回路が正常に動作しない場合があるからである。ここで、セットアップ違反とは、フリップフロップ（Ｆ／Ｆ）へのデータの到達時刻が、クロック信号の到達時間より遅過ぎるために、正しいデータがＦ／Ｆに取り込まれないことをいう。一方、ホールド違反とは、Ｆ／Ｆへのデータの到達時刻が、クロック信号の到達時間より早過ぎるために、誤ったデータがＦ／Ｆに取り込まれることをいう。
【０００３】
ＬＳＩチップ面内に広く分布している多数のＦ／Ｆを、小さいスキューで駆動できるクロックを分配するために、図８に示すような階層的なクロックバッファツリー構造が用いられている。即ち、図８では省略しているＦ／Ｆを複数の領域（ドメイン）に分け、各ドメインに配置されるＦ／Ｆを１つのドメインクロックバッファ１ａ〜１ｈへ等遅延の配線で接続する。また、ドメインクロックバッファ１ａ〜１ｈを、ドメインクロックバッファ１ａ，１ｂ，１ｅ，１ｆとドメインクロックバッファ１ｃ，１ｄ，１ｇ，１ｈの複数のグループに分け、各グループに属するドメインクロックバッファを１つのクロックバッファ２ａ，２ｄへ等遅延の配線で接続する。そして、２ａ及び２ｄと同階層のクロックバッファ２ａ，２ｂ，２ｃ，２ｄをグループ化し、クロックバッファ３ａ，３ｂへ等遅延の配線で接続する。更に、クロックバッファ３ａ及び３ｂをクロックバッファ４ａへ等遅延の配線で接続する。このように、Ｆ／Ｆからクロックソースまで、ボトムアップに等遅延の配線で接続される構造が、クロックバッファツリー構造である。
【０００４】
クロックバッファツリーは、設計段階での手法である。しかし、設計後の製造時において、各ドメイン間でスキューが生じる場合がある。なぜなら、ＬＳＩチップ内のＦ／Ｆ分布は一様でないことが多く、ドメインごとにスキューを発生する場合があるからである。また、ＬＳＩチップ内で起こるプロセスのばらつきによって、バッファ性能やクロック配線構造がドメインごとに変化して、スキューが増加する場合もある。製造後に、ドメイン間のスキューを低減するために、各ドメインにクロック信号の位相差を検出する回路（位相差検出回路）を設け、回路の出力信号を用いて各ドメインに配置されたＦ／Ｆを駆動するドメインクロックバッファの遅延を調整する手法が、近年用いられている（例えば、特許文献１参照）。
【特許文献１】米国特許第６１１４８９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図９に示すように、位相差検出回路は、隣接する２つのドメインにおける位相差を検出するために、位相差検出回路ＰＤ１〜２４は、ＬＳＩチップ５内のドメインＡ〜Ｐの境界上に設けられる。即ち、位相差検出回路ＰＤ１〜２４は、２つのクロックのみを比較し、位相差を検出する。例えば、位相差検出回路ＰＤ３は、クロックＣＫ-ＢとＣＫ-Ｆのみの位相差を検出する。この場合、隣接する２つのドメインの各組ごとに、位相差検出回路が設けられるため、位相差検出回路の数が、ＬＳＩ全体では多数となり、ＬＳＩチップ５の設計時のフロアプラン及び配置配線作業が困難になる。また、位相差検出回路及びその周辺に導入されるデッドゾーンが増え、ＬＳＩチップ全体の面積が増加する。
【０００６】
特に、１ＧＨｚ以上の高周波数で動作するＬＳＩにおいて、位相差検出回路を設けスキューを低減することは重要である。スキュー低減の精度を増すためには、Ｆ／Ｆを多くのドメインに細分化し、多くの位相差検出回路を設ける必要がある。また、半導体集積回路の集積度が高くなればなるほど、ドメインの数が多くなり、多くの位相差検出回路を設ける必要がある。
【課題を解決するための手段】
【０００７】
本発明の第１の特徴は、複数のクロックが入力され、複数のクロックのうち何れかを順次選択し、選択されたクロックを第１クロックとして出力する第１選択回路と、第１クロックと、第１クロックと異なる第２クロックが入力され、第１クロックと第２クロックの位相差を検出し、位相差を検出信号として出力する位相差比較回路とを備える位相差検出回路であることを要旨とする。
【０００８】
本発明の第２の特徴は、論理素子へクロックを供給する複数のクロックバッファと、複数のクロックバッファから複数のクロックが入力され、複数のクロックのうちの何れかを順次選択し、選択されたクロックを第１クロックとして出力する第１選択回路と、第１選択回路が選択した第１クロックと、第１クロックと異なる第２クロックが入力され、第１クロックと第２クロックの位相差を検出し、位相差を検出信号として出力する位相差比較回路と、検出信号が入力され、検出信号からクロックバッファのクロック遅延量を算出し、クロックバッファのクロック遅延量を調整する調整信号を出力するスキュー補償回路とを備えるクロック分配回路であることを要旨とする。
【０００９】
本発明の第３の特徴は、第１領域に配置された論理素子へクロックを供給する第１クロックバッファと、第１領域に隣接する第２領域に配置された論理素子へクロックを供給する第２クロックバッファと、第１及び第２領域に隣接する第３領域に配置された論理素子へクロックを供給する第３クロックバッファと、第１及び第２クロックバッファが供給するクロックが入力され、入力されたクロックのうち何れかを順次選択し、選択されたクロックを第１クロックとして出力する第１選択回路と、第１選択回路が選択した第１クロックと、第３クロックバッファが供給するクロックが第２クロックとして入力され、第１クロックと第２クロックの位相差を検出し、位相差を検出信号として出力する位相差比較回路と、検出信号が入力され、検出信号からクロックバッファのクロック遅延量を算出し、クロックバッファのクロック遅延量を調整する調整信号を出力するスキュー補償回路とを備える大規模集積回路であることを要旨とする。
【００１０】
［発明の目的］
上記課題に鑑み、本発明に係るクロック位相差検出回路、クロック分配回路、及び大規模集積回路の目的は、位相差検出回路の数及び位相差検出回路を接続する配線の数を減少させることである。
【発明の効果】
【００１１】
本発明に係るクロック位相差検出回路、クロック分配回路、及び大規模集積回路の特徴によれば、位相差検出回路の数及び位相差検出回路を接続する配線の数を減少させることにより、フロアプラン及び配置配線作業が容易になる。また、位相差検出回路及びその周辺に導入されるデッドゾーンが減少し、ＬＳＩチップ全体の面積が減少する。
【発明を実施するための最良の形態】
【００１２】
（第１の実施の形態）
（クロック位相差検出回路の構成）
図１に示すように、本発明の第１の実施の形態に係るクロック位相差検出回路ＰＤ１０１は、マルチプレクサ１５、位相差比較回路１１、マルチプレクサ１２、Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３、ＡＮＤゲート１３、バッファ１４を備える。ドメインクロックバッファ１ｂとドメインクロックバッファ１ｇからマルチプレクサ１５へ、クロックＣＫ−Ｂ及びＣＫ−Ｇが入力される。マルチプレクサ１５は、Ｆ／Ｆ３が出力するクロックＣＫ２に従い、クロックＣＫ２が１のときは、クロックＣＫ−Ｇを導通し、クロックＣＫ２が０のときは、ＣＫ−Ｂを導通する。マルチプレクサ１５は、選択した信号を位相差比較回路１１へ出力する。位相差比較回路１１へ、ドメインクロックバッファ１ｆからクロックＣＫ−Ｆが入力される。位相差比較回路１１は、マルチプレクサ１５から入力されたクロックＣＫ−Ｂ及びクロックＣＫ−Ｇの何れかとクロックＣＫ−Ｆの位相差を検出し、位相差比較結果を検出信号ＳＣＮとしてマルチプレクサ１２へ出力する。他の位相差検出回路により出力された検出信号ＳＣＮも、配線１７を介してマルチプレクサ１２へ入力される。マルチプレクサ１２は、イネーブル信号ＥＮＢに従い、イネーブル信号ＥＮＢが１のときは、位相差比較回路１１の検出信号ＳＣＮを導通し、イネーブル信号ＥＮＢが０のときは、他の位相差検出回路により出力された検出信号ＳＣＮを導通する。マルチプレクサ１２は、選択した信号をＦ／Ｆ１へ出力する。ＡＮＤゲート１３へ、マルチプレクサ１５が選択したクロックＣＫ−Ｂ及びクロックＣＫ−Ｇの何れかとクロックＣＫ−Ｆが入力され、クロックＣＫ−Ｂ及びクロックＣＫ−Ｇの何れかとクロックＣＫ−Ｆが共に１の場合に、Ｆ／Ｆ３及びバッファ１４へクロックＣＫ１を出力する。Ｆ／Ｆ３は、スキュー補償回路７から入力されたイネーブル信号ＥＮＢが１のときに、ＡＮＤゲートから入力されたクロックＣＫ１の周波数を１／２に分周する。Ｆ／Ｆ３は、分周されたクロックＣＫ２をマルチプレクサ１５へ、出力する。バッファ１４は、クロックＣＫ１をバッファリングして、Ｆ／Ｆ１及びＦ／Ｆ２のマスターラッチＭ及びスレーブラッチＳへ出力する。Ｆ／Ｆ１及びＦ／Ｆ２は、入力された検出信号ＳＣＮを保持し、配線１６を介してスキュー補償回路７へ、検出信号ＳＣＮを出力する。
【００１３】
次に、図２（ａ）〜（ｆ）のタイミングチャートにより、位相差検出回路ＰＤ１０１の動作を示す。図２（ａ）に示すように、ドメインクロックバッファ１ｆから位相差比較回路１１へ、クロックＣＫ−Ｆが入力される。図２（ｂ）に示すように、ドメインクロックバッファ１ｂからマルチプレクサ１５へ、ＣＫ−Ｂが入力される。このとき、クロックＣＫ−ＦとクロックＣＫ−Ｂの間には、スキューＦ−Ｂがある。図２（ｃ）に示すように、ドメインクロックバッファ１ｇからマルチプレクサ１５へ、ＣＫ−Ｇが入力される。このとき、クロックＣＫ−ＦとクロックＣＫ−Ｇの間には、スキューＦ−Ｇがある。マルチプレクサ１５は、クロックＣＫ−Ｂ及びクロックＣＫ−Ｇのうち選択したクロックを位相差比較回路１１へ出力する。位相差比較回路１１は、スキューＦ−Ｂ及びスキューＦ−Ｇを、検出信号ＳＣＮとしてマルチプレクサ１２へ出力する。図２（ｆ）に示すように、スキュー補償回路７からマルチプレクサ１２及びＦ／Ｆ３へ、イネーブル信号ＥＮＢが入力される。マルチプレクサ１２は、イネーブル信号ＥＮＢが１のとき（区間Ｔ１）は、位相差比較回路１１の検出信号ＳＣＮを導通し、イネーブル信号ＥＮＢが０（区間Ｔ２）のときは、他の位相差検出回路により出力された検出信号ＳＣＮを導通する。図２（ｄ）に示すように、ＡＮＤゲート１３は、マルチプレクサ１５により選択されたクロックＣＫ−Ｂ及びクロックＣＫ−Ｇの何れかとクロックＣＫ−Ｆが共に１の場合に、Ｆ／Ｆ３へ、そしてバッファ１４を介してＦ／Ｆ１へクロックＣＫ１を出力する。図２（ｅ）に示すように、Ｆ／Ｆ３は、図２（ｆ）に示すイネーブル信号ＥＮＢが１のとき（区間Ｔ１）に、ＡＮＤゲートから入力されたクロックＣＫ１の周波数を１／２に分周する。即ち、クロックＣＫ１が立ち上がる時刻ｔ１のときに、クロックＣＫ２が立ち上がり、クロックＣＫ１が次に立ち上がる時刻ｔ３のときに、クロックＣＫ２が立ち下がる。イネーブル信号ＥＮＢが０のとき（区間Ｔ２）には、クロックＣＫ２は０となる。Ｆ／Ｆ３は、分周されたクロックＣＫ２をマルチプレクサ１５へ、出力する。マルチプレクサ１５は、クロックＣＫ２が１のとき（時刻ｔ１〜ｔ３）は、クロックＣＫ−Ｇを選択し、クロックＣＫ２が０のときは、ＣＫ−Ｂを選択する。従って、位相差比較回路１１は、クロックＣＫ２が１のときは、スキューＦ−ＧをＦ／Ｆ１へ出力し、クロックＣＫ２が０のときは、スキューＦ−ＢをＦ／Ｆ１へ出力する。Ｆ／Ｆ１は、時刻ｔ１におけるＣＫ１の立ち上がりエッジで、スキューＦ−Ｇの検出信号ＳＣＮを取り込み、Ｆ／Ｆ２へ出力信号ＳＣＮを出力する。また、Ｆ／Ｆ１は、時刻ｔ２における立ち上がりエッジで、スキューＦ−Ｂの検出信号ＳＣＮを取り込み、Ｆ／Ｆ２へ検出信号ＳＣＮを出力する。Ｆ／Ｆ２は、クロックＣＫ１の立ち上がりと同期して、Ｆ／Ｆ１から検出信号ＳＣＮを取り込み、スキュー補償回路７へ検出信号ＳＣＮを出力する。
【００１４】
本発明の第１の実施の形態に係るクロック位相差検出回路によれば、１つの位相差検出回路で複数のクロックＣＫの位相差を検出するため、ＬＳＩに配置される位相差検出回路の数が削減できる。その結果、ＬＳＩチップの設計時のフロアプラン及び配置配線作業が容易になる。また、位相差検出回路を鎖状にスキュー補償回路へ接続する配線が短くなり、スキュー補償回路から位相差検出回路へイネーブル信号を供給する配線の数も少なくなるため、配線リソースへの負担も軽減される。その結果、ＬＳＩチップ全体の面積の増加が防止され、ＬＳＩの高集積化が図られる。ドメインの数が多くなり、多くの位相差検出回路を設ける必要がある場合に、特に上述した効果がある。
【００１５】
（クロック分配回路の構成）
図１に示すように、本発明の第１の実施の形態に係るクロック分配回路は、ドメインクロックバッファ１ａ〜１ｈ、位相差検出回路ＰＤ１０１、ＰＤ１０２・・・・・、スキュー補償回路７、及びクロックソースを備える。ドメインクロックバッファ１ｂ，１ｆ，１ｇから位相差検出回路ＰＤ１０１へ、クロックＣＫ−Ｂ，ＣＫ−Ｆ，ＣＫ−Ｇが入力される。同様に、ドメインクロックバッファ１ｃ，１ｇ，１ｈから位相差検出回路ＰＤ１０２へ、クロックＣＫ−Ｃ，ＣＫ−Ｇ，ＣＫ−Ｈが入力される。このように、３つのドメインクロックバッファから１つの位相差検出回路へ、それぞれクロックＣＫが入力される。スキュー補償回路７から位相差検出回路ＰＤ１０１へ、イネーブル信号ＥＮＢが入力される。図を省略しているが、同様にスキュー補償回路７から位相差検出回路ＰＤ１０２・・・・・へ、イネーブル信号ＥＮＢが入力される。位相差検出回路ＰＤ１０１とＰＤ１０２は、配線１７で接続されている。位相差検出回路ＰＤ１０１は、スキュー補償回路７へ配線１６で接続されている。このように、位相差検出回路ＰＤ１０１、ＰＤ１０２・・・・・は、鎖状にスキュー補償回路７へ接続されている。位相差検出回路ＰＤ１０１、ＰＤ１０２・・・・・の位相差比較結果が、検出信号ＳＣＮとしてスキュー補償回路７へ入力される。クロックソースからスキュー補償回路７へ、クロックＣＫが入力される。スキュー補償回路７は、位相差検出回路ＰＤ１０１、ＰＤ１０２・・・・・が出力する検出信号ＳＣＮをシーケンシャルに取り込み、検出信号ＳＣＮからドメインクロックバッファ１ａ〜１ｈのクロック遅延量を算出し、ドメインクロックバッファ１ａ〜１ｈのクロック遅延量を調整する調整信号ＡＪＳをドメインクロックバッファ１ａ〜１ｈへ出力する。ドメインクロックバッファ１ａ〜１ｈは、入力された調整信号ＡＪＳに従い、クロック遅延量を調整する。位相差検出回路ＰＤ１０２・・・・・は、上述した位相差検出回路ＰＤ１０１と同様の構成をもち、同様に動作する。
【００１６】
本発明の第１の実施の形態に係るクロック分配回路によれば、１つの位相差検出回路で複数のクロックＣＫの位相差を検出するため、クロック分配回路が備える位相差検出回路の数が削減できる。その結果、ＬＳＩチップの設計時のフロアプラン及び配置配線作業が容易になる。また、位相差検出回路を鎖状にスキュー補償回路へ接続する配線が短くなり、スキュー補償回路から位相差検出回路へイネーブル信号を供給する配線の数も少なくなるため、配線リソースへの負担も軽減される。その結果、ＬＳＩチップ全体の面積の増加が防止され、ＬＳＩの高集積化が図られる。ドメインの数が多くなり、多くの位相差検出回路を設ける必要がある場合に、特に上述した効果がある。
【００１７】
（大規模集積回路の構成）
図３に示すように、本発明の第１の実施の形態に係る大規模集積回路は、本発明の第１の実施の形態に係るクロック分配回路が配置されたドメインＡ〜Ｐを備える。また、本発明の第１の実施の形態に係る大規模集積回路は、図示していないが、各ドメインにＦ／Ｆ及びＦ/Ｆへクロックを供給するドメインクロックバッファを備える。ドメインＢには、図１に示すドメインクロックバッファ１ｂを備える。ドメインＣには、図１に示すドメインクロックバッファ１ｃを備える。ドメインＦには、図１に示すドメインクロックバッファ１ｆを備える。ドメインＧには、図１に示すドメインクロックバッファ１ｇを備える。ドメインＨには、図１に示すドメインクロックバッファ１ｈを備える。位相差検出回路ＰＤ１０１〜１１５は、ドメインＡ〜Ｐの頂点に配置されている。位相差検出回路ＰＤ１０１へは、ドメインＢ，Ｆ，Ｇに配置されるＦ／Ｆを接続するドメインクロックバッファ１ｂ，１ｆ，１ｇから、クロックＣＫ−Ｂ，ＣＫ−Ｆ，ＣＫ−Ｇが入力される。同様に、位相差検出回路ＰＤ１０２へは、ドメインＣ，Ｇ，Ｈに配置されるＦ／Ｆを接続するドメインクロックバッファ１ｃ，１ｇ，１ｈから、クロックＣＫ−Ｃ，ＣＫ−Ｇ，ＣＫ−Ｈが入力される。このように、位相差検出回路ＰＤ１０１〜１１５へは、位相差検出回路と隣接するドメインに配置されたＦ/ＦへクロックＣＫを供給するドメインクロックバッファから、それぞれクロックＣＫが入力される。１つの位相差検出回路は、隣接する２〜４つのドメインから最高３つのクロックＣＫを取り込むことができる。
【００１８】
本発明の第１の実施の形態に係る大規模集積回路によれば、ＬＳＩに配置される位相差検出回路の数が削減できる。その結果、ＬＳＩチップの設計時のフロアプラン及び配置配線作業が容易になる。また、位相差検出回路を鎖状にスキュー補償回路へ接続する配線が短くなり、スキュー補償回路から位相差検出回路へイネーブル信号を供給する配線の数も少なくなるため、配線リソースへの負担も軽減される。その結果、ＬＳＩチップ全体の面積の増加が防止され、ＬＳＩの高集積化が図られる。ドメインの数が多くなり、多くの位相差検出回路を設ける必要がある場合に、特に上述した効果がある。
【００１９】
具体的には、図９に示すように、従来技術に係る大規模集積回路では、ドメインのそれぞれの境界上に１つの位相差検出回路を設ける必要がある。一般に、ＬＳＩチップがｍ×ｍのドメインに分割されている場合、位相差検出回路の数Ｎは、式（１）となる。
【００２０】
Ｎ＝２ｍ（ｍ−１）              （１）
図９において、ＬＳＩチップ５が４×４のドメインに分割されているため、位相差検出回路の数Ｎ１は、式（２）の通り２４となる。
【００２１】
Ｎ１＝２×４×（４−１）＝２４          （２）
また、図９に示す大規模集積回路において、位相差検出回路ＰＤ１〜２４のトランジスタ数は、それぞれ通常１２８である。よって、ＬＳＩチップ５全体における位相差検出回路のトランジスタ数は、式（３）の通り３０７２となる。
【００２２】
１２８×２４＝３０７２          （３）
一方、図１に示す本発明の第１の実施の形態に係る位相差検出回路ＰＤ１０１のトランジスタ数は、マルチプレクサ１５、Ｆ／Ｆ２、Ｆ／Ｆ３が備えられた結果、通常２０４である。そして、ＬＳＩチップがｍ×ｍのドメインに分割されている場合、位相差検出回路の数Ｎは、式（４）となる。
【００２３】
Ｎ＝ｍ×ｍ−１          （４）
図３に示す本発明の第１の実施の形態に係る大規模集積回路において、ＬＳＩチップ５が４×４のドメインに分割されているため、位相差検出回路の数Ｎ２は、式（５）の通り１５となる。
【００２４】
Ｎ２＝４×４−１＝１５          （５）
よって、ＬＳＩチップ５全体における位相差検出回路のトランジスタ数は、式（６）の通り３０６０となる。
【００２５】
２０４×１５＝３０６０          （６）
従って、ＬＳＩチップ５全体として、式（７）の通り、トランジスタ数を１２削減できる。
【００２６】
３０７２−３０６０＝１２                （７）
トランジスタの削減数は、ドメインの数が多くなればなるほど、多くなる。本発明の第１の実施の形態に係る大規模集回路における位相差検出回路の数と、図９に示す大規模集積回路における位相差検出回路の数の比は、式（１）（４）から式（８）となる。
【００２７】
（ｍ２−１）／２ｍ（ｍ−１）＝（ｍ＋１）（ｍ−１）／２ｍ（ｍ−１）＝（ｍ＋１）／２ｍ        （８）
ｍが無限大になり、ドメインの数が無限大になると、位相差検出回路の数の比は、式（９）の通り、１／２となる。
【００２８】
ｌｉｍ（ｍ→∞）：（ｍ＋１）／２ｍ＝ｌｉｍ（ｍ→∞）：（１＋１／ｍ）／２＝１／２        （９）
従って、ＬＳＩチップ全体における位相差検出回路のトランジスタ数の比は、式（１０）の通り、約８０％となり約２０％のトランジスタ数が削減される。
【００２９】
１／２×２０４／１２８≒０．７９７              （１０）
（第２の実施の形態）
（位相差検出回路の構成）
図４に示すように、本発明の第２の実施の形態に係る位相差検出回路ＰＤ２０１は、マルチプレクサ２１、マルチプレクサ２２位相差比較回路１１、マルチプレクサ１２、Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３、Ｆ／Ｆ５、Ｆ／Ｆ６、Ｆ／Ｆ７、ＡＮＤゲート１３、バッファ１４を備える。ドメインクロックバッファ１ｂ、ドメインクロックバッファ１ｃ、ドメインクロックバッファ１ｇからマルチプレクサ２１へ、クロックＣＫ−Ｂ、ＣＫ−Ｃ及びＣＫ−Ｇが入力される。ドメインクロックバッファ１ｂ、ドメインクロックバッファ１ｆからマルチプレクサ２２へ、クロックＣＫ−Ｂ、ＣＫ−Ｆが入力される。マルチプレクサ２１は、Ｆ／Ｆ３が出力するクロックＣＫ２及びＦ／Ｆ７が出力するクロックＣＫ−４の２ビットの選択信号ＳＬＣに従い、選択信号ＳＬＣが０及び２のときは、クロックＣＫ−Ｇを選択し、選択信号ＳＬＣが１のときは、ＣＫ−Ｃを選択し、選択信号ＳＬＣが３のときは、ＣＫ−Ｂを選択する。マルチプレクサ２１は、選択した信号を位相差比較回路１１へ出力する。マルチプレクサ２２は、選択信号ＳＬＣに従い、選択信号ＳＬＣが０のときは、クロックＣＫ−Ｂを選択し、選択信号ＳＬＣが１、２、３のときは、ＣＫ−Ｆを選択する。マルチプレクサ２２は、選択した信号を位相差比較回路１１へ出力する。位相差比較回路１１、マルチプレクサ１２、Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３、ＡＮＤゲート１３、バッファ１４は、本発明の第１の実施の形態に係る位相差比較回路１１、マルチプレクサ１２、Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３、ＡＮＤゲート１３、バッファ１４と同様に動作する。
【００３０】
Ｆ／Ｆ７は、スキュー補償回路７から入力されたイネーブル信号ＥＮＢが１のときに、Ｆ／Ｆ３から入力されたクロックＣＫ２の周波数を１／２に分周する。Ｆ／Ｆ７は、分周されたクロックＣＫ４をマルチプレクサ２１、マルチプレクサ２２へ、出力する。Ｆ／Ｆ５及びＦ／Ｆ６は、入力された検出信号ＳＣＮを保持し、配線１６を介してスキュー補償回路７へ、検出信号ＳＣＮを出力する。
【００３１】
次に、図５（ａ）〜（ｈ）のタイミングチャートにより、位相差検出回路ＰＤ２０１の動作を示す。図５（ａ）に示すように、ドメインクロックバッファ１ｆからマルチプレクサ２２へ、クロックＣＫ−Ｆが入力される。図５（ｂ）に示すように、ドメインクロックバッファ１ｂからマルチプレクサ２１及びマルチプレクサ２２へ、ＣＫ−Ｂが入力される。このとき、クロックＣＫ−ＦとクロックＣＫ−Ｂの間には、スキューＦ−Ｂがある。図５（ｃ）に示すように、ドメインクロックバッファ１ｇからマルチプレクサ２１へ、ＣＫ−Ｇが入力される。このとき、クロックＣＫ−ＦとクロックＣＫ−Ｇの間には、スキューＦ−Ｇがあり、クロックＣＫ−ＢとクロックＣＫ−Ｇの間には、スキューＢ−Ｇがある。図５（ｄ）に示すように、ドメインクロックバッファ１ｃからマルチプレクサ２１へ、ＣＫ−Ｃが入力される。このとき、クロックＣＫ−ＦとクロックＣＫ−Ｃの間には、スキューＦ−Ｃがある。マルチプレクサ２１は、クロックＣＫ−Ｂ、ＣＫ−Ｃ及びクロックＣＫ−Ｇのうち選択したクロックを位相差比較回路１１へ出力する。マルチプレクサ２２は、クロックＣＫ−Ｂ及びクロックＣＫ−Ｆのうち選択したクロックを位相差比較回路１１へ出力する。位相差比較回路１１は、スキューＢ−Ｇ、スキューＣ−Ｆ、スキューＦ−Ｇ及びスキューＢ−Ｆを、検出信号ＳＣＮとしてマルチプレクサ１２へ出力する。図５（ｈ）に示すように、スキュー補償回路７からマルチプレクサ１２、Ｆ／Ｆ３及びＦ／Ｆ７へ、イネーブル信号ＥＮＢが入力される。マルチプレクサ１２は、イネーブル信号ＥＮＢが１のとき（区間Ｔ１）は、位相差比較回路１１の検出信号ＳＣＮを導通し、イネーブル信号ＥＮＢが０（区間Ｔ２）のときは、他の位相差検出回路により出力された検出信号ＳＣＮを導通する。図５（ｅ）に示すように、ＡＮＤゲート１３は、マルチプレクサ２１により選択されたクロックＣＫ−Ｂ、ＣＫ−Ｃ及びクロックＣＫ−Ｇの何れかと、マルチプレクサ２２により選択されたクロックＣＫ−Ｂ及びＣＫ−Ｆの何れかが共に１の場合に、Ｆ／Ｆ３、バッファ１４へクロックＣＫ１を出力する。図５（ｆ）に示すように、Ｆ／Ｆ３は、図５（ｈ）に示すイネーブル信号ＥＮＢが１のとき（区間Ｔ１）に、ＡＮＤゲートから入力されたクロックＣＫ１の周波数を１／２に分周する。即ち、クロックＣＫ１が立ち上がる時刻ｔ１のときに、クロックＣＫ２が立ち上がり、クロックＣＫ１が次に立ち上がる時刻ｔ３のときに、クロックＣＫ２が立ち下がる。イネーブル信号ＥＮＢが０のとき（区間Ｔ２）には、クロックＣＫ２は０となる。Ｆ／Ｆ３は、分周されたクロックＣＫ２をマルチプレクサ２１、マルチプレクサ２２へ、出力する。図５（ｇ）に示すように、Ｆ／Ｆ７は、図５（ｈ）に示すイネーブル信号ＥＮＢが１のとき（区間Ｔ１）に、Ｆ／Ｆ３から入力されたクロックＣＫ２の周波数を１／２に分周する。即ち、クロックＣＫ２が立ち上がる時刻ｔ１のときに、クロックＣＫ４が立ち上がり、クロックＣＫ２が次に立ち上がる時刻ｔ５のときに、クロックＣＫ４が立ち下がる。イネーブル信号ＥＮＢが０のとき（区間Ｔ２）には、クロックＣＫ４は０となる。Ｆ／Ｆ７は、分周されたクロックＣＫ４をマルチプレクサ２１、マルチプレクサ２２へ、出力する。マルチプレクサ２１は、クロックＣＫ２が１且つクロックＣＫ４が１のとき（時刻ｔ１〜ｔ３）は、クロックＣＫ−Ｂを選択し、クロックＣＫ２が０且つクロックＣＫ４が１のとき（時刻ｔ３〜ｔ５）は、クロックＣＫ−Ｇを選択し、クロックＣＫ２が１且つクロックＣＫ４が０のとき（時刻ｔ５〜ｔ７）は、クロックＣＫ−Ｃを選択し、クロックＣＫ２が０且つクロックＣＫ４が０のとき（時刻ｔ７〜ｔ８）は、ＣＫ−Ｇを選択する。マルチプレクサ２２は、クロックＣＫ２が１且つクロックＣＫ４が１のとき（時刻ｔ１〜ｔ３）、クロックＣＫ２が０且つクロックＣＫ４が１のとき（時刻ｔ３〜ｔ５）、及びクロックＣＫ２が１且つクロックＣＫ４が０のとき（時刻ｔ５〜ｔ７）は、クロックＣＫ−Ｆを選択し、クロックＣＫ２が０且つクロックＣＫ４が０のとき（時刻ｔ７〜ｔ８）は、ＣＫ−Ｂを選択する。
【００３２】
Ｆ／Ｆ５、Ｆ／Ｆ６は、Ｆ／Ｆ１、Ｆ／Ｆ２と同様に動作する。Ｆ／Ｆ５は、Ｆ／Ｆ２から検出信号ＳＣＮを取り込み、Ｆ／Ｆ６へ出力する。Ｆ／Ｆ６は、Ｆ／Ｆ５から検出信号ＳＣＮを取り込み、スキュー補償回路７へ出力する。
【００３３】
本発明の第２の実施の形態に係るクロック位相差検出回路によれば、１つの位相差検出回路で複数のクロックＣＫの位相差を検出するため、ＬＳＩに配置される位相差検出回路の数が削減できる。その結果、ＬＳＩチップの設計時のフロアプラン及び配置配線作業が容易になる。また、位相差検出回路を鎖状にスキュー補償回路へ接続する配線が短くなり、スキュー補償回路から位相差検出回路へイネーブル信号を供給する配線の数も少なくなるため、配線リソースへの負担も軽減される。その結果、ＬＳＩチップ全体の面積の増加が防止され、ＬＳＩの高集積化が図られる。更に、対角方向に隣接するドメイン間のスキューを検出することにより、スキュー低減の精度が更に増す。ドメインの数が多くなり、多くの位相差検出回路を設ける必要がある場合に、特に上述した効果がある。
【００３４】
（クロック分配回路の構成）
図４に示すように、本発明の第２の実施の形態に係るクロック分配回路は、ドメインクロックバッファ１ａ〜１ｈ、位相差検出回路ＰＤ２０１、ＰＤ２０２・・・・・、スキュー補償回路７、及びクロックソースを備える。ドメインクロックバッファ１ｂ，１ｃ，１ｆ，１ｇから位相差検出回路ＰＤ２０１へ、クロックＣＫ−Ｂ，ＣＫ−Ｃ，ＣＫ−Ｆ，ＣＫ−Ｇが入力される。同様に、ドメインクロックバッファ１ａ〜１ｈから位相差検出回路ＰＤ２０２・・・・・へ、クロックＣＫが入力される。スキュー補償回路７から位相差検出回路ＰＤ２０１へ、イネーブル信号ＥＮＢが入力される。図を省略しているが、同様にスキュー補償回路７から位相差検出回路ＰＤ２０２・・・・・へ、イネーブル信号ＥＮＢが入力される。位相差検出回路ＰＤ２０１とＰＤ２０２は、配線１７で接続されている。位相差検出回路ＰＤ２０１は、スキュー補償回路７へ配線１６で接続されている。このように、位相差検出回路ＰＤ２０１、ＰＤ２０２・・・・・は、鎖状にスキュー補償回路７へ接続されている。位相差検出回路ＰＤ２０１、ＰＤ２０２・・・・・の位相差比較結果が、検出信号ＳＣＮとしてスキュー補償回路７へ入力される。クロックソースからスキュー補償回路７へ、クロックＣＫが入力される。スキュー補償回路７は、位相差検出回路ＰＤ２０１、ＰＤ２０２・・・・・が出力する検出信号ＳＣＮをシーケンシャルに取り込み、検出信号ＳＣＮからドメインクロックバッファ１ａ〜１ｈのクロック遅延量を算出し、ドメインクロックバッファ１ａ〜１ｈのクロック遅延量を調整する調整信号ＡＪＳをドメインクロックバッファ１ａ〜１ｈへ出力する。ドメインクロックバッファ１ａ〜１ｈは、入力された調整信号ＡＪＳに従い、クロック遅延量を調整する。位相差検出回路ＰＤ２０２・・・・・は、上述した位相差検出回路ＰＤ２０１と同様の構成をもち、同様に動作する。
【００３５】
本発明の第２の実施の形態に係るクロック分配回路によれば、１つの位相差検出回路で複数のクロックＣＫの位相差を検出するため、クロック分配回路が備える位相差検出回路の数が削減できる。その結果、ＬＳＩチップの設計時のフロアプラン及び配置配線作業が容易になる。また、位相差検出回路を鎖状にスキュー補償回路へ接続する配線が短くなり、スキュー補償回路から位相差検出回路へイネーブル信号を供給する配線の数も少なくなるため、配線リソースへの負担も軽減される。その結果、ＬＳＩチップ全体の面積の増加が防止され、ＬＳＩの高集積化が図られる。更に、対角方向に隣接するドメイン間のスキューを検出することにより、スキュー低減の精度が更に増す。ドメインの数が多くなり、多くの位相差検出回路を設ける必要がある場合に、特に上述した効果がある。
【００３６】
（大規模集積回路の構成）
図６に示すように、本発明の第２の実施の形態に係る大規模集積回路は、図示していないＦ／Ｆ及び本発明の第２の実施の形態に係るクロック分配回路が配置されたドメインＡ〜Ｐを備える。位相差検出回路ＰＤ２０１〜２１５は、ドメインＡ〜Ｐの頂点に配置されている。上述したように、位相差検出回路ＰＤ２０１へは、ドメインＢ，Ｃ，Ｆ，Ｇに配置されるＦ／Ｆを接続するドメインクロックバッファ１ｂ，１ｃ，１ｆ，１ｇから、クロックＣＫ−Ｂ，ＣＫ−Ｃ，ＣＫ−Ｆ，ＣＫ−Ｇが入力される。同様に、位相差検出回路ＰＤ２０２〜２１５へは、ドメインＡ〜Ｐに配置されたドメインクロックバッファからクロックＣＫが入力される。１つの位相差検出回路は、隣接する２〜４つのドメインから最高４つのクロックＣＫを取り込むことができる。
【００３７】
本発明の第２の実施の形態に係る大規模集積回路によれば、ＬＳＩに配置される位相差検出回路の数が削減できる。その結果、ＬＳＩチップの設計時のフロアプラン及び配置配線作業が容易になる。また、位相差検出回路を鎖状にスキュー補償回路へ接続する配線が短くなり、スキュー補償回路から位相差検出回路へイネーブル信号を供給する配線の数も少なくなるため、配線リソースへの負担も軽減される。その結果、ＬＳＩチップ全体の面積の増加が防止され、ＬＳＩの高集積化が図られる。更に、対角方向に隣接するドメイン間のスキューを検出することにより、スキュー低減の精度が更に増す。ドメインの数が多くなり、多くの位相差検出回路を設ける必要がある場合に、特に上述した効果がある。
【００３８】
具体的には、図１０に示す基本技術のように、対角方向に隣接するドメイン間のスキューを検出するためには、ドメインのそれぞれの境界上に１つの位相差検出回路を設け、更にドメインの頂点に２つの位相差検出回路を設ける必要がある。
【００３９】
一般に、ＬＳＩチップがｍ×ｍのドメインに分割されている場合、対角方向に隣接するドメイン間のスキューを検出する位相差検出回路の数を考慮すると、位相差検出回路の数Ｎは、式（１１）となる。
【００４０】
Ｎ＝２（ｍ−１）（２ｍ−１）            （１１）
図１０に示す大規模集積回路において、ＬＳＩチップ５が４×４のドメインに分割されているため、位相差検出回路の数Ｎ３は、式（１２）の通り４２となる。
【００４１】
Ｎ３＝２×（４−１）×（２×４−１）＝４２              （１２）
また、図１０に示す大規模集積回路における位相差検出回路ＰＤ１〜４２のトランジスタ数は、それぞれ通常１２８である。よって、ＬＳＩチップ５全体における位相差検出回路のトランジスタ数は、式（１３）の通り５３７６となる。
【００４２】
１２８×４２＝５３７６          （１３）
一方、図４に示す本発明の第２の実施の形態に係る位相差検出回路ＰＤ２０１のトランジスタ数は、マルチプレクサ２１、マルチプレクサ２２、Ｆ／Ｆ２、Ｆ／Ｆ３、Ｆ／Ｆ５、Ｆ／Ｆ６、Ｆ／Ｆ７が備えられた結果、通常３３２である。そして、ＬＳＩチップがｍ×ｍのドメインに分割されている場合、位相差検出回路の数Ｎは、式（１４）となる。
【００４３】
Ｎ＝ｍ×ｍ−１          （１４）
図６に示す本発明の第２の実施の形態に係る大規模集積回路において、ＬＳＩチップ５が４×４のドメインに分割されているため、位相差検出回路の数Ｎ４は、式（１５）の通り１５となる。
【００４４】
Ｎ４＝４×４−１＝１５          （１５）
よって、ＬＳＩチップ５全体における位相差検出回路のトランジスタ数は、式（１６）の通り４９８０となる。
【００４５】
３３２×１５＝４９８０          （１６）
従って、ＬＳＩチップ５全体として、式（１７）の通り、トランジスタ数を３９６削減できる。
【００４６】
５３７６−４９８０＝３９６              （１７）
トランジスタの削減数は、ドメインの数が多くなればなるほど、多くなる。本発明の第２の実施の形態に係る大規模集回路における位相差検出回路の数と、図１０に示す大規模集積回路における位相差検出回路の数の比は、式（１１）（１４）から式（１８）となる。
【００４７】
（ｍ２−１）／２（ｍ−１）（２ｍ−１）＝（ｍ＋１）（ｍ−１）／２（ｍ−１）（２ｍ−１）＝（ｍ＋１）／２（２ｍ−１）        （８）
ｍが無限大になり、ドメインの数が無限大になると、位相差検出回路の数の比は、式（１９）の通り、１／４となる。
【００４８】
ｌｉｍ（ｍ→∞）：（ｍ＋１）／２（２ｍ−１）＝ｌｉｍ（ｍ→∞）：（１＋１／ｍ）／２（２−１／ｍ）＝１／４        （１９）
従って、ＬＳＩチップ全体における位相差検出回路のトランジスタ数の比は、式（２０）の通り、約６５％となり約３５％のトランジスタ数が削減される。
【００４９】
１／４×３３２／１２８≒０．６４８              （１０）
（その他の実施の形態）
図７に示すように、本発明のその他の実施の形態に係る位相差検出回路、クロック分配回路、及び大規模集積回路は、図１に示す位相差検出回路と基本的に同一であるが、Ｆ／Ｆ１、Ｆ／Ｆ２の代わりにＦ／Ｆ４を備える。Ｆ／Ｆ４は、マスターラッチ１８、スレーブラッチ１９、マルチプレクサ２０を備えるダブルエッジドリガー型のフリップフロップである。マスターラッチ１８、スレーブラッチ１９は、並列接続され、マルチプレクサ１２により選択された検出信号ＳＣＮが入力される。マスターラッチ１８、スレーブラッチ１９、マルチプレクサ２０には、Ｆ／Ｆ３からクロックＣＫ２が入力される。マスターラッチ１８は、入力されるクロックＣＫ２が０の場合に、検出信号ＳＣＮを取り込み、マルチプレクサ２０へ出力する。スレーブラッチ１９は、入力されるクロックＣＫ２が１の場合に、検出信号ＳＣＮを取り込み、マルチプレクサ２０へ出力する。マルチプレクサ２０は、入力されるクロックＣＫ２が１の場合に、マスターラッチ１８により入力された検出信号ＳＣＮをスキュー補償回路７へ出力する。マルチプレクサ２０は、入力されるクロックＣＫ２が０の場合に、スレーブラッチ１９により入力された検出信号ＳＣＮをスキュー補償回路７へ出力する。このように構成されたダブルエッジトリガー型のＦ／Ｆ４をクロックＣＫ１の１／２の周波数のクロックＣＫ２で駆動することで、クロックＣＫ１で駆動されるＦ／Ｆ１、Ｆ／Ｆ２の２つのフリップフロップと等価な動作を実現しつつ、マスターラッチ及びスレーブラッチの個数を１／２に減らすことができ、マルチプレクサ２０を加えても、更に位相差検出回路ＰＤ１０１のトランジスタ数を削減できる。図７における位相差検出回路ＰＤ１０１のトランジスタ数は、通常１９０である。
【００５０】
本発明の第１及び第２の実施の形態に係る位相差検出回路、クロック分配回路、及び大規模集積回路において、位相差検出回路ＰＤ１０１〜１１５、ＰＤ２０１〜２１５は、ドメインＡ〜Ｐの頂点に配置されている。しかし、位相差検出回路が配置される位置は、クロックＣＫが位相差検出回路へ入力されるまでの遅延時間が、ほぼ等しければよい。例えば、図３において、位相差検出回路ＰＤ１０１は、クロックバッファ１ｂ、１ｆ、１ｇから入力されるクロックＣＫ−Ｂ、ＣＫ−Ｆ、ＣＫ−Ｇが位相差検出回路ＰＤ１０１へ入力されるまでの遅延時間がほぼ等しい位置に、配置されればよい。例えば、図６において、位相差検出回路ＰＤ２０１は、クロックバッファ１ｂ、１ｃ、１ｆ、１ｇから入力されるクロックＣＫ−Ｂ、ＣＫ−Ｃ、ＣＫ−Ｆ、ＣＫ−Ｇが位相差検出回路ＰＤ２０１へ入力されるまでの遅延時間がほぼ等しい位置に、配置されればよい。
【００５１】
本発明の第１及び第２の実施の形態に係るクロック分配回路、及び大規模集積回路において、ドメインクロックバッファ１ａ〜１ｈは、入力された調整信号ＡＪＳに従い、クロック遅延量を調整する。クロック遅延量は、調整した後に固定されてもよい。また、クロック調整量は、固定されずに随時調整されてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態に係る位相差検出回路及びクロック分配回路の一例を示した図である。
【図２】本発明の第１の実施の形態に係る位相差検出回路の動作の一例を示したタイミングチャートである。
【図３】本発明の第１の実施の形態に係る大規模集積回路の一例を示した図である。
【図４】本発明の第２の実施の形態に係る位相差検出回路及びクロック分配回路の一例を示した図である。
【図５】本発明の第２の実施の形態に係る位相差検出回路の動作の一例を示したタイミングチャートである。
【図６】本発明の第２の実施の形態に係る大規模集積回路の一例を示した図である。
【図７】本発明のその他の実施の形態に係る位相差検出回路及びクロック分配回路の一例を示した図である。
【図８】従来技術におけるクロックバッファツリーの一例を示した図である。
【図９】従来技術における大規模集積回路の一例を示した図である。
【図１０】基本技術に係る大規模集積回路の一例を示した図である。
【符号の説明】
【００５３】
ＡＪＳ  調整信号
Ａ〜Ｐ  ドメイン
ＥＮＢ  イネーブル信号
Ｆ／Ｆ１〜７  フリップフロップ
Ｍ  マスターラッチ
Ｓ  スレーブラッチ
ＳＣＮ  検出信号
ＳＬＣ  選択信号
１ａ〜１ｈ  ドメインクロックバッファ
２ａ，２ｂ，２ｃ，２ｄ，３ａ，３ｂ，４ａ  クロックバッファ
５  ＬＳＩチップ
７  スキュー補償回路
１３  ＡＮＤゲート
１４  バッファ
８，９，１０，１６，１７  配線
１８  マスターラッチ
１９  スレーブラッチ
１２，１５，２０，２１，２２  マルチプレクサ
ＰＤ１〜４２，ＰＤ１０１〜１１５，ＰＤ２０１〜２１５  位相差検出回路
【図１】
2005141685.tif 000003
【図２】
2005141685.tif 000004
【図３】
2005141685.tif 000005
【図４】
2005141685.tif 000006
【図５】
2005141685.tif 000007
【図６】
2005141685.tif 000008
【図７】
2005141685.tif 000009
【図８】
2005141685.tif 000010
【図９】
2005141685.tif 000011
【図１０】
2005141685.tif 000012