(57)【要約】【課題】  スタック構造のメモリトランジスタと選択トランジスタでメモリセルを構成する不揮発性半導体記憶装置において、読出し遅延を回避し、高速動作を可能とする。【解決手段】  半導体基板１上に、ゲート絶縁膜2aと浮遊ゲート電極3aと電極間絶縁膜4aと制御ゲート電極5aとを下層よりこの順に配置したメモリトランジスタＭと、ゲート絶縁膜2bと選択ゲート電極3bとを下層よりこの順に配置した選択トランジスタＳとで構成されるメモリセルを備えた不揮発性半導体記憶装置を、選択ゲート電極3bは、浮遊ゲート電極3aと同一の第１導電層３のパターニングにより形成され、浮遊ゲート電極3aより大きい不純物濃度に不純物導入されたものとする。【選択図】  図１
2005057096.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、トンネル絶縁膜と浮遊ゲートと層間絶縁膜と制御ゲートとを下層よりこの順に配置したメモリトランジスタと、ゲート絶縁膜と選択ゲートとを下層よりこの順に配置した選択トランジスタとで構成されるメモリセルを備えた不揮発性半導体記憶装置において、
前記選択ゲートは、前記浮遊ゲートと同一の導電層のパターニングにより形成され、前記浮遊ゲートより大きい不純物濃度に不純物導入されたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上にメモリトランジスタと選択トランジスタとで構成されるメモリセルを形成する不揮発性半導体記憶装置の製造方法において、
前記半導体基板上に第１絶縁膜を形成する第１工程と、
前記第１絶縁膜上に第１導電層を形成する第２工程と、
前記第１導電層の一部に不純物をイオン注入により導入する第３工程と、
前記第１の導電層上に第２絶縁膜を形成する第４工程と、
前記第２絶縁膜上に第２導電層を形成する第５工程と、
前記第２導電層をパターニングしてメモリトランジスタの制御ゲートと選択トランジスタのダミーゲートとを形成するとともに、前記第１導電層をパターニングして前記メモリトランジスタの浮遊ゲートと前記不純物導入部分を含む前記選択トランジスタの選択ゲートとを形成する第６工程と
を行なうことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板上にメモリトランジスタと選択トランジスタとで構成されるメモリセルを形成する不揮発性半導体記憶装置の製造方法において、
前記半導体基板上に第１絶縁膜を形成する第１工程と、
前記第１絶縁膜上に第１導電層を形成する第２工程と、
前記第１導電層上に第２絶縁膜を形成する第３工程と、
前記第２絶縁膜の一部を開口する第４工程と、
前記第２絶縁膜の開口部より前記第１導電層中の一部に不純物を熱拡散により導入する第５工程と、
前記第２絶縁膜を除去する第６工程と、
前記第１導電層上に第３絶縁膜を形成する第７工程と、
前記第３絶縁膜上に第２導電層を形成する第８工程と、
前記第２導電層をパターニングしてメモリトランジスタの制御ゲートと選択トランジスタのダミーゲートとを形成するとともに、前記第１導電層をパターニングして前記メモリトランジスタの浮遊ゲートと前記不純物導入部分を含む前記選択トランジスタの選択ゲートとを形成する第９工程と
を行なうことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特にスタック構造のメモリトランジスタと選択トランジスタでメモリセルを構成する不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、メモリトランジスタの浮遊ゲートに電荷を蓄積させることによりデータを書き込む。書き込まれたデータの読出しは、メモリトランジスタと選択トランジスタとを一つのメモリセルとする不揮発性半導体記憶装置では、読出し対象メモリセルの選択トランジスタの選択ゲートを導通状態にし、メモリトランジスタの制御ゲートに任意の電圧を加えることにより、電荷蓄積の有無による閾値の変化を利用してデータの「０」、「１」を区別する。そのために、任意数のメモリセルの制御ゲート、選択ゲート、ドレインをそれぞれ共通に接続し、マトリックスに配置している（たとえば特許文献１参照）。
【０００３】
メモリトランジスタと選択トランジスタとを一つのメモリセルとする不揮発性半導体記憶装置の電気回路を図４に示す。メモリ・ワード線（Ｍ．Ｗ−０，１，２）は、Ｘ方向に並んでいるメモリトランジスタの制御ゲート電極どうしを接続しており、選択ゲート・ワード線（Ｓ．Ｗ−０，１，２）は、Ｘ方向に並んでいる選択トランジスタの選択ゲート電極どうしを接続しており、ソース線（Ｓ−０，１，２）は、Ｘ方向に並んでいるメモリセルのソース領域を接続しており、ビット線（Ｂ−０，１，２）は、Ｙ方向に並んでいるメモリセルのドレイン領域を接続している。
【０００４】
このような不揮発性半導体記憶装置を製造する際には、図５（ａ）に示すように、半導体基板１の非活性領域にフィールド酸化膜を形成し（図示せず）、活性領域に第１絶縁膜２を形成する。これらフィールド酸化膜上および第１絶縁膜２上を含む半導体基板１の全面上に第１導電層３を形成した後、第１絶縁膜２上の第１導電層３に浮遊ゲート幅を規定するパターニングを施し、フィールド酸化膜上の第１導電層３を除去する（図示せず）。
【０００５】
次に図５（ｂ）に示すように、パターニングされた第１導電層３の表面上に第２絶縁膜４を形成し、この第２絶縁膜４上及びフィールド酸化膜上を含む半導体基板１の全面上に第２導電層５を形成する。
【０００６】
次に図５（ｃ）に示すように、レジスト６を用いて、第２導電層５に対して、活性領域においてメモリトランジスタＭおよび選択トランジスタＳのゲート長を規定し、非活性領域においてワード線幅および選択ゲート上ダミーゲート長を規定し、かつ、第１導電層３に対して、活性領域においてメモリトランジスタＭおよび選択トランジスタＳのゲート長を規定し、非活性領域において選択ゲート・ワード線幅を規定するパターニングを夫々順次に行うことにより、図６にも示すように、第２導電層５から制御ゲート電極５ａ、メモリ・ワード線（Ｍ．Ｗ）および選択ゲート上ダミーゲート電極５ｂを形成するとともに、第１導電層３から浮遊ゲート電極３ａ、選択ゲート電極３ｂ、および選択ゲート・ワード線（Ｓ．Ｗ）を形成する。４ａ，４ｂは第２絶縁膜４がパターニングされてなる層間絶縁膜である。以下、各ゲート電極を単にゲートと記す。
【０００７】
次に、図５（ｄ）に示すように、レジスト６を除去し、第１絶縁膜２と浮遊ゲート３ａ、層間絶縁膜４ａ、制御ゲート５ａ、選択ゲート３ｂ、層間絶縁膜４ｂ、選択ゲート上ダミーゲート５ｂを覆う保護酸化膜７を形成する。そして、保護酸化膜７を介してソース領域８ａ、ドレイン領域８ｂおよび中間領域８ｃにイオンを注入し、最後に、ソース領域８ａ、ドレイン領域８ｂおよび中間領域８ｃの活性化のための熱処理を行なう。
【特許文献１】特開平１１−１７７０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、従来の不揮発性半導体記憶装置では、上記したように選択トランジスタの選択ゲート３ｂ、選択ゲート・ワード線、メモリトランジスタの浮遊ゲート３ａは第１導電層３から同時に形成されるので不純物濃度は全て等しく、その一方で浮遊ゲート３ａはオキサイドリッジを抑制して電荷保持特性を向上させる目的で不純物濃度は薄く設定されるため、選択ゲート３ｂ、選択ゲート・ワード線も不純物濃度は薄いものとなり、高抵抗のため読出し遅延が起こるという問題があった。
【０００９】
本発明は上記問題を解決するもので、選択ゲートおよび選択ゲート・ワード線の不純物濃度が低いことに起因する読出し遅延を回避することができ、高速動作が可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、半導体基板上に、トンネル絶縁膜と浮遊ゲートと層間絶縁膜と制御ゲートとを下層よりこの順に配置したメモリトランジスタと、ゲート絶縁膜と選択ゲートとを下層よりこの順に配置した選択トランジスタとで構成されるメモリセルを備えた不揮発性半導体記憶装置において、前記選択ゲートが、前記浮遊ゲートと同一の導電層のパターニングにより形成され、前記浮遊ゲートより大きい不純物濃度に不純物導入されたことを特徴とする。
【００１１】
また本発明は、半導体基板上にメモリトランジスタと選択トランジスタとで構成されるメモリセルを形成する不揮発性半導体記憶装置の製造方法において、前記半導体基板上に第１絶縁膜を形成する第１工程と、前記第１絶縁膜上に第１導電層を形成する第２工程と、前記第１導電層の一部に不純物をイオン注入により導入する第３工程と、前記第１の導電層上に第２絶縁膜を形成する第４工程と、前記第２絶縁膜上に第２導電層を形成する第５工程と、前記第２導電層をパターニングしてメモリトランジスタの制御ゲートと選択トランジスタのダミーゲートとを形成するとともに、前記第１導電層をパターニングして前記メモリトランジスタの浮遊ゲートと前記不純物導入部分を含む前記選択トランジスタの選択ゲートとを形成する第６工程とを行なうことを特徴とする。
【００１２】
さらに本発明は、半導体基板上にメモリトランジスタと選択トランジスタとで構成されるメモリセルを形成する不揮発性半導体記憶装置の製造方法において、前記半導体基板上に第１絶縁膜を形成する第１工程と、前記第１絶縁膜上に第１導電層を形成する第２工程と、前記第１導電層上に第２絶縁膜を形成する第３工程と、前記第２絶縁膜の一部を開口する第４工程と、前記第２絶縁膜の開口部より前記第１導電層中の一部に不純物を熱拡散により導入する第５工程と、前記第２絶縁膜を除去する第６工程と、前記第１導電層上に第３絶縁膜を形成する第７工程と、前記第３絶縁膜上に第２導電層を形成する第８工程と、前記第２導電層をパターニングしてメモリトランジスタの制御ゲートと選択トランジスタのダミーゲートとを形成するとともに、前記第１導電層をパターニングして前記メモリトランジスタの浮遊ゲートと前記不純物導入部分を含む前記選択トランジスタの選択ゲートとを形成する第９工程とを行なうことを特徴とする。
【発明の効果】
【００１３】
本発明は、選択ゲートと浮遊ゲートとを同一の導電層から形成しながら、不純物の導入は別途に行なう構成を有することにより、選択ゲートの不純物濃度と浮遊ゲートの不純物濃度とを互いに独立して設計することが可能となり、それぞれの不純物濃度を最適化することで、不揮発性半導体記憶装置において高信頼性と高速動作との両立を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は本発明の一実施形態における不揮発性半導体記憶装置のメモリセルの構造を示す断面図、図２は同不揮発性半導体記憶装置の製造方法を示す工程断面図である。この実施形態の不揮発性半導体記憶装置は先に図４〜図６を用いて説明した従来のものとほぼ同様の構成を有するので、図４〜図６と同じ符号を用いて説明する。
【００１５】
図１において、半導体基板１のソース領域８ａとドレイン領域８ｂとの間に中間領域８ｃを介してメモリトランジスタＭと選択トランジスタＳとが形成されている。メモリトランジスタＭは、スタック構造のものであり、トンネル電流を流せる膜厚を有するゲート絶縁膜（トンネル絶縁膜）２ａと浮遊ゲート３ａと電極間絶縁膜４ａと制御ゲート５ａとを下層よりこの順に配置して構成されている。選択トランジスタＳは、ゲート絶縁膜２ｂと選択ゲート３ｂと電極間絶縁膜４ｂとダミーゲート５ｂとを下層よりこの順に配置して構成されていて、一般的なＭＯＳトランジスタとして機能する。７は保護酸化膜である。
【００１６】
この不揮発性半導体記憶装置が従来のものと異なるのは、選択ゲート３ｂが、浮遊ゲート３ａよりも大きい不純物濃度を有している点である。
以下、上記不揮発性半導体記憶装置の製造方法を説明する。
【００１７】
図２（ａ）に示すように、半導体基板１の非活性領域にフィールド酸化膜を形成し（図示せず）、活性領域に第１絶縁膜２を形成する。これらフィールド酸化膜上および第１絶縁膜２上を含む半導体基板１の全面上に第１導電層３を形成し、その後に、第１絶縁膜２上の第１導電層３に浮遊ゲート幅を規定するパターニングを施し、フィールド酸化膜上の第１導電層３を除去する（図示せず）。
【００１８】
図２（ｂ）に示すように、レジスト６を設け、選択ゲート形成位置に対応する部分を開口し、その開口部を通じて第１導電層３に不純物を任意のドーズ量注入する。注入終了後に、図２（ｃ）に示すように、レジスト６を除去する。
【００１９】
図２（ｄ）に示すように、第１導電層３の表面上に第２絶縁膜４を形成し、この第２絶縁膜４上及びフィールド酸化膜上を含む半導体基板１の全面上に第２導電層５を形成する。
【００２０】
図２（ｅ）に示すように、レジスト６を用いて、第２導電層５に対して、活性領域においてメモリトランジスタＭおよび選択トランジスタＳのゲート長を規定し、非活性領域においてワード線幅および選択ゲート上ダミーゲート長を規定し、かつ、第１導電層３に対して、活性領域においてメモリトランジスタＭおよび選択トランジスタＳのゲート長を規定し、非活性領域において選択ゲート・ワード線幅を規定するパターニングを夫々順次に行うことにより、第２導電層５から制御ゲート５ａ、メモリ・ワード線（図６参照）および選択ゲート上ダミーゲート５ｂを形成するとともに、第１導電層３から浮遊ゲート３ａ、選択ゲート３ｂ、および選択ゲート・ワード線（図６参照）を形成する。４ａ，４ｂは第２絶縁膜４がパターニングされてなる層間絶縁膜である。
【００２１】
図２（ｆ）に示すように、レジスト６を除去し、第１絶縁膜２と浮遊ゲート３ａ、層間絶縁膜４ａ、制御ゲート５ａ、選択ゲート３ｂ、層間絶縁膜４ｂ、選択ゲート上ダミーゲート５ｂを覆う保護酸化膜７を形成する。そして、保護酸化膜７を介してソース領域８ａ、ドレイン領域８ｂおよび中間領域８ｃにイオンを注入し、最後に、ソース領域８ａ、ドレイン領域８ｂおよび中間領域８ｃの活性化のための熱処理を行なう。
【００２２】
以上のようにして、メモリトランジスタＭと選択トランジスタＳとを一つのメモリセルとする不揮発性半導体記憶装置が完成する。
このような製造方法によれば、浮遊ゲート３ａとは独立に、選択ゲート３ｂおよび選択ゲート・ワード線の不純物濃度の設計が可能であり、浮遊ゲート３ａ、選択ゲート３ｂおよび選択ゲート・ワード線の不純物濃度をそれぞれ最適化することで、すなわち選択ゲート３ｂおよび選択ゲート・ワード線の不純物濃度を浮遊ゲート３ａより濃くすることで、低抵抗化して、読出し遅延を回避することが可能であり、不揮発性半導体記憶装置の高速動作および高信頼性を実現できる。
【００２３】
図１の不揮発性半導体記憶装置の別の製造方法を図３を用いて説明する。
図３（ａ）に示すように、半導体基板１の非活性領域にフィールド酸化膜を形成し（図示せず）、活性領域に第１絶縁膜２を形成する。これらフィールド酸化膜上および第１絶縁膜２上を含む半導体基板１の全面上に第１導電層３を形成し、その後に、第１絶縁膜２上の第１導電層３に浮遊ゲート幅を規定するパターニングを施し、フィールド酸化膜上の第１導電層３を除去する（図示せず）。
【００２４】
図３（ｂ）に示すように、第１導電層３の表面上に酸化膜９を形成する。そして、図３（ｃ）に示すように、レジスト６を設け、選択ゲート形成位置に対応する部分を開口し、このレジスト６をマスクとして酸化膜９に開口部９ａを形成する。そして、図３（ｄ）に示すように、レジスト６を除去し、酸化膜９の開口部９ａを通じて第１導電層３に熱拡散により不純物を導入する。３ｂは不純物導入部分である。その後に、図３（ｅ）に示すように、酸化膜９を除去する。
【００２５】
図３（ｆ）に示すように、第１導電層３の表面上に第２絶縁膜４を形成し、この第２絶縁膜４上及びフィールド酸化膜上を含む半導体基板１の全面上に第２導電層５を形成する。
【００２６】
次に、図３（ｇ）に示すように、レジスト６を用いて、第２導電層５に対して、活性領域においてメモリトランジスタＭおよび選択トランジスタＳのゲート長を規定し、非活性領域においてワード線幅および選択ゲート上ダミーゲート長を規定し、かつ、第１導電層３に対して、活性領域においてメモリトランジスタＭおよび選択トランジスタＳのゲート長を規定し、非活性領域において選択ゲート・ワード線幅を規定するパターニングを夫々順次に行うことにより、第２導電層５から制御ゲート５ａ、メモリ・ワード線（図６参照）および選択ゲート上ダミーゲート５ｂを形成するとともに、第１導電層３から浮遊ゲート３ａ、選択ゲート３ｂ、および選択ゲート・ワード線（図６参照）を形成する。４ａ，４ｂは第２絶縁膜４がパターニングされてなる層間絶縁膜である。
【００２７】
図３（ｈ）に示すように、レジスト６を除去し、保護酸化膜７を、第１絶縁膜２と浮遊ゲート３ａ、層間絶縁膜４ａ、制御ゲート５ａ、選択ゲート３ｂ、層間絶縁膜４ｂ、選択ゲート上ダミーゲート５ｂを覆うように形成する。そして、保護酸化膜７を介してソース領域８ａ、ドレイン領域８ｂおよび中間領域８ｃにイオンを注入し、最後に、ソース領域８ａ、ドレイン領域８ｂおよび中間領域８ｃの活性化のための熱処理を行なう。
【００２８】
以上のようにして、メモリトランジスタＭと選択トランジスタＳとを一つのメモリセルとする不揮発性半導体記憶装置が完成する。
この製造方法によっても、浮遊ゲート３ａとは独立に、選択ゲート３ｂおよび選択ゲート・ワード線の不純物濃度の設計が可能であり、浮遊ゲート３ａ、選択ゲート３ｂおよび選択ゲート・ワード線の不純物濃度をそれぞれ最適化することで、低抵抗化して、読出し遅延を回避することが可能であり、不揮発性半導体記憶装置の高速動作および高信頼性を実現できる。
【産業上の利用可能性】
【００２９】
本発明の不揮発性半導体記憶装置およびその製造方法は、高信頼性と高速動作との両立が可能であり、スタック構造のメモリトランジスタと選択トランジスタでメモリセルを構成する不揮発性半導体記憶装置およびその製造方法等に有用である。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態における不揮発性半導体記憶装置のＹ方向断面図
【図２】図１の不揮発性半導体記憶装置の製造方法を説明する工程断面図
【図３】図１の不揮発性半導体記憶装置の別の製造方法を説明する工程断面図
【図４】従来の不揮発性半導体記憶装置の電気回路図
【図５】従来の不揮発性半導体記憶装置の製造方法を説明する工程断面図
【図６】従来の不揮発性半導体記憶装置のＸ方向断面図
【符号の説明】
【００３１】
１    半導体基板
２    第１絶縁膜
２ａ  ゲート絶縁膜（トンネル絶縁膜）
２ｂ  ゲート絶縁膜
３    第１導電層
３ａ  浮遊ゲート電極
３ｂ  選択ゲート電極
４    電極間絶縁膜
５    第２導電層
５ａ  制御ゲート電極
５ｂ  ダミーゲート電極
Ｍ    メモリトランジスタ
Ｓ    選択トランジスタ
【図１】
2005057096.tif 000003
【図２】
2005057096.tif 000004
【図３】
2005057096.tif 000005
【図４】
2005057096.tif 000006
【図５】
2005057096.tif 000007
【図６】
2005057096.tif 000008