(57)【要約】【課題】冗長救済が可能な救済メモリを搭載した半導体集積回路装置のテスト設計において、アイソレーション回路の挿入等による外部端子周辺での配線混雑を回避する。【解決手段】救済メモリ１１１を、半導体メモリ１０１と、通常メモリ入力ピン１５１と、半導体メモリ１０１の物理的近傍に配置したテスト入力用エリアパッド１２１と、通常メモリ入力ピン１５１またはテスト入力用エリアパッド１２１からの信号を選択して半導体メモリ１０１に供給するテスト入力セレクタ１３１と、半導体メモリ１０１の出力が接続された通常メモリ出力ピン１８１と、半導体メモリ１０１の出力が接続されたテスト出力用エリアパッド１２２とで構成する。テスト入出力用エリアパッドの配置により、アイソレーション回路を挿入することなく救済メモリのテスト実施が可能となり、配線混雑が緩和される。【選択図】  図１
2005267810.tif 000002
【特許請求の範囲】
【請求項１】
冗長救済を可能にする救済メモリを搭載した半導体集積回路装置であって、前記救済メモリは、
半導体メモリと、通常メモリ入力ピンと、テスト入力用エリアパッドと、前記通常メモリ入力ピンまたは前記テスト入力用エリアパッドからの信号を選択して前記半導体メモリに供給するテスト入力セレクタと、前記半導体メモリの出力が接続された通常メモリ出力ピンと、前記半導体メモリの出力が接続されたテスト出力用エリアパッドとを備える半導体集積回路装置。
【請求項２】
冗長救済を可能にする救済メモリを搭載した半導体集積回路装置であって、前記救済メモリは、
Ｎ個（Ｎは２以上の自然数）の同容量の半導体メモリと、前記Ｎ個の半導体メモリにそれぞれ対応したＮ組の通常メモリ入力ピンと、前記半導体メモリの一に対応した１組のテスト入力用エリアパッドと、Ｎ組目の前記通常メモリ入力ピンまたは前記テスト入力用エリアパッドからの信号を選択してＮ番目の前記半導体メモリに供給するテスト入力セレクタと、前記Ｎ個の半導体メモリにそれぞれ対応したＮ組の通常メモリ出力ピンと、前記半導体メモリの一に対応した１組のテスト出力用エリアパッドと、Ｎ番目の前記半導体メモリの出力信号を選択して前記テスト出力用エリアパッドに供給するテスト出力セレクタとを備える半導体集積回路装置。
【請求項３】
前記救済メモリを複数個備える請求項１または２記載の半導体集積回路装置。
【請求項４】
前記通常メモリ入力ピンに接続された通常動作回路と、前記通常メモリ出力ピンに接続された通常動作回路とを備え、前記テスト入力セレクタが通常動作は前記通常メモリ入力ピンの信号を選択し、テスト時は前記テスト入力用エリアパッドからの信号を選択する請求項１から３のいずれか一項記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長救済が可能な半導体メモリ（救済メモリ）を搭載した半導体集積回路装置における救済メモリのテストを行うためのテスト設計技術に係り、特に救済メモリのテスト回路による配線混雑を軽減することが可能な半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路の製造歩留を向上させるために、冗長救済が可能な半導体メモリ（救済メモリ）を搭載したものがある。これらの半導体集積回路装置においては、信頼性を向上させるために搭載された救済メモリそのものを、まずは高い信頼性でテストすることが課題となる。
【０００３】
図３は従来の半導体集積回路における救済メモリのテスト回路例を示すブロック図である。従来の半導体集積回路は、通常動作回路３４１、３４２、救済メモリ３１０、３２０、３３０、テスト入力端子３５１、テスト入力セレクタ３６１、テスト出力セレクタ３６２、テストモード端子３７０、テストモードデコーダ３７１、テスト出力端子３５２を備えている。
【０００４】
テストモードデコーダ３７１で生成されるテスト入力セレクタ切り替え用テストモード信号３７２により、テスト入力セレクタ３６１において通常動作回路３４１の出力とテスト入力端子３５１からの入力が切り替えられ、メモリマクロ３１０、３２０、３３０に接続される。
【０００５】
また、テストモードデコーダ３７１で生成されるテスト出力セレクタ切り替え用テストモード信号３７３により、テスト出力セレクタ３６２において通常動作回路３４２の出力とメモリマクロ３１０、３２０、３３０の出力が切り替えられ、テスト出力端子３５２へ接続される。
【０００６】
救済メモリ３１０の検査を実施する場合は、テスト入力セレクタ３６１においてテスト入力端子３５１が選択され、テスト出力セレクタ３６２においてメモリマクロ３１０の出力が選択されるようにテストモード端子３７０の入力を設定する。
【０００７】
次に、テスト入力端子３５１に救済メモリ３１０を検査するための信号を与える。テスト入力端子３５１に与えられた検査信号は、テスト入力セレクタ３６１を経て救済メモリ３１０に伝達される。
【０００８】
検査信号に対する救済メモリ３１０からの応答は、テスト出力セレクタ３６２を経てテスト出力端子３５２に到達する。テスト出力端子３５２を観測することにより救済メモリ３１０の故障検査が実施される。
【０００９】
救済メモリ３２０、３３０の検査を実施する場合も同様であり、テスト入力セレクタ３６１においてテスト入力端子３５１が選択され、テスト出力セレクタ３６２においてメモリマクロ３２０またはメモリマクロ３３０の出力が選択されるようにテストモード端子３７０の入力を設定し、テスト出力端子３５２を観測することにより救済メモリ３２０、３３０の故障検査が実施される。
【００１０】
上記構成は、半導体集積回路の外部端子から直接救済メモリの検査を実施すべく、外部端子からメモリを直接制御観測可能な経路（アイソレーション回路）を挿入することにより実現している（例えば、非特許文献１参照）。
【００１１】
また、近年はBuild In Self Test(BIST)技術、Build In Self Analysis(BISA)技術、Build In Self Repair (BISR)技術が台頭しつつあるが、フェイルビットマップの解析能力に乏しく、また冗長救済のインフラ面が整っていないため、普及は進んでいない（例えば、非特許文献２参照）。
【非特許文献１】Kaushic De, "Test Methodology for Embedded Cores which Protects Intellectual Propaty", Proceeding of the 15th IEEE VLSI Test Symposium, １９９７年
【非特許文献２】Hiroyuki Goto, "Experimental Fault Analysis 1Mb SRAM Chips", Proceeding of the 15th IEEE VLSI Test Symposium, １９９７年
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した救済メモリのテスト回路の手法は、検査用の外部端子から直接制御可能なアイソレーション回路を挿入するものである。アイソレーション回路は半導体集積回路の入出力端子近辺に集中する傾向があり、またメモリの個数も多いため、アイソレーション回路が配線引き回し等を発生させる原因となる。その結果、近年のＩＰコアを集積するような半導体集積回路のレイアウトにおいては配線集中を引き起こすことが問題となっている。
【００１３】
本発明は、救済メモリを搭載した半導体集積回路装置における救済メモリのテスト設計において、アイソレーション回路等の挿入による外部端子周辺での配線混雑を回避することができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体集積回路装置は、冗長救済を可能にする救済メモリを搭載した半導体集積回路装置であって、前記救済メモリは、半導体メモリと、通常メモリ入力ピンと、テスト入力用エリアパッドと、前記通常メモリ入力ピンまたは前記テスト入力用エリアパッドからの信号を選択して前記半導体メモリに供給するテスト入力セレクタと、前記半導体メモリの出力が接続された通常メモリ出力ピンと、前記半導体メモリの出力が接続されたテスト出力用エリアパッドとを備える。
【００１５】
上記構成によれば、救済メモリの物理的近傍にテスト入力用エリアパッドとテスト出力用エリアパッドを配置することができるため、アイソレーション回路を挿入することなく救済メモリの検査の実施が可能となり、救済メモリテストのための外部端子周辺での配線混雑を緩和することができる。
【００１６】
また、本発明の半導体集積回路装置は、冗長救済を可能にする救済メモリを搭載した半導体集積回路装置であって、前記救済メモリは、Ｎ個（Ｎは２以上の自然数）の同容量の半導体メモリと、前記Ｎ個の半導体メモリにそれぞれ対応したＮ組の通常メモリ入力ピンと、前記半導体メモリの一に対応した１組のテスト入力用エリアパッドと、Ｎ組目の前記通常メモリ入力ピンまたは前記テスト入力用エリアパッドからの信号を選択してＮ番目の前記半導体メモリに供給するテスト入力セレクタと、前記Ｎ個の半導体メモリにそれぞれ対応したＮ組の通常メモリ出力ピンと、前記半導体メモリの一に対応した１組のテスト出力用エリアパッドと、Ｎ番目の前記半導体メモリの出力信号を選択して前記テスト出力用エリアパッドに供給するテスト出力セレクタとを備える。
【００１７】
上記構成によれば、複数の同容量の半導体メモリからなる救済メモリを用いる場合に、１組のテスト入出力用エリアパッドを複数組の半導体メモリで共有することができるため、テストセレクタが多くならない程度にテスト用エリアパッドを共有することにより、テスト用エリアパッドの個数を減らして配線混雑を緩和することができる。
【００１８】
本発明の半導体集積回路装置において、前記救済メモリを複数個備える。この構成によれば、冗長救済を可能にする救済メモリを搭載した半導体集積回路装置のさまざまな形態に応じて外部端子周辺での配線混雑を緩和することができる。
【００１９】
本発明の半導体集積回路装置において、前記通常メモリ入力ピンに接続された通常動作回路と、前記通常メモリ出力ピンに接続された通常動作回路とを備え、前記テスト入力セレクタが通常動作は前記通常メモリ入力ピンの信号を選択し、テスト時は前記テスト入力用エリアパッドからの信号を選択する。この構成によれば、冗長救済が可能な半導体メモリを搭載した半導体集積回路装置において、救済メモリのテスト回路による配線混雑を緩和し、テスト用エリアパッドの個数を減らすことができ、効率よく救済メモリのテストを行うことが可能になる。
【発明の効果】
【００２０】
本発明によれば、救済メモリを搭載する半導体集積回路において、テスト用エリアパッドを挿入することにより、メモリ救済のために必要なアイソレーション回路を挿入することなく救済メモリの検査を行うことが可能になる。特に画像処理のために超大容量のメモリを搭載する半導体集積回路の開発は重要であり、アドレス空間が大きい画像メモリを搭載する場合に、本発明によれば挿入するエリアパッドの個数がメモリの面積に対して大きくならないため、特に大きな効果を発揮する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。図１は本発明の第一の実施形態に係る半導体集積回路装置の救済メモリのテスト回路構成を示すブロック図である。
【００２２】
図１において、半導体集積回路は通常動作回路１９１、１９２と救済メモリマクロ１１１を備えている。救済メモリマクロ１１１は、救済用半導体メモリ１０１、テスト入力用エリアパッド１２１、テストセレクタ１３１、テスト出力用エリアパッド１２２から構成され、通常動作回路１９１が接続される通常メモリ入力ピン１５１、通常動作回路１９２へ接続される通常メモリ出力ピン１８１、テストモードピン１９５を備えている。
【００２３】
テストモードピン１９５のテストモード信号により、テストセレクタ１３１においてテスト入力用エリアパッド１２１の信号と通常メモリ入力ピン１５１の信号が切り替えられ、救済用半導体メモリ１０１のメモリ入力ピン１６１に接続される。救済用半導体メモリ１０１のメモリ出力ピン１７１は、テスト出力用エリアパッド１２２と通常メモリ出力ピン１８１に接続される。
【００２４】
次に、救済用半導体メモリ１０１の検査を行うときの動作を説明する。救済用半導体メモリ１０１の検査を実施する場合は、まずテストモードピン１９５をＨレベルに設定し、テストセレクタ１３１がテスト入力用エリアパッド１２１を選択するようにする。テスト入力用エリアパッド１２１に、救済用半導体メモリ１０１を検査するための信号を与える。テスト入力用エリアパッド１２１に与えられた検査信号は、テストセレクタ１３１まで到達する。テストセレクタ１３１はテスト入力用エリアパッド１２１が選択されるように設定されているため、メモリ入力ピン１６１に検査信号が伝達する。
【００２５】
検査信号に対する救済用半導体メモリ１０１からの応答はメモリ出力ピン１７１から出力され、テスト出力用エリアパッド１２２まで到達する。検査信号に対する救済用半導体メモリ１０１の応答信号をテスト出力用エリアパッド１２２で観測することにより、救済用半導体メモリ１０１の故障検査が実施される。
【００２６】
このようにして、テスト入力用エリアパッド１２１から救済用半導体メモリ１０１の故障位置が判定可能な検査信号を入力し、テスト出力用エリアパッド１２２で観測、判定することにより、救済用半導体メモリ１０１の故障箇所を判定する救済検査の実施が可能である。
【００２７】
図２は本発明の第二の実施形態に係る半導体集積回路装置の救済メモリのテスト回路構成を示すブロック図である。本実施形態は、救済メモリが複数存在する場合にテスト入出力用エリアパッドを共有する手法の一形態である。
【００２８】
図２において、半導体集積回路は通常動作回路２９１、２９２と救済メモリマクロ２１１を備えている。救済メモリマクロ２１１は、救済用半導体メモリ２０１、２０２、テスト入力用エリアパッド２２１、テストセレクタ２３１、２３２、２３３、テスト出力用エリアパッド２２２から構成され、通常動作回路２９１が接続される通常メモリ入力ピン２５１、２５２、通常動作回路２９２へ接続される通常メモリ出力ピン２８１、２８２、テストモードピン２９５、メモリセレクトピン２９６を備えている。
【００２９】
テストモードピン２９５のテストモード信号により、テストセレクタ２３１においてテスト入力用エリアパッド２２１の信号と通常メモリ入力ピン２５１の信号が切り替えられ、救済用半導体メモリ２０１のメモリ入力ピン２６１に接続され、テストセレクタ２３２においてテスト入力用エリアパッド２２１の信号と通常メモリ入力ピン２５２の信号が切り替えられ、救済用半導体メモリ２０２のメモリ入力ピン２６２に接続される。
【００３０】
また、メモリセレクトピン２９６のメモリセレクト信号により、テストセレクタ２３３において救済用半導体メモリ２０１のメモリ出力ピン２７１の信号と救済用半導体メモリ２０２のメモリ出力ピン２７２の信号が切り替えられ、テスト出力用エリアパッド２２２と通常メモリ出力ピン２８１に接続される。さらに、救済用半導体メモリ２０２のメモリ出力ピン２７２は通常メモリ出力ピン２８２に接続される。
【００３１】
次に、救済用半導体メモリ２０１の検査を行うときの動作を説明する。救済用半導体メモリ２０１の検査を実施する場合は、まずテストモードピン２９５をＨレベルに、メモリセレクトピン２９６をＬレベルに設定し、テストセレクタ２３１がテスト入力用エリアパッド２２１を選択するようにする。またテストセレクタ２３３がメモリ出力ピン２７１を選択するようにする。
【００３２】
そこで、テスト入力用エリアパッド２２１に救済用半導体メモリ２０１を検査するための信号を与える。テスト入力用エリアパッド２２１に与えられた検査信号はテストセレクタ２３１まで到達する。テストセレクタ２３１はテスト入力用エリアパッド２２１が選択されるように設定されているため、メモリ入力ピン２６１に検査信号が伝達する。
【００３３】
検査信号に対する救済用半導体メモリ２０１からの応答はメモリ出力ピン２７１から出力され、テストセレクタ２３３まで到達する。テストセレクタ２３３は救済用半導体メモリ２０１が選択されるように設定されているため、テスト出力用エリアパッド２２２まで到達する。
【００３４】
同様に、救済用半導体メモリ２０２の検査を行うときの動作を説明する。救済用半導体メモリ２０２の検査を実施する場合は、まずテストモードピン２９５をＨレベルに、メモリセレクトピン２９６をＨレベルに設定し、テストセレクタ２３２がテスト入力用エリアパッド２２１を選択するようにする。またテストセレクタ２３３がメモリ出力ピン２７２を選択するようにする。
【００３５】
そこで、テスト入力用エリアパッド２２１に救済用半導体メモリ２０２を検査するための信号を与える。テスト入力用エリアパッド２２１に与えられた検査信号はテストセレクタ２３２まで到達する。テストセレクタ２３２はテスト入力用エリアパッド２２１が選択されるように設定されているため、メモリ入力ピン２６２に検査信号が伝達する。
【００３６】
検査信号に対する救済用半導体メモリ２０２からの応答はメモリ出力ピン２７２から出力され、テストセレクタ２３３まで到達する。テストセレクタ２３３は救済用半導体メモリ２０２が選択されるように設定されているため、テスト出力用エリアパッド２２２まで到達する。
【００３７】
検査信号に対する救済用半導体メモリ２０１もしくは救済用半導体メモリ２０２からの応答信号をテスト出力用エリアパッド２２２で観測することにより、救済用半導体メモリ２０１もしくは救済用半導体メモリ２０２の故障検査が実施される。
【００３８】
このようにして、テスト入力用エリアパッド２２１から救済用半導体メモリ２０１もしくは救済用半導体メモリ２０２の故障位置が判定可能な検査信号を入力し、テスト出力用エリアパッド２２２で観測、判定することにより、救済用半導体メモリ２０１および救済用半導体メモリ２０２の故障箇所を判定する救済検査の実施が可能である。
【００３９】
なお、上記実施形態では２個の救済メモリを１つのテスト入力用エリアパッドおよび１つのテスト出力用エリアパッドを用いて検査する手法を示した。同様に、複数の同容量のメモリを使用する場合に、テストセレクタが多くならない程度にエリアパッドを共有することにより、エリアパッドの個数を減らすことが可能である。
【産業上の利用可能性】
【００４０】
本発明の半導体集積回路は大容量の救済メモリを搭載した場合のテスト回路低減において大変有用である。大容量の救済メモリに限らず、ハードコアを搭載した半導体集積回路装置の場合において、高速なテストを行うためにテスト用のエリアパッドを使用する手法も有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第一の実施形態に係る半導体集積回路装置の救済メモリのテスト回路構成例を示すブロック図。
【図２】本発明の第二の実施形態に係る半導体集積回路装置の救済メモリのテスト回路構成例を示すブロック図。
【図３】従来の半導体集積回路における救済メモリのテスト回路の構成例を示すブロック図。
【符号の説明】
【００４２】
１０１、２０１、２０２、３１０、３２０、３３０  救済用半導体メモリ
１１１、２１１  救済メモリマクロ
１２１、２２１  テスト入力用エリアパッド
１２２、２２２  テスト出力用エリアパッド
１３１、２３１、２３２、２３３  テストセレクタ
１５１、２５１、２５２  通常メモリ入力ピン
１６１、２６１、２６２  メモリ入力ピン
１７１、２７１、２７２  メモリ出力ピン
１８１、２８１、２８２  通常メモリ出力ピン
１９１、１９２、２９１、２９２、３４１、３４２  通常動作回路
１９５、２９５  テストモードピン
２９６  メモリセレクトピン
３５１  テスト入力端子
３５２  テスト出力端子
３６１  テスト入力セレクタ
３６２  テスト出力セレクタ
３７０  テストモード端子
３７１  テストモードデコーダ
３７２  テスト入力セレクタ切り替え用テストモード信号
３７３  テスト出力セレクタ切り替え用テストモード信号
【図１】
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【図２】
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【図３】
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