(57)【要約】【課題】  多層構造上で相互に交差する信号用配線間でのクロストークを回避すべく両配線間にシールド線を設けなければならず、基板の面積を広くしなければならなかった。【解決手段】  本発明に係る半導体装置は、基板上に多層構造により構成される複数の回路を有し、前記複数の回路は、前記多層構造の一の層における、前記複数の回路間の複数の配線のうちの一の配線と、前記多層構造の他の層における、前記複数の配線のうちの他の一の配線とが相互に交差しないように配置されている。【選択図】  図１
2005150152.tif 000002
【特許請求の範囲】
【請求項１】
基板上に多層構造により構成される複数の回路を有する半導体装置であって、
前記複数の回路は、前記多層構造の一の層における、前記複数の回路間の複数の配線のうちの一の配線と、前記多層構造の他の層における、前記複数の配線のうちの他の一の配線とが相互に交差しないように配置されていることを特徴とする半導体装置。
【請求項２】
基板上に多層構造により構成される複数の回路を有する半導体装置であって、
前記複数の回路は、前記複数の回路間の複数の配線のうちの一の配線と他の一の配線とが前記多層構造の同一層に延在するように配置されていることを特徴とする半導体装置。
【請求項３】
基板上に多層構造により構成される、位相比較器と、チャージポンプと、フィルタと、電圧制御発振器と、分周器とを有するＰＬＬ回路であって、
前記位相比較器、チャージポンプ、フィルタ、電圧制御発振器、及び分周器は、前記多層構造の一の層における、前記位相比較器、前記チャージポンプ、前記フィルタ、前記電圧制御発振器、及び分周器間の複数の配線のうちの一の配線と、前記多層構造の他の層における、前記複数の配線のうちの他の一の配線とが相互に交差しないように配置されていることを特徴とするＰＬＬ回路。
【請求項４】
基板上に多層構造により構成される、位相比較器と、チャージポンプと、フィルタと、電圧制御発振器と、分周器とを有するＰＬＬ回路であって、
前記位相比較器、チャージポンプ、フィルタ、電圧制御発振器、及び分周器は、前記位相比較器、チャージポンプ、フィルタ、電圧制御発振器、及び分周器間の複数の配線のうちの一の配線と他の一の配線とが前記多層構造の同一層に延在するように配置されていることを特徴とする半導体装置。
【請求項５】
前記位相比較器、前記チャージポンプ、前記フィルタ、前記電圧制御発振器、及び前記分周器は、前記複数の配線、前記位相比較回路への入力信号の配線と、前記電圧制御発振器からの出力信号の配線とが相互に交差しないように配置されていることを特徴とする請求項３又は請求項４記載のＰＬＬ回路。
【請求項６】
前記位相比較器、前記チャージポンプ、前記フィルタ、前記電圧制御発振器、及び前記分周器は、前記複数の配線、前記位相比較回路への入力信号の配線と、前記電圧制御発振器からの出力信号の配線とが前記多層構造の同一層に延在するように配置されていることを特徴とする請求項３又は請求項４記載のＰＬＬ回路。
【請求項７】
前記チャージポンプ及び前記電圧制御発振器間の第１の距離は、前記位相比較器、前記チャージポンプ、前記電圧制御発振器、及び前記分周器のうち相互に隣接する２つの間の第２の距離より長いことを特徴とする請求項３又は請求項４記載のＰＬＬ回路。
【請求項８】
前記フィルタでのコンデンサとして機能するトランジスタが、前記チャージポンプ及び前記電圧制御発振器間に設けられていることを特徴とする請求項７記載のＰＬＬ回路。
【請求項９】
前記フィルタでのコンデンサとして機能する複数のトランジスタが、前記電圧制御発振器の周辺に設けられていることを特徴とする請求項７記載のＰＬＬ回路。
【請求項１０】
前記位相比較器、前記チャージポンプ、前記フィルタ、前記電圧制御発振器、及び前記分周器のうちの一つに電力を供給するための電源用配線及び接地間のバイパスコンデンサが、前記フィルタの近傍に設けられていることを特徴とする請求項３又は請求項４記載のＰＬＬ回路。
【請求項１１】
前記バイパスコンデンサは、前記位相比較器、前記チャージポンプ、前記フィルタ、前記電圧制御発振器、及び前記分周器を繋ぐことにより仮想的に形成される閉じた領域の外側に設けられていることを特徴とする請求項１０記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路のような信号間の干渉、即ちクロストークに敏感な半導体装置に関する。
【背景技術】
【０００２】
図８は、従来の多層構造を有する半導体装置の構成を示す図である。ＰＬＬ回路等である従来の半導体装置２００は、シリコン基板２０１上に多層構造により形成された複数の機能ブロック（図示せず）からなり、前記複数の機能ブロック間には、図８に示されるように、デジタル信号を伝達するための金属配線２０２、及びアナログ信号を伝達するための金属配線２０３が延在している。
【０００３】
上記した複数の回路ブロックの配置の都合上、デジタル信号用の金属配線２０２とアナログ信号用の金属配線２０３とが交差しなければならないことがあり、当該交差を行なうべく、例えば、アナログ信号用の金属配線２０３は、図８に示されるように、多層構造の下層２１０においてシリコン基板２０１の表面、即ち、下層２１０に延在する配線部２０３ａ、積層構造の上層２２０において下層２１０での配線部２０３ａに並行に延在する配線部２０３ｂ、及び下層２１０での配線部２０３ａの端部及び上層２２０での配線部２０３ｂの端部を相互に接続するための”Ｌ字形状”の接続部２０３ｃからなる立体構造を有する。加えて、デジタル信号用の金属配線２０２からアナログ信号用の配線部２０３ａへのクロストークを回避すべく、下層２１０における、デジタル信号用の金属配線２０２及びアナログ信号用の配線部２０３ａ間に、シールド配線２０４が配設されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、下層２１０におけるデジタル信号用の金属配線２０２から上層２２０におけるアナログ信号用の配線部２０３ｂへのクロストークが生じるおそれがあることから、デジタル信号用の金属配線２０２及びアナログ信号用の配線部２０３ｂ間を遮蔽すべく、下層２１０においてシールド配線２０５を配設しなければならず、これにより、シリコン基板２０１を水平方向に長くしなければならない、即ち、シリコン基板２０１の面積を広くしなければならないという問題があった。
【課題を解決するための手段】
【０００５】
本発明に係る第１の半導体装置は、上記した課題を解決すべく、基板上に多層構造により構成される複数の回路を有する半導体装置であって、前記複数の回路は、前記多層構造の一の層における、前記複数の回路間の複数の配線のうちの一の配線と、前記多層構造の他の層における、前記複数の配線のうちの他の一の配線とが相互に交差しないように配置されている。
【０００６】
また、本発明に係る第２の半導体装置は、基板上に多層構造により構成される複数の回路を有する半導体装置であって、前記複数の回路は、前記複数の回路間の複数の配線のうちの一の配線と他の一の配線とが前記多層構造の同一層に延在するように配置されている。
【０００７】
本発明に係る第１及び第２の半導体装置によれば、前記複数の回路が、前記多層構造の一の層での前記一の配線と、前記多層構造の他の層での前記他の一の配線とが相互に交差しないように配置されていることから、また、前記複数の回路が、前記一の配線と前記他の一の配線とが前記多層構造の同一層に延在するように配置されていることから、前記両配線が交差したならば必要である、前記一の配線及び前記他の一の配線間のシールド配線を必要とせず、これにより、前記基板の面積を従来に比して縮小することが可能となる。
【０００８】
本発明に係る第１のＰＬＬ回路は、基板上に多層構造により構成される、位相比較器と、チャージポンプと、フィルタと、電圧制御発振器と、分周器とを有するＰＬＬ回路であって、前記位相比較器、チャージポンプ、フィルタ、電圧制御発振器、及び分周器は、前記多層構造の一の層における、前記位相比較器、前記チャージポンプ、前記フィルタ、前記電圧制御発振器、及び分周器間の複数の配線のうちの一の配線と、前記多層構造の他の層における、前記複数の配線のうちの他の一の配線とが相互に交差しないように配置されている。
【０００９】
本発明に係る第２のＰＬＬ回路は、基板上に多層構造により構成される、位相比較器と、チャージポンプと、フィルタと、電圧制御発振器と、分周器とを有するＰＬＬ回路であって、前記位相比較器、チャージポンプ、フィルタ、電圧制御発振器、及び分周器は、前記位相比較器、チャージポンプ、フィルタ、電圧制御発振器、及び分周器間の複数の配線のうちの一の配線と他の一の配線とが前記多層構造の同一層に延在するように配置されている。
【００１０】
本発明に係る第１及び第２のＰＬＬ回路によれば、前記位相比較器、チャージポンプ、フィルタ、電圧制御発振器、及び分周器が、前記一の配線と前記他の一の配線とが相互に交差しないように、又は、前記一の配線と前記他の一の配線とが前記多層構造の同一層に延在するように配置されていることから、前記両配線が交差したならば必要である、前記一の配線及び前記他の一の配線間のシールド配線を必要とせず、これにより、前記基板の面積を従来に比較して縮小することができる。
【００１１】
上記した本発明に係るＰＬＬ回路では、前記位相比較器、前記チャージポンプ、前記フィルタ、前記電圧制御発振器、及び前記分周器は、前記複数の配線、前記位相比較回路への入力信号の配線と、前記電圧制御発振器からの出力信号の配線とが相互に交差しないように配置されていることが望ましい。
【００１２】
上記した本発明に係るＰＬＬ回路では、前記位相比較器、前記チャージポンプ、前記フィルタ、前記電圧制御発振器、及び前記分周器は、前記複数の配線、前記位相比較回路への入力信号の配線と、前記電圧制御発振器からの出力信号の配線とが前記多層構造の同一層に延在するように配置されていることが望ましい。
【００１３】
上記した本発明に係るＰＬＬ回路では、前記チャージポンプ及び前記電圧制御発振器間の第１の距離は、前記位相比較器、前記チャージポンプ、前記電圧制御発振器、及び前記分周器のうち相互に隣接する２つの間の第２の距離より長いことが望ましい。
【００１４】
上記した本発明に係るＰＬＬ回路では、前記フィルタでのコンデンサとして機能するトランジスタが、前記チャージポンプ及び前記電圧制御発振器間に設けられていることが望ましい。
【００１５】
上記した本発明に係るＰＬＬ回路では、前記フィルタでのコンデンサとして機能する複数のトランジスタが、前記電圧制御発振器の周辺に設けられていることが望ましい。
【００１６】
上記した本発明に係るＰＬＬ回路では、前記位相比較器、前記チャージポンプ、前記フィルタ、前記電圧制御発振器、及び前記分周器のうちの一つに電力を供給するための電源用配線及び接地間のバイパスコンデンサが、前記フィルタの近傍に設けられていることが望ましい。
【００１７】
上記した本発明に係るＰＬＬ回路では、前記バイパスコンデンサは、前記位相比較器、前記チャージポンプ、前記フィルタ、前記電圧制御発振器、及び前記分周器を繋ぐことにより仮想的に形成される閉じた領域の外側に設けられていることが望ましい。
【発明を実施するための最良の形態】
【００１８】
本発明に係る半導体装置の実施の形態について図面を参照して説明する。実施例１〜実施例３のＰＬＬ回路は、例えば、携帯電話用ＡＳＩＣ、ＬＣＤパネル用ＡＳＩＣや時計用低パワーマイコン用のＩＣ及びＬＳＩ等に搭載される半導体装置であり、半導体基板上に積層構造により構成されている。
【実施例１】
【００１９】
図１は、実施例１のＰＬＬ回路の構成を示す回路図である。実施例１のＰＬＬ回路１は、基準周波数である入力信号Ｓ１を基に当該入力信号Ｓ１の逓倍である出力信号Ｓ２を出力すべく、従来知られたように、入力部１０と、位相比較器２０と、チャージポンプ３０と、フィルタ４０と、電圧制御発振器５０と、分周器６０と、出力部７０とを有する。入力部１０〜出力部７０は、上述したように、半導体基板上に積層構造により形成されている。以下、説明の及び理解の容易にすべく、入力部１０〜出力部７０を「機能ブロック」と総称する。
【００２０】
入力部１０は、例えば、外部の水晶発振器（図示せず）から、当該水晶発振器の振動により生起される、周波数が安定した入力信号Ｓ１を受け、当該入力信号Ｓ１は、位相比較器２０に入力される。
【００２１】
位相比較器２０は、入力部１０に入力された入力信号Ｓ１と分周器６０から出力される信号Ｓ７との間の位相差を検出し、当該位相差を示す信号Ｓ３（以下、「位相差信号Ｓ３」という。）をチャージポンプ３０に出力する。
【００２２】
チャージポンプ３０は、位相比較器２０から出力される位相差信号Ｓ３に相当する電流を生成し、当該電流Ｓ４をフィルタ４０に出力する。
【００２３】
フィルタ４０は、ローパスフィルタ即ち積分回路からなり、チャージポンプ３０から供給される電流Ｓ４の大きさに対応する電圧Ｓ５を平滑的に電圧制御発振器５０に出力する。
【００２４】
電圧制御発振器５０は、いわゆるＶＣＯ（Voltage Controlled Oscillator）からなり、フィルタ４０から出力される電圧Ｓ５により規定される周波数を有する発振信号Ｓ６を生成し、当該発振信号Ｓ６を分周器６０に出力すると共に、当該発振信号Ｓ６と同一な発振信号Ｓ２を出力部７０に出力する。
【００２５】
分周器６０は、電圧制御発振器５０から出力される発振信号Ｓ６をＮ分周（Ｎは、任意の正数）することにより得られる分周信号Ｓ７を位相比較器２０に出力する。
【００２６】
出力部７０は、電圧制御発振器５０から出力される発振信号Ｓ２を外部の回路、例えば、携帯電話用ＡＳＩＣ、ＬＣＤパネル用ＡＳＩＣや時計用低パワーマイコン用の周波数変換回路（図示せず）に出力する。
【００２７】
図２は、実施例１のＰＬＬ回路の配線を模式的に示す図である。積層構造を有する実施例１のＰＬＬ回路１では、前記複数の機能ブロック１０〜７０は、図１に図示の信号Ｓ１〜Ｓ７のうちのいずれかを伝達するための金属配線３と、信号Ｓ１〜Ｓ７のうちの他のいずれかを伝達するための金属配線４とが、図２に示されるように、シリコン基板２の表面上において、即ち、同一の層において相互に並行に延在するように、換言すれば、異なる層間で交差しないように配置されている。また、前記両金属配線３、４間における信号の干渉を防止すべく、前記両金属配線３、４間には、シールド配線５が設けられている。
【００２８】
図３は、実施例１のＰＬＬ回路内の機能ブロックの配置を示す図である。実施例１のＰＬＬ回路１は、図３に示されるように、機能ブロックである位相比較器２０〜分周器６０がシリコン基板２上において、図１に図示された信号Ｓ３〜Ｓ７の流れに沿う順序で配置されており、加えて、信号Ｓ１の配線及び信号Ｓ２の配線が交差しないように、即ち、両信号Ｓ１、Ｓ２の配線が同一層に延在するように、入力部１０及び出力部７０が配置されている。全体の配置を換言すれば、入力部１０〜出力部７０は、信号Ｓ１〜Ｓ７の配線に相当する、図２に図示の金属配線３、４が交差することなく配置されている。
【００２９】
加えて、入力部１０〜出力部７０に電力を供給するための電源用配線９０及び接地電位間に接続すべき、従来知られた機能を有するバイパスコンデンサ１００が、フィルタ４０に近接して配置されている。より正確には、バイパスコンデンサ１００は、フィルタ４０の外側に、即ち、位相比較器２０〜分周器６０をこの順序で繋ぐことにより仮想的に形成される閉じた領域の外側に配置されている。
【００３０】
上述したように、実施例１のＰＬＬ回路１では、位相比較器２０〜分周器６０が、機能ブロック２０〜６０間の配線である信号Ｓ３〜Ｓ７の配線が相互に交差しないように、即ち、同一層に延在可能なように配置されていることから、信号Ｓ３〜Ｓ７の配線が相互に交差するならば必要となる、信号間の干渉を回避するためのシールド配線を施すことを要しないことから、従来と異なり、図２及び図３に図示のシリコン基板２の幅、即ち、シリコン基板２の面積を低減することが可能になる。
【００３１】
加えて、入力部１０及び出力部７０が、機能ブロック間の配線ではない信号Ｓ１の配線と信号Ｓ２の配線とが相互に交差しないように、即ち、同一層に延在可能なように配置されていることから、両信号Ｓ１、Ｓ２の配線が交差するならば必要であるシールド配線を設ける必要がなく、この結果、図２及び図３に図示のシリコン基板２の面積をより低減することが可能になる。
【００３２】
また、信号Ｓ１〜Ｓ７の配線同士が交差しないことにより、信号Ｓ１〜Ｓ７の配線が、従来に比して短くなり、これにより、配線抵抗を低減することができ、この結果、信号間のクロストークを低減することができると共に、消費電流も低減することができる。
【００３３】
さらに、バイパスコンデンサ１００が、フィルタ４０の近傍に設けられていることから、バイパスコンデンサ１００及びフィルタ４０中のコンデンサ間の結線を変更することにより、フィルタ４０の機能及びバイパスコンデンサ１００の機能の改変を容易に行なうことができる。
【００３４】
上述したような、バイパスコンデンサ１００を、位相比較器２０〜分周器６０を繋ぐことにより仮想的に形成される閉領域の外側に配置することに代えて、前記閉領域の内側に配置することによっても、上述した機能の改変を容易に行なうことができる。
【実施例２】
【００３５】
実施例２のＰＬＬ回路は、実施例１のＰＬＬ回路と同様に、機能ブロックである入力部１０〜出力部７０を有し、また、当該機能ブロックは、相互に信号Ｓ１〜Ｓ７用の配線により接続されている。
【００３６】
図４は、実施例２のＰＬＬ回路の構成を模式的に示す図である。より詳しくは、図４は、実施例２のＰＬＬ回路１のうち、チャージポンプ３０、フィルタ４０、及び電圧制御発振器５０が、シリコン基板２上に積層構造に構成されていることを示す。実施例２のＰＬＬ回路１では、実施例１のフィルタ４０と同様にローパスフィルタであるフィルタ４０は、図４に示されるように、直列接続された抵抗１１０及びトランジスタ１２０から構成されている。
【００３７】
トランジスタ１２０は、従来知られたＦＥＴ（Field Effect Transistor)である。抵抗１１０の一端は、信号Ｓ４の配線及び信号Ｓ５の配線に接続されており、抵抗１１０の他端は、トランジスタ１２０のゲート電極１２０ａに接続されており、トランジスタ１２０のドレイン電極１２０ｂ及びソース電極１２０ｃは、接地電位に接続されている。トランジスタ１２０の前記接続によりトランジスタ１２０自身は、コンデンサとして機能し、抵抗１１０と協働してローバスフィルタとして機能する。
【００３８】
図５は、実施例２のＰＬＬ回路内の機能ブロックの配置を示す図である。実施例２のＰＬＬ回路１では、図５に示されるように、実施例１と同様に、入力部１０〜出力部７０が、図１のブロック図に図示の信号Ｓ３〜Ｓ７の流れに沿って、しかも、信号Ｓ１〜Ｓ７の配線が相互に交差しないように配置されており、また、バイパスコンデンサ１００が、フィルタ４０の外側に配置されている。実施例２のＰＬＬ回路１では、更に、チャージポンプ３０及び電圧制御発振器５０間に、フィルタ４０の一部、より正確には、フィルタ４０を構成する図４に図示のトランジスタ１２０が設けられており、これにより、チャージポンプ３０及び電圧制御発振器５０の相互間の距離が、それ以外の相互間の距離、例えば、チャージポンプ３０及びフィルタ４０の相互間の距離、及び位相比較器２０及び分周器６０の相互間の距離のような距離に比して長くなっている。
【００３９】
上述したように、実施例２のＰＬＬ回路１は、実施例１と同様に、入力部１０〜出力部７０が、信号Ｓ１〜Ｓ７の配線が相互に交差しないように配置されていることに加えて、チャージポンプ３０及び電圧制御発振器５０間の距離が、上記したようなその他の機能ブロック同士間の距離に比較して長いことから、信号の干渉に敏感なチャージポンプ３０及び電圧制御発振器５０間での信号の干渉の発生を抑制することが可能になる。
【００４０】
また、実施例２のＰＬＬ回路１は、チャージポンプ３０及び電圧制御発振器５０間に、フィルタ４０のコンデンサとして機能するトランジスタ１２０が配置されていることから、チャージポンプ３０及び電圧制御発振器５０の空き領域を有効に活用することができる。
【実施例３】
【００４１】
実施例３のＰＬＬ回路は、実施例１及び実施例２のＰＬＬ回路と同様に、入力部１０〜出力部７０を有し、また、入力部１０〜出力部７０は、実施例１及び実施例２と同様に、信号Ｓ１〜Ｓ７の配線により相互に接続されている。
【００４２】
図６は、実施例３のＰＬＬ回路の構成を模式的に示す図である。詳細には、図６は、図４と同様に、実施例３のＰＬＬ回路１のうち、チャージポンプ３０、フィルタ４０、及び電圧制御発振器５０が、シリコン基板２上に多層構造に構成されていることを示す。実施例３のＰＬＬ回路１では、実施例３のフィルタ４０は、実施例２のフィルタ４０と異なり、抵抗１１０、及び、抵抗１１０に直列接続され、相互に並列接続された３つのトランジスタ１３０、１４０、１５０から構成されている。
【００４３】
トランジスタ１３０、１４０、１５０は、相互に協働して機能することにより、実質的に実施例２のトランジスタ１２０の機能であるコンデンサと同様に機能し、これにより、抵抗１１０、トランジスタ１３０、１４０、１５０は、フィルタ４０全体として、ローバスフィルタとしての役割を果たす。
【００４４】
図７は、実施例３のＰＬＬ回路内の機能ブロックの配置を示す図である。実施例３のＰＬＬ回路１では、図７に示されるように、実施例１及び実施例２と同様に、入力部１０〜出力部７０が、図１に図示の信号Ｓ３〜Ｓ７の流れに沿い、かつ、信号Ｓ１〜Ｓ７の配線が相互に交差しないように配置されており、また、バイパスコンデンサ１００が、フィルタ４０の外側に配置されている。
【００４５】
加えて、電圧制御発振器５０の一辺５０ａの近傍に、即ち、チャージポンプ３０及び電圧制御発振器５０間に、図６に図示のトランジスタ１３０が配置されており、また、電圧制御発振器５０の他の一辺５０ｂの近傍に、図６に図示のトランジスタ１４０が配置されており、さらに、電圧制御発振器５０の更に他の一辺５０ｃの近傍に、図６に図示のトランジスタ１５０が配置されている。換言すれば、電圧制御発振器５０の周辺に電圧制御発振器５０を取り囲むようにトランジスタ１３０、１４０、１５０が配置されている。
【００４６】
上述したように、実施例３のＰＬＬ回路１は、実施例１及び実施例２と同様に、入力部１０〜出力部７０が、信号Ｓ１〜Ｓ７が相互に交差しないように配置されており、加えて、電圧制御発振器５０の周辺に、フィルタ４０を構成するトランジスタ１３０、１４０、１５０が配置されていることから、信号の干渉を与え易くまた信号の干渉を受け易い電圧制御発振器５０を他の機能ブロックから効果的に隔離することができ、これにより、電圧制御発振器５０及び他の機能ブロック間での信号の干渉を従来に比して低減することができる。
【図面の簡単な説明】
【００４７】
【図１】実施例１のＰＬＬ回路の構成を示す回路図。
【図２】実施例１のＰＬＬ回路の配線を模式的に示す図。
【図３】実施例１のＰＬＬ回路内の機能ブロックの配置を示す図。
【図４】実施例２のＰＬＬ回路の構成を模式的に示す図。
【図５】実施例２のＰＬＬ回路内の機能ブロックの配置を示す図。
【図６】実施例３のＰＬＬ回路の構成を模式的に示す図。
【図７】実施例３のＰＬＬ回路内の機能ブロックの配置を示す図。
【図８】従来の半導体装置の構成を示す図。
【符号の説明】
【００４８】
１  ＰＬＬ回路    １０  入力部    ２０  位相比較器    ３０  チャージポンプ    ４０  フィルタ    ５０  電圧制御発振器    ６０  分周器    ７０  出力部
【図１】
2005150152.tif 000003
【図２】
2005150152.tif 000004
【図３】
2005150152.tif 000005
【図４】
2005150152.tif 000006
【図５】
2005150152.tif 000007
【図６】
2005150152.tif 000008
【図７】
2005150152.tif 000009
【図８】
2005150152.tif 000010