(57)【要約】【課題】ソース領域の半導体基板上の面積を小さくできる半導体装置を提供する。【解決手段】半導体基板にトレンチを形成し、蓄積電極を有するキャパシタを前記トレンチの下部に形成する。トレンチの側面にカラー酸化膜を形成し、トレンチの上部でカラー酸化膜の側面に蓄積電極に導通するストレージノードを形成する。半導体基板の表面に設けられトレンチに接するソース領域を有する選択トランジスタを形成する。ソース領域の側方にスペーサーを形成する。スペーサー、ソース領域とストレージノードの上にＳＳコンタクトを形成する。【選択図】図１
2005150159.tif 000002
【特許請求の範囲】
【請求項１】
トレンチを有する半導体基板と、
前記トレンチの下部に配置され、蓄積電極を有するキャパシタと、
前記キャパシタの上で前記トレンチの側面に配置されるカラー酸化膜と、
前記トレンチの上部で前記カラー酸化膜の側面に配置され、前記蓄積電極に導通するストレージノードと、
前記半導体基板の表面に設けられ前記トレンチに接するソース領域を有する選択トランジスタと、
前記ソース領域の側面を覆うスペーサーと、
前記スペーサー、前記ソース領域と前記ストレージノードの上に配置されたサーフェスストラップコンタクトを有することを特徴とする半導体装置。
【請求項２】
前記スペーサーは、前記カラー酸化膜の上に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スペーサーは、前記ストレージノードの上に配置されることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記キャパシタが、
前記トレンチの表面を含む前記半導体基板に配置されたプレート電極と、
前記トレンチの側面で前記プレート電極と前記蓄積電極の間に配置されたキャパシタ誘電膜をさらに有し、
前記キャパシタ誘電膜は、前記スペーサーと前記ソース領域の間に配置されることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
半導体基板にトレンチを形成することと、
蓄積電極を有するキャパシタを前記トレンチの下部に形成することと、
前記トレンチの側面に、カラー酸化膜を形成することと、
前記トレンチの上部で、前記カラー酸化膜の側面に、前記蓄積電極に導通するストレージノードを形成することと、
前記半導体基板の表面に設けられ前記トレンチに接するソース領域を有する選択トランジスタを形成することと、
前記ソース領域の側方にスペーサーを形成することと、
前記スペーサー、前記ソース領域と前記ストレージノードの上にサーフェスストラップコンタクトを形成することを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板のトレンチにキャパシタを有する半導体装置に関する。特に、ストレージノードと選択トランジスタのソース領域を導通させるサーフェスストラップ（ＳＳ）コンタクトに関する。
【背景技術】
【０００２】
半導体装置には、半導体基板のトレンチにキャパシタを有する半導体装置がある。キャパシタは選択トランジスタに接続され、選択トランジスタをオンオフすることによりキャパシタに蓄積される電荷の電荷量が制御できる。このために、より具体的には、選択トランジスタのソース領域と、キャパシタに接続するストレージノードは、サーフェイスストラップコンタクトによって、電気的に接続されている。ＳＳコンタクトは、トレンチの内部ではなく、半導体基板の表面に設けられている（例えば、特許文献１参照。）。
【特許文献１】特開２０００−２９４７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置は、記憶容量の増加が望まれている。記憶容量の増加のためには、選択トランジスタの集積密度を高める必要がある。集積密度を高めるためには、選択トランジスタを小さくするだけでなく、選択トランジスタの間隔を狭くする必要がある。このことで、選択トランジスタのゲート電極からストレージノードまでの距離が短くなり、選択トランジスタの閾値が低下したり、パンチスルーが生じることが懸念される。また、ソース領域の半導体基板上の面積は小さくなる一方で、ＳＳコンタクトとソース領域との接触面積は小さくできない。ＳＳコンタクトとソース領域のコンタクト抵抗が上昇し、半導体装置の動作速度が低下するからである。
【０００４】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、ソース領域の半導体基板上の面積を小さくできる半導体装置を提供することにある。
【０００５】
また、本発明の目的は、ソース領域の半導体基板上の面積を小さくできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記問題点を解決するための本発明の特徴は、トレンチを有する半導体基板と、トレンチの下部に配置され蓄積電極を有するキャパシタと、キャパシタの上でトレンチの側面に配置されるカラー酸化膜と、トレンチの上部でカラー酸化膜の側面に配置され蓄積電極に導通するストレージノードと、半導体基板の表面に設けられトレンチに接するソース領域を有する選択トランジスタと、ソース領域の側面を覆うスペーサーと、スペーサー、ソース領域とストレージノードの上に配置されたＳＳコンタクトを有する半導体装置にある。
【０００７】
また、本発明の特徴は、半導体基板にトレンチを形成することと、蓄積電極を有するキャパシタをトレンチの下部に形成することと、トレンチの側面にカラー酸化膜を形成することと、トレンチの上部でカラー酸化膜の側面に蓄積電極に導通するストレージノードを形成することと、半導体基板の表面に設けられトレンチに接するソース領域を有する選択トランジスタを形成することと、ソース領域の側方にスペーサーを形成することと、スペーサー、ソース領域とストレージノードの上にＳＳコンタクトを形成することを有する半導体装置の製造方法にある。
【発明の効果】
【０００８】
以上説明したように、本発明によれば、ソース領域の半導体基板上の面積を小さくできる半導体装置を提供できる。
【０００９】
また、本発明によれば、ソース領域の半導体基板上の面積を小さくできる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【実施例１】
【００１１】
本発明の実施例１に係る半導体装置は、図１と図２に示すように、半導体基板１、キャパシタ９、カラー酸化膜１０、ストレージノード１１、選択トランジスタ１５乃至２３、ＳＳコンタクト３０、スペーサー１２、シャロウトレンチアイソレーション（ＳＴＩ）１３、ゲート配線２５乃至２８、バリア窒化膜２４、引き出し電極３１、コンタクトプラグ３４と層間絶縁膜３２、３３を有している。
【００１２】
半導体基板１は、ｐウェル１４とトレンチを有する。ｐウェル１４は、半導体基板１の表面（Ａ面）を含む上部に設けられる。半導体基板１としては、ｐ型シリコン(Si)基板を用いることができる。
【００１３】
キャパシタ２８は、ウェル１４の下方でトレンチの下部に配置されている。キャパシタ９は、蓄積電極８、プレート電極６とキャパシタ誘電膜７を有する。蓄積電極８は、トレンチの下部に配置されている。蓄積電極８としては、ｎ型ポリシリコンを用いることができる。プレート電極６は、トレンチの表面を含む半導体基板１に配置されている。プレート電極６は、ｎ型シリコンである。キャパシタ誘電膜７は、トレンチの側面でプレート電極６と蓄積電極８の間に配置されている。キャパシタ誘電膜７としては、窒化シリコン膜やＰＺＴ膜等の誘電体膜を用いることができる。
【００１４】
カラー酸化膜１０は、キャパシタ９の上でトレンチの側面に配置されている。カラー酸化膜１０の上面はストレージノード１１の上面より高い。カラー酸化膜１０は、ｐウェル１４とソース領域１５の側面に配置されている。カラー酸化膜１０としては、酸化シリコン膜を用いることができる。
【００１５】
ストレージノード１１は、トレンチの上部でカラー酸化膜１０の表面に配置されている。ストレージノード１１は、蓄積電極８に導通する。ストレージノード１１の上面（Ｃ面）の高さは、ソース領域１５の底面（Ｄ面）の高さに対して厳密に制御する必要がない。すなわち、ソース領域１５の底面（Ｄ面）の高さは、ストレージノード１１の上面（Ｃ面）の高さに影響されることがない。ストレージノード１１としては、ｎ型ポリシリコン膜を用いることができる。
【００１６】
選択トランジスタ１５乃至２３は、ソース領域１５、ドレイン領域１６、ライトドープトドレイン（ＬＤＤ）領域１７、１８、ゲート絶縁膜１９、下層ゲート電極２０、上層ゲート電極２１、窒化シリコン膜２２とサイドウォール２３を有している。ソース領域１５は、半導体基板１の表面に設けられトレンチに接する。ソース領域１５の側面は、カラー酸化膜１０に接する。ドレイン領域１６は半導体基板１の表面に設けられている。ドレイン領域１６はトレンチ４、５とソース領域１５から離れている。ソース領域１５、ドレイン領域１６とＬＤＤ領域１７、１８は、ｎ型シリコンである。ゲート絶縁膜１９としては、酸化シリコン膜を用いることができる。下層ゲート電極２１としては、ｎ型ポリシリコン膜を用いることができる。上層ゲート電極としては、シリサイド膜を用いることができる。サイドウォール２３としては窒化シリコン膜を用いることができる。
【００１７】
スペーサー１２は、ソース領域１５の側面を覆う。スペーサー１２は、カラー酸化膜１０の上に配置されている。スペーサー１２は、ストレージノード１１の上に配置されている。スペーサー１２の上部の高さは、ソース領域１５の下面の高さより高い。スペーサー１２には、窒化シリコン膜を用いることができる。
【００１８】
ＳＳコンタクト３０はサーフェスストラップ（ＳＳ）コンタクトになる。ＳＳコンタクト３０は、スペーサー１２、ソース領域１５とストレージノード１１の上に配置されている。ＳＳコンタクト３０は、ソース領域１５とストレージノード１１を導通させる。ＳＳコンタクト３０には、ｎ型ポリシリコン膜を用いることができる。
【００１９】
ゲート配線２５乃至２８は、下層ゲート配線２５、上層ゲート配線２６、窒化シリコン膜２７とサイドウォール２８を有する。下層ゲート配線２５にはｎ型ポリシリコン膜を用いることができる。上層ゲート配線２６にはシリサイド膜を用いることができる。サイドウォール２８には窒化シリコン膜を用いることができる。
【００２０】
シャロウトレンチアイソレーション（ＳＴＩ）１３は、半導体基板１に埋め込まれている。ＳＴＩ１３は、カラー酸化膜１０、ストレージノード１１、スペーサー１２の上に配置されている。ＳＴＩ１３は、ストレージノード１１の側面に配置されている。ＳＴＩ１３の上面（Ｂ面）の高さは半導体基板１の上面（Ａ面）の高さにほぼ等しい。ＳＴＩ１３には、酸化シリコン膜を用いることができる。
【００２１】
バリア窒化膜２４は、サイドウォール２３、２８とＳＴＩ１３の上に配置されている。バリア窒化膜２４には窒化シリコン膜を用いることができる。
【００２２】
層間絶縁膜２９は、バリア窒化膜２４の上に設けられている。層間絶縁膜２９には、ＢＰＳＧ膜を用いることができる。
【００２３】
引き出し電極３１は、ドレイン領域１６の上に設けられている。引き出し電極３１には、ｎ型ポリシリコン膜を用いることができる。
【００２４】
層間絶縁膜３２、３３には、ＢＰＳＧ膜３２とＮＳＧ膜３３の積層膜を用いることができる。ＢＰＳＧ膜３２は、ＳＳコンタクト３０、窒化シリコン膜２２、２４とバリア窒化膜２４の上に設けられる。ＮＳＧ膜３３は、ＢＰＳＧ膜３２の上に設けられる。
【００２５】
コンタクトプラグ３４は、引き出し電極３１の上に設けられる。コンタクトプラグ３４としては、銅（Ｃｕ）プラグやタングステン（Ｗ）プラグを用いることができる。
【００２６】
スペーサー１２は、カラー酸化膜１０の上に配置されているので、ＳＴＩ１３のストレージノード１１の上の酸化膜（ＴＴＯ）をエッチングして、ソース領域１５とストレージノード１１を露出させる際に、カラー酸化膜１０がエッチングされることがない。カラー酸化膜１０はｐウェル１４とソース領域１５の側面に配置される。また、スペーサー１２は、ソース領域１５の側面を覆っており、スペーサー１２の上部の高さは、ソース領域１５の下面の高さより高い。これらのため、ｐウェル１４の側面はＳＳコンタクト３０に接することはない。ソース領域１５の側面はＳＳコンタクト３０に接しない。たとえ、ソース領域１５の側面がＳＳコンタクト３０に接しても、ソース領域１５の側面の上方の一部のみがＳＳコンタクト３０に接する。したがって、ＳＳコンタクト３０にドーピングされている砒素などの不純物が、ｐウェル領域１４のソース領域１５の下にまで拡散することがない。
【００２７】
このことにより、半導体装置の記憶容量の増加のために、選択トランジスタ１５乃至２３の集積密度を高め、選択トランジスタ１５乃至２３の間隔を狭くする。そして、選択トランジスタ１５乃至２３のゲート電極２０、２１からストレージノード１１までの距離が短くなる。このような場合であっても、選択トランジスタ１５乃至２３の閾値は低下せず、パンチスルーも生じない。ソース領域１５の半導体基板１上の面積を小さくできる半導体装置を提供できる。
【００２８】
半導体装置としては、半導体基板１のトレンチにキャパシタ９を有すればよく、DRAMやDRAM混載の集積回路等の半導体記憶装置が考えられる。
【００２９】
次に、本発明の実施例１に係る半導体装置の製造方法を説明する。
【００３０】
（ａ）まず、半導体基板１としてｐ型シリコン基板を用意する。半導体基板１の上に、膜厚２ｎｍのパッド酸化膜２（SiO2)を化学気相成長（ＣＶＤ）で堆積させる。パッド酸化膜２の上に、膜厚２２０ｎｍのパッド窒化膜（Si３N４)３をＣＶＤで堆積させる。フォトリソグラフィ法とドライエッチング法を用いて半導体基板１上にトレンチ４、５を形成する。
【００３１】
（ｂ）図３に示すように、トレンチ４、５の半導体基板１の表面からの深さ１．５μｍよりも深い領域にｎ型の不純物を拡散させる。なお、以下で深さとは、半導体基板１の表面からの深さのことである。拡散させたｎ型に不純物を活性化させることで、プレート電極６を形成する。
【００３２】
（ｃ）次に、トレンチ４、５の側面に、膜厚２〜３ｎｍのキャパシタ誘電膜７をＣＶＤ法で堆積させる。蓄積電極８となる砒素をドーピングしたポリシリコン膜をＣＶＤ法で堆積する。トレンチ４、５に蓄積電極８が埋め込まれる。蓄積電極８とキャパシタ誘電膜７を約１．０μｍの適当な深さまでエッチバックする。以上で、キャパシタ９が形成される。
【００３３】
（ｄ）図４に示すように、半導体基板１のトレンチ４、５の側面に、膜厚３０ｎｍのカラー酸化膜１０をＣＶＤ法で堆積する。図５に示すように、カラー酸化膜１０を異方性のドライエッチング法を用いてエッチングする。カラー酸化膜１０はトレンチ４、５の側面に残るが、パッド窒化膜３の側面からは除去される。これは、トレンチ４、５内において、パッド窒化膜３の側面は、半導体基板１の側面より、順テーパーになっているためである。
【００３４】
（ｅ）トレンチ４、５の内部に砒素をドーピングしたポリシリコン膜を堆積する。ストレージノード１１がトレンチ４、５に埋め込まれる。図６に示すように、１５０ｎｍ以下の適当な深さまでストレージノード１１をエッチバックする。
【００３５】
（ｆ）スペーサー１２となる窒化シリコン膜をＣＶＤ法で堆積する。窒化シリコン膜をエッチバックする。図７に示すように、スペーサー１２はソース領域１５の側方のカラー酸化膜１０の上とパッド窒化膜３の側面に残る。
【００３６】
（ｇ）図８に示すように、ＳＴＩとトレンチトップオキサイド（ＴＴＯ）１３とを形成し、選択トランジスタ１５乃至２３のアクティブエリアを設定する。図９に示すように、ｐウェル１４と選択トランジスタ１５乃至２３とゲート配線２５乃至２８を形成する。バリア窒化膜２４をＣＶＤ法で堆積する。バリア窒化膜２４の上に層間絶縁膜２９としてＢＰＳＧ膜をＣＶＤ法で堆積する。ＢＰＳＧ膜を窒化シリコン膜２２、２７の上面の高さまでＣＭＰ法で除去する。
【００３７】
（ｈ）図１０と図１１に示すように、ＳＳコンタクト３０と引き出し電極３１になるエリアのＢＰＳＧ膜２９、バリア窒化膜とＳＴＩ１３のＴＴＯをＲＩＥなどのドライエッチング技術を用いてエッチングする。ソース領域１５とスペーサー１２とストレージノード１１が露出する。スペーサー１２が保護膜となって、カラー酸化膜１０はエッチングされない。よって、ソース領域１５とｐウェル１４の側面が露出することはない。
【００３８】
（ｉ）ＳＳコンタクト３０と引き出し電極３１を堆積させる前に、ソース領域１５とストレージノード１１の表面に形成された自然酸化膜を、エッチャントに弗酸（HF）を用いて除去する。この除去の際も、カラー酸化膜１０はエッチングされることはない。砒素をドーピングしたポリシリコン膜を堆積し、ＳＳコンタクト３０と引き出し電極３１を形成する。ＳＳコンタクト３０はソース領域１５とｐウェル１４の側面に接することはない。図１２に示すように、ＳＳコンタクト３０と引き出し電極３１をエッチバックして、ＳＳコンタクト３０と引き出し電極３１を分離する。
【００３９】
（ｊ）最後に、図１と図２に示すように、ＢＰＳＧ膜３２とＮＳＧ膜３３を堆積させる。引き出し電極３１の上にコンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ３４を形成する。コンタクトプラグ３４に接続するようにビット線が形成される。
【００４０】
ＳＳコンタクト３０はソース領域１５とｐウェル１４の側面に接しないので、ＳＳコンタクト３０の砒素などの不純物がｐウェル１４にまで拡散することがない。
【実施例２】
【００４１】
本発明の実施例２に係る半導体装置では、上面図は実施例１と同様に図１で表され、断面図は図１３で表される。実施例２の半導体装置が、実施例１の半導体装置と異なる点は、スペーサー１２まわりの構造である。
【００４２】
実施例１と２で、スペーサー１２はカラー酸化膜１０の上に配置されているが、実施例２ではカラー酸化膜１０の上端面が半導体基板１の表面（Ａ面）に平行である点が異なっている。
【００４３】
実施例１と２で、スペーサー１２はソース領域１５の側方に配置されているが、実施例２ではソース領域１５の側面にスペーサー１２の側面が面接触している点が異なっている。
【００４４】
実施例１では、スペーサー１２の膜厚は、カラー酸化膜１０の保護膜としてエッチング耐性が得られる程度の厚さであることが求められる。一方、実施例２では、スペーサー１２の膜厚は、カラー酸化膜１０を覆うためにカラー酸化膜１０の膜厚以上の膜厚が求められる。なお、実施例２で、スペーサー１２の膜厚がカラー酸化膜１０の膜厚より薄い場合は、カラー酸化膜の一部で膜厚が薄くなる。しかし、ソース領域１５の側面がＳＳコンタクト３０に接することはない。
【００４５】
次に、実施例２に係る半導体装置の製造方法を説明する。実施例２に係る半導体装置の製造方法は、実施例１に係る半導体装置の製造方法の（ａ）乃至（ｃ）までは同様に実施することができる。
【００４６】
（ａ）図４に示すように、半導体基板１のトレンチ４、５の側面に、膜厚３０ｎｍのカラー酸化膜１０をＣＶＤ法で堆積する。図１４に示すように、カラー酸化膜１０を異方性のドライエッチング法を用いてエッチングする。カラー酸化膜１０はトレンチ４、５の側面とパッド窒化膜３の側面に残り、パッド窒化膜３の側面からも除去されない。これは、トレンチ４、５内において、パッド窒化膜３の側面も、半導体基板１の側面と同じテーパーになっているためである。
【００４７】
（ｂ）トレンチ４、５の内部に砒素をドーピングしたポリシリコン膜を堆積する。ストレージノード１１がトレンチ４、５に埋め込まれる。１５０ｎｍ以下の適当な深さまでストレージノード１１をエッチバックする。図１５に示すように、ストレージノード１１をマスクにカラー酸化膜１０をエッチングする。
【００４８】
（ｃ）スペーサー１２となる窒化シリコン膜をＣＶＤ法で堆積する。窒化シリコン膜の膜厚はカラー酸化膜１０の膜厚より厚くする。窒化シリコン膜をエッチバックする。図１６に示すように、スペーサー１２はソース領域１５の側面とカラー酸化膜１０の上面を覆う。ソース領域１５の側面とカラー酸化膜１０の上面は露出しない。
【００４９】
（ｄ）図１７に示すように、ＳＴＩとトレンチトップオキサイド（ＴＴＯ）１３とを形成し、選択トランジスタ１５乃至２３のアクティブエリアを設定する。図１８に示すように、ｐウェル１４と選択トランジスタ１５乃至２３とゲート配線２５乃至２８を形成する。バリア窒化膜２４をＣＶＤ法で堆積する。バリア窒化膜２４の上に層間絶縁膜２９としてＢＰＳＧ膜をＣＶＤ法で堆積する。ＢＰＳＧ膜を窒化シリコン膜２２、２７の上面の高さまでＣＭＰ法で除去する。
【００５０】
（ｅ）図１９と図２０に示すように、ＳＳコンタクト３０と引き出し電極３１になるエリアのＢＰＳＧ膜２９、バリア窒化膜２４とＳＴＩ１３のＴＴＯをＲＩＥなどのドライエッチング技術を用いてエッチングする。ソース領域１５とスペーサー１２とストレージノード１１が露出する。スペーサー１２はエッチングされないので、カラー酸化膜１０は露出せずエッチングされない。そして、ソース領域１５とｐウェル１４の側面は露出しない。
【００５１】
（ｆ）ＳＳコンタクト３０と引き出し電極３１を堆積させる前に、ソース領域１５とストレージノード１１の表面に形成された自然酸化膜を除去する。この除去の際も、カラー酸化膜１０はエッチングされることはない。砒素をドーピングしたポリシリコン膜を堆積し、ＳＳコンタクト３０と引き出し電極３１を形成する。ＳＳコンタクト３０はソース領域１５とｐウェル１４の側面に接することはない。図２１に示すように、ＳＳコンタクト３０と引き出し電極３１をエッチバックして、ＳＳコンタクト３０と引き出し電極３１を分離する。
【００５２】
（ｇ）最後に、図１と図１３に示すように、ＢＰＳＧ膜３２とＮＳＧ膜３３を堆積させる。引き出し電極３１の上にコンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ３４を形成する。コンタクトプラグ３４に接続するようにビット線が形成される。
【００５３】
ＳＳコンタクト３０はソース領域１５とｐウェル１４の側面に接しないので、ＳＳコンタクト３０の砒素などの不純物がｐウェル１４にまで拡散することがない。
【実施例３】
【００５４】
本発明の実施例３に係る半導体装置では、上面図は実施例１と同様に図１で表され、断面図は図２２で表される。実施例３の半導体装置が、実施例１の半導体装置と異なる点は、スペーサー１２とカラー酸化膜１０まわりとキャパシタ９の構造である。
【００５５】
実施例１と３では、キャパシタ９とカラー酸化膜１０が配置されているが、実施例３では、キャパシタ９におけるトレンチの幅が、カラー酸化膜１０におけるトレンチの幅より広い点が異なっている。このことにより、キャパシタ９の電極面積を大きくすることができ、キャパシタの電気容量を大きくすることができる。
【００５６】
実施例３では、誘電膜３９がスペーサー１２とソース領域１５の間に配置される点が実施例１と異なる。誘電膜３９がスペーサー１２とカラー酸化膜１０の間に配置される点が実施例１と異なる。このことにより、ソース領域１５の側面がＳＳコンタクト３０に接することはない。また、誘電膜３９がカラー酸化膜１０とストレージノード１１の間に配置される点が異なる。誘電膜３９とキャパシタ誘電膜７とは一体であり、界面が存在しない。
【００５７】
実施例３では、蓄積電極８とストレージノード１１が一体であり、界面が存在しない点が実施例１と異なる。このことにより、界面において生じる電気抵抗をなくせる。
【００５８】
次に、実施例３に係る半導体装置の製造方法を説明する。実施例３に係る半導体装置の製造方法は、実施例１に係る半導体装置の製造方法の（ａ）と（ｂ）までは同様に図３に示すように実施することができる。
【００５９】
（ａ）次に、トレンチ４、５の側面に、膜厚３０ｎｍのアモルファスシリコン膜３５をＣＶＤ法で堆積させる。アモルファスシリコン膜３５を被覆するように、アモルファスシリコン膜３５の表面に酸化シリコン膜３６を堆積させる。酸化シリコン膜３６を被覆するように、酸化シリコン膜３６の表面に窒化シリコン膜３７を堆積させる。
【００６０】
（ｂ）次に、レジストを塗布し、トレンチ４、５の下部にレジスト部３８を埋め込む。図２３に示すように、レジスト部３８を適当な深さ例えば約１μｍまでエッチバックする。図２４に示すように露出しているシリコン窒化膜３７膜を、レジスト部３８をマスクにし、酸化シリコン膜３６をストッパーにし、ウェットエッチングにより除去する。レジスト部３８を除去する。
【００６１】
（ｃ）次に、窒化シリコン膜３７をマスクに、アモルファスシリコン膜３５を熱酸化し、カラー酸化膜１０を形成する。カラー酸化膜膜１０の膜厚は３０ｎｍ程度である。次に、窒化シリコン膜３７を、酸化シリコン膜３６に対して選択的にウェットエッチングにより完全に除去する。酸化シリコン膜３６を、アモルファスシリコン膜３５に対して選択的にウェットエッチングにより除去する。図２５に示すように、ケミカルドライエッチング（ＣＤＥ）法等を用いて、カラー酸化膜１０をマスクに、アモルファスシリコン膜３５とプレート電極６を等方的にエッチングする。このことにより、トレンチ４、５の容積が増加し、キャパシタ誘電膜７の表面積を大きくすることができる。そして、キャパシタ９の容量を大きくすることができる。
【００６２】
（ｄ）図２６に示すように、カラー酸化膜１０を異方性のドライエッチング法を用いてエッチングする。カラー酸化膜１０はトレンチ４、５の側面に残るが、パッド窒化膜３の側面からは除去される。これは、トレンチ４、５内において、パッド窒化膜３の側面は、半導体基板１の側面より、順テーパーになっているためである。
【００６３】
（ｅ）トレンチ４、５の露出表面に、膜厚２ｎｍから３ｎｍのキャパシタ誘電膜７と誘電膜３９を堆積する。キャパシタ誘電膜７と誘電膜３９は、同時に堆積されるので、一体であり、境界に界面を持たない。砒素がドーピングされたアモルファスシリコン膜を堆積し、トレンチ４、５の内部に、蓄積電極８とストレージノード１１を埋め込む。蓄積電極８とストレージノード１１は、同時に埋め込まれるので、一体であり、境界に界面を持たない。このことにより、蓄積電極８とストレージノード１１の間の電気抵抗を低減することができる。図２７に示すように、ストレージノード１１を必要な深さまでエッチバックする。
【００６４】
（ｆ）スペーサー１２となる窒化シリコン膜をＣＶＤ法で堆積する。窒化シリコン膜をエッチバックする。図２８に示すように、スペーサー１２はソース領域１５の側方の誘電膜３９の上に残る。スペーサー１２はパッド窒化膜３の側方の誘電膜３９の表面に残る。
【００６５】
（ｇ）図２９に示すように、ＳＴＩとトレンチトップオキサイド（ＴＴＯ）１３とを形成し、選択トランジスタ１５乃至２３のアクティブエリアを設定する。図３０に示すように、ｐウェル１４と選択トランジスタ１５乃至２３とゲート配線２５乃至２８を形成する。バリア窒化膜２４をＣＶＤ法で堆積する。バリア窒化膜２４の上に層間絶縁膜２９としてＢＰＳＧ膜をＣＶＤ法で堆積する。ＢＰＳＧ膜を窒化シリコン膜２２、２７の上面の高さまでＣＭＰ法で除去する。
【００６６】
（ｈ）図３１と図３２に示すように、ＳＳコンタクト３０と引き出し電極３１になるエリアのＢＰＳＧ膜２９、バリア窒化膜とＳＴＩ１３のＴＴＯをＲＩＥなどのドライエッチング技術を用いてエッチングする。ソース領域１５とスペーサー１２とストレージノード１１が露出する。スペーサー１２と誘電膜３９が保護膜となって、カラー酸化膜１０はエッチングされない。よって、ソース領域１５とｐウェル１４の側面が露出することはない。
【００６７】
（ｉ）ＳＳコンタクト３０と引き出し電極３１を堆積させる前に、ソース領域１５とストレージノード１１の表面に形成された自然酸化膜を除去する。この除去の際も、カラー酸化膜１０はエッチングされることはない。砒素をドーピングしたポリシリコン膜を堆積し、ＳＳコンタクト３０と引き出し電極３１を形成する。ＳＳコンタクト３０はソース領域１５の側面とｐウェル１４の側面に接することはない。図３３に示すように、ＳＳコンタクト３０と引き出し電極３１をエッチバックして、ＳＳコンタクト３０と引き出し電極３１を分離する。
【００６８】
（ｊ）最後に、図１と図２２に示すように、ＢＰＳＧ膜３２とＮＳＧ膜３３を堆積させる。引き出し電極３１の上にコンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ３４を形成する。コンタクトプラグ３４に接続するようにビット線が形成される。ＳＳコンタクト３０はソース領域１５とｐウェル１４の側面に接しないので、ＳＳコンタクト３０の砒素などの不純物がｐウェル１４にまで拡散することがない。
【実施例４】
【００６９】
本発明の実施例４に係る半導体装置では、上面図は実施例１と同様に図１で表され、断面図は実施例３と同様に図２２で表される。すなわち、実施例４の半導体装置は、実施例３の半導体装置と構造が等しい。
【００７０】
次に、実施例４に係る半導体装置の製造方法を説明する。実施例４に係る半導体装置の製造方法は、実施例１に係る半導体装置の製造方法の（ａ）と同様に図３４に示すように実施することができる。
【００７１】
（ａ）次に、トレンチ４、５の側面に、膜厚３０ｎｍのアモルファスシリコン膜３５をＣＶＤ法で堆積させる。アモルファスシリコン膜３５を被覆するように、アモルファスシリコン膜３５の表面に酸化シリコン膜３６を堆積させる。酸化シリコン膜３６を被覆するように、酸化シリコン膜３６の表面に窒化シリコン膜３７を堆積させる。
【００７２】
（ｂ）次に、レジストを塗布し、トレンチ４、５の下部にレジスト部３８を埋め込む。図３５に示すように、レジスト部３８を適当な深さ例えば約１μｍまでエッチバックする。図３６に示すように露出しているシリコン窒化膜３７膜を、レジスト部３８をマスクにし、酸化シリコン膜３６をストッパーにし除去する。レジスト部３８を除去する。
【００７３】
（ｃ）次に、窒化シリコン膜３７をマスクに、アモルファスシリコン膜３５を熱酸化し、カラー酸化膜１０を形成する。次に、窒化シリコン膜３７を、酸化シリコン膜３６に対して選択的にウェットエッチングにより完全に除去する。酸化シリコン膜３６を、アモルファスシリコン膜３５に対して選択的にウェットエッチングにより除去する。ＣＤＥ法を用いて、カラー酸化膜１０をマスクに、アモルファスシリコン膜３５とプレート電極６を等方的にエッチングする。トレンチ４、５の容積が増加する。
【００７４】
（ｄ）図３７に示すように、トレンチ４、５の露出した半導体基板１の表面からｎ型の不純物を拡散させる。拡散させたｎ型に不純物を活性化させることで、プレート電極６を形成する。以降の実施例４の半導体装置の製造方法は、実施例３の半導体装置の製造方法の（ｄ）乃至（ｊ）と同様に実施することができる。実施例４の半導体装置の製造方法によってもＳＳコンタクト３０はソース領域１５とｐウェル１４の側面に接しないので、ＳＳコンタクト３０の砒素などの不純物がｐウェル１４にまで拡散することがない。
【実施例５】
【００７５】
本発明の実施例５に係る半導体装置では、上面図は実施例１と同様に図１で表され、断面図は図３８と図３９で表される。実施例５の半導体装置が、実施例１の半導体装置と異なる点は、スペーサー１２とスペーサー４３まわりの構造である。
【００７６】
実施例５では、スペーサー４３はカラー酸化膜１０の上に配置されているだけでなく、ＳＴＩ１３の上にも配置されている。スペーサー４３は、ソース領域１５とｐウェルの三方の側面を覆っている。スペーサー４３は、ソース領域１５を介して対向するように配置されている。また、スペーサー４３は、ドレイン領域１６とｐウェルの二方の側面を覆っている。スペーサー４３は、ドレイン領域１６を介して対向するように配置されている。
【００７７】
これらのことにより、ソース領域１５の側面とｐウェル１４の側面がＳＳコンタクト３０に接することはなく、ドレイン領域１６の側面とｐウェル１４の側面が引き出し電極３１に接することはない。
【００７８】
実施例５では、サイドウォール２３の側面にスペーサー４１と４２が配置されている点が実施例１と異なっている。また、実施例５では、サイドウォール２８の側面とＳＴＩ１３の側面にスペーサー４４と４５が配置されている点が実施例１と異なっている。
【００７９】
半導体装置の記憶容量の増加のためには、選択トランジスタ１５乃至２３の集積密度を高め、選択トランジスタ１５乃至２３の間隔を狭くする。このことで、選択トランジスタ１５乃至２３のゲート電極２０、２１からストレージノード１１までの距離が短くなり、ソース領域１５の半導体基板１上の面積は小さくなる。一方で、ＳＳコンタクト３０とソース領域１５との接触面積は小さくできない。そこで、ＳＳコンタクト３０とソース領域１５との接触部を選択トランジスタ１５乃至２３のゲート電極２０、２１に近づける。接触部とゲート電極２０、２１を近づけることにより、必要な接触面積を確保することができる。ＳＳコンタクト３０とソース領域１５のコンタクト抵抗は上昇することなく、半導体装置の動作速度を向上させることができる。また、接触部とゲート電極２０、２１を近づけても、ｐウェル１４のソース領域１５の下の領域の側面は、スペーサー４３に覆われているので、ＳＳコンタクト３０に直接ｐウェル１４のソース領域１５の下の領域の側面は接しない。したがって、ＳＳコンタクト３０にドーピングされている砒素などの不純物が、ｐウェル領域１４のソース領域１５の下にまで拡散することがない。このことにより、選択トランジスタ１５乃至２３の閾値は低下せず、パンチスルーも生じない。
【００８０】
次に、実施例５に係る半導体装置の製造方法を説明する。実施例５に係る半導体装置の製造方法は、実施例１の半導体装置の製造方法の（ａ）乃至（ｃ）と、引き続き、実施例２の半導体装置の製造方法の（ａ）と（ｂ）までは図４０に示すように同様に実施することができる。
【００８１】
（ａ）次に、図４１に示すように、ＳＴＩ１３とＴＴＯとを形成し、選択トランジスタ１５乃至２３のアクティブエリアを設定する。図４２と図４３に示すように、ｐウェル１４と選択トランジスタ１５乃至２３とゲート配線２５乃至２８を形成する。
【００８２】
（ｂ）図４４乃至図４６に示すように、ゲート配線２５乃至２８をマスクに、ストレージノード１１をストッパーとして、ＳＴＩ１３のＴＴＯをＲＩＥなどのドライエッチング技術を用いてエッチングする。ストレージノード１１が露出する。ソース領域１５とドレイン領域１６はエッチング前から露出している。エッチングでは、ストレージノード１１を確実に露出させるために、オーバーエッチングを行う。オーバーエッチングにより、ＳＴＩ１３とカラー酸化膜１０の上面（Ｅ面）の高さはストレージノード１１の上面（Ｃ面）の高さより低くなる。さらに、ＳＴＩ１３とカラー酸化膜１０の上面（Ｅ面）の高さはスソース領域１５の下面（Ｄ面）の高さより低くなる。そして、ソース領域１５とｐウェル１４の側面が露出する。
【００８３】
（ｃ）スペーサー４１乃至４５となる窒化シリコン膜を膜厚１０ｎｍ程度ＣＶＤ法で堆積する。窒化シリコン膜をエッチバックする。図４７乃至４９に示すように、スペーサー４３はソース領域１５の側面、ストレージノード１１の側面とドレイン領域１６の側面に残る。ソース領域１５の側面、ストレージノード１１の側面とドレイン領域１６の側面は露出しない。スペーサー４１と４２はサイドウォール２３の側面に残る。スペーサー４４と４５はサイドウォール２８の側面とＳＴＩ１３の側面に残る。
【００８４】
（ｄ）ＳＳコンタクト３０と引き出し電極３１を堆積させる前に、ソース領域１５とストレージノード１１の表面に形成された自然酸化膜を除去する。図５０に示すように、砒素をドーピングしたポリシリコン膜３０を堆積し、ＳＳコンタクト３０と引き出し電極３１を形成する。ＳＳコンタクト３０はソース領域１５とｐウェル１４の側面に接することはない。図５１に示すように、ＳＳコンタクト３０と引き出し電極３１を、フォトリソグラフィ法でレジスト膜のＳＳコンタクトのパタンを形成し、レジスト膜をマスクにＳＳコンタクト３０をエッチングする。ＳＳコンタクト３０と引き出し電極３１は分離形成される。
【００８５】
（ｇ）最後に、図１、図３８と図３９に示すように、バリア窒化膜２４とＢＰＳＧ膜３２を堆積させる。バリア窒化膜２４の膜厚は８ｎｍ程度にする。ＢＰＳＧ膜３２を平坦化し、ＮＳＧ膜３３をＴＥＯＳを用いたＣＶＤ法で堆積する。ＮＳＧ膜の膜厚は１５０ｎｍ程度にする。引き出し電極３１の上にコンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ３４を形成する。コンタクトプラグ３４に接続するようにビット線が形成される。
【００８６】
ＳＳコンタクト３０はソース領域１５の側面とｐウェル１４の側面に接しないので、ＳＳコンタクト３０の砒素などの不純物がｐウェル１４にまで拡散することがない。
【実施例６】
【００８７】
本発明の実施例６に係る半導体装置では、上面図は実施例１と同様に図１で表され、断面図は図５２と図５３で表される。実施例６の半導体装置が、実施例５の半導体装置と異なる点は、スペーサー４１乃至４５、特にスペーサー４３まわりの構造である。
【００８８】
実施例６では、スペーサー４１乃至４５、５１乃至５５が、酸化シリコン膜からなるスペーサー５１乃至５５と、窒化シリコン膜からなるスペーサー４１乃至４５を有する。スペーサー５３はソース領域１５の側面に配置され、スペーサー５３の表面にスペーサー４３が配置される。
【００８９】
これらのことにより、ソース領域１５の側面とｐウェル１４の側面がＳＳコンタクト３０に接することはなく、ドレイン領域１６の側面とｐウェル１４の側面が引き出し電極３１に接することはない。さらに、ソース領域１５の側面とｐウェル１４の側面を酸化シリコン膜からなるスペーサー５３が覆うので、ソース領域１５の側面とｐウェル１４の側面に窒化シリコン膜からなるスペーサー４３が接することはない。ドレイン領域１６の側面とｐウェル１４の側面を酸化シリコン膜からなるスペーサー５３が覆うので、ソース領域１５の側面とｐウェル１４の側面に窒化シリコン膜からなるスペーサー４３が接することはない。このことにより、スペーサー４３、５３とソース領域１５とｐウェル１４の界面で生じる界面準位を低減することができる。
【００９０】
また、実施例１や実施例５と同様に、ＳＳコンタクト３０にドーピングされている砒素などの不純物が、ｐウェル領域１４のソース領域１５の下にまで拡散することがない。このことにより、選択トランジスタ１５乃至２３の閾値は低下せず、パンチスルーも生じない。
【００９１】
次に、実施例６に係る半導体装置の製造方法を説明する。実施例６に係る半導体装置の製造方法は、実施例１の半導体装置の製造方法の（ａ）乃至（ｃ）と、引き続き、実施例２の半導体装置の製造方法の（ａ）と（ｂ）を同様に実施し、さらに、実施例５の半導体装置の製造方法の（ａ）と（ｂ）を同様に実施することができる。
【００９２】
（ａ）次に、酸化シリコン膜を膜厚１５ｎｍ程度ＴＥＯＳを用いたＣＶＤ法で堆積する。酸化シリコン膜をエッチバックし、スペーサー５１乃至５５が形成される。窒化シリコン膜を膜厚１０ｎｍ程度ＣＶＤ法で堆積する。窒化シリコン膜をエッチバックし、スペーサー４１乃至４５が形成される。なお、酸化シリコン膜と窒化シリコン膜を堆積した後に、酸化シリコン膜と窒化シリコン膜をエッチバックしてもよい。
【００９３】
図５４乃至５６に示すように、スペーサー５３はソース領域１５の側面、ストレージノード１１の側面とドレイン領域１６の側面に残る。ソース領域１５の側面、ストレージノード１１の側面とドレイン領域１６の側面は露出しない。スペーサー５１と５２はサイドウォール２３の側面に残る。スペーサー５４と５５はサイドウォール２８の側面とＳＴＩ１３の側面に残る。スペーサー４３はスペーサー５３の上に残る。スペーサー４３はソース領域１５の側面、ストレージノード１１の側面とドレイン領域１６の側面に接しない。スペーサー４１と４２はスペーサー５１と５２の側面に残る。スペーサー４４と４５はスペーサー５４と５５の側面に残る。
【００９４】
（ｂ）ＳＳコンタクト３０と引き出し電極３１を堆積させる前に、ソース領域１５とストレージノード１１の表面に形成された自然酸化膜を除去する。図５７に示すように、砒素をドーピングしたポリシリコン膜を堆積し、ＳＳコンタクト３０と引き出し電極３１を形成する。ＳＳコンタクト３０はソース領域１５とｐウェル１４の側面に接することはない。ＳＳコンタクト３０と引き出し電極３１を、フォトリソグラフィ法でレジスト膜のＳＳコンタクトのパタンを形成し、レジスト膜をマスクにＳＳコンタクト３０をエッチングする。ＳＳコンタクト３０と引き出し電極３１は分離する。
【００９５】
（ｃ）最後に、図１、図５２と図５３に示すように、バリア窒化膜２４とＢＰＳＧ膜３２を堆積させる。ＢＰＳＧ膜３２を平坦化し、ＮＳＧ膜３３をＴＥＯＳを用いたＣＶＤ法で堆積する。引き出し電極３１の上にコンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ３４を形成する。コンタクトプラグ３４に接続するようにビット線が形成される。
【００９６】
ＳＳコンタクト３０はソース領域１５の側面とｐウェル１４の側面に接しないので、ＳＳコンタクト３０の砒素などの不純物がｐウェル１４にまで拡散することがない。
【実施例７】
【００９７】
本発明の実施例７に係る半導体装置では、上面図は実施例１と同様に図１で表され、断面図は図５８と図５９で表される。実施例７の半導体装置が、実施例５の半導体装置と異なる点は、スペーサー４１乃至４５、特にスペーサー４３まわりの構造である。
【００９８】
実施例７では、スペーサー４２乃至４４がＳＳコンタクト３０の側面に接する。スペーサー４１が引き出し電極３１の側面に接する。なお、実施例７は、実施例５と同様に、ソース領域１５の側面とｐウェル１４の側面がＳＳコンタクト３０に接することはなく、ドレイン領域１６の側面とｐウェル１４の側面が引き出し電極３１に接することはない。ＳＳコンタクト３０と引き出し電極３１にドーピングされている砒素などの不純物が、ｐウェル領域１４のソース領域１５とドレイン領域１６の下にまで拡散することがない。このことにより、選択トランジスタ１５乃至２３の閾値は低下せず、パンチスルーも生じない。
【００９９】
次に、実施例７に係る半導体装置の製造方法を説明する。実施例７に係る半導体装置の製造方法は、実施例１の半導体装置の製造方法の（ａ）乃至（ｃ）と、引き続き、実施例２の半導体装置の製造方法の（ａ）と（ｂ）を同様に実施し、さらに、実施例５の半導体装置の製造方法の（ａ）を同様に実施することができる。
【０１００】
（ａ）次に、図６０と図６１に示すように、バリア窒化膜２４をＣＶＤ法で堆積する。バリア窒化膜２４の上に層間絶縁膜２９としてＢＰＳＧ膜をＣＶＤ法で堆積する。ＢＰＳＧ膜を窒化シリコン膜２２、２７上のバリア窒化膜２４の上面の高さまでＣＭＰ法で除去する。
【０１０１】
（ｂ）図６２に示すように、フォトリソグラフィ法でレジスト膜のＳＳコンタクト３０と引き出し電極３１のネガパタンを形成し、レジスト膜をマスクにバリア窒化膜２４をストッパーとして層間絶縁膜２９をエッチングする。
【０１０２】
（ｃ）図６３乃至図６５に示すように、ストレージノード１１をストッパーとしてＳＳコンタクト３０と引き出し電極３１になるエリアのバリア窒化膜２４とＳＴＩ１３のＴＴＯをＲＩＥなどのドライエッチング技術を用いてエッチングする。ストレージノード１１が露出する。ソース領域１５とドレイン領域１６はエッチング前から露出している。エッチングでは、オーバーエッチングにより、ＳＴＩ１３とカラー酸化膜１０の上面（Ｅ面）の高さはストレージノード１１の上面（Ｃ面）の高さより低くなる。さらに、ＳＴＩ１３とカラー酸化膜１０の上面（Ｅ面）の高さはソース領域１５の下面（Ｄ面）の高さより低くなる。そして、ソース領域１５とｐウェル１４の側面とストレージノード１１の側面が露出する。
【０１０３】
（ｄ）スペーサー４１乃至４４となる窒化シリコン膜を膜厚１０ｎｍ程度ＣＶＤ法で堆積する。窒化シリコン膜をＲＩＥ等の異方性エッチングによりエッチバックする。図６６乃至６８に示すように、スペーサー４３はソース領域１５の側面、ストレージノード１１の側面、ＳＴＩ１３の側面、層間絶縁膜２９の側面とドレイン領域１６の側面に残る。スペーサー４３は、カラー酸化膜１０とＳＴＩ１３の上に残る。ソース領域１５の側面、ストレージノード１１の側面とドレイン領域１６の側面は露出しない。スペーサー４１と４２はサイドウォール２３の側面に残る。スペーサー４４はサイドウォール２８の側面とＳＴＩ１３の側面に残る。
【０１０４】
（ｅ）ＳＳコンタクト３０と引き出し電極３１を堆積させる前に、ソース領域１５、ドレイン領域１６とストレージノード１１の表面に形成された自然酸化膜を除去する。図６９に示すように、砒素をドーピングしたポリシリコン膜を堆積し、ＣＭＰ法で平坦化し、エッチバックする。ＳＳコンタクト３０と引き出し電極３１の上面の高さは、窒化シリコン膜２２、２７の上面から下に５０ｎｍ程度である。ＳＳコンタクト３０と引き出し電極３１は分離される。ＳＳコンタクト３０はソース領域１５とｐウェル１４の側面に接することはない。
【０１０５】
（ｆ）最後に、図１、図５８と図５９に示すように、ＮＳＧ膜３２をＴＥＯＳを用いたＣＶＤ法で堆積する。引き出し電極３１の上にコンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ３４を形成する。コンタクトプラグ３４に接続するようにビット線が形成される。
【０１０６】
ＳＳコンタクト３０はソース領域１５の側面とｐウェル１４の側面に接しないので、ＳＳコンタクト３０の砒素などの不純物がｐウェル１４にまで拡散することがない。
【実施例８】
【０１０７】
本発明の実施例８に係る半導体装置では、上面図は実施例１と同様に図１で表され、断面図は図７０と図７１で表される。実施例８の半導体装置が、実施例７の半導体装置と異なる点は、スペーサー４１乃至４４、特にスペーサー４３まわりの構造である。
【０１０８】
実施例８では、スペーサー４１乃至４４、５１乃至５４が、酸化シリコン膜からなるスペーサー５１乃至５４と、窒化シリコン膜からなるスペーサー４１乃至４４を有する。スペーサー５３はソース領域１５の側面に配置され、スペーサー５３の表面にスペーサー４３が配置される。
【０１０９】
これらのことにより、ソース領域１５の側面とｐウェル１４の側面がＳＳコンタクト３０に接することはなく、ドレイン領域１６の側面とｐウェル１４の側面が引き出し電極３１に接することはない。さらに、ソース領域１５の側面とｐウェル１４の側面を酸化シリコン膜からなるスペーサー５３が覆うので、ソース領域１５の側面とｐウェル１４の側面に窒化シリコン膜からなるスペーサー４３が接することはない。ドレイン領域１６の側面とｐウェル１４の側面を酸化シリコン膜からなるスペーサー５３が覆うので、ソース領域１５の側面とｐウェル１４の側面に窒化シリコン膜からなるスペーサー４３が接することはない。このことにより、スペーサー４３、５３とソース領域１５とｐウェル１４の界面で生じる界面準位を低減することができる。
【０１１０】
また、実施例１や実施例５と同様に、ＳＳコンタクト３０にドーピングされている砒素などの不純物が、ｐウェル領域１４のソース領域１５の下にまで拡散することがない。このことにより、選択トランジスタ１５乃至２３の閾値は低下せず、パンチスルーも生じない。
【０１１１】
次に、実施例８に係る半導体装置の製造方法を説明する。実施例８に係る半導体装置の製造方法は、実施例１の半導体装置の製造方法の（ａ）乃至（ｃ）と、引き続き、実施例２の半導体装置の製造方法の（ａ）と（ｂ）を同様に実施し、さらに、実施例５の半導体装置の製造方法の（ａ）を同様に実施し、実施例７の半導体装置の製造方法の（ａ）乃至（ｃ）を同様に実施することができる。
【０１１２】
（ａ）次に、酸化シリコン膜を膜厚１５ｎｍ程度ＴＥＯＳを用いたＣＶＤ法で堆積する。酸化シリコン膜をエッチバックし、スペーサー５１乃至５４が形成される。窒化シリコン膜を膜厚１０ｎｍ程度ＣＶＤ法で堆積する。窒化シリコン膜をエッチバックし、スペーサー４１乃至４４が形成される。なお、酸化シリコン膜と窒化シリコン膜を堆積した後に、酸化シリコン膜と窒化シリコン膜をエッチバックしてもよい。
【０１１３】
図７２乃至図７４に示すように、スペーサー５３はソース領域１５の側面、ストレージノード１１の側面、ｐウェル１４の側面、ＳＴＩ１３の側面とドレイン領域１６の側面に残る。スペーサー５３はカラー酸化膜１０とＳＴＩ１３の上に配置される。ソース領域１５の側面、ｐウェル１４の側面、ストレージノード１１の側面とドレイン領域１６の側面は露出しない。スペーサー５１と５２はサイドウォール２３の側面に残る。スペーサー５４はサイドウォール２８の側面とＳＴＩ１３の側面に残る。スペーサー４３はスペーサー５３とソース領域１５とドレイン領域１６の上に残る。スペーサー４３はソース領域１５の側面、ストレージノード１１の側面とドレイン領域１６の側面に接しない。スペーサー４１と４２はスペーサー５１と５２の側面に残る。スペーサー４４と４５はスペーサー５４と５５の側面に残る。
【０１１４】
（ｂ）ＳＳコンタクト３０と引き出し電極３１を堆積させる前に、ソース領域１５、ドレイン領域１６とストレージノード１１の表面に形成された自然酸化膜を除去する。図７５に示すように、砒素をドーピングしたポリシリコン膜を堆積し、ＣＭＰ法で平坦化し、エッチバックする。ＳＳコンタクト３０と引き出し電極３１は分離される。ＳＳコンタクト３０はソース領域１５とｐウェル１４の側面に接することはない。
【０１１５】
（ｃ）最後に、図１、図７０と図７１に示すように、ＮＳＧ膜３２をＴＥＯＳを用いたＣＶＤ法で堆積する。引き出し電極３１の上にコンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ３４を形成する。コンタクトプラグ３４に接続するようにビット線が形成される。
【０１１６】
ＳＳコンタクト３０はソース領域１５の側面とｐウェル１４の側面に接しないので、ＳＳコンタクト３０の砒素などの不純物がｐウェル１４にまで拡散することがない。
【実施例９】
【０１１７】
本発明の実施例９に係る半導体装置では、上面図は実施例１と同様に図１で表され、断面図は図７６と図７７で表される。実施例９の半導体装置が、実施例１の半導体装置と異なる点は、スペーサー１２に加えて、スペーサー４１乃至４４を有する点である。
【０１１８】
実施例９では、スペーサー１２は、カラー酸化膜１０とストレージノード１１の上に配置されている。スペーサー４３は、スペーサー１２とストレージノード１１の上に配置されている。ＳＴＩ１３の上にも配置されている。スペーサー１２と４３はソース領域１５の側方に配置され、ソース領域１５の側面を覆っている。スペーサー４３はソース領域１５とｐウェルの対向する２つの側面に接している。スペーサー４３はソース領域１５とｐウェルの三方の側面を覆っている。また、スペーサー４３は、ドレイン領域１６とｐウェルの二方の側面を覆っている。スペーサー４３は、ドレイン領域１６を介して対向するように配置されている。
【０１１９】
スペーサー４２乃至４４がＳＳコンタクト３０の側面に接する。スペーサー４１ち４２がサイドウォール２３の側面に接する。スペーサー４４がサイドウォール２８の側面とＳＴＩ１３の側面に接する。スペーサー４１が引き出し電極３１の側面に接する。なお、実施例９は、実施例５と同様に、ソース領域１５の側面とｐウェル１４の側面がＳＳコンタクト３０に接することはなく、ドレイン領域１６の側面とｐウェル１４の側面が引き出し電極３１に接することはない。ＳＳコンタクト３０と引き出し電極３１にドーピングされている砒素などの不純物が、ｐウェル領域１４のソース領域１５とドレイン領域１６の下にまで拡散することがない。このことにより、選択トランジスタ１５乃至２３の閾値は低下せず、パンチスルーも生じない。
【０１２０】
次に、実施例９に係る半導体装置の製造方法を説明する。実施例９に係る半導体装置の製造方法は、実施例１の半導体装置の製造方法の（ａ）乃至（ｇ）までは同様に図７８に示すように実施することができる。
【０１２１】
（ａ）次に、図７９乃至８１に示すように、フォトリソグラフィ法でレジスト膜のＳＳコンタクト３０と引き出し電極３１のネガパタンを形成し、レジスト膜をマスクにバリア窒化膜２４をストッパーとして層間絶縁膜２９をエッチングする。
【０１２２】
（ｂ）ストレージノード１１をストッパーとしてＳＳコンタクト３０と引き出し電極３１になるエリアのバリア窒化膜２４とＳＴＩ１３のＴＴＯをＲＩＥなどのドライエッチング技術を用いてエッチングする。ストレージノード１１が露出する。ソース領域１５とドレイン領域１６はエッチング前から露出している。エッチングでは、オーバーエッチングにより、ＳＴＩ１３の上面（Ｅ面）の高さはストレージノード１１の上面（Ｃ面）の高さより低くなる。さらに、ＳＴＩ１３の上面（Ｅ面）の高さはソース領域１５の下面（Ｄ面）の高さより低くなる。そして、ソース領域１５とｐウェル１４の側面の側面が露出する。一方、カラー酸化膜１０は、スペーサー１２がマスクとなり、エッチングされない。ストレージノード１１の側面は露出しない。また、ストレージノード１１の側面に対向するソース領域１５の側面とｐウェル１４の側面は露出しない。
【０１２３】
（ｃ）スペーサー４１乃至４４となる窒化シリコン膜を膜厚１０ｎｍ程度ＣＶＤ法で堆積する。窒化シリコン膜をＲＩＥ等の異方性エッチングによりエッチバックする。図８２乃至８４に示すように、スペーサー４３は、スペーサー１２とストレージノード１１の上に残る。スペーサー４３は、ＳＴＩ１３の上と層間絶縁膜２９の側面にも残る。スペーサー４３はソース領域１５とｐウェルの対向する２つの側面に接している。スペーサー４３はソース領域１５とｐウェルの三方の側面を覆っている。また、スペーサー４３は、ドレイン領域１６とｐウェルの二方の側面を覆っている。スペーサー４３は、ドレイン領域１６を介して対向するように残る。スペーサー４１と４２がサイドウォール２３の側面に接する。スペーサー４４がサイドウォール２８の側面とＳＴＩ１３の側面に接する。ソース領域１５の側面、ストレージノード１１の側面とドレイン領域１６の側面は露出しない。
【０１２４】
（ｄ）ＳＳコンタクト３０と引き出し電極３１を堆積させる前に、ソース領域１５、ドレイン領域１６とストレージノード１１の表面に形成された自然酸化膜を除去する。図８５と図８６に示すように、砒素をドーピングしたポリシリコン膜を堆積し、ＣＭＰ法で平坦化し、エッチバックする。ＳＳコンタクト３０と引き出し電極３１は分離される。ＳＳコンタクト３０はソース領域１５の側面、ドレイン領域１６の側面とｐウェル１４の側面に接することはない。
【０１２５】
（ｅ）最後に、図１、図７６と図７７に示すように、ＮＳＧ膜３２をＴＥＯＳを用いたＣＶＤ法で堆積する。引き出し電極３１の上にコンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ３４を形成する。コンタクトプラグ３４に接続するようにビット線が形成される。
【０１２６】
ＳＳコンタクト３０はソース領域１５の側面とｐウェル１４の側面に接しないので、ＳＳコンタクト３０の砒素などの不純物がｐウェル１４にまで拡散することがない。
【図面の簡単な説明】
【０１２７】
【図１】実施例１に係る半導体装置の上面図である。
【図２】図１のＩＩ−ＩＩ方向で、実施例１に係る半導体装置の断面図である。
【図３】実施例１に係る半導体装置の製造途中の断面図（その１）である。
【図４】実施例１に係る半導体装置の製造途中の断面図（その２）である。
【図５】実施例１に係る半導体装置の製造途中の断面図（その３）である。
【図６】実施例１に係る半導体装置の製造途中の断面図（その４）である。
【図７】実施例１に係る半導体装置の製造途中の断面図（その５）である。
【図８】実施例１に係る半導体装置の製造途中の断面図（その６）である。
【図９】実施例１に係る半導体装置の製造途中の断面図（その７）である。
【図１０】実施例１に係る半導体装置の製造途中の上面図である。
【図１１】図１０のＸＩ−ＸＩ方向の断面図である。実施例１に係る半導体装置の製造途中の断面図（その８）である。
【図１２】実施例１に係る半導体装置の製造途中の断面図（その９）である。
【図１３】図１のＩＩ−ＩＩ方向で、実施例２に係る半導体装置の断面図である。
【図１４】実施例２に係る半導体装置の製造途中の断面図（その１）である。
【図１５】実施例２に係る半導体装置の製造途中の断面図（その２）である。
【図１６】実施例２に係る半導体装置の製造途中の断面図（その３）である。
【図１７】実施例２に係る半導体装置の製造途中の断面図（その４）である。
【図１８】実施例２に係る半導体装置の製造途中の断面図（その５）である。
【図１９】実施例２に係る半導体装置の製造途中の上面図である。
【図２０】図１９のＸＸ−ＸＸ方向の断面図である。実施例２に係る半導体装置の製造途中の断面図（その６）である。
【図２１】実施例２に係る半導体装置の製造途中の断面図（その７）である。
【図２２】図１のＩＩ−ＩＩ方向で、実施例３に係る半導体装置の断面図である。
【図２３】実施例３に係る半導体装置の製造途中の断面図（その１）である。
【図２４】実施例３に係る半導体装置の製造途中の断面図（その２）である。
【図２５】実施例３に係る半導体装置の製造途中の断面図（その３）である。
【図２６】実施例３に係る半導体装置の製造途中の断面図（その４）である。
【図２７】実施例３に係る半導体装置の製造途中の断面図（その５）である。
【図２８】実施例３に係る半導体装置の製造途中の断面図（その６）である。
【図２９】実施例３に係る半導体装置の製造途中の断面図（その７）である。
【図３０】実施例３に係る半導体装置の製造途中の断面図（その８）である。
【図３１】実施例３に係る半導体装置の製造途中の上面図である。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ方向の断面図である。実施例３に係る半導体装置の製造途中の断面図（その９）である。
【図３３】実施例３に係る半導体装置の製造途中の断面図（その１０）である。
【図３４】実施例４に係る半導体装置の製造途中の断面図（その１）である。
【図３５】実施例４に係る半導体装置の製造途中の断面図（その２）である。
【図３６】実施例４に係る半導体装置の製造途中の断面図（その３）である。
【図３７】実施例４に係る半導体装置の製造途中の断面図（その４）である。
【図３８】図１のＩＩ−ＩＩ方向で、実施例５に係る半導体装置の断面図である。
【図３９】（ａ）は図３８の拡大図である。（ｂ）は図１のＸＸＸＩＸＢ−ＸＸＸＩＸＢ方向で、実施例５に係る半導体装置の断面図である。
【図４０】実施例５に係る半導体装置の製造途中の断面図（その１）である。
【図４１】実施例５に係る半導体装置の製造途中の断面図（その２）である。
【図４２】実施例５に係る半導体装置の製造途中の断面図（その３）である。
【図４３】（ａ）は図４２の拡大図である。（ｂ）は図１のＸＸＸＩＸＢ−ＸＸＸＩＸＢ方向で、実施例５に係る半導体装置の製造途中の断面図である。
【図４４】実施例５に係る半導体装置の製造途中の上面図である。
【図４５】図４４のＸＬＶ−ＸＬＶ方向の断面図である。実施例５に係る半導体装置の製造途中の断面図（その４）である。
【図４６】（ａ）は図４５の拡大図である。（ｂ）は図１のＸＸＸＩＸＢ−ＸＸＸＩＸＢ方向で、実施例５に係る半導体装置の製造途中の断面図である。
【図４７】実施例５に係る半導体装置の製造途中の上面図である。
【図４８】図４７のＸＬＶＩＩ−ＸＬＶＩＩ方向の断面図である。実施例５に係る半導体装置の製造途中の断面図（その５）である。
【図４９】（ａ）は図４８の拡大図である。（ｂ）は図４７のＸＬＩＸＢ−ＸＬＩＸＢ方向で、実施例５に係る半導体装置の製造途中の断面図である。
【図５０】実施例５に係る半導体装置の製造途中の断面図（その６）である。（ａ）は図４７のＸＬＶＩＩ−ＸＬＶＩＩ方向の一部の断面図である。（ｂ）は図４７のＸＬＩＸＢ−ＸＬＩＸＢ方向の断面図である。
【図５１】実施例５に係る半導体装置の製造途中の断面図（その７）である。（ａ）は図４７のＸＬＶＩＩ−ＸＬＶＩＩ方向の一部の断面図である。（ｂ）は図４７のＸＬＩＸＢ−ＸＬＩＸＢ方向の断面図である。
【図５２】図１のＩＩ−ＩＩ方向で、実施例６に係る半導体装置の断面図である。
【図５３】（ａ）は図５２の拡大図である。（ｂ）は図１のＸＸＸＩＸＢ−ＸＸＸＩＸＢ方向で、実施例６に係る半導体装置の断面図である。
【図５４】実施例６に係る半導体装置の製造途中の上面図である。
【図５５】図５４のＬＶ−ＬＶ方向の断面図である。実施例６に係る半導体装置の製造途中の断面図（その１）である。
【図５６】（ａ）は図５５の拡大図である。（ｂ）は図５４のＬＶＩ−ＬＶＩ方向で、実施例６に係る半導体装置の製造途中の断面図である。
【図５７】実施例６に係る半導体装置の製造途中の断面図（その２）である。（ａ）は図５４のＬＶ−ＬＶ方向の一部の断面図である。（ｂ）は図５４のＬＶＩ−ＬＶＩ方向の断面図である。
【図５８】図１のＩＩ−ＩＩ方向で、実施例７に係る半導体装置の断面図である。
【図５９】（ａ）は図５８の拡大図である。（ｂ）は図１のＸＸＸＩＸＢ−ＸＸＸＩＸＢ方向で、実施例７に係る半導体装置の断面図である。
【図６０】図１のＩＩ−ＩＩ方向で、実施例７に係る半導体装置の製造途中の断面図（その１）である。
【図６１】（ａ）は図６０の拡大図である。（ｂ）は図１のＸＸＸＩＸＢ−ＸＸＸＩＸＢ方向で、実施例７に係る半導体装置の製造途中の断面図である。
【図６２】実施例７に係る半導体装置の製造途中の断面図（その２）である。（ａ）は図１のＩＩ−ＩＩ方向の一部の断面図である。（ｂ）は図１のＸＸＸＩＸＢ−ＸＸＸＩＸＢ方向の断面図である。
【図６３】実施例７に係る半導体装置の製造途中の上面図である。
【図６４】図６３のＬＸＩＶ−ＬＸＩＶ方向の断面図である。実施例７に係る半導体装置の製造途中の断面図（その３）である。
【図６５】（ａ）は図６４の拡大図である。（ｂ）は図６３のＬＸＶＢ−ＬＸＶＢ方向で、実施例７に係る半導体装置の製造途中の断面図である。
【図６６】実施例７に係る半導体装置の製造途中の上面図である。
【図６７】図６６のＬＸＶＩＩ−ＬＸＶＩＩ方向の断面図である。実施例７に係る半導体装置の製造途中の断面図（その４）である。
【図６８】（ａ）は図６７の拡大図である。（ｂ）は図６６のＬＸＶＩＩＩＢ−ＬＸＶＩＩＩＢ方向で、実施例７に係る半導体装置の製造途中の断面図である。
【図６９】実施例７に係る半導体装置の製造途中の断面図（その５）である。（ａ）は図６６のＬＸＶＩＩ−ＬＸＶＩＩ方向の一部の断面図である。（ｂ）は図６６のＬＸＶＩＩＩＢ−ＬＸＶＩＩＩＢ方向の断面図である。
【図７０】図１のＩＩ−ＩＩ方向で、実施例８に係る半導体装置の断面図である。
【図７１】（ａ）は図７０の拡大図である。（ｂ）は図１のＸＸＸＩＸＢ−ＸＸＸＩＸＢ方向で、実施例８に係る半導体装置の断面図である。
【図７２】実施例８に係る半導体装置の製造途中の上面図である。
【図７３】図７２のＬＸＸＩＶＡ−ＬＸＸＩＶＡ方向で、実施例８に係る半導体装置の製造途中の断面図（その１）である。
【図７４】実施例８に係る半導体装置の製造途中の断面図（その２）である。（ａ）は図７２のＬＸＸＩＶＡ−ＬＸＸＩＶＡ方向の断面図である。（ｂ）は図７２のＬＸＸＩＶＢ−ＬＸＸＩＶＢ方向の断面図である。
【図７５】実施例８に係る半導体装置の製造途中の断面図（その３）である。（ａ）は図７３のＬＸＸＩＶＡ−ＬＸＸＩＶＡ方向の断面図である。（ｂ）は図７３のＬＸＸＩＶＢ−ＬＸＸＩＶＢ方向の断面図である。
【図７６】図１のＩＩ−ＩＩ方向で、実施例９に係る半導体装置の断面図である。
【図７７】（ａ）は図７６の拡大図である。（ｂ）は図１のＸＸＸＩＸＢ−ＸＸＸＩＸＢ方向で、実施例９に係る半導体装置の断面図である。
【図７８】図１のＩＩ−ＩＩ方向で、実施例９に係る半導体装置の製造途中の断面図（その１）である。
【図７９】実施例９に係る半導体装置の製造途中の上面図である。
【図８０】図７９のＬＸＸＸ−ＬＸＸＸ方向で、実施例９に係る半導体装置の製造途中の断面図（その２）である。
【図８１】（ａ）は図８０の拡大図である。（ｂ）は図７９のＬＸＸＸＩＢ−ＬＸＸＸＩＢ方向で、実施例９に係る半導体装置の製造途中の断面図である。
【図８２】実施例９に係る半導体装置の製造途中の上面図である。
【図８３】図８２のＬＸＸＸＩＩＩ−ＬＸＸＸＩＩＩ方向で、実施例９に係る半導体装置の製造途中の断面図（その３）である。
【図８４】（ａ）は図８３の拡大図である。（ｂ）は図８２のＬＸＸＸＩＶＢ−ＬＸＸＸＩＶＢ方向で、実施例９に係る半導体装置の製造途中の断面図である。
【図８５】図８２のＬＸＸＸＩＩＩ−ＬＸＸＸＩＩＩ方向で、実施例９に係る半導体装置の製造途中の断面図（その４）である。
【図８６】（ａ）は図８５の拡大図である。（ｂ）は図８２のＬＸＸＸＩＶＢ−ＬＸＸＸＩＶＢ方向で、実施例９に係る半導体装置の製造途中の断面図である。
【符号の説明】
【０１２８】
１    半導体基板
２    パッド酸化膜
３    パッド窒化膜
４、５    トレンチ
６    埋め込みプレート電極
７    キャパシタ誘電膜
８    蓄積電極
９    キャパシタ
１０    カラー酸化膜
１１    ストレージノード
１２    スペーサー
１３    シャロウトレンチアイソレーション（ＳＴＩ）
１４    ｐウェル
１５    拡散層・ソース領域
１６    拡散層・ドレイン領域
１７、１８    ライトドープトドレイン（ＬＤＤ）領域
１９    ゲート絶縁膜
２０    下層ゲート電極
２１    上層ゲート電極
２２    窒化シリコン膜
２３    サイドウォール
２４    バリア窒化膜
２５    下層ゲート配線
２６    上層ゲート配線
２７    窒化シリコン膜
２８    サイドウォール
２９    層間絶縁膜
３０    サーフェスストラップ（ＳＳ）コンタクト
３１    引き出し電極
３２、３３    層間絶縁膜
３４    コンタクトプラグ
３５    アモルファスシリコン膜
３６    酸化シリコン膜
３７    窒化シリコン膜
３８    レジスト部
３９    誘電膜
４１乃至４５    スペーサー
５１乃至５５    スペーサー
【図１】
2005150159.tif 000003
【図２】
2005150159.tif 000004
【図３】
2005150159.tif 000005
【図４】
2005150159.tif 000006
【図５】
2005150159.tif 000007
【図６】
2005150159.tif 000008
【図７】
2005150159.tif 000009
【図８】
2005150159.tif 000010
【図９】
2005150159.tif 000011
【図１０】
2005150159.tif 000012
【図１１】
2005150159.tif 000013
【図１２】
2005150159.tif 000014
【図１３】
2005150159.tif 000015
【図１４】
2005150159.tif 000016
【図１５】
2005150159.tif 000017
【図１６】
2005150159.tif 000018
【図１７】
2005150159.tif 000019
【図１８】
2005150159.tif 000020
【図１９】
2005150159.tif 000021
【図２０】
2005150159.tif 000022
【図２１】
2005150159.tif 000023
【図２２】
2005150159.tif 000024
【図２３】
2005150159.tif 000025
【図２４】
2005150159.tif 000026
【図２５】
2005150159.tif 000027
【図２６】
2005150159.tif 000028
【図２７】
2005150159.tif 000029
【図２８】
2005150159.tif 000030
【図２９】
2005150159.tif 000031
【図３０】
2005150159.tif 000032
【図３１】
2005150159.tif 000033
【図３２】
2005150159.tif 000034
【図３３】
2005150159.tif 000035
【図３４】
2005150159.tif 000036
【図３５】
2005150159.tif 000037
【図３６】
2005150159.tif 000038
【図３７】
2005150159.tif 000039
【図３８】
2005150159.tif 000040
【図３９】
2005150159.tif 000041
【図４０】
2005150159.tif 000042
【図４１】
2005150159.tif 000043
【図４２】
2005150159.tif 000044
【図４３】
2005150159.tif 000045
【図４４】
2005150159.tif 000046
【図４５】
2005150159.tif 000047
【図４６】
2005150159.tif 000048
【図４７】
2005150159.tif 000049
【図４８】
2005150159.tif 000050
【図４９】
2005150159.tif 000051
【図５０】
2005150159.tif 000052
【図５１】
2005150159.tif 000053
【図５２】
2005150159.tif 000054
【図５３】
2005150159.tif 000055
【図５４】
2005150159.tif 000056
【図５５】
2005150159.tif 000057
【図５６】
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【図５７】
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【図５８】
2005150159.tif 000060
【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
2005150159.tif 000070
【図６９】
2005150159.tif 000071
【図７０】
2005150159.tif 000072
【図７１】
2005150159.tif 000073
【図７２】
2005150159.tif 000074
【図７３】
2005150159.tif 000075
【図７４】
2005150159.tif 000076
【図７５】
2005150159.tif 000077
【図７６】
2005150159.tif 000078
【図７７】
2005150159.tif 000079
【図７８】
2005150159.tif 000080
【図７９】
2005150159.tif 000081
【図８０】
2005150159.tif 000082
【図８１】
2005150159.tif 000083
【図８２】
2005150159.tif 000084
【図８３】
2005150159.tif 000085
【図８４】
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【図８５】
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【図８６】
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