(57)【要約】【課題】ＩＧＢＴとフリーホイールダイオードとを１チップ内に形成しても、ＩＧＢＴ及びダイオードの両電気的特性（ＯＮ電圧）を良好なものに制御する。【解決手段】フリーホイールダイオード内蔵型ＩＧＢＴにおいて、研磨後のウエハ厚みＤを２００μｍ以下とし、カソードＮ＋層８の厚みＴ８及びＰ＋コレクタ層９の厚みＴ９を共に２μｍ以下に設定する。更に、幅方向Ｘに関するカソードＮ＋層８及びＰ＋コレクタ層９の幅の和を、５０μｍ以上２００μｍ以下の範囲内に設定する。この場合、界面ＩＦ中、Ｐ＋コレクタ層９とコレクタ電極１０との界面ＩＦ２が占める割合は、３０％〜８０％の範囲内の値となる。【選択図】図２
2005057235.tif 000002
【特許請求の範囲】
【請求項１】
第１主面及び第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面側に形成されており、しかも、前記第１主面より前記半導体基板の内部に向けて形成された第２導電型のベース領域内に、そのオン動作時に前記第１導電型のチャネルを有する絶縁ゲート型トランジスタと、
前記第１主面上に形成されており且つ前記第１主面において前記絶縁ゲート型トランジスタの前記ベース領域と接触する第１主電極と、
前記半導体基板の前記第２主面上に形成されており且つ前記絶縁ゲート型トランジスタに対向する前記第１導電型の第１半導体層と、
前記半導体基板の前記第２主面上に形成されており且つ前記絶縁ゲート型トランジスタに対向する前記第２導電型の第２半導体層と、
前記第１半導体層上及び前記第２半導体層上に形成された第２主電極とを備えており、
前記第２主電極と、前記第１半導体層及び前記第２半導体層との界面は、前記第１主面と平行であり、
前記第１主面と前記界面との間の厚みは２００μｍ以下であり、
前記第１半導体層及び前記第２半導体層の各々の厚みは共に２μｍ以下であることを特徴とする、
絶縁ゲート型バイポーラトランジスタ。
【請求項２】
請求項１記載の絶縁ゲート型バイポーラトランジスタであって、
前記界面に対する、前記第１半導体層と前記第２主電極との第１界面の占有率は、２０％乃至７０％の範囲内の値であることを特徴とする、
絶縁ゲート型バイポーラトランジスタ。
【請求項３】
請求項１記載の絶縁ゲート型バイポーラトランジスタであって、
前記界面に対する、前記第２半導体層と前記第２主電極との第２界面の占有率は、３０％乃至８０％の範囲内の値であることを特徴とする、
絶縁ゲート型バイポーラトランジスタ。
【請求項４】
請求項１乃至３の何れかに記載の絶縁ゲート型バイポーラトランジスタであって、
前記第１主面と平行であり且つ前記第１半導体層及び前記第２半導体層の配列方向に該当する幅方向における、前記第１半導体層の第１幅と前記第２半導体層の第２幅との和は、５０μｍ乃至２００μｍの範囲内の値であることを特徴とする、
絶縁ゲート型バイポーラトランジスタ。
【請求項５】
請求項１乃至４の何れかに記載の絶縁ゲート型バイポーラトランジスタであって、
前記半導体基板は、
前記ベース領域と前記半導体基板との界面から前記半導体基板内部に向けて形成された前記第１導電型の半導体層を備えており、
前記半導体層は、前記半導体層と界面を成す前記半導体基板の部分よりも高不純物濃度を有することを特徴とする、
絶縁ゲート型バイポーラトランジスタ。
【請求項６】
請求項１乃至５の何れかに記載の前記絶縁ゲート型バイポーラトランジスタを、フリーホイールダイオードを内蔵したスイッチング素子として備えることを特徴とする、
インバータ回路。
【請求項７】
第１導電型の半導体基板の第１主面側にＭＯＳＦＥＴセルを形成し、
前記ＭＯＳＦＥＴセル形成後における前記半導体基板の第２主面の内で前記ＭＯＳＦＥＴセルに対向する領域より、前記半導体基板内部に向けて、前記第１導電型の第１半導体層及び前記第１半導体層に隣接する第２導電型の第２半導体層を形成し、
前記第１及び第２半導体層が形成された前記第２主面上に、前記第１及び第２半導体層と接触した第２主電極を形成することを特徴とする、
絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項８】
請求項７記載の絶縁ゲート型バイポーラトランジスタの製造方法であって、
前記第１及び第２半導体層形成後の前記半導体基板における前記第１主面上及び前記第２主面上に、第１主電極及び前記第２主電極をそれぞれ形成することを特徴とする、
絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項９】
請求項７又は８に記載の絶縁ゲート型バイポーラトランジスタの製造方法であって、
前記ＭＯＳＦＥＴセル形成後であり且つ前記第１及び第２半導体層形成の前に、前記半導体基板を前記第２主面側から研磨して前記半導体基板の厚みを２００μｍ以下に設定することを特徴とする、
絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項１０】
請求項９に記載の絶縁ゲート型バイポーラトランジスタの製造方法であって、
前記半導体基板の研磨後であり且つ前記第１及び第２半導体層形成の前に、前記半導体基板の前記第２主面側部分にマスクアライメント用マークとなる凸部を形成することを特徴とする、
絶縁ゲート型バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート（ＭＯＳ構造）を有するバイポーラトランジスタに関しており、特にフリーホイールダイオード（以下、単にＦＷＤとも称す）を内蔵した絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar ransistor：以下、単にＩＧＢＴと称す。尚、この種のＩＧＢＴは逆導通型ＩＧＢＴとも称される。）の構造、及び、その製造技術に関している。そして、本発明に係るＩＧＢＴは、モータ等の負荷駆動用のインバータ回路におけるＦＷＤ内蔵型スイッチング素子として、産業上利用される。
【背景技術】
【０００２】
モーター等を駆動するパワーエレクトロニクスにおいて、定格電圧が３００Ｖ以上の領域では、ＩＧＢＴがその特性からスイッチング素子として使用されており、しかも、当該スイッチング素子に並列接続された環流用ダイオード（ＦＷＤ）が使用されている。
【０００３】
従来の一般的なＩＧＢＴにおいては、Ｐ＋コレクタ層の上にＮ＋バッファ層が形成され、Ｎ＋バッファ層の上にＮ−層が形成され、Ｎ−層の表面上には、Ｐ型の不純物を拡散することによりＰベース領域が選択的に形成されており、更に、このＰベース領域の表面上には、高濃度のＮ型の不純物を選択的に拡散することによりソース領域が形成されている。Ｐベース領域及びソース領域は、ゲートポリシリコンをマスクとして、形成される。この部分が２重拡散になっているので、この構造を、Double Diffuse ＭＯＳ、略してＤＭＯＳと呼ぶ。Ｐベース領域及びソース領域が形成されたＮ−層の上面には、ゲート酸化膜が形成されており、ゲート絶縁膜の上部には、ポリシリコンのゲート電極が形成されており、ゲート電極下のＰベース領域がチャネル領域となる。Ｎ＋ソース領域の表面の一部領域上とＰベース領域の表面の中央部領域上とにはエミッタ電極が形成されており、Ｎ＋基板の裏面にはコレクタ電極が形成されている。
【０００４】
又、他の従来例に係るＩＧＢＴとしては、ＭＯＳのゲート電極がシリコン内部に形成されたトレンチ（溝）内部に形成されているトレンチ型のものもある。
【０００５】
ここで、インバータ回路は、直流と交流との変換機である。一般的なインバータ回路は、スイッチング素子である上記ＩＧＢＴと、フリーホイールダイオード（ＦＷＤ）とで構成されており、ＩＧＢＴとそれに並列接続されたフリーホイールダイオードとから成る１組の回路要素を総計４個又は６個組合せ使用することで、インバータ回路は、２相又は３相の交流モータを制御している。より具体的には、インバータ回路は、直流電源に接続された直流端子を有しており、各ＩＧＢＴをスイッチングさせることで、直流電圧を所定の周波数の交流電圧に変換し、当該交流電圧を負荷であるモータに給電する。
【０００６】
【特許文献１】特開平６―１９６７０５号公報（図１）
【特許文献２】特開平７―１５３９４２号公報（図１）
【特許文献３】特開平６―５３５１１号公報（図１）
【特許文献４】特開平２―１２６６８２号公報
【特許文献５】特開平８―１１６０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のインバータ回路においては、負荷であるモータが誘導性であるため、フリーホイールダイオードが必要である。この点を、詳述すれば、次の通りである。
【０００８】
負荷の誘導性は電流により発生する磁界にエネルギーを蓄積する性質を有しており、電流の変化は、蓄積されるエネルギーの変化を意味する。以下では、負荷の誘導性のエネルギー蓄積能力を「Ｌ」と表現して記載する。負荷に流れている電流を遮断すると、Ｌに蓄積されているエネルギーが電流を遮断しようとする物に解放され、電流の変化を妨げ様とする。モータのＬに蓄積されるエネルギーが瞬時に解放されると、ＩＧＢＴの特性を損失させてしまうのに余りある程の大電力が発生するので、ＩＧＢＴのスイッチング動作によってモータを流れる電流を急激に遮断しようとすると、開放されるエネルギーにより、ＩＧＢＴの著しい特性劣化が生じてしまう。
【０００９】
そこで、ＩＧＢＴのオフ中にモータに流れる電流をフリーホイールダイオードによって迂回環流させ、モータを流れる電流自体はスイッチングにより変化しない様にする。そのため、従来の一般的なインバータ回路においては、直流電源とモータとを繋ぎ、モータに電圧を印加していたＩＧＢＴがオフすると、モータを流れていた電流は、モータのＬに蓄積されているエネルギーにより、フリーホイールダイオードを通って直流電流を逆流し、その結果、モータに逆の直流電圧が印加されるのと等価の状態が生じる。そして、ＩＧＢＴにおけるオン動作時間とオフ動作時間との割合を変えると、直流電圧印加期間と逆流期間との割合が変わるため、平均的にモータに印加される電圧を制御することが可能となる。
【００１０】
そこで、この割合を正弦波状に変化させれば、モータの電流をＩＧＢＴのスイッチングにより急激に遮断することなく、当該スイッチングにより直流電源から交流電圧を給電することが出来る。
【００１１】
インバータ回路はこの様な動作を行うため、既述した様に、あるＩＧＢＴと逆直列に、即ち、あるＩＧＢＴと対になるＩＧＢＴに対して逆並列に、フリーホイールダイオードは接続されなければならない。
【００１２】
この点、同じくスイッチング素子として用いられている従来のパワーＭＯＳＦＥＴは、逆並列ダイオードを内蔵する構造を備えているため、この様なパワーＭＯＳＦＥＴをインバータ回路のスイッチング素子として用いる場合には、別途、フリーホイールダイオードを接続する必要性は無い。しかしながら、パワーＭＯＳＦＥＴが有する通電可能な電流密度は比較的低いため、パワーＭＯＳＦＥＴは大電流の用途には不適である。
【００１３】
従って、モータ等を駆動するためのインバータ回路のスイッチング素子としては、ＩＧＢＴを利用せざるを得ない。ところが、ＩＧＢＴは、パワーＭＯＳＦＥＴの基板におけるＮ＋層のドレイン電極側部分をＰ＋層に変更して成る構造を有するため、裏面のＰ＋コレクタ層とＮ＋バッファ層との間にダイオードが形成される。このダイオードの耐圧（順方向降下電圧Ｖｆ）は、２０Ｖ〜５０Ｖ程度の範囲内の値となる。この様な耐圧は、フリーホイールダイオードとして備えるべき耐圧と言う観点から見た場合には、高すぎる。この様な高い耐圧を有するバリアの存在により、環流時に発生する電圧による発熱のために、ＩＧＢＴの顕著な特性欠損が生じ得る。このため、ＩＧＢＴは、通電可能な電流密度の観点から言えばパワーＭＯＳＦＥＴよりも有利であるものの、ＭＯＳＦＥＴの様にフリーホイールダイオードを内蔵することが構造上出来ない結果、ＩＧＢＴをスイッチング素子として用いる従来のインバータにおいては、ＩＧＢＴとは別個に製造したフリーホイールダイオードを別途接続することが、必須であった。
【００１４】
このため、ＩＧＢＴはパワーＭＯＳＦＥＴよりも後に開発されたことから、パワーＭＯＳＦＥＴと同様に、ＩＧＢＴの内部にダイオードを取り込むことが、技術上の懸案事項とされ、これまで幾つかの解決策が提案されて来た。
【００１５】
例えば、特願平7-153942号公報の先行公知文献で提案されている構造では、ＩＧＢＴの裏面のＰ＋コレクタ層を突き抜けるＮ＋層を形成することで、ダイオードがＩＧＢＴの内部に取り込まれている。又、特願平6-53511号公報の先行公知文献で提案されている構造では、裏面のＰ＋コレクタ層をＮ＋層内に部分的に形成することで、ダイオードがＩＧＢＴの内部に取り込まれている。しかし、これらの構造は、何れも、アイデアの域を脱しておらず、実際の製品に適用されるまでには至ってはいない。その理由は、次の点にある。即ち、現在製品化されているＩＧＢＴの大部分においては、逆方向耐圧が６００Ｖあるいは１２００Ｖであり、耐圧を保持するのに必要なＮ−層の厚みとしては、５０μｍ〜１５０μｍの範囲内の値であるのに対して、ウエハプロセス（Ｗ／Ｐ）に必要なウエハの厚みは２５０μｍ〜６００μｍの範囲内の値となる。このため、裏面側のＰ＋コレクタ層の厚みは、１００μｍ以上となる。従って、特願平7-153942号公報の構造においては、Ｐ＋コレクタ層を突き抜ける構造を有するＮ型の多結晶領域を現実に形成することは困難である。逆に、後者の特願平6-53511号公報の構造においては、Ｗ／Ｐにおいて電流を流し得る構造を実現するには、Ｎ−層の厚みが厚くなりすぎ、ＩＧＢＴ特性のメリットを発揮させることが却って出来なくなると言う問題点がある。
【００１６】
又、ＩＧＢＴ特性改善のために、Ｎ−層の一部をコレクタ電極に接続する構造が、特開平2-126682号公報に提示されているが、そこにおけるダイオードは、その特性が十分でないために、使用に適しないものであるため、このダイオードを動作させなくする構造が開示されている。
【００１７】
更に、特開平6-196705号公報の先行公知文献においても、同様の構造が開示されている。特開平6-196705号公報では、内蔵させたダイオードのリカバリー特性を改善するため、表面のＰ層にＰ−層を形成する構造が開示されている。又、Ｎ−層の厚さは５０μｍであり、Ｐ＋コレクタ層の厚さは２０μｍであると、示されている。又、同公報においては、その製造方法として、Ｎ−基板をスタートとして、裏面側のＰ＋コレクタ層とＮ＋カソード層とを形成し、その後、表面のＭＯＳＦＥＴを形成することが、記載されている。この製造方法では、８０μｍ程度のウエハ厚でＷ／Ｐの全ての工程を流す必要があるため、Ｗ／Ｐ途中のウエハの扱いが非常に難しいと言う問題点がある。
【００１８】
本発明はこの様な技術状況を打破すべく成されたものであり、その目的とするところは、ＦＷＤ内蔵型ＩＧＢＴにおいて、ＩＧＢＴ及びＦＷＤのそれぞれの電気的特性を共に実用的な良好なレベルに改善し得る構造及びその製造技術を提供する点にある。
【課題を解決するための手段】
【００１９】
本発明の主題に係る絶縁ゲート型バイポーラトランジスタは、第１主面及び第２主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面側に形成されており、しかも、前記第１主面より前記半導体基板の内部に向けて形成された第２導電型のベース領域内に、そのオン動作時に前記第１導電型のチャネルを有する絶縁ゲート型トランジスタと、前記第１主面上に形成されており且つ前記第１主面において前記絶縁ゲート型トランジスタの前記ベース領域と接触する第１主電極と、前記半導体基板の前記第２主面上に形成されており且つ前記絶縁ゲート型トランジスタに対向する前記第１導電型の第１半導体層と、前記半導体基板の前記第２主面上に形成されており且つ前記絶縁ゲート型トランジスタに対向する前記第２導電型の第２半導体層と、前記第１半導体層上及び前記第２半導体層上に形成された第２主電極とを備えており、前記第２主電極と、前記第１半導体層及び前記第２半導体層との界面は、前記第１主面と平行であり、前記第１主面と前記界面との間の厚みは２００μｍ以下であり、前記第１半導体層及び前記第２半導体層の各々の厚みは共に２μｍ以下であることを特徴とする。
【００２０】
以下、この発明の主題の様々な具体化を、添付図面を基に、その利点と共に、詳述する。
【発明の効果】
【００２１】
この発明の主題は、環流ダイオードを内蔵した絶縁ゲート型バイポーラトランジスタにおける、ＩＧＢＴとしての電気的特性（ＶＣＥ（sat））及びダイオードとしての電気的特性（Ｖｆ）の両方を、共に相対的に低い実用的レベル値に維持することが出来ると言う効果を奏する。
【００２２】
より詳細には、第２半導体層が第２主面に占める比率が３０％以上乃至８０％の範囲内にあるので、ＩＧＢＴのＶＣＥ（sat）を相対的に低いレベルに抑えることが出来る。あるいは、第１半導体層が第２主面に占める比率が２０％以上乃至７０％の範囲内にあるので、ダイオードのＶｆを相対的に低いレベルに抑えることが出来る。そして、第１半導体層の幅と第２半導体層の幅との和が５０μｍ以上の値に制御されているので、ＩＧＢＴのＶＣＥ（sat）特性及びダイオードのＶｆ特性を共に実用的且つ相対的に低いレベルに抑えることが出来る。
【発明を実施するための最良の形態】
【００２３】
図１は、従来のインバータ回路における、スイッチング素子と当該スイッチング素子に逆並列接続されるフリーホイールダイオードとの２チップから成る回路要素に、本発明に係るフリーホイールダイオード内蔵型のＩＧＢＴを適用したときのインバータ回路の構成を示す図である。即ち、本インバータ回路においては、スイッチング素子であるＩＧＢＴとフリーホイールダイオード（ＦＷＤ）とで構成される領域が、１チップで、換言すれば、新構造のＩＧＢＴのみで、構成される。
【００２４】
尚、図１の回路における実動作は、従来のものと同一である。即ち、本回路が、適当な組み合わせから成る３相分のＩＧＢＴをオンに制御して直流電源とモータ負荷Ｍとを互いに接続させると、直流電圧がモータＭに印加され、次第に電流が増加する。その後、本回路が、オン状態にある各ＩＧＢＴをオフに制御すると、Ｌに蓄積されたエネルギーにより電流が流れ続け様とするが、先にオンしたＩＧＢＴと直列に接続された他方のＩＧＢＴが逆方向に電流を流すため、モータＭは直流電源に逆接続された状態となり、モータ電流は、急激に遮断されること無く、流れ続けると共に、Ｌに蓄積されたエネルギーは次第に直流電源に返され、電流は次第に減少する。
【００２５】
この様に、１チップのＩＧＢＴで以ってインバータ制御が可能となり、インバータを制御する半導体装置の小型化が達成される。
【００２６】
以下においては、この発明の本質部分であるフリーホイールダイオード内蔵型ＩＧＢＴの特徴的構造と、その新規な製造方法とを、図面に基づき記載する。
【００２７】
（実施の形態１）
図２は、本実施の形態の一例であるＦＷＤ内蔵型ＩＧＢＴの構造の一部分を示す縦断面図であり、図２中、方向Ｘはシリコンウエハのウエハ幅方向であり、方向Ｙはウエハ厚み方向である。図２の半導体装置は、ＤＭＯＳ構造のＭＯＳＦＥＴセルを有するＦＷＤ内蔵型ＩＧＢＴに対して、以下に記載する本実施の形態の特徴を適用したものである。
【００２８】
先ず、本半導体装置のシリコンウエハは、１）その中核部として、第１主面１Ｓ１及び第２主面１Ｓ２を有し且つ第１導電型（ここではＮ型）の不純物を有するＮ−型半導体基板（Ｎ−層とも称す）１と、２）半導体基板１の第１主面１Ｓ１側に、つまり、第１主面１Ｓ１上及び第１主面１Ｓ１より所定の深さまでの半導体基板部分内に、形成された、絶縁ゲート型トランジスタ（ここではＮ型チャネルを有するＭＯＳＦＥＴ）のセルとを有する。即ち、当該絶縁ゲート型トランジスタは、第１主面１Ｓ１より上記深さまで半導体基板１の内部に向けて形成された第２導電型（ここではＰ型）のベース領域２内に、そのオン動作時に第１導電型のチャネル（Ｎ型チャネル）を形成する。より具体的には、本装置における絶縁ゲート型トランジスタセルは、Ｉ）Ｐ型の不純物を拡散することによりＮ−基板１の第１主面１Ｓ１下方に選択的に形成されたＰベース領域２と、ＩＩ)高濃度のＮ型の不純物をＰベース領域２の表面より同領域２の内部に対して選択的に拡散することにより形成されたＮ＋ソース領域３と、ＩＩＩ) Ｎ−基板１の第１主面１Ｓ１の内で、Ｐベース領域２のエッジ部とソース領域３のエッジ部とで挟まれた領域、ソース領域３のエッジ部寄りのソース領域表面一部分、及びＰベース領域２のエッジ部の外側部分から成る領域上に形成されたゲート酸化膜４と、ＩＶ）ゲート絶縁膜４の上側表面上に形成されたポリシリコンのゲート電極５と、Ｖ) ゲート酸化膜４及びゲート電極５の露出表面を被覆する層間絶縁膜６とから構成されている。そして、ゲート電極５直下のＰベース領域２の部分が、チャネル領域となる。尚、Ｐベース領域２とソース領域３とは、ゲート酸化膜４をマスクとして形成される。
【００２９】
更に、本半導体装置は、３）層間絶縁膜６の上面を被覆する様に第１主面１Ｓ１上に形成されており、且つ、Ｐベース領域表面の中央部に該当する第１主面１Ｓ１の領域において上記絶縁ゲート型トランジスタのＰベース領域２と電気的に接触する第１主電極（ここではエミッタ電極）７と、４）半導体基板１の第２主面１Ｓ２の内で上記絶縁ゲート型トランジスタに対向する第１領域上に、ウエハ幅方向Ｘに延在する様に形成されており、且つ、第１導電型の不純物を有する第１半導体層（ここではＮ＋カソード層）８と、５）半導体基板１の第２主面１Ｓ２の内で、上記第１領域に隣接すると共に上記絶縁ゲート型トランジスタに対向する第２領域上に、ウエハ幅方向Ｘに延在する様に形成されており、且つ、第２導電型の不純物を有する第２半導体層（ここではＰ＋コレクタ層）９とを、有している。
【００３０】
更に、本装置は、第１半導体層８上及び第２半導体層９上に形成された第２主電極（ここではコレクタ電極）１０を有している。ここで、第２主電極１０と、第１半導体層８及び第２半導体層９との界面ＩＦは、第１主面１Ｓ１と平行である。この様に、Ｎ−基板裏面上方のコレクタ電極１０は、Ｐ＋コレクタ層９及びＮ＋カソード層８に、それぞれ、第２界面ＩＦ２及び第１界面ＩＦ１を介して電気的且つ機械的に接続されている。
【００３１】
本装置の特徴的構成要素は、以下の点にある。
【００３２】
先ず、Ｃ１）第１主面１Ｓ１と界面ＩＦとの間の厚み、即ち、ウエハ厚みＤは、２００μｍ以下であり、Ｃ２）第１半導体層８及び第２半導体層９の各々の厚みＴ８及びＴ９は、共に２μｍ以下である（例えば０．５μｍ）。そして、Ｃ３）界面ＩＦに対する、第１半導体層８と第２主電極１０との第１界面ＩＦ１の占有率は、２０％乃至７０％の範囲内の値である、あるいは、界面ＩＦに対する、第２半導体層９と第２主電極１０との第２界面ＩＦ２の占有率は、３０％乃至８０％の範囲内の値である。
【００３３】
更に、Ｃ４）第１主面１Ｓ１と平行であり且つ第１半導体層８及び第２半導体層９の配列方向に該当するウエハ幅方向Ｘにおける、第１半導体層８の第１幅と第２半導体層９の第２幅との和は、５０μｍ乃至２００μｍの範囲内の値に設定されている。
【００３４】
以上の通り、その厚さＤが２００μｍ以下の値に製造時に制御されたＮ−基板１の下面上に、共にその厚みが２μｍ以下に製造時に制御された、Ｐ＋コレクタ層９とＮ＋カソード層８とが、別々の半導体層として、しかも、両層８及び９の幅の総和が５０μｍ乃至２００μｍの範囲内となる様に、形成されている。
【００３５】
次に、図２のＦＷＤ内蔵型ＩＧＢＴの動作について記載する。図２の構造において、エミッタ電極７とコレクタ電極１０間に所定のコレクタ電圧ＶＣＥを印加し、且つ、エミッタ電極７とゲート電極５間に所定のゲート電圧ＶＧＥを印加する（ゲートをオンする）と、チャネル領域がＮ型領域に反転し、Ｐベース領域２内に、Ｎ−層１とＮ＋層３とを電気的に架橋するチャネルが形成される。このチャネルを通じて、エミッタ電極７より電子がＮ−層１内に注入される。この注入された電子により、Ｐ＋コレクタ層９とＮ−層１間が順バイアスされ、Ｐ＋コレクタ層９からホールが注入され、Ｎ−層１の抵抗が大幅に下がり、ＩＧＢＴの電流容量は増大する。本装置においては、Ｎ＋カソード層８もＰ＋コレクタ層９間に挟まれる態様でコレクタ電極１０上に形成されているので、Ｐ＋コレクタ層９のみがコレクタ電極上に全面的に形成されたＦＷＤ非内蔵型のＩＧＢＴと較べるとＰ＋コレクタ層９からのホールの注入が起こりにくいが、後述する通り、Ｐ＋コレクタ層９のサイズを適正値に合わせることで、実用レベルでのＩＧＢＴ動作を達成することは可能である。
【００３６】
次に、本装置におけるＩＧＢＴのオン状態からオフ状態への移行動作について記載する。図２の構造において、オン状態時にエミッタ電極７とゲート電極５間に印加されたゲート電圧ＶＧＥを０Ｖに、又は、エミッタ電極７とゲート電極５間を逆バイアスにする（ゲートをオフする）と、Ｎ型に反転していたチャネル領域がＰ領域に戻り、エミッタ電極７からの電子の注入のストップにより、Ｐ＋コレクタ層９からのホールの注入も止まる。その後、Ｎ−層１に溜まっていた電子とホールとは、それぞれ、コレクタ電極１０及びエミッタ電極７へと抜けて行くか、あるいは、Ｎ−層１内で互いに再結合して消滅する。オフ状態で、エミッタ電極７とコレクタ電極１０間に印加出来るコレクタ電圧ＶＣＥは、Ｎ−層１の不純物濃度と厚みとによって、決定される。
【００３７】
又、本装置においては、Ｎ＋カソード層８が、Ｎ−基板下面１Ｓ２上に、両Ｐ＋コレクタ層９に挟まれる態様で、形成されている。この構造に伴い、負荷のＬに蓄積されたエネルギーによって、本ＩＧＢＴに、極性が逆の電圧ＶＥＣが印加されると、Ｎ−層１を挟んでＮ＋カソード層８と第１主面１Ｓ１側のＰベース領域２とから形成されるＰＩＮ型接合ダイオードに、順方向電流が流れる。このＮ＋カソード層８により形成される内蔵ダイオードが、従来の逆並列接続されていたフリーホイールダイオードの代わりとして機能するため、フリーホイールダイオードを接続しなくても、蓄積されたエネルギーによるＩＧＢＴの特性損失と言う事態が起こらなくなる。つまり、本装置のＩＧＢＴは、フリーホイールダイオードとしても動作する。
【００３８】
更に、ダイオードがオンした状態において、当該ＩＧＢＴ（例えば高電位側のＩＧＢＴ：図１参照）と直列に繋がったＩＧＢＴ（例えば低電位側のＩＧＢＴ：図１参照）がオンすると、当該ＩＧＢＴに内蔵された本ダイオードのＰベース領域２からのホールの注入が止まり、且つ、カソードＮ＋層８からの電子の注入も止まる。その後、Ｎ−半導体基板１内に溜まっているキャリヤたる電子とホールとは、それぞれ、コレクタ電極１０及びエミッタ電極７へ抜けて行くか、あるいは、Ｎ−半導体基板１内で互いに再結合して消滅する。このとき、ダイオードがオン状態のときに流れていた電流と逆向きの電流が流れる。この電流は「リカバリー電流」と呼ばれ、このリカバリー電流を少なくすることは、ダイオードに求められる特性である。
【００３９】
＜シミュレーションによる検証＞
上記動作内容に関して、シミュレーションソフトとしてＭＥＤＩＣＩを用いて、本装置の動作について検証した。その際のシミュレーションの対象となった構造は、図３に示す半導体構造である。即ち、不純物濃度１Ｅ１９であり且つ厚さ３μｍのＰ層（ダイオードの順方向降下電圧Ｖｆを算出する場合にのみ当該Ｐ層が適用される）、又は、不純物濃度１Ｅ１９であり且つ厚さ１μｍのＮ層（ＩＧＢＴの飽和状態におけるコレクタ−エミッタ間電圧値ＶＣＥ（sat）を算出する場合にのみ当該Ｎ層が上記Ｐ層に代えて適用される）の何れか一方が、Ｎ−層の上側表面上に配設されており、Ｎ−層の下側表面（裏面）上に、不純物濃度１Ｅ１９で且つ厚さ０．３μｍのコレクタＰ層と、不純物濃度１Ｅ１９で且つ厚さ０．３μｍのカソードＮ層が、それぞれ隣接する態様で配設されている。図３中のＸ及びＹ方向は、図１のＸ及びＹ方向にそれぞれ該当する。本シミュレーション構造においては、コレクタＰ層及びカソードＮ層が共にウエハプロセス（Ｗ／Ｐ）の最後の段階において実際には製造される点を考慮して、両層の厚みは共に０．３μｍと設定されている。尚、本願発明者の実施品の一例では、コレクタＰ層及びカソードＮ層の厚みは共に０．５μｍ程度である。従って、実際のシミュレーションにおいて内蔵型ダイオード及びＩＧＢＴの各々のオン電圧を算出するに当たっては、一方で、１）図３の最上層が上記Ｐ型表面層で以って構成され且つ＋電位が上記Ｐ型表面層に印加されているものと想定した上で、ダイオードの順方向降下電圧Ｖｆが計算され、他方で、２）図３の最上層が上記Ｎ型表面層で以って構成され且つ最下層のコレクタＰ層に＋電位が印加されているものと想定した上で、ＩＧＢＴの飽和状態におけるコレクタ−エミッタ間電圧値ＶＣＥ（sat）が計算された。
【００４０】
先ず、図３に示される構造において、コレクタＰ層及びカソードＮ層がＮ−層裏面上に幅方向Ｘに関して１／２ずつ形成されているものとして（従って、両層の幅寸法は互いに等しい）、ウエハ厚みＤを、５０μｍから５００μｍまでの範囲内で変更したときの、ＩＧＢＴの飽和状態におけるコレクタ−エミッタ間電圧値ＶＣＥ（sat）と、ＩＧＢＴ内のダイオードの順方向降下電圧Ｖｆとを算出した。そのときの両電圧値ＶＣＥ（sat）及びＶｆのウエハ厚み依存性を、図４に示す。図４において、白枠内の１０μｍ，５０μｍ，１００μｍ，２００μｍの各値は、コレクタＰ層の幅寸法と隣接するカソードＮ層の幅寸法との総和Ｗ（図３参照）たるセルサイズの値を示している。従って、図４は、両電圧値ＶＣＥ（sat）及びＶｆのウエハ厚み依存性のみならず、セルサイズ依存性をも示している。図４より理解される通り、ＶＣＥ（sat）とＶｆとは共に、ウエハ厚み（実質的にはＮ−層の厚み）の増大と共に増加しており、しかも、ウエハ厚みが２００μｍを越えると、急激にＶＣＥ（sat）とＶｆとが共に急上昇している。ここで、通常必要なＮ−層の厚みは、保持耐圧が６００Ｖの場合では５０μｍ程度であり、１２００Ｖの場合だと１００μｍ程度であり、概ね、５０μｍ〜１５０μｍの範囲内の値である。そして、従来のＩＧＢＴでは、通常、ウエハ厚みは２５０μｍ〜６００μｍの範囲内の値であり、Ｐ＋コレクタ層の厚みは比較的厚く設定されている。図４の電気的特性結果より明らかに結論し得る点は、ＦＷＤ内蔵型ＩＧＢＴにおいては、「ＩＧＢＴ＋ダイオード」の構造を、２００μｍを越える厚みのウエハ上に作成することは、ＩＧＢＴとダイオードとの性能を考える上で深刻な問題を惹起させるので、ウエハ厚みを少なくとも２００μｍ以下に設定する必要性があると言うことである。
【００４１】
次に、Ｎ−層の裏面に形成するコレクタＰ層とカソードＮ層との幅方向に関する最適化を検討するために、コレクタＰ層とカソードＮ層とのトータル幅Ｗを１０μｍ、５０μｍ、１００μｍ及び２００μｍの各４仕様に設定した上で、ウエハ厚みＤを５０μｍ、１００μｍ、２００μｍ、及び５００μｍと順次に変更し、コレクタＰ層とカソードＮ層の比率（セルサイズＷ中に占める各層の配分率）を各値に振り分けた場合における、両電圧ＶＣＥ（sat）及びＶｆの算出結果を、図５乃至図８の各図面に示す。尚、図５乃至図８の各図面における横軸は、コレクタＰ層９の占有率Ｐを示している。従って、図５乃至図８の各図面における横軸の値Ｐを１００％から差し引いた値は、逆に、カソードＮ層８の占有率（１００−Ｐ）を与える。図５〜図８より明らかな通り、コレクタＰ層９の占有率Ｐが少なくなると（逆に言えば、カソードＮ層８の占有率が増大すると）、又、カソードＮ層８の比率が少なくなると（逆に言えば、コレクタＰ層９の比率が増大すると）、ＩＧＢＴの電圧ＶＣＥ（sat）とダイオードの電圧Ｖｆとが共に上昇すると言う傾向がある。特に、ウエハ厚みが５００μｍの時は、セルサイズＷを変えても両電圧値ＶＣＥ（sat）及びＶｆは共に相対的に高く、ウエハ厚みが５００μｍのデバイスは、電気的特性上、実使用に向いていないと、評価し得る。これらの図面より、ウエハ厚みＤを２００μｍ以下に設定した場合において、ＩＧＢＴとダイオードとを１チップ内に取り込んだ、電気的特性の良好な、実使用可能なデバイスを提供するためには、コレクタＰ層９の比率ないしは占有率は３０％以上８０％以下の範囲内の値であることが望ましく、又、カソードＮ層８の比率ないしは占有率は２０％以上７０％以下の範囲内の値であることが望ましいと、言える。
【００４２】
上記結果より求めたセルサイズＷと両電圧ＶＣＥ（sat）及びＶｆとの関係を、図９に示す。図９において、括弧内の各値５０μｍ、１００μｍ、２００μｍ、５００μｍは、ウエハ厚みＤを示す。図９より明らかな通り、セルサイズＷ（図３）が５０μｍ以上の範囲においては、各ウエハ厚みＤ（実質的にはＮ−層の厚みで決まる）に対して、両電圧値ＶＣＥ（sat）及びＶｆの各々は共にセルサイズ依存性を呈しなくなり、ほぼ同じレベルを維持し続ける。従って、ウエハ厚みＤ≦５００μｍないしはウエハ厚み≦２００μｍにおいては、幅方向ＸにおけるセルサイズＷを５０μｍ以上に設定するのが、ＩＧＢＴ及びＦＷＤの電気的特性の観点から見て望ましいと、結論付け得る。
【００４３】
＜変形例１＞
図２の構造に代えて、図１０に示す様な変形を行っても、同様な作用効果が達成される。図１０においては、ベース領域２とエミッタ電極７との界面直下に位置する裏面上半導体層は第２半導体層９となり、図２と比較して、第１及び第２半導体層８及び９の配設位置が逆転している。
【００４４】
＜変形例２＞
図２又は図１０の構造に代えて、図１１に示す様な変形を行っても、基本的に同様な作用効果が得られる。図１１においては、第１半導体層８と第２半導体層９との間にＮ−層１の裏面側一部が介在している。このＮ−層部分の幅方向Ｘにおける寸法Ｗ１及びＷ２のセルサイズ中に占める比率によっては、Ｉ）コレクタＰ層９の占有率を３０％以上８０％以下の範囲内の値に設定したときには、カソードＮ層８の占有率は図２ないしは図３における場合の比率２０％〜７０％よりも狭まる。逆に、ＩＩ）カソードＮ層８の占有率を２０％以上７０％以下の範囲内の値に設定したときには、コレクタＰ層９の占有率は図２ないしは図３における場合の比率３０％〜８０％よりも狭まる。この変形例においても、セルサイズの範囲は、図９に基づき設定される。
【００４５】
＜変形例３＞
図２、図１０及び図１１においてはＤＭＯＳ構造のＭＯＳＦＥＴセルに本発明の特徴を適用したものであるが、既述した本発明の特徴（ウエハ厚みＤの範囲限定、第１及び第２半導体層８＆９の厚み範囲の限定、第１及び第２半導体層８＆９の各々における占有率の限定、及び、セルサイズの範囲限定）を、そのまま、トレンチ型ＭＯＳ構造の絶縁ゲートトランジスタ（ＭＯＳＦＥＴ）セルを有するＦＷＤ内蔵型ＩＧＢＴに対して適用しても良い。この適用例を、図１２に示す。本構造においても、単にＭＯＳＦＥＴセル構造が変更されるにすぎないので、実施の形態１、その変形例１及び２において記載したものと同様の作用効果が得られる。
【００４６】
尚、トレンチ型ＭＯＳＦＥＴセルを有するＩＧＢＴにおいては、ＤＭＯＳ構造型のＭＯＳＦＥＴセルを有するＩＧＢＴと比較して、寄生トランジスタが動作しにくくなると言う利点がある。これは、ゲートを溝内に形成すると、表面に多数形成されているＭＯＳ構造の密度が上がり、ＭＯＳＦＥＴセルに流れる電流密度が下がるためである。従って、図１２のＦＷＤ内蔵型ＩＧＢＴにおいては、そのセルの構造に起因して、図２の装置と比較してＩＧＢＴのＶＣＥ（sat）がより一層下がり、ダイオードのリカバリー電流もより一層下がる。
【００４７】
又、本発明の上記特徴点を、Ｖ字型のＭＯＳＦＥＴセルを有するＦＷＤ内蔵型ＩＧＢＴに適用しても良い。
【００４８】
（実施の形態２）
図１３は、本実施の形態に係るＦＷＤ内蔵型ＩＧＢＴを示す縦断面図である。図１３の装置は、Ｎ−層１内にまで形成された各溝の中にゲート電極が充填形成されたトレンチ型ＭＯＳＦＥＴセルを備える図１２の装置に対して、隣合うトレンチ（溝）で挟まれ且つＰベース層２とＮ−層１とで挟まれたＮ層１１を追加した構造を有している。その他の構造は、図１２の構造と同一である。
【００４９】
図１３の装置におけるＩＧＢＴとしての動作は、図１２のＩＧＢＴとしての動作と基本的に同一である。しかしながら、図１３の装置では、Ｐベース領域２の直下にＮ−半導体基板１よりも不純物濃度の高いＮ層１１が配設されているので、裏面のＰ＋コレクタ層９よりＮ−層１内に注入されたホールは、その拡散の途中に存在するＮ層１１によって作られるポテンシャルバリアによって、その動きが妨げられる結果、Ｐベース領域２とＮ層１１との界面直下付近にホールが蓄積することとなる。このため、図１３の構造によれば、ＩＧＢＴの電圧値ＶＣＥ（sat）を、Ｎ層１１が存在しない場合よりも、より低減することが出来る。
【００５０】
そして、ターンオフの時にはＮ層１１は空乏化されるので、オフ過程でＮ層１１は殆ど影響を与えることはない。
【００５１】
これに対して、図１３の構造がダイオードとして動作する場合には、Ｎ層１１は、Ｐベース領域２からのホールの注入を抑制する。一般に、ダイオードのリカバリー電流は、ダイオードのアノード近辺のキャリヤ密度に依存することが、知られている。このため、Ｎ層１１の存在によって、Ｐベース領域２からのホールの注入量が抑制されることでアノード近辺のキャリヤ密度が下がる結果、ダイオードがオン状態からオフ状態に移行する過程におけるリカバリー動作において、リカバリー電流のピーク値がより小さくなる。
【００５２】
つまり、図１３のＮ層１１の存在は、Ｉ）ＩＧＢＴ動作時においては、Ｎ−基板１からＰベース領域２へのホールの動きを妨げることでオン電圧のより一層の低減化に大いに寄与し、ＩＩ）ダイオード動作時においては、Ｐベース領域２からＮ−基板１へのホールの動きを妨げることになるため、アノード近辺のキャリヤ密度をより減少させてリカバリー特性の改善化を図ることに大いに寄与するのである。
【００５３】
以上の様に、ゲートを溝内部に充填形成し且つ溝間に基板１よりも高濃度のＮ層１１を設けることで、ＩＧＢＴ動作及びダイオード動作共に、特有の効果がもたらされるので、このＮ層１１を導入する技術は、ＩＧＢＴとダイオードとを同一チップ内に形成する場合に、特に有効である。
【００５４】
尚、Ｎ層１１をＰベース領域２とＮ−半導体基板１との間に挿入すると言う発想を、図２の構造に適用することも可能である。この様な適用例を、図１４の縦断面図に示す。尚、図２の構造に対してＰベース領域２の底面周囲を取り囲むＮ層１１を設けるときには、Ｎ層１１を設けないときと比較して、耐圧が低下すると言う弱点が新たに生じる。
【００５５】
この点、トレンチ型の図１３の構造においては、Ｎ層１１を設けても耐圧の低下と言う問題が何等生じない。この意味でも、Ｎ層１１を図１２の構造に適用した図１３の構造が持つ技術的意義は大きいと、言える。
【００５６】
尚、Ｎ層１１を一般的に表現すれば、次の通りとなる。即ち、半導体基板１は、ベース領域２と半導体基板１との界面から半導体基板１の内部に向けて形成された第１導電型の半導体層１１を備えており、半導体層１１は、半導体層１１と界面を成す半導体基板１の部分のそれよりも高不純物濃度を有する。
【００５７】
（実施の形態３）
本実施の形態に係るＦＷＤ内蔵型ＩＧＢＴの製造方法の骨子は、１）第１導電型の半導体基板の第１主面側にＭＯＳＦＥＴセル及びＩＧＢＴ用第１主電極を形成し、２）当該ＭＯＳＦＥＴセル形成後における半導体基板を、その第２主面（第１主面に略平行に対向する表面）側より研磨して、半導体基板の厚みを２００μｍ以下にし、３）研磨後の半導体基板の第２主面の内でＭＯＳＦＥＴセルに対向する領域より半導体基板内部に向けて、第１導電型の第１半導体層及び当該第１半導体層に隣接する第２導電型の第２半導体層を形成し、４）第１及び第２半導体層形成後の半導体基板の第２主面上に、第１及び第２半導体層と接触したＩＧＢＴ用第２主電極を形成すると言うものである。
【００５８】
この様に、本実施の形態の製造工程によれば、比較的工程数が多いＭＯＳＦＥＴセル製造工程の終了後に、換言すれば、ウエハプロセス全工程の後半段階において、半導体基板の第２主面側に第１及び第２半導体層を形成すれば良いので、半導体基板、第１半導体層及び第２半導体層の各厚みをＦＷＤ内蔵型ＩＧＢＴの電気的特性を良好なものにすると言う観点から要求される所定の範囲内に制御し易く、且つ、シリコンウエハ自体の取り扱いを簡単化することが出来る。特に、上記工程２）の様に、第１主面側にＭＯＳＦＥＴセルを設けた後、未だ第１半導体層及び第２半導体層が形成されていない第２主面側部分を研磨するだけで、所定の厚みの半導体基板を生成することが出来るので、ＭＯＳＦＥＴセル、第１半導体層及び第２半導体層の各構造を損傷させることなく、半導体基板の厚みを制御出来ると言う利点も、得られる。これらの利点をウエハプロセス全工程の観点から見た場合、本実施の形態は、従来の製造工程と比較して、総じて、ＦＷＤ内蔵型ＩＧＢＴの製造を容易化し得ると、評価し得る。
【００５９】
以下、図面に基づき、上記骨子の具体化を詳述する。
【００６０】
図１５乃至図１９は、図２に示されるＦＷＤ内蔵型ＩＧＢＴ装置の製造工程の各段階における装置構造を示す縦断面図である。
【００６１】
先ず、図１５に示す通り、Ｎ−基板１（第１導電型の半導体基板に該当）となるＮ型シリコン基板を用意する。この段階におけるウエハの厚みとしては、ウエハがその後のウエハプロセス（Ｗ／Ｐ）で加えられる様々な負荷に対して充分に耐え得る様な厚みとされている。例えば、５００μｍ程度のウエハが、Ｎ−基板１として用いられる。この様な厚みを有するＮ型シリコン基板は、自ら生成しても良いし、あるいは、ウエハメーカーから購入しても良い。
【００６２】
次に、図１６に示す工程において、Ｎ−基板１の上側表面ないしは第１主面１Ｓ１側に、つまり、第１主面１Ｓ１上及び第１主面１Ｓ１からＮ−基板内部に、ＭＯＳＦＥＴのセル（各要素２，３，４，５，６より成る部分）を形成すると共に、Ｎ＋層３で挟まれた第１主面１Ｓ１の領域上及び絶縁層６の表面上に、第１主電極７を形成する。尚、本工程には、既知のＭＯＳＦＥＴ製造方法が適用される。
【００６３】
次に、図１７に示す工程において、図１６に示すＮ−基板１の下側表面ないしは第２主面１Ｓ２Ａ側のＮ−基板１を研磨して、研磨後のＮ−基板１のウエハ厚を２００μｍ以下に設定する。その上で、研磨後のＮ−基板裏面ないしは第２主面１Ｓ２の内で、コレクタＰ層（第２半導体層）が形成されるべき第２領域より、ボロンをＮ−基板１内に部分的に注入する。
【００６４】
次に、図１８に示す工程において、研磨後の第２主面１Ｓ２の内でカソードＮ層（第１半導体層）となるべき第１領域より、リンをＮ−基板１内に部分的に注入する。
【００６５】
その後、図１９に示す工程において、リン注入後の第２主面１Ｓ２上に、第２主電極１０を形成する。この際、第２主電極１０を形成する際の熱処理によって、先に注入したボロンとリンとが活性化する。更に、その後、注入したボロン及びリンを活性化させるための熱処理（熱処理温度は４５０℃以下）を追加することも可能である。これにより、最大で約２μｍの厚みを有する第１及び第２半導体層８及び９が、第２主面１Ｓ２側のＮ−基板１内に形成される。
【００６６】
本製造方法では、所定の厚み（２００μｍ以内）に研磨されて比較的薄い状態となったウエハを取り扱う工程が、製造方法の最後の段階における処理だけとなるので、特開平6-196705号公報に記載の従来工程と比べて、ウエハが薄い状態における処理が少なくて済むので、製造時におけるウエハの割れ等の不良率発生を少なくすることが出来る。本願発明者は、Ｐ＋コレクタ層９及びカソードＮ＋層８の深さないしは厚みが例えば０．５μｍ程度となる様に、図１７〜図１９に関して記載した全工程を制御している。
【００６７】
ここで、図１７及び図１８の工程においては、コレクタＰ層９とカソードＮ層８とを形成する際に、それぞれの位置合わせが必要となる。この位置合わせ方法としては、例えば、両面マスクアライメントが可能な写真製版装置を利用することが出来る。特に、この写真製版装置を用いる場合には、位置合わせのために何らかの方策を製作中のデバイス側に対して施すことは必要でなくなり、表面たる第１主面１Ｓ１側にＭＯＳＦＥＴセルを形成する際に使用したマスクアライメントのためのマーク（第１主面上のパターン）を、そのまま使用することが出来る。
【００６８】
別の位置合わせ方法としては、図２０及び図２１に例示する様な変形例が考えられる。即ち、図１７の工程においてコレクタＰ層を部分的に形成するに際して、図２０に示す様に、Ｐ層を形成するためのレジストを形成する。次に、ボロンを注入する前に、図２１に示す様に、レジスト周辺におけるＮ−層１の第２主面側部分をエッチングする。この際、次の写真製版を行う場合のマスクアライメント用マークを、形成する。即ち、エッチングで出来る第２主面凸部（エッチングパターン）が、ここで使用するマスクアライメント用マークとなる。その上でボロンを注入し、次に、図１８に示す、カソードＮ層を部分的に形成する工程において、その際に必要なマスクアライメントを行うに当って、上記の通りに形成したマークを利用する。本方法によれば、両面マスクアライメント可能な写真製版装置を利用すること無く、コレクタＰ層９とカソードＮ層８とを形成する際に必要な位置合わせを達成することが出来る。
【００６９】
尚、本実施の形態においては、コレクタＰ層９とカソードＮ層８とを形成する順序（図１７と図１８との順序）を入れ替えても良い。
【００７０】
又、当然の事ながら、本実施の形態の製造方法は、図１２の様なトレンチ型のＦＷＤ内蔵型ＩＧＢＴにも適用可能である（単に、図１６で用いられるＭＯＳＦＥＴ製造工程が既知のトレンチ型のものに置き換えられるだけにすぎない）。
【００７１】
（実施の形態４）
本実施の形態に係るＦＷＤ内蔵型ＩＧＢＴの製造方法の骨子は、１）第１導電型の半導体基板の第１主面側にＭＯＳＦＥＴセルを形成し、２）当該ＭＯＳＦＥＴセル形成後における半導体基板を、その第２主面側より研磨して、半導体基板の厚みを２００μｍ以下に設定し、３）研磨後の半導体基板の第２主面の内でＭＯＳＦＥＴセルに対向する領域より半導体基板内部に向けて、第１導電型の第１半導体層及び当該第１半導体層に隣接する第２導電型の第２半導体層を形成し、４）第１及び第２半導体層形成後の半導体基板における第１主面上及び第２主面上に、ＩＧＢＴ用の、第１主電極及び第２主電極を、それぞれ形成すると言うものである。
【００７２】
以下、図面を参照して、本実施の形態に係るＦＷＤ内蔵型ＩＧＢＴの製造方法の一例を詳述する。
【００７３】
図２２乃至図２７は、図２に示されるＦＷＤ内蔵型ＩＧＢＴ装置の製造工程の各段階における装置構造を示す縦断面図である。
【００７４】
先ず、図２２に示す工程において、Ｎ−基板１となるＮ型シリコン基板を、自ら製作あるいは購入することによって、用意する。
【００７５】
次の図２３に示す工程において、Ｎ−基板１の表面たる第１主面側に、ＭＯＳＦＥＴのセルを形成する。ここでは、実施の形態３とは異なり、第１主電極をこの段階においては形成しない。
【００７６】
次の図２４に示す工程において、先ず、第２主面側（裏面側）よりＮ−基板１を研磨して、その厚みを２００μｍ以下に設定し、その上で、第２主面側のＮ−基板部分中、コレクタＰ＋層となるべき領域に、ボロンを部分的に注入する。
【００７７】
次の図２５に示す工程において、第２主面側（裏面側）のＮ−基板部分中、カソードＮ＋層となるべき領域に、リンを部分的に注入する。
【００７８】
次の図２６に示す工程において、８００℃以上の温度で熱処理を行い、注入したボロン及びリンを活性化する。これにより、第２主面側（裏面側）のＮ−基板部分中に、互いに隣接し合ったＰ＋コレクタ層９及びカソードＮ＋層８が形成される。このときの両層８及び９の各厚みは、２μｍ以下に制御される。
【００７９】
最後に、図２７に示す工程において、表面上と裏面上とにそれぞれ第１及び第２主電極７及び１０を形成する。
【００８０】
本実施の形態によれば、実施の形態３と比較して、第１及び第２主電極の何れも存在し無い状態で、ボロン及びリンを活性化するための上記熱処理を行うことが可能となるので、不純物の活性化率を大きくすることが出来る結果、ボロン及びリンをＮ−基板１内にイオン注入する際の注入量を実施の形態３と比較して少なく制御することが可能となる。しかも、実施の形態３では活性化後の不純物濃度に限界があるが、本実施の形態では、活性化後の不純物濃度の限界が比較的に高くなり、その分だけ、設計の自由度を高めることが出来る。以上を要すれば、本製造方法においては、第１主電極と第２主電極との形成前に、第１半導体層と第２半導体層の注入を行い、且つ、その後に８００℃以上の熱処理を印加するので、第１半導体層８と第２半導体層９との製造マージンが増加する。
【００８１】
尚、本実施の形態においても、コレクタＰ＋層とカソードＮ＋層とを形成する順序を入れ替えても良く、又、本実施の形態を図３の様なトレンチ型のＦＷＤ内蔵型ＩＧＢＴにも適用可能であることは言うまでもない。
【００８２】
（付記）
上記の各実施の形態においては、便宜上、ＮチャネルのＦＷＤ内蔵型ＩＧＢＴについて一貫して記載しているが、当然の事ながら、本発明に係るＦＷＤ内蔵型ＩＧＢＴはＰチャネル型のものに適用出来る。この場合、Ｐ型半導体基板が「第１導電型の半導体基板」に該当し、ＩＧＢＴのＮ型ベース領域が「第２導電型のベース領域」に該当し、コレクタ電極が「第１主電極」に該当し、エミッタＰ＋層及びＮ＋エミッタ層がそれぞれ「第１半導体層」及び「第２半導体層」に該当することになる。
【００８３】
（第１及び第２半導体層の相互配置関係）
各実施の形態１〜４において既述した、裏面側に共に位置する、第１半導体層（カソードＮ層）８及び第２半導体層（コレクタＰ層）９の平面的な乃至は２次元的な相互配置関係の具体例を、図２８〜図５２の各々に示す。ここで、図２８〜図５２の各々は、本半導体装置の裏面側から第２主電極（コレクタ電極）１０を介して両半導体層８，９を透視した際の、両層８，９の配置構造を模式的に描写した平面図である。以下、図２８〜図５２の各々に示される相互配置関係を簡潔に記載すれば、次の通りである。
【００８４】
即ち、図２８は、両層８，９が交互に紙面の左右方向Ｚに沿って延在しているストライプ構造の相互配置関係を成す場合を示しており、紙面中の断線Ｉ−ＩＩに関する縦断面構造は例えば図２の縦断面構造に該当する。これに対して、図２９は、両層８，９が交互に紙面の上下方向Ｘに沿って延在しているストライプ構造の相互配置関係を成す場合を示している。又、図３０は、両層８，９が第１格子構造（各セルは、正方形状を有し且つ互いに直交している）の相互配置関係を成す場合を示している。又、図３１は、図３０の場合と同じく、両層８，９が第２格子構造（但し、この場合には、各セルは任意の角度θにて相互にクロスしている）の相互配置関係を成す変形例を示している。又、図３２は、両層８，９が第１アイランド構造（Ｎ層の島が四角形の形状を有する）の相互配置関係を成す場合を示しており、図３３は、両層８，９が上記第１アイランド構造とは逆構成に該当する第２アイランド構造（Ｐ層の島が四角形の形状を有する）の相互配置関係を成す場合を示している。更に、図３４は、両層８，９が第３アイランド構造（Ｎ層の島が任意形状を、例えば円形状を有する）の相互配置関係を成す場合を示しており、図３５は、上記第３アイランド構造とは逆構成に該当する第４アイランド構造（Ｐ層の島が任意形状を、例えば円形状を有する）の相互配置関係を成す場合を示している。又、図３６は、セル群が第１ハニカム構造（ここでは、Ｐ層とＮ層とが概ね左右方向Ｚに沿ってストライプ形状を成す）の相互配置関係を成す場合を示しており、図３７は、セル群が第２ハニカム構造（ここでは、Ｐ層とＮ層とが概ね上下方向Ｘに沿ってストライプ形状を成す）の相互配置関係を成す場合を示しており、図３８は、セル群が第３ハニカム構造（ここでは、Ｐ層とＮ層とが斜め方向（時計周りとは逆方向に＋４５度だけ傾いた方向）に交互に並ぶ）の相互配置関係を成す場合を示しており、図３９は、セル群が第４ハニカム構造（ここでは、Ｐ層とＮ層とが斜め方向（時計周りに−４５度だけ傾いた方向）に交互に並ぶ）の相互配置関係を成す場合を示している。又、図４０は、第３格子構造（各セルは、長方形状を有し、且つ互いに直交していると共に、上下方向Ｘに沿って並んでいる）の相互配置関係の場合を示しており、図４１は、第４格子構造（各セルは、長方形状を有し、且つ互いに直交していると共に、左右方向Ｚに沿って並んでいる）の相互配置関係の場合を示しており、図４２は、第５格子構造（長方形状を有するセルと正方形状を有するセルとが、交互に且つ互いに直交していると共に、上下方向Ｘに沿って並んでいる）の相互配置関係の場合を示しており、図４３は、第６格子構造（長方形状を有するセルと正方形状を有するセルとが、交互に且つ互いに直交していると共に、左右方向Ｚに沿って並んでいる）の相互配置関係の場合を示している。又、図４４は、八角形と四角形との第１組合せ構造（ここでは、Ｎ層が八角形状を有し、Ｐ層が四角形状を有する）より成る相互配置関係の場合を示しており、図４５は、図４４の構造とは逆構造に該当する、八角形と四角形との第２組合せ構造（ここでは、Ｐ層が八角形状を有し、Ｎ層が四角形状を有する）より成る相互配置関係の場合を示し���いる。又、図４６は、単位セルが第１三角形構造を成す相互配置関係の場合（三角形の底辺に沿う方向が左右方向Ｚに該当）を示しており、これに対して、図４７は、単位セルが第２三角形構造を成す相互配置関係の場合（三角形の底辺に沿う方向が上下方向Ｘに該当）を示している。又、図４８は、両層８，９が第１四角アイランド構造（四角形状を有すると共に、Ｎ層８の島の中に位置するＰ層９を有する各単位セルが、全体的に、Ｐ層９の中に存在している）を成す相互配置関係の場合を示しており、逆に、図４９は、両層８，９が第２四角アイランド構造（四角形状を有すると共に、Ｐ層９の島の中に位置するＮ層８を有する各単位セルが、全体的に、Ｎ層８の中に存在している）を成す相互配置関係の場合を示している。更に、図５０は、第１丸型アイランド構造（円形状を有すると共に、Ｎ層８の島の中に位置するＰ層９を有する各単位セルが、全体的に、Ｐ層９の中に存在している）を成す相互配置関係の場合を示しており、逆に、図５１は、第２丸型アイランド構造（円形状を有すると共に、Ｐ層９の島の中に位置するＮ層８を有する各単位セルが、全体的に、Ｎ層８の中に存在している）を成す相互配置関係の場合を示している。又、図５２は、局所的に見て上下方向Ｘに沿って延在するＮ層８とＰ層９とのストライプ構造からなる第１単位ユニットと、局所的に見て左右方向Ｚに沿って延在するＮ層８とＰ層９とのストライプ構造からなる第２単位ユニットとが、上下方向Ｘ及び左右方向Ｚに交互に配置されることによって全体的に格子状を成す相互配置関係の一例を示している。
【００８５】
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明のＦＷＤ内蔵型ＩＧＢＴを用いた電力変換回路を示す図である。
【図２】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴの一部分を示す縦断面図である。
【図３】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴを検証するために用いたシミュレーション用構造の縦断面図である。
【図４】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴにおけるシミュレーション結果を示す図である。
【図５】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴにおけるシミュレーション結果を示す図である。
【図６】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴにおけるシミュレーション結果を示す図である。
【図７】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴにおけるシミュレーション結果を示す図である。
【図８】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴにおけるシミュレーション結果を示す図である。
【図９】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴにおけるシミュレーション結果を示す図である。
【図１０】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴの変形例を示す縦断面図である。
【図１１】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴの他の変形例を示す縦断面図である。
【図１２】本発明の実施の形態１に係るＦＷＤ内蔵型ＩＧＢＴの更なる他の変形例を示す縦断面図である。
【図１３】本発明の実施の形態２に係るＦＷＤ内蔵型ＩＧＢＴの一部分を示す縦断面図である。
【図１４】本発明の実施の形態２に係るＦＷＤ内蔵型ＩＧＢＴの変形例を示す縦断面図である。
【図１５】本発明の実施の形態３に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図１６】本発明の実施の形態３に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図１７】本発明の実施の形態３に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図１８】本発明の実施の形態３に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図１９】本発明の実施の形態３に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図２０】本発明の実施の形態３に係るＦＷＤ内蔵型ＩＧＢＴの製造方法の変形例を示す縦断面図である。
【図２１】本発明の実施の形態３に係るＦＷＤ内蔵型ＩＧＢＴの製造方法の変形例を示す縦断面図である。
【図２２】本発明の実施の形態４に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図２３】本発明の実施の形態４に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図２４】本発明の実施の形態４に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図２５】本発明の実施の形態４に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図２６】本発明の実施の形態４に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図２７】本発明の実施の形態４に係るＦＷＤ内蔵型ＩＧＢＴの製造方法を示す縦断面図である。
【図２８】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図２９】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図３０】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図３１】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図３２】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図３３】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図３４】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図３５】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図３６】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図３７】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図３８】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図３９】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図４０】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図４１】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図４２】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図４３】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図４４】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図４５】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図４６】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図４７】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図４８】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図４９】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図５０】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図５１】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【図５２】本発明の各実施の形態における第１半導体層及び第２半導体層の平面的な乃至は２次元的な相互配置関係の具体例を示す平面図である。
【符号の説明】
【００８７】
１  Ｎ−基板、２  Ｐベース領域、３  エミッタ領域、４  ゲート絶縁膜、５  ゲート電極、６  層間絶縁膜、７  エミッタ電極、８  カソードＮ＋層、９  コレクタＰ＋層、１０  コレクタ電極、１Ｓ１  第１主面、１Ｓ２  第２主面、ＩＦ  界面、ＩＦ１  第１界面、ＩＦ２  第２界面、Ｘ  幅方向、Ｄ  ウエハ厚み（基板厚み）。
【図１】
2005057235.tif 000003
【図２】
2005057235.tif 000004
【図３】
2005057235.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005057235.tif 000009
【図８】
2005057235.tif 000010
【図９】
2005057235.tif 000011
【図１０】
2005057235.tif 000012
【図１１】
2005057235.tif 000013
【図１２】
2005057235.tif 000014
【図１３】
2005057235.tif 000015
【図１４】
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【図１５】
2005057235.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2005057235.tif 000022
【図２１】
2005057235.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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