(57)【要約】【課題】  プログラムの更新にかかる時間を減少させ、効率的に不揮発性メモリの管理を行うことができるプログラム更新システムを実現すること。【解決手段】  書込装置が、更新プログラムのブロックごとの書き込み要否判定情報を、一括して、メモリ２２に生成あるいは予め有することとしているので、この要否判定情報に基づいて、更新プログラムの更新ブロック部分のみを書込装置からプログラム制御装置に読み込み、フラッシュメモリ３３にこの更新ブロック部分のみの消去および書込を行うことにより、転送時間の短縮、効率的な消去および書込み、並びに、フラッシュメモリ３３の要否判定情報を不要とし、更新を短時間で終了すると同時にフラッシュメモリ３３を効率的に管理することを実現させる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
内蔵されるプログラムをブロックごとに消去する、書き換え可能な不揮発性メモリを有し、前記プログラムの実行により電子機器部分の動作を制御するプログラム制御装置と、
前記プログラムを、更新プログラムに変更する書込装置と、
前記プログラム制御装置および前記書込装置間で通信を行う通信手段と、
を備えるプログラム更新システムであって、
前記書込装置は、前記ブロックごとの書き換え要否判定情報が、一括添付された更新プログラムを有し、
前記プログラム制御装置は、前記要否判定情報を前記書込装置から受信し、前記要否判定情報に基づいて、前記更新プログラムの書き換えが必要となる更新ブロック部分のみを、前記書込装置から受信し、前記不揮発性メモリに書き込むことを特徴とするプログラム更新システム。
【請求項２】
前記書込装置は、前記通信手段により前記プログラムを取得し、前記プログラムと前記更新プログラムとで前記ブロックごとの一致および不一致の比較を行い、前記ブロックごとの書き換え要否判定情報を生成する要否判定情報生成手段を備えることを特徴とする請求項１に記載のプログラム更新システム。
【請求項３】
前記書込装置は、前記要否判定情報に基づいて、前記更新プログラムの更新ブロック部分のみからなる書き換えプログラムを生成することを特徴とする請求項１あるいは２のいずれか１つに記載のプログラム更新システム。
【請求項４】
前記プログラム制御装置は、前記要否判定情報に基づいて、前記不揮発性メモリの前記更新ブロックのみを消去することを特徴とする請求項１あるいは３のいずれか１つに記載のプログラム更新システム。
【請求項５】
前記プログラム制御装置は、前記要否判定情報に基づいて、前記不揮発性メモリの前記更新ブロックのみに前記更新プログラムの書き込みを行うことを特徴とする請求項４に記載のプログラム更新システム。
【請求項６】
前記不揮発性メモリは、フラッシュメモリであることを特徴とする請求項１ないし５のいずれか１つに記載のプログラム更新システム。
【請求項７】
前記プログラム制御装置は、画像形成装置であることを特徴とする請求項１ないし６のいずれか１つに記載のプログラム更新システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フラッシュメモリ等の、内蔵されるプログラムをブロックごとに消去する、書き換え可能な不揮発性メモリを用いる制御装置で、前記プログラムの更新を行うプログラム更新システムに関する。
【背景技術】
【０００２】
近年、電子機器の動作は、メモリに内蔵される制御プログラムを、ＣＰＵに実行させることにより制御される。このメモリは、電子機器の電源オフ時に内容が消去されない不揮発性メモリで、フラシュメモリ等が用いられる。
【０００３】
ここで、プログラムのバージョンアップ等の理由により、このフラッシュメモリ内のプログラムを、更新する必要が生じる。この際、書込装置を用いて、更新プログラムを、フラッシュメモリに上書きする。
【０００４】
しかし、フラッシュメモリの書き換えは、概して時間を要するものであり、さらに、プログラム量も増加傾向にあるので、更新に必要となる時間は、大きなものとなる。
【０００５】
そこで、書き換えの際に、フラッシュメモリでは、所定のブロックごとにプログラムの消去および書き込みが行われるので、更新プログラムの更新部分を含むブロックのみを書き換えし、更新部分を含まないブロックは、書き換えを行わず、更新に必要となる時間を、短縮することが行われる。
【０００６】
ここで、更新部分を含むブロックおよび更新部分を含まないブロックは、ブロックごとに添付される書き込み要否のフラグ情報を、書き換え時に逐次参照し、逐次区別される（例えば、特許文献１参照）。
【特許文献１】特開２００１―１９５８８９号公報、（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記背景技術によれば、プログラムの更新にかかる時間の短縮が、充分ではないと同時に、フラッシュメモリのメモリ管理が複雑になる。すなわち、プログラムの更新中の、更新プログラムを既存のプログラムに書き換える時間は、すべての更新時間の一部に過ぎず、また書き込み要否のフラグ情報を含むフラッシュメモリのプログラムは、複雑なメモリ管理が必要となる。
【０００８】
特に、プログラムの更新では、すべての更新プログラムを、まず書込装置から電子機器のＲＡＭ等に転送し、その後、フラッシュメモリへの書き込みが行われる。ここで、すべての更新プログラムの転送に、多くの時間が必要であり、さらに、ブロックごとに逐次書き込み要否の判定を行い、この判定情報を含めて、フラッシュメモリへの書き込みが行われるので、時間および複雑なメモリ管理を要する。
【０００９】
これらのことから、プログラムの更新にかかる時間を減少させ、効率的に不揮発性メモリの管理を行うことができるプログラム更新システムをいかに実現するかが重要となる。
【００１０】
この発明は、上述した背景技術による課題を解決するためになされたものであり、プログラムの更新にかかる時間を減少させ、効率的に不揮発性メモリの管理を行うことができるプログラム更新システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、請求項１に記載の発明にかかるプログラム更新システムは、内蔵されるプログラムをブロックごとに消去する、書き換え可能な不揮発性メモリを有し、前記プログラムの実行により電子機器部分の動作を制御するプログラム制御装置と、前記プログラムを、更新プログラムに変更する書込装置と、前記プログラム制御装置および前記書込装置間で通信を行う通信手段と、を備えるプログラム更新システムであって、前記書込装置は、前記更新プログラムに、前記ブロックごとの書き換え要否判定情報が、一括添付された更新プログラムを有し、前記プログラム制御装置は、前記要否判定情報を前記書込装置から受信し、前記要否判定情報に基づいて、前記更新プログラムの書き換えが必要となる更新ブロック部分のみを、前記書込装置から受信し、前記不揮発性メモリに書き込むことを特徴とする。
【００１２】
この請求項１に記載の発明では、書込装置に、ブロックごとの書き換え要否判定情報が、一括添付された更新プログラムを有し、プログラム制御装置は、要否判定情報を書込装置から受信し、この要否判定情報に基づいて、更新プログラムの書き換えが必要となる更新ブロック部分のみを、書込装置から受信し、前記不揮発性メモリに書き込む。
【００１３】
また、請求項２に記載の発明にかかるプログラム更新システムは、前記書込装置が、前記変更の際に、前記通信手段により前記プログラムを取得し、前記プログラムと前記更新プログラムとで前記ブロックごとの一致および不一致の比較を行い、前記ブロックごとの書き換え要否判定情報を生成する要否判定情報生成手段を備えることを特徴とする。
【００１４】
この請求項２に記載の発明では、書込装置は、要否判定情報生成手段により、プログラムの変更の際に、通信手段によりプログラムを取得し、このプログラムと更新プログラムとでブロックごとの一致および不一致の比較を行い、ブロックごとの書き換え要否判定情報を生成する。
【００１５】
また、請求項３に記載の発明にかかるプログラム更新システムは、前記書込装置が、前記要否判定情報に基づいて、前記更新プログラムの更新ブロック部分のみからなる書き換えプログラムを生成することを特徴とする。
【００１６】
この請求項３に記載の発明では、書き換えプログラムの、書込装置からプログラム制御装置への転送で、すべての更新ブロック部分の転送を行う。
【００１７】
また、請求項４に記載の発明にかかるプログラム更新システムは、前記プログラム制御装置が、前記要否判定情報に基づいて、前記不揮発性メモリの前記更新ブロックのみを消去することを特徴とする。
【００１８】
この請求項４に記載の発明では、プログラム制御装置は、不揮発性メモリの更新ブロックのみを消去し、消去時間を短縮する。
【００１９】
また、請求項５に記載の発明にかかるプログラム更新システムは、前記プログラム制御装置が、前記要否判定情報に基づいて、前記不揮発性メモリの前記更新ブロックのみに前記更新プログラムの書き込みを行うことを特徴とする。
【００２０】
この請求項５に記載の発明では、プログラム制御装置は、不揮発性メモリの更新ブロックのみに更新プログラムの書き込みを行い、書き込み時間を短縮する。
【００２１】
また、請求項６に記載の発明にかかるプログラム更新システムは、前記不揮発性メモリが、フラッシュメモリであることを特徴とする。
【００２２】
この請求項６に記載の発明では、フラッシュメモリにより、ブロックごとの消去および書き込みを行う。
【００２３】
また、請求項７に記載の発明にかかるプログラム更新システムは、前記プログラム制御装置が、画像形成装置であることを特徴とする。
【００２４】
この請求項７に記載の発明では、書込装置の更新プログラムに、ブロックごとの書き換え要否判定情報を一括添付し、画像形成装置は、要否判定情報を書込装置から受信し、この要否判定情報に基づいて、更新プログラムの書き換えが必要となる更新ブロック部分のみを、書込装置から受信する。
【発明の効果】
【００２５】
以上説明したように、請求項１に記載の発明によれば、プログラム制御装置は、更新プログラムの要否判定情報を一括受信し、更新ブロック部分のみを、書込装置から読み込んで不揮発性メモリに書き込むので、要否判定時間および転送時間を短縮し、並びに、不揮発性メモリの要否判定情報を不要とし、ひいては更新時間の短縮と、不揮発性メモリの管理の効率化を行うことができる。
【００２６】
請求項２に記載の発明によれば、ブロックごとの書き換え要否判定情報を、自動生成し、プログラムの変更の際に、要否判定情報を準備する必要を無くすことができる。
【００２７】
請求項３に記載の発明によれば、書き換えプログラムの転送で、すべての更新ブロックの転送を終了し、転送時間を短縮し、ひいては更新時間を充分に短縮することができる。
【００２８】
請求項４に記載の発明によれば、プログラム制御装置は、消去時間を短縮し、ひいては更新時間を充分に短縮することができる。
【００２９】
請求項５に記載の発明によれば、プログラム制御装置は、書き込み時間を短縮し、ひいては更新時間を充分に短縮することができる。
【００３０】
請求項６に記載の発明によれば、フラッシュメモリにより、ブロックごとの消去および書き込みを行い、プログラムの効率的な書き換えを行うことができる。
【００３１】
請求項７に記載の発明によれば、画像形成装置は、更新プログラムの要否判定情報を一括受信し、更新ブロック部分のみを、書込装置から読み込んで不揮発性メモリに書き込むので、要否判定時間および転送時間の短縮し、並びに、不揮発性メモリの要否判定情報を不要とし、ひいては更新時間の短縮と、不揮発性メモリの管理の効率化を行うことができる。
【発明を実施するための最良の形態】
【００３２】
以下に添付図面を参照して、この発明にかかるプログラム更新システムを実施するための最良の形態について説明する。なお、これにより本発明が限定されるものではない。
【００３３】
まず、本実施の形態にかかるプログラム更新システム１の全体構成について説明する。図２は、本実施の形態にかかるプログラム更新システム１のブロック図である。プログラム更新システム１は、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）等からなる書込装置２、画像形成装置等からなるプログラム制御装置３およびこれらを接続する通信ケーブル２５を含む。
【００３４】
プログラム制御装置３は、ＣＰＵ３１、ＲＡＭ３２、フラッシュメモリ３３、デバイスコントローラ３４、表示部３５およびシステムバス３６を含む。ＣＰＵ３１は、中央演算処理装置であり、プログラム制御装置３を、統括、制御する。ＲＡＭ３２は、ＣＰＵ３１で実行されるプログラムを一時的に格納する、揮発性の、高速でアクセス可能なランダムアクセスメモリである。
【００３５】
フラッシュメモリ３３は、ＣＰＵ３１で実行されるプログラムを格納する、不揮発性の、メモリである。フラッシュメモリ３３は、ＥＰＲＯＭと比較した場合に、紫外線等のプログラム消去手段を必要とせず、電気的にプログラムの消去が可能なＥＥＰＲＯＭの一種である。ここで、内部に記憶されたプログラムは、図１（Ａ）に示す様に、例えば１２８ｋｂｙｔｅのブロックごとに分割、保存され、プログラム消去の際には、このブロックごとに消去が行われる。なお、書き込みの際には、アドレス指定によりビットごとの書き込みが行われる。
【００３６】
表示部３５は、ＬＣＤ等を用いたプログラムおよびデータの表示手段で、操作部も兼ね備え、タッチパネルおよびキーボード等からのデータ入力等も行われる。
【００３７】
デバイスコントローラ３４は、通信ケーブル２５を介して書込装置２と、プログラムあるいはデータの送受信を行う。
【００３８】
書込装置２は、プログラム制御装置３にあるフラッシュメモリ３３のプログラム内容を、書き換える装置である。書込装置２は、ＣＰＵ２１、メモリ２２、表示部２３およびインターフェース２４を含む。ＣＰＵ２１は、中央演算処理装置であり、書込装置２を、統括、制御する。表示部２３は、ＬＣＤ等を用いたプログラムおよびデータの表示手段で、操作部も兼ね備え、マウスおよびキーボード等からのデータ入力等も行われる。メモリ２２は、フラッシュメモリ３３の更新プログラム、更新プログラムのブロックごとの書き込み要否判定情報、さらに後述する要否判定情報生成手段等が保存される。
【００３９】
ここで、メモリ２２に保存される更新プログラムのデータ構造について説明する。図１（Ｂ）に、更新プログラムのデータ構造の一例を示す。更新プログラムは、アドレスの先頭部分にヘッダー情報として書き換えの要否判定情報を含んでいる（図１（Ｂ）中に点線で指示）。この要否判定情報は、ブロック数分のビットを有し、例えば１６ｂｙｔｅ程度の容量を有している。そして、要否判定情報の各ビットは、先頭アドレス位置から順に図１（Ａ）のブロック番号に対応している。そして、各ビット値は、ブロックごとの書き換え要否のフラグを現し、例えば、“１”は、対応するブロック番号の書き換え要を、“０”は、書き換え否を、現す。
【００４０】
また、更新プログラムは、要否判定情報につづいて、更新プログラムのプログラムデータを、図１（Ａ）に示すフラッシュメモリ３３のブロックサイズごとに、順番に保存する。従って、例えば、更新プログラムのデータ３は、フラッシュメモリ３３のブロック３に書き込まれる。これにより、フラッシュメモリ３３の更新前プログラムを、ブロックごとの書き換えのみにより、更新することができる。
【００４１】
なお、更新プログラムは、ヘッダー部分の要否判定情報が、存在しない場合も存在する。この場合には、メモリ２２内の要否判定情報生成手段を起動し、新たな要否判定情報が生成され、ヘッダー部分に添付される。また、更新プログラムは、図示しないフレキシブルディスク等により、書込装置２のメモリ２２に予め読み込まれる。
【００４２】
つぎに、フラッシュメモリ３３の更新前プログラムを、メモリ２２の更新プログラムに書き換える動作を、図３のフローチャートを用いて説明する。図３は、更新プログラムの書き換え動作を示すフローチャートである。
【００４３】
まず、プログラム制御装置３は、フラッシュメモリ３３に存在する更新前プログラムの更新を行うかどうかを判定する（ステップＳ３０１）。ここで、更新を行う際には（ステップＳ３０１肯定）、ＲＡＭ３２に、メモリ２２に存在する更新プログラムを読み込むメモリ領域を確保する（ステップＳ３０２）。そして、処理を行うブロック番号に対応するパラメータｉを、初期化（ｉ＝１）する（ステップＳ３０３）。
【００４４】
その後、プログラム制御装置３は、デバイスコントローラ３４を初期化し（ステップＳ３０４）、書込装置２のインターフェース２４と、通信ケーブル２５を介した通信を可能にする。そして、書込装置２のメモリ２２に存在する更新プログラムに、要否判定情報が存在するかどうかを判定する（ステップＳ３０５）。ここで、要否判定情報が存在しない場合には（ステップＳ３０５否定）、書込装置２は、要否判定情報生成処理を行い（ステップＳ３０６）、メモリ２２の更新プログラムに要否判定情報を添付する。また、要否判定情報が存在する場合には（ステップＳ３０５肯定）、ステップＳ３０６を行わず、つぎのステップに移行する。
【００４５】
その後、プログラム制御装置３は、書込装置２から要否判定情報を受信する（ステップＳ３０７）。そして、ＣＰＵ３１は、要否判定情報のフラグが“１”となっている、書き換え要であるビット番号を求め、このビット番号に対応するフラッシュメモリ３３の更新ブロックに、消去コマンドを発する（ステップＳ３０８）。ここで、フラッシュメモリ３３の消去には、所定時間を要し、この間、プログラム制御装置３は、要否判定情報に基づいて、メモリ２２に存在する更新プログラムの更新ブロック部分を、ＲＡＭ３２に受信する（ステップＳ３０９）。なお、この際、後述する書き換えプログラムが生成されている場合には、この書き換えプログラムを受信し、更新ブロック部分のみを一括受信することもできる。
【００４６】
その後、プログラム制御装置３は、フラッシュメモリ３３の更新ブロックの消去が、すべて終了したかどうかを判定する（ステップＳ３１０）。そして、消去がすんでいない場合には（ステップＳ３１０否定）、すべての更新ブロックの消去が終了するまでこの判定を繰り返し、更新ブロックの消去がすべて終了した場合には（ステップＳ３１０肯定）、つぎのステップに移行する。
【００４７】
その後、プログラム制御装置３は、パラメータｉ（初期値ｉ＝１）の値に対応するブロック番号の更新前プログラムを順次更新する。まず、ＣＰＵ３１は、要否判定情報に基づいて、ｉ番目のブロックが書き換え要かどうかを判定する（ステップＳ３１１）。ここで、書き換え要である場合には（ステップＳ３１１肯定）、更新前プログラムのｉ番目のブロックに、更新プログラムのｉ番目のブロックを書き込む（ステップＳ３１２）。また、書き換え否である場合には（ステップＳ３１１否定）、ステップＳ３１２を行わず、つぎのステップに移行する。
【００４８】
その後、ＣＰＵ３１は、パラメータｉが、最終ブロック番号かどうかを判定し（ステップＳ３１３）、最終ブロック番号でない場合には（ステップＳ３１３否定）、パラメータｉの番号を、ｉ＝ｉ＋１により１つ更新し（ステップＳ３１４）、ステップＳ３１１に移行し、書き換え要である更新ブロックのみの書き換えを繰り返す。また、パラメータｉが、最終ブロック番号である場合には（ステップＳ３１３否定）、ステップＳ３１１〜３１３の書き換え工程を終了し、プログラム制御装置３のリセットを行う（ステップＳ３１５）。これにより、フラッシュメモリ３３には、要否判定情報を含まない更新プログラムのみが残され、さらに、更新に用いられたＲＡＭ３２上の要否判定情報および更新プログラムは消去される。
【００４９】
その後、プログラム制御装置３は、フラッシュメモリ３３の更新プログラムを実行し（ステップＳ３１６）、電子機器の動作を制御し、本処理を終了する。
【００５０】
つづいて、書込装置２で行われるステップＳ３０６の要否判定情報生成処理の動作について、図５を用いて説明する。図５は、要否判定情報生成処理の動作を示すフローチャートである。まず、書込装置２は、メモリ２２に書き換えプログラム領域を確保する（ステップＳ５０１）。ここで、書き換えプログラム領域は、要否判定情報および更新プログラムを含むメモリ領域を確保する。
【００５１】
その後、書込装置２は、フラッシュメモリ３３の更新前プログラムのすべてを、メモリ２２の更新プログラムで上書きするかどうかを判定する（ステップＳ５０２）。ここで、判定情報は、書込装置２の表示部２３から入力されるとしてもよいし、あるいは、プログラム制御装置３で入力されるとすることもできる。そして、すべて上書きする場合には（ステップＳ５０２肯定）、ステップＳ５０１で確保された要否判定情報領域の書換フラグを全て要、すなわち“１”とし（ステップＳ５０３）、ステップＳ５０１で確保された書き換えプログラム領域の更新プログラム領域に更新プログラムを書き込み（ステップＳ５０４）、本処理を終了し、図３のステップ３０７に移行する。
【００５２】
また、書込装置２は、すべて上書きしない場合には（ステップＳ５０２否定）、フラッシュメモリ３３の更新前プログラムを、プログラム制御装置３からメモリ２２に読み込む（ステップＳ５０５）。更新前プログラムおよび更新プログラムのブロック番号を指定するパラメータａ、並びに、書き換えプログラムのブロック番号を指定するパラメータｂを初期設定（ａ＝１，ｂ＝１）する（ステップＳ５０６）。
【００５３】
その後、書込装置２は、更新前プログラムおよび更新プログラムのａ番目のブロック内容を比較する（ステップＳ５０７）。この比較は、例えば差分を取ることにより行われる。そして、比較結果が一致するかどうかを判定する（ステップＳ５０８）。ここで、比較結果が一致しない場合には（ステップＳ５０８否定）、書き換えが必要なので、要否判定情報領域のａ番目のフラグを要、すなわち“１”とし（ステップＳ５１０）、更新プログラムのａ番目のブロック内容を、書き換えプログラムのｂ番目のブロックに書き込む（ステップＳ５１１）。そして、パラメータｂの番号を、ｂ＝ｂ＋１により１つ更新する（ステップＳ５１２）。また、比較結果が一致する場合には（ステップＳ５０８肯定）、書き換えが必要ないので、要否判定情報領域のａ番目のフラグを否、すなわち“０”（ステップＳ５０９）とする。
【００５４】
図６は、更新プログラムから書き換えプログラムが生成される過程を、模式的に示した図である。更新プログラム中の、比較結果が不一致となる更新ブロックのみが、書き換えプログラムに、ブロックごと順次書き込まれる。従って、書き換えプログラムは、更新ブロックのみからなり、更新プログラムよりも小さなメモリサイズとなるので、転送時間が短縮される。また、書き換えに必要なブロックごとの要否判定情報は、ヘッダー部分に書き換えフラグとして、同時に書き換えプログラム内に保存される。
【００５５】
その後、書込装置２は、ａ番目のブロックが最終ブロック番号かどうかを判定する（ステップＳ５１３）。ａ番目のブロックが最終ブロックでない場合には（ステップＳ５１３否定）、パラメータａの番号を、ａ＝ａ＋１により１つ更新し（ステップＳ５１４）、ステップＳ５０７に移行し、比較および更新ブロックの書き換えプログラムへの書き込みを繰り返す。また、ａ番目のブロックが最終ブロックである場合には（ステップＳ５１３肯定）、本処理を終了し、図３のステップ３０７に移行する。
【００５６】
上述してきたように、本実施の形態では、書込装置２に、更新プログラムのブロックごとの書き込み要否判定情報を、一括して、メモリ２２に生成あるいは予め有することとしているので、この要否判定情報に基づいて、更新プログラムの更新ブロック部分のみを書込装置２からプログラム制御装置３に読み込み、フラッシュメモリ３３に、この更新ブロック部分のみの消去および書込を行うことにより、転送時間を短縮し、効率的な消去および書込みを行い、並びに、フラッシュメモリ３３の要否判定情報を不要とし、更新を短時間で終了すると同時にフラッシュメモリ３３を効率的に管理することができる。
【００５７】
また、本実施の形態では、要否判定情報および更新ブロックを、別途プログラム制御装置３に読み込むこととしているが、書き換えプログラムが存在する場合には、一括してプログラム制御装置３に読み込み、転送時間の短縮を計ることもできる。
【図面の簡単な説明】
【００５８】
【図１】実施の形態のフラッシュメモリおよび更新プログラムのデータ構造を示す図である。
【図２】プログラム更新システムの全体構成を示す図である。
【図３】実施の形態のプログラム制御装置の動作を示すフローチャートである（その１）。
【図４】実施の形態のプログラム制御装置の動作を示すフローチャートである（その２）。
【図５】実施の形態の書込装置の動作を示すフローチャートである。
【図６】実施の形態の書き換えプログラムの生成を模式的に示す図である。
【符号の説明】
【００５９】
１  プログラム更新システム
２  書込装置
３  プログラム制御装置
２２  メモリ
２３  表示部
２４  インターフェース
２５  通信ケーブル
３３  フラッシュメモリ
３４  デバイスコントローラ
３５  表示部
３６  システムバス
【図１】
2005141457.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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