(57)【要約】    【課題】  データの破壊又は劣化の少ない強誘電体メモリ装置を提供する。    【解決手段】    ビット線とプレート線とを備えた強誘電体メモリ装置であって、プレート線を駆動するプレート線駆動手段と、プレート線駆動手段によってプレート線に接続されるプレート線接地配線と、ビット線を接地するためのビット線接地配線と、プレート線接地配線とビット線接地配線とを短絡させる短絡手段とを備えた強誘電体メモリ装置。ここで、短絡手段は、ソース又はドレインの一方がプレート線接地配線に電気的に接続され、他方がビット線接地配線に電気的に接続されたトランジスタであることが好ましい。【選択図】  図１     
2005141832.tif 000002
【特許請求の範囲】
【請求項１】
ビット線とプレート線とを備えた強誘電体メモリ装置であって、
前記プレート線を駆動するプレート線駆動手段と、
前記プレート線駆動手段によってプレート線に接続されるプレート線接地配線と、
前記ビット線を接地するためのビット線接地配線と、
前記プレート線接地配線と前記ビット線接地配線とを短絡させる短絡手段と
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記短絡手段は、ソース又はドレインの一方が前記プレート線接地配線に電気的に接続され、他方が前記ビット線接地配線に電気的に接続されたトランジスタであることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記ビット線と前記ビット線接地配線とを電気的に接続するビット線接地回路をさらに備え、
前記短絡手段は、前記ビット線接地回路が前記ビット線と前記ビット線接地配線とを電気的に接続するタイミングに応じて、前記プレート線接地配線と前記ビット線接地配線とを短絡させることを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
ビット線とプレート線とを備えた強誘電体メモリ装置であって、
前記プレート線を駆動するプレート線駆動手段と、
前記ビット線を接地するためのビット線接地配線と、
前記ビット線と前記ビット線接地配線とを電気的に接続するビット線接地回路と、
前記ビット線接地回路が前記ビット線と前記ビット線接地配線とを電気的に接続するタイミングに応じて、前記プレート線を所定の電位に充電するプレート線充電手段と
を備えたことを特徴とする強誘電体メモリ装置。
【請求項５】
前記ビット線及び前記プレート線に電気的に接続された強誘電体キャパシタをさらに備え、
前記プレート線充電手段は、前記所定の電位として、前記強誘電体キャパシタに書き込まれたデータが“０”である場合における前記ビット線の電位と当該データが“１”である場合における前記ビット線の電位との間の電位に前記プレート線を充電することを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項６】
請求項１から５のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及び電子機器に関する。特に本発明は、強誘電体の劣化が少ない強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来の強誘電体メモリとして、特開昭６３−２０１９９８号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された従来の強誘電体メモリは、ビットラインと、強誘電性コンデンサと、当該強誘電性コンデンサの一方の電極とビットラインとを結合するトランジスタと、当該トランジスタの動作を制御するワードラインと、当該強誘電性コンデンサの他方の電極と結合されたプレートラインとを備えて構成される。
【特許文献１】特開昭６３−２０１９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら特許文献１に開示された従来の強誘電体メモリでは、読み出し、あるいは書き込み動作終了時に、必ずどちらか一方のデータが記憶された強誘電性コンデンサの電極に、書き込み、あるいは読出し後の再書込み動作に使用された電荷が残っている。この強誘電性コンデンサの電極に蓄積された電荷を残したまま読み出し、あるいは書き込み動作を終了しようとすると、インプリント現象による強誘電体キャパシタのヒステリシス特性の劣化が生じる。しかるに、この、一方のデータが記憶された強誘電性コンデンサの電極に蓄積された電荷を、ビットラインのＧＮＤに放電しようとすると、当該ＧＮＤレベルが上昇してしまう一方、強誘電性コンデンサに結合されたプレートラインのＧＮＤレベルがカップリングにより下降してしまう。これにより、従来の強誘電体メモリでは、他方のデータが記憶された強誘電体コンデンサの両端に、書き込まれたデータを破壊する方向に電位差が生じてしまうため、当該強誘電体コンデンサのデータが破壊又は劣化してしまうという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の形態によれば、ビット線とプレート線とを備えた強誘電体メモリ装置であって、前記プレート線を駆動するプレート線駆動手段と、  前記プレート線駆動手段によってプレート線に接続されるプレート線接地配線と、前記ビット線を接地するためのビット線接地配線と、前記プレート線接地配線と前記ビット線接地配線とを短絡させる短絡手段とを備えたことを特徴とする強誘電体メモリ装置を提供する。ここで、前記短絡手段は、ソース又はドレインの一方が前記プレート線接地配線に電気的に接続され、他方が前記ビット線接地配線に電気的に接続されたトランジスタであるが好ましい。
【０００６】
かかる構成によれば、ビット線とプレート線が短絡されることとなる。したがって、ビット線とプレート線との間に生じる電位差を小さくすることができるため、強誘電体キャパシタに書き込まれたデータが破壊又は劣化するのを抑えることができる。また、インプリント現象による強誘電体キャパシタのヒステリシス特性の劣化も抑えることができる。
【０００７】
また、当該強誘電体メモリ装置は、前記ビット線と前記ビット線接地配線とを電気的に接続するビット線接地回路をさらに備え、前記短絡手段は、前記ビット線接地回路が前記ビット線と前記ビット線接地配線とを電気的に接続するタイミングに応じて、前記プレート線接地配線と前記ビット線接地配線とを短絡させることが好ましい。
【０００８】
かかる構成によれば、ビット線がビット線接地配線に電気的に接続された場合に、確実にビット線とプレート線とを短絡させることができるため、確実に強誘電体キャパシタに書き込まれたデータが破壊又は劣化するのを抑えることができる。
【０００９】
本発明の第２の形態によれば、ビット線とプレート線とを備えた強誘電体メモリ装置であって、前記プレート線を駆動するプレート線駆動手段と、前記ビット線を接地するためのビット線接地配線と、前記ビット線と前記ビット線接地配線とを電気的に接続するビット線接地回路と、前記ビット線接地回路が前記ビット線と前記ビット線接地配線とを電気的に接続するタイミングに応じて、前記プレート線を所定の電位に充電するプレート線充電手段とを備えたことを特徴とする強誘電体メモリ装置を提供する。
【００１０】
かかる構成によれば、プレート線の電位を上昇させることにより、ビット線とプレート線との電位差を小さくすることができるため、強誘電体キャパシタに書き込まれたデータが破壊又は劣化するのを抑えることができる。また、インプリント現象による強誘電体キャパシタのヒステリシス特性の劣化も抑えることができる。
【００１１】
また、当該強誘電体メモリ装置は、前記ビット線及び前記プレート線に電気的に接続された強誘電体キャパシタをさらに備え、前記プレート線充電手段は、前記所定の電位として、前記強誘電体キャパシタに書き込まれたデータが“０”である場合における前記ビット線の電位と当該データが“１”である場合における前記ビット線の電位との間の電位に前記プレート線を充電することが好ましい。
【００１２】
かかる構成によれば、強誘電体キャパシタの両端に、当該キャパシタに書き込まれたデータを破壊する方向に電位差が生じない。したがって、強誘電体キャパシタに書き込まれたデータが破壊又は劣化するのをさらに抑えることができる。また、インプリント現象による強誘電体キャパシタのヒステリシス特性の劣化もさらに抑えることができる。
【００１３】
本発明の第３の形態によれば、上記の強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係るメモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本発明の第１実施形態にかかる強誘電体メモリ装置１００の構成を示す図である。強誘電体メモリ装置１００は、キャパシタアレイ１１０と、ビット線制御部１２０と、ワード線制御部１３０と、プレート線駆動手段の一例であるプレート線駆動回路１４０と、ビット線接地回路１５０と、ビット線接地配線１６０と、プレート線接地配線１７０と、短絡手段１９０とを備えて構成される。
【００１６】
キャパシタアレイ１１０は、アレイ状に配置された複数の強誘電体キャパシタＣを有して構成される。各強誘電体キャパシタＣは、一端がトランジスタＴＲを介してビット線ＢＬに電気的に接続されており、他端がプレート線ＰＬに電気的に接続されている。強誘電体キャパシタＣは、ビット線ＢＬとプレート線ＰＬとの電位差に応じて、データ“０”又はデータ“１”が書き込まれ、書き込まれた当該データが保持される。
【００１７】
ビット線制御部１２０は、ビット線ＢＬの電位を制御し、また、ビット線ＢＬの電位を検出することにより、強誘電体キャパシタＣに書き込まれたデータを判断する。ワード線制御部１３０は、ワード線ＷＬの電位を制御することにより、強誘電体キャパシタＣとビット線ＢＬとを接続するか否かを切り換える。
【００１８】
プレート線駆動回路１４０は、プレート線ＰＬの電位を制御する。プレート線駆動回路１４０は、プレート線ＰＬに駆動電圧ＶＣＣ又は接地電圧を供給可能に構成されている。本実施形態においてプレート線駆動回路１４０は、ＶＣＣを生成するプレート線電源１４２、及びプレート線接地配線１７０が接続されており、制御信号に応じて、プレート線ＰＬの電位をＶＣＣ又は０Ｖに制御する。
【００１９】
ビット線接地回路１５０は、ビット線ＢＬとビット線接地配線１６０とを接続するか否かを切り換える。本実施形態においてビット線接地回路１５０は、各ビット線ＢＬに対して当該ビット線ＢＬとビット線接地配線１６０との間に設けられたトランジスタＴＲ２を有して構成される。トランジスタＴＲ２のゲートには、放電信号ＤＣが供給されており、放電信号ＤＣの電位に応じてビット線ＢＬをビット線接地配線１６０に接続し、ビット線ＢＬの電位を接地電位にする。なお、ビット線接地回路１５０は、ビット線制御部１２０の一部であってもよい。例えば、ビット線接地回路１５０は、ビット線ＢＬを所定の電位にプリチャージするプリチャージ回路であってもよく、また、センスアンプ回路や書き込み回路の一部であってもよい。
【００２０】
短絡手段１９０は、プレート線駆動回路１４０とビット線接地配線１６０とを短絡させる。本実施形態において短絡手段１９０は、プレート線駆動回路１４０及びプレート線接地配線１７０とビット線接地配線１６０とを短絡させるか否かを切り換える。
【００２１】
短絡手段１９０は、トランジスタＴＲ３と、短絡制御部１９１とを有して構成される。トランジスタＴＲ３は、ソース又はドレインの一方がプレート線駆動回路１４０に電気的に接続されており、他方がビット線接地配線１６０に電気的に接続されている。また、短絡制御部１９２は、トランジスタＴＲ３のゲートに接続されており、当該ゲートに供給する電圧を変化させることにより、プレート線駆動回路１４０とビット線接地配線１６０とを短絡させるか否かを切り換える。
【００２２】
本実施形態の強誘電体メモリ装置１００は、強誘電体キャパシタＣに対するデータの書き込み動作が終了した後、それぞれビット線ＢＬ及びプレート線ＰＬの電位を０Ｖにする。具体的には、強誘電体キャパシタＣに対するデータの書き込み動作が終了した後、プレート線駆動回路１４０がプレート線ＰＬとプレート線接地配線１７０とを電気的に接続し、また、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続する。また、短絡制御部１９２がトランジスタＴＲ３を導通させることにより、ビット線接地配線１６０とプレート線接地配線１７０とを短絡させる。短絡制御部１９１は、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続するタイミングに基づいて、ビット線接地配線１６０とプレート線接地配線１７０とを短絡させるのが望ましい。
【００２３】
図２は、ビット線ＢＬ、プレート線ＰＬ、及びワード線ＷＬの電位の変動を示す図である。以下において、本実施形態の強誘電体メモリ装置１００が、書き込み動作の後にプレート線ＰＬ及びビット線ＢＬの電位を０Ｖとする動作を、従来の、短絡手段１９０を有しない構成との比較において説明する。
【００２４】
以下の例では、読出し動作後の再書込み動作、あるいは書き込み動作が終了した後、データ“１”が書き込まれた強誘電体キャパシタＣ（以下、強誘電体キャパシタＣ１とする）に対して書き込みを行ったビット線ＢＬ（以下、ビット線ＢＬ１とする）の電位は、所定の電位を示し、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続した後、当該所定の電位から０Ｖに下降する。
【００２５】
一方、読出し動作後の再書込み動作、あるいは書き込み動作が終了した後、データ“０”が書き込まれた強誘電体キャパシタＣ（以下、強誘電体キャパシタＣ０とする）に対して書き込みを行ったビット線ＢＬ（以下、ビット線ＢＬ０とする）の電位は０Ｖを示す。また、プレート線ＰＬの電位は、当該プレート線ＰＬがデータの書き込みを行った強誘電体キャパシタＣに書き込まれたデータが“１”である場合も“０”である場合も０Ｖである。
【００２６】
図２（ａ）は、短絡手段１９０を有しない構成（以下、比較例とする）において、読出し動作後の再書込み動作、あるいは書き込み動作の後にビット線ＢＬ０及びビット線ＢＬ１、並びにプレート線ＰＬの電位を０Ｖとした場合におけるビット線ＢＬ０及びビット線ＢＬ１、プレート線ＰＬ、並びにワード線ＷＬの電位の変動を示す図である。また、図２（ｂ）は、本実施形態の強誘電体メモリ装置１００において、読出し動作後の再書込み動作、あるいは書き込み動作の後にビット線ＢＬ０及びビット線ＢＬ１、並びにプレート線ＰＬの電位を０Ｖとした場合におけるビット線ＢＬ０及びビット線ＢＬ１、プレート線ＰＬ、並びにワード線ＷＬの電位の変動を示す図である。
【００２７】
比較例においては、書き込み動作が終了した後に、ビット線ＢＬ０及びビット線ＢＬ１の双方がビット線接地配線１６０に電気的に接続された場合、強誘電体キャパシタＣ１の電極に蓄積された電荷がビット線ＢＬ１を介してビット線接地配線１６０に放電される。このため、放電された電荷の量に基づいて、ビット線接地配線１６０の電位が上昇する。したがって、同図に示すように、書き込み動作の終了後に０Ｖであったビット線ＢＬ０の電位は、ビット線接地配線１６０の電位に応じて上昇する。
【００２８】
また、プレート線ＰＬの電位は、同図に示すように、強誘電体キャパシタＣの容量によるカップリングのため下降、すなわち、負電位となる。そうすると、ビット線ＢＬ０とプレート線ＰＬとの間にΔＶの電位差が生じる。すなわち、ビット線ＢＬ０及びプレート線ＰＬによりデータ“０”の書き込みが行われた強誘電体キャパシタＣ０の両端に、当該データを劣化又は破壊する方向にΔＶの電位差が生じることとなる。
【００２９】
一方、本実施形態の強誘電体メモリ装置１００では、書き込み動作の終了後に、短絡手段１９０が所定の期間、ビット線接地配線１６０をプレート線接地配線１７０と短絡させる。したがって、本実施形態の強誘電体メモリ装置１００によれば、強誘電体キャパシタＣ１の電極に蓄積した電荷をビット線接地配線１６０のみならずプレート線接地配線１７０からも放電させることができるため、ビット線ＢＬ１とビット線接地配線１６０とを電気的に接続させた場合におけるビット線ＢＬ０の電位の上昇を抑えることができる。
【００３０】
また、ビット線ＢＬとプレート線ＰＬとが短絡するため、ビット線ＢＬ１とビット線接地配線１６０とを電気的に接続させた場合におけるプレート線ＰＬの電位の下降も抑えることができる。したがって、本実施形態の強誘電体メモリ装置１００によれば、ビット線ＢＬ０とプレート線ＰＬとの間に生じる電位差を、ΔＶよりきわめて小さいΔＶ´に抑えることができる。すなわち、強誘電体キャパシタＣ０に書き込まれたデータを破壊又は劣化させる方向に生じる電位差をきわめて小さくすることができるため、強誘電体キャパシタＣに書き込まれたデータの破壊又は劣化を抑えることができる。
【００３１】
本実施形態において短絡手段１９０は、読出し動作後の再書込み動作、あるいは書き込み動作が終了した後、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続するまでの間から、ビット線ＢＬ１の電位が０Ｖとなるまでの期間、ビット線接地配線１６０をプレート線接地配線１７０と短絡させることが望ましい（同図における期間Ｔ）。すなわち、短絡手段１９０は、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続するまでの間にビット線接地配線１６０をプレート線接地配線１７０と短絡させ、ビット線ＢＬ１の電位が０Ｖとなった後にビット線接地配線１６０とプレート線接地配線１７０とを開放させることが望ましい。
【００３２】
また、短絡手段１９０は、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続するタイミングに応じて、ビット線接地配線１６０をプレート線接地配線１７０と短絡させてもよい。さらに、短絡手段１９０は、ワード線ＷＬの電位がＶＣＣから０Ｖに変化するタイミングに応じて、ビット線接地配線１６０とプレート線接地配線１７０とを開放してもよい。
【００３３】
図３は、第２実施形態にかかる強誘電体メモリ装置１００の構成を示す図である。以下において、第１実施形態と異なる点を中心に第２実施形態の強誘電体メモリ装置１００について説明する。なお、第１実施形態と同一の符号を付した構成については、第１実施形態と同様の機能を有する。
【００３４】
本実施形態の強誘電体メモリ装置１００は、第１実施形態における短絡手段１９０に代えて、プレート線ＰＬを所定の電位に充電するプレート線充電手段１８０を有する。プレート線充電手段１８０は、電圧源１４２と、パルス発生回路１８４と、トランジスタＴＲ３とを有して構成される。なお、プレート線充電手段１８０あるいはトランジスタＴＲ３は、プレート線駆動回路１４０の一部であっても良い。
【００３５】
電圧源１４２は、プレート線ＰＬに印加するための所定の電圧を生成する。電圧源１４２は、０Ｖより高くＶＣＣ以下の電圧を生成するのが望ましい。また、電圧源１４２は、当該所定の電圧として、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続した場合のビット線ＢＬ０の電位よりも高い電圧を生成するのが好ましい。
【００３６】
トランジスタＴＲ３は、ソース又はドレインの一方が電圧源１８２に電気的に接続されており、他方がプレート線ＰＬに電気的に接続されている。また、ゲートにはパルス発生回路１８４の出力であるパルス信号（後述）が供給されており、当該パルス信号の電位に応じて電圧源１８２により生成された所定の電圧をプレート線ＰＬに供給する。ただし、後述するように、プレート線ＰＬの電位を必ずしも電圧源１８２により生成された所定の電圧まで充電するわけではない。  
【００３７】
図４は、パルス発生回路１８４の構成を示す図、及びその動作を示すタイミングチャートである。パルス発生回路１８４は、電圧源１８２により生成された所定の電圧をプレート線ＰＬに印加する期間を示すパルスを生成する。パルス発生回路１８４は、ＮＡＮＤ回路１９２と、遅延回路１９４と、ＮＯＲ回路１９６と、インバータ１９８を有して構成される。
【００３８】
ＮＡＮＤ回路１９２は、入力として充電信号ＯＮ及び放電信号ＤＣを受け取り、それらの否定論理積を出力信号として出力する。遅延回路１９４は、直列に接続された複数のインバータやバッファ等の遅延素子を有しており、ＮＡＮＤ回路１９２から受け取った出力信号を遅延及び／又は整形した遅延信号を出力する。ＮＯＲ回路１９６は、入力としてＮＡＮＤ回路１９２が出力した出力信号、及び遅延回路１９４が出力した遅延信号を受け取り、それらの否定論理和を出力する。インバータ１９８はＮＯＲ回路１９６から受け取った信号を反転してパルス信号ＰＵとして出力する。
【００３９】
図５は、本実施形態にかかる強誘電体メモリ装置１００のビット線ＢＬ、プレート線ＰＬ、及びワード線ＷＬの電位の変動を示す図である。以下において、本実施形態の強誘電体メモリ装置１００が、読出し動作後の再書込み動作、あるいは書き込み動作の後にプレート線ＰＬ及びビット線ＢＬの電位を０Ｖとする動作を説明する。
【００４０】
本実施形態の強誘電体メモリ装置１００では、図５に示すように、読出し動作後の再書込み動作、あるいは書き込み動作の終了後に、プレート線充電手段１８０が所定の期間、プレート線ＰＬの電位を上昇させる。したがって、ビット線ＢＬ０とプレート線ＰＬとの間に生じる電位差を、ΔＶ（図２（ａ）参照）より小さくすることができる。すなわち、強誘電体キャパシタＣ０に書き込まれたデータを破壊又は劣化させる方向に生じる電位差をきわめて小さく、あるいは無くすことができるため、強誘電体キャパシタＣに書き込まれたデータの破壊又は劣化を抑えることができる。
【００４１】
また、プレート線充電手段１８０は、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続する期間において、プレート線ＰＬの電位が、常にビット線ＢＬ１の電位とビット線ＢＬ０の電位との間に収まるように、プレート線ＰＬを充電するのが望ましい。これにより、強誘電体キャパシタＣ０に書き込まれたデータを破壊又は劣化させる方向に電位差は生じない。したがって、強誘電体キャパシタＣに書き込まれたデータの破壊又は劣化を抑えることができる。なお、プレート線ＰＬの電位は、電圧源１８２の供給電位ではなく、当該パルス信号の長さによって制御されることが望ましい。
【００４２】
プレート線充電手段１８０は、書き込み動作が終了した後、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続する前ないしその瞬間から、プレート線ＰＬの電位を上昇させるのが望ましい。しかしながら、プレート線ＰＬの電位がビット線ＢＬ１の電位より高くなると強誘電体キャパシタＣ１に書き込まれたデータ“１”が破壊又は劣化してしまう。すなわち、プレート線充電手段１８０は、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続する前ないしその瞬間にプレート線ＰＬの充電を開始し、ビット線ＢＬ１の電位がプレート線ＰＬの電位を下回る前に当該充電を停止するのが望ましい。
【００４３】
本実施形態において、プレート線充電手段１８０は、ビット線接地回路１５０がビット線ＢＬとビット線接地配線１６０とを電気的に接続するタイミングに応じて、プレート線ＰＬの充電を開始する。具体的には、パルス発生回路１８４は、ビット線ＢＬとビット線接地配線１６０とを電気的に接続するタイミングを示す放電信号ＤＣを受け取り、遅延回路１９４が設定した遅延時間に基づいて、プレート線ＰＬを充電するタイミングを示すパルス信号ＰＵを生成する。  
【００４４】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態にかかる強誘電体メモリ装置１００の構成を示す図である。
【図２】ビット線ＢＬ、プレート線ＰＬ、及びワード線ＷＬの電位の変動を示す図である。
【図３】第２実施形態にかかる強誘電体メモリ装置１００の構成を示す図である。
【図４】パルス発生回路１８４の構成を示す図、及びその動作を示すタイミングチャートである。
【図５】第２実施形態にかかる強誘電体メモリ装置１００のビット線ＢＬ、プレート線ＰＬ、及びワード線ＷＬの電位の変動を示す図である。
【符号の説明】
【００４６】
１００・・・強誘電体メモリ装置、１１０・・・キャパシタアレイ、１２０・・・ビット線制御部、１３０・・・ワード線制御部、１４０・・・プレート線駆動回路、１４２・・・プレート線電源、１４２・・・電圧源、１５０・・・ビット線接地回路、１６０・・・ビット線接地配線、１７０・・・プレート線接地配線、１８０・・・プレート線充電手段、１８２・・・電圧源、１８４・・・パルス発生回路、１９０・・・短絡手段、１９１・・・短絡制御部、１９２・・・ＮＡＮＤ回路、１９４・・・遅延回路、１９６・・・ＮＯＲ回路、１９８・・・インバータ
【図１】
2005141832.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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