(57)【要約】【課題】  簡単にチップ毎に固有情報ビットを記録した半導体装置の製造方法を提供する。【解決手段】  複数からなるＮ個の情報ブロックを有し、そのうちのＮ−１個の情報ブロックに対してウェハ毎に異なる情報ビットを書き込む第１工程と、上記Ｎ個の情報ブロックのうちの残り１個の情報ブロックに対して全ウェハ共通のウェハマスクを用いてチップ毎に異なる情報ビットを書き込む第２工程とによりチップ毎に異なる固有情報ビットを記録する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数からなるＮ個の情報ブロックを有し、そのうちのＮ−１個の情報ブロックに対してウェハ毎に異なる情報ビットを書き込む第１工程と、
上記Ｎ個の情報ブロックのうちの残り１個の情報ブロックに対して全ウェハ共通のウェハマスクを用いてチップ毎に異なる情報ビットを書き込む第２工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
上記第１工程では、半導体チップの回路パターンと、上記Ｎ−１個の情報ブロックのそれぞれにおいて複数通りの情報ビットに対応した情報パターン部とが形成されてなるレチクルを用い、上記Ｎ−１個の情報ブロックのそれぞれにおいて上記複数通りの情報ビットに対応した情報パターン部の中の１つがレチクルとウェハとの相対的な位置制御によって選ばれることにより、上記Ｎ−１個の情報ブロック全体としてウェハ毎に異なる情報ビットが設定されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
上記マクス及びレチクルにより書き込まれる情報ビットに対応した情報パターンは、格子状の上下配線を貫通させるスルーホールパターンであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
上記マクス及びレチクルを用いた露光工程で使用されるレジスト材料はポジレジストであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項２において、
上記情報ビットは、無線によるデータを送受信する回路を備えたＩＣタグに記録されるものであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、無線ＩＣタグ、ＩＣカード等の情報ビットを書き込む製造技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
本願発明者等においては、ウェハ内の各チップに電子線直接描画技術を用いて情報ビットを書き込むようにした半導体装置およびその製造方法をＷＯ００／３６５５５公報において提案している。
【特許文献１】ＷＯ００／３６５５５公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１の技術では高価な電子線描画装置が必要であり、経済的に乱数のような情報ビットを書き込むことが出来ないという問題を有する。
【０００４】
この発明の目的は、簡単にチップ毎に固有情報ビットを記録した半導体装置の製造方法を提供することにある。この発明の上記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数からなるＮ個の情報ブロックを有し、そのうちのＮ−１個の情報ブロックに対してウェハ毎に異なる情報ビットを書き込む第１工程と、残り１個の情報ブロックに対して全ウェハ共通のウェハマスクを用いてチップ毎に異なる情報ビットを書き込む第２工程とによりチップ毎に固有情報ビットを記録する。
【発明の効果】
【０００６】
簡単にチップ毎に固有情報ビットを記録した半導体装置を得ることができる。
【発明を実施するための最良の形態】
【０００７】
図１には、本発明に係る半導体装置の製造方法により形成される半導体チップの一実施例の構成図が示されている。半導体チップ１１の中には、メモリ回路１２が形成されている。また、図示しないが後述するような無線による通信を可能にするインターフェイス部も備えている。そして、半導体チップ１１には、第１の乱数１３と第２の乱数１４と第３の乱数１５のような情報ビット記録部があって、特に制限されないが、第１の乱数のエラー検出コード１６と第２の乱数のエラー検出コード１７と第３の乱数のエラー検出コード１８がそれぞれの乱数１３、１４及び１５に対応して設けられている。
【０００８】
例えば、この半導体チップを識別するための固有情報としては、第１の乱数と第２の乱数と第３の乱数を合わせた全体で構成される。ここで、第１の乱数１３と第１の乱数のエラー検出コード１６はペアを形成しており、第２の乱数１４と第２の乱数のエラー検出コード１７はペアを形成しており、第３の乱数１５と第３の乱数のエラー検出コード１８はペアを形成している。上記第１〜３乱数は、読み出されてメモリ回路に記憶される。この読み出しの際に上記エラー検出コード１６〜１８が使用されて、その誤り検出と訂正がされて、製造ミス等によるビット不良があっても上記乱数１３〜１５を読み出してメモリ回路に記憶させることができる。
【０００９】
この実施例の半導体チップでは、上から第１の乱数１３、第２の乱数１４、第３の乱数１５が順番に並んでいるが、それを読み出してメモリ回路１２に記憶させるときに上から第２の乱数１４、第３の乱数１５、第１の乱数１３のように並べると、新しい乱数となる。従って組み合わせでは６通りあり、６通りの乱数を第１の乱数と第２の乱数と第３の乱数の組み合わせで作ることができる。このような読み出し順序をウェハ毎に異なるように指定すると、６枚のウェハに異なる乱数（情報ビット）を記録させることができる。
【００１０】
上記乱数１３、１４、１５の順に読み出し順序が固定される半導体チップでは、例えば上記乱数１３、１４、１５としてＡ，Ｂ，Ｃを記録するもの、Ａ，Ｃ，Ｂとして記録するもの、Ｂ，Ｃ，Ａとして記録するもの、Ｂ，Ａ，Ｃとして記録するもの、Ｃ，Ａ，Ｂとして記録するもの、Ｃ，Ｂ，Ａとして記録するもののように６通りの組合せからなる情報ビット（乱数）を作成することができる。ただし、このままでは、ウェハ毎に異なる情報ビットを記録させることができるが、１つのウェハに形成される複数の半導体チップは上記同じ情報ビットが記録されるものである。
【００１１】
図２には、本発明に係る半導体装置の製造方法に用いられるレチクルの一実施例の概略構成図が示されている。レチクル２１の中には第１の乱数パターン２２があって、第１の乱数のエラー検出コード２３がペアで存在する。レチクルのなかには合わせマーク２４があって、ウェハの会わせマークと照合して合わせ動作を行う。同図のレチクル２１には、特に制限されないが、複数チップ分の乱数及びエラー検出コードが例えば５倍に拡大された回路パターンとして作成されており、半導体ウェハに対して１／５に縮小して複数チップ分の乱数及び検出コードが同時に露光される。前記のように３個の乱数１３、１４、１５及びエラー検出コード１６，１７，１８を記録させる場合には、３枚のレチクルが用意され、半導体チップに対する記録箇所を前記（Ａ，Ｂ，Ｃ）（Ａ，Ｃ，Ｂ）（Ｂ，Ｃ，Ａ）（Ｂ，Ａ，Ｃ）（Ｃ，Ａ，Ｂ）（Ｃ，Ｂ，Ａ）のようにウェハ枚に異ならせるようにすればよい。このように本発明においては、従来のように電子線直接描写装置を使用する代わりに、乱数及びエラー検出コードを有する複数のレチクルを組み合わせることにより、ウェハ毎に異なる乱数を持つ半導体チップを得ることができる。
【００１２】
図３には、本発明に係る半導体装置の製造方法に用いられるレチクルの他の一実施例の概略構成図されている。この実施例のレチクル２１の中には、第１の乱数パターン２２、第２の乱数パターン２２ａ、第３の乱数パターン２２ｂ、第１の乱数のエラー検出コードパターン２３、第２の乱数のエラー検出コードパターン２３ａ、第３の乱数のエラー検出コードパターン２３ｂが搭載されている。また、合わせマーク２４がレチクルに搭載されている。この実施例では、上記３つのうちの１つを選択すること、あるいはそれぞれを半導体チップに転写する際の位置をステッパーの制御によって変更して、前記のように複数のレチクルを用いることなく、前記のような６通りの乱数の組合せの中の１つを指定することができる。
【００１３】
前記図２及び図３において、当該の複数のレチクルでの複数回の露光及び上記ステッパーの制御によっ露光位置が変更される複数回の露光が同一ホトレジスト工程で行われる。このことにより、短時間で電子線直接描画装置を使用しないで、乱数をチップ内に作成することが可能となる。図３のように１つのレチクルの中に複数の乱数及びエラー検出コードに対応した複数のパターンを持つようにし、露光パターンをステッパーの制御によって自動的に選択して切りかえることにより、前記複数毎のレチクルを用いた場合のようにレチクルの変更なく複数のパターンを連続して露光することにより、ホトレジスト工程の短縮化を図ることができる。また、当該の露光工程で使用されるレジスト材料はポジレジストとされる。このことにより、同じウェハを多重露光しても、必要な部分のみに書き込みが可能となる。
【００１４】
図４には本発明に係る半導体装置の製造方法に用いられるマスクの一実施例の概略構成図されている。ガラスマスク５１は１対１のパターンマスクであって、その中には、チップ５２の乱数パターンが配列されている。５３はウェハパターンである。各チップ５２のパターンの中にはそれぞれ異なった乱数およびその検出コードがある。したがって、このウェハマスク５１を用いた場合には、この乱数に関しては全てのウェハにおいては対応する位置に形成された半導体チップは、同一の乱数及びエラー検出コードを持つことになる。しかしながら、前記図２又は図３のような乱数及びエラー検出コードを所有するパターンをもつ単数又は複数のレチクルを組み合わせることにより、ウェハ毎に異なる乱数とが組み合わされることよって、同じ情報ビットが存在しない乱数を持つ半導体チップを形成することができる。このように、半導体回路パターンを形成するレチクル及び上記ウェハマスクを用いることにより、高価な電子線直接描画装置を用いることなく、前記特許文献１のような乱数を半導体チップに埋め込むことができる。
【００１５】
半導体技術においてレチクルという用語は、上記ウェハマスクを作成する際の原画という意味でも用いられる。この場合に用いられるレチクルは、前記図２や図３に示したものとは異なる。すなわち、図２や図３で示されたレチクルは、ウェハ上に回路パターンを作成する際に用いられるものであり、ステッパーによるウェハの移動によって、レチクルに作成された複数チップ分の拡大された回路パターンが縮小されて繰り返しウェハ上のホトレジスト膜に転写されて、前記図４に示したウェハ５３のように碁盤目状に同じ回路パターンを持つ半導体チップ５２が形成される。ただし、図４において示されているウェハマスクは、前記のように個々の半導体チップ５２の回路パターンを形成するものではなく、個々の半導体チップに別々の識別情報（又は乱数）を書き込むために用いられるものである。
【００１６】
微細化された素子を形成する半導体製造技術の下では、一般的には前記図２や図３で示されたようなレチクルにより回路パターンの作成が行われる。これに対して、前記図４に示したガラスマスク５１は、数世代前の半導体製造技術により使われたものである。例えば、レチクルでは５：１に縮小して回路パターンを焼き付けることによってより高精細の微細化した転写を行うことができる。これに対して、上記ガラスマスク５１では１：１のパターンマスクであって、その中には、チップ５２において異なる乱数パターンが配列されている。このような最新露光技術と従前露光技術を組み合わせて使用することにより、それぞれ異なる識別情報ビット又は乱数を持つ半導体チップを量産することができる。
【００１７】
前記図２及び図３のレチクルは、乱数やエラー検出コードのパターンのみが記録されるもの他、半導体チップの回路パターンが形成されたレチクルのいわば余白部分を利用して、前記図２のような第１の乱数パターン２２とエラー検出コード２３のペア又は図３のような第１の乱数パターン２２、第２の乱数パターン２２ａ、第３の乱数パターン２２ｂ、第１の乱数のエラー検出コードパターン２３、第２の乱数のエラー検出コードパターン２３ａ、第３の乱数のエラー検出コードパターン２３ｂを搭載するようにしてもよい。
【００１８】
図５には、本発明に係る半導体装置の製造方法によって製造される乱数パターン又はエラー検出コードの一実施例のパターン図が示されている。ビットライン４１は、同図の縦方向に複数個が並んで配置され、それに対してワードライン４２がクロスして設けられる。上記ビットライン４１とワードライン４２は、絶縁膜を挟んで上下配線層で形成されており、スルーホールパターンがある部分４３とスルーホールパターンがない部分４４とが存在する。レチクルにはスルーホールパターンがある部分４３があるところにパターンが存在するようになっており、論理的に“１”を示す。例えば、ビットライン４１等には比較的大きな抵抗値を持つプルダウン抵抗によって回路の接地電位のようなロウレベルが与えられる。読み出し動作によってワードライン４２が電源電圧に対応してハイレベルにされる。すると、上記コンタクトホールパターン４３があるビットラインは、ワードラインのハイレベルに対応したハイレベル（“１”）となり、上記コンタクトホールパターンがない部分４４のビットラインはプルダウン抵抗によるロウレベル（“０”）になる。この方法は半導体チップ内の所定の部分が導通か非導通であることを指定するものであって、このことが実現できるのであれば他の手段を除外するものではない。例えば、結線の有無により同様にハイレベル／ロウレベルの取り出すようにしてもよい。
【００１９】
図６には、本発明に係る半導体装置の製造方法によって製造される乱数パターン又はエラー検出コードの他の一実施例のパターン図が示されている。ビットライン６１にはワードライン６２がクロスしており、それぞれのワードラインとビットライン交点には第１の乱数のスルーホールパターン６３と第２の乱数のスルーホールパターン６４と第３の乱数のスルーホールパターン６５からなっている。これらのスルーホールパターンによって、乱数を表現することが可能である。スルーホールパターンはグルーピングすることが可能である。それぞれのグルーピングしたパターンはレチクルの各パターンや１対１のガラスマスクのパターンと対応させることが可能である。各グルーピングしたパターンの中には乱数とその乱数のエラー検出パターンがあるため、各グルーピングしたパターンのなかでは乱数が正常に書き込まれているか、また利用するとき正常に読み取られているかはエラー検出パターンによってチェックすることが可能である。
【００２０】
前記図２ないし図４のレチクル又はウェハマスクでは、図５や図６に示した上記コンタクトホールパターン４３、６３が指定される。したがって、その前提として前記図５に示したワードライン４２やビットライン４１のパターン及び図６に示したビットライン６１とワードライン６２等は、回路パターンの一部として半導体チップに形成されるものである。このことから、前記図２や図３に示したレチクルにおいて、上記ビットラインとワードラインが形成される領域よりも大きな領域に、上記交点数よりも多い数のコンタクトホールパターンを形成しておいて、合わせマークを基準にして、上記ビットラインとワードラインとの交点との相対的位置関係をウェハ毎にずらすことにより、ウェハ毎に異なる乱数を簡単に作成することができる。前記エラー検出コードは、乱数に一対一に対応して設けられるものであるので、この構成では付加できない。しかしながら、エラー検出コードは、上記記録した乱数の信頼性のためのものであり、特に必要とされるものではないので問題ない。なお、乱数の読み出しの際にエラー検出コードを付加することは可能である。つまり、読み出された識別情報ビット（乱数）をエラー検出コード発生回路に入力して生成することができるので、それを付加して半導体チップの外部に読み出すようにすればよい。
【００２１】
図７には、本発明に係る半導体装置の製造方法によって製造された半導体装置の応用例が示されている。この発明に係る半導体装置の製造方法によって、ＩＣタグ７１〜７５が形成される。これらの第１のＩＣタグ７１と第２のＩＣタグ７２と第３のＩＣタグ７３と第４のＩＣタグ７４と第５のＩＣタグ７５が同じ箇所に存在しており、これらは電磁波７６がリーダアンテナ７７から放射されている状態にあって、リーダ７８はこの電磁波を制御することが可能である。第１のＩＣタグ７１と第２のＩＣタグ７２と第３のＩＣタグ７３と第４のＩＣタグ７４と第５のＩＣタグ７５のなかの各ＩＣには、いままで述べた乱数が組み込まれている。各ＩＣタグからのデータは個別にリーダで読み取られることが可能である。読み取られたデータはその中のグループごとに乱数と乱数のエラー検出コードがチェックされて、雑音などにより正常に読取が行われたかどうか正確にチェックされる。エラーチェックの方法はあらかじめアルゴリズムが明確な暗号系であってもよく、またサイクリックリダンダンシチェックコードであってもよい。また、この例では５つのＩＣタグが存在することになっているが５つである必要はなく、最大１，０００から１０，０００個のＩＣタグが存在してもよい。
【００２２】
半導体装置は、それに固有の識別情報が付与されていれば、その識別情報に基づいて種々の望むべき利用行為が可能となる。半導体装置に、その一個一個のようなレベルで固有の識別情報を設定しておくことができるならば、その固有の識別情報の利用の元で、製造方法や製品管理技術を提供することができる。半導体装置の実使用段階のような段階で不具合が発生したような場合、その半導体装置から固有の識別情報を得ることができるならば、その不具合をもたらした要因の追求を容易にする。例えば、半導体メーカにとって、半導体装置の固有の識別情報に基づいて、その製造時期、製造ライン、製造ロット、検査来歴、設計情報、等々の情報を把握できる。それによって、不具合の発生要因の追求が容易になり、その対策も容易になる。
【００２３】
上記固有識別情報を備えたＩＣチッは、また宅配用伝票等にも有益である。例えば、上記固有識別情報を伝票番号として、宅配用伝票に埋め込むようにした場合、バーコード等を付加した伝票を用いる場合に比べて、大幅に簡素化された簡単なリーダを用いつつ、しかもより正確に配送品の配送経歴のデータを得ることができる。
【００２４】
図８には、この発明により製造されたＩＣチップを伝票等に埋め込む際の説明図が示されている。集中荷重ツール１８１はフィルム状媒体１８２に押し付けられており、その下には半導体チップ１８３が媒体の中立面または中立面に近いところにある。フィルム状の媒体は鋼板１８５の上にあるシリコンラバー１８４が存在する。シリコンラバーは実生活空間でフィルム状の媒体の近傍にある環境を示している。集中荷重のツールの直径は１ｍｍ以上である。これは実生活空間での集中荷重として印加される環境を示している。この図８に示されるようにフィルム状の媒体は集中荷重の程度により変形し、図８のような断面状態となる。
【００２５】
このような状態で耐集中荷重と厚さ５０ミクロンの半導体チップのサイズとの関係を実験的に求めたものが図９である。実生活空間で人間がボールペンで押し付ける程度は７００ｇとし、集中荷重に対して１ｋｇに耐えられうるかをクライテリアとすれば、図９より、半導体の半導体チップサイズが０．５ｍｍ以下であれば集中荷重に強い領域、０．５ｍｍ以上であれば集中荷重に弱い領域というように分離できる。この事実をふまえれば、半導体チップの平面寸法が長辺０．５ｍｍ以下であって、当該の半導体チップは紙またはフィルム状の媒体の中にアンテナ付きの状態で挿入され複数ビットの情報を送出することを特徴とする半導体装置とし、当該の伝票等に埋め込まれる半導体チップは厚さが５０ミクロン以下で作成されていることが重要である。
【００２６】
以上本発明者によってなされた発明を、上記実施形態に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、半導体チップに識別情報又は乱数を記録する回路構成は、前記のようなビットラインとワードラインとを選択的に接続するもの他、種々提案されているマスクＲＯＭを利用したものであってもよい。この発明は、識別情報又は乱数等を備えた半導体装置の製造方法として広く利用することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る半導体装置の製造方法により形成される半導体チップの一実施例を示す構成図である。
【図２】本発明に係る半導体装置の製造方法に用いられるレチクルの一実施例を示す概略構成図である。
【図３】本発明に係る半導体装置の製造方法に用いられるレチクルの他の一実施例を示す概略構成図である。
【図４】本発明に係る半導体装置の製造方法に用いられるマスクの一実施例を示す概略構成図である。
【図５】本発明に係る半導体装置の製造方法によって製造される乱数パターン又はエラー検出コードの一実施例を示すパターン図である。
【図６】本発明に係る半導体装置の製造方法によって製造される乱数パターン又はエラー検出コードの他の一実施例を示すパターン図である。
【図７】本発明に係る半導体装置の製造方法によって製造された半導体装置の応用例の構成図が示されている。
【図８】この発明により製造されたＩＣチップを伝票等に埋め込む際の説明図である。
【図９】本発明で形成される半導体チップの大きさの根拠の説明図である。
【符号の説明】
【００２８】
１１…半導体チップ、１２…メモリ周辺回路、１３…第１の乱数、１４…第２の乱数、１５…第３の乱数、１６…第１の乱数のエラー検出コード、１７…第２の乱数のエラー検出コード、１８…第３の乱数のエラー検出コード、２１…レチクル、２２…第１の乱数パターン、２２ａ…第２の乱数パターン、２２ｂ…第３の乱数パターン、２３…第１の乱数のエラー検出コードパターン、２３ａ…第２の乱数のエラー検出コードパターン、２３ｂ…第３の乱数のエラー検出コードパターン、２４…合わせマーク、４１…ビットライン、４２…ワードライン、４３…スルーホールパターンがある部分、４４…スルーホールパターンがない部分、５１…ガラスマスク、５２…チップ、５３…ウェハパターン、６１…ビットライン、６２…ワードライン、６３…第１の乱数のスルーホールパターン、６４…第２の乱数のスルーホールパターン、６５…第３の乱数のスルーホールパターン、７１…第１のＩＣタグ、７２…第２のＩＣタグ、７３…第３のＩＣタグ、７４…第４のＩＣタグ
７５…第５のＩＣタグ、７６…電磁波、７７…リーダアンテナ、７８…リーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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