(57)【要約】  【課題】単調性や分解能を犠牲にすることなく、そのレイアウト面積の小さい遅延調整回路を搭載する半導体集積回路を提供する。  【解決手段】本発明の半導体集積回路は、その遅延値をデジタル的にコントロール可能な可変遅延回路を搭載している。可変遅延回路は少なくとも１つの可変遅延バッファを備え、可変遅延バッファは、バッファセルと、コントロールコードに応じて、可変遅延バッファの遅延値をコントロールするための複数の遅延調整ユニットとを備えている。そして、これら複数の遅延調整ユニットは、コントロールコードに応じて、可変遅延バッファの遅延値が非線形の単調性を持つように重み付けされている。【選択図】図１
2005057533.tif 000002
【特許請求の範囲】
【請求項１】
その遅延値をデジタル的にコントロール可能な可変遅延回路を搭載する半導体集積回路であって、
前記可変遅延回路は少なくとも１つの可変遅延バッファを備え、
前記可変遅延バッファは、バッファセルと、コントロールコードに応じて、前記可変遅延バッファの遅延値をコントロールするための複数の遅延調整ユニットとを備え、
これら複数の遅延調整ユニットは、前記コントロールコードに応じて、前記可変遅延バッファの遅延値が非線形の単調性を持つように重み付けされていることを特徴とする半導体集積回路。
【請求項２】
前記複数の遅延調整ユニットは、前記コントロールコードに応じて、前記バッファセルの出力に付加される容量値を調整し、前記可変遅延バッファの遅延値をコントロールする請求項１に記載の半導体集積回路。
【請求項３】
前記複数の遅延調整ユニットは、前記コントロールコードに応じて、前記バッファセルの駆動能力を調整し、前記可変遅延バッファの遅延値をコントロールする請求項１に記載の半導体集積回路。
【請求項４】
前記複数の遅延調整ユニットは、各プロセス条件における、目標となる遅延値付近での前記コントロールコードの変化量に応じた前記可変遅延バッファの遅延値の変化量が、ワースト条件における、前記目標となる遅延値付近での前記コントロールコードの変化量に応じた前記可変遅延バッファの遅延値の変化量と略等しくなるように重み付けされている請求項１〜３のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、その遅延値をコントロールコードに応じてデジタル的にコントロール可能な可変遅延回路を搭載する半導体集積回路に関するものである。
【背景技術】
【０００２】
可変遅延回路は、その遅延値を可変に設定可能なものであり、例えばＤＬＬ（Delay Locked Loop）やＰＬＬ（Phase Locked Loop）等の回路において、その遅延値を常にある一定の時間にコントロールするために使用されている。
【０００３】
可変遅延回路において、その遅延値をデジタル的にコントロールする場合、コントロールコードに応じて、例えば直列に接続されるバッファセルのゲート段数を調整することにより、その機能が実現されている。しかし、この回路手法では、バッファセルのゲート遅延以上の精度（分解能）で遅延調整を行うことができないため、より高精度な遅延調整が必要な場合は、バッファセルの出力に付加される容量負荷やバッファセルの駆動能力を調整することにより、その遅延調整が行われている。
【０００４】
上記のように、より高精度な遅延調整が必要な可変遅延回路では、遅延の精度およびその可変量の単調性を確保するために、遅延値を調整するための最小単位となる遅延調整ユニットが、プロセス、温度、電圧のばらつきを考慮して算出した必要数備えられており、コントロールコードに応じて、遅延調整ユニットの段数（個数）を適宜設定することにより、プロセス、温度、電圧のばらつきに関係なく、常に所望の遅延値が得られるような回路構成になっている。
【０００５】
例えば、プロセスがベスト条件の場合は遅延値が小さいので、使用する遅延調整ユニットの段数を増やすことによって、可変遅延回路の遅延値は、目標となるある一定の時間Ｔｄに調整される。逆に、プロセスがワースト条件の場合には遅延値が大きいので、使用する遅延調整ユニットの段数を減らすことによって、プロセスがベスト条件の場合と同じ目標の遅延値Ｔｄに調整される。また、温度、電圧のばらつきに対しても、その遅延値が常に一定の時間Ｔｄとなるように遅延調整ユニットの段数が適宜調整される。
【０００６】
可変遅延回路の遅延値の可変幅は、遅延調整ユニットの段数によって決定される。ベスト条件（プロセスがベスト条件で、かつ電圧が最も高く、温度が最も低い状態）において、遅延調整ユニットによる、可変遅延回路の遅延値の変化量が最も小さくなるため、プロセス、温度、電圧のばらつきに関係なく、常に所望の遅延値Ｔｄが得られるようにするためには、目標となる遅延値Ｔｄ÷ベスト条件での遅延調整ユニットによる遅延値Ｕｄｅｌａｙ−ｂｅｓｔによって得られる段数以上の遅延調整ユニットが必要になる。
【０００７】
また、可変遅延回路の遅延値の分解能は、遅延調整ユニットによる遅延値Ｕｄｅｌａｙ−ｗｏｒｓｔが最小単位となる。ワースト条件（プロセスがワースト条件で、かつ電圧が最も低く、温度が最も高い状態）において、遅延調整ユニットによる遅延値の変化量が最も大きくなり、分解能が最も悪くなるため、可変遅延回路の遅延値の最小分解能は、ワースト条件の時の遅延調整ユニットによる、可変遅延回路の遅延値によって規定される。
【０００８】
ところで、ワースト条件とベスト条件における遅延値の差が非常に大きい場合、ワースト条件の時には遅延調整ユニットがほとんど必要ないが、ベスト条件の時には多数の遅延調整ユニットが必要となるので、どうしても遅延調整ユニットの段数が多く必要になるという問題がある。従って、その分遅延調整ユニットのレイアウト面積が大きくなるし、かつコントロールコードのビット数も多くなってそのための制御回路も複雑になるので、制御回路のレイアウト面積も増えるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、前記従来技術に基づく問題点を解消し、遅延調整の単調性や分解能を犠牲にすることなく、そのレイアウト面積の小さい遅延調整回路を搭載する半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、その遅延値をデジタル的にコントロール可能な可変遅延回路を搭載する半導体集積回路であって、
前記可変遅延回路は少なくとも１つの可変遅延バッファを備え、
前記可変遅延バッファは、バッファセルと、コントロールコードに応じて、前記可変遅延バッファの遅延値をコントロールするための複数の遅延調整ユニットとを備え、
これら複数の遅延調整ユニットは、前記コントロールコードに応じて、前記可変遅延バッファの遅延値が非線形の単調性を持つように重み付けされていることを特徴とする半導体集積回路を提供するものである。
【００１１】
ここで、前記複数の遅延調整ユニットは、前記コントロールコードに応じて、前記バッファセルの出力に付加される容量値、もしくは前記バッファセルの駆動能力を調整し、前記可変遅延バッファの遅延値をコントロールするのが好ましい。
【００１２】
また、前記複数の遅延調整ユニットは、各プロセス条件における、目標となる遅延値付近での前記コントロールコードの変化量に応じた前記可変遅延バッファの遅延値の変化量が、ワースト条件における、前記目標となる遅延値付近での前記コントロールコードの変化量に応じた前記可変遅延バッファの遅延値の変化量と略等しくなるように重み付けされているのが好ましい。
【発明の効果】
【００１３】
本発明の半導体集積回路によれば、コントロールコードに応じて、バッファセルあるいは可変遅延バッファの遅延値が非線形の単調性を持つように、複数の遅延調整ユニットが重み付けされており、従来の可変遅延回路と比べて、遅延調整ユニットの段数（個数）を大幅に削減することができるため、可変遅延回路のレイアウト面積を大幅に削減することができる。
また、本発明の半導体集積回路によれば、各プロセス条件における、目標となる遅延値付近でのコントロールコードの変化量に応じたバッファセルあるいは可変遅延バッファの遅延値の変化量が、ワースト条件における、目標となる遅延値付近でのコントロールコードの変化量に応じたバッファセルあるいは可変遅延バッファの遅延値の変化量と略等しくなるように複数の遅延調整ユニットを重み付けすることによって、単調性や遅延値の調整の精度（分解能）を犠牲にすることなく、遅延調整ユニットの段数を最も削減することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。
【００１５】
図１は、本発明の半導体集積回路の一実施形態の構成概略図である。同図に示す半導体集積回路は、その遅延量をデジタル的にコントロール可能な可変遅延回路１０を搭載するものである。可変遅延回路１０は、同一構成の４個の可変遅延バッファ１２（１２ａ、１２ｂ、１２ｃ、１２ｄ）を備えており、それぞれの可変遅延バッファ１２は、バッファセル１４と、１５個のスイッチ１６（１６ａ、１６ｂ、…、１６ｏ）と、１５個の負荷容量１８（１８ａ、１８ｂ、…、１８ｏ）とを備えている。
【００１６】
ここで、可変遅延バッファ１２ａのバッファセル１４の出力は、可変遅延バッファ１２ｂのバッファセル１４に入力されている。同様に、可変遅延バッファ１２ｂのバッファセル１４の出力は、可変遅延バッファ１２ｃのバッファセル１４に入力され、可変遅延バッファ１２ｃのバッファセル１４の出力は、可変遅延バッファ１２ｄのバッファセル１４に入力されている。また、可変遅延バッファ１２ｄのバッファセル１４の出力は、バッファセル２０を介して出力されている。
【００１７】
スイッチ１６ａおよび負荷容量１８ａは、バッファセル１４の出力とグランドとの間に直列に接続されている。同様に、スイッチ１６ｂおよび負荷容量１８ｂ、…、スイッチ１６ｏおよび負荷容量１８ｏも、それぞれバッファセル１４の出力とグランドとの間に直列に接続されている。スイッチ１６ａ、１６ｂ、…、１６ｏとこれらに各々対応する負荷容量１８ｂ、１８ｃ、…、１８ｏとによって構成される１５組のそれぞれの組は、本発明のいう遅延調整ユニットを構成する。
【００１８】
各々の可変遅延バッファ１２のスイッチ１６ａ、１６ｂ、…、１６ｏには、デコーダ２２によって、４ビットのコントロール信号をデコードして得られる１５ビットのコントロールコードＣｏｄｅ＜１４：０＞がそれぞれ入力されている。負荷容量１８ａ、１８ｂ、…、１８ｏの容量値は、それぞれＣ、Ｃ＋Δ、…、Ｃ＋１４Δである。すなわち、負荷容量１８の容量値は、負荷容量１８ａ、１８ｂ、…、１８ｏの順に、その容量値がΔずつ大きくなるように等差数列的に重み付けされている。
【００１９】
コントロールコードＣｏｄｅ＜１４：０＞は、例えばコントロール信号の値が‘０’の場合、その全てのビット＜１４：０＞が‘０’となる。また、コントロール信号の値が‘１’の場合、コントロールコードＣｏｄｅの最下位ビット＜０＞だけが‘１’となる。以下同様に、コントロール信号の値が‘２’〜‘１４’の場合、コントロールコードＣｏｄｅの下位２ビット〜下位１４ビットが‘１’となり、コントロール信号の値が‘１５’の場合、コントロールコードＣｏｄｅの全てのビット＜１４：０＞が‘１’となる。
【００２０】
各々のスイッチ１６は、コントロールコードＣｏｄｅ＜１４：０＞の対応するビットが‘１’の場合にオンし、‘０’の場合にオフする。例えば、スイッチ１６ａは、コントロールコードＣｏｄｅ＜０＞が‘１’の場合にオンし、‘０’の場合にオフする。スイッチ１６ａがオンの場合、負荷容量１８ａはバッファセル１４の出力に電気的に接続され、スイッチ１６ａがオフの場合、負荷容量１８ａはバッファセル１４の出力から電気的に切り離される。スイッチ１６ｂ、…、１６ｏの場合も同様である。
【００２１】
従って、コントロール信号の値を‘０’〜‘１５’まで変化させることにより、バッファセル１４の出力に付加される負荷容量は、０、Ｃ、２Ｃ＋Δ、３Ｃ＋３Δ、…、１５Ｃ＋１０５Δというように、非線形の単調性を持って増加する。
【００２２】
可変遅延回路１０では、プロセス、温度、電圧のばらつきに応じて、コントロール信号の値が変更され、このコントロール信号が、デコーダ２２によりコントロールコードＣｏｄｅ＜１４：０＞にデコードされる。そして、コントロールコードＣｏｄｅ＜１４：０＞に応じて、全ての可変遅延バッファ１２ａ、１２ｂ、１２ｃ、１２ｄのバッファセル１４の出力に付加される負荷容量１８が同じように調整され、可変遅延回路１０の遅延値が常に所定の時間Ｔｄとなるように調整される。
【００２３】
すなわち、可変遅延バッファ１２ａに入力される信号は、直列に接続された可変遅延バッファ１２ａ、１２ｂ、１２ｃ、１２ｄの４個のバッファセル１４によって常に所定の時間Ｔｄだけ遅延されるように調整され、その後、バッファセル２０を介して出力される。
【００２４】
本実施形態の可変遅延回路１０では、ワースト条件の時に、コントロールコードＣｏｄｅの全てのビット＜１４：０＞が‘０’、すなわち全てのスイッチ１６がオフとなって、可変遅延回路１０の遅延値はＴｄとなり、ベスト条件の時には、コントロールコードＣｏｄｅの全てのビット＜１４：０＞が‘１’、すなわち全てのスイッチ１６がオンとなって、バッファセル１４の出力に１５Ｃ＋１０５Δの負荷容量１８が付加されることにより、可変遅延回路１０の遅延値は同じＴｄに調整されるものとする。
【００２５】
ここで、Δが‘０’であると仮定すると、すなわち従来の可変遅延回路と同じ構成である場合、図２のグラフに点線で示すように、可変遅延回路１０の遅延値は、ワースト条件（ｗｏｒｓｔ）の場合もベスト条件（ｂｅｓｔ）の場合もコントロールコードＣｏｄｅに応じて線形の単調性を持って増加する。このように、従来の可変遅延回路では、遅延調整ユニットとして、負荷容量１８の容量値が全て同じＣのものを使用しているため、ベスト条件の時の遅延値を所定の時間Ｔｄにコントロールするためには多数の遅延調整ユニットが必要であった。
【００２６】
これに対し、本実施形態のようにΔを正の値にすると、バッファセル１４の出力に付加される負荷容量１８が非線形の単調性を持って増加するため、図２のグラフに実線で示すように、可変遅延回路１０の遅延値も、コントロールコードＣｏｄｅに応じて非線形の単調性を持って増加する。このように、遅延調整ユニットの負荷容量１８の容量値について、コントロールコードＣｏｄｅに応じて等差数列的に重み付けを行っているため、負荷容量１８のサイズは多少大きくなるが、遅延調整ユニットの個数を大幅に削減することが可能である。
【００２７】
また、各プロセス条件における、目標となる遅延値付近でのコントロールコードＣｏｄｅの変化量に応じたバッファセルの遅延値の変化量が、ワースト条件における、目標となる遅延値付近でのコントロールコードＣｏｄｅの変化量に応じたバッファセルの遅延値の変化量と略等しくなるようにΔの値を調整し、複数の遅延調整ユニットを重み付けすることによって、必要なコントロールコードＣｏｄｅのビット数を最も削減することができ、従って遅延調整ユニットの段数を最も削減することができるので好ましい。
【００２８】
このように、可変遅延回路１０では、遅延の可変量の単調性や遅延値の調整の精度（分解能）を犠牲にすることなく、遅延調整ユニットの段数を大幅に削減することができ、そのためのレイアウト面積を大幅に削減することができる。また、遅延調整ユニットの段数を大幅に削減できるため、コントロールコードＣｏｄｅのビット数も削減することができ、そのための制御回路の構造も簡単化できるため、制御回路のレイアウト面積も削減することができる。
【００２９】
なお、可変遅延バッファ１２は少なくとも１つ備えていればよいし、遅延調整ユニットの個数も、必要に応じていくつの遅延調整ユニットを備えていてもよい。また、遅延調整ユニットは、上記実施形態のように、バッファセル１４の出力に付加される容量値を調整するものに限定されず、バッファセル１４の出力に接続される遅延用抵抗の抵抗値を調整したり、バッファセル１４の駆動能力、例えばバッファセル１４を構成するトランジスタのゲート幅を調整して、バッファセル１４あるいは可変遅延バッファ１２の遅延値をコントロールするものでもよい。また、遅延調整ユニットを等比数列的に重み付けするなど、各種形態の重み付けを適用することも可能である。
【００３０】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体集積回路に搭載される可変遅延回路の一実施形態の構成概略図である。
【図２】図１に示す可変遅延回路において、ベスト条件およびワースト条件における、コントロールコードと遅延値との関係を表す一実施形態のグラフである。
【符号の説明】
【００３２】
１０  可変遅延回路
１２  可変遅延バッファ
１４，２０  バッファセル
１６  スイッチ
１８  負荷容量
２２  デコーダ
【図１】
2005057533.tif 000003
【図２】
2005057533.tif 000004