(57)【要約】【課題】信号マージンの向上を図る。【解決手段】半導体集積回路装置は、複数のグループに分けられた複数のメモリセル１０と、前記グループ毎に異なるリファレンス電位Ｖｒｅｆ１，Ｖｒｅｆ２を設定するリファレンス電位選択回路１４とを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のグループに分けられた複数のメモリセルと、
前記グループ毎に異なるリファレンス電位を設定するリファレンス電位選択回路と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記メモリセルは、強誘電体キャパシタとセルトランジスタとをそれぞれ有し、
前記各セルトランジスタにつながる複数のワード線と、
前記ワード線に接続されたワード線ドライバと、
前記ワード線ドライバと前記リファレンス電位選択回路とに接続されたワード線デコーダと、
前記リファレンス電位選択回路から出力される前記リファレンス電位が入力されるセンスアンプと
をさらに具備することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記リファレンス電位の数だけ設けられ、前記リファレンス電位をそれぞれ発生させる複数のリファレンス電位発生回路と
をさらに具備することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記グループ毎に異なる前記リファレンス電位を発生させる１つのリファレンス電位発生回路と
をさらに具備することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記メモリセルは、強誘電体キャパシタとセルトランジスタとをそれぞれ有し、
前記セルトランジスタのソース／ドレイン間に前記強誘電体キャパシタの両端をそれぞれ接続してユニットセルを構成し、このユニットセルを複数個直列に接続したブロックであり、
前記ブロックの一端にビット線が接続され、前記ブロックの他端にプレート線が接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記複数のグループは、
前記強誘電体キャパシタの上部電極が前記ビット線につながる第１のグループと、
前記強誘電体キャパシタの下部電極が前記ビット線につながる第２のグループと
を具備することを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記複数のグループは、
前記ビット線側の端部に位置するセルからなる第１のグループと、
前記プレート線側の端部に位置するセルからなる第２のグループと、
前記ブロックの中央部に位置するセルからなる第３のグループと
を具備することを特徴とする請求項５に記載の半導体集積回路装置。
【請求項８】
前記複数のグループは、前記ビット線側の端部に位置するセルから、前記プレート線側の端部に位置するセルまで、各セル毎に分かれていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項９】
前記複数のグループは、
前記複数のメモリセルからなるメモリセルアレイの中央部に位置するセルからなる第１のグループと、
前記メモリセルアレイの周辺部に位置するセルからなる第２のグループと
を具備することを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリにおける読み出し時のリファレンス電位を調整するための半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、不揮発性の半導体メモリとして、強誘電体キャパシタ（Ferro-electric Capacitor）を用いた強誘電体メモリ（ＦｅＲＡＭ）が注目されている。
【０００３】
図１１は、従来技術による強誘電体メモリのセル部の概略的な回路図を示す。図１１示すように、セル部は、セルトランジスタＴｎのソースドレイン間にキャパシタＣｎの両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した構造となっている。このような構造の強誘電体メモリは、「ＴＣ並列ユニット直列接続型強誘電体メモリ」という。
【０００４】
ここでは、このＴＣ並列ユニット直列接続型強誘電体メモリを例にあげて、従来技術の問題点を説明する。
【０００５】
このＴＣ並列ユニット直列接続型強誘電体メモリのレイアウトパターンでは、（ａ）上部電極がビット線ＢＬに接続されているようなセル（以下セルＡと称す）と、（ｂ）下部電極がビット線ＢＬに接続されているようなセル（以下セルＢと称す）との、２種類のセルが存在する（図２参照）。
【０００６】
ところで、強誘電体キャパシタには、上部電極の界面状態と下部電極の界面状態との違いなどから、一般に、キャパシタの分極特性が印加電界の向きによって異なる可能性がある。この現象は、例えばヒステリシスループの左右非対称性として観測される。
【０００７】
例えば、セルＡの場合、図１２に示すように、左右が非対称のヒステリシス曲線になり、セルＢの場合、図１３に示すように、左右が非対称のヒステリシス曲線になる。尚、図１２及び図１３において、直線Ｌ１，Ｌ２はビット線容量Ｃｂの特性を示す線であり、ビット線容量Ｃｂの値が小さくなるとこの直線Ｌ１，Ｌ２の傾きは小さくなる。
【０００８】
上記のようなヒステリシスループが左右非対称となる現象が起きると、セルＡとセルＢとでは、ビット線ＢＬの信号量の絶対値に差が生じてしまう。
【０００９】
図１４及び図１５に示すように、セルＡの場合もセルＢの場合も、それぞれのセルタイプにおける信号量の分布では、“１”データと“０”データとの信号量のマージンが十分に確保できている。しかしながら、図１６に示すように、セルＡとセルＢとを合わせて、全体の信号分布を見た場合には、“１”データと“０”データとの信号量のマージンはほぼ０になってしまう。
【００１０】
尚、この出願の発明に関連する先行技術文献情報としては次のようなものがある。
【特許文献１】特開２００３−７０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上のように、例えばＴＣ並列ユニット直列接続型強誘電体メモリでは、セルＡとセルＢとからなる２種類の信号分布が存在する。このように、信号量分布が複数のグループに分かれる場合には、個々のグループ内で信号量のマージンが十分にあったとしても、各グループをまとめて全体として考えると、信号量のマージンが減少し、最悪の場合にはマージンが無くなってしまう可能性がある。このような信号量のマージンの減少は、不良ビットの原因となるため、信頼性の向上や製品歩留まりの向上を考える上で非常に問題になっていた。
【００１２】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、信号マージンの向上を図ることが可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１４】
本発明の一の視点による半導体集積回路装置は、複数のグループに分けられた複数のメモリセルと、前記グループ毎に異なるリファレンス電位を設定するリファレンス電位選択回路とを具備する。
【発明の効果】
【００１５】
以上説明したように本発明によれば、信号マージンの向上を図ることが可能な半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
［第１の実施形態］
第１の実施形態では、信号量分布が複数のグループに分かれる場合、この複数のグループ毎に作動式センスアンプのリファレンス電位を設けることにより、信号マージンの向上を図る。
【００１８】
図１は、本発明の第１の実施形態に係る半導体集積回路装置の概略的な回路図を示す。図２は、本発明の第１の実施形態に係るメモリセルの断面図を示す。図３は、本発明の第１の実施形態に係るリファレンス電位選択回路の構成を示す。ここでは、上述した「ＴＣ並列ユニット直列接続型強誘電体メモリ」の１ブロック分を例にあげて説明する。
【００１９】
図１に示すように、半導体集積回路装置は、ＴＣ並列ユニット直列接続型のメモリセル１０と、プレート線ドライバ１１と、ワード線ドライバ１２と、ワード線デコーダ１３と、リファレンス電位選択回路１４と、第１及び第２のリファレンス電位発生回路１５，１６と、センスアンプ（Ｓ／Ａ）１７とを有している。
【００２０】
ＴＣ並列ユニット直列接続型のメモリセル１０は、トランジスタＴ１のソース／ドレインに強誘電体キャパシタＣ１の両端が接続され、トランジスタＴ２のソース／ドレインに強誘電体キャパシタＣ２の両端が接続され、トランジスタＴ３のソース／ドレインに強誘電体キャパシタＣ３の両端が接続され、トランジスタＴ４のソース／ドレインに強誘電体キャパシタＣ４の両端が接続されている。そして、これらの４つのセルが直列に接続され、１つのセルブロックが構成されている。このセルブロックの一端はビット線ＢＬに接続され、セルブロックの他端はプレート線ＰＬに接続されている。プレート線ＰＬは、プレート線ドライバ１１に接続されている。
【００２１】
トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４の各ゲートは、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４につながっている。これらのワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４にはワード線ドライバ１２が接続され、このワード線ドライバ１２にはワード線デコーダ１３が接続されている。
【００２２】
ワード線デコーダ１３には、リファレンス電位選択回路１４が接続されている。このリファレンス電位選択回路１４には、第１及び第２のレファレンス電位Ｖｒｅｆ１，Ｖｒｅｆ２を発生させるための第１及び第２のリファレンス電位発生回路１５，１６がそれぞれ接続されている。
【００２３】
センスアンプ１７には、ビット線ＢＬの出力とリファレンス電位選択回路１４の出力とが入力される。そして、センスアンプ１７の出力は、ビット線デコーダに接続される。
【００２４】
ここで、上記メモリセル１０は、ＴＣ並列ユニット直列接続型の構造をとっているため、従来技術でも述べたように、強誘電体キャパシタの電極とビット線ＢＬとの接続方法に関して、２種類のセルが存在する。つまり、図２に示すように、（ａ）上部電極がビット線ＢＬに接続されているようなセルＡと、（ｂ）下部電極がビット線ＢＬに接続されているようなセルＢとが存在する。
【００２５】
このため、図１の回路構成では、セルＡ，セルＢとからなる２種類の信号分布に対して、リファレンス電位Ｖｒｅｆ１，Ｖｒｅｆ２をそれぞれ発生させるためのリファレンス電位発生回路１５，１６が設けられている。
【００２６】
そして、リファレンス電位選択回路１４は、図３に示すように、２つのトランジスタＴｒｅｆ１，Ｔｒｅｆ２と、入力の反転データを出力するインバータＩＮＶとを有している。トランジスタＴｒｅｆ１において、ソース／ドレインの一端は第１のリファレンス電位発生回路１５に接続され、ソース／ドレインの他端はセンスアンプ１７に接続され、ゲートはインバータＩＮＶを介してワード線デコーダ１３に接続される。トランジスタＴｒｅｆ２において、ソース／ドレインの一端は第２のリファレンス電位発生回路１６に接続され、ソース／ドレインの他端はセンスアンプ１７に接続され、ゲートはワード線デコーダ１３に接続される。
【００２７】
このようなリファレンス電位選択回路１４では、信号量の絶対値が異なる２種類のセルＡ，セルＢは、ワード線デコーダ１３の最下位ビットが“１”，“０”のどちらかで分類できるため、このワード線デコーダ１３の最下位ビットによって、Ｖｒｅｆ１とＶｒｅｆ２のいずれかのリファレンス電位が選択されるようになっている。
【００２８】
例えば、セルＡに対して、第１のリファレンス電位Ｖｒｅｆ１を設定し、セルＢに対して、第２のリファレンス電位Ｖｒｅｆ２を設定する。このように設定した場合、図５に示すように、セルＡとセルＢとで信号分布が異なっている場合でも、セル毎にリファレンス電位を設定できるため、信号マージンを十分確保することができている。
【００２９】
上記第１の実施形態によれば、信号量分布が複数のグループに分かれる場合において、この分けられたグループの数だけリファレンス電位Ｖｒｅｆを発生させるためのリファレンス電位発生回路を設け、リファレンス電位選択回路１４を用いてグループ毎にリファレンス電位Ｖｒｅｆを選択することができる。従って、異なる信号量分布が複数存在する場合であっても、従来技術よりも大きな余裕を持って信号マージンを確保することができる。このように、信号マージンを向上することができるため、不良ビットの問題を回避することができ、信頼性の向上や製品歩留まりの向上を図ることが可能となる。
【００３０】
尚、第１の実施形態では、ＴＣ並列ユニット直列接続型強誘電体メモリを例にあげた。このＴＣ並列ユニット直列接続型のセルでは、レイアウト上、セルの信号量が原理的に２つのグループに分けられるため、上記のような効果が大きい構造といえるが、この構造に限定されない。つまり、セルの信号量が原理的に２つ以上のグループに分けられる場合にも、第１の実施形態を適用することも可能である。この場合、グループの数だけリファレンス電位を用意し、リファレンス電位選択回路の構成も、これに合わせて複数のリファレンス電位が選択できるように変更すればよい。
【００３１】
［第２の実施形態］
第１の実施形態では、複数のリファレンス電位に対して、このリファレンス電位の数と同じ数のリファレンス電位発生回路を用意した。これに対して、第２の実施形態では、１つのリファレンス電位発生回路で、複数のリファレンス電位を発生させる。
【００３２】
通常、リファレンス電位発生回路には、テスト用に複数の電位を発生させる機能をつけている場合が多い。すなわち、１つのリファレンス回路で、複数の電位を同時に発生させることも可能である。これを利用して、第２の実施形態では、第１の実施形態におけるリファレンス電位発生回路の構成を変更する。
【００３３】
図６は、本発明の第２の実施形態に係る半導体集積回路装置の概略的な回路図を示す。図７は、本発明の第２の実施形態に係るリファレンス電位選択回路の構成を示す。ここでは、第１の実施形態と同様、「ＴＣ並列ユニット直列接続型強誘電体メモリ」を例にあげて説明する。
【００３４】
図６に示すように、半導体集積回路装置は、ＴＣ並列ユニット直列接続型のメモリセル１０と、プレート線ドライバ１１と、ワード線ドライバ１２と、ワード線デコーダ１３と、リファレンス電位選択回路２１と、リファレンス電位発生回路２２と、センスアンプ１７とを有している。
【００３５】
ここで、図７に示すように、リファレンス電位発生回路２２は、電位１から電位４の４つの電位を発生させる機能を有している。これらの電位は、例えば、電位１を最も低い電位に設定し、この電位１から順に高い電位を電位２，電位３に設定し、電位４には最も高い電位を設定する。
【００３６】
また、図７に示すように、リファレンス電位選択回路２１は、電位１から電位４に対応して、トランジスタＴｒｅｆ１，Ｔｒｅｆ２，Ｔｒｅｆ３，Ｔｒｅｆ４，Ｔｒｅｆ５，Ｔｒｅｆ６，Ｔｒｅｆ７，Ｔｒｅｆ８がそれぞれ設けられている。
【００３７】
このような第２の実施形態では、電位１から電位４は、出力の先に接続されているトランジスタＴｒｅｆ１，Ｔｒｅｆ２，Ｔｒｅｆ３，Ｔｒｅｆ４，Ｔｒｅｆ５，Ｔｒｅｆ６，Ｔｒｅｆ７，Ｔｒｅｆ８によって選択されて、最終的にＶｒｅｆ１とＶｒｅｆ２の２つの電位になっている。どのトランジスタＴｒｅｆ１，Ｔｒｅｆ２，Ｔｒｅｆ３，Ｔｒｅｆ４，Ｔｒｅｆ５，Ｔｒｅｆ６，Ｔｒｅｆ７，Ｔｒｅｆ８を開くか、すなわちどの電位を選択するかは、例えばフューズ２３の切断の情報で決定される。
【００３８】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、リファレンス電位発生回路２２が１つでよいので、第１の実施形態に比べて、チップ面積の増大を抑制することができるという利点がある。
【００３９】
［第３の実施形態］
第３の実施形態は、信号量分布が複数のグループに分かれる場合のグループの分け方についていくつか例示する。
【００４０】
第１の例では、ＴＣ並列ユニット直列接続型のメモリセルの１ブロックにおいて、ビット線ＢＬ側の端部のセルとプレート線ＰＬ側の端部のセルと中央部のセルとよって、信号分布が異なることに着目している。
【００４１】
具体的には、図８に示すように、ビット線ＢＬに最も近い端のセルを第１のグループＧ１とし、ビット線ＢＬから最も遠い端のセル（プレート線ＰＬに最も近いセル）を第２のグループＧ２とし、これら第１及び第２のグループＧ１，Ｇ２に入らない中央の７つのセルを第３のグループＧ３とすることで、メモリセル部１０の１ブロックを３つのグループに分けている。この場合、３つのグループＧ１，Ｇ２，Ｇ３に分けているため、リファレンス電位は３つ用意される。
【００４２】
第２の例では、ＴＣ並列ユニット直列接続型のメモリセルの１ブロックにおいて、各セルがビット線ＢＬからどのぐらい遠いかによって、信号分布が異なることに着目している。
【００４３】
具体的には、図９に示すように、ビット線ＢＬに最も近い端のセルを第１のグループＧ１とし、ビット線ＢＬから遠ざかるセルを順に第１乃至第７のグループＧ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７とし、ビット線ＢＬから最も遠い端のセルを第８のグループＧ８とすることで、メモリセル部１０の１ブロックを８つのグループに分けている。この場合、８つのグループＧ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７，Ｇ８に分けているため、リファレンス電位は８つ用意される。
【００４４】
第３の例では、メモリセル部１０の平面パターンの位置によって、信号分布が異なることに着目している。
【００４５】
具体的には、図１０に示すように、メモリセル部１０において、中央部を第１のグループＧ１とし、周辺部を第２のグループＧ２とすることで、メモリセル部１０の平面パターンを２つのグループに分けている。この場合、２つのグループＧ１，Ｇ２に分けているため、リファレンス電位は２つ用意される。
【００４６】
第４の例では、チップ内のセルアレイ毎に信号分布が異なることに着目し、各セルアレイに対して１つずつリファレンス電位を設定する。各セルアレイは、レイアウト的には全く同じに作られているが、チップ内の物理的な位置が異なるため、例えば周辺回路からの距離などが微妙に異なってくる。この差異により、各セルアレイの信号量分布には微妙な差が生じるので、セルアレイ毎にグループを分けてリファレンス電位を設定することも有効である。
【００４７】
上記第３の実施形態によれば、第１の実施形態と同様に、各グループに対して１つずつリファレンス電位を設けることで、グループ毎の信号量分布の差異を吸収し、従来技術よりも大きな余裕を持ったリファレンス電位の設定が可能になる。
【００４８】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係わる半導体集積回路装置を示す概略的な回路図。
【図２】本発明の第１の実施形態に係わる半導体集積回路装置のセル部を示す断面図。
【図３】本発明の第１の実施形態に係わるリファレンス電位選択回路の構成を示す回路図。
【図４】本発明の第１の実施形態に係わる半導体集積回路装置のセルＡの信号分布を示す図。
【図５】本発明の第１の実施形態に係わる半導体集積回路装置のセルＢの信号分布を示す図。
【図６】本発明の第２の実施形態に係わる半導体集積回路装置を示す概略的な回路図。
【図７】本発明の第２の実施形態に係わるリファレンス電位選択回路の構成を示す回路図。
【図８】本発明の第３の実施形態に係わる第１のグループ分けを示す図。
【図９】本発明の第３の実施形態に係わる第２のグループ分けを示す図。
【図１０】本発明の第３の実施形態に係わる第３のグループ分けを示す図。
【図１１】従来技術によるＴＣ並列ユニット直列接続型強誘電体メモリを示す回路図。
【図１２】従来技術による強誘電体メモリのセルＡのヒステリシス曲線を示す図。
【図１３】従来技術による強誘電体メモリのセルＢのヒステリシス曲線を示す図。
【図１４】従来技術による強誘電体メモリのセルＡの信号分布を示す図。
【図１５】従来技術による強誘電体メモリのセルＢの信号分布を示す図。
【図１６】従来技術による強誘電体メモリのセルＡとセルＢとを合わせた場合の信号分布を示す図。
【符号の説明】
【００５０】
１０…メモリセル、１１…プレート線ドライバ、１２…ワード線ドライバ、１３…ワード線デコーダ、１４，２１…リファレンス電位選択回路、１５，１６，２２…リファレンス電位発生回路、１７…センスアンプ（Ｓ／Ａ）、２３…フューズ、Ｔｎ…セルトランジスタ、Ｃｎ…強誘電体キャパシタ、ＢＬ…ビット線、ＰＬ…プレート線、ＷＬｎ…ワード線、Ｖｒｅｆｎ…リファレンス電位、Ｔｒｅｆｎ…リファレンス電位選択回路のトランジスタ、ＩＮＶ…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005141835.tif 000012
【図１１】
2005141835.tif 000013
【図１２】
2005141835.tif 000014
【図１３】
2005141835.tif 000015
【図１４】
2005141835.tif 000016
【図１５】
2005141835.tif 000017
【図１６】
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