(57)【要約】【課題】レイアウト設計後のタイミング制約違反となるパスを抽出し、パスに共通する違反を最初に修正することにより設計工数を削減する半導体集積回路修正装置を提供する。【解決手段】レイアウト設計後の設計情報から、配置情報抽出手段１０１より配線容量、抵抗、セルの駆動能力を求め、これらのデータを元に遅延時間計算手段１０２より遅延時間を求め、タイミング制約条件を元にタイミング制約違反抽出手段１０３より違反しているパスを抽出し、各パスに共通する違反を改善するセルを修正セル特定手段１０４により特定し、修正セル交換手段１０５により回路修正の最初に修正セルを交換する。このことにより以降のタイミング制約違反解析手段１０８の工数を削減することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路設計情報に基づき論理セルを配置配線したレイアウト設計後に、レイアウト情報に基づき配置情報を抽出する配置情報抽出手段と、前記レイアウト情報に基づき各論理パスの遅延時間を計算する遅延時間計算手段と、前記遅延時間計算手段の結果より、規定のタイミング制約に違反を起しているパスを抽出するタイミング制約違反抽出手段と、前記タイミング制約違反抽出手段によって抽出されたパスよりタイミング制約違反を改善するセルを特定する修正セル特定手段と、前記修正セル特定手段によって特定されたセルを変更する修正セル交換手段と、タイミング制約違反解析手段と、を含むことを特徴とする半導体集積回路修正装置。
【請求項２】
回路設計情報に基づき論理セルを配置配線したレイアウト設計後に、レイアウト情報に基づき配置情報を抽出する配置情報抽出手段と、前記レイアウト情報に基づき各論理パスの遅延時間を計算する遅延時間計算手段と、前記遅延時間計算手段の結果より、規定のタイミング制約に違反を起しているパスを抽出するタイミング制約違反抽出手段と、前記タイミング制約違反抽出手段によって抽出されたパスよりタイミング制約違反を改善する配線を特定する修正配線特定手段と、前記修正配線特定手段によって特定された配線にセルを挿入する修正セル挿入手段と、タイミング制約違反解析手段と、を含むことを特徴とする半導体集積回路修正装置。
【請求項３】
修正セル特定手段は、タイミング制約違反を起しているパスに対し、そのパスを構成するセルを遅延値の順にソートする手段と、最も大きな遅延値をそのパスにおける修正セルと特定する手段と、タイミング制約違反を起している各パスにおける修正セルの中からより多くのパスに共通するセルを、回路修正の最初の修正対象と特定する手段と、を備えることを特徴とする請求項１記載の半導体集積回路修正装置。
【請求項４】
修正セル特定手段は、タイミング制約違反を起しているパスに対し、そのパスを構成するセルをセルの駆動能力の順にソートする手段と、最も小さな駆動能力であるセルをそのパスにおける修正セルと特定する手段と、タイミング制約違反を起している各パスにおける修正セルの中からより多くのパスに共通するセルを、回路修正の最初の修正対象と特定する手段と、を備えることを特徴とする請求項１記載の半導体集積回路修正装置。
【請求項５】
修正セル特定手段は、タイミング制約違反を起しているパスに対し、そのパスを構成するセルをセルの駆動能力の順にソートする手段と、最も大きな駆動能力であるセルをそのパスにおける修正セルと特定する手段と、タイミング制約違反を起している各パスにおける修正セルの中からより多くのパスに共通するセルを、回路修正の最初の修正対象と特定する手段と、を備えることを特徴とする請求項１記載の半導体集積回路修正装置。
【請求項６】
修正配線特定手段は、タイミング制約違反を起しているパスに対し、そのパスを構成するセル間の配線長の順にソートする手段と、最も大きな配線長であるパスをそのパスにおける修正配線対象と特定する手段と、タイミング制約違反を起している各パスにおける修正配線対象の中からより多くのパスに共通する配線を、回路修正の最初の修正対象と特定する手段と、を備えることを特徴とする請求項２記載の半導体集積回路修正装置。
【請求項７】
ＥＷＳ（エンジニアリングワークステーション）やパソコンによるコンピュータシステムの演算装置を含むことを特徴とする、請求項１記載の半導体集積回路修正装置。
【請求項８】
ＥＷＳやパソコンによるコンピュータシステムの演算装置を含むことを特徴とする、請求項２記載の半導体集積回路修正装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の回路修正技術に関するもので、特に遅延時間の設計制約を満たすために回路を修正する処理を行う半導体集積回路修正装置に関するものである。
【背景技術】
【０００２】
タイミング制約違反に対する回路修正は半導体集積回路の設計工程の随所で行われる。回路修正の方法として論理セルの置き換え、論理セルの追加といったことが主に行われているが（例えば特許文献１参照）、回路中のどのパスのどのセルについて修正するかを特定するにあたり、パスを一つずつ詳細に解析する必要がある。
【特許文献１】特開２０００−１８８３３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述のように、タイミング制約違反に対する回路修正は、そのエラーの数が多くなるにつれ多大なる工数が必要となり、設計期間の増大が問題となる。本発明は上記従来の問題点の発生を削減、解消するためになされたもので、回路に共通するタイミング制約違反を特定し、修正することにより、回路修正の工数を削減し、設計期間の増大を防ぐことのできる半導体集積回路修正装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の請求項１に係る半導体集積回路修正装置は、回路設計情報に基づき論理セルを配置配線したレイアウト設計後に、レイアウト情報に基づき配置情報を抽出する配置情報抽出手段と、レイアウト情報に基づき各論理パスの遅延時間を計算する遅延時間計算手段と、遅延時間計算手段の結果より、規定のタイミング制約に違反を起しているパスを抽出するタイミング制約違反抽出手段と、タイミング制約違反抽出手段によって抽出されたパスよりタイミング制約違反を改善するセルを特定する修正セル特定手段と、修正セル特定手段によって特定されたセルを変更する修正セル交換手段と、タイミング制約違反解析手段と、を含むことを特徴とする。
【０００５】
上記構成により、タイミング制約違反を改善するセルを特定し、その特定したセルを交換することができる。このことにより、タイミング制約違反が改善され、タイミング制約違反解析手段における解析工数と時間を短縮することができ、設計期間を短縮することができる。
【０００６】
また、本発明の請求項２に係る半導体集積回路修正装置は、回路設計情報に基づき論理セルを配置配線したレイアウト設計後に、レイアウト情報に基づき配置情報を抽出する配置情報抽出手段と、レイアウト情報に基づき各論理パスの遅延時間を計算する遅延時間計算手段と、遅延時間計算手段の結果より、規定のタイミング制約に違反を起しているパスを抽出するタイミング制約違反抽出手段と、タイミング制約違反抽出手段によって抽出されたパスよりタイミング制約違反を改善する配線を特定する修正配線特定手段と、修正配線特定手段によって特定された配線にセルを挿入する修正セル挿入手段と、タイミング制約違反解析手段と、を含むことを特徴とする。
【０００７】
上記構成により、タイミング制約違反を改善する配線を特定し、その特定した配線を分断するように駆動能力の大きいセルを挿入することができる。このことにより、タイミング制約違反が改善され、タイミング制約違反解析手段における解析工数と時間を短縮することができ、設計期間を短縮することができる。
【０００８】
また、本発明の請求項３に係る半導体集積回路修正装置は、請求項１記載の修正セル特定手段において、タイミング制約違反を起しているパスに対し、そのパスを構成するセルを遅延値の順にソートする手段と、最も大きな遅延値をそのパスにおける修正セルと特定する手段と、タイミング制約違反を起している各パスにおける修正セルの中からより多くのパスに共通するセルを、回路修正の最初の修正対象と特定する手段と、を備えることを特徴とする。
【０００９】
この構成によって、タイミング制約違反のパスの多くに共通する遅延時間の大きいセルを特定し、修正することにより、タイミング制約違反の総数を最初に削減でき、以降のタイミング制約違反解析を行う工数を削減でき、設計期間の短縮が図られる。
【００１０】
また、本発明の請求項４に係る半導体集積回路修正装置は、請求項１記載の修正セル特定手段において、タイミング制約違反を起しているパスに対し、そのパスを構成するセルをセルの駆動能力の順にソートする手段と、最も小さな駆動能力であるセルをそのパスにおける修正セルと特定する手段と、タイミング制約違反を起している各パスにおける修正セルの中からより多くのパスに共通するセルを、回路修正の最初の修正対象と特定する手段と、を備えることを特徴とする。
【００１１】
この構成によって、タイミング制約違反のパスの多くに共通する駆動能力の小さいセルを特定し、修正することにより、タイミング制約違反の総数を最初に削減でき、以降のタイミング制約違反解析を行う工数を削減でき、設計期間の短縮が図られる。
【００１２】
また、本発明の請求項５に係る半導体集積回路修正装置は、請求項１記載の修正セル特定手段において、タイミング制約違反を起しているパスに対し、そのパスを構成するセルをセルの駆動能力の順にソートする手段と、最も大きな駆動能力であるセルをそのパスにおける修正セルと特定する手段と、タイミング制約違反を起している各パスにおける修正セルの中からより多くのパスに共通するセルを、回路修正の最初の修正対象と特定する手段と、を備えることを特徴とする。
【００１３】
この構成によって、タイミング制約違反のパスの多くに共通する駆動能力の大きいセルを特定し、修正することにより、タイミング制約違反の総数を最初に削減でき、以降のタイミング制約違反解析を行う工数を削減でき、設計期間の短縮が図られる。
【００１４】
また、本発明の請求項６に係る半導体集積回路修正装置は、請求項２記載の修正配線特定手段において、タイミング制約違反を起しているパスに対し、そのパスを構成するセル間の配線長の順にソートする手段と、最も大きな配線長であるパスをそのパスにおける修正配線対象と特定する手段と、タイミング制約違反を起している各パスにおける修正配線対象の中からより多くのパスに共通する配線を、回路修正の最初の修正対象と特定する手段と、を備えることを特徴とする。
【００１５】
この構成によって、タイミング制約違反のパスの多くに共通するセル間の最も大きい配線長を特定し、配線を分断するように駆動能力の大きいセルを挿入することにより、タイミング制約違反が改善され、タイミング制約違反の総数を最初に削減でき、以降のタイミング制約違反解析を行う工数を削減でき、設計期間の短縮が図られる。
【００１６】
本発明の請求項７に係る半導体集積回路修正装置は、請求項１記載の半導体集積回路修正装置において、ＥＷＳやパソコンによるコンピュータシステムの演算装置を含むことを特徴とする。
【００１７】
本発明の請求項８に係る半導体集積回路修正装置は、請求項２記載の半導体集積回路修正装置において、ＥＷＳやパソコンによるコンピュータシステムの演算装置を含むことを特徴とする。
【発明の効果】
【００１８】
本発明は半導体集積回路を修正するにあたり、タイミング制約違反の詳細なる解析を行う前に、より多くのパスに共通するタイミング制約違反箇所を修正する等、回路全体を見ての修正を行うことでタイミング制約違反の総数を最初に削減でき、解析を行うパスの数を削減できる。よって解析を行う工数削減の効果が期待できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２０】
（第１の実施の形態）
図１は、本発明の実施の形態に係る半導体集積回路修正装置の構成図である。
【００２１】
回路設計情報に基づき、論理セルを配置配線したレイアウト設計後に、レイアウト情報に基づき配置情報を抽出する配置情報抽出手段１０１と、レイアウト情報に基づき各論理パスの遅延時間を計算する遅延時間計算手段１０２と、その結果により、規定のタイミング制約に違反を起しているパスを抽出するタイミング制約違反抽出手段１０３と、タイミング制約違反抽出手段１０３によって抽出されたパスよってタイミング制約違反を修正するセルを特定する修正セル特定手段１０４と、修正セル特定手段１０４によって特定されたセルを変更する修正セル交換手段１０５、タイミング制約違反抽出手段１０３によって抽出されたパスによってタイミング制約違反を改善する配線を特定する修正配線特定手段１０６と、修正配線特定手段１０６によって特定された配線にセルを挿入する修正セル挿入手段１０７、とによって修正セルの交換あるいは修正セルの挿入の行われた回路を詳細に解析するタイミング制約違反解析手段１０８とで構成される。
【００２２】
上記構成の半導体集積回路修正装置について、その動作を説明する。
【００２３】
図２は、第１の実施の形態に係るタイミング制約違反を起したパスの構成図である。図２において、２０１と２０２はフリップフロップであり、２０３から２０６はタイミングパスを構成するセルである。
【００２４】
クロックに同期して出力するフリップフロップ２０１の出力はタイミングパスの始点となり、クロックに同期してデータをサンプルするフリップフロップ２０２はタイミングパスの終点となる。
【００２５】
タイミング制約違反抽出手段１０３により抽出されたタイミング制約違反を改善するセルを特定する修正セル特定手段１０４の動作の一例を説明する。
【００２６】
まずセル２０３〜２０６のタイミングパスを構成する要素を、遅延時間計算手段１０２によって得られたセルの遅延値情報を元に値の大きな順にソフトウェアプログラム等を使用し並べ替え、そのパスにおいて最も遅延値の大きなセルがどれであるかを特定する。
【００２７】
例えば、セル２０３が１ｎｓ、セル２０４が３ｎｓ、セル２０５が２．５ｎｓ、セル２０６が２ｎｓという情報が得られたとする。この値を元に、大きい順に並べると、セル２０４、セル２０５、セル２０６、セル２０３の順になり、セル２０４が最も大きな遅延値であるセルとなるので、このパスではセル２０４が修正対象セルとして特定される。
【００２８】
この処理を、他にタイミング制約違反を起しているパスそれぞれに対し行い、それぞれのパスについての修正セルを特定する。これらの情報より、回路中でより多くのタイミング制約違反パスに共通し、かつ最も大きな遅延をもったセルを特定することができる。
【００２９】
また、同様にタイミングパスを構成する要素をそのセルの駆動能力の小さい順もしくは大きい順に並べ替えることで、そのパスにおける最も駆動能力が小さいもしくは大きいセルを特定する。
【００３０】
例えば、セル２０３がＬＬタイプ、セル２０４がＳタイプ、セル２０５がＬタイプ、セル２０６がＭタイプであるとする。ここでいうＳ、Ｍ、Ｌ、ＬＬとはセルの駆動能力を示す記号であり、Ｓ＜Ｍ＜Ｌ＜ＬＬのように駆動能力を表している。
【００３１】
この場合、セル２０４の駆動能力が一番小さく、セル２０３が一番大きな駆動能力をもつセルとなる。タイミングを規定する制約により、駆動能力の最大あるいは最小のセルがそのパスにおける修正対象セルとなる。
【００３２】
この処理を、他にタイミング制約違反を起しているパスそれぞれに対し行い、それぞれのパスについての修正セルを特定する。これらの情報により、回路中でより多くのタイミング制約違反パスに共通するセルの駆動能力が小さいもしくは大きいセルを特定することができる。
【００３３】
回路修正を行うにあたり最初にこのように特定されたセルについてタイミング制約違反を改善する修正を行う。
【００３４】
図３は第１の実施の形態に係る修正セル特定手段１０４の動作説明図である。
【００３５】
タイミング制約違反抽出手段１０３によって抽出されたタイミング制約違反を起しているパスについて、その構成要素のセルを、遅延時間の大きい順、駆動能力の大きい順、もしくは駆動能力の小さい順にソートするエラーパス構成要素ソート手段３０１によりソートし、最大もしくは最小となるセルを修正対象セルとして特定するエラーパス修正対象特定手段３０２により特定する。次に、タイミング制約違反の他のパスについても、同様のソートと、修正対象セルの特定を行い、タイミング制約違反のパスに共通する項目を修正対象として特定する。各パスの修正対象共通項目特定手段３０３により特定されたセルを修正セル交換手段１０５によりタイミング制約違反を改善するセルに交換する。
【００３６】
タイミング制約違反を改善するセルに交換する修正セル交換手段１０５により、タイミング制約違反の総数を削減することができ、タイミング制約違反解析手段１０８における解析を行うパスの数を削減することができ、トータルの設計工数の削減および設計時間の短縮が図られる。
【００３７】
ここでいうタイミング制約違反とは、セットアップ、ホールドに関するエラーである。
【００３８】
図４、図５はセットアップタイムに関する図である。セットアップタイムエラーはクロック信号変化の前にデータを保持しなければならない時間を十分に確保できないため、フリップフロップが正しいデータをラッチすることができないエラーである。
【００３９】
図４は、図２を参照して、第１の実施の形態に係るセットアップタイムエラーの説明図である。ここで、クロックＣＫの周期は１０ｎｓとする。フリップフロップ２０１の出力ＱはクロックＣＫの立下りより１ｎｓ遅れて出力する。セル２０３〜２０６による信号遅延は、セル２０３〜２０６の遅延値を合計した値で、８．５ｎｓである。ここでフリップフロップ２０２のセットアップタイムは１ｎｓであるとする。クロックＣＫの立下りから１ｎｓ以内でデータＤが変化するとエラーとなる。フリップフロップ２０２の入力のデータＤはクロックＣＫの立下りから０．５ｎｓのところで変化しているので、セットアップタイムエラーが発生する。
【００４０】
そこで、信号遅延時間を短縮することにより、セットアップタイムエラーを回避することができる。
【００４１】
図５は第１の実施の形態に係るセットアップタイムエラーを回避する説明図である。信号遅延時間８．５ｎｓを１ｎｓ短縮し、７．５ｎｓにすることにより、セットアップタイムに対して０．５ｎｓの余裕ができる。
【００４２】
次に、パスの信号遅延時間を短縮する具体的な例を示す。
【００４３】
図６は第１の実施の形態に係るセルの遅延時間を短縮したパスの構成図である。タイミング制約違反を起している図２のパスにおいて、セルの遅延値を元にして得られた修正セルは、遅延値が最も大きい３ｎｓのセル２０４である。このセル２０４をセル２０４と同じ機能を有し、遅延値が２ｎｓである遅延値の小さい修正セル６０１に交換する。このことにより、パスの信号遅延は８．５ｎｓから７．５ｎｓとなり、セットアップタイムによるタイミング制約違反が改善される。
【００４４】
図７は第１の実施の形態に係るセルの駆動能力を改善したパス構成図である。タイミング制約違反を起している図２のパスにおいて、セルの駆動能力を元にして得られた修正セルは、駆動能力が最も小さいＳタイプのセル２０４である。このセル２０４をセル２０４と同じ機能を有し、駆動能力が次に大きいＭタイプの修正セル７０１に交換する。このことにより、パスの信号遅延は８．５ｎｓから７．５ｎｓとなり、セットアップタイムによるタイミング制約違反が改善される。この方法はセットアップエラーに対する修正として有効である。
【００４５】
次に、ホールドタイムエラーについて説明する。
【００４６】
図８、図９はホールドタイムに関する図である。ホールドタイムエラーはクロック信号変化後に、データを正しくラッチするために必要な時間を十分確保できないエラーを指す。
【００４７】
図８は、図２を参照して、第１の実施の形態に係るホールドタイムエラーの説明図である。ここで、クロックＣＫの周期は１０ｎｓとする。また、ホールドタイムは１．５ｎｓとする。クロックＣＫの立下りから１．５ｎｓ以内でデータＤが変化するとホールドタイムエラーとなる。
【００４８】
図８では、データＤはクロックＣＫの立下りから０．５ｎｓのところで変化しているので、ホールドタイムエラーが発生する。
【００４９】
そこで、信号遅延を大きくすることによりホールドタイムエラーを回避することができる。
【００５０】
図９は、第１の実施の形態に係るホールドタイムエラーを回避する説明図である。信号遅延時間８．５ｎｓを２ｎｓ遅くし、１０．５ｎｓにすることにより、ホールドタイムに対して１ｎｓの余裕ができる。
【００５１】
次に、信号遅延時間を大きくする具体的な例を示す。
【００５２】
図１０は、第１の実施の形態に係るセルの駆動能力を改善したパス構成図である。図２のパスにおいて、セルの駆動能力を元にして得られた修正セルは、駆動能力が最も大きいＬＬタイプのセル２０３である。このセル２０３をセル２０４と同じ機能を有し、駆動能力が最も小さいＳタイプの修正セル８０１に交換する。このことにより、パスの信号遅延は８．５ｎｓから１０．５ｎｓとなり、ホールドタイムによるタイミング制約違反が改善される。この方法はホールドエラーに対する修正として有効である。
【００５３】
半導体集積回路のレイアウト設計後に上記修正セル交換を行うことにより、タイミング制約違反の総数を最初に削減することができ、以降に行うタイミング制約違反解析手段１０８におけるパスの数を削減することができ、解析を行う工数の削減によりトータルの工数の削減と開発期間の短縮が図られる。
【００５４】
（第２の実施の形態）
図１１は、第２の実施の形態に係るセットアップタイムのタイミング制約違反を起したパスの構成図である。図１１において、９０１と９０２はフリップフロップであり、９０３から９０６はタイミングパスを構成するセルである。
【００５５】
クロックに同期して出力するフリップフロップ９０１の出力はタイミングパスの始点となり、クロックに同期してデータをサンプルするフリップフロップ９０２はタイミングパスの終点となる。
【００５６】
タイミング制約違反抽出手段１０３により抽出されたセットアップタイムのタイミング制約違反を改善する配線を特定する修正配線特定手段１０６と修正セル挿入手段１０７の動作の一例を説明する。
【００５７】
まずフリップフロップ９０１とフリップフロップ９０２との間にあるセル９０３〜９０６より構成されるタイミングパスを、配置情報抽出手段１０１によって得られたセルの配置情報から隣接するセル間の配線長の情報を抜き出し、修正配線特定手段１０６によって、配線長の大きな順にソートし、そのパスにおいて最も配線が長い箇所を特定する。
【００５８】
この処理を、タイミング制約違反を起している他のパスそれぞれに対し行い、それぞれのパスについて配線の長い箇所を特定する。これらの情報より、回路中でより多くのタイミング制約違反パスに共通している配線の長いパスを特定することができる。
【００５９】
次の修正セル挿入手段１０７により、回路修正を行うにあたり最初にこのように特定された配線について、配線を分断するようにバッファからなるセルを追加し、タイミング制約違反を改善する修正を行う。
【００６０】
例えば図１１においてセル９０３からセル９０４に至るパスが最長と特定されたとすると、そのパスにあらたにセルを追加して対応する。
【００６１】
図１２は、第２の実施の形態に係る修正セル挿入後のパス構成図である。駆動能力の大きいバッファである挿入セル１００１がセル９０３とセル９０４の間に挿入されている。このことにより、長い配線長による遅延時間の増大を駆動能力の大きいバッファを挿入することによって、短縮することができる。このことにより、セットアップタイムのタイミング制約違反が改善される。
【００６２】
図１３は、第２の実施の形態に係る修正配線特定手段１０６の動作説明図である。
【００６３】
タイミング制約違反抽出手段１０３により、抽出されたタイミング制約違反を起しているパスについて、セル間の配線長を長い順にソートするエラーパスの配線長ソート手段４０１によりソートされ、最も長い配線長を修正対象として特定するエラーパス修正対象特定手段４０２により特定する。次に、タイミング制約違反している他のパスについても同様のソートと、修正対象となる配線長を特定し、各パスの修正対象から共通する配線長（項目）を特定する各パスの修正対象共通項目特定手段４０３により修正すべき配線長を有する配線を特定する。特定された配線を切断し修正セルを挿入する修正セル挿入手段１０７により修正セルが挿入され、タイミング制約違反が改善される。
【００６４】
半導体集積回路のレイアウト設計後に上記修正セル挿入を行うことにより、タイミング制約違反の総数を最初に削減することができ、以降に行うタイミング制約違反解析手段１０８におけるパスの数を削減することができ、解析を行う工数の削減によりトータルの工数の削減と開発期間の短縮が図られる。
【００６５】
なお、図１に示す各手段はＥＷＳ（エンジニアワークステーション）やパソコンによるコンピュータシステムの演算装置を使用し、自動的に処理できるものである。
【産業上の利用可能性】
【００６６】
本発明に係る半導体集積回路修正装置は、半導体集積回路を修正するにあたり、タイミング制約違反の詳細なる解析を行う前に、より多くのパスに共通する箇所を修正する等、回路全体を見ての修正を行うことでタイミング制約違反の総数を最初に削減でき、解析を行うパスの数を削減でき、開発期間の短縮が必要な半導体設計等のコンピュータを使った設計分野に利用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態に係る半導体集積回路修正装置の構成図
【図２】第１の実施の形態に係るタイミング制約違反を起したパスの構成図
【図３】第１の実施の形態に係る修正セル特定手段の動作説明図
【図４】第１の実施の形態に係るセットアップタイムエラーの説明図
【図５】第１の実施の形態に係るセットアップタイムエラーを回避する説明図
【図６】第１の実施の形態に係るセル遅延時間を短縮したパスの構成図
【図７】第１の実施の形態に係るセル駆動能力を改善したパスの構成図
【図８】第１の実施の形態に係るホールドタイムエラーの説明図
【図９】第１の実施の形態に係るホールドタイムエラーを回避する説明図
【図１０】第１の実施の形態に係るセル駆動能力を改善したパスの構成図
【図１１】第２の実施の形態に係るタイミング制約違反を起したパスの構成図
【図１２】第２の実施の形態に係る修正セル挿入後のパスの構成図
【図１３】第２の実施の形態に係る修正配線特定手段の動作説明図
【符号の説明】
【００６８】
１０１    配置情報抽出手段
１０２    遅延時間計算手段
１０３    タイミング制約違反抽出手段
１０４    修正セル特定手段
１０５    修正セル交換手段
１０６    修正配線特定手段
１０７    修正セル挿入手段
１０８    タイミング制約違反解析手段
２０１，２０２，９０１，９０２    フリップフロップ
２０３〜２０６，９０３〜９０６    セル
３０１    エラーパス構成要素ソート手段
３０２，４０２    エラーパス修正対象特定手段
３０３，４０３    各パスの修正対象共通項目特定手段
４０１    エラーパスの配線長ソート手段
６０１，７０１，８０１    修正セル
１００１    挿入セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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