(57)【要約】【課題】 容量素子とヒューズ素子とを従来の方法によって半導体基板上に形成する場合、未配線の状態の容量素子およびヒューズ素子を得る過程においてだけでも、少なくとも３種類のエッチングマスクを使い分けて所定の層をパターニングすることが必要である。容量素子およびヒューズ素子の他にＭＯＳ型電界効果トランジスタをも備えた半導体装置を製造するに当たってエッチングマスクの数を減らすことができれば、工程数を低減させることができ、生産性の向上や製造コストの低減を図ることが容易になる。【解決手段】 容量素子の上部電極の構造を、第１上部電極に第２上部電極が積層された２層構造とし、ＭＯＳ型電界効果トランジスタのゲート電極およびヒューズ素子を、容量素子の下部電極、第１上部電極、または第２上部電極の形成に使用する導電膜をパターニングして形成する。【選択図】 図２
2005150712.tif 000002
【特許請求の範囲】
【請求項１】
素子分離絶縁膜およびＭＯＳ型電界効果トランジスタ用のゲート絶縁膜が一表面に形成された半導体基板と、
前記素子分離絶縁膜上に形成された容量素子であって、下部電極、容量絶縁膜、および上部電極が前記素子分離絶縁膜上にこの順番で積層された層構成を有し、前記上部電極が、前記下部電極と同じ材料によって前記容量絶縁膜上に形成された第１上部電極と、前記第１上部電極とは異なる材料によって該第１上部電極上に形成された第２上部電極とによって構成される容量素子と、
前記ゲート絶縁膜上に形成されたゲート電極を有するＭＯＳ型電界効果トランジスタであって、前記ゲート電極が、前記下部電極と同じ材料によって形成された第１ゲート電極と、該第１ゲート電極上に前記第２上部電極と同じ材料によって形成された第２ゲート電極とを有し、前記第１ゲート電極の膜厚が前記下部電極の膜厚にほぼ等しく、前記第２ゲート電極の膜厚が前記第２上部電極の膜厚にほぼ等しいＭＯＳ型電界効果トランジスタと、
前記素子分離絶縁膜上に形成された第１のヒューズ素子であって、前記下部電極と同じ材料によって形成された第１可溶断層と、該第１可溶断層上に前記第２上部電極と同じ材料によって形成された第２可溶断層とを有し、前記第１可溶断層の膜厚が前記下部電極の膜厚にほぼ等しく、前記第２可溶断層の膜厚が前記第２上部電極の膜厚にほぼ等しい第１のヒューズ素子と
を備えた半導体装置。
【請求項２】
前記下部電極および前記第１上部電極がポリシリコンによって形成され、前記第２上部電極が金属もしくは金属シリサイドによって形成された請求項１に記載の半導体装置。
【請求項３】
素子分離絶縁膜およびＭＯＳ型電界効果トランジスタ用のゲート絶縁膜が一表面に形成された半導体基板と、
前記素子分離絶縁膜上に形成された容量素子であって、下部電極、容量絶縁膜、および上部電極が前記素子分離絶縁膜上にこの順番で積層された層構成を有し、前記上部電極が、前記下部電極と同じ材料によって前記容量絶縁膜上に形成された第１上部電極と、前記第１上部電極とは異なる材料によって該第１上部電極上に配置された第２上部電極とによって構成される容量素子と、
前記ゲート絶縁膜上に形成されたゲート電極を有するＭＯＳ型電界効果トランジスタであって、前記ゲート電極が、前記下部電極と同じ材料によって形成された第１ゲート電極と、該第１ゲート電極上に前記第２上部電極と同じ材料によって形成された第２ゲート電極とを有し、前記第１ゲート電極の膜厚が前記下部電極の膜厚にほぼ等しく、前記第２ゲート電極の膜厚が前記第２上部電極の膜厚にほぼ等しいＭＯＳ型電界効果トランジスタと、
前記半導体基板の一表面上に絶縁膜を介して配置された下地層であって、前記下部電極と同じ材料によって形成された第１下地層と、該第１下地層上に前記容量絶縁膜と同じ材料によって形成された第２下地層とを有し、前記第１下地層の膜厚が前記下部電極の膜厚にほぼ等しく、前記第２下地層の膜厚が前記容量絶縁膜の膜厚にほぼ等しい下地層と、
前記下地層上に形成された第１のヒューズ素子であって、前記第１上部電極と同じ材料によって形成された第１可溶断層と、該第１可溶断層上に前記第２上部電極と同じ材料によって形成された第２可溶断層とを有し、前記第１可溶断層の膜厚が前記第１上部電極の膜厚にほぼ等しく、前記第２可溶断層の膜厚が前記第２上部電極の膜厚にほぼ等しい第１のヒューズ素子と
を備えた半導体装置。
【請求項４】
さらに、前記素子分離絶縁膜上に形成された第２のヒューズ素子であって、前記下部電極と同じ材料によって形成された第３可溶断層と、該第３可溶断層上に前記第２上部電極と同じ材料によって形成された第４可溶断層とを有し、前記第３可溶断層の膜厚が前記下部電極の膜厚にほぼ等しく、前記第４可溶断層の膜厚が前記第２上部電極の膜厚にほぼ等しい第２のヒューズ素子を備えた請求項３に記載の半導体装置。
【請求項５】
前記下部電極および前記第１上部電極がポリシリコンによって形成され、前記第２上部電極が金属もしくは金属シリサイドによって形成された請求項３または請求項４に記載の半導体装置。
【請求項６】
半導体基板の一表面に、少なくとも容量素子、ヒューズ素子、およびＭＯＳ型電界効果トランジスタが形成された半導体装置の製造方法であって、
一表面上に素子分離絶縁膜および前記ＭＯＳ型電界効果トランジスタ用のゲート絶縁膜が形成され、前記素子分離絶縁膜および前記ゲート絶縁膜を覆う第１導電層、誘電体層、および前記第１導電層と同じ材質の第２導電層がこの順番で積層された半導体基板を用意する準備工程と、
前記誘電体層と前記第２導電層とを１つのエッチングマスクを用いて所定形状にエッチングする第１パターニング工程であって、前記容量素子を形成しようとする領域中の前記誘電体層を該容量素子の容量絶縁膜として残すと共に、前記容量絶縁膜上の前記第２導電層も残し、第１のヒューズ素子を形成しようとする領域中の前記誘電体層は除去する第１パターニング工程と、
前記第１導電層、前記誘電体層、および前記第２導電層を覆い、前記第１導電層とは材質が異なる第３導電層を金属もしくは金属シリサイドによって形成する導電層形成工程と、
前記誘電体層および前記素子分離絶縁膜をエッチング停止層として利用し、１つのエッチングマスクを用いて前記素子分離絶縁膜上の各層を所定形状にエッチングする第２パターニング工程であって、前記容量絶縁膜上の前記第２導電層を前記容量素子用の第１上部電極に成形すると共に、該第１上部電極上の前記第３導電層を前記容量素子用の第２上部電極に成形し、前記容量絶縁膜下の前記第１導電層を前記容量素子用の下部電極として残し、前記第１のヒューズ素子を形成しようとする領域中の前記第１導電層を該第１のヒューズ素子用の第１可溶断層として残すと共に、該第１可溶断層上の前記第３導電層を前記第１のヒューズ素子用の第２可溶断層として残す第２パターニング工程と
を含む半導体装置の製造方法。
【請求項７】
前記第１パターニング工程で、さらに、第２のヒューズ素子を形成しようとする領域中の前記誘電体層を残すと共に、該第２のヒューズ素子を形成しようとする領域中の前記第２導電層も残し、
前記第２パターニング工程で、さらに、前記誘電体層をエッチング停止層として利用して、前記第２のヒューズ素子を形成しようとする領域中に残した前記第２導電層を前記第２のヒューズ素子用の第１可溶断層に成形すると共に、該第１可溶断層上の前記第３導電層を前記第２のヒューズ素子用の第２可溶断層に成形する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１導電層および前記第２導電層をポリシリコンで形成する請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板の一表面に、少なくとも容量素子、ヒューズ素子、およびＭＯＳ型電界効果トランジスタが形成された半導体装置の製造方法であって、
一表面上に素子分離絶縁膜および前記ＭＯＳ型電界効果トランジスタ用のゲート絶縁膜が形成され、前記素子分離絶縁膜および前記ゲート絶縁膜を覆う第１導電層、誘電体層、および前記第１導電層と同じ材質の第２導電層がこの順番で積層された半導体基板を用意する準備工程と、
前記誘電体層と前記第２導電層とを１つのエッチングマスクを用いて所定形状にエッチングする第１パターニング工程であって、前記容量素子を形成しようとする領域中の前記誘電体層を該容量素子の容量絶縁膜として残すと共に、前記容量絶縁膜上の前記第２導電層も残し、第２のヒューズ素子を形成しようとする領域中の前記誘電体層を残すと共に、該第２のヒューズ素子を形成しようとする領域中の前記第２導電層も残す第１パターニング工程と、
前記第１導電層、前記誘電体層、および前記第２導電層を覆い、前記第１導電層とは材質が異なる第３導電層を金属もしくは金属シリサイドによって形成する導電層形成工程と、
前記誘電体層および前記素子分離絶縁膜をエッチング停止層として利用し、１つのエッチングマスクを用いて前記素子分離絶縁膜上の各層を所定形状にエッチングする第２パターニング工程であって、前記容量絶縁膜上の前記第２導電層を前記容量素子用の第１上部電極に成形すると共に、該第１上部電極上の前記第３導電層を前記容量素子用の第２上部電極に成形し、前記容量絶縁膜下の前記第１導電層を前記容量素子用の下部電極として残し、前記第２のヒューズ素子を形成しようとする領域中の前記第２導電層を該第２のヒューズ素子用の第１可溶断層に成形すると共に、該第１可溶断層上の前記第３導電層を前記第２のヒューズ素子用の第２可溶断層として残す第２パターニング工程と
を含む半導体装置の製造方法。
【請求項１０】
前記第１パターニング工程で、さらに、第１のヒューズ素子を形成しようとする領域中の前記第２導電層および前記誘電体層を除去し、
前記第２パターニング工程で、さらに、前記第１のヒューズ素子を形成しようとする領域中の前記第１導電層を該第１のヒューズ素子用の第１可溶断層として残すと共に、該第１可溶断層上の前記第３導電層を該第１のヒューズ素子用の第２可溶断層として残す請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１導電層および前記第２導電層をポリシリコンで形成する請求項９または請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、少なくとも容量素子とヒューズ素子とを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体基板の一表面に、ＭＯＳ（金属−酸化膜−半導体）型電界効果トランジスタ（以下、このトランジスタを「ＭＯＳＦＥＴ」と略記する。）等の能動素子や、容量素子、抵抗素子、ヒューズ素子等の受動素子を形成し、これらの素子を配線で繋ぐことにより、所望の回路を備えた半導体装置を得ることができる。
【０００３】
個々の回路素子は、例えば、半導体基板上に形成した導電膜の上に所定形状のマスクを配置し、このマスクによっては覆われていない領域の導電膜をエッチング除去することによって形成される。ただし、全ての回路素子が単層構造というわけではなく、積層構造の回路素子も種々あるため、多くの工程が必要になる。
【０００４】
種々の回路素子を集積した半導体装置の生産性の向上や製造コストの低減を図るうえからは、その製造に要する工程数を低減させることが望まれる。このため、複数種の回路素子の製造工程を一部同一（共通）化することによって、工程数の低減が図られている。
【０００５】
例えば、特許文献１には、ＭＯＳＦＥＴ用のゲート電極とヒューズ素子とを１つのパターニング工程で同時に形成した半導体装置が記載されている。
【０００６】
特許文献２には、容量素子（キャパシタ）の下部電極、ヒューズ素子および配線を１つの導電層で形成した半導体装置が記載されている。
【０００７】
特許文献３には、容量素子（コンデンサ）の上部電極とヒューズ素子とを１つのパターニング工程で同時に形成した自己保護型デカップリング・コンデンサが記載されている。
【０００８】
特許文献４には、ＭＯＳＦＥＴ用のゲート電極とヒューズ素子とを１つのパターニング工程で同時に形成した半導体集積回路装置が記載されている。
【０００９】
特許文献５には、容量素子の上部電極および下部電極と、抵抗素子と、ＭＯＳＦＥＴ用のゲート電極とを１つのパターニング工程で同時に形成した半導体装置が記載されている。ただし、この半導体装置の容量素子の上部電極は２層構造を有し、２層構造の上部電極を得るための前処理として、予めパターニング工程が１回行われる。
【００１０】
特許文献６には、ＭＯＳトランジスタと容量素子とを互いに分離不能に結合させて形成し、この容量素子の上部電極（対向電極）もしくは下部電極と抵抗素子もしくはヒューズ素子とを１つのパターニング工程で同時に形成した半導体装置が記載されている。
【００１１】
【特許文献１】特開昭６０−２６１１５４号公報
【特許文献２】特開平２−２９００７８号公報
【特許文献３】特開平６−２８３６６５号公報
【特許文献４】特開平７−１３０８６１号公報
【特許文献５】特開平８−２７４２５７号公報
【特許文献６】特開平１１−１９５７５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
容量素子、ＭＯＳＦＥＴ、およびヒューズ素子は、メモリ回路、電圧値もしくは電流値を調整するためのトリミング回路、回路の一部に欠陥が生じたときでもこの回路を救済して機能を維持させる欠陥救済回路（いわゆる冗長回路）等、種々の回路において併用される。
【００１３】
容量素子は下部電極、容量絶縁膜、および上部電極を備え、半導体基板を下部電極として利用する場合を除き、その層数は少なくとも３である。一方、ＭＯＳＦＥＴ用のゲート電極やヒューズ素子の層数は、少なくとも１である。
【００１４】
少なくとも３層によって構成される容量素子と、少なくとも１層によって構成されるヒューズ素子とを従来の方法によって半導体基板上に形成する場合、未配線の状態の容量素子およびヒューズ素子を得る過程においてだけでも、少なくとも３種類のエッチングマスクを使い分けて所定の層をパターニングすることが必要である。
【００１５】
半導体装置の製造に使用するエッチングマスクの数を減らすことができれば、工程数を低減させることができる。半導体装置の生産性の向上や製造コストの低減を図ることが容易になる。
【００１６】
本発明の目的は、容量素子とＭＯＳＦＥＴとヒューズ素子とを備え、切断特性が異なる複数種のヒューズ素子をこれらの線幅を異ならせることなく形成する場合でも少ない工程数で製造することが可能な半導体装置を提供することである。
【００１７】
本発明の目的は、容量素子とＭＯＳＦＥＴとヒューズ素子とを備えた半導体装置を、切断特性が異なる複数種のヒューズ素子をこれらの線幅を異ならせることなく形成する場合でも少ない工程数で製造することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の一観点によれば、素子分離絶縁膜およびＭＯＳ型電界効果トランジスタ用のゲート絶縁膜が一表面に形成された半導体基板と、前記素子分離絶縁膜上に形成された容量素子であって、下部電極、容量絶縁膜、および上部電極が前記素子分離絶縁膜上にこの順番で積層された層構成を有し、前記上部電極が、前記下部電極と同じ材料によって前記容量絶縁膜上に形成された第１上部電極と、前記第１上部電極とは異なる材料によって該第１上部電極上に形成された第２上部電極とによって構成される容量素子と、前記ゲート絶縁膜上に形成されたゲート電極を有するＭＯＳ型電界効果トランジスタであって、前記ゲート電極が、前記下部電極と同じ材料によって形成された第１ゲート電極と、該第１ゲート電極上に前記第２上部電極と同じ材料によって形成された第２ゲート電極とを有し、前記第１ゲート電極の膜厚が前記下部電極の膜厚にほぼ等しく、前記第２ゲート電極の膜厚が前記第２上部電極の膜厚にほぼ等しいＭＯＳ型電界効果トランジスタと、前記素子分離絶縁膜上に形成された第１のヒューズ素子であって、前記下部電極と同じ材料によって形成された第１可溶断層と、該第１可溶断層上に前記第２上部電極と同じ材料によって形成された第２可溶断層とを有し、前記第１可溶断層の膜厚が前記下部電極の膜厚にほぼ等しく、前記第２可溶断層の膜厚が前記第２上部電極の膜厚にほぼ等しい第１のヒューズ素子とを備えた半導体装置が提供される。
【００１９】
本発明の他の観点によれば、素子分離絶縁膜およびＭＯＳ型電界効果トランジスタ用のゲート絶縁膜が一表面に形成された半導体基板と、前記素子分離絶縁膜上に形成された容量素子であって、下部電極、容量絶縁膜、および上部電極が前記素子分離絶縁膜上にこの順番で積層された層構成を有し、前記上部電極が、前記下部電極と同じ材料によって前記容量絶縁膜上に形成された第１上部電極と、前記第１上部電極とは異なる材料によって該第１上部電極上に配置された第２上部電極とによって構成される容量素子と、前記ゲート絶縁膜上に形成されたゲート電極を有するＭＯＳ型電界効果トランジスタであって、前記ゲート電極が、前記下部電極と同じ材料によって形成された第１ゲート電極と、該第１ゲート電極上に前記第２上部電極と同じ材料によって形成された第２ゲート電極とを有し、前記第１ゲート電極の膜厚が前記下部電極の膜厚にほぼ等しく、前記第２ゲート電極の膜厚が前記第２上部電極の膜厚にほぼ等しいＭＯＳ型電界効果トランジスタと、前記半導体基板の一表面上に絶縁膜を介して配置された下地層であって、前記下部電極と同じ材料によって形成された第１下地層と、該第１下地層上に前記容量絶縁膜と同じ材料によって形成された第２下地層とを有し、前記第１下地層の膜厚が前記下部電極の膜厚にほぼ等しく、前記第２下地層の膜厚が前記容量絶縁膜の膜厚にほぼ等しい下地層と、前記下地層上に形成された第１のヒューズ素子であって、前記第１上部電極と同じ材料によって形成された第１可溶断層と、該第１可溶断層上に前記第２上部電極と同じ材料によって形成された第２可溶断層とを有し、前記第１可溶断層の膜厚が前記第１上部電極の膜厚にほぼ等しく、前記第２可溶断層の膜厚が前記第２上部電極の膜厚にほぼ等しい第１のヒューズ素子とを備えた半導体装置が提供される。
【００２０】
本発明の更に他の観点によれば、半導体基板の一表面に、少なくとも容量素子、ヒューズ素子、およびＭＯＳ型電界効果トランジスタが形成された半導体装置の製造方法であって、一表面上に素子分離絶縁膜および前記ＭＯＳ型電界効果トランジスタ用のゲート絶縁膜が形成され、前記素子分離絶縁膜および前記ゲート絶縁膜を覆う第１導電層、誘電体層、および前記第１導電層と同じ材質の第２導電層がこの順番で積層された半導体基板を用意する準備工程と、前記誘電体層と前記第２導電層とを１つのエッチングマスクを用いて所定形状にエッチングする第１パターニング工程であって、前記容量素子を形成しようとする領域中の前記誘電体層を該容量素子の容量絶縁膜として残すと共に、前記容量絶縁膜上の前記第２導電層も残し、第１のヒューズ素子を形成しようとする領域中の前記誘電体層は除去する第１パターニング工程と、前記第１導電層、前記誘電体層、および前記第２導電層を覆い、前記第１導電層とは材質が異なる第３導電層を金属もしくは金属シリサイドによって形成する導電層形成工程と、前記誘電体層および前記素子分離絶縁膜をエッチング停止層として利用し、１つのエッチングマスクを用いて前記素子分離絶縁膜上の各層を所定形状にエッチングする第２パターニング工程であって、前記容量絶縁膜上の前記第２導電層を前記容量素子用の第１上部電極に成形すると共に、該第１上部電極上の前記第３導電層を前記容量素子用の第２上部電極に成形し、前記容量絶縁膜下の前記第１導電層を前記容量素子用の下部電極として残し、前記第１のヒューズ素子を形成しようとする領域中の前記第１導電層を該第１のヒューズ素子用の第１可溶断層として残すと共に、該第１可溶断層上の前記第３導電層を前記第１のヒューズ素子用の第２可溶断層として残す第２パターニング工程とを含む半導体装置の製造方法が提供される。
【００２１】
本発明の更に他の観点によれば、半導体基板の一表面に、少なくとも容量素子、ヒューズ素子、およびＭＯＳ型電界効果トランジスタが形成された半導体装置の製造方法であって、一表面上に素子分離絶縁膜および前記ＭＯＳ型電界効果トランジスタ用のゲート絶縁膜が形成され、前記素子分離絶縁膜および前記ゲート絶縁膜を覆う第１導電層、誘電体層、および前記第１導電層と同じ材質の第２導電層がこの順番で積層された半導体基板を用意する準備工程と、前記誘電体層と前記第２導電層とを１つのエッチングマスクを用いて所定形状にエッチングする第１パターニング工程であって、前記容量素子を形成しようとする領域中の前記誘電体層を該容量素子の容量絶縁膜として残すと共に、前記容量絶縁膜上の前記第２導電層も残し、第２のヒューズ素子を形成しようとする領域中の前記誘電体層を残すと共に、該第２のヒューズ素子を形成しようとする領域中の前記第２導電層も残す第１パターニング工程と、前記第１導電層、前記誘電体層、および前記第２導電層を覆い、前記第１導電層とは材質が異なる第３導電層を金属もしくは金属シリサイドによって形成する導電層形成工程と、前記誘電体層および前記素子分離絶縁膜をエッチング停止層として利用し、１つのエッチングマスクを用いて前記素子分離絶縁膜上の各層を所定形状にエッチングする第２パターニング工程であって、前記容量絶縁膜上の前記第２導電層を前記容量素子用の第１上部電極に成形すると共に、該第１上部電極上の前記第３導電層を前記容量素子用の第２上部電極に成形し、前記容量絶縁膜下の前記第１導電層を前記容量素子用の下部電極として残し、前記第２のヒューズ素子を形成しようとする領域中の前記第２導電層を該第２のヒューズ素子用の第１可溶断層に成形すると共に、該第１可溶断層上の前記第３導電層を前記第２のヒューズ素子用の第２可溶断層として残す第２パターニング工程とを含む半導体装置の製造方法が提供される。
【００２２】
容量素子の上部電極を第１上部電極とその上の第２上部電極との２層構造とし、ＭＯＳＦＥＴ用のゲート電極およびヒューズ素子を、容量素子の下部電極、第１上部電極および第２上部電極の形成に使用する３つの導電層のうちの２つの層の積層構造とすることにより、これらの素子を少ない工程数で形成することが可能となり、かかる少ない工程数で目的とする半導体装置を製造することが可能になる。
【００２３】
また、容量素子の下部電極および容量絶縁膜の形成に使用する２つの層を使用して下地層を形成し、容量素子の上部電極の形成に使用する２つの導電層を使用して前記の下地層上にヒューズ素子を形成することもできる。このヒューズ素子を形成することにより、切断特性が異なる複数種のヒューズ素子をこれらの線幅を異ならせることなく、かつ工程数を増加させることなく形成することが可能になる。
【００２４】
なお、本明細書でいう「可溶断層」とは、ヒューズ素子を構成する導電層であって、過電流が流れたときに溶断（切断）される導電層を意味する。
【００２５】
また、本明細書においては、素子分離絶縁膜およびゲート絶縁膜を「半導体基板の一表面に形成された絶縁膜」と総称することがある。
【００２６】
本明細書においていう「同じ材料」とは、成膜方法に起因する不可避的な混入物、例えば水素や炭素の含有量の相違を無視し、さらに、不純物半導体を得る際にドナーまたはアクセプタとして利用される元素の含有量の相違を無視したときに、比較対照の複数の材料の組成が互いに同じであることを意味する。
【発明の効果】
【００２７】
以上説明したように、本発明によれば、容量素子とＭＯＳＦＥＴとヒューズ素子とを備えた半導体装置を、切断特性が異なる複数種のヒューズ素子をこれらの線幅を異ならせることなく集積する場合でも、少ない工程数で製造することが可能になる。所望の回路を備えた半導体装置を安価に提供することが容易になる。
【発明を実施するための最良の形態】
【００２８】
図１は、第１の実施例による半導体装置１００の容量素子１０、第１ヒューズ素子２０、第２ヒューズ素子３０、相補型ＭＯＳＦＥＴ４０、抵抗素子６０、および配線７０の平面配置を概略的に示す。
【００２９】
これらの回路素子および配線は、ｐ型半導体基板１の一表面に配置され、その上に層間絶縁膜（図示せず）が形成される。層間絶縁膜の上面に上層配線（図示せず）が設けられる。
【００３０】
容量素子１０は、下部電極１２と、この下部電極１２よりも小形の上部電極１６と、これら下部電極１２と上部電極１６との間に配置された容量絶縁膜（図示せず）とを有する。
【００３１】
容量素子１０からすこし離れて、第１ヒューズ素子２０と第２ヒューズ素子３０とが配置される。
【００３２】
第１ヒューズ素子２０から少し離れて、相補型ＭＯＳＦＥＴ４０が配置される。この相補型ＭＯＳＦＥＴ４０は、ｐチャネルＭＯＳＦＥＴ４２と、ｎチャネルＭＯＳＦＥＴ５２とを備える。ｐチャネルＭＯＳＦＥＴ４２のゲート電極４７とｎチャネルＭＯＳＦＥＴ５２のゲート電極５７とは、配線５９によって結線される。
【００３３】
抵抗素子６０は単層構造を有し、例えば容量素子１０と第２ヒューズ素子３０との間に配置される。
【００３４】
配線７０は２層構造を有し、第１ヒューズ素子２０と相補型ＭＯＳＦＥＴ４０との間に配置される。
【００３５】
図１においては図示を省略した層間絶縁膜が、容量素子１０、第１ヒューズ素子２０、第２ヒューズ素子３０、ｐチャネルＭＯＳＦＥＴ４２、ｎチャネルＭＯＳＦＥＴ５２、抵抗素子６０、および配線７０を覆う。この層間絶縁膜には、個々の回路素子および配線に１〜複数個ずつコンタクトホールが形成され、その中にコンタクトプラグ（図示せず）が埋め込まれる。図１には、１５個のコンタクトホールＣＨ１〜ＣＨ１５を例示してある。
【００３６】
上述した各回路素子および配線の具体的構造について、以下、図２を参照しつつ詳述する。
【００３７】
図２は、図１に示したII−II線に沿った半導体装置１００の断面を概略的に示す。同図には、図１において図示を省略した層間絶縁膜８０、層間絶縁膜８０上に配置された上層配線９１〜９７等も示されている。
【００３８】
図２に示すように、ｐ型半導体基板１の一表面には、活性領域を画定するようにして、素子分離絶縁膜５が形成される。ｐチャネルＭＯＳＦＥＴ４２用の活性領域上にはゲート絶縁膜４６が形成され、ｎチャネルＭＯＳＦＥＴ５２用の活性領域上にはゲート絶縁膜５６が形成される。これらの素子分離絶縁膜５、ゲート絶縁膜４６およびゲート絶縁膜５６は、例えばシリコン酸化物によって構成される。
【００３９】
容量素子１０は、下部電極１２、容量絶縁膜１４および上部電極１６を有する。下部電極１２は、例えばｎ型ポリシリコンによって素子分離絶縁膜５上に形成され、その上にシリコン酸化物、シリコン窒化物、タンタル酸化物等で構成された誘電体層によって容量絶縁膜１４が形成される。この容量絶縁膜１４上に上部電極１６が配置される。上部電極１６は、例えばｎ型ポリシリコンによって容量絶縁膜１４上に形成された第１上部電極１６ａと、その上に例えば金属または金属シリサイドによって形成された第２上部電極１６ｂとの２層によって構成される。
【００４０】
図２には、下部電極１２に対応する１つのコンタクトホールＣＨ１と、上部電極１６に対応する１つのコンタクトホールＣＨ２とが示されている。これらのコンタクトホールＣＨ１及びＣＨ２には、それぞれ、コンタクトプラグＰ１及びＰ２が埋め込まれている。
【００４１】
下部電極１２は、コンタクトホールＣＨ１に埋め込まれたコンタクトプラグＰ１によって、層間絶縁膜８０上に形成された上層配線９１と導通する。上部電極１６は、コンタクトホールＣＨ２に埋め込まれたコンタクトプラグＰ２によって、層間絶縁膜８０上に形成された上層配線９２と導通する。
【００４２】
第１ヒューズ素子２０は、素子分離絶縁膜５上に形成された第１可溶断層２２と、その上に形成された第２可溶断層２４との２層構造を有する。第１可溶断層２２は下部電極１２と同じ材料、例えばｎ型ポリシリコンによって形成され、その膜厚は下部電極１２の膜厚にほぼ等しい。第２可溶断層２４は第２上部電極１６ｂと同じ材料、例えば金属または金属シリサイドによって形成され、その膜厚は第２上部電極１６ｂの膜厚にほぼ等しい。
【００４３】
第２ヒューズ素子３０は、特定の下地層上に形成された第１可溶断層３２と、その上に形成された第２可溶断層３４との２層構造を有する。第１可溶断層３２は第１上部電極１６ａと同じ材料、例えばｎ型ポリシリコンによって形成され、その膜厚は第１上部電極１６ａの膜厚にほぼ等しい。第２可溶断層３４は第２上部電極１６ｂと同じ材料、例えば金属または金属シリサイドによって形成され、その膜厚は第２上部電極１６ｂの膜厚にほぼ等しい。
【００４４】
第２ヒューズ素子３０の下地層は、下部電極１２と同じ材料、例えばｎ型ポリシリコンによって形成された第１下地層２５と、容量絶縁膜１４と同じ材料（誘電体）によって形成された第２下地層２６との２層構造を有する。第１下地層２５の膜厚は下部電極１２の膜厚にほぼ等しく、第２下地層２６の膜厚は容量絶縁膜１４の膜厚にほぼ等しい。
【００４５】
相補型ＭＯＳＦＥＴ４０を構成するｐチャネルＭＯＳＦＥＴ４２は、低濃度ドレイン（ＬＤＤ）構造を有する。ゲート絶縁膜４６上にゲート電極４７が配置され、ゲート絶縁膜４６下には、ｎチャネルＭＯＳＦＥＴ５２側から順番に、ドレイン領域４３Ｄ、低濃度ドレイン領域４４ａ、チャネル領域、低濃度ソース領域４４ｂ、およびソース領域４３Ｓが配置される。
【００４６】
ドレイン領域４３Ｄとソース領域４３Ｓとは、それぞれ、ゲート絶縁膜４６下に形成されているｎ型ウェル領域４５の所定箇所に形成されたｐ＋型不純物添加領域によって構成される。
【００４７】
低濃度ドレイン領域４４ａおよび低濃度ソース領域４４ｂは、それぞれ、ｎ型ウェル領域４５の所定箇所に形成されたｐ−型不純物添加領域によって構成される。低濃度ドレイン領域４４ａの接合深さはドレイン領域４３Ｄの接合深さよりも浅く、低濃度ソース領域４４ｂの接合深さはソース領域４３Ｓの接合深さよりも浅い。ｐ−型不純物添加領域におけるｐ型不純物の濃度は、ｐ＋型不純物添加領域におけるｐ型不純物の濃度よりも低い
。
【００４８】
チャネル領域は、低濃度ドレイン領域４４ａと低濃度ソース領域４４ｂとの間に介在するｎ型ウェル領域４５の一領域によって構成される。このチャネル領域の上方にゲート電極４７が位置する。
【００４９】
ゲート電極４７は、ゲート絶縁膜４６上に形成された第１ゲート電極４７ａと、その上に形成された第２ゲート電極４７ｂとの２層構造を有する。
【００５０】
第１ゲート電極４７ａは下部電極１２と同じ材料、例えばｎ型ポリシリコンによって形成され、その膜厚は下部電極１２の膜厚にほぼ等しい。
【００５１】
第２ゲート電極４７ｂは第２上部電極１６ｂと同じ材料、例えば金属または金属シリサイドによって形成され、その膜厚は第２上部電極１６ｂの膜厚にほぼ等しい。
ゲート電極４７の側面には、ドレイン領域４３Ｄおよびソース領域４３Ｓを形成するためのイオン注入の際に利用したサイドウォールスペーサＳＷが残存する。このサイドウォールスペーサＳＷの下方に、上述した低濃度ドレイン領域４４ａ、低濃度ソース領域４４ｂが位置する。
【００５２】
図２には、ソース領域４３Ｓに対応する１つのコンタクトホールＣＨ７と、ドレイン領域４３Ｄに対応する１つのコンタクトホールＣＨ８とが示されている。これらのコンタクトホールＣＨ７及びＣＨ８には、それぞれ、コンタクトプラグＰ３及びＰ４が埋め込まれている。
【００５３】
ソース領域４３Ｓは、コンタクトホールＣＨ７に埋め込まれたコンタクトプラグＰ３によって、層間絶縁膜８０上に形成された上層配線９３と導通する。ドレイン領域４３Ｄは、コンタクトホールＣＨ８に埋め込まれたコンタクトプラグＰ４によって、層間絶縁膜８０上に形成された上層配線９４と導通する。
【００５４】
相補型ＭＯＳＦＥＴ４０を構成するｎチャネルＭＯＳＦＥＴ５２も、ｐチャネルＭＯＳＦＥＴ４２と同様に、低濃度ドレイン（ＬＤＤ）構造を有する。ゲート絶縁膜５６上にゲート電極５７が配置され、ゲート酸化膜５６下には、ｐチャネルＭＯＳＦＥＴ４２側から順番に、ドレイン領域５３Ｄ、低濃度ドレイン領域５４ａ、チャネル領域、低濃度ソース領域５４ｂ、およびソース領域５３Ｓが配置される。
【００５５】
ドレイン領域５３Ｄとソース領域５３Ｓとは、それぞれ、ゲート絶縁膜５６下に形成されているｐ型ウェル領域５５の所定箇所に形成されたｎ＋型不純物添加領域によって構成される。
【００５６】
低濃度ドレイン領域５４ａおよび低濃度ソース領域５４ｂは、それぞれ、ｐ型ウェル領域５５の所定箇所に形成されたｎ−型不純物添加領域によって構成される。低濃度ドレイン領域５４ａの接合深さはドレイン領域５３Ｄの接合深さよりも浅く、低濃度ソース領域５４ｂの接合深さはソース領域５３Ｓの接合深さよりも浅い。ｎ−型不純物添加領域におけるｎ型不純物の濃度は、ｎ＋型不純物添加領域におけるｎ型不純物の濃度よりも低い
。
【００５７】
チャネル領域は、低濃度ドレイン領域５４ａと低濃度ソース領域５４ｂとの間に介在するｐ型ウェル領域５５の一領域によって構成される。このチャネル領域の上方にゲート電極５７が位置する。
【００５８】
ゲート電極５７は、ゲート絶縁膜５６上に形成された第１ゲート電極５７ａと、その上に形成された第２ゲート電極５７ｂとの２層構造を有する。
【００５９】
第１ゲート電極５７ａは下部電極１２と同じ材料、例えばポリシリコンによって形成され、その膜厚は下部電極１２の膜厚にほぼ等しい。
【００６０】
第２ゲート電極５７ｂは第２上部電極１６ｂと同じ材料、例えば金属または金属シリサイドによって形成され、その膜厚は第２上部電極１６ｂの膜厚にほぼ等しい。
【００６１】
ゲート電極５７の側面には、ドレイン領域５３Ｄおよびソース領域５３Ｓを形成するためのイオン注入の際に利用したサイドウォールスペーサＳＷが残存する。このサイドウォールスペーサＳＷの下方に、上述した低濃度ドレイン領域５４ａ、低濃度ソース領域５４ｂが位置する。
【００６２】
図２には、ソース領域５３Ｓに対応する１つのコンタクトホールＣＨ９と、ドレイン領域５３Ｄに対応する１つのコンタクトホールＣＨ１０とが示されている。これらのコンタクトホールＣＨ９及びＣＨ１０には、それぞれ、コンタクトプラグＰ５及びＰ６が埋め込まれている。
【００６３】
ソース領域５３Ｓは、コンタクトホールＣＨ９に埋め込まれたコンタクトプラグＰ５によって、層間絶縁膜８０上に形成された上層配線９５と導通する。ドレイン領域５３Ｄは、コンタクトホールＣＨ１０に埋め込まれたコンタクトプラグＰ６によって、層間絶縁膜８０上に形成された上層配線９４と導通する。上層配線９４は、ドレイン領域４３Ｄとドレイン領域５３Ｄとを電気的に接続する。
【００６４】
抵抗素子６０は、素子分離絶縁膜５上に形成される。抵抗素子６０は下部電極１２と同じ材料、例えばｎ型ポリシリコンによって形成され、その膜厚は下部電極１２の膜厚にほぼ等しい。抵抗素子６０の上面は、容量絶縁膜１４と同じ材料によって形成された誘電体層６５によって覆われる。誘電体層６５の膜厚は、容量絶縁膜１４の膜厚にほぼ等しい。
【００６５】
図２には、抵抗素子６０に対応する１つのコンタクトホールＣＨ１３が示されている。このコンタクトホールＣＨ１３には、コンタクトプラグＰ７が埋め込まれている。抵抗素子６０は、コンタクトプラグＰ７によって、層間絶縁膜８０上に形成された上層配線９６と導通する。
【００６６】
配線７０は、素子分離絶縁膜５上に形成された第１配線層７２と、その上に形成された第２配線層７４との２層構造を有する。第１配線層７２は下部電極１２と同じ材料、例えばｎ型ポリシリコンによって形成され、第２配線層７４は第２上部電極１６ｂと同じ材料、例えば金属または金属シリサイドによって形成される。第１配線層７２の膜厚は下部電極１２の膜厚にほぼ等しく、第２配線層７４の膜厚は第２上部電極１６ｂの膜厚にほぼ等しい。図１に示した配線５９も、配線７０と同様の積層構造を有する。
【００６７】
図２には、配線７０に対応する１つのコンタクトホールＣＨ１５が示されている。このコンタクトホールＣＨ１５には、コンタクトプラグＰ８が埋め込まれている。配線７０は、コンタクトプラグＰ８によって、層間絶縁膜８０上に形成された上層配線９７と導通する。
【００６８】
なお、容量素子１０、第１ヒューズ素子２０、第２ヒューズ素子３０、および抵抗素子６０の下方のｐ型半導体基板１には、ｐ型半導体基板１との電気的分離を確実にするために、図示のようにｎ型ウェル領域ＮＷ１〜ＮＷ４を形成しておくことが好ましい。
【００６９】
容量素子１０の下部電極１２とｐ型半導体基板１との間には、素子分離絶縁膜５を容量絶縁膜として、極く小さな容量が形成される。容量素子１０の下方にｎ型ウェル領域ＮＷ１を形成しておくことにより、ｐ型半導体基板１内の電荷（正孔）が下部電極１２の下方の領域へ移動するのを防止することができる。
【００７０】
また、第１ヒューズ素子２０及び第２ヒューズ素子３０の下方に、それぞれｎ型ウェル領域ＮＷ２及びｎ型ウェル領域ＮＷ３を形成しておくことにより、第１ヒューズ素子２０及び第２ヒューズ素子３０の切断時の発熱によって素子分離絶縁膜５にダメージが生じたとしても、不要な基板リーク電流が流れるのを防止することが可能になる。
【００７１】
ＬＤＤ構造を有するｐチャネルＭＯＳＦＥＴ４２及びｎチャネルＭＯＳＦＥＴ５２を形成するにあたっては、前述のように、ゲート電極４７、５７の側面にサイドウォールスペーサＳＷが形成される。このとき、容量素子１０、第１ヒューズ素子２０、第２ヒューズ素子３０、抵抗素子６０および配線７０の側面にも、サイドウォールスペーサＳＷが形成される。
【００７２】
以上説明した構造の半導体装置１００では、第１ヒューズ素子２０、第２ヒューズ素子３０、ゲート電極４７、ゲート電極５７、抵抗素子６０および配線７０それぞれの構成要素が、容量素子１０の下部電極１２、容量絶縁膜１４、第１上部電極１６ａまたは第２上部電極１６ｂと同じ材料によって形成される。
【００７３】
このため、２種類のマスクを使い分けて所定の層をパターニングするだけで、容量素子１０、第１ヒューズ素子２０、第２ヒューズ素子３０、ゲート電極４７、ゲート電極５７、抵抗素子６０および配線７０を形成することが可能になる。目的とする半導体装置を少ない工程数で製造することが可能である。具体的な製造方法については後述する。
【００７４】
また、第１および第２ヒューズ素子２０、３０の線幅については、通常、デザインルールの最小値を用いることが求められるが、第１および第２ヒューズ素子２０、３０それぞれの層構成を上述の構成とすることにより、これらのヒューズ素子２０、３０の線幅を同じにしたとしても、互いの切断特性を容易に異ならせることができる。
【００７５】
例えば、第１ヒューズ素子２０の第１可溶断層２２の膜厚と、第２ヒューズ素子３０の第１可溶断層３２の膜厚とを互いに異ならせることにより、これらのヒューズ素子２０、３０の線幅を同じにしたとしても、その切断特性を容易に異ならせることができる。
【００７６】
第１ヒューズ素子２０の第１可溶断層２２の厚さを１５０ｎｍとし、第２ヒューズ素子３０の第１可溶断層３２の厚さを１００ｎｍとし、これらの可溶断層を同じ組成のポリシリコンによって形成すれば、第１ヒューズ素子２０の切断に必要となる電流値は、第２ヒューズ素子３０の切断に必要となる電流値よりも約１０〜１５％も大きくなる。ただし、第１ヒューズ素子２０の線幅と第２ヒューズ素子３０の線幅は同じとし、第１ヒューズ素子２０の第２可溶断層２４の膜厚と第２ヒューズ素子３０の第２可溶断層３４の膜厚とは同じであるものとする。
【００７７】
小電流で切断したいヒューズ素子と大電流で切断したいヒューズ素子とを容易に作り分けることができる。
【００７８】
また、ｎ型ポリシリコンによって第１ヒューズ素子２０の第１可溶断層２２と第２ヒューズ素子３０の第１可溶断層３２とを形成し、第１ヒューズ素子２０の第２可溶断層２４と第２ヒューズ素子３０の第２可溶断層３４とを共に金属シリサイドで形成した場合には、次の方法によっても、これらのヒューズ素子２０、３０の切断特性を容易に異ならせることができる。すなわち、例えば相補型ＭＯＳＦＥＴ４０のソース、ドレイン領域４３Ｓ、４３Ｄを形成するｐ型不純物導入工程の際に、マスクを用いて第１及び第２ヒューズ素子２０及び３０の一方にのみ選択的にｐ型不純物が添加されるようにすることによって、これらのヒューズ素子２０、３０の切断特性を容易に異ならせることができる。
【００７９】
第２ヒューズ素子３０の下地層を、前述した第１下地層２５と第２下地層２６とで構成することにより、第２ヒューズ素子３０を予熱しておくことが可能になる。そのためには、第１下地層２５に通電する。第１下地層２５に通電しても、第２下地層２６が誘電体層であることから、第１下地層２５と第２ヒューズ素子３０とは電気的に分離される。
【００８０】
第２ヒューズ素子３０を予熱しておくと、第２ヒューズ素子３０を切断するのに要する電流値または電圧値を低減させることが可能になる。パルス電流によって第２ヒューズ素子３０を切断する場合には、切断に要するパルス数を低減させることができる。切断に要する時間を短縮させることができる。
【００８１】
第１下地層２５および第２下地層２６の平面視上の大きさを、第２ヒューズ素子３０に対して十分大きくすることによって、第２ヒューズ素子３０を切断する際に生じる熱を吸収もしくは放散させることができる。これにより、第２ヒューズ素子３０の切断時に周辺の回路素子が受けるダメージを低減させることが可能になる。
【００８２】
第２ゲート電極４７ｂ、５７ｂを金属シリサイドで形成した場合には、ＭＯＳＦＥＴ４２、５２を作製する過程でｎ型ウェル４５及びｐ型ウェル５５に不純物を添加（イオン注入）するときに、当該不純物が第２ゲート電極４７ｂ、５７ｂを突き抜け難くなる。所望の電気的特性を有するゲート電極４７、５７を得やすくなる。
【００８３】
配線７０の第２配線層７４を金属または金属シリサイドで形成した場合には、電気抵抗の小さい配線７０を得ることができる。高速動作が可能な半導体装置１００を得ることができる。
【００８４】
次に、実施例による半導体装置の製造方法について、図３〜図６を参照しつつ説明する。以下の説明は、図１および図２に示した半導体装置１００を製造する場合を例にとり、図２で用いた参照符号を引用しつつ行う。
【００８５】
図３〜図６は、半導体装置１００の製造工程の主要部を示す。これらの図に示した各構成要素のうち、既に図２に示した構成要素については図２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００８６】
まず、ｐ型半導体基板１としてｐ型シリコン基板を用意し、このｐ型シリコン基板の片面に、前述したｎ型ウェル領域ＮＷ１〜ＮＷ４、ｎ型ウェル領域４５、およびｐ型ウェル領域５５を形成する。各ウェル領域は、例えば、ｎ型不純物またはｐ型不純物をイオン注入し、その後に、この不純物を熱拡散させ、活性化させることによって形成される。
【００８７】
次いで、これらのウェル領域を形成した側の表面全体に、厚さ５０ｎｍ程度のバッファ用シリコン酸化膜を形成する。このシリコン酸化膜は、例えば、熱酸化によって形成することができる。
【００８８】
必要に応じて、シリコン酸化膜を形成する前または形成した後に、ｐチャネルＭＯＳＦＥＴ４２及びｎチャネルＭＯＳＦＥＴ５２のチャネル領域となる領域に、例えばイオン注入法によって、所望の不純物を添加してもよい。この不純物添加により、最終的に得られるｐチャネルＭＯＳＦＥＴ４２またはｎチャネルＭＯＳＦＥＴ５２の閾値電圧を調整することができる。この、閾値電圧調整のための不純物導入工程は、以下に説明するゲート酸化膜４６、５６の形成後に行ってもよい。
【００８９】
次に、図３（Ａ）に示すように、ｐ型半導体基板１の片面に厚さ５００ｎｍ程度の素子分離絶縁膜５と、薄いゲート絶縁膜４６、５６とを形成する。
【００９０】
素子分離絶縁膜５は、例えば、酸素遮蔽能を有するマスクを用いたシリコン選択酸化（ＬＯＣＯＳ）によって形成される。例えば、バッファ用シリコン酸化膜上に厚さ１５０ｎｍ程度のシリコン窒化膜によって所定形状のマスクを形成し、ｐ型半導体基板１全体を高温熱酸化処理に付す。マスクに覆われていない領域のｐ型半導体基板（ｐ型シリコン基板）１が更に酸化されて、素子分離絶縁膜５が得られる。その後、マスクとして用いたシリコン窒化膜は熱リン酸等を用いて除去する。
【００９１】
次に、バッファ用シリコン酸化膜にほぼ対応する厚さのまま残っているシリコン酸化膜を例えば希フッ酸を用いて除去し、その後、ｐ型半導体基板１全体を再び高温熱酸化処理に付す。これにより、清浄なゲート絶縁膜４６、５６が得られる。
【００９２】
なお、素子分離絶縁膜５は、上述した方法以外の方法、例えば、微細化に適したＳＴＩ（shallowtrench isolation：シャロートレンチアイソレーション）法に基づいて形成す
ることもできる。
【００９３】
次いで、図３（Ｂ）に示すように、素子分離絶縁膜５、ゲート絶縁膜４６およびゲート絶縁膜５６を覆う第１導電層１１１を形成する。この第１導電層１１１は、例えばｎ型ポリシリコンまたはアモルファスシリコンによってコンフォーマルに形成される。
【００９４】
ｎ型ポリシリコンによって第１導電層１１１を形成する場合には、まずＣＶＤ法（化学気相成長法）等によってポリシリコン層を成膜する。次いで、このポリシリコン層全体にリン等のｎ型不純物を添加する。図３（Ｂ）およびこれ以降の図は、第１導電層１１１をｎ型ポリシリコンで形成した例を示す。
【００９５】
ＣＶＤ法によるポリシリコン層の成膜は、例えば、モノシラン（ＳｉＨ４）と窒素（Ｎ２）とを２：８の割合で混合した混合ガスを原料ガスとして用い、原料ガスの流量２０
０ｓｃｃｍ、成長時（成膜時）の雰囲気圧３０Ｐａ、基板温度６００℃の条件下で行うことができる。基板温度を低くすると、アモルファスシリコンを成膜することができる。このアモルファスシリコンを６００℃程度以上に加熱すると、ポリシリコンを得ることができる。
【００９６】
ポリシリコン層の膜厚は任意に選択することが可能である。導電層１１１のシート抵抗を低くするため、膜厚は厚いほうが望ましい。一方、微細加工の観点では薄い方が望ましい。そのため、好ましくは５０〜１０００ｎｍの範囲内で選択し、更に好ましくは１００〜３００ｎｍの範囲内で選択する。このポリシリコン層に添加する不純物の濃度は、例えば１×１０２０ｃｍ−３程度である。
【００９７】
次に、図３（Ｃ）に示すように、第１導電層１１１上に誘電体層１１３を形成する。この誘電体層１１３は、例えば、単層のシリコン酸化膜もしくはシリコン酸窒化膜、シリコン酸化膜とシリコン窒化膜もしくはシリコン酸窒化膜との積層、またはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層によって構成され、コンフォーマルに形成される。酸化タンタル膜とシリコン酸化膜もしくはシリコン窒化膜との積層、あるいは、酸化タンタル膜をシリコン酸化膜もしくはシリコン窒化膜でサンドイッチした構成の積層によって誘電体層１１３を構成することも可能である。
【００９８】
誘電体層１１３を形成するに当たっては、シリコン酸化膜に代えて、プラズマＣＶＤ法によって形成されるフォスフォシリケートガラス（ＰＳＧ）膜もしくはボロフォスフォシリケートガラス（ＢＰＳＧ）膜を用いてもよい。酸化タンタル膜に代えて強誘電体膜を用いてもよい。シリコン窒化膜に代えてシリコン酸窒化膜を用いてもよい。
【００９９】
誘電体層１１３の層構成や、この誘電体層１１３を構成する各層の膜厚および材質は、当該誘電体層１１３を挟んで１対の電極を形成したときに所望の静電容量が得られるように、適宜選定される。誘電体層１１３の層構成の具体例としては、下記(1)〜(5) の構成
が挙げられる。下記(2) 〜(5) に記載の層順は、いずれも、誘電体層の上面から素子分離絶縁膜５へ向かっての層順を示す。
(1) シリコン酸化膜
(2) シリコン窒化膜／シリコン酸化膜
(3) シリコン酸化膜もしくはシリコン酸窒化膜／シリコン窒化膜／シリコン酸化膜もしくはシリコン酸窒化膜
(4) シリコン酸化膜もしくはシリコン酸窒化膜／酸化タンタル（Ｔａ２Ｏ５）膜／シリコン酸化膜
(5) 酸化タンタル（Ｔａ２Ｏ５）膜／シリコン酸化膜もしくはシリコン酸窒化膜
シリコン酸化膜は、例えば、テトラエチルオルソシリケート（以下、「ＴＥＯＳ」と略記する。）とオゾン（Ｏ３）とを含む混合ガスを原料ガスとして用いたプラズマ励起型ＣＶＤによって、または、電子サイクロトロン共鳴（以下、「ＥＣＲ」と略記する。）プラズマを用いたＣＶＤによって形成することができる。熱酸化やスピンオングラス法によってシリコン酸化膜を形成することもできる。
【０１００】
シリコン窒化膜またはシリコン酸窒化膜は、例えば、ＴＥＯＳと酸素（Ｏ２）もしくはオゾン（Ｏ３）と窒素酸化物（ＮＯｘ ）とを含む混合ガスを原料ガスとして用いたプラズマ励起型ＣＶＤによって、または、ＥＣＲプラズマを用いたＣＶＤによって形成することができる。
【０１０１】
次いで、図４（Ａ）に示すように、誘電体層１１３上に第２導電層１１５を形成する。この第２導電層１１５は、例えばｎ型不純物を添加したポリシリコンによってコンフォーマルに形成される。ポリシリコン層の形成方法の例については、第１導電層１１１の形成方法の説明の中で既に述べたので、ここでは省略する。ｎ型不純物は、ポリシリコンの成膜時に添加するか、成膜後にイオン注入等によって添加する。
【０１０２】
ｎ型ポリシリコンによって第２導電層１１５を形成する場合、その膜厚は任意に選択することが可能である。第２導電層１１５のシート抵抗を低くするため、膜厚は厚いほうが望ましい。一方、微細加工の観点では薄い方が望ましい。そのため、好ましくは２０〜１０００ｎｍの範囲内で選択し、更に好ましくは８０〜３００ｎｍの範囲内で選択する。特に、第１導電層１１１と第２導電層１１５とを同時に加工する工程が、後の工程に含まれることにより、第１導電層１１１と第２導電層１１５との膜厚が同等または数十％の範囲内で近いことが重要である。第２導電層１１５中に拡散させるリン等のｎ型不純物の濃度は、例えば１×１０２０ｃｍ−３程度である。第１導電層１１１と第２導電層１１５との加工性を同一とするために、このドーピング濃度も相互に近いことが好ましい。
【０１０３】
必要に応じて、第２導電層１１５の形成に先立って、ｐ型半導体基板１に熱処理を施してもよい。この熱処理によって誘電体層１１３を緻密化させて、その電気的、物理的性質を改善することができる。第２導電層１１５の形成よりも後の工程で行われる熱処理時に誘電体層１１３からのデガスや応力変化が生じることが抑制され、誘電体層１１３と第２導電層１１５との密着性が向上する。最終的に得られる容量素子１０の信頼性を向上させることができる。また、第１導電層１１１中の不純物の再拡散を防止することもできる。さらに、誘電体層１１３の熱処理により、膜の高密度化、ピンホールの消失等の効果も期待される。
【０１０４】
以上は、半導体装置１００を得るための準備工程である。第２導電層１１５まで形成された基板上の各層を以下に詳述する手順でパターニングすることにより、目的とする半導体装置１００を少ない工程数で得ることができる。
【０１０５】
まず、図４（Ｂ）に示すように、所定形状のエッチングマスク１２０を第２導電層１１５上に形成して、第２導電層１１５とその下の誘電体層１１３とをエッチングによりパターニングする。
【０１０６】
このパターニングによって、容量素子１０の下部電極１２を形成しようとする領域上に誘電体層１１３Ａと第２導電層１１５Ａとを形成し、第２ヒューズ素子３０の下地層を形成しようとする領域上に誘電体層１１３Ｂと第２導電層１１５Ｂとを形成する。また、抵抗素子６０を形成しようとする領域上に、誘電体層１１３Ｃと第２導電層１１５Ｃとを形成する。
【０１０７】
このとき使用するエッチングマスク１２０は、例えば、第２導電層１１５上にノボラック系フォトレジスト等のフォトレジストを塗布し、このフォトレジスト層を選択的に露光した後に現像して、容量素子１０の下部電極１２、第２ヒューズ素子３０の下地層、および抵抗素子６０を形成しようとする領域上にフォトレジスト層を残すことによって得られる。
【０１０８】
第２導電層１１５のパターニングと誘電体層１１３のパターニングとは、例えば、別々に行われる。まず、第２導電層１１５をエッチングによってパターニングする。
【０１０９】
エッチングによる第２導電層１１５のパターニングは、例えば、塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、テトラフルオロメタン（ＣＦ４ ）、または六フッ化硫黄（ＳＦ６）をエッチングガスとして用い、雰囲気圧を数ｍＴｏｒｒ（数デシＰａ）としたマイクロ波プラズマエッチング（マイクロ波の周波数は例えば２．４５ＧＨｚ）またはＥＣＲプラズマエッチングによって行うことができる。エッチングマスク１２０に覆われずに露出している第２導電層１１５がエッチングされ、除去される。
【０１１０】
この後、エッチングによって誘電体層１１３をパターニングする。誘電体層１１３のエッチングに伴って、後にゲート電極４７、５７の一部となる第１導電層１１１の表面処理が行われる。このため、誘電体層１１３をエッチングによってパターニングするにあたっては、第１導電層１１１の表面を清浄に保つことができ、かつ、第１導電層１１１に対する誘電体層１１３のエッチング選択比が高くなるエッチング方法を選択することが好ましい。
【０１１１】
例えば、誘電体層１１３が下層にシリコン酸化膜を有する積層膜である場合には、この誘電体層１１３を構成する上層はドライエッチングによって除去し、下層のシリコン酸化膜はウェットエッチングによって除去することが好ましい。
【０１１２】
誘電体層１１３のドライエッチングは、シリコン酸化膜またはシリコン窒化膜である場合には、例えば、テトラフルオロメタン（ＣＦ４）とトリフルオロメタン（ＣＨＦ３）
との混合ガスをエッチングガスとして用い、雰囲気圧を１６０ｍＴｏｒｒ（約１６×１．３３３Ｐａ）、ＲＦパワーを約７００Ｗ、ＲＦ信号の周波数を１３．５６ＭＨｚとしたＲＦプラズマエッチングによって行うことができる。
【０１１３】
誘電体層１１３までエッチングした後、所定の剥離液を用いてエッチングマスク１２０を剥離させる。
【０１１４】
誘電体層１１３のエッチング後、シリコン酸化膜の残渣物やパーティクが残存する場合、ドライエッチングに起因して第１導電層上にダメージ層が形成される場合、または自然酸化膜が形成される場合、これらを除去することを目的として、例えばバッファドフッ酸（フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）と水（Ｈ２Ｏ）との混合物）等をエッチャントとして用いてライトエッチングを行うことが好ましい。これにより、次に形成する第３導電層の剥離を防止でき、導電性の低下も防止することができる。
【０１１５】
次に、図４（Ｃ）に示すように、第２導電層１１５Ａ〜１１５Ｃ、誘電体層１１３Ａ〜１１３Ｃ、および第１導電層１１１を覆うようにして、第３導電層１２５を金属もしくは金属シリサイドによって形成する。
【０１１６】
第３導電層１２５を金属によって形成する場合、この金属の具体例としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の高融点金属や、コバルト（Ｃｏ）、クロム（Ｃｒ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、ニオブ（Ｎｂ）、白金（Ｐｔ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）等の遷移金属、あるいは、これらの金属から任意に選択した金属同士の合金が挙げられる。
【０１１７】
第３導電層１２５を金属シリサイドによって形成する場合、この金属シリサイドはコバルトシリサイド、クロムシリサイド、ニッケルシリサイド等であってもよい。特に、ニッケル及びコバルトは、比較的低温でシリサイド反応を生じさせることができ、シリサイド膜の抵抗を低くできる。さらに、ニッケルシリサイド及びコバルトシリサイドは融点が低いため、ヒューズ素子の切断が容易であるという効果も有する。また、シリサイド膜は、高融点金属シリサイド膜であってもよい。高融点金属シリサイドの具体例としては、タングステンシリサイド（ＷＳｉｘ）、モリブデンシリサイド（ＭｏＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ ）、タンタルシリサイド（ＴａＳｉｘ）、高融点金属合金のシリサイド等が挙げられる。また、第３導電層１２５は、シリサイド以外に、第２導電層１２３よりも抵抗率の低い材料で形成してもよい。
【０１１８】
第３導電層１２５の膜厚は、任意に選択可能である。ただし、第３導電層１２５の膜厚は、２５〜５００ｎｍの範囲内であることが好ましく、８０〜２００ｎｍの範囲内であることが更に好ましい。この範囲より薄いと、ゲート電極４０や配線７０の抵抗が増加し、この範囲より厚いと、フォトリソグラフィ工程やドライエッチング工程での加工性が低下する。
【０１１９】
金属および金属シリサイドのいずれによって第３導電層１２５を形成する場合でも、この第３導電層１２５は、例えばスパッタリングまたはＣＶＤによって形成することができる。
【０１２０】
ＤＣマグネトロンスパッタリング装置によってタングステンシリサイド（ＷＳｉｘ）からなる第３導電層１２５を形成する場合には、例えば、タングステンシリサイドからなるターゲットを用い、雰囲気圧８ｍＴｏｒｒ（約８×１．３３３×１０−１Ｐａ）、アルゴン（Ａｒ）ガス流量３０ｓｃｃｍ、基板温度１８０℃、投入電力２０００Ｗの条件下にアルゴン（Ａｒ）ガスをスパッタリングガスとして用いて成膜する。
【０１２１】
他の組成の金属シリサイドによって第３導電層１２５を形成する場合でも、使用するターゲットの組成を目的とする第３導電層１２５の組成と同じか、または近似する組成とする以外は、上記と同様の条件を選択することができる。
【０１２２】
ＣＶＤによってタングステンシリサイド（ＷＳｉ２ ）からなる第３導電層１２５を形
成する場合には、例えば、原料ガスとして六フッ化タングステン（ＷＦ６）ガスとモノシラン（ＳｉＨ４）ガスとを用いて、下記の式（Ｉ）で表される反応を利用してＷＳｉ２ を堆積させる。
【０１２３】
（化１）
ＷＦ６＋２ＳｉＨ４→ ＷＳｉ２ ＋６ＨＦ＋Ｈ２…（Ｉ）
第１導電層１１１および／または第２導電層１１５がポリシリコンまたはアモルファスシリコンで形成されている場合には、まず所望の金属によって第３導電層１２５を形成し、その後に熱処理を行って当該第３導電層１２５とその下地の第１導電層１１１または第２導電層１１５とを反応させることによっても、金属シリサイドからなる第３導電層１２５を形成することができる。
【０１２４】
金属シリサイドによって第３導電層１２５を形成した場合には、その後、当該第３導電層１２５の組成に応じて、概ね６００〜１１００℃で５〜３０秒の熱処理を、例えば短時間アニール装置（ＲＴＡ装置）を用いて行うことが好ましい。例えば、タングステンシリサイド（ＷＳｉｘ）によって第３導電層１２５を形成した場合には、１０００℃程度で熱処理を行うことが好ましい。
【０１２５】
この熱処理により、最終的に得られる容量素子１０の上部電極１６やゲート電極４７、５７の電気抵抗を低減させることができる。また、第１導電層１１１および／または第２導電層１１５をポリシリコンで形成した場合には、上記の熱処理を行うことにより、層間絶縁膜８０の成膜後に当該層間絶縁膜８０の焼き締めのために行われる熱処理時等において、第３導電層１２５とその下地のポリシリコン層との間で剥離が生じるのを防止することができる。熱処理は、層間絶縁膜８０を形成するまでの間の所望の時期に行うことができる。
【０１２６】
次いで、図５（Ａ）に示すように、所定形状のエッチングマスク１３０を第３導電層１２５上に形成して、第３導電層１２５、第２導電層１１５Ａ、１１５Ｂ、および第１導電層１１１をエッチングによりパターニングする。
【０１２７】
このパターニングによって、図１または図２に示した容量素子１０、第１ヒューズ素子２０、第２ヒューズ素子３０およびその下地層、ゲート電極４７、ゲート電極５７、配線５９、抵抗素子６０、および配線７０が得られる。上層配線は未作製である。
【０１２８】
このとき使用するエッチングマスク１３０は、第３導電層１２５上に例えばフォトレジストを塗布し、このフォトレジスト層を選択的に露光した後に現像して、容量素子１０の上部電極１６、第１ヒューズ素子２０、第２ヒューズ素子３０、ゲート電極４７、ゲート電極５７、配線５９、および配線７０を形成しようとする領域上にフォトレジスト層を残すことによって得られる。
【０１２９】
エッチングは、例えばＥＣＲプラズマエッチング装置を用いて行うことができる。使用するエッチングガスは塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガスであり、それぞれの
流量は、例えば２５ｓｃｃｍ、１１ｓｃｃｍである。エッチング条件は、例えば、雰囲気圧約２ｍＴｏｒｒ（約２×１．３３３×１０−１Ｐａ）、ＲＦ電力４０Ｗ、ＲＦ周波数１３．５６ＭＨｚ、マイクロ波パワー１４００Ｗ、マイクロ波周波数２．４５ＧＨｚ、電極温度１５〜２０℃とすることができる。
【０１３０】
このとき、図４（Ｃ）に示した誘電体層１１３Ａ〜１１３Ｃは、エッチングマスク１３０に覆われていない領域がエッチングされて僅かに薄肉化はするものの、その平面視上の形状は殆ど変化しない。これらの誘電体層１１３Ａ〜１１３Ｃは、エッチング停止層として機能する。これらの誘電体層１１３Ａ〜１１３Ｃの下の第１導電層１１１が、誘電体層１１３Ａ〜１１３Ｃに自己整合的にパターニングされる。
【０１３１】
エッチング終了後、エッチングマスク１３０を所定の剥離液を用いて剥離させる。
【０１３２】
この後、ｐチャネルＭＯＳＦＥＴ４２およびｎチャネルＭＯＳＦＥＴ５２を得るために、所定の不純物をｎ型ウェル領域４５およびｐ型ウェル領域５５に添加し、活性化させる。
【０１３３】
まず、図５（Ｂ）に示すように、ｐチャネルＭＯＳＦＥＴ４２領域の上方に開口部ＯＰ１を有するマスク１３３を形成する。このマスク１３３は、素子分離絶縁膜５の大部分と、容量素子１０、第１ヒューズ素子２０、第２ヒューズ素子３０、ゲート絶縁膜５６、ゲート電極５７、配線５９、抵抗素子６０、および配線７０とを平面視上覆う。
【０１３４】
次いで、開口部ＯＰ１を介して、ｎ型ウェル領域４５にｐ型不純物（ホウ素イオン等のｐ型イオン）を注入し、ｐ−型低濃度不純物添加領域１４４ａ、１４４ｂを形成する。マスク１３３を除去し、熱処理を施して、ｐ−型低濃度不純物添加領域１４４ａ、１４４
ｂ内のｐ型不純物を活性化する。
【０１３５】
次に、図５（Ｃ）に示すように、ｎチャネルＭＯＳＦＥＴ５２領域の上方に開口部ＯＰ３を有し、第１ヒューズ素子２０、第２ヒューズ素子３０、及び配線７０の上方に開口部ＯＰ４を有するマスク１３５を形成する。このマスク１３５は、素子分離絶縁膜５の大部分と、容量素子１０、ゲート絶縁膜４６、ゲート電極４７、および抵抗素子６０とを平面視上覆う。
【０１３６】
次いで、開口部ＯＰ３、ＯＰ４を介してｎ型不純物（リンイオン等のｎ型イオン）を注入する。ｐ型ウェル領域５５にｎ−型低濃度不純物添加領域１５４ａ、１５４ｂが形成されると共に、第１ヒューズ素子２０、第２ヒューズ素子３０、及び配線７０にｎ型不純物が注入される。マスク１３５を除去し、熱処理を施して、ｎ−型低濃度不純物添加領域１５４ａ、１５４ｂ内、第１ヒューズ素子２０、第２ヒューズ素子３０内。及び配線７０内のｎ型不純物を活性化する。
【０１３７】
図５（Ｃ）に示した工程で、マスク１３５に、容量素子１０を露出させる開口を形成してもよい。この開口を形成すると、図５（Ｃ）のイオン注入工程で、容量素子１０の上部電極を構成している第２導電層１１５にも不純物が注入される。図４（Ａ）の工程で第２導電膜１１５にドープされる不純物と、図５（Ｃ）の工程で注入される不純物との合計の濃度が１×１０２０ｃｍ−３になるようにすればよい。この場合には、図４（Ａ）のイオン注入工程で注入する不純物の濃度を、１×１０２０ｃｍ−３よりも低く設定しておく。
【０１３８】
次に、図６（Ａ）に示すように、サイドウォールスペーサＳＷを、ゲート電極４７の側面およびゲート電極５７の側面に形成する。
【０１３９】
サイドウォールスペーサＳＷは、例えば、酸化シリコン等の絶縁膜を全面に形成し、この絶縁膜をリアクティブイオンエッチング等の異方性エッチングでエッチバックすることによって形成される。平坦面上の絶縁膜を除去した段階で、側面上にのみ、サイドウォールスペーサＳＷとしての絶縁膜が残る。
【０１４０】
容量素子１０、第１ヒューズ素子２０、第２ヒューズ素子３０、抵抗素子６０、および配線７０の側面にも、それぞれ、サイドウォールスペーサＳＷが形成される。
【０１４１】
なお、サイドウォールスペーサＳＷを形成する際に、抵抗素子６０上の誘電体層６５もエッチバックされることがあるが、抵抗素子６０（第１導電層１１１）はポリシリコンで形成されているのでエッチングされない。さらには、この誘電体層６５の膜厚や材質、ひいては誘電体層１１３（図３（Ｃ）参照）の膜厚や材質を適宜選択することにより、当該誘電体層６５を抵抗素子６０用のエッチング保護膜として機能させることができる。また、誘電体層６５がシリコン窒化膜の場合には、シリコン酸化膜エッチング時のマスクともなる。
【０１４２】
また、サイドウォールスペーサＳＷを形成する際のエッチバックによって、ソース領域４３Ｓ、５３Ｓ上のゲート酸化膜４６、５６、およびドレイン領域４３Ｄ、５３Ｄ上のゲート酸化膜４６、５６が一般に除去される。ただし、その後に自然酸化膜が成長する。
【０１４３】
本明細書においては、便宜上、サイドウォールスペーサＳＷの形成時にゲート酸化膜４６、５６が局所的に除去された領域にその後に成長した自然酸化膜と、このとき除去されずに残ったゲート酸化膜４６、５６とを併せて、サイドウォールスペーサＳＷの形成後においても「ゲート酸化膜４６、５６」という。
【０１４４】
次に、図６（Ｂ）に示すように、ｐチャネルＭＯＳＦＥＴ４２領域の上方に開口部ＯＰ５を有するマスク１３７を形成する。マスク１３７には、必要に応じて、第１ヒューズ素子２０または第２ヒューズ素子３０の上方にも開口部を設けることができる。図示の例では、第２ヒューズ素子３０の上方に開口部ＯＰ６が設けられている。
【０１４５】
図示のマスク１３７は、素子分離絶縁膜５の大部分と、容量素子１０、第１ヒューズ素子２０、ゲート絶縁膜５６、ゲート電極５７、配線５９、抵抗素子６０、および配線７０とを平面視上覆う。
【０１４６】
次いで、開口部ＯＰ５を介して、ｎ型ウェル領域４５にｐ型不純物（ボロン等）を注入し、ドレイン領域４３Ｄおよびソース領域４３Ｓを形成する。これに伴い、ｐ−型低濃度不純物添加領域１４４ａ、１４４ｂは狭くなり、ゲート電極４７の側面に形成されているサイドウォールスペーサＳＷの下方にのみ残る。低濃度ドレイン領域４４ａおよび低濃度ソース領域４４ｂが得られる。
【０１４７】
このとき、開口部ＯＰ６を介して、第２ヒューズ素子３０にもｐ型不純物（ボロン等）が注入される。第２ヒューズ素子３０の電気抵抗が高くなり、その切断特性が変化する。この場合、第２ヒューズ素子３０は切断され難くなる。
【０１４８】
この後、マスク１３７を除去し、熱処理を施して、ドレイン領域４３Ｄ、ソース領域４３Ｓ内のｐ型不純物および第２ヒューズ素子３０内のｐ型不純物を活性化する。
【０１４９】
なお、第２ヒューズ素子３０にｐ型不純物を添加することは、図２に示した半導体装置１００を得るうえでの必須の要件ではない。第２ヒューズ素子３０に代えて、第１ヒューズ素子２０にｐ型不純物を添加してもよい。また、第１および第２ヒューズ素子２０、３０のいずれにも不純物を添加しないようにしてもよい。第１および第２ヒューズ素子２０、３０のいずれにも不純物を添加しない場合には、マスク１３７に１つの開口部ＯＰ５のみを形成する。
【０１５０】
次に、図６（Ｃ）に示すように、ｎチャネルＭＯＳＦＥＴ５２領域の上方に開口部ＯＰ７を有し、第１ヒューズ素子２０および配線７０の上方に開口部ＯＰ８を有するマスク１３９を形成する。このマスク１３９は、素子分離絶縁膜５の大部分と、容量素子１０、第２ヒューズ素子３０、ゲート絶縁膜４６、ゲート電極４７、および抵抗素子６０とを平面視上覆う。
【０１５１】
次いで、開口部ＯＰ７、ＯＰ８を介して、ｐ型ウェル領域５５、第１ヒューズ素子２０、配線７０にｎ型不純物（リン等）を注入する。ｐ型ウェル領域５５にドレイン領域５３Ｄおよびソース領域５３Ｓが形成され、ｎ−型低濃度不純物添加領域１５４ａ、１５４ｂは、ゲート電極５７の側面に形成されているサイドウォールスペーサＳＷの下方にのみ残る。低濃度ドレイン領域５４ａおよび低濃度ソース領域５４ｂが得られる。
【０１５２】
この後、マスク１３９を除去し、熱処理を施して、ドレイン領域５３Ｄ、ソース領域５３Ｓ内のｎ型不純物を活性化する。
【０１５３】
上述のようにしてｐチャネルＭＯＳＦＥＴ４２を構成する不純物添加領域、およびｎチャネルＭＯＳＦＥＴ５２を構成する不純物添加領域を形成した後、層間絶縁膜８０（図２参照）を形成する。
【０１５４】
層間絶縁膜８０は、比較的厚膜の電気的絶縁膜、例えば膜厚が３００〜１５００ｎｍ程度、好ましくは５００〜１０００ｎｍ程度のシリコン酸化物膜、ＰＳＧ膜やＢＰＳＧ膜等のドープドシリコン酸化膜、あるいはこれらの積層膜をＣＶＤ等によって堆積させることで形成される。
【０１５５】
次いで、この層間絶縁膜８０の所定箇所にコンタクトホール、例えば図１または図２に示したコンタクトホールＣＨ１〜ＣＨ１５を形成する。コンタクトホールＣＨ１〜ＣＨ１５は、例えば、所定形状のエッチングマスクを層間絶縁膜８０上に形成した後に、このエッチングマスクから露出している領域をエッチングによって除去することで形成される。
【０１５６】
各コンタクトホール内に、ライナーメタル、例えばＴｉ／ＴｉＮ（ＴｉＯＮ）等の積層膜を形成した後、タングステン（Ｗ）やアルミニウム（またはアルミニウム合金）、または銅（または銅合金）等の導電性材料を埋め込んでコンタクトプラグを形成した後、上層配線の元となる金属膜を層間絶縁膜８０上に形成し、さらに、その上に所定形状のエッチングマスクを形成する。
【０１５７】
この後、金属膜のうち、エッチングマスクから露出している領域をエッチングによって除去して、所望形状の上層配線を得る。図１または図２に示した半導体装置１００が得られる。コンタクトホール内のプラグの形成、またはプラグと配線の形成を、ダマシンプロセス、またはデュアルダマシンプロセスを用いて行ってもよい。
【０１５８】
以上説明した製造方法に従えば、２種類のマスク（エッチングマスク１２０、１３０）を使い分けて所定の層をパターニングするだけで、容量素子１０、第１ヒューズ素子２０、第２ヒューズ素子３０、ゲート電極４７、ゲート電極５７、抵抗素子６０および配線７０をｐ型半導体基板１上に形成することが可能である。前述した種々の利点を有する半導体装置１００を少ない工程数で製造することが可能である。
【０１５９】
次に、上述した第１の実施例による半導体装置１００の変形例について、図７〜図１１を参照しつつ説明する。
【０１６０】
図７（Ａ）は、第１の変形例による半導体装置２００の構成要素である第１ヒューズ素子２２０と配線２７０との平面配置を概略的に示す。
【０１６１】
図７（Ｂ）は、図７（Ａ）に示したVII−VII線に沿った半導体装置２００の断面の一部を概略的に示す。
【０１６２】
図７（Ａ）に示すように、半導体装置２００においては、図１に示した第１ヒューズ素子２０と配線７０とに代えて、第１ヒューズ素子２２０と配線２７０とが半導体基板１の片面に形成される。第１ヒューズ素子２２０と配線２７０とは直列に配置され、３つのコンタクトホールＣＨ２０、ＣＨ２１、ＣＨ２２が、第１ヒューズ素子２２０と配線２７０とに対応する。他の回路構成は、前述した半導体装置１００と同様である。
【０１６３】
図７（Ｂ）に示すように、第１ヒューズ素子２２０の第１可溶断層と、配線２７０の第１配線層とは、素子分離絶縁膜２０５上に形成された１つの導電層２１０によって構成される。第１ヒューズ素子２２０の第２可溶断層と配線２７０の第２配線層とは、第１導電層２１０上に形成された他の１つの導電層２１５によって構成される。
【０１６４】
なお、第１ヒューズ素子２２０の下方には、半導体装置１００と同様に、図示を省略したｎ型ウェル領域が形成されている。第１ヒューズ素子２２０および配線２７０それぞれの側面に、サイドウォールスペーサＳＷが形成されている。
【０１６５】
このような構成を有する半導体装置２００は、図４（Ｃ）に示した第１導電層１１１によって導電層２１０を形成し、同図に示した第３導電層１２５によって導電層２１５を形成することにより、前述した半導体装置１００と同様に、少ない工程数で製造することができる。
【０１６６】
３つのコンタクトホールＣＨ２０〜ＣＨ２２を層間絶縁膜８０（図７（Ｂ）参照）に形成し、これらのコンタクトホールＣＨ２０〜ＣＨ２２内に、それぞれコンタクトプラグＰ２０、Ｐ２１及びＰ２２を埋め込むことにより、第１ヒューズ素子２２０と上層配線２９０、２９１とを導通させることができると共に、配線２７０と上層配線２９１、２９２とを導通させることができる。
【０１６７】
所望の機能を有する回路の専有面積を低減させることができ、その分、半導体装置２００の小型化を図ることができる。
【０１６８】
図７（Ｃ）に示すように、第１ヒューズ素子２２０の一方の縁から内側に向かう切り欠き２２０ａを形成してもよい。切り欠き２２０ａを形成すると、電流の集中が発生し、ヒューズ素子２２０が切断されやすくなる。切り欠きの形状は、例えばくさび状とすることができる。
【０１６９】
次に、第２の変形例による半導体装置について、図８（Ａ）および図８（Ｂ）を参照しつつ説明する。
【０１７０】
図８（Ａ）は、第２の変形例による半導体装置３００の構成要素である第２ヒューズ素子３３０と配線３７０との平面配置を概略的に示す。
【０１７１】
図８（Ｂ）は、図８（Ａ）に示したVIII−VIII線に沿った半導体装置３００の断面の一部を概略的に示す。
【０１７２】
図８（Ａ）に示すように、半導体装置３００においては、図１に示した第２ヒューズ素子３０と配線７０とに代えて、第２ヒューズ素子３３０と配線３７０とが半導体基板１の片面に形成される。第２ヒューズ素子３３０と配線３７０とは直列に配置され、３つのコンタクトホールＣＨ３０、ＣＨ３１、ＣＨ３２が、第２ヒューズ素子３３０と配線３７０とに対応する。他の回路構成は、前述した半導体装置１００と同様である。
【０１７３】
図８（Ｂ）に示すように、第２ヒューズ素子３３０は、下地層３２０上の絶縁膜３１５上に形成される。下地層３２０を構成している第１下地層と配線３７０の第１配線層とは、素子分離絶縁膜３０５上に形成された１つの導電層３１０によって構成される。
【０１７４】
第１下地層（導電層３１０）上に第２下地層３１５が形成され、その上に第２ヒューズ素子３３０の第１可溶断層３３２と第２可溶断層とがこの順番で積層配置される。第２可溶断層と配線３７０の第２配線層とは、第１可溶断層３３２の上面から導電膜３１０の上面にかけて形成された１つの導電層３３４によって構成される。
【０１７５】
なお、第２ヒューズ素子３３０の下方には、半導体装置１００と同様に、図示を省略したｎ型ウェル領域が形成されている。第２ヒューズ素子３３０および配線３７０それぞれの側面にサイドウォールスペーサＳＷが形成されている。
【０１７６】
このような構成を有する半導体装置３００では、図４（Ａ）に示した第１導電層１１１によって導電層３１０を形成し、同図に示した誘電体層１１３によって第２下地層３１５を形成することができる。また、図４（Ａ）に示した第２導電層１１５によって第１可溶断層３３２を形成し、図４（Ｃ）に示した第３導電層１２５によって導電層３３４を形成することができる。
【０１７７】
この半導体装置３００は、前述した半導体装置１００と同様に、少ない工程数で製造することができる。
【０１７８】
３つのコンタクトホールＣＨ３０〜ＣＨ３２を層間絶縁膜８０（図８（Ｂ）参照）に形成し、これらのコンタクトホールＣＨ３０〜ＣＨ３２内にコンタクトプラグＰ３０、Ｐ３１またはＰ３２を埋め込むことにより、第２ヒューズ素子３３０と上層配線３９０〜３９１とを導通させることができると共に、配線３７０と上層配線３９１〜３９２とを導通させることができる。
【０１７９】
所望の機能を有する回路の専有面積を低減させることができ、その分、半導体装置３００の小型化を図ることができる。
【０１８０】
第２ヒューズ素子３３０に、図７（Ｃ）に示した切り欠き２２０ａと同様の切り欠きを形成してもよい。
【０１８１】
次に、第３の変形例による半導体装置について、図９（Ａ）および図９（Ｂ）を参照しつつ説明する。
【０１８２】
図９（Ａ）は、第３の変形例による半導体装置４００の構成要素である第１ヒューズ素子４２０と抵抗素子４６０との平面配置を概略的に示す。
【０１８３】
図９（Ｂ）は、図９（Ａ）に示したIX−IX線に沿った半導体装置４００の断面の一部を概略的に示す。
【０１８４】
図９（Ａ）に示すように、半導体装置４００においては、図１に示した第１ヒューズ素子２０と抵抗素子６０とに代えて、第１ヒューズ素子４２０と抵抗素子４６０とが半導体基板１の片面に形成される。第１ヒューズ素子４２０と抵抗素子４６０とは直列に配置され、３つのコンタクトホールＣＨ４０、ＣＨ４１、ＣＨ４２が、第１ヒューズ素子４２０と抵抗素子４６０とに対応する。他の回路構成は、前述した半導体装置１００と同様である。
【０１８５】
図９（Ｂ）に示すように、第１ヒューズ素子４２０の第１可溶断層と抵抗素子４６０とは、素子分離絶縁膜４０５上に形成された１つの導電層４１０によって構成される。
【０１８６】
第１ヒューズ素子４２０は、導電層（第１可溶断層）４１０上に形成された第２可溶断層４２４を有し、抵抗素子４６０上には誘電体層４６５が配置される。
【０１８７】
コンタクトホールＣＨ４１の下方には、誘電体層４６５の一端が位置し、その上に第２導電層４１５の一端が位置し、その上に第２可溶断層４２４の一端が位置する。
【０１８８】
第１ヒューズ素子４２０の下方および抵抗素子４６０の下方には、半導体装置１００と同様に、図示を省略したｎ型ウェル領域が形成されている。第１ヒューズ素子４２０および抵抗素子４６０それぞれの側面にサイドウォールスペーサＳＷが形成されている。
【０１８９】
このような構成を有する半導体装置４００は、図４（Ｃ）に示した第１導電層１１１によって導電層４１０を形成し、同図に示した第３導電層１２５によって第２可溶断層４２４を形成することにより、前述した半導体装置１００と同様に、少ない工程数で製造することができる。
【０１９０】
３つのコンタクトホールＣＨ４０〜ＣＨ４２を層間絶縁膜８０（図９（Ｂ）参照）に形成し、これらのコンタクトホールＣＨ４０〜ＣＨ４２内に、それぞれコンタクトプラグＰ４０、Ｐ４１及びＰ４２を埋め込むことにより、第１ヒューズ素子４２０と上層配線４９０、４９１とを導通させることができると共に、抵抗素子４６０と上層配線４９１、４９２とを導通させることができる。
【０１９１】
所望の機能を有する回路の専有面積を低減させることができ、その分、半導体装置４００の小型化を図ることができる。
【０１９２】
第１ヒューズ素子４２０に、図７（Ｃ）に示した切り欠き２２０ａと同様の切り欠きを形成してもよい。
【０１９３】
次に、第４の変形例による半導体装置について、図１０（Ａ）および図１０（Ｂ）を参照しつつ説明する。
【０１９４】
図１０（Ａ）は、第４の変形例による半導体装置５００の構成要素である第２ヒューズ素子５３０と抵抗素子５６０との平面配置を概略的に示す。
【０１９５】
図１０（Ｂ）は、図１０（Ａ）に示したＸ−Ｘ線に沿った半導体装置５００の断面の一部を概略的に示す。
【０１９６】
図１０（Ａ）に示すように、半導体装置５００においては、図１に示した第２ヒューズ素子３０と抵抗素子６０とに代えて、第２ヒューズ素子５３０と抵抗素子５６０とが半導体基板１の片面に形成される。第２ヒューズ素子５３０と抵抗素子５６０とは直列に配置され、３つのコンタクトホールＣＨ５０、ＣＨ５１、ＣＨ５２が、第２ヒューズ素子５３０と抵抗素子５６０とに対応する。他の回路構成は、前述した半導体装置１００と同様である。
【０１９７】
図１０（Ｂ）に示すように、第２ヒューズ素子５３０は、下地層５２０上に形成される。下地層５２０を構成している第１下地層と抵抗素子５６０とは、素子分離絶縁膜５０５上に形成された１つの導電層５１０によって構成される。
【０１９８】
第１下地層（導電層５１０）上に第２下地層５１５が形成され、その上に第２ヒューズ素子５３０の第１可溶断層５３２と第２可溶断層５３４とがこの順番で積層配置される。抵抗素子５６０上には誘電体層５６５が配置される。この誘電体層５６５の材料と第２下地層５１５の材料とは同じであり、１つの誘電体層をパターニングすることよって形成される。
【０１９９】
コンタクトホールＣＨ５１の下方においては、素子分離絶縁膜５０５上に第１導電層５１０、第１可溶断層５３２および第２可溶断層５３４が順次積層された層構成となっている。
【０２００】
なお、第２ヒューズ素子５３０の下方および抵抗素子５６０の下方には、半導体装置１００と同様に、図示を省略したｎ型ウェル領域が形成されている。第２ヒューズ素子５３０および抵抗素子５６０それぞれの側面にサイドウォールスペーサＳＷが形成されている。
【０２０１】
このような構成を有する半導体装置５００では、図４（Ａ）に示した第１導電層１１１によって導電層５１０を形成し、同図に示した誘電体層１１３によって第２下地層５１５を形成することができる。また、図４（Ａ）に第２導電層１１５によって第１可溶断層５３２を形成し、図４（Ｃ）に示した第３導電層１２５によって第２可溶断層５３４を形成することができる。
【０２０２】
この半導体装置５００は、前述した半導体装置１００と同様に、少ない工程数で製造することができる。
【０２０３】
３つのコンタクトホールＣＨ５０〜ＣＨ５２を層間絶縁膜８０（図１０（Ｂ）参照）に形成し、これらのコンタクトホールＣＨ５０〜ＣＨ５２内に、それぞれコンタクトプラグＰ５０、Ｐ５１及びＰ５２を埋め込むことにより、第２ヒューズ素子５３０と上層配線５９０〜５９１とを導通させることができると共に、抵抗素子５６０と上層配線５９１〜５９２とを導通させることができる。
【０２０４】
所望の機能を有する回路の専有面積を低減させることができ、その分、半導体装置５００の小型化を図ることができる。
【０２０５】
第２ヒューズ素子５３０に、図７（Ｃ）に示した切り欠き２２０ａと同様の切り欠きを形成してもよい。
【０２０６】
次に、第５の変形例による半導体装置について、図１１（Ａ）および図１１（Ｂ）を参照しつつ説明する。
【０２０７】
図１１（Ａ）は、第５の変形例による半導体装置６００の構成要素である容量素子６１０と第２ヒューズ素子６３０との平面配置を概略的に示す。
【０２０８】
図１１（Ｂ）は、図１１（Ａ）に示したXI−XI線に沿った半導体装置６００の断面の一部を概略的に示す。
【０２０９】
図１１（Ａ）に示すように、半導体装置６００においては、図１に示した容量素子１０と第２ヒューズ素子３０とに代えて、容量素子６１０と第２ヒューズ素子６３０とが半導体基板１の片面に形成される。容量素子６１０と第２ヒューズ素子６３０とは直列に配置される。他の回路構成は、前述した半導体装置１００と同様である。
【０２１０】
３つのコンタクトホールＣＨ６０、ＣＨ６１、ＣＨ６２が、容量素子６１０と第２ヒューズ素子６３０とに対応する。コンタクトホールＣＨ６０は、第２ヒューズ素子６３０の一端に対応し、コンタクトホールＣＨ６１は、第２ヒューズ素子６３０の他端と容量素子６１０の上部電極６１６に対応する。コンタクトホールＣＨ６２は、容量素子６１０の下部電極６１２に対応する。
【０２１１】
図１１（Ｂ）に示すように、容量素子６１０は、素子分離絶縁膜６０５上に形成された下部電極６１２と、その上に形成された容量絶縁膜６１４と、その上に形成された上部電極６１６とを有する。上部電極６１６は、容量絶縁膜６１４上に形成された第１上部電極６１６ａと、その上に形成された第２上部電極６１６ｂとの２層構造を有する。
【０２１２】
第２ヒューズ素子６３０は、下地層６２０上に形成された第１可溶断層６３２と、その上に形成された第２可溶断層６３４とを有する。第１可溶断層６３２と容量素子６１０の第１上部電極６１６ａとは、１つの導電膜をパターニングすることによって形成され、互いに連続する。第２可溶断層６３４は容量素子６１０の第２上部電極６１６ｂと互いに連続し、これらは、１つの導電膜をパターニングすることによって形成される。
【０２１３】
下地層６２０は、素子分離絶縁膜６０５上に形成された第１下地層６２２と、その上に形成された第２下地層６２４とを有する。第１下地層６２２と容量素子６１０の下部電極６１２とは、１つの導電膜をパターニングすることによって形成され、互いに連続する。第２下地層６２４は容量素子６１０の容量絶縁膜６１４と互いに連続し、これらは、１つの誘電体層をパターニングすることによって形成される。
【０２１４】
なお、容量素子６１０の下方および第２ヒューズ素子６３０の下方には、半導体装置１００と同様に、図示を省略したｎ型ウェル領域が形成されている。容量素子６１０および第２ヒューズ素子６３０それぞれの側面にサイドウォールスペーサＳＷが形成されている。
【０２１５】
このような構成を有する半導体装置６００では、図４（Ａ）に示した第１導電層１１１によって下部電極６１２および第１下地層６２２を形成し、同図に示した誘電体層１１３によって容量絶縁膜６１４と第２下地層６２４とを形成することができる。また、図４（Ａ）に示した第２導電膜１１５によって第１上部電極６１６ａおよび第１可溶断層６３２を形成し、図４（Ｃ）に示した第３導電層１２５によって第２上部電極６１６ｂおよび第２可溶断層６３４を形成することができる。
【０２１６】
この半導体装置６００は、前述した半導体装置１００と同様に、少ない工程数で製造することができる。
【０２１７】
３つのコンタクトホールＣＨ６０〜ＣＨ６２を層間絶縁膜８０（図１１（Ｂ）参照）に形成し、これらのコンタクトホールＣＨ６０〜ＣＨ６２内に、それぞれコンタクトプラグＰ６０、Ｐ６１及びＰ６２を埋め込むことにより、第２ヒューズ素子６３０と上層配線６９０、６９１とを導通させることができると共に、容量素子６１０と上層配線６９１、６９２とを導通させることができる。
【０２１８】
所望の機能を有する回路の専有面積を低減させることができ、その分、半導体装置６００の小型化を図ることができる。
【０２１９】
第２ヒューズ素子６３０に、図７（Ｃ）に示した切り欠き２２０ａと同様の切り欠きを形成してもよい。
【０２２０】
次に、第２の実施例による半導体装置について説明する。
【０２２１】
図１２（Ａ）は、第２の実施例による半導体装置７００における回路素子の平面配置を概略的に示し、図１２（Ｂ）は、図１２（Ａ）に示したXII−XII線に沿った断面を概略的に示す。
【０２２２】
これらの図に示した半導体装置７００は、４個のヒューズ素子と１個のｎチャネルＭＯＳＦＥＴ５２とを有する。個々の回路素子の構成自体は、図２に示した第１ヒューズ素子２０、第２ヒューズ素子３０、またはｎチャネルＭＯＳＦＥＴ５２と同様である。
【０２２３】
図１２に示した構成部材のうち、図２に示した構成部材と共通する部材については図２で用いた参照符号と同じ参照符号を付して、その説明を省略する。
【０２２４】
ただし、４個のヒューズ素子のうちの３個は、それぞれ図２に示した第２ヒューズ素子３０と同様の構成を有しているので、これら３個のヒューズ素子には、互いを区別するために、新たな参照符号３０ａ、３０ｂ、及び３０ｃを付してある。また、これら３個のヒューズ素子３０ａ〜３０ｃの下には、図２に示した第２ヒューズ素子３０と同様に、第１下地層と第２下地層とによって構成される特定の下地層が配置されている。これらの下地層についても、互いを区別するために、第１下地層については新たな参照符号２５ａ、２５ｂ、及び２５ｃを、第２下地層については新たな参照符号２６ａ、２６ｂ、及び２６ｃを付してある。
【０２２５】
ヒューズ素子２０が素子分離絶縁膜５上に配置される。また、ヒューズ素子３０ａが、第１下地層２５ａと第２下地層２６ａとを介して素子分離絶縁膜５上に配置される。
【０２２６】
ｎチャネルＭＯＳＦＥＴ５２のチャネル領域を構成するｐ型ウェル領域５５が、ソース領域５３Ｓの平面視上の外側にまで広く延在し、その上に、ゲート絶縁膜５６、第１下地層２５ｂ、および第２下地層２６ｂを介して、ヒューズ素子３０ｂが配置される。
【０２２７】
ｐ型ウェル領域５５の他に、ｎ型ウェル領域ＮＷ１０が半導体基板１に形成され、その上に、電気的絶縁膜１０５、第１下地層２５ｃ、および第２下地層２６ｃを介して、ヒューズ素子３０ｃが配置される。電気的絶縁膜１０５は、ゲート絶縁膜４６と同様にして形成される。
【０２２８】
層間絶縁膜８０が各回路素子を覆い、その上に所定数の上層配線が配置される。層間絶縁膜８０には、所定の上層配線とその下の回路素子との導通を図るために、１個の回路素子に複数個ずつコンタクトホールが形成される。各コンタクトホールＣＨには、コンタクトプラグが埋め込まれる。
【０２２９】
図１２（Ａ）には、２０個のコンタクトホールを例示してある。これらのコンタクトホールには、便宜上、２つのコンタクトホールＣＨ１８、ＣＨ１９を除いて、同一の参照符号ＣＨを付してある。
【０２３０】
図１２（Ｂ）においては、便宜上、上層配線の各々を同一の参照符号ＷＬで示しているが、これらの上層配線ＷＬは互いに電気的に分離されている。図１２（Ｂ）に示したコンタクトプラグＰについても同様である。
【０２３１】
図示の半導体装置７００においては、第１下地層２５ｂ、２５ｃの電位は任意に設定可能であるが、第１下地層２５ｂの電位は接地電位にするかソース領域５３Ｓの電位と同電位にすることが好ましく、第１下地層２５ｃの電位は接地電位にするかｎ型ウェル領域ＮＷ１０の電位と同電位にすることが好ましい。
【０２３２】
例えば、図１２（Ａ）に示したコンタクトホールＣＨ１８内に埋め込まれたコンタクトプラグと、同図に示したコンタクトホールＣＨ１９内に埋め込まれたコンタクトプラグと、これらのコンタクトプラグを接続する所定の上層配線とによってヒューズ素子３０ｃとｎ型ウェル領域ＮＷ１０とを電気的に接続する。第１下地層２５ｃの電位をｎ型ウェル領域ＮＷ１０の電位と同電位にすることができる。
【０２３３】
上述した構成を有する半導体装置７００も、第１の実施例による半導体装置１００と同様の理由から、半導体装置１００と同様の技術的効果を奏する。
【０２３４】
次に、第２の実施例による半導体装置７００の変形例について説明する。
【０２３５】
図１３（Ａ）は、本変形例による半導体装置７１０を構成するｎチャネルＭＯＳＦＥＴ５２とヒューズ素子３０ｂとの平面配置を概略的に示し、図１３（Ｂ）は、図１３（Ａ）に示したXIII−XIII線に沿った断面を概略的に示す。
【０２３６】
これらの図に示した半導体装置７１０では、ｎチャネルＭＯＳＦＥＴ５２のドレイン領域５３Ｄが、ゲート電極５７の左側に配置される。平面視において、ドレイン領域５３Ｄの外側にヒューズ素子３０ｂが配置されている。
【０２３７】
他の構成は、第２の実施例による半導体装置７００と同様であるので、ここではその説明および図示を省略する。図１３に示した構成部材のうち、図１２に示した構成部材と共通する部材については図１２で用いた参照符号と同じ参照符号を付してある。
【０２３８】
図示の半導体装置７１０では、ヒューズ素子３０ｂ下の第１下地層２５ｂが、ヒューズ素子３０ｂの全長に亘ってその下方に配置される。第２下地層２６ｂは、ヒューズ素子３０ｂの一端の下方を除いて、すなわち、コンタクトホールＣＨ５ｂに対応する端部の下方を除いて、第１下地層２５ｂ上に配置される。
【０２３９】
ヒューズ素子３０ｂを構成する第１可溶断層３２ｂは、第２下地層２６ｂ上のみに形成される。コンタクトホールＣＨ５ｂに対応する端部には、第１導電層３２がない。ヒューズ素子３０ｂを構成する第２可溶断層３４ｂは、ヒューズ素子３０ｂの全長に亘って形成される。コンタクトホールＣＨ５ｂに対応する端部においては、第１下地層２５ｂと第２可溶断層３４ｂとが接する。
【０２４０】
第１下地層２５ｂとドレイン領域５３Ｄとは、第２可溶断層３４ｂ、コンタクトホールＣＨ５ｂ内のコンタクトプラグＰ１５、上層配線ＷＬ１、およびコンタクトホールＣＨ８ａ内のコンタクトプラグＰ１６を介して互いに電気的に接続される。第１下地層２５ｂの電位は、ドレイン領域５３Ｄの電位と同電位になる。
【０２４１】
なお、図１３（Ａ）には、９個のコンタクトホールが示されている。これらのコンタクトホールには、便宜上、２つのコンタクトホールＣＨ５ｂ、ＣＨ８ａを除いて、同一の参照符号ＣＨを付してある。
【０２４２】
また、図１３（Ｂ）には３つの上層配線と４つのコンタクトプラグとが示されているが、便宜上、１つの上層配線ＷＬ１を除いた各上層配線には同一の参照符号ＷＬを付し、２つのコンタクトプラグＰ１５、１６を除いた各コンタクトプラグには同一の参照符号Ｐを付してある。
【０２４３】
上述した構成を有する半導体装置７１０も、第１の実施例による半導体装置１００と同様の理由から、半導体装置１００と同様の技術的効果を奏する。
【０２４４】
また、第１下地層２５ｂの電位とドレイン領域５３Ｄの電位とを同電位にした場合でも、ヒューズ素子３０ｂの下地層２５ｂによるシャドウイング効果により、電位が半導体基板１に直接掛かるのを防止することができる。また、ヒューズ切断時の発熱が下地層２５ｂによって直接基板側に伝わることを防止できる。
【０２４５】
第１下地層２５ｂとヒューズ素子３０ｂの第２可溶断層３４ｂとを直結しているので、第１下地層２５ｂの電位をドレイン領域５３Ｄの電位と同電位にする場合でも、第１下地層２５ｂの大きさを図１２（Ｂ）に示した第１下地層２５ｃに比べて小さくすることができる。ヒューズ素子３０ｂとその下の下地層とを併せた素子面積を小さくすることができる。
【０２４６】
以上、実施例による半導体装置およびその製造方法ならびに変形例による半導体装置について説明したが、本発明はこれらの実施例および変形例に限定されるものではない。
【０２４７】
例えば、半導体装置を構成する半導体基板はｐ型のものに限定されるものではない。ｎ型半導体基板を用いることもできる。
【０２４８】
また、半導体基板はシリコン基板に限定されるものではい。シリコン基板以外にも、単層構造または積層構造を有する種々の半導体基板を用いることが可能である。
【０２４９】
半導体装置は、少なくとも容量素子とＭＯＳＦＥＴとヒューズ素子とを備えていればよい。半導体装置が備えるヒューズ素子は、例えば図２に示した第１ヒューズ素子２０と同じタイプのヒューズ素子のみであってもよし、例えば図２に示した第２ヒューズ素子３０と同じタイプのヒューズ素子のみであってもよい。
【０２５０】
半導体基板上に形成する回路の構成は、この回路を構成する個々の回路素子の配置も含めて、目的とする半導体装置の用途等に応じて適宜選定可能である。メモリ回路、トリミング回路、欠陥救済回路等、種々の回路を構成することが可能である。
【０２５１】
半導体装置の製造方法の中で説明した第１導電層、第２導電層、および第３導電層は、第１〜第５の変形例で示した以外にも、ゲート電極も含めた種々の回路素子同士の間で共有される導電層にパターニングすることが可能である。
【０２５２】
半導体装置を製造するために半導体基板上に設ける各種の層の成膜条件や、これらの層をパターニングするためのエッチング条件も、実施例による製造方法についての説明の中で例示した条件に限定されるものではない。
【０２５３】
例えば、図２に示した容量素子１０の下部電極１２、および第１ヒューズ素子２０の第１可溶断層２２をｎ型ポリシリコンで形成する場合に、ｐチャネルＭＯＳＦＥＴ４２の第１ゲート電極４７ａ、およびｎチャネルＭＯＳＦＥＴ５２の第１ゲート電極５７ａを必要に応じてｐ型ポリシリコンで形成することもできる。そのためには、例えば、図３（Ｂ）に示した第１導電層１１１を形成するにあたって、まず不純物を添加していないポリシリコン層を形成した後に、所定の領域にはリン等のｎ型不純物をイオン注入し、他の所定の領域にはホウ素等のｐ型不純物をイオン注入して第１導電層１１１を得る。
【０２５４】
ＭＯＳＦＥＴにおけるソース領域およびドレイン領域それぞれの上方には、必要に応じて、前述したゲート絶縁膜に代えて金属シリサイド膜を形成することができる。
【０２５５】
図１４（Ａ）および図１４（Ｂ）は、ソース領域およびドレイン領域それぞれの上方に金属シリサイド膜を形成する際の工程を示す。
【０２５６】
図１４（Ａ）に示す工程を行う前に、まず、図６（Ｃ）に示した工程まで行い、その後に、図６（Ｃ）に示したマスク１３９を除去する。また、ソース領域４３Ｓ、５３Ｓそれぞれの上およびドレイン領域４３Ｄ、５３Ｄそれぞれの上に形成されているゲート酸化膜（自然酸化膜）４６、５６を、例えば希フッ酸（例えば５００：１ＨＦ）を用いて除去する。
【０２５７】
次いで、図１４（Ａ）に示すように、半導体基板１の全面にスパッタリング、ＣＶＤ等によってチタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）等の金属、またはこれらの金属の合金を堆積させて、金属薄膜１４０を形成する。
【０２５８】
図１４（Ａ）に示した構成要素は、金属薄膜１４０を除いて全て図６（Ｃ）に示されているので、これらの構成要素については図６（Ｃ）で用いた参照符号と同じ参照符号を付してその説明を省略する。
【０２５９】
上記の金属薄膜１４０に短時間アニール装置（ＲＴＡ）等を用いて熱処理を施して、当該金属薄膜１４０をシリサイド化させる。シリサイド化のための熱処理は、窒素ガスやアルゴンガス等の不活性ガス雰囲気中で行い、その条件は、例えば６５０℃、１０秒にすることができる。
【０２６０】
シリコンと金属薄膜１４０とが直接接している領域においてのみ、金属薄膜１４０のシリサイド化が起こる。すなわち、ソース領域４３Ｓ、５３Ｓ上およびドレイン領域４３Ｄ、５３Ｄ上において金属薄膜１４０のシリサイド化が起こり、他の領域においては金属薄膜１４０のシリサイド化が起こらない。つまり、抵抗素子（配線）６０は、その上部を誘電体層１１３からなる絶縁膜６５によって覆われているため、その表面にはシリサイドは形成されず、セルフアラインで高抵抗膜がそのまま残っていることになる。これで、高抵抗素子が必要な場合は、より簡便な方法で高抵抗素子を得ることができる。
【０２６１】
この後、シリサイド化が起こらなかった領域上の金属薄膜１４０をウォッシュアウトする。
【０２６２】
図１４（Ｂ）に示すように、ソース領域４３Ｓ、５３Ｓ上およびドレイン領域４３Ｄ、５３Ｄ上に金属シリサイド膜１４２が残る。ソース領域４３Ｓ、５３Ｓ上およびドレイン領域４３Ｄ、５３Ｄ上にのみ、自己整合的に金属シリサイド膜１４２が形成される。
【０２６３】
この後、必要に応じて、金属シリサイド膜１４２に短時間アニール装置等を用いて熱処理を施す。この熱処理は、窒素ガスやアルゴンガス等の不活性ガス雰囲気中で行い、その条件は、例えば８５０℃、１０秒にすることができる。この熱処理によって、例えばＭＳｉ（Ｍは金属薄膜１４０を構成する金属元素を表す。）がＭＳｉ２となり、金属シリサイド膜１４２の導電性が向上する。
【０２６４】
このようにして金属シリサイド膜１４２を設けることにより、その膜厚を任意に選定できて厚膜化が容易であることから、ＭＯＳＦＥＴの電気抵抗を容易に低減させることが可能になる。
【０２６５】
上述した金属シリサイド膜１４２の形成の熱処理と同時に、容量素子１０の第２上部電極１６ｂ、第１ヒューズ素子２０の第２可溶断層２４、第２ヒューズ素子３０の第２可溶断層３４、ゲート電極４７の第２ゲート電極４７ｂ、ゲート電極５７の第２ゲート電極５７ｂ、第２導電層７４の熱処理を完了することもできる。
【０２６６】
図１５（Ａ）および図１５（Ｂ）は、図１４（Ｂ）に示した金属シリサイド膜１４２の形成と同時に他の電極もしくは層を形成する際の工程を示す。
【０２６７】
図１５（Ａ）に示す工程を行う前に、まず、図４（Ｃ）に示した第３導電層１２５を形成する工程を行わず、図５（Ａ）〜図５（Ｃ）、図６（Ａ）〜図６（Ｃ）までの工程を順次行って、その後に、図６（Ｃ）に示したマスク１３９を除去する。また、ソース領域４３Ｓ、５３Ｓ上およびドレイン領域４３Ｄ、５３Ｄ上に形成されているゲート酸化膜（自然酸化膜）４６、５６を前述のように除去する。
【０２６８】
次いで、図１５（Ａ）に示すように、半導体基板１の全面にスパッタリング、ＣＶＤ等によってチタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）等の金属、またはこれら金属の合金を堆積させて、金属薄膜１４０を形成する。
【０２６９】
図１５（Ａ）に示した構成要素のうち、金属薄膜１４０を除いた各構成要素は全て図５（Ａ）または図６（Ｃ）に示しされているので、これらの構成要素については図５（Ａ）または図６（Ｃ）で用いた参照符号と同じ参照符号を付してその説明を省略する。
【０２７０】
上記の金属薄膜１４０に前述のように熱処理を施し、当該金属薄膜１４０をシリサイド化させる。このシリサイド化によって、第１上部電極１６ａ上、第１可溶断層２２、３２上、ソース領域４３Ｓ、５３Ｓ上、ドレイン領域４３Ｄ、５３Ｄ上、第１ゲート電極４７ａ、５７ａ上、及び第１導電層７２上に金属シリサイド膜が形成される。これらの領域以外の領域においては、シリコン膜が露出していないので、金属薄膜１４０のシリサイド化が起こらない。
【０２７１】
この後、シリサイド化が起こらなかった領域上の金属薄膜１４０をウォッシュアウトする。
【０２７２】
図１５（Ｂ）に示すように、第１上部電極１６ａ上、第１可溶断層２２、３２上、第１ゲート電極４７ａ、５７ａ上、および第１導電層７２上に自己整合的に金属シリサイド膜が残る。第２上部電極１６ｂ、第２可溶断層２４、３４、第２ゲート電極４７ｂ、５７ｂ、および第２導電層７４が形成される。
【０２７３】
また、ソース領域４３Ｓ、５３Ｓ上、およびドレイン領域４３Ｄ、５３Ｄ上にも、自己整合的に金属シリサイド膜１４２が残る。
【０２７４】
この後、必要に応じて、短時間アニール装置等を用いて前述した熱処理を各金属シリサイド膜に施す。各金属シリサイド膜の導電性が向上する。
【０２７５】
この変形例応用例としては、容量下部電極のコンタクトホールＣＨ１周りの絶縁膜１４及び高抵抗素子のコンタクトホールＣＨ１２、ＣＨ１３回りの絶縁膜６５を除去し、容量下部電極及び高抵抗素子へのコンタクト部に自己整合的にシリサイドを形成して、コンタクト抵抗を下げることもできる。
【０２７６】
上述した以外にも、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０２７７】
図１６を参照して、上述の実施例によるヒューズ素子を用いた抵抗トリミング回路について説明する。
【０２７８】
図１６（Ａ）に、抵抗トリミング回路の一構成例を示す。抵抗素子Ｒ１とヒューズ素子Ｆ１とが並列に接続された第１の回路Ｐ１と、抵抗素子Ｒ２とヒューズ素子Ｆ２とが並列に接続された第２の回路Ｐ２とが、相互に並列に接続されている。第１の回路Ｐ１及び第２の回路Ｐ２の各々は、例えば図７または図８に示された実施例による半導体装置と同様の構造を有する。第１の回路Ｐ１と第２の回路Ｐ２との並列回路に、抵抗素子ＲＣが直列に接続されている。
【０２７９】
この回路の合成抵抗は、ＲＣ＋１／（（１／Ｒ１）＋（１／Ｆ１）＋（１／Ｒ２）＋（１／Ｆ２））となる。ヒューズ素子Ｆ１を切断したときの合成抵抗は、ＲＣ＋１／（（１／Ｒ１）＋（１／Ｒ２）＋（１／Ｆ２））となる。２本のヒューズ素子Ｆ１及びＦ２を切断したときの合成抵抗は、ＲＣ＋１／（（１／Ｒ１）＋（１／Ｒ２））となる。
【０２８０】
一方のヒューズ素子Ｆ２は、第１の電流電圧条件で切断されるが第２の電流電圧条件では切断されず、他方のヒューズ素子Ｆ１は、第２の電流電圧条件でも切断されるとする。ヒューズ素子Ｆ１及びＦ２に同時に第２の電流電圧条件の電気信号を印加すると、ヒューズ素子Ｆ１のみを切断することができる。ヒューズ素子Ｆ１及びＦ２に同時に第１の電流電圧条件の電気信号を印加すると、両方のヒューズ素子Ｆ１及びＦ２を切断することができる。このように、２本のヒューズ素子の一方に選択的に切断信号を印加するためのヒューズ選択回路を設けることなく、印加する電流電圧条件を適当に選択することにより、一方のヒューズ素子Ｆ１のみを切断することもできるし、両方のヒューズ素子Ｆ１及びＦ２を切断することもできる。このように、ヒューズ素子の切断状態により、３種類の合成抵抗を実現することができる。
【０２８１】
図１６（Ｂ）に、他の抵抗トリミング回路を示す。抵抗素子Ｒ１とヒューズ素子Ｆ１とが直列に接続された第１の回路Ｓ１、抵抗素子Ｒ２とヒューズ素子Ｆ２とが直列に接続された第２の回路Ｓ２、及び抵抗素子ＲＣ２が、並列に接続されている。この並列回路に抵抗素子ＲＣ１が直列に接続されている。
【０２８２】
図１６（Ｃ）に、さらに他のトリミング回路を示す。抵抗素子Ｒ１とヒューズ素子Ｆ１とが並列に接続された第１の回路Ｐ１、抵抗素子Ｒ２とヒューズ素子Ｆ２とが並列に接続された第２の回路Ｐ２、及びもう一つの抵抗素子ＲＣが、直列に接続されている。
【０２８３】
図１６（Ｂ）及び図１６（Ｃ）に示した抵抗トリミング回路においても、図１６（Ａ）に示した回路と同様に、ヒューズ素子に印加する切断信号の電圧電流条件を適当に選択することにより、３種類の合成抵抗を実現することができる。
【０２８４】
図１７を参照して、上述の実施例によるヒューズ素子を用いた容量トリミング回路について説明する。
【０２８５】
図１７（Ａ）に、容量トリミング回路の一構成例を示す。キャパシタＣ１とヒューズ素子Ｆ１とが並列に接続された第１の回路Ｐ１、キャパシタＣ２とヒューズ素子Ｆ２とが並列に接続された第２の回路Ｐ２、及びもう一つのキャパシタＣＣが直列に接続されている。第１の回路Ｐ１及び第２の回路Ｐ２の各々は、例えば図１１に示した実施例による半導体装置と同様の構造を有する。
【０２８６】
ヒューズ素子Ｆ１及びＦ２が切断されていない状態では、合成容量はＣＣになる。ヒューズ素子Ｆ１を切断すると、合成容量は、１／（（１／ＣＣ）＋（１／Ｃ１））になる。ヒューズ素子Ｆ１及びＦ２の両方を切断すると、合成容量は、１／（（１／ＣＣ）＋（１／Ｃ１）＋（１／Ｃ２））になる。このように、３種類の合成容量を実現することができる。
【０２８７】
図１７（Ｂ）に、容量トリミング回路の他の構成例を示す。キャパシタＣ１とヒューズ素子Ｆ１とが直列に接続された回路と、キャパシタＣＣ１とが並列に接続されて第１の回路Ｐ１を構成する。キャパシタＣ２とヒューズ素子Ｆ２とが直列に接続された回路と、キャパシタＣＣ２とが並列に接続されて第２の回路Ｐ２を構成する。第１の回路Ｐ１と第２の回路Ｐ２とが直列に接続されている。キャパシタＣ１とヒューズ素子Ｆ１との直列回路、及びキャパシタＣ２とヒューズ素子Ｆ２との直列回路の各々は、例えば、図８に示した半導体装置と同様の構造を有する。この構成例においても、３種類の合成容量を実現することができる。
【０２８８】
図１７（Ｃ）に、容量トリミング回路のさらに他の構成例を示す。キャパシタＣ１とヒューズ素子Ｆ１とが並列に接続されて第１の回路Ｐ１を構成する。キャパシタＣ２とヒューズ素子Ｆ２とが直列に接続された回路と、もう一つのキャパシタＣＣとが並列に接続された第２の回路Ｐ２を構成する。第１の回路Ｐ１と第２の回路Ｐ２とが直列に接続されている。キャパシタＣ１とヒューズ素子Ｆ１とからなる並列回路、及びキャパシタＣ２とヒューズ素子Ｆ２とからなる直列回路の各々は、例えば図１１に示した半導体装置と同様の構造を有する。ヒューズ素子Ｆ２を切断すると合成容量は小さくなり、さらにヒューズ素子Ｆ１を切断すると、合成容量はより小さくなる。この構成例においても、３種類の合成容量を実現することができる。
【０２８９】
図１８（Ａ）及び図１８（Ｂ）に、それぞれ図１６（Ｃ）の抵抗トリミング回路と図１７（Ａ）の容量トリミング回路とを並列に接続したトリミング回路及び直列に接続したトリミング回路を示す。このように、抵抗トリミング回路と容量トリミング回路とを種々に組み合わせることも可能である。
【０２９０】
ヒューズ選択回路を集積回路上に形成すれば、切断条件の相違によってヒューズ素子を選択的に切断する方法とヒューズ選択回路とを併用することにより、さらに多段の抵抗とヒューズ素子とを用いた複雑なトリミング回路を形成することも可能になる。
【図面の簡単な説明】
【０２９１】
【図１】実施例による半導体装置の容量素子、第１ヒューズ素子、第２ヒューズ素子、相補型ＭＯＳＦＥＴ、抵抗素子、および配線の平面配置を示す概略図である。
【図２】図１に示した半導体装置を同図に示したII−II線に沿って切ったときの断面の概略図である。
【図３】図１および図２に示した半導体装置の製造工程の一部を概略的に示す断面図である。
【図４】図１および図２に示した半導体装置の製造工程の他の一部を概略的に示す断面図である。
【図５】図１および図２に示した半導体装置の製造工程の更に他の一部を概略的に示す断面図である。
【図６】図１および図２に示した半導体装置の製造工程の更に他の一部を概略的に示す断面図である。
【図７】図７（Ａ）は、第１の実施例の第１の変形例による半導体装置の第１ヒューズ素子と配線との平面配置を示す概略図であり、図７（Ｂ）は、図７（Ａ）に示した半導体装置を同図に示したVII−VII線に沿って切ったときの断面の一部を示す概略図であり、図７（Ｃ）は、第１ヒューズ素子の平面形状を異ならせた半導体装置の断面の一部を示す概略図である。
【図８】図８（Ａ）は、第１の実施例の第２の変形例による半導体装置の第２ヒューズ素子と配線との平面配置を示す概略図であり、図８（Ｂ）は、図８（Ａ）に示した半導体装置を同図に示したVIII−VIII線に沿って切ったときの断面の一部を示す概略図である。
【図９】図９（Ａ）は、第１の実施例の第３の変形例による半導体装置の第１ヒューズ素子と抵抗素子との平面配置を示す概略図であり、図９（Ｂ）は、図９（Ａ）に示した半導体装置を同図に示すIX−IX線に沿って切ったときの断面の一部を示す概略図である。
【図１０】図１０（Ａ）は、第１の実施例の第４の変形例による半導体装置の第２ヒューズ素子と抵抗素子との平面配置を示す概略図であり、図１０（Ｂ）は、図１０（Ａ）に示した半導体装置を同図に示したＸ−Ｘ線に沿って切ったときの断面の一部を示す概略図である。
【図１１】図１１（Ａ）は、第１の実施例の第５の変形例による半導体装置の容量素子と第２ヒューズ素子との平面配置を示す概略図であり、図１１（Ｂ）は、図１１（Ａ）に示した半導体装置を同図に示したXI−XI線に沿って切ったときの断面の一部を示す概略図である。
【図１２】図１２（Ａ）は、第２の実施例による半導体装置における回路素子の平面配置を示す概略図であり、図１２（Ｂ）は、図１２（Ａ）に示したXII−XII線に沿った断面の概略図である。
【図１３】図１３（Ａ）は、第２の実施例による半導体装置の変形例におけるｐチャネルＭＯＳＦＥＴとヒューズ素子との平面配置を示す概略図であり、図１３（Ｂ）は、図１３（Ａ）に示したXIII−XIII線に沿った断面の概略図である。
【図１４】図１４（Ａ）は、ＭＯＳＦＥＴのソース領域上およびドレイン領域上に金属シリサイド膜を形成する際の工程の一部を概略的に示す断面図であり、図１４（Ｂ）は、ＭＯＳＦＥＴのソース領域上およびドレイン領域上に金属シリサイド膜を形成する際の工程の他の一部を概略的に示す断面図である。
【図１５】図１５（Ａ）は、ＭＯＳＦＥＴのソース領域上およびドレイン領域上に金属シリサイド膜を形成する際に他の電極もしくは層も一緒に形成する際の工程の一部を概略的に示す断面図であり、図１５（Ｂ）は、ＭＯＳＦＥＴのソース領域上およびドレイン領域上に金属シリサイド膜を形成する際に他の電極もしくは層も一緒に形成する際の工程の他の一部を概略的に示す断面図である。
【図１６（Ａ）】上記実施例による半導体装置を用いた抵抗トリミング回路の一構成例を示す等価回路図である。
【図１６（Ｂ）】上記実施例による半導体装置を用いた抵抗トリミング回路の他の構成例を示す等価回路図である。
【図１６（Ｃ）】上記実施例による半導体装置を用いた抵抗トリミング回路の他の構成例を示す等価回路図である。
【図１７（Ａ）】上記実施例による半導体装置を用いた容量トリミング回路の一構成例を示す等価回路図である。
【図１７（Ｂ）】上記実施例による半導体装置を用いた容量トリミング回路の他の構成例を示す等価回路図である。
【図１７（Ｃ）】上記実施例による半導体装置を用いた容量トリミング回路の他の構成例を示す等価回路図である。
【図１８（Ａ）】抵抗及び容量トリミング回路の一構成例を示す等価回路図である。
【図１８（Ｂ）】抵抗及び容量トリミング回路の他の構成例を示す等価回路図である。
【符号の説明】
【０２９２】
１…半導体基板、 ５…素子分離絶縁膜、 １０…容量素子、 １２…容量素子の下部電極、 １４…容量絶縁膜、１６…上部電極、１６ａ…第１上部電極、１６ｂ…第２上部電極、２０…第１ヒューズ素子、 ２２…第１ヒューズ素子の第１可溶断層、 ２４…第１ヒューズ素子の第２可溶断層、 ２５…第１下地層、 ２６…第２下地層、３０…第２ヒューズ素子、 ３２…第２ヒューズ素子の第１可溶断層、 ３４…第２ヒューズ素子の第２可溶断層、 ４０…相補型ＭＯＳＦＥＴ、 ４２…ｐチャネルＭＯＳＦＥＴ、４６、５６…ゲート絶縁膜、４７、５７…ゲート電極、４７ａ、５７ａ…第１
ゲート電極、 ４７ｂ、５７ｂ…第２ゲート電極、 ５２…ｎチャネルＭＯＳＦＥＴ、 ６０…抵抗素子７０…配線、１００、７００…半導体装置、１１１…第１導電膜、
１１３…誘電体層、 １１５…第２導電膜、 １２０、１３０…エッチングマスク、 １２５…第３導電膜。
【図１】
2005150712.tif 000003
【図２】
2005150712.tif 000004
【図３】
2005150712.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005150712.tif 000009
【図８】
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【図９】
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【図１０】
2005150712.tif 000012
【図１１】
2005150712.tif 000013
【図１２】
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【図１３】
2005150712.tif 000015
【図１４】
2005150712.tif 000016
【図１５】
2005150712.tif 000017
【図１６（Ａ）】
2005150712.tif 000018
【図１６（Ｂ）】
2005150712.tif 000019
【図１６（Ｃ）】
2005150712.tif 000020
【図１７（Ａ）】
2005150712.tif 000021
【図１７（Ｂ）】
2005150712.tif 000022
【図１７（Ｃ）】
2005150712.tif 000023
【図１８（Ａ）】
2005150712.tif 000024
【図１８（Ｂ）】
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