(57)【要約】【課題】誘導性受動素子について所望の性能が得られる半導体装置を容易にかつ的確に実現でき、また特性のばらつきが小さい高精度な誘導性受動素子が得られるようにする。【解決手段】シリコン基板１上に形成された素子分離絶縁膜２の上に配線により誘導性受動素子を形成する際、シリコン基板として２ｋΩｃｍ以上でかつ４ｋΩｃｍ以下の比抵抗値、望ましくは３ｋΩｃｍの比抵抗値を有する基板を用いる。また真空中の誘電率をε0、シリコンの比誘電率をεSi、信号周波数をｆとした場合、シリコン基板としてρSi＝２０／（２πｆεSiε0）で求まる比抵抗値を有する基板を用いる。【選択図】  図１
2005093828.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成された高周波用集積回路を備え、その高周波用集積回路に誘導性受動素子を含む半導体装置であって、
シリコン基板と、
このシリコン基板上に形成された絶縁膜と、
この絶縁膜上に形成されて、前記誘導性受動素子を構成する配線とを備え、
前記シリコン基板は、比抵抗値が２ｋΩｃｍ以上でかつ４ｋΩｃｍ以下のシリコン基板からなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記シリコン基板は、比抵抗値がほぼ３ｋΩｃｍのシリコン基板からなることを特徴とする半導体装置。
【請求項３】
シリコン基板上に形成された高周波用集積回路を備え、その高周波用集積回路に誘導性受動素子を含む半導体装置であって、
シリコン基板と、
このシリコン基板上に形成された絶縁膜と、
この絶縁膜上に形成されて、前記誘導性受動素子を構成する配線とを備え、
前記シリコン基板は、真空中の誘電率をε0、シリコンの比誘電率をεSi、信号周波数をｆとした場合、ρSi＝２０／（２πｆε0εSi）で求まる比抵抗値ρSiのシリコン基板からなることを特徴とする半導体装置。
【請求項４】
シリコン基板上に形成された高周波用集積回路を備え、その高周波用集積回路に誘導性受動素子を含む半導体装置であって、
シリコン基板と、
このシリコン基板上に形成された絶縁膜と、
この絶縁膜上に形成されて、前記誘導性受動素子を構成する配線とを備え、
前記シリコン基板は、予め得られた前記誘導性受動素子の比抵抗値−Ｑ値値特性と、所望のＱ値ばらつき許容範囲とから決定される比抵抗値のシリコン基板からなることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
前記シリコン基板は、接地導体層を有し、この接地導体層と前記配線との距離が２００μｍ以上となる基板厚さを有することを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置を製造する際に用いる半導体装置の製造方法であって、前記シリコン基板中の格子間酸素濃度を３×１０17ｃｍ-3以下に制御する工程を備えることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜５のいずれかに記載の半導体装置を製造する際に用いる半導体装置の製造方法であって、前記シリコン基板に対する熱処理を、前記シリコン基板中での酸素ドナーの発生を抑制できる所定温度までとすることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜５のいずれかに記載の半導体装置を製造する際に用いる半導体装置の製造方法であって、前記シリコン基板に対して熱処理を行うことにより、前記シリコン基板中の格子間酸素を微小欠陥として析出させる工程を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板上に形成する高周波用半導体集積回路に関し、特に、トランジスタなどの能動素子に加えてインダクタなどの誘導性受動素子を集積回路として有する半導体装置および製造方法に関するものである。
【背景技術】
【０００２】
高周波用の半導体集積回路をシリコン基板上に形成する場合、高周波回路の動作特性の向上や部品実装工数の削減などを考慮して、トランジスタなどの能動素子に加えて誘導性を有するインダクタなどの受動素子を集積回路上に形成する場合がある。この際、受動素子を構成する配線からシリコン基板側への信号の減衰に起因するＱ値（Quality Factor）の低下が問題となる。
【０００３】
従来より、集積回路としてシリコン基板上に形成するインダクタなどの受動素子の特性を向上させる方法として、１）インダクタを形成するために専用の特殊な製造プロセスを用いる方法、２）インダクタを構成する配線の配線抵抗を低く抑えることによりインダクタの特性を向上させる方法、３）シリコン基板の基板抵抗を高抵抗化することでインダクタからシリコン基板への損失を抑えてインダクタ特性を向上させる方法、などが知られている。
【０００４】
このうち、１）のインダクタ専用プロセスによる製造方法は、通常の半導体プロセスに特殊なプロセスを追加する必要があり、必然的に製造コストの増加を招く可能性が大きい。したがって、コストの増加を抑えつつインダクタの性能を上げるには、２）の配線の低抵抗化または３）のシリコン基板の高抵抗化が有効である。本発明は、このうち３）のシリコン基板の高抵抗化に関するものであり、以下、本発明にかかわる従来技術について説明する。
【０００５】
［第１の従来技術］
第１の従来技術について、特許文献１を参照して説明する。この第１の従来技術では、半導体装置の高Ｑ値化および高速化に対応した高い基板抵抗を持つ半導体装置を提供する方法が述べられている。目的とする半導体装置を構成するために、シリコン基板上に素子活性層が形成されてなる半導体装置において、このシリコン基板の素子活性層部分以外のドーパント濃度が１×１０13ｃｍ-3以下であり、かつ酸素ドナー濃度が１×１０13ｃｍ-3以下であることを特徴としている。この際、ドーパント濃度１×１０13ｃｍ-3以下とは、ｎ型シリコンの場合、比抵抗値で約４００Ωｃｍ以上に相当する（例えば、非特許文献１など参照）。以上のように、ドーパント濃度および酸素ドナー濃度を低く抑えることでシリコン基板を高抵抗に維持し、高Ｑ値化に対応している。特に、低い酸素ドナー濃度を実現するために、基板中の酸素濃度を４×１０13ｃｍ-3以上１５×１０13ｃｍ-3以下とし、５００℃〜９００℃の範囲の熱処理時間を所定の計算式で求められる値以下の時間に抑えることで、酸素ドナーの発生を抑制し、酸素ドナー発生による基板比抵抗値の低下を抑制するという効果を得ている。
【０００６】
［第２の従来技術］
第２の従来技術について、特許文献２を参照して説明する。この第２の従来技術では、ＲＦ特性に優れた高抵抗基板を用いて、スリップの発生に起因する不良の発生を防止した半導体装置およびその製造方法を提供する方法が述べられている。目的とする半導体装置を構成するために、製造に用いるシリコン基板中の格子間酸素濃度が８×１０13ｃｍ-3以下、酸素析出に伴う微小欠陥（Bulk Micro Defect,BMD）の密度が１×１０13ｃｍ-3以上、基板比抵抗値が５００Ωｃｍ以上である基板を使用し、デバイスプロセス中での熱工程を１０００℃換算で２５時間以内に抑えることで、基板の低抵抗化を抑制し、製造中にシリコン基板にスリップが発生することも抑制するという効果を得ている。
【０００７】
［第３の従来技術］
第３の従来技術について、特許文献３を参照して説明する。この第３の従来技術では、シリコン基板を用いて安価で精度のよい高周波用モジュールを提供する方法が述べられている。目的とする半導体装置（モジュール）を実現するために、受動素子を形成するシリコン基板中に金または白金または銅を拡散することでシリコン基板を高抵抗化し、この基板上にスパイラルインダクタなどの受動素子を形成し、別のシリコン基板に能動素子を形成して半導体チップを作製し、受動素子の形成されたシリコン基板と能動素子が形成された半導体チップとをフリップチップ実装することで、金属原子が能動素子を形成した半導体チップに拡散することを防止できるという効果を得ている。
【０００８】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献１】特開２０００−２６９２２５号公報
【特許文献２】特開２００２−９０８１号公報
【特許文献３】特開２００２−３１９６５８号公報
【非特許文献１】S.M.Sze, Physics of Semiconductor Devices, 2nd ed., p.32, John Wiley & Sons, Inc., New York, 1981.
【非特許文献２】J.Kodate et al., "Gain Improvement of a 2.4-GHz/5-GHz CMOS Low Noise Amplifier by using High-Resistivity Silicon-on-Insulator Wafers," IEICE Trans. Electoron.,Vol.E86-C, pp.1041-1049, 2003.
【非特許文献３】C.P.Yue and S.Wong, "0n-Chip Spiral Inductors with Patterned Ground Shields for Si-Based RF IC's," IEEE J. Solid-State Circuits, Vol.33, pp.743-752, 1998.
【非特許文献４】A.M.Niknejad and R.G. Meyer, "Analysis, Design, and Optimization of Spiral Inductors and Transformers for Si RF IC's," IEEE J. Solid-State Circuits, Vol.33, pp.1470-1481, 1998.
【非特許文献５】R.Brederlow et al., "A Mixed-Signal Design Roadmap," IEEE Design & Test of Computers, Vol.18, pp.34-46, Nov-Dec 2001.
【非特許文献６】S.Gevorgian, "Surface Impedance of Silicon Substrates and Films," Int. J. RF and Microwave Computer-Aided-Engineering, Vol.8, pp.433-440, 1998.
【非特許文献７】伊達宗行,「朝倉現代物理学講座１２物性物理学」, ７.誘電現象, pp.134-148, 朝倉書店, 1991.
【非特許文献８】西澤潤一 監修, 丹呉浩侑 編,「半導体工学シリーズ９半導体プロセス技術」, ９.結晶・ウェーハ技術, pp.262-283, 培風館, 1998.
【非特許文献９】小西良弘, マイクロ波回路の基礎とその応用, ２.３マイクロストリップ線路, pp.53-66, 総合電子出版社, 1992.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような従来技術では、誘導性受動素子の特性向上のために高抵抗化されたシリコン基板を用いているものの、シリコン基板の特性を規定する範囲が広く、かつ具体的な数値の根拠が示されていないため、誘導性受動素子について所望の性能が得られる半導体装置を容易にかつ的確に実現できないという問題点があった。またこれら従来技術では、高Ｑ値化について検討されているものの、Ｑ値のばらつき抑制については考慮されておらず、特性のばらつきが小さい高精度な誘導性受動素子を得ることができないという問題点があった。
【００１０】
例えば、第１の従来技術では、半導体装置の高Ｑ値化および高速化に対応することを目的としているものの、どの程度の高Ｑ値化の効果があるのか具体的な開示がない。すなわちこの高Ｑ値化は、インダクタなどの受動素子のそれを指すと思われるが、受動素子に関する寸法や構成方法を含めた実施例およびそれに関する特性データなどについて具体的に開示されていない。また、ドーパント濃度の記述に関して、その上限値を数値として示しているが、得られる効果とドーパント濃度の関係が、ドーパント濃度がその値を満足しさえすればよいのか、その値以下では効果がないのか、その値が低ければ低いほど高Ｑ値化の効果が顕著になるのか、具体的な効果の度合いが明示されていない。
【００１１】
第２の従来技術では、高抵抗基板はＲＦ特性に優れると述べられているものの、どのように優れるのかについて具体的な開示がない。またシリコン基板の比抵抗値が５００Ωｃｍ以上であればよいとしているが、この数値について具体的な根拠が提示されておらず、シリコン基板の比抵抗値がその値を満足しさえすればよいのか、比抵抗値が高ければ高いほど効果が顕著になるのか、具体的な効果の度合いが明示されていない。
【００１２】
第３の従来技術では、シリコンの比抵抗値は１０ｋΩｃｍ以上であることを必要としており、これを説明するための具体的なデータとして、５０Ωストリップ線路の伝送損失が基板の高抵抗化で減少し１００ｋΩｃｍで減少が飽和するというデータを示している。しかしながら、この１００ｋΩｃｍというデータに示した値と上記１０ｋΩｃｍ以上必要としている点との対応が不明瞭であるし、シリコン基板上に形成する受動素子、特にスパイラルインダクタの説明として５０Ωストリップ線路の例示は適切といえない。また５０Ωストリップ線路を形成したシリコンの厚さを１００μｍとしており、この厚さは大多数の高周波用シリコン半導体装置における基板の厚さとは異なる。さらには、受動素子を形成する高抵抗化した基板と能動素子を形成する半導体チップをフリップチップ実装するという方法であるため、本発明のような誘導性受動素子と半導体集積回路とを同一シリコン基板上に形成する半導体装置に対して同様の手法を適用することはできない。
【００１３】
本発明はこのような課題を解決するためのものであり、誘導性受動素子について所望の性能が得られる半導体装置を容易にかつ的確に実現でき、また特性のばらつきが小さい高精度な誘導性受動素子が得られる半導体装置および製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
このような目的を達成するために、本発明にかかる半導体装置は、シリコン基板上に形成された高周波用集積回路を備え、その高周波用集積回路に誘導性受動素子を含む半導体装置であって、シリコン基板と、このシリコン基板上に形成された絶縁膜と、この絶縁膜上に形成されて、誘導性受動素子を構成する配線とを備え、シリコン基板として、比抵抗値が２ｋΩｃｍ以上でかつ４ｋΩｃｍ以下のシリコン基板を用いるものである。
【００１５】
この際、シリコン基板として、比抵抗値がほぼ３ｋΩｃｍのシリコン基板を用いてもよい。
【００１６】
また、本発明にかかる他の半導体装置は、シリコン基板上に形成された高周波用集積回路を備え、その高周波用集積回路に誘導性受動素子を含む半導体装置であって、シリコン基板と、このシリコン基板上に形成された絶縁膜と、この絶縁膜上に形成されて、誘導性受動素子を構成する配線とを備え、シリコン基板として、真空中の誘電率をε0、シリコンの比誘電率をεSi、信号周波数をｆとした場合、ρSi＝２０／（２πｆε0εSi）で求まる比抵抗値ρSiのシリコン基板を用いるものである。
【００１７】
また、本発明にかかる他の半導体装置は、シリコン基板上に形成された高周波用集積回路を備え、その高周波用集積回路に誘導性受動素子を含む半導体装置であって、シリコン基板と、このシリコン基板上に形成された絶縁膜と、この絶縁膜上に形成されて、誘導性受動素子を構成する配線とを備え、シリコン基板として、予め得られた誘導性受動素子の比抵抗値−Ｑ値値特性と、所望のＱ値ばらつき許容範囲とから決定される比抵抗値のシリコン基板を用いるものである。
【００１８】
以上の各半導体装置において、シリコン基板として、接地導体層を有し、この接地導体層と配線との距離が２００μｍ以上となる基板厚さを有するものを用いてもよい。
【００１９】
また、本発明にかかる半導体装置の製造方法は、前述した半導体装置を製造する際に用いる半導体装置の製造方法であって、シリコン基板中の格子間酸素濃度を３×１０17ｃｍ-3以下に制御する工程を備えるものである。
【００２０】
また、本発明にかかる半導体装置の他の製造方法は、前述した半導体装置を製造する際に用いる半導体装置の製造方法であって、シリコン基板に対する熱処理を、シリコン基板中での酸素ドナーの発生を抑制できる所定温度までとするものである。
【００２１】
また、本発明にかかる半導体装置の他の製造方法は、前述した半導体装置を製造する際に用いる半導体装置の製造方法であって、シリコン基板に対して熱処理を行うことにより、シリコン基板中の格子間酸素を微小欠陥として析出させる工程を備えるものである。
【発明の効果】
【００２２】
本発明は、シリコン基板上に形成された絶縁膜の上に配線により誘導性受動素子を形成する際、シリコン基板として２ｋΩｃｍ以上でかつ４ｋΩｃｍ以下の比抵抗値、望ましくはほぼ３ｋΩｃｍの比抵抗値を有する基板を用い、あるいは真空中の誘電率をε0、シリコンの比誘電率をεSi、信号周波数をｆとした場合、シリコン基板としてρSi＝２０／（２πｆεSiε0）で求まる比抵抗値を有する基板を用いるようにしたので、誘導性受動素子について所望の性能が得られる半導体装置を容易にかつ的確に実現でき、またインダクタンスＬだけでなくＱ値についても、そのばらつきが小さい高精度な誘導性受動素子が得られる。
【発明を実施するための最良の形態】
【００２３】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１を参照して、本発明の第１の実施の形態にかかる半導体装置について説明する。図１は本発明の第１の実施の形態にかかる半導体装置の構成を示す正面図である。図２は図１のII-II断面図である。
この半導体装置は、シリコン基板１と、このシリコン基板１上に形成された素子分離絶縁膜２と、この素子分離絶縁膜２上に形成されて、誘導性受動素子すなわちインダクタを構成するスパイラル（渦巻き）状の配線３Ａ〜３Ｃとから構成されている。
【００２４】
このインダクタ構造は、スパイラル状の上層配線３Ｃと、スパイラルの内側端を外部に引き出すための下層配線３Ａと、上層配線３Ｃと下層配線３Ａとを接続するためのビア３Ｂとで構成される。この構造により、端子を２つ持つスパイラルインダクタが形成される。
本実施の形態では、インダクタの性能、特にＱ値（Quality Factor）として高い値が得られるとともに、Ｑ値のばらつきが小さくなるよう、シリコン基板１として２ｋΩｃｍ以上かつ４ｋΩｃｍ以下の比抵抗値を有するシリコン基板を用いたものである。
【００２５】
図１，２を参照して、本実施の形態にかかる半導体装置の製造工程について説明する。なお、この半導体装置は、公知の半導体装置製造技術を用いて製造され、個々の詳細な処理工程については省略する。まず、３ｋΩｃｍ〜１０ｋΩｃｍの比抵抗値を有するシリコン基板１を用意し、その上にインダクタ構造に対応する領域範囲に素子分離絶縁膜２を形成した後、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはこれら合金（Ａｌ−Ｃｕ）などの金属で、引き出しパターン用の下層配線３Ａを形成する。
【００２６】
次に、素子分離絶縁膜２および下層配線３Ａを覆うように層間絶縁膜２Ａを形成し、下層配線３Ａに届くビア３Ｂ用の貫通孔を層間絶縁膜２Ａに設ける。そして、この貫通孔および層間絶縁膜２Ａを覆うように上記と同様の金属を用いた金属膜を形成した後に不要部分を除去することにより、スパイラル状の上層配線３Ｃ、およびこの上層配線３Ｃと下層配線３Ａとを電気的に接続するためのビア３Ｂを一括形成する。その後、層間絶縁膜２Ａおよび上層配線３Ｃを覆うように絶縁膜２Ｂを形成し、一連の製造工程を終了する。
【００２７】
なお、本実施の形態にかかる半導体装置は、前述した製造工程に限定されるものではなく、他の製造工程を用いて同様の構造の半導体装置を製造してもよい。
また、図２では、上層配線３Ｃおよび下層配線３Ａについて、それぞれ１層の金属配線層で構成した場合が例として示されているが、それぞれの配線層の構造や断面形状について限定するものではない。例えば、２層以上の並行した配線層を上下に接続して厚い配線とみなせる構造、２層以上の配線層を使ってスパイラル構造を上下に重ねた構造、配線層の断面形状が長方形ではなくＵ時型の形状や丁字型の形状を持った構造などの構造を用いてもよい。また、配線層とシリコン基板との分離、配線層相互間の分離には、シリコン酸化膜を用いた場合について示しているが、必ずしもシリコン酸化膜でなくとも半導体製造プロセスで使用できる絶縁性の誘電体材料であればよく、例えばポリイミド、ｌｏｗ−ｋ材料、有機絶縁膜など、絶縁性を有していればよい。
【００２８】
［シミュレーションによる比抵抗値の決定］
次に、シミュレーション結果に基づき本実施の形態で用いるシリコン基板の比抵抗値を決定する方法について詳細に説明する。シリコン基板の比抵抗値を決定する際、その評価尺度としてインダクタのＱ値を用い、高くてばらつきの少ないＱ値が得られる比抵抗値を選択すればよい。したがって、シミュレーションでは、インダクタの構造について電磁界シミュレーションを行い、比抵抗値を変化させた場合のＱ値の変化、すなわち比抵抗値−Ｑ値特性を求める必要がある。なお、シリコン基板の高抵抗化がインダクタンス特性に及ぼす影響については、例えば非特許文献２などに詳述されている。
【００２９】
一般に、インダクタのＱ値は、次の数１で定義され、Ｑ値が高いほど誘導性受動素子としての性能が高いと判断できる。具体的には、シミュレーションで求めたインダクタのアドミッタンスパラメータ（Ｙパラメータ）から数２でＱ値を求める。なお、数１，数２に示したインダクタのＱ値の定義、計算方法、および他の関係式については、非特許文献３，４などに詳述されている。
【００３０】
【数１】
2005093828.tif 000003
【００３１】
【数２】
2005093828.tif 000004
【００３２】
次に、図３，４を参照して、実際のシミュレーションとその結果について説明する。図３はシミュレーションに用いた各種定数例である。図４はシミュレーションで得られた比抵抗値−Ｑ値特性を示すグラフである。なお。シミュレーションには、公知の電磁界シミュレータを用いればよい。例えば、電磁界シミュレータ「Sonnet EM Suite」は、シリコン基板上のインダクタの設計、ストリップラインの設計などに広く使用されていて実績があり、そのシミュレーション結果は実際の半導体装置の設計にそのまま適用することができる。
【００３３】
シミュレーションするインダクタの構造は、前述した図１，２の構造を模擬したものを用いた。シミュレーションの境界条件として、シミュレーション構造の大きさを決めるキャビティ（図示せず）は接地された理想的な（導電率が無限大の）金属とした。上方から見たキャビティの寸法は、キャビティがその内側のインダクタ構造に影響しないよう十分距離をとって、５００μｍ×５００μｍとした。また、上方から見たスパイラルの寸法は、内径が１００μｍ、配線の幅が２０μｍ、配線間のスペースが５μｍ、スパイラルの巻き数が３．５ターンで、外径は約３００μｍとなるようにした。
【００３４】
半導体装置の断面構造は、キャビティの下層（底部）から順に、厚さ５００μｍで所望の比抵抗値を有するシリコン基板１、厚さ１μｍのシリコン酸化膜（ＳｉＯ2）からなる素子分離絶縁膜２、所望の厚さの下層配線３Ａ、ビア３Ｂ、および所望の厚さの上層配線３Ｃが積層されており、各配線３Ａ，３Ｃおよびビア３Ｂの周囲は、シリコン酸化膜（ＳｉＯ2）からなる層間絶縁膜２Ａおよび絶縁膜２Ｂで絶縁されている。
以上の構造は、シリコン基板上に形成したスパイラルインダクタの構造をシミュレーション用にモデル化したものであるが、実際に作製したインダクタの構造を反映したものであり、シミュレーション結果はそのまま実際のインダクタ構造の特性とみなすことができる。
【００３５】
上層配線３Ｃおよび下層配線３Ａの材質は、アルミニウム（Ａｌ）としてモデル化し、アルミニウムの導電率σ＝３．７２×１０7Ω-1ｍ-1を用いた。配線膜厚ｔは、実際のインダクタ構造を反映し、上層配線３Ｃの厚さを２μｍ、下層配線３Ａの厚さを０．５μｍとした。シリコン基板１の比抵抗値ρSiについては、１０Ωｃｍから１００ｋΩｃｍまで変化させた。
【００３６】
以上の条件で、図１，２のスパイラルインダクタ構造について電磁界シミュレーションを行い、その結果からインダクタのＱ値を計算し、図４の比抵抗値−Ｑ値特性を得た。一般にインダクタのＱ値は信号周波数ｆによって変化するが、図４では、対象となる信号周波数１ＧＨｚ〜５ＧＨｚの範囲で各比抵抗値ごとに得られたＱ値の最大値Ｑmaxをプロットした。
この図４の比抵抗値−Ｑ値特性から明らかなように、スパイラルインダクタのＱmaxは、シリコン基板の比抵抗値が約３ｋΩｃｍ以上になるとその値が飽和しそれ以上向上しないことがわかる。
【００３７】
一般に、工業製品レベルで量産品として入手できるＬＳＩ製造用シリコンウェハでは、比抵抗値として、ウェハ内変動、ウェハ間変動、製造時期変動などの変動要因から、±３０％程度のばらつきを有している。また比抵抗値についてこのばらつき以上の精度を求めると、ウェハ価格が上昇し半導体装置のコストアップに繋がる。
図４の比抵抗値−Ｑ値特性において、比抵抗値が±３０％変化したときのＱmaxの変化幅ΔＱは、比抵抗値２００Ωｃｍを中心としたとき１５％程度となって最もＱ値の変化幅が大きくなり、比抵抗値３ｋΩｃｍ以上を中心としたとき２％程度となってＱ値の変化幅が小さくなる。
【００３８】
一方、インダクタでは、インダクタンスＬとＱ値が主要な性能指標とされており、それぞればらつき精度が求められる。インダクタンスＬのばらつきは、スパイラルインダクタの場合、上方から見た平面形状の加工寸法に対する精度で決定され、例えば幅２０μｍの配線の加工精度は通常０．５μｍ以下であり、この際のインダクタンスＬのばらつきは２〜３％である。
ここで、前述のように比抵抗値を２００Ωｃｍとした場合、Ｑ値のばらつきは１５％であり、インダクタンスＬのばらつき２〜３％に比較して極めて大きくなって高精度のインダクタを実現できない。これに対して比抵抗値を３ｋΩｃｍとした場合、Ｑ値のばらつきは２％程度となり、インダクタンスＬのばらつきとほぼ同程度に抑えることができる。
【００３９】
また、図４の比抵抗値−Ｑ値特性から、３ｋΩｃｍ以上の比抵抗値では、Ｑ値が飽和しているものの、比抵抗値が高くなるに連れてシリコン基板の製造コストも増加する傾向にあり、比抵抗値はなるべく低いほうがよい。
したがって、このような条件から、比抵抗値に対する製造上のばらつきを見込んだ場合、シリコン基板として、比抵抗値が３ｋΩｃｍ±３０％の範囲、すなわち２ｋΩｃｍ以上で４ｋΩｃｍ以下の範囲のシリコン基板を用いれば、インダクタンスＬだけでなくＱ値についても製造ばらつきが小さく高精度なインダクタを比較的安価で実現できることになる。また、望ましくは比抵抗値が３ｋΩｃｍのシリコン基板を用いることにより、比較的安価でかつ極めて高精度なインダクタを実現できる。
【００４０】
また、非特許文献５には、ＩＴＲＳ（International Technology Roadmap for Semiconductors）のロードマップに基づきアナログ−デジタル混載（mixed-signal）ＬＳＩの発展する方向について記述されている。この非特許文献５には、本発明のようなオンチップ型のインダクタに要求されるＱ値の目標値として、２００１年でＱ＝１２程度、２００４年でＱ＝１６程度と示されている。
本実施の形態によれば、高度なプロセス技術の開発を必要とすることなく、一般的で安価なプロセス技術で、上記の目標値を十分達成できる。
【００４１】
［他のシミュレーション例］
次に、図５，６を参照して、前述した図１，２と同様の構造で材質の異なるインダクタに対する他のシミュレーション例について説明する。図５はシミュレーションに用いた各種定数例である。図６はシミュレーションで得られた比抵抗値−Ｑ値特性を示すグラフである。
シミュレーションするインダクタの構造は、前述した図１，２の構造を模擬したものを用いた。インダクタおよび半導体装置に関する形状パラメータは、前述のシミュレーション例と同じであるが、材質パラメータが異なる。
【００４２】
実際に、シリコン半導体装置を製造する場合にアルミニウムをそのまま用いることは少なく、製造上および品質管理上の要請からアルミニウムに銅を混合した合金（Ａｌ−Ｃｕ合金）が多用されている。また、配線層の厚さは数μｍであるため、薄膜としての効果も現れ、実効的な配線層の特性は薄膜効果が無視できるときのそれとは異なってくる。そこで、配線層の電気的特性について実測値を元にモデル化し、その値を用いてスパイラルインダクタの特性についてシミュレ一ションを行い、図５に示すような比抵抗値−Ｑ値特性が得られた。
【００４３】
この比抵抗値−Ｑ値特性は、実際にスパイラルインダクタを作製して測定したＱ値とよく一致している。実測値では、シリコン基板の比抵抗値が１５ΩｃｍのときＱmax＝６．５、同じく比抵抗値が３ｋΩｃｍのときＱmax＝１１．２であった。この比抵抗値−Ｑ値特性から、前述の図４と同様にスパイラルインダクタのＱmaxは、シリコン基板の比抵抗値が約３ｋΩｃｍ以上で飽和していることがわかる。
【００４４】
この場合も、前述した図４の比抵抗値−Ｑ値特性の場合と同様に、比抵抗値を３ｋΩｃｍ以上とすることにより、インダクタンスＬのばらつきと同様にＱ値のばらつきを２％に抑えることができる。
したがって、シリコン基板のコストと比抵抗値に対する製造上のばらつきを考慮した場合、シリコン基板として、比抵抗値が３ｋΩｃｍ±３０％の範囲、すなわち２ｋΩｃｍ以上で４ｋΩｃｍ以下の範囲のシリコン基板を用いればよいことになる。また望ましくは比抵抗値が３ｋΩｃｍのシリコン基板を用いることにより、比較的安価でかつ極めて高精度なインダクタを実現できる。
【００４５】
［計算式による比抵抗値の決定］
次に、計算式を用いて本実施の形態で用いるシリコン基板の比抵抗値を決定する方法について詳細に説明する。誘電体材料としてシリコンという材料を電磁気学的に扱ったときの理論的な表式およびその振る舞いについては非特許文献６に詳述されており、他の文献として一般論として誘電体の振る舞いについて述べている非特許文献７がある。導電性を持たない、すなわち比抵抗値が無限大となる、等方的な誘電体材料の電磁気的な振る舞いは、比誘電率εrを用いてマクスウェルの電磁方程式から導出することができる。導電性を持った等方的な誘電体材料については、比誘電率εrを複素数に拡張し、複素誘電率εを定義することによって、その振る舞いを記述することができる。ここで、複素誘電率εは、数３で表される。
【００４６】
【数３】
2005093828.tif 000005
【００４７】
この際、実部ε’は、導電性を持たない場合のεrと同じものであり、虚部ε”は、有限の導電率を有することによる減衰項となる。導電率σまたは比抵抗値ρとの関係は数３のとおりである。この数３をシリコンの場合に適用し、シリコンを誘電体として見た場合に導電率の寄与（または比抵抗値の寄与）が十分小さいとみなせる条件を求めると、複素誘電率εにおいてε’≫ε”、すなわち、次の数４が満足されていればよいことになる。
【００４８】
【数４】
2005093828.tif 000006
【００４９】
この数４を変形し、十分大きいことを係数Ｓで表すことにすると、導電率の寄与が無視できるとみなせるようなシリコン基板の比抵抗値ρSiは、数５で求めることができる。
【００５０】
【数５】
2005093828.tif 000007
【００５１】
次に、この数５から本実施の形態においてその効果を実現するための具体的なシリコンの比抵抗値を求める。数５には信号周波数ｆの係数が入ってくるが、本実施の形態で述べている高周波用の半導体装置で用いる信号の信号周波数ｆは、おおよそ１ＧＨｚから５ＧＨｚ程度までで、上限はせいぜい１０ＧＨｚ程度である。計算に用いる数値として、シリコンの比誘電率εSi＝１１．９、真空中の誘電率ε0＝８．８５×１０12Ｆ／ｍを用いる。
【００５２】
また、係数Ｓの値としては、導電率の寄与が無視できるとみなせる倍率、すなわち実用上で比抵抗値の誤差やばらつきの範囲から見て一般的かつ十分な値を用いればよい。この際、前述したシミュレーションによれば、比抵抗値としてρSi＝３．０ｋΩｃｍが望ましく、使用する信号周波数として１ＧＨｚ〜５ＧＨｚのうち条件として厳しいｆ＝１ＧＨｚを用いて、上記比抵抗値から係数Ｓを逆算すれば、Ｓ＝２０倍（５％）が得られる。
なお、この係数Ｓを用いて代表的な信号周波数の場合について比抵抗値ρSiを算出すると、例えばｆ＝１．０ＧＨｚのときにはρSi＝３．０ｋΩｃｍとなり、ＩＳＭ（Industrial,Science,Medical）帯であるｆ＝２．４ＧＨｚのときにはρSi＝１．３ｋΩｃｍとなり、ｆ＝５．０ＧＨｚのときにはρSi＝０．６ｋΩｃｍとなる。
【００５３】
したがって、使用する信号周波数として１ＧＨｚ〜５ＧＨｚ程度の範囲を考えた場合には、本発明の効果が顕著になるシリコンの比抵抗値を、数５から極めて容易に算出できる。そして、得られた比抵抗値を持つシリコン基板を用いることにより、誘導性受動素子について所望の性能を容易かつ的確に得ることができ、また特性のばらつきが小さい高精度な誘導性受動素子が得られる。
以上の説明においては使用周波数を１ＧＨｚ〜５ＧＨｚとしたが、これは本発明の有効性を具体的に説明するために用いた数値であり、本発明の有効な周波数範囲を限定するものではない。使用する周波数範囲が異なる場合にも、前述と同様にしてその周波数範囲に対応したρSiを数５から求めることができる。
【００５４】
［第２の実施の形態］
次に、図７，８を参照して、本発明の第２の実施の形態にかかる半導体装置について説明する。図７は本発明の第２の実施の形態にかかる半導体装置の構成を示す正面図である。図８は図７のVIII-VIII断面図である。
この半導体装置は、シリコン基板１と、このシリコン基板１上に形成された素子分離絶縁膜２と、この素子分離絶縁膜２上に形成されて、誘導性受動素子すなわちインダクタを構成するミアンダライン（Meander line:蛇行線）状の配線３Ｄとから構成されている。
【００５５】
このインダクタ構造は、ミアンダライン状の配線３Ｄから構成される。この構造により、端子を２つ持つミアンダインダクタが形成される。
本実施の形態では、前述した第１の実施の形態と同様に、インダクタの性能、特にＱ値（Quality Factor）として高い値が得られるとともに、Ｑ値のばらつきが小さくなるよう、シリコン基板１として２ｋΩｃｍ以上かつ４ｋΩｃｍ以下の比抵抗値を有するシリコン基板を用いたものである。
【００５６】
図７，８を参照して、本実施の形態にかかる半導体装置の製造工程について説明する。なお、この半導体装置は、公知の半導体装置製造技術を用いて製造され、個々の詳細な処理工程については省略する。まず、２ｋΩｃｍ〜４ｋΩｃｍの比抵抗値を有するシリコン基板１を用意し、その上に素子分離絶縁膜２を形成した後、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはこれら合金（Ａｌ−Ｃｕ）などの金属で、配線３Ｄを形成する。そして、配線３Ｄを覆うように絶縁膜２Ｄを形成し、一連の製造工程を終了する。
【００５７】
なお、本実施の形態にかかる半導体装置は、前述した製造工程に限定されるものではなく、他の製造工程を用いて同様の構造の半導体装置を製造してもよい。
また、図８では、配線３Ｄについて、１層の金属配線層で構成した場合が例として示されているが、それぞれの配線層の構造や断面形状について限定するものではなく。例えば、２層以上の並行した配線層を上下に接続して厚い配線とみなせる構造、２層以上の配線層を使ってミアンダライン構造を上下に重ねた構造、配線層の断面形状が長方形ではなくＵ時型の形状や丁字型の形状を持った構造などの構造を用いてもよい。また、配線層とシリコン基板との分離、配線層相互間の分離には、シリコン酸化膜を用いた場合について示しているが、必ずしもシリコン酸化膜でなくとも半導体製造プロセスで使用できる絶縁性の誘電体材料であればよく、例えばポリイミド、ｌｏｗ−ｋ材料、有機絶縁膜など、絶縁性を有していればよい。
【００５８】
［シミュレーションによる比抵抗値の決定］
次に、図９，１０を参照して、シミュレーション結果に基づき本実施の形態で用いるシリコン基板の比抵抗値を決定する方法について詳細に説明する。図９はシミュレーションに用いた各種定数例である。図１０はシミュレーションで得られた比抵抗値−Ｑ値特性を示すグラフである。なお、シミュレーションには、公知の電磁界シミュレータを用いればよい。例えば、電磁界シミュレータ「Sonnet EM Suite」は、シリコン基板上のインダクタの設計、ストリップラインの設計などに広く使用されていて実績があり、そのシミュレーション結果は実際の半導体装置の設計にそのまま適用することができる。
【００５９】
シミュレーションするインダクタの構造は、前述した図７，８の構造を模擬したものを用いた。シミュレーションの境界条件として、シミュレーション構造の大きさを決めるキャビティ（図示せず）は接地された理想的な（導電率が無限大の）金属とした。上方から見たキャビティの寸法は、キャビティがその内側のインダクタ構造に影響しないよう十分距離をとって、３８０μｍ×５００μｍとした。また、配線３Ｄは、配線の幅が２０μｍであり、６回蛇行させることで、配線の全長を１５００μｍとしている。
【００６０】
半導体装置の断面構造は、キャビティの下層（底部）から、厚さ５００μｍで所望の比抵抗値を有するシリコン基板１、厚さ１μｍのシリコン酸化膜（ＳｉＯ2）からなる素子分離絶縁膜２、および所望の厚さの配線３Ｄが積層されており、配線３Ｄの周囲は、シリコン酸化膜（ＳｉＯ2）からなる絶縁膜２Ｄで絶縁されている。
以上の構造は、シリコン基板上に形成したミアンダラインインダクタの構造をシミュレーション用にモデル化したものであるが、実際に作製したインダクタの構造を反映したものであり、シミュレーション結果はそのまま実際のインダクタ構造の特性とみなすことができる。
【００６１】
上層配線３Ｃおよび下層配線３Ａの材質は、銅（Ｃｕ）としてモデル化し、銅の導電率σ＝５．８０×１０7Ω-1ｍ-1を用いた。配線膜厚ｔは、実際のインダクタ構造を反映し、配線３Ｄの厚さを２μｍとした。シリコン基板１の比抵抗値ρSiについては、１０Ωｃｍから１００ｋΩｃｍまで変化させた。
【００６２】
以上の条件で、図７，８のミアンダラインインダクタ構造について電磁界シミュレーションを行い、その結果からインダクタのＱ値を計算し、図１０の比抵抗値−Ｑ値特性を得た。一般にインダクタのＱ値は信号周波数ｆによって変化するが、図１０では、対象となる信号周波数１ＧＨｚ〜５ＧＨｚの範囲で各比抵抗値ごとに得られたＱ値の最大値Ｑmaxをプロットした。
この図１０の比抵抗値−Ｑ値特性から明らかなように、スパイラルインダクタのＱmaxは、シリコン基板の比抵抗値が２〜３ｋΩｃｍ以上になるとその値が飽和しそれ以上向上しないことがわかる。
【００６３】
この場合も、前述した図４の比抵抗値−Ｑ値特性の場合と同様に、比抵抗値を３ｋΩｃｍ以上とすることにより、インダクタンスＬのばらつきと同様にＱ値のばらつきを２％に抑えることができる。
したがって、シリコン基板のコストと比抵抗値に対する製造上のばらつきを考慮した場合、シリコン基板として、比抵抗値が３ｋΩｃｍ±３０％の範囲、すなわち２ｋΩｃｍ以上で４ｋΩｃｍ以下の範囲のシリコン基板を用いればよいことになる。また望ましくは比抵抗値が３ｋΩｃｍのシリコン基板を用いることにより、比較的安価でかつ極めて高精度なインダクタを実現できる。
【００６４】
また、このシミュレーションによれば、ミアンダラインインダクタについてもスパイラルインダクタと同様の結果が得られることから、インダクタ素子の形状およびインダクタを形成する配線の材質によらず、シリコン基板として、２ｋΩｃｍ以上で４ｋΩｃｍ以下の範囲、望ましくは３ｋΩｃｍの比抵抗値を持つものを用いれば、前述した作用効果が得られることがわかる。すなわち、シリコン基板上に形成したインダクタのＱ値が飽和する比抵抗値は、配線層の材質やインダクタの形状によらずにシリコン基板の性質のみによってほぼ決まっており、それゆえ、シリコン基板を誘電体とみなして導出した数５から求めた比抵抗値とよく一致するものとなる。
【００６５】
［第３の実施の形態］
次に、本発明の第３の実施の形態にかかる半導体装置について説明する。本実施の形態にかかる半導体装置は、前述した第１および第２の実施の形態にかかる半導体装置において、以下の第１〜第３の酸素ドナー化抑制処理の少なくともいずれか１つを施したシリコン基板を用いたものである。
前述したように、本発明の半導体装置の構成では、シリコン基板の比抵抗値が前述した数５やシミュレーションから導出した値であることが重要である。シリコン基板の比抵抗値は、半導体集積回路の製造プロセスを経ることにより比抵抗値が変わり得る。その原因は、シリコン基板への不純物の混入とその活性化や、シリコン基板中に存在する酸素のドナー化などがある。
【００６６】
シリコン基板中への不純物の混入は、製造プロセスを管理することによりある程度防止することができる。しかし、基板中酸素のドナー化は、製造プロセスでの熱履歴に依存するため、プロセス条件として酸素ドナー化の抑制条件を適用する必要がある。基板中酸素のドナー化を抑制できる条件は広く知られており、例えば非特許文献８に詳しいが、ここでは、本発明の各実施の形態で述べた半導体装置に適用できる、３つの酸素ドナー化抑制処理について説明する。
【００６７】
［第１の酸素ドナー化抑制処理］
まず、第１の酸素ドナー化抑制処理として、シリコン基板中の格子間酸素濃度を３×１０17ｃｍ-3以下としたシリコン基板を用いる方法について説明する。シリコン基板の製造方法として最も広く用いられているＣＺ法（Czochralski法）では、上記のような低酸素濃度のシリコン基板を製造することは困難であり、これは基板の製造過程でシリコンを熔融した石英坩堝から酸素が混入するからである。低酸素濃度のシリコン基板の製造方法として、ＦＺ法（Float Zone法）、ＭＣＺ法（Magnetic field applied Czochralski法）などがあり、いずれも実用化されている。
【００６８】
ただし、ＦＺ法で製造したシリコン基板には、酸素濃度が非常に低いというメリットがあるが、1)プロセス中の熱ストレスに弱くスリップなどの欠陥が生じやすい、2)ＭＣＺ法と比較して製造コストが高い、3)大口径シリコン基板への適用が難しい、などのデメリットがある。ＭＣＺ法であれば、大口径化にも対応でき、酸素濃度を３×１０17ｃｍ-3以下に制御することも可能であり、本発明に必要な条件を満たしたＭＣＺ基板について、現時点で市販品として購入することが可能である。ＣＺ法、ＦＺ法、ＭＣＺ法のいずれも広く知られている技術であり、ここではその詳細は省略する。
【００６９】
［第２の酸素ドナー化抑制処理］
次に、第２の酸素ドナー化抑制処理として、半導体装置の各製造プロセスにおける熱履歴を制限し、いずれのプロセスにおいてもシリコン基板への熱処理を４００℃〜５００℃までとすることにより酸素ドナーの発生を抑制する方法がある。シリコン基板中の格子間酸素が４００℃〜５００℃の熱処理によりドナー化することは広く知られており、サーマルドナー（Thermal Donor,TD）と呼ばれている。このサーマルドナーには、６００℃以上の熱処理により減少さらには消失するという性質があるので、製造プロセス途中で発生したサーマルドナーについては６００℃以上の熱処理を追加することで抑制できる。特に、製造プロセスの最終処理である水素雰囲気中でのシンター処理において、４５０℃前後の熱処理とすることが多いが、その処理温度と処理時間を制御すれば、製造プロセス全体でサーマルドナーの発生を抑制することができる。
【００７０】
［第３の酸素ドナー化抑制処理］
第３の酸素ドナー化抑制処理として、シリコン基板に対する５００℃〜７００℃の熱処理により格子間酸素を微小欠陥として析出させて酸素ドナーの発生を抑制する方法がある。シリコン基板中の格子間酸素が５００℃〜７００℃の熱処理により析出することは広く知られており、微小欠陥（Bulk Micro Defect,BMD）と呼ばれている。製造プロセス前の基板の段階で格子間酸素をＢＭＤとして析出させることで、格子間酸素濃度を低く抑えることができ、サーマルドナーの発生を抑制することができる。ただし、析出したＢＭＤは高温、長時間の熱処理により融解する性質を持つので、製造プロセス中の高温プロセスについて、各プロセスを合計した処理時間をＢＭＤが消失しない程度の時間に抑える必要がある。
【００７１】
［第４の実施の形態］
次に、図１１を参照して、本発明の第４の実施の形態にかかる半導体装置について説明する。前述した第１〜第３の実施の形態では、シリコン基板の比抵抗を規定する場合について説明したが、本実施の形態では、シリコン基板の比抵抗に加えてその厚さを規定するようにしたものである。
すなわち、高抵抗のシリコン基板を誘電体として扱ったときに、インダクタを構成する配線構造とシリコン基板裏面の接地導体との関係を、マイクロストリップラインの高周波信号での振る舞いで近似し、インダクタの配線構造に対して接地導体の影響が無視できるような条件の指針を求め、その指針に基づいてシリコン基板厚さを決めることで半導体装置を構成するものである。高抵抗のシリコン基板の電磁気的な振る舞いは基板を誘電体とみなして扱うことができ、シリコン基板の比誘電率εSiで表すことができる。
【００７２】
次に、本実施の形態における高抵抗のシリコン基板の厚さに関する指針を算出する方法を具体的に示す。算出にあたって、マイクロ波領域の信号伝送に使用されるマイクロストリップライン構造に関する計算式を用いるが、このマイクロストリップラインについては、例えば非特許文献９などに説明がある。
図１１にマイクロストリップラインの断面構造を示す。マイクロストリップラインは、図１１に示すように、基板裏面の接地導体５、比誘電率εrを持つ厚さｈの誘電体層６、および幅Ｗの導体線路７が積層された断面構造を持つ。また、信号伝送モードはＴＥＭ波（Transverse Electoro-Magnetic Wave）で近似して考えることができる。
【００７３】
非特許文献９より、マイクロストリップラインの振る舞いは、実効的な誘電率εWを用いて表すことができ、このεWは、次の数６で近似できる。この際、ε、ｈ，Ｗは、図１１で説明したパラメータと同一のものである。数６において、Ｗ→∞すなわち接地導体５が無限遠にあり導体線路７に影響を及ぼさないとき、εWは、数７で表される。
【００７４】
【数６】
2005093828.tif 000008
【００７５】
【数７】
2005093828.tif 000009
【００７６】
この数７は、電界が接地導体５に影響されず導体線路７の周囲に等方的に広がっていて、上半分は空気（比誘電率１）、下半分は誘電体層（比誘電率εr）であることを意味している。接地導体５が近づくとεWが数７の値から変化し、その結果、導体線路７で構成したマイクロストリップラインやインダクタの特性が変化する。数６において、接地導体５が十分遠いとみなせる条件は、数８となり、接地導体５が導体線路７から十分遠いことを係数Ｓで表すと、接地導体５が無視できるために必要な誘電体層６の厚さｈは、数９で求めることができる。
【００７７】
【数８】
2005093828.tif 000010
【００７８】
【数９】
2005093828.tif 000011
【００７９】
次に、本発明においてその効果を実現するためのシリコン基板の厚さｈについて、数９から具体的に求める。数６には導体線路７の幅Ｗが入ってくるが、本発明で述べているインダクタに用いる線路幅Ｗは２０μｍ程度である。係数Ｓの値として１００（１％）を用いると、Ｗ＝２０μｍのときｈ＝２００μｍと求めることができる。ここで実用的な係数Ｓの値については解析的に求めることは難しく、インダクタの測定データまたは後述するシミュレーションによって決める必要がある。
【００８０】
以上の結果から、インダクタの線路幅を２０μｍとしたときに、シリコン基板６裏面の接地導体５がインダクタの特性に影響しないためには、シリコン基板の厚さを２００μｍ程度より厚くすればよいという指針が得られる。
したがって、前述した第１〜第３の実施の形態で用いるシリコン基板として、厚さが２００μｍ以上のシリコン基板を用いることにより、高Ｑ値を有するとともにＱ値のばらつきが少なく安定した特性のインダクタを実現することができる。
【００８１】
［シミュレーションによる基板厚さの決定］
次に、図１２，１３を参照して、シミュレーション結果に基づき本実施の形態で用いるシリコン基板の厚さを決定する方法について詳細に説明する。図１２はシミュレーションに用いた各種定数を示す説明図である。図１３はシミュレーションで得られた比抵抗値−基板厚さ特性を示すグラフである。なお。シミュレーションには、公知の電磁界シミュレータを用いればよい。例えば、電磁界シミュレータ「Sonnet EM Suite」は、シリコン基板上のインダクタの設計、ストリップラインの設計などに広く使用されていて実績があり、そのシミュレーション結果は実際の半導体装置の設計にそのまま適用することができる。
【００８２】
シミュレーションするインダクタの構造は、前述した図１，２の構造を模擬したものを用いた。シミュレーションの境界条件として、シミュレーション構造の大きさを決めるキャビティ（図示せず）は接地された理想的な（導電率が無限大の）金属とした。上方から見たキャビティの寸法は、キャビティがその内側のインダクタ構造に影響しないよう十分距離をとって、５００μｍ×５００μｍとした。また、上方から見たスパイラルの寸法は、内径が１００μｍ、配線の幅が２０μｍ、配線間のスペースが５μｍ、スパイラルの巻き数が３．５ターンで、外径は約３００μｍとなるようにした。
【００８３】
半導体装置の断面構造は、キャビティの下層（底部）から順に、厚さｈSiで所望の比抵抗値ρSiを有するシリコン基板１、厚さ１μｍのシリコン酸化膜（ＳｉＯ2）からなる素子分離絶縁膜２、所望の厚さの下層配線３Ａ、ビア３Ｂ、および所望の厚さの上層配線３Ｃが積層されており、各配線３Ａ，３Ｃおよびビア３Ｂの周囲は、シリコン酸化膜（ＳｉＯ2）からなる層間絶縁膜２Ａおよび絶縁膜２Ｂで絶縁されている。
以上の構造は、シリコン基板上に形成したスパイラルインダクタの構造をシミュレーション用にモデル化したものであるが、実際に作製したインダクタの構造を反映したものであり、シミュレーション結果はそのまま実際のインダクタ構造の特性とみなすことができる。
【００８４】
上層配線３Ｃおよび下層配線３Ａの材質は、アルミニウム（Ａｌ）としてモデル化し、アルミニウムの導電率σ＝３．７２×１０7Ω-1ｍ-1を用いた。配線膜厚ｔは、実際のインダクタ構造を反映し、上層配線３Ｃの厚さを２μｍ、下層配線３Ａの厚さを０．５μｍとした。シリコン基板１の比抵抗値ρSiについては３ｋΩｃｍとした。そして、シリコン基板１の厚さｈSiを１０００μｍから１０μｍまで変化させた。
【００８５】
以上の条件で、図１，２のスパイラルインダクタ構造について電磁界シミュレーションを行い、その結果からインダクタのＱ値を計算し、図１３の基板厚さ−Ｑ値特性を得た。一般にインダクタのＱ値は信号周波数ｆによって変化するが、図１３では、対象となる信号周波数１ＧＨｚ〜５ＧＨｚの範囲で各基板厚さごとに得られたＱ値の最大値Ｑmaxをプロットした。
この図１３の基板厚さ−Ｑ値特性から明らかなように、スパイラルインダクタのＱmaxは、シリコン基板の厚さが２００μｍ以上になるとその値が飽和しそれ以上向上しないことがわかる。
【００８６】
また、シリコン基板を２００μｍより薄層化するとインダクタのＱmaxが下がる傾向にあることがわかる。これは、インダクタ構造と裏面の接地導体とが近づくことで、インダクタの特性に基板裏面の接地導体が影響を及ぼすためである。この現象は、マイクロストリップラインにおいて線路導体に接地導体が及ぼす影響と同様の考え方で説明することができ、スパイラルインダクタにおける基板厚さ２００μｍというシミュレーション結果と、マイクロストリップラインから求めた基板厚さの指針である２００μｍ程度という値はよく一致している。
【００８７】
したがって、シリコン基板として前述した所望の比抵抗を持つ基板を選択するとともに、基板厚さ−Ｑ値特性の飽和領域に対応する基板厚さを選択することにより、実際の半導体装置として、誘導性受動素子について所望の性能を容易かつ的確に得ることができる。またＱ値が飽和領域にあることから、基板厚さのばらつきによるＱmaxの変化が極めて小さく、全体的として安定した特性の誘導性受動素子を得ることができる。
【００８８】
なお、以上説明した各実施の形態においては、スパイラルインダクタ、ミアンダラインインダクタについて効果を示したが、これらインダクタの形状は限定されるものではなく、例えば、マイクロストリップラインのような分布定数型、スタブのような構造、あるいはソレノイド状に形成したものであっても、シリコン基板上に形成したものであれば、前述と同様の効果が得られる。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施の形態にかかる半導体装置の構成を示す正面図である。
【図２】図１の半導体装置のII−II断面図である。
【図３】本発明の第１の実施の形態にかかる半導体装置のシミュレーション定数例である。
【図４】本発明の第１の実施の形態にかかる半導体装置のシミュレーションで得られた比抵抗値−Ｑ値特性である。
【図５】本発明の第１の実施の形態にかかる半導体装置の他のシミュレーション定数例である。
【図６】本発明の第１の実施の形態にかかる半導体装置の他のシミュレーションで得られた比抵抗値−Ｑ値特性である。
【図７】本発明の第２の実施の形態にかかる半導体装置の構成を示す正面図である。
【図８】図７の半導体装置のVIII−VIII断面図である。
【図９】本発明の第２の実施の形態にかかる半導体装置のシミュレーション定数例である。
【図１０】本発明の第２の実施の形態にかかる半導体装置のシミュレーションで得られた比抵抗値−Ｑ値特性である。
【図１１】一般的なマイクロストリップラインを示す斜視図である。
【図１２】本発明の第４の実施の形態にかかる半導体装置のシミュレーション定数例である。
【図１３】本発明の第４の実施の形態にかかる半導体装置のシミュレーションで得られた基板厚さ−Ｑ値特性である。
【符号の説明】
【００９０】
１…シリコン基板、２…素子分離絶縁膜、２Ａ…層間絶縁膜、２Ｂ，２Ｄ…絶縁膜、３Ａ…下層配線、３Ｂ…ビア、３Ｃ…上層配線（スパイラル状）、３Ｄ…配線（ミアンダライン状）、５…接地導体、６…誘電体層、７…導体線路。
【図１】
2005093828.tif 000012
【図２】
2005093828.tif 000013
【図３】
2005093828.tif 000014
【図４】
2005093828.tif 000015
【図５】
2005093828.tif 000016
【図６】
2005093828.tif 000017
【図７】
2005093828.tif 000018
【図８】
2005093828.tif 000019
【図９】
2005093828.tif 000020
【図１０】
2005093828.tif 000021
【図１１】
2005093828.tif 000022
【図１２】
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【図１３】
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