(57)【要約】    【課題】従来のスイッチマトリックスでは、挿入損失が大きいこと、直流オフセットの調整が困難であること、正電源動作が出来ない等の問題があった。このため、回路規模を大きくすることなく、簡易な回路構成でこれら問題を解決するスイッチマトリックスの構成を提供することを目的とした。    【解決手段】スイッチ素子をシリーズＦＥＴまたは直列接続した微小機械スイッチのみとし、さらにキャパシタを入力端子または出力端子の少なくとも何れかに接続することによりＤＣオフセットの調整を可能にした。また、１入力多出力スイッチを２組に分け、多出力部を互いに対向させて配置構成とし、この対向面の部分から出力を取出すようにしたことにより、装置規模は小さいままで挿入損失の低減も可能とした。【選択図】図１
2005323304.tif 000002
【特許請求の範囲】
【請求項１】
２個の入力端子と、第１および第２の２個の単極双投スイッチと、２個の出力端子と、第１乃至第４の４本の伝送線路とを備え、
前記第１の単極双投スイッチの共通端子以外の２個の端子に、前記第１および第２の伝送線路の一端をそれぞれ接続し、
前記第２の単極双投スイッチの共通端子以外の２端子に、前記第３および第４の伝送線路の一端をそれぞれ接続し、
前記２個の入力端子は、前記第１および第２の単極双投スイッチの共通端子にそれぞれ１個づつ接続され、
前記２個の出力端子は、前記第１および第３の伝送線路の他端と、前記第２および第４の伝送線路の他端とにそれぞれ１個づつ接続され、
前記第１乃至第４の伝送線路の長さが、所望の動作周波数における線路内波長の１／３６以下であることを特徴とする２×２スイッチ。
【請求項２】
請求項１に記載の２×２スイッチにおいて、
前記２個の入力端子と前記２個の出力端子とを入れ替えたことを特徴とする２×２スイッチ。
【請求項３】
請求項１または請求項２のいずれかに記載の２×２スイッチにおいて、
前記単極双投スイッチは、微小機械スイッチで構成されたことを特徴とする２×２スイッチ。
【請求項４】
請求項１または請求項２のいずれかに記載の２×２スイッチにおいて、
前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２個の端子にそれぞれ接続された少なくとも２個のＦＥＴで構成されたことを特徴とする２×２スイッチ。
【請求項５】
２個の入力端子と、第１および第２の２個の単極双投スイッチと、２個の出力端子と、第１の２つの接続手段と、第２の２つの接続手段で構成され、
前記第１の単極双投スイッチの共通端子以外の２端子と前記第２の単極双投スイッチの共通端子以外の２端子は、所定の間隔で互いに対向するように配置され、
前記互いに対向して配置された第１の単極双投スイッチの共通端子以外の２個の端子と前記第２の単極双投スイッチの共通端子以外の２個の端子との互いに対向している端子同士を、前記第１の２つの接続手段でそれぞれ接続し、
前記２個の入力端子は、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、
前記第２の２つの接続手段は、一端が前記２個の出力端子に、他端が前記第１の２つの接続手段にそれぞれ接続され、
前記第２の接続手段の一方は、前記第２の接続手段とは接続されていない前記第１の接続手段と交差してなることを特徴とする２×２スイッチ。
【請求項６】
請求項５に記載の２×２スイッチにおいて、
前記２個の入力端子と前記２個の出力端子とを入れ替えたことを特徴とする２×２スイッチ。
【請求項７】
請求項５または請求項６のいずれかに記載の２×２スイッチにおいて、
前記単極双投スイッチは、微小機械スイッチで構成されたことを特徴とする２×２スイッチ。
【請求項８】
請求項５または請求項６のいずれかに記載の２×２スイッチにおいて、
前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２個の端子に接続された少なくとも２個のＦＥＴで構成されたことを特徴とする２×２スイッチ。
【請求項９】
請求項１乃至請求項８のいずれかに記載の２×２スイッチにおいて、
さらに２個の抵抗で構成された１組または２組の抵抗と、少なくとも１つの制御端子とを備え、
前記各組に属する２個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、前記２個の入力端子、または前記２個の出力端子の少なくとも何れか一方に接続されたことを特徴とする２×２スイッチ。
【請求項１０】
請求項９に記載の２×２スイッチにおいて、
さらに前記１組または２組中の少なくとも１つの組に属する前記２個の抵抗を、２個のインダクタでそれぞれ置き換えたことを特徴とする２×２スイッチ。
【請求項１１】
請求項１乃至請求項１０のいずれかに記載の２×２スイッチにおいて、
さらに２個のキャパシタを備え、
前記２個の入力端子に、それぞれ前記２個のキャパシタを直列に接続したことを特徴とする２×２スイッチ。
【請求項１２】
請求項９または請求項１０のいずれかに記載の２×２スイッチにおいて、
さらに４個のキャパシタを備え、
前記２個の入力端子と前記２個の出力端子とに、それぞれ前記４個のキャパシタを直列に接続したことを特徴とする２×２スイッチ。
【請求項１３】
４個の入力端子と、４個の単極４投スイッチと、４個の出力端子と、第１の４つの接続手段と、第２の４つの接続手段と、両端を含む３つの接続点を有する第３の４つの接続手段とを備え、
前記４個の単極４投スイッチは、それぞれ２個づつの単極４投スイッチからなる第１と第２のスイッチペアを形成し、
前記スイッチペアを構成する単極４投スイッチは、共通端子以外の４個の端子側を所定の間隔で互いに対向して配置し、
前記第１のスイッチペアの単極４投スイッチの互いに対向した前記共通端子でない４個の端子間同士を、前記第１の４つの接続手段でそれぞれ接続し、
前記第２のスイッチペアの単極４投スイッチの互いに対向した前記共通端子でない４個の端子間同士を、前記第２の４つの接続手段でそれぞれ接続し、
前記４個の入力端子は、前記４個の単極４投スイッチの共通端子にそれぞれ接続され、
前記第３の４つの接続手段の両端のうちの一端である接続点は、前記４個の出力端子にそれぞれ接続され、
前記第３の各々の接続手段の前記４個の出力端子に接続された接続点を除く２つの接続点は、前記第１の４つの接続手段のうちの互いに異なる１つの接続手段と前記第２の４つの接続手段のうちの互いに異なる１つの接続手段とにそれぞれ接続されたことを特徴とする４×４スイッチ。
【請求項１４】
請求項１３に記載の４×４スイッチにおいて、
前記４個の入力端子と前記４個の出力端子とは、当該４×４スイッチを形成している方形配置の各一辺にそれぞれ配置されたことを特徴とする４×４スイッチ。
【請求項１５】
請求項１４に記載の４×４スイッチにおいて、
前記入力端子とスイッチ間、または出力端子とスイッチ間、または入力および出力両端子とスイッチ間のいずれかの位置に線幅の広い低損失な伝送線路が接続されていることを特徴とする４×４スイッチ。
【請求項１６】
請求項１３乃至請求項１５のいずれかに記載の４×４スイッチにおいて、
前記４個の入力端子と前記４個の出力端子を入れ替えた配置としたことを特徴とする４×４スイッチ。
【請求項１７】
請求項１３乃至請求項１６のいずれかに記載の４×４スイッチにおいて、
前記単極４投スイッチは、微小機械スイッチで構成されたことを特徴とする４×４スイッチ。
【請求項１８】
請求項１３乃至請求項１６のいずれかに記載の４×４スイッチにおいて、
前記単極４投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の４個の端子に接続された少なくとも４個のＦＥＴで構成されたことを特徴とする４×４スイッチ。
【請求項１９】
請求項１３乃至請求項１８のいずれかに記載の４×４スイッチにおいて、
４個の抵抗で構成された１組または２組の第１の抵抗と、少なくとも１つの制御端子とを備え、
前記各組に属する当該４個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、前記４個の入力端子、または前記４個の出力端子の少なくともどちらか一方に接続されたことを特徴とする４×４スイッチ。
【請求項２０】
請求項１９に記載の４×４スイッチにおいて、
前記１組または２組中の少なくとも１つの組に属する４個の抵抗を、４個のインダクタで置き換えたことを特徴とする４×４スイッチ。
【請求項２１】
請求項１３乃至請求項２０のいずれかに記載の４×４スイッチにおいて、
さらに４個のキャパシタを備え、
前記４個の入力端子に、それぞれ前記４個のキャパシタを直列に接続したことを特徴とする４×４スイッチ。
【請求項２２】
請求項１９または請求項２０のいずれかに記載の４×４スイッチにおいて、
さらに８個のキャパシタを備え、
前記４個の入力端子と前記４個の出力端子に、それぞれ前記８個のキャパシタを直列に接続したことを特徴とする４×４スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を任意の出力に切り替えて出力する多入力多出力スイッチに関し、電界効果トランジスタ（ＦＥＴ）等をオン／オフすることにより信号経路を切り替える多入力多出力スイッチ、特に２×２スイッチおよび４×４スイッチに関わる。
【背景技術】
【０００２】
多入力多出力スイッチは、ネットワークのノードにおける信号経路の切替等に使用される。従来のｎ入力ｎ出力スイッチは、ｎ個の１入力ｎ出力スイッチと、ｎ個のｎ入力１出力スイッチと、これらのスイッチ間を互いに接続するｎ２個の接続手段で構成されている。下記「特許文献１」に記されたこの従来例を図１９に示す。
【０００３】
ＦＥＴを用いたSingle-Pole  n-Throw（ＳＰｎＴ；単極ｎ投）スイッチは、広帯域、低消費電力および高速切替速度という特徴から、これらの多入力多出力スイッチに広く利用されている。このうち２×２スイッチとして下記「特許文献２」に記された従来例を図２０に示す。
【０００４】
この従来例の２×２スイッチは、入力端子１１１，１１２および出力端子２１１，２１２にそれぞれＳＰＤＴ（単極双投）スイッチ９１１、９１２、９２１，９２２を備え、これらのＳＰＤＴスイッチ間を４本のインタコネクション用伝送線路５１〜５４で接続することにより、スイッチマトリックスとして動作する構成となっている。また、各ＳＰＤＴスイッチ９１１，９１２，９２１，９２２は、シリーズ・シャントＦＥＴ構成となっており、例えばＳＰＤＴスイッチ９１１の場合には、シリーズＦＥＴ３１１とシャントＦＥＴ３１１ＳおよびシリーズＦＥＴ３１２とシャントＦＥＴ３１２Ｓとで構成されている。
【０００５】
この２×２スイッチの動作は以下の通りである。
【０００６】
入力端子１１１から入力される信号は、ＳＰＤＴスイッチ９１１に入力され、一方の出力側ＳＰＤＴスイッチ９２１への接続経路である伝送線路５１か、または他方の出力側ＳＰＤＴスイッチ９２２への接続経路である伝送線路５２かの何れかに出力される。
【０００７】
同様に、入力端子１１２から入力される信号は、ＳＰＤＴスイッチ９１２に入力され、一方の出力側ＳＰＤＴスイッチ９２１への接続経路である伝送線路５３か、または他の出力側ＳＰＤＴスイッチ９２２への接続経路である伝送線路５４の何れかに出力される。
【０００８】
ＳＰＤＴスイッチ９２１においては、伝送線路５１または伝送線路５３からのどちらか一方の信号を出力端子２１１に出力するように制御され、ＳＰＤＴスイッチ９２２においては、伝送線路５２または伝送線路５４からのどちらか一方の信号を出力端子２１２に出力するように制御される。
【０００９】
ここで、ＳＰＤＴスイッチ９１１および９２１中のＦＥＴのゲートバイアスは、ＳＰＤＴスイッチ９１１のシリーズＦＥＴ３１１、シャントＦＦＴ３１２Ｓと、ＳＰＤＴスイッチ９１２のシリーズＦＥＴ３２１，シャントＦＥＴ３２２Ｓとが制御端子６１から、ＳＰＤＴスイッチ９１１のシリーズＦＥＴ３１２、シャントＦＥＴ３１１Ｓと、ＳＰＤＴスイッチ９１２のシリーズＦＥＴ３２２、シャントＦＥＴ３２１Ｓとが制御端子６２からそれぞれ共通に印加できるようになっている。なお、出力端子２１１，２１２に接続されたＳＰＤＴスイッチ９２１，９２２中のＦＦＴにも同様に、２個の制御端子６１’、６２’からゲートバイアスを印加できる構成となっている。
【００１０】
シリーズ・シャントＦＥＴ構成のスイッチは、通過時にはシリーズＦＥＴをＯＮ、シャントＦＥＴをＯＦＦに制御し、遮断時にはシリーズＦＥＴをＯＦＦ、シャントＦＥＴをＯＮに制御する。従って、図２０に示した従来例では、制御端子６１、６１’および６２、６２’に相補的な電圧を印加することにより、（入力端子１１１から出力端子２１１、入力端子１１２から出力端子２１２）および（入力端子１１１から出力端子２１２、入力端子１１２から出力端子２１１）という２通りの通過状態を切り替えることができる構成となっている。
【００１１】
このＦＥＴスイッチを大規模化し、ＳＰｎＴスイッチを構成すれば、図１９に示したｎ入力ｎ出力スイッチを構成できるが、これらの従来例には以下の問題点がある。
【００１２】
まず第１に、シャントＦＥＴ３１１Ｓ、３１２Ｓ、３２１Ｓ、３２２Ｓにより信号通過経路がグランドに接続されているため、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号を通過させることや、レベルをシフトさせることができないという問題点である。
【００１３】
第２に、ＳＰｎＴスイッチを入出力の両方にそれぞれｎ個づつ配置しているため、回路規模が大きくなることに加えて、制御線の交差数が増大しアイソレーション特性が劣化してしまうという問題点である。また、この従来の構成により、ＯＦＦ経路のＦＥＴの電位を外部からしか与えることができないという問題点も生じる。例えば、（入力端子１１１から出力端子２１１、入力端子１１２から出力端子２１２）の通過状態の場合、ＯＦＦ経路のＦＥＴ３１２、３２２等の伝送線路側の電位は、シャントＦＥＴ３１２Ｓまたは３２２Ｓ経由でグランドと等電位になっている。したがって、シャントＦＥＴが存在しない場合には、高抵抗等でグランドに接続しておくか、あるいは外部から伝送線路５２または５３にバイアスを印加しておく以外に電位を与えることが出来ず、この抵抗による挿入損失の増大を招くことになる。電位を定めずこれら伝送線路の電位をフローティング状態にした場合には、アイソレーション特性の劣化を招くことになる。シャントＦＥＴを適用した場合には上記第１の問題点が残ったままになってしまう。
【００１４】
第３に、最小単位スイッチであるＳＰＤＴの規模をこれ以上大きくした場合、シリーズ・シャントＦＥＴ構成ではゲートバイアスを共通にすることが不可能になるため、各シリーズ／シャントＦＥＴ毎にゲートバイアス用制御線や制御端子が必要になり、これに伴う配線交差数の増大に起因するアイソレーション特性の劣化や、制御端子数の増大に伴う回路規模および実装困難性の増大を招いてしまうという問題点である。
【００１５】
第４にＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴでスイッチを構成した場合、正電源動作が困難であるという問題点である。
【００１６】
スイッチの特性で重要なのは、ＯＮ経路の挿入損失とＯＦＦ経路のアイソレーションである。このうち挿入損失は、主に使用するＦＥＴのＯＮ抵抗（ＲＯＮ）に依存し、アイソレーションは主にＦＥＴのＯＦＦ容量（Ｃｏｆｆ）に依存する。このため、高周波スイッチ用デバイスとしては、ＲｏｎとＣｏｆｆを低減できるＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴが多用されている。
【００１７】
しかしながら、一般的にＭＥＳＦＥＴやＨＥＭＴはディプレッション（ノーマリーオン）型ＦＥＴであるため、しきい値電圧（Ｖｔｈ）が負電圧となる。従って、従来例のようにシャントＦＥＴによりドレインおよびソースの電位が自動的に０Ｖになる場合には、ゲートバイアスが０Ｖの時ＦＥＴはＯＮ状態にあり、ＦＥＴをＯＦＦ状態にするにはＶｔｈより低い負電圧が必要とされ、制御回路に負電圧発生回路が必要になる。特に携帯端末においては、この負電圧発生回路が実装上大きな領域を占めるため、ＦＥＴスイッチの正電源動作が強く望まれている。
【００１８】
【特許文献１】特開平９−９３１２号公報
【特許文献２】特開平６−２３２６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は上記従来の問題点を解決し、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号を通過させることができ、簡易な構成で正電源動作も可能なスイッチを提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明請求項１においては、２個の入力端子と、第１および第２の２個の単極双投スイッチと、２個の出力端子と、第１乃至第４の４本の伝送線路とを備え、前記第１の単極双投スイッチの共通端子以外の２個の端子に、前記第１および第２の伝送線路の一端をそれぞれ接続し、前記第２の単極双投スイッチの共通端子以外の２端子に、前記第３および第４の伝送線路の一端をそれぞれ接続し、前記２個の入力端子は、前記第１および第２の単極双投スイッチの共通端子にそれぞれ１個づつ接続され、前記２個の出力端子は、前記第１および第３の伝送線路の他端と、前記第２および第４の伝送線路の他端とにそれぞれ１個づつ接続され、前記第１乃至第４の伝送線路の長さが、所望の動作周波数における線路内波長の１／３６以下である２×２スイッチについて規定している。
【００２１】
請求項２においては、請求項１に記載の２×２スイッチにおいて、前記２個の入力端子と前記２個の出力端子とを入れ替えた構成の２×２スイッチについて規定している。
【００２２】
請求項３においては、請求項１または請求項２のいずれかに記載の２×２スイッチにおいて、前記単極双投スイッチは、微小機械スイッチで構成された２×２スイッチについて規定している。
【００２３】
請求項４においては、請求項１または請求項２のいずれかに記載の２×２スイッチにおいて、前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２個の端子にそれぞれ接続された少なくとも２個のＦＥＴで構成された２×２スイッチについて規定している。
【００２４】
請求項５においては、２個の入力端子と、第１および第２の２個の単極双投スイッチと、２個の出力端子と、第１の２つの接続手段と、第２の２つの接続手段で構成され、前記第１の単極双投スイッチの共通端子以外の２端子と前記第２の単極双投スイッチの共通端子以外の２端子は、所定の間隔で互いに対向するように配置され、前記互いに対向して配置された第１の単極双投スイッチの共通端子以外の２個の端子と前記第２の単極双投スイッチの共通端子以外の２個の端子との互いに対向している端子同士を、前記第１の２つの接続手段でそれぞれ接続し、前記２個の入力端子は、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、前記第２の２つの接続手段は、一端が前記２個の出力端子に、他端が前記第１の２つの接続手段にそれぞれ接続され、前記第２の接続手段の一方は、前記第２の接続手段とは接続されていない前記第１の接続手段と交差した構成の２×２スイッチについて規定している。
【００２５】
請求項６においては、請求項５に記載の２×２スイッチにおいて、前記２個の入力端子と前記２個の出力端子とを入れ替えた構成の２×２スイッチについて規定している。
【００２６】
請求項７においては、請求項５または請求項６のいずれかに記載の２×２スイッチにおいて、前記単極双投スイッチは、微小機械スイッチで構成された２×２スイッチについて規定している。
【００２７】
請求項８においては、請求項５または請求項６のいずれかに記載の２×２スイッチにおいて、前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２個の端子に接続された少なくとも２個のＦＥＴで構成された２×２スイッチについて規定している。
【００２８】
請求項９においては、請求項１乃至請求項８のいずれかに記載の２×２スイッチにおいて、さらに２個の抵抗で構成された１組または２組の抵抗と、少なくとも１つの制御端子とを備え、前記各組に属する２個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、前記２個の入力端子、または前記２個の出力端子の少なくとも何れか一方に接続された構成の２×２スイッチについて規定している。
【００２９】
請求項１０においては、請求項９に記載の２×２スイッチにおいて、さらに前記１組または２組中の少なくとも１つの組に属する前記２個の抵抗を、２個のインダクタでそれぞれ置き換えた構成の２×２スイッチについて規定している。
【００３０】
請求項１１においては、請求項１乃至請求項１０のいずれかに記載の２×２スイッチにおいて、さらに２個のキャパシタを備え、前記２個の入力端子に、それぞれ前記２個のキャパシタを直列に接続した構成の２×２スイッチについて規定している。
【００３１】
請求項１２においては、請求項９または請求項１０のいずれかに記載の２×２スイッチにおいて、さらに４個のキャパシタを備え、前記２個の入力端子と前記２個の出力端子とに、それぞれ前記４個のキャパシタを直列に接続した構成の２×２スイッチについて規定している。
【００３２】
請求項１３においては、４個の入力端子と、４個の単極４投スイッチと、４個の出力端子と、第１の４つの接続手段と、第２の４つの接続手段と、両端を含む３つの接続点を有する第３の４つの接続手段とを備え、前記４個の単極４投スイッチは、それぞれ２個づつの単極４投スイッチからなる第１と第２のスイッチペアを形成し、前記スイッチペアを構成する単極４投スイッチは、共通端子以外の４個の端子側を所定の間隔で互いに対向して配置し、前記第１のスイッチペアの単極４投スイッチの互いに対向した前記共通端子でない４個の端子間同士を、前記第１の４つの接続手段でそれぞれ接続し、前記第２のスイッチペアの単極４投スイッチの互いに対向した前記共通端子でない４個の端子間同士を、前記第２の４つの接続手段でそれぞれ接続し、前記４個の入力端子は、前記４個の単極４投スイッチの共通端子にそれぞれ接続され、前記第３の４つの接続手段の両端のうちの一端である接続点は、前記４個の出力端子にそれぞれ接続され、前記第３の各々の接続手段の前記４個の出力端子に接続された接続点を除く２つの接続点は、前記第１の４つの接続手段のうちの互いに異なる１つの接続手段と前記第２の４つの接続手段のうちの互いに異なる１つの接続手段とにそれぞれ接続された構成の４×４スイッチについて規定している。
【００３３】
請求項１４においては、請求項１３に記載の４×４スイッチにおいて、前記４個の入力端子と前記４個の出力端子とは、当該４×４スイッチを形成している方形配置の各一辺にそれぞれ配置された構成の４×４スイッチについて規定している。
【００３４】
請求項１５においては、請求項１４に記載の４×４スイッチにおいて、前記入力端子とスイッチ間、または出力端子とスイッチ間、または入力および出力両端子とスイッチ間のいずれかの位置に線幅の広い低損失な伝送線路が接続されている構成の４×４スイッチについて規定している。
【００３５】
請求項１６においては、請求項１３乃至請求項１５のいずれかに記載の４×４スイッチにおいて、前記４個の入力端子と前記４個の出力端子を入れ替えた配置とした構成の４×４スイッチについて規定している。
【００３６】
請求項１７においては、請求項１３乃至請求項１６のいずれかに記載の４×４スイッチにおいて、前記単極４投スイッチは、微小機械スイッチで構成された４×４スイッチについて規定している。
【００３７】
請求項１８においては、請求項１３乃至請求項１６のいずれかに記載の４×４スイッチにおいて、前記単極４投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の４個の端子に接続された少なくとも４個のＦＥＴで構成された４×４スイッチについて規定している。
【００３８】
請求項１９においては、請求項１３乃至請求項１８のいずれかに記載の４×４スイッチにおいて、４個の抵抗で構成された１組または２組の第１の抵抗と、少なくとも１つの制御端子とを備え、前記各組に属する当該４個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、前記４個の入力端子、または前記４個の出力端子の少なくともどちらか一方に接続された４×４スイッチについて規定している。
【００３９】
請求項２０においては、請求項１９に記載の４×４スイッチにおいて、前記１組または２組中の少なくとも１つの組に属する４個の抵抗を、４個のインダクタで置き換えた構成の４×４スイッチについて規定している。
【００４０】
請求項２１においては、請求項１３乃至請求項２０のいずれかに記載の４×４スイッチにおいて、さらに４個のキャパシタを備え、前記４個の入力端子に、それぞれ前記４個のキャパシタを直列に接続した構成の４×４スイッチについて規定している。
【００４１】
請求項２２においては、請求項１９または請求項２０のいずれかに記載の４×４スイッチにおいて、さらに８個のキャパシタを備え、前記４個の入力端子と前記４個の出力端子に、それぞれ前記８個のキャパシタを直列に接続した構成の４×４スイッチについて規定している。
【発明の効果】
【００４２】
本発明に係わる２×２スイッチおよび４×４スイッチは、それぞれ従来例の半分づつの数、すなわち２個のＳＰＤＴスイッチおよび４個のＳＰ４Ｔスイッチで構成したことに加えて、各ＳＰＤＴスイッチおよびＳＰ４ＴスイッチをシリーズＦＥＴで構成し、さらに、各入力端子または出力端子に抵抗またはインダクタを接続したことを最も主要な特徴とする。
【００４３】
このため、スイッチ中の全てのＦＥＴのソース／ドレインの電位を入力端子の電位と同一にすることができるため、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号もそのまま通過させることができる。さらに入力端子に直列にキャパシタを接続した構成とすれば、入出力端子のどちらか一方からバイアスを印加することによりレベルシフト機能を付加することもできる。したがって、イーサネット（登録商標）用スイッチやルータの小型高性能化に資するところが大である。また、正電源動作も可能になるため、無線通信端末の小型高性能化にも寄与することができる。
【発明を実施するための最良の形態】
【００４４】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わる２×２スイッチを示す図である。本２×２スイッチは、２個の入力端子１１，１２と、２個のＳＰＤＴスイッチ９１，９２と、４つの接続手段１３１１、１３１２、１３２１、１３２２と、２個の出力端子２１，２２で構成されている。ＳＰＤＴスイッチ９１，９２は同一の構成であり、ＳＰＤＴスイッチ９１の場合、２つのＦＥＴ３１１，３１２と、これらのＦＥＴのゲートに接続された２つの抵抗４１１、４１２で構成される。ここで、入力端子１１および１２はＳＰＤＴスイッチの共通端子に接続され、ＦＥＴ３１１、３１２のソースまたはドレインの一方が共通端子に接続されることによりＳＰＤＴスイッチを構成する。また、接続手段１３１２と接続手段１３２２は、入出力端子を互いに対向して配置できるように、交差部１１において交差している。これらの接続手段は、ワイヤや配線等で構成することができる。なお、抵抗４１１、４１２の抵抗値は、入出力の特性インピーダンスと比較して非常に大きな値に設定されており、抵抗４１１と４２１、および抵抗４１２と４２２の一端は、制御端子６１、６２にそれぞれ接続されている。また、好ましくは、抵抗４１１，４２１、４１２、４２２の抵抗値は同一の値に設定される。図１の左右の実施の形態の相違は、入出力端子を入れ替えたことである。
【００４５】
ＦＥＴ３１１と３２１のゲートバイアスは制御端子６１から、ＦＥＴ３１２と３２２のゲートバイアスは制御端子６２からそれぞれ共通に印加される。従って、制御端子６１および６２に相補的な電圧を印加することにより、ＦＥＴ３１１と３２１を同時にＯＮまたはＯＦＦし、ＦＥＴ３１２と３２２を同時にＯＦＦまたはＯＮすることが可能になる。したがって、（入力端子１１から伝送線路５１２、入力端子１２から伝送線路５２２）または、（入力端子１１から伝送線路５１１、入力端子１２から伝送線路５２１）の２×２スイッチマトリックス動作を実現できる。
【００４６】
図２は、図１（ａ）のスイッチング動作時の等価回路を簡略化して示したものである。左側の図２（ａ）は、（入力端子１１から出力端子２１、入力端子１２から出力端子２２）への通過状態を、右側の図２（ｂ）は、（入力端子１１から出力端子２２、入力端子１２から出力端子２１）への通過状態を示し、ＯＮ状態のＦＥＴをＲｏｎで、ＯＦＦ状態のＦＥＴをＣｏｆｆで記している。
【００４７】
このように、全ての信号の通過経路は、シャントＦＥＴを使用していないためグランドに接続されていない。したがって、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号も通過させることができる。さらに、各入出力端子間は、抵抗Ｒｏｎを介して直流的に接続された状態となっているため、全てのＦＥＴのソース／ドレインが自動的に入出力端子と同電位となり、ＦＥＴの完全なＯＮ／ＯＦＦ動作を実現できることに加えて、任意の直流レベルを有する信号を、自動的にそのまま通過させることもできる。
【００４８】
図２０に示した従来例と比較すると、所要ＳＰＤＴスイッチ数ならびに所要制御線数が半分になっており、回路の小型化ならびに高アイソレーション化も図ることができる。さらに、本実施の形態の２×２スイッチにおいては、信号は１つのＦＥＴしか通過しないので、図２０に示した従来例と同一の挿入損失を実現するためには、各ＦＥＴのＯＮ抵抗値が２倍のものを適用することができる。従って、各ＦＥＴの所要ゲート幅を半分にすることができるので、回路をより一層小型化することが可能になる。
［第２の実施の形態］
図３は、本発明の第２の実施の形態に係わる２×２スイッチを示す図である。本実施の形態は、図１に例示した第１の実施の形態の変型例であり、高周波動作を容易にするため、等長のインタコネクション用伝送線路５１１、５１２、５２１、５２２を適用した点が異なっている。ここで、伝送線路の長さは好ましくは図４で説明するように線路内波長の１／３６以下とする。
【００４９】
以下、第２の実施の形態の動作を第１の実施の形態との相違を中心に説明する。
【００５０】
第１の伝送線路５１２と第２の伝送線路５２２は配線交差部１１において交差しているため、第１の実施の形態と同様に入出力端子を互いに対向して配置することが可能になっている。このような交差は、例えば誘電体や絶縁体を間に挟んだオーバーレイ構造や、第１の伝送線路５１２と第２の伝送線路５２２の一方を配線交差部１１１においてエアブリッジ配線とすることなどにより実現することができる。
【００５１】
また、インタコネクション用伝送線路５１１，５１２、５２１、５２２は長さが等しいため、２通りのスイッチング状態全てにおいて、挿入損失および信号の通過時間（通過位相）を揃えることが可能になっている。
【００５２】
ここで、（入力端子１１から出力端子２１、入力端子１２から出力端子２２）の通過状態の場合、第１の伝送線路５１２と第２の伝送線路５２２とがそれぞれＦＥＴ３１２と３２２のドレインまたはソース端で開放（オープン）状態に、（入力端子１１から出力端子２２、入力端子１２から出力端子２１）の通過状態の場合、第１の伝送線路５１１と第２の伝送線路５２１とがそれぞれＦＥＴ３１１と３２１のドレインまたはソース端で開放（オープン）状態になるため、これらの伝送線路の長さが動作周波数帯の波長に比べて無視できない長さである場合、オープンスタブとしてスイッチ特性の劣化を招いてしまう。
【００５３】
この様子をシミュレーションしたのが図４である。横軸にインタコネクション用の第１および第２の伝送線路（５１１、５１２、５２１，５２２）の長さ（対線路内波長）、縦軸に伝送線路長がゼロの時を基準にした挿入損失の劣化量、および反射損失、アイソレーションをプロットしている。この図を見ると、伝送線路が長くなればなる程、オープンスタブの影響が徐々に現われ、挿入損失が増大し、反射損失が減少することがわかる。一方、アイソレーションは反射損失の減少の裏返しで改善される。例えば、伝送線路の長さを線路内波長の１／３６以下にした場合、反射損失の劣化を３．５ｄＢ、挿入損失の劣化を０．１２ｄＢ以下に抑えることができる。
【００５４】
なお、図３に例示した第２の実施の形態に限定されることなく、入出力端子を入替えた構成でも構わない。
〔第３の実施の形態］
図５、図６は、本発明の第３の実施の形態に係わる２×２スイッチを示す図である。  
本実施の形態は、図３に例示した第２の実施の形態とは異なる実施の形態を提供するものである。本実施の形態の２×２スイッチを、図３に例示した第２の実施の形態との相違点を中心に説明する。
【００５５】
本実施の形態の２×２スイッチは、それぞれ２つづつの入力端子および出力端子と、共通端子以外の２つの端子を互いに向い合せにして配置した２つのＳＰＤＴスイッチ９１，９２で構成されている。ＳＰＤＴスイッチ９１，９２は同一の構成であり、ＳＰＤＴスイッチ９１の場合、２つのＦＥＴ３１１、３１２と、これらのＦＥＴのゲートに接続された２つの抵抗４１１，４１２で構成される。ここで、ＦＥＴ３１１、３１２のソースまたはドレインの一方が共通端子に接続されることによりＳＰＤＴスイッチを構成する。なお、抵抗４１１，４１２の抵抗値は、入出力の特性インピーダンスと比較して非常に大きな値に設定されており、抵抗４１１と４２１、および抵抗４１２と４２２の一端は、制御端子６１１，６１２にそれぞれ接続される。好ましくは、抵抗４１１，４２１，４１２、４２２の抵抗値は同一に設定される。
【００５６】
図５に示した実施の形態は、ＳＰＤＴスイッチ９１，９２中の各ＦＥＴ３１１と３１２、３２１と３２２のドレインまたはソース端子側を所定の間隔で互いに向い合せにして配置し、ＦＥＴ３１１と３２２のドレインまたはソース端子と、ＦＥＴ３１２と３２１のドレインまたはソース端子を、それぞれ互いに接続したことに加えて、ＦＥＴ３１２と３２１のドレインまたはソース端子と交差して、ＦＥＴ３１１と３２２のドレインまたはソース端子と入力端子１１および入力端子１２とをそれぞれ接続したことを最も主要な特徴とする。なお、この交差により、入出力端子をそれぞれ対向して配置することが可能になっている。これらの接続には、ワイヤや配線等を適用することができる。本実施の形態は、図３に例示した第２の実施の形態と比較して、ＳＰＤＴスイッチ９１、９２間の接続長を短縮できるため、スイッチ動作のより一層の広帯域／高周波化、ならびに回路の小型化を図ることができる。
【００５７】
図６に示した実施の形態の２×２スイッチは、高周波動作を容易にするため、ＦＥＴ３１１と３２２のドレインまたはソース端子と、ＦＥＴ３１２と３２１のドレインまたはソース端子を、それぞれ伝送線路５３１、５３２と、伝送線路５４１，５４２で互いに接続したことに加えて、伝送線路５５により伝送線路５４１と交差して、出力端子２１へ接続していること、ならびに、入出力伝送線路１２１１、１２１２、１２１２，１２２２に導体幅の広い低損失な伝送線路を適用し、さらにこれらの入出力伝送線路を互いに真向かいに対向して配置された入出力端子に接続できるように屈曲させていることを最も主要な特徴とする。なお、ゲート用抵抗とゲートバイアス用制御線は図示していない。なお、図６において黒く塗りつぶした丸印は接続部分を示しており、点で灰色を示した四角な部分１１は接続していない交差部分を示している。
【００５８】
これにより、入出力伝送線路の引き回しによる挿入損失の増加を最小限に抑えた構成でパッケージヘの実装が容易なレイアウトとすることができる。
【００５９】
なお、図５、図６に例示した実施の形態に限定されることなく、入出力端子を互いに入替えた構成でも構わない。
［第４の実施の形態］
図７〜図１０は、本発明の第４の実施の形態に係わる２×２スイッチを示す図である。本実施の形態の２×２スイッチは、図３、図５、図６に例示した第２、第３の実施の形態の２×２スイッチに、入力端子側に接続された抵抗４５１，４５２等および制御端子６３を追加した構成となっており、以下、第２、第３の実施の形態との相違を中心に説明する。
【００６０】
図７に示した実施の形態の２×２スイッチは、図３に例示した２×２スイッチに、抵抗４５１，４５２の一端を制御端子６３に接続し、他端をそれぞれ入力端子１１，１２に接続して構成している。なお抵抗４５１、４５２の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。これにより、制御端子６３から全てのＦＥＴ３１１，３１２、３２１，３２２のソースおよびドレインに同一のバイアス電圧を印加することができる。本実施の形態においては、入力端子側に抵抗４５１、４５２を介して制御端子６３を接続したが、これら抵抗は出力側に設けても差し支えない。
【００６１】
図８に示した実施の形態の２×２スイッチは、図３に例示した２×２スイッチに、インダクタ７１，７２の一端を制御端子６３１、６３２に接続し、他端をそれぞれ出力端子２１，２２に接続して構成している。なおインダクタ７１，７２のインダクタンスは、そのインピーダンスが所望の帯域において入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。これにより、制御端子６３１，６３２から全てのＦＥＴ３１１、３１２、３２１、３２２のソースおよびドレインに同一のバイアス電圧を印加することができる。さらに、直流成分を含む信号を通過させる場合、ＦＥＴのＯＮ抵抗等に起因する直流レベルの変動を、制御端子６３１または６３２からバイアス電圧を印加することにより抑制することも可能になる。これは、ＦＥＴを通過する際に生じる電圧降下を、制御端子６３１，６３２からのバイアスにより補償することが可能になるためである。また、図８においては出力端子側にインダクタを接続したが、これらを入力端子側に接続しても差し支えない。
【００６２】
図９に示した実施の形態の２×２スイッチは、図５に例示した２×２スイッチに、抵抗４５１，４５２の一端を制御端子６３に接続し、他端をそれぞれキャパシタ８１１，８１２に接続し、さらに入力端子１１，１２に直列にキャパシタ８１１、８１２を接続して構成している。なお抵抗４５１、４５２の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。また、キャパシタ８１１、８１２の容量値は、そのインピーダンスが使用する信号帯域において入出力の特性インピーダンスと比較して十分小さな値となっており、好ましくは同一の値に設定される。キャパシタ８１１、８１２を個別部品による外付けの構成とすれば、大容量値のキャパシタを容易に適用することができるため、直流に近い低周波成分を有する信号も劣化なく通過させることが可能になる。これにより、制御端子６３から全てのＦＥＴ３１１，３１２、３２１、３２２のソースおよびドレインに同一のバイアス電圧を印加することができると同時に、べースバンド信号を任意の直流レベルにレベルシフトして出力することが可能になる。制御端子６３にプラスの電圧を印加すればプラスのＤＣオフセット電圧を有する信号を出力することができ、マイナスの電圧を印加すればマイナスのＤＣオフセット電圧を有する信号を出力することができることになる。従って、入力されたべースバンド信号を、後段に接続される装置のインターフェースに合わせて、例えばＤＣオフセット電圧が＋０．５Ｖや−０．５Ｖ等にレベルシフトして出力することが可能になる。なお、ここで抵抗４５１、４５２の代わりにインダクタを用いることも可能であるが、この場合は、インダクタのインピーダンスが使用する周波数帯域で入出力インピーダンスに比べて十分大きいことが必要である。
【００６３】
図１０に示した実施の形態の２×２スイッチは、図６に例示した２×２スイッチに、抵抗４５１，４５２の一端を制御端子６３に接続し、他端をそれぞれキャパシタ８２１，８２２および伝送線路１２２１、１２２２の接続点に接続し、さらに入力端子１１，１２および出力端子２１，２２に直列にキャパシタ８１１、８１２、８２１、８２２を接続して構成している。なお抵抗４５１、４５２の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは互いに同一の値に設定される。また、キャパシタ８１１、８１２、８２１，８２２の容量値は、そのインピーダンスが使用する信号帯域において入出力の特性インピーダンスと比較して十分小さな値となっており、好ましくは互いに同一の値に設定される。キャパシタ８１１、８１２、８２１、８２２を個別部品による外付けの構成とすれば、大容量値のキャパシタを容易に適用することができるため、直流に近い低周波成分を有する信号も劣化なく通過させることが可能になる。これにより、外部と独立して制御端子６３から全てのＦＥＴ３１１、３１２、３２１、３２２のソースおよびドレインに同一のバイアス電圧を印加することができる。したがって、しきい値電圧（Ｖｔｈ）が負電圧であるディプレッション（ノーマリーオン）型ＦＥＴを用いた場合においても、ＦＥＴのソースおよびドレインの電位を持ち上げることができ、正電源動作が可能になる。これにより、低ＯＮ抵抗かつ低ＯＦＦ容量の特長を有するＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴを使用しても正電源動作が可能になり、特に携帯端末装置の小型化／高性能化を図ることができる。
【００６４】
なお、図７〜図１０に例示した実施の形態に限定されることなく、入出力端子を互いに入替えた構成や、抵抗の代わりにインダクタ、逆にインダクタの代わりに抵抗を備えた構成や入出力端子の全てに抵抗やインダクタを備えた構成であっても構わない。
［第５の実施の形態］
図１１（ａ）および（ｂ）は、本発明の第５の実施の形態に係わる４×４スイッチを示す図である。図１１（ａ）に示す４×４スイッチは、４個の入力端子１１〜１４と、４個のＳＰ４Ｔスイッチ１０１〜１０４と、１６個の接続手段と、４個の出力端子２１〜２４で構成されている。ＳＰ４Ｔスイッチ１０１〜１０４は全て同一の構成であり、ＳＰ４Ｔスイッチ１０１の場合、４つのＦＥＴ３１１〜３１４と、これらのＦＥＴのゲートに接続された４つの抵抗４１１〜４１４で構成される。ここで、ＦＥＴ３１１〜３１４のソースまたはドレインの一方が共通端子に接続されることによりＳＰ４Ｔスイッチを構成する。また、これらの接続手段は、ワイヤあるいは配線等で構成することができる。なお、抵抗４１１〜４１４の抵抗値は、入出力の特性インピーダンスと比較して非常に大きな値に設定され、好ましくは、抵抗４１１〜４１４、４２１〜４２４、４３１〜４３４、４４１〜４４４の抵抗値は同一の値に設定される。図１１（ｂ）は、図１１（ａ）における入出力端子を入れ替えたことである。ゲートバイアス用の制御線と制御端子は図示していない。
【００６５】
この４×４スイッチは、各ＳＰ４Ｔ中のＦＥＴのうち１つがＯＮ、残りの３つがＯＦＦとなるように制御される。図１２は、（入力端子１１から出力端子２４、入力端子１２から出力端子２３、入力端子１３から出力端子２２、入力端子１４から出力端子２１）という通過状態に制御された時の等価回路を簡略化して示したものである。
【００６６】
このように、全ての信号の通過経路は、シャントＦＥＴを使用していないためグランドに接続されていない。したがって、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号も通過させることができる。さらに、各入出力端子間は、抵抗Ｒｏｎを介して直流的に接続された状態となっているため、全てのＦＥＴのソースおよびドレインが自動的に入出力端子と同電位となり、ＦＥＴの完全なＯＮ／ＯＦＦ動作を実現できることに加えて、任意の直流レベルを有する信号を、自動的にそのまま通過させることができる。
［第６の実施の形態］
図１３、図１４は、本発明の第６の実施の形態に係わる４×４スイッチを示す図である。本実施の形態の４×４スイッチは、それぞれ４つづつの入力および出力端子と、共通端子以外の４つの端子を互いに向い合せにして配置した４つのＳＰ４Ｔスイッチ１０１〜１０４で構成されている。ＳＰ４Ｔスイッチ１０１〜１０４は全て同一の構成であり、ＳＰ４Ｔスイッチ１０１の場合、４つのＦＥＴ３１１〜３１４と、これらのＦＦＴのゲートに接続された４つの抵抗４１１〜４１４で構成される。ここで、ＦＥＴ３１１〜３１４のソースまたはドレインの一方が共通端子として接続されることによりＳＰ４Ｔスイッチを構成する。なお、抵抗４１１〜４１４の抵抗値は、入出力の特性インピーダンスと比較して非常に大きな値に設定され、好ましくは、抵抗４１１〜４１４、４２１〜４２４、４３１〜４３４、４４１〜４４４の抵抗値は同一の値に設定される。ゲートバイアス用の制御線と制御端子は図示していない。図１２および図１３において、黒く塗りつぶした丸印は接続部分を、点により灰色を示した丸印は接続しない交差部分を示している。
【００６７】
図１３に示した実施の形態の４×４スイッチは、第１のスイッチペアを形成するＳＰ４Ｔスイッチ１０１と１０４、および第２のスイッチペアを形成するＳＰ４Ｔスイッチ１０２と１０３中の各ＦＥＴのドレインまたはソース端子側を所定の間隔で互いに向い合せにして配置し、互いに対向したＦＦＴのドレインまたはソース端子同士を、それぞれ第１の伝送線路５１１〜５１６および５２１〜５２６で接続したことに加えて、第１の伝送線路５１１〜５１６と５２１〜５２６との間を、第１のスイッチペアと第２のスイッチペアからそれぞれ１ケ所づつ選んで、第２の伝送線路５３１〜５３４で接続したことに最も主要な特徴がある。これらの接続は、ワイヤや配線等を適用することができる。
【００６８】
このような構成とすることにより、各ＳＰ４Ｔスイッチ間のインタコネクションを極めてコンパクトに、かつその接続長も非常に短くできるため、スイッチの小型化、低損失化、および広帯域化を図ることができる。
【００６９】
さらに、第３の伝送線路５３５〜５３７を適用することにより、４×４スイッチの一辺に集められた出力端子２１〜２４への接続が可能になっている。
【００７０】
ここで、第１の伝送線路と第２、第３の伝送線路は、接続点以外では互いに交差した構成となっている。このような交差は、例えば誘電体や絶縁体を間に挟んだオーバーレイ構造や、第１の伝送線路と、第２および第３の伝送線路の一方を配線交差部においてエアブリッジ配線とすることなどにより実現することができる。
【００７１】
図１３に示した本第６の実施の形態では、ＳＰ４ＴスイッチをシリーズＦＥＴのみで構成したことにより、信号経路をグランドから切り離すことができるため、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号も通過させることが可能になる。従来例の構成と比較すると、信号が通過するスイッチが１つだけで済むように構成できることから、所要スイッチ数の削減による回路の小型化を達成できる。また、シリーズＦＥＴのみで構成したことと所要スイッチ数を削減したことにより、所要制御線数を大幅に減らすことができるため、高アイソレーション化と回路サイズの小型化を実現できる。さらに各ＦＥＴの所要ゲート幅を半分にすることができるので、回路をより一層小型化することが可能になる。
【００７２】
図１４に示した実施の形態の４×４スイッチは、図１３に例示した４×４スイッチにおけるインターコネクション用の伝送線路よりも導体幅の広い低損失な入出力伝送線路１２１１〜１２１４、１２２１〜１２２４を適用し、さらにこれらの入出力伝送線路を互いに真向かいに対向して配置された入出力端子に接続できるように屈曲させていることを最も主要な特徴とする。
【００７３】
これにより、入出力伝送線路の引き回しによる挿入損失の増加を最小限に抑えた構成でパッケージヘの実装が容易なレイアウトとすることができる。
【００７４】
なお、図１３、図１４に例示した実施の形態に限定されることなく、入出力端子を入替えた構成でも構わない。
［第７の実施の形態］
図１５〜図１８は、本発明の第７の実施の形態に係わる４×４スイッチを示す図である。
【００７５】
本実施の形態の４×４スイッチは、図１４に例示した第６の実施の形態の４×４スイッチに、抵抗４５１〜４５４等および制御端子６３を追加した構成となっており、第６の実施の形態との相違を中心に説明する。
【００７６】
図１５に示した実施の形態の４×４スイッチは、図１４に例示した４×４スイッチに、抵抗４５１〜４５４の一端を制御端子６３に接続し、他端をそれぞれ入力端子１１〜１４に接続して構成している。なお抵抗４５１〜４５４の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。これにより、制御端子６３から全てのＦＥＴ３１１〜３１４、３２１〜３２４、３３１〜３３４、３４１〜３４４のソース／ドレインに同一のバイアス電圧を印加することができる。
【００７７】
図１６に示した実施の形態の４×４スイッチは、図１４に例示した４×４スイッチに、インダクタ７１〜７４の一端を制御端子６３１〜６３４に接続し、他端をそれぞれ出力端子２１〜２４に接続して構成している。なおインダクタ７１〜７４のインダクタンスは、そのインピーダンスが所望の帯域において入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。これにより、制御端子６３１〜６３４から全てのＦＥＴ３１１〜３１４、３２１〜３２４、３３１〜３３４、３４１〜３４４のソース／ドレインに同一のバイアス電圧を印加することができる。さらに、直流成分を含む信号を通過させる場合、ＦＥＴのＯＮ抵抗等に起因する直流レベルの変動を、制御端子６３１〜６３４からバイアス電圧を印加することにより抑制することも可能になる。これは、ＦＥＴを通過する際に生じる電圧降下を、制御端子６３からのバイアスにより補償することが可能になるためである。図１６においては各インダクタごとに制御端子を個別に設けているが、この制御端子は各インダクタ共通として１個にしても差し支えない。
【００７８】
図１７に示した実施の形態の４×４スイッチは、図１４に例示した４×４スイッチに、抵抗４５１〜４５４の一端を制御端子６３に接続し、他端をそれぞれキャパシタ８１１〜８１４と伝送線路１２１１〜１２１４との接続点に接続し、さらに入力端子１１〜１４に直列にキャパシタ８１１〜８１４を接続して構成している。なお抵抗４５１〜４５４の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。また、キャパシタ８１１〜８１４の容量値は、そのインピーダンスが使用する信号帯域において入出力の特性インピーダンスと比較して十分小さな値となっており、好ましくは同一の値に設定される。キャパシタ８１１〜８１４を個別部品による外付けの構成とすれば、大容量値のキャパシタを容易に適用することができるため、直流に近い低周波成分を有する信号も劣化なく通過させることが可能になる。これにより、制御端子６３から全ての８１１〜８１４、８２１〜８２４のソース／ドレインに同一のバイアス電圧を印加することができると同時に、べースバンド信号を任意の直流レベルにレベルシフトして出力することが可能になる。制御端子６３にプラスの電圧を印加すればプラスのＤＣオフセット電圧を有する信号を出力することができ、マイナスの電圧を印加すればマイナスのＤＣオフセット電圧を有する信号を出力することができることになる。従って、入力されたべースバンド信号を、後段に接続される装置のインターフェースに合わせて、例えばＤＣオフセット電圧が＋０．５Ｖや−０．５Ｖ等にレベルシフトして出力することが可能になる。なお、この場合においても、抵抗４５１乃至４５４の代わりにインダクタを用いることは可能であるが、この場合はインダクタのインピーダンスが使用する周波数帯域における入出力インピーダンスに比べて十分大きいことが必要である。
【００７９】
図１８に示した実施の形態の４×４スイッチは、図１４に例示した４×４スイッチに、抵抗４５１〜４５４の一端を制御端子６３に接続し、他端をキャパシタ８２１〜８２４と伝送線路１２２１〜１２２４との接続点にそれぞれ接続し、さらに入力端子１１〜１２および出力端子２１〜２２に直列にキャパシタ８１１〜８１４、８２１〜８２４を接続して構成している。なお抵抗４５１〜４５４の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。また、キャパシタ８１１〜８１４、８２１〜８２４の容量値は、そのインピーダンスが使用する信号帯域において入出力の特性インピーダンスと比較して十分小さな値となっており、好ましくは同一の値に設定される。キャパシタ８１１〜８１４、８２１〜８２４を個別部品による外付けの構成とすれば、大容量値のキャパシタを容易に適用することができるため、直流に近い低周波成分を有する信号も劣化なく通過させることが可能になる。これにより、外部と独立して制御端子６３から全てのＦＥＴ３１１〜３１４、３２１〜３２４、３３１〜３３４、３４１〜３４４のソースおよびドレインに同一のバイアス電圧を印加することができる。したがって、しきい値電圧（Ｖｔｈ）が負電圧であるディプレッション（ノーマリーオン）型ＦＥＴを用いた場合においても、ＦＥＴのソースおよびドレインの電位を持ち上げることができ、正電源動作が可能になる。これにより、低ＯＮ抵抗かつ低ＯＦＦ容量の特長を有するＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴを使用しても正電源動作が可能になり、特に携帯端末装置の小型化／高性能化を図ることができる。
【００８０】
なお、図１５〜図１８に例示した実施の形態に限定されることなく、入出力端子を入替えた構成や、抵抗の代わりにインダクタ、逆にインダクタの代わりに抵抗を備えた構成や入出力端子の全てに抵抗やインダクタを備えた構成であっても構わない。
［その他の実施の形態］
本実施の形態に例示した２×２スイッチおよび４×４スイッチ中のＳＰＤＴスイッチやＳＰ４Ｔスイッチは、ＦＥＴに代わり、微小機械スイッチ（ＭＥＭＳ：Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃａｎｉｃａ１  Ｓｗｉｔｃｈ）で構成しても構わない。この場合、ＦＥＴを用いた構成と比較して、制御電圧が大きくなり、切替時間が遅くなるというデメリットがあるものの、スイッチの低損失化および高アイソレーション化を図ることができる。また、本実施の形態に例示した２×２スイッチおよび４×４スイッチの一部または全ては、好ましくは半導体基板に集積される。さらに、本実施の形態に例示した２×２スイッチおよび４×４スイッチに限定されることなく、より多入力多出力のスイッチであってもよい。例えば、単位スイッチとしてＳＰ８Ｔスイッチを使用し、本実施の形態に例示した４×４スイッチなどと同様の手法を適用すれば、８×８スイッチを構成できることは容易に類推し得る。
【図面の簡単な説明】
【００８１】
【図１】第１の実施の形態の２×２スイッチを示す回路構成図。
【図２】第１の実施の形態の２×２スイッチの２通りの状態を示す簡易等価回路図。
【図３】第２の実施の形態の２×２スイッチを示す回路構成図。
【図４】第２の回路のシミュレーションによる特性図。
【図５】第３の実施の形態の２×２スイッチを示す回路構成図。
【図６】第３の実施の形態の変型例の２×２スイッチを示す回路構成図。
【図７】第４の実施の形態の２×２スイッチを示す第の回路構成図。
【図８】第４の実施の形態の２×２スイッチを示す第２の回路構成図。
【図９】第４の実施の形態の２×２スイッチを示す第３の回路構成図。
【図１０】第４の実施の形態の２×２スイッチを示す第４の回路構成図。
【図１１】第５の実施の形態の４×４スイッチを示す回路構成図。
【図１２】第５の実施の形態の４×４スイッチの１つの通過状態を示す簡易等価回路図。
【図１３】第６の実施の形態の４×４スイッチを示す回路構成図。
【図１４】第６の実施の形態の４×４スイッチの変形例を示す回路構成図。
【図１５】第７の実施の形態の４×４スイッチを示す第１の回路構成図。
【図１６】第７の実施の形態の４×４スイッチを示す第２の回路構成図。
【図１７】第７の実施の形態の４×４スイッチを示す第３の回路構成図。
【図１８】第７の実施の形態の４×４スイッチを示す第４の回路構成図。
【図１９】従来のｎ入力ｎ出力スイッチを示す回路構成図。
【図２０】従来の２×２スイッチを示す回路構成図。
【符号の説明】
【００８２】
１１、１２：入力端子
２１、２２：出力端子
３１１〜３４４：ＦＥＴ
４１１〜４５４：抵抗
５１〜５４、５１１〜５３４：伝送線路
６１〜６３、６３１〜６３４：制御端子
７１〜７４：インダクタ
８２１〜８２４：キャパシタ
９１〜９２：ＳＰＤＴスイッチ
１０１〜１０４：ＳＰ４Ｔスイッチ
１１：配線交差部（クロスオーバー）
１２１１〜１２２４：入出力用伝送線路
１３１１〜１３２２：接続手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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