(57)【要約】【課題】  セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域それぞれのフィールド酸化膜の突出部によってこれらの領域間に誘発されるＥＦＨ差を改善させて工程の安定性を確保し、素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】  セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板を提供する段階と、それぞれの領域に形成されるゲート酸化膜のトポロジー差によって、セル領域及び低電圧トランジスタ領域それぞれの半導体基板には高ＥＦＨのフィールド酸化膜を形成し、高電圧トランジスタ領域の半導体基板には低ＥＦＨのフィールド酸化膜を形成する段階と、フィールド酸化膜のリセス工程で高ＥＦＨのフィールド酸化膜を一定の厚さエッチングすることにより、領域に形成されたフィールド酸化膜のＥＦＨを同一或いは類似にする段階とを含む。【選択図】      図６
2005150678.tif 000002
【特許請求の範囲】
【請求項１】
セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板を提供する段階と、
前記領域それぞれに形成されるゲート酸化膜のトポロジー差によって、前記セル領域及び前記低電圧トランジスタ領域それぞれの半導体基板には高ＥＦＨのフィールド酸化膜を形成し、前記高電圧トランジスタ領域の半導体基板には低ＥＦＨのフィールド酸化膜を形成する段階と、
フィールド酸化膜のリセス工程で前記高ＥＦＨのフィールド酸化膜を一定の厚さエッチングすることにより、前記領域に形成された前記フィールド酸化膜のＥＦＨを同一或いは類似にする段階とを含むフラッシュメモリ素子の製造方法。
【請求項２】
前記ゲート酸化膜はセルゲート酸化膜、高電圧ゲート酸化膜及び低電圧ゲート酸化膜であるが、前記高電圧ゲート酸化膜は厚さ３００Å〜５００Åと厚く、前記低電圧ゲート酸化膜及び前記セルゲート酸化膜それぞれは厚さ１００Å以下と薄いことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記フィールド酸化膜はセルフアラインシャロートレンチアイソレーション工程で形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記フィールド酸化膜のリセス工程は、
前記低ＥＦＨのフィールド酸化膜が形成された前記高電圧トランジスタ領域を覆うフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして前記高ＥＦＨのフィールド酸化膜をＢＯＥ溶液で一定の厚さエッチングする段階と、
ＰＩＲＡＮＨＡ洗浄溶液を用いて前記フォトレジストパターン及び有機汚染物を除去する段階と、
ＳＣ−１洗浄溶液を用いてパーティクル及び有機汚染物を除去する段階とを含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記フォトレジストパターンは８０℃〜１４０℃の温度でディスカム工程によって硬化させることを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記ＢＯＥ溶液はＮＨ４ＦとＨＦが９：１、１００：１又は３００：１の割合で混合されたことを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記ＢＯＥ溶液を用いたフィールド酸化膜のエッチングターゲットは、前記低ＥＦＨのフィールド酸化膜と前記高ＥＦＨのフィールド酸化膜とのＥＦＨ差によって設定することを特徴とする請求項４記載のフラッシュメモリ素子の製造方法。
【請求項８】
セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板上にセルゲート酸化膜、高電圧ゲート酸化膜及び低電圧ゲート酸化膜を形成する段階と、
前記ゲート酸化膜上に第１ポリシリコン層及び窒化膜を形成する段階と、
前記窒化膜、前記第１ポリシリコン層、前記ゲート酸化膜及び前記半導体基板を順次エッチングして前記領域それぞれに多数の素子隔離用トレンチを形成する段階と、
前記トレンチを含んだ全体構造上に酸化膜を蒸着した後、研磨工程で前記酸化膜と前記窒化膜を一定の厚さ研磨することにより、前記セル領域及び前記低電圧トランジスタ領域それぞれの半導体基板には高ＥＦＨのフィールド酸化膜を形成し、前記高電圧トランジスタ領域の半導体基板には低ＥＦＨのフィールド酸化膜を形成する段階と、
前記研磨工程後に残留する窒化膜を除去する段階と、
フィールド酸化膜のリセス工程で前記高ＥＦＨのフィールド酸化膜を一定の厚さエッチングすることにより、前記領域に形成された前記フィールド酸化膜のＥＦＨを同一或いは類似にする段階と、
前記ＥＦＨが同一或いは類似であるフィールド酸化膜を含んだ前記第１ポリシリコン層上に第２ポリシリコン層を形成する段階とを含むフラッシュメモリ素子の製造方法。
【請求項９】
セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板上にセルゲート酸化膜、高電圧ゲート酸化膜及び低電圧ゲート酸化膜を形成する段階と、
前記ゲート酸化膜上に第１ポリシリコン層及び窒化膜を形成する段階と、
前記窒化膜、前記第１ポリシリコン層、前記ゲート酸化膜及び前記半導体基板を順次エッチングして前記領域それぞれに多数の素子隔離用トレンチを形成する段階と、
前記トレンチを含んだ全体構造上に酸化膜を蒸着した後、研磨工程で前記酸化膜と前記窒化膜を一定の厚さ研磨することにより、前記セル領域及び前記低電圧トランジスタ領域それぞれの半導体基板には高ＥＦＨのフィールド酸化膜を形成し、前記高電圧トランジスタ領域の半導体基板には低ＥＦＨのフィールド酸化膜を形成する段階と、
フィールド酸化膜のリセス工程で前記高ＥＦＨのフィールド酸化膜を一定の厚さエッチングすることにより、前記領域に形成された前記フィールド酸化膜のＥＦＨを同一或いは類似にする段階と、
前記研磨工程及び前記フィールド酸化膜のリセス工程後に残留する窒化膜を除去する段階と、
前記ＥＦＨが同一或いは類似のフィールド酸化膜を含んだ前記第１ポリシリコン層上に第２ポリシリコン層を形成する段階とを含むフラッシュメモリ素子の製造方法。
【請求項１０】
前記高電圧ゲート酸化膜は３００Å〜５００Åの厚さに形成し、前記低電圧ゲート酸化膜及び前記セルゲート酸化膜それぞれは１００Å以下の厚さに形成し、前記第１ポリシリコン層は３００Å〜７００Åの厚さに形成し、前記窒化膜は厚さ８００Å〜１２００Åの厚さに形成することを特徴とする請求項８又は９記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記残留した窒化膜の除去工程では、ＨＦが添加された酸化物エッチング溶液で表面を前処理し、Ｈ３ＰＯ４が添加された溶液で除去する請求項８又は９記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記フィールド酸化膜のリセス工程は、
前記低ＥＦＨのフィールド酸化膜が形成された前記高電圧トランジスタ領域を覆うフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして前記高ＥＦＨのフィールド酸化膜をＢＯＥ溶液で一定の厚さエッチングする段階と、
ＰＩＲＡＮＨＡ洗浄溶液を用いて前記フォトレジストパターン及び有機汚染物を除去する段階と、
ＳＣ−１洗浄溶液を用いてパーティクル及び有機汚染物を除去する段階とを含むことを特徴とする請求項８又は９記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記フォトレジストパターンは８０℃〜１４０℃の温度でディスカム工程によって硬化させることを特徴とする請求項１２記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記ＢＯＥ溶液はＮＨ４ＦとＨＦが９：１、１００：１又は３００：１の割合で混合されたことを特徴とする請求項１２記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記ＢＯＥ溶液を用いたフィールド酸化膜のエッチングターゲットは、前記低ＥＦＨのフィールド酸化膜と前記高ＥＦＨのフィールド酸化膜とのＥＦＨ差によって設定することを特徴とする請求項１２記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特にセルフアラインシャロートレンチアイソレーション（Self Align Shallow Trench Isolation;ＳＡ−ＳＴＩ）スキーム（scheme）を適用するフラッシュメモリ素子において、セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域それぞれのＥＦＨ（Effective Field Oxide Height）差（variation）を改善させることが可能なフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、素子の特性上、セルを駆動させるための高電圧トランジスタと低電圧トランジスタを備える。高電圧トランジスタのゲート酸化膜は厚さが厚く、低電圧トランジスタのゲート酸化膜は厚さが薄く、セルのゲート酸化膜は厚さが低電圧トランジスタのゲート酸化膜のそれと同一或いは類似である。例えば、１２０ｎｍ級ＮＡＮＤフラッシュメモリ素子は、セルのゲート酸化膜が約８０Åの厚さを有し、高電圧トランジスタのゲート酸化膜が約３５０Åの厚さを有し、低電圧トランジスタのゲート酸化膜が約８０Åの厚さを有する。各領域において、酸化膜の厚さ差によるトポロジー（topology）差は、後続工程であるフィールド酸化膜形成のための化学的機械的研磨（ＣＭＰ）工程後、高電圧トランジスタ領域に対してセル領域又は低電圧トランジスタ領域とのＥＦＨ差を誘発させる。ここで、ＥＨＦとは、フローティングゲート用第１ポリシリコン層とフローティングゲート用第２ポリシリコン層との界面から上方に突出したフィールド酸化膜の有効高さを意味する。
【０００３】
図１はセルフアラインシャロートレンチアイソレーションスキームを適用する従来のフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【０００４】
図１を参照すると、まず、セル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶが定義された半導体基板１１を提供する。高電圧トランジスタ領域ＨＶの半導体基板１１上には高電圧ゲート酸化膜１２Ｈを厚く形成し、低電圧トランジスタ領域ＬＶ及びセル領域ＣＥＬＬの半導体基板１１上には低電圧ゲート酸化膜１２Ｌ及びセルゲート酸化膜１２Ｃをそれぞれ薄く形成する。酸化膜１２Ｃ、１２Ｈ及び１２Ｌ上にフローティングゲート用第１ポリシリコン層１３を形成する。ＳＡ−ＳＴＩ工程を行って半導体基板１１に多数の素子隔離用トレンチ１５を形成し、トレンチ１５内に素子隔離用酸化物を充填してフィールド酸化膜１６０を形成する。フィールド酸化膜１６０を含んだ全体構造上にフローティングゲート用第２ポリシリコン層１７を形成する。図示してはいないが、その後、フローティングゲート用マスクを用いたエッチング工程、誘電体膜形成工程、コントロールゲート用導電層形成工程及びコントロールゲート用マスクを用いたエッチング工程を行って各領域ＣＥＬＬ、ＨＶ及びＬＶにゲートを形成する。
【０００５】
上述した従来の方法でフラッシュメモリ素子を製造する場合、セル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶそれぞれに形成される酸化膜１２Ｃ、１２Ｈ及び１２Ｌのトポロジー差によって、これらの領域ＣＥＬＬ、ＨＶ及びＬＶそれぞれに形成されるフィールド酸化膜１６０の間にＥＦＨ差が発生する。ＥＦＨ差は、化学的機械的研磨工程後にＳＡ−ＳＴＩ工程に適用される窒化膜除去工程及び第２ポリシリコン層１７の蒸着前に行う洗浄工程を経ても、約３００Å以上存在する。高電圧トランジスタ領域ＨＶにおけるフィールド酸化膜１６０のＥＦＨは５０Å〜２００Åの値を有する反面、セル領域ＣＥＬＬ又は低電圧トランジスタ領域ＬＶにおけるフィールド酸化膜１６０のＥＦＨは３００Å〜８００Åの値を有する。セル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶのＥＦＨはその値が高くて広い範囲を有するが、これは化学的機械的研磨工程の進行条件に応じて変わるためである。このような高電圧トランジスタ領域ＨＶに対する他の領域ＣＥＬＬ及びＬＶ間のＥＦＨ値の差は各領域ＣＥＬＬ、ＨＶ及びＬＶのゲートエッチングターゲットを設定するに困難さを与え、良好なゲートパターン形状（pattern profile）を得ることを不可能にするうえ、ポリシリコン残留物による素子の欠陥（fail）を誘発させる原因として作用するなど多くの問題点がある。このような問題点は素子の高集積化に伴って重要になっている。また、かかる問題点を解決するための努力が続いている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明の目的は、セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域それぞれのフィールド酸化膜の突出部によってこれらの領域間に誘発されるＥＦＨ差を改善させて工程の安定性を確保し、素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の第１側面によるフラッシュメモリ素子の製造方法は、セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板を提供する段階と、それぞれの領域に形成されるゲート酸化膜のトポロジー差によって、セル領域及び低電圧トランジスタ領域それぞれの半導体基板には高ＥＦＨ（Effective Field Oxide Height）のフィールド酸化膜を形成し、高電圧トランジスタ領域の半導体基板には低ＥＦＨのフィールド酸化膜を形成する段階と、フィールド酸化膜のリセス工程で高ＥＦＨのフィールド酸化膜を一定の厚さエッチングすることにより、領域に形成されたフィールド酸化膜のＥＦＨを同一或いは類似にする段階とを含む。
【０００８】
また、本発明の第２側面によるフラッシュメモリ素子の製造方法は、セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板上にセルゲート酸化膜、高電圧ゲート酸化膜及び低電圧ゲート酸化膜を形成する段階と、ゲート酸化膜上に第１ポリシリコン層及び窒化膜を形成する段階と、窒化膜、第１ポリシリコン層、ゲート酸化膜及び半導体基板を順次エッチングして領域それぞれに多数の素子隔離用トレンチを形成する段階と、トレンチを含んだ全体構造上に酸化膜を蒸着した後、研磨工程で酸化膜と窒化膜を一定の厚さ研磨することにより、セル領域及び低電圧トランジスタ領域それぞれの半導体基板には高ＥＦＨのフィールド酸化膜を形成し、高電圧トランジスタ領域の半導体基板には低ＥＦＨのフィールド酸化膜を形成する段階と、研磨工程後に残留する窒化膜を除去する段階と、フィールド酸化膜のリセス工程で高ＥＦＨのフィールド酸化膜を一定の厚さエッチングすることにより、領域に形成されたフィールド酸化膜のＥＦＨを同一或いは類似にする段階と、ＥＦＨが同一或いは類似であるフィールド酸化膜を含んだ第１ポリシリコン層上に第２ポリシリコン層を形成する段階とを含む。
【０００９】
また、本発明の第３側面によるフラッシュメモリ素子の製造方法は、セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板上にセルゲート酸化膜、高電圧ゲート酸化膜及び低電圧ゲート酸化膜を形成する段階と、ゲート酸化膜上に第１ポリシリコン層及び窒化膜を形成する段階と、窒化膜、第１ポリシリコン層、ゲート酸化膜及び半導体基板を順次エッチングして領域それぞれに多数の素子隔離用トレンチを形成する段階と、トレンチを含んだ全体構造上に酸化膜を蒸着した後、研磨工程で酸化膜と窒化膜を一定の厚さ研磨することにより、セル領域及び低電圧トランジスタ領域それぞれの半導体基板には高ＥＦＨのフィールド酸化膜を形成し、高電圧トランジスタ領域の半導体基板には低ＥＦＨのフィールド酸化膜を形成する段階と、フィールド酸化膜のリセス工程で高ＥＦＨのフィールド酸化膜を一定の厚さエッチングすることにより、領域に形成されたフィールド酸化膜のＥＦＨを同一或いは類似にする段階と、研磨工程及びフィールド酸化膜のリセス工程後に残留する窒化膜を除去する段階と、ＥＦＨが同一或いは類似のフィールド酸化膜を含んだ第１ポリシリコン層上に第２ポリシリコン層を形成する段階とを含む。
【００１０】
前記の側面において、フィールド酸化膜のリセス工程は、低ＥＦＨのフィールド酸化膜が形成された高電圧トランジスタ領域を覆うフォトレジストパターンを形成する段階と、フォトレジストパターンをエッチングマスクとして高ＥＦＨのフィールド酸化膜をＢＯＥ（Buffered Oxide Etchant）溶液で一定の厚さエッチングする段階と、ＰＩＲＡＮＨＡ洗浄溶液（Ｈ２ＳＯ４とＨ２Ｏ２の混合溶液）を用いてフォトレジストパターン及び有機汚染物を除去する段階と、ＳＣ−１（Standard Cleaning-1）洗浄溶液（ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液）を用いてパーティクル及び有機汚染物を除去する段階とを含む。ここで、フォトレジストパターンは８０℃〜１４０℃の温度でディスカム工程によって硬化させ、ＢＯＥ溶液はＮＨ４ＦとＨＦが９：１、１００：１又は３００：１の割合で混合されたものを使用し、ＢＯＥ溶液を用いたフィールド酸化膜のエッチングターゲットは低ＥＦＨのフィールド酸化膜と高ＥＦＨのフィールド酸化膜とのＥＦＨ差によって設定する。
【発明の効果】
【００１１】
本発明は、セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域それぞれのフィールド酸化膜の突出部によってこれらの領域間に誘発されるＥＦＨ差を改善させるので、後続のゲートエッチングターゲットの設定を容易にするなど工程の安定性を確保して素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００１３】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における膜の厚さ又は大きさは説明の便宜上及び明確性のために誇張されることもある。図面上において、同一の符号は同一の要素を意味する。
【００１４】
図２〜図６はセルフアラインシャロートレンチアイソレーションスキームを適用する本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００１５】
図２を参照すると、まず、セル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶに定義された半導体基板２１を提供する。高電圧トランジスタ領域ＨＶの半導体基板２１上には高電圧ゲート酸化膜２２Ｈを厚く形成し、低電圧トランジスタ領域ＬＶ及びセル領域ＣＥＬＬの半導体基板２１上には低電圧ゲート酸化膜２２Ｌ及びセルゲート酸化膜２２Ｃをそれぞれ薄く形成する。酸化膜２２Ｃ、２２Ｈ及び２２Ｌ上にフローティングゲート用第１ポリシリコン層２３を形成する。第１ポリシリコン層２３上に窒化膜２４を形成し、ＳＡ−ＳＴＩ（Self Align Shallow Trench Isolation；セルフ アライン シャロー トレンチ アイソレーション）エッチング工程で窒化膜２４、第１ポリシリコン層２３、酸化膜２２Ｃ、２２Ｈ、２２Ｌ及び半導体基板２１をエッチングしてセル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶの半導体基板２１に多数の素子隔離用トレンチ２５を形成する。素子隔離用トレンチ２５を含んだ全体構造上に素子隔離用酸化膜２６を形成（蒸着）してトレンチ２５を十分充填する。
【００１６】
前記において、高電圧ゲート酸化膜２２Ｈは３００Å〜５００Åの厚さに形成し、低電圧ゲート酸化膜２２Ｌ及びセルゲート酸化膜２２Ｃそれぞれは１００Å以下の厚さに形成する。第１ポリシリコン層２３は３００Å〜７００Åの厚さに形成する。窒化膜２４は８００Å〜１２００Åの厚さに形成する。トレンチ２５は２５００Å〜５０００Åの深さに形成する。素子隔離用酸化膜２６はギャップフィリング（gap filling）能力及び絶縁特性に優れた物質、例えばＨＤＰ（High Density Plasma）酸化物を主に使用するが、その他にもいろいろの様々な絶縁物を用いた単層又は多層構造で形成することができる。
【００１７】
図３を参照すると、化学的機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）工程を行ってトレンチ２５内にフィールド酸化膜２６０を形成する。化学的機械的研磨工程は、厚い高電圧ゲート酸化膜２２Ｈによってトポロジーが高い高電圧トランジスタ領域ＨＶの第１ポリシリコン層２３の表面が露出される直前まで行うことが好ましい。
【００１８】
図３より、化学的機械的研磨工程後にセル領域ＣＥＬＬ又は低電圧トランジスタ領域ＬＶに残った窒化膜２４の厚さが高電圧トランジスタ領域ＨＶに残った窒化膜の２４の厚さより一層厚いことが分かる。このような各領域ＣＥＬＬ、ＨＶ及びＬＶに残っている窒化膜２４の厚さは、セル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶそれぞれのＥＦＨ（Effective Field Oxide Height）値を決定する要素になる。すなわち、高電圧トランジスタ領域ＨＶのＥＦＨ値は低く、セル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶのＥＦＨ値は高い。これにより、これらの領域ＣＥＬＬ、ＨＶ及びＬＶ間にはＥＦＨ差が発生し、これは従来の方法で言及した問題点を誘発させる要因になる。
【００１９】
図４を参照すると、残留した窒化膜２４の表面を、ＨＦが添加された酸化物エッチング溶液で前処理した後、Ｈ３ＰＯ４が添加された溶液で残留の窒化膜２４を完全に除去（strip）する。ＨＦ前処理工程及び窒化膜除去工程中に、各領域ＣＥＬＬ、ＨＶ及びＬＶに形成されたフィールド酸化膜２６０の上端部が少量損失（loss）して各領域ＣＥＬＬ、ＨＶ及びＬＶのＥＦＨ値は多少低くはなるが、ＥＦＨ差の改善には役に立たない。高電圧トランジスタ領域ＨＶは覆われ（closed）かつセル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶは開放（open）されるフォトレジストパターン２９を高電圧トランジスタ領域ＨＶのフィールド酸化膜２６０及び第１ポリシリコン層２３上に形成する。後続のフィールド酸化膜のリセス工程による基板損傷（attack）及び欠陥（defect）発生を防止するためにディスカム（descum）工程でフォトレジストパターン２９を硬化（harding）させる。ディスカム工程は８０℃〜１４０℃の温度で約１０分未満行う。
【００２０】
図５を参照すると、フォトレジストパターン２９をエッチングマスクとしたフィールド酸化膜のリセス工程でセル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶそれぞれのフィールド酸化膜２６０を一定の厚さエッチングすることにより、フォトレジストパターン２９によって保護される高電圧トランジスタ領域ＨＶのフィールド酸化膜２６０の突出部分とその高さを同一或いは類似にし、フィールド酸化膜のリセス工程中にフォトレジストパターン２９は除去する。
【００２１】
フィールド酸化膜のリセス工程は、次の段階を連続的に行う。
【００２２】
第１段階では、ＮＨ４ＦとＨＦが適切の割合、例えば９：１、１００：１又は３００：１の割合で混合されたＢＯＥ（Buffered Oxide Etchant）溶液を用いてフィールド酸化膜２６０の露出部分を一定の厚さエッチングするが、この際、フィールド酸化膜のエッチングターゲットは、高電圧トランジスタ領域ＨＶでフィールド酸化膜２６０のＥＦＨが５０Å〜２００Åの値を有し、セル領域ＣＥＬＬ又は低電圧トランジスタ領域ＬＶでフィールド酸化膜２６０のＥＦＨが３００Å〜８００Åの値を有すると、２００Å〜６００Åにする。すなわち、フィールド酸化膜のエッチングターゲットは、低ＥＦＨのフィールド酸化膜２６０と高ＥＦＨのフィールド酸化膜２６０とのＥＦＨ差によって設定される。これにより、図５に示したように、セル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶのフィールド酸化膜２６０のＥＦＨが高電圧トランジスタ領域ＨＶのフィールド酸化膜２６０のそれと同一或いは類似になる。
【００２３】
第２段階では、Ｈ２ＳＯ４とＨ２Ｏ２が混合されたＰＩＲＡＮＨＡ洗浄溶液を用いて、第１段階のＢＯＥ溶液を用いた工程で発生する有機汚染物を除去すると共に、エッチングマスクとして用いたフォトレジストパターン２９を除去する。この際、ＰＩＲＡＮＨＡ洗浄溶液の温度は８０℃〜１３０℃にする。
【００２４】
第３段階では、ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏが適切な割合、例えば１：１：５又は０.２：１：１０の割合で混合されたＳＣ−１（Standard Cleaning-1）洗浄溶液を用いて、第２段階のＰＩＲＡＮＨＡ洗浄工程後のパーティクル（particle）及び有機汚染物の除去を極大化させる。この際、ＳＣ−１洗浄溶液の温度は４０℃〜２００℃にする。
【００２５】
図６を参照すると、フィールド酸化膜２６０及び第１ポリシリコン層２３を含んだ全体構造上にフローティングゲート用第２ポリシリコン層２７を形成する。図示してはいないが、その後、フローティングゲート用マスクを用いたエッチング工程、誘電体膜形成工程、コントロールゲート用導電層形成工程及びコントロールゲート用マスクを用いたエッチング工程を行って各領域にゲートを形成する。
【００２６】
図７〜図１２はセルフアラインシャロートレンチアイソレーションスキームを適用する本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００２７】
図７を参照すると、セル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶに定義された半導体基板３１を提供する。高電圧トランジスタ領域ＨＶ
の半導体基板３１上には高電圧ゲート酸化膜３２Ｈを厚く形成し、低電圧トランジスタ領域ＬＶ及びセル領域ＣＥＬＬの半導体基板３１上には低電圧ゲート酸化膜３２Ｌ及びセルゲート酸化膜３２Ｃをそれぞれ薄く形成する。酸化膜３２Ｃ、３２Ｈ及び３２Ｌ上にフローティングゲート用第１ポリシリコン層３３を形成する。第１ポリシリコン層３３上に窒化膜３４を形成し、ＳＡ−ＳＴＩ（Self Align Shallow Trench Isolation；セルフ アライン シャロー トレンチ アイソレーション）エッチング工程で窒化膜３４、第１ポリシリコン層３３、酸化膜３２Ｃ、３２Ｈ、３２Ｌ及び半導体基板３１をエッチングしてセル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶの半導体基板３１に多数の素子隔離用トレンチ３５を形成する。素子隔離用トレンチ３５を含んだ全体構造上に素子隔離用酸化膜３６を形成してトレンチ３５を十分充填する。
【００２８】
前記において、高電圧ゲート酸化膜３２Ｈは３００Å〜５００Åの厚さに形成し、低電圧ゲート酸化膜３２Ｌ及びセルゲート酸化膜３２Ｃそれぞれは１００Å以下の厚さに形成する。第１ポリシリコン層３３は３００Å〜７００Åの厚さに形成する。窒化膜３４は８００Å〜１２００Åの厚さに形成する。トレンチ３５は２５００Å〜５０００Åの深さに形成する。素子隔離用酸化膜３６は、ギャップフィリング能力及び絶縁特性に優れた物質、例えばＨＤＰ（High Density Plasma）酸化物を主に使用するが、この他にも様々な絶縁物を用いた単層又は多層構造で形成することができる。
【００２９】
図８を参照すると、化学的機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）工程を行ってトレンチ３５内にフィールド酸化膜３６０を形成する。化学的機械的研磨工程は、厚い高電圧ゲート酸化膜３２Ｈによってトポロジーが高い高電圧トランジスタ領域ＨＶの第１ポリシリコン層３３の表面が露出される直前まで行うことが好ましい。
【００３０】
図８より、化学的機械的研磨工程後にセル領域ＣＥＬＬ又は低電圧トランジスタ領域ＬＶに残った窒化膜３４の厚さが、高電圧トランジスタ領域ＨＶに残った窒化膜３４の厚さより一層厚いことが分かる。このような各領域ＣＥＬＬ、ＨＶ及びＬＶに残っている窒化膜３４の厚さはセル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶそれぞれのＥＦＨ値を決定する要素になる。すなわち、高電圧トランジスタ領域ＨＶのＥＦＨ値は低く、セル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶのＥＦＨ値は高い。これにより、これらの領域ＣＥＬＬ、ＨＶ及びＬＶ間にはＥＦＨ差が発生し、これは従来の方法で言及した問題点を誘発させる要因になる。
【００３１】
図９を参照すると、高電圧トランジスタ領域ＨＶは覆われ且つセル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶは開放されるフォトレジスパターン３９を高電圧トランジスタ領域ＨＶのフィールド酸化膜３６０及び第１ポリシリコン層３３上に形成する。後続のフィールド酸化膜のリセス工程による基板損傷及び欠陥発生を防止するためにディスカム工程でフォトレジストパターン３９を硬化させる。ディスカム工程は８０℃〜１４０℃の温度で約１０分未満行う。
【００３２】
図１０を参照すると、フォトレジストパターン３９をエッチングマスクとしたフィールド酸化膜のリセス工程でセル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶそれぞれのフィールド酸化膜３６０を一定の厚さエッチングすることにより、フォトレジストパターン３９によって保護される高電圧トランジスタ領域ＨＶのフィールド酸化膜３６０の突出部分とその高さを同一或いは類似にし、フィールド酸化膜のリセス工程中にフォトレジストパターン３９は除去する。
【００３３】
フィールド酸化膜のリセス工程は、次の段階を連続的に行う。
【００３４】
第１段階では、ＮＨ４ＦとＨＦが適切の割合、例えば９：１、１００：１又は３００：１の割合で混合されたＢＯＥ（Buffered Oxide Etchant）溶液を用いてフィールド酸化膜３６０の露出部分を一定の厚さエッチングするが、この際、フィールド酸化膜のエッチングターゲットは、高電圧トランジスタ領域ＨＶでフィールド酸化膜３６０のＥＦＨが５０Å〜２００Åの値を有し、セル領域ＣＥＬＬ又は低電圧トランジスタ領域ＬＶでフィールド酸化膜３６０のＥＦＨが３００Å〜８００Åの値を有すると、２００Å〜６００Åにする。すなわち、フィールド酸化膜のエッチングターゲットは、低ＥＦＨのフィールド酸化膜３６０と高ＥＦＨのフィールド酸化膜３６０とのＥＦＨ差によって設定される。これにより、図１０に示したように、セル領域ＣＥＬＬ及び低電圧トランジスタ領域ＬＶのフィールド酸化膜３６０のＥＦＨが高電圧トランジスタ領域ＨＶのフィールド酸化膜３６０のＥＦＨと同一或いは類似になる。
【００３５】
第２段階では、Ｈ２ＳＯ４とＨ２Ｏ２が混合されたＰＩＲＡＮＨＡ洗浄溶液を用いて、第１段階のＢＯＥ溶液を用いた工程で発生する有機汚染物を除去するとともに、エッチングマスクとして使用したフォトレジストパターン３９を除去する。この際、ＰＩＲＡＮＨＡ洗浄溶液の温度は８０℃〜１３０℃にする。
【００３６】
第３段階では、ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏが適切な割合、例えば１：１：５又は０.２：１：１０の割合で混合されたＳＣ−１（StandardCleaning-1）洗浄溶液を用いて第２段階のＰＩＲＡＮＨＡ洗浄工程後のパーティクル及び有機汚染物の除去を極大化させる。この際、ＳＣ−１洗浄溶液の温度は４０℃〜２００℃にする。
【００３７】
図１１を参照すると、残留した窒化膜３４の表面を、ＨＦが添加された酸化物エッチング溶液で前処理し、Ｈ３ＰＯ４が添加された溶液で残留の窒化膜３４を完全に除去する。ＨＦ前処理工程及び窒化膜除去工程中に、各領域ＣＥＬＬ、ＨＶ及びＬＶに形成されたフィールド酸化膜３６０の上端部が少量損失して各領域ＣＥＬＬ、ＨＶ及びＬＶのＥＦＨ値が同一の数値に低くなる。
【００３８】
図１２を参照すると、フィールド酸化膜３６０及び第１ポリシリコン層３３を含んだ全体構造上にフローティングゲート用第２ポリシリコン層３７を形成する。図示してはいないが、その後、フローティングゲート用マスクを用いたエッチング工程、誘電体膜形成工程、コントロールゲート用導電層形成工程及びコントロールゲート用マスクを用いたエッチング工程を行って各領域にゲートを形成する。
【図面の簡単な説明】
【００３９】
【図１】従来のフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図２】本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図３】本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図４】本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図５】本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図６】本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図７】本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図８】本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図９】本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図１０】本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図１１】本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図１２】本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【符号の説明】
【００４０】
１１、２１、３１    半導体基板
１２Ｃ、２２Ｃ、３２Ｃ    セルゲート酸化膜
１２Ｈ、２２Ｈ、３２Ｈ    高電圧ゲート酸化膜
１２Ｌ、２２Ｌ、３２Ｌ    低電圧ゲート酸化膜
１３、２３、３３    第１ポリシリコン層
２４、３４    窒化膜
１５、２５、３５    トレンチ
２６、３６    酸化膜
１６０、２６０、３６０    フィールド酸化膜
２７    第２ポリシリコン層
２９、３０    フォトレジストパターン
【図１】
2005150678.tif 000003
【図２】
2005150678.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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