(57)【要約】【課題】メモリセルアレイ部の面積を低減でき、メモリセルアレイ部を含むチップ面積を低減できる。【解決手段】半導体記憶装置は、サブアレイＳＡ−０〜ＳＡ−６３と、不良メモリセルを含むサブアレイと置き換えられるスペアサブアレイＳＡ−Ｓと、各サブアレイのメモリセルに接続されたローカルビット線ＢＬ０−０／−０Ｂと、スペアサブアレイのメモリセルに接続されたローカルビット線ＢＬＳ−０／−０Ｂと、これらローカルビット線に共有されたグローバルビット線ＧＢＬ、ＧＢＬＢと、各ローカルビット線とグローバルビット線との間に設けられたトランスファゲートＮＭ１、ＮＭ２とを有する。さらに、サブアレイに対応して設けられたサブアレイデコーダＡＤ０〜ＡＤ６３と、サブアレイ及びスペアサブアレイとサブアレイデコーダとの対応関係を変更する状態選択スイッチＳＳＳ、ＳＳ０〜ＳＳ６３と、前記対応関係が記録されたフューズ素子１４とを有する。【選択図】      図１
2005267686.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが行列状に配置された複数のサブアレイと、
メモリセルが行列状に配置され、前記複数のサブアレイのうちの不良メモリセルを含むサブアレイと置き換えられるスペアサブアレイと、
前記複数のサブアレイのうち、各々のサブアレイのメモリセルに接続された複数の第１のローカルビット線と、
前記スペアサブアレイのメモリセルに接続された第２のローカルビット線と、
前記複数の第１のローカルビット線と第２のローカルビット線とに共有されたグローバルビット線と、
前記複数の第１のローカルビット線及び第２のローカルビット線の各々と前記グローバルビット線との間を接続状態あるいは遮断状態にする複数のトランスファゲート手段と、
前記複数のサブアレイに対応して設けられ、前記複数のサブアレイを選択する複数のサブアレイデコーダ手段と、
前記複数のサブアレイ及びスペアサブアレイと、前記複数のサブアレイデコーダ手段との対応関係を変更するスイッチ手段と、
前記スイッチ手段における前記対応関係が記録され、前記対応関係を指示する信号を前記スイッチ手段へ出力するフューズ素子と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記不良メモリセルを含むサブアレイを救済する場合に、前記スイッチ手段は、前記スペアサブアレイ及び不良を含まない前記複数のサブアレイと、前記複数のサブアレイデコーダ手段とを１対１に対応させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のローカルビット線に読み出された読み出しデータを増幅して前記グローバルビット線に出力するバッファ手段をさらに具備することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記メモリセルはＳＲＡＭ(static random access memory)型のメモリセルを含むことを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置。
【請求項５】
メモリセルが行列状に配置されたＮ（Ｎは２以上の自然数）個のサブアレイｉ(ｉ＝０，１，…，Ｎ−１)と、
メモリセルが行列状に配置され、前記Ｎ個のサブアレイのうちの不良メモリセルを含むサブアレイと置き換えられるスペアサブアレイと、
メモリセルが行列状に配置されたスペアサブアレイと、
前記複数のサブアレイのうち、各々のサブアレイのメモリセルに接続された複数の第１のローカルビット線と、
前記スペアサブアレイのメモリセルに接続された第２のローカルビット線と、
前記複数の第１のローカルビット線と第２のローカルビット線とに共有されたグローバルビット線と、
前記複数の第１のローカルビット線及び第２のローカルビット線の各々と前記グローバルビット線との間を接続状態あるいは遮断状態にする複数のトランスファゲート手段と、
前記Ｎ個のサブアレイｉに対応して設けられ、前記Ｎ個のサブアレイｉを選択するＮ個のサブアレイデコーダ手段ｉ(ｉ＝０，１，…，Ｎ−１)と、
前記Ｎ個のサブアレイ及びスペアサブアレイと、前記Ｎ個のサブアレイデコーダ手段との対応関係を変更する(Ｎ＋１)個のスイッチ手段と、
前記(Ｎ＋１)個のスイッチ手段における前記対応関係が記録され、前記対応関係を指示する信号を前記(Ｎ＋１)個のスイッチ手段へ出力するフューズ素子と、
を具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不良メモリセルを置き換えて救済するロー・リダンダンシ手段を備えた、階層ビット線を持つ半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、メモリセルの高集積化の推進に伴い、階層ビット線を持つ半導体記憶装置が注目されている。以下に、従来の階層ビット線を持つ半導体記憶装置の一例として、階層ビット線を持つＳＲＡＭ(static random access memory)とその問題点について説明する。
【０００３】
図９は、従来の階層ビット線を持つＳＲＡＭの構成を示す概略図である。セルアレイ１０１は６４個のサブアレイ<０>〜<６３>に分割され、各サブアレイ間には、ビット線バッファ１０２が配置されている。さらに、セルアレイ１０１の近傍には、ローデコーダ１０３、カラムデコーダ及び入出力（Ｉ／Ｏ）回路１０４、及びフューズ素子１０５が配置されている。
【０００４】
前記ＳＲＡＭにおけるサブアレイ及びローデコーダの回路図を図１０に示す。各サブアレイは複数対のローカルビット線を備えているが、図１０には一対のローカルビット線ＢＬ０−０、ＢＬ０−０Ｂを示した。サブアレイ<０>において、ローカルビット線ＢＬ０−０、ＢＬ０−０Ｂには、１６個のメモリセルＭ０〜Ｍ１５と１個のスペアメモリセルＭＳが接続されている。ローカルビット線ＢＬ０−０、ＢＬ０−０Ｂは、書き込みトランスファゲートＮＭ１、ＮＭ２をそれぞれ介してグローバルビット線ＧＢＬ、ＧＢＬＢに接続される。このグローバルビット線ＧＢＬ、ＧＢＬＢは、サブアレイ<０>〜<６３>のすべてに接続されている。入出力（Ｉ／Ｏ）回路１０４は、グローバルビット線ＧＢＬ、ＧＢＬＢを介してサブアレイ<０>〜<６３>への読み書きを行う。
【０００５】
また、ローカルビット線のうち一本、例えばローカルビット線ＢＬ０−０は、読み出しナンドバッファＮＤ１、及びグローバルビット線読み出しドライバＮＭ３を介してグローバルビット線ＧＢＬを駆動する構成になっている。また、グローバルビット線読み出しドライバＮＭ３のソースは、カラムスイッチＮＭ４のドレインに接続されている。さらに、カラムスイッチＮＭ４のゲートは、カラムデコーダ１０４によって駆動されるカラム選択線ＣＳＬに接続されている。
【０００６】
このように構成されたＳＲＡＭでは、ローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂ、グローバルビット線対ＧＢＬ、ＧＢＬＢのそれぞれ一方のみを使ってメモリセルに記憶されたデータを読み出す、単一ビット線読み出し方式を採用している。これは、微細化が進むにつれてトランジスタの特性バラツキが大きくなっているため、ビット線対に差動増幅型センスアンプを接続する方式では高速動作が困難になるからである（例えば、非特許文献１参照）。
【０００７】
ところで、図１０において、スペアメモリセルＭＳに接続されたスペアワード線ＳＷＬと１６個のメモリセルＭ０〜Ｍ１５にそれぞれ接続されたワード線ＷＬ０〜ＷＬ１５は、各サブアレイのローデコーダ１０３により駆動される。１６個のメモリセルのどれが選択されるかは、１０ビットのデータからなるローアドレスＲＡ０〜ＲＡ９の下位４ビット（ＲＡ０〜ＲＡ３）で指定される。また、どのサブアレイが選択されるかはローアドレスＲＡ４〜ＲＡ９で指定される。
【０００８】
スペアワード線ＳＷＬは、スペアワード線ドライバＤＳにより駆動される。スペアワード線ドライバＤＳは、ローアドレスＲＡ４〜ＲＡ９をデコードして得られるサブアレイ選択信号ＢＳ０と、２状態選択スイッチＳＲＳの出力との論理積を、スペアワード線ＳＷＬの駆動信号として出力する。２状態選択スイッチＳＲＳは、接地電位Ｖssとワード線ＷＬ０に相当するローアドレスＲＡ０〜ＲＡ３のデコード信号ＰＳ０のどちらか一方を選択して出力する。
【０００９】
また、ワード線ＷＬ０を駆動するドライバＤ０は、サブアレイ選択信号ＢＳ０と、３状態選択スイッチＲＳ０との論理積をワード線ＷＬ０へ出力する。３状態選択スイッチＲＳ０は、接地電位Ｖss、デコード信号ＰＳ０、またはワード線ＷＬ１に相当するローアドレスＲＡ０〜ＲＡ３のデコード信号ＰＳ１のいずれか１つを選択して出力する。
【００１０】
その他のワード線ＷＬ１〜ＷＬ１５の駆動についても、ワード線ＷＬ０と同様に、サブアレイ選択信号ＢＳ０と、３状態選択スイッチＲＳ０〜ＲＳ１５の各々との論理積がワード線ＷＬ１〜ＷＬ１５へそれぞれ出力される。３状態選択スイッチＲＳ０〜ＲＳ１５は、接地電位Ｖss、そのワード線に相当するデコード信号、または１つ後のワード線に相当するデコード信号のいずれか１つを選択してそれぞれ出力する。ここで、２状態選択スイッチＳＲＳ及び各ワード線の３状態選択スイッチＲＳ０〜ＲＳ１５がいずれの信号を選択するかのプログラムは、フューズ素子１０５によって行われる。フューズ素子へのプログラムの仕方によって、ワード線ＷＬ０〜ＷＬ１５のうち、不良メモリセルに接続された任意のワード線をスペアワード線ＳＷＬによって救済可能である。以下、その方法について説明する。
【００１１】
図１０に示す各選択スイッチＳＲＳ、ＲＳ０〜ＲＳ１５の状態は、不良メモリセルに接続されたワード線が存在せず、スペアワード線ＳＷＬによる不良救済を行わない場合に対応している。すなわち、２状態選択スイッチＳＲＳは接地電位Ｖssを選択し、スペアワード線ＳＷＬは“Ｌ”固定となって非活性化されている。また、３状態選択スイッチＲＳ０〜ＲＳ１５はそれぞれデコード信号ＰＳ０〜ＰＳ１５を選択している。これによって、ワード線ＷＬ０〜ＷＬ１５は、それぞれデコード信号ＰＳ０〜ＰＳ１５に対応して活性化される。
【００１２】
次に、図１１に、不良メモリセルに接続されたワード線ＷＬ０が存在する場合の不良救済の方法を示す。ここで、２状態選択スイッチＳＲＳはデコード信号ＰＳ０を選択し、３状態選択スイッチＲＳ０は接地電位Ｖssを選択するようにプログラムされる。３状態選択スイッチＲＳ１〜１５は図１０に示したのと同様に、それぞれデコード信号ＰＳ１〜ＰＳ１５を選択するようにプログラムされる。この場合、ワード線ＷＬ０は“Ｌ”固定となり、アクセスされなくなる。そして、その代わりにワード線ＷＬ０に対応したデコード信号ＰＳ０によって活性あるいは非活性化されるスペアワード線ＳＷＬが、本来のワード線ＷＬ０と同じ動作をすることになる。こうして、不良メモリセルに接続されたワード線ＷＬ０がスペアワード線ＳＷＬへ置き換えられる、すなわち不良のワード線ＷＬ０がスペアワード線ＳＷＬによって救済される。
【００１３】
一般に、ワード線ＷＬｎに接続されたメモリセルが不良である場合には、３状態選択スイッチＲＳｎは接地電位Ｖssを選択し、２状態選択スイッチＳＲＳはデコード信号ＰＳ０を、３状態選択スイッチＲＳｉ（ｉ＝０，１，…ｎ−１）はデコード信号ＰＳｉ＋１を、３状態選択スイッチＲＳｊ（ｊ＝ｎ＋１，ｎ＋２，…，１５）はデコード信号ＰＳｊをそれぞれ選択するようにプログラムされる。これにより、ワード線ＷＬ０〜ＷＬｎのワード線ドライバとアドレスデコード信号の対応関係が１つずつシフトし、ワード線ＷＬｎはスペアワード線ＳＷＬを用いて救済される。これをシフトワード線リダンダンシ方式と呼ぶ。
【００１４】
しかしながら、従来例のシフトワード線リダンダンシ方式では、各サブアレイにスペアワード線を設ける必要があるため、各サブアレイの面積が増加し、複数のサブアレイからなるメモリセルアレイ部の面積を低減できないという問題がある。言い換えると、サブアレイ毎にスペアワード線を設けることによる面積ペナルティが大きいという問題である。特に、サブアレイ中のワード線本数が少ない場合には、これによる面積ペナルティが大きい。例えば、従来例ではサブアレイ中の１６本のワード線に対し、１本のスペアワード線を用意する必要があるため、メモリセルアレイ部の面積ペナルティは約６％に達している。
【非特許文献１】K. Zhang et al., “The Scaling of Data Sensing Schemes for High Speed Cache Design in Sub-0.18μm Technologies”, Tech. Dig. Of  VLSI Circuits Symp.2000, Jun. 2000, pp.226-227.
【発明の開示】
【発明が解決しようとする課題】
【００１５】
この発明は、前記課題に鑑みてなされたものであり、メモリセルアレイ部の面積を低減でき、さらにはメモリセルアレイ部を含むチップ面積を低減できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記目的を達成するために、この発明の一実施形態の半導体記憶装置は、メモリセルが行列状に配置された複数のサブアレイと、メモリセルが行列状に配置され、前記複数のサブアレイのうちの不良メモリセルを含むサブアレイと置き換えられるスペアサブアレイと、前記複数のサブアレイのうち、各々のサブアレイのメモリセルに接続された複数の第１のローカルビット線と、前記スペアサブアレイのメモリセルに接続された第２のローカルビット線と、前記複数の第１のローカルビット線と第２のローカルビット線とに共有されたグローバルビット線と、前記複数の第１のローカルビット線及び第２のローカルビット線の各々と前記グローバルビット線との間を接続状態あるいは遮断状態にする複数のトランスファゲート手段と、前記複数のサブアレイに対応して設けられ、前記複数のサブアレイを選択する複数のサブアレイデコーダ手段と、前記複数のサブアレイ及びスペアサブアレイと、前記複数のサブアレイデコーダ手段との対応関係を変更するスイッチ手段と、前記スイッチ手段における前記対応関係が記録され、前記対応関係を指示する信号を前記スイッチ手段へ出力するフューズ素子とを具備することを特徴とする。
【発明の効果】
【００１７】
この発明によれば、メモリセルアレイ部の面積を低減でき、さらにはメモリセルアレイ部を含むチップ面積を低減できる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図１〜図８を用いて、この発明の実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置としてＳＲＡＭを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
図１は、この発明の一実施形態のＳＲＡＭの構成を示す概略図である。このＳＲＡＭは、セルアレイ１１、ローデコーダ１２、カラムデコーダ及び入出力（Ｉ／Ｏ）回路１３、及びフューズ素子１４を有している。ここではＳＲＡＭは、例えば５１２ｋビットの記憶容量を持ち、セルアレイ１１は１０２４ロー × ５１２カラムのメモリセルを有している。このセルアレイ１１は、６４個のサブアレイ<０>ＳＡ−０〜サブアレイ<６３>ＳＡ−６３、１個のスペアサブアレイＳＡ−Ｓ、及びビット線バッファＢＢから構成されている。サブアレイ<０>〜サブアレイ<６３>の各々、及びスペアサブアレイＳＡ−Ｓは、１６ロー × ５１２カラムのメモリセルを有する。スペアサブアレイＳＡ−Ｓは、サブアレイ中に不良メモリセルが存在するとき、そのサブアレイと置き換えて使用され、不良メモリセルを含むサブアレイを救済する。また、ビット線バッファＢＢは、スペアサブアレイＳＡ−Ｓとサブアレイ<０>間、及びサブアレイ間に配置されている。
【００２０】
図２は、前記実施形態のＳＲＡＭにおけるサブアレイ、スペアサブアレイ、及びローデコーダの構成を示す回路図である。図２には、スペアサブアレイＳＡ−Ｓ、サブアレイ<０>ＳＡ−０、スペアサブアレイＳＡ−Ｓのワード線を選択するローデコーダＲＤ−Ｓ、サブアレイ<０>ＳＡ−０のワード線を選択するローデコーダＲＤ−０、及びビット線バッファＢＢを示した。
【００２１】
スペアサブアレイＳＡ−Ｓは、５１２対のローカルビット線を備えているが、図２には一対のローカルビット線ＢＬＳ−０、ＢＬＳ−０Ｂのみを示した。ローカルビット線ＢＬＳ−０、ＢＬＳ−０Ｂには１６個のメモリセルＭ０〜Ｍ１５が接続されており、メモリセルＭ０〜Ｍ１５にはワード線ＷＬ０〜ＷＬ１５がそれぞれ接続されている。ローカルビット線ＢＬＳ−０、ＢＬＳ−０Ｂは、書き込みトランスファゲートＮＭ１、ＮＭ２をそれぞれ介してグローバルビット線ＧＢＬ、ＧＢＬＢに接続されている。書き込みトランスファゲートＮＭ１、ＮＭ２は、ｎチャネルＭＯＳ電界効果トランジスタからなる。入出力（Ｉ／Ｏ）回路１４は、グローバルビット線ＧＢＬ、ＧＢＬＢを介してスペアサブアレイＳＡ−Ｓへの読み書きを行う。
【００２２】
また、ローカルビット線のうち一本、例えばローカルビット線ＢＬＳ−０は、読み出しナンドバッファＮＤ１とグローバルビット線読み出しドライバＮＭ３を介してグローバルビット線ＧＢＬを駆動する。また、グローバルビット線読み出しドライバＮＭ３には、カラムスイッチＮＭ４を介して接地電位ＧＮＤが供給されている。読み出しドライバＮＭ３、及びカラムスイッチＮＭ４は、ｎチャネルＭＯＳ電界効果トランジスタからなる。詳述すると、ローカルビット線ＢＬＳ−０は読み出しナンドバッファＮＤ１の第１入力端子に接続され、読み出しナンドバッファＮＤ１の出力端子はグローバルビット線読み出しドライバＮＭ３のゲートに接続されている。読み出しドライバＮＭ３のドレインはグローバルビット線ＧＢＬに接続され、そのソースはカラムスイッチＮＭ４のドレインに接続されている。このカラムスイッチＮＭ４のソースには接地電位が供給されている。さらに、カラムスイッチＮＭ４のゲートは、カラムデコーダ１３によって駆動されるカラム選択線ＣＳＬに接続されている。
【００２３】
サブアレイ<０>ＳＡ−０も同様に、５１２対のローカルビット線を備えているが、図２には一対のローカルビット線ＢＬ０−０、ＢＬ０−０Ｂのみを示した。ローカルビット線ＢＬ０−０、ＢＬ０−０Ｂには１６個のメモリセルＭ０〜Ｍ１５が接続されており、メモリセルＭ０〜Ｍ１５にはワード線ＷＬ０〜ＷＬ１５が接続されている。ローカルビット線ＢＬ０−０、ＢＬ０−０Ｂは、書き込みトランスファゲートＮＭ５、ＮＭ６をそれぞれ介してグローバルビット線ＧＢＬ、ＧＢＬＢに接続されている。書き込みトランスファゲートＮＭ５、ＮＭ６は、ｎチャネルＭＯＳ電界効果トランジスタからなる。グローバルビット線ＧＢＬ、ＧＢＬＢは、サブアレイ<０>〜<６３>のすべてに接続されており、入出力（Ｉ／Ｏ）回路１４は、グローバルビット線ＧＢＬ、ＧＢＬＢを介してサブアレイ<０>〜<６３>への読み書きを行う。
【００２４】
さらに、ローカルビット線のうち一本、例えばローカルビット線ＢＬ０−０は、読み出しナンドバッファＮＤ１の第１入力端子に接続されており、読み出しナンドバッファＮＤ１とグローバルビット線読み出しドライバＮＭ３を介してグローバルビット線ＧＢＬを駆動する。
【００２５】
このように構成されたＳＲＡＭでは、以下に述べるように、読み出しは単一のビット線を介して行い、書き込みはビット線対の両方を用いて行う。
【００２６】
読み出し時には、カラムが選択されたとき（カラム選択線ＣＳＬが“Ｈ”のとき）に、メモリセルによってローカルビット線ＢＬ０−０が“Ｌ”になると、すなわちメモリセルに“０”データが記憶されていた場合、読み出しナンドバッファＮＤ１を介して読み出しドライバＮＭ３がオンする。これにより、グローバルビット線ＧＢＬが“Ｌ”に駆動されて、入出力（Ｉ／Ｏ）回路１３により“０”データが読み出される。また、前記カラムでローカルビット線ＢＬ０−０が“Ｈ”状態を保持する場合、すなわちメモリセルに“１”データが記憶されていた場合には、読み出しドライバＮＭ３がオフする。これにより、グローバルビット線ＧＢＬは“Ｈ”状態を維持し、入出力（Ｉ／Ｏ）回路１３により“１”データが読み出される。
【００２７】
このように、この例ではローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂ、グローバルビット線対ＧＢＬ、ＧＢＬＢのそれぞれ一方のみを使ってメモリセルに記憶されたデータを読み出す、単一ビット線読み出し方式を採用している。この方式では、微細化が進むにつれてトランジスタの特性バラツキが大きくなっても、ビット線対に差動増幅型センスアンプを接続する方式に比べて高速動作が容易である。
【００２８】
なお、この単一ビット線読み出し方式では、ビット線のレベルを読み出しナンドバッファＮＤ１で検知するため、ローカルビット線ＢＬ０−０を高速にフルスイングさせる必要がある。このため、ローカルビット線ＢＬ０−０、ＢＬ０−０Ｂに接続されるメモリセル数を１６セルと少なくすることで、ローカルビット線の容量を小さく抑えている。
【００２９】
一方、書き込み時には、ローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂの双方とグローバルビット線対ＧＢＬ、ＧＢＬＢの双方を用い、グローバルビット線対ＧＢＬ、ＧＢＬＢから書き込みトランスファゲートＮＭ５、ＮＭ６を介してローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂを駆動することによって、メモリセルに所望のデータを書き込む。前述したような階層ビット線型ＳＲＡＭは、今後、微細化の進歩に伴い、高速動作を要求されるＳＲＡＭの分野で非常に有効である。
【００３０】
以下に、ローデコーダ、スペアサブアレイ、及びサブアレイの動作を説明する。
【００３１】
スペアサブアレイＳＡ−Ｓ内のメモリセルに接続されたワード線ＷＬ０〜ＷＬ１５はローデコーダＲＤ−Ｓによって駆動される。また、サブアレイＳＡ−０内のメモリセルに接続されたワード線ＷＬ０〜ＷＬ１５はローデコーダＲＤ−０によって駆動される。１６個のメモリセルＭ０〜Ｍ１５のどれが選択されるかは、１０ビットのデータからなるローアドレスＲＡ０〜ＲＡ９の下位４ビット（ＲＡ０〜ＲＡ３）で指定される。また、どのサブアレイが選択されるかはローアドレスＲＡ４〜ＲＡ９で指定される。
【００３２】
スペアサブアレイＳＡ−Ｓでは、図２に示すように、ワード線ドライバＤＳ−０〜ＤＳ−１５はワード線ＷＬ０〜ＷＬ１５の選択信号ＷＳ０〜ＷＳ１５と、２状態選択スイッチＳＳＳの出力との論理積をワード線ＷＬ０〜ＷＬ１５へ出力する。ここで、２状態選択スイッチＳＳＳは、接地電位Ｖssとサブアレイ<０>の選択信号ＢＳ０のうち、一方を選択して出力する。２状態選択スイッチＳＳＳがいずれを選択するかはフューズ素子１４にプログラムされており、２状態選択スイッチＳＳＳはフューズ素子１４にプログラムされた情報に基づいて接地電位Ｖssと選択信号ＢＳ０のいずれかを選択する。選択信号ＢＳ０は、ローアドレスＲＡ４〜ＲＡ９をサブアレイデコーダＡＤ０によりデコードして得られる、サブアレイ<０>を選択するか否かを示す信号である。さらに、選択信号ＷＳ０〜ＷＳ１５は、ローアドレスＲＡ０〜ＲＡ３をワード線デコーダＲＳ−０〜ＲＳ−１５によりデコードして得られる、ワード線ＷＬ０〜ＷＬ１５を選択するか否かを示す信号である。
【００３３】
また、イコライズ制御ドライバＥＤ−Ｓは、イコライズ信号ＥＱＢと２状態選択スイッチＳＳＳの出力との論理積をイコライズドライバＰＭ１、ＰＭ２のゲートへ供給する。イコライズドライバＰＭ１、ＰＭ２は、イコライズ制御ドライバＥＤ−Ｓからの出力に応じてローカルビット線対ＢＬＳ−０、ＢＬＳ−０Ｂをイコライズ電位にプリチャージする。さらに、書き込み制御ドライバＷＤ−Ｓは、ライトイネーブル信号ＷＥＢと２状態選択スイッチＳＳＳの出力との論理積を書き込みトランスファゲートＮＭ１、ＮＭ２のゲートへ供給する。書き込みトランスファゲートＮＭ１、ＮＭ２は、書き込み制御ドライバＷＤ−Ｓからの出力に応じて、グローバルビット線対ＧＢＬ、ＧＢＬＢの信号をローカルビット線対ＢＬＳ−０、ＢＬＳ−０Ｂに供給する。
【００３４】
サブアレイ<０>では、ワード線ドライバＤ０−０〜Ｄ０−１５はワード線ＷＬ０〜ＷＬ１５の選択信号ＷＳ０〜ＷＳ１５と、３状態選択スイッチＳＳ０の出力との論理積をワード線ＷＬ０〜ＷＬ１５へ出力する。ここで、３状態選択スイッチＳＳ０は、接地電位Ｖss、選択信号ＢＳ０、サブアレイ<１>の選択信号ＢＳ１のうち、どれか１つを選択して出力する。３状態選択スイッチＳＳ０がいずれを選択するかはフューズ素子１４にプログラムされており、３状態選択スイッチＳＳ０はフューズ素子１４にプログラムされた情報に基づいて接地電位Ｖss、選択信号ＢＳ０、ＢＳ１のいずれかを選択する。選択信号ＢＳ１は、ローアドレスＲＡ４〜ＲＡ９をサブアレイデコーダによりデコードして得られる、サブアレイ<１>を選択するか否かを示す信号である。さらに、選択信号ＷＳ０〜ＷＳ１５は、ローアドレスＲＡ０〜ＲＡ３をワード線デコーダＲ０−０〜Ｒ０−１５によりデコードして得られる、ワード線ＷＬ０〜ＷＬ１５を選択するか否かを示す信号である。
【００３５】
また、イコライズ制御ドライバＥＤ−０は、イコライズ信号ＥＱＢと３状態選択スイッチＳＳ０の出力との論理積をイコライズドライバＰＭ３、ＰＭ４のゲートへ供給する。イコライズドライバＰＭ３、ＰＭ４は、イコライズ制御ドライバＥＤ−０からの出力に応じてローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂをイコライズ電位にプリチャージする。さらに、書き込み制御ドライバＷＤ−０は、ライトイネーブル信号ＷＥＢと３状態選択スイッチＳＳ０の出力との論理積を書き込みトランスファゲートＮＭ５、ＮＭ６のゲートへ供給する。書き込みトランスファゲートＮＭ５、ＮＭ６は、書き込み制御ドライバＷＤ−０からの出力に応じて、グローバルビット線対ＧＢＬ、ＧＢＬＢの信号をローカルビット線対ＢＬ０−０、ＢＬ０−０Ｂに供給する。
【００３６】
サブアレイ<ｎ>（ｎ＝０，１，…６３）に対応するローデコーダＲＤ−ｎの３状態選択スイッチＳＳｎは、接地電位Ｖss、選択信号ＢＳｎ、ＢＳｎ＋１のいずれか１つを選択して出力する。サブアレイ<６３>に対応するローデコーダＲＤ−６３は、３状態選択スイッチではなく、接地電位Ｖssとサブアレイ<６３>の選択信号ＢＳ６３のいずれか１つを選択する２状態選択スイッチを備えている。
【００３７】
この実施形態では、これらの２状態選択スイッチ、及び３状態選択スイッチにおける選択を決定するプログラムにより、スペアサブアレイＳＡ−Ｓ及びサブアレイＳＡ−０〜ＳＡ−６３とサブアレイデコーダＡＤ０〜ＡＤ６３との対応を変更する。これにより、不良メモリセルを含むサブアレイをスペアサブアレイで救済すること、すなわち不良メモリセルを含むサブアレイをスペアサブアレイで置き換えることができる。
【００３８】
次に、不良メモリセルを含むサブアレイをスペアサブアレイで置き換える救済方法について説明する。
【００３９】
図２に示した２状態選択スイッチＳＳＳ、及び３状態選択スイッチＳＳ０の状態は、いずれのサブアレイ<０>〜サブアレイ<６３>にも不良が存在せず、不良救済を行わない場合を示している。ここで、２状態選択スイッチＳＳＳは接地電位Ｖssを選択しているため、スペアサブアレイＳＡ−Ｓのワード線ＷＬ０〜ＷＬ１５はいずれも非活性化される。
【００４０】
また、３状態選択スイッチＳＳ０は選択信号ＢＳ０を選択しているため、サブアレイ<０>はサブアレイデコーダＡＤ０から出力される選択信号ＢＳ０に対応して、各ワード線が活性化あるいは非活性化される。図示されていないが、状態選択スイッチＳＳ１〜ＳＳ６３は、いずれも選択信号ＢＳ１〜ＢＳ６３をそれぞれ選択するようプログラムされている。これにより、サブアレイ<ｎ>（ｎ＝１，２，…，６３）はサブアレイデコーダ<ｎ>から出力される選択信号ＢＳｎに対応して、活性化あるいは非活性化される。この状態を模式的に示したのが、図３である。
【００４１】
図４は、サブアレイ<０>に不良が存在し、このサブアレイ<０>をスペアサブアレイＳＡ−Ｓに置き換えて救済する場合を示す模式図である。このとき、２状態選択スイッチＳＳＳは選択信号ＢＳ０を選択し、３状態選択スイッチＳＳ０は接地電位Ｖssを選択するようにプログラムされる。さらに、状態選択スイッチＳＳ１〜ＳＳ６３は、図３に示したのと同様に、選択信号ＢＳ１〜ＢＳ６３をそれぞれ選択するようにプログラムされる。これにより、サブアレイ<０>は非活性化され、代わりに、スペアサブアレイＳＡ−Ｓがサブアレイ<０>の代わりに活性化される。
【００４２】
図５は、サブアレイ<１>に不良が存在し、このサブアレイ<１>をスペアサブアレイＳＡ−Ｓに置き換えて救済する場合を示す模式図である。２状態選択スイッチＳＳＳは選択信号ＢＳ０を選択し、３状態選択スイッチＳＳ０は選択信号ＢＳ１を選択し、３状態選択スイッチＳＳ１は接地電位Ｖssを選択するようにプログラムされる。さらに、状態選択スイッチＳＳ２〜ＳＳ６３は選択信号ＢＳ２〜ＢＳ６３をそれぞれ選択するようにプログラムされる。一般に、サブアレイ<ｎ>に不良がある場合には、２状態選択スイッチＳＳＳは選択信号ＢＳ０を、状態選択スイッチＳＳｉ（ｉ＝０，１，…，ｎ−１）は選択信号ＢＳｉ＋１を、状態選択スイッチＳＳｎは接地電位Ｖssを、状態選択スイッチＳＳｊ（ｊ＝ｎ＋１，ｎ＋２，…，６３）は選択信号ＢＳｊを選択するようにプログラムすればよい。
【００４３】
図６は、３状態選択スイッチＳＳ０〜ＳＳ６２の構成を示す回路図である。図６には３状態選択スイッチＳＳ１の構成のみを図示しているが、他の３状態選択スイッチの構成も同様である。
【００４４】
３状態選択スイッチＳＳ１は、選択デコーダＳＡＡＤ０、トランスファゲートＴＧ０、ＴＧ１、ＴＧ２、論理積回路ＡＮ０、論理和否定回路ＮＲ０、及びインバータＩＶ０、ＩＶ１、ＩＶ２、ＩＶ３から構成されている。３状態選択スイッチＳＳ０〜ＳＳ６２には、フューズ素子１４が接続されている。フューズ素子１４には、不良を含むサブアレイを指定する情報がプログラムされており、フューズ素子１４は不良を含むサブアレイを指定する選択信号ＳＡＡ０、ＳＡＡ１、…、ＳＡＡ５（以下、ＳＡＡ０−５と記す）と、不良救済の実行を許可する救済イネーブル信号ＳＥを出力する。選択デコーダＳＡＡＤ０は、フューズ素子１４から出力された選択信号ＳＡＡ０−５をデコードして、３状態選択スイッチＳＳ１に対応するサブアレイ<１>が選択されているか否か（不良を含むサブアレイか否か）を示す信号を出力する。トランスファゲートＴＧ０、ＴＧ１、ＴＧ２の各々の電流通路の一端には、接地電位、選択信号ＢＳ１、選択信号ＢＳ２がそれぞれ供給されており、トランスファゲートＴＧ０、ＴＧ１、ＴＧ２がオンまたはオフに制御されることにより、前記接地電位、選択信号ＢＳ１、選択信号ＢＳ２のいずれかが出力信号ＯＵＴ１として出力される。
【００４５】
図６に示した３状態選択スイッチＳＳ１の動作は以下のようになる。
【００４６】
フューズ素子１４には、不良を含むサブアレイを指定する情報がプログラムされている。フューズ素子１４は、６４個のサブアレイ<０>〜サブアレイ<６３>のうち、不良を含むサブアレイを指定する６ビットの選択信号ＳＡＡ０−５と、不良救済の実行を許可する救済イネーブル信号ＳＥを出力する。不良救済を実行する場合、救済イネーブル信号ＳＥは“Ｈ”になる。選択信号ＳＡＡ０−５と救済イネーブル信号ＳＥは、２状態選択スイッチＳＳＳ，３状態選択スイッチＳＳ０〜ＳＳ６２、及び２状態選択スイッチＳＳ６３で共有される。
【００４７】
例えば、サブアレイ<１>が不良を含むものとする。このとき、フューズ素子１４はサブアレイ<１>を指定する選択信号ＳＡＡ０−５と、救済イネーブル信号ＳＥとして“Ｈ”を出力する。選択デコーダＳＡＡＤ０は、選択信号ＳＡＡ０−５をデコードし、“Ｈ”を論理積回路ＡＮ０の第１入力端子へ出力する。論理積回路ＡＮ０の第２入力端子には救済イネーブル信号ＳＥとして“Ｈ”が入力され、論理積回路ＡＮ０の出力端子からは“Ｈ”がトランスファゲートＴＧ０へ出力される。これにより、トランスファゲートＴ０はオンし、出力信号ＯＵＴ１として接地電位Ｖssを出力する。すなわち、選択信号ＳＡＡ０−５により３状態選択スイッチＳＳ１が指定されると、３状態選択スイッチＳＳ１はトランスファゲートＴ０をオンし、出力信号ＯＵＴ１として接地電位Ｖssを出力する。このとき、インバータＩＶ３から出力される信号Ｓ１が“Ｈ”となり、３状態選択スイッチＳＳ０では選択信号ＢＳ１が選択され出力される。
【００４８】
図６からわかるように、一般に、状態選択スイッチＳＳｎが選択され、救済イネーブル信号ＳＥが“Ｈ”になると、信号Ｓ０〜Ｓｎはすべて“Ｈ”となる。これにより、３状態選択スイッチＳＳｉ（ｉ＝０，１，…，ｎ−１）は選択信号ＢＳｉ＋１を出力する。さらにこのとき、状態選択スイッチＳＳｊ（ｊ＝ｎ＋１，ｎ＋２，…，６３）は選択信号ＢＳｊを出力する。
【００４９】
図７は、２状態選択スイッチＳＳＳの構成を示す回路図である。２状態選択スイッチＳＳＳは、トランスファゲートＴＧ３、ＴＧ４、論理積回路ＡＮ１、及びインバータＩＶ４、ＩＶ５、ＩＶ６から構成されている。２状態選択スイッチＳＳＳには、フューズ素子１４から救済イネーブル信号ＳＥが入力されている。トランスファゲートＴＧ３、ＴＧ４の各々の電流通路の一端には、接地電位、選択信号ＢＳ０がそれぞれ供給されており、トランスファゲートＴＧ３、ＴＧ４がオンまたはオフに制御されることにより、前記接地電位、選択信号ＢＳ０のいずれかが出力信号ＯＵＴＳとして出力される。
【００５０】
図７に示した２状態選択スイッチＳＳＳの動作は以下のようになる。
【００５１】
前述したように、状態選択スイッチＳＳ０〜ＳＳ６３に対応するサブアレイ<０>〜サブアレイ<６３>のうち、いずれかが選択信号ＳＡＡ０−５で指定され、救済イネーブル信号ＳＥが“Ｈ”になると、信号Ｓ０が“Ｈ”となる。これにより、トランスファゲートＴＧ４がオンして、選択信号ＢＳ０が出力信号ＯＵＴＳとして出力される。
【００５２】
一方、不良を含むサブアレイが存在せず、救済が不要の場合には、救済イネーブル信号ＳＥが“Ｌ”となり、トランスファゲートＴＧ４がオフし、トランスファゲートＴＧ３がオンして接地電位Ｖssが出力信号ＯＵＴＳとして出力される。
【００５３】
また図８は、２状態選択スイッチＳＳ６３の構成を示す回路図である。２状態選択スイッチＳＳ６３は、選択デコーダＳＡＡＤ１、トランスファゲートＴＧ５、ＴＧ６、論理積回路ＡＮ２、インバータＩＶ７、ＩＶ８、ＩＶ９から構成されている。２状態選択スイッチＳＳ６３には、フューズ素子１４から不良を含むサブアレイを指定する選択信号ＳＡＡ０−５と、救済イネーブル信号ＳＥが入力されている。選択デコーダＳＡＡＤ１は、フューズ素子から出力された選択信号ＳＡＡ０−５をデコードして、２状態選択スイッチＳＳ６３に対応するサブアレイ<６３>が指定されているか否かを示す信号を出力する。トランスファゲートＴＧ５、ＴＧ６の各々の電流通路の一端には、接地電位、選択信号ＢＳ６３がそれぞれ供給されており、トランスファゲートＴＧ５、ＴＧ６がオンまたはオフに制御されることにより、前記接地電位、選択信号ＢＳ６３のいずれかが出力信号ＯＵＴ６３として出力される。
【００５４】
図８に示した２状態選択スイッチＳＳ６３の動作は以下のようになる。
【００５５】
選択信号ＳＡＡ０−５によりサブアレイ<６３>が指定され、救済イネーブル信号ＳＥが“Ｈ”になると、論理積回路ＡＮ２からは“Ｈ”が出力される。これにより、トランスファゲートＴＧ５がオンして、接地電位Ｖssが出力信号ＯＵＴ６３として出力される。
【００５６】
一方、選択信号ＳＡＡ０−５によりサブアレイ<６３>が指定されない場合は、選択デコーダＳＡＡＤ１の出力は“Ｌ”となり、論理積回路ＡＮ２からは“Ｌ”が出力される。また、不良を含むサブアレイが存在せず、救済が不要の場合には、救済イネーブル信号ＳＥが“Ｌ”となり、論理積回路ＡＮ２からは“Ｌ”が出力される。これらの場合、トランスファゲートＴＧ５がオフし、トランスファゲートＴＧ６がオンして選択信号ＢＳ６３が出力信号ＯＵＴ６３として出力される。
【００５７】
このように、救済イネーブル信号ＳＥが“Ｈ”となり、選択信号ＳＡＡ０−５で２状態選択スイッチＳＳ６３が指定された場合のみ、出力信号ＯＵＴ６３として接地電位Ｖssが出力され、それ以外の場合には選択信号ＢＳ６３が出力される。前述の図６〜図８に示した状態選択スイッチを用いれば、図３〜図５を用いて説明した状態選択スイッチを有するＳＲＡＭを構成することができる。
【００５８】
前記構成を有する実施形態は、セルアレイがスペアサブアレイとサブアレイを有し、スペアサブアレイとサブアレイは、それぞれ１６本のワード線ＷＬ０〜ＷＬ１５を有する。サブアレイには、従来例と異なりスペアワード線は設けられていない。すなわち、この実施形態では、各サブアレイはスペアワード線を備えておらず、代わりに、６４個のサブアレイに対して１個のスペアサブアレイを設けている。そして、不良メモリセルが存在するサブアレイを、スペアサブアレイに置き換えることにより不良ローを救済する。これにより、各サブアレイの面積が減少し、複数のサブアレイからなるメモリセルアレイ部の面積を低減できる。前記実施形態ではスペアサブアレイを増設することによるセルアレイの面積ペナルティ（スペアサブアレイ／サブアレイ）は約１．６（１／６４）％となり、従来例の面積ペナルティ（約６（１／１６）％）と比べて低減できるという利点がある。
【００５９】
また、この実施形態では、不良メモリセルを救済するに際し、不良メモリセルを指定するアドレスが入力されたことを検知するための不良アドレス検知回路が不要であるため、高速な読み出しが可能となる。
【００６０】
また、メモリセルの微細化に伴いトランジスタのしきい値電圧が低下すると、ワード線非選択時のメモリセルからビット線への漏れ電流が増大する。この漏れ電流は、特に６５ｎｍ以下のデザインルールで製造されたときに顕著となる。しかし、階層ビット線構造を用いると、ローカルビット線に接続されるトランジスタの数を減らすことができ、前記漏れ電流によるノイズを低減することができる。この実施形態では、例えばメモリセルを６５ｎｍ以下のデザインルールで形成することにより、前述した階層ビット線構造を用いた効果、すなわちトランジスタの数を減らし、漏れ電流によるノイズを低減できるという効果を得ることができる。
【００６１】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。スペアサブアレイとサブアレイは、それぞれ１６本のワード線を有する例を示したが、これ以外の本数、例えば８本あるいは３２本のワード線を有していてもよい。また、６４個のサブアレイに対して１個のスペアサブアレイを設けた例を示したが、これ以外の個数、例えば３２個あるいは１２８個のサブアレイに対して１個のスペアサブアレイを設けてもよい。また、前記実施形態ではＳＲＡＭに適用した例を説明したが、本発明はＳＲＡＭに限るわけではなく、ＤＲＡＭやＥＰＲＯＭなどの半導体記憶装置に適用することも可能である。
【図面の簡単な説明】
【００６２】
【図１】この発明の一実施形態の半導体記憶装置の構成を示す概略図である。
【図２】前記実施形態の半導体記憶装置におけるサブアレイ、スペアサブアレイ、及びローデコーダの構成を示す回路図である。
【図３】前記実施形態の半導体記憶装置におけるサブアレイの不良救済を行わない場合を示す模式図である。
【図４】前記実施形態の半導体記憶装置におけるサブアレイ<０>の救済方法を示す模式図である。
【図５】前記実施形態の半導体記憶装置におけるサブアレイ<１>の救済方法を示す模式図である。
【図６】前記実施形態の半導体記憶装置における３状態選択スイッチの構成を示す回路図である。
【図７】前記実施形態の半導体記憶装置における２状態選択スイッチＳＳＳの構成を示す回路図である。
【図８】前記実施形態の半導体記憶装置における２状態選択スイッチＳＳ６３の構成を示す回路図である。
【図９】従来の階層ビット線を持つ半導体記憶装置の構成を示す概略図である。
【図１０】従来の前記半導体記憶装置におけるサブアレイ及びローデコーダの構成を示す回路図である。
【図１１】従来の前記半導体記憶装置における、不良メモリセルに接続されたワード線ＷＬ０の不良救済の方法を示す回路である。
【符号の説明】
【００６３】
ＳＡ−０〜ＳＡ−６３…サブアレイ、ＳＡ−Ｓ…スペアサブアレイと、ＢＬ０−０、ＢＬ０−０Ｂ…ローカルビット線、ＢＬＳ−０、ＢＬＳ−０Ｂ…ローカルビット線、ＧＢＬ、ＧＢＬＢ…グローバルビット線、ＮＭ１、ＮＭ２…書き込みトランスファゲート、ＡＤ０〜ＡＤ６３…サブアレイデコーダ、ＳＳＳ…２状態選択スイッチ、ＳＳ０〜ＳＳ６２…３状態選択スイッチ、ＳＳ６３…２状態選択スイッチ、１４…フューズ素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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