(57)【要約】【課題】周囲温度、電源電圧等によってＶＣＯの発振特性が変わっても一定のＰＬＬ特性が得られるようにする。【解決手段】基準クロック信号をカウントする基準クロックカウンタ７と、同期クロック信号をカウントする同期クロックカウンタ８との各々のカウント値を周波数比較器９にて比較する。その比較結果をデジタルフィルタ２に入力してＰＬＬ動作させ、当該ＰＬＬ回路がロックした状態でのＰＷＭ信号のデューティをパルス幅制御レジスタ３ａに保持させておく。基準フレーム信号を入力し、ＶＣＯ５で発振した同期クロック信号から生成される同期フレーム信号と基準フレーム信号との位相比較を位相比較器１で行い、この位相比較の結果をデジタルフィルタ２に入力してＰＬＬ動作させる。この際に、パルス幅制御レジスタ３ａに保持しておいたＰＷＭ信号のデューティの場合にデジタルフィルタ２の出力が０％になるようにＰＷＭ信号を生成させる。【選択図】        図１
2005020221.tif 000002
【特許請求の範囲】
【請求項１】
基準フレーム信号に同期したクロック信号を生成するためのＰＬＬ回路であって、
前記基準フレーム信号と生成された同期フレーム信号との位相差を表す位相誤差信号を供給するための位相比較器と、
前記位相誤差信号をフィルタリングするための第１フィルタと、
前記第１フィルタの出力に応じたデューティを有するパルス幅変調（ＰＷＭ）信号を生成するためのＰＷＭ信号生成部と、
前記ＰＷＭ信号の平均電圧を制御電圧として供給するように前記ＰＷＭ信号を積分するための第２フィルタと、
前記制御電圧に応じた周波数を有する同期クロック信号を生成するための電圧制御発振器（ＶＣＯ）と、
前記同期クロック信号を分周することにより前記同期フレーム信号を生成するための分周器とを備え、
前記ＰＷＭ信号生成部は、パルス幅制御情報を保持するためのレジスタを有し、当該レジスタに保持されたパルス幅制御情報に従い、前記ＰＷＭ信号のデューティを動作条件に応じてバイアスさせるように制御することを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路において、
前記ＰＷＭ信号生成部は、標準動作条件では、位相ロック状態で前記第１フィルタの出力が０％になった場合に、前記制御電圧が電源電圧の０．５倍の電圧になって前記ＶＣＯの発振周波数が目標ロック周波数になるように、前記ＰＷＭ信号のデューティを５０％とする機能を有し、
前記レジスタに保持されるパルス幅制御情報は、位相ロック状態で前記第１フィルタの出力が０％になった場合に動作条件の如何にかかわらず前記ＶＣＯの発振周波数が目標ロック周波数になるような前記ＰＷＭ信号のデューティバイアス値であることを特徴とするＰＬＬ回路。
【請求項３】
請求項２記載のＰＬＬ回路において、
目標ロック周波数と同じ周波数を有する基準クロック信号をカウントするための基準クロックカウンタと、
前記同期クロック信号をカウントするための同期クロックカウンタと、
一定期間内の前記基準クロックカウンタと前記同期クロックカウンタとの各々のカウント値を比較するための周波数比較器とを更に備え、
前記第１フィルタは、前記位相誤差信号に代えて前記周波数比較器での比較結果をフィルタリングする機能を更に有し、
前記ＰＷＭ信号生成部は、前記周波数比較器での比較結果を前記第１フィルタでフィルタリングしている場合の周波数ロック状態における前記ＰＷＭ信号のデューティバイアス値を前記パルス幅制御情報として前記レジスタに格納する機能を更に有することを特徴とするＰＬＬ回路。
【請求項４】
請求項１記載のＰＬＬ回路において、
前記第１フィルタの出力を複数フレーム分保持するためのフィルタ出力保持レジスタと、
前記フィルタ出力保持レジスタに保持されている前記第１フィルタ出力の振幅情報よりＰＬＬ減衰特性を判別するためのＰＬＬ減衰特性判別部と、
前記フィルタ出力保持レジスタに保持されている前記第１フィルタ出力が減衰するまでの時間情報よりＰＬＬ応答特性を判別するためのＰＬＬ応答特性判別部と、
前記ＰＬＬ減衰特性と前記ＰＬＬ応答特性とから前記第１フィルタに最適なフィルタ係数を見出すための最適フィルタ係数判断部と、
前記最適フィルタ係数判断部で見出されたフィルタ係数を保持するためのフィルタ係数レジスタとを更に備え、
前記第１フィルタは、前記フィルタ係数レジスタからのフィルタ係数で動作することを特徴とするＰＬＬ回路。
【請求項５】
請求項１記載のＰＬＬ回路において、
前記基準フレーム信号の入力の有無を判断するための基準フレーム入力判断部と、
フィルタ積分値設定情報を保持するための積分値レジスタとを更に備え、
前記第１フィルタは、前記基準フレーム入力判断部で前記基準フレーム信号が入力されていないと判断した場合には、前記積分値レジスタに保持されている前記フィルタ積分値設定情報を前記第１フィルタに積分値として強制的にセットし、前記基準フレーム入力判断部で前記基準フレーム信号が入力されたと判断した場合には、前記フィルタ積分値設定情報を強制的にセットする状態を解除して前記位相誤差信号をフィルタリングする通常の動作に移行することを特徴とするＰＬＬ回路。
【請求項６】
請求項１記載のＰＬＬ回路において、
前記基準フレーム信号の入力の有無を判断するための基準フレーム入力判断部と、
前記基準フレーム入力判断部からの情報を元に基準フレームの入力間隔をカウントし保持するための基準フレーム入力間隔保持レジスタと、
前記第１フィルタの積分値の更新を制御するためのフィルタ更新制御部とを更に備え、
前記フィルタ更新制御部は、前記基準フレーム入力間隔保持レジスタに保持されている直前の基準フレーム入力間隔を超えて一定期間前記基準フレーム信号が入力されなかった場合には、前記第１フィルタの積分値更新を停止させ、前記第１フィルタの積分値更新が停止しているときに前記基準フレーム入力判断部から前記基準フレーム信号が入力されたことを通知された場合には、前記第１フィルタの積分値更新を再開させることを特徴とするＰＬＬ回路。
【請求項７】
請求項１記載のＰＬＬ回路において、
モード選択信号からモード移行の有無を検出するためのモード移行検出部と、
複数のモードの各々に対応したフィルタ積分値設定情報のいずれかを選択するための積分値セレクタとを更に備え、
前記モード移行検出部は、前記モード選択信号よりモード移行を検出した場合には、前記積分値セレクタに移行後のモードに対応したフィルタ積分値設定情報を選択させ、かつ当該積分値セレクタが選択したフィルタ積分値設定情報を前記第１フィルタに積分値としてセットするように前記第１フィルタに通知することを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準フレーム信号に同期したクロック信号を生成するためのＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ：位相同期ループ）回路に関するものである。
【０００２】
【従来の技術】
近年、ビデオ信号やオーディオ信号をＡＶ機器間で送受信する機会が増えており、ＡＶ機器間の同期をとるためにＰＬＬ回路が利用される。
【０００３】
ある従来技術によれば、ディスク再生装置において、クロック抽出のためのＰＬＬ回路内でＰＷＭ（ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ：パルス幅変調）の技術を利用した電圧レベル変換が採用される（特許文献１参照）。
【０００４】
ＰＬＬ回路に温度センサを用いた温度・電圧変換部を設け、当該変換部からＶＣＯ（ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の入力に予め外部制御電圧を与えることにより、常にプルインレンジ内でＶＣＯが発振するように制御する温度補償ＶＣＯの技術も知られている（特許文献２参照）。
【０００５】
また、無線移動局で基準フレーム信号に同期したクロック信号を生成するためのＰＬＬ回路において、受信電波が弱くなって基準フレーム信号が途切れた場合でもＶＣＯに正常時と同じ周波数で自走発振させる技術も知られている（特許文献３参照）。
【０００６】
【特許文献１】
特開平９−２２５６６号公報
【特許文献２】
特開２０００−２０１０７２号公報
【特許文献３】
特開２０００−２９９６３７号公報
【０００７】
【発明が解決しようとする課題】
従来のＰＬＬ回路では、ＶＣＯ自体のばらつきや、周囲温度、電源電圧等によってＶＣＯの発振特性が変わると、一定のＰＬＬ特性が得られなくなるという課題があった。また、上記温度補償ＶＣＯの技術では、温度条件を認識するための温度センサが別に必要になるという課題があった。
【０００８】
本発明の目的は、ＰＷＭ技術を利用して基準フレーム信号に同期したクロック信号を生成するためのＰＬＬ回路において、ＶＣＯ自体にばらつきがあったり、動作条件が変わったりしても一定のＰＬＬ特性を実現することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、基準フレーム信号と生成された同期フレーム信号との位相差を表す位相誤差信号を供給するための位相比較器と、当該位相誤差信号をフィルタリングするための第１フィルタと、当該第１フィルタの出力に応じたデューティを有するＰＷＭ信号を生成するためのＰＷＭ信号生成部と、当該ＰＷＭ信号の平均電圧を制御電圧として供給するように当該ＰＷＭ信号を積分するための第２フィルタと、当該制御電圧に応じた周波数を有する同期クロック信号を生成するためのＶＣＯと、当該同期クロック信号を分周することにより前記同期フレーム信号を生成するための分周器とを備えたＰＬＬ回路の構成を採用し、ＰＷＭ信号生成部はパルス幅制御情報を保持するためのレジスタを有し、当該レジスタに保持されたパルス幅制御情報に従いＰＷＭ信号のデューティを動作条件に応じてバイアスさせるように制御することとしたものである。
【００１０】
例えば、標準動作条件では、位相ロック状態で第１フィルタの出力が０％になった場合に、ＶＣＯ制御電圧が電源電圧の０．５倍の電圧になって当該ＶＣＯの発振周波数が目標ロック周波数になるように、ＰＷＭ信号のデューティを５０％とする。パルス幅制御情報は、位相ロック状態で第１フィルタの出力が０％になった場合に動作条件の如何にかかわらずＶＣＯ発振周波数が目標ロック周波数になるようなＰＷＭ信号のデューティバイアス値である。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＬＬ回路の構成を示している。図１において、１は位相比較器（ｐｈａｓｅ  ｃｏｍｐａｒａｔｏｒ：ＰＣ）、２はデジタルフィルタ（第１フィルタ）、３はＰＷＭ信号生成部、４はＲＣフィルタ（第２フィルタ）、５はＶＣＯ、６は分周器、７は基準クロックカウンタ、８は同期クロックカウンタ、９は周波数比較器である。
【００１３】
位相比較器１は、基準フレーム信号と分周器６により生成された同期フレーム信号との位相差を表す位相誤差信号を、位相比較結果としてデジタルフィルタ２へ供給する。デジタルフィルタ２は、位相誤差信号をフィルタリングするようにＬＰＦ（ｌｏｗ  ｐａｓｓ  ｆｉｌｔｅｒ）特性を持つフィルタである。ＰＷＭ信号生成部３は、デジタルフィルタ２の出力に応じたデューティを有するＰＷＭ信号を生成する。しかも、当該ＰＷＭ信号生成部３は、パルス幅制御情報を保持するためのレジスタ３ａを有し、このレジスタ３ａに保持されたパルス幅制御情報に従い、ＰＷＭ信号のデューティを動作条件に応じてバイアスさせるように制御する。ＲＣフィルタ４は、ＰＷＭ信号の平均電圧を制御電圧として供給するように、ＰＷＭ信号を積分するための抵抗ＲとキャパシタＣとで構成される。ＶＣＯ５は、ＲＣフィルタ４から与えられた制御電圧に応じた周波数を有する同期クロック信号を生成する。分周器６は、この同期クロック信号を分周することにより同期フレーム信号を生成する。
【００１４】
基準クロックカウンタ７は、当該ＰＬＬ回路の目標ロック周波数ｆと同じ周波数を有する基準クロック信号をカウントするためのカウンタである。同期クロックカウンタ８は、ＶＣＯ５からの同期クロック信号をカウントするためのカウンタである。周波数比較器９は、一定期間内の基準クロックカウンタ７と同期クロックカウンタ８との各々のカウント値を比較することにより、基準クロック信号と同期クロック信号との各々の周波数を比較する。デジタルフィルタ２は、位相比較器１での位相比較結果に代えて周波数比較器９での周波数比較結果をフィルタリングすることもできる。
【００１５】
まず、デジタルフィルタ２において周波数比較器９での比較結果をフィルタリングする場合の動作について説明する。目標ロック周波数ｆと同じ周波数の基準クロック信号が基準クロックカウンタ７に入力される。基準クロックカウンタ７は、一定期間内に入力された基準クロック信号を０からＮまでカウントする。この間に同期クロックカウンタ８は、ＶＣＯ５からの同期クロック信号を０からＭまでカウントする。周波数比較器９では両カウンタ７，８のカウント値Ｎ，Ｍを比較し、両カウント値の差を周波数比較結果としてデジタルフィルタ２に送る。デジタルフィルタ２では、周波数比較器９から送られてきた比較結果がフィルタリングされ、ＰＷＭ信号生成部３に送られる。ＰＷＭ信号生成部３では、デジタルフィルタ２の出力に応じたデューティを有するＰＷＭ信号を生成する。生成されたＰＷＭ信号はＲＣフィルタ４に入力される。ＲＣフィルタ４ではＰＷＭ信号が積分され、制御電圧に変換されてＶＣＯ５に入力される。ＶＣＯ５は、入力電圧に応じた周波数の同期クロック信号を生成する。ＰＬＬ動作の結果、周波数ロックがかかると、その時点でのＰＷＭ信号のパルス幅制御情報がパルス幅制御レジスタ３ａに格納される。このパルス幅制御レジスタ３ａに保持されている情報が、以後の動作におけるパルス幅制御情報となる。
【００１６】
次に、デジタルフィルタ２において位相比較器１での比較結果をフィルタリングする場合について説明する。基準フレーム信号が位相比較器１に入力される一方、ＶＣＯ５で発振した同期クロック信号が分周器６へ送られる。分周器６では基準フレーム信号と同期をとるための同期フレーム信号が生成され、位相比較器１に送られる。位相比較器１では基準フレーム信号と同期フレーム信号との位相差を計算し、デジタルフィルタ２に送られる。デジタルフィルタ２では、位相比較器１から送られてきた位相比較結果がフィルタリングされ、ＰＷＭ信号生成部３に送られる。ＰＷＭ信号生成部３では、レジスタ３ａに保持されたパルス幅制御情報に従いＰＷＭ信号のデューティを動作条件に応じてバイアスさせながら、デジタルフィルタ２の出力に応じたデューティを有するＰＷＭ信号を生成する。生成されたＰＷＭ信号はＲＣフィルタ４に入力される。ＲＣフィルタ４ではＰＷＭ信号が積分され、制御電圧に変換されてＶＣＯ５に入力される。ＶＣＯ５は、入力電圧に応じた周波数の同期クロック信号を生成する。ＰＬＬ動作の結果、位相ロックがかかると、その時点での同期クロック信号が利用可能となる。
【００１７】
図２は、図１中のＶＣＯ５の入力電圧と発振周波数との関係を示している。ここで、上記ＰＷＭ信号生成部３は、標準動作条件である条件Ｂでは、位相ロック状態でデジタルフィルタ２の出力が０％になった場合に、ＶＣＯ５の制御電圧が電源電圧（ＶＤＤ）の０．５倍の電圧になって当該ＶＣＯ５の発振周波数が目標ロック周波数ｆになるように、ＰＷＭ信号のデューティを５０％とするものとする。ＶＣＯ５は、図２に示すとおり、条件Ｂでは電源電圧の０．５倍の電圧で目標ロック周波数ｆを発振するが、条件Ａで目標ロック周波数ｆを発振するのは電源電圧の０．４５倍の電圧の場合であり、条件Ｃでは電源電圧の０．５５倍の場合である。なお、ここにいう条件とは周囲温度、電源電圧等のことである。
【００１８】
さて、条件Ａ，Ｂ，Ｃの如何にかかわらずデジタルフィルタ２の出力とＰＷＭ信号のデューティとを１対１に対応させることとすると、一定のＰＬＬ特性が得られない。例えば、デジタルフィルタ２の出力が０％であるときにＰＷＭ信号のデューティが常に５０％であるものとすると、条件Ｂではデジタルフィルタ２の出力が０％であるときに目標ロック周波数ｆが得られるものの、条件Ａでは発振周波数がｆ＋１％にずれ、条件Ｃでは発振周波数がｆ−１％にずれてしまう（図２参照）。
【００１９】
これに対し、本発明の第１の実施形態によれば、条件Ｂではデジタルフィルタ２の出力が０％であるときにＰＷＭ信号のデューティを５０％とすることでＶＣＯ５の入力電圧が電源電圧の０．５倍の電圧になるようにし、条件Ａではデジタルフィルタ２の出力が０％であるときにＰＷＭ信号のデューティを４５％とすることでＶＣＯ５の入力電圧が電源電圧の０．４５倍の電圧になるようにし、条件Ｃではデジタルフィルタ２の出力が０％であるときにＰＷＭ信号のデューティを５５％とすることでＶＣＯ５の入力電圧が電源電圧の０．５５倍の電圧になるようにする。これにより、デジタルフィルタ２の出力が０％であるときには、条件Ａ，Ｂ，Ｃの如何にかかわらず目標ロック周波数ｆが得られるようになる。
【００２０】
図３は、図１のＰＬＬ回路におけるデジタルフィルタ２の出力と、ＰＷＭ信号のデューティと、ＶＣＯ５の発振周波数との関係を示している。条件Ａにおいて、パルス幅制御情報として−５％という情報がパルス幅制御レジスタ３ａにセットされると、デジタルフィルタ２の出力が０％の場合にＰＷＭ信号のデューティが４５％になることで、条件Ａでもデジタルフィルタ２の出力が０％の場合に目標ロック周波数ｆを発振させることができる。同様に条件Ｃではパルス幅制御情報として＋５％がセットされると、デジタルフィルタ２の出力が０％の場合にＰＷＭ信号のデューティが５５％になることで、条件Ｃでもデジタルフィルタ２の出力が０％の場合に目標ロック周波数ｆを発振させることができるようになる。この関係は、デジタルフィルタ２の出力が０％以外である場合も同様である。
【００２１】
以上のように、本発明の第１の実施形態によれば、ＶＣＯ５の発振特性がばらつきや温度によって変化しても、例えばデジタルフィルタ２の出力が０％の場合にＰＷＭ信号のデューティを５０％以外にセットすることにより、ＶＣＯ５の発振周波数を目標ロック周波数ｆにすることが可能となるので、動作条件が変わってもＰＬＬ特性を一定にすることができる。したがって、ＲＣフィルタ４とＶＣＯ５との間に抵抗分圧回路等の調整回路を挿入する必要がない。
【００２２】
しかも、目標ロック周波数ｆと同じ周波数の基準クロック信号とＶＣＯ５の発振クロック信号とを同期させることによって、中心電圧に対するＶＣＯ５の発振周波数のずれを自動検出することが可能となるので、ＶＣＯ５の発振特性を容易に調整することができる。ただし、パルス幅制御レジスタ３ａに保持すべきパルス幅制御情報を外部から与えることも可能である。
【００２３】
以下、図１を用いて説明したＰＬＬ回路の変形例である第２〜第５の実施形態を説明する。
【００２４】
（第２の実施形態）
本発明の第２の実施形態は、ＶＣＯ５の発振特性が変化した場合に、デジタルフィルタ２の最適なフィルタ係数を見出してＰＬＬ特性の安定化を実現するものである。
【００２５】
図４は、本発明の第２の実施形態に係るＰＬＬ回路の構成を示している。図４において、１１はデジタルフィルタ２の出力を複数フレーム分保持しておくフィルタ出力保持レジスタ、１２はフィルタ出力保持レジスタ１１に保持されているデジタルフィルタ２の出力の振幅情報よりＰＬＬ減衰特性を判別するためのＰＬＬ減衰特性判別部、１３はフィルタ出力保持レジスタ１１に保持されているデジタルフィルタ２の出力が一定の値以下に減衰するまでの時間情報からＰＬＬ応答特性を判別するためのＰＬＬ応答特性判別部、１４はＰＬＬ減衰特性とＰＬＬ応答特性とから最適なフィルタ係数を見出す最適フィルタ係数判断部、１５は最適フィルタ係数判断部１４で判断されたフィルタ係数Ａ，Ｂを保持するためのフィルタ係数レジスタである。ここで、位相比較器１の出力をＰとし、デジタルフィルタ２の出力をＦとする。
【００２６】
図５は、図４中のデジタルフィルタ２の内部構成を示している。図５において、２１，２４は乗算器、２２，２５は加算器、２３は積分器である。位相比較器１より送られてくる基準フレーム信号と同期フレーム信号との位相差は、フィルタ係数Ａと乗算される。乗算された結果は積分器２３に蓄えられている積分値と加算され、加算された結果が積分器２３に戻されることによって積分値が更新される。積分器２３に蓄えられた積分値はフィルタ係数Ｂと乗算され、乗算された結果は、フィルタ係数Ａと乗算された位相差と加算され、デジタルフィルタ２のフィルタリング結果として出力される。
【００２７】
ある条件においてデジタルフィルタ２の最適なフィルタ係数を見出す動作について説明する。まず、フィルタ係数レジスタ１５から１つのフィルタ係数のセットがデジタルフィルタ２に送られ、その係数を使用してＰＬＬ動作を開始する。デジタルフィルタ２の出力は、フィルタ出力保持レジスタ１１に蓄えられていく。当該ＰＬＬ回路がロックした後、フィルタ出力保持レジスタ１１に蓄えられていたデジタルフィルタ２の出力情報は、ＰＬＬ減衰特性判別部１２とＰＬＬ応答特性判別部１３とに送られる。ＰＬＬ減衰特性判別部１２では、デジタルフィルタ２の出力の振幅情報からＰＬＬ減衰特性を判断する。ＰＬＬ応答特性判別部１３では、デジタルフィルタ２の出力情報よりＰＬＬがロックするまでの時間を見出すことにより、ＰＬＬ応答特性を判別する。ＰＬＬ減衰特性判別部１２とＰＬＬ応答特性判別部１３とで判別されたＰＬＬ特性の情報は、最適フィルタ係数判断部１４に送られ、現在使用しているフィルタ係数セットの最適性が判断される。
【００２８】
次に、フィルタ係数レジスタ１５から別のフィルタ係数のセットが送られ、同様にＰＬＬ動作することで当該別のフィルタ係数のセットの最適性が判断される。複数のフィルタ係数のセットの最適性を判断することにより、現在の使用条件における最適なフィルタ係数を見出すことが可能となる。
【００２９】
以上のように本発明の第２の実施形態によれば、ＰＬＬ使用条件によってＶＣＯ５の発振特性が変化しても、デジタルフィルタ２の出力の遷移状況からＰＬＬ減衰特性とＰＬＬ応答特性とが分かるので、デジタルフィルタ２の最適なフィルタ係数を見出すことができ、常に安定したＰＬＬ特性が得られる。
【００３０】
（第３の実施形態）
本発明の第３の実施形態は、基準フレーム信号の入力が開始されてからＰＬＬ回路がロックするまでの時間を短縮させるものである。
【００３１】
図６は、本発明の第３の実施形態に係るＰＬＬ回路の構成を示している。図６において、３１は基準フレーム信号の入力の有無を判断するための基準フレーム入力判断部、３２はフィルタ積分値設定情報を保持するための積分値レジスタである。
【００３２】
まず、基準フレーム信号が入力される前の動作について説明する。基準フレーム信号は基準フレーム入力判断部３１へ送られ、基準フレーム信号が入力されているかいないかが判断される。一方、フィルタ積分値設定情報は積分値レジスタ３２に保持される。フィルタ積分値設定情報とは、ＶＣＯ５が目標ロック周波数を発振するためのデジタルフィルタ２中の積分器２３の積分値のことである（図５参照）。基準フレーム入力判断部３１で基準フレーム信号が入力される前の状態だと判断された場合、積分値レジスタ３２に保持されているフィルタ積分値設定情報がデジタルフィルタ２中の積分器２３にセットされ、その状態が保持される。
【００３３】
次に、基準フレーム信号が入力された以降の動作について説明する。基準フレーム入力判断部３１において基準フレーム信号が入力されたと判断されると、基準フレーム入力判断部３１からデジタルフィルタ２にフィルタ積分値設定情報を積分値としてセットする状態を解除するように通知され、デジタルフィルタ２では位相比較器１から送られてくる基準フレーム信号と同期フレーム信号との位相差をフィルタリングする通常の動作に移行し、ＰＬＬ動作が開始される。
【００３４】
以上のように本発明の第３の実施形態によれば、基準フレーム信号の入力の有無を検出し、基準フレーム信号が入力されていない時点では、デジタルフィルタ２の積分値をＶＣＯ５が目標ロック周波数を発振する値にセットすることにより、基準フレーム信号が入力されてからの積分器２３の充放電時間を短縮させることができるので、ＰＬＬ回路がロックするまでの時間を短縮させることできる。
【００３５】
（第４の実施形態）
本発明の第４の実施形態は、送信側のエラー等のために基準フレーム信号の入力が途切れてもＰＬＬ回路が不安定にならないようにしたものである。
【００３６】
図７は、本発明の第４の実施形態に係るＰＬＬ回路の構成を示している。図７において、３１は基準フレーム信号の入力の有無を判断するための基準フレーム入力判断部、３３は基準フレーム入力判断部３１からの基準フレーム入力情報から、基準フレームの入力間隔をカウントし保持するための基準フレーム入力間隔保持レジスタ、３４は基準フレーム入力判断部３１からの基準フレーム入力情報と基準フレーム入力間隔保持レジスタ３３からの基準フレーム入力間隔とを元にデジタルフィルタ２の更新を制御するためのフィルタ更新制御部である。
【００３７】
当該ＰＬＬ回路の通常動作については説明を省略し、基準フレーム信号が途切れた場合の動作について説明する。基準フレーム入力間隔保持レジスタ３３には、通常動作時における基準フレームの入力間隔が保持されており、基準フレーム入力判断部３１へ送られる。基準フレーム入力判断部３１では、基準フレームの間隔を超え更にＰＬＬ引き込み範囲を超えて基準フレーム信号が入力されなかった場合、フィルタ更新制御部３４へ更新停止が通知される。デジタルフィルタ２では、フィルタ更新制御部３４からの更新停止通知により積分器２３の積分値の更新を停止させる（図５参照）。
【００３８】
以上のように本発明の第４の実施形態によれば、基準フレーム信号の入力の有無を検出し、デジタルフィルタ２の積分値の更新を停止させることができるので、基準フレーム信号の入力が途切れた場合でも積分値が急激に変化することを防ぐことにより、ＰＬＬ動作が不安定になることがない。
【００３９】
（第５の実施形態）
本発明の第５の実施形態は、例えばオーディオの再生用クロック信号を生成するためのＰＬＬ回路において、あるサンプリング周波数のモードＡから、別のサンプリング周波数のモードＢへ移行する場合に、スムーズなモード移行を達成できるものである。
【００４０】
図８は、本発明の第５の実施形態に係るＰＬＬ回路の構成を示している。図８において、４１はモード選択信号からモード移行の有無を検出するためのモード移行検出部、４２はデジタルフィルタ２に積分値をセットするためのフィルタ積分値設定情報としてモードＡ用の情報又はモードＢ用の情報のいずれかを選択するための積分値セレクタである。モードＡ用のフィルタ積分値設定情報とは、モードＡの場合にＶＣＯ５が目標ロック周波数を発振するためのデジタルフィルタ２中の積分器２３の積分値であり、モードＢ用のフィルタ積分値設定情報とは、モードＢの場合にＶＣＯ５が目標ロック周波数を発振するためのデジタルフィルタ２中の積分器２３の積分値である（図５参照）。
【００４１】
当該ＰＬＬ回路の通常動作については説明を省略し、モード移行動作について説明する。モード選択信号が入力され、モード移行検出部４１ではモード移行の有無を検出する。モード移行が検出されると、モード移行検出部４１からモードＡ、モードＢのどちらのモードに移行したのかが積分値セレクタ４２に通知される。積分値セレクタ４２では、モード移行検出部４１から通知されたモード移行情報より、モードＡ用のフィルタ積分値設定情報か又はモードＢ用のフィルタ積分値設定情報かを選択し、デジタルフィルタ２に送られる。一方、モード移行検出部４１からのモード移行情報はデジタルフィルタ２に送られ、デジタルフィルタ２では積分値セレクタ４２から送られてくるフィルタ積分値設定情報を積分器２３の積分値へセットする。
【００４２】
以上のように本発明の第５の実施形態によれば、モード移行時にデジタルフィルタ２の積分値をモードに合わせてセットすることができるので、モード移行後の目標ロック周波数を発振する状態に近い状態でＰＬＬ動作を開始させることにより、スムーズなモード移行を実現することができる。
【００４３】
【発明の効果】
以上説明してきたとおり、本発明によれば、ＰＷＭ技術を利用して基準フレーム信号に同期したクロック信号を生成するためのＰＬＬ回路において、ＶＣＯ自体にばらつきがあったり、動作条件が変わったりしても一定のＰＬＬ特性を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】図１中のＶＣＯの入力電圧と発振周波数との関係を示すグラフである。
【図３】図１のＰＬＬ回路におけるデジタルフィルタ出力と、ＰＷＭ信号のデューティと、ＶＣＯの発振周波数との関係を示す図である。
【図４】本発明の第２の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図５】図４中のデジタルフィルタの内部構成を示すブロック図である。
【図６】本発明の第３の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図７】本発明の第４の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図８】本発明の第５の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
１  位相比較器（ＰＣ）
２  デジタルフィルタ（第１フィルタ）
３  ＰＷＭ信号生成部
３ａ  パルス幅制御レジスタ
４  ＲＣフィルタ（第２フィルタ）
５  電圧制御発振器（ＶＣＯ）
６  分周器
７  基準クロックカウンタ
８  同期クロックカウンタ
９  周波数比較器
１１  フィルタ出力保持レジスタ
１２  ＰＬＬ減衰特性判別部
１３  ＰＬＬ応答特性判別部
１４  最適フィルタ係数判断部
１５  フィルタ係数レジスタ
２１，２４  乗算器
２２，２５  加算器
２３  積分器
３１  基準フレーム入力判断部
３２  積分値レジスタ
３３  基準フレーム入力間隔保持レジスタ
３４  フィルタ更新制御部
４１  モード移行検出部
４２  積分値セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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