(57)【要約】【課題】  レイアウト設計の自由度が高いスパイラルインダクタを混載した半導体集積回路とその設計方法、また、スパイラルインダクタの値を容易に変更できる半導体集積回路を提案する。【解決手段】  半導体保護素子(15,16)を有して構成されるＩ／Ｏセル(13n)と該Ｉ／Ｏセルに接続されたスパイラルインダクタ(12n)とを含み構成された半導体集積回路において、前記スパイラルインダクタを、ＬＳＩ内部回路(2)のドライバ回路(11n)の出力部と、外縁側の半導体保護素子が接続されている周回配線パターン(17,18)との間の領域(19)に配置する。【選択図】        図４
2005347431.tif 000002
【特許請求の範囲】
【請求項１】
半導体保護素子を有したＩ／Ｏセルと、該Ｉ／Ｏセルに接続されたスパイラルインダクタとを含み構成された半導体集積回路において、
前記スパイラルインダクタを、ＬＳＩ内部回路のドライバ回路の出力部と、外縁側の半導体保護素子が接続されている周回配線パターンとの間の領域に配置したことを特徴とする半導体集積回路。
【請求項２】
スパイラルインダクタを含み構成された半導体集積回路において、
前記スパイラルインダクタの少なくとも一つの周回部の第１の所定部位を、当該周回部と隣接する周回部で直径方向ほぼ同位置の第２の所定部位と導電接続しているが、切除手段を用いることで切除可能に形成された短絡パターンを設けたことを特徴とする半導体集積回路。
【請求項３】
前記スパイラルインダクタに直列に接続された予備スパイラルインダクタを少なくとも一つ設けるとともに、前記この予備スパイラルインダクタの周回部の始端部分と終端部分とを導電接続しているが切除手段を用いれば切除可能に形成された短絡パターンを設けたことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
半導体保護素子を有したＩ／Ｏセルと、該Ｉ／Ｏセルに接続されたスパイラルインダクタとを含み構成された半導体集積回路の回路レイアウト方法において、
前記スパイラルインダクタを、ＬＳＩ内部回路のドライバ回路の出力部と、前記半導体保護素子が接続されている周回配線パターンとの間の領域に配置する、ことを特徴とする半導体集積回路の回路レイアウト方法。
【請求項５】
スパイラルインダクタを含み構成された半導体集積回路の回路レイアウト方法において、
前記スパイラルインダクタの少なくとも一つの周回部の第１の所定部位を、当該周回部と隣接する周回部で直径方向ほぼ同位置の第２の所定部位と導電接続しているが、切除手段を用いることで切除可能に形成された短絡パターンを設けることを特徴とする半導体集積回路の回路レイアウト方法。
【請求項６】
前記スパイラルインダクタに直列に接続して予備スパイラルインダクタを少なくとも一つ設けるとともに、前記予備スパイラルインダクタの周回部の始端部分と終端部分とを導電接続しているが、切除手段を用いれば切除可能に形成された短絡パターンを設けることを特徴とする請求項５に記載の回路レイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スパイラルインダクタを有する半導体集積回路およびその内部の回路レイアウト方法に関するものである。
【背景技術】
【０００２】
集積回路が形成されたシリコン等の半導体チップを含む半導体集積回路（以下では、ＩＣとも記す）では、一般的には半導体チップ内に形成された集積回路と外部回路とを接続するための回路を有した入出力セル（以下、Ｉ／Ｏセルという）がチップの外縁部に配置される。そして、これらＩ／Ｏセルより更に外周となる部分に、外部回路と電気的に接続するための電極としてのパッドが配置される。各パッドは、対応するＩ／Ｏセルと電気的に接続される。
【０００３】
大規模集積回路（ＬＳＩ）のレイアウト設計では、コンピュータを用いたレイアウトシステムが広く利用され、自動レイアウトシステムの処理フローに従い、フロアプラン（ハードマクロ、Ｉ／Ｏセル の配置位置、方向、他のセルの配置領域、電源配線を行う配線経路、配線幅、信号配線が配線できる配線領域の決定等を行う計画）によって内部回路の配置位置、電源配線及び信号配線の位置、幅、間隔の決定を表示端末にて行っている。
【０００４】
図５は、レイアウト結果である内部回路配置の一例を示しており、Ｉ／Ｏセル：ａが配置され、電源配線及び信号配線の領域：ｂを確保しながら、ハードマクロ：ｃと他のセルの配置領域：ｄを決定し、内部回路用電源配線：ｅを行い、セル配置：ｆした結果の内部回路：ｇを配置し、周辺電源配線：ｈを行ったものである。
【０００５】
ところで、高周波ＩＣ用半導体集積回路（ＬＳＩ）においては、ＬＳＩ間のデータを高速で転送するため、現在使用されているパッケージやボンディングワイヤ、Ｉ／Ｏ部のドライバなどの寄生容量成分により転送用ドライバ回路などが転送するデータ（信号）に歪み（反射）が生じるという問題点がある。
【０００６】
具体的には、多ピンＬＳＩで用いられる汎用ＢＧＡ（pin grid array）パッケージなどでは、ＬＳＩのＩ／Ｏ部のドライバ、レシーバー回路の先の保護トランジスタやパッド（ＰＡＤ）部の２〜４ｐｆ程度の寄生容量やパッケージ内のボンディングワイヤに起因する５〜８ｎＨ程度のインダクタンス成分により、パッケージ内でインピーダンスのミスマッチが発生して、ＬＳＩを高周波で動作させた場合に、歪み（反射）が発生して信号品質の劣化による信号の信頼性が落ちる問題がある。
【０００７】
しかし、半導体装置内部にボンディングワイヤなどと同等の寄生成分のスパイラルインダクタをあらかじめ付加することにより、インピーダンスのミスマッチを防止し、転送信号の歪み（反射）を防止することにより信号品質の劣化を防止することが可能である。
【０００８】
従来のインダクタンスを有する高周波ＩＣ用半導体パッケージでは、インダクタンス成分を得るようにするには、通常、必要なインダクタンス値を持つインダクタンス素子をパッケージ内部に実装することによっている。なお、面積の関係でパッケージ上に搭載できないインダクタンス素子については、実装基板上に実装するようにしている。この他、インダクタンス素子を実装する代わりに、半導体基板上の絶縁膜上に薄膜状の配線によってスパイラルを描き、周回部により積極的にインダクタンス成分を得るようにした所謂平面スパイラルインダクタを用いる方法もある。
【０００９】
そして、このような半導体パッケージ上に配置するスパイラルインダクタを小型化するために、図６の平面図に示すように、スパイラルインダクタを円形のスパイラル形状にし、その中心部と外部とをボンディングワイヤで接続した高周波ＩＣ用半導体パッケージが提案されている（例えば、特許文献１参照。）。
【００１０】
【特許文献１】特開２００３−７９００号公報
【００１１】
上記の〔特許文献１〕では、ＬＳＩのＩ／Ｏ部からの出力信号とボンディングワイヤにてパッケージ上に形成されたスパイラルインダクタの一端とを接続し、スパイラルインダクタの中心部とパッケージのボンディング部をボンディングワイヤで接続する方法により、インダクタンスのＬ値を簡易に微調整できるようにしている。
【００１２】
しかし、この方法の場合、スパイラルインダクタはＬＳＩ外部でパッケージ上に形成されているため、ＬＳＩコア部の設計に際して外部のスパイラルインダクタを考慮した設計が必要になり設計の自由度が制限されてしまうし、信号端子の配置位置にも大きな制約が発生してしまうという不都合がある。
【００１３】
この他、従来のスパイラルインダクタンスを用いたＩＣでは、何らかの不具合が発生した場合やＬＳＩの改定や変更でパッケージの変更などが発生した場合など、パッケージ上に形成されているインダクタと異なる値が必要になった場合でも大規模な設計変更が必要になり簡単には対応が出来ないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、以上の従来技術における問題に鑑みてなされたものであり、ＬＳＩの設計に際してスパイラルインダクタを混載しながらもパッケージに依存することなく、また出力信号端子の位置を制約を受けずに設計することが可能な自由度の高い半導体集積回路とその回路レイアウト方法を提供することを目的とする。また、パッケージ上に形成されているスパイラルインダクタと異なる値が必要になった場合にも簡単に対応することが出来る半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記課題を解決するために本発明では、半導体保護素子を有したＩ／Ｏセルと、該Ｉ／Ｏセルに接続されたスパイラルインダクタとを含み構成された半導体集積回路において、前記スパイラルインダクタを、ＬＳＩ内部回路のドライバ回路の出力部と、外縁側の半導体保護素子が接続されている周回配線パターンとの間の領域に配置する。スパイラルインダクタをこのように配置することにより、外部のパッケージに依存されずに出力信号端子の位置を決めることが可能である。
【００１６】
あるいは、スパイラルインダクタを含み構成された半導体集積回路において、前記スパイラルインダクタの少なくとも一つの周回部の第１の所定部位を、当該周回部と隣接する周回部で直径方向ほぼ同位置の第２の所定部位と導電接続しているが、切除手段を用いることで切除可能に形成された短絡パターンを設けるようにする。このようなスパイラルインダクタが形成されていれば、短絡パターンを切除することで容易にインダクタンス値の変更が可能である。
【００１７】
また、上記構成において、前記スパイラルインダクタに直列に接続された予備スパイラルインダクタを少なくとも一つ設けるとともに、前記予備スパイラルインダクタの周回部の始端部分と終端部分とを導電接続しているが切除手段を用いれば切除可能に形成された短絡パターンを設けるようにする。このようなスパイラルインダクタも、短絡パターンを切除することで容易にインダクタンス値の変更が可能である。
【００１８】
本発明方法は、半導体保護素子を有したＩ／Ｏセルと、該Ｉ／Ｏセルに接続されたスパイラルインダクタとを含み構成された半導体集積回路の回路レイアウト方法において、
前記スパイラルインダクタを、ＬＳＩ内部回路のドライバ回路の出力部と、前記半導体保護素子が接続されている配線パターンとの間の領域に配置することを特徴とする。これにより、外部のパッケージに依存されずに出力信号端子の位置を決めることが可能である。
【００１９】
あるいは、スパイラルインダクタを含み構成された半導体集積回路の回路レイアウト方法において、前記スパイラルインダクタの少なくとも一つの周回部の第１の所定部位を、当該周回部と隣接する周回部で直径方向ほぼ同位置の第２の所定部位と導電接続しているが、切除手段を用いることで切除可能に形成された短絡パターンを設ける。
【００２０】
更には、前記スパイラルインダクタに直列に接続して予備スパイラルインダクタを少なくとも一つ設けるとともに、前記予備スパイラルインダクタの周回部の始端部分と終端部分とを導電接続しているが、切除手段を用いれば切除可能に形成された短絡パターンを設けるようにしても良い。
【発明の効果】
【００２１】
本発明によれば、ＬＳＩの設計に際して外部のインダクタを考慮せずに済むし、外部のパッケージに依存することなく出力信号端子の位置を制約を受けずに決めることが可能になり設計の自由度が増す。
【００２２】
また、別な本発明によれば、製造上の不具合が発生した場合などにレーザートリミング装置等を使用して、スパイラルインダクタ部をトリミングすることで、規定の特性に修正したり回路解析などを実施することが可能である。
【発明を実施するための最良の形態】
【００２３】
〔第１の実施の形態〕
以下に、本発明に係る半導体集積回路の一実施の形態における構成について図面を参照して説明する。図１は、本発明に係る半導体集積回路の一実施の形態における要部の構成を示す平面図である。図１では、半導体集積回路の多数あるＩ／Ｏセル（Ｉ／Ｏ入出力回路）のうちの一つのみを示している。
【００２４】
図１において、符号１１ｎは、ＬＳＩ内部回路２の出力ドライバの一つを示し、この出力ドライバ１１ｎの出力には転送データ信号に発生する歪み（反射）を防止するためのスパイラルインダクタ１２ｎの一端１２ａ（図示例では、パターンのスパイラルの中心から伸びた直線部の先端部）が接続されている。スパイラルインダクタ１２ｎの他端直線部１２ｂは、半導体パッケージの周縁部に配置されたＩ／Ｏセル１３ｎに接続されている。
【００２５】
Ｉ／Ｏセル１３ｎは、外周側に配置されたボンディングパッド１４と、このボンディングパッド（群）１４の内側に位置して配置された半導体保護素子としての保護トランジスタ１５、１６により構成されている。夫々の保護トランジスタ１５、１６には、周回する電源配線１７、１８（周辺電源配線）が接続されている。前記スパイラルインダクタ１２ｎの他端１２ｂは、保護トランジスタ１５、１６とボンディングパッド（ＰＡＤ）に接続されていて、ボンディングパッド１４からボンディングワイヤ（図示せず）で半導体集積回路パッケージ１の対応する端子へと接続される。他の出力回路についても同様に構成されている。
【００２６】
この実施の形態においては従来同様に、チップ外部のボンディングワイヤなどにより寄生容量と同等の寄生成分のスパイラルインダクタ１２をチップ内部に付加することによって、転送データ信号に発生する歪み（反射）をスパイラルインダクタ１２により減じて転送信号の品質を劣化させることを防止するが、特にスパイラルインダクタ１２の配置に配慮してある。すなわち、図１に示したようにスパイラルインダクタ１２は、前記Ｉ／Ｏセル１３のドライバ回路（および／またはレシーバー回路）の出力と、Ｉ／Ｏ部の保護トランジスタ１５、１６が接続されている電源配線パターン１７、１８との間の領域１９に配置されている。なお、他の出力回路についても同様に
【００２７】
スパイラルインダクタ１２をこの部分に配置することによって、転送データ信号に発生する歪みを減じて転送信号の品質を確保できることに加えて、Ｉ／Ｏ部のレイアウトサイズを既存のものから特に変更する必要もなく、また、スパイラルインダクタ１２については設計時に各パッケージに合わせて任意のサイズで作成し、配置することが出来て設計の自由度が向上する。
【００２８】
〔第２の実施の形態〕
本発明第２実施形態の半導体集積回路の構造を図２の平面図に要部で示す。図１と同一の部分には同一の符号を付して説明を省略する。この実施の形態においては、スパイラルインダクタ１２Ａｎを、ＬＳＩ内部回路２の出力ドライバ回路１１ｎとＩ／Ｏ部のボンディングパッド１４とＩ／Ｏ部の保護トランジスタ回路１５、１６が接続されている電源配線１７、１８との間の領域１９に配置している。
【００２９】
この実施の形態では、前記スパイラルインダクタ１２Ａｎは少なくとも一つの周回部１２ｃの所定部位１２ｄを、当該周回部と隣接する内側の周回部１２ｅで前記第１の所定部位を通る直径方向にほぼ位置する第２の所定部位１２ｆと導電接続して、レーザートリミング装置などの切除手段を用いることで切除可能に形成された短絡パターン１２ｇを設けてある。また、前記所定部位１２ｄとスパイラル部分の終端部１２ｈを切除可能な短絡パターン１２ｉで導電接続してある。すなわち、スパイラルインダクタ１２Ａｎは、その外周２周を、通常はメタルパターン１２にて短絡したパターンに設計されていて、通常はそのままで完成させる。
【００３０】
ほとんどの場合、半導体集積回路が設計通りの素材と正常な製造工程により製造されて、所望の特性の半導体集積回路が得られて出荷される。しかし、万一何らかの不具合等が発生した場合（特性に設計時想定と相違した結果がでた場合）には、レーザートリミング装置などの切除手段を使用し、短絡しているメタルパターン１２ｇ、１２ｉを適宜に切断することによりスパイラルインダクタ部をトリミングして、簡易にスパイラルインダクタの値の増加方向への変更が２段階に可能で、回路解析などを実施することが可能である。
【００３１】
特性のずれる方向が合致するならば、スパイラルインダクタ部をトリミングすることにより、当初の目的の特性を持った半導体集積回路として完成することが出来る。この場合には、微少な特性のバラツキを製造工程中で吸収することが出来るから、不良ロットの発生を未然に防止することが出来、コスト低減に寄与することが出来る。
【００３２】
〔第３の実施の形態〕
次に、本発明の第３実施形態の半導体集積回路の構造を図３に要部平面図で示す。前実施の形態とは、スパイラルインダクタを一つの信号経路について複数個用いている点のみが異なっている。その他の部分については前述の実施形態と全く同様で良く、同等部に同一の符号を付して説明は省略する。
【００３３】
この実施の形態におけるスパイラルインダクタ群は、前述第２実施形態と同等のスパイラルインダクタ１２ｎに直列に、予備スパイラルインダクタ２０が一つ以上（図示例ではスパイラルインダクタ２０Ａおよびスパイラルインダクタ２０Ｂの２個）、直列接続されている。スパイラルインダクタ２０Ａおよびスパイラルインダクタ２０Ｂは、スパイラルインダクタ１２ｎと略同様の形状のスパイラル部を持ちこのスパイラル部の始点と終点とが略直線状のメタルパターン部（短絡パターン２０ｃ）により短絡された形状に形成されている。予備スパイラルインダクタは、通常はインダクタとして機能しないが、短絡パターン２０ｃを切除することによりインダクタとして機能する。
【００３４】
換言すると、スパイラルインダクタの１２ｎをＬＳＩ内部回路２のドライバ回路１１ｎとＩ／Ｏ部のパッド１４と保護トランジスタ回路１５．１６が接続されている配線に接続し、その配線にメタルパターン２０ｃにてスパイラルインダクタ２０Ａ、２０Ｂの夫々のスパイラル部分の両端部分が接続してある。
【００３５】
予備スパイラルインダクタを含め全てのスパイラルインダクタ１２ｎ，２０Ａ、２０Ｂは、ＬＳＩ内部回路２のドライバ回路１１ｎとＩ／Ｏ部のパッド１４と保護トランジスタ回路が接続されている配線との間の領域１９に配置されている。
【００３６】
図３の構成によっても、不具合等が発生した場合にレーザートリミング装置などを使用し、各予備スパイラルインダクタを短絡しているメタル２０ｃを切断することにより、簡易にスパイラルインダクタのインダクタンス値を増加方向へ２段階に変更することが可能である。
【００３７】
半導体集積回路が設計通りの素材と正常な製造工程により製造された場合は、所望の特性の半導体集積回路が得られて出荷される。しかし、万一何らかの不具合等が発生した場合（特性に設計時想定と相違した結果がでた場合）には、レーザートリミング装置などの切除手段を使用し、予備スパイラルインダクタ２０Ａを短絡しているメタルパターンを切断することによりスパイラルインダクタ部をトリミングして、簡易にスパイラルインダクタ（合成部）のインダクタンス値を増加方向に変更することが可能で、回路解析などを実施することが可能であり、特性のずれ方向によっては、スパイラルインダクタ部をトリミングにより、当初の目的の特性を持った半導体集積回路とすることが出来るので、不良ロットの発生を未然に防止することが出来、コスト低減に寄与することが出来る。
【００３８】
また、スパイラルインダクタ２０Ａを機能させることでもインダクタンス量が不足の場合は、更に、スパイラルインダクタ２０Ｂを機能させて使用することが出来る。このように、複数のスパイラルインダクタをあらかじめ接続して、必要になれば複数のインダクタの短絡しているメタルを削除することにより、所望の容量を得ることが可能である。
【００３９】
〔第４の実施の形態〕
前述した第２実施の形態と第３実施の形態の構成を合わせて採用することも可能である。図４に、本発明の第４実施形態の半導体集積回路の要部構造を平面図で示す。符号は他の図に準じている。この実施の形態では、スパイラルインダクタに第２実施の形態で用いたのと同じスパイラルインダクタ１２Ａｎを用いて直列に予備スパイラルインダクタ２０Ａ，２０Ｂを接続している。この実施の形態によっても、図４の状態でのインダクタンス値を、レーザートリミングにより増加させることが可能である。
【００４０】
以上、本発明の実施の形態について説明したが、本発明は実施の形態に限定されない。前述したスパイラルインダクタ部分のインダクタンスをトリミングする技術は、半導体集積回路において出力信号の劣化防止以外の目的で用いるためのスパイラルインダクタとしても適用できインダクタンスを簡易に調整することが出来る。この場合には、スパイラルインダクタ部分は実施の形態で説明した領域以外にあっても良い。また、半導体保護素子は保護トランジスタではなくダイオードであっても良い。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る半導体集積回路の一実施の形態における要部の構成を示す平面図である。
【図２】本発明に係る半導体集積回路の第２実施形態の構造を示す要部平面図である。
【図３】本発明に係る半導体集積回路の第３実施形態の構造を示す要部平面図である。
【図４】本発明に係る半導体集積回路の第４実施形態の構造を示す要部平面図である。
【図５】一般的な大規模集積回路（ＬＳＩ）の内部回路配置の一例を示す図である。
【図６】スパイラルインダクタを含む従来の半導体パッケージの構成を示す平面図である。
【符号の説明】
【００４２】
１…半導体パッケージ
２…ＬＳＩ内部回路
１１ｎ…出力ドライバ
１２、１２ｎ、１２Ａｎ…スパイラルインダクタ
１２ａ、１２ｂ…スパイラルインダクタの端部
１２ｃ、１２ｅ…周回部
１２ｄ、１２ｆ…所定部位
１２ｇ、１２ｉ…短絡パターン
１２ｈ…スパイラル終端部
１３、１３ｎ…Ｉ／Ｏセル
１４…ボンディングパッド
１５、１６…保護トランジスタ（半導体保護素子）
１７、１８…電源配線
１９…（スパイラルインダクタの配置）領域
２０、２０Ａ，２０Ｂ…予備スパイラルインダクタ
２０ｃ…短絡パターン
【図１】
2005347431.tif 000003
【図２】
2005347431.tif 000004
【図３】
2005347431.tif 000005
【図４】
2005347431.tif 000006
【図５】
2005347431.tif 000007
【図６】
2005347431.tif 000008