(57)【要約】【課題】  電源ノイズの周波数特性を考慮して、電源ノイズを抑えた回路を設計する半導体集積回路の設計方法を提供する。【解決手段】  半導体集積回路の設計データに基づき電源配線のインピーダンスを算出し、算出したインピーダンスの周波数特性を求め、求めた周波数特性に基づき半導体集積回路の設計を変更する。インピーダンスを算出するときには、電源とグランドのように、異なる電位の電源間のインピーダンスを求めてもよく、電源とＮウエル電源のように、ほぼ同電位となる電源間のインピーダンスを求めてもよい。設計変更を行うときには、ワイヤリング方法、パッケージの種類、インダクタンス素子の特性、基板構造、配線間隔、デカップリング容量、配線長、抵抗素子の特性などが変更される。【選択図】  図１
2005196406.tif 000002
【特許請求の範囲】
【請求項１】
電源ノイズを抑えた半導体集積回路を設計する方法であって、
半導体集積回路の設計データに基づき、電源配線に関するインピーダンスを算出するインピーダンス算出ステップと、
算出されたインピーダンスに基づき、電源ノイズの周波数特性を求める解析ステップと、
求めた周波数特性に基づき、半導体集積回路の設計を変更する設計変更ステップとを備えた、半導体集積回路の設計方法。
【請求項２】
前記インピーダンス算出ステップは、半導体集積回路が有する２つ以上の電源配線を含む経路のインピーダンスを算出することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記インピーダンス算出ステップは、抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離され、かつ、異なる電位が印加される２つ以上の電源配線を含む経路のインピーダンスを算出することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項４】
前記インピーダンス算出ステップは、抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離され、かつ、同じ電位が印加される２つ以上の電源配線を含む経路のインピーダンスを算出することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項５】
前記インピーダンス算出ステップは、２つ以上の電源配線に接続されるパッケージのインピーダンスを含むインピーダンスを算出することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項６】
前記インピーダンス算出ステップは、２つ以上の電源配線に接続されるプリント基板のインピーダンスを含むインピーダンスを算出することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項７】
前記設計変更ステップは、半導体集積回路の電源配線について、チップとパッケージとを接続するワイヤリング方法を変更することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項８】
前記設計変更ステップは、半導体集積回路のパッケージの種類を変更することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項９】
前記設計変更ステップは、２つ以上の電源配線を含む経路上にインダクタンス素子を新たに配置する処理、および、２つ以上の電源配線を含む経路上に既に存在するインダクタンス素子の特性を変更する処理の少なくとも一方を行うことを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項１０】
前記設計変更ステップは、半導体集積回路の基板構造を変更することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項１１】
前記設計変更ステップは、２つ以上の電源配線の配線間隔を変更することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項１２】
前記設計変更ステップは、２つ以上の電源配線間にデカップリング容量を新たに配置する処理、および、２つ以上の電源配線間に既に存在するデカップリング容量の特性を変更する処理の少なくとも一方を行うことを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項１３】
前記設計変更ステップは、半導体集積回路の電源配線について、配線長および配線幅の少なくとも一方を変更することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項１４】
前記設計変更ステップは、２つ以上の電源配線を含む経路上に抵抗素子を新たに配置する処理、および、２つ以上の電源配線を含む経路上に既に存在する抵抗素子の特性を変更する処理の少なくとも一方を行うことを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項１５】
前記設計変更ステップは、求めた周波数特性と半導体集積回路について予め定められた周波数帯域とに基づき、半導体集積回路の設計を変更することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項１６】
前記設計変更ステップは、電源ノイズが最大となる周波数が前記周波数帯域の範囲内にある場合には、半導体集積回路の設計を変更することを特徴とする、請求項１５に記載の半導体集積回路の設計方法。
【請求項１７】
前記設計変更ステップは、電源ノイズが所定値以上となる周波数帯域が前記周波数帯域と重なる場合には、半導体集積回路の設計を変更することを特徴とする、請求項１５に記載の半導体集積回路の設計方法。
【請求項１８】
前記周波数帯域が、半導体集積回路の動作周波数帯域であることを特徴とする、請求項１５に記載の半導体集積回路の設計方法。
【請求項１９】
前記周波数帯域が、半導体集積回路の消費電流の周波数特性に基づき定められていることを特徴とする、請求項１５に記載の半導体集積回路の設計方法。
【請求項２０】
前記周波数帯域が、半導体集積回路における電圧降下値の周波数特性に基づき定められていることを特徴とする、請求項１５に記載の半導体集積回路の設計方法。
【請求項２１】
前記インピーダンス算出ステップは、２つ以上の電源配線を含む経路に関するインピーダンスを複数個算出し、
前記解析ステップは、算出された複数個のインピーダンスに基づき、電源ノイズの周波数特性を複数個求め、
前記設計変更ステップは、求めた複数個の周波数特性に基づき、半導体集積回路の設計を変更することを特徴とする、請求項１に記載の半導体集積回路の設計方法。
【請求項２２】
前記設計変更ステップは、求めた複数個の周波数特性が一致するように、半導体集積回路の設計を変更することを特徴とする、請求項２１に記載の半導体集積回路の設計方法。
【請求項２３】
前記設計変更ステップは、求めた複数個の周波数特性がずれるように、半導体集積回路の設計を変更することを特徴とする、請求項２１に記載の半導体集積回路の設計方法。                                                                    
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法に関し、より特定的には、電源配線に発生する電源ノイズを抑えた半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
近年の半導体集積回路では、高速動作と低消費電力を同時に達成するために、Ｐチャネルトランジスタのソース電源（ＶＤＤ）と基板電源（Ｎウエル電源ＶＳＵＢＮ）を別電源で制御する方法や、Ｎチャネルトランジスタのソース電源（ＶＳＳ）と基板電源（Ｐ基板電源ＶＳＵＢＰ）を別電源で制御する方法が採用されている。
【０００３】
図１２は、別電源を用いて回路基板の電圧が制御されるＣＭＯＳインバータの構成を示す図である。このＣＭＯＳインバータは、図１２（ａ）に示すように、Ｐチャンネルトランジスタ９１およびＮチャンネルトランジスタ９２によって構成される。これら２個のトランジスタは、ソース、ドレインおよびゲートの３個の端子に加えて、第４の端子である基板端子を有している。２個のトランジスタのドレイン端子は相互に接続され、Ｐチャンネルトランジスタ９１のソース端子は電源ＶＤＤに、Ｎチャンネルトランジスタ９２のソース端子はグランドＶＳＳにそれぞれ接続される。また、Ｐチャンネルトランジスタ９１の基板端子はＮウエル電源ＶＳＵＢＮに接続され、Ｎチャンネルトランジスタ９２の基板端子はＰ基板電源ＶＳＵＢＰに接続される。
【０００４】
図１２（ｂ）は、ＣＭＯＳインバータの断面構造を示す図である。図１２（ｂ）に示すように、基板９３の一方の面にはＮウエル９４が設けられ、Ｐチャンネルトランジスタ９１はＮウエル９４内に、Ｎチャンネルトランジスタ９２は基板９３上に設けられる。また、Ｎウエル９４内には、Ｐチャンネルトランジスタ９１の基板端子としてウエルコンタクト９５が設けられ、基板９３上には、Ｎチャンネルトランジスタ９２の基板端子として基板コンタクト９６が設けられる。従来の多くの半導体集積回路では、電源ＶＤＤおよびＮウエル電源ＶＳＵＢＮには、共通の電源が使用されてきた。しかし、近年の半導体集積回路では、高速動作と低消費電力を同時に達成するために、電源ＶＤＤおよびＮウエル電源ＶＳＵＢＮに、ほぼ同じ電位となる独立した電源が使用される場合が多くなっている。
【０００５】
図１３は、別電源を用いて回路基板の電圧が制御される半導体集積回路について、電源ＶＤＤとＮウエル電源ＶＳＵＢＮで発生する電源ノイズを測定した結果を示す図である。図１３（ａ）、（ｂ）および（ｃ）には、それぞれ、クロック信号の周波数が５０ＭＨｚ、１００ＭＨｚおよび２００ＭＨｚである場合について、電源ＶＤＤ（実線）およびＮウエル電源ＶＳＵＢＮ（破線）が変動する様子が示されている。図１３に示す測定結果から、電源ＶＤＤおよびＮウエル電源ＶＳＵＢＮの電源ノイズ（電位変動）の相対値は周波数ごとに非線形に変化することが分かる。例えば、クロック信号の周波数が１００ＭＨｚであるときのＮウエル電源ＶＳＵＢＮは、クロック信号の周波数が５０ＭＨｚあるいは２００ＭＨｚである場合からは予測できないほど大きく変動している。この理由は、抵抗素子や基板抵抗や容量素子などによって分離された電源配線を含む経路のインピーダンスが、クロック信号の周波数が１００ＭＨｚ付近であるときに最小になる（すなわち、共振周波数が１００ＭＨｚ付近にある）からである。
【０００６】
上記のようにクロック信号の周波数の変化に伴って電源ノイズが非線形に変化すると、半導体集積回路の動作周波数と電源ノイズが増大する周波数とが重なることがある。このような周波数で半導体集積回路を動作させると、電源ノイズが増大し、トランジスタの閾値電圧や動作電流が変化して、トランジスタの遅延値や出力電位が変動し、回路が誤動作することがある。また、近年の半導体集積回路では、プロセスの微細化に伴い電源電圧を低下させる必要が生じており、これに加えて、トランジスタ数の増加に伴い、回路を流れる電流が増加している。このような理由から、近年の半導体集積回路では、電源変動に対する設計マージンが不足する事態が生じている。
【０００７】
ところが、従来のトランジスタレベルの回路シミュレーションや基板ノイズシミュレーションを用いても、別電源を用いて回路基板の電圧が制御される半導体集積回路の電源ノイズを解析できなかった。そこで、本出願人は、このような半導体集積回路にも適用できる新たな半導体集積回路の電源ノイズ解析方法を考案し、その方法について特許出願（特願２００３−３９６２１４号）を行った。
【０００８】
これ以外に本願発明に関連性のある技術として、従来から、次のような技術が知られている。特許文献１には、電源ノイズの一種であるＩＲ−Ｄｒｏｐ（電源電圧降下）を抑制する方法が開示されている。この方法では、半導体集積回路内部の各領域について電源パッドの最適な割り当てが求められ、電源パッドから半導体集積回路の内部デバイスまでの経路のインピーダンスが調整される。
【０００９】
また、特許文献２には、電源ノイズの一種であるＥＭＩ（Electro Magnetic Interference ）ノイズを抑制する方法が開示されている。この方法では、高周波成分を逃がす経路（ローパスフィルタ）を設けるために、電源配線とグランド配線の間にデカップリングコンデンサが挿入される。デカップリングコンデンサを挿入することにより、電源配線のインピーダンスが調整される。
【特許文献１】米国特許第６５２３１５０号明細書
【特許文献２】特開２００１−２０２４００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１および２に記載された方法では、抵抗素子や基板抵抗や容量素子などによって分離された電源配線を含む経路について、インピーダンスを調整することは行われておらず、共振周波数の制御も行われていない。このため、これら従来の方法では、電源ノイズの周波数特性を考慮して、電源ノイズを抑えることはできない。
【００１１】
それ故に、本特許は、電源ノイズの周波数特性を考慮して、電源ノイズを抑えた半導体集積回路を設計するための半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体集積回路の設計方法は、半導体集積回路の設計データに基づき、電源配線に関するインピーダンスを算出するインピーダンス算出ステップと、算出されたインピーダンスに基づき、電源ノイズの周波数特性を求める解析ステップと、求めた周波数特性に基づき、半導体集積回路の設計を変更する設計変更ステップとを備える。
【００１３】
好ましくは、インピーダンス算出ステップは、半導体集積回路が有する２つ以上の電源配線を含む経路のインピーダンスを算出する。
【００１４】
インピーダンス算出ステップは、抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離され、かつ、異なる電位（あるいは同じ電位）が印加される２つ以上の電源配線を含む経路のインピーダンスを算出してもよい。また、インピーダンス算出部は、２つ以上の電源配線に接続されるパッケージのインピーダンスを含むインピーダンスや、２つ以上の電源配線に接続されるプリント基板のインピーダンスを含むインピーダンスを算出してもよい。
【００１５】
設計変更ステップは、半導体集積回路の電源配線についてチップとパッケージとを接続するワイヤリング方法や、半導体集積回路のパッケージの種類や、２つ以上の電源配線を含む経路上に既に存在するインダクタンス素子あるいは抵抗素子の特性や、半導体集積回路の基板構造や、２つ以上の電源配線の配線間隔や、２つ以上の電源配線間に既に存在するデカップリング容量の特性や、半導体集積回路の電源配線について配線長あるいは配線幅を変更してもよく、２つ以上の電源配線を含む経路上にインダクタンス素子や抵抗素子を新たに配置してもよく、２つ以上の電源配線間にデカップリング容量を新たに配置してもよい。
【００１６】
また、設計変更ステップは、求めた周波数特性と半導体集積回路について予め定めた周波数帯域とに基づき、半導体集積回路の設計を変更してもよく、より好ましくは、電源ノイズが最大となる周波数が上記周波数帯域の範囲内にある場合や、電源ノイズが所定値以上となる周波数帯域が上記周波数帯域と重なる場合に、半導体集積回路の設計を変更してもよい。上記周波数帯域は、半導体集積回路の動作周波数帯域であってもよく、半導体集積回路の消費電流あるいは半導体集積回路における電圧降下値に基づき、定められていることとしてもよい。
【００１７】
また、インピーダンス算出ステップは、２つ以上の電源配線を含む経路に関するインピーダンスを複数個算出し、解析ステップは、算出された複数個のインピーダンスに基づき、電源ノイズの周波数特性を複数個求め、設計変更ステップは、求めた複数個の周波数特性に基づき、半導体集積回路の設計を変更してもよい。より好ましくは、設計変更ステップは、求めた複数個の周波数特性が一致するように（あるいは、求めた複数個の周波数特性がずれるように）半導体集積回路の設計を変更してもよい。
【発明の効果】
【００１８】
本発明の半導体集積回路の設計方法によれば、電源ノイズの周波数特性を考慮して設計変更を行うことにより、電源ノイズを抑えた半導体集積回路を設計することができる。また、電源配線のフロアプラン後あるいはレイアウト後の早い段階で実行できるので、その時点で選択し得る種々の設計変更の中から最適な設計変更を選択して実行することができる。
【００１９】
また、異なる電位の電源配線間のインピーダンスを算出することにより、例えば、電源−グランド間に発生する電源ノイズを考慮して、設計変更を行うことができる。また、同じ電位の電源配線間のインピーダンスを算出することにより、例えば、別電源を用いて回路基板の電圧を制御する半導体集積回路における電源−基板電源間あるいはグランド−基板グランド間に発生する電源ノイズを考慮して、設計変更を行うことができる。また、パッケージやプリント基板のインピーダンスを含むインピーダンスを算出することにより、実動作環境下における半導体集積回路の電源ノイズを考慮して、設計変更を行うことができる。
【００２０】
また、ワイヤリング方法や、パッケージの種類や、インダクタンス素子の特性や、基板構造や、配線間隔や、デカップリング容量の特性や、配線長あるいは配線幅や、抵抗素子の特性を変更し、インダクタンス素子やデカップリング容量や抵抗素子を新たに配置することにより、半導体集積回路の電源配線に関するインピーダンスに含まれるインダクタンス成分、容量成分、および抵抗成分を変更し、電源ノイズを抑えた半導体集積回路を設計することができる。
【００２１】
また、動作周波数帯域を考慮して設計変更を行うことにより、半導体集積回路が実際に使用される条件下で発生する電源ノイズを考慮して、設計変更を行うことができる。また、消費電流や電圧降下値に基づき定められる周波数帯域を考慮して設計変更を行うことにより、消費電流や電圧降下値が大きくなる周波数帯域における電源ノイズを考慮して、設計変更を行うことができる。
【００２２】
また、複数個の周波数特性に基づき設計変更を行うことにより、別電源を用いて回路基板の電圧を制御する半導体集積回路や、複数系統の電源電圧が供給される半導体集積回路について、電源ノイズを抑えた半導体集積回路を設計することができる。
【発明を実施するための最良の形態】
【００２３】
図１は、本発明の実施形態に係る半導体集積回路の設計方法を実行する、設計装置の構成を示すブロック図である。図１に示す設計装置１０は、インピーダンス算出部１１と解析部１２と設計変更部１３とを備えている。設計装置１０には、設計データ２１と動作周波数情報２７とが入力される。
【００２４】
設計装置１０は、概ね以下のように動作する。設計データ２１は、設計対象となる半導体集積回路（以下、設計対象回路という）の設計データである。動作周波数情報２７は、設計対象回路が動作する周波数帯域を表す情報である。動作周波数情報２７は、例えば、２００±３０ＭＨｚのように指定される。インピーダンス算出部１１は、設計データ２１に基づき、設計対象回路の電源配線のインピーダンスを算出し、その結果をインピーダンス情報２２として出力する。インピーダンス情報２２には、インダクタンス成分情報２３と容量成分情報２４と抵抗成分情報２５とが含まれる。解析部１２は、インピーダンス情報２２に基づき、電源配線のインピーダンスの周波数特性を求め、その結果を電源ノイズ周波数特性情報２６として出力する。設計変更部１３は、インピーダンス情報２２と電源ノイズ周波数特性情報２６と動作周波数情報２７とに基づき、設計対象回路に対して設計変更を行う。設計変更部１３の作用により、設計データ２１は、変更後設計データ２８に変更される。このようにして得られた変更後設計データ２８に従って製造された半導体集積回路では、設計データ２１に従って製造された半導体集積回路よりも、電源ノイズが抑制されている。
【００２５】
以下、設計装置１０の詳細を説明する。設計データ２１には、フロアプラン後あるいはレイアウト後の設計対象回路について、電源配線の構造に関する情報（３次元構造で表現された電源配線の座標データなど）や、基板の構造に関する情報（基板コンタクトおよびウエルコンタクトの座標、ウエルの大きさおよび座標、ソース端子の拡散層の大きさおよび座標など）が含まれている。また、設計データ２１には、電源配線のテクノロジ情報（電源配線の抵抗密度や配線間の材質の誘電率など）や、基板のテクノロジ情報（基板およびウエルの抵抗密度やＰＮ接合容量など）や、パッケージインピーダンス情報（パッケージの構造に基づき電磁界シミュレータなどを用いて解析された、パッケージの抵抗値、容量値およびインダクタンス値など）が含まれている。
【００２６】
インピーダンス算出部１１は、上述したように、設計データ２１に基づき、設計対象回路の電源配線のインピーダンスを算出する。この際、インピーダンス算出部１１は、予め定めた回路モデルに従って、設計対象回路の電源配線のインピーダンスを算出する。
【００２７】
図２は、インピーダンス算出部１１で使用される第１の回路モデルを示す図である。図２に示す回路モデルは、電源ＶＤＤを供給するための高電位配線と、電源ＶＤＤと同じ電位のＮウエル電源ＶＳＵＢＮを供給するための基板高電位配線とを含む経路のインピーダンスを算出するために使用される。この回路モデルは、２つの電源配線に接続されるパッケージのインダクタンスＬｐと、ソース／ドレイン容量（拡散容量とも呼ばれる）Ｃｓｄとを含むことを特徴とする。第１の回路モデルを使用することにより、インダクタンスＬｐと容量Ｃｓｄの直列接続回路を含む経路のインピーダンスを算出することができる。
【００２８】
図３は、インピーダンス算出部１１で使用される第２の回路モデルを示す図である。図３に示す回路モデルは、電源ＶＤＤを供給するための高電位配線とグランドＶＳＳを供給するためのグランド配線とを含む経路のインピーダンスを算出するために使用される。この回路モデルは、２つの電源配線に接続されるパッケージのインダクタンスＬｐと、ウエル容量Ｃｗとを含むことを特徴とする。第２の回路モデルを使用することにより、インダクタンスＬｐとウエル容量Ｃｗの直列接続回路を含む経路のインピーダンスを算出することができる。
【００２９】
図４は、インピーダンス算出部１１で使用される第３の回路モデルを示す図である。図４に示す回路モデルは、複数電源間のインピーダンスを算出するために使用される。この回路モデルには、電源ＶＤＤを供給するための高電位配線と、Ｎウエル電源ＶＳＵＢＮを供給するための基板高電位配線と、グランドＶＳＳを供給するためのグランド配線とが含まれている。この回路モデルでは、高電位配線と基板高電位配線を含む経路にも、高電位配線とグランド配線を含む経路にも、グランド配線と基板高電位配線を含む経路にも、２つの電源配線に接続されるパッケージのインダクタンスＬｐと、容量（ソース／ドレイン容量Ｃｓｄまたはウエル容量Ｃｗ）とが含まれている。第３の回路モデルを使用することにより、インダクタンスと容量の直列接続回路を含む複数電源間のインピーダンスを算出することができる。
【００３０】
なお、上記いずれの回路モデルを使用した場合でも、パッケージのインダクタンスＬｐに代えて、あるいは、これに加えて、設計対象回路が実装されるプリント基板のインピーダンスを使用してもよい。また、プリント基板上でチップ近傍に配置される部品のインピーダンスを考慮してもよい。
【００３１】
また、インピーダンス算出部１１は、基板抵抗やウエル容量によって分離された２つ以上の電源配線を含む経路のインピーダンスを算出することに代えて、抵抗素子あるいは容量素子によって分離された２つ以上の電源配線を含む経路のインピーダンスを算出してもよい。アナログの半導体集積回路は、抵抗素子によって分離された２つ以上の電源配線を含む場合があり、半導体集積回路は、カップリング容量などの容量素子によって分離された２つ以上の電源配線を含む場合がある。インピーダンス算出部１１は、これらの場合についても、図２〜図４と同様の特徴を有する回路モデルを使用して、２つ以上の電源配線を含む経路のインピーダンスを算出してもよい。このように抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離された電源配線間のインピーダンスを算出することにより、アナログ回路を含め各種の設計対象回路について、電源ノイズを抑えた回路を設計することができる。
【００３２】
上述したように、解析部１２は、電源配線のインピーダンスの周波数特性を求め、設計変更部１３は、設計対象回路に対して設計変更を行う。以下、図５から図８を参照して、電源配線のインピーダンスの周波数特性に基づき、設計対象回路に対していかなる設計変更を行うかを説明する。図５は、解析部１２がある設計対象回路について求めた、電源ＶＤＤとグランドＶＳＳの間の電源ノイズの周波数特性を示す図である。図５において、横軸は周波数、縦軸は電源ノイズのレベルを表す。ここでは、電源ノイズのレベルが０ｄＢ以上である場合と０ｄＢ未満である場合とを区別し、電源ノイズのレベルが０ｄＢ以上となる周波数の範囲をノイズ増大帯域という。また、電源ノイズが最大となる周波数を共振周波数という。図５に示す周波数特性では、ノイズ増大帯域は１８０〜２１０ＭＨｚであり、共振周波数は１９０ＭＨｚである。また、設計対象回路の電源配線のインピーダンスには、５ｎＨ（ナノヘンリー）の電源配線インダクタンスと、２０ｎＦ（ナノファラッド）の電源配線容量とが含まれており、設計対象回路の動作周波数帯域は１７０〜２３０ＭＨｚであるとする。
【００３３】
動作周波数帯域とノイズ増大帯域が重ならない場合には、動作周波数帯域における電源ノイズは相対的に小さい。したがって、電源ノイズを抑えるために、設計対象回路に設計変更を行う必要はない。これに対して、図５に示すように、動作周波数帯域とノイズ増大帯域が重なる場合には、電源ノイズはその重なり部分では相対的に大きくなる。したがって、電源ノイズを抑えるために、設計対象回路に設計変更を行う必要が生じる。設計対象回路における電源ノイズ特性を抑えるためには、種々のアプローチがある。例えば、共振周波数を動作周波数帯域よりも低い周波数、あるいは高い周波数に移動させる設計変更を行ってもよく、ノイズ増大帯域を動作周波数帯域と重ならない周波数帯域に移動させる設計変更を行ってもよい。
【００３４】
図６は、共振周波数を動作周波数帯域よりも低い周波数に移動させた場合の周波数特性を示す図である。このような共振周波数の移動は、共振周波数がノイズ増大帯域に含まれる場合に実行される。図６に示す周波数特性では、共振周波数は、動作周波数帯域（１７０〜２３０ＭＨｚ）よりも低い１６０ＭＨｚである。このように共振周波数を１９０Ｍから１６０ＭＨｚに移動させるためには、電源配線インダクタンスと電源配線容量のいずれかまたは両方を増加させればよい。例えば、電源配線インダクタンスのみを５ｎＨから７ｎＨに増加させてもよく、電源配線容量のみを２０ｎＦから３０ｎＦに増加させてもよく、電源配線インダクタンスを５ｎＨから６ｎＨに増加させるとともに、電源配線容量を２０ｎＦから２５ｎＦに増加させてもよい。このように設計対象回路の構成要素にある種の変更を加えることにより、共振周波数を動作周波数帯域よりも低い１６０ＭＨｚに移動させることができる。これにより、動作周波数帯域における電源ノイズを所定レベル以下に抑えることができる。
【００３５】
図７は、共振周波数を動作周波数帯域よりも高い周波数に移動させた場合の周波数特性を示す図である。このような共振周波数の移動は、共振周波数がノイズ増大帯域に含まれる場合に実行される。図７に示す周波数特性では、共振周波数は、動作周波数帯域（１７０〜２３０ＭＨｚ）よりも高い２４０ＭＨｚである。このように共振周波数を１９０Ｍから２４０ＭＨｚに移動させるためには、電源配線インダクタンスと電源配線容量のいずれかまたは両方を減少させればよい。例えば、電源配線インダクタンスのみを５ｎＨから３ｎＨに減少させてもよく、電源配線容量のみを２０ｎＦから１０ｎＦに減少させてもよく、電源配線インダクタンスを５ｎＨから４ｎＨに減少させるとともに、電源配線容量を２０ｎＦから１５ｎＦに減少させてもよい。このように設計対象回路の構成要素にある種の変更を加えることにより、共振周波数を動作周波数帯域よりも低い２４０ＭＨｚに移動させることができる。これにより、動作周波数帯域における電源ノイズを所定レベル以下に抑えることができる。
【００３６】
図８は、ノイズ増大帯域を動作周波数帯域と重ならない周波数帯域に移動させた場合の周波数特性を示す図である。このようなノイズ増大帯域の移動は、動作周波数帯域とノイズ増大帯域が重なる場合に実行される。図８（ａ）に示す周波数特性では、ノイズ増大帯域は、動作周波数帯域（１７０〜２３０ＭＨｚ）とは重ならない１５０〜１７０ＭＨｚである。このようにノイズ増大帯域を１５０〜１７０ＭＨｚに移動させるためには、共振周波数を動作周波数帯域よりも低い周波数に移動させる場合（図６）と同様に、電源配線インダクタンスと電源配線容量のいずれかまたは両方を増加させればよい。図８（ｂ）に示す周波数特性では、ノイズ増大帯域は、動作周波数帯域（１７０〜２３０ＭＨｚ）とは重ならない２３０〜２６０ＭＨｚである。このようにノイズ増大帯域を２３０〜２６０ＭＨｚに移動させるためには、共振周波数を動作周波数帯域よりも高い周波数に移動させる場合（図７）と同様に、電源配線インダクタンスと電源配線容量のいずれかまたは両方を減少させればよい。
【００３７】
図８に示すようにノイズ増大帯域を動作周波数帯域と重ならない周波数帯域に移動させるには、図６および図７に示すように共振周波数を動作周波数帯域の範囲外に移動させるよりも、電源配線のインピーダンスに含まれるインダクタンス成分や容量成分や抵抗成分を大きく変動させる必要があるが、電源ノイズを抑える効果は高くなる。
【００３８】
なお、半導体集積回路が複数の動作周波数を持つ場合や、半導体集積回路が非同期回路を含む場合には、上述した動作周波数帯域に代えて、半導体集積回路について予め定められた他の周波数帯域を使用してもよい。例えば、上述した動作周波数帯域に代えて、半導体集積回路の消費電流に基づき定められる周波数帯域や、半導体集積回路における電圧降下値に基づき定められる周波数帯域を使用してもよい。具体的には、電流シミュレーションを行うことにより半導体集積回路の消費電流を求め、求めた電流をフーリエ展開などの手法を用いて周波数成分に展開し、その周波数成分が最大となる周波数の近傍の周波数帯域を使用してもよく、電圧降下シミュレーションを行うことにより半導体集積回路における電圧降下を求め、求めた電圧にフーリエ展開などの手法を用いて周波数成分に展開し、その周波数成分が最大となる周波数の近傍の周波数帯域を使用してもよい。
【００３９】
以下、図９から図１１を参照して、設計変更部１３の動作を説明する。設計変更部１３は、以下に示すインダクタンス調整処理（図９）、容量調整処理（図１０）、および抵抗調整処理（図１１）のうち、適宜選択した１以上の処理を行う。
【００４０】
図９は、設計変更部１３によるインダクタンス調整処理を示すフローチャートである。インダクタンス調整処理では、設計変更部１３は、まず、電源ノイズ周波数特性情報２６と動作周波数情報２７に基づき、最適なインダクタンス値を算出する（ステップＳ１０１）。より詳細には、設計変更部１３は、電源ノイズ周波数特性情報２６と動作周波数情報２７に基づき、共振周波数を現在よりも低い周波数に移動させるか、高い周波数に移動させるかを選択し、その選択結果に従い、設計対象回路の電源配線のインピーダンスに含まれるインダクタンス成分の目標値を算出する。この際、共振周波数を移動させる方向は、設計変更部１３が自動的に選択してもよく、ユーザが設定してもよい。
【００４１】
次に、設計変更部１３は、所定の優先順位に従って、ステップＳ１０３〜Ｓ１０５のうちから、次に実行すべき処理を選択する（ステップＳ１０２）。この際の優先順位は、設計変更部１３が自動的に選択してもよく、ユーザが設定してもよい。設計変更部１３は、ステップＳ１０２における選択に従い、ステップＳ１０３〜Ｓ１０５のいずれかに進む。
【００４２】
設計変更部１３は、ステップＳ１０３に進んだ場合、ワイヤリング方法の選択によってインダクタンスを調整する。設計データ２１には、設計対象回路におけるワイヤリング方法（チップとパッケージを接続するときのワイヤリング方法）を示す情報が含まれている。設計変更部１３は、ステップＳ１０３では、電源配線のインピーダンスに含まれるインダクタンス成分をステップＳ１０１で算出した最適値に近づけるために、設計対象回路におけるワイヤリング方法を変更する。設計変更部１３は、例えば、通常のワイヤリング方法をダブルワイヤリング方法やダミーのパッドを経由したワイヤリング方法などに変更する。このワイヤリング方法の選択によるインダクタンス調整処理は、チップ内の集積度が高く、これ以上インダクタンス素子を挿入することが困難な場合や、半導体集積回路の小型化のためにパッケージの種類が既に決定されている場合などに効果的である。
【００４３】
設計変更部１３は、ステップＳ１０４に進んだ場合、パッケージの選択によってインダクタンスを調整する。設計データ２１には、設計対象回路で使用されるパッケージの種類を示す情報が含まれている。設計変更部１３は、ステップＳ１０４では、電源配線のインピーダンスに含まれるインダクタンス成分をステップＳ１０１で算出した最適値に近づけるために、設計対象回路のパッケージの種類を変更する。このパッケージの選択によるインダクタンス調整処理は、チップ内の集積度が高く、これ以上インダクタンス素子を挿入することが困難な場合や、パッド数が限られており、ワイヤリング方法の選択によってインダクタンスを調整することが困難な場合などに効果的である。
【００４４】
設計変更部１３は、ステップＳ１０５に進んだ場合、オンチップのインダクタンスを調整する。設計データ２１には、設計対象回路の電源配線のレイアウト情報が含まれている。設計変更部１３は、ステップＳ１０５では、電源配線のインピーダンスに含まれるインダクタンス成分をステップＳ１０１で算出した最適値に近づけるために、パターンジェネレータなどを用いて電源配線を含む経路上にインダクタンス素子を新たに配置するか、既に配置されているインダクタンス素子の特性を変更する。このオンチップインダクタンス調整処理は、パッド数が限られており、ワイヤリング方法の選択によってインダクタンスを調整することが困難な場合や、半導体集積回路の小型化のためにパッケージの種類が既に決定されている場合などに効果的である。
【００４５】
設計変更部１３は、ステップＳ１０３〜Ｓ１０５のいずれかを実行した後、インダクタンス調整後の設計対象回路の電源配線のインピーダンスに含まれるインダクタンス成分が、ステップＳ１０１で算出した最適値に一致したか否かを判定する（ステップＳ１０６）。判定結果が否定である場合には、設計変更部１３は、ステップＳ１０２に進み、ステップＳ１０３〜Ｓ１０５のうちから、以前に実行していない処理を選択して実行する。これに対して、判定結果が肯定である場合には、設計変更部１３は、インダクタンス調整処理を終了する。
【００４６】
図１０は、設計変更部１３による容量調整処理を示すフローチャートである。容量調整処理では、設計変更部１３は、まず、電源ノイズ周波数特性情報２６と動作周波数情報２７に基づき、最適な容量値を算出する（ステップＳ２０１）。次に、設計変更部１３は、所定の優先順位に従って、ステップＳ２０３〜Ｓ２０５のうちから、次に実行すべき処理を選択する（ステップＳ２０２）。ステップＳ２０１およびＳ２０２の詳細は、インダクタンス調整処理（図９）におけるステップＳ１０１およびＳ１０２と同じである。設計変更部１３は、ステップＳ２０２における選択に従い、ステップＳ２０３〜Ｓ２０５のいずれかに進む。
【００４７】
設計変更部１３は、ステップＳ２０３に進んだ場合、配線間隔の変更によって寄生容量を調整する。設計データ２１には、設計対象回路における電源配線のレイアウト情報が含まれている。設計変更部１３は、ステップＳ２０３では、電源配線のインピーダンスに含まれる容量成分をステップＳ２０１で算出した最適値に近づけるために、電源配線の間隔を変更する。電源配線の間隔を変更すると、配線間の寄生容量が変化し、電源配線の容量値は変化する。この配線間隔の変更による寄生容量の調整処理は、配線工程で使用するデータを変更するだけで行えるという特徴を有する。
【００４８】
設計変更部１３は、ステップＳ２０４に進んだ場合、基板構造の変更によって接合容量やウエル容量を調整する。設計データ２１には、設計対象回路の電源配線のレイアウト情報やプロセス情報が含まれている。設計変更部１３は、ステップＳ２０４では、設計対象回路の電源配線のインピーダンスに含まれる容量成分をステップＳ２０１で算出した最適値に近づけるために、電源配線を含む経路に直列に存在する容量成分を変更する。あるいは、設計変更部１３は、ウエルを形成するときに注入する不純物の量を変更することとしてもよい。このように、基板構造の変更による接合容量とウエル容量の調整処理は、レイアウト情報の変更により行えるとともに、プロセス工程で使用するデータを変更するだけでも行える。
【００４９】
設計変更部１３は、ステップＳ２０５に進んだ場合、オンチップのデカップリング容量を調整する。設計データ２１には、設計対象回路の電源配線のレイアウト情報が含まれている。設計変更部１３は、ステップＳ２０５では、電源配線のインピーダンスに含まれる容量成分をステップＳ２０１で算出した最適値に近づけるために、パターンジェネレータなどを用いて電源配線を含む経路上に容量素子を新たに配置するか、既に配置された容量素子の特性を変更する。このオンチップデカップリング容量調整処理は、小面積で効果的な箇所に容量を挿入できるという特徴を有する。
【００５０】
設計変更部１３は、ステップＳ２０３〜Ｓ２０５のいずれかを実行した後、容量調整後の設計対象回路の電源配線のインピーダンスに含まれる容量成分が、ステップＳ２０１で算出した最適値に一致したか否かを判定する（ステップＳ２０６）。判定結果が否定である場合には、設計変更部１３は、ステップＳ２０２に進み、ステップＳ２０３〜Ｓ２０５のうちから、以前に実行していない処理を選択して実行する。これに対して、判定結果が肯定である場合には、設計変更部１３は、容量調整処理を終了する。
【００５１】
図１１は、設計変更部１３による抵抗調整処理を示すフローチャートである。抵抗調整処理では、設計変更部１３は、まず、電源ノイズ周波数特性情報２６と動作周波数情報２７に基づき、最適な抵抗値を算出する（ステップＳ３０１）。次に、設計変更部１３は、所定の優先順位に従って、ステップＳ３０３〜Ｓ３０５のうちから、次に実行すべき処理を選択する（ステップＳ２０２）。ステップＳ３０１およびＳ３０２の詳細は、インダクタンス調整処理（図９）におけるステップＳ１０１およびＳ１０２と同じである。設計変更部１３は、ステップＳ３０２における選択に従い、ステップＳ３０３〜Ｓ３０５のいずれかに進む。
【００５２】
設計変更部１３は、ステップＳ３０３に進んだ場合、配線の変更によって寄生抵抗を調整する。設計データ２１には、設計対象回路の電源配線のレイアウト情報が含まれている。設計変更部１３は、ステップＳ３０３では、電源配線のインピーダンスに含まれる抵抗成分をステップＳ３０１で算出した最適値に近づけるために、電源配線の長さや幅を変更する。電源配線の長さや幅を変更すると、配線の寄生抵抗が変化し、電源配線の抵抗値は変化する。この配線の変更による寄生抵抗の調整処理は、配線工程で使用するデータを変更するだけで行えるという特徴を有する。
【００５３】
設計変更部１３は、ステップＳ３０４に進んだ場合、基板構造の変更によって基板抵抗やウエル抵抗を調整する。設計データ２１には、設計対象回路の電源配線のレイアウト情報が含まれている。設計変更部１３は、ステップＳ３０４では、電源配線のインピーダンスに含まれる抵抗成分をステップＳ３０１で算出した最適値に近づけるために、電源配線を含む経路上に直列に存在する抵抗成分を変更する。あるいは、設計変更部１３は、ウエルを形成するときに注入する不純物の量を変更することとしてもよい。このように、基板構造の変更による基板抵抗とウエル抵抗の調整処理は、レイアウト情報の変更により行えるとともに、プロセス工程で使用するデータを変更するだけでも行える。
【００５４】
設計変更部１３は、ステップＳ３０５に進んだ場合、オンチップのデバイス抵抗を調整する。設計データ２１には、設計対象回路の電源配線のレイアウト情報が含まれている。設計変更部１３は、ステップＳ３０５では、電源配線のインピーダンスに含まれる抵抗成分をステップＳ３０１で算出した最適値に近づけるために、パターンジェネレータなどを用いて電源配線を含む経路上に抵抗素子を新たに配置するか、既に配置されている抵抗素子の特性を変更する。このオンチップデバイス抵抗調整処理は、小面積で効果的な箇所に抵抗を挿入できるという特徴を有する。
【００５５】
設計変更部１３は、ステップＳ３０３〜Ｓ３０５のいずれかを実行した後、抵抗調整後の設計対象回路の電源配線のインピーダンスに含まれる抵抗成分が、ステップＳ３０１で算出した最適な抵抗値に一致したか否かを判定する（ステップＳ３０６）。判定結果が否定である場合には、設計変更部１３は、ステップＳ３０２に進み、ステップＳ３０３〜Ｓ３０５のうちから、以前に実行していない処理を選択して実行する。これに対して、判定結果が肯定である場合には、設計変更部１３は、抵抗調整処理を終了する。
【００５６】
設計変更部１３は、インダクタンス調整処理と容量調整処理と抵抗調整処理とを適宜選択して行うことにより、設計データ２１を変更後設計データ２８に変更する。このようにして得られた変更後設計データ２８に従って製造された半導体集積回路では、設計データ２１に従って製造された半導体集積回路よりも、電源ノイズが抑制されている。したがって、図１に示す設計装置１０によれば、電源ノイズを抑えた半導体集積回路を設計することができる。
【００５７】
ここで、複数電源間のインピーダンスを算出するために使用される第３の回路モデル（図４）について説明する。図４に示す第３の回路モデルでは、電源ＶＤＤとＮウエル電源ＶＳＵＢＮは、同じ電位の別電源で制御される。この回路では、点Ｐと点Ｑの間に所定の電位差が生じるようにＮウエル電源ＶＳＵＢＮを制御することにより、トランジスタの閾値電圧Ｖｔｈを制御し、回路の高速動作と低消費電力（低ゲートリーク電流）を達成することができる。
【００５８】
図４に示す回路モデルには、電源ＶＤＤを供給する第１の配線と、グランドＶＳＳを供給する第２の配線と、Ｎウエル電源ＶＳＵＢＮを供給する第３の配線とが含まれており、第１および第２の配線を含む第１の経路と、第１および第３の配線を含む第２の経路と、第２のおよび第３の配線を含む第３の経路とが含まれている。点Ｐの電位は、上記第１のおよび第２の経路のインピーダンスによって定まるノイズ特性に従う。また、点Ｑの電位は、上記第２および第３の経路のインピーダンスによって定まるノイズ特性に従う。
【００５９】
したがって、基板電位が電源ノイズの影響を受けないようにするためには、点Ｐにおける電源ノイズの周波数特性と点Ｑにおける電源ノイズの周波数特性とが一致するように、設計対象回路に設計変更を行えばよい。
【００６０】
これとは逆に、点Ｐにおける電源ノイズの周波数特性と点Ｑにおける電源ノイズの周波数特性がずれるように、設計対象回路に設計変更を行ってもよい。このような設計変更を行うことにより、ある周波数帯域ではトランジスタの閾値電圧Ｖｔｈを大きくして、回路のリーク電流を小さくするとともに、他の周波数帯域ではトランジスタの閾値電圧Ｖｔｈを小さくして、回路の高速動作を可能とすることができる。
【００６１】
また、トランジスタの２端子間の電位差によるトランジスタの特性変動量を予め算出しておき、動作周波数帯域内の各周波数における点Ｐにおける電源ノイズのノイズ増幅率と点Ｑにおける電源ノイズのノイズ増幅率との差（すなわち、電位差）を求め、そのような電位差が生じた場合のトランジスタの特性変動量が所定の閾値以下であるか否かに応じて、設計対象回路に設計変更を行うか否かを決定してもよい。
【００６２】
以上に示すように、本実施形態に係る設計方法によれば、電源ノイズの周波数特性を考慮して設計変更を行うことにより、電源ノイズを抑えた半導体集積回路を設計することができる。また、電源配線のフロアプラン後あるいはレイアウト後の早い段階で実行できるので、その時点で選択し得る種々の設計変更の中から最適な設計変更を選択して実行することができる。
【産業上の利用可能性】
【００６３】
本発明の設計方法は、電源ノイズの周波数特性を考慮して、電源ノイズを抑えた半導体集積回路を設計することができるので、各種の半導体集積回路の設計に利用することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施形態に係る半導体集積回路の設計方法を実行する設計装置の構成を示すブロック図
【図２】図１に示す装置で使用される第１の回路モデルを示す図
【図３】図１に示す装置で使用される第２の回路モデルを示す図
【図４】図１に示す装置で使用される第３の回路モデルを示す図
【図５】図１に示す装置で求めた電源ノイズの周波数特性を示す図
【図６】図１に示す装置において、共振周波数を動作周波数帯域よりも低い周波数に移動させた場合の周波数特性を示す図
【図７】図１に示す装置において、共振周波数を動作周波数帯域よりも高い周波数に移動させた場合の周波数特性を示す図
【図８】図１に示す装置において、ノイズ増大帯域を動作周波数帯域と重ならない周波数帯域に移動させた場合の周波数特性を示す図
【図９】図１に示す装置の設計変更部におけるインダクタンス調整処理を示す図
【図１０】図１に示す装置の設計変更部における容量調整処理を示す図
【図１１】図１に示す装置の設計変更部における抵抗調整処理を示す図
【図１２】基板電圧が別電源で制御されるＣＭＯＳインバータの構成を示す図
【図１３】基板電圧が別電源で制御される半導体集積回路の電源ノイズを示す図
【符号の説明】
【００６５】
１０…設計装置
１１…インピーダンス算出部
１２…解析部
１３…設計変更部
２１…設計データ
２２…インピーダンス情報
２３…インダクタンス成分情報
２４…容量成分情報
２５…抵抗成分情報
２６…電源ノイズ周波数特性情報
２７…動作周波数情報
２８…変更後設計データ
【図１】
2005196406.tif 000003
【図２】
2005196406.tif 000004
【図３】
2005196406.tif 000005
【図４】
2005196406.tif 000006
【図５】
2005196406.tif 000007
【図６】
2005196406.tif 000008
【図７】
2005196406.tif 000009
【図８】
2005196406.tif 000010
【図９】
2005196406.tif 000011
【図１０】
2005196406.tif 000012
【図１１】
2005196406.tif 000013
【図１２】
2005196406.tif 000014
【図１３】
2005196406.tif 000015
【手続補正書】
【提出日】平成16年6月1日(2004.6.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
近年の半導体集積回路では、高速動作と低消費電力を同時に達成するために、Ｐチャンネルトランジスタのソース電源（ＶＤＤ）と基板電源（Ｎウエル電源ＶＳＵＢＮ）を別電源で制御する方法や、Ｎチャンネルトランジスタのソース電源（ＶＳＳ）と基板電源（Ｐ基板電源ＶＳＵＢＰ）を別電源で制御する方法が採用されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
図６は、共振周波数を動作周波数帯域よりも低い周波数に移動させた場合の周波数特性を示す図である。このような共振周波数の移動は、共振周波数がノイズ増大帯域に含まれる場合に実行される。図６に示す周波数特性では、共振周波数は、動作周波数帯域（１７０〜２３０ＭＨｚ）よりも低い１６０ＭＨｚである。このように共振周波数を１９０ＭＨｚから１６０ＭＨｚに移動させるためには、電源配線インダクタンスと電源配線容量のいずれかまたは両方を増加させればよい。例えば、電源配線インダクタンスのみを５ｎＨから７ｎＨに増加させてもよく、電源配線容量のみを２０ｎＦから３０ｎＦに増加させてもよく、電源配線インダクタンスを５ｎＨから６ｎＨに増加させるとともに、電源配線容量を２０ｎＦから２５ｎＦに増加させてもよい。このように設計対象回路の構成要素にある種の変更を加えることにより、共振周波数を動作周波数帯域よりも低い１６０ＭＨｚに移動させることができる。これにより、動作周波数帯域における電源ノイズを所定レベル以下に抑えることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
図７は、共振周波数を動作周波数帯域よりも高い周波数に移動させた場合の周波数特性を示す図である。このような共振周波数の移動は、共振周波数がノイズ増大帯域に含まれる場合に実行される。図７に示す周波数特性では、共振周波数は、動作周波数帯域（１７０〜２３０ＭＨｚ）よりも高い２４０ＭＨｚである。このように共振周波数を１９０ＭＨｚから２４０ＭＨｚに移動させるためには、電源配線インダクタンスと電源配線容量のいずれかまたは両方を減少させればよい。例えば、電源配線インダクタンスのみを５ｎＨから３ｎＨに減少させてもよく、電源配線容量のみを２０ｎＦから１０ｎＦに減少させてもよく、電源配線インダクタンスを５ｎＨから４ｎＨに減少させるとともに、電源配線容量を２０ｎＦから１５ｎＦに減少させてもよい。このように設計対象回路の構成要素にある種の変更を加えることにより、共振周波数を動作周波数帯域よりも低い２４０ＭＨｚに移動させることができる。これにより、動作周波数帯域における電源ノイズを所定レベル以下に抑えることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
図４に示す回路モデルには、電源ＶＤＤを供給する第１の配線と、グランドＶＳＳを供給する第２の配線と、Ｎウエル電源ＶＳＵＢＮを供給する第３の配線とが含まれており、第１および第２の配線を含む第１の経路と、第１および第３の配線を含む第２の経路と、第２のおよび第３の配線を含む第３の経路とが含まれている。点Ｐの電位は、上記第１および第２の経路のインピーダンスによって定まるノイズ特性に従う。また、点Ｑの電位は、上記第２および第３の経路のインピーダンスによって定まるノイズ特性に従う。