(57)【要約】【課題】  外部ＣＰＵが初期化時間を保持する等の特別な対策をする必要がなく、かつ、初期化処理中において外部ＣＰＵを待たすことがない半導体集積回路の初期化回路を提供する。【解決手段】  レジスタ１２は、外部から読み出し可能なレジスタであって、初期化開始時点において”０”が設定され、初期化終了時点において”１”が設定される。初期化制御回路１１は、初期化処理中において外部からのリード要求を受けた時、ウエイト信号を発行せず、データ「０」を強制的に出力する。初期化終了後においては、データ「０」の強制的出力を中止し、ウエイト信号、リード／ライト処理とも通常動作となる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
外部から読み出し可能なレジスタであって、初期化開始時点において二値論理レベルの一方が設定され、初期化終了時点において二値論理レベルの他方が設定されるレジスタと、
初期化処理中において外部からのリード要求を受けた時、ウエイト信号を発行せず、初期化処理中を示す予め決められたデータを強制的に出力する初期化データ出力手段と、
を具備することを特徴とする半導体集積回路の初期化回路。
【請求項２】
初期化処理中において、外部から供給されるクロックパルスをカウントするカウンタと、
前記カウンタのカウント出力に基づいて内部クロック発生回路および外付け記憶回路の初期化を行う手段と、
をさらに設けたことを特徴とする請求項１に記載の半導体集積回路の初期化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（主としてＬＳＩ）に係り、特に、初期化時における外部コントローラの待ち時間の短縮を図った初期化回路に関する。
【背景技術】
【０００２】
周知のように、ＬＳＩは電源投入時において初期化が必要である。この初期化時には、内部回路の初期化のみならず、付属のＳＤＲＡＭ（シンクロナスＤＲＡＭ）等の初期化も必要であり、所定の時間を必要とする。
従来、外部のＣＰＵ（中央処理装置）が初期化中のＬＳＩにアクセスすると、ＬＳＩからＷＡＩＴ信号が返され、ＣＰＵはそのＷＡＩＴ信号が初期化終了によって解除されるまで待たされることとなった。また、待たされる時間の無駄を防ぐために、ＣＰＵが予めＬＳＩの初期化時間を内部に保持し、その時間が経過した後、ＬＳＩにアクセスする処理が行われた。
なお、従来の半導体集積回路の初期化回路として特許文献１に記載されるものが知られている。
【特許文献１】特開2002-9601号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は上記事情を考慮してなされたもので、その目的は、外部ＣＰＵが初期化時間を保持する等の特別な対策をする必要がなく、かつ、初期化処理中において外部ＣＰＵを待たすことがない半導体集積回路の初期化回路を提供することにある。
【課題を解決するための手段】
【０００４】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、外部から読み出し可能なレジスタであって、初期化開始時点において二値論理レベルの一方が設定され、初期化終了時点において二値論理レベルの他方が設定されるレジスタと、初期化処理中において外部からのリード要求を受けた時、ウエイト信号を発行せず、初期化処理中を示す予め決められたデータを強制的に出力する初期化データ出力手段とを具備することを特徴とする半導体集積回路の初期化回路である。
【０００５】
請求項２に記載の発明は、請求項１に記載の半導体集積回路の初期化回路において、初期化処理中において外部から供給されるクロックパルスをカウントするカウンタと、前記カウンタのカウント出力に基づいて内部クロック発生回路および外付け記憶回路の初期化を行う手段とをさらに設けたことを特徴とする。
【発明の効果】
【０００６】
この発明によれば、外部ＣＰＵが初期化時間を保持する等の特別な対策をする必要がなく、かつ、初期化処理中において外部ＣＰＵを待たすことがない利点が得られる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態による初期化回路１の構成を示すブロック図である。この図において、２は初期化回路１を内蔵するＬＳＩ、３はＬＳＩ２の内部回路、４はＬＳＩ２に付属するＳＤＲＡＭ、５は外部ＣＰＵである。また、初期化回路１において、１１は初期化制御回路、１２は１ビットのINIENDレジスタ、１３はカウンタである。
【０００８】
次に、上記回路の動作を図２に示す波形図を参照して説明する。
まず、電源電圧ＶDDが立ち上がると（図２（イ）参照）、外部回路からクロックパルスSYCK IN（図２（ハ）；時刻ｔ１）およびリセット信号RESET_N（図２（ロ））が供給される。初期化制御回路１１はこのクロックパルスSYCK INに同期した内部クロックパルスMCLK（図２（ト））を発生し、内部回路３へ出力する。また、この時、初期化制御回路１１は”Ｌ（ロー）”の内部リセット信号を内部回路３へ出力すると共に、”Ｌ”のＰＬＬリセット信号を内部回路３のＰＬＬ３ａへ出力し、さらに、レジスタ１２に”Ｌ”をセットする（図２（チ））。ここで、ＰＬＬ３ａは内部回路３において使用する内部クロックパルスを発生する回路である。
【０００９】
上述した時刻ｔ１から約１μsec以上が経過すると、リセット信号RESET_Nが”Ｈ（ハイ）”に立ち上がる。このリセット信号RESET_Nが”Ｈ”に立ち上がると、初期化制御回路１１が内部リセット信号およびＰＬＬリセット信号を共に”Ｈ”に立ち上げてリセット状態を解除する（時刻ｔ２）。これにより、ＰＬＬ３ａが予備発振を開始する（図２（ヘ）参照）。そして、時刻ｔ２から予め決められている一定時間（ＰＬＬの安定時間）が経過し、時刻ｔ３になると、ＰＬＬ３ａに周波数データが設定され、ＰＬＬ３ａの初期化が開始され、ＰＬＬ３ａがその周波数データに対応する周波数で発振する。以後、ＰＬＬ３ａの出力が内部クロックパルスMCLKとして内部回路３の各部へ供給される（図２（ト）参照）。
【００１０】
また、初期化制御回路１１は、時刻ｔ３においてクロックパルスSYCK INをカウンタ１３へ出力し、以後、カウンタ１３がクロックパルスSYCK INをアップカウントする。そして、カウンタ１３がクロックパルスSYCK INを４０万パルスカウントした時点（時刻ｔ４）で、ＰＬＬ３ａの初期化が完了したと判断し、次に、ＳＤＲＡＭ４の初期化を行う。そして、初期化制御回路１１は、カウンタ１３がさらに１６３８４パルスをカウントした時点（時刻ｔ５）においてＳＤＲＡＭ４の初期化が完了したと判断し、レジスタ１２に”Ｈ”をセットする（図２（チ））。
【００１１】
以上が、初期化回路１の電源立ち上がり時の動作である。上記の初期化中（レジスタ１２＝”Ｌ”）において、ＣＰＵ５からアクセスがあった場合、初期化制御回路１１は、リード要求に対しては強制的にＡｌｌ「０」を出力し、ライト要求の場合はレジスタおよびメモリに対しライト処理を行わない。また、ＷＡＩＴ信号を”Ｈ”として即座にウエイト状態を解除する。一方、初期化終了後においては（レジスタ１２＝”Ｈ”）、ＣＰＵ５からレジスタ、メモリへのアクセスを可とし、内部の状態によってＷＡＩＴ信号を”Ｌ”とする制御が行われる。
【００１２】
外部ＣＰＵ５がＬＳＩ２の初期化が終了したか否かをチェックする場合は、レジスタ１２のデータ要求をＬＳＩ２へ出力する。これに対し、ＬＳＩ２が初期化中であれば、即座にＷＡＩＴ信号が解除されると共にデータ「０」が返えされ、これにより、ＣＰＵ５は待ち時間なしに初期化中を知ることができる。また、初期化中でない場合は、レジスタ１２のデータ要求に対し、レジスタ１２内のデータ”Ｈ”が返えされ、初期化終了を知ることができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の一実施形態による初期化回路１を備えたＬＳＩの構成を示すブロック図である。
【図２】図１における初期化回路１の動作を説明するための波形図である。
【符号の説明】
【００１４】
１…初期化回路、２…ＬＳＩ、３…内部回路、３ａ…ＰＬＬ、４…ＳＤＲＡＭ、５…ＣＰＵ、１１…初期化制御回路、１２…レジスタ、１３…カウンタ。
【図１】
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【図２】
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