(57)【要約】    【課題】  DRAM等を有する半導体集積回路装置において、ポリシリコンからなる下部電極上に誘電体膜と上部電極が積層されてなるキャパシタを形成する際に、キャパシタ下部電極表面には、大気中の酸素によって酸化されて自然酸化膜が少なくとも1.5nm成長する。さらに、誘電体膜成膜の際に、酸化性の原料を用いている場合にはさらに酸化膜が成長する。これにより、静電容量の減少を招き、またリーク電流増大の原因となる。    【解決手段】  本発明では、還元性を有する誘電体膜を成膜した後、熱処理により還元性を促進することで酸化膜を減少させ、従来技術では不可能な膜厚まで、下部電極表面の酸化膜の薄膜化を実現する。なお、誘電体膜はAl2O3、HfO2、Al2O3とHfO2の混合相、Al2O3/Ta2O5、Ta2O5、TiO2、ZrO2、Y2O3、CeO2、La2O3、のいずれかとする。【選択図】  図1
2005150416.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリセル選択用トランジスタと該メモリセル選択用トランジスタに電気的に直列に接続され、前記半導体基板上に形成された情報蓄積用キャパシタとから構成されるメモリセルとを備えた半導体集積回路装置の製造方法であって、
前記半導体基板上に前記メモリセル選択用トランジスタを形成した後、前記メモリセル選択用トランジスタを含む領域上に絶縁膜を堆積し、前記絶縁膜をエッチングを用いて開口することにより前記情報蓄積用キャパシタを形成しようとする部分に溝を形成する工程と、
前記溝の内壁表面上にリンドープされたポリシリコンからなる下部電極を形成する工程と、
前記下部電極の一部が酸化され形成されたシリコン酸化薄膜を介して、シリコン酸化膜より高い誘電率を有する誘電体膜を前記下部電極の表面上に、その膜中の酸素含有量がその膜の化学量論組成の量より少なくなるような条件を用いて堆積法により形成する工程と、
前記半導体基板を不活性ガス、酸素、または亜酸化窒素雰囲気中で熱処理することにより前記シリコン酸化薄膜を還元し、前記シリコン酸化薄膜中の酸素を前記誘電体膜中に取り込む工程と、
前記溝内部を埋めるように上部電極となる材料を堆積する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記誘電体膜は、有機アルミニウム化合物と酸化ガスを原料とし、それぞれを交互に所定の時間毎に反応室に導入することにより成膜を行う原子層成長法によって形成されたAl2O3膜であることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
前記誘電体膜は、Al(CH3)3、又はAl(CH3)2Clからなる有機アルミニウム化合物と酸化ガスを原料とし、それぞれを交互に所定の時間毎に反応室に導入することにより成膜を行う原子層成長法によって形成されたAl2O3膜であることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項４】
前記誘電体膜は、有機アルミニウム化合物とH2O、O3あるいはH2O2のいずれかの酸化ガスを原料とし、それぞれを交互に所定の時間毎に反応室に導入することにより成膜を行う原子層成長法によって形成されたAl2O3膜であることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項５】
前記原子層成長法による成膜の際に、前記H2Oの導入時間を、化学量論組成のAl2O3が成膜できる導入時間の90％から80％程度に短縮することにより、前記Al2O3に10％程度の酸素欠損を発生させることを特徴とする請求項２に記載の半導体集積回路装置の製造方法。
【請求項６】
前記原子層成長法による成膜の際に、前記H2Oの流量を、化学量論組成のAl2O3が成膜できる流量の95％から85％程度に減らすことにより、前記Al2O3に10％程度の酸素欠損を発生させることを特徴とする請求項２に記載の半導体集積回路装置の製造方法。
【請求項７】
前記誘電体膜は、有機ハフニウム化合物と酸化ガスを原料とする原子層成長法によって形成されたHfO2膜であることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項８】
前記誘電体膜は、HfCl4、又はハフニウムハロゲン化物からなる有機ハフニウム化合物と酸化ガスを原料とする原子層成長法によって形成されたHfO2膜であることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項９】
前記誘電体膜は、有機ハフニウム化合物とH2O、O3、あるいはH2O2のいずれかの酸化ガスを原料とする原子層成長法によって形成されたHfO2膜であることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項１０】
前記原子層成長法による成膜の際に、前記H2Oの導入時間を、化学量論組成のHfO2が成膜できる導入時間の90％から80％程度に短縮することにより、前記HfO2膜に10％程度の酸素欠損を発生させることを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
【請求項１１】
前記原子層成長法による成膜の際に、前記H2Oの流量を、化学量論組成のHfO2が成膜できる流量の95％から85％程度に減らすことにより、前記HfO2に10％程度の酸素欠損を発生させる、請求項７に記載の半導体集積回路装置の製造方法。
【請求項１２】
半導体基板上に形成され、リンドープされたポリシリコンからなる下部電極と、前記下部電極の一部が酸化されて形成されたシリコン酸化薄膜および
シリコン酸化膜よりも誘電率が高い酸化物誘電体を含む積層膜を誘電体とするキャパシタを備え、
前記シリコン酸化薄膜の膜厚が1.5nm以下であることを特徴とする半導体集積回路装置。
【請求項１３】
前記シリコン酸化薄膜は、ぞれぞれの膜厚が1.5nm以上の自然酸化膜又は、前記誘電体膜の形成過程において形成された酸化膜であって、前記キャパシタ形成過程における熱処理工程により前記酸化膜の膜厚が還元されて1.5nm以下に薄膜化した膜であることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記誘電体膜は、Al2O3、HfO2、Al2O3およびHfO2の混合相、Al2O3およびHfO2の積層構造、Ta2O5、TiO2、ZrO2、Y2O3、CeO2、La2O3のいずれかからなる膜であることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１５】
前記誘電体膜が強誘電体PZTからなることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１６】
前記誘電体膜は、還元性を有する膜であることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１７】
前記誘電体膜は、前記誘電体膜中の酸素の含有量を化学量論組成を有する成膜より少なくするように成膜時の条件を設定することにより形成した膜であることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１８】
前記誘電体膜は、不活性ガス、酸素、または亜酸化窒素雰囲気中で700℃乃至800℃の熱処理を行うことで、前記誘電体膜上に設けられた酸化膜を還元し、前記酸化膜中の酸素を前記誘電体膜中に取り込んだ膜であることを特徴とする請求項１２に記載の半導体製造装置。
【請求項１９】
前記下部電極のリンドープされたポリシリコン表面に、熱窒化法により形成されたSi3N4形成されていることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項２０】
前記Si3N4は、大気搬送中、または酸化ガスを原料とする成膜工程中に酸化されることにより窒素原子に対し酸素原子が30％程度含まれているSiONとなっていることを特徴とする請求項１９に記載の半導体集積回路装置。
【請求項２１】
前記SiON上に形成された誘電体膜は、不活性ガス、酸素または亜酸化窒素雰囲気中で熱処理により、前記SiONの還元が進み、前記誘電体中へ酸素が取り込まれることにより前記誘電体膜中の酸素原子の含有量が増大すると共に、前記SiON中の窒素原子に対する酸素原子の割合が30％以下となることを特徴とする請求項２０に記載の半導体集積回路装置。
【請求項２２】
前記誘電体膜は、ゾル・ゲル法を用いて形成された強誘電体膜であることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項２３】
前記強誘電体は、酸素雰囲気中において、700℃で結晶化された膜であることを特徴とする請求項２２に記載の半導体集積回路装置。
【請求項２４】
金属を下部電極とし、前記下部電極に接した第１の金属酸化膜と、シリコン酸化膜よりも誘電率が高い第２の酸化物誘電体の２層を少なくとも含む積層膜を誘電体とするキャパシタを備えた半導体集積回路装置において、
前記金属酸化膜の膜厚が1.5nm以下であることを特徴とする半導体集積回路装置。
【請求項２５】
前記金属下部電極が、TiN、W、Ru、Pt、Ti、あるいはCuのいずれかの材料からなることを特徴とする請求項２４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関し、特にDRAM(Dynamic Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
DRAMは、選択トランジスタとこれに接続された情報蓄積装置(以下、キャパシタと称す。)とからなるメモリセルを、半導体基板上にマトリクス状に配置して構成する。大容量のDRAMを構成するためには、このメモリセルキャパシタの静電容量の高密度化が必要である。そのための技術として、誘電率の大きな誘電体材料を用いたキャパシタが使われている。下部電極にはシリコンが用いられる。このシリコンは絶縁膜形成時に酸化性雰囲気で加熱されると表面にシリコン酸化膜が成長することが知られており、静電容量の減少を招く。この酸化膜の成長を防ぐ方法として、例えば、特許文献１には、誘電体膜生成時に還元作用を有する原料を導入し、反応容器内で化学反応を生じさせて半導体基板上に金属の酸化膜からなる高誘電率ゲート絶縁膜を形成する方法が開示されている。この従来技術によれば、シリコン酸化膜の形成を完全に防止することができる。
【０００３】
【特許文献１】特開平2001-230247号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
1GビットDRAMのような大容量半導体集積回路装置に対して、上記DRAMキャパシタを発明者等は検討した。
ソフトエラー防止、読み取りエラー防止のために、一ビット当たりにキャパシタに蓄えられるキャパシタ容量は、一定値以上必要である。ストレージノードのアスペクト比が一定だとすると、スケーリングに伴う静電容量の増大要求に対応するには、キャパシタ誘電体膜の薄膜化が必要である。一般的に、キャパシタ容量密度の指標として、比誘電率3.9のシリコン酸化膜に換算した膜厚を用いている。一般にDRAMのキャパシタ容量は１ビットあたり20ｆF以上が必要とされるが、これは、1GビットDRAMのような高集積メモリの場合には、換算膜厚3 nm程度の極めて薄い膜厚に相当する。ところが、このような薄膜領域では、リーク電流は直接トンネルリーク電流が支配的となり、物理膜厚の減少に対し指数関数的にリーク電流が増大する。リーク電流が増大すると、一度蓄えられた情報が失われるまでの時間が短くなり、高速動作を妨げる原因となる。そこで、換算膜厚は小さいが物理膜厚を大きくとることができ、直接トンネルリーク電流を抑制することの出来る高誘電率材料の適用が行われてきた。
【０００５】
さらに、このような薄い絶縁膜の形成では、高誘電率膜と下部電極の界面形成が重要な課題である。下部電極であるポリシリコンは、高濃度にリンを添加しているため、通常の単結晶基板と比較すると、はるかに自然酸化膜の成長が速い。このため、絶縁膜形成時に表面に酸化膜が形成されることがないような技術を用いたとしても、装置間の搬送中に、大気中の酸素によって酸化され、表面に自然酸化膜が既に形成されていることが判明した。発明者らの検討によれば、ポリシリコンの酸化速度が速いため、自然酸化膜を1.5 nm以下にすることは不可能であった。また、その後の誘電体膜形成工程において、酸化性の原料を用いている場合にはさらに酸化膜の成長が進む。そして、酸化膜は誘電率が3.9と低いため、1.5nmと薄い膜であっても静電容量が大きく劣化する。静電容量を増やすためには、この自然酸化膜厚を減少させ、誘電率の大きな材料の膜厚を増やす必要がある。
【０００６】
本発明の目的は、このような微細な半導体集積回路装置に要求されるポリシリコン上の、誘電率が低く、リーク電流増大の原因となる酸化膜の除去を目的とする。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体集積回路装置は、下部電極とその表面に形成された酸化膜と、酸化膜に接する誘電体膜とから形成されるキャパシタを有するものである。酸化膜は装置間搬送中に形成する自然酸化膜や、誘電体膜形成の際に酸化性の原料によって形成される酸化膜である。この自然酸化膜の膜厚を減少させるため、本発明では、誘電体膜として主に、Al2O3を用いた。誘電体膜の形成には原子層成長法を用いるが、特に絶縁膜形成初期に、意図的に酸化剤の導入時間や流量を減らして還元性を持つ誘電体膜を堆積する。さらに、誘電体膜形成の後、不活性ガスまたは酸素または亜酸化窒素中で800℃程度の熱処理を行うことで誘電体膜の還元作用を促進し、下部電極表面の酸化膜を還元することを特徴とする。
【０００８】
本発明を適用して形成されたキャパシタについて、その効果を具体的に図１を用いて説明する。下部電極のポリシリコン形成後約10分程度で約1.5nm程度の自然酸化膜が成長する。さらに、酸化性原料を用いる誘電体膜形成時にさらに酸化膜が成長する。そのため、従来技術では1.5nm以上の自然酸化膜が下部電極表面に存在する。ところが、還元性を有する誘電体膜に対し熱処理を行うことで、誘電体膜の還元性が促進され、自然酸化膜厚が減少する。その結果、従来技術では達成できない1.5nm以下の自然酸化膜厚が達成できる。これらの実施方法の詳細は、実施例の中で明らかになろう。
【発明の効果】
【０００９】
本発明によれば、微細化しても十分な静電容量と低いリーク電流を示すキャパシタを構成でき、それにより大容量半導体集積回路装置、特にDRAMが提供できる。
【発明を実施するための最良の形態】
【００１０】
＜実施例１＞
本実施例では、本発明によるキャパシタを有するDRAMのメモリキャパシタの製造方法を開示する。公知な方法で形成されたメモリセル選択トランジスタの上にビット線1を形成し、また、図9のように選択トランジスタとキャパシタとの電気的接続を行うポリシリコンプラグ2を形成する。この上に図10に示すように膜厚100 nm程度の窒化シリコン膜3をCVD法によって堆積し、シリコン酸化膜を加工する際のエッチングストッパとする。次に図11に示すように、窒化シリコン膜の上部にテトラエトキシシランを原料とする酸化シリコン膜4を形成した。この酸化シリコン膜を、図12に示すようにフォトレジストをマスクとしたドライエッチング法によって加工し、さらに窒化シリコンのドライエッチングを続けて行い、図13に示すようにポリシリコンプラグの上部に下部電極用の溝を形成した。
【００１１】
さらに、図14に示すように、リンをドーピングしたポリシリコン膜5を35 nm堆積し、また図15に示すようにフォトレジスト膜を用いた公知のエッチバック技術によってこのポリシリコン膜を各ビットに分離する。尚、装置間搬送の際に、図18に示すように、ポリシリコン表面には自然酸化膜8が1.5 nm程度成長する。次に、この自然酸化膜上に誘電体膜9としてAl2O3を形成する。その際、次のような原理を用いる。形成方法は、Al(CH3)3とH2OまたはO3を原料とした原子層成長法を用いた。以下H2Oを例にとって説明する。H2Oは酸化作用があるため、表面の酸化がさらに進む。この方法は、Al(CH3)3の導入、真空引き、H2Oの導入、真空引き、の4つの工程を1サイクルとしAlとOを交互に成膜していく。ここで、H2Oの導入時間の短縮による酸素欠損のあるAl2O3成膜方法を説明する。表面に吸着する分子数は、H2Oガス導入時間に比例してチャンバー内の圧力が増していくため、図2に示すようにH2Oガス導入時間の二乗に比例する。ところが、H2Oの供給がある量を越えると、表面をOHが覆ってしまい、それ以上ガス導入時間を増やしてもAl2O3中の酸素割合は増加しない。また、酸素原子の拡散距離は3 nm程度であるため、約10原子層分に相当する。そのため、SiO2、1層分の酸素を取り込むためには、酸素欠陥が1原子層中に1/10の割合で、つまりAl2O3中の酸素割合を54％とすればいい。表面に衝突するH2Oの分子数を10％減らすために、H2O導入時間は図2に示すように、化学量論組成のAl2O3が成膜できる条件の80％から90％が望ましい。しかし、本手法は、H2O導入時間を化学量論組成の成膜条件の100％以下であれば適用可能である。また、Al2O3に酸素欠陥を10％導入する方法としてH2O流量を減少する方法を示す。Al2O3中の酸素の割合を54％とするためには、図3に示すように、化学量論組成のAl2O3が成膜できるH2O流量の95％から85％が望ましい。
【００１２】
しかし、本手法はH2O流量を化学量論組成成膜条件の100％以下とすれば適用可能である。この手法を用いてAl2O3を3 nm成膜後、窒素雰囲気中で熱処理を行う。その試料のXPS測定結果を図4 に示す。熱処理前は図22のような断面となっているが、熱処理温度の上昇に従って、酸素の含有量が減少していることが分かる。800℃で熱処理を行うことで、図23に示すように最大0.2 nmの酸化膜の減少が確認された。また、XPSで求めたAl2O3中の酸素割合を図5 に示す。熱処理温度の上昇に従い、酸素含有量が増加している。これは、酸化膜中の酸素がAl2O3中に取り込まれているためと考えられる。つまり、酸素欠損の多いAl2O3が、形成後の熱処理によりポリシリコン表面の酸化膜を還元し、酸素原子がAl2O3中に取り込まれている。図19に示すように、Al2O3形成の後、不活性ガス、酸素、または亜酸化窒素雰囲気中で700℃から800℃程度で熱処理を行うことで、酸素欠損を含む絶縁膜の還元作用により酸化膜中の酸素が絶縁膜中に取り込まれ、酸化膜厚が減少する。その結果、本方式を用いてはじめて1.5 nm以下の界面酸化膜厚が達成できる。ここで、熱処理温度を900℃としないのは、下地のポリシリコンとの反応が起こり、拡散層が生じるためである。図6にAl2O3のレイヤー数と、還元される酸化膜厚の関係を示す。Al2O3の膜厚を増やすと還元される酸化膜厚は増加するが、酸素の拡散距離以上の膜厚となると減少する膜厚はそれ以上増加しない。また、熱処理温度を増加させると減少膜厚が増加するが、先に述べた理由により800℃が上限である。最後に、図17に示すように、スパッタ法によりTiNの上部電極７を形成してキャパシタを完成する。尚、誘電体は、HfO2、Al2O3とHfO2の混合相、Al2O3/Ta2O5積層膜(10/11)、Ta2O5、TiO2、ZrO2、Y2O3、CeO2、La2O3を用いても本手法を適用できる。
【００１３】
＜実施例２＞
本実施例では、本発明によるキャパシタを有するDRAMのメモリキャパシタの製造方法を開示する。実施例１と同様の方法でビット線1形成より、図15に示すようにフォトレジスト膜を用いた公知のエッチバック技術によってこのポリシリコン膜を各ビットに分離する。尚、装置間搬送の際に、図20に示すように、ポリシリコン12表面には自然酸化膜13 が1.5 nm程度成長する。次に、この自然酸化膜上に誘電体膜としてHfO214を形成する。その際、次のような原理を用いる。形成方法は、HfCl4またはハフニウムハロゲン化物とH2OまたはH2O2またはO3を原料とした原子層成長法を用いる。以下、HfCl4とH2Oを例として説明する。H2Oは酸化作用があるため、表面の酸化がさらに進む。この方法は、HfCl4の導入、真空引き、H2Oの導入、真空引き、の4つの工程を1サイクルとしHfとOを交互に成膜していく。ここで、H2Oの導入時間を短くすることで酸素欠損のあるHfO2を成膜する。実施例１と同様の理由により、H2O導入時間を化学量論組成のHfO2が成膜できる条件の90％から80％、またはH2O流量を化学量論組成のHfO2が成膜できる条件の95％から85％とすることで、10％程度の酸素欠陥を含むHfO2が形成できる。その後、不活性ガス、酸素、または亜酸化窒素雰囲気中で熱処理を行うことで、酸素欠損を含む誘電体膜の還元作用により酸化膜中の酸素が誘電体膜中に取り込まれ、酸化膜厚が減少する。最後に、スパッタ法によりTiNの上部電極15を形成してキャパシタを完成する。
【００１４】
＜実施例３＞
本実施例では、本発明によるキャパシタを有するDRAMのメモリキャパシタの製造方法を開示する。実施例１と同様の方法によって、ビット線からポリシリコンで出来た下部電極16まで作成する。次に、NH3を用いて熱窒化処理を行い下部電極表面に窒化シリコンを形成する。尚、この窒化シリコン中には、装置間搬送の際に窒素に対して約40 ％程度の酸素が導入され、SiON17となる。次に、誘電体膜として実施例１と同様の方法で酸素欠損を含む誘電体膜Al2O318を成膜する。さらに、不活性ガス、酸素、亜酸化窒素雰囲気中で熱処理を行うことで、酸素欠損を含む誘電体膜の還元作用によりSiON膜中の酸素が誘電体膜中に取り込まれ、SiON中の酸素割合が減少する。この様子を、XPSを用いて検証した結果を図7に示す。図では、酸素中での熱処理温度の上昇に従ってSiON中の酸素の割合が減少している様子が示されている。700℃の熱処理で、40％だった酸素濃度が約10％まで下がっている。さらに、図8ではAl2O3中の酸素濃度が熱処理温度の上昇に従って増加していることが示されている。これは、SiON中の酸素がAl2O3中に取り込まれていることを示している。最後に、スパッタ法によりTiNで上部電極19を形成する。
尚、誘電体はAl2O3、HfO2、Al2O3とHfO2の混合相、Al2O3/Ta2O5、Ta2O5、TiO2、ZrO2、Y2O3、CeO2、La2O3を用いても本手法を適用できる。
【００１５】
＜実施例４＞
本実施例では、本発明によるキャパシタを有するDRAMのメモリキャパシタの製造方法を開示する。実施例１と同様の方法によって、ビット線形成より、ポリシリコンプラグの上部に下部電極用の溝を形成までを行う。次に、酸素雰囲気中でRu(EtCp)2を原料とした熱CVD法により下部電極のRu20を形成し、フォトレジスト膜を用いた公知のエッチバック技術によってこのRuを各ビットに分離する。尚、装置間搬送の際にRu表面が 1 nm程度酸化され、RuO4が形成する。次に、Ru上に実施例１と同様の方法で誘電体膜Al2O321を形成する。次に、不活性ガス、酸素、または亜酸化窒素雰囲気中で熱処理を行うことで、酸素欠損を含む誘電体の還元作用により酸化されたRu中の酸素が誘電体膜中に取り込まれ、RuO4膜厚が減少する。最後に、下部電極と同様の方法で上部電極のRu22を形成する。本工程により作成したデバイスの断面図を図24に示す。
尚、誘電体膜に、Al2O3、HfO2、Al2O3とHfO2の混合相、Al2O3/Ta2O5、Ta2O5、TiO2、ZrO2、Y2O3、CeO2、La2O3を用いても本手法を適用できる。
【００１６】
＜実施例５＞
本実施例では、本発明によるキャパシタを有するDRAMのメモリキャパシタの製造方法を開示する。実施例１と同様の方法によって、ビット線形成より、ポリシリコンプラグの上部に下部電極用の溝を形成までを行う。次に、スパッタ法によりWの下部電極を形成し、フォトレジスト膜を用いた公知のエッチバック技術によってこの下部電極23を各ビットに分離する。尚、装置間搬送の際にW表面が1 nm程度酸化される。次に、下部電極上に実施例１と同様の方法で誘電体膜Al2O324を形成する。さらに、不活性ガス、酸素、亜酸化窒素雰囲気中で熱処理を行うことで、誘電体の還元作用によりWO2中の酸素が誘電体膜中に取り込まれ、WO2が減少する。最後に、下部電極と同様の方法でW25の上部電極を形成する。本工程により作成したデバイスの断面図を図25に示す。
尚、下部・上部電極の材料は、Pt、Ti、Cuなどを用いても本手法を適用可能である。また、誘電体膜に、Al2O3、HfO2、Al2O3とHfO2の混合相、Al2O3/Ta2O5、Ta2O5、TiO2、ZrO2、Y2O3、CeO2、La2O3を用いても本手法を適用できる。
【００１７】
＜実施例６＞
本実施例では、本発明によるキャパシタを有するDRAMのメモリキャパシタの製造方法を開示する。実施例１と同様の方法によって、ビット線形成より、ポリシリコンプラグの上部に下部電極用の溝を形成までを行う。次に、TiClとNH3を原料としたCVD法、またはスパッタ法により下部電極のTiN26を形成し、フォトレジスト膜を用いた公知のエッチバック技術によってこのTiNを各ビットに分離する。尚、装置間搬送の際にTiN表面にTiO2が0.3 nm程度形成される。次に、TiN上に実施例１と同様の方法で誘電体膜Al2O327を形成する。この際、酸化性のH2Oを原料に用いているため、成膜温度に応じてさらにTiNの酸化が進む。さらに、不活性ガス、酸素、亜酸化窒素雰囲気中で熱処理を行うことで、誘電体の還元作用によりTiO2中の酸素が誘電体膜中に取り込まれ、TiO2が減少する。最後に、下部電極と同様の方法で上部電極のTiN28を形成する。本工程により作成したデバイスの断面図を図26に示す。
尚、誘電体膜に、Al2O3、HfO2、Al2O3とHfO2の混合相、Al2O3/Ta2O5、Ta2O5、TiO2、ZrO2、Y2O3、CeO2、La2O3などを用いても本手法を適用できる。
【００１８】
＜実施例７＞
本実施例では、本発明によるキャパシタを有する強誘電体メモリキャパシタの製造方法を開示する。公知な方法で形成されたメモリセル選択トランジスタの上にビット線1を形成し、また、選択トランジスタとキャパシタとの電気的接続を行うプラグ2を形成する。このプラグの上部に、ゾル・ゲル法を用いて強誘電体キャパシタを作成する。図27のように下部電極29を、Ptを用いて形成する。このPtは、装置間搬送の間に、表面が酸化されPtO2が形成する。続いて、図28のように強誘電体材料であるPZT30を形成する。さらに、酸素雰囲気中において700℃の結晶化熱処理を行う。この結晶化熱処理の際に、PZTの還元作用により下部電極表面のPtO2の膜厚が減少する。次に、図29に示すように上部電極31を、スパッタ法によりPtを用いて形成する。最後に、図30に示すようにドライエッチングによりキャパシタをビットごとに分離する。
【図面の簡単な説明】
【００１９】
【図１】本発明による自然酸化膜薄膜化を説明する概念図。
【図２】Al2O3中酸素の比率とH2O導入時間の関係を示す図。
【図３】Al2O3中酸素の比率とH2O流量の関係を示す図。
【図４】非晶質シリコンと酸素欠損を有するAl2O3の間に形成された自然酸化膜厚の熱処理温度依存性を示す図。
【図５】Al2O3中の酸素割合の熱処理温度依存性を示す図。
【図６】熱処理温度を変化させたときの、SiO2還元量のAl2O3膜厚依存性を示す図。
【図７】SiON中の酸素割合の熱処理温度依存性を示す図。
【図８】Al2O3中の酸素割合の熱処理温度依存性を示す図。
【図９】本発明の実施例1により作成されたDRAMメモリセル部の断面構造図。
【図１０】本発明の実施例1により作成されたDRAMキャパシタ部の断面構造図。
【図１１】本発明の実施例1により作成されたDRAMキャパシタ部の断面構造図。
【図１２】本発明の実施例1により作成されたDRAMキャパシタ部の断面構造図。
【図１３】本発明の実施例1により作成されたDRAMキャパシタ部の断面構造図。
【図１４】本発明の実施例1により作成されたDRAMキャパシタ部の断面構造図。
【図１５】本発明の実施例1により作成されたDRAMキャパシタ部の断面構造図。
【図１６】本発明の実施例1により作成されたDRAMキャパシタ部の断面構造図。
【図１７】本発明の実施例1により作成されたDRAMキャパシタ部の断面構造図。
【図１８】本発明の実施例1により作成されたDRAMキャパシタの構造図。
【図１９】本発明の実施例1により作成されたDRAMキャパシタの構造図。
【図２０】本発明の実施例2により作成されたDRAMキャパシタの構造図。
【図２１】本発明の実施例3により作成されたDRAMキャパシタの構造図。
【図２２】本発明の実施例1により作成されたDRAMキャパシタの構造図。
【図２３】本発明の実施例1により作成されたDRAMキャパシタの構造図。
【図２４】本発明の実施例4により作成されたDRAMキャパシタ部の断面構造図。
【図２５】本発明の実施例5により作成されたDRAMキャパシタ部の断面構造図。
【図２６】本発明の実施例6により作成されたDRAMキャパシタ部の断面構造図。
【図２７】本発明の実施例7により作成されたDRAMキャパシタ部の断面構造図。
【図２８】本発明の実施例7により作成されたDRAMキャパシタ部の断面構造図。
【図２９】本発明の実施例7により作成されたDRAMキャパシタ部の断面構造図。
【図３０】本発明の実施例7により作成されたDRAMキャパシタ部の断面構造図。
【符号の説明】
【００２０】
1…ビット線、
2…ポリシリコンプラグ、
3…窒化シリコン膜、
4…酸化シリコン膜、
5…ポリシリコン膜、
6…絶縁膜、
7…上部電極、
8…自然酸化膜、
9…誘電体膜、
10…Al2O3、
11…Ta2O5、
12…ポリシリコン、
13…自然酸化膜、
14…HfO2、
15…上部電極、
16…下部電極、
17…SiON、
18…Al2O3、
19…上部電極、
20…Ru下部電極、
21…Al2O3、
22…Ru上部電極、
23…下部電極、
24…Al2O3、
25…W、
26…TiN下部電極、
27…Al2O3、
28…TiN上部電極、
29…Pt下部電極、
30…PZT、
31…Pt上部電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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