(57)【要約】【課題】所定の機能を有したペアトランジスタを連続して複数配列する半導体記憶装置において、ペアトランジスタの特性悪化を防止しつつレイアウトの面積拡大を防止する事を課題とする。【解決手段】所定の機能を有したペアトランジスタを複数繰り返して配列する半導体記憶装置において、行方向に隣接するトランジスタをペアトランジスタとしたものを複数有し、且つ、互いの配置関係が斜め方向であるトランジスタをペアトランジスタとしたものを複数有し、これらを組合せてペアトランジスタを複数配列したペアトランジスタ群を有する半導体記憶装置。【選択図】図１
2005347578.tif 000002
【特許請求の範囲】
【請求項１】
所定の機能を有したペアトランジスタを複数繰り返して配列する半導体記憶装置において、行方向に隣接するトランジスタをペアトランジスタとしたものを複数有し、且つ、互いの配置関係が斜め方向であるトランジスタをペアトランジスタとしたものを複数有し、これらを組合せてペアトランジスタを複数配列したペアトランジスタ群を有する半導体記憶装置。
【請求項２】
所定の機能を有したペアトランジスタを複数繰り返して配列する半導体記憶装置において、配列方向につき２列のトランジスタ、行方向につき３行のトランジスタを配置した計６のトランジスタであって、１行１列目、１行２列目に配置するトランジスタを夫々第１、第２のトランジスタ、２行１列目、２行２列目に配置するトランジスタを同じく第３、第４のトランジスタ、３行１列目、３行２列目に配置するトランジスタを同じく第５、第６のトランジスタとし、且つ、前記第１、第３のトランジスタを第１のペアトランジスタ、前記第４、第６のトランジスタを第２のペアトランジスタ、前記第２、第５のトランジスタを第３のペアトランジスタとしたものを第１の１単位とし、前記第１の１単位と当該１単位を行方向に平行な軸に対して線対称配置した第２の１単位とを任意に複数配列したペアトランジスタ群を有する請求項１記載の半導体記憶装置。
【請求項３】
所定の機能を有したペアトランジスタを複数繰り返して配列する半導体記憶装置において、配列方向につき３列のトランジスタ、行方向につき３行のトランジスタを配置した計９のトランジスタであって、１行１列目、１行２列目、１行３列目に配置するトランジスタを夫々第１、第２、第３のトランジスタ、２行１列目、２行２列目、２行３列目に配置するトランジスタを同じく第４、第５、第６のトランジスタ、３行１列目、３行２列目、３行３列目に配置するトランジスタを同じく第７、第８、第９のトランジスタとし、且つ、前記第５のトランジスタをアクティブでないトランジスタ、前記第１、第８のトランジスタを第１のペアトランジスタ、前記第２、第９のトランジスタを第２のペアトランジスタ、前記第３、第６のトランジスタを第３のペアトランジスタ、前記第４、第７のトランジスタを第４のペアトランジスタとしたものを第１の１単位とし、前記第１の１単位と当該１単位を行方向に平行な軸に対して線対称配置した第２の１単位とを任意に複数配列したペアトランジスタ群を有する請求項１記載の半導体記憶装置。
【請求項４】
所定の機能を有したペアトランジスタを複数繰り返して配列する半導体記憶装置において、前記請求項２記載の第１の１単位、第２の１単位、前記請求項３記載の第１の１単位、第２の１単位とを任意に組合せて、複数配列したペアトランジスタ群を有する請求項１記載の半導体記憶装置。
【請求項５】
ペアトランジスタがセンスアンプにおいて利用されるペアトランジスタである事を特徴とする請求項１記載の半導体記憶装置。
【請求項６】
ペアトランジスタがMOS 型トランジスタであって、そのゲートがＵ字形状である事を特徴とする請求項１記載の半導体記憶装置。
【請求項７】
ペアトランジスタがMOS 型トランジスタであって、そのゲートがリング形状である事を特徴とする請求項１記載の半導体記憶装置。
【請求項８】
請求項２及び請求項３に記載する前記第５のアクティブでないトランジスタを、トランジスタでなく、且つ、アクティブでない素子に置き換えた事を特徴とする請求項１乃至４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はペアトランジスタを連続して複数配置した半導体記憶装置において、ペアトランジスタの配列に特定の構造を持たせる事でこれを高密度に配置し、同時にペアトランジスタの特性悪化を防止した半導体記憶装置に関するものである。
【背景技術】
【０００２】
例えばDRAMにおけるセンスアンプにおいては、１組のビット線の電位を相互に比較し微小差電位を増幅する機能を有する。その微小差電位の増幅はPMOS、NMOS夫々１対のペアトランジスタで行われる。つまり、１組のビット線につきPMOS、NMOS夫々１対のペアトランジスタが機能的に必要とされる事となる。これを図11に表す。ここで１対のビット線をBLT BLN とし、BLT 、BLN の間の微小差電位についてBLT が高い電位であったとする。この状況においてBLT はトランジスタT4をONし、BLN を接地電位に引き抜く。接地電位に引き抜かれたBLN はトランジスタT1をONし、BLT を電源電位に引き上げる。BLT 、BLN の電位関係が逆である場合には、夫々逆の動作となる。以上の動作によりBLT 、BLN の増幅が行われる。
【０００３】
ここで、チップサイズの観点から見ればセンスアンプはビット線の本数に応じて必要とされる回路であるから繰り返して多数配置されるものであり、従ってチップサイズへの影響も非常に大きい。図10にチップ全体の概略図及び、メモリセル周辺の拡大図を載せる。拡大部分を参照すると、センスアンプは区分けして配置されるメモリセル領域毎に必要とされるものであり、チップサイズへの影響も大きい事がわかる。よって、デバイス内に存在するあらゆる回路の中でも特に小さく設計する工夫が要求される部分である。
【０００４】
また、既述の通り、センスアンプはビット線間における微小差電位をセンスアンプ内ペアトランジスタにおいて検知し、増幅する機能を担っている。ここで、当該微小差電位はメモリセルに保持される電荷分、つまり極めて少ない事から、これを正しく増幅するためには一組のビット線に対し抵抗や容量の面でバランスをとった設計とする事が要求されている。仮にこれが満たされない場合にはデータの反転等決定的な不具合を生じてしまうからである。よってセンスアンプ（ペアトランジスタ）の設計において、ビット線間のバランスは非常に重要視されている。
【０００５】
従って、従来よりセンスアンプの設計においては、特性面と面積の削減の両面を常に考慮した設計が課題とされている。これらを踏まえ、従来のセンスアンプ（ペアトランジスタ部）の構造について説明する。
【０００６】
例えば図12に後記特許文献１の図６をそのまま表す。当該図において、センスアンプのペアトランジスタを表した図が示されている。図中12ａはNMOSのペアトランジスタ、12ｂはPMOSのペアトランジスタである。これら各トランジスタは等ピッチで並ぶビット線に合わせ、等ピッチで配置する事が通常であり、具体的には一組（２本）のビット線領域につき、ビット線方向にペアトランジスタを２台（一組のビット線領域にPMOS、NMOS合わせて計４台）配置する構成をビット線のピッチに合わせて繰り返し並べる構成となる。
【０００７】
更に別の従来例として、図13に後記特許文献２の図８をそのまま表す。当該図においても特許文献１で開示するペアトランジスタと同様の構成となっており、１組のビット線領域につき、ビット線方向にペアトランジスタを２台配置している。つまり、当該構成がペアのバランスを崩さず、且つ領域も有効に活用出来る意味から、特性面、面積の削減の面において効果的な構成であるという事が出来る。
【０００８】
しかしながら、製造技術の進歩に伴い、パターン特にメモリセルサイズは縮小を続けており、同時にメモリセルサイズにより定まるビット線間隔も狭まり続けている。このため、狭くなったピット線ピッチにおいて前記ペアトランジスタを配置する事が要求されるが、トランジスタを形成するには物理的に、ゲート部や、ドレイン部及びソース部を形成する拡散層や、そこへ電位を供給するコンタクト等が必要であり、現在これを従来通りの構造で配置する事が困難となって来ている。図８はこれを表したペアトランジスタの図であり、T1とT2、T3とT4等が夫々ペアトランジスタであり、BL1TとBL1N、BL2TとBL2N等が夫々１組のビット線である。ペアトランジスタ配列方向（図面横方向）はペアトランジスタのゲート、ドレイン及びソース（に電位を供給するコンタクト）によって占められており、機能を果たす素子として形成するためのサイズ、間隔につきそれぞれが限界状態であると言える。逆に、設計上これを越えて間隔を詰めた場合には製造上で異接点のショートを招き、幅やサイズを小さくすれば同じ様に配線の断線、コンタクトの不通を生じる。従って、当該ペアトランジスタの構造は今後採用する事が出来ない方向である。
【０００９】
そこで提案された別の構成例をを図９に挙げる。当該図は図８と同一回路であり、T1からT8までの４つのペアトランジスタ（８つのトランジスタ）を配列したものである。具体的には図８においてビット線４組につき横方向４ペアで配置していたペアトランジスタを１段上乗せし、図９においてビット線４組につき横方向２ペア縦方向２ペアとして配置したものであり、既述の繊細な特性面を考えペアの形を崩さずに移動した構成である。これによりトランジスタを構成するのに物理的限界に至っていた横方向の配線幅、間隔等が緩和され、ビット線ピッチの縮小に対応したペアトランジスタとする事が出来る。
【００１０】
しかし、この構成においては、図内横方向のサイズが同一（ビット線により定めるので）である一方、ペアトランジスタを２段積む構成をとる事から、ペアトランジスタの占める縦方向のサイズが非常に大きくなる不都合が生じる。つまり、チップサイズに与える影響が大きいという問題点が残る。
【特許文献１】特開平１１−３０７７４１号公報
【特許文献２】特開２０００−２２１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上の従来例を踏まえて説明する。製造技術等の進歩に伴うメモリセルサイズ縮小、それに伴うビット線ピッチの縮小により前記第１の従来例（図８）に挙げた一般的なペアトランジスタ配列構造では、配線、コンタクト等の配置が物理的限界を迎えている。一方、それを回避するため第２の従来例（図９）に挙げるような構造を採用する事はチップサイズの大幅な拡大を招くため採用し難い。従って、ペアトランジスタに要求される機能を考慮した上で配列構造を検討する必要がある。以上が本発明の解決しようとする課題である。
【課題を解決するための手段】
【００１２】
本願に開示される発明は上記目的を達成するため概して以下のように構成される。
【００１３】
所定の機能を有したペアトランジスタを複数繰り返して配列する半導体記憶装置において、行方向に隣接するトランジスタをペアトランジスタとしたものを複数有し、且つ、互いの配置関係が斜め方向であるトランジスタをペアトランジスタとしたものを複数有し、これらを組合せてペアトランジスタを複数配列したペアトランジスタ群を有する。
【００１４】
また、所定の機能を有したペアトランジスタを複数繰り返して配列する半導体記憶装置において、配列方向につき２列のトランジスタ、行方向につき３行のトランジスタを配置した計６のトランジスタであって、１行１列目、１行２列目に配置するトランジスタを夫々第１、第２のトランジスタ、２行１列目、２行２列目に配置するトランジスタを同じく第３、第４のトランジスタ、３行１列目、３行２列目に配置するトランジスタを同じく第５、第６のトランジスタとし、且つ、前記第１、第３のトランジスタを第１のペアトランジスタ、前記第４、第６のトランジスタを第２のペアトランジスタ、前記第２、第５のトランジスタを第３のペアトランジスタとしたものを第１の１単位とし、前記第１の１単位と当該１単位を行方向に平行な軸に対して線対称配置した第２の１単位とを任意に複数配列したペアトランジスタ群を有しても良い。
【００１５】
また、所定の機能を有したペアトランジスタを複数繰り返して配列する半導体記憶装置において、配列方向につき３列のトランジスタ、行方向につき３行のトランジスタを配置した計９のトランジスタであって、１行１列目、１行２列目、１行３列目に配置するトランジスタを夫々第１、第２、第３のトランジスタ、２行１列目、２行２列目、２行３列目に配置するトランジスタを同じく第４、第５、第６のトランジスタ、３行１列目、３行２列目、３行３列目に配置するトランジスタを同じく第７、第８、第９のトランジスタとし、且つ、前記第５のトランジスタをアクティブでないトランジスタ、前記第１、第８のトランジスタを第１のペアトランジスタ、前記第２、第９のトランジスタを第２のペアトランジスタ、前記第３、第６のトランジスタを第３のペアトランジスタ、前記第４、第７のトランジスタを第４のペアトランジスタとしたものを第１の１単位とし、前記第１の１単位と当該１単位を行方向に平行な軸に対して線対称配置した第２の１単位とを任意に複数配列したペアトランジスタ群を有しても良い。
【００１６】
また、所定の機能を有したペアトランジスタを複数繰り返して配列する半導体記憶装置において、既述の各１単位を任意に組合せて、複数配列したペアトランジスタ群を有しても良い。
【００１７】
また、ペアトランジスタがセンスアンプにおいて利用されるペアトランジスタであっても良い。
【００１８】
また、ペアトランジスタがMOS 型トランジスタであって、そのゲートがＵ字形状であっても良い。
【００１９】
また、ペアトランジスタがMOS 型トランジスタであって、そのゲートがリング形状であっても良い。
【００２０】
また、前記第５のアクティブでないトランジスタを、トランジスタでなく、且つ、アクティブでない素子に置き換えても良い。
【発明の効果】
【００２１】
本発明により、ペアトランジスタを特性面に問題無く配列し、且つペアトランジスタの占める面積増加を最小限に抑える事が出来る。また、ペアトランジスタの配列に対し、所定の規則に従ってペアトランジスタと類同であるアクティブでないトランジスタを配置又はそれに等しい領域をを配置していく事で、ビット線ピッチにフレキシブルに対応したペアトランジスタの配列を実現する事が出来る。
【００２２】
具体的に行方向のサイズを比較する。既述の通り、トランジスタのゲート長や幅等、各部サイズ、間隔は設計事項に属するため一概に決定する事は出来ないが図１においてゲート幅Ｌ＝０．３（以下単位は全てμｍ）、長さＷ＝２．０でＭＯＳＦＥＴを設計すると、ＭＯＳＦＥＴ１段あたりの拡散層幅は１．３、更に前記拡散層間隔が０．８２、拡散層からの上下のゲート飛び出しを片側０．３５の設計を行うと、行方向のサイズは全体で６．２４となる。一方、図９に示す従来例の構成において、同一設計基準で実質的に同等寸法のＭＯＳＦＥＴを設計すると、ＭＯＳＦＥＴ２段あたりの拡散層幅は３．４、拡散層間隔が０．２６、拡散層からの上下のゲート飛び出し等が片側０．４で、行方向のサイズは全体で７．８６となる。従って本発明を採用する事により、図９の従来例に比して２０％ものサイズ縮小を実現する事が出来る。但し、この比率は設計基準や設計時の判断により左右されるものであるため一定値ではない事を付け加えておく。
【発明を実施するための最良の形態】
【００２３】
本発明の最良の形態は、従来隣接して配置していたペアとなる各トランジスタを位置的に離して配置する事で、レイアウト面積を有効利用する事にある。既述の本発明を詳述すべく、以下、本発明の原理及び実施例について図面を参照して説明する。
【実施例】
【００２４】
本発明を実施するための最良の形態を図１に表す。図１は例としてDRAMにおけるセンスアンプ内ビット線３組分のペアトランジスタを表したレイアウト図面である。また、図２は図１を回路図表示したものである。尚、図２の回路図及びそれに対応した図１のレイアウト図面はNMOSのみを表しているが、PMOSに関しても同様の構造となる。
【００２５】
図１において、リング状のゲート102 、ソース（拡散層）104 、ドレイン（拡散層）103 により１つのトランジスタが構成されている。コンタクト107 はゲート102 と配線105 を接続するコンタクトであり、スルーホール108 は前記配線105 を上位配線106 と接続するためのスルーホールである。また、各配線の幅や間隔、コンタクトの幅や間隔等は製造プロセスや設計事項にある程度左右されるものであり、更にビット線のピッチはメモリセルサイズに従属して決定されるものである。
【００２６】
ここで、T1〜T6を夫々１つのトランジスタとして見ると、T1とT2、T3とT4、T5とT6はそれぞれビット線１対（BL1TとBL1NのペアがT1とT2に対応）のペアトランジスタとなっている。ここで、T1とT2のペア、T5とT6のペアはビット線方向（以下行方向とする）に並んでいる（それぞれ第１のペアトランジスタとする）。ここで本発明の特徴であるT3とT4のペアはT1とT2が並ぶ列とT5とT6が並ぶ列を跨いで配置される関係にある（第２のペアトランジスタとする）。
【００２７】
従来例と比較すると、製造技術の進歩によるビット線ピッチの縮小によって、素子配置上破綻する図８は採用出来ない。一方ペアトランジスタを１段積み上げ２段とした図９への移行はペアトランジスタにおけるペアの概念を重視したものとして通常の構成であるが、必要以上に列方向の配線等の幅、間隔に余裕を持たせると同時に行方向のサイズを拡大しているため、無駄の多い構成となってしまう。そこで本発明においてはサイズ面における素子配置の合理化を図るべく「ペアとなるトランジスタ同士を隣接して配置する」という概念を崩し、既述の様にペアの一つ一つを異なる列に配置する構成を含ませる事で、ペアトランジスタ部行方向のサイズ拡大を防止し、結果としてチップサイズの拡大防止を実現している。この構成を採用する事によってビット線に沿った行方向、及び、列方向（以下配列方向とする）の面積を有効に活用する事が出来、結果としてチップサイズの削減を実現する事が出来る。
【００２８】
尚、図１の構成を採用するにあたっては従来例と比較して前記第１のペアトランジスタのペア同士の位置関係と第２のペアトランジスタのペア同士の位置関係が異なる。具体的には前記第一のペアトランジスタがペア同士互いに隣接するのに対し、前記第２のペアトランジスタはペア同士は１列分トランジスタを跨いで配置する構成となる。従って、厳密に言えば前記第１のペアトランジスタと前記第２のペアトランジスタの特性は異なる。しかし、ペアトランジスタに要求される機能、特性の点から見れば数ミクロン程度の配線長の差という点でこれは微差であり、センスアンプ全体の機能としては問題無い程度である。
【００２９】
また、図１を確認すると行方向にならぶトランジスタの位置が若干ずれているが、これはビット線を曲げない様にするための工夫である。従来例の図８、図９を参照すると、行方向に配置するペアトランジスタの位置は合っているが、ペア内において、一方のトランジスタのドレインのノードを他方のトランジスタのゲートに入力する必要から、配線105 を曲げる必要が生じている。従って、図１においてもトランジスタ行方向の位置を揃える場合には図１内配線105 を曲げる必要が生じるが、これを行うには曲げる領域確保のため隣接する行方向のトランジスタ同士を行方向に離す事が必要となり、その結果チップサイズが拡大する。従って図１の構成ではトランジスタの位置を配列方向へ若干ずらす事により配線105 を直線的に接続する事を可能とし、結果としてチップサイズの拡大を防止している。
【００３０】
図３は、DRAMにおけるセンスアンプ内ビット線４組分のペアトランジスタを表したレイアウト図面である。また、図４は図３のレイアウト図面を回路図表示したものである。尚、図４の回路図表示はNMOSを表しているが、図１に倣いPMOSも同様の構造となる。
【００３１】
図３において、T1とT2、T3とT4、T5とT6、T7とT8がそれぞれペアとなっており、３行３列に配置されたトランジスタの内、中央に配置されるトランジスタT9はアクティブでないトランジスタとされている。当該９つのトランジスタを１単位とし、これを配列方向へ繰り返し配置する事によって従来比でチップサイズの拡大を抑える事が出来る。
【００３２】
既に記載した通り、センスアンプ及びそれに含まれるペアトランジスタ配列方向のサイズはメモリセルサイズにより定まるビット線ピッチに従属する。従って、ビット線ピッチが最も狭い場合には、図１に示す様に全てのトランジスタをアクティブとして配置する必要があるが、それ以外の場合には必ずしも図１の様に詰めて配置する必要はない。その様な場合に図３のパターンは有効である。所定の単位にあえてアクティブでないトランジスタを設ける事でビット線ピッチに対し配列方向のサイズを調整する事が出来る。
【００３３】
例えば、ペアトランジスタの列方向のサイズを一定とした場合に、図１においてはトランジスタ２列につき３組（６本）のビット線を配線する事が出来る。一方、アクティブでないトランジスタを配置する図３においてはトランジスタ３列につき４組（８本）のビット線を配線する事となる。つまり、トランジスタ３列につき図１の構成では９本、図３の構成では８本のビット線が配線される事となり、ビット線のピッチに対応した構成をフレキシブルに採用する事が出来る。尚、図１又は図３に表す構成のみを夫々繰り返し配置するだけでなく、図１と図３に表す構成を組合せて繰り返し配置していく事も勿論可能である。
【００３４】
図５は図３と同じ目的で構成されたパターンの１態様である。基本的な構成は図３に表すものと同様であるが、図３とはアクティブでないトランジスタ部分の構成を異にしている。図５においてはリング状ゲート内部の拡散層及びコンタクトが取り除かれた構成となっている。
【００３５】
図６も図３と同じ目的で構成されたパターンの１態様である。基本的な構成は図３に表すものと同様であるが、図３とはアクティブでないトランジスタ部分の構成を異にしている。図６においてはリング状ゲート及びコンタクトが取り除かれた構成となっている。
【００３６】
図７も図３と同じ目的で構成されたパターンの１態様である。ここでは、リング状ゲートではなく、Ｕ字形状のゲートを採用している。Ｕ字状ゲートもリング状ゲート同様にトランジスタのチャネルを形成するためのものであり用途は同一である。機能面で異なる部分はあるが本発明の内容と関わるものではないので説明は割愛する。
【００３７】
以上本発明の構成について説明したが、本発明は既述の実施例に限定されるものではなく当業者であれば容易に思いつく変更、修正を含む事は勿論である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１実施例を表すペアトランジスタのレイアウト図である。
【図２】本発明の第１実施例を表すペアトランジスタの回路図である。
【図３】本発明の第２実施例を表すペアトランジスタのレイアウト図である。
【図４】本発明の第２実施例を表すペアトランジスタの回路図である。
【図５】本発明の第３実施例を表すペアトランジスタのレイアウト図である。
【図６】本発明の第４実施例を表すペアトランジスタのレイアウト図である。
【図７】本発明の第５実施例を表すペアトランジスタのレイアウト図である。
【図８】従来の第１実施例を表すペアトランジスタのレイアウト図である。
【図９】従来の第２実施例を表すペアトランジスタのレイアウト図である。
【図１０】チップレイアウトの基本的構成及び、メモリセル部周囲の拡大図である。
【図１１】センスアンプ内ペアトランジスタの回路図である。
【図１２】特許文献１のペアトランジスタのレイアウト図である。
【図１３】特許文献２のペアトランジスタのレイアウト図である。
【符号の説明】
【００３９】
１０１    拡散層
１０２    ゲート
１０３    拡散層（ドレイン）
１０４    拡散層（ソース）
１０５    配線
１０６    上位配線
１０７    コンタクト（配線とゲート又は配線と拡散層を接続）
１０８    スルーホール
【図１】
2005347578.tif 000003
【図２】
2005347578.tif 000004
【図３】
2005347578.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005347578.tif 000009
【図８】
2005347578.tif 000010
【図９】
2005347578.tif 000011
【図１０】
2005347578.tif 000012
【図１１】
2005347578.tif 000013
【図１２】
2005347578.tif 000014
【図１３】
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