(57)【要約】【課題】  ソース／ドレイン領域のシリサイド層の深さを制限した半導体装置とその製造方法を提供する。【解決手段】  半導体装置は、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に、第１の温度のシリサイド化反応で形成された第１シリサイド層のゲート電極と、前記ゲート電極両側の前記シリコン基板に形成されたソース／ドレイン領域と、前記ソース／ドレイン領域内に、前記第１の温度より高い第２の温度のシリサイド化反応で形成された第２シリサイド層のソース／ドレインシリサイド領域と、を有する。【選択図】  図３
2005150267.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に、第１の温度のシリサイド化反応で形成された第１シリサイド層のゲート電極と、
前記ゲート電極両側の前記シリコン基板に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域内に、前記第１の温度より高い第２の温度のシリサイド化反応で形成された第２シリサイド層のソース／ドレインシリサイド領域と、
を有する半導体装置。
【請求項２】
更に前記第２シリサイド層の上に形成された前記第１シリサイド層の金属と前記第２シリサイド層の金属の両者を含む第３シリサイド層を有し、前記第２シリサイド層の金属は、前記第１シリサイド層の金属よりシリコン中の固相拡散温度が高い金属である請求項１記載の半導体装置。
【請求項３】
前記第１シリサイド層の金属と前記第２シリサイド層の金属は，異なる価数の同一金属である請求項１記載の半導体装置。
【請求項４】
シリコン基板上にゲート絶縁層とシリコン層と絶縁キャップ層の積層で絶縁ゲート構造を形成する工程と、
前記絶縁ゲート構造の側壁上に絶縁サイドウォールを形成する工程と、
前記絶縁サイドウォールを備えた絶縁ゲート構造両側の前記シリコン基板内に，ソース／ドレイン領域を形成する工程と，
前記ソースドレイン領域が露出した状態で、前記シリコン基板上に第１の金属層を形成し、第１の温度で第１のシリサイド化反応を行わせ，前記ソース／ドレイン領域に第１のシリサイド層を形成する工程と、
前記絶縁キャップ層を除去し，前記シリコン基板上に第２の金属層を形成し，前記第１の温度より低い第２の温度で第２のシリサイド化反応を行なわせ，前記絶縁ゲート構造のシリコン層をフルシリサイデーションすると共に、前記ソース／ドレイン領域の第１のシリサイド層の深さは実質的に増加させない工程と、
を含む半導体装置の製造方法。
【請求項５】
前記第１のシリサイド層がなかった場合に前記第２のシリサイド化反応で形成されるシリサイド層の深さは、前記第１のシリサイド層の深さより大である請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体装置とその製造方法に関し，特にシリサイドを用いた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高集積化と共に，構成要素であるトランジスタの微細化は進む。微細化により，ゲート長は短くなり，ソース／ドレイン領域の深さは浅くなる。ソース／ドレイン領域の抵抗を低くするため，自己整合シリサイデーション（サリサイド工程）が行われる。ソース／ドレイン領域に形成されるシリサイド層は，接合深さより浅く形成し，リーク電流を防止する必要がある。
【０００３】
ゲート長の短縮と共に、ゲート電極の高さも低くなる。ゲート抵抗を低くするため，ゲート電極の全厚さをシリサイド化するフルシリサイデーションが研究されている（非特許文献１）。フルシリサイデーションは，ゲート抵抗を低減できるのみでなく，空乏層の発生を防止できるのでトランジスタ特性の向上にも有効である。フルシリサイデーションを行うためには，シリサイド化反応がゲート電極の全厚さに及ぶようにする必要がある。
【０００４】
ゲート電極でシリサイド化反応を十分深く進行させると、ソース／ドレイン領域のシリサイド層も深くなる。ソース／ドレイン領域のシリサイド層が接合に近接したり，接合を突抜けるとリーク電流が増大してしまう。ソース／ドレイン領域のシリサイド層の深さは制限することが望まれる。
【０００５】
シリサイド層の底面を接合から離すために，ソース／ドレイン領域上にシリコン層のエピタキシャル成長を行い、ソース／ドレイン領域表面を持ち上げてからシリサイド化を行なうことも提案されている（非特許文献２）
ゲート電極の抵抗を更に低減化するため，シリサイドより抵抗の低い金属でゲートを作成する提案もある。当初，シリコン層で使い捨てゲートを形成し，その後シリコンをアルミニウムに置換して置換アルミニウムゲート電極を形成する提案もある（特許文献３）。
【０００６】
【非特許文献１】J. kedzierski et al., IEDM 2002 TechnicalDigest, p247
【非特許文献２】K.Rim et al., 2002 Symposium on VLSITechnology Digest of Technical Papers, in particular Fig. 3
【特許文献１】特開平１１−２１４３２７号公報
【特許文献２】特開２００１−３５２０５８号公報
【特許文献３】特開平１１−２５１５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は，ソース／ドレイン領域のシリサイド層の深さを制限した半導体装置とその製造方法を提供することである。
本発明の他の目的は，ゲートをフルシリサイデーションすると共に、ソース／ドレイン領域ではシリサイド層の深さを抑制することのできる半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の１観点によれば、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁層と、前記ゲート絶縁層上に、第１の温度のシリサイド化反応で形成された第１シリサイド層のゲート電極と、前記ゲート電極両側の前記シリコン基板に形成されたソース／ドレイン領域と、前記ソース／ドレイン領域内に、前記第１の温度より高い第２の温度のシリサイド化反応で形成された第２シリサイド層のソース／ドレインシリサイド領域と、を有する半導体装置が提供される。
【０００９】
第１シリサイド層と第２シリサイド層は、例えば異なる金属のシリサイド、または価数の異なる同一金属のシリサイドで構成できる。
本発明の他の観点によれば、シリコン基板上にゲート絶縁層とシリコン層と絶縁キャップ層の積層で絶縁ゲート構造を形成する工程と、前記絶縁ゲート構造の側壁上に絶縁サイドウォールを形成する工程と、前記絶縁サイドウォールを備えた絶縁ゲート構造両側の前記シリコン基板内に，ソース／ドレイン領域を形成する工程と，前記ソースドレイン領域が露出した状態で、前記シリコン基板上に第１の金属層を形成し，第１の温度で第１のシリサイド化反応を行わせ，前記ソース／ドレイン領域に第１のシリサイド層を形成する工程と、前記絶縁キャップ層を除去し，前記シリコン基板上に第２の金属層を形成し，前記第１の温度より低い第２の温度で第２のシリサイド化反応を行なわせ，前記絶縁ゲート構造のシリコン層をフルシリサイデーションすると共に、前記ソース／ドレイン領域の第１のシリサイド層の深さは実質的に増加させない工程と、を含む半導体装置の製造方法が提供される。
【００１０】
例えば、第１のシリサイド層がなかった場合に第２のシリサイド化反応で形成されるシリサイド層の深さは、第１のシリサイド層の深さより大である。
【発明の効果】
【００１１】
ゲート電極においてシリサイド化反応が深く進行する間、ソースドレイン流域においては，シリサイド化反応が抑制され，シリサイド層の深さが制限される。ソース／ドレイン領域のリーク電流増大を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
先ず、予備実験とその結果を説明する。
図１Ａに示すように、シリコン基板１の表面にスパッタリングにより厚さ１０ｎｍのニッケル層２２を成膜した。
【００１３】
図１Ｂに示すように、ラピッドサーマルアニール（ＲＴＡ）装置を用い、図１Ａに示すサンプルに、７５０℃、１分間のアニールを行ってシリサイド化反応を生じさせた。ＮｉＳｉ２層２３が形成された。ＮｉＳｉ２層２３の厚さは１７ｎｍであった。
【００１４】
図１Ｃに示すように、ＮｉＳ２層２３の上に、厚さ５０ｎｍのニッケル層２４をスパッタリングで成膜した。このサンプルをｄｓと呼ぶ。
図１Ｄに示すように、ＮｉＳｉ２層を形成しないシリコン基板１の上に、厚さ５０ｎｍのニッケル層２４を形成したサンプルも作成した。このサンプルをｓｓと呼ぶ。
【００１５】
サンプルｄｓとサンプルｓｓとをＲＴＡ装置に搬入し、４００℃で加熱し、加熱時間に対しシリサイド化がどのように進行するかを測定した。４００℃でのＮｉ−Ｓｉ間のシリサイド化反応ではＮｉＳｉが形成される。
【００１６】
図１Ｅは、４００℃の加熱処理の結果を示すグラフである。横軸は加熱時間を単位秒で示し、縦軸はニッケルシリサイド層の深さを単位ｎｍで示す。シリコン基板１上に直接ニッケル層２４を形成したサンプルｓｓにおいては、加熱時間と共にニッケルシリサイド層の深さが深くなり、７５ｎｍに以上に達する。この最大深さは、成膜したニッケルをほぼ全部消費したＮｉＳｉ層の厚さと考えられる。
【００１７】
これに対し、シリコン基板１上にＮｉＳｉ２層２３を形成し、その上にニッケル層２４を成膜したサンプルｄｓにおいては、ニッケルシリサイド層の深さは初め約１７ｎｍであり、４００℃の加熱を加えてもニッケルシリサイド層の深さは、測定誤差内で全く変化していない。７５０℃で形成されたシリサイド層がニッケル層２４とシリコン表面を隔離した形状で４００℃のアニ−リングを行っても新たなシリサイド反応は抑制される。７５０℃で安定なＮｉＳｉ２中には、より低温の４００℃では、Ｎｉは実質的に拡散していないと考えられる。
【００１８】
すなわち、高温で熱力学的に安定なシリサイド層を形成すると、その上にシリサイド化反応が可能な金属を成膜し、より低温の熱処理を行っても、シリサイド化反応は大幅に抑制されると考えられる。シリサイド化可能な金属としては、Ｎｉの他、Ｗ，Ｃｏ等を用いてもよい。
【００１９】
図２Ａ−２Ｈは、図１Ａ−１Ｅに示した実験結果に基づく実施例を示す。
図２Ａに示すように、シリコン基板1の表面上に熱酸化により厚さ２ｎｍの酸化シリコン層を形成し、ゲート絶縁膜２を形成する。ゲート絶縁膜2の上に、厚さ５０ｎｍのポリシリコン層２５を熱ＣＶＤにより成膜する。ポリシリコン層２５の上に、厚さ２０ｎｍの酸化シリコン層を形成し、絶縁キャップ層２６とする。絶縁キャップ層２６の上に、リソグラフィによりレジストパターンＲＰを作成する。レジストパターンＲＰをマスクとし、絶縁キャップ層２６、ポリシリコン層２５をプラズマエッチングし、ゲート電極形状にパターニングする。この後レジストパターンＲＰは除去し、希ＨＦによりゲート電極周辺のゲート絶縁膜２を除去する。
【００２０】
図２Ｂに示すように、パターニングされたゲート電極をマスクとして、ｐ型不純物例えばＢをイオン注入し、エクステンション２７を形成する。
図２Ｃに示すように、窒化シリコン膜を熱ＣＶＤにより成膜し、プラズマによる全面エッチングを行って絶縁ゲート構造の側面にのみサイドウォール２８を残す。絶縁ゲート構造及びサイドウォール２８をマスクとし、Ｂをイオン注入してソース／ドレイン領域２９を形成する。イオン注入条件は、例えば加速エネルギ６ｋｅＶ、ドーズ量６Ｅ１５（６×１０１５）ｃｍ−２である。ＲＴＡ装置を用い、例えば１０００℃、１秒のアニールを行ってイオン注入した不純物の活性化を行なう。
【００２１】
図２Ｄに示すように、厚さ１０ｎｍのニッケル層３０をスパッタリングで成膜する。ソース／ドレイン領域２９の露出した表面はニッケル層３０と接触する。絶縁ゲート構造のポリシリコン層２５は、絶縁キャップ層２６で覆われているため、ニッケル層３０とは接触しない。
【００２２】
ＲＴＡを用い、図２Ｄに示す構造に対し、７５０℃、１分間のアニールを行い、シリサイド化反応を行わせる。ニッケル層３０と接触するソース／ドレイン領域２９に、厚さ約１７ｎｍのＮｉＳｉ２層が形成される。絶縁ゲート構造のポリシリコン層２５は、ニッケル層３０と接触していないため、シリサイド化反応は生じない。その後、未反応のニッケル層３０をウエットエッチングで除去する。
【００２３】
図２Ｅは、未反応のニッケル層３０を除去した状態を示す。ソース／ドレイン領域２９には、深さ約１７ｎｍのＮｉＳｉ２層３１が形成されている。
図２Ｆに示すように、絶縁ゲート構造の絶縁キャップ層２６を希ＨＦによるウエットエッチングで除去する。なお、ウエットエッチングに代え、プラズマエッチングにより絶縁キャップ層２６を除去してもよい。
【００２４】
図２Ｇに示すように、絶縁ゲート構造のポリシリコン層２５表面が露出した状態で、基板表面に厚さ５０ｎｍのニッケル層３２をスパッタリングで成膜する。
ＲＴＡ装置を用い、４００℃、１分間のアニールを行い、シリサイド化反応を生じさせる。絶縁ゲート構造のポリシリコン層２５は、シリサイド化反応によりＮｉＳｉに変換される。ＮｉＳｉ２層３１は、熱力学的に安定な層であり、４００℃の温度では、これ以上のシリサイド化反応は生じない。ゲート電極のポリシリコン層２５をフルシリサイデーションすることが容易となる。
【００２５】
図２Ｈは、シリサイド化反応の後未反応のニッケル層３２をウエットエッチングで除去した状態を示す。ゲート電極はＮｉＳｉ層３３で形成されている。ソース／ドレイン領域２９には、ＮｉＳｉ２層３１が形成され、その深さは７５０℃のシリサイド化反応によって決定され、それ以上には増加していない。シリサイド領域３１の深さを制限し、ソース／ドレイン領域２９の接合面から十分離すことにより、接合部のリーク電流を軽減することができる。
【００２６】
本実施例においては、シリサイド化金属としてＮｉを用いたが、複数のシリサイド状態を有する他の金属、例えばＣｏやＷを用いても、同様の構成を実現することができる。
上述の実施例においては、第１のシリコン表面を露出し、第２のシリコン表面を絶縁層で覆った状態で表面にシリサイド化可能な金属層を形成し、第１の温度で第１のシリサイド層を形成し、その後第２のシリコン表面を覆う絶縁キャップ層を除去し、基板上にシリサイド化可能な金属層を形成し、第１のシリサイド層に影響を与えない、第１の温度より低い第２温度でシリサイド化反応を生じさせ、第２のシリコン領域にのみ深いシリサイド領域を形成した。第１のシリサイド領域と第２のシリサイド領域とを同一金属を用いて形成したが、異なる金属を用いることもできる。異なる金属を用いる場合は、温度選択等の自由度が向上する。
【００２７】
図３Ａ‐３Ｆは、他の実施例による半導体装置の製造方法を示す断面図である。
図３Ａに示すように、シリコン基板１の表面に熱酸化により酸化シリコンのゲート絶縁膜２を形成する。ゲート絶縁膜２の上にポリシリコン層３を成膜し、レジストパターンを用いてパターニングする。この状態で、ｎ型不純物をイオン注入し、エクステンション４を形成する。ゲート電極のポリシリコン層３にも不純物が注入される。
【００２８】
図３Ｂに示すように、ゲート電極３を覆うように、酸化シリコンの絶縁キャップ層５を成膜する。続いて窒化シリコン層６を成膜し、異方性エッチングによりサイドウォール６を形成する。ゲート電極３の表面は絶縁キャップ層５で覆われた状態とする。サイドウォール６もマスクとし、不純物をイオン注入し、ソース／ドレイン領域８を形成する。
【００２９】
図３Ｃに示すように、ゲート電極のポリシリコン層３が絶縁キャップ層５で覆われた状態で基板上にコバルト層１０をスパッタリングで成膜する。ＲＴＡ層を用い、５５０℃、３０秒間のアニーリングを行い、シリサイド化反応を生じさせる。ソース／ドレイン領域８の表面においてシリサイド化反応が生じ、深さ５０ｎｍ程度のコバルトシリサイド領域１１が形成される。その後未反応のコバルト層１０はＨ２ＳＯ４を用いたウエットエッチングで除去する。
【００３０】
図３Ｄは、未反応のコバルト層１０を除去した状態を示す。ゲート電極のポリシリコン層３を覆っている絶縁キャップ層５を希ＨＦを用いたウエットエッチングで除去する。
図３Ｅに示すように、ポリシリコン層３が露出した状態で基板上にニッケル層１３をスパッタリングで成膜する。この状態で、ＲＴＡ装置を用い、４００℃、６０秒間のアニーリングを行い、ニッケル層１３とシリコンとのシリサイド化反応を生じさせる。ゲート電極のポリシリコン層３においては、シリコン層が直接ニッケル層１３と接し、シリサイド化反応が進む。ソース／ドレイン領域８においては、表面に既に形成したコバルトシリサイド領域１１が存在するため、ニッケル層１３からのニッケルの拡散が抑制される。このため、ポリシリコン層３がフルシリサイデーションされた状態でも、ソース／ドレイン領域８表面においては薄いＣｏＮｉＳｉ層１４が形成されるのみである。
【００３１】
図３Ｆに示すように、未反応のニッケル層１３をウエットエッチングで除去し、フルシリサイデーションされたＭＯＳトランジスタ構造を得る。
シリコン中の固相拡散温度が高い金属を用い、ソース／ドレイン領域にシリサイド領域を形成した後、ゲート電極のシリコン層を露出し、シリコン中の固相拡散温度が低い金属とのシリサイド化反応を行なわせることにより、ゲート電極をフルシリサイデーションし、かつソース／ドレイン領域のシリサイド領域の深さを制限することが容易となる。Ｃｏ、Ｎｉに限らず、固相拡散温度が異なる金属の組は他にも用いることができる。
【００３２】
以上の実施例においては、２回のシリサイド化反応を行い、ソース／ドレイン領域のシリサイド領域の深さを制限した。以下、１回のシリサイド化反応のみを用い、シリサイド領域の底面をソース／ドレイン領域の接合面から離す実施例を説明する。
【００３３】
図４Ａに示すように、シリコン基板１の表面に熱酸化により厚さ２ｎｍの酸化シリコン層からなるゲート絶縁層２を形成する。続いて、ゲート絶縁層２の上に、熱ＣＶＤにより厚さ５０ｎｍのポリシリコン層３５を熱ＣＶＤにより成膜する。ポリシリコン層３５に対し、加速エネルギ０．５ｋｅＶ、ドーズ量２Ｅ１５ｃｍ−２でＢをイオン注入する。加速エネルギが低エネルギであるため、ポリシリコン層３５の表面が高濃度のＢ添加領域となる。
【００３４】
図４Ｂに示すように、レジストパターンを用いてポリシリコン層３５をプラズマエッチングによりパターニングし、ゲート電極を形成する。ポリシリコン層３５のエッチングの後、希ＨＦによる後処理を行い、ゲート電極３５の周辺にあるゲート絶縁膜２を除去する。ゲート電極３５をマスクとし、Ｂをイオン注入し、エクステンション２７を形成する。
【００３５】
熱ＣＶＤにより窒化シリコン層を成膜し、プラズマによる全面エッチングを行ってゲート電極３５側壁上にサイドウォール２８を形成する。サイドウォール２８を形成したゲート電極３５をマスクとし、Ｂイオンを加速エネルギ５ｋｅＶ、ドーズ量３Ｅ１５ｃｍ−２でイオン注入し、ソース／ドレイン領域２９を形成する。図４Ａに示すＢイオンのイオン注入時の加速エネルギ０．５ｋｅＶと較べ、加速エネルギが５ｋｅＶと大幅に高いため、ソース／ドレイン領域２９表面のＢ濃度はゲート電極３５の表面のＢ濃度よりも一段と低い。
【００３６】
図４Ｃに示すように、熱ＣＶＤにより厚さ３０ｎｍのシリコン層３７をエピタキシャルに成長する。例えば、７００―９００℃で１-５分のプリベークを行った後、成膜温度６５０−７５０℃、成膜圧力４０−１００ｔｏrr、供給ガスＳｉＨ２Ｃｌ２５０−２００ｓｃｃｍ、ＨＣｌ５−２０ｓｃｃｍ、Ｈ２１０−２０ｓｌｍでシリコンの選択的エピタキシャル成長を行う。ゲート電極３５は、表面のＢ濃度が高いため、その上にはシリコン層は成長しない。絶縁層２８の上にもシリコン層は成長しない。ソース／ドレイン領域２９の露出した表面上にのみ選択的にシリコン層３７がエピタキシャルに成長する。
【００３７】
図４Ｄに示すように、Ｂを加速エネルギ３ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２でイオン注入する。成長したシリコン層３７及びゲート電極３５にＢが適切な濃度で添加される。続いて、ＲＴＡ装置を用い、１０００℃、１秒間のアニールを行って、注入したＢの活性化を行なう。
【００３８】
図４Ｅに示すように、ソース／ドレイン領域２９の上にシリコン層３７を成長することにより持ち上げた表面上に、ニッケル層３９を厚さ３０ｎｍスパッタリングにより成膜する。ＲＴＡ装置を用い、４００℃、１分間のアニールを行い、シリサイド化反応を生じさせる。その後未反応のニッケル層３９はウエットエッチングで除去する。
【００３９】
図４Ｆに示すように、シリサイド化反応によりゲート電極３５は、シリサイド層４０に変換される。又、表面が持ち上げられたソース／ドレイン領域２９にはシリサイド層４１が形成される。エピタキシャルシリコン層３７をソース／ドレイン領域２９表面上に形成し、シリコン表面を持ち上げたため、シリサイド層４１の底面はソース／ドレイン領域２９の接合面から十分な距離離されている。ソース／ドレイン領域２９の接合面におけるリーク電流を軽減することができる。
【００４０】
上述の実施例においては、ゲート電極表面のＢ濃度を高く設定したため、その上のシリコンの成長を防止でき、その後の工程の障害となるゲート電極上の不規則なシリコン成長を防止することができる。Ｂに代え、Ｇａ，Ｉｎ等他のｐ型不純物を用いても、同様のシリコンの成長抑制が可能であろう。
【００４１】
図５Ａ−５Ｇは、本発明の他の実施例を示す。
図５Ａに示すように、シリコン基板１表面上に熱酸化により厚さ２ｎｍの酸化シリコン層２を形成し、続いて熱ＣＶＤにより厚さ５０ｎｍのポリシリコン層２５を成膜する。ポリシリコン層２５の上に、さらに熱ＣＶＤにより厚さ２０ｎｍの酸化シリコン層からなる絶縁キャップ層２６を成膜する。レジストマスクを用いて絶縁キャップ層２６、ポリシリコン層２５の積層をパターニングし、ゲート電極周辺のゲート絶縁膜２を希ＨＦにより除去する。Ｂのイオン注入を行ない、浅いエクステンション２７を形成する。
【００４２】
図５Ｂに示すように、窒化シリコン層を熱ＣＶＤにより成膜し、プラズマによる全面エッチングによってゲート電極構造の側壁にサイドウォール２８を残す。この状態でＢを加速エネルギ５ｋｅＶ、ドーズ量３Ｅ１５ｃｍ−２でイオン注入し、ソース／ドレイン領域２９を形成する。
【００４３】
図５Ｃに示すように、熱ＣＶＤにより厚さ３０ｎｍのシリコン層３７をエピタキシャルに成膜する。絶縁キャップ層２６、サイドウォール２８の表面上にはシリコンの成長は生じず、露出したソース／ドレイン領域２９表面上に選択的にシリコン層３７がエピタキシャルに成長する。
【００４４】
図５Ｄに示すように、ソース／ドレイン領域２９上のシリコン層３７に対し、Ｂを加速エネルギ３ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２でイオン注入する。続いてＲＴＡ装置を用い、１０００℃、１秒間のアニールを行って、イオン注入したＢの活性化を行なう。
【００４５】
図５Ｅに示すように、希ＨＦを用い、ポリシリコン層２５上の絶縁キャップ層２６をエッチングして除去する。なお、薬液による除去に代え、プラズマエッチングによって絶縁キャップ層２６を除去してもよい。
【００４６】
図５Ｆに示すように、絶縁キャップ層を除去したポリシリコン層２５、エピタキシャルシリコン層３７表面を覆うように、厚さ３０ｎｍのニッケル層３９をスパッタリングで成膜する。ＲＴＡ装置を用い、４００℃、１分間のアニールを行ってシリサイド化反応を生じさせる。ソース／ドレイン領域２９の上のエピタキシャルシリコン層３７、ポリシリコンゲート電極２５の表面からシリサイド化反応が生じ、ＮｉＳｉ層が形成される。
【００４７】
シリサイド化反応の後、未反応のニッケル層３９をウエットエッチングによって除去する。
図５Ｇは、シリサイド化反応を行い、未反応のニッケル層を除去したシリコン基板の断面構造を概略的に示す。ゲート電極がＮｉＳｉ層４０のフルシリサイデーションで形成され、ソース／ドレイン領域２９にはＮｉＳｉ層４１が形成される。ＮｉＳｉ層４１の底面は、ソース／ドレイン領域２９の接合面から十分な距離離され、リーク電流を低減する。
【００４８】
Ａｌ置換技術を用いると、シリサイドより低抵抗のＡｌゲート電極を作成することができる。しかし、Ａｌゲートの仕事関数はｎチャネルＭＯＳＦＥＴには好適であるが、ｐチャネルＭＯＳＦＥＴには不適切である。ｐチャネルＭＯＳＦＥＴのゲート電極をフルシリサイデーションにより形成し、ｎチャネルＭＯＳＦＥＴのゲート電極をＡｌ置換技術によって形成すれば、高性能なトランジスタが提供可能である。
【００４９】
ｐチャネルＭＯＳＦＥＴのゲート電極がＡｌ置換されないようにマスク等を用いると、工程数が大幅に増加してしまう。本発明者等は、シリコンの組成よりも金属の組成が多いメタルリッチなシリサイドを形成すると、その表面にＡｌが接触していても、Ａｌ置換が防止され、シリサイドの組成、又は形態、又は仕事関数が実質的に同一に保てることを見出した。ニッケルシリサイドの仕事関数４．９ｅＶはｐチャネルＭＯＳＦＥＴに好適であり、置換Ａｌゲートの仕事関数３．９ｅＶは、ｎチャネルＭＯＳＦＥＴに好適である。
【００５０】
図６Ａ‐６Ｇは、本発明の他の実施例を示す概略断面図である。
図６Ａに示すように、シリコン基板１に素子分離領域を形成し、ｐチャネルＭＯＳＦＥＴ用のｎウエル４４、ｎチャネルＭＯＳＦＥＴ用のｐウエル４５を形成する。シリコン基板１表面上に例えば厚さ２ｎｍの酸化シリコン層で形成されたゲート絶縁膜を形成し、その上に厚さ５０ｎｍのポリシリコン層２５を成膜する。ｎチャネルＭＯＳＦＥＴ領域において、ポリシリコン層２５の上に、例えば厚さ２０ｎｍの絶縁キャップ層となる酸化シリコン層２６を成膜する。リソグラフィによりレジストパターンＲＰ１をｎチャネルＭＯＳＦＥＴのゲート電極形状にパターニングする。レジストパターンＲＰ１をマスクとし、絶縁キャップ層２６をゲート電極形状にエッチングする。その後レジストパターンＲＰ１は除去する。
【００５１】
図６Ｂに示すように、ｐチャネルＭＯＳＦＥＴ領域のポリシリコン層上にゲート電極形状のレジストパターンＲＰ２を形成する。レジストパターンＲＰ２、絶縁キャップ層２６をマスクとし、ポリシリコン層２５をエッチングしてゲート電極を形成する。ゲート電極をマスクとして、エクステンション４６、４７を、レジストマスクを用いて別個に、イオン注入する。
【００５２】
図６Ｃに示すように、サイドウォール４８を形成した後、ｐチャネルＭＯＳＦＥＴのソース／ドレインコンタクト領域４９、ｎチャネルＭＯＳＦＥＴのソース／ドレインコンタクト領域５０のイオン注入をレジストマスクを用いて別個に行う。ｐチャネルＭＯＳＦＥＴのポリシリコン層２５は、ｐ型不純物のイオン注入でｐ型ポリシリコン層２５ｐとなる。
【００５３】
図６Ｄに示すように、厚さ３０ｎｍ〜５０ｎｍ、例えば厚さ３０ｎｍのニッケル層５１をシリコン基板表面上にスパッタリングで成膜する。ｎチャネルＭＯＳＦＥＴにおいては、ポリシリコン層２５は絶縁キャップ層２６で覆われているため、ニッケル層５１とは接触していない。この状態でシリサイド化反応を生じさせるアニーリングを４００℃で、４０秒間行う。Ｎｉ厚に依存してＮｉ３ＳｉやＮｉＳｉ等のＳｉと同等以上のＮｉを含むＮｉリッチのシリサイドが形成される。
【００５４】
図６Ｅに示すように、ｐチャネルＭＯＳＦＥＴのゲート電極及びソース／ドレイン領域にニッケルシリサイド領域５３、５２が形成され、ｎチャネルＭＯＳＦＥＴのソース／ドレイン領域５０に、ニッケルシリサイド領域５２が形成される。ニッケル層５１の厚さを選択することにより、仕事関数を０．５ｅＶの範囲で調整することができる。ゲート電極となるニッケルシリサイド層５３は、ニッケル組成がシリコン組成と同等以上の金属リッチになるようにアニーリング条件を選択する。
【００５５】
図６Ｆに示すように、シリコン基板表面にゲート電極を覆って酸化シリコン等の層間絶縁層５５を成膜し、ゲート電極及びソース／ドレイン領域に対するコンタクト孔をパターニングする。
【００５６】
図６Ｇに示すように、コンタクト孔をパターニングした層間絶縁層５５上に、アルミニウム層５７をスパッタリング等により成膜する。この状態で、例えば３５０℃、３時間のアニーリングを行うと、アルミニウム層５７と接触しているポリシリコン層２５はアルミニウムと置換され、アルミニウムゲート電極５９に変換される。金属リッチのシリサイドゲート電極５３は、アルミニウムと置換されず、ニッケルシリサイド相を保つ。このようにして、ｐチャネルＭＯＳＦＥＴにはニッケルリッチのシリサイド電極５３、ｎチャネルＭＯＳＦＥＴには置換Ａｌのゲート電極５９が形成される。その後、アルミニウム層５７をパターニングして電極構造を形成する。
【００５７】
図７Ａ−７Ｅは、本発明の他の実施例による半導体装置の製造方法を示す概略断面図である。
図７Ａに示すように、図６Ａ−６Ｃ同様の工程を行い、ｐチャネルＭＯＳＦＥＴにはｐ型ポリシリコン層２５ｐ、ｎチャネルＭＯＳＦＥＴにおいてはポリシリコン層２５の表面を絶縁キャップ層２６が覆っている構造を作成する。この状態で、ドープドシリコン層６０の成膜を行う。その後、化学機械研磨（ＣＭＰ）を行い、ｐチャネルＭＯＳＦＥＴのｐ型ポリシリコン層２５ｐ表面を露出させる。なお、ＣＭＰのエッチングレートの差により、ｎチャネルＭＯＳＦＥＴのポリシリコン層２５表面の絶縁キャップ層２６は残す。
【００５８】
図７Ｂに示すように、例えば厚さ３０ｎｍのニッケル層６２を成膜する。ニッケル層６２は、ｐチャネルＭＯＳＦＥＴにおいてはポリシリコン層２５ｐと接触している。４００℃、４０秒間のアニーリングを行うと、ニッケル層６２と接触しているシリコン層にＮｉリッチなニッケルシリサイド領域６３、６４が形成される。ｐチャネルＭＯＳＦＥＴのポリシリコン層２５ｐは、フルシリサイデーションされる。シリサイド領域６３は、ソース／ドレイン領域４９、５０の接合面からは一定距離離された状態となる。未反応のニッケル層６２はウエットエッチングして除去する。
【００５９】
図７Ｃに示すように、シリコン基板表面上に酸化シリコン等の層間絶縁層５５を成膜し、コンタクト孔を形成する。ｎチャネルＭＯＳＦＥＴにおいては、絶縁キャップ層２６を貫通してコンタクト孔が形成される。
【００６０】
図７Ｄに示すように、コンタクト孔を埋め込むようにアルミニウム層６５を成膜する。その後３５０℃、３時間程度の置換アニール処理を行う。
図７Ｅに示すように、ｎチャネルＭＯＳＦＥＴにおいては、ポリシリコン層２５がアルミニウム置換され、アルミニウムゲート電極６６が形成される。ｐチャネルＭＯＳＦＥＴにおいては、ニッケルリッチなシリサイドゲート電極６４がそのまま保持される。その後アルミニウム層６５をパターニングして電極を形成する。
【００６１】
上述の実施例においては、ニッケルシリサイドゲート電極を形成したが、ニッケルの代りに他の金属を用い、これらの金属のメタルリッチなシリサイドを形成してもよい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００６２】
以下、本発明の特徴を付記する。
（付記１）（１）  シリコン基板と、
前記シリコン基板上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に、第１の温度のシリサイド化反応で形成された第１シリサイド層のゲート電極と、
前記ゲート電極両側の前記シリコン基板に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域内に、前記第１の温度より高い第２の温度のシリサイド化反応で形成された第２シリサイド層のソース／ドレインシリサイド領域と、
を有する半導体装置。
【００６３】
（付記２）（２）  更に前記第２シリサイド層の上に形成された前記第１シリサイド層の金属と前記第２シリサイド層の金属の両者を含む第３シリサイド層を有し、前記第２シリサイド層の金属は、前記第１シリサイド層の金属よりシリコン中の固相拡散温度が高い金属である付記１記載の半導体装置。
【００６４】
（付記３）  前記第１シリサイド層はニッケルシリサイドであり，前記第２シリサイドはコバルトシリサイドである付記２記載の半導体装置。
（付記４）（３）  前記第１シリサイド層の金属と前記第２シリサイド層の金属は，異なる価数の同一金属である付記１記載の半導体装置。
【００６５】
（付記５）  前記第１シリサイド層の金属と前記第２シリサイド層の金属は，Ｎｉ，Ｃｏ，Ｗのいずれかである付記１記載の半導体装置。
（付記６）  前記第１シリサイド層はＮｉＳｉ層であり、前記第２シリサイド層はＮｉＳｉ２層である付記４記載の半導体装置。
【００６６】
（付記７）  シリコン基板と、
前記シリコン基板上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に、１種類のシリサイド層で形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域内に、２種類のシリサイド層で形成されたソース／ドレインシリサイド領域と、
を有する半導体装置。
【００６７】
（付記８）  前記ソース／ドレインシリサイド層は，固相拡散温度の高い第１金属のシリサイドで形成された深い第１シリサイド領域と，前記第１シリサイド領域内に固相拡散温度の低い第２金属が拡散して形成された浅い第２シリコン領域とを含む付記７記載の半導体装置。
【００６８】
（付記９）（４）  シリコン基板上にゲート絶縁層とシリコン層と絶縁キャップ層の積層で絶縁ゲート構造を形成する工程と、
前記絶縁ゲート構造の側壁上に絶縁サイドウォールを形成する工程と、
前記絶縁サイドウォールを備えた絶縁ゲート構造両側の前記シリコン基板内に，ソース／ドレイン領域を形成する工程と，
前記ソースドレイン領域が露出した状態で、前記シリコン基板上に第１の金属層を形成し，第１の温度で第１のシリサイド化反応を行わせ，前記ソース／ドレイン領域に第１のシリサイド層を形成する工程と、
前記絶縁キャップ層を除去し，前記シリコン基板上に第２の金属層を形成し，前記第１の温度より低い第２の温度で第２のシリサイド化反応を行なわせ，前記絶縁ゲート構造のシリコン層をフルシリサイデーションすると共に、前記ソース／ドレイン領域の第１のシリサイド層の深さは実質的に増加させない工程と、
を含む半導体装置の製造方法。
【００６９】
（付記１０）（５）  前記第１のシリサイド層がなかった場合に前記第２のシリサイド化反応で形成されるシリサイド層の深さは、前記第１のシリサイド層の深さより大である付記９記載の半導体装置の製造方法。
【００７０】
（付記１１）  前記第１の金属層はコバルト層であり，前記第２の金属層はニッケル層である付記９記載の半導体装置の製造方法。
（付記１２）  前記第１の温度は５５０℃以上であり，前記第２の温度は４００℃以下である付記１１記載の半導体装置の製造方法。
【００７１】
（付記１３）  前記第１の金属層、第２の金属層は、Ｎｉ，Ｃｏ，Ｗのいずれかで形成されている付記９記載の半導体装置の製造方法。
（付記１４）  前記第１の金属層，第２の金属層はニッケル層であり、前記第１の温度は７５０℃以上であり，前記第２の温度は４００度以下である付記１３記載の半導体装置の製造方法。
【００７２】
（付記１５）  半導体基板上にゲート絶縁層，ポリシリコン層の積層を形成する工程と、
前記ポリシリコン層の表面に第１の加速エネルギでｐ型不純物を高濃度にドープする工程と、
前記ポリシリコン層，ゲート絶縁層をパターニングし，ゲート電極を形成すると共に，その両側に基板シリコン表面を露出する工程と，
前記露出した基板シリコン表面に前記第１の加速エネルギより高い第２の加速エネルギでｐ型不純物を深くイオン注入する工程と、
シリコン層を、前記ポリシリコン層表面上には成長させず、前記基板シリコン表面上にのみ成長する工程と、
を含む半導体装置の製造方法。
【００７３】
（付記１６）  前記ｐ型不純物は、Ｂ，Ｇａ，Ｉｎのいずれかである付記１５記載の半導体装置の製造方法。
（付記１７）  さらに、前記ポリシリコン層表面及び前記基板シリコン表面からシリサイド化反応を行なう工程を含む付記１５記載の半導体装置の製造方法。
【００７４】
（付記１８）  半導体基板上にゲート絶縁層，ポリシリコン層，絶縁キャップ層の積層を形成する工程と、
前記絶縁キャップ層、前記ポリシリコン層，ゲート絶縁層をパターニングし，ゲート電極を形成すると共に，その両側に基板シリコン表面を露出する工程と，
前記露出した基板シリコン表面に不純物をイオン注入する工程と、
シリコン層を、前記基板シリコン表面上に成長する工程と、
前記絶縁キャップ層を除去する工程と、
前記ポリシリコン層表面及び前記基板シリコン表面からシリサイド化反応を行なう工程と、
を含む半導体装置の製造方法。
【００７５】
（付記１９）  ｐチャネルＭＯＳＦＥＴ領域、ｎチャネルＭＯＳＦＥＴ領域を含む半導体基板上にゲート絶縁層，ポリシリコン層，絶縁キャップ層の積層を形成する工程と、
前記絶縁キャップ層をパターニングし，前記ｎチャネルＭＯＳＦＥＴ領域のゲート電極形状に残す工程と、
前記ｐチャネルＭＯＳＦＥＴ領域のポリシリコン層上にゲート電極形状のレジストパターンを形成し，前記レジストパターンと前記絶縁キャップ層をマスクとして、前記ポリシリコン層，ゲート絶縁層をパターニングし，ゲート電極を形成すると共に，その両側に基板シリコン表面を露出する工程と，
前記露出した基板シリコン表面およびｐチャネルＭＯＳＦＥＴのポリシリコンゲート電極表面からシリサイド化反応を行い，メタルリッチのシリサイド領域を形成する工程と、
前記シリサイド領域を覆って，絶縁層を形成する工程と、
前記絶縁層，前記絶縁キャップ層を貫通して，前記ゲート電極に達するコンタクト孔を形成する工程と、
前記コンタクト孔を埋め込んで，アルミニウム層を形成する工程と、
アニーリングを行い，前記ｎチャネルＭＯＳＦＥＴのゲート電極をアルミニウムで置換する工程と、
を含む半導体装置の製造方法。
【００７６】
（付記２０）ｐチャネルＭＯＳＦＥＴ領域、ｎチャネルＭＯＳＦＥＴ領域を含む半導体基板上にゲート絶縁層，ポリシリコン層，絶縁キャップ層の積層を形成する工程と、
前記絶縁キャップ層をパターニングし，前記ｎチャネルＭＯＳＦＥＴ領域のゲート電極形状に残す工程と、
前記ｐチャネルＭＯＳＦＥＴ領域のポリシリコン層上にゲート電極形状のレジストパターンを形成し，前記レジストパターンと前記絶縁キャップ層をマスクとして、前記ポリシリコン層，ゲート絶縁層をパターニングし，ゲート電極を形成すると共に，その両側に基板シリコン表面を露出する工程と，
前記ゲート電極を埋め込むシリコン層を基板上に成長する工程と、
前記シリコン層を化学機械研磨し、前記ｎチャネルＭＯＳＦＥＴの絶縁キャップ層は残し，前記ｐチャネルＭＯＳＦＥＴのゲート電極を露出する工程と、
前記シリコン層表面およびｐチャネルＭＯＳＦＥＴのポリシリコンゲート電極表面からシリサイド化反応を行い，メタルリッチのシリサイド領域を形成する工程と、
前記シリサイド領域を覆って，絶縁層を形成する工程と、
前記絶縁層，前記絶縁キャップ層を貫通して，前記ゲート電極に達するコンタクト孔を形成する工程と、
前記コンタクト孔を埋め込んで，アルミニウム層を形成する工程と、
アニーリングを行い，前記ｎチャネルＭＯＳＦＥＴのゲート電極をアルミニウムで置換する工程と、
を含む半導体装置の製造方法。
【産業上の利用可能性】
【００７７】
シリサイドを用いた微細ＭＯＳＦＥＴを有する半導体装置に利用できる。
【図面の簡単な説明】
【００７８】
【図１】予備実験とその結果を説明するための断面図及びグラフである。
【図２】本発明の実施例による半導体装置の製造方法を示す基板の断面図である。
【図３】本発明の他の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図４】本発明のさらに他の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図５】本発明の他の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図６】本発明の他の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図７】本発明の他の実施例による半導体装置の製造方法を説明するための基板の断面図である
【符号の説明】
【００７９】
１  シリコン基板
２  ゲート絶縁層
３  ポリシリコン層
４  イクステンション
５  絶縁キャップ層
６  絶縁サイドウォール
８  ソース／ドレイン領域
１０  コバルト層
１１  コバルトシリサイド領域
１３  ニッケル層
１４  コバルトニッケルシリサイド領域
２２、２４  ニッケル層
２３  ＮｉＳｉ２層
２５  ポリシリコン層
２６  絶縁キャップ層
２８  サイドウォール
２９  ソース／ドレイン領域
３０  ニッケル層
３１  ＮｉＳｉ２領域
３２  ニッケル層
３３  ＮｉＳｉゲート電極
３５  ポリシリコン層
３７  シリコン層
３９  ニッケル層
４０、４１  ＮｉＳｉ領域
４４  ｎウエル
４５  ｐウエル
４６、４７  エクステンション
４９、５０  ソース／ドレインコンタクト領域
５１  ニッケル層
５２、５３  （Ｎｉリッチな）ニッケルシリサイド領域
５５  層間絶縁膜
５７  Ａｌ層
５９  置換Ａｌ領域
６２  ニッケル層
６３、６４  （Ｎｉリッチな）ニッケルシリサイド領域
６５  Ａｌ層
６６  置換Ａｌ領域
【図１】
2005150267.tif 000003
【図２】
2005150267.tif 000004
【図３】
2005150267.tif 000005
【図４】
2005150267.tif 000006
【図５】
2005150267.tif 000007
【図６】
2005150267.tif 000008
【図７】
2005150267.tif 000009