(57)【要約】【課題】  ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくする。【解決手段】  シリコン基板１の表面層にチャネル領域が位置し、このチャネル領域を挟むようにＮ型ソース／ドレイン領域３１が形成されている。チャネル領域の直上に、正電荷を含有せしめたＨｆＯ２膜からなるゲート絶縁膜２１が形成されている。ゲート絶縁膜２１上に、チャネル領域と同等のフェルミレベルを有する金属膜からなる金属ゲート電極４１が形成されている。【選択図】      図１
2005093815.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面層に位置するチャネル領域と、
前記チャネル領域を挟むように前記基板の上層に形成されたＮ型不純物拡散層と、
前記チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
基板の表面層に位置するチャネル領域と、
前記チャネル領域を挟むように前記基板の上層に形成されたＰ型不純物拡散層と、
前記チャネル領域の直上に形成され、負電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項３】
ＮＭＯＳ領域とＰＭＯＳ領域とを有する半導体装置であって、
ＮＭＯＳ領域の基板の表面層に位置する第１チャネル領域と、
前記第１チャネル領域を挟むように前記基板の上層に形成されたＮ型不純物拡散層と、
前記第１チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなる第１ゲート絶縁膜と、
ＰＭＯＳ領域の基板の表面層に位置する第２チャネル領域と、
前記第２チャネル領域を挟むように前記基板の上層に形成されたＰ型不純物拡散層と、
前記第２チャネル領域の直上に形成され、負電荷を含有せしめた高誘電体膜からなる第２ゲート絶縁膜と、
前記第１及び第２ゲート絶縁膜上にそれぞれ形成され、前記第１又は第２チャネル領域と同等のフェルミレベルを有する金属膜からなる第１及び第２ゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項４】
請求項１から３の何れかに記載の半導体装置において、
前記高誘電体膜が、ハフニア膜、アルミナ膜又はハフニウムアルミネート膜であることを特徴とする半導体装置。
【請求項５】
基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
前記高誘電体膜内に正電荷を含有させる工程と、
前記正電荷を含有させた後、前記高誘電体膜上に、前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、前記チャネル領域を挟むようにＮ型不純物拡散層を前記基板の上層に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
前記高誘電体膜内に負電荷を含有させる工程と、
前記負電荷を含有させた後、前記高誘電体膜上に、前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、前記チャネル領域を挟むようにＰ型不純物拡散層を前記基板の上層に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
ＮＭＯＳ領域とＰＭＯＳ領域とを有する半導体装置の製造方法であって、
ＮＭＯＳ領域及びＰＭＯＳ領域の基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
ＮＭＯＳ領域の前記高誘電体膜内に正電荷を含有させる工程と、
ＰＭＯＳ領域の前記高誘電体膜内に負電荷を含有させる工程と、
ＮＭＯＳ領域及びＰＭＯＳ領域の前記高誘電体膜上に、ＮＭＯＳ領域又はＰＭＯＳ領域の前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
ＮＭＯＳ領域及びＰＭＯＳ領域の前記金属膜をパターニングしてゲート電極を形成した後、該ゲート電極直下の前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、ＮＭＯＳ領域及びＰＭＯＳ領域のチャネル領域を挟むようにＮ型及びＰ型不純物拡散層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記正電荷を含有させる工程は、
ＮＭＯＳ領域以外の前記高誘電体膜上に第１保護膜を形成する工程と、
前記第１保護膜を形成した後、Ｐ型不純物を含有する雰囲気でアニールを行う工程とを含み、
前記負電荷を含有させる工程は、
ＰＭＯＳ領域以外の前記高誘電体膜上に第２保護膜を形成する工程と、
第２保護膜を形成した後、Ｎ型不純物を含有する雰囲気でアニールを行う工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高速化及び高性能化が進むにつれ、半導体装置が微細化され、ゲート絶縁膜もスケーリング則に従って薄膜化されている。ゲート電極と基板との間の容量値であるシリコン酸化膜換算膜厚（Equivalent Oxide Thickness：以下「ＥＯＴ」という。）は、ゲート絶縁膜のＥＯＴと、基板の反転層のＥＯＴと、ゲート電極の空乏層のＥＯＴとの合計値に相当する。
【０００３】
基板材料を変えずに合計のＥＯＴを低減する方法として、ゲート絶縁膜を薄膜化する方法が提案されている。しかし、ゲート絶縁膜の信頼性を考慮した場合、ゲート絶縁膜の薄膜化には限界がある。
【０００４】
合計のＥＯＴを低減する別の方法として、ゲート電極としてシリコンゲルマニウム（以下「ＳｉＧｅ」という。）電極や金属電極等を用いることにより、ゲート電極の空乏層を低減する方法が提案されている。しかし、ＳｉＧｅ電極を用いた場合には、空乏層を低減可能であるが、皆無にすることができず低減効果が不十分である。一方、金属電極を用いた場合には、空乏層を皆無にすることが可能である。
また、ゲート電極としてシリコン電極を用いる場合、Ｎ型又はＰ型となるように不純物をシリコン電極内にドーピングする。この不純物のドーピングにより、基板のチャネル領域のフェルミレベルと、ゲート電極のフェルミレベルとの間に十分な差異が発生する。このため、ＭＩＳＦＥＴを形成した場合の閾値電圧の絶対値を小さくすることができる。
しかし、ゲート電極として金属電極を用いる場合には、シリコン電極を用いる場合のように不純物のドーピングによってフェルミレベルを十分に変えることができない。金属電極のフェルミレベルは、金属材料によってほぼ一定値に決まってしまう。このため、金属電極を用いる場合には、閾値電圧の絶対値を小さくすることが困難になってしまう。特に、デュアルゲート構造を有する半導体装置の場合には、少なくとも一方のゲート電極の閾値電圧を小さくすることが困難になってしまうという問題があった（例えば、非特許文献１参照。）。
【０００５】
【非特許文献１】J. C. Hu et al.、“Feasibility of Using W/TiN as Metal Gate for Conventional 0.13um CMOS Technology and Beyond”、IEDM、1997、p. 825-828
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、ゲート電極として金属電極を用いた場合には、ゲート電極の空乏層を低減することができるが、不純物ドーピングによりフェルミレベルを変えることができず、閾値電圧の絶対値を小さくすることができないという問題があった。
また、ゲート電極としてシリコン電極を用いた場合には、不純物ドーピングにより閾値電圧の絶対値を小さくすることができるが、ゲート電極の空乏層の低減が困難であるという問題があった。
【０００７】
本発明は、上記従来の課題を解決するためになされたもので、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、基板の表面層に位置するチャネル領域と、
前記チャネル領域を挟むように前記基板の上層に形成されたＮ型不純物拡散層と、
前記チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、
を備えたことを特徴とするものである。
【０００９】
本発明に係る半導体装置は、基板の表面層に位置するチャネル領域と、
前記チャネル領域を挟むように前記基板の上層に形成されたＰ型不純物拡散層と、
前記チャネル領域の直上に形成され、負電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、
を備えたことを特徴とするものである。
【００１０】
本発明に係る半導体装置は、ＮＭＯＳ領域とＰＭＯＳ領域とを有する半導体装置であって、
ＮＭＯＳ領域の基板の表面層に位置する第１チャネル領域と、
前記第１チャネル領域を挟むように前記基板の上層に形成されたＮ型不純物拡散層と、
前記第１チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなる第１ゲート絶縁膜と、
ＰＭＯＳ領域の基板の表面層に位置する第２チャネル領域と、
前記第２チャネル領域を挟むように前記基板の上層に形成されたＰ型不純物拡散層と、
前記第２チャネル領域の直上に形成され、負電荷を含有せしめた高誘電体膜からなる第２ゲート絶縁膜と、
前記第１及び第２ゲート絶縁膜上にそれぞれ形成され、前記第１又は第２チャネル領域と同等のフェルミレベルを有する金属膜からなる第１及び第２ゲート電極と、
を備えたことを特徴とするものである。
【００１１】
本発明に係る半導体装置において、前記高誘電体膜が、ハフニア膜、アルミナ膜又はハフニウムアルミネート膜であることが好適である。
【００１２】
本発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
前記高誘電体膜内に正電荷を含有させる工程と、
前記正電荷を含有させた後、前記高誘電体膜上に、前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、前記チャネル領域を挟むようにＮ型不純物拡散層を前記基板の上層に形成する工程と、
を含むことを特徴とするものである。
【００１３】
本発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
前記高誘電体膜内に負電荷を含有させる工程と、
前記負電荷を含有させた後、前記高誘電体膜上に、前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
前記金属膜をパターニングしてゲート電極を形成した後、前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、前記チャネル領域を挟むようにＰ型不純物拡散層を前記基板の上層に形成する工程と、
を含むことを特徴とするものである。
【００１４】
本発明に係る半導体装置の製造方法は、ＮＭＯＳ領域とＰＭＯＳ領域とを有する半導体装置の製造方法であって、
ＮＭＯＳ領域及びＰＭＯＳ領域の基板上にゲート絶縁膜として高誘電体膜を形成する工程と、
ＮＭＯＳ領域の前記高誘電体膜内に正電荷を含有させる工程と、
ＰＭＯＳ領域の前記高誘電体膜内に負電荷を含有させる工程と、
ＮＭＯＳ領域及びＰＭＯＳ領域の前記高誘電体膜上に、ＮＭＯＳ領域又はＰＭＯＳ領域の前記高誘電体膜直下のチャネル領域と同等のフェルミレベルを有する金属膜を形成する工程と、
ＮＭＯＳ領域及びＰＭＯＳ領域の前記金属膜をパターニングしてゲート電極を形成した後、該ゲート電極直下の前記高誘電体膜をパターニングする工程と、
前記高誘電体膜をパターニングした後、ＮＭＯＳ領域及びＰＭＯＳ領域のチャネル領域を挟むようにＮ型及びＰ型不純物拡散層を形成する工程と、
を含むことを特徴とするものである。
【００１５】
本発明に係る半導体装置の製造方法において、前記正電荷を含有させる工程は、
ＮＭＯＳ領域以外の前記高誘電体膜上に第１保護膜を形成する工程と、
前記第１保護膜を形成した後、Ｐ型不純物を含有する雰囲気でアニールを行う工程とを含み、
前記負電荷を含有させる工程は、
ＰＭＯＳ領域以外の前記高誘電体膜上に第２保護膜を形成する工程と、
第２保護膜を形成した後、Ｎ型不純物を含有する雰囲気でアニールを行う工程とを含むことが好適である。
【００１６】
本発明に係る半導体装置の製造方法において、前記高誘電体膜としてハフニア膜、アルミナ膜又はハフニウムアルミネート膜を形成することが好適である。
【発明の効果】
【００１７】
本発明は以上説明したように、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
【発明を実施するための最良の形態】
【００１８】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置を説明するための断面図である。詳細には、図１は、本実施の形態１によるＮＭＯＳを説明するための断面図である。
図１に示すように、基板１としてのシリコン基板内にＰ型ウェル１１が形成され、基板１の表面層にチャネル領域が位置する。このチャネル領域を挟むように、基板１上層にＮ型不純物拡散層３１としてのソース／ドレイン領域が形成されている。
【００１９】
チャネル領域の直上には、正電荷を含有せしめた高誘電体膜２１からなるゲート絶縁膜が形成されている。ここで、高誘電体膜２１は、例えば、ハフニア膜（ＨｆＯ２膜）、アルミナ膜（Ａｌ２Ｏ３膜）又はハフニウムアルミネート膜（ＨｆＡｌＯｘ膜）である。
高誘電体膜２１上には、基板１のフェルミレベル、詳細には、チャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜（金属含有膜）からなる金属ゲート電極４１が形成されている。ここで、金属膜（金属含有膜）は、例えば、酸化ルテニウム（ＲｕＯ２）膜、ニッケル（Ｎｉ）膜、白金（Ｐｔ）である。
【００２０】
次に、上記半導体装置の製造方法について説明する。
図２は、図１に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図２（ａ）に示すように、基板１内にボロン等のＰ型不純物を注入し熱拡散させることにより、Ｐ型ウェル１１を形成する。そして、基板１上に高誘電体膜２０としてのハフニア膜（ＨｆＯ２膜）をＡＬＤ（Atomic Layer Deposition）法により、例えば、３ｎｍの膜厚で形成する。
【００２１】
次に、図２（ｂ）に示すように、ジボラン（Ｂ２Ｈ６）を主成分とした雰囲気、すなわちボロン等のＰ型不純物を含む雰囲気で、８００℃５秒の条件でアニールを行う。これにより、正電荷が含有せしめられたハフニア膜２１が得られる。
【００２２】
そして、図２（ｃ）に示すように、ハフニア膜２１上に、ハフニア膜２１直下かつ基板１表面層のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜４１をスパッタリング法等により形成する。
【００２３】
次に、写真製版技術及びエッチングにより、金属膜４１とハフニア膜２１を順次パターニングする。そして、パターニングされた金属膜４１からなるゲート電極をマスクとして、基板１内に不純物を注入し熱処理を行うことにより、チャネル領域を挟むようにソース／ドレイン領域３１が基板１上層に形成される。これにより、図２（ｄ）に示すようなＮＭＯＳトランジスタが形成される。
【００２４】
以上説明したように、本実施の形態１では、正電荷を含有せしめた高誘電体膜２１をゲート絶縁膜として用い、チャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極４１をゲート電極として用いた。これにより、チャネル領域に印加されるゲート電界の一部分を、正電荷を含有する高誘電体膜２１が受け持つことができ、ゲート電圧を低減することができる。このため、金属ゲート電極４１とチャネル領域のフェルミレベルが同等であっても、閾値電圧の絶対値を小さくすることができる。
また、金属ゲート電極４１をゲート電極として用いることにより、ゲート電極の空乏層を大幅に低減することができる。
従って、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
【００２５】
実施の形態２．
図３は、本発明の実施の形態２による半導体装置を説明するための断面図である。詳細には、図３は、本実施の形態２によるＰＭＯＳを説明するための断面図である。
図３に示すように、基板１内に、Ｎ型ウェル１２が形成され、基板１の表面層にチャネル領域が位置する。このチャネル領域を挟むように、基板１上層にＰ型不純物拡散層３２としてのソース／ドレイン領域が形成されている。
【００２６】
チャネル領域の直上には、負電荷を含有せしめた高誘電体膜２２からなるゲート絶縁膜が形成されている。ここで、高誘電体膜２２は、例えば、ハフニア膜、アルミナ膜又はハフニウムアルミネート膜である。
高誘電体膜２２上には、基板のフェルミレベル、詳細には、チャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜（金属含有膜）からなる金属ゲート電極４２が形成されている。ここで、金属膜（金属含有膜）は、例えば、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、ハフニウム（Ｈｆ）膜である。
【００２７】
次に、上記半導体装置の製造方法について説明する。
図４は、図３に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図４（ａ）に示すように、基板１内にリン等のＮ型不純物を注入し熱拡散させることにより、Ｎ型ウェル１２を形成する。そして、基板１上に高誘電体膜２０としてのハフニア膜（ＨｆＯ２膜）をＡＬＤ（Atomic Layer Deposition）法により、例えば、３ｎｍの膜厚で形成する。
【００２８】
次に、図４（ｂ）に示すように、ホスフィン（ＰＨ３）を主成分とした雰囲気、すなわちリン等のＮ型不純物を含む雰囲気で、８００℃５秒の条件でアニールを行う。これにより、負電荷が含有せしめられたハフニア膜２２が得られる。
【００２９】
そして、図４（ｃ）に示すように、ハフニア膜２２上に、ハフニア膜２２直下かつ基板１表面層に位置するチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜４２をスパッタリング法等により形成する。
【００３０】
次に、写真製版技術及びエッチングにより、金属膜４２とハフニア膜２２を順次パターニングする。そして、パターニングされた金属膜４２からなるゲート電極をマスクとして、基板１内に不純物を注入し熱処理を行うことにより、チャネル領域を挟むようにソース／ドレイン領域３２が基板１上層に形成される。これにより、図４（ｄ）に示すようなＰＭＯＳトランジスタが形成される。
【００３１】
以上説明したように、本実施の形態２では、負電荷を含有せしめた高誘電体膜２２をゲート絶縁膜として用い、チャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極４２をゲート電極として用いた。これにより、チャネル領域に印加されるゲート電界の一部分を、負電荷を含有する高誘電体膜２２が受け持つことができ、ゲート電圧を低減することができる。このため、金属ゲート電極４２とチャネル領域のフェルミレベルが同等であっても、閾値電圧の絶対値を小さくすることができる。
また、金属ゲート電極４２をゲート電極として用いることにより、ゲート電極の空乏層を大幅に低減することができる。
従って、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
【００３２】
実施の形態３．
図５は、本発明の実施の形態３による半導体装置を説明するための断面図である。詳細には、図５は、本実施の形態３によるＣＭＯＳを説明するための断面図である。
図５に示すように、基板１内に形成された素子分離絶縁膜１５により、ＮＭＯＳ領域とＰＭＯＳ領域とが形成されている。ＮＭＯＳ領域の基板１内にはＰ型ウェル１１が形成され、ＰＭＯＳ領域の基板１内にはＮ型ウェル１２が形成されている。また、ＮＭＯＳ領域の基板１表面層に位置するチャネル領域を挟むようにＮ型不純物拡散層３１としてのソース／ドレイン領域が形成されている。同様に、ＰＭＯＳ領域のチャネル領域を挟むようにＰ型不純物拡散層３２としてのソース／ドレイン領域が形成されている。
【００３３】
ＮＭＯＳ領域のチャネル領域直上には、正電荷を含有せしめた高誘電体膜２１からなるゲート絶縁膜が形成されている。ＰＭＯＳ領域のチャネル領域直上には、負電荷を含有せしめた高誘電体膜２２からなるゲート絶縁膜が形成されている。ここで、高誘電体膜２１，２２は、例えば、ハフニア膜（ＨｆＯ２膜）、アルミナ膜（Ａｌ２Ｏ３膜）又はハフニウムアルミネート膜（ＨｆＡｌＯｘ膜）である。
【００３４】
高誘電体膜２１，２２上には、ＮＭＯＳ領域のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極４１がそれぞれ形成されている。
なお、本実施の形態３では、ＮＭＯＳ領域のチャネル領域と同等のフェルミレベルを有する金属膜をゲート電極材料に用いたが、ＰＭＯＳ領域のチャネル領域と同等のフェルミレベルを有する金属膜をゲート電極材料に用いてもよい。すなわち、ＮＭＯＳ領域のチャネル領域又はＰＭＯＳ領域のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極が、高誘電体膜２１，２２上に形成されればよい。
【００３５】
次に、上記半導体装置の製造方法について説明する。
図６は、図５に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図６（ａ）に示すように、基板１内に素子分離絶縁膜１５をＳＴＩ法により形成し、ＮＭＯＳ領域とＰＭＯＳ領域とを形成する。そして、ＮＭＯＳ領域の基板１内にボロン等のＰ型不純物を注入し熱拡散させることにより、Ｐ型ウェル１１を形成する。さらに、ＰＭＯＳ領域の基板１内にリン等のＮ型不純物を注入し熱拡散させることにより、Ｎ型ウェル１２を形成する。続いて、基板１上に高誘電体膜２０としてのハフニア膜（ＨｆＯ２膜）をＡＬＤ（Atomic Layer Deposition）法により、例えば、３ｎｍの膜厚で形成する。
【００３６】
次に、図６（ｂ）に示すように、基板１全面に保護膜５１としてのシリコン酸化膜をＣＶＤ法により、例えば５ｎｍの膜厚で形成する。その後、写真製版技術及びエッチングによりＮＭＯＳ領域のハフニア膜２０上に形成されたシリコン酸化膜５１を除去する。詳細には、ＮＭＯＳ領域のレジストを開口した後、０．５％フッ酸溶液を用いて１分間ウェットエッチングすることにより、シリコン酸化膜５１をパターニングする。
そして、ジボラン（Ｂ２Ｈ６）を主成分とした雰囲気、すなわちボロン等のＰ型不純物を含む雰囲気で、８００℃５秒の条件でアニールを行う。これにより、ＮＭＯＳ領域において、正電荷が含有せしめられたハフニア膜２１が得られる。その後、ＮＭＯＳ領域以外に残存するシリコン酸化膜５１を、０．５％フッ酸溶液を用いて１分間ウェットエッチングすることにより除去する。
【００３７】
次に、図６（ｃ）に示すように、基板１全面に保護膜５２としてのシリコン酸化膜をＣＶＤ法により、例えば５ｎｍの膜厚で形成する。その後、写真製版技術及びエッチングによりＰＭＯＳ領域のハフニア膜２０上に形成されたシリコン酸化膜５２を除去する。詳細には、ＰＭＯＳ領域のレジストを開口した後、０．５％フッ酸溶液を用いて１分間ウェットエッチングすることにより、シリコン酸化膜５２をパターニングする。
そして、ホスフィン（ＰＨ３）を主成分とした雰囲気、すなわちリン等のＮ型不純物を含む雰囲気で、８００℃５秒の条件でアニールを行う。これにより、ＰＭＯＳ領域において、負電荷が含有せしめられたハフニア膜２２が得られる。その後、ＰＭＯＳ領域以外に残存するシリコン酸化膜５２を、０．５％フッ酸溶液を用いて１分間ウェットエッチングすることにより除去する。
【００３８】
次に、図６（ｄ）に示すように、ハフニア膜２１，２２上に、ハフニア膜２１直下かつ基板１表面層のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜４１をスパッタリング法等により形成する。なお、上述したように、金属膜４１の代わりに、ハフニア膜２２直下かつ基板１表面層のチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜を形成してもよい。
【００３９】
次に、写真製版技術及びエッチングにより、金属膜４１とハフニア膜２１，２２を順次パターニングする。
そして、パターニングされた金属膜４１からなるゲート電極をマスクとして、ＮＭＯＳ領域の基板１内にリン等のＮ型不純物を注入し熱拡散させることにより、ＮＭＯＳ領域のチャネル領域を挟むようにソース／ドレイン領域３１が基板１上層に形成される。同様にして、ＰＭＯＳ領域の基板１内にボロン等のＰ型不純物を注入し熱拡散させることにより、ＰＭＯＳ領域のチャネル領域を挟むようにソース／ドレイン領域３２が基板１上層に形成される。
以上の工程を経ることにより、図６（ｅ）に示すようなＣＭＯＳトランジスタが形成される。
【００４０】
以上説明したように、本実施の形態３では、正電荷を含有せしめた高誘電体膜２１をＮＭＯＳのゲート絶縁膜として用い、負電荷を含有せしめた高誘電体膜２２をＰＭＯＳのゲート絶縁膜として用いた。そして、ＮＭＯＳのチャネル領域又はＰＭＯＳのチャネル領域のフェルミレベルと同等のフェルミレベルを有する金属膜からなる金属ゲート電極４１をゲート電極として用いた。これにより、少なくともＮＭＯＳ領域又はＰＭＯＳ領域のチャネル領域に印加されるゲート電界の一部分を、正電荷を含有する高誘電体膜２１又は負電荷を含有する高誘電体膜２２が受け持つことができ、ゲート電圧を低減することができる。このため、ＮＭＯＳ領域又はＰＭＯＳ領域において金属ゲート電極４１とチャネル領域のフェルミレベルが同等であっても、閾値電圧の絶対値を小さくすることができる。
また、金属ゲート電極４１をゲート電極として用いることにより、ゲート電極の空乏層を大幅に低減することができる。
従って、デュアルゲート構造を有するトランジスタにおいて、ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくすることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１による半導体装置を説明するための断面図である。
【図２】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
【図３】本発明の実施の形態２による半導体装置を説明するための断面図である。
【図４】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。
【図５】本発明の実施の形態３による半導体装置を説明するための断面図である。
【図６】本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【００４２】
１  基板（基板）
１１  Ｐ型ウェル
１２  Ｎ型ウェル
１５  素子分離絶縁膜
２０  高誘電体膜（ハフニア膜）
２１  正電荷含有高誘電体膜
２２  負電荷含有高誘電体膜
３１，３２  不純物拡散層（ソース／ドレイン領域）
４１，４２  金属ゲート電極
５１，５２  保護膜（シリコン酸化膜）
【図１】
2005093815.tif 000003
【図２】
2005093815.tif 000004
【図３】
2005093815.tif 000005
【図４】
2005093815.tif 000006
【図５】
2005093815.tif 000007
【図６】
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