(57)【要約】【課題】低域通過により低エラーレート化を実現し、小型化に好適な磁気ディスクメモリ装置を提供する。【解決手段】一端に読み出しヘッドが接続された信号線の他端に、上記読み出しヘッドにバイアス電流を流すバイアス電流回路と、上記読み出しヘッドにより形成された読み出し信号成分を通過させる一対からなる第１、第２容量素子を設け、上記第１、第２容量素子を通した読み出し信号を差動増幅回路の入力端子に供給して増幅し、その増幅信号をトランスコンダクタにより電流変換し差動増幅回路の入力端子に正帰還する。【選択図】図１
2005267835.tif 000002
【特許請求の範囲】
【請求項１】
読み出しヘッドと、
上記読み出しヘッドの両端に一端がそれぞれ接続された信号線と、
上記信号線の他端に接続され、上記読み出しヘッドにより形成された読み出し信号を増幅して出力する増幅回路とを具備して成り、
上記増幅回路は、
上記信号線の他端に電気的に接続されるよう設けられ、上記読み出しヘッドにバイアス電流を流すバイアス電流回路と、
上記信号線の他端に電気的に接続されるよう設けられ、上記読み出しヘッドにより形成された読み出し信号の信号成分を通過させる一対からなる第１および第２容量素子と、
上記第１および第２容量素子を通過した読み出し信号を入力端子に受ける差動増幅素子と、
上記差動増幅素子により増幅された読み出し信号を電流に変換するトランスコンダクタ回路と、
上記トランスコンダクタ回路にて電流に変換された読み出し信号を上記差動増幅素子の入力に帰還させる正帰還ループとを具備する
ことを特徴とする磁気ディスクメモリ装置。
【請求項２】
請求項１において、
上記増幅回路は、単一の半導体集積回路チップに一体形成されていることを特徴とする磁気ディスクメモリ装置。
【請求項３】
請求項１において、
上記増幅回路の高域通過遮断周波数は、上記トランスコンダクタ回路による電流正帰還により低域側に移動することを特徴とする磁気ディスクメモリ装置。
【請求項４】
請求項１において、
上記差動増幅素子は、エミッタが共通接続された第１および第２バイポーラトランジスタを含んで成り、
上記第１および第２バイポーラトランジスタのコレクタにはそれぞれ第１および第２負荷抵抗素子が電気的に接続され、
上記第１および第２バイポーラトランジスタの共通エミッタには電流源が接続されていることを特徴とする磁気ディスクメモリ装置。
【請求項５】
請求項４において、
上記第１および第２バイポーラトランジスタのコレクタと第１および第２容量素子の読み出しヘッド側の端子との間に、それぞれエミッタフォロワ形態の第３および第４バイポーラトランジスタと第３抵抗素子および第４抵抗素子とを含んで成る直列回路が電気的に接続されていることを特徴とする磁気ディスクメモリ装置。
【請求項６】
請求項４において、
上記第１および第２バイポーラトランジスタのコレクタとベースとの間に、それぞれエミッタフォロワ形態の第３および第４バイポーラトランジスタと、第３抵抗素子および第４抵抗素子と、第３容量素子および第４容量素子を含んで成る直列回路が設けられることを特徴とする磁気ディスクメモリ装置。
【請求項７】
請求項４において、
上記第１および第２バイポーラトランジスタのコレクタと上記第１および第２負荷抵抗素子との間に、ベースにバイアス電圧が供給された第５および第６バイポーラトランジスタがそれぞれ直列に接続されていることを特徴とする磁気ディスクメモリ装置。
【請求項８】
請求項３において、
上記トランスコンダクタ回路は、エミッタが共通接続された第７および第８バイポーラトランジスタを含んで成り、
上記第７および第８バイポーラトランジスタのコレクタにはそれぞれ電流源が接続され、
上記第７および第８バイポーラトランジスタの共通エミッタには電流源が接続されていることを特徴とする磁気ディスクメモリ装置。
【請求項９】
請求項３において、
上記トランスコンダクタ回路は、ソースが共通接続された第１および第２の第１導電型ＭＯＳＦＥＴを含んで成り、
上記第１および第２の第１導電型ＭＯＳＦＥＴのドレインにはそれぞれ電流源が設けられ、
上記第１および第２の第１導電型ＭＯＳＦＥＴの共通ソースには電流源が接続されていることを特徴とする磁気ディスクメモリ装置。
【請求項１０】
請求項３において、
上記トランスコンダクタ回路は、エミッタが共通接続された第７および第８ＰＮＰ型バイポーラトランジスタを含んで成り、
上記第７および第８ＰＮＰ型バイポーラトランジスタの共通エミッタには電流源が接続されていることを特徴とする磁気ディスクメモリ装置。
【請求項１１】
請求項３において、
上記トランスコンダクタ回路は、ソースが共通接続された第１および第２の第２導電型ＭＯＳＦＥＴを含んで成り、
上記第１および第２の第２導電型ＭＯＳＦＥＴの共通ソースには電流源が接続されていることを特徴とする磁気ディスクメモリ装置。
【請求項１２】
請求項８において、
上記共通エミッタに接続された上記電流源の流す電流は、上記共通エミッタにベースが接続され所定のコレクタ電流でバイアスされたバイポーラトランジスタのベース電流であることを特徴とする磁気ディスクメモリ装置。
【請求項１３】
読み出しヘッドと、
上記読み出しヘッドの両端に一端がそれぞれ接続された第１信号線と、
書き込みヘッドと、
上記書き込みヘッドの両端に一端がそれぞれ接続された第２信号線と、
上記第１信号線の他端に接続され、上記読み出しヘッドにより形成された読み出し信号を増幅して出力する増幅回路と、
上記第２信号線の他端に接続され、上記書き込みヘッドに対して書き込み信号を出力する書き込み回路とを具備して成り、
上記増幅回路は、
上記第１信号線の他端に電気的に接続されるよう設けられ、上記読み出しヘッドにバイアス電流を流すバイアス電流回路と、
上記第１信号線の他端に電気的に接続されるよう設けられ、上記読み出しヘッドにより形成された読み出し信号の信号成分を通過させる一対からなる第１および第２容量素子と、
上記第１および第２容量素子を通過した読み出し信号を入力端子に受ける差動増幅素子と、
上記差動増幅素子により増幅された読み出し信号を電流に変換するトランスコンダクタ回路と、
上記トランスコンダクタ回路にて電流に変換された読み出し信号を上記差動増幅素子の入力に帰還させる正帰還ループとを具備する
ことを特徴とする磁気ディスクメモリ装置。
【請求項１４】
請求項１３において、
上記増幅回路と上記書き込み回路とは、単一の半導体集積回路チップに一体形成されていることを特徴とする磁気ディスクメモリ装置。
【請求項１５】
請求項１４において、
上記磁気ディスクメモリ装置は、
上記増幅回路の出力端子に接続され、上記増幅回路が出力した読み出し信号を入力して増幅し、増幅した読み出し信号を出力するポストアンプ回路と、
上記書き込み回路の入力端子に接続され、上記書き込み回路を介して上記書き込みヘッドを駆動する信号を出力するヘッドドライバ回路と
を更に具備して成り、
上記ポストアンプ回路および上記ヘッドドライバ回路のうち少なくとも一方は、上記増幅回路および上記書き込み回路と共に単一の上記半導体集積回路チップに一体形成されていることを特徴とする磁気ディスクメモリ装置。
【請求項１６】
請求項１５において、
上記磁気ディスクメモリ装置は、
上記ポストアンプ回路の出力端子および上記ヘッドドライバ回路の入力端子に接続され、上記ポストアンプ回路から読み出し信号を入力すると共に上記ヘッドドライバ回路に対して書き込み信号を出力するチャネル回路と、
上記チャネル回路から読み出し信号を入力すると共に上記チャネル回路に対して書き込み信号を出力するハードディスク制御回路と
を更に具備して成ることを特徴とする磁気ディスクメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ディスクメモリ装置、特に垂直磁気記録を用いた装置に関し、読み出しヘッドとして例えば磁気抵抗効果素子を用いたものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＨＤＤ（ハード・ディスク・ドライバ）の分野ではデータ読み取り用の高感度ヘッドの開発が進められており、次世代のＴＭＲ（Tunneling Magneto-Resistive）ヘッドやＣＰＰ−ＧＭＲ（Current Perpendicular to Plane Giant Magneto-Resistive）ヘッドが次世代ヘッドの候補として挙がっている。ＧＭＲ読み出しヘッドの信号を増幅するリードアンプの例として、図１０に示すような回路が非特許文献１により提案されている。
【０００３】
さらに、上記ＨＤＤの分野では記録密度の向上が進められており、媒体を垂直方向に磁化する垂直磁気記録が実用化されようとしている。垂直磁気記録向けの読み出しヘッドの信号を増幅するリードアンプとしては、例えば、非特許文献２に開示されているものがある。
【０００４】
【非特許文献１】「A 0.55nV/ √Hz Gigabit Fully-Differential CMOS Preamplifier for MR/GMR Read Application」ISSCC Digest of Technical Papers,pp.64-65.Feb.2002.
【０００５】
【非特許文献２】「A 1Gb/s Read/Write Preamplifier for Hard-Disk-Drive Application」, Digest of technical paper of ISSCC 2001, 2001, pp. 188-189.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記の次世代と呼ばれるＴＭＲやＣＰＰ−ＧＭＲなどの読み出しヘッドは、ヘッド抵抗（Ｒmr）が高過ぎたり低過ぎたりのばらつきが大きい。読み出しヘッドは、信号線によりプリアンプと接続されて、バイアス電流の供給を受けて磁気抵抗効果等で微小信号を形成する。この微小信号をプリアンプで増幅する場合、ヘッド抵抗（Ｒmr）の上記のような大きなばらつきを考慮すると、信号源としてのヘッドと上記信号線の特性インピーダンスＺoとのインピーダンス整合は取れないと考えられるので、プリアンプ側での入力インピーダンスＺinと特性インピーダンスＺoとの整合を実現することが重要であること、つまり、ＨＤＤ装置としての低エラーレート化のためにはリードアンプの雑音特性が重要であり、低雑音の入力終端方法の重要性に思い至った。
【０００７】
さらに、ＨＤＤ装置の小型化等のためにプリアンプ等をＩＣ内部で実現する必要があり、このために上記読み出しヘッドで形成された微小信号成分のみを取り出すカップリング容量素子もＩＣに内蔵することが必須となるものである。しかし、容量素子はＩＣチップ面積をとり、容量値が大きいと寄生容量も大きくなって信号伝達帯域に影響を与えるので、なるべく小さい容量値で所望の高城通過遮断周波数ｆclを実現できることが望ましい。そこで、低雑音で入力インピーダンスＺinと信号線との整合を取りながら、ＩＣ内蔵する高城通過用の容量値が小さくてすむようなプリアンプ回路方式を考案するに至った。
すなわち、通常の抵抗終端は接地への損失となって雑音を増大させてしまうが、抵抗を介して出力を入力に負帰還するシャントフィードバックによる終端は低雑音の終端方法として知られている。
【０００８】
図１０のプリアンプでは抵抗Ｒb1，Ｒb2を介して出力を入力に負帰還するシャットフィードバック構成を取ることで入力のインピーダンスを下げ、カップリング容量Ｃ１，Ｃ２のアンプ側ノードの電位を決めている。しかし、数ＭＨｚの低い遮断周波数ｆclを実現するためにバイアス抵抗Ｒb1，Ｒb2の抵抗値は大きく取っており、約６０Ωのような信号線と入力インピーダンスＺinの整合までは取っていないし、とることも出来ない。また、図１０のプリアンプで入力インピーダンスＺinと信号線とのインピーダンス整合を取ろうとした場合、ＨＤＤ装置で必要とされる数ＭＨｚの遮断周波数ｆclを実現しようとするとカップリング容量Ｃ１，Ｃ２の容量値を大きくする必要があり、ＩＣ内蔵の容量素子で実現することが難しくなる。
ちなみに、図１０のプリアンプにおいて、次数式１と数式２が成立する。なお、数式１と数式２では、上記カップリング容量Ｃ１，Ｃ２をＣｃのように表し、Ｒinは差動入力抵抗を表している。
【０００９】
【数１】
2005267835.tif 000003
【００１０】
【数２】
2005267835.tif 000004
【００１１】
入力インピーダンスとの整合（伝送線路の特性インピーダンスＺｏは通常６０Ωdiff程度）を取ろうとすれば、１ＭＨｚの遮断周波数ｆclを得るのに数式１、数式２より０．１６μＦ×２（差動で２つ）の容量素子が必要となり、これらの容量素子をＩＣに内蔵することが難しい。よって図１０のプリアンプ回路ではＺinとの整合と低い遮断周波数ｆclの確保は両立不可能といえる。
【００１２】
一方、上記の垂直磁気記録方式では、読み出しヘッドからの再生信号は、従来の長手記録方式と比較して低域成分を持つことになる。高Ｓ/Ｎ比を得るためにこの低域信号をプリアンプで増幅する場合、プリアンプはヘッドの直流バイアス成分を除去して交流信号成分のみを増幅するために高域通過特性を持っているため、高域通過遮断周波数を下げる必要がある。この高域通過遮断周波数を下げるには、高域通過特性を実現するためのキャパシタを大きくすることが一つの解である。しかしこのキャパシタはプリアンプＩＣに内蔵する必要があるため、チップ面積の制約から、またキャパシタを大きくすると寄生キャパシタによりアンプ帯域が劣化するため、帯域の制約から、単純にキャパシタを大きくして高域通過遮断周波数を下げるのではなく、なんらかの他の手段で従来の長手記録用プリアンプと同等の値のキャパシタを用いて高域通過遮断周波数を下げることが重要であり、ＨＤＤ装置としての小型化のためにキャパシタの値を大きくせずに高域通過遮断周波数を下げる方法の重要性に思い至った。
通常、シャントフィードバックをかけない高入力インピーダンスのリードアンプの高域通過遮断周波数ｆｃｌは、図１のrπとＣ１，Ｃ２の容量値により、数式３により決定される。
【００１３】
【数３】
2005267835.tif 000005
【００１４】
ここで、ｆｃｌを下げるにはＣあるいはrπを大きくとる必要があるが、rπはＱ１，Ｑ２に流す電流で決まり、アンプ雑音を下げるにはある程度の電流を流す必要があるため、雑音の制約からrπは決定される。またキャパシタは内蔵する必要があるため、チップ面積や帯域の制約から大きさが制限される。
【００１５】
そこで、負性抵抗によりrπを実効的に大きくする手段を考えるに至った。図１の小信号等価回路は図２のように表され、高域通過遮断周波数ｆｃｌは数式４により決定され、rπにより損失した電流をＧｍ２により補償する負性抵抗を実現することで、rπを実効的に大きくみせることができる。
【００１６】
【数４】
2005267835.tif 000006
【００１７】
ちなみにＧｍ２の値を適切に選ぶことによってｆｃｌは極限０となり、ｆｃｌは直流に近づく。
ちなみに図１のＱ７，Ｑ８，Ｒ３，Ｒ４による出力から入力の負帰還は、入力インピーダンスを信号線伝送線路の特性インピーダンスに整合させるためのシャントフィードバックであり、負帰還を用いた入力抵抗終端により低雑音の入力インピーダンス整合を得る方法として知られている。この整合方法により、高域側帯域を拡大することが可能となる。
ちなみに非特許文献２に開示されているリードアンプにおいては、rπとCによりｆｃｌが決定されるため、設計パラメータの調整によってｆｃｌを直流に近づけるようなことはできない。
【００１８】
この発明の目的は、低エラーレート化を実現した磁気ディスクメモリ装置を提供することにある。この発明の他の目的は、小型化に好適な磁気ディスクメモリ装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。一端に読み出しヘッドが接続された信号線の他端に、上記読み出しヘッドにバイアス電流を流すバイアス電流回路と、上記読み出しヘッドにより形成された読み出し信号成分を通過させる一対からなる第１、第２容量素子を設け、上記第１、第２容量素子を通した読み出し信号を差動増幅回路の入力端子に供給して増幅し、その増幅信号を電流に変換して第１、第２容量素子のアンプ側に正帰還するループを設ける。
【００２０】
より具体的には、本発明の磁気ディスクメモリ装置は、読み出しヘッドと、上記読み出しヘッドの両端に一端がそれぞれ接続される信号線と、上記信号線の他端に設けられ、上記読み出しヘッドにより形成された読み出し信号を増幅して出力する増幅回路とを具備して成り、上記増幅回路は、上記信号線の他端に電気的に接続されるよう設けられ、上記読み出しヘッドにバイアス電流を流すバイアス電流回路と、上記信号線の他端に電気的に接続されるよう設けられ、上記読み出しヘッドにより形成された読み出し信号の信号成分を通過させる一対からなる第１および第２容量素子と、上記第１および第２容量素子を通過した読み出し信号を入力端子に受ける差動増幅素子と、上記差動増幅素子により増幅された読み出し信号を電流に変換するトランスコンダクタ回路と、上記トランスコンダクタ回路にて電流に変換された読み出し信号を上記差動増幅素子の入力端子に帰還させる正帰還ループとを具備することを特徴とする。
【００２１】
また、一端に読み出しヘッドが接続された信号線の他端に、バイアス回路と、上記読み出しヘッドにより形成された読み出し信号成分を通過させる一対からなる第１、第２容量素子を設け、上記第１、第２容量素子を通した読み出し信号を差動増幅回路の入力端子に供給して増幅し、その増幅信号を上記差動増幅回路の入力端子にそれぞれ負帰還する第１抵抗素子と第３容量素子及び第２抵抗素子と第４容量素子の直列回路を含んでなる交流帰還ループを設ける。上記バイアス回路は、上記読み出しヘッドにバイアス電流を流すバイアス電流回路であってもよいし、あるいは、バイアス電圧を印加するバイアス電圧回路であってもよい。
【発明の効果】
【００２２】
本発明によれば、ＨＤＤ用プリアンプＩＣのチップ面積低減が可能となり、以てＨＤＤ装置の小型化が可能となる。
【発明を実施するための最良の形態】
【００２３】
図１には、この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの一実施例の回路図が示されている。抵抗ＲＭＲは読み出しヘッドであり、垂直磁気記録方式、ＧＭＲ（ Giant Magneto-Resistive）方式等、種々のよく知られた方式のヘッドを含む。読み出しヘッドＲＭＲの両端は一対の信号線の一端に接続され、かかる信号線の他端はプリアンプの入力端子ＭＲＸとＭＲＹに接続される。かかる入力端子ＭＲＸ，ＭＲＹにはプリアンプに含まれるバイアス回路としての電流源ＩＭＲが接続される。バイアス回路は、押し出し電流源ＩＭＲと吸い込み電流源ＩＭＲとからなり、上記信号線を通して読み出しヘッドＲＭＲにバイアス電流（ＩＭＲ）を流す。これらの押し出しと吸い込みの電流源ＩＭＲは、上記読み出しヘッドの抵抗ＲＭＲのばらつきに対応してバイアス電流が設定されるよう可変電流源により構成される。ＭＲヘッドにおいては磁界で抵抗が変化するので、電圧信号をΔＲ×ＩＭＲとして取り出せる（ΔＲは磁界による抵抗変化）。
【００２４】
上記センスアンプの入力端子ＭＲＸとＭＲＹは、カップリング容量Ｃ１とＣ２の一方の電極に接続される。カップリング容量Ｃ１とＣ２の他方の電極は、ＮＰＮ型の差動トランジスタＱ１とＱ２のベースに接続される。これら差動トランジスタＱ１とＱ２のベースに接続された抵抗rπは、入力寄生抵抗を表している。上記差動トランジスタＱ１とＱ２の共通接続されたエミッタと低電位側の動作電圧ＶＥＥとの間には、テール電流源Ｉ１が設けられる。上記差動トランジスタＱ１とＱ２のコレクタと高電位側の電源電圧ＶＣＣとの間には、負荷抵抗Ｒ１とＲ２が設けられる。特に制限されないが、上記トランジスタＱ１，Ｑ２と抵抗Ｒ１，Ｒ２の間にはトランジスタＱ３，Ｑ４が設けられる。これらのトランジスタＱ３，Ｑ４のベースにはバイアス電圧ＶＢ１が供給される。これらのトランジスタＱ３，Ｑ４は、トランジスタＱ１，Ｑ２のＣjcミラー容量低減のためのべース接地カスコード段であり広帯域化のためには入れた方が望ましい。
【００２５】
この実施例のプリアンプでは、アンプ出力をトランスコンダクタにより電流に変換して正帰還する負性抵抗を導入している。上記トランスコンダクタはＱ５，Ｑ６とＩ３，Ｉ４により実現される。すなわちrπによる損失電流を上記トランスコンダクタによる電流で補償することにより、Ｑ１、Ｑ２のベースからみた入力抵抗を上げる負性抵抗を実現している。
【００２６】
特に制限されないが、この実施例では、上記トランジスタＱ１とＱ２のコレタクから得られる増幅信号は、ＮＰＮ型のトランジスタＱ７、Ｑ８と電流源Ｉ５、Ｉ６とからなるエミッタフォロワ出力回路が設けられ、かかるエミッタフォロワ回路を構成する出力トランジスタＱ５とＱ６のエミッタは一方において出力端子ＶＯＵＴＰとＶＯＵＴＮに接続され、他方においてシャントフィードバックを実現する帰還抵抗Ｒ３，Ｒ４と接続され、負帰還を用いた入力インピーダンス整合を行う。このシャントフィードバックを用いた入力終端によって、低雑音での入力インピーダンス整合を行うことができる。
本実施例では、図１の点線で囲まれた部分が増幅回路ＭＲＡＭＰ（いわゆるプリアンプ）を構成し、この点線枠内の各回路素子は単一の半導体チップ（プリアンプＩＣ）に一体集積化される。
【００２７】
図２には、図１のプリアンプの動作を説明するための簡略等価回路図が示されている。図２において、Ｑ１、Ｑ２のトランスコンダクタンスをＧｍ１，Ｒ１，Ｒ２負荷抵抗値をＲＬ、Ｃ１，Ｃ２のカップリング容量値をＣＨＰ，シャントフィードバック帰還抵抗Ｒ３，Ｒ４をＲＦＢ、Ｑ５，Ｑ６のトランスコンダクタンスをＧｍ２で表している。Ｑ７，Ｉ５，Ｑ８，Ｉ６によるエミッタフォロワは三角形のバッファとして表している。Ｇｍ２による正帰還電流はrπによる損失電流を補償してrπを実効的に大きくみせる。ＲＦＢによるシャントフィードバックはアンプ入力インピーダンスの整合を行う。
【００２８】
本実施例によれば、電流正帰還負性抵抗により高城通過用の容量値を小さくできるため、プリアンプを搭載した半導体集積回路のチップ面積を低減することができる。また、かかる半導体集積回路に内蔵容量を低減すれば寄生容量も減るため、広帯域を得ることができる。内蔵容量低減によりチップ面積を小さくできるため、プリアンプを含むＩＣとしコストを下げることができる。さらに、ライトtoリードのモードスイッチ時に内蔵高城通過容量を充放電する必要があるが、本発明では容量値を低減できるのでライトtoリード時間を短縮でき、ＨＤＤ装置としてのアイドリング時間を低減できる。
【００２９】
図３には、この発明に係る磁気ディスクメモリ装置の一実施例の概略全体ブロック図が示されている。この実施例の磁気ディスクメモリ装置は、垂直磁気記録方式対応の磁気記録面を持つ複数のディスク（同図では代表として１つが示されている）への記録を行う、垂直磁気記録方式対応の再生を行う読み出しヘッドＭＲＨＤ（図１のＲＭＲに相当）との間でリード／ライト信号を授受するプリアンプＩＣ（リード／ライトＩＣ）及びリード／ライトＩＣとの間での信号の授受を行うチャネルＬＳＩ（信号処理ＬＳＩ）及びハード・ディスクコントローラと、書き込みデータや読み出しデータが格納されるメモリＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）及び上記磁気記録面を持つ複数のディスクを回転駆動する駆動装置とサーボ／スピンドル・モータコントローラ（Servo/Spindle Motor Controller）からなるモータコントロール回路を具備して構成される。
【００３０】
上記プリアンプＩＣは、上記複数のディスクへの記録を行う垂直磁気記録方式対応の書き込みインダクティブヘッドＩＮＨＤに対応して設けられる書き込み回路ＴＦＨと、再生を行う垂直磁気記録方式対応の読み出しヘッドＭＲＨＤに対応して設けられる読み出し回路ＭＲＡＭＰ（いわゆるプリアンプ）を複数個（ディスク枚数×２個）を搭載している。複数の読み出し回路ＭＲＡＭＰの各々は図１，４〜８のいずれかの点線枠内の回路構成を有する。図示しないが、上記プリアンプＩＣには、バイアス電流の生成、選択信号、サーボ回路及びヘッド選択等の素子及びヘッド異常動作を検出するためのバイアス設定等を含む各種制御回路も一体集積化されるよう構成すれば好適である。
【００３１】
バイアス電流を生成するバイアス回路（図示せず）は、読み出しＭＲＨＤヘッドに与えられるバイアス及び異常検出回路に対してバイアス電圧を供給する。温度検知回路は、特に制限されないが、垂直磁気記録ヘッドが記録面と接触した際の高温度を検出し、プリアンプＭＲＡＭＰの出力に現れる上記温度上昇分の影響を除くように動作する。上記プリアンプＭＲＡＭＰの一対の出力信号は、特に制限されないが、可変利得のポストアンプＰＯＳＴＡで増幅される。ポストアンプＰＯＳＴＡの出力信号は、チャネルＬＳＩの信号処理回路に含まれる波形整形回路により波形整形され、パルス化回路によりパルス信号としてＨＤＤコントローラ等の上位回路に読み出しデータとして伝えられる。ヘッドドライバＨＤＶは、チャネルＬＳＩからの指示によりライトモードのときにはライトデータに対応して前記書き込み回路ＴＦＨを介してインダクティブヘッドＩＮＨＤを駆動する。これらポストアンプＰＯＳＴＡおよびヘッドドライバＨＤＶの両方またはいずれか一方は、プリアンプＭＲＡＭＰおよび書き込み回路ＴＦＨの両方またはいずれか一方と共に単一のプリアンプＩＣ上に一体集積化されるよう構成すれば好適である。
【００３２】
この実施例の磁気ディスクメモリ装置は特に垂直磁気記録方式のハードディスク装置（ＨＤＤ）に向けられており、記憶媒体としての複数のディスク円板と、それらのディスク円板を駆動するモータと、上記ディスク円板の両面に記憶された磁気記憶情報をそれぞれ読み出す複数からなるＭＲヘッドと、かかるＭＲヘッドに対応して設けられる複数のリードアンプＭＲＡＭＰ、後段アンプＰost ＡＭＰ、及び書き込み用の磁気（インダクティブ）ヘッドとそれを駆動するライトドライバＴＦＨをそれぞれ備えた複数のリードライトチップと、上記リードライトチップとの間で信号の授受を行うコントロール及び信号処理ＬＳＩと、上位装置とのインターフェイスを行うＨＤＤコントローラとを具備して構成される。
【００３３】
上記ディスク円板は、特に制限されないが、その中心部がモータにより回転させられる共通の回転軸に取付けられ、かかる回転軸に接地電位が与えられることにより、上記複数のディスク円板の記憶面の電位が接地電位にされる。前記のように複数のディスク円板の両面に対応して設けられた複数のリードライトチップにそれぞれ１個のリードアンプとそれに対応した後段信号増幅回路とライトドライバを設けた構成は、次のようなチップの実装形態とされる。つまり、リードライトチップをＭＲヘッドＭＲと磁気ヘッドＩＮＤとからなる複合ヘッドに隣接して配置し、上記ＭＲヘッドからの微小な読み出し信号が比較的長い信号伝達経路を使って伝達された場合の信号ロスを最小にして、高感度及び高帯域増幅動作を実現するようにするものである。
【００３４】
上記複数のディスク円板はシャフトによって一定の間隔をもって同心状に連結される。互いに向き合う２つのディスク面に１つのアームが伸びて、サスペンションアームによって分岐して上記両面に上記複合ヘッドがそれぞれ接触するように実装される。ヘッドは、ディスク円板が停止状態ではディスク面に接触しているが、ディスクが高速回転状態ではそれによって発生する空気流よって微小な間隙をもって浮上している。リード／ライト動作は上記ヘッドがディスク面を浮上した状態で行われる。
【００３５】
後述するように上記アーム先端側、つまりサスペンションアームとの取り付け部に上記リードライトチップが搭載される。これにより、リードライトチップとヘッドとの間、言い換えるならば、ＭＲヘッドとリードアンプ、磁気ヘッドとライトドライバとの間の信号配線を上記サスペンションアームの長さに対応して短くすることができ、これに応じて信号配線での寄生抵抗、寄生インダクタンス成分等のような信号を減衰させる要因を最小に設定して上記高感度及び高帯域動作を実現するものである。
【００３６】
前記複数のヘッドの中から１つを選択する等の動作を行うＨＤＤコントロールチップや信号処理ＬＳＩは、アームの他端側に取り付けるようにする。このＨＤＤコントロールチップとリードライトチップとの間は、上記アームの長さに対応して比較的長くされるが、上記リードライトチップが介在しているため、その信号成分が大きいからそこでの信号ロスを無視することができる。
本実施例によれば、磁気ディスクメモリ装置を構成するプリアンプＩＣの内蔵キャパシタを増大せずに垂直磁気記録に対応した低い高域通過遮断周波数を実現できるため、このプリアンプを用いることでプリアンプＩＣのチップ面積低減、ひいては垂直磁気記録方式のＨＤＤ装置などの磁気ディスクメモリ装置の小型化が可能となる。
【００３７】
図４には、この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例の回路図が示されている。この実施例は、前記図１のトランスコンダクタをＮＭＯＳＦＥＴＭ１〜２に置き換えたものであり、各回路素子相互の接続関係は図１の実施例に準ずる。本実施例の回路動作については、図２の簡略等価回路図を用いて図１の実施例と同様に説明できることは言うまでもない。
【００３８】
本実施例によれば、トランスコンダクタにＮＭＯＳＦＥＴを用いたことで、最適範囲内に収まるＧｍ２を実現するための電流源Ｉ２の電流をある程度大きくすることができ、以てＩ２およびＧｍ２の精度を確保できるという効果がある。本実施例の差動増幅素子Ｑ１，Ｑ２のベースにはｒπをキャンセルする程度の適当な範囲内の電流が供給される必要がある。なぜならば、この電流が大きすぎると差動増幅素子Ｑ１，Ｑ２の出力が入力に過剰に帰還されて不要発振等の誤動作を引き起こす虞があるからである。このベース電流をある程度小さく抑えるためには、トランスコンダクタＭ１，Ｍ２の共通ソースに接続された電流源Ｉ２の電流を小さくすればよい。しかし、Ｉ２を小さくしすぎると、Ｉ２およびＧｍ２の精度を確保するのが困難となる。本実施例のようにトランスコンダクタにＮＭＯＳＦＥＴを用いれば、Ｉ２が大きくてもＱ１，Ｑ２のベース電流はある程度小さく押さえられるので、Ｉ２を大きくしてＩ２およびＧｍ２の精度を確保することができる。
【００３９】
図５には、この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例の回路図が示されている。この実施例は、前記図１のトランスコンダクタをＰＮＰ型バイポーラトランジスタＱ５，Ｑ６に置き換えたものであり、各回路素子相互の接続関係は図１の実施例に準ずる。本実施例の回路動作については、図２の簡略等価回路図を用いて図１の実施例と同様に説明できることは言うまでもない。
【００４０】
本実施例によれば、トランスコンダクタにＰＮＰ型バイポーラトランジスタを用いたことで、図１および４のＱ１、Ｑ２のベース電位を決める手段(図示せず)を追加するだけで、図１および４における電流源Ｉ３、Ｉ４を省略してプリアンプＩＣチップの面積を削減できるという効果がある。
【００４１】
図６には、この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例の回路図が示されている。この実施例は、前記図１のトランスコンダクタをＰＭＯＳＦＥＴＭ１〜２に置き換えたものであり、各回路素子相互の接続関係は図１の実施例に準ずる。本実施例の回路動作については、図２の簡略等価回路図を用いて図１の実施例と同様に説明できることは言うまでもない。
【００４２】
本実施例によれば、トランスコンダクタにＰＭＯＳＦＥＴを用いたことで、図１および４のＱ１、Ｑ２のベース電位を決める手段(図示せず)を追加するだけで、図１および４における電流源Ｉ３、Ｉ４を省略してプリアンプＩＣチップの面積を削減できるという効果がある。また、ＰＮＰ型バイポーラトランジスタに対応しないＢｉＣＭＯＳプロセスにも適用可能になるという効果がある。
【００４３】
図７には、この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例の回路図が示されている。この実施例は、前記図１の入力インピーダンス整合のためのシャントフィードバックを交流帰還にしたものであり、各回路素子相互の接続関係は図１の実施例に準ずる。本実施例の回路動作については、図２の簡略等価回路図を用いて図１の実施例と同様に説明できることは言うまでもない。
【００４４】
この実施例では、上記トランジスタＱ１とＱ２のコレタクから得られる増幅信号は、ＮＰＮ型のトランジスタＱ７、Ｑ８と電流源Ｉ５、Ｉ６とからなるエミッタフォロワ出力回路が設けられ、かかるエミッタフォロワ回路を構成する出力トランジスタＱ５とＱ６のエミッタは一方において出力端子ＶＯＵＴＰとＶＯＵＴＮに接続され、他方において直流カットし交流を導通させるための帰還容量Ｃ３，Ｃ４と接続されると共に、帰還容量Ｃ３，Ｃ４の他端は帰還抵抗Ｒ３，Ｒ４に接続される。これにより交流的にシャントフィードバックを実現し、負帰還を用いた入力インピーダンス整合を行う。このシャントフィードバックを用いた入力終端によって、低雑音での入力インピーダンス整合を行うことができる。
【００４５】
ＭＲヘッドのバイアス方式としては、ヘッドに流す電流を設定する電流バイアス方式と、ヘッドに印加する電圧を設定する電圧バイアス方式があるが、図１のシャントフィードバックの場合、Ｒ３，Ｒ４からの電流がＩＭＲと競合するため、電圧バイアスへの適用が好適である。これに対し、図７のシャントフィードバックの場合は、Ｃ３，Ｃ４を設けて交流帰還としてＣ１，Ｃ２のアンプ側に負帰還をかけているため、シャントフィードバックが直流的にｒπを低減してしまうことなく、ＩＭＲのパスとシャントフィードバックパスをＣ１，Ｃ２で直流カットできるので、電圧バイアスのみならず電流バイアスへの適用も好適である。
【００４６】
図８には、この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例の回路図が示されている。この実施例は、前記図１のトランスコンダクタの共通エミッタに接続される電流源Ｉ２を、一定電流でバイアスされたバイポーラトランジスタＱ９のベース電流に置き換えたものであり、各回路素子相互の接続関係は図１の実施例に準ずる。本実施例の回路動作については、図２の簡略等価回路図を用いて図１の実施例と同様に説明できることは言うまでもない。
【００４７】
前述の数式４より、ｒπとＧｍ１，Ｇｍ２，ＲＬの関係でリードアンプの高域通過遮断周波数が決まるが、ｒπはバイポーラトランジスタの電流増幅率ｈＦＥに比例するため、製造ばらつきが大きいため、Ｇｍ２を低電流で実現すると、ｈＦＥの製造ばらつきにより数式４の分母が０より小さくなって正帰還が働きすぎ、リードアンプ差動出力が開いたまま戻ってこなくなったり、逆に正帰還が足りずに高域遮断周波数が十分に低減されなくなったりする虞がある。そこで、図８のように、正帰還負性抵抗用トランスコンダクタンスをベース電流でバイアスすることにより、ｈＦＥの製造ばらつきによるｒπ変動とＧｍ２を連動させることができ、ｈＦＥの製造ばらつきを補償することが可能となる。
【００４８】
図９には、この発明が適用されるハードディスク装置の一実施例の要部概略構造図が示されている。リードライトチップは、前記のようなサスペンションアームの根元に取り付けられる。このサスペンションアームの先端には垂直磁気記録ヘッドあるいは上記ＭＲヘッドと磁気ヘッドとからなる複合ヘッドなどが取り付けられている。
【００４９】
複数のディスク円板に対応して上記複数のアーム及びサスペンションアームが重ね合わせた状態で連結されており、前記コントロールチップは、複数からなるアームで形作られる側面を利用してそこに実装される。これに対して、上記プリアンプを搭載したリードライトチップは、サスペンションアームとの取り付け部に取り付けられて、上記ヘッドとの信号線を短くする。このようなリードライトチップ及びコントロールチップの実装形態を採用することにより、上記のように信号伝達経路でのロスを最小にして、高感度で広帯域のリード動作及びハードディスク装置の小型化を実現することができるものとなる。
【００５０】
図１１には、この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例の回路図が示されている。ＧＭＲ（ Giant Magneto-Resistive）や前記ＴＭＲやＣＰＰ−ＧＭＲのような読み取り用の高感度ヘッド読み出しヘッドは、抵抗Ｒmrで代表されている。読み出しヘッドＲmrの両端は一対の信号線の一端に接続され、かかる信号線の他端はプリアンプの入力端子ＭＲＸとＭＲＹに接続される。かかる入力端子ＭＲＸ，ＭＲＹにはプリアンプに含まれるバイアス回路としての電流源Ｉmrが接続される。バイアス回路は、押し出し電流源Ｉmrと吸い込み電流源Ｉmrとからなり、上記信号線を通して読み出しヘッドＲmrにバイアス電流（Ｉmr）を流す。これらの押し出しと吸い込みの電流源Ｉmrは、上記読み出しヘッドの抵抗Ｒmrのばらつきに対応してバイアス電流が設定されるよう可変電流源により構成される。ＭＲヘッドにおいては磁界で抵抗が変化するので、電圧信号をΔＲ×Ｉmrとして取り出せる（ΔＲは磁界による抵抗変化）。他のバイアス方法として、読み出しヘッドに印加されるバイアス電圧が一定となるようＩmrに帰還を掛ける電圧バイアス方式も用いられる。
【００５１】
上記センスアンプの入力端子ＭＲＸとＭＲＹは、カップリング容量Ｃ１とＣ２の一方の電極に接続される。カップリング容量Ｃ１とＣ２の他方の電極は、ＮＰＮ型の差動トランジスタＱ１とＱ２のベースに接続される。これら差動トランジスタＱ１とＱ２のベースに接続された抵抗ｒπは、入力寄生抵抗を表している。上記差動トランジスタＱ１とＱ２の共通接続されたエミッタと低電位側の動作電圧ＶＥＥとの間には、テール電流源Ｉ１が設けられる。上記差動トランジスタＱ１とＱ２のコレクタと高電位側の電源電圧ＶＣＣとの間には、負荷抵抗Ｒ１とＲ２が設けられる。特に制限されないが、上記トランジスタＱ１，Ｑ２と抵抗Ｒ１，Ｒ２の間にはトランジスタＱ３，Ｑ４が設けられる。これらのトランジスタＱ３，Ｑ４のベースにはバイアス電圧ＶＢ１が供給される。これらのトランジスタＱ３，Ｑ４は、トランジスタＱ１，Ｑ２のＣjcミラー容量低減のためのべース接地カスコード段であり広帯域化のためには入れた方が望ましい。
【００５２】
この実施例のプリアンプでは、シャントフィードバック帰還パスに容量を設けてＡＣ帰還としたＡＣシャントフィードバック型のＬＮＡ（Low Noise Amplifier ）回路とされる。すなわち、上記トランジスタＱ１、Ｑ２の入力側であるベースと出力側であるコレクタとの間には、シャントフィードバックを実現する帰還抵抗Ｒ３，Ｒ４、帰還パス容量Ｃ３，Ｃ４が設けられる。特に制限されないが、この実施例では、上記トランジスタＱ１とＱ２のコレタクから得られる増幅信号は、ＮＰＮ型のトランジスタＱ５、Ｑ６と電流源Ｉ２とからなるエミッタフォロワ出力回路が設けられ、かかるエミッタフォロワ回路を構成する出力トランジスタＱ５とＱ６のエミッタは一方において出力端子ＶＯＵＴＰとＶＯＵＴＮに接続され、他方においてシャントフィードバックを実現する帰還パス容量Ｃ３，Ｃ４と接続される。上記トランジスタＱ５，Ｑ６，電流源Ｉ２，Ｉ３からなるエミッタフォロワ出力回路は、帰還パスのバッファリング用であり、広帯域化のためには入れた方が望ましいが、後述するように消費電力低減を考慮して省略することも可能である。
【００５３】
前記説明したように、入力端子ＭＲＸ，ＭＲＹ間に終端抵抗を挿入するような通常の抵抗終端は接地への損失となり、雑音を増大させてしまうが、この実施例のように抵抗を介して出力を入力に負帰還するシャントフィードバックによる終端は低雑音の終端方法として知られている。しかし、前記図１０のように高域通過容量Ｃ１，Ｃ２のアンプ側に抵抗Ｒb1，Ｒb2を介して直流成分を含んで負帰還をかけるものでは、ＨＤＤ装置で必要とされる数ＭＨｚの遮断周波数ｆclを実現するのにカップリング容量Ｃ１，Ｃ２の容量値を大きくしてしまい、それをＩＣ内蔵の容量素子で実現することが難しくなる。仮に、内蔵するとＩＣチップのサイズが大きくなるばかりか、寄生容量も大きくなって信号伝達の帯域にも影響を与えてしまい、現実的ではない。
【００５４】
これに対して、図１１の実施例のように帰還容量Ｃ３，Ｃ４の挿入により、シャントフィードバックの帰還が高周波からかかるようにし、低域では図１のトランジスタＱ１，Ｑ２ベースノードが高インピーダンスｒπとなるようにすることで、小さな容量値のカップリング容量Ｃ１、Ｃ２及び帰還容量Ｃ３及びＣ４を用いて低い遮断周波数ｆclを実現する。同時にシャントフィードバック終端の特長である低雑音でのＺin整合も実現できるようにくするものである。
【００５５】
図１２には、図１１のプリアンプの動作を説明するための簡略等価回路図が示されている。図１２において、開ループアンプ利得を−Ａ（出力極性反転）とし、上記帰還容量Ｃ３，Ｃ４は帰還容量ＣＦＢとし、帰還抵抗３，Ｒ４は帰還抵抗ＲＦＢとし、カップリング容量Ｃ１，Ｃ２は高城通過容量ＣＨＰとし、バイポーラトランジスタＱ１，Ｑ２のベース入力寄生抵抗ｒπとし、伝達特性Ｈ（ｓ）を求めると、次数式５のようになり、低域利得Ｇ１を求めると次数式６のようになり、高域利得Ｇ２を求めると次数式７のようになり、高域入力インピーダンスＺinH を求めると、次数式８のようになり、高域通過遮断周波数ｆclを求めると次数式９とりなり、零点周波数（利得対周波数のボード線図に段ができるところの周波数）ｆｚを求めると、次数式１０となる。
【００５６】
【数５】
2005267835.tif 000007
【００５７】
【数６】
2005267835.tif 000008
【００５８】
【数７】
2005267835.tif 000009
【００５９】
【数８】
2005267835.tif 000010
【００６０】
【数９】
2005267835.tif 000011
【００６１】
【数１０】
2005267835.tif 000012
【００６２】
図１３には、図１１のプリアンプの動作を説明するための利得−周波数特性図が示されている。同図において、横軸は周波数を示し、縦軸は利得を示している。高域通過遮断周波数ｆclはシャントフィードバックをかけない場合（高インピーダンスアンプの場合）のｆcl＝１／（２π・ｒπ・ＣＨＰ）よりも、ＡＣ帰還をかけた分だけ下がることになり、ある一定のｆclを実現するのに、より小さい容量値でよいことになる。
【００６３】
ちなにみ、Ｒmr＝５０Ω（ＧＭＲヘッドの場合この程度）、ｒπ＝１ＫΩ、Ａ＝５２倍、ＲＦＢ＝１．６ＫΩとした場合、実用的なＧ２＝２８倍、ＺinH ＝５９Ωが得られ、伝送線路Ｚo ＝６０Ωとインピーダンス整合を取ることができる。このとき、図１３の利得−周波数特性を平坦にするためには数式６，数式７のＧ１＝Ｇ２とする必要があり、Ｇ１＝Ｇ２かつｆcl＝１ＭＨｚとなるＣＨＰ，ＣＦＢを求めると、ＣＨＰ＝８５ｐＦ，ＣＦＢ＝１Ｚ４ｐＦで、必要な容量は８７ｐＦ×２となる。一方、高インピーダンスのアンプの場合はｒπ＝１ＫＨｚでｆcl＝１ＭＨｚを得ようとすれば、ｆcl＝１／（２π・ｒπ・ＣＨＰ）より１５９ｐＦ×２が必要となるので、上記の数値例の場合ＡＣ帰還により容量値を約半分に低減でき、しかも入力インピーダンスＺinと信号線の特性インピーダンスＺｏとの整合と容量値低減の両立が可能となる。
【００６４】
前記実施例では、ＡＣシャントフィードバックにより低雑音かつ前記Ｚin整合の取れたＬＮＡを実現し、さらに高城通過用の容量値を小さくできるため、プリアンプを搭載した半導体集積回路のチップ面積を低減することができる。
さらに、図７のように電流正帰還トランスコンダクタを用いることにより、さらなる容量値低減が可能である。また図１のようにシャントフィードバックからの電流とＩＭＲとが競合しないため、ヘッド電圧バイアス方式だけでなく電流バイアス方式にも対応可能となる。
【００６５】
また、かかる半導体集積回路に内蔵容量を低減すれば寄生容量も減るため、広帯域を得るができる。なお、上記のようにＺinH ＝５９Ωのように設定した場合、零点周波数ｆＺ以下の低域での入力反転増幅回路Ｚinが図１３の特性曲線から明らかなように伝送線路の特性インピーダンスＺｏと整合しなくなるが、かかる低域での不整合の影響は小さいので実際上での問題はない。
【００６６】
内蔵容量低減によりチップ面積を小さくできるため、プリアンプを含むＩＣとしコストを下げることができる。また低雑音でＺin整合を実現できるため、高感度であるがヘッド抵抗Ｒmrが伝送線路の特性インピーダンスＺo と整合していない次世代のＴＭＲヘッドやＣＰＰ―ＧＭＲヘッドに対応することができる。さらに、ライト to リードのモードスイッチ時に内蔵高城通過容量を充電する必要があるが、本発明では容量値を低減できるのでライト to リード時間を短縮でき、ＨＤＤ装置としてのアイドリング時間を低減できる。
【００６７】
図１４には、この発明に係る磁気ディスクメモリ装置の一実施例の概略全体ブロック図が示されている。この実施例の磁気ディスクメモリ装置は、磁気記録面を持つ複数のディスク（同図では代表として１つが示されている）への記録を行う、再生を行う読み出しヘッドＭＲＨＤとの間でリード／ライト信号を授受するプリアンプＩＣ（リード／ライトＩＣ）及びリード／ライトＩＣとの間での信号の授受を行うチャネルＬＳＩ（信号処理ＬＳＩ）及びハード・ディスクコントローラと、書き込みデータや読み出しデータが格納されるメモリＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）及び上記磁気記録面を持つ複数のディスクを回転駆動する駆動装置とサーボ／スピンドル・モータコントローラ（Servo/Spindle Motor Controller）からなるモータコントロール回路から構成される。
【００６８】
上記プリアンプＩＣは、上記複数のディスクへの記録を行う書き込みインダクティブヘッドＩＮＨＤに対応して設けられる書き込み回路ＴＦＨと、再生を行う読み出しヘッドＭＲＨＤに対応して設けられる読み出し回路ＭＲＡＭＰ（プリアンプ）を複数個搭載している。図示しないが、上記プリアンプＩＣには、バイアス電流の生成、選択信号、サーボ回路及びヘッド選択等の素子及びヘッド異常動作を検出するための検出回路等を含む各種制御回路も含まれる。
【００６９】
この発明に直接関係ないが、バイアス電流を生成する図示しないバイアス回路は、読み出しＭＲＨＤヘッドに与えられるバイアス及び異常検出回路に対してバイアス電圧を供給する。温度検知回路は、特に制限されないが、ＭＲヘッドが記録面と接触した際の高温度を検出し、プリアンプＭＲＡＭＰの出力に現れる上記温度上昇分の影響を除くように動作する。上記プリアンプＭＲＡＭＰの一対の出力信号は、特に制限されないが、可変利得のポストアンプＰＯＳＴＡ（例えば、ＡＧＣ（自動利得制御）アンプなど）で増幅される。ポストアンプＰＯＳＴＡの出力信号は、チャネルＬＳＩの信号処理回路に含まれる波形整形回路により波形整形され、パルス化回路によりパルス信号としてＨＤＤコントローラ等の上位回路に読み出しデータとして伝えられる。ヘッドドライバＨＤＶは、チャネルＬＳＩからの指示によりライトモードのときにはライトデータに対応して前記書き込み回路ＴＦＨを介してインダクティブヘッドＩＮＨＤを駆動する。
【００７０】
図１５には、この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例の回路図が示されている。この実施例は、前記図１１の帰還パスのエミッタフォロワ出力回路を省略した回路であり、帯域特性は図１１の実施例に比べては劣る反面、素子数（面積）低減でき、それとともに消費電力低減を行うことができる。
【００７１】
図１６には、この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例の回路図が示されている。この実施例は、前記図１１のＮＰＮ型のバイポーラトランジスタＱ１〜Ｑ６をＮチャネル型のＭＯＳＦＥＴＭ１〜Ｍ６に置き換えたものである。この実施例では、ＣＭＯＳプロセスに適用可能であるという利点がある。
【００７２】
図１７には、この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの更に他の一実施例の構成図が示されている。この実施例では、ヘッド抵抗Ｒmrのプロセスばらつき等による変動による利得変動補償のための利得補償段が付けられる。前記説明したように、ヘッド抵抗Ｒmrの抵抗値が判れば、前記説明したように図１３の利得―周波数特性を平坦にするためには数式６，数式７のＧ１＝Ｇ２とするように、容量ＣＨＰ，ＣＦＢを求めるようにすればよい。しかし、容量ＣＨＰ，ＣＦＢを半導体集積回路に形成した場合には、接続される読み出しヘッドのヘッド抵抗Ｒmrに対応してトリミング技術等によって容量ＣＨＰ，ＣＨＦの容量値の調整が必要となり、実現する上でコスト高となる。
【００７３】
この実施例のプリアンプにおいては、前記数式６，数式７のように、低域利得はヘッド抵抗Ｒmrに依存しないのに対し、高域利得はＲmrに依存するため、ヘッド抵抗Ｒmrがばらついた場合に高域利得Ｇ２が変動し、帯域内で平坦な伝達特性が得られなくなる。これを補償し、ヘッド抵抗Ｒmrによらず一定の利得を得るために、プリアンプの出力側に高域減衰型の利得補償段が設けられる。
【００７４】
この利得補償段は、同図の特性曲線に示すように低域利得Ｇ１は０ｄＢ、高域利得Ｇ２は抵抗Ｒ５，Ｒ６とＭＯＳＦＥＴＭ１のオン抵抗値ｒds，ＭＯＳＦＥＴＭ２のオン抵抗値ｒdsとの分圧となるように減衰させる。つまり、ヘッドのバイアス電流Ｉmrとバイアス電圧Ｖmrを検出し、これらよりヘッド抵抗Ｒmrを検出することにより、たとえばconst/Ｒmr＋Ｖthの電位を作ってＭＯＳＦＥＴＭ１，Ｍ２のゲートに与えれば、ＭＯＳＦＥＴＭ１，Ｍ２のオン抵抗値ｒdsはヘッド抵抗Ｒmrに比例することになり、数式７のヘッド抵抗Ｒmr変動に対応した上記特性曲線の点線部分を相殺させるよう実線部分で示した減衰特性を持つようにして高域利得の変動を相殺する方向に働かせるものである。
【００７５】
図１８には、この発明が適用される磁気ディスクメモリ装置の他の一実施例のブロック図が示されている。この実施例の磁気ディスクメモリ装置はハードディスク装置に向けられており、記憶媒体としての複数のディスク円板と、それらのディスク円板を駆動するモータと、上記ディスク円板の両面に記憶された磁気記憶情報をそれぞれ読み出す複数からなるＭＲヘッドと、かかるＭＲヘッドに対応して設けられる複数のリードアンプＭＲＡＭＰ、後段アンプＰost ＡＭＰ、及び書き込み用の磁気（インダクティブ）ヘッドとそれを駆動するライトドライバＴＦＨをそれぞれ備えた複数のリードライトチップと、上記リードライトチップとの間で信号の授受を行うコントロール及び信号処理ＬＳＩと、上位装置とのインターフェイスを行うＨＤＤコントローラとから構成される。
【００７６】
上記ディスク円板は、特に制限されないが、その中心部がモータにより回転させられる共通の回転軸に取り付けられ、かかる回転軸に接地電位が与えられることにより、上記複数のディスク円板の記憶面の電位が接地電位にされる。前記のように複数のディスク円板の両面に対応して設けられた複数のリードライトチップにそれぞれ１個のリードアンプとそれに対応した後段信号増幅回路とライトドライバを設けた構成は、次のようなチップの実装形態とされる。つまり、リードライトチップをＭＲヘッドＭＲと磁気ヘッドＩＮＤとからなる複合ヘッドに隣接して配置し、上記ＭＲヘッドからの微小な読み出し信号が比較的長い信号伝達経路を使って伝達された場合の信号ロスを最小にして、高感度及び高帯域増幅動作を実現するようにするものである。
【００７７】
上記複数のディスク円板はシャフトによって一定の間隔をもって同心状に連結される。互いに向き合う２つのディスク面に１つのアームが伸びて、サスペンションアームによって分岐して上記両面に上記複合ヘッドがそれぞれ接触するように実装される。ヘッドは、ディスク円板が停止状態ではディスク面に接触しているが、ディスクが高速回転状態ではそれによって発生する空気流よって微小な間隙をもって浮上している。リード／ライト動作は上記ヘッドがディスク面を浮上した状態で行われる。
【００７８】
後述するように上記アーム先端側、つまりサスペンションアームとの取り付け部に上記リードライトチップが搭載される。これにより、リードライトチップとヘッドとの間、言い換えるならば、ＭＲヘッドとリードアンプ、磁気ヘッドとライトドライバとの間の信号配線を上記サスペンションアームの長さに対応して短くすることができ、これに応じて信号配線での寄生抵抗、寄生インダクタンス成分等のような信号を減衰させる要因を最小に設定して上記高感度及び高帯域動作を実現するものである。
【００７９】
前記複数のヘッドの中から１つを選択する等の動作を行うＨＤＤコントロールチップや信号処理ＬＳＩは、アームの他端側に取り付けるようにする。このＨＤＤコントロールチップとリードライトチップとの間は、上記アームの長さに対応して比較的長くされるが、上記リードライトチップが介在しているため、その信号成分が大きいからそこでの信号ロスを無視することができる。
【００８０】
図９には、この発明が適用されるハードディスク装置の一実施例の要部概略構造図が示されている。リードライトチップは、前記のようなサスペンションアームの根元に取り付けられる。このサスペンションアームの先端には上記ＭＲヘッドと磁気ヘッドからなる複合ヘッドが取り付けられている。
【００８１】
複数のディスク円板に対応して上記複数のアーム及びサスペンションアームが重ね合わせた状態で連結されており、前記コントロールチップは、複数からなるアームで形作られる側面を利用してそこに実装される。これに対して、上記プリアンプを搭載したリードライトチップは、サスペンションアームとの取り付け部に取り付けられて、上記ヘッドとの信号線を短くする。このようなリードライトチップ及びコントロールチップの実装形態を採用することにより、上記のように信号伝達経路でのロスを最小にして、高感度で広帯域のリード動作及びハードディスク装置の小型化を実現することができるものとなる。
本実施例によれば、信号線と差動増幅回路の入力インピーダンスとをＩＣに内蔵できる容量素子を用いてインピーダンス整合でき低雑音のプリアンプを実現できる。上記プリアンプを用いることでＨＤＤ装置の小型化が可能となる。
【００８２】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記図１７の利得補償段の具体的構成は、外部端子から複数ビットからなる制御信号を供給して、半導体集積回路に形成された可変抵抗回路を制御して、ヘッド抵抗に見合った減衰量を設定するもの等種々の実施形態をとることができる。図９のリードライトチップは、少なくともプリアンプＭＡＡＭＰやドライバＴＦＨを搭載したものであればよい。この発明は、ＨＤＤ用リード／ライトプリアンプＩＣのように高城通過特性、広帯域、低雑音を必要とするアンプ回路で、特に高域通過用の容量を内蔵する必要のあるアンプに適用できる。
【図面の簡単な説明】
【００８３】
【図１】この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの一実施例を示す回路図である。
【図２】図１のプリアンプの動作を説明するための簡略等価回路図である。
【図３】この発明に係る磁気ディスクメモリ装置の一実施例を示す概略全体ブロック図である。
【図４】この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例を示す回路図である。
【図５】この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例を示す回路図である。
【図６】この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例を示す回路図である。
【図７】この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例を示す構成図である。
【図８】この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例を示す構成図である。
【図９】この発明が適用されるハードディスク装置の一実施例を示す要部概略構造図である。
【図１０】従来のリードアンプの一例を示す回路図である。
【図１１】この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの一実施例を示す回路図である。
【図１２】図１のプリアンプの動作を説明するための簡略等価回路図である。
【図１３】図１のプリアンプの動作を説明するための利得−周波数特性図である。
【図１４】この発明に係る磁気ディスクメモリ装置の一実施例を示す概略全体ブロック図である。
【図１５】この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例を示す回路図である。
【図１６】この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの他の一実施例を示す回路図である。
【図１７】この発明に係る磁気ディスクメモリ装置の読み出し系プリアンプの更に他の一実施例を示す構成図である。
【図１８】この発明が適用される磁気ディスクメモリ装置の他の一実施例を示すブロック図である。
【符号の説明】
【００８４】
Ｑ１〜Ｑ９…トランジスタ、Ｍ１〜Ｍ６…ＭＯＳＦＥＴ、Ｉ１〜Ｉ６，Ｉmr…電流源、Ｃ１〜Ｃ６…キャパシタ（容量）、Ｒ１〜Ｒ６…抵抗、ＭＲＨＤ…読み出しヘッド、ＩＤＨＤ…書き込みヘッド、ＭＲＡＭＰ…プリアンプ（読み出し回路）、ＴＦＨ…書き込み回路（ライトドライバ）、ＰＯＳＴＡ…ポストアンプ、ＨＤＶ…ヘッドドライバ。
【図１】
2005267835.tif 000013
【図２】
2005267835.tif 000014
【図３】
2005267835.tif 000015
【図４】
2005267835.tif 000016
【図５】
2005267835.tif 000017
【図６】
2005267835.tif 000018
【図７】
2005267835.tif 000019
【図８】
2005267835.tif 000020
【図９】
2005267835.tif 000021
【図１０】
2005267835.tif 000022
【図１１】
2005267835.tif 000023
【図１２】
2005267835.tif 000024
【図１３】
2005267835.tif 000025
【図１４】
2005267835.tif 000026
【図１５】
2005267835.tif 000027
【図１６】
2005267835.tif 000028
【図１７】
2005267835.tif 000029
【図１８】
2005267835.tif 000030