(57)【要約】  【課題】  ビット線容量を大きくしてチップサイズを縮小できると共に、耐インプリント特性を改善して長期信頼性を向上できるようにする。  【解決手段】  強誘電体キャパシタを含む第１のメモリセルＭＣ０と、該第１のメモリセルＭＣ０が保持するデータの参照電位を保持する強誘電体キャパシタを含む第１のリファレンスセルＲＭＣ０とを有している。第１のメモリセルＭＣ０に対するデータの読み出し時間は、第１のリファレンスセルＲＭＣ０に対する参照電位の読み出し時間よりも短いか、又は第１のメモリセルに対するデータの書き込み時間は、第１のリファレンスセルＲＭＣ０に対する参照電位の書き込み時間よりも短くなるように設定されている。【選択図】      図６
2005093024.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体からなる容量膜を含む第１のキャパシタを有するノーマルセルと、
強誘電体からなる容量膜を含み、前記ノーマルセルが保持するデータの参照電位を保持する第２のキャパシタを有するリファレンスセルとを備え、
前記ノーマルセルに対する前記データの読み出し時間は、前記リファレンスセルに対する前記参照電位の読み出し時間よりも短いか、
又は前記ノーマルセルに対する前記データの書き込み時間は、前記リファレンスセルに対する前記参照電位の書き込み時間よりも短いことを特徴とする強誘電体記憶装置。
【請求項２】
前記ノーマルセルから読み出された前記データと前記リファレンスセルから読み出された前記参照電位との電位差を増幅するセンスアンプをさらに備え、
前記ノーマルセルに対する前記データの読み出し時間又は書き込み時間は、少なくとも前記電位差が前記センスアンプの感度以上となる時間であることを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項３】
前記参照電位は、前記ノーマルセルにおける前記データのハイ電位とロー電位との間の電位に設定されることを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項４】
前記ノーマルセルにおける前記読み出し時間は、前記リファレンスセルにおける前記読み出し時間よりも短いことを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項５】
前記ノーマルセルから読み出された前記データと前記リファレンスセルから読み出された前記参照電位との電位差を増幅するセンスアンプをさらに備え、
前記ノーマルセルに対する前記データの読み出し時間及び書き込み時間は、少なくとも前記電位差が前記センスアンプの感度以上となる時間であることを特徴とする請求項４に記載の強誘電体記憶装置。
【請求項６】
前記参照電位は、前記ノーマルセルにおける前記データのハイ電位とロー電位との間の電位に設定されることを特徴とする請求項４に記載の強誘電体記憶装置。
【請求項７】
前記ノーマルセルにおける前記データのハイ電位の書き込み時間は、前記リファレンスセルにおける前記参照電位のハイ電位の書き込み時間よりも短いことを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項８】
前記リファレンスセルにおける前記参照電位のハイ電位の書き込み時間は、前記リファレンスセルにおける前記参照電位のロー電位の書き込み時間よりも短いことを特徴とする請求項７に記載の強誘電体記憶装置。
【請求項９】
前記ノーマルセルから読み出された前記データと前記リファレンスセルから読み出された前記参照電位との電位差を増幅するセンスアンプをさらに備え、
前記ノーマルセルに対する前記データの読み出し時間及び書き込み時間と、前記リファレンスセルに対する前記参照電位の読み出し時間及び書き込み時間とは、少なくとも前記電位差が前記センスアンプの感度以上となる時間であることを特徴とする請求項７に記載の強誘電体記憶装置。
【請求項１０】
前記参照電位は、前記ノーマルセルにおける前記データのハイ電位とロー電位との間の電位に設定されることを特徴とする請求項７に記載の強誘電体記憶装置。
【請求項１１】
前記ノーマルセルにおける前記データのロー電位の書き込み時間は、前記リファレンスセルにおける前記参照電位のロー電位の書き込み時間よりも短いことを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項１２】
前記リファレンスセルにおける前記参照電位のハイ電位の書き込み時間は、前記リファレンスセルにおける前記参照電位のロー電位の書き込み時間よりも短いことを特徴とする請求項１１に記載の強誘電体記憶装置。
【請求項１３】
前記ノーマルセルから読み出された前記データと前記リファレンスセルから読み出された前記参照電位との電位差を増幅するセンスアンプをさらに備え、
前記ノーマルセルに対する前記データの読み出し時間及び書き込み時間と、前記リファレンスセルに対する前記参照電位の読み出し時間及び書き込み時間とは、少なくとも前記電位差が前記センスアンプの感度以上となる時間であることを特徴とする請求項１１に記載の強誘電体記憶装置。
【請求項１４】
前記参照電位は、前記ノーマルセルにおける前記データのハイ電位とロー電位との間の電位に設定されることを特徴とする請求項１１に記載の強誘電体記憶装置。
【請求項１５】
前記ノーマルセルは、前記第１のキャパシタのストレージノードをアクセス可能とする第１のトランジスタを有し、
前記リファレンスセルは、前記第２のキャパシタのストレージノードをアクセス可能とする第２のトランジスタを有していることを特徴とする請求項１〜１５のうちのいずれか１項に記載の強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマルセルと該ノーマルセルの参照電位を保持するリファレンスセルとを有する比較的に大容量の強誘電体記憶装置に関する。
【背景技術】
【０００２】
近年、強誘電体記憶装置は、メモリの大容量化とそれに伴うプロセス技術の微細化によって、１つのメモリセルが２つのトランジスタと２つの強誘電体キャパシタとにより構成される従来のメモリセルから、１つのトランジスタと１つのキャパシタとによりメモリセルを構成してセルサイズを縮小した、いわゆる１Ｔ１Ｃ型のメモリセルが採用されるようになってきている。
【０００３】
１Ｔ１Ｃ型の強誘電体記憶装置は、通常のメモリセルに加えて、該メモリセルのデータ電位の基準となる電位を保持するリファレンスセルを必要とし、高速化及び高信頼性を実現するためには、リファレンスセルの書き込み時間又は読み出し時間を短縮することが重要となってきている。
【０００４】
以下、従来の強誘電体記憶装置について図面を参照しながら説明する（特許文献１参照。）。
【０００５】
図８は従来の強誘電体記憶装置におけるノーマルセルとリファレンスセルとを含む要部の回路構成を示している。
【０００６】
図８に示すように、従来の強誘電体記憶装置は、リファレンスレベル（参照電位）を保持する第１のリファレンスセルＲＭＣ０と、該リファレンスレベルと相補な電位を保持する第２のリファレンスセルＲＭＣ１と、データを保持する第１のメモリセルＭＣ０と、該第１のメモリセルＭＣ０のデータと相補な電位を保持する第２のメモリセルＭＣ１とを有している。
【０００７】
第１のリファレンスセルＲＭＣ０及び第２のリファレンスセルＲＭＣ１は、それぞれ第１のビット線ＢＬ０及び第３のビット線ＢＬ２を介してセンスアンプＳＡと接続されており、また、第１のリファレンスセルリセット回路ＲＳＴ０とも接続されている。第１のリファレンスセルリセット回路ＲＳＴ０は第１のリファレンスセルリセットドライバＲＦＤＲ０と接続されている。第１のメモリセルＭＣ０及び第２のメモリセルＭＣ１は、それぞれ第２のビット線ＢＬ１及び第４のビット線ＢＬ３を介してセンスアンプＳＡと接続されている。
【０００８】
ここで、各リファレンスセルＲＭＣ０、ＲＭＣ１及び各メモリセルＭＣ０、ＭＣ１は、それぞれ１つのＭＯＳトランジスタＴ０等と１つの強誘電体キャパシタＣ０等からなる１Ｔ１Ｃ型構成のセルである。
【０００９】
次に、従来の強誘電体記憶装置の動作について図９に示す動作タイミング図と図１０に示す強誘電体キャパシタを構成する強誘電体のヒステリシス特性図とを参照しながら説明する。
【００１０】
図１０において、横軸は強誘電体キャパシタに印加される電圧を表わし、縦軸はそのときの電荷を表わしている。図１０に示すように、強誘電キャパシタは電圧が０の時でも点Ａ又は点Ｇのように残留分極が生じる。なお、強誘電体キャパシタは、メモリセルのデータが論理値“１”である場合には、図１０に示す点Ａの状態にあり、メモリセルのデータが論理値“０”である場合には点Ｇの状態にある。
【００１１】
まず、図９に示すタイミングｔ０１において、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ（ハイ）”にして、例えば第１のビット線ＢＬ０及び第３のビット線ＢＬ２を接続する第８のＭＯＳトランジスタＴ７をオン状態とすることにより、第１のビット線ＢＬ０及び第３のビット線ＢＬ２が導通される。
【００１２】
次に、タイミングｔ０２において、第１のリファレンスセルＲＭＣ０を構成する第１のＭＯＳトランジスタＴ０及び第２のリファレンスセルＲＭＣ１を構成する第２のＭＯＳトランジスタＴ１等の各ゲートと接続されているリファレンスワード線ＲＷＬと、第１のメモリセルＭＣ０を構成する第９のＭＯＳトランジスタＴ８及び第２のメモリセルＭＣ１を構成する第１０のＭＯＳトランジスタＴ９等の各ゲートと接続されているワード線ＷＬとの電圧をそれぞれ論理電圧“Ｈ”とする。これにより、第１のＭＯＳトランジスタＴ０、第２のＭＯＳトランジスタＴ１、第３のＭＯＳトランジスタＴ２及び第４のＭＯＳトランジスタＴ３がそれぞれオン状態となる。
【００１３】
次に、タイミングｔ０３において、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０及び第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１等の各セルプレートと接続されているリファレンスセルプレート線ＲＣＰと、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２及び第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３等の各セルプレートと接続されているセルプレート線ＣＰとの電圧をそれぞれ論理電圧“Ｈ”とする。これにより、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３にはそれぞれハイ電圧が印加される。このとき、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２には論理値“１”が書き込まれているとすると、第３の強誘電体キャパシタＣ２の分極状態は、図１０に示す点Ａの状態から点Ｂの状態に遷移するため、第１のメモリセルＭＣ０のストレージノードＳＴ２から電荷Ｑ１が第２のビット線ＢＬ１に読み出される。一方、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３には、論理値“０”が書き込まれているため、第４の強誘電体キャパシタＣ３の分極状態は、図１０に示す点Ｇの状態から点Ｅの状態に遷移して、第２のメモリセルＭＣ２のストレージノードＳＴ３から電荷Ｑ０が第４のビット線ＢＬ３に読み出される。これに対し、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０には論理値“１”が書き込まれているため、図１０に示す点Ａの状態から点Ｃの状態に遷移し、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１には論理値“０”が書き込まれているため、点Ｇの状態から点Ｆの状態に遷移する。
【００１４】
次に、タイミングｔ０５において、リファレンスセルプレート線ＲＣＰ及びセルプレート線ＣＰの各電圧を論理電圧“Ｌ（ロー）”とする。これにより、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、図１０に示す点Ｂの状態から点Ｊの状態に遷移し、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は点Ｅの状態から点Ｇの状態に遷移する。また、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は点Ｃの状態から点Ｋの状態に遷移し、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は点Ｆの状態から点Ｈの状態に遷移する。
【００１５】
次に、タイミングｔ０６において、リファレンスワード線ＲＷＬの電圧を論理電圧“Ｌ”にすると、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図１０に示す点Ｋの状態から点Ｌの状態に遷移し、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は点Ｈの状態から点Ｐの状態に遷移する。
【００１６】
次に、タイミングｔ０７において、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”として、例えば第１のビット線ＢＬ０と第２のビット線ＢＬ１との間の導通を遮断する。
【００１７】
次に、タイミングｔ０９において、センスアンプ起動信号ＳＡＥを論理電圧“Ｈ”に遷移して、第１のビット線ＢＬ０と第２のビット線ＢＬ１とにそれぞれ読み出された電位の電位差、すなわち図１０に示す電圧Ｖ１と、第３のビット線ＢＬ２と第４のビット線ＢＬ３とにそれぞれ読み出された電位の電位差、すなわち図１０に示すＶ０とをセンスアンプＳＡで増幅する。これにより、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２から論理値“１”が読み出され、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３から論理値“０”が読み出される。このとき、第３の強誘電体キャパシタＣ２は、図１０に示す点Ｊの状態から点Ｉの状態に遷移する一方、第４の強誘電体キャパシタＣ３は点Ｇの状態に留まる。
【００１８】
また、タイミングｔ０９において、第１のリファレンスセルリセットドライバＲＦＤＲ０等を制御する第１のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ２及び第２のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ３を共に論理電圧“Ｌ”に遷移し、且つ第１のリファレンスセルリセット回路ＲＳＴ０等を制御するリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”に遷移する。これにより、第１のリファレンスセルＲＭＣ０を構成する第１のリファレンスセルＲＭＣ０におけるストレージノードＳＴ０には論理電圧“Ｈ”が印加されて、第１の強誘電体キャパシタＣ０は、図１０に示す点Ｌの状態から点Ｋの状態を経由して点Ｉの状態に遷移する。一方、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は点Ｐの状態に留まる。
【００１９】
次に、タイミングｔ１０において、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰとの電圧を共に論理電圧“Ｈ”とすると、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０及び第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、いずれも図１０に示す点Ｉの状態から点Ａの状態に遷移し、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１及び第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は、いずれも点Ｇの状態から点Ｄの状態に遷移する。
【００２０】
次に、タイミングｔ１２において、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰとの電圧を共に論理電圧“Ｌ”とすると、第１の強誘電体キャパシタＣ０及び第３の強誘電体キャパシタＣ２は、いずれも図１０に示す点Ａの状態から点Ｉの状態に遷移し、第２の強誘電体キャパシタＣ１及び第４の強誘電体キャパシタＣ３は、いずれも点Ｄの状態から点Ｇの状態に遷移する。
【００２１】
次に、タイミングｔ１４において、センスアンプ起動信号ＳＡＥを論理電圧“Ｌ”にすると、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、図１０に示す点Ｉの状態から点Ａの状態に遷移する一方、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は点Ｇの状態に留まる。
【００２２】
また、タイミングｔ１４において、第２のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ３及び第３のリファレンスセルリセットドライバ起動信号ＲＤＩＮ４を共に論理電圧“Ｈ”として、第１のリファレンスセルＲＭＣ０のストレージノードＳＴ０の電圧を論理電圧“Ｌ”とする。
【００２３】
次に、タイミングｔ１５において、第１のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ２を論理電圧“Ｈ”にし、且つ第３のリファレンスセルリセットドライバ起動信号ＲＦＤＩＮ４を論理電圧“Ｌ”にすると、第１のストレージノードＳＴ０の電圧は論理電圧“Ｌ”のままであり、従って、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図１０に示す点Ｉの状態から点Ａの状態に遷移し、一方、第２の強誘電体キャパシタＣ１は点Ｇの状態に留まる。
【００２４】
次に、タイミングｔ１７において、ワード線ＷＬの電圧とリファレンスセルリセット起動信号ＲＳＴとを論理電圧“Ｌ”とする。このとき、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０及び第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は図１０に示す点Ａの状態にあり、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１及び第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は点Ｇの状態にある。
【特許文献１】米国特許第６０２８７８３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、前記従来の強誘電体記憶装置は、チップサイズを縮小しようとしても、ノーマルセルである各メモリセルＭＣ０、ＭＣ１をアクセスする第２のビット線ＢＬ１及び第４のビット線ＢＬ３のビット線容量を大きくすることができない。すなわち、ビット線のライン長を延ばすことができないため、ビット線を介して読み出したセル電位を増幅するセンスアンプの個数を削減することができず、チップサイズの小型化を図れないという第１の問題がある。
【００２６】
また、インプリント（癖付け）の発生によりノーマルセルの“Ｈ”データとリファレンスレベル（参照電位）との電位差のマージンが小さくなるため、長期信頼性を得られないという第２の問題がある。
【００２７】
本発明は、前記従来の問題を解決し、ビット線容量を大きくしてコアサイズ（チップサイズ）を縮小できると共に、インプリント後におけるノーマルセルのリファレンスレベルとの電位差マージンを拡大して、長期信頼性を向上できるようにすることを目的とする。
【課題を解決するための手段】
【００２８】
前記の目的を達成するため、本発明は、ノーマルセルに対するデータの読み出し時間（又は書き込み時間）をリファレンスセルに対するデータの読み出し時間（又は書き込み時間）よりも短くする構成とする。
【００２９】
本願発明者らは、ノーマルセルとリファレンスセルとを有する強誘電体記憶装置において、ビット線容量を容易に大きくすることができない原因を究明すべく種々の検討を重ねた結果、以下のような結論を得ている。
【００３０】
すなわち、ノーマルセルである各メモリセルＭＣ０、ＭＣ１に対する読み出し時間（図９に示す符号ｃ）とリファレンスセルＲＭＣ０、ＲＭＣ１に対する読み出し時間（図９に示す符号ｆ）とが同一であり、また、ノーマルセルの“Ｌ”データの書き込み時間（図９に示す符号ａ）とリファレンスセルの“Ｌ”データの書き込み時間（図９に示す符号ｄ）とが同一であり、ノーマルセルの“Ｈ”データの書き込み時間（図９に示す符号ｂ）とリファレンスセルの“Ｈ”データの書き込み時間（図９に示す符号ｅ）とが同一である。
【００３１】
このような結論から、本願発明者らは、次のような知見を得ている。それは、例えば、ノーマルセルに対する読み出し時間をリファレンスセルに対する読み出し時間よりも短くすると、ノーマルセルにおける強誘電体のヒステリシス特性が電圧方向に広がる。従って、ノーマルセルに対する読み出し時間を短くした場合に、該ノーマルセルに対するアクセス時間とリファレンスセルに対するアクセス時間が同一である場合の読み出し電位差と同等の電位差を確保するには、ビット線容量を大きくすればよいというものである。これにより、ビット線の長さを延長できるため、センスアンプの配置数を削減できるので、チップサイズを縮小することができる。
【００３２】
また、キャパシタを構成する強誘電体にインプリントが生じた場合も、ノーマルセルに対する書き込み時間をリファレンスセルに対する書き込み時間よりも短くすると、ノーマルセルのデータと参照電位との電位差のマージンを大きくすることができるというものである。
【００３３】
具体的に、本発明に係る強誘電体記憶装置は、強誘電体からなる容量膜を含む第１のキャパシタを有するノーマルセルと、強誘電体からなる容量膜を含み、ノーマルセルが保持するデータの参照電位を保持する第２のキャパシタを有するリファレンスセルとを備え、ノーマルセルに対するデータの読み出し時間は、リファレンスセルに対する参照電位の読み出し時間よりも短いか、又はノーマルセルに対するデータの書き込み時間は、リファレンスセルに対する参照電位の書き込み時間よりも短い。
【００３４】
本発明の強誘電体記憶装置によると、ノーマルセルに対するデータの読み出し時間がリファレンスセルに対する参照電位の読み出し時間よりも短い場合には、ビット線の容量を増大することにより、所望の電位差を確保することができる。このため、ビット線を通常よりも長く配線でき、センスアンプの配置数を削減できるので、チップをサイズを縮小することができる。
【００３５】
また、ノーマルセルに対するデータの書き込み時間がリファレンスセルに対するリファレンスレベルの書き込み時間よりも短い場合にも、ノーマルセルのデータとリファレンスレベルとの電位差のマージンを大きくすることができるため、データの信頼性を向上することができる。
【００３６】
本発明の強誘電体記憶装置は、ノーマルセルから読み出されたデータとリファレンスセルから読み出された参照電位との電位差を増幅するセンスアンプをさらに備え、ノーマルセルに対するデータの読み出し時間又は書き込み時間は、少なくとも電位差がセンスアンプの感度以上となる時間であることが好ましい。
【００３７】
本発明の強誘電体記憶装置において、参照電位は、ノーマルセルにおけるデータのハイ電位とロー電位との間の電位に設定されることが好ましい。
【００３８】
本発明の強誘電体記憶装置において、ノーマルセルにおける読み出し時間は、リファレンスセルにおける読み出し時間よりも短いことが好ましい。
【００３９】
この場合に、本発明の強誘電体記憶装置は、ノーマルセルから読み出されたデータとリファレンスセルから読み出された参照電位との電位差を増幅するセンスアンプをさらに備え、ノーマルセルに対するデータの読み出し時間及び書き込み時間は、少なくとも電位差がセンスアンプの感度以上となる時間であることが好ましい。
【００４０】
また、この場合に、参照電位は、ノーマルセルにおけるデータのハイ電位とロー電位との間の電位に設定されることが好ましい。
【００４１】
本発明の強誘電体記憶装置において、ノーマルセルにおけるデータのハイ電位の書き込み時間は、リファレンスセルにおける参照電位のハイ電位の書き込み時間よりも短いことが好ましい。
【００４２】
この場合に、リファレンスセルにおける参照電位のハイ電位の書き込み時間は、リファレンスセルにおける参照電位のロー電位の書き込み時間よりも短いことが好ましい。
【００４３】
また、この場合に、本発明の強誘電体記憶装置は、ノーマルセルから読み出されたデータとリファレンスセルから読み出された参照電位との電位差を増幅するセンスアンプをさらに備え、ノーマルセルに対するデータの読み出し時間及び書き込み時間と、リファレンスセルに対する参照電位の読み出し時間及び書き込み時間とは、少なくとも電位差がセンスアンプの感度以上となる時間であることが好ましい。
【００４４】
この場合に、参照電位は、ノーマルセルにおけるデータのハイ電位とロー電位との間の電位に設定されることが好ましい。
【００４５】
本発明の強誘電体記憶装置において、ノーマルセルにおけるデータのロー電位の書き込み時間は、リファレンスセルにおける参照電位のロー電位の書き込み時間よりも短いことが好ましい。
【００４６】
この場合に、リファレンスセルにおける参照電位のハイ電位の書き込み時間は、リファレンスセルにおける参照電位のロー電位の書き込み時間よりも短いことが好ましい。
【００４７】
また、この場合に、本発明の強誘電体記憶装置は、ノーマルセルから読み出されたデータとリファレンスセルから読み出された参照電位との電位差を増幅するセンスアンプをさらに備え、ノーマルセルに対するデータの読み出し時間及び書き込み時間と、リファレンスセルに対する参照電位の読み出し時間及び書き込み時間とは、少なくとも電位差がセンスアンプの感度以上となる時間であることが好ましい。
【００４８】
この場合に、参照電位は、ノーマルセルにおけるデータのハイ電位とロー電位との間の電位に設定されることが好ましい。
【００４９】
本発明の強誘電体記憶装置において、ノーマルセルは、第１のキャパシタのストレージノードをアクセス可能とする第１のトランジスタを有し、リファレンスセルは、第２のキャパシタのストレージノードをアクセス可能とする第２のトランジスタを有していることが好ましい。
【発明の効果】
【００５０】
本発明に係る強誘電体記憶装置は、ノーマルセルをアクセスするビット線のビット線容量を増やすことができるため、該ビット線を延長できるので、センスアンプの配置数を削減できるようになり、その結果、チップをサイズを縮小することができる。また、ノーマルセルのデータとリファレンスレベルとの電位差のマージンを大きくすることができるため、データの信頼性を向上することができる。
【発明を実施するための最良の形態】
【００５１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００５２】
図１は本発明の第１の実施形態に係る強誘電体記憶装置におけるノーマルセルとリファレンスセルとを含む要部の回路構成を示している。
【００５３】
図１に示すように、本実施形態に係る強誘電体記憶装置は、リファレンスレベル（参照電位）を保持する第１のリファレンスセルＲＭＣ０と、該リファレンスレベルと相補な電位を保持する第２のリファレンスセルＲＭＣ１と、ユーザデータ等の所望のデータを保持する第１のメモリセルＭＣ０と、該第１のメモリセルＭＣ０が保持するデータ電位と相補な電位を保持する第２のメモリセルＭＣ１とを有している。
【００５４】
以下、第１のリファレンスセルＲＭＣ０、第２のリファレンスセルＲＭＣ１、第１のメモリセルＭＣ０、第２のメモリセルＭＣ１と接続される回路及び信号線について説明する。
【００５５】
第１のリファレンスセルＲＭＣ０及び第２のリファレンスセルＲＭＣ１は、それぞれ第１のビット線ＢＬ０及び第３のビット線ＢＬ２を介してセンスアンプＳＡと接続されており、また、第１のリファレンスセルリセット回路ＲＳＴ０とも接続されている。
【００５６】
第１のリファレンスセルリセット回路ＲＳＴ０は第１のリファレンスセルリセットドライバＲＦＤＲ０と接続されている。
【００５７】
第１のメモリセルＭＣ０及び第２のメモリセルＭＣ１は、それぞれ第２のビット線ＢＬ１及び第４のビット線ＢＬ３を介してセンスアンプＳＡと接続されている。
【００５８】
第１のリファレンスセルＲＭＣ０は、一方の電極がリファレンスセルプレート線ＲＣＰと接続され、他方の電極が第１のストレージノードＳＴ０と接続された第１の強誘電体キャパシタＣ０と、ドレインが第１のビット線ＢＬ０と接続され、ソースが第１のストレージノードＳＴ０と接続され、ゲートがリファレンスワード線ＲＷＬと接続された第１のＭＯＳトランジスタＴ０とからなる、いわゆる１Ｔ１Ｃ型構成のセルである。
【００５９】
同様に、第２のリファレンスセルＲＭＣ１は、一方の電極がリファレンスセルプレート線ＲＣＰと接続され、他方の電極が第２のストレージノードＳＴ１と接続された第２の強誘電体キャパシタＣ１と、ドレインが第３のビット線ＢＬ２と接続され、ソースが第２のストレージノードＳＴ１と続され、ゲートがリファレンスワード線ＲＷＬと接続された第２のＭＯＳトランジスタＴ１とからなる。
【００６０】
第１のリファレンスセルリセット回路ＲＳＴ０は、ドレインが第１のストレージノードＳＴ０と接続され、ソースが第１のリファレンスセルリセットドライバＲＦＤＲ０からの第１のリファレンスセルリセットドライバ信号ＲＦＤ０を受け、ゲートにリファレンスセルリセット起動信号ＲＳＴを受ける第３のＭＯＳトランジスタＴ２と、ドレインが第２のストレージノードＳＴ１と接続され、ソースが接地され、ゲートにリファレンスセルリセット起動信号ＲＳＴを受ける第４のＭＯＳトランジスタＴ３とからなる。
【００６１】
第１のリファレンスセルリセットドライバＲＦＤＲ０は、ソースが電源と接続され、ドレインから第１のリファレンスセルリセットドライバ信号ＲＦＤ０を出力し、ゲートに第２のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ３を受けるｐ型の第５のＭＯＳトランジスタＴ４と、ソースが接地され、ドレインが第５のＭＯＳトランジスタＴ４と共有され、ゲートに第１のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ２を受ける第６のＭＯＳトランジスタＴ５と、ソースが接地され、ドレインが第５のＭＯＳトランジスタＴ４のドレインと共有され、ゲートに第３のリファレンスセルリセットドライバ起動信号ＲＤＩＮ４を受ける第７のＭＯＳトランジスタＴ６とからなる。
【００６２】
リファレンス用の第１のビット線ＢＬ１及び第３のビット線ＢＬ２は、ゲートにリファレンスレベルイコライズ起動信号ＲＥＱを受ける第８のＭＯＳトランジスタＴ７のドレイン及びソースにより選択的に導通される。
【００６３】
第１のメモリセルＭＣ０は、一方の電極がセルプレート線ＣＰと接続され、他方の電極が第３のストレージノードＳＴ２と接続された第３の強誘電体キャパシタＣ２と、ドレインが第２のビット線ＢＬ１と接続され、ソースが第３のストレージノードＳＴ２と接続され、ゲートがワード線ＷＬと接続された第９のＭＯＳトランジスタＴ８とからなる、いわゆる１Ｔ１Ｃ型構成のセルである。
【００６４】
同様に、第２のメモリセルＭＣ１は、一方の電極がセルプレート線ＣＰと接続され、他方の電極が第４のストレージノードＳＴ３と接続された第４の強誘電体キャパシタＣ３と、ドレインが第４のビット線ＢＬ３と接続され、ソースが第４のストレージノードＳＴ３と接続され、ゲートがワード線ＷＬと接続された第１０のＭＯＳトランジスタＴ９とからなる。
【００６５】
リファレンスワード線ＲＷＬ及びリファレンスセルプレート線ＲＣＰの信号電位、並びにリファレンスセルリセット起動信号ＲＳＴ及びリファレンスレベルイコライズ起動信号等は、周辺回路ＰＥＲＩから出力される。
【００６６】
以下、前記のように構成された強誘電体記憶装置の動作について図２に示す動作タイミング図と図３（ａ）及び図３（ｂ）に示す強誘電体キャパシタを構成する強誘電体のヒステリシス特性図とを参照しながら説明する。
【００６７】
図３（ａ）及び図３（ｂ）において、横軸は強誘電体キャパシタに印加される電圧を表わし、縦軸はそのときの電荷を表わしている。図３（ａ）及び図３（ｂ）に示すように、強誘電キャパシタは電圧が０の時でも点Ａ又は点Ｇのように残留分極が生じる。この残留分極を利用してデータを不揮発性とすることができ、不揮発性半導体記憶装置を実現している。なお、強電体キャパシタは、メモリセルのデータが論理値“１”である場合には、図３（ａ）及び図３（ｂ）における点Ａの状態にあり、メモリセルのデータが論理値“０”である場合には点Ｇの状態にある。
【００６８】
ここで、第１の実施形態の特徴として、図３（ｂ）に示すヒステリシス特性は図３（ａ）に示すヒステリシス特性と比べて電圧の印加時間（読み出し時間）が短い。このため、図３（ｂ）に示す場合は、図３（ａ）に示す場合と比べてヒステリシス特性が電圧方向に広がっている。
【００６９】
すなわち、第１のリファレンスセルＲＭＣ０及び第２のリファレンスセルＲＭＣ１をそれぞれ構成する第１の強誘電体キャパシタＣ０及び第２の強誘電体キャパシタＣ１は図３（ａ）のヒステリシス特性を示し、ノーマルセルである第１のメモリセルＭＣ０及び第２のメモリセルＭＣ１をそれぞれ構成する第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３は図３（ｂ）のヒステリシス特性を示す。
【００７０】
また、ここでは、第１の強誘電体キャパシタＣ０及び第３の強誘電体キャパシタＣ２にそれぞれ論理値“１”が書き込まれ、第２の強誘電体キャパシタＣ１及び第４の強誘電体キャパシタＣ３にそれぞれ論理値“０”が書き込まれた状態で、ノーマルセルの第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３から、書き込まれたデータを読み出す場合を説明する。
【００７１】
各信号線及び信号の初期状態として、ワード線ＷＬ、セルプレート線ＣＰ、リファレンスレベルイコライズ起動信号ＲＥＱ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、センスアンプ起動信号ＳＡＥ、第１のビット線ＢＬ０、第２のビット線ＢＬ１、第３のビット線ＢＬ２、第４のビット線ＢＬ３、リファレンスセルリセット起動信号ＲＳＴ、第３のリファレンスセルリセットドライバ起動信号ＲＤＩＮ４、第１のストレージノードＳＴ０及び第２のストレージノードＳＴ１の電圧を論理電圧“Ｌ”とする。これに対し、第１のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ２及び第２のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ３の各電位を論理電圧“Ｈ”とする。
【００７２】
まず、図２に示すタイミングｔ０１において、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ（ハイ）”にして、例えば第８のＭＯＳトランジスタＴ７をオン状態とすることにより、第１のビット線ＢＬ０及び第３のビット線ＢＬ２が導通される。
【００７３】
次に、タイミングｔ０２において、リファレンスワード線ＲＷＬ及びワード線ＷＬの電圧をそれぞれ論理電圧“Ｈ”とする。これにより、第１のリファレンスセルＲＭＣ０を構成する第１のＭＯＳトランジスタＴ０及び第２のリファレンスセルＲＭＣ１を構成する第２のＭＯＳトランジスタＴ１、並びに第１のメモリセルＭＣ０を構成する第３のＭＯＳトランジスタＴ２及び第２のメモリセルＭＣ１を構成する第４のＭＯＳトランジスタＴ３がそれぞれオン状態となる。
【００７４】
次に、タイミングｔ０３において、リファレンスセルプレート線ＲＣＰ及びセルプレート線ＣＰの電圧をそれぞれ論理電圧“Ｈ”とする。これにより、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３にはそれぞれ論理電圧“Ｈ”が印加される。このとき、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２には論理値“１”が書き込まれているため、第３の強誘電体キャパシタＣ２の分極状態は、図３（ｂ）に示す点Ａの状態から点Ｂの状態に遷移し、その結果、第３のストレージノードＳＴ２から電荷Ｑ１が第２のビット線ＢＬ１に読み出される。一方、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３には、論理値“０”が書き込まれているため、第４の強誘電体キャパシタＣ３の分極状態は、図３（ｂ）に示す点Ｇの状態から点Ｅの状態に遷移し、その結果、第４のストレージノードＳＴ３から電荷Ｑ０が第４のビット線ＢＬ３に読み出される。
【００７５】
これに対し、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０には論理値“１”が書き込まれているため、図３（ａ）に示す点Ａの状態から点Ｃの状態に遷移し、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１には論理値“０”が書き込まれているため、図３（ａ）に示す点Ｇの状態から点Ｆの状態に遷移する。
【００７６】
次に、タイミングｔ０４において、セルプレート線ＣＰの電圧を論理電圧“Ｌ（ロー）”とする。これにより、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、図３（ｂ）に示す点Ｂの状態から点Ｊの状態に遷移し、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は、図３（ｂ）に示す点Ｅの状態から点Ｇの状態に遷移する。
【００７７】
次に、図２に示すタイミングｔ０５において、リファレンスセルプレート線ＲＣＰの電圧を論理電圧“Ｌ”とする。これにより、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図３（ａ）に示す点Ｃの状態から点Ｋの状態に遷移し、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は、図３（ａ）に示す点Ｆの状態から点Ｈの状態に遷移する。
【００７８】
次に、タイミングｔ０６において、リファレンスワード線ＲＷＬの電圧を論理電圧“Ｌ”にすると、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図３（ａ）に示す点Ｋの状態から点Ｌの状態に遷移し、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は、図３（ａ）に示す点Ｈの状態から点Ｐの状態に遷移する。
【００７９】
次に、タイミングｔ０７において、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”として、例えば第１のビット線ＢＬ０と第２のビット線ＢＬ１との間の導通を遮断する。
【００８０】
次に、タイミングｔ０９において、センスアンプ起動信号ＳＡＥを論理電圧“Ｈ”に遷移して、第１のビット線ＢＬ０と第２のビット線ＢＬ１とにそれぞれ読み出された電位の電位差、すなわち図３（ｂ）に示す電圧Ｖ１と、第３のビット線ＢＬ２と第４のビット線ＢＬ３とにそれぞれ読み出された電位の電位差、すなわち図３（ｂ）に示すＶ０とをセンスアンプＳＡで増幅する。これにより、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２から論理値“１”が読み出され、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３から論理値“０”が読み出される。このとき、第３の強誘電体キャパシタＣ２は、図３（ｂ）に示す点Ｊの状態から点Ｉの状態に遷移する一方、第４の強誘電体キャパシタＣ３は、図３（ｂ）に示す点Ｇの状態に留まる。
【００８１】
また、タイミングｔ０９において、第１のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ２及び第２のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ３を共に論理電圧“Ｌ”に遷移し、且つリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”に遷移する。これにより、第１のリファレンスセルＲＭＣ０の第１のストレージノードＳＴ０には、第１のリファレンスセルリセットドライバＲＦＤＲ０の第５のＭＯＳトランジスタＴ４及び第１のリファレンスセルリセット回路ＲＳＴ０の第３のＭＯＳトランジスタＴ２を介して論理電圧“Ｈ”が印加され、その結果、第１の強誘電体キャパシタＣ０は、図３（ａ）に示す点Ｌの状態から点Ｋの状態を経由して点Ｉの状態に遷移する。一方、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は、図３（ａ）に示す点Ｐの状態に留まる。
【００８２】
次に、タイミングｔ１０において、リファレンスセルプレート線ＲＣＰとセルプレート線ＣＰとの電圧を共に論理電圧“Ｈ”とすると、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図３（ａ）に示す点Ｉの状態から点Ａの状態に遷移し、且つ第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、図３（ｂ）に示す点Ｉの状態から点Ａの状態に遷移する。一方、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は、図３（ａ）に示す点Ｇの状態から点Ｄの状態に遷移し、且つ第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は、図３（ｂ）に示す点Ｇの状態から点Ｄの状態に遷移する。
【００８３】
次に、タイミングｔ１２において、リファレンスセルプレート線ＲＣＰの電圧を論理電圧“Ｌ”とすることにより、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図３（ａ）に示す点Ａの状態から点Ｉの状態に遷移し、且つ、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は、図３（ａ）に示す点Ｄの状態から点Ｇの状態に遷移する。
【００８４】
また、タイミングｔ１２において、セルプレート線ＣＰの電圧を論理電圧“Ｌ”とすることにより、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、図３（ｂ）に示す点Ａの状態から点Ｉの状態に遷移し、且つ、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は、図３（ｂ）に示す点Ｄの状態から点Ｇの状態に遷移する
次に、タイミングｔ１４において、センスアンプ起動信号ＳＡＥを論理電圧“Ｌ”にすると、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、図３（ｂ）に示す点Ｉの状態から点Ａの状態に遷移する一方、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は点Ｇの状態に留まる。
【００８５】
また、タイミングｔ１４において、第１のリファレンスセルリセットドライバＲＦＤＲ０に対して、第２のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”として第５のＭＯＳトランジスタＴ４をオフ状態とし、同時に、第３のリファレンスセルリセットドライバ起動信号ＲＤＩＮ４を論理電圧“Ｈ”として第７のＭＯＳトランジスタＴ６をオン状態とする。これにより、第１のリファレンスセルＲＭＣ０の第１のストレージノードＳＴ０の電圧が論理電圧“Ｌ”となる。
【００８６】
次に、タイミングｔ１５において、第１のリファレンスセルリセットドライバＲＦＤＲ０に対して、第１のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ２を論理電圧“Ｈ”にし、且つ第３のリファレンスセルリセットドライバ起動信号ＲＤＩＮ４を論理電圧“Ｌ”にすると、第６のＭＯＳトランジスタＴ５がオン状態となり、第７のＭＯＳトランジスタＴ６がオフ状態となる。ここでも、第１のストレージノードＳＴ０の電圧は論理電圧“Ｌ”のままであり、従って、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図３（ａ）に示す点Ｉの状態から点Ａの状態に遷移し、一方、第２の強誘電体キャパシタＣ１は、図３（ａ）に示す点Ｇの状態に留まる。
【００８７】
次に、タイミングｔ１７において、ワード線ＷＬの電圧とリファレンスセルリセット起動信号ＲＳＴとを論理電圧“Ｌ”とする。このとき、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０及び第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、それぞれ図３（ａ）及び図３（ｂ）に示す点Ａの状態にあり、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１及び第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は、それぞれ図３（ａ）及び図３（ｂ）に示す点Ｇの状態にある。
【００８８】
以上説明したように、第１の実施形態によると、ノーマルセルであるメモリセルＭＣ０、ＭＣ１に対する読み出し時間（図２に示す符号ｃ）をリファレンスセルＲＭＣ０、ＲＭＣ１に対する読み出し時間（図２に示す符号ｆ）よりも短くすることにより、ノーマルセルをアクセスする第２のビット線ＢＬ１及び第４のビット線ＢＬ３等の容量を大きくすることができる。
【００８９】
より具体的には、リファレンスセルのヒステリシス特性である図３（ａ）に示す点Ｍと点Ｖとを結ぶ直線の傾きと比べて、ノーマルセルのヒステリシス特性である図３（ｂ）に示す点Ｍと点Ｂとを結ぶ直線の傾きを大きくなるようにする。これにより、図３（ｂ）に示すノーマルセルの“Ｈ”データの読み出し時における電荷量Ｑ１として、ノーマルセルとリファレンスセルの読み出し時間を同一とした場合の“Ｈ”データの読み出し時の電荷量である図３（ａ）に示すＱ１Ｐかそれ以上の値を確保することができる。従って、電荷量と容量値とは比例関係にあるため、容量値、すなわちビット線の容量を増大することができるようになる。その結果、ビット線長を延ばすことが可能となるので、チップ上に設けるセンスアンプＳＡの配置数を削減することができ、チップサイズを縮小することができる。
【００９０】
なお、第１の実施形態において、ノーマルセルに対する読み出し時間（図２に示す符号ｃ）は、ノーマルセル及びリファレンスセルに対する読み出し時にビット線ＢＬ１等とリファレンスビット線ＢＬ０等との電位差が、少なくともセンスアンプＳＡの感度かそれ以上となる時間に設定することが好ましい。
【００９１】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００９２】
第２の実施形態においては、強誘電体記憶装置の構成は第１の実施形態と同等とし、該記憶装置の動作が第１の実施形態とは異なっている。従って、ここでは、図１のように構成された強誘電体記憶装置の動作について図４に示す動作タイミング図と図５（ａ）及び図５（ｂ）に示す強誘電体キャパシタを構成する強誘電体のヒステリシス特性図とを参照しながら説明する。
【００９３】
図５（ａ）及び図５（ｂ）において、横軸は強誘電体キャパシタに印加される電圧を表わし、縦軸はそのときの電荷を表わしている。図５（ａ）に示すヒステリシス特性ＨＩＳＨは、図５（ｂ）に示すヒステリシス特性ＨＩＳＨと比べて書き込み時間が長く、その結果、図５（ｂ）の場合と比べて、論理値“Ｌ”から論理値“Ｈ”へ、また論理値“Ｈ”から論理値“Ｌ”へ反転する、いわゆる反転データの書き込みが実行されにくい特性となっている。ここで、反転データの書き込みにくさをインプリント率と定義した場合に、図５（ａ）に示すヒステリシス特性ＨＩＳＨの方が、図５（ｂ）に示すヒステリシス特性ＨＩＳＨよりもインプリント率が高い。すなわち、ヒステリシス特性ＨＩＳＨは、論理値“Ｈ”を保持している強誘電体キャパシタがインプリントしたヒステリシス特性である。
【００９４】
図５（ａ）及び図５（ｂ）に示すヒステリシス特性ＨＩＳＩＮＩＴは、インプリント率が０の状態のヒステリシス特性であり、図５（ａ）及び図５（ｂ）に示すヒステリシス特性ＨＩＳＬは、論理値“Ｌ”を保持している強誘電体キャパシタがインプリントした状態のヒステリシス特性である。
【００９５】
また、ここでは、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０及び第１のメモリセルセルＭＣ０を構成する第３の強誘電体キャパシタＣ２にそれぞれ論理値“１”が書き込まれ、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１及び第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３にそれぞれ論理値“０”が書き込まれているとし、且つデータが長時間保持されてインプリントが生じた状態で、ノーマルセルである第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３から、書き込まれたデータを読み出す場合を説明する。従って、各信号線及び信号の初期状態は、図４に示すように第１の実施形態と同一である。
【００９６】
まず、図４に示すタイミングｔ０１において、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ”にして、例えば第８のＭＯＳトランジスタＴ７をオン状態とすることにより、第１のビット線ＢＬ０及び第３のビット線ＢＬ２が導通される。
【００９７】
次に、タイミングｔ０２において、リファレンスワード線ＲＷＬ及びワード線ＷＬの電圧をそれぞれ論理電圧“Ｈ”とする。これにより、第１のリファレンスセルＲＭＣ０を構成する第１のＭＯＳトランジスタＴ０及び第２のリファレンスセルＲＭＣ１を構成する第２のＭＯＳトランジスタＴ１、並びに第１のメモリセルＭＣ０を構成する第３のＭＯＳトランジスタＴ２及び第２のメモリセルＭＣ１を構成する第４のＭＯＳトランジスタＴ３がそれぞれオン状態となる。
【００９８】
次に、タイミングｔ０３において、リファレンスセルプレート線ＲＣＰ及びセルプレート線ＣＰの電圧をそれぞれ論理電圧“Ｈ”とする。これにより、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３にはそれぞれ論理電圧“Ｈ”が印加される。このとき、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２には論理値“１”が書き込まれているため、第３の強誘電体キャパシタＣ２の分極状態は、図５（ｂ）に示す点ＡＨの状態から点ＢＨの状態に遷移し、その結果、第３のストレージノードＳＴ２から電荷Ｑ１が第２のビット線ＢＬ１に読み出される。一方、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３には、論理値“０”が書き込まれているため、第４の強誘電体キャパシタＣ３の分極状態は、図５（ｂ）に示す点ＧＬの状態から点Ｅの状態に遷移し、その結果、第４のストレージノードＳＴ３から電荷Ｑ０が第４のビット線ＢＬ３に読み出される。
【００９９】
これに対し、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０には論理値“１”が書き込まれているため、図５（ａ）に示す点ＡＨの状態から点Ｃの状態に遷移し、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１には論理値“０”が書き込まれているため、図５（ａ）に示す点ＧＬの状態から点Ｆの状態に遷移する。
【０１００】
次に、タイミングｔ０５において、セルプレート線ＣＰ及びリファレンスセルプレート線ＲＣＰの電圧を論理電圧“Ｌ”とする。これにより、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、図５（ｂ）に示す点ＢＨの状態から点ＪＨの状態に遷移し、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は、図５（ｂ）に示す点Ｅの状態から点ＧＬの状態に遷移する。これと同時に、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図５（ａ）に示す点Ｃの状態から点Ｋの状態に遷移し、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は、図５（ａ）に示す点Ｆの状態から点Ｈの状態に遷移する。
【０１０１】
次に、タイミングｔ０６において、リファレンスワード線ＲＷＬの電圧を論理電圧“Ｌ”にすると、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図５（ａ）に示す点Ｋの状態から点Ｌの状態に遷移し、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は、図５（ａ）に示す点Ｈの状態から点Ｐの状態に遷移する。
【０１０２】
次に、タイミングｔ０７において、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”として、例えば第１のビット線ＢＬ０と第２のビット線ＢＬ１との間の導通を遮断する。
【０１０３】
次に、タイミングｔ０９において、センスアンプ起動信号ＳＡＥを論理電圧“Ｈ”に遷移して、第１のビット線ＢＬ０と第２のビット線ＢＬ１とにそれぞれ読み出された電位の電位差、すなわち図５（ｂ）に示す電圧Ｖ２と、第３のビット線ＢＬ２と第４のビット線ＢＬ３とにそれぞれ読み出された電位の電位差、すなわち図５（ｂ）に示すＶ０とをセンスアンプＳＡで増幅する。これにより、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２から論理値“１”が読み出され、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３から論理値“０”が読み出される。このとき、第３の強誘電体キャパシタＣ２は、図５（ｂ）に示す点ＪＨの状態から点ＩＨの状態に遷移する一方、第４の強誘電体キャパシタＣ３は、図５（ｂ）に示す点ＧＬの状態に留まる。
【０１０４】
また、タイミングｔ０９において、第１のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ２及び第２のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ３を共に論理電圧“Ｌ”に遷移し、且つリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”に遷移する。これにより、第１のリファレンスセルＲＭＣ０の第１のストレージノードＳＴ０には、第１のリファレンスセルリセットドライバＲＦＤＲ０の第５のＭＯＳトランジスタＴ４及び第１のリファレンスセルリセット回路ＲＳＴ０の第３のＭＯＳトランジスタＴ２を介して論理電圧“Ｈ”が印加され、その結果、図５（ａ）に示す点Ｌの状態から点Ｋの状態を経由して点ＩＨの状態に遷移する。一方、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は、図５（ａ）に示す点Ｐの状態に留まる。
【０１０５】
次に、タイミングｔ１０において、リファレンスセルプレート線ＲＣＰとセルプレート線ＣＰとの電圧を共に論理電圧“Ｈ”とすると、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図５（ａ）に示す点ＩＨの状態から点ＡＨの状態に遷移し、且つ第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、図５（ｂ）に示す点ＩＨの状態から点ＡＨの状態に遷移する。一方、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は、図５（ａ）に示す点ＧＬの状態から点ＤＬの状態に遷移し、且つ第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は、図５（ｂ）に示す点ＧＬの状態から点ＤＬの状態に遷移する。
【０１０６】
次に、タイミングｔ１２において、リファレンスセルプレート線ＲＣＰとセルプレート線ＣＰとの電圧を論理電圧“Ｌ”とする。これにより、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図５（ａ）に示す点ＡＨの状態から点ＩＨの状態に遷移し、且つ、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１は、図５（ａ）に示す点ＤＬの状態から点ＧＬの状態に遷移する。これと同時に、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、図５（ｂ）に示す点ＡＨの状態から点ＩＨの状態に遷移し、且つ、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は、図５（ｂ）に示す点ＤＬの状態から点ＧＬの状態に遷移する。
【０１０７】
次に、タイミングｔ１３において、センスアンプ起動信号ＳＡＥを論理電圧“Ｌ”にすると、第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、図５（ｂ）に示す点ＩＨの状態から点ＡＨの状態に遷移する一方、第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は点ＧＬの状態に留まる。
【０１０８】
次に、タイミングｔ１４において、第１のリファレンスセルリセットドライバＲＦＤＲ０に対して、第２のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”として第５のＭＯＳトランジスタＴ４をオフ状態とし、同時に、第３のリファレンスセルリセットドライバ起動信号ＲＤＩＮ４を論理電圧“Ｈ”として第７のＭＯＳトランジスタＴ６をオン状態とする。これにより、第１のリファレンスセルＲＭＣ０の第１のストレージノードＳＴ０の電圧が論理電圧“Ｌ”となる。
【０１０９】
次に、タイミングｔ１５において、第１のリファレンスセルリセットドライバＲＦＤＲ０に対して、第１のリファレンスセルリセットドライバ起動信号ＸＲＤＩＮ２を論理電圧“Ｈ”にし、且つ第３のリファレンスセルリセットドライバ起動信号ＲＤＩＮ４を論理電圧“Ｌ”にすると、第６のＭＯＳトランジスタＴ５がオン状態となり、第７のＭＯＳトランジスタＴ６がオフ状態となる。ここでも、第１のストレージノードＳＴ０の電圧は論理電圧“Ｌ”のままであり、従って、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０は、図５（ａ）に示す点ＩＨの状態から点ＡＨの状態に遷移し、一方、第２の強誘電体キャパシタＣ１は、図５（ａ）に示す点ＧＬの状態に留まる。
【０１１０】
次に、タイミングｔ１７において、ワード線ＷＬの電圧とリファレンスセルリセット起動信号ＲＳＴとを論理電圧“Ｌ”とする。このとき、第１のリファレンスセルＲＭＣ０を構成する第１の強誘電体キャパシタＣ０及び第１のメモリセルＭＣ０を構成する第３の強誘電体キャパシタＣ２は、それぞれ図５（ａ）及び図５（ｂ）に示す点ＡＨの状態にあり、第２のリファレンスセルＲＭＣ１を構成する第２の強誘電体キャパシタＣ１及び第２のメモリセルＭＣ１を構成する第４の強誘電体キャパシタＣ３は、それぞれ図５（ａ）及び図５（ｂ）に示す点ＧＬの状態にある。
【０１１１】
以上説明したように、第２の実施形態によると、ノーマルセルである第１のメモリセルＭＣ０に対する“Ｈ”データの書き込み時間（図４に示す符号ｂ）を第１のリファレンスセルＲＭＣ０に対する“Ｈ”データの書き込み時間（図４に示す符号ｅ）よりも短くすることにより、“Ｈ”データを保持するノーマルセルのインプリント率を低減することができる。
【０１１２】
すなわち、“Ｈ”データとリファレンスレベルとの電位差（図５（ｂ）に示す電圧Ｖ２）の値を、ノーマルセルとリファレンスセルの“Ｈ”データの書き込み時間を同一とした場合における“Ｈ”データとリファレンスレベルとの電位差（図５（ｂ）に示す電圧Ｖ１）の値よりも大きくすることができる。これにより、“Ｈ”データとリファレンスレベルとの電位差のマージンが大きくなるので、耐インプリント特性が向上して、書き込まれたデータの信頼性を高めることができる。
【０１１３】
なお、第２の実施形態においては、ノーマルセルに対する“Ｈ”データの書き込み時間（図４に示す符号ｂ）は、ノーマルセル及びリファレンスセルに対する読み出し時にビット線ＢＬ１等とリファレンスビット線ＢＬ０等との電位差が、少なくともセンスアンプＳＡの感度かそれ以上となる時間に設定することが好ましい。
【０１１４】
また、図６に示すように、ノーマルセルに対する読み出し時間（図６に示す符号ｃ）をリファレンスセルに対する読み出し時間（図６に示す符号ｆ）よりも短くする第１の実施形態に係る構成と、ノーマルセルに対する“Ｈ”データの書き込み時間（図６に示す符号ｂ）をリファレンスセルに対する“Ｈ”データの書き込み時間（図６に示す符号ｅ）よりも短くする第２の実施形態に係る構成とを組み合わせた構成も本発明に含まれる。
【０１１５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１１６】
第３の実施形態においては、強誘電体記憶装置の構成は第１の実施形態と同等とし、該記憶装置の動作が第１及び第２の実施形態とは異なっている。
【０１１７】
図７の動作タイミング図に示すように、第３の実施形態においては、ノーマルセルである第２のメモリセルＭＣ１に対する“Ｌ”データの書き込み時間（図７に示す符号ａ）を第２のリファレンスセルＲＭＣ１に対する“Ｌ”データの書き込み時間（図７に示す符号ｄ）よりも短くすることにより、“Ｌ”データを保持するノーマルセルのインプリント率を低減することができる。
【０１１８】
なお、第３の実施形態においても、ノーマルセルに対する“Ｌ”データの書き込み時間（図７に示す符号ａ）は、ノーマルセル及びリファレンスセルに対する読み出し時にビット線ＢＬ３等とリファレンスビット線ＢＬ２等との電位差が、少なくともセンスアンプＳＡの感度かそれ以上となる時間に設定することが好ましい。
【産業上の利用可能性】
【０１１９】
本発明に係る強誘電体記憶装置は、チップサイズの縮小とデータの信頼性の向上を図れるという効果を有し、ノーマルセルとその参照電位を保持するリファレンスセルとを有する大容量の不揮発性メモリ装置等として有用である。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１の実施形態及び第２の実施形態に係る強誘電体記憶装置におけるノーマルセルとリファレンスセルとを含む要部を示す回路図である。
【図２】本発明の第１の実施形態に係る強誘電体記憶装置の動作を示すタイミング図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る強誘電体記憶装置における強誘電体キャパシタを構成する強誘電体のヒステリシス特性を示し、（ａ）はリファレンスセルを示すヒステリシス特性図であり、（ｂ）はノーマルセルを示すヒステリシス特性図である。
【図４】本発明の第２の実施形態に係る強誘電体記憶装置の動作を示すタイミング図である。
【図５】（ａ）及び（ｂ）は本発明の第２の実施形態に係る強誘電体記憶装置における強誘電体キャパシタを構成する強誘電体のヒステリシス特性を示し、（ａ）はリファレンスセルを示すヒステリシス特性図であり、（ｂ）はノーマルセルを示すヒステリシス特性図である。
【図６】本発明の第１の実施形態と第２の実施形態とを組み合わせた動作を示すタイミング図である。
【図７】本発明の第３の実施形態に係る強誘電体記憶装置の動作を示すタイミング図である。
【図８】従来の強誘電体記憶装置におけるノーマルセルとリファレンスセルとを含む要部を示す回路図である。
【図９】従来の強誘電体記憶装置の動作を示すタイミング図である。
【図１０】従来の強誘電体記憶装置における強誘電体キャパシタを構成する強誘電体のヒステリシス特性図である。
【符号の説明】
【０１２１】
ＲＭＣ０    第１のリファレンスセル
ＲＭＣ１    第２のリファレンスセル
ＭＣ０      第１のメモリセル（ノーマルセル）
ＭＣ１      第２のメモリセル（ノーマルセル）
Ｔ０        第１のＭＯＳトランジスタ
Ｔ１        第２のＭＯＳトランジスタ
Ｔ２        第３のＭＯＳトランジスタ
Ｔ３        第４のＭＯＳトランジスタ
Ｔ４        第５のＭＯＳトランジスタ
Ｔ５        第６のＭＯＳトランジスタ
Ｔ６        第７のＭＯＳトランジスタ
Ｔ７        第８のＭＯＳトランジスタ
Ｔ８        第９のＭＯＳトランジスタ
Ｔ９        第１０のＭＯＳトランジスタ
Ｃ０        第１の強誘電体キャパシタ
Ｃ１        第２の強誘電体キャパシタ
Ｃ２        第３の強誘電体キャパシタ
Ｃ３        第４の強誘電体キャパシタ
ＳＴ０      第１のストレージノード
ＳＴ１      第２のストレージノード
ＳＴ２      第３のストレージノード
ＳＴ３      第４のストレージノード
ＲＳＴ０    第１のリファレンスセルリセット回路
ＲＦＤＲ０  第１のリファレンスセルリセットドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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