(57)【要約】【目的】  高い操作効率・速度と情報保持特性に優れたｐチャネル電荷捕獲メモリーデバイスのプログラム／消去方法を含む操作方法およびメモリーデバイスを提供する。【解決手段】  制御ゲートがワード線に対応し、ソース領域が第１ビット線に対応し、ドレイン領域が第２ビット線に対応し、ｎ型基板上の多数個のメモリーセルの各々が各１ビットの情報を保存する第１／第２ビット部分を含むメモリーデバイスにおいて、選択されたメモリーセルのリセットが、選択されたメモリーセルのワード線への第１負バイアスの供給と、第１ビット線および第２ビット線への接地バイアスの供給を含み、選択されたメモリーセルの第１ビット部分のプログラムが、選択されたメモリーセルのワード線への第１正バイアスの供給と、選択されたメモリーセルの第１ビット部分への第２負バイアスの供給と、選択されたメモリーセルの第２ビット部分への接地バイアスの供給を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリーデバイスを操作する方法であって、そのうち、前記メモリーデバイスが、ｎ型基板と、その上に形成された多数個のメモリーセルとを含み、各メモリーセルが、制御ゲートと、ソース領域と、ドレイン領域と、前記ソースおよびドレイン領域間に定義されたチャネル領域と、前記チャネル領域上に提供される捕獲層と、前記捕獲層および前記チャネル領域間に提供される第１絶縁層と、前記捕獲層および前記制御ゲート間に提供される第２絶縁層とを含んでおり、前記制御ゲートがワード線に対応し、前記ソース領域が第１ビット線に対応し、前記ドレイン領域が第２ビット線に対応するとともに、各メモリーセルが第１ビット部分および第２ビット部分を含んでそれぞれ１ビットの情報を保存するものにおいて、
前記方法が、
選択されたメモリーセルをリセットすることと、前記選択されたメモリーセルの前記第１ビット部分をプログラムすることとからなり、
前記選択されたメモリーセルをリセットすることが、
前記選択されたメモリーセルの前記ワード線に第１負バイアスを供給することと、
前記第１ビット線および第２ビット線に接地バイアスを供給することとを含み、
前記選択されたメモリーセルの前記第１ビット部分をプログラムすることが、
前記選択されたメモリーセルの前記ワード線に第１正バイアスを供給することと、
前記選択されたメモリーセルの前記第１ビット部分に第２負バイアスを供給することと、
前記選択されたメモリーセルの前記第２ビット部分に接地バイアスを供給することとを含むものであることを特徴とするメモリーデバイスを操作する方法。
【請求項２】
前記メモリーデバイスを操作する方法が、さらに、前記メモリーセルの前記第１ビット部分を前記対応する第１ビット線に隣接する前記捕獲層の一部分として提供することと、第２ビット部分を前記対応する第２ビット線に隣接する前記捕獲層の一部分として提供することとを含むものであることを特徴とする請求項１記載のメモリーデバイスを操作する方法。
【請求項３】
前記メモリーデバイスを操作する方法が、さらに、第１電子トンネリングプロセスおよび第２電子トンネリングプロセスにより前記された選択メモリーセルをリセットすることを含むものであり、前記第１電子トンネリングプロセスにおいて、電子が前記選択されたメモリーセルの前記制御ゲートから、前記選択されたメモリーセルの前記第１絶縁層を通って、前記選択されたメモリーセルの前記捕獲層へトンネルインするとともに、前記第２電子トンネリングプロセスにおいて、電子が前記選択されたメモリーセルの前記捕獲層をトンネルアウトし、前記選択されたメモリーセルの前記第２絶縁層を通って、前記選択されたメモリーセルの前記チャネル領域へ入るものであることを特徴とする請求項１記載のメモリーデバイスを操作する方法。
【請求項４】
前記メモリーデバイスを操作する方法が、さらに、前記選択されたメモリーセルがリセットされた時、前記第１電子トンネリングプロセスおよび第２電子トンネリングプロセス間で達成された動態バランスを獲得するものであることを特徴とする請求項３記載のメモリーデバイスを操作する方法。
【請求項５】
前記メモリーデバイスを操作する方法が、さらに、前記選択されたメモリーセルを消去することを含み、
前記選択されたメモリーセルの前記ワード線に第３負バイアスを供給し、そのうち、前記第２負バイアスが予め決定された高い値を有していることと、
前記選択されたメモリーセルの前記第１ビット線および前記第２ビット線に前記接地バイアスを供給することと
を包含するものであることを特徴とする請求項４記載のメモリーデバイスを操作する方法。
【請求項６】
前記メモリーデバイスを操作する方法が、さらに、前記第１負バイアスにほぼ等しい第３負バイアスを供給するものであることを特徴とする請求項５記載のメモリーデバイスを操作する方法。
【請求項７】
前記メモリーデバイスを操作する方法が、さらに、前記選択されたメモリーセルが消去される時、前記第１電子トンネリングプロセスおよび第２電子トンネリングプロセス間で動態バランスを達成することを含むものであることを特徴とする請求項６記載のメモリーデバイスを操作する方法。
【請求項８】
前記選択されたメモリーセルの前記第１ビット線をプログラムすることが、前記選択されたメモリーセルの前記第１ビット線に隣接する前記捕獲層の一部分への電子トンネリングを引き起こすものであることを特徴とする請求項１記載のメモリーデバイスを操作する方法。
【請求項９】
前記メモリーデバイスを操作する方法が、さらに、前記選択されたメモリーセルの前記第２ビットをプログラムすることを含み、
第２正バイアスを前記選択されたメモリーセルの前記ワード線に供給することと、
第３負バイアスを前記選択されたメモリーセルの前記第２ビット線に供給することと、
前記接地バイアスを前記選択されたメモリーセルの前記第１ビット線に供給することと
を包含することを特徴とする請求項１記載のメモリーデバイスを操作する方法。
【請求項１０】
前記メモリーデバイスを操作する方法が、さらに、前記選択されたメモリーセルの前記第１ビット部分を読み出すことを含み、
第２正バイアスを選択されたメモリーセルの前記ワード線に供給することと、
接地バイアスを前記選択されたメモリーセルの前記第１ビット線に供給することと、
第３負バイアスを前記選択されたメモリーセルの前記第２ビット線に供給することと
を包含することを特徴とする請求項１記載のメモリーデバイスを操作する方法。
【請求項１１】
前記メモリーデバイスを操作する方法が、さらに、前記第２正バイアスを供給することを含み、それが前記選択されたメモリーセルの前記第１ビット部分または前記第２ビット部分がプログラムされる前に前記選択されたメモリーセルのプログラムされた前記第１ビット部分のしきい値電圧より小さく、かつ、前記選択されたメモリーセルのしきい値電圧より大きいものであることを特徴とする請求項１０記載のメモリーデバイスを操作する方法。
【請求項１２】
メモリーデバイスの操作方法であって、前記メモリーデバイスが、半導体基板と、前記基板中に形成された多数の不連続なビット線とを含み、前記多数の不連続な各ビット線が相互に分離された多数の拡散領域および前記基板上に形成された多数のワード線を含み、そのうち、前記多数のワード線ならびに前記多数の不連続なビット線が多数のメモリーセルを定義し、各メモリーセルが１つのワード線および不連続なビット線の多数の拡散領域のうち２連続のものに対応し、各不連続なビットが第１端ならびに第２端を有するものにおいて、
前記方法が、
メモリーセルを選択することと、選択されたメモリーセルを操作することとからなり、
前記メモリーセルを選択することが、
ターンオン電圧を選択されたメモリーセルの前記ワード線を除く全ての多数のワード線に供給することと、
接地バイアスを前記選択されたメモリーセルの前記不連続なビット線を除く多数のビット線の全ての前記第１端および前記第２端に供給することとを包含することを特徴とするメモリーデバイスの操作方法。
【請求項１３】
前記メモリーデバイスの操作方法が、さらに、
ｎ型導電性を備える前記半導体基板を提供することと、
ｐ型導電性を備える多数の拡散領域を提供することと、
負電圧のようなターンオン電圧を供給することとを包含することを特徴とする請求項１２記載のメモリーデバイスの操作方法。
【請求項１４】
前記選択されたメモリーセルを操作することが前記選択されたメモリーセルをリセットすることを包含するものであって、
第１負バイアスを前記選択されたメモリーセルの前記ワード線に供給することと、
前記接地バイアスを前記選択されたメモリーセルの前記不連続なビット線の前記第１端および前記第２端の両方に供給することと
を含むものであることを特徴とする請求項１２記載のメモリーデバイスの操作方法。
【請求項１５】
前記メモリーデバイスの操作方法が、さらに、各メモリーセルの前記ワード線を１層の制御ゲートとして提供することと、各メモリーセルがｎ型基板、前記対応する２連続拡散領域間に定義されたチャネル領域、前記チャネル領域上に提供される捕獲層、前記捕獲層および前記チャネル領域間に提供される第１絶縁層、前記捕獲層および前記制御ゲート間に提供される第２絶縁層を含むものとして提供されることとを包含することを特徴とする請求項１４記載のメモリーデバイスの操作方法。
【請求項１６】
前記メモリーデバイスの操作方法が、さらに、第１電子トンネリングプロセスおよび第２電子トンネリングプロセスにより前記選択されたメモリーセルをリセットすることを含むものであり、前記第１電子トンネリングプロセスにおいて、電子が前記選択されたメモリーセルの前記制御ゲートから、前記選択されたメモリーセルの前記第１絶縁層を通って、前記選択されたメモリーセルの前記捕獲層へトンネルインするとともに、前記第２電子トンネリングプロセスにおいて、電子が前記選択されたメモリーセルの前記捕獲層をトンネルアウトし、前記選択されたメモリーセルの前記第２絶縁層を通って、前記選択されたメモリーセルの前記チャネル領域へ入るものであることを特徴とする請求項１５記載のメモリーデバイスの操作方法。
【請求項１７】
前記メモリーデバイスの操作方法が、さらに、前記選択されたメモリーセルがリセットされた時、前記第１電子トンネリングプロセスおよび第２電子トンネリングプロセス間の動態バランスを達成するものであることを特徴とする請求項１６記載のメモリーデバイスの操作方法。
【請求項１８】
前記選択されたメモリーセルを操作することが、さらに、前記選択されたメモリーセルを消去することを包含するものであって、
第２負バイアスを前記選択されたメモリーセルの前記ワード線に供給し、そのうち、前記第２負バイアスが高い値を有するものであることと、
前記接地バイアスを前記選択されたメモリーセルの前記第１ビット線および前記第２ビット線の両方に供給することと
を含むものであることを特徴とする請求項１７記載のメモリーデバイスの操作方法。
【請求項１９】
前記メモリーデバイスの操作方法が、さらに、前記第１負バイアスにほぼ等しい前記第２負バイアスを供給することを含むものであることを特徴とする請求項１８記載のメモリーデバイスの操作方法。
【請求項２０】
前記メモリーデバイスの操作方法が、さらに、前記選択されたメモリーセルが消去される時、前記第１電子トンネリングプロセスおよび前記第２電子トンネリングプロセス間の動態バランスを達成するものであることを特徴とする請求項１９記載のメモリーデバイスの操作方法。
【請求項２１】
各メモリーセルが第１ビット部分および第２ビット部分を含み、前記選択されたメモリーセルを操作することが前記選択されたメモリーセルの前記第１ビット部分をプログラムすることを包含するものであって、
正バイアスを前記選択されたメモリーセルの前記ワード線に供給することと、
負バイアスを前記選択されたメモリーセルの前記不連続なビット線の前記第１端に供給することと、
前記接地バイアスを前記選択されたメモリーセルの前記不連続なビット線の前記第２端に供給することと
を含むものであることを特徴とする請求項１２記載のメモリーデバイスの操作方法。
【請求項２２】
各メモリーセルが第１ビット部分および第２ビット部分を含み、前記選択されたメモリーセルを操作することが前記選択されたメモリーセルの前記第１ビット部分を読み出すことを包含するものであって、
正バイアスを前記選択されたメモリーセルの前記ワード線に供給することと、
接地バイアスを前記選択されたメモリーセルの前記不連続なビット線の前記第１端に供給することと、
負バイアスを前記選択されたメモリーセルの前記不連続なビット線の前記第２端に供給することと
を含むものであることを特徴とする請求項１２記載のメモリーデバイスの操作方法。
【請求項２３】
前記メモリーデバイスの操作方法が、さらに、前記正バイアスを供給することを含むものであって、前記選択されたメモリーセルの前記第１ビット部分がプログラムされる時の前記選択されたメモリーセルの前記第１ビット部のしきい値電圧より小さく、かつ、前記選択されたメモリーセルの前記第１ビット部または前記第２ビット部分がプログラムされる前の前記選択されたメモリーセルのしきい値電圧より大きいものであることを特徴とする請求項２２記載のメモリーデバイスの操作方法。
【請求項２４】
半導体基板と、
前記半導体基板中に形成される多数の不連続なビット線であって、各不連続なビット線が相互分離された多数の拡散領域を含むものと、
前記基板上に形成される第１絶縁層と、
前記第１絶縁層上に形成される捕獲層と、
前記捕獲層上に形成される第２絶縁層と、
前記第２絶縁層上に形成される多数のワード線とを包含し、
そのうち、前記多数のワード線および前記多数のビット線が多数のメモリーセルを定義し、各メモリーセルが１つのワード線および前記不連続なビット線の前記多数の拡散領域のうち２連続のものに対応し、かつ各メモリーセルが前記対応するワード線および前記対応する２連続の拡散領域により形成されるトランジスターを含むものであることを特徴とするメモリーデバイス。
【請求項２５】
前記半導体基板の導電型がｎ型であり、前記多数の拡散領域の導電型がｐ型であることを特徴とする請求項２４記載のメモリーデバイス。
【請求項２６】
前記捕獲層が酸化アルミニウムおよび酸化ハフニウムのうち１つを含むものであることを特徴とする請求項２４記載のメモリーデバイス。
【請求項２７】
前記第２絶縁層が酸化アルミニウムを含むものであることを特徴とする請求項２４記載のメモリーデバイス。
【請求項２８】
前記多数の各ワード線が多結晶シリコン、金属、金属シリサイド、金属および金属シリサイドの組み合わせからなるグループより選択した１材料を含むものであることを特徴とする請求項２４記載のメモリーデバイス。
【請求項２９】
前記多数の各ワード線が高い仕事関数（work function）を備えた金属層を含むものであることを特徴とする請求項２４記載のメモリーデバイス。
【請求項３０】
各メモリーセルが２連続の拡散領域のうち少なくとも１つを他のメモリーセルと共用するものであることを特徴とする請求項２４記載のメモリーデバイス。
【請求項３１】
各メモリーセルが２ビットの情報を保存しており、前記２つの対応する拡散領域のうち１つに隣接する第１ビット、および前記２つの対応する拡散領域のうち他の１つに隣接する第２ビットを含むものであることを特徴とする請求項２４記載のメモリーデバイス。
【請求項３２】
ｎ型基板と、
前記基板中に形成され第１ビット線に対応する第１ｐ型拡散領域と、
前記基板中に形成され第２ビット線に対応する第２ｐ型拡散領域と、
前記第１ｐ型拡散領域および前記第２ｐ型拡散領域間の前記基板の一部分として定義されるチャネル領域と、
前記チャネル領域上に形成される第１絶縁層と、
前記第１絶縁層上に形成される捕獲層と、
前記捕獲層上に形成される第２絶縁層と、
前記第２絶縁層上に形成され１つのワード線に対応する制御ゲートとを包含し、
そのうち、前記捕獲層が情報の第１ビットを保存するための第１部分ならびに情報の第２ビットを保存するための第２部分を含むものであることを特徴とするメモリーデバイス。
【請求項３３】
半導体基板と、
それぞれ前記基板中に形成される１つの拡散領域を含む多数のビット線と、
前記基板上に形成される第１絶縁層と、
前記第１絶縁層上に形成される捕獲層と、
前記捕獲層上に形成される第２絶縁層と、
前記第２絶縁層上に形成される多数のワード線とを包含し、
そのうち、前記した多数のワード線および前記した多数のビット線が多数のメモリーセルを定義し、各メモリーセルが１つのワード線および２つの隣接するビット線に対応し、そのうち、各メモリーセルが前記対応するワード線ならびに前記２つの隣接するビット線により形成される１つのトランジスターを含むものであることを特徴とするメモリーデバイス。
【請求項３４】
前記半導体基板の導電型がｎ型であり、前記した多数のビット線の導電型がｐ型であることを特徴とする請求項３３記載のメモリーデバイス。
【請求項３５】
前記捕獲層が酸化アルミニウムおよび酸化ハフニウムのうち１つを含むものであることを特徴とする請求項３３記載のメモリーデバイス。
【請求項３６】
前記第２絶縁層が酸化アルミニウムを含むものであることを特徴とする請求項３３記載のメモリーデバイス。
【請求項３７】
前記多数の各ワード線が多結晶シリコン、金属、金属シリサイド、金属および金属シリサイドの組み合わせからなるグループより選択した１材料を含むものであることを特徴とする請求項３３記載のメモリーデバイス。
【請求項３８】
前記多数の各ワード線が高い仕事関数（work function）を備えた金属層を含むものであることを特徴とする請求項３３記載のメモリーデバイス。
【請求項３９】
各メモリーセルが２連続の拡散領域のうち少なくとも１つを他のメモリーセルと共用するものであることを特徴とする請求項３３記載のメモリーデバイス。
【請求項４０】
各メモリーセルが２ビットの情報を保存しており、前記した２つの対応する拡散領域のうち１つに隣接する第１ビット、および前記した２つの対応する拡散領域のうち他の１つに隣接する第２ビットを含むものであることを特徴とする請求項３３記載のメモリーデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリーデバイスおよびその操作方法に関するものであり、特に、ホットエレクトロン（熱い電子）注入を含むバンド間トンネリング（band-to-band tunneling＝BTBT）を利用した新規なフラッシュメモリーデバイスおよびその操作方法に関するものである。
【背景技術】
【０００２】
情報を不揮発性保存するためのメモリーデバイスが広く使用されている。そのようなメモリーデバイスの例として、読み出し専用メモリー（ＲＯＭ）、プログラム可能なＲＯＭ（ＰＲＯＭ）、消去可能でプログラム可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能でプログラム可能なＲＯＭ（ＥＥＰＲＯＭ）、フラッシュＥＥＰＲＯＭがある。フラッシュメモリーは、通常、フラッシュＥＥＰＲＯＭを指し、一回につきデータをブロック単位で１バイトに替えて消去する。
【０００３】
フラッシュメモリーデバイスは、通常、行および列に配列されたメモリーセルアレイを含んでいる。各メモリーセルは、ゲートとドレインとソースとドレインおよびソース間に定義されたチャネルとを備えた１つのＭＯＳトランジスターを含んでいる。ゲートがワード線に対応し、ドレインまたはソースがメモリーセルアレイのビット線に対応する。従来のフラッシュメモリーセルのゲートは、通常、デュアルゲート（dual-gate ）構造であり、制御ゲートおよび浮遊ゲートを含み、浮遊ゲートが２つの誘電層間に挟まれてエレクトロン（電子）のようなキャリアを捕獲してセルを「プログラム」する。言い換えれば、従来のセルにおいて、第１誘電層がチャネル上に形成され、浮遊ゲートが第１誘電層上に形成され、第２誘電層が浮遊ゲート上に形成され、制御ゲートが最後に第２誘電層上に形成される。
【０００４】
プログラム期間中に、１組のプログラミングバイアスが選択されたワード線およびビット線に供給される。プログラミング状態において選択されたワード線およびビット線に対応する１つまたは多数のセルがバイアスを印加される。単一なメモリーセルにとって言えば、そのソースおよびドレインに供給される異なるバイアスがそのチャネルに沿って１つの電場を生成し、エレクトロン（電子）に十分なエネルギーを獲得させて第１誘電層を経て浮遊ゲートへトンネリングするとともに保存される。浮遊ゲート中に保存されたエレクトロンのために、しきい値電圧が変化する。しきい値電圧の変化によってメモリーセルがプログラムされるか否かを決定する。
【０００５】
メモリーセルを読み出すために、読み取りバイアスが供給されてセンシングデバイスがメモリーセルを通過する電流を読み出す。もし、メモリーセルがプログラムされているか、またはエレクトロンが浮遊ゲートに保存されていたら、その電流レベル（current level ）がプログラムされていないメモリーセルとは異なる。従って、計測された電流レベルに基づいて、センシングデバイスは、各メモリーセルの状態を決定することができる。
【０００６】
１つのフラッシュメモリーセル中に保存された情報を消去するために、消去バイアスが保存されたエレクトロンをよく知られたＦＮ（Fowler-Nordheim ）トンネルメカニズムによって浮遊ゲートから引き出すために提供される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来のフラッシュメモリーには、いくつかの問題が存在しており、例えば、高い電力消費ならびにプログラムおよび読み出し撹乱（disturbance ）がそれに該当する。高い電力消費は、プログラムおよび消去操作時にエレクトロン（電子）をトンネリングさせるために高いプログラムおよび消去電圧を必要とする。プログラムおよび読み出し撹乱は、選択されていない近隣メモリーセルのリーク電流に関係している。
【０００８】
撹乱は、メモリーセルアレイ中の選択されたメモリーセルが読み出し又はプログラムされている時に、同一のワード線またはビット線を共用する選択されていない他のメモリーセルが選択されたメモリーセルの電子のトンネリングによりリーク電流を受け、かつ非選択のメモリーセルの浮遊ゲート中に保存されていた電子が損失して「プログラムされた」状態から「消去された」状態に変化することにより起こる。読み出し撹乱を図１により説明するが、図１は、従来の浮遊ゲートメモリーセルを備えたフラッシュメモリーアレイを示す平面図である。
【０００９】
図１において、フラッシュメモリーアレイ１００は、複数本のワード線ＷＬ１，ＷＬ２，…，ＷＬ６と、複数本のビット線ＢＬ１，ＢＬ２，…，ＢＬ５とを含む。ワード線とビット線との各交差点に１つのメモリーセルが定義される。各メモリーセルがそれぞれ浮遊ゲート（符号なし）を含む。図示するように、ワード線ＷＬ３およびビット線ＢＬ２，ＢＬ３に対応するメモリーセルＡは、対応するワード線およびビット線にバイアスを印加することにより選択される。例えば、セルＡは、ワード線ＷＬ３に３Ｖをバイアスし、ビット線ＢＬ２に０．３Ｖをバイアスし、ビット線ＢＬ３に１．５Ｖをバイアスし、ワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５，ＷＬ６が接地（０Ｖ）され、ビット線ＢＬ１，ＢＬ４，ＢＬ５は、バイアスされないか浮遊（Ｆ）である。このようなバイアス条件において、セルＡに保存された情報が読み出される。
【００１０】
同時に、セルＡと同一のワード線またはビット線を共用するメモリーセルもまたある種のバイアス下にある。例えば、セルＢは、同一のワード線ＷＬ３およびビット線ＢＬ２をセルＡと共用している。従って、ビット線ＢＬ２がセルＢのドレインに対応すると仮定すれば、セルＢのゲートおよびドレイン間に電場が存在することとなり、セルＢ中にリーク電流を誘発する。セルＢを通過するリーク電流は、そのしきい値電圧に基づき、しきい値電圧は、浮遊ゲート中の電子密度に基づいている。言い換えれば、低いしきい値電圧が高いリーク電流を生じさせることになる。同様に、それぞれビット線ＢＬ２およびビット線ＢＬ３へのバイアスにより、セルＣ，Ｄもリーク電流が発生する。セルＢ，Ｃ，Ｄといった近隣セルを通過するリーク電流がビット線ＢＬ２，ＢＬ３を流れることによって、セルＡのセンシングエラーが発生する可能性がある。
【００１１】
そこで、この発明の目的は、高い操作効率・速度ならびに情報保持特性に優れたｐチャネル電荷捕獲メモリーデバイスのプログラム／消去方法を提供するメモリーデバイスの操作方法およびメモリーデバイスを提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決し、所望の目的を達成するために、この発明にかかるメモリーデバイスの操作方法は、メモリーデバイスを操作する方法であって、そのうち、前記メモリーデバイスが、ｎ型基板と、その上に形成された多数個のメモリーセルとを含み、各メモリーセルが、制御ゲートと、ソース領域と、ドレイン領域と、前記ソースおよびドレイン領域間に定義されたチャネル領域と、前記チャネル領域上に提供される捕獲層と、前記捕獲層および前記チャネル領域間に提供される第１絶縁層と、前記捕獲層および前記制御ゲート間に提供される第２絶縁層とを含んでおり、前記制御ゲートがワード線に対応し、前記ソース領域が第１ビット線に対応し、前記ドレイン領域が第２ビット線に対応するとともに、各メモリーセルが第１ビット部分および第２ビット部分を含んでそれぞれ１ビットの情報を保存するものにおいて、前記方法が、選択されたメモリーセルをリセットすることと、前記選択されたメモリーセルの前記第１ビット部分をプログラムすることとからなり、前記選択されたメモリーセルをリセットすることが、前記選択されたメモリーセルの前記ワード線に第１負バイアスを供給することと、前記第１ビット線および第２ビット線に接地バイアスを供給することとを含み、前記選択されたメモリーセルの前記第１ビット部分をプログラムすることが、前記選択されたメモリーセルの前記ワード線に第１正バイアスを供給することと、前記選択されたメモリーセルの前記第１ビット部分に第２負バイアスを供給することと、前記選択されたメモリーセルの前記第２ビット部分に接地バイアスを供給することとを含むものである。
【００１３】
同じく、この発明が提供するメモリーデバイスの操作方法は、メモリーデバイスの操作方法であって、前記メモリーデバイスが、半導体基板と、前記基板中に形成された多数の不連続なビット線とを含み、前記多数の不連続な各ビット線が相互に分離された多数の拡散領域および前記基板上に形成された多数のワード線を含み、そのうち、前記多数のワード線ならびに前記多数の不連続なビット線が多数のメモリーセルを定義し、各メモリーセルが１つのワード線および不連続なビット線の多数の拡散領域のうち２連続のものに対応し、各不連続なビットが第１端ならびに第２端を有するものにおいて、前記方法が、メモリーセルを選択することと、選択されたメモリーセルを操作することとからなり、前記メモリーセルを選択することが、ターンオン電圧を選択されたメモリーセルの前記ワード線を除く全ての多数のワード線に供給することと、接地バイアスを前記選択されたメモリーセルの前記不連続なビット線を除く多数のビット線の全ての前記第１端および前記第２端に供給することとを包含するものである。
【００１４】
この発明が提供するメモリーデバイスは、半導体基板と、前記半導体基板中に形成される多数の不連続なビット線であって、各不連続なビット線が相互分離された多数の拡散領域を含むものと、前記基板上に形成される第１絶縁層と、前記第１絶縁層上に形成される捕獲層と、前記捕獲層上に形成される第２絶縁層と、前記第２絶縁層上に形成される多数のワード線とを包含し、そのうち、前記多数のワード線および前記多数のビット線が多数のメモリーセルを定義し、各メモリーセルが１つのワード線および前記不連続なビット線の前記多数の拡散領域のうち２連続のものに対応し、かつ各メモリーセルが前記対応するワード線および前記対応する２連続の拡散領域により形成されるトランジスターを含むものである。
【００１５】
同じく、この発明が提供するメモリーデバイスは、ｎ型基板と、前記基板中に形成され第１ビット線に対応する第１ｐ型拡散領域と、前記基板中に形成され第２ビット線に対応する第２ｐ型拡散領域と、前記第１ｐ型拡散領域および前記第２ｐ型拡散領域間の前記基板の一部分として定義されるチャネル領域と、前記チャネル領域上に形成される第１絶縁層と、前記第１絶縁層上に形成される捕獲層と、前記捕獲層上に形成される第２絶縁層と、前記第２絶縁層上に形成され１つのワード線に対応する制御ゲートとを包含し、そのうち、前記捕獲層が情報の第１ビットを保存するための第１部分ならびに情報の第２ビットを保存するための第２部分を含むものである。
【００１６】
同じく、この発明が提供するメモリーデバイスは、半導体基板と、それぞれ前記基板中に形成される１つの拡散領域を含む多数のビット線と、前記基板上に形成される第１絶縁層と、前記第１絶縁層上に形成される捕獲層と、前記捕獲層上に形成される第２絶縁層と、前記第２絶縁層上に形成される多数のワード線とを包含し、そのうち、前記した多数のワード線および前記した多数のビット線が多数のメモリーセルを定義し、各メモリーセルが１つのワード線および２つの隣接するビット線に対応し、そのうち、各メモリーセルが前記対応するワード線ならびに前記２つの隣接するビット線により形成される１つのトランジスターを含むものである。
【発明の効果】
【００１７】
この発明にかかるメモリーデバイスの操作方法およびメモリーデバイスは、従来技術と比較して、次のような優れた点がある。
１．エレクトロン（電子）注入効果は、通常、ホール注入より優れているので、この発明のメモリーデバイスは、ホール注入によりプログラムまたは消去を行うメモリーデバイスと比べて高い効率ならびに速度を備えている。ゲート電流のドレイン電流に対する比率を計測すると、エレクトロン（電子）注入効果は１０−２に達することができる。
２．エレクトロン（電子）トンネリングがトンネル酸化層に対して引き起こす損傷はホールトンネリングよりも少ないので、この発明のメモリーデバイスは、比較的良好な情報保持特性を備えている。
３．この発明のメモリーデバイスは、第１電子トンネリングおよび第２電子トンネリング間のバランスを達成することでリセットまたは消去されるので、メモリーデバイスが捕獲層に発生する可能性のあるキャリアをプラズマ放射（plasma radiation）する必要がない。
４．この発明にかかるメモリーデバイスは、メモリーセルが他のメモリーセルと同一ワード線および少なくとも１ビット線を共用することがないので、メモリーセルの読み出し又はプログラム期間に隣接するメモリーセルに対する撹乱（disturbance ）が大幅に減少する。
【発明を実施するための最良の形態】
【００１８】
以下、この発明を実施するための最良の形態を図面に基づいて説明するが、以下の図面中において、同一または類似部分には同一の符号を使用する。また、この発明は、新規なフラッシュメモリーデバイスを提供するものであって、それは、エネルギーバンド間トンネリング誘導ホットエレクトロン注入（Band-To-Band Tunneling induced Hot Electron injection = BTBTHE）を利用した方法であり、このようなメモリーデバイスは、メモリーセルマトリックスを含むメモリーアレイを包含することができる。
【００１９】
図２は、この発明にかかる模範的なメモリーセル２００のセル構造を示す要部断面説明図である。図２において、半導体基板２０２が提供され、その中に２つの拡散領域２０４，２０６を備えている。半導体基板２０２は、シリコンのような従来の半導体材料をいずれも含むことができる。その一方で、半導体基板２０２は、ｎ型不純物をドープしたものであり、拡散領域２０４，２０６は、ｐ型不純物をドープしたものである。多層ゲート構造２１０は、半導体基板２０２中のソース２０４およびドレイン２０６間に定義されたチャネル領域２０８上に形成される。ゲート構造２１０は、第１絶縁層２１２と、捕獲層（trapping layer）２１４と、第２絶縁層２１６と、制御ゲート２１８とを含む。第１絶縁層２１２は酸化シリコンを含み、捕獲層２１４は窒化シリコンを含み、第２絶縁層２１６は酸化シリコンを含み、制御ゲート２１８は多結晶シリコン、金属、金属シリサイドまたはそれらの組み合わせを含むことができる。従って、メモリーデバイス２００は、ｐ型ＭＯＳトランジスターであり、拡散領域２０４，２０６をそれぞれそのソースおよびドレインとするものである。
【００２０】
一方、制御ゲート２１８は、メモリーアレイの１ワード線に対応し、ソース２０４およびドレイン２０６は、メモリーアレイのビット線に対応する。従って、各メモリーセルは、１つの対応するワード線および一対の対応するビット線、あるいは第１ビット線および第２ビット線を有している。
【００２１】
図２は、メモリーセル２００がプログラムされる前の捕獲層２１４中のエレクトロン（電子）分布概観を示しているが、このエレクトロン（電子）分布は、実際の寸法に基づくものではない。また、ＭＯＳ構造は、通常、対称となっており、ソースおよびドレインが入れ替え可能である。従って、前述あるいは後述の説明において、メモリーセル２００のソースおよびドレイン、または第１および第２ビット線は、入れ替えが可能であり、その機能または発明の範囲に影響を及ぼさない。
【００２２】
捕獲層２１４が非導電性であるから、キャリアが捕獲層２１４中へトンネルインする時、キャリアが捕獲されて相対的に移動不可能になる。制御ゲート２１８、ソース２０４およびドレイン２０６上のバイアスを制御することによって、捕獲層２１４のどの部分へキャリアをトンネルインさせるかを制御可能であり、捕獲層２１４が２つの部分、つまり第１ビットおよび第２ビットに分割されて、それぞれが１ビットの情報を保存する。第１ビットは、第１ビット線またはソース２０４に隣接する捕獲層２１４の一部分に対応し、第２ビットは、第２ビット線またはドレイン２０６に隣接する捕獲層２１４の一部分に対応する。キャリアを捕獲層２１４のどの部分へトンネルインさせるかを制御することによって、第１ビットおよび第２ビットをそれぞれプログラム、読み出しまたは消去することができる。ＭＯＳ構造のソースおよびドレインは、通常、入れ替え可能なので、メモリーセル２００の第１ビットのプログラムまたは読み出し方法もまた第２ビットのプログラムまたは読み出しに応用できる。従って、ここでは、第１ビットに用いられる方法だけを説明する。
【００２３】
次に、図３Ａ〜３Ｅおよび図４に基づいて、メモリーセル２００の操作を説明する。図３Ａにおいて、メモリーセル２００は、先ず、第１バイアスセットをいずれに供給するかによってリセットされる。具体的には、ワード線または制御ゲート２１８が高い負電圧、例えば−２０Ｖにバイアスされ、第１ビット線またはソース２０４、および第２ビット線またはドレイン２０６が接地される。基板２０２もまた接地される。このようにすると、強い垂直電場がゲート構造２１０を貫いて発生する。強い電場のもと、２つのエレクトロン（電子）トンネリングプロセス（electron tunneling process）が発生する。第１トンネリングプロセスにおいて、電子が制御ゲート２１８から第２絶縁層２１６を経て捕獲層２１４へトンネルインする。第２トンネリングプロセスにおいて、電子が捕獲層２１４から第１絶縁層２１２を経てトンネルアウトしてチャネル領域２０８へ至る。メモリーセル２００のリセット状態として定義される２つのトンネリングプロセス間に１つの動態バランスを達成することができる。一方、動態バランスのもと、捕獲層２１４中の電子濃度がメモリーデバイス２００のしきい値電圧（threshold voltage = Vth ）を正にする。従って、Ｖｇ −Ｖｄ ＜ＶｔｈまたはＶｇ −Ｖｓ ＜Ｖｔｈであればメモリーデバイス２００がオンとなり、Ｖｇ は制御ゲート２１８のバイアス、Ｖｄ はドレイン２０６のバイアス、Ｖｓ はソース２０４のバイアスである。従って、メモリーデバイス２００は、リセット状態において空乏モード（depletion mode）のＭＯＳトランジスターである。
【００２４】
図３Ｂにおいて、メモリーセル２００の第１ビットは、第２バイアスセットをどこへ供給するかによってプログラムされるが、図３Ｂではワード線または制御ゲート２１８が正電圧、例えば５Ｖにバイアスされ、メモリーセル２００の第１ビット線またはソース２０４が負電圧、例えば−５Ｖにバイアスされ、メモリーセル２００の第２ビット線またはドレイン２０６および基板２０２が接地される。このようにして、ソース２０４および基板２０２間の接合が反対方向へバイアスされ、その間に深い空乏領域を生成する。深い空乏領域によって強い電場が接合部分を貫くので、電子がソース２０４の側面のバランスバンドから基板２０２側面の伝導バンドへトンネルし、第１ビット線および第２ビット線へのバイアスにより生成された電場によってチャネル領域２０８に沿って加速される。電子がチャネル領域２０８に沿って加速され高いエネルギーに達した時、正の制御ゲートバイアスによる垂直電場がチャネル領域２０８から幾つかの電子を引っ張り出して、これらの電子を捕獲層２１４中に注入する。言い換えれば、電子が第１絶縁層２１２を経て捕獲層２１４中へトンネルインする。電子は、大部分のエネルギーをソース２０４または第１ビット線の近隣から獲得するので、第１ビット線に隣接した捕獲層２１４の部分へトンネルインする。従って、捕獲層２１４のその部分において、電子の分布概観が電子密度のより高いものへと変更される。説明を容易にするために、プログラムされたビットのしきい値電圧Vth1は、メモリーセルの制御ゲートおよびそのビット線に近いチャネルの生成に必要な対応するビット線間のポテンシャルドロップ（potential drop）として定義される。上述したプログラム方法に基づいて、メモリーセル２００の第１ビットがプログラムされる時、ソース２０４に近い捕獲層２１４中の電子濃度が増大する。従って、ソース−基板接合に近いチャネル領域２０８中に容易にｐ型チャネルが生成されやすくなる。言い換えれば、Ｖｔｈ１ がＶｔｈより高くなる。一方、リセット状態におけるメモリーセル２００の第１ビットおよび第２ビットがともにロジックロー状態または”０”と考えられ、上述した方法によるプログラミングの後は、プログラムされたビットが”１”またはロジックハイ状態と考えられる。プログラム操作期間において、メモリーセル２００がオフであるから、リーク電流は極めて小さい。
【００２５】
メモリーセル２００の第１ビットを読み出すために、第３バイアスセットがいずれかへ供給される。具体的には、図３Ｃに示すように、ワード線または制御ゲート２１８が正電圧、例えば２．５Ｖにバイアスされ、第１ビット線またはソース２０４が接地され、第２ビット線またはドレイン２０６が負電圧、例えば−１．６Ｖにバイアスされる。ソース２０４およびドレイン２０６間のバイアス差異のためにメモリーセル２００の外部の検出回路（図示せず）がチャネル領域２０８を通過する電流を検出する。一方、制御ゲート２１８のバイアスおよびソース２０４のバイアス間の差異はＶｔｈ１ およびＶｔｈの間、つまりＶｔｈ＜Ｖｇ −Ｖｓ ＜Ｖｔｈ１ である。従って、もしプログラムされていれば第１ビットがオンとなり、それがリセット状態であればオフとなる。メモリーセル２００を通過する電流を検出することによって、第１ビットがプログラムされているか否かを決定することができる。
【００２６】
図３Ｄは、メモリーデバイス２００の第２ビットをプログラムするバイアス条件を示している。図３Ｄにおいて、第２ビットは、第１ビットと同一のやり方でプログラムされるため、ここでは、改めて詳述しない。
【００２７】
メモリーセル２００を消去するために、図３Ｅに示すように、第４バイアスセットがいずれかへ供給される。一方、第４バイアスセットは、第１バイアスセットと同じ、つまりワード線または制御ゲート２１８が高い負電圧、例えば−２０Ｖにバイアスされ、全部の第１ビット線またはソース２０４、第２ビット線またはドレイン２０６および基板２０２が接地される。これらのバイアス条件のもと、前述した２つのエレクトロン（電子）トンネリングプロセス間で同様な動態バランスが達成され、メモリーセル２００がリセット状態に復帰する。
【００２８】
図４は、この発明にかかるリセット操作期間および消去操作期間でのメモリーセルのしきい値電圧変動のシミュレーション結果を示す説明図であり、そのうち、円形○は、リセット操作期間での時間のしきい値電圧に対する変動を示し、三角形△は、消去操作期間での１プログラムビットしきい値電圧変動を示す。このシミュレーションは、第１絶縁膜２１２の厚さが５４Åであり、捕獲層２１４の厚さが６０Åであり、第２絶縁層２１６の厚さが９０Åであると仮定している。
【００２９】
図４において、リセット操作の前に、メモリーセルがエンハンストモードｐ−ＭＯＳを含むことができ、かつ、そのしきい値電圧がマイナス、例えば、ほぼ−１．３Ｖであることができる。リセット後には、しきい値電圧がプラス値、例えば、ほぼ１．５Ｖにシフトする。もしもメモリーセルの１ビットがプログラムされていたら、そのビットのしきい値電圧は、ほぼ３Ｖである。プログラムビットが消去された後、そのしきい値電圧がリセット状態の値、つまり、ほぼ１．５Ｖに復帰する。図４は、また、リセットまたは消去後のしきい値電圧の時間に対する関係曲線を示しており、上述したように、メモリーセルがリセットまたは消去された後、２つのエレクトロン（電子）トンネリングプロセス間で同様な動態バランスが達成される。
【００３０】
一方、制御ゲート２１８は、Ｎ＋ ポリシリコン、Ｐ＋ ポリシリコンまたは金属層を含むことができる。他方、制御ゲート２１８の金属は、高い仕事関数（work function ）を備えて、制御ゲート２１８および第２絶縁層２１６間にバリヤー（barrier ）を発生させることができる。このようなバリヤーは、電子が制御ゲート２１８から捕獲層２１４へ注入されることを阻止するものである。また一方で、第２絶縁層２１６は、高誘電材料、例えば酸化アルミニウム（Ａｌ２ Ｏ３ ）を含むことができ、リセットまたは消去期間にその電場を低減することができる。さらに一方で、捕獲層２１４は、他の捕獲材料、例えば酸化アルミニウム（Ａｌ２ Ｏ３ ）または酸化ハフニウム（ＨｆＯ２ ）を含むことができる。また、第１絶縁層２１２の厚さは、消去速度および保持特性間で良好なバランスを得るように制御される必要がある。第１絶縁層２１２が薄い時、メモリーセル２００の消去が早くなり、かつ保持時間が短くなる。第１絶縁層２１２が厚い時、メモリーセル２００の消去が遅くなり、かつ保持時間が長くなる。
【００３１】
同じく、この発明に基づいて、多数のメモリーセル２００がメモリーアレイ（memory array）として形成される。メモリーアレイがバーチャル接地アレイ（virtual ground array）として形成され、その中ではビット線が拡散領域に埋設され、かつワード線がゲートコンタクト、例えばポリシリコンストライプ（polycrystalline sillicon stripe ）となる。一列のメモリーセルが同一ビット線または埋設拡散領域を共用し、一行のメモリーセルが同一ワード線を共用する。従って、メモリーアレイは、コンタクトレス（contact-less）であり、いかなるフィールド分離（field isolation ）も必要としないので、この発明は、高密度のメモリーデバイスを実現することができる。
【００３２】
図５は、バーチャル接地アレイに配列された多数のメモリーセルを含むメモリーデバイス５００を示す平面図である。メモリーデバイス５００は、多数のワード線Ｗ１，Ｗ２，Ｗ３，Ｗ４、…および多数のビット線Ｂ１，Ｂ２，Ｂ３，…を含む。ワード線およびビット線の交差点には多数のメモリーセルが定義され、かつ各メモリーセルがメモリーセル２００のような同一構造を備えている。例えば、メモリーセルＡは、ワード線Ｗ２およびビット線Ｂ１，Ｂ２で定義され、メモリーセルＡのゲートがワード線Ｗ２に対応し、メモリーセルＡのソースがビット線Ｂ１に対応し、メモリーセルＡのドレインがビット線Ｂ２に対応している。メモリーセルＢは、ワード線Ｗ１およびビット線Ｂ２，Ｂ３で定義される。メモリーセルＣは、ワード線Ｗ１およびビット線Ｂ１，Ｂ２で定義される。図５に示すように、メモリーデバイス５００の各メモリーセルは、２ビットの情報を含み、その対応する保存位置をBit-1,Bit-2 で示す。
【００３３】
この発明の読み出し方式又はプログラム方式を使用することにより、メモリーデバイス５００の撹乱（disturbance ）を低減することができる。例えば、セルＡのBit-1 をプログラムする時、ビット線Ｂ１が接地され、ビット線Ｂ２が−５Ｖにバイアスされ、ワード線Ｗ２が５Ｖにバイアスされ、他のワード線Ｗ１，Ｗ３，Ｗ４が接地されている。このようなバイアス条件のもと、セルＡのBit-1 がプログラムされ、セルＣのBit-1 は、そのワード線のバイアスが０Ｖであるので撹乱（disturbance ）から保護される。セルＢのBit-2 を撹乱（disturbance ）から保護するために、ビット線Ｂ３が−３Ｖにバイアスされ、それによりセルＢ中のエレクトロン（電子）注入が阻止される。
【００３４】
図６は、この発明にかかる別なメモリーデバイス６００を示す平面図であり、図７は、図６のライン６−６’に沿って示したメモリーデバイス６００の要部断面図である。メモリーデバイス６００は、多数のワード線Ｗ１，Ｗ２，Ｗ３などを含んでいる。メモリーデバイス６００は、さらに、図６および図７に”Ｓ／Ｄ”で表示され、かつ相互に分離された多くの拡散領域を含んでいる。拡散領域”Ｓ／Ｄ”は、多数の列に配列され、各列が不連続ビット線を形成している。詳述すると、各ワード線下面に直接位置し、かつ隣接する拡散領域”Ｓ／Ｄ”間の基板領域をこれら拡散領域間のチャネル領域とするものである。図６に示すように、メモリーデバイス６００は、多数の不連続ビット線Ｂ１，Ｂ２，Ｂ３などを含み、各不連続ビット線Ｂ１，Ｂ２，Ｂ３などが一定数量の相互分離された拡散領域”Ｓ／Ｄ”を含んでいる。従って、各ワード線および１不連続ビット線の２連続拡散領域”Ｓ／Ｄ”が１つのトランジスター、またはメモリーデバイス６００のメモリーセルを形成し、連続するトランジスターが直列接続されている。各トランジスターが同一の不連続ビット線に沿って他のトランジスターと１つの拡散領域を共有している。説明に便利なように、図６に示す各メモリーセルにおいて、２つの拡散領域”Ｓ／Ｄ”の内の上側の１つがソースであり、２つの拡散領域”Ｓ／Ｄ”の内の下側の１つがドレインであると仮定してみれば、所属する技術分野において通常の知識を有する者ならば「上側」および「下側」は、図６に示したメモリーデバイスの方向に関連する記述用語に過ぎないことが分かるであろう。各メモリーセルが２ビットの情報を保存し、第１ビットBit-1 がソースに隣接したものであり、第２ビットBit-2 がドレインに隣接したものである。図６に示すように、セルＡがワード線Ａおよび不連続ビット線Ｂ２によって接続され、セルＢがワード線Ｗ１および不連続ビット線Ｂ２によって定義される。メモリーデバイス６００の各不連続ビット線は、上端および下端を含み、異なるバイアスが上端および下端に供給される。一方、図７に示すように、各ワード線は、第１絶縁層６１２と、捕獲層６１４と、第２絶縁層６１６と、制御ゲート６１８とを含むゲート構造６１０を有している。第１絶縁層６１２が酸化シリコンを含み、捕獲層６１４が窒化シリコンを含み、第２絶縁層６１６が酸化シリコンを含み、制御ゲート６１８が多結晶シリコン、金属、金属シリサイドまたはそれらの組み合わせを含むことができる。
【００３５】
メモリーデバイス６００のメモリーセルを選択するために、例えば、セルＡの場合、Ｗ２を除く全てのワード線にターンオン電圧がバイアスされ、Ｂ２を除く全ての不連続ビット線が上端ならびに下端とも接地される。一方、メモリーセルのトランジスターがｐ型ＭＯＳ構造トランジスターであり、ターンオン電圧が負電圧、例えば−７Ｖである。従って、不連続ビット線Ｂ２に沿った全てのトランジスターがセルＡを除いてターンオンされる。
【００３６】
そして、セルＡをプログラム／消去／読み出しするために、各バイアスセットがワード線Ｗ２および不連続ビット線Ｂ２に供給される。例えば、セルＡのBit-1 をプログラムするために、ワード線Ｗ２が５Ｖにバイアスされ、不連続ビット線Ｂ２の上端が負電圧、例えば−５Ｖにバイアスされ、不連続ビット線Ｂ２の下端が接地される。不連続ビット線Ｂ２に沿った他の全てのトランジスターがターンオンされ、セルＡのソースが−５Ｖにバイアスされ、セルＡのドレインが０Ｖにバイアスされるので、このようなバイアス条件のもと、セルＡのBit-1 がプログラムされる。同様に、異なるバイアスセットがワード線Ｗ２および不連続ビット線Ｂ２の各端に供給されてセルＡのBit-1 を読み出し又は消去する。
【００３７】
隣接するメモリーセルが同一ワード線および１ビット線を共用していた従来のメモリーデバイス構造と比較すると、メモリーデバイス６００は、メモリーセルが他のメモリーセルと同一ワード線および少なくとも１ビット線を共用することがないので、メモリーセルの読み出し期間又はプログラム期間に隣接するメモリーセルに対する撹乱（disturbance）が大幅に減少する。
【００３８】
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【００３９】
【図１】従来のフラッシュメモリーアレイ回路構成およびそのリーク電流問題を示す平面図である。
【図２】この発明にかかるメモリーセル構造を示す要部断面図である。
【図３Ａ】図２に示したメモリーセルの操作方法を示す要部断面図である。
【図３Ｂ】図２に示したメモリーセルの操作方法を示す要部断面図である。
【図３Ｃ】図２に示したメモリーセルの操作方法を示す要部断面図である。
【図３Ｄ】図２に示したメモリーセルの操作方法を示す要部断面図である。
【図３Ｅ】図２に示したメモリーセルの操作方法を示す要部断面図である。
【図４】この発明にかかるメモリーセルのリセット・消去期間におけるしきい値電圧変動のシミュレーション結果を示す説明図である。
【図５】この発明にかかるメモリーデバイスの第１実施例を示す平面説明図である。
【図６】この発明にかかるメモリーデバイスの第２実施例を示す平面説明図である。
【図７】図６のライン６−６’に沿って示したメモリーデバイスの要部断面図である。
【符号の説明】
【００４０】
２００  メモリーデバイス（メモリーセル）
２０２  基板
２０４  ソース（拡散領域）
２０６  ドレイン（拡散領域）
２０８  チャネル領域
２１０，６１０  ゲート構造
２１２，２１６，６１２，６１６  絶縁層
２１４，６１４  捕獲層
２１８，６１８  制御ゲート
５００，６００  メモリーデバイス
Ａ，Ｂ，Ｃ，Ｄ，２００  メモリーセル
Ｂ１，Ｂ２，Ｂ３  ビット線
Ｗ１，Ｗ２，Ｗ３，Ｗ４  ワード線
【図１】
2005347755.tif 000003
【図２】
2005347755.tif 000004
【図３Ａ】
2005347755.tif 000005
【図３Ｂ】
2005347755.tif 000006
【図３Ｃ】
2005347755.tif 000007
【図３Ｄ】
2005347755.tif 000008
【図３Ｅ】
2005347755.tif 000009
【図４】
2005347755.tif 000010
【図５】
2005347755.tif 000011
【図６】
2005347755.tif 000012
【図７】
2005347755.tif 000013
【外国語明細書】
2005347755000001.pdf