(57)【要約】【課題】  少なくとも一つのストレージノードを有する半導体装置およびその製造方法を提供する。【解決手段】  前記半導体装置およびその製造方法は半導体基板の上部にモールディング膜が覆い被され、該モールディング膜を貫通する、少なくとも一つのストレージコンタクトホールが配置される。そして、該ストレージコンタクトホールを埋め込むストレージノードおよび犠牲膜パターンを形成するが、該ストレージノードはモールディング膜および犠牲膜パターンから囲まれてそのノードの上面が露出される。該犠牲膜パターンおよびモールディング膜を有する半導体基板上にフォトレジスタ膜が覆い被され、該フォトレジスタ膜はストレージノードに対応するストレージ開口部を有する。このとき、該ストレージ開口部はストレージノードを露出させる。前記フォトレジスタ膜を、エッチングマスクを用いてストレージ開口部を介してストレージノードにエッチング工程を実施するが、該エッチング工程は、ストレージノードを部分除去する。【選択図】  図２６
2005150751.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、
前記半導体基板の上部に形成され、基底部および前記基底部の縁から上部に向って延長されたシリンダ型の側壁で構成されたストレージノードと、を含み、
前記側壁の少なくとも一部はリセスされることを特徴とする半導体装置。
【請求項２】
前記側壁は、互いに向き合う二組の第１ないし第４側壁で構成され、その側壁の中で少なくとも一つが異なる側壁と比べて高さが低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリンダ型の側壁は、傾斜されたプロファイルを有し、該側壁の上部の直径がその下部の直径よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ストレージノードの基底部と前記半導体基板との間に、
前記半導体基板上に覆われたビットライン層間絶縁膜と、
前記ビットライン層間絶縁膜上に配置されてビットラインおよびビットラインキャッピング膜パターンが順に積層された隣接な二つのビットラインパターンと、
前記ビットラインパターンとの間および前記ビットライン層間絶縁膜に配置されて前記基底部および前記半導体基板に電気的に接続される埋立コンタクトホールパッドと、
をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ビットライン層間絶縁膜および前記基底部との間に、
前記ビットライン層間絶縁膜上で、前記ビットラインパターンを覆い、前記埋立コンタクトホールパッドを囲む埋立層間絶縁膜と、
該埋立層間絶縁膜上に形成されて前記基底部を囲むエッチング阻止膜と、
をさらに含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ストレージノードは、前記埋立コンタクトホールパッドと同じエッチング率を有する導電膜を含むことを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記エッチング阻止膜は、前記埋立層間絶縁膜と異なるエッチング率を有する絶縁膜をさらに含むことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記埋立層間絶縁膜は、前記ビットライン層間絶縁膜と同じエッチング率を有する絶縁膜をさらに含むことを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記ビットラインパターンとの間に、
前記埋立コンタクトホールに接触され前記ビットラインパターンの側壁を覆うビットラインスペーサをさらに含むことを特徴とする請求項４に記載の半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板上部に行および列に沿って二次元で配列された複数のシリンダ型のストレージノードとを含み、該ストレージノードのそれぞれは、前記行に平行であり互いに向き合う第１および第２側壁と共に、前記列に平行であり互いに向き合う第３および第４側壁を有し、前記ストレージノードの前記第１および第２側壁の中で、少なくともどれか一つは前記第３および第４側壁の高さと比べて低いことを特徴とする半導体装置。
【請求項１１】
前記ストレージノードは、前記第１ないし第４側壁の上部の幅が、下部の幅よりも大きい傾斜されたプロファイルを有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
半導体基板と、
前記半導体基板の上部に形成され、基底部および該基底部の縁から上部に向って延長されたシリンダ型の側壁で構成された複数のストレージノードとを含み、前記ストレージノードのそれぞれは、その側壁の縁に沿って同じ高さを有し、それらの中の隣接された二つは互いに異なる高さの側壁を有することを特徴とする半導体装置。
【請求項１３】
前記ストレージノードの基底部と前記半導体基板との間に、
前記半導体基板上に覆われたビットライン層間絶縁膜と、
前記ビットライン層間絶縁膜上に配置されて順に積層されたビットラインおよびビットラインキャッピング膜パターンからなるビットラインパターンと、
前記ビットラインパターンの間および前記ビットライン層間絶縁膜に配置されて前記基底部および前記半導体基板に電気的に接続される埋立コンタクトホールパッドと、
をさらに含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ビットライン層間絶縁膜と前記基底部との間に、
前記ビットライン層間絶縁膜上で前記ビットラインパターンを覆い、前記埋立コンタクトホールパッドを囲む埋立層間絶縁膜と、
前記埋立層間絶縁膜上に形成されて前記基底部を囲むエッチング阻止膜と、
をさらに含むことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記ストレージノードは、前記埋立コンタクトホールパッドと同じエッチング率を有する導電膜を含むことを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記エッチング阻止膜は、前記埋立層間絶縁膜と異なるエッチング率を有する絶縁膜をさらに含むことを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記埋立層間絶縁膜は、前記ビットライン層間絶縁膜と同じエッチング率を有する絶縁膜をさらに含むことを特徴とする請求項１４に記載の半導体装置。
【請求項１８】
前記ビットラインパターンとの間に、
前記埋立コンタクトホールに接触され、前記ビットラインパターンの側壁を覆うビットラインスペーサをさらに含むことを特徴とする請求項１３に記載の半導体装置。
【請求項１９】
半導体基板と、
前記半導体の上部に行および列に沿って二次元で配列された複数のシリンダ型のストレージノードとを含み、該ストレージノードは偶数の行に沿って配列された第１グループのストレージノードおよび奇数に沿って配列された第２グループのストレージノードで構成され、前記第１グループのストレージノードは、前記第２グループのストレージノードよりも高さが低いことを特徴とする半導体装置。
【請求項２０】
前記ストレージノードは、上部の幅が下部の幅よりも大きい、傾斜されたプロファイルを有することを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
半導体基板と、
前記半導体基板の上部に行および列に沿って二次元で配列された複数のシリンダ型のストレージとを含み、該ストレージノードは奇数の行および奇数の列と共に、偶数の行および偶数の列が交差する部位に位置した第１グループのストレージノードと、奇数の行および偶数の列と共に偶数の行および奇数の列が交差する部位に位置して、前記第１グループのストレージノードの隣接する第２グループのストレージノードで構成され、前記第１グループのストレージノードは、前記第２グループのストレージノードよりも高さが低いことを特徴とする半導体装置。
【請求項２２】
前記ストレージノードは、上部の幅が下部の幅より大きい、傾斜されたプロファイルを有することを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
半導体基板の上部にモールディング膜を形成し、
前記モールディング膜を貫通するストレージコンタクトホールを形成し、
前記ストレージコンタクトホールに順に積層されたコンフォーマルなストレージノードおよび犠牲膜パターンを形成し、前記ストレージノードの上面は、前記モールディング膜と前記犠牲膜パターンとの間に露出されるように形成し、
前記犠牲膜パターンおよび前記モールディング膜を有する半導体基板上にフォトレジスト膜を形成し、該フォトレジスト膜はストレージ開口部を有するように形成し、
前記フォトレジスト膜をエッチングマスクとして用いて、前記ストレージ開口部を介して前記ストレージノードにエッチング工程を実施することを含み、
前記ストレージ開口部は、前記ストレージノードの上面を露出させ、前記エッチング工程は前記ストレージノードを部分除去することを特徴とする半導体装置の製造方法。
【請求項２４】
前記ストレージノードは、そのノードの上部の直径が下部の直径より大きい、傾斜されたプロファイルを有するように形成することを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記ストレージノードは、互いに向き合う二組の第１ないし第４側壁で構成されることを含み、
前記ストレージ開口部は、その側壁の中で、少なくとも一つに重なって、前記ストレージノードの上面を露出させることを特徴とする請求項２３に記載の半導体装置製造方法。
【請求項２６】
前記ストレージノードは、互いに向き合う二組の第１ないし第４側壁で構成されることを含み、
前記ストレージ開口部は、前記側壁の中、互いに向き合う一組に重なって、前記ストレージノードの上面を露出することを特徴とする請求項２３に記載の半導体装置製造方法。
【請求項２７】
前記ストレージノードは、互いに向き合う二組の第１ないし第４側壁で構成されることを含み、
前記ストレージ開口部は、前記側壁の中で互いに向き合う一組に同時に重なって、前記ストレージノードの上面を露出することを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２８】
前記犠牲膜のパターンは、前記モールディング膜と同じエッチング率を有する絶縁膜で形成することを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２９】
前記ストレージノードは、導電膜で形成することを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項３０】
前記モールディング膜を形成する前に、
前記モールディング膜の下にエッチング阻止膜を形成することをさらに含み、
前記ストレージコンタクトホールは、前記エッチング阻止膜に延長されるように形成することを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項３１】
前記エッチング工程を実施した後に、
前記ストレージ開口部を有するフォトレジスト膜を除去し、
前記ストレージノードを前記半導体基板の上部に残し、同時に前記犠牲膜のパターンおよび前記モールディング膜を除去することをさらに含むことを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項３２】
前記ストレージノードおよび前記犠牲膜パターンを形成することは、
前記ストレージコンタクトホールを有する半導体基板上にストレージノード膜をコンフォーマルに形成し、
前記ストレージノード膜上に前記ストレージコンタクトホールを埋める犠牲膜を形成し、
前記モールディング膜の上面が露出されるまで平坦化工程を実施して、前記犠牲膜および前記ストレージノード膜を連続的にエッチングすることをさらに含むことを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項３３】
前記エッチング工程は、前記モールディング膜および前記犠牲膜パターンについてエッチング選択比を有することを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項３４】
前記モールディング膜を形成する前に、
ビットラインの層間絶縁膜を有する半導体基板上に隣接な二つのビットラインパターンを形成し、
前記ビットラインパターンを覆う埋立層間絶縁膜を形成し、
前記埋立層間絶縁膜を介して、前記ビットラインパターンとの間の所定の領域に埋立コンタクトホールを形成し、
前記埋立コンタクトホールを埋立コンタクトホールパッドで埋めることをさらに含み、
前記埋立コンタクトホールパッドは、それぞれが前記ストレージノードと電気的に接続し、同時にそのパッドの上部で前記ストレージ開口部と重なることを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項３５】
半導体基板の上部にモールディング膜を形成し、
前記モールディング膜を貫通する複数のストレージコンタクトホールを形成し、
前記ストレージコンタクトホールに順に積層されたコンフォーマルなストレージノードおよび犠牲膜パターンを形成し、前記ストレージノードの上面は、前記モールディング膜と前記犠牲膜パターンとの間に露出されるように形成し、
前記犠牲膜パターンおよび前記モールディング膜を有する半導体基板上にフォトレジスト膜を形成し、該フォトレジスト膜はストレージ開口部を有するように形成し、
前記フォトレジスト膜をエッチングマスクとして用いて、前記ストレージ開口部を介して、前記ストレージノードにエッチング工程を実施することを含み、
前記ストレージ開口部は、前記ストレージノードの上面を露出させるように形成し、前記エッチング工程は前記ストレージノードを部分除去することを特徴とする半導体装置の製造方法。
【請求項３６】
前記ストレージノードのそれぞれは、そのノードの上部の直径が下部の直径よりも大きい、傾斜されたプロファイルを有するように形成することを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項３７】
前記ストレージノードは、前記半導体基板の上部に行および列に沿って二次元で配列して、そのノードのそれぞれが前記行に平行であり互いに向き合う第１および第２側壁と共に、前記列に平行であり互いに向き合う第３および第４側壁を有するように形成することを含み、前記ストレージ開口部は、前記第１ないし第４側壁の中でどれか一つに重なることを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項３８】
前記ストレージノードは、前記半導体基板の上部に行および列に沿って二次元で配列して、そのノードを偶数の行に沿って配列された第１グループのストレージノードと共に、奇数の行に沿って配列された第２グループのストレージノードで構成することを含み、前記ストレージ開口部は第１グループのストレージノードに重なることを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項３９】
前記ストレージノードは、前記半導体基板の上部に行および列に沿って二次元で配列して、そのノードを奇数の行および奇数の列と共に、偶数の行および偶数の列が交差する部位に位置した第１グループのストレージノードと共に、他の行および列が交差する部位に位置して第１グループのストレージノードに隣接な第２グループのストレージノードで構成することを含み、前記ストレージ開口部は第１ストレージノードに重なることを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項４０】
前記犠牲膜パターンは、前記モールディング膜と同じエッチング率を有する絶縁膜で形成することを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項４１】
前記ストレージノードは、導電膜で形成することを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項４２】
前記モールディング膜を形成する前に、
前記モールディング膜の下にエッチング阻止膜を形成することをさらに含み、
前記ストレージコンタクトホールは、前記エッチング阻止膜に延長されるように形成することを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項４３】
前記エッチング工程を実施した後に、
前記ストレージ開口部を有するフォトレジスト膜を除去し、
前記ストレージノードを前記半導体基板の上部に残し、同時に前記犠牲膜パターンおよび前記モールディング膜を除去することをさらに含むことを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項４４】
前記ストレージノードおよび前記犠牲膜パターンを形成することは、
前記ストレージコンタクトホールを有する半導体基板上にストレージノード膜をコンフォーマルに形成し、
前記ストレージノード膜上に前記ストレージコンタクトホールを埋める犠牲膜を形成し、
前記モールディング膜の上面が露出されるまで、平坦化工程を実施して、前記犠牲膜および前記ストレージノード膜を連続的にエッチングすることをさらに含むことを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項４５】
前記エッチング工程は、前記モールディング膜および前記犠牲膜パターンについてエッチング選択比を有することを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項４６】
前記モールディング膜を形成する前に、
ビットライン層間絶縁膜を有する半導体基板上にビットラインパターンを形成し、
前記ビットラインパターンを覆う埋立層間絶縁膜を形成し、
前記埋立の層間絶縁膜を貫通して、前記ビットラインパターンとの間の所定の領域に埋立コンタクトホールを形成し、
前記埋立コンタクトホールを埋立コンタクトホールパッドで埋めることをさらに含み、
前記埋立コンタクトホールパッドは、前記ストレージノードと電気的に接続し、同時にそのパッドの上部で前記ストレージ開口部と重なることを特徴とする請求項３５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するもので、詳しく説明すると、少なくとも一つのストレージノードを有する半導体装置およびその製造方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  Ｈａｖｉｎｇ  Ａｔ  Ｌｅａｓｔ  Ａ  Ｓｔｏｒａｇｅ  Ｎｏｄｅ  Ａｎｄ  Ｆａｂｒｉｃａｔｉｏｎ  Ｍｅｔｈｏｄｓ  Ｔｈｅｒｅｏｆ）に関する。
【背景技術】
【０００２】
一般的に、メモリ機能を有する半導体装置は、使用者が入力したデータをその装置に記録させるために、少なくとも一つの貯蔵体を有する。前記半導体装置をダイナミックラム（Ｄｙｎａｍｉｃ  ＲＡＭ）に限定すると、前記貯蔵体はキャパシタとも呼ばれる。該キャパシタは、下部電極（以下、ストレージノードと称する。）および上部電極で構成され、その電極との間に誘電膜が介在する。
【０００３】
前記キャパシタは、ストレージ（Ｓｔｏｒａｇｅ）ノードの構造によってプレーナ型、トレンチ型および積層型と共に、積層型を応用したシリンダ型で分類することができ、前記ダイナミックラムは、上述のように並べた順序のストレージノードの構造を有しながらデザインルールの縮小と共に集積度を増やしてきている。
【０００４】
また、前記シリンダ型の、少なくとも一つのストレージノードを有する半導体装置は、使用者からの安い価格に対する要望を満たせるために半導体基板上で大量で生産すると言う現実である。そのためにも、前記半導体装置は、縮小されたデザインルールを有し、ストレージノードとの間の電気的なブリッジなしで、半導体基板上でたくさんの数が確保されるべきである。
【０００５】
しかしながら、前記ストレージノードは、デザインルールが縮小される以前にも、そのノードとの間が半導体基板上で狭く形成されたために、半導体製造工程の影響を受けて、互いに電気的なブリッジが容易に形成された。しかも、前記ストレージノードはデザインルールの縮小と共に、半導体基板と接続する面積が小さいため半導体基板上にそのノードの傾斜（Ｌｅａｎｉｎｇ）現象に対する発生頻度も増加させた。
【０００６】
結果的に、前記ストレージノードに適用されるデザインルールは、半導体基板上で選択された一つのストレージノードの大きさおよびそのノードに隣接したストレージノードとの間隔を決定する。従って、該ストレージノードの
デザインルールを有し、そのノードの傾斜現象を防げる工程上の解決方案が必要である。
【０００７】
一方、「自己整列コンタクトエッチング技術を用いるＣＯＢ−ＤＲＡＭ（Ｃａｐａｃｉｔｏｒ−Ｏｖｅｒ−Ｂｉｔ−Ｌｉｎｅ  ＤＲＡＭ）を製造する方法」が特許文献１としてエリック・エス・ゼング（Ｅｒｉｋ  Ｓ．Ｊｅｎｇ）などにより開示されている。
【０００８】
該特許文献１によると、この方法は半導体基板とＣＯＢ構造を有するストレージノード（下部電極：Ｂｏｔｔｏｍ  Ｅｌｅｃｔｒｏｄｅｓ）間に自己整列コンタクトホールを形成することを含む。そして、該自己整列コンタクトホールを埋め込んだプラグを形成してＤＲＡＭセル（Ｃｅｌｌ）を製造する。
【０００９】
しかしながら、上述の方法は、隣接した二つのストレージ電極が同じ高さの側壁を有すると共に、互いに向い合うように形成する。これは、デザインルールの縮小と共に半導体製造工程からの影響で、ストレージノードの傾斜現象を避けることができないＤＲＡＭセルを供給する 。
【特許文献１】米国特許第６，１３６，６４３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようする技術的課題は、平面的な大きさの増加なしで、ストレージノード間のブリッジ（Ｂｒｉｄｇｅ）を防ぐのに適した半導体装置を供給することにある。
【００１１】
本発明が解決しようする他の技術的課題は、平面的な大きさの増加なしで、ストレージノード間の実質的な間隔を増加させることができる半導体装置の製造方法を供給することにある。
【課題を解決するための手段】
【００１２】
本発明の実施の形態は、少なくとも一つのストレージノードを有する半導体装置を供給する。
【００１３】
前記装置の第１実施の形態は、半導体基板およびその基板の上部に配置されたストレージノードを含む。該ストレージノードは、半導体基板の基底部および基底部の縁から上部に向って延長され、同時にシリンダ型の側壁として構成される。このときに前記ストレージノードは、少なくとも一部がリセス（Ｒｅｃｅｓｓ）される。
【００１４】
前記装置の第２実施の形態は、半導体基板およびその基板の上部に行と列に沿って二次元で配列された複数のシリンダ型のストレージノードを含む。該ストレージノードのそれぞれは、行に平行であり相互向い合う第１および第２側壁と共に、列に平行であり相互向い合う第３および第４側壁で構成される。このとき、前記ストレージノードの第１および第２側壁の中、少なくともどれか一つは第３および第４側壁の高さに比べて低い。
【００１５】
前記装置の第３実施の形態は、半導体基板およびその基板の上部に配置された複数のストレージノードを含む。該ストレージノードのそれぞれは、そのノードの基底部および基底部の縁から上部に向って延長されるシリンダ型の側壁を有し、該側壁は、その壁の縁に沿って同じ高さを有する。そして、前記ストレージノードの中の隣接された二つは、互いに対して異なる高さの側壁をなす。
【００１６】
前記装置の第４実施の形態は、半導体基板およびその基板の上部に行と列に沿って二次元で配列された複数のシリンダ型のストレージノードを含む。該ストレージノードは、偶数の行に沿って配列された第１グループのストレージノードおよび奇数の行に沿って配列された第２グループのストレージノードで構成される。このとき、前記第１グループのストレージノードは、第２グループのストレージノードよりも高さが低い。
【００１７】
前記装置の第５実施の形態は、半導体基板およびその基板の上部に行と列に沿って二次元で配列された複数のシリンダ型のストレージノードを含む。該ストレージノードは、奇数の行および奇数の列と共に、偶数の行および偶数の列が交わる部位に位置した第１グループのストレージノードと、その以外の行および列が交わる部位に位置して第１グループのストレージノードに隣接した第２グループのストレージノードで構成される。このとき、該第１グループのストレージノードは、第２グループのストレージノードよりも高さが低い。
【００１８】
本発明の実施の形態は、少なくとも一つのストレージノードを有する半導体装置の製造方法を供給する。
【００１９】
前記方法の第１実施の形態は、半導体基板の上部にモールディング膜を形成し、該モールディング膜にその膜を貫通するストレージコンタクトホールを形成することを含む。該ストレージコンタクトホールにコンフォーマルなストレージノードおよび犠牲膜パターンを順に積層させて埋め込むが、前記ストレージノードの上面はモールディング膜と犠牲膜パターンとの間に露出されるように形成する。そして、該犠牲膜パターンおよび該モールディング膜を有する半導体基板上にフォトレジスタ膜を形成する。このとき、該フォトレジスタ膜はストレージ開口部を有するが、その開口部はストレージノードの上面を露出させる。前記ストレージ開口部を介してフォトレジスタ膜をエッチングマスクとして用いてストレージノードにエッチング工程を実施することになるが、該エッチング工程はストレージノードを部分除去する。
【００２０】
前記方法の第２実施の形態は、半導体基板の上部にモールディング膜を形成することを含む。該モールディング膜にその膜を貫通する複数のストレージコンタクトホールを形成し、該ストレージコンタクトホールに順次積層されたコンフォーマルなストレージノードおよび犠牲膜パターンを形成する。そして、該ストレージノードの上面は、モールディング膜と犠牲膜パターンとの間に露出されるように形成する。該犠牲膜パターンおよび該モールディング膜を有する半導体基板上にフォトレジスタ膜を形成するが、該フォトレジスタ膜はストレージ開口部を有するように形成する。該ストレージ開口部は前記ストレージノードの上面を露出させるように形成する。前記フォトレジスタ膜をエッチングマスクとして用いて前記ストレージ開口部を介して前記ストレージノードにエッチング工程を実施するが、該エッチング工程はストレージノードを部分除去する。
【発明の効果】
【００２１】
前述したように、本発明は少なくとも一つのシリンダ型のストレージノードに段差を形成して半導体製造工程の影響で発生する、そのノードと隣接されたストレージノードとの間の電気的ブリッジを防ぐ。これによって、該ストレージノードを有する半導体装置は、半導体基板から高い収率を確保することができると共に、この装置は使用者の要望および使用者の未来価値創造を満たすことができる。
【発明を実施するための最良の形態】
【００２２】
本発明の半導体装置は、添付した図面を参照してさらに詳しく説明する。前記図面において、同一の参照番号は、同一の構成要素を示すものである。
【００２３】
図１は、本発明の第１実施の形態に係る半導体装置を示す配置図であり、図２および図３のそれぞれは、図１の切断線Ｉ−Ｉ’およびＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【００２４】
図１ないし図３を参照すると、半導体基板５０上にビットライン層間絶縁膜１００が覆い被され、該ビットライン層間絶縁膜１００上にビットラインパターン２００が配置される。該ビットラインパターン２００の側壁にビットラインスペーサ２４０が位置する。該ビットラインスペーサ２４０はビットライン層間絶縁膜１００と異なるエッチング率を有する絶縁膜であり、前記ビットラインパターン２００のそれぞれは順に積層されたビットライン１４０およびビットラインキャッピング膜パターン１８０であることが好ましい。該ビットラインキャッピング膜パターン１８０は、ビットラインスペーサ２４０と同一のエッチング率を有する絶縁膜であり、前記ビットライン１４０は、順に積層されドーピングされたポリシリコン膜および金属シリサイド膜であることが好ましい。また、前記ビットライン１４０は、単独で高温の融点を有する金属膜でもある。前記ビットライン層間絶縁膜１００は酸化膜であることが好ましい。
【００２５】
前記ビットラインパターン２００を有する半導体基板上に埋立層間絶縁膜２８０が覆い被され、該埋立層間絶縁膜２８０およびビットライン層間絶縁膜１００を貫通してビットラインパターン２００間を通る、少なくとも一つの埋立コンタクトホール３００を形成する。該埋立コンタクトホール３００は埋立コンタクトホールパッド３３０で埋め込まれる。該埋立コンタクトホールパッド３３０は、ドーピングされたポリシリコン膜であり、前記埋立層間絶縁膜２８０は、ビットライン層間絶縁膜１００と同一のエッチング率を有する絶縁膜であることが好ましい。
【００２６】
前記埋立コンタクトホールパッド３３０上にシリンダ型のストレージノード４８２が配置される。該ストレージノード４８２は、埋立コンタクトホールパッド３３０に電気的に接続された基底部６４０およびその基底部６４０の縁から半導体基板５０の反対方向に向って延長されたシリンダ型の側壁（ＳＷ）が備えられる。前記ストレージノード４８２との間の間隔は、図１に示すようにＸ軸に平行な方向に沿って配列されたストレージノード４８２間の第１間隔（Ｌ１）およびＹ軸に平行な方向に沿って配列されたストレージノード４８２間の第２間隔（Ｌ２）で分類されている。前記第１間隔（Ｌ１）が第２間隔（Ｌ２）よりも小さい場合、前記側壁（ＳＷ）は、図１の切断線Ｉ−Ｉ’に沿って取られた断面図である図２に示されたように互いに異なる高さを有して向い合う第１および第２側壁（ＳＷ１、ＳＷ２）を含むのが好ましい。すなわち、図２に示すように第１側壁（ＳＷ１）は、第１高さ（Ｈ１）を有し、第２側壁（ＳＷ２）は、第１高さ（Ｈ１）よりも小さい第２高さ（Ｈ２）を有することができる。
【００２７】
また、図２に示されたように互いに隣り合う第１および第２ストレージノードの中で、第１ストレージノードの第２側壁（ＳＷ２）は、第２ストレージノードの第１側壁（ＳＷ１）に隣接する。従って、前記ストレージノード（４８２）間に段差（Ｄ１）が存在する。特に、該ストレージノード（４８２）の上部の幅がそれらの下部の幅よりも大きいように側壁（ＳＷ）が傾斜されたプロファイルを有する場合に、互いに隣り合う第１および第２側壁（ＳＷ１、ＳＷ２）間の実質的な間隔は段差（Ｄ１）に因って増加する。一方、図１の切断線ＩＩ−ＩＩ’に沿って取られた図３の断面図から前記側壁（ＳＷ）のそれぞれは、互いに隣り合う第３および第４側壁（ＳＷ３、ＳＷ４）を備えることができる。この場合、該第３および第４側壁（ＳＷ３、ＳＷ４）は、第１高さ（Ｈ１）と同じ高さを有することができる。従って、前記ストレージノード４８２が傾いても、これらの間の電気的なブリッジが発生する確率を、従来の技術と比べて著しく減少させる。
【００２８】
本発明に係る図１の配置図を有する半導体装置をさらに詳しく説明すると、前記装置は半導体基板の上部に行および列に沿って二次元で配列された複数のシリンダ型のストレージノード４８２を含む。このとき、該ストレージノード４８２のそれぞれは、行に平行でかつ互いに向い合う第１および第２側壁（ＳＷ１、ＳＷ２）と共に、列に平行でかつ互いに向い合う第３および第４側壁（ＳＷ３、ＳＷ４）を有する。前記ストレージノード４８２の第１および第２側壁（ＳＷ１、ＳＷ２）の中、少なくともどれか一つは、第３および第４側壁（ＳＷ３、ＳＷ４）の高さと比べて低いことが好ましい。
【００２９】
前記ストレージノード４８２との間の埋立層間絶縁膜２８０は、エッチング阻止膜３６０で覆い被されられる。該エッチング阻止膜３６０は、埋立層間絶縁膜２８０とは異なるエッチング率を有する絶縁膜であり、前記ストレージノード４８２は埋立コンタクトホールパッド３３０のような導電膜、すなわち、ドーピングされたポリシリコン膜であることが好ましい。
【００３０】
図４は、本発明の第２実施の形態に係る半導体装置を示す配置図であり、図５および図６は、それぞれ図４の切断線Ｉ−Ｉ’およびＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【００３１】
図４ないし図６を参照すると、少なくとも一つの埋立コンタクトホールパッド３３０上にシリンダ型のストレージノード４８６が配置される。該ストレージノード４８６は、埋立コンタクトホールパッド３３０に電気的に接続された基底部６４０およびその基底部６４０の縁から半導体基板５０の反対方向に向って延長されたシリンダ型の側壁（ＳＷ）が備えられる。前記ストレージノード４８６との間の間隔は、図４で示すようにＸ軸に平行な方向に沿って配列されたストレージノード４８６間の第１間隔（Ｌ１）およびＹ軸に平行な方向に沿って配列されたストレージノード４８６間の第２間隔（Ｌ２）で分類できる。前記第１間隔（Ｌ１）が第２間隔（Ｌ２）よりも小さい場合、前記側壁（ＳＷ）は、図５に示されたように互いに同じ高さ（Ｈ３）を有して向い合う第１および第２側壁（ＳＷ１、ＳＷ２）を含むのが好ましい。
【００３２】
一方、図４の切断線ＩＩ−ＩＩ’に沿って取られた図６の断面図で、前記側壁（ＳＷ）のそれぞれは、同じ高さ（Ｈ１）を有し、互いに隣り合う第３および第４側壁（ＳＷ３、ＳＷ４）を備えられる。この場合に該第３および第４側壁（ＳＷ３、ＳＷ４）は、それぞれが一つのストレージノード内で第１および第２側壁（ＳＷ１、ＳＷ２）と段差（Ｄ３）をなす。
【００３３】
前記ストレージノード（４８６）の上部の幅がそれらの下部の幅よりも大きいように側壁（ＳＷ）が傾斜されたプロファイルを有する場合、前記第１ないし第４側壁（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）を有するストレージノードは、その側壁がなす段差（Ｄ３）によって図４のＸ軸方向でストレージノード（４８６）の傾きに対し減少された確率を有する。何故ならば、前記第１および第２側壁（ＳＷ１、ＳＷ２）の第３の高さ（Ｈ３）は、第３および第４側壁（ＳＷ３、ＳＷ４）の第１の高さ（Ｈ１）よりも小さいからである。従って、前記ストレージノード４８６が傾いても、これらの間の電気的なブリッジが発生する確率は、従来の技術と比べて著しく減少する。
【００３４】
前記ストレージノード４８６との間の埋立層間絶縁膜２８０は、エッチング阻止膜３６０で覆い被されられる。該エッチング阻止膜３６０は、埋立層間絶縁膜２８０とは異なるエッチング率を有する絶縁膜であり、前記ストレージノード４８６は埋立コンタクトホールパッド３３０のような導電膜、すなわち、ドーピングされたポリシリコン膜であることが好ましい。
【００３５】
図７は、本発明の第３実施の形態に係る半導体装置を示す配置図であり、図８および図９はそれぞれ図７の切断線Ｉ−Ｉ’およびＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【００３６】
図７ないし図９を参照すると、少なくとも一つの埋立コンタクトホールパッド３３０上にシリンダ型のストレージノード４９０が配置される。該ストレージノード４９０は、埋立コンタクトホールパッド３３０に電気的に接続された基底部６４０およびその基底部６４０の縁から半導体基板５０の反対方向に向って延長されたシリンダ型の側壁（ＳＷ）が備えられる。前記ストレージノード４９０との間の間隔は、図７に示すようにＸ軸に平行な方向に沿って配列されたストレージノード４９０との間の第１間隔（Ｌ１）およびＹ軸に平行な方向に沿って配列されたストレージノード４９０との間の第２間隔（Ｌ２）で分類できる。前記ストレージノード４９０との間の第２間隔（Ｌ２）は、第１間隔（Ｌ１）よりも小さいことが好ましいが、それより大きく、またはそれと同じくすることもできる。前記側壁（ＳＷ）は、図７の切断線Ｉ−Ｉ’に沿って取られた断面図である図８に示されたように互いに同一の第４の高さ（Ｈ４）を有して向い合う第１および第２側壁（ＳＷ１、ＳＷ２）を含むことが好ましい。
【００３７】
一方、図７の切断線ＩＩ−ＩＩ’に沿って取られた図９の断面図で、前記側壁（ＳＷ）のそれぞれは、互いに同じ第５の高さ（Ｈ５）を有して向い合う第３および第４側壁（ＳＷ３、ＳＷ４）を備えることができる。この場合、前記第１および第２側壁（ＳＷ１、ＳＷ２）の第４の高さ（Ｈ４）は、それぞれが第３および第４側壁（ＳＷ３、ＳＷ４）の第５の高さ（Ｈ５）と異なる大きさで形成することができる。これによって、前記第１および第２側壁（ＳＷ１、ＳＷ２）は、図６の第３および第４側壁と比べて高さが低い段差（Ｄ３）を形成し、または前記第３および第４側壁（ＳＷ３、ＳＷ４）は，図６のその側壁と比べて高さが低い段差（Ｄ３）を形成する。
【００３８】
特に、前記ストレージノード４９０の上部の幅がそれらの下部の幅よりも大きいように側壁（ＳＷ）が傾斜されたプロファイルを有する場合、図７のＸ軸方向に互いに隣り合う第１および第２側壁（ＳＷ１、ＳＷ２）間およびＹ方向に互いに隣り合う第３および第４側壁（ＳＷ３、ＳＷ４）間の実質的な間隔は、それぞれが段差（Ｄ３、Ｄ４）に因って増加する。従って、前記ストレージノード４９０が傾いても、これらの間の電気的なブリッジが発生する確率は、従来の技術と比べて著しく減少する。
【００３９】
前記ストレージノード４９０との間の埋立層間絶縁膜２８０は、エッチング阻止膜３６０で覆い被されられる。該エッチング阻止膜３６０は、埋立層間絶縁膜２８０とは異なるエッチング率を有する絶縁膜であり、前記ストレージノード４９０は埋立コンタクトホールパッド３３０のような導電膜、すなわち、ドーピングされたポリシリコン膜であることが好ましい。
【００４０】
図１０は、本発明の第４実施の形態に係る半導体装置を示す配置図であり、図１１および図１２は、それぞれ図１０の切断線Ｉ−Ｉ’およびＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【００４１】
図１０ないし図１２を参照すると、少なくとも一つの埋立コンタクトホールパッド３３０上にシリンダ型のストレージノード４９３が配置される。該ストレージノード４９３は、埋立コンタクトホールパッド３３０に電気的に接続された基底部６４０およびその基底部６４０の縁から半導体基板５０の反対方向に向って延長されたシリンダ型の側壁（ＳＷ）が備えられる。前記ストレージノード４９３との間の間隔は、図１０に示されたようにＸ軸に平行な方向に沿って配列されたストレージノード４９３との間の第１間隔（Ｌ１）およびＹ軸に平行な方向に沿って配列されたストレージノード４９３との間の第２間隔（Ｌ２）で分類できる。前記ストレージノード４９３との間の第２間隔（Ｌ２）は、第１間隔（Ｌ１）よりも小さいことが好ましいが、それより大きく、またはそれと同じにすることもできる。前記側壁（ＳＷ）は、図１０の切断線Ｉ−Ｉ’に沿って取られた断面図である図１１に示されたように互いに同一の第６の高さ（Ｈ６）を有して向い合う第１および第２側壁（ＳＷ１、ＳＷ２）を含むことが好ましい。該第１および第２側壁（ＳＷ１、ＳＷ２）は、図６の第３および第４側壁と比べて低い高さを有して段差（Ｄ５）を形成する。
【００４２】
一方、図１０の切断線ＩＩ−ＩＩ’に沿って取られた図９の断面図で、前記第１および第２ストレージノードは、それぞれが互いに異なる高さを有する。すなわち、該第１ストレージノードは、第６の高さ（Ｈ６）を有する第３および第４側壁（ＳＷ３、ＳＷ４）を有し、前記第２ストレージノードは、第１の高さ（Ｈ１）を有する第３および第４側壁（ＳＷ３、ＳＷ４）を有する。このとき、図１２に示されたように互いに隣り合う第１および第２ストレージノードの中で、第１ストレージノードの第４側壁（ＳＷ４）は、第２ストレージノードの第３側壁（ＳＷ３）に隣接する。従って、ストレージノード４９３との間に段差（Ｄ５）が存在する。
【００４３】
特に、前記ストレージノード４９３の上部の幅がそれらの下部の幅よりも大きいように側壁（ＳＷ）が傾斜されたプロファイルを有する場合、互いに隣り合う第１および第２側壁（ＳＷ１、ＳＷ２）と共に、第３および第４側壁（ＳＷ３、ＳＷ４）との間の実質的な間隔は、段差（Ｄ５）に因って増加する。従って、前記ストレージノード４９３が傾いても、これらの間の電気的なブリッジが発生する確率は、従来の技術と比べて著しく減少する。
【００４４】
本発明に係る図１０の配置図を有する半導体装置をさらに詳しく説明すると、前記装置は半導体基板の上部に行および列に沿って二次元で配列された複数のシリンダ型のストレージノード４９３を含む。このとき、該ストレージノード４９３の偶数の行に沿って配列された第１グループのストレージノードおよび奇数の行に沿って配列された第２グループのストレージノードで構成される。そして、該第１グループのストレージノードは、第２グループのストレージノードよりも高さが低いことが好ましい。
【００４５】
前記ストレージノード４９３との間の埋立層間絶縁膜２８０は、エッチング阻止膜３６０で覆い被されられる。該エッチング阻止膜３６０は、埋立層間絶縁膜２８０とは異なるエッチング率を有する絶縁膜であり、前記ストレージノード４９３は埋立コンタクトホールパッド３３０のような導電膜、すなわち、ドーピングされたポリシリコン膜であることが好ましい。
【００４６】
図１３は、本発明の第５実施の形態に係る半導体装置を示す配置図である。このとき、図１４および図１５は、それぞれ図１３の切断線Ｉ−Ｉ’およびＩＩ−ＩＩ’に沿って取られた本発明に係る断面図であり、図１６および図１７は、それぞれ図１３の切断線ＩＩＩ−ＩＩＩ’およびＩＶ−ＩＶ’に沿って取られた本発明に係る断面図である。
【００４７】
図１３および図１７を参照すると、少なくとも一つの埋立コンタクトホールパッド３３０上にシリンダ型のストレージノード４９５が配置される。該ストレージノード４９５のそれぞれは、各埋立コンタクトホールパッド３３０に電気的に接続された基底部６４０およびその基底部６４０の縁から半導体基板５０の反対方向に向って延長されたシリンダ型の側壁（ＳＷ）が備えられる。前記ストレージノード４９５との間の間隔は、図１３に示されたようにＸ軸に平行な方向に沿って配列されたストレージノード４９３との間の第１間隔（Ｌ１）およびＹ軸に平行な方向に沿って配列されたストレージノード４９５との間の第２間隔（Ｌ２）で分類できる。前記ストレージノード４９５との間の第２間隔（Ｌ２）は、第１間隔（Ｌ１）よりも小さいことが好ましいが、それより大きく、またはそれと同じにすることもできる。前記側壁（ＳＷ）は、図１３の切断線Ｉ−Ｉ’に沿って取られた断面図である図１４に示されたように第７の高さ（Ｈ７）を有することが好ましい。そして、前記側壁（ＳＷ）は、図１３の切断線ＩＩ−ＩＩ’に沿って取られた断面図である図１５に示されたように第７の高さ（Ｈ７）よりも大きい第１の高さ（Ｈ１）で備えられる。
【００４８】
また、図１３の切断線ＩＩＩ−ＩＩＩ’に沿って取られた図１６の断面図で、前記第１および第３ストレージノードは、第１の高さ（Ｈ１）を有する第１および第２側壁（ＳＷ１、ＳＷ２）を含む。図１６の第２ストレージノードは、第７の高さ（Ｈ７）を有する第１および第２側壁（ＳＷ１、ＳＷ２）で同時に形成されることが好ましい。これによって、前記第１ストレージノードの第２側壁（ＳＷ２）と第２ストレージノードの第１側壁（ＳＷ１）との間には、段差（Ｄ６）が存在する。そして、前記第２ストレージノードの第２側壁（ＳＷ２）および第３ストレージノードの第１側壁（ＳＷ１）間にも同じ段差（Ｄ６）が存在する。
【００４９】
一方、図１３の切断線ＩＶ−ＩＶ’に沿って取られた図１７の断面図で第１および第３ストレージノードは第１の高さ（Ｈ１）を有する第３および第４側壁（ＳＷ３、ＳＷ４）を含む。図１７の第２ストレージノードは、第７の高さ（Ｈ７）を有する第３および第４側壁（ＳＷ３、ＳＷ４）に同時に形成されることができる。これにより、前記第１ストレージノードの第４側壁（ＳＷ４）と第２ストレージノードの第３側壁（ＳＷ３）との間には、段差（Ｄ６）が存在する。そして、前記第２ストレージノードの第４側壁（ＳＷ４）と第３ストレージノードの第３側壁（ＳＷ３）との間にも同じ段差（Ｄ６）が存在する。
【００５０】
従って、図１３の切断線Ｉ−Ｉ’、ＩＩ−ＩＩ’、ＩＩＩ−ＩＩＩ’、ＩＶ−ＩＶ’に沿って見た場合、前記ストレージノード４９５の中で選択された一つは四方（Ｆｏｕｒ  Ｄｉｒｅｃｔｉｏｎ）に側壁の高さが異なる四つの隣接した異なるストレージノード４９５に覆われて形成されている。このとき、前記選択された一つのストレージノード４９５は、第１の高さ（Ｈ１）、または第７の高さ（Ｈ７）を有し、同時に隣接した四つのストレージノード４９５は第７の高さ（Ｈ７）、または第１の高さ（Ｈ１）を有する。
【００５１】
特に、前記ストレージノード４９５の上部の幅がそれらの下部の幅よりも大きくなるように側壁（ＳＷ）が傾いたプロファイルを有する場合、図１６および図１７の断面図で第１および第２ストレージノードと共に、第２および第３ストレージノードとの間の実質的な間隔は段差（Ｄ６）に因って増加する。前記ストレージノード４９５が傾いても、それらの間の電気的なブリッジが発生する確率は従来の技術と比べて、減少する。
【００５２】
さらに本発明に係る図１３の配置図を有する半導体装置を詳しく説明すると、前記装置は半導体基板の上部に行および列に沿って二次元で配列された複数のシリンダ型のストレージノード４９５を含む。このとき、前記ストレージノード４９５は、奇数の行および奇数の列と共に偶数の行および偶数の列が交差する部位に位置した第１グループのストレージノードと、それ以外の行および列が交差する部位に位置した第１グループのストレージノードに隣接した第２グループのストレージノードで構成される。そして、前記第１グループのストレージノードは、第２グループのストレージノードよりも高さが低いことが好ましい。
【００５３】
前記ストレージノード４９５との間の埋立層間絶縁膜２８０は、エッチング阻止膜３６０で覆い被せられる。前記エッチング阻止膜３６０は、埋立層間絶縁膜２８０と異なるエッチング率を有する絶縁膜であり、前記ストレージノード４９５は、埋立コンタクトホールパッド３３０のような導電膜、すなわちドーピングされたポリシリコン膜であることが好ましい。
【００５４】
次に、本発明の製造方法の実施形態を添付した図面を参照して説明することにする。
【００５５】
図１８ないし２３はそれぞれが本発明の半導体装置の製造方法を説明してくれる断面図である。
【００５６】
図１８ないし図２３を参照すると、半導体基板５０上にビットライン層間絶縁膜１００を形成し、前記ビットライン層間絶縁膜１００を有する半導体基板上にビットラインパターン２００を形成する。前記ビットラインパターン２００の側壁にビットラインスペーサ２４０を形成し、前記ビットラインパターン２００および前記ビットラインスペーサ２４０を覆う埋立層間絶縁膜２８０をビットライン層間絶縁膜１００の上に形成する。このとき、前記ビットライン層間絶縁膜１００は、前記埋立層間絶縁膜２８０と同様なエッチング率を有する絶縁膜で形成し、前記ビットラインスペーサ２４０は埋立層間絶縁膜２８０と異なるエッチング率を有する絶縁膜で形成することが好ましい。そして、前記ビットラインパターン２００のそれぞれは、順に積層されたビットライン１４０およびビットラインキャッピング膜パターン１８０で形成することが好ましい。前記ビットラインキャッピング膜パターン１８０は、ビットラインスペーサ２４０と同様なエッチング率を有する絶縁膜で形成し、前記ビットライン１４０は順に積層されたドーピングされたポリシリコン膜および金属シリサイド膜で形成することが好ましい。また、前記ビットライン１４０は高温融点を有する金属膜で形成することもできる。
【００５７】
前記埋立層間絶縁膜２８０およびビットライン層間絶縁膜１００を貫通し、ビットラインパターン２００の間に位置する、少なくとも一つの埋立コンタクトホール３００を形成するが、該埋立コンタクトホール３００は半導体基板５０を露出させる。続いて、前記埋立コンタクトホール３００にそれぞれ埋立コンタクトホールパッド３３０を埋め込む。前記埋立コンタクトホールパッド３３０は、半導体基板に接触されて拡散層３３５を形成する。前記埋立コンタクトホールパッド３３０を有する半導体基板上にエッチング阻止膜３６０およびモールディング膜３９０を順に形成し、前記モールディング膜３９０およびエッチング阻止膜３６０を貫通して埋立コンタクトホールパッド３３０の上面を露出させるストレージコンタクトホール４００を形成する。このとき、前記ストレージコンタクトホール４００は、そのホールの上部の直径が下部の直径より大きい傾いたプロファイルを有するように形成する。前記エッチング阻止膜３６０は、ビットラインスペーサ２４０と同様なエッチング率を有する絶縁膜で形成し、前記モールディング膜３９０は埋立層間絶縁膜２８０と同様な絶縁膜で形成することが好ましい。また、前記モールディング膜３９０は、少なくとも一つの絶縁膜で形成することが好ましい。そして、前記埋立コンタクトホールパッド３３０は導電膜、すなわち、ドーピングされたポリシリコン膜で形成することが好ましい。
【００５８】
前記ストレージコンタクトホール４００を有する半導体基板上にコンフォーマルなストレージノード膜４３０およびその膜４３０上に犠牲膜４６０を順に形成する。続いて、前記モールディング膜３９０の上面が露出されるまで犠牲膜４６０およびストレージノード膜４３０に平坦化工程を実施してストレージコンタクトホール４００にそれぞれがストレージノード４８０および犠牲膜パターン５００を埋め込む。これにより、前記ストレージノード４８０は、モールディング膜３９０および犠牲膜パターン５００で囲まれてこのノードの上面が露出される。前記犠牲膜４６０は、モールディング膜３９０と同様なエッチング率を有する絶縁膜で形成し、前記ストレージノード膜４３０は埋立コンタクトホールパッド３３０のような導電膜、すなわちドーピングされたポリシリコン膜で形成することが好ましい。
【００５９】
図２４および図２６は、それぞれが図１の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図であり、図２５および図２７はそれぞれが図１の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【００６０】
図１および図２４ないし図２７を参照すると、犠牲膜パターン５００を有する半導体基板の上部にフォトレジスト膜６００を形成するが、前記フォトレジスト膜６００上に公知されたフォト工程を実施してその膜６００に少なくとも一つのストレージ開口部（Ａ）を形成する。該ストレージ開口部（Ａ）は、図２３のストレージノード４８０の上面を露出させる。そして、前記ストレージ開口部（Ａ）を有するフォトレジスト膜にエッチング工程６３０を実施してこの開口部に露出された図２３のストレージノード４８０を所定の深さほどを部分除去しストレージノード４８２を形成する。
【００６１】
前記ストレージノード４８２は、図２２のストレージコンタクトホール４００のプロファイルによってこのノードの上部の直径が下部の直径よりも大きい、傾いたプロファイルを有すると共に、このノードの側壁（ＳＷ）を互いに向かい合う二組の第１ないし第４側壁（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）で構成されるように形成する。このとき、前記ストレージ開口部（Ａ）は、第１ないし第４側壁（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）の中で、少なくとも一つに重なってストレージノード４８２の上面を露出させることが好ましい。
【００６２】
前記ストレージノード４８２との間の間隔は、図１に示されたようにＸ軸に平行な方向に沿って配列されたストレージノード４８２との間の第１間隔（Ｌ１）およびＹ軸に平行な方向に沿って配列されたストレージノード４８２の間の第２間隔（Ｌ２）で形成される。前記第１間隔（Ｌ１）が第２間隔（Ｌ２）よりも小さい場合、前記側壁（ＳＷ）は図１の切断線Ｉ−Ｉ’に沿って取られた断面図である図２４および図２６に示されたように互いに異なる高さを有して向かい合う第１および第２側壁（ＳＷ１、ＳＷ２）で形成することが好ましい。すなわち、前記第１側壁（ＳＷ１）は第１の高さ（Ｈ１）を有し、第２側壁（ＳＷ２）は第１の高さ（Ｈ１）よりも小さい第２の高さ（Ｈ２）で形成する。
【００６３】
また、図２４および図２６に示されたように互いに隣り合う第１および第２ストレージノードの中で、第１ストレージノードの第２側壁（ＳＷ２）は第２ストレージノードの第１側壁（ＳＷ１）に隣接する。これによって、前記ストレージノード４８２との間に段差（Ｄ１）が存在するが、前記第１および第２側壁（ＳＷ１、ＳＷ２）間の実質的な間隔は段差（Ｄ１）に因って増加する。
【００６４】
一方、図１の切断線ＩＩ−ＩＩ’に沿って取られた図２５および図２７の断面図で、前記側壁（ＳＷ）のそれぞれは互いに向い合う第３および第４側壁（ＳＷ３、ＳＷ４）で形成することが好ましい。この場合、前記第３および第４側壁（ＳＷ３、ＳＷ４）は第１の高さ（Ｈ１）と同じ高さを有する。これはストレージノード４８２が傾いても、それらの間の電気的なブリッジが発生する確率を従来の技術と比べて著しく減少させる。
【００６５】
さらに本発明に係る前記ストレージノード４８２を詳しく説明すると、前記ストレージノード４８２は、半導体基板５０の上部にシリンダ型で形成し、同時に行および列に沿って二次元で配列されるように形成する。前記ストレージノード４８２のそれぞれは、行に平行であり互いに向き合う第１および第２側壁（ＳＷ１、ＳＷ２）と共に、列に平行であり互いに向き合う第３および第４側壁（ＳＷ３、ＳＷ４）を有する。このとき、前記ストレージ開口部（Ａ）は、第１ないし第４側壁（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）の中で、少なくとも一つに重畳されてストレージノード４８２の上面を露出させることが好ましい。
【００６６】
前記エッチング工程６３０は、モールディング膜３９０および犠牲膜パターン５００に対してエッチング選択比を有する。
【００６７】
次に、前記エッチング工程６３０を実施した後、半導体基板５０上からフォトレジスト膜６００を除去する。続いて、前記エッチング阻止膜６３０をバッファ膜（Ｂｕｆｆｅｒ  Ｌａｙｅｒ）として使用して湿式エッチング工程を介してストレージノード４８２の内側壁および外側壁に接触する犠牲膜パターン５００およびモールディング膜３９０を除去する。
【００６８】
図２８および図３０は、それぞれが図４の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図であり、図２９および図３１はそれぞれが図４の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【００６９】
図４および図２８ないし図３１を参照すると、犠牲膜パターン５００を有する半導体基板上にフォトレジスト膜６００を形成するが、前記フォトレジスト膜６００上に公知されたフォト工程を実施してその膜６００に少なくとも一つのストレージ開口部（Ｂ）を形成する。前記ストレージ開口部（Ｂ）は、図２３のストレージノード４８０の上面を露出させる。そして、前記ストレージ開口部（Ｂ）を有するフォトレジスト膜にエッチング工程６３０を実施してその開口部に露出された図２３のストレージノード４８０を所定の深さほどを部分除去してストレージノード４８６を形成する。
【００７０】
前記ストレージノード４８６は、図２２のストレージコンタクトホール４００のプロファイルによってそのノードの上部の直径が下部の直径よりも大きい、傾いたプロファイルを有し、同時にこのノードの側壁（ＳＷ）を互いに向き合う二組の第１ないし第４側壁（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）で構成されるように形成する。このとき、前記ストレージ開口部（Ｂ）は、第１ないし第４側壁（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）の中で、互いに向き合う一組に重なってストレージノード４８６の上面を露出させる。
【００７１】
前記ストレージノード４８６との間の間隔は、図２８および図３０に示されたようにＸ軸に平行な方向に沿って配列されたストレージノード４８６間の第１間隔（Ｌ１）およびＹ軸に平行な方向に沿って配列されたストレージノード４８６間の第２間隔（Ｌ２）で形成する。前記第１間隔（Ｌ１）が第２間隔（Ｌ２）よりも小さい場合、前記側壁（ＳＷ）は図２８および図３０に示されたように互いに同じ高さ（Ｈ３）を有して向き合う第１および第２側壁（ＳＷ１、ＳＷ２）で形成することが好ましい。
【００７２】
一方、図４の切断線ＩＩ−ＩＩ’に沿って取られた図２９および図３１の断面図で、前記側壁（ＳＷ）のそれぞれは同じ高さ（Ｈ１）を有し互いに向き合う第３および第４側壁（ＳＷ３、ＳＷ４）で形成することが好ましい。このとき、前記第３および第４側壁（ＳＷ３、ＳＷ４）は、それぞれが一つのストレージノード内で第１および第２側壁（ＳＷ１、ＳＷ２）と段差（Ｄ２）を形成する。
【００７３】
前記ストレージノード４８６の上部の幅がそれらの下部の幅よりも大きくなるように側壁（ＳＷ）が傾いたプロファイルを有する場合、前記第１ないし第４側壁（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）を有するストレージノードは、この側壁がなす段差（Ｄ２）によって図４のＸ方向にストレージノード４８６の傾きが減少された確率が高くなる。なぜなら、前記第１および第２の側壁（ＳＷ１、ＳＷ２）の第３の高さ（Ｈ３）は、第３および第４側壁（ＳＷ３、ＳＷ４）の第１の高さ（Ｈ１）よりも小さいからである。これは前記ストレージノード４８６が傾いても、これらの間の電気的なブリッジが発生する確率を従来の技術と比べて著しく減少させる。
【００７４】
前記エッチング工程６３０は、モールディング膜３９０および犠牲膜パターン５００に対してエッチング選択比を有する。
【００７５】
次に、前記エッチング工程６３０を実施した後、半導体基板５０上からフォトレジスト膜６００を除去する。続いて、前記エッチング阻止膜３９０をバッファ膜として使用して湿式エッチング工程でストレージノード４８６の内側壁および外側壁に接触する犠牲膜パターン５００およびモールディング膜３９０を除去する。
【００７６】
図３２および図３４は、それぞれが図７の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図であり、図３３および図３５はそれぞれが図７の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【００７７】
図７および図３２ないし図３５を参照すると、犠牲膜パターン５００を有する半導体基板上にフォトレジスト膜６００を形成するが、前記フォトレジスト膜６００上に公知されたフォト工程を実施してこの膜６００にストレージ開口部（Ｃ、Ｅ）を形成する。前記ストレージ開口部（Ｃ、Ｅ）は、図２３の一つのストレージノード４８０の上面を同時に露出させる。そして、前記ストレージ開口部（Ｃ、Ｅ）を有するフォトレジスト膜にエッチング工程６３０を実施してその開口部に露出された図２３のストレージノード４８０を所定の深さほどを部分除去しストレージノード４９０を形成する。
【００７８】
前記ストレージノード４９０は、図２２のストレージコンタクトホール４００のプロファイルによってこのノードの上部の直径が下部の直径よりも大きい、傾いたプロファイルを有し同時に、このノードの側壁（ＳＷ）を互いに向き合う二組の第１ないし第４側壁（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）で構成されるように形成する。このとき、前記ストレージ開口部（Ｃ、Ｅ）は、二組の互いに向き合う第１ないし第４側壁（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）に同時に重なってストレージノード４９０の上面を露出させる。
【００７９】
前記ストレージノード４９０との間の間隔は、図７に示されたようにＸ軸に平行な方向に沿って配列されたストレージノード４９０間の第１間隔（Ｌ１）およびＹ軸に平行な方向に沿って配列されたストレージノード４９０間の第２間隔（Ｌ２）で形成する。前記ストレージノード４９０間の第２間隔（Ｌ２）は、第１間隔（Ｌ１）よりも小さいことが好ましく、それより大きくしたり、それと同じ大きさにすることもできる。前記側壁（ＳＷ）は、図７の切断線Ｉ−Ｉ’に沿って取られた断面図である図３２および図３４に示されたように互いに同一の第４の高さ（Ｈ４）を有し向き合う第１および第２側壁（ＳＷ１、ＳＷ２）で形成することが好ましい。
【００８０】
一方、図７の切断線ＩＩ−ＩＩ’に沿って取られた図３３および図３５の断面図で、前記側壁（ＳＷ）のそれぞれは互いに同一の第５の高さ（Ｈ５）を有し向かい合う第３および第４側壁（ＳＷ３、ＳＷ４）で形成する。このとき、前記第１および第２側壁（ＳＷ１、ＳＷ２）の第４の高さ（Ｈ４）は、それぞれが第３および第４側壁（ＳＷ３、ＳＷ４）の第５の高さ（Ｈ５）と異なる大きさで形成する。これによって、前記第１および第２側壁（ＳＷ１、ＳＷ２）は、図３１の第３および第４側壁と比べて高さが低い段差（Ｄ３）を形成し、また前記第３および第４側壁（ＳＷ３、ＳＷ４）は図３１のその側壁対比高さが低い段差（Ｄ４）を形成する。
【００８１】
特に、前記ストレージノード４９０の上部の幅がそれらの下部の幅よりも大きくなるように側壁（ＳＷ）が傾いたプロファイルを有する場合、図７のＸ方向に互いに隣り合う第１および第２側壁（ＳＷ１、ＳＷ２）と共に、Ｙ方向に互いに隣り合う第３および第４側壁（ＳＷ３、ＳＷ４）の実質的な間隔は、それぞれが段差（Ｄ３、Ｄ４）によって増加する。これはストレージノード４９０が傾いても、これらの間の電気的なブリッジが発生する確率を従来の技術と比べて著しく減少させる。
【００８２】
前記エッチング工程６３０は、モールディング膜３９０および犠牲膜パターン５００についてエッチング選択比を有する。
【００８３】
次に、前記エッチング工程６３０を実施した後、半導体基板５０上からフォトレジスト膜６００を除去する。続いて、前記エッチング阻止膜３９０をバッファ膜として用いて湿式エッチング工程でストレージノード４９０の内側壁および外側壁に接触する犠牲膜パターン５００およびモールディング膜３９０を除去する。
【００８４】
図３６および３８は、それぞれが図１０の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図であり、図３７および図３９は、それぞれが図１０の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【００８５】
図１０および図３６ないし図３９を参照すると、犠牲膜パターン５００を有する半導体基板上にフォトレジスト膜６００を形成するが、該フォトレジスト膜６００上に公知されたフォト工程を実施し、その膜６００にストレージ開口部（Ｆ）を同時に形成する。該ストレージ開口部（Ｆ）は、図２３の前記ストレージノード４８０を連結する一つの延長線上に位置して選択されたストレージノードと共に、その延長線に平行で、一行置きに位置する異なるストレージノードの上面を繰り返し露出させるように形成する。そして、該ストレージ開口部（Ｆ）を有するフォトレジスト膜にエッチング工程６３０を実施して、その開口部に露出された図２３のストレージノード４８０を所定の深さほどに部分除去してストレージノード４９３を形成する。該ストレージノード４９３は、図２２のストレージコンタクトホール４００のプロファイルによってそのノードの上部の直径が下部の直径より大きい、傾斜されたプロファイルを有する。
【００８６】
さらに本発明に係る図１０のストレージノード４９３を詳しく説明すると、該ストレージノード４９３は、半導体基板の上部にシリンダ型に形成し、同時に行および列に沿って二次元で配列されるように形成する。前記ストレージノード４９３は、そのノードを偶数の行に沿って配列された第１グループのストレージノードと共に、奇数の行に沿って配列された第２グループのストレージノードに分けられる。この場合、前記ストレージ開口部（Ｆ）は、第１グループのストレージノードに重なることが好ましい。
【００８７】
前記ストレージノード４９３との間の間隔は、図１０に示されたようにＸ軸に平行な方向に沿って配列されたストレージノード４９３間の第１間隔（Ｌ１）およびＹ軸に平行な方向に沿って配列されたストレージノード４９３間の第２間隔（Ｌ２）で形成する。前記ストレージノード４９３との間の第２間隔（Ｌ２）は、第１間隔（Ｌ１）よりも小さいことが好ましく、それより大きく、またはそれと同じにすることもできる。該側壁（ＳＷ）は、図１０の切断線Ｉ−Ｉ’に沿って取られた断面図である図３６および３８に示されたように互いに同じ第６の高さ（Ｈ６）を有し向い合う第１および第２側壁（ＳＷ１、ＳＷ２）で形成することが好ましい。該第１および第２側壁（ＳＷ１、ＳＷ２）は、図３１に示された第３および第４側壁と比べて低い高さを有しながら段差（Ｄ５）を形成する。
【００８８】
一方、図１０の切断線ＩＩ−ＩＩ’に沿って取られた図３７および図３９の断面図で、第１および第２ストレージノードは、それぞれが互いに異なる高さを有する。すなわち、前記第１ストレージノードは、そのノードの側壁の縁に沿って第６の高さ（Ｈ６）を有する第３および第４側壁（ＳＷ３、ＳＷ４）を有し、前記第２ストレージノードは、そのノードの側壁の縁に沿って第１の高さ（Ｈ１）を有する第３および第４側壁（ＳＷ３、ＳＷ４）を有する。このとき、図３７および図３９に示されたように互いに隣り合う第１および第２ストレージノードの中で、第１ストレージノードの第４側壁（ＳＷ４）は、第２ストレージノードの第３側壁（ＳＷ３）に隣接する。従って、該ストレージノード４９３との間に段差（Ｄ５）が存在する。
【００８９】
特に、前記ストレージノード４９３の上部の幅が、その下部の幅よりも大きくなるように側壁（ＳＷ）が傾斜されたプロファイルを有する場合、互いに隣り合う第１および第２側壁（ＳＷ１、ＳＷ２）と共に、第３および第４側壁（ＳＷ３、ＳＷ４）との間の実質的な間隔は、段差（Ｄ５）によって増加する。これは、ストレージノード４９３が傾いても、それらの間の電気的なブリッジが発生する確率を従来の技術に比べて著しく減少させる。
【００９０】
また、前記ストレージノード４９３は、半導体基板５０の上部にシリンダ型に形成し、同時に行および列に沿って二次元で配列されるように図１３のように形成することができる。前記ストレージノード４９３は、そのノードを奇数の行および奇数の列と共に、偶数の行および偶数の列が交差する部位に位置された第１グループのストレージノードと共に、他の行および列が交差する部位に位置されて、第１グループのストレージノードに隣接した第２グループのストレージノードで分けられる。このとき、前記第１グループのストレージノードは、図１０と異なる図１３のストレージ開口部（Ｇ）に重なる。
【００９１】
前記エッチング工程６３０は、モールディング膜３９０および犠牲膜パターン５００についてエッチング選択比を有する。
【００９２】
前記エッチング工程６３０を実施した後、半導体基板上からフォトレジスト膜６００を除去する。前記エッチング阻止膜３６０をバッファとして用いて湿式エッチング工程でストレージノード４９３の内側壁および外側壁に接触する犠牲膜パターン５００およびモールディング膜３９０を除去する。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１実施の形態に係る半導体装置を示す配置図である。
【図２】図１の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図３】図１の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図４】本発明の第２実施の形態に係る半導体装置を示す配置図である。
【図５】図４の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図６】図４の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図７】本発明の第３実施の形態に係る半導体装置を示す配置図である。
【図８】図７の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図９】図７の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図１０】本発明の第４実施の形態に係る半導体装置を示す配置図である。
【図１１】図１０の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図１２】図１０の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図１３】本発明の第５実施の形態に係る半導体装置を示す配置図である。
【図１４】図１３の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図１５】図１３の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図１６】図１３の切断線ＩＩＩ−ＩＩＩ’に沿って取られた本発明に係る断面図である。
【図１７】図１３の切断線ＩＶ−ＩＶ’に沿って取られた本発明に係る断面図である。
【図１８】本発明の半導体装置の製造方法を説明する断面図である。
【図１９】本発明の半導体装置の製造方法を説明する断面図である。
【図２０】本発明の半導体装置の製造方法を説明する断面図である。
【図２１】本発明の半導体装置の製造方法を説明する断面図である。
【図２２】本発明の半導体装置の製造方法を説明する断面図である。
【図２３】本発明の半導体装置の製造方法を説明する断面図である。
【図２４】図１の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図２５】図１の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図２６】図１の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図２７】図１の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図２８】図４の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図２９】図４の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図３０】図４の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図３１】図４の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図３２】図７の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図３３】図７の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図３４】図７の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図３５】図７の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図３６】図１０の切断線Ｉ−Ｉ’に沿って示取られた本発明に係る断面図である。
【図３７】図１０の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【図３８】図１０の切断線Ｉ−Ｉ’に沿って取られた本発明に係る断面図である。
【図３９】図１０の切断線ＩＩ−ＩＩ’に沿って取られた本発明に係る断面図である。
【符号の説明】
【００９４】
５０：半導体基板
１００：ビットライン層間絶縁膜
１４０：ビットライン
１８０：ビットラインキャッピング膜パターン
２００：ビットラインパターン
２４０：ビットラインスペーサ
２８０：埋立層間絶縁膜
３００：埋立コンタクトホール
３３０：埋立コンタクトホールパッド
３３５：拡散層
３６０：エッチング阻止膜
３９０：モールディング膜
４００：ストレージコンタクトホール
４３０：ストレージノード膜
４６０：犠牲膜
４８０、４８２、４８６、４９０、４９３、４９５：ストレージノード
５００：犠牲膜パターン
６００：フォトレジスタ膜
６３０：エッチング工程
６４０：基底部
Ａ、Ｂ、Ｃ、Ｄ、Ｅ：ストレージ開口部
Ｄ１：段差１
Ｄ２：段差２
Ｄ３：段差３
Ｄ４：段差４
Ｄ５：段差５
Ｄ６：段差６
Ｈ１：第１高さ
Ｈ２：第２高さ
Ｈ３：第３高さ
Ｈ４：第４高さ
Ｈ５：第５高さ
Ｈ６：第６高さ
Ｈ７：第７高さ
Ｌ１：第１間隔
Ｌ２：第２間隔
ＳＷ１：第１側壁
ＳＷ２：第２側壁
ＳＷ３：第３側壁
ＳＷ４：第４側壁
【図１】
2005150751.tif 000003
【図２】
2005150751.tif 000004
【図３】
2005150751.tif 000005
【図４】
2005150751.tif 000006
【図５】
2005150751.tif 000007
【図６】
2005150751.tif 000008
【図７】
2005150751.tif 000009
【図８】
2005150751.tif 000010
【図９】
2005150751.tif 000011
【図１０】
2005150751.tif 000012
【図１１】
2005150751.tif 000013
【図１２】
2005150751.tif 000014
【図１３】
2005150751.tif 000015
【図１４】
2005150751.tif 000016
【図１５】
2005150751.tif 000017
【図１６】
2005150751.tif 000018
【図１７】
2005150751.tif 000019
【図１８】
2005150751.tif 000020
【図１９】
2005150751.tif 000021
【図２０】
2005150751.tif 000022
【図２１】
2005150751.tif 000023
【図２２】
2005150751.tif 000024
【図２３】
2005150751.tif 000025
【図２４】
2005150751.tif 000026
【図２５】
2005150751.tif 000027
【図２６】
2005150751.tif 000028
【図２７】
2005150751.tif 000029
【図２８】
2005150751.tif 000030
【図２９】
2005150751.tif 000031
【図３０】
2005150751.tif 000032
【図３１】
2005150751.tif 000033
【図３２】
2005150751.tif 000034
【図３３】
2005150751.tif 000035
【図３４】
2005150751.tif 000036
【図３５】
2005150751.tif 000037
【図３６】
2005150751.tif 000038
【図３７】
2005150751.tif 000039
【図３８】
2005150751.tif 000040
【図３９】
2005150751.tif 000041