(57)【要約】  【課題】  従来、半導体装置内部に搭載されているPLL出力発振クロック信号の位相について、半導体装置外部から正確に掴むことができないために、発振クロック信号の位相に寄らない半導体装置の構成をとる必要があった。  【解決手段】  PLLを搭載する半導体装置において、半導体装置外部から基準信号を入力する際、半導体装置１内部のPLLのVCO6の発振クロック信号と同じ遅延時間を持つ遅延回路１０によって、発振クロック信号と同位相の基準信号を生成し遅延回路の出力を基準信号として半導体内部回路に供給する。この時、半導体装置外部から特定の位相でクロック信号入力信号、基準信号を入力することで、半導体装置内部で発振クロック信号と基準信号の位相が一意的に決定され、半導体装置外部からは、間接的に半導体内部のPLL発振クロック信号の位相を掴むことができ、PLLの発振クロック信号の位相を利用した半導体装置の構成をとることが可能となる。【選択図】  図１
2005233848.tif 000002
【特許請求の範囲】
【請求項１】
外部からクロック信号を入力するための外部入力クロック信号端子と、
該外部入力クロック信号と分周器出力とを入力とする位相比較器と、
該位相比較器出力を受けたチャージポンプ出力を入力とするLPF（Low Pass Filter）と、
該LPFの出力信号に基づき遅延時間を変更することが可能なVCO（Voltage Controlled Oscillator）と、
該VCOの出力信号を分周する前記分周器と、
外部基準信号を入力するための外部基準信号入力端子と、
該外部基準信号の遅延時間を前記LPFの出力信号に基づき変更することが可能な遅延回路とを備え、
前記VCOの出力信号と前記遅延回路の出力信号とを内部回路に供給し、
前記VCOの出力信号と前記遅延回路の出力信号とを、前記外部入力クロック信号と前記外部基準信号との間と同じ位相関係で前記内部回路に信号を供給する、
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記内部回路は、記憶回路を含む回路から構成され、
半導体装置外部入力からのデータを直接オーバーサンプリングすることが可能である、
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、
上記VCOの出力信号と上記遅延回路の出力信号とを入力にもつ論理回路をさらに備え、
該論理回路の出力を前記内部回路に供給し、前記VCOの出力信号を任意にマスクできる、
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
上記論理回路は、単一もしくは複数の分周フリップフロップ（以下、フリップフロップをFFと称す）を有し、
上記内部回路へ前記VCOの出力信号の位相関係、及びDutyを保証したクロック信号を供給するように構成されている、
ことを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
上記論理回路は、２つ以上の分周FFで構成され、
該２つ以上の分周FFの少なくとも１つは反転クロック信号を入力とし、
上記内部回路へ所望の位相関係を保ちつつDutyを保証したクロック信号を供給するように構成されている、
ことを特徴とする半導体装置。
【請求項６】
請求項１、請求項３ないし請求項５のいずれかに記載の半導体装置において、
外部遅延調整入力端子からの外部入力信号に応じて、前記遅延回路の遅延時間を調整することが可能である、
ことを特徴とする半導体装置。
【請求項７】
請求項１、請求項３ないし請求項５のいずれかに記載の半導体装置において、
前記VCOの出力信号、前記遅延回路の入力信号及び出力信号を入力とする判別回路と、
前記判別回路の出力信号を半導体装置外部へ出力する判別信号端子とをさらに備えた、
ことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記VCOの出力信号、前記遅延回路の入力信号及び出力信号を入力とする判別回路と、
前記判別回路の出力信号を入力として前記遅延回路の遅延時間の調整を行う制御回路とをさらに備え、
前記VCOの出力信号の位相関係を所望の関係について前記判別回路にて判別し、該判別結果データを前記遅延回路の遅延時間に反映させる、
ことを特徴とする半導体装置。
【請求項９】
請求項３ないし請求項５のいずれかに記載の半導体装置において、
前記VCOの出力信号、前記遅延回路の入力信号及び出力信号を入力とする判別回路と、
前記判別回路の出力信号を入力として前記遅延回路の遅延時間の調整を行う制御回路とをさらに備え、
前記論理回路の出力信号の位相関係を所望の関係について前記判別回路にて判別し、前記制御回路を経由して位相関係結果を前記遅延回路の遅延時間に反映させる、
ことを特徴とする半導体装置。
【請求項１０】
請求項８または請求項９に記載の半導体装置において、
前記外部基準信号と前記外部クロック信号とを選択する選択回路をさらに備え、
前記選択回路の選択信号は前記制御回路から供給され、前記外部クロック信号を前記遅延回路に供給することで、前記論理回路の出力信号の位相関係を所望の関係について連続的に調整することが可能である、
ことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
調整期間入力信号を半導体装置の外部より前記制御回路に供給することで、前記論理回路の出力信号の位相関係を所望の関係について連続的に調整する際に、前記内部回路への影響のない期間に調整することを可能とした、
ことを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記制御回路の動作を判別するタイマ回路をさらに備え、
設定された時間が経過した後に前記論理回路の出力信号の位相関係を調整する、
ことを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記制御回路は、
前記内部回路の処理完了信号を受けた後に前記論理回路の出力信号の位相関係を調整することで該内部回路への影響のない期間に調整することを可能とした、
ことを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記論理回路、及び前記遅延回路をそれぞれ複数備え、
該複数の遅延回路から最適な論理回路の出力信号の位相関係を得ることが可能な前記遅延出力を１つ選択することで、連続的な位相調整時間を短縮する、
ことを特徴とする半導体装置。
【請求項１５】
請求項１０に記載の半導体装置において、
前記遅延回路の後段にホールド回路を設け、
前記内部回路の動作中であっても、前記遅延回路の遅延時間の自動調整を前記内部回路の動作に影響を与えることなく前記論理回路の出力信号との位相関係を調整することを可能とした、
ことを特徴とする半導体装置。
【請求項１６】
請求項１ないし請求項１５のいずれかに記載の半導体装置において、
前記内部回路は、
検査データを生成する検査データ生成回路と、
該検査データにより検査される被検査内部回路と、
該被検査内部回路が出力する検査結果データをパラレルデータに変換するシリアル−パラレル変換回路（以下、S/P回路と称す）と、
該パラレルデータを外部に出力する検査結果出力端子とを有し、
前記検査データ生成回路にて生成された検査パターンを使用し、前記被検査内部回路の論理検査及びスピード検査を行い、その検査結果をS/P回路を経て外部へ出力する、
ことを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記内部回路は、
前記S/P回路の代わりに検査結果保存回路を有し、
前記検査データ生成回路にて生成された検査パターンを使用し、前記検査内部回路の論理検査及びスピード検査を行い、その検査結果を前記検査結果保存回路に記憶する、
ことを特徴とする半導体装置。
【請求項１８】
請求項１ないし請求項１５のいずれかに記載の半導体装置において、
外部からデータ信号を入力するためのデータ信号入力端子と、
該データ入力信号の遅延時間を前記LPFまたは前記制御回路の出力信号により調整するデータ遅延回路と、
前記データ遅延回路の出力信号を入力とするデータ制御回路と、
検査結果保存回路の出力である検査結果データと該データ制御回路の出力である期待値データとを比較する検査結果比較回路と、
該検査結果比較回路からの検査結果比較結果データを外部に出力するための検査結果検査結果出力端子とをさらに備え、
前記内部回路は、
検査データを生成する検査データ生成回路と、
該被検査データにより検査される被検査内部回路と、
該被検査内部回路より出力された検査結果データを保存する前記被検査結果保存回路とを有し、
前記検査データ生成回路は検査データを生成する生成多項式を変更することが可能であり、且つ、前記検査内部回路の論理検査及びスピード検査を行い、その検査結果を前記検査結果保存回路に記憶し、前記検査結果比較回路にて期待値データと比較する、
ことを特徴とする半導体装置。
【請求項１９】
請求項１ないし請求項１５のいずれかに記載の半導体装置において、
外部からデータ信号を入力するためのデータ信号入力端子と、
該データ入力信号の遅延時間を前記ＬＰＦまたは前記制御回路の出力信号により調整するデータ遅延回路と、
検査結果を外部に出力するための検査結果出力端子とをさらに備え、
前記内部回路は、
前記データ遅延回路出力を入力とするパラレル−シリアル変換回路（以下、P/S回路と称す）と、
該P/S回路によりシリアルデータとなった検査データが入力される被検査内部回路と、
該被検査内部回路が出力する検査結果をパラレルデータに変換するS/P回路とを有し、
半導体装置外部から任意の検査パターンを入力し、前記検査内部回路の論理検査及びスピード検査を行い、当該S/P回路を経て外部に検査結果を出力する、
ことを特徴とする半導体装置。
【請求項２０】
請求項１ないし請求項１５のいずれかに記載の半導体装置において、
外部からデータ信号を入力するためのデータ信号入力端子と、
前記データ入力の遅延時間を前記ＬＰＦまたは前記制御回路の出力信号により調整するデータ遅延回路と、
検査結果データを外部に出力するための検査結果出力端子とをさらに備え、
前記内部回路は、
前記データ遅延回路出力を入力とするデータ制御回路と、
該データ制御回路により生成する検査データが設定される検査データ生成回路と、
該検査データが入力される被検査内部回路と、
該被検査内部回路が出力する検査結果をパラレルデータに変換するS/P回路とを有し、
前記検査データ生成回路の生成多項式を変更することが可能であり、且つ、前記検査内部回路の論理検査及びスピード検査を行い、その検査結果をS/P回路を経て外部に検査結果を出力する、
ことを特徴とする半導体装置。
【請求項２１】
外部からクロック信号を入力するための外部入力クロック信号端子と、
該外部入力クロック信号と分周器出力とを入力とする位相比較器と、
該位相比較器出力を受けたチャージポンプ出力を入力とするLPF（Low Pass Filter）と、
該LPF出力に基づき遅延時間を変更することが可能なVCO（Voltage Controlled Oscillator）と、
該VCOの出力を分周する前記分周器と、
外部基準入力信号を入力するための外部基準信号入力端子と、
該外部基準入力信号の遅延時間を前記LPFの出力信号に基づき変更することが可能な遅延回路と、
前記VCOの出力信号が入力される内部回路と、
該内部回路の出力信号を外部に出力するための外部出力端子とを備えた半導体装置の検査方法であって、
前記VCOの出力信号の位相を基準として外部基準信号を所定の位相に合わせ、前記内部回路の論理検査、及びディレイ検査を行い、上記検査開始時点以降に検査結果が前記外部出力端子に出力される、
ことを特徴とする半導体装置の検査方法。
【請求項２２】
請求項２１に記載の半導体装置の検査方法において、
前記検査パターンは外部データ入力端子から入力される、
ことを特徴とする半導体装置の検査方法。
【請求項２３】
請求項２１に記載の半導体装置の検査方法において、
前記検査パターンは前記内部回路に含まれる検査データ生成回路にて生成される、
ことを特徴とする半導体装置の検査方法。
【請求項２４】
請求項２１に記載の半導体装置の検査方法において、
前記検査結果は前記内部回路に含まれるS/P回路によって前記外部出力端子に出力され、
前記VCOの出力信号の周波数よりも低速なデータ変化にて前記外部出力端子にデータ出力される、
ことを特徴とする半導体装置の検査方法。
【請求項２５】
請求項２１に記載の半導体装置の検査方法において、
前記検査結果は前記内部回路に含まれる検査結果保存回路に記憶され、
前記外部出力端子に一定の論理値にて出力される、
ことを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその検査方法に関し、特にその検査動作の容易性及び信頼性の向上を図ったものに関する。
【背景技術】
【０００２】
近年、半導体製造プロセスの微細化技術の急速な進歩によって半導体装置の動作周波数は急速に増加している。高い周波数を必要とする半導体装置の検査方法は、従来、内部発生クロック信号の位相を半導体装置外部から掴むことができないために、特許文献１に示されるように、高い周波数を必要とする時に外部クロック信号入力信号から内部発生クロック信号へ切り替えを行う。その際、不完全なパルス波形によって内部回路の誤動作を防止するため、切り替え直後のクロック信号波形をマスクすることで、内部回路の正常動作を保証している。
【特許文献１】特開２００３−１４８２２号公報（第２６頁，第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、このような半導体装置の高速化は、半導体装置外部からの入力信号の周波数の増加だけではなく、半導体装置内部にPLL（Phase Locked Loop）を搭載しこれに組み込まれたVCO（Voltage Controlled Oscillator）を使用することで、GHｚレベルの動作周波数を実現可能としている。しかしながら、VCO出力の発振クロック信号の位相を半導体装置外部から明確に把握することは困難であった。そのため、これまで半導体装置の通常動作時は、VCO発振クロック信号の位相に依らない構成をとることで、システムを構成していた。
【０００４】
図３１は従来の半導体装置を示す回路図である。図３１に示すように、半導体装置１は、外部クロック信号入力端子２と、前記外部クロック信号と半導体内部発振クロック信号との位相比較を行う位相比較器３と、これらの位相差に応じた前記位相比較器３の出力信号を遅延制御信号に変換するCharge Pump回路（以下、C.P.と称す）４と、遅延制御信号の高周波数成分を取り除くためのLPF（Low Pass Filter）５と、前記LPF５の出力の遅延制御信号によって１周期の遅延時間、即ち発振周波数をコントロールされるVCO６と、前記VCO６の発振クロック信号が前記外部クロック信号と同一周波数となるように分周を行う分周器７と、外部基準信号等のデータを入力するための外部基準信号入力端子８と、前記VCO６の発振クロック信号と前記外部基準信号入力端子８からの入力信号とが供給される内部回路９によって構成されている。
【０００５】
次に図３１を使用してその具体的動作について説明する。
外部クロック信号入力端子２から半導体装置１内部へ外部クロック信号が入力されると、位相比較器３は１周期以前の分周クロック信号のエッジとの位相を比較し、その位相差に応じた制御信号をC.P.４により遅延制御信号に変換して遅延制御信号に含まれる高周波成分をLPF５により取り除き、さらに前記LPF5の出力信号をVCO6へ供給する。このため、VCO６は、常に前記位相比較器３における前記外部クロック信号と前記VCO6により発振された半導体内部発振クロック信号との位相差が少なくなる方向に働く制御信号が入力される。その結果、前記VCO６は１周期の遅延時間、即ち発振周波数がコントロールされ、前記VCO６の発振クロック信号は前記分周器７にて前記外部クロック信号と同一周波数となるように分周が行われた後、再び前記位相比較器３へ入力されて、負帰還のフィードバックループを形成する。
【０００６】
一方、前記VCO６の発振クロック信号と前記外部基準信号入力端子８から入力された基準信号とはともに内部回路９に入力される。しかしながら、図３１に示す回路構成では前記基準信号の入力において、前記半導体装置１の製造ばらつき等や、温度，電圧等の使用環境の変化に伴う前記VCO６の発振クロック信号ジッタが発生することで、前記VCO６の発振クロック信号の前記内部回路９までの遅延時間と、前記外部基準信号入力端子８から前記内部回路９までの遅延時間とが異なってくる。
【０００７】
即ち、図３２に示すように、使用環境が異なることで外部クロック信号と外部基準信号との間に配線遅延の差が生じる。また、外部クロック信号入力端子２から内部回路９の入力までの信号経路では回路３ないし６が介在することによるゲート遅延が存在するのに対し、外部基準信号入力端子８は内部回路９の入力に直結されているため、これらの間にゲート遅延の有無による差が生じる。そして、これらが原因となって内部回路９までの遅延時間が異なってくるため、内部回路９に到達したクロック信号と基準信号とは、常に所望の位相関係を得ることができず、内部回路９では、所望のタイミングと異なるタイミングにて処理が行われてしまう。
上述の様に、前記半導体装置１外部から前記VCO６の発振クロック信号に対して、所望のタイミングにて精度良く外部基準信号を入力することは困難であった。
【０００８】
本発明は、上記のような従来のものの問題点を解決するためになされたもので、その目的とするところは、半導体装置内部のPLL出力発振クロック信号で通常動作、及び検査を行う際に、半導体装置外部から精度良く所望のタイミングにて論理処理を行える半導体装置、及びその検査方法を提供することである。
【課題を解決するための手段】
【０００９】
この発明の請求項１に係る半導体装置は、外部からクロック信号を入力するための外部入力クロック信号端子と、該外部入力クロック信号と分周器出力とを入力とする位相比較器と、該位相比較器出力を受けたチャージポンプ出力を入力とするLPF（Low Pass Filter）と、該LPFの出力信号に基づき遅延時間を変更することが可能なVCO（Voltage Controlled Oscillator）と、該VCOの出力信号を分周する前記分周器と、外部基準信号を入力するための外部基準信号入力端子と、該外部基準信号の遅延時間を前記LPFの出力信号に基づき変更することが可能な遅延回路とを備え、前記VCOの出力信号と前記遅延回路の出力信号とを内部回路に供給し、前記VCOの出力信号と前記遅延回路の出力信号とを、前記外部入力クロック信号と前記外部基準信号との間と同じ位相関係で前記内部回路に信号を供給することを特徴とするものである。
【００１０】
この発明の請求項１に係る半導体装置によれば、前記外部基準信号入力端子から入力された基準信号は、入力されたタイミングから前記VCOの発振クロック信号に対して論理処理を行うまでに前記VCOと同じ遅延時間にてコントロールされた遅延回路を経由することで、前記外部クロック信号と同様の遅延時間を前記半導体装置内部で持つ。このため、間接的に前記VCOの発振クロック信号の位相を前記半導体装置外部から掴むことが可能となり、前記半導体装置外部から前記外部クロック信号と前記外部基準入力信号を特定の位相関係で入力することで、前記内部回路へ所望の位相関係を維持したVCOの発振クロック信号と外部基準信号を入力することができる。
【００１１】
この発明の請求項２に係る半導体装置は、請求項１記載の半導体装置において、前記内部回路は、記憶回路を含む回路から構成され、半導体装置外部入力からのデータを直接オーバーサンプリングすることが可能であるようにしたものである。
【００１２】
この発明の請求項２に係る半導体装置によれば、外部から入力する際のデータとクロックとの位相関係を維持したまま、半導体装置外部入力からのデータを直接オーバーサンプリングすることが可能な内部回路に対し、データとクロックとを入力することができる。
【００１３】
この発明の請求項３に係る半導体装置は、請求項１または請求項２に記載の半導体装置において、上記VCOの出力信号と上記遅延回路の出力信号とを入力にもつ論理回路をさらに備え、該論理回路の出力を前記内部回路に供給し、前記VCOの出力信号を任意にマスクできることを特徴とするものである。
【００１４】
この発明の請求項３に係る半導体装置によれば、外部から入力したデータとクロックとをその位相関係を維持したまま論理回路に入力し、この論理回路の出力を内部回路に入力するようにしたので、外部データ入力信号によりVCOの出力クロック信号をマスクし、内部回路の動作を停止等することができる。
【００１５】
この発明の請求項４に係る半導体装置は、請求項３記載の半導体装置において、上記論理回路は、単一もしくは複数の分周フリップフロップ（以下、フリップフロップをFFと称す）を有し、上記内部回路へ前記VCOの出力信号の位相関係、及びDutyを保証したクロック信号を供給するように構成されていることを特徴とするものである。
【００１６】
この発明の請求項４に係る半導体装置によれば、論理回路を構成する分周FFに位相関係およびDutyを保証したクロック信号を供給できるので、正確な分周クロック信号を内部回路に供給できる。
【００１７】
この発明の請求項５に係る半導体装置は、請求項３記載の半導体装置において、上記論理回路は、２つ以上の分周FFで構成され、該２つ以上の分周FFの少なくとも１つは反転クロック信号を入力とし、上記内部回路へ所望の位相関係を保ちつつDutyを保証したクロック信号を供給するように構成されていることを特徴とするものである。
【００１８】
この発明の請求項５に係る半導体装置によれば、論理回路を構成する分周FFに位相関係およびDutyを保証したクロック信号を供給できるので、正確な分周クロック信号を内部回路に供給できる。
【００１９】
この発明の請求項６に係る半導体装置は、請求項１、請求項３ないし請求項５のいずれかに記載の半導体装置において、外部遅延調整入力端子からの外部入力信号に応じて、前記遅延回路の遅延時間を調整することが可能であることを特徴とするものである。
【００２０】
この発明の請求項６に係る半導体装置によれば、ＰＬＬループからの制御のみならず外部からも遅延回路の遅延時間を制御できるので、遅延回路の遅延時間の微調整などが可能となる。
【００２１】
この発明の請求項７に係る半導体装置は、請求項１、請求項３ないし請求項５のいずれかに記載の半導体装置において、前記VCOの出力信号、前記遅延回路の入力信号及び出力信号を入力とする判別回路と、前記判別回路の出力信号を半導体装置外部へ出力する判別信号端子とをさらに備えたことを特徴とするものである。
【００２２】
この発明の請求項７に係る半導体装置によれば、半導体装置内部に判別回路を設けたことにより、遅延回路が所期の遅延を発生しているか否かを半導体装置内部で判定できる。
【００２３】
この発明の請求項８に係る半導体装置は、請求項１記載の半導体装置において、前記VCOの出力信号、前記遅延回路の入力信号及び出力信号を入力とする判別回路と、前記判別回路の出力信号を入力として前記遅延回路の遅延時間の調整を行う制御回路とをさらに備え、前記VCOの出力信号の位相関係を所望の関係について前記判別回路にて判別し、該判別結果データを前記遅延回路の遅延時間に反映させることを特徴とするものである。
【００２４】
この発明の請求項８に係る半導体装置によれば、制御回路が判別回路の判定結果に基づいて遅延回路の遅延時間を制御するので、遅延時間を自動的に最適な値に設定できる。
【００２５】
この発明の請求項９に係る半導体装置は、請求項３ないし請求項５のいずれかに記載の半導体装置において、前記VCO出力信号、前記遅延回路入力信号及び出力信号を入力とする判別回路と、前記判別回路の出力信号を入力として前記遅延回路の遅延時間の調整を行う制御回路とをさらに備え、前記論理回路出力クロック信号の位相関係を所望の関係について前記判別回路にて判別し、制御回路を経由して位相関係結果を前記遅延回路へ反映させることを特徴とするものである。
【００２６】
この発明の請求項９に係る半導体装置によれば、ＶＣＯの出力クロック信号と遅延回路の出力信号とを論理回路を介して内部回路に入力する場合においても、制御回路が判別回路の判定結果に基づいて遅延回路の遅延時間を制御するので、遅延時間を自動的に最適な値に設定できる。
【００２７】
この発明の請求項１０に係る半導体装置は、請求項８または請求項９に記載の半導体装置において、前記外部基準信号と前記外部クロック信号とを選択する選択回路をさらに備え、前記選択回路の選択信号は前記制御回路から供給され、前記外部クロック信号を前記遅延回路に供給することで、前記論理回路の出力信号の位相関係を所望の関係について連続的に調整することが可能であることを特徴とするものである。
【００２８】
この発明の請求項１０に係る半導体装置によれば、外部基準信号と外部クロック信号入力信号とを選択して入力できるようにしたので、外部基準信号が入力されない場合は外部クロック信号を用いて遅延回路の遅延時間を自動的に調節できる。
【００２９】
この発明の請求項１１に係る半導体装置は、請求項１０記載の半導体装置において、  調整期間入力信号を半導体装置の外部より前記制御回路に供給することで、前記論理回路の出力信号の位相関係を所望の関係について連続的に調整する際に、前記内部回路への影響のない期間に調整することを可能としたことを特徴とするものである。
【００３０】
この発明の請求項１１に係る半導体装置によれば、論理回路から出力されるクロック信号の位相関係が所望の関係となるように調整する期間を半導体装置外部から設定できるので、この期間を適宜選択して入力することで内部回路への影響のない期間にその調整を行うことが可能となる。
【００３１】
この発明の請求項１２に係る半導体装置は、請求項１０記載の半導体装置において、前記制御回路の動作を判別するタイマ回路をさらに備え、設定された時間が経過した後に前記論理回路の出力信号の位相関係を調整することを特徴とするものである。
【００３２】
この発明の請求項１２に係る半導体装置によれば、半導体装置内部にタイマ回路を設けるようにしたので、タイマ回路に設定した時間が経過した後に論理回路が出力するクロック信号の位相関係を調整することが可能となる。
【００３３】
この発明の請求項１３に係る半導体装置は、請求項１０記載の半導体装置において、  前記制御回路は、前記内部回路の処理完了信号を受けた後に前記論理回路の出力信号の位相関係を調整することで該内部回路への影響のない期間に調整することを可能としたことを特徴とするものである。
【００３４】
この発明の請求項１３に係る半導体装置によれば、制御回路は内部回路からの処理が完了した旨の信号を受信した後に論理回路の出力クロック信号の位相関係を調整するので、外部からの制御信号を要することなく、位相関係を自動的に調節できる。
【００３５】
この発明の請求項１４に係る半導体装置は、請求項１３記載の半導体装置において、  前記論理回路、及び前記遅延回路をそれぞれ複数備え、該複数の遅延回路から最適な論理回路の出力信号の位相関係を得ることが可能な前記遅延出力を１つ選択することで、連続的な位相調整時間を短縮することを特徴とするものである。
【００３６】
この発明の請求項１４に係る半導体装置によれば、複数の遅延時間により外部基準信号を遅延し、これら複数の遅延信号を複数の論理回路に入力するようにしたので、これら論理回路の出力信号を選択して内部回路に入力することで、連続的な位相調整時間を短縮することが可能となる。
【００３７】
この発明の請求項１５に係る半導体装置は、請求項１０に記載の半導体装置において、前記遅延回路の後段にホールド回路を設け、前記内部回路の動作中であっても、前記遅延回路の遅延時間の自動調整を前記内部回路の動作に影響を与えることなく前記論理回路の出力信号との位相関係を調整することを可能としたことを特徴とするものである。
【００３８】
この発明の請求項１５に係る半導体装置によれば、遅延回路の後段にホールド回路を設けるようにしたので、選択回路で選択した外部基準信号あるいは外部クロック信号の遅延信号をホールド回路にてホールドできるため、内部回路にこの信号が到達することなく遅延回路の遅延時間の自動調整を行うことが可能となる。
【００３９】
この発明の請求項１６に係る半導体装置は、請求項１ないし請求項１５のいずれかに記載の半導体装置において、前記内部回路は、検査データを生成する検査データ生成回路と、該検査データにより検査される被検査内部回路と、該被検査内部回路が出力する検査結果データをパラレルデータに変換するシリアル−パラレル変換回路（以下、S/P回路と称す）と、該パラレルデータを外部に出力する検査結果出力端子とを有し、前記検査データ生成回路にて生成された検査パターンを使用し、前記被検査内部回路の論理検査及びスピード検査を行い、その検査結果をS/P回路を経て外部へ出力することを特徴とするものである。
【００４０】
この発明の請求項１６に係る半導体装置によれば、半導体装置内で検査データを生成して被検査回路に与えその検査結果をS/P回路によりパラレルデータに変換して外部に出力するようにしたので、半導体装置外部で論理検査及びスピード検査の検査結果を受けるテスタとして低速のものを使用することが可能となる。
【００４１】
この発明の請求項１７に係る半導体装置は、請求項１６に記載の半導体装置において、前記内部回路は、前記S/P回路の代わりに検査結果保存回路を有し、前記検査データ生成回路にて生成された検査パターンを使用し、前記検査内部回路の論理検査及びスピード検査を行い、その検査結果を前記検査結果保存回路に記憶することを特徴とするものである。
【００４２】
この発明の請求項１７に係る半導体装置によれば、半導体装置内で検査データを生成して被検査回路に与えその検査結果を検査結果保存回路に一時保存した後外部に出力するようにしたので、半導体装置外部で論理検査及びスピード検査の検査結果を受けるテスタとして低速のものを使用することが可能となる。
【００４３】
この発明の請求項１８に係る半導体装置は、請求項１ないし請求項１５のいずれかに記載の半導体装置において、外部からデータ信号を入力するためのデータ信号入力端子と、該データ入力信号の遅延時間を前記LPFまたは前記制御回路の出力信号により調整するデータ遅延回路と、前記データ遅延回路の出力信号を入力とするデータ制御回路と、検査結果保存回路の出力である検査結果データと該データ制御回路の出力である期待値データとを比較する検査結果比較回路と、該検査結果比較回路からの検査結果比較結果データを外部に出力するための検査結果検査結果出力端子とをさらに備え、前記内部回路は、検査データを生成する検査データ生成回路と、該被検査データにより検査される被検査内部回路と、該被検査内部回路より出力された検査結果データを保存する前記被検査結果保存回路とを有し、前記検査データ生成回路は検査データを生成する生成多項式を変更することが可能であり、且つ、前記検査内部回路の論理検査及びスピード検査を行い、その検査結果を前記検査結果保存回路に記憶し、前記検査結果比較回路にて期待値データと比較することを特徴とするものである。
【００４４】
この発明の請求項１８に係る半導体装置によれば、半導体装置内で検査データを生成して被検査回路に与えその検査結果を検査結果保存回路に一時保存した後外部に出力するようにするとともに検査データを生成する生成多項式を外部データに応じて変更できるようにしたので、半導体装置外部で論理検査及びスピード検査の検査結果を受けるテスタとして低速のものを使用することが可能となり、検査データの変更が可能となる。
【００４５】
この発明の請求項１９に係る半導体装置は、請求項１ないし請求項１５のいずれかに記載の半導体装置において、外部からデータ信号を入力するためのデータ信号入力端子と、該データ入力信号の遅延時間を前記ＬＰＦまたは前記制御回路の出力信号により調整するデータ遅延回路と、検査結果を外部に出力するための検査結果出力端子とをさらに備え、前記内部回路は、前記データ遅延回路出力を入力とするパラレル−シリアル変換回路（以下、P/S回路と称す）と、該P/S回路によりシリアルデータとなった検査データが入力される被検査内部回路と、該被検査内部回路が出力する検査結果をパラレルデータに変換するS/P回路とを有し、半導体装置外部から任意の検査パターンを入力し、前記検査内部回路の論理検査及びスピード検査を行い、当該S/P回路を経て外部に検査結果を出力することを特徴とするものである。
【００４６】
この発明の請求項１９に係る半導体装置によれば、内部回路の被検査回路に対し外部データをシリアルデータに変換して入力し、被検査回路からの出力信号をパラレルデータに変換して半導体装置外部に出力するようにしたので、検査結果を受けるテスタとして低速のものを使用できる。
【００４７】
この発明の請求項２０に係る半導体装置は、請求項１ないし請求項１５のいずれかに記載の半導体装置において、外部からデータ信号を入力するためのデータ信号入力端子と、前記データ入力の遅延時間を前記ＬＰＦまたは前記制御回路の出力信号により調整するデータ遅延回路と、検査結果データを外部に出力するための検査結果出力端子とをさらに備え、前記内部回路は、前記データ遅延回路出力を入力とするデータ制御回路と、該データ制御回路により生成する検査データが設定される検査データ生成回路と、該検査データが入力される被検査内部回路と、該被検査内部回路が出力する検査結果をパラレルデータに変換するS/P回路とを有し、前記検査データ生成回路の生成多項式を変更することが可能であり、且つ、前記検査内部回路の論理検査及びスピード検査を行い、その検査結果をS/P回路を経て外部に検査結果を出力することを特徴とするものである。
【００４８】
この発明の請求項２０に係る半導体装置によれば、内部回路の被検査回路に対し検査データを半導体装置内部で生成し被検査回路からの出力データをパラレルデータに変換して外部に出力するとともに、検査データを生成する生成多項式を外部データに応じて変更できるようにしたので、半導体装置外部で論理検査及びスピード検査の検査結果を受けるテスタとして低速のものを使用することが可能となり、検査データの変更が可能となる。
【００４９】
この発明の請求項２１に係る半導体装置の検査方法は、外部からクロック信号を入力するための外部入力クロック信号端子と、該外部入力クロック信号と分周器出力とを入力とする位相比較器と、該位相比較器出力を受けたチャージポンプ出力を入力とするLPF（Low Pass Filter）と、該LPF出力に基づき遅延時間を変更することが可能なVCO（Voltage Controlled Oscillator）と、該VCOの出力を分周する前記分周器と、外部基準入力信号を入力するための外部基準信号入力端子と、該外部基準入力信号の遅延時間を前記LPFの出力信号に基づき変更することが可能な遅延回路と、前記VCOの出力信号が入力される内部回路と、該内部回路の出力信号を外部に出力するための外部出力端子とを備えた半導体装置の検査方法であって、前記VCOの出力信号の位相を基準として外部基準信号を所定の位相に合わせ、前記内部回路の論理検査、及びディレイ検査を行い、上記検査開始時点以降に検査結果が前記外部出力端子に出力されることを特徴とするものである。
【００５０】
この発明の請求項２１に係る半導体装置の検査方法によれば、前記外部基準信号入力端子から入力された基準信号は、入力されたタイミングから前記VCOの発振クロック信号に対して論理処理を行うまでに前記VCOと同じ遅延時間にてコントロールされた遅延回路を経由することで、前記外部クロック信号と同様の遅延時間を前記半導体装置内部で持つ。このため、間接的に前記VCOの発振クロック信号の位相を前記半導体装置外部から掴むことが可能となり、前記半導体装置外部から前記外部クロック信号と前記外部基準入力信号を特定の位相関係で入力することで、前記内部回路へ所望の位相関係を維持したVCOの発振クロック信号と外部基準信号を入力することができる。
【００５１】
この発明の請求項２２に係る半導体装置の検査方法は、請求項２１に記載の半導体装置の検査方法において、前記検査パターンは外部データ入力端子から入力されることを特徴とするものである。
【００５２】
この発明の請求項２２に係る半導体装置の検査方法によれば、外部データ入力端子から入力した検査パターンを用いて半導体装置の内部回路の検査を行うことが可能である。
【００５３】
この発明の請求項２３に係る半導体装置の検査方法は、請求項２１に記載の半導体装置の検査方法において、前記検査パターンは前記内部回路に含まれる検査データ生成回路にて生成されることを特徴とするものである。
【００５４】
この発明の請求項２３に係る半導体装置の検査方法によれば、半導体装置内部に設けた検査データ生成回路により検査パターンを生成するようにしたので、外部から検査データを入力することなく半導体装置の検査が可能となる。
【００５５】
この発明の請求項２４に係る半導体装置の検査方法は、請求項２１に記載の半導体装置の検査方法において、前記検査結果は前記内部回路に含まれるS/P回路によって前記外部出力端子に出力され、前記VCOの出力信号の周波数よりも低速なデータ変化にて前記外部出力端子にデータ出力されることを特徴とするものである。
【００５６】
この発明の請求項２４に係る半導体装置の検査方法によれば、内部回路の検査結果をパラレルデータに変換して外部に出力するようにしたので、検査結果を受け取るテスタが低速のものとすることが可能となる。
【００５７】
この発明の請求項２５に係る半導体装置の検査方法は、請求項２１に記載の半導体装置の検査方法において、前記検査結果は前記内部回路に含まれる検査結果保存回路に記憶され、前記外部出力端子に一定の論理値にて出力されることを特徴とするものである。
【００５８】
この発明の請求項２５に係る半導体装置の検査方法によれば、内部回路の検査結果を一旦記憶した後外部に出力するようにしたので、検査結果を受け取るテスタが低速のものとすることが可能となる。
【発明の効果】
【００５９】
本発明に係る半導体装置、及びその検査方法によれば、製造ばらつき等や、温度，電圧等の使用環境の変化に伴う遅延時間の変動や、VCOの発振クロック信号のジッタに関係なく、半導体装置内部で発振クロック信号と基準信号の位相が一意的に決定され、半導体装置外部からは、間接的に半導体内部のPLL発振クロック信号の位相を掴むことができ、PLLの発振クロック信号の位相を利用した半導体装置の構成をとることが可能となる。
【発明を実施するための最良の形態】
【００６０】
以下、図面を参照しながら本発明の実施の形態について説明する。
（実施の形態１）
この実施の形態１は、外部基準信号入力端子と内部回路との間にＶＣＯと同じ遅延時間を有する遅延回路を介在させることで、半導体装置の内部基準信号と内部クロック信号との間が、半導体装置の外部基準信号と外部クロック信号との間と同様の位相関係を維持できるようにしたものである。
【００６１】
図１は本発明の実施の形態１による半導体装置の構成を示す。
図において、半導体装置１は、外部クロック信号を入力するための外部クロック信号入力端子２と、前記外部クロック信号と半導体装置内部発振クロック信号の分周信号との位相比較を行う位相比較器３と、前記位相比較器３の位相差に応じた遅延制御信号を発生するチャージポンプ４（以下C.P.４とする）と、前記C.P.４の出力の遅延制御信号の高周波成分を取り除くためのLPF５と、前記LPF５の出力信号である遅延制御信号によって１周期の遅延時間、即ちその発振周波数がコントロールされるVCO６と、前記VCO６が発振する内部クロック信号を、前記外部クロック信号と同一周波数となるように分周を行う分周器７と、外部基準信号を入力するための外部基準信号入力端子８と、前記外部基準信号に対して、前記VCO６と同じ制御信号にて遅延制御されている遅延回路１０と、前記VCO６の発振クロック信号および前記遅延回路１０により遅延された外部基準信号が入力される内部回路９と、によって構成されている。
【００６２】
この半導体装置１において、前記VCO６は、図２に示すように、電圧制御型遅延インバータを構成要素とし、前記電圧制御型遅延インバータを奇数段カスケード接続したリング発振器の構成をとる。また、前記遅延回路１０は、図３に示すように、前記VCO６と同数段の電圧制御型遅延インバータをチェーン状に接続した構成をとる。さらに前記VCO６と前記遅延回路１０とはそれぞれの電圧制御型遅延インバータが、前記LPF５から出力される同一の遅延制御信号により制御されている。
【００６３】
即ち、図２の例では、電源VCCとグランドGNDとの間に互いに直列接続されたトランジスタ６１ｉ，インバータ６０ｉ，トランジスタ６２ｉにより電圧制御型遅延インバータ６ｉ（ｉ＝ａ〜ｅ）がそれぞれ構成され、これら５段の電圧制御型遅延インバータにおける最終段のインバータ６０ｅの出力が初段のインバータ６０ａの入力にフィードバックされるとともに、分周器７への出力となっている。また、図３の例では、電源VCCとグランドGNDとの間に互いに直列接続されたトランジスタ１０１ｉ，インバータ１００ｉ，トランジスタ１０２ｉにより電圧制御型遅延インバータ１０ｉ（ｉ＝ａ〜ｅ）がそれぞれ構成されており、これら５段の電圧制御型遅延インバータにおける初段のインバータ１００ａは外部基準信号入力端子８からの外部基準信号が入力され、最終段のインバータ１００ｅは内部回路９に対し遅延された信号を出力する。
【００６４】
次に、上記の構成を持つ半導体装置１の具体的な動作について説明する。
前記外部クロック信号入力端子２より前記半導体装置１内部へ外部クロック信号が入力されると前記位相比較器３にて外部クロック信号と前記内部クロック信号の分周クロック信号との位相比較が行われ、その位相差をゼロにする方向で、位相差に応じた制御信号が出力される。また、前記LPF５にてC.P.4出力の制御信号の高周波成分を取り除き、この制御信号は前記VCO６と前記遅延回路１０とに供給され、前記電圧制御型遅延インバータ６ｉ，１０ｉの遅延時間をコントロールする。前記VCO６内のリング発振器では前記C.P.５からの遅延制御信号によって１周期の遅延時間、即ち発振周波数がコントロールされる。前記VCO６の発振クロック信号は前記分周器７にて前記外部クロック信号と同一周波数となるように分周を行い、前記分周器７の分周出力クロック信号は前記位相比較器３に入力され、前記外部クロック信号と位相を比較する。
【００６５】
上記半導体装置１において、負帰還制御回路が安定した時点では前記VCO６の発振クロック信号周波数を前記分周器７の分周率で割った周波数は、前記外部クロック信号入力の周波数に等しい。この時、前記位相比較器３の外部クロック信号と前記分周器７の出力信号との位相は同一であり、前記分周器７での分周遅延はゼロ遅延と考えられるため、結果として前記VCO６の発振クロック信号の位相は前記位相比較器３の外部クロック信号の位相と同一と言える。
【００６６】
そしてさらに、前記外部クロック信号入力端子２から前記位相比較器３の入力までと、前記外部基準信号入力端子８から前記遅延回路１０までとの遅延時間を同一にし、さらに、前記VCO６の出力から前記内部回路９のクロック信号入力までと前記遅延回路１０の出力から前記内部回路９までの基準信号入力までとの遅延時間を同一にすることで、前記VCO６の発振クロック信号の前記内部回路９への遅延時間と、内部基準信号の前記内部回路９への遅延時間とが同じになる。
【００６７】
このような回路構成を行うことで、前記半導体装置１の製造ばらつき等や、温度，電圧等の使用環境の変化に伴う遅延時間の変動や、VCOの発振クロック信号のジッタによる遅延変動に依ることなく、図４に示すように、内部クロック信号と内部基準信号とは、半導体装置１外部での外部クロック信号と外部基準信号の入力タイミングとの位相関係を維持したまま前記内部回路９へ入力することが可能となる。
【００６８】
図５はこの様子をタイミングチャートに示したものである。
図５において、Ｓ２は前記外部入力クロック信号、Ｓ３_１は前記位相比較器３の外部クロック入力信号、Ｓ６は前記VCO６の発振クロック信号、Ｓ７は前記分周器７の分周クロック信号出力信号であり、前記位相比較器３の半導体装置１内部の発振クロック信号でもある。Ｓ８は前記外部基準入力信号、Ｓ１０ｉは前記外部基準入力信号が前記遅延回路１０に入力された時点の信号、Ｓ１０ｏは前記外部基準入力信号の前記遅延回路１０の出力信号、さらにＳ９_１は前記内部回路９への前記VCO６の発振クロック信号入力である内部クロック信号、Ｓ９_２は前記遅延回路１０の前記内部回路９への基準信号入力である内部基準信号である。
【００６９】
上記の様に、前記外部クロック信号入力端子２から前記位相比較器３の入力までと前記外部基準信号入力端子８と前記遅延回路１０までとの構成を同一にするとともに、前記VCO６の出力から前記内部回路９のクロック信号入力までと、前記遅延回路１０の出力から前記内部回路９までとの基準信号入力までとを同一の構成とすることで、前記内部回路９の入力において、前記半導体装置１外部における前記外部クロック信号入力信号と前記外部基準入力信号との位相関係が維持されることが分かる。
【００７０】
図６は、前記C.P.５出力の制御信号の変動によって、前記VCO６と前記遅延回路１０の前記インバータ１１の遅延時間が変動した場合を示したタイミングチャートである。図中のハッチングはそれぞれVCO６の発振クロック信号Ｓ６の位相ジッタおよび外部基準信号の出力Ｓ１０ｏの遅延変動を示す。この図６から明らかなように、前記VCO６の発振クロック信号Ｓ６の位相ジッタが生じるのと同じ制御信号を受けている前記遅延回路１０の外部基準信号の出力Ｓ１０ｏも前記VCO６の発振クロック信号と同様の遅延時間だけの遅延変動が生じる。この結果、前記C.P.４の制御信号の変動が生じても前記内部回路９の入力において、前記半導体装置１外部における前記外部クロック信号入力信号と前記外部基準入力信号との位相関係が維持される。
【００７１】
このように、本実施の形態１による半導体装置によれば、外部クロック信号をＰＬＬにより周波数逓倍して内部回路に入力するとともに、このＰＬＬを構成するＶＣＯと同じ遅延時間を有する遅延回路を、外部基準信号の信号経路に設けるようにしたので、内部回路に入力する内部クロック信号と内部基準信号との間を、半導体装置外部から入力する外部クロック信号と外部基準信号との位相関係と同様に維持することができる。
【００７２】
（実施の形態２）
図７は本発明の実施の形態２による半導体装置の構成を示す。
この実施の形態２が実施の形態１と異なる点は、実施の形態１の内部回路９の前段にクロック信号制御用の論理回路１２が挿入されている点である。
【００７３】
図７において、論理回路１２はVCO6からの内部クロック信号を正論理で受け、遅延回路１０からの内部基準信号を負論理で受け、これらの論理積を内部回路９に出力するＡＮＤゲート１２ａからなる。
【００７４】
この実施の形態２では、図７中のVCO６の出力から論理回路１２のクロック信号入力までと、遅延回路１０の出力から論理回路１２までの基準信号入力までとを同一の遅延時間とし、VCO６の発振クロック信号の論理回路１２までの遅延時間と、遅延回路１０が出力する内部基準信号の前記論理回路１２までの遅延時間とが同じであるものとしている。
【００７５】
上記のように構成された半導体装置１において、前記内部回路９に入力される前記VCO６の発振クロック信号に対してマスクを掛ける場合、前記外部基準信号入力端子８より所望のタイミングにてマスク信号を入力することで、半導体装置１内部にて所望のタイミングにて前記VCO６の発振クロック信号に対してマスクを掛けることが可能である。
【００７６】
図８は前記VCO６の発振クロック信号に対してマスクを掛ける時のタイミングチャートを示したものである。図８において、S１２_１は前記VCO６の発振クロック信号の前記論理回路１２への入力、S１２_２は前記遅延回路１０から出力された基準信号の前記論理回路１２への入力、S９は前記論理回路１２の出力クロック信号の前記内部回路９への入力である。
【００７７】
図７に示す様に、前記外部基準信号入力端子８から前記VCO６の発振クロック信号に対して前記半導体装置１外部からマスクを掛けたい期間に、Ｌとなるように前記外部基準信号を入力することで、これより所定時間遅れて、論理回路１２の出力が上記期間と同期間の間Ｌに固定され、前記VCO６の発振クロック信号に精度良くマスクを掛けることが可能となる。
【００７８】
なお、図７では、前記論理回路１２としてANDゲート１２ａを使用したが、ORゲートを用いることで前記VCO６の発振クロック信号をH値に固定することが可能であり、場合に応じた前記論理回路を準備することで様々なゲーティッド・クロック信号を構成することが可能である。このため、内部回路に対しクロック信号を供給しないように発振クロック信号値を固定することで、動作が不要な期間に内部回路の動作を停止させて消費電力を低減したり、雑音の発生を抑えることが可能となる、等の効果が得られる。
【００７９】
このように、本実施の形態２による半導体装置によれば、ＶＣＯにより生成された内部クロック信号と遅延回路より出力された内部基準信号とを論理回路に入力し、論理回路により論理演算を行った信号を内部回路に供給するようにしたので、外部基準信号としてマスク信号等の制御信号を入力することで、内部回路へのクロック信号の供給を停止し、消費電力やノイズの低減、望ましくない期間の動作の停止等を行うことが可能になる。
【００８０】
（実施の形態３）
図９は本発明の実施の形態３による半導体装置の構成を示す。
この実施の形態３は、論理回路１２として実施の形態２のＡＮＤゲート１２ａの代わりにフリップフロップ（FF）１３を使用して、分周リセットを行う点が異なる。
【００８１】
図９において、１３はフリップフロップ（FF）であり、VCO6出力である内部クロック信号を２分周して内部回路９に出力し、遅延回路１０出力である内部基準信号によりリセットがかけられる。即ち、VCO6出力がFF１３のクロック信号（ＣＫ）入力に接続され、ＮＱ出力がＤ入力に接続され、Ｑ出力が内部回路９に接続され、遅延回路１０の出力がリセット入力に入力されている。
【００８２】
この実施の形態３においても、図８中の前記VCO６の出力から前記FF１３のクロック信号入力までと、前記遅延回路１０の出力から前記FF１３までの基準信号入力までとを同一遅延時間とし、前記VCO６の発振クロック信号の前記FF１３への遅延時間と、基準信号の前記FF１３までの遅延時間とが同一であるようにしている。
【００８３】
上記のように構成された半導体装置１において、前記内部回路９に入力される分周クロック信号に対して、外部基準信号を使用して非同期リセットを掛ける場合、前記外部基準信号入力端子８より所望のタイミングにてリセット信号を入力することで、半導体装置１内部にて所望のタイミングにて前記VCO６の発振クロック信号に対して分周クロック信号のリセットを掛けることが可能である。
【００８４】
図１０は前記FF１３に対して非同期リセットを掛ける時のタイミングチャートを示したものである。図１０において、S１３_１は前記FF１３のクロック信号入力、S１３_２は前記遅延回路１０から出力された非同期リセット信号の前記FF１３のリセット端子入力、S９は前記FF１３の出力クロック信号の前記内部回路９の入力である。
【００８５】
図９に示す様に、前記外部基準信号入力端子８から前記FF１３に対して非同期リセットを掛けたいタイミングで前記半導体装置１外部から所望のタイミングにて前記外部基準信号として非同期リセット信号を入力することで、精度良く前記FF１３に非同期リセットを掛けることが可能となる。
【００８６】
即ち、FF１３はそのＮＱ出力がＤ入力に接続されることで、そのＣＫ入力にVCO6から入力されたクロック信号を２分周したクロック信号を内部回路９に出力するが、遅延回路１０より出力された内部基準信号によりリセットが行われることで、半導体装置１外部より、前記半導体装置内部の分周クロック信号の位相を正確に制御することが可能となる。
【００８７】
このように、本実施の形態３による半導体装置によれば、ＶＣＯの出力を分周して内部回路に供給する際、ＶＣＯと同じ遅延時間を有する遅延回路より出力した基準信号で分周回路をリセットするようにしたので、半導体装置１外部より、前記半導体装置内部の分周クロック信号の位相を正確に制御することが可能となる。また、半導体装置内部の分周クロック信号の位相を正確に制御することが可能となることで、半導体装置１内部の発振PLL分周クロック信号の位相に対して、半導体装置１への入力信号、さらに半導体装置１からの出力信号のACスペック値を規定することが可能となる。
【００８８】
このため、外部基準信号を外部クロック信号から内部クロック信号に乗せ替えるのに、外部クロック信号に同期して外部基準信号を書き込み、読み出しにＰＬＬの出力である内部クロック信号を用いるメモリを必要とすることなく、ACスペック値を正確に規定することが可能となる。
【００８９】
（実施の形態３の変形例１）
図１１は本発明の実施の形態３の変形例１による半導体装置の構成を示す
この実施の形態３の変形例１は、実施の形態３の単一のFF１３の代わりに複数のFF１４a，１４ｂにより内部回路のクロック信号が供給されている点が異なる。
【００９０】
図１１において、１４a，１４ｂはフリップフロップ(FF)であり、FF１４a，１４ｂは図９のFF１３と同様に接続されているが、FF１４aはVCO6出力がクロック信号(CK)入力に逆相で入力されている点が異なる。
【００９１】
この実施の形態３の変形例１においても、図１１中の前記VCO６の出力から前記FF１４a，１４ｂのクロック信号入力までと、前記遅延回路１０の出力から前記FF１４a，１４ｂまでの基準信号入力までとが同一の遅延時間を有し、前記VCO６の発振クロック信号の前記FF１４a，１４ｂへの遅延時間と、基準信号の前記FF１４a，１４ｂまでとが同一の遅延時間となるようにしている。
【００９２】
上記のように構成された半導体装置１において、前記外部基準入力端子８から非同期リセット信号を入力すると、前記VCO６の発振クロック信号と同位相で前記FF１４a，１４ｂに非同期リセット信号が到達することが可能である。このため、所望のタイミングにて前記外部クロック信号入力信号と前記外部基準入力信号とを前記半導体装置１外部から入力することで、前記複数のFF１４a，１４ｂ間にて９０°位相が異なる複数のクロック信号を出力できることは容易に推測できる。
【００９３】
即ち、２分周を行うFF１４a，１４ｂに対し、FF１４aには逆相でクロック信号が入力され、FF１４ｂには正相でクロック信号が入力されることから、互いに１／４位相がずれた信号を内部回路に入力できることが明らかである。
【００９４】
このように、本実施の形態３の変形例１による半導体装置によれば、ＶＣＯの出力が正相，逆相で入力される２つの分周回路により分周して内部回路に供給する際、ＶＣＯと遅延時間が等しい遅延回路より出力した内部基準信号で各分周回路をリセットするようにしたので、ＶＣＯの出力であるクロック信号の１／４周期分位相がずれた２つの分周クロック信号を作成することが可能となる。また、これら２つの分周クロック信号に対し、半導体装置１外部より、前記半導体装置内部の分周クロック信号の位相を正確に制御することが可能となる。
【００９５】
（実施の形態３の変形例２）
図１２は本発明の実施の形態３の変形例２による半導体装置の構成を示す。
この実施の形態３の変形例２は実施の形態３の変形例１のFF１４a，１４ｂに代えて複数のFFを使用して多分周回路を構成したものである。
【００９６】
図１２において、１５a，１５ｂはフリップフロップ(FF)であり、FF１５ｂはFF１４ｂと同様に接続されている。FF１５ａはVCO6出力をクロック信号（ＣＫ）入力で受け、そのＤ入力にはそのＱ出力とFF１５ｂのＱ出力との入力とするＥＸＮＯＲ回路１５の出力が入力されている。１５はその２入力の排他的論理和を負論理で出力するＥＸＮＯＲ回路である。
【００９７】
図１３は前記FFの分周動作を示すタイムチャートである。
図１３において、Ｓ６は前記VCO6の発振クロック信号、Ｓ１５ｂｏはFF１５ｂのＱ出力信号、Ｓ１５ａｉはFF１５ａのＤ入力信号、Ｓ１５ａoはFF１５ａのＱ出力信号である。
【００９８】
この実施の形態３の変形例２においても、図１２中のVCO６の出力からFF１５a，１５ｂのクロック信号入力までと、遅延回路１０の出力からFF１５a，１５ｂまでの基準信号入力までとを同一遅延時間とし、前記VCO６の発振クロック信号の前記FF１５a，１５ｂへの遅延時間と、基準信号の前記FF１５a，１５ｂまでの遅延時間とが同じであるようにしている。
【００９９】
上記のように構成された半導体装置１において、外部基準入力端子８から非同期リセット信号を入力すると、VCO６の発振クロック信号と同じ遅延時間でFF１５a，１５ｂに非同期リセット信号が到達することが可能である。このため、所望のタイミングにて前記外部クロック信号入力信号と前記外部基準入力信号を前記半導体装置１外部から入力することで、前記複数のFFにてリセットタイミングが揃った複数の多分周のクロック信号を出力できることが容易に推測できる。
【０１００】
即ち、図１３に示すように、FF１５a，１５ｂにはともに正相のクロック信号が入力されるが、FF１５ｂは通常の分周リセットを行うのに対し、図１３に示すFF１５aは論理回路１６により自らのＱ出力とFF１５ｂのＱ出力とのＥＸＯＲ信号をＤ入力しており、これにより、これら２つのクロック信号を用いて４分周されたクロック信号を作ることができる。
【０１０１】
このように、本実施の形態３の変形例２による半導体装置によれば、ＶＣＯの出力が正相で入力される２つの分周回路により分周して内部回路に供給する際、分周リセットを行うFFおよびその２分周クロック信号と自己のＱ出力との排他的論理和をＤ入力するFFにより４分周クロック信号を作成する際、遅延回路より出力した基準信号で各FFをリセットするようにしたので、ＶＣＯの出力である内部クロック信号の２分周クロック信号に加え４分周クロック信号をも作成することが可能となる。また、これら２つの分周クロック信号に対し、半導体装置１外部より、前記半導体装置内部の分周クロック信号の位相を正確に制御することが可能となる。
【０１０２】
（実施の形態４）
図１４は本発明の実施の形態４による半導体装置の構成を示す。
この実施の形態４は、実施の形態１の遅延回路１０に対し、該遅延回路１０の遅延時間を調整するための外部遅延制御入力端子１６と、前記外部遅延制御入力端子１６の制御信号を、前記遅延回路１０への制御信号に変換するためのC.P.２  ４４とＬＰＦ２  １７とを付加した構成を有する。
【０１０３】
図１５は前記遅延回路１０内の回路構成を示す。
この遅延回路１０は、図１５に示すように前記電圧制御型遅延インバータ１０ａ〜１０ｅの一部（１０ｅ）が前記ＬＰＦ２  １７からの制御信号にて駆動されている構成を有する。
【０１０４】
上記のように構成された半導体装置１では、前記外部基準入力端子８から入力された外部基準信号の前記内部回路９への入力タイミングに不都合があった場合、外部遅延制御入力端子１６により前記遅延回路１０での遅延時間を半導体装置１外部より調整することで、前記内部回路９への入力タイミングを適切な位相に変更することができる。さらに、前記外部基準入力端子８に入力する外部基準信号の入力タイミングを変更することなく前記外部遅延制御入力端子１６の遅延制御信号を変更することで前記遅延回路１０の遅延時間の変更や微調整を行うことが可能であり、前記内部回路９への入力タイミングを適切な位相に調整することが可能となる。
【０１０５】
このように、本実施の形態４による半導体装置によれば、ＰＬＬ内のC.P.により遅延量が制御される遅延回路に対しC.P.２、即ち、第２のC.P.を設け、この第２のC.P.によってもその遅延量を制御できるようにしたので、外部遅延制御入力端子により別途外部から遅延回路の遅延量を制御することが可能となる。
【０１０６】
（実施の形態５）
図１６は本発明の実施の形態５による半導体装置の構成を示す。
この実施の形態５は、実施の形態２の遅延回路１０に対し、該遅延回路１０の遅延時間を判別するための判別回路１８と、外部判別結果出力端子１９とを付加した構成を有する。
【０１０７】
図１７は前記判別回路１８の判別動作を示すタイムチャートである。
図１７において、S６は前記VCO６の発振クロック信号出力、S１０iは前記外部基準信号の前記遅延回路１０への入力、S１０oは前記外部基準信号の前記遅延回路１０の出力、S１８は前記判別回路内の前記遅延回路１０への入力S１０iと前記遅延回路１０の出力S１０oとのAND出力、S１８_１は前記AND出力信号S１８を前記VCO６の発振クロック信号出力S６にてラッチした出力、S１８_２は前記AND出力信号S１８を前記VCO６の発振クロック信号出力S６の反転クロック信号にてラッチした出力、S１９は前記半導体装置１外部へ出力した判別結果出力信号を示す。
【０１０８】
上記のように、判別回路１８が遅延回路１０の入力信号と出力信号の立ち上がり同士の期間に相当する期間、即ち前記遅延回路１０の入力S１０iと前記遅延回路１０の出力S１０oとの位相差、を検出し前記半導体装置１外部へ出力することで、前記遅延回路１０にて所望の位相遅延が発生できていることを判別することができる。
【０１０９】
図１６の場合では前記遅延回路１０における所望の遅延時間は前記VCO６の発振クロック信号１周期分が所望の遅延時間であり、外部判別結果出力端子１９に現れるH期間が前記VCO６の発振クロック信号の１.５周期分であれば前記遅延回路１０における遅延時間が０.５周期以上、１.０周期以下、即ち同期がとれていることが判別できる。ここで前記外部判別結果出力端子１９に現れるH期間が１.５周期未満の時は前記遅延回路１０における遅延時間は０.５周期未満、即ち同期がとれていないことが判別できる。また前記外部判別結果出力端子１９に現れるH期間が２.０周期以上の時は前記遅延回路１０における遅延時間は１.０周期以上、即ち同期がとれていないことが判別できる。
【０１１０】
このように、本実施の形態５による半導体装置によれば、遅延回路の入，出力に基づいて遅延回路が所期の遅延を発生しているか否かを半導体装置内部で判別するようにしたので、遅延回路が所期の遅延を発生しているか否かを半導体装置外部で判別可能となる。
【０１１１】
（実施の形態５の変形例１）
図１８は本発明の実施の形態５の変形例１による半導体装置の構成を示す。
この実施の形態５の変形例１は、実施の形態５の半導体装置１に対し、判別回路１８の判別結果から遅延回路１０へ遅延時間の調整を自動で行う制御回路２０を付加した構成を有する。
【０１１２】
上記の回路構成を有する実施の形態５の判別回路１８の判別結果にて、判別回路１８出力信号のH期間が前記VCOの発振クロック信号の１周期であった場合は、前記遅延回路１０の遅延時間は所望の遅延時間より不足していることから、前記制御回路２０から前記遅延回路１０に対し遅延時間を大きくなる様な制御信号を出力する。一方で、前記判別回路１８の出力信号のH期間が前記VCOの発振クロック信号の２周期であった場合は、前記遅延回路１０の遅延時間は所望の遅延時間より大きすぎることから、前記制御回路２０から前記遅延回路１０に対し遅延時間を小さくする様な制御信号を出力する。このため、上記のように前記遅延回路１０における遅延時間が常に最適な値を維持するように自動で調節することが可能となる。
【０１１３】
このように、本実施の形態５の変形例１による半導体装置によれば、遅延回路の入，出力に基づいて遅延回路が所期の遅延を発生しているか否かを判別し、その判別結果に基づいて遅延回路の遅延時間を制御するようにしたので、遅延回路１０における遅延時間が常に最適な値を維持するように自動で調節することが可能となる。
【０１１４】
（実施の形態５の変形例２）
図１９は本発明の実施の形態５の変形例２による半導体装置の構成を示す。
この実施の形態５の変形例２は、実施の形態５の変形例１における半導体装置１に対し前記制御回路２０の出力に応じて入力信号を選択するセレクタ２１を付加し、前記外部基準信号入力が得られないタイミングにおいては前記外部基準信号入力に代えて前記外部クロック信号入力を選択するように前記セレクタ２１を切り替えることで、前記遅延回路１０の遅延時間の自動調整を行うことを可能にしたものである。
【０１１５】
図２０は前記外部クロック信号入力を使用した場合の前記遅延回路１０の遅延量調整動作を示すタイムチャートである。
図２０において、S２は前記外部クロック信号入力信号、S６は前記VCO６の発振クロック信号、S８は前記外部基準信号入力、S２１sは前記セレクタ２１に入力される選択信号、S２１oは前記セレクタ２１の出力信号、S１０oは前記遅延回路１０の出力信号、S１８は前記判別回路１８内の前記セレクタ２１の出力信号S２１oと前記遅延回路１０の出力信号S１０oとのAND論理を取った信号、S１８_１、S１８_２はそれぞれ前記判別回路１８内にて前記AND論理の出力信号S１８を前記VCO６の正転、反転クロック信号にてラッチ出力信号、S１８_３は前記判別回路１８の出力信号である。
【０１１６】
以下ではその具体的動作について説明する。
通常動作時、即ち外部基準信号入力が得られる場合、制御回路２０はセレクタ２１が外部基準信号入力を選択するように制御することで、実施の形態５の変形例１と同様の動作を行う。
【０１１７】
これに対し、前記外部基準信号入力が得られない場合、即ち、図１８のS８が常にH値の場合、前記制御回路２０より前記セレクタ２１の選択信号S２１sを変更し前記外部クロック信号入力を選択する。この時、前記セレクタ２１の選択信号S２１sの変更期間は前記外部クロック信号入力信号の周期の整数倍とする。前記セレクタ出力信号S２１oは前記遅延回路１０を経て実施の形態７の前記判別回路１８と同様の処理を行うことで、前記判別回路１８の出力信号S１８_３が得られ、前記制御回路２０にて前記遅延回路１０への遅延調整信号を出力することで、前記遅延回路１０における遅延時間を自動で調整を行うことが可能である。
【０１１８】
このように、本実施の形態５の変形例２による半導体装置によれば、外部基準信号入力の有無を検出し、外部基準信号入力がない場合は、外部クロック信号入力を外部基準信号入力として用いて判別回路に入力するようにしたので、外部基準信号入力がない場合であっても遅延回路の遅延時間を自動調整することが可能となる。
【０１１９】
（実施の形態５の変形例３）
図２１は本発明の実施の形態５の変形例３による半導体装置の構成を示す。
この実施の形態５の変形例３は、実施の形態５の変形例２における制御回路２０に対して外部から調整期間設定端子２２によって前記遅延回路１０の自動調整期間の設定を入力できるようにしたものである。
【０１２０】
上記の回路構成を有する半導体装置１によって、前記セレクタ２１における切り替え信号の期間である前記VCO６の周期の整数倍を、半導体装置１外部より任意に設定することで、前記遅延回路１０の遅延時間の調整を連続して実施することが可能となり、迅速な自動調整が可能となる。
【０１２１】
このように、本実施の形態５の変形例３による半導体装置によれば、半導体装置１の外部より、セレクタ２１の切り替え周期を任意の周期に設定できるようにしたので、遅延回路１０の遅延時間の調整が迅速に行うことが可能となる。
【０１２２】
（実施の形態５の変形例４）
図２２は本発明の実施の形態５の変形例４による半導体装置の構成を示す。
この実施の形態５の変形例４は、実施の形態５の変形例２の制御回路２０に対して、一定時間経過後に調整を行うよう命令信号を出力するタイマ２３を付加した回路構成を有する。
【０１２３】
上記の回路構成を有する半導体装置１によって、予め決められた時間の経過後に前記タイマ２３から前記制御回路２０へ遅延調整命令信号を出力し、実施の形態５の変形例２と同様に前記外部クロック信号入力信号を取り込み前記遅延回路１０における遅延時間を前記判別回路１８にて判定し、前記制御回路２０を経由して前記遅延回路１０へ遅延時間の調整を行う。このことによって、前記半導体装置１内部で前記遅延回路１０の遅延時間の調整開始から調整完了まで一連の動作を行うことが可能であり、タイミング調整の精度を上げることが可能である。
【０１２４】
このように、本実施の形態５の変形例４による半導体装置によれば、半導体装置内部のタイマにより一定時間経過後に遅延回路の遅延時間の調整を行うように制御信号を発するようにしたので、外部からの制御信号を必要とすることなく遅延時間の自動調整が可能となる。
【０１２５】
（実施の形態５の変形例５）
図２３は本発明の実施の形態５の変形例５による半導体装置の構成を示す。
この実施の形態５の変形例５は、実施の形態５の変形例４における前記タイマ２３による遅延調整命令信号の代わりに前記内部回路９の処理完了を表す信号に基づく信号を遅延調整命令信号とする回路構成を有することにより、発振クロック信号の位相を利用するようにしたものである。
【０１２６】
上記の回路構成を有する半導体装置１によって、内部回路のデータ処理動作時の前記遅延回路１０の遅延時間の自動調整を防ぎ、前記内部回路９におけるデータ処理動作へ影響を及ぼすことなく、前記遅延回路１０の遅延時間の自動調整を行うことが可能である。
【０１２７】
このように、本実施の形態５の変形例５による半導体装置によれば、半導体装置の内部回路によりその処理が完了した後に遅延回路の遅延時間の調整を行うように制御信号を発するようにしたので、外部からの指令を必要とすることなく遅延時間の自動調整が可能となる。
【０１２８】
（実施の形態５の変形例６）
図２４は本発明の実施の形態５の変形例６による半導体装置の構成を示す。
この実施の形態５の変形例６は、実施の形態５の変形例５における遅延回路１０に代えて、遅延時間が少しづつ異なる複数ラインの遅延回路１０を準備し、最も適切な遅延時間であるラインに対応する論理回路の出力のみをセレクタにて選択するようにしたものである。
【０１２９】
図２４において、１２Ａ，１２ＢはそれぞれＡＮＤゲート１２０ａ，１２０ｂからなる論理回路であり、VCO6の出力を遅延回路１０の遅延時間が相異なる２つの出力によりゲートする。２１ｂは判別回路１８の出力により論理回路１２Ａ，１２Ｂのいずれかの出力を選択するセレクタである。なお、２１ａは制御回路２０の出力により外部クロック信号か外部基準信号のいずれかを選択するセレクタである。
【０１３０】
図２５は前記遅延回路１０の回路構成を示す。
図２５における電圧制御遅延インバータは本変形例以前の遅延回路における電圧制御遅延インバータとはトランジスタサイズが異なり、前記電圧制御遅延インバータより遅延量が少ないインバータによって構成されている。前記インバータ２４をカスケード接続し遅延時間が少しづつ異なる出力端子を複数準備し、その出力をそれぞれ後段の前記論理回路１２へ供給する。即ち、図２５の例では、電圧制御遅延インバータ１０ａないし１０ｅのカスケード接続の出力を論理回路１２Ｂへの出力とし、電圧制御遅延インバータ１０ａないし１０ｇの出力を論理回路１２Ａへの出力としている。
【０１３１】
図２４における前記論理回路１２Ａ，１２Ｂに入力されるそれぞれの前記遅延回路の出力信号を前記判別回路１８にて、最適な遅延時間を有するラインのみ前記論理回路の出力として選択し、前記内部回路９へ論理処理を施したクロック信号を供給する。上記の回路構成を有することで前記遅延回路１０の遅延時間の調整の繰り返しが削減でき、迅速な前記遅延回路１０の調整が可能となる。
【０１３２】
このように、本実施の形態５の変形例６による半導体装置によれば、遅延回路から遅延時間が相異なるタップを出力し、これらを選択して判別することで、遅延時間の調整を迅速に行うことが可能となる。
【０１３３】
（実施の形態５の変形例７）
図２６は本発明の実施の形態５の変形例７による半導体装置の構成を示す。
この実施の形態５の変形例７は、実施の形態５の変形例２において前記遅延回路１０の後段にHOLD回路２５を設けるようにしたものである。
【０１３４】
上記の回路構成を有する半導体装置において、前記制御回路２０から出力された前記セレクタ信号は前記HOLD回路２５に供給されている。ここで、前記セレクタ信号が前記外部クロック信号入力信号からのクロック信号に切り替え、前記遅延回路１０の遅延時間の調整を行う動作の際に前記HOLD回路の現在の出力値をHOLDさせることで前記内部回路９の動作に影響を与えることなく前記遅延回路１０の遅延時間の調整を行うことが可能となる。さらに、前記遅延回路１０の遅延時間の調整が完了した段階で、前記セレクタ２１のセレクト信号を前記外部基準信号入力側に戻すと、前記HOLD回路の出力値をHOLDすることも解除される。上記の半導体装置１の回路構成に、前記遅延回路１０の遅延時間の調整タイミング期間について半導体装置１外部から、もしくは半導体装置１内部の前記内部回路９から前記制御回路に対して入力信号を供給する回路構成を採ることで前記遅延回路の調整タイミング期間を明確にすることが可能である。
【０１３５】
このように、本実施の形態５の変形例７による半導体装置によれば、遅延回路の出力をHOLDするHOLD回路を設けたので、内部回路の動作に影響を与えることなく遅延回路の遅延時間の調整が可能となる。
【０１３６】
（実施の形態６）
図２７は本発明の実施の形態６による半導体装置の構成を示す。
この実施の形態６は、前記半導体装置１内部の内部回路が論理回路を含む場合や内部回路自体が論理回路である場合に、その故障検査、及びディレイ検査を行う目的の回路構成であり、前記内部回路９に対し、内部回路の論理検査，ディレイ検査を行うための検査データ生成回路２６、検査対象である被検査回路２７、前記被検査回路２７の検査を行った出力データについてシリアル・パラレル（S/P）変換を行うS/P回路２８、前記S/P回路２８の結果を半導体装置１外部に出力する検査結果出力端子２９、からなる回路構成を有する機能回路を追加したものである。
【０１３７】
上記の回路構成を有する半導体装置において、前記外部基準信号入力により前記検査データ生成回路２６によって検査用データが前記半導体装置１外部から管理されている所望のタイミングにてデータの生成を始める。生成された検査データは前記被検査回路２７へ供給され、前記半導体装置１の通常動作時の実周波数にて論理検査、及びディレイ検査が実施される。前記被検査回路２７からは検査結果データが出力され前記S/P回路２８を通って低速な周波数へ変換した後、前記検査結果出力端子２９から検査結果データを前記半導体装置１外部へ出力する。
【０１３８】
上記の回路構成により前記半導体装置１内部の通常動作時の実周波数でのディレイ検査を行うことが可能であり、前記検査結果出力端子２９には低速な周波数にてデータが出力されるため、低速で安価なLSIテスタでの論理検査，ディレイ検査を実現でき、前記半導体装置１の実周波数での論理検査，ディレイ検査を行う回路構成を有する半導体装置の面積の増加を抑えることが可能となる。
【０１３９】
なお、前記検査データ生成回路２６の具体例としてロジックBuilt In Self Test（BIST）のLFSR（Linear Feedback Shift Register）、ランダムロジックによる検査パターン生成、内蔵ROM、SRAMをはじめとする記憶回路による検査パターン生成でもよい。
【０１４０】
このように、本実施の形態６による半導体装置によれば、内部回路に含まれる論理回路あるいは内部回路自体が論理回路である場合に、その故障検査，ディレイ検査を行うための検査用データを半導体装置に内蔵した回路により発生し、その検査結果をシリアルデータからパラレルデータに変換して外部に出力するようにしたので、半導体装置に搭載した論理回路のテストデータを、半導体装置に内蔵した回路自体で作成することができ、しかもその応答を低速で外部に出力できるため、半導体装置のテストを行う際に高速なテスタが不要となり、テストコストの上昇を抑えることが可能となる。
【０１４１】
また、実施の形態６のS/P回路２８の代わりに検査結果保存回路を設け、前記半導体装置１の論理検査、及びディレイ検査における前記被検査回路２７からのデータ出力に対してMulti Input Signature Register（MISR）などの検査結果保存回路を用いて検査結果を保存し、これを検査結果出力端子２９から取り出すことにより、出力結果の取り出しは非常に低速な周波数にて行うことが可能となり、実施の形態６よりもより安価なLSIテスタを使用することも可能である。
【０１４２】
（実施の形態６の変形例１）
図２８は本発明の実施の形態６の変形例１による半導体装置の構成を示す。
この実施の形態６の変形例１は、実施の形態６における検査データ生成回路２６に対して様々な検査データにて検査を実施できる様に、半導体装置１内部に回路を付加した構成を有する。
【０１４３】
前記半導体装置１は、検査データの準備、及び検査開始・終了の制御、検査結果出力に対する期待値比較のデータの準備を制御するデータ制御回路３３、前記データ制御回路３３にて準備した検査データを元に前記被検査回路２７からの検査出力の結果に対する期待値の比較を行う検査結果比較回路３４、前記データ制御回路３３に対して半導体装置外部より検査データの供給を行う外部データ入力端子３１、外部データ入力端子３１からの入力データを前記データ制御回路３３にて所望のタイミングにて取れるように前記VCO６の発振クロック信号にてラッチできるように前記VCO６の１周期と同じ遅延時間を有するデータ遅延回路３２を付加した回路構成を有する。
【０１４４】
上記の回路構成を有する半導体装置１における実周波数の論理検査・ディレイ検査の手順を説明する。
はじめに前記外部データ入力端子３１から検査データもしくは検査データ生成の設定を入力し、前記データ遅延回路３２、前記データ制御回路３３、前記検査データ生成回路へ検査データ、検査データ生成方式の設定を完了する。次に前記外部データ入力端子３１から先の検査データ、もしくは検査データ生成方式の設定に対応する検査結果の期待値を入力し、前記データ制御回路３３内に記憶させておく。検査結果の期待値の設定の完了後、前記外部基準信号入力端子から所望のタイミングにて基準信号を入力し、所望のタイミングにて前記被検査回路２７の実周波数の論理検査、及びディレイ検査を開始する。前記検査データ生成回路２６からの検査パターンが完了し前記被検査回路２７からの検査結果出力は前記検査結果保存回路３０に記憶される。その後、前記検査結果保存回路３０に記憶された前記被検査回路２７の検査結果と前記データ制御回路３３に記憶された期待値とを前記検査結果比較回路３４にて比較し判定結果を前記検査結果出力端子２９から前記半導体装置１外部に出力することで実周波数の論理検査、及びディレイ検査を完了する。
【０１４５】
このように、本実施の形態６の変形例１による半導体装置によれば、内部回路に含まれる論理回路あるいは内部回路自体が論理回路である場合に、その故障検査，ディレイ検査を行うための検査用データを半導体装置に内蔵した回路により発生し、その検査結果を一旦保存して半導体装置内部で検査結果を期待値と比較するようにしたので、半導体装置に搭載した論理回路のテストデータを、半導体装置に内蔵した回路自体で作成することができ、しかもその応答の検証が低速で可能であるため、半導体装置内部の回路でテストが可能となり、半導体装置のテストを行う際に高速なテスタが不要となり、テストコストの上昇を抑えることが可能となる。
【０１４６】
なお、前記検査データ生成回路２６の具体例としてロジックBuilt In Self Test（BIST）のLFSR（Linear Feedback Shift Register）、ランダムロジックによる検査パターン生成、内蔵ROM、SRAMをはじめとする記憶回路による検査パターン生成でもよい。さらに前記検査結果保存回路３０にMulti Input Signature Register（MISR）を用いても良い。
上記の回路構成を採ることで前記検査データ生成回路２６に対しては、検査データ生成多項式にあたるレジスタ値を変更することが可能であり、様々な検査パターンでの論理検査、及びディレイ検査が可能となる。また、実施の形態６の変形例と同様、出力結果の取り出しは非常に低速な周波数にて行うことが可能となり、実施の形態１５よりも安価なLSIテスタを使用することが可能である特徴を有する。
【０１４７】
（実施の形態６の変形例２）
図２９に本発明の実施の形態６の変形例２による半導体装置の構成を示す。
この実施の形態６の変形例２は、パラレルで入力された検査データをシリアルに変換するパラレル・シリアル（P/S）回路３５を付加し、前記外部データ入力端子３１、前記S/P回路２８、前記検査結果出力端子２９を使用し、BISTによらず検査データを半導体装置１外部から直接低速で入力し、被検査回路２７のシリアル応答をシリアル・パラレル(S/P)回路２８によりパラレルデータに変換して検査結果出力端子２９より外部に出力することにより、実周波数での論理検査、及びディレイ検査を行うようにしたものである。
【０１４８】
上記の回路構成を有する半導体装置１における実周波数での論理検査、及びディレイ検査方法の手順を示す。前記外部データ入力端子３１から前記被検査回路２７の論理検査、及びディレイ検査の検査データを所望のタイミングで入力し、前記P/S回路３５にて前記VCO６の発振クロック信号の周波数まで、データ周波数の引き上げを行う。一方、外部基準信号入力から検査開始の所望のタイミングにて基準信号を入力し前記被検査回路２７の実周波数の検査を行う。前記被検査回路２７から出力された信号は前記S/P回路２８にて前記半導体装置１外部にて期待値比較を行う周波数まで引き下げを行い前記検査結果出力端子２９から前記半導体装置１外部へデータ出力を行う。前記半導体装置１外部では検査パターンに対応する期待値がLSIテスタにて準備されており期待値と比較することで検査を実施する。
上記の回路構成を採ることで、前記半導体装置１の回路増加を最小限に抑えつつ、論理検査、及びディレイ検査を行うことが可能となる。
【０１４９】
このように、本実施の形態６の変形例２による半導体装置によれば、被検査回路に対し半導体装置外部から検査データをパラレルで入力し半導体装置内部でシリアルに変換することで被検査回路に対し半導体装置外部から動作周波数のデータを入力し、被検査回路の出力データを半導体装置内部でパラレルに変換して外部に出力するようにしたので、被検査回路に対するデータの入出力を見かけ上低速で行い、被検査回路の応答を外部の低速テスタで検査することが可能となる。
【０１５０】
（実施の形態６の変形例３）
図３０に本発明の実施の形態６の変形例３による半導体装置の構成を示す。
この実施の形態６の変形例３は、実施の形態６の変形例１における検査結果保存回路３０、検査結果比較回路３４の代わりに前記S/P回路２８を付加した回路構成を有する。
【０１５１】
以下では、実動作周波数における論理検査、及びディレイ検査方法について説明する。上記の構成を有する半導体装置１において前記外部データ入力端子３１から検査データもしくは検査データ生成の設定を入力し、前記データ遅延回路３２、前記データ制御回路３２、前記検査データ生成回路２６へ検査データ、検査データ生成の設定を完了する。
【０１５２】
次に前記外部基準信号入力端子から所望のタイミングにて基準信号を入力し、所望のタイミングにて前記被検査回路２７の実周波数の論理検査、及びディレイ検査を開始する。前記検査データ生成回路２６からの検査パターンが完了し前記被検査回路２７からの検査結果出力は前記S/P回路２８にて前記半導体装置１外部において期待値との比較を行う際の周波数まで周波数の引き下げが行われ、前記検査結果出力端子２９から前記半導体装置１外部に検査結果出力する。前記半導体装置１外部では検査パターンに対応する期待値がLSIテスタにて準備されており、期待値と比較することで検査を実施する。
【０１５３】
上記の回路構成をとることで、実施の形態６の変形例１よりも回路規模の増加が少なくて済み、また任意の検査パターンにて検査が可能であり、比較的検査パターンを準備しやすいという特徴を有する。
【０１５４】
このように、本実施の形態６の変形例３による半導体装置によれば、検査データを半導体装置内部で生成し、その応答を半導体装置内部でパラレルに変換して外部に出力するようにしたので、被検査回路からのデータの出力を見かけ上低速で行い、被検査回路の応答を外部の低速テスタで検査することが可能となる。
【０１５５】
なお、上記各実施の形態およびその変形例では、上記の様な回路構成を有することで、前記外部基準入力端子は単に基準信号の入力に限るものではなく、一般的なデータの入力信号端子とすることができ、この場合、本発明の半導体装置１は映像信号処理、音声信号処理にとどまらずディジタル信号処理全般において、有益なものとすることができる。
【０１５６】
また、内部回路の内部に検査パターンを保存する記憶回路を設けることにより、半導体装置の外部からの検査パターンを内部回路の記憶回路へ直接オーバーサンプリングにて、入力することも可能である。
【０１５７】
さらに、上記実施の形態４は、実施の形態２，実施の形態３およびその変形例１，２のように論理回路を有するものに適用してもよい。
【０１５８】
また、実施の形態５およびその変形例１ないし7、実施の形態６およびその変形例１ないし３は、実施の形態３およびその変形例１，２に適用してもよく、実施の形態１のように論理回路を持たないものに適用してもよい。
【産業上の利用可能性】
【０１５９】
以上のように、本発明にかかる半導体装置、及びその検査方法は、半導体装置外部から半導体装置内部に搭載されているPLLの発振クロック信号の位相に対し任意の制御手段を有し、映像信号処理、音声信号処理にとどまらずディジタル信号処理全般において、半導体装置外部からの入力信号に対してはオーバーサンプリング用クロック信号を発生し、また、半導体装置外部への低速な機器等に対する出力信号を高速で出力できるインターフェース回路として使用するのに有用である。さらに、上述のような特徴を有することから、半導体装置の検査方法において、半導体装置外部から高速クロック信号が入力困難等の場合、高速論理検査、ディレイ検査、高速BIST、Built out Self Test（BOST）等に使用しても有用である。
【図面の簡単な説明】
【０１６０】
【図１】本発明の実施の形態１による半導体装置の構成を示す図
【図２】本発明の実施の形態１のVCOの構成を示す図
【図３】本発明の実施の形態１の遅延回路の構成を示す図
【図４】本発明の実施の形態１によるメリットを示す模式図
【図５】本発明の実施の形態１のタイミングチャート１を示す図
【図６】本発明の実施の形態１のタイミングチャート２を示す図
【図７】本発明の実施の形態２による半導体装置の構成を示す図
【図８】本発明の実施の形態２のタイミングチャート１を示す図
【図９】本発明の実施の形態３による半導体装置の構成を示す図
【図１０】本発明の実施の形態３のタイミングチャート１を示す図
【図１１】本発明の実施の形態３の変形例１による半導体装置の構成を示す図
【図１２】本発明の実施の形態３の変形例２による半導体装置の構成を示す図
【図１３】本発明の実施の形態３の変形例２のタイミングチャートを示す図
【図１４】本発明の実施の形態４による半導体装置の構成を示す図
【図１５】本発明の実施の形態４の遅延回路の構成を示す図
【図１６】本発明の実施の形態５による半導体装置の構成を示す図
【図１７】本発明の実施の形態５の判別手順の説明を示す図
【図１８】本発明の実施の形態５の変形例１による半導体装置の構成を示す図
【図１９】本発明の実施の形態５の変形例２による半導体装置の構成を示す図
【図２０】本発明の実施の形態５の変形例２の判別手順の説明を示す図
【図２１】本発明の実施の形態５の変形例３による半導体装置の構成を示す図
【図２２】本発明の実施の形態５の変形例４による半導体装置の構成を示す図
【図２３】本発明の実施の形態５の変形例５による半導体装置の構成を示す図
【図２４】本発明の実施の形態５の変形例６による半導体装置の構成を示す図
【図２５】本発明の実施の形態５の変形例６の遅延回路の構成を示す図
【図２６】本発明の実施の形態５の変形例７による半導体装置の構成を示す図
【図２７】本発明の実施の形態６による半導体装置の構成を示す図
【図２８】本発明の実施の形態６の変形例１による半導体装置の構成を示す図
【図２９】本発明の実施の形態６の変形例２による半導体装置の構成を示す図
【図３０】本発明の実施の形態６の変形例３による半導体装置の構成を示す図
【図３１】従来の半導体装置の構成を示す図
【図３２】従来の半導体装置における問題点を示す模式図
【符号の説明】
【０１６１】
１  半導体装置
２  外部クロック信号入力端子
３  位相比較器
４  チャージ・ポンプ
５  ロー・パス・フィルター
６  VCO
７  分周器
８  外部基準信号入力端子
９  内部回路
１０  遅延回路
６ａ，６ｂ，６ｃ，６ｄ，６ｅ，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ  電圧遅延制御インバータ
１２，１２Ａ，１２Ｂ  論理回路
１２ａ，１２０ａ，１２０ｂ  ＡＮＤゲート
１３  フリップ・フロップ
１４ａ，１４ｂ，１５ａ，１５ｂ  フリップ・フロップ
１５  ＥＸＮＯＲ回路
１６  外部遅延制御入力端子
１７  ロー・パス・フィルター
１８  判別回路
１９  判別結果出力端子
２０  制御回路
２１，２１ａ，２１ｂ  セレクタ
２２  調整期間設定端子
２３  タイマ
２４  電圧遅延制御インバータ
２５  ホールド回路
２６  検査データ生成回路
２７  被検査回路
２８  シリアル・パラレル変換回路
２９  検査結果出力端子
３０  検査結果保存回路
３１  外部データ入力端子
３２  データ遅延回路
３３  データ制御回路
３４  検査結果比較回路
３５  パラレル・シリアル変換回路
４４  チャージ・ポンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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