(57)【要約】【課題】同期方式のシリアル通信方法において、データ信号とともに送信する同期クロックの生成を低減し、および送信のための消費電力を削減する。【解決手段】受信側で同期クロックＦ１２の代わりとなるサンプリングクロックＦ１３を生成し、該サンプリングクロックＦ１３によってデータ信号Ｆ１１のサンプリングを行うことにより、送信側で前記同期クロックの生成および送信を停止した後も受信したデータビットを正しく判定することができる。これにより、送信側がデータビットとともに同期クロックを常に生成および送信する必要がなくなるため、シリアル通信装置における前記同期クロックの生成および送信に要する消費電力を削減できる。【選択図】      図１
2005020308.tif 000002
【特許請求の範囲】
【請求項１】
送信側は、データビットおよび同期クロックを送信し、受信側では、前記同期クロックによって前記データビットを判定する、シリアル通信方法であって、
受信側で、前記同期クロックのクロック幅の検出を行い、該検出したクロック幅を持つサンプリングクロックを生成し、該生成したサンプリングクロックによって、前記送信側から送信された前記データビットを判定する、
ことを特徴とするシリアル通信方法。
【請求項２】
請求項１に記載のシリアル通信方法において、
送信側は、前記同期クロックを一定個数送信した後は、前記同期クロックの生成および送信を停止する、
ことを特徴とする、シリアル通信方法。
【請求項３】
請求項２に記載のシリアル通信方法において、
受信側での前記同期クロックのクロック幅の検出は、受信した前記一定個数の同期クロックのクロック幅を検出して記憶し、該一定個数の同期クロックのクロック幅の平均値を、前記同期クロックのクロック幅の検出結果とする、
ことを特徴とするシリアル通信方法。
【請求項４】
請求項３に記載のシリアル通信方法において、
前記平均値は、前記記憶した一定個数の同期クロックのクロック幅の和を、前記同期クロックの個数で割って得られる値とした、
ことを特徴とするシリアル通信方法。
【請求項５】
請求項１ないし４のいずれかに記載のシリアル通信方法において、
前記サンプリングクロックの生成は、受信される前記同期クロックより高い周波数を有する受信ビット判定用クロックを生成し、
前記同期クロックの立ち上がりから次の立ち上がりまで、あるいは立ち下がりから次の立ち下がりまでに含まれる前記受信ビット判定用クロックの個数をカウントして、該カウント数を分周比として記憶し、
前記受信ビット判定用クロックを前記分周比で分周し、該分周されたクロックを、前記サンプリングクロックとする、
ことを特徴とするシリアル通信方法。
【請求項６】
請求項１ないし４のいずれかに記載のシリアル通信方法において、
受信側で、前記データビットの列の受信中に送信の終了を示す特定のビット列を受信したとき、前記受信ビット判定用クロックの生成、および前記同期クロックのクロック幅の検出と、前記サンプリングクロックの生成を停止し、
次のデータビット列の受信を開始したとき、前記受信ビット判定用クロックの生成，前記同期クロックのクロック幅の検出，および前記サンプリングクロックの生成、を再開する、
ことを特徴とするシリアル通信方法。
【請求項７】
データビットおよび同期クロックを送信する送信回路と、
前記同期クロックを前記データビットとともに一定個数送信した後は、前記データビットの送信時にも前記同期クロックの生成および送信を停止する送信停止回路とを、送信側に備え、
受信した前記同期クロックのクロック幅を、検出するクロック幅検出回路と、
前記クロック幅検出回路により検出したクロック幅を持つサンプリングクロックを生成するサンプリングクロック生成回路と、
前記生成したサンプリングクロックにより、データビットを判定するデータビット受信回路とを、受信側に備えた、
ことを特徴とするシリアル通信装置。
【請求項８】
請求項７に記載のシリアル通信装置において、
データビットの列を受信中に送信の終了を示す特定のビット列を受信したことを判定するデータビット受信完了判定装置と、
前記送信の終了を示す特定のビット列を受信したとき、前記受信ビット判定用クロックの生成を停止し、次のデータビット列の受信を開始したとき、前記受信ビット判定用クロックの生成を再開する受信ビット判定用クロック制御回路とを、受信側に備えた、
ことを特徴とするシリアル通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアル通信方法およびシリアル通信装置に関し、特に、機器間のデータ通信をシリアルで行うシリアル通信装置およびシリアル通信方法に関するものである。
【０００２】
【従来の技術】
従来の同期シリアル通信方式では、送信側は、送信するデータ信号と同期クロックとを送信し、受信側では前記データ信号を受け取り、前記同期クロックにタイミングを合わせてデータビットの０および１を判定することにより、送信側が送信したビット列を判定するようにしている（非特許文献１参照）。
【０００３】
以下、従来の同期シリアル通信方式における、データビットの送信および受信方法を、図３の従来の同期シリアル通信方式におけるタイムチャートと、図４の従来の同期シリアル通信装置のブロック図を用いて説明する。
【０００４】
図４において、４０１はボーレート記憶回路であり、データビットと、同期クロックの１秒間の送信個数、すなわち、ボーレートとを記憶する。４０２はデータビット送信回路であり、前記ボーレート記憶回路４０１に記憶された前記ボーレートで、前記データビットをデータ信号送信端子４０３に送信する。４０４は同期クロック生成回路であり、前記ボーレートの同期クロックを生成する。４０５は同期クロック送信回路であり、同期クロック生成回路４０４で生成した前記同期クロックを同期クロック送信端子４０６に送信する。データ信号送信端子４０３から送信された前記データビットの列、すなわち、データ信号は伝送路としてのデータ信号線（図示せず）を経由してデータ信号受信端子４１０に到達する。同期クロック送信端子４０６から送信された前記同期クロックは伝送路としての同期クロック信号線（図示せず）を経由して同期クロック受信端子４１１に到達する。データビット受信回路４１２は、データ信号受信端子４１０で受信したデータ信号を、同期クロック受信端子４１１で受信した同期クロックの立ち上がりエッジにタイミングを合わせてサンプリングすることにより、前記データビットの０および１を判定する。
【０００５】
また、図３において、データ信号Ｆ３１の波形はデータ信号受信端子４１０の波形を、同期クロックＦ３２は同期クロック受信端子４１１の波形を表している。図３は、受信されるデータビットの個数が８個の場合の例である。データビット受信回路４１２は、受信したデータ信号Ｆ３１から受信した前記同期クロックＦ３２の立ち上がりエッジ（時刻Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８）で前記データビットの０および１（受信ビットＦ３３）を判定することにより、前記データビットの列を、“１１０１０００１”と認識する。
【０００６】
【非特許文献１】
大島  篤、“見てわかるパソコン解体新書”、ソフトバンク株式会社、１９９７年１２月、ｐ．１２０，１２３
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の従来技術では、データビットとともに同期クロックを常に生成および送信する必要があり、消費電力が大きくなるという課題があった。すなわち、同期クロック生成回路４０４での同期クロックの生成と、同期クロック送信回路４０５での同期クロックの送信とが、前記データビットを送信する間は、常に必要であった。
【０００８】
本発明は上記のような従来の課題を解決するためになされたもので、シリアル通信装置における同期クロックの生成および送信に要する消費電力を削減することのできるシリアル通信方法、およびシリアル通信装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を達成するために、本発明にかかるシリアル通信方法、およびシリアル通信装置は、送信側では送信するデータ信号と同期クロックを送信し、受信側では前記データ信号を受け取り、前記同期クロックにタイミングを合わせてデータビットの０および１を判定することにより、送信側が送信したビット列を判定するように構成したものにおいて、
【００１０】
送信側では前記同期クロックを一定個数送信した後は、前記同期クロックの生成および送信を停止し、受信側では同期クロックを一定個数受信した後はこれと同一周波数のサンプリングクロックを生成し、このサンプリングクロックを用いてデータビットの０および１の判定を続けるように構成されている。
【００１１】
かかる本発明においては、データビットとともに同期クロックを常に生成および送信する従来技術とは異なり、受信側で前記同期クロックの代わりとなるサンプリングクロックを生成し、該サンプリングクロックによって前記データビットの判定をすることにより、送信側で前記同期クロックの生成および送信を停止した後も、受信したデータビットを正しく判定することができる。
【００１２】
これにより、送信側がデータビットとともに同期クロックを常に生成および送信する必要がなくなるため、シリアル通信装置における同期クロックの生成および送信に要する消費電力を削減できる。
【００１３】
より詳しくは、本発明にかかるシリアル通信装置は、ボーレート記憶回路、データビット送信回路、同期クロック生成回路、同期クロック送信回路、およびデータビット受信回路を備えたシリアル通信装置において、送信側で同期クロックを一定個数送信した後は、前記同期クロックの生成および送信を停止する同期クロック制御回路を備え、受信側で、受信された同期クロックのクロック幅を検出するクロック幅検出回路と、前記クロック幅検出回路により検出したクロック幅を持つサンプリングクロックを生成するサンプリングクロック生成回路と、該生成したサンプリングクロックによりデータビットを判定するデータビット受信回路とを備え、受信側では、受信された同期クロックのクロック幅の検出を行い、前記クロック幅を持つサンプリングクロックを生成し、該サンプリングクロックによって、送信されたデータビットの０および１を判定することにより、送信側での同期クロックの生成および送信に要する消費電力を削減できるようにしたものである。
【００１４】
また、上記構成において、データビットの列を受信中に、送信の終了を示す特定のビット列を受信したときには、前記同期クロックのクロック幅の検出と、前記サンプリングクロックの生成を停止し、次のデータビット列の受信を開始したとき、前記同期クロックのクロック幅の検出と、前記サンプリングクロックの生成を再開することにより、データビットが送信されない間における受信側での消費電力の増大を抑えるようにしたものである。
【００１５】
【発明の実施の形態】
以下、本発明にかかるシリアル通信方法、およびシリアル通信装置の実施の形態について図面を参照しつつ説明する。
【００１６】
（実施の形態１）
図１は本発明の実施の形態１によるシリアル通信方法におけるタイムチャートであり、図２は本実施の形態１におけるシリアル通信装置の構成を示すブロック図である。
【００１７】
図１において、データ信号Ｆ１１の波形は図２におけるデータ信号受信端子２１０の波形を、同期クロックＦ１２は同期クロック受信端子２１１の波形を、サンプリングクロックＦ１３はサンプリングクロックＳ２１８の波形を表している。図１は受信されるデータビットの個数が８個の場合の例である。
【００１８】
データビット受信回路２１２は、受信したデータ信号Ｆ１１から、受信した前記同期クロックＦ１２の立ち上がりエッジ（時刻Ｔ１，Ｔ２，Ｔ３）で、前記データビットの０および１（受信ビットＦ１４）を判定する。
【００１９】
本発明では従来のシリアル通信方式とは異なり、送信側が一定個数の同期クロックを送信した後は同期クロックの生成および送信を停止する。ここで、説明のために前記一定個数を３個とすると、受信側における４ビット目以降の前記データビットの判定は以下のようにして行う。すなわち、受信側で最初に送信された同期クロック３個分のビット幅の平均値を求め、ビット幅が該平均値であるようなサンプリングクロックを生成し、そのサンプリングクロックの立ち上がりエッジ（時刻Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８）で前記データビットを認識することにより、従来のシリアル通信方式と同様に、前記データビットの列を“１１０１０００１”と認識することが可能となる。以下では、上記方法を実現するシリアル通信装置の構成について説明する。
【００２０】
図２は上記方法を実現する本実施の形態１によるシリアル通信装置の構成を示し、図２の送信側の構成において、２０１はデータビットと同期クロックの１秒間の送信個数、すなわち、ボーレートを記憶するボーレート記憶回路である。２０２はデータビット送信回路（送信回路）であり、前記ボーレート記憶回路２０１に記憶された前記ボーレートで前記データビットをデータ信号送信端子２０３に送信する。２０４は同期クロック生成回路（送信回路）であり、前記ボーレートの同期クロックを生成する。２０５は同期クロック送信回路であり、同期クロック生成回路２０４で生成した前記同期クロックを同期クロック送信端子２０６に送信する。２０７は同期クロック制御回路（送信停止回路）であり、前記同期クロック生成回路２０４で生成した同期クロックの個数を記憶し、該生成した同期クロックの個数が一定値に達すれば前記同期クロック生成回路２０４に対して同期クロック生成停止信号Ｓ２０１を送り、前記同期クロックの生成を停止させる。
【００２１】
以下、受信側の構成を説明する。
データ信号送信端子２０３から送信された前記データビットの列、すなわち、データ信号は、伝送路としてのデータ信号線（図示せず）を経由してデータ信号受信端子２１０に到達する。同期クロック送信端子２０６から送信された前記同期クロックは伝送路としての同期クロック信号線（図示せず）を経由して同期クロック受信端子２１１に到達する。
【００２２】
データビット受信回路２１２は受信した前記データ信号を、受信した前記同期クロック２１１の立ち上がりエッジにタイミングを合わせて、前記データビットの０および１を判定する。ただし、後述するサンプリングクロックＳ２１８が生成された後は、該サンプリングクロックＳ２１８の立ち上がりエッジにタイミングを合わせて、前記データビットの０および１を判定する。
【００２３】
２１３は受信ビット判定用クロック生成回路であり、同期クロック２１１より高い周波数を有する同期クロックビット幅検出用クロックＳ２１１を生成し、同期クロックビット幅検出回路２１４に送信する。また、この受信ビット判定用クロック生成回路２１３は、同期クロックビット幅検出用クロックＳ２１１と同じ周波数のサンプリングクロック生成用クロックＳ２１２を生成し、サンプリングクロック生成回路２１８に送信する。
【００２４】
２１４は同期クロックビット幅検出回路であり、前記同期クロック受信端子２１１で受信した同期クロックと、前記同期クロックビット幅検出用クロックＳ２１１とを受け取り、前記同期クロック２１１のビット幅が前記同期クロックビット幅検出用クロックＳ２１１のビット幅の何個分であるかを数えることにより、前記同期クロックのビット幅を検出する。この検出は、前記同期クロック２１１の立ち上がりから次の立ち上がりまで、あるいは立ち下がりから次の立ち下がりまでに含まれる前記同期クロックビット幅検出用クロックＳ２１１の個数をカウントすることにより行われる。また、２１５は同期クロックビット幅記憶回路であり、同期クロックビット幅検出回路２１４で検出した前記同期クロックビット幅を一定個数記憶する。２１６は同期クロックビット幅平均値計算回路であり、同期クロックビット幅記憶回路２１５で記憶した一定個数の前記同期クロックのビット幅の平均値を計算する。前記平均値は前記一定個数の前記同期クロックの幅の和を求め、これを該一定個数で除算をすることにより得られる結果とする。この平均値を算出することで、同期クロックのクロック幅を容易に検出でき、同期クロックが受ける伝送路の影響を容易に排除できる。２１７は同期クロックビット幅平均値記憶回路であり、同期クロックビット幅平均値計算回路２１６で計算された前記一定個数の同期クロックビット幅の平均値を記憶する。
【００２５】
そして、これら受信ビット判定用クロック生成回路２１３，同期クロックビット幅検出回路２１４，同期クロックビット幅記憶回路２１５，同期クロックビット幅平均値計算回路２１６，同期クロックビット幅平均値記憶回路２１７は受信した前記同期クロック２１１のクロック幅を検出するクロック幅検出回路を構成する。
【００２６】
また、２１８はサンプリングクロック生成回路であり、同期クロックビット幅平均値記憶回路２１７で記憶した同期クロックビット幅平均値が、サンプリングクロック生成用クロックＳ２１２のビット幅の何個分であるかを示す分周比を認識し、そのビット幅の個数分の１の周波数になるように前記分周比で前記サンプリングクロック生成用クロックＳ２１２を分周することで、サンプリングクロックＳ２１８を生成し、データビット受信回路２１２に送信する。このサンプリングクロックＳ２１８の送信は、同期クロック２１１が一定個数入力された後で、同期クロック２１１の１個分遅れたタイミングで行うようにサンプリングクロック生成回路２１８を設定しておく。
【００２７】
また、サンプリングクロック生成用クロックＳ２１２は同期クロックビット幅検出用クロックＳ２１１と同一周波数であるので、同一のクロックを用いて同期クロック２１１のビット幅の検出とサンプリングクロックＳ２１８の生成とを行うことができ、サンプリングクロックＳ２１８の生成が容易になる。
【００２８】
２１９はデータビット受信完了判定回路（データビット受信完了判定装置）であり、受信した前記データビットの列がシリアル通信方式で規定するデータビットの送信終了を示す特定のデータビット列（例えば、ＨＤＬＣ手順においては、フラグシーケンス“０１１１１１１０”）である場合、データビットの受信の完了を判定し、受信ビット判定用クロック制御回路２２０に対してデータビット受信の完了を通知する。
【００２９】
２２０は受信ビット判定用クロック制御回路であり、前記データビット受信の完了の通知を受けると、受信ビット判定用クロック生成回路２１３に対して、同期クロックビット幅検出用クロックＳ２１１およびサンプリングクロック生成用クロックＳ２１２の生成および送信を停止させる。
【００３０】
また、該受信ビット判定用クロック制御回路２２０は、次のデータビット列の受信を開始した場合、同期クロック受信端子２１１に現れた同期クロックを感知して、受信ビット判定用クロック生成回路２１３に対して、同期クロックビット幅検出用クロックＳ２１１およびサンプリングクロック生成用クロックＳ２１２の生成および送信を再開させる。
【００３１】
このように、本実施の形態１においては、受信側で同期クロックの代わりとなるサンプリングクロックを生成し、前記サンプリングクロックによって送信されたデータビットの判定をすることにより、送信側で前記同期クロックの生成および送信を停止しても、送信したデータビットを正しく判定することができる。これにより、送信側がデータビットとともに前記同期クロックを一定個数送信すれば、その後は前記同期クロックの生成および送信を行わなくてすみ、シリアル通信装置における同期クロックの生成および送信に要する消費電力を削減することができる。また、受信ビットの判定に要する前記クロックのビット幅判定およびサンプリングクロックの生成を、送信側からデータビットが送信されている間だけにとどめることにより、送信側からデータビットが送信されていない間は不要な電力消費を抑えることができる。また、データビットと同期クロックとの同期外れが生じた場合でも、その影響をデータ列１回分だけに抑えることができる。
【００３２】
なお、上記実施の形態１のシリアル通信装置は、全二重通信を行うものでも、半二重通信を行うものであってもよい。
【００３３】
また、シリアル通信装置を構成する各ブロックは、ハードウエアで実現してもよく、ソフトウエアで実現してもよい。
【００３４】
さらに、データビットの０および１の判定は、同期クロックおよびサンプリングクロックの立ち上がりで行うようにしたが、立ち下がりで判定するものであってもよい。
【００３５】
また、同期クロックとサンプリングクロックとは共にデューティが５０％である場合を示したが、これらは同一デューティかつ同一の周波数であればよい。
【００３６】
【発明の効果】
以上のように、本発明にかかるシリアル通信方法、およびシリアル通信装置によれば、受信側で同期クロックの代わりとなるサンプリングクロックを生成し、該サンプリングクロックによって送信されたデータビットの判定をすることにより、送信側で前記同期クロックの生成および送信を停止しても、送信したデータビットを正しく判定することができる。これにより、送信側がデータビットとともに前記同期クロックを一定個数送信すれば、その後は前記同期クロックの生成および送信を行わなくてすみ、シリアル通信装置における同期クロックの生成および送信に要する消費電力を削減することができる。また、受信ビットの判定に要する前記同期クロックのビット幅判定およびサンプリングクロックの生成を、送信側からデータビットが送信されている間だけにとどめることにより、送信側からデータビットが送信されていない間は不要な電力消費を抑えることができる。
【００３７】
即ち、本発明の請求項１に係るシリアル通信方法によれば、送信側は、データビットおよび同期クロックを送信し、受信側では、前記同期クロックによって前記データビットを判定する、シリアル通信方法であって、受信側で、前記同期クロックのクロック幅の検出を行い、該検出したクロック幅を持つサンプリングクロックを生成し、該生成したサンプリングクロックによって、前記送信側から送信された前記データビットを判定するようにしたので、送信側で同期クロックを生成し送信する消費電力を削減することが可能なシリアル通信方法が得られる効果がある。
【００３８】
また、本発明の請求項２に係るシリアル通信方法によれば、請求項１に記載のシリアル通信方法において、送信側は、前記同期クロックを一定個数送信した後は、前記同期クロックの生成および送信を停止するようにしたので、送信側で同期クロックを一定個数送信した後は、これを生成し送信する消費電力を削減することが可能なシリアル通信方法が得られる効果がある。
【００３９】
また、本発明の請求項３に係るシリアル通信方法によれば、請求項２に記載のシリアル通信方法において、受信側での前記同期クロックのクロック幅の検出は、受信した前記一定個数の同期クロックのクロック幅を検出して記憶し、該一定個数の同期クロックのクロック幅の平均値を、前記同期クロックのクロック幅の検出結果とするようにしたので、受信側でサンプリングクロックを生成する際、伝送路の影響を除いて送信側の同期クロックに相当するクロックを生成するのが容易なシリアル通信方法が得られる効果がある。
【００４０】
また、本発明の請求項４に係るシリアル通信方法によれば、請求項３に記載のシリアル通信方法において、前記平均値は、前記記憶した一定個数の同期クロックのクロック幅の和を、前記同期クロックの個数で割って得られる値としたので、受信側でサンプリングクロックを生成する際、同期クロックのクロック幅の検出結果を得るのが容易なシリアル通信方法が得られる効果がある。
【００４１】
また、本発明の請求項５に係るシリアル通信方法によれば、請求項１ないし４のいずれかに記載のシリアル通信方法において、前記サンプリングクロックの生成は、受信される前記同期クロックより高い周波数を有する受信ビット判定用クロックを生成し、前記同期クロックの立ち上がりから次の立ち上がりまで、あるいは立ち下がりから次の立ち下がりまでに含まれる前記受信ビット判定用クロックの個数をカウントして、該カウント数を分周比として記憶し、前記受信ビット判定用クロックを前記分周比で分周し、該分周されたクロックを、前記サンプリングクロックとするようにしたので、同期クロックのクロック幅のカウントとサンプリングクロックの生成とを同じ受信ビット判定用クロックを用いて行うことができ、サンプリングクロックを生成するのが容易なシリアル通信方法が得られる効果がある。
【００４２】
また、本発明の請求項６に係るシリアル通信方法によれば、請求項１ないし４のいずれかに記載のシリアル通信方法において、受信側で、前記データビットの列の受信中に送信の終了を示す特定のビット列を受信したとき、前記受信ビット判定用クロックの生成，前記同期クロックのクロック幅の検出，および前記サンプリングクロックの生成、を停止し、次のデータビット列の受信を開始したとき、前記受信ビット判定用クロックの生成，前記同期クロックのクロック幅の検出，および前記サンプリングクロックの生成、を再開するようにしたので、受信ビット判定用クロックの生成，同期クロックのビット幅判定，およびサンプリングクロックの生成を、送信側からデータビットが送信されている間だけにとどめることができ、送信側からデータビットが送信されない間の不要な消費電力を抑えることが可能なシリアル通信方法が得られる効果がある。
【００４３】
また、本発明の請求項７に係るシリアル通信装置によれば、データビットおよび同期クロックを送信する送信回路と、前記同期クロックを前記データビットとともに一定個数送信した後は、前記データビットの送信時にも前記同期クロックの生成および送信を停止する送信停止回路を、送信側に備え、受信した前記同期クロックのクロック幅を、検出するクロック幅検出回路と、前記クロック幅検出回路により検出したクロック幅を持つサンプリングクロックを生成するサンプリングクロック生成回路と、前記生成したサンプリングクロックにより、データビットを判定するデータビット受信回路とを、受信側に備えるようにしたので、送信側で同期クロックを一定個数送信した後は、これを生成し送信する消費電力を削減することが可能なシリアル通信装置が得られる効果がある。
【００４４】
また、本発明の請求項８に係るシリアル通信装置によれば、請求項７に記載のシリアル通信装置において、データビットの列を受信中に送信の終了を示す特定のビット列を受信したことを判定するデータビット受信完了判定装置と、前記送信の終了を示す特定のビット列を受信したとき、前記受信ビット判定用クロックの生成を停止し、次のデータビット列の受信を開始したとき、前記受信ビット判定用クロックの生成を再開する受信ビット判定用クロック制御回路とを、受信側に備えるようにしたので、受信ビット判定用クロックの生成を、送信側からデータビットが送信されている間だけにとどめることができ、送信側からデータビットが送信されない間の不要な消費電力を抑えることが可能なシリアル通信装置が得られる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるシリアル通信方法におけるタイムチャート図
【図２】本発明の実施の形態１におけるシリアル通信装置のブロック図
【図３】従来のシリアル通信方法におけるタイムチャート図
【図４】従来のシリアル通信装置のブロック図
【符号の説明】
２０１    ボーレート記憶回路
２０２    データビット送信回路
２０３    データ信号送信端子
２０４    同期クロック生成回路
２０５    同期クロック送信回路
２０６    同期クロック送信端子
２０７    同期クロック制御回路
２１０    データ信号受信端子
２１１    同期クロック受信端子
２１２    データビット受信回路
２１３    受信ビット判定用クロック生成回路
２１４    同期クロックビット幅検出回路
２１５    同期クロックビット幅記憶回路
２１６    同期クロックビット幅平均値計算回路
２１７    同期クロックビット幅平均値記憶回路
２１８    サンプリングクロック生成回路
２１９    データビット受信完了判定回路
２２０    受信ビット判定用クロック制御回路
４０１    ボーレート記憶回路
４０２    データビット送信回路
４０３    データ信号送信端子
４０４    同期クロック生成回路
４０５    同期クロック送信回路
４０６    同期クロック送信端子
４１０    データ信号受信端子
４１１    同期クロック受信端子
４１２    データビット受信回路
【図１】
2005020308.tif 000003
【図２】
2005020308.tif 000004
【図３】
2005020308.tif 000005
【図４】
2005020308.tif 000006