(57)【要約】【課題】  高速インターフェース回路搭載ＬＳＩの出荷検査において、低コスト化と高い検査保証レベルを両立する。【解決手段】  ＬＳＩテスタ１０２とインターフェースをとるロードボード１０３上に搭載され、信号速度を変換する回路を備え、送受信特性の変更が可能な高速インターフェース回路１１２と、高速インターフェース回路の送受信特性を制御する制御部１１３と、高速インターフェース回路に供給するクロックを生成するクロック生成器１１１と、高速インターフェース回路と接続され、検査対象回路と高速信号通信をするための信号ポートを備えた高速インターフェース専用の第１のコネクタ１１０と、高速インターフェース回路とＬＳＩテスタに接続され、高速インターフェース回路と低速信号通信をするための信号ポートおよび電源ポートを備えた第２のコネクタ１０９とを備えた。【選択図】  図１
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【特許請求の範囲】
【請求項１】
信号速度を変換する回路を備え、送受信特性の変更が可能な高速インターフェース回路と、
前記高速インターフェース回路の送受信特性を制御する制御部と、
前記高速インターフェース回路に供給するクロックを生成するクロック生成器と、
前記高速インターフェース回路と接続され、検査対象回路と高速信号通信をするための信号ポートを備えた高速インターフェース専用の第１のコネクタと、
前記高速インターフェース回路と前記ＬＳＩテスタに接続され、前記高速インターフェース回路と低速信号通信をするための信号ポートおよび電源ポートを備えた第２のコネクタとを備えた高速インターフェース回路検査モジュール。
【請求項２】
前記高速インターフェース回路の送受信特性を設定するための信号用ポートを、前記第２のコネクタ内に備えた請求項１記載の高速インターフェース回路検査モジュール。
【請求項３】
前記高速インターフェース回路の送受信特性を設定するための固定スイッチを備えた請求項１記載の高速インターフェース回路検査モジュール。
【請求項４】
前記低速信号通信および前記送受信特性の変更設定をするための汎用の通信プロトコルを持ったシリアルまたはパラレルインターフェース回路を備えた請求項１，２または３記載の高速インターフェース回路検査モジュール。
【請求項５】
前記クロック生成器を備えるかわりに、前記第２コネクタ内にクロック供給ポートを備えた請求項１，２，３または４記載の高速インターフェース回路検査モジュール。
【請求項６】
前記高速インターフェース回路へパターン入力する高速インターフェース検査用パターン発生器と、前記高速インターフェース回路からの出力を期待値と比較するパターン比較器とを、両方あるいはいずれか一方を備えた請求項１，２，３，４または５記載の高速インターフェース回路検査モジュール。
【請求項７】
前記高速インターフェース回路に供給するクロックを変調させる変調器または、ジッタを注入してクロック特性を変更するジッタ注入器を備えた請求項１，２，３，４，５または６記載の高速インターフェース回路検査モジュール。
【請求項８】
前記変調器の変調量や変調周波数または前記ジッタ注入器のジッタ量によりクロック特性を設定するための信号用ポートを、前記第２コネクタ内に備えた請求項７記載の高速インターフェース回路検査モジュール。
【請求項９】
前記変調器の変調量や変調周波数設定または前記ジッタ注入器のジッタ量によりクロック特性を設定するための固定スイッチを備えた請求項７記載の高速インターフェース回路検査モジュール。
【請求項１０】
高速インターフェース専用の第１コネクタと同様の複数のコネクタと、前記高速インターフェース回路と前記コネクタとの接続を切り替えるリレーとを備え、前記リレー切り替え制御信号用ポートを前記第２コネクタ内に備えた請求項１，２，３，４，５，６，７，８または９記載の高速インターフェース回路検査モジュール。
【請求項１１】
前記第１コネクタと接続される前記高速インターフェース回路の高速端子の接続先を切り替えるリレーを備え、前記高速端子の入出力信号用ポートと前記リレー切り替え制御信号用ポートを前記第２コネクタ内に備えた請求項１，２，３，４，５，６，７，８，９または１０記載の高速インターフェース回路検査モジュール。
【請求項１２】
前記高速インターフェース回路と前記第１コネクタ間に、高速信号伝送特性を変更するフィルタまたはジッタ注入器を備えた請求項１，２，３，４，５，６，７，８，９，１０または１１記載の高速インターフェース回路検査モジュール。
【請求項１３】
前記高速信号伝送特性を設定するための信号用ポートを、前記第２コネクタ内に備えた請求項１２記載の高速インターフェース回路検査モジュール。
【請求項１４】
前記高速信号伝送特性を設定するための固定スイッチを備えた請求項１２記載の高速インターフェース回路検査モジュール。
【請求項１５】
請求項１，２，３，４，５，６，７，８，９，１０，１１，１２，１３または１４記載の高速インターフェース回路検査モジュールとは独立し、検査対象となる高速インターフェース回路を含む検査対象回路と、
前記検査対象回路に供給するクロックを生成するクロック生成器と、
前記検査対象回路と接続され、前記高速インターフェース回路検査モジュールと高速信号通信をするための信号ポートを備えた高速インターフェース専用の第３コネクタと、
前記検査対象回路の全てあるいは任意の端子と接続する信号ポートおよび電源ポートを備えた第４コネクタとを備えた高速インターフェース回路検査対象モジュール。
【請求項１６】
前記第３コネクタと接続される前記検査対象回路の高速端子の接続先を切り替えるリレーを備え、前記検査対象回路の高速端子の入出力信号用ポートと前記リレー切り替え制御信号用ポートを前記第４コネクタ内に備えた請求項１５記載の高速インターフェース回路検査対象モジュール。
【請求項１７】
前記第１、第２コネクタの代わりに、電気信号入出力用の導電性金属端子で構成した請求項１，２，３，４，５，６，７，８，９，１０，１１，１２，１３または１４記載の高速インターフェース回路検査モジュール。
【請求項１８】
前記第３、第４コネクタの代わりに、電気信号入出力用の導電性金属端子で構成した請求項１５または１６記載の高速インターフェース回路検査対象モジュール。
【請求項１９】
ＬＳＩテスタから請求項１，２，３，４，５，６，７，８，９，１０，１１，１２，１３または１４記載の高速インターフェース回路検査モジュールへ送受信特性やクロック特性および高速信号伝送特性を任意の値に設定する工程と、
前記高速インターフェース回路検査モジュールと前記ＬＳＩテスタとの間で検査用低速信号や制御信号の入出力および電源印加が実施される工程と、
検査対象ＬＳＩと前記高速インターフェース回路検査モジュールとの間で前記検査用低速信号による送信データを高速信号に変換した検査用高速信号の入出力が実施される工程と、
前記ＬＳＩテスタが前記検査用高速信号を低速信号に変換した受信データと期待値との比較を行い、検査結果を判定する工程とを含む高速インターフェース回路検査方法。
【請求項２０】
前記ＬＳＩテスタの代わりに、デジタル信号の生成ならびに取込みおよび電源印加できるデジタル信号入出力装置を用いる請求項１９記載の高速インターフェース回路検査方法。
【請求項２１】
前記検査対象ＬＳＩまたは前記高速インターフェース回路検査モジュールのループバックテスト用回路を用いて検査する請求項１９または２０記載の高速インターフェース回路検査方法。
【請求項２２】
前記検査用低速信号を前記高速インターフェース回路検査モジュール内で生成あるいは期待値比較を実施する請求項１９，２０または２１記載の高速インターフェース回路検査方法。
【請求項２３】
前記ＬＳＩテスタから全ての前記検査用低速信号と前記期待値を検査前にあらかじめ入力しておき、検査毎に必要な信号を切替えて検査を実施する請求項２２記載の高速インターフェース回路検査方法。
【請求項２４】
前記検査対象ＬＳＩと前記高速インターフェース回路検査モジュール間を複数種の異なったケーブルで接続し、前記ＬＳＩテスタからのリレー切り替え制御によって検査時に必要なケーブルを選択する請求項１９，２０，２１，２２または２３記載の高速インターフェース回路検査方法。
【請求項２５】
前記ＬＳＩテスタにて前記高速インターフェース回路検査モジュール内の高速インターフェース回路の送受信回路特性を検査し、その検査結果を基に送受信特性を決定する請求項１９，２０，２１，２２，２３または２４記載の高速インターフェース回路検査方法。
【請求項２６】
前記ＬＳＩテスタにて前記高速インターフェース回路検査モジュール内の高速インターフェース回路の送受信回路特性を検査し、その検査結果を基に検査を続けるか中止するかの決定を行う請求項２５記載の高速インターフェース回路検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高速インターフェース回路を搭載したＬＳＩの検査モジュールである高速インターフェース回路検査モジュール、高速インターフェース回路検査対象モジュールおよび高速インターフェース回路検査方法に関する。
【背景技術】
【０００２】
従来、ＩＥＥＥ１３９４やＳｅｒｉａｌ  ＡＴＡ等の高速インターフェース回路搭載ＬＳＩの検査は、高速信号を入出力可能な高速ＬＳＩテスタを用いて実現している（例えば、非特許文献１参照）。また、ＤＵＴ(Device under test)ボード（ロードボードとも呼ぶ）上に高速インターフェース回路を搭載し、高速ＬＳＩテスタを用いることなく実現している手法もある（例えば、非特許文献１および特許文献１参照）。
【０００３】
前者の高速ＬＳＩテスタを用いる場合、検査対象ＬＳＩへ直接高速信号を入出力して実現する。この際、高速ＬＳＩテスタから出力する信号振幅や入力時の取り込み閾値電圧レベル、さらには入出力信号タイミング等を変化させることにより、実スピードによる機能的な試験だけでなく通信特性の試験も実現している。
【０００４】
後者のＤＵＴボード上に高速インターフェース回路を搭載する場合は、低速ＬＳＩテスタを用いて検査対象ＬＳＩ(ＤＵＴと同義)へＤＵＴボード上の高速インターフェース回路を介して高速信号を入出力して実現する。この際、ＤＵＴボード上の高速インターフェース回路から出力する信号振幅や入力時の取り込み閾値電圧レベル、さらにはタイミングやジッタ量は決まっているため、実スピードによる機能的な試験のみの実現となる。
【０００５】
また、前者も後者の場合もＤＵＴボード上に検査対象ＬＳＩ周辺の高速伝送路を構築しているため、ＬＳＩテスタを用いてＤＵＴボード上の高速伝送路のデバッグをする必要があった。
【特許文献１】特開２０００−２８５０３６号公報
【非特許文献１】加賀博史、“ＬＳＩテスト・クライシスの「傾向と対策」”、Design Wave Magazine 2004 February
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来技術によれば、前者の場合高速ＬＳＩテスタが必要となる。一般的に高速ＬＳＩテスタは低速ＬＳＩテスタに比べ高額である。したがって検査コストを上昇させるという問題点があった。後者の場合検査コスト上昇を抑制できるが、高速インターフェース回路の特性試験ができないため、特性保証が十分でない可能性があり不良品を流出させる可能性があった。
【０００７】
また、一般的にＬＳＩテスタという高額な設備をボードやテストプログラムデバッグ向けに多数所有できない。したがって、ＤＵＴボード上の高速伝送路のデバッグにＬＳＩテスタを用いると非常に効率が悪い。
【０００８】
したがって、この発明の目的は、上記問題点に鑑みてなされたものであり、高速インターフェース回路搭載ＬＳＩの出荷検査において、検査コスト上昇を招く高速ＬＳＩテスタを用いるか、またはＤＵＴボード上に送受信特性が固定の高速インターフェース回路を搭載して実現していたため、低コスト化と高い検査保証レベルを両立できなかった問題を解決することで、低検査コストで通信特性保証可能であり、さらに、ボード上の高速伝送路デバッグを効率的に行うことができる高速インターフェース回路検査モジュール、高速インターフェース回路検査対象モジュールおよび高速インターフェース回路検査方法を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するためにこの発明の請求項１記載の高速インターフェース回路検査モジュールは、信号速度を変換する回路を備え、送受信特性の変更が可能な高速インターフェース回路と、前記高速インターフェース回路の送受信特性を制御する制御部と、前記高速インターフェース回路に供給するクロックを生成するクロック生成器と、前記高速インターフェース回路と接続され、検査対象回路と高速信号通信をするための信号ポートを備えた高速インターフェース専用の第１のコネクタと、前記高速インターフェース回路と前記ＬＳＩテスタに接続され、前記高速インターフェース回路と低速信号通信をするための信号ポートおよび電源ポートを備えた第２のコネクタとを備えた。
【００１０】
請求項２記載の高速インターフェース回路検査モジュールは、請求項１記載の高速インターフェース回路検査モジュールにおいて、前記高速インターフェース回路の送受信特性を設定するための信号用ポートを、前記第２のコネクタ内に備えた。
【００１１】
請求項３記載の高速インターフェース回路検査モジュールは、請求項１記載の高速インターフェース回路検査モジュールにおいて、前記高速インターフェース回路の送受信特性を設定するための固定スイッチを備えた。
【００１２】
請求項４記載の高速インターフェース回路検査モジュールは、請求項１，２または３記載の高速インターフェース回路検査モジュールにおいて、前記低速信号通信および前記送受信特性の変更設定をするための汎用の通信プロトコルを持ったシリアルまたはパラレルインターフェース回路を備えた。
【００１３】
請求項５記載の高速インターフェース回路検査モジュールは、請求項１，２，３または４記載の高速インターフェース回路検査モジュールにおいて、前記クロック生成器を備えるかわりに、前記第２コネクタ内にクロック供給ポートを備えた。
【００１４】
請求項６記載の高速インターフェース回路検査モジュールは、請求項１，２，３，４または５記載の高速インターフェース回路検査モジュールにおいて、前記高速インターフェース回路へパターン入力する高速インターフェース検査用パターン発生器と、前記高速インターフェース回路からの出力を期待値と比較するパターン比較器とを、両方あるいはいずれか一方を備えた。
【００１５】
請求項７記載の高速インターフェース回路検査モジュールは、請求項１，２，３，４，５または６記載の高速インターフェース回路検査モジュールにおいて、前記高速インターフェース回路に供給するクロックを変調させる変調器または、ジッタを注入してクロック特性を変更するジッタ注入器を備えた。
【００１６】
請求項８記載の高速インターフェース回路検査モジュールは、請求項７記載の高速インターフェース回路検査モジュールにおいて、前記変調器の変調量や変調周波数または前記ジッタ注入器のジッタ量によりクロック特性を設定するための信号用ポートを、前記第２コネクタ内に備えた。
【００１７】
請求項９記載の高速インターフェース回路検査モジュールは、請求項７記載の高速インターフェース回路検査モジュールにおいて、前記変調器の変調量や変調周波数設定または前記ジッタ注入器のジッタ量によりクロック特性を設定するための固定スイッチを備えた。
【００１８】
請求項１０記載の高速インターフェース回路検査モジュールは、請求項１，２，３，４，５，６，７，８または９記載の高速インターフェース回路検査モジュールにおいて、高速インターフェース専用の第１コネクタと同様の複数のコネクタと、前記高速インターフェース回路と前記コネクタとの接続を切り替えるリレーとを備え、前記リレー切り替え制御信号用ポートを前記第２コネクタ内に備えた。
【００１９】
請求項１１記載の高速インターフェース回路検査モジュールは、請求項１，２，３，４，５，６，７，８，９または１０記載の高速インターフェース回路検査モジュールにおいて、前記第１コネクタと接続される前記高速インターフェース回路の高速端子の接続先を切り替えるリレーを備え、前記高速端子の入出力信号用ポートと前記リレー切り替え制御信号用ポートを前記第２コネクタ内に備えた。
【００２０】
請求項１２記載の高速インターフェース回路検査モジュールは、請求項１，２，３，４，５，６，７，８，９，１０または１１記載の高速インターフェース回路検査モジュールにおいて、前記高速インターフェース回路と前記第１コネクタ間に、高速信号伝送特性を変更するフィルタまたはジッタ注入器を備えた。
【００２１】
請求項１３記載の高速インターフェース回路検査モジュールは、請求項１２記載の高速インターフェース回路検査モジュールにおいて、前記高速信号伝送特性を設定するための信号用ポートを、前記第２コネクタ内に備えた。
【００２２】
請求項１４記載の高速インターフェース回路検査モジュールは、請求項１２記載の高速インターフェース回路検査モジュールにおいて、前記高速信号伝送特性を設定するための固定スイッチを備えた。
【００２３】
請求項１５記載の高速インターフェース回路検査対象モジュールは、請求項１，２，３，４，５，６，７，８，９，１０，１１，１２，１３または１４記載の高速インターフェース回路検査モジュールとは独立し、検査対象となる高速インターフェース回路を含む検査対象回路と、前記検査対象回路に供給するクロックを生成するクロック生成器と、前記検査対象回路と接続され、前記高速インターフェース回路検査モジュールと高速信号通信をするための信号ポートを備えた高速インターフェース専用の第３コネクタと、前記検査対象回路の全てあるいは任意の端子と接続する信号ポートおよび電源ポートを備えた第４コネクタとを備えた。
【００２４】
請求項１６記載の高速インターフェース回路検査対象モジュールは、請求項１５記載の高速インターフェース回路検査対象モジュールにおいて、前記第３コネクタと接続される前記検査対象回路の高速端子の接続先を切り替えるリレーを備え、前記検査対象回路の高速端子の入出力信号用ポートと前記リレー切り替え制御信号用ポートを前記第４コネクタ内に備えた。
【００２５】
請求項１７記載の高速インターフェース回路検査モジュールは、請求項１，２，３，４，５，６，７，８，９，１０，１１，１２，１３または１４記載の高速インターフェース回路検査モジュールにおいて、前記第１、第２コネクタの代わりに、電気信号入出力用の導電性金属端子で構成した。
【００２６】
請求項１８記載の高速インターフェース回路検査対象モジュールは、請求項１５または１６記載の高速インターフェース回路検査対象モジュールにおいて、前記第３、第４コネクタの代わりに、電気信号入出力用の導電性金属端子で構成した。
【００２７】
請求項１９記載の高速インターフェース回路検査方法は、ＬＳＩテスタから請求項１，２，３，４，５，６，７，８，９，１０，１１，１２，１３または１４記載の高速インターフェース回路検査モジュールへ送受信特性やクロック特性および高速信号伝送特性を任意の値に設定する工程と、前記高速インターフェース回路検査モジュールと前記ＬＳＩテスタとの間で検査用低速信号や制御信号の入出力および電源印加が実施される工程と、検査対象ＬＳＩと前記高速インターフェース回路検査モジュールとの間で前記検査用低速信号による送信データを高速信号に変換した検査用高速信号の入出力が実施される工程と、前記ＬＳＩテスタが前記検査用高速信号を低速信号に変換した受信データと期待値との比較を行い、検査結果を判定する工程とを含む。
【００２８】
請求項２０記載の高速インターフェース回路検査方法は、請求項１９記載の高速インターフェース回路検査方法において、前記ＬＳＩテスタの代わりに、デジタル信号の生成ならびに取込みおよび電源印加できるデジタル信号入出力装置を用いる。
【００２９】
請求項２１記載の高速インターフェース回路検査方法は、請求項１９または２０記載の高速インターフェース回路検査方法において、前記検査対象ＬＳＩまたは前記高速インターフェース回路検査モジュールのループバックテスト用回路を用いて検査する。
【００３０】
請求項２２記載の高速インターフェース回路検査方法は、請求項１９，２０または２１記載の高速インターフェース回路検査方法において、前記検査用低速信号を前記高速インターフェース回路検査モジュール内で生成あるいは期待値比較を実施する。
【００３１】
請求項２３記載の高速インターフェース回路検査方法は、請求項２２記載の高速インターフェース回路検査方法において、前記ＬＳＩテスタから全ての前記検査用低速信号と前記期待値を検査前にあらかじめ入力しておき、検査毎に必要な信号を切替えて検査を実施する。
【００３２】
請求項２４記載の高速インターフェース回路検査方法は、請求項１９，２０，２１，２２または２３記載の高速インターフェース回路検査方法において、前記検査対象ＬＳＩと前記高速インターフェース回路検査モジュール間を複数種の異なったケーブルで接続し、前記ＬＳＩテスタからのリレー切り替え制御によって検査時に必要なケーブルを選択する。
【００３３】
請求項２５記載の高速インターフェース回路検査方法は、請求項１９，２０，２１，２２，２３または２４記載の高速インターフェース回路検査方法において、前記ＬＳＩテスタにて前記高速インターフェース回路検査モジュール内の高速インターフェース回路の送受信回路特性を検査し、その検査結果を基に送受信特性を決定する。
【００３４】
請求項２６記載の高速インターフェース回路検査方法は、請求項２５記載の高速インターフェース回路検査方法において、前記ＬＳＩテスタにて前記高速インターフェース回路検査モジュール内の高速インターフェース回路の送受信回路特性を検査し、その検査結果を基に検査を続けるか中止するかの決定を行う。
【発明の効果】
【００３５】
この発明の請求項１記載の高速インターフェース回路検査モジュールによれば、信号速度を変換する回路を備え、送受信特性の変更が可能な高速インターフェース回路と、高速インターフェース回路の送受信特性を制御する制御部と、高速インターフェース回路に供給するクロックを生成するクロック生成器と、高速インターフェース回路と接続され、検査対象回路と高速信号通信をするための信号ポートを備えた高速インターフェース専用の第１のコネクタと、高速インターフェース回路とＬＳＩテスタに接続され、高速インターフェース回路と低速信号通信をするための信号ポートおよび電源ポートを備えた第２のコネクタとを備えているので、高速インターフェース回路検査モジュールをＤＵＴボード（ロードボード）上に搭載し、低速ＬＳＩテスタを用いて検査対象ＬＳＩへ高速インターフェース回路検査モジュールを介して高速信号を入出力して高速インターフェース回路検査を実現する。この際、送受信特性の変更が可能である高速インターフェース回路検査モジュールは出力信号の振幅や入力時の取り込み閾値電圧レベル、さらには入出力信号タイミング等を変化させることができるため、実スピードによる機能的な試験だけでなく通信特性の試験も実現できる。
【００３６】
このように高速ＬＳＩテスタを使わなくても、高速インターフェースの機能および通信特性試験を実現できるため、高い検査保証レベルを保ったまま、検査コスト上昇を抑制防ぐことができる。
【００３７】
請求項２では、請求項１記載の高速インターフェース回路検査モジュールにおいて、高速インターフェース回路の送受信特性を設定するための信号用ポートを、第２のコネクタ内に備えることが望ましい。高速インターフェース回路のドライバ、レシーバの送受信特性を任意に変更できる。
【００３８】
請求項３では、請求項１記載の高速インターフェース回路検査モジュールにおいて、高速インターフェース回路の送受信特性を設定するための固定スイッチを備えることが望ましい。高速インターフェース回路のドライバ、レシーバの送受信特性を任意に変更できる。
【００３９】
請求項４では、請求項１〜３記載の高速インターフェース回路検査モジュールにおいて、低速信号通信および送受信特性の変更設定をするための汎用の通信プロトコルを持ったシリアルまたはパラレルインターフェース回路を備えることが望ましい。高速インターフェース回路のドライバ、レシーバの送受信特性を任意に変更できる。また、高速インターフェース回路の外部からの制御手段に関して汎用性が高まる。
【００４０】
請求項５では、クロック生成器を備えるかわりに、第２コネクタ内にクロック供給ポートを備えたので、ＬＳＩテスタからクロック信号を供給することができる。
【００４１】
請求項６では、請求項１〜５記載の高速インターフェース回路検査モジュールにおいて、高速インターフェース回路へパターン入力する高速インターフェース検査用パターン発生器と、高速インターフェース回路からの出力を期待値と比較するパターン比較器とを、両方あるいはいずれか一方を備えることが望ましい。パターン発生器とパターン比較器を高速インターフェース回路検査モジュールに備えて検査することにより、ＬＳＩテスタが検査対象ＬＳＩ並びに高速インターフェース回路検査モジュールのリファレンスＬＳＩとの低速信号の入出力に対して同期を取るために必要なＬＳＩテスタのマッチ機能やデジタルキャプチャ機能等のテスタ機能を用いる必要が無くなるため、ＬＳＩテスタのテストプログラムおよびテストパターンの作成が容易になる。
【００４２】
請求項７では、請求項１〜６記載の高速インターフェース回路検査モジュールにおいて、高速インターフェース回路に供給するクロックを変調させる変調器または、ジッタを注入してクロック特性を変更するジッタ注入器を備えることが望ましい。周波数変調器やジッタ注入器によってクロック特性を外部から任意に設定することが出来るので、検査対象ＬＳＩが高速信号の送信又は受信を行うための困難な条件を作り出すことが可能となる。
【００４３】
請求項８では、請求項７記載の高速インターフェース回路検査モジュールにおいて、変調器の変調量や変調周波数またはジッタ注入器のジッタ量によりクロック特性を設定するための信号用ポートを、第２コネクタ内に備えることが望ましい。ＬＳＩテスタから周波数変調器の変調周波数や変調量やジッタ注入器のジッタ量の特性値を変更させることによって、様々な条件で高速送受信検査の特性評価を実施できる。
【００４４】
請求項９では、請求項７記載の高速インターフェース回路検査モジュールにおいて、変調器の変調量や変調周波数設定またはジッタ注入器のジッタ量によりクロック特性を設定するための固定スイッチを備えることが望ましい。高速インターフェース回路検査モジュール上の固定スイッチを制御して周波数変調器の変調周波数や変調量やジッタ注入器のジッタ量の特性値を変更させることによって、様々な条件で高速送受信検査の特性評価を実施できる。また、ＬＳＩテスタからの制御信号が不要となり微小ではあるがテスト時間が短縮できる。
【００４５】
請求項１０では、請求項１〜９記載の高速インターフェース回路検査モジュールにおいて、高速インターフェース専用の第１コネクタと同様の複数のコネクタと、高速インターフェース回路とコネクタとの接続を切り替えるリレーとを備え、リレー切り替え制御信号用ポートを第２コネクタ内に備えることが望ましい。複数種類を備えた高速インターフェース専用ケーブルを外部から任意に変更することにより複数の高速信号伝送条件を設定することが出来るので、検査対象ＬＳＩが高速信号の送信又は受信を行うための困難な条件を作り出すことが可能となる。
【００４６】
請求項１１では、請求項１〜１０記載の高速インターフェース回路検査モジュールにおいて、第１コネクタと接続される高速インターフェース回路の高速端子の接続先を切り替えるリレーを備え、高速端子の入出力信号用ポートとリレー切り替え制御信号用ポートを第２コネクタ内に備えることが望ましい。高速送受信検査を実施する前に、高速インターフェース回路の高速端子をＬＳＩテスタで検査することによって、高速端子のドライバ回路、レシーバ回路の測定結果を基準値として、その基準値に対して変化量を設定し、高速信号送受信検査をするための所望の送信特性、受信特性の特性の変更を設定することが出来る。
【００４７】
請求項１２では、請求項１〜１１記載の高速インターフェース回路検査モジュールにおいて、高速インターフェース回路と第１コネクタ間に、高速信号伝送特性を変更するフィルタまたはジッタ注入器を備えることが望ましい。高速信号伝送路上に配置したフィルタ又はジッタ注入器により、高速信号伝送特性を外部から任意に設定することが出来るので、検査対象ＬＳＩが高速信号の送信又は受信を行うための困難な条件を作り出すことが可能となる。
【００４８】
請求項１３では、請求項１２記載の高速インターフェース回路検査モジュールにおいて、高速信号伝送特性を設定するための信号用ポートを、第２コネクタ内に備えることが望ましい。ＬＳＩテスタからフィルタ又はジッタ注入器の特性値を変更させることによって、様々な条件で高速送受信検査の特性評価を実施できる。
【００４９】
請求項１４では、請求項１２記載の高速インターフェース回路検査モジュールにおいて、高速信号伝送特性を設定するための固定スイッチを備えることが望ましい。高速インターフェース回路検査モジュール上の固定スイッチを制御してフィルタ又はジッタ注入器の特性値を変更させることによって、様々な条件で高速送受信検査の特性評価を実施できる。また、ＬＳＩテスタからの制御信号が不要となり微小ではあるがテスト時間が短縮できる。
【００５０】
この発明の請求項１５記載の高速インターフェース回路検査対象モジュールによれば、請求項１〜１４記載の高速インターフェース回路検査モジュールとは独立し、検査対象となる高速インターフェース回路を含む検査対象回路と、検査対象回路に供給するクロックを生成するクロック生成器と、検査対象回路と接続され、高速インターフェース回路検査モジュールと高速信号通信をするための信号ポートを備えた高速インターフェース専用の第３コネクタと、検査対象回路の全てあるいは任意の端子と接続する信号ポートおよび電源ポートを備えた第４コネクタとを備えたので、高速インターフェース回路検査対象モジュールをロードボードと低速信号通信用の第４コネクタで切り離し可能な構成にすることが出来る。この場合、高速インターフェース回路検査モジュールおよび検査対象ＬＳＩの周辺ボードは、ＤＵＴボード（ロードボード）とはそれぞれ第２コネクタ、第４コネクタによりインターフェースしているため取り外し可能な構成であり、高速伝送路はＤＵＴボード上に存在しなくなる。第１コネクタと第３コネクタ間は高速インターフェース専用ケーブルでの接続が可能となるので、ＬＳＩテスタを用いなくとも高速インターフェース回路検査モジュールおよび検査対象ＬＳＩの周辺ボードをデバッグでき、開発期間を短縮できる。
【００５１】
請求項１６では、請求項１５記載の高速インターフェース回路検査対象モジュールにおいて、第３コネクタと接続される検査対象回路の高速端子の接続先を切り替えるリレーを備え、検査対象回路の高速端子の入出力信号用ポートとリレー切り替え制御信号用ポートを第４コネクタ内に備えることが望ましい。検査対象ＬＳＩの高速端子の接続先を低速信号通信用の第４コネクタに切替えることが出来るため、ＬＳＩテスタにより高速端子に対するＤＣ検査や低速信号による検査が可能となる。
【００５２】
請求項１７では、第１、第２コネクタの代わりに、電気信号入出力用の導電性金属端子で構成したので、金属線で接続する構成となる。
【００５３】
請求項１８では、第３、第４コネクタの代わりに、電気信号入出力用の導電性金属端子で構成したので、金属線で接続する構成となる。
【００５４】
この発明の請求項１９記載の高速インターフェース回路検査方法によれば、ＬＳＩテスタから請求項１〜１４記載の高速インターフェース回路検査モジュールへ送受信特性やクロック特性および高速信号伝送特性を任意の値に設定する工程と、高速インターフェース回路検査モジュールとＬＳＩテスタとの間で検査用低速信号や制御信号の入出力および電源印加が実施される工程と、検査対象ＬＳＩと高速インターフェース回路検査モジュールとの間で検査用低速信号による送信データを高速信号に変換した検査用高速信号の入出力が実施される工程と、ＬＳＩテスタが検査用高速信号を低速信号に変換した受信データと期待値との比較を行い、検査結果を判定する工程とを含むので、高速インターフェース回路検査モジュールを用いて検査することができる。これにより、高速信号でインターフェースする高速インターフェース回路の送受信検査において、検査対象ＬＳＩの送受信対象となる高速インターフェース回路のドライバ、レシーバ等の送受信特性を任意に設定することにより、検査対象ＬＳＩが高速信号の送信又は受信を行うための困難な条件を作り出すことが可能となる。更にＬＳＩテスタとは低速信号のみのインターフェースで検査を実現できることにより、高速インターフェースの量産検査を低速にインターフェースする安価なＬＳＩテスタとロードボード上に配置した単純な構成の高速インターフェース回路検査モジュールのみで実現できるので、検査コスト上昇を防ぐことができる。
【００５５】
請求項２０では、ＬＳＩテスタの代わりに、デジタル信号の生成ならびに取込みおよび電源印加できるデジタル信号入出力装置を用いるので、ＤＣ測定器やオシロスコープ、デジタイザ等を用いて、検査対象ＬＳＩの評価が可能になる。
【００５６】
請求項２１では、請求項１９または２０記載の高速インターフェース回路検査方法において、検査対象ＬＳＩまたは高速インターフェース回路検査モジュールのループバックテスト用回路を用いて検査することが望ましい。送信検査と受信検査を兼用して一度に実施できるので、検査時間を短縮することが出来る。
【００５７】
請求項２２では、請求項１９〜２１記載の高速インターフェース回路検査方法において、検査用低速信号を高速インターフェース回路検査モジュール内で生成あるいは期待値比較を実施するので、ＬＳＩテスタが検査対象ＬＳＩ並びに高速インターフェース回路検査モジュールのリファレンスＬＳＩとの低速信号の入出力に対して同期を取るために必要な、ＬＳＩテスタのマッチ機能やデジタルキャプチャ機能等のテスタ機能を用いる必要が無くなるため、ＬＳＩテスタのテストプログラム及びテストパターンの作成が容易になる。
【００５８】
請求項２３では、請求項２２記載の高速インターフェース回路検査方法において、ＬＳＩテスタから全ての検査用低速信号と期待値を検査前にあらかじめ入力しておき、検査毎に必要な信号を切替えて検査を実施することが望ましい。複数種類の送信データを用いて送信検査を行うことが出来るので、検査対象ＬＳＩが高速信号の送信又は受信を行うための複数種類の困難な条件を作り出すことが可能である。
【００５９】
請求項２４では、請求項１９〜２３記載の高速インターフェース回路検査方法において、検査対象ＬＳＩと高速インターフェース回路検査モジュール間を複数種の異なったケーブルで接続し、ＬＳＩテスタからのリレー切り替え制御によって検査時に必要なケーブルを選択することが望ましい。複数種類を備えた高速インターフェース専用ケーブルを外部から任意に変更することにより複数の高速信号伝送条件を設定することが出来るので、検査対象ＬＳＩが高速信号の送信又は受信を行うための困難な条件を作り出すことが可能となる。
【００６０】
請求項２５では、請求項１９〜２４記載の高速インターフェース回路検査方法において、ＬＳＩテスタにて高速インターフェース回路検査モジュール内の高速インターフェース回路の送受信回路特性を検査し、その検査結果を基に送受信特性を決定することが望ましい。高速送受信検査を実施する前に、高速インターフェース回路の高速端子をＬＳＩテスタで検査することによって、高速端子のドライバ回路、レシーバ回路の測定結果を基準値として、その基準値に対して変化量を設定し、高速信号送受信検査をするための所望の送信特性、受信特性の特性の変更を設定することが出来る。
【００６１】
請求項２６では、請求項２５記載の高速インターフェース回路検査方法において、ＬＳＩテスタにて高速インターフェース回路検査モジュール内の高速インターフェース回路の送受信回路特性を検査し、その検査結果を基に検査を続けるか中止するかの決定を行うことが望ましい。高速送受信検査を実施する前に、高速インターフェース回路のリファレンスＬＳＩの高速端子をＬＳＩテスタで検査し、その結果を元にリファレンスＬＳＩの高速インターフェース回路が故障しているか否かの良否判定ができるので、高速信号送受信検査の実施を中止し、又、リファレンスＬＳＩを別のチップと交換する判断が出来るので、検査品質や保守性を確保できる。
【発明を実施するための最良の形態】
【００６２】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【００６３】
この発明の第１の実施の形態を図１〜図５に基づいて説明する。第１の実施の形態として、請求項１，２，３，４，５及び請求項１９，２１に関する実施の形態を述べる。図１は本発明の第１の実施形態の高速インターフェース回路検査モジュール１００を用いたＬＳＩ検査の構成を示す。
【００６４】
ＬＳＩテスタ１０２と、検査対象ＬＳＩ１０１と、ＬＳＩテスタ１０２と検査対象ＬＳＩ１０１間の接続のインターフェースとなるロードボード(テストボード)１０３で構成される検査工程において、本発明の実施形態の高速インターフェース回路検査モジュール１００は、ロードボード１０３上に配置して使用する。
【００６５】
ここで、検査対象ＬＳＩ１０１は、ＬＳＩ外部と高速にインターフェースする高速信号のドライブ回路、レシーブ回路、並びに高速信号と低速信号との信号速度の変換を行うシリアライザ、デシリアライザ、等の回路を有する高速インターフェース回路１０４を備えている。検査対象ＬＳＩ１０１は、ロードボード１０３上に配置したＬＳＩソケット１０５を介してロードボード１０３と接続している。ＬＳＩテスタ１０２と検査対象ＬＳＩ１０１とは、高速インターフェース回路１０４から入出力する低速信号とのアクセスに必要となる信号ピンや電源ピンが接続されている。また、検査対象ＬＳＩ１０１の高速信号入出力端子は、高速信号を外部に伝送するためにロードボード上に配置した高速インターフェース専用の第３コネクタ１０６とパターン配線によって接続している。検査対象ＬＳＩ１０１に供給するクロック信号については、ロードボード１０３上にクロック生成器１０７を配置し検査対象ＬＳＩ１０１のクロック入力端子と接続して供給する。なお、クロック生成器１０７を備える替わりに、ＬＳＩテスタ１０２からクロック信号を供給しても良い。
【００６６】
高速インターフェース回路検査モジュール１００は、ロードボード１０３上に配置し、ＬＳＩ外部と高速にインターフェースするリファレンスＬＳＩ１０８と、ロードボード１０３と接続しＬＳＩテスタ１０２と低速信号の授受を行う低速信号通信用の第２コネクタ１０９と、高速信号を外部に伝送するための高速インターフェース専用の第１コネクタ１１０と、リファレンスＬＳＩ１０８に供給するクロックを生成するクロック生成器１１１とを備えている。リファレンスＬＳＩ１０８は、外部と高速にインターフェースし且つ送受信特性を外部から任意に変更できる高速信号のドライブ回路、レシーブ回路、並びに高速信号と低速信号との信号速度の変換を行うシリアライザ、デシリアライザ、等の回路を有する高速インターフェース回路１１２と、高速インターフェース回路１１２のドライバ、レシーバの送受信特性を外部から任意に変更するための特性制御用レジスタ回路（制御部）１１３とを備える。リファレンスＬＳＩ１０８は、高速インターフェースの特性が測定できる高速のＬＳＩテスタや高周波計測器等によって、予め良品であることを確認しておく必要がある。低速信号通信用の第２コネクタ１０９は、ロードボード１０３と高速インターフェース回路検査モジュール１００とを接続し、ＬＳＩテスタ１０２と高速インターフェース回路１１２の低速信号によるアクセスに必要となる信号ポート及び電源ポートを備えている。また、特性制御用レジスタ回路１１３に対する送受信特性の設定については、低速信号通信用の第２コネクタ１０９に信号用ポートを備えて送受信特性を設定しても良いし（請求項２に記載した構成）、高速インターフェース回路検査モジュール１００上に固定スイッチ回路を備えて送受信特性を設定しても良いし（請求項３に記載した構成）、外部から制御せずに電源投入時に設定される特性制御用レジスタ回路１１３の初期条件の送受信特性の設定を用いても良い。なお、ＬＳＩテスタ１０２から高速インターフェース回路１１２並びに特性制御用レジスタ回路１１３を直接制御する方法以外に、高速インターフェース回路検査モジュール１００上に、高速インターフェース回路１１２並びに特性制御用レジスタ回路１１３の動作を制御するために低速信号通信並びに送受信特性の変更設定の処理を行う汎用の通信プロトコルを持ったシリアル又はパラレルの通信プロトコルインターフェース回路を備えて、ＬＳＩテスタ１０２とリファレンスＬＳＩ１０８の両方に接続しておいても良い（請求項４に記載した構成）。これらの構成によって、ＬＳＩテスタ１０２又は固定スイッチ回路又は通信プロトコルインターフェース回路からの信号入力により、高速インターフェース回路１１２のドライバ、レシーバの送受信特性を任意に変更できる。また、高速インターフェース専用の第１コネクタ１１０は、リファレンスＬＳＩ１０８の高速信号入出力端子とパターン配線により接続する。そして高速インターフェース専用の第１コネクタ１１０と、検査対象ＬＳＩ１０１の近傍に位置する高速インターフェース専用の第３コネクタ１０６とを、高速インターフェース専用ケーブル１１４により接続する。これにより、検査対象ＬＳＩ１０１の高速信号入出力端子とリファレンスＬＳＩ１０８の高速信号入出力端子とが接続することになる。また、クロック生成器１１１は、リファレンスＬＳＩ１０８のクロック入力端子と接続してクロック信号を供給する。なお、クロック生成器１１１を備える替わりに、低速信号通信用の第２コネクタ１０９にクロック供給ポートを設け、ＬＳＩテスタ１０２からクロック信号を供給しても良い（請求項５に記載した構成）。
【００６７】
各デバイスへの電力供給はＬＳＩテスタ１０２から行う（以上、請求項１に記載した構成）。
【００６８】
次に、本発明の実施形態の高速インターフェース回路検査モジュール１００を用いたＬＳＩ検査方法について説明する。
【００６９】
まず、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の受信検査について説明する。図２は本発明の第１の実施形態における検査の制御フローを示す。
【００７０】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２からロードボード１０３並びに低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い（請求項５に記載した構成による手法）。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール１００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ受信設定、送信設定を行う（Ｓ３）。また、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力（請求項２に記載した構成による手法）、又は固定スイッチ回路による制御信号の入力（請求項３に記載した構成による手法）、又は外部から制御せずに特性制御用レジスタ回路１１３の初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の送信特性を変化させるように設定する（Ｓ４）。例えば、ドライバ回路の出力電流量を変化させてドライバからの出力信号である電圧の振幅を大きくしたり小さくしたり、又は、ハイレベルとローレベルの中間となるコモンモードレベルを理想の電位よりもずらす設定、或いは、ドライバの送端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出すことが可能となる。なお、高速インターフェース回路１１２の送信設定並びに特性制御用レジスタ回路１１３への送信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い（請求項４に記載した構成による手法）。
【００７１】
そして、ＬＳＩテスタ１０２から、データ送信するための低速信号のテストパターンをリファレンスＬＳＩ１０８に入力する（Ｓ５）。データ送信用のテストパターンは、リファレンスＬＳＩ１０８の高速インターフェース回路１１２にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ６）。高速信号は、高速インターフェース専用の第1コネクタ１１０、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第３コネクタ１０６を通過して、検査対象ＬＳＩ１０１の入力端子に入力される。即ち検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１０４では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１０４の低速信号に変換された受信データを読み出す（Ｓ７）。ここで、ＬＳＩテスタ１０２は検査対象ＬＳＩ１０１の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む必要があるが、一例として、ＬＳＩテスタの機能である、出力データと期待値とのマッチ機能やデジタルデータを一定サイクルでメモリに取り込むキャプチャ機能を用いて同期を取れば良い。また、検査対象ＬＳＩ１０１内にＦＩＦＯ回路がある場合は、ＦＩＦＯ回路に入力した受信データを外部からのクロック即ちＬＳＩテスタ１０２のクロックに同期を取るよう受信データの出力タイミングを変換させることによって、ＬＳＩテスタと同期を取れば良い。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の受信検査の良否判定を行う（Ｓ８）。
【００７２】
次に、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の送信検査について説明する。図３は本発明の第１の実施形態における別の検査の制御フローを示す。
【００７３】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により、検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２から低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い（請求項５に記載した構成による手法）。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール１００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ送信設定、受信設定を行う（Ｓ３）。また、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力（請求項２に記載した構成による手法）、又は固定スイッチ回路による制御信号の入力（請求項３に記載した構成による手法）、又は外部から制御せずに初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の受信特性を変化させるように設定する（Ｓ４）。例えば、レシーバ回路の検波電流値や検波基準電圧値を変化させてレシーバが受信可能な電圧の振幅幅を狭くする設定や、又は、レシーバ回路の引き込み電流量を変化させてハイレベルとローレベルの中間となるコモンモード電圧を理想の電位よりもずらす設定、或いは、レシーバの終端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のドライバ回路が高速信号を送信するのに困難な条件を作り出すことが可能となる。なお、高速インターフェース回路１１２の受信設定並びに特性制御用レジスタ回路１１３への受信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い（請求項４に記載した構成による手法）。
【００７４】
そして、ＬＳＩテスタ１０２からデータ送信するための低速信号のテストパターンを検査対象ＬＳＩ１０１に入力する（Ｓ５）。データ送信用のテストパターンは、検査対象ＬＳＩ１０１の高速インターフェース回路１０４にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ６）。高速信号は、高速インターフェース専用の第３コネクタ１０６、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第１コネクタ１１０を通過して、リファレンスＬＳＩ１０８の入力端子に入力される。即ちリファレンスＬＳＩ１０８の高速インターフェース回路１１２のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１１２では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１１２の低速信号に変換された受信データを読み出す（Ｓ７）。ここで、前述したＬＳＩテスタ１０２の各機能等による受信データの取り込み方法等によって、高速インターフェース回路１１２の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の送信検査の良否判定を行う（Ｓ８）（以上、請求項１９に記載した手法）。
【００７５】
なお、ここでは、検査対象ＬＳＩ１０１の受信検査と送信検査を個別に説明したが、検査対象ＬＳＩ１０１の内部にループバック機能を持つ場合、即ち、レシーバ回路で受信したデータが、デシリアライズ、シリアライズを経由してドライバ回路にそのまま転送する機能を有する場合、受信検査と送信検査を一度に実施しても良い。
【００７６】
図４は本発明の第１の実施形態の変形例における検査の制御フローを示す。ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、ＬＳＩテスタ１０２又はクロック生成器１０７並びにクロック生成器１１１により、検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール１００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ送受信設定を行う（Ｓ３）。さらに検査対象ＬＳＩ１０１に対してループバック動作する設定を行う（Ｓ４）。高速インターフェース回路１１２にてシリアライズ等でテストパターンを高速信号に変換し、ドライバ回路から高速信号を送信する。
【００７７】
ここで、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことで、高速インターフェース回路１１２のドライバ回路の送信特性を変化させるように設定していることにより（Ｓ５）、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出す。ＬＳＩテスタ１０２から、データ送信するための低速信号のテストパターンをリファレンスＬＳＩ１０８に入力する（Ｓ６）。高速信号は、高速インターフェース専用の第1コネクタ１１０、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第３コネクタ１０６を通過して、検査対象ＬＳＩ１０１の入力端子に入力される。即ち検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１０４では受信した高速信号をデシリアライズなどで低速信号に変換したのち、変換した低速データをドライバ側に転送するためのループバックのパスを経由してシリアライザ等で高速信号に変換し、変換した高速信号をドライバ回路からリファレンスＬＳＩ１０８へ送信する（Ｓ７）。ここで、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことで、高速インターフェース回路１１２のレシーバ回路の受信特性を変化させるように設定していることにより（Ｓ５）、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出す。この方法により、最終的に受信したリファレンスＬＳＩ１０８の受信データが低速信号に変換されたのち、ＬＳＩテスタ１０２で読み出され（Ｓ８）、期待値との比較を行い、検査対象ＬＳＩ１０１の受信並びに送信検査の良否判定を行う（Ｓ９）。
【００７８】
また、リファレンスＬＳＩ１０８の内部にループバック機能の回路を設けることにより、上記と正反対のデータの流れで検査対象ＬＳＩ１０１の送信並びに受信検査を行っても良い。
【００７９】
図５は本発明の第１の実施形態の変形例における検査の制御フローを示す。リファレンスＬＳＩ１０８に対してループバックの動作する設定を行う（Ｓ４）。そして、ＬＳＩテスタ１０２から、データ送信するための低速信号のテストパターンを検査対象ＬＳＩ１０１に入力する（Ｓ６）。検査対象ＬＳＩ１０１はシリアライズ等でテストパターンを高速信号に変換し、データを送信する。高速信号は、高速インターフェース専用の第３コネクタ１０６、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第１コネクタ１１０を通過して、リファレンスＬＳＩ１０８の入力端子に入力される。リファレンスＬＳＩは高速データをループバックのパスを経由して検査対象ＬＳＩ１０１に転送し、高速信号を送信する（Ｓ７）。検査対象ＬＳＩ１０１は受信した高速信号をデシリアライズなどで低速信号に変換した後、ＬＳＩテスタ１０２で読み出され（Ｓ８）、期待値との比較を行い、検査対象ＬＳＩ１０１の送信並びに受信検査の良否判定を行う（Ｓ９）（以上、請求項２１に記載した手法）。
【００８０】
以上のように、本発明の請求項１に記載の構成と請求項１９に記載の手法のように高速インターフェース回路検査モジュール１００を用いて検査することにより、高速信号でインターフェースする高速インターフェース回路１０４の送受信検査において、検査対象ＬＳＩ１０１の送受信対象となるリファレンスＬＳＩ１０８の高速インターフェース回路１１２のドライバ、レシーバ等の送受信特性を任意に設定することにより、検査対象ＬＳＩ１０１が高速信号の送信又は受信を行うための困難な条件を作り出すことが可能となる。更にＬＳＩテスタ１０２とは低速信号のみのインターフェースで検査を実現できることにより、高速インターフェースの量産検査を低速にインターフェースする安価なＬＳＩテスタとロードボード１０３上に配置した単純な構成の高速インターフェース回路検査モジュール１００のみで実現できるので、検査コスト上昇を防ぐことができる。
【００８１】
また、請求項２に記載した構成のように、ＬＳＩテスタ１０２から高速インターフェース回路１１２の送受信特性を変更させることによって、様々な条件で高速送受信検査の特性評価を実施できる。そして、ＬＳＩテスタ１０２からの制御により、複数種類の困難な検査条件で、検査を実施することが可能になる。
【００８２】
また、請求項３に記載した構成のように、高速インターフェース回路検査モジュール１００上の固定スイッチを制御して高速インターフェース回路１１２の送受信特性を変更させることによって、様々な条件で高速送受信検査の特性評価を実施できる。そして、最適な送受信特性を決定したうえで、固定スイッチを切り換えて、検査条件を設定することができる。また、ＬＳＩテスタ１０２からの制御信号が不要となり微小ではあるがテスト時間が短縮できる。
【００８３】
また、請求項４に記載した構成のように、高速インターフェース回路検査モジュール１００上の通信プロトコルインターフェース回路を備えることによって、テスタ１０２からから通信プロトコルインターフェース回路への簡単な制御信号だけで、通信プロトコルインターフェース回路とリファレンスＬＳＩ１０８間で高速信号送受信の処理を行うことができるので、ＬＳＩテスタ１０２から複雑なテストパターンは不要になる。
【００８４】
また、請求項５に記載した構成にすることにより、高速インターフェース回路検査モジュール１００上にクロック生成器１１１が不要になるため、高速インターフェース回路検査モジュール１００の作成コスト削減とが可能となり、またクロック生成器１１１の定期的な診断が不要になる。
【００８５】
さらに、請求項２１に記載した手法を用いることにより、送信検査と受信検査を兼用して一度に実施できるので、検査時間を短縮することが出来る。
【００８６】
また、高速インターフェース回路検査モジュール１００をロードボード１０３と低速信号通信用の第２コネクタ１０９で切り離し可能な構成にすることにより、様々な種類のＬＳＩテスタに使用することが可能となる。
【００８７】
なお、本実施の形態では高速インターフェース回路１０４の送受信検査に焦点を当てて説明したが、検査対象ＬＳＩの高速ピン以外の全ピンをＬＳＩテスタ１０２と接続することによって、ＬＳＩ量産時には他の回路の機能検査やリーク電流等のＤＣ検査を実施できる。
【００８８】
本実施の形態はＩＥＥＥ１３９４やＵＳＢ、Ｓｅｒｉａｌ−ＡＴＡ等の高速インターフェース回路の検査に適用できる。例えばＳｅｒｉａｌ−ＡＴＡ１.0ａ搭載ＬＳＩの検査では、高速インターフェース部分の信号速度１.５Ｇｂｐｓに対して、高速インターフェース回路で低速信号に速度変換した送受信データをＬＳＩのメモリ等に一時保管すること等により、ＬＳＩテスタの動作周波数を数Ｍｂｐｓ或は数ｋｂｐｓ以下にして検査を実現できる。したがって、１.５Ｇｂｐｓでインターフェースできる高価なＬＳＩテスタを使用することなく、安価なＬＳＩテスタで量産検査が実現できる。
【００８９】
この発明の第２の実施の形態を図６に基づいて説明する。第２の実施の形態として、請求項６、及び請求項２２，２３に関する実施の形態を述べる。図６は本発明の第２の実施形態の高速インターフェース回路検査モジュール２００を用いたＬＳＩ検査の構成を示す。なお、実施の形態１と同じ機能を持つ回路については同じ符号を付してある。
【００９０】
実施の形態１の構成と比較して、パターン発生器２０１とパターン比較器２０２が高速インターフェース回路検査モジュール２００に新たに備えられたことが異なる。パターン発生器２０１は、リファレンスＬＳＩ１０８の信号端子のうち、高速インターフェース回路１１２への低速信号によるアクセスに必要となる入力端子と接続しており、高速インターフェース回路１１２から送信される高速信号の元となる低速信号のテストパターンを高速インターフェース回路１１２へ入力する回路である。なお、パターン発生器２０１は、低速信号通信用の第２コネクタ１０９の信号ポートと接続し、ＬＳＩテスタ１０２からパターン発生器２０１に対して低速信号のテストパターンを入力できる構成であっても良い。パターン比較器２０２は、リファレンスＬＳＩ１０８の信号端子のうち、高速インターフェース回路１１２への低速信号によるアクセスに必要となる出力端子と接続しており、高速インターフェース回路１１２から出力される低速信号の受信データ等を取り込み、期待値パターンと比較する回路である。また、パターン比較器２０２は、低速信号通信用の第２コネクタ１０９の信号ポートと接続し、ＬＳＩテスタ１０２に対して、期待値比較の判定結果の信号を送信する処理を行う。なお、ＬＳＩテスタ１０２からパターン比較器２０２に対して期待値パターンを入力できる構成であっても良い。さらに、パターン発生器２０１とパターン比較器２０２の構成と機能はそれぞれ独立しており、両方或いはいずれかを備えた構成の高速インターフェース回路検査モジュール２００であっても良い。また、パターン発生器２０１並びにパターン比較器２０２へのクロックの供給は、リファレンスＬＳＩ１０８からの出力クロック、或いは高速インターフェース回路検査モジュール２００上にあるクロック発生器又はＬＳＩテスタ１０２等から行う。
【００９１】
各デバイスへの電力供給はＬＳＩテスタ１０２から行う（以上、請求項６に記載した構成）。
【００９２】
次に、本発明の実施形態の高速インターフェース回路検査モジュール２００を用いたＬＳＩ検査方法について説明する。ＬＳＩ制御フローは図２、図３、図４のいずれかのとおりであるが、制御対象が実施の形態１と多少異なる。
【００９３】
まず、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の受信検査について説明する。本検査の制御フローは図２と同様である。実施の形態１の検査方法と比較して、高速インターフェース回路検査モジュール２００に備えたパターン発生器２０１からデータ送信するための低速信号のテストパターンをリファレンスＬＳＩ１０８へ入力する処理を行う点が異なる。
【００９４】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２からロードボード１０３並びに低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール２００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ受信設定、送信設定を行う（Ｓ３）。また、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力、又は固定スイッチ回路による制御信号の入力、又は外部から制御せずに特性制御用レジスタ回路１１３の初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の送信特性を変化させるように設定する（Ｓ４）。例えば、ドライバ回路の出力電流量を変化させてドライバからの出力信号である電圧の振幅を大きくしたり小さくしたり、又は、ハイレベルとローレベルの中間となるコモンモードレベルを理想の電位よりもずらす設定、或いは、ドライバの送端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出すことが可能となる。なお、高速インターフェース回路１１２の送信設定並びに特性制御用レジスタ回路１１３への送信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い。
【００９５】
そして、ＬＳＩテスタ１０２又は通信プロトコルインターフェース回路又はリファレンスＬＳＩ１０８からの制御信号によって、パターン発生器２０１から、データ送信するための低速信号のテストパターンをリファレンスＬＳＩ１０８に入力する（Ｓ５）。この時、パターン発生器２０１は、リファレンスＬＳＩ１０８の入力タイミングに同期を取ってデータを送信する必要がある。その為、例えば、リファレンスＬＳＩ１０８から内部クロックを出力させてパターン発生器２０１に入力する方法を取るなどして、リファレンスＬＳＩ１０８のクロック信号をパターン発生器２０１の基準クロックとし、データを送信する。なお、データをパターン発生器２０１に格納するテストパターンは、本検査を実施する前に、ＬＳＩテスタ１０２又は外部のパターン書き込み装置を用いて、予め入力しておく必要がある。なお、１つの検査対象ＬＳＩ１０１に対して複数種類の送信データを用いて送受信検査を行う場合、パターン発生器２０１に対し、検査毎に送信データのテストパターンをＬＳＩテスタから入力しても良い。これにより、複数種類の送信データを用いて受信検査を行うことが出来るので、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出すことが可能となる（請求項２３に記載した手法）。
【００９６】
そして、データ送信用のテストパターンは、リファレンスＬＳＩ１０８の高速インターフェース回路１１２にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ６）。高速信号は、高速インターフェース専用の第1コネクタ１１０、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第３コネクタ１０６を通過して、検査対象ＬＳＩ１０１の入力端子に入力される。即ち検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１０４では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１０４の低速信号に変換された受信データを読み出す（Ｓ７）。ここで、ＬＳＩテスタ１０２は検査対象ＬＳＩ１０１の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む必要があるが、一例として、ＬＳＩテスタの機能である、出力データと期待値とのマッチ機能やデジタルデータを一定サイクルでメモリに取り込むキャプチャ機能を用いて同期を取れば良い。また、検査対象ＬＳＩ１０１内にＦＩＦＯ回路がある場合は、ＦＩＦＯ回路に入力した受信データを外部からのクロック即ちＬＳＩテスタ１０２のクロックに同期を取るよう受信データの出力タイミングを変換させることによって、ＬＳＩテスタ１０２と同期を取れば良い。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の受信検査の良否判定を行う（Ｓ８）。
【００９７】
次に、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の送信検査について説明する。本検査の制御フローは図３と同様である。実施の形態１の検査方法と比較して、高速インターフェース回路検査モジュール２００に備えたパターン比較器２０２が高速インターフェース回路１１２の低速信号に変換された受信データを取り込み、ＬＳＩテスタ１０２がパターン比較器２０２から比較結果を読み出す処理を行う点が異なる。
【００９８】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により、検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２からロードボード１０３並びに低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール２００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ送信設定、受信設定を行う（Ｓ３）。また、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力、又は固定スイッチ回路による制御信号の入力、又は外部から制御せずに初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の受信特性を変化させるように設定する（Ｓ４）。例えば、レシーバ回路の検波電流値や検波基準電圧値を変化させてレシーバが受信可能な電圧の振幅幅を狭くする設定や、又は、レシーバ回路の引き込み電流量を変化させてハイレベルとローレベルの中間となるコモンモード電圧を理想の電位よりもずらす設定、或いは、レシーバの終端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のドライバ回路が高速信号を送信するのに困難な条件を作り出すことが可能となる。なお、高速インターフェース回路１１２の受信設定並びに特性制御用レジスタ回路１１３への受信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い。
【００９９】
そして、ＬＳＩテスタ１０２からデータ送信するための低速信号のテストパターンを検査対象ＬＳＩ１０１に入力する（Ｓ５）。データ送信用のテストパターンは、検査対象ＬＳＩ１０１の高速インターフェース回路１０４にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ６）。高速信号は、高速インターフェース専用の第３コネクタ１０６、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第１コネクタ１１０を通過して、リファレンスＬＳＩ１０８の入力端子に入力される。即ちリファレンスＬＳＩ１０８の高速インターフェース回路１１２のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１１２では受信した高速信号をデシリアライズなどで低速信号に変換する。そして、前述したＬＳＩテスタ１０２の各機能等のような受信データの取り込み方法等によって、高速インターフェース回路１１２から出力される低速信号に変換された受信データをパターン比較器２０２のメモリに格納する（Ｓ７）。この時、パターン比較器２０２がデータを取り込むために、高速インターフェース回路１１２の受信データの出力タイミングに同期させる必要がある。その為、例えば、リファレンスＬＳＩ１０８から内部クロックを出力させてパターン比較器２０２に入力する方法を取るなどして、リファレンスＬＳＩ１０８のクロック信号をパターン比較器２０２の基準クロックとし、データを取り込む。なお、パターン比較器２０２に格納する期待値パターンは、本検査を実施する前に、ＬＳＩテスタ１０２又は外部のパターン書き込み装置を用いて、予め入力しておく必要がある。なお、１つの検査対象ＬＳＩ１０１に対して複数種類の送信データを用いて送受信検査を行う場合、パターン比較機２０２に対し、検査毎に受信データの期待値パターンをＬＳＩテスタから入力しても良い。これにより、複数種類の送信データを用いて送信検査を行うことが出来るので、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のドライバ回路が高速信号を送信するのに困難な条件を作り出すことが可能となる（請求項２３に記載した手法）。最後に、パターン比較器２０２が期待値の比較結果をＬＳＩテスタ１０２に送信し、検査対象ＬＳＩ１０１の送信検査の良否判定を行う（Ｓ８）。
【０１００】
なお、ここでは、検査対象ＬＳＩ１０１の受信検査と送信検査を個別に説明したが、検査対象ＬＳＩ１０１の内部にループバック機能を持つ場合、即ち、レシーバ回路で受信したデータが、デシリアライズ、シリアライズを経由してドライバ回路にそのまま転送する機能を有する場合、受信検査と送信検査を一度に実施しても良い。本検査の制御フローは図４と同様である。
【０１０１】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により、検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２からロードボード１０３並びに低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール２００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ送受信設定を行う（Ｓ３）。さらに検査対象ＬＳＩ１０１に対してループバック動作する設定を行う（Ｓ４）。
【０１０２】
そして、ＬＳＩテスタ１０２又は通信プロトコルインターフェース回路又はリファレンスＬＳＩ１０８からの制御信号によって、パターン発生器２０１から、データ送信するための低速信号のテストパターンをリファレンスＬＳＩ１０８に入力する（Ｓ６）。この時、パターン発生器２０１は、リファレンスＬＳＩ１０８の入力タイミングに同期を取ってデータを送信する必要がある。その為、例えば、リファレンスＬＳＩ１０８から内部クロックを出力させてパターン発生器２０１に入力する方法を取るなどして、リファレンスＬＳＩ１０８のクロック信号をクロックパターン発生器２０１の基準クロックとし、データを送信する。なお、パターン発生器２０１に格納するテストパターンは、本検査を実施する前に、ＬＳＩテスタ１０２又は外部のパターン書き込み装置を用いて、予め入力しておく必要がある。なお、１つの検査対象ＬＳＩ１０１に対して複数種類の送信データを用いて送受信検査を行う場合、パターン発生器２０１に対し、検査毎に送信データのテストパターンをＬＳＩテスタから入力しても良い。これにより、複数種類の送信データを用いて送受信検査を行うことが出来るので、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出すことが可能となる（請求項２３に記載した手法）。
【０１０３】
そして、リファレンスＬＳＩ１０８の高速インターフェース回路１１２から送信された高速信号を高速インターフェース回路１０４のレシーバ回路で受信し、デシリアライザ等で低速信号に変換したのち、変換した低速データをドライバ側に転送するためのループバックのパスを経由してシリアライザ等で高速信号に変換し、変換した高速信号をドライバ回路からリファレンスＬＳＩ１０８へ送信する（Ｓ７）。ここで、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の送信特性並びに受信特性を変化させるように設定し、これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出す。そして、前述したＬＳＩテスタ１０２の各機能等のような受信データの取り込み方法等によって、高速インターフェース回路１１２から出力される低速信号に変換された受信データをパターン比較器２０２のメモリに格納する。この時、パターン比較器２０２がデータを取り込むために、高速インターフェース回路１１２の受信データの出力タイミングに同期させる必要がある。その為、例えば、リファレンスＬＳＩ１０８から内部クロックを出力させてパターン比較器２０２に入力する方法を取るなどして、リファレンスＬＳＩ１０８のクロック信号をパターン比較器２０２の基準クロックとし、データを取り込む。なお、ここで、前述したＬＳＩテスタ１０２による受信データの取り込み方法等によって、高速インターフェース回路１１２の受信データの出力タイミングに同期させてデータをパターン比較器２０２のメモリに取り込む（Ｓ８）。パターン発生器２０２に格納する期待値パターンは、本検査を実施する前に、ＬＳＩテスタ１０２又は外部のパターン書き込み装置を用いて、予め入力しておく必要がある。なお、１つの検査対象ＬＳＩ１０１に対して複数種類の送信データを用いて送受信検査を行う場合、パターン比較機２０２に対し、検査毎に受信データの期待値パターンをＬＳＩテスタから入力しても良い。これにより、複数種類の送信データを用いて送受信検査を行うことが出来るので、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を送信するのに困難な条件を作り出すことが可能となる（請求項２３に記載した手法）。
【０１０４】
最後に、パターン比較器２０２が期待値の比較結果をＬＳＩテスタ１０２に送信し、検査対象ＬＳＩ１０１の受信並びに送信検査の良否判定を行う（Ｓ９）（以上、請求項２２に記載した手法）。
【０１０５】
以上のように本発明の実施形態の高速インターフェース回路検査モジュール２００を用いることにより、高速信号でインターフェースする高速インターフェース回路１０４の送受信検査において、検査対象ＬＳＩ１０１の送受信対象となるリファレンスＬＳＩ１０８の高速インターフェース回路１１２のドライバ、レシーバ等の送受信特性を外部から任意に設定することにより、検査対象ＬＳＩ１０１が高速信号の送信又は受信を行うための困難な条件を作り出すことが可能となる。
【０１０６】
また、請求項６に記載した構成と請求項２２に記載した手法のように、パターン発生器２０１とパターン比較器２０２を高速インターフェース回路検査モジュール２００に備えて検査することにより、ＬＳＩテスタ１０２が検査対象ＬＳＩ１０１並びにリファレンスＬＳＩとの低速信号の入出力に対して同期を取るために必要な、前述したＬＳＩテスタのマッチ機能やデジタルキャプチャ機能等のテスタ機能を用いる必要が無くなるため、ＬＳＩテスタ１０２のテストプログラム及びテストパターンの作成が容易になる。
【０１０７】
また、請求項２３に記載した手法のように、パターン発生器２０１とパターン比較器２０２に格納したデータを検査毎に必要な信号に切り換えることによって、複数種類の送信データを用いて送信検査を行うことが出来るので、検査対象ＬＳＩ１０１が高速信号の送信又は受信を行うための複数種類の困難な条件を作り出すことが可能である。
【０１０８】
更にＬＳＩテスタ１０２とは低速信号のみのインターフェースで検査を実現できることにより、高速インターフェースの量産検査を低速にインターフェースする安価なＬＳＩテスタとロードボード１０３上に配置した単純な構成の高速インターフェース回路検査モジュール２００のみで実現できるので、検査コスト上昇を防ぐことができる。
【０１０９】
また、高速インターフェース回路検査モジュール２００をロードボード１０３と低速信号通信用の第２コネクタ１０９で切り離し可能な構成にすることにより、様々な種類のＬＳＩテスタに使用することが可能となる。
【０１１０】
なお、本実施の形態では高速インターフェース回路１０４の送受信検査に焦点を当てて説明したが、検査対象ＬＳＩの高速ピン以外の全ピンをＬＳＩテスタ１０２と接続することによって、ＬＳＩ量産時には他の回路の機能検査やリーク電流等のＤＣ検査を実施できる。
【０１１１】
この発明の第３の実施の形態を図７に基づいて説明する。第３の実施の形態として、請求項７，８，９に関する実施の形態を述べる。図７は本発明の第３の実施形態の高速インターフェース回路検査モジュール３００を用いたＬＳＩ検査の構成を示す。なお、実施の形態１と同じ機能を持つ回路については同じ符号を付してある。
【０１１２】
実施の形態１の構成と比較して、クロック生成器１１１の隣接に周波数変調器３０１、或いはジッタ注入器３０２を高速インターフェース回路検査モジュール３００上に新たに備えられたことが異なる。
【０１１３】
周波数変調器３０１は、クロック生成器１１１の出力端子とリファレンスＬＳＩ１０８のクロック入力端子にそれぞれ接続され、スペクトラム変調クロック信号を供給する。スペクトラム変調クロックとは、クロック周波数が一定周期で変化するクロックである。周波数変調器３０１のクロック変調周波数とクロック変調量は可変できる構成であるとする。また、ジッタ注入器３０２は、クロック生成器１１１の出力端子とリファレンスＬＳＩ１０８のクロック入力端子にそれぞれ接続され、クロック生成器から出力されるクロック信号に対して、一定のジッタを付加して出力することにより、リファレンスＬＳＩ１０８のクロック入力端子に一定のジッタ成分を含んだクロックを供給する。なお、周波数変調器３０１とジッタ注入器３０２は、低速信号通信用の第２コネクタ１０９の信号ポートと接続し、ＬＳＩテスタ１０２からの信号により、周波数変調器３０１の変調周波数や変調量、或いはジッタ注入器３０２のジッタ量を任意に変更できる構成であっても良いし（請求項８に記載の構成）、高速インターフェース回路検査モジュール３００上に固定スイッチを備えて、周波数変調器３０１の変調周波数や変調量、或いはジッタ注入器３０２のジッタ量を任意に変更できる構成であっても良い（請求項９に記載した構成）。
【０１１４】
各デバイスへの電力供給はＬＳＩテスタ１０２から行う（以上、請求項７に記載した構成）。
【０１１５】
次に、本発明の実施形態の高速インターフェース回路検査モジュール３００を用いたＬＳＩ検査方法について説明する。ＬＳＩ制御フローは図２、図３、図４、図５のいずれかのとおりであるが、制御対象が実施の形態１と多少異なる。
【０１１６】
まず、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の受信検査について説明する。本検査の制御フローは図２と同様である。実施の形態１の検査方法と比較して、クロック信号の供給に関して、高速インターフェース回路検査モジュール３００に備えた周波数変調器３０１又はジッタ注入器３０２を用いてクロック信号を供給する点が異なる。
【０１１７】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、ＬＳＩテスタ１０２又はクロック生成器１０７により検査対象ＬＳＩ１０１にクロック信号を供給する（Ｓ２）。また、クロック生成器１１１から出力したクロック信号に対して、周波数変調器３０１を通過させて生成した一定の変調周波数や変調量に設定されたスペクトラム拡散クロック信号をリファレンスＬＳＩ１０８に供給する。なお、周波数変調器３０１の替わりに、ジッタ注入器３０２を用いることによって、ジッタ注入器３０２を通過させて生成した一定のジッタ成分を含むクロック信号をリファレンスＬＳＩ１０８に供給しても良い。また、ＬＳＩテスタからの制御信号によって周波数変調器３０１の変調周波数や変調量やジッタ注入器３０２のジッタ量の特性値を外部から任意に設定しても良い（請求項８に記載した構成による手法）。更には、高速インターフェース回路検査モジュール３００上に構成した固定スイッチからの制御によって、周波数変調器３０１の変調周波数や変調量やジッタ注入器３０２のジッタ量の特性値を設定しても良い（請求項９に記載した構成による手法）。これにより、リファレンスＬＳＩ１０８の高速インターフェース回路１１２が送信する高速信号に対して、周波数変調やジッタ成分を持たせることが出来るため、レシーバ回路がデータの周波数変動に追従してデータを受信する必要があるため、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出すことが可能となる（以上、請求項７に記載した構成による手法）。
【０１１８】
そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール３００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ受信設定、送信設定を行う（Ｓ３）。また、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力、又は固定スイッチ回路による制御信号の入力、又は外部から制御せずに特性制御用レジスタ回路１１３の初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の送信特性を変化させるように設定する（Ｓ４）。例えば、ドライバ回路の出力電流量を変化させてドライバからの出力信号である電圧の振幅を大きくしたり小さくしたり、又は、ハイレベルとローレベルの中間となるコモンモードレベルを理想の電位よりもずらす設定、或いは、ドライバの送端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出すことが可能となる。なお、高速インターフェース回路１１２の送信設定並びに特性制御用レジスタ回路１１３への送信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い。
【０１１９】
そして、ＬＳＩテスタ１０２から、データ送信するための低速信号のテストパターンをリファレンスＬＳＩ１０８に入力する（Ｓ５）。データ送信用のテストパターンは、リファレンスＬＳＩ１０８の高速インターフェース回路１１２にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ６）。高速信号は、高速インターフェース専用の第1コネクタ１１０、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第３コネクタ１０６を通過して、検査対象ＬＳＩ１０１の入力端子に入力される。即ち検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１０４では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１０４の低速信号に変換された受信データを読み出す（Ｓ７）。ここで、ＬＳＩテスタ１０２は検査対象ＬＳＩ１０１の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む必要があるが、一例として、ＬＳＩテスタの機能である、出力データと期待値とのマッチ機能やデジタルデータを一定サイクルでメモリに取り込むキャプチャ機能を用いて同期を取れば良い。また、検査対象ＬＳＩ１０１内にＦＩＦＯ回路がある場合は、ＦＩＦＯ回路に入力した受信データを外部からのクロック即ちＬＳＩテスタ１０２のクロックに同期を取るよう受信データの出力タイミングを変換させることによって、ＬＳＩテスタと同期を取れば良い。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の受信検査の良否判定を行う（Ｓ８）。
【０１２０】
次に、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の送信検査について説明する。本検査の制御フローは図３と同様である。実施の形態１の検査方法と比較して、クロック信号の供給に関して、高速インターフェース回路検査モジュール３００に備えた周波数変調器３０１又はジッタ注入器３０２を用いてクロック信号を供給する点が異なる。
【０１２１】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、ＬＳＩテスタ１０２又はクロック生成器１０７により検査対象ＬＳＩ１０１にクロック信号を供給する（Ｓ２）。また、クロック生成器１１１から出力したクロック信号に対して、周波数変調器３０１又はジッタ注入器３０２を通過させて生成した一定の変調周波数や変調量設定されたスペクトラム拡散クロック信号又は一定のジッタ成分を含むクロック信号をリファレンスＬＳＩ１０８に供給する（請求項７に記載した構成による手法）。また、ＬＳＩテスタからの制御信号によって周波数変調器３０１の変調周波数や変調量やジッタ注入器３０２のジッタ量の特性値を外部から任意に設定しても良い（請求項８に記載した構成による手法）。更には、高速インターフェース回路検査モジュール３００上に構成した固定スイッチからの制御によって、周波数変調器３０１の変調周波数や変調量やジッタ注入器３０２のジッタ量の特性値を設定しても良い（請求項９に記載した構成による手法）。これにより、リファレンスＬＳＩ１０８の高速インターフェース回路１１２において、周波数変調やジッタ成分を持ったクロックを元に動作するレシーバ回路が、検査対象ＬＳＩ１０１から送信される高速信号を受信する必要があるため、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のドライバ回路が高速信号を送信するのに困難な条件を作り出すことが可能となる（以上、請求項７に記載した構成による手法）。
【０１２２】
そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール３００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ送信設定、受信設定を行う（Ｓ３）。また、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力、又は固定スイッチ回路による制御信号の入力、又は外部から制御せずに初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の受信特性を変化させるように設定する（Ｓ４）。例えば、レシーバ回路の検波電流値や検波基準電圧値を変化させてレシーバが受信可能な電圧の振幅幅を狭くする設定や、又は、レシーバ回路の引き込み電流量を変化させてハイレベルとローレベルの中間となるコモンモード電圧を理想の電位よりもずらす設定、或いは、レシーバの終端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のドライバ回路が高速信号を送信するのに困難な条件を作り出すことが可能となる。なお、高速インターフェース回路１１２の受信設定並びに特性制御用レジスタ回路１１３への受信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い。
【０１２３】
そして、ＬＳＩテスタ１０２からデータ送信するための低速信号のテストパターンを検査対象ＬＳＩ１０１に入力する（Ｓ５）。データ送信用のテストパターンは、検査対象ＬＳＩ１０１高速インターフェース回路１０４にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ６）。高速信号は、高速インターフェース専用の第３コネクタ１０６、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第１コネクタ１１０を通過して、リファレンスＬＳＩ１０８の入力端子に入力される。即ちリファレンスＬＳＩ１０８の高速インターフェース回路１１２のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１１２では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１１２の低速信号に変換された受信データを読み出す（Ｓ７）。ここで、前述したＬＳＩテスタ１０２の各機能等による受信データの取り込み方法等によって、高速インターフェース回路１１２の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の送信検査の良否判定を行う（Ｓ８）。
【０１２４】
なお、図４、図５に対する実施形態については、本実施形態で新しく述べた周波数変調器３０１並びにジッタ注入器３０２に関する内容が上記と同じであるため、省略する。
【０１２５】
以上のように本発明の請求項７に記載した構成のように、周波数変調器３０１やジッタ注入器３０２を備えた高速インターフェース回路検査モジュール３００を用いることにより、高速信号でインターフェースする高速インターフェース回路１０４の送受信検査において、検査対象ＬＳＩ１０１の送受信対象となるリファレンスＬＳＩ１０８の高速インターフェース回路１１２のドライバ、レシーバ等の送受信特性を外部から任意に変更できるとともに、周波数変調器３０１やジッタ注入器３０２によってクロック特性を外部から任意に設定することが出来るので、検査対象ＬＳＩ１０１が高速信号の送信又は受信を行うための困難な条件を作り出すことが可能となる。
【０１２６】
また、請求項８に記載した構成のように、ＬＳＩテスタ１０２から周波数変調器３０１の変調周波数や変調量やジッタ注入器３０２のジッタ量の特性値を変更させることによって、様々な条件で高速送受信検査の特性評価を実施できる。そして、ＬＳＩテスタ１０２からの制御により、複数種類の困難な検査条件で、検査を実施することが可能になる。
【０１２７】
また、請求項９に記載した構成のように、高速インターフェース回路検査モジュール３００上の固定スイッチを制御して周波数変調器３０１の変調周波数や変調量やジッタ注入器３０２のジッタ量の特性値を変更させることによって、様々な条件で高速送受信検査の特性評価を実施できる。そして、最適な送受信特性を決定したうえで、固定スイッチを切り換えて、検査条件を設定することができる。また、ＬＳＩテスタ１０２からの制御信号が不要となり微小ではあるがテスト時間が短縮できる。
【０１２８】
更にＬＳＩテスタ１０２とは低速信号のみのインターフェースで検査を実現できることにより、高速インターフェースの量産検査を低速にインターフェースする安価なＬＳＩテスタとロードボード１０３上に配置した単純な構成の高速インターフェース回路検査モジュール３００のみで実現できるので、検査コスト上昇を防ぐことができる。
【０１２９】
また、高速インターフェース回路検査モジュール３００をロードボード１０３と低速信号通信用の第２コネクタ１０９で切り離し可能な構成にすることにより、様々な種類のＬＳＩテスタに使用することが可能となる。
【０１３０】
なお、本実施の形態では高速インターフェース回路１０４の送受信検査に焦点を当てて説明したが、検査対象ＬＳＩの高速ピン以外の全ピンをＬＳＩテスタ１０２と接続することによって、ＬＳＩ量産時には他の回路の機能検査やリーク電流等のＤＣ検査を実施できる。
【０１３１】
この発明の第４の実施の形態を図８に基づいて説明する。第４の実施の形態として、請求項１０、及び請求項２４に関する実施の形態を述べる。図８は本発明の第４の実施形態の高速インターフェース回路検査モジュール４００を用いたＬＳＩ検査の構成を示す。なお、実施の形態１と同じ機能を持つ回路については同じ符号を付してある。
【０１３２】
実施の形態１の構成と比較して、高速インターフェース回路検査モジュール４００上に高速インターフェース専用の第５コネクタ４０１、第１のリレー４０４、第２のリレー４０５、及びロードボード１０６上に高速インターフェース専用の第６コネクタ４０２、高速インターフェース専用の第２ケーブル４０３、第３のリレー４０６、第４のリレー４０７、が新たに備えられたことが異なる。
【０１３３】
高速インターフェース専用の第５コネクタ４０１は、高速インターフェース専用の第１コネクタ１１０と同様、リファレンスＬＳＩ１０８の高速信号入出力端子とパターン配線により接続する。ここで、リファレンスＬＳＩ１０８の高速信号入出力端子が、高速インターフェース専用の第１コネクタ１１０と高速インターフェース専用の第５コネクタ４０１のどちらに接続するかを切り換えるために、第１のリレー４０４、第２のリレー４０５を配置する。第１のリレー４０４は、一方をリファレンスＬＳＩ１０８の高速信号の入力端子に接続するとともに、他方を高速インターフェース専用の第１コネクタ１１０と高速インターフェース専用の第５コネクタ４０１に接続する。また、第２のリレー４０５は、一方をリファレンスＬＳＩ１０８の高速信号の出力端子に接続するとともに、他方を高速インターフェース専用の第１コネクタ１１０と高速インターフェース専用の第５コネクタ４０１に接続する。また、第１のリレー４０４及び第２のリレー４０５と低速信号通信用の第２コネクタとを接続し、第１のリレー４０４及び第２のリレー４０５の信号方向を切り換えるための制御信号用のポートを低速信号通信用の第２コネクタに備える。また、高速インターフェース専用の第２のケーブル４０３の片端子は、高速インターフェース専用の第５コネクタ４０１に接続する。
【０１３４】
また、ロードボード１０６上において、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の高速信号入出力端子の近傍に第３のリレー４０６、第４のリレー４０７、及び高速インターフェース専用の第３コネクタ１０６と高速インターフェース専用の第６コネクタ４０２を配置する。高速インターフェース専用の第６コネクタ４０２は、高速インターフェース専用の第３コネクタ１０６と同様、検査対象ＬＳＩ１０１の高速信号入出力端子とパターン配線により接続する。ここで、検査対象ＬＳＩ１０１の高速信号入出力端子が、高速インターフェース専用の第３コネクタ１０６と高速インターフェース専用の第６コネクタ４０２のどちらに接続するかを切り換えるために、第３のリレー４０６、第４のリレー４０７を用いる。第３のリレー４０６は、一方を検査対象ＬＳＩ１０１の高速信号の出力端子に接続するとともに、他方を高速インターフェース専用の第３コネクタ１０６と高速インターフェース専用の第６コネクタ４０２に接続する。また、第４のリレー４０７は、一方を検査対象ＬＳＩ１０１の高速信号の入力端子に接続するとともに、他方を高速インターフェース専用の第３コネクタ１０６と高速インターフェース専用の第６コネクタ４０２に接続する。また、第３のリレー４０６及び第４のリレー４０７の信号方向を切り換えるための制御信号端子をＬＳＩテスタ１０２と接続する。また、高速インターフェース専用の第２のケーブル４０３の片端子は、高速インターフェース専用の第５コネクタ４０１に接続する。なお、ここでは、高速インターフェース専用のコネクタと切替リレーを２個設けた例を挙げて説明したが、３個以上設けた構成にしても良い。
【０１３５】
各デバイスへの電力供給はＬＳＩテスタ１０２から行う（以上、請求項１０に記載した構成）。
【０１３６】
次に、本発明の実施形態の高速インターフェース回路検査モジュール４００を用いたＬＳＩ検査方法について説明する。ＬＳＩ制御フローは図２、図３、図４、図５のいずれかのとおりであるが、制御対象が実施の形態１と多少異なる。
【０１３７】
まず、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の受信検査について説明する。本検査の制御フローは図２と同様である。実施の形態１の検査方法と比較して、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の高速信号入出力端子と、リファレンスＬＳＩ１０８の高速インターフェース回路１１２の高速信号入出力端子との高速信号が伝送するケーブルを切り換えるための制御を行う点が異なる。
【０１３８】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２からロードボード１０３並びに低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い。また、ＬＳＩテスタ１０２から第１のリレー４０４、第２のリレー４０５、第３のリレー４０６、第４のリレー４０７の接続方向を制御し、高速インターフェース専用のケーブル１１４又は高速インターフェース専用の第２のケーブルのうち、どちらのケーブルを用いて信号を伝送するのかを選択する。ここで、高速インターフェース専用のケーブル１１４と高速インターフェース専用の第２のケーブルの２本のケーブルに対して、ケーブル長や特性インピーダンス等の高速信号伝送特性が異なるケーブルを予め選定しておき、それぞれのケーブルを用いて検査することにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するための複数の条件又は困難な条件を作り出すことが可能となる。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール４００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ受信設定、送信設定を行う（Ｓ３）。また、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力、又は固定スイッチ回路による制御信号の入力、又は外部から制御せずに特性制御用レジスタ回路１１３の初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の送信特性を変化させるように設定する（Ｓ４）。例えば、ドライバ回路の出力電流量を変化させてドライバからの出力信号である電圧の振幅を大きくしたり小さくしたり、又は、ハイレベルとローレベルの中間となるコモンモードレベルを理想の電位よりもずらす設定、或いは、ドライバの送端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出すことが可能となる。なお、高速インターフェース回路１１２の送信設定並びに特性制御用レジスタ回路１１３への送信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い。
【０１３９】
そして、ＬＳＩテスタ１０２から、データ送信するための低速信号のテストパターンをリファレンスＬＳＩ１０８に入力する（Ｓ５）。データ送信用のテストパターンは、リファレンスＬＳＩ１０８の高速インターフェース回路１１２にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ６）。高速信号は、高速インターフェース専用の第1コネクタ１１０、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第３コネクタ１０６を通過して、検査対象ＬＳＩ１０１の入力端子に入力される。即ち検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１０４では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１０４の低速信号に変換された受信データを読み出す（Ｓ７）。ここで、ＬＳＩテスタ１０２は検査対象ＬＳＩ１０１の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む必要があるが、一例として、ＬＳＩテスタの機能である、出力データと期待値とのマッチ機能やデジタルデータを一定サイクルでメモリに取り込むキャプチャ機能を用いて同期を取れば良い。また、検査対象ＬＳＩ１０１内にＦＩＦＯ回路がある場合は、ＦＩＦＯ回路に入力した受信データを外部からのクロック即ちＬＳＩテスタ１０２のクロックに同期を取るよう受信データの出力タイミングを変換させることによって、ＬＳＩテスタと同期を取れば良い。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の受信検査の良否判定を行う（Ｓ８）。
【０１４０】
次に、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の送信検査について説明する。本検査の制御フローは図３と同様である。実施の形態１の検査方法と比較して、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の高速信号入出力端子と、リファレンスＬＳＩ１０８の高速インターフェース回路１１２の高速信号入出力端子との高速信号が伝送するケーブルを切り換えるための制御を行う点が異なる。
【０１４１】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２からロードボード１０３並びに低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い。また、ＬＳＩテスタ１０２から第１のリレー４０４、第２のリレー４０５、第３のリレー４０６、第４のリレー４０７の接続方向を制御し、高速インターフェース専用のケーブル１１４又は高速インターフェース専用の第２のケーブルのうち、どちらのケーブルを用いて信号を伝送するのかを選択する。ここで、高速インターフェース専用のケーブル１１４と高速インターフェース専用の第２のケーブルの２本のケーブルに対して、ケーブル長や特性インピーダンス等の高速信号伝送特性が異なるケーブルを予め選定しておき、それぞれのケーブルを用いて検査することにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を送信するための複数の条件又は困難な条件を作り出すことが可能となる。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール４００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ送信設定、受信設定を行う（Ｓ３）。また、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力、又は固定スイッチ回路による制御信号の入力、又は外部から制御せずに初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の受信特性を変化させるように設定する（Ｓ４）。例えば、レシーバ回路の検波電流値や検波基準電圧値を変化させてレシーバが受信可能な電圧の振幅幅を狭くする設定や、又は、レシーバ回路の引き込み電流量を変化させてハイレベルとローレベルの中間となるコモンモード電圧を理想の電位よりもずらす設定、或いは、レシーバの終端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のドライバ回路が高速信号を送信するのに困難な条件を作り出すことが可能となる。なお、高速インターフェース回路１１２の受信設定並びに特性制御用レジスタ回路１１３への受信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い。そして、ＬＳＩテスタ１０２からデータ送信するための低速信号のテストパターンを検査対象ＬＳＩ１０１に入力する（Ｓ５）。データ送信用のテストパターンは、検査対象ＬＳＩ１０１高速インターフェース回路１０４にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ６）。高速信号は、高速インターフェース専用の第３コネクタ１０６、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第１コネクタ１１０を通過して、リファレンスＬＳＩ１０８の入力端子に入力される。即ちリファレンスＬＳＩ１０８の高速インターフェース回路１１２のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１１２では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１１２の低速信号に変換された受信データを読み出す（Ｓ７）。ここで、前述したＬＳＩテスタ１０２の各機能等による受信データの取り込み方法等によって、高速インターフェース回路１１２の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の送信検査の良否判定を行う（Ｓ８）。
【０１４２】
なお、図４、図５に対する実施形態については、本実施形態で新しく述べた高速インターフェース専用ケーブル１１４と高速インターフェース専用の第２のケーブル４０３の使用に関する内容が上記と同じであるため、省略する（以上、請求項２４に記載した構成）。
【０１４３】
以上のように請求項１０に記載した構成と請求項２４に記載した手法のように、高速インターフェース専用ケーブル１１４と高速インターフェース専用の第２のケーブル４０３等の複数の高速信号伝送路を備えた高速インターフェース回路検査モジュール４００を用いることにより、高速信号でインターフェースする高速インターフェース回路１０４の送受信検査において、検査対象ＬＳＩ１０１の送受信対象となるリファレンスＬＳＩ１０８の高速インターフェース回路１１２のドライバ、レシーバの送受信特性を外部から任意に変更できるとともに、複数種類を備えた高速インターフェース専用ケーブルを外部から任意に変更することにより複数の高速信号伝送条件を設定することが出来るので、検査対象ＬＳＩ１０１が高速信号の送信又は受信を行うための困難な条件を作り出すことが可能となる。
【０１４４】
また、更にＬＳＩテスタ１０２とは低速信号のみのインターフェースで検査を実現できることにより、高速インターフェースの量産検査を低速にインターフェースする安価なＬＳＩテスタとロードボード１０３上に配置した単純な構成の高速インターフェース回路検査モジュール４００のみで実現できるので、検査コスト上昇を防ぐことができる。
【０１４５】
また、高速インターフェース回路検査モジュール４００をロードボード１０３と低速信号通信用の第２コネクタ１０９で切り離し可能な構成にすることにより、様々な種類のＬＳＩテスタに使用することが可能となる。
【０１４６】
なお、本実施の形態では高速インターフェース回路１０４の送受信検査に焦点を当てて説明したが、検査対象ＬＳＩの高速ピン以外の全ピンをＬＳＩテスタ１０２と接続することによって、ＬＳＩ量産時には他の回路の機能検査やリーク電流等のＤＣ検査を実施できる。
【０１４７】
この発明の第５の実施の形態を図９に基づいて説明する。第５の実施の形態として、請求項１２，１３，１４に関する実施の形態を述べる。図９は本発明の第５の実施形態の高速インターフェース回路検査モジュール５００を用いたＬＳＩ検査の構成を示す。なお、実施の形態１と同じ機能を持つ回路については同じ符号を付してある。
【０１４８】
実施の形態１の構成と比較して、高速信号伝送特性を変更できるフィルタ又はジッタ注入器５０１が高速インターフェース回路検査モジュール５００上に新たに備えられている点が異なる。
【０１４９】
フィルタ又はジッタ注入器５０１は、一方をリファレンスＬＳＩ１０８の高速信号入力端子並びに高速信号出力端子の両方又はいずれかと接続し、他方を高速インターフェース専用の第１コネクタ１１０に接続する。ここで、フィルタ又はジッタ注入器５０１の高速信号伝送特性を可変するために、低速信号通信用の第２コネクタの制御信号用ポートを設けて、フィルタ又はジッタ注入器５０１と接続する構成であっても良いし（請求項１３に記載した構成）、高速インターフェース回路検査モジュール５００上に固定スイッチを備えて、フィルタ又はジッタ注入器５０１を制御する構成であっても良い（請求項１４に記載した構成）。
【０１５０】
各デバイスへの電力供給はＬＳＩテスタ１０２から行う（以上、請求項１２に記載した構成）。
【０１５１】
次に、本発明の実施形態の高速インターフェース回路検査モジュール５００を用いたＬＳＩ検査方法について説明する。ＬＳＩ制御フローは図２、図３、図４、図５のいずれかのとおりであるが、フィルタ又はジッタ注入器５０１の設定に対する制御が追加されている点が実施の形態１と多少異なる。
【０１５２】
まず、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の受信検査について説明する。本検査の制御フローは図２と同様である。実施の形態１の検査方法と比較して、フィルタ又はジッタ注入器５０１の設定に対する制御が含まれる点が異なる。
【０１５３】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２からロードボード１０３並びに低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール５００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ受信設定、送信設定を行う（Ｓ３）。また、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力、又は固定スイッチ回路による制御信号の入力、又は外部から制御せずに特性制御用レジスタ回路１１３の初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の送信特性を変化させるように設定する（Ｓ４）。例えば、ドライバ回路の出力電流量を変化させてドライバからの出力信号である電圧の振幅を大きくしたり小さくしたり、又は、ハイレベルとローレベルの中間となるコモンモードレベルを理想の電位よりもずらす設定、或いは、ドライバの送端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出すことが可能となる。なお、高速インターフェース回路１１２の送信設定並びに特性制御用レジスタ回路１１３への送信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い。また、高速信号伝送路上に配置したフィルタ又はジッタ注入器５０１により、高速信号の伝送特性を変化させる。例えば、フィルタの一種である減衰器を用いて送信信号を通過させることにより送信信号の振幅を小さくするような処理を行う。また、ジッタ注入器を用いて送信信号を通過させることにより、高速信号のクロック特性（周波数成分）にジッタ成分を持たせるような処理を行う（請求項１２に記載した構成による手法）。また、ＬＳＩテスタからの制御信号によってフィルタ又はジッタ注入器５０１の特性値を外部から任意に設定しても良い（請求項１３に記載した構成による手法）。更には、高速インターフェース回路検査モジュール３００上に構成した固定スイッチからの制御によって、フィルタ又はジッタ注入器５０１の特性値を任意に設定しても良い（請求項１４に記載した構成による手法）。以上のような方法で高速信号伝送特性を劣化させることにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するための困難な条件を作り出すことが可能となる。
【０１５４】
そして、ＬＳＩテスタ１０２から、データ送信するための低速信号のテストパターンをリファレンスＬＳＩ１０８に入力する（Ｓ５）。データ送信用のテストパターンは、リファレンスＬＳＩ１０８の高速インターフェース回路１１２にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ６）。高速信号は、高速インターフェース専用の第1コネクタ１１０、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第３コネクタ１０６を通過して、検査対象ＬＳＩ１０１の入力端子に入力される。即ち検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１０４では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１０４の低速信号に変換された受信データを読み出す（Ｓ７）。ここで、ＬＳＩテスタ１０２は検査対象ＬＳＩ１０１の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む必要があるが、一例として、ＬＳＩテスタの機能である、出力データと期待値とのマッチ機能やデジタルデータを一定サイクルでメモリに取り込むキャプチャ機能を用いて同期を取れば良い。また、検査対象ＬＳＩ１０１内にＦＩＦＯ回路がある場合は、ＦＩＦＯ回路に入力した受信データを外部からのクロック即ちＬＳＩテスタ１０２のクロックに同期を取るよう受信データの出力タイミングを変換させることによって、ＬＳＩテスタと同期を取れば良い。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の受信検査の良否判定を行う（Ｓ８）。
【０１５５】
次に、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の送信検査について説明する。本検査の制御フローは図３と同様である。実施の形態１の検査方法と比較して、フィルタ又はジッタ注入器５０１の設定に対する制御が含まれる点が異なる。
【０１５６】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２からロードボード１０３並びに低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール５００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ送信設定、受信設定を行う（Ｓ３）。また、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力、又は固定スイッチ回路による制御信号の入力、又は外部から制御せずに初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の受信特性を変化させるように設定する（Ｓ４）。例えば、レシーバ回路の検波電流値や検波基準電圧値を変化させてレシーバが受信可能な電圧の振幅幅を狭くする設定や、又は、レシーバ回路の引き込み電流量を変化させてハイレベルとローレベルの中間となるコモンモード電圧を理想の電位よりもずらす設定、或いは、レシーバの終端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のドライバ回路が高速信号を送信するのに困難な条件を作り出すことが可能となる。なお、高速インターフェース回路１１２の受信設定並びに特性制御用レジスタ回路１１３への受信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い。また、高速信号伝送路上に配置したフィルタ又はジッタ注入器５０１により、高速信号の伝送特性を変化させる。例えば、フィルタの一種である減衰器を用いて受信信号を通過させることにより受信信号の振幅を小さくするような処理を行う。また、ジッタ注入器を用いて受信信号を通過させることにより、高速信号のクロック特性（周波数成分）にジッタ成分を持たせるような処理を行う（請求項１２に記載した構成による手法）。また、ＬＳＩテスタからの制御信号によってフィルタ又はジッタ注入器５０１の特性値を外部から任意に設定しても良い（請求項１３に記載した構成による手法）。更には、高速インターフェース回路検査モジュール３００上に構成した固定スイッチからの制御によって、フィルタ又はジッタ注入器５０１の特性値を設定しても良い（請求項１４に記載した構成による手法）。以上のような方法で高速信号伝送特性を劣化させることにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を送信するための困難な条件を作り出すことが可能となる。
【０１５７】
そして、ＬＳＩテスタ１０２からデータ送信するための低速信号のテストパターンを検査対象ＬＳＩ１０１に入力する（Ｓ５）。データ送信用のテストパターンは、検査対象ＬＳＩ１０１高速インターフェース回路１０４にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ６）。高速信号は、高速インターフェース専用の第３コネクタ１０６、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第１コネクタ１１０を通過して、リファレンスＬＳＩ１０８の入力端子に入力される。即ちリファレンスＬＳＩ１０８の高速インターフェース回路１１２のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１１２では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１１２の低速信号に変換された受信データを読み出す（Ｓ７）。ここで、前述したＬＳＩテスタ１０２の各機能等による受信データの取り込み方法等によって、高速インターフェース回路１１２の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の送信検査の良否判定を行う（Ｓ８）。
【０１５８】
なお、図４、図５に対する実施形態については、本実施形態で新しく述べた高速インターフェース専用ケーブル１１４と高速インターフェース専用の第２のケーブル４０３の使用に関する内容が上記と同じであるため、省略する。
【０１５９】
以上のように本発明の請求項１２に記載した構成のように、フィルタ又はジッタ注入器５０１を備えた高速インターフェース回路検査モジュール５００を用いることにより、高速信号でインターフェースする高速インターフェース回路１０４の送受信検査において、検査対象ＬＳＩ１０１の送受信対象となるリファレンスＬＳＩ１０８の高速インターフェース回路１１２のドライバ、レシーバの送受信特性を外部から任意に変更できるとともに、高速信号伝送路上に配置したフィルタ又はジッタ注入器５０１により、高速信号伝送特性を外部から任意に設定することが出来るので、検査対象ＬＳＩ１０１が高速信号の送信又は受信を行うための困難な条件を作り出すことが可能となる。
【０１６０】
また、請求項１３に記載した構成のように、ＬＳＩテスタ１０２からフィルタ又はジッタ注入器５０１の特性値を変更させることによって、様々な条件で高速送受信検査の特性評価を実施できる。そして、ＬＳＩテスタ１０２からの制御により、複数種類の困難な検査条件で、検査を実施することが可能になる。
【０１６１】
また、請求項１４に記載した構成のように、高速インターフェース回路検査モジュール５００上の固定スイッチを制御してフィルタ又はジッタ注入器５０１の特性値を変更させることによって、様々な条件で高速送受信検査の特性評価を実施できる。そして、最適な高速信号伝送特性を決定したうえで、固定スイッチを切り換えて、検査条件を設定することができる。また、ＬＳＩテスタ１０２からの制御信号が不要となり微小ではあるがテスト時間が短縮できる。
【０１６２】
更にＬＳＩテスタ１０２とは低速信号のみのインターフェースで検査を実現できることにより、高速インターフェースの量産検査を低速にインターフェースする安価なＬＳＩテスタとロードボード１０３上に配置した単純な構成の高速インターフェース回路検査モジュール５００のみで実現できるので、検査コスト上昇を防ぐことができる。
【０１６３】
また、高速インターフェース回路検査モジュール１００をロードボード１０３と低速信号通信用の第２コネクタ１０９で切り離し可能な構成にすることにより、様々な種類のＬＳＩテスタに使用することが可能となる。
【０１６４】
なお、本実施の形態では高速インターフェース回路１０４の送受信検査に焦点を当てて説明したが、検査対象ＬＳＩの高速ピン以外の全ピンをＬＳＩテスタ１０２と接続することによって、ＬＳＩ量産時には他の回路の機能検査やリーク電流等のＤＣ検査を実施できる。
【０１６５】
この発明の第６の実施の形態を図１０に基づいて説明する。第６の実施の形態として、請求項１５，１６に関する実施の形態を述べる。図１０は本発明の第６の実施形態の高速インターフェース回路検査対象モジュール６００を用いたＬＳＩ検査の構成を示す。なお、実施の形態１と同じ機能を持つ回路については同じ符号を付してある。
【０１６６】
実施の形態１の構成と比較して、検査対象ＬＳＩ６０１と、ＬＳＩソケット６０５と、クロック生成器６０７と、高速インターフェース専用の第３コネクタ６０６と、低速信号通信用の第４コネクタ６０９と、それらを配置するための高速インターフェース回路検査対象モジュール６００とをロードボード１０３上に新たに備えられている点が異なる。
【０１６７】
高速インターフェース回路検査対象モジュール６００は、ロードボード１０３上に配置し、検査対象ＬＳＩ６０１並びにＬＳＩソケット６０５と、ロードボード１０３と接続しＬＳＩテスタ１０２と低速信号の授受を行う低速信号通信用の第４コネクタ６０１と、高速信号を外部に伝送するための高速インターフェース専用の第３コネクタ６０６と、検査対象ＬＳＩ６０１に供給するクロックを生成するクロック生成器６０７とを備えている。
【０１６８】
ここで、検査対象ＬＳＩ６０１は、ＬＳＩ外部と高速にインターフェースする高速信号のドライブ回路、レシーブ回路、並びに高速信号と低速信号との信号速度の変換を行うシリアライザ、デシリアライザ、等の回路を有する高速インターフェース回路６０２を備えている。検査対象ＬＳＩ６０１は、高速インターフェース回路検査対象モジュール６００上に配置したＬＳＩソケット６０５を介して、高速インターフェース回路検査対象モジュール６００と接続している。低速信号通信用の第４コネクタ６０１は、ロードボード１０３と高速インターフェース回路検査対象モジュール６００とを接続し、ＬＳＩテスタ１０２と高速インターフェース回路６０２の低速信号によるアクセスに必要となる信号ポート及び電源ポートを備えている。また、高速インターフェース専用の第３コネクタ６０６は、検査対象ＬＳＩ６０１の高速信号入出力端子とパターン配線により接続する。そして、高速インターフェース回路検査モジュール１００上に配置する高速インターフェース専用の第１コネクタ１１０と、高速インターフェース専用の第３コネクタ６０３とを、高速インターフェース専用ケーブル６０６により接続する。これにより、検査対象ＬＳＩ６０１の高速信号入出力端子とリファレンスＬＳＩ１０８の高速信号入出力端子とが接続することになる。また、また、クロック生成器６０２は、検査対象ＬＳＩ６０１のクロック入力端子と接続してクロック信号を供給する。なお、クロック生成器６０２を備える替わりに、低速信号通信用の第４コネクタ６０４にクロック供給ポートを設け、ＬＳＩテスタ１０２からクロック信号を供給しても良い。なお、高速信号入出力端子と高速インターフェース専用の第３コネクタ６０６との接続の間に接続方向を切り換えるリレーを設け、高速信号入出力端子と低速信号通信用の第４コネクタ６０１を接続する構成であっても良い（請求項１６に記載した構成）。
【０１６９】
各デバイスへの電力供給はＬＳＩテスタ１０２から行う（以上、請求項１５に記載した構成）。
【０１７０】
本発明の実施形態の高速インターフェース回路検査対象モジュール６００を用いたＬＳＩ検査方法については、実施の形態１と同等であり、ＬＳＩ制御フローは図２、図３、図４、図５のいずれかのとおりである。
【０１７１】
以上のように、本発明の請求項１５に記載した構成にすることによって、高速インターフェース回路検査対象モジュール６００をロードボード１０３と低速信号通信用の第４コネクタ６０９で切り離し可能な構成にすることが出来る。一般的に、高速信号伝送路を含むボードは歩留りが悪く、ボードをデバッグする工数が発生する。実施の形態１〜５の構成だとＬＳＩテスタを用いてのボードデバッグになるが、本構成であると、必ずしもＬＳＩテスタを用いること無く、簡易な冶具や計測器を用いてボードにデバッグが出来る。その為、高価なＬＳＩテスタを用いることなく、ボードデバッグが出来るため、高速信号送受信検査を効率的にデバッグ、解析を行うことが出来る。また、高速信号伝送路を含むボードの歩留りが悪いことに対して、高速インターフェース回路検査対象モジュール６００と高速インターフェース回路検査モジュール１００上で高速信号伝送路を構成することが出来るので、ロードボード１０３上に高速信号伝送路を構成したときと比較して、ボードの歩留りが悪い場合のボード費用を軽減することが出来る。
【０１７２】
また、請求項１６に記載した構成のように、検査対象ＬＳＩ６０１の高速信号入出力端子の接続先を低速信号通信用の第４コネクタ６０９に切替えることが出来るため、ＬＳＩテスタ１０２により高速信号入出力端子に対するＤＣ検査や低速信号による検査が可能となる。一般的に検査工程数が増えると検査コストが増加するが、本構成を用いることにより、検査対象ＬＳＩ６０６に対して高速信号送受信検査とその他のＤＣ検査や低速信号の検査の両方を１つの工程で実施できるので、検査コストを抑制することが出来る。
【０１７３】
なお、本実施の形態では高速インターフェース回路１０４の送受信検査に焦点を当てて説明したが、検査対象ＬＳＩの高速ピン以外の全ピンをＬＳＩテスタ１０２と接続することによって、ＬＳＩ量産時には他の回路の機能検査やリーク電流等のＤＣ検査を実施できる。
【０１７４】
本実施の形態はＩＥＥＥ１３９４やＵＳＢ、Ｓｅｒｉａｌ−ＡＴＡ等の高速インターフェース回路の検査に適用できる。例えばＳｅｒｉａｌ−ＡＴＡ１.0ａ搭載ＬＳＩの検査では、高速インターフェース部分の信号速度１.５Ｇｂｐｓに対して、高速インターフェース回路で低速信号に速度変換した送受信データをＬＳＩのメモリ等に一時保管すること等により、ＬＳＩテスタの動作周波数を数Ｍｂｐｓ或は数ｋｂｐｓ以下にして検査を実現できる。したがって、１.５Ｇｂｐｓでインターフェースできる高価なＬＳＩテスタを使用することなく、安価なＬＳＩテスタで量産検査が実現できる。
【０１７５】
この発明の第７の実施の形態を図１１〜図１３に基づいて説明する。第７の実施の形態として、請求項１１、及び２５，２６に関する実施の形態を述べる。図１１は本発明の第７の実施形態の高速インターフェース回路検査モジュール７００を用いたＬＳＩ検査の構成を示す。なお、実施の形態１と同じ機能を持つ回路については同じ符号を付してある。
【０１７６】
実施の形態１の構成と比較して、リファレンスＬＳＩの高速信号入出力端子と高速インターフェース専用の第１コネクタ１１０との間に第１のリレー７０１、第２のリレー７０２が高速インターフェース回路検査モジュール７００上に新たに備えられている点が異なる。
【０１７７】
第１のリレー７０１は、一方をリファレンスＬＳＩ１０８の高速信号の入力端子に接続するとともに、他方を高速インターフェース専用の第１コネクタ１１０と低速信号通信用の第２コネクタ１０９の両方に接続する。また、第２のリレー７０２は、一方をリファレンスＬＳＩ１０８の高速信号の出力端子に接続するとともに、他方を高速インターフェース専用の第１コネクタ１１０と低速信号通信用の第２コネクタ１０９の両方に接続する。低速信号通信用の第２コネクタ１０９には、第１のリレー７０１及び第２のリレー７０２からの信号を入出力するための信号用ポートと、第１のリレー７０１及び第２のリレー７０２の信号方向を切り換えるための制御信号用のポートをそれぞれ備える。
【０１７８】
各デバイスへの電力供給はＬＳＩテスタ１０２から行う（以上、請求項１１に記載した構成）。
【０１７９】
次に、本発明の実施形態の高速インターフェース回路検査モジュール７００を用いたＬＳＩ検査方法について説明する。ＬＳＩ制御フローは図１２、図１３のいずれかのとおりである。
【０１８０】
まず、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の受信検査について説明する。図１２は本発明の第７の実施形態における検査の制御フローを示す。実施の形態１の検査方法と比較して、リファレンスＬＳＩ１０８の送信特性を検査と、検査を中止するか続行するかの判定と、第１のリレー７０１、第２のリレー７０２の設定に対する制御が含まれる点が異なる。
【０１８１】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２からロードボード１０３並びに低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール７００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ受信設定、送信設定を行う（Ｓ３）。次にＬＳＩテスタ１０２からの制御信号により、第１のリレー７０１と第２のリレー７０２を制御し、リファレンスＬＳＩ１０８の高速信号入出力端子の信号が低速信号通信用の第２コネクタ１０９と授受が出来るように接続方向を切り換える。そして、ＬＳＩテスタ１０２と高速信号入出力端子を接続して、ＤＣ電圧量並びに電流量や、低速信号による信号の入出力を行ってドライバ回路の基本特性を検査する（Ｓ４）。例えば、ドライバの出力電流量やバイアス電圧、送端抵抗等を測定する。この時、測定した送信特性が高速送受信検査を実施するのに必要な特性を満たしているか否かの判定を行う（Ｓ５）。送信特性の測定結果が異常であると判定した場合、リファレンスＬＳＩ１０８が故障或以は異常であると判断して、以降の高速送受信検査を中止し、アラームを表示する（Ｓ６）。送信特性の測定結果が正常であると判定した場合、以降の処理を実施する（請求項２６に記載した手法）。
【０１８２】
次に、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力、又は固定スイッチ回路による制御信号の入力、又は外部から制御せずに特性制御用レジスタ回路１１３の初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の送信特性を変化させるように設定する（Ｓ７）。例えば、ドライバ回路の出力電流量を変化させてドライバからの出力信号である電圧の振幅を大きくしたり小さくしたり、又は、ハイレベルとローレベルの中間となるコモンモードレベルを理想の電位よりもずらす設定、或いは、ドライバの送端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。この時、リアルタイムに測定した、リファレンスＬＳＩ１０８の高速信号入出力端子の送信特性の測定結果を基準値として、その基準値からの変化量を設定する。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号を受信するのに困難な条件を作り出すことが可能となる。また、リアルタイムに測定した送信特性を元に変化量を決定しているので、検査条件となる送信特性を精度よく設定することが可能となる。なお、高速インターフェース回路１１２の送信設定並びに特性制御用レジスタ回路１１３への送信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い。
【０１８３】
そして、ＬＳＩテスタ１０２から、データ送信するための低速信号のテストパターンをリファレンスＬＳＩ１０８に入力する（Ｓ８）。データ送信用のテストパターンは、リファレンスＬＳＩ１０８の高速インターフェース回路１１２にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ９）。高速信号は、高速インターフェース専用の第1コネクタ１１０、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第３コネクタ１０６を通過して、検査対象ＬＳＩ１０１の入力端子に入力される。即ち検査対象ＬＳＩ１０１の高速インターフェース回路１０４のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１０４では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１０４の低速信号に変換された受信データを読み出す（Ｓ１０）。ここで、ＬＳＩテスタ１０２は検査対象ＬＳＩ１０１の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む必要があるが、一例として、ＬＳＩテスタの機能である、出力データと期待値とのマッチ機能やデジタルデータを一定サイクルでメモリに取り込むキャプチャ機能を用いて同期を取れば良い。また、検査対象ＬＳＩ１０１内にＦＩＦＯ回路がある場合は、ＦＩＦＯ回路に入力した受信データを外部からのクロック即ちＬＳＩテスタ１０２のクロックに同期を取るよう受信データの出力タイミングを変換させることによって、ＬＳＩテスタと同期を取れば良い。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の受信検査の良否判定を行う（Ｓ１１）。
【０１８４】
次に、検査対象ＬＳＩ１０１の高速インターフェース回路１０４の送信検査について説明する。図７は本発明の第７の実施形態における別の検査の制御フローを示す。実施の形態１の検査方法と比較して、リファレンスＬＳＩ１０８の受信特性を検査と、検査を中止するか続行するかの判定と、第１のリレー７０１、第２のリレー７０２の設定に対する制御が含まれる点が異なる。
【０１８５】
ＬＳＩテスタ１０２から検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８の電源端子、入力端子に所定の検査電圧を供給し（Ｓ１）、リセット信号を供給する。また、クロック生成器１０７並びにクロック生成器１１１により検査対象ＬＳＩ１０１及びリファレンスＬＳＩ１０８にクロック信号を供給する（Ｓ２）。なお、ＬＳＩテスタ１０２からロードボード１０３並びに低速信号通信用の第２コネクタ１０９を経由してクロック信号を供給しても良い。そしてＬＳＩテスタ１０２から、検査対象ＬＳＩ１０１の高速インターフェース回路１０４と、高速インターフェース回路検査モジュール７００上にあるリファレンスＬＳＩ１０８の高速インターフェース回路１１２に対して低速信号によりアクセスし、それぞれ送信設定、受信設定を行う（Ｓ３）。次にＬＳＩテスタ１０２からの制御信号により、第１のリレー７０１と第２のリレー７０２を制御し、リファレンスＬＳＩ１０８の高速信号入出力端子の信号が低速信号通信用の第２コネクタ１０９と授受が出来るように接続方向を切り換える。そして、ＬＳＩテスタ１０２と高速信号入出力端子を接続して、ＤＣ電圧量並びに電流量や、低速信号による信号の入出力を行ってレシーバ回路の基本特性を検査する（Ｓ４）。例えば、レシーバ回路の引き込み電流量やバイアス電圧、終端抵抗等を測定する。この時、測定した受信特性が高速送受信検査を実施するのに必要な特性を満たしているか否かの判定を行う（Ｓ５）。受信特性の測定結果が異常であると判定した場合、リファレンスＬＳＩ１０８が故障或以は異常であると判断して、以降の高速送受信検査を中止し、アラームを表示する（Ｓ６）。受信特性の測定結果が正常であると判定した場合、以降の処理を実施する（請求項２６に記載した手法）。
【０１８６】
次に、特性制御用レジスタ回路１１３に対しては、ＬＳＩテスタ１０２からの制御信号の入力、又は固定スイッチ回路による制御信号の入力、又は外部から制御せずに初期条件の送受信特性の設定値を用いて、特性制御用レジスタ回路１１３に所望のレジスタ設定を行うことにより、高速インターフェース回路１１２のドライバ回路の受信特性を変化させるように設定する（Ｓ７）。例えば、レシーバ回路の検波電流値や検波基準電圧値を変化させてレシーバが受信可能な電圧の振幅幅を狭くする設定や、又は、レシーバ回路の引き込み電流量を変化させてハイレベルとローレベルの中間となるコモンモード電圧を理想の電位よりもずらす設定、或いは、レシーバの終端抵抗を可変してインピーダンスの不整合により信号の反射が発生し易い設定、等を行う。この時、リアルタイムに測定した、リファレンスＬＳＩ１０８の高速信号入出力端子の受信特性の測定結果を基準値として、その基準値からの変化量を設定する。これにより、検査対象ＬＳＩ１０１の高速インターフェース回路１０４のドライバ回路が高速信号を送信するのに困難な条件を作り出すことが可能となる。また、リアルタイムに測定した受信特性を元に変化量を決定しているので、検査条件となる受信特性を精度よく設定することが可能となる。なお、高速インターフェース回路１１２の受信設定並びに特性制御用レジスタ回路１１３への受信特性設定は、通信プロトコルインターフェース回路を用いて制御しても良い。
【０１８７】
そして、ＬＳＩテスタ１０２からデータ送信するための低速信号のテストパターンを検査対象ＬＳＩ１０１に入力する（Ｓ８）。データ送信用のテストパターンは、検査対象ＬＳＩ１０１高速インターフェース回路１０４にてシリアライズ等で高速信号に変換され、ドライバ回路から高速信号を送信する（Ｓ９）。高速信号は、高速インターフェース専用の第３コネクタ１０６、高速インターフェース専用ケーブル１１４、高速インターフェース専用の第１コネクタ１１０を通過して、リファレンスＬＳＩ１０８の入力端子に入力される。即ちリファレンスＬＳＩ１０８の高速インターフェース回路１１２のレシーバ回路が高速信号のデータを受信したことになる。高速インターフェース回路１１２では受信した高速信号をデシリアライズなどで低速信号に変換する。ＬＳＩテスタ１０２は、高速インターフェース回路１１２の低速信号に変換された受信データを読み出す（Ｓ１０）。ここで、前述したＬＳＩテスタ１０２の各機能等による受信データの取り込み方法等によって、高速インターフェース回路１１２の受信データの出力タイミングに同期させてデータをＬＳＩテスタ１０２のメモリに取り込む。最後にＬＳＩテスタ１０２にて受信データと期待値との比較を行い、検査対象ＬＳＩ１０１の送信検査の良否判定を行う（Ｓ１１）（以上、請求項２５に記載した手法）。
【０１８８】
以上のように、本発明の請求項１１に記載の構成と請求項２５に記載した手法のように、高速送受信検査を実施する前に、リファレンスＬＳＩ１０８の高速信号入出力端子をＬＳＩテスタ１０２で検査することによって、リファレンスＬＳＩ１０８の高速信号入出力端子のドライバ回路、レシーバ回路の測定結果を基準値として、その基準値に対して変化量を設定し、高速信号送受信検査をするための所望の送信特性、受信特性の特性の変更を設定することが出来る。その為、リファレンスＬＳＩ１０８を別のチップに交換する場合や、複数台数のＬＳＩテスタ１０２で検査を実施する場合に、複数のリファレンスＬＳＩ１０８を用いることになった場合に、どのリファレンスＬＳＩ１０８を選定しても、高速信号送受信検査時に、送信特性、受信特性を同等の特性値に設定でき、リファレンスＬＳＩ１０８が変わる度にＬＳＩテスタ１０２からの制御即ちテストプログラムの設定を変更する必要が無くなる。また、リファレンスＬＳＩ１０８を長期間の使用することによりドライバ、レシーバ回路に僅かな特性の変化があったとしても、リアルタイムに測定した特性結果を基準として、特性値の変化量を設定できるので、検査対象ＬＳＩ１０１が高速信号の送信又は受信を行うための困難な条件を精度良く設定でき、品質を確保できる。
【０１８９】
また、本発明の請求項１１に記載の構成と請求項２６に記載した手法のように、高速送受信検査を実施する前に、リファレンスＬＳＩ１０８の高速信号入出力端子をＬＳＩテスタ１０２で検査し、その結果を元にリファレンスＬＳＩ１０８の高速インターフェース回路１１２が故障しているか否かの良否判定ができるので、高速信号送受信検査の実施を中止し、又、リファレンスＬＳＩ１０８を別のチップと交換する判断が出来るので、検査品質や保守性を確保できる。
【０１９０】
更にＬＳＩテスタ１０２とは低速信号のみのインターフェースで検査を実現できることにより、高速インターフェースの量産検査を低速にインターフェースする安価なＬＳＩテスタとロードボード１０３上に配置した単純な構成の高速インターフェース回路検査モジュール５００のみで実現できるので、検査コスト上昇を防ぐことができる。
【０１９１】
また、高速インターフェース回路検査モジュール１００をロードボード１０３と低速信号通信用の第２コネクタ１０９で切り離し可能な構成にすることにより、様々な種類のＬＳＩテスタに使用することが可能となる。
【０１９２】
なお、本実施の形態では高速インターフェース回路１０４の送受信検査に焦点を当てて説明したが、検査対象ＬＳＩの高速ピン以外の全ピンをＬＳＩテスタ１０２と接続することによって、ＬＳＩ量産時には他の回路の機能検査やリーク電流等のＤＣ検査を実施できる。
【０１９３】
なお、以上の実施の形態１〜７では、リファレンスＬＳＩ１０８と接続する高速インターフェース専用の第１コネクタ１１０並びに低速信号通信用の第２コネクタ１０９や、検査対象ＬＳＩ１０１並びに検査対象ＬＳＩ６０１と接続する高速インターフェース専用の第３コネクタ１０６並びに低速信号通信用の第４コネクタ６０９の各コネクタを用いた構成で説明したが、これらのコネクタの替わりに、電気信号入出力用の導電性金属端子を設け、高速インターフェース専用ケーブル１１４やロードボード１０３と金属線で接続する構成であっても良い（請求項１７，１８に記載した構成）。
【０１９４】
さらに、以上の実施の形態１〜７では、ＬＳＩテスタ１０２を用いた例で説明したが、高速インターフェース回路検査モジュール１００〜７００をロードボード１０３と切り離して別のボードと接続し、そして、ＬＳＩテスタ１０２の代わりに、デジタル信号の生成や取り込み及び電源印加が可能なデジタル信号入出力装置を用いることによって、検査対象ＬＳＩ１０１並びに検査対象ＬＳＩ６０１の高速信号送受信検査を実施することが可能である。また、ＤＣ測定器やオシロスコープ、デジタイザ等を用いて、ＬＳＩテスタ１０２を使用せずに検査対象ＬＳＩ１０１並びに検査対象ＬＳＩ６０１の評価が可能になる（請求項２０に記載した構成）。
【産業上の利用可能性】
【０１９５】
本発明にかかる高速インターフェース検査モジュールおよび検査手法は、信号速度を変換する回路を備え送受信特性の変更が可能な高速インターフェース回路を有し、高速インターフェース回路搭載ＬＳＩの低コストかつ高い検査保証レベルの出荷検査として有用である。
【図面の簡単な説明】
【０１９６】
【図１】本発明の第１の実施形態の高速インターフェース回路検査モジュールの構成を示す図である。
【図２】本発明の実施形態の高速インターフェース回路検査モジュールを用いた検査手法を示すフロー図である。
【図３】本発明の実施形態の高速インターフェース回路検査モジュールを用いた別の検査手法を示すフロー図である。
【図４】本発明の実施形態の高速インターフェース回路検査モジュールを用いた別の検査手法を示すフロー図である。
【図５】本発明の実施形態の高速インターフェース回路検査モジュールを用いた別の検査手法を示すフロー図である。
【図６】本発明の第２の実施形態の高速インターフェース回路検査モジュールの構成を示す図である。
【図７】本発明の第３の実施形態の高速インターフェース回路検査モジュールの構成を示す図である。
【図８】本発明の第４の実施形態の高速インターフェース回路検査モジュールの構成を示す図である。
【図９】本発明の第５の実施形態の高速インターフェース回路検査モジュールの構成を示す図である。
【図１０】本発明の第６の実施形態の高速インターフェース回路検査モジュールの構成を示す図である。
【図１１】本発明の第７の実施形態の高速インターフェース回路検査モジュールの構成を示す図である。
【図１２】本発明の第７の実施形態の高速インターフェース回路検査モジュールを用いた別の検査手法を示すフロー図である。
【図１３】本発明の第７の実施形態の高速インターフェース回路検査モジュールを用いた別の検査手法を示すフロー図である。
【符号の説明】
【０１９７】
１００  高速インターフェース回路検査モジュール
１０１  検査対象ＬＳＩ
１０２  ＬＳＩテスタ
１０３  ロードボード
１０４  高速インターフェース回路
１０５  ＬＳＩソケット
１０６  高速インターフェース回路専用の第３コネクタ
１０７  クロック生成器
１０８  リファレンスＬＳＩ
１０９  低速信号通信用の第２コネクタ
１１０  高速インターフェース回路専用の第１コネクタ
１１１  クロック生成器
１１２  高速インターフェース回路
１１３  特性制御用レジスタ
１１４  高速インターフェース専用ケーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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