(57)【要約】【課題】  シリアルバスの断線または短絡などによる通信障害に対する耐性を強化した半導体集積回路装置を提供する。【解決手段】  ＣＰＵ１０のシリアル通信回路１３は、シリアル形式のアドレスおよびデータの通信を行ない、機能ブロック１１のシリアル通信回路１４は、シリアル形式のアドレスおよびデータの通信を行なう。ブリッジ配線５４，５５は、第１のシリアルバス５０，５１と第２のシリアルバス５２，５３とを繋げる。ＣＰＵ１０のシリアル通信回路１３は、第１のシリアルバス５０，５１に接続され、機能ブロック１１のシリアル通信回路１４は、第１のシリアルバス５０，５１と第２のシリアルバス５２，５３とに接続されている。【選択図】        図１
2005057204.tif 000002
【特許請求の範囲】
【請求項１】
中央処理装置と機能ブロックとを有する半導体集積回路装置であって、
シリアル形式のアドレスおよび／またはデータを伝送する第１および第２のシリアルバスと、
前記第１および第２のシリアルバスとを繋げるブリッジ配線とを備え、
中央処理装置は、
前記第１のシリアルバスに接続し、前記第１のシリアルバスを通じて、シリアル形式のアドレスおよび／またはデータの通信を行なうシリアル通信回路を含み、
機能ブロックは、
前記第１のシリアルバスまたは前記第２のシリアルバスに接続し、前記接続している第１または第２のシリアルバスを通じて、シリアル形式のアドレスおよび／またはデータの通信を行なうシリアル通信回路を含む、半導体集積回路装置。
【請求項２】
前記機能ブロックのシリアル通信回路は、前記第１のシリアルバスおよび前記第２のシリアルバスに接続され、前記第１のシリアルバスおよび前記第２のシリアルバスを通じて、シリアル形式のアドレスおよび／またはデータの通信を行なう、請求項１記載の半導体集積回路装置。
【請求項３】
機能ブロックの外周の一部に沿って、前記第１のシリアルバスが配置され、
前記機能ブロックの外周の他の一部に沿って、前記第２のシリアルバスが配置され、
前記機能ブロックの外周の残りのすべての部分に沿って、前記複数個のブリッジ配線が配置されている、請求項２記載の半導体集積回路装置。
【請求項４】
前記半導体集積回路装置は、多層配線層を有し、
前記第１のシリアルバスと前記第２のシリアルバスは、互いに異なる層に配置され、
前記ブリッジ配線は、コンタクトホールで構成されている、請求項２記載の半導体集積回路装置。
【請求項５】
前記第１のシリアルバスおよび前記第２のシリアルバスは、水平視において重なる部分と、重ならない部分とを有し、
前記重なる部分に、前記コンタクトホールが配置されている、請求項４記載の半導体集積回路装置。
【請求項６】
中央処理装置と機能ブロックとを有する半導体集積回路装置であって、
シリアル形式のアドレスおよび／またはデータを伝送する主シリアルバスと複数個の副シリアルバスとを備え、
各シリアルバスは、交差する点で電気的に接続され、
機能ブロックの外周の一部に沿って、主シリアルバスが配置され、
前記機能ブロックの外周の残りのすべての部分に沿って、複数個の副シリアルバスが配置され、
中央処理装置は、
前記主シリアルバスに接続し、前記主シリアルバスを通じて、シリアル形式のアドレスおよび／またはデータの通信を行なうシリアル通信回路を含み、
機能ブロックは、
当該機能ブロックの外周に沿って配置されている主シリアルバスおよび副シリアルバスと接続し、前記接続している主シリアルバスおよび前記副シリアルバスを通じて、シリアル形式のアドレスおよび／またはデータの通信を行なうシリアル通信回路を含む、半導体集積回路装置。
【請求項７】
前記各シリアルバスが交差する点に、セレクタを備え、
前記セレクタは、それに接続されたシリアルバスから受取ったアドレスおよび／またはデータを、それに接続されている他のシリアルバスのうちの出力禁止に設定されたシリアルバス以外のシリアルバスに出力する、請求項６記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、半導体集積回路装置内でのデータおよびアドレスを伝送するためのバスの構成に関する。
【背景技術】
【０００２】
従来、半導体集積回路装置では、ＣＰＵ（Central Processing Unit）と周辺装置間とは、一定ビット幅を持つバス構成された配線によって、アドレスデータならびに入出力データが伝送されていた。
【０００３】
ところで、特許文献１では、ＣＰＵと周辺装置間のバス接続のうち、スピードの要求されない周辺装置との接続についてシリアル接続とし、配線本数を減らすことによりチップサイズを減少させるようにした半導体集積回路装置が開示されている。
【特許文献１】特開平２−８７２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、このようにバスの構成をパラレルバスからシリアルバスに変えたとしても、パラレルバスのときと同様に、断線または異物などによって短絡が生じたりする問題がある。特に、シリアルバスでは、１本の線によって多ビットのデータが伝送されるため、その線に断線や短絡が生じたときには、多ビットのデータすべてが無効になるので、短絡や断線は、致命的である。
【０００５】
それゆえ、本発明の目的は、シリアルバスの断線または短絡などによる通信障害に対する耐性を強化した半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、この発明に係わる半導体集積回路装置は、中央処理装置と機能ブロックとを有する半導体集積回路装置であって、シリアル形式のアドレスおよび／またはデータを伝送する第１および第２のシリアルバスと、第１および第２のシリアルバスとを繋げるブリッジ配線とを備え、中央処理装置は、第１のシリアルバスに接続し、第１のシリアルバスを通じて、シリアル形式のアドレスおよび／またはデータの通信を行なうシリアル通信回路を含み、機能ブロックは、第１のシリアルバスまたは第２のシリアルバスに接続し、接続している第１または第２のシリアルバスを通じて、シリアル形式のアドレスおよび／またはデータの通信を行なうシリアル通信回路を含む。
【発明の効果】
【０００７】
この発明に係わる半導体集積回路装置によれば、シリアルバスの断線などによる通信障害に対する耐性を強化することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について、図面を用いて説明する。
【０００９】
［第１の実施形態］
本実施の形態は、機能ブロックが２個のシリアルバス（ここでは、シリアルアドレスバスまたはシリアルデータバスのことをいう）に接続された半導体集積回路装置に関する。
【００１０】
（構成）
図１は、第１の実施形態に係る半導体集積回路装置の構成を示す。同図を参照して、この半導体集積回路装置１００は、ＣＰＵ１０と、機能ブロック１１と、機能ブロック１２と、シリアルデータバス５０，５２と、シリアルアドレスバス５１，５３と、ブリッジデータ配線５４，５６と、ブリッジアドレス配線５５，５７とを含む。
【００１１】
機能ブロック１１および機能ブロック１２は、それぞれ特定の機能を実行する構成要素であり、たとえば、ＲＡＭ、ＲＯＭ、ＤＭＡコントローラ、タイマ回路、またはクロックコントローラなどである。
【００１２】
ＣＰＵ１０，機能ブロック１１，機能ブロック１２は、それぞれシリアル通信回路１３，１４，１５を内蔵する。
【００１３】
ＣＰＵ１０のシリアル通信回路１３は、シリアルデータバス５０およびシリアルアドレスバス５１とに接続される。このシリアルデータバス５０は、ＣＰＵ１０と接続されるので、主シリアルデータバスという。また、このシリアルアドレスバス５１は、ＣＰＵ１０と接続されるので、主シリアルアドレスバスという。
【００１４】
機能ブロック１１のシリアル通信回路１４，機能ブロック１２のシリアル通信回路１５は、それぞれ、２個のシリアルデータバス５０，５２と、２個のシリアルアドレスバス５１，５３とに接続される。このシリアルデータバス５２は、ＣＰＵ１０と接続されないので、副シリアルデータバスという。また、このシリアルアドレスバス５３は、ＣＰＵ１０と接続されないので、副シリアルアドレスバスという。
【００１５】
シリアル通信回路１３，１４，１５は、それぞれ、アドレス用の入出力ドライバを備え、それに接続しているシリアルアドレスバスを通じてシリアル形式のアドレスの送受信を行なう。
【００１６】
また、シリアル通信回路１３，１４，１５は、それぞれ、データ用の入出力ドライバを備え、それに接続しているシリアルデータバスを通じてシリアル形式のデータの送受信を行なう。
【００１７】
ブリッジデータ配線５４は、点Ｐ２でシリアルデータバス５０と電気的に接続し、点Ｐ１でシリアルデータバス５２と電気的に接続することによって、シリアルデータバス５０とシリアルデータバス５２とを繋げる。
【００１８】
ブリッジデータ配線５６は、点Ｐ６でシリアルデータバス５０と電気的に接続し、点Ｐ５でシリアルデータバス５２と電気的に接続することによって、シリアルデータバス５０とシリアルデータバス５２とを繋げる。
【００１９】
ブリッジアドレス配線５５は、点Ｐ４でシリアルアドレスバス５１と電気的に接続し、点Ｐ３でシリアルアドレスバス５３と電気的に接続することによって、シリアルアドレスバス５１とシリアルアドレスバス５３とを繋げる。
【００２０】
ブリッジアドレス配線５７は、点Ｐ８でシリアルアドレスバス５１と電気的に接続し、点Ｐ７でシリアルアドレスバス５３と電気的に接続することによって、シリアルアドレスバス５１とシリアルアドレスバス５３とを繋げる。
【００２１】
シリアルアドレスバス５１，５３およびブリッジアドレス配線５５，５７は、シリアル形式のアドレスを伝送する。
【００２２】
図２（ａ）は、シリアルアドレスバスを流れるシリアル形式のアドレスを示す。同図に示すように、８ビットのアドレス（Ａ０〜Ａ７）が１ビットずつシリアル形式で伝送される。
【００２３】
シリアルデータバス５０，５２およびブリッジデータ配線５４，５６は、シリアル形式のデータを伝送する。
【００２４】
図２（ｂ）は、シリアルデータバスを流れるシリアル形式のデータを示す。同図に示すように、８ビットのデータ（Ｄ０〜Ｄ７）が１ビットずつシリアル形式で伝送される。
【００２５】
次に、正常時と断線が生じたときにおける、ＣＰＵ１０から機能ブロック１１，１２へアドレスおよびデータが伝送される動作について説明する。
【００２６】
（正常時の動作）
ＣＰＵ１０のシリアル通信回路１３から機能ブロック１２を指定するアドレスがシリアルアドレスバス５１に出力される。このアドレスは、ブリッジアドレス配線５５，５７を介してシリアルアドレスバス５３に送られる。
【００２７】
ＣＰＵ１０のシリアル通信回路１３からデータがシリアルデータバス５０に出力される。このデータは、ブリッジデータ配線５４，５６を介してシリアルデータバス５２に送られる。
【００２８】
機能ブロック１１のシリアル通信回路１４は、シリアルアドレスバス５１，５３から機能ブロック１２を指定するアドレスを受取る（つまり，シリアルアドレスバス５１および５３に生じた電位変化を検出する）。シリアル通信回路１４は、シリアルデータバス５０，５２からデータを受取る（つまり、シリアルデータバス５０および５２に生じた電位変化を検出する）が、受取ったアドレスが機能ブロック１２を指定するアドレスなので、受取ったデータを破棄する。
【００２９】
機能ブロック１２のシリアル通信回路１５は、シリアルアドレスバス５１，５３から機能ブロック１２を指定するアドレスを受取る。シリアル通信回路１５は、シリアルデータバス５０，５２からデータを受け取り、受取ったアドレスが機能ブロック１２を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【００３０】
（図１中のＡの部分で断線しているときの動作）
ＣＰＵ１０のシリアル通信回路１３から機能ブロック１２を指定するアドレスがシリアルアドレスバス５１に出力される。このアドレスは、ブリッジアドレス配線５５，５７を介してシリアルアドレスバス５３に送られる。
【００３１】
ＣＰＵ１０のシリアル通信回路１３からデータがシリアルデータバス５０に出力される。このデータは、ブリッジデータ配線５４を介してシリアルデータバス５２に送られる。さらに、シリアルデータバス５２に送られたデータは、ブリッジデータ配線５６を介して、シリアルデータバス５０に送られる。
【００３２】
機能ブロック１１のシリアル通信回路１４は、シリアルアドレスバス５１，５３から機能ブロック１２を指定するアドレスを受取る。シリアル通信回路１４は、シリアルデータバス５２，５０からデータを受取る。ここで、シリアルデータバス５０から受取ったデータ（つまり、シリアルデータバス５０に生じた電位変化）は、シリアルデータバス５０→ブリッジデータ配線５４→シリアルデータバス５２→ブリッジデータ配線５６→シリアルデータバス５０のルートを通ったデータ（つまり、このルートを経由して伝送された電位変化）である。シリアル通信回路１４は、受取ったアドレスが機能ブロック１２を指定するアドレスなので、受取ったデータを破棄する。
【００３３】
機能ブロック１２のシリアル通信回路１５は、シリアルアドレスバス５１，５３から機能ブロック１２を指定するアドレスを受取る。機能ブロック１２のシリアル通信回路１５は、シリアルデータバス５０，５２からデータを受け取り、受取ったアドレスが機能ブロック１２を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【００３４】
以上のように、本実施の形態に係わる半導体集積回路装置は、シリアルバスによりシリアル形式でアドレスまたはデータを伝送することによって、バスの本数をパラレル形式よりも減少させることができるという利点を生かして、２個のシリアルバスを機能ブロックと接続させる。これによって、シリアルバスの断線による通信障害に対する耐性を強化することができる。
【００３５】
［第２の実施形態］
本実施の形態は、機能ブロックが２個のデータおよびアドレスを伝送するシリアルアドレス・データバスに接続された半導体集積回路装置に関する。
【００３６】
（構成）
図３は、第２の実施形態に係る半導体集積回路装置の構成を示す。同図を参照して、この半導体集積回路装置２００は、ＣＰＵ２０と、機能ブロック２１と、機能ブロック２２と、シリアルアドレス・データバス６０，６１と、ブリッジアドレス・データ配線６２，６３とを含む。
【００３７】
ＣＰＵ２０，機能ブロック２１，機能ブロック２２は、それぞれシリアル通信回路２３，２４，２５を内蔵する。
【００３８】
ＣＰＵ２０のシリアル通信回路２３は、シリアルアドレス・データバス６０に接続される。このシリアルアドレス・データバス６０は、ＣＰＵ２０と接続されるので、主シリアルアドレス・データバスという。
【００３９】
機能ブロック２１のシリアル通信回路２４，機能ブロック２２のシリアル通信回路２５は、それぞれ、２個のシリアルアドレス・データバス６０，６１に接続される。このシリアルアドレス・データバス６１は、ＣＰＵ２０と接続されないので、副シリアルアドレス・データバスという。
【００４０】
シリアル通信回路２３，２４，２５は、それぞれ、入出力ドライバを備え、それに接続しているシリアルアドレス・データバスを通じてシリアル形式のアドレスおよびデータの送受信を行なう。
【００４１】
ブリッジアドレス・データ配線６２は、点Ｐ２でシリアルアドレス・データバス６０と電気的に接続し、点Ｐ１でシリアルアドレス・データバス６１と電気的に接続することによって、シリアルアドレス・データバス６０とシリアルアドレス・データバス６１とを繋げる。
【００４２】
ブリッジアドレス・データ配線６３は、点Ｐ４でシリアルアドレス・データバス６０と電気的に接続し、点Ｐ３でシリアルアドレス・データバス６１と電気的に接続することによって、シリアルアドレス・データバス６０とシリアルアドレス・データバス６１とを繋げる。
【００４３】
シリアルアドレス・データバス６０，６１およびブリッジアドレス・データ配線６２，６３は、シリアル形式のアドレスおよびデータを伝送する。
【００４４】
図４は、シリアルアドレス・データバスを流れるシリアル形式のアドレスおよびデータを示す。同図に示すように、８ビットのアドレス（Ａ０〜Ａ７）および８ビットのデータ（Ｄ０〜Ｄ７）が１パケットを構成し、１ビットずつシリアル形式で伝送される。
【００４５】
次に、正常時と断線が生じたときにおける、ＣＰＵ２０から機能ブロック２１，２２へアドレスおよびデータが伝送される動作について説明する。
【００４６】
（正常時の動作）
ＣＰＵ２０のシリアル通信回路２３から機能ブロック２２を指定するアドレスおよびデータがシリアルアドレス・データバス６０に出力される。このアドレスおよびデータは、ブリッジアドレス・データ配線６２，６３を介してシリアルアドレス・データバス６１に送られる。
【００４７】
機能ブロック２１のシリアル通信回路２４は、シリアルアドレス・データバス６０，６１から機能ブロック２２を指定するアドレスおよびデータを受取る。シリアル通信回路２４は、受取ったアドレスが機能ブロック２２を指定するアドレスなので、受取ったデータを破棄する。
【００４８】
機能ブロック２２のシリアル通信回路２５は、シリアルアドレス・データバス６０，６１から機能ブロック２２を指定するアドレスおよびデータとを受取る。シリアル通信回路２５は、受取ったアドレスが機能ブロック２２を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【００４９】
（図３中のＡの部分で断線しているときの動作）
ＣＰＵ２０のシリアル通信回路２３から機能ブロック２２を指定するアドレスおよびデータがシリアルアドレス・データバス６０に出力される。このアドレスおよびデータは、ブリッジアドレス・データ配線６２を介してシリアルアドレス・データバス６１に送られる。また、シリアルアドレス・データバス６１に送られたアドレスおよびデータは、ブリッジアドレス・データ配線６３を介してシリアルアドレス・データバス６０に送られる。
【００５０】
機能ブロック２１のシリアル通信回路２４は、シリアルアドレス・データバス６０，６１から機能ブロック２２を指定するアドレスおよびデータとを受取る。シリアル通信回路２４は、受取ったアドレスが機能ブロック２２を指定するアドレスなので、受取ったデータを破棄する。
【００５１】
機能ブロック２２のシリアル通信回路２５は、シリアルアドレス・データバス６１，６０から機能ブロック２２を指定するアドレスおよびデータとを受取る。ここで、シリアルアドレス・データバス６０から受取ったアドレスおよびデータは、シリアルアドレス・データバス６０→ブリッジアドレス・データ配線６２→シリアルアドレス・データバス６１→ブリッジアドレス・データ配線６３→シリアルアドレス・データバス６０のルートを通ったアドレスおよびデータである。シリアル通信回路２５は、受取ったアドレスが機能ブロック２２を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【００５２】
以上のように、本実施の形態に係わる半導体集積回路装置は、シリアルアドレス・データバスによりシリアル形式でアドレスおよびデータを伝送することによって、バスの本数をパラレル形式よりも減少させることができるという利点を生かして、２個のシリアルアドレス・データバスを機能ブロックと接続させる。これによって、シリアルアドレス・データバスの断線による通信障害に対する耐性を強化することができる。
【００５３】
［第３の実施形態］
本実施の形態は、機能ブロックの外周に沿って漏れなく信号線を配置した半導体集積回路装置に関する。
【００５４】
（構成）
図５は、第３の実施形態に係る半導体集積回路装置の構成を示す。同図を参照して、この半導体集積回路装置３００は、ＣＰＵ１０と、機能ブロック３１と、機能ブロック３２と、シリアルデータバス７０，７２と、シリアルアドレスバス７１，７３と、ブリッジデータ配線７４，７５，７６と、ブリッジアドレス配線７７，７８，７９とを含む。
【００５５】
機能ブロック３１の外周の一部に沿って、シリアルデータバス７０およびシリアルアドレスバス７１が配置され、外周の他の一部に沿って、シリアルデータバス７２およびシリアルアドレスバス７３が配置され、外周の残りのすべての部分に沿って、ブリッジデータ配線７４およびブリッジアドレス配線７７と、ブリッジデータ配線７５およびブリッジアドレス配線７８とが配置される。
【００５６】
機能ブロック３２の外周の一部に沿って、シリアルデータバス７０およびシリアルアドレスバス７１が配置され、外周の他の一部に沿って、シリアルデータバス７２およびシリアルアドレスバス７３が配置され、外周の残りのすべての部分に沿って、ブリッジデータ配線７５およびブリッジアドレス配線７８と、ブリッジデータ配線７６およびブリッジアドレス配線７９とが配置される。
【００５７】
このように機能ブロック３１，３２の外周に沿って漏れなく、何らかの信号線が配置される。
【００５８】
ＣＰＵ１０，機能ブロック３１，機能ブロック３２は、それぞれシリアル通信回路１３，３４，３５を内蔵する。
【００５９】
ＣＰＵ１０のシリアル通信回路１３は、シリアルデータバス７０およびシリアルアドレスバス７１と接続される。このシリアルデータバス７０は、ＣＰＵ１０と接続されるので、主シリアルデータバスという。また、このシリアルアドレスバス７１は、ＣＰＵ１０と接続されるので、主シリアルアドレスバスという。
【００６０】
機能ブロック３１のシリアル通信回路３４，機能ブロック３２のシリアル通信回路３５は、それぞれ、２個のシリアルデータバス７０，７２と、２個のシリアルアドレスバス７１，７３とに接続される。このシリアルデータバス７２は、ＣＰＵ１０と接続されないので、副シリアルデータバスという。また、このシリアルアドレスバス７３は、ＣＰＵ１０と接続されないので、副シリアルアドレスバスという。
【００６１】
シリアル通信回路１３，３４，３５は、それぞれ、アドレス用の入出力ドライバを備え、それに接続しているシリアルアドレスバスを通じてシリアル形式のアドレスの送受信を行なう。
【００６２】
また、シリアル通信回路１３，３４，３５は、それぞれ、データ用の入出力ドライバを備え、それに接続しているシリアルデータバスを通じてシリアル形式のデータの送受信を行なう。
【００６３】
ブリッジデータ配線７４は、点Ｐ２でシリアルデータバス７２と電気的に接続し、点Ｐ１でシリアルデータバス７０と電気的に接続することによって、シリアルデータバス７２とシリアルデータバス７０とを繋げる。
【００６４】
ブリッジデータ配線７５は、点Ｐ６でシリアルデータバス７２と電気的に接続し、点Ｐ５でシリアルデータバス７０と電気的に接続することによって、シリアルデータバス７２とシリアルデータバス７０とを繋げる。
【００６５】
ブリッジデータ配線７６は、点Ｐ１０でシリアルデータバス７２と電気的に接続し、点Ｐ９でシリアルデータバス７０と電気的に接続することによって、シリアルデータバス７２とシリアルデータバス７０とを繋げる。
【００６６】
ブリッジアドレス配線７７は、点Ｐ４でシリアルアドレスバス７３と電気的に接続し、点Ｐ３でシリアルアドレスバス７１と電気的に接続することによって、シリアルアドレスバス７３とシリアルアドレスバス７１とを繋げる。
【００６７】
ブリッジアドレス配線７８は、点Ｐ８でシリアルアドレスバス７３と電気的に接続し、点Ｐ７でシリアルアドレスバス７１と電気的に接続することによって、シリアルアドレスバス７３とシリアルアドレスバス７１とを繋げる。
【００６８】
ブリッジアドレス配線７９は、点Ｐ１２でシリアルアドレスバス７３と電気的に接続し、点Ｐ１１でシリアルアドレスバス７１と電気的に接続することによって、シリアルアドレスバス７３とシリアルアドレスバス７１とを繋げる。
【００６９】
次に、正常時と断線が生じたときにおける、ＣＰＵ１０から機能ブロック３１，３２へアドレスおよびデータが伝送される動作について説明する。
【００７０】
（正常時の動作）
ＣＰＵ１０のシリアル通信回路１３から機能ブロック３２を指定するアドレスがシリアルアドレスバス７１に出力される。このアドレスは、ブリッジアドレス配線７７，７８，７９を介してシリアルアドレスバス７３に送られる。
【００７１】
ＣＰＵ１０のシリアル通信回路１３からデータがシリアルデータバス７０に出力される。このデータは、ブリッジデータ配線７４，７５，７６を介してシリアルデータバス７２に送られる。
【００７２】
機能ブロック３１のシリアル通信回路３４は、シリアルアドレスバス７１，７３から機能ブロック３２を指定するアドレスを受取る。シリアル通信回路３４は、シリアルデータバス７０，７２からデータを受取るが、受取ったアドレスが機能ブロック３２を指定するアドレスなので、受取ったデータを破棄する。
【００７３】
機能ブロック３２のシリアル通信回路３５は、シリアルアドレスバス７１，７３から機能ブロック３２を指定するアドレスを受取る。シリアル通信回路３５は、シリアルデータバス７０，７２からデータを受け取り、受取ったアドレスが機能ブロック３２を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【００７４】
（図５中のＡおよびＢの部分で断線しているときの動作）
ＣＰＵ１０のシリアル通信回路１３から機能ブロック３２を指定するアドレスがシリアルアドレスバス７１に出力される。このアドレスは、ブリッジアドレス配線７７，７８を介してシリアルアドレスバス７３に送られる。シリアルアドレスバス７３に送られたアドレスは、ブリッジアドレス配線７９を介して、シリアルアドレスバス７１に送られる。
【００７５】
ＣＰＵ１０のシリアル通信回路１３からデータがシリアルデータバス７０に出力される。このデータは、ブリッジデータ配線７４を介してシリアルデータバス７２に送られる。シリアルデータバス７２に送られたデータは、ブリッジデータ配線７５，７６を介して、シリアルデータバス７０に送られる。
【００７６】
機能ブロック３１のシリアル通信回路３４は、シリアルアドレスバス７１，７３から機能ブロック３２を指定するアドレスを受取る。シリアル通信回路３４は、シリアルデータバス７０，７２からデータを受取るが、受取ったアドレスが機能ブロック３２を指定するアドレスなので、受取ったデータを破棄する。
【００７７】
機能ブロック３２のシリアル通信回路３５は、シリアルアドレスバス７３，７１から機能ブロック３２を指定するアドレスを受取る。ここで、シリアルアドレスバス７１から受取ったアドレスは、シリアルアドレスバス７１→ブリッジアドレス配線７７（または７８）→シリアルアドレスバス７３→ブリッジアドレス配線７９→シリアルアドレスバス７１のルートを通ったアドレスである。また、シリアル通信回路３５は、シリアルデータバス７２，７０からデータを受取る。ここで、シリアルデータバス７０から受取ったデータは、シリアルデータバス７０→ブリッジデータ配線７４→シリアルデータバス７２→ブリッジデータ配線７５（または７６）→シリアルデータバス７０のルートと通ったデータである。シリアル通信回路３５は、受取ったアドレスが機能ブロック３２を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【００７８】
以上のように、本実施の形態に係わる半導体集積回路装置によれば、２個のシリアルバス（ここでは、シリアルデータバスまたはシリアルアドレスバスのことをいう）を備えることによって、シリアルバスの断線による通信障害に対する耐性を強化することができる。また、機能ブロックの外周に沿って漏れなく、機能ブロックに接続される２個のシリアルバスと２個のブリッジ配線（ここで、ブリッジ配線とは、ブリッジデータ配線またはブリッジアドレス配線のことをいう）を配置するので、チップサイズが増大するのを防止することができる。
【００７９】
［第４の実施形態］
本実施の形態は、２個のシリアルアドレス・データバスを異なる層に配置し、かつそれらをコンタクトホールで接続した半導体集積回路装置に関する。
【００８０】
（構成）
図６は、第４の実施形態に係る半導体集積回路装置を第１層および第２層の構成を重ねて表示した図であり、図７は、半導体集積回路装置の第１層の構成を表示した図であり、図８は、半導体集積回路装置の第２層の構成を表示した図である。
【００８１】
これらの図を参照して、この半導体集積回路装置６００は、ＣＰＵ６１０と、機能ブロック６２０と、機能ブロック６３０と、シリアルアドレス・データバス９０，９１とを備える。
【００８２】
ＣＰＵ６１０と、機能ブロック６２０，６３０と、シリアルアドレス・データバス９０とは、第１層に配置される。シリアルアドレス・データバス９１は、第２層に配置される。
【００８３】
ＣＰＵ６１０，機能ブロック６２０，機能ブロック６３０は、それぞれシリアル通信回路６１１，６２１，６３１を内蔵する。
【００８４】
ＣＰＵ６１０のシリアル通信回路６１１は、コンタクトホール９５を介して、第２層のシリアルアドレス・データバス９１に接続される。このシリアルアドレス・データバス９１は、ＣＰＵ６１０と接続されるので、主シリアルアドレス・データバスという。
【００８５】
機能ブロック６２０のシリアル通信回路６２１は、第１層のシリアルアドレス・データバス９０に接続されるとともに、コンタクトホール９６を介して、第２層のシリアルアドレス・データバス９１に接続される。このシリアルアドレス・データバス９０は、ＣＰＵ６１０と接続されないので、副シリアルアドレス・データバスという。
【００８６】
機能ブロック６３０のシリアル通信回路６３１は、第１層のシリアルアドレス・データバス９０に接続されるとともに、コンタクトホール９７を介して、第２層のシリアルアドレス・データバス９１に接続される。
【００８７】
シリアル通信回路６１１，６２１，６３１は、それぞれ、入出力ドライバを備え、それに接続しているシリアルアドレス・データバスを通じてシリアル形式のアドレスおよびデータの送受信を行なう。
【００８８】
第１層のシリアルアドレス・データバス９０と、第２層のシリアルアドレス・データバス９１は、寄生容量を減らすために、水平視において（つまり多層基板の層に垂直な方向から見たときに）、重なる部分と重ならない部分を有する。
【００８９】
すなわち、第１層のシリアルアドレス・データバス９０のセグメント１６０と第２層のシリアルアドレス・データバス９１のセグメント１６１、第１層のシリアルアドレス・データバス９０のセグメント１６２と第２層のシリアルアドレス・データバス９１のセグメント１６３、および第１層のシリアルアドレス・データバス９０のセグメント１６４と第２層のシリアルアドレス・データバス９１のセグメント１６３は、水平視において重なる。
【００９０】
一方、第１層のシリアルアドレス・データバス９０のセグメント１５２，１５３，１５６，１５７は、第２層のシリアルアドレス・データバス９１のいずれのセグメントととも水平視において重ならず、第２層のシリアルアドレス・データバス９１のセグメント１５１，１５４，１５５，１５８は、第１層のシリアルアドレス・データバス９０のいずれのセグメントととも水平視において重ならない。
【００９１】
第１層のシリアルアドレス・データバス９０のセグメント１６０と、第２層のシリアルアドレス・データバス９１のセグメント１６１とは、第１層と第２層とを接続するコンタクトホール９２ａ〜９２ｄによって、電気的に接続される。
【００９２】
第１層のシリアルアドレス・データバス９０のセグメント１６２と、第２層のシリアルアドレス・データバス９１のセグメント１６３とは、第１層と第２層とを接続するコンタクトホール９３ａ〜９３ｄによって、電気的に接続される。
【００９３】
第１層のシリアルアドレス・データバス９０のセグメント１６４と、第２層のシリアルアドレス・データバス９１のセグメント１６５とは、第１層と第２層とを接続するコンタクトホール９４ａ〜９４ｄによって、電気的に接続される。
【００９４】
次に、正常時と断線が生じたときにおける、ＣＰＵ６１０から機能ブロック６２０，６３０へアドレスおよびデータが伝送される動作について説明する。
【００９５】
（正常時の動作）
第１層に配置されるＣＰＵ６１０のシリアル通信回路６１１から機能ブロック６３０を指定するアドレスおよびデータがコンタクトホール９５を介して第２層に配置されるシリアルアドレス・データバス９１のセグメント１５１に出力される。このアドレスおよびデータは、シリアルアドレス・データバス９１のセグメント１６１，１５４，１６３，１５５，１６５，１５８を伝送する。
【００９６】
第１層のシリアルアドレス・データバス９０のセグメント１６０は、コンタクトホール９２ａ〜９２ｄを介して、第２層のシリアルアドレス・データバス９１のセグメント１６１からこのアドレスおよびデータを受取る。セグメント１６１が受取ったアドレスおよびデータは、シリアルアドレス・データバス９０のセグメント１５２，１５３，１６２，１５６，１６４，１５７を伝送する。
【００９７】
第１層のシリアルアドレス・データバス９０のセグメント１６２は、セグメント１５３からに加えて、第２層のシリアルアドレス・データバス９１のセグメント１６３からこのアドレスおよびデータを受取る。同様に、第２層のシリアルアドレス・データバス９１のセグメント１６３は、セグメント１５４からに加えて、第１層のシリアルアドレス・データバス９０のセグメント１６２からこのアドレスおよびデータを受取る。
【００９８】
第１層のシリアルアドレス・データバス９０のセグメント１６４は、セグメント１５６からに加えて、第２層のシリアルアドレス・データバス９１のセグメント１６５からこのアドレスおよびデータを受取る。同様に、第２層のシリアルアドレス・データバス９１のセグメント１６５は、セグメント１５５からに加えて、第１層のシリアルアドレス・データバス９０のセグメント１６４からこのアドレスおよびデータを受取る。
【００９９】
第１層に配置される機能ブロック６２０のシリアル通信回路６２１は、第１層のシリアルアドレス・データバス９０のセグメント１５３から機能ブロック６３０を指定するアドレスおよびデータを受取るとともに、第２層のシリアルアドレス・データバス９１のセグメント１５４からコンタクトホール９６を介して機能ブロック６３０を指定するアドレスおよびデータを受取る。シリアル通信回路６２１は、受取ったアドレスが機能ブロック６３０を指定するアドレスなので、受取ったデータを破棄する。
【０１００】
第１層に配置される機能ブロック６３０のシリアル通信回路６３１は、第１層のシリアルアドレス・データバス９０のセグメント１５６から機能ブロック６３０を指定するアドレスおよびデータを受取るとともに、第２層のシリアルアドレス・データバス９１のセグメント１５５からコンタクトホール９７を介して機能ブロック６３０を指定するアドレスおよびデータを受取る。シリアル通信回路６３１は、受取ったアドレスが機能ブロック６３０を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【０１０１】
（図６中のＡの部分で断線しているときの動作）
第１層に配置されるＣＰＵ６１０のシリアル通信回路６１１から機能ブロック６３０を指定するアドレスおよびデータがコンタクトホール９５を介して第２層に配置されるシリアルアドレス・データバス９１のセグメント１５１に出力される。このアドレスおよびデータは、シリアルアドレス・データバス９１のセグメント１６１とセングメント１５４の図６中のＡの部分の手前まで伝送するが、Ａの部分で断線しているので、セグメント１５４（Ａの部分以降），１６３，１５５，１６５，１５８を伝送しない。
【０１０２】
第１層のシリアルアドレス・データバス９０のセグメント１６０は、コンタクトホール９２ａ〜９２ｄを介して、第２層のシリアルアドレス・データバス９１のセグメント１６１からこのアドレスおよびデータを受取る。セグメント１６０が受取ったアドレスおよびデータは、シリアルアドレス・データバス９０のセグメント１５２，１５３，１６２，１５６，１６４，１５７を伝送する。
【０１０３】
第２層のシリアルアドレス・データバス９１のセグメント１６３は、第１層のシリアルアドレス・データバス９０のセグメント１６２からコンタクトホール９３ａ〜９３ｄを介して、このアドレスおよびデータを受取る。セグメント１６３が受取ったアドレスおよびデータは、第２層のシリアルアドレス・データバス９１のセグメント１５４（Ａの部分の手前まで）、１５５，１６５，１５８を伝送する。
【０１０４】
第１層に配置される機能ブロック６２０のシリアル通信回路６２１は、第１層のシリアルアドレス・データバス９０のセグメント１５３から機能ブロック６３０を指定するアドレスおよびデータを受取るとともに、第２層のシリアルアドレス・データバス９１のセグメント１５４からコンタクトホール９６を介して機能ブロック６３０を指定するアドレスおよびデータを受取る。ここで、セグメント１５３から受取ったアドレスおよびデータは、セグメント１５１→セグメント１６１→セグメント１６０→セグメント１５３のルートを通ったものである。また、セグメント１５４から受取ったアドレスおよびデータは、セグメント１５１→セグメント１６１→セグメント１６０→セグメント１５３→セグメント１６２→セグメント１６３→セグメント１５４のルートを通ったものである。
【０１０５】
シリアル通信回路６２１は、受取ったアドレスが機能ブロック６３０を指定するアドレスなので、受取ったデータを破棄する。
【０１０６】
第１層に配置される機能ブロック６３０のシリアル通信回路６３１は、第１層のシリアルアドレス・データバス９０のセグメント１５６から機能ブロック６３０を指定するアドレスおよびデータを受取るとともに、第２層のシリアルアドレス・データバス９１のセグメント１５５からコンタクトホール９７を介して機能ブロック６３０を指定するアドレスおよびデータを受取る。ここで、セグメント１５６から受取ったアドレスおよびデータは、セグメント１５１→セグメント１６１→セグメント１６０→セグメント１５３→セグメント１６２→セグメント１５６のルートを通ったものである。また、セグメント１５５から受取ったアドレスおよびデータは、セグメント１５１→セグメント１６１→セグメント１６０→セグメント１５３→セグメント１６２→セグメント１６３→セグメント１５５のルートを通ったものである。シリアル通信回路６３１は、受取ったアドレスが機能ブロック６３０を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【０１０７】
以上のように、本実施の形態に係わる半導体集積回路装置によれば、２個のシリアルアドレス・データバスを備えることによって、シリアルアドレス・データバスの断線による通信障害に対する耐性を強化することができる。また、機能ブロックに接続される２個のシリアルアドレス・データバスを異なる層に配置するので、チップ面積が増大するのを防止することができるとともに、２個のシリアルアドレス・データバスに同時に断線が発生しにくくすることができる。
【０１０８】
［第５の実施形態］
本実施の形態は、機能ブロックの外周に沿って漏れなくシリアルバス（ここでは、シリアルアドレスバスまたはシリアルデータバスのことをいう）を配置した半導体集積回路装置に関する。
【０１０９】
（構成）
図９は、第５の実施形態に係る半導体集積回路装置の構成を示す。同図を参照して、この半導体集積回路装置４００は、ＣＰＵ１０と、機能ブロック４２と、機能ブロック４３と、シリアルデータバス８０，８２，８４，８６，８８と、シリアルアドレスバス８１，８３，８５，８７，８９とを備える。
【０１１０】
機能ブロック４２の外周の一部に沿って、シリアルデータバス８０およびシリアルアドレスバス８１が配置され、外周の残りのすべての部分に沿って、シリアルデータバス８２およびシリアルアドレスバス８３と、シリアルデータバス８４およびシリアルアドレスバス８５と、シリアルデータバス８６およびシリアルアドレスバス８７とが配置される。
【０１１１】
機能ブロック４３の外周の一部に沿って、シリアルデータバス８０およびシリアルアドレスバス８１が配置され、外周の残りのすべての部分に沿って、シリアルデータバス８２およびシリアルアドレスバス８３と、シリアルデータバス８６およびシリアルアドレスバス８７と、シリアルデータバス８８およびシリアルアドレスバス８９とが配置される。
【０１１２】
このように機能ブロック４２，４３の外周に沿って漏れなく、シリアルバス（ここでは、シリアルデータバスまたはシリアルアドレスバスのことをいう）が配置される。
【０１１３】
ＣＰＵ１０，機能ブロック４２，機能ブロック４３は、それぞれシリアル通信回路１３，４５，４６を内蔵する。
【０１１４】
ＣＰＵ１０のシリアル通信回路１３は、シリアルデータバス８０およびシリアルアドレスバス８１と接続される。このシリアルデータバス８０は、ＣＰＵ１０と接続されるので、主シリアルデータバスという。また、このシリアルアドレスバス８１は、ＣＰＵ１０と接続されるので、主シリアルアドレスバスという。
【０１１５】
機能ブロック４２のシリアル通信回路４５は、４個のシリアルデータバス８０，８２，８４，８６と、４個のシリアルアドレスバス８１，８３，８５，８７とに接続される。このシリアルデータバス８２，８４，８６は、ＣＰＵ１０と接続されないので、副シリアルデータバスという。また、このシリアルアドレスバス８３，８５，８７は、ＣＰＵ１０と接続されないので、副シリアルアドレスバスという。
【０１１６】
機能ブロック４３のシリアル通信回路４６は、４個のシリアルデータバス８０，８２，８６，８８と、４個のシリアルアドレスバス８１，８３，８７，８９とに接続される。このシリアルデータバス８８は、ＣＰＵ１０と接続されないので、副シリアルデータバスという。また、このシリアルアドレスバス８９は、ＣＰＵ１０と接続されないので、副シリアルアドレスバスという。
【０１１７】
シリアル通信回路１３，４５，４６は、それぞれ、アドレス用の入出力ドライバを備え、それに接続しているシリアルアドレスバスを通じてシリアル形式のアドレスの送受信を行なう。
【０１１８】
シリアル通信回路１３，４５，４６は、それぞれ、データ用の入出力ドライバを備え、それに接続しているシリアルデータバスを通じてシリアル形式のデータの送受信を行なう。
【０１１９】
シリアルデータバス８４は、図９中の点Ｐ１で、シリアルデータバス８０と電気的に接続し、図９中の点Ｐ２で、シリアルデータバス８２と電気的に接続する。シリアルアドレスバス８５は、図９中の点Ｐ３で、シリアルアドレスバス８１と電気的に接続し、図９中の点Ｐ４で、シリアルアドレスバス８３と電気的に接続する。
【０１２０】
シリアルデータバス８６は、図９中の点Ｐ５で、シリアルデータバス８０と電気的に接続し、図９中の点Ｐ６で、シリアルデータバス８２と電気的に接続する。シリアルアドレスバス８７は、図９中の点Ｐ７で、シリアルアドレスバス８１と電気的に接続し、図９中の点Ｐ８で、シリアルアドレスバス８３と電気的に接続する。
【０１２１】
シリアルデータバス８８は、図９中の点Ｐ９で、シリアルデータバス８０と電気的に接続し、図９中の点Ｐ１０で、シリアルデータバス８２と電気的に接続する。シリアルアドレスバス８９は、図９中の点Ｐ１１で、シリアルアドレスバス８１と電気的に接続し、図９中の点Ｐ１２で、シリアルアドレスバス８３と電気的に接続する。
【０１２２】
次に、正常時と断線が生じたときにおける、ＣＰＵ１０から機能ブロック５２，４３へアドレスおよびデータが伝送される動作について説明する。
【０１２３】
（正常時の動作）
ＣＰＵ１０のシリアル通信回路１３から機能ブロック４３を指定するアドレスがシリアルアドレスバス８１に出力される。このアドレスは、シリアルアドレスバス８１と接続しているシリアルアドレスバス８５，８７，８９に送られ、シリアルアドレスバス８５，８７，８９を介してシリアルアドレスバス８３に送られる。
【０１２４】
ＣＰＵ１０のシリアル通信回路１３からデータがシリアルデータバス８０に出力される。このデータは、シリアルデータバス８０に接続しているシリアルデータバス８４，８６，８８に送られ、シリアルデータバス８４，８６，８８を介してシリアルデータバス８２に送られる。
【０１２５】
機能ブロック４２のシリアル通信回路４５は、シリアルアドレスバス８１，８３，８５，８７から機能ブロック４３を指定するアドレスを受取る。シリアル通信回路４５は、シリアルデータバス８０，８２，８４，８６からデータを受取るが、受取ったアドレスが機能ブロック４３を指定するアドレスなので、受取ったデータを破棄する。
【０１２６】
機能ブロック４３のシリアル通信回路４６は、シリアルアドレスバス８１，８３，８７，８９から機能ブロック４３を指定するアドレスを受取る。シリアル通信回路４６は、シリアルデータバス８０，８２，８６，８８からデータを受取る。シリアル通信回路４５は、受取ったアドレスが機能ブロック４３を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【０１２７】
（図９中のＡ，Ｂ，Ｃの部分で断線しているときの動作）
ＣＰＵ１０のシリアル通信回路１３から機能ブロック４３を指定するアドレスがシリアルアドレスバス８１に出力される。このアドレスは、シリアルアドレスバス８１と接続しているシリアルアドレスバス８５，８７に送られる。シリアルアドレスバス８７に送られたアドレスは、シリアルアドレスバス８７と接続しているシリアルアドレスバス８３に送られる。シリアルアドレスバス８３に送られたアドレスは、シリアルアドレスバス８３に接続しているシリアルアドレスバス８５，８９に送られる。シリアルアドレスバス８９に送られたアドレスは、シリアルアドレスバス８９に接続しているシリアルアドレスバス８１に送られる。
【０１２８】
ＣＰＵ１０のシリアル通信回路１３からデータがシリアルデータバス８０に出力される。このデータは、シリアルデータバス８０に接続しているシリアルデータバス８４，８６，８８に送られる。シリアルデータバス８４，８６，８８に送られたデータは、シリアルデータバス８４，８６，８８に接続しているシリアルデータバス８２に送られる。
【０１２９】
機能ブロック４２のシリアル通信回路４５は、シリアルアドレスバス８１，８３，８７，８５から機能ブロック４３を指定するアドレスを受取る。ここで、シリアルアドレスバス８５から受取ったアドレスは、シリアルアドレスバス８１→シリアルアドレスバス８７→シリアルアドレスバス８３（または８５）→シリアルアドレスバス８５のルートを通ったアドレスである。シリアル通信回路４５は、シリアルデータバス８０，８２，８４，８６からデータを受取る。シリアル通信回路４５は、受取ったアドレスが機能ブロック４３を指定するアドレスなので、受取ったデータを破棄する。
【０１３０】
機能ブロック４３のシリアル通信回路４６は、シリアルアドレスバス８３，８７，８９，８１から機能ブロック４３を指定するアドレスを受取る。ここで、シリアルアドレスバス８１から受取ったアドレスは、シリアルアドレスバス８１→シリアルアドレスバス８７→シリアルアドレスバス８３→シリアルアドレスバス８９→シリアルアドレスバス８１のルートを通ったアドレスである。シリアル通信回路４６は、シリアルデータバス８０，８２，８６，８８からデータを受け取り、受取ったアドレスが機能ブロック４３を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【０１３１】
以上のように、本実施の形態に係わる半導体集積回路装置によれば、複数個のシリアルバス（ここでは、シリアルデータバスまたはシリアルアドレスバスのことをいう）を備えることによって、シリアルバスの断線による通信障害に対する耐性を強化することができる。また、機能ブロックの外周に沿って漏れなく、機能ブロックに接続される４個のシリアルバスを配置するので、チップサイズが増大するのを防止することができる。
【０１３２】
［第６の実施形態］
本実施の形態は、シリアルバス（ここでは、シリアルデータバスまたはシリアルデータバスのことをいう）の交点にセレクタを設けた半導体集積回路装置に関する。
【０１３３】
（構成）
図１０は、第６の実施形態に係る半導体集積回路装置の構成を示す。同図を参照して、この半導体集積回路装置５００は、ＣＰＵ１０と、機能ブロック４２と、機能ブロック４３と、シリアルデータバス８０，８２，８４，８６，８８と、シリアルアドレスバス８１，８３，８５，８７，８９と、セレクタ５０１，５０２，５０３，５０４，５０５，５０６とを備える。
【０１３４】
ＣＰＹ１０と、機能ブロック４２と、機能ブロック４３と、シリアルデータバス８０，８２，８４，８６，８８と、シリアドレスバス８１，８３，８５，８９の配置は、第５の実施形態における配置と同一である。
【０１３５】
ＣＰＵ１０，機能ブロック４２，機能ブロック４３は、それぞれシリアル通信回路１３，４５，４６を内蔵する。
【０１３６】
ＣＰＵ１０のシリアル通信回路１３は、シリアルデータバス８０（セグメント１０４）およびシリアルアドレスバス８１（セグメント１０１）と接続される。
このシリアルデータバス８０は、ＣＰＵ１０と接続されるので、主シリアルデータバスという。また、このシリアルアドレスバス８１は、ＣＰＵ１０と接続されるので、主シリアルアドレスバスという。
【０１３７】
機能ブロック４２のシリアル通信回路４５は、シリアルデータバス８０（セグメント１０５），８２（セグメント１１１），８４（セグメント１１４），８６（セグメント１２０）と、シリアルアドレスバス８１（セグメント１０２），８３（セグメント１０８），８５（セグメント１１７），８７（セグメント１２３）とに接続される。このシリアルデータバス８２，８４，８６は、ＣＰＵ１０と接続されないので、副シリアルデータバスという。また、このシリアルアドレスバス８３，８５，８７は、ＣＰＵ１０と接続されないので、副シリアルアドレスバスという。
【０１３８】
機能ブロック４３のシリアル通信回路４６は、シリアルデータバス８０（セグメント１０６），８２（セグメント１１２），８６（セグメント１２０），８８（セグメント１２６）と、シリアルアドレスバス８１（セグメント１０３），８３（セグメント１０９），８７（セグメント１２３），８９（セグメント１２９）とに接続される。このシリアルデータバス８８は、ＣＰＵ１０と接続されないので、副シリアルデータバスという。また、このシリアルアドレスバス８９は、ＣＰＵ１０と接続されないので、副シリアルアドレスバスという。
【０１３９】
シリアル通信回路１３，４５，４６は、それぞれ、アドレス用の入出力ドライバを備え、それに接続しているシリアルアドレスバスを通じてシリアル形式のアドレスの送受信を行なう。
【０１４０】
シリアル通信回路１３，４５，４６は、それぞれ、データ用の入出力ドライバを備え、それに接続しているシリアルデータバスを通じてシリアル形式のデータの送受信を行なう。
【０１４１】
セレクタ５０１は、シリアルアドレスバス８３のセグメント１０７，１０８と、シリアルアドレスバス８５のセグメント１１７，１１８と接続し、シリアルデータバス８４のセグメント１１４，１１５と、シリアルデータバス８２のセグメント１１０，１１１と接続する。
【０１４２】
セレクタ５０３は、シリアルアドレスバス８３のセグメント１０８，１０９と、シリアルアドレスバス８７のセグメント１２３，１２４と接続し、シリアルデータバス８６のセグメント１２０，１２１と、シリアルデータバス８２のセグメント１１１，１１２と接続する。
【０１４３】
セレクタ５０５は、シリアルアドレスバス８３のセグメント１０９，１３３と、シリアルアドレスバス８９のセグメント１２９，１３０と接続し、シリアルデータバス８８のセグメント１２６，１２７と、シリアルデータバス８２のセグメント１１３，１３４と接続する。
【０１４４】
セレクタ５０２は、シリアルアドレスバス８１のセグメント１０１，１０２と、シリアルアドレスバス８５のセグメント１１６，１１７と接続し、シリアルデータバス８４のセグメント１１３，１１４と、シリアルデータバス８０のセグメント１０４，１０５と接続する。
【０１４５】
セレクタ５０４は、シリアルアドレスバス８１のセグメント１０２，１０３と、シリアルアドレスバス８７のセグメント１２２，１２３と接続し、シリアルデータバス８６のセグメント１１９，１２０と、シリアルデータバス８０のセグメント１０５，１０６と接続する。
【０１４６】
セレクタ５０６は、シリアルアドレスバス８１のセグメント１０３，１３１と、シリアルアドレスバス８９のセグメント１２８，１２９と接続し、シリアルデータバス８８のセグメント１２５，１２６と、シリアルデータバス８０のセグメント１０６，１３２と接続する。
【０１４７】
セレクタ５０１〜５０６は、上述した各シリアルアドレスバスとスイッチを介して接続しており、スイッチをオフにすることによって、そのシリアルアドレスバスへの出力が禁止に設定される。また、セレクタ５０１〜５０６は、各シリアルデータバスとスイッチを介して接続しており、スイッチをオフにすることによって、シリアルデータバスへの出力が禁止に設定される。
【０１４８】
したがって、セレクタ５０１〜５０６は、それに接続しているシリアルアドレスバスから受取ったアドレスを、それに接続している他のシリアルアドレスバスのうち、出力が禁止に設定されているシリアルアドレスバス以外のシリアルアドレスバスへ出力する。また、セレクタ５０１〜５０６は、それに接続しているシリアルデータバスから受取ったデータを、それに接続している他のシリアルデータバスのうち、出力が禁止に設定されているシリアルデータバス以外のシリアルデータバスへ出力する。
【０１４９】
次に、正常時と短絡が生じたときにおける、ＣＰＵ１０から機能ブロック４２，４３へアドレスおよびデータが伝送される動作について説明する。
【０１５０】
（正常時の動作）
ＣＰＵ１０のシリアル通信回路１３から機能ブロック４３を指定するアドレスがシリアルアドレスバス８１のセグメント１０１に出力される。
【０１５１】
セレクタ５０１〜５０６は、それに接続しているシリアルアドレスバスより受取ったアドレスを、それに接続している他のすべてのシリアルアドレスバスへ出力する。これによって、アドレスは、セグメント１０１，１０２，１０３，１３１，１０７，１０８，１０９，１３３，１１６，１１７，１１８，１２２，１２３，１２４，１２８，１２９，１３０を伝送する。
【０１５２】
ＣＰＵ１０のシリアル通信回路１３からデータがシリアルデータバス８０のセグメント１０４に出力される。
【０１５３】
セレクタ５０１〜５０６は、それに接続しているシリアルデータバスより受取ったデータを、それに接続している他のすべてのシリアルデータバスへ出力する。これによって、データは、セグメント１０４，１０５，１０６，１３２，１１０，１１１，１１２，１３４，１１３，１１４，１１５，１１９，１２０，１２１，１２５，１２６，１２７を伝送する。
【０１５４】
機能ブロック４２のシリアル通信回路４５は、セグメント１０２，１２３，１０８，１１７から機能ブロック４３を指定するアドレスを受取る。シリアル通信回路４５は、セグメント１０５，１１４，１２０，１１１からデータを受取る。シリアル通信回路４５は、受取ったアドレスが機能ブロック４３を指定するアドレスなので、受取ったデータを破棄する。
【０１５５】
機能ブロック４３のシリアル通信回路４６は、セグメント１０９，１２３，１０３，１２９から機能ブロック４３を指定するアドレスを受取る。シリアル通信回路４６は、セグメント１０６，１２０，１１２，１２６からデータを受け取り、受取ったアドレスが機能ブロック４３を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【０１５６】
（図１０中のＡ，Ｂ，Ｃの部分で短絡しているときの動作）
ＣＰＵ１０のシリアル通信回路１３から機能ブロック４３を指定するアドレスがシリアルアドレスバス８１のセグメント１０１に出力される。
【０１５７】
図１０中のＡの部分が短絡しているので、セレクタ５０１およびセレクタ５０２では、受取ったアドレスのセグメント１０７への出力が禁止に設定される。
【０１５８】
また、図１０中のＢの部分が短絡しているので、セレクタ５０４およびセレクタ５０６では、受取ったアドレスのセグメント１０３への出力が禁止に設定される。
【０１５９】
上述したセレクタ５０１，５０２，５０４，５０６の出力禁止の設定により、アドレスは、セグメント１０１，１０２，１３１，１０８，１０９，１３３，１１６，１１７，１１８，１２２，１２３，１２４，１２８，１２９，１３０を伝送する。
【０１６０】
ＣＰＵ１０のシリアル通信回路１３からデータがシリアルデータバス８０のセグメント１０４に出力される。
【０１６１】
図１０中のＣの部分が短絡しているので、セレクタ５０１およびセレクタ５０３では、受取ったデータのセグメント１１１への出力が禁止に設定される。
【０１６２】
上述したセレクタ５０１，５０３の出力禁止の設定により、データは、セグメント１０４，１０５，１０６，１３２，１１０，１１２，１３４，１１３，１１４，１１５，１１９，１２０，１２１，１２５，１２６，１２７を伝送する。
【０１６３】
機能ブロック４２のシリアル通信回路４５は、セグメント１０２，１２３，１０８から機能ブロック４３を指定するアドレスを受取る。ここで、図１０中のＡの部分の短絡によって、セレクタ５０１およびセレクタ５０２のセグメント１１７へのアドレスの出力が禁止されているので、シリアル通信回路４５は、セグメント１１７からはアドレスを受取らない。
【０１６４】
シリアル通信回路４５は、セグメント１０５，１１４，１２０からデータを受取る。ここで、図１０中のＣの部分の短絡によって、セレクタ５０１およびセレクタ５０３のセグメント１１１へのデータの出力が禁止されているので、シリアル通信回路４５は、セグメント１１１からはデータを受取らない。
【０１６５】
シリアル通信回路４５は、受取ったアドレスが機能ブロック４３を指定するアドレスなので、受取ったデータを破棄する。
【０１６６】
機能ブロック４３のシリアル通信回路４６は、セグメント１０９，１２３，１２９から機能ブロック４３を指定するアドレスを受取る。ここで、図１０中のＢの部分の短絡によって、セレクタ５０４およびセレクタ５０６のセグメント１０３へのアドレスの出力が禁止されているので、シリアル通信回路４６は、セグメント１０３からはアドレスを受取らない。シリアル通信回路４６は、セグメント１０６，１２０，１１２，１２６からデータを受け取り、受取ったアドレスが機能ブロック４３を指定するアドレスなので、受取ったデータをそのデータを用いて処理を行なう実行部に転送する。
【０１６７】
以上のように、本実施の形態に係わる半導体集積回路装置によれば、網の目状に配置した複数個のシリアルバスの交点に、セレクタを設けて、セレクタがそれに接続しているシリアルバスから入力されたアドレスまたはデータを、それに接続している他のシリアルバスに出力するか否かを制御するので、シリアルバスの短絡による通信障害に対する耐性を強化することができる。
【０１６８】
（変形例）
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も包含する。
【０１６９】
（１）  シリアル通信回路に接続されるバス
本発明の実施形態では、機能ブロックのシリアル通信回路は、２個のシリアルバス（すなわち、シリアルアドレス・データバス、シリアルデータバス、またはシリアルアドレスバス）に接続するものとしたが、これに限定するものではなく、１個のシリアルバスに接続するものとしてもよい。たとえば、第１の実施形態において、機能ブロック１１のシリアル通信回路１４が主シリアルデータバス５０および副シリアルデータバス５２のいずれか一方とのみ接続するものとしてもよい。このようにしても、機能ブロック１１は、ＣＰＵ１０からのアドレスを受取ることができる。ここで、機能ブロック１１に接続される１個のシリアルデータバスは、ＣＰＵに接続される主シリアルデータバス５０に定めてもよい。
【０１７０】
また、本発明の実施形態では、ＣＰＵのシリアル通信回路は、１個のシリアルバス（すなわち、シリアルアドレス・データバス、シリアルデータバス、またはシリアルアドレスバス）に接続するものとしたが、これに限定するものではなく、複数個のシリアルバスに接続するものとしてもよい。
【０１７１】
（２）  第３の実施形態のバスの配置
第３の実施形態では、機能ブロックの外周に沿って、２個のシリアルバス（ここで、シリアルバスとはシリアルアドレスバスまたはシリアルデータバスのことをいう）と、２個のブリッジ配線（ここで、ブリッジ配線とはブリッジアドレス配線またはブリッジデータ配線をいう）とを配置することによって、機能ブロックの外周沿って漏れなく信号線が配置されるようにしたが、これに限定するものではない。機能ブロックの外周に沿って、２個のシリアルバスを配置し、機能ブロックは、これら２個のシリアルバスに接続するものであれば、その他の構成であってもよい。ブリッジ配線は、機能ブロックの外周の一部にのみ配置するものとしてもよく、所定の機能ブロックにのみ、その外周に配置するものとしてもよい。
【０１７２】
（３）  第５の実施形態のバスの配置
第５の実施形態では、機能ブロックの外周の一部に沿って、ＣＰＵと接続する１個のシリアルバス（ここで、シリアルバスとはシリアルアドレスバスまたはシリアルデータバスのことをいう）を配置し、機能ブロックの外周の残りのすべての部分に沿って、３個のシリアルバスを配置し、機能ブロックは、その外周に配置されている４個のシリアルバスに接続するものとしたが、これに限定するものではない。機能ブロックの外周に沿って、主シリアルバスと、１個の副シリアルバスを配置し、機能ブロックは、この２個のシリアルバスに接続するものであれば、その他の構成であってもよい。そして、これら２個のシリアルバスをブリッジ接続するための副シリアルバスを、所定の機能ブロックの外周にのみ配置するものとしてもよい。
【０１７３】
（４）  コンタクトホール
第４の実施形態において、水平視において互いに重なるセグメントについて、４つのコンタクトホールを設けるものとしたのは、その互いに重なるセグメントまたはそのコンタクトホールで断線が起こる場合に備えたものである。その互いに重なるセグメントまたはそのコンタクトホールに断線が生じにくい場合などには、そのセグメントに１つのコンタクトホールを設けるものとしてもよい。
【０１７４】
（５）  多層基板の配線
第４の実施形態において、寄生容量を小さくする目的で、第１層のシリアルアドレス・データバス９０と第２層のシリアルアドレス・データバス９１とは、水平視において重なる部分と、重ならない部分とを有するものとしたが、これに限定するものではなく、寄生容量が問題とならない場合には、水平視においてすべての部分で重なるものとしてもよい。
【０１７５】
（６）  セレクタの機能
第６の実施形態において、セレクタは、出力禁止に設定されたシリアルバスへの出力禁止機能を備えたが、この出力禁止機能に加えて、入力禁止に設定されたシリアルバスからの入力禁止機能を付加するものとしてもよい。
【０１７６】
（７）  セレクタの配置
第６の実施形態では、セレクタを、シリアルバスのすべての交点に設けたが、必ずしも、すべての交点に設けなくてもよい。
【０１７７】
（８）  セレクタの構成
第６の実施形態において、セレクタ内のスイッチのＯＮ／ＯＦＦによって、各シリアルバスとの接続／非接続が制御されたが、これに限定するものではない。たとえば、セレクタは、ヒューズ、レジスタ、メモリの一部の値によって、シリアルバスとの接続／非接続を制御されるゲートであってもよい。
【０１７８】
（９）  シリアルバス
第３、５、６の実施形態は、アドレスを伝送するシリアルアドレスバスとデータを伝送するシリアルデータバスを備えた構成を用いて説明したが、これに限定するものではなく、データおよびアドレスを伝送するシリアルアドレス・データバスを備えた構成であってもよい。
【０１７９】
第４の実施形態では、データおよびアドレスを伝送するシリアルアドレス・データバスを備えた構成を用いて説明したが、これに限定するものではなく、アドレスを伝送するシリアルアドレスバスとデータを伝送するシリアルデータバスを備えた構成であってもよい。
【０１８０】
（１０）  信号線の配置
本発明の実施形態では、機能ブロックの外周に沿って、信号線（シリアルアドレス・データバス，シリアルアドレスバス，シリアルデータバス，ブリッジアドレス・データ配線，ブリッジデータ配線，ブリッジアドレス配線）を配置したが、機能ブロックがシリアルバス（シリアルアドレス・データバス，シリアルアドレスバス，シリアルデータバス）と接続さえされておれば、これらの信号線の配置は、機能ブロックの外周に限定されない。
【０１８１】
また、機能ブロックの形状が四角形でないときや、複数個の機能ブロックの配置が水平／垂直方向に揃っていないときには、信号線は、互いに平行になるように配置されなくてもよく、また、直線でなくてもよい。また、複数個のブリッジ配線（すなわち、ブリッジアドレス・データ配線，ブリッジアドレス配線，ブリッジデータ配線）の長さは、同一でなくてもよい。
【０１８２】
（１１）  機能ブロックからＣＰＵへの伝送
本発明の実施形態では、ＣＰＵから機能ブロックへのアドレスおよびデータの伝送動作について説明したが、機能ブロックからＣＰＵへのアドレスおよびデータを伝送するときもこれと同様である。この場合には、機能ブロックからはＣＰＵを指定するアドレスが出力される。
【０１８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８４】
【図１】第１の実施形態に係る半導体集積回路装置の構成を示す図である。
【図２】（ａ）は、シリアルアドレスバスを流れるシリアル形式のアドレスを示し、（ｂ）は、シリアルデータバスを流れるシリアル形式のデータを示す。
【図３】第２の実施形態に係る半導体集積回路装置の構成を示す図である。
【図４】シリアルアドレス・データバスを流れるシリアル形式のアドレスおよびデータを示す図である。
【図５】第３の実施形態に係る半導体集積回路装置の構成を示す図である。
【図６】第４の実施形態に係る半導体集積回路装置を第１層および第２層の構成を重ねて表示した図である。
【図７】半導体集積回路装置の第１層の構成を表示した図である。
【図８】半導体集積回路装置の第２層の構成を表示した図である。
【図９】第５の実施形態に係る半導体集積回路装置の構成を示す図である。
【図１０】第６の実施形態に係る半導体集積回路装置の構成を示す図である。
【符号の説明】
【０１８５】
１０，２０，６１０  ＣＰＵ、１１，１２，２１，２２，３１，３２，４２，４３，６２０，６３０  機能ブロック、１３，１４，１５，２４，２５，３４，３５，４５，４６，６１１，６２１，６３１  シリアル通信回路、５０，５２，７０，７２，８０，８２，８４，８６，８８  シリアルデータバス、５１，５３，７１，７３，８１，８３，８５，８７，８９  シリアルアドレスバス、６０，６１，９０，９１  シリアルアドレス・データバス、７４，７５，７６  ブリッジデータ配線、７７，７８，７９  ブリッジアドレス配線、６２，６３  ブリッジアドレス・データ配線、９２ａ〜９２ｄ，９３ａ〜９３ｄ，９４ａ〜９４ｄ，９５〜９７  コンタクトホール、５０１〜５０６  セレクタ、１０１〜１３４，１５１〜１６５  セグメント、１００，２００，３００，４００，５００，６００  半導体集積回路装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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