(57)【要約】【課題】電源のオフ時にＣＰＵを保持モードにするホールド信号と、電源オン時にＣＰＵをリセットするリセット信号を選択的に出力するＣＰＵ制御回路を提供すること。【解決手段】メモリ内蔵ＣＰＵへ駆動電圧を供給する駆動電源のオンとオフを検出するための電源検出回路と、電源検出回路の出力をうけて、駆動電源のオフ期間中にメモリを保持状態にするための第１信号と駆動電源のオフからオンへの切換え時にメモリの状態をリセットするための第２信号とを生成する信号生成回路と、第１および第２信号のいずれか一方を選択して信号生成回路に生成させる選択回路からなる。【選択図】  図２
2005057346.tif 000002
【特許請求の範囲】
【請求項１】
メモリ内蔵ＣＰＵへ駆動電圧を供給する駆動電源のオンとオフを検出するための電源検出回路と、電源検出回路の出力をうけて、駆動電源のオフ期間中にメモリを保持状態にするための第１信号と駆動電源のオフからオンへの切換え時にメモリの状態をリセットするための第２信号とを生成する信号生成回路と、第１および第２信号のいずれか一方を選択して信号生成回路に生成させる選択回路からなるＣＰＵ制御回路。
【請求項２】
選択回路はジャンパー線を用いて選択を行う回路からなる請求項１記載のＣＰＵ制御回路。
【請求項３】
駆動電源は、トランスと、トランスの交流出力電圧を直流電圧に変換して出力する変換回路からなり、検出回路はトランスの交流出力電圧をうけて駆動電源のオンとオフを検出するように構成されてなる請求項１記載のＣＰＵ制御回路。
【請求項４】
信号生成回路は、第１抵抗とスイッチング素子との第１直列回路を備え、第１直列回路の両端に直流電圧が印加され、スイッチング素子が電源検出回路の出力によってオン・オフされ、第１信号がスイッチング素子の端子電圧からなる請求項３記載のＣＰＵ制御回路。
【請求項５】
信号生成回路は、第２抵抗とコンデンサとスイッチング素子との直列回路を備え、直列回路の両端に直流電圧が印加され、スイッチング素子が電源検出回路の出力によってオン・オフされ、第２信号がコンデンサの端子電圧からなる請求項３記載のＣＰＵ制御回路。
【請求項６】
信号生成回路は、第２抵抗とコンデンサとの第２直列回路をさらに備え、選択回路は、第２直列回路を第１抵抗に選択的に並列接続する回路からなり、第２信号がコンデンサの端子電圧からなる請求項４記載のＣＰＵ制御回路。
【請求項７】
請求項１記載のＣＰＵ制御回路を備えた電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＰＵ制御回路およびそれを用いた電子機器に関する。
【０００２】
【従来の技術】
この発明に関連する技術としては、次のようなものが知られている。
所要の電子部品が電気的に接続して接着される回路パターンを有するプリント配線基板本体と、このプリント配線基板本体の非回路形成面領域に枠取りされて印刷された複数の仕向地、及びこの仕向地に対応するジャンパー線装着部を表示する表示部とから成るプリント配線基板（例えば、特許文献１参照）。
【０００３】
【特許文献１】
実開平２−２９５５６号公報
【０００４】
【発明が解決しようとする課題】
メモリ内蔵ＣＰＵを用いた電子機器は、その仕様によって
（１）電源のオフ時にＣＰＵを保持（ｈｏｌｄ）モードにしてメモリ状態を保持しておくもの（以下、仕様１という）
（２）電源のオフ時にＣＰＵを保持モードにせず、電源のオン時にメモリ状態をリセットするもの（以下、仕様２という）
に分けることができる。
【０００５】
このため、従来の電子機器においては、仕様１と２に応じて電源のオフ時にＣＰＵのメモリ状態を保持モードに維持するためのＣＰＵ制御回路と、電源オン時にメモリ状態をリセットするＣＰＵ制御回路とを個別に付設しなければならない。従って、いずれの仕様に対しても共通に用いることができる簡便なＣＰＵ制御回路の実現が望まれてきた。
この発明は、このような事情を考慮してなされたもので、仕様１と２のいずれの仕様の電子機器についても共通に用いることが可能なＣＰＵ制御回路を提供するものである。
【０００６】
【課題を解決するための手段】
この発明は、メモリ内蔵ＣＰＵへ駆動電圧を供給する駆動電源のオンとオフを検出するための電源検出回路と、電源検出回路の出力をうけて、駆動電源のオフ期間中にメモリを保持状態にするための第１信号と駆動電源のオフからオンへの切換え時にメモリの状態をリセットするための第２信号とを生成する信号生成回路と、第１および第２信号のいずれか一方を選択して信号生成回路に生成させる選択回路からなるＣＰＵ制御回路を提供するものである。
【０００７】
【発明の実施の形態】
この発明において、選択回路はジャンパー線を用いて選択を行う回路から構成できる。
駆動電源は、トランスと、トランスの交流出力電圧を直流電圧に変換して出力する変換回路からなり、検出回路はトランスの交流出力電圧をうけて駆動電源のオンとオフを検出するように構成されてもよい。
【０００８】
信号生成回路は、第１抵抗とスイッチング素子との第１直列回路を備え、第１直列回路の両端に直流電圧が印加され、スイッチング素子が電源検出回路の出力によってオン・オフされ、第１信号がスイッチング素子の端子電圧からなるものであってもよい。
信号生成回路は、第２抵抗とコンデンサとの第２直列回路をさらに備え、選択回路は、第２直列回路を第１抵抗に選択的に並列接続する回路からなり、第２信号がコンデンサの端子電圧からなるものであってもよい。
【０００９】
信号生成回路は、第２抵抗とコンデンサとスイッチング素子との直列回路を備え、直列回路の両端に直流電圧が印加され、スイッチング素子が電源検出回路の出力によってオン・オフされ、第２信号がコンデンサの端子電圧からなるものであってもよい。
この発明は、別の観点から、前記のＣＰＵ制御回路を備えた電子機器を提供するものである。
【００１０】
実施例
以下、図面に示す実施例に基づいてこの発明を詳述する。これによって、この発明が限定されるものではない。
図１はこの発明によるプリンタ付き卓上計算器の実施例を示すブロック図である。同図において、プリンタ付き卓上計算器は、ＣＰＵ１０１を備え、ＣＰＵ１０１はメモリを内蔵し、キーボード１０２からの出力をうけて演算処理を行い、演算結果を蛍光表示管１０３に表示させると共に、ドライバ回路１０４を介してプリンタ１０５に出力させるようになっている。
【００１１】
なお、ＣＰＵ１０は、ＨＯＬＤ端子とＲＥＳＥＴ端子を有し、ＨＯＬＤ端子は外部からｈｉｇｈ信号をうけてメモリの状態を保持し、ＲＥＳＥＴ端子は外部からＬｏｗ信号（Ｌｏｗアクティブ信号）をうけてメモリの状態をリセットするようになっている。
【００１２】
図１において、電源スイッチ１０６をオンすることによって交流商用電源から交流電圧が降圧トランス１０７に供給されて降圧される。降圧された交流電圧は、交流駆動電圧として表示管１０３に供給されると共に、交／直変換回路１０８により直流電圧に変換され、直流駆動電圧としてＣＰＵ１０１，ドライバ回路１０４，プリンタ１０５に供給される。電源スイッチ１０６のオフ時には、バックアップ電源（例えば、バッテリ）Ｂからバックアップ用直流電圧がＣＰＵ１０１に供給されるようになっている。
【００１３】
ＣＰＵ制御回路１０９は降圧トランス１０７とバックアップ電源Ｂの出力をうけて、プリンタ付き卓上計算器の仕様に応じてＣＰＵ１０１のＨＯＬＤ端子およびＲＥＳＥＴ端子へそれぞれホールド信号とリセット信号とを選択的に供給するようになっている。なお、ホールド信号とリセット信号の選択は、後述するようにＣＰＵ制御回路１０９の一部をジャンパー線で切替えることによって行われる。
【００１４】
図２は図１の要部結線図である。同図に示すように、交流商用電源は端子Ｔ１，Ｔ２に接続され、交流電圧が電源スイッチ１０６を介して降圧トランス１０７に入力される。交／直変換回路１０８は、整流回路１０８ａと定電圧回路１０８ｂと平滑コンデンサＣ２から構成される。
【００１５】
整流回路１０８ａは降圧トランス１０７の出力交流電圧を整流する整流ブリッジＢＤ１と、整流ブリッジＢＤ１の直流出力電圧を平滑する平滑コンデンサＣ１を備える。定電圧回路１０８ｂは、ＰＮＰトランジスタＱ１と、トランジスタＱ１のベースに接続されたツェナーダイオードＺＤ１と、トランジスタＱ１のベース・コレクタ間に挿入された抵抗Ｒ１を備える。
【００１６】
定電圧回路１０８ｂの出力は平滑コンデンサＣ２により平滑され、その正極が逆流防止ダイオードＤ２を介して直流駆動電圧出力用の端子Ｔ３へ接続され、その負極が接地（グランド）用の端子Ｔ４へ接続される。端子Ｔ３とＴ４から直流駆動電圧がＣＰＵ１０１，ドライバ回路１０４およびプリンタ１０５へ供給される。
また、バックアップ用電源Ｂは逆流防止ダイオードＤ３を介して端子Ｔ３とＴ４の間に挿入され、電源スイッチ１０６のオフ時には、端子Ｔ３とＴ４間にバックアップ電圧を出力するようになっている。
【００１７】
ＣＰＵ制御回路１０９は、端子Ｔ３とＴ４間に接続された抵抗Ｒ２とＮＰＮトランジスタＱ２との直列回路と、トランス１０７の交流出力電圧を整流平滑するダイオードＤ１およびコンデンサＣ３と、ダイオードＤ１およびコンデンサＣ３により整流平滑された電圧を分圧してトランジスタＱ２のベース・エミッタ間に印加する抵抗Ｒ４およびＲ５と、抵抗Ｒ２とトランジスタＱ２との接続点に接続されたホールド信号出力用の端子Ｔ５と、端子Ｔ３とＴ５間に挿入された、抵抗Ｒ３とコンデンサＣ４とジャンパー線接続部Ｊ２の直列回路と、コンデンサＣ４とジャンパー線接続部Ｊ２との接続点と端子Ｔ４との間に接続されたジャンパー線接続部Ｊ１を備える。
【００１８】
ここで、図１に示すＣＰＵ１０１が、仕様１で用いられる場合には、図２のジャンパー線接続部Ｊ１がジャンパー線で短絡されて端子Ｔ５からＣＰＵ１０１のＨＯＬＤ端子へホールド信号が出力され、仕様２で用いられる場合には、ジャンパー線接続部Ｊ２がジャンパー線で短絡されて端子Ｔ６からＣＰＵ１０１のＲＥＳＥＴ端子へリセット信号が出力される。
【００１９】
ジャンパー線接続部Ｊ１，Ｊ２がそれぞれジャンパー線で短絡された場合の図２の回路の動作を等価回路を用いて説明する。
ジャンパー線接続部Ｊ１が短絡された場合
図２の回路の等価回路は図３のようになる。図３に示す等価回路において、ダイオードＤ１とコンデンサＣ３は駆動電源のオンとオフを検出する電源検出回路１１０を構成する。抵抗Ｒ２，Ｒ４，Ｒ５とトランジスタＱ２は、端子Ｔ５からホールド信号を出力する信号生成回路１１１を構成する。
【００２０】
このような構成において、電源スイッチ１０６がオンすると、電源検出回路１１０の出力がＨｉｇｈとなり、トランジスタＱ２が導通するので、端子Ｔ５はＬｏｗ信号を出力する。
【００２１】
次に、電源スイッチ１０６がオフすると、電源検出回路１１０の出力がＬｏｗとなり、トランジスタＱ２が不導通となるので、端子Ｔ５の出力電圧はバックアップ電源Ｂにより引き上げられＨｉｇｈとなる。
【００２２】
次に、電源スイッチ１０６がオンすると、再び端子Ｔ５はＬｏｗ信号を出力する。
このようにして、電源スイッチ１０６のオフ期間において、端子Ｔ５からＣＰＵ１０１のＨＯＬＤ端子へｈｉｇｈ信号が入力されるので、ＣＰＵ１０１のメモリは、その状態が保持される。なお、端子Ｔ６はバックアップ電源Ｂにより引き上げられ、電源スイッチ１０６のオン・オフにかかわらず常にｈｉｇｈ信号を出力している。
【００２３】
ジャンパー線接続部Ｊ２が短絡された場合
図２の回路は図４のようになる。図４に示す等価回路において、バックアップ電源Ｂに並列接続された、抵抗Ｒ３とコンデンサＣ４とトランジスタＱ２の直列回路と、抵抗Ｒ３とコンデンサＣ４との直列回路に並列接続された抵抗Ｒ２と、トランジスタＱ２のベースに接続される分圧抵抗Ｒ４とＲ５は、端子Ｔ６からリセット信号を出力する信号生成回路１１１を構成する。なお、このリセット信号は前述のようにＬｏｗの時にアクティブとなる信号である。
【００２４】
このような構成において、電源スイッチ１０６がオフの状態にある時、電源検出回路１１０の出力はＬｏｗで、トランジスタＱ２は不導通である。従って、コンデンサＣ４の電荷は抵抗Ｒ２，Ｒ３を介して放電された状態にあり、端子Ｔ６はバックアップ電源Ｂにより持ち上げられ、Ｈｉｇｈ信号を出力している。
【００２５】
電源スイッチ１０６がオンすると、電源検出回路１１０の出力がＨｉｇｈとなり、トランジスタＱ２が導通するので、バックアップ電源Ｂの電圧が抵抗Ｒ３とコンデンサＣ４の直列回路に印加され、端子Ｔ６の出力はＲ３とＣ４に基づく時定数によって瞬時に端子Ｔ４の接地レベルまで低下し、その後コンデンサＣ４が充電されるにつれてＨｉｇｈ信号となる。つまり端子Ｔ６は、この瞬間においてＬｏｗパルス信号を出力する。そこで、ＣＰＵ１０１は、端子Ｔ６からＲＥＳＥＴ端子にこのＬｏｗパルス信号を受けてメモリの状態をリセットさせる。
【００２６】
このように、図２に示すＣＰＵ制御回路１０９はジャンパー線接続部Ｊ１，Ｊ２の一方にジャンパー線を接続するだけで、ＣＰＵ１０１が仕様１と２のいずれに用いられても、対応することができる。
【００２７】
次に、バックアップ電源Ｂが正常に作動しない時、つまりバックアップ電源Ｂが装着されていないか、又は正常な電圧を出力しない時について図２の回路の動作を説明する。
【００２８】
ジャンパー線接続部Ｊ１が短絡された場合
図２の回路は、等価的に図５のようになる。電源スイッチ１０６がオンすると、交／直変換回路１０８の直流出力電圧が信号生成回路１１１へ供給される。それによって、端子Ｔ６の出力はＲ３とＣ４に基づく時定数によって瞬時端子Ｔ４の接地レベルまで低下し、その後、コンデンサＣ４が充電されるにつれてＨｉｇｈ信号となる。つまり、端子Ｔ６は、電源スイッチ１０６のオン時にＬｏｗパルス（リセット）信号を出力する。
【００２９】
また、電源スイッチ１０６がオフすると、電源検出回路１１０のコンデンサＣ３の残留電圧により、しばらくの間トランジスタＱ２が導通するので、コンデンサＣ４の電荷は抵抗Ｒ３，Ｒ２とトランジスタＱ２を介して放電される。
【００３０】
ジャンパー線接続部Ｊ２が短絡された場合
図２の回路は等価的に図６のようになる。電源スイッチ１０６がオンすると、交／直変換回路１０８の直流出力電圧が信号生成回路１１１へ供給されると共に、電源検出回路１１０の出力がトランジスタＱ２を導通させる。それによって、端子Ｔ６の出力はＲ３とＣ４に基づく時定数によって瞬時端子Ｔ４の接地レベルまで低下し、その後、コンデンサＣ４が充電されるにつれてＨｉｇｈ信号となる。つまり、端子Ｔ６は、電源スイッチ１０６のオン時にＬｏｗパルス（リセット）信号を出力する。
また、電源スイッチ１０６がオフすると、トランジスタＱ２が不導通になるので、コンデンサＣ４の電荷は抵抗Ｒ３，Ｒ２を介して放電される。
【００３１】
このようにして、バックアップ電源Ｂが正常に作動しないときには、ジャンパー線接続部Ｊ１，Ｊ２のいずれが短絡されていても、駆動電源のオン時にはＣＰＵ１０１のＲＥＳＥＴ端子にリセット信号が入力される。
【００３２】
【発明の効果】
この発明によれば、電源のオフ時にＣＰＵを保持モードにする回路と、電源オン時にメモリ状態をリセットする回路とを兼用可能なＣＰＵ制御回路を提供することができる。
【図面の簡単な説明】
【図１】この発明による実施例を示すブロック図である。
【図２】図１の要部を示す結線図である。
【図３】図２の要部の等価回路図である。
【図４】図２の要部の等価回路図である。
【図５】図２の要部の等価回路である。
【図６】図２の要部の等価回路である。
【符号の説明】
１０１  ＣＰＵ
１０２  キーボード
１０３  表示管
１０４  ドライバ回路
１０５  プリンタ
１０６  スイッチ
１０７  降圧トランス
１０８  交／直変換回路
１０９  ＣＰＵ制御回路
【図１】
2005057346.tif 000003
【図２】
2005057346.tif 000004
【図３】
2005057346.tif 000005
【図４】
2005057346.tif 000006
【図５】
2005057346.tif 000007
【図６】
2005057346.tif 000008