(57)【要約】【課題】  異なるクロック信号間の遅延調整を厳密に行なう必要を無くし、異なるクロック信号間の同期を容易にする半導体集積回路を提供する。【解決手段】  組合せ回路２１は、フリップフロップ回路１１ａ〜１１ｄの出力信号を受けて、高速回路領域１０Ａにインターフェイス信号ＩＦ＿Ａを出力する。セレクタ３０ｅは、イネーブル制御信号ＥＮａがＨレベルの期間にインターフェイス信号ＩＦ＿Ａを選択し、イネーブル制御信号ＥＮａがＬレベルの期間にフリップフロップ回路１１ｅの出力フィードバック信号を選択する。イネーブル制御信号ＥＮａは、高速クロック信号ＣＬＫＦが変化してから一定時間だけ遅延した後に変化する。【選択図】        図１
2005321856.tif 000002
【特許請求の範囲】
【請求項１】
組合せ回路と、第１のクロック信号に同期して入力信号を前記組合せ回路に出力する第１のフリップフロップ回路とを含み、前記組合せ回路からインターフェイス信号を出力する第１の回路領域と、
前記第１のクロック信号と周波数の異なる第２のクロック信号に同期して動作し、前記インターフェイス信号を受ける第２の回路領域とを備え、
前記第２の回路領域は、
前記第２のクロック信号に同期して動作するフリップフロップ回路と、
前記第１のフリップフロップ回路が前記入力信号を前記組合せ回路に出力するタイミングには前記第２のフリップフロップ回路の出力信号を選択して該第２のフリップフロップ回路に出力し、前記タイミングと異なるタイミングには前記インターフェイス信号を選択して前記第２のフリップフロップ回路に出力する選択回路とを含む、半導体集積回路。
【請求項２】
前記第２のクロック信号が変化してから一定時間遅延した後に変化するイネーブル制御信号を出力するイネーブル信号発生回路をさらに備え、
前記選択回路は、前記イネーブル制御信号に応じて、前記第２のフリップフロップ回路の出力信号および前記インターフェイス信号のいずれか一方を選択し、前記第２のフリップフロップ回路に出力する、請求項１に記載の半導体集積回路。
【請求項３】
前記選択回路は、前記第１のクロック信号に遅延を与えた信号に応じて、前記第２のフリップフロップ回路の出力信号および前記インターフェイス信号のいずれか一方を選択し、前記第２のフリップフロップ回路に出力する、請求項１に記載の半導体集積回路。
【請求項４】
第２のクロック信号に同期して動作し、第２のインターフェイス信号を出力する第２の回路領域と、
第１の組合せ回路と、前記第２のクロック信号と周波数の異なる第１のクロック信号に同期して動作し、前記第２のインターフェイス信号を前記第１の組合せ回路に出力する第１のフリップフロップ回路とを含む第１の回路領域とを備え、
前記第２の回路領域は、
第２の組合せ回路と、
前記第２のクロック信号に同期して動作する第２のフリップフロップ回路と、
前記第１のフリップフロップ回路が前記第２のインターフェイス信号を前記第１の組合せ回路に出力するタイミングには前記第２のフリップフロップ回路の出力信号を選択して該第２のフリップフロップ回路に出力し、前記タイミングと異なるタイミングには前記第２の組合せ回路の出力信号を選択して前記第２のフリップフロップ回路に出力する選択回路とを含み、
前記第２のインターフェイス信号は、前記第２のフリップフロップ回路から出力される、半導体集積回路。
【請求項５】
前記第２のクロック信号が変化してから一定時間遅延した後に変化するイネーブル制御信号を出力するイネーブル信号発生回路をさらに備え、
前記選択回路は、前記イネーブル制御信号に応じて、前記第２のフリップフロップ回路の出力信号および前記インターフェイス信号のいずれか一方を選択し、前記第２のフリップフロップ回路に出力する、請求項４に記載の半導体集積回路。
【請求項６】
前記選択回路は、前記第１のクロック信号に遅延を与えた信号に応じて、前記第２のフリップフロップ回路の出力信号および前記インターフェイス信号のいずれか一方を選択し、前記第２のフリップフロップ回路に出力する、請求項４に記載の半導体集積回路。
【請求項７】
第２のクロック信号に同期して動作し、第２のインターフェイス信号を出力する第２の回路領域と、
第１の組合せ回路と、前記第２のクロック信号と周波数の異なる第１のクロック信号に同期して動作し、前記第２のインターフェイス信号を前記第１の組合せ回路に出力する第１のフリップ回路とを含み、第１のインターフェイス信号を出力する第１の回路領域とを備え、
前記第２の回路領域は、
第２の組合せ回路と、
前記第２のクロック信号に同期して動作する第２のフリップフロップ回路と、
前記第１のフリップフロップ回路が前記第２のインターフェイス信号を前記第１の組合せ回路に出力するタイミングには前記第２のフリップフロップ回路の出力信号を選択して該第２のフリップフロップ回路に出力し、前記タイミングと異なるタイミングには前記第２の組合せ回路の出力信号および前記第１のインターフェイス信号の少なくともいずれか一方を選択して前記第２のフリップフロップ回路に出力する選択回路とを含み、
前記第２のインターフェイス信号は、前記第２の組合せ回路から出力される、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、より特定的には、クロック信号に同期して動作する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路において、大規模で複雑な回路を正確に動作させるために、クロック信号に同期させる方法がよく用いられている。この種の半導体集積回路は、一般に、複数の論理回路、それらをクロック信号に同期させるための複数のフリップフロップ回路（データ保持回路）、およびクロック信号を発生させるクロック発生回路を、半導体チップ上に形成することによって構成されている。クロック発生回路から出力されるクロック信号は、半導体チップ上の各所に形成されたフリップフロップ回路に供給され、半導体集積回路全体を同期して動作させる。
【０００３】
近年の半導体集積回路は、その動作速度を向上させるため、より高いクロック周波数で動作させることが要求されている。一方、従来の半導体集積回路は、回路全体を１つのクロック信号に同期して動作させるようにしている。そのため、半導体集積回路の論理規模およびチップ面積が大きくなると、クロックスキューが問題となる。
【０００４】
クロックスキューとは、各フリップフロップ回路にクロック信号が到達する際に生じるクロック信号間の遅延差であって、半導体集積回路の論理規模およびチップ面積が大きくなるほど大きくなる傾向にある。近年の半導体集積回路は、その論理規模およびチップ面積が大きくなる傾向にある。
【０００５】
上記のような同期式回路設計において、同期するすべてのフリップフロップ回路（データ保持回路）のデータ取込みタイミングを正確に合わせることが重要となる。フリップフロップ回路のデータ取込みタイミングを正確に合わせるための手法の一つとして、クロック信号の起点から各フリップフロップ回路へのクロック遅延が同じとなるように遅延素子を挿入する手法がある。
【０００６】
また、マイクロコンピュータやシステムＬＳＩ（Large Scale Integrated circuit）等に代表される大規模システムでは、そのシステムを構成する内部のモジュールは、その使用目的と要求される処理速度に応じて、各々最適な周波数のクロック信号を必要とすることが多い。このため、システム内部には、複数種類のクロック信号を生成する専用のモジュールが必要となる。
【０００７】
ここで、上記各モジュール単体に着目すると、各モジュール単体では、基本的には複数種類のクロック信号のうち一種類のクロック信号のみで制御可能である。しかし、複数モジュールが混在するシステム全体に着目すると、各モジュール間でデータの受渡しを必要とする場合が少なくない。さらに各モジュール間のデータは、同期化されたデータであることを前提としたシステムである場合が多い。
【０００８】
従来の半導体集積回路（電子回路装置）は、１つの同期検出手段を用いて、複数クロック間の同期位置における同期ポイント信号を検出してそれを利用することにより、システムを構成するモジュール間のデータ受渡しタイミングを容易に合わせ込むことが可能となる（たとえば、特許文献１参照）。
【０００９】
また、従来の他の半導体集積回路は、各々が独自のクロック信号に同期して動作する複数の論理ブロックを同一の半導体チップ上に構成し、かつ、当該論理ブロック間のデータ転送を非同期転送方式で行なうことにより、クロック信号に同期した動作が要求される範囲を各論理ブロック内に閉じることができる（たとえば、特許文献２参照）。
【特許文献１】特開２０００−３５３０２７号公報
【特許文献２】特開２００２−３６８７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
クロック信号に同期して動作する従来の半導体集積回路は以上のように構成されているため、同期をとるためクロックラインに遅延素子を挿入してクロックスキューの調整を行なう必要があった。特に、２種類以上のクロック信号が存在すると遅延調整量が大きくなり、遅延素子の挿入により回路規模が大きくなる。その結果、コストアップになるという問題があった。また、遅延素子の挿入による回路設計の変更を繰り返していると、所望の遅延量になるまでに設計時間がかかるという問題点もあった。
【００１１】
それゆえに、この発明の目的は、異なるクロック信号間の遅延調整を厳密に行なう必要を無くし、異なるクロック信号間の同期を容易にする半導体集積回路を提供することである。
【課題を解決するための手段】
【００１２】
この発明による半導体集積回路は、組合せ回路と、第１のクロック信号に同期して入力信号を組合せ回路に出力する第１のフリップフロップ回路とを含み、組合せ回路からインターフェイス信号を出力する第１の回路領域と、第１のクロック信号と周波数の異なる第２のクロック信号に同期して動作し、インターフェイス信号を受ける第２の回路領域とを備え、第２の回路領域は、第２のクロック信号に同期して動作するフリップフロップ回路と、第１のフリップフロップ回路が入力信号を組合せ回路に出力するタイミングには第２のフリップフロップ回路の出力信号を選択して第２のフリップフロップ回路に出力し、タイミングと異なるタイミングにはインターフェイス信号を選択して第２のフリップフロップ回路に出力する選択回路とを含む。
【発明の効果】
【００１３】
この発明によれば、異なるクロック信号間の遅延調整を厳密に行なう必要が無くなり、異なるクロック信号間の同期を容易にすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
［実施の形態１］
図１は、この発明の実施の形態１による半導体集積回路１Ａの概略的な構成を示した概略構成図である。
【００１６】
図１を参照して、実施の形態１の半導体集積回路１Ａは、低速クロック信号ＣＬＫＳの立ち上がりに同期して動作する低速回路領域２０Ａと、高速クロック信号ＣＬＫＦの立ち上がりに同期して動作する高速回路領域１０Ａと、イネーブル信号発生回路２９Ａとを備える。
【００１７】
低速回路領域２０Ａは、フリップフロップ回路（ＦＦとも称する）１１ａ〜１１ｄと、組合せ回路２１とを含む。フリップフロップ回路１１ａ〜１１ｄは、いずれも、低速クロック信号ＣＬＫＳの立ち上がりに同期して動作し、組合せ回路２１からの出力信号を一時的に保持した後、それを組合せ回路２１に出力する。組合せ回路２１は、フリップフロップ回路１１ａ〜１１ｄの出力信号を受けて、高速回路領域１０Ａにインターフェイス信号ＩＦ＿Ａを出力する。組合せ回路２１は、たとえば、ＮＡＮＤゲートやインバータ等の論理素子を組み合わせることによって構成される。
【００１８】
高速回路領域１０Ａは、フリップフロップ回路１１ｅ〜１１ｈと、組合せ回路２２と、セレクタ（選択回路）３０ｅとを含む。フリップフロップ回路１１ｅ〜１１ｈは、いずれも高速クロック信号ＣＬＫＦの立ち上がりに同期して動作する。フリップフロップ回路１１ｅは、セレクタ３０ｅからの出力信号を一時的に保持した後、それを組合せ回路２２に出力する。フリップフロップ回路１１ｆ〜１１ｈは、いずれも、組合せ回路２２からの出力信号を一時的に保持した後、それを組合せ回路２２に出力する。組合せ回路２２は、たとえば、ＮＡＮＤゲートやインバータ等の論理素子を組み合わせることによって構成される。
【００１９】
イネーブル信号発生回路２９Ａは、セレクタ３０ｅにイネーブル制御信号ＥＮａを出力する。セレクタ３０ｅは、イネーブル制御信号ＥＮａに応じて、フリップフロップ回路１１ｅの出力信号およびインターフェイス信号ＩＦ＿Ａのいずれか一方を選択し、それをフリップフロップ回路１１ｅに出力する。具体的には、セレクタ３０ｅは、イネーブル制御信号ＥＮａがＨレベル（論理ハイ）の期間にインターフェイス信号ＩＦ＿Ａを選択し、イネーブル制御信号ＥＮａがＬレベル（論理ロー）の期間にフリップフロップ回路１１ｅの出力信号を選択する。
【００２０】
図２は、イネーブル信号発生回路２９Ａの具体的な回路構成の一例であるイネーブル信号発生回路２９について示した回路図である。
【００２１】
図２を参照して、イネーブル信号発生回路２９は、３ビットカウンタ２９１と、ＮＡＮＤ回路２９４とを含む。３ビットカウンタ２９１は、３ビットフリップフロップ回路２９２と、インクリメンタ２９３とを含む。なお、イネーブル信号発生回路２９の回路構成は、他の実施の形態のイネーブル信号発生回路にも適用可能である。
【００２２】
３ビットフリップフロップ回路２９２は、高速クロック信号ＣＬＫＦを受けて、３ビット出力信号ＥＧを出力する。また、３ビットフリップフロップ回路２９２は、リセット信号ＲＳＴに応じてリセットされる。インクリメンタ２９３は、３ビットフリップフロップ回路２９２の出力をインクリメントした後、それを３ビットフリップフロップ回路２９２の入力にフィードバックする。ＮＡＮＤ回路２９４は、３ビット出力信号ＥＧの０ビット信号ＥＧ０、１ビット信号ＥＧ１、および２ビット信号ＥＧ２を受けて、イネーブル制御信号ＥＮａを出力する。
【００２３】
図３は、イネーブル信号発生回路２９Ａの具体的な回路構成の一例であるイネーブル信号発生回路２９の回路動作を示したタイミング図である。
【００２４】
図３を参照して、３ビット出力信号ＥＧは、高速クロック信号ＣＬＫＦの立ち上がりに応じて、出力ビットが「０」から「７」の間で変化する。たとえば、０ビット信号ＥＧ０、１ビット信号ＥＧ１、および２ビット信号ＥＧ２の全てが「０」のとき、３ビット出力信号ＥＧは「０」となる。また、０ビット信号ＥＧ０および１ビット信号ＥＧ１が「１」で、２ビット信号ＥＧ２が「０」のとき、３ビット出力信号ＥＧは「３」となる。
【００２５】
０ビット信号ＥＧ０、１ビット信号ＥＧ１、および２ビット信号ＥＧ２の全てが「１」のとき、３ビット出力信号ＥＧは「７」となる。このとき、イネーブル制御信号ＥＮａの出力がＨレベルからＬレベルに反転する。図３に示すように、イネーブル制御信号ＥＮａは、高速クロック信号ＣＬＫＦが変化してから一定時間遅延した後に変化する。
【００２６】
図４は、この発明の実施の形態１による半導体集積回路１Ａの回路動作を示したタイミング図である。
【００２７】
図４を参照して、低速クロック信号ＣＬＫＳは、時刻ｔ２，ｔ５，ｔ８，ｔ１１に立ち上がり、時刻ｔ３，ｔ６，ｔ９，ｔ１２に立ち下がる。高速クロック信号ＣＬＫＦは、立ち上がりが低速クロック信号ＣＬＫＳと同期しており、単位時間あたりの立ち上がり回数が低速クロック信号ＣＬＫＳの８倍となっている。インターフェイス信号ＩＦ＿Ａは、低速クロック信号ＣＬＫＳの立ち上がりを受けて変化する。
【００２８】
ここで、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻ｔ２，ｔ５，ｔ８，ｔ１１において、図１のフリップフロップ回路１１ｅがインターフェイス信号ＩＦ＿Ａをサンプリングした場合について考える。この場合、フリップフロップ回路１１ｅは、ホールドマージンに余裕がなく、インターフェイス信号ＩＦ＿Ａの変化途中の値をサンプリングしてしまう可能性がある。特に、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの間のクロックスキューが大きい場合には、誤サンプリングの可能性が増す。
【００２９】
そこで、実施の形態１では、高速クロック信号ＣＬＫＦが変化してから一定時間だけ遅延した後にイネーブル制御信号ＥＮａが変化するようにしている。これにより、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻ｔ２，ｔ５，ｔ８，ｔ１１においてイネーブル制御信号ＥＮａはＬレベルとなり、図１のセレクタ３０ｅは、フリップフロップ回路１１ｅの出力信号を選択する。
【００３０】
したがって、フリップフロップ回路１１ｅは、時刻ｔ２，ｔ５，ｔ８，ｔ１１において、自己の出力信号を再ループすることになる。その結果、フリップフロップ回路１１ｅは、時刻ｔ２，ｔ５，ｔ８，ｔ１１において、インターフェイス信号ＩＦ＿Ａをサンプリングすることはなくなる。
【００３１】
時刻ｔ２，ｔ５，ｔ８，ｔ１１においてセレクタ３０ｅに選択されなかったインターフェイス信号ＩＦ＿Ａは、高速クロック信号ＣＬＫＦの次の立ち上がり時刻である時刻ｔ３，ｔ６，ｔ９，ｔ１２においてセレクタ３０ｅに選択され、フリップフロップ回路１１ｅへ出力される。したがって、フリップフロップ回路１１ｅは、ホールドマージンに余裕のあるタイミングで、インターフェイス信号ＩＦ＿Ａを受けることができる。
【００３２】
なお、実施の形態１では、発明の内容を説明する都合上、イネーブル制御信号ＥＮａを図４に示すような波形であるとして説明した。しかしながら、これは一例に過ぎず、イネーブル制御信号ＥＮａは、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻において、Ｌレベル、すなわち、セレクタ３０ｅがフリップフロップ回路１１ｅの出力信号を選択するのであればよい。以下に、イネーブル制御信号ＥＮａの他の波形の例を示す。
【００３３】
図５は、イネーブル制御信号ＥＮａの他の波形の例であるイネーブル信号ＥＮＡ１〜ＥＮＡ６の波形を示したタイミング図である。
【００３４】
図５（ａ）において、イネーブル制御信号ＥＮａ１は、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻ｔ１から一定時間だけ遅延した後に立ち上がり、時刻ｔ１から１単位時間後の時刻ｔ２から一定時間だけ遅延した後に立ち下がる。図５（ｂ）において、イネーブル制御信号ＥＮａ２は、時刻ｔ１から一定時間だけ遅延した後に立ち上がり、時刻ｔ１から２単位時間後の時刻ｔ３から一定時間だけ遅延した後に立ち下がる。図５（ｃ）において、イネーブル制御信号ＥＮａ３は、時刻ｔ１から一定時間だけ遅延した後に立ち上がり、時刻ｔ１から３単位時間後の時刻ｔ４から一定時間だけ遅延した後に立ち下がる。
【００３５】
図５（ｄ）において、イネーブル制御信号ＥＮａ４は、時刻ｔ１から一定時間だけ遅延した後に立ち上がり、時刻ｔ１から４単位時間後の時刻ｔ５から一定時間だけ遅延した後に立ち下がる。図５（ｅ）において、イネーブル制御信号ＥＮａ５は、時刻ｔ１から一定時間だけ遅延した後に立ち上がり、時刻ｔ１から５単位時間後の時刻ｔ６から一定時間だけ遅延した後に立ち下がる。図５（ｆ）において、イネーブル制御信号ＥＮａ６は、時刻ｔ１から一定時間だけ遅延した後に立ち上がり、時刻ｔ１から６単位時間後の時刻ｔ７から一定時間だけ遅延した後に立ち下がる。
【００３６】
以上のように、実施の形態１によれば、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻においてフリップフロップ回路１１ｅの出力信号を再ループさせることにより、低速クロック信号ＣＬＫＳの立ち上がり時刻、すなわちフリップフロップ回路１１ａが入力信号を組合せ回路２１に出力するタイミングでは、フリップフロップ回路１１ｅは、インターフェイス信号ＩＦ＿Ａを取り込まない。このため、ホールドマージンに余裕のあるタイミングで、異なるクロック間にインターフェイス信号ＩＦ＿Ａを受け渡すことができる。
【００３７】
［実施の形態２］
図６は、この発明の実施の形態２による半導体集積回路１Ｂの概略的な構成を示した概略構成図である。
【００３８】
図６を参照して、実施の形態２の半導体集積回路１Ｂは、高速クロック信号ＣＬＫＦの立ち上がりに同期して動作する高速回路領域１０Ｂと、低速クロック信号ＣＬＫＳの立ち上がりに同期して動作する低速回路領域２０Ｂと、イネーブル信号発生回路２９Ｂとを備える。
【００３９】
高速回路領域１０Ｂは、フリップフロップ回路１１ａ〜１１ｄと、組合せ回路２１と、セレクタ３０ａとを含む。フリップフロップ回路１１ａ〜１１ｄは、いずれも高速クロック信号ＣＬＫＦの立ち上がりに同期して動作する。フリップフロップ回路１１ａは、セレクタ３０ａからの出力信号を一時的に保持した後、それをインターフェイス信号ＩＦ＿Ｂとして低速回路領域２０Ｂに出力する。フリップフロップ回路１１ｂ〜１１ｄは、いずれも、組合せ回路２１からの出力信号を一時的に保持した後、それを組合せ回路２１に出力する。
【００４０】
イネーブル信号発生回路２９Ｂは、セレクタ３０ａにイネーブル制御信号ＥＮｂを出力する。セレクタ３０ａは、イネーブル制御信号ＥＮｂに応じて、フリップフロップ回路１１ａの出力信号および組合せ回路２１から出力される信号ＳＢＫのいずれか一方を選択し、それをフリップフロップ回路１１ａに出力する。具体的には、セレクタ３０ａは、イネーブル制御信号ＥＮｂがＨレベルの期間に組合せ回路２１から出力される信号ＳＢＫを選択し、イネーブル制御信号ＥＮｂがＬレベルの期間にフリップフロップ回路１１ａの出力信号を選択する。
【００４１】
低速回路領域２０Ｂは、フリップフロップ回路１１ｅ〜１１ｈと、組合せ回路２２とを含む。フリップフロップ回路１１ｅ〜１１ｈは、いずれも低速クロック信号ＣＬＫＳの立ち上がりに同期して動作する。フリップフロップ回路１１ｅは、高速回路領域１０Ｂからのインターフェイス信号ＩＦ＿Ｂを一時的に保持した後、それを組合せ回路２２に出力する。フリップフロップ回路１１ｆ〜１１ｈは、いずれも、組合せ回路２２からの出力信号を一時的に保持した後、それを組合せ回路２２に出力する。
【００４２】
図７は、この発明の実施の形態２による半導体集積回路１Ｂの回路動作を示したタイミング図である。
【００４３】
図７を参照して、低速クロック信号ＣＬＫＳは、時刻ｔ２，ｔ５，ｔ８，ｔ１１に立ち上がり、時刻ｔ３，ｔ６，ｔ９，ｔ１２に立ち下がる。高速クロック信号ＣＬＫＦは、立ち上がりが低速クロック信号ＣＬＫＳと同期しており、単位時間あたりの立ち上がり回数が低速クロック信号ＣＬＫＳの８倍となっている。信号ＳＢＫが時刻ｔ２，ｔ５，ｔ８，ｔ１１において変化する場合、インターフェイス信号ＩＦ＿Ｂは時刻ｔ３，ｔ６，ｔ９，ｔ１２において変化する。
【００４４】
ここで、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻ｔ２，ｔ５，ｔ８，ｔ１１において、図６のフリップフロップ回路１１ａがセレクタ３０ａを介さず直接に信号ＳＢＫをサンプリングした場合について考える。この場合、フリップフロップ回路１１ｅは、ホールドマージンに余裕がなく、インターフェイス信号ＩＦ＿Ｂの変化途中の値をサンプリングしてしまう可能性がある。特に、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの間のクロックスキューが大きい場合には、誤サンプリングの可能性が増す。
【００４５】
そこで、実施の形態２では、高速クロック信号ＣＬＫＦが変化してから一定時間だけ遅延した後にイネーブル制御信号ＥＮｂが変化するようにしている。これにより、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻ｔ２，ｔ５，ｔ８，ｔ１１においてイネーブル制御信号ＥＮｂはＬレベルとなり、図６のセレクタ３０ａは、フリップフロップ回路１１ａの出力信号を選択する。
【００４６】
したがって、フリップフロップ回路１１ａは、時刻ｔ２，ｔ５，ｔ８，ｔ１１において、自己の出力信号を再ループすることになり、インターフェイス信号ＩＦ＿Ｂは変化していない。その結果、フリップフロップ回路１１ｅは、時刻ｔ２，ｔ５，ｔ８，ｔ１１において、十分なホールドマージンをもって、インターフェイス信号ＩＦ＿Ｂをサンプリングすることができる。
【００４７】
時刻ｔ２，ｔ５，ｔ８，ｔ１１においてセレクタ３０ａに選択されなかった信号ＳＢＫは、高速クロック信号ＣＬＫＦの次の立ち上がり時刻である時刻ｔ３，ｔ６，ｔ９，ｔ１２においてセレクタ３０ａに選択され、フリップフロップ回路１１ａからインターフェイス信号ＩＦ＿Ｂとして出力される。このインターフェイス信号ＩＦ＿Ｂは、次の低速クロック信号ＣＬＫＳの立ち上がりでフリップフロップ回路１１ｅにサンプリングされる。
【００４８】
なお、実施の形態２では、発明の内容を説明する都合上、イネーブル制御信号ＥＮｂを図７に示すような波形であるとして説明した。しかしながら、これは一例に過ぎず、イネーブル制御信号ＥＮｂは、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻において、Ｌレベル、すなわち、セレクタ３０ａがフリップフロップ回路１１ａの出力信号を選択するのであればよい。図５に示したイネーブル制御信号ＥＮａの他の波形の例は、イネーブル制御信号ＥＮｂにも適用できる。
【００４９】
以上のように、実施の形態２によれば、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻においてフリップフロップ回路１１ａの出力信号を再ループさせることにより、低速クロック信号ＣＬＫＳの立ち上がり時刻、すなわちフリップフロップ回路１１ｅが入力信号を組合せ回路２２に出力するタイミングでは、フリップフロップ回路１１ａは、インターフェイス信号ＩＦ＿Ｂを変化させない。このため、ホールドマージンに余裕のあるタイミングで、異なるクロック間にインターフェイス信号ＩＦ＿Ｂを受け渡すことができる。
【００５０】
［実施の形態３］
図８は、この発明の実施の形態３による半導体集積回路１Ｃの概略的な構成を示した概略構成図である。
【００５１】
図８を参照して、実施の形態３の半導体集積回路１Ｃは、高速クロック信号ＣＬＫＦの立ち上がりに同期して動作する高速回路領域１０Ｃと、低速クロック信号ＣＬＫＳの立ち上がりに同期して動作する低速回路領域２０Ｃと、イネーブル信号発生回路２９Ｃとを備える。
【００５２】
高速回路領域１０Ｃは、フリップフロップ回路１１ａ〜１１ｄと、組合せ回路２１と、セレクタ３０ａ〜３０ｄとを含む。フリップフロップ回路１１ａ〜１１ｄは、いずれも、高速クロック信号ＣＬＫＦの立ち上がりに同期して動作し、セレクタ３０ａ〜３０ｄからの出力信号をそれぞれ一時的に保持した後、組合せ回路２１に出力する。組合せ回路２１は、フリップフロップ回路１１ａ〜１１ｄの出力信号を受けて、低速回路領域２０Ｃにインターフェイス信号ＩＦ＿Ｃを出力する。
【００５３】
イネーブル信号発生回路２９Ｃは、セレクタ３０ａにイネーブル制御信号ＥＮａを出力し、セレクタ３０ｂ〜３０ｄにイネーブル制御信号ＥＮｂを出力する。セレクタ３０ａは、イネーブル制御信号ＥＮａに応じて、フリップフロップ回路１１ａの出力信号および低速回路領域２０Ｃから出力されるインターフェイス信号ＩＦ＿Ｃａのいずれか一方を選択し、それをフリップフロップ回路１１ａに出力する。
【００５４】
セレクタ３０ｂは、イネーブル制御信号ＥＮｂに応じて、フリップフロップ回路１１ｂの出力信号および組合せ回路２１から出力される信号ＳＢＫｂのいずれか一方を選択し、それをフリップフロップ回路１１ｂに出力する。セレクタ３０ｃは、イネーブル制御信号ＥＮｂに応じて、フリップフロップ回路１１ｃの出力信号および組合せ回路２１から出力される信号ＳＢＫｃのいずれか一方を選択し、それをフリップフロップ回路１１ｃに出力する。セレクタ３０ｄは、イネーブル制御信号ＥＮｂに応じて、フリップフロップ回路１１ｄの出力信号および組合せ回路２１から出力される信号ＳＢＫｄのいずれか一方を選択し、それをフリップフロップ回路１１ｄに出力する。
【００５５】
具体的には、セレクタ３０ａは、イネーブル制御信号ＥＮａがＨレベルの期間にインターフェイス信号ＩＦ＿Ｃａを選択し、イネーブル制御信号ＥＮａがＬレベルの期間にフリップフロップ回路１１ａの出力信号を選択する。
【００５６】
また、セレクタ３０ｂ〜３０ｄは、イネーブル制御信号ＥＮｂがＨレベルの期間に組合せ回路２１から出力される信号ＳＢＫｂ〜ＳＢＫｄをそれぞれ選択し、イネーブル制御信号ＥＮｂがＬレベルの期間にフリップフロップ回路１１ｂ〜１１ｄの出力信号をそれぞれ選択する。なお、イネーブル制御信号ＥＮａとイネーブル制御信号ＥＮｂとは、同一信号であってもよい。
【００５７】
低速回路領域２０Ｃは、フリップフロップ回路１１ｅ〜１１ｈと、組合せ回路２２とを含む。フリップフロップ回路１１ｅ〜１１ｈは、いずれも低速クロック信号ＣＬＫＳの立ち上がりに同期して動作する。フリップフロップ回路１１ｅは、高速回路領域１０Ｃからのインターフェイス信号ＩＦ＿Ｃを一時的に保持した後、それを組合せ回路２２に出力する。フリップフロップ回路１１ｆ〜１１ｈは、いずれも、組合せ回路２２からの出力信号を一時的に保持した後、それを組合せ回路２２に出力する。
【００５８】
実施の形態３では、実施の形態１と同じく、高速クロック信号ＣＬＫＦが変化してから一定時間だけ遅延した後にイネーブル制御信号ＥＮａが変化するようにしている。これにより、セレクタ３０ａは、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻において、フリップフロップ回路１１ａの出力信号を選択している。
【００５９】
このように、実施の形態３によれば、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻においてフリップフロップ回路１１ａの出力信号を再ループさせることにより、低速クロック信号ＣＬＫＳの立ち上がり時刻、すなわちフリップフロップ回路１１ｅが入力信号を組合せ回路２２に出力するタイミングでは、フリップフロップ回路１１ａは、インターフェイス信号ＩＦ＿Ｃａを取り込まない。このため、ホールドマージンに余裕のあるタイミングで、異なるクロック間にインターフェイス信号ＩＦ＿Ｃａを受け渡すことができる。
【００６０】
また、実施の形態３では、実施の形態２と同じく、高速クロック信号ＣＬＫＦが変化してから一定時間だけ遅延した後にイネーブル制御信号ＥＮｂが変化するようにしている。これにより、セレクタ３０ｂ〜３０ｄは、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻において、フリップフロップ回路１１ｂ〜１１ｄの出力信号をそれぞれ選択している。
【００６１】
これにより、フリップフロップ回路１１ｂ〜１１ｄは、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻において、自己の出力信号を再ループすることになり、インターフェイス信号ＩＦ＿Ｃは変化していない。その結果、フリップフロップ回路１１ｅは、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻において、十分なホールドマージンをもって、インターフェイス信号ＩＦ＿Ｃをサンプリングすることができる。
【００６２】
高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻においてセレクタ３０ｂ〜３０ｄに選択されなかった信号ＳＢＫｂ〜ＳＢＫｄは、高速クロック信号ＣＬＫＦの次の立ち上がり時刻においてセレクタ３０ｂ〜３０ｄに選択され、フリップフロップ回路１１ｂ〜１１ｄから組合せ回路２１を介してインターフェイス信号ＩＦ＿Ｃとして出力される。このインターフェイス信号ＩＦ＿Ｃは、次の低速クロック信号ＣＬＫＳの立ち上がりでフリップフロップ回路１１ｅにサンプリングされる。
【００６３】
このように、実施の形態３によれば、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻においてフリップフロップ回路１１ｂ〜１１ｄの出力信号を再ループさせることにより、低速クロック信号ＣＬＫＳの立ち上がり時刻、すなわちフリップフロップ回路１１ｅが入力信号を組合せ回路２２に出力するタイミングでは、フリップフロップ回路１１ｂ〜１１ｄは、インターフェイス信号ＩＦ＿Ｃを変化させない。このため、ホールドマージンに余裕のあるタイミングで、異なるクロック間にインターフェイス信号ＩＦ＿Ｃを受け渡すことができる。
【００６４】
［実施の形態４］
図９は、この発明の実施の形態４による半導体集積回路１Ｄの概略的な構成を示した概略構成図である。
【００６５】
図９を参照して、実施の形態４の半導体集積回路１Ｄは、高速クロック信号ＣＬＫＦの立ち上がりに同期して動作する高速回路領域１０Ｄと、低速クロック信号ＣＬＫＳの立ち上がりに同期して動作する低速回路領域２０Ｄと、イネーブル信号発生回路２９Ｄとを備える。
【００６６】
高速回路領域１０Ｄは、フリップフロップ回路１１ａ〜１１ｄ，１１ｐ〜１１ｓと、組合せ回路２１ａ〜２１ｃと、セレクタ３０ａ〜３０ｄとを含む。フリップフロップ回路１１ａ〜１１ｄ，１１ｐ〜１１ｓは、いずれも、高速クロック信号ＣＬＫＦの立ち上がりに同期して動作する。
【００６７】
フリップフロップ回路１１ａ，１１ｂは、セレクタ３０ａ，３０ｂからの出力信号をそれぞれ一時的に保持した後、組合せ回路２１ａに出力する。フリップフロップ回路１１ｃ，１１ｄは、セレクタ３０ｃ，３０ｄからの出力信号をそれぞれ一時的に保持した後、組合せ回路２１ｂに出力する。フリップフロップ回路１１ｐ，１１ｑは、組合せ回路２１ａからの出力信号をそれぞれ一時的に保持した後、組合せ回路２１ｃに出力する。フリップフロップ回路１１ｒ，１１ｓは、組合せ回路２１ｃからの出力信号をそれぞれ一時的に保持した後、組合せ回路２１ｃに出力する。
【００６８】
組合せ回路２１ａは、フリップフロップ回路１１ａ，１１ｂの出力信号を受けて、フリップフロップ回路１１ｐ，１１ｑにそれぞれ信号を出力する。組合せ回路２１ｂは、フリップフロップ回路１１ｃ，１１ｄの出力信号を受けて、低速回路領域２０Ｄにインターフェイス信号ＩＦ＿Ｄ１，ＩＦ＿Ｄ２を出力する。組合せ回路２１ｃは、フリップフロップ回路１１ｐ〜１１ｓの出力信号を受けて、セレクタ３０ｃ，３０ｄに信号ＳＢＫｃ，ＳＢＫｄをそれぞれ出力する。
【００６９】
イネーブル信号発生回路２９Ｄは、セレクタ３０ａ，３０ｂにイネーブル制御信号ＥＮａを出力し、セレクタ３０ｃ，３０ｄにイネーブル制御信号ＥＮｂを出力する。
【００７０】
セレクタ３０ａは、イネーブル制御信号ＥＮａに応じて、フリップフロップ回路１１ａの出力信号および低速回路領域２０Ｄから出力されるインターフェイス信号ＩＦ＿Ｄａのいずれか一方を選択し、それをフリップフロップ回路１１ａに出力する。セレクタ３０ｂは、イネーブル制御信号ＥＮａに応じて、フリップフロップ回路１１ｂの出力信号および低速回路領域２０Ｄから出力されるインターフェイス信号ＩＦ＿Ｄｂのいずれか一方を選択し、それをフリップフロップ回路１１ｂに出力する。
【００７１】
セレクタ３０ｃは、イネーブル制御信号ＥＮｂに応じて、フリップフロップ回路１１ｃの出力信号および組合せ回路２１ｃから出力される信号ＳＢＫｃのいずれか一方を選択し、それをフリップフロップ回路１１ｃに出力する。セレクタ３０ｄは、イネーブル制御信号ＥＮｂに応じて、フリップフロップ回路１１ｄの出力信号および組合せ回路２１ｄから出力される信号ＳＢＫｄのいずれか一方を選択し、それをフリップフロップ回路１１ｄに出力する。
【００７２】
具体的には、セレクタ３０ａ，３０ｂは、イネーブル制御信号ＥＮａがＨレベルの期間にインターフェイス信号ＩＦ＿Ｄａ，ＩＦ＿Ｄｂをそれぞれ選択し、イネーブル制御信号ＥＮａがＬレベルの期間にフリップフロップ回路１１ａ，１１ｂの出力信号をそれぞれ選択する。
【００７３】
また、セレクタ３０ｃ，３０ｄは、イネーブル制御信号ＥＮｂがＨレベルの期間に組合せ回路２１ｃから出力される信号ＳＢＫｃ，ＳＢＫｄをそれぞれ選択し、イネーブル制御信号ＥＮｂがＬレベルの期間にフリップフロップ回路１１ｃ，１１ｄの出力信号をそれぞれ選択する。なお、イネーブル制御信号ＥＮａとイネーブル制御信号ＥＮｂとは、同一信号であってもよい。
【００７４】
低速回路領域２０Ｄは、フリップフロップ回路１１ｅ〜１１ｈと、組合せ回路２２とを含む。フリップフロップ回路１１ｅ〜１１ｈは、いずれも低速クロック信号ＣＬＫＳの立ち上がりに同期して動作する。フリップフロップ回路１１ｅ，１１ｆは、高速回路領域１０Ｂからのインターフェイス信号ＩＦ＿Ｄ１，ＩＦ＿Ｄ２をそれぞれ一時的に保持した後、組合せ回路２２に出力する。フリップフロップ回路１１ｇ，１１ｈは、組合せ回路２２からの出力信号を一時的に保持した後、組合せ回路２２に出力する。組合せ回路２２は、フリップフロップ回路１１ｅ〜１１ｈの出力信号を受けて、高速回路領域１０Ｄのセレクタ３０ａ，３０ｂにインターフェイス信号ＩＦ＿Ｄａ，ＩＦ＿Ｄｂをそれぞれ出力する。
【００７５】
実施の形態４では、実施の形態１と同じく、高速クロック信号ＣＬＫＦが変化してから一定時間だけ遅延した後にイネーブル制御信号ＥＮａが変化するようにしている。これにより、セレクタ３０ａ，３０ｂは、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻において、フリップフロップ回路１１ａ，１１ｂの出力信号をそれぞれ選択している。
【００７６】
このように、実施の形態４によれば、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻においてフリップフロップ回路１１ａ，１１ｂの出力信号を再ループさせることにより、低速クロック信号ＣＬＫＳの立ち上がり時刻、すなわちフリップフロップ回路１１ｅ，１１ｆが入力信号を組合せ回路２２に出力するタイミングでは、フリップフロップ回路１１ａ，１１ｂは、インターフェイス信号ＩＦ＿Ｄａ，ＩＦ＿Ｄｂを取り込まない。このため、ホールドマージンに余裕のあるタイミングで、異なるクロック間にインターフェイス信号ＩＦ＿Ｄａ，ＩＦ＿Ｄｂを受け渡すことができる。
【００７７】
また、実施の形態４では、実施の形態２と同じく、高速クロック信号ＣＬＫＦが変化してから一定時間だけ遅延した後にイネーブル制御信号ＥＮｂが変化するようにしている。これにより、セレクタ３０ｃ，３０ｄは、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻において、フリップフロップ回路１１ｃ，１１ｄの出力信号をそれぞれ選択している。
【００７８】
これにより、フリップフロップ回路１１ｃ，１１ｄは、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻において、自己の出力信号を再ループすることになり、インターフェイス信号ＩＦ＿Ｄ１，ＩＦ＿Ｄ２は変化していない。その結果、フリップフロップ回路１１ｅ，１１ｆは、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻において、十分なホールドマージンをもって、インターフェイス信号ＩＦ＿Ｄ１，ＩＦ＿Ｄ２をサンプリングすることができる。
【００７９】
高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻においてセレクタ３０ｃ，３０ｄに選択されなかった信号ＳＢＫｃ，ＳＢＫｄは、高速クロック信号ＣＬＫＦの次の立ち上がり時刻においてセレクタ３０ｃ，３０ｄに選択され、フリップフロップ回路１１ｃ，１１ｄから組合せ回路２１ｂを介してインターフェイス信号ＩＦ＿Ｄ１，ＩＦ＿Ｄ２として出力される。このインターフェイス信号ＩＦ＿Ｄ１，ＩＦ＿Ｄ２は、次の低速クロック信号ＣＬＫＳの立ち上がりでフリップフロップ回路１１ｅ，１１ｆにサンプリングされる。
【００８０】
このように、実施の形態４によれば、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻においてフリップフロップ回路１１ｃ，１１ｄの出力信号を再ループさせることにより、低速クロック信号ＣＬＫＳの立ち上がり時刻、すなわちフリップフロップ回路１１ｅ，１１ｆが入力信号を組合せ回路２２に出力するタイミングでは、フリップフロップ回路１１ｃ，１１ｄは、インターフェイス信号ＩＦ＿Ｄ１，ＩＦ＿Ｄ２を変化させない。このため、ホールドマージンに余裕のあるタイミングで、異なるクロック間にインターフェイス信号ＩＦ＿Ｄ１，ＩＦ＿Ｄ２を受け渡すことができる。
【００８１】
［実施の形態５］
図１０は、この発明の実施の形態５による半導体集積回路１Ｅの概略的な構成を示した概略構成図である。
【００８２】
図１０を参照して、実施の形態５の半導体集積回路１Ｅは、低速クロック信号ＣＬＫＳの立ち上がりに同期して動作する低速回路領域２０Ｅと、高速クロック信号ＣＬＫＦの立ち上がりに同期して動作する高速回路領域１０Ｅとを備える。
【００８３】
実施の形態５の半導体集積回路１Ｅは、イネーブル信号発生回路２９Ａが取り除かれ、イネーブル制御信号ＥＮとして遅延素子４０を介した低速クロック信号ＣＬＫＳを用いている点において、実施の形態１の半導体集積回路１Ａと異なる。低速クロック信号ＣＬＫＳに対する遅延は、たとえば配線長を長くすることによって与えることも可能である。このとき、遅延素子４０は用いなくても済む。したがって、半導体集積回路１Ｅは、実施の形態１の半導体集積回路１Ａと比べて、回路面積を削減することができる。
【００８４】
図１１は、この発明の実施の形態５による半導体集積回路１Ｅの回路動作を示したタイミング図である。
【００８５】
図１１を参照して、低速クロック信号ＣＬＫＳは、時刻ｔ１，ｔ３，ｔ５，ｔ７において立ち下がり、時刻ｔ２，ｔ４，ｔ６，ｔ８において立ち上がる。高速クロック信号ＣＬＫＦは、立ち上がりが低速クロック信号ＣＬＫＳと同期しており、単位時間あたりの立ち上がり回数が低速クロック信号ＣＬＫＳの８倍となっている。インターフェイス信号ＩＦ＿Ｅは、低速クロック信号ＣＬＫＳの立ち上がりを受けて変化する。
【００８６】
実施の形態５では、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻ｔ２，ｔ４，ｔ６，ｔ８において、図１０のセレクタ３０ｅがフリップフロップ回路１１ｅの出力信号を選択するようにしている。前述のように、実施の形態５では、イネーブル制御信号ＥＮとして低速クロック信号ＣＬＫＳに遅延を与えた信号を用いているため、低速クロック信号ＣＬＫＳと高速クロック信号ＣＬＫＦとの立ち上がりが同期した時刻ｔ２，ｔ４，ｔ６，ｔ８において、イネーブル制御信号ＥＮは必ずＬレベルとなる。
【００８７】
これにより、図１０のフリップフロップ回路１１ｅは、時刻ｔ２，ｔ４，ｔ６，ｔ８において、自己の出力信号を再ループすることになる。その結果、フリップフロップ回路１１ｅは、時刻ｔ２，ｔ４，ｔ６，ｔ８において、インターフェイス信号ＩＦ＿Ｅをサンプリングすることはなくなる。
【００８８】
時刻ｔ２，ｔ４，ｔ６，ｔ８において図１０のセレクタ３０ｅに選択されなかったインターフェイス信号ＩＦ＿Ｅは、高速クロック信号ＣＬＫＦの次の立ち上がり時刻において図１０のセレクタ３０ｅに選択され、フリップフロップ回路１１ｅへ出力される。したがって、フリップフロップ回路１１ｅは、ホールドマージンに余裕のあるタイミングで、インターフェイス信号ＩＦ＿Ｅを受けることができる。
【００８９】
以上のように、実施の形態５によれば、イネーブル信号発生回路２９Ａを取り除き、イネーブル制御信号ＥＮとして低速クロック信号ＣＬＫＳに遅延を与えた信号を用いることによって、実施の形態１での効果に加えて、半導体集積回路１Ｅの回路面積を削減することができる。
【００９０】
［実施の形態６］
図１２は、この発明の実施の形態６による半導体集積回路１Ｆの概略的な構成を示した概略構成図である。
【００９１】
図１２を参照して、実施の形態６の半導体集積回路１Ｆは、高速クロック信号ＣＬＫＦの立ち上がりに同期して動作する高速回路領域１０Ｆと、低速クロック信号ＣＬＫＳの立ち上がりに同期して動作する低速回路領域２０Ｆとを備える。
【００９２】
実施の形態６の半導体集積回路１Ｆは、イネーブル信号発生回路２９Ｂが取り除かれ、イネーブル制御信号ＥＮとして遅延素子４０を介した低速クロック信号ＣＬＫＳを用いている点において、実施の形態２の半導体集積回路１Ｂと異なる。低速クロック信号ＣＬＫＳに対する遅延は、たとえば配線長を長くすることによって与えることも可能である。このとき、遅延素子４０は用いなくても済む。したがって、半導体集積回路１Ｆは、実施の形態２の半導体集積回路１Ｂと比べて、回路面積を削減することができる。
【００９３】
図１３は、この発明の実施の形態６による半導体集積回路１Ｆの回路動作を示したタイミング図である。
【００９４】
図１３を参照して、低速クロック信号ＣＬＫＳは、時刻ｔ１，ｔ４，ｔ７，ｔ１０において立ち下がり、時刻ｔ２，ｔ５，ｔ８，ｔ１１において立ち上がる。高速クロック信号ＣＬＫＦは、立ち上がりが低速クロック信号ＣＬＫＳと同期しており、単位時間あたりの立ち上がり回数が低速クロック信号ＣＬＫＳの８倍となっている。信号ＳＢＫは、時刻ｔ２，ｔ５，ｔ８，ｔ１１において変化する場合、インターフェイス信号ＩＦ＿Ｆは、時刻ｔ３，ｔ６，ｔ９，ｔ１２において変化する。
【００９５】
実施の形態６では、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻ｔ２，ｔ５，ｔ８，ｔ１１において、図１２のセレクタ３０ａがフリップフロップ回路１１ａの出力信号を選択するようにしている。前述のように、実施の形態６では、イネーブル制御信号ＥＮとしてクロック信号ＣＬＫＳに遅延を与えた信号を用いているため、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻ｔ２，ｔ５，ｔ８，ｔ１１において、イネーブル制御信号ＥＮは必ずＬレベルとなる。
【００９６】
これにより、図１２のフリップフロップ回路１１ａは、時刻ｔ２，ｔ５，ｔ８，ｔ１１において、自己の出力信号を再ループすることになり、インターフェイス信号ＩＦ＿Ｆは変化しない。その結果、フリップフロップ回路１１ｅは、高速クロック信号ＣＬＫＦと低速クロック信号ＣＬＫＳとの立ち上がりが同期した時刻ｔ２，ｔ５，ｔ８，ｔ１１において、十分なホールドマージンをもって、インターフェイス信号ＩＦ＿Ｆをサンプリングすることができる。
【００９７】
時刻ｔ２，ｔ５，ｔ８，ｔ１１において図１２のセレクタ３０ａに選択されなかった信号ＳＢＫは、高速クロック信号ＣＬＫＦの次の立ち上がり時刻において図１２のセレクタ３０ａに選択され、フリップフロップ回路１１ａからインターフェース信号ＩＦ＿Ｆとして出力される。このインターフェイス信号ＩＦ＿Ｆは、次の低速クロック信号ＣＬＫＳの立ち上がりでフリップフロップ回路１１ｅにサンプリングされる。
【００９８】
以上のように、実施の形態６によれば、イネーブル信号発生回路２９Ｂを取り除き、イネーブル制御信号ＥＮとして低速クロック信号ＣＬＫＳに遅延を与えた信号を用いることによって、実施の形態２での効果に加えて、半導体集積回路１Ｆの回路面積を削減することができる。
【００９９】
なお、以上の実施の形態では、発明の内容を説明する都合上、フリップフロップ回路の数を限定し、さらに、立ち上がりエッジでサンプリングする、すなわちクロック信号の立ち上がりに同期して動作するものとして説明した。しかしながら、本発明はこれらの限定を受けるものではなく、たとえば、フリップフロップ回路の立ち下がりエッジでサンプリングしてもよい。
【０１００】
また、以上の実施の形態では、発明の内容を説明する都合上、クロック信号を２系統とし、回路領域を２つに限定して説明した。しかしながら、本発明は、これらの限定を受けるものではない。
【０１０１】
また、以上の実施の形態では、発明の内容を説明する都合上、高速クロック信号ＣＬＫＦの単位時間あたりの立ち上がり回数を低速クロック信号ＣＬＫＳの８倍として説明した。しかしながら、本発明は、これらの限定を受けるものではなく、高速クロック信号ＣＬＫＦの周波数が低速クロック信号ＣＬＫＳの周波数より高ければ、本発明は適用可能である。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０３】
【図１】この発明の実施の形態１による半導体集積回路１Ａの概略的な構成を示した概略構成図である。
【図２】イネーブル信号発生回路２９Ａの具体的な回路構成の一例であるイネーブル信号発生回路２９について示した回路図である。
【図３】イネーブル信号発生回路２９Ａの具体的な回路構成の一例であるイネーブル信号発生回路２９の回路動作を示したタイミング図である。
【図４】この発明の実施の形態１による半導体集積回路１Ａの回路動作を示したタイミング図である。
【図５】イネーブル制御信号ＥＮａの他の波形の例であるイネーブル信号ＥＮＡ１〜ＥＮＡ６の波形を示したタイミング図である。
【図６】この発明の実施の形態２による半導体集積回路１Ｂの概略的な構成を示した概略構成図である。
【図７】この発明の実施の形態２による半導体集積回路１Ｂの回路動作を示したタイミング図である。
【図８】この発明の実施の形態３による半導体集積回路１Ｃの概略的な構成を示した概略構成図である。
【図９】この発明の実施の形態４による半導体集積回路１Ｄの概略的な構成を示した概略構成図である。
【図１０】この発明の実施の形態５による半導体集積回路１Ｅの概略的な構成を示した概略構成図である。
【図１１】この発明の実施の形態５による半導体集積回路１Ｅの回路動作を示したタイミング図である。
【図１２】この発明の実施の形態６による半導体集積回路１Ｆの概略的な構成を示した概略構成図である。
【図１３】この発明の実施の形態６による半導体集積回路１Ｆの回路動作を示したタイミング図である。
【符号の説明】
【０１０４】
１０Ａ〜１０Ｆ  高速回路領域、１１ａ〜１１ｈ，１１ｐ〜１１ｓ  フリップフロップ回路、２０Ａ〜２０Ｆ  低速回路領域、２９，２９Ａ〜２９Ｄ  イネーブル信号発生回路、２１，２１ａ〜２１ｃ，２２  組合せ回路、３０ａ〜３０ｅ  セレクタ、２９１  ３ビットカウンタ、２９２  ３ビットフリップフロップ回路、２９３  インクリメンタ、２９４  ＮＡＮＤ回路。
【図１】
2005321856.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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