(57)【要約】【課題】  パリティビットを設けてメモリセルのエラーを救済するためには、相当量のハードウエア増加を覚悟しなければならない。【解決手段】  テスト回路１２はメモリブロック１０のメモリセルに対してハードウエアでテストを実行する。エラーセルが検出されるとき、そのアドレスがエラーアドレス保持部２１に記録される。プロセッサがエラーセルのアドレスにアクセスすると、アドレス比較部３１がこれを検出し、アドレス置換部５１でアドレスを置換することにより、メモリブロック１０のスペア領域に設けられた代替セルへアクセスする。【選択図】        図１
2005141838.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが配置されたメモリブロックと、
前記メモリセルに対するセルフテストを実行するテスト回路と、
前記セルフテストの結果エラーとなったメモリセルを代替する代替セルと、
前記エラーとなったメモリセルに対するアクセスを前記代替セルへのアクセスに切り換える置換回路と、
を内蔵することを特徴とするメモリ装置。
【請求項２】
前記代替セルとして、前記メモリブロック内に設けられたスペア領域のメモリセルを利用することを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記置換回路は、
前記エラーとなったメモリセルのアドレスを記憶するエラーアドレス記憶回路と、
当該エラーとなったメモリセルを代替する代替セルのアドレスを記憶する代替アドレス記憶回路と、
現在アクセスされているアドレスと前記エラーアドレス記憶回路に記憶されたアドレスとを比較する比較回路と、
比較回路によって比較される両アドレスが一致したとき、前記代替アドレス記憶回路に記憶されたアドレスへアクセス先を変更する切換回路と、
を備えることを特徴とする請求項２に記載のメモリ装置。  
【請求項４】
ディスク装置の駆動系を制御するデジタルサーボ回路と、
前記ディスク装置から読みとられたデータを入力して一時的に記憶するメモリ回路と、
前記メモリ回路に記憶されたデータを復号する信号処理回路と、
を内蔵し、前記メモリ回路は、
メモリセルが配置されたメモリブロックと、
前記メモリセルに対するセルフテストを実行するテスト回路と、
前記セルフテストの結果エラーとなったメモリセルを代替する代替セルと、
前記エラーとなったメモリセルに対するアクセスを前記代替セルへのアクセスに切り換える置換回路と、
を備えることを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置とその関連技術に関し、とくに、テスト機能を内蔵したメモリ装置とそのメモリ装置を搭載した集積回路装置に関する。
【背景技術】
【０００２】
近年、システムの構築に大容量のメモリは不可欠である。ユーザはより多様な機能をより高い性能で、しかもよりコンパクトな形態で実現するシステムを求めるため、メモリの大容量化に対する要望は高まるばかりである。しかし、メモリの大容量化に伴い、当然ながらメモリセルの不良または故障の問題が顕著になる。不良または故障のメモリセル（以下これを単に「エラーセル」ともいう）の存在は、システムの異常動作その他不具合の原因となる。
【０００３】
従来、エラーセルの検出のためにパリティチェックが知られている。バリティチェックにおいて、所定のビット長に対して冗長ビットであるパリティビットをどのようにもたせるかにより、エラーセルの検出のみが可能な場合と、検出だけでなく、訂正まで可能な場合がある。例えば特許文献１には、パリティチェックを利用し、冗長化されたメモリにおいて、訂正不可能な事態に陥る前にエラー訂正をする技術が開示されている。
【特許文献１】特開平１０−４９４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パリティチェックによれば、エラーセルの検出や訂正が可能であるが、そのために必要な冗長度は決して低くなく、メモリの大容量化を妨げる要因となる。また、パリティビットの計算に要する時間により、メモリのアクセスタイムが制約される場合もある。本発明はこうした課題に鑑みてなされたものであり、その目的は、大容量化に向くメモリ装置とその関連技術を提供することにある。
【課題を解決するための手段】
【０００５】
本発明のメモリ装置は、メモリセルが配置されたメモリブロックと、前記メモリセルに対するセルフテストを実行するテスト回路と、前記セルフテストの結果エラーとなったメモリセルを代替する代替セルと、前記エラーとなったメモリセルに対するアクセスを前記代替セルへのアクセスに切り換える置換回路とを内蔵する。このメモリ装置は１チップ化されたＬＳＩであってもよい。その場合、そのＬＳＩはメモリ専用であってもよいし、メモリとそれを利用する任意のシステム回路を備えてもよい。
【０００６】
前記代替セルとして、前記メモリブロック内に設けられたスペア領域のメモリセルを利用してもよい。その場合、メモリブロック内に他のメモリセル同様の予備セルを準備すればよく、設計が容易である。この構成によれば、所定のビット長ごとに冗長ビットを必要とするバリティ方式よりも冗長度を下げることができる。
【０００７】
本発明のメモリ装置のある態様では、前記置換回路は、前記エラーとなったメモリセルのアドレスを記憶するエラーアドレス記憶回路と、当該エラーとなったメモリセルを代替する代替セルのアドレスを記憶する代替アドレス記憶回路と、現在アクセスされているアドレスと前記エラーアドレス記憶回路に記憶されたアドレスとを比較する比較回路と、比較回路によって比較される両アドレスが一致したとき、前記代替アドレス記憶回路に記憶されたアドレスへアクセス先を変更する切換回路とを備える。
【０００８】
本発明の別の態様は集積回路装置であり、ディスク装置の駆動系を制御するデジタルサーボ回路と、前記ディスク装置から読みとられたデータを入力して一時的に記憶するメモリ回路と、前記メモリ回路に記憶されたデータを復号する信号処理回路とを内蔵し、前記メモリ回路は、メモリセルが配置されたメモリブロックと、前記メモリセルに対するセルフテストを実行するテスト回路と、前記セルフテストの結果エラーとなったメモリセルを代替する代替セルと、前記エラーとなったメモリセルに対するアクセスを前記代替セルへのアクセスに切り換える置換回路とを備える。ディスク装置から読みとられ、復号されるデータは、画像データまたは音声データである可能性が高く、そうしたデータの記憶にエラーセルが関わると、エラーセルの存在がユーザに知られやすい。そのため、本態様のメモリ回路でエラーセルを置換することは効果的である。
【０００９】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、回路などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１０】
本発明のメモリ装置は大容量化に向く。また、エラーセルを代替セルによって正常なセルとして利用できる。本発明のその他の態様では、このメモリ装置の利点を享受できる。
【発明を実施するための最良の形態】
【００１１】
図１は、実施の形態に係るメモリ装置１００の構成を示す。メモリ装置１００に対してデータのリードライトをする主体を以下「プロセッサ」とよぶ。ここでは、メモリ装置１００だけ、またはメモリ装置１００とプロセッサがひとつの集積回路装置、すなわちＬＳＩとして実装されている。図中、「ＷＤ」はライトデータ、「ＷＥ」はハイでライト、ローでリードを示すコマンド信号、「Ａ」はアドレス、「ＲＤ」はリードデータの総称であり、また、「ＥＡ」はエラーセルのアドレス（単に「エラーアドレス」という）、「ＲＡ」はエラーセルの代替セルのアドレス（以下単に「代替アドレス」ともいう）、「ＭＡ」はメモリアクセス用のアドレス、「ＨＩＴ」は現在アクセス中のアドレスがエラーアドレスに一致したことを示すヒット信号、「ＥＮ」はイネーブル信号をそれぞれ示す。以下、適宜これらの記号によって簡略表記する。
【００１２】
メモリブロック１０は多数のメモリセルを含むＳＲＡＭその他任意のＲＡＭである。図２で後述するが、メモリブロック１０はユーザ領域とスペア領域をもつ。テスト回路１２は、いわゆるＢＩＳＴ（Built In Self Test）用の回路であり、ライト用セレクタ１４はテスト回路１２によってメモリブロック１０へテストデータを書き込むための経路と通常のライトアクセス経路を切り換える。通常のライトアクセスはプロセッサがライトバス２４を用いて実施する。
【００１３】
ライトバス２４は、ＷＤ、Ａ、ＷＥを伝搬する。ライト用メモリバス３０はライト用セレクタ１４とメモリブロック１０を結び、ＷＤ、Ａ、ＷＥを伝搬する。テスト回路１２からテスト用のＷＤ、Ａ、ＷＥがライト用セレクタ１４へ入力され、テスト中であることを示すテスト信号３６も入力される。テスト信号３６がアクティブのとき、テスト回路１２から出力されたＷＤ、Ａ、ＷＥがライト用セレクタ１４を経てメモリブロック１０へ入力される。一方、テスト信号３６がインアクティブのとき、プロセッサからのライトデータがライト用セレクタ１４を経てメモリブロック１０へ入力される。
【００１４】
リードバス２６は、メモリブロック１０からのリードデータＲＤをプロセッサへ返す。テスト回路１２は、ＢＩＳＴの際、このリードデータＲＤを参照する。
【００１５】
エラーアドレス保持部２１はテスト回路１２によるＢＩＳＴの結果判明したエラーアドレスを記憶する。テスト回路１２は、ユーザ領域にてエラーを検出したとき、エラー検出信号３８をパルス信号としてアサートし、この信号がエラーアドレス保持部２１への書込トリガとなる。一方、テスト回路１２は、スペア領域にてテストしたメモリセルが正常であるたびに代替許可信号３９をパルス信号としてアサートし、この信号が代替アドレス保持部４１における代替アドレスの書込トリガとなる。
【００１６】
エラーアドレス保持部２１に記憶されたエラーアドレスはアドレス比較部３１へ出力される。アドレス比較部３１はプロセッサからメモリブロック１０へのアクセスが発生したとき、そのアドレスＡを監視し、エラーアドレスＥＡと一致したとき、「エラーセルへのアクセス発生」を示すヒット信号ＨＩＴをアサートする。イネーブルレジスタ１８はアドレス比較部３１の動作自体を禁止または許可する。動作が禁止されているとき、ヒット信号ＨＩＴはアサートされない。
【００１７】
代替アドレス保持部４１は、エラーセルの代わりを務める代替セルのアドレスを記憶する。代替セルはメモリブロック１０のスペア領域に準備される。ただし、スペア領域自体もＢＩＳＴで検査されるため、その結果に応じてテスト回路１２が正常なセルを代替セルとして代替アドレス保持部４１内に設定する。
【００１８】
アドレス置換部５１は、ヒット信号ＨＩＴがアサートされないとき、１４から入力されたアドレスＡを選択してメモリアクセス用のアドレスＭＡに出力する。一方、ヒット信号ＨＩＴがアサートされたとき、代替アドレス保持部４１から入力された代替アドレスＲＡを選択してＭＡへ出力する。
【００１９】
図２は、メモリブロック１０の内部構成を示す。メモリブロック１０は、ユーザが自由にアクセスできる００００ｈ〜ＦＦＦ７ｈのユーザ領域と、代替セルとして利用すべきメモリセルを置くＦＦＦ８ｈ〜ＦＦＦＦｈの８バイトのスペア領域とを含む。したがって、ここでメモリブロック１０は１６キロバイトである。同図では、１０００ｈのあるビットが故障していたことを示す。このとき、エラーアドレスは１０００ｈとなり、その代替アドレスがスペア領域の中に設定される。
【００２０】
なお、実際のメモリ装置１００には複数のメモリブロック１０が存在してもよく、この実施の形態に係るエラーセルの代替処理は、メモリブロック１０毎になされてもよい。ただし、以下簡単のためにメモリブロック１０はひとつであるとして説明する。
【００２１】
図３は、テスト回路１２の内部構成を示す。ステート管理部１０２はテスト回路１２全体の動作を制御するとともに、テスト中はテスト信号３６をアサートする。ステートは負論理のリセット入力＊ＲＳＴによって初期化され、クロック入力ＣＬＫによって進行する。アドレス生成部１０４、データ生成部１０６、コマンド生成部１０８はそれぞれ、ステート管理部１０２の制御下、ステートごとに必要なアドレス、テストデータ、ライトおよびリードコマンドを発生する。
【００２２】
アドレス生成部１０４はテストのためにインクリメント可能なカウンタ（図示せず）を内蔵する。コンパータ１１０は、テストデータのリード値と期待値を比較し、両者が不一致であればエラーアドレスを検出したとしてエラー検出信号３８をパルス状に出力する。
【００２３】
Ｕ／Ｄカウンタ１１２は初期値がゼロのアップダウンカウンタで、前述の代替許可信号３９がコンパレータ１１０からパルスで出力されるたびにカウントアップされ、逆に、エラー検出信号３８がパルスで出力されるたびにカウントダウンされる。したがって、ユーザ領域のＢＩＳＴ中にＵ／Ｄカウンタ１１２の出力がゼロになると、ちょうどエラーセルの代わりに有効な代替セルをすべて使用し終わったことがわかり、それ以上のエラーセルが検出されたときステート管理部１０２へ通知され、テストが強制終了される。Ｕ／Ｄカウンタ１１２はカウント値をプロセッサから読み出し可能にシステムレジスタとして構成され、プロセッサはテストの結果、さらに修復可能なエラーの数やエラーによる強制終了の有無を知ることができる。テスト回路１２によるテストは例えば以下のステートに従って行うことができる。リードライトテストは、たとえば「５５５５ｈ」と「ＡＡＡＡｈ」の２種類のデータによって行う。
【００２４】
１．スペア領域の全メモリセルに対してテストデータをライト
２．スペア領域の全メモリセルを読み出し、期待値と比較してチェック
３．スペア領域の正常なメモリセルのアドレスを代替アドレスとして登録
４．ユーザ領域の全メモリセルに対してテストデータをライト
５．ユーザ領域の全メモリセルを読み出し、期待値と比較してチェック
６．ユーザ領域のエラーアドレスを記録して代替アドレスに対応付け
７．全ＲＡＭへのＢＩＳＴ終了
８．エラーの数が代替セルの数を超えたら強制終了
【００２５】
図４はエラーアドレス保持部２１の内部構成を示す。エラーアドレス保持部２１は８個のアドレス記録用レジスタ、すなわち第１エラーアドレスレジスタ１２２、第２エラーアドレスレジスタ１２４、・・・第８エラーアドレスレジスタ１３６と、シフトレジスタ１２０をもつ。シフトレジスタ１２０はリセット信号＊ＲＳＴでゼロクリアされ、以降、エラー検出信号３８のパルスが出力されるたびに、最初の出力Ｑ１、二番目の出力Ｑ２と、次のパルスがくるまで順にアクティブになる。第１エラーアドレスレジスタ１２２は最初の出力Ｑ１がアクティブになるエッジでアドレスＡをエラーアドレスＥＡとして書き込む。第２エラーアドレスレジスタ１２４は二番目の出力Ｑ２がアクティブになるエッジでアドレスＡをエラーアドレスＥＡとして書き込む。以下、同様である。第１エラーアドレスレジスタ１２２が保持するエラーアドレスをＥＡ１と表記し、以下、第２エラーアドレスレジスタ１２４のそれをＥＡ２、最後の第８エラーアドレスレジスタ１３６のそれをＥＡ８と表記する。この構成により、テスト回路１２によるテストの結果、リードエラーが出たアドレスをエラーアドレスとして順に記録していくことができる。
【００２６】
なお、第１エラーアドレスレジスタ１２２等に保持されている値が有効であることを示すために、第１エラーアドレスレジスタ１２２等のビット数を多めに設け、記録すべきアドレスのほかに「有効フラグ」を格納してもよい。一例として、第１エラーアドレスレジスタ１２２等も＊ＲＳＴでゼロクリアされる構成とし、シフトレジスタ１２０の出力によって有効なエラーアドレスが記録されるとき、有効フラグに「１」が書き込まれる構成とする。後述のアドレス比較部３１では、有効フラグが「１」の場合に限ってＨＩＴ信号のアサートを許可する。これにより、第１エラーアドレスレジスタ１２２等に有効なエラーアドレスが書き込まれていないとき、アドレスＡと第１エラーアドレスレジスタ１２２等の出力との偶然の一致によるエラーの誤認識を避けることができる。
【００２７】
図５は、アドレス比較部３１の内部構成を示す。第１エラーアドレスレジスタ１２２、第２エラーアドレスレジスタ１２４・・・第８エラーアドレスレジスタ１３６と対応する第１コンパレータ１４２、第２コンパレータ１４４、・・・第８コンパレータ１５６が設けられ、それぞれ、ＥＡ１、ＥＡ２、・・・ＥＡ８と現在プロセッサがアクセス中のアドレスＡとを比較する。イネーブルレジスタ１８によってＢＩＳＴ動作が許可されている必要があるため、イネーブルレジスタ１８の出力ＥＮによって第１コンパレータ１４２等をイネーブルする。第１コンパレータ１４２等がイネーブルのときに限り、入力された両アドレスが一致すればヒット信号ＨＩＴがアサートされる。第１コンパレータ１４２、第２コンパレータ１４４、・・・第８コンパレータ１５６が出力するヒット信号をそれぞれＨＩＴ１、ＨＩＴ２、・・・ＨＩＴ８と表記する。なお、図４の第１エラーアドレスレジスタ１２２等が有効フラグをもつ場合、イネーブルレジスタ１８の出力と有効フラグをアンドしたうえで第１コンパレータ１４２等のイネーブル端子へ入力すればよい。
【００２８】
図６は代替アドレス保持部４１の内部構成を示す。それぞれ有効な代替アドレスをひとつずつ保持する第１アドレスラッチ１６２、第２アドレスラッチ１６４、・・・第８アドレスラッチ１７６が設けられている。これらはそれぞれ４ビットのＤラッチであり、アドレスＡの下位４ビットＡ０〜３を入力Ｄ０〜３で受け、出力Ｑ０〜３へ出力する。出力の下位３ビットはＲＡ０〜２となる。ＲＡ３〜１５はプルアップされ、ＲＡ０〜１５の１６ビットアドレスがアドレス置換部５１へ出力される。
【００２９】
代替アドレスは、ＦＦＦ８ｈ〜ＦＦＦＦｈに限られるため、下位４ビットは「１ｘｘｘ」となる。したがって、ＲＡ３〜１５は「１」で固定できるのでプルアップする。変化するＲＡ０〜２は個別にアドレス置換部５１へ通知する。
【００３０】
第１アドレスラッチ１６２等はリセット端子を有し、まず第１アドレスラッチ１６２のリセット端子には＊ＲＳＴが入力される。第２アドレスラッチ１６４のリセット端子には第１アドレスラッチ１６２の出力Ｑ３、すなわち、第１アドレスラッチ１６２にラッチされた代替アドレスのＡ３が入力される。第１アドレスラッチ１６２にアドレスがラッチされるとき、Ａ３は必ず「１」であるから、第１アドレスラッチ１６２へのアドレスの格納が終了したとき、第２アドレスラッチ１６４がリセット状態から解かれる。そのため、つぎの代替アドレスを第２アドレスラッチ１６４がラッチできるようになる。以降、第８アドレスラッチ１７６に至るまで、それらのリセット端子には、直前のＤラッチの出力Ｑ３が入力され、代替アドレスを順に格納していくことができる。
【００３１】
第１アドレスラッチ１６２のための第１アンドゲート１８２は、代替許可信号３９と第１アドレスラッチ１６２の出力Ｑ３を入力する。第１アドレスラッチ１６２の出力Ｑ３がローのとき、代替許可信号３９がパルス状にアサートされると第１アンドゲート１８２からパルスが出力され、これにより、第１アドレスラッチ１６２がラッチ動作をする。第１アドレスラッチ１６２が代替アドレスをラッチすると、出力Ｑ３がハイになり、以降、ラッチ動作は禁止される。これにより、第１アドレスラッチ１６２は最初に代替許可信号３９がアサートされたときに限り、ラッチ動作をし、最初の有効な代替アドレスを保持しつづける。
【００３２】
第２アドレスラッチ１６４のための第２アンドゲート１８４は、代替許可信号３９と第２アドレスラッチ１６４の出力Ｑ３を入力する。以下同様に、第８アドレスラッチ１７６のための第８アンドゲート１９６は、代替許可信号３９と第８アドレスラッチ１７６の出力Ｑ３を入力する。これらにより、それぞれのＤラッチは、１回にかぎり、自己が記録すべき代替アドレスをラッチすることができる。
【００３３】
図７はアドレス置換部５１の内部構成を示す。アドレス置換部５１はセレクタ２０２とノアゲート２００を含む。ノアゲート２００は８本のＨＩＴ信号がすべてインアクティブのときハイを出力する。セレクタ２０２は、ＨＩＴ１がアクティブのとき第１アドレスラッチ１６２から出力されたＲＡ０〜２を含むＲＡを選択してメモリ用のアドレスＭＡへ出力する。同様に、ＨＩＴ２がアクティブの場合は第２アドレスラッチ１６４から出力されたＲＡ０〜２を含むＲＡを選択してＭＡへ出力する。以下、同様である。いずれのＨＩＴ信号もインアクティブの場合、セレクタ２０２はライト用セレクタ１４から出力されたアドレスＡを選択してＭＡへ出力する。なお、描画の簡単のために、セレクタ２０２へ入力するＲＡを１本の信号として描いているが、実際にはＲＡのビットごとにセレクタ２０２を設けることになる。
【００３４】
この構成により、エラーアドレスと代替アドレスの関連づけがなされる。すなわち、最初にエラーが検出されたアドレスに対しては、最初に登録された代替アドレスが割り振られ、２番目にエラーが検出されたアドレスには２番目に登録された代替アドレスが割り振られる。以下同様である。
【００３５】
以上の構成による動作を説明する。図８はＢＩＳＴの処理手順である。まず、メモリ装置１００に電源が入り、その他ハードウエア的またはソフトウエア的な方法でリセットがかかる（Ｓ１０）。これを契機としてテスト回路１２のステート管理部１０２がステート制御を開始し、まずスペア領域に対するＢＩＳＴがはじまる（Ｓ１２）。ＢＩＳＴ中はテスト信号３６がアサートされるため、ライト用セレクタ１４はテスト回路１２の側を選択する。ＢＩＳＴ中のライト動作では、テスト回路１２からＷＤ、Ａ、ＷＥがメモリブロック１０へ出力される。一方、リード動作では、メモリブロック１０からのリードデータがテスト回路１２のコンパータ１１０へ入力され、エラーの有無がチェックされる。
【００３６】
ＢＩＳＴの詳細手順は前述のとおりで、スペア領域のメモリセルについてテスト結果がＯＫになるたびに代替許可信号３９がアサートされ、代替アドレスが代替アドレス保持部４１に設定され、代替セルが確保されていく（Ｓ１４）。たとえば、スペア領域でＦＦＦ９ｈのみがテストエラーとなった場合、図６の第１アドレスラッチ１６２には「８ｈ」、第２アドレスラッチ１６４には「９ｈ」をスキップして「Ａｈ」が記録され、最後の第８アドレスラッチ１７６は未使用となる。代替許可信号３９がアサートされるたびにＵ／Ｄカウンタ１１２がカウントアップされ、利用可能な代替セルの数が増えていく。
【００３７】
スペア領域のＢＩＳＴが終わるとユーザ領域のＢＩＳＴが開始される（Ｓ１６）。このＢＩＳＴの間、エラーが検出されると（Ｓ１８Ｙ）、Ｕ／Ｄカウンタ１１２の値がカウントダウンされ、その結果、Ｕ／Ｄカウンタ１１２の値がゼロを下回るとエラーの数が代替セルよりも多くなり（Ｓ２０Ｙ）、ＢＩＳＴは強制終了される（Ｓ２６）。エラーの数が代替セル以下であれば（Ｓ２０Ｎ）、エラーアドレス保持部２１に順次エラーアドレスが記録される（Ｓ２２）。ここでユーザ領域のＢＩＳＴが終了条件を満たせば（Ｓ２４Ｙ）ＢＩＳＴが終了し、そうでなければ（Ｓ２４Ｎ）、Ｓ１８に戻ってテストが続けられる。
【００３８】
つぎに、ＢＩＳＴが終わった後の通常動作を説明する。図９は通常動作の手順である。ＢＩＳＴが終わっているため、テスト回路１２は動作せず、ライト用セレクタ１４はライトバス２４の側を選択している。プロセッサからのアクセスがない限り（Ｓ３０Ｎ）、メモリ装置１００は待機状態にある。
【００３９】
プロセッサからアクセスが発生すると（Ｓ３０Ｙ）、アクセス中のアドレスがエラーアドレスか否かがアドレス比較部３１で判定される（Ｓ３２）。エラーアドレスでなければ待機状態にもどり（Ｓ３２Ｎ）、エラーアドレスであればいずれかのヒット信号ＨＩＴがアサートされる。これにより、アサートされたＨＩＴ信号に対応する第１アドレスラッチ１６２〜第８アドレスラッチ１７６のいずれかのＤラッチから代替アドレスＲＡが出力され、これがメモリアドレスＭＡに出力され、メモリブロック１０の代替セルへのアクセスが行われる（Ｓ３４）。以上のアドレス置換処理により、プロセッサは代替セルに対して正しくデータのリードまたはライトを行うことができる。
【００４０】
以上の実施の形態には以下のような利点がある。  
まず、ＢＩＳＴがメモリ装置１００内部のハードウエアで行われるため、テスト時間が短い。また、プロセッサに負荷を掛ける必要がないし、テストのためのプログラムを走らせる必要もない。
【００４１】
つぎに、メモリブロック１０にいくつかの代替セルを準備すれば足りるため、パリティビットを設けてエラー修復まで実施するメモリ装置に比べ、ハードウエアの増加量を極めて低く抑えることができる。
【００４２】
さらに、通常のメモリの出荷テストでは、エラーセルが見つかると、これを強制的に別のセルに置き換え、その置換のためにヒューズや配線を恒久的にカットすることがあるが、その方法では出荷後のエラーに対応できない。実施の形態によれば、出荷後のエラーに対して動的に対応できるため、実効性が高い。逆に、仮に出荷時にエラーセルがあっても、実施の形態では当然これをカバーできるので、従来の方法に比べ劣るところがない。
【００４３】
以上、本発明を実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例や応用例が可能なこと、またそうした変形例等も本発明の範囲にあることは当業者に理解されるところである。そうした変形例等を例示する。
【００４４】
実施の形態では、メモリ装置１００だけ、またはメモリ装置１００とプロセッサがひとつの集積回路装置として実装されているとした。しかし、当然これには自由度があり、図１の任意の構成をＬＳＩの中に入れ、または外部に実装することができる。
【００４５】
実施の形態では、メモリブロック１０を利用する主体を単に「プロセッサ」とした。このプロセッサは例えば表示装置のＣＰＵ（中央処理装置）その他の制御装置であってもよく、その場合、メモリ装置１００を表示メモリとして利用するアプリケーションが考えられる。表示メモリにエラーセルがあると、例えばＬＣＤに表示したときドット抜けが生じるため、ユーザに「不良」と認識されがちである。実施の形態にかかるメモリ装置１００を表示メモリとすれば、エラーセルが修復できるため、たんに表示メモリの不良を回避するだけでなく、ＬＣＤその他表示装置自体の不良を回避することができ、その効果は大きい。
【００４６】
図１０はこうした観点からメモリ装置１００を内蔵するアプリケーションの例である。集積回路装置３００は、デジタルサーボ回路３０２、メモリ装置１００、デジタル信号処理部３０４を有する。デジタルサーボ回路３０２は、ＤＶＤ等のディスク装置の駆動系を制御する。メモリ装置１００は、デジタルサーボ回路３０２によってディスク装置から読みとられたデータを入力して一時的に記憶する。デジタル信号処理部３０４は、メモリ装置１００に記憶された符号化データを復号し、再度メモリ装置１００に表示データとして格納した後、表示系へ出力して再生する。符号化方式はＭＰＥＧその他任意である。メモリ装置１００を表示メモリとして利用するため、前述の効果が得られる。もちろん、出力先はスピーカ等の音声系であってもよい。
【００４７】
なお、ディスク駆動系の回路または表示系の回路を集積回路装置３００に内蔵してもよいし、デジタルサーボ回路３０２またはデジタル信号処理回路３０４を集積回路装置３００の外部に移動しても差し支えない。いずれの構成がベストであるかは、アプリケーション如何である。
【図面の簡単な説明】
【００４８】
【図１】実施の形態に係るメモリ装置の構成を示す図である。
【図２】メモリブロック内の構成を示す図である。
【図３】テスト回路の内部構成を示す図である。
【図４】エラーアドレス保持部の内部構成を示す図である。
【図５】アドレス比較部の内部構成を示す図である。
【図６】代替アドレス保持部の内部構成を示す図である。
【図７】アドレス置換部の内部構成を示す図である。
【図８】実施の形態におけるＢＩＳＴの処理手順を示すフローチャートである。
【図９】実施の形態において、ＢＩＳＴ後の通常動作の手順を示すフローチャートである。
【図１０】別の実施の形態に係る集積回路装置の構成を示す図である。
【符号の説明】
【００４９】
１０  メモリブロック、  １２  テスト回路、  ２１  エラーアドレス保持部、  ３１  アドレス比較部、  ４１  代替アドレス保持部、  ５１  アドレス置換部、  ３００  集積回路装置、  ３０２  デジタルサーボ回路、  ３０４  デジタル信号処理部。
【図１】
2005141838.tif 000003
【図２】
2005141838.tif 000004
【図３】
2005141838.tif 000005
【図４】
2005141838.tif 000006
【図５】
2005141838.tif 000007
【図６】
2005141838.tif 000008
【図７】
2005141838.tif 000009
【図８】
2005141838.tif 000010
【図９】
2005141838.tif 000011
【図１０】
2005141838.tif 000012