(57)【要約】      （修正有）【課題】  高耐圧絶縁ゲート電界効果型半導体装置において、高電流駆動能力を有し、製造しやすく小型にするとともに、静電耐圧の向上を図る。【解決手段】  チャネル形成領域が弱反転あるいは反転時のドレイン耐圧を最大ドレイン印加電圧より小さくした。反転時のドレイン耐圧はスナップバック現象を発生しやすくするためにチャネル長を短くするとともに、ゲート絶縁膜６を薄くした。【選択図】    図３
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【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の表面にお互いに離れて設けられた第２導電型のソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域の表面であるチャネル形成領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ドレイン領域を構成する高濃度ドレイン及び前記チャネル形成領域と前記高濃度ドレイン領域との間に設けられた低濃度ドレイン領域から成るとともに、前記チャネル形成領域が弱反転あるいは反転時の前記高濃度ドレイン領域の耐圧をドレイン印加電圧より低く設定したことを特徴とする高耐圧絶縁ゲート電界効果型半導体装置。
【請求項２】
前記ソース領域から前記低濃度ドレイン領域までの前記チャネル形成領域の長さであるチャネル長を２．５μｍ以下にするとともに、前記ゲート絶縁膜の膜厚を２００Å以下にしたことを特徴とする第１項記載の高耐圧絶縁ゲート電界効果型半導体装置。
【請求項３】
前記半導体領域にの表面に設けられた第１導電型の基板電極領域を前記ソース領域から離して設けたことを特徴とする第１項記載の高耐圧絶縁ゲート電界効果型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧構造の絶縁ゲート電界効果型の半導体装置に関し、特に液晶駆動用、感熱紙抵抗駆動用等のドライバーＩＣに用いる半導体装置に関する。
【背景技術】
【０００２】
例えば、感熱紙タイプのプリンターにおいて、発熱抵抗を駆動するＩＣには図２に示すような構造の高耐圧ＭＯＳトランジスタが用いられている。Ｐ型シリコン単結晶基板１の表面にＮ+型ソース領域４とドレイン領域５が設けられている。高耐圧特性を得るために、ドレイン領域５に接続した低濃度ドレイン領域２１をフィールド絶縁膜７の下に設けている。チャネル形成領域はソース領域４とドレイン領域２１との間の基板１の表面になる。チャネル形成領域のインピーダンスがゲート絶縁膜６を介して設けられたゲート電極によって制御される。
【０００３】
発熱抵抗駆動ＩＣの場合、ドレイン耐圧が３０〜５０Ｖである。従って、ゲート絶縁膜の膜圧は５００〜１５００Åのシリコン酸化膜である。ゲート絶縁膜を薄膜化したＩＣについては、従来我々が開発し、特許に出願している（特開平７−２２６５０５号公報参照）。
【特許文献１】特開平７−２２６５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の高耐圧ＭＯＳトランジスタにおいては、高耐圧特性を得るための低濃度ドレイン領域の拡散深さが浅いために、そこでの抵抗増により大きな電流を流すためには大きな面積のトランジスタが必要であった。また、ドレイン領域２１の抵抗を減らすために濃度を高くするとドレイン耐圧が１０Ｖ以下に低くなってしまった。さらに、別の方法として、低濃度のまま拡散の深さを深くするとドレイン領域２１が横方向にも大きくなり大きなトランジスタになってしまう。
【０００５】
そこで、この発明の目的は、ドレイン領域に１０Ｖ以上の高電圧が印加される高電圧ＭＯＳトランジスタにおいて、小さな面積で大きな電流を流すことができる半導体装置を得ることにある。
【０００６】
さらに、この発明の目的は、簡単な製造方法で安く製造できる半導体装置を得ることにある。
【課題を解決するための手段】
【０００７】
（１）  第１導入型の半導体領域の表面にお互いに離れて設けられた第２導電型のソース領域とドレイン領域と、そのソース領域とドレイン領域の間の半導体領域の表面であるチャネル形成領域の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、ドレイン領域を構成する高濃度ドレイン領域及びチャネル形成領域と高濃度ドレイン領域との間に設けられた低濃度ドレイン領域から成るとともに、チャネル形成領域が弱反転あるいは反転時の高濃度ドレイン領域の耐圧をドレイン印加電圧より低く設定したことを特徴とする高耐圧絶縁ゲート電界効果型半導体装置とした。
【０００８】
（２）  さらに、ソース領域から低濃度ドレイン領域までのチャネル形成領域の長さであるチャネル長を２．５ｕμｍ以下にするとともに、ゲート絶縁膜の膜厚を２００Å以下にしたことを特徴とする１）記載の高耐圧絶縁ゲート電界効果型半導体装置とした。
【０００９】
（３）  さらに、半導体領域の表面に設けられた第１導電型の基板電極領域をソース領域から離して設けたことを特徴とする１）記載の高耐圧絶縁ゲート電界効果型半導体装置とした。
【発明の効果】
【００１０】
本発明の半導体装置は、高耐圧を維持しつつ、高電流駆動能力を有する半導体装置を小面積・低コストで実現できる。さらに、静電気に対しても強くできる。
【発明を実施するための最良の形態】
【００１１】
【実施例】
【００１２】
以下に、本発明の半導体装置の実施例を図面を用いて説明する。
【００１３】
第１図は、本発明の半導体装置の電気特性図である。ＶG＝０Ｖの場合、ドレイン領域に３０Ｖ以上の高電圧が印加される。従って、ＶG＝０Ｖの場合のドレイン耐圧は３０Ｖより大きい約４５Ｖに設定した。ゲート電極に電源電圧である５Ｖが印加された場合には、本発明の半導体装置はチャネル形成領域が反転しＯＮ状態になるとともに、ドレイン耐圧は約２２Ｖ程度まで低下する。半導体装置がＯＮ状態の場合には、ドレイン領域には１ｖより低い電圧しか印加されていない。本発明の半導体装置はＯＮ時の耐圧を、ドライバーＩＣへの最大印加電圧である３０Ｖより小さな値に設定してある。最大印加電圧よりＯＮ時の耐圧を低くすることにより、ＯＮ状態の半導体装置の単位面積当りの抵抗を小さくすることができる。
【００１４】
ＯＮ状態の耐圧を小さくするために以下の手段を具体的に用いた。
（１）  チャネル長を２．５μｍ以下にする。
（２）  ゲート絶縁膜の膜厚を５０Å〜２５０Åと薄くした。
（３）  チャネル形成領域の電極となるＰ+領域をソース領域をソース領域から離れて設けることにより、ソース領域と基板電極間領域との間に抵抗を設けた。
（４）  高耐圧用に設けた低濃度ドレイン領域を選択酸化領域の下に設けたフィールドドープ領域とした。
【００１５】
図３は、本発明の高耐圧絶縁ゲート電界効果型半導体装置のチャネル方向に沿った断面図である。Ｐ型基板１の表面に互いに離れてＮ+型ソース領域とドレイン領域２１および５が形成されている。ドレイン領域は、低濃度ドレイン領域２１と高濃度ドレイン領域５から形成されている。低濃度ドレイン領域２１は、ゲート絶縁膜６の下のチャネル形成領域と高濃度領域５との間に設けられている。ゲート電極８は、ゲート絶縁膜６の上に設けられている。低濃度ドレイン領域２１は、図３の実施例においては、約５０００〜１００００Åの膜厚のフィールド絶縁膜７の下にフィールドドープ領域として設けられている。基板１の電位を与えるためのＰ+型不純物領域１Ａは、ソース領域４と離れて設けられている。
【００１６】
図３に示した本発明の半導体装置において、ＯＮ状態でのドレイン耐圧を最大ドレイン印加電圧である３０Ｖより低くするためにスナップバック現象を用いた。即ち、チャネル長を２．５μｍ  より短くすることにより、ソース領域とチャネル形成領域とドレイン領域とから構成されるＮＰＮ接合トランジスタの電流増巾率を高くした。また、スナップバック現象のトリガーとなる基板電流の発生を多くするために、ゲート絶縁膜の膜厚を最適には１５０〜２００Åにして、チャネル長に沿った電界強度を大きくした。また、基板電流が発生した時は、バイポーラ動作しやすいように、基板電極１Ａとソース領域４とを離れて形成し、各々の間に抵抗値を有する構造とした。
【００１７】
図４は、ソース領域と基板電極との間に抵抗を設けた場合の本発明の半導体装置の電気的等価回路図である。図３に示すように、空間的に離してソース領域と基板電極１Ａとを設けただけでは抵抗Ｒの値は非常に小さい。抵抗値Ｒを大きくするためには、基板電極１Ａのコンタクトサイズを小さくしてもよい。さらに、抵抗値Ｒを大きくするためには、基板表面に拡散抵抗を設けてもよい。
【００１８】
本発明の半導体装置をサーマルヘッドに応用した回路図を図５に記す。加熱用抵抗ＲTは高電圧電源３０Ｖと本発明の高耐圧トランジスタ５１との間に設けられている。高耐圧トランジスタ５１のソース領域はＶss電源に接地されている。従って、高耐圧トランジスタ５１のゲート電極への電圧印加により、加熱用抵抗ＲTへの電流を制御することができる。
【００１９】
本発明の高耐圧トランジスタを含む集積回路５０は、ゲート電極へのゲート電圧を制御するディジタル回路を含み、電源電圧ＶDD（現在は５Ｖ、将来は３Ｖまたは１．５Ｖ）により動作している。集積回路５０は、高耐圧トランジスタ５１のドレイン領域から導いたパッドにより、外部に設けた加熱用抵抗ＲTと電気的に接続している。（図５のＡ）図５に示したようなサーマルヘッドドライバーＩＣは、高耐圧トランジスタのドレイン電極にパッドを会して外部から静電気が印加される。サーマルヘッドドライバーＩＣの場合、出力はＣＭＯＳ出力ではなく、オープンドレイン構造のために静電気に対して弱くなりやすい。本発明の半導体装置においては、ドライバー用のトランジスタのＯＮ時のドレイン耐圧を低くしたために、静電印加時の静電気が容易にＶss側に逃げやすい構造になっている。従って、静電気に対して強いＩＣとすることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体装置の電気特性図である。
【図２】従来の半導体装置の断面図である。
【図３】本発明の半導体装置の断面図である。
【図４】本発明の半導体装置の電気的等価回路図である。
【図５】本発明の半導体装置を用いたサーマルヘッドＩＣの電気回路図である。
【符号の説明】
【００２１】
１  Ｐ型シリコン基板
４  Ｎ+型ソース領域
５  Ｎ+型ドレイン領域
６  ゲート絶縁膜
７  フィールド絶縁膜
８  ゲート電極
２１  フィールドドープ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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