(57)【要約】【課題】負荷変動があった場合でも、安定した電圧を供給できる定電圧電源回路を提供する。【解決手段】制御信号Ｓ１１に応じた安定化された出力電圧Ｖｏｕｔを供給するＰ型ＭＯＳＦＥＴの出力制御用トランジスタＭＰ１と、出力制御用トランジスタＭＰ１の出力電圧を分圧する分圧回路１２と、制御信号Ｓ１１を生成する演算増幅回路１１とを設け、演算増幅回路１１には、分圧回路１２により分圧された出力電圧および参照電圧Ｖｒｅｆの電圧差に応じた制御信号Ｓ１，Ｓ２を生成するＯＴＡと、ゲート接地回路として動作し、カレントミラー回路ＣＭ１とカスコード接続し、ＯＴＡから入力された制御信号Ｓ１を、ミラー位相補償をさせる位相補償用キャパシタＣｃを介して入力された出力制御用トランジスタＭＰ１の出力電圧の変動成分（信号Ｓｃ）を基に増幅し、制御信号Ｓ１１を生成するＭＯＳＦＥＴのトランジスタＭＮ４を設ける。【選択図】図６
2005084869.tif 000002
【特許請求の範囲】
【請求項１】
入力される制御信号に応じた電圧を出力する出力制御用トランジスタと、前記出力制御用トランジスタの出力電圧と参照電圧との差に応じた前記制御信号を生成する制御回路とを有する定電圧電源回路であって、
前記制御回路は、
前記出力電圧を帰還するキャパシタと、
前記キャパシタを介して帰還される電圧と、所定の電圧との差に応じた電流を、前記制御信号に重畳する増幅手段とを含む
定電圧電源回路。
【請求項２】
第１の制御信号に応じた安定化された出力電圧を供給するＰ型ＭＯＳＦＥＴの出力制御用トランジスタと、
前記第１の制御信号を生成する演算増幅回路とを有する定電圧電源回路であって、
前記演算増幅回路は、
出力制御用トランジスタからの出力電圧および参照電圧の電圧差に基づいて第２の制御信号を生成する第１の増幅回路と、
前記第１の増幅回路が生成した第２の制御信号、および位相補償用キャパシタを介して入力された前記出力制御用トランジスタの出力電圧の変動成分に基づいて、当該出力電圧の変動成分を除去させる前記第１の制御信号を生成する第２の増幅回路とを含む
定電圧電源回路。
【請求項３】
ゲートに入力された第１の制御信号に応じた安定化された出力電圧を供給するＰ型ＭＯＳＦＥＴの出力制御用トランジスタと、
前記出力制御用トランジスタの出力電圧を分圧する分圧回路と、
前記第１の制御信号を生成する演算増幅回路とを有し、
前記演算増幅回路は、
前記分圧回路により分圧された出力電圧および参照電圧の電圧差に応じた第２の制御信号を生成する第１の増幅回路と、
ゲート接地回路として動作し、前記第１の増幅回路とカスコード接続し、前記第１の増幅回路から入力された第２の制御信号を、ミラー位相補償をさせる位相補償用キャパシタを介して入力された前記出力制御用トランジスタの出力電圧の変動成分を基に増幅して前記第１の制御信号を生成し、当該第１の制御信号を前記出力制御用トランジスタのゲートに入力するＭＯＳＦＥＴにより構成された第２の増幅回路とを含む
定電圧電源回路。
【請求項４】
前記第２の増幅回路から出力された第１の制御信号をバッファして、前記出力制御用トランジスタのゲートに入力するバッファ回路を有する
請求項３に記載の定電圧電源回路。
【請求項５】
前記定電圧電源回路のミラー容量は、少なくとも、前記出力制御用トランジスタのトランスコンダクタンスおよび出力インピーダンス、前記第２の増幅回路のＭＯＳＦＥＴのトランスコンダクタンスおよび出力インピーダンス、ならびに前記位相補償用キャパシタのキャパシタンスとの積に比例し、
低負荷時や無負荷時に、前記ミラー容量が所定の値以上になり位相余裕が生じるように、前記出力制御用トランジスタのトランスコンダクタンスおよび出力インピーダンス、前記第２の増幅回路のＭＯＳＦＥＴのトランスコンダクタンスおよび出力インピーダンス、ならびに前記位相補償用キャパシタのキャパシタンスが設定されている
請求項３に記載の定電圧電源回路。
【請求項６】
制御信号に応じた安定化された出力電圧を供給するＰ型ＭＯＳＦＥＴの出力制御用トランジスタと、
前記制御信号を生成する演算増幅回路とを有する定電圧電源回路であって、
前記演算増幅回路は、
出力制御用トランジスタからの出力電圧および参照電圧の電圧差に基づいて制御信号を生成する第１の増幅回路と、
位相補償用キャパシタを介して入力された前記出力制御用トランジスタの出力電圧の変動成分に基づいて、当該出力電圧の変動成分を除去させる制御信号を生成する第２の増幅回路とを含み、
前記Ｐ型ＭＯＳＦＥＴの出力制御用トランジスタは、前記第１の増幅回路が生成した制御回路および第２の増幅回路が生成した制御信号に基づいて、安定化された出力電圧を供給する
定電圧電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、負荷変動があった場合でも安定した電圧を供給する定電圧電源回路に関するものである。
【背景技術】
【０００２】
近年、例えば携帯型端末装置等の回路の小型化、高性能化が進み、電源回路にも小型化、高性能化が求められている。
例えば携帯型端末装置等の小型化、低電圧化された電子機器等に安定化した電圧を供給する電源回路（シリーズレギュレータ電源回路）が知られている（例えば、特許文献１参照）。
【特許文献１】特開２０００−２８４８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
例えば、近年の携帯型端末装置等の半導体装置では、通信回路、照明回路、画像処理回路、データ入出力回路等のさまざまな回路が備えられており、それら回路による負荷変動があった場合でも安定した電圧を供給できる定電圧電源回路が望まれている。
【０００４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、負荷変動があった場合でも、安定した電圧を供給できる定電圧電源回路を提供することにある。
【課題を解決するための手段】
【０００５】
前記目的を達成するために、本発明の定電圧電源回路の第１の観点は、入力される制御信号に応じた電圧を出力する出力制御用トランジスタと、前記出力制御用トランジスタの出力電圧と参照電圧との差に応じた前記制御信号を生成する制御回路とを有する定電圧電源回路であって、前記制御回路は、前記出力電圧を帰還するキャパシタと、前記キャパシタを介して帰還される電圧と、所定の電圧との差に応じた電流を、前記制御信号に重畳する増幅手段とを含む。
【０００６】
本発明の第１の観点によれば、増幅手段は、キャパシタを介して帰還される電圧と、所定の電圧との差に応じた電流を制御信号に重畳する。
【０００７】
さらに、前記目的を達成するために、本発明の定電圧電源回路の第２の観点は、第１の制御信号に応じた安定化された出力電圧を供給するＰ型ＭＯＳＦＥＴの出力制御用トランジスタと、前記第１の制御信号を生成する演算増幅回路とを有する定電圧電源回路であって、前記演算増幅回路は、出力制御用トランジスタからの出力電圧および参照電圧の電圧差に基づいて第２の制御信号を生成する第１の増幅回路と、前記第１の増幅回路が生成した第２の制御信号、および位相補償用キャパシタを介して入力された前記出力制御用トランジスタの出力電圧の変動成分に基づいて、当該出力電圧の変動成分を除去させる前記第１の制御信号を生成する第２の増幅回路とを含む。
【０００８】
さらに、前記目的を達成するために、本発明の定電圧電源回路の第３の観点は、ゲートに入力された第１の制御信号に応じた安定化された出力電圧を供給するＰ型ＭＯＳＦＥＴの出力制御用トランジスタと、前記出力制御用トランジスタの出力電圧を分圧する分圧回路と、前記第１の制御信号を生成する演算増幅回路とを有し、前記演算増幅回路は、前記分圧回路により分圧された出力電圧および参照電圧の電圧差に応じた第２の制御信号を生成する第１の増幅回路と、ゲート接地回路として動作し、前記第１の増幅回路とカスコード接続し、前記第１の増幅回路から入力された第２の制御信号を、ミラー位相補償をさせる位相補償用キャパシタを介して入力された前記出力制御用トランジスタの出力電圧の変動成分を基に増幅して前記第１の制御信号を生成し、当該第１の制御信号を前記出力制御用トランジスタのゲートに入力するＭＯＳＦＥＴにより構成された第２の増幅回路とを含む。
【０００９】
さらに、前記目的を達成するために、本発明の定電圧電源回路の第４の観点は、制御信号に応じた安定化された出力電圧を供給するＰ型ＭＯＳＦＥＴの出力制御用トランジスタと、前記制御信号を生成する演算増幅回路とを有する定電圧電源回路であって、前記演算増幅回路は、出力制御用トランジスタからの出力電圧および参照電圧の電圧差に基づいて制御信号を生成する第１の増幅回路と、位相補償用キャパシタを介して入力された前記出力制御用トランジスタの出力電圧の変動成分に基づいて、当該出力電圧の変動成分を除去させる制御信号を生成する第２の増幅回路とを含み、前記Ｐ型ＭＯＳＦＥＴの出力制御用トランジスタは、前記第１の増幅回路が生成した制御回路および第２の増幅回路が生成した制御信号に基づいて、安定化された出力電圧を供給する。
【発明の効果】
【００１０】
本発明によれば、負荷変動があった場合でも、安定した電圧を供給できる定電圧電源回路を提供することができる。
【発明を実施するための最良の形態】
【００１１】
まず、図１〜図５を参照しながら定電圧電源回路を説明し、図６〜図１２を参照しながら本発明に係る定電圧電源回路の一実施形態を説明する。
【００１２】
定電圧電源回路、例えば低ドロップアウトレギュレータ回路は、一般的に出力段にＰ型ＭＯＳＦＥＴ（Metal-oxide semiconductor field-effect transistor ：単にトランジスタとも言う）が用いられ、電源電圧からわずかにドロップした電圧まで出力できる。
しかし、出力段のトランジスタは、負荷の値に応じてコンダクタンスｇｍが変動することから位相補償が難しく、事実上３段アンプになるため不安定となりやすい。
また、出力段にＮ型ＭＯＳＦＥＴを使うレギュレータ回路と比べて、高速な負荷変動に対して過渡応答特性が悪化しやすい。
【００１３】
図１は、定電圧電源回路に係る第１具体例を示す回路図である。
定電圧電源回路１ｅは、例えば図１に示すように、演算増幅回路としてのＯＴＡ（Operational trans conductance amp ）、出力制御用のＰ型ＭＯＳＦＥＴ（単にトランジスタとも言う）ＭＰ１、分圧回路１２、および出力キャパシタ（平滑キャパシタとも言う）Ｃを有する。
【００１４】
出力制御用トランジスタＭＰ１は、ゲートに入力された制御信号に応じた出力電圧を供給する。
また、トランジスタＭＰ１は、例えば負荷部の負荷値に応じてコンダクタンスｇｍが変化する特性を有する。
分圧回路１２は、例えば抵抗素子Ｒ１，Ｒ２を有し、トランジスタＭＰ１の出力電圧を検出する。
【００１５】
ＯＴＡの反転入力端子は、参照電圧が供給される参照電圧端子Ｔｒｅｆに接続され、ＯＴＡの非反転入力端子は直列接続された抵抗素子Ｒ１と抵抗素子Ｒ２間のノードｎ１２に接続され、ＯＴＡの出力端子はトランジスタＭＰ１のゲートに接続されている。
トランジスタＭＰ１のソースは電源電圧ＶＤＤに接続されている。トランジスタＭＰ１のドレインは、直列接続された抵抗素子Ｒ１，Ｒ２を介して基準電位ＧＮＤに接続されている。また、トランジスタＭＰ１のドレインは出力端子Ｔｏに接続されている。
例えば、不図示の参照電圧生成回路により参照電圧が生成され、参照電圧端子Ｔｒｅｆに供給される。
【００１６】
出力端子Ｔｏにはレギュレート動作を安定させる出力キャパシタＣを介して基準電位ＧＮＤが接続され、また出力端子Ｔｏには負荷変動する負荷部ＬＯＡＤを介して基準電位ＧＮＤが接続されている。
出力キャパシタＣは、詳細には容量成分であるキャパシタＣｌｏａｄ、および抵抗成分である等価直列抵抗ＥＳＲ１を有し、それらが出力端子Ｔｏと基準電位ＧＮＤ間に直列接続しているとする。
【００１７】
ＯＴＡは、二つの入力電圧の差に比例した電流を出力する。ＯＴＡは、例えば参照電圧Ｖｒｅｆとノードｎ１２の電圧を等しくさせる制御信号ＳOTA をトランジスタＭＰ１に出力する。トランジスタＭＰ１は、ＯＴＡからの制御信号ＳOTA および電源電圧ＶＤＤに基づいて出力端子Ｔｏに安定化された電圧を供給する。
【００１８】
ＯＴＡは、詳細には例えば、参照電圧端子Ｔｒｅｆの参照電圧Ｖｒｅｆ、および直列接続された抵抗素子Ｒ１，Ｒ２間のノードｎ１２の電圧との電圧差に応じた信号ＳｏｔａをトランジスタＭＰ１に出力する。
例えばＯＴＡは、出力端子Ｔｏの出力電圧Ｖｏｕｔが、数式（１）に示すように制御信号Ｓｏｕｔを出力する。
【００１９】
【数１】
2005084869.tif 000003
【００２０】
上述の定電圧電源回路１ｅでは、出力段にＰ型ＭＯＳトランジスタＭＰ１を用いているために、電源電圧ＶＤＤからわずかにドロップした電圧まで出力することができる。しかし、トランジスタＭＰ１のコンダクタンスｇｍが、負荷部ＬＯＡＤの負荷に応じて変動するので、位相補償が困難である。
また、定電圧電源回路１ｅでは、ＯＴＡおよびトランジスタＭＰ１により実質的に３段アンプ構成になるために、出力電圧Ｖｏｕｔが不安定になりやすい。
また、出力段にＮ型ＭＯＳトランジスタを使う定電圧電源回路と比べて高速な負荷変動に対して過渡応答性が悪化しやすい。
【００２１】
図２は、定電圧電源回路に係る第２具体例を示す回路図である。図３（ａ）は、図２に示した定電圧電源回路の利得（ゲイン）の周波数特性を示す図である。図３（ｂ）は図２に示した定電圧電源回路の位相の周波数特性を示す図である。
図３（ａ）において縦軸はゲインの対数、横軸は周波数の対数を示し、図３（ｂ）において縦軸は位相、横軸は周波数の対数を示す。
【００２２】
図２に示す定電圧電源回路１ｆと第１具体例の定電圧電源回路１ｅとの相違点は、定電圧電源回路1ｆに位相補償用のキャパシタＣｃが設けられている点である。
詳細には、図２に示すように、位相補償用のキャパシタＣｃの一端はＯＴＡの出力端子およびトランジスタＭＰ１のゲートに接続され他端はトランジスタＭＰ１のドレインに接続されている。
定電圧電源回路１ｆでは、例えば位相補償自体は、出力トランジスタＭＰ１のミラー補償を用いて極分離できて十分に位相余裕があるように思われるが、後述する問題点がある。
【００２３】
定電圧電源回路ｆにおいて負荷部ＬＯＡＤが高負荷時ＬＯＡＤＨには、例えば図３（ａ），（ｂ）に示すように、利得（ゲイン）は周波数０〜周波数Ｐ１ａ間で略一定値、本具体例では８０デシベル（ｄＢ）であり、位相は１８０°（度）である。ここで位相とはフィードバック系での入力信号と出力信号の位相差のことである。
周波数Ｐ１ａにおいて第１の極が存在し、周波数Ｐ１ａ付近で位相が１８０°から９０°に減少し、周波数Ｐ１ａ〜Ｐ２ａ間では位相は略９０°、利得は略第１所定値デシベル／デカード（ｄＢ／Ｄｅｃともいう）、本具体例では−２０ｄＢ／Ｄｅｃで減少し、周波数ｆｇ０ａにおいて利得は１（０ｄＢ）である。
周波数Ｐ２ａにおいて第２の極（ポール）が存在し、周波数Ｐ２ａ付近で位相が９０°から０°に減少し、周波数Ｐ２ａより大きい周波数では、利得は第１所定値より小さい略第２所定値ｄＢ／Ｄｅｃで減少する。ここでデカードは１０倍の周波数幅である。
【００２４】
一方、例えば負荷部ＬＯＡＤの負荷が無負荷時や低負荷時ＬＯＡＤＬには、図３（ａ），（ｂ）に示すように、出力段のトランジスタＭＰ１はサブスレショルド領域で動作してしまうため、出力段のトランジスタＭＰ１の利得が低下してしまう。
詳細には、図３（ａ），（ｂ）に示すように利得は周波数０〜周波数Ｐ１ｂには高負荷時よりも利得が低い一定値、本具体例では７０ｄＢであり、位相は１８０°である。
第１の極が周波数Ｐ１ａよりも高い周波数Ｐ１ｂに移動し、周波数Ｐ１ｂ付近で位相が１８０°から９０°に減少し、周波数Ｐ１ｂ〜周波数Ｐ２ｂでは利得は略第１所定値ｄＢ／Ｄｅｃで減少する。
周波数Ｐ２ａよりも低い周波数Ｐ２ｂにおいて第２の極が存在し、周波数Ｐ２ｂ付近で位相が９０°から０°に減少する。周波数Ｐ２ｂより大きい周波数では、利得は第１所定値ｄＢ／Ｄｅｃより小さい略第３所定値ｄＢ／Ｄｅｃで減少し、周波数ｆｇ０ｂにおいて、利得は１（０ｄＢ）である。
【００２５】
本具体例に係る定電圧電源回路１ｆは、上述したように、無負荷時や低負荷時ＬＯＡＤＬでは、ミラー効果は実現できないため、図３（ａ），（ｂ）に示すように位相余裕がなくなり安定性が損なわれる。つまり、高周波数領域の位相が０°の場合には正帰還になり、利得が１以上なので発振してしまい、好ましくない。
【００２６】
図４（ａ）は、図２に示した定電圧電源回路１ｆの利得（ゲイン）の周波数特性を示す図である。図４（ｂ）は図２に示した定電圧電源回路１ｆのＰＳＲＲ（Power Supply Rejection Ratio）の周波数特性を示す図である。
定電圧電源回路１ｆにおいて、出力端子Ｔｏの出力電圧Ｖｏｕｔは、基準電位ＧＮＤを基準としている。一方、出力段のトランジスタＭＰ１のゲート電圧は、電源電圧ＶＤＤを基準にしている。
位相補償用キャパシタＣｃは、トランジスタＭＰ１のゲートおよび出力端子Ｔｏ間に接続されているため、電源電圧ＶＤＤが変動した場合には、高周波領域においてその変動成分（変動信号）が、そのまま出力端子Ｔｏの電圧に影響を与えるため、ＰＳＲＲが悪化する。ここでＰＳＲＲは電源電圧ＶＤＤの変化によって、出力電圧が増減する割合を表す値である。
【００２７】
詳細には、図４（ａ），（ｂ）に示すように周波数０〜周波数Ｐ１までは利得は一定値、本具体例では８０ｄＢ、ＰＳＲＲは一定値、本実施形態では−８０ｄＢである。第１の極の周波数Ｐ１〜第２の極の周波数Ｐ２において利得は一定値、本実施形態では−２０ｄＢ／デカード（Ｄｅｃ）で減少し、ＰＳＲＲは一定値、本実施形態では２０ｄＢ／Ｄｅｃで増加し、第２の極の周波数Ｐ２においてＰＳＲＲは０ｄＢになる。上述したように本具体例に係る定電圧電源回路１ｆでは、第１の極の周波数Ｐ１から高周波数側では急激にＰＳＲＲが悪化する。
【００２８】
図５は、定電圧電源回路に係る第３具体例を示す回路図である。
図５に示した、本具体例に係る定電圧電源回路１ｇと、第１具体例に係る定電圧電源回路１ｅとの相違点は、ＯＴＡ内部に、ミラー補償による位相補償がかけられている点である。第１具体例との相違点のみ説明し、同じ機能の構成要素については説明を省略する。
【００２９】
本具体例に係る定電圧電源回路１ｇは、図５に示すように、ＯＴＡ内部にアンプＡＭＰ、Ｐ型ＭＯＳＦＥＴのトランジスタＭＰ２、Ｎ型ＭＯＳＦＥＴのトランジスタＭＮ３、および位相補償用キャパシタＣｃを有する。
アンプＡＭＰは例えば差動増幅回路であり、反転端子には参照電圧端子Ｔｒｅｆが接続され、非反転端子にはノードｎ１２が接続されている。
アンプＡＭＰは２つの出力端子を有し、一方の出力端子はトランジスタＭＰ２のゲートに接続され、他方の出力端子はトランジスタＭＮ３のゲートに接続されている。トランジスタＭＰ２のソースは電源電圧ＶＤＤに接続され、トランジスタＭＰ２のドレインは、トランジスタＭＮ３のドレインおよびトランジスタＭＰ１のゲートに接続されている。トランジスタＭＮ３のソースは基準電位ＧＮＤに接続されている。
位相補償用キャパシタＣｃの一端は、トランジスタＭＰ２のゲートに接続され、他端はトランジスタＭＰ２，ＭＮ３のドレイン、およびトランジスタＭＰ１のゲートに接続されている。
【００３０】
図５に示した定電圧電源回路１ｇでは、上述したように、例えばＯＴＡ内部にミラー補償による位相補償用キャパシタＣｃが設けられており、また電源電圧ＶＤＤの変動による影響を少なくするために位相補償用キャパシタＣｃの両端は、グランド（ＧＮＤ）基準のノードｎｃ１，ｎｃ２に接続されている。
このため定電圧電源回路１ｇは、第１具体例および第２具体例に係る定電圧電源回路における電源電圧ＶＤＤの変動による影響等の問題点を改善しているが後述する問題点を有する。
【００３１】
例えば、定電圧電源回路１ｇでは負荷部ＬＯＡＤによる負荷変動などの過渡的な変動がある場合には、キャパシタＣｃによる帰還ループが高速に動作しない。
詳細には、例えば図２に示した第２具体例に係る定電圧電源回路１ｆでは、位相補償用キャパシタＣｃが出力端子Ｔｏに接続されていたが、図５に示す定電圧電源回路１ｇでは位相補償用キャパシタＣｃが出力端子Ｔｏに接続されていないために、出力端子Ｔｏの出力電圧Ｖｏｕｔが負荷部ＬＯＡＤによる負荷変動のために変動したとしても、その変動による高周波信号の過渡的な動作は非常に遅くなる。
その結果、高速な負荷変動に対して定電圧電源回路１ｇが追従できず、出力電圧端子Ｔｏに大きなピーク電圧が発生する可能性がある。
【００３２】
本発明に係る定電圧電源回路は、上述した問題点を解決する。以下、本発明に係る定電圧電源回路の一実施形態を図面を参照して詳細に説明する。
図６は、本発明の定電圧電源回路に係る第１実施形態を示す回路図である。
【００３３】
本発明の定電圧電源回路は、入力される制御信号に応じた電圧を出力する出力制御用トランジスタと、出力制御用トランジスタの出力電圧と参照電圧との差に応じた制御信号を生成する制御回路とを有する定電圧電源回路であって、制御回路は、出力電圧を帰還するキャパシタと、キャパシタを介して帰還される電圧と、所定の電圧（一定の電圧）との差に応じた電流を、制御信号に重畳する増幅手段とを含む。
以下、具体的に説明する。
【００３４】
本実施形態に係る定電圧電源回路（低ドロップアウトレギュレータ回路とも言う）１は、例えば図６に示すように、Ｐ型ＭＯＳＦＥＴの出力制御用トランジスタＭＰ１、演算増幅回路１１、分圧回路１２、位相補償用キャパシタＣｃ、および出力キャパシタＣを有する。
演算増幅回路１１は、例えば図６に示すように、ＯＴＡ、カレントミラー回路ＣＭ１〜ＣＭ３、Ｎ型ＭＯＳＦＥＴトランジスタＭＮ４、およびＮ型ＭＯＳＦＥＴトランジスタＭＮ５を有する。分圧回路１２は、例えば直列接続された抵抗素子Ｒ１，Ｒ２を有する。
【００３５】
例えば本実施形態では、トランジスタＭＮ４およびトランジスタＭＮ５を設けたがこの形態に限られるものではない。トランジスタＭＮ５はなくともよい。
このトランジスタＭＮ５はオフセットやゲイン等を考慮すると設けることが好ましい。
【００３６】
例えば、Ｐ型ＭＯＳＦＥＴの出力制御用トランジスタＭＰ１、演算増幅回路１１、分圧回路１２、および位相補償用キャパシタＣｃは、ＩＣ化（半導体基板上に集積化）されている。
【００３７】
出力制御用トランジスタＭＰ１は本発明に係る出力制御用トランジスタに相当し、演算増幅回路１１は本発明に係る演算増幅回路に相当し、ＯＴＡは本発明に係る第１の増幅回路に相当し、トランジスタＭＮ４および／またはトランジスタＭＮ５は本発明に係る第２の増幅回路に相当し、分圧回路１２は本発明に係る分圧回路に相当し、位相補償用キャパシタＣｃは本発明に係る位相補償用キャパシタＣｃに相当する。また、演算増幅回路１１、分圧回路１２、位相補償用キャパシタＣｃ、および出力キャパシタＣは本発明に係る制御回路に相当する。
上述した第１〜第３具体例に係る定電圧電源回路との相違点を中心に説明する。
【００３８】
例えば図６に示すように、ＯＴＡの反転入力端子は参照電圧端子Ｔｒｅｆに接続され、ＯＴＡの非反転入力端子は分圧回路１２内の直列接続された抵抗素子Ｒ１と抵抗素子Ｒ２間のノードｎ１２に接続されている。
例えばＯＴＡは２つの出力端子を有し、一方の出力端子はカレントミラー回路ＣＭ１の入力端子ＩＮ１に接続し、他方の出力端子はカレントミラー回路ＣＭ２の入力端子ＩＮ２に接続されている。カレントミラー回路ＣＭ１の出力端子ＯＵＴ１は、ノードｎｃを介してトランジスタＭＮ４のソースに接続されている。トランジスタＭＮ４のドレインは、ノードｎａを介してトランジスタＭＰ１のゲートに接続されている。
【００３９】
カレントミラー回路ＣＭ２の出力端子ＯＵＴ２は、トランジスタＭＮ５のソースに接続されている。トランジスタＭＮ５のゲートは、トランジスタＭＮ４のゲート、およびバイアス電圧Ｂｉａｓ１が供給されるバイアス電圧端子ＴＢに接続されている。トランジスタＭＮ５のドレインは、カレントミラー回路ＣＭ３の入力端子ＩＮ３に接続され、カレントミラー回路ＣＭ３の出力端子ＯＵＴ３はノードｎａを介してトランジスタＭＰ１のゲートに接続されている。トランジスタＭＰ１のソースは電源電圧ＶＤＤに接続されている。
【００４０】
Ｐ型ＭＯＳトランジスタＭＰ１のドレインは、ノードｎｂを介して出力端子Ｔｏに接続され、また分圧回路１２を介して基準電位ＧＮＤに接続されている。
詳細には、分圧回路１２の内の抵抗素子Ｒ１の一端はＰ型ＭＯＳトランジスタＭＰ１のドレインに接続され、他端はノードｎ１２を介して抵抗素子Ｒ２の一端に接続され、抵抗素子Ｒ２の他端は基準電位ＧＮＤに接続されている。
また、Ｐ型ＭＯＳトランジスタＭＰ１のドレインとＮ型ＭＯＳトランジスタＭＮ４のソース間には、位相補償用キャパシタＣｃが接続されている。位相補償用キャパシタＣｃの両端のノードｎｂ，ｎｃはグランド（ＧＮＤ）基準となっている。
【００４１】
出力端子Ｔｏにはレギュレート動作を安定させる出力キャパシタＣを介して基準電位ＧＮＤが接続され、また出力端子Ｔｏには負荷変動する負荷部ＬＯＡＤを介して基準電位ＧＮＤが接続されている。出力キャパシタＣは、詳細には容量成分である出力キャパシタＣｌｏａｄ、および抵抗成分である等価直列抵抗ＥＳＲ１が直列接続して基準電位ＧＮＤに接続しているとする。
【００４２】
出力制御用トランジスタＭＰ１は、制御信号Ｓ１１に応じた安定化された出力電圧を出力端子Ｔｏに供給する。演算増幅回路１１は、制御信号Ｓ１１を生成する。
詳細には、第１の増幅回路であるＯＴＡは、分圧回路１２により分圧された出力制御用トランジスタＭＰ１からの出力電圧Ｖｏｕｔおよび参照電圧Ｖｒｅｆの電圧差に基づいて制御信号Ｓ１，Ｓ２を生成する。
より具体的には、ＯＴＡは、二つの入力電圧の差に応じた電流を出力する。
例えばＯＴＡは、上述したように出力端子Ｔｏの出力電圧Ｖｏｕｔが、数式（１）に示すように制御を行う。
【００４３】
カレントミラー回路ＣＭ１は、入力された制御信号Ｓ１である電流を所定の電流倍率で電流増幅してトランジスタＭＮ４のソースに出力する。カレントミラー回路ＣＭ２は、入力された制御信号Ｓ２である電流を所定の電流倍率で電流増幅してトランジスタＭＮ５のソースに出力する。
【００４４】
トランジスタＭＮ４，ＭＮ５は、カレントミラー回路ＣＭ１，ＣＭ２を介して入力された、ＯＴＡが生成した制御信号Ｓ１，Ｓ２、および位相補償用キャパシタＣｃを介して入力された出力制御用トランジスタＭＰ１の出力電圧Ｖｏｕｔの変動成分（信号Ｓｃ）に基づいて、当該出力電圧の変動成分を除去させる制御信号Ｓ１１を生成する。
【００４５】
詳細には、トランジスタＭＮ４は、ゲートが端子ＴＢに接続されゲート接地回路として動作し、カレントミラー回路ＣＭ１とカスコード接続し、カレントミラー回路ＣＭ１を介して入力された制御信号Ｓ１を、位相補償用キャパシタＣｃを介して入力された出力制御用トランジスタＭＰ１の出力電圧Ｖｏｕｔの変動成分を基に増幅し、ドレインから信号Ｓ１４をノードｎａを介してトランジスタＭＰ１のゲートに出力する。
【００４６】
また、トランジスタＭＮ５は、ゲートが端子ＴＢに接続されゲート接地回路として動作し、カレントミラー回路ＣＭ２とカスコード接続し、ドレインから信号Ｓ１５をカレントミラー回路ＣＭ３に出力する。カレントミラー回路ＣＭ３では、信号Ｓ１５を所定の電流倍率で電流増幅して、ノードｎａを介してトランジスタＭＰ１のゲートに出力する。
ここでカレントミラー回路ＣＭ１〜ＣＭ３の出力電流は、入力信号の周波数や出力端子の電圧に依存しないことが好ましい。
ここでノードｎａにおいて信号Ｓ１４と信号Ｓ１５とが加算された信号Ｓ１１が、出力制御用トランジスタＭＰ１のゲートに入力される。
出力制御用トランジスタＭＰ１では、制御信号Ｓ１１に応じた出力電圧を出力端子Ｔｏに供給する。
また、負荷変動による出力電圧の変動成分は、位相補償用キャパシタＣｃによる帰還ループによりノードｎｃを介して、トランジスタＭＮ４に入力される。
【００４７】
また定電圧電源回路１の負荷変動特性は、平滑用キャパシタとしてのキャパシタＣｌｏａｄのキャパシタンスにより大きく影響を受ける。このためキャパシタＣｌｏａｄとしては、なるべく大きなキャパシタンスが好ましいが、コスト面や実装面積等の制約により最適なものを設ける。
また、出力端子Ｔｏに接続された負荷部ＬＯＡＤは、無負荷から予め設定された最大電流を引けるようになっている。
【００４８】
上述した定電圧電源回路１のＡＣ特性の近似式は後述する数式より表すことができる。実際には３次以上の伝達関数となるが、簡単な説明のため２次の項まで説明する。
定電圧電源回路１のＡＣ特性の利得（ＧＡＩＮ）は、ＤＣゲインＡ、ＯＴＡのトランスコンダクタンスｇｍ０、トランジスタＭＮ４のトランスコンダクタンスｇｍ１、出力制御用トランジスタＭＰ１のトランスコンダクタンスｇｍ２、ＯＴＡの出力におけるＡＣ的な出力インピーダンスＲｏ０、トランジスタＭＮ４の出力におけるＡＣ的な出力インピーダンスＲｏ１、トランジスタＭＰ１の出力におけるＡＣ的な出力インピーダンスＲｏ２、第１の極（ポール）の周波数Ｐ１、第２の極（ポール）の周波数Ｐ２を基に、数式（２），（３）により導出される。
【００４９】
【数２】
2005084869.tif 000004
【００５０】
【数３】
2005084869.tif 000005
【００５１】
また、第１の極の周波数Ｐ１および第２の極の周波数Ｐ２は位相補償用キャパシタＣｃのキャパシタンスの関数である。
詳細には、主のポールである第１の極の周波数Ｐ１は、位相補償用キャパシタＣｃのキャパシタンスに反比例する。第２の極の周波数Ｐ２は、位相補償用キャパシタＣｃのキャパシタンスに比例する。
出力キャパシタＣのキャパシタンスは、第２の極の周波数Ｐ２に影響を与える。さらに、等価直列抵抗ＥＳＲ１はゼロ点を形成するが、ここでは簡単な説明のためにその影響は無視する。
本実施形態に係る定電圧電源回路１では、十分な位相余裕を持たせるように、位相補償用キャパシタＣｃのキャパシタンスを設定する。
【００５２】
上述した数式については、例えば以下の文献参照。
１．Analog Integrated Circuit Design Chapter 5 : DAVID A. JOHNS & KEN MARTIN  著
２．CMOS Circuit Design, Layout, Simulation Chapter 25: R.Jacob Bakar Harry W.Li David E. Boyce 著
【００５３】
定電圧電源回路１において、位相補償用キャパシタＣｃによるミラー容量Ｃｃａは、少なくとも、出力制御用トランジスタＭＰ１のトランスコンダクタンスｇｍ２および出力インピーダンスＲｏ２、トランジスタＭＮ４のトランスコンダクタンスｇｍ１および出力インピーダンスＲｏ１、ならびに位相補償用キャパシタＣｃのキャパシタンスとの積に比例する。
詳細には、位相補償用キャパシタＣｃによるミラー容量Ｃｃａは、数式（４）により導出される。
【００５４】
【数４】
2005084869.tif 000006
【００５５】
例えば図２に示した第２具体例に係る定電圧電源回路１ｆのミラー容量Ｃｃｂは、数式（５）に示すように導出されるが、定電圧電源回路１のミラー容量は、数式（４）と比べて（ｇｍ１・Ｒｏ１）が乗算されるので、位相補償用キャパシタのキャパシタンスが小さい場合でも、十分にミラー容量が大きい。
【００５６】
【数５】
2005084869.tif 000007
【００５７】
負荷部ＬＯＡＤの負荷が、低負荷や無負荷の場合を説明する。
本実施形態に係る定電圧電源回路１は、低負荷時や無負荷時に、ミラー容量が所定の値以上になり位相余裕が生じるように、出力制御用トランジスタＭＰ１のトランスコンダクタンスｇｍ２および出力インピーダンスＲｏ２、トランジスタＭＮ４のトランスコンダクタンスｇｍ１および出力インピーダンスＲｏ１、ならびに位相補償用キャパシタＣｃのキャパシタンスが設定されている。
【００５８】
詳細には、負荷部ＬＯＡＤの負荷が小さい場合には、出力制御用のトランジスタＭＰ１のトランスコンダクタンスｇｍ２が、非常に小さくなる。このように負荷が小さい場合には、例えば図２に示した定電圧電源回路１ｆにおいて、ミラー容量Ｃｃｂは数式（５）に示すように非常に小さくなり、ミラー容量として成り立たない。
【００５９】
一方、本実施形態に係る定電圧電源回路１において、ミラー容量Ｃｃａは数式（４）に示すようにトランジスタＭＮ４のトランスコンダクタンスｇｍ１の値が大きければミラー容量として成り立つ。
このため本実施形態に係る定電圧電源回路１ではトランジスタＭＮ４のトランスコンダクタンスｇｍ１、およびトランジスタＭＰ１の出力におけるＡＣ的な出力インピーダンスＲｏ１の値を、ミラー容量として成り立つような大きな値に設定することが好ましい。
【００６０】
図７（ａ）は、図６に示した定電圧電源回路の利得（ゲイン）の周波数特性を示す図である。図７（ｂ）は、図６に示した定電圧電源回路の位相の周波数特性を示す図である。図７（ａ）において縦軸はゲインの対数、横軸は周波数の対数を示し、図７（ｂ）において縦軸は位相、横軸は周波数の対数を示す。
図７（ａ），（ｂ）を参照しながら、定電圧電源回路１の極分離について説明する。
【００６１】
一般的に第２の極の周波数Ｐ２は、ミラー容量Ｃｃａに比例する特性があるので、無負荷時や低負荷時ＬＯＡＤＬには出力制御用トランジスタＭＰ１のトランスコンダクタンスｇｍ２の減少により、低周波数側に移動する。
【００６２】
例えば、図２に示した定電圧電源回路１ｆでは、低負荷時には上述したようにミラー容量値Ｃｃｂが非常に小さく、もはやミラー容量の機能としてはたらかないため、図３（ａ）に示すように第２の極の周波数Ｐ２は急激に低周波数側に移動する。この状態は極分離できていない状態であり、位相余裕がなくなり定電圧電源回路１ｆは発振する。
【００６３】
一方、本実施形態に係る定電圧電源回路１では、無負荷時や低負荷時ＬＯＡＤＬには、上述したように第２の極の周波数Ｐ２が小さくなり、ミラー容量値が小さくなるが、数式（４）において（ｇｍ１×Ｒｏ１）の値を十分に大きく設定することにより、ミラー容量値Ｃｃａはミラー容量の機能として十分に大きな値になる。つまり極分離ができており、位相余裕が十分にある。
【００６４】
詳細には、例えば図７（ａ），（ｂ）に示すように、負荷部ＬＯＡＤが高負荷時ＬＯＡＤＨには、利得（ゲイン）は周波数０〜周波数Ｐ１Ｈ間でほぼ一定であり、例えば本実施形態では利得はＡＨデシベル（ｄＢ）であり、位相は１８０°（度）である。
周波数Ｐ１Ｈにおいて第１の極が存在し、周波数Ｐ１Ｈ付近で位相が１８０度から９０に減少し、周波数Ｐ１Ｈ〜Ｐ２Ｈ間では位相は略９０度、利得は略第１の所定値デシベル／デカード（ｄＢ／Ｄｅｃ）で減少する。また周波数ｆｇ０において利得は１（０ｄＢ）である。
周波数Ｐ２Ｈにおいて第２の極が存在し、周波数Ｐ２Ｈ付近で位相が９０°から０°に減少する。
【００６５】
一方、負荷部ＬＯＡＤが無負荷時や低負荷時の場合には、例えば図７（ａ），（ｂ）に示すように、利得は周波数０〜周波数Ｐ１Ｌでは、高負荷時ＬＯＡＤＨよりも利得が低い値で一定であり、例えば本実施形態ではＡＨデシベルよりも低いＡＬデシベルで一定であり、位相は１８０°である。
第１の極が周波数Ｐ１Ｈよりも高い周波数Ｐ１Ｌに移動し、周波数Ｐ１Ｌ付近で位相が１８０°から９０°に減少する。周波数Ｐ１Ｌ〜周波数Ｐ２Ｌでは利得は略第１所定値ｄＢ／デカードで減少する。
周波数Ｐ２Ｈよりも低い周波数Ｐ２Ｌにおいて第２の極が存在し、周波数Ｐ２Ｌ付近で位相が９０°から０°に減少する。周波数Ｐ２Ｌより大きい周波数では利得は第１所定値ｄＢ／デカードより大きい略第３所定値ｄＢ／デカードで減少する。
【００６６】
本実施形態に係る定電圧電源回路１は、定電圧電源回路１ｆと比べて、図３（ａ），（ｂ）、および図７（ａ），（ｂ）に示すように、無負荷時や低負荷時ＬＯＡＤＬの場合に第２の極の周波数Ｐ２の移動量が小さく、ミラー容量があるために位相余裕が十分にあり、高周波数領域においても発振することがなく、周波数特性が改善されている。
【００６７】
図８（ａ）は、図６に示した定電圧電源回路の利得の周波数特性を示す図である。図８（ｂ）は図６に示した定電圧電源回路のＰＳＲＲの周波数特性を示す図である。
図８（ａ），（ｂ）を参照しながら定電圧電源回路１のＰＳＲＲ特性を説明する。
【００６８】
例えば、図２に示した定電圧電源回路１ｆでは、グランド（ＧＮＤ）基準の出力端子Ｔｏから電源電圧基準である出力制御用トランジスタＭＰ１のゲートへ位相補償用キャパシタＣｃにより帰還ループが形成されているため、このキャパシタＣｃは電源電圧ＶＤＤが変動した場合、ハイパスフィルタとして機能するためＰＳＲＲが悪化する。
【００６９】
一方、本実施形態に係る定電圧電源回路１では、出力端子Ｔｏはグランド基準であり、位相補償用キャパシタＣｃの帰還先はカスコード回路のトランジスタＭＮ４のソースであり、このトランジスタＭＮ４のゲート電圧はグランド（ＧＮＤ）基準の電圧に設定されている。
このため、位相補償用キャパシタＣｃの接続先のノードｎｂ，ｎｃはどちらもグランド基準であるので、定電圧電源回路１のＰＳＲＲ特性は、例えば図８（ｂ）に示すように、定電圧電源回路１ｆの図４（ｂ）に示したＰＳＲＲ特性よりも、高周波数領域まで良好である。
【００７０】
詳細には、本実施形態ではＰＳＲＲは、図８（ｂ）に示すように、周波数０〜第１の極の周波数Ｐ１までは一定値、例えば本実施形態では−８０ｄＢであり、さらに第１の極の周波数Ｐ１よりも高く、第２の極の周波数Ｐ２よりも小さい周波数ｆｐｓまでは略一定値（−８０ｄＢ）である。その周波数ｆｐｓより高い周波数領域においてＰＳＲＲは増加し、第２の極の周波数Ｐ２では０ｄＢよりも小さい値、本実施形態では略−４０ｄＢであり、より高周波数領域ではさらにＰＳＲＲは増加し、ＰＳＲＲ特性が改善されている。
【００７１】
図９は、負荷変動時の定電圧電源回路の動作を説明するための図である。図９（ａ）は出力電流の時間変化を示す図である。図９（ｂ）は図９（ａ）に示した出力電流の時間変化がある場合の定電圧電源回路の出力電圧の時間変化を示す図である。
図９を参照しながら、定電圧電源回路に負荷変動時の動作を説明する。負荷変動時には、上述したようにＡＣ特性の数式は成り立たないため、定性的に定電圧電源回路１の動作を説明する。
【００７２】
例えば負荷変動により、定電圧電源回路からの出力電流が変動した場合、例えば図９（ａ）に示すように、出力電流Ｉｃが時間ｔ０〜ｔ１まで最小電流値Ｉｍｉｎ、時間ｔ１〜ｔ２で電流値Ｉｍｉｎから最大負荷電流値Ｉｍａｘ、例えば本実施形態では５０ｍＡまで増加し、時間ｔ２〜ｔ３まで最大負荷電流値Ｉｍａｘ、時間ｔ３〜ｔ４で電流値がＩｍａｘからＩｍｉｎまで減少し、その後最小電流値Ｉｍｉｎであるように変動した場合の動作を説明する。
【００７３】
本実施形態に係る定電圧電源回路１は、時間ｔ０〜ｔ１において負荷変動がない場合には、図９（ｂ）の電圧曲線Ｌ１に示すように、設定電圧Ｖｎ、例えば本実施形態では３．００ボルト（Ｖ）の一定の出力電圧を負荷部ＬＯＡＤに供給する。
時間ｔ１〜ｔ２において、負荷変動により出力電流ＩｍｉｎからＩｍａｘまで増加すると、その変動による高周波信号（変動成分）が位相補償用キャパシタＣｃを介して、カスコード接続されたトランジスタＭＮ４に入力される。それによりトランジスタＭＮ４のゲート電圧が、出力電圧の変動に応じて変化する。
【００７４】
このとき、Ｎ型ＭＯＳトランジスタＭＮ４は、ゲート接地回路として動作し、高速にその信号に応じて信号Ｓ１を増幅して、ノードｎａつまり出力制御用トランジスタＭＰ１のゲートに入力する。
その結果、ノードｎｂ，位相補償用キャパシタＣｃ，Ｎ型ＭＯＳトランジスタＭＮ４，ノードｎａ，およびＰ型ＭＯＳトランジスタＭＰ１により形成される帰還ループでは、高速にその信号を増幅して出力電圧Ｖｏｕｔの変動を除去する。
【００７５】
詳細には、時間ｔ１〜ｔ２において、例えば本実施形態では電圧曲線Ｌ１に示すように、出力電圧Ｖｏｕｔが３．００Ｖから２．９８Ｖまで減少した後（時間ｔ１〜ｔ２１）、高速に設定電圧Ｖｎまで増加する（時間ｔ２１〜ｔ２２）。
時間ｔ３〜ｔ４において、負荷変動により出力電流ＩｍａｘからＩｍｉｎまで減少すると同様に、その変動による高周波の信号が位相補償用キャパシタＣｃを介して、カスコード接続されたＮ型ＭＯＳトランジスタＭＮ４に入力される。
【００７６】
それにより、トランジスタＭＮ４のゲート電圧が、出力電圧の変動に応じて変化し、Ｎ型ＭＯＳトランジスタＭＮ４は、ゲート接地回路として動作し、高速にその信号を増幅して、ノードｎａつまりＰ型ＭＯＳトランジスタＭＰ１のゲートにし、帰還ループでは、高速にその信号を増幅して電圧変動を抑える。詳細には、電圧曲線Ｌ１に示すように、出力電圧Ｖｏｕｔが３．００Ｖから３．０２Ｖまで増加した後（時間ｔ３〜ｔ３１）、高速に設定電圧Ｖｎまで減少する（時間ｔ３１〜ｔ４１）。
【００７７】
例えば、図２に示した定電圧電源回路１ｆでは、負荷部ＬＯＡＤの負荷変動によりキャパシタＣｃを介して、その変動による信号（変動成分）が出力制御用トランジスタＭＰ１のゲートに入力されるが、無負荷時には出力制御用トランジスタＭＰ１のトランスコンダクタンスｇｍ２の値が小さいために、出力電圧Ｖｏｕｔの変動の度合いが大きい。また、定電圧電源回路１ｆでは、カスコード段による増幅がないために、出力制御用トランジスタＭＰ１のゲートを駆動する能力が低く、出力電圧変動特性の悪化の原因となる。
【００７８】
詳細には、定電圧電源回路１ｆでは、時間ｔ１〜ｔ２の出力電流の変動により、例えば図９（ｂ）の電圧曲線Ｌ１ｆに示すように、設定電圧Ｖｎである３．００ボルトから略２．９７Ｖまで減少した後（時間ｔ１〜ｔ２３）、緩やかに設定電圧Ｖｎまで増加する（時間ｔ２３〜ｔ２４）。その後、時間ｔ３〜ｔ４の出力電流の変動により、電圧曲線Ｌ１ｆに示すように、出力電圧Ｖｏｕｔが３．００Ｖから略３．０３Ｖまで増加した後（時間ｔ３〜ｔ３２）、緩やかに設定電圧Ｖｎまで減少する（時間ｔ３２〜ｔ４２）。
【００７９】
例えば、図５に示した定電圧電源回路１ｇでは、出力電圧端子Ｔｏｕｔから、キャパシタＣｃによる帰還ループが設けられていないために、図９（ｂ）の電圧曲線Ｌ１ｇに示すように、出力電圧変動特性は悪い。
詳細には、定電圧電源回路１ｇでは、時間ｔ１〜ｔ２の出力電流の変動により、例えば図９（ｂ）の電圧曲線Ｌ１ｇに示すように、設定電圧Ｖｎである３．００ボルトから略２．９５Ｖまで減少した後（時間ｔ１〜ｔ２５）、緩やかに設定電圧Ｖｎまで増加する（時間ｔ２５〜ｔ２６）。
その後、時間ｔ３〜ｔ４の出力電流の変動により、電圧曲線Ｌ１ｇに示すように、出力電圧Ｖｏｕｔが３．００Ｖから略３．０５Ｖまで増加した後（時間ｔ３〜ｔ３３）、緩やかに設定電圧Ｖｎまで減少する（時間ｔ３３〜ｔ４３）。
【００８０】
以上説明したように、ゲートに入力された制御信号Ｓ１１に応じた安定化された出力電圧Ｖｏｕｔを供給するＰ型ＭＯＳＦＥＴの出力制御用トランジスタＭＰ１と、出力制御用トランジスタＭＰ１の出力電圧を分圧する分圧回路１２と、制御信号Ｓ１１を生成する演算増幅回路１１とを設け、演算増幅回路１１には、分圧回路１２により分圧された出力電圧および参照電圧Ｖｒｅｆの電圧差に応じた制御信号Ｓ１，Ｓ２を生成するＯＴＡと、ゲート接地回路として動作し、ＯＴＡとカスコード接続し、ＯＴＡから入力された制御信号Ｓ１を、ミラー位相補償をさせる位相補償用キャパシタＣｃを介して入力された出力制御用トランジスタＭＰ１の出力電圧の変動成分（信号Ｓｃ）を基に増幅するＭＯＳＦＥＴのトランジスタＭＮ４と、ＯＴＡから入力された制御信号Ｓ２から信号Ｓ１５を生成するトランジスタＭＮ５とを設け、ノードｎａにて信号Ｓ１４，Ｓ１５が加算されて、出力電圧Ｖｏｕｔの変動成分を除去させる制御信号Ｓ１１として出力制御用トランジスタＭＰ１のゲートに入力されるので、負荷変動があった場合でも、安定した出力電圧Ｖｏｕｔを供給できる。
【００８１】
また、出力端子Ｔｏから、演算増幅回路１１内のカスコード化されたグランド基準のノードｎｃへ、キャパシタＣｃによるミラー位相補償を施して、回路へ極分離を伴う位相補償を行うことにより、電源電圧ＶＤＤが変動した場合であっても、出力電圧Ｖｏｕｔが高速に安定化する。
また、位相補償キャパシタＣｃによるロールオフが起こらないために、高周波領域において高ＰＳＲＲ特性を実現することができる。
【００８２】
無負荷時や低負荷時ＬＯＡＤＬにおいて、出力制御用トランジスタＭＰ１の利得が非常に低下した場合であっても、演算増幅回路１１内部のカスコード接続されたＭＯＳトランジスタＭＮ４の利得（ゲイン）を上げることで、ノードｎｂ，位相補償用キャパシタＣｃ，Ｎ型ＭＯＳトランジスタＭＮ４，ノードｎａ，およびＰ型ＭＯＳトランジスタＭＰ１により形成される帰還ループでのゲインを高めたので、十分な位相余裕を実現することができる。
【００８３】
また、位相補償用のキャパシタＣｃを設けたことにより、急激な負荷変動による出力電圧Ｖｏｕｔの変動が起こった場合であっても、キャパシタＣｃにより高周波の変動成分（信号Ｓｃ）がカスコード部のトランジスタＭＮ４のソースに入力され、トランジスタＭＮ４がゲート接地回路として動作するので、帰還ループが高速に動作して、負荷変動特性の過渡応答性能が向上する。
【００８４】
また、本発明に係る定電圧電源回路１のミラー容量は、例えば数式（４）に示すように、位相補償用キャパシタＣｃのキャパシタと、出力制御用トランジスタＭＰ１のトランスコンダクタンスｇｍ２とインピーダンスＲｏ２、およびトランジスタＭＮ４のトランスコンダクタンスｇｍ１とインピーダンスＲｏ１の積であり、例えば図２に示した定電圧電源回路１ｆの数式（５）に示したミラー容量と比べて、トランジスタＭＮ４に係る（ｇｍ１・Ｒｏ１）が積で作用する。このためトランスコンダクタンスｇｍ１およびインダクタンスＲｏ１を所定の大きさより大きく設定すれば、キャパシタンスの小さい位相補償用キャパシタＣｃであっても、良好なＰＳＲＲ周波数特性の定電圧電源回路を提供することができる。
【００８５】
また、一般的な定電圧電源回路では、無負荷時や低負荷時ＬＯＡＤＬには、ミラー容量が小さくなり発振等が生じて不安定になるが、本実施形態に係る定電圧電源回路１では、出力制御用トランジスタＭＰ１がサブスレッショルド領域で動作したとしても、トランジスタＭＮ４による十分なゲインにより十分なミラー容量を得ることができ、高周波数領域まで安定した周波数特性を得ることができる。また、このため最低動作電流を設定することなく回路を使用することができる。
【００８６】
また、定電圧電源回路１では、位相補償用キャパシタＣｃによりＰＳＲＲ特性に影響を与えないために、高周波領域においても良好なＰＳＲＲを実現することができる。例えば携帯型電話や携帯型通信装置等の通信装置では、ＰＳＲＲ特性に厳しい制約があるが、本実施形態に係る定電圧電源回路１を採用すれば、ＰＳＲＲ特性の良好な安定化した出力電圧を提供することができる。
【００８７】
また、定電圧電源回路１では、負荷部ＬＯＡＤ、例えば通信回路、照明回路、画像処理回路、データ入出力回路等による急激な負荷変動が発生した場合であっても、過渡的なレギュレート動作に対して、ＯＴＡによる信号Ｓ１を、位相補償用キャパシタＣｃによる高速な帰還ループを介して出力電圧の変動成（信号ｓｃ）を基に、カスコード接続され、ゲート接地回路として機能するトランジスタＭＮ４が増幅するので、負荷変動特性が良好である。
【００８８】
また、定電圧電源回路１は、上述したように良好な負荷変動特性を有するので、出力キャパシタＣのキャパシタンスを低減することができる。
例えば、本実施形態に係る定電圧電源回路１を、携帯型電話や携帯型通信装置等の通信装置に採用した場合、実装面積の低減化、出力キャパシタＣのキャパシタンスの低減化を行うことができ、さらにコスト削減にもなる。
【００８９】
図１０は、本発明の定電圧電源回路に係る第２実施形態の回路図である。
本実施形態に係る定電圧電源回路１ａは、第１実施形態に係る定電圧電源回路１と比べて、例えば図１０に示すように、ＯＴＡの出力と、出力制御用トランジスタＭＰ１との間にアナログバッファ回路Ｂｕｆを設けた点である。詳細には、アナログバッファ回路Ｂｕｆは、ノードｎａと出力トランジスタＭＰ１の間に設ける。
アナログバッファ回路Ｂｕｆは、本発明に係るバッファ回路に相当する。
第１実施形態に係る定電圧電源回路１と同一機能の構成要素については説明を省略し、相違点のみ説明する。
【００９０】
本実施形態に係るアナログバッファ回路Ｂｕｆは、ソースフォロア等を用いて高速動作を行わせる。このため、アナログバッファ回路Ｂｕｆは例えば数式（２）における第２の極の周波数Ｐ２よりも帯域が高く設定されている。これにより第１実施形態に係る定電圧電源回路１に、新たにアナログバッファ回路Ｂｕｆを設けてもＡＣ特性に影響を与えることがない。
本実施形態に係る定電圧電源回路１ａでは、アナログバッファ回路Ｂｕｆにより、駆動能力を高めているために出力トランジスタＭＰ１のゲート電圧を、高速に駆動することができるために、第１実施形態に係る定電圧電源回路１と比べて出力電圧変動特性がさらに向上する。
また、定電圧電源回路１ａでは、第１実施形態に係る定電圧電源回路１と比べて、過渡応答特性が改善されたため、出力キャパシタＣｌｏａｄのキャパシタンスを削減することができる。
【００９１】
図１１は、本発明の定電圧電源回路に係る第３実施形態の回路図である。
第３実施形態に係る定電圧電源回路１ｂは、第２実施形態に係る定電圧電源回路１ａの各構成要素をより具体的な回路により構成した点である。
【００９２】
詳細には、カレントミラー回路ＣＭ１は、Ｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２を有する。
Ｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲートは共通に、トランジスタＭＮ１２のドレインおよびＰ型ＭＯＳトランジスタＭＰ６１のドレインに接続されている。
Ｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２のソースは共通に、基準電位ＧＮＤに接続されている。
Ｎ型ＭＯＳトランジスタＭＮ１１のドレインは、位相補償用キャパシタＣｃおよびＮ型ＭＯＳトランジスタＭＮ４のソースに接続されている。
【００９３】
カレントミラー回路ＣＭ２は、Ｎ型ＭＯＳトランジスタＭＮ２１，ＭＮ２２を有する。
Ｎ型ＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲートは共通に、トランジスタＭＮ２２のドレインおよびＰ型ＭＯＳトランジスタＭＰ６２のドレインに接続されている。
Ｎ型ＭＯＳトランジスタＭＮ２１，ＭＮ２２のソースは共通に、基準電位ＧＮＤに接続されている。
Ｎ型ＭＯＳトランジスタＭＮ２１のドレインは、Ｎ型ＭＯＳトランジスタＭＮ５のソースに接続されている。
【００９４】
カレントミラー回路ＣＭ３は、Ｐ型ＭＯＳトランジスタＭＰ３１、およびＰ型ＭＯＳトランジスタＭＰ３２を有する。
トランジスタＭＰ３１，ＭＰ３２のソースは共通に電源電圧ＶＤＤに接続されている。
トランジスタＭＰ３１，ＭＰ３２のゲートは共通に、トランジスタＭＰ３２のドレインに接続されている。トランジスタＭＰ３２のドレインは、トランジスタＭＮ５のドレインに接続されている。
トランジスタＭＮ３１のドレインは、ノードＮａを介してバッファ回路ＢｕｆのトランジスタＭＰ７のゲート、およびトランジスタＭＮ４のドレインに接続されている。
【００９５】
差動増幅回路（アンプ）としてのＯＴＡは、例えば差動対としてのＰ型ＭＯＳトランジスタＭＰ６１，ＭＰ６２、および定電流源Ｉｂｉａｓ１を有する。
定電流源Ｉｂｉａｓ１の入力端は電源電圧ＶＤＤに接続されている。定電流源Ｉｂｉａｓ１の出力端はトランジスタＭＰ６１，ＭＰ６２のソースに共通に接続されている。
トランジスタＭＰ６１のドレインはカレントミラー回路ＣＭ１のトランジスタＭＮ１１，ＭＮ１２のゲートに接続されている。トランジスタＭＰ６２のドレインはカレントミラー回路ＣＭ２のトランジスタＭＮ２１，ＭＮ２２のゲートに接続されている。
【００９６】
バッファ回路Ｂｕｆは、定電流源Ｉｂｉａｓ２およびＰ型ＭＯＳトランジスタＭＰ７を有する。
定電流源Ｉｂｉａｓ２の入力端は電源電圧ＶＤＤに接続され、定電流源Ｉｂｉａｓ２の出力端はＰ型ＭＯＳトランジスタＭＰ７のソースおよびトランジスタＭＰ１のゲートに接続されている。
トランジスタＭＰ７のゲートはノードｎａに接続されている。トランジスタＭＰ７のドレインは基準電位ＧＮＤに接続されている。
【００９７】
各構成要素の機能および作用は、第１実施形態に係る定電圧電源回路１および第２実施形態に係る定電圧電源回路１ａと同様なので説明を省略する。
【００９８】
図１２は、本発明の定電圧電源回路に係る第４実施形態の回路図である。
本実施形態に係る定電圧電源回路１ｃは、例えば図１２に示すように、Ｐ型ＭＯＳＦＥＴ（トランジスタともいう）ＭＰ１、演算増幅回路１１、分圧回路１２、位相補償用キャパシタＣｃ、および平滑化用キャパシタＣを有する。
演算増幅回路１１は、第１の増幅回路１１１および第２の増幅回路１１２を有する。
第１の増幅回路１１１は本発明の第１の増幅回路１１１に相当し、第２の増幅回路１１２は本発明に係る第２の増幅回路に相当する。
【００９９】
本実施形態に係る定電圧電源回路１ｃは、第１実施形態に係る定電圧電源回路１と略同じ構成である。
定電圧電源回路１ｃの第１の増幅回路１１１は、第１実施形態に係る定電圧電源回路１のＯＴＡと略同様の機能を有する。つまり、第１の増幅回路１１１は、分圧回路１２により分圧された出力制御用トランジスタＭＰ１からの出力電圧Ｖｏｕｔおよび参照電圧Ｖｒｅｆの電圧差に基づいて制御信号Ｓ１，Ｓ２を生成する。
【０１００】
定電圧電源回路１ｃの第２の増幅回路１１２は、第１実施形態に係る定電圧電源回路１のトランジスタＭＮ４，ＭＮ５、およびカレントミラー回路ＣＭ１〜ＣＭ３と同等の機能を有する。
つまり、第２の増幅回路１１２は、第１の増幅回路１１１が生成した制御信号Ｓ１，Ｓ２、および位相補償用キャパシタを介して入力された出力制御用トランジスタＭＰ１の出力電圧の変動成分（信号Ｓｃ）に基づいて、当該出力電圧の変動成分を除去させる制御信号Ｓ１１を生成し、出力制御用トランジスタＭＰ１のゲートに出力する。
その他の機能および作用は、第１実施形態と同じ機能および作用なので説明を省略する。
【０１０１】
なお、本発明は本実施の形態に限られるものではなく、任意好適な種々の改変が可能である。
本実施形態では、第１の増幅回路は、出力制御用トランジスタＭＰ１からの出力電圧Ｖｏｕｔおよび参照電圧Ｖｒｅｆの電圧差に基づいて制御信号Ｓ１，Ｓ２を生成し、第２の増幅回路は、第１の増幅回路が生成した制御信号Ｓ１、Ｓ２、および位相補償用キャパシタＣｃを介して入力された出力制御用トランジスタＭＰ１の出力電圧の変動成分（信号Ｓｃ）に基づいて、出力電圧の変動成分を除去させる制御信号Ｓ１１を生成し、出力トランジスタＭＰ１のゲートに出力したが、この形態に限られるものではない。
【０１０２】
例えば、第１の増幅回路１１１は、出力制御用トランジスタＭＰ１からの出力電圧Ｖｏｕｔおよび参照電圧Ｖｒｅｆの電圧差に基づいて制御信号Ｓ１を生成し、第２の増幅回路は、位相補償用キャパシタＣｃを介して入力された出力制御用トランジスタＭＰ１の出力電圧の変動成分（信号Ｓｃ）に基づいて、グランド基準で所定のバイアスがかかった状態で信号Ｓｃを増幅して、出力電圧の変動成分を除去させる制御信号Ｓ１１を生成し、出力トランジスタＭＰ１は、第１の増幅回路１１１が生成した制御回路Ｓ１、および第２の増幅回路１１２が生成した制御信号Ｓ１１に基づいて、安定化された出力電圧Ｖｏｕｔを出力端子Ｔｏに出力してもよい。
【０１０３】
例えば、特開２０００−２８４８４３号公報に開示されているシリーズレギュレータ回路では、低負荷時には安定性はあるが、電源電圧ＶＤＤの変動の高周波領域ではＰＳＲＲが悪化する。また出力電圧を高速に帰還する帰還路（ループ）がないために、つまり本発明に係る定電圧電源回路と異なり、出力端子に位相補償用キャパシタＣｃが接続されていないために負荷部の高速な負荷変動に対して、定電圧動作が追従できないという欠点がある。つまり、このシリーズレギュレータ回路では、高周波数領域における過渡応答と、高周波数領域でのＰＳＲＲ特性が改善できない。
本発明に係る定電圧電源回路では、位相補償用キャパシタＣｃによる帰還ループとトランジスタＭＮ４による第２の増幅回路を設けたことにより、高性能な、高周波数領域における過渡応答と、高周波数領域でのＰＳＲＲ特性とを実現することができる。
【産業上の利用可能性】
【０１０４】
本発明に係る定電圧電源回路は、負荷変動があった場合でも安定化された電圧を供給できるので、例えば携帯型の通信装置や情報処理装置等に適用できる。
【図面の簡単な説明】
【０１０５】
【図１】定電圧電源回路に係る第１具体例を示す回路図である。
【図２】定電圧電源回路に係る第２具体例を示す回路図である。
【図３】図２に示した定電圧電源回路の周波数特性を説明するための図である。（ａ）は、図２に示した定電圧電源回路の利得（ゲイン）の周波数特性を示す図である。（ｂ）は図２に示した定電圧電源回路の位相の周波数特性を示す図である。
【図４】図２に示した定電圧電源回路の周波数特性を説明するための図である。（ａ）は、図２に示した定電圧電源回路の利得（ゲイン）の周波数特性を示す図である。（ｂ）は図２に示した定電圧電源回路のＰＳＲＲの周波数特性を示す図である。
【図５】定電圧電源回路に係る第３具体例を示す回路図である。
【図６】本発明の定電圧電源回路に係る第１実施形態を示す回路図である。
【図７】図６に示した定電圧電源回路の周波数特性を説明するための図である。（ａ）は図６に示した定電圧電源回路の利得（ゲイン）の周波数特性を示す図である。（ｂ）は図６に示した定電圧電源回路の位相の周波数特性を示す図である。
【図８】図６に示した定電圧電源回路の周波数特性を説明するための図である。（ａ）は図６に示した定電圧電源回路の利得の周波数特性を示す図である。（ｂ）は図６に示した定電圧電源回路のＰＳＲＲの周波数特性を示す図である。
【図９】負荷変動時の定電圧電源回路の動作を説明するための図である。（ａ）は出力電流の時間変化を示す図である。（ｂ）は（ａ）に示した出力電流の時間変化がある場合の定電圧電源回路の出力電圧の時間変化を示す図である。
【図１０】本発明の定電圧電源回路に係る第２実施形態の回路図である。
【図１１】本発明の定電圧電源回路に係る第３実施形態の回路図である。
【図１２】本発明の定電圧電源回路に係る第４実施形態の回路図である。
【符号の説明】
【０１０６】
１，１ａ，１ｂ，１ｃ，１ｄ…定電圧電源回路、１２…分圧回路、ｇｍ０，ｇｍ１，ｇｍ２…トランスコンダクタンス、ｎａ，ｎｂ，ｎ１２…ノード、ＡＭＰ…アンプ、Ｂｕｆ…バッファ回路、Ｃ…キャパシタ、Ｃｃ…位相補償用キャパシタ、Ｃｃａ，Ｃｃｂ…ミラー容量値、Ｃｌｏａｄ…出力キャパシタ、ＣＡＰ…平滑用キャパシタ、ＣＭ１〜ＣＭ３…カレントミラー回路、ＥＳＲ１…等価直列抵抗、Ｇｍ…相互コンダクタンス、ＧＮＤ…基準電位、Ｉｂｉａｓ１，Ｉｂｉａｓ２…定電流源、ＬＯＡＤ…負荷部、ＭＮ，ＭＰ…トランジスタＮａ…ノード、ＯＰ１１…演算増幅回路、Ｒｏ０，Ｒｏ１…出力インピーダンス、Ｒ１，Ｒ２…抵抗素子、Ｔｏ…出力端子、ＴＢ…バイアス電圧端子、ＶＤＤ…電源電圧。
【図１】
2005084869.tif 000008
【図２】
2005084869.tif 000009
【図３】
2005084869.tif 000010
【図４】
2005084869.tif 000011
【図５】
2005084869.tif 000012
【図６】
2005084869.tif 000013
【図７】
2005084869.tif 000014
【図８】
2005084869.tif 000015
【図９】
2005084869.tif 000016
【図１０】
2005084869.tif 000017
【図１１】
2005084869.tif 000018
【図１２】
2005084869.tif 000019