(57)【要約】【課題】  マスタとスレーブとの間の同期シリアル通信において、部品実装基板上のマスタとスレーブとの組み合わせによってデータ通信ができない場合に、転送レートを下げずにデータ転送を可能とする。【解決手段】  チップセレクト信号のアサートタイミング及びネゲートタイミングを設定可能なタイミング設定手段（ＳＳＣＲ２）と、その設定内容に基づいて、上記チップセレクト信号のアサートタイミング及びネゲートタイミングを転送用クロック信号との関係で変更可能なタイミング変更手段（８０）とを設ける。タイミング変更手段は、上記タイミング設定手段の設定内容に基づいて、チップセレクト信号のアサートタイミング及びネゲートタイミングを上記転送用クロック信号との関係で変更する。この変更により、転送用クロック信号の周波数を低下させることなく、主要信号のスペックを満足させ、データ通信を可能とする。【選択図】  図８
2005141629.tif 000002
【特許請求の範囲】
【請求項１】
チップセレクト信号及び転送用クロック信号を出力し、上記チップセレクト信号によって選択されたデバイスとの間で上記転送用クロック信号に基づく同期シリアル通信を可能とする半導体集積回路であって、
上記チップセレクト信号のアサートタイミング及びネゲートタイミングを設定可能なタイミング設定手段と、
上記タイミング設定手段の設定内容に基づいて、上記チップセレクト信号のアサートタイミング及びネゲートタイミングを上記転送用クロック信号との関係で変更可能なタイミング変更手段と、を含むことを特徴とする半導体集積回路。
【請求項２】
チップセレクト信号及び転送用クロック信号を出力し、上記チップセレクト信号によって選択されたデバイスとの間で上記転送用クロック信号に基づく同期シリアル通信を可能とする半導体集積回路であって、
上記チップセレクト信号のアサートタイミング及びネゲートタイミングを設定可能なレジスタと、
上記レジスタの設定情報に従って、上記チップセレクト信号がアサートされてから上記転送用クロック信号が出力されるまでの第１の期間、及び上記転送用クロック信号の出力が停止されてから上記チップセレクト信号がネゲートされるまでの第２の期間の変更を可能とする制御回路と、を含むことを特徴とする半導体集積回路。
【請求項３】
上記レジスタの設定情報は、フラグの論理値によって識別される第１設定状態と、それとは異なる第２設定状態とを有し、
上記制御回路は、上記第１設定状態においては上記第１の期間及び上記第２の期間の最小値を上記転送用クロック信号の周期のほぼ１／２に等しくなるように制御し、上記第２設定状態においては上記第１の期間及び上記第２の期間の最小値を上記転送用クロック信号の周期のほぼ１．５倍に等しくなるように制御可能なマスク信号を生成する回路を含んで成る請求項２記載の半導体集積回路。
【請求項４】
上記マスク信号に基づいて上記転送用クロック信号を部分的にマスクするための論理ゲートを含む請求項２又は３記載の半導体集積回路。
【請求項５】
予め設定されたプログラムに基づく演算処理を行う中央処理装置を含み、上記レジスタのフラグ設定は、上記中央処理装置によって行われる請求項２乃至４の何れか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期シリアル通信技術に関し、例えばマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
マスタ、スレーブ間の送信データや受信データをクロックにより同期させて効率よく送る同期シリアル通信技術として、例えばマスタからスレーブに、送信クロックを転送する送信クロック信号線と、転送した送信クロックに同期させた送信データを転送する送信データ信号線と、受信クロックを転送する受信クロック信号線と、スレーブからマスタに受信データを転送する受信データ信号線と、受信して欲しい受信データが発生したことを知らせる受信要求データを転送する受信要求信号線とを備えた通信システムが知られている（例えば特許文献１参照）。
【０００３】
【特許文献１】特開２００１−１２７８２６号公報（第４段落〜）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
自動車制御システムの同期シリアル通信としてはＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）が主流とされる。しかしながら、それについて本願発明者が検討したところ、ＳＰＩ通信互換マイクロコンピュータ、ＳＰＩ通信互換ＩＣ（半導体集積回路）が存在し、部品実装基板上のマスタとスレーブとの組み合わせによっては、マスタとスレーブとの間の配線遅延などの影響によって、マスタからの送信データをスレーブで受信できない場合がある。かかる場合、マスタとスレーブとの間の転送レートを下げることでデータ転送が可能になる場合があるが、それによれば、マスタからスレーブへのデータ転送に時間がかかってしまうので好ましくない。
【０００５】
本発明の目的は、マスタとスレーブとの間の同期シリアル通信において、転送レートを下げずにデータ転送を可能とするための技術を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、チップセレクト信号及び転送用クロック信号を出力し、上記チップセレクト信号によって選択されたデバイスとの間で上記転送用クロック信号に基づく同期シリアル通信を可能とする半導体集積回路において、上記チップセレクト信号のアサートタイミング及びネゲートタイミングを設定可能なタイミング設定手段と、上記タイミング設定手段の設定内容に基づいて、上記チップセレクト信号のアサートタイミング及びネゲートタイミングを上記転送用クロック信号との関係で変更可能なタイミング変更手段とを設ける。
【０００９】
上記の手段によれば、タイミング設定手段は、上記チップセレクト信号のアサートタイミング及びネゲートタイミングの設定を可能とする。このタイミング設定手段は例えばレジスタとすることができる。タイミング変更手段は、上記タイミング設定手段の設定内容に基づいて、上記チップセレクト信号のアサートタイミング及びネゲートタイミングを上記転送用クロック信号との関係で変更する。この変更においては、転送用クロック信号の周波数を低下させることなく、主要信号のスペックを満足させることができ、これにより、上記チップセレクト信号のアサートタイミングやネゲートタイミングに起因してデータ転送ができない場合でも、転送レートを下げずにデータ転送が行えるようになる。
【００１０】
また、チップセレクト信号及び転送用クロック信号を出力し、上記チップセレクト信号によって選択されたデバイスとの間で上記転送用クロック信号に基づく同期シリアル通信を可能とする半導体集積回路において、上記チップセレクト信号のアサートタイミング及びネゲートタイミングを設定可能なレジスタと、上記レジスタの設定情報に従って、上記チップセレクト信号がアサートされてから上記転送用クロック信号が出力されるまでの第１の期間、及び上記転送用クロック信号の出力が停止されてから上記チップセレクト信号がネゲートされるまでの第２の期間の変更を可能とする制御回路とを設ける。
【００１１】
上記の手段によれば、レジスタは、上記チップセレクト信号のアサートタイミング及びネゲートタイミングの設定を可能とする。制御回路は、上記タイミング設定手段の設定内容に基づいて、上記チップセレクト信号のアサートタイミング及びネゲートタイミングを上記転送用クロック信号との関係で変更する。この変更においては、転送用クロック信号の周波数を低下させることなく、主要信号のスペックを満足させることができ、これにより、上記チップセレクト信号のアサートタイミングやネゲートタイミングに起因してデータ転送ができない場合でも、転送レートを下げずにデータ転送が行えるようになる。
【００１２】
上記レジスタは第１設定状態と第２設定状態とを有する。このとき、上記制御回路には、上記第１設定状態においては上記第１の期間及び上記第２の期間の最小値を上記転送用クロック信号の周期のほぼ１／２に等しくなるように制御し、上記第２設定状態においては上記第１の期間及び上記第２の期間の最小値を上記転送用クロック信号の周期のほぼ１．５倍に等しくなるように制御するためのマスク信号を生成する回路を含めることができる。
【００１３】
そして、上記マスク信号に基づいて上記転送用クロック信号を部分的にマスクするための論理ゲートを設けることができる。
【００１４】
上記レジスタのフラグ設定は中央処理装置によって行うことができる。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１６】
すなわち、マスタとスレーブとの間の同期シリアル通信において部品実装基板上のマスタとスレーブとの組み合わせによってデータ通信ができない場合でも、転送レートを下げずにデータ転送を行えるようになる。
【発明を実施するための最良の形態】
【００１７】
図７には、本発明にかかる半導体集積回路の一例であるマイクロコンピュータが示される。図７に示されるマイクロコンピュータ９は、産業機器や車載機器の制御用とされ、特に制限されないが、ＲＡＭ（ランダムアクセスメモリ）１０、ＲＯＭ（リードオンリーメモリ）１１、ＣＰＵ（中央処理装置）１２、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）１３、クロック発振器１４、割り込みコントローラ１５、ＢＳＣ（バスステートコントローラ）１６、ＷＤＴ（ウォッチドッグタイマ）１７、ＴＰＵ（タイマパルスユニット）１８、ＰＰＧ（プログラマブルパルスジェネレータ）１９、ＳＣＩ（シリアルコミュニケーションインタフェース）２０、ＣＡＮ（コントローラエリアネットワーク）ユニット２１、ＳＳＵ（シンクロナスシリアルコミュニケーションユニット）２２、Ａ／Ｄ（アナログ／ディジタル）変換器２３、オンチップデバッグ機能２４、及び複数のポート２５とを含む。ＣＰＵ１２は予め定められたプログラムに従って所定の演算処理を実行する。
【００１８】
ＲＡＭ１０は、内部バス２６を介することで上記ＣＰＵ１２によるランダムアクセスが可能とされるメモリであり、上記ＣＰＵ１２での演算処理の作業領域などに利用される。ＲＯＭ１１は内部バス２６に結合された読み出し専用メモリであり、上記ＣＰＵ１２で実行されるプログラムが格納されている。ＤＭＡＣ１３は、内部バス２６に結合され、上記ＣＰＵ１２の介在無しに上記ＲＡＭ１０のアクセスを可能とする。クロック発振器１４は、このマイクロコンピュータ９の各部に供給されるシステムクロックを発生させる。ＷＤＴ１７は周辺バス２７に結合され、この周辺バス２７を介して上記ＣＰＵ１２の暴走を検出する。ＴＰＵ１８は周辺バス２７に結合され、この周辺バス２７を介して上記ＣＰＵ１２の動作状態を監視する。ＳＣＩ２０は、周辺バス２７に結合され、外部との間でシリアル形式でデータのやり取りを可能とする。ＣＡＮユニット２１は、周辺バス２７に結合され、ＣＡＮ方式の通信制御を可能とする。ＳＳＵ２２は、周辺バス２７に結合され、シリアル形式の同期通信を可能とする。Ａ／Ｄ変換器２３は、周辺バス２７に結合され、アナログ信号からディジタル信号への変換を可能とする。オンチップデバッグ機能２４は、周辺バス２７に結合され、本マイクロコンピュータ９のデバッグを可能とする。ポート２５は、周辺バス２７と外部との間での信号のやり取りを可能とする。割り込みコントローラ１５は、周辺バス２７に結合され、上記ＣＰＵ１２に対する割り込み制御を行う。ＢＳＣ１６は、内部バス２６と周辺バス２７との間での信号伝達を可能とするため、バスステート制御を行う。
【００１９】
図８には、上記ＳＳＵ２２の構成例が示される。
【００２０】
図８に示されるようにＳＳＵ２２は、セレクタ２２１、シフトレジスタ（ＳＳＴＲＳＲ）２２２、トランスミットデータレジスタ群２２３、レシーブデータレジスタ群２２４、コントローラ２２５、モジュールデータバス２２８、バスインタフェース２２６、クロックセレクタ２２７を含む。
【００２１】
モジュールデータバス２２８は、バスインタフェース２２６を介して周辺バス２７に結合される。モジュールデータバス２２８には、トランスミットデータレジスタ群２２３、レシーブデータレジスタ群２２４、コントローラ２２５が結合される。このトランスミットデータレジスタ群２２３、レシーブデータレジスタ群２２４、コントローラ２２５は、上記バスインタフェース２２６を介することで周辺バス２７からのデータ取り込み、及び周辺バス２７へのデータ出力を行うことができる。トランスミットデータレジスタ群２２３は、データ送信のための４個のトランスミットデータレジスタＳＳＴＤＲ０〜３を含んで成る。モジュールバス２２８を介して取り込まれたデータは、この４個のトランスミットデータレジスタＳＳＴＤＲ０〜３を介して後段のシフトレジスタ（ＳＳＴＲＳＲ）２２２に伝達される。このシフトレジスタ２２２からのシフトアウトは、セレクタ２２１を介して外部出力される。また、セレクタ２２１を介して外部から取り込まれたシリアルデータはシフトレジスタ２２２を介してレシーブデータレジスタ群２２４に伝達される。レシーブデータレジスタ群２２４は、４個のレシーブデータレジスタＳＳＲＤＲ０〜３を含んで成る。シフトレジスタ２２２を介して伝達されたデータは、この４個のレシーブデータレジスタＳＳＲＤＲ０〜３を介してモジュールデータバスに伝達される。クロックセレクタ２２７は、互いに周波数が異なる複数種類のクロック信号（Ｐφ〜Ｐφ／２５６）を選択的にコントローラ２２５やシフトレジスタ２２２に出力する。コントローラ２２５は、第１コントロールレジスタＳＳＣＲＨ、第２コントロールレジスタＳＳＣＲＬ、第３コントロールレジスタＳＳＣＲ２、モードレジスタＳＳＭＲ、イネーブルレジスタＳＳＥＲ、ステータスレジスタＳＳＳＲ、及び制御回路８０を含み、上記トランスミットデータレジスタ群２２３、上記レシーブデータレジスタ群２２４、上記セレクタ２２１、上記クロックセレクタ２２７や、このＳＳＵ２２の外部に伝達される各種制御信号生成する。上記第３コントロールレジスタＳＳＣＲ２は、図５に示されるように８ビット構成とされる。このうち、ビット７〜３が使用される。特に、ビット３は、「ＳＣＳＡＴＳ」とされ、このフラグの論理値によって、チップセレクト信号ＳＳ＃がアサートされてから実際に転送用クロック信号が出力されるまでの第１の期間、及び転送用クロック信号の出力が停止されてからチップセレクト信号ＳＳ＃がネゲートされるまでの第２の期間の切り換えが可能とされる。この切り換え制御は、制御回路８０によって行われる。すなわち、制御回路８０は、図９に示されるように、Ｄ型ラッチ回路８０１と、このＤ型ラッチ回路８０１の出力信号が伝達される組み合わせ論理８０２とを含み、マスク信号ＭＳＫのアサートタイミング及びネゲートタイミングを、上記第３コントロールレジスタＳＳＣＲ２におけるＳＣＳＡＴＳの論理値によって異ならせることができる。例えば、図１０に示されるように、ＳＣＳＡＴＳが論理値“０”の場合には、チップセレクト信号ＳＳ＃がローレベルにアサートされてからマスク信号ＭＳＫがローレベルにアサートされるまでの期間ｔＬＥＡＤは比較的短めに制��されるのに対して、ＳＣＳＡＴＳが論理値“１”の場合には、チップセレクト信号ＳＳ＃がローレベルにアサートされてからマスク信号ＭＳＫがローレベルにアサートされるまでの期間ｔＬＥＡＤは比較的長めに制御される。そして図８に示されるアンドゲート８１において、上記マスク信号ＭＳＫと上記転送用クロック信号ＳＳＣＫとのアンド論理がとられることにより、チップセレクト信号ＳＳ＃のアサートタイミング及びネゲートタイミングを転送用クロック信号との関係で変更することができる。このようなマイクロコンピュータによれば、部品実装基板に搭載された後に、その周辺ＬＳＩ（スレーブ）との間の配線遅延などにより信号スペックが満足されなくなり、データ通信が不可能となった場合でも、上記レジスタＳＳＣＲ２の設定内容を変更し、チップセレクト信号ＳＳ＃のアサートタイミング及びネゲートタイミングを転送用クロック信号ＳＣＬＫとの関係で変更することにより、転送レートを下げることなく、データ通信が可能になる。
【００２２】
次に、上記構成のマイクロコンピュータ９を用いた同期シリアル通信について説明する。
【００２３】
図１には、本発明にかかる半導体集積回路を用いた通信システムが示される。  図１に示される通信システムは、部品実装基板において、マスタ１１０とスレーブ１２０とが信号線で結合され、それら間で同期シリアル通信（たとえばＳＰＩ通信）が可能とされる。
【００２４】
マスタ１１０は、マイクロコンピュータであり、図７乃至図９に示される構成のものが適用される。スレーブ１２０は、上記マイクロコンピュータの周辺ＬＳＩ（半導体集積回路）であり、特に制限されないが、組み合わせ論理回路等とされる。
【００２５】
マスタ１１０及びスレーブ１２０には、ＳＰＩ通信における所定の信号をやり取りするための端子群が設けられている。上記ＳＰＩ通信における所定の信号には、転送用クロック信号ＳＣＬＫ、マスタ１１０からスレーブ１２０へ転送されるシリアルデータＭＯＳＩ、スレーブ１２からマスタ１１０へ転送されるシリアルデータＭＩＳＯ、及びスレーブ１２０を選択するためのチップセレクト信号ＳＳ＃が含まれる。これら各信号は、マスタ１１０とスレーブ１２０との間の配線で遅延されることから、説明の便宜上、マスタ１１０の端子付近での信号には、添え字“＿Ｍ”を付し、スレーブ１２０の端子付近での信号には、添え字“＿Ｓ”を付している。
【００２６】
図２及び図３には、図１に示される通信システムにおける主要信号のタイミングが示される。システムクロック（φ）信号は、この通信システムの基本クロック信号であり、このシステムクロック（φ）信号の１サイクルは“ｔｃｙｃ”で示される。転送用クロック信号ＳＣＬＫは、システムクロック（φ）信号を４分周して得られたもので、この転送用クロック信号ＳＣＬＫの１サイクルは“ｔｓｕｃｙｃ”で示され、それは、ｔｃｙｃの４倍の長さを有する。マスタ１１０によってチップセレクト信号ＳＳ＃＿Ｍがローレベルにアサートされてから、マスタ１１０から転送用クロック信号ＳＣＬＫ＿Ｍの出力が開始されるまでの時間を“ｔＬＥＡＤ＿Ｍ”で示す。転送用クロック信号ＳＣＬＫ＿Ｍの波形立ち下がりエッジからマスタ１１０からデータが出力されるまでの遅延時間をｔＯＤ＿Ｍで示す。また、スレーブ１２０側において、チップセレクト信号ＳＳ＃＿Ｓ、転送用クロック信号ＳＣＬＫ＿Ｓ、シリアルデータＭＯＳＩ＿Ｓは、マスタ１１０側におけるチップセレクト信号ＳＳ＃＿Ｍ、転送用クロック信号ＳＣＬＫ＿Ｍ、シリアルデータＭＯＳＩ＿Ｍに比べて部品実装基板上の配線等によって若干遅延されている。チップセレクト信号ＳＳ＃＿Ｓがローレベルにアサートされてから、転送用クロック信号ＳＣＬＫ＿Ｍが立ち上がるまでの時間を“ｔＬＥＡＤ＿Ｓ”で示す。シリアルデータが伝達されてから転送用クロック信号ＳＣＬＫ＿Ｍの波形立ち上がりエッジまでの時間をｔＳＵ＿Ｓで示す。
【００２７】
ｔＯＤ＿ＭとｔＳＵ＿Ｓとの加算値が２×ｔｃｙｃ以下の場合、つまり、（ｔＯＤ＿Ｍ＋ｔＳＵ＿Ｓ）＜２×ｔｃｙｃが成立する場合には、ｔＯＤ＿Ｍ、ｔＳＵ＿Ｓはスペックを満たしており、その場合にはマスタ１１０からスレーブ１２０へのシリアルデータの伝達を正常に行うことができる。
【００２８】
これに対して、ｔＲＥＡＤ＿Ｓの最小値がｔＬＥＡＤ＿Ｍの最小値より小さい場合、つまり、Ｍｉｎ（ｔＬＥＡＤ＿Ｍ）＞Ｍｉｎ（ｔＲＥＡＤ＿Ｓ）の関係が成立する場合には（Ｍｉｎは最小値を意味する）、ｔＬＥＡＤ＿Ｓのスペックを満たすことができなくなり、マスタ１１０からスレーブ１２０へのシリアルデータの伝達を正常に行うことができなくなる。
【００２９】
そこで、図３に示されるように、マスタ１１０において、転送用クロック信号ＳＣＬＫ＿Ｍの出力開始タイミングを遅らせると、チップセレクト信号ＳＳ＃＿Ｍがローレベルにアサートされてから転送用クロック信号ＳＣＬＫ＿Ｍの出力が開始されるまでの時間ｔ’ＬＥＡＤ＿Ｍは、ｔＬＥＡＤ＿Ｍ＋ｔＳＵＣＹＣよりも大きくなり、（ｔ’ＬＥＡＤ＿Ｍ）＞Ｍｉｎ（ｔＬＥＡＤ＿Ｓ）が成立するため、ｔＬＥＡＤ＿Ｓのスペックを満たすことができ、マスタ１１０からスレーブ１２０へのシリアルデータの伝達を正常に行うことができる。この場合、ｔｓｕｃｙｃを変更しないため、転送レートは下がらない。
【００３０】
ここでマスタ１１０は、図５に示されるように、レジスタＳＳＣＲ２におけるＳＣＳＡＴＳのビットの論理値によって、チップセレクト信号ＳＳ＃がアサートされてから実際に転送用クロック信号が出力されるまでの第１の期間、及び転送用クロック信号の出力が停止されてからチップセレクト信号ＳＳ＃がネゲートされるまでの第２の期間の切り換えが可能とされる。例えば、図４に示されるように、レジスタＳＳＣＲ２におけるＳＣＳＡＴＳのビットが論理値“１”の場合には、上記第１の期間及び上記第２の期間は、上記第１の期間及び上記第２の期間の最小値を上記転送用クロック信号の周期のほぼ１．５倍に等しくなるように制御され、レジスタＳＳＣＲ２におけるＳＣＳＡＴＳのビットが論理値“０”の場合には、上記第１の期間及び上記第２の期間の最小値を上記転送用クロック信号ＳＣＬＫ＿Ｍの周期のほぼ１／２に等しくなるように制御される。このため、マスタ１１０及びスレーブ１２０が部品実装基板に搭載されてから、配線遅延等に起因してマスタ１１０からスレーブ１２０へのデータ転送が正常に行われない場合には、レジスタＳＳＣＲ２におけるＳＣＳＡＴＳのビットの論理値を変えて、上記第１の期間及び上記第２の期間を変更することによって、転送レートを下げることなく、データ転送が正常に行えるようになる。上記レジスタＳＳＣＲ２におけるＳＣＳＡＴＳのビットの論理値は、ＣＰＵ１２（図７参照）において所定のプログラムを実行することで変更することができる。
上記例によれば、以下の作用効果を得ることができる。
【００３１】
（１）レジスタＳＳＣＲ２は、チップセレクト信号ＳＳ＃＿Ｍのアサートタイミング及びネゲートタイミングの設定を可能とする。制御回路８０は、上記レジスタＳＳＣＲ２の設定内容に基づいて、上記チップセレクト信号ＳＳ＃＿Ｍのアサートタイミング及びネゲートタイミングを上記転送用クロック信号ＳＣＬＫ＿Ｍとの関係で変更する。この変更においては、転送用クロック信号ＳＣＬＫ＿Ｍの周波数を低下させることなく、主要信号のスペックを満足させることができ、これにより、部品実装基板上で上記チップセレクト信号のアサートタイミングやネゲートタイミングに起因してデータ転送ができない場合でも、転送レートを下げずにデータ転送が行えるようになる。
【００３２】
（２）制御回路８０においては、上記レジスタＳＳＣＲ２の設定状態により、第１の期間及び上記第２の期間の最小値を上記転送用クロック信号の周期のほぼ１／２に等しくなるように制御し、上記第２設定状態においては上記第１の期間及び上記第２の期間の最小値を上記転送用クロック信号の周期のほぼ１．５倍に等しくなるように制御するためのマスク信号ＭＳＫを生成することができる。そして、このマスク信号ＭＳＫに基づいて上記転送用クロック信号を部分的にマスクするための論理ゲートを設けることができることによって、上記チップセレクト信号ＳＳ＃＿Ｍのアサートタイミング及びネゲートタイミングを上記転送用クロック信号ＳＣＬＫ＿Ｍとの関係で容易に変更することができる。
【００３３】
（３）上記レジスタＳＳＣＲ２のフラグ設定は、ＣＰＵ１２で初期化プログラムが実行されるときに簡単に行うことができる。
【００３４】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３５】
例えば、上記レジスタＳＳＣＲ２におけるＳＣＳＡＴＳのビットの論理値は、ＣＰＵ１２（図７参照）において所定のプログラムを実行することで変更することができるようにしたが、マイクロコンピュータ９の所定端子の論理をマイクロコンピュータ９の外部から変更することによって上記レジスタＳＳＣＲ２におけるＳＣＳＡＴＳのビットの論理値を変更可能に構成しても良い。
【００３６】
また、図６に示されるように、１個のマスタ１１０に対して複数のスレーブ１２０Ａ，１２０Ｂ，１２０Ｃが設けられている場合には、マスタ１１０からのチップセレクト信号ＳＳ＃をセレクタ１３０で複数のスレーブ１２０Ａ，１２０Ｂ，１２０Ｃに振り分けるようにする。チップセレクト信号ＣＳ１＃がアサートされることによってスレーブ１２０Ａが選択され、チップセレクト信号ＣＳ２＃がアサートされることによってスレーブ１２０Ｂが選択され、チップセレクト信号ＣＳ３＃がアサートされることによってスレーブ１２０Ｃが選択される。複数のスレーブ１２０Ａ〜１２０Ｃのうち選択されたものとマスタ１１０との間でデータ通信が可能とされる。
【００３７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である制御用マイクロコンピュータに本発明を適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００３８】
本発明は、同期シリアル通信を行うことを条件に適用することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明にかかる半導体集積回路の一例であるマイクロコンピュータを含む通信システムの構成例ブロック図である。
【図２】上記通信システムにおける主要部の動作タイミング図である。
【図３】上記通信システムにおける主要部の動作タイミング図である。
【図４】上記通信システムにおける主要部の動作タイミング図である。
【図５】上記マイクロコンピュータに含まれるレジスタの構成例説明図である。
【図６】上記通信システムの別の構成例ブロック図である。
【図７】上記マイクロコンピュータの構成例ブロック図である。
【図８】上記マイクロコンピュータに含まれるＳＳＵの詳細な構成例ブロック図である。
【図９】上記ＳＳＵに含まれる制御回路の構成例ブロック図である。
【図１０】上記ＳＳＵにおける主要部の動作タイミング図である。
【符号の説明】
【００４０】
１０  ＲＡＭ
１１  ＲＯＭ
１２  ＣＰＵ
１３  ＤＭＡＣ
１４  クロック発振器
１５  割り込みコントローラ
１６  ＢＳＣ
１７  ＷＤＴ
１８  ＴＰＵ
１９  ＰＰＧ
２０  ＳＣＩ
２１  ＣＡＮ
２２  ＳＳＵ
２３  Ａ／Ｄ変換器
２４  オンチップデバッグ機能
２５  ポート群
８０  制御回路
８１  アンドゲート
１１０  マスタ
１２０  スレーブ
２２１  セレクタ
２２２  シフトレジスタ
２２３  トランスミットデータレジスタ群
２２４  レシーブデータレジスタ群
２２５  コントローラ
２２６  バスインタフェース
２２７  クロックセレクタ
【図１】
2005141629.tif 000003
【図２】
2005141629.tif 000004
【図３】
2005141629.tif 000005
【図４】
2005141629.tif 000006
【図５】
2005141629.tif 000007
【図６】
2005141629.tif 000008
【図７】
2005141629.tif 000009
【図８】
2005141629.tif 000010
【図９】
2005141629.tif 000011
【図１０】
2005141629.tif 000012