(57)【要約】【課題】上部電極の膜減りや突き抜けが防止されて、品質、電気的性能、および信頼性の向上が図られたキャパシタを備えた半導体装置を提供する。【解決手段】キャパシタ１３の上部電極１７の上面を覆って導電体からなるエッチングストッパー膜１８を設ける。キャパシタ１３およびストッパー膜１８を覆ってストッパー膜１８よりもエッチングレートが高い材料からなるハードマスク膜１９を設ける。ハードマスク膜１９上に設けられた下部電極用上層配線２１ａを、下部電極用プラグ２２ａを介して下部電極１４に電気的に接続する。これと並行して、ハードマスク膜１９上に設けられた上部電極用上層配線２１ｂを、上部電極用プラグ２２ｂおよびストッパー膜１８を介して上部電極１７に電気的に接続する。【選択図】      図１
2005093605.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた下部電極、この下部電極上に選択的に設けられたキャパシタ絶縁膜、およびこのキャパシタ絶縁膜を前記下部電極との間に挟んで前記下部電極上に選択的に設けられた上部電極からなるキャパシタと、
導電性を有する材料により形成されて前記上部電極の上面を覆って設けられた電極保護膜と、
この電極保護膜よりも加工され易い材料により形成されて前記キャパシタおよび前記電極保護膜を覆って前記基板上に設けられたマスク膜と、
前記マスク膜上に設けられ、前記マスク膜内に設けられた下部電極用プラグを介して前記下部電極に電気的に接続された下部電極用上層配線と、
前記マスク膜上に設けられ、前記マスク膜内に設けられた上部電極用プラグおよび前記電極保護膜を介して前記上部電極に電気的に接続された上部電極用上層配線と、
を具備することを特徴とする半導体装置。
【請求項２】
前記電極保護膜は、前記マスク膜に対する加工選択比が２５％以下の材料により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極保護膜は、前記マスク膜よりもエッチングレートが低い材料により形成されたエッチングストッパー膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記マスク膜はＳｉＯ2のみからなる単層膜またはＳｉＯ2膜を含む積層膜であるとともに、前記電極保護膜はＳｉＯ2膜に対するエッチングレートが２５％以下である材料により形成されたエッチングストッパー膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電極保護膜は、II−Ａ族、IＶ−Ａ族、およびＶIII族に属する金属元素のうち少なくとも１種類の金属元素を含む材料により形成されていることを特徴とする請求項１〜４のうちのいずれかに記載の半導体装置。
【請求項６】
前記電極保護膜は、II−Ａ族、IＶ−Ａ族、およびＶIII族に属する金属元素のうち少なくとも１種類の金属元素を含む酸化物導電体により形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電極保護膜は、Ｓｒ，Ｔｉ，Ｒｕ，Ｉｒ，Ｐｔのうち少なくとも１種類の金属元素を含む材料により形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記電極保護膜は、ＩｒＯ2，ＲｕＯ2，ＳｒＲｕＯ3のうちのいずれかの酸化物導電体により形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記上部電極は、前記電極保護膜を形成する材料を少なくとも１種類含む材料により形成されていることを特徴とする請求項５〜８のうちのいずれかに記載の半導体装置。
【請求項１０】
基板上に設けられたキャパシタの下部電極上にキャパシタ絶縁膜を選択的に設けるとともに、前記下部電極との間に前記キャパシタ絶縁膜を挟んでキャパシタの上部電極を設ける工程と、
前記上部電極の上面を覆って導電性を有する材料からなる電極保護膜を設ける工程と、
前記キャパシタおよび前記電極保護膜を覆って前記電極保護膜よりも加工され易い材料からなるマスク膜を設ける工程と、
前記マスク膜を選択的にエッチングし、下部電極用プラグを設けるための第１のプラグ用凹部、および上部電極用プラグを設けるための第２のプラグ用凹部を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記電極保護膜を前記マスク膜よりもエッチングレートが低い材料により形成するとともに、前記第１および第２のプラグ用凹部をともにＲＩＥ工程により並行して形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記マスク膜をＳｉＯ2のみからなる単層膜またはＳｉＯ2膜を含む積層膜により形成するとともに、前記電極保護膜をＳｉＯ2膜に対するエッチングレートが２５％以下である材料により形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記電極保護膜を、酸素雰囲気下においてスパッタリング法により酸化物導電体として形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記電極保護膜を、酸素雰囲気下においてＣＶＤ法により酸化物導電体として形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＤＲＡＭやＦｅＲＡＭなどの半導体装置におけるキャパシタの電気的性能の向上を図る技術に係り、特にキャパシタがオフセット構造に配置されたChain ＦｅＲＡＭにおいてキャパシタの電極付近の構造の改良を図った半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル電子機器が取り扱う情報が静止画像情報や動画情報などに広がり、その情報量が大幅に増大している。これに伴って、デジタル電子機器に使用される半導体メモリについても、以前にも増して大容量が要求されている。半導体メモリの大容量化のために、近年、例えばＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）、ＢＩＴ（Ｂｉ4Ｔｉ3Ｏ12）、あるいはＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等の強誘電体からなる膜をキャパシタ絶縁膜として利用する強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の開発が進められている。不揮発性メモリであるＦｅＲＡＭは、簡潔に言えば、キャパシタ絶縁膜（容量絶縁膜）を、ＤＲＡＭに用いられているシリコン酸化膜などから前述したような強誘電体膜に置き換えたものである。
【０００３】
ＦｅＲＡＭのキャパシタセルの構造としては、例えばキャパシタの電極とトランジスタの活性領域とを接続するオフセット型の構造がある（例えば特許文献１〜３参照）。前述したような強誘電体材料を利用するＦｅＲＡＭのうち、これまで実用化されているＦｅＲＡＭでは、このオフセット構造が採用されている。このオフセット構造のキャパシタセルでは、キャパシタを形成した後、キャパシタ電極に接続されるプラグなどを形成する。このため、キャパシタ絶縁膜となる強誘電体膜等を形成するための熱処理が、プラグへの負担となるおそれが殆ど無いという特徴を有している。
【０００４】
また、いわゆるChain ＦｅＲＡＭでは、キャパシタの上層に設けられる上層配線とキャパシタの上部電極または下部電極に接続されるコンタクトプラグとを、一度にまとめて形成するのが一般的である。すなわち、Chain ＦｅＲＡＭでは、上層配線とコンタクトプラグとを、いわゆるデュアルダマシン構造で形成するのが一般的である。以下、図５を参照しつつ、Chain ＦｅＲＡＭが備えるオフセット構造のキャパシタセルについて簡潔に説明する。図５は、Chain ＦｅＲＡＭが備えるオフセット構造のキャパシタセルを示す断面図である。
【０００５】
図５に示すChain ＦｅＲＡＭ１０１では、活性領域１０２および図示しない素子分離領域が形成されたシリコン基板１０３上に、ゲート１０４が２個形成されている。すなわち、シリコン基板１０３の表層部に、活性領域１０２、素子分離領域、およびゲート１０４などからなるＭＯＳトランジスタ１０５が２個設けられている。各ゲート１０４は、ゲート酸化膜１０６、ゲート電極１０７、ゲートキャップ膜１０８、およびゲート側壁膜１０９などから構成されている。ゲート電極１０７は、積層された第１および第２のゲート電極１０７ａ，１０７ｂから構成されている。また、ゲートキャップ膜１０８およびゲート側壁膜１０９は、例えばＳｉＮ膜により形成されている。
【０００６】
また、シリコン基板１０３上には、活性領域１０２および各ゲート１０４を覆って第１の層間絶縁膜１１０が設けられている。そして、第１の層間絶縁膜１１０上には、積層された第２および第３の層間絶縁膜１１１，１１２からなる多層層間絶縁膜１１３が設けられている。これら第１〜第３の層間絶縁膜１１０，１１１，１１２は、それぞれの上面（表面）を平坦化されている。第３の層間絶縁膜１１２上には、２個のゲート１０４（ＭＯＳトランジスタ１０５）の上方に位置してキャパシタ１１４が２個設けられている。
【０００７】
各キャパシタ１１４は、第３の層間絶縁膜１１２上に設けられたキャパシタ下部電極１１５、およびこの下部電極１１５上に設けられた２個のキャパシタセル１１６などから構成されている。各キャパシタセル１１６は、キャパシタ絶縁膜１１７およびキャパシタ上部電極１１８などから構成されている。また、各キャパシタセル１１６は、下部電極１１５を共通の下部電極として設けられている。各キャパシタ１１４は、それらの電極を加工する際の保護膜となるハードマスク１１９により覆われている。ハードマスク１１９は、第１のハードマスク１２０および第２のハードマスク１２１から構成されている。第１のハードマスク１２０は、各上部電極１１８の上面（表面）を覆って設けられている。また、第２のハードマスク１２１は、第１のハードマスク１２０および各キャパシタ１１４を覆って設けられている。そして、第２のハードマスク１２１上には、第４の層間絶縁膜１２２が設けられている。
【０００８】
各キャパシタ１１４の上方には、これらに電気的に接続される上層配線１２３が複数本設けられている。これら上層配線１２３は、下部電極１１５に電気的に接続される１本の下部電極用配線１２４、および各上部電極１１８に電気的に接続される２本の上部電極用配線１２５などから構成されている。下部電極１１５は、下部電極用コンタクトプラグ１２６を介して下部電極用配線１２４に電気的に接続されている。同様に、各上部電極１１８は、それぞれ上部電極用コンタクトプラグ１２７を介して上部電極用配線１２５に電気的に接続されている。下部電極用配線１２４および下部電極用コンタクトプラグ１２６、ならびに上部電極用配線１２５および上部電極用コンタクトプラグ１２７は、それぞれ一体に埋め込まれて形成されている。すなわち、下部電極用配線１２４および下部電極用コンタクトプラグ１２６、ならびに上部電極用配線１２５および上部電極用コンタクトプラグ１２７は、それぞれいわゆるデュアルダマシン構造に形成されている。
【０００９】
なお、キャパシタ下部電極１１５から下部電極用配線１２４を介してシリコン基板１０３の活性領域１０２に接続されるコンタクトプラグなどは、図５に示す断面内に現われ無いため、図５においてそれらの図示を省略する。
【特許文献１】特開平１０−２５６５０３号公報
【特許文献２】特開２０００−３５７７７３号公報
【特許文献３】特開２０００−３４９２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図５に示されるようなオフセット構造を有するChain ＦｅＲＡＭ１０１では、下部電極１１５に接続される下部電極用コンタクトプラグ１２６が、各上部電極１１８に接続される各上部電極用コンタクトプラグ１２７に比べて長くなる。ここで、各コンタクトプラグ１２６，１２７を形成するための図示しない下部電極用コンタクトホールおよび各上部電極用コンタクトホールを、例えばＲＩＥ法により併行して形成するプロセスを採用するとする。この場合、下部電極用コンタクトホールが下部電極１１５に達するまでエッチング処理を行うと、各上部電極用コンタクトホールの深さが適正な深さよりも深くなってしまう。すなわち、各上部電極用コンタクトホールのエッチング量が適正量よりも多くなり、各上部電極１１８のエッチングが進行する。これにより、図５に示すように、各上部電極１１８の膜減りや突き抜けが生じる。
【００１１】
本発明者らが行った実験によれば、図５に示されるような一般的なChain ＦｅＲＡＭ１０１では、第２のハードマスク１２１に対する第１のハードマスク１２０のＲＩＥ法におけるエッチングレートが２５％を超えると、略確実に各上部電極１１８の突き抜けが生じることが分かった。各上部電極１１８に膜減りや突き抜けが生じると、例えば以下に述べるような問題を引き起こし易い。
【００１２】
第１に、例えば配線材料としてのＡｌを、リフロー法により各上部電極用コンタクトホール内に設けるとする。この場合、各上部電極１１８に膜減りや突き抜けが存在すると、各上部電極１１８を介して各キャパシタ絶縁膜１１７に不要な膜ストレスを与え易い。これにより、各キャパシタ１１４の特性が劣化し易くなる。
【００１３】
第２に、各上部電極１１８に突き抜けが生じると、各キャパシタ絶縁膜１１７がＲＩＥ工程のプラズマ雰囲気に直接晒される。これにより、各キャパシタ絶縁膜１１７が、各キャパシタ１１４の特性が著しく劣化するようなダメージを受け易くなる。また、各上部電極１１８に突き抜けが生じると、各上部電極用コンタクトホール内に設けられるＴｉ、ＴｉＮ、ＴａＮ、Ａｌ、Ｗ、あるいはＣｕなどの配線材料が、各キャパシタ絶縁膜１１７に直接接触する。これにより、それらの配線材料と各キャパシタ絶縁膜１１７とが容易に反応して、各キャパシタ１１４の特性が劣化し易くなる。
【００１４】
第３に、たとえ各上部電極１１８に突き抜けが生じなくとも、各上部電極１１８に膜減りが生じると、図示しないレジストのＲＩＥ工程中の反応により生成されるＨ2によって、各キャパシタ１１４がダメージを受け易くなる。これによっても、各キャパシタ１１４の特性が劣化し易くなる。
【００１５】
このように、各上部電極１１８に膜減りや突き抜けが生じると、各キャパシタ１１４の特性が劣化するおそれが高くなる。ひいては、図５に示されるようなChain ＦｅＲＡＭ１０１の歩留まりや信頼性を著しく劣化させる原因となる。
【００１６】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、上部電極の膜減りや突き抜けが防止されて、品質、電気的性能、および信頼性の向上が図られた構造を有するキャパシタを備えた半導体装置を提供することにある。それとともに、そのような半導体装置を容易に製造できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
前記課題を解決するために、本発明の一態様に係る半導体装置は、基板上に設けられた下部電極、この下部電極上に選択的に設けられたキャパシタ絶縁膜、およびこのキャパシタ絶縁膜を前記下部電極との間に挟んで前記下部電極上に選択的に設けられた上部電極からなるキャパシタと、導電性を有する材料により形成されて前記上部電極の上面を覆って設けられた電極保護膜と、この電極保護膜よりも加工され易い材料により形成されて前記キャパシタおよび前記電極保護膜を覆って前記基板上に設けられたマスク膜と、前記マスク膜上に設けられ、前記マスク膜内に設けられた下部電極用プラグを介して前記下部電極に電気的に接続された下部電極用上層配線と、前記マスク膜上に設けられ、前記マスク膜内に設けられた上部電極用プラグおよび前記電極保護膜を介して前記上部電極に電気的に接続された上部電極用上層配線と、を具備することを特徴とするものである。
【００１８】
この半導体装置においては、キャパシタの上部電極とキャパシタを覆って設けられたマスク膜との間に、マスク膜よりも加工され難い材料により形成された電極保護膜が設けられている。これにより、下部電極用プラグを設けるための凹部と上部電極用プラグを設けるための凹部とが、下部電極用プラグを設けるための凹部が下部電極の上面を露出するまで並行してマスク内に形成されても、上部電極用プラグを設けるための凹部が電極保護膜を貫通して上部電極の内部に侵入したり、上部電極を貫通したりするおそれが殆ど無い。すなわち、上部電極の膜減りや突き抜けが防止された構造を有するキャパシタを備えている。
【００１９】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、基板上に設けられたキャパシタの下部電極上にキャパシタ絶縁膜を選択的に設けるとともに、前記下部電極との間に前記キャパシタ絶縁膜を挟んでキャパシタの上部電極を設ける工程と、前記上部電極の上面を覆って導電性を有する材料からなる電極保護膜を設ける工程と、前記キャパシタおよび前記電極保護膜を覆って前記電極保護膜よりも加工され易い材料からなるマスク膜を設ける工程と、前記マスク膜を選択的にエッチングし、下部電極用プラグを設けるための第１のプラグ用凹部、および上部電極用プラグを設けるための第２のプラグ用凹部を設ける工程と、を含むことを特徴とするものである。
【００２０】
この半導体装置の製造方法においては、キャパシタの上部電極とキャパシタを覆って設けられるマスク膜との間に、マスク膜よりも加工され難い材料により形成された電極保護膜を設ける。これにより、下部電極用プラグを設けるための第１のプラグ用凹部と上部電極用プラグを設けるための第２のプラグ用凹部とを、第１のプラグ用凹部が下部電極の上面を露出するまで並行してマスク内に形成しても、第１のプラグ用凹部が電極保護膜を貫通して上部電極の内部に侵入したり、上部電極を貫通したりするおそれを容易に殆ど無くすことができる。すなわち、上部電極の膜減りや突き抜けが防止された構造を有するキャパシタを容易に作製することができる。
【発明の効果】
【００２１】
本発明の一態様に係る半導体装置においては、キャパシタの上部電極とキャパシタを覆って設けられたマスク膜との間に、マスク膜よりも加工選択比が低い材料により形成された電極保護膜が設けられている。これにより、キャパシタの下部電極に電気的に接続される下部電極用プラグを設けるための凹部と並行して形成される、上部電極に電気的に接続される上部電極用プラグを設けるための凹部が、電極保護膜を貫通して上部電極の内部に侵入したり、上部電極を貫通したりするおそれが殆ど無い。すなわち、本発明に係る半導体装置は、上部電極の膜減りや突き抜けが防止されて、品質、電気的性能、および信頼性の向上が図られた構造を有するキャパシタを備えている。
【００２２】
また、本発明の他の態様に係る半導体装置の製造方法によれば、キャパシタの上部電極とキャパシタを覆って設けられるマスク膜との間に、マスク膜よりも加工選択比が低い材料により形成された電極保護膜を設ける。これにより、下部電極用プラグを設けるための第１のプラグ用凹部と上部電極用プラグを設けるための第２のプラグ用凹部とを、第１のプラグ用凹部が下部電極の上面を露出するまで並行してマスク内に形成しても、第１のプラグ用凹部が電極保護膜を貫通して上部電極の内部に侵入したり、上部電極を貫通したりするおそれを容易に殆ど無くすことができる。すなわち、本発明に係る半導体装置の製造方法によれば、上部電極の膜減りや突き抜けが防止されて、品質、電気的性能、および信頼性の向上が図られた構造を有するキャパシタを備えた半導体装置を容易に製造できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２４】
先ず、本発明の一実施形態に係る半導体装置を、主に図１を参照しつつ説明する。図１は、本実施形態に係る半導体装置を示す平面図および断面図である。より具体的には、図１（ａ）は、いわゆるChain ＦｅＲＡＭが備えるオフセット構造のキャパシタセル（メモリセル）付近の構造をその上方から臨んで示す平面図であり、図１（ｂ）は、図１（ａ）中破断線Ａ−Ａ’に沿って示す断面図である。
【００２５】
図１（ｂ）に示すように、Chain ＦｅＲＡＭ１が備えるｐ型シリコン基板２の表層部には、ソース・ドレイン拡散層（ｎ-拡散層）となる活性領域３、および図示しない浅い溝型の素子分離（Shallow Trench Isolation：ＳＴＩ）領域が形成されている。そして、活性領域３の両端部の上に、ゲート４がそれぞれ１個ずつ設けられている。したがって、ｐ型シリコン基板２の表層部には、ソース・ドレイン拡散層３および２個のゲート４などからなるＭＯＳトランジスタ５が２個設けられている。各ゲート４は、ゲート絶縁膜６、ワード線となるゲート電極７、ゲートキャップ膜８、およびゲート側壁膜９などから構成されている。各ゲート絶縁膜６は、例えばＳｉＯ2膜などのシリコン酸化膜により形成されている。また、各ゲート電極７は、例えばポリＳｉ膜７ａ上にＷＳｉx膜（ＷＳｉ2膜）７ｂが積層されたポリサイド構造に形成されている。そして、ゲートキャップ膜８およびゲート側壁膜９は、例えばＳｉＮ膜などのシリコン窒化膜により形成されている。
【００２６】
また、ｐ型シリコン基板２の表面上には、ソース・ドレイン拡散層３および各ゲート４を覆って第１の層間絶縁膜としてのＣＶＤ酸化膜１０が設けられている。そして、このＣＶＤ酸化膜１０の表面上には、さらに第２の層間絶縁膜としてのＣＶＤ窒化膜１１および第３の層間絶縁膜としてのシリコン酸化膜１２が連続して積層されて設けられている。シリコン酸化膜１２の表面上には、２個のゲート４（ＭＯＳトランジスタ５）の上方に位置してキャパシタ（容量素子）１３が２個設けられている。
【００２７】
各キャパシタ１３は、シリコン酸化膜１２の表面（上面）を覆って設けられたキャパシタ下部電極１４、およびこの下部電極１４の表面（上面）上に選択的に設けられた２個のキャパシタセル１５などから構成されている。各キャパシタセル１５は、キャパシタ絶縁膜（容量絶縁膜）１６、およびこのキャパシタ絶縁膜１６を下部電極１４との間に挟んで設けられたキャパシタ上部電極１７などから構成されている。また、各キャパシタセル１５は、下部電極１４を共通の下部電極として設けられている。
【００２８】
下部電極１４は、例えばＳｒＲｕＯ3膜（ＳＲＯ膜）、Ｉｒ膜、ＩｒＯ2膜、Ｐｔ膜、Ｔｉ膜、ＴｉＮ膜、Ｒｕ膜、ＲｕＯ2膜などにより形成される。あるいは、下部電極１４は、それら各膜のうちの幾つかの膜を組み合わせて積層した積層膜により形成される。このような積層膜の代表例としては、ＳＲＯ／Ｔｉ／Ｐｔ／Ｔｉ積層膜、ＳＲＯ／Ｔｉ／ＩｒＯ2／Ｉｒ／Ｔｉ積層膜、あるいはＳＲＯ／Ｔｉ／Ｉｒ／Ｔｉ積層膜などが挙げられる。なお、これら各積層膜の構成は、それぞれ上側から下側に向けて順番に記載した。本実施形態では、下部電極１４をＳＲＯ／Ｔｉ／Ｐｔ／Ｔｉ積層膜を用いて形成する。
【００２９】
また、キャパシタ絶縁膜１６は、例えばＰｂ（ＺｒxＴｉ1-x）Ｏ3膜（ＰＺＴ膜）、Ｂｉ4Ｔｉ3Ｏ12膜（ＢＩＴ膜）、あるいはＳｒＢｉ2Ｔａ2Ｏ9膜（ＳＢＴ膜）などの強誘電体膜（強誘電体薄膜）により形成される。本実施形態では、キャパシタ絶縁膜１６をＰＺＴ膜を用いて形成する。
【００３０】
さらに、上部電極１７は、下部電極１４と同様の材料（膜）により形成される。上部電極１７の形成材料のうち、積層膜の代表例としては、Ｐｔ／ＳＲＯ積層膜、ＩｒＯ2／Ｉｒ／ＳＲＯ積層膜、あるいはＩｒ／ＳＲＯ積層膜などが挙げられる。なお、これら各積層膜の構成も、前述した下部電極１４の積層膜と同様に、それぞれ上側から下側に向けて順番に記載した。本実施形態では、上部電極１７をＰｔ／ＳＲＯ積層膜を用いて形成する。
【００３１】
各キャパシタ１３には、それぞれの上部電極１７の上面（表面）を覆って、導電性を有する材料により形成された電極保護膜１８が設けられている。この電極保護膜１８は、電極保護膜１８が設けられた各キャパシタセル１５および下部電極１４を覆って設けられる、後述するマスク膜１９よりも加工され難い材料により形成される。以下、電極保護膜１８について詳しく説明する。
【００３２】
本実施形態では、図１（ｂ）に示すように、キャパシタ１３の上部電極１７が下部電極１４よりも高い位置に形成されている。したがって、上部電極１７上のマスク膜１９の膜厚は、下部電極１４上のマスク膜１９の膜厚よりも薄い。このような構造において、図３（ｂ）に示すように、上部電極１７に電気的に接続される後述する上部電極用コンタクトプラグ２２ｂを設けるための上部電極用コンタクトホール２５ｂを、下部電極１４に電気的に接続される後述する下部電極用コンタクトプラグ２２ａを設けるための下部電極用コンタクトホール２５ａと並行して、互いに略同じレートで形成するとする。言うまでもないが、上部電極用コンタクトホール２５ｂは、電極保護膜１８の上面（表面）を露出するように、下部電極１４上のマスク膜１９よりも薄肉である上部電極１７上のマスク膜１９を貫通して形成されればよい。これに対して、下部電極用コンタクトホール２５ａは、下部電極１４の上面（表面）を露出するように、上部電極１７上のマスク膜１９よりも厚肉である下部電極１４上のマスク膜１９を貫通して形成される必要がある。すなわち、下部電極用コンタクトホール２５ａは、キャパシタ絶縁膜１６、上部電極１７、および電極保護膜１８を合わせた高さ分、上部電極用コンタクトホール２５ｂよりも深い。
【００３３】
前述したように、上部電極用コンタクトホール２５ｂを下部電極用コンタクトホール２５ａと並行して略同じレートで形成すると、マスク膜１９内では下部電極用コンタクトホール２５ａは上部電極用コンタクトホール２５ｂと略同じ深さまでしか到達することができない。したがって、上部電極用コンタクトホール２５ｂが上部電極１７上のマスク膜１９を貫通して電極保護膜１８の上面が露出されても、下部電極用コンタクトホール２５ａは下部電極１４上のマスク膜１９を貫通しておらず、下部電極１４の上面は露出されていない。そこで、下部電極１４の上面が露出するまで、下部電極用コンタクトホール２５ａをさらに掘り下げる。ここで、仮に電極保護膜１８がマスク膜１９と同程度に加工され易い材料により形成されているとする。すると、下部電極用コンタクトホール２５ａが掘り下げられるのに伴って、上部電極用コンタクトホール２５ｂもさらに掘り下げられて電極保護膜１８を貫通する。ひいては、上部電極用コンタクトホール２５ｂによって上部電極１７が削られたり、上部電極用コンタクトホール２５ｂが上部電極１７を貫通したりする。すなわち、上部電極１７に膜減りや突き抜けが生じたりする。
【００３４】
このように、互いに深さの異なる下部電極用コンタクトホール２５ａと上部電極用コンタクトホール２５ｂとを並行して略同じレートで形成する場合、電極保護膜１８をマスク膜１９と同程度に加工し易い材料で形成すると、上部電極１７が膜減りや突き抜け等の損傷を受ける。上部電極１７が損傷を受けると、キャパシタ１３の特性が劣化する。ひいては、キャパシタ１３を備えるChain ＦｅＲＡＭ１の品質や性能が劣化して、その信頼性および歩留まり等が低下する。そこで、本実施形態では、上部電極１７が損傷を受けるのを防ぐために、電極保護膜１８をマスク膜１９よりも加工され難い材料により形成する。すなわち、下部電極１４の上面が下部電極用コンタクトホール２５ａにより露出されるまで、下部電極用コンタクトホール２５ａよりも浅い上部電極用コンタクトホール２５ｂを下部電極用コンタクトホール２５ａと並行して略同じレートで形成しても、上部電極１７に膜減りや突き抜け等の損傷が生じない程度に加工困難な材料を用いて電極保護膜１８を形成する。
【００３５】
本実施形態では、具体的には、電極保護膜１８を、エッチングレートがマスク膜１９よりも低い材料を用いてエッチングストッパー膜として形成する。本発明者らが行った実験によれば、電極保護膜１８を、マスク膜１９に対する加工選択比が約２５％（１／４）以下である材料を用いて形成することにより、図１（ｂ）に示すChain ＦｅＲＡＭ１と同等の構造を有する半導体装置において、例えば０．３０μｍ以下のデザインルールに基づく集積度および微細度で製造される半導体装置はもちろんのこと、さらに高集積化および微細化が進んだ半導体装置においても、膜減りや突き抜け等の損傷が上部電極１７に生じるおそれが殆ど無いことが確認された。すなわち、電極保護膜１８を、エッチングレートがマスク膜１９よりも著しく低い材料を用いて形成することにより、下部電極１４の上面が下部電極用コンタクトホール２５ａにより露出されるまで、下部電極用コンタクトホール２５ａよりも浅い上部電極用コンタクトホール２５ｂを下部電極用コンタクトホール２５ａと並行して略同じレートで形成しても、膜減りや突き抜け等の損傷が上部電極１７に生じるおそれが殆ど無いことが確認された。
【００３６】
なお、本明細書中において、マスク膜１９に対する電極保護膜１８の加工選択比とは、マスク膜１９に対する電極保護膜１８の加工し易さ、または加工し難さを指すものとする。同様に、電極保護膜１８に対するマスク膜１９の加工選択比とは、電極保護膜１８に対するマスク膜１９の加工し易さ、または加工し難さを指すものとする。具体的には、マスク膜１９に対する電極保護膜１８の加工選択比とは、マスク膜１９に対する電極保護膜１８のエッチングレートを指すものとする。同様に、電極保護膜１８に対するマスク膜１９の加工選択比とは、電極保護膜１８に対するマスク膜１９のエッチングレートを指すものとする。
【００３７】
例えば、マスク膜１９をＳｉＯ2膜単体、あるいはＳｉＯ2膜を含む複数の膜からなる積層膜を用いて形成するとする。この場合、エッチングストッパー膜１８をＳＲＯ膜、Ｒｕ膜、ＲｕＯ2膜、あるいはＩｒＯ2膜などを用いて形成する。好ましくは、これら各材料のうち、酸化物導電体であるＳＲＯ膜、ＲｕＯ2膜、およびＩｒＯ2膜などを用いてエッチングストッパー膜１８を形成する。これら各膜は、例えばＲＩＥ法によりＳｉＯ2膜をエッチングする条件の下では殆どエッチングされないため、ＳｉＯ2膜に対するエッチングレートを取ることは実質的に不可能である。すなわち、ＳｉＯ2膜は、エッチングストッパー膜１８として採用可能な前記各膜に対するＲＩＥ工程における加工選択比（エッチングレート）を、実質的に無限大とみなすことができる材料である。本実施形態では、エッチングストッパー膜１８をＳＲＯ膜を用いて形成する。
【００３８】
さらに、ｐ型シリコン基板２上には、下部電極１４の上面および各上部電極１７の上面をエッチングストッパー膜１８によって覆われた各キャパシタセル１５を覆って、マスク膜（第４の層間絶縁膜）１９が設けられている。本実施形態では、マスク膜１９は、第１のハードマスク膜１９ａおよび第２のハードマスク膜１９ｂの２層構造からなるハードマスク膜として形成されている。第１のハードマスク膜１９ａは、各エッチングストッパー膜１８の上面を覆って設けられている。また、第２のハードマスク膜１９ｂは、第１のハードマスク膜１９ａが設けられた各キャパシタセル１５および下部電極１４の表面を覆って設けられている。前述したように、ハードマスク膜１９は、ＲＩＥ工程におけるエッチングレートがエッチングストッパー膜１８よりも著しく高い材料を用いて形成される。本実施形態では、第１および第２の各ハードマスク膜１９ａ，１９ｂを、ともにＡｌ2Ｏ3膜上にＳｉＯ2膜を積層させた２層構造からなる積層膜を用いて形成する。そして、第２のハードマスク膜１９ｂ上には、その表面を覆って第５の層間絶縁膜としてのＳｉＯ2膜２０が設けられている。
【００３９】
また、図１（ｂ）に示すように、ハードマスク膜１９および第５の層間絶縁膜２０内には、各キャパシタ１３の下部電極１４または上部電極１７と電気的に接続される上層配線２１およびプラグ２２が設けられている。具体的には、下部電極１４のキャパシタ絶縁膜１６に覆われていない領域の上方に、下部電極１４に電気的に接続される下部電極用上層配線（第１の配線）２１ａが１本設けられている。この下部電極用上層配線２１ａは、第２のハードマスク膜１９ｂを略貫通して一体に形成された下部電極用コンタクトプラグ（第１のコンタクトプラグ）２２ａを介して、下部電極１４に電気的に接続されている。また、各キャパシタセル１５の上方には、各上部電極１７に電気的に接続される上部電極用上層配線（第２の配線）２１ｂが１本ずつ設けられている。これら各上部電極用上層配線２１ｂは、各上部電極１７上の第１および第２の各ハードマスク膜１９ａ，１９ｂを略貫通して一体に形成された上部電極用コンタクトプラグ（第２のコンタクトプラグ）２２ｂおよび各エッチングストッパー膜１８を介して、各上部電極１７に電気的に接続されている。
【００４０】
このように、下部電極用上層配線２１ａと下部電極用コンタクトプラグ２２ａ、および各上部電極用上層配線２１ｂと各上部電極用コンタクトプラグ２２ｂは、それぞれいわゆるデュアルダマシン構造に形成されている。本実施形態では、下部電極用上層配線２１ａと下部電極用コンタクトプラグ２２ａ、および各上部電極用上層配線２１ｂと各上部電極用コンタクトプラグ２２ｂは、すべてアルミニウム（Ａｌ）を用いて一体に形成されている。各上層配線２１ａ，２１ｂおよび各コンタクトプラグ２２ａ，２２ｂの周囲には、バリアメタル膜２３が設けられている。本実施形態では、バリアメタル膜２３は、導電性を有するセラミック層であるＴｉＮ膜２３ａと、金属層であるＴｉ膜２３ｂとの２層構造に形成されている。ＴｉＮ膜２３ａは、各上層配線２１ａ，２１ｂおよび各コンタクトプラグ２２ａ，２２ｂに直接接触して設けられている。また、Ｔｉ膜２３ｂは、下部電極１４または各エッチングストッパー膜１８に直接接触して設けられている。
【００４１】
また、図１（ｂ）に示される断面内には現れないため図示を省略するが、第１〜第５の層間絶縁膜１０，１１，１２，１９，２０には、下部電極用上層配線２１ａを介して下部電極１４とソース・ドレイン拡散層３とを電気的に接続するためのコンタクトプラグが形成される。このコンタクトプラグは、第１〜第５の層間絶縁膜１０，１１，１２，１９，２０内にコンタクトホールを形成し、このコンタクトホール内にｎ＋多結晶シリコン膜を埋め込むことにより形成される。同じく図示を省略するが、同様の方法により、第１〜第５の層間絶縁膜１０，１１，１２，１９，２０には、各上部電極用上層配線２１ｂを介して各上部電極１７とソース・ドレイン拡散層３とを電気的に接続するためのコンタクトプラグが形成される。
【００４２】
なお、図１（ｂ）においては、図面を見易くするために、積層膜からなる下部電極１４、上部電極１７、ならびに第１および第２のハードマスク膜１９ａ，１９ｂを、それぞれ簡略化して１層の膜として描いた。
【００４３】
次に、本発明の一実施形態に係る半導体装置の製造方法を図２〜図４を参照しつつ説明する。図２〜図４は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。より具体的には、図２〜図４は、前述したChain ＦｅＲＡＭ１の製造方法を示す工程断面図である。
【００４４】
先ず、図２（ａ）に示すように、ｐ型シリコン基板２の表層部に、スイッチ動作を司るＭＯＳトランジスタ５を２個形成する。はじめに、ｐ型Ｓｉ基板２の表層部のうち、トランジスタ活性領域（ソース・ドレイン拡散層）３以外の領域に、素子分離のための図示しない溝（凹部）を複数個形成する。続けて、各溝内にＳｉＯ2を埋め込むことにより、ｐ型Ｓｉ基板２の表層部に図示しない複数の素子分離（Sｈallow Trench Isolation：ＳＴＩ）領域を形成する。続けて、熱酸化法により、複数のＳＴＩ領域が形成されたｐ型Ｓｉ基板２の表面上にゲート絶縁膜となるシリコン酸化膜（ＳｉＯ2膜）６を約６ｎｍの膜厚で全面的に設ける。続けて、シリコン酸化膜６の表面上に、砒素（Ａｓ）がドープされたｎ+型多結晶シリコン膜（ポリＳｉ膜）７ａを全面的に設ける。このポリＳｉ膜７ａは、ゲート電極７の下層部となる。続けて、このポリＳｉ膜７ａの表面上に、ＷＳｉ2膜（ＷＳｉx膜）７ｂおよびシリコン窒化膜（ＳｉＮ膜）８を連続して積層する。ＷＳｉ2膜７ｂは、ゲート電極７の上層部となる。また、ＳｉＮ膜８はゲートキャップ膜となる。
【００４５】
しかる後、ＳｉＯ2膜６、ポリＳｉ膜７ａ、ＷＳｉ2膜７ｂ、およびＳｉＮ膜８を、通常の光リソグラフィー法およびＲＩＥ法により加工する。これにより、ｐ型Ｓｉ基板２の表面上に、ポリＳｉ膜７ａ上にＷＳｉ2膜７ｂが積層されたポリサイド構造を有するゲート電極７を２個形成する。続けて、ゲート電極７などが形成されたｐ型Ｓｉ基板２の表面上にシリコン窒化膜（ＳｉＮ膜）９を堆積させる。この後、ＲＩＥ法を用いるいわゆる側壁残しの手法によってＳｉＮ膜９を所定の形状に加工して、各ゲート電極７の両側部にゲート側壁膜（スペーサ部）９を設ける。これにより、ｐ型Ｓｉ基板２の表面上に、各ＭＯＳトランジスタ５の主要部となるゲート４が２個設けられる。また、プロセスの詳細な説明は省略するが、ゲート側壁膜９を設ける際に、通常のイオン注入法および所定の加熱処理によって、ｐ型Ｓｉ基板２の表層部にソース・ドレイン領域（トランジスタ活性領域）３を形成する。これにより、ｐ型Ｓｉ基板２の表層部に、ソース・ドレイン領域３および２個のゲート４などからなるＭＯＳトランジスタ５が２個設けられる。
【００４６】
続けて、ＣＶＤ法により、例えばＳｉＯ2膜などの絶縁性を有する酸化膜（ＣＶＤ酸化膜）１０を、２個のＭＯＳトランジスタ５が形成されたｐ型Ｓｉ基板２の表面上に、それらを覆って全面的に堆積させる。この後、堆積したＣＶＤ酸化膜１０の上面（表面）をＣＭＰ法により平坦化する。このＣＶＤ酸化膜は、第１の層間絶縁膜１０となる。
【００４７】
続けて、例えばＲＩＥ法により、第１の層間絶縁膜１０内に、ソース・ドレイン領域３に連通する図示しないコンタクトホールを形成する。この後、例えばスパッタリング法あるいはＣＶＤ法により、コンタクトホールが形成された第１の層間絶縁膜１０の表面上に図示しない薄いチタン膜（Ｔｉ薄膜）を堆積させる。続けて、このＴｉ薄膜に対して、窒素を含む所定のフォーミングガス中で所定の加熱処理を施すことによって、その上層部を図示しないＴｉＮ薄膜に変質させる。続けて、コンタクトホールの内部が埋まるまで、ＴｉＮ薄膜の表面上に図示しないｎ+多結晶シリコン膜をＣＶＤ法により全面的に堆積させる。この後、第１の層間絶縁膜１０の表面が露出するまでＣＭＰ法を行うことにより、コンタクトホールの外部に設けられたｎ+多結晶シリコン膜、ならびにＴｉＮ薄膜およびＴｉ薄膜からなる積層膜を研磨して除去する。すなわち、コンタクトホール内に、コンタクトプラグとなるｎ+多結晶シリコン膜およびバリアメタル膜となるＴｉＮ／Ｔｉ積層膜を埋め込む。これにより、第１の層間絶縁膜１０内に、ソース・ドレイン領域３に電気的に接続される図示しないコンタクトプラグを形成する。
【００４８】
続けて、ＣＶＤ法により、例えばＳｉＮ膜などの絶縁性を有する窒化膜（ＣＶＤ窒化膜）１１を、コンタクトプラグが形成された第１の層間絶縁膜１０の表面上に全面的に堆積させる。この後、第１の層間絶縁膜１０と同様に、堆積したＣＶＤ窒化膜１１の上面（表面）をＣＭＰ法により平坦化する。このＣＶＤ窒化膜は、第２の層間絶縁膜１１となる。
【００４９】
続けて、例えばＲＩＥ法により、第２の層間絶縁膜１１および第１の層間絶縁膜１０内に、図示しない他のソース・ドレイン領域に連通する図示しない他のコンタクトホールを形成する。この後、前述したコンタクトプラグを形成する場合と同様の方法により、第１および第２の層間絶縁膜１０，１１内に形成されたコンタクトホール内に、図示しないコンタクトプラグとなるｎ+多結晶シリコン膜およびバリアメタル膜となるＴｉＮ／Ｔｉ積層膜を埋め込む。これにより、第１および第２の層間絶縁膜１０，１１内に、他のソース・ドレイン領域およびキャパシタ１３に電気的に接続される図示しないコンタクトプラグを形成する。
【００５０】
続けて、ＣＶＤ法により、例えばＳｉＯ2膜などの絶縁性を有する酸化膜（ＣＶＤ酸化膜）１２を、コンタクトプラグが形成された第２の層間絶縁膜１１の表面上に全面的に堆積させる。この後、第１および第２の層間絶縁膜１０，１１と同様に、堆積したＣＶＤ酸化膜１２の上面（表面）をＣＭＰ法により平坦化する。このＣＶＤ酸化膜は、第３の層間絶縁膜１２となる。
【００５１】
次に、図２（ｂ）に示すように、第３の層間絶縁膜１２の表面上に、キャパシタ１３の下部電極となる膜（層）１４を全面的に設ける。続けて、この膜１４の上に、キャパシタ１３の絶縁膜となる膜（層）１６、キャパシタ１３の上部電極となる膜（層）１７、エッチングストッパー膜となる膜（層）１８、および第１のハードマスク膜となる膜（層）１９ａを、順次連続して積層する。
【００５２】
次に、図３（ａ）に示すように、第３の層間絶縁膜１２の表面上に設けられた各膜１４，１６，１７，１８，１９ａを加工して、２個のＭＯＳトランジスタ５の上方にキャパシタ１３をそれぞれ１個ずつ形成する。
【００５３】
以下、キャパシタ下部電極１４をＳＲＯ／Ｔｉ／Ｐｔ／Ｔｉ積層膜で、キャパシタ絶縁膜１６をＰＺＴ膜で、キャパシタ上部電極１７をＰｔ／ＳＲＯ積層膜で、エッチングストッパー膜１８をＳＲＯ膜で、そして上部電極加工用ハードマスク膜１９ａをＳｉＯ2／Ａｌ2Ｏ3積層膜でそれぞれ形成する場合を例に挙げて、キャパシタ１３を形成する工程について具体的に説明する。ただし、図２〜図４においては、図面を見易くするために、積層膜からなる下部電極１４、上部電極１７、ならびに上部電極加工用ハードマスク膜１９ａを、それぞれ簡略化して１層の膜として描いた。また、上部電極加工用ハードマスク膜１９ａと同様に、ＳｉＯ2／Ａｌ2Ｏ3積層膜からなる下部電極加工用ハードマスク膜（第２のハードマスク膜）１９ｂも、図２〜図４において簡略化して１層の膜として描いた。
【００５４】
先ず、第３の層間絶縁膜としてのＳｉＯ2膜１２の表面上に、スパッタリング法によりＴｉ膜を約２．５ｎｍ堆積させる。続けて、Ｔｉ膜を大気に晒さずに、Ｔｉ膜上に、スパッタリング法によりＰｔ膜を約１００ｎｍ堆積させる。続けて、Ｐｔ膜上に、スパッタリング法により、Ｔｉ膜を約２．５ｎｍ、ＳＲＯ膜を約１０ｎｍ連続して堆積させる。この後、Ｏ2雰囲気下で、Ｔｉ膜、Ｐｔ膜、Ｔｉ膜、およびＳＲＯ膜からなる積層膜に、約６５０℃の急速熱アニール（Rapid Thermal Anneal：ＲＴＡ）処理を約３０秒間施す。これにより、キャパシタ下部電極１４となるＳＲＯ／Ｔｉ／Ｐｔ／Ｔｉ積層膜を得る。
【００５５】
次に、ＳＲＯ膜の表面上に、スパッタリング法によりＰＺＴ膜１６を約８０〜１４０ｎｍ堆積させる。この後、ＰＺＴ膜１６を結晶化させるために、Ｏ2雰囲気下で、ＰＺＴ膜１６に約６５０℃のＲＴＡ処理を約３０秒間施す。これにより、キャパシタ絶縁膜となるＰＺＴ膜１６を得る。
【００５６】
次に、ＰＺＴ膜１６の表面上に、スパッタリング法によりＳＲＯ膜を約１０ｎｍ堆積させる。この後、Ｏ2雰囲気下で、ＳＲＯ膜に約６５０℃のＲＴＡ処理を約３０秒間施す。続けて、ＳＲＯ膜上に、スパッタリング法によりＰｔ膜を約５０ｎｍ堆積させる。これにより、キャパシタ上部電極１７となるＰｔ／ＳＲＯ積層膜を得る。
【００５７】
次に、Ｐｔ膜の表面上に、スパッタリング法によりエッチングストッパー膜となるＳＲＯ膜１８を堆積させる。
【００５８】
次に、ＳＲＯ膜１８の表面上に、スパッタリング法によりＡｌ2Ｏ3膜を堆積させる。続けて、Ａｌ2Ｏ3膜上に、ＣＶＤ法によりＳｉＯ2膜を堆積させる。これにより、上部電極加工用ハードマスク膜（第１のハードマスク膜）１９ａとなるＳｉＯ2／Ａｌ2Ｏ3積層膜を得る。このＳｉＯ2／Ａｌ2Ｏ3積層膜１９ａは、具体的には、各キャパシタ１３の上部電極１７にＲＩＥ加工を施す際のＲＩＥ加工用ハードマスク膜となる。
【００５９】
これまでの工程により、図２（ｂ）に示す構造を得る。
【００６０】
次に、上部電極加工用ハードマスク膜（ＳｉＯ2／Ａｌ2Ｏ3積層膜）１９ａの表面上に図示しないレジストマスクを設けた後、このレジストマスクを光リソグラフィ法およびＲＩＥ法などにより所定の形状に加工する。続けて、上部電極加工用ハードマスク膜１９ａを、ＲＩＥ法により所定の形状に加工する。この後、アッシャー処理を行ってレジストマスクを除去する。続けて、上部電極加工用ハードマスク膜１９ａをマスクとして、エッチングストッパー膜（ＳＲＯ膜）１８、キャパシタ上部電極（Ｐｔ／ＳＲＯ積層膜）１７、およびキャパシタ絶縁膜（ＰＺＴ膜）１６を、順次ＲＩＥ法により所定の形状に加工する。
【００６１】
次に、図３（ａ）に示すように、キャパシタ下部電極（ＳＲＯ／Ｔｉ／Ｐｔ／Ｔｉ積層膜）１４の表面上に、２個のキャパシタ１３を覆って下部電極加工用ハードマスク膜（第２のハードマスク膜）１９ｂとなるＳｉＯ2／Ａｌ2Ｏ3積層膜を設ける。このＳｉＯ2／Ａｌ2Ｏ3積層膜１９ｂは、上部電極加工用ハードマスク膜となるＳｉＯ2／Ａｌ2Ｏ3積層膜１９ａと同様に、例えばＣＶＤ法あるいはスパッタリング法により、キャパシタ下部電極１４の表面上にＡｌ2Ｏ3およびＳｉＯ2を順次連続して堆積させることにより設けられる。このＳｉＯ2／Ａｌ2Ｏ3積層膜１９ｂは、具体的には、キャパシタ下部電極１４にＲＩＥ加工を施す際のＲＩＥ加工用ハードマスク膜となる。
【００６２】
次に、下部電極加工用ハードマスク膜（ＳｉＯ2／Ａｌ2Ｏ3積層膜）１９ｂの表面上に図示しないレジストマスクを設けた後、このレジストマスクを光リソグラフィ法およびＲＩＥ法などにより所定の形状に加工する。続けて、下部電極加工用ハードマスク膜１９ｂを、ＲＩＥ法により所定の形状に加工する。この後、アッシャー処理を行ってレジストマスクを除去する。続けて、下部電極加工用ハードマスク膜１９ｂをマスクとして、キャパシタ下部電極１４をＲＩＥ法により所定の形状に加工する。
【００６３】
これまでの工程により、図３（ａ）に示すように、２個のＭＯＳトランジスタ５の上方に、所望のキャパシタ１３をそれぞれ１個ずつ形成する。
【００６４】
次に、図３（ｂ）に示すように、下部電極加工用ハードマスク膜１９ｂの表面上に、例えばＣＶＤ法により第４の層間絶縁膜としてのＳｉＯ2膜２０を堆積させる。続けて、この第４の層間絶縁膜（ＳｉＯ2膜）２０の表面上に図示しないレジストマスクを設けた後、このレジストマスクを光リソグラフィ法およびＲＩＥ法などにより所定の形状に加工する。続けて、光リソグラフィ法およびＲＩＥ法などにより、下部電極用上層配線（第１の配線）２１ａを設けるための第１の配線用凹部２４ａ、および下部電極用コンタクトプラグ（第１のコンタクトプラグ）２２ａを設けるための第１のコンタクトプラグ用凹部２５ａを、第４の層間絶縁膜２０および下部電極加工用ハードマスク１９ｂ内に形成する。また、同じく光リソグラフィ法およびＲＩＥ法などにより、上部電極用上層配線（第２の配線）２１ｂを設けるための第２の配線用凹部２４ｂ、および上部電極用コンタクトプラグ（第２のコンタクトプラグ）２２ｂを設けるための第２のコンタクトプラグ用凹部２５ｂを、第４の層間絶縁膜２０、ならびに上部電極加工用ハードマスク膜１９ａおよび下部電極加工用ハードマスク１９ｂ内に形成する。
【００６５】
本実施形態では、第２の配線用凹部２４ｂを第１の配線用凹部２４ａと並行して形成する。それとともに、第２のコンタクトプラグ用凹部（第２のコンタクトホール、上部電極用コンタクトホール）２５ｂを、第１のコンタクトプラグ用凹部（第１のコンタクトホール、下部電極用コンタクトホール）２５ａと並行して形成する。この際、下部電極用コンタクトホール２５ａを第１の配線用凹部２４ａと一体に形成する。同様に、上部電極用コンタクトホール２５ｂを第２の配線用凹部２４ｂと一体に形成する。この後、アッシャー処理を行ってレジストマスクを除去する。
【００６６】
次に、第１および第２の配線用凹部２４ａ，２４ｂ、ならびに第１および第２のコンタクトホール２５ａ，２５ｂが形成された第４の層間絶縁膜２０および下部電極加工用ハードマスク１９ｂの表面上に、バリアメタル膜２３となるＴｉ膜２３ｂおよびＴｉＮ膜２３ａをスパッタリング法により順次連続して堆積させる。続けて、スパッタリング法により、第１および第２の配線用凹部２４ａ，２４ｂの内部、ならびに第１および第２のコンタクトホール２５ａ，２５ｂの内部が埋まるまで、ＴｉＮ膜２３ａの表面上にＡｌ膜を堆積させる。このＡｌ膜は、下部電極用上層配線２１ａ、下部電極用コンタクトプラグ２２ａ、上部電極用上層配線２１ｂ、および上部電極用コンタクトプラグ２２ｂの形成材料となる。この後、ＣＭＰ法により第４の層間絶縁膜２０の上面を平坦化することにより、第１および第２の配線用凹部２４ａ，２４ｂの内部、ならびに第１および第２のコンタクトホール２５ａ，２５ｂの内部にＡｌ／ＴｉＮ／Ｔｉ積層膜を埋め込む。これにより、デュアルダマシン構造からなる、下部電極用上層配線２１ａと下部電極用コンタクトプラグ２２ａ、および上部電極用上層配線２１ｂと上部電極用コンタクトプラグ２２ｂとを得る。
【００６７】
以上の工程により、図４に示すように、オフセット構造のスタック型キャパシタ１３を備えるChain ＦｅＲＡＭ１の主要部が形成される。以後、図示および詳しい説明は省略するが、所定の工程を経て、所望のChain ＦｅＲＡＭ１を得る。
【００６８】
以上説明したように、この一実施形態によれば、キャパシタ１３の上部電極１７と、キャパシタ１３を覆って設けられたハードマスク膜１９との間に、ハードマスク膜１９よりもエッチングレートが低い材料により形成されたエッチングストッパー膜１８が設けられている。これにより、例えばキャパシタ下部電極１４の上面が下部電極用コンタクトホール２５ａにより露出されるまで、上部電極用コンタクトホール２５ｂを下部電極用コンタクトホール２５ａと並行して形成しても、上部電極用コンタクトホール２５ｂがエッチングストッパー膜１８を貫通してキャパシタ上部電極１７の内部に侵入したり、あるいはキャパシタ上部電極１７を貫通したりするおそれが殆ど無い。すなわち、本実施形態に係る半導体装置としてのChain ＦｅＲＡＭ１は、キャパシタ上部電極１７の膜減りや突き抜けが防止された構造を有するオフセット構造のスタック型キャパシタ１３を備えている。したがって、スタック型キャパシタ１３はもちろんのこと、Chain ＦｅＲＡＭ１は、その品質、電気的性能、および信頼性などが向上されている。
【００６９】
近年、半導体メモリの大容量化のために、さらなる高集積化および微細化が図られている。それとともに、ＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）、ＢＩＴ（Ｂｉ4Ｔｉ3Ｏ12）、あるいはＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等の強誘電体からなる膜をキャパシタ絶縁膜として利用する、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の開発が進められている。不揮発性メモリであるＦｅＲＡＭは、簡潔に言えば、キャパシタ絶縁膜（容量絶縁膜）を、ＤＲＡＭに用いられているシリコン酸化膜などから前述したような強誘電体膜に置き換えたものである。ＦｅＲＡＭは、例えば次に述べるような特徴を有しており、次世代メモリとして期待されている。
【００７０】
書き込みおよび消去が高速であり、セルを小型化することでＤＲＡＭなみの１００ｎsec以下の書き込み時間を達成することが可能である。
【００７１】
同じ不揮発性メモリであるＳＲＡＭと異なり、電源が不必要である。
【００７２】
書き換え可能回数が多く、容量絶縁膜として用いる強誘電体材料（ＰＺＴ、ＢＩＴ、ＳＢＴ等）や、電極材料（ＩｒＯx、ＲｕＯx、ＳｒＲｕＯ3等）の特性を工夫することにより、１０12回以上もの書き換え可能回数を達成することが可能である。
【００７３】
原理的に高密度化（高集積化）が可能であり、ＤＲＡＭと同等の集積度を得ることができる。
【００７４】
内部の書き込み電圧を、例えば約２Ｖ程度まで低くすることができ、消費電力を低く抑えて動作できる。
【００７５】
ランダムアクセスによるビット書き換えが可能である。
【００７６】
このように、ＦｅＲＡＭは、ＤＲＡＭよりも優れた点を幾つも有している。
【００７７】
一般に、ＦｅＲＡＭでは、キャパシタ絶縁膜にＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）、ＢＩＴ（Ｂｉ4Ｔｉ3Ｏ12）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等の強誘電体からなる薄膜を使用する。これら各強誘電体は、いずれも酸素八面体を基本構造とするペロブスカイト構造からなる結晶構造を有している。ちなみに、ＤＲＡＭ用キャパシタ材料として検討されている常誘電体ＢＳＴも、前記各強誘電体と同様の結晶構造を有している。前記各強誘電体は、従来のＳｉ酸化膜と異なり、アモルファス状態ではその特徴である強誘電性や高誘電性が発現しないので、キャパシタ絶縁膜として使用することができない。前記各強誘電体をキャパシタ絶縁膜として使用するためには、前記各強誘電体を結晶化させるための工程、例えば高温での結晶化熱処理、高温でのIn-situ結晶化プロセスなどが必要となる。材料にもよるが、これらの結晶化プロセスには、一般的に少なくとも約４００〜７００℃の温度が必要となる。また、前記各強誘電体からなる膜の成膜方法としては、例えばレーザアブレーション法、真空蒸着法、ＭＢＥ法など各種の方法が研究されている。実用化されている成膜方法としては、ＭＯＣＶＤ法、スパッタ法、あるいは溶液法（ＣＳＤ：Chemical Solution Deposition）がある。以下、代表的な強誘電体材料であるＰＺＴとＳＢＴを例にとって、それらの特徴について説明する。
【００７８】
強誘電体は自発分極があり、その自発分極の向きは電界の向きにより反転可能である。また、強誘電体の自発分極は、強誘電体に電界を印加しない状態でも分極値（残留分極）を有しており、その値（分極の向き）は電界を０とする前の状態に依存する。したがって、強誘電体は、これに印加する電界の向きにより＋または−の電荷を結晶表面に誘起することができ、それらいずれかの状態をメモリ素子の０または１に対応させる。従来のＦｅＲＡＭでは、ＤＲＡＭと同様に一対のキャパシタとトランジスタとを組み合わせて（１トランジスタ／１キャパシタ：１Ｔ／１Ｃ）、情報の１ユニットとしていた。しかし、最近は信頼性を向上させるために、主に２Ｔ／２Ｃ構造のＦｅＲＡＭが主流になりつつある。また、ＦｅＲＡＭに積極的に使用されている強誘電体材料は、ＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）薄膜、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）薄膜である。
【００７９】
前者のＰＺＴは、例えば次に述べるような特徴を有している。結晶化温度が約６００℃である。分極値が大きく、残留分極値が約２０μＣ／ｃｍ2である。ヒステリシス曲線で分極値が０となる際の電界値である抗電界が比較的小さいため、低電圧で分極反転が可能である。Ｚｒ／Ｔｉ組成比を変化させることにより、結晶化温度の他に、グレインサイズ、グレイン形状、および結晶構造などの構造特性、ならびに分極量、抗電界、疲労特性、およびリーク電流などの強誘電特性を容易に制御可能である。ペロブスカイト結晶構造が有する元素許容性に基づき、Ａサイトと呼ばれるＰｂをＳｒ、Ｂａ、Ｃａ、Ｌａなどの元素で、またＢサイトと呼ばれるＺｒ、ＴｉをＮｂ、Ｗ、Ｍｇ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍｎなどの元素で、それぞれ置換することが可能である。そして、それら各元素に応じて、ＰＺＴの結晶構造、構造特性、強誘電特性などを大きく変えることができる。以上が、ＰＺＴが有する主な利点である。
【００８０】
ＰＺＴは、早くから薄膜化の検討がなされてきており、スパッタ法や、ゾルゲル法などによる研究例も多い。ＰＺＴは、前述した各強誘電体材料のうち、ＦｅＲＡＭのキャパシタ絶縁膜として最初に実用化された材料である。ただし、ＰＺＴには前述した様々な利点がある反面、書き込み回数の増加に伴って分極量の減少（疲労特性）が生じる。このようなＰＺＴ膜の疲労は、例えばキャパシタ電極をＰｔにより形成した場合、ＰＺＴ膜とＰｔ電極との界面に生じる酸素空孔が主たる原因と考えられている。そして、この酸素空孔の発生理由の一つとして、Ｐｂの揮発性および拡散容易性が挙げられる。Ｐｂは、ペロブスカイト結晶構造の一部を構成しているため、酸素空孔が生じると近傍の陽イオンと双極子を形成し、スイッチング電荷の減少を引き起こす。近年の研究によれば、ＰＺＴの疲労特性は、電界により加速されることが分かった。この性質を利用して、最近では、ＦｅＲＡＭの動作電圧の低電圧化を図ったり、キャパシタ電極の材料をＰｔからＳＲＯ（ＳｒＲｕＯ3）やＩｒＯxなどの酸化物導電体に切り替えたりするなどの、ＰＺＴの疲労特性の改善がなされている。
【００８１】
他方、後者のＳＢＴは、ＰＺＴが有する疲労特性の改善、およびＰＺＴ膜を採用したＦｅＲＡＭの低電圧駆動を達成するために開発された材料である。ＳＢＴは、Ｂｉ層状化合物（Aurivillius Phase）の一種であり、強誘電性の起源となる酸素八面体からなる擬似ペロブスカイト構造層を、Ｂｉ2Ｏ2層が挟む結晶構造を有している。この構造により、主たる分極はｃ軸と垂直な面内にあり、ｃ軸方向の分極は無い。たとえｃ軸方向に分極があったとしても、その分極値はｃ軸と垂直な面内の分極値に比べて十分小さい。ＳＢＴは、擬似ペロブスカイト構造中の酸素八面体の数によって、その分極が発現する。ＳＢＴは、揮発性元素であるＢｉを失っても、電荷を補償する酸素空孔自体がＢｉ酸化物層に生成されるため、その擬似ペロブスカイト構造への直接的な影響は少ない。また、ＳＢＴは、価数が変化し易いＴｉを含んでいない点でも、ＰＺＴより優れている。ただし、ＳＢＴは、ＰＺＴに比べて結晶化温度が高い。
【００８２】
以上説明したＰｂ（Ｚｒ，Ｔｉ）Ｏ3などを代表とする各強誘電体膜を用いたＦｅＲＡＭや、それら強誘電体膜をキャパシタ絶縁膜として用いた強誘電体キャパシタを備えた混載メモリにおいて、前述したキャパシタ１３の上部電極１７の膜減りや突き抜けは、それら各半導体装置の生産歩留まりや信頼性を左右する非常に重要な要素となる。また、前述した各コンタクトホール２５ａ，２５ｂをＲＩＥ法により形成する際に発生する水素や、プラズマによる上部電極１７に対するダメージも、前記各半導体装置の生産歩留まりや信頼性を左右する非常に重要な要素となる。
【００８３】
本実施形態では、前述したように、キャパシタ１３を覆って設けられる第１および第２のハードマスク膜１９ａ，１９ｂとキャパシタ上部電極１７との間に、それら各ハードマスク膜１９ａ，１９ｂよりもエッチングレートの低いエッチングストッパー膜（電極保護膜）１８を設ける。これにより、下部電極用および上部電極用の各コンタクトホール２５ａ，２５ｂをＲＩＥ法により形成する際の上部電極１７の膜減りや突き抜けを殆ど無くすことができる。このような効果は、例えば０．３０μｍ以下のデザインルールで製造される、高集積化および微細化が図られたＦｅＲＡＭや混載メモリにおいて、それらの生産歩留まりや信頼性を向上できるという点で有効である。特に、図１（ａ）および（ｂ）に示すChain ＦｅＲＡＭ１のように、キャパシタ１３の上部電極１７間を上部電極用上層配線２１ｂで接続する半導体装置において、その生産歩留まりや信頼性を大幅に向上できるという点で極めて有効である。さらに、本実施形態によれば、次に述べるような効果も得ることができる。
【００８４】
上部電極用上層配線２１ｂおよび上部電極用コンタクトプラグ２２ｂを埋め込み形成する際に、キャパシタ１３の上部電極１７の膜減りや突き抜けが殆ど無いので、上部電極１７に掛かるストレスおよびダメージを殆ど無くすことができる。これにより、キャパシタ１３の特性および生産歩留まりを向上させることができる。その結果、半導体装置（Chain ＦｅＲＡＭ）１の信頼性を向上させることができる。
【００８５】
また、上部電極１７の膜減りや突き抜けが殆ど無いので、上部電極１７に上部電極用上層配線２１ｂ（上部電極用コンタクトプラグ２２）を電気的に接合する際の歩留まりを向上させることができる。また、下部電極用および上部電極用の各コンタクトホール２５ａ，２５ｂをＲＩＥ法により形成する際に、キャパシタ絶縁膜１６にダメージを殆ど与えずに済む。さらに、各上層配線２１ａ，２１ｂ、および各コンタクトプラグ２２ａ，２２ｂの形成材料であるＡｌや、バリアメタル膜２３の形成材料であるＴｉＮ膜２３ａやＴｉ膜２３ｂと、キャパシタ絶縁膜１６との反応を抑制できるので、キャパシタ１３の特性劣化を殆ど無くすことができる。これらの結果、半導体装置１の生産歩留まりや、信頼性を向上させることができる。
【００８６】
また、上部電極１７の膜減りや突き抜けが殆ど無いので、ＲＩＥ工程におけるキャパシタ１３へのプラズマダメージを殆ど無くすことができる。また、上部電極１７上にＳＲＯ等の導電性酸化物からなるエッチングストッパー膜１８を設けることにより、下部電極用および上部電極用の各コンタクトホール２５ａ，２５ｂをＲＩＥ法により形成する際に発生する、水素によるキャパシタ１３へのダメージを殆ど無くすことができる。これらの結果、キャパシタ１３の特性劣化を殆ど無くすことができるとともに、キャパシタ１３の製造歩留まりや信頼性を向上させることができる。
【００８７】
さらに、エッチングストッパー膜（電極保護膜）１８にＳＲＯなどの酸化物導電体を採用するとともに、エッチングストッパー膜１８を酸素雰囲気下で形成することにより、キャパシタ絶縁膜１６中に生じた酸素欠損に酸素を補填することができる。この結果、キャパシタ１３の信頼性を向上させることができる。
【００８８】
なお、本発明に係る半導体装置およびその製造方法は、前述した一実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成または工程などの一部を種々様々な設定に変更したり、あるいはそれらの構成や工程などを適宜、適当に組み合わせて用いたりして実施することができる。
【００８９】
例えば、エッチングストッパー膜１８は、前述したＳＲＯ膜には限られない。エッチングストッパー膜１８は、II−Ａ族、IＶ−Ａ族、およびＶIII族に属する金属元素のうち少なくとも１種類の金属元素を含む材料により形成されていればよい。具体的には、Ｓｒ，Ｔｉ，Ｒｕ，Ｉｒ，Ｐｔのうち少なくとも１種類の金属元素を含む材料により形成されていればよい。あるいは、そのような金属元素のうち少なくとも１種類の金属元素を含む酸化物導電体により形成されていればよい。そのような酸化物導電体としては、例えばＩｒＯ2，ＲｕＯ2，ＳｒＲｕＯ3等が挙げられる。それらの材料をエッチングストッパー膜１８として用いた場合でも、前述したＳＲＯ膜と同等の効果を得ることができる。また、キャパシタ上部電極１７は、エッチングストッパー膜１８を形成する材料を少なくとも１種類含む材料により形成されていることが好ましい。これにより、上部電極１７の膜減りや突き抜けをより防止することができる。
【００９０】
また、前述した一実施形態では、エッチングストッパー膜１８に上部電極用コンタクトホール２５ｂによる膜減りや突き抜け等が生じない設定としたが、これに限定されるものではない。少なくとも、上部電極１７に膜減りや突き抜け等が生じなければ、エッチングストッパー膜１８に膜減りや突き抜け等が生じても構わない。ただし、エッチングストッパー膜１８にも、膜減りや突き抜け等が生じないことが好ましいのは、もちろんである。
【００９１】
また、下部電極１４、上部電極１７、ならびに第１および第２のハードマスク膜１９ａ，１９ｂは、前述した積層膜には限定されない。下部電極１４、上部電極１７、ならびに第１および第２のハードマスク膜１９ａ，１９ｂは、それぞれ適宜、適正な材料により形成されればよい。また、下部電極１４、上部電極１７、ならびに第１および第２のハードマスク膜１９ａ，１９ｂを、それぞれ単一の材料により形成してもよい。あるいは、下部電極１４、上部電極１７、ならびに第１および第２のハードマスク膜１９ａ，１９ｂを、それぞれ独立に単層膜または積層膜に作り分けても構わない。
【００９２】
また、第１および第２のハードマスク膜１９ａ，１９ｂを、それぞれ前述したＳｉＯ2／Ａｌ2Ｏ3積層膜により形成する必要はない。Ａｌ2Ｏ3膜の代わりに、ＴｉＯ2膜、あるいはＴａ2Ｏ5膜等を使っても、Ａｌ2Ｏ3膜と同等の効果を得ることができる。また、第１および第２のハードマスク膜１９ａ，１９ｂは、前述したように同一の材料により形成される必要はない。第１および第２のハードマスク膜１９ａ，１９ｂを、それぞれ別の材料により形成しても構わない。第１および第２のハードマスク膜１９ａ，１９ｂのうち、少なくとも第２のハードマスク膜１９ｂがエッチングストッパー膜１８より加工され易い材料により形成されていればよい。また、第１のハードマスク膜１９ａを、エッチングストッパー膜１８と同様に、第２のハードマスク膜１９ｂよりも加工され難い材料により形成しても構わない。これにより、第１のハードマスク膜１９ａも電極保護膜として用いることができる。第１のハードマスク膜１９ａは、少なくとも下部電極用コンタクトホール２５ａと上部電極用コンタクトホール２５ｂとを並行して略同じレートで形成できる程度に加工が容易な材料により形成されていればよい。
【００９３】
また、第２のハードマスク膜１９ｂに対するエッチングストッパー膜１８のエッチングレートは、必ずしも２５％以下には限られない。第２のハードマスク膜１９ｂに対するエッチングストッパー膜１８のエッチングレートは、下部電極用コンタクトホール２５ａと上部電極用コンタクトホール２５ｂとを並行して略同じレートで形成する際に、上部電極１７が損傷を受けない大きさであればよい。すなわち、エッチングストッパー膜１８、第１のハードマスク膜１９ａ、および第２のハードマスク膜１９ｂは、下部電極用コンタクトホール２５ａと上部電極用コンタクトホール２５ｂとの深さの差や、それら各コンタクトホール２５ａ，２５ｂの形成方法に応じて、上部電極１７が損傷を受けないように、それぞれ適宜、適正な材料により形成されればよい。同様に、エッチングストッパー膜１８、第１のハードマスク膜１９ａ、および第２のハードマスク膜１９ｂは、上部電極１７が損傷を受けないように、それぞれ適宜、適正な膜厚に形成されればよい。
【００９４】
また、下部電極用上層配線２１ａや下部電極用コンタクトプラグ２２ａ等の材料には、Ａｌ膜の代わりにＷ膜やＣｕ膜等を使っても構わない。その場合、ＣＶＤ法、メッキ法、あるいは塗布法などによりＷ膜やＣｕ膜を堆積させるとよい。
【００９５】
さらに、本発明が適用可能なキャパシタの構造は、図１（ｂ）や図４に示す、いわゆるConvex型（凸型）のキャパシタ１３には限られない。本発明は、様々な構造のキャパシタに適用することができる。特に、Convex型のキャパシタ１３と同様に、スタック型のキャパシタに有効である。スタック型のキャパシタとしては、例えばいわゆるCylinder型（シリンダ型）や、Pedestal型（箱型）のキャパシタに本発明を適用しても、前述した一実施形態と同様の効果を得ることができる。また、たとえスタック型のキャパシタではなくとも、キャパシタの上部電極と下部電極との高さが僅かでも異なっていれば、本発明を適用して、前述した効果を得ることができる。例えば、非スタック型のキャパシタとして、いわゆるプレーナ（平面型）構造のキャパシタに本発明を適用しても、前述した一実施形態と同様の効果を得ることができる。
【００９６】
さらに、本発明が適用可能な半導体装置は、図１（ｂ）や図４に示す、Chain ＦｅＲＡＭ１には限定されない。本発明をより一般的なＦｅＲＡＭやＤＲＡＭ、あるいは混載メモリ等に適用しても、前述した一実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００９７】
【図１】一実施形態に係る半導体装置を示す平面図および断面図。
【図２】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】従来の技術に係る半導体装置を示す断面図。
【符号の説明】
【００９８】
１…Chain ＦｅＲＡＭ（半導体装置）、２…ｐ型シリコン基板、１３…キャパシタ、１４…キャパシタ下部電極、１６…キャパシタ絶縁膜、１７…キャパシタ上部電極、１８…エッチングストッパー膜（電極保護膜）、１９…ハードマスク膜、１９ａ…上部電極加工用ハードマスク膜（第１のハードマスク膜）、１９ｂ…下部電極加工用ハードマスク膜（第２のハードマスク膜）、２１…上層配線、２１ａ…下部電極用上層配線（第１の上層配線）、２１ｂ…上部電極用上層配線（第２の上層配線）、２２…コンタクトプラグ、２２ａ…下部電極用コンタクトプラグ（第１のコンタクトプラグ）、２２ｂ…上部電極用コンタクトプラグ（第２のコンタクトプラグ）、２４ａ…第１の上層配線用凹部、２４ｂ…第２の上層配線用凹部、２５ａ…下部電極用コンタクトホール（第１のプラグ用凹部）、２５ｂ…上部電極用コンタクトホール（第２のプラグ用凹部）
【図１】
2005093605.tif 000003
【図２】
2005093605.tif 000004
【図３】
2005093605.tif 000005
【図４】
2005093605.tif 000006
【図５】
2005093605.tif 000007
【手続補正書】
【提出日】平成15年12月26日(2003.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に設けられた下部電極、この下部電極上に選択的に設けられたキャパシタ絶縁膜、およびこのキャパシタ絶縁膜を前記下部電極との間に挟んで前記下部電極上に選択的に設けられた上部電極からなるキャパシタと、
導電性を有する材料により形成されて前記上部電極の上面を覆って設けられた電極保護膜と、
前記キャパシタおよび前記電極保護膜を覆って前記基板上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記層間絶縁膜内に設けられた下部電極用プラグを介して前記下部電極に電気的に接続された下部電極用上層配線と、
前記層間絶縁膜上に設けられ、前記層間絶縁膜内に設けられた上部電極用プラグおよび前記電極保護膜を介して前記上部電極に電気的に接続された上部電極用上層配線と、
を具備することを特徴とする半導体装置。
【請求項２】
前記電極保護膜は、前記層間絶縁膜に対する加工選択比が２５％以下の材料により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極保護膜は、前記層間絶縁膜よりもエッチングレートが低い材料により形成されたエッチングストッパー膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記層間絶縁膜はＳｉＯ2のみからなる単層膜またはＳｉＯ2膜を含む積層膜であるとともに、前記電極保護膜はＳｉＯ2膜に対するエッチングレートが２５％以下である材料により形成されたエッチングストッパー膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
基板上に設けられたキャパシタの下部電極上にキャパシタ絶縁膜を選択的に設けるとともに、前記下部電極との間に前記キャパシタ絶縁膜を挟んでキャパシタの上部電極を設ける工程と、
前記上部電極の上面を覆って導電性を有する材料からなる電極保護膜を設ける工程と、
前記キャパシタおよび前記電極保護膜を覆って層間絶縁膜を設ける工程と、
前記層間絶縁膜を選択的にエッチングし、下部電極用プラグを設けるための第１のプラグ用凹部、および上部電極用プラグを設けるための第２のプラグ用凹部を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
前記課題を解決するために、本発明の一態様に係る半導体装置は、基板上に設けられた下部電極、この下部電極上に選択的に設けられたキャパシタ絶縁膜、およびこのキャパシタ絶縁膜を前記下部電極との間に挟んで前記下部電極上に選択的に設けられた上部電極からなるキャパシタと、導電性を有する材料により形成されて前記上部電極の上面を覆って設けられた電極保護膜と、前記キャパシタおよび前記電極保護膜を覆って前記基板上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられ、前記層間絶縁膜内に設けられた下部電極用プラグを介して前記下部電極に電気的に接続された下部電極用上層配線と、前記層間絶縁膜上に設けられ、前記層間絶縁膜内に設けられた上部電極用プラグおよび前記電極保護膜を介して前記上部電極に電気的に接続された上部電極用上層配線と、を具備するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
この半導体装置においては、キャパシタの上部電極とキャパシタを覆って設けられた層間絶縁膜との間に電極保護膜が設けられている。これにより、下部電極用プラグを設けるための凹部と上部電極用プラグを設けるための凹部とが、下部電極用プラグを設けるための凹部が下部電極の上面を露出するまで並行して層間絶縁膜内に形成されても、上部電極用プラグを設けるための凹部が電極保護膜を貫通して上部電極の内部に侵入したり、上部電極を貫通したりするおそれが殆ど無い。すなわち、上部電極の膜減りや突き抜けが防止された構造を有するキャパシタを備えている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、基板上に設けられたキャパシタの下部電極上にキャパシタ絶縁膜を選択的に設けるとともに、前記下部電極との間に前記キャパシタ絶縁膜を挟んでキャパシタの上部電極を設ける工程と、前記上部電極の上面を覆って導電性を有する材料からなる電極保護膜を設ける工程と、前記キャパシタおよび前記電極保護膜を覆って層間絶縁膜を設ける工程と、前記層間絶縁膜を選択的にエッチングし、下部電極用プラグを設けるための第１のプラグ用凹部、および上部電極用プラグを設けるための第２のプラグ用凹部を設ける工程と、を含むものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
この半導体装置の製造方法においては、キャパシタの上部電極とキャパシタを覆って設けられる層間絶縁膜との間に電極保護膜を設ける。これにより、下部電極用プラグを設けるための第１のプラグ用凹部と上部電極用プラグを設けるための第２のプラグ用凹部とを、第１のプラグ用凹部が下部電極の上面を露出するまで並行して層間絶縁膜内に形成しても、第１のプラグ用凹部が電極保護膜を貫通して上部電極の内部に侵入したり、上部電極を貫通したりするおそれを容易に殆ど無くすことができる。すなわち、上部電極の膜減りや突き抜けが防止された構造を有するキャパシタを容易に作製することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明の一態様に係る半導体装置においては、キャパシタの上部電極とキャパシタを覆って設けられた層間絶縁膜との間に電極保護膜が設けられている。これにより、キャパシタの下部電極に電気的に接続される下部電極用プラグを設けるための凹部と並行して形成される、上部電極に電気的に接続される上部電極用プラグを設けるための凹部が、電極保護膜を貫通して上部電極の内部に侵入したり、上部電極を貫通したりするおそれが殆ど無い。すなわち、本発明に係る半導体装置は、上部電極の膜減りや突き抜けが防止されて、品質、電気的性能、および信頼性の向上が図られた構造を有するキャパシタを備えている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
また、本発明の他の態様に係る半導体装置の製造方法によれば、キャパシタの上部電極とキャパシタを覆って設けられる層間絶縁膜との間に電極保護膜を設ける。これにより、下部電極用プラグを設けるための第１のプラグ用凹部と上部電極用プラグを設けるための第２のプラグ用凹部とを、第１のプラグ用凹部が下部電極の上面を露出するまで並行して層間絶縁膜内に形成しても、第１のプラグ用凹部が電極保護膜を貫通して上部電極の内部に侵入したり、上部電極を貫通したりするおそれを容易に殆ど無くすことができる。すなわち、本発明に係る半導体装置の製造方法によれば、上部電極の膜減りや突き抜けが防止されて、品質、電気的性能、および信頼性の向上が図られた構造を有するキャパシタを備えた半導体装置を容易に製造できる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
各キャパシタ１３には、それぞれの上部電極１７の上面（表面）を覆って、導電性を有する材料により形成された電極保護膜１８が設けられている。この電極保護膜１８は、上部電極１７が設けられた各キャパシタセル１５および下部電極１４を覆って設けられる、後述するマスク膜としての層間絶縁膜（第４の層間絶縁膜）１９よりも加工され難い材料により形成される。以下、電極保護膜１８について詳しく説明する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
次に、図３（ｂ）に示すように、下部電極加工用ハードマスク膜１９ｂの表面上に、例えばＣＶＤ法により第５の層間絶縁膜としてのＳｉＯ2膜２０を堆積させる。続けて、この第５の層間絶縁膜（ＳｉＯ2膜）２０の表面上に図示しないレジストマスクを設けた後、このレジストマスクを光リソグラフィ法およびＲＩＥ法などにより所定の形状に加工する。続けて、光リソグラフィ法およびＲＩＥ法などにより、下部電極用上層配線（第１の配線）２１ａを設けるための第１の配線用凹部２４ａ、および下部電極用コンタクトプラグ（第１のコンタクトプラグ）２２ａを設けるための第１のコンタクトプラグ用凹部２５ａを、第５の層間絶縁膜２０および下部電極加工用ハードマスク１９ｂ内に形成する。また、同じく光リソグラフィ法およびＲＩＥ法などにより、上部電極用上層配線（第２の配線）２１ｂを設けるための第２の配線用凹部２４ｂ、および上部電極用コンタクトプラグ（第２のコンタクトプラグ）２２ｂを設けるための第２のコンタクトプラグ用凹部２５ｂを、第５の層間絶縁膜２０、ならびに上部電極加工用ハードマスク膜１９ａおよび下部電極加工用ハードマスク１９ｂ内に形成する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
次に、第１および第２の配線用凹部２４ａ，２４ｂ、ならびに第１および第２のコンタクトホール２５ａ，２５ｂが形成された第５の層間絶縁膜２０および下部電極加工用ハードマスク１９ｂの表面上に、バリアメタル膜２３となるＴｉ膜２３ｂおよびＴｉＮ膜２３ａをスパッタリング法により順次連続して堆積させる。続けて、スパッタリング法により、第１および第２の配線用凹部２４ａ，２４ｂの内部、ならびに第１および第２のコンタクトホール２５ａ，２５ｂの内部が埋まるまで、ＴｉＮ膜２３ａの表面上にＡｌ膜を堆積させる。このＡｌ膜は、下部電極用上層配線２１ａ、下部電極用コンタクトプラグ２２ａ、上部電極用上層配線２１ｂ、および上部電極用コンタクトプラグ２２ｂの形成材料となる。この後、ＣＭＰ法により第５の層間絶縁膜２０の上面を平坦化することにより、第１および第２の配線用凹部２４ａ，２４ｂの内部、ならびに第１および第２のコンタクトホール２５ａ，２５ｂの内部にＡｌ／ＴｉＮ／Ｔｉ積層膜を埋め込む。これにより、デュアルダマシン構造からなる、下部電極用上層配線２１ａと下部電極用コンタクトプラグ２２ａ、および上部電極用上層配線２１ｂと上部電極用コンタクトプラグ２２ｂとを得る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
１…Chain ＦｅＲＡＭ（半導体装置）、２…ｐ型シリコン基板、１３…キャパシタ、１４…キャパシタ下部電極、１６…キャパシタ絶縁膜、１７…キャパシタ上部電極、１８…エッチングストッパー膜（電極保護膜）、１９…ハードマスク膜（第４の層間絶縁膜）、１９ａ…上部電極加工用ハードマスク膜（第１のハードマスク膜）、１９ｂ…下部電極加工用ハードマスク膜（第２のハードマスク膜）、２１…上層配線、２１ａ…下部電極用上層配線（第１の上層配線）、２１ｂ…上部電極用上層配線（第２の上層配線）、２２…コンタクトプラグ、２２ａ…下部電極用コンタクトプラグ（第１のコンタクトプラグ）、２２ｂ…上部電極用コンタクトプラグ（第２のコンタクトプラグ）、２４ａ…第１の上層配線用凹部、２４ｂ…第２の上層配線用凹部、２５ａ…下部電極用コンタクトホール（第１のプラグ用凹部）、２５ｂ…上部電極用コンタクトホール（第２のプラグ用凹部）