(57)【要約】【課題】  ＤＲＡＭをフレームバッファとして用いてグラフィックス処理を行う場合に、描画ブロックを跨る処理の際のオーバーヘッドを減らし、アクセスサイクル数を従来よりも削減する。【解決手段】  インターフェース部２０は、フレームバッファ領域の隣り合う描画ブロックに、異なるＳＤＲＡＭ１，２を割り付けている。隣り合う描画ブロックに跨る処理を行う際に、例えばアクティブコマンドをＳＤＲＡＭ１，２に交互に発行することによって、発行インターバル制約に起因する待ちサイクルを減らす。また、バースト転送を停止させるためのクロックイネーブル信号ＣＫＥ１，ＣＫＥ２をＳＤＲＡＭ１，２に対して個別に出力するので、バースト転送を止めるためのサイクルが不要である。【選択図】  図１
2005196485.tif 000002
【特許請求の範囲】
【請求項１】
バースト転送機能を有する複数のＤＲＡＭと、
２次元配置された複数の描画ブロックからなるフレームバッファ領域を前記複数のＤＲＡＭに割り付けており、グラフィックス処理に応じて、前記複数のＤＲＡＭをアクセスするインターフェース部とを備え、
前記インターフェース部は、
前記フレームバッファ領域の少なくとも一部について、隣り合う前記描画ブロックに、異なる前記ＤＲＡＭを割り付けており、かつ、
前記複数のＤＲＡＭに対し、個別に、バースト転送を停止させる信号を出力するバースト転送制御部を備えている
ことを特徴とするＤＲＡＭ制御装置。
【請求項２】
請求項１において、
前記複数のＤＲＡＭは、第１および第２のＤＲＡＭを含み、
前記インターフェース部は、
前記フレームバッファ領域の各描画ブロックに、市松模様状に、前記第１および第２のＤＲＡＭを割り付けている
ことを特徴とするＤＲＡＭ制御装置。
【請求項３】
請求項１において、
前記インターフェース部は、
前記複数のＤＲＡＭに対し、個別に、バンク選択信号およびアドレス信号を出力するアドレス制御部を備えている
ことを特徴とするＤＲＡＭ制御装置。
【請求項４】
請求項３において、
前記インターフェース部は、
前記フレームバッファ領域の少なくとも一部について、隣り合う前記描画ブロックに、異なる前記ＤＲＡＭにおけるロウアドレスの差が０または１の領域を、それぞれ割り付けており、
前記アドレス制御部は、前記アドレス信号の第０ビットをＤＲＡＭ毎に個別に出力し、残りのビットは各ＤＲＡＭに共通に出力するものである
ことを特徴とするＤＲＡＭ制御装置。
【請求項５】
請求項１において、
前記インターフェース部は、
前記複数のＤＲＡＭに対し、個別に、制御コマンドを発行可能に構成されたコマンド制御部を備えている
ことを特徴とするＤＲＡＭ制御装置。
【請求項６】
請求項５において、
前記コマンド制御部は、前記複数のＤＲＡＭのうちの一のＤＲＡＭに対してリードまたはライトコマンドを発行するサイクルにおいて、他のＤＲＡＭにプリチャージコマンドを発行可能に構成されている
ことを特徴とするＤＲＡＭ制御装置。
【請求項７】
請求項６において、
前記コマンド制御部は、プリチャージコマンドを発行するとともに、プリチャージ信号を出力可能に構成されている
ことを特徴とするＤＲＡＭ制御装置。
【請求項８】
請求項１において、
前記インターフェース部は、
前記複数のＤＲＡＭに対し、個別に、リードデータの有効・無効を制御するリード制御部を備えた
ことを特徴とするＤＲＡＭ制御装置。
【請求項９】
バースト転送機能を有する複数のＤＲＡＭと、
２次元配置された複数の描画ブロックからなる複数のフレームバッファ領域を、それぞれ、前記複数のＤＲＡＭのいずれかに割り付けておき、グラフィックス処理に応じて、前記複数のＤＲＡＭをアクセスするインターフェース部とを備え、
前記インターフェース部は、
前記複数のフレームバッファ領域に、それぞれ、異なる前記ＤＲＡＭを割り付けており、かつ、
前記複数のＤＲＡＭに対し、個別に、バースト転送を停止させる信号を出力するバースト転送制御部を備えている
ことを特徴とするＤＲＡＭ制御装置。
【請求項１０】
請求項１記載のＤＲＡＭ制御装置における制御方法であって、
隣り合い、かつ、前記複数のＤＲＡＭが含む第１および第２のＤＲＡＭがそれぞれ割り付けられた，第１および第２の描画ブロックにまたがるグラフィック処理の命令を、前記インターフェース部が受けるステップと、
前記インターフェース部が、前記命令に応じて、前記第１のＤＲＡＭに対し、前記第１の描画ブロックに対応する領域のバースト書き込みまたは読み出しを指示するステップと、
前記インターフェース部が、前記命令に応じて、前記第２のＤＲＡＭに対し、前記第２の描画ブロックに対応する領域のバースト書き込みまたは読み出しを指示するとともに、前記バースト転送制御部が、前記第１のＤＲＡＭに対し、バースト転送を停止させる信号を出力するステップとを備えた
ことを特徴とするＤＲＡＭ制御方法。
【請求項１１】
請求項９記載のＤＲＡＭ制御装置における制御方法であって、
前記複数のＤＲＡＭが含む第１および第２のＤＲＡＭにそれぞれ割り付けられた第１および第２のフレームバッファ領域を利用するグラフィック処理の命令を、前記インターフェース部が受けるステップと、
前記インターフェース部が、前記命令に応じて、前記第１のＤＲＡＭに対し、前記第１のフレームバッファ領域における処理対象部分のバースト書き込みまたは読み出しを指示するステップと、
前記インターフェース部が、前記命令に応じて、前記第２のＤＲＡＭに対し、前記第２のフレームバッファ領域における処理対象部分のバースト書き込みまたは読み出しを指示するとともに、前記バースト転送制御部が、前記第１のＤＲＡＭに対し、バースト転送を停止させる信号を出力するステップとを備えた
ことを特徴とするＤＲＡＭ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バースト転送機能を有するＤＲＡＭのアクセスを、例えばグラフィックス処理のために、制御する技術に関する。
【背景技術】
【０００２】
昨今のグラフィクス処理装置では、低コスト化のために、専用のビデオメモリを用いないで、フレームバッファ領域をＳＤＲＡＭ（Synchronous DRAM）の中に他の処理データとともにおくことが主流となっている。この場合、図形データをフレームバッファ領域に書き込むときは、図形データの画素位置と画素データを演算し、画素データを画素位置に応じてＳＤＲＡＭ内のフレームバッファ領域に書き込む。一方、フレームバッファ領域の描画データを表示装置に表示するときは、表示画面のラスタ走査に同期して、各画素位置の画素データを順次読み出して表示する。
【０００３】
このように、低コスト化のために、通常のデータ領域とフレームバッファ領域とをＳＤＲＡＭに共存させた場合、ＳＤＲＡＭのアクセスバンド幅は増大する一方となる。
【０００４】
ＳＤＲＡＭは、アドレス順にアクセスする際には、バースト転送機能によりアクセスの際のオーバーヘッドを削減できる、という長所を有する。これに対し、アドレスに順不同にアクセスする際には、プリチャージコマンドとアクティブコマンドをアクセスの度にＳＤＲＡＭに入力する必要がある点が、短所として挙げられる。このため、表示処理や、多数の線分データを書き込む処理などを行う場合、アドレスと画素データとを単純に一対一に対応させただけでは、多大なオーバーヘッドが生じることは明らかである。
【０００５】
このような問題を解決する従来の技術について説明する。
【０００６】
以下、ＤＲＡＭとして、４個のバンクを内蔵するＳＤＲＡＭを例にとって説明する。ここで想定するＳＤＲＡＭは、データ線幅が３２ビット、１ロウアドレスあたりのカラムアドレス数が２５６カラムであるとする。さらに、コマンドの発行インターバル制約（ｔＲＲＤ）として、アクティブコマンドは１サイクル空けて発行しなければならない、との制約が与えられているものとする。そして、ＳＤＲＡＭの制御信号であるＣＳ（チップセレクト信号）、ＣＫＥ（クロックイネーブル信号）は負論理であるとして説明する。
【０００７】
また、本願明細書中の説明において、ＤＲＡＭが内蔵する、あるバンクのあるロウアドレスを選択することを、「ロウアドレスをアクティブにする」と記す。また、ＤＲＡＭに対し、ある動作をさせるために入力する制御信号の組を「コマンド」と記す。例えば、あるロウアドレスをアクティブにするためにＤＲＡＭに入力する制御信号の組を「アクティブコマンド」と記す。
【０００８】
図２０は従来のＤＲＡＭ制御装置の概略構成、図２１は図２０におけるインターフェース部１２０の内部構成を示すブロック図である。図２０において、１０１Ａは第１のＳＤＲＡＭ（ＳＤＲＡＭ１）、１０１Ｂは第２のＳＤＲＡＭ（ＳＤＲＡＭ２）、１０２は第１および第２のＳＤＲＡＭ１０１Ａ，１０１Ｂをアクセスするためのマイクロプロセッサである。また、ＣＳ１，ＣＳ２はチップ選択信号、ＣＫＥはクロックイネーブル信号、ＲＡＳ，ＣＡＳ，ＷＥはコマンドを発行するための制御信号、ＢＡはバンク選択信号である。
【０００９】
図２２は図２０および図２１の構成におけるフレームバッファ領域のアドレスマッピングの一例である。図２２において、例えば（ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ２）と示した１区画が描画ブロックＢＬを表しており、１ロウアドレスで指す分の記憶容量を有する。ここでは、１ロウアドレスあたり２５６カラムアドレス分の容量を持つものとする。
【００１０】
図２３は１個の描画ブロックにおけるアドレスマッピングの詳細を示す図である。図２３の例では、１個の描画ブロックに含まれる２５６カラムアドレスを横８カラム、縦３２ラインに２次元的にマッピングしている。１個のカラムアドレスは３２ビットの記憶素子を有する。したがって、１ピクセル当たり８ビットの描画データの場合、１個のカラムアドレスに４ピクセル分の描画データを記憶させることができる。
【００１１】
図２０および図２１の従来の構成におけるアクセス動作について、説明する。
【００１２】
（１）表示処理を行う場合（図２４）
（ステップ１）
インターフェース部１２０において、ＣＰＵ２０１は図形パラメータレジスタ２０３に、転送開始座標、フレーム番号、描画データ情報（色深さ、矩形／ライン）、横幅語数、および縦幅ライン数をセットする。
（ステップ２）
ＣＰＵ２０１は制御器２０５に、転送要求を示すリクエスト信号を出力する。
（ステップ３）
制御器２０５は、まず転送要求を受け付けるアクノレッジ信号をＣＰＵ２０１に出力する。次に図形パラメータレジスタ２０３を参照して、横幅語数と縦幅ライン数から、どの４バンクをアクティブにするかを決定する。ここでは、(ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ０），(ＳＤＲＡＭ１，Ｂａｎｋ１，Ｒｏｗ０），(ＳＤＲＡＭ１，Ｂａｎｋ２，Ｒｏｗ１），(ＳＤＲＡＭ１，Ｂａｎｋ３，Ｒｏｗ１）をそれぞれアクティブにする。そして、アクティブロウアドレス記憶部２０７を参照して現在のアクティブバンクを調べ、プリチャージコマンド/アクティブコマンドを発行する必要があるか否かを調べる。ここでは、発行は不要であるものとする。
（ステップ４）
２次元アドレス生成部２０４は図形パラメータレジスタ２０３を参照し、転送開始座標、フレーム番号および描画データ情報から、ＳＤＲＡＭ上で書き込みを開始するアドレスを算出し、算出したバンクＢａｎｋ、ロウアドレスＲｏｗ、およびカラムアドレスＣｏｌをアドレス及び制御信号出力部２０８に出力する。
（ステップ５）
制御器２０５は、図２４（ｂ）に示すような、ＳＤＲＡＭ１に対する制御信号を生成するための状態遷移を開始する。例えば、サイクルＴ１において、アドレス及び制御信号出力部２０８にアクティブコマンドの生成を指示する。
（ステップ６）
アドレス及び制御信号出力部２０８は、まず２次元アドレス生成部２０４から出力されたロウアドレスＲｏｗから、ＳＤＲＡＭ１またはＳＤＲＡＭ２のいずれに書き込むかを判別し、その判別結果からチップセレクト信号ＣＳ１，ＣＳ２を生成する。また、２次元アドレス生成部２０４から出力されたバンクＢａｎｋおよびロウアドレスＲｏｗから、(ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ０）をアクティブにするためのアクティブコマンド（制御信号ＲＡＳ，ＣＡＳ，ＷＥ）を出力する。
（ステップ７）
続いて、発行インターバル制約ｔＲＲＤに従い、サイクルＴ３において、(ＳＤＲＡＭ１，Ｂａｎｋ１，Ｒｏｗ０）をアクティブにするためのアクティブコマンドを出力する。
（ステップ８）
サイクルＴ４のタイミングでは、サイクルＴ１に対して発行インターバル制約ｔＲＲＤを満たしているので、リードコマンドを発行することが可能となる。そこで、(ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ０）のリードコマンドを出力する。
（ステップ９）
続いて、サイクルＴ５，Ｔ７において、(ＳＤＲＡＭ１，Ｂａｎｋ２，Ｒｏｗ１），(ＳＤＲＡＭ１，Ｂａｎｋ３，Ｒｏｗ１）をアクティブにするためのアクティブコマンドを、それぞれ出力する。
（ステップ１０）
サイクルＴ１２において、(ＳＤＲＡＭ１，Ｂａｎｋ１，Ｒｏｗ０）のリードコマンドを出力する。以下、(ＳＤＲＡＭ１，Ｂａｎｋ２，Ｒｏｗ１），(ＳＤＲＡＭ１，Ｂａｎｋ３、Ｒｏｗ１）にアクセスが移ったとき、同様にリードコマンドを出力する。
（ステップ１１）
サイクルＳ１，Ｓ３において、(ＳＤＲＡＭ１，Ｂａｎｋ０）のプリチャージコマンド、(ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ２)のアクティブコマンドを、それぞれ発行する。
（ステップ１２）
サイクルＳ５において、(ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ２）のリードコマンドを発行する。
【００１３】
このように、ＳＤＲＡＭのバースト転送機能により、リード動作を行いながら、プリチャージコマンドとアクティブコマンドを重畳して発行できる。したがって、この処理では、バンク境界へのアクセスの際にオーバーヘッドは生じない。
【００１４】
（２）線分データ書き込みの場合（図２５）
図２５に示すように、２個の線分データ（線分１，２）を連続して書き込む動作について説明する。
【００１５】
サイクルＴ１，Ｔ３において、(ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ０），(ＳＤＲＡＭ１，Ｂａｎｋ３，Ｒｏｗ０）をそれぞれアクティブにする。アクティブにする動作については、上述の表示処理において説明したとおりである。
【００１６】
そして、サイクルＴ４〜Ｔ８において、(ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ０）の描画ブロック内に線分１の線分データを書き込む。また、サイクルＴ９〜Ｔ１５において、(ＳＤＲＡＭ１，Ｂａｎｋ３，Ｒｏｗ０）の描画ブロック内に線分２の線分データを書き込む。この場合、書き込むカラムアドレスは連続していないので、各データごとにカラムアドレスを出力しなければならない。
【００１７】
上述した構成と動作によって、次のような効果が得られる。
（１）フレームバッファ領域を水平方向に読み出すとき、オーバーヘッドが生じない。この結果、表示処理時のアクセス時間が削減される。
（２）ここでは説明は省略するが、サイズが比較的大きい矩形データを書き込むとき、ＳＤＲＡＭのバースト転送機能を利用することによって、水平方向の読み出し動作と同様にパイプラインアクセスが可能となるため、やはりオーバーヘッドは生じない。
（３）短い線分データや小さい矩形を書き込むとき、同一ロウアドレス内に収まる確率が高くなり、この結果、一個の描画データを書き込む間、オーバーヘッドが生じない。
【００１８】
すなわち、上述した構成と動作によって、従来の、フレームバッファ領域へのアクセスのバンド幅の増大という問題は、ある程度解決される。
【特許文献１】特開２００２−２４４９２０号公報
【特許文献２】特開平７−２４８９６３号公報
【特許文献３】特開平８−５０５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来の技術では、処理によっては、ＤＲＡＭのアクセスの際に多大なオーバーヘッドが生じる場合がある、という問題が残っており、上述の問題の解決手段としては、未だ不十分であった。
【００２０】
図２６はフレームバッファ領域に横幅２ワード分、縦３ラインの矩形（矩形１，矩形２）を描画する動作を示している。図２６（ａ）に示すように、矩形１は、４個の描画ブロック（ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ０），（ＳＤＲＡＭ１，Ｂａｎｋ１，Ｒｏｗ０），（ＳＤＲＡＭ１，Ｂａｎｋ２，Ｒｏｗ０），（ＳＤＲＡＭ１，Ｂａｎｋ３，Ｒｏｗ０）に跨っており、矩形２は、４個の描画ブロック（ＳＤＲＡＭ１，Ｂａｎｋ１，Ｒｏｗ１），（ＳＤＲＡＭ１，Ｂａｎｋ２，Ｒｏｗ２），（ＳＤＲＡＭ１，Ｂａｎｋ３，Ｒｏｗ４），（ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ５）に跨っている。
【００２１】
図２６（ｂ）に示すように、矩形１と矩形２を連続して書き込む場合、Ｔ１〜Ｔ２４の計２４サイクルもかかっている。この場合、オーバーヘッドが発生する原因の１つは、矩形の横幅が短いためライトコマンドを毎サイクル連続して発行する必要があるが、プリチャージコマンドとアクティブコマンドをライトコマンドと重畳して発行することができないことにある。
【００２２】
図２７はフレームバッファ領域に垂直方向に線分データ（線分３）を書き込む動作を示している。図２７（ａ）に示すように、線分３は、３個の描画ブロック（ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ０），（ＳＤＲＡＭ１，Ｂａｎｋ２，Ｒｏｗ０），（ＳＤＲＡＭ１，Ｂａｎｋ０，ＲＯＷ３）に跨っている。
【００２３】
図２７（ｂ）に示すように、例えばサイクルＳ３，Ｓ５のように、データが書き込めないサイクルが生じる。この場合、オーバーヘッドが発生する原因の１つは、図２６の場合と同様に、ライトコマンドを毎サイクル連続して発行する必要があるが、プリチャージコマンドとアクティブコマンドをライトコマンドと重畳して発行することができないことにある。
【００２４】
また、従来例では、図２０の構成からも分かるように、ＳＤＲＡＭの容量を増加させるべくＳＤＲＡＭを複数個接続する場合、チップセレクト信号以外の信号線は、全てのＳＤＲＡＭで共用するようにしていた。このため、リフレッシュ動作は全てのＳＤＲＡＭに対して同時に行わざるを得ず、このリフレッシュ動作の間は、各ＳＤＲＡＭに対してリード動作やライト動作を行うことができなかった。また、処理データの量は益々増大する傾向にあり、これに伴ってＳＤＲＡＭの容量も増加しており、したがって、ＳＤＲＡＭのアクセスバンド幅の中でリフレッシュ時間も大きくなっている。
【００２５】
前記の問題に鑑み、本発明は、バースト転送機能を有するＤＲＡＭをフレームバッファ領域として用いてグラフィックス処理を行うＤＲＡＭ制御において、例えば、描画ブロックを跨る処理や複数のフレームバッファ領域を利用する処理の際に、オーバーヘッドを減らし、ＤＲＡＭのアクセスに要するサイクル数を従来よりも削減することを課題とする。
【課題を解決するための手段】
【００２６】
前記の課題を解決するために、第１の発明は、ＤＲＡＭ制御装置として、バースト転送機能を有する複数のＤＲＡＭと、２次元配置された複数の描画ブロックからなるフレームバッファ領域を前記複数のＤＲＡＭに割り付けており、グラフィックス処理に応じて前記複数のＤＲＡＭをアクセスするインターフェース部とを備え、前記インターフェース部は、前記フレームバッファ領域の少なくとも一部について、隣り合う前記描画ブロックに異なる前記ＤＲＡＭを割り付けており、かつ、前記複数のＤＲＡＭに対し個別にバースト転送を停止させる信号を出力するバースト転送制御部を備えているものである。
【００２７】
この発明によると、描画ブロック境界付近の矩形書き込みのような、隣り合う描画ブロックに跨る処理を行う際に、これら隣り合う描画ブロックに異なるＤＲＡＭが割り付けられているとき、例えばアクティブコマンドを各ＤＲＡＭに対して交互に発行することによって、発行インターバル制約に起因するコマンド発行待ちサイクルを減らすことができる。しかも、バースト転送制御部が、バースト転送を停止させる信号をＤＲＡＭに対して個別に出力するので、描画ブロックの境界を越えたとき、前の描画ブロックに割り付けられたＤＲＡＭの書き込みまたは読み出しを的確に止めることができ、バースト転送を止めるためのサイクルを必要としない。これにより、描画ブロックを跨る際のオーバーヘッドを減らすことができ、従来よりも少ないサイクル数でＤＲＡＭのアクセスを実行することができる。
【００２８】
そして、前記第１の発明において、前記複数のＤＲＡＭは、第１および第２のＤＲＡＭを含み、前記インターフェース部は、前記フレームバッファ領域の各描画ブロックに、市松模様状に、前記第１および第２のＤＲＡＭを割り付けているのが好ましい。
【００２９】
また、前記第１の発明において、前記インターフェース部は、前記複数のＤＲＡＭに対し、個別に、バンク選択信号およびアドレス信号を出力するアドレス制御部を備えているのが好ましい。
【００３０】
さらに、前記インターフェース部は、前記フレームバッファ領域の少なくとも一部について、隣り合う前記描画ブロックに、異なる前記ＤＲＡＭにおけるロウアドレスの差が０または１の領域をそれぞれ割り付けており、前記アドレス制御部は、前記アドレス信号の第０ビットをＤＲＡＭ毎に個別に出力し、残りのビットは各ＤＲＡＭに共通に出力するのが好ましい。
【００３１】
また、前記第１の発明において、前記インターフェース部は、前記複数のＤＲＡＭに対し、個別に、制御コマンドを発行可能に構成されたコマンド制御部を備えているのが好ましい。
【００３２】
さらに、前記コマンド制御部は、前記複数のＤＲＡＭのうちの一のＤＲＡＭに対してリードまたはライトコマンドを発行するサイクルにおいて、他のＤＲＡＭにプリチャージコマンドを発行可能に構成されているのが好ましい。さらに、前記コマンド制御部は、プリチャージコマンドを発行するとともに、プリチャージ信号を出力可能に構成されているのが好ましい。
【００３３】
また、前記第１の発明において、前記インターフェース部は、前記複数のＤＲＡＭに対し、個別に、リードデータの有効・無効を制御するリード制御部を備えているのが好ましい。
【００３４】
また、第２の発明は、ＤＲＡＭ制御装置として、バースト転送機能を有する複数のＤＲＡＭと、２次元配置された複数の描画ブロックからなる複数のフレームバッファ領域を、それぞれ、前記複数のＤＲＡＭのいずれかに割り付けておき、グラフィックス処理に応じて、前記複数のＤＲＡＭをアクセスするインターフェース部とを備え、前記インターフェース部は、前記複数のフレームバッファ領域にそれぞれ異なる前記ＤＲＡＭを割り付けており、かつ、前記複数のＤＲＡＭに対し、個別に、バースト転送を停止させる信号を出力するバースト転送制御部を備えているものである。
【００３５】
この発明によると、複数のフレームバッファ領域を利用する処理を行う際に、これら複数のフレームバッファ領域に異なるＤＲＡＭが割り付けられているため、例えばアクティブコマンドを各ＤＲＡＭに対して交互に発行することによって、発行インターバル制約に起因するコマンド発行待ちサイクルを減らすことができる。しかも、バースト転送制御部が、バースト転送を停止させる信号をＤＲＡＭに対して個別に出力するので、フレームバッファ領域が切り替わるとき、前のフレームバッファ領域に割り付けられたＤＲＡＭの書き込みまたは読み出しを的確に止めることができ、バースト転送を止めるためのサイクルを必要としない。これにより、複数のフレームバッファ領域を利用する際のオーバーヘッドを減らすことができ、従来よりも少ないサイクル数でＤＲＡＭのアクセスを実行することができる。
【００３６】
第３の発明は、前記第１の発明に係るＤＲＡＭ制御装置における制御方法として、隣り合い、かつ、前記複数のＤＲＡＭが含む第１および第２のＤＲＡＭがそれぞれ割り付けられた，第１および第２の描画ブロックにまたがるグラフィック処理の命令を、前記インターフェース部が受けるステップと、前記インターフェース部が、前記命令に応じて、前記第１のＤＲＡＭに対し、前記第１の描画ブロックに対応する領域のバースト書き込みまたは読み出しを指示するステップと、前記インターフェース部が、前記命令に応じて、前記第２のＤＲＡＭに対し、前記第２の描画ブロックに対応する領域のバースト書き込みまたは読み出しを指示するとともに、前記バースト転送制御部が、前記第１のＤＲＡＭに対し、バースト転送を停止させる信号を出力するステップとを備えたものである。
【００３７】
第４の発明は、前記第２の発明に係るＤＲＡＭ制御装置における制御方法として、前記複数のＤＲＡＭが含む第１および第２のＤＲＡＭにそれぞれ割り付けられた第１および第２のフレームバッファ領域を利用するグラフィック処理の命令を、前記インターフェース部が受けるステップと、前記インターフェース部が、前記命令に応じて、前記第１のＤＲＡＭに対し、前記第１のフレームバッファ領域における処理対象部分のバースト書き込みまたは読み出しを指示するステップと、前記インターフェース部が、前記命令に応じて、前記第２のＤＲＡＭに対し、前記第２のフレームバッファ領域における処理対象部分のバースト書き込みまたは読み出しを指示するとともに、前記バースト転送制御部が、前記第１のＤＲＡＭに対し、バースト転送を停止させる信号を出力するステップとを備えたものである。
【発明の効果】
【００３８】
以上のように本発明によると、描画ブロックを跨る処理や、複数のフレームバッファ領域を利用する処理の際に、ＤＲＡＭのアクセスに要するサイクル数を従来よりも削減することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下の各実施形態では、バースト転送機能を有するＤＲＡＭとして、４個のバンクを有するＳＤＲＡＭ（Synchronous DRAM）を想定する。また、コマンドの発行インターバル制約（ｔＲＲＤ）は、２サイクル以上とする。なお、このような想定はあくまでも実施形態の説明のための便宜上のものであり、他の構成であっても、本発明は同様に実現可能であることはいうまでもない。
【００４０】
（第１の実施形態）
図１は本発明の第１の実施形態に係るＤＲＡＭ制御装置の概略構成を示す図である。図１において、第１のＳＤＲＡＭ１Ａ（ＳＤＲＡＭ１）および第２のＳＤＲＡＭ１Ｂ（ＳＤＲＡＭ２）は、マイクロプロセッサ２と接続されている。マイクロプロセッサ２内部に設けられたインターフェース部２０は、第１および第２のＳＤＲＡＭ１Ａ，１Ｂにフレームバッファ領域を割り付けており、描画や表示などのグラフィックス処理に応じて、第１および第２のＳＤＲＡＭ１Ａ，１Ｂをアクセスする。
【００４１】
図２は図１におけるインターフェース部２０の構成を示すブロック図である。図２では、図２１に示す従来の構成と共通の要素については同一の符号を付しており、ここでは詳細な説明を省略する。２１はＣＳ（チップセレクト信号）変換器、２２はＣＫＥ（クロックイネーブル信号）制御器である。バースト転送制御部としてのＣＫＥ制御器２２は、第１および第２のＳＤＲＡＭ１Ａ，１Ｂに対し、個別に、第１および第２のクロックイネーブル信号ＣＫＥ１，ＣＫＥ２をそれぞれ出力する。
【００４２】
図３は本実施形態におけるフレームバッファ領域のアドレスマッピングの一例である。フレームバッファ領域は２次元配置された複数の描画ブロックＢＬから構成されている。そして図３の例では、各描画ブロックには、第１および第２のＳＤＲＡＭ１Ａ，１Ｂ（ＳＤＲＡＭ１，２）が市松模様状に、交互に割り付けられている。このような割付によって、隣り合う描画ブロックには互いに異なるＳＤＲＡＭがマッピングされている。
【００４３】
ここで、図１および図２のＤＲＡＭ制御装置の動作について、図４に示すような矩形１および矩形２を連続して書き込む場合を例にとって、図５のタイミングチャートを参照して説明する。
【００４４】
まず、矩形１の書き込みのために、サイクルＴ１，Ｔ２，Ｔ３，Ｔ４においてそれぞれ、アクティブコマンドを発行する。すなわち、矩形１が跨る４個の描画ブロックのアドレス（ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ０），（ＳＤＲＡＭ２，Ｂａｎｋ１，Ｒｏｗ０），（ＳＤＲＡＭ１，Ｂａｎｋ３，Ｒｏｗ０），（ＳＤＲＡＭ２，Ｂａｎｋ２，Ｒｏｗ０）をそれぞれアクティブにする。ＣＳ変換器２１はアドレス及び制御信号出力部２０８から出力されたチップセレクト信号ＣＳ１，ＣＳ２を受け、信号ＣＳ１はサイクルＴ１，Ｔ３においてアクティブになるように、信号ＣＳ２はサイクルＴ２，Ｔ４においてアクティブになるように、変換して出力する。
【００４５】
このように、ＳＤＲＡＭ１とＳＤＲＡＭ２とを交互にアクティブにすることによって、コマンドの発行インターバル制約ｔＲＲＤを満たしつつ、アクティブコマンドの発行間隔を小さくすることができる。
【００４６】
サイクルＴ５〜Ｔ１０におけるライトコマンドの出力については、すでに示した図２６（ｂ）と同様であるが、本実施形態では、図３のようにフレームバッファ領域のアドレスマッピングをとっているため、ＣＳ変換器２１は、サイクルＴ５，Ｔ７，Ｔ１０において信号ＣＳ１をアクティブにし、サイクルＴ６，Ｔ８，Ｔ９において信号ＣＳ２をアクティブにする。
【００４７】
ただし、図３のようなマッピングにおいて上述した書き込み動作を行う場合、例えばサイクルＴ５においてＳＤＲＡＭ１に対してライトコマンドを発行すると、サイクルＴ６でもＳＤＲＡＭ１へのバースト書き込みが継続される。このため、サイクルＴ６においてＳＤＲＡＭ２に書き込むデータが、ＳＤＲＡＭ１にも書き込まれてしまう。
【００４８】
この問題を回避するために、本実施形態では、第１および第２のＳＤＲＡＭ１Ａ，１Ｂに対して、個別に、バースト転送を停止させることができるようにしている。すなわち、ＣＫＥ制御器２２は、第１のクロックイネーブル信号ＣＫＥ１をサイクルＴ６においてアクティブにして、第１のＳＤＲＡＭ１Ａのバースト書き込みを停止させる。サイクルＴ８，Ｔ９においても同様に、第１のクロックイネーブル信号ＣＫＥ１をアクティブにする。またＣＫＥ制御器２２は、サイクルＴ７，Ｔ１０において、第２のクロックイネーブル信号ＣＫＥ２をアクティブにして、第２のＳＤＲＡＭ１Ｂのバースト書き込みを停止させる。
【００４９】
次に、サイクルＴ１１において、ＳＤＲＡＭ１とＳＤＲＡＭ２の両方に対して、全バンクのプリチャージコマンドを出力する。続いて、矩形２の描画データの書き込みを行う。矩形２の描画データの書き込みは、矩形１の描画データの書き込みと同様であるので、ここでは詳細な説明を省略する。
【００５０】
この結果、本実施形態によると、図５に示すように、矩形１と矩形２を連続して書き込むために要するサイクル数は、Ｔ１〜Ｔ２の２２サイクルで済み、図２６に示す従来例に比べて、アクセスサイクルを２サイクル削減することができる。なお、読み出し動作においても、同様の効果が得られる。
【００５１】
すなわち、本実施形態によると、隣り合う描画ブロックに跨る処理を行う際に、これら隣り合う描画ブロックに異なるＤＲＡＭが割り付けられているため、発行インターバル制約に起因するコマンド発行待ちサイクルを減らすことができる。しかも、クロックイネーブル信号によって、各ＤＲＡＭの書き込みまたは読み出しを的確に止めることができるので、バースト転送を止めるためのサイクルを必要としない。したがって、描画ブロックを跨る際のオーバーヘッドを減らすことができ、従来よりも少ないサイクル数でＤＲＡＭのアクセスを実行することができる。
【００５２】
図６および図７は本実施形態の変形例に係る構成を示す図である。図６および図７の例では、インターフェース部２０Ａは、第１および第２のＳＤＲＡＭ  １Ａ，１Ｂに対して個別に、ＤＱＭ信号ＤＱＭ１，ＤＱＭ２を出力するバースト転送制御部としてのＤＱＭ制御器５１を備えている。そして図８のタイミングチャートに示すように、ＳＤＲＡＭ１に書き込んでいる期間はＳＤＲＡＭ２の書き込みデータをマスクするように、また、ＳＤＲＡＭ２に書き込んでいる期間はＳＤＲＡＭ１の書き込みデータをマスクするように、ＤＱＭ信号ＤＱＭ１，ＤＱＭ２を制御する。これにより、上述の実施形態と同様の効果が得られる。
【００５３】
また、本実施形態では、第１および第２のＳＤＲＡＭ１Ａ，１Ｂにおいてデータ線を共用しているため、描画データの読み出しを行う際には、ＤＱＭ信号によるＳＤＲＡＭからのデータ出力の制御が必要となる。すなわち、リード制御部としてのＤＱＭ制御器５１は、第１および第２のＳＤＲＡＭ１Ａ，１Ｂに対し、個別に、リードデータの有効・無効を制御する。
【００５４】
図６および図７の構成において、第１のＳＤＲＡＭ１Ａからデータを読み出す場合は、信号ＣＫＥ２をアクティブにするとともに、リード制御部としてのＤＱＭ制御器５１から第２のＳＤＲＡＭ１Ｂに出力する信号ＤＱＭ２を非アクティブにして、第２のＳＤＲＡＭ１Ｂからのデータ出力をハイインピーダンスの状態にする。この制御により、共用しているデータ線上のデータの衝突を回避することができる。第２のＳＤＲＡＭ１Ｂからデータを読み出す場合も、同様に、信号ＤＱＭ１を非アクティブにして、第１のＳＤＲＡＭ１Ａからのデータ出力をハイインピーダンスの状態にする。
【００５５】
なお、本実施形態では、図３のように、フレームバッファ領域のアドレスマッピングを市松模様状に行うものとしたが、本発明はこれに限られるものではなく、隣り合う描画ブロックに異なるＤＲＡＭが割り付けてある場合には、同様の効果が得られる。また、フレームバッファ領域の全体でなくその一部について、隣り合う描画ブロックに異なるＤＲＡＭが割り付けてある場合であっても、その部分に矩形を書き込む処理などを行う場合には、同様の効果が得られる。
【００５６】
なお、本実施形態では、２個のＳＤＲＡＭを用いた構成を例にとって説明したが、ＳＤＲＡＭの個数はこれに限られるものではない。例えば、ＳＤＲＡＭを４個用いる構成の場合には、例えば図９に示すようにフレームバッファ領域のアドレスマッピングを行えばよい。
【００５７】
（第２の実施形態）
図１０は本発明の第２の実施形態に係るＤＲＡＭ制御装置の概略構成を示す図、図１１は図１０におけるインターフェース部２０Ｂの構成を示すブロック図である。図１０および図１１では、図１および図２と共通の要素については同一の符号を付しており、ここでは詳細な説明を省略する。図１１において、ＢＡ（バンク選択信号）制御器８１は、第１および第２のＳＤＲＡＭ１Ａ，１Ｂに対し、個別に、第１および第２のバンク選択信号ＢＡ１，ＢＡ２をそれぞれ出力する。また、ＡＳ（アドレス選択信号）制御器８２は、アドレス及び制御信号出力部２０８から出力されたアドレスの第０ビットを受けて、第１および第２のＳＤＲＡＭ１Ａ，１Ｂに対し、個別に、第１および第２のアドレス選択信号ＡＳ１，ＡＳ２をそれぞれ出力する。なお、アドレスの第０ビット以外は、第１および第２のＳＤＲＡＭ１Ａ，１Ｂに対して、共通に与えられる。ＢＡ制御器８１およびＡＳ制御器８２によって、本発明のアドレス制御部が構成されている。
【００５８】
本実施形態におけるフレームバッファ領域のアドレスマッピングは、第１の実施形態と同様に、図３のようになされているものとする。
【００５９】
図１０および図１１のＤＲＡＭ制御装置の動作について、図４に示すような矩形１および矩形３を連続して書き込む場合を例にとって、図１２のタイミングチャートを参照して説明する。
【００６０】
まず、図１２の例では、アクティブコマンドの発行の仕方が図５とは異なっている。すなわち、矩形１の書き込みのために、サイクルＴ１，Ｔ３においてそれぞれ、第１および第２のＳＤＲＡＭ  １Ａ，１Ｂの両方にアクティブコマンドを発行する。これにより、（ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ０），（ＳＤＲＡＭ２，Ｂａｎｋ１，Ｒｏｗ０），（ＳＤＲＡＭ１，Ｂａｎｋ３，Ｒｏｗ０），（ＳＤＲＡＭ２，Ｂａｎｋ２，Ｒｏｗ０）のアドレスをそれぞれアクティブにする。これとともに、チップセレクト信号ＣＳ１，ＣＳ２も、サイクルＴ１，Ｔ３において、両方ともアクティブにする。
【００６１】
続いて、矩形３の描画データ書き込みについて説明する。矩形３は（ＳＤＲＡＭ２，Ｂａｎｋ１，Ｒｏｗ０），（ＳＤＲＡＭ１，Ｂａｎｋ２，Ｒｏｗ１），（ＳＤＲＡＭ１，Ｂａｎｋ３，Ｒｏｗク０），（ＳＤＲＡＭ２，Ｂａｎｋ０，Ｒｏｗ１）の４個の描画ブロックにまたがっている。
【００６２】
したがって、サイクルＴ１２におけるアクティブコマンドでは、（ＳＤＲＡＭ２，Ｂａｎｋ１，Ｒｏｗ０），（ＳＤＲＡＭ１，Ｂａｎｋ２，Ｒｏｗ１）の２個のアドレスをアクティブにするために、第１のバンク選択信号ＢＡ１としてバンク１を指定する信号、第２のバンク選択信号ＢＡ２としてバンク２を指定する信号、第１のアドレス選択信号ＡＳ１として“０”、第２のアドレス選択信号ＡＳ２として“１”を出力する。サイクルＴ１４におけるアクティブコマンドも同様である。
【００６３】
このように、第１および第２のＳＤＲＡＭ１Ａ，１Ｂに対し、個別に、バンク選択信号ＢＡ１，ＢＡ２およびアドレス選択信号ＡＳ１，ＡＳ２を出力することによって、異なるＳＤＲＡＭの、異なるバンクおよび異なるロウアドレスを、同一サイクルにおいてアクティブにすることができる。
【００６４】
なお、サイクルＴ４〜Ｔ９，Ｔ１５〜Ｔ２０のライトコマンドを出力している期間は、アドレス選択信号ＡＳ１，ＡＳ２として、アドレス及び制御信号出力部２０８から出力されたアドレスの第０ビットをそのまま出力する。
【００６５】
この結果、本実施形態によると、図１２に示すように、矩形１と矩形３を連続して書き込むために要するサイクル数はＴ１〜Ｔ２０の２０サイクルで済み、従来例に比べて、アクセスサイクルを４サイクル削減することができる。
【００６６】
なお、本実施形態でも、２個のＳＤＲＡＭを用いた構成を例にとって説明したが、ＳＤＲＡＭの個数はこれに限られるものではなく、バンク選択信号やアドレス信号を、各ＳＤＲＡＭに対して個別に出力するようにすればよい。そして、例えば４個のＳＤＲＡＭを用いて図９のようにフレームバッファ領域をマッピングした場合、４個のＳＤＲＡＭにまたがる矩形の書き込み動作の際に、１個のサイクルにおいて、各ＳＤＲＡＭの４個のバンクのロウアドレスをアクティブにすることができるので、更にサイクル数を削減することができる。
【００６７】
なお、バンクやロウアドレスのマッピングは、図３や図９に示すものに限られるものではない。
【００６８】
なお、本実施形態では、アドレスの第０ビットをアドレス選択信号として個々のＳＤＲＡＭに出力するものとしたが、第０ビットに限らず、複数ビットのアドレス信号を個々のＳＤＲＡＭに出力するようにしてもよい。例えば、アドレスデータの最下位２ビットをアドレス選択信号として各ＳＤＲＡＭに個別に出力するように構成した場合には、図４の矩形２についても、２回のアクティブコマンド発行によって、４個の描画ブロックをアクティブにすることができる。
【００６９】
また、図１３に示すように、複数のフレームバッファ領域ＦＬＢ１，ＦＬＢ２を、互いに異なるＳＤＲＡＭ  １Ａ，１Ｂにそれぞれマッピングした場合であっても、第１および第２の実施形態と同様の効果が得られる。このマッピングは、１枚のフレームの描画データを複数のフレームバッファ領域に書き込み、読み出しの際には、複数のフレームバッファ領域から交互に描画データを読み出して、マイクロプロセッサ２において合成するシステムに用いられる。
【００７０】
この場合、フレームバッファ領域ＦＬＢ１，ＦＬＢ２の共通の描画ブロックは、異なるＳＤＲＡＭにマッピングされている。このため、第１の実施形態と同様にして、その共通の描画ブロックをアクティブにする際のコマンド発行待ちサイクルを減らすことができる。また、フレームバッファ領域が切り替わるとき、前のフレームバッファ領域に割り付けられたＤＲＡＭの書き込みまたは読み出しを的確に止めることができ、バースト転送を止めるためのサイクルを必要としない。これにより、複数のフレームバッファ領域を利用する際のオーバーヘッドを減らすことができ、従来よりも少ないサイクル数でＤＲＡＭのアクセスを実行することができる。
【００７１】
また、第２の実施形態と同様にして、その共通の描画ブロックを同一サイクルにおいてアクティブにできるので、アクティブコマンド発行サイクル数を削減できる。
【００７２】
（第３の実施形態）
図１４は本発明の第３の実施形態に係るＤＲＡＭ制御装置の概略構成を示す図、図１５は図１４におけるインターフェース部２０Ｃの構成を示すブロック図である。図１４および図１５では、図１および図２、または図１０および図１１と共通の要素については同一の符号を付しており、ここでは詳細な説明を省略する。
【００７３】
図１５において、コマンド制御部としての制御信号制御器１１１は、アドレス及び制御信号出力部２０８から出力されたＲＡＳ信号、ＣＡＳ信号及びＷＥ信号を受け、第１および第２のＳＤＲＡＭ１Ａ，１Ｂに対し、個別にコマンドを発行するために、制御信号ＲＡＳ１，ＣＡＳ１，ＷＥ１、および制御信号ＲＡＳ２，ＣＡＳ２，ＷＥ２をそれぞれ出力する。
【００７４】
本実施形態におけるフレームバッファ領域のアドレスマッピングは、第１の実施形態と同様に、図３のようになされているものとする。
【００７５】
図１４および図１５のＤＲＡＭ制御装置の動作について、図４に示すような線分１を書き込む場合を例にとって、図１６のタイミングチャートを参照して説明する。
【００７６】
図１６に示すとおり、本実施形態では、（ＳＤＲＡＭ２，Ｂａｎｋ２，Ｒｏｗ０）の部分から（ＳＤＲＡＭ１，Ｂａｎｋ０，Ｒｏｗ３）の部分に遷る際に、サイクルＳ２において、ＳＤＲＡＭ１に対してプリチャージコマンドを発行するとともに、ＳＤＲＡＭ２にライトコマンドを発行する。これにより、アクセスに要するサイクル数を削減することができる。
【００７７】
すなわち、第１のＳＤＲＡＭ１Ａと第２のＳＤＲＡＭ１Ｂとに対して、個別にコマンドを発行可能に構成することによって、同一サイクルにおいて、互いに異なるコマンドを発行することができる。これにより、バースト転送機能が有効に働かない、図４の線分１のようなデータの書き込みにおいても、アクセスのオーバーヘッドを削減できる。
【００７８】
さらに、あるＳＤＲＡＭをアクセスしている間に、他のＳＤＲＡＭに対するクロックイネーブル信号をアサートしておくようにしてもよい。これにより、ＳＤＲＡＭの消費電力を削減することができる。
【００７９】
なお、本実施形態では、図３のアドレスマッピングを用いたが、これ以外でも例えば、図１７のように、水平方向に同じＳＤＲＡＭを用いるマッピングを採用した場合でも、同様の効果が得られる。バンクやロウアドレスのマッピングは、図３や図１７に限られるものではない。
【００８０】
（第４の実施形態）
図１８は本発明の第４の実施形態に係るＤＲＡＭ制御装置の概略構成を示す図、図１９は図１８におけるインターフェース部２０Ｄの構成を示すブロック図である。図１８および図１９では、図１および図２、または図１４および図１５と共通の要素については同一の符号を付しており、ここでは詳細な説明を省略する。
【００８１】
図１９において、ＰＲＥ（プリチャージ信号）制御器１４１は、アドレス及び制御信号出力部２０８から出力されたプリチャージ信号を受ける。ここで、プリチャージ信号とは、ＳＤＲＡＭにプリチャージコマンドを発行するときに、全バンクを一度にプリチャージすることを指示するものである。そして、プリチャージ信号の出力対象となるＳＤＲＡＭの情報を制御器２０５から入力し、そのＤＲＡＭに対して、プリチャージ信号ＰＲＥ１，ＰＲＥ２を出力する。制御信号制御器１１１およびＰＲＥ制御器１４１によって、本発明におけるコマンド制御部が構成されている。
【００８２】
ここでは、図１３のように、複数のフレームバッファ領域ＦＬＢ１，ＦＬＢ２がＳＤＲＡＭ１Ａ，１Ｂにそれぞれマッピングされているものとする。
【００８３】
本実施形態の特徴は、矩形１の書き込み動作中に、ＳＤＲＡＭ１Ｂをリフレッシュする点にある。すなわち、図１８および図１９の構成では、第１のＳＤＲＡＭ１Ａに対して信号ＲＡＳ１，ＣＡＳ１，ＷＥ１が出力可能であり、第２のＳＤＲＡＭ１Ｂには信号ＲＡＳ２，ＣＡＳ２，ＷＥ２が出力可能である。したがって、第１のＳＤＲＡＭ１Ａに対して矩形１のデータを書き込んでいる間に、第２のＳＤＲＡＭ１Ｂをプリチャージ及びリフレッシュすることが可能である。リフレッシュを行う前には、リフレッシュを行うＳＤＲＡＭの全バンクをプリチャージしなければならないが、このプリチャージコマンドの出力とともに、プリチャージ信号制御器１４１からプリチャージ信号を出力する。
【００８４】
本実施形態によると、あるＳＤＲＡＭをアクセスしている間に、別のＳＤＲＡＭをリフレッシュすることができるので、リフレッシュに要する時間を削減できる。
【産業上の利用可能性】
【００８５】
本発明では、フレームバッファ領域をＤＲＡＭに割り付けてグラフィック処理を実行する場合に、ＤＲＡＭのアクセス時間が短縮可能となるので、グラフィックス処理装置の低コスト化とともに、処理の高速化が実現できる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施形態に係るＤＲＡＭ制御装置の概略構成である。
【図２】図１におけるインターフェース部の構成を示すブロック図である。
【図３】フレームバッファ領域のアドレスマッピングの一例である。
【図４】図３におけるグラフィックス処理の例を示す図である。
【図５】図１および図２の構成の動作を示すタイミングチャートである。
【図６】第１の実施形態の変形例に係るＤＲＡＭ制御装置の概略構成である。
【図７】図６におけるインターフェース部の構成を示すブロック図である。
【図８】図６および図７の構成の動作を示すタイミングチャートである。
【図９】４個のＤＲＡＭを用いたアドレスマッピングの一例である。
【図１０】本発明の第２の実施形態に係るＤＲＡＭ制御装置の概略構成を示す図である。
【図１１】図１０におけるインターフェース部の構成を示すブロック図である。
【図１２】図１０および図１１の構成の動作を示すタイミングチャートである。
【図１３】複数のフレームバッファ領域を異なるＤＲＡＭにマッピングした例である。
【図１４】本発明の第３の実施形態に係るＤＲＡＭ制御装置の概略構成を示す図である。
【図１５】図１４におけるインターフェース部の構成を示すブロック図である。
【図１６】図１４および図１５の構成の動作を示すタイミングチャートである。
【図１７】フレームバッファ領域のアドレスマッピングの他の例である。
【図１８】本発明の第４の実施形態に係るＤＲＡＭ制御装置の概略構成を示す図である。
【図１９】図１８におけるインターフェース部の構成を示すブロック図である。
【図２０】従来のＤＲＡＭ制御装置の概略構成図である。
【図２１】図２０におけるインターフェース部の内部構成を示す図である。
【図２２】従来のフレームバッファ領域のアドレスマッピングの例である。
【図２３】１個の描画ブロックにおけるアドレスマッピングの詳細を示す図である。
【図２４】従来の構成において、表示処理を行う場合の動作を示す図である。
【図２５】従来の構成において、線分データを書き込む動作を示す図である。
【図２６】従来の構成において、描画ブロックを跨る矩形を連続して描画する動作を示す図である。
【図２７】従来の構成において、垂直方向に線分データを書き込む動作を示す図である。
【符号の説明】
【００８７】
１Ａ  第１のＳＤＲＡＭ（バースト転送機能を有するＤＲＡＭ）
１Ｂ  第２のＳＤＲＡＭ（バースト転送機能を有するＤＲＡＭ）
２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ  インターフェース部
２１  ＣＳ変換器
２２  ＣＫＥ制御器（バースト転送制御部）
５１  ＤＱＭ制御器（リード制御部）
８１  ＢＡ制御器
８２  ＡＳ制御器
１１１  制御信号制御部（コマンド制御部）
１４１  ＰＲＥ制御器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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