(57)【要約】【課題】素子分離領域に残存する保護膜により生じる論理回路部の特性の劣化を防止し、製造工程を複雑化することなく信頼性が高い半導体記憶装置を製造できるようにする。【解決手段】半導体基板１０１上の所定の領域に素子分離領域１０２を形成した後、不揮発性メモリ部のトラップ膜となるＯＮＯ膜１２１を不揮発性メモリ部及び論理回路部に形成することにより素子分離領域１０２を保護する。続いて、不揮発性メモリ部の形成を行い、さらに論理回路部において周辺トランジスタのウェル形成及びしきい値電圧の調整のためのイオン注入を行った後、ＯＮＯ膜１２１を除去し、所定の位置にゲート電極を形成する。【選択図】図１
2005150687.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に論理回路部と不揮発性メモリ部とが設けられた半導体記憶装置の製造方法であって、
前記半導体基板にトレンチ溝を形成し、形成した前記トレンチ溝に絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、
前記半導体基板における前記論理回路部及び前記不揮発性メモリ部の上に絶縁性材料からなる保護膜を形成する工程と、
前記半導体基板における前記論理回路部の所定の領域に不純物イオンを選択的に導入する工程と、
前記論理回路部の上に形成した保護膜を除去する工程とを備え、
前記不純物イオンを導入する工程は、前記保護膜を除去する工程よりも前に行うことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記保護膜は、前記不揮発性メモリ部において電荷を蓄積するトラップ膜として機能することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記素子分離領域を形成する工程よりも後で且つ前記保護膜を形成する工程よりも前に、前記半導体基板における前記不揮発性メモリ部の上に第１の導電性膜を形成する工程と、
前記保護膜を形成する工程よりも後に、前記保護膜の上に第２の導電性膜を形成する工程とをさらに備え、
前記保護膜は、前記第１の導電性膜と第２の導電性膜との間を絶縁する絶縁膜として機能することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記保護膜は、前記トレンチ溝に埋め込まれた前記絶縁膜と比べてフッ化水素酸に対するエッチングレートが低い材料からなることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項５】
前記保護膜は、前記トレンチ溝に埋め込まれた前記絶縁膜と比べてアンモニア水と過酸化水素水との混合溶液に対するエッチングレートが低い材料からなることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項６】
前記保護膜は、シリコン窒化膜又はシリコン酸窒化膜の単層であることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項７】
前記保護膜は、シリコン窒化膜又はシリコン酸窒化膜を含む複数の絶縁膜からなる積層膜であることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項８】
前記積層膜は、シリコン酸化膜と、シリコン窒化膜又はシリコン酸窒化膜と、シリコン酸化膜とが順次積層されて構成されていることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記不純物を導入する工程は、ウェルを形成する第１の不純物導入工程と、しきい値電圧を制御する第２の不純物導入工程とを含み、
前記第２の不純物導入工程よりも前に、前記複数の絶縁膜のうちの少なくとも１つを選択的に除去する工程を有していることを特徴とする請求項７又は８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記保護膜を選択的に除去する工程よりも後に、
前記論理回路部及び不揮発性メモリ部の上に導電性材料を形成する工程と、
前記導電性材料を選択的にエッチングすることにより前記論理回路部及び前記不揮発性メモリ部にゲート電極を形成する工程とをさらに備えていることを特徴とする請求項１から９のいずれか１項に記載の半導体記憶装置の製造方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路部と不揮発性メモリ部が混在する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、多機能化やデバッグの容易化のために、論理回路部と不揮発性メモリ部とが混在する混載フラッシュメモリが注目されている。このような混載フラッシュメモリの論理回路部は、論理回路部単独の場合と同等の性能を発揮することが必要である。
【０００３】
しかし、混載フラッシュメモリを製造する場合には、通常の論理回路部を製造する工程に加えて不揮発性メモリ部を製造する工程が必要であり、追加された不揮発性メモリ部を製造する工程によって論理回路部単独で製造する場合とは特性が変化してしまう。
【０００４】
このため、通常の論理回路部の製造工程に対して最適化された論理回路部を混載フラッシュメモリの製造工程により製造した場合には、論理回路部の特性が変化してしまい所望の特性が得られない。また、逆に混載フラッシュメモリの製造工程に対して最適化した場合には、将来的に不揮発性メモリ部を除く半導体装置を製造する場合に、所望の特性が得られなくなってしまう。
【０００５】
論理回路部の特性が変化する最大の要因は、トレンチ分離に埋め込まれた埋め込み絶縁膜が不揮発性メモリ部を製造する工程においてエッチングされることである。埋め込み絶縁膜がエッチングされた場合には、トレンチ分離端にゲート電極からの電界が集中しトランジスタのしきい値電圧が減少する逆狭チャネル効果が顕著になる。
【０００６】
埋め込み絶縁膜は、フッ化水素酸を用いる工程や、いわゆるアンモニア酸と呼ばれるアンモニア水と過酸化水素水との混合溶液（ＡＰＭ溶液）を用いる工程において特に大きくエッチングされる。フッ化水素酸を用いる工程には、例えば自然酸化膜を除去する工程があり、ＡＰＭ溶液を用いる工程には、例えば基板の洗浄工程やフォトレジストの除去工程等に代表されるＲＣＡ洗浄工程がある。これらの工程は、論理回路部を製造する工程だけでなく不揮発性メモリ部を製造する工程においても繰り返し行われるため、混載フラッシュメモリの製造工程においては、不揮発性メモリ部を製造する工程が追加されたことにより埋め込み絶縁膜が余分にエッチングされることになる。
【０００７】
さらに混載フラッシュメモリにおいては、書込みや消去を制御するための高耐圧トランジスタが論理回路部に必要となる。この高耐圧トランジスタを形成するためには、トレンチ分離を形成した後に、この高耐圧トランジスタを形成するためのフォトレジストをマスクとしてウェル形成や、しきい値電圧を制御するための注入が必要となり、そのレジストを除去する際に埋め込み絶縁膜が余分にエッチングされることになる。
【０００８】
以上のように、混載フラッシュメモリを形成する場合においては、論理回路部のみを形成する場合と比較して、埋め込み絶縁膜が余分にエッチングされ、結果として論理回路部の特性が変化してしまう。
【０００９】
トレンチ分離に埋め込まれた埋め込み絶縁膜のエッチングを抑制する手段としては、以下のような方法が下記特許文献１に提案されている。図１９は従来の半導体記憶装置の製造方法の各工程における断面状態を工程順に示している。
【００１０】
図１９（ａ）に示すように、まず、シリコン基板２の上に素子分離膜１０とトンネル膜１４とを形成する。次に、図１９（ｂ）に示すようにメモリセル領域Ｍ１内に第１のポリシリコン膜１６を形成した後、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）及び酸化シリコン（ＳｉＯ2）の積層膜であるＯＮＯ膜１８を、周辺トランジスタ領域Ｔ１を含む全表面に形成する。
【００１１】
次に、図１９（ｃ）に示すようにＯＮＯ膜１８をメモリセル領域Ｍ１及び素子分離膜１０の部分を除いて除去する。この後、第２のポリシリコン膜２０を形成し、次に、ゲート電極形成することによりメモリセル領域Ｍ１と周辺トランジスタ領域Ｔ１に素子を設ける。
【００１２】
以上の構成によると、素子分離膜１０の上に形成されたＯＮＯ膜１８は、素子分離膜１０がエッチングされることを防止する保護膜として機能する。従って、メモリセル領域Ｔ１及び周辺トランジスタ領域Ｔ１を形成する工程において繰り返し行われる自然酸化膜の除去工程及びＲＣＡ洗浄工程において、素子分離膜１０がエッチングされて膜減りが発生することを防止できるので、素子分離膜１０の膜減りにより素子の電気的特性が劣化することを防止することが可能となる。
【特許文献１】特開平６−１５１８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の半導体記憶装置の製造方法には、ＯＮＯ膜である保護膜が素子分離領域の上に残存しているため素子分離領域上の保護膜に電荷が捕獲され、素子分離特性が劣化するという問題がある。これは、シリコン窒化膜が電荷を捕獲しやすいため、素子の製造工程等において電気的なストレスが加えられた場合にシリコン窒化膜が容易に電荷をトラップしてしまい、トラップされた電荷が保持され続けるため寄生トランジスタが形成されることによる。
【００１４】
また、保護膜を素子分離領域の上のみに残す構成であるが、実際の製造工程においては必ず保護膜の一部が活性領域の上にはみ出してしまう。この活性領域にはみ出した保護膜はゲート絶縁膜として機能することになるため、マスク合わせズレや寸法ばらつきによって論理回路部における周辺トランジスタの特性が大きく変化してしまうという問題がある。
【００１５】
また、保護膜が残存した状態で論理回路部が最適化されているため、デバッグの終了後に不揮発性メモリ部を除いた製品を製造する際にも論理回路部の特性をそろえるために保護膜を形成する必要が生じたり、別途論理回路部を最適化する必要が生じたりするという問題がある。
【００１６】
本発明は前記従来の問題を解決し、素子分離領域に残存する保護膜により生じる論理回路部の特性の劣化を防止し、製造工程を複雑化することなく信頼性が高い半導体記憶装置を製造できるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
前記目的を達成するため、本発明は論理回路部と不揮発性メモリ部とが設けられた半導体記憶装置の製造方法を、保護膜の形成工程と、保護膜の除去工程とを備える構成とする。
【００１８】
具体的に本発明の半導体記憶装置の製造方法は、半導体基板の上に論理回路部と不揮発性メモリ部とが設けられた半導体記憶装置の製造方法を対象とし、半導体基板にトレンチ溝を形成し、形成したトレンチ溝に絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、半導体基板における論理回路部及び不揮発性メモリ部の上に絶縁性材料からなる保護膜を形成する工程と、半導体基板における論理回路部の所定の領域に不純物イオンを選択的に導入する工程と、論理回路部の上に形成した保護膜を除去する工程とを備え、不純物イオンを導入する工程は、保護膜を除去する工程よりも前に行うことを特徴とする。
【００１９】
本発明の半導体記憶装置の製造方法によれば、素子分離領域を形成した後に論理回路部及び不揮発性メモリ部の上に絶縁性材料からなる保護膜を形成しているため、その後の各工程において素子分離領域の絶縁膜がエッチングされることを防止できるので、素子分離特性の劣化を防止することが可能となる。また、保護膜は、不純物イオンを導入する工程において、表面層のダメージ及びコンタミネーションを防止する表面保護膜として用いることができるため、工程を簡略化することができる。
【００２０】
さらに、不純物イオンの導入を行った後に論理回路部の上に形成した保護膜を除去するため、素子分離領域に残存する保護膜によって寄生トランジスタが形成されることを防止できる。その結果、信頼性が高い半導体記憶装置を製造することが可能になる。また、論理回路部のみを形成する場合と同一の条件で論理回路部を設計することが可能となる。
【００２１】
本発明の半導体記憶装置の製造方法において、保護膜は不揮発性メモリ部において電荷を蓄積するトラップ膜として機能することが好ましい。このような構成とすることにより、保護膜に不揮発性メモリ部における電荷を蓄積するトラップ膜を用いるため、保護膜の製造工程を新たに設ける必要がないので、工程を簡略化することが可能となる。
【００２２】
本発明の半導体記憶装置の製造方法において、素子分離領域を形成する工程よりも後で且つ保護膜を形成する工程よりも前に、半導体基板における不揮発性メモリ部の上に第１の導電性膜を形成する工程と、保護膜を形成する工程よりも後に、保護膜の上に第２の導電性膜を形成する工程とをさらに備え、保護膜は、第１の導電性膜と第２の導電性膜との間を絶縁する絶縁膜として機能することが好ましい。
【００２３】
このような構成とすることにより、第１の導電膜をフローティングゲートとし、第２の導電膜をコントロールゲートとする２重ゲート構造を有する不揮発性メモリ部を形成する場合においても、論理回路部の素子分離領域の劣化を最小限に抑えることができると共に、保護膜にはフローティングゲートとコントロールゲートとの間を絶縁する絶縁膜を用いるため、保護膜の製造工程を新たに設ける必要がないので、工程を簡略化することが可能となる。
【００２４】
本発明の半導体記憶装置の製造方法において、保護膜はトレンチ溝に埋め込まれた絶縁膜と比べてフッ化水素酸に対するエッチングレートが低い材料からなることが好ましい。このような構成とすることにより、特に自然酸化膜の除去工程において素子分離領域を保護することができる。
【００２５】
本発明の半導体記憶装置の製造方法において、トレンチ溝に埋め込まれた絶縁膜と比べてアンモニア水と過酸化水素水との混合溶液に対するエッチングレートが低い材料からなることが好ましい。このような構成とすることにより、特にＲＣＡ洗浄工程において素子分離領域を保護することができる。
【００２６】
本発明の半導体記憶装置の製造方法において、保護膜はシリコン窒化膜又はシリコン酸窒化膜の単層であることが好ましい。このようにすることにより保護膜の形成を簡略化することができる。
【００２７】
本発明の半導体記憶装置の製造方法において、保護膜はリコン窒化膜又はシリコン酸窒化膜を含む複数の絶縁膜からなる積層膜であることが好ましい。このような構成とすることにより、より確実に素子分離領域を保護することができると共に、保護膜を不揮発性メモリ部においてトラップ膜又は絶縁膜として確実に使用することができるようになる。
【００２８】
本発明の半導体記憶装置の製造方法において、積層膜はシリコン酸化膜と、シリコン窒化膜又はシリコン酸窒化膜と、シリコン酸化膜とが順次積層されて構成されていることが好ましい。このような構成とすることにより、より確実に素子分離領域を保護することができると共に、積層膜を不揮発性メモリ部においてより高性能なトラップ膜又は絶縁膜として用いることが可能となる。さらに、積層膜を順次エッチングすることが容易に行えるようになる。
【００２９】
本発明の半導体記憶装置の製造方法において、不純物を導入する工程は、ウェルを形成する第１の不純物導入工程と、しきい値電圧を制御する第２の不純物導入工程とを含み、第２の不純物導入工程よりも前に、複数の絶縁膜のうちの少なくとも１つを選択的に除去する工程を有していることが好ましい。このような構成とすることにより、しきい値電圧を調整する不純物導入工程の際に、保護膜を薄くすることができるため、新たな保護膜を設けることなく、確実に浅い位置にしきい値電圧を調整するための不純物を導入することができる。
【００３０】
本発明の半導体記憶装置の製造方法において、保護膜を選択的に除去する工程よりも後に、論理回路部及び不揮発性メモリ部の上に導電性材料を形成する工程と、導電性材料を選択的にエッチングすることにより論理回路部及び不揮発性メモリ部にゲート電極を形成する工程とをさらに備えていることが好ましい。このような構成とすることにより、保護膜の影響を受けないゲート電極を確実に形成することができる。
【発明の効果】
【００３１】
本発明の半導体記憶装置の製造方法によれば、素子分離領域に残存する保護膜により生じる論理回路部の特性の劣化を防止し、製造工程を複雑化することなく信頼性が高い半導体記憶装置を製造できる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
図１〜図３は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程における断面構造を示している。なお図１〜図３において左側の領域は不揮発性メモリ部を示し、右側の領域は論理回路部を示す。
【００３３】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１０１上の論理回路部に側壁が垂直又は上方にやや開いた順テーパー状の断面形状をしたトレンチ溝を形成した後、トレンチ溝にシリコン酸化膜を埋め込むことによりトレンチ分離による素子分離領域１０２を形成する。
【００３４】
次に、図１（ｂ）に示すように、論理回路部及び不揮発性メモリ部の上に厚さが７ｎｍの酸化シリコン（ＳｉＯ2）からなる下部酸化膜１０３、厚さが７ｎｍの窒化シリコン（ＳｉＮ）からなるシリコン窒化膜１０４及び厚さが１２ｎｍの酸化シリコン（ＳｉＯ2）からなる上部酸化膜１０５を順次形成して、ＯＮＯ（Oxide-Nitride-Oxide）膜１２１を形成する。なお、下部酸化膜１０３は酸素を含む雰囲気中における処理温度が９００℃の熱処理工程により形成し、シリコン窒化膜１０４は処理温度が７００℃の減圧ＣＶＤ（ＬＰＣＶＤ）工程により形成し、上部酸化膜１０５は酸素を含む雰囲気中における処理温度が１０００℃の熱処理工程により形成する。
【００３５】
次に、図１（ｃ）に示すように、不揮発性メモリ部において、フォトレジスト１０６Ａをマスクとして選択的に上部酸化膜１０５、シリコン窒化膜１０４及び下部酸化膜１０３を順次ドライエッチングした後、同じマスクを用いて砒素を注入することによりｎ型不純物拡散層１０７を形成する。次に、図１（ｄ）に示すように、フォトレジスト１０６Ａを除去する。なお、砒素の注入は例えば注入電圧が３０ｋｅＶで密度が３×１０15ｃｍ-2の条件で行えばよい。
【００３６】
その後、図２（ａ）に示すように、例えば酸素雰囲気中において９００℃で１０分間の熱処理を行うことにより、不揮発性メモリ部に拡散層上絶縁膜１０８を形成する。次に、図２（ｂ）に示すようにフォトレジスト１０６Ｂをマスクとして、論理回路部にイオン注入を行うことにより論理回路部に設けるトランジスタのウェル形成及びしきい値電圧の調整を行う。
【００３７】
論理回路部におけるトランジスタのウェルを形成するためのイオン注入は、例えば注入電圧が３００ｋｅＶで密度が１×１０13ｃｍ-2の条件でボロンを注入することにより行う。また、しきい値電圧を制御するためのイオン注入は、例えば注入電圧が３０ｋｅＶで密度が５×１０12ｃｍ-2の条件でボロンを注入することにより行う。ウェル形成及びしきい値電圧の調整を行うイオン注入の際には、ＯＮＯ膜１２１を表面保護膜として用いる。
【００３８】
次に、図２（ｃ）に示すように、フォトレジスト１０６Ｃをマスクとして、論理回路部において、上部酸化膜１０５、シリコン窒化膜１０４及び下部酸化膜１０３を順次選択的に除去する。
【００３９】
次に、図３（ａ）に示すように、酸素を含む雰囲気中において９００℃の温度で熱処理することにより論理回路部に、厚さが１０ｎｍのＳｉＯ2からなるゲート絶縁膜１０９を形成する。次に、図３（ｂ）に示すように、半導体基板１０１の全面に厚さが２００ｎｍの多結晶シリコン膜１１０を処理温度が６００℃のＬＰＣＶＤ法により形成する。
【００４０】
さらにマスクを用いてエッチングすることにより、図３（ｃ）に示すように、不揮発性メモリ部及び論理回路部の所望の位置にそれぞれゲート電極を形成する。なお、図３（ｃ）は、隣接するメモリ部のゲート電極が互いにつながって形成されるワード線方向の断面を示しているため、図面上はパターニング前の図３（ｂ）と同一形状となっている。
【００４１】
続いて、図３（ｄ）に示すように、論理回路部のトランジスタに低濃度拡散層１１２、サイドウォール１１１、高濃度拡散層１１３を既知の方法を用いて形成することにより、半導体記憶装置が完成する。
【００４２】
以上説明したように、本実施形態の半導体記憶装置の製造方法によれば、不揮発性メモリ部が形成される際に、トレンチ構造の素子分離領域１０２がＯＮＯ膜１２１によって保護されているため、素子分離領域の特性が劣化しないので、信頼性の高い半導体記憶装置が得られる。また、ＯＮＯ膜１２１は、不揮発性メモリ部のトラップ膜であるため、保護膜の形成工程を新たに設ける必要がないため、工程を簡略化することが可能となる。
【００４３】
さらに、ＯＮＯ膜１２１をイオン注入の際の表面保護膜として利用するため、イオン注入の工程を簡略化することもできる。
【００４４】
また、イオン注入が終わった後、論理回路部においてはＯＮＯ膜１２１を除去するため、素子分離領域に寄生トランジスタが形成されることはなく、素子分離特性が劣化することはない。さらに、最終的に得られる論理回路部における素子の構造は、通常の論理回路部を単独に形成する工程により得られたものと同一である。このため、不揮発性メモリを混載したデバイスを用いてデバッグを行った後、不揮発性メモリを混載していないデバイスを製品化する場合に、論理回路部の設計変更等をする必要がない。
【００４５】
なお、本実施形態においては、不揮発性メモリ部におけるトラップ膜及び論理回路部における保護膜としてＯＮＯ膜１２１を形成したが、シリコン窒化膜のみの単層膜又は下部酸化膜とシリコン窒化膜からなる積層膜としてもよい。また、シリコン窒化膜に換えてシリコン酸窒化膜（ＳｉＯＮ）を用いてもよい。さらに、ＯＮＯ膜１２１は、半導体基板１０１の全面に形成しても、不揮発性メモリ部並びに論理回路部の素子分離領域１０２の上及びイオン注入を行う領域のみに形成してもよい。
【００４６】
また、本実施形態においては、論理回路部において、ウェルを形成するためのイオン注入としきい値電圧を制御するためのイオン注入とを同一のマスクを用いて行ったが、別々のマスクを用いてもかまわない。
【００４７】
また、本実施形態においては、不揮発性メモリ部において、上部酸化膜１０５、シリコン窒化膜１０４、下部酸化膜１０３を順次エッチングした後、同じマスクを用いてｎ型不純物拡散層１０７を形成したが、ｎ型不純物拡散層１０７を形成した後にＯＮＯ膜１２１のエッチングを行ってもかまわない。
【００４８】
（第２の実施形態）
図４〜図６は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程における断面構造を示している。なお図１〜図３において左側の領域は不揮発性メモリ部を示し、右側の領域は論理回路部を示す。
【００４９】
まず、図４（ａ）に示すように、シリコンからなる半導体基板１０１上の論理回路部に側壁が垂直又は上方にやや開いた順テーパー状の断面形状をしたトレンチ溝を形成した後、トレンチ溝にシリコン酸化膜を埋め込むことによりトレンチ分離による素子分離領域１０２を形成する。
【００５０】
次に、図４（ｂ）に示すように、論理回路部及び不揮発性メモリ部の上に厚さが７ｎｍの酸化シリコン（ＳｉＯ2）からなる下部酸化膜１０３、厚さが７ｎｍの窒化シリコン（ＳｉＮ）からなるシリコン窒化膜１０４及び厚さが１２ｎｍの酸化シリコン（ＳｉＯ2）からなる上部酸化膜１０５を順次形成して、ＯＮＯ膜１２１を形成する。なお、下部酸化膜１０３は酸素を含む雰囲気中における処理温度が９００℃の熱処理工程により形成し、シリコン窒化膜１０４は処理温度が７００℃の減圧ＣＶＤ（ＬＰＣＶＤ）工程により形成し、上部酸化膜１０５は酸素を含む雰囲気中における処理温度が１０００℃の熱処理工程により形成する。
【００５１】
次に、図４（ｃ）に示すように、不揮発性メモリ部において、フォトレジスト１０６Ａをマスクとして選択的に上部酸化膜１０５、シリコン窒化膜１０４及び下部酸化膜１０３を順次ドライエッチングした後、同じマスクを用いて砒素を注入することによりｎ型不純物拡散層１０７を形成する。次に、図４（ｄ）に示すように、フォトレジスト１０６Ａを除去する。なお、砒素の注入は例えば注入電圧が３０ｋｅＶで密度が３×１０15ｃｍ-2の条件で行えばよい。
【００５２】
その後、図５（ａ）に示すように、例えば酸素雰囲気中において９００℃で１０分間の熱処理を行うことにより、不揮発性メモリ部に拡散層上絶縁膜１０８を形成する。次に、図５（ｂ）に示すようにフォトレジスト１０６Ｂをマスクとして、論理回路部にイオン注入を行うことにより論理回路部に設けるトランジスタのウェル形成を行う。
【００５３】
ウェル形成を行った後、図５（ｃ）に示すように、フォトレジスト１０６Ｃをマスクとしてエッチングを行い、論理回路部の上部酸化膜及び１０５シリコン窒化膜１０４を除去し、続いて、図５（ｄ）に示すようにフォトレジスト１０６Ｄをマスクとして論理回路部にイオン注入を行うことによりしきい値電圧の調整を行う。
【００５４】
論理回路部におけるトランジスタのウェルを形成するためのイオン注入は、例えば注入電圧が３００ｋｅＶで密度が１×１０13ｃｍ-2の条件でボロンを注入することにより行う。また、しきい値電圧を制御するためのイオン注入は、例えば注入電圧が３０ｋｅＶで密度が５×１０12ｃｍ-2の条件でボロンを注入することにより行う。
【００５５】
ウェル形成を行うイオン注入の際には、上部酸化膜１０５、シリコン窒化膜１０４及び下部酸化膜１０３の３層からなるＯＮＯ膜１２１を表面保護膜として用い、しきい値電圧の調整を行うイオン注入の際には、下部酸化膜１０３のみを表面保護膜として用いる。
【００５６】
次に、図５（ｃ）に示すように、フォトレジスト１０６Ｅをマスクとして、論理回路部において、下部酸化膜１０３を選択的に除去する。
【００５７】
次に、図６（ａ）に示すように、酸素を含む雰囲気中において９００℃の温度で熱処理することにより論理回路部に、厚さが１０ｎｍのＳｉＯ2からなるゲート絶縁膜１０９を形成する。次に、図６（ｂ）に示すように、半導体基板１０１の全面に厚さが２００ｎｍの多結晶シリコン膜１１０を処理温度が６００℃のＬＰＣＶＤ法により形成する。
【００５８】
さらにマスクを用いてエッチングすることにより、図６（ｃ）に示すように、不揮発性メモリ部及び論理回路部の所望の位置にそれぞれゲート電極を形成する。なお、図６（ｃ）は、隣接するメモリ部のゲート電極が互いにつながって形成されるワード線方向の断面を示しているため、図面上はパターニング前の図６（ｂ）と同一形状となっている。
【００５９】
続いて、図６（ｄ）に示すように、論理回路部のトランジスタに低濃度拡散層１１２、サイドウォール１１１、高濃度拡散層１１３を既知の方法を用いて形成することにより、半導体記憶装置が完成する。
【００６０】
以上説明したように、本実施形態の半導体記憶装置の製造方法によれば、不揮発性メモリ部が形成される際に、トレンチ構造の素子分離領域１０２がＯＮＯ膜１２１によって保護されているため、素子分離領域の特性が劣化しないので、信頼性の高い半導体記憶装置が得られる。また、ＯＮＯ膜１２１は、不揮発性メモリ部のトラップ膜であるため、保護膜の形成工程を新たに設ける必要がないため、工程を簡略化することが可能となる。
【００６１】
さらに、本実施形態においては、ウェル形成の際には上部酸化膜１０５、シリコン窒化膜１０４及び下部酸化膜１０３の３層からなるＯＮＯ膜１２１を表面保護膜として用い、しきい値電圧の調整を行うイオン注入の際には、下部酸化膜１０３のみを表面保護膜として用いる。しきい値電圧の調整は、素子の微細化のためにはできるだけ半導体基板の浅い位置にイオン注入を行う必要がある。本実施形態においては、上部酸化膜１０５及びシリコン窒化膜１０４を除去して、薄い表面保護膜を介してイオン注入を行うため、より浅い位置へのイオン注入を容易に行うことが可能となり、素子の微細化が容易に可能となる。
【００６２】
また、イオン注入が終わった後、論理回路部においてはＯＮＯ膜１２１を除去するため、素子分離領域に寄生トランジスタが形成されることはなく、素子分離特性が劣化することはない。さらに、最終的に得られる論理回路部における素子の構造は、通常の論理回路部を単独に形成する工程により得られたものと同一である。このため、不揮発性メモリを混載したデバイスを用いてデバッグを行った後、不揮発性メモリを混載していないデバイスを製品化する場合に、論理回路部の設計変更等をする必要がない。
【００６３】
なお、本実施形態においては、不揮発性メモリ部におけるトラップ膜及び論理回路部における保護膜としてＯＮＯ膜１２１を形成したが、シリコン窒化膜のみの単層膜又は下部酸化膜とシリコン窒化膜からなる積層膜としてもよい。また、シリコン窒化膜に換えてシリコン酸窒化膜（ＳｉＯＮ）を用いてもよい。さらに、ＯＮＯ膜１２１は、半導体基板１０１の全面に形成しても、不揮発性メモリ部並びに論理回路部の素子分離領域１０２の上及びイオン注入を行う領域のみに形成してもよい。
【００６４】
また、本実施形態においては、論理回路部において、ウェルを形成するためのイオン注入としきい値電圧を制御するためのイオン注入とを同一のマスクを用いて行ったが、別々のマスクを用いてもかまわない。
【００６５】
また、本実施形態においては、不揮発性メモリ部において、上部酸化膜１０５、シリコン窒化膜１０４、下部酸化膜１０３を順次エッチングした後、同じマスクを用いてｎ型不純物拡散層１０７を形成したが、ｎ型不純物拡散層１０７を形成した後にＯＮＯ膜１２１のエッチングを行ってもかまわない。
【００６６】
（第３の実施形態）
図７〜図１１は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程における断面構造を示している。なお図７〜図１１において左側の領域は不揮発性メモリ部を示し、右側の領域は論理回路部を示す。
【００６７】
まず、図７（ａ）に示すように、シリコンからなる半導体基板３０１上の不揮発性メモリ部及び論理回路部にトレンチ溝を形成した後、トレンチ分離３０２を形成する。次に、図７（ｂ）に示すように、半導体基板３０１上の全体に厚さが１０ｎｍのＳｉＯ2からなるトンネル絶縁膜３１４を形成し、不揮発性メモリ部においてフローティングゲートとなる厚さが２００ｎｍの多結晶シリコン膜３１５を形成する。
【００６８】
次に、図７（ｃ）に示すようにフォトレジスト３０６Ａをマスクとして論理回路部において、多結晶シリコン膜３１５及びトンネル絶縁膜３１４を除去する。続いて、図７（ｄ）に示すように厚さが７ｎｍのＳｉＯ2からなる下部酸化膜３０３、厚さが７ｎｍのＳｉＮからなるシリコン窒化膜３０４及び厚さが１２ｎｍのＳｉＯ2からなる上部酸化膜３０５を順次形成してＯＮＯ膜３２１を形成する。
【００６９】
次に、図８（ａ）に示すように、フォトレジスト３０６Ｂをマスクとして用いて、論理回路部にイオン注入を行うことにより論理回路部に設けるトランジスタのウェル形成及びしきい値電圧の調整を行う。
【００７０】
論理回路部におけるトランジスタのウェルを形成するためのイオン注入は、例えば注入電圧が３００ｋｅＶで密度が１×１０13ｃｍ-2の条件でボロンを注入することにより行う。また、しきい値電圧を制御するためのイオン注入は、例えば注入電圧が３０ｋｅＶで密度が５×１０12ｃｍ-2の条件でボロンを注入することにより行う。ウェル形成及びしきい値電圧の調整を行うイオン注入の際には、ＯＮＯ膜３２１を表面保護膜として用いる。
【００７１】
次に、図８（ｂ）に示すように、フォトレジスト３０６Ｃをマスクとして、論理回路部において、上部酸化膜３０５、シリコン窒化膜３０４及び下部酸化膜３０３を順次選択的に除去する。
【００７２】
次に、図９（ａ）に示すように論理回路部に厚さが１０ｎｍのＳｉＯ2からなるゲート絶縁膜３０９を形成し、続いて、図９（ｂ）に示すように論理回路部と不揮発性メモリ部との上に、論理回路部においてゲート電極となり不揮発性メモリ部においてコントロールゲートとなる厚さが２００ｎｍの多結晶シリコン膜３１６を形成する。次に、図１０（ａ）に示すようにフォトレジスト３０６Ｆをマスクとして、不揮発性メモリ部において多結晶シリコン膜３１６、ＯＮＯ膜３２１、多結晶シリコン膜３１５及びトンネル絶縁膜３１４をエッチングすることにより、フローティングゲートとコントロールゲートを備えた２重ゲート構造３２２を形成する。
【００７３】
続いて、図１０（ｂ）に示すようにフォトレジスト３０６Ｇをマスクとして、イオン注入を行うことにより不揮発性メモリ部のソース及びドレイン拡散層３１７を形成する。なお、イオン注入は、例えば不純物イオンとして砒素を用い、注入電圧が３０ｋｅＶで密度が３×１０15ｃｍ-2の条件で行えばよい。
【００７４】
次に、図１０（ｃ）に示すように適当なマスク（図示せず）を用いて、論理回路部において多結晶シリコン膜３１６及びゲート絶縁膜３０９を選択的にエッチングすることによりゲート電極３２３を形成する。
【００７５】
次に、図１１（ａ）に示すように、フォトレジスト３０６Ｈをマスクとしてイオン注入を行うことにより低濃度不純物拡散層３１２を形成する。続いて、図１１（ｂ）に示すようにゲート電極３２２及びゲート電極３２３のそれぞれにサイドウォール３１１を形成する。さらに、図１１（ｃ）に示すようにフォトレジスト３０６Ｉをマスクとして高濃度不純物拡散層３１３を形成することにより半導体記憶装置が完成する。
【００７６】
以上説明したように、本実施形態の半導体記憶装置の製造方法によれば、フローティングゲートを有する不揮発性メモリを混載した半導体記憶装置を製造する場合においても、素子分離領域を適切に保護することができる。このため、信頼性の高い半導体記憶装置が得られる。また、素子分離領域を保護するＯＮＯ膜には不揮発性メモリの容量膜と同一の膜を用いているため、工程を増やすことなく素子分離領域の保護を行うことができる。
【００７７】
さらに、ＯＮＯ膜１２１をイオン注入の際の保護膜として利用するため、イオン注入の工程を簡略化することもできる。
【００７８】
また、イオン注入が終わった後、論理回路部においてはＯＮＯ膜１２１を除去するため、素子分離領域に寄生トランジスタが形成されることはなく、素子分離特性が劣化することはない。さらに、最終的に得られる論理回路部における素子の構造は、通常の論理回路部を単独に形成する工程により得られたものと同一である。このため、不揮発性メモリを混載したデバイスを用いてデバッグを行った後、不揮発性メモリを混載していないデバイスを製品化する場合に、論理回路部の設計変更等をする必要がない。
【００７９】
なお、本実施形態においては、不揮発性メモリ部におけるトラップ膜及び論理回路部における保護膜としてＯＮＯ膜１２１を形成したが、シリコン窒化膜のみ又は下部酸化膜とシリコン窒化膜からなる積層膜としてもよい。またシリコン窒化膜に換えてシリコン酸窒化膜（ＳｉＯＮ）を用いてもよい。さらに、ＯＮＯ膜１２１は、半導体基板１０１の全面に形成しても、不揮発性メモリ部並びに論理回路部の素子分離領域１０２の上及びイオン注入を行う領域のみに形成してもよい。
【００８０】
また、本実施形態においては、論理回路部において、ウェルを形成するためのイオン注入としきい値電圧を制御するためのイオン注入とを同一のマスクを用いて行ったが、別々のマスクを用いてもかまわない。
【００８１】
（第４の実施形態）
図１２〜図１６は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程における断面構造を示している。なお図１２〜図１６において左側の領域は不揮発性メモリ部を示し、右側の領域は論理回路部を示す。
【００８２】
まず、図１２（ａ）に示すように、シリコンからなる半導体基板３０１上の不揮発性メモリ部及び論理回路部にトレンチ溝を形成した後、トレンチ分離３０２を形成する。次に、図１２（ｂ）に示すように、半導体基板３０１上の全体に厚さが１０ｎｍのＳｉＯ2からなるトンネル絶縁膜３１４を形成し、不揮発性メモリ部においてフローティングゲートとなる厚さが２００ｎｍの多結晶シリコン膜３１５を形成する。
【００８３】
次に、図１２（ｃ）に示すようにフォトレジスト３０６Ａをマスクとして論理回路部において、多結晶シリコン膜３１５及びトンネル絶縁膜３１４を除去する。続いて、図１２（ｄ）に示すように厚さが７ｎｍのＳｉＯ2からなる下部酸化膜３０３、厚さが７ｎｍのＳｉＮからなるシリコン窒化膜３０４及び厚さが１２ｎｍのＳｉＯ2からなる上部酸化膜３０５を順次形成してＯＮＯ膜３２１を形成する。
【００８４】
次に、図１３（ａ）に示すように、フォトレジスト３０６Ｂをマスクとして用いて、論理回路部にイオン注入を行うことにより論理回路部に設けるトランジスタのウェル形成を行う。
【００８５】
ウェル形成を行った後、図１３（ｂ）に示すように、フォトレジスト３０６Ｃをマスクとしてエッチングを行い、論理回路部の上部酸化膜及び３０５シリコン窒化膜３０４を除去し、続いて、図１３（ｃ）に示すようにフォトレジスト３０６Ｄをマスクとして論理回路部にイオン注入を行うことによりしきい値電圧の調整を行う。
【００８６】
論理回路部におけるトランジスタのウェルを形成するためのイオン注入は、例えば注入電圧が３００ｋｅＶで密度が１×１０13ｃｍ-2の条件でボロンを注入することにより行う。また、しきい値電圧を制御するためのイオン注入は、例えば注入電圧が３０ｋｅＶで密度が５×１０12ｃｍ-2の条件でボロンを注入することにより行う。
【００８７】
ウェル形成を行うイオン注入の際には、上部酸化膜３０５、シリコン窒化膜３０４及び下部酸化膜３０３の３層からなるＯＮＯ膜３２１を表面保護膜として用い、しきい値電圧の調整を行うイオン注入の際には、下部酸化膜３０３のみを表面保護膜として用いる。
【００８８】
次に、図１３（ｄ）に示すように、フォトレジスト３０６Ｅをマスクとして、論理回路部において下部酸化膜３０３を選択的に除去する。
【００８９】
次に、図１４（ａ）に示すように論理回路部に厚さが１０ｎｍのＳｉＯ2からなるゲート絶縁膜３０９を形成し、続いて、図１４（ｂ）に示すように論理回路部と不揮発性メモリ部との上に、論理回路部においてゲート電極となり不揮発性メモリ部においてコントロールゲートとなる厚さが２００ｎｍの多結晶シリコン膜３１６を形成する。次に、図１５（ａ）に示すようにフォトレジスト３０６Ｆをマスクとして、不揮発性メモリ部において多結晶シリコン膜３１６、ＯＮＯ膜３２１、多結晶シリコン膜３１５及びトンネル絶縁膜３１４をエッチングすることにより、フローティングゲートとコントロールゲートを備えた２重ゲート構造３２２を形成する。
【００９０】
続いて、図１５（ｂ）に示すようにフォトレジスト３０６Ｇをマスクとして、イオン注入を行うことにより不揮発性メモリ部のソース及びドレイン拡散層３１７を形成する。なお、イオン注入は、例えば不純物イオンとして砒素を用い、注入電圧が３０ｋｅＶで密度が３×１０15ｃｍ-2の条件で行えばよい。
【００９１】
次に、図１５（ｃ）に示すように適当なマスク（図示せず）を用いて、論理回路部において多結晶シリコン膜３１６及びゲート絶縁膜３０９を選択的にエッチングすることによりゲート電極３２３を形成する。
【００９２】
次に、図１６（ａ）に示すように、フォトレジスト３０６Ｈをマスクとしてイオン注入を行うことにより低濃度不純物拡散層３１２を形成する。続いて、図１６（ｂ）に示すようにゲート電極３２２及びゲート電極３２３のそれぞれにサイドウォール３１１を形成する。さらに、図１６（ｃ）に示すようにフォトレジスト３０６Ｉをマスクとして高濃度不純物拡散層３１３を形成することにより半導体記憶装置が完成する。
【００９３】
以上説明したように、本実施形態の半導体記憶装置の製造方法によれば、フローティングゲートを有する不揮発性メモリを混載した半導体記憶装置を製造する場合においても、素子分離領域を適切に保護することができる。このため、信頼性の高い半導体記憶装置が得られる。また、素子分離領域を保護するＯＮＯ膜には不揮発性メモリの容量膜と同一の膜を用いているため、工程を増やすことなく素子分離領域の保護を行うことができる。
【００９４】
さらに、本実施形態においては、ウェル形成の際には上部酸化膜、シリコン窒化膜及び下部酸化膜の３層からなるＯＮＯ膜を表面保護膜として用い、しきい値電圧の調整を行うイオン注入の際には、下部酸化膜のみを表面保護膜として用いる。しきい値電圧の調整は、素子の微細化のためにはできるだけ半導体基板の浅い位置にイオン注入を行う必要がある。本実施形態においては、上部酸化膜及びシリコン窒化膜を除去して、薄い表面保護膜を介してイオン注入を行うため、より浅い位置へのイオン注入を容易に行うことが可能となり、素子の微細化が容易に可能となる。
【００９５】
また、イオン注入が終わった後、論理回路部においてはＯＮＯ膜１２１を除去するため、素子分離領域に寄生トランジスタが形成されることはなく、素子分離特性が劣化することはない。さらに、最終的に得られる論理回路部における素子の構造は、通常の論理回路部を単独に形成する工程により得られたものと同一である。このため、不揮発性メモリを混載したデバイスを用いてデバッグを行った後、不揮発性メモリを混載していないデバイスを製品化する場合に、論理回路部の設計変更等をする必要がない。
【００９６】
なお、本実施形態においては、不揮発性メモリ部におけるトラップ膜及び論理回路部における保護膜としてＯＮＯ膜１２１を形成したが、シリコン窒化膜のみ又は下部酸化膜とシリコン窒化膜からなる積層膜としてもよい。またシリコン窒化膜に換えてシリコン酸窒化膜（ＳｉＯＮ）を用いてもよい。さらに、ＯＮＯ膜１２１は、半導体基板１０１の全面に形成しても、不揮発性メモリ部並びに論理回路部の素子分離領域１０２の上及びイオン注入を行う領域のみに形成してもよい。
【００９７】
また、本実施形態においては、論理回路部において、ウェルを形成するためのイオン注入としきい値電圧を制御するためのイオン注入とを同一のマスクを用いて行ったが、別々のマスクを用いてもかまわない。
【００９８】
（第５の実施形態）
図１７は、本発明に係る半導体記憶装置の製造方法により製造された半導体記憶装置のゲート絶縁膜の総破壊電荷量（Ｑｂｄ）をワイブルプロットした結果を示している。なお、測定に用いた半導体記憶装置は、第１の実施形態において示した方法により製造し、比較のための従来の半導体記憶装置としては、論理回路部にＯＮＯ膜を設けずに製造した半導体記憶装置を用いた。ただし、いずれもゲート絶縁膜の膜厚は１５ｎｍとしている。また、測定に用いた半導体記憶装置のトランジスタアレイの合計面積は０．０４ｃｍ2であり、測定の際の印加電流は−１００ｍＡ／ｃｍ2とした。
【００９９】
図１７に示すように、論理回路部にＯＮＯ膜を設けず素子分離領域を保護しない従来法により製造した半導体記憶装置においては、Ｑｂｄの値が約１Ｃ／ｃｍ2から３０Ｃ／ｃｍ2までの範囲で大きくばらついている。一方、ＯＮＯ膜により素子分離領域を保護する本発明の製造方法により製造した半導体記憶装置においては、Ｑｂｄの値が約５０Ｃ／ｃｍ2と従来法の半導体記憶装置より高い値を示している。また、分布の範囲も狭く高性能で信頼性の高いゲート酸化膜が得られている。
【０１００】
これは、従来法により製造した半導体記憶装置においては、不揮発性メモリ部の形成の際に素子分離領域が保護されていないため、素子分離領域であるトレンチ溝に埋め込まれた絶縁膜が膜減りをしたことによる。図１８に示すように絶縁膜が膜減りした結果、絶縁膜の上端が半導体基板の表面より下側に位置することになり、トレンチ溝の端部に電界が集中するので、ゲート酸化膜の信頼性が低下する。
【０１０１】
一方、本発明の製造方法により製造した半導体記憶装置においては、ＯＮＯ膜により素子分離領域が保護されているため、素子分離領域における膜減りがほとんどないので、電界集中は発生しない。従って、本発明の半導体記憶装置の製造方法によれば高性能で信頼性の高い半導体記憶装置が得られる。
【産業上の利用可能性】
【０１０２】
本発明の半導体記憶装置の製造方法は、素子分離領域に残存する保護膜により生じる論理回路部の特性の劣化を防止し、製造工程を複雑化することなく信頼性が高い半導体記憶装置を製造できるため、論理回路部と不揮発性メモリ部が混在する半導体装置の製造方法等として有用である。
【図面の簡単な説明】
【０１０３】
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｅ）は同本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１２】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１３】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１４】（ａ）〜（ｂ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法をの各工程を示す断面図である。
【図１６】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図１７】本発明に係る半導体記憶装置の製造方法により製造された半導体記憶装置に係るゲート絶縁膜の総破壊電荷量の分布を示すワイブルプロットである。
【図１８】ゲート酸化膜の信頼性が低下する機構を示す模式図である。
【図１９】従来例に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【符号の説明】
【０１０４】
１０１    半導体基板
１０２    素子分離領域
１０３    下部酸化膜
１０４    シリコン窒化膜
１０５    上部酸化膜
１０６Ａ  フォトレジスト
１０６Ｂ  フォトレジスト
１０６Ｃ  フォトレジスト
１０６Ｄ  フォトレジスト
１０６Ｅ  フォトレジスト
１０７    ｎ型不純物拡散層
１０８    拡散層上絶縁膜
１０９    ゲート絶縁膜
１１１    サイドウォール
１１２    低濃度拡散層
１１３    高濃度拡散層
１２１    ＯＮＯ膜
３０１    半導体基板
３０２    素子分離領域
３０３    下部酸化膜
３０４    シリコン窒化膜
３０５    上部酸化膜
３０６Ａ  フォトレジスト
３０６Ｂ  フォトレジスト
３０６Ｃ  フォトレジスト
３０６Ｄ  フォトレジスト
３０６Ｅ  フォトレジスト
３０６Ｆ  フォトレジスト
３０６Ｇ  フォトレジスト
３０６Ｈ  フォトレジスト
３０６Ｉ  フォトレジスト
３０９    ゲート絶縁膜
３１１    サイドウォール
３１２    低濃度拡散層
３１３    高濃度拡散層
３１４    トンネル絶縁膜
３１５    多結晶シリコン膜
３１６    多結晶シリコン膜
３１７    ソース及びドレイン拡散層
３２１    ＯＮＯ膜
３２２    ２重ゲート構造
３２３    ゲート電極
【図１】
2005150687.tif 000003
【図２】
2005150687.tif 000004
【図３】
2005150687.tif 000005
【図４】
2005150687.tif 000006
【図５】
2005150687.tif 000007
【図６】
2005150687.tif 000008
【図７】
2005150687.tif 000009
【図８】
2005150687.tif 000010
【図９】
2005150687.tif 000011
【図１０】
2005150687.tif 000012
【図１１】
2005150687.tif 000013
【図１２】
2005150687.tif 000014
【図１３】
2005150687.tif 000015
【図１４】
2005150687.tif 000016
【図１５】
2005150687.tif 000017
【図１６】
2005150687.tif 000018
【図１７】
2005150687.tif 000019
【図１８】
2005150687.tif 000020
【図１９】
2005150687.tif 000021