(57)【要約】【課題】部分的電源シャットダウン機能付の電源端子、及び信号端子のいずれにも適用することが可能な構成を持つ保護回路を提供すること。【解決手段】第１電位が与えられる第１端子１１と、第２電位が与えられる第２端子１２と、第３電位が与えられる第３端子１３と、第１端子１１と第２端子１２との間に接続された保護素子１４と、第１端子１１と第２端子１２との間に接続された電圧検知回路１５と、第３電位と電圧検知回路１５の出力とに基いて、保護素子１４の保護動作を許可及び禁止する保護素子動作制御回路１６とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電位が与えられる第１端子と、
第２電位が与えられる第２端子と、
第３電位が与えられる第３端子と、
前記第１端子と前記第２端子との間に接続された保護素子と、
前記第１端子と前記第２端子との間に接続された電圧検知回路と、
前記第３電位と前記電圧検知回路の出力とに基いて、前記保護素子の保護動作を許可及び禁止する保護素子動作制御回路と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記保護素子動作制御回路は、入力論理値として前記第３電位と前記電圧検知回路の出力とを受け、前記第１電位と前記第２電位との電位差を動作電源電圧とする論理回路であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記論理回路は、前記第３電位及び前記電圧検知回路の出力の少なくともいずれか一方の論理値が１状態であるとき、前記保護素子の保護動作を禁止する論理値を出力し、前記第３電位及び前記電圧検知回路の出力の双方の論理値が０状態であるとき、前記保護素子の保護動作を許可する論理値を出力することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記論理回路は、前記第１電位及び前記第３電位のいずれか一方が通電されているとき、前記保護素子の保護動作を禁止する論理値を出力し、前記第１電位及び前記第３電位の双方が通電されていないとき、前記保護素子の保護動作を許可する論理値を出力することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
前記電圧検知回路は、前記第１電位が投入されてから所定の時間が経過した後、前記保護素子の保護動作を禁止する電位を、前記保護素子動作制御回路に対して与えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記電圧検知回路は、電流通路の一端に前記第１電位を受ける抵抗と、
一方電極に前記第２電位を受けるキャパシタとを含み、
前記抵抗の電流通路の他端と前記キャパシタの他方電極との接続ノードの電位を、前記保護素子動作制御回路に与えることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記電圧検知回路は、前記第１電位と前記第２電位との電位差が所定の電位差に達している状態において、前記第１端子と前記第２端子との間に、前記所定の電位差を超える電位差が生じたことを検知することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項８】
前記電圧検知回路は、前記第１端子と前記第２端子との間に、前記所定の電位差を超える電位差が生じたとき、前記保護素子の保護動作を許可する電位を、前記保護素子動作制御回路に対して与えることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記電圧検知回路は、電流通路の一端に前記第１電位を受ける抵抗と、
カソードに前記第２電位を受けるダイオード回路とを含み、
前記抵抗の電流通路の他端と前記ダイオード回路のアノードとの接続ノードの電位を、前記保護素子動作制御回路に与えることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
前記電圧検知回路は、アノードに前記第１電位を受けるダイオード回路と、
電流通路の一端に前記第２電位を受ける抵抗とを含み、
前記ダイオード回路のカソードと前記抵抗の電流通路の他端との接続ノードの電位を、前記保護素子動作制御回路に与えることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１１】
前記保護素子は制御入力を有し、
前記保護素子動作制御回路の出力は、前記保護素子の制御入力に直接に接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１２】
前記保護素子は制御入力を有し、
前記保護素子動作制御回路の出力は、前記保護素子の制御入力にプリドライバ回路を介して接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１３】
前記保護素子はゲートを制御入力とし、ソース及びドレインの一方に前記第１電位を受け、前記ソース及びドレインの他方に前記２電位を受ける絶縁ゲート型ＦＥＴであることを特徴とする請求項１１及び請求項１２いずれかに記載の半導体集積回路装置。
【請求項１４】
前記第１端子及び前記第３端子は電源端子であり、
前記第２端子は接地端子であり、
前記第１電位と前記第２電位との電位差は第１電源電圧であり、
前記第３電位と前記第２電位との電位差は、前記第１電源電圧と電源供給系統が異なる第２電源電圧であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１５】
前記半導体集積回路装置は、通常動作時において、前記第１電源電圧及び前記第２電源電圧の少なくともいずれか一方を、部分的にシャットダウンする部分的電源シャットダウン機能を有することを特徴とする請求項１４に記載の半導体集積回路装置。
【請求項１６】
前記第１端子は信号端子であり、
前記第２端子は接地端子であり、
前記第３端子は電源端子であり、
前記第１電位と前記第２電位との電位差は信号論理振幅電圧であり、
前記第３電位と前記第２電位との電位差は、前記信号論理振幅電圧を入力又は出力する集積回路の動作電源電圧であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１７】
第１電位が与えられる第１端子と、
第２電位が与えられる第２端子と、
第３電位が与えられる第３端子と、
第４電位が与えられる第４端子と、
前記第１端子と前記第２端子との間に接続された保護素子と、
前記第３端子と前記第２端子との間に接続された第１電圧検知回路と、
前記第１端子と前記第２端子との間に接続された第２電圧検知回路と、
前記第４電位と前記第１電圧検知回路の出力とに基いて、前記保護素子の保護動作を許可及び禁止するとともに、前記第２電圧検知回路が前記第１電位と前記第２電位との電位差が所定の電位差を越えたことを検知したとき、前記第４電位及び前記第１電圧検知回路の出力に係わらずに、前記保護素子の保護動作を許可する保護素子動作制御回路と
を具備することを特徴とする半導体集積回路装置。
【請求項１８】
前記保護素子動作制御回路は、
入力論理値として前記第４電位と前記第１電圧検知回路の出力とを受け、前記第１電位と前記第２電位との電位差を動作電源電圧とする第１論理回路と、
入力論理値として前記第１論理回路の出力と前記第２電圧検知回路の出力とを受け、前記第１電位と前記第２電位との電位差を動作電源電圧とする第２論理回路と
を含むことを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項１９】
前記第１論理回路は、前記第４電位及び前記第１電圧検知回路の出力の少なくともいずれか一方の論理値が１状態であるとき、前記保護素子の保護動作を禁止する論理値を出力し、前記第４電位及び前記第１電圧検知回路の出力の双方の論理値が０状態であるとき、前記保護素子の保護動作を許可する論理値を出力し、
前記第２論理回路は、前記第２電圧検知回路の出力の論理値が０状態であるとき、前記第１論理回路の出力に応じた論理値を出力し、前記第２電圧検知回路の出力の論理値が１状態であるとき、前記第１論理回路の出力に係わらずに、前記保護素子の保護動作を許可する論理値を出力することを特徴とする請求項１８に記載の半導体集積回路装置。
【請求項２０】
前記第１論理回路は、前記第３電位及び前記第４電位のいずれか一方が通電されているとき、前記保護素子の保護動作を禁止する論理値を出力し、前記第３電位及び前記第４電位の双方が通電されていないとき、前記保護素子の保護動作を許可する論理値を出力し、
前記第２論理回路は、前記第２電圧検知回路が前記第１電位と前記第２電位との電位差が所定の電位差を越えたことを検知していないとき、前記第１論理回路が出力する論理値に従って、前記保護素子の動作を禁止又は許可する論理値を出力し、前記第２電圧検知回路が前記第１電位と前記第２電位との電位差が所定の電位差を越えたことを検知したとき、前記第１論理回路が出力する論理値に係わらずに、前記保護素子の動作を許可する論理値を出力することを特徴とする請求項１８に記載の半導体集積回路装置。
【請求項２１】
前記第１電圧検知回路は、前記第３電位が投入されてから所定の時間が経過した後、前記保護素子の保護動作を禁止する電位を、前記保護素子動作制御回路に対して与えることを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項２２】
前記第１電圧検知回路は、電流通路の一端に前記第３電位を受ける抵抗と、
一方電極に前記第２電位を受けるキャパシタとを含み、
前記抵抗の電流通路の他端と前記キャパシタの他方電極との接続ノードの電位を、前記保護素子動作制御回路に与えることを特徴とする請求項２１に記載の半導体集積回路装置。
【請求項２３】
前記第１電圧検知回路は、前記第３電位と前記第２電位との電位差が所定の電位差に達している状態において、前記第３端子と前記第２端子との間に、前記所定の電位差を超える電位差が生じたことを検知することを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項２４】
前記第１電圧検知回路は、前記第３端子と前記第２端子との間に、前記所定の電位差を超える電位差が生じたとき、前記保護素子の保護動作を許可する電位を前記保護素子動作制御回路に与えることを特徴とする請求項２３に記載の半導体集積回路装置。
【請求項２５】
前記第１電圧検知回路は、電流通路の一端に前記第３電位を受ける抵抗と、
カソードに前記第２電位を受けるダイオード回路とを含み、
前記抵抗の電流通路の他端と前記ダイオード回路のアノードとの接続ノードの電位を、前記保護素子動作制御回路に与えることを特徴とする請求項２４に記載の半導体集積回路装置。
【請求項２６】
前記電圧検知回路は、アノードに前記第３電位を受けるダイオード回路と、
電流通路の一端に前記第２電位を受ける抵抗とを含み、
前記ダイオード回路のカソードと前記抵抗の電流通路の他端との接続ノードの電位を、前記保護素子動作制御回路に与えることを特徴とする請求項２４に記載の半導体集積回路装置。
【請求項２７】
前記第２電圧検知回路は、前記第１電位と前記第２電位との電位差が所定の電位差に達している状態において、前記第１端子と前記第２端子との間に、前記所定の電位差を超える電位差が生じたことを検知することを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項２８】
前記第２電圧検知回路は、前記第１端子と前記第２端子との間に、前記所定の電位差を超える電位差が生じたとき、前記保護素子の保護動作を許可する電位を、前記保護素子動作制御回路に対して与えることを特徴とする請求項２７に記載の半導体集積回路装置。
【請求項２９】
前記第１電圧検知回路は、電流通路の一端に前記第１電位を受ける抵抗と、
カソードに前記第２電位を受けるダイオード回路とを含み、
前記抵抗の電流通路の他端と前記ダイオード回路のアノードとの接続ノードの電位を、前記保護素子動作制御回路に与えることを特徴とする請求項２８に記載の半導体集積回路装置。
【請求項３０】
前記電圧検知回路は、アノードに前記第３電位を受けるダイオード回路と、
電流通路の一端に前記第２電位を受ける抵抗とを含み、
前記ダイオード回路のカソードと前記抵抗の電流通路の他端との接続ノードの電位を、前記保護素子動作制御回路に与えることを特徴とする請求項２８に記載の半導体集積回路装置。
【請求項３１】
前記保護素子は制御入力を有し、
前記保護素子動作制御回路の出力は、前記保護素子の制御入力に直接に接続されることを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項３２】
前記保護素子は制御入力を有し、
前記保護素子動作制御回路の出力は、前記保護素子の制御入力にプリドライバ回路を介して接続されることを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項３３】
前記保護素子はゲートを制御入力とし、ソース及びドレインの一方に前記第１電位を受け、前記ソース及びドレインの他方に前記２電位を受ける絶縁ゲート型ＦＥＴであることを特徴とする請求項３１及び請求項３２いずれかに記載の半導体集積回路装置。
【請求項３４】
前記第１端子は信号端子であり、
前記第２端子は接地端子であり、
前記第３端子及び前記第４端子は電源端子であり、
前記第３電位と前記第２電位との電位差は第１電源電圧であり、
前記第４電位と前記第２電位との電位差は、前記第１電源電圧と電源供給系統が異なる第２電源電圧であることを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項３５】
前記半導体集積回路装置は、通常動作時において、前記第１電源電圧及び前記第２電源電圧の少なくともいずれか一方を、部分的にシャットダウンする部分的電源シャットダウン機能を有することを特徴とする請求項３４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路装置に係わり、特に静電気放電から内部回路を保護する保護回路を有した半導体集積回路装置に関する。
【背景技術】
【０００２】
静電気放電（以下ＥＳＤ）から内部回路を保護する保護回路、特に電源端子と接地端子との間に接続されたＭＯＳＦＥＴを用いた電源端子保護回路の公知例を図１３に示す。
【０００３】
図１３に示すように、電源端子保護回路は、ＲＣディレイ回路１０１、インバータ回路１０２、ドライバＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ）１０３とを含む。ＲＣディレイ回路１０１は、電源端子ＶＤＤと接地端子ＧＮＤとの間に接続され、電源投入後、一定の時間が経過すると、その出力を“High”レベルとし、インバータ回路１０２を介して、ドライバＮＭＯＳ１０３をオフさせる。即ち通電時には、ドライバＮＭＯＳ１０３をオフさせ、電源端子ＶＤＤと接地端子ＧＮＤとの間の短絡を抑制し、半導体集積回路装置の誤動作を防止する。
【０００４】
対して、電源端子ＶＤＤに対して短時間の高電圧印加、例えば、ＥＳＤが発生した際には、ＲＣディレイ回路１０１は反応せず、その出力を“Low”レベルとし、インバータ回路１０２を介して、ドライバＮＭＯＳ１０３をオンさせる。ドライバＮＭＯＳ１０３がオンすることにより、例えば、電源端子ＶＤＤに印加された高電圧は放電され、半導体集積回路装置は破壊から保護される。
【０００５】
電源端子ＶＤＤの電源投入時の電位遷移は、ＥＳＤ発生時の電位遷移に比較してゆっくりしている。ＲＣディレイ回路１０１の時定数を、ＥＳＤのような短時間の電圧印加波形には反応しない値に設定しておけば、ドライバＮＭＯＳ１０３が短時間の電圧印加時のみオンするようになり、保護素子として機能させることができる。この種の保護回路は、例えば、非特許文献１、２、３、４に記載されている。
【０００６】
さらに、図１４に示すように、ＲＣディレイ回路１０１-１に加え、ＮＡＮＤ回路１０２´の出力を、ＲＣディレイ回路１０１-２、１０１-３を介して、自身の入力に帰還させ、通電時、ドライバＮＭＯＳ１０３の誤動作をより確実に防止するようにした保護回路もある。この種の保護回路は、例えば、特許文献１に記載されている。
【０００７】
図１３及び図１４に示す保護回路は、ＲＣディレイ回路１０３を用いて、ドライバＮＭＯＳ１０３をオフさせるようにしているので、例えば、電源端子のように、通電時において安定した電位を保つような端子には、適用することができる。しかしながら、高い周波数で“High”レベル、“Low”レベルを繰り返すような端子、例えば、入力/出力端子のような端子、いわば信号端子への適用は困難である。ＲＣディレイ回路１０３は、高周波の電位印加に反応し難く、ドライバＮＭＯＳ１０３を確実にオフさせることが難しいためである。特に、高速動作を要求するような半導体集積回路装置では、Ｉ/Ｏの信号伝播の遷移時間が、ＥＳＤ印加時間に比べて短い場合もある。図１３及び図１４に示す保護回路では、このような信号が入力／出力される端子への適用が、事実上不可能になっている。
【０００８】
また、図１５に示すように、別の端子からの電位によって、保護素子の保護動作を制御するようにした保護回路もある。この種の保護回路は、例えば、非特許文献５に記載されている。
【０００９】
図１５に示す保護回路は、Ｉ／Ｏ端子保護回路であり、ドライバＮＭＯＳ１０３のゲート電位を供給するための、ドライバＮＭＯＳ１０３のゲートと入力/出力端子Ｉ/Ｏとの間に、ソースとドレインとを接続したＰチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳ）１０４を設けている。ＰＭＯＳ１０４のゲート電位は、入力/出力端子Ｉ/Ｏとは異なる端子、例えば、電源端子ＶＤＤから与えるようにしている。電源端子ＶＤＤは、通常動作の状態では、通電されて電源電位ＶＤＤとなっており、ＰＭＯＳ１０４のゲートには“High”レベルの電位が与えられている。これにより、通電時、ＰＭＯＳ１０４はオフし、ドライバＮＭＯＳ１０３にゲート電位が供給されなくなり、ドライバＮＭＯＳ１０３をオフさせることができる。従って、入/出力端子Ｉ/Ｏにも利用できるものとなっている。
【００１０】
さらに、非特許文献５には、図１６に示すように、電源端子ＶＤＤ１と接地端子ＧＮＤとの間に接続されたドライバＮＭＯＳ１０３-１の制御を、電源端子ＶＤＤ２の電位によって制御し、電源端子ＶＤＤ２と接地端子ＧＮＤとの間に接続されたドライバＮＭＯＳ１０３-２の制御を、電源端子ＶＤＤ１の電位によって制御する構成についても記載されている。
【００１１】
図１６に示す電源端子保護回路では、自身の電源端子以外の、電源端子の電位を利用して、ＰＭＯＳ１０４-１、又は１０４-２をオン/オフさせ、ドライバＮＭＯＳ１０３-１、又は１０３-２をオン/オフさせる。このため、図１３や図１４に示したＲＣディレイ回路１０１を利用しなくても、自身の電源端子に印加された高電位を、放電することが可能になっている。しかしながら、図１６に示す保護回路では、電源ＶＤＤ２が通電されていない状態で、電源ＶＤＤ１が通電されると、ドライバＮＭＯＳ１０３-１がオンしてしまい、半導体集積回路装置が誤動作する。同じく、電源ＶＤＤ１が通電されていない状態で、電源ＶＤＤ２が通電されると、ドライバＮＭＯＳ１０３-２がオンし、半導体集積回路装置が誤動作する。
【００１２】
また、非特許文献６には、図１７に示すように、電源端子ＶＤＤ１と接地端子ＧＮＤとの間に接続されたドライバＮＭＯＳ１０３-１の制御を、電源端子ＶＤＤ２の電位を反転させるインバータ１０２-１によって制御し、電源端子ＶＤＤ２と接地端子ＧＮＤとの間に接続されたドライバＮＭＯＳ１０３-２の制御を、電源端子ＶＤＤ１の電位を反転させるインバータ回路１０２-２によって制御する構成が記載されている。
【００１３】
図１７に示す電源端子保護回路では、図１６に示す電源端子保護回路と同様の動作を行うが、図１６に示す電源端子保護回路と同様に、電源ＶＤＤ２が通電されていない状態で、電源ＶＤＤ１が通電されると、ドライバＮＭＯＳ１０３-１がオンし、電源ＶＤＤ１が通電されていない状態で、電源ＶＤＤ２が通電されると、ドライバＮＭＯＳ１０３-２がオンしてしまう。
【００１４】
現在の半導体集積回路装置には、多電源半導体集積回路装置が存在する。さらに、多電源半導体集積回路装置には、一部の回路を除いて、電源供給そのものをカットする、いわゆる部分的電源シャットダウン機能付の半導体集積回路装置も開発されるようになってきた。しかしながら、部分的電源シャットダウン機能付の半導体集積回路装置の電源端子に対して、図１６や図１７に示す保護回路を適用することはできない。例えば、電源ＶＤＤ２がシャットダウンされた状態を仮定すると、ドライバＮＭＯＳ１０３-１がオンし、電源端子ＶＤＤ１と接地端子ＧＮＤとが短絡する。このため、半導体集積回路装置が誤動作する。
【非特許文献１】R. Merrill  “ESD Design Methodology” EOS/ESD Symp１９９３, p233-p237.
【非特許文献２】IBM MicroNews Second Quarter ２００２ S.H.Voldman  “An Automated ESD CAD System for BiCMOS SiGe  Technology : A New Millennium for ESD Design” p29-p32.
【非特許文献３】M-D. Ker  “ESD Protection Design on Analog Pin with  Very Low Input Capacitance for High-Frequency or Current-Mode Applications”IEEE J.SC,Vol３５,No８, Aug.２０００， p1194-p1199.
【非特許文献４】Intel Technology Journul Q３’９８ K.Sechan  “The Quality and Reliability of Intel’s  Quarter Micron Process” p1-p11.
【非特許文献５】J. Zhiliang  “Design Methodology for Otptimizing Gate Driven ESD Protection Circuits  in Submicron CMOS Processes”  EOS/ESD Symp１９９７， p230-p239.
【非特許文献６】W. R. Anderson  “Cross-Referenced ESD Protection for  Power Supplies”  EOS/ESD Symp１９９８， p86-p95.
【特許文献１】米国特許第５，２５５，１４６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
この発明は上記事情に鑑み為されたもので、その目的は、部分的電源シャットダウン機能付の電源端子、及び信号端子のいずれにも適用することが可能な構成を持つ保護回路を備えた半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、第１電位が与えられる第１端子と、第２電位が与えられる第２端子と、第３電位が与えられる第３端子と、前記第１端子と前記第２端子との間に接続された保護素子と、前記第１端子と前記第２端子との間に接続された電圧検知回路と、前記第３電位と前記電圧検知回路の出力とに基いて、前記保護素子の保護動作を許可及び禁止する保護素子動作制御回路とを具備することを特徴とする。
【００１７】
また、この発明の第２態様に係る半導体集積回路装置は、第１電位が与えられる第１端子と、第２電位が与えられる第２端子と、第３電位が与えられる第３端子と、第４電位が与えられる第４端子と、前記第１端子と前記第２端子との間に接続された保護素子と、前記第３端子と前記第２端子との間に接続された第１電圧検知回路と、前記第１端子と前記第２端子との間に接続された第２電圧検知回路と、前記第４電位と前記第１電圧検知回路の出力とに基いて、前記保護素子の保護動作を許可及び禁止するとともに、前記第２電圧検知回路が前記第１電位と前記第２電位との電位差が所定の電位差を越えたことを検知したとき、前記第４電位及び前記第１電圧検知回路の出力に係わらずに、前記保護素子の保護動作を許可する保護素子動作制御回路とを具備することを特徴とする。
【発明の効果】
【００１８】
この発明によれば、部分的電源シャットダウン機能付の電源端子、及び信号端子のいずれにも適用することが可能な構成を持つ保護回路を備えた半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１９】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２０】
（第１実施形態）
図１はこの発明の第１実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
【００２１】
図１に示すように、第１実施形態に係る半導体集積回路装置は、電源端子保護回路１０を有する。電源端子保護回路１０は、第１端子１１、第２端子１２、及び第３端子１３に接続されている。本実施形態において、第１端子１１は第１電源電位ＶＤＤ１が与えられる電源端子であり、第２端子１２は低電位電源電位、例えば、接地電位ＧＮＤ１が与えられる接地端子であり、第３端子１３は第２電源電位ＶＤＤ２が与えられる電源端子である。
【００２２】
保護素子１４は、第１端子１１と第２端子１２との間に接続されている。
【００２３】
第１端子１１と第２端子１２との間には、さらに、電圧検知回路１５が接続されている。
【００２４】
電圧検知回路１５は、第１端子１１と第２端子１２との間の電圧を検知する。本実施形態において、電圧検知回路１５は、いわば、通電安定検知回路であり、第１電源電位ＶＤＤ１が投入されてから所定の時間が経過した後、保護素子１４の保護動作を禁止する電位を、保護素子動作制御回路１６に対して与える。このような回路の一例は、ＲＣディレイ回路２１である。本実施形態のＲＣディレイ回路２１は、電流通路の一端に第１電源電位ＶＤＤ１を受ける抵抗Ｒと、一方電極に接地電位ＧＮＤ１を受けるキャパシタＣとを含む。そして、抵抗Ｒの電流通路の他端とキャパシタの他方電極との接続ノード２２の電位を、保護素子動作制御回路１６に与える。
【００２５】
保護素子動作制御回路１６は、第２電源電位ＶＤＤ２の電位と、電圧検知回路１５の出力とに基いて、保護素子１４の保護動作を許可及び禁止する制御を行う。保護素子動作制御回路１６の一例は、例えば、第１電源電位ＶＤＤ１と接地電位ＧＮＤ１との電位差を動作電源電圧とする論理回路である。本実施形態において、論理回路は、入力論理値として第２電源電位ＶＤＤ２の電位と、電圧検知回路１５の出力とを受ける。そして、第２電源電位ＶＤＤ２及び電圧検知回路１５の出力の少なくともいずれか一方の論理値が１状態、例えば、“High”レベルであるとき、保護素子１４の保護動作を禁止する論理値を出力する。また、第２電源電位ＶＤＤ２の電位及び電圧検知回路１５の出力の双方の論理値が０状態、例えば、“Low”レベルであるとき、保護素子１４の保護動作を許可する論理値を出力する。即ち論理回路は、第１電源電位ＶＤＤ１及び第２電源電位ＶＤＤ２のいずれか一方が通電されているとき、保護素子１４の保護動作を禁止する論理値を出力し、双方が通電されていないとき、ＶＤＤ１へのＥＳＤ印加により、保護素子１４の保護動作を許可する論理値を出力する。このような論理を出力する論理回路の一例は、ＮＯＲゲート回路２３である。
【００２６】
保護素子１４は、第１端子１１と第２端子１２との間に生じた高い電位差、例えば、ＥＳＤ等から、第１端子１１と第２端子１２との間に接続された回路素子（図示せず）や集積回路（図示せず）を保護する。保護素子１４は、このような保護動作をできる素子であれば良く、その一例は絶縁ゲート型ＦＥＴである。本実施形態において、保護素子１４は、ゲートを制御入力とし、ソース及びドレインの一方に第１電源電位ＶＤＤ１を受け、ソース及びドレインの他方に接地電位ＧＮＤ１を受けるＭＯＳＦＥＴである。ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）、Ｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）のどちらも利用することができる。本実施形態では、ＮＭＯＳを利用した例を示す。以下、保護動作を行うＮＭＯＳをドライバＮＭＯＳ２４と呼ぶ。本実施形態では、ＮＯＲゲート回路２２の出力は、ドライバＮＭＯＳ２４のゲートに直接に入力される。
【００２７】
次に、第１実施形態に係る半導体集積回路装置の動作を説明する。
【００２８】
ドライバＮＭＯＳ２４は、ＮＯＲゲート回路２３の出力によって保護動作が許可されている状態で、第１端子１１と第２端子１２との間に、高い電位差が生じた時、例えば、ＥＳＤが発生した時にオンする。これによって、第１端子１１と第２端子１２との間に接続された回路素子（図示せず）や集積回路（図示せず）を保護する。
【００２９】
また、ドライバＮＭＯＳ２４は、ＮＯＲゲート回路２３の出力によって保護動作が禁止されている状態では、オフする。これによって、第１端子１１と第２端子１２との不慮の短絡を抑制し、集積回路の誤動作を抑制する。
【００３０】
以下、第１実施形態において、保護動作が許可される状態、及び禁止される状態を説明する。
【００３１】
（第１電源電位ＶＤＤ１＝通電、第２電源電位ＶＤＤ２＝通電）
第１電源電位ＶＤＤ１、及び第２電源電位ＶＤＤ２の双方が通電されている時、保護素子動作制御回路１６、例えば、ＮＯＲゲート回路２３の第１入力ＩＮ１、及び第２入力ＩＮ２の双方の入力論理レベルが“High”となる。このため、ＮＯＲゲート回路２３は、その出力論理レベルを“Low”とする。これによって、保護素子１４、例えば、ドライバＮＭＯＳ２４のゲート電位が“Low”となり、ドライバＮＭＯＳ２４はオフする。従って、保護素子１４の保護動作が禁止され、半導体集積回路装置の誤動作が抑制される。
【００３２】
なお、本実施形態において、第１入力ＩＮ１には、ＲＣディレイ回路２１の出力が与えられる。故に、正確には、“第１電源電位ＶＤＤ１＝通電”の状態は、第１電源電位ＶＤＤ１が通電されてから、ＲＣディレイ回路２１の時定数によって決まる、所定の遅延時間が経過した後、即ち第１電源電位ＶＤＤ１の通電が安定した状態を指すことになる。
【００３３】
（第１電源電位ＶＤＤ１＝通電、第２電源電位ＶＤＤ２＝未通電）
第１電源電位ＶＤＤ１が通電され、第２電源電位ＶＤＤ２が未通電である時、ＮＯＲゲート回路２３の第２入力ＩＮ２の入力論理レベルが“Low”となる。しかし、ＮＯＲゲート回路２３の第１入力ＩＮ１の入力論理レベルが“High”であるので、ＮＯＲゲート回路２３は、その出力論理レベルを、双方通電の状態と同様に、“Low”とする。この結果、ドライバＮＭＯＳ２４はオフする。従って、保護素子１４の保護動作が禁止され、半導体集積回路装置の誤動作が抑制される。
【００３４】
（第１電源電位ＶＤＤ１＝未通電、第２電源電位ＶＤＤ２＝通電）
第１電源電位ＶＤＤ１が未通電であり、第２電源電位ＶＤＤ２が通電されている時、ＮＯＲゲート回路２３の第２入力ＩＮ２の入力論理レベルが“High”となるが、ＮＯＲゲート回路２３の電源ＶＤＤ１が未通電あるため、その出力論理レベルは、双方通電の状態と同様に、“Low”と等価となる。
【００３５】
第１電源電位ＶＤＤ１、及び第２電源電位ＶＤＤ２の少なくとも一方が通電されてある状態の一例は、例えば、半導体集積回路装置が電子機器に組み込まれて、電源が投入れている状態である。
【００３６】
本実施形態において、保護動作制御回路１６は、第１電源電位ＶＤＤ１、及び第２電源電位ＶＤＤ２の少なくともどちらか一方が通電されていれば、保護素子１４の保護動作は禁止される。つまり、本実施形態に係る半導体集積回路装置は、第１電源電位ＶＤＤ１、及び第２電源電位ＶＤＤ２のどちらか一方がシャットダウンされたとしても、保護素子１４が動作せず、半導体集積回路装置の誤動作が抑制される。従って、本実施形態に係る半導体集積回路装置は、電源電位を部分的にシャットダウンする部分的シャットダウン機能付の半導体集積回路装置に適用することができる。
【００３７】
（第１電源電位ＶＤＤ１＝未通電、第２電源電位ＶＤＤ２＝未通電）
第１電源電位ＶＤＤ１、及び第２電源電位ＶＤＤ２の双方が未通電である時、ＮＯＲゲート回路２３の第１入力ＩＮ１、及び第２入力ＩＮ２の双方の入力論理レベルが“Low”となる。この状態で、例えば、第１端子１１に対して高い電位が瞬間的に印加されたとする。ここで、瞬間的とは、例えば、ＲＣディレイ回路２１の遅延時間以下、もしくは未満の時間を指す。第１端子１１に対して高い電位が瞬間的に印加された状態では、ＮＯＲゲート回路２３の第１入力ＩＮ１、及び第２入力ＩＮ２の双方の入力論理レベルが“Low”のままであるから、ＮＯＲゲート回路２３は、その出力論理レベルを、“High”とする。これによって、保護素子１４、例えば、ドライバＮＭＯＳ２４のゲート電位が“High”となり、ドライバＮＭＯＳ２４はオンする。即ち保護素子１４の保護動作が許可され、保護素子１４が保護動作を行う。この結果、第１端子１１と第２端子１２との間に接続された回路素子（図示せず）や集積回路（図示せず）は、第１端子１１に対して瞬間的に印加された高い電位、例えば、ＥＳＤから保護される。
【００３８】
第１電源電位ＶＤＤ１、及び第２電源電位ＶＤＤ２の双方が未通電である状態の一例は、例えば、製造工場における組み立て前の状態である。組み立て前の半導体集積回路装置は、回路基板に実装されていない。このため、半導体集積回路装置の第１端子１１、第２端子１２、及び第３端子１３のいずれもが、電気的接点に接続されていない状態にある。このような状態における半導体集積回路装置は、正電位か負電位かのいずれかに、不慮に帯電してしまうことがある。帯電した半導体集積回路装置に対して、半導体集積回路装置を搬送する搬送装置、例えば、ハンドラが接近したとする。ハンドラは、通常、接地されている。このため、帯電した半導体集積回路装置に対してハンドラが接近すると、ハンドラと半導体集積回路装置との間にＥＳＤが発生することがある。このようなＥＳＤが発生したときでも、本実施形態に係る半導体集積回路装置は、保護素子１４の保護動作が許可されているので、半導体集積回路装置内の回路素子や集積回路は、静電破壊から保護することができる。
【００３９】
図２に、本実施形態における電源端子保護回路１０の動作論理を示しておく。
【００４０】
第１実施形態に係る半導体集積回路装置によれば、自身の電源電位の通電状態と、自身の電源電位以外の、他の電源電位の通電状態とを参照して、自身の電源端子の保護動作を許可したり禁止したりすることが可能な電源端子保護回路１０を有する。このため、自身の電源電位、及び他の電源電位の双方が未通電である時、保護素子１４の保護動作を許可することができる。従って、例えば、半導体集積回路装置が組み立て前の状態において、不慮の高電位の印加、例えば、ＥＳＤが発生した時でも、内部の回路素子や集積回路を、静電破壊から保護することができる。
【００４１】
さらに、上記電源端子保護回路１０は、自身の電源電位、及び他の電源電位の少なくともどちらか一方が通電されていれば、保護素子１４の保護動作を禁止することができる。このため、上記電源端子保護回路１０は、多電源半導体集積回路装置の電源端子、例えば、電源電位を部分的にシャットダウンする部分的電源シャットダウン機能付の電源端子にも適用することが可能である。
【００４２】
また、従来の保護回路に対して、本実施形態では保護素子動作制御回路１６を付加する必要があるが、保護素子動作制御回路１６は論理回路で構成することができる。しかし、論理回路を構成するＭＯＳＦＥＴ等の回路素子は、小さくて良いので面積の増加は、最小で済む。また、論理回路は、内部の集積回路に含まれる論理回路と同じ製造プロセスで形成することができるので、本実施形態に係る電源端子保護回路１０は、製造プロセスを変更する必要もない。
【００４３】
以上、第１実施形態によれば、部分的電源シャットダウン機能付の電源端子にも適用することが可能な構成を持つ保護回路を備えた半導体集積回路装置を得ることができる。
【００４４】
（第２実施形態）
上記第１実施形態に示した構成を持つ保護回路は、電源端子ばかりでなく、信号端子の保護回路にも適用することが可能である。
【００４５】
以下、上記第１実施形態に示した構成を持つ保護回路を、信号端子、例えば、入力/出力端子に適用した例を、この発明の第２実施形態として説明する。
【００４６】
図３はこの発明の第２実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
【００４７】
図３に示すように、第２実施形態に係る半導体集積回路装置が備える信号端子保護回路３０は、第１実施形態に示した電源端子保護回路１０と同様の構成を持つ。異なるところは、
（１）  保護素子１４が、Ｉ/Ｏ端子３１と第２端子１２との間に接続されていること
（２）  電圧検知回路１５が、Ｉ/Ｏ端子３１と第２端子１２との間に接続されていること
（３）  保護素子動作制御回路１６が、第１電源電位ＶＤＤの電位と電圧検知回路１５の出力とに基いて、保護素子１４の保護動作を許可及び禁止する制御を行うこと、
である。
【００４８】
以下、第２実施形態において、保護動作が許可される状態、及び禁止される状態を説明する。
【００４９】
（第１電源電位ＶＤＤ１＝通電）
第１電源電位ＶＤＤ１が通電されている時、保護素子動作制御回路１６、例えば、ＮＯＲゲート回路２３の第１入力ＩＮ１の入力論理レベルが“High”となる。従って、ＮＯＲゲート回路２３は、第２入力ＩＮI/Oの入力論理レベルに係わらずに、その出力論理レベルを“Low”に固定する。この結果、ドライバＮＭＯＳ２４はオフし、保護素子１４の保護動作が禁止される。従って、半導体集積回路装置の誤動作が抑制される。
【００５０】
（第１電源電位ＶＤＤ１＝未通電）
第１電源電位ＶＤＤ１が未通電の時、例えば、ＮＯＲゲート回路２３の第１入力ＩＮ１の入力論理レベルが“Low”となる。従って、ＮＯＲゲート回路２３は、第２入力ＩＮI/Oの入力論理レベルに従って、その出力論理レベルを“Low”、又は“High”とする。
【００５１】
本実施形態において、電圧検知回路１５は、第１実施形態と同様のＲＣディレイ回路２１である。このため、Ｉ/Ｏ端子３１に対して瞬間的に高い電位が印加された時、即ち高い電位が、ＲＣディレイ回路２１の遅延時間以下、もしくは未満の時間内に印加された場合には、第２入力ＩＮI/Oの出力論理レベルは変化せず“Low”のままである。従って、ＮＯＲゲート回路２３は、その出力論理レベルを“High”とする。これによって、ドライバＮＭＯＳ２４のゲート電位が“High”となり、ドライバＮＭＯＳ２４がオンする。即ち保護素子１４の保護動作が許可され、保護素子１４が保護動作を行う。従って、Ｉ/Ｏ端子３１に接続された回路素子や集積回路、例えば、Ｉ/Ｏバッファ３２が、Ｉ/Ｏ端子３１に対して瞬間的に印加された高い電位、例えば、ＥＳＤから保護される。
【００５２】
図４に、本実施形態における信号端子保護回路３０の動作論理を示しておく。
【００５３】
第２実施形態に係る半導体集積回路装置によれば、自身の電源電位の通電状態を参照して、自身のＩ/Ｏ端子の保護動作を許可したり禁止したりすることが可能な信号端子保護回路３０を有する。このため、自身の電源電位が未通電である時、保護素子１４の保護動作を許可することができる。従って、第１実施形態と同様に、例えば、半導体集積回路装置が組み立て前の状態において、不慮の高電位の印加、例えば、ＥＳＤが発生した時でも、内部の回路素子や集積回路、例えば、Ｉ/Ｏバッファ３２を、静電破壊から保護することができる。
【００５４】
さらに、上記信号端子保護回路３０は、自身の電源電位が通電されていれば、保護素子１４の保護動作を禁止することができる。このため、Ｉ／Ｏ端子３１の電位が、信号論理振幅電圧で振れたとしても、ドライバＮＭＯＳ２４が動作することはない。
【００５５】
以上、第２実施形態によれば、電源電位が通電されている時、信号論理振幅電圧、例えば、“High”レベルと“Low”レベルとを繰り返すような端子、例えば、Ｉ/Ｏ端子のような信号端子にも適用することが可能な信号端子保護回路を得ることができる。
【００５６】
なお、多電源半導体集積回路装置においては、第１電源電位ＶＤＤ１が未通電の時、Ｉ/Ｏ端子３１の電位が、第１電源電位ＶＤＤ１レベル、例えば、信号の論理レベル“High”となる場合もあり得る。
【００５７】
しかし、この場合には、半導体集積回路装置内で、Ｉ／Ｏバッファ３２を構成するＰＭＯＳの、Ｉ/Ｏ端子３１に接続されるＰ＋型ドレイン拡散層と、シャットダウンされた第１電源電位ＶＤＤ１に接続されるＮ型ウェルとの間に形成されたダイオードが順方向にバイアスされて、ブレークダウンする。その上、電源がシャットダウンされたＩ/Ｏバッファ３２に対しては“Low”レベルを供給する、という、回路設計上の制約が与えられるので、問題はない。
【００５８】
また、本実施形態では、信号端子保護回路３０の適用例として、Ｉ/Ｏ端子３１に適用した例を説明したが、入力信号や出力信号を取り扱うＩ/Ｏ端子に限らず、コマンド信号を取り扱うコマンド信号端子、クロック信号を取り扱うクロック信号端子等、さまざまな信号端子に適用することができる。
【００５９】
（第３実施形態）
第３実施形態は、第１、第２実施形態において説明した保護回路を、多電源半導体集積回路装置に適用した場合の具体的一回路例に関している。
【００６０】
図５はこの発明の第３実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
【００６１】
図５に示すように、第３実施形態に係る半導体集積回路装置は、第１電源端子保護回路１０-１、第２電源端子保護回路１０-２、及び信号端子保護回路３０を有する。本実施形態において、第１電源端子保護回路１０-１は第１実施形態と同様のものであり、信号端子保護回路３０は第２実施形態と同様のものであるので、その説明は省略する。
【００６２】
第２電源端子保護回１０-２は、第１実施形態に示した電源端子保護回路１０と同様の構成を持つ。異なるところは、
（１）  保護素子１４が、第３端子１３と第４端子３３との間に接続されていること、
（２）  電圧検知回路１５が、第３端子１３と第４端子３３との間に接続されていること、
（３）  保護素子動作制御回路１６が、第１電源電位ＶＤＤの電位と電圧検知回路１５の出力とに基いて、保護素子１４の保護動作を許可及び禁止する制御を行うこと、
である。ここで、第４端子３３は、接地電位ＧＮＤ２が与えられる接地端子である。本実施形態では、接地電位が与えられる端子を、第２端子１２と第４端子３３とに分けているが、第４端子３３は第２端子１２であっても良い。
【００６３】
第２電源端子保護回路１０-２の保護動作が許可される状態、及び禁止される状態は、第１実施形態に示した電源端子保護回路１０と同様であり、第１電源電位ＶＤＤ１、及び第２電源電位ＶＤＤ２の少なくとも一方が通電されていれば、保護素子１４の保護動作が禁止され、半導体集積回路装置の誤動作が抑制される。また、第１電源電位ＶＤＤ１、及び第２電源電位ＶＤＤ２の双方が未通電の時に、保護素子１４の保護動作が許可され、半導体集積回路装置を、例えば、静電破壊から保護することができる。
【００６４】
第３実施形態によれば、多電源半導体集積回路装置、例えば、第１電源電位ＶＤＤ１、第２電源電位ＶＤＤ２のように、複数の電源が与えられる半導体集積回路装置において、第１電源（ＶＤＤ１）端子保護回路１０-１、及び第２電源（ＶＤＤ２）端子保護回路の双方ともが、自身の電源電位、及び他の電源電位の少なくともどちらか一方が通電されていれば、保護素子１４の保護動作を禁止することができる。従って、多電源半導体集積回路装置のそれぞれの電源端子に接続された回路素子や集積回路を、誤動作を抑制したまま、例えば、静電破壊から保護することができる。
【００６５】
（第４実施形態）
第４実施形態は、保護素子１４に、ＰＭＯＳを用いた例である。
【００６６】
図６はこの発明の第４実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
【００６７】
図６に示すように、保護素子１４には、ＮＭＯＳ２４ばかりでななく、ＰＭＯＳ２４´を用いることが可能である。この場合には、保護素子動作制御回路１６の論理回路の出力論理を、反転させれば良い。本実施形態においては、論理回路として、ＮＯＲゲート回路２３の出力にインバータ回路を接続し、その論理論理を反転させたＯＲゲート回路２３´を用いている。
【００６８】
第４実施形態によれば、第１〜第３実施形態と同様の効果を得ることが可能な、保護素子１４としてＰＭＯＳ２４´を用いた保護回路を得ることができる。
【００６９】
（第５実施形態）
第１〜第４実施形態に示した電圧検知回路１５は、例えば、電源の通電が行われて所定の遅延時間が経過すると、保護素子１４の保護動作を禁止してしまうように構成されている。
【００７０】
ＥＳＤには、組み立て前の任意の２端子間への電圧印加を扱う以外に、ＥＭＳ（電磁妨害感受性）規格ＩＥＣ１６０００−４−２の様に、セットとなって組み立てられて、通電されている状態でも、外部から静電気を印加して誤動作や破損の有無を調べ、その感受性の強靭さを試験する場合がある。
【００７１】
この場合、例えば、ＲＣディレイ回路２１のような電圧検知回路１５では、通電状態において、ドライバＮＭＯＳ２４の保護動作が禁止されてしまうために、静電気によって生じた電荷を、有効に放電させることができない。通電状態においても、有効な放電を行わせたい場合、あるいは行わせる必要がある半導体集積回路装置に対しては、検出回路を高閾値レベル検出型とすると良い。検出回路を高閾値レベル検出型とすることによって、通電されている状態でも、例えば、ＥＳＤによって生じた高い電位差に反応する保護回路を得ることができる。
【００７２】
図７はこの発明の第５実施形態に係る高閾値レベル検出型検知回路の第１例を示す回路図である。
【００７３】
図７に示すように、第１例に係る高閾値レベル検出型検知回路２１´は、抵抗Ｒと、抵抗Ｒに直列に接続されたダイオード回路Ｄとを有する。本例のダイオード回路Ｄはダイオードを複数含み、これら複数のダイオードは互いに直列に接続されている。ダイオードＤの直列接続数は、例えば、検知すべき電圧値によって適宜調節される。抵抗Ｒの電流通路の一端には、第１電位、例えば、高電位側電源電位ＶＤＤが与えられる。ダイオード回路Ｄのカソードには、第２電位、例えば、低電位側電源電位ＶＳＳ（以下接地電位）が与えられる。抵抗Ｒの電流通路の他端は、ダイオード回路Ｄのアノードに接続され、この接続ノード２２の電位が、保護素子動作制御回路１６の入力、例えば、ＮＯＲゲート回路２３の入力の一つに与えられる。
【００７４】
検知回路２１´は、抵抗ＲとダイオードＤとを直列接続した回路であり、ノード２２の電位は、｛ダイオードの順方向電圧ＶＦ×ダイオードの直列接続数｝で一定である。ノード２２の一定の電位は、保護素子動作制御回路１６の入力に与えられる。この状態で、高電位側電源電位ＶＤＤの電位が上昇すると、抵抗Ｒの電圧降下が大きくなり、保護素子動作制御回路１６の入力の電位と電源電位ＶＤＤとの電位差が大きくなる。この電位差が所定の電位差を超えたときにＥＳＤを検知した、とすることで、保護素子１４の保護動作を許可することができる。
【００７５】
第１例に係る検知回路２１´によれば、電源電位ＶＤＤと接地電位ＶＳＳとの電位差が所定の電位差ＶＤＤに達している状態において、さらに、所定の電位差ＶＤＤを超える電位差が生じたことを検知することができる。そして、この検知結果を、保護素子動作制御回路１６に与えることによって、たとえ通電状態であっても、保護素子１４の保護動作を許可することが可能となる。
【００７６】
図８は高閾値レベル検出型検知回路の第２例を示す回路図である。
【００７７】
図８に示すように、第２例に係る高閾値レベル検出型検知回路２１´´は、抵抗Ｒと、抵抗Ｒに直列に接続されたダイオード回路Ｄと、抵抗Ｒとダイオード回路Ｄとの接続ノード２２に入力を接続したインバータ回路３４とを有する。ダイオード回路Ｄのアノードには、例えば、電源電位ＶＤＤが与えられる。抵抗Ｒの電流通路の一端には、例えば、接地電位ＶＳＳが与えられる。ダイオード回路Ｄのカソードは、抵抗Ｒの電流通路の他端に接続され、この接続ノード２２の電位が、インバータ回路３４の入力に与えられる。インバータ回路３４の出力は、保護素子制御回路１６の入力、例えば、ＮＯＲゲート回路２３の入力の一つに与えられる。
【００７８】
検知回路２１´´は、電源電位ＶＤＤと接地電位ＶＳＳとの電位差が所定の電位差、即ちＶＤＤに達している状態において、ノード２２の電位を低い電位、即ち出力論理レベルを“Low”とする。論理値“Low”の電位が、インバータ回路３４の入力に与えられ、この入力を受けてインバータ回路３４は、その出力論理レベルを“High”とする。論理値“High”の出力が、例えば、ＮＯＲゲート回路２３の入力の一つに与えることによって、保護素子１４の保護動作が禁止される。
【００７９】
また、電源電位ＶＤＤと接地電位ＶＳＳとの電位差が所定の電位差より高くなるにつれて、ノード２２の電位は上昇する。ノード２２の電位がインバータ回路３４の回路閾値を超えると、インバータ回路３４は、その出力論理レベルを“High”から“Low”とする。論理値“Low”の出力が、例えば、ＮＯＲゲート回路２３の入力の一つに与えることによって、保護素子１４の保護動作が許可される。
【００８０】
第２例に係る検知回路２１´´においても、電源電位ＶＤＤと接地電位ＶＳＳとの電位差が所定の電位差ＶＤＤに達している状態において、さらに、所定の電位差ＶＤＤを超える電位差が生じたことを検知することができ、第１例と同様に、たとえ通電状態であっても、保護素子１４の保護動作を許可することが可能となる。検知回路２１´´の回路閾値は、電源電圧を超え、保護素子１４のホールド電圧未満であれば良い。
【００８１】
なお、第２例に係る検知回路２１´´において、インバータ回路３４は省略することが可能である。即ちノード２２の電位を、保護素子動作制御回路１６に直接に入力し、接続ノード２２の電位に応じて、保護素子動作制御回路１６が、保護素子１４の保護動作を禁止したり、許可したりすることも可能である。
【００８２】
また、検知回路２１´、２１´´には、ＲＣディレイ回路２１に比較して、次のような利点がある。ＲＣディレイ回路２１は、時定数の調節／設定、即ち遅延時間の調節／設定のために、キャパシタＣを有する。キャパシタＣは、半導体チップ上で大きな面積を必要とする。対して、検知回路２１´、２１´´ではキャパシタＣを必要としないので、電圧検知回路１５のサイズを、より小さくすることが可能である。
【００８３】
（第６実施形態）
第６実施形態は、通電時においても動作可能な保護回路の、別の例である。
【００８４】
図９はこの発明の第６実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
【００８５】
図９に示すように、第６実施形態に係る半導体集積回路装置は、信号端子保護回路３０´を有する。信号端子保護回路３０´は、保護素子１４と、第１端子１１と第２端子１２との間に接続された第１電圧検知回路１５-１と、Ｉ/Ｏ端子３１と第２端子１２との間に接続された第２電圧検知回路１５-２と、第１保護素子動作制御回路１６-１と、第１保護素子動作制御回路１６-１の出力に接続された入力を有する第２保護素子動作制御回路１６-２とを有する。
【００８６】
本実施形態において、保護素子１４は、ドライバＮＭＯＳ２４であり、第１電圧検知回路１５-１はＲＣディレイ回路２１であり、第２電圧検知回路１５-２は高閾値レベル検出型検知回路２１´´である。また、第１保護素子動作制御回路１６-１、及び第２保護素子動作制御回路１６-２は、回路的に１つの保護素子動作制御回路を構成し、第２電源電位ＶＤＤ２の電位、第１電圧検知回路１５-１の出力、及び第２電圧検知回路１５-２の出力に基いて、保護素子１４の保護動作を許可したり禁止したりする制御を行う。
【００８７】
本実施形態において、第１保護素子動作制御回路１６-１は、第１電源電位ＶＤＤ１と接地電位ＧＮＤ１との電位差を動作電源電圧とする論理回路、例えば、ＮＯＲゲート回路２３である。ＮＯＲゲート回路２３は、入力論理値として第２電源電位ＶＤＤ２の電位と、第１電圧検知回路１５-１の出力とを受ける。その動作は、例えば、第１実施形態に示した電源端子保護回路１０の、保護素子動作制御回路１６の、ＮＯＲゲート回路２３と同様である。
【００８８】
また、第２保護素子動作制御回路１６-２は、Ｉ/Ｏ端子３１の電位と接地電位ＧＮＤ１との電位差を動作電源電圧とする論理回路、例えば、ＯＲゲート回路２３´である。ＯＲゲート回路２３´は、入力論理値として第１保護素子動作制御回路１６-１の出力と第２電圧検知回路１５-２とを受ける。ＯＲゲート回路２３´は、第２電圧検知回路１５-２の出力論理レベルが“Low”、例えば、Ｉ/Ｏ端子３１の電位と接地電位ＧＮＤ１との電位差が所定の電位差以下である時、第１保護素子動作制御回路１６-１の出力論理値に従って、保護素子１４の保護動作を許可したり禁止したりする。
【００８９】
例えば、ＯＲゲート回路２３´は、第２電圧検知回路１５-２の出力論理レベルが“Low”であり、かつ第１保護素子動作制御回路１６-１の出力論理レベルが“Low”であるとき、その出力論理レベルを“Low”とし、保護素子１４の保護動作を禁止する。反対に、第２電圧検知回路１５-２の出力論理レベルが“Low”であり、かつ第１保護素子動作制御回路１６-１の出力論理レベルが“High”であるとき、その出力論理レベルを“High”とし、保護素子１４の保護動作を許可する。
【００９０】
また、第２電圧検知回路の１５-２の出力論理レベルが“High”となったとき、即ち、Ｉ/Ｏ端子３１の電位と接地電位ＧＮＤ２との電位差が所定の電位差を超えたとき（過電圧検知）、ＯＲゲート回路２３´は、第１保護素子動作制御回路１６-１の出力論理レベルに係わらずに、その出力論理レベルを“High”とし、保護素子１４の保護動作を許可する。
【００９１】
図１０に、本実施形態における信号端子保護回路１０の動作論理を示しておく。
【００９２】
第６実施形態に係る半導体集積回路装置によれば、通電時に、例えば、Ｉ/Ｏ端子に、所定の電位差を越える電位差が印加されたとき、保護素子１４、例えば、ドライバＮＭＯＳ２４の保護動作を許可する。このため、通電時において、半導体集積回路装置を、過大な電圧から保護することができる。
【００９３】
（第７実施形態）
第７実施形態は、第６実施形態の保護素子１４に、ＰＭＯＳを用いた例である。
【００９４】
図１１はこの発明の第７実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
【００９５】
図１１に示すように、保護素子１４にＰＭＯＳ２４´を用いた場合には、第２保護素子動作制御回路１６-２の論理回路の出力論理を、反転させれば良い。本実施形態においては、ＯＲゲート回路２３´に代えて、ＮＯＲゲート回路２３を用いている。
【００９６】
第７実施形態によれば、第６実施形態と同様の効果を得ることが可能な、ＰＭＯＳ２４´を保護素子１４に用いた保護回路を得ることができる。
【００９７】
（第８実施形態）
図１２はこの発明の第８実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
【００９８】
強靭なＥＳＤ耐量が必要な場合には、ドライバＮＭＯＳ２４のサイズを大きくすることが必要である。この場合には、ＮＯＲゲート回路２３の駆動能力とドライバＮＭＯＳ２４のゲート負荷容量との兼ね合いで、ドライバＮＭＯＳ２４がオンされるのに、必要以上の時間がかかってしまう可能性がある。
【００９９】
このような場合には、図１２に示すように、保護素子動作制御回路１６の出力、例えば、ＮＯＲゲート回路２３の出力と、保護素子１４の制御入力、例えば、ドライバＮＭＯＳ２４のゲートとの間にプリドライバ回路４０を挿入し、ドライバＮＭＯＳ２４のゲートを、プリドライバ回路４０を介して駆動するようにすれば良い。
【０１００】
プリドライバ回路４０は、例えば、複数のインバータ回路４１を直列接続することによって構成される。そして、各インバータ回路４１は、例えば、保護素子動作制御回路１６の出力から保護素子１４の制御入力に向かって、次第にサイズが大きくされ、次第に駆動能力が大きくされる。
【０１０１】
第８実施形態によれば、プリドライバ回路４１を設けるので、保護素子１４の制御入力の負荷容量が大きな保護素子１４を、例えば、サイズの小さい論理回路、いわば駆動能力の小さい論理回路でも駆動することが可能となる。
【０１０２】
以上、第１〜第８実施形態によれば、多数の電源端子を有し、部分的電源シャットダウンを行うなどの複雑な電源システムを用いた多電源半導体集積回路装置においても、ＥＳＤ時の確実な保護と通常時のシステム動作への透明性（動作に影響を与えないこと）を確保した保護回路、さらに、Ｉ／Ｏ端子等の信号端子にも適用可能な保護回路を提供することができる。
【０１０３】
以上、この発明を第１〜第８実施形態により説明したが、この発明は、これら実施形態に限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１０４】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１０５】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【０１０６】
【図１】図１はこの発明の第１実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図２】図２は図１に示す電源端子保護回路の動作論理を示す図
【図３】図３はこの発明の第２実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図４】図４は図３に示す信号端子保護回路の動作論理を示す図
【図５】図５はこの発明の第３実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図６】図６はこの発明の第４実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図７】図７はこの発明の第５実施形態に係る半導体集積回路装置が備える電圧検知回路の第１例を示す回路図
【図８】図８はこの発明の第５実施形態に係る半導体集積回路装置が備える電圧検知回路の第２例を示す回路図
【図９】図９はこの発明の第６実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図１０】図１０は図９に示す信号端子保護回路の動作論理を示す図
【図１１】図１１はこの発明の第７実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図１２】図１２はこの発明の第８実施形態に係る半導体集積回路装置の一回路例を示す回路図
【図１３】図１３は従来の電源保護回路を示す回路図
【図１４】図１４は従来の電源保護回路を示す回路図
【図１５】図１５は従来の電源保護回路を示す回路図
【図１６】図１６は従来の電源保護回路を示す回路図
【図１７】図１７は従来の電源保護回路を示す回路図
【符号の説明】
【０１０７】
１０、１０-１、１０-２…電源端子保護回路、１１、１２、１３、３１、３３…端子、１４…保護素子、１５…電圧検知回路、１６…保護素子動作制御回路、２１…ＲＣディレイ回路、２１´、２１´´…高閾値レベル検出型検知回路、２２…ノード、２３…ＮＯＲゲート回路、２３´…ＯＲゲート回路、２４…ドライバＮＭＯＳ、２４´…ドライバＰＭＯＳ、３２…Ｉ/Ｏバッファ、３４、４１…インバータ回路、４０…プリドライバ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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