(57)【要約】【課題】  製造コストの増大を招く高性能の設備や高価なレジスト材料を必要とせずにゲート長の微細化を安価に行うことができる半導体装置の製造方法を提供する。【解決手段】  半導体基板１上に形成したゲート酸化膜３上に、ポリシリコン層４を形成した後、ポリシリコン層４上にシリコン酸化膜５を形成する。この後、シリコン酸化膜５上に、ゲート電極の表面形状のレジストパターンを有するレジスト膜６を形成し、このレジスト膜６をマスクとして、ドライエッチングとウェットエッチングを連続して行って、シリコン酸化膜５をレジスト膜６よりも微細な形状にエッチングする。この後、レジスト膜６を除去した後、エッチングされたシリコン酸化膜５ａをマスクとして、ポリシリコン層４をエッチングして、微細なゲート電極４ａを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成したゲート酸化膜上またはゲート酸化膜の上方に、ポリシリコン層を形成するポリシリコン層形成工程と、
上記ポリシリコン層上またはポリシリコン層の上方に、シリコン酸化膜を形成するシリコン酸化膜形成工程と、
上記シリコン酸化膜上に、略ゲート電極の表面形状のレジストパターンを有するレジスト膜を形成するレジスト膜形成工程と、
上記レジスト膜をマスクとする上記シリコン酸化膜のエッチングを含むシリコン酸化膜エッチング工程と、
上記レジスト膜を除去するレジスト膜除去工程と、
上記シリコンエッチング工程の後、上記シリコン酸化膜エッチング工程で形成されたシリコン酸化膜のパターンをマスクとして、ポリシリコン層をエッチングするポリシリコン層エッチング工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
上記シリコン酸化膜エッチング工程は、上記シリコン酸化膜をドライエッチングした後、ウェットエッチングする工程であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
上記シリコン酸化膜エッチング工程を、ウェットエッチングで行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
上記シリコン酸化膜のウェットエッチングは、レジスト膜除去工程前に行なうことを特徴とする半導体装置の製造方法。
【請求項５】
請求項２に記載の半導体装置の製造方法において、
上記シリコン酸化膜のウェットエッチングは、レジスト膜除去工程後に行なうことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
上記シリコン酸化膜は、熱酸化膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
上記シリコン酸化膜は、ＣＶＤ酸化膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
上記レジスト膜形成工程を、フォトリソグラフィー法を用いて行い、
上記シリコン酸化膜上に形成されたレジストを露光するのに使用される光は、上記シリコン酸化膜に対して３０％以下の反射率で反射することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
上記レジスト膜形成工程を、２４８ｎｍ〜４３６ｎｍの波長の範囲の光用いた露光と、これに続く現像によって行い、かつ、上記シリコン酸化膜の膜厚を、１２０ｎｍ〜１８０ｎｍに設定したことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項２または３に記載の半導体装置の製造方法において、
上記シリコン酸化膜をウェットエッチングする際、そのウェットエッチングレートを１０ｎｍ／分以下に設定したことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項２または３に記載の半導体装置の製造方法において、
上記シリコン酸化膜をウェットエッチングする際、そのウェットエッチングレートのバラツキを２ｎｍ／分以下に設定したことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項２または３に記載の半導体装置の製造方法において、
上記シリコン酸化膜のウェットエッチングを、５％以下の濃度のフッ酸を用いて行うことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項２に記載の半導体装置の製造方法において、
上記シリコン酸化膜をウェットエッチングする際、そのエッチング時間を、ドライエッチング後の上記シリコン酸化膜の線幅によって変動させることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１に記載の半導体装置の製造方法において、
上記シリコン酸化膜エッチング工程の後、シリコン酸化膜のパターンが所望の値になっているか否かを検査し、シリコン酸化膜のパターン幅が、所定の値となっていない場合には、所望のパターン幅を有していないシリコン酸化膜を除去して、シリコン酸化膜形成工程を再度行うことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項６に記載の半導体装置の製造方法において、
上記熱酸化膜は、９００℃以下の成膜温度で成膜されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項７に記載の半導体装置の製造方法において、
上記ＣＶＤ酸化膜は、７００℃以下の成膜温度で成膜されていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項２に記載の半導体装置の製造方法において、
上記シリコン酸化膜をドライエッチングする際、上記シリコン酸化膜の上記ポリシリコン層に対する選択比を１０以上に設定したことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１に記載の半導体装置の製造方法において、
上記ポリシリコン層エッチング工程は、少なくともドライエッチングを用いた上記ポリシリコン層のエッチングを含み、
上記ポリシリコン層をドライエッチングする際、上記ポリシリコン層の上記シリコン酸化膜に対する選択比を１０以上に設定したことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１に記載の半導体装置の製造方法において、
上記ポリシリコン層には、高濃度の不純物がドープされていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１に記載の半導体装置の製造方法において、
上記ポリシリコン層形成工程の前に、上記ゲート酸化膜上に、タングステンシリサイドの層を形成するか、または、上記ポリシリコン層形成工程の後に、ポリシリコン層上に、タングステンシリサイドの層を形成するタングステンシリサイド形成工程と、
上記ポリシリコン層エッチング工程の後に、シリコン酸化膜のパターンをマスクとして、タングステンシリサイドの層をエッチングするか、または、上記ポリシリコン層エッチング工程の前に、シリコン酸化膜のパターンをマスクとして、タングステンシリサイドの層をエッチングするタングステンシリサイドエッチング工程とを備え、
ゲート電極を、ポリシリコン層とタングステンシリサイドの層とを積層して形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２に記載の半導体装置の製造方法において、
上記シリコン酸化膜をドライエッチングする際に発生して、シリコン酸化膜側面に付着するデポジット物を除去することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、トランジスタ等の半導体装置の製造方法に関し、特に、微細なゲート電極を有するトランジスタ等の半導体装置を安価に形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造方法としては、所望のゲート電極の形状に対応する形状のホトレジスト膜をゲート電極材料膜上に形成した後、このホトレジスト膜をマスクとしてエッチングを行ってゲート電極を形成する方法がある。
【０００３】
以下に、図５（ａ）〜図６（ｃ）を用いて、このホトレジスト膜をマスクとしてエッチングを行ってゲート電極を形成する第１の従来例の半導体装置の製造方法を説明する。
【０００４】
先ず、図５（ａ）に示すように、Ｐ型半導体基板４１上のフィールド領域に、選択酸化法を用いてフィールド酸化膜４２を形成すると共に、活性化領域に、熱酸化法を用いてゲート酸化膜４３を形成する。この後、フィールド酸化膜４２およびゲート酸化膜４３の上面に、減圧ＣＶＤ（化学的気相成長）法により約４００ｎｍのポリシリコン層４４を形成して、更に該ポリシリコン層４４上に、ゲート電極の上面形状にパターニングされたレジスト膜４５を形成する。
【０００５】
次に、図５（ｂ）に示すように、パターニングされたレジスト膜４５をマスクとして、ＨＢｒガスとＨＣｌガスとの混合ガスを導入して、ポリシリコン層４４をプラズマエッチングして、上記レジスト膜４５のパターニングの形状に対応するゲート電極４６を形成する。
【０００６】
次に、レジスト膜４５を除去した後、図５（ｃ）に示すように、ゲート電極４６をマスクとして、低濃度のリン等を半導体基板４１に打ち込んでｎ-層４７を形成し、更に、図６（ａ）に示すように、減圧ＣＶＤ法を用いて、製造途中の半導体装置の表面全面にノンドープのシリコン酸化膜４８を形成する。
【０００７】
続いて、図６（ｂ）に示すように、シリコン酸化膜４８を異方性エッチングでエッチングして、ゲート電極４６の側壁にシリコン酸化膜から成るサイドウオール４９を形成した後、図６（ｃ）に示すように、ゲート電極４６およびサイドウオール４９をマスクにして、半導体基板４１に高濃度のヒ素等を打ち込んでｎ+層５０を形成して、ＬＤＤ（Light Doped Drain）型のＭＯＳ（Metal Oxide Semiconductor）トランジスタを形成する。
【０００８】
この後、図示しないが、上記ＭＯＳトランジスタを被覆するように、ＢＰＳＧ（Boro-phospho silicate glass）膜等の層間絶縁膜を形成する。そして、この層間絶縁膜をエッチングして所定のコンタクトホールを形成した後、このコンタクトホール上にＡｌ配線を形成する。上記従来のゲート電極の形成方法では、エッチング性を獲得するため、１.０〜１.２μm程度の膜厚を有するホトレジスト膜を形成している。
【０００９】
しかしながら、上記第１の従来例の半導体装置の製造方法では、１.０〜１.２μm程度の膜厚を有するホトレジスト膜を必要とするので、チップサイズの縮小やチップコストの低減化に直結する集積回路の集積度を向上させる目的や、ＭＯＳデバイスの高速化を行う目的のためにゲート電極のゲート長の微細化を行おうとしても、ゲート電極形成時のドライエッチにより上記１.０〜１.２μm程度の膜厚を有するホトレジスト膜からのデポジット物がゲート電極の側壁部に付着して、いわゆるマイクロローディング効果（Micro Loading Effect）と呼ばれる微細化の妨げとなる現象を引き起こして、ゲート電極のゲート長の微細化を行うことができないという問題がある。
【００１０】
他方、他の半導体装置の製造方法としては、例えば、特開平６-３２６３０３号公報（特許文献１）に記載されているエッチングマスクとしてホトレジスト膜よりも耐エッチング性の高いシリコン酸化膜を用いる方法がある。
【００１１】
以下に、図７（ａ）〜図８（ｃ）を用いて、シリコン酸化膜を用いた第２の従来例の半導体装置の製造方法を説明する。
【００１２】
先ず、図７（ａ）に示すように、Ｐ型半導体基板６１上のフィールド領域に、選択酸化法を用いてフィールド酸化膜６２を形成すると共に、活性化領域に、熱酸化法を用いてゲート酸化膜６３を形成する。この後、減圧ＣＶＤ法を用いて、フィールド酸化膜６２およびゲート酸化膜６３の上面に、約４００ｎｍのポリシリコン層６４を形成した後、ポリシリコン層６４上に、ゲート電極の形状にパターニングされた約１００ｎｍのシリコン酸化膜７１を形成する。
【００１３】
次に、上記パターニングされたシリコン酸化膜７１をマスクとして、ＨＢｒガスとＨＣｌガスとの混合ガスを導入して、ポリシリコン層６４をプラズマエッチングして、図７（ｂ）に示すように、ゲート酸化膜６３上に、シリコン酸化膜７１の形状に対応するゲート電極６６を形成する。尚、この工程の後、フッ酸洗浄処理で後処理を行い、ＨＢｒガスによって生じた堆積物を除去している。
【００１４】
次いで、図７（ｃ）に示すように、シリコン酸化膜７１をマスクとして、低濃度のリン等を半導体基板６１に打ち込んでｎ-層６７を形成した後、図８（ａ）に示すように、減圧ＣＶＤ法を用いて、表面全面にノンドープのシリコン酸化膜６８を形成する。
【００１５】
続いて、図８（ｂ）に示すように、シリコン酸化膜６８を異方性エッチングでエッチングして、ゲート電極６６の側壁にシリコン酸化膜から成るサイドウオール６９を形成した後、図８（ｃ）に示すように、ゲート電極６６およびサイドウオール６９をマスクにして、半導体基板６１に高濃度のヒ素等を打ち込んでｎ+層７０を形成して、ＬＤＤ（Light Doped Drain）型のＭＯＳ（Metal Oxide Semiconductor）トランジスタを形成している。
【００１６】
しかしながら、近年では、よりいっそうのゲート電極のゲート長の微細化の要求が高まっており、ゲート長を短くするために、露光機及びレジスト膜の材料に大きく左右される限界最小加工寸法を小さくする要請がいっそう高まっている。現在、より露光波長の短い露光機の導入や、それに見合った高分解能なレジスト膜の導入等、より高性能な設備や、より高価な材料を導入することによって、ゲート長の微細化の問題に対処しているが、この方法では、高性能な設備を導入するための新たな設備投資を必要としたり、かつ、高性能な設備で使用可能な高価なレジスト材料を必要とするという問題がある。このため、製造原価が上昇して、半導体装置（チップ）の製造コストが増大するという問題がある。
【特許文献１】特開平６−３２６３０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
そこで、本発明の半導体装置の製造方法の課題は、製造コストの増大を招く高性能の設備や高価なレジスト材料を必要とせずにゲート長の微細化を安価に行うことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、この発明の半導体装置の製造方法は、
半導体基板上に形成したゲート酸化膜上またはゲート酸化膜の上方に、ポリシリコン層を形成するポリシリコン層形成工程と、
上記ポリシリコン層上またはポリシリコン層の上方に、シリコン酸化膜を形成するシリコン酸化膜形成工程と、
上記シリコン酸化膜上に、略ゲート電極の表面形状のレジストパターンを有するレジスト膜を形成するレジスト膜形成工程と、
上記レジスト膜をマスクとする上記シリコン酸化膜のエッチングを含むシリコン酸化膜エッチング工程と、
上記レジスト膜を除去するレジスト膜除去工程と、
上記シリコン酸化膜エッチング工程の後、上記シリコン酸化膜エッチング工程で形成されたシリコン酸化膜のパターンをマスクとして、ポリシリコン層をエッチングするポリシリコン層エッチング工程と
を備えることを特徴としている。
【００１９】
上記発明の半導体装置の製造方法によれば、上記レジスト膜形成工程で形成されたレジスト膜をマスクにした上で、上記シリコン酸化膜エッチング工程を行うので、例えば、シリコン酸化膜のエッチングをドライエッチングとウェットエッチングを連続して行う等して、ポリシリコン層上のシリコン酸化膜を、上記レジスト膜に対して若干小さい寸法にエッチングすることができる。このことから、この後のポリシリコン層エッチング工程で、上記レジスト膜に対して若干小さい寸法を有するシリコン酸化膜をマスクにして、ポリシリコン層をエッチングすることができるので、ホトリソによる限界最小加工寸法以下の微細構造を有するゲート電極パターンを形成することができる。したがって、集積回路の集積度を向上させることができると共に、ＭＯＳデバイスの高速化を行うことができる。
【００２０】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜エッチング工程を、上記シリコン酸化膜をドライエッチングした後、ウェットエッチングすることによって行うことを特徴としている。
【００２１】
シリコン酸化膜をウェットエッチングのみでエッチングする場合は、ゲート電極の加工寸法精度が低下するため、シリコン酸化膜のエッチング方法としては、ドライエッチング後に、続けてウェットエッチングを行なう方法が好適である。すなわち、この方法を採用すれば、ドライエッチングを行なうことで、ウェットエッチングの前に、シリコン酸化膜の側面を剥き出すことができるので、シリコン酸化膜の横方向に侵食させるウェットエッチングを効果的に行うことができて、ウェットエッチングを行った後のシリコン酸化膜の膜厚のばらつきを小さくすることができる。したがって、ゲート電極の加工寸法精度を高いものにすることができる。
【００２２】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜エッチング工程を、ウェットエッチングで行うことを特徴としている。
【００２３】
上記実施形態の半導体装置の製造方法によれば、上記シリコン酸化膜エッチング工程を、ウェットエッチングで行っているので、シリコン酸化膜の形状や大きさに無関係に、量産性や汎用性に優れたエッチングを行うことができる。
【００２４】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜のウェットエッチングは、レジスト膜除去工程前に行なうことを特徴としている。
【００２５】
上記実施形態の半導体装置の製造方法によれば、上記シリコン酸化膜のウェットエッチングを、レジスト膜除去工程前に行なっているので、シリコン酸化膜のかたくずれが起こりにくい。したがって、シリコン酸化膜を、所定の形状および寸法に容易に調整することができる。
【００２６】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜のウェットエッチングは、レジスト膜除去工程後に行なうことを特徴としている。
【００２７】
上記実施形態の半導体装置の製造方法によれば、シリコン酸化膜のウェットエッチングを、レジスト膜除去工程後に行なうので、異方性のドライエッチングにてシリコン酸化膜をエッチングする際に発生して、ウェットエッチングの際に妨げとなるシリコン酸化膜側面に付着したデポジット物を、レジスト膜除去工程時に、レジストを除去する有機溶剤等で同時に除去してしまうことができる。
【００２８】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜は、熱酸化膜であることを特徴としている。
【００２９】
ＣＶＤ酸化膜等の酸化膜は、熱酸化膜に比べてウエハ面内の膜厚の均一性が悪いという特性を有し、特に、シリコン酸化膜をウェットエッチングのみでエッチングする場合には、ウェットエッチング時の線幅シフトばらつきが大きくなり、ウエハ面内のシリコン酸化膜のエッチング後の線幅のばらつきが大きなものになる。このことから、シリコン酸化膜をマスクにポリシリコン層をエッチングしたときゲート電極の加工寸法がばらついてしまうという問題点がある。
【００３０】
上記実施形態の半導体装置の製造方法によれば、ポリシリコン層上に形成するシリコン酸化膜を熱酸化膜にしたので、ウエハ面内の膜厚の均一性を良くすることができる。そして、シリコン酸化膜をウェットエッチングのみでエッチングする場合においても、高精度な加工寸法のゲート電極を形成することができる。
【００３１】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜は、ＣＶＤ酸化膜であることを特徴としている。
【００３２】
直列抵抗低減の目的のために、ゲートの電極を、ポリシリコン層の単層でなく、ポリシリコン層とタングステンシリサイド（以下、Ｗｓｉという）の積層構造とした場合、シリコン酸化膜を、Ｗｓｉ上に好適なＣＶＤ酸化膜で構成することが望ましい。
【００３３】
上記実施形態の半導体装置の製造方法によれば、上記シリコン酸化膜を、ＣＶＤ酸化膜にしているので、ゲートの電極を、ポリシリコン層とＷｓｉの積層構造で構成した場合でも、Ｗｓｉ上に酸化膜を形成することができる。
【００３４】
また、一実施形態の半導体装置の製造方法は、上記レジスト膜形成工程を、フォトリソグラフィー法を用いて行い、上記シリコン酸化膜上に形成されたレジストを露光するのに使用される光は、上記シリコン酸化膜に対して３０％以下の反射率で反射することを特徴としている。
【００３５】
上記レジストを露光するのに使用される光の上記シリコン酸化膜に対する反射率が、３０％よりも大きくなると、反射光の影響を受けて、光の定在波によりレジスト側面の形状が波を打った形状となるが、そのばらつきが大きくなる。すなわちレジスト膜圧ばらつきにより入射光と反射光の位相の腹と腹が一致すると定在波の振幅が大きくなり、位相の腹と節が一致すると定在波の振幅が小さくなるため、レジスト膜圧ばらつきによってレジストパターンの線幅精度が低下するという問題が生じる。一方、反射率が、３０％以下の低反射率（低反射率になればなる程良い）になると、現像後のレジストパターンの線幅精度を格段に向上させることができて、ゲート電極の微細化を精度高く行うことができる。
【００３６】
上記実施形態の半導体装置の製造方法によれば、上記レジストを露光するのに使用する光の上記シリコン酸化膜に対する反射率を３０％以下にしたので、レジストパターンの線幅精度を向上させることができる。
【００３７】
また、一実施形態の半導体装置の製造方法は、上記レジスト膜形成工程を、２４８ｎｍ〜４３６ｎｍの波長の範囲の光を用いた露光と、これに続く現像によって行い、かつ、上記シリコン酸化膜の膜厚を、１２０ｎｍ〜１８０ｎｍに設定したことを特徴としている。
【００３８】
レジストパターンを形成する時、例えば波長が４３６ｎｍ等の２４８ｎｍ〜４３６ｎｍの波長の範囲の光を用いて露光すれば、シリコン酸化膜の膜厚によって、反射率が略１０〜５５％の範囲で変化する。そして、シリコン酸化膜の膜厚の範囲を１２０〜１８０ｎｍの範囲に設定すれば、反射率を約３０％以下の低反射にすることができて、加工精度を向上させることができる。
【００３９】
上記実施形態の半導体装置の製造方法によれば、上記レジスト膜形成工程を、２４８ｎｍ〜４３６ｎｍの波長の範囲の光用いた露光と、これに続く現像によって行い、かつ、上記シリコン酸化膜の膜厚を、１２０ｎｍ〜１８０ｎｍに設定しているので、反射率を約３０％以下の低反射にすることができて、加工精度を向上させることができる。
【００４０】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜をウェットエッチングする際、そのウェットエッチングレートを１０ｎｍ／分以下に設定したことを特徴としている。
【００４１】
ウェットエッチング時のエッチングレートを１０ｎｍ／分よりも速くすれば、均等なエッチングが難しくなり、局所的に過度なエッチングが行われる箇所や、エッチングが行われていない箇所が発生し、また、エッチングにより局所的に大きな形状差が発生する。このことから、ウェットエッチング時のエッチャントへの浸漬時間の設定が難しくなる。一方、ウェットエッチング時のエッチレートを１０ｎｍ／分以下にすれば、均等なエッチングを行うことができて、個体差によるばらつきが生じることもない。
【００４２】
上記実施形態の半導体装置の製造方法によれば、ウェットエッチングレートを１０ｎｍ／分以下に設定しているので、均等なエッチングを行うことができて、個体差によるばらつきの発生を防止することができる。
【００４３】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜をウェットエッチングする際、そのウェットエッチングレートのバラツキを２ｎｍ／分以下に設定したことを特徴としている。
【００４４】
ウエットエッチングレートのバラツキを２ｎｍ／分よりも大きくすると、ウエットエッチングレート１０ｎｍ／分に対し２０％以上の加工寸法ばらつきが生じてしまう事となり、正確なパターニングができないという問題が生じる。特に微細な０.１８μｍ程度のゲートと電極であれば、例えば、０.１４μｍ狙いのエッチング時間を設定しても、そのばらつきにより０.１３５μｍとなってしまい、ショートチャンネル効果、チャンネルリークなどデバイス的に致命的な問題となってしまう。
上記実施形態の半導体装置の製造方法によれば、ウェットエッチング時のエッチングレートばらつきを２ｎｍ／分以下に設定したので、ゲート電極の加工寸法精度を向上させることができる。
【００４５】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜のウェットエッチングを、５％以下の濃度のフッ酸を用いて行うことを特徴としている。
【００４６】
ウェットエッチングのエッチャントとしてフッ酸を使用した場合、エッチングレートをフッ酸の濃度でコントロールするのが望ましく、フッ酸の濃度を５％以下に抑えると、エッチングレートを１５ｎｍ／分以下の所定の速さまで遅くすることができて、エッチャントへの浸漬時間の個体差によるバラツキを小さくすることができる。
【００４７】
上記実施形態の半導体装置の製造方法によれば、シリコン酸化膜のウェットエッチングを、５％以下の濃度のフッ酸を用いて行うので、エッチャントへの浸漬時間の個体差によるバラツキを小さくすることができる。
【００４８】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜をウェットエッチングする際、そのエッチング時間を、ドライエッチング後の上記シリコン酸化膜の線幅によって変動させることを特徴としている。
【００４９】
ゲート電極の加工寸法精度を向上するため、ホトレジスト膜形成後、またはドライエッチング後に線幅管理を行なうと、プロセスバラツキを補償することができる。そして、上記実施形態の半導体装置の製造方法のように、ドライエッチング後の線幅によってウェットエッチングの浸漬時間を調整するようにすると、バラツキを簡単に補償することができて、所望のゲート電極の加工寸法精度を獲得することができる。
【００５０】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜形成工程の後、シリコン酸化膜のパターンが所望の値になっているか否かを検査し、シリコン酸化膜のパターン幅が、所定の値となっていない場合には、所望のパターン幅を有していないシリコン酸化膜を除去して、シリコン酸化膜形成工程を再度行うことを特徴としている。
【００５１】
何らかの異常で、所望のゲート電極の寸法が得られなかった場合、シリコン酸化膜を一旦全面除去し、再度形成し直すのが望ましい。再度シリコン酸化膜を形成し直したとしても、形成時の熱処理が低温のためデバイスに損傷を与える可能性が小さく、何ら問題ないためである。
【００５２】
上記実施形態の半導体装置の製造方法によれば、シリコン酸化膜のパターン幅が、所定の値となっていない場合には、シリコン酸化膜、または、シリコン酸化膜およびレジスト膜を除去して、シリコン酸化膜形成工程を再度行うようにしたので、ゲート長の微細化の精度を精度高いものにすることができる。
【００５３】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜は、成膜温度が９００℃以下の熱酸化膜であることを特徴としている。
【００５４】
上記実施形態の半導体装置の製造方法によれば、シリコン酸化膜を、熱酸化膜で構成し、更に、熱酸化膜の成膜温度を９００℃以下の温度にしたので、通常の半導体製造工程で行われる拡散プロファイル形状が決定される最終のアニールまたはメルト条件が９５０〜１０００℃であり、トータルの熱処理量から見て９００℃以下の熱酸化膜の成膜工程であれば拡散プロファイル形状に影響する事なく導入することができる。
【００５５】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜は、成膜温度が７００℃以下のＣＶＤ酸化膜であることを特徴としている。
【００５６】
上記実施形態の半導体装置の製造方法によれば、シリコン酸化膜を、ＣＶＤ酸化膜で構成し、更に、ＣＶＤ酸化膜の成膜温度を７００℃以下の温度にしたので、通常の半導体製造のトータルの熱処理量から見て、拡散プロファイル形状に影響する事なく導入することができる。
【００５７】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜をドライエッチングする際、上記シリコン酸化膜の上記ポリシリコン層に対する選択比を１０以上に設定したことを特徴としている。
【００５８】
例えば、通常のゲート電極であるポリシリコン膜圧は５００ｎｍ程度であって、その上部に形成されるシリコン酸化膜が１００ｎｍとした場合、選択比が１０よりも小さくなるとシリコン酸化膜が５０ｎｍエッチングされるため、プロセス上のばらつきでシリコン酸化膜が異常に膜べりするとシリコン酸化膜が消失してしまいポリシリコン膜がエッチングされる問題が生じてしまうため、シリコン酸化膜の膜圧は２倍以上のマージンが必要である。
【００５９】
一方、シリコン酸化膜をドライエッチングする際、シリコン酸化膜の下部のポリシリコン層に対する選択比を１０以上に設定すると、上記問題が生じることがなくて、ポリシリコン層のエッチングを行い易くなる。
【００６０】
上記実施形態の半導体装置の製造方法によれば、上記シリコン酸化膜をドライエッチングする際、上記シリコン酸化膜の上記ポリシリコン層に対する選択比を１０以上に設定したので、ポリシリコン層のエッチングを容易に行うことができる。
【００６１】
また、一実施形態の半導体装置の製造方法は、上記ポリシリコン層エッチング工程は、少なくともドライエッチングを用いた上記ポリシリコン層のエッチングを含み、上記ポリシリコン層をドライエッチングする際、上記ポリシリコン層の上記シリコン酸化膜に対する選択比を１０以上に設定したことを特徴としている。
【００６２】
例えば、通常のゲート電極であるポリシリコン膜圧は５００ｎｍ程度であって、その下部に形成されるシリコン酸化膜が１０ｎｍとした場合、ポリシリコン膜のドライエッチは終点検出にてエッチングをＳＴＯＰさせるが、選択比が１０よりも小さくなると、終点検出のタイミングのズレによりシリコン酸化膜が消失して下部のシリコン膜が掘れてしまうという問題が生じる。選択比が１０よりも小さくなると安定してシリコン酸化膜を残すことが困難である。
【００６３】
上記実施形態の半導体装置の製造方法によれば、上記ポリシリコン層エッチング工程は、少なくともドライエッチングを用いた上記ポリシリコン層のエッチングを含み、上記ポリシリコン層をドライエッチングする際、上記ポリシリコン層の上記シリコン酸化膜に対する選択比を１０以上に設定したので、ポリシリコン層のエッチングを容易に行うことができる。
【００６４】
また、一実施形態の半導体装置の製造方法は、上記ポリシリコン層には、高濃度の不純物がドープされていることを特徴としている。
【００６５】
上記実施形態の半導体装置の製造方法によれば、上記ポリシリコン層に、高濃度の不純物がドープされているので、ゲート電極を低抵抗化することができて、例えば、ＭＯＳゲートの直列抵抗を低減できる。したがって、高速動作のトランジスタ等の半導体装置を製造することができる。
【００６６】
また、一実施形態の半導体装置の製造方法は、上記ポリシリコン層形成工程の前に、上記ゲート酸化膜上に、タングステンシリサイドの層を形成するか、または、上記ポリシリコン層形成工程の後に、ポリシリコン層上に、タングステンシリサイドの層を形成するタングステンシリサイド形成工程と、上記ポリシリコン層エッチング工程の後に、シリコン酸化膜のパターンをマスクとして、タングステンシリサイドの層をエッチングするか、または、上記ポリシリコン層エッチング工程の前に、シリコン酸化膜のパターンをマスクとして、タングステンシリサイドの層をエッチングするタングステンシリサイドエッチング工程とを備え、ゲート電極を、ポリシリコン層とタングステンシリサイドの層とを積層して形成することを特徴としている。
【００６７】
上記実施形態の半導体装置の製造方法によれば、ゲート電極を、ポリシリコン層とＷｓｉの層とを積層することによって形成したので、ゲート電極を低抵抗化することができて、例えば、ＭＯＳゲートの直列抵抗を低減できる。したがって、高速動作のトランジスタ等の半導体装置を製造することができる。
【００６８】
また、一実施形態の半導体装置の製造方法は、上記シリコン酸化膜をドライエッチングする際に発生して、シリコン酸化膜側面に付着するデポジット物を除去することを特徴としている。
【００６９】
上記実施形態の半導体装置の製造方法によれば、上記シリコン酸化膜をドライエッチングする際に発生して、シリコン酸化膜側面に付着するデポジット物を除去するので、ゲート電極のゲート長の微細化を精度高く行うことができる。
【発明の効果】
【００７０】
本発明の半導体装置の製造方法によれば、高性能な設備や、高価なレジスト材料を新たに導入することなしに、現在所有している設備で、ホトリソ技術で形成できる限界最小加工のホトレジスト膜のパターンよりも小さい微細構造のゲート電極を形成できる。したがって、高性能で高速可動の半導体装置を安価に製造することができる。
【発明を実施するための最良の形態】
【００７１】
図１（ａ）〜図２（ｄ）は、本発明の実施例１の半導体装置の製造方法を用いて製造されている製造途中の半導体装置の断面図である。
【００７２】
以下に、図１（ａ）〜図２（ｄ）を用いて、実施例１の半導体装置の製造方法を説明する。
【００７３】
先ず、図１（ａ）に示すように、Ｐ型半導体基板１上のフィールド領域に、選択酸化法を用いてフィールド酸化膜２を形成すると共に、活性化領域に、熱酸化法を用いてゲート酸化膜３を形成する。この後、ポリシリコン層形成工程で、フィールド酸化膜２およびゲート酸化膜３の上面に、減圧ＣＶＤ法を用いて約４００ｎｍのノンドープのポリシリコン層４を形成した後、シリコン酸化膜形成工程で、減圧ＣＶＤ法を用いてポリシリコン層４の上面に、７００℃以下の成膜温度で１００ｎｍのＣＶＤ酸化膜としてのシリコン酸化膜５を形成する。この後、レジスト膜形成工程を行う。このレジスト膜形成工程では、フォトリソ技術を用いて、詳細には、４３６ｎｍの波長の光を用いて露光を行った後現像して、シリコン膜５上にゲート電極の形状にパターニングされたホトレジスト膜６を形成する。
【００７４】
尚、ポリシリコン層上にシリコン酸化膜を形成するにあたって、ポリシリコン層上に形成するシリコン酸化膜の膜厚を、ホトレジスト膜を露光するときに用いる特定の波長の光に対して、低反射になるように設定すると、現象後のレジストパターンの線幅精度を向上させることができる。というのも、シリコン酸化膜の膜厚を変化させることによって、特定の波長を有する光の反射率を変化させることができるが、この光の反射率を低反射率にすればする程、現像後のレジストパターンの線幅精度を向上させることができるからである。本発明者は、レジストパターンを形成する時、波長の範囲が２４８ｎｍ〜４３６ｎｍの光を用いて露光すれば、シリコン酸化膜の膜厚によって、反射率が略１０〜５５％の範囲で変化することを発見し、更に、この実施例１のように、シリコン酸化膜の膜厚の範囲を１２０〜１８０ｎｍの範囲に設定すれば、反射率を約３０％以下の低反射にすることができて、従来よりも格段に加工精度を向上させることができることを発見した。
【００７５】
次に、シリコン酸化膜エッチング工程を行う。このシリコン酸化膜エッチング工程では、先ず、図１（ｂ）に示すように、上記パターニングされたホトレジスト膜６をマスクとして、異方性のドライエッチングを用いてシリコン酸化膜５におけるホトレジスト膜６に略対応しない部分をエッチングして、ホトレジスト膜６の下に、ホトレジスト膜６の下面と接触する上面の形状が、上記下面の形状と略等しいシリコン酸化膜５ａを形成する。ドライエッチング後、シリコン酸化膜５ａの線幅を測定して、この測定に基づいて、次のウェットエッチングのエッチング時間を決定し、更に、図１（ｃ）に示すように、上記ホトレジスト膜６をマスクとして、ウェットエッチングレートが１０ｎｍ／分以下に設定されると共に、ウェットエッチングレートのバラツキが２ｎｍ／分以下に設定されているウェットエッチングを、上記決定されたエッチング時間だけ行う。このようにして、シリコン酸化膜５ａの側面をそれぞれ０．１μｍ程度エッチングする。
【００７６】
続いて、レジスト膜除去工程で、ホトレジスト膜６を有機溶剤等で除去した後、ポリシリコン層エッチング工程で、ＨＢｒガスとＨＣｌガスとの混合ガスを導入して、シリコン酸化膜５ａをマスクとして、ポリシリコン層４をプラズマエッチングして、図１（ｄ）に示すように、ゲート酸化膜３上にゲート電極４ａを形成する。
【００７７】
次に、上記ゲート電極４ａをマスクとして、低濃度のリン等を半導体基板１に打ち込んで、図２（ａ）に示すように、半導体基板１におけるゲート電極４ａに対応する部分の周辺部にｎ-層６を形成した後、図２（ｂ）に示すように、減圧ＣＶＤ法を用いて製造途中の半導体装置の全面にノンドープのシリコン酸化膜７を形成する。そして、異方性エッチングを用いてゲート電極４ａの側方のシリコン酸化膜７部分以外の部分をエッチングして、図２（ｃ）に示すように、ゲート電極４ａの側壁にサイドウオール８を形成する。この後、ゲート電極４ａおよびサイドウオール８をマスクにして、高濃度のヒ素等を半導体基板１に打ち込んで、図２（ｄ）に示すように、半導体基板１におけるゲート電極４ａおよびサイドウオール８に対応する部分の周辺部にｎ+層９を形成して、ＬＤＤ型のＭＯＳトランジスタを形成する。
【００７８】
この後は、図示しないが、従来例と同様、ＭＯＳトランジスタを被覆するように、ＢＰＳＧ膜等の層間絶縁膜を形成する。そして、この層間絶縁膜をエッチングして所定のコンタクトホールを形成した後、このコンタクトホール上にＡｌ配線を形成する。
【００７９】
上記実施例１の半導体装置の製造方法によれば、ホトレジスト膜よりも細くエッチング（例えば、最小のホトレジスト膜の幅が０.８μｍであれば、シリコン酸化膜の幅が約０.６μｍ）されて、かつ、膜厚が１００ｎｍと薄いシリコン酸化膜５ａをマスクとして使用して、ゲート電極４ａを加工しているので、従来のホトレジスト膜をマスクとする半導体装置の製造方法に比べて、ゲート長が短いゲート電極４ａを形成できて、微細構造を有するＭＯＳトランジスタを形成できる。このことから、ゲート長が短くて高性能で高速可動のＭＯＳトランジスタ等の半導体装置を、高性能な設備、高価な材料を新たに導入することなしに安価に製造できる。
【００８０】
また、上記レジスト膜形成工程で形成されたレジスト膜６をマスクにした上で、シリコン酸化膜エッチング工程を行うので、ポリシリコン層４上のシリコン酸化膜５ａを、レジスト膜６に対して若干小さい所望の寸法にエッチングすることができて、この後のポリシリコン層エッチング工程で、上記所望の寸法のシリコン酸化膜５ａをマスクにして、ポリシリコン層４をエッチングすることができる。したがって、ホトリソによる限界最小加工寸法以下の微細構造を有するゲート電極パターンを形成することができるので、集積回路の集積度を向上させることができると共に、ＭＯＳデバイスの高速化を行うことができる。
【００８１】
また、上記シリコン酸化膜エッチング工程を、上記シリコン酸化膜をドライエッチングした後、ウェットエッチングをすることによって行うので、ウェットエッチングの前に、シリコン酸化膜５ａの側面を剥き出すことができて、シリコン酸化膜の横方向に侵食させるウェットエッチングを行った後のシリコン酸化膜の膜厚のばらつきを小さくすることができる。したがって、ゲート電極の加工寸法精度を高いものにすることができる。
【００８２】
また、上記シリコン酸化膜５ａのウェットエッチングを、レジスト膜除去工程前に行なっているので、シリコン酸化膜５ａを、所定の形状および寸法に容易に調整することができる。
【００８３】
また、ウェットエッチングレートを１０ｎｍ／分以下に設定しているので、均等なエッチングを行うことができて、半導体装置の個体差によるばらつきの発生を防止することができる。というのも、例えば、ホトレジスト膜の最小加工線幅が０.８μｍで、所望のゲート電極の幅が０.６μｍの場合、片側で約１００ｎｍのウェットエッチングが必要となるが、ウェットエッチング時のエッチングレートが１０ｎｍ／分よりも速ければ、ウェットエッチング時のフッ酸への浸漬時間が個体差によってばらつき易く、更に、フッ酸（半導体装置の表面はＨＦが付着している）を洗い流すために、ウェットエッチング後に、製造途中の半導体装置を、水洗槽へ浸す時間が、不正確になり易いからである。つまり、ウェットエッチング時のエッチングレートを１０ｎｍ／分よりも速くすれば、局所的に過度なエッチングが行われる箇所や、エッチングが十分に行われていない箇所が発生したりして、均等なエッチングが難しくなると共に、エッチングに大きな個体差が生じたりして、ウェットエッチング時のエッチャントへの浸漬時間の設定が難しくなるのである。
【００８４】
また、ウェットエッチング時のエッチングレートばらつきを２ｎｍ／分以下に設定したので、ゲート電極の加工寸法精度を向上させることができる。
【００８５】
また、上記レジスト膜形成工程を、波長が４６５ｎｍの光用いた露光と、これに続く現像によって行い、かつ、シリコン酸化膜５の膜厚を、１００ｎｍに設定しているので、反射率を約３０％以下の低反射率にすることができて、現像後のレジストパターンの線幅精度を向上させることができて、ゲート電極の加工精度を向上させることができる。尚、２４８ｎｍ〜４３６ｎｍの波長の範囲の光を用いて露光を行い、かつ、シリコン酸化膜の膜厚を、１２０ｎｍ〜１８０ｎｍの範囲に設定すると、本実施例１のように、反射率を約３０％以下の低反射にすることができて、ゲート電極の加工精度を向上させることができる。
【００８６】
また、ドライエッチング後、シリコン酸化膜５ａの線幅を測定して、この測定に基づいて、次のウェットエッチングのエッチング時間を決定するようにしたので、ドライエッチング後のシリコン酸化膜の線幅のプロセスバラツキに因らず、ゲート電極の加工寸法精度を向上させることができる。
【００８７】
尚、上記実施例１の半導体装置の製造方法では、シリコン酸化膜５ａの表面形状にパターニングされたホトレジスト膜６をマスクとして、異方性のドライエッチングと、ウェットエッチングをこの順に連続して行って、後者のウェットエッチングでシリコン酸化膜５ａの各辺が０．１μｍ程度細くなるようにシリコン酸化膜５ａのエッチングを行ったが、この発明の半導体装置の製造方法では、ウェットエッチングのみでシリコン酸化膜のエッチングを行っても良い。この場合、ホトレジスト膜をマスクとしたエッチングが、縦方向と横方向が等しい等方性のエッチングとなるため、シリコン酸化膜の縁が円形状に類似した形状となって、ポリシリコン層をプラズマエッチングしてゲート電極を形成する際の加工精度がやや低下する一方、シリコン酸化膜の異方性のドライエッチングを省略できて、プロセスコストを低減できる。
【００８８】
また、上記実施例１の半導体装置の製造方法では、ポリシリコン層形成工程で、フィールド酸化膜２およびゲート酸化膜３の上面に、ノンドープのポリシリコン層４を形成したが、この発明の半導体装置の製造方法では、ポリシリコン層形成工程で、高濃度の不純物がドープされたポリシリコン層を形成しても良く、この場合、ゲート電極を低抵抗化することができて、ＭＯＳゲートの直列抵抗を低減できて、高速動作の半導体装置を製造することができる。
【００８９】
また、上記実施例１の半導体装置の製造方法では、ゲート電極を、ポリシリコン層４ａの単層で構成したが、この発明の半導体装置の製造方法では、ゲート電極を、ポリシリコン層と、Ｗｓｉの層との積層構造で構成しても良く、この場合、ゲート電極を低抵抗化することができて、ＭＯＳゲートの直列抵抗を低減できて、高速動作の半導体装置を製造することができる。尚、ゲートの電極を、ポリシリコン層とＷｓｉの層との積層構造とした場合、この実施例１の半導体装置の製造方法のように、シリコン酸化膜をＣＶＤ酸化膜で構成すると、Ｗｓｉの層上を効率的に熱酸化することができる。また、この実施例１の半導体装置の製造方法のように、ＣＶＤ酸化膜としてのシリコン酸化膜を成膜するときの温度を、７００℃以下の温度に設定すると、通常の半導体製造のトータルの熱処理量から見て、拡散プロファイル形状に影響する事なく導入することができる。
【００９０】
また、上記実施例１の半導体装置の製造方法では、上記シリコン酸化膜５をドライエッチングする際に発生して、シリコン酸化膜側面に付着するデポジット物の除去を行わなかったが、この発明の半導体装置の製造方法では、シリコン酸化膜をドライエッチングする際に発生して、シリコン酸化膜側面に付着するデポジット物を除去するようにしても良い。このようにすると、ゲート電極のゲート長の微細化を精度高く行うことができる。
【００９１】
図３（ａ）〜図４（ｄ）は、本発明の実施例２の半導体装置の製造方法を用いて製造されている製造途中の半導体装置の断面図である。
【００９２】
以下に、図３（ａ）〜図４（ｄ）を用いて、実施例２の半導体装置の製造方法を説明する。
【００９３】
尚、実施例２の半導体装置の製造方法では、実施例１の半導体装置の製造方法と共通の作用効果および変形例については説明を省略することにし、実施例１の半導体装置の製造方法と異なる作用効果および変形例についてのみ説明を行うことにする。
【００９４】
先ず、図３（ａ）に示すように、Ｐ型半導体基板２１上のフィールド領域に、選択酸化法を用いてフィールド酸化膜２２を形成すると共に、活性化領域に、熱酸化法を用いてゲート酸化膜２３を形成する。この後、ポリシリコン層形成工程で、フィールド酸化膜２２およびゲート酸化膜２３の上面に、減圧ＣＶＤ法を用いて約４００ｎｍのポリシリコン層２４を形成した後、シリコン酸化膜形成工程で、熱酸化法を用いて、ポリシリコン層２４の上面に、９００℃以下の成膜温度で膜厚が１５０ｎｍの熱酸化膜としてのシリコン酸化膜２５を形成する。この後、レジスト膜形成工程を行う。このレジスト膜形成工程では、シリコン膜２５上に、フォトリソ技術を用いてゲート電極の形状にパターニングされたホトレジスト膜２６を形成する。
【００９５】
次に、シリコン酸化膜エッチング工程の第１段階のドライエッチングを行う。詳細には、図３（ｂ）に示すように、上記パターニングされたホトレジスト膜２６をマスクとして、異方性のドライエッチングを用いてシリコン酸化膜２５におけるホトレジスト膜２６に略対応しない部分をエッチングして、ホトレジスト膜２６の下に、ホトレジスト膜２６の下面と接触する上面の形状が、上記下面の形状と略等しいシリコン酸化膜２５ｂを形成する。尚、シリコン酸化膜２５のドライエッチングを行う際のシリコン酸化膜２５の下部のポリシリコン層２４に対する選択比は、１０以上に設定されている。
【００９６】
次いで、有機溶剤等でホトレジスト膜２６を除去してレジスト膜除去工程を行った後、シリコン酸化膜エッチング工程の第２段階のウェットエッチングを行う。詳細には、エッチャントとして５％以下の濃度のフッ酸を用いて、シリコン酸化膜２５ｂの側面を夫々０．１μｍ程度、１５ｎｍ／分以下の侵食速度のウェットエッチングでエッチングして、図３（ｃ）に示すように、側面形状が基板２１と垂直でないシリコン酸化膜２５ｂを形成する。尚、実施例２においても、このウェットエッチングのエッチングレートのバラツキは、２ｎｍ／分に設定されており、ゲート電極の加工寸法の精度を精度高いものにしている。
【００９７】
尚、実施例２の半導体装置の製造方法では、上記２段階から成るシリコン酸化膜エッチング工程の後、シリコン酸化膜のパターンが所望の値になっているか否かを検査し、何らかの異常で、シリコン酸化膜のパターン幅が、所定の値となっていなくて所望のゲート電極寸法が得られない場合には、シリコン酸化膜を一旦全面除去して、シリコン酸化膜形成工程を再度行うようにしている。というのも、このように再度シリコン酸化膜を形成し直したとしても、形成時の熱処理が低温のためデバイスに与える影響は小さく、何ら問題ないためである。
【００９８】
この後、ポリシリコン層エッチング工程を行う。このポリシリコン層エッチング工程では、ＨＢｒガスとＨＣｌガスとの混合ガスを導入して、ウェットエッチングが行われた後のシリコン酸化膜２５ｂをマスクとして、ポリシリコン層２４をプラズマエッチングして、図３（ｄ）に示すように、ゲート酸化膜２３上にゲート電極２４ａを形成する。上記ポリシリコン層２４をプラズマでドライエッチングする際のポリシリコン層２４のシリコン酸化膜２５ｂに対する選択比は、１０以上に設定されている。
【００９９】
次に、上記ゲート電極２４ａをマスクとして、低濃度のリン等を半導体基板２１に打ち込んで、図４（ａ）に示すように、半導体基板２１におけるゲート電極２４ａに対応する部分の周辺部にｎ-層２７を形成した後、図４（ｂ）に示すように、減圧ＣＶＤ法を用いて製造途中の半導体装置の全面にノンドープのシリコン酸化膜２８を形成する。そして、異方性エッチングを用いてゲート電極２４ａの側方のシリコン酸化膜２８部分以外の部分をエッチングして、図４（ｃ）に示すように、ゲート電極２４ａの側壁にサイドウオール２９を形成した後、ゲート電極２４ａおよびサイドウオール２９をマスクにして、高濃度のヒ素等を半導体基板２１に打ち込んで、図４（ｄ）に示すように、半導体基板２１におけるゲート電極２４ａおよびサイドウオール２９に対応する部分の周辺部にｎ+層３０を形成して、ＬＤＤ型のＭＯＳトランジスタを形成する。
【０１００】
この後、図示しないが、従来例と同様、ＭＯＳトランジスタを被覆するように、ＢＰＳＧ膜等の層間絶縁膜を形成する。そして、この層間絶縁膜をエッチングして所定のコンタクトホールを形成した後、このコンタクトホール上にＡｌ配線を形成する。
【０１０１】
上記実施例１の半導体装置の製造方法では、パターニングされたホトレジスト膜６をマスクとして、異方性のドライエッチングと、ウェットエッチングをこの順に行って、厚さ１００ｎｍのシリコン酸化膜５ａの各辺を、前者のドライエッチングによりホトレジスト膜６に対応する形状にエッチングした後、後者のウェットエッチングにより、更に、それぞれ０．１μｍ程度、エッチングにより除去して、その後、有機溶剤等でホトレジスト膜６の除去を行って、形成したシリコン酸化膜５ａをマスクとして、ポリシリコン層４をエッチングしたが、上記実施例２の半導体装置の製造方法では、ドライエッチングに続いて、有機溶剤等でホトレジスト膜２６の除去を行った後、ウェットエッチングを行って、シリコン酸化膜５ａの各辺を、ホトレジスト膜２６に対応する形状から、それぞれ０．１μｍ程度、エッチングにより除去して、各辺の寸法がホトレジスト膜２６に対応する形状からそれぞれ０．１μｍ程度細くなったシリコン酸化膜２５ｂをマスクとして、ポリシリコン層２４をエッチングした点が、実施例１の半導体装置の製造方法から大きく異なっている。
【０１０２】
上記実施例２の半導体装置の製造方法によれば、ウェットエッチングを行う前に、ホトレジスト膜２６の除去を行っているので、異方性のドライエッチングにてシリコン酸化膜２５ｂをエッチングする際に発生して、ウェットエッチングの際に妨げとなるシリコン酸化膜側面に付着したデポジット物を、ホトレジスト膜２６を除去する有機溶剤等で同時に除去してしまうことができて、半導体装置の製造に要する工数を削減できる。
【０１０３】
また、ポリシリコン層２４上に形成するシリコン酸化膜２５ｂを熱酸化膜で形成したので、高精度な加工寸法のゲート電極を形成することができる。尚、シリコン酸化膜をウェットエッチングのみでエッチングする場合には、シリコン酸化膜を熱酸化膜で形成すると、高精度な加工寸法のゲート電極を形成できるという効果が顕著になる。というのも、熱酸化膜を用いれば、ＣＶＤ酸化膜等の酸化膜を用いた場合と比較して、ウエハ面内の膜厚の均一性を良くすることができて、ウェットエッチング時の線幅シフトばらつきを小さくすることができて、ウエハ面内のシリコン酸化膜のエッチング後、線幅ばらつきを小さなものにすることができるからである。逆にいえば、ＣＶＤ酸化膜等の酸化膜を用いると共に、エッチング速度が高いウェットエッチングのみでエッチングを行えば、本実施例２のように熱酸化膜を用いた場合と比較して、シリコン酸化膜のばらつきの度合いが、いっそう大きくなり、ポリシリコン層のエッチングの後のゲート電極の加工寸法のばらつきの度合いが、いっそう大きくなるのである。
【０１０４】
また、ウェットエッチングのエッチャントとして濃度が５％以下のフッ酸を用いて、シリコン酸化膜２５ｂのウェットエッチングを行っているので、エッチングレートを１５ｎｍ／分以下の所定の速さまで遅くすることができて、エッチャントへの浸漬時間の個体差によるバラツキを小さくすることができる。
【０１０５】
また、シリコン酸化膜のパターン幅が、所定の値となっていない場合には、シリコン酸化膜、または、シリコン酸化膜およびレジスト膜を除去して、シリコン酸化膜形成工程を再度行うようにしたので、ゲート長の微細化の精度を精度高いものにすることができる。
【０１０６】
また、熱酸化膜としてのシリコン酸化膜２５ｂをポリシリコン層２４上に形成するときの成膜温度を９００℃以下にしたので、通常の半導体製造のトータルの熱処理量から見て、拡散プロファイル形状に影響する事なく導入できる。
【０１０７】
また、シリコン酸化膜２５をドライエッチングする際のシリコン酸化膜２５の下部ポリシリコン層２４に対する選択比を１０以上としているので、ポリシリコン層２４のエッチングを容易に行うことができる。尚、ドライエッチングする際のシリコン酸化膜の下部ポリシリコン層に対する選択比を１０よりも小さな値に設定すると、シリコン酸化膜をドライエッチングした後、ウェットエッチングでシリコン酸化膜のエッチバックを行なう際、ポリシリコン層に段差が生じて、ポリシリコン層のエッチングが困難になる。詳細には、ゲート電極となるポリシリコン層の下部には、通常１０ｎｍ程度の薄膜を有するゲート酸化膜が形成されているが、ドライエッチングする際の下部ポリシリコン層との選択比が１０よりも小さい状態でドライエッチングとウェットエッチングを行って、更に、ポリシリコン層のエッチングを行なえば、シリコン酸化膜をドライエッチングした部分とドライエッチングしていない部分で薄膜ゲート酸化膜のオーバエッチ量が異なり、最悪の場合、ドライエッチングした部分の薄膜ゲート酸化膜の下部におけるシリコンが掘れてしまったり、また逆に、ドライエッチングしていない部分で、ポリシリコン層の残留が起こるという不具合が発生するのである。
【０１０８】
また、ポリシリコン層２３をドライエッチングする際、ポリシリコン層２３のシリコン酸化膜２５ｂに対する選択比を１０以上としたので、シリコン酸化膜２５ｂの形状を保ったままで、ポリシリコン層２３のエッチングを容易に行うことができる。
【図面の簡単な説明】
【０１０９】
【図１】この発明の実施例１の半導体装置の製造方法を用いて半導体装置を製造している途中の半導体装置の構造断面図である。
【図２】この発明の実施例１の半導体装置の製造方法を用いて半導体装置を製造している途中の半導体装置の構造断面図である。
【図３】この発明の実施例２の半導体装置の製造方法を用いて半導体装置を製造している途中の半導体装置の構造断面図である。
【図４】この発明の実施例２の半導体装置の製造方法を用いて半導体装置を製造している途中の半導体装置の構造断面図である。
【図５】従来例１の半導体装置の製造方法を用いて半導体装置を製造している途中の半導体装置の構造断面図である。
【図６】従来例１の半導体装置の製造方法を用いて半導体装置を製造している途中の半導体装置の構造断面図である。
【図７】従来例２の半導体装置の製造方法を用いて半導体装置を製造している途中の半導体装置の構造断面図である。
【図８】従来例２の半導体装置の製造方法を用いて半導体装置を製造している途中の半導体装置の構造断面図である。
【符号の説明】
【０１１０】
１，２１  Ｐ型半導体基板
２，２２  フィールド酸化膜
３，２３  ゲート酸化膜
４，４ａ，２４，２４ａ  ポリシリコン層
５，５ａ，２５，２５ｂ  シリコン酸化膜
６，２６  ホトレジスト膜
【図１】
2005057035.tif 000003
【図２】
2005057035.tif 000004
【図３】
2005057035.tif 000005
【図４】
2005057035.tif 000006
【図５】
2005057035.tif 000007
【図６】
2005057035.tif 000008
【図７】
2005057035.tif 000009
【図８】
2005057035.tif 000010