(57)【要約】 【課題】  インダクタンス特性を損なうことなくガラスエポキシ基板への実装を容易にし、工程を短縮し、厚みを薄くできる薄膜マイクロインダクタおよびその製造方法を提供する。【解決手段】  表面に厚み１〜５μｍの磁性膜１０を有する厚み５〜１００μｍのポリイミドフィルム１１の積層体を磁心１２とし、該磁心の周囲に断面直径が１００μｍ〜３００μｍの丸型導線又は角型導線を巻き回し、前記導線の端部を磁心両端部に数回巻き付けた構造の薄膜マイクロインダクタの製造方法とする。【選択図】  図１
2005150176.tif 000002
【特許請求の範囲】
【請求項１】
表面に厚み１〜５μｍの金属軟磁性膜を有する厚み５〜１００μｍの高耐熱性高分子フィルムが積層された磁心と、前記磁心の周囲に巻き回された断面直径が１００μｍ〜３００μｍの導線からなり、前記導線の端部が磁心両端部に複数回巻き付けられたことを特徴とする薄膜マイクロインダクタ。
【請求項２】
前記導線の始端と終端とが半田めっきされ、磁心の両端部に複数回巻き付けられたこと特徴とする請求項１に記載の薄膜マイクロインダクタ。
【請求項３】
表面に厚み１〜５μｍの金属軟磁性膜を有する厚み５〜１００μｍの高耐熱性高分子フィルムを積層して磁心とし、該磁心の周囲に断面直径が１００μｍ〜３００μｍの導線を巻き回し、前記導線の端部を磁心両端部に複数回巻き付けて形成することを特徴とする薄膜マイクロインダクタの製造方法。
【請求項４】
前記導線の始端と終端を半田めっきし、磁心の両端部に複数回巻き付けることを特徴とする請求項３に記載の薄膜マイクロインダクタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜磁性体を用いた巻線型の薄膜マイクロインダクタ及びその製造方法に関するものであり、特に、電子機器、携帯端末等の電源機器である薄膜マイクロインダクタ、制御ＩＣ、チップキャパシタを搭載するＤＣ／ＤＣコンバーターに好適な薄膜マイクロインダクタおよびその製造方法に関するものである。
【背景技術】
【０００２】
従来、薄膜マイクロインダクタは、基板とするポリイミド、又はガラス、及びシリコン基板の少なくとも一面に磁性薄膜を形成し巻線を施していた。該薄膜インダクタを実装しようとした場合、薄膜インダクタの導線の始端部と終端部の先端に半田めっきをぬり、薄膜インダクタ実装部のガラスエポキシ基板に接着剤を用いて該薄膜インダクタを接着した後にガラスエポキシ基板上にある外部接続のための金属導体パッドに薄膜インダクタの銅線を半田付する構造である。現在の実装方法としては、各電子部品をガラスエポキシ基板に実装を行った後に手動で外部接続のための金属導体パッドに薄膜インダクタの銅線を半田付を行っている。
【０００３】
特許文献１には、磁性薄膜を形成し、その周囲に巻線を施して薄膜マイクロインダクタを形成することが記載されている。
【０００４】
図４は、従来の薄膜マイクロインダクタの製造方法の説明図である。図４（ａ）は、磁性膜１を成膜したポリイミドフィルム２を重ねた状態の説明図であり、図４（ｂ）は、ポリイミドフィルム２を積層して、磁心３を形成した説明図であり、図４（ｃ）は、磁心３に平角銅線４を巻いた状態の説明図であり、図４（ｄ）は、平角銅線４の始端部、および終端部に半田めっき５を施して薄膜マイクロインダクタを作製した状態の説明図であり、  図４（ｅ）は、図４（ｄ）に示す薄膜マイクロインダクタをインダクタ電極取り出し用基板７上に乗せた状態の説明図であり、図４（ｆ）は、薄膜マイクロインダクタをインダクタ電極取り出し用基板７上に実装した状態の説明図であり、図４（ｅ）は、図４（ｆ）の薄膜マイクロインダクタを電子回路配線基板１６に実装した状態の説明図である。
【０００５】
（１）図４（ａ）に示すように、表裏面に磁性膜１を成膜したポリイミドフィルム２を用意する。ここで、磁性膜１の材質は、ＣｏＦｅＳｉＢであり、その厚みは３μｍである。また、ポリイミドフィルム２の厚みは４０μｍである。
（２）図４（ｂ）に示すように、表裏面に磁性膜１を成膜したポリイミドフィルム２を８枚積層し、磁心３とする。
【０００６】
（３）図４（ｃ）に示すように、前記磁心３に１５０μｍの平角銅線４を巻き付ける。
（４）図４（ｄ）に示すように、平角銅線４の始端部と終端部の先端に半田めっき５をつけて、薄膜マイクロインダクタを作製する。
【０００７】
（５）図４（ｅ）に示すように、平角銅線の始端部と終端部に半田めっき５をつけたインダクタを接着剤６をつけた厚み１５０μｍのガラスエポキシ基板７の上に乗せる。
（６）図４（ｆ）に示すように、コイル先端を半田８で金パッド９に半田付けして、インダクタ電極取り出し用基板７に薄膜マイクロインダクタを固定する。
【０００８】
図５は、従来の薄膜マイクロインダクタの実装工程の説明図である。従来、基板実装工程では、通常のＩＣ、コンデンサＣ、インダクタＬを、まず基板に実装してリフロー炉にて半田付けする。その後、先に説明した薄膜マイクロインダクタを半田付けすることとなる。
【０００９】
【特許文献１】特開２０００−２５２１２７
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来技術では、薄膜マイクロインダクタを実装する場合、薄膜マイクロインダクタの導線の始端部と終端部に半田めっきを付けた後に、ガラスエポキシ基板に接着剤を用いて固定し、ガラスエポキシ基板上にある外部接続のための金属導体パッドに導線の両端部を半田付けしなければならなかった。
【００１１】
そこで、本発明の技術的課題は、インダクタンス特性を損なうことなく基板への実装工程を容易にし実装工程を短縮できる薄膜マイクロインダクタの製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明の薄膜マイクロインダクタは、表面に厚み１〜５μｍの金属軟磁性膜を有する厚み５〜１００μｍの高耐熱性高分子フィルムが積層された磁心と、該磁心の周囲に断面直径が１００μｍ〜３００μｍの丸型導線又は角型導線を巻き回し、前記導線の端部を磁心両端部に数回巻き付けた構造を特徴とする薄膜マイクロインダクタである。
【００１３】
また、本発明は、前記薄膜マイクロインダクタにおいて、丸形又は角型導線の先端に半田を付けて、磁心の両端部に貼り付けた構造を特徴とする薄膜マイクロインダクタである。
【００１４】
また、本発明は、表面に厚み１〜５μｍの金属軟磁性膜を有する厚み５〜１００μｍの高耐熱性高分子フィルムを積層して磁心とし、該磁心の周囲に断面直径が１００μｍ〜３００μｍの丸型導線又は角型導線を巻き回し、前記導線の端部を磁心両端部に数回巻き付けることを特徴とする薄膜マイクロインダクタの製造方法である。
【００１５】
また、本発明は、前記薄膜マイクロインダクタにおいて、丸型又は角型導線の先端に半田を付けて、磁心の両端部に貼り付けることを特徴とする薄膜マイクロインダクタの製造方法である。
【発明の効果】
【００１６】
本発明によれば、丸型又は角型銅線を外部接続のための導体パッドとすることにより、従来の課題であった実装工程を容易にし、実装工程が短縮可能な薄膜マイクロインダクタ及びその製造方法が提供できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態の薄膜マイクロインダクタおよびその製造方法について説明する。
【００１８】
図１は、本発明の実施の形態による薄膜マイクロインダクタの製造方法の説明図である。図１（ａ）は、磁性膜１０を成膜したポリイミドフィルム１１を重ねた状態の説明図であり、図１（ｂ）は、ポリイミドフィルム１１を８枚積層して磁心１２を形成した説明図であり、図１（ｃ）は、磁心１２に平角銅線１３を巻いた状態の説明図であり、図１（ｄ）は、平角銅線１３の始端部、および終端部に半田めっき１４を施した状態の説明図であり、図１（ｅ）は、平角銅線１３の始端部について磁心１２の両端に数回巻き付け固定し、同じく、終端部を磁心１２の両端に数回巻き付けて固定し、薄膜マイクロインダクタを作製した状態の説明図であり、図１（ｆ）は、図１（ｅ）に示す薄膜マイクロインダクタを半田１５で電子回路配線基板１６上の金パッドに半田付けした状態の説明図である。
【００１９】
（１）図１（ａ）に示すように、磁性膜１０を成膜したポリイミドフィルム１１を用意する。ここで、磁性膜１０の材質は、ＣｏＦｅＳｉＢが適当であり、その厚みは１〜５μｍが適当である。また、ポリイミドフィルム１１の厚みは、５〜２５μｍが適当である。
（２）図１（ｂ）に示すように、ポリイミドフィルム１１を８枚積層して磁心１２とする。
（３）図１（ｃ）に示すように、前記磁心１２に、例えば、１５０μｍ×７５μｍの平角銅線１３を巻き付ける。これは、丸型の導線であっても良い。
（４）図１（ｄ）に示すように、平角銅線１３の始端部と終端部に半田めっき１４をつける。
【００２０】
（５）図１（ｅ）に示すように、半田めっき１４をつけた平角銅線１３の始端部について磁心１２の両端に数回巻き付け固定し、同じく、終端部を磁心１２の両端に数回巻き付け固定して、薄膜マイクロインダクタを作製する。このように、前記薄膜マイクロインダクタでは、両端部に、合計４面の電極を形成できる。これによって、４面の電極を、基板への接続、あるいは、他の電子部品との中継端子に活用することができる。
【００２１】
（６）次に、実装例として、図１（ｆ）に示すように、薄膜マイクロインダクタを半田１５で電子回路配線基板１６の金パッド１７に半田付けする。
【００２２】
図２は、本発明の薄膜マイクロインダクタの実装工程の説明図である。本発明の薄膜マイクロインダクタの基板実装工程では、通常のＩＣ、コンデンサＣ、インダクタＬと同時に実装が可能であり、他の部品と同時に基板に実装してリフロー炉にて半田付けすることができる。これにより、従来の実装工程よりも、工程を簡略化できる。
【００２３】
次に、本発明の薄膜マイクロインダクタの周波数特性の測定結果について、説明する。図３は、本発明の実施の形態による薄膜マイクロインダクタの周波数特性の測定結果である。本発明の薄膜マイクロインダクタのインダクタンス、交流抵抗、Ｑの周波数特性は、従来の薄膜マイクロインダクタと、ほぼ同レベルである。
【００２４】
ここで、インダクタの周波数特性についてはＨＰ高周波インピーダンスアナライザーを用いて測定を行った。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態による薄膜マイクロインダクタの製造方法の説明図。図１（ａ）は、磁性膜を成膜したポリイミドフィルムを重ねた状態の説明図、図１（ｂ）は、ポリイミドフィルムを８枚積層して磁心を形成した説明図、図１（ｃ）は、磁心に平角銅線を巻いた状態の説明図、図１（ｄ）は、平角銅線の始端部、および終端部に半田めっきを施した状態の説明図、図１（ｅ）は、平角銅線の始端部について磁心の両端に数回巻き付け固定し、同じく、終端部を磁心の両端に数回巻き付けて固定し、薄膜マイクロインダクタを作製した状態の説明図、図１（ｆ）は、図１（ｅ）に示す薄膜マイクロインダクタを半田で電子回路配線基板上の金パッドに半田付けした状態の説明図。
【図２】本発明の薄膜マイクロインダクタの実装工程の説明図。
【図３】本発明の実施の形態による薄膜マイクロインダクタのインダクタンス、交流抵抗、Ｑの周波数特性の測定結果。
【図４】従来の薄膜マイクロインダクタの製造方法の説明図。図４（ａ）は、磁性膜を成膜したポリイミドフィルムを重ねた状態の説明図、図４（ｂ）は、ポリイミドフィルムを積層して、磁心を形成した説明図、図４（ｃ）は、磁心に平角銅線を巻いた状態の説明図、図４（ｄ）は、平角銅線の始端部、および終端部に半田めっきを施して薄膜マイクロインダクタを作製した状態の説明図、  図４（ｅ）は、図４（ｄ）に示す薄膜マイクロインダクタをガラスエポキシ基板上に乗せた状態の説明図、図４（ｆ）は、薄膜マイクロインダクタをインダクタ電極取り出し用基板上に実装した状態の説明図。図４（ｇ）は、図４（ｆ）の薄膜マイクロインダクタを電子回路配線基板に実装した状態の説明図。
【図５】従来の薄膜マイクロインダクタの実装工程の説明図。
【符号の説明】
【００２６】
１，１０    磁性膜
２，１１    ポリイミドフィルム
３，１２    磁心
４，１３    平角銅線
５，１４    半田めっき
６    接着剤
７    インダクタ電極取り出し用基板
８，１５    半田
９，１７，１７ａ，１７ｂ    金パッド
１６    電子回路配線基板
【図１】
2005150176.tif 000003
【図２】
2005150176.tif 000004
【図３】
2005150176.tif 000005
【図４】
2005150176.tif 000006
【図５】
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