(57)【要約】  【課題】  ＧａＮ系ＲＨＥＴ素子においては、単純にドライエッチングによって電極形成部を作り込むだけの方法ではその薄いベース層に接触抵抗を極力低くしつつ歩留まりよく電極を形成することは困難である。  【解決手段】  本発明は、それぞれが同一導電型のコレクタ層、ベース層およびエミッタ層を備えるトランジスタ素子において、前記エミッタ・ベース・コレクタ層を窒化物系半導体で構成し、該ベース層上に形成せられる共鳴トンネルダイオード素子部に設けられるサイドウォール構造をマスクとして活用しながら該ベース層をドライエッチングによって特殊形状に加工したうえでベース電極を構成することを特徴とする半導体装置の製造方法である。【選択図】  図１
2005150136.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが同一導電型のコレクタ層、ベース層およびエミッタ層を備えるトランジスタ素子において、前記エミッタ・ベース・コレクタ層を窒化物系半導体で構成し、該ベース層上に形成せられる共鳴トンネルダイオード素子部に設けられるサイドウォール構造をマスクとして活用しながら該ベース層をドライエッチングによって特殊形状に加工したうえでベース電極を構成することを特徴とする半導体装置の製造方法。
【請求項２】
前記請求項１に記載の半導体装置はＲＦプラズマソースセルを有しているガスソースＭＢＥ装置によって結晶成長せられることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバリスティック半導体素子の製造方法に関し、特に高周波領域で動作するトランジスタ素子の製造方法に関する。
【背景技術】
【０００２】
ホットエレクトロンを利用するホットエレクトロントランジスタ（ＨＥＴ）としていくつかの半導体素子が提案されている。第１の従来技術として、横山らにより非特許文献１で提案された共鳴ホットエレクトロントランジスタ素子（ＲＨＥＴ）が挙げられる。
【０００３】
図２５および２６は前述の横山らによる文献のFig.1とFig.3に示される素子構造と動作原理図である。n+-GaAs基板20上に、300nmのAlGaAs層21を成長した後、Siをドープしたn+-GaAs層22を100nm、AlGaAs障壁層23を5nm、GaAs井戸層24を5.6nm、AlGaAs障壁層25を5nm、Siをドープしたn+-GaAs層26を50nm成長させている。この図２５および２６においては２０がコレクタ１０、２１がコレクタ障壁層１１，２２がベース層１２、２３から２５が量子井戸１３、２６がエミッタ１４をそれぞれ構成している。
【０００４】
これは、ＨＥＴのエミッタ領域に共鳴トンネル構造を備えたもので、７７Ｋにおける素子動作が報告されている。その動作は以下のようなものである。ベース(Base)12とエミッタ(Emitter)14が等電位のときは、図２６(A)のようにエミッタ１４の内部の電子エネルギーがエミッタ１４とベース１２との間に設けられた量子井戸(Quantum well)13の量子準位(E1)より低いので、エミッタ１４に電流は流れない。
【０００５】
ここでベース１２と・エミッタ１４との間に電圧を印加すると、図２６(B)のようにエミッタ１４の電子エネルギーが量子井戸の量子準位に一致し、共鳴トンネルが生じる。
【０００６】
より詳細には、エミッタ電子のエネルギーはある分布をもって拡がっているが、この中で量子準位と一致するエネルギーを有する電子のみが共鳴トンネルによりベースに放出される。放出された電子は高いエネルギーを有しているので、ベース１２内をほとんど散乱を受けずに高速で通過し（バリスティック伝導）、ベース１２とコレクタ障壁(Collector barrier)層１３との間のエネルギー障壁(ｑΦC)を超えてコレクタ障壁層１１に注入される。
【０００７】
電子はコレクタ障壁層１１の中でもほとんど散乱されずに走行し、コレクタ層１０に伝達される。以上の全過程で電子の運動量はほとんど散乱を受けないので、通常の散乱や拡散に依存するトランジスタ素子に比較して高速で動作することが期待される。
【０００８】
第２の従来技術として、エミッタ部分に対応する共鳴トンネルダイオード（ＲＴＤ）構造をＧａＮとＡｌＮとで作製したものが、菊池らにより非特許文献１に示されている。図２７にＲＴＤの構造図を示す。サファイア基板３０上にMOCVD法によりGaN層３１を成長した後、高温でAlNとGaNとを交互に成長したML層３２を成長した後、700nmのSiドープn-GaN層３３を成長し、その上に2nmのアンドープGaN層３４と1nmのAlN障壁層３５、0.75nmのGaN井戸層３６、1nmのAlN障壁層３７、2nmのアンドープGaN層３８を成長し、最後に400nmのSiドープのn-GaN層３９を成長している。Siのドーピング濃度は8×1017から1019cm-3である。その後、n-GaN層３３までAr/CH4/H2=10/10/80の混合ガスで400℃でエッチング除去した後、Ti(35nm)/Al(130nm)電極４１を形成している。ＧａＮ系ではバンドギャップが大きいために、室温でも２.５Vにおいて共鳴トンネル効果が確認されている。
【０００９】
また、トランジスタの構造作成技術としても電極間の絶縁特性を向上させるために単に塩素系ドライエッチングでエビ層を削るというだけでなく、削られた側面にサイドウォールを形成することによって電極間で短絡が生じないようにする手法は特許文献１および特許文献２にて提案されている。
【非特許文献１】Japan. J. Appl. Phys. Lett. vol.24, no.11, p.L853, 1985
【非特許文献２】Appl.Phys.Lett.vol.81,no.9,p.1729, 2002
【特許文献１】特開平５−２７５４４４号公報
【特許文献２】特開平６−２６７９６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
第１の従来技術において、室温では動作温度が制限され、また素子利得が低く、動作速度も期待されるほど高くないという課題があった。例えば第１の従来例においては、７７Ｋでの動作が報告されているが、室温での動作や動作速度の改善は示されていない。
【００１１】
第２の従来技術においては、ＲＴＤの構造が示されている。ＲＴＤは、ＲＨＥＴのエミッタの構造と似てはいるが、ＲＨＥＴを設計する上では、コレクタとエミッタの関係を明らかにする必要があるため、ＲＴＤ構造からＲＨＥＴを想起することはできない。
【００１２】
前記従来技術の課題を解決するためにはGaN, AlN, InN,BN等の３-５族化合物半導体材料、AlGaN, InGaN等の３元混晶材料、および５族元素として砒素やリンを含む４元混晶材料を用いて構成するＲＨＥＴを設計することが必須であり、それぞれが同一導電型のコレクタ層およびベース層およびエミッタ層を備えるトランジスタ素子においてベース層が窒化ガリウム系結晶で構成されていることが必須である。上記のようにＧａＮ系材料を用いることによって、その特殊なバンド構造のために電子は散乱を受けにくくなり、バリスティック伝導が室温でも実現され、素子としての室温動作の改善とともに動作速度の改善が実現し、テラヘルツ（ＴＨｚ）領域での超高速動作が実現する。
【００１３】
しかし、ＧａＮ系材料を使用してＲＨＥＴ構造を構成することは素子の動作特性においていくつかの欠点を有することになる。
【００１４】
まず第１に、上記にあげた材料はほとんどがバンドギャップエネルギーの大きいものであって、金属との間にショットキー障壁を形成しやすく、抵抗が高くなるという欠点を持っている。一方、ＲＨＥＴ素子はその素子の構成上、ベース部分に多くの不純物を含ませてしまうと散乱が増えてしまい、バリスティック伝導の妨げになるため、ドーピングによる抵抗の低減が効果的ではない。
【００１５】
第２に、ＲＨＥＴ素子はバリスティック伝導が生じて始めて動作する素子である。このため不純物などによって電子が散乱を受けてしまうとバリスティック伝導は生じなくなってしまい、高速動作は不可能となる（図２８参照）。このためＧａＮ系ＲＨＥＴ素子において、ベース層の膜厚は５ｎｍから５０ｎｍ程度の薄さが妥当ということになる。
【００１６】
第３にＧａＮ系材料を用いていることも欠点となる。ＧａＮ系材料を再現性良くエッチングを行うためにはドライエッチングによる手法しかなく、酸やアルカリといった液体によるエッチングは選択性にも再現性にも乏しいため使うことができない。
【００１７】
すなわち、ベース層への不純物ドーピングを多量には行えないこと、ベース層の膜厚が５ｎｍから５０ｎｍ程度の薄さなってくること、エッチング手法がドライエッチングしかないことの３つのことからＧａＮ系ＲＨＥＴ素子においては、単純にドライエッチングによって電極形成部を作り込むだけの方法ではその薄いベース層に接触抵抗を極力低くしつつ歩留まりよく電極を形成することは困難となる。
【００１８】
このことは液体による選択エッチングが可能であり、エッチングストップ層を設けることによって的確に任意の層でエッチングを止めることのできるＧａＡｓ系（例えばＧａＡｓ基板上でのＡｌＧａＡｓ系ＨＢＴやＩｎＧａＰ系ＨＢＴ）やＩｎＰ系（例えばＩｎＰ基板上でのＩｎＧａＡｓ系ＨＢＴ）では生じえない課題であって、ＧａＮ系トランジスタにおける特有の課題である。
【課題を解決するための手段】
【００１９】
前記目的を達成するため、特にベース層の電極取り出し部分、すなわち窒化ガリウム系結晶と金属との接触面の表面積を大きくすることによって、ベース電極の寄生抵抗を低減し、素子の高速化を実現している。具体的にはベース層迄でドライエッチングを一旦中止し、側面絶縁用のサイドウォールを利用して斜めにドライエッチングを施したのちに電極を形成することによってプロセスの全工程数を増やすことなくかつ寄生抵抗を増やすことなく薄いＧａＮ系ベース層から電極を取り出すことを可能とする。
【発明の効果】
【００２０】
以上説明したように本発明の効能はベース層まででドライエッチングを一旦中断し、サイドウォールを利用して斜め方向へのドライエッチングを施すことでＧａＮと金属との接触表面積を増加させ、歩留まり良くＧａＮ系ベース層から電極を取り出すことができるという利点を有している。
【発明を実施するための最良の形態】
【００２１】
本発明はＧａＮ系ＲＨＥＴ素子の作製上で重要な要素となるもので、ベース層における電極の引き出しに関するものであって、ＲＨＥＴ素子の本来持っている高速性を妨げることなく低抵抗のベース電極を形成することを目的とする。
【００２２】
以下、本発明の実施の形態を図を参照しながら説明する。
【００２３】
本発明の半導体素子を構成する半導体としては、GaN, AlN, InN,BN等の３-５族化合物半導体材料、AlGaN, InGaN等の３元混晶材料、および５族元素として砒素やリンを含む４元混晶材料を用いることができる。また本発明の半導体素子の基板として、上記化合物半導体により構成された半導体基板、およびこれと格子定数の近いサファイアやシリコンなどの基板、さらには絶縁性基板等を用いることができる。以下、具体的な例をあげて説明する。
【００２４】
（実施の形態１）
本発明の第１の実施形態においては、従来に比較して作製が容易でかつ歩留まりよくベース電極を引き出すことができるとともに寄生抵抗を大幅に低減することができるようになる。本実施形態の半導体素子の断面構造の一例を図１に示す。
【００２５】
ＧａＮ基板２００上に、ＡｌＧａＮ／ＧａＮ超格子による欠陥抑制層２０１、ｎ型ＧａＮコレクタ層（ｎ＝１０18ｃｍ-3、ｄ＝０．５μｍ）１０７、アンドープのＡｌＧａＮコレクタ障壁層１０６、ｎ型ＧａＮベース層（ｎ＝１０18ｃｍ-3）１０５、アンドープのＧａＮスペーサ層１０４、アンドープのＧａＮ量子井戸層１０９、アンドープのＡｌＮ障壁層１０３、ｎ型ＧａＮエミッタ層（キャリア濃度ｎ＝１０18ｃｍ-3、ｄ＝１μｍ）１０２、高濃度ｎ型ＧａＮエミッタ接触層（ｎ＝５×１０18ｃｍ-3、ｄ＝０．５μｍ）２０８を備えている。
【００２６】
ここでＡｌＮ障壁層１０３中にはアンドープのＧａＮ層１０９が設けられている。すなわち、上下一対のＡｌＮ障壁層１０３の間にＧａＮ量子井戸層１０９が挟まれている。
【００２７】
またエミッタ層１０２にはエミッタ電極１１２が設けられ、ベース層１０５およびコレクタ接触層１０８上はその一部が露出され、それぞれベース電極１１１およびコレクタ電極１１０が設けられている。
【００２８】
つぎに、本発明の素子の作製方法を図２から図２４を参照しながら説明する。ＧａＡｓ基板などの上に成長してＧａＡｓ基板を除去して作製したＧａＮ基板２００上に、ＭＯＶＰＥ法を用いて１０５０℃で膜厚がそれぞれ１０ｎｍのＡｌＧａＮとＧａＮの超格子構造を３０周期成長した欠陥低減層２０１とアンドープＧａＮ層を２μｍ成長し、その後Siをドーピングしてｎ型ＧａＮコレクタ層１０７を１μｍ成長したＧａＮ基板を使用した。成長速度は０．５ｈとして、表面状態がさざ波状になるようにした。
【００２９】
これらのＧａＮ基板をRF窒素プラズマソースを装備したＭＢＥ装置に導入して、ＨＥＴ用混晶のエピタキシャル成長を行う。III族元素およびSiは、いずれも固体ソースとして供給した。窒素原子は、窒素ガスをRF窒素プラズマセルを用いてクラッキングして供給した。プラズマの出力は３５０Ｗとし、３から２０ｃｃｍの窒素を供給した。成長温度はＧａＮ、ＡｌＮは７２０℃とし、Ｉｎ組成が３０％以上のＩｎＧａＮを成長する場合には６２０℃とした。ＧａＮ基板上を９５０℃の窒素雰囲気中でアニールして、表面平坦性を向上した後、ｎ型ＧａＮコレクタ層１０７を１μｍ成長して、トータルで２μｍとした。さらに継続してアンドープのＡｌＧａＮコレクタ障壁層１０６、ｎ型ＧａＮベース層１０５、アンドープのＧａＮスペーサ層１０４，アンドープのＧａＮ井戸層１１９，アンドープのＡｌＮ障壁層１０３、ｎ型ＧａＮエミッタ層１０２、高濃度ｎ型ＧａＮエミッタ接触層２０８を連続して成長した（図２参照）。
【００３０】
トランジスタ構造の作成方法を以下に示す。まず高濃度ｎ型ＧａＮエミッタ接触層２０８上にレジストパターニングとプラズマＣＶＤによるＳｉＯ2デポを用いて、５０μｍ□にドライエッチング用保護膜を形成する（図３参照）。次に塩素系ドライエッチングによってｎ型ＧａＮベース層１０５までを除去する（図４、図５参照）。このときのドライエッチングの条件はＣＨ4の流量を５ｓｃｃｍ、Ａｒ流量を７Ｓｃｃｍ、Ｈ2流量を１５ｓｃｃｍとし、ＥＣＲプラズマへの入力を２５０Ｗとして行った。ちなみにこのときのＧａＮのエッチングレートは１４ｎｍ／ｍｉｎであった。以下、ＧａＮ系材料に対するドライエッチングは全てこの条件で行った。このような条件でのドライエッチングであればＧａＮのエッチングレートは１４ｎｍ／ｍｉｎと遅いため、１０ｎｍ〜５０ｎｍ程度と薄いベース層の任意の位置で歩留まりよくエッチングを止めることが可能であった。
【００３１】
ここでｎ型ＧａＮベース層１０５を特殊形状にドライエッチングするため、再度プラズマＣＶＤによるＳｉＯ2デポを行い、ＳｉＯ2＜ＩＩ＞で試料表面を覆う（図６参照）。次にドライエッチングによって削り取られ、試料側面が露出している部分にポイイミド塗布と３２０℃１０分のキュアによってサイドウォールを形成し、側面におけるリーク電流の発生を抑制する（図７参照）。再びフォトリソ工程を行うので、試料表面にレジストを塗布し（図８参照）、露光（図９参照）、現像（図１０参照）の工程を経たのち、ｎ型ＧａＮベース層１０５上に蒸着したＳｉＯ2＜ＩＩ＞膜をバッファードふっ酸によって除去する（図１１参照）。ここでレジストを取り除いた後にドライエッチングを行うと（図１２参照）、ｎ型ＧａＮベース層１０５は残されたＳｉＯ2＜ＩＩ＞膜とサイドウォールによって特殊形状にエッチングされ、図１３に示すような形状に彫り込まれる。
【００３２】
ここでｎ型ＧａＮベース層１０５上と高濃度ｎ型ＧａＮエミッタ接触層２０８上とに残されているＳｉＯ2＜Ｉ＞膜とＳｉＯ2＜ＩＩ＞膜とをバッファードふっ酸によって除去し（図１４参照）、Ｔｉ／Ａｌ電極を蒸着する（図１５参照）。再々度プラズマＣＶＤによるＳｉＯ2デポを行い、ＳｉＯ2＜ＩＩＩ＞で試料表面を覆う（図１６参照）。ここでもフォトリソ工程を行うので、試料表面にレジストを塗布し（図１７参照）、露光、現像（図１８参照）の工程を経たのち、Ｔｉ／Ａｌ電極上に蒸着したＳｉＯ2＜ＩＩＩ＞膜をバッファードふっ酸によって除去する（図１９参照）。このときの露光はｎ型ＧａＮベース層１０５から下の層を２５０μｍ□にドライエッチングすることを想定して行う。ＳｉＯ2＜ＩＩＩ＞膜除去後、電極も除去し（図２０参照）、レジストも除去する（図２１参照）。このとき試料表面に残っているＳｉＯ２＜ＩＩＩ＞膜はコレクタ電極形成用時のドライエッチング工程における保護膜となる（図２２参照）。塩素系ドライエッチングによってｎ型ＧａＮコレクタ層１０７の任意の深さまで除去し（図２３参照）、Ｔｉ／Ａｌ電極をＥＢ法で蒸着してコレクタ電極１１０を形成し、試料表面に残っているＳｉＯ2＜ＩＩＩ＞膜をバッファードふっ酸によって除去することで（図２４参照）全工程が終了する。
【００３３】
以上説明した通り本発明の半導体素子は、ＧａＮ系化合物半導体を用いたＲＨＥＴに対し、ｎ型ＧａＮベース層１０５の任意深さまでで一旦ドライエッチングによるエビ層の除去を中断し、サイドウォールを活用した二段階ドライエッチングによって特殊形状に加工したベース層上に電極形成することで５〜５０ｎｍ程度の薄いベース層であっても歩留まり良くかつ寄生抵抗などの発生がないようにＧａＮ系ベース層から電極を取り出すことができる。
【００３４】
このことにより、高温動作が可能であることを特徴とするホットエレクトロントランジスタを実現できる。
【産業上の利用可能性】
【００３５】
以上説明したように本発明の効能はベース層まででドライエッチングを一旦中断し、サイドウォールを利用して斜め方向へのドライエッチングを施すことでＧａＮと金属との接触表面積を増加させ、歩留まり良くＧａＮ系ベース層から電極を取り出すことができるという利点を有している。このことにより、高温動作が可能であることを特徴とするホットエレクトロントランジスタを実現でき、１ＴＨｚ（テラヘルツ）を超す高周波領域で動作するトランジスタ素子が実現する。
【図面の簡単な説明】
【００３６】
【図１】第１の実施形態に係る半導体素子の構造図
【図２】第１の実施形態に係る半導体素子の製造方法工程順構造図
【図３】図２に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図４】図３に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図５】図４に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図６】図５に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図７】図６に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図８】図７に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図９】図８に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図１０】図９に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図１１】図１０に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図１２】図１１に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図１３】図１２に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図１４】図１３に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図１５】図１４に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図１６】図１５に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図１７】図１６に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図１８】図１７に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図１９】図１８に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図２０】図１９に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図２１】図２０に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図２２】図２１に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図２３】図２２に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図２４】図２３に続く第１の実施形態に係る半導体素子の製造方法工程順構造図
【図２５】第１の従来技術に係る半導体素子の構造および動作概念図
【図２６】第１の従来技術に係る放出電子のエネルギー分布を示す図
【図２７】第２の従来技術に係る半導体素子の構造図
【図２８】発明が解決しようとする課題に係るＧａＮ系ＲＨＥＴにおいて薄いベース層を必要とすることを示す図
【符号の説明】
【００３７】
２００  ＧａＮ基板
２０１  欠陥抑制層
２０８  高濃度ｎ型ＧａＮエミッタ接触層
１０２  エミッタ層
１０３  ＡｌＮ障壁層
１０４  ＧａＮスペーサ層
１０５  ｎ型ＧａＮベース層
１０６  ＡｌＧａＮコレクタ障壁層
１０７  ｎ型ＧａＮコレクタ層
１０８  コレクタ接触層
１０９  ＧａＮ量子井戸層
１１０  コレクタ電極
１１１  ベース電極
１１２  エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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