(57)【要約】【課題】  容量素子を構成する電極の微細化を実現すると共に、微細化された電極を備える容量素子の製造方法を提供する。【解決手段】  容量素子の製造方法は、半導体基板上に第１の導電膜を形成した後、第１の導電膜の上に第１の方向に延びるライン状の第１のマスクパターンを形成する。次に、第１のマスクパターンを用いて、第１の導電膜に対してエッチングを行なうことにより、導電膜パターンを形成する。次に、半導体基板上に、誘電体膜及び第２の導電膜を下から順に形成した後、第２の導電膜の上に第１の方向とは異なる第２の方向に延びるライン状の第２のマスクパターンを形成する。次に、第２のマスクパターンを用いて、第２の導電膜、誘電体膜及び導電膜パターンに対してエッチングを行なうことにより、容量下部電極、容量絶縁膜及び容量上部電極からなる容量素子を形成する。【選択図】  図１７
2005150339.tif 000002
【特許請求の範囲】
【請求項１】
基板上に導電膜を形成する工程と、
前記導電膜の上に、第１の方向に延びる第１のマスクパターンを形成する工程と、
前記第１のマスクパターンを用いて、前記導電膜に対してエッチングを行なうことにより、導電膜パターンを形成する工程と、
前記導電膜パターンの上に存在する前記第１のマスクパターンを除去する工程と、
前記基板及び前記導電膜パターンの上に、前記第１の方向とは異なる第２の方向に延びる第２のマスクパターンを形成する工程と、
前記第２のマスクパターンを用いて、前記導電膜パターンに対してエッチングを行なうことにより、電極を形成する工程とを備えることを特徴とする電極形成方法。
【請求項２】
前記導電膜は、金属材料を含んでいることを特徴とする請求項１に記載の電極形成方法。
【請求項３】
前記電極のアスペクト比は、１以上であることを特徴とする請求項１に記載の電極形成方法。
【請求項４】
基板上に第１の導電膜を形成する工程と、
前記第１の導電膜の上に、第１の方向に延びる第１のマスクパターンを形成する工程と、
前記第１のマスクパターンを用いて、前記第１の導電膜に対してエッチングを行なうことにより、導電膜パターンを形成する工程と、
前記導電膜パターンの上に存在する前記第１のマスクパターンを除去する工程と、
前記基板上に、前記導電膜パターンを覆うように、誘電体膜及び第２の導電膜を下から順に形成する工程と、
前記第２の導電膜の上に、前記第１の方向とは異なる第２の方向に延びる第２のマスクパターンを形成する工程と、
前記第２のマスクパターンを用いて、前記第２の導電膜、誘電体膜及び導電膜パターンに対してエッチングを行なうことにより、前記導電膜パターンよりなる容量下部電極、前記誘電体膜よりなる容量絶縁膜及び前記第２の導電膜よりなる容量上部電極からなる容量素子を形成する工程とを備えることを特徴とする容量素子の製造方法。
【請求項５】
前記第１の導電膜及び前記第２の導電膜のうち少なくとも１つは、金属材料を含んでいることを特徴とする請求項４に記載の容量素子の製造方法。
【請求項６】
所定の方向に並んで配置され且つ側面が前記所定の方向に延びる面上に位置する複数の容量下部電極と、
前記複数の容量下部電極の上に、前記所定の方向に延びるように形成された容量絶縁膜と、
前記容量絶縁膜の上に、前記所定の方向に延びるように形成された容量上部電極とを備え、
前記複数の容量下部電極の前記面上に位置する側面と、前記容量絶縁膜の前記所定の方向に延びる側面と、前記容量上部電極の前記所定の方向に延びる側面とは面一であることを特徴とする容量素子。
【請求項７】
前記容量下部電極及び前記容量上部電極のうち少なくとも１つは、白金又はイリジウムを含んでいることを特徴とする請求項６に記載の容量素子。
【請求項８】
前記容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体材料、チタン酸ジルコン鉛、チタン酸バリウムストロンチウム又は五酸化タンタルよりなることを特徴とする請求項６又は７に記載の容量素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体材料を用いた強誘電体膜又は高誘電体膜よりなる容量絶縁膜を有する容量素子及びその製造方法に関し、特に電極の形成方法に関する。
【背景技術】
【０００２】
強誘電体膜よりなる容量絶縁膜を有する強誘電体容量素子の開発において、プレーナ型構造を採用した1〜64kbit の小容量の強誘電体容量素子が量産され始めている。また、最近では、セルサイズを縮小する目的で、容量下部電極の直下に半導体基板と電気的に接続するコンタクトプラグが配置される構造を有するスタック型構造を採用した256kbit〜4Mbitの大容量の強誘電体容量素子が開発の中心となってきている。
【０００３】
一般に、強誘電体容量素子の微細化は基本CMOSに比べて遅れているが、この理由の１つとして、白金又はイリジウム等の貴金属材料よりなる電極と誘電体膜とに対する微細加工の困難性が挙げられる。従来は、１つのマスクを用いて、容量上部電極、容量絶縁膜及び容量下部電極に対して一括してエッチングを行なうことにより、別マスクでエッチングする場合に要求されるマスクの重ね合わせ余裕を見込む必要をなくして、セルの微細化を実現していた。このようにして、スタック型構造を有する強誘電体容量素子が形成されていた（例えば、特許文献１参照）。
【０００４】
以下、従来の容量素子を備える強誘電体メモリの構造について、図１８を参照しながら説明する。
【０００５】
図１８に示すように、半導体基板１００上には素子形成領域を区画する素子分離絶縁膜１０１が形成されている。素子分離形成領域の表面部にはｎ型不純物拡散層（リン）１０２及び１０３が形成されている。また、半導体基板１００上にはゲート絶縁膜１０４及びゲート電極１０５よりなるスイッチ用トランジスタが形成されている。尚、ゲート電極１０５はワード線となっている。また、半導体基板１００上には、スイッチ用トランジスタを覆うように第１の層間絶縁膜１０６が形成されている。
【０００６】
第１の層間絶縁膜１０６には、ｎ型不純物拡散層１０２と接続するビット線１０７が形成されている。尚、ビット線１０７の材料としては、金属のシリサイドと多結晶シリコンの積層膜が用いられている。第１の層間絶縁膜１０６及びビット線１０７の上には、第２の層間絶縁膜１０８が形成されており、該第２の層間絶縁膜１０８及び第１の層間絶縁膜１０６には、下端がｎ型不純物拡散層１０３と接続する多結晶シリコンよりなるメモリコンタクト１０９が形成されている。
【０００７】
第２の層間絶縁膜１０８及びメモリコンタクト１０９の上には、厚さが50nmである窒化チタンよりなる拡散防止層１１０及び厚さが200nm である白金膜よりなる容量下部電極１１１がスパッタ法によって下から順に形成されている。尚、拡散防止層１１０は、下地電極１１１及びメモリコンタクト１０９を構成する酸素の多結晶シリコンに対する拡散を防止する役割を有する。容量下部電極１１１の上には、強誘電体膜よりなる容量絶縁膜１１２が形成されている。尚、容量絶縁膜１１２は、反応性蒸着法により、厚さが約150nm であるチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ0.5Ｔｉ0.5）Ｏ3 ）よりなる薄膜を形成した後に、酸素雰囲気中で650 ℃で30秒間の熱処理によって結晶化している。容量絶縁膜１１２の上には、厚さが50nmである白金膜よりなる容量上部電極１１３がスパッタ法によって形成されている。
【０００８】
容量下部電極１１１、容量絶縁膜１１２及び容量上部電極１１３からなる容量素子の形成は、まず、スパッタエッチング法により、フォトレジストパターンが転写された350nm の膜厚を有するハードマスクを用いて容量上部電極１１３をパターンニングした後、ＣＦ4 とＡｒとの混合ガスを用いて容量絶縁膜１１２を加工する。その後、スパッタエッチング法により、容量下部電極１１１を加工することによって形成している。さらに、容量素子の形成の際に、容量下部電極１１０の側壁に白金系の突起状堆積物とその外周に強誘電体膜の構成元素よりなる堆積物が残存することを防止する目的で、エッチングが等方的に進行するようにドライエッチングの条件を調整し、断面加工形状が斜辺の基板に対する角度が７５°以下の台形になるように工夫されていた。
【特許文献１】特開平９−１６２３１１  （第５頁  図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の容量素子の製造においては、いわゆる残しマークのドットパターンを用いて容量素子を加工していたので、フォトレジストの密着性に必要な面積を確保しなければならないという制約があった。すなわち、ドットパターンではレジストが孤立するため、電極のサイズを微細化しようとすると、レジストと下地となる膜との密着面積が減少するので、エッチング時にレジストが剥離してパターン不良が生じることがあった。さらに、レジストと下地となる膜との相性又は形成しようとする電極の面積次第によっては、リソグラフィーの段階でレジストが剥離したり、倒壊することがあった。
【００１０】
また、一般的に、ドットパターンとラインパターンとを比較した場合、ラインパターンは１次元の光の影響だけを考慮すれば足りるのに対して、ドットパターンは２次元の光の影響を考慮する必要があることから、ドットパターンを用いる場合はラインパターンを用いる場合に比べて解像度が低く、さらに、ドットパターンを用いる場合はラインパターンを用いる場合に比べて焦点深度が小さい。すなわち、容量素子の微細加工において、ドットパターンはラインパターンに比べて不利である。
【００１１】
前記に鑑み、本発明の目的は、電極に用いる材料及び電極面積に依存することなく、スタック型構造を有する誘電体キャパシタの微細化を促進することである。
【課題を解決するための手段】
【００１２】
前記の課題を解決するために、本発明に係る電極形成方法は、基板上に導電膜を形成する工程と、導電膜の上に、第１の方向に延びる第１のマスクパターンを形成する工程と、第１のマスクパターンを用いて、導電膜に対してエッチングを行なうことにより、導電膜パターンを形成する工程と、導電膜パターンの上に存在する第１のマスクパターンを除去する工程と、基板及び導電膜パターンの上に、第１の方向とは異なる第２の方向に延びる第２のマスクパターンを形成する工程と、第２のマスクパターンを用いて、導電膜パターンに対してエッチングを行なうことにより、電極を形成する工程とを備えることを特徴とする。
【００１３】
本発明に係る電極形成方法によると、第１の方向に延びる第１のマスクパターンを用いて導電膜パターンを形成した後、第２の方向に延びる第２のマスクパターンを用いて第１の方向と第２の方向とが交差する位置に電極を形成するため、レジストと下地となる膜との密着面積を十分に確保できるので、微細化された電極を形成する際のリソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止することができる。このため、パターン不良が発生しないので、微細な容量素子を形成することができる。また、第１又は第２の方向に延びるマスクパターンは、ドット状のパターンを用いる場合に比べて、解像度及び焦点深度において優れているので、電極の微細加工を促進することができる。
【００１４】
本発明に係る電極形成方法において、導電膜は、金属材料を含んでいる場合であってもよい。これは、本発明の電極形成方法では、リソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止してパターン不良を発生させないので、ハレーション等が発生することによりパターン不良を招きやすい材料である金属膜であっても電極として積極的に用いることができる。
【００１５】
本発明に係る電極形成方法において、電極のアスペクト比は１以上である場合であってもよい。これは、本発明の電極形成方法では、リソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止してパターン不良を発生させないので、高いアスペクト比を有する電極の微細化を容易に実現することができる。
【００１６】
本発明に係る容量素子の製造方法は、基板上に第１の導電膜を形成する工程と、第１の導電膜の上に、第１の方向に延びる第１のマスクパターンを形成する工程と、第１のマスクパターンを用いて、第１の導電膜に対してエッチングを行なうことにより、導電膜パターンを形成する工程と、導電膜パターンの上に存在する第１のマスクパターンを除去する工程と、基板上に、導電膜パターンを覆うように、誘電体膜及び第２の導電膜を下から順に形成する工程と、第２の導電膜の上に、第１の方向とは異なる第２の方向に延びる第２のマスクパターンを形成する工程と、第２のマスクパターンを用いて、第２の導電膜、誘電体膜及び導電膜パターンに対してエッチングを行なうことにより、導電膜パターンよりなる容量下部電極、誘電体膜よりなる容量絶縁膜及び第２の導電膜よりなる容量上部電極からなる容量素子を形成する工程とを備えることを特徴とする。
【００１７】
本発明に係る容量素子の製造方法によると、第１の方向に延びる第１のマスクパターンを用いて導電膜パターンを形成した後、第２の方向に延びる第２のマスクパターンを用いて第１の方向と第２の方向とが交差する位置に容量下部電極を有する容量素子を形成するため、レジストと下地となる膜との密着面積を十分に確保できるので、微細化された容量素子を形成する際のリソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止することができる。このため、パターン不良が発生しないので、微細な容量素子を形成することができる。また、第２のマスクパターンを用いて、第２の導電膜、誘電体膜及び導電膜パターンに対してエッチングを行なうことにより、容量素子を自己整合的に形成することができる。さらに、第１又は第２の方向に延びるマスクパターンは、ドット状のパターンを用いる場合に比べて、解像度及び焦点深度において優れているので、容量素子の微細加工を促進することができる。
【００１８】
本発明に係る容量素子の形成方法において、第１の導電膜及び第２の導電膜のうち少なくとも１つは、金属材料を含んでいる場合であってもよい。これは、本発明の容量素子の製造方法では、リソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止してパターン不良を発生させないため、ハレーション等が発生することによりパターン不良を招きやすい材料である金属膜であっても容量上部電極又は容量下部電極として積極的に用いることができるので、例えば、誘電体膜の結晶配向に有利な金属膜である白金膜等を用いることができる。
【００１９】
本発明に係る容量素子は、所定の方向に並んで配置され且つ側面が所定の方向に延びる面上に位置する複数の容量下部電極と、複数の容量下部電極の上に、所定の方向に延びるように形成された容量絶縁膜と、容量絶縁膜の上に、所定の方向に延びるように形成された容量上部電極とを備え、複数の容量下部電極の面上に位置する側面と、容量絶縁膜の所定の方向に延びる側面と、容量上部電極の所定の方向に延びる側面とは面一であることを特徴とする。
【００２０】
本発明に係る容量素子によると、容量素子の側面形状を自己整合的に形成することが可能になるため、容量素子の微細化が可能になると共に、容量下部電極容量規定型の容量素子において、セルの微細化を促進することができる。
【００２１】
本発明に係る容量素子において、容量下部電極及び容量上部電極のうち少なくとも１つは、白金又はイリジウムを含んでいる場合であってもよい。これは、本発明の容量素子を製造する際には、リソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止してパターン不良を発生させないため、ハレーション等が発生することによりパターン不良を招きやすい材料である金属膜であっても容量上部電極又は容量下部電極として積極的に用いることができるので、例えば、誘電体膜の結晶配向に有利な金属膜である白金膜等を用いることができる。
【００２２】
本発明に係る容量素子において、容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体材料、チタン酸ジルコン鉛、チタン酸バリウムストロンチウム又は五酸化タンタルよりなる場合であってもよい。これは、本発明の容量素子を製造する際には、リソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止してパターン不良を発生させないので、加工が困難性な材料を容量絶縁膜に用いることができる。
【発明の効果】
【００２３】
以上のように、本発明に係る容量素子及びその製造方法によると、第１の方向に延びる第１のマスクパターンを用いて導電膜パターンを形成した後、第２の方向に延びる第２のマスクパターンを用いて第１の方向と第２の方向とが交差する位置に容量絶縁膜及び容量上部電極を形成するため、レジストと下地となる膜との密着面積を十分に確保できるので、微細化された容量素子を形成する際のリソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止することができる。このため、パターン不良が発生しないので、微細な容量素子を形成することができる。また、第２のマスクパターンを用いて、第２の導電膜、誘電体膜及び導電膜パターンに対してエッチングを行なうことにより、容量素子を自己整合的に形成することができる。さらに、第１又は第２の方向に延びるマスクパターンは、ドット状のパターンを用いる場合に比べて、解像度及び焦点深度において優れているので、容量素子の微細加工を促進することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００２５】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る電極形成方法について、図１(a) 及び(b) 、図２(a) 及び(b) 、図３(a) 及び(b) 、図４(a) 及び(b) 、並びに図５(a) 及び(b) を参照しながら説明する。尚、図１(a) 〜図５(a) は電極形成方法を示す一連の工程断面図であり、図１(b) 〜図５(b) は電極形成方法を示す一連の工程平面図である。また、図１(a) 、図２(a) 、図３(a) 、図４(a) 、及び図５(a) は、それぞれ、図１(b)のIa-Ia 線、図２(b)のIIa-IIa 線、図３(b)のIIIa-IIIa 線、図４(b)のIVa-IVa 線、及び図５(b)のVa-Va 線の断面図を示している。
【００２６】
まず、図１(a) 及び(b) に示すように、半導体基板１上に、膜厚が50〜200 nmである白金膜よりなる導電膜２を成膜する。
【００２７】
次に、図２(a) 及び(b) に示すように、導電膜２の上に、所望のマスクを用いて、フォトレジストよりなり、第１の方向へ延びるライン状の第１のマスクパターン３を形成する。
【００２８】
このように、第１のマスクパターン３としてライン状のマスクパターンを用いることにより、従来例のドット状のマスクパターンを用いる場合に比べて、同一のリソグラフィー技術において、より細いパターンを解像することができると共に焦点深度に優れることができる。さらに、ライン状のマスクパターンを用いることにより、従来例のドット状のマスクパターンを用いる場合に比べて、導電膜２に対する第１のマスクパターン３の密着面積を十分に確保することができる。したがって、電極の微細化を実現するためには、ライン状のマスクパターンを用いると有利である。
【００２９】
次に、図３(a) 及び(b) に示すように、第１のマスクパターン３を用いて、導電膜２に対してエッチングを行なうことにより、第１の方向に延びる導電膜パターン４を形成する。その後、導電膜パターン４の上に存在している第１のマスクパターン３を除去する。
【００３０】
次に、図４(a) 及び(b) に示すように、第１のマスクパターン３が延びる第１の方向と直交する第２の方向に延びる、ライン状のフォトレジストよりなる第２のマスクパターン５を形成する。
【００３１】
このように、第２のマスクパターン５としてライン状のマスクパターンを用いることにより、ライン状の第１のマスクパターン３と同様に、解像度及び焦点深度に優れると共に、導電膜パターン４に対する第２のマスクパターン５の密着面積を十分に確保することができる。したがって、電極の微細化を実現するためには、ライン状のマスクパターンを用いると有利である。
【００３２】
次に、図５(a) 及び(b) に示すように、第２のマスクパターン５を用いて、導電膜パターン４に対してエッチングを行なうことにより、第１の方向と第２の方向とが公差する位置に電極６を形成する。その後、電極６の上に残存している第２のマスクパターン５を除去する。
【００３３】
以上のように、本発明の第１の実施形態に係る電極形成方法によると、第１の方向に延びるライン状の第１のマスクパターン３を用いて導電膜パターン４を形成した後、第２の方向に延びるライン状の第２のマスクパターン５を用いて第１の方向と第２の方向とが交差する位置に電極６を形成するので、第１のマスクパターン３の導電膜２に対する密着面積、及び第２のマスクパターン５の導電膜パターン６に対する密着面積を十分に確保することができる。したがって、微細化された電極６を形成する際のリソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止することができるため、第１及び第２のマスクパターン３及び５のパターン不良が発生しないので、微細な容量素子を形成することができる。また、ライン状である第１及び第２のマスクパターン３及び５は、ドット状のマスクパターンを用いる場合に比べて、解像度及び焦点深度において優れているので、電極６の微細加工を促進することができる。
【００３４】
尚、本発明の第１の実施形態においては、第１のマスクパターン３及び第２のマスクパターン５は共に、複数の電極６を含むライン状のマスクパターンを用いたが、必ずしもライン状である必要はなく、マスクパターンと下地となる膜との密着性が確保できる程度の面積を有するマスクパターンであれば、ライン状ではないマスクパターンであってもかまわない。
【００３５】
また、本発明の第１の実施形態においては、第１のマスクパターン３と第２のマスクパターン５とが直交されるように配置したが、第１のマスクパターン３が延びる第１の方向と第２のマスクパターン５が延びる第２の方向とが交差すれば、電極は交差する位置に形成することができるので、第１のマスクパターン３が延びる第１の方向と第２のマスクパターン５が延びる第２の方向とが直交する必要はなく、第１の方向と第２の方向とが平行にならないように、第１のマスクパターン３及び第２のマスクパターン５を配置すればよい。
【００３６】
また、本発明の第１の実施形態においては、導電膜２の材料が白金である場合について説明したが、白金、イリジウム及びルテニウム等に代表される材料は、ハレーション等を発生しやすいため、これらの材料よりなる電極の微細化にとって困難な材料である。しかしながら、本発明の第１の実施形態に係る電極形成方法では、リソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止してマスクパターンのパターン不良を発生させないので、白金、イリジウム又はルテニウム等の材料である金属膜を電極として積極的に用いることができる。
【００３７】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る電極形成方法について、図６(a) 及び(b) 、図７(a) 及び(b) 、図８(a) 及び(b) 、図９(a) 及び(b) 、図１０(a) 及び(b) 、並びに図１１(a) 及び(b) を参照しながら説明する。尚、図６(a) 〜図１１(a) は電極形成方法を示す一連の工程断面図であり、図６(b) 〜図１１(b) は電極形成方法を示す一連の工程平面図である。また、図６(a) 、図７(a) 、図８(a) 、図９(a) 、図１０(a) 、及び図１１(a) は、それぞれ、図６(b)のVIa-VIa 線、図７(b)のVIIa-VIIa 線、図８(b)のVIIIa-VIIIa 線、図９(b)のIXa-IXa 線、図１０(b)のXa-Xa 線、及び図１１(b)のXIa-XIa 線の断面図を示している。
【００３８】
まず、図６(a) 及び(b) に示すように、半導体基板１０上に、膜厚が20nmである窒化チタン膜及び膜厚が500nm である白金膜が下から順に積層された積層導電膜１１を成膜する。
【００３９】
次に、図７(a) 及び(b) に示すように、積層導電膜１１の上に、所望のマスクを用いて、フォトレジストよりなり、線幅が0.25μｍであって且つ第１の方向に延びる第１のマスクパターン１２を形成する。
【００４０】
次に、図８(a) 及び(b) に示すように、第１のマスクパターン１２をマスクに用いて、積層導電膜１１に対してエッチングを行なうことにより、第１の方向に延びる積層導電膜パターン１３を形成する。その後、積層導電膜パターン１３の上に存在している第１のマスクパターン１２を除去する。
【００４１】
次に、図９(a) 及び(b) に示すように、積層導電膜パターン１３の上に、フォトレジストよりなり、線幅が0.25μｍであって且つ第１のマスクパターン１２が延びる第１の方向と直交する第２の方向に延びる第２のマスクパターンスク１４を形成する。
【００４２】
次に、図１０(a) 及び(b) に示すように、第２のマスクパターン１４をマスクに用いて、積層導電膜パターン１３に対してエッチングを行なうことにより、第１の方向と第２の方向とが交差する位置に電極１５を形成する。その後、電極１５の上に存在している第２のマスクパターン１４を除去する。
【００４３】
このようにして形成された電極１５は、底面積が0.25×0.25μｍ2 であって高さが520nmである微細な形状を実現している。また、電極１５は２以上のアスペクト比を実現している。
【００４４】
このように微細な形状を有する電極１５は、立体スタック型の容量素子において、ピラー形状の下部電極として用いることができる。尚、この場合、通常の一連の工程では、容量下部電極としての電極１５を形成した後に、ＣＶＤ法によって電極１５の上に誘電体膜を形成し、さらに、スパッタ又はＣＶＤ法等によって誘電体膜の上に容量上部電極を形成することにより、立体スタック型の構造を有する誘電体キャパシタを形成することができる。
【００４５】
以上のように、本発明の第２の実施形態に係る電極形成方法によると、第１の方向に延びるライン状の第１のマスクパターン１２を用いて積層導電膜パターン１３を形成した後、第２の方向に延びるライン状の第２のマスクパターン１４を用いて第１の方向と第２の方向とが交差する位置に電極１５を形成するので、第１のマスクパターン１２の積層導電膜１１に対する密着面積、及び第２のマスクパターン１４の積層導電膜パターン１３に対する密着面積を十分に確保することができる。したがって、微細化された電極１５を形成する際のリソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止することができるため、第１及び第２のマスクパターン１２及び１４のパターン不良が発生しないので、微細な容量素子を形成することができる。また、ライン状である第１及び第２のマスクパターン１２及び１４は、ドット状のパターンを用いる場合に比べて、解像度及び焦点深度において優れているので、電極１５の微細加工を促進することができる。
【００４６】
また、本発明の第２の実施形態に係る電極形成方法によると、第１のマスクパターン１２及び第２のマスクパターン１４を順に用いて、膜厚が20nm である窒化チタン膜及び膜厚が500nm である白金膜が下から順に積層された積層導電膜１１から積層導電膜パターン１３を形成した後、該積層導電膜パターン１３からアスペクト比が２以上の電極１５を形成することができる。このように、本発明の第２の実施形態に係る電極形成方法によると、アスペクト比が１以上であって微細な電極１５を容易に形成することができる。
【００４７】
尚、本発明の第２の実施形態においては、第１のマスクパターン１２及び第２のマスクパターン１４は共に複数の電極１５を含むライン状のマスクパターンを用いたが、必ずしもライン状である必要はなく、マスクパターンと下地となる膜との密着性が確保できる程度の面積を有するマスクパターンであれば、ライン状ではないマスクパターンであってもかまわない。
【００４８】
また、本発明の第２の実施形態においては、第１のマスクパターン１２と第２のマスクパターン１４とが直交されるように配置したが、第１のマスクパターン１２が延びる第１の方向と第２のマスクパターン１４が延びる第２の方向とが交差すれば、電極１５を交差する位置に形成することができるので、第１のマスクパターン１２が延びる第１の方向と第２のマスクパターン１４が延びる第２の方向とが直交する必要はなく、第１の方向と第２の方向とが平行にならないように、第１のマスクパターン１４及び第２のマスクパターン１４を配置すればよい。
【００４９】
また、本発明の第２の実施形態におていは、積層導電膜１１に白金が材料として含まれる場合について説明したが、白金、イリジウム及びルテニウム等に代表される材料は、ハレーション等を発生しやすいため、これらの材料よりなる電極の微細化にとっては困難な材料である。しかしながら、本発明の第２の実施形態に係る電極形成方法では、リソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止してマスクパターンのパターン不良を発生させないので、白金、イリジウム又はルテニウム等の材料である金属膜を電極として積極的に用いることができる。
【００５０】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る容量素子の製造方法について、図１１(a) 及び(b) 、図１２(a) 及び(b) 、図１３(a) 及び(b) 、図１４(a) 及び(b) 、図１５(a) 及び(b) 、並びに図１６(a) 及び(b) を参照しながら説明する。尚、図１１(a) 〜図１６(a) は容量素子の製造方法を示す一連の工程断面図であり、図１１(b) 〜図１６(b) は容量素子の製造方法を示す一連の工程平面図である。また、図１１(a) 、図１２(a) 、図１３(a) 、図１４(a) 、図１５(a) 、及び図１６(a) は、それぞれ、図１１(b)のXIa-XIa 線、図１２(b)のXIIa-XIIa 線、図１３(b)のXIIIa-XIIIa 線、図１４(b)のXIVa-XIVa 線、図１５(b)のXVa-XVa 線、及び図１６(b)のXVIa-XVIa 線の断面図を示している。
【００５１】
まず、図１１(a) 及び(b) に示すように、半導体基板２０上に、膜厚が300〜800nmであるシリコン酸化膜よりなる第１の絶縁膜２１を形成する。次に、第１の絶縁膜２１に、該第１の絶縁膜２１を貫通して延びると共に半導体基板２０の活性領域（図示せず）と連結するタングステン膜又はポリシリコン膜が充填されてなるコンタクトプラグ２２を形成する。次に、第１の絶縁膜２１及びコンタクトプラグ２２の上に、第１の導電膜２３を成膜する。第１の導電膜２３は、後述する誘電体膜を結晶化する際に酸化されることを防止すると共にイリジウム又はイリジウムオキサイドを含み且つ膜厚が50〜300nm である酸化防止膜と、容量素子の下部電極となる膜厚が50〜200nm である白金膜との積層構造を有している。
【００５２】
次に、図１２(a) 及び(b) に示すように、第１の導電膜２３の上に、所望のマスクを用いて、フォトレジストよりなり、第１の方向に延びる第１のマスクパターン２４を形成する。
【００５３】
次に、図１３(a) 及び(b) に示すように、第１のマスクパターン２４を用いて、第１の導電膜２３に対してエッチングを行なうことにより、第１の導電膜パターン２５を形成する。その後、第１の導電膜パターン２５の上に存在している第１のマスクパターン２４を除去する。
【００５４】
次に、図１４(a) 及び(b) に示すように、第１の絶縁膜２１の上に、第１の導電膜パターン２５の周囲を埋め込むように、ＣＭＰ又はエッチバックを用いて、シリコン酸化膜よりなる第２の絶縁膜２６を形成する。次に、第１の導電膜パターン２５及び第２の絶縁膜２６の上に、誘電体膜２７及び第２の導電膜２８を下から順に形成する。
【００５５】
次に、図１５(a) 及び(b) に示すように、第２の絶縁膜２６の上に、所望のマスクを用いて、フォトレジストよりなり、第１のマスクパターン２４が延びる第１の方向と直交する第２の方向に延びる第２のマスクパターン２９を形成する。
【００５６】
次に、図１６(a) 及び(b) に示すように、第２のマスクパターン２９を用いて、第２の導電膜２８、誘電体膜２７及び第１の導電膜パターン２５をエッチングすることにより、第２の導電膜２８よりなる容量上部電極２８ａ、誘電体膜２７よりなる容量絶縁膜２７ａ、及び第１の導電膜パターン２５よりなる容量下部電極２５ａからなる容量素子を形成する。その後、容量下部電極２８ａの上に残存している第２のマスクパターン２９を除去する。
【００５７】
以上のように、本発明の第３の実施形態に係る電極形成方法によると、第１の方向に延びるライン状の第１のマスクパターン２４を用いて第１の導電膜パターン２５を形成した後、第２の方向に延びるライン状の第２のマスクパターン２９を用いて第１の方向と第２の方向とが交差する位置に下部電極２５を有する容量素子を形成するため、第１のマスクパターン２４の第１の導電膜２３に対する密着面積、及び第２のマスクパターン２９の第２の導電膜２８に対する密着面積を十分に確保することができる。したがって、微細化された容量素子を形成する際のリソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止することができるため、第１及び第２のマスクパターン２４及び２９のパターン不良が発生しないので、微細な容量素子を形成することができる。また、ライン状である第１及び第２のマスクパターン２４及び２９は、ドット状のパターンを用いる場合に比べて、解像度及び焦点深度において優れているので、容量素子の微細加工を促進することができる。
【００５８】
また、本発明の第３の実施形態に係る電極形成方法によると、第２のマスクパターン２９を用いて、第２の導電膜２８、誘電体膜２７及び第１の導電膜パターン２５に対してエッチングを行なうので、容量素子を自己整合的に形成することができる。
【００５９】
尚、本発明の第３の実施形態においては、第１のマスクパターン２４及び第２のマスクパターン２９は共に、複数の容量下部電極２５ａを含むライン状のマスクパターンを用いたが、マスクパターンと下地となる膜との密着性が確保できる程度の面積を有するマスクパターンであれば、ライン状ではないマスクパターンであってもかまわない。
【００６０】
また、本発明の第３の実施形態においては、第１のマスクパターン２４と第２のマスクパターン２９とが直交されるように配置したが、第１のマスクパターン２４が延びる第１の方向と第２のマスクパターン２９が延びる第２の方向とが交差すれば、容量下部電極２５ａを交差する位置に形成することができるので、第１のマスクパターン２４が延びる第１の方向と第２のマスクパターン２９が延びる第２の方向とが直交する必要はなく、第１の方向と第２の方向とが平行にならないように、第１のマスクパターン２４及び第２のマスクパターン２９を配置すればよい。
【００６１】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る容量素子について、図１７(a) 〜(c) を参照しながら説明する。
【００６２】
図１７(a) 及び(b) は、本発明の第４の実施形態に係る容量素子の構造を示す断面図であり、図１７(c) は、本発明の第４の実施形態に係る容量素子の構造を示す平面図である。尚、図１７(a) は、図１７(c) におけるXIIa-XIIa 線の断面図であり、図１７(b) は、図１７(c) におけるXIIb-XIIb 線の断面図である。また、第４の実施形態に係る容量素子は、前述の第３の実施形態に係る容量素子の製造方法を用いて形成することができるので、第３の実施形態に係る容量素子の構造において対応する部分は同一の符号を用いている。
【００６３】
図１７(a) 〜(c) に示すように、半導体基板２０上には、膜厚が300〜800nmであるシリコン酸化膜よりなる第１の絶縁膜２１が形成されている。第１の絶縁膜２１には、該第１の絶縁膜２１を貫通して延びると共に半導体基板２０の活性領域（図示せず）と連結するタングステン膜又はポリシリコン膜よりなるコンタクトプラグ２２が形成されている。第１の絶縁膜２１の上には、コンタクトプラグ２２の上端と接続する容量下部電極２５ａが形成されている。容量下部電極２５ａは、後述する誘電体膜２７ａを結晶化する際に酸化されることを防止すると共にイリジウム又はイリジウムオキサイドを含み且つ膜厚が50〜300nmである酸素バリア膜と、膜厚が50〜200nmである白金膜とが下から順に積層された積層構造を有している。
【００６４】
第１の絶縁膜２１及びコンタクトプラグ２２の上には、容量下部電極２５ａの周囲を埋め込むように、誘電体膜として膜厚が5〜100nmであるＳＢＴ膜よりなる容量絶縁膜２７ａ、及び膜厚が5〜100nmである白金膜よりなる容量上部電極２８ａが形成されている。
【００６５】
以上のように、本発明の第４の実施形態に係る容量素子は、図１７(c) に示す矢印XIIb方向に並んで配置され且つ側面が矢印XIIb方向に延びる面上に位置する複数の容量下部電極２５ａと、複数の容量下部電極２５ａの上に、矢印XIIb方向に延びるように形成された容量絶縁膜２７ａと、容量絶縁膜２７ａの上に矢印XIIb方向に延びるように形成された容量上部電極２８ａとを備えている。すなわち、複数の容量下部電極２５ａの面上に位置する側面と、容量絶縁膜２７ａの矢印XIIb方向に延びる側面と、容量上部電極２８ａの矢印XIIb方向に延びる側面とは面一となっている。また、容量素子を矢印XIIb方向から見ると、マスク合わせ余裕の必要がないので、１つのマスクを用いてエッチングを一括して行なう場合に得られる構造と同じ構造を有する容量素子を実現することができる。これにより、容量素子の側面形状を自己整合的に形成することが可能になるため、容量素子の微細化を可能にすると共に、下部電極容量規定型の容量素子において、セルの微細化を促進することができる。
【００６６】
ところで、従来の下部電極容量規定型の容量素子においては、容量下部電極を誘電体膜及び容量上部電極によって被覆する必要があったので、マスク合わせ余裕が必要であった。さらに、マスク合わせ次第では、容量下部電極に対する誘電体膜又は容量上部電極のはみだし量が左右非対象となるため、容量下部電極と容量上部電極との間に発生する電気力線が非対称性となるので、容量素子同士の特性差又は特性のばらつきの要因となることがあった。
【００６７】
しかしながら、第４の実施形態に係る容量素子の構造であれば、容量素子を自己整合的に形成することができるので、電極の微細化を可能にすると共に、下部電極容量規定型の容量素子において、セルの微細化を促進することができる。
【００６８】
また、本発明の第４の実施形態においては、容量絶縁膜２７ａ及び容量上部電極２８ａは共に、複数の容量下部電極２５ａを含むライン状に形成しているが、必ずしもライン状に形成しなくてもかまわない。また、容量下部電極２５ａの平面形状は方形の場合について説明したが、容量下部電極２５ａと容量絶縁膜２７ａ及び容量上部電極２８ａとが重なる部分に容量素子が形成されればよいので、容量下部電極２５ａの平面形状が方形でなくてもかまわない。
【産業上の利用可能性】
【００６９】
本発明に係る容量素子及びその製造方法では、第１の方向に延びる第１のマスクパターンと、第１の方向とは異なる第２の方向に延びる第２のマスクパターンを用いて、容量素子を構成する電極を加工することにより、微細化された容量素子を形成する際のリソグラフィー時及びエッチング時のレジスト剥離及び倒壊を防止して第１及び第２のマスクパターンにおけるパターン不良又は消失を防止することができる。したがって、強誘電体膜又は高誘電体膜等の誘電体材料を容量絶縁膜に用いた強誘電量素子の製造に有効である。
【図面の簡単な説明】
【００７０】
【図１】(a) は本発明の第１の実施形態に係る電極形成方法を示す工程断面図であり、(b) は本発明の第１の実施形態に係る電極形成方法を示す工程平面図である。
【図２】(a) は本発明の第１の実施形態に係る電極形成方法を示す工程断面図であり、(b) は本発明の第１の実施形態に係る電極形成方法を示す工程平面図である。
【図３】(a) は本発明の第１の実施形態に係る電極形成方法を示す工程断面図であり、(b) は本発明の第１の実施形態に係る電極形成方法を示す工程平面図である。
【図４】(a) は本発明の第１の実施形態に係る電極形成方法を示す工程断面図であり、(b) は本発明の第１の実施形態に係る電極形成方法を示す工程平面図である。
【図５】(a) は本発明の第１の実施形態に係る電極形成方法を示す工程断面図であり、(b) は本発明の第１の実施形態に係る電極形成方法を示す工程平面図である。
【図６】(a) は本発明の第２の実施形態に係る電極形成方法を示す工程断面図であり、(b) は本発明の第２の実施形態に係る電極形成方法を示す工程平面図である。
【図７】(a) は本発明の第２の実施形態に係る電極形成方法を示す工程断面図であり、(b) は本発明の第２の実施形態に係る電極形成方法を示す工程平面図である。
【図８】(a) は本発明の第２の実施形態に係る電極形成方法を示す工程断面図であり、(b) は本発明の第２の実施形態に係る電極形成方法を示す工程平面図である。
【図９】(a) は本発明の第２の実施形態に係る電極形成方法を示す工程断面図であり、(b) は本発明の第２の実施形態に係る電極形成方法を示す工程平面図である。
【図１０】(a) は本発明の第２の実施形態に係る電極形成方法を示す工程断面図であり、(b) は本発明の第２の実施形態に係る電極形成方法を示す工程平面図である。
【図１１】(a) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程断面図であり、(b) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程平面図である。
【図１２】(a) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程断面図であり、(b) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程平面図である。
【図１３】(a) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程断面図であり、(b) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程平面図である。
【図１４】(a) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程断面図であり、(b) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程平面図である。
【図１５】(a) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程断面図であり、(b) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程平面図である。
【図１６】(a) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程断面図であり、(b) は本発明の第３の実施形態に係る容量素子の製造方法を示す工程平面図である。
【図１７】(a) 及び(b) は本発明の第４の実施形態に係る容量素子の構造を示す断面図であり、(c) は本発明の第４の実施形態に係る容量素子の構造を示す平面図である。
【図１８】従来の容量素子の構造を示す断面図である。
【符号の説明】
【００７１】
１、１０、２０      半導体基板
２                  導電膜
３、１２、２４      第１のマスクパターン
４                  導電膜パターン
５、１４            第２のマスクパターン
６、１５            電極
１１                積層導電膜
１３                積層導電膜パターン
２１                第１の絶縁膜
２２                コンタクトプラグ
２３                第１の導電膜
２５                第１の導電膜パターン
２５ａ              容量下部電極
２６                第２の絶縁膜
２７                容量絶縁膜
２７ａ              容量絶縁膜
２８                第２の導電膜
２８ａ              容量上部電極
【図１】
2005150339.tif 000003
【図２】
2005150339.tif 000004
【図３】
2005150339.tif 000005
【図４】
2005150339.tif 000006
【図５】
2005150339.tif 000007
【図６】
2005150339.tif 000008
【図７】
2005150339.tif 000009
【図８】
2005150339.tif 000010
【図９】
2005150339.tif 000011
【図１０】
2005150339.tif 000012
【図１１】
2005150339.tif 000013
【図１２】
2005150339.tif 000014
【図１３】
2005150339.tif 000015
【図１４】
2005150339.tif 000016
【図１５】
2005150339.tif 000017
【図１６】
2005150339.tif 000018
【図１７】
2005150339.tif 000019
【図１８】
2005150339.tif 000020