(57)【要約】【課題】同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）回路に好適な配線及び構造を提供する。【解決手段】三つの金属層は蒸着され、パターンされて順にＳＤＲＡＭのメモリアレイ部分に積層される。相対的に幅の広いパワーコンダクタは第３金属層上でラウティングされて、第１及び第２金属層上でパワーコンダクタの大きさを減少させたり、場合によっては除去させたりする。したがって、相対的に幅の広いパワーコンダクタはメモリアレイにもっとも安定したパワーを供給し、また、付加的な、及び／又は、もっと幅広く離隔された信号コンダクタをラウティングさせるために、第１及び／または第２金属上で空間をある程度自由にさせる。【選択図】  図６
2005347754.tif 000002
【特許請求の範囲】
【請求項１】
サブメモリセルアレイをそれぞれ含む繰り返されたロウ／コラムパターンのセルブロック、並びに、前記サブメモリセルアレイと係わるセンス増幅部及びサブワードライン駆動部を含むメモリセルアレイと、
前記メモリセルアレイ上に配置されて複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、
絶縁層中の一絶縁層内のホールがラインとの電気接触を確立するために提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、
前記第１のパターンされた金属層ラインは、
ロウ方向に配列され、セルブロック内の複数のセンス増幅部にそれぞれ結合される複数の実質的に平行なローカル入／出力（Ｉ／Ｏ）ラインと、
前記ローカルＩ／Ｏラインに実質的に平行に配置され、メモリセルアレイパワーを供給する複数の第１パワーラインと、
前記ローカルＩ／０ラインに実質的に平行に配置され、ロウ方向に配列されたセルブロック内の複数のサブワードライン駆動部にそれぞれが接続される複数のメインワードラインと、を含み、
前記第２のパターニングされた金属層ラインは、セルブロック内の入／出力ゲートにそれぞれが接続される複数の実質的に平行したコラム選択ラインを含み、
前記第３のパターンニングされた金属層ラインは、複数の第３パワーラインを含み、メモリセルアレイパワーを供給し、
前記第２及び第３のパターニングされた金属層中の少なくとも一つの金属層内のラインは、前記コラム選択ラインと実質的に平行に配置された複数のグローバルＩ／Ｏラインをさらに含み、各グローバルＩ／Ｏラインは、前記複数のセルブロックに接続されて前記複数のローカルＩ／Ｏラインを選択的にマルチプレクシングすることを特徴とする半導体ダイナミックランダムアクセスメモリ装置。
【請求項２】
前記第３パワーラインは、前記コラム選択ラインと実質的に平行であることを特徴とする請求項１に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項３】
前記第２のパターニングされた金属層ラインは、複数の第２パワーラインをさらに含み、前記メモリセルアレイパワーを供給し、前記第２パワーラインは、前記コラム選択ラインと実質的に平行であることを特徴とする請求項２に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項４】
前記第３パワーラインのそれぞれは、前記第２パワーラインの中の対応する一つのパワーラインと重なり合い、かつ、このパワーラインに接続されることを特徴とする請求項３に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項５】
前記各第３パワーラインは、下部の前記第２パワーラインの幅よりも実質的に大きい幅を有することを特徴とする請求項４に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項６】
前記グローバルＩ／Ｏラインのすべては、前記第３のパターニングされた金属層に存在することを特徴とする請求項４に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項７】
前記第３パワーラインは、前記コラム選択ラインと実質的に垂直に配置されることを特徴とする請求項１に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項８】
前記第２のパターンニングされた金属層ラインは、複数の第２パワーラインをさらに含み、前記メモリセルアレイパワーを供給し、前記第２パワーラインは、前記コラム選択ラインと実質的に平行に配置されることを特徴とする請求項７に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項９】
前記第３パワーラインの中の少なくとも一つのラインは、前記第３パワーラインと下部の第２パワーラインとの間の交差する部分で、前記第２パワーラインの中の少なくとも一つのラインに接続されることを特徴とする請求項８に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項１０】
前記第３パワーラインの中の少なくとも一つのラインは、前記第１パワーラインの中の対応する一つのラインに実質的に重なり、かつ、このラインに接続されることを特徴とする請求項７に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項１１】
前記第３パワーラインの中の少なくとも一つのラインは、下部の前記第１パワーラインの幅よりも実質的に大きい幅を有することを特徴とする請求項１０に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項１２】
前記メモリセルアレイの周辺に配置され、前記コラム選択ラインの中の少なくとも一部のラインに接続されるコラムデコーダをさらに含み、前記グローバルＩ／Ｏラインの中の少なくとも一部のラインは、前記コラムデコーダを横断しながら前記第３のパターニングされた金属層でラウティングされることを特徴とする請求項１に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項１３】
前記グローバルＩ／Ｏラインの中の少なくとも一部のラインは、前記メモリアレイを横断する前記第３のパターニングされた金属層でラウティングされることを特徴とする請求項１２に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項１４】
前記グローバルＩ／Ｏラインの中の少なくとも一部のラインは、これらラインが前記メモリアレイを横断する前記第２パターニングされた金属層でラウティングされることを特徴とする請求項１２に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項１５】
前記グローバルＩ／Ｏラインのすべては、前記２のパターニングされた金属層に配置されることを特徴とする請求項１に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項１６】
前記の第２パターンされた金属層ラインは、複数の第２パワーラインをさらに含み、前記メモリセルアレイパワーを供給し、前記複数の第２パワーラインは、前記コラム選択ラインと実質的に平行に配置されることを特徴とする請求項１５に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項１７】
前記複数の第３パワーラインは、前記コラム選択ラインと実質的に垂直に配置されることを特徴とする請求項１６に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項１８】
前記少なくとも一つの第３パワーラインは、前記第１パワーラインの対応する一つに実質的に重なり、かつ、前記第１パワーラインに接続されることを特徴とする請求項１７に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項１９】
前記第１パワーラインの対応する一つとそれに実質的に重なる前記少なくとも一つの第３パワーラインとの間の連結は、前記少なくとも一つの第３パワーラインを前記第１パワーラインの前記対応する一つとを直接的に接続するビアに存在することを特徴とする請求項１８に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項２０】
サブメモリセルアレイをそれぞれ含み、繰り返されたロウ／コラムパターンのセルブロック、並びに、前記サブメモリセルアレイと係わるセンス増幅部及びサブワードライン駆動部を含むメモリセルアレイと、
前記メモリセルアレイの上に配置されて複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、
絶縁層の中の一つの絶縁層内のホールがラインとの電気接触を確立するように提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、
前記第１のパターニングされた金属層ラインは、
ロウ方向に配列されたセルブロック内の複数のセンス増幅部にそれぞれが結合される複数の実質的に平行なローカル入／出力（Ｉ／Ｏ）ラインと、
前記ローカルＩ／Ｏラインに実質的に平行に配置され、ロウ方向に配列されたセルブロック内の前記複数のサブワードライン駆動部にそれぞれが接続される複数のメインワードラインと、を含み、
前記第２のパターニングされた金属層ラインは、
セルブロック内に配列された入／出力ゲートにそれぞれ接続する複数の実質的に平行なコラム選択ラインと、
前記コラム選択ラインに実質的に平行に配置され、メモリセルアレイパワーを供給する複数の第２パワーラインと、
前記コラム選択ラインに実質的に平行に配置され、前記複数のセルブロックに接続されて複数のローカルＩ／Ｏラインを選択的にマルチプレクシングする複数のグローバルＩ／Ｏラインを含み、
前記第３のパターニングされた金属層ラインは、複数の第３パワーラインを含み、前記メモリセルアレイパワーを供給することを特徴とする半導体ダイナミックランダムアクセスメモリ装置。
【請求項２１】
前記第３パワーラインは、前記コラム選択ラインと実質的に平行に配置されることを特徴とする請求項２０に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項２２】
前記各第３パワーラインは、前記第２パワーラインの中の対応する一つのパワーラインと重なり合い、このラインに接続されることを特徴とする請求項２１に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項２３】
前記各第３パワーラインは、下部の前記第２パワーラインの幅より実質的に大きい幅を有することを特徴とする請求項２２に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項２４】
前記第１のパターニングされた金属層ラインは、複数の第１パワーラインをさらに含み、前記メモリセルアレイパワーを供給することを特徴とする請求項２０に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項２５】
前記第３パワーラインは、前記コラム選択ラインに実質的に垂直に配置されることを特徴とする請求項２０に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項２６】
前記第３パワーラインの中の少なくとも一つのラインは、前記第１パワーラインの中の対応する一つのラインに重なり、かつ、このラインに接続されることを特徴とする請求項２５に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項２７】
サブメモリセルアレイをそれぞれ含む繰り返されたロウ／コラムパターンのセルブロック、並びに、前記サブメモリセルアレイと係わるセンス増幅部及びサブワードライン駆動部を含むメモリセルアレイと、
前記メモリセルアレイ上に配置されて複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、
絶縁層の中の一つの絶縁層内のホールがラインと電気接触を確立するように提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、
前記第１のパターニングされた金属層ラインは、
ロウ方向に配列されたセルブロック内の複数のセンス増幅部にそれぞれ結合される複数の実質的に平行なローカル入／出力（Ｉ／Ｏ）ラインと、
前記ローカルＩ／Ｏラインに実質的に平行に配置されて、メモリセルアレイパワーを供給する複数の第１パワーラインと、
前記ローカルＩ／０ラインに実質的に平行に配置されて、ロウ方向に配列されたセルブロック内の複数のサブワードライン駆動部にそれぞれ接続される複数のメインワードラインと、を含み、
前記第２パターンされた金属層ラインは、
セルブロック内に配列された入／出力ゲートにそれぞれ接続する複数の実質的に平行なコラム選択ラインと、
前記コラム選択ラインに実質的に平行に配置されて、前記メモリセルアレイパワーを供給する複数の第２パワーラインと、
前記コラム選択ラインに実質的に平行に配置され、前記複数のセルブロックに接続されて前記複数のローカルＩ／Ｏラインを選択的にマルチプレクシングする複数のグローバルＩ／Ｏラインと、を含み、
前記第３のパターニングされた金属層ラインは、複数の第３パワーラインを含み、前記メモリセルアレイパワーを供給し、前記第３パワーラインのそれぞれは、前記第２パワーライン中の対応する一つのラインにそれぞれ重なり、下部の第２パワーラインのラインよりも大きい幅を有することを特徴とする半導体ダイナミックランダムアクセスメモリ装置。
【請求項２８】
サブメモリセルアレイをそれぞれ含む繰り返されたロウ／コラムパターンのセルブロック、並びに、前記サブメモリセルアレイと係わるセンス増幅部及びサブワードライン駆動部を含むメモリセルアレイと、
前記メモリセルアレイ上に配置され、複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、
絶縁層中の一つの絶縁層内のホールがラインと電気接触を確立するように提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、
前記第１パターンされた金属層ラインは、
ロウ方向に配列されたセルブロック内の複数のセンス増幅部にそれぞれ結合される複数の実質的に平行なローカル入／出力（Ｉ／Ｏ）ラインと、
前記ローカルＩ／Ｏラインに実質的に平行に配置されて、メモリセルアレイパワーを供給する複数の第１パワーラインと、
前記ローカルＩ／０ラインに実質的に平行に配置されて、ロウ方向に配列されたセルブロック内の複数のサブワードライン駆動部にそれぞれ接続される複数のメインワードラインを含み、
前記の第２パターニングされた金属層ラインは、
複数の第２パワーラインを含み、メモリセルアレイパワーを供給し、
前記第３のパターニングされた金属層ラインは、
コラム方向に配列されたセルブロック内の複数のセンス増幅部にそれぞれ結合される複数の実質的に平行なコラム選択ラインと、
セルブロック内に配列された入／出力ゲートにそれぞれ接続する複数の実質的に平行なコラム選択ラインと、
前記コラム選択ラインに実質的に平行に配置されて、前記メモリセルアレイパワーを供給する複数の第２パワーラインと、
前記コラム選択ラインに実質的に平行に配置されて、前記複数のセルブロックに接続されて前記複数のローカルＩ／Ｏラインを選択的にマルチプレクシングする複数のグローバルＩ／Ｏラインと、
を含むことを特徴とする半導体ダイナミックランダムアクセスメモリ装置。
【請求項２９】
複数のメインワードラインを生成させるロウデコーダと、
前記ロウデコーダ上に配置されて複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、
絶縁層内のホールがラインと電気接触を確立するように供提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、
前記第１のパターニングされた金属層ラインは、
所定制御回路にそれぞれ接続される複数の第１信号ラインと、
前記第１信号ラインに実質的に平行に配置されて、パワーを供給する複数の第１パワーラインを含み、
前記第２のパターニングされた金属層ラインは、
前記第１信号ラインに実質的に垂直に配列される複数の実質的に平行な第２信号ラインを含み、
前記第３のパターニングされた金属層ラインは、
複数の第３パワーラインを含んでパワーを供給し、前記第３パワーラインは前記第２信号ラインに実質的に平行に、そして前記第２信号ラインの中の少なくとも一部のラインと実質的に重なり合うように配置されることを特徴とする半導体ダイナミックランダムアクセスメモリ装置。
【請求項３０】
前記ロウデコーダに隣接したメモリセルアレイをさらに含み、前記第１パワーラインの中の少なくとも一部のパワーラインは、前記メモリセルアレイにパワーを供給することを特徴とする請求項２９に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項３１】
前記ロウデコーダに隣接したメモリセルアレイをさらに含み、前記第３パワーラインの中の少なくとも一部のパワーラインは、前記メモリセルアレイにパワーを供給することを特徴とする請求項２９に記載の半導体動的ランダムアクセスメモリ装置。
【請求項３２】
前記第２金属層ラインは、複数の第２パワーラインをさらに含んでパワーを供給し、前記第２パワーラインは、前記第２信号ラインに実質的に平行に配置されて、前記第２パワーラインのそれぞれは、前記第３パワーラインよりも実質的に狭い幅を有することを特徴とする請求項２９に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項３３】
前記第３パワーラインの中の少なくとも一つのパワーラインは、前記第２パワーラインの中の少なくとも一つのパワーラインと実質的に重なり合うことを特徴とする請求項３２に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項３４】
前記第１パワーラインの中の少なくとも一つのパワーラインは、ロウデコーダセルのそれぞれ中央部の半分を横断しながら配置されることを特徴とする請求項３２に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項３５】
前記第１パワーラインの中の少なくとも一つのパワーラインは、ロウデコーダセルのそれぞれ中央部の半分を横断りながら配置されることを特徴とする請求項２９に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項３６】
ロウデコーダセルを含むロウデコーダと、
前記ロウデコーダ上に配置され、複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、
絶縁層内のホールがラインと電気接触を確立するように提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層を含み、
前記第１のパターニングされた金属層ラインは、
対応するデコーダセルにそれぞれ接続される複数の第１信号ラインと、
前記第１信号ラインに実質的に平行に配置されて、パワーを供給する複数の第１パワーラインと、を含み、
前記第２のパターニングされた金属層ラインは、
前記第１信号ラインに実質的に垂直に配列される複数の実質的に平行な第２信号ラインと、
前記第２信号ラインに実質的に平行に配置されて、パワーを供給する複数の第２パワーラインと、を含み、
前記第３のパターニングされた金属層ラインは、
複数の第３パワーラインを含んでパワーを供給し、前記第３パワーラインは、前記第２信号ラインに実質的に平行に、そして前記第２信号ライン及び第２パワーラインの中の少なくとも一部のラインと実質的に重なるように配置されることを特徴とする半導体ダイナミックランダムアクセスメモリ装置。
【請求項３７】
前記デコーダセルのそれぞれにかけて、前記第１パワーラインの中で一パワーラインは内部動作電圧を供給し、前記第１パワーラインの中でまた他の一パワーラインは接地電圧を供給することを特徴とする請求項３６に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項３８】
前記デコーダセルのそれぞれにおいて、前記内部動作電圧を供給する第１パワーライン及び前記接地電圧を供給する第１パワーラインは、互いに隣接して配列され、前記第１信号ラインの中の少なくとも一つの信号ラインは、前記デコーダセルの上であって前記内部動作電圧を供給する前記第１パワーラインの外側に置かれ、前記第１信号ラインの中び少なくとも他の一つの信号ラインは、前記デコーダセルの上であって前記接地電圧を供給する前記第１パワーラインの外側に配置されることを特徴とする請求項３７に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項３９】
前記デコーダセルのそれぞれにおいて、前記第１信号ラインの中の少なくとも二つの信号ラインは、互いに隣接して配置され、前記第１パワーラインは、内部動作電圧を供給し、かつ、これら信号ラインの一方の外側に配置され、前記第１パワーラインは、接地電圧を供給し、かつ、これら信号ラインの他方の外側に配置されることを特徴とする請求項３７に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項４０】
メモリセルアレイと、
前記メモリセルアレイの周辺に配置されるコラムデコーダと、
前記コラムデコーダ上を横断しながら配置されて複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、
絶縁層の中で一絶縁層内のホールがラインと電気接触を確立するように供給される部分を除くと、前記パターンされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、
前記第３パターンされた金属層ラインは、前記メモリセルアレイに接続される複数のグローバルＩ／Ｏラインを含むことを特徴とする半導体ダイナミックランダムアクセスメモリ装置。
【請求項４１】
前記グローバルＩ／Ｏラインは、前記コラムデコーダ上の前記第３のパターニングされた金属層グローバルＩ／Ｏラインのそれぞれに接続された前記メモリセルアレイ上の第２のパターニングされた金属層ラインにラウティングされることを特徴とする請求項４０に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項４２】
前記第３のパターニングされた金属層のグローバルＩ／Ｏラインは、前記第３のパターニングされた金属層のラインとして前記メモリセルアレイ上にラウティングされることを特徴とする請求項４０に記載の半導体ダイナミックランダムアクセスメモリ装置。
【請求項４３】
第３金属層で１次パワーラインを形成する段階と、
第１金属層及び第２金属層の中の少なくとも一つの金属層上で前記１次パワーラインをそれより幅が狭い２次パワーラインに接続する段階と、
ローカルＩ／Ｏライン及びワードラインを前記第１金属層で形成する段階と、
を含むことを特徴とするＤＲＡＭアレイ上のパワー及び信号ラインラウティング方法。
【請求項４４】
前記第２金属層でコラム選択ラインを形成する段階をさらに含むことを特徴とする請求項４３に記載のパワー及び信号ラインラウティング方法。
【請求項４５】
前記第２金属層でグローバルＩ／Ｏラインを形成する段階をさらに含むことを特徴とする請求項４４に記載のパワー及び信号ラインラウティング方法。
【請求項４６】
前記第３金属層でグローバルＩ／Ｏラインを形成する段階をさらに含むことを特徴とする請求項４４に記載のパワー及び信号ラインラウティング方法。
【請求項４７】
第３金属層で１次パワーラインを形成する段階と、
第１金属層及び第２金属層の中の少なくとも一つの金属層上で前記１次パワーラインをそれより幅が狭い２次パワーラインに接続する段階と、
前記第１及び第２金属層で信号ラインを提供する段階と、
を含むことを特徴とするＤＲＡＭロウデコーダ上のパワー及び信号ラインラウティング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）半導体装置に関するもので、特に、積層されるパターニングされた金属層によるパワー及び信号ラインの配置に関する。
【背景技術】
【０００２】
ＤＲＡＭ装置は、メモリアレイ、このメモリアレイにアクセスする回路、及びＤＲＡＭ動作を制御し、外部装置と通信する周辺回路を含む。一般のメモリアレイは、アクセスのために用いられるアクセス回路の間に散在するサブメモリセルアレイの繰り返しパターンとして形成される。アクセス回路の残りは、一般的にメモリアレイのエッジに位置するロウデコーダ及びコラムデコーダを含む。
【０００３】
図１は、メモリアレイ１０、コラムデコーダ２０及びロウデコーダ３０を含む一般的なメモリ１００の構成を示した図である。メモリアレイ１０は、チェッカーボード（ｃｈｅｃｋｅｒ  ｂｏａｒｄ）と同様に配列され、サブメモリセルアレイ（ＳＭＣＡ）は、サブワードラインドライバ（ＳＷＤ）によって垂直方向に分離され、メモリセル用センス増幅器（ＳＡ）によって水平方向に分離される。各サブメモリセルアレイは、複数のメモリセル（ＭＣ）を含んでいて、このメモリセルのそれぞれはサブワードライン（ＳＷＬ）によってイネーブルされるアクセストランジスタ及びデータを保存するキャパシタからなる。ＳＡ用制御信号発生回路を含む結合領域（ＣＪｓ；ｃｏｎｊｕｎｃｔｉｏｎ  ｒｅｇｉｏｎｓ）によって、ＳＡは垂直に分離される。
【０００４】
コラムデコーダ２０は、コラム選択ライン（ＣＳＬｓ）上に信号を提供する回路であり、印加されたコラムアドレス（ＣＡ）に応じてライトまたはリードするアレイの一つ以上のコラムを選択する。
【０００５】
ロウデコーダ３０は、供給されたロウアドレスに応答して複数のメインワードライン（ＮＷＥ）及びワードライン選択（ＰＸ）信号の中から一つを選択することでアレイ内の該当するロウのメモリセルを活性化する。
【０００６】
図１のアレイ１０の一部をさらに詳細に示した図２参照して更に説明する。二つのメモリセル（ＭＣ１、ＭＣ２）は、ＳＭＣＡ１及びＳＭＣＡ２のそれぞれに示されている。各メモリセルは、セルプレート電圧（Ｖｐ）及びアクセストランジスタ（Ｎ）のソースの間に接続されたキャパシタ（Ｃ）を含む。一般的に、Ｖｐは電源電圧の１／２の値を有する。各アクセストランジスタ（Ｎ）のゲートは、対応するサブワードライン（ＳＷＬ）によって制御される。ＳＷＬ１は、ＭＣ１のアクセストランジスタを制御し、ＳＷＬ２は、ＭＣ２のアクセストランジスタを制御する。
【０００７】
各アクセストランジスタ（Ｎ）のドレインは、対応するビットライン（ＢＬ）、例えば、ＭＣ１用のＢＬ１及びＭＣ２用のＢＬ２に接続される。各ビットラインは、各ＳＭＣＡにおいて、他のメモリセル（図示せず）に接続され、他のメモリセルのアクセストランジスタ（図示せず）は、他のＳＷＬに接続される。
【０００８】
センス増幅器領域（ＳＡ１）は、ＳＭＣＡ１とＳＭＣＡ２との間に存在する。ＳＭＣＡ１にのＢＬ１及びＢＬ１Ｂは、ＳＡ１内のプリチャージ回路（ＰＲＥ１）に接続されて、ビットラインアイソレーションゲート（ＩＳＯ１）を介して、一対のセンスビットライン（ＳＢＬ、ＳＢＬＢ）に接続される。ＳＭＣＡ２のＢＬ２及びＢＬ２Ｂは、ＳＡ１内のプリチャージ回路（ＰＲＥ２）に接続されて、ビットラインアイソレーションゲート（ＩＳＯ２）を介して、一対のセンスビットライン（ＳＢＬ、ＳＢＬＢ）に接続される。ビットラインセンス増幅器（ＢＬＳＡ）及びデータ入／出力ゲート（ＩＯＧ）は、センスビットライン（ＳＢＬ、ＳＢＬＢ）に接続される。
【０００９】
ビットラインセンス増幅器は、例えば、次の手順でメモリセルＭＣ１のＢＬ１とＢＬ１Ｂとの間の電圧差を増幅する。メモリセルＭＣ１は、二つの論理状態の中の一論理状態を表示する（多重状態のメモリセルも存在し、この場合には、通常より複雑なセンス増幅器回路を用いられる）。ビットラインアイソレーションゲート（ＩＳＯ１）は、ＢＬ１をＳＢＬに連結し、ＢＬ１ＢをＳＢＬＢに連結する。
【００１０】
プリチャージ回路（ＰＲＥ１）は、放電キャパシタ（Ｃ）の電圧（例えば、論理０を表示）と充電キャパシタ（Ｃ）の電圧（この例で論理１を表示）との間の中間電圧にＢＬ１及びＢＬ１Ｂを充電する。ＳＷＬ１は、メモリセルＭＣ１のキャパシタをＢＬ１に連結させるように活性化される。セルキャパシタが放電されていると、電荷共有（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）によってＢＬ１Ｂに比べてＢＬ１の電圧が減少する。セルキャパシタが充電されていると、電荷共有によってＢＬ１Ｂに比べてＢＬ１の電圧が増加する。電荷共有が完了した後、ビットラインアイソレーションゲート（ＩＳＯ１）がイネーブルになって、ビットライン（ＢＬ１／ＢＬ１Ｂ）間の僅かな電圧差がセンスビットライン（ＳＢＬ１／ＳＢＬ１Ｂ）に伝達される。この場合において、ビットライン（ＢＬ１／ＢＬ１Ｂ）間の僅かな電圧差を感知して増幅させるセンス増幅器（ＢＬＳＡ）は所定期間の間に活性化される。
【００１１】
入／出力ゲート（ＩＯＧ）が活性化された際、ＳＢＬ及びＳＢＬＢが一対のローカル入／出力ライン（ＬＩＯ、ＬＩＯＢ）に連結される。このライン（ＬＩＯ、ＬＩＯＢ）は、ＳＡ１の上、下にある他のＳＡ領域（図示せず）内の他のＩＯゲートにも接続される。ここで、入／出力ゲート（ＩＯＧ）は、コラム選択ライン（ＣＳＬ；図示せず）に応答して活性化される。ローカルグローバル入／出力ゲート（ＬＧＩＯＧ）は、ＬＩＯ及びＬＩＯＢが活性化になる際、ＬＩＯ及びＬＩＯＢを一対のグローバル入／出力ライン（ＧＩＯ、ＧＩＯＢ）に選択的に接続する。したがって、感知されたメモリセルの状態は、周辺の入／出力回路に提供される。
【００１２】
多くのコンダクタ（導電体）がメモリアレイ１０を介してラウティング（配線又は配置）されることを図１及び図２から理解できる。ＮＷＥラインは、サブメモリセルアレイを介し、アレイを垂直に横切ってラウティングされ、ＰＸ、ＬＩＯ及びＬＩＯＢラインは、結合領域及びセンス増幅器領域を介してアレイを垂直に横切ってラウティングされる。ＣＳＬ、ＧＩＯ及びＧＩＯＢラインは、サブメモリセルアレイを介してアレイを水平に横切ってラウティングされる。ＳＡ、ＣＪ及びＳＷＤ領域内の回路にパワーを供給するためにアレイを介して、さらにラウティングされなければならないパワーコンダクタは図示されていない。
【００１３】
図３は詳細内容が省略された下部回路（ｕｎｄｅｒｌｙｉｎｇ  ｃｉｒｃｕｉｔ）を有するメモリアレイ１０領域及び積層配置される金属ラインを示す図である。第１金属層については、ＬＩＯ、ＰＸ及びＮＷＥラインは、アレイ回路が必要とする相異なる電圧レベルでパワーを供給する第１パワーライン（Ｐ１）と離隔されている。第１パワーライン（Ｐ１）の中の一部のパワーラインは、接地電位電圧ライン（ＶＳＳ）及び電源ライン（ＶＣＣ）を含むことができ、第１パワーライン（Ｐ１）の中の他のパワーラインは、基準電圧ライン（Ｖｒｅｆ）や負のパワーライン（ＶＢＢ）またはブースティング電圧ライン（ＶＰＰ）を含むことができる。第２金属層については、ＣＳＬ及びＧＩＯラインは相異なる電圧レベルでパワーを供給する第２パワーライン（Ｐ２）と離隔されている。第２パワーライン（Ｐ２）の中の一部のパワーラインは、接地電位電圧ライン（ＶＳＳ）及び電源ライン（ＶＣＣ）を含むことができ、第２パワーライン（Ｐ２）の中の他のパワーラインは、基準電圧ライン（Ｖｒｅｆ）とか負のパワーライン（ＶＢＢ）またはブースティング電圧ライン（ＶＰＰ）を含むことができる。Ｐ２ラインが同一の電圧レベルのＰ１ラインと交差する位置では、二つのラインが互いに接続されてグリド（ｇｒｉｄ）を形成する。Ｐ２ラインはＤＲＡＭ装置のメモリアレイ領域の外部に位置する電源に接続される。
【００１４】
図４は図１のロウデコーダ３０の簡略化されたブロック図である。ロウデコーダ３０はロウアドレスデコーダ領域３０−１及びロウアドレスプリデコーダ領域３０−２を含む。ロウアドレスデコーダ領域３０−１内において、図示された第１デコーダ領域（ＲＤ１）のそれぞれはワードライン選択信号（ＰＸ）を発生させて、図示された第２デコーダ領域（ＲＤ２）のそれぞれはロウアドレス（ＲＡ）及びロウアドレスプリデコーダ３０−２によって発生されるプリデコーディングロウアドレス（ＤＲＡ）に応答してメインワードライン信号（ＮＷＥ）を発生する。
【００１５】
図５は詳細内容が省略された下部回路を有するロウデコーダ３０の一部及び積層配置された金属ラインを示す図である。第１デコーダ領域（ＲＤ１）の上に第１金属層を積層配置すると、第１パワーライン（ＰＶＩＮＴ１、ＰＶＳＳ１）が信号ライン（Ｓ１；例えば、ＰＸライン）の側方に位置するようになる。第２デコーダ領域（ＲＤ２）の上に第１金属層を積層配置すると、追加の第１パワーライン（ＰＶＩＮＴ１、ＰＶＳＳ１）が信号ライン（Ｓ１；例えば、ＮＷＥライン）の側方に位置するようになる。
【００１６】
第２金属層は、信号ライン（Ｓ２；例えば、ＲＡ及びＤＲＡライン）及び第２パワーライン（ＰＶＩＮＴ２、ＰＶＳＳ２）を含む。ＰＶＩＮＴ２は、ＰＶＩＮＴ１と交差する部分でＰＶＩＮＴ１に接続され、ＰＶＳＳ２は、ＰＶＳＳ１と交差する部分でＰＶＳＳ１に接続される。ＰＶＩＮＴ２及びＰＶＳＳ２は、ＤＲＡＭ装置のメモリアレイ領域の外部に位置する電源に接続される。この状態で、パワーラインはさらに厚いラインに設計することができないが、その理由は、これがチップ面積を増加させるからである。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、例えば、チップ面積を増加させないで、パワーを安定的に供給することができる半導体メモリ装置、並びにこの信号及びパワーラインを配置する方法を提供することにある。
【課題を解決するための手段】
【００１８】
ＤＲＡＭ装置のセルサイズがますます小さくなり、或いは、メモリアレイ内のセルの数が増加する現状において、従来の少ない数の信号ラインをラウティングした領域と本質的に同一の領域で、単位面積当たりのメモリアレイ及びロウデコーダ上をより多くの信号ラインを通す必要がある。よって、パワーライン幅はこれに比例し減少する。しかしながら、減少されたパワーライン幅は、電流の流れに対する抵抗、電圧降下、及びパワー消耗を大きくし、また、これによる電流の変動がパワーの安定した供給を妨げるため、パワーライン幅の減少は好ましくない。各種信号及びパワーラインは、ＤＲＡＭ装置のサイズがさらに小さくなることによって、互いに近接し、隣接ラインとの間に好ましくないクロストーク（ｃｒｏｓｓｔａｌｋ）を発生する。
【００１９】
本願に記載された実施形態は、二重金属層の設計と比べて信号及びパワーラインラウティングを大幅に改善させた三重金属層ＤＲＡＭを用いる。三つの金属層を用いるメモリアレイによって信号をラウティングさせる他に多様な方式が提案されているが、本設計は、特にパワー供給問題に重点を置いてこの問題を解決したため、最も小さいセルとして作られる一つのグループにおける新しい金属層の配列を提供しようとするものである。
【００２０】
前記目的を達成しための本発明の半導体メモリ装置の第1形態は、サブメモリセルアレイをそれぞれ含む繰り返されたロウ／コラムパターンのセルブロック並びに前記サブメモリセルアレイと係わるセンス増幅部及びサブワードライン駆動部を含むメモリセルアレイと、前記メモリセルアレイ上に配置されて複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、絶縁層中の一絶縁層内のホールがラインとの電気接触を確立するために提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、前記第１のパターニングされた金属層ラインは、ロウ方向に配列されたセルブロック内の複数のセンス増幅部にそれぞれ結合される複数の実質的に平行なローカル入／出力（Ｉ／Ｏ）ラインと、前記ローカルＩ／Ｏラインに実質的に平行に配置され、メモリセルアレイパワーを供給する複数の第１パワーラインと、前記ローカルＩ／０ラインに実質的に平行に配置され、ロウ方向に配列されたセルブロック内の複数のサブワードライン駆動部にそれぞれが接続される複数のメインワードラインと、を含み、前記第２のパターニングされた金属層ラインは、セルブロック内の入／出力ゲートにそれぞれが接続される複数の実質的に平行したコラム選択ラインを含み、前記第３のパターニングされた金属層ラインは、複数の第３パワーラインを含んでメモリセルアレイパワーを供給し、前記第２及び第３のパターニングされた金属層の中の少なくとも一つの金属層内のラインは、前記コラム選択ラインと実質的に平行に配置された複数のグローバルＩ／Ｏラインをさらに含み、各グローバルＩ／Ｏラインは、前記複数のセルブロックに接続されて前記複数のローカルＩ／Ｏラインを選択的にマルチプレクシングすることを特徴とする。
【００２１】
前記第３パワーラインは、前記コラム選択ラインと実質的に平行であることができ、前記第２のパターンニングされた金属層ラインは、複数の第２パワーラインをさらに含み前記メモリセルアレイパワーを供給することができ、前記第２パワーラインは、前記コラム選択ラインと実質的に平行であることができ、前記第３パワーラインのそれぞれは、前記第２パワーラインの中の対応する一パワーラインと重なり合い、かつ、このパワーラインに接続されることができ、前記各第３パワーラインは、前記下部第２パワーラインの幅よりも実質的に大きい幅を有することができ、前記グローバルＩ／Ｏラインのすべては、前記第３パターンされた金属層に存在することができる。
【００２２】
前記第３パワーラインは、前記コラム選択ラインと実質的に垂直に配置されることができ、前記第２のパターニングされた金属層ラインは、複数の第２パワーラインをさらに含み前記メモリセルアレイパワーを供給することができ、前記第２パワーラインは、前記コラム選択ラインと実質的に平行に配置されることができ、前記第３パワーラインの中の少なくとも一つのラインは、前記第３パワーラインとその下部の第２パワーラインとの間の交差する部分で、前記第２パワーラインの中の少なくとも一つのラインに接続されることができ、前記第３パワーラインの中の少なくとも一つのラインは、前記第１パワーラインの中の対応する一つのラインに実質的に重なり、かつ、このラインに接続されることができ、前記第３パワーラインの中の少なくとも一つのラインは、下部の前記第１パワーラインの幅よりも実質的に大きい幅を有することができる。
【００２３】
前記メモリセルアレイの周辺に位置され、前記コラム選択ラインの中の少なくとも一部のラインに接続されるコラムデコーダをさらに含んで、前記グローバルＩ／Ｏラインの中の少なくとも一部のラインは、前記コラムデコーダを横断しながら第３のパターニングされた金属層でラウティングされることができ、前記グローバルＩ／Ｏラインの中の少なくとも一部のラインは、前記メモリアレイを横断する第３のパターンニングされた金属層でラウティングされることができ、又は、前記グローバルＩ／Ｏラインの中の少なくとも一部のラインは、これらラインが前記メモリアレイを横断する第２のパターニングされた金属層でラウティングされることができる。
【００２４】
前記グローバルＩ／Ｏラインのすべては、前記第２のパターニングされた金属層に配置されることができ、前記第２のパターニングされた金属層ラインは、複数の第２パワーラインをさらに含んでメモリセルアレイパワーを供給することができ、前記複数の第２パワーラインは、前記コラム選択ラインと実質的に平行に配置されることができ、前記複数の第３パワーラインは、前記コラム選択ラインと実質的に垂直に配置されることができ、前記少なくとも一つの第３パワーラインは、前記第１パワーラインの対応する一つに実質的に重なり、かつ、前記第１パワーラインに接続されることができ、前記第１パワーラインの対応する一つと実質的に重なる前記少なくとも一つの第３パワーラインとの間の連結は、前記少なくとも一つの第３パワーラインを前記第１パワーラインの前記対応する一つを直接的に接続するビアに存在することができる。
【００２５】
前記目的を達成しための本発明の半導体メモリ装置の第２形態は、サブメモリセルアレイをそれぞれ含み、繰り返されたロウ／コラムパターンのセルブロック並びに前記サブメモリセルアレイと係わるセンス増幅部及びサブワードライン駆動部を含むメモリセルアレイと、前記メモリセルアレイの上に配置されて複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、絶縁層の中の一つの絶縁層内のホールがラインとの電気接触を確立するように供給される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、前記第１のパターニングされた金属層ラインは、ロウ方向に配列されたセルブロック内の複数のセンス増幅部にそれぞれが結合される複数の実質的に平行なローカル入／出力（Ｉ／Ｏ）ラインと、前記ローカルＩ／Ｏラインに実質的に平行に配置され、ロウ方向に配列されたセルブロック内の前記複数のサブワードライン駆動部にそれぞれが接続する複数のメインワードラインと、を含み、前記第２のパターニングされた金属層ラインは、セルブロック内に配列された入／出力ゲートにそれぞれ接続する複数の実質的に平行なコラム選択ラインと、前記コラム選択ラインに実質的に平行に配置され、メモリセルアレイパワーを供給する複数の第２パワーラインと、前記コラム選択ラインに実質的に平行に配置され、前記複数のセルブロックに接続されて複数のローカルＩ／Ｏラインを選択的にマルチプレクシングする複数のグローバルＩ／Ｏラインを含み、前記第３のパターニングされた金属層ラインは、複数の第３パワーラインを含んで前記メモリセルアレイパワーを供給することを特徴とする。
【００２６】
前記第３パワーラインは、前記コラム選択ラインと実質的に平行に配置されることができ、前記各第３パワーラインは、前記第２パワーラインの中の対応する一つのパワーラインと重なり合い、かつ、このラインに接続されることができ、前記各第３パワーラインは、下部の前記第２パワーラインの幅より実質的に大きい幅を有することができる。
【００２７】
前記第１のパターニングされた金属層ラインは、複数の第１パワーラインをさらに含んで前記メモリセルアレイパワーを供給することができ、又は、前記第３パワーラインは、前記コラム選択ラインに実質的に垂直に配置されることができる。前記第３パワーラインの中の少なくとも一つのラインは、前記第１パワーラインの中の対応する一つのラインに重なり、かつ、このラインに接続されることができる。
【００２８】
前記目的を達成しための本発明の半導体メモリ装置の第3形態は、サブメモリセルアレイをそれぞれ含む繰り返されたロウ／コラムパターンのセルブロック並びに前記サブメモリセルアレイと係わるセンス増幅部及びサブワードライン駆動部を含むメモリセルアレイと、前記メモリセルアレイ上に配置されて複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、絶縁層の中の一つの絶縁層内のホールがラインと電気接触を確立するように提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、前記第１のパターニングされた金属層ラインは、ロウ方向に配列されたセルブロック内の複数のセンス増幅部にそれぞれ結合される複数の実質的に平行なローカル入／出力（Ｉ／Ｏ）ラインと、前記ローカルＩ／Ｏラインに実質的に平行に配置されて、メモリセルアレイパワーを供給する複数の第１パワーラインと、前記ローカルＩ／０ラインに実質的に平行に配置されて、ロウ方向に配列されたセルブロック内の複数のサブワードライン駆動部にそれぞれ接続される複数のメインワードラインと、を含み、前記第２のパターニングされた金属層ラインは、セルブロック内に配列された入／出力ゲートにそれぞれ接続する複数の実質的に平行なコラム選択ラインと、前記コラム選択ラインに実質的に平行に配置されて、前記メモリセルアレイパワーを供給する複数の第２パワーラインと、前記コラム選択ラインに実質的に平行に配置され、前記複数のセルブロックに接続されて前記複数のローカルＩ／Ｏラインを選択的にマルチプレクシングする複数のグローバルＩ／Ｏラインと、を含み、前記第３のパターニングされた金属層ラインは、複数の第３パワーラインを含んで前記メモリセルアレイパワーを供給し、前記第３パワーラインのそれぞれは前記第２パワーライン中の対応する一つのラインにそれぞれ重なり、下部の第２パワーラインのラインよりも大きい幅を有することを特徴とする。
【００２９】
前記目的を達成しための本発明の半導体メモリ装置の第4形態は、サブメモリセルアレイをそれぞれ含む繰り返されたロウ／コラムパターンのセルブロック並びに前記サブメモリセルアレイと係わるセンス増幅部及びサブワードライン駆動部を含むメモリセルアレイと、前記メモリセルアレイ上に配置され、複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、絶縁層中の一つの絶縁層内のホールがラインと電気接触を確立するように供給される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、前記第１パターニングされた金属層ラインは、ロウ方向に配列されたセルブロック内の複数のセンス増幅部にそれぞれ結合される複数の実質的に平行なローカル入／出力（Ｉ／Ｏ）ラインと、前記ローカルＩ／Ｏラインに実質的に平行に配置されて、メモリセルアレイパワーを供給する複数の第１パワーラインと、前記ローカルＩ／０ラインに実質的に平行に配置して、ロウ方向に配列されたセルブロック内の複数のサブワードライン駆動部にそれぞれ接続される複数のメインワードラインを含み、前記第２のパターニングされた金属層ラインは、複数の第２パワーラインを含んでメモリセルアレイパワーを供給し、前記第３のパターニングされた金属層ラインは、コラム方向に配列されたセルブロック内の複数のセンス増幅部にそれぞれ結合される複数の実質的に平行なコラム選択ラインと、セルブロック内に配列された入／出力ゲートにそれぞれ接続する複数の実質的に平行なコラム選択ラインと、前記コラム選択ラインに実質的に平行に配置されて、前記メモリセルアレイパワーを供給する複数の第２パワーラインと、前記コラム選択ラインに実質的に平行に配置され、前記複数のセルブロックに接続されて前記複数のローカルＩ／Ｏラインを選択的にマルチプレクシングする複数のグローバルＩ／Ｏラインと、を含むことを特徴とする。
【００３０】
前記目的を達成しための本発明の半導体メモリ装置の第5形態は、複数のメインワードラインを生成させるロウデコーダと、前記ロウデコーダ上に配置されて複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、絶縁層内のホールがラインと電気接触を確立するように提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、前記第１パターンされた金属層ラインは、所定制御回路にそれぞれ接続される複数の第１信号ラインと、前記第１信号ラインに実質的に平行に配置されて、パワーを供給する複数の第１パワーラインを含み、前記第２のパターニングされた金属層ラインは、前記第１信号ラインに実質的に垂直に配列される複数の実質的に平行な第２信号ラインを含み、前記第３のパターニングされた金属層ラインは、複数の第３パワーラインを含んでパワーを供給し、前記第３パワーラインは、前記第２信号ラインに実質的に平行に、そして前記第２信号ラインの中の少なくとも一部のラインと実質的に重なり合うように配置されることを特徴とする。
【００３１】
前記ロウデコーダに隣接したメモリセルアレイをさらに含み、前記第１パワーラインの中の少なくとも一部のパワーラインは、前記メモリセルアレイにパワーを供給することができ、前記ロウデコーダに隣接したメモリセルアレイをさらに含み、前記第３パワーラインの中の少なくとも一部パワーラインは、前記メモリセルアレイにパワーを供給することができ、前記第２金属層ラインは、複数の第２パワーラインをさらに含んでパワーを供給し、前記第２パワーラインは、前記第２信号ラインに実質的に平行に配置されて、前記第２パワーラインのそれぞれは、前記第３パワーラインよりも実質的に狭い幅を有することができる。前記第３パワーラインの中の少なくとも一つのパワーラインは、前記第２パワーラインの中の少なくとも一つのパワーラインと実質的に重なり合うことができ、前記第１パワーラインの中の少なくとも一つのパワーラインは、ロウデコーダセルのそれぞれ中央部の半分を横断しながら配置されることができ、前記第１パワーラインの中の少なくとも一つのパワーラインは、ロウデコーダセルのそれぞれ中央部の半分を横断しながら配置されることができる。
【００３２】
前記目的を達成しための本発明の半導体メモリ装置の第6形態は、ロウデコーダセルを含むロウデコーダと、前記ロウデコーダ上に配置され、複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、絶縁層内のホールがラインと電気接触を確立するように提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層を含み、前記第１のパターニングされた金属層ラインは、対応するデコーダセルにそれぞれ接続される複数の第１信号ラインと、前記第１信号ラインに実質的に平行に配置されて、パワーを供給する複数の第１パワーラインと、を含み、前記第２のパターニングされた金属層ラインは、前記第１信号ラインに実質的に垂直に配列される複数の実質的に平行な第２信号ラインと、前記第２信号ラインに実質的に平行に配置されて、パワーを供給する複数の第２パワーラインと、を含み、前記第３のパターニングされた金属層ラインは、複数の第３パワーラインを含んでパワーを供給し、前記第３パワーラインは、前記第２信号ラインに実質的に平行に、そして前記第２信号ライン及び第２パワーラインの中の少なくとも一部のラインと実質的に重なり合うように配置されることを特徴とする。
【００３３】
前記デコーダセルのそれぞれにかけて、前記第１パワーラインの中の一つのパワーラインは、内部動作電圧を供給し、前記第１パワーラインの中の他の一つのパワーラインは、接地電圧を供給することができ、前記デコーダセルのそれぞれにかけて、前記内部動作電圧を供給する第１パワーライン及び前記接地電圧を供給する第１パワーラインは、互いに隣接して配列され、前記第１信号ラインの中で少なくとも一つの信号ラインは、前記デコーダセルの上に、そして前記内部動作電圧を供給する前記第１パワーラインの外側に置かれ、前記第１信号ラインの中で少なくとも他の一つの信号ラインは、前記デコーダセルの上に、そして前記接地電圧を供給する前記第１パワーラインの外側に配置されることができ、前記デコーダセルのそれぞれにかけて、前記第１信号ラインの中の少なくとも二つの信号ラインは互いに隣接して配置され、前記第１パワーラインは内部動作電圧を供給し、一側のこれら信号ラインの外側に配置され、前記第１パワーラインは接地電圧を供給し、他の一側のこれら信号ラインの外側に配置されることができる。
【００３４】
前記目的を達成しための本発明の半導体メモリ装置の第7形態は、メモリセルアレイと、前記メモリセルアレイの周辺に配置されるコラムデコーダと、前記コラムデコーダ上を横断しながら配置されて複数のラインをそれぞれ含む第１、第２及び第３のパターニングされた金属層と、絶縁層の中の一つの絶縁層内のホールがラインと電気接触を確立するように提供される部分を除く他は、前記パターニングされた金属層の周りに蒸着されて前記ラインを実質的に絶縁させる絶縁層と、を含み、前記第３のパターニングされた金属層ラインは、前記メモリセルアレイに接続される複数のグローバルＩ／Ｏラインを含むことを特徴とする。
【００３５】
前記グローバルＩ／Ｏラインは、前記コラムデコーダ上の前記第３のパターニングされた金属層グローバルＩ／Ｏラインのそれぞれに接続された前記メモリセルアレイ上の第２のパターニングされた金属層ラインにラウティングされるこができ、前記第３のパターニングされた金属層のグローバルＩ／Ｏラインは、前記第３のパターニングされた金属層のラインとして前記メモリセルアレイ上にラウティングされる。
【００３６】
前記の目的を達成しための本発明の半導体メモリ装置の配置方法の第1形態は、第３金属層で１次パワーラインを形成する段階と、前記第１金属層及び第２金属層の中の少なくとも一つの金属層で前記１次パワーラインをそれよりも幅が狭い２次パワーラインに接続する段階と、ローカルＩ／Ｏライン及びワードラインを前記第１金属層で形成する段階と、を含むことを特徴とする。
【００３７】
ここで、前記第２金属層でコラム選択ラインを形成する段階をさらに含むことができ、前記第２金属層でグローバルＩ／Ｏラインを形成する段階をさらに含むことができ、前記第３金属層でグローバルＩ／Ｏラインを形成する段階をさらに含むことができる。
【００３８】
前記目的を達成しための本発明の半導体メモリ装置の配置方法の第2形態は、第３金属層で１次パワーラインを形成する段階と、前記第１金属層及び第２金属層の中の少なくとも一つの金属層で前記１次パワーラインをそれよりも幅が狭い２次パワーラインに接続する段階と、前記第１及び第２金属層で信号ラインを形成する段階と、を含むことを特徴とする。
【発明を実施するための最良の形態】
【００３９】
以下の実施形態は、メモリアレイ、ロウデコーダ及び／又はコラムデコーダのために３つの金属層を用いる。一般的に、これらの実施形態により、パワーラインの幅を広くしてパワーの分配及び安全性を改善させることができる。これら実施形態の多様なメリットは図面を参照して以下の説明から明らかになるであろう。
【００４０】
図６は、３つの金属層を用いるメモリアレイの上にラウティング（配線又は配置）される信号及びパワーラインの第１実施形態を示す図である。第１金属層は、従来技術と同様に、ＮＷＥ、ＰＸ、ＬＩＯ信号ライン、及びＰ１パワーラインを含む。第２金属層は、ＣＳＬ及びＧＩＯ信号ラインを含むが、パワーラインを含まない。第３金属層は、第１金属層が形成されたＰ１パワーラインに垂直な方向に通るＰ３パワーラインを含む。このＰ３パワーラインは、第２金属層が形成された従来技術のＰ２パワーラインよりも広く形成することができる。その理由は、ＣＳＬ及びＧＩＯラインがメモリアレイ上に重ねて構成された第３金属層領域に配置されないからである。簡潔にするために、この特徴が図６に示されなかったが、Ｐ３ライン部分は、ＣＳＬ及びＧＩＯライン上に直上に重ねて配置することもできる。Ｐ３パワーラインが同一の電圧を転送するＰ１パワーラインと交差（この明細書において、交差とは、互いに異なる層を通る２以上のラインが平面図において交差することを意味する）する部分には、Ｐ３パワーラインとＰ１パワーラインとを接続する接続部が存在する。この接続部は、ビアコンタクト（ｖｉａ  ｃｏｎｔａｃｔ；第３金属及び第１金属の間の直接接続）または中間Ｐ２パッド（図示せず）を用いて第１金属に接続することがある。したがって、Ｐ３ラインは、減少した抵抗及び改善されたパワー分配を提供するようにラウティングされることができる。ＣＳＬとＧＩＯラインとの間の間隔は、Ｐ２ラインの除去によって改善され、クロストーク（ｃｒｏｓｓｔａｌｋ）を減少させて信号伝播速度を増加させることができる。
【００４１】
図７は、３つの金属層を用いるメモリアレイの上にラウティングされる信号及びパワーラインの第２実施形態を示す図である。この実施形態では、Ｐ１が第１金属層上に存在せず、第２金属層上のＣＳＬ及びＧＩＯと平行なＰ２ラインがパワーをメモリアレイ回路に分配する。Ｐ３ラインは、同一の電圧レベルのＰ２ラインと交差する部分においてＰ２ラインに直交（直角に交差）しかつＰ２ラインに接続されるように、第３金属層に配置される。Ｐ２ラインは、相対的に狭い一方、Ｐ３ラインは相対的に広くなっていて、必要とするところに電流を効率的に伝達することができる。
【００４２】
図８は、３つの金属層を用いるメモリアレイの上にラウティングされる信号及びパワーラインの第３実施形態を示す図である。この実施形態では、狭いＰ１パワーラインは、狭いＰ２パワーラインと交差する。同一の電圧レベルのＰ１及びＰ２ラインは、これらが交差する部分で接続される。より広いＰ３ラインは、Ｐ２ラインに平行にラウティングされて、一般的に同一の電圧レベルのＰ２ラインと重なり合う。Ｐ３及びＰ２ラインが、それぞれの長さに方向に沿って重なり合う部分において、これら二つのライン間の接続は、長いチャンネルで、あるいは複数の短縮されたビア（ａｂｂｒｅｖｉａｔｅｄ  ｖｉａｓ）で形成することができる。Ｐ３／Ｐ２構造は、ＣＳＬ及びＧＩＯが共有する金属層上で、もっとも少ない空間を占有しながら単位長さ当りの抵抗の低減に寄与する。
【００４３】
図９は、３つの金属層を用いるメモリアレイの上にラウティングされる信号及びパワーラインの第４実施形態を示す図である。この実施形態では、第１金属層は、ＮＷＥラインに平行にラウティングされる狭いＰ１パワーラインを含む。第２金属層は、Ｐ１パワーラインに垂直であり、ＣＳＬ及びＧＩＯラインに平行にラウティングされる狭いＰ２パワーラインを含む。Ｐ２パワーラインが同一電圧レベルのＰ１パワーラインと交差する部分で、二つのパワーラインが相互に接続される。第３金属層は、Ｐ１パワーラインに平行に相対的に広いＰ３パワーラインを含み、Ｐ３パワーラインは、好ましく同一電圧レベルの下部Ｐ１ラインと重なり合うようにラウティングされる。Ｐ３パワーラインが同一電圧レベルのＰ２ラインと交差する部分で、二つのパワーラインが相互に接続される。
【００４４】
図１０は、３つの金属層を用いるメモリアレイの上にラウティングされる信号及びパワーラインの第５実施形態を示す図である。この実施形態は、第３実施形態（図８）と類似であるが、ＧＩＯラインが第２金属層の代りに第３金属層上でラウティングされる。この実施形態は、重なり合うＰ２及びＰ３ラインがすべて減少された抵抗を有した単一コンダクタとして機能し、Ｐ３の幅を小さくさせて第３金属層上で信号ラインを配置するための空間を生じさせることができる。よって、ＣＳＬ間のラインの幅（ｐｉｔｃｈ）がより大きくなって、結合雑音を減少させることができる。
【００４５】
上述した実施形態の適用例として、ロウデコーダに配置される信号及びパワーラインをラウティングさせるための多様な実施形態を以下において説明する。
【００４６】
図１１は、ロウデコーダの第１実施形態を示す図である。相対的に狭いパワーライン（ＰＶＩＮＴ１、ＰＶＳＳ１）が第１金属層に配置されて、下部のロウデコーダ回路にパワーを供給する。例えば、ＰＶＩＮＴ１及びＰＶＳＳ１パワーラインは、第１金属層に信号ライン（Ｓ１）を配置するためにロウデコーダ領域（ＲＤ１）上に内部セクションを残しながら、ロウデコーダ領域（ＲＤ１）の両側面の領域（ｏｕｔｂｏａｒｄ  ａｒｅａ）において、上部から下部に向かって配列される。他のロウデコーダ信号ライン（Ｓ２）は、ＰＶＩＮＴ１、ＰＶＳＳ１及びＳ１ラインに垂直に進行しながら、第２金属層に配置される。第３金属層としては、相対的に幅が広いパワーライン（ＰＶＩＮＴ３、ＰＶＳＳ３）がＳ２ラインに平行に走り、ＰＶＩＮＴ３及びＰＶＳＳ３のそれぞれは一つ以上の信号ライン（Ｓ２）と重なり合う。ＰＶＩＮＴ３がＰＶＩＮＴ１と重なるが、Ｓ２と重ならない部分において、二つのパワーライン間の接続がなされる。同様に、ＰＶＳＳ３がＰＶＳＳ１と重なるが、Ｓ２と重ならない部分で、二つのパワーライン間の接続がなされる。この接続は、第２金属層から部分的に金属で埋められたビアを含むことができるが、連続的な第２金属層のパワーラインはこの実施形態では存在しない。この接続は、第３金属層と第１金属層との間に直接的になされることができる。この配置は、第２金属層上に余分の空間を利用してライン（Ｓ２）の数を増加させ、また、従来技術の第２金属層のパワーラインよりもさらに大きい断面を有した第３金属層のパワーラインを介してパワーを分配させる。
【００４７】
図１２は、図１１と類似であるが、信号ライン（Ｓ２）に平行し、その外側を走る第２金属層上の付加的なパワーライン（ＰＶＩＮＴ２、ＰＶＳＳ２）を用いるロウデコーダの第２実施形態を示す図である。ＰＶＩＮＴ２がＰＶＩＮＴ１と重なり合う部分で、二つのパワーライン間の接続がなされ、ＰＶＳＳ２とＰＶＳＳ１との間にも類似の接続がなさせる。ＰＶＩＮＴ３がＰＶＩＮＴ２と重なり（更に、一つ以上の信号ライン（Ｓ３）と重なってもよい）、二つのラインが重なり合う部分でＰＶＩＮＴ３とＰＶＩＮＴ２との間の接続がなされる。この接続は、延長されたチャンネル、またはＰＶＩＮＴ３及びＰＶＩＮＴ２の長さ方向に沿って、互いに離隔して配置された一連のビアでもある。類似の配置及び接続がＰＶＳＳ３とＰＶＳＳ２との間にも存在する。
【００４８】
図１３は、図１１と類似のロウデコーダの第３実施形態を示す図である。ＰＶＩＮＴ１及びＰＶＳＳ１は、ロウデコーダ領域（ＲＤ１）上の中央に配置されて、信号ライン（Ｓ１）は、ＰＶＩＮＴ１及びＰＶＳＳ１の外側に配置される。ここで、ＰＶＩＮＴ２及びＰＶＳＳ２は、第２金属層上に存在しない。
【００４９】
図１４は、図１２と類似の第４ロウデコーダ実施形態を示す図である。ＰＶＩＮＴ１及びＰＶＳＳ１は、ロウデコーダ領域（ＲＤ１）上に配置されて、信号ライン（Ｓ１）は、ＰＶＩＮＴ１及びＰＶＳＳ１の外側に配置される。ここで、ＰＶＩＮＴ２及びＰＶＳＳ２は、信号ライン（Ｓ２）を有した第２金属層に存在する。
【００５０】
上述した実施形態の適用例として、コラムデコーダに配置される信号及びパワーラインをラウティングするための多様な実施形態を以下において説明する。
【００５１】
図１５は、例えば第３金属層に配置されたＧＩＯラインを有する図１０の実施形態に有用な第１コラムデコーダの実施形態を示す図である。コラムデコーダ２０’は、第１金属層に配置された信号ライン（Ｓ１）及びパワーライン（ＰＶＩＮＴ１、ＰＶＳＳ１）及び第１金属層上の第２金属層に配置された信号ライン（Ｓ２）及びパワーライン（ＰＶＩＮＴ２、ＰＶＳＳ２）を用いる。しかしながら、第３金属層において、メモリアレイに配置された第３金属層のＧＩＯライン（及び、パワーをメモリアレイに供給する不図示の選択的な第２金属層のパワーライン）は、コラムデコーダを介して周辺Ｉ／Ｏ回路（図示せず）に直接に接続される。
【００５２】
図１６は、図１５と類似の第２コラムデコーダ実施形態を示している。ＧＩＯラインは、第３金属層によって、コラムデコーダ上を通るようにラウティングされる。しかしながら、コラムデコーダを通った後は、各ＧＩＯラインは、ビアを介して、例えば図６ないし図９に示されたように、メモリアレイ上において第２金属層のＧＩＯラインに接続される。
【００５３】
当業者であれば、多様なラウティング変形が上述された実施形態の一般的な範囲内で可能であることを認知できる。これらの実施形態は、一般的に、装置及び工程と必要な機能とが関係するので、確定されたラインの幅及び間隔は説明していない。このような最小限の変形及び具現方法の詳細事項は、本発明の実施形態の内に含まれ請求範囲の領域内にある。
【図面の簡単な説明】
【００５４】
【図１】ＤＲＡＭメモリ装置のための従来におけるメモリアレイ及びロウ／コラムデコーダ配列を示す図である。
【図２】図１のメモリアレイの一部を拡大して、付加的な回路及び信号ラインの詳細を示す図である。
【図３】図１のメモリアレイの一部を拡大して、メモリアレイと積層配置された二つの金属層に対する信号及びパワーラインラウティングレイアウトを重点的に示す図である。
【図４】図１のロウデコーダの一部を拡大して、付加的な回路及び信号ラインの詳細を示す図である。
【図５】図１のロウデコーダの一部を拡大して、ロウデコーダを積層配置された二つの金属層についての信号及びパワーラインラウティングレイアウトを重点的に示す図である。
【図６】メモリアレイによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第１実施形態を示す図である。
【図７】メモリアレイによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第２実施形態を示す図である。
【図８】メモリアレイによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第３実施形態を示す図である。
【図９】メモリアレイによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第４実施形態を示す図である。
【図１０】メモリアレイによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第５実施形態を示す図である。
【図１１】ロウデコーダによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第１実施形態を示す図である。
【図１２】ロウデコーダによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第２実施形態を示す図である。
【図１３】ロウデコーダによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第３実施形態を示す図である。
【図１４】ロウデコーダによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第4実施形態を示す図である。
【図１５】コラムデコーダによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第1実施形態を示す図である。
【図１６】コラムデコーダによってラウティングされる３重金属層で構成される信号及びパワーラインに対する第2実施形態を示す図である。
【符号の説明】
【００５５】
１０：メモリアレイ
２０、２０’：コラムデコーダ
３０：ロウデコーダ
１００：メモリ配列
【図１】
2005347754.tif 000003
【図２】
2005347754.tif 000004
【図３】
2005347754.tif 000005
【図４】
2005347754.tif 000006
【図５】
2005347754.tif 000007
【図６】
2005347754.tif 000008
【図７】
2005347754.tif 000009
【図８】
2005347754.tif 000010
【図９】
2005347754.tif 000011
【図１０】
2005347754.tif 000012
【図１１】
2005347754.tif 000013
【図１２】
2005347754.tif 000014
【図１３】
2005347754.tif 000015
【図１４】
2005347754.tif 000016
【図１５】
2005347754.tif 000017
【図１６】
2005347754.tif 000018