(57)【要約】【課題】  ＢＩＳＴ回路（組込自己試験回路）を有する半導体装置において、安価で、且つ、試験結果を確実に読み出すことができる記憶部をそなえることを実現する。【解決手段】  データ処理系に組み込まれ試験対象となる処理用ＲＡＭ１０と、処理用ＲＡＭ１０の組込自己試験を行なう組込自己試験回路２０と、組込自己試験回路２０による処理用ＲＡＭ１０の試験結果を、外部のテスタ５０によって読出可能に格納するフェイルメモリ用ＲＡＭ１１とをそなえて構成され、フェイルメモリ用ＲＡＭ１１として、処理用ＲＡＭ１０のデータ読出マージンよりも大きなデータ読出マージンを有するＲＡＭを用いる。【選択図】  図１
2005141797.tif 000002
【特許請求の範囲】
【請求項１】
データ処理系に組み込まれ試験対象となる処理用ＲＡＭ（Random Access Memory）と、
該処理用ＲＡＭの組込自己試験を行なう組込自己試験回路と、
該組込自己試験回路による該処理用ＲＡＭの試験結果を、外部のテスタによって読出可能に格納するフェイルメモリ用ＲＡＭとをそなえて構成され、
該フェイルメモリ用ＲＡＭとして、該処理用ＲＡＭのデータ読出マージンよりも大きなデータ読出マージンを有するＲＡＭが用いられていることを特徴とする、半導体装置。
【請求項２】
データ処理系に組み込まれ試験対象となる複数の処理用ＲＡＭ（Random Access Memory）と、
該処理用ＲＡＭの組込自己試験を行なう組込自己試験回路とをそなえて構成され、
該組込自己試験回路が該複数の処理用ＲＡＭのうちの一部の組込自己試験を行なっている際に、該組込自己試験回路の試験対象外の処理用ＲＡＭが、該組込自己試験回路による該処理用ＲＡＭの試験結果を外部のテスタによって読出可能に格納するフェイルメモリ用ＲＡＭとして用いられるように構成されていることを特徴とする、半導体装置。
【請求項３】
該複数の処理用ＲＡＭのそれぞれにおいて、当該ＲＡＭを成すセンスアンプの起動時のビット線振幅を増大させてデータ読出マージンを拡大させうるマージン拡大手段がそなえられていることを特徴とする、請求項２記載の半導体装置。
【請求項４】
該マージン拡大手段が、外部から与えられる信号によって該センスアンプの起動タイミングを段階的に遅らせる遅延回路によって構成されていることを特徴とする、請求項３記載の半導体装置。
【請求項５】
該マージン拡大手段により、該複数の処理用ＲＡＭのうちフェイルメモリ用ＲＡＭとして用いられるもののデータ読出マージンが、該組込自己試験回路の試験対象になっている処理用ＲＡＭのデータ読出マージンよりも大きくなるように設定変更することを特徴とする、請求項３または請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＩＳＴ（Built In Self Test）回路（組込自己試験回路）をそなえ、自己のデータ処理系に組み込まれた処理用記憶部（ＲＡＭ：Random Access Memory）の試験を行なう半導体装置に関する。
【背景技術】
【０００２】
従来から、例えば、ＬＳＩ（Large Scale Integration）等の半導体装置の記憶部をテストする方法として、ＢＩＳＴ（Built In Self Test）回路（組込自己試験回路）を用いたテスト方法がある（例えば、下記特許文献１〜４参照）。
このＢＩＳＴ回路をそなえた半導体装置は、例えば、図７に示すように構成されている。図７に示すように、この半導体装置１００は、試験対象である自己のデータ処理系に組み込まれた記憶部（例えば、ＲＡＭ：Random Access Memory）１０１と、ＢＩＳＴ回路１０２と、コントロール回路１０３と、チェッカ１０４と、データ格納用ラッチアレイ１０５とをそなえて構成され、半導体装置１００の外部にはテスタ１１０が着脱可能に接続されている。
【０００３】
記憶部（以下、ＲＡＭという）１０１は、半導体装置１００の記憶部として機能するものであり、所謂、ＤＲＡＭ（Dynamic Random Access Memory），ＳＲＡＭ（Static Random Access Memory）等として構成される。
ＢＩＳＴ回路１０２は、ＲＡＭ１０１に対して組込自己試験を行なうための回路であり、ＲＡＭ１０１へ書き込むデータと当該データを書き込む場所（即ち、ＲＡＭ１０１上のアドレス）とを含むテストパターンをＲＡＭ１０１に対して発行するとともに、当該テストパターンの期待値を作成し、後述するチェッカ１０４へ送信するように構成されている。
【０００４】
コントロール回路１０３は、ＢＩＳＴ回路１０２を制御するための回路であり、具体的にはＢＩＳＴ回路１０２によるテストの開始／終了を制御するものである。
チェッカ１０４は、ＢＩＳＴ回路１０２から発生されたテストパターンに基づいてＲＡＭ１０１に書き込まれた後に、このＲＡＭ１０１から読み出されたデータと、ＢＩＳＴ回路１０２で作成された当該テストパターンに対応した期待値とを比較し、比較結果を後述するデータ格納用ラッチアレイ１０５へ送信するものである。
【０００５】
チェッカ１０４からデータ格納用ラッチアレイ１０５へ送信される比較結果は、ＲＡＭ１０１から読み出されたデータと、期待値とが適合しているか、適合していないかを１，０のデータで表わすものであり、ＢＩＳＴ回路１０２から発生されるテストパターン毎に生成され、データ格納用ラッチアレイ１０５へ送信される。なお、ここでは、ＲＡＭ１０１から読み出されたデータと、期待値とが適合している場合には１を、適合していない場合には０を比較結果としてデータ格納用ラッチアレイへ送信する。
【０００６】
データ格納用ラッチアレイ１０５は、チェッカ１０４から送信された比較結果を格納するものであり、所謂、先入れ先出し方式のメモリラッチアレイである。
テスタ１１０は、半導体装置１００の外部に着脱可能に接続され、データ格納用ラッチアレイ１０５に格納された比較結果を取り出すものである。
このような構成により、従来の半導体装置１００では、この半導体装置１００にテスタ１１０が接続され、コントロール回路１０３がＢＩＳＴ回路１０２を制御して、テストが開始される。ＢＩＳＴ回路１０２はＲＡＭ１０１に対してテストパターンを連続的に発行し、ＲＡＭ１０１に複数のパターンの書き込みを行なうとともに、各テストパターン毎に期待値を作成し、チェッカ１０４へ送信する。そして、チェッカ１０４においてＲＡＭ１０１から読み出されたデータとＢＩＳＴ回路１０２から送信された期待値とが比較され、これらが適合するか否かを比較結果（ここでは、適合する場合を１，適合しない場合を０）としてデータ格納用ラッチアレイ１０５へ送信し、かかる比較結果がデータ格納用ラッチアレイ１０５に格納される。そして、テスタ１１０がデータ格納用ラッチアレイ１０５に格納された試験結果（比較結果）を取り出して、これらを評価することにより、ＲＡＭ１０１のテストが行なわれる。
【０００７】
しかしながら、図７に示すような従来の半導体装置１００では、テスタ１１０が半導体装置１００よりも古い世代のテクノロジで製造されていることが一般的であるため、テスタ１１０の処理速度が半導体装置１００の処理速度よりも遅い。そのため、折角、試験対象である半導体装置１００のデバイス（ＭＰＵ：Micro Processing Unit，ＣＰＵ：Central Processing Unit等）を速いクロックサイクルで作動させて試験を行なっても、テスタ１１０のデバイス（ＭＰＵ，ＣＰＵ等）の処理速度が、半導体装置１００のクロックサイクルについていくことができず、データ格納用ラッチアレイ１０５に半導体装置１００の速いクロックサイクルで書き込まれた比較結果をテスタ１１０が読み出すことができなくなってしまう。ＲＡＭ１０１を試験する場合には、ＲＡＭ１０１に対してアドレスを次々に遷移させてデータの読み書きを連続して行なうことが、製品動作保証の重要な柱であるため、図７に示すような従来の半導体装置１００では、半導体装置１００のデバイスの処理速度をテスタ１１０の処理速度にあわせて遅いクロックサイクルで試験を行なう他なく、ＲＡＭ１０１の試験を半導体装置１００が持つ本来の処理速度で行なうことができなかった。
【０００８】
なお、仮に、半導体装置１００と同等のテクノロジを用いて、半導体装置１００と同等の処理速度を発揮するデバイス（ＣＰＵ等）をそなえたテスタ１１０を用意することができたとしても、このようなテスタ１１０は非常に高価であり、試験対象である半導体装置が開発される毎にこの半導体装置と同等のテスタを用意することは現実的ではない。
また、図７に示すような従来の半導体装置１００では、チェッカ１０４での比較結果を格納するデータ格納用ラッチアレイ１０５が、一般的にＲＡＭ１０１よりも小容量であるため、ＲＡＭ１０１全体に対して連続的に試験した試験結果を全て記憶することができないことがある。ＲＡＭ１０１のテストでは、ＲＡＭ１０１に対して全アドレスにデータの読み書きを連続して行なうことが、製品動作保証上重要であるが、このようなデータ格納用ラッチアレイ１０５では、ＲＡＭ１０１の試験を複数回に分けて行なわなくてはならなくなり、確実な製品動作保証をすることができない。
【０００９】
さらに、半導体装置１００の試験では、不良がＲＡＭ１０１のセルアレイのどの物理位置（つまり、どのアドレス）に発生するかを調査すること、即ち、フェイルビットマップを作成することが非常に有効であるが、先入れ先出し方式のデータ格納用ラッチアレイ１０５では、アドレスを指定して比較結果を格納することができないため、ＲＡＭ１０１を試験動作させた際のフェイルビットマップを作成することができなかった。
【００１０】
そこで、データ格納用ラッチアレイ１０５の代わりに、ＲＡＭ１０１と同等の記憶部（ＲＡＭ）を半導体装置１００の外部に新たに設け、この記憶部にチェッカ１０４の比較結果を格納するように構成することにより、上述した課題を解決しようとした技術が提案されている（例えば、下記特許文献１〜３参照）。
【特許文献１】特開２００２−２９８５９８号公報
【特許文献２】特開平１１−２３８４００号公報
【特許文献３】特開平１０−３０２４９９号公報
【特許文献４】特開２００２−１３３８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、試験結果（上述したチェッカ１０４から送信される比較結果）を格納するために、ＲＡＭ１０１と同程度の性能をそなえたＲＡＭを半導体装置１００の外部に新たに設けると、当然、上述したデータ格納用ラッチアレイ１０５を半導体装置１００内部に設けるよりも高コスト化してしまう。
しかも、半導体装置１００が例えばサーバやパーソナルコンピュータのＭＰＵやＣＰＵ等であり、試験対象のＲＡＭ１０１がＳＲＡＭであった場合には、ＳＲＡＭは非常に高価であるため、試験にかかるコストがさらに高コスト化してしまう。
【００１２】
また、ＭＰＵやＣＰＵ等の半導体装置に設けられる記憶部としてのＲＡＭは、近年、高速化、高密度化（大容量化）を目的として開発が盛んに行なわれており、新たに開発されたＲＡＭを搭載した半導体装置（ＭＰＵ，ＣＰＵ等）が開発される毎に、かかるＲＡＭと同程度のＲＡＭを試験用に用意すれば、さらに高コスト化してしまう。
また、試験結果を格納するためのＲＡＭを半導体装置１００の外部に設けると、かかるＲＡＭを半導体装置１００に接続するためのインターフェースや制御系を新たに設ける必要があるため、装置の複雑化、高コスト化を招いてしまう。
【００１３】
ところで、ＢＩＳＴ回路を用いて半導体装置の記憶部（ＲＡＭ）の組込自己試験を行なう場合、試験結果（即ち、チェッカ１０４から送信される比較結果）を格納する記憶部は、当然ながら、記憶した試験結果を正確に読み出せるように構成する必要がある。
しかしながら、図７に示したような従来の半導体装置１００にそなえられたデータ格納用ラッチアレイ１０５や特許文献１〜４の技術では、かかる記憶部に書き込まれた試験結果を確実に読み出すための工夫は何らされていない。
【００１４】
本発明は、このような課題に鑑み創案されたもので、安価で、且つ、試験結果を確実に読み出すことができる記憶部をそなえたＢＩＳＴ回路（組込自己試験回路）を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の半導体装置は、データ処理系に組み込まれ試験対象となる処理用ＲＡＭ（Random Access Memory）と、処理用ＲＡＭの組込自己試験を行なう組込自己試験回路と、組込自己試験回路による処理用ＲＡＭの試験結果を、外部のテスタによって読出可能に格納するフェイルメモリ用ＲＡＭとをそなえて構成され、フェイルメモリ用ＲＡＭとして、処理用ＲＡＭのデータ読出マージンよりも大きなデータ読出マージンを有するＲＡＭが用いられていることを特徴としている（請求項１）。
【００１６】
また、上記目的を達成するために、本発明の半導体装置は、データ処理系に組み込まれ試験対象となる複数の処理用ＲＡＭ（Random Access Memory）と、処理用ＲＡＭの組込自己試験を行なう組込自己試験回路とをそなえて構成され、組込自己試験回路が複数の処理用ＲＡＭのうちの一部の組込自己試験を行なっている際に、組込自己試験回路の試験対象外の処理用ＲＡＭが、組込自己試験回路による処理用ＲＡＭの試験結果を外部のテスタによって読出可能に格納するフェイルメモリ用ＲＡＭとして用いられるように構成されていることを特徴としている（請求項２）。
【００１７】
なお、複数の処理用ＲＡＭのそれぞれにおいて、当該ＲＡＭを成すセンスアンプの起動時のビット線振幅を増大させてデータ読出マージンを拡大させうるマージン拡大手段がそなえられることが好ましい（請求項３）。
また、マージン拡大手段が、外部から与えられる信号によってセンスアンプの起動タイミングを段階的に遅らせる遅延回路によって構成されていることが好ましい（請求項４）。
【００１８】
さらに、マージン拡大手段により、複数の処理用ＲＡＭのうちフェイルメモリ用ＲＡＭとして用いられるもののデータ読出マージンが、組込自己試験回路の試験対象になっている処理用ＲＡＭのデータ読出マージンよりも大きくなるように設定変更することが好ましい（請求項５）。
【発明の効果】
【００１９】
本発明の半導体装置によれば、半導体装置にそなえられたデバイス（ＭＰＵ，ＣＰＵ等）に基づく処理速度（即ち、半導体装置が持つ本来の処理速度）で処理用ＲＡＭの全体に対して連続的に組込自己試験を行なうことができるため、確実な製品動作保証をすることができる。
また、フェイルメモリ用ＲＡＭが、処理用ＲＡＭのデータ読出マージンよりも大きなデータ読出マージンを有するように構成されているため、フェイルメモリ用ＲＡＭから試験結果を確実に読み出すことができ、組込自己試験の精度を向上させることができる（請求項１）。
【００２０】
また、本発明の半導体装置によれば、組込自己試験回路が複数の処理用ＲＡＭのうちの一部の組込自己試験を行なっている際に、組込自己試験回路の試験対象外の処理用ＲＡＭが、組込自己試験回路による処理用ＲＡＭの試験結果を外部のテスタによって読出可能に格納するフェイルメモリ用ＲＡＭとして用いられるように構成されているので、上述した従来からの技術のように、処理用ＲＡＭと同等の性能を有するＲＡＭをフェイルメモリ用ＲＡＭとして新たに設ける必要がないため、これに伴うインターフェースや制御系も新たに設ける必要がなく、組込自己試験にかかるコストを低コスト化することができる。
【００２１】
さらに、かかる半導体装置にそなえられたデバイス（ＭＰＵ，ＣＰＵ等）に基づく処理速度（即ち、半導体装置が持つ本来の処理速度）で処理用ＲＡＭの全体に対して連続的に組込自己試験を行なうことができるため、確実な製品動作保証をすることができる（請求項２）。
また、マージン拡大手段により組込自己試験の試験結果を格納するフェイルメモリ用ＲＡＭのデータ読出マージンを拡大することによって、フェイルメモリ用ＲＡＭから試験結果を確実に読み出すことができ、組込自己試験の精度を向上させることができる（請求項３〜５）。
【００２２】
さらに、かかる半導体装置にそなえられた複数の処理用ＲＡＭのそれぞれにおいて、マージン拡大手段がそなえられているため、マージン拡大手段により、上記複数の処理用ＲＡＭのうちフェイルメモリ用ＲＡＭとして用いられるもののデータ読出マージンが、組込自己試験回路の試験対象になっている処理用ＲＡＭのデータ読出マージンよりも大きくなるように設定変更することにより、上記複数の処理用ＲＡＭにおいて、試験対象とする処理用ＲＡＭとフェイルメモリ用ＲＡＭとを切り換えることが可能になる。これにより、上記複数の処理用ＲＡＭを合理的に使用することができ、効率的に、且つ、安価で、組込自己試験を行なうことができる（請求項２〜５）。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の実施形態について説明する。
〔１〕本発明の一実施形態
図１〜図６は本発明の一実施形態としての半導体装置を示す図であり、図１はその機能構成を示すブロック図、図２はそのＲＡＭのメモリセルおよびセンスアンプの構成を示す回路図、図３はそのマージン拡大手段の機能構成を示すブロック図、図４はそのマージン拡大手段の遅延回路を示す回路図、図５はそのマージン拡大手段の遅延回路にそなえられたスイッチの選択によって切り換えられるインバータ段数について説明するための図、図６（ａ），（ｂ）はそのＲＡＭの読み出し動作を説明するためのタイムチャートである。
【００２４】
図１に示すように、本発明の一実施形態としての半導体装置１は、例えばＭＰＵ，ＣＰＵ等として機能しうるＬＳＩ（Large Scale Integration）であり、データ処理系に組み込まれ試験対象となる処理用ＲＡＭ１０と、この処理用ＲＡＭ１０の組込自己試験を行なうＢＩＳＴ回路（組込自己試験回路）２０と、このＢＩＳＴ回路２０による組込自己試験を制御するコントロール回路３０と、ＢＩＳＴ回路２０から発生されたテストパターンに基づいて処理用ＲＡＭ１０に書き込まれた後にこの処理用ＲＡＭ１０から読み出されたデータを、ＢＩＳＴ回路２０がかかるテストパターンに基づいて作成した期待値と比較し、この比較結果を試験結果として出力するチェッカ（Checker）４０と、このチェッカ４０での試験結果を後述する外部のテスタ５０によって読み出し可能に格納するフェイルメモリ用ＲＡＭ１１とを備えて構成されている。
【００２５】
また、フェイルメモリ用ＲＡＭ１１は、外部のテスタ５０と接続可能に構成されている。
処理用ＲＡＭ１０は、半導体装置１の記憶部として機能するものであり、ＢＩＳＴ回路２０による組込自己試験の試験対象である。
これに対して、フェイルメモリ用ＲＡＭ１１は、処理用ＲＡＭ１０と同様に、半導体装置１のデータ処理系に組み込まれ、通常は半導体装置１の記憶部として機能するものであり、従って処理用ＲＡＭ１０と同等の性能をそなえたものであるが、ここでは、チェッカ４０の試験結果を外部のテスタ５０によって読出可能に格納するフェイルメモリとして用いられている。つまり、半導体装置１はデータ処理系に少なくとも２つのＲＡＭ１０，１１をそなえており、ここではＲＡＭ１０を組込自己試験の試験対象とし、その際、試験対象外であるＲＡＭ１１をフェイルメモリ用ＲＡＭとして用いている。ＲＡＭ１１の自己試験を行なう場合には、ＲＡＭ１０をフェイルメモリ用ＲＡＭとして用いるとともに、ＲＡＭ１１を試験対象とするように切り換えることも可能になっている。
【００２６】
また、フェイルメモリ用ＲＡＭ１１は、上記試験結果を、ＢＩＳＴ回路２０によって指定された、テストデータが書き込まれた処理用ＲＡＭ１０上のアドレスと同一のアドレスに格納されるようになっている。つまり、ＢＩＳＴ回路２０から発生されるテストパターンに基づいて処理用ＲＡＭ１０に書き込まれたデータの試験結果（比較結果）が、フェイルメモリ用ＲＡＭ１１上においても処理用ＲＡＭ１０の上記データが書き込まれたアドレスと同一のアドレスに書き込まれる。
【００２７】
そして、フェイルメモリ用ＲＡＭ１１においては、ＢＩＳＴ回路２０により発生されたテストパターンに基づくデータの書き込みは、半導体装置１のデバイス（ＭＰＵ，ＣＰＵ等）の処理速度に基づいた速いクロックサイクルで行なわれる。一方、フェイルメモリ用ＲＡＭ１１に書き込まれたデータをテスタ５０により読み出す際には、テスタ５０のデバイス（ＭＰＵ，ＣＰＵ等）の処理速度に基づいた遅いクロックサイクルで行なわれる。即ち、フェイルメモリ用ＲＡＭ１１は、入力されたクロックサイクルに応じて書き込み／読み出しの処理を行なうように構成されている。
【００２８】
ＢＩＳＴ回路（組込自己試験回路）２０は、処理用ＲＡＭ１０に対して処理用ＲＡＭ１０へ書き込むデータ（テストデータともいう）と当該データを書き込む場所（即ち、処理用ＲＡＭ１０上のアドレス）とを含むテストパターンを連続的に発行するものである。また、ＢＩＳＴ回路２０は、連続的に発行したテストパターン毎に期待値を作成し、チェッカ４０へ送信するとともに、上記データを書き込む場所（即ち、処理用ＲＡＭ１０上のアドレス）をフェイルメモリ用ＲＡＭ１１が試験結果を書き込むアドレスとして指定するように構成されている。
【００２９】
コントロール回路３０は、ＢＩＳＴ回路２０による組込自己試験を制御するための回路であり、具体的にはＢＩＳＴ回路２０による組込自己試験の開始／終了を制御したり、後述する処理用ＲＡＭ１０及びフェイルメモリ用ＲＡＭ１１にそれぞれ設けられたマージン拡大手段６０（図３参照）を制御したりするものである。具体的には、図１に示すように、コントロール回路３０から処理用ＲＡＭ１０及びフェイルメモリ用１１のそれぞれに２ビット信号ＳＷ［６２Ｓ：６３Ｓ］（ＳＷ［６２Ｓ］，ＳＷ［６３Ｓ］）が送信され、各ＲＡＭ１０，１１におけるマージン拡大手段６０の遅延回路６１（図３，図４参照）にそなえられたスイッチ６２Ｓ，６３Ｓに対して、これらのスイッチ６２Ｓ，６３Ｓを選択するための信号ＳＷ［６２Ｓ］，ＳＷ［６３Ｓ］がそれぞれ供給される。なお、図４において、ＳＷ［６２Ｓ］＿ＬはＳＷ［６２Ｓ］の反転信号に対応し、ＳＷ［６２Ｓ］＿ＨはＳＷ［６２Ｓ］に対応し、ＳＷ［６３Ｓ］＿ＬはＳＷ［６３Ｓ］の反転信号に対応し、ＳＷ［６３Ｓ］＿ＨはＳＷ［６３Ｓ］に対応する。
【００３０】
チェッカ４０は、ＢＩＳＴ回路２０からのテストパターンに基づいて処理用ＲＡＭ１０に書き込まれた後にこの処理用ＲＡＭ１０から読み出されたデータと、ＢＩＳＴ回路２０において作成された期待値とを比較し、これらが適合しているか、適合していないかを試験結果としてフェイルメモリ用ＲＡＭ１１へ送信するものである。
なお、チェッカ４０からフェイルメモリ用ＲＡＭ１１へ送信される試験結果（比較結果）としては、処理用ＲＡＭ１０に書き込まれたデータと期待値とが適合していれば１が、適合していなければ０が、ＢＩＳＴ回路２０から連続的に発行されるテストパターン毎に生成される。
【００３１】
テスタ５０は、半導体装置１に着脱可能に接続され、フェイルメモリ用ＲＡＭ１１に格納された複数の試験結果を当該試験結果が書き込まれたアドレスとともに取り出して、フェイルビットマップを作成し、これをテスト結果として出力するものである。
なお、ＢＩＳＴ回路２０，コントロール回路３０，チェッカ４０，フェイルメモリ用ＲＡＭ１１は、データ処理系に組み込まれ試験対象となる処理用ＲＡＭ１０をそなえて構成される半導体装置１用の試験装置として機能する。
【００３２】
次に、本実施形態にかかる半導体装置１において、通常、半導体装置１の記憶部として機能する処理用ＲＡＭ１０及びフェイルメモリ用ＲＡＭ１１（以下、処理用ＲＡＭ１０とフェイルメモリ用ＲＡＭ１１とを区別しないときには、単にＲＡＭ１０，１１という）について説明すると、本半導体装置１にそなえられたＲＡＭ１０，１１は、例えば、図２に示すようなメモリセル１２が複数集合して構成された、所謂、ＳＲＡＭとして構成されている。
【００３３】
図２に示すように、メモリセル１２は、トランジスタ１３ａ，１３ｂと、一対のインバータから成る論理回路１４と、メモリセル１２のアドレスに対応するワード線１５と、メモリセル１２からデータを取り出すための信号線であるビット線１６ａ，１６ｂとをそなえて構成されている。
また、メモリセル１２のビット線１６ａ，１６ｂには、これらのビット線１６ａ，１６ｂに渡ってメモリセル１２からの電圧を増幅するためのセンスアンプ（Sense Amp）１７が接続され、センスアンプ１７にはセンスアンプイネーブル（Sense Amp Enable）スイッチ１７ａが設けられている。
【００３４】
なお、メモリセル１２には、ワード線１５を選択するためのワード線選択回路１８（図３参照）と、ビット線１６ａ，１６ｂに対するプリチャージのセット／解除を行なうプリチャージ回路１９（図３参照）とが接続されている。
このような構成により、このメモリセル１２からメモリセル１２に保持されたデータとしてのビット線１６ａ，１６ｂ間の電圧差（以下、ビット線振幅ともいう）を読み出す際には、このビット線１６ａ，１６ｂ間の電圧差が、通常、数百ｍＶ（例えば、１００ｍＶ〜２００ｍＶ）程度と微小であるため、センスアンプ１７により、かかる電圧差（ビット線振幅）が読み取り可能なレベルまで増幅されて外部に読み出されるようになっている。
【００３５】
さらに、本半導体装置１にそなえられたＲＡＭ１０，１１には、それぞれに当該ＲＡＭ１０，１１を成すセンスアンプ１７の起動時のビット線１６ａ，１６ｂ間の電圧差（ビット線振幅）を増大させてデータ読出マージンを拡大させうる、図３に示すマージン拡大手段６０がそなえられている。
マージン拡大手段６０は、図３に示すように、外部から与えられるクロック信号によって当該ＲＡＭ１０，１１のセンスアンプ１７の起動タイミングを遅らせる遅延回路６１と、当該ＲＡＭ１０，１１のセンスアンプ１７に接続されるチョッパ（Chopper）６７〜６９とから構成されている。
【００３６】
なお、チョッパ６７は、後述するセンスアンプ１７のセンスアンプイネーブルスイッチ１７ａに接続され、チョッパ６８はワード線選択回路１８に接続され、チョッパ６９はプリチャージ回路１９に接続されている。
遅延回路６１は、図４に示すように、直列に接続された選択回路６２と選択回路６３とから構成され、選択回路６２に入力されたクロック信号は、選択回路６２および６３を通過することにより、これら選択回路６２および６３における選択状態に応じた時間だけ遅延されてから、選択回路６３に接続されたチョッパ６７〜６９へ出力されるようになっている。
【００３７】
選択回路６２は、選択可能な２つの回路６２Ｌ，６２Ｈと、これらの回路６２Ｌ，６２Ｈのいずれか一方を選択するためのスイッチ６２Ｓとをそなえて構成されており、選択回路６３も、選択回路６２と同様に、選択可能な２つの回路６３Ｌ，６３Ｈと、これら回路６３Ｌ，６３Ｈのいずれか一方を選択するためのスイッチ６３Ｓとをそなえて構成されている。なお、スイッチ６２Ｓは、信号ＳＷ［６２Ｓ］として０が入力されることにより回路６２Ｌを選択し、信号ＳＷ［６２Ｓ］として１が入力されることにより回路６２Ｈを選択する。また、これと同様に、スイッチ６３Ｓは、信号ＳＷ［６３Ｓ］として０が入力されることにより回路６３Ｌを選択し、信号ＳＷ［６３Ｓ］として１が入力されることにより回路６３Ｈを選択する。
【００３８】
また、選択回路６２，６３の各回路６２Ｌ，６２Ｈ，６３Ｌ，６３Ｈにはそれぞれ同様のインバータ６４が１又は複数設けられており、回路６２Ｌ，６３Ｌにはそれぞれインバータ６４が１つだけ設けられ、回路６２Ｈにはインバータ６４が５つ直列に設けられ、回路６３Ｈにはインバータ６４が３つ直列に設けられている。
したがって、選択回路６２に入力されたクロック信号は、スイッチ６２Ｓ，６３Ｓにより選択されて通過する回路（即ち、回路６２Ｌ，６２Ｈのいずれか一方と回路６３Ｌ，６３Ｈのいずれか一方とが組み合わされた回路）上に存在するインバータ６４の段数が増える程遅延されて、チョッパ６７〜６９へ出力される。
【００３９】
図４，図５に示すように、遅延回路６１によれば、スイッチ６２Ｓにより回路６２Ｌが選択され、スイッチ６３Ｓにより回路６３Ｌが選択された場合は、インバータ６４の段数は２となる。また、スイッチ６２Ｓにより回路６２Ｌが選択され、スイッチ６３Ｓにより回路６３Ｈが選択された場合は、インバータ６４の段数は４となり、スイッチ６２Ｓにより回路６２Ｈが選択され、スイッチ６３Ｓにより回路６３Ｌが選択された場合は、インバータ６４の段数は６となり、スイッチ６２Ｓにより回路６２Ｈが選択され、スイッチ６３Ｓにより回路６３Ｈが選択された場合は、インバータ６４の段数は８となる。
【００４０】
このように、マージン拡大手段６０によれば、遅延回路６１の選択回路６２，６３にそれぞれ設けられたスイッチ６２Ｓ，６３Ｓを切り換えることにより、入力されたクロック信号が遅延回路６１を通過する際に存在するインバータ６４の段数を段階的に調節することができ、入力されたクロック信号の遅延を段階的に調節することができる。
次に、マージン拡大手段６０の遅延回路６１により、クロック信号を遅延させることによる作用・効果について図６（ａ），（ｂ）を参照しながら説明する。
【００４１】
図６（ａ）に示すように、本半導体装置１のデータ処理系に組み込まれた処理用ＲＡＭ（ここでは、処理用ＲＡＭ１０）では、チェッカ４０へデータを読み出すためのクロック信号が入力されると、プリチャージ回路１９から出力される信号に示すように、プリチャージの解除が開始され［図６（ａ）中ｔ１参照］、これに伴って、ビット線１６ａとビット線１６ｂとの間に電圧差が生じ始める。そして、プリチャージが完全に解除されると、ワード線回路１８から出力される信号に示すように、ワード線１５が選択され［図６（ａ）中ｔ２参照］、ワード線１５に接続された処理用ＲＡＭ１０のメモリセル１２が書き込み／読み出し（ここでは、読み出し）可能に選択される［図６（ａ）中ｔ３参照］。
【００４２】
一方、クッロク信号が入力されると、当該ＲＡＭ１０にそなえられた遅延回路６１において、クロック信号の遅延調節が行なわれ、チョッパ６７へのクロック信号の入力が遅延されセンスアンプ１７の起動が遅延されて、上記のビット線１６ａ，１６ｂ間の電圧差がある程度開いた時点、つまり、ビット線１６ａ，１６ｂ間の電圧差であるビット線振幅がＷ１まで開いた時点で、センスアンプイネーブルスイッチ１７ａに対するセンスアンプイネーブル信号が立ち上げられ、センスアンプ１７が起動されるように設定されている［図６（ａ）中ｔ４参照］。なお、ここでは、コントロール回路３０によって、当該ＲＡＭ１０にそなえられた遅延回路６１のスイッチ６２Ｓ，６３Ｓに対してともに０が送信され（図１の“ＳＷ［６２Ｓ：６３Ｓ］＝００”参照）、遅延回路６１のインバータ６４の段数が最小の２に設定されている。
【００４３】
このように、ビット線振幅（ここではビット線振幅Ｗ１）を確保することにより、データ読出マージンをある程度確保しながら当該ＲＡＭ１０からのデータ読み出しを行なうことができる。
なお、センスアンプイネーブルスイッチ１７ａにセンスアンプイネーブル信号が入力されてから、センスアンプ１７が起動してビット線１６ａ，１６ｂ間の電圧差（ビット線振幅）の増幅が開始されるには若干の時間がかかるため、ここでは、センスアンプ１７により増幅されるビット線振幅Ｗ１は、センスアンプイネーブルスイッチ１７ａにセンスアンプイネーブル信号が入力された時点（ｔ４）から微少時間経過後となる。また、ビット線１６ａ，１６ｂ間の電位差（ビット線振幅）は、上述のようにプリチャージが解除された後、徐々に増大していき、ビット線１６ａ，１６ｂの電位差（ビット線振幅）が最大値に達すると徐々に減少していく。
【００４４】
そして、センスアンプ１７によりビット線１６ａ，１６ｂ間の電圧差が増幅されると、センスアンプイネーブル信号はオフ状態に切り換えられ、これに伴って、ワード線選択回路１８によるワード線１５の選択が終了し［図６（ａ）中ｔ５参照］、次いで、プリチャージ回路１９によるプリチャージの解除が終了されるとともに、当該ＲＡＭ１０からのデータの読み出しが完了される［図６（ａ）中ｔ６参照］。
【００４５】
このように、本半導体装置１の処理用ＲＡＭ１０では、上述したデータ読み出し動作が、クロックサイクル（クッロクサイクル単位）Ｔ内に完了される。
また、図２に示した構造を有する本半導体装置１におけるＲＡＭ（処理用ＲＡＭ１０及びフェイルメモリ用ＲＡＭ１１）では、センスアンプ１７により増幅するビット線振幅が小さければ小さいほど、データ読出マージンが小さくなってしまい、かかるビット線振幅を当該ＲＡＭのデータとして読み出したときに、読出エラーが生じ易くなってしまう。しかし、その一方で、データ読出マージンを確保するために、マージン拡大手段６０の遅延回路６１によりセンスアンプ１７の起動タイミングを遅延させると、センスアンプ１７の起動タイミングを遅延させた分、当該ＲＡＭからのデータ読出に時間がかかることになってしまい、データ読出マージンを拡大させてデータを確実に読み出すことと、かかるデータを高速に読み出すこととはトレードオフの関係にある。そのため、処理用ＲＡＭ１０では、データ読出時間が延長され過ぎない範囲で、ワード線振幅をある程度増大させ、データ読出マージンをある程度確保してからセンスアンプ１７を起動するようにしている。
【００４６】
これに対して、本半導体装置１のフェイルメモリ用ＲＡＭ１１では、図６（ｂ）に示すように、クロック信号が入力されてから、プリチャージ回路１９から出力される信号に示すように、プリチャージの解除が開始され、ワード線回路１８から出力される信号に示すようにワード線１５が選択されて、フェイルメモリ用ＲＡＭ１１のメモリセル１２が書き込み／読み出し（ここでは、読み出し）可能に選択されるまで［図６（ｂ）中ｔ１〜ｔ３参照］は、上述した図６（ａ）に示す処理用ＲＡＭ１０と同様のデータ読み出し動作が行なわれる。
【００４７】
しかし、本半導体装置１のフェイルメモリ用ＲＡＭ１１では、クッロク信号が入力されると、当該ＲＡＭ１１にそなえられた遅延回路６１により、センスアンプイネーブルスイッチ１７ａに入力されるセンスアンプイネーブル信号を、上述した図６（ａ）に示す処理用ＲＡＭ１０における遅延時間よりもｔａ時間分長く遅延するようにチョッパ６７に対するクロック信号の入力タイミングが調節され、ビット線１６ａ，１６ｂ間の電圧差（ビット線振幅）が最大値のＷ２まで開いた時点で、センスアンプイネーブルスイッチ１７ａに対するセンスアンプイネーブル信号が立ち上げられ、センスアンプ１７が起動されるように設定されている［図６（ａ）中ｔ４′参照］。なお、ここでは、コントロール回路３０によって、当該ＲＡＭ１１にそなえられた遅延回路６１のスイッチ６２Ｓ，６３Ｓに対してともに１が送信され（図１の“ＳＷ［６２Ｓ：６３Ｓ］＝１１”参照）、遅延回路６１のインバータ６４の段数が最大の８に設定されている。
【００４８】
つまり、フェイルメモリ用ＲＡＭ１１では、データ読出マージンが最大になるように、マージン拡大手段６０の遅延回路６１を調節しており、フェイルメモリ用ＲＡＭ１１が、上述した処理用ＲＡＭ１０のデータ読出マージンよりも大きいデータ読出マージンを有するようになっている。
なお、センスアンプイネーブルスイッチ１７ａにセンスアンプイネーブル信号が入力されてから、センスアンプ１７が起動してビット線１６ａ，１６ｂ間の電圧差（ビット線振幅）の増幅が開始されるには若干の時間がかかるため、ここでは、センスアンプ１７により増幅されるビット線振幅Ｗ２は、センスアンプイネーブルスイッチ１７ａにセンスアンプイネーブル信号が入力された時点（ｔ４′）から微少時間経過後となる。
【００４９】
そして、センスアンプ１７によりビット線１６ａ，１６ｂ間の電圧差が増幅されると、センスアンプイネーブル信号はオフ状態に切り換えられ、これに伴って、ワード線選択回路１８によるワード線１５の選択が終了し［図６（ａ）中ｔ５′参照］、次いで、プリチャージ回路１９によるプリチャージの解除が終了されるとともに、当該ＲＡＭ１１からのデータの読み出しが完了される［図６（ａ）中ｔ６′参照］。
【００５０】
このとき、上述のように、入力されたクロック信号がマージン拡大手段６０の遅延回路６１によって遅延され、チョッパ６８を介してワード線選択回路１８に入力されることにより、ワード線選択回路１８によるワード線１５の選択期間が上記ｔａ時間分伸長されることになり、図６（ｂ）中のｔ５′の時点でワード線１５の選択が終了されるようになっている。つまり、ここでは、マージン拡大手段６０の遅延回路６１とチョッパ６８とが、ワード線選択回路１８のワード線選択期間を伸長させる伸長回路として機能する。
【００５１】
また、入力されたクロック信号が、マージン拡大手段６０の遅延回路６１によって遅延され、チョッパ６９を介してプリチャージ回路１９に入力されることにより、プリチャージ回路１９によるプリチャージ解除期間が上記ｔａ時間分伸長されることになり、図６（ｂ）中のｔ６′の時点でプリチャージ解除が終了されるようになっている。つまり、ここでは、マージン拡大手段６０の遅延回路６１とチョッパ６９とが、プリチャージ回路１９のプリチャージ解除期間を伸長させる伸長回路として機能する。
【００５２】
このように、本半導体装置１のフェイルメモリ用ＲＡＭ１１では、マージン拡大手段６０の遅延回路６１及びチョッパ６７により、センスアンプイネーブルスイッチ１７ａへのセンスアンプイネーブル信号の入力が遅延され、センスアンプ１７起動時のビット線振幅を最大値Ｗ２まで増大させてデータ読出マージンを拡大することにより、上述した処理用ＲＡＭ１０に対して、さらに確実にデータの読み出しが行なわれるようになっている。ここでは、センスアンプ１７起動時のビット線振幅を最大値Ｗ２まで増大させてデータ読出マージンを最大まで拡大しているため、マージン拡大手段６０において最も確実にデータの読み出しが行なわれるようになっている。なお、このデータ読み出し動作は、クロックサイクル（クッロクサイクル単位）Ｔ内に完了される。
【００５３】
以上のような構成により、本半導体装置１では、この半導体装置１にテスタ５０が接続され、コントロール回路３０がＢＩＳＴ回路２０を制御して、処理用ＲＡＭ１０に対して組込自己試験が開始される。ＢＩＳＴ回路２０は処理用ＲＡＭ１０に対してテストパターンを連続的に発行し、処理ＲＡＭ１０にデータの書き込みを行なうとともに、各テストパターン毎に期待値を作成してチェッカ４０へ送信する。そして、チェッカ４０において処理用ＲＡＭ１０から読み出されたデータとＢＩＳＴ回路２０から送信された期待値とが比較され、これらが適合するか否かを比較結果（ここでは、適合する場合を１，適合しない場合を０）としてフェイルメモリ用ＲＡＭ１１へ送信し、かかる比較結果が上記テストパターンに基づいてテストデータが書き込まれた処理用ＲＡＭ１０上のアドレスと同一のフェイルメモリ用ＲＡＭ１１上のアドレスに格納される。なお、フェイルメモリ用ＲＡＭ１１に比較結果等が格納されるまでは、半導体装置１のデバイスに基づいた処理速度（クロックサイクル）で上述した処理が行なわれる。
【００５４】
そして、テスタ５０がフェイルメモリ用ＲＡＭ１１に格納された試験結果（比較結果）を当該試験結果が書き込まれたアドレスと対応付けて取り出して、フェイルビットマップを作成し、これを評価することにより、処理用ＲＡＭ１０の組込自己試験が行なわれる。なお、このテスタ５０によるフェイルメモリ用ＲＡＭ１１に格納された試験結果等の取り出しは、テスタ５０のデバイス（ＭＰＵ，ＣＰＵ等）の処理速度（クロックサイクル）に基づいて行なわれる。
【００５５】
また、コントロール回路３０は、ＢＩＳＴ回路２０に対して組込自己試験の開始制御を行なう際に、試験対象である処理用ＲＡＭ１０に対して、処理用ＲＡＭ１０にそなえられたマージン拡大手段６０の遅延回路６１におけるスイッチ６２Ｓ，６３Ｓを選択するための信号を送信するとともに、フェイルメモリ用ＲＡＭ１１に対しても、フェイルメモリ用ＲＡＭ１１にそなえられたマージン拡大手段６０の遅延回路６１におけるスイッチ６２Ｓ，６３Ｓを選択するための信号を送信する。このとき、フェイルメモリ用ＲＡＭ１１のデータ読出マージンは、通常（処理用ＲＡＭ１０のデータ読出マージン）よりも大きなデータ読出マージンとなるように設定される。
【００５６】
このように本発明の一実施形態としての半導体装置１によれば、かかる半導体装置１のデータ処理系にそなえられたＲＡＭ１０，１１のうち、ＲＡＭ１０をＢＩＳＴ回路（組込自己試験回路）２０による組込自己試験の試験対象とした場合には、ＲＡＭ１１をかかる試験の結果を格納するフェイルメモリ用ＲＡＭとして用いるため、上述した従来からの技術のように、新たにＲＡＭ１０と同等の性能を有するＲＡＭを設ける必要がなく、これに伴うインターフェースや制御系も新たに設ける必要がないため、低コスト化することができる。
【００５７】
また、フェイルメモリ用ＲＡＭ１１は、通常、処理用ＲＡＭ１０と同じテクノロジで製造され、これらは同等の性能を有するものであるため、半導体装置１にそなえられたデバイス（ＭＰＵ，ＣＰＵ等）に基づく処理速度（即ち、半導体装置１が持つ本来の処理速度）でＲＡＭ１０の全体に対して連続的に組込自己試験を行なうことができるため、確実な製品動作保証をすることができる。
【００５８】
また、本発明の一実施形態としての半導体装置では、上記ＲＡＭ１０，１１にマージン拡大手段６０が設けられおり、このマージン拡大手段６０により組込自己試験の試験結果（チェッカ４０からの比較結果）を格納するフェイルメモリ用ＲＡＭ１１のデータ読出マージンを拡大することによって、フェイルメモリ用ＲＡＭ１１から試験結果を確実に読み出すことができ、組込自己試験の精度を向上させることができる。
【００５９】
さらに、組込自己試験の試験対象をＲＡＭ１１とする場合には、ＲＡＭ１０にそなえられたマージン拡大手段６０により、ＲＡＭ１０のデータ読出マージンを拡大することにより、ＲＡＭ１０をＲＡＭ１１に対する組込自己試験の試験結果を格納するフェイルメモリ用ＲＡＭとして用いることができため、半導体装置１のように、データ処理系に複数のＲＡＭがそなえられている場合でも、かかるＲＡＭを合理的に使用することにより、効率的に、且つ、安価で、組込自己試験を行なうことができる。
【００６０】
〔２〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、本発明にかかる半導体装置１のデータ処理系に組み込まれた記憶部としてのＲＡＭ１０，１１がＳＲＡＭである場合について説明したが、これに限定されるものではなく、かかるＲＡＭ１０，１１が、例えば、ＤＲＡＭであってもよい。
【００６１】
また、上述した実施形態では、本発明にかかる半導体装置１のデータ処理系に組み込まれた記憶部としてのＲＡＭ１０，１１の２つがそなえられ、ＲＡＭ１０をＢＩＳＴ回路２０による組込自己試験の試験対象としたが、ＲＡＭ１１を試験対象としてもよく、このときは、上述した実施形態とはデータ読出マージンが逆になるように、ＲＡＭ１０，１１のそれぞれに設けられたマージン拡大手段６０を設定すればよい。
【００６２】
また、半導体装置１のデータ処理系に組み込まれた記憶部としてのＲＡＭを３つ以上設けるようにしてもよく、この場合には、３つのＲＡＭのうちいずれかが、上述した実施形態においてＢＩＳＴ回路２０による組込自己試験の試験対象となり、それ以外のＲＡＭのうちのいずれかが上述したフェイルメモリ用ＲＡＭ１１として機能すればよい。また、この場合、組込自己試験の試験対象となるＲＡＭ以外の複数のＲＡＭのうち、いずれか一つのＲＡＭが、チェッカ４０から出力された試験対象のＲＡＭから読み出されたデータとＢＩＳＴ回路２０で作成された期待値とが適合する場合の比較結果（ここでは、１）のみを格納するフェイルメモリ用ＲＡＭとして機能し、さらに他のＲＡＭが、チェッカ４０から出力された試験対象のＲＡＭから読み出されたデータとＢＩＳＴ回路２０で作成された期待値とが適合しない場合の比較結果（ここでは、０）のみを格納するフェイルメモリ用ＲＡＭとして機能するように構成してもよい。
【００６３】
また、上述した実施形態では、フェイルメモリ用ＲＡＭ１１が半導体装置１のデータ処理系に組み込まれた記憶部であり、通常は、処理用ＲＡＭとして機能するものとしたが、これに限定されるものではなく、かかるＲＡＭ１１を処理用ＲＡＭ１０の試験結果を、外部のテスタ５０によって読出可能に格納するフェイルメモリ用ＲＡＭ専用のＲＡＭとして構成してもよい。その際、フェイルメモリ用ＲＡＭとしてのＲＡＭ１１が、このＲＡＭ１１にそなえられたマージン拡大手段６０により、処理用ＲＡＭ１０のデータ読出マージンよりも大きなデータ読出マージンを有するように構成する。
【００６４】
このような構成により、半導体装置１にそなえられたデバイス（ＭＰＵ，ＣＰＵ等）に基づく処理速度（即ち、半導体装置１が持つ本来の処理速度）でＲＡＭ１０の全体に対して連続的に組込自己試験を行なうことができるため、確実な製品動作保証をすることができる。
また、フェイルメモリ用ＲＡＭ１１が、処理用ＲＡＭ１０のデータ読出マージンよりも大きなデータ読出マージンを有するように構成されているため、フェイルメモリ用ＲＡＭ１１から試験結果を確実に読み出すことができ、組込自己試験の精度を向上させることができる。
【００６５】
〔３〕付記
（付記１）  データ処理系に組み込まれ試験対象となる処理用ＲＡＭと、
該処理用ＲＡＭの組込自己試験を行なう組込自己試験回路と、
該組込自己試験回路による該処理用ＲＡＭの試験結果を、外部のテスタによって読出可能に格納するフェイルメモリ用ＲＡＭとをそなえて構成され、
該フェイルメモリ用ＲＡＭとして、該処理用ＲＡＭのデータ読出マージンよりも大きなデータ読出マージンを有するＲＡＭが用いられていることを特徴とする、半導体装置。
【００６６】
（付記２）  データ処理系に組み込まれ試験対象となる複数の処理用ＲＡＭと、
該処理用ＲＡＭの組込自己試験を行なう組込自己試験回路とをそなえて構成され、
該組込自己試験回路が該複数の処理用ＲＡＭのうちの一部の組込自己試験を行なっている際に、該組込自己試験回路の試験対象外の処理用ＲＡＭが、該組込自己試験回路による該処理用ＲＡＭの試験結果を外部のテスタによって読出可能に格納するフェイルメモリ用ＲＡＭとして用いられるように構成されていることを特徴とする、半導体装置。
【００６７】
（付記３）  該複数の処理用ＲＡＭのそれぞれにおいて、当該ＲＡＭを成すセンスアンプの起動時のビット線振幅を増大させてデータ読出マージンを拡大させうるマージン拡大手段がそなえられていることを特徴とする、付記２記載の半導体装置。
（付記４）  該マージン拡大手段が、外部から与えられる信号によって該センスアンプの起動タイミングを段階的に遅らせる遅延回路によって構成されていることを特徴とする、付記３記載の半導体装置。
【００６８】
（付記５）  該マージン拡大手段により、該複数の処理用ＲＡＭのうちフェイルメモリ用ＲＡＭとして用いられるもののデータ読出マージンが、該組込自己試験回路の試験対象になっている処理用ＲＡＭのデータ読出マージンよりも大きくなるように設定変更することを特徴とする、付記３または付記４に記載の半導体装置。
（付記６）  該複数の処理用ＲＡＭのそれぞれにおいて、プリチャージ解除期間を伸長させる伸長回路がさらにそなえられていることを特徴とする、付記３〜付記５のいずれか一項に記載の半導体装置。
【００６９】
（付記７）  該複数の処理用ＲＡＭのそれぞれにおいて、ワード線選択期間を伸長させる伸長回路がさらにそなえられていることを特徴とする、付記３〜付記６のいずれか一項に記載の半導体装置。
（付記８）  データ処理系に組み込まれ試験対象となる処理用ＲＡＭをそなえて構成される半導体装置に組み込まれる試験装置であって、
該処理用ＲＡＭの組込自己試験を行なう組込自己試験回路と、
該組込自己試験回路による該処理用ＲＡＭの試験結果を、外部のテスタによって読出可能に格納するフェイルメモリ用ＲＡＭとをそなえて構成され、
該フェイルメモリ用ＲＡＭとして、該処理用ＲＡＭのデータ読出マージンよりも大きなデータ読出マージンを有するＲＡＭが用いられていることを特徴とする、半導体装置用試験装置。
【００７０】
（付記９）  データ処理系に組み込まれ試験対象となる複数の処理用ＲＡＭをそなえて構成される半導体装置に組み込まれる試験装置であって、
該複数の処理用ＲＡＭの組込自己試験を行なう組込自己試験回路をそなえて構成され、
該組込自己試験回路が該複数の処理用ＲＡＭのうちの一部の組込自己試験を行なっている際に、該組込自己試験回路の試験対象外の処理用ＲＡＭが、該組込自己試験回路による該処理用ＲＡＭの試験結果を外部のテスタによって読出可能に格納するフェイルメモリ用ＲＡＭとして用いられるように構成されていることを特徴とする、半導体装置用試験装置。
【００７１】
（付記１０）  該複数の処理用ＲＡＭのそれぞれにおいて、当該ＲＡＭを成すセンスアンプの起動時のビット線振幅を増大させてデータ読出マージンを拡大させうるマージン拡大手段がそなえられていることを特徴とする、付記９記載の半導体装置用試験装置。
（付記１１）  該マージン拡大手段が、外部から与えられる信号によって該センスアンプの起動タイミングを段階的に遅らせる遅延回路によって構成されていることを特徴とする、付記１０記載の半導体装置用試験装置。
【００７２】
（付記１２）  該マージン拡大手段により、該複数の処理用ＲＡＭのうちフェイルメモリ用ＲＡＭとして用いられるもののデータ読出マージンが、該組込自己試験回路の試験対象になっている処理用ＲＡＭのデータ読出マージンよりも大きくなるように設定変更することを特徴とする、付記１０または付記１１に記載の半導体装置用試験装置。
（付記１３）  該複数の処理用ＲＡＭのそれぞれにおいて、プリチャージ解除期間を伸長させる伸長回路がさらにそなえられていることを特徴とする、付記１０〜付記１２のいずれか一項に記載の半導体装置用試験装置。
【００７３】
（付記１４）  該複数の処理用ＲＡＭのそれぞれにおいて、ワード線選択期間を伸長させる伸長回路がさらにそなえられていることを特徴とする、付記１０〜付記１３のいずれか一項に記載の半導体装置用試験装置。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施形態としての半導体装置の機能構成を示すブロック図である。
【図２】本発明の一実施形態としての半導体装置のＲＡＭのメモリセルおよびセンスアンプの構成を示す回路図である。
【図３】本発明の一実施形態としての半導体装置のマージン拡大手段の機能構成を示すブロック図である。
【図４】本発明の一実施形態としての半導体装置のマージン拡大手段の遅延回路を示す回路図である。
【図５】本発明の一実施形態としての半導体装置のマージン拡大手段の遅延回路にそなえられたスイッチの選択によって切り換えられるインバータ段数について説明するための図である。
【図６】本発明の一実施形態としての半導体装置のＲＡＭの読み出し動作を説明するためのタイムチャートであり、（ａ）は処理用ＲＡＭの読み出し動作を説明するためのタイムチャート、（ｂ）はフェイルメモリ用ＲＡＭの読み出し動作を説明するためのタイムチャートである。
【図７】従来の半導体装置の機能構成を示すブロック図である。
【符号の説明】
【００７５】
１，１００  半導体装置
１０，１０１  処理用ＲＡＭ
１１  フェイルメモリ用ＲＡＭ
１２  メモリセル
１３ａ，１３ｂ  トランジスタ
１４  論理回路
１５  ワード線
１６ａ，１６ｂ  ビット線
１７  センスアンプ
１７ａ  センスアンプイネーブルスイッチ
１８  ワード線選択回路
１９  プリチャージ回路
２０，１０２  ＢＩＳＴ回路（組込自己試験回路）
３０，１０３  コントロール回路
４０，１０４  チェッカ
５０，１１０  テスタ
６０  マージン拡大手段
６１  遅延回路
６２，６３  選択回路
６２Ｌ，６２Ｈ，６３Ｌ，６３Ｈ  回路
６２Ｓ，６３Ｓ  スイッチ
６４  インバータ
６７，６８，６９  チョッパ
【図１】
2005141797.tif 000003
【図２】
2005141797.tif 000004
【図３】
2005141797.tif 000005
【図４】
2005141797.tif 000006
【図５】
2005141797.tif 000007
【図６】
2005141797.tif 000008
【図７】
2005141797.tif 000009