(57)【要約】    【課題】  ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供する。    【解決手段】  Ｐ−型半導体基板１１０の表面近傍に形成されたＮ−型ウェル１１２と、このＮ−型ウェル１１２の表面近傍に形成されたＰ型ウェル１１４と、このＰ型ウェル１１４の表面近傍に形成されたＮ＋型ソース領域１１６と、前記Ｎ−型ウェル１１２の表面近傍に前記Ｐ型ウェル１１４と接しないように形成されたオン抵抗低減用Ｎ型ウェル１３４と、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍に形成されたＮ＋型ドレイン１１８領域と、少なくとも前記チャネル形成領域Ｃの上部にゲート絶縁膜１２０を介して形成されたポリシリコンゲート電極１２２と、このポリシリコンゲート電極１２２と接続されたゲート抵抗低減用金属層１３０と、を備えたことを特徴とする横型短チャネルＤＭＯＳ。【選択図】  図１Ａ
2005093456.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体の表面近傍に形成された第１導電型の半導体領域と、
この第１導電型の半導体領域の表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型の半導体領域の表面近傍に前記第２導電型のウェルと接しないように形成され、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含む第１導電型のオン抵抗低減用ウェルと、
この第１導電型のオン抵抗低減用ウェルの表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えたことを特徴とする横型短チャネルＤＭＯＳ。
【請求項２】
請求項１に記載の横型短チャネルＤＭＯＳにおいて、
前記第１導電型の半導体領域の表面近傍には、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層が形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項３】
請求項２に記載の横型短チャネルＤＭＯＳにおいて、
前記第２導電型の拡散層は、前記第１導電型のオン抵抗低減用ウェルに接しないように形成されていることを特徴とする横型短チャネルＤＭＯＳ。
【請求項４】
請求項２又は３に記載の横型短チャネルＤＭＯＳにおいて、
前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記第１導電型の半導体領域と対峙していることを特徴とする横型短チャネルＤＭＯＳ。
【請求項５】
請求項１〜４のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記半導体基体は、半導体基板であることを特徴とする横型短チャネルＤＭＯＳ。
【請求項６】
請求項１〜４のいずれかに記載の横型短チャネルＤＭＯＳにおいて、
前記半導体基体は、半導体基板上に形成されたエピタキシャル層であることを特徴とする横型短チャネルＤＭＯＳ。
【請求項７】
請求項１に記載の横型短チャネルＤＭＯＳの製造方法であって、
（ａ）半導体基体を準備する第一の工程と、
（ｂ）この半導体基体の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記半導体基体に第１導電型の不純物を打ち込んで、前記第１導電型の半導体領域を形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとして第二の工程よりも高濃度の第１導電型の不純物を打ち込んで、前記第１導電型の半導体領域の表面近傍に前記第１導電型のオン抵抗低減用ウェルを形成する第三の工程と、
（ｄ）前記第２のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルと接しないように前記第２導電型のウェルを形成する第四の工程と、
（ｅ）前記第３のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の工程と、
（ｆ）このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六の工程と、
（ｇ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域及び前記第１導電型のドレイン領域を形成する第七の工程と、をこの順序で含むことを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項８】
請求項７に記載の横型短チャネルＤＭＯＳの製造方法において、前記第四の工程においては、前記第１導電型の半導体領域における前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項９】
請求項８に記載の横型短チャネルＤＭＯＳの製造方法において、前記第四の工程においては、前記第１導電型のオン抵抗低減用ウェルに接しないように前記第２導電型の拡散層を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１０】
請求項８又は９に記載の横型短チャネルＤＭＯＳの製造方法において、前記第五の工程においては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１１】
請求項７〜１０に記載の横型短チャネルＤＭＯＳの製造方法において、
前記半導体基体は、半導体基板であることを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１２】
請求項７〜１０に記載の横型短チャネルＤＭＯＳの製造方法において、
前記半導体基体は、半導体基板上に形成されたエピタキシャル層であることを特徴とする横型短チャネルＤＭＯＳの製造方法。
【請求項１３】
請求項１〜６のいずれかに記載の横型短チャネルＤＭＯＳを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用ＭＯＳＦＥＴとして好適に用いられる横型短チャネルＤＭＯＳ及びその製造方法に関する。また、本発明は、この横型短チャネルＤＭＯＳを備えた半導体装置に関する。
【背景技術】
【０００２】
図１３は、従来の横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ９０は、図１３に示すように、Ｐ−型半導体基体９０８の表面近傍に形成されたＮ−型エピタキシャル層９１０と、Ｎ−型エピタキシャル層９１０の表面近傍に形成されチャネル形成領域Ｃを含むＰ型ウェル９１４と、Ｐ型ウェル９１４の表面近傍に形成されたＮ＋型ソース領域９１６と、Ｎ−型エピタキシャル層９１０の表面近傍に形成されたＮ＋型ドレイン領域９１８と、チャネル形成領域Ｃの上部にゲート絶縁膜９２０を介して形成されたポリシリコンゲート電極９２２と、を備えている（例えば、特許文献１及び非特許文献１参照。）。
【０００３】
そして、横型短チャネルＤＭＯＳ９０においては、Ｎ＋型ソース領域９１６はソース電極９２６を介して図示しないソース端子に接続され、Ｎ＋型ドレイン領域９１８はドレイン電極９２８を介して図示しないドレイン端子に接続され、ポリシリコンゲート電極９２２は図示しないゲート端子に接続されている。また、Ｐ−型半導体基体９０８は０Ｖに固定されたグランド９３２に接続されている。
しかしながら、この横型短チャネルＤＭＯＳ９０においては、ポリシリコンゲート電極の抵抗が高いため、高速スイッチングが容易ではないという問題点があった。
【０００４】
図１４は、従来の他の横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ９２は、図１４に示すように、層間絶縁膜９２４上に形成されたゲート抵抗低減用金属層９３０が、ポリシリコンゲート電極９２２と接続された構造を有している。このため、この横型短チャネルＤＭＯＳ９２によれば、ゲート抵抗低減用金属層９３０がポリシリコンゲート電極９２２に接続されているため、全体としてゲート電極層の抵抗が低くなり、高速スイッチングが可能となっている。
【０００５】
しかしながら、この横型短チャネルＤＭＯＳ９２においては、ポリシリコンゲート電極９２２とゲート抵抗低減用金属層９３０とを接続するために設けられる層間絶縁膜９２４のコンタクトホール（Ａ）、並びにゲート抵抗低減用金属層９３０とソース電極９２６及びドレイン電極９２８とを電気的に分離するための分離領域（Ｂ）が必要であるため、ポリシリコンゲート電極９２２のゲート長が長くなり、結果的にオン抵抗が大きくなってしまうという問題点があった。
【特許文献１】特開平８−２１３６１７号公報（第２頁、第１図）
【非特許文献１】山崎浩著「パワーＭＯＳＦＥＴの応用技術」日刊工業新聞社（初版第８刷）、１９９８年１０月２３日、図２．１及び第９頁〜第１２頁
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記のような問題を解決するためになされたもので、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することを目的とする。また、本発明は、そのような優れた横型短チャネルＤＭＯＳを製造することができる横型短チャネルＤＭＯＳの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明の横型短チャネルＤＭＯＳは、
半導体基体の表面近傍に形成された第１導電型の半導体領域と、
この第１導電型の半導体領域の表面近傍に形成されチャネル形成領域を含む、第１導電型とは反対の第２導電型のウェルと、
この第２導電型のウェルの表面近傍に形成された第１導電型のソース領域と、
前記第１導電型の半導体領域の表面近傍に前記第２導電型のウェルと接しないように形成され、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含む第１導電型のオン抵抗低減用ウェルと、
この第１導電型のオン抵抗低減用ウェルの表面近傍に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域から前記第１導電型のドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えたことを特徴とする。
【０００８】
このため、本発明の横型短チャネルＤＭＯＳによれば、前記第１導電型の半導体領域の表面近傍に前記第２導電型のウェルと接しないように第１導電型のオン抵抗低減用ウェルが形成され、この第１導電型のオン抵抗低減用ウェルの表面近傍に前記第１導電型のドレイン領域が形成されているため、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流経路の大部分は抵抗の低い第１導電型のオン抵抗低減用ウェルとなるため、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、本発明の横型短チャネルＤＭＯＳは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【０００９】
また、本発明の横型短チャネルＤＭＯＳによれば、前記第１導電型の半導体領域よりも高濃度の第１導電型の不純物を含む前記第１導電型のオン抵抗低減用ウェルを別途設けることとしたので、前記第１導電型の半導体領域の不純物濃度自体を高くしなくてもオン時におけるオン抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
【００１０】
さらにまた、第１導電型のオン抵抗低減用ウェルは第１導電型の半導体領域中に形成されていることから、オン抵抗がさらに低減されることになる。
【００１１】
また、第１導電型のオン抵抗低減用ウェルが形成されていることにより、前記第２導電型のウェルと前記第１導電型の半導体領域により形成されるＰＮ接合から逆バイアス時に第１導電型のドレイン領域に向かって大きな幅で形成される空乏層の延びが抑制される結果、半導体基体表面の電界強度が高まらず耐圧の安定化を図ることができるという効果もある。
【００１２】
本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型のオン抵抗低減用ウェルの不純物濃度は、１×１０＋18個／ｃｍ3以上であり、前記第１導電型の半導体領域の不純物濃度は、１×１０＋17個／ｃｍ3以下であることが好ましい。
このように構成することにより、第１導電型のオン抵抗低減用ウェルの抵抗を十分に低減するとともに、横型短チャネルＤＭＯＳの耐圧性能を十分維持することができる。この観点からは、前記第１導電型のオン抵抗低減用ウェルの不純物濃度は、２×１０＋18個／ｃｍ3以上であることがより好ましく、５×１０＋18個／ｃｍ3以上であることがさらに好ましい。また、前記第１導電型の半導体領域の不純物濃度は、５×１０＋16個／ｃｍ3以下であることがより好ましく、２×１０＋16個／ｃｍ3以下であることがさらに好ましい。
【００１３】
（２）本発明の横型短チャネルＤＭＯＳにおいては、前記第１導電型の半導体領域の表面近傍には、前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層が形成されていることが好ましい。
このように構成することにより、この第２導電型の拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時における第１導電型のドレイン領域と第１導電型のソース領域との間の電流は、この第２導電型の拡散層を避けてこの第２導電型の拡散層より深い部分（第１導電型の半導体領域）を流れるため、オン抵抗を増加させることもない。
この観点からは、前記第２導電型の拡散層の不純物濃度は、３×１０＋16個／ｃｍ3〜５×１０＋18個／ｃｍ3の範囲にあることがより好ましく、１×１０＋17個／ｃｍ3〜１×１０＋18個／ｃｍ3の範囲にあることがさらに好ましい。
【００１４】
（３）本発明の横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層は、前記第１導電型のオン抵抗低減用ウェルに接しないように形成されていることが好ましい。
このように構成することにより、バイアスされていない前記第２導電型の拡散層が前記第１導電型のオン抵抗低減用ウェルに接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
【００１５】
（４）本発明の横型短チャネルＤＭＯＳにおいては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、前記ゲート電極はフィールド酸化膜を介して前記第１導電型の半導体領域と対峙していることが好ましい。
このように構成することにより、第２導電型の拡散層が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域においては、ゲート絶縁膜の厚さを厚くすることができる。このため、前記ゲート電極をフィールド酸化膜を介して前記第１導電型の半導体領域と対峙させるように構成することができ、その結果、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。
【００１６】
（５）本発明の横型短チャネルＤＭＯＳにおいては、前記半導体基体は、半導体基板であることが好ましい。
このように構成することにより、比較的安価な横型短チャネルＤＭＯＳとなる。
【００１７】
（６）本発明の横型短チャネルＤＭＯＳにおいては、前記半導体基体は、半導体基板上に形成されたエピタキシャル層であることが好ましい。
このように構成することにより、このような横型短チャネルＤＭＯＳと他の素子（例えば、論理回路）を集積した半導体装置などにおいては、横型短チャネルＤＭＯＳの耐圧を第１導電型の半導体領域の不純物濃度で制御できるようになる。その結果、エピタキシャル層の不純物濃度を他の素子（例えば、論理回路）に適した濃度（例えば、第１導電型の半導体領域より低濃度）及び導電型（例えば、第１導電型又は第２導電型）にすることができ、さらに特性の優れた半導体装置とすることができる。
なお、本発明の横型短チャネルＤＭＯＳをＮチャネル型の横型短チャネルＤＭＯＳとして用いる場合には、第１導電型の半導体領域としてＮ−型の半導体領域を選択することになるが、この場合には、エピタキシャル層としてはＮ−型及びＰ−型のいずれの導電型のエピタキシャル層をも用いることができる。
また、本発明の横型短チャネルＤＭＯＳをＰチャネル型の横型短チャネルＤＭＯＳとして用いる場合には、第１導電型の半導体領域としてＰ−型の半導体領域を選択することになるが、この場合には、エピタキシャル層としてはＮ−型のエピタキシャル層を用いることができる。
【００１８】
本発明の横型短チャネルＤＭＯＳにおいては、半導体基体としては、シリコンを好ましく用いることができる。また、ゲート電極の材料としては、ポリシリコン、タングステンシリサイド、モリブデンシリサイド、タングステン、モリブデン、銅、アルミニウムなどを好ましく用いることができる。また、ゲート抵抗低減用メタルとしては、タングステン、モリブデン、銅、アルミニウムなどを好ましく用いることができる。
【００１９】
なお、本発明の横型短チャネルＤＭＯＳにおいては、第１導電型をＮ型として第２導電型をＰ型とすることもできるし、第１導電型をＰ型として第２導電型をＮ型とすることもできる。
【００２０】
（７）本発明の「横型短チャネルＤＭＯＳの製造方法」は、本発明の「横型短チャネルＤＭＯＳ」を製造するための製造方法であって、
（ａ）半導体基体を準備する第一の工程と、
（ｂ）この半導体基体の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスクを形成し、この第１のイオン打ち込み用マスクをマスクとして前記半導体基体に第１導電型の不純物を打ち込んで、前記第１導電型の半導体領域を形成する第二の工程と、
（ｃ）前記第１のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第２のイオン打ち込み用マスクを形成し、この第２のイオン打ち込み用マスクをマスクとして第二の工程よりも高濃度の第１導電型の不純物を打ち込んで、前記第１導電型の半導体領域の表面近傍に前記第１導電型のオン抵抗低減用ウェルを形成する第三の工程と、
（ｄ）前記第２のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有する第３のイオン打ち込み用マスクを形成し、この第３のイオン打ち込み用マスクをマスクとして第２導電型の不純物を打ち込んで、前記第１導電型のオン抵抗低減用ウェルと接しないように前記第２導電型のウェルを形成する第四の工程と、
（ｅ）前記第３のイオン打ち込み用マスクを除去後、前記半導体基体の一方の表面に所定の開口部を有するフィールド酸化膜を形成し、このフィールド酸化膜の開口部に熱酸化によりゲート絶縁膜を形成する第五の工程と、
（ｆ）このゲート絶縁膜上の所定領域に前記ゲート電極を形成する第六の工程と、
（ｇ）少なくともこのゲート電極と前記フィールド酸化膜とをマスクとして第１導電型の不純物を打ち込んで、前記第１導電型のソース領域及び前記第１導電型のドレイン領域を形成する第七の工程と、をこの順序で含むことを特徴とする。
このため、本発明の「横型短チャネルＤＭＯＳの製造方法」によれば、本発明に係る、優れた「横型短チャネルＤＭＯＳ」を製造することができる。
【００２１】
（８）本発明の横型短チャネルＤＭＯＳの製造方法においては、前記第四の工程においては、前記第１導電型の半導体領域における前記第２導電型のウェルと前記第１導電型のドレイン領域との間の領域に、前記第２導電型のウェルと接しないように、フローティング状態の第２導電型の拡散層を形成することが好ましい。
このような方法とすることにより、上記（２）に記載の「横型短チャネルＤＭＯＳ」を製造することができる。
【００２２】
（９）本発明の横型短チャネルＤＭＯＳの製造方法においては、前記第四の工程においては、前記第１導電型のオン抵抗低減用ウェルに接しないように前記第２導電型の拡散層を形成することが好ましい。
このような方法とすることにより、上記（３）に記載の「横型短チャネルＤＭＯＳ」を製造することができる。
【００２３】
（１０）本発明の横型短チャネルＤＭＯＳの製造方法においては、前記第五の工程においては、前記第２導電型の拡散層から前記第１導電型のドレイン領域に至る領域を含むように前記フィールド酸化膜を形成することが好ましい。
このような方法とすることにより、上記（４）に記載の「横型短チャネルＤＭＯＳ」を製造することができる。
【００２４】
（１１）本発明の横型短チャネルＤＭＯＳの製造方法においては、前記半導体基体は、半導体基板であることが好ましい。
このような方法とすることにより、上記（５）に記載の「横型短チャネルＤＭＯＳ」を製造することができる。
【００２５】
（１２）本発明の横型短チャネルＤＭＯＳの製造方法においては、前記半導体基体は、半導体基板上に形成されたエピタキシャル層であることが好ましい。
このような方法とすることにより、上記（６）に記載の「横型短チャネルＤＭＯＳ」を製造することができる。
【００２６】
（１３）本発明の半導体装置は、本発明の横型短チャネルＤＭＯＳを含むことを特徴とする。このため、本発明の半導体装置によれば、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを含むため、優れたパワー制御用の半導体装置となる。
【００２７】
本発明の半導体装置は、さらに論理回路を含むものとすることができる。このように構成することにより、本発明の半導体装置は、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとこれを制御する論理回路とを含むため、優れたパワー制御用の半導体装置となる。
【発明の効果】
【００２８】
以上説明したように、本発明によればゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することができる。また、本発明によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易に製造することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を用いて、本発明の実施の形態を詳細に説明する。
（実施形態１Ａ）
図１Ａは、実施形態１Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａは、本発明の第１の態様に係る横型短チャネルＤＭＯＳであって、図１Ａに示すように、Ｐ−型半導体基板（半導体基体）１１０の表面近傍にＮ−型ウェル（第１導電型の半導体領域）１１２が形成されている。そして、このＮ−型ウェル１１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル（第２導電型のウェル）１１４が形成され、このＰ型ウェル１１４の表面近傍にはＮ＋型ソース領域（第１導電型のソース領域）１１６が形成されている。一方、Ｎ−型ウェル１１２の表面近傍には、オン抵抗低減用Ｎ型ウェル（第１導電型のオン抵抗低減用ウェル）１３４がＰ型ウェル１１４と接しないように形成されている。そして、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にはＮ＋型ドレイン領域（第１導電型のドレイン領域）１１８が形成されている。
【００３０】
そして、Ｎ＋型ソース領域１１６からＮ＋型ドレイン領域１１８に至る領域のうち少なくともチャネル形成領域Ｃの上部には、ゲート絶縁膜１２０を介してポリシリコンゲート電極１２２が形成されており、このポリシリコンゲート電極１２２はゲート抵抗低減用金属層１３０に接続されている。
【００３１】
このため、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ−型ウェル１１２の表面近傍に、オン抵抗低減用Ｎ型ウェル１３４がＰ型ウェル１１４と接しないように形成され、このオン抵抗低減用Ｎ型ウェル１３４の表面近傍にＮ＋型ドレイン領域１１８が形成されている。その結果、オン時におけるＮ＋型ドレイン領域１１８からＮ＋型ソース領域１１６への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェル１３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【００３２】
また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａによれば、Ｎ−型ウェル１１２よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎウェル１３４を別途設けることとしたので、Ｎ−型ウェル１１２の不純物濃度を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａにおいては、オン抵抗低減用Ｎ型ウェル１３４はＮ−型ウェル１１２中に形成されていることから、オン抵抗がさらに低減されることになる。
【００３３】
実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａにおいては、Ｎ−型ウェル１１２の深さは例えば５μｍであり、Ｐ型ウェル１１４の深さは例えば１．５μｍであり、Ｎ＋型ソース領域１１６の深さは例えば０．３μｍであり、Ｎ＋型ドレイン領域１１８の深さも例えば０．３μｍであり、オン抵抗低減用Ｎ型ウェル１３４の深さは例えば２μｍである。
【００３４】
実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａにおいては、オン抵抗低減用Ｎ型ウェル１３４の不純物濃度は、例えば１×１０＋19個／ｃｍ3であり、Ｎ−型ウェル１１２の不純物濃度は、例えば１×１０＋16個／ｃｍ3である。
【００３５】
（実施形態１Ｂ）
図１Ｂは、実施形態１Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂは、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａとよく似た構造を有しているが、図１Ｂに示すように、Ｎ−型ウェル１１２の表面近傍には、Ｐ型ウェル１１４とＮ＋型ドレイン領域１１８との間の領域に、Ｐ型ウェル１１４と接しないようにＰ型拡散層（第２導電型の拡散層）１３８が形成されている点で異なっている。
【００３６】
このため、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂによれば、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
なお、オン時におけるＮ＋型ドレイン領域１１８からＮ＋型ソース領域１１６への電流は、このＰ型拡散層１３８を避けてこのＰ型拡散層１３８より深い部分（Ｎ−型ウェル１１２）を流れるため、オン抵抗を増加させることもない。
【００３７】
（実施形態１Ｃ）
図１Ｃは、実施形態１Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃは、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂとよく似た構造を有しているが、図１Ｃに示すように、Ｐ型拡散層１３８は、オン抵抗低減用Ｎ型ウェル１３４に接しないように形成されている点で異なっている。
【００３８】
このため、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃによれば、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層１３８がオン抵抗低減用Ｎ型ウェル１３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
【００３９】
（実施形態１Ｄ）
図１Ｄは、実施形態１Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｄに係る横型短チャネルＤＭＯＳ１０Ｄは、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂとよく似た構造を有しているが、図１Ｄに示すように、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においてポリシリコンゲート電極１２２がフィールド酸化膜１３６を介してＮ−型ウェル１１２と対峙している点で異なっている。
【００４０】
このため、実施形態１Ｄに係る横型短チャネルＤＭＯＳ１０Ｄによれば、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ−型ウェル１１２と対峙させるように構成することができるからである。
【００４１】
（実施形態１Ｅ）
図１Ｅは、実施形態１Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅは、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃとよく似た構造を有しているが、図１Ｅに示すように、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においてポリシリコンゲート電極１２２がフィールド酸化膜１３６を介してＮ−型ウェル１１２と対峙している点で異なっている。
【００４２】
このため、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅによれば、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層１３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においては、厚いフィールド酸化膜１３６を介してポリシリコンゲート電極１２２をＮ−型ウェル１１２と対峙させるように構成することができるからである。
【００４３】
（実施形態２Ａ）
図２Ａは、実施形態２Ａに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａは、本発明の第２の態様に係る横型短チャネルＤＭＯＳであって、図２Ａに示すように、基板表面にＮ−型エピタキシャル層（エピタキシャル層）２１０が形成されたＰ−型の半導体基板（半導体基体）２０８の表面の、Ｎ−型エピタキシャル層２１０の表面近傍にはＮ−型ウェル（第１導電型の半導体領域）２１２が形成されている。そして、Ｎ−型ウェル２１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル（第２導電型のウェル）２１４が形成され、このＰ型ウェル２１４の表面近傍にはＮ＋型ソース領域（第１導電型のソース領域）２１６が形成されている。一方、Ｎ−型ウェル２１２の表面近傍には、Ｐ型ウェル２１４と接しないようにオン抵抗低減用Ｎ型ウェル（第１導電型のオン抵抗低減用ウェル）２３４が形成され、このオン抵抗低減用Ｎ型ウェル２３４の表面近傍にはＮ＋型ドレイン領域（第１導電型のドレイン領域）２１８が形成されている。
【００４４】
そして、Ｎ＋型ソース領域２１６からＮ＋型ドレイン領域２１８に至る領域のうち少なくともチャネル形成領域Ｃの上部には、ゲート絶縁膜２２０を介してポリシリコンゲート電極２２２が形成されている。そして、ポリシリコンゲート電極２２２はゲート抵抗低減用金属層２３０に接続されている。また、Ｎ＋型ドレイン領域２１８の右側方には、素子分離領域２４０が設けられている。
【００４５】
このため、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａによれば、Ｎ−型ウェル２１２の表面近傍に、オン抵抗低減用Ｎ型ウェル２３４がＰ型ウェル２１４と接しないように形成され、このオン抵抗低減用Ｎ型ウェル２３４の表面近傍にＮ＋型ドレイン領域２１８が形成されている。その結果、オン時におけるＮ＋型ドレイン領域２１８からＮ＋型ソース領域２１６への電流経路の大部分は抵抗の低いオン抵抗低減用Ｎ型ウェル２３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａは、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【００４６】
また、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａによれば、Ｎ−型ウェル２１２よりも高濃度のＮ型不純物を含むオン抵抗低減用Ｎ型ウェル２３４を別途設けることとしたので、Ｎ−型ウェル２１２の不純物濃度を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
【００４７】
さらにまた、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａによれば、Ｎ−型エピタキシャル層２１０の内部にＮ−型ウェル２１２を形成したことにより、横型短チャネルＤＭＯＳと他の素子（例えば論理素子）を集積した半導体装置などにおいても、横型短チャネルＤＭＯＳの耐圧をＮ−型ウェル２１２の不純物濃度で制御できるようになる。その結果、Ｎ−型エピタキシャル層２１０の不純物濃度を他の素子（例えば論理素子）に適した濃度（例えば、Ｎ−型ウェル２１２より低濃度）にすることができ特性の優れた半導体装置とすることができる。
【００４８】
実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａにおいては、Ｎ−型ウェル２１２の深さは例えば５μｍであり、Ｐ型ウェル２１４の深さは例えば１．５μｍであり、Ｎ＋型ソース領域２１６の深さは例えば０．３μｍであり、Ｎ＋型ドレイン領域２１８の深さも例えば０．３μｍであり、オン抵抗低減用Ｎ型ウェル２３４の深さは例えば２μｍである。
【００４９】
実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａにおいては、オン抵抗低減用Ｎ型ウェル２３４の不純物濃度は、例えば１×１０＋19個／ｃｍ3であり、Ｎ−型エピタキシャル層２１０の不純物濃度は、例えば５×１０＋15個／ｃｍ3であり、Ｎ−型ウェル２１２の不純物濃度は、例えば１×１０＋16個／ｃｍ3である。
【００５０】
（実施形態２Ｂ）
図２Ｂは、実施形態２Ｂに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂは、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａとよく似た構造を有しているが、図２Ｂに示すように、Ｎ−型ウェル２１２の表面近傍には、Ｐ型ウェル２１４とＮ＋型ドレイン領域２１８との間の領域に、Ｐ型ウェル２１４と接しないようにＰ型拡散層（第２導電型の拡散層）２３８が形成されている点で異なっている。
【００５１】
このため、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂによれば、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａの有する効果に加えて、以下の効果が得られる。すなわち、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。
【００５２】
なお、オン時におけるＮ＋型ドレイン領域２１８からＮ＋型ソース領域２１６への電流は、このＰ型拡散層２３８を避けてこのＰ型拡散層２３８より深い部分（Ｎ−型ウェル２１２）を流れるため、Ｐ型拡散層２３８を設けることによってオン抵抗を増加させることもない。
【００５３】
実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂにおいては、Ｐ型拡散層２３８の不純物濃度は、例えば３×１０＋17個／ｃｍ3である。
【００５４】
（実施形態２Ｃ）
図２Ｃは、実施形態２Ｃに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃは、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂとよく似た構造を有しているが、Ｐ型拡散層２３８は、オン抵抗低減用Ｎ型ウェル２３４に接しないように形成されている点で異なっている。
【００５５】
このため、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃによれば、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、バイアスされていないＰ型拡散層２３８がオン抵抗低減用Ｎ型ウェル２３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
【００５６】
（実施形態２Ｄ）
図２Ｄは、実施形態２Ｄに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｄに係る横型短チャネルＤＭＯＳ２０Ｄは、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂとよく似た構造を有しているが、図２Ｄに示すように、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においてポリシリコンゲート電極２２２はフィールド酸化膜２３６を介してＮ−型のウェル２１２と対峙している点で異なっている。
【００５７】
このため、実施形態２Ｄに係る横型短チャネルＤＭＯＳ２０Ｄによれば、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においては、厚いフィールド酸化膜２３６を介してポリシリコンゲート電極２２２をＮ−型のウェル２１２と対峙させるように構成することができるからである。
【００５８】
（実施形態２Ｅ）
図２Ｅは、実施形態２Ｅに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅは、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃとよく似た構造を有しているが、図２Ｅに示すように、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においてポリシリコンゲート電極２２２はフィールド酸化膜２３６を介してＮ−型のウェル２１２と対峙している点で異なっている。
【００５９】
このため、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅによれば、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃの有する効果に加えて、以下の効果が得られる。すなわち、ゲート・ソース間及びゲート・ドレイン間の容量を小さくすることができ、高速スイッチング特性をさらに向上することができる。これは、Ｐ型拡散層２３８が形成された領域近傍における逆バイアス時の電界強度が緩和されるため、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においては、厚いフィールド酸化膜２３６を介してポリシリコンゲート電極２２２をＮ−型のウェル２１２と対峙させるように構成することができるからである。
【００６０】
（実施形態２Ｆ）
図２Ｆは、実施形態２Ｆに係る横型短チャネルＤＭＯＳの断面図である。実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆは、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅとよく似た構造を有しているが、図２Ｆに示すように、Ｐ−型の半導体基板２０８の表面に形成されているのがＮ−型エピタキシャル層２１０ではなくＰ−型エピタキシャル層２１１である点で異なっている。
【００６１】
このように、実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆにおいては、Ｐ−型半導体基板２０８の表面に形成されているのがＰ−型エピタキシャル層２１１であるが、このＰ−型エピタキシャル層２１１の表面近傍には、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅの場合と同様に、Ｎ−型ウェル２１２が形成され、このＮ−型ウェル２１２の表面近傍にはチャネル形成領域Ｃを含むＰ型ウェル２１４が形成され、このＰ型ウェル２１４の表面近傍にはＮ＋型ソース領域２１６が形成されている。一方、Ｎ−型ウェル２１２の表面近傍には、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅの場合と同様に、Ｐ型ウェル２１４と接しないようにオン抵抗低減用Ｎ型ウェル２３４が形成され、このオン抵抗低減用Ｎ型ウェル２３４の表面近傍にはＮ＋型ドレイン領域２１８が形成されている。
【００６２】
このため、実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆは、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅの有する効果と同様の効果を有している。
【００６３】
以上のように、実施形態１Ａ〜実施形態２Ｆを例にして本発明の横型短チャネルＤＭＯＳを説明したが、図３を用いて、本発明の横型短チャネルＤＭＯＳの平面レイアウトについても説明する。
図３は、実施形態１Ｄに係る横型短チャネルＤＭＯＳ１０Ｄの平面図である。図３（ａ）はＰ−型の半導体基体の拡散層及びポリシリコンゲート電極における平面図であり、図３（ｂ）はそれにソース電極１２６、ドレイン電極１２８及びゲート抵抗低減用金属層１３０をつけたものである。この横型短チャネルＤＭＯＳ１０Ｄは、図３に示すように、中央に配置されたＮ＋型ソース領域１１６が、外周部に配置されたＮ＋型ドレイン領域１１８で囲まれた構造を有している。そして、Ｎ＋型ソース領域１１６とＮ＋型ドレイン領域１１８との間にポリシリコンゲート電極１２２が配置された構造を有している。また、図３（ａ）及び（ｂ）中、オン抵抗低減用Ｎ型ウェル１３４及びＰ型拡散層１３８は省略してある。
【００６４】
図４は、実施形態１Ｄに係る横型短チャネルＤＭＯＳ１０Ｄの断面図である。図１Ｄにおけるより広い範囲を示してある。この横型短チャネルＤＭＯＳ１０Ｄは、図４に示すように、外周をＮ＋型ドレイン領域１１８で囲み、その内側にポリシリコンゲート電極１２２が配置され、さらにその内側にＮ＋型ソース領域１１６が配置された構造を有している。このため、この横型短チャネルＤＭＯＳ１０Ｄは、図３及び図４に示すように、ゲート幅が大きく電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【００６５】
次に、本発明の横型短チャネルＤＭＯＳを他の素子と集積した例について図５を用いて説明する。図５は、横型短チャネルＤＭＯＳ２０Ｄと他の素子とを集積した半導体装置の断面図である。この半導体装置２８は、図５に示すように、Ｎチャネル横型短チャネルＤＭＯＳ２０Ｄ、Ｐチャネル横型ＭＯＳ２１、ＮチャネルＭＯＳトランジスタ２３、ＰチャネルＭＯＳトランジスタ２２、ＮＰＮバイポーラトランジスタ２５及びＰＮＰバイポーラトランジスタ２４を有している。そして、これらの素子はそれぞれ、Ｐ−型の半導体基体の表面に形成されたＮ−型エピタキシャル層２１０中に形成されている。
【００６６】
そして、横型短チャネルＤＭＯＳ２０Ｄにおいては、Ｎ−型ウェル２１２がＮ−型エピタキシャル層２１０中に形成され、このＮ−型ウェル２１２中に、Ｐ型ウェル２１４及びＮ＋型ソース領域２１６が形成されている。このため、この半導体装置２８によれば、横型短チャネルＤＭＯＳ２０Ｄの耐圧をＮ−型ウェル２１２の不純物濃度で制御できるようになる。その結果、Ｎ−型エピタキシャル層２１０の不純物濃度を他の素子（例えば、ＮチャネルＭＯＳトランジスタ２３及びＰチャネルＭＯＳトランジスタ２２）に適した濃度（例えば、Ｎ−型ウェル２１２より低濃度）にすることができ特性の優れた半導体装置とすることができる。
【００６７】
（実施形態３）
図６（ａ）〜図７（ｇ）は、実施形態３に係る「横型短チャネルＤＭＯＳの製造方法」における製造工程を示す図である。実施形態３に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態１Ｄに係る「横型短チャネルＤＭＯＳ１０Ｄ」を製造するための方法である。図６（ａ）〜図７（ｇ）を参照しながら、実施形態３に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。
【００６８】
実施形態３に係る「横型短チャネルＤＭＯＳの製造方法」は、図６（ａ）〜図７（ｇ）に示すように、以下の（ａ）第一の工程〜（ｇ）第七の工程を含んでいる。
（ａ）第一の工程
Ｐ−型のシリコン基板からなる半導体基体１１０を準備する。
（ｂ）第二の工程
次に、この半導体基体１１０の一方の表面に所定の開口部を有する第１のイオン打ち込み用マスク１５０を形成し、この第１のイオン打ち込み用マスク１５０をマスクとして半導体基体１１０にＮ型の不純物として例えばリンイオンを打ち込んで、Ｎ−型のウェル１１２を形成する。このときの不純物濃度は例えば１×１０＋16個／ｃｍ3とする。
（ｃ）第三の工程
次に、第１のイオン打ち込み用マスク１５０を除去後、半導体基体１１０の一方の表面に所定の開口部を有する第２のイオン打ち込み用マスク１５２を形成し、この第２のイオン打ち込み用マスク１５２をマスクとしてＮ型の不純物として例えばリンイオンを第二の工程よりも高濃度で打ち込んで、Ｎ−型ウェル１１２の表面近傍にオン抵抗低減用Ｎ型ウェル１３４を形成する。このときの不純物濃度は例えば１×１０＋19個／ｃｍ3とする。
【００６９】
（ｄ）第四の工程
次に、第２のイオン打ち込み用マスク１５２を除去後、半導体基体１１０の一方の表面に所定の開口部を有する第３のイオン打ち込み用マスク１５４を形成し、この第３のイオン打ち込み用マスク１５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル１３４と接しないようにＰ型ウェル１１４を形成するとともに、オン抵抗低減用Ｎ型ウェル１３４における、Ｐ型ウェル１１４と対峙する領域にＰ型拡散層１３８を形成する。このときの不純物濃度は例えば３×１０＋17個／ｃｍ3とする。なお、Ｐ型ウェル１１４とＰ型拡散層１３８は別工程で形成することもできる。
（ｅ）第五の工程
次に、第３のイオン打ち込み用マスク１５４を除去後、半導体基体１１０の一方の表面に所定の開口部を有するフィールド酸化膜１３６を形成し、このフィールド酸化膜１３６の開口部に熱酸化によりゲート絶縁膜１２０を形成する。
（ｆ）第六の工程
次に、このゲート絶縁膜１２０及びフィールド酸化膜１３６の上面の所定領域にポリシリコンゲート電極１２２を形成する。
（ｇ）第七の工程
次に、レジスト１５６を形成後、このレジスト１５６とポリシリコンゲート電極１２２とフィールド酸化膜１３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ＋型ソース領域１１６及びＮ＋型ドレイン領域１１８を形成する。
【００７０】
この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜１２４（図１Ｄ参照）を形成する。その後、層間絶縁膜１２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極１２６、ドレイン電極１２８及びゲート抵抗低減用金属層１３０とする。その後、半導体基体１１０をグランド１３２に接続して横型短チャネルＤＭＯＳ１０Ｄとする。
【００７１】
以上のように、実施形態３に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態１Ｄに係る、優れた「横型短チャネルＤＭＯＳ１０Ｄ」を製造することができる。
なお、実施形態１Ｂに係る横型短チャネルＤＭＯＳ１０Ｂを製造する際には、上記製造方法の（ｅ）第五の工程において、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８（Ｎ＋型ドレイン領域１１８になる領域）に至る領域においてフィールド酸化膜１３６を開口するようにすればよい。
【００７２】
また、実施形態１Ａに係る横型短チャネルＤＭＯＳ１０Ａを製造する際には、さらに上記製造方法の（ｄ）第四の工程において、第３のイオン打ち込み用マスク１５４としてＰ型拡散層１３８に対応する部分が開口していないマスクを用いるようにすればよい。
【００７３】
また、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル１３４に接しないようにＰ型拡散層１３８を形成すればよい。
【００７４】
また、実施形態１Ｃに係る横型短チャネルＤＭＯＳ１０Ｃを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル１３４に接しないようにＰ型拡散層１３８を形成するとともに、（ｅ）第五の工程において、Ｐ型拡散層１３８からＮ＋型ドレイン領域１１８に至る領域においてフィールド酸化膜１３６を開口するようにすればよい。
【００７５】
（実施形態４）
図８（ａ）〜図９（ｇ）は、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」における製造工程を示す図である。実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」は、実施形態２Ｄに係る「横型短チャネルＤＭＯＳ２０Ｄ」を製造するための方法である。図８（ａ）〜図９（ｇ）を参照しながら、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」を説明する。
【００７６】
実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」は、図８（ａ）〜図９（ｇ）に示すように、以下の（ａ）第一の工程〜（ｇ）第七の工程を含んでいる。
（ａ）第一の工程
Ｐ−型のシリコン基板からなる半導体基板２０８の表面にＮ−型のエピタキシャル層２１０が形成された半導体基体を準備する。Ｎ−型のエピタキシャル層２１０としては不純物濃度が例えば５×１０＋15個／ｃｍ3のものを用いる。
（ｂ）第二の工程
次に、このＮ−型のエピタキシャル層２１０の表面に所定の開口部を有する第１のイオン打ち込み用マスク２５０を形成し、この第１のイオン打ち込み用マスク２５０をマスクとしてＮ−型のエピタキシャル層２１０にＮ型の不純物として例えばリンイオンを打ち込んで、Ｎ−型のウェル２１２を形成する。このときの不純物濃度は例えば１×１０＋16個／ｃｍ3とする。
（ｃ）第三の工程
次に、第１のイオン打ち込み用マスク２５０を除去後、Ｎ−型のエピタキシャル層２１０の表面に所定の開口部を有する第２のイオン打ち込み用マスク２５２を形成し、この第２のイオン打ち込み用マスク２５２をマスクとしてＮ型の不純物として例えばリンイオンを第二の工程よりも高濃度で打ち込んで、Ｎ−型ウェル２１２の表面近傍にオン抵抗低減用Ｎ型ウェル２３４を形成する。このときの不純物濃度は例えば１×１０＋19個／ｃｍ3とする。
【００７７】
（ｄ）第四の工程
次に、第２のイオン打ち込み用マスク２５２を除去後、Ｎ−型のエピタキシャル層２１０の表面に所定の開口部を有する第３のイオン打ち込み用マスク２５４を形成し、この第３のイオン打ち込み用マスク２５４をマスクとしてＰ型の不純物として例えばボロンイオンを打ち込んで、オン抵抗低減用Ｎ型ウェル２３４と接しないようにＰ型ウェル２１４を形成するとともに、オン抵抗低減用Ｎ型ウェル２３４における、Ｐ型ウェル２１４と対峙する領域にＰ型拡散層２３８を形成する。このときの不純物濃度は例えば３×１０＋17個／ｃｍ3とする。なお、Ｐ型ウェル２１４とＰ型拡散層２３８は別工程で形成することもできる。
（ｅ）第五の工程
次に、第３のイオン打ち込み用マスク２５４を除去後、Ｎ−型のエピタキシャル層２１０の表面に所定の開口部を有するフィールド酸化膜２３６を形成し、このフィールド酸化膜２３６の開口部に熱酸化によりゲート絶縁膜２２０を形成する。
（ｆ）第六の工程
次に、このゲート絶縁膜２２０及びフィールド酸化膜２３６の上面の所定領域にポリシリコンゲート電極２２２を形成する。
（ｇ）第七の工程
次に、レジスト２５６を形成後、このレジスト２５６とポリシリコンゲート電極２２２とフィールド酸化膜２３６とをマスクとしてＮ型の不純物として例えば砒素イオンを打ち込んで、Ｎ＋型ソース領域２１６及びＮ＋型ドレイン領域２１８を形成する。
【００７８】
この後、打ち込んだ不純物の活性化を行った後、層間絶縁膜２２４（図２Ｄ参照）を形成する。その後、層間絶縁膜２２４に所定のコンタクトホールを開けた後、金属層を形成する。その後、金属層のパターンニングを行って、ソース電極２２６、ドレイン電極２２８及びゲート抵抗低減用金属層２３０とする。その後、半導体基体２０８をグランド２３２に接続して横型短チャネルＤＭＯＳ２０Ｄとする。
【００７９】
以上のように、実施形態４に係る「横型短チャネルＤＭＯＳの製造方法」によれば、比較的容易な方法で、実施形態２Ｄに係る、優れた「横型短チャネルＤＭＯＳ２０Ｄ」を製造することができる。
【００８０】
なお、実施形態２Ｂに係る横型短チャネルＤＭＯＳ２０Ｂを製造する際には、上記製造方法の（ｅ）第五の工程において、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８（Ｎ＋型ドレイン領域２１８になる領域）に至る領域においてフィールド酸化膜２３６を開口するようにすればよい。
【００８１】
また、実施形態２Ａに係る横型短チャネルＤＭＯＳ２０Ａを製造する際には、さらに上記製造方法の（ｄ）第四の工程において、第３のイオン打ち込み用マスク２５４としてＰ型拡散層２３８に対応する部分が開口していないマスクを用いるようにすればよい。
【００８２】
また、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル２３４に接しないようにＰ型拡散層２３８を形成すればよい。
【００８３】
また、実施形態２Ｃに係る横型短チャネルＤＭＯＳ２０Ｃを製造する際には、上記製造方法の（ｃ）第三の工程〜（ｄ）第四の工程において、オン抵抗低減用Ｎ型ウェル２３４に接しないようにＰ型拡散層２３８を形成するとともに、（ｅ）第五の工程において、Ｐ型拡散層２３８からＮ＋型ドレイン領域２１８に至る領域においてフィールド酸化膜２３６を開口するようにすればよい。
【００８４】
また、実施形態２Ｆに係る横型短チャネルＤＭＯＳ２０Ｆを製造する際には、上記製造方法の第一の工程において、Ｐ−型のシリコン基板からなる半導体基体２０８の表面にＰ−型のエピタキシャル層２１１が形成された半導体基体を準備するようにすればよい。Ｐ−型のエピタキシャル層２１１としては不純物濃度が例えば５×１０＋15個／ｃｍ3のものを用いる。
【００８５】
（実施形態５）
図１０は、実施形態５に係る横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ３０Ｅは、実施形態１Ｅに係る横型短チャネルＤＭＯＳ１０Ｅにおける導電型を（半導体基板を除いて）反対にしたものである。この横型短チャネルＤＭＯＳ３０Ｅにおいても、横型短チャネルＤＭＯＳ１０Ｅで得られる効果が同様に得られる。
【００８６】
すなわち、オン時におけるＰ＋型ソース領域３１６からＰ＋型ドレイン領域３１８への電流経路の大部分は抵抗の低いオン抵抗低減用Ｐ型ウェル３３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【００８７】
また、Ｐ−型ウェル３１２よりも高濃度のＰ型不純物を含むオン抵抗低減用Ｐ型ウェル３３４を別途設けることとしたので、Ｐ−型ウェル３１２の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
【００８８】
また、Ｐ−型ウェル３１２中にＮ型拡散層３３８を形成したため、Ｎ型拡散層３３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＰ＋型ソース領域３１６からＰ＋型ドレイン領域３１８への電流は、このＮ型拡散層３３８を避けてこのＮ型拡散層３３８より深い部分（Ｐ−型ウェル３１２）を流れるため、Ｎ型拡散層３３８を設けることによってオン抵抗を増加させることもない。
【００８９】
また、バイアスされていないＮ型拡散層３３８がオン抵抗低減用Ｐ型ウェル３３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
【００９０】
また、ポリシリコンゲート電極３２２がＮ型拡散層３３８からＰ＋型ドレイン領域３１８に至る領域においてフィールド酸化膜３３６を介してＰ−型ウェル３１２と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくなり、高速スイッチング特性がさらに向上する。
【００９１】
（実施形態６）
図１１は、実施形態６に係る横型短チャネルＤＭＯＳの断面図である。この横型短チャネルＤＭＯＳ４０Ｅは、実施形態２Ｅに係る横型短チャネルＤＭＯＳ２０Ｅにおける導電型を（半導体基板を除いて）反対にしたものである。この横型短チャネルＤＭＯＳ４０Ｅにおいても、横型短チャネルＤＭＯＳ２０Ｅで得られる効果が同様に得られる。
【００９２】
すなわち、オン時におけるＰ＋型ソース領域４１６からＰ＋型ドレイン領域４１８への電流経路の大部分は抵抗の低いオン抵抗低減用Ｐ型ウェル４３４となり、ゲート抵抗を低減させるためにゲート長が長くなっても全体として十分オン抵抗を低減することができる。従って、ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳとなる。
【００９３】
また、Ｐ−型ウェル４１２よりも高濃度のＰ型不純物を含むオン抵抗低減用Ｐ型ウェル４３４を別途設けることとしたので、Ｐ−型ウェル４１２の不純物濃度自体を高くしなくてもオン時における抵抗を低減させることができ、横型短チャネルＤＭＯＳの耐圧性能を低下させることもない。
【００９４】
また、Ｐ−型エピタキシャル層４１０の内部にＰ−型ウェル４１２を形成したことにより、横型短チャネルＤＭＯＳと他の素子（例えば論理素子）を集積した半導体装置などにおいても、横型短チャネルＤＭＯＳの耐圧をＰ−型ウェル４１２の不純物濃度で制御できるようになる。その結果、Ｐ−型エピタキシャル層４１０の不純物濃度を他の素子（例えば論理素子）に適した濃度（例えば、Ｐ−型ウェル４１２より低濃度）にすることができ特性の優れた半導体装置とすることができる。
【００９５】
また、Ｐ−型ウェル４１２中にＮ型拡散層４３８を形成したため、Ｎ型拡散層４３８が形成された領域近傍における逆バイアス時の電界強度が緩和され、さらなる耐圧の安定化を図ることができる。なお、オン時におけるＰ＋型ソース領域４１６からＰ＋型ドレイン領域４１８への電流は、このＰ型拡散層４３８を避けてこのＰ型拡散層４３８より深い部分（Ｐ−型ウェル４１２）を流れるため、Ｎ型拡散層４３８を設けることによってオン抵抗を増加もさせることもない。
【００９６】
また、バイアスされていないＮ型拡散層４３８がオン抵抗低減用Ｐ型ウェル４３４に接しないように構成されているため、耐圧の低下やリーク電流の増加を極力抑制することができる。
また、ポリシリコンゲート電極４２２がＮ型拡散層４３８からＰ＋型ドレイン領域４１８に至る領域においてフィールド酸化膜４３６を介してＰ−型ウェル４１２と対峙しているため、ゲート・ソース間及びゲート・ドレイン間の容量を小さくなり、高速スイッチング特性がさらに向上する。
【００９７】
（実施形態７）
図１２は、実施形態７に係る横型短チャネルＤＭＯＳの断面図である。実施形態７に係る横型短チャネルＤＭＯＳ５０Ｅは、実施形態６に係る横型短チャネルＤＭＯＳ４０Ｅとよく似た構造を有しているが、図１２に示すように、Ｐ−型半導体基板の表面に形成されているのがＰ−型エピタキシャル層ではなくＮ−型エピタキシャル層５１１である点で異なっている。
【００９８】
このように、実施形態７に係る横型短チャネルＤＭＯＳ５０Ｅにおいては、Ｐ−型半導体基板５０８の表面に形成されているのがＮ−型エピタキシャル層５１１であるが、このＮ−型エピタキシャル層５１１の表面近傍には、実施形態６に係る横型短チャネルＤＭＯＳ４０Ｅの場合と同様に、Ｐ−型ウェル５１２が形成され、このＰ−型ウェル５１２の表面近傍にはチャネル形成領域Ｃを含むＮ型ウェル５１４が形成され、このＮ型ウェル５１４の表面近傍にはＰ＋型ソース領域５１６が形成されている。一方、Ｐ−型ウェル５１２の表面近傍には、実施形態６に係る横型短チャネルＤＭＯＳ４０Ｅの場合と同様に、Ｎ型ウェル５１４と接しないようにオン抵抗低減用Ｎ型ウェル５３４が形成され、このオン抵抗低減用Ｐ型ウェル５３４の表面近傍にはＰ＋型ドレイン領域５１８が形成されている。
【００９９】
このため、実施形態７に係る横型短チャネルＤＭＯＳ５０Ｅは、実施形態６に係る横型短チャネルＤＭＯＳ４０Ｅの有する効果と同様の効果を有している。
【０１００】
以上説明したように、本発明によればゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルＤＭＯＳを提供することができる。また、本発明によれば、そのように優れた横型短チャネルＤＭＯＳを比較的容易に製造することができる。
【図面の簡単な説明】
【０１０１】
【図１Ａ】実施形態１Ａに係る横型短チャネルＤＭＯＳの断面図である。
【図１Ｂ】実施形態１Ｂに係る横型短チャネルＤＭＯＳの断面図である。
【図１Ｃ】実施形態１Ｃに係る横型短チャネルＤＭＯＳの断面図である。
【図１Ｄ】実施形態１Ｄに係る横型短チャネルＤＭＯＳの断面図である。
【図１Ｅ】実施形態１Ｅに係る横型短チャネルＤＭＯＳの断面図である。
【図２Ａ】実施形態２Ａに係る横型短チャネルＤＭＯＳの断面図である。
【図２Ｂ】実施形態２Ｂに係る横型短チャネルＤＭＯＳの断面図である。
【図２Ｃ】実施形態２Ｃに係る横型短チャネルＤＭＯＳの断面図である。
【図２Ｄ】実施形態２Ｄに係る横型短チャネルＤＭＯＳの断面図である。
【図２Ｅ】実施形態２Ｅに係る横型短チャネルＤＭＯＳの断面図である。
【図２Ｆ】実施形態２Ｆに係る横型短チャネルＤＭＯＳの断面図である。
【図３】実施形態１Ｄに係る横型短チャネルＤＭＯＳの平面図である。
【図４】実施形態１Ｄに係る横型短チャネルＤＭＯＳの平面図である。
【図５】実施形態２Ｄに係る横型短チャネルＤＭＯＳと他の素子とを集積した半導体装置の断面図である。
【図６】実施形態３に係る横型短チャネルＤＭＯＳの製造工程を示す図である。
【図７】実施形態３に係る横型短チャネルＤＭＯＳの製造工程を示す図である。
【図８】実施形態４に係る横型短チャネルＤＭＯＳの製造工程を示す図である。
【図９】実施形態４に係る横型短チャネルＤＭＯＳの製造工程を示す図である。
【図１０】実施形態５に係る横型短チャネルＤＭＯＳの断面図である。
【図１１】実施形態６に係る横型短チャネルＤＭＯＳの断面図である。
【図１２】実施形態７に係る横型短チャネルＤＭＯＳの断面図である。
【図１３】従来の横型短チャネルＤＭＯＳの断面図である。
【図１４】従来の横型短チャネルＤＭＯＳの断面図である。
【符号の説明】
【０１０２】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，３０Ｅ，４０Ｅ，５０Ｅ…横型短チャネルＤＭＯＳ、１１０，２０８，３１０，４０８，５０８…Ｐ-型半導体基板、２１０，５１１…Ｎ-型エピタキシャル層、１１２，２１２…Ｎ-型ウェル、１１４，２１４…Ｐ型ウェル、１１６，２１６…Ｎ+型ソース領域、１１８，２１８…Ｎ+型ドレイン領域、１２０，２２０，３２０，４２０，５２０…ゲート絶縁膜、１２２，２２２，３２２，４２２，５２２…ポリシリコンゲート電極、１２４，２２４，３２４，４２４，５２４…層間絶縁膜、１２６，２２６，３２６，４２６，５２６…ソース電極、１２８，２２８，３２８，４２８，５２８…ドレイン電極、１３０，２３０，３３０，４３０，５３０…ゲート抵抗低減用金属層、１３２，２３２，３３２，４３２，５３２…グランド、１３４，２３４…オン抵抗低減用Ｎ型ウェル、１３６，２３６，３３６，４３６，５３６…フィールド酸化膜、１３８，２３８…Ｐ型拡散層、１５０，１５２，１５４，２５０，２５２，２５４…イオン打ち込み用マスク、１５６，２５６…レジスト、３１２，４１２，５１２…Ｐ-型ウェル、３１４，４１４，５１４…Ｎ-型ウェル、３１６，４１６，５１６…Ｐ+型ソース領域、３１８，４１８，５１８…Ｐ+型ドレイン領域、３３４，４３４，５３４…オン抵抗低減用Ｐ型ウェル、３３８，４３８，５３８…Ｎ型拡散層、４１０…Ｐ-型エピタキシャル層、９０，９２…従来の横型短チャネルＤＭＯＳ、９０８…Ｐ-型半導体基体、９１０…Ｎ-型エピタキシャル層、９１４…Ｐ型ウェル、９１６…Ｎ+型ソース領域、９１８…Ｎ+型ドレイン領域、９２０…ゲート絶縁膜、９２２…ゲート電極、９２４…層間絶縁膜、９２６…ソース電極、９２８…ドレイン電極、９３０…ゲート抵抗低減用金属層、９３２…グランド
【図１Ａ】
2005093456.tif 000003
【図１Ｂ】
2005093456.tif 000004
【図１Ｃ】
2005093456.tif 000005
【図１Ｄ】
2005093456.tif 000006
【図１Ｅ】
2005093456.tif 000007
【図２Ａ】
2005093456.tif 000008
【図２Ｂ】
2005093456.tif 000009
【図２Ｃ】
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【図２Ｄ】
2005093456.tif 000011
【図２Ｅ】
2005093456.tif 000012
【図２Ｆ】
2005093456.tif 000013
【図３】
2005093456.tif 000014
【図４】
2005093456.tif 000015
【図５】
2005093456.tif 000016
【図６】
2005093456.tif 000017
【図７】
2005093456.tif 000018
【図８】
2005093456.tif 000019
【図９】
2005093456.tif 000020
【図１０】
2005093456.tif 000021
【図１１】
2005093456.tif 000022
【図１２】
2005093456.tif 000023
【図１３】
2005093456.tif 000024
【図１４】
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