(57)【要約】【課題】  従来にはない掃引速度の高速化を実現すると共に、正確な周波数掃引信号を供給する。【解決手段】  スイッチ４をａ側に倒し、掃引開始周波数ｆminから掃引終了周波数ｆmaxに至るまで、合計１０個の周波数ポイントについてそれぞれ位相ロックをかける。これらの周波数ポイントそれぞれについて得られた１０個のＶＣＯ制御入力電圧ＶＣＮＴは、メモリ１２に記憶される。次に、スイッチ４をｂ側に倒すことにより、ＰＬＬからＶＣＯ５を切り離す。そして、メモリ１２に記憶されている１０個のＶＣＯ制御入力電圧ＶＣＮＴのうち隣接する二つの電圧を順次読み出し、これら二つの電圧の間に所定のポイント数が入るよう直線補間演算を行う。これらの内挿ポイント電圧をメモリ１２から周波数順に読み出し、スイッチ４のｂ端子に供給する。この電圧に対応した周波数信号がＶＣＯ５から出力される。【選択図】  図３
2005150856.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器に対して周波数制御電圧を印加することにより、予め定めた掃引周波数範囲内の周波数を発生する掃引発振装置において、
前記予め定めた掃引周波数範囲内における所定の周波数ポイントＦｎ（ｎは、１〜Ｎまでの正の整数）において位相ロックをかけ、それぞれの周波数ポイントにおける前記電圧制御発振器の周波数制御電圧Ｖｎ（ｎは、１〜Ｎまでの正の整数）を記憶する掃引前処理手段と、
前記電圧制御発振器を含んだ位相ロックループの動作を停止させ、前記電圧制御発振器を該位相ロックループから切り離す位相ロック停止手段と、
前記掃引前処理手段により記憶された周波数制御電圧Ｖｎのうち、隣接した二つの周波数制御電圧の間を補間するための補間電圧を算出する演算手段と、
前記位相ロック停止手段の動作により前記位相ロックループから切り離された前記電圧制御発振器に対して前記補間電圧を印加することにより、既定のスポット周波数を前記電圧制御発振器から順次発生させる掃引実行手段と、
を具備したことを特徴とする掃引発振装置。
【請求項２】
請求項１に記載の掃引発振装置において、
前記演算手段は、前記掃引前処理手段により記憶された周波数制御電圧Ｖｎのうち、隣接した二つの周波数制御電圧の間を補間するための補間電圧を算出するに際して、
前記掃引前処理手段により記憶された周波数制御電圧Ｖｎに関する記憶データＤ１ｎを再び当該メモリから読み出し、
前記記憶データＤ１ｎをアナログ信号Ａ１ｎに変換した後、該アナログ信号Ａ１ｎをデジタル変換して再変換データＤ２ｎを形成し、
前記記憶データＤ１ｎと前記再変換データＤ２ｎとの差を補正用誤差データδとして用いることにより、前記補間電圧を算出する、
ことを特徴とする掃引発振装置。
【請求項３】
請求項１または２に記載の掃引発振装置において、
前記予め定めた掃引周波数範囲内の掃引モードが前記掃引実行手段により実行された後は、再び、前記掃引前処理手段と、前記位相ロック停止手段と、前記演算手段とにより、校正モードが実行されることを特徴とする掃引発振装置。
【請求項４】
電圧制御発振器に対して周波数制御電圧を印加することにより、予め定めた掃引周波数範囲内の周波数を発生する掃引発振方法において、
前記予め定めた掃引周波数範囲内における所定の周波数ポイントＦｎ（ｎは、１〜Ｎまでの正の整数）において位相ロックをかけ、それぞれの周波数ポイントにおける前記電圧制御発振器の周波数制御電圧Ｖｎ（ｎは、１〜Ｎまでの正の整数）を記憶する掃引前処理ステップと、
前記掃引前処理ステップにより記憶された周波数制御電圧Ｖｎのうち、隣接した二つの周波数制御電圧の間を補間するための補間電圧を算出する演算ステップと、
位相ロックループから切り離された前記電圧制御発振器に対して前記補間電圧を印加することにより、既定のスポット周波数を前記電圧制御発振器から順次発生させる掃引実行ステップと、
を具備したことを特徴とする掃引発振方法。
【請求項５】
請求項４に記載の掃引発振方法において、
前記演算ステップは、さらに加えて、
前記掃引前処理ステップにより記憶された周波数制御電圧Ｖｎに関する記憶データＤ１ｎを再び当該メモリから読み出すステップと、
前記記憶データＤ１ｎをアナログ信号Ａ１ｎに変換した後、該アナログ信号Ａ１ｎをデジタル変換して再変換データＤ２ｎを形成するステップと、
前記記憶データＤ１ｎと前記再変換データＤ２ｎとの差を補正用誤差データδとして用いることにより、前記掃引前処理ステップにより記憶された周波数制御電圧Ｖｎを補正し、隣接した二つの周波数制御電圧の間を補間するための補間電圧を算出するステップと、
を有することを特徴とする掃引発振方法。
【請求項６】
請求項４または５に記載の掃引発振方法において、
前記予め定めた掃引周波数範囲内の掃引モードが前記掃引実行ステップにより実行された後は、再び、前記掃引前処理ステップと、前記演算ステップとにより、校正モードが実行されることを特徴とする掃引発振方法。
【請求項７】
請求項４〜６のいずれかに記載の掃引発振方法を、掃引発振装置のコントローラが読み出し可能な形態で記憶したことを特徴とする掃引周波数制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器に対して周波数制御電圧を印加することにより、予め定めた掃引周波数範囲内の周波数を発生する掃引発振装置、掃引発振方法および掃引周波数制御プログラムに関するものである。
【０００２】
さらに詳述すると本発明は、被測定物に対して所定周波数範囲の掃引周波数信号を供給する掃引発振装置、掃引発振方法および掃引周波数制御プログラムに関するものである。
【背景技術】
【０００３】
一般的に知られているように、測定器としてのネットワークアナライザでは、部品の周波数特性あるいはインピーダンスマッチングの状態等を測定するために、被測定物（ＤＵＴ: Device Under Test）に対して、所定周波数範囲の掃引周波数信号を高速かつ高分解能で供給する掃引発振装置が必須である。
【０００４】
このネットワークアナライザは高価かつ大型であるが、アンテナ，アイソレータを初めとした携帯電話・GPS機器等の製造ラインにおいて必要不可欠な測定器である。一方、これら携帯電話・GPS機器等の製造ラインにより製造される部品は、その価格を一段と低下させることが望まれている。したがって、高価かつ大型のネットワークアナライザを製造ラインで用いることは、コスト競争の激しい現在では望ましくない状況である。
【０００５】
従来から、ネットワークアナライザ等に用いられている掃引発振装置の主要な回路要素として、位相ロックループがある。この位相ロックループでは、電圧制御発振器（ＶＣＯ）を設けて所望の発振周波数を得る際に、位相ロックを迅速に確立させるための方法が数多く知られている。
【０００６】
第１の従来技術は、特開昭６２−１５７４２６号公報（特許文献１）に記載されているように、「ＰＬＬ回路で構成したシンセサイザ方式の選局回路において、例えば空きチャンネル等を選局するための通信チャンネルをスキャンするときは、そのスキャン幅、つまり周波数のジャンプ幅に対応したパルス幅を有する制御信号を形成し、この制御信号によってＰＬＬループの特性を切り換えることによってＰＬＬ回路のロックインタイムを早くなるようにした」構成が知られている。
【０００７】
しかしこの従来技術は、周波数のジャンプ幅が変化することを前提としているので、シンセサイザ方式の選局回路には適用可能であっても、測定器としての掃引発振装置には不適当である。
【０００８】
第２の従来技術は、特開２０００−４１５５号公報（特許文献２）の図１に記載されているように、非ラグリード型ループフィルタ１８の抵抗１６と並列に、２つのダイオードＤ１，Ｄ２を互いに逆極性に接続し、チャージポンプ回路１４の出力電流によって積分用コンデンサ１５を充電し、積分用コンデンサ１５の端子電圧と電圧保持コンデンサ１７の端子電圧との差の絶対値がダイオードＤ１，Ｄ２の順方向降下電圧に達すると、ダイオードＤ１またはＤ２がオンとなって、電圧保持コンデンサ１７を短時間で充電する、というものである。この回路構成により、「位相比較器の出力側に電流出力型のチャージポンプ回路が接続され、チャージポンプ回路の出力側に非ラグリード型のループフィルタが接続されたＰＬＬ装置において、著しく簡単な構成によって高速のロックアップを実現できるようにする。」という課題を解決している。
【０００９】
しかしこの従来技術は、非ラグリード型のループフィルタが接続されたＰＬＬ装置でしか使用することができず、且つロックアップ時間の短縮化も、その図４および図５に示されているように、一定の改善が見られるといった程度である。
【００１０】
【特許文献１】特開昭６２−１５７４２６号公報（第１頁右欄、第１図）
【特許文献２】特開２０００−４１５５号公報（第１頁［要約］，第４頁段落［００３３］、図１，図４，図５）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このように、上述した従来技術を用いただけでは、ネットワークアナライザ等に用いるための掃引発振装置を改善することはできない。
【００１２】
そこで、上述した従来技術と、従来から知られている一般的な位相ロック技術とを組み合わせることにより、図１に示すような、ループフィルタの切り換え機能付きＰＬＬ（位相ロックループ）を用いた掃引発振器を構成することが可能である。この回路では、まず時定数の小さいループフィルタ１で高速に位相ロックさせ、その位相ロック後、時定数が大きいループフィルタ２に切り換え、ロック動作を安定化させている。この回路によれば、高速かつ正確な位相ロックが可能となる。しかし、その反面、周波数ステップを細かくしようとするとＰＤ（位相比較器）での比較周波数を低くしなければならないのでロックアップタイムが長くなる上、位相ロックさせた後に比較周波数成分を減らすためにループフィルタを切り換える必要がある。その結果、回路規模の拡大を招くという問題が生じる。
【００１３】
あるいは、他の一般的な位相ロック技術に基づいて、図２に示すような、２重ループ方式のＰＬＬを用いた掃引発振器を構成することが可能である。この回路はフィードフォワード型とも呼ばれており、まずＰＤ（位相比較器）１，ループフィルタ１，ＶＣＯ（電圧制御発振器）１とＢＰＦ（バンドパスフィルタ）からなるループによりプリチューンしてロック点に近づけさせ、次いで、ＰＤ２，ループフィルタ２，ＶＣＯ２を経由したループによりファインチューンするものである。この回路によれば、高速に位相ロックが可能となる上、周波数ステップを細かく設定することができるという利点をもつ。しかしその反面、ＰＬＬが２組必要になり、且つ、位相が正しくない、いわゆる擬似ロック状態を防止するためのバンドパスフィルタが必要となる。その結果として、回路規模が極めて大きくなるという欠点をもつ。
【００１４】
また、ＰＬＬは周波数および位相の両方をロックできるという利点をもっているが、高速にロック周波数を変化させたい場合には、ＰＬＬの分周器を逐一切り換えてロックさせなくてはならない上、周波数分解能を向上させたい場合には比較周波数を低くする必要があることからループフィルタのカットオフ周波数も低下しなければならず、位相ロックに要する時間の高速化をさらに困難にしている。しかも、被測定物に対する掃引周波数信号の精度を上げるために、位相ロックする周波数の数を多くすると、掃引時間が長期化してしまい、製造ラインにとっては致命傷となる。
【００１５】
よって本発明の目的は、上述の点に鑑み、簡易な回路構成にも拘わらず、従来にはない掃引速度の高速化を実現すると共に、正確な周波数掃引信号を供給できるようにした掃引発振装置、掃引発振方法および掃引周波数制御プログラムを提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明の第１の形態は、電圧制御発振器に対して周波数制御電圧を印加することにより、予め定めた掃引周波数範囲内の周波数を発生する掃引発振装置において、前記予め定めた掃引周波数範囲内における所定の周波数ポイントＦｎ（ｎは、１〜Ｎまでの正の整数）において位相ロックをかけ、それぞれの周波数ポイントにおける前記電圧制御発振器の周波数制御電圧Ｖｎ（ｎは、１〜Ｎまでの正の整数）を記憶する掃引前処理手段と、前記電圧制御発振器を含んだ位相ロックループの動作を停止させ、前記電圧制御発振器を該位相ロックループから切り離す位相ロック停止手段と、前記掃引前処理手段により記憶された周波数制御電圧Ｖｎのうち、隣接した二つの周波数制御電圧の間を補間するための補間電圧を算出する演算手段と、前記位相ロック停止手段の動作により前記位相ロックループから切り離された前記電圧制御発振器に対して前記補間電圧を印加することにより、既定のスポット周波数を前記電圧制御発振器から順次発生させる掃引実行手段と、を具備したものである。
【００１７】
ここで、上記の掃引発振装置において、前記演算手段は、前記掃引前処理手段により記憶された周波数制御電圧Ｖｎのうち、隣接した二つの周波数制御電圧の間を補間するための補間電圧を算出するに際して、前記掃引前処理手段により記憶された周波数制御電圧Ｖｎに関する記憶データＤ１ｎを再び当該メモリから読み出し、前記記憶データＤ１ｎをアナログ信号Ａ１ｎに変換した後、該アナログ信号Ａ１ｎをデジタル変換して再変換データＤ２ｎを形成し、前記記憶データＤ１ｎと前記再変換データＤ２ｎとの差を補正用誤差データδとして用いることにより、前記補間電圧を算出することが可能である。
【００１８】
また、上記の掃引発振装置において、前記予め定めた掃引周波数範囲内の掃引モードが前記掃引実行手段により実行された後は、再び、前記掃引前処理手段と、前記位相ロック停止手段と、前記演算手段とにより、校正モードが実行されるように構成することができる。
【００１９】
本発明の第２の形態は、電圧制御発振器に対して周波数制御電圧を印加することにより、予め定めた掃引周波数範囲内の周波数を発生する掃引発振方法において、前記予め定めた掃引周波数範囲内における所定の周波数ポイントＦｎ（ｎは、１〜Ｎまでの正の整数）において位相ロックをかけ、それぞれの周波数ポイントにおける前記電圧制御発振器の周波数制御電圧Ｖｎ（ｎは、１〜Ｎまでの正の整数）を記憶する掃引前処理ステップと、前記掃引前処理ステップにより記憶された周波数制御電圧Ｖｎのうち、隣接した二つの周波数制御電圧の間を補間するための補間電圧を算出する演算ステップと、位相ロックループから切り離された前記電圧制御発振器に対して前記補間電圧を印加することにより、既定のスポット周波数を前記電圧制御発振器から順次発生させる掃引実行ステップと、を具備したものである。
【００２０】
ここで、上記の掃引発振方法において、前記演算ステップは、さらに加えて、前記掃引前処理ステップにより記憶された周波数制御電圧Ｖｎに関する記憶データＤ１ｎを再び当該メモリから読み出すステップと、前記記憶データＤ１ｎをアナログ信号Ａ１ｎに変換した後、該アナログ信号Ａ１ｎをデジタル変換して再変換データＤ２ｎを形成するステップと、前記記憶データＤ１ｎと前記再変換データＤ２ｎとの差を補正用誤差データδとして用いることにより、前記掃引前処理ステップにより記憶された周波数制御電圧Ｖｎを補正し、隣接した二つの周波数制御電圧の間を補間するための補間電圧を算出するステップと、を有することが可能である。
【００２１】
また、上記の掃引発振方法において、前記予め定めた掃引周波数範囲内の掃引モードが前記掃引実行ステップにより実行された後は、再び、前記掃引前処理ステップと、前記演算ステップとにより、校正モードが実行されるよう構成することができる。
【００２２】
本発明の第３の形態は、上述したいずれかの掃引発振方法を、掃引発振装置のコントローラが読み出し可能な形態で記憶した掃引周波数制御プログラムである。
【発明の効果】
【００２３】
本発明を実施することにより、以下に列挙する効果を得ることができる。
【００２４】
（１）簡易な回路構成にも拘わらず、高速な周波数掃引を行うことができる。  
具体的な実施例としては、１６００ポイントの周波数掃引を１００ミリ秒程度で実行することが可能となる。これに対して、従来の掃引発振装置では、１２００ポイントの周波数を掃引する場合、早くても２５０ミリ秒程度を要するので、本発明による高速化は格段なものであるといえる。
【００２５】
（２）しかも、必要とするＰＬＬは従来から知られている一般的なＰＬＬでよいので、安価に小型化が可能である。
【００２６】
（３）校正されたＶＣＯ制御入力電圧を提供することができるので、周波数分解能を容易に高めることができる。すなわち、周波数掃引時には位相ロックが行われていないにもかかわらず、正確な掃引周波数を高速に得ることができる。
【発明を実施するための最良の形態】
【００２７】
実施の形態１
図３は、本発明を適用した掃引発振装置（スイープジェネレータ）を示すブロック図である。本図において、１は基準周波数信号を発生する水晶発振器である。２は位相比較器（ＰＤ）、３はループフィルタ、４は切り換えスイッチ、５は電圧制御発振器（ＶＣＯ）、６は１／Ｎ分周器であり、これらは通常のＰＬＬを形成している。７はＡ／Ｄコンバータであり、ＶＣＯ５の制御入力電圧ＶＣＮＴを入力してメモリ１２に記憶させる。８はＤ／Ａコンバータであり、メモリ１２に記憶されているデータをアナログ電圧に変換する。９は増幅器（ＡＭＰ）であり、切り換えスイッチ４がｂ端子側に倒されているときには、増幅器９の出力電圧がＶＣＯ５の制御入力電圧ＶＣＮＴとなる。１０はＩ／Ｏ回路であり、切り換えスイッチ４および１／Ｎ分周器６を制御するための信号を出力する。１１はＣＰＵであり、メモリ１２に対するＲ／Ｗ制御、Ｉ／Ｏ回路１０への制御信号供給、および、その他の演算処理を行う。
【００２８】
次に、図４に示した説明図を参照しながら、本実施形態の動作を説明する。
【００２９】
まず、切り換えスイッチ４をａ端子側に倒し、周波数掃引範囲内における掃引開始周波数ｆminから掃引終了周波数ｆmaxに至るまで、合計１０個の周波数ポイントｆ１〜ｆ１０についてそれぞれ位相ロックをかける。これら１０個の周波数ポイントｆ１〜ｆ１０それぞれについて得られた１０個のＶＣＯ制御入力電圧ＶＣＮＴ（１）〜ＶＣＮＴ（１０）は、Ａ／Ｄコンバータ７を介して、メモリ１２に記憶される。
【００３０】
次に、切り換えスイッチ４をｂ端子側に倒すことにより、ＰＬＬからＶＣＯ５を切り離す。これによりＰＬＬ動作とは関係なく、ＶＣＯ５を単独で動作させることができる。これと同時に、ＣＰＵ１１は、メモリ１２に記憶されている１０個のＶＣＯ制御入力電圧ＶＣＮＴ（１）〜ＶＣＮＴ（１０）のうち隣接する二つの電圧、すなわち、ＶＣＮＴ（１）とＶＣＮＴ（２）、ＶＣＮＴ（２）とＶＣＮＴ（３）、ＶＣＮＴ（３）とＶＣＮＴ（４）、ＶＣＮＴ（４）とＶＣＮＴ（５）、ＶＣＮＴ（５）とＶＣＮＴ（６）、ＶＣＮＴ（６）とＶＣＮＴ（７）、ＶＣＮＴ（７）とＶＣＮＴ（８）、ＶＣＮＴ（８）とＶＣＮＴ（９）、ＶＣＮＴ（９）とＶＣＮＴ（１０）を順次読み出し、これら二つの電圧の間に所定のポイント数（たとえば４０）が入るよう直線補間（内挿）演算を行う。なお、二つの電圧間における直線補間は周知の技術であるので、ここでの説明は省略する。このようにして得られた内挿ポイント電圧は、メモリ１２に記憶される。
【００３１】
次にＣＰＵ１１は、これらの内挿ポイント電圧および既述のＶＣＯ制御入力電圧ＶＣＮＴ（１）〜ＶＣＮＴ（１０）をメモリ１２から周波数順に読み出し、Ｄ／Ａコンバータ８および増幅器９を介して、切り換えスイッチ４のｂ端子に供給する。現在、切り換えスイッチ４はｂ端子側に倒されているので、増幅器９から出力されたアナログ電圧そのものがＶＣＯ制御入力電圧ＶＣＮＴとなり、この電圧に対応した周波数信号がＶＣＯ５から出力される。換言すると、掃引周波数の発生時には、位相ロックは行われず、ＶＣＯ５が単独で動作するので、高速な周波数掃引が行われる。
【００３２】
そして一回の周波数掃引が終了すると、再び、切り換えスイッチ４をａ端子側に倒し、上記の周波数ポイントｆ１〜ｆ１０それぞれについて得られた１０個のＶＣＯ制御入力電圧ＶＣＮＴ（１）〜ＶＣＮＴ（１０）を記憶する。以下、同様である。
【００３３】
このように、一回の周波数掃引ごとに、あるいは所定回数の周波数掃引ごとに、１０個のＶＣＯ制御入力電圧ＶＣＮＴ（１）〜ＶＣＮＴ（１０）を記憶し直すことにより、ＶＣＯ５が有する温度特性の影響を除去することができる。
【００３４】
実施の形態２
上述した実施の形態１では、Ａ／Ｄコンバータ７，Ｄ／Ａコンバータ８，増幅器９に動作誤差がないとの前提で説明を行った。しかし現実には、各種アンプが固有的に有するゲイン誤差・オフセット誤差あるいは環境変化などに起因して、既述の周波数ポイントｆ１〜ｆ１０（図４参照）それぞれについて得られた１０個のＶＣＯ制御入力電圧ＶＣＮＴ（１）〜ＶＣＮＴ（１０）は、必ずしも、Ｄ／Ａコンバータ８および増幅器９を介して正確に再現されるとは限らず、一定の誤差を含むことがあり得る。そこで、ここで述べる実施の形態２においては、そういった誤差を補償する方法について説明する。
【００３５】
図５は、実施の形態２の動作を示したフローチャートである。なお、このフローチャートを実施するためのハードウェア構成は、図３に示した通りであるので、説明は省略する。
【００３６】
まず、ステップＳ１において、切り換えスイッチ４の位置がａ端子側であるか否かを判別する。切り換えスイッチ４の位置がａ端子側にない場合には、ステップＳ２において、切り換えスイッチ４の位置をａ端子側に切り換える。
【００３７】
ステップＳ３では、各周波数ポイント毎にＰＬＬのロック状態を確立する。
【００３８】
ステップＳ４において、ＶＣＯ５への入力信号はＡ／Ｄコンバータ７を介してデータＤ１(n)（ｎ＝１〜１０）に変換し、メモリ１２に記憶する。
【００３９】
ステップＳ５において、切り換えスイッチ４をｂ端子側に切り換える。
【００４０】
ステップＳ６では、既に記憶してあるデータＤ１(n)を読み出す。
【００４１】
ステップＳ７においては、Ｄ／Ａコンバータ８および増幅器９を介してＶＣＯ５へ入力される信号を生成する。
【００４２】
ステップＳ８では、ステップＳ７で生成した生成信号を、Ａ／Ｄコンバータ７を介してメモリ１２へデータＤ２(n)として再び記憶する。
【００４３】
ステップＳ９においては、Ｄ２(n)−Ｄ１(n)＝誤差δを演算する。
【００４４】
ステップＳ１０においては、上記のＤ１(n)を誤差δで補正し、補正後の校正済みデータＤ３(n)として記憶する。具体的には、上記δと逆極性のδをＤ１(n)に加算することにより、Ｄ３(n)とする。
【００４５】
ステップＳ１１では、Ｄ３(n)を読み出しながら内挿補間演算（Ｙ＝ａＸ+ｂ：図４参照）をし、二つのポイントＤ３(n) ，Ｄ３(n+1)間を補間する。
【００４６】
ステップＳ１２において、位相ロックしたポイント数（ｆ１〜ｆ１０）分をすべて繰り返すことにより掃引用ランプ波（ＶＣＯ制御入力電圧ＶＣＮＴ：実際には、個別的なＶＣＯ制御入力電圧の集合）を生成する。
【００４７】
ステップＳ１３では、Ｄ／Ａコンバータ８および増幅器９を介して、ステップＳ１２で生成した信号ランプ波を出力する。
【００４８】
ステップＳ１４では、ステップＳ１３で生成したランプ波をＶＣＯ５へ入力し、周波数掃引を開始させる。
【００４９】
上記の誤差補正処理を行うことにより、周囲温度等に起因した誤差も修正することができる。
【００５０】
実施の形態３
上述した実施の形態１，２では、１０個のロック周波数ポイントｆ１〜ｆ１０を全てつなぎ合わせてｆmin 〜 ｆmaxを周波数掃引させているが、例えば図６（Ａ）のＳＷ１に示すようにｆmin 〜 ｆ１までを掃引し、ｆ１ 〜 ｆmax間を休止させることも可能である。また、図６（Ｂ）のＳＷ２に示すように、ｆmin 〜 ｆ２間を休止させ、ｆ２ 〜 ｆ３までを掃引し、ｆ３ 〜 ｆmax間を休止させることも可能である。さらに、図６（Ｃ）のＳＷ３に示すように、ｆmin 〜 ｆ４間を休止させ、ｆ４ 〜 ｆmax間を掃引させることも可能である。
【００５１】
このように、メモリ１２に記憶してある各ポイントの読み出し範囲を制御することにより、被測定物に適した周波数掃引が可能となる。
【産業上の利用可能性】
【００５２】
本発明は、ネットワークアナライザに適用可能である。測定器としてのネットワークアナライザでは、部品の周波数特性あるいはインピーダンスマッチングの状態等を測定するために、被測定物に対して、所定周波数範囲の掃引周波数信号を高速かつ高分解能で供給する掃引発振装置が必須である。そのために、本発明によれば、被測定物に対して所定周波数範囲の掃引周波数信号を供給する掃引発振装置、掃引発振方法および掃引周波数制御プログラムを提供することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の前提となる技術を説明した回路図である。
【図２】本発明の前提となる他の技術を説明した回路図である。
【図３】本発明を適用した掃引発振装置を示すブロック図である。
【図４】図３の動作を説明するための説明図である。
【図５】実施の形態２における動作を説明するためのフローチャートである。
【図６】実施の形態３における動作例を示した説明図である。
【符号の説明】
【００５４】
１    水晶発振器
２    位相比較器（ＰＤ）
３    ループフィルタ
４    切り換えスイッチ
５    電圧制御発振器（ＶＣＯ）
６    １／Ｎ分周器
７    Ａ／Ｄコンバータ
８    Ｄ／Ａコンバータ
９    増幅器（ＡＭＰ）
１０  Ｉ／Ｏ回路
１１  ＣＰＵ
１２  メモリ
【図１】
2005150856.tif 000003
【図２】
2005150856.tif 000004
【図３】
2005150856.tif 000005
【図４】
2005150856.tif 000006
【図５】
2005150856.tif 000007
【図６】
2005150856.tif 000008