(57)【要約】  【課題】  小振幅の信号を出力する出力回路において、簡単な回路構成によって高速動作を可能とする。  【解決手段】  この出力回路は、第１の駆動信号に基づいて、電源電圧よりも小さい振幅を有する出力信号を出力するための出力回路であって、ゲートに第１の駆動信号が印加されドレインから信号を出力する第１の型のＭＯＳトランジスタＱＮ１０と、ゲートに第２の駆動信号が印加されドレインから信号を出力する第２の型のＭＯＳトランジスタＱＰ１０と、ＭＯＳトランジスタＱＮ１０から出力される信号とＭＯＳトランジスタＱＰ１０から出力される信号とを合成して得られる出力信号をＭＯＳトランジスタＱＰ１０のゲートに帰還させることにより第２の駆動信号を生成する帰還回路１０１及び１０２とを具備する。【選択図】  図１
2005020699.tif 000002
【特許請求の範囲】
【請求項１】
第１の駆動信号に基づいて、電源電圧よりも小さい振幅を有する出力信号を出力するための出力回路であって、
ゲートに第１の駆動信号が印加されドレインから信号を出力する第１の型の第１のＭＯＳトランジスタと、
ゲートに第２の駆動信号が印加されドレインから信号を出力する第２の型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタから出力される信号と前記第２のＭＯＳトランジスタから出力される信号とを合成して得られる出力信号を前記第２のＭＯＳトランジスタのゲートに帰還させることにより第２の駆動信号を生成する帰還回路と、
を具備する出力回路。
【請求項２】
前記帰還回路が、
前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインとの接続点に第１の端子が接続された受動素子と、
前記受動素子の第２の端子から供給される信号をバッファするバッファ回路と、
を含む、請求項１記載の出力回路。
【請求項３】
第１の駆動信号に基づいて、電源電圧よりも小さい振幅を有する出力信号を出力するための出力回路であって、
ゲートに第１の駆動信号が印加されドレインから信号を出力する第１の型の第１のＭＯＳトランジスタと、
ゲートに第２の駆動信号が印加されソースから信号を出力する第１の型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタから出力される信号と前記第２のＭＯＳトランジスタから出力される信号とを合成して得られる出力信号を反転して前記第２のＭＯＳトランジスタのゲートに帰還させることにより第２の駆動信号を生成する帰還回路と、
を具備する出力回路。
【請求項４】
前記帰還回路が、
前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのソースとの接続点に第１の端子が接続された受動素子と、
前記受動素子の第２の端子から供給される信号を反転するインバータと、
を含む、請求項３記載の出力回路。
【請求項５】
一対の差動信号を構成する第１及び第２の駆動信号に基づいて、電源電圧よりも小さい振幅を有し一対の差動信号を構成する第１及び第２の出力信号を出力するための出力回路であって、
ゲートに第１の駆動信号が印加されドレインから信号を出力する第１の型の第１のＭＯＳトランジスタと、
ゲートに第３の駆動信号が印加されドレインから信号を出力する第２の型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタから出力される信号と前記第２のＭＯＳトランジスタから出力される信号とを合成して得られる第１の出力信号を前記第２のＭＯＳトランジスタのゲートに帰還させることにより第３の駆動信号を生成する第１の帰還回路と、
ゲートに第２の駆動信号が印加されドレインから信号を出力する第１の型の第３のＭＯＳトランジスタと、
ゲートに第４の駆動信号が印加されドレインから信号を出力する第２の型の第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタから出力される信号と前記第４のＭＯＳトランジスタから出力される信号とを合成して得られる第２の出力信号を前記第４のＭＯＳトランジスタのゲートに帰還させることにより第４の駆動信号を生成する第２の帰還回路と、
を具備する出力回路。
【請求項６】
一対の差動信号を構成する第１及び第２の駆動信号に基づいて、電源電圧よりも小さい振幅を有し一対の差動信号を構成する第１及び第２の出力信号を出力するための出力回路であって、
ゲートに第１の駆動信号が印加されドレインから信号を出力する第１の型の第１のＭＯＳトランジスタと、
ゲートに第３の駆動信号が印加されソースから信号を出力する第１の型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタから出力される信号と前記第２のＭＯＳトランジスタから出力される信号とを合成して得られる第１の出力信号を反転して前記第２のＭＯＳトランジスタのゲートに帰還させることにより第３の駆動信号を生成する第１の帰還回路と、
ゲートに第２の駆動信号が印加されドレインから信号を出力する第１の型の第３のＭＯＳトランジスタと、
ゲートに第４の駆動信号が印加されソースから信号を出力する第１の型の第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタから出力される信号と前記第４のＭＯＳトランジスタから出力される信号とを合成して得られる第２の出力信号を反転して前記第４のＭＯＳトランジスタのゲートに帰還させることにより第４の駆動信号を生成する第２の帰還回路と、
を具備する出力回路。
【請求項７】
入力信号を反転して第１の駆動信号を出力する第１の反転回路と、
第１の駆動信号を反転して第２の駆動信号を出力する第２の反転回路と、
をさらに具備する請求項５又は６記載の出力回路。
【請求項８】
一対の差動信号を構成する第１及び第２の駆動信号に基づいて、一対の差動信号を構成する第１及び第２の出力信号を出力するための出力回路であって、
第１及び第２の駆動信号を所定のレベルの信号にそれぞれ変換して出力する第１及び第２の信号レベル変換回路と、
前記第１の信号レベル変換回路が出力する信号と前記第２の信号レベル変換回路が出力する信号との差に応じた信号を出力する第１の差動回路と、
前記第２の信号レベル変換回路が出力する信号と前記第１の信号レベル変換回路が出力する信号との差に応じた信号を出力する第２の差動回路と、
前記第１の差動回路が出力する信号に基づいて第１の出力信号を生成する第１の出力信号生成回路と、
前記第２の差動回路が出力する信号に基づいて第２の出力信号を生成する第２の出力信号生成回路と、
を具備する出力回路。
【請求項９】
前記第１又は第２の信号レベル変換回路が、シングルエンド・センスアンプを含む、請求項８記載の出力回路。
【請求項１０】
前記第１又は第２の差動回路が、カレントミラー型差動増幅回路を含む、請求項８記載の出力回路。
【請求項１１】
前記第１又は第２の出力信号生成回路が、インバータを含む、請求項８記載の出力回路。
【請求項１２】
入力信号を反転して第１の駆動信号を出力する第１の反転回路と、
第１の駆動信号を反転して第２の駆動信号を出力する第２の反転回路と、
をさらに具備する請求項８記載の出力回路。
【請求項１３】
前記第１及び第２の反転回路が、第１及び第２の電源電位から電力の供給を受けて動作し、前記第１及び第２の信号レベル変換回路、前記第１及び第２の差動回路、並びに、前記第１及び第２の出力信号生成回路が、第１及び第３の電源電位から電力の供給を受けて動作する、請求項１２記載の出力回路。
【請求項１４】
前記第１及び第２の反転回路が、第１及び第２の電源電位から電力の供給を受けて動作し、前記第１及び第２の信号レベル変換回路が、第１及び第３の電源電位から電力の供給を受けて動作し、前記第１及び第２の差動回路並びに前記第１及び第２の出力信号生成回路が、第１及び第４の電源電位から電力の供給を受けて動作する、請求項１２記載の出力回路。
【請求項１５】
前記第３の電源電位が前記第２の電源電位より高電位であり、前記第４の電源電位が前記第３の電源電位より高電位である、請求項１４記載の出力回路。
【請求項１６】
前記第３の電源電位が前記第２の電源電位より低電位であり、前記第４の電源電位が前記第３の電源電位より低電位である、請求項１４記載の出力回路。
【請求項１７】
請求項１〜１６のいずれか１項記載の出力回路を内蔵する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部回路に信号を出力するための出力回路に関し、さらに、そのような出力回路を内蔵する半導体集積回路に関する。
【背景技術】
【０００２】
近年、インタフェース信号が非常に高速化しており、インタフェース信号のノイズ対策、ＥＭＩ（電磁波障害）対策が必要となっている。このようなノイズ対策、ＥＭＩ対策として、インタフェース信号の振幅を小さくすることが行われている。しかしながら、下記の特許文献１に記載されているように、出力回路に供給される電源電圧を下げることによって信号の振幅を小さくすると、電源回路が複雑になってしまう。また、高電源電圧系の回路と低電源電圧系の回路との間で、信号の基準レベルが一致しなくなるおそれもある。
【０００３】
さらに、インタフェース信号として差動信号が用いられる場合もある。図１８は、従来の差動信号出力回路の一例を示す図である。図１８に示す差動信号出力回路８１は、１つの入力信号Ｊ１に基づいて、一対の差動信号としての第１の出力信号Ｊ４及び第２の出力信号Ｊ４バーを出力する回路である。しかしながら、差動信号出力回路８１において、駆動信号Ｊ３は、インバータＩＮＶ８２が有する遅延時間だけ駆動信号Ｊ２より遅延しており、そのため、第１の出力信号Ｊ４及び第２の出力信号Ｊ４バーは、スキューを有することになる。
【０００４】
上記のようなスキューを低減することができる差動信号出力回路も用いられている。図１９は、従来の差動信号出力回路の他の例を示す図である。図１９に示す差動信号出力回路９１は、１つの入力信号Ｋ１に基づいて、一対の差動信号としての第１の出力信号Ｋ４及び第２の出力信号Ｋ４バーを出力する回路である。インタフェース信号出力回路９１は、インタフェース信号出力回路８１（図１８参照）と比較して、キャパシタＣ９１を更に具備しており、このキャパシタＣ９１により駆動信号Ｋ２を遅延させて駆動信号Ｋ２及びＫ３のスキューを低減し、これにより第１の出力信号Ｋ４及び第２の出力信号Ｋ４バーのスキューを低減することができる。
【０００５】
しかしながら、インタフェース信号出力回路９１においては、製造プロセスのばらつきにより、第１の出力信号Ｋ４及び第２の出力信号Ｋ４バーのスキューを低減するために必要とされる静電容量とキャパシタＣ９１が有する静電容量とが一致しなくなることがある。これにより、歩留まりが低下したり、顧客先で製品不良が生じる場合があった。また、電源電位の変動や温度変動等に対するマージンを厳しくする必要があり、これにより、歩留まりが低下する場合があった。
【特許文献１】特開平６−３２６５９１号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明の第１の目的は、小振幅の信号を出力する出力回路において、簡単な回路構成によって高速動作を可能とすることである。また、本発明の第２の目的は、一対の差動信号を出力する差動信号出力回路において、歩留まりの低下等を防止することである。さらに、本発明の第３の目的は、そのような出力回路を内蔵する半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の第１の観点に係る出力回路は、第１の駆動信号に基づいて、電源電圧よりも小さい振幅を有する出力信号を出力するための出力回路であって、ゲートに第１の駆動信号が印加されドレインから信号を出力する第１の型の第１のＭＯＳトランジスタと、ゲートに第２の駆動信号が印加されドレインから信号を出力する第２の型の第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタから出力される信号と第２のＭＯＳトランジスタから出力される信号とを合成して得られる出力信号を第２のＭＯＳトランジスタのゲートに帰還させることにより第２の駆動信号を生成する帰還回路とを具備する。
【０００８】
ここで、帰還回路が、第１のＭＯＳトランジスタのドレインと第２のＭＯＳトランジスタのドレインとの接続点に第１の端子が接続された受動素子と、受動素子の第２の端子から供給される信号をバッファするバッファ回路とを含むようにしても良い。
【０００９】
本発明の第２の観点に係る出力回路は、第１の駆動信号に基づいて、電源電圧よりも小さい振幅を有する出力信号を出力するための出力回路であって、ゲートに第１の駆動信号が印加されドレインから信号を出力する第１の型の第１のＭＯＳトランジスタと、ゲートに第２の駆動信号が印加されソースから信号を出力する第１の型の第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタから出力される信号と第２のＭＯＳトランジスタから出力される信号とを合成して得られる出力信号を反転して第２のＭＯＳトランジスタのゲートに帰還させることにより第２の駆動信号を生成する帰還回路とを具備する。
【００１０】
ここで、帰還回路が、第１のＭＯＳトランジスタのドレインと第２のＭＯＳトランジスタのソースとの接続点に第１の端子が接続された受動素子と、受動素子の第２の端子から供給される信号を反転するインバータとを含むようにしても良い。
【００１１】
本発明の第３の観点に係る出力回路は、一対の差動信号を構成する第１及び第２の駆動信号に基づいて、電源電圧よりも小さい振幅を有し一対の差動信号を構成する第１及び第２の出力信号を出力するための出力回路であって、ゲートに第１の駆動信号が印加されドレインから信号を出力する第１の型の第１のＭＯＳトランジスタと、ゲートに第３の駆動信号が印加されドレインから信号を出力する第２の型の第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタから出力される信号と第２のＭＯＳトランジスタから出力される信号とを合成して得られる第１の出力信号を第２のＭＯＳトランジスタのゲートに帰還させることにより第３の駆動信号を生成する第１の帰還回路と、ゲートに第２の駆動信号が印加されドレインから信号を出力する第１の型の第３のＭＯＳトランジスタと、ゲートに第４の駆動信号が印加されドレインから信号を出力する第２の型の第４のＭＯＳトランジスタと、第３のＭＯＳトランジスタから出力される信号と第４のＭＯＳトランジスタから出力される信号とを合成して得られる第２の出力信号を第４のＭＯＳトランジスタのゲートに帰還させることにより第４の駆動信号を生成する第２の帰還回路とを具備する。
【００１２】
本発明の第４の観点に係る出力回路は、一対の差動信号を構成する第１及び第２の駆動信号に基づいて、電源電圧よりも小さい振幅を有し一対の差動信号を構成する第１及び第２の出力信号を出力するための出力回路であって、ゲートに第１の駆動信号が印加されドレインから信号を出力する第１の型の第１のＭＯＳトランジスタと、ゲートに第３の駆動信号が印加されソースから信号を出力する第１の型の第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタから出力される信号と第２のＭＯＳトランジスタから出力される信号とを合成して得られる第１の出力信号を反転して第２のＭＯＳトランジスタのゲートに帰還させることにより第３の駆動信号を生成する第１の帰還回路と、ゲートに第２の駆動信号が印加されドレインから信号を出力する第１の型の第３のＭＯＳトランジスタと、ゲートに第４の駆動信号が印加されソースから信号を出力する第１の型の第４のＭＯＳトランジスタと、第３のＭＯＳトランジスタから出力される信号と第４のＭＯＳトランジスタから出力される信号とを合成して得られる第２の出力信号を反転して第４のＭＯＳトランジスタのゲートに帰還させることにより第４の駆動信号を生成する第２の帰還回路とを具備する。
【００１３】
本発明の第３又は第４の観点に係る出力回路は、入力信号を反転して第１の駆動信号を出力する第１の反転回路と、第１の駆動信号を反転して第２の駆動信号を出力する第２の反転回路とをさらに具備するようにしても良い。
【００１４】
本発明の第５の観点に係る出力回路は、一対の差動信号を構成する第１及び第２の駆動信号に基づいて、一対の差動信号を構成する第１及び第２の出力信号を出力するための出力回路であって、第１及び第２の駆動信号を所定のレベルの信号にそれぞれ変換して出力する第１及び第２の信号レベル変換回路と、第１の信号レベル変換回路が出力する信号と第２の信号レベル変換回路が出力する信号との差に応じた信号を出力する第１の差動回路と、第２の信号レベル変換回路が出力する信号と第１の信号レベル変換回路が出力する信号との差に応じた信号を出力する第２の差動回路と、第１の差動回路が出力する信号に基づいて第１の出力信号を生成する第１の出力信号生成回路と、第２の差動回路が出力する信号に基づいて第２の出力信号を生成する第２の出力信号生成回路とを具備する。
【００１５】
ここで、第１又は第２の信号レベル変換回路が、シングルエンド・センスアンプを含むようにしても良いし、第１又は第２の差動回路が、カレントミラー型差動増幅回路を含むようにしても良いし、第１又は第２の出力信号生成回路が、インバータを含むようにしても良い。
【００１６】
また、入力信号を反転して第１の駆動信号を出力する第１の反転回路と、第１の駆動信号を反転して第２の駆動信号を出力する第２の反転回路とをさらに具備するようにしても良い。
【００１７】
その場合に、第１及び第２の反転回路が、第１及び第２の電源電位から電力の供給を受けて動作し、第１及び第２の信号レベル変換回路、第１及び第２の差動回路、並びに、第１及び第２の出力信号生成回路が、第１及び第３の電源電位から電力の供給を受けて動作するようにしても良い。
【００１８】
あるいは、第１及び第２の反転回路が、第１及び第２の電源電位から電力の供給を受けて動作し、第１及び第２の信号レベル変換回路が、第１及び第３の電源電位から電力の供給を受けて動作し、第１及び第２の差動回路並びに第１及び第２の出力信号生成回路が、第１及び第４の電源電位から電力の供給を受けて動作するようにしても良い。
【００１９】
このとき、第３の電源電位が第２の電源電位より高電位であり、第４の電源電位が第３の電源電位より高電位であるようにしても良いし、あるいは、第３の電源電位が第２の電源電位より低電位であり、第４の電源電位が第３の電源電位より低電位であるようにしても良い。
【００２０】
さらに、本発明に係る半導体集積回路は、上記のいずれかの信号出力回路を内蔵している。
【発明の効果】
【００２１】
本発明の第１〜第４の観点によれば、小振幅の信号を出力する出力回路において、帰還回路を用いてネガティブ・フィードバックをかけることにより、簡単な回路構成によって高速動作を可能とすることができる。また、本発明の第５の観点によれば、一対の差動信号を出力する差動信号出力回路において、歩留まりの低下等を防止することができる。さらに、本発明の第５の観点により得られる一対の差動出力信号においては、電源電圧や動作温度やプロセスの変動が生じても、そのアイパターン形状の維持が可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る出力回路の構成を示す図である。出力回路１０は、ゲートに駆動信号が供給されるＮチャネルトランジスタＱＮ１０と、トランジスタＱＮ１０に直列接続されたＰチャネルトランジスタＱＰ１０と、トランジスタＱＰ１０及びＱＮ１０のドレインに接続された出力端子及びプロテクションデバイス１０１と、プロテクションデバイス１０１を介して出力回路１０の出力信号が供給されるバッファ回路１０２とを含んでいる。なお、バッファ回路１０２は、直列に接続された２段のインバータによって構成される。
【００２３】
トランジスタＱＰ１０のソースは電源電位ＶＤＤに接続されており、トランジスタＱＮ１０のソースは電源電位ＶＳＳ（本実施形態においては接地電位とする）に接続されている。プロテクションデバイス１０１は、出力端子に印加される静電気からバッファ回路１０２の入力を保護するための素子であり、プロテクションデバイス１０１としては、例えば、抵抗が用いられる。出力回路１０の出力信号は、プロテクションデバイス１０１を介してバッファ回路１０２の入力に供給され、バッファ回路１０２から出力される信号は、トランジスタＱＰ１０のゲートに供給され、これによって自己帰還回路が形成されている。
【００２４】
図２は、図１に示す出力回路の出力信号の波形を示す図である。駆動信号がローレベルであるときには、トランジスタＱＮ１０がオフ状態であり、出力信号の電位は、自己帰還の働きによって、ほぼ（ＶＤＤ−ＶＳＳ）／２となっている。駆動信号がハイレベルになると、トランジスタＱＮ１０がオン状態となり、出力信号の電位は、電源電位ＶＳＳの近くまで下降する。従って、出力信号の振幅は、電源電圧（ＶＤＤ−ＶＳＳ）のほぼ半分のハーフ・スイングとなる。さらに、この出力回路は、自己帰還の働きによって高速動作を行うことができる。
【００２５】
本実施形態においては、駆動信号のハイレベルを電源電位ＶＤＤとし、ローレベルを電源電位ＶＳＳとすることができる。あるいは、駆動信号のハイレベルを電源電位ＶＤＤ以外の電位としても良い。その場合には、本実施形態に係る出力回路は、レベルシフタとしての機能をも有するようになる。なお、出力回路１０の出力信号は、バッファ回路１０２を構成するいずれかのインバータの出力から得るようにしても良い。
【００２６】
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る出力回路の構成を示す図である。この出力回路は、ゲートに駆動信号が供給されるＰチャネルトランジスタＱＰ１０と、トランジスタＱＰ１０に直列接続されたＮチャネルトランジスタＱＮ１０と、トランジスタＱＰ１０及びＱＮ１０のドレインに接続された出力端子及びプロテクションデバイス１０１と、プロテクションデバイス１０１を介して出力回路の出力信号が供給されるバッファ回路１０２とを含んでいる。
【００２７】
トランジスタＱＰ１０のソースは電源電位ＶＤＤに接続されており、トランジスタＱＮ１０のソースは電源電位ＶＳＳ（本実施形態においては接地電位とする）に接続されている。この出力回路の出力信号は、プロテクションデバイス１０１を介してバッファ回路１０２の入力に供給され、バッファ回路１０２から出力される信号は、トランジスタＱＮ１０のゲートに供給され、これによって自己帰還回路が形成されている。
【００２８】
図４は、図３に示す出力回路の出力信号の波形を示す図である。駆動信号がハイレベルであるときには、トランジスタＱＰ１０がオフ状態であり、出力信号の電位は、自己帰還の働きによって、ほぼ（ＶＤＤ−ＶＳＳ）／２となっている。駆動信号がローレベルになると、トランジスタＱＰ１０がオン状態となり、出力信号の電位は、電源電位ＶＤＤの近くまで上昇する。従って、出力信号の振幅は、電源電圧（ＶＤＤ−ＶＳＳ）のほぼ半分のハーフ・スイングとなる。さらに、この出力回路は、自己帰還の働きによって高速動作を行うことができる。
【００２９】
本実施形態においては、駆動信号のハイレベルを電源電位ＶＤＤとし、ローレベルを電源電位ＶＳＳとすることができる。あるいは、駆動信号のローレベルを電源電位ＶＳＳ以外の電位としても良い。その場合には、本実施形態に係る出力回路は、レベルシフタとしての機能をも有するようになる。なお、出力回路の出力信号は、バッファ回路１０２を構成するいずれかのインバータの出力から得るようにしても良い。
【００３０】
次に、本発明の第３の実施形態について説明する。
図５は、本発明の第３の実施形態に係る出力回路の構成を示す図である。この出力回路は、ゲートに駆動信号が供給されるＮチャネルトランジスタＱＮ１０と、トランジスタＱＮ１０に直列接続されたＮチャネルトランジスタＱＮ２０と、トランジスタＱＮ１０のドレイン及びトランジスタＱＮ２０のソースに接続された出力端子及びプロテクションデバイス１０１と、プロテクションデバイス１０１を介して出力回路の出力信号が供給されるインバータ１０３とを含んでいる。
【００３１】
トランジスタＱＮ２０のドレインは電源電位ＶＤＤに接続されており、トランジスタＱＮ１０のソースは電源電位ＶＳＳ（本実施形態においては接地電位とする）に接続されている。この出力回路の出力信号は、プロテクションデバイス１０１を介してインバータ１０３の入力に供給され、インバータ１０３から出力される信号は、トランジスタＱＮ２０のゲートに供給され、これによって自己帰還回路が形成されている。
【００３２】
駆動信号がローレベルであるときには、トランジスタＱＮ１０がオフ状態であり、出力信号の電位は、自己帰還の働きによって、ほぼ（ＶＤＤ−ＶＳＳ）／２となっている。駆動信号がハイレベルになると、トランジスタＱＮ１０がオン状態となり、出力信号の電位は、電源電位ＶＳＳの近くまで下降する。従って、出力信号の振幅は、電源電圧（ＶＤＤ−ＶＳＳ）のほぼ半分のハーフ・スイングとなる。さらに、この出力回路は、自己帰還の働きによって高速動作を行うことができる。
【００３３】
本実施形態においては、駆動信号のハイレベルを電源電位ＶＤＤとし、ローレベルを電源電位ＶＳＳとすることができる。あるいは、駆動信号のハイレベルを電源電位ＶＤＤ以外の電位としても良い。その場合には、本実施形態に係る出力回路は、レベルシフタとしての機能をも有するようになる。なお、出力回路の出力信号は、インバータ１０３の出力から得るようにしても良い。
【００３４】
次に、本発明の第４の実施形態について説明する。
図６は、本発明の第４の実施形態に係る出力回路の構成を示す図である。この出力回路は、ゲートに駆動信号が供給されるＰチャネルトランジスタＱＰ１０と、トランジスタＱＰ１０に直列接続されたＰチャネルトランジスタＱＰ２０と、トランジスタＱＰ１０のドレイン及びトランジスタＱＰ２０のソースに接続された出力端子及びプロテクションデバイス１０１と、プロテクションデバイス１０１を介して出力回路の出力信号が供給されるインバータ１０３とを含んでいる。
【００３５】
トランジスタＱＰ１０のソースは電源電位ＶＤＤに接続されており、トランジスタＱＰ２０のドレインは電源電位ＶＳＳ（本実施形態においては接地電位とする）に接続されている。この出力回路の出力信号は、プロテクションデバイス１０１を介してインバータ１０３の入力に供給され、インバータ１０３から出力される信号は、トランジスタＱＰ２０のゲートに供給され、これによって自己帰還回路が形成されている。
【００３６】
駆動信号がハイレベルであるときには、トランジスタＱＰ１０がオフ状態であり、出力信号の電位は、自己帰還の働きによって、ほぼ（ＶＤＤ−ＶＳＳ）／２となっている。駆動信号がローレベルになると、トランジスタＱＰ１０がオン状態となり、出力信号の電位は、電源電位ＶＤＤの近くまで上昇する。従って、出力信号の振幅は、電源電圧（ＶＤＤ−ＶＳＳ）のほぼ半分のハーフ・スイングとなる。さらに、この出力回路は、自己帰還の働きによって高速動作を行うことができる。
【００３７】
本実施形態においては、駆動信号のハイレベルを電源電位ＶＤＤとし、ローレベルを電源電位ＶＳＳとすることができる。あるいは、駆動信号のローレベルを電源電位ＶＳＳ以外の電位としても良い。その場合には、本実施形態に係る出力回路は、レベルシフタとしての機能をも有するようになる。なお、出力回路の出力信号は、インバータ１０３の出力から得るようにしても良い。
【００３８】
次に、本発明を差動信号出力回路に適用した実施形態について以下に説明する。
図７は、本発明の第５の実施形態に係る出力回路の構成を示す図である。この差動信号出力回路は、先に説明したシングル構成の出力回路を２つ用いることにより、差動信号を入力して差動信号を出力するようにしたものである。
【００３９】
図７に示す差動信号出力回路には、図１に示す第１の実施形態に係る出力回路１０が２つ含まれている。２つの出力回路１０は、差動の駆動信号ＡＩ及びＡＩバーを入力して、差動の出力信号ＡＯ及びＡＯバーを出力する。これにより、電源電圧（ＶＤＤ−ＶＳＳ）のほぼ半分のハーフ・スイングの差動信号を出力することができる。なお、出力回路１０の替わりに、図３、図５、図６に示す第２〜第４の実施形態に係る出力回路の内のいずれかを用いるようにしても良い。
【００４０】
図８は、本発明の第６の実施形態に係る出力回路の構成を示す図である。この差動信号出力回路は、１系統の信号を入力して差動信号を出力するようにしたものである。
図８に示す差動信号出力回路には、インバータ１０４及び１０５と、図１に示す第１の実施形態に係る出力回路１０が２つ含まれている。インバータ１０４は、入力信号Ａ１を反転して駆動信号Ａ２を生成し、インバータ１０５は、駆動信号Ａ２を反転して駆動信号Ａ３を生成する。
【００４１】
２つの出力回路１０は、差動の駆動信号Ａ２及びＡ３を入力して、差動の出力信号Ａ４及びＡ５を出力する。これにより、電源電圧（ＶＤＤ−ＶＳＳ）のほぼ半分のハーフ・スイングの差動信号を出力することができる。なお、出力回路１０の替わりに、図３、図５、図６に示す第２〜第４の実施形態に係る出力回路の内のいずれかを用いるようにしても良い。
【００４２】
図９は、本発明の第７の実施形態に係る出力回路の構成を示す図である。この差動信号出力回路１は、入力信号Ａ１に基づいて、一対の差動信号としての第１の出力信号Ａ８及び第２の出力信号Ａ８バーを出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ２及び３と、カレントミラー型差動増幅回路４及び５とを具備する。これらの回路の各々は、高電位側の電源電位ＶＤＤ及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作する。
【００４３】
図９に示すように、インバータＩＮＶ１には入力信号Ａ１が供給されており、インバータＩＮＶ１は、この入力信号Ａ１を反転した駆動信号Ａ２を出力する。なお、本実施形態においては、入力信号Ａ１及び駆動信号Ａ２は、ローレベル（ここでは、低電位側の電源電位ＶＳＳ）〜ハイレベル（ここでは、高電位側の電源電位ＶＤＤ）の間で変化する。
駆動信号Ａ２は、インバータＩＮＶ２に供給されており、インバータＩＮＶ２は、この駆動信号Ａ２を反転した駆動信号Ａ３を出力する。なお、本実施形態においては、駆動信号Ａ３は、ローレベル〜ハイレベルの間で変化する。
【００４４】
シングルエンド・センスアンプ２は、ＰチャネルトランジスタＱＰ１と、ＮチャネルトランジスタＱＮ１と、インバータＩＮＶ３、ＩＮＶ４とを具備している。このシングルエンド・センスアンプ２は、図１に示す出力回路１０とほぼ同様の構成を有しており、駆動信号Ａ２を反転し更に所定のレベルに変換した信号Ａ４を、差動増幅回路４及び５に供給する。なお、本実施形態及び以下の本実施形態におけるシングルエンド・センスアンプとしては、図１に示す出力回路１０の他に、図３、図５、図６に示す出力回路の内のいずれかを用いることができる。
【００４５】
シングルエンド・センスアンプ２において、トランジスタＱＰ１のソース〜ドレイン経路とトランジスタＱＮ１のソース〜ドレイン経路は、高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳとの間に直列に接続されており、トランジスタＱＮ１のゲートには、駆動信号Ａ２が供給されている。トランジスタＱＰ１とトランジスタＱＮ１の接続点は、インバータＩＮＶ３の入力に接続されており、インバータＩＮＶ３の出力信号は、インバータＩＮＶ４に供給されている。
【００４６】
インバータＩＮＶ４の出力は、トランジスタＱＰ１のゲートに接続されており、トランジスタＱＰ１は、インバータＩＮＶ４の出力〜インバータＩＮＶ３の入力にかけて、ネガティブフィードバックループを構成する。従って、インバータＩＮＶ４が出力する信号Ａ４のレベルは、上記フィードバックループのゲインに応じたレベルとなる。インバータＩＮＶ４が出力する信号Ａ４は、トランジスタＱＰ１のゲートにフィードバック入力されるほか、差動増幅回路４及び５に供給される。
【００４７】
シングルエンド・センスアンプ３は、ＰチャネルトランジスタＱＰ２と、ＮチャネルトランジスタＱＮ２と、インバータＩＮＶ５及びＩＮＶ６とを具備している。このシングルエンド・センスアンプ３は、駆動信号Ａ３を反転し更に所定のレベルに変換した信号Ａ５を差動増幅回路４及び５に供給する。
【００４８】
シングルエンド・センスアンプ３内のトランジスタＱＰ２、ＱＮ２、インバータＩＮＶ５、ＩＮＶ６は、シングルエンド・センスアンプ２内のトランジスタＱＰ１、ＱＮ１、インバータＩＮＶ３、ＩＮＶ４と同様に接続されており、その結果、シングルエンド・センスアンプ３は、シングルエンド・センスアンプ２と同様の回路構成を有している。
【００４９】
差動増幅回路４は、ＰチャネルトランジスタＱＰ３及びＱＰ４と、ＮチャネルトランジスタＱＮ３〜ＱＮ５とを具備しており、信号Ａ４と信号Ａ５との差に応じた信号Ａ６をインバータＩＮＶ８に供給する。具体的には、差動増幅回路４が出力する信号Ａ６は、信号Ａ４が信号Ａ５より低電位のときにはローレベルとなり、信号Ａ４が信号Ａ５より高電位のときにはハイレベルとなる。
【００５０】
トランジスタＱＰ３、ＱＰ４のソースには、高電位側の電源電位ＶＤＤが供給されており、トランジスタＱＰ３のゲート及びドレイン並びにトランジスタＱＰ４のゲートは相互に接続されている。トランジスタＱＮ３のドレインは、トランジスタＱＰ３のドレイン及びゲートに接続されており、トランジスタＱＮ３のゲートには、信号Ａ４が供給されている。トランジスタＱＮ４のドレインは、トランジスタＱＰ４のドレインに接続されており、トランジスタＱＮ４のゲートには、信号Ａ５が供給されている。このトランジスタＱＮ４のドレインとトランジスタＱＰ４のドレインとの接続点の電位が、信号Ａ６としてインバータＩＮＶ８に供給される。
【００５１】
トランジスタＱＮ５のソースには、低電位側の電源電位ＶＳＳが供給されており、トランジスタＱＮ５のドレインは、トランジスタＱＮ３、ＱＮ４のソースに接続されている。また、トランジスタＱＮ５のゲートには、イネーブル信号ＥＮ１が供給されており、イネーブル信号ＥＮ１がハイレベルのときに、トランジスタＱＮ５はオン状態となり、差動増幅回路４が動作する。
【００５２】
差動増幅回路５は、ＰチャネルトランジスタＱＰ５及びＱＰ６と、ＮチャネルトランジスタＱＮ６〜ＱＮ８とを具備しており、信号Ａ５と信号Ａ４との差に応じた信号Ａ７をインバータＩＮＶ７に供給する。具体的には、差動増幅回路５が出力する信号Ａ７は、信号Ａ４が信号Ａ５より低電位のときにはハイレベルとなり、信号Ａ４が信号Ａ５より高電位のときにはローレベルとなる。
【００５３】
差動増幅回路５内のトランジスタＱＰ５、ＱＰ６、トランジスタＱＮ６〜ＱＮ８は、差動増幅回路４内のトランジスタＱＰ３、ＱＰ４、トランジスタＱＮ３〜ＱＮ５と同様に接続されており、その結果、差動増幅回路５は、差動増幅回路４と同様の回路構成を有している。
【００５４】
インバータＩＮＶ７には信号Ａ７が供給されており、インバータＩＮＶ７は、この信号Ａ７を反転した信号を第１の出力信号Ａ８として出力する。インバータＩＮＶ８には信号Ａ６が供給されており、インバータＩＮＶ８は、この信号Ａ８を反転した信号を第２の出力信号Ａ８バーとして出力する。
【００５５】
図１０は、差動信号出力回路１の動作を示すタイミングチャートである。
図１０に示すように、時刻ｔ０において入力信号Ａ１がローレベルからハイレベルに変化すると、インバータＩＮＶ１が出力する駆動信号Ａ２は、所定の遅延時間の後、ハイレベルからローレベルに変化する。駆動信号Ａ２がハイレベルからローレベルに変化すると、シングルエンド・センスアンプ２が出力する信号Ａ４は、低電位側の電源電位ＶＳＳより高電位である第１のレベルから、第１のレベルより高電位であり且つ高電位側の電源電位ＶＤＤより低電位である第２のレベルに変化する。
【００５６】
一方、駆動信号Ａ２がハイレベルからローレベルに変化すると、インバータＩＮＶ２が出力する駆動信号Ａ３は、所定の遅延時間の後、ローレベルからハイレベルに変化する。駆動信号Ａ３がローレベルからハイレベルに変化すると、シングルエンド・センスアンプ３が出力する信号Ａ５は、第２のレベルから第１のレベルに変化する。
【００５７】
初期時においては、信号Ａ４の電位は信号Ａ５の電位より低くなっており、差動増幅回路５が出力する信号Ａ７は、ハイレベルとなっており、インバータＩＮＶ７が出力する第１の出力信号Ａ８は、ローレベルとなっている。また、差動増幅回路４が出力する信号Ａ６は、ローレベルとなっており、インバータＩＮＶ８が出力する第２の出力信号Ａ８バーは、ハイレベルとなっている。
【００５８】
その後、上記したように時刻ｔ０において入力信号Ａ１がローレベルからハイレベルに変化すると、信号Ａ４の電位が信号Ａ５の電位より高くなる。これにより、信号Ａ７は、ハイレベルからローレベルに変化し、第１の出力信号Ａ８は、ローレベルからハイレベルに変化する。また、信号Ａ６は、ローレベルからハイレベルに変化し、第２の出力信号Ａ８バーは、ハイレベルからローレベルに変化する。
【００５９】
次に、時刻ｔ１において入力信号Ａ１がハイレベルからローレベルに変化すると、駆動信号Ａ２は、所定の遅延時間の後、ローレベルからハイレベルに変化する。駆動信号Ａ２がローレベルからハイレベルに変化すると、シングルエンド・センスアンプ２が出力する信号Ａ４は、第２のレベルから第１のレベルに変化する。
【００６０】
一方、駆動信号Ａ２がローレベルからハイレベルに変化すると、インバータＩＮＶ２が出力する駆動信号Ａ３は、所定の遅延時間の後、ハイレベルからローレベルに変化する。駆動信号Ａ３がハイレベルからローレベルに変化すると、シングルエンド・センスアンプ３が出力する信号Ａ５は、第１のレベルから第２のレベルに変化する。
【００６１】
従って、信号Ａ４の電位が信号Ａ５の電位より低くなり、信号Ａ７は、ローレベルからハイレベルに変化し、第１の出力信号Ａ８は、ハイレベルからローレベルに変化する。また、信号Ａ６は、ハイレベルからローレベルに変化し、第２の出力信号Ａ８バーは、ローレベルからハイレベルに変化する。
【００６２】
ここで、差動増幅回路４及び５は、信号Ａ４と信号Ａ５の電位差に応じた信号Ａ６及びＡ７を出力するため、信号Ａ６と信号Ａ７の間のスキューは生じない。従って、第１の出力信号Ａ８と第２の出力信号Ａ８バーとの間のスキューも生じない。
【００６３】
なお、製造プロセスのばらつき、温度変動、電源電位（ここでは、ＶＤＤ又はＶＳＳ）の変動等により、信号Ａ２〜Ａ５が変化するタイミングが変動する場合がある。しかしながら、そのような場合であっても、差動増幅回路４及び５が、信号Ａ４と信号Ａ５の電位差に応じた信号Ａ６及びＡ７を出力するので、第１の出力信号Ａ８及び第２の出力信号Ａ８バーが変化するタイミングが前後に変動することはあっても、第１の出力信号Ａ８と第２の出力信号Ａ８バーとの間のスキューが生ずることはない。
【００６４】
以上説明したように、本実施形態に係る差動信号出力回路によれば、従来の差動信号出力回路９１（図１９参照）のようにキャパシタを必要としないので、歩留まりの低下等を防止することができる。
【００６５】
次に、本発明の第８の実施形態について説明する。図１１は、本発明の第８の実施形態に係る出力回路を示す図である。この差動信号出力回路１１は、入力信号Ｂ１に基づいて、一対の差動信号としての第１の出力信号Ｂ８及び第２の出力信号Ｂ８バーを出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ１２及び１３と、カレントミラー型差動増幅回路１４及び１５とを具備する。これらの回路の各々は、高電位側の電源電位ＶＤＤ及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作する。
【００６６】
差動信号出力回路１１を先に説明した差動信号出力回路１（図９参照）と比較すると、差動信号出力回路１内のシングルエンド・センスアンプ２が駆動信号Ａ２と逆相の信号Ａ４を出力し、シングルエンド・センスアンプ３が駆動信号Ａ３と逆相の信号Ａ５を出力するのに対し、差動信号出力回路１１内のシングルエンド・センスアンプ１２は駆動信号Ｂ２と同相の信号Ｂ４を出力し、シングルエンド・センスアンプ１３は駆動信号Ｂ３と同相の信号Ｂ５を出力する。また、差動信号出力回路１１内の差動増幅回路１４及び１５は、差動信号出力回路１内の差動増幅回路４及び５と、電源電位ＶＤＤ及びＶＳＳに関して逆転した回路構成となっている。
【００６７】
差動信号出力回路１１は、差動信号出力回路１と同様に、スキューのない第１の出力信号Ｂ８及び第２の出力信号Ｂ８バーを出力することができ、また、従来のインタフェース信号出力回路９１（図１９参照）のようにキャパシタを必要としないので、歩留まりの低下等を防止することができる。
【００６８】
次に、本発明の第９の実施形態について説明する。図１２は、本発明の第９の実施形態に係る出力回路を示す図である。この差動信号出力回路２１は、入力信号Ｃ１に基づいて、一対の差動信号としての第１の出力信号Ｃ８及び第２の出力信号Ｃ８バーを出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ２２及び２３と、カレントミラー型差動増幅回路４及び５とを具備する。これらの回路の各々は、高電位側の電源電位ＶＤＤ及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作する。
【００６９】
差動信号出力回路２１は、先に説明した差動信号出力回路１１（図１１参照）と比較して、シングルエンド・センスアンプ２２及び２３の構成が異なっている。シングルエンド・センスアンプ２２は、ＮチャネルトランジスタＱＮ２１及びＱＮ２２と、インバータＩＮＶ２３及びＩＮＶ２４とを具備しており、駆動信号Ｃ２を反転した信号Ｃ４を差動増幅回路４及び５に供給する。
【００７０】
トランジスタＱＮ２１及びＱＮ２２のソース〜ドレイン経路は、高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳとの間に直列に接続されており、トランジスタＱＮ２２のゲートには、駆動信号Ｃ２が供給されている。トランジスタＱＮ２１とトランジスタＱＮ２２の接続点は、インバータＩＮＶ２３の入力に接続されている。
【００７１】
インバータＩＮＶ２３の出力は、トランジスタＱＮ２１のゲートに接続されており、トランジスタＱＮ２１は、インバータＩＮＶ２３の出力〜入力にかけて、ネガティブフィードバックループを構成する。従って、インバータＩＮＶ２３が出力する信号のレベルは、上記フィードバックループのゲインに応じたレベルとなる。インバータＩＮＶ２３の出力信号は、インバータＩＮＶ２４にも供給されており、インバータＩＮＶ２４は、インバータＩＮＶ２３の出力信号を反転した信号Ｃ４を差動増幅回路４及び５に供給する。
【００７２】
シングルエンド・センスアンプ２３は、ＮチャネルトランジスタＱＮ２３、ＱＮ２４と、インバータＩＮＶ２５、ＩＮＶ２６とを具備しており、駆動信号Ｃ３を反転した信号Ｃ５を差動増幅回路４及び５に供給する。シングルエンド・センスアンプ２３内のトランジスタＱＮ２３、ＱＮ２４、インバータＩＮＶ２５、ＩＮＶ２６は、シングルエンド・センスアンプ２２内のトランジスタＱＮ２１、ＱＮ２２、インバータＩＮＶ２３、ＩＮＶ２４と同様に接続されており、その結果、シングルエンド・センスアンプ２３は、シングルエンド・センスアンプ２２と同様の回路構成を有している。
【００７３】
差動信号出力回路２１は、差動信号出力回路１１と同様に、スキューのない第１の出力信号Ｂ８及び第２の出力信号Ｂ８バーを出力することができ、また、従来の差動信号出力回路９１（図１９参照）のようにキャパシタを必要としないので、歩留まりの低下等を防止することができる。
【００７４】
次に、本発明の第１０の実施形態について説明する。図１３は、本発明の第１０の実施形態に係る出力回路を示す図である。この差動信号出力回路３１は、入力信号Ｄ１に基づいて、一対の差動信号としての第１の出力信号Ｄ８及び第２の出力信号Ｄ８バーを出力する回路であり、インバータＩＮＶ３１、ＩＮＶ３２、ＩＮＶ３７、ＩＮＶ３８と、シングルエンド・センスアンプ３２及び３３と、カレントミラー型差動増幅回路３４及び３５とを具備する。
【００７５】
シングルエンド・センスアンプ３２は、ＰチャネルトランジスタＱＰ３１と、ＮチャネルトランジスタＱＮ３１と、インバータＩＮＶ３３、ＩＮＶ３４とを具備しており、先に説明した差動信号出力回路１（図９参照）内のシングルエンド・センスアンプ２と同様の回路構成を有している。同様に、シングルエンド・センスアンプ３３は、ＰチャネルトランジスタＱＰ３２と、ＮチャネルトランジスタＱＮ３２と、インバータＩＮＶ３５、ＩＮＶ３６とを具備しており、先に説明した信号出力回路１（図９参照）内のシングルエンド・センスアンプ３と同様の回路構成を有している。
【００７６】
また、差動増幅回路３４は、ＰチャネルトランジスタＱＰ３３及びＱＰ３４と、ＮチャネルトランジスタＱＮ３３〜ＱＮ３５とを具備しており、先に説明した信号出力回路１（図９参照）内の差動増幅回路４と同様の回路構成を有している。同様に、差動増幅回路３５は、ＰチャネルトランジスタＱＰ３５及びＱＰ３６と、ＮチャネルトランジスタＱＮ３６〜ＱＮ３８とを具備しており、先に説明した信号出力回路１（図９参照）内の差動増幅回路５と同様の回路構成を有している。
【００７７】
差動信号出力回路３１においては、先に説明した信号出力回路１（図９参照）と比較して、インバータＩＮＶ３１及びＩＮＶ３２には、高電位側の電源電位ＶＤＤ１及び低電位側の電源電位ＶＳＳにより電力が供給されており、シングルエンド・センスアンプ３２及び３３と、差動増幅回路３４及び３５と、インバータＩＮＶ３７及びＩＮＶ３８とには、高電位側の電源電位ＶＤＤ２及び低電位側の電源電位ＶＳＳにより電力が供給されている点が異なっている。
【００７８】
ここで、
ＶＤＤ２＞ＶＤＤ１      …（１）
とすれば、差動信号出力回路３１は、昇圧回路としての機能を有することになる。例えば、電源電位ＶＳＳを０Ｖ、電源電位ＶＤＤ１を１．８Ｖ、電源電位ＶＤＤ２を２．５Ｖとすれば、１．８Ｖレベルの入力信号Ｄ１に基づいて、２．５Ｖレベルの第１の出力信号Ｄ８及び第２の出力信号Ｄ８バーを出力することが可能となる。
【００７９】
また、
ＶＤＤ１＞ＶＤＤ２      …（２）
とすれば、差動信号出力回路３１は、降圧回路としての機能を有することになる。例えば、電源電位ＶＳＳを０Ｖ、電源電位ＶＤＤ２を１．８Ｖ、電源電位ＶＤＤ１を２．５Ｖとすれば、２．５Ｖレベルの入力信号Ｄ１に基づいて、１．８Ｖレベルの第１の出力信号Ｄ８及び第２の出力信号Ｄ８バーを出力することが可能となる。
【００８０】
次に、本発明の第１１の実施形態について説明する。図１４は、本発明の第１１の実施形態に係る出力回路を示す図である。この差動信号出力回路４１は、入力信号Ｅ１に基づいて、一対の差動信号としての第１の出力信号Ｅ８及び第２の出力信号Ｅ８バーを出力する回路であり、インバータＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４７、ＩＮＶ４８と、シングルエンド・センスアンプ３２及び３３と、カレントミラー型差動増幅回路４４及び４５とを具備する。
【００８１】
差動増幅回路４４は、ＰチャネルトランジスタＱＰ４３及びＱＰ４４と、ＮチャネルトランジスタＱＮ４３〜ＱＮ４５とを具備しており、先に説明した差動信号出力回路１（図９参照）内の差動増幅回路４と同様の回路構成を有している。同様に、差動増幅回路４５は、ＰチャネルトランジスタＱＰ４５及びＱＰ４６と、ＮチャネルトランジスタＱＮ４６〜ＱＮ４８とを具備しており、先に説明した差動信号出力回路１（図９参照）内の差動増幅回路５と同様の回路構成を有している。
【００８２】
差動信号出力回路４１においては、先に説明した差動信号出力回路１（図９参照）と比較して、インバータＩＮＶ３１及びＩＮＶ３２には、高電位側の電源電位ＶＤＤ１及び低電位側の電源電位ＶＳＳにより電力が供給されており、シングルエンド・センスアンプ３２及び３３には、高電位側の電源電位ＶＤＤ２及び低電位側の電源電位ＶＳＳにより電力が供給されており、差動増幅回路４４及び４５と、インバータＩＮＶ４７及びＩＮＶ４８とには、高電位側の電源電位ＶＤＤ３及び低電位側の電源電位ＶＳＳにより電力が供給されている点が異なっている。
【００８３】
ここで、
ＶＤＤ３＞ＶＤＤ２＞ＶＤＤ１      …（３）
とすれば、差動信号出力回路４１は、昇圧回路としての機能を有することになる。この差動信号出力回路４１は、先に説明した差動信号出力回路３１（図１３参照）と比較して、入力信号Ｅ１と第１の出力信号Ｅ８及び第２の出力信号Ｅ８バーとの電位差が大きい場合に特に有効である。
【００８４】
例えば、先に説明した差動信号出力回路３１（図１３参照）において、１．８Ｖレベルの入力信号Ｄ１に基づいて、５Ｖレベルの第１の出力信号Ｄ８及び第２の出力信号Ｄ８バーを出力するためには、低電位側の電源電位ＶＳＳとして０Ｖを、高電位側の電源電位ＶＤＤ１として１．８Ｖを、高電位側の電源電位ＶＤＤ２として５Ｖを供給することが必要である。しかしながら、そのような電源電位を供給すると、５Ｖの電源電位で動作するシングルエンド・センスアンプ３２及び３３が、１．８Ｖレベルの駆動信号Ｄ２及びＤ３を受け取ることになり、所望の動作を行うことが困難である。
【００８５】
一方、差動信号出力回路４１においては、低電位側の電源電位ＶＳＳとして０Ｖを、高電位側の電源電位ＶＤＤ１として１．８Ｖを、電源電位ＶＤＤ２として３．３Ｖを、電源電位ＶＤＤ３として５Ｖを供給することにすれば、１．８Ｖレベルの入力信号Ｅ１に基づいて、５Ｖレベルの第１の出力信号Ｅ８及び第２の出力信号Ｅ８バーを出力することが容易となる。
【００８６】
また、
ＶＤＤ１＞ＶＤＤ２＞ＶＤＤ３      …（４）
とすれば、差動信号出力回路４１は、降圧回路としての機能を有することになる。この差動信号出力回路４１は、先に説明した差動信号出力回路３１（図１３参照）と比較して、入力信号Ｅ１と第１の出力信号Ｅ８及び第２の出力信号Ｅ８バーとの電位差が大きい場合に特に有効である。
【００８７】
例えば、先に説明した差動信号出力回路３１（図１３参照）において、５Ｖレベルの入力信号Ｄ１に基づいて、１．８Ｖレベルの第１の出力信号Ｄ８及び第２の出力信号Ｄ８バーを出力するためには、低電位側の電源電位ＶＳＳとして０Ｖを、高電位側の電源電位ＶＤＤ１として５Ｖを、高電位側の電源電位ＶＤＤ２として１．８Ｖを供給することが必要である。しかしながら、そのような電源電位を供給すると、１．８Ｖの電源電位で動作するシングルエンド・センスアンプ３２及び３３が、５Ｖレベルの駆動信号Ｄ２及びＤ３を受け取ることになり、所望の動作を行うことが困難である。
【００８８】
一方、差動信号出力回路４１においては、低電位側の電源電位ＶＳＳとして０Ｖを、高電位側の電源電位ＶＤＤ１として５Ｖを、電源電位ＶＤＤ２として３．３Ｖを、電源電位ＶＤＤ３として１．８Ｖを供給することにすれば、５Ｖレベルの入力信号Ｅ１に基づいて、１．８Ｖレベルの第１の出力信号Ｅ８及び第２の出力信号Ｅ８バーを出力することが容易となる。
【００８９】
次に、本発明の第１２の実施形態について説明する。図１５は、本発明の第１２の実施形態に係る出力回路を示す図である。この差動信号出力回路５１は、入力信号Ｆ１に基づいて、一対の差動信号としての第１の出力信号Ｆ８及び第２の出力信号Ｆ８バーを出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ５２及び５３と、カレントミラー型差動増幅回路１４及び１５とを具備する。これらの回路の各々は、高電位側の電源電位ＶＤＤ及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作する。
【００９０】
信号出力回路５１は、先に説明した差動信号出力回路１１（図１１参照）と比較して、シングルエンド・センスアンプ５２及び５３の構成が異なっている。シングルエンド・センスアンプ５２は、ＮチャネルトランジスタＱＮ５１及びＱＮ５２と、インバータＩＮＶ５３とを具備しており、駆動信号Ｆ２を所定の電位レベルに変換した信号Ｆ４を差動増幅回路１４及び１５に供給する。
【００９１】
トランジスタＱＮ５１及びＱＮ５２のソース〜ドレイン経路は、高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳとの間に直列に接続されており、トランジスタＱＮ５２のゲートには、駆動信号Ｆ２が供給されている。トランジスタＱＮ５１とトランジスタＱＮ５２の接続点は、インバータＩＮＶ５３の入力に接続されている。
【００９２】
インバータＩＮＶ５３の出力は、トランジスタＱＮ５１のゲートに接続されており、トランジスタＱＮ５１は、インバータＩＮＶ５３の出力〜入力にかけて、ネガティブフィードバックループを構成する。従って、インバータＩＮＶ５３が出力する信号Ｆ４のレベルは、上記フィードバックループのゲインに応じたレベルとなる。
【００９３】
シングルエンド・センスアンプ５３は、ＮチャネルトランジスタＱＮ５３、ＱＮ５４と、インバータＩＮＶ５５とを具備しており、駆動信号Ｆ３を所定のレベルに変換した信号Ｆ５を差動増幅回路１４及び１５に供給する。
【００９４】
シングルエンド・センスアンプ５３内のトランジスタＱＮ５３、ＱＮ５４、インバータＩＮＶ５５は、シングルエンド・センスアンプ５２内のトランジスタＱＮ５１、ＱＮ５２、インバータＩＮＶ５３と同様に接続されており、その結果、シングルエンド・センスアンプ５３は、シングルエンド・センスアンプ５２と同様の回路構成を有している。
【００９５】
このように、差動信号出力回路５１によれば、差動信号出力回路１１と同等の機能を差動信号出力回路１１より少ない素子数で実現することができる。
【００９６】
次に、本発明の第１３の実施形態について説明する。図１６は、本発明の第１３の実施形態に係る出力回路を示す図である。この差動信号出力回路６１は、入力信号Ｇ１に基づいて、一対の差動信号としての第１の出力信号Ｇ８及び第２の出力信号Ｇ８バーを出力する回路であり、インバータＩＮＶ３１、ＩＮＶ３２、ＩＮＶ３７、ＩＮＶ３８と、シングルエンド・センスアンプ６２及び６３と、カレントミラー型差動増幅回路３４及び３５とを具備する。
【００９７】
差動信号出力回路６１は、先に説明した差動信号出力回路３１（図１３参照）と比較して、シングルエンド・センスアンプ６２及び６３の構成が異なっている。シングルエンド・センスアンプ６２は、ＮチャネルトランジスタＱＮ６１及びＱＮ６２と、インバータＩＮＶ６３とを具備しており、駆動信号Ｇ２を所定のレベルに変換した信号Ｇ４を差動増幅回路３４及び３５に供給する。
【００９８】
トランジスタＱＮ６１及びＱＮ６２のソース〜ドレイン経路は、高電位側の電源電位ＶＤＤ２と低電位側の電源電位ＶＳＳとの間に直列に接続されており、トランジスタＱＮ６２のゲートには、駆動信号Ｇ２が供給されている。トランジスタＱＮ６１とトランジスタＱＮ６２の接続点は、インバータＩＮＶ６３の入力に接続されている。
【００９９】
インバータＩＮＶ６３の出力は、トランジスタＱＮ６１のゲートに接続されており、トランジスタＱＮ６１は、インバータＩＮＶ６３の出力〜入力にかけて、ネガティブフィードバックループを構成する。従って、インバータＩＮＶ６３が出力する信号Ｇ４のレベルは、上記フィードバックループのゲインに応じたレベルとなる。
【０１００】
シングルエンド・センスアンプ６３は、ＮチャネルトランジスタＱＮ６３及びＱＮ６４と、インバータＩＮＶ６５とを具備しており、駆動信号Ｇ３を所定のレベルに変換した信号Ｇ５を差動増幅回路３４及び３５に供給する。
【０１０１】
シングルエンド・センスアンプ６３内のトランジスタＱＮ６３、ＱＮ６４、インバータＩＮＶ６５は、シングルエンド・センスアンプ６２内のトランジスタＱＮ６１、ＱＮ６２、インバータＩＮＶ６３と同様に接続されており、その結果、シングルエンド・センスアンプ６３は、シングルエンド・センスアンプ６２と同様の回路構成を有している。
【０１０２】
このように、差動信号出力回路６１によれば、差動信号出力回路３１と同等の機能を差動信号出力回路３１より少ない素子数で実現することができる。
【０１０３】
次に、本発明の第１４の実施形態について説明する。図１７は、本発明の第１４の実施形態に係る出力回路を示す図である。この差動信号出力回路７１は、入力信号Ｈ１に基づいて、一対の差動信号としての第１の出力信号Ｈ８及び第２の出力信号Ｈ８バーを出力する回路であり、インバータＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４７、ＩＮＶ４８と、シングルエンド・センスアンプ６２及び６３と、カレントミラー型差動増幅回路４４及び４５とを具備する。
【０１０４】
差動信号出力回路７１は、先に説明した差動信号出力回路４１（図１４参照）内のシングルエンド・センスアンプ３２及び３３に代えて、先に説明した差動信号出力回路６１（図１６参照）内のシングルエンド・センスアンプ６２及び６３を用いたものである。
【０１０５】
差動信号出力回路７１によれば、差動信号出力回路４１と同等の機能を差動信号出力回路４１より少ない素子数で実現することができる。
【産業上の利用可能性】
【０１０６】
本発明は、外部回路に信号を出力するための出力回路や、そのような出力回路を内蔵する半導体集積回路において利用することが可能である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施形態に係る出力回路の構成を示す図。
【図２】図１に示す出力回路の出力信号の波形を示す図。
【図３】本発明の第２の実施形態に係る出力回路の構成を示す図。
【図４】図３に示す出力回路の出力信号の波形を示す図。
【図５】本発明の第３の実施形態に係る出力回路の構成を示す図。
【図６】本発明の第４の実施形態に係る出力回路の構成を示す図。
【図７】本発明の第５の実施形態に係る出力回路の構成を示す図。
【図８】本発明の第６の実施形態に係る出力回路の構成を示す図。
【図９】本発明の第７の実施形態に係る出力回路の構成を示す図。
【図１０】図９に示す差動信号出力回路の動作を示すタイミングチャート。
【図１１】本発明の第８の実施形態に係る出力回路の構成を示す図。
【図１２】本発明の第９の実施形態に係る出力回路の構成を示す図。
【図１３】本発明の第１０の実施形態に係る出力回路の構成を示す図。
【図１４】本発明の第１１の実施形態に係る出力回路の構成を示す図。
【図１５】本発明の第１２の実施形態に係る出力回路の構成を示す図。
【図１６】本発明の第１３の実施形態に係る出力回路の構成を示す図。
【図１７】本発明の第１４の実施形態に係る出力回路の構成を示す図。
【図１８】従来の差動信号出力回路の構成例を示す図。
【図１９】従来の差動信号出力回路の他の構成例を示す図。
【符号の説明】
【０１０８】
１０  出力回路、  １、１１、２１、３１、４１、５１、６１、７１  差動信号出力回路、  ２、３、１２、１３、２２、２３、３２、３３、５２、５３、６２、６３  シングルエンド・センスアンプ、  ４、５、１４、１５、３４、３５、４４、４５  差動増幅回路、  １０１  プロテクションデバイス、  １０２  バッファ回路、  １０３〜１０５、ＩＮＶ１、ＩＮＶ２、…  インバータ、  ＱＰ１、ＱＰ２、…  Ｐチャネルトランジスタ、  ＱＮ１、ＱＮ２、…  Ｎチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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