(57)【要約】【課題】ＳＯＩ基板上に所望するしきい値電圧を持つ複数のＭＩＳＦＥＴを形成することのできる技術を提供する。【解決手段】ｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のゲート電極１０をｐＭＩＳＱｐ１のチャネル領域の仕事関数に近いチャネル領域のメタル膜、例えばモリブデン膜またはルテニウム膜などで形成し、このメタル膜を用いることによるｎＭＩＳＱｎ１のしきい値電圧の上昇をＢＯＸ層１ｂにプラスの固定電荷１９を形成して下げることにより、ＳＯＩ基板１上に所望するしきい値電圧を持つｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
（ａ）支持基板上にＢＯＸ層を介してＳＯＩ層が形成されたＳＯＩ基板、
（ｂ）前記ＳＯＩ層に形成された第１導電型を有する第１領域、
（ｃ）前記ＳＯＩ層に形成された第２導電型を有する第２領域、
（ｄ）前記ＳＯＩ層の前記第１領域に形成された前記第２導電型のチャネルを有する第１ＭＩＳＦＥＴ、
（ｅ）前記ＳＯＩ層の前記第２領域に形成された前記第１導電型のチャネルを有する第２ＭＩＳＦＥＴ、
を有し、
前記第１領域の前記ＢＯＸ層は固定電荷を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記固定電荷は窒素であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第１領域の前記ＢＯＸ層は酸窒化シリコンを含んでいることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記固定電荷はインジウムであることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第１領域の前記ＢＯＸ層はインジウム酸化シリコンを含んでいることを特徴とする半導体装置。
【請求項６】
（ａ）支持基板上にＢＯＸ層を介してＳＯＩ層が形成されたＳＯＩ基板、
（ｂ）前記ＳＯＩ層に形成された第１導電型を有する第１領域、
（ｃ）前記ＳＯＩ層に形成された第２導電型を有する第２領域、
（ｄ）前記ＳＯＩ層の前記第１領域に形成された前記第２導電型のチャネルを有する第１ＭＩＳＦＥＴ、
（ｅ）前記ＳＯＩ層の前記第２領域に形成された前記第１導電型のチャネルを有する第２ＭＩＳＦＥＴ、
（ｆ）前記第２領域下の前記ＢＯＸ層に形成された固定電荷、
を有し、
前記第１および第２ＭＩＳＦＥＴのゲート電極は、前記第１ＭＩＳＦＥＴにおいて所定のしきい値電圧が得られるゲート材料で構成されることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記固定電荷の濃度は１０17ｃｍ―3以上であることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、前記第１ＭＩＳＦＥＴのチャネルがｐ型の場合、前記ゲート材料はモリブデンまたはルテニウムであることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記第２領域下の前記ＢＯＸ層に形成された前記固定電荷はプラス電荷であることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記プラス電荷は窒素であることを特徴とする半導体装置。
【請求項１１】
請求項６記載の半導体装置において、前記第１ＭＩＳＦＥＴのチャネルがｎ型の場合、前記ゲート材料は白金または鉛であることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、前記第２領域下の前記ＢＯＸ層に形成された前記固定電荷はマイナス電荷であることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記マイナス電荷はインジウムであることを特徴とする半導体装置。
【請求項１４】
請求項６記載の半導体装置において、前記ゲート材料は、前記第２導電型を有する多結晶シリコンであることを特徴とする半導体装置。
【請求項１５】
（ａ）支持基板上にＢＯＸ層を介してＳＯＩ層が形成されたＳＯＩ基板、
（ｂ）前記ＳＯＩ層に形成された第１導電型を有する第１領域、
（ｃ）前記ＳＯＩ層に形成された前記第１導電型を有する第３領域、
（ｄ）前記ＳＯＩ層の前記第１領域に形成された第２導電型のチャネルを有する第１ＭＩＳＦＥＴ、
（ｅ）前記ＳＯＩ層の前記第３領域に形成された前記第２導電型のチャネルを有する第３ＭＩＳＦＥＴ、
（ｆ）前記第３領域下の前記ＢＯＸ層に形成された固定電荷、
を有し、
前記第１および第３ＭＩＳＦＥＴのゲート電極は、前記第１ＭＩＳＦＥＴにおいて所定のしきい値電圧が得られるゲート材料で構成されることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、前記固定電荷の濃度は１０17ｃｍ―3以上であることを特徴とする半導体装置。
【請求項１７】
請求項１５記載の半導体装置において、前記第１および第３ＭＩＳＦＥＴのチャネルがｐ型の場合、前記第３領域下の前記ＢＯＸ層に形成された前記固定電荷はプラス電荷であることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、前記プラス電荷は窒素であることを特徴とする半導体装置。
【請求項１９】
請求項１５記載の半導体装置において、前記第１および第３ＭＩＳＦＥＴのチャネルがｎ型の場合、前記第３領域下の前記ＢＯＸ層に形成された前記固定電荷はマイナス電荷であることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、前記マイナス電荷はインジウムであることを特徴とする半導体装置。
【請求項２１】
支持基板上にＢＯＸ層を介してＳＯＩ層が形成されたＳＯＩ基板に、第１および第２ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記ＳＯＩ層に素子分離で囲まれた第１および第２活性領域を形成する工程、
（ｂ）前記第１活性領域に第１導電型の不純物をイオン注入して、第１ウェルを形成する工程、
（ｃ）前記第２活性領域に第２導電型の不純物をイオン注入して、第２ウェルを形成する工程、
（ｄ）前記第２ウェル下の前記ＢＯＸ層に不純物をイオン注入して、前記ＢＯＸ層に固定電荷を形成する工程、
（ｅ）前記ＳＯＩ層の表面に前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上に前記第１および第２ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｇ）前記第１ウェルに前記第２導電型を有する不純物をイオン注入して、前記第１ＭＩＳＦＥＴのソース・ドレインを形成する工程、
（ｈ）前記第２ウェルに前記第１導電型を有する不純物をイオン注入して、前記第２ＭＩＳＦＥＴのソース・ドレインを形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、前記固定電荷の濃度は１０17ｃｍ―3以上であることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１記載の半導体装置の製造方法において、前記固定電荷は窒素をイオン注入して形成されたプラス電荷であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２１記載の半導体装置の製造方法において、前記固定電荷はインジウムをイオン注入して形成されたマイナス電荷であることを特徴とする半導体装置の製造方法。
【請求項２５】
支持基板上にＢＯＸ層を介してＳＯＩ層が形成されたＳＯＩ基板に、第１および第２ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記ＳＯＩ層に素子分離で囲まれた第１および第２活性領域を形成する工程、
（ｂ）前記第１活性領域に第１導電型の不純物をイオン注入して、第１ウェルを形成する工程、
（ｃ）前記第２活性領域に第２導電型の不純物をイオン注入して、第２ウェルを形成する工程、
（ｄ）前記第２ウェル下の前記ＢＯＸ層に不純物をイオン注入して、前記ＢＯＸ層に固定電荷を形成する工程、
（ｅ）前記ＳＯＩ層の表面に前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上に前記第１および第２ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｇ）前記第１ウェルに前記第２導電型を有する不純物をイオン注入して、前記第１ＭＩＳＦＥＴのソース・ドレインを形成する工程、
（ｈ）前記第２ウェルに前記第１導電型を有する不純物をイオン注入して、前記第２ＭＩＳＦＥＴのソース・ドレインを形成する工程、
を有し、
前記第１および第２ＭＩＳＦＥＴのゲート電極を前記第１ＭＩＳＦＥＴにおいて所定のしきい値が得られるゲート材料で形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、前記固定電荷の濃度は１０17ｃｍ―3以上であることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２５記載の半導体装置の製造方法において、前記第１ＭＩＳＦＥＴのチャネルがｐ型の場合、前記ゲート材料はモリブデンまたはルテニウムで形成されることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７記載の半導体装置の製造方法において、前記第２ウェル下の前記ＢＯＸ層に形成された前記固定電荷はプラス電荷であることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法において、前記プラス電荷は窒素をイオン注入して形成されることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２５記載の半導体装置の製造方法において、前記第１ＭＩＳＦＥＴのチャネルがｎ型の場合、前記ゲート材料は白金または鉛で形成されることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項３０記載の半導体装置の製造方法において、前記第２ウェル下の前記ＢＯＸ層に形成された前記固定電荷はマイナス電荷であることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項３１記載の半導体装置の製造方法において、前記マイナス電荷はインジウムをイオン注入して形成されることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項２５記載の半導体装置の製造方法において、前記第１および第２ＭＩＳＦＥＴのゲート材料を前記第２導電型の不純物が導入された多結晶シリコンで形成することを特徴とする半導体装置の製造方法。
【請求項３４】
支持基板上にＢＯＸ層を介してＳＯＩ層が形成されたＳＯＩ基板に、第１および第３ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記ＳＯＩ層に素子分離で囲まれた第１および第３活性領域を形成する工程、
（ｂ）前記第１活性領域に第１導電型の不純物をイオン注入して、第１ウェルを形成する工程、
（ｃ）前記第３活性領域に前記第１導電型の不純物をイオン注入して、第３ウェルを形成する工程、
（ｄ）前記第３ウェル下の前記ＢＯＸ層に不純物をイオン注入して、前記ＢＯＸ層に固定電荷を形成する工程、
（ｅ）前記ＳＯＩ層の表面に前記第１および第３ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上に前記第１および第３ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｇ）前記第１ウェルに第２導電型を有する不純物をイオン注入して、前記第１ＭＩＳＦＥＴのソース・ドレインを形成する工程、
（ｈ）前記第３ウェルに前記第２導電型を有する不純物をイオン注入して、前記第３ＭＩＳＦＥＴのソース・ドレインを形成する工程、
を有し、
前記第１および第３ＭＩＳＦＥＴのゲート電極を前記第１ＭＩＳＦＥＴにおいて所定のしきい値電圧が得られるゲート材料で形成することを特徴とする半導体装置の製造方法。
【請求項３５】
請求項３４記載の半導体装置の製造方法において、前記固定電荷の濃度は１０17ｃｍ―3以上であることを特徴とする半導体装置の製造方法。
【請求項３６】
請求項３４記載の半導体装置の製造方法において、前記第１および第３ＭＩＳＦＥＴのチャネルがｐ型の場合、前記第３ウェル下の前記ＢＯＸ層に形成された前記固定電荷はプラス電荷であることを特徴とする半導体装置の製造方法。
【請求項３７】
請求項３６記載の半導体装置の製造方法において、前記プラス電荷は窒素をイオン注入して形成されることを特徴とする半導体装置の製造方法。
【請求項３８】
請求項３４記載の半導体装置の製造方法において、前記第１および第３ＭＩＳＦＥＴのチャネルがｎ型の場合、前記第３ウェル下の前記ＢＯＸ層に形成された前記固定電荷はマイナス電荷であることを特徴とする半導体装置の製造方法。
【請求項３９】
請求項３８記載の半導体装置の製造方法において、前記マイナス電荷はインジウムをイオン注入して形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＳＯＩ（Silicon On Insulator）基板に形成されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
６５ｎｍ以下のゲート長を有するＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスでは、従来のスケーリング則に従った場合、デバイス性能の向上は難しく、逆に劣化するという問題が生ずる。例えばゲート長が４０ｎｍのＣＭＯＳデバイスにおいては、短チャネル効果を抑制するために、ソース・ドレイン領域の下部に相対的に高濃度のハロー（halo）領域が形成されるが、このハロー領域の形成は、チャネル領域での不純物散乱の増加による電流駆動能力の低下、またはソースと基板との間のｐｎ接合が大きくなることによる高速動作への障害などを引き起こす。
【０００３】
そこで、新しい浅い接合技術の開発またはプロセス構造変更の導入が急がれており、例えばプロセス構造変更の１つとして完全空乏型ＳＯＩデバイスが提案されている（非特許文献１、２）。完全空乏型ＳＯＩデバイスとは、ＳＯＩ層の厚さを、例えば５０ｎｍ以下とし、ＳＯＩ層を全て空乏化させているものである。
【非特許文献１】アイ・イー・イー・イー・エレクトロン・デバイス・レターズ（IEEE Electron Device Letters） Vol.18, No.6, p.251-253, 1997
【非特許文献２】長友良樹、“低消費電力 完全空乏型ＳＯＩデバイス開発のあゆみ”、［online］、［平成１６年６月２日検索］、インターネット＜http://www.oki.com/jp/Home/JIS/Books/KENKAI/n196/pdf/196#R32.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、完全空乏型ＳＯＩデバイスについては、以下に説明する種々の技術的課題が存在する。
【０００５】
完全空乏型ＳＯＩデバイスでは、ＳＯＩ層を空乏化するためにチャネル領域の不純物濃度を相対的に濃くすることができず、また厚さ５０ｎｍ以下のＳＯＩ層に形成されるチャネル領域の不純物濃度によりしきい値電圧が決まるため、大幅なディプレッション側のしきい値電圧を持つＭＩＳＦＥＴしか得られない。しかし、ＬＳＩ（Large Scale Integration）回路やスタンバイ消費電力の低減を考えた場合、エンハンス側のしきい値電圧を持つＭＩＳＦＥＴは必須である。エンハンス側のしきい値電圧を持つＭＩＳＦＥＴは、チャネル領域へ不純物を導入することにより形成できるが、ＳＯＩ層を完全空乏状態に保つため、または基板効果定数が小さいなど特徴を生かすためには、チャネル領域の不純物濃度を相対的に濃くすることができない。
【０００６】
ゲートにメタル材料を用いる場合は、ＭＩＳＦＥＴのしきい値電圧がメタル材料に依存することから、メタル材料を選択することによりＭＩＳＦＥＴのしきい値電圧を制御することができる。しかし、互いに異なるしきい値電圧を持つ複数のＭＩＳＦＥＴを形成するためには、ゲート材料を使い分ける必要があり、ゲート材料の選択が煩雑となる。すなわち、メタル材料の選択だけで複数のＭＩＳＦＥＴのしきい値電圧を最適化することは困難である。
【０００７】
また、デュアルゲートを採用したＣＭＯＳデバイスの場合は、ｐチャネル型ＭＩＳＦＥＴに導電型がｐ型を有するゲート、ｎチャネル型ＭＩＳＦＥＴに導電型がｎ型を有するゲートが用いられて、ｐチャネル型およびｎチャネル型ＭＩＳＦＥＴのしきい値電圧をそれぞれ制御することができる。しかし、デュアルゲートを採用したＣＭＯＳデバイスをＳＯＩ基板に形成しても、チャネル領域の不純物濃度を相対的に濃くすることができないため、ｐチャネル型およびｎチャネル型ＭＩＳＦＥＴのしきい値電圧はディプレッション側となり、エンハンス側とはならない。
【０００８】
本発明の目的は、ＳＯＩ基板上に所望するしきい値電圧を持つ複数のＭＩＳＦＥＴを形成することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置は、支持基板上にＢＯＸ層を介してＳＯＩ層が形成されたＳＯＩ基板、ＳＯＩ層に形成されたｎ型ウェル、ＳＯＩ層に形成されたｐ型ウェル、ｎ型ウェルに形成されたｐチャネル型ＭＩＳＦＥＴ、ｐ型ウェルに形成されたｎチャネル型ＭＩＳＦＥＴ、ｐ型ウェル下のＢＯＸ層に形成された固定電荷を有する。
【００１２】
本発明による半導体装置の製造方法は、支持基板上にＢＯＸ層を介してＳＯＩ層が形成されたＳＯＩ基板に、ｐチャネル型およびｎチャネル型ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、ＳＯＩ層に素子分離で囲まれたｎ型ウェルおよびｐ型ウェルを形成する工程、ｐ型ウェル下のＢＯＸ層に不純物をイオン注入して、ＢＯＸ層に固定電荷を形成する工程、ＳＯＩ層の表面にｐチャネル型およびｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、ゲート絶縁膜上にｐチャネル型およびｎチャネル型ＭＩＳＦＥＴゲート電極を同一材料で形成する工程、ｎ型ウェルにｐ型不純物をイオン注入して、ｐチャネル型ＭＩＳＦＥＴのソース・ドレインを形成する工程、ｐ型ウェルにｎ型不純物をイオン注入して、ｎチャネル型ＭＩＳＦＥＴのソース・ドレインを形成する工程を有する。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
ＳＯＩ基板上に所望するしきい値電圧を持つ複数のＭＩＳＦＥＴを形成することができる。
【発明を実施するための最良の形態】
【００１５】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴをＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略す。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするため半導体層に網掛けのハッチングを付す。
【００１７】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
図１は、本実施の形態１における完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。完全空乏型ＳＯＩデバイスとしてＣＭＯＳデバイスを例示し、図１において、Ｑｐ１はｐＭＩＳ、Ｑｎ１はｎＭＩＳである。
【００１９】
ｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１は、例えばＳＩＭＯＸ（Separation by Implanted Oxygen）法により製造されたＳＯＩ基板１に形成される。ＳＯＩ基板１は、支持基板１ａ上にＢＯＸ（Buried Oxide）層１ｂを介してＳＯＩ層（またはｂｏｄｙ層）１ｃが形成された構成であり、ＢＯＸ層１ｂは、例えば１００ｎｍ程度の厚さの絶縁体、ＳＯＩ層１ｃは、例えば５０ｎｍ以下の厚さの単結晶シリコンから成る。
【００２０】
ｐＭＩＳＱｐ１は、ＳＯＩ層１ｃに形成され、素子分離２に囲まれたｎ型ウェル３に形成される。ｎ型ウェル３上には選択エピタキシャル成長法によりシリコン層４が積み上げられており、このシリコン層４の厚さは、例えば３０ｎｍ程度である。ｎ型ウェル３には一対のエクステンション（Extension）層５が形成され、ｎ型ウェル３およびシリコン層４には一対の拡散層６が形成され、さらにエクステンション層５の下部に一対のハロー層７が形成される。エクステンション層５は導電型にｐ型を有する相対的に低濃度の半導体領域、拡散層６は導電型にｐ型を有する相対的に高濃度の半導体領域であり、一対のエクステンション層５と一対の拡散層６とによってソース・ドレインが構成される。また、ハロー層７は導電型にｎ型を有する半導体領域であり、パンチスルーストッパとして機能する。
【００２１】
寄生容量の増加を抑えるために、零バイアスでのソース・ドレインの空乏層が常にＢＯＸ層１ｂと接した状態になるように、ＳＯＩ層１ｃの厚さおよび一対の拡散層６の深さは設定される。
【００２２】
上記一対のエクステンション層５の間のｎ型ウェル３には、しきい値電圧制御層が形成されている。このしきい値電圧制御層上には、ゲート絶縁膜９が形成され、その上にはメタル材料からなるゲート電極１０が形成されている。ゲート絶縁膜９には、例えば酸化シリコン膜、酸窒化膜または高誘電率膜などが用いられる。また、ゲート電極１０のメタル材料には、ｐＭＩＳＱｐ１に最適なしきい値電圧を設定することのできる材料、例えばモリブデン（Ｍｏ）またはルテニウム（Ｒｕ）などが用いられる。
【００２３】
ゲート電極１０の側壁には、酸化シリコン膜からなるオフセットスペーサ１１、および窒化シリコン膜と酸化シリコン膜とからなる３重構造のサイドウォールスペーサ１２が形成されている。一対の拡散層６の表面およびゲート電極１０の表面には自己整合シリサイド法によりシリサイド膜１３が形成されており、シリサイド膜１３には、コバルトシリサイド（ＣｏＳｉ2）膜またはニッケルシリサイド（ＮｉＳｉ）膜を例示することができる。
【００２４】
ｎＭＩＳＱｎ１は、ＳＯＩ層１ｃに形成され、素子分離２に囲まれたｐ型ウェル１４に形成される。ｐ型ウェル１４上には選択エピタキシャル成長法によりシリコン層４が積み上げられており、このシリコン層４の厚さは、例えば３０ｎｍ程度である。ｐ型ウェル１４には一対のエクステンション１５層が形成され、ｐ型ウェル１４およびシリコン層４には一対の拡散層１６が形成され、さらにエクステンション層１５の下部に一対のハロー層１７が形成される。エクステンション層１５は導電型にｎ型を有する相対的に低濃度の半導体領域、拡散層１６は導電型にｎ型を有する相対的に高濃度の半導体領域であり、一対のエクステンション層１５と一対の拡散層１６とによってソース・ドレインが構成される。また、ハロー層１７は導電型にｐ型を有する半導体領域であり、パンチスルーストッパとして機能する。
【００２５】
寄生容量の増加を抑えるために、零バイアスでのソース・ドレインの空乏層が常にＢＯＸ層１ｂと接した状態になるように、ＳＯＩ層１ｃの厚さおよび一対の拡散層１６の深さは設定される。
【００２６】
上記一対のエクステンション層１５の間のｐ型ウェル１４には、しきい値電圧制御層が形成されている。このしきい値電圧制御層上には、ｐＭＩＳＱｐ１と同様に、ゲート絶縁膜９が形成され、その上にはゲート電極１０が形成されている。ゲート電極１０のメタル材料には、ｐＭＩＳＱｐ１のゲート電極１０の材料と同じ材料が用いられる。さらに、ｐＭＩＳＱｐ１と同様に、ゲート電極１０の側壁には、オフセットスペーサ１１およびサイドウォールスペーサ１２が形成されており、一対の拡散層１６の表面およびゲート電極１０の表面にはシリサイド膜１３が形成されている。
【００２７】
ｎＭＩＳＱｎ１が形成されたｐ型ウェル１４下のＢＯＸ層１ｂには、プラスの固定電荷１９が形成されている。ｎＭＩＳＱｎ１のゲート電極１０の材料に、ｐＭＩＳＱｐ１のゲート電極１０の材料と同じ材料を用いているため、通常であればｎＭＩＳＱｎ１はエンハンス側のしきい値電圧を持つことになる。しかし、上記プラスの固定電荷１９がＢＯＸ層１ｂに形成されていることから、ｎＭＩＳＱｎ１は基板バイアスが掛かった状態と同じ状態となり、ｎＭＩＳＱｎ１のしきい値電圧がディプレッション側へ移行する。プラスの固定電荷１９は、例えば窒素をイオン注入することにより形成することができ、例えば窒素は１０17ｃｍ-3以上導入されている。また、例えば窒素の導入により、ＢＯＸ層１ｂの一部には酸窒化シリコンが形成されている。
【００２８】
次に、前記図１に示した本実施の形態１であるＣＭＯＳデバイスの製造方法を図２〜図１４を用いて工程順に説明する。
【００２９】
まず、図２に示すように、例えばＳＩＭＯＸ法により製造されたＳＯＩ基板１を用意する。ＳＯＩ基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる支持基板１ａと、単結晶シリコンからなるＳＯＩ層１ｃと、支持基板１ａとＳＯＩ層１ｃとの間に設けられたＢＯＸ層１ｂとから構成されている。ＳＯＩ層１ｃの厚さは、例えば５０ｎｍ以下、ＢＯＸ層１ｂの厚さは、例えば１００ｎｍ程度である。
【００３０】
次に、図３に示すように、ＳＯＩ基板１に素子分離２を形成する。この素子分離２は、以下のように形成する。フォトレジスト膜をマスクにしてＳＯＩ層１ｃをエッチングすることにより、ＢＯＸ層１ｂに達する素子分離溝を形成した後、ＳＯＩ基板１を、例えば約１０００℃で熱酸化することによって、溝の内壁に、例えば厚さ１０ｎｍ程度の薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる絶縁膜と支持基板１ａとの界面に生じるストレスを緩和するために形成する。
【００３１】
次に、溝の内部を含むＳＯＩ層１ｃ上にＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さ０.４５〜０.５μｍ程度の絶縁膜を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により溝の上部の絶縁膜を研磨して、その表面を平坦化する。
【００３２】
次に、図４に示すように、ｎＭＩＳＱｎ１形成領域をフォトレジスト膜２０で覆い、ｐＭＩＳＱｐ１形成領域のＳＯＩ層１ｃにｎ型不純物（例えばリン（Ｐ））をイオン注入し、さらにｐＭＩＳＱｐ１のチャネル領域にｐ型不純物をイオン注入する。
【００３３】
次に、図５に示すように、フォトレジスト膜２０を除去した後、ｐＭＩＳＱｐ１形成領域をフォトレジスト膜２１で覆い、ｎＭＩＳＱｎ１形成領域のＳＯＩ層１ｃにｐ型不純物（例えばボロン（Ｂ））をイオン注入し、さらにｎＭＩＳＱｎ１のチャネル領域にｎ型不純物をイオン注入する。続いて、ＢＯＸ層１ｂに窒素をイオン注入する。上記窒素は、ＢＯＸ層１ｂ内で最大窒素濃度になるようにイオン注入され、例えば注入エネルギー４０ｋｅＶ、ドーズ量５×１０12ｃｍ-2で注入する。
【００３４】
次に、図６に示すように、フォトレジスト膜２１を除去した後、例えば約１０００℃の熱処理で上記不純物を拡散させることによって、ＳＯＩ層１ｃにｎ型ウェル３、ｐ型ウェル１４およびしきい値電圧制御層を形成し、さらにＢＯＸ層１ｂにプラスの固定電荷１９を形成する。
【００３５】
次に、図７に示すように、フッ酸系の洗浄液を用いてＳＯＩ層１ｃ（ｎ型ウェル３およびｐ型ウェル１４）の表面をウェット洗浄した後、ｎ型ウェル３およびｐ型ウェル１４のそれぞれの表面にゲート絶縁膜９を形成する。ゲート絶縁膜９には、例えば酸化シリコン膜、酸窒化膜または高誘電率膜などが用いられる。高誘電率膜は、酸化ルテニウム（ＲｕＯx）膜、酸化タンタル（ＴａＯx）膜、酸化ジルコニウム（ＺｒＯx）膜または酸化チタン（ＴｉＯx）膜などを例示することができる。
【００３６】
次に、図８に示すように、ゲート絶縁膜９上に、例えば厚さ２００ｎｍ程度のメタル膜をスパッタリング法により堆積する。メタル膜には、ｐＭＩＳＱｐ１のチャネル領域の仕事関数に近い仕事関数の材料、例えばモリブデンまたはルテニウムなどが用いられる。続いて、フォトレジスト膜をマスクにしてメタル膜をドライエッチングすることにより、メタル膜からなるゲート電極１０を形成する。ｎＭＩＳＱｎ１のゲート電極１０に、ｐＭＩＳＱｐ１のチャネル領域の仕事関数に近い仕事関数の材料を用いると、ｎＭＩＳＱｎ１のしきい値電圧はエンハンス側へ上昇する。しかし、ＢＯＸ層１ｂに形成されたプラスの固定電荷１９が基板バイアスと同等の働きをすることによって、ｎＭＩＳＱｎ１のしきい値電圧を所定の値まで下げることができる。
【００３７】
次に、図９に示すように、ゲート電極１０上に、例えば厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方的にエッチングすることによって、ゲート電極１０の側壁にオフセットスペーサ１１を形成する。
【００３８】
次に、図１０に示すように、ｎＭＩＳＱｎ１形成領域をフォトレジスト膜で覆い、ゲート電極１０の両側のｎ型ウェル４にｐ型不純物（例えばボロン）をイオン注入し、このｐ型不純物をイオン注入した領域よりも深い領域にｎ型不純物（例えばヒ素（Ａｓ））をイオン注入する。同様に、ｐＭＩＳＱｐ１形成領域をフォトレジスト膜で覆い、ゲート電極１０の両側のｐ型ウェル１４にｎ型不純物（例えばヒ素）をイオン注入し、このｎ型不純物をイオン注入した領域よりも深い領域にｐ型不純物（例えばボロン）をイオン注入する。その後、熱処理により上記不純物を拡散させることによって、ｎ型ウェル３にエクステンション層５およびハロー層７を形成し、ｐ型ウェル１４にエクステンション層１５およびハロー層１７を形成する。
【００３９】
次に、図１１に示すように、ゲート電極１０上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次堆積して３層構造の絶縁膜を形成した後、この絶縁膜を異方的にエッチングすることによって、ゲート電極１０の側壁にサイドウォールスペーサ１２を形成する。
【００４０】
次に、図１２に示すように、フッ酸系の洗浄液を用いてＳＯＩ層（エクステンション層５，１５）１ｃの表面をウェット洗浄した後、選択エピタキシャル成長法により、露出したＳＯＩ層１ｃの表面にシリコン膜４を形成する。シリコン膜４の厚さは、例えば３０ｎｍ程度である。
【００４１】
次に、図１３に示すように、ｎＭＩＳＱｎ１形成領域をフォトレジスト膜で覆い、サイドウォールスペーサ１２の両側のｎ型ウェル３にｐ型不純物（例えばボロン）をイオン注入する。同様に、ｐＭＩＳＱｐ１形成領域をフォトレジスト膜で覆い、サイドウォールスペーサ１２の両側のｐ型ウェル１４にｎ型不純物（例えばヒ素）をイオン注入する。その後、熱処理により上記不純物を拡散させることによって、ｎ型ウェル３およびシリコン層４に拡散層６を形成し、ｐ型ウェル１４およびシリコン層４に拡散層１６を形成する。ｎ型ウェル３に形成されたエクステンション層５とｎ型ウェル３およびシリコン層４に形成された拡散層６とは、ｐＭＩＳＱｐ１のソース・ドレインとして機能し、ｐ型ウェル１４に形成されたエクステンション層１５とｐ型ウェル１４およびシリコン層４に形成された拡散層１６とは、ｎＭＩＳＱｎ１のソース・ドレインとして機能する。
【００４２】
次に、図１４に示すように、シリコン層４およびゲート電極１０の表面を洗浄した後、シリコン層４およびゲート電極１０上に、スパッタリング法によりコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜を堆積する。続いて、例えば６００℃の温度で１分間程度の熱処理を施し、シリコン層４の露出部（拡散層６，１６）およびゲート電極１０上にシリサイド膜１３を形成する。さらに、未反応のコバルト膜またはニッケル膜をエッチングにより除去した後、例えば７００〜８００℃の温度で１分間程度の熱処理を施して、シリサイド膜１３を低抵抗化する。
【００４３】
次に、シリサイド膜１３上に層間絶縁膜２２を堆積した後、フォトレジスト膜をマスクにしてこの層間絶縁膜２２をエッチングし、接続孔２３を形成する。続いて、接続孔２３の内部を含む層間絶縁膜２２上にメタル膜、例えばタングステン膜を堆積した後、接続孔２３以外のメタル膜を、例えばＣＭＰ法により除去することによって、接続孔２３の内部にプラグＰＬを形成する。続いて、層間絶縁膜２２上にメタル膜、例えば窒化チタン（ＴｉＮ）膜、アルミニウム（Ａｌ）合金膜および窒化チタン膜からなる積層膜を堆積した後、フォトレジスト膜をマスクにしてこのメタル膜をエッチングし、配線２４を形成することにより、本実施の形態１であるＣＭＯＳデバイスが略完成する。
【００４４】
なお、本実施の形態１では、ｐＭＩＳＱｐ１の拡散層６およびｎＭＩＳＱｎ１の拡散層１６をＳＯＩ層１ｃ上に積み上げたシリコン層４とＳＯＩ層１ｃとに形成したが、図１５に示すように、シリコン層４を形成せず、ＳＯＩ層１ｃのみにｐＭＩＳＱｐ１の拡散層６およびｎＭＩＳＱｎ１の拡散層１６を形成してもよい。
【００４５】
このように、本実施の形態１によれば、ｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のゲート電極１０をｐＭＩＳＱｐ１のチャネル領域の仕事関数に近い仕事関数のメタル膜で形成し、このメタル膜を用いることによるｎＭＩＳＱｎ１のしきい値電圧の上昇をＢＯＸ層１ｂに形成されるプラスの固定電１９によって下げることにより、ＳＯＩ基板１上に所望するしきい値電圧を持つｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１を形成することができる。
【００４６】
（実施の形態２）
前記実施の形態１においては、ｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のゲート電極１０のゲート材料にｐＭＩＳＱｐ１のチャネル領域の仕事関数に近い仕事関数の材料、例えばモリブデンまたはルテニウムなどを用いてｐＭＩＳＱｐ１のしきい値電圧を制御し、ｎＭＩＳＱｎ１のしきい値電圧はｐ型ウェル１４下のＢＯＸ層１ｂに形成されたプラスの固定電荷１９により制御したが、本実施の形態２では、ｐＭＩＳおよびｎＭＩＳのゲート材料に、ｎＭＩＳのチャネル領域の仕事関数に近い仕事関数の材料、例えば白金（Ｐｔ）または鉛（Ｐｂ）などを用いてｎＭＩＳのしきい値電圧を制御し、ｐＭＩＳのしきい値電圧はＢＯＸ層に形成されたマイナスの固定電荷により制御する。
【００４７】
以下、図１６を参照しながら説明する。図１６は、本実施の形態２における完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。なお、ゲート電極の構成およびＢＯＸ層に形成される固定電荷以外は、前記実施の形態１と同様であるためその説明を省略する。
【００４８】
ｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２のゲート絶縁膜９上には、メタル材料からなるゲート電極２５が形成されている。ゲート電極２５のメタル材料には、ｎＭＩＳＱｎに最適なしきい値電圧を設定することのできる材料、例えば白金またはパラジウムなどが用いられる。さらに、ｐＭＩＳＱｐ２が形成されたｎ型ウェル３下のＢＯＸ層１ｂには、マイナスの固定電荷２６が形成されている。ｐＭＩＳＱｐ２のゲート電極２５の材料に、ｎＭＩＳＱｎ２のゲート電極２５の材料と同じ材料を用いているため、通常であればｐＭＩＳＱｐ２はエンハンス側のしきい値電圧を持つことになる。しかし、上記マイナスの固定電荷２６がＢＯＸ層１ｂに形成されていることから、ｐＭＩＳＱｐ２は、基板バイアスが掛かった状態と同じ状態となり、しきい値電圧がディプレッション側へ移行する。マイナスの固定電荷２６は、例えばインジウム（Ｉｎ）をイオン注入することにより形成することができ、例えばインジウムは１０17ｃｍ-3以上導入される。また、例えばインジウムの導入により、ＢＯＸ層１ｂの一部にはインジウム酸化シリコンが形成されている。上記インジウムは、例えば注入エネルギー１４０ｋｅＶ、ドーズ量３×１０12ｃｍ-2で注入する。
【００４９】
なお、図１７に示すように、シリコン層４を形成せず、ＳＯＩ層１ｃのみにｐＭＩＳＱｐ２の拡散層６およびｎＭＩＳＱｎ２の拡散層１６を形成してもよい。
【００５０】
（実施の形態３）
図１８は、本実施の形態３における完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。完全空乏型ＳＯＩデバイスとしてＣＭＯＳデバイスを例示し、ｐＭＩＳＱｐ３およびｎＭＩＳＱｎ３は、相対的に高いしきい値電圧を持ち、ｐＭＩＳＱｐ４およびｎＭＩＳＱｎ４は、相対的に低いしきい値電圧を持つ。なお、ゲート電極の構成およびＢＯＸ層に形成される固定電荷以外は、前記実施の形態１と同様であるためその説明を省略する。
【００５１】
ＳＯＩ基板１上に２つのｐＭＩＳＱｐ３，Ｑｐ４および２つのｎＭＩＳＱｎ３，Ｑｎ４が形成されている。ｐＭＩＳＱｐ３，Ｑｐ４のゲート電極２７ｐのゲート材料に、ｐＭＩＳＱｐ３，Ｑｐ４のチャネル領域の仕事関数に近い仕事関数の材料、例えばモリブデンまたはルテニウムなどを用いる。そして、一方のｐＭＩＳＱｐ３が形成されるｎ型ウェル２８下のＢＯＸ層１ｂにプラスの固定電荷を形成することにより、相対的に高いしきい値電圧を持つｐＭＩＳＱｐ３を形成し、他方のｐＭＩＳＱｐ４が形成されるｎ型ウェル２９下のＢＯＸ層１ｂに固定電荷を形成しないことにより、相対的に低いしきい値電圧を持つｐＭＩＳＱｐ４を形成する。
【００５２】
同様に、ｎＭＩＳＱｎ３，Ｑｎ４のゲート電極２７ｎのゲート材料に、ｎＭＩＳＱｎ３，Ｑｎ４のチャネル領域の仕事関数に近い仕事関数の材料、例えば白金または鉛などを用いる。そして、一方のｎＭＩＳＱｎ３が形成されるｐ型ウェル３０下のＢＯＸ層１ｂにマイナスの固定電荷を形成することにより、相対的に高いしきい値電圧を持つｎＭＩＳＱｎ３を形成し、他方のｎＭＩＳＱｎ４が形成されるｐ型ウェル３１下のＢＯＸ層１ｂに固定電荷を形成しないことにより、相対的に低いしきい値電圧を持つｎＭＩＳＱｎ４を形成する。
【００５３】
このように、ゲート電極２７ｐのゲート材料を同じとして２つのｐＭＩＳＱｐ３，Ｑｐ４を形成し、一方のｐＭＩＳＱｐ３のしきい値電圧をＢＯＸ層１ｂに形成した固定電荷で制御することにより、互いに異なる２種類のしきい値電圧を持つｐＭＩＳＱｐ３，Ｑｐ４が形成できる。同様に、ゲート電極２７ｎのゲート材料を同じとして２つのｎＭＩＳＱｎ３，Ｑｎ４を形成し、一方のｎＭＩＳＱｎ３のしきい値電圧をＢＯＸ層１ｂに形成した固定電荷で制御することにより、互いに異なる２種類のしきい値電圧を持つｎＭＩＳＱｎ３，Ｑｎ４が形成できる。これにより、２種類のゲート材料で４種類のＭＩＳをＳＯＩ基板１に形成することができる。ゲート材料の選択のみでしきい値電圧を調整する場合は４種類のゲート材料が必要となり、製造工程が煩雑となるが、本実施の形態３では、このような製造工程の煩雑を回避することができる。
【００５４】
次に、前記図１８に示した本実施の形態３であるＣＭＯＳデバイスの製造方法を図１９〜図３２を用いて工程順に説明する。
【００５５】
まず、図１９に示すように、例えばＳＩＭＯＸ法により製造されたＳＯＩ基板１を用意する。ＳＯＩ基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる支持基板１ａと、単結晶シリコンからなるＳＯＩ層１ｃと、支持基板１ａとＳＯＩ層１ｃとの間に設けられたＢＯＸ層１ｂとから構成されている。ＳＯＩ層１ｃの厚さは、例えば５０ｎｍ以下、ＢＯＸ層１ｂの厚さは、例えば１００ｎｍ程度である。
【００５６】
次に、図２０に示すように、ＳＯＩ基板１に素子分離２を形成する。この素子分離２は、以下のように形成する。フォトレジスト膜をマスクにしてＳＯＩ層１ｃをエッチングすることにより、ＢＯＸ層１ｂに達する素子分離溝を形成した後、ＳＯＩ基板１を、例えば約１０００℃で熱酸化することによって、溝の内壁に、例えば厚さ１０ｎｍ程度の薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる絶縁膜と支持基板１ａとの界面に生じるストレスを緩和するために形成する。
【００５７】
次に、溝の内部を含むＳＯＩ層１ｃ上にＣＶＤ法により、例えば厚さ０.４５〜０.５μｍ程度の絶縁膜を堆積し、化学的機械研磨法により溝の上部の絶縁膜を研磨して、その表面を平坦化する。
【００５８】
次に、図２１に示すように、ｐＭＩＳＱｐ４形成領域のＳＯＩ層１ｃにｎ型不純物（例えばボロン）をイオン注入し、さらにｎＭＩＳＱｎ４のチャネル領域にｐ型不純物をイオン注入する。同様に、ｎＭＩＳＱｎ４形成領域のＳＯＩ層１ｃにｐ型不純物（例えばボロン）をイオン注入し、さらにｎＭＩＳＱｎ４のチャネル領域にｎ型不純物をイオン注入する。
【００５９】
次に、図２２に示すように、ｐＭＩＳＱｐ３，Ｑｐ４およびｎＭＩＳＱｎ４形成領域をフォトレジスト膜３２で覆い、ｎＭＩＳＱｎ３形成領域のＳＯＩ層１ｃにｐ型不純物（例えばボロン）をイオン注入し、さらにｎＭＩＳＱｎ３のチャネル領域にｐ型不純物をイオン注入する。続いて、ＢＯＸ層１ｂにインジウムをイオン注入する。
【００６０】
次に、図２３に示すように、フォトレジスト膜３２を除去した後、ｐＭＩＳＱｐ４およびｎＭＩＳＱｎ３，Ｑｎ４形成領域をフォトレジスト膜３３で覆い、ｐＭＩＳＱｐ３形成領域のＳＯＩ層１ｃにｎ型不純物（例えばリン）をイオン注入し、さらにｐＭＩＳＱｐ３のチャネル領域にｎ型不純物をイオン注入する。続いて、ＢＯＸ層１ｂに窒素をイオン注入する。
【００６１】
次に、図２４に示すように、フォトレジスト膜３３を除去した後、例えば約１０００℃の熱処理で上記不純物を拡散させることによって、ＳＯＩ層１ｃにｎ型ウェル２８，２９、ｐ型ウェル３０，３１およびしきい値電圧制御層を形成し、さらにｎＭＩＳＱｎ３形成領域のＢＯＸ層１ｂにマイナスの固定電荷２６を形成し、ｐＭＩＳＱｐ３形成領域のＢＯＸ層１ｂにプラスの固定電荷１９を形成する。
【００６２】
次に、図２５に示すように、フッ酸系の洗浄液を用いてＳＯＩ層１ｃ（ｎ型ウェル２８，２９およびｐ型ウェル３０，３１）の表面をウェット洗浄した後、ｎ型ウェル２８，２９およびｐ型ウェル３０，３１のそれぞれの表面にゲート絶縁膜９を形成する。ゲート絶縁膜９は、例えば酸化シリコン膜、酸窒化膜または高誘電率膜などを用いることができる。
【００６３】
次に、図２６に示すように、ゲート絶縁膜９上に、例えば厚さ２００ｎｍ程度のメタル膜をスパッタリング法により堆積する。メタル膜には、ｐＭＩＳＱｐ３，Ｑｐ４のチャネル領域の仕事関数に近い仕事関数の材料、例えばモリブデンまたはルテニウムなどが用いられる。続いて、フォトレジスト膜をマスクにしてこのメタル膜をドライエッチングすることにより、メタル膜からなるゲート電極２７ｐを形成する。同様に、ゲート絶縁膜９上に、例えば厚さ２００ｎｍ程度のメタル膜をスパッタリング法により堆積する。メタル膜には、ｎＭＩＳＱｎ３，Ｑｎ４のチャネル領域の仕事関数に近い仕事関数の材料、例えば白金または鉛などが用いられる。続いて、フォトレジスト膜をマスクにしてこのメタル膜をドライエッチングすることにより、メタル膜からなるゲート電極２７ｎを形成する。
【００６４】
次に、図２７に示すように、ゲート電極１０上に、例えば厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方的にエッチングすることによって、ゲート電極２７ｎ，２７ｐの側壁にオフセットスペーサ１１を形成する。
【００６５】
次に、図２８に示すように、ｎＭＩＳＱｎ３，Ｑｎ４形成領域をフォトレジスト膜で覆い、ゲート電極２７ｐの両側のｎ型ウェル２８，２９にｐ型不純物（例えばボロン）をイオン注入し、このｐ型不純物をイオン注入した領域よりも深い領域にｎ型不純物（例えばヒ素）をイオン注入する。同様に、ｐＭＩＳＱｐ３，Ｑｐ４形成領域をフォトレジスト膜で覆い、ゲート電極２７ｎの両側のｐ型ウェル３０，３１にｎ型不純物（例えばヒ素）をイオン注入し、このｎ型不純物をイオン注入した領域よりも深い領域にｐ型不純物（例えばボロン）をイオン注入する。その後、熱処理により上記不純物を拡散させることによって、ｎ型ウェル２８，２９にエクステンション層５およびハロー層７を形成し、ｐ型ウェル３０，３１にエクステンション層１５およびハロー層１７を形成する。
【００６６】
次に、図２９に示すように、ゲート電極２７ｎ，２７ｐ上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次堆積して３層構造の絶縁膜を形成した後、この絶縁膜を異方的にエッチングすることによって、ゲート電極２７ｎ，２７ｐの側壁にサイドウォールスペーサ１２を形成する。
【００６７】
次に、図３０に示すように、フッ酸系の洗浄液を用いてＳＯＩ層１ｃの表面をウェット洗浄した後、選択エピタキシャル成長法により、露出したＳＯＩ層１ｃの表面にシリコン層４を形成する。シリコン層４の厚さは、例えば３０ｎｍ程度である。
【００６８】
次に、図３１に示すように、ｎＭＩＳＱｎ３，Ｑｎ４形成領域をフォトレジスト膜で覆い、サイドウォールスペーサ１２の両側のｎ型ウェル２８，２９にｐ型不純物（例えばボロン）をイオン注入する。同様に、ｐＭＩＳＱｐ３，Ｑｐ４形成領域をフォトレジスト膜で覆い、サイドウォールスペーサ１２の両側のｐ型ウェル３０，３１にｎ型不純物（例えばヒ素）をイオン注入する。その後、熱処理により上記不純物を拡散させることによって、ｎ型ウェル２８，２９およびシリコン層４に拡散層６を形成し、ｐ型ウェル３０，３１およびシリコン層４に拡散層１６を形成する。ｎ型ウェル２８，２９に形成されたエクステンション層５とｎ型ウェル２８，２９およびシリコン層４に形成された拡散層６とは、ｐＭＩＳＱｐ３，Ｑｐ４のソース・ドレインとして機能し、ｐ型ウェル３０，３１に形成されたエクステンション層１５とｐ型ウェル３０，３１およびシリコン層４に形成された拡散層１６とは、ｎＭＩＳＱｎ３，Ｑｎ４のソース・ドレインとして機能する。
【００６９】
次に、図３２に示すように、シリコン層４およびゲート電極２７ｎ，２７ｐの表面を洗浄した後、シリコン層４およびゲート電極２７ｎ，２７ｐ上に、スパッタリング法によりコバルト膜またはニッケル膜を堆積する。続いて、例えば６００℃の温度で１分間程度の熱処理を施し、シリコン層４の露出部（拡散層６，１６）およびゲート電極２７，２７ｐ上にシリサイド膜１３を形成する。さらに、未反応のコバルト膜またはニッケル膜をエッチングにより除去した後、例えば７００〜８００℃の温度で１分間程度の熱処理を施して、シリサイド膜１３を低抵抗化する。
【００７０】
次に、シリサイド膜１３上に層間絶縁膜２２を堆積した後、フォトレジスト膜をマスクにしてこの層間絶縁膜２２をエッチングし、接続孔２３を形成する。続いて、接続孔２３の内部にプラグＰＬを形成した後、層間絶縁膜２２上にメタル膜を堆積し、このメタル膜をフォトレジスト膜をマスクにしてエッチングして配線２４を形成することにより、本実施の形態３であるＣＭＯＳデバイスが略完成する。
【００７１】
なお、本実施の形態３では、ｐＭＩＳＱｐ３，Ｑｐ４のゲート電極２７ｐとｎＭＩＳＱｎ３，Ｑｎ４のゲート電極２７ｎとを異なるゲート材料で構成したが、同じゲート材料で構成してもよい。図３３は、ｐＭＩＳおよびｎＭＩＳのゲート材料に、ｐＭＩＳのチャネル領域の仕事関数に近いチャネル領域の材料を用いたＣＭＯＳデバイスを示すＳＯＩ基板の要部断面図である。ｐＭＩＳＱｐ３，Ｑｐ４およびｎＭＩＳＱｎ３，Ｑｎ４のゲート電極に１種類のメタル材料、例えばモリブデンまたはルテニウムなどを用いる。これにより、ｎＭＩＳＱｎ３，Ｑｎ４のしきい値電圧はディプレッション側へ移行するが、ｎＭＩＳＱｎ３のしきい値電圧はＢＯＸ層１ｂに形成されたマイナスの固定電荷により上昇する。
【００７２】
また、図３４に示すように、シリコン層４を形成せず、ＳＯＩ層１ｃのみにｐＭＩＳＱｐ３，Ｑｐ４の拡散層６およびｎＭＩＳＱｎ３，Ｑｎ４の拡散層１６を形成してもよい。
【００７３】
また、本実施の形態３では、互いに異なる２種類のしきい値電圧を持つｐＭＩＳＱｐ３，Ｑｐ４および互いに異なる２種類のしきい値電圧を持つｎＭＩＳＱｎ３，Ｑｎ４をＳＯＩ基板１に形成したが、これに限定されるものではなく、互いに異なる３種類以上のしきい値電圧を持つｐＭＩＳまたはｎＭＩＳを形成してもよい。例えば、イオン注入によりＢＯＸ層１ｃに形成される固定電荷の量が互いに異なる領域を３種類形成して、互いに異なる３種類のしきい値電圧を持つｐＭＩＳをＳＯＩ基板に形成することができる。
【００７４】
このように、本実施の形態３によれば、ＳＯＩ基板１のＢＯＸ層１ｂに固定電荷を形成し、ｐＭＩＳまたはｎＭＩＳのしきい値電圧をそれぞれ制御することにより、同一ＳＯＩ基板１上の完全空乏型ＳＯＩデバイスにおいて、２種類以上のしきい値電圧を持つｐＭＩＳまたはｎＭＩＳを形成することができる。
【００７５】
（実施の形態４）
前記実施の形態１においては、ｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のゲート材料にメタル膜を用いたが、本実施の形態４では、ｐ型不純物が導入された多結晶シリコン膜を用いる。
【００７６】
以下、図３５を参照しながら説明する。図３５は、本実施の形態４における完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。なお、ゲート電極の構成およびＢＯＸ層に形成される固定電荷以外は、前記実施の形態１と同様であるためその説明を省略する。
【００７７】
ｐＭＩＳＱｐ５およびｎＭＩＳＱｎ５のゲート絶縁膜９上には、多結晶シリコン膜からなるゲート電極３４が形成されている。多結晶シリコン膜にはｐＭＩＳＱｐ５に最適なしきい値電圧を設定することのできる濃度のｐ型不純物（例えばボロン）が導入されている。さらに、ｎＭＩＳＱｎ５が形成されたｐ型ウェル１４下のＢＯＸ層１ｂには、プラスの固定電荷１９が形成されている。ｎＭＩＳＱｎ５のゲート電極３４の材料に、ｐＭＩＳＱｐのゲート電極３４の材料と同じ材料を用いているため、通常であればｎＭＩＳＱｎ５はエンハンス側のしきい値電圧を持つことになる。しかし、上記プラスの固定電荷１９がＢＯＸ層１ｂに形成されていることから、ｎＭＩＳＱｎ５は、基板バイアスが掛かった状態と同じ状態となり、しきい値電圧がディプレッション側へ移行する。プラスの固定電荷１９は、例えば窒素をイオン注入することにより形成することができる。
【００７８】
なお、図３６に示すように、シリコン層４を形成せず、ＳＯＩ層１ｃのみにｐＭＩＳＱｐ５の拡散層６およびｎＭＩＳＱｎ５の拡散層１６を形成してもよい。
【００７９】
（実施の形態５）
本実施の形態５では、ｐＭＩＳおよびｎＭＩＳのゲート材料にｎ型不純物が導入された多結晶シリコン膜を用いる。
【００８０】
以下、図３７を参照しながら説明する。図３７は、本実施の形態５における完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。なお、ゲート電極の構成およびＢＯＸ層に形成される固定電荷以外は、前記実施の形態２と同様であるためその説明を省略する。
【００８１】
ｐＭＩＳＱｐ６およびｎＭＩＳＱｎ６のゲート絶縁膜９上には、多結晶シリコン膜からなるゲート電極３５が形成されている。多結晶シリコン膜にはｎＭＩＳＱｎ６に最適なしきい値電圧を設定することのできる濃度のｎ型不純物（例えばリン）が導入されている。さらに、ｐＭＩＳＱｐ６が形成されたｎ型ウェル３下のＢＯＸ層１ｂには、マイナスの固定電荷２６が形成されている。ｐＭＩＳＱｐ６のゲート電極３５の材料に、ｎＭＩＳＱｎ６のゲート電極３５の材料と同じ材料を用いているため、通常であればｐＭＩＳＱｐ６はエンハンス側のしきい値電圧を持つことになる。しかし、上記マイナスの固定電荷２６がＢＯＸ層１ｂに形成されていることから、ｐＭＩＳＱｐ６は、基板バイアスが掛かった状態と同じ状態となり、しきい値電圧がディプレッション側へ移行する。マイナスの固定電荷２６は、例えばインジウムをイオン注入することにより形成することができる。
【００８２】
なお、図３８に示すように、シリコン層４を形成せず、ＳＯＩ層１ｃのみにｐＭＩＳＱｐ６の拡散層６およびｎＭＩＳＱｎ６の拡散層１６を形成してもよい。
【００８３】
（実施の形態６）
本実施の形態６では、ｐＭＩＳのゲート材料にｐ型不純物が導入された多結晶シリコン膜を用い、ｎＭＩＳのゲート材料にｎ型不純物が導入された多結晶シリコン膜を用いる。
【００８４】
以下、図３９を参照しながら説明する。図３９は、本実施の形態６における完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。完全空乏型ＳＯＩデバイスとしてＣＭＯＳデバイスを例示し、ｐＭＩＳＱｐ７およびｎＭＩＳＱｎ７は、相対的に高いしきい値電圧を持ち、ｐＭＩＳＱｐ８およびｎＭＩＳＱｎ８は、相対的に低いしきい値電圧を持つ。なお、ゲート電極の構成およびＢＯＸ層に形成される固定電荷以外は、前記実施の形態３と同様であるためその説明を省略する。
【００８５】
ＳＯＩ基板１上に２つのｐＭＩＳＱｐ７，Ｑｐ８および２つのｎＭＩＳＱｎ７，Ｑｎ８が形成されている。ｐＭＩＳＱｐ７，Ｑｐ８のゲート電極３６ｐのゲート材料に、ｐ型不純物（例えばボロン）が導入された多結晶シリコン膜を用いる。そして、一方のｐＭＩＳＱｐ７が形成されたｎ型ウェル３下のＢＯＸ層１ｂにプラスの固定電荷１９を形成することにより、相対的に高いしきい値電圧を持つｐＭＩＳＱｐ７を形成し、他方のｐＭＩＳＱｐ８が形成されたｎ型ウェル３下のＢＯＸ層１ｂに固定電荷を形成しないことにより、相対的に低いしきい値電圧を持つｐＭＩＳＱｐ８を形成する。
【００８６】
同様に、ｎＭＩＳＱｎ７，Ｑｎ８のゲート電極３６ｎのゲート材料に、ｎ型不純物（例えばリン）が導入された多結晶シリコン膜を用いる。そして、一方のｎＭＩＳＱｎ７が形成されたｐ型ウェル１４下のＢＯＸ層１ｂにマイナスの固定電荷２６を形成することにより、相対的に高いしきい値電圧を持つｎＭＩＳＱｎ７を形成し、他方のｎＭＩＳＱｎ８が形成されたｐ型ウェル１４下のＢＯＸ層１ｂに固定電荷を形成しないことにより、相対的に低いしきい値電圧を持つｎＭＩＳＱｎ８を形成する。
【００８７】
このように、ゲート材料を多結晶シリコン膜としても、２種類のゲート材料で４種類のＭＩＳをＳＯＩ基板１に形成することができる。これにより、製造工程の煩雑を回避することができる前記実施の形態３と同様の効果を得ることができる。
【００８８】
次に、前記図３９に示した本実施の形態６であるＣＭＯＳデバイスの製造方法を図４０〜図４２を用いて工程順に説明する。なお、ゲート電極の構成およびその形成工程以外は、実施の形態３と同様であるためその説明を省略し、ゲート電極の形成工程のみを説明する。
【００８９】
前記実施の形態３の図２５において説明したＳＯＩ層１ｃの表面にゲート絶縁膜９を形成した後、図４０に示すように、ゲート絶縁膜９上に、例えば厚さ２００ｎｍ程度の非晶質シリコン膜３７をＣＶＤ法により堆積する。
【００９０】
次に、図４１に示すように、ｎＭＩＳＱｎ７，Ｑｐ８形成領域をフォトレジスト膜で覆い、ｐＭＩＳＱｐ７，Ｑｐ８形成領域の非晶質シリコン膜３７にｐ型不純物（例えばボロン）をイオン注入する。続いて、ｐＭＩＳＱｐ７，Ｑｐ８形成領域をフォトレジスト膜で覆い、ｎＭＩＳＱｎ７，Ｑｎ８形成領域の非晶質シリコン膜３７にｎ型不純物（例えばリン）をイオン注入する。その後、熱処理で上記不純物を拡散させることによって、ｐＭＩＳＱｐ７，Ｑｐ８形成領域に導電型がｐ型の多結晶シリコン層３８ｐを形成し、ｎＭＩＳＱｎ７，Ｑｎ８形成領域に導電型がｎ型の多結晶シリコン層３８ｎを形成する。
【００９１】
次に、図４２に示すように、フォトレジスト膜をマスクにして多結晶シリコン膜３８ｐ，３８ｎをドライエッチングすることにより、ｐＭＩＳＱｐ７，Ｑｐ８形成領域にゲート電極３９ｐを形成し、ｎＭＩＳＱｎ７，Ｑｎ８形成領域にゲート電極３９ｎを形成する。その後は、前記実施の形態３と同様に処理を行う。
【００９２】
なお、図４３に示すように、シリコン層４を形成せず、ＳＯＩ層１ｃのみにｐＭＩＳＱｐ７，Ｑｐ８の拡散層６およびｎＭＩＳＱｎ７，Ｑｎ８の拡散層１６を形成してもよい。
【００９３】
このように、本実施の形態６によれば、ゲート材料に多結晶シリコン膜を用いた場合でも、ＳＯＩ基板１のＢＯＸ層１ｂに固定電荷１９，２６を形成し、ｐＭＩＳＱｐ７，Ｑｐ８またはｎＭＩＳＱｎ７，Ｑｎ８のしきい値電圧をそれぞれ制御することにより、同一ＳＯＩ基板１上の完全空乏型ＳＯＩデバイスにおいて、２種類以上のしきい値電圧を持つｐＭＩＳまたはｎＭＩＳを形成することができる。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９５】
例えば前記実施の形態では、固定電荷を形成するための材料をイオン注入する領域と、イオン注入しない領域とに分けてＭＩＳＦＥＴのしきい値電圧の制御を行なったが、ＢＯＸ層へのイオン注入量を変えることによってもＭＩＳＦＥＴのしきい値制御を行なうことができる。
【００９６】
また、例えば前記実施の形態では、完全空乏型ＳＯＩデバイスに適用した場合について説明したが、これに限定されるものではなく、例えば部分空乏型ＳＯＩデバイスにも適用することができる。
【産業上の利用可能性】
【００９７】
本発明は、ＳＯＩ基板に形成され、互いに異なるしきい値電圧を持つ複数のＭＩＳＦＥＴを有するの半導体装置およびその製造に適用することができる。
【図面の簡単な説明】
【００９８】
【図１】本発明の実施の形態１である完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。
【図２】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図３】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図４】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図５】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図６】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図７】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図８】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図９】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図１０】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図１１】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図１２】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図１３】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図１４】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図１５】本発明の実施の形態１である完全空乏型ＳＯＩデバイスの変形例を示すＳＯＩ基板の要部断面図である。
【図１６】本発明の実施の形態２である完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。
【図１７】本発明の実施の形態２である完全空乏型ＳＯＩデバイスの変形例を示すＳＯＩ基板の要部断面図である。
【図１８】本発明の実施の形態３である完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。
【図１９】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図２０】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図２１】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図２２】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図２３】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図２４】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図２５】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図２６】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図２７】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図２８】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図２９】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図３０】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図３１】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図３２】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図３３】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの変形例を示すＳＯＩ基板の要部断面図である。
【図３４】本発明の実施の形態３である完全空乏型ＳＯＩデバイスの変形例を示すＳＯＩ基板の要部断面図である。
【図３５】本発明の実施の形態４である完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。
【図３６】本発明の実施の形態４である完全空乏型ＳＯＩデバイスの変形例を示すＳＯＩ基板の要部断面図である。
【図３７】本発明の実施の形態５である完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。
【図３８】本発明の実施の形態５である完全空乏型ＳＯＩデバイスの変形例を示すＳＯＩ基板の要部断面図である。
【図３９】本発明の実施の形態６である完全空乏型ＳＯＩデバイスを示すＳＯＩ基板の要部断面図である。
【図４０】本発明の実施の形態６である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図４１】本発明の実施の形態６である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図４２】本発明の実施の形態６である完全空乏型ＳＯＩデバイスの製造工程を工程順に示すＳＯＩ基板の要部断面図である。
【図４３】本発明の実施の形態６である完全空乏型ＳＯＩデバイスの変形例を示すＳＯＩ基板の要部断面図である。
【符号の説明】
【００９９】
１  ＳＯＩ基板
１ａ  支持基板
１ｂ  ＢＯＸ層
１ｃ  ＳＯＩ層
２  素子分離
３  ｎ型ウェル
４  シリコン層
５  エクステンション層
６  拡散層
７  ハロー層
９  ゲート絶縁膜
１０  ゲート電極
１１  オフセットスペーサ
１２  サイドウォールスペーサ
１３  シリサイド膜
１４  ｐ型ウェル
１５  エクステンション層
１６  拡散層
１７  ハロー層
１９  固定電荷
２０  フォトレジスト膜
２１  フォトレジスト膜
２２  層間絶縁膜
２３  接続孔
２４  配線
２５  ゲート電極
２６  固定電荷
２７ｐ  ゲート電極
２７ｎ  ゲート電極
２８  ｎ型ウェル
２９  ｎ型ウェル
３０  ｐ型ウェル
３１  ｐ型ウェル
３２  フォトレジスト膜
３３  フォトレジスト膜
３４  ゲート電極
３５  ゲート電極
３６ｐ  ゲート電極
３６ｎ  ゲート電極
３７  非晶質シリコン膜
３８ｐ  多結晶シリコン膜
３８ｎ  多結晶シリコン膜
３９ｐ  ゲート電極
３９ｎ  ゲート電極
ＰＬ  プラグ
Ｑｐ１〜Ｑｐ８  ｐチャネル型ＭＩＳＦＥＴ
Ｑｎ１〜Ｑｎ８  ｎチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005347605.tif 000007
【図６】
2005347605.tif 000008
【図７】
2005347605.tif 000009
【図８】
2005347605.tif 000010
【図９】
2005347605.tif 000011
【図１０】
2005347605.tif 000012
【図１１】
2005347605.tif 000013
【図１２】
2005347605.tif 000014
【図１３】
2005347605.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2005347605.tif 000032
【図３１】
2005347605.tif 000033
【図３２】
2005347605.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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