(57)【要約】【課題】  積み重ねが可能な層および積層型多層モジュールを開示する。【解決手段】  個々の集積回路ダイがウェハレベルで試験および処理されて、垂直な領域の相互接続ビアを形成し、ダイの活性の面から不活性の面に電気信号を経路指定する。ウェハ上の各ダイ上の予め規定された位置に、ビアが形成される。ウェハがパッシベーションされて、ビアが導電性材料で充填される。ダイ上のボンドパッドが露出されて、ユーザの選択したボンドパッドおよびビアからのメタライゼーションの再経路指定が行なわれる。所望の場合、ウェハの不活性の面の背面を薄くしてよい。次に、ウェハが区分に分割されて、積み重ねが可能な薄い層を形成する。これらの層は積み重ねられ、導電性ビアを用いることによって垂直方向に電気的に相互接続されて、高密度の電子モジュールを形成する。これらの電子モジュールは、次いで、さらに積み重ねられて相互接続され、より大きく複雑なスタックを形成し得る。【選択図】        図３
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【特許請求の範囲】
【請求項１】
活性の面および不活性の面を有する基板を含み、前記活性の面には、能動回路が上に形成され、前記能動回路は、少なくとも１つのボンドパッドを含み、さらに、
前記不活性の面上において予め規定された位置に前記ボンドパッドを電気的に接続するための手段を含む、積み重ねが可能な層。
【請求項２】
前記電気的接続手段は、前記基板において規定された少なくとも１つのビアを含み、前記ビアは、導電性材料を含む、請求項１に記載の積み重ねが可能な層。
【請求項３】
前記導電性材料は、タングステン材料である、請求項２に記載の積み重ねが可能な層。
【請求項４】
第１の面および第２の面を有する基板を含み、前記第１の面には、少なくとも１つの電気的接続点が上に形成され、さらに、
前記不活性の面上において予め規定された位置に前記電気的接続点を電気的に接続するための手段を含む、積み重ねが可能な層。
【請求項５】
前記電気的接続手段は、少なくとも１つのビアを含み、前記ビアは、導電性材料を含む、請求項４に記載の積み重ねが可能な層。
【請求項６】
前記導電性材料は、タングステン材料である、請求項５に記載の積み重ねが可能な層。
【請求項７】
活性の面および不活性の面を有する第１の基板を含み、前記活性の面には、能動回路が上に形成され、前記能動回路は、少なくとも１つのボンドパッドを含み、さらに、
前記不活性の面上において予め規定された位置に前記ボンドパッドを電気的に接続するための手段と、
能動回路が上に形成された活性の面を有する第２の基板とを含み、前記第２の基板の前記能動回路は、少なくとも１つの電気的接触点を含み、さらに、
前記第１の基板上の前記予め規定された位置と、前記第２の基板の前記少なくとも１つの電気的接触点とを電気的に相互接続するための手段を含み、前記第１の基板および前記第２の基板は、共に接着されてスタックを形成する、ミニスタック。
【請求項８】
前記電気的接触点は、ビアであり、前記ビアは、導電性材料を含む、請求項７に記載のミニスタック。
【請求項９】
前記電気的接触点は、前記第２の基板の前記能動回路と電気的に通信するボンドパッドである、請求項８に記載のミニスタック。
【請求項１０】
前記第１の基板の電気的接続手段は、前記第１の基板において規定された少なくとも１つのビアを含み、前記ビアは、導電性材料を含む、請求項８に記載のミニスタック。
【請求項１１】
前記導電性材料は、タングステン材料である、請求項８に記載のミニスタック。
【請求項１２】
請求項７の少なくとも２つのミニスタックと、
前記少なくとも２つのミニスタックの各々を電気的に相互接続するための手段とを含む、積層型電子モジュール。
【請求項１３】
前記電気的相互接続手段は、導電性材料で充填されて、そして、前記少なくとも２つのミニスタックの少なくとも１つにおいて規定された少なくとも１つのビアを含む、請求項１２に記載の積層型電子モジュール。
【請求項１４】
前記導電性材料は、タングステン材料である、請求項１３に記載の積層型電子モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
開示されたこの発明は、一般に、高密度の積層型電子モジュールに関する。この発明は、特に、垂直領域のビアを用いて相互接続される、積層型集積回路ダイに関する。
【背景技術】
【０００２】
産業界は、高密度の電子回路が極めて小さな空間しか占めないデバイスを求め続けている。衛星および宇宙の適用例、軍備開発および監視、ならびに消費者電子工学はすべて、より一層小型の電子回路を必要としている。電子回路の層を積み重ねて、それらの層を垂直に相互接続することにより、単位面積当りの回路の密度が著しく上昇することが確認されている。関連する３次元の積層の発明の例が、共通の譲受人であるアービン・センサーズ・コーポレイション（Irvine Sensors Corp.）に発行された米国特許第６，５６０，１６９号、米国特許第４，５２５，９２１号、および米国特許第４，６４６，１２８号の特許に開示されている。これらの特許の各々は、この明細書において引用により援用される。
【０００３】
ギガヘルツの範囲で作動する、高速の電子工学の応用例は、電子移動に対する「飛行時間」、インダクタンス、およびキャパシタンスに関する、回路設計上の特有の考慮事項を生じる。高速回路内でリードの長さを短くすることにより、これらの設計上の考慮事項をできるだけ減じることを助ける。実装されていない個々の集積回路ダイを積み重ねることにより、回路の超高密度とリードの最短長さとを達成しながら、極めて小さな形状因子が可能になる。しかしながら、個々の回路ダイを積み重ねることは、不本意にも、不良な層をスタックが含んでいる場合の歩留まりの問題だけではなく、積層型集積回路ダイのインターフェイス、ワイヤボンディング、および／またはサイドバスに関する複雑な問題も含む。加えて、ワイヤボンディングインターフェイスの相互接続によってリードの長さが一層長くなり、関連するクロストークおよび電子の飛行時間の問題を伴う。積層型集積回路上のサイドバスの相互接続を形成することは難しく、最終組立の前の製造プロセス中にスタック内の層が１つでも不良であるか、または損傷を受けている場合、スタック全体を使用することができなくなってしまう。
【０００４】
したがって、歩留まりの問題と、製造上の考慮事項と、ワイヤボンディング、サイドバス、および不必要なリードの長さに関連する問題とを減じる、効率の良くかつ拡大縮小が可能な集積回路ダイの積み重ねを可能にすることが、当該技術では必要とされる。
【特許文献１】米国特許第６，５６０，１６９号
【特許文献２】米国特許第４，５２５，９２１号
【特許文献３】米国特許第４，６４６，１２８号
【発明の開示】
【課題を解決するための手段】
【０００５】
発明の概要
この発明は、実装されていない、予備試験を行なった個々のダイの層を含む。個々の集積回路ダイの上に、１つ以上の垂直な相互接続ビアがウェハレベルで形成されて、それらが積み重ねられたときに、ダイが後に相互接続され得るようにする。
【０００６】
ウェハの表面は、適切な絶縁性材料でパッシベーションされて、ビアは、導電材料で充填される。ダイの個々のボンドパッドが、パッシベーション層を通じてウェハレベルで露出される。露出されたボンドパッドおよび／または相互接続ビアの間の所望の導電性トレ
ースが、確立された製法を用いてウェハレベルで設けられる。所望であれば、ウェハの不活性の面は、従来の薄型化技術を用いて背面を薄くすることもできる。
【０００７】
次に、個々のダイまたはダイのアレイがウェハから切断されて、ともに接着され、予め規定されたビアおよびボンドパッドにおいて電気的に相互接続されて、２〜４の層を含む「ミニスタック」を形成する。適切であれば、はんだのリフローを行なって、ビア接着インターフェイスにはんだの電気的接続を設ける。代替的に、Ｚ−導電性エポキシを用い、層を接着して相互接続することができる。これらのミニスタックは試験されて、機能層を確実に含むようにされる、より大きなスタックに組立てられる。スタックの最下層におけるダイの不活性の面は、外部回路に相互接続され得るビアまたはボールボンドを有し得る。
【０００８】
この態様において、最短のリードの長さで、かつ、組立または使用中に損傷を受けやすい外付けのサイドバス導体を使用することなく、個々の回路ダイからなる、形状因子が極めて小さな多層スタックが得られる。
【０００９】
したがって、この発明の目的は、極めて信頼性が高く、そして、垂直領域のビアを用いることによって隣接する層に相互接続され得る、積み重ねが可能な集積回路ダイの層を提供することである。この発明のさらに別の目的は、低コストで大量の試験および組立が容易であり、そして、外付けの導電性トレースがないために損傷を受けにくい、このような層を含む多層モジュールを提供することである。
【発明を実施するための最良の形態】
【００１０】
発明の詳細な説明
次に、いくつかの図面において同じ番号が同じ要素を示す図面を参照すると、図１は、個々の集積回路ダイ５が上に形成された半導体ウェハ１等の基板を示す。図２は、ウェハ１の個々のダイ５の一層詳細な図を示し、能動回路１０がダイ５上に形成され、そしてボンディングパッド１５が能動回路１０と電気的に接続してダイ５におよびダイ５から信号およびパワーを経路指定していることを示す。
【００１１】
この発明の好ましい実施例において、ダイ５は、スタック内での機能ダイの使用を確保するために、および、ウェハ上の機能ダイまたはダイの組（アレイ）を特定するために、ウェハレベルで試験される。加えて、この発明の融通性により、ウェハ上の個々のダイおよびサイズが等しいダイアレイの合致した層の両方を、提案されたこの方法の下で、並行して処理することができる。
【００１２】
図１は、さらに、業界標準のドライエッチングまたはレーザドリルの技術を用いて、基板材料に依存して、ウェハ１上の各ダイ５の予め規定された位置に形成された１つ以上のビア２０を示す。ビア２０は、好ましくは直径が１〜１０ミクロンであり、基板を完全に通って延び、基板を通った高アスペクト比のビアを形成することのできる任意の製法を用いて形成され得る。
【００１３】
ウェハ上のすべてのダイ全体にわたり、ウェハのパッシベーションが行なわれて、回路およびビアを絶縁してビアのキャパシタンスの制御を行なう。図３は、ビア２０およびボンドパッド１５上にパッシベーション層２５を設けた後における、ダイ５の一部の断面を示す。好ましい実施例では、シリコン酸化物または熱酸化物等の適切な誘電体層の原子層堆積（ＡＬＤ）を用いて、誘電体厚さおよび関連するビアのキャパシタンスを制御するＡＬＤの能力により、ピンホールのない被覆を確保する。
【００１４】
図３で分かるように、次に、たとえば化学気相堆積（ＣＶＤ）によって与えられるタン
グステン材料を用いて、ビア内に導電性材料３０が堆積されて、ダイ５を通った導電性経路を形成する。
【００１５】
ビアの直径、誘電体厚さ、およびビアの導体の直径を制御するために、ビアを形成し、誘電体を適用し、導電性ビアを充填するプロセスを変化させ得る特有の能力により、ビアの箇所および層に、ならびにビアの箇所および層内に、コンデンサおよび抵抗器等のさまざまな受動素子を現場で形成することも可能になる。
【００１６】
次に、図４を参照すると、従来のフォトリソグラフィの技術を用いて、ウェハ上における各ダイ５上のパッシベーション層２５を通って、予め規定されたビア２０およびボンドパッド１５が露出される。業界標準の技術を用いて、導電性のメタライゼーション相互接続３５が形成されて、ダイ上の所望の充填されたビアおよび／またはボンドパッドを相互接続する。
【００１７】
ウェハレベルのビア／ボンドパッドの相互接続の後に、ウェハの不活性の面は、任意に、当該技術で周知の研削および／または遠隔大気圧プラズマエッチング等の機械的または化学的な技術を用いて背面が薄くされ得る（図示せず）。
【００１８】
機能ダイまたはダイアレイを特定するためのさらなる試験が、個々のダイまたはダイアレイへとウェハを区分に分割する前に、好ましくは行なわれる。
【００１９】
ダイ５は、相互接続および積み重ねの前に、ウェハ１から区分に分割される。
【００２０】
図５を参照すると、区分に分割されたダイ、好ましくは２〜４個のダイが接着剤４０で共に接着されて、予め規定されたビアおよび／またはボンドパッドにおいて電気的に相互接続される。代替的な好ましい実施例は、ＡＩテック（AI Tech）から利用可能なＺＴＰ８０９０ＦＰ等のＺ−導電性エポキシ、または、はんだリフロー技術を用いて、上層のビアおよびボンドパッドを下層のボンドパッドまたはビアに相互接続して、ダイの「ミニスタック」を形成することを含む。相互接続にはんだが用いられる場合、エポキシ・テクノロジー（Epoxy Technology）からのエポテック（Epotek）３５３等の適切なエポキシを用いて層を接着し、スタックをリフローして電気的な接続を形成する。Ｚ−導電性エポキシを用いることにより、望ましくは、層に対して必要な接着性および電気的な接続を与える。
【００２１】
代替的な実施例では、スタック内のパワーの散逸またはスタックの熱管理が問題となるスタック内に、マイクロヒートパイプを挿入することができる。
【００２２】
この発明の下で認識できるように、ユーザは、異質のまたは均質の集積回路ダイを選択的に処理して、モジュール式の、拡大縮小が可能な、ビルディングブロック式の回路を形成することができる。この態様において、各層は、所望の回路（演算増幅器、ＡＤＣ等）のビルディングブロックを形成するように設計され得、このビルディングブロックは、次いで、所望の複雑さを有する最終的な回路に組立てられる。代替的に、この工程で形成されたミニスタックが、最終的な所望の回路を生じ得る。
【００２３】
さらに別の好ましい代替的な実施例は、特に、効率のよいボンドパッドおよびビアの位置、ならびに部分的な回路の「ユニットセル」層をもたらす回路設計およびダイのレイアウトを含み、この「ユニットセル」層は、層として組立てられて、ビアが回路の完全な機能性を実現するのに必要な全ユニットセルの相互接続をもたらす、完全な回路を形成することができる。
【００２４】
最終的なスタックの歩留まりを最大にするために、さらなる組立にさらに入る前に、ミニスタックの試験が行なわれる。代替的な好ましい実施例では、ミニスタックを接着して、共に電気的に相互接続して、より高い回路密度を有する積層型電子モジュールを形成することができる。
【００２５】
ビアの形成および充填、ボンドパッドの露出、相互接続のメタライゼーション、および層の相互接続の方式に関する設計およびレイアウトが、層と層との間のボンドパッドおよびビアの位置決めを考慮して、層が組立てられたときに、ボンドパッドおよびビアの正確かつ信頼できる相互接続を確保しなければならないことに注意することが重要である。
【００２６】
徐々に、すなわち、ダイからミニスタック、さらに最終的なスタックに、ダイまたはダイアレイを試験して積み重ねることにより、歩留まりが大いに上昇する。なぜなら、この発明の下において、製造周期の初期に、１枚でも不良な層または不良なミニスタックが特定されるためであり、これにより、完成された多層スタックの損失が生じない。
【００２７】
上の説明から、この出願に開示された装置および方法が、明細書の導入部において要約された機能上の著しい利点をもたらすことが明らかであろう。
【００２８】
前掲の請求項は、開示された特定の実施例を包含するためだけではなく、先行技術によって可能になった最大の範囲および包括性と共に、ここに説明した発明の概念をも包含するように意図される。
【００２９】
当業者は、この発明の精神および範囲から逸脱することなく、多くの代替例および変更例を形成することができる。したがって、例示した実施例が、例示のためにだけ明示されており、前掲の請求項が規定するこの発明を限定すると考えるべきではないことを理解されたい。たとえば、請求項の要素が特定の組合せで以下に明示されているが、この発明が、より少ないか、より多いか、または異なった要素からなる他の組合せを含むことを明確に理解されたい。これらの要素は、このような組合せで権利を請求されていない場合も、上に開示される。
【００３０】
この発明と、そのさまざまな実施例とを説明するためにこの明細書で用いられる用語は、一般に規定された意味として理解されるだけではなく、この明細書における特定の規定により、一般に規定された意味の範囲を超える構造、材料または作用も含むべきである。したがって、この明細書の内容において２つ以上の意味を含むものとして１つの要素が理解され得る場合、請求項におけるその要素の使用が、明細書およびその用語自体によって支持される可能な限りの意味を包括するものとして理解されるべきである。
【００３１】
したがって、前掲の請求項の用語または要素の定義は、字義通りに明示された要素の組合せを含むだけではなく、実質的に同じ結果を得るための実質的に同じ方法で実質的に同じ機能を果たすための等価の構造、材料または作用のすべてを含むように、この明細書で規定される。したがって、この意味において、前掲の請求項の要素の任意の１つに対して２つ以上の要素の等価の代替物が生じてよく、または、１つの要素が請求項の２つ以上の要素に取って換わり得ることが考えられる。特定の組合せで作用するものとして要素が上で説明されて、そのように最初に権利が請求されているものの、場合によっては、請求された組合せからの１つ以上の要素を、その組合せから削除することができ、また、請求された組合せが、下位の組合せまたは下位の組合せの変形例に向けられ得ることを明確に理解されるべきである。
【００３２】
当業者によって検討される、請求された主題からの非現実的な変更例も、それが現在公知であっても、後に企図されたものであっても、請求項の範囲内に等価に存在することが
明らかに意図される。したがって、現在または後に当業者によって認識される明らかな代替例も、規定された要素の範囲内にあるものと規定される。
【００３３】
したがって、請求項は、上で具体的に図示されて説明されたもの、概念上等価なもの、および、明らかに代用され得るものだけでなく、この発明の本質的な概念を実質的に組込んだものも含むと理解されるべきである。
【図面の簡単な説明】
【００３４】
【図１】個々の集積回路ダイが上に形成されたウェハの平面図である。
【図２】能動回路、ボンドパッド、およびビアが上に形成された、この発明の集積回路ダイを示す図である。
【図３】誘電体層を設けて導電性ビアを充填した後の、この発明のダイの断面図である。
【図４】ボンドパッドの露出およびビアへの電気的な相互接続の後の、図３のダイの断面図である。
【図５】電気的に相互接続されたミニスタックにおける、この発明の２つの層の図である。
【符号の説明】
【００３５】
５  ダイ、１５  ボンドパッド、２０  ビア、３０  導電性材料。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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