(57)【要約】【課題】  感度が良好であり、光学的特性や電気的特性が良好である固体撮像素子を提供する。【解決手段】  半導体基板１６に形成された溝内に素子分離層１７が埋め込まれて形成され、この素子分離層１７の内部に導電性材料層２６が埋め込まれて形成され、この導電性材料層２６が配線として用いられる固体撮像素子を構成する。【選択図】        図２
2005093555.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された溝内に、素子分離層が埋め込まれて形成され、
前記素子分離層の内部に、導電性材料層が埋め込まれて形成され、
前記導電性材料層が配線として用いられる
ことを特徴とする固体撮像素子。
【請求項２】
半導体基板に形成された溝内に、素子分離層が埋め込まれて形成され、
前記素子分離層が、導電性材料層により形成され、
前記導電性材料層が配線として用いられている
ことを特徴とする固体撮像素子。
【請求項３】
前記導電性材料層が、前記半導体基板とは反対導電型の不純物が添加された半導体層であり、前記素子分離層の周囲に前記反対導電型の不純物の拡散層が形成されていることを特徴とする請求項２に記載の固体撮像素子。
【請求項４】
前記導電性材料層が接地電位と接続される配線として用いられることを特徴とする請求項２に記載の固体撮像素子。
【請求項５】
第１導電型の半導体基板に溝を形成し、
前記溝内に、第２導電型の不純物が添加された導電性材料を埋め込んで、前記導電性材料から成る素子分離層を形成し、
熱処理を行って、前記第２導電型不純物を拡散させることにより、前記素子分離層の周囲に第２導電型の不純物拡散層を形成する
ことを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサー（ＣＭＯＳ型固体撮像素子）等の固体撮像素子及びその製造方法に係わる。
【背景技術】
【０００２】
一般に、ＣＭＯＳイメージセンサーでは、信号及び駆動信号の本数により、２層から４層の配線層が設けられる（例えば特許文献１参照。）。
【０００３】
一般的なＣＭＯＳイメージセンサーの例として、３トランジスタ型の画素セルを有するＣＭＯＳセンサーの要部の回路構成図を図４に示す。
このＣＭＯＳイメージセンサー５０において、1つの画素５１は、受光・光電変換を行うＰＤ（Photo Diode）、ＰＤから信号電荷を読み出す読出しトランジスタ５２、受光・蓄積に先立ちＰＤを電源電位にリセットするリセットトランジスタ５３、読み出された信号電荷に応じた電流に変換する増幅トランジスタ５４、信号電流を読み出す垂直信号線５５と電源及び駆動信号を伝える選択電源線５６、読出し選択線５７、リセット線５８から成る。
垂直信号線５５の一端側にサンプル・ホールド回路５９及び負荷トランジスタ６０が接続されている。サンプル・ホールド回路５９には、入力側に水平選択線６１が接続され、出力側にバッファアンプ６２が接続されている。
【０００４】
そして、このＣＭＯＳイメージセンサー５０は次のように動作する。
選択電源線５６に電源電圧Ｖｄを印加して、読出し選択線５７及びリセット線５８にハイレベルの信号を与えることにより、読出しトランジスタ５２とリセットトランジスタ５３がＯＮになり、ＰＤがＶｄ電位にリセットされる。
次に、読出し選択線５７及びリセット線５８をローレベルとすることにより、読出しトランジスタ５２とリセットトランジスタ５３がＯＦＦし、ＰＤはフローティング状態となり、ＰＤに入射した光量に応じて光電変換された電子がＰＤに蓄積され、ＰＤの電位はＶｄよりも低くなる。
蓄積期間が終了した後に、読出し選択線５７と選択電源線５６をハイレベルとすることにより、ＰＤに蓄積された光量に応じた信号電荷が増幅トランジスタ５４のゲートにかかり、光量に応じた電流が垂直信号線５５を通して負荷トランジスタ６０に流れる。この垂直信号線５５の電位を、サンプル・ホールド回路５９により記憶して、水平選択線６１により１列毎に信号を出力することにより、画素信号がバッファアンプ６２を経て出力される。
【０００５】
この回路構成に対応する、従来のＣＭＯＳイメージセンサーの断面構造を図５に示す。
例えばＮ型のシリコン基板６６に、トランジスタやＰＤを電気的に分離するトレンチ素子分離層６７が形成され、この素子分離層６７間のシリコン基板６６の表面付近にＰＤやトランジスタのソース・ドレイン等の領域が形成されている。
また、読出しトランジスタ５２のゲート電極やトランジスタのソース又はドレイン領域には、ゲート電極６８を覆う１層目の絶縁層６９を貫通するプラグ層７０が接続され、このプラグ層７０は、絶縁層６９上に形成された第１層の配線層（電極層）７１に接続されている。また、第１層の配線層（電極層）７１のうち一部は、第１層の配線層７１を覆う２層目の絶縁層７２を貫通するプラグ層７３が接続され、このプラグ層７３は、絶縁層７２上に形成された第２層の配線層（電極層）７４に接続されている。プラグ層７０，７３は、それぞれコンタクトホールの外壁及び底面を覆う薄い膜７０Ａ，７３Ａとその内部の厚い層７０Ｂ，７３Ｂとの２層構造になっている。
第１層及び第２層の配線層（電極層）７１，７４は、例えばアルミニウム、銅等の金属を電極材料として用いることができる。
【０００６】
トレンチ素子分離層６７は、例えば、エッチングによりシリコン基板６６に溝（トレンチ）を掘り、その溝の中を埋めるように酸化膜等の絶縁層を形成した後に、エッチングもしくはＣＭＰにより表面を平坦化して、表面上に残った絶縁層を除去することにより、形成することができる。
また、プラグ層７０，７３は、例えば、絶縁層６９，７２にエッチングによりコンタクトホールを開けて、このコンタクトホールを埋めるようにタングステンＷ等の電極材料を形成して、エッチングもしくはＣＭＰにより表面を平坦化することにより形成することができる。
【特許文献１】特開２００３−３１７８５号公報（図９）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した断面構造では、垂直信号線５５、選択電源線５６、読出し選択線５７、リセット線５８、さらに必要によりグランド電位を与えるグランド線をも含む４本もしくは５本の配線を、シリコン基板６６付近ではなく、上層の配線層７１，７４により形成しなければならない。
このため、上層に広い配線スペースが必要となる。
【０００８】
そして、配線層７１，７４のある部分は、光が配線層７１，７４にけられてシリコン基板６６に入射しないことから、配線スペースを広く確保しようとすると、その分ＰＤの面積が制約されてしまう。
そのため、ＣＭＯＳセンサーでは、一般にＰＤの面積が画素セル面積の３０％以下に留まっている。
【０００９】
このようにＰＤの面積が小さくなると、蓄積できる電荷量が少なくなり、また光が入射する面積が小さくなることから感度が低くなる。このため、イメージセンサーの基本特性として重要な、光学的特性や電気的特性が劣化してしまう、という問題が生じる。
【００１０】
上述した問題の解決のために、本発明においては、感度が良好であり、光学的特性や電気的特性が良好である固体撮像素子及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の固体撮像素子は、半導体基板に形成された溝内に素子分離層が埋め込まれて形成され、この素子分離層の内部に導電性材料層が埋め込まれて形成され、この導電性材料層が配線として用いられるものである。
【００１２】
上述の本発明の固体撮像素子の構成によれば、素子分離層の内部に埋め込まれて形成された導電性材料層が配線として用いられていることにより、この導電性材料層から成る配線により、上層の配線層と同様の機能を実現することができ、上層の配線層の数を低減しても従来の固体撮像素子と同様の動作を行うことが可能になる。
【００１３】
本発明の固体撮像素子は、半導体基板に形成された溝内に素子分離層が埋め込まれて形成され、この素子分離層が導電性材料層により形成され、この導電性材料層が配線として用いられているものである。
【００１４】
上述の本発明の固体撮像素子の構成によれば、半導体基板に形成された溝内に埋め込まれて形成された素子分離層が導電性材料層により形成され、この導電性材料層が配線として用いられていることにより、この導電性材料層から成る配線により、上層の配線層と同様の機能を実現することができ、上層の配線層の数を低減しても従来の固体撮像素子と同様の動作を行うことが可能になる。
【００１５】
また、上記本発明の固体撮像素子において、導電性材料層が半導体基板とは反対導電型の不純物が添加された半導体層であり、素子分離層の周囲に反対導電型の不純物の拡散層が形成されている構成とすることができる。
この構成としたときには、素子分離層の周囲に形成された反対導電型の不純物の拡散層により、フォトダイオードの空乏層が素子分離層と半導体基板との界面まで広がることを防ぐことができる。
【００１６】
本発明の固体撮像素子の製造方法は、第１導電型の半導体基板に溝を形成し、この溝内に第２導電型の不純物が添加された導電性材料を埋め込んで、この導電性材料から成る素子分離層を形成し、熱処理を行って第２導電型不純物を拡散させることにより、素子分離層の周囲に第２導電型の不純物拡散層を形成するものである。
【００１７】
上述の本発明の固体撮像素子の製造方法によれば、第１導電型の半導体基板内に、第２導電型の不純物が添加された導電性材料から成る素子分離層が形成されるため、この素子分離層により、半導体基板内の各部（フォトダイオードやトランジスタ）が分離される。また、素子分離層の周囲に第２導電型の不純物拡散層を形成することにより、この第２導電型の不純物拡散層によって、フォトダイオードの空乏層が素子分離層と半導体基板との界面まで広がることを防ぐことができる。
【発明の効果】
【００１８】
上述の本発明の固体撮像素子によれば、素子分離層の内部に埋め込まれて形成された導電性材料層を、又は素子分離層を兼ねる導電性材料層を、配線として用いることにより、上層の配線の数を低減することができる。
このため、上層の配線層の層数を減少させることも可能になる。
また、上層の配線層のスペースを減らすことができるため、その分のスペースをフォトダイオードの拡大に振り向けて、蓄積電荷量や感度を増大させることができる。さらに、オンチップレンズとの組み合わせにより、周辺減光を低減することも可能になる。
【００１９】
従って、本発明により、感度が良好であり、光学的特性や電気的特性が良好である固体撮像素子を実現することができる。
【００２０】
特に、導電性材料から成る素子分離層の周囲に半導体基板と反対導電型の不純物拡散層を形成した構成としたときには、反対導電型の不純物拡散層によって、フォトダイオードの空乏層が素子分離層と半導体基板との界面まで広がることを防ぐことができるため、暗電流の発生を抑制することができる。これにより、暗電流による画質の低下を防いで、良好な画像を得ることができる。
【発明を実施するための最良の形態】
【００２１】
本発明の一実施の形態の固体撮像素子の要部の回路構成図を図１に示す。
本実施の形態は、本発明をＣＭＯＳセンサー（ＣＭＯＳ型固体撮像素子）に適用したものである。
本実施の形態の固体撮像素子３０は、図１に示す回路構成は、図４に示したＣＭＯＳイメージセンサー５０と同様になっている。
即ち、1つの画素１が、受光・光電変換を行うＰＤ（Photo Diode）、ＰＤから信号電荷を読み出す読出しトランジスタ２、受光・蓄積に先立ちＰＤを電源電位にリセットするリセットトランジスタ３、読み出された信号電荷に応じた電流に変換する増幅トランジスタ４、信号電流を読み出す垂直信号線５と電源及び駆動信号を伝える選択電源線６、読出し選択線７、リセット線８から構成されている。
垂直信号線５の一端側にサンプル・ホールド回路９及び負荷トランジスタ１０が接続されている。サンプル・ホールド回路９には、入力側に水平選択線１１が接続され、出力側にバッファアンプ１２が接続されている。
【００２２】
そして、この固体撮像素子３０は次のように動作する。
選択電源線６に電源電圧Ｖｄを印加して、読出し選択線７及びリセット線８にハイレベルの信号を与えることにより、読出しトランジスタ２とリセットトランジスタ３がＯＮになり、ＰＤがＶｄ電位にリセットされる。
次に、読出し選択線７及びリセット線８をローレベルとすることにより、読出しトランジスタ２とリセットトランジスタ３がＯＦＦし、ＰＤはフローティング状態となり、ＰＤに入射した光量に応じて光電変換された電子がＰＤに蓄積され、ＰＤの電位はＶｄよりも低くなる。
蓄積期間が終了した後に、読出し選択線７と選択電源線６をハイレベルとすることにより、ＰＤに蓄積された光量に応じた信号電荷が増幅トランジスタ４のゲートにかかり、光量に応じた電流が垂直信号線５を通して負荷トランジスタ１０に流れる。この垂直信号線５の電位を、サンプル・ホールド回路９により記憶して、水平選択線１１により１列毎に信号を出力することにより、画素信号がバッファアンプ１２を経て出力される。
【００２３】
続いて、本実施の形態の固体撮像素子３０の断面図を図２に示す。図２の断面図は、ほぼ１つの画素セル１の分を示している。
例えばＮ型のシリコン基板１６に、トランジスタやＰＤを電気的に分離するトレンチ素子分離層１７が形成され、この素子分離層１７間のシリコン基板１６の表面付近にＰＤやトランジスタのソース・ドレイン等の領域が形成されている。
また、読出しトランジスタ２のゲート電極やトランジスタのソース又はドレイン領域には、ゲート電極１８を覆う１層目の絶縁層１９を貫通するプラグ層２０が接続され、このプラグ層２０は、絶縁層１９上に形成された第１層の配線層（電極層）２１に接続されている。また、第１層の配線層（電極層）２１のうち一部は、第１層の配線層２１を覆う２層目の絶縁層２２を貫通するプラグ層２３が接続され、このプラグ層２３は、絶縁層２２上に形成された第２層の配線層（電極層）２４に接続されている。プラグ層２０，２３は、それぞれコンタクトホールの外壁及び底面を覆う薄い膜２０Ａ，２３Ａとその内部の厚い層２０Ｂ，２３Ｂとの２層構造になっている。
さらに、必要に応じて、上層のＰＤ上に、カラーフィルターやオンチップレンズ等の部品が設けられて固体撮像素子が構成される。
【００２４】
本実施の形態の固体撮像素子３０においては、特に、絶縁層から成るトレンチ素子分離層１７の内部に、導電性材料から成る電極層２６が埋め込まれて形成されている。そして、この埋め込まれた電極層（以下埋め込み電極層と呼ぶ）２６を配線電極として用いている。
埋め込み電極層２６の一部は、プラグ層２０を介して１層目の配線層（電極層）２１と接続されている。
埋め込み電極層２６に用いる導電性材料としては、例えばドープドポリシリコン、タングステン、銅等のメタルや、タングステンシリサイド等のシリサイドを使用することが可能である。
これにより、埋め込み電極層２６を配線電極として用いて、上層にある配線層２１，２４と同様の機能を実現することが可能になる。
【００２５】
この埋め込み電極層２６によって構成される配線を、垂直信号線５、選択電源線６、読出し選択線７、リセット線８、必要によりグランド電位を与えるグランド線、のいずれか一つもしくは複数の配線に用いることにより、その配線を上層の配線層によって形成する必要がなくなり、配線層の数を低減することができる。
場合によっては、上層の配線層の層数を減少させる（例えば、従来技術では３層で形成していた画素セルを２層の配線層により形成する）ことが可能となる。
【００２６】
なお、埋め込み電極層２６は、上層に形成される配線層（電極層）２１，２４と比較して、シリコン基板１６との間の静電容量が大きいため、頻繁にハイレベルとローレベルの切り替えを行うクロック系の配線に用いるよりも、電源線もしくは選択電源線６に用いる方が適している。
【００２７】
この埋め込み電極層２６は、例えば、次のようにして形成することができる。
まず、シリコン基板１６に、エッチングによりトレンチ（溝）を形成する。
次に、酸化もしくはＣＶＤにより、トレンチ内部に絶縁層１７を形成する。このとき、絶縁層１７でトレンチ内部を完全に埋めないように、絶縁層１７の成膜厚さを設定する。
その後に、トレンチ内部を完全に埋めるように、ドープドポリシリコン等の導電性材料をＣＶＤ等により形成する。
次に、上層からのエッチングもしくはＣＭＰにより、シリコン基板１６上の不要な導電性材料を除去して、トレンチ内部のみに導電性材料を残す。
このようにして、導電性材料（ドープドポリシリコン等）から成る埋め込み電極層２６を、トレンチ素子分離層１７内に形成することができる。
【００２８】
上述の本実施の形態の固体撮像素子３０によれば、絶縁層から成るトレンチ素子分離層１７内に導電性材料から成る電極層を埋め込むことによって埋め込み電極層２６を形成して、この埋め込み電極層２６を配線電極として用いることにより、上層の金属から成る配線層と同様の機能を実現することができると共に、一部の配線層の代わりとして用いることができる。
これにより、従来構造と比較して、上層の配線層の数を低減することが可能になる。
【００２９】
また、上層の配線層を低減することにより、上層の配線スペースを減らすことができ、その分のスペースを、フォトダイオードＰＤの拡大に振り向けることができる。
これにより、ＰＤを拡大して、イメージセンサーの基本特性である蓄積電荷量や感度を増大させることができる。
【００３０】
そして、例えば上層に形成されるオンチップレンズとの組み合わせにより、感度の向上を図ると共に、特に短射出瞳光学レンズとの組み合わせで顕著に発生する周辺減光（輝度シェーディングと呼ばれる）を低減することが可能になる。
【００３１】
従って、本実施の形態によれば、感度が良好であり、光学的特性や電気的特性が良好である固体撮像素子を実現することができる。
【００３２】
次に、本発明の他の実施の形態として、固体撮像素子の断面構造を図３に示す。
本実施の形態では、特に、トレンチ素子分離層を、導電性材料から成る埋め込み電極層２７により構成している。即ち、埋め込み電極層２７が、間に絶縁膜を介さずに、直接シリコン基板１６と接している。
また、埋め込み電極層（トレンチ素子分離層）２７の周囲に、Ｐ型拡散層２８が形成されている。
【００３３】
さらに、読出しトランジスタ２の下方に、左右の埋め込み電極層（トレンチ素子分離層）２７の間をつなぐように、Ｐ型拡散層２９が形成されている。
埋め込み電極層２７の一部は、プラグ層２０を介して第１層の配線層（電極層）２１に接続されている。
その他の構成は、図２に示した断面構造と同一であるので、同一符号を付して重複説明を省略する。
【００３４】
この場合も、埋め込み電極層２７を配線電極として用いて、上層にある配線層２１，２４と同様の機能を実現することが可能になる。
そして、埋め込み電極層２７によって構成される配線を、垂直信号線５、選択電源線６、読出し選択線７、リセット線８、必要によりグランド電位を与えるグランド線、のいずれか一つもしくは複数の配線に用いることにより、その配線を上層の配線層によって形成する必要がなくなり、上層の配線スペースを減少させることができる。
【００３５】
特に、埋め込み電極層２７の周囲に形成されたＰ型拡散層２８が、Ｎ型のシリコン基板１６内に形成されたＰ型拡散層２９と接続されているため、埋め込み電極層２７をＰ型拡散層２９にグランド電位を与えるグランド配線として動作させることが可能になる。
このように、埋め込み電極層２７によりグランド配線を構成する場合には、埋め込み電極層２７がシリコン基板１６内のＰ型拡散層２９と直接接続されているため、グランドとの接合を別の部分に設ける必要がなくなる。
【００３６】
さらに、ＰＤが表面からＰ型−Ｎ型−Ｐ型の各半導体領域により構成される表面ホール蓄積型フォトダイオードセンサーである場合には、埋め込み電極層２７の周囲のＰ型拡散層２８は、ＰＤの表面のＰ型半導体領域（正電荷蓄積領域とも称される）にも接続されることになるため、埋め込み電極層２７を、光電変換にて発生したホール（正電荷）を逃がす配線として動作させることが可能になる。
【００３７】
また、ＰＤの周囲の読出しトランジスタ２以外の部分を、トレンチ素子分離層を兼ねる埋め込み電極層２７によって囲む構造となっているため、ＰＤの周囲のトランジスタ及び隣接するＰＤとの分離部として作用させることができる。
【００３８】
さらに、トレンチ素子分離層を兼ねる埋め込み電極層２７の周囲にＰ型拡散層２８が形成されていることにより、ＰＤに発生する空乏層のトレンチ素子分離層（埋め込み電極層）２７への接近をＰ型拡散層２８が抑制する、即ち空乏層の広がりを抑制することができる。これにより、ＰＤの暗電流増加を抑制することができる。これにより、暗電流による画質の低下を防いで、良好な画像を得ることができる。
【００３９】
これに対して、Ｐ型拡散層２８が形成されていない場合には、ＰＤの空乏層がトレンチ素子分離層を兼ねる埋め込み電極層２７まで広がり、埋め込み電極層２７との界面でのシリコン基板１６の界面準位によって暗電流が発生してしまう可能性が増加する。
【００４０】
図３に示す構造は、例えば、次のようにして形成することができる。
まず、シリコン基板１６に、エッチングによりトレンチ（溝）を形成する。
次に、トレンチ内部を完全に埋めるように、導電性材料、例えばボロンＢを添加した多結晶シリコン層（ドープドポリシリコン層）をＣＶＤにより形成する。
次に、上層からのエッチングもしくはＣＭＰにより、シリコン基板１６上の不要な導電性材料を除去して、トレンチ内部のみに導電性材料を残す。
このようにして、導電性材料（ドープドポリシリコン等）から成る埋め込み電極層２７をトレンチ内に形成することができる。
【００４１】
埋め込み電極層２７を形成した後に、イオン注入等により、シリコン基板１６にＰ型拡散層２９やその他の半導体領域を形成する。
その後、熱処理を施すことにより、ボロンＢが添加された多結晶シリコン層から成る埋め込み電極層２７からシリコン基板１６にＢが熱拡散し、埋め込み電極層２７の周囲にＰ型拡散層２８が形成される。このＰ型拡散層２８はシリコン基板１６の内部に形成されたＰ型拡散層２９と接続される。
【００４２】
上述の本実施の形態の固体撮像素子の構成によれば、トレンチ素子分離層を兼ねる埋め込み電極層２７を形成して、この埋め込み電極層２７を配線電極として用いることにより、上層の金属から成る配線層と同様の機能を実現することができると共に、一部の配線層の代わりとして用いることができる。
これにより、従来構造と比較して、上層の配線層の数を低減することが可能になる。
また、ＰＤを拡大して、イメージセンサーの基本特性である蓄積電荷量や感度を増大させることができる。
【００４３】
そして、例えば上層に形成されるオンチップレンズとの組み合わせにより、感度の向上を図ると共に、特に短射出瞳光学レンズとの組み合わせで顕著に発生する周辺減光（輝度シェーディングと呼ばれる）を低減することが可能になる。
【００４４】
さらに、本実施の形態の構成によれば、トレンチ素子分離層を兼ねる埋め込み電極層２７をグランド配線として用いて、Ｐ型拡散層２９との接合（コンタクト）を形成することが可能になるため、その分上層に設けるコンタクトの数を削減することができる。
これにより、コンタクトの削減により開いたスペースをＰＤへ振り分けることが可能となるため、さらに蓄積電荷量や感度を増大させることができる。
【００４５】
また、トレンチ素子分離層を兼ねる埋め込み電極層２７の側壁にＰ型拡散層２８を形成したことにより、フォトダイオード空乏層のトレンチ素子分離層側壁への広がりを抑制することができ、これにより界面準位に起因する暗電流の発生を抑制することができる。
【００４６】
従って、本実施の形態によれば、感度が良好であり、光学的特性や電気的特性が良好である固体撮像素子を実現することができる。
【００４７】
上述の各実施の形態では、基板をＮ型のシリコン基板１６としているが、その他の半導体基板を用いることも可能である。また、基板、トレンチ素子分離層を兼ねる埋め込み電極層、並びにその側壁の拡散層を、上述の各実施の形態とは逆の導電型にすることも可能である。なお、埋め込み電極層で素子分離を兼ねるためには、半導体基板と、埋め込み電極層及び拡散層とを、互いに逆の導電型（第１導電型と第２導電型）にすることが望ましい。
【００４８】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施の形態の固体撮像素子の回路の概略図である。
【図２】本発明の一実施の形態の固体撮像素子の断面構造を示す図である。
【図３】本発明の他の実施の形態の固体撮像素子の断面構造を示す図である。
【図４】従来のＣＭＯＳセンサーの回路の概略図である。
【図５】従来のＣＭＯＳセンサーの断面構造を示す図である。
【符号の説明】
【００５０】
１  画素セル、２  読出しトランジスタ、１６  シリコン基板、１７、トレンチ素子分離層、２０，２３  プラグ層、２１，２４  配線層、２６，２７  埋め込み電極層、２８，２９  Ｐ型拡散層、３０  固体撮像素子
【図１】
2005093555.tif 000003
【図２】
2005093555.tif 000004
【図３】
2005093555.tif 000005
【図４】
2005093555.tif 000006
【図５】
2005093555.tif 000007