(57)【要約】【課題】  アナログ入力信号から高周波ノイズ成分を除去し、その信号レベルを精度よく検出し得る信号レベル検出方法及び装置を提供する。【解決手段】  信号レベル検出装置は、遅延パルスＰｉｎを順次遅延して伝送する複数の遅延ユニット（ゲート回路）２からなるパルス遅延回路１０と、クロックＣＫに同期してパルス遅延回路１０内での遅延パルスＰｉｎの到達位置を検出し、その位置を表すデジタルデータＤＴを発生するエンコーダ２０とから構成され、アナログ入力信号Ｖｉｎは各遅延ユニット２に駆動電圧として印加される。この結果、アナログ入力信号Ｖｉｎに重畳された高周波ノイズ成分は、クロックＣＫの一周期内に遅延パルスＰｉｎが複数の遅延ユニット２を通過することにより相殺される。つまり、この装置は、高周波ノイズ成分を除去するフィルタ機能を有し、その出力は、フィルタ処理後の真の信号レベルを表すデータとなる。【選択図】      図１
2005020774.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号から高周波ノイズ成分を除去するフィルタ機能を有し、ノイズ除去後の真の入力信号レベルを検出する信号レベル検出方法であって、
ゲート回路からなる遅延ユニットを複数段縦続接続してなるパルス遅延回路に対して、前記アナログ入力信号を、前記各遅延ユニットの遅延時間を制御する信号として入力すると共に、前記パルス遅延回路にパルス信号を入力して、該パルス信号を前記各遅延ユニットの遅延時間にて順次遅延しながら伝送させ、
設定時間毎にクロックが入力される度に、前記パルス遅延回路内でのパルス信号到達位置を検出し、このクロック入力時に検出されたパルス信号の到達位置と、前回のクロック入力時に検出されたパルス信号の到達位置との差を求めることにより、前記設定時間当たりに前記パルス遅延回路内でパルス信号が通過した遅延ユニットの段数を前記信号レベルを表す信号として検知することを特徴とするフィルタ機能を有する信号レベル検出方法。
【請求項２】
前記アナログ入力信号を、前記各遅延ユニットの駆動電圧とすることにより、前記各遅延ユニットの遅延時間を制御することを特徴とする請求項１記載のフィルタ機能を有する信号レベル検出方法。
【請求項３】
前記アナログ入力信号にて前記各遅延ユニットに流す駆動電流を制御することにより、前記各遅延ユニットの遅延時間を制御することを特徴とする請求項１記載のフィルタ機能を有する信号レベル検出方法。
【請求項４】
前記設定時間を変更することにより、前記高周波ノイズ成分を除去するローパスフィルタとしてのフィルタ特性を調整することを特徴とする請求項１〜請求項３いずれか記載のフィルタ機能を有する信号レベル検出方法。
【請求項５】
前記パルス遅延回路として、前記遅延ユニットがリング状に連結されることにより前記パルス信号を周回させるリングディレイラインを使用し、前記設定時間内に前記パルス信号が通過した遅延ユニットの段数を、前記リングディレイラインでのパルス信号の周回位置と周回回数とから検出することを特徴とする請求項１〜請求項４いずれか記載のフィルタ機能を有する信号レベル検出方法。
【請求項６】
アナログ入力信号から高周波ノイズ成分を除去するフィルタ機能を有し、ノイズ除去後の真の入力信号レベルを検出する信号レベル検出装置であって、
前記アナログ入力信号の信号レベルに応じた遅延時間で入力パルスを遅延させて出力するゲート回路からなる遅延ユニットを複数段縦続接続することにより、パルス信号を各遅延ユニットの遅延時間にて順次遅延しながら伝送させるパルス遅延回路と、
外部から所定周期でクロックが入力される度に、前記パルス遅延回路内でのパルス信号到達位置を検出し、このクロック入力時に検出されたパルス信号の到達位置と、前回のクロック入力時に検出されたパルス信号の到達位置との差を求めることにより、前記所定周期の一周期当たりに前記パルス遅延回路内でパルス信号が通過した遅延ユニットの段数を前記信号レベルを表す信号として検知する検出手段と、を備えることを特徴とするフィルタ機能を有する信号レベル検出装置。
【請求項７】
前記各遅延ユニットは、前記アナログ入力信号を駆動電圧として受けることにより、前記アナログ入力信号の信号レベルに応じた遅延時間で入力パルスを遅延させることを特徴とする請求項６記載のフィルタ機能を有する信号レベル検出装置。
【請求項８】
前記パルス遅延回路は、前記各遅延ユニットの駆動電流を制御する制御手段を備え、該制御手段は、前記アナログ入力信号を制御信号として受けることにより、前記各遅延ユニットの遅延時間を制御することを特徴とする請求項６記載のフィルタ機能を有する信号レベル検出装置。
【請求項９】
前記検出手段は、前記パルス遅延回路内でのパルス信号の到達位置を所定ビットのデジタルデータに変換して出力するエンコーダを備えることを特徴とする請求項６〜請求項８いずれか記載のフィルタ機能を有する信号レベル検出装置。
【請求項１０】
前記パルス遅延回路は、前記遅延ユニットがリング状に連結されることにより前記パルス信号を周回させるリングディレイラインからなり、前記検出手段は、前記エンコーダに加えて、前記リングディレイラインでのパルス信号の周回回数を検出するカウンタを備え、前記エンコーダからの出力を前記入力信号レベルを表す情報の下位ビットデータ、前記カウンタによるカウント値を前記入力信号レベルを表す情報の上位ビットデータとして出力することを特徴とする請求項９記載のフィルタ機能を有する信号レベル検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号の信号レベルを検出する信号レベル検出方法及び装置に関し、詳しくは、アナログ入力信号に重畳された高周波ノイズ成分を除去するフィルタ機能を有する信号レベル検出方法及び装置に関する。
【背景技術】
【０００２】
従来より、例えば、制御装置において、制御対象の動作状態等を検出する各種センサから入力されるアナログ入力信号の信号レベル（換言すればセンサによる検出結果）を取り込む際には、アナログ入力信号に重畳された高周波ノイズを除去するために、ノイズ除去用のフィルタ（ローパスフィルタ）が使用されている。そして、この種のフィルタとしては、例えば、図６（ａ）に示すようなアナログフィルタと、図７（ａ）に示すようなデジタルフィルタとの２種類のフィルタが知られている。
【０００３】
ここで、図６（ａ）に示すアナログフィルタは、オペアンプＯＰ１の非反転入力端子（＋）をグランドに接地し、オペアンプＯＰ１の反転入力端子（−）と出力端子との間にコンデンサＣ１及び抵抗Ｒ１を並列に接続し、入力信号（アナログ）を抵抗Ｒ２を介してオペアンプＯＰ１の反転入力端子（−）に入力するように構成されている。
【０００４】
このアナログフィルタでは、抵抗Ｒ１，Ｒ２を介してコンデンサＣに入力信号に応じた電荷が充放電されることにより、図６（ｂ）に示すように、入力信号からノイズ成分を除去した出力信号が生成され、抵抗Ｒ１，Ｒ２の抵抗値とコンデンサＣの容量とで決まる充放電時間が、フィルタ遅延時間となる。
【０００５】
一方、図６（ｂ）に示すデジタルフィルタは、入力信号（アナログ）をＡ／Ｄ変換した入力データを、一定周期のクロックＣＫに同期して動作する複数段のラッチ回路ＬＴで順次ラッチし、各ラッチ回路ＬＴからの出力をアダー回路ＡＤＤで加算することにより、出力データを生成するように構成されている。
【０００６】
つまり、このデジタルフィルタでは、互いに縦続接続された複数段のラッチ回路ＬＴとアダー回路ＡＤＤとを用いて入力データの移動平均をとり、その移動平均結果を、高周波ノイズ成分を除去した入力信号の信号レベルを表す出力データとして生成する。そして、このデジタルフィルタでは、ラッチ回路ＬＴの段数が移動平均の幅となり、フィルタ遅延時間は、全ラッチ回路ＬＴによる入力データのシフト時間（ラッチ回路ＬＴ接続段数×クロックＣＫ周期）の「１／２」となる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、アナログ入力信号から高周波ノイズを除去するために従来用いられている上記２種類のフィルタのうち、アナログフィルタは、フィルタを構成するコンデンサＣや抵抗Ｒ１，Ｒ２の特性が温度によって変化することから、上記のように、制御装置において、アナログ入力信号からの高周波ノイズ除去用のフィルタとして使用すると、温度変化に伴いフィルタ特性（フィルタ遅延時間）が変化し、センサから入力されるアナログ入力信号から高周波ノイズ成分を良好に除去することができず、高精度なセンサ回路（信号レベル検出回路）を構成することが難しいという問題があった。
【０００８】
これに対して、デジタルフィルタは、アナログ入力信号をＡ／Ｄ変換した入力データを複数段のラッチ回路ＬＴを用いて順次シフトさせ、各ラッチ回路ＬＴの出力をアダー回路ＡＤＤで加算するものであり、また、クロックＣＫには通常水晶発振器からの出力に基づき生成される安定したクロックが使用されることから、フィルタ特性（フィルタ遅延時間）に、アナログフィルタのような温度依存性はなく、出力データを、温度変化の影響を受けることなく安定して生成できる。
【０００９】
しかし、デジタルフィルタは、Ａ／Ｄ変換器を用いて生成される多ビット（ｎビット）のデータを扱うため、ラッチ回路ＬＴ及びアダー回路ＡＤＤには、多数のトランジスタが使用される。従って、上記のように、制御装置において、アナログ入力信号からの高周波ノイズ除去用のフィルタとしてデジタルフィルタを使用すると、センサ回路（信号レベル検出回路）の回路規模が大きくなり、制御装置のコストアップを招くという問題があった。
【００１０】
また、図７（ｂ）に示すように、デジタルフィルタは、サンプリング周期（クロックＣＫ周期）の整数倍間隔でノイズの通過域が生じる（折り返し現象）ことから、この折り返し現象の影響を受けることなくアナログ入力信号をフィルタ処理するには、アナログ入力信号をＡ／Ｄ変換するＡ／Ｄ変換器の前段に、アナログフィルタ（前置フィルタ）を設けて、デジタルフィルタで除去できない高周波ノイズ成分を除去するようにする必要がある。
【００１１】
従って、デジタルフィルタを用いて、アナログ入力信号から高周波ノイズ成分を除去する制御装置では、高周波ノイズ成分を単体で除去するアナログフィルタと比較すれば周波数特性は緩やかでよいものの、デジタルフィルタとは別にアナログフィルタ（前置フィルタ）を設けなければならず、アナログフィルタを単体で用いる場合と同様の問題が生じ、しかも、アナログフィルタを別途設けることにより、よりコストアップになってしまうという問題がある。
【００１２】
本発明は、こうした問題に鑑みなされたものであり、デジタルフィルタのように前置フィルタを設けることなく安定したフィルタ特性が得られ、しかも、そのフィルタ特性により高周波ノイズ成分を除去したアナログ入力信号の信号レベルを精度よく検出し得る信号レベル検出方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
かかる目的を達成するためになされた請求項１に記載の信号レベル検出方法においては、ゲート回路からなる遅延ユニットを複数段縦続接続してなるパルス遅延回路に対して、アナログ入力信号を、各遅延ユニットの遅延時間を制御する信号として入力すると共に、パルス遅延回路にパルス信号を入力して、パルス信号を各遅延ユニットの遅延時間にて順次遅延しながら伝送させる。そして、設定時間毎にクロックが入力される度に、前記パルス遅延回路内でのパルス信号到達位置を検出し、このクロック入力時に検出されたパルス信号の到達位置と、前回のクロック入力時に検出されたパルス信号の到達位置との差を求めることにより、前記設定時間当たりに前記パルス遅延回路内でパルス信号が通過した遅延ユニットの段数を前記信号レベルを表す信号として検知する。
【００１４】
即ち、パルス遅延回路を上記のように動作させた場合、パルス信号がパルス遅延回路内の各遅延ユニットを通過する際の遅延時間は、アナログ入力信号に重畳された正・負の高周波ノイズ成分によって変動する。しかし、パルス信号が各遅延ユニットを通過するに従いその変動成分は相殺され、パルス信号が複数の遅延ユニットを通過した際の各遅延ユニットでの平均遅延時間を見ると、高周波ノイズ成分を除去した真のアナログ入力信号の信号レベルに対応するものとなる。
【００１５】
つまり、パルス遅延回路内でパルス信号を伝送させた場合、パルス信号が通過した遅延ユニットの数が増えるほど、各遅延ユニットでのパルス信号の遅延時間の平均値が、アナログ入力信号の真の信号レベルに近付くことになる。そこで、本発明では、パルス遅延回路を上記のように動作させ、設定時間内にパルス遅延回路内でパルス信号が通過した遅延ユニットの段数を検出することにより、パルス信号がこれら各遅延ユニットを通過するのに要した時間の移動平均をとり、これを、高周波ノイズ成分を除去したアナログ入力信号の真の信号レベルを表す情報として出力するようにしているのである。
【００１６】
従って、本発明方法を利用すれば、ゲート回路からなる遅延ユニットを複数段縦続接続したパルス遅延回路を用いて、アナログ入力信号から高周波ノイズ成分を除去するフィルタ（ローパスフィルタ）として機能する信号レベル検出装置を容易に実現できることになる。
【００１７】
また、本発明方法では、パルス遅延回路を構成する遅延ユニットの遅延時間を高周波ノイズ成分にて変動させ、設定時間内にパルス信号が通過した遅延ユニットの段数を検出することにより、ローパスフィルタとしての機能（高周波ノイズ除去機能）を実現することから、従来のデジタルフィルタのように、アナログ電圧信号を設定時間にて周期的にサンプリングするようにしても、高周波成分の折り返し現象が生じることはない。
【００１８】
よって、本発明方法によれば、従来のデジタルフィルタのように前置フィルタを設ける必要はなく、パルス遅延回路を用いた単独の装置にて、安定したフィルタ特性が得られるローパスフィルタとしての機能を実現できる。また、本発明方法によれば、パルス遅延回路において設定時間内にパルス信号が通過した遅延ユニットの段数から、アナログ入力信号の信号レベルを表す情報を検出するので、Ａ／Ｄ変換器としての機能も容易に実現でき、デジタル制御装置においてセンサからのアナログ入力信号を取り込むセンサ回路に適用すれば、Ａ／Ｄ変換器を別途設ける必要がなくなり、アナログ入力信号の入力回路を極めて簡単に構成することが可能となる。
【００１９】
ここで、本発明方法において、パルス遅延回路に対して、アナログ入力信号を各遅延ユニットの遅延時間を制御する信号として入力するのは、アナログ入力信号に応じて各遅延ユニットの遅延時間を制御するためであるが、その具体的な入力方法としては、例えば、請求項２に記載のように、アナログ入力信号を、各遅延ユニットの駆動電圧として、パルス遅延回路に入力するようにしてもよく、あるいは、請求項３に記載のように、アナログ入力信号を、各遅延ユニットに流す駆動電流を制御する信号として、パルス遅延回路に入力するようにしてもよい。
【００２０】
つまり、遅延ユニットを構成するゲート回路は、駆動電圧や駆動電流が大きい程高速に動作することから、アナログ入力信号を、請求項２若しくは請求項３に記載のように、各遅延ユニットの駆動電圧若しくは駆動電流制御用信号としてパルス遅延回路に入力するようにすれば、パルス遅延回路を構成する各遅延ユニットの遅延時間を、アナログ入力信号の信号レベルに応じて簡単に変化させることができるようになる。
【００２１】
また、本発明方法では、アナログ入力信号を用いてパルス遅延回路を構成する各遅延ユニットの遅延時間を制御し、設定時間内にパルス遅延回路内でパルス信号が通過した遅延ユニットの段数を検出することにより、ローパスフィルタとしての機能を実現するが、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数が多い程、そのフィルタのカットオフ周波数が低くなることから、フィルタ特性を所望の特性に設定するには、アナログフィルタのようにコンデンサや抵抗の値を変更したり、デジタルフィルタのようにラッチ回路の接続段数を変更する必要はなく、請求項４に記載のように、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数を検出する際の設定時間を変更すればよい。従って、本発明方法によれば、従来のフィルタのようにハード構成を変更することなく、フィルタ特性を極めて簡単に設定することができる。
【００２２】
またこのように、本発明方法によれば、設定時間内にパルス遅延回路内でパルス信号が通過する遅延ユニットの段数が多い程、カットオフ周波数が低いローパスフィルタを実現できるが、そのためには、パルス遅延回路を構成する遅延ユニットの数を増やす必要がある。しかし、遅延ユニットの数を増やせば、パルス遅延回路を構成するトランジスタの数も増加することになり、回路規模の大型化を招くことになってしまう。
【００２３】
そこで、本発明方法を実現するに当たっては、請求項５に記載のように、パルス遅延回路として、遅延ユニットがリング状に連結されることによりパルス信号を周回させるリングディレイラインを使用し、設定時間内にパルス信号が通過した遅延ユニットの段数を、リングディレイラインでのパルス信号の周回位置と周回回数とから検出するようにするとよい。
【００２４】
つまり、このようにすれば、パルス遅延回路において、パルス信号は、リング状に連結された遅延ユニットを繰り返し通過することになるため、パルス遅延回路を構成する遅延ユニットの数を少なくしても、設定時間内にパルス信号が通過する遅延ユニットの段数を自由に増加させることができる。よって、請求項５に記載の発明方法によれば、回路規模の大型化を招くことなく、カットオフ周波数が低いローパスフィルタを実現できることになり、本発明方法を実現する上で極めて有効なものとなる。
【００２５】
一方、請求項６に記載の発明は、本発明方法（請求項１）を実現するのに好適な信号レベル検出装置であって、アナログ入力信号の信号レベルに応じた遅延時間で入力パルスを遅延させて出力するゲート回路からなる遅延ユニットを複数段縦続接続することにより、パルス信号を各遅延ユニットの遅延時間にて順次遅延しながら伝送させるパルス遅延回路と、外部から所定周期で入力されるクロックにより動作し、そのクロック入力時に、パルス遅延回路内でのパルス信号の到達位置を検出する検出手段とを備え、検出手段による検出結果を、入力信号レベルを表す情報として出力する。
【００２６】
そして、この装置によれば、検出手段が、外部からクロックが入力される度に、パルス遅延回路内でのパルス信号の到達位置を検出することから、クロック入力時に検出されたパルス信号の到達位置と前回のクロック入力時に検出されたパルス信号の到達位置との差を求めることにより、クロック一周期当たり（換言すれば設定時間内）にパルス遅延回路内でパルス信号が通過した遅延ユニットの段数（延いては、アナログ入力信号の信号レベル）を検知できることになる。よって、この装置によれば、請求項１記載の発明方法を容易に実現でき、上述した効果を得ることができる。
【００２７】
また、請求項７に記載の発明は、請求項２に記載の発明方法を実現するのに好適な信号レベル検出装置であって、パルス遅延回路を構成する各遅延ユニットが、アナログ入力信号を駆動電圧として受けることにより、アナログ入力信号の信号レベルに応じた遅延時間で入力パルスを遅延させる。
【００２８】
また、請求項８に記載の発明は、請求項３に記載の発明方法を実現するのに好適な信号レベル検出装置であって、パルス遅延回路には、各遅延ユニットの駆動電流を制御する制御手段が設けられ、この制御手段が、アナログ入力信号を制御信号として受けて、各遅延ユニットの遅延時間を制御する。
【００２９】
従って、請求項７，８に記載の装置によれば、上述した請求項２若しくは請求項３に記載の発明方法と同様、パルス遅延回路を構成する各遅延ユニットの遅延時間をアナログ入力信号の信号レベルに応じて簡単に変化させることができる。一方、請求項９に記載の装置は、請求項６〜請求項８いずれか記載の装置において、検出手段に、パルス遅延回路内でのパルス信号の到達位置を所定ビットのデジタルデータに変換して出力するエンコーダを設けたものである。
【００３０】
従って、この装置によれば、パルス遅延回路内でのパルス信号の到達位置を表す情報が所定ビットのデジタルデータとして出力されることになり、上記のように、クロック入力時に検出されたパルス信号の到達位置の差から、アナログ入力信号の信号レベルを求める際に、その演算を極めて簡単に行うことができるようになる。
【００３１】
また次に、請求項１０に記載の発明は、請求項５に記載の発明方法を実現するのに好適な装置であって、パルス遅延回路が、遅延ユニットがリング状に連結されることによりパルス信号を周回させるリングディレイラインにて構成される。そして、検出手段には、請求項９に記載のエンコーダに加えて、リングディレイラインでのパルス信号の周回回数を検出するカウンタが設けられ、エンコーダからの出力を入力信号レベルを表す情報の下位ビットデータ、カウンタによるカウント値を入力信号レベルを表す情報の上位ビットデータとして出力するようにされている。
【００３２】
従って、この装置によれば、請求項５に記載の発明方法と同様の効果が得られると共に、上記請求項９と同様、パルス遅延回路内でのパルス信号の到達位置を表す情報が所定ビットのデジタルデータとして出力されることになるため、クロック入力時に検出されたパルス信号の到達位置の差からアナログ入力信号の信号レベルを求める際の演算処理を、極めて簡単に行うことができるようになる。
【００３３】
尚、請求項９に記載の信号レベル検出装置によれば、パルス遅延回路を構成するリングディレイラインでのパルス信号の周回回数をカウンタにてカウントするため、パルス遅延回路を構成する遅延ユニットの段数を少なくして、回路規模を小さくすることができるが、この遅延ユニットの段数は、少なくとも、リングディレイラインをパルス信号が一周するのに要する時間が、カウンタが周回回数をカウントするのに要する動作時間以上となるように設定する必要はある。
【００３４】
つまり、リングディレイラインを構成する遅延ユニットの段数を少なくしすぎ、リングディレイラインをパルス信号が一周するのに要する時間が、カウンタが周回回数をカウントするのに要する動作時間よりも短くなってしまうと、カウンタによる周回回数のカウント動作が遅れて、正常なデジタルデータを出力することができなくなることから、リングディレイラインを構成する遅延ユニットの段数は、カウンタの動作時間を考慮して設定する必要がある。
【００３５】
例えば、カウンタによるカウント値が１０ビット以上であり、そのカウント動作に１０ｎｓｅｃ．以上程度の時間を要する一般的なカウンタである場合には、リングディレイラインを構成する遅延ユニットの段数を６３段以上にすることが望ましい。また、例えば、カウンタが、高速動作可能なカウンタ（例えば、本願発明者らが先に提案した特開平７−２５４８５３号公報に記載の同期式カウンタ）であり、そのカウント動作に要する時間が１０ｎｓｅｃ．よりも短いような場合には、リングディレイラインを構成する遅延ユニットの段数を、一般的なカウンタを用いた場合よりも少ない１５段以上とすることができる。
【００３６】
また、リングディレイラインとしては、例えば、特開平３−２２０８１４号公報、特開平７−１５４２５６号公報等に記載されているリング遅延パルス発生回路を使用することができる。
【発明を実施するための最良の形態】
【００３７】
以下に本発明の実施例について説明する。図１（ａ）及び（ｂ）は、本発明が適用された第１実施例の信号レベル検出装置の構成及びその動作を表す説明図である。
【００３８】
図１（ａ）に示すように、本実施例の信号レベル検出装置は、入力パルスを所定の遅延時間だけ遅延させて出力する遅延ユニット２を複数段縦続接続することにより構成されたパルス遅延回路１０と、外部から入力されるクロックＣＫの立上がり（または立下がり）タイミングで、パルス遅延回路１０内での遅延パルスＰｉｎの到達位置を検出し、その検出結果を、遅延パルスＰｉｎが通過した遅延ユニット２が先頭から何段目にあるかを表すｎビットのデジタルデータＤＴに変換して出力するエンコーダ２０と、から構成されている。
【００３９】
パルス遅延回路１０を構成する各遅延ユニット２は、後述するインバータ（図４参照）等からなるゲート回路にて構成されており、各遅延ユニット２には、バッファ１２を介して、アナログ入力信号（電圧）Ｖｉｎが駆動電圧として印加されている。
【００４０】
尚、パルス遅延回路１０には、エンコーダ２０に入力されるクロックＣＫと同期して遅延パルスＰｉｎ（Ｈｉｇｈレベル若しくはＬｏｗレヘ゛ルのパルス信号）が入力され、各遅延ユニット２は、その遅延パルスＰｉｎを、所定の遅延時間だけ遅延させて次段の遅延ユニット２に順次出力する。
【００４１】
また、エンコーダ２０に入力されるクロックＣＫの周期は、遅延ユニット２の遅延時間に比べて十分長く（例えば、遅延ユニット２の遅延時間の数十倍以上に）設定されており、パルス遅延回路１０において、遅延ユニット２は、遅延パルスＰｉｎの入力後、クロックＣＫの一周期分の時間が経過しても、遅延パルスを継続して伝送できるように、例えば、数十〜数百段以上設けられている。
【００４２】
このように構成された本実施例の信号レベル検出装置においては、各遅延ユニット２の遅延時間が、アナログ入力信号Ｖｉｎの信号レベル（電圧レベル）に対応した時間となり、アナログ入力信号Ｖｉｎに高周波ノイズ成分が重畳されている場合には、その高周波ノイズ成分によって各遅延ユニット２の遅延時間が変動する。
【００４３】
つまり、図１（ｂ）は、パルス遅延回路１０に遅延パルスＰｉｎが入力されて、遅延パルスＰｉｎがパルス遅延回路１０内を伝送されているときの、各遅延ユニットからの出力波形を表しているが、この図から明らかなように、アナログ入力信号Ｖｉｎに高周波ノイズ成分が重畳されている場合には、高周波ノイズ成分によって各遅延ユニット２の駆動電圧が変動することから、遅延パルスＰｉｎが各遅延ユニット２を通過する際の遅延時間が変動する。
【００４４】
具体的には、アナログ入力信号Ｖｉｎに正の高周波ノイズ成分が重畳されたタイミングで遅延パルスＰｉｎを通過させる遅延ユニット２の遅延時間は、アナログ入力信号Ｖｉｎに高周波ノイズ成分が重畳されていない標準時に比べて短くなり（図に示す「小」参照）、逆に、アナログ入力信号Ｖｉｎに負の高周波ノイズ成分が重畳されたタイミングで遅延パルスＰｉｎを通過させる遅延ユニット２の遅延時間は、標準時に比べて長くなる（図に示す「大」参照）。
【００４５】
そこで、本発明では、クロックＣＫの一周期を設定時間として、その設定時間内に遅延パルスＰｉｎが通過した遅延ユニット２の段数をエンコーダ２０にて検出し、その検出結果（遅延ユニット２の段数を表すデジタルデータＤＴ）を、アナログ入力信号Ｖｉｎの信号レベル（電圧レベル）を表すデータとして出力するようにしているのである。
【００４６】
即ち、パルス遅延回路１０を構成する遅延ユニット２の遅延時間は、図２（ａ）に示すように、アナログ入力信号Ｖｉｎの信号レベルに応じて、アナログ入力信号Ｖｉｎの信号レベルが高くなる程短くなるが、アナログ入力信号Ｖｉｎに重畳された正負の高周波ノイズ信号成分による遅延時間の変動分については、遅延パルスＰｉｎをパルス遅延回路１０に入力して各遅延ユニット２を順次伝送させることにより相殺（換言すれば平均化）することができることから、本実施例では、図２（ｂ）に示すように、クロックＣＫの周期をサンプリング周期Ｔｓとして、その時間内に遅延パルスＰｉｎが通過した遅延ユニット２の段数をエンコーダ２０にて順次検出することにより、各サンプリング周期Ｔｓ毎に、アナログ入力信号Ｖｉｎの信号レベルの移動平均をとった値と同等のデジタルデータＤＴ（ｎ１，ｎ２…）を生成するようにしている。
【００４７】
従って、本実施例の信号レベル検出装置は、単体で、アナログ入力信号から高周波ノイズを除去するローパスフィルタとしての機能と、アナログ入力信号の信号レベルを検出するレベル検出器としての機能とを有し、しかも、エンコーダ２０からはアナログ入力信号の信号レベルに対応したデジタルデータＤＴが出力されることから、Ａ／Ｄ変換器としての機能も有することになる。
【００４８】
よって、本実施例の信号レベル検出装置によれば、制御回路において、センサからの入力信号を処理する信号処理回路として利用すれば、制御回路の回路規模を小さくし、制御回路のコストダウンを図ることができるようになる。尚、本実施例において、エンコーダ２０は、本発明の検出手段に相当する。
【００４９】
ところで、本実施例の信号レベル検出装置においては、ローパスフィルタとしての特性（ノイズ除去効果）が、クロックＣＫの周期で決定される設定時間（サンプリング周期Ｔｓ）の間に、パルス遅延回路１０にて遅延パルスＰｉｎが通過する遅延ユニット２の段数で決まり、その段数が多い程、ローパスフィルタのカットオフ周波数が低くなって、ノイズ除去効果を高めることができる。
【００５０】
例えば、アナログ入力信号Ｖｉｎに重畳される高周波ノイズは、一般に正規分布しているので、ノイズレベルを１／１０に低減するには、１００段（１０＝√１００）の遅延ユニットを用いて遅延パルスＰｉｎを通過させればよく、ノイズレベルを更に低減するには、遅延パルスＰｉｎを通過させる遅延ユニットの数を更に増やせばよい。
【００５１】
また、パルス遅延回路１０にて遅延パルスＰｉｎが通過する遅延ユニット２の段数は、サンプリング周期Ｔｓを長くすればするほど、多くなる。従って、本実施例の信号レベル検出装置によれば、ローパスフィルタとしての特性（ノイズ除去効果）を、エンコーダ２０に入力するクロックＣＫの周期を調整することにより、任意に設定することができることになる。
【００５２】
このため、例えば、図３（ａ）に示すように、制御装置において、検出速度はそれ程要求されず、高精度な信号検出を行う必要のあるセンサエレメント（Ａ）からのアナログ入力信号（例えば、圧力、加速度、角速度、応力、トルク等の検出信号）と、検出精度よりも速度が優先されるセンサエレメント（Ｂ）からのアナログ入力信号（例えば、回転速度、回転位置、回転角度等の検出信号）との２種類以上のアナログ入力信号を取り込む必要がある場合には、その信号入力回路に、本実施例の信号レベル検出装置を利用するようにすれば、信号入力回路を一つの信号レベル検出装置を用いて実現できることになる。
【００５３】
つまり、図３（ａ）に示すように、センサエレメント（Ａ）からのアナログ入力信号を取り込む際には、スイッチＳＷ１をオンして、信号レベル検出装置にアナログ入力信号を入力すると同時に、信号レベル検出装置に入力するクロックＣＫの周波数を低くして、サンプリング周期Ｔｓを長くし、逆に、センサエレメント（Ｂ）からのアナログ入力信号を取り込む際には、スイッチＳＷ２をオンして、信号レベル検出装置にアナログ入力信号を入力すると同時に、信号レベル検出装置に入力するクロックＣＫの周波数を高くして、サンプリング周期Ｔｓを短くするようにすれば、一つの信号レベル検出装置を用いて、各アナログ入力信号を適正な速度でＡ／Ｄ変換することができるようになる。
【００５４】
これに対して、図３（ｂ）は、従来のアナログフィルタを用いて、上記各センサエレメント（Ａ）、（Ｂ）からのアナログ入力信号を取り込む場合の信号入力回路の構成を表しており、この場合は、スイッチＳＷ１をオンしてセンサエレメント（Ａ）からのアナログ入力信号を取り込むときと、スイッチＳＷ２をオンしてセンサエレメント（Ｂ）からのアナログ入力信号を取り込むときとで、アナログ入力信号を通過させるアナログフィルタを、各アナログ入力信号の特性に対応したものに切り換える必要がある。
【００５５】
従って、本実施例の信号レベル検出装置によれば、制御装置において、複数のセンサエレメントからのアナログ入力信号を取り込む際の信号入力回路として利用することにより、従来のアナログフィルタを用いて信号入力回路を構成した場合に比べて、信号入力回路の構成を簡単にして、制御装置をコストダウンできることが判る。
【００５６】
ここで、図３（ａ），（ｂ）に示す各信号入力回路では、スイッチＳＷ１又はＳＷ２を介して入力されるセンサエレメント（Ａ）又は（Ｂ）からのアナログ入力信号の信号経路上に、増幅器ＡＭＰを設け、各信号をこの増幅器ＡＭＰにて増幅した後、信号レベル検出装置若しくはアナログフィルタに入力するようにしているが、このように、図１（ａ）に示したバッファ１２に代えて、増幅器ＡＭＰを利用してアナログ入力信号を取り込み、パルス遅延回路１０の駆動電圧として印加するようにしても、本実施例の信号レベル検出装置によれば、上記説明した効果を発揮することができる。
【００５７】
ところで、パルス遅延回路１０を構成する遅延ユニット２としては、遅延パルスＰｉｎを、所定の遅延時間だけ遅延させて出力することができ、駆動電圧によってその遅延時間が変化する一般的なゲート回路であれば、どのようなものでも使用することができるが、その回路構成をより簡単にするには、各遅延ユニット２を、例えば、図４（ａ）に示すように構成するとよい。
【００５８】
即ち、図４（ａ）は、パルス遅延回路１０を構成する各遅延ユニット２を、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータ（否定回路）ＩＮＶ２段で構成し、入力パルスを、前後のＣＭＯＳインバータＩＮＶを構成するＰチャネルトランジスタとｎチャネルトランジスタとの動作時間で決まる所定時間だけ遅延させるようにしたものであるが、各遅延ユニット２をこのように構成すれば、遅延ユニット２を４個のトランジスタにて構成でき、しかも、これら各トランジスタは、ＣＭＯＳ集積回路を製造する際に極めて簡単に作成できることから、パルス遅延回路１０を安価に実現できることになる。
【００５９】
また、上記実施例では、各遅延ユニット２の遅延時間をアナログ入力信号Ｖｉｎの信号レベルに応じて制御するために、アナログ入力信号Ｖｉｎを駆動電圧として各遅延ユニット２に印加するものとして説明したが、例えば、図４（ｂ）に示すように、遅延ユニット２を構成する各ＣＭＯＳインバータＩＮＶに、駆動電流を外部から制御するための制御トランジスタ（ＦＥＴ）Ｔｒｃが設けられている場合には、この制御トランジスタの制御端子（ゲート）に、制御信号として、アナログ入力信号Ｖｉｎを、バッファ１２（若しくは増幅器ＡＭＰ）を介して入力するようにしてもよい。
【００６０】
つまり、インバータＩＮＶ等のゲート回路は、直流電源から供給される駆動電流によっても、その動作時間が変化することから、図４（ｂ）に示すように、その駆動電流をアナログ入力信号Ｖｉｎに基づき制御するようにしても、上記と同様の効果が得られる信号レベル検出装置を実現できる。
【００６１】
尚、制御トランジスタＴｒｃは、本発明（詳しくは請求項８に記載）の制御手段に相当する。次に、図５は、本発明（特に請求項５及び請求項１０）が適用された第２実施例の信号レベル検出装置の構成を表す説明図である。
【００６２】
図５に示す第２実施例の信号レベル検出装置は、パルス遅延回路１０を構成する遅延ユニット２をリング状に連結することにより、パルス遅延回路１０を、パルス遅延回路１０内でパルス信号を周回させることができるリングディレイラインとして構成すると共に、このリングディレイラインでのパルス信号の周回位置を検出するための上記第１実施例と同様のエンコーダ２０に加えて、リングディレイラインでのパルス信号の周回回数をカウントする周回数カウンタ３０を設けたものである。
【００６３】
尚、本実施例において、パルス遅延回路１０を構成するリングディレイラインは、例えば、遅延ユニット２として、外部から起動パルスＰｋ（Ｈｉｇｈレベル）を一方の入力端子に受けるＮＡＮＤ回路と、ＮＡＮＤ回路からの出力パルスの信号レベルを反転させながらパルス信号を伝送する偶数段のインバータとを備え、最終段のインバータ出力をＮＡＮＤ回路の他方の入力端子に入力することにより、奇数段の各遅延ユニット２でパルス信号の信号レベルを順次反転させてパルス信号を周回させるように構成されるが、こうしたリングディレイラインの構成については、前述した特開平３−２２０８１４号公報、特開平７−１５４２５６号公報等に詳しく説明されており、従来より周知であるため、その説明は省略する。
【００６４】
そして、本実施例の信号レベル検出装置からは、エンコーダ２０から出力されるａビットのデジタルデータが、アナログ入力信号Ｖｉｎの信号レベルを表す下位ビットデータとされ、カウンタによるカウント値（ｂビットのデジタルデータ）が、前記入力信号レベルを表す上位ビットデータとされて、合計ｎビット（ｎ＝ａ＋ｂ）のデジタルデータＤＴが出力される。
【００６５】
従って、本実施例の信号レベル検出装置によれば、第１実施例の信号レベル検出装置と同様の効果が得られるだけでなく、パルス遅延回路１０を構成する遅延ユニット２の接続段数を少なくしても、ローパスフィルタとしての機能を充分実現できることになり、第１実施例の信号レベル検出装置に比べて、回路規模を小さくして、装置の小型化・低コスト化を図ることができるようになる。
【図面の簡単な説明】
【００６６】
【図１】第１実施例の信号レベル検出装置の構成及びその動作を説明する説明図である。
【図２】第１実施例の信号レベル検出装置の動作原理及びその効果を説明する説明図である。
【図３】第１実施例の信号レベル検出装置の使用方法を従来のアナログフィルタと比較して表す説明図である。
【図４】第１実施例においてパルス遅延回路を構成する遅延ユニットの一例及びその変形例を説明する説明図である。
【図５】第２実施例の信号レベル検出装置の構成を表す説明図である。
【図６】従来のアナログフィルタの構成及びその動作特性を表す説明図である。
【図７】従来のアナログフィルタの構成及びその具体的使用例を説明する説明図である。
【符号の説明】
【００６７】
２      遅延ユニット
１０    パルス遅延回路
１２    バッファ
２０    エンコーダ
３０    周回数カウンタ
ＡＭＰ  増幅器
ＩＮＶ  ＣＭＯＳインバータ
Ｔｒｃ  制御トランジスタ
【図１】
2005020774.tif 000003
【図２】
2005020774.tif 000004
【図３】
2005020774.tif 000005
【図４】
2005020774.tif 000006
【図５】
2005020774.tif 000007
【図６】
2005020774.tif 000008
【図７】
2005020774.tif 000009