(57)【要約】【課題】  最小振幅で安定に電圧制御発振回路を動作させ、低消費電力で動作可能な振幅制御付電圧制御型発振回路を得る。【解決手段】  電圧制御発振回路（ＶＣＯ）からの発振振幅を振幅検出回路（ＡＤＣ）を介して振幅を検出し、比較回路（ＣＯＰ）で基準電圧と比較した時のバイアス電流に基き、一定に制御するような負帰還回路をバイアス回路のＮＭＯＳトランジスタＱ３に設け共振回路ＶＣ１、Ｌ１のインピーダンスの変化に応じてバイアス電流Ｉｄ１＋Ｉｄ２が適切な値に制御されるようにしてＶＣＯから安定した発振が得られるようにした振幅制御付電圧制御型発振を提供する。【選択図】        図１  
2005323286.tif 000002
【特許請求の範囲】
【請求項１】
１対の差動型ＮＭＯＳトランジスタと差動型ＰＭＯＳトランジスタとを相補接続した出力端間にインダクタンス及び電圧制御可変容量素子を接続してなる電圧制御発振回路と、
上記電圧制御発振回路の出力が供給されるＰＭＯＳトランジスタと容量とからなる振幅検出回路と、
上記振幅検出回路で振幅検出後の直流電圧と基準電圧源の基準電圧とを比較する比較回路と、
上記比較回路の出力が入力に加えられるＮＭＯＳトランジスタからなるバイアス用電流源と、
を具備する、
ことを特徴とする振幅制御付電圧制御型発振回路。
【請求項２】
前記電圧制御可変容量素子と並列にキャパシタバンクを有し、前記電圧制御発振回路の周波数可変範囲を広くした事を特徴とする請求項１記載の振幅制御付電圧制御型発振回路。
【請求項３】
前記比較回路と前記バイアス用電流源との間に低域通過炉波器を設け、前記電圧制御発振回路へのバイアス電流のノイズ低減したことを特徴とする請求項１または請求項２記載の振幅制御付電圧制御型発振回路。
【請求項４】
前記比較回路の前記基準電圧源をバンドギャプレファレンスにより生成し温度変化を小さくし、温度変化に対する発振振幅の変動を小さくしたことを特徴とする請求項１乃至請求項３のいずれか１項記載の振幅制御付電圧制御型発振回路。
【請求項５】
前記基準電圧源の基準電圧を前記電圧制御発振回路の用いられる状況に応じて、選択的に変化させることで最適な消費電力化を図るように成したことを特徴とする請求項１乃至請求項４のいずれか１項記載の振幅制御付電圧制御型発振回路。
【請求項６】
前記電圧制御発振回路を１対の差動型ＮＭＯＳトランジスタで構成し、夫々のソースに２個のインダクタあるいは差動インダクタを接続し、低電圧動作化したことを特徴とする請求項１乃至請求項５のいずれか１項記載の振幅制御付電圧制御型発振回路。
【請求項７】
前記振幅検波回路のＰＭＯＳトランジスタをＮＭＯＳトランジスタと成して低電圧化にする様にしたことを特徴とする請求項１乃至請求項６のいずれか１項記載の振幅制御付電圧制御型発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、振幅制御付電圧制御型発振回路に係わり、特に最小振幅で安定に電圧制御発振回路を動作させ、低消費電力で動作可能な振幅制御付電圧制御型発振回路の関する。
【背景技術】
【０００２】
従来から、電圧制御型発振回路（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：  以下ＶＣＯと記す）のバイアス用電流源としてレギュレータより生成したバイアス電流を用いることで、温度変化の少ない一定電流を生成する様にしたものが知られている。図７は上述のＶＣＯを示すものである。
【０００３】
図７は従来の一般に用いられているＶＣＯの構成を示すものである。図７において、ＰＭＯＳＦＥＴＱ１（以下ＰＭＯＳトランジスタＱ１と記す）及びＮＭＯＳＦＥＴＱ２（以下ＮＭＯＳトランジスタＱ２と記す）の相補型ＭＯＳＦＥＴ（以下ＣＭＯＳと記す）並びにＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ５より成る一対のＣＭＯＳの一方のＣＭＯＳのＰＭＯＳトランジスタＱ１と他方のＰＭＯＳトランジスタＱ４の夫々のソースは電源電圧Ｖの正電位Ｖｃｃに接続され、１対のＮＭＯＳトランジスタＱ２，Ｑ５のソースは共通に接続してバイアス用のＮＭＯＳトランジスタＱ３のドレインに接続する。ＮＭＯＳトランジスタＱ３のソースは電源電圧Ｖの負電位（グランド）Ｖｅｅに接続されている。
【０００４】
一対のＰＭＯＳトランジスタＱ１、Ｑ４の夫々のゲートは１対のＮＭＯＳトランジスタＱ２、Ｑ５のゲートと接続され、夫々のドレインも互いに接続される。又、ＰＭＯＳトランジスタＱ１のドレインとＰＭＯＳトランジスタＱ４のゲート間が互いに接続されると共にＮＭＯＳトランジスタＱ２のゲートとＮＭＯＳトランジスタＱ５のドレインは互いに接続されて相補型の差動構成とされ、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２のドレインの共通接続点と、ＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５のドレインの共通接続点間に並列的にバラクタ或いはＭＯＳ容量からなる電圧制御可変容量素子ＶＣ１とインダクタンスＬ１からなる共振回路を接続してＶＣＯが構成されている。
【０００５】
ソースが負電極に接続されたＮＭＯＳトランジスタＱ３のゲートはＮＭＯＳトランジスタＱ１０のゲートとドレイン及び端子Ｔに接続され、ＮＭＯＳトランジスタＱ１０のソースは電源電圧Ｖのグランドに接続されてレギュレータを構成している。端子Ｔには定電流源から一定電流が供給される。
【０００６】
上述の様にレギュレータ用のＮＭＯＳトランジスタＱ１０で生成した温度変化の少ない一定の電流をバイアス用電源としてＮＭＯＳトランジスタＱ３に流すことで温度変化に強いＶＣＯを得ることが出来る。
【０００７】
然し、上述の回路構成ではインダクタンスＬ１及び可変容量ＶＣ１から成る共振素子のインピーダンスが温度や周波数に対し依存性を持ち、発振周波数の振幅を一定にすることが困難であつた。即ち、上述のインダクタンスＬ１及び可変容量ＶＣ１の共振素子の値のバラツキを考慮してバイアス電流値を定めなければならないのでバイアス電流が過剰と成り、低消費電力で安定に動作可能なＶＣＯを作ることが出来ない問題を有していた。
【０００８】
又、発振回路の発振周波数のバイアス電流が電源電圧Ｖｃｃに依存しない様に温度に対しても補償し、バイアス電流設定回路の出力電圧により電流源の電源電圧及び温度に対して安定に設定させ、且つ、一対のトランジスタのコレクタ電圧が定出力振幅コンパレータにより一対の振幅になるように発振回路のトランジスタのベースに正帰還するように構成させたものが特許文献１に開示されている。
【０００９】
図８は特許文献１に開示された回路構成を示すもので、図８に於いて、トランジスタＱ１９〜Ｑ２５及び抵抗Ｒ２７，Ｒ２８から成る回路はバイアス電流設定回路であり、トランジスタＱ２３、Ｑ２４は電流源を構成するものであって、次段のトランジスタＱ２６〜Ｑ３１及び発振容量Ｃ２で構成されるエミッタ結合型マルチバイブレータのバイアス電流をバイアス電流設定回路の入力端子ＩＮに供給される電圧に応じて設定するものである。
【００１０】
エミッタ結合型マルチバイブレータの次段のエミッタフォロワから成るレベルシフタはトランジスタＱ３２、Ｑ３３と抵抗Ｒ２９、Ｒ３０とで構成される。トランジスタＱ３４〜Ｑ３６と抵抗Ｒ３１〜Ｒ３３は定出力振幅コンパレータを構成し、トランジスタＱ３４のベースにはトランジスタＱ３４のエミッタ電圧が一定に成る様にトランジスタＱ３４のベース・エミッタ間の電圧の温度に対する変動分を補償した基準電圧Ｖｒｅｆが基準電圧源より印加される。
【００１１】
電流源を構成するトランジスタＱ２３、Ｑ２４のベースにはバイアス回路から電流値の電源電圧や温度に対する変動が抑えられた定電流を出力するようなバイアス電圧Ｖｂが印加される。上述の基準電圧源やバイアス回路はバンドギャップリファレンスン等を用いて容易に作ることが出来る。電源ラインＶｃｃ、Ｖｅｅには所定の電圧が供給され、出力端子ＯＵＴ１、ＯＵＴ２から発振出力が取り出される。
【００１２】
バイアス電流設定回路は入力端子ＩＮに入力された入力電圧に応じた出力電圧をトランジスタＱ２６、Ｑ２７のベースに出力する。バイアス電流設定回路の電流源にはバイアス回路から電流値の電源電圧や温度に対する変動の抑えられた定電流を出力するバイアス電圧Ｖｂが与えられているので、バイアス電流設定回路の出力電圧は電源電圧や温度に対する変動が抑えられ、トランジスタＱ２６、Ｑ２７のベース・エミッタ間電圧の温度に対する変動が補償され、トランジスタＱ２６、Ｑ２７のコレクタ電流は入力端子ＩＮの入力電圧のみに依存して、電源電圧や温度に依存しないものが得られる。
【００１３】
エミッタ結合型マルチバイブレータにおいてはトランジスタＱ２８、Ｑ２９が発振容量Ｃ２の充放電に伴って交互にオンし、トランジスタＱ２８、Ｑ２９のコレクタ電圧はエミッタフォロワ構成のレベルシフタを通り定出力振幅コンパレータにて基準電圧Ｖｒｅｆにより決まる一定振幅の電圧となってトランジスタＱ２８、Ｑ２９のベースに正帰還される。
【００１４】
従って、エミッタ結合型マルチバイブレータは入力端子ＩＮの入力電圧に応じた発振周波数で矩形波を発振し、その発振出力がエミッタフォロワを通し出力端子ＯＵＴ１、ＯＵＴ２から出力される。ここで、トランジスタＱ２８、Ｑ２９のコレクタ電圧は電源電圧には依存しないが、温度に依存する。然し、トランジスタＱ２８、Ｑ２９のコレクタ電圧が定出力振幅コンパレータを通ることで電源電圧及び温度に依存しない一定振幅の電圧に変換され、トランジスタＱ２８、Ｑ２９のベースに正帰還される。
【特許文献１】特開平３−１３２１０６号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述の様に図８に記載の特許文献１の発振回路によると、発振回路を構成するエミッタ結合型マルチバイブレータのトランジスタＱ２８、Ｑ２９のベース電圧は定出力振幅コンパレータにより一定の振幅になり、発振周波数は電源電圧や温度に依存しないものが得られるが発振容量Ｃ２のみで発振するため、発振波形が矩形波のため高調波の多い発振波形となってしまうが本発明のように高調波の少ない正弦波をインダクタンスおよび可変容量をもちいて発振させつつ、発振振幅を制御するものとは異なる。また、図７の回路で述べた構成では、インダクタンスＬ１及び可変容量ＶＣ１から成る共振素子のインピーダンスが温度や周波数に対し依存性を持ち、発振周波数の振幅を一定にすることが困難であつた。即ち、上述のインダクタンスＬ１及び可変容量ＶＣ１の共振素子の値のバラツキを考慮してバイアス電流値を定めなければならないのでバイアス電流が過剰と成り、低消費電力で安定に動作可能なＶＣＯを作ることが出来ない問題を有していた。
【００１６】
又、この発振振幅は共振回路のインピーダンスとバイアス用電流との積で決定されるため、インピーダンスのばらつきや温度変化があっても十分な発振振幅を得るためには、インピーダンスの変化を見込んでマージンを確保するために、バイアス電流を過剰に流さなければならないため消費電力が増大する問題があった。特に、携帯電話等の電池で動作する無線通信用の高周波ＩＣには、通信時間を長時間化するために、少ない消費電力で動作する事が求められている。このような高周波ＩＣの送信あるいは受信システムを構成する要素である発振回路の低消費電力化を図り、安定に動作させるためには、十分に高い発振振幅が必要であるが、発振振幅を高くすると消費電力が増加してしまう課題があった。
【００１７】
本発明は上述の課題を解消するために成されたもので発振回路の発振振幅を一定に制御するような負帰還回路をバイアス回路に設け共振回路のインピーダンスの変化に応じてバイアス電流が適切な値に制御されるようにして安定した発振が得られるようにしたＶＣＯを提供すること目的とするものである。
【課題を解決するための手段】
【００１８】
本発明の第１の振幅制御付電圧制御型発振回路は、１対の差動型ＮＭＯＳトランジスタと差動型ＰＭＯＳトランジスタとを相補接続した出力端間にインダクタンス及び電圧制御可変容量素子を接続してなるＶＣＯと、このＶＣＯの出力が供給されるＰＭＯＳトランジスタと容量とからなる振幅検出回路と、この振幅検出回路で振幅検出後の直流電圧と基準電圧源の基準電圧とを比較する比較回路と、この比較回路の出力が入力に加えられるＮＭＯＳトランジスタからなるバイアス用電流源とを、具備してなるものである。
【００１９】
本発明の第２の振幅制御付電圧制御型発振回路は、第１の発明に於いて、ＶＣＯを１対の差動型ＮＭＯＳトランジスタで構成し、夫々のソースに２個のインダクタあるいは差動インダクタを接続し、低電圧動作化してなるものである。
【発明の効果】
【００２０】
第１および第２の本発明の振幅制御付電圧制御型発振回路によれば、安定に発振しうる最小の発振振幅でＶＣＯを動作させることが可能になるため、低消費電力で動作するＶＣＯを構成することが可能になる。又、負帰還回路によりＶＣＯの出力振幅を一定となる様に回路を構成したので、ＶＣＯのバイアス用電流を共振回路の変動に対応して変えることが可能になり、所望のノイズ特性を維持しつつ低消費電力のＶＣＯを得ることが出来る効果を有する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の振幅制御付電圧制御型発振回路の１形態例を図１によって詳記する。図１は本発明の振幅制御付電圧制御型発振回路の回路図である。図１に於いて、図７で示したＶＣＯとの対応部分には同一符号を付して重複説明を省略する。電圧制御可変容量素子ＶＣ１には外部からＶｖの可変電圧が供給される。ＶＣＯはＰＭＯＳトランジスタＱ１、Ｑ４、ＮＭＯＳトランジスタＱ２、Ｑ５と可変容量素子ＶＣ１とインダクタンスＬ１とで構成され、ＰＭＯＳトランジスタＱ１、Ｑ４のソースは電源電圧Ｖの正端子に接続されている。ＮＭＯＳトランジスタＱ２、Ｑ５のソースにバイアス用のＮＭＯＳトランジスタＱ３のドレインが接続され、ソースは電源電圧Ｖのグランドに接続されている。ＮＭＯＳトランジスタＱ３のゲートはＮＭＯＳトランジスタＱ１３のドレインに接続され、このＮＭＯＳトランジスタＱ１３とカレントミラーを構成するＮＭＯＳトランジスタＱ１０のゲートに接続されたドレインにＮＭＯＳトランジスタＱ１３のゲートが接続されている。これらＮＭＯＳトランジスタＱ１０、Ｑ１３のソースは共にグランドに接続されている。
【００２２】
上述のＶＣＯを構成する一対のＣＭＯＳの夫々の出力端からは図１に示す位相の反転された波形の発振信号Ｗ１、Ｗ２が出力される。これら発振信号Ｗ１、Ｗ２はカツプリング用のコンデンサＣ１、Ｃ２を介して、振幅検出回路(以下ＡＤＣと記す)を構成するＰＭＯＳトランジスタＱ６、Ｑ８のゲートに供給される。ＡＤＣはこれらＰＭＯＳトランジスタＱ６、Ｑ８と充放電用のコンデンサＣ４とで構成される。
【００２３】
即ち、ＰＭＯＳトランジスタＱ６のゲートとＰＭＯＳトランジスタＱ８のゲート間にコンデンサＣ３を接続すると共に電源電圧Ｖ１を抵抗Ｒ１、Ｒ２を介してＰＭＯＳトランジスタＱ６、Ｑ８のゲートに供給する様に成されている。ＰＭＯＳトランジスタＱ６のソースは電流源を構成するＰＭＯＳトランジスタＱ７のドレインに接続されると共にコンデンサＣ４とＰＭＯＳトランジスタＱ８のソース及び比較回路(以下ＣＯＰと記す)を構成するＰＭＯＳトランジスタＱ９のゲートに接続されている。
ＰＭＯＳトランジスタＱ６、Ｑ８のドレインは夫々グランドに接続され、コンデンサの他端及びＰＭＯＳトランジスタＱ７のソースは電源電圧Ｖのプラス電位に接続されている。
【００２４】
ＣＯＰを構成するＰＭＯＳトランジスタＱ９のソースはＰＭＯＳトランジスタＱ１２のソースと共通に接続され、電流源となるＰＭＯＳトランジスタＱ１１のドレインに接続されている。ＰＭＯＳトランジスタＱ９、Ｑ１２のドレインは前記したカレントミラー用のＰＭＯＳトランジスタＱ１０、Ｑ１３のドレインと接続されている。
【００２５】
ＰＭＯＳトランジスタＱ１２のゲートはＰＭＯＳトランジスタＱ１５のソース及び電流源を構成するＰＭＯＳトランジスタＱ１４のドレインに接続されている。ＰＭＯＳトランジスタＱ１５のドレインはグランドに接続され、ゲートは基準電源電圧Ｖ２の正電極とＶ１の負電極に接続されていてＰＭＯＳトランジスタＱ６、Ｑ８へのバイアス用の電圧源として機能する。
【００２６】
又、電流源（ＣＳ）を構成するＰＭＯＳトランジスタＱ７、Ｑ１１、Ｑ１４、Ｑ１６は互にゲート同士が接続され、夫々のソースは電源電圧Ｖの正端子に接続され、ＰＭＯＳトランジスタＱ１６のドレインは電流源を構成する各ＰＭＯＳトランジスタの共通のゲートに接続され、出力端子Ｔｏｕｔを介して図示しない外部の定電流源に接続されている。
【００２７】
上述の回路構成における本発明の振幅制御付電圧制御型発振回路の動作を以下に説明する。本発明の振幅制御付電圧制御型発振回路はＶＯＣで発振させた発振信号Ｗ１，Ｗ３の発振振幅をＶＣＯ内に用いられている可変容量とインダクタンスから成る共振回路が温度によって変動しても常に一定振幅（最小振幅）に成る様に制御するように成したものである。
【００２８】
即ち、ＶＣＯの発振信号Ｗ１、Ｗ２の振幅はＶＣＯ内に流れるバイアス電流Ｉｂと共振回路のインピーダンスＺの積で定まる。従って、インピーダンスＺが温度によって変化したときはバイアス電流Ｉｂを振幅が一定に成るように制御してやればよい。
【００２９】
そこで、本例ではカレントミラー構成の電流源からなるＮＭＯＳトランジスタＱ１０、Ｑ１３から帰還させた電流Ｉｄ１に基いてＰＭＯＳトランジスタＱ３のバイアス電流Ｉｂを制御するように成したものである。
【００３０】
図１に於いて、ＶＣＯの出力端からカツプリングコンデンサＣ１，Ｃ２を介してＡＤＣのＰＭＯＳトランジスタＱ６、Ｑ８のゲートに供給された反対位相の発振信号Ｗ１、Ｗ２の振幅は、ＰＭＯＳトランジスタＱ６、Ｑ８及びコンデンサＣ４によって検出される。ＣＯＰのＰＭＯＳトランジスタＱ６、Ｑ８の夫々のゲート電圧が正電位ではコンデンサＣ４にホールドされているが負電位ではコンデンサＣ４に充電される。従って、コンデンサＣ４の電位、即ちＣＯＰのＰＭＯＳトランジスタＱ９の電位は振幅の負電位になればなるほど低くなることに成る。
【００３１】
ＣＯＰを構成するＰＭＯＳトランジスタＱ９、Ｑ１２では基準電源電圧Ｖ２とコンデンサＣ４の充電電圧Ｖｃとの比較が成される。即ち、差動対のＰＭＯＳトランジスタＱ９とＱ１２のゲート電圧が一定になるようにＣＳのＰＭＯＳトランジスタＱ１１からの定電流を制御することで、対のＰＭＯＳトランジスタＱ９、Ｑ１２に流れるドレイン電流Ｉｄ１、Ｉｄ２をコントロールする。
【００３２】
例えば、発振信号Ｗ１、Ｗ２の振幅が大きく、対のＰＭＯＳトランジスタＱ９、Ｑ１２のゲートの電圧が下がればカレントミラー構成のＮＭＯＳトランジスタＱ１０、Ｑ１３のドレインに流れる電流Ｉｄ１、Ｉｄ２は増加するようになるのでバイアス用のＮＭＯＳトランジスタＱ３のバイアス電流Ｉｂはさがって発振信号Ｗ１、Ｗ２の振幅は小さくなるように制御される。振幅が小さくなる場合は上述の動作と逆の動作が成される。
【００３３】
上述のように、本例の発振回路（ＶＣＯ）はＮＭＯＳトランジスタＱ２、Ｑ５ とＰＭＯＳトランジスタＱ１、Ｑ４ と共振回路（Ｌ１、ＶＣ１)より構成され、ＮＭＯＳトランジスタＱ３にはその発振回路をバイアスする電流が流れる。出力端子Ｔｏｕｔには別のレギュレータ回路の電流源より生成された定電流が流れ込み、カレントミラー構成の電流源（ＣＳ）（Ｑ７、Ｑ１１，Ｑ１４）により、振幅検出回路（ＡＤＣ）（Ｑ６、Ｑ８、Ｃ４）と比較回路（ＣＯＰ）（Ｑ９、Ｑ１２、Ｑ１０、Ｑ１３)にバイアス電流が供給される。発振回路（ＶＣＯ）に生じ発振信号Ｗ１、Ｗ２は容量Ｃ１、Ｃ２を介して、振幅検出回路（ＡＤＣ）（Ｑ６、Ｑ８、Ｃ４）に伝達され振幅の検出後の電荷がコンデンサＣ４に充電される。コンデンサＣ４に生じた直流電圧とＰＭＯＳトランジスタＱ１５のソースの直流電圧とを入力とする比較回路（ＣＯＰ）の動作により、発振振幅が増大した時にはＮＭＯＳトランジスタＱ３の電流が減少し、発振信号の振幅が減少した時にはＮＭＯＳトランジスタＱ３の電流は増大するように作用することになる。
【００３４】
本発明の振幅制御付電圧制御型発振回路によれば、安定に発振しうる最小の発振振幅で発振回路を動作させることが可能になるため、低消費電力で動作する発振回路を構成する事が可能になる。又、負帰還回路によりＶＣＯの出力振幅を一定となる様に回路を構成したので、ＶＣＯのバイアス用電流を共振回路の変動に対応して変えることが可能になり、所望のノイズ特性を維持しつつ低消費電力のＶＣＯを得ることが出来る効果を奏する。
【００３５】
次に、図２乃至図６により本発明の振幅制御付電圧制御型発振回路の変形例を詳記する。尚、図２乃至図６に於いて、図１の対応部分には同一符号を付して重複説明を省略する。図２はＶＣＯ部分を変更した以外の他の構成は図１と同様構成である。
【００３６】
図２に於いて、ＶＣＯを構成する共振回路を構成する可変容量ＶＣ１とインダクタンスＬ１の並列回路にスイッチＳｗ１を介してコンデンサＣ５及びＣ６を並列接続したものである。即ち、可変容量ＶＣ１の１端とＣＭＯＳ構成のＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２のゲートを接続し、このゲートとスイッチＳｗ１の可動接点ａを接続し、スイッチＳｗ１の固定接点ｂ、ｃにコンデンサＣ５、Ｃ６の１端を接続し、コンデンサＣ５、Ｃ６の他端をＣＭＯＳを構成するＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の共通に接続したドレインに接続することでスイッチＳｗ１を切換えて所定の容量を選択し、ＶＣＯの発振周波数を拡げるようにしたものである。
【００３７】
図３に示す構成はＣＯＰのカレントミラー回路のＮＭＯＳトランジスタＱ１３とバイアス用の電流源のＮＭＯＳトランジスタＱ３との間に低域通過炉波回路（ＬＰＦ）を介在させたものである。他の構成は図１と同一構成である。即ち、図３に於いては、ＮＭＯＳトランジスタＱ３のゲートとソース間にコンデンサＣ７を接続し、ＮＭＯＳトランジスタＱ１３のドレインとＮＭＯＳトランジスタＱ３のゲート間に抵抗Ｒ３を接続したものである。この様に帰還ループにＲＣ定数を設けることで帰還ループを安定化させることが可能となり、更に、ＣＯＰから発生するノイズを除去することが可能となる。
【００３８】
図４に示す構成は、基準電圧Ｖ１、Ｖ２をＶＣＯの用いられる状況に応じて（例えば、受信、送信、周波数）、適応的に変化させる事で最適な消費電力と低ノイズ化を図ったものである。図４でスイッチＳｗ２の可動接点ａに応じて、固定接点ｂ側に接続された基準電圧源の電圧Ｖ１＋Ｖ２を固定接点ｃ側に切り換えることにより、発振振幅を決定している基準電圧をＶ１＋Ｖ２或いはＶ３に切り換えるえることで発振振幅を変えるように成したものである。この構成に於いても切換回路（ＳＷＣ）以外は図１と同一構成である。
【００３９】
図５に示す構成は、ＶＣＯの構成を対のＮＭＯＳトランジスタでと２個のインダクタあるいは差動インダクタと可変容量から成る共振回路とすることで低電圧動作に適した構成としたものである。図５に於いて、対のＮＭＯＳトランジスタＱ２、Ｑ５のソース同士を接続してバイアス用のＮＭＯＳトランジスタＱ３のドレインに接続する。又、ＮＭＯＳトランジスタＱ２及びＱ５のゲートを対のＮＭＯＳトランジスタＱ５及びＱ２のドレインに接続し、ＮＭＯＳトランジスタＱ２、Ｑ５のドレインに夫々インダクタンスと可変容量の並列回路から成る２個の共振回路を接続し、この共振回路の他端を電源電圧Ｖの正電極に接続させたものである。
【００４０】
上述の構成によると、図１乃至図４で説明したＶＣＯの構成によると、差動対のＰＭＯＳトランジスタＱ１、Ｑ４と差動対のＮＭＯＳトランジスタＱ２、Ｑ５を用いているためＶＣＯを発振させるための動作電圧はＰＭＯＳ及びＮＭＯＳトランジスタの閾値電圧Ｖｔｈを夫々０．７５Ｖとし、ソース・ドレイン間の電圧を０．３Ｖとすると合計で１．８Ｖ以上の電源電圧Ｖを必要とするが、図に示す構成のＶＣＯではＰＭＯＳトランジスタＱ１、Ｑ４が無い分の閾値電圧Ｖｔｈを稼ぐことが出来るので１，８Ｖ以下の電源電圧ＶでＶＣＯを安定に発振させることが出来る。
【００４１】
図６に示す構成は図５の変形例を示すもので、ＡＤＣを構成するＰＭＯＳトランジスタＱ６、Ｑ８をＮＭＯＳトランジスＱ６Ａ、Ｑ８Ａにすることにより、より低電圧動作に向く構成としたものである。即ち、図５のＰＭＯＳトランジスタＱ８のＤＣバイアス電圧を０．２ＶとするとＰＭＯＳトランジスタＱ１２では１．６Ｖ程度となり、電源電圧Ｖは１．８Ｖ以下となるが、図６の場合はＮＭＯＳトランジスタＱ８Ａで０．２Ｖ、ＰＭＯＳトランジスタＱ１２で０．８Ｖ程度となり、電源電圧Ｖは１．０Ｖ程度となり、図５の場合に比べさらに電源電圧を低くすることが出来る。
【産業上の利用可能性】
【００４２】
上述のでは振幅制御付電圧制御型発振回路の構成をＮＭＯＳトランジスタおよびＰＭＯＳトランジスタで構成させたがＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えて回路設計することもできる。
【図面の簡単な説明】
【００４３】
【図１】本発明の振幅制御付電圧制御型発振回路の１形態例を示す回路図である。
【図２】本発明の振幅制御付電圧制御型発振回路の発振回路の他の形態例を示す回路図である。
【図３】本発明の振幅制御付電圧制御型発振回路の帰還回路の他の形態例を示す回路図である。
【図４】本発明の振幅制御付電圧制御型発振回路の切換回路の他の形態例を示す回路図である。
【図５】本発明の振幅制御付電圧制御型発振回路の発振回路の更に他の形態例を示す回路図である。
【図６】本発明の振幅制御付電圧制御型発振回路の振幅検出回路の他の形態例を示す回路図である。
【図７】従来の振幅制御付電圧制御型発振回路の１形態例を示す回路図である。
【図８】従来の振幅制御付電圧制御型発振回路の他の形態例を示す回路図である。
【符号の説明】
【００４４】
Ｑ２、Ｑ３、Ｑ５、Ｑ１０、Ｑ１３、Ｑ６Ａ、Ｑ８Ａ‥‥ＮＭＯＳトランジスタ、Ｑ１、Ｑ４、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１１、Ｑ１２、Ｑ１４、Ｑ１５、Ｑ１６‥‥ＰＭＯＳトランジスタ、ＶＣＯ‥‥電流制御発振回路、ＡＤＣ‥‥振幅検出回路、ＣＯＰ‥‥比較回路、ＣＳ‥‥電流源、Ｖ‥‥電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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