(57)【要約】【課題】  セルトランジスタのオフ時におけるリーク電流を抑制できるとともに、製造工程を簡略化できる半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置では、ロジック部のトランジスタＮＴ（またはＰＴ）のソース／ドレイン領域４０ａ（または４０ｂ）は、高濃度領域１０ａ（または１０ｂ）と、ＬＤＤ領域となる低濃度領域７ａ（または７ｂ）とを有しており、ＤＲＡＭ部のメモリセルトランジスタＭＴのソース／ドレイン領域１０ｃは高濃度領域のみから構成されている。【選択図】        図１
2005093888.tif 000002
【特許請求の範囲】
【請求項１】
メモリ部とロジック部とを同一の半導体基板に有するメモリ混載の半導体装置であって、
前記半導体基板の主表面に形成された１対のソース／ドレイン領域、および前記１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介して形成されたゲート電極層を有する、前記ロジック部の第１トランジスタと、
前記半導体基板の主表面に形成された１対のソース／ドレイン領域、および前記１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介して形成されたゲート電極層を有する、前記メモリ部の第２トランジスタと、
前記第１トランジスタの前記１対のソース／ドレイン領域の各々は、高濃度領域と、前記高濃度領域に隣接した低濃度領域とを有しており、
前記第２トランジスタの前記１対のソース／ドレイン領域の各々は高濃度領域のみから構成されている、半導体装置。
【請求項２】
前記第１のトランジスタの前記１対のソース／ドレイン領域および前記ゲート電極層の各々と、前記第２のトランジスタの前記１対のソース／ドレイン領域および前記ゲート電極層の各々との表面に形成されたシリサイド層をさらに備えたことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
メモリ部とロジック部とを同一の半導体基板に有するメモリ混載の半導体装置の製造方法であって、
前記ロジック部と前記メモリ部とのそれぞれにおいて、前記半導体基板の主表面上にゲート絶縁層とゲート電極層とを積層して形成する工程と、
前記ロジック部において、前記ゲート電極層をマスクとして前記半導体基板の主表面に不純物を導入することにより、前記ゲート電極層を挟むように前記半導体基板の主表面に１対の低濃度領域を形成する工程と、
前記メモリ部の前記ゲート電極層の側壁を覆う側壁絶縁層と、前記ロジック部の前記ゲート電極層の側壁を覆う側壁絶縁層とを形成する工程と、
前記ロジック部と前記メモリ部とのそれぞれにおいて、前記ゲート電極層および前記側壁絶縁層をマスクとして前記半導体基板の主表面に不純物を導入し、前記ゲート電極層および前記側壁絶縁層を挟むように前記半導体基板の主表面に１対の高濃度領域を形成する工程とを備え、
前記ロジック部においては高濃度領域と、前記高濃度領域に隣接した低濃度領域とを有するソース／ドレイン領域を形成し、
前記メモリ部においては高濃度領域のみからなるソース／ドレイン領域を形成する、半導体装置の製造方法。
【請求項４】
前記ロジック部と前記メモリ部とのそれぞれにおいて前記ゲート電極層と前記ソース／ドレイン領域とが形成された半導体基板の表面に金属膜を形成する工程と、
前記金属膜の前記ソース／ドレイン領域に接する部分および前記ゲート電極層に接する部分をシリサイド化する工程と、
前記金属膜のシリサイド化していない部分を除去する工程とさらに備えたことを特徴とする、請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、メモリ部とロジック（論理回路）部とが同一基板上に混載された半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
汎用のＤＲＡＭ（Dynamic Random Access Memory：１個のチップにメモリ領域および周辺回路（デコーダー、センスアンプ、Ｉ／Ｏ回路などで構成されている）のみを搭載）では、これまでメモリセルのホールド特性が重視されており、そのため、メモリセルトランジスタのソース／ドレイン領域の不純物濃度を周辺回路におけるよりも低濃度にし、接合リーク電流を押さえることが一般的であった。
【０００３】
最近では、より高速な処理が要求されており、この要求を満足するためにＤＲＡＭ部と、高速処理を行なう論理演算部（ロジック部）と、これらを外部回路に接続するＩ／Ｏ部とを１個のチップに搭載したＤＲＡＭ混載ロジックチップ、いわゆるＳＯＣ（System On Chip）が提案されている。
【０００４】
従来、ＳＯＣにおいて、読出し、書き込み動作の高速化を実現するためにソース／ドレイン領域の低抵抗化、たとえばソース／ドレイン領域をシリサイド化する提案が、たとえば特開２００１−１２７２７０号公報（特許文献１）によりなされている。
【０００５】
この公報には、ＤＲＡＭ部のＭＯＳ（Metal Oxide Semiconductor）トランジスタとロジック部のＭＯＳトランジスタとの各々のソース／ドレイン領域を低濃度のＬＤＤ（Lightly doped drain）領域と高濃度領域とから形成し、そのソース／ドレイン領域とゲート電極とにシリサイドを形成した構成が開示されている。
【特許文献１】特開２００１−１２７２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記公報に開示された構成では、ＤＲＡＭ部のＭＯＳトランジスタとロジック部のＭＯＳトランジスタとの各々のソース／ドレイン領域が低濃度のＬＤＤ領域と高濃度領域とから形成されている。ロジック部では、高速処理の必要からＬＤＤ領域の濃度が比較的高く設定されている。このため、ロジック部のＬＤＤ領域とＤＲＡＭ部のＬＤＤ領域とを同一の工程で同時に形成すると、ＤＲＡＭ部のＬＤＤ領域も比較的高濃度となる。この場合には、ＤＲＡＭ部のセルトランジスタにおいてパンチスルー現象が生じやすくなり、それによりセルトランジスタのオフ時におけるリーク電流が増大するという問題がある。
【０００７】
一方、ロジック部のＬＤＤ領域の不純物濃度に対してＤＲＡＭ部のＬＤＤ領域の不純物濃度を低くするためには、ロジック部のＬＤＤ領域とＤＲＡＭ部のＬＤＤ領域とを別の工程で別々に形成する必要がある。この場合には、半導体装置の製造方法における工程数が増えるという問題がある。
【０００８】
それゆえ本発明の目的は、セルトランジスタのオフ時におけるリーク電流を抑制できるとともに、製造工程を簡略化できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、メモリ部とロジック部とを同一の半導体基板に有するメモリ混載の半導体装置であって、ロジック部の第１トランジスタと、メモリ部の第２トランジスタとを備えている。ロジック部の第１トランジスタは、半導体基板の主表面に形成された１対のソース／ドレイン領域、およびその１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介して形成されたゲート電極層を有している。メモリ部の第２トランジスタは、半導体基板の主表面に形成された１対のソース／ドレイン領域、およびその１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介して形成されたゲート電極層を有している。第１トランジスタの１対のソース／ドレイン領域の各々は、高濃度領域と、高濃度領域に隣接した低濃度領域とを有している。第２トランジスタの１対のソース／ドレイン領域の各々は高濃度領域のみから構成されている。
【発明の効果】
【００１０】
本発明の半導体装置によれば、メモリ部の第２トランジスタの１対のソース／ドレイン領域の各々は高濃度領域のみから構成されており、ロジック部のようにＬＤＤ領域となるような低濃度領域を有していない。このため、その低濃度領域が高濃度化することによるパンチスルーの発生をメモリ部において防止することができ、それによりセルトランジスタのオフ時におけるリーク電流の増大を抑制することができる。
【００１１】
また、メモリ部の第２トランジスタの１対のソース／ドレイン領域の各々が高濃度領域のみから構成されているため、メモリ部においてロジック部のような低濃度領域を形成する必要がない。このため、メモリ部に低濃度領域を形成することによる製造工程の増加はなく、製造工程を簡略化することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面に基づいて説明する。
【００１３】
図１は、本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。図１を参照して、本実施の形態の半導体装置は、ＤＲＡＭ部（メモリ部）とロジック部とを同一のシリコン基板（半導体基板）１に有するメモリ混載の半導体装置である。ロジック部には、たとえばｎチャネルＭＯＳトランジスタＮＴとｐチャネルＭＯＳトランジスタＰＴとが形成されている。また、ＤＲＡＭ部には、複数のｎチャネルＭＯＳトランジスタよりなるメモリセルトランジスタＭＴが形成されている。
【００１４】
シリコン基板１の表面には、ｎチャネルＭＯＳトランジスタＮＴの形成領域と、ｐチャネルＭＯＳトランジスタＰＴの形成領域と、ＤＲＡＭ部とを電気的に分離するためのトレンチ分離が形成されている。このトレンチ分離は、シリコン基板１の表面に形成された溝１ａと、その溝１ａ内を埋め込む埋め込み絶縁膜（たとえばシリコン酸化膜）２とを有している。
【００１５】
ｎチャネルＭＯＳトランジスタＮＴは、シリコン基板１の表面に形成された１対のｎ型ソース／ドレイン領域４０ａと、その１対のｎ型ソース／ドレイン領域４０ａに挟まれる領域上にゲート絶縁層（たとえばシリコン酸化膜）９を介して形成されたゲート電極層６とを有している。また、ゲート電極層６の両側壁の各々を覆うように側壁絶縁層（たとえばシリコン酸化膜）８が形成されている。この側壁絶縁層８は、下側ほど幅が大きくなるようなサイドウォール形状を有している。
【００１６】
１対のｎ型ソース／ドレイン領域４０ａの各々は、高濃度領域１０ａと、その高濃度領域１０ａに隣接するＬＤＤ領域となる低濃度領域７ａとを有している。この低濃度領域７ａは側壁絶縁層８の真下領域に形成され、かつゲート電極層６の真下領域にも延びている。高濃度領域１０ａと低濃度領域７ａとの双方はともにｎ型の不純物が導入された領域であり、高濃度領域１０ａには低濃度領域７ａよりもｎ型不純物が高濃度に導入されている。この１対のソース／ドレイン領域４０ａの各々の表面に接するようにシリサイド層１２が形成されている。また、ゲート電極層６の表面に接するようにシリサイド層１２が形成されている。
【００１７】
ｐチャネルＭＯＳトランジスタＰＴは、シリコン基板１の表面に形成された１対のｐ型ソース／ドレイン領域４０ｂと、その１対のｐ型ソース／ドレイン領域４０ｂに挟まれる領域上にゲート絶縁層（たとえばシリコン酸化膜）９を介して形成されたゲート電極層６とを有している。また、ゲート電極層６の両側壁の各々を覆うように側壁絶縁層（たとえばシリコン酸化膜）８が形成されている。この側壁絶縁層８は、下側ほど幅が大きくなるようなサイドウォール形状を有している。
【００１８】
１対のｐ型ソース／ドレイン領域４０ｂの各々は、高濃度領域１０ｂと、その高濃度領域１０ｂに隣接するＬＤＤ領域となる低濃度領域７ｂとを有している。この低濃度領域７ｂは側壁絶縁層８の真下領域に形成され、かつゲート電極層６の真下領域にも延びている。高濃度領域１０ｂと低濃度領域７ｂとの双方はともにｐ型の不純物が導入された領域であり、高濃度領域１０ｂには低濃度領域７ｂよりもｐ型不純物が高濃度に導入されている。この１対のソース／ドレイン領域４０ｂの各々の表面に接するようにシリサイド層１２が形成されている。また、ゲート電極層６の表面に接するようにシリサイド層１２が形成されている。
【００１９】
メモリセルトランジスタＭＴは、シリコン基板１の表面に形成された１対のｎ型ソース／ドレイン領域１０ｃと、その１対のｎ型ソース／ドレイン領域１０ｃに挟まれる領域上にゲート絶縁層（たとえばシリコン酸化膜）９を介して形成されたゲート電極層６とを有している。また、ゲート電極層６の両側壁の各々を覆うように側壁絶縁層（たとえばシリコン酸化膜）８が形成されている。この側壁絶縁層８は、下側ほど幅が大きくなるようなサイドウォール形状を有している。
【００２０】
１対のｎ型ソース／ドレイン領域１０ｃの各々は、ｎ型の不純物が導入された高濃度領域１０ｃのみからなっており、ＬＤＤ領域となる低濃度領域を有していない。この１対のソース／ドレイン領域１０ｃの各々の表面に接するようにシリサイド層１２が形成されている。また、ゲート電極層６の表面に接するようにシリサイド層１２が形成されている。
【００２１】
ｎチャネルＭＯＳトランジスタＮＴ、ｐチャネルＭＯＳトランジスタＰＴおよびメモリセルトランジスタＭＴを覆うように、シリコン基板１上に層間絶縁膜１３が形成されている。
【００２２】
ロジック部においては、層間絶縁膜１３上に複数の配線層１８ｂが形成されている。複数の配線層１８ｂの各々は、層間絶縁膜１３の孔１５ａを埋め込む導電層１６によって各シリサイド層１２に電気的に接続されている。
【００２３】
ＤＲＡＭ部においては、層間絶縁膜１３上にビット配線層１８ａが形成されている。ビット配線層１８ａは、層間絶縁膜１３の孔１５ａを埋め込む導電層１６によってシリサイド層１２に電気的に接続されている。
【００２４】
これらの配線層１８ｂおよびビット配線層１８ａを覆うように層間絶縁膜１３上に層間絶縁膜１４が形成されている。
【００２５】
ＤＲＡＭ部においては、層間絶縁膜１４上にメモリセルを構成するキャパシタＣが形成されている。キャパシタＣは、ストレージノード（下部電極）１９と、キャパシタ誘電体層２０と、セルプレート（上部電極）２１とを有している。ストレージノード１９とセルプレート２１とはキャパシタ誘電体層２０を挟んで互いに対向している。ストレージノード１９は、層間絶縁膜１３、１４に設けられた孔１５ｂを埋め込む導電層１７によりシリサイド層１２に電気的に接続されている。
【００２６】
次に本実施の形態の製造方法について説明する。
【００２７】
図２〜７は、本発明の一実施の形態における半導体装置の製造方法を示す概略断面図である。
【００２８】
図２を参照して、シリコン基板１に公知の方法により溝１ａと埋め込み酸化膜２とを有するトレンチ分離が形成される。このトレンチ分離により、ロジック部のｎチャネルＭＯＳトランジスタＮＴと、ｐチャネルＭＯＳトランジスタＰＴと、ＤＲＡＭ部とがそれぞれ電気的に分離される。続いて、シリコン基板１の表面に熱酸化により薄いシリコン酸化膜（ＳｉＯ2：犠牲酸化膜、図示せず）が形成され、通常の方法でロジック部およびＤＲＡＭ部のデコーダー、センスアンプ、Ｉ／Ｏ回路等で構成される周辺回路のｐチャネル、ｎチャネル、メモリセルのｎチャネルを形成するためのチャネルイオン注入並びにそれぞれのウェル（ｐ型ウェル３、ｎ型ウェル４、セルｐ型ウェル５）形成のためのイオン注入が行なわれる。これにより、ロジック部のｎチャネルＭＯＳトランジスタ形成部にはｐ型ウェル３が形成され、ｐチャネルＭＯＳトランジスタ形成部にはｎ型ウェル４が形成され、ＤＲＡＭ部にはｐ型ウェル５が形成される。
【００２９】
なお、図２では簡略化のため、各ウェルと素子分離のための埋め込み酸化膜２のみを示しているが、この構成に限定されるものではない。ｐ型ウェル５とｐ型ウェル３とは同時のイオン注入により形成されてもよく、また別々のイオン注入で形成されてもよい。また、ＤＲＡＭ部のメモリセルアレイ領域にディープｎ型ウェルが形成されてもよい。
【００３０】
図３を参照して、犠牲酸化膜が除去された後、再度の熱酸化が行なわれてゲート酸化膜９が形成される。この時、ＤＲＡＭ部のゲート酸化膜９の膜厚はロジック部のゲート酸化膜９の膜厚と同じでもよい。続いて、各トランジスタのゲートとなる多結晶シリコン層が全面に形成され、通常の写真製版技術およびエッチング技術により所望のゲート電極形状にパターニングされる。
【００３１】
この後、ｎチャネルＭＯＳトランジスタ部のみを露出するレジスト（図示せず）が形成され、そのレジストとゲート電極層６とをマスクとしてシリコン基板１にｎ型の不純物イオンが注入される。このイオン注入により、ロジック部のｎチャネルＭＯＳトランジスタ部においてゲート電極層６を挟むようにシリコン基板１の表面に、ＬＤＤ領域となるｎ型の低濃度領域７ａが形成される。この後、レジストがたとえばアッシングなどにより除去される。
【００３２】
また、ｐチャネルＭＯＳトランジスタ部のみを露出するレジスト（図示せず）が形成され、そのレジストとゲート電極層６をマスクとしてシリコン基板１にｐ型の不純物イオンが注入される。このイオン注入により、ロジック部のｐチャネルＭＯＳトランジスタ部においてゲート電極層６を挟むようにシリコン基板１の表面に、ＬＤＤ領域となるｐ型の低濃度領域７ｂが形成される。この後、レジストがたとえばアッシングなどにより除去される。
【００３３】
この後、シリコン基板１の全面にシリコン酸化膜がＴＥＯＳ（Tetra Ethyl Ortho Silicate）などを用いてＣＶＤ法で成膜される。このシリコン酸化膜にゲート電極層６の表面が露出するまで異方性エッチングが行なわれて、ゲート電極６の側面にシリコン酸化膜よりなる側壁絶縁層８が形成される。
【００３４】
図４を参照して、ｎチャネルＭＯＳトランジスタ部およびＤＲＡＭ部をマスクし、ｐチャネルＭＯＳトランジスタ部のみを露出するレジスト３０ａが形成される。このレジスト３０ａとゲート電極層６と側壁絶縁層８とをマスクとして、ｐチャネルＭＯＳトランジスタ部のシリコン基板１にＢ（硼素）やＢＦ2（弗化硼素）などのｐ型不純物がイオン注入される。このイオン注入は、たとえば注入エネルギー２０ｋｅＶ、ドーズ量３×１０15／ｃｍ2程度の条件でＢＦ2を注入することにより行なわれる。このイオン注入により、ゲート電極層６および側壁絶縁層８を挟むようにシリコン基板１の表面に１対のｐ型の高濃度領域１０ｂが形成される。なお、この時、多結晶シリコンよりなるゲート電極層６にも同時にイオンが注入され、その結果、ゲート電極層６はｐ型の導電型のゲートとなる。この後、レジスト３０ａがアッシングなどにより除去される。
【００３５】
図５を参照して、ｐチャネルＭＯＳトランジスタ部のみをマスクし、ｎチャネルＭＯＳトランジスタ部およびＤＲＡＭ部を露出するレジスト３０ｂが形成される。このレジスト３０ｂとゲート電極層６と側壁絶縁層８とをマスクとして、ｎチャネルＭＯＳトランジスタ部およびＤＲＡＭ部のシリコン基板１にＰ（燐）およびＡｓ（砒素）の双方のｎ型不純物がイオン注入される。このイオン注入により、ｎチャネルＭＯＳトランジスタ部においてはゲート電極層６および側壁絶縁層８を挟むようにシリコン基板１の表面に１対のｎ型の高濃度領域１０ａが形成され、ＤＲＡＭ部においてはゲート電極層６および側壁絶縁層８を挟むようにシリコン基板１の表面に１対のｎ型の高濃度領域１０ｃが形成される。このようにＡｓを注入することでソース／ドレイン領域の表面をシリサイド化した場合に良好なオーミックコンタクトを実現することができるとともに、Ｐを深く注入することで接合リークの増大を抑制することができる。ただし、このＰの注入は省略可能である。なお、この時、多結晶シリコンよりなるゲート電極層６にも同時にイオンが注入され、その結果、ゲート電極層６はｎ型の導電型のゲートとなる。この後、レジスト３０ｂがアッシングなどにより除去される。
【００３６】
これらの結果より、ｐチャネルＭＯＳトランジスタ部のゲート電極層６はｐ型ゲートとなり、ｎチャネルＭＯＳトランジスタ部のゲート電極層６はｎ型ゲートとなる。
【００３７】
この後、たとえばＲＴＡ（Rapid Thermal Anneal：ランプアニール）により１０００℃の温度で１０秒間の加熱が行なわれ、導入された不純物が活性化される。なお、上記においては、ｎチャネルＭＯＳトランジスタ部の高濃度領域１０ａとＤＲＡＭ部の高濃度領域１０ｃとが同じ工程で形成される場合について説明したが、別々の工程で形成されてもよい。
【００３８】
図６を参照して、シリコン基板１の全面にシリサイド化のための金属膜１１がスパッタ法などにより成膜される。この金属膜１１はたとえばコバルト（Ｃｏ）膜であるが、これに限定されず、チタン（Ｔｉ）やニッケル（Ｎｉ）など、シリコンと熱反応してシリサイドを形成できる金属材料であれば同様に使用することができる。
【００３９】
図７を参照して、シリサイド化のための熱処理が施される。これにより、金属膜１１とソース／ドレイン領域４０ａ、４０ｂ、１０ｃとが接触する部分、および金属膜１１とゲート電極層６とが接触する部分にシリサイド層１２が形成される。この後、シリサイド化しない未反応の金属膜１１が除去される。この後、さらに熱処理が行なわれる。
【００４０】
例えば、金属膜１１にコバルト膜を用いる場合には、４００〜６００℃程度の温度で３０秒間、窒素ガス（Ｎ2）ガス雰囲気中で熱処理が行なわれ、硫酸と過酸化水素水との混合液にて未反応のＣｏ膜１１が除去され、更に窒素ガス雰囲気中で７００〜８００℃の温度で１０秒程度の熱処理が行なわれる（いわゆる、サリサイド法）。これにより、各ソース／ドレイン領域４０ａ、４０ｂ、１０ｃの表面およびゲート電極層６の表面にコバルトシリサイド（ＣｏＳｉ2）層１２が形成される。
【００４１】
図１を参照して、その後、層間絶縁膜１３が形成された後、その層間絶縁膜１３にシリサイド層１２に達する孔１５ａが形成され、かつその孔１５ａ内に導電層１６が充填される。この導電層１６に電気的に接続するように配線層１８ｂまたはビット配線層１８ｂが形成される。
【００４２】
配線層１８ｂおよびビット配線層１８ａを覆うように層間絶縁膜１４が形成される。この後、層間絶縁膜１３および１４にシリサイド層１２に達する孔１５ｂが形成され、かつその孔１５ｂ内に導電層１７が充填される。この導電層１７に電気的に接続するようにストレージノード１９が形成される。ストレージノード１９を覆うようにキャパシタ誘電体層２０が形成され、このキャパシタ誘電体層２０を挟んでストレージノード１９と対向するようにセルプレート２１が形成される。これにより、ストレージノード１９とキャパシタ誘電体層２０とセルプレート２１とからなるキャパシタＣが形成される。
【００４３】
上記においてはストレージノード１９がスタック型の容量電極の場合について説明したが、これに限定されず、従来公知のシリンダ型や更に複雑な構造の電極形状とすることもでき、またポリシリコンを用いた場合にはＨＳＧ（Hemispherical Silicon Grain）電極とすることもできる。
【００４４】
次に本実施の形態の作用効果について本願発明者が検討した内容について説明する。
【００４５】
本願発明者は、図１に示す本実施の形態の構成におけるメモリトランジスタＭＴのゲート電圧ＶGとドレイン電流ＩDとの関係を調べた。また、その関係を調べるに際して、特開２００１−１２７２７０号公報の開示されたようにメモリセルトランジスタのソース／ドレイン領域が高濃度領域とＬＤＤ領域である低濃度領域とからなる場合のメモリセルトランジスタのゲート電圧ＶGとドレイン電流ＩDとの関係と比較した。その結果を図８および図９に示す。なお、図８が特開２００１−１２７２７０号公報の開示された構成におけるゲート電圧ＶGとドレイン電流ＩDとの関係を示しており、図９が本実施の形態の構成におけるゲート電圧ＶGとドレイン電流ＩDとの関係を示している。
【００４６】
また、特開２００１−１２７２７０号公報の開示された構成において、ＬＤＤ領域である低濃度領域を砒素の注入により形成し、その砒素のイオン注入時における注入エネルギーを３〜５ｋｅＶとし、ドーズ量を８×１０14〜１×１０15／ｃｍ2とした。また、本実施の形態の構成および特開２００１−１２７２７０号公報の開示された構成の双方において、高濃度領域を砒素の注入により形成し、その砒素のイオン注入時における注入エネルギーを５０ｋｅＶとし、ドーズ量を３×１０15〜６×１０15／ｃｍ-2とした。なお、図８および図９における記号Ｖｂｂとはシリコン基板に印加した電圧の値である。
【００４７】
この結果から、メモリトランジスタのソース／ドレイン領域がＬＤＤ領域となる低濃度領域を有する場合（図８）には、ゲート電極層に電圧を印加しない場合、または負の電圧を印加した場合に、１×１０-13Ａより大きなドレイン電流が流れることが分かった。また、メモリトランジスタのソース／ドレイン領域がＬＤＤ領域となる低濃度領域を有しない場合（図９）には、ゲート電極層に電圧を印加しない場合、または負の電圧を印加した場合でも、１×１０-13Ａ程度のドレイン電流しか流れないことが分かった。このことから、本実施の形態のようにメモリトランジスタのソース／ドレイン領域がＬＤＤ領域となる低濃度領域を有しないことにより、ＬＤＤ領域を有する構成よりもオフ時におけるリーク電流を小さくできることが分かった。また、図８、９のようにＶｇ−Ｉｄ特性におけるＶｂｂ依存性が小さくなり、Ｖｂｂのフレに対して強いトランジスタが形成可能となる。
【００４８】
以上説明したように、本実施の形態によれば、ＤＲＡＭ部のメモリセルトランジスタＭＴのソース／ドレイン領域１０ｃが高濃度領域のみから構成されており、ロジック部のようにＬＤＤ領域となるような低濃度領域を有していない。このため、その低濃度領域が高濃度化することによるパンチスルーの発生をＤＲＡＭ部において防止することができ、それによりセルトランジスタのオフ時におけるリーク電流が増大することを抑制することができる。
【００４９】
また、ＤＲＡＭ部のメモリセルトランジスタＭＴのソース／ドレイン領域１０ｃが高濃度領域のみから構成されているため、ＤＲＡＭ部においてロジック部のような低濃度領域７ａまたは７ｂを形成する必要がない。このため、ＤＲＡＭ部に低濃度領域を形成することによる製造工程の増加はなく、製造の工期を短縮することができる。
【００５０】
また、ソース／ドレイン領域４０ａ、４０ｂ、１０ｃとゲート電極層６との各表面にシリサイド層１２が形成されているため、ソース／ドレイン領域４０ａ、４０ｂ、１０ｃとゲート電極層６との各抵抗値を低くすることができる。これにより、高速動作が可能となる。
【００５１】
以上の説明では、ＤＲＡＭ搭載ロジックチップ（いわゆるＳＯＣ）について例示したが、本発明では、メモリ部はＤＲＡＭ部に限定されるものではなく、メモリ部はＤＲＡＭ以外の他のメモリであってもよい。
【００５２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５３】
本発明半導体装置およびその製造方法は、ＤＲＡＭ混載ＳＯＣに有利に適用される。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】本発明の一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】本発明の一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】本発明の一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６】本発明の一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。
【図７】本発明の一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。
【図８】特開２００１−１２７２７０号公報の開示された構成におけるメモリセルトランジスタのゲート電圧ＶGとドレイン電流ＩDとの関係を示す図である。
【図９】本実施の形態の構成におけるメモリセルトランジスタのゲート電圧ＶGとドレイン電流ＩDとの関係を示す図である。
【符号の説明】
【００５５】
１  シリコン基板、１ａ  溝、２  埋め込み絶縁層、３，５  ｐ型ウェル、４  ｎ型ウェル、６  ゲート電極層、７ａ，７ｂ  低濃度領域、８  側壁絶縁層、９  ゲート絶縁層、１０ａ，１０ｂ，１０ｃ  高濃度領域、１１  金属膜、１２  シリサイド層、１３，１４  層間絶縁膜、１５ａ，１５ｂ  孔、１６，１７  導電層、１８ａ  ビット配線層、１８ｂ  配線層、１９  ストレージノード、２０  キャパシタ誘電体層、２１  セルプレート、ＮＴ  ｎチャネルＭＯＳトランジスタ、ＰＴ  ｐチャネルＭＯＳトランジスタ、ＭＴ  メモリセルトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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