(57)【要約】【課題】  本発明は、封止層中へのパーティクルの混入やボイドの発生を抑えることができる半導体パッケージの製造方法を提供する。【解決手段】  本発明の半導体パッケージの製造方法は、電極１１を有する複数の集積回路１と、集積回路１の間に配されたスクライブライン３と、試験用電極１３とを備えてなる半導体ウェハ２上のうち、集積回路１とスクライブライン３と試験用電極１３を覆うように絶縁層４を形成する工程Ａと、絶縁層４のうち電極１１に整合する領域に開口部を形成する工程Ｂと、絶縁層４がスクライブライン３と試験用電極１３を被覆した状態を保ちつつ、開口部を介して電極１１に接続された再配線層６を形成する工程Ｃと、集積回路１と絶縁層４と再配線層６を封止する封止層７を形成する工程Ｄと、絶縁層４と封止層７のうちスクライブライン３に整合する領域を除去して切り込み溝８を形成する工程Ｅとを少なくとも具備する構成とする。【選択図】  図９
2005150452.tif 000002
【特許請求の範囲】
【請求項１】
一方の面に、電極（１１）を有する複数の集積回路（１）と、隣り合う前記集積回路（１）の間に配されたスクライブライン（３）と、該スクライブラインに形成された試験用電極（１３）とを備えてなる半導体ウェハ（２）を用いて半導体パッケージを製造する方法であって、
前記半導体ウェハ上のうち、少なくとも前記集積回路と前記スクライブラインと前記試験用電極を覆うように絶縁層（４）を形成する工程Ａと、
前記絶縁層のうち、前記電極に整合する領域に開口部（４１）を形成する工程Ｂと、
前記絶縁層が前記スクライブラインと前記試験用電極を被覆した状態を保ちつつ、前記絶縁層の開口部を介して前記電極に接続された再配線層（６）を形成する工程Ｃと、
前記集積回路と前記絶縁層と前記再配線層を封止する封止層（７）を形成する工程Ｄと、
前記絶縁層と前記封止層において、前記スクライブラインに整合する領域を除去して切り込み溝（８）を形成する工程Ｅとを少なくとも具備することを特徴とする半導体パッケージの製造方法。
【請求項２】
前記工程Ｅにおいて、前記スクライブライン上の絶縁層と封止層とを一括して除去することを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記工程Ｅにおいて、前記スクライブライン上の絶縁層と封止層とを個別に除去することを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項４】
少なくとも前記スクライブライン上の絶縁層を、プラズマエッチング法又はリアクティブイオンエッチング法によって除去することを特徴とする請求項１乃至３のいずれかに記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板を使用しないウェハレベルＣＳＰによる半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
近年、半導体パッケージの小型化を実現するための技術として、ウェハレベルＣＳＰ（ＣＳｐ；Chip Size/Scale Package）が提案されている。このＣＳＰは、ウェハごと樹脂封止するパッケージである。
ウェハレベルＣＳＰの製造方法では、フォトリソグラフィー技術等により、各集積回路１０１上に絶縁層１０４，再配線層１０６，封止層１０７を順次成膜して半導体パッケージとする。
このウェハレベルＣＳＰの製造方法において、従来、隣り合う集積回路１０１間の境界部分に設けられたスクライブライン１０３上には、絶縁樹脂層１０４などを積層せず、切り込み溝１０８を設けてスクライブライン１０３が露出した状態とし、半導体パッケージを形成した後、このスクライブライン１０３に沿ってダイシングできるようにしていた。
【０００３】
図１０乃至図１６は、従来のウェハレベルＣＳＰの製造方法を工程順に示す断面図である。
図１０に示されたように、複数の集積回路１０１（IC：Integrated Circuitとも言う。）とその電極１１１とが設けられたＳｉ等の半導体ウェハ１０２を用意する。この半導体ウェハ１０２のうち、隣り合う集積回路１０１間の境界部分には、ダイシングする際の切りしろとなる溝（以下、スクライブライン１０３という。）が設けられている。通常、このスクライブライン１０３には、集積回路１０１の検査を行うための試験用のＴＥＧチップ１１２（TEG：Test Element Group）が備えられている。
フォトリソグラフィ技術等により、電極１１１に整合する領域に開口部１４１が設けられた樹脂製の絶縁層１０４を各集積回路１０１上に形成する（図１１御参照。）。
【０００４】
そして、電解めっき用の薄いシード層１０５を半導体ウェハ１０２全面に形成する（図１２御参照。）。このシード層１０５上にレジスト膜（図示せず）を形成した後に、Ｃｕ等の金属から構成された導電層である再配線層１０６を電解メッキ法等により形成する（図１３御参照。）。
この再配線層１０６の形成後、レジスト膜を除去し、更に、不要なシード層１０５をエッチング等により除去する。以上により、絶縁層１０４に設けられた開口部１４１を介して、電極１１１に電気的に接続された再配線層１０６が形成される（図１４御参照。）。
次に、半導体ウェハ１０２全面に、再配線層１０６のうち半田バンプを設ける領域に開口部１７１を有し、かつ集積回路１０１，絶縁層１０４，再配線層１０６を封止するように表面保護用の絶縁層である封止層１０７を形成する（図１５御参照。）。
そして、絶縁層４と封止層７のうち、スクライブライン３に整合する領域を除去して切り込み溝１０８を形成する（図１６御参照。）。
封止層１０７の開口部１７１を介して再配線層１０６上に半田バンプを形成すると、半導体パッケージが得られ、表面に露出したスクライブライン１０３に沿って半導体ウェハ１０２のダイシングを行うことによって、チップ化される。
上述したウェハレベルＣＳＰによる半導体パッケージの製造方法としては、以下の特許文献１等がある。
【特許文献１】特開２００２−３１３９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記した従来のウェハレベルＣＳＰによる半導体パッケージの製造方法では、図１１に示されたように、集積回路１０１上にのみ絶縁層１０４を形成する。
スクライブライン１０３には絶縁層１０４が形成されず、外方に露出した状態となるため、次の工程（図１２）のシード層１０５を半導体ウェハ１０２全面に形成する際、スクライブライン１０３上にもシード層１０５が形成される。
そして、不要なシード層１０５をエッチング等により除去する際（図１４）、スクライブライン１０３上のシード層１０５も除去することになるが、このときエッチング液によって半導体ウェハ１０２上のスクライブライン１０３近傍が浸食される場合がある。
【０００６】
スクライブライン１０３に形成されたＴＥＧチップ１１２には、その表面に設けられた入出力用のＡｌパッド（試験用電極１１３）と、半導体ウェハ１０２上に形成されたパッシベーション膜１２１の下層に設けられたＡｌ配線層とが備えられており、前記Ａｌパッド１１３は表面に露出しており、エッチング液に浸食されやすい。
例えば、エッチング液によるＡｌパッド１１３の浸食が著しい場合、このＡｌパッド１１３に接続されたＡｌ配線層も浸食されることとなる。このＡｌ配線層が浸食されると、パッシベーション膜１２１の下層に空隙１１４ができてしまい、以下のような不具合が発生する場合がある。
【０００７】
（１）空隙１１４上に位置するパッシベーション膜１２１は、半導体ウェハ１０２に支持されておらず剥離しやすく、このパッシベーション膜１２１が剥離すると半導体ウェハー１０２表面に付着する微細な粒子状の汚染物（パーティクル）１１５となり、次工程にて封止層１０７を形成する際（図１５）、封止層１０７内に混入し、製品外観不良となる。
（２）パッシベーション膜１２１の下層に空隙１１４ができた場合、例えば、半導体ウェハ１０２上に液状の感光性樹脂を塗布した際、感光性樹脂が空隙１１４と接触した状態となる。パッシベーション膜１２１の下層にできた空隙１１４は細孔であるため、液状の感光性樹脂であっても空隙１１４を埋めることができず空隙１１４中に空気が残ってしまう。このため、感光性樹脂を加熱（プリベーク）したり、硬化させる際、前記空隙１１４と接触する樹脂中に、空隙１１４中の空気が入り込み、この空気が樹脂中に気泡１１６として残ってボイドとなり、製品不良の原因となる。
【０００８】
本発明の目的は、上記した事情に鑑みなされたものである。すなわちウェハレベルＣＳＰにより半導体パッケージを製造する際に、封止層中へのパーティクルの混入やボイドの発生を抑えることができる半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、以下の構成を提供するものである。
請求項１に係る発明は、一方の面に、電極を有する複数の集積回路と、隣り合う前記集積回路の間に配されたスクライブラインと、該スクライブラインに形成された試験用電極とを備えてなる半導体ウェハを用いて半導体パッケージを製造する方法であって、前記半導体ウェハ上のうち、少なくとも前記集積回路と前記スクライブラインと前記試験用電極を覆うように絶縁層を形成する工程Ａと、前記絶縁層のうち、前記電極に整合する領域に開口部を形成する工程Ｂと、前記絶縁層が前記スクライブラインと前記試験用電極を被覆した状態を保ちつつ、前記絶縁層の開口部を介して前記電極に接続された再配線層を形成する工程Ｃと、前記集積回路と前記絶縁層と前記再配線層を封止する封止層を形成する工程Ｄと、前記絶縁層と前記封止層において、前記スクライブラインに整合する領域を除去して切り込み溝を形成する工程Ｅとを少なくとも具備することを特徴とする半導体パッケージの製造方法である。
請求項２に係る発明は、前記工程Ｅにおいて、前記スクライブライン上の絶縁層と封止層とを一括して除去することを特徴とする請求項１に記載の半導体パッケージの製造方法である。
請求項３に係る発明は、前記工程Ｅにおいて、前記スクライブライン上の絶縁層と封止層とを個別に除去することを特徴とする請求項１に記載の半導体パッケージの製造方法である。
請求項４に係る発明は、少なくとも前記スクライブライン上の絶縁層を、プラズマエッチング法又はリアクティブイオンエッチング法によって除去することを特徴とする請求項１乃至３のいずれかに記載の半導体パッケージの製造方法である。
【発明の効果】
【００１０】
本発明の半導体パッケージの製造方法によれば、絶縁層が前記スクライブラインと前記試験用電極を被覆した状態を保ちつつ、前記絶縁層の開口部を介して前記電極に接続された再配線層を形成することによって、再配線層を形成する際に試験用電極がエッチングによって浸食されることがない。このため、従来のように試験用電極がエッチングによって浸食され、封止層形成の際にボイドが形成されたり封止層中にパーティクルが混入することを抑えることができる。
【発明を実施するための最良の形態】
【００１１】
図１乃至図９は、本発明の半導体パッケージの製造方法を工程順に示す断面模式図である。
図１に示されたように、複数の集積回路１（ＩＣ：Integrated Circuitとも言う。）とその電極１１とが設けられたＳｉ等の半導体ウェハ２であり、この全面にＳｉＮ等のパッシベーション膜２１を直接形成したものを用意する。このパッシベーション膜２１のうち電極１１に整合する領域に開口部が形成され、この開口部を介して電極１１が露出した状態である。
この半導体ウェハ２のうち、隣り合う集積回路１間の境界部分には、ダイシングする際の切りしろとなるスクライブライン３が設けられている。前記スクライブライン３は、通常、断面が矩形状，Ｖ字状等の溝であるが、図ではスクライブライン３となる半導体ウェハ２表面を平坦に示している。
【００１２】
また、半導体ウェハ２上には、集積回路１となる回路パターンとともに、テスト・エレメント・グループ（ＴＥＧ：Test Element Group、以下ＴＥＧと言う。）と呼ばれる評価用の回路が形成されており、集積回路１の製造プロセス、電気特性、製造条件、回路機能などを評価できるようになっている。このＴＥＧは、スクライブライン３の溝内に設けられたＴＥＧチップ１２と、このＴＥＧチップ１２上に設けられたＡｌパッド等の試験用電極１３と、ＴＥＧチップ１２と集積回路１の回路パターンとを接続する配線層（図示省略）とから構成されている。
ＴＥＧチップ１２と配線層は、パッシベーション膜２１の下層に設けられている。また、パッシベーション膜２１のうち、試験用電極１３に整合する領域に開口部が形成され、この開口部を介して試験用電極１３が露出した状態となっている。
【００１３】
まず、工程Ａと工程Ｂとして、電極１１に整合する領域に開口部４１を有する絶縁層４を形成する。特に、集積回路１上と共に、スクライブライン３上とＴＥＧチップ１２上にも絶縁層４を形成し、スクライブライン３とＴＥＧチップ１２の表面が絶縁層４によって被覆され、外部に露出していない状態（図２）とする。
前記絶縁層４としては、例えば感光性もしくは非感光性樹脂の液状樹脂（ＵＶ硬化型樹脂、可視光硬化型樹脂、赤外光硬化型樹脂、熱硬化型樹脂など）、又はドライフィルム等が挙げられ、樹脂の種類には、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂、アクリル樹脂等が挙げられる。絶縁層４の膜厚は１０μｍ程度が好ましく、これにより十分な絶縁性が得られる。
この絶縁層４は、例えば回転塗布法、印刷法、ラミネート法等により形成することができる。また、開口部４１は、例えば、絶縁層４を構成するポリイミド系感光性樹脂等の膜を半導体ウェハ２全面に成膜した後に、フォトリソグラフィ技術を利用してパターニングすることにより形成できる。通常、ポリイミド系感光性樹脂等の膜は、パターニング後、高温度の熱処理によって硬化させて絶縁層４とする。
【００１４】
そして、工程Ｃとして、以下に示されたように再配線層６を形成する。
まず、図３に示されたように、スクライブライン３上とＴＥＧチップ１２上に絶縁層４が形成され、この絶縁層４によってスクライブライン３とＴＥＧチップ１２が被覆された状態で、電解めっき用の薄いシード層５を絶縁層４上のほぼ全面に形成する。
前記シード層５は、絶縁層４を構成する樹脂と強い密着性を得るための密着層と給電層の２層から構成されており、具体的には、例えば絶縁層４上に、スパッタ法により密着層としてのＣｒ層又はＴｉ層と、この密着層上に給電層としてのＣｕ層を順次積層して積層体として形成する。
密着層としては、Ｃｒ層が一般的であるが、Ｔｉ，Ｔｉ−Ｗ等をそれぞれ単独に用いた金属層あるいは合金層も適用できる。この密着層は２０〜６０ｎｍが好ましく、これにより優れた密着性が得られる。
給電層としては、Ｃｕ層だけなく、Ｃｒ，Ｔｉ，Ｎｉ，Ｗ，Ｔａ，Ｍｇ，Ａｕ等をそれぞれ単独に用いた金属層あるいは合金層も適用できる。この給電層は１００〜２００ｎｍが好ましく、これにより次の工程にて再配線層６を電解めっきで形成する際に必要となる導電性が十分得られる。
なお、シード層５は、無電解めっき法，蒸着法，塗布法，化学気相成長（ＣＶＤ）法等によって形成しても構わない。
【００１５】
次に、前記シード層５上のうち、再配線層６の形成が不要な領域にレジスト膜（図示せず）を形成する。このレジスト膜には、集積回路１の電極１１と、半田バンプ（図６にて後述。）を設ける領域と、この電極１１と半田バンプとを接続するパターン配線（再配線層６）を形成する領域とに整合する開口部が、フォトリソグラフィ技術により形成される。また、レジスト膜は、例えばフィルムレジストをラミネートする方法、液体レジストを回転塗布する方法等により形成することができる。
前記レジスト膜をマスクとして露出したシード層５上に、図４に示されたように、電解めっき法により金属から構成された導電層（パターン配線層）である再配線層６を形成する。
再配線層６としては、絶縁層４に対する被覆膜厚の安定や、被着性、膜強度等の点では、めっきにより形成されたＣｕ層等が適切であるが、これに限定されず、Ｃｕ以外のＡｇ，Ａｕ，Ｎｉ，Ｃｒ，Ｐｔ等の金属層等が適用できる。再配線層６は、５〜１５μｍが好ましく、これにより十分な導電性が得られる。
なお、再配線層６は、スパッタ，蒸着等により形成しても構わない。
【００１６】
再配線層６の形成後、レジスト膜を除去し、図５に示されたように、絶縁層４上に露出している不要なシード層５を湿式エッチング法等により除去して、再配線層６以外の部分に絶縁層４を露出させる。シード層５に比べて再配線層６は十分に厚いため、再配線層６をマスクとしてシード層５をエッチングすることができる。
このシード層５をエッチングする工程は、スクライブライン３とＴＥＧチップ１２上の試験用電極１３との表面が絶縁層４で被覆され、外部に露出していない状態で行うことができ、これによりエッチング液等によってＴＥＧチップ１２上の試験用電極１３が浸食されることがない。
【００１７】
次に、工程Ｄとして、図６に示されたように、半田バンプ（図示省略）を設ける領域に開口部７１を有し、かつ半導体ウェハ２，絶縁層４，再配線層６を封止するように表面保護用の絶縁層である封止層７を形成する。
前記封止層７としては、例えば感光性もしくは非感光性樹脂の液状樹脂（ＵＶ硬化型樹脂、可視光硬化型樹脂、赤外光硬化型樹脂、熱硬化型樹脂など）、又はドライフィルム等が挙げられ、樹脂の種類には、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂、アクリル樹脂等が挙げられる。封止層７の厚さは、通常、１０〜２０μｍである。
この封止層７を形成する工程は、例えば、封止層７を構成するポリイミド系感光性樹脂等の膜を絶縁層４上等に成膜した後に、これをフォトリソグラフィ技術によりパターニングする方法等が採用可能であるが、これに限定されず、例えば前述した絶縁層４の形成方法等、各種方法が採用可能である。
【００１８】
次に、工程Ｅとして、以下に示されたように、絶縁層４と封止層７のうち、スクライブライン３に整合する領域を除去して切り込み溝８を形成する。
まず、図７に示されたように、スクライブライン３に整合する領域に開口部９１が設けられたエッチングマスク９を封止層７上にフォトリソグラフィ技術により形成する。
前記エッチングマスク９としては、例えば、プリント回路等の製造工程で利用されているドライフィルムレジストやメタルマスクなどが適用できる。
絶縁層４と封止層７が、ポリイミド系感光性樹脂から構成されている場合、水酸化カリウム水溶液等のポリイミドエッチング液を用いた湿式エッチング法によりスクライブライン３上の絶縁層４と封止層７をエッチングして切り込み溝８を形成する（図８御参照。）。
【００１９】
一般に湿式エッチング法では、エッチング方向が等方性となり、エッチングにより形成された切り込み溝８の断面は、図８に示されたように、封止層７の表面から半導体ウェハ２に向かって先細り、略くさび状となる。湿式エッチング法によってエッチングされた絶縁層４の側面と半導体ウェハ２の表面とのなす角（以下、ステップ部テーパ角とも言う。）αは、通常、約４５°程度となる。
このため、前記したように湿式エッチング法により切り込み溝８を形成する場合、ステップ部テーパ角αが約４５°となることを考慮して、目的とする溝幅の切り込み溝８が形成できるように、予めエッチングマスク９の開口部９１を設けておくことが好ましい。
【００２０】
また、前記湿式エッチング法以外に、プラズマエッチング法、リアクティブイオンエッチング法、ドライケミカルエッチング法、レーザ，紫外線ランプ，プラスト等を用いた乾式エッチング法等が適用できる。
本発明では、絶縁層４と封止層７をエッチングする方法として、プラズマエッチング法，リアクティブイオンエッチング法が好ましく、これによりエッチング方向が等方性とならず、半導体ウェハ２の表面に対して垂直方向に指向性をもって絶縁層４と封止層７をエッチングすることができる。特に、リアクティブイオンエッチング法が更に好ましく、これにより、半導体ウェハ２の表面に対して垂直方向の強い指向性をもってエッチングすることができる。
プラズマエッチング法，リアクティブイオンエッチング法では、狭小な部分を選択的に深くエッチングすることができ、例えば、線幅の狭いスクライブライン３に沿って絶縁層４と封止層７をエッチングすることが可能となる。
【００２１】
以上により半導体パッケージが形成され（図９御参照。）、ＴＥＧにより各集積回路１を電気特性を検査でき、またチップ切り込み溝（スクライブライン３）に沿ってダイシングすることができる。
なお、ダイシングする前に、封止層７の開口部７１に上に半田バンプ（図示省略）を形成しても構わない。この半田バンプの形成方法としては、めっき法，印刷法，メタルジェット法，ボールマウント等により、ポスト上面上に半田を設け、この半田を再溶融（リフロー）する方法等が挙げられる。
このように、半導体パッケージに半田バンプを設けることによって、この半田バンプを介して集積回路と外部の回路基板等とを電気的に接続できるようになる。
【００２２】
従来では、ＴＥＧチップ１１２の表面が外部に露出した状態で、シード層１０５を半導体ウェハ１０２全面に形成した後、ＴＥＧチップ１１２上等の不要なシード層１０５をエッチングにより除去していた。
このため、不要なシード層１０５をエッチングにより除去する際、ＴＥＧチップ１１２を構成する試験用電極１１３と配線層とがエッチング液などにより浸食されていた。これにより、パッシベーション膜１２１の下層に空隙１１４ができ、次工程にて封止層１０７を形成する際に、空隙１１４と接触する樹脂に空隙中の空気が入り込み、この空気が樹脂（封止層１０７）中に気泡１１６として残りボイドとなったり、又は空隙１１４上に位置するパッシベーション膜１２１が剥離し、半導体ウェハ１０２表面に付着する微細な粒子状の汚染物（パーティクル）１１５となり、次工程の封止層１０７を形成する際に封止層１０７内に混入し、製品外観不良となっていた。
これに対して、本発明では、前述したようにＴＥＧチップ１２の表面が絶縁層４で被覆され外部に露出していない状態で、半導体ウェハ２の全面へのシード層５の形成と、不要なシード層５のエッチングによる除去と、封止層７の形成とを行う。
このため、従来のように、封止層７を形成する前に、エッチング等によってＴＥＧチップ１２上の試験用電極１３が浸食されることがなく、封止層７に気泡１１６や汚染物（パーティクル）１１５が混入することを抑制できる。
【００２３】
更に、封止層７を形成する際、集積回路１上と共に、スクライブライン３上とＴＥＧチップ１２上にも絶縁層４が形成された状態であるため、封止層７を形成する面となる絶縁層４の上面を、凹凸がなく平坦な面とすることができる。これにより、封止層７を構成するポリイミド系感光性樹脂等の膜を絶縁層７上に成膜する際、封止層７の厚さを精度良くかつ簡便にほぼ一定とすることができる。このため、歩留まり良く半導体パッケージを製造できる。
また、封止層７を形成する面となる絶縁層４の上面を、凹凸がなく平坦な面とすることができるため、封止層７を構成するポリイミド系感光性樹脂等の膜を絶縁層７上に成膜する際、膜中に気泡が混入しにくく、製品の不良率を低減できる。
【００２４】
また、従来では、図１１に示されたように、スクライブライン１０３上には絶縁樹脂層１０４を形成せず、このスクライブライン１０３が露出した状態で再配線層１０６，封止層１０７を形成していたため、スクライブライン１０３側の絶縁層１０４の端面が露出していた。
これに対して、本発明では、封止層７を形成する工程までは、半導体ウェハ２のほぼ全面には絶縁層４が形成された状態であるため、製造工程において、従来のように各集積回路１上にて絶縁層４の端面が露出しない。このため、従来のように絶縁層１０４の端面に外部応力や内部応力が加わることがなく、応力によって半導体ウェハ２と絶縁層４との界面が、その各層の端面側から層間剥離することを低減できる。
【００２５】
また、スクライブライン３上の絶縁層４と封止層７を一括して除去して切り込み溝８を形成することによって、１回の作業で絶縁層４と封止層７を除去でき、製造工程を簡略化できる。
【００２６】
以上の方法によって製造された半導体パッケージは、従来のようにＴＥＧチップ１２を構成する試験用電極１３と配線層とがエッチング液等により浸食されておらず、封止層７には、パッシベーション膜２１が剥離してできた微細な粒子状の汚染物（パーティクル）が含有されていない。このため、前記粒子により製品外観不良とならない。
【００２７】
なお、本発明の技術範囲は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、スクライブライン３上の絶縁層４と封止層７とを別々にエッチング法により除去して切り込み溝８を形成しても構わない。
この場合、封止層７のうちスクライブライン３に整合する領域を除去して封止層７に切り込み溝８を形成した後、この封止層７に形成された切り込み溝８を介してスクライブライン３上の絶縁層４を除去し、絶縁層４にも切り込み溝８を形成する。
ここで、このエッチング法によって絶縁層４を除去する際、封止層７の一部もエッチングされ、封止層７に形成された切り込み溝８の溝幅が広がる場合がある。
そこで、予め予備実験等を行い、絶縁層４を除去する際にエッチングされる封止層７のエッチング量を求めておく。そして、このエッチング量分、目的とする溝幅よりも狭い溝幅で切り込み溝８を封止層７に形成する。
これにより、エッチング法により絶縁層４に切り込み溝８を形成した際、切り込み溝８を、その溝幅が深さ方向に対して略同一となるように精度良く形成することができ、例えば過剰にエッチングされて集積回路１の一部が露出する等の不具合を防止できる。
【００２８】
また、半田バンプを設ける領域にポスト（樹脂ポスト，メタルポスト）を形成しても構わない。
例えば、樹脂ポストを形成する場合、工程Ａと工程Ｂにおいて、絶縁層４を形成する際、半田バンプを設ける領域に凸状に突起したポスト（樹脂ポスト）を絶縁層と共に樹脂によって形成する。そして、本実施形態と同様にして、再配線層６を形成し、更にポストの頂部の上面に開口部７１がくるように封止層７を形成する。これにより樹脂ポストが形成された半導体パッケージが製造できる。
また、メタルポストを形成する場合、工程Ｃにおいて、再配線層６を形成する際、半田バンプを設ける領域に凸状に突起したポスト（メタルポスト）を再配線層６と共に導電性材料によって形成する。そして、本実施形態と同様にして、ポストの頂部の上面に開口部７１がくるように封止層７を形成する。これによりメタルポストが形成された半導体パッケージが製造できる。
ポストの頂部の上面に、例えばＮｉめっき層及びＡｕめっき層（いずれも図示略）を形成して、後の工程で形成する半田バンプの濡れ性の向上や、金属間化合物の成長を抑える効果を図ること等も可能である。
【実施例】
【００２９】
［具体例１］
図１に示されたように、複数の集積回路１とその電極１１とが設けられたＳｉ等の半導体ウェハ２の全面にＳｉＮ等のパッシベーション膜２１を直接形成したものを用意した。隣り合う集積回路１間の境界部分には、スクライブライン３が設けられ、また、半導体ウェハ２上には、集積回路１となる回路パターンとともに、ＴＥＧチップ１２が形成されている。
【００３０】
まず、図２に示すように、液状のポリイミド系感光性樹脂をスピンコート法やキャスト法により半導体ウェハ２全面に塗布した。そして、フォトリソグラフィ技術を利用してパターニングし、電極１１に整合する領域に開口部４１を有する絶縁層４を形成した。ここで、集積回路１上と共に、スクライブライン３上とＴＥＧチップ１２上にも絶縁層４を形成し、スクライブライン３とＴＥＧチップ１２の表面が絶縁層４によって被覆され、外部に露出していない状態とした。
そして、スパッター法により密着層としてＣｒ層を形成し、この密着層上に給電層としてＣｕ層を形成した。これにより、図３に示されたように、密着層と給電層とから構成された電解めっき用の薄いシード層５を絶縁層４上のほぼ全面に形成した。
【００３１】
次に、前記シード層５上のうち、再配線層６の形成が不要な領域にレジスト膜を形成し、前記レジスト膜をマスクとして露出したシード層５上に、図４に示されたように、電解めっき法によりＣｕから構成された再配線層６を形成した。
再配線層６の形成後、レジスト膜を除去し、図５に示されたように、絶縁層４上に露出している不要なシード層５を湿式エッチング法等により除去して、再配線層６以外の部分に絶縁層４を露出させた。
そして、半導体ウェハ２上にポリイミド系感光性樹脂を均一に塗布した後、フォトリソグラフィ技術によりパターニングし、図６に示されたように、半田バンプを設ける領域に開口部７１を有する封止層７を形成した。
【００３２】
次に、以下に示されたように湿式ポリイミドエッチング技術により、スクライブライン３上の絶縁層４と封止層７を除去して切り込み溝８を形成した。
まず、図７に示されたように、ドライフィルムレジストを用いて、スクライブライン３に整合する領域に開口部９１が設けられたエッチングマスク９１を半導体ウェハ２上（具体的には封止樹脂層７上）に形成した。
水酸化カリウム水溶液等のポリイミドエッチング液に、前記半導体ウェハ２を浸漬し、エッチング液を６０〜８０℃に保持した。そしてエッチング液を十分に撹拌するか又は、液中シャワー方式により半導体ウェハ２面内で均一にエッチングが進行するようにした。
以上により、スクライブライン３上の絶縁層４と封止層７とがエッチングされて切り込み溝８が形成され、スクライブライン３とＴＥＧチップ１２上の試験用電極１３が露出した状態となった。
次に、封止層７に設けられた開口部７１に、半田バンプを設けて半導体パッケージとした。
【００３３】
絶縁層４と封止層７をエッチングする際、ＴＥＧチップ１２上の試験用電極１３がポリイミドエッチング液により浸食され、パッシベーション膜２１の下層に空隙が生じており、空隙上のパッシベーション膜２１が剥離していることがわかった。
しかし、封止層７が既に形成されており、次工程にて封止層７を形成しないため、封止層７中にパーティクルが混入することがない。また、空隙中の空気が封止層７中に混入しボイドとなることもない。このように、封止層７中へのパーティクルの混入やボイドの発生を抑えることができ、歩留まりを向上させることができた。
【００３４】
［具体例２］
絶縁層４と封止層７をエッチングする際に、湿式ポリイミドエッチング技術の代わりにプラズマエッチング法を用いる以外は、具体例１と同様にして半導体パッケージを製造した。
絶縁層４と封止層７をエッチングする際、まずスパッタ法又はメッキ法によりＣｕ層を半導体ウェハ２全面に形成した。そして、Ｃｕ層をパターンエッチングし、スクライブライン３に整合する領域に開口部９１を設けてメタルマスク（エッチングマスク９）とした。
平行平板型プラズマエッチング装置を用いて、反応ガスとして酸素を選択し、ＲＦ電力パワー５００Ｗ，プラズマ圧力１３３．３Ｐａ，エッチング時間７０分で絶縁層４と封止層７をエッチングした。
以上により、スクライブライン３上の絶縁層４と封止層７とがエッチングされて切り込み溝９が形成され、スクライブライン３とＴＥＧチップ１２上の試験用電極１３が露出した状態となった。
【００３５】
［具体例３］
絶縁層４と封止層７をエッチングする際に、湿式ポリイミドエッチング技術の代わりにリアクティブイオンエッチング法を用いる以外は、具体例１と同様にして半導体パッケージを製造した。
絶縁層４と封止層７をエッチングする際、まずスパッタ法又はメッキ法によりＣｕ層を半導体ウェハ２全面に形成した。そして、Ｃｕ層をパターンエッチングし、スクライブライン３に整合する領域に開口部９１を設けてメタルマスク（エッチングマスク９）とした。
平行平板型プラズマエッチング装置を用いて、反応ガスとして酸素と四フッ化水素（ＣＦ４）の混合ガス（モル比Ｏ２：ＣＦ４＝６５：３５）を選択し、ＲＦ電力パワー５００Ｗ，プラズマ圧力５０Ｐａ，エッチング時間２５分で絶縁層４と封止層７をエッチングした。
以上により、スクライブライン３上の絶縁層４と封止層７とがエッチングされて切り込み溝８が形成され、スクライブライン３とＴＥＧチップ１２上の試験用電極１３とが露出した状態となった。
【００３６】
具体例２及び具体例３において、半導体ウェハ２に対して垂直方向に指向性をもって絶縁層４と封止層７をエッチングすることができ、線幅の狭いスクライブライン３に沿って精度良く絶縁層４と封止層７をエッチングすることができた。
【産業上の利用可能性】
【００３７】
本発明では、封止層中へのパーティクルの混入やボイドの発生を抑えることができ，歩留まり良くウェハレベルＣＳＰを適用して半導体パッケージを製造でき、半導体パッケージの小型化を実現できる。
このように、本発明によって小型の半導体パッケージを製造でき、このような半導体パッケージは、例えば、光送受信機器等のように、回路基板に光電変換モジュール等の素子を実装する必要があり半導体パッケージの実装スペースに制限がある場合に好ましく適用できる。
【図面の簡単な説明】
【００３８】
【図１】本発明の半導体パッケージの製造方法を工程順に示す断面図である。
【図２】図１の次工程を工程順に示す断面図である。
【図３】図２の次工程を工程順に示す断面図である。
【図４】図３の次工程を工程順に示す断面図である。
【図５】図４の次工程を工程順に示す断面図である。
【図６】図５の次工程を工程順に示す断面図である。
【図７】図６の次工程を工程順に示す断面図である。
【図８】図７の次工程を工程順に示す断面図である。
【図９】図８の次工程を工程順に示す断面図である。
【図１０】従来の半導体パッケージの製造方法を工程順に示す断面図である。
【図１１】図１０の次工程を工程順に示す断面図である。
【図１２】図１１の次工程を工程順に示す断面図である。
【図１３】図１２の次工程を工程順に示す断面図である。
【図１４】図１３の次工程を工程順に示す断面図である。
【図１５】図１４の次工程を工程順に示す断面図である。
【図１６】図１５の次工程を工程順に示す断面図である。
【符号の説明】
【００３９】
１‥‥集積回路、２‥‥半導体ウェハ、３‥‥スクライブライン、４‥‥絶縁層、６‥‥再配線層、７‥‥封止層、８‥‥切り込み溝、１１‥‥電極、１３‥‥試験用電極、２１‥‥パッシベーション膜。
【図１】
2005150452.tif 000003
【図２】
2005150452.tif 000004
【図３】
2005150452.tif 000005
【図４】
2005150452.tif 000006
【図５】
2005150452.tif 000007
【図６】
2005150452.tif 000008
【図７】
2005150452.tif 000009
【図８】
2005150452.tif 000010
【図９】
2005150452.tif 000011
【図１０】
2005150452.tif 000012
【図１１】
2005150452.tif 000013
【図１２】
2005150452.tif 000014
【図１３】
2005150452.tif 000015
【図１４】
2005150452.tif 000016
【図１５】
2005150452.tif 000017
【図１６】
2005150452.tif 000018