(57)【要約】【課題】  電源電圧以上のノイズあるいはグランド電圧以下のノイズの影響を受ける場合にも、誤動作しにくい半導体集積回路を提供する。【解決手段】  ラッチ回路と、前記ラッチ回路はトランスファーゲートを備え、前記トランスファーゲートにクロック信号を供給するクロックドライバ回路とを具備し、前記クロックドライバ回路は、入力クロックに同期して第１クロック信号を出力する第１出力端子と、前記第１クロック信号の反転信号である第２クロック信号を出力する第２出力端子を備え、入力クロックに同期してＨレベルが前記入力クロック信号の電源電圧よりも高電位の特定クロック信号を生成し、前記特定クロック信号を前記第１出力端子と前記第２出力端子の少なくとも一方から出力し、前記トランスファーゲートに供給する。【選択図】        図３
2005057698.tif 000002
【特許請求の範囲】
【請求項１】
ラッチ回路と、前記ラッチ回路はトランスファーゲートを備え、
前記トランスファーゲートにクロック信号を供給するクロックドライバ回路と
を具備し、
前記クロックドライバ回路は、
入力クロックに同期して第１クロック信号を出力する第１出力端子と、前記第１クロック信号の反転信号である第２クロック信号を出力する第２出力端子を備え、
入力クロックに同期してＨレベルが前記入力クロック信号の電源電圧よりも高電位の特定クロック信号を生成し、
前記特定クロック信号を前記第１出力端子と前記第２出力端子の少なくとも一方から出力し、前記トランスファーゲートに供給する
フリップフロップ回路。
【請求項２】
請求項１に記載のフリップフロップ回路において、
前記クロックドライバ回路は、
入力クロックに同期してＨレベルが前記入力クロック信号の電源電圧よりも高電位で、かつ、Ｌレベルが前記入力クロック信号のグランド電圧よりも低電位の特定クロック信号を生成し、
前記特定クロック信号を前記第１出力端子と前記第２出力端子の少なくとも一方から出力し、前記トランスファーゲートに供給する
フリップフロップ回路。
【請求項３】
請求項１または２に記載のフリップフロップ回路において、
前記クロックドライバ回路は、入力クロックを反転して出力する第１インバータと、
前記第１インバータの出力信号を入力されるトランジスタと、前記トランジスタのソース端子は前記第１インバータの出力端子と接続され、
前記第１インバータの出力信号が入力される第２インバータと
を具備し、
前記トランジスタと前記第２インバータは並列に接続され、
前記第１出力端子は前記トランジスタのドレイン端子に接続され、
前記第２端子は前記第２インバータの出力端子に接続する
フリップフロップ回路。
【請求項４】
請求項３に記載のフリップフロップ回路において、
前記クロックドライバ回路は、前記トランジスタと接続する第１トランジスタと、前記第２インバータと接続する第２トランジスタとを具備し、
前記第１トランジスタと前記第２トランジスタは、並列に接続し、
前記第１トランジスタのゲート端子は、前記トランジスタのドレイン端子と接続し、
前記第２トランジスタのゲート端子は、前記インバータの出力端子と接続し、
前記第１出力端子は前記トランジスタのドレイン端子と前記第１トランジスタのゲート端子の中間に接続し、
前記第２端子は前記第２インバータの出力端子と前記第２トランジスタのゲート端子の中間に接続する
フリップフロップ回路。
【請求項５】
請求項４に記載のフリップフロップ回路において、
前記ラッチ回路は第１トランスファーゲートと第２トランスファーゲートを含み、
前記各々のトランスファーゲートは第１入力端子と第２入力端子とを備え、
前記第１出力端子は、前記第１トランスファーゲートの第１入力端子と前記第２トランスファーゲートの第１入力端子と接続し、
前記第２出力端子は、前記第１トランスファーゲートの第２入力端子と前記第２トランスファーゲートの第２入力端子と接続する
フリップフロップ回路。
【請求項６】
請求項５に記載のフリップフロップ回路において、
前記ラッチ回路はマスターラッチとスレーブラッチとを含み、
前記マスターラッチは第１トランスファーゲートと第２トランスファーゲートを備え、
前記スレーブラッチは第３トランスファーゲートと第４トランスファーゲートを備え、
前記各々のトランスファーゲートは第１入力端子と第２入力端子とを備え、
前記第１出力端子は、前記第１トランスファーゲートの第１入力端子と前記第２トランスファーゲートの第１入力端子と第３トランスファーゲートの第１入力端子と第４トランスファーゲートの第１入力端子と接続し
前記第２出力端子は、前記第１トランスファーゲートの第２入力端子と前記第２トランスファーゲートの第２入力端子と第３トランスファーゲートの第２入力端子と第４トランスファーゲートの第２入力端子と接続する
フリップフロップ回路。
【請求項７】
請求項５に記載のフリップフロップ回路において、
前記各々のトランスファーゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、
前記第１出力端子は、前記第１トランスファーゲートのＰＭＯＳトランジスタのゲート端子と前記第２トランスファーゲートのＮＭＯＳトランジスタのゲート端子と接続し、
前記第２出力端子は、前記第１トランスファーゲートのＮＭＯＳトランジスタのゲート端子と前記第２トランスファーゲートのＰＭＯＳトランジスタのゲート端子と接続する
フリップフロップ回路。
【請求項８】
請求項６に記載のフリップフロップ回路において、
前記各々のトランスファーゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、
前記第１出力端子は、前記第１トランスファーゲートのＰＭＯＳトランジスタのゲート端子と前記第２トランスファーゲートのＮＭＯＳトランジスタのゲート端子と前記第３トランスファーゲートのＮＭＯＳトランジスタのゲート端子と前記第４トランスファーゲートのＰＭＯＳトランジスタのゲート端子と接続し、
前記第２出力端子は、前記第１トランスファーゲートのＮＭＯＳトランジスタのゲート端子と前記第２トランスファーゲートのＰＭＯＳトランジスタのゲート端子と前記第３トランスファーゲートのＰＭＯＳトランジスタのゲート端子と前記第４トランスファーゲートのＮＭＯＳトランジスタのゲート端子と接続する
フリップフロップ回路。
【請求項９】
ラッチ回路と、前記ラッチ回路はトランスファーゲートを備え、
前記トランスファーゲートにクロック信号を供給するクロックドライバ回路と
を具備し、
前記クロックドライバ回路は、
入力クロックに同期して第１クロック信号を出力する第１出力端子と、前記クロック信号の反転信号である第２クロック信号を出力する第２出力端子とを備え、
Ｈレベルが前記入力クロック信号の電源電圧よりも高電位の第１特定クロック信号と、前記第１特定クロック信号の反転信号である第２特定クロック信号を生成し、前記各々の特定クロック信号を前記第１出力端子と前記第２出力端子の各々から出力し
前記第１特定クロック信号と前記第２特定クロック信号を前記トランスファーゲートに供給する
フリップフロップ回路。
【請求項１０】
請求項９に記載のフリップフロップ回路において、
前記クロックドライバ回路は、
Ｈレベルが前記入力クロック信号の電源電圧よりも高電位で、かつ、Ｌレベルが前記入力クロック信号のグランド電圧よりも低電位の第１特定クロック信号と、前記第１特定クロック信号の反転信号である第２特定クロック信号を生成し、前記各々の特定クロック信号を前記第１出力端子と前記第２出力端子の各々から出力し
前記第１特定クロック信号と前記第２特定クロック信号を前記トランスファーゲートに供給する
フリップフロップ回路。
【請求項１１】
請求項９または１０に記載のフリップフロップ回路において、
前記クロックドライバ回路は、入力クロックを反転して出力する第１インバータと、
前記第１インバータの出力信号を入力されるＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタのソース端子は前記第１インバータの出力端子と接続され、
前記第１インバータの出力信号が入力され、前記ＮＭＯＳトランジスタと並列に接続される第２インバータと、
前記第１インバータの出力信号が入力される第３インバータと、
前記第３インバータの出力信号を入力されるＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレイン端子は前記第３インバータの出力端子と接続され、
前記第３インバータの出力信号が入力される第４インバータと、
を具備し、
前記第１出力端子は前記ＮＭＯＳトランジスタのドレイン端子に接続し、
前記第２出力端子は前記ＰＭＯＳトランジスタのソース端子にに接続する
フリップフロップ回路。
【請求項１２】
請求項１１に記載のフリップフロップ回路において、
前記クロックドライバ回路は、前記ＮＭＯＳトランジスタと接続する第１トランジスタと、前記第２インバータと接続する第２トランジスタと、前記第４インバータと接続する第３トランジスタと、前記ＰＭＯＳトランジスタと接続する第４トランジスタと
を具備し、
前記第１トランジスタと前記第２トランジスタは、並列に接続し、
前記第３トランジスタと前記第４トランジスタは、並列に接続し、
前記第１トランジスタのゲート端子は、前記ＮＭＯＳトランジスタのドレイン端子と接続し、
前記第２トランジスタのゲート端子は、前記第２インバータの出力端子と接続し、
前記第３トランジスタのゲート端子は、前記第４インバータの出力端子と接続し
前記第４トランジスタのゲート端子は、前記ＰＭＯＳトランジスタのソース端子と接続し、
前記第１出力端子は前記ＮＭＯＳトランジスタのドレイン端子と前記第１トランジスタのゲート端子の中間に接続し、
前記第２出力端子は前記ＰＭＯＳトランジスタのソース端子と前記第４トランジスタのゲート端子の中間に接続する
フリップフロップ回路。
【請求項１３】
請求項１２に記載のフリップフロップ回路において、
前記ラッチ回路は第１トランスファーゲートと第２トランスファーゲートを含み、
前記各々のトランスファーゲートは第１入力端子と第２入力端子とを備え、
前記第１出力端子は、前記第１トランスファーゲートの第１入力端子と前記第２トランスファーゲートの第１入力端子と接続し、
前記第２出力端子は、前記第１トランスファーゲートの第２入力端子と前記第２トランスファーゲートの第２入力端子と接続する
フリップフロップ回路。
【請求項１４】
請求項１３に記載のフリップフロップ回路において、
前記ラッチ回路はマスターラッチとスレーブラッチとを含み、
前記マスターラッチは第１トランスファーゲートと第２トランスファーゲートを備え、
前記スレーブラッチは第３トランスファーゲートと第４トランスファーゲートを備え、
前記各々のトランスファーゲートは第１入力端子と第２入力端子とを備え、
前記第１出力端子は、前記第１トランスファーゲートの第１入力端子と前記第２トランスファーゲートの第１入力端子と第３トランスファーゲートの第１入力端子と第４トランスファーゲートの第１入力端子と接続し
前記第２出力端子は、前記第１トランスファーゲートの第２入力端子と前記第２トランスファーゲートの第２入力端子と第３トランスファーゲートの第２入力端子と第４トランスファーゲートの第２入力端子と接続する
フリップフロップ回路。
【請求項１５】
請求項１３に記載のフリップフロップ回路において、
前記各々のトランスファーゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、
前記第１入力端子は、前記第１トランスファーゲートのＰＭＯＳトランジスタのゲート端子と前記第２トランスファーゲートのＮＭＯＳトランジスタのゲート端子と接続し、
前記第２入力端子は、前記第１トランスファーゲートのＮＭＯＳトランジスタのゲート端子と前記第２トランスファーゲートのＰＭＯＳトランジスタのゲート端子と接続する
フリップフロップ回路。
【請求項１６】
請求項１４に記載のフリップフロップ回路において、
前記各々のトランスファーゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、
前記第１入力端子は、前記第１トランスファーゲートのＰＭＯＳトランジスタのゲート端子と前記第２トランスファーゲートのＮＭＯＳトランジスタのゲート端子と前記第３トランスファーゲートのＮＭＯＳトランジスタのゲート端子と前記第４トランスファーゲートのＰＭＯＳトランジスタのゲート端子と接続し、
前記第２入力端子は、前記第１トランスファーゲートのＮＭＯＳトランジスタのゲート端子と前記第２トランスファーゲートのＰＭＯＳトランジスタのゲート端子と前記第３トランスファーゲートのＰＭＯＳトランジスタのゲート端子と前記第４トランスファーゲートのＮＭＯＳトランジスタのゲート端子と接続する
フリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に半導体集積回路に使用されるフリップフロップに関する。
【背景技術】
【０００２】
半導体集積回路にはフリップフロップが使用されている。図１は従来の半導体集積回路に用いられるフリップフロップ回路である。図１を参照すると、従来のフリップフロップ回路は、入力クロック信号ＩＮを反転して出力するインバータゲート１０１とマスターラッチとスレーブラッチと出力クロック信号ＯＵＴを駆動するインバータゲート１１０を備える。マスターラッチは、トランスファーゲート１０２とトランスファーゲート１０４とインバータゲート１０３及びインバータゲート１０５から構成される。スレーブラッチは、トランスファーゲート１０６とトランスファーゲート１０８とインバータゲート１０７及びインバータゲート１０９から構成される。
【０００３】
図１を参照すると、トランスファーゲートにクロック信号を供給するクロックドライバ回路は、直列に接続されたインバータ２０１とインバータ２０２で構成される。クロックドライバ回路のインバータ２０１から出力されるクロック信号Ｃと、インバータ２０２から出力されるクロック信号ＣＢは前述のトランスファーゲートに入力される。
【０００４】
フリップフロップを使用した半導体集積回路は、プロセスによる素子の微細化により大容量化が進められている。ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳ電解効果トランジスタ）からなる半導体集積回路においては、いわゆるスケーリング側にしたがってプロセスの微細化を行うと周辺回路を構成するＭＯＳＦＥＴのゲート絶縁膜が薄くなるので、微細化に伴いＭＯＳＦＥＴの耐圧が低くなる。また、半導体集積回路は電源電圧が低いほど消費電圧が少なくなる。さらにＭＯＳＦＥＴのしきい値電圧が低いほど高速に動作することができる。したがって、半導体集積回路は微細化に伴って電源電圧の低電圧化が行われている。
【０００５】
半導体集積回路の電源電圧の低電圧化は、リーク電流の増加やスタティックノイズマージンの低下による回路の誤動作を引き起こす可能性が存在する。半導体集積回路の誤動作を防止するためにノイズマージンを向上させる技術が知られている（例えば、特許文献１参照。）。特許文献１に記載の技術は、ＣＭＯＳフリップフロップ回路型メモリセルからなるメモリアレイを有する半導体記憶装置において、ノイズマージンを向上させる点において優れている。
【０００６】
図１に示す従来のフリップフロップ回路は、入力ＩＮから出力ＯＵＴまでに回路を構成するゲート数が多いのでノイズの影響を受けにくい。ゲート数が多いためにセットアップ時間と遅延時間が遅くなる可能性がある。高速に動作するフリップフロップ回路を使用する半導体集積回路において、電源電圧以上のノイズあるいはグランド電圧以下のノイズの影響を受ける場合にも、誤動作する可能性の低い半導体集積回路が望まれる。
【特許文献１】特開２００３−５９２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、電源電圧以上のノイズあるいはグランド電圧以下のノイズの影響を受ける場合にも、誤動作しにくい半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
以下に、（発明を実施する最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施する最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
半導体集積回路に用いられるフリップフロップ回路において、ラッチ回路と、前記ラッチ回路はトランスファーゲート（２１、２２、２３、２４）を備え、前記トランスファーゲート（２１、２２、２３、２４）にクロック信号を供給するクロックドライバ回路（３）とを具備し、前記クロックドライバ回路（３）は、入力クロック（ＣＬＫ）に同期して第１クロック信号を出力する第１出力端子（Ｃ−１）と、前記第１クロック信号の反転信号である第２クロック信号を出力する第２出力端子（ＣＢ−１）を備え、入力クロック（ＣＬＫ）に同期してＨレベルが前記入力クロック信号（ＣＬＫ）の電源電圧よりも高電位の特定クロック信号（Ｃ１）を生成し、前記特定クロック信号（Ｃ１）を前記第１出力端子（Ｃ−１）と前記第２出力端子（ＣＢ−１）の少なくとも一方から出力し、前記トランスファーゲート（２１、２２、２３、２４）に供給するようなフリップフロップ回路を用いる。
【００１０】
そのフリップフロップ回路において、前記クロックドライバ回路（３）は、入力クロック（ＣＬＫ）に同期してＨレベルが前記入力クロック（ＣＬＫ）信号の電源電圧よりも高電位で、かつ、Ｌレベルが前記入力クロック（ＣＬＫ）信号のグランド電圧よりも低電位の特定クロック信号（Ｃ１）を生成し、前記特定クロック信号（Ｃ１）を前記第１出力端子（Ｃ−１）と前記第２出力端子（ＣＢ−１）の少なくとも一方から出力し、前記トランスファーゲート（２１、２２、２３、２４）に供給する。
【００１１】
そのフリップフロップ回路において、前記クロックドライバ回路（３）は、入力クロック（ＣＬＫ）を反転して出力する第１インバータ（３１）と、前記第１インバータ（３１）の出力信号を入力されるトランジスタ（３２）と、前記トランジスタ（３２）のソース端子は前記第１インバータ（３１）の出力端子と接続され、前記第１インバータ（３１）の出力信号が入力される第２インバータ（３３）とを具備し、前記トランジスタ（３２）と前記第２インバータ（３３）は並列に接続され、前記第１出力端子（Ｃ−１）は前記トランジスタ（３２）のドレイン端子に接続され、前記第２出力端子（ＣＢ−１）は前記第２インバータ（３３）の出力端子に接続する。
【００１２】
そのフリップフロップ回路において、前記クロックドライバ回路（３）は、前記トランジスタ（３２）と接続する第１トランジスタ（３４）と、前記第２インバータ（３３）と接続する第２トランジスタ（３５）とを具備し、前記第１トランジスタ（３４）と前記第２トランジスタ（３５）は、並列に接続し、前記第１トランジスタ（３４）のゲート端子は、前記トランジスタ（３２）のドレイン端子と接続し、前記第２トランジスタ（３５）のゲート端子は、前記インバータの出力端子と接続し、前記第１出力端子（Ｃ−１）は前記トランジスタ（３２）のドレイン端子と前記第１トランジスタ（３４）のゲート端子の中間に接続し、前記第２端子は前記第２インバータ（３３）の出力端子と前記第２トランジスタ（３５）のゲート端子の中間に接続する。
【００１３】
そのフリップフロップ回路において、前記ラッチ回路は第１トランスファーゲート（２１）と第２トランスファーゲート（２２）を含み、前記各々のトランスファーゲートは第１入力端子と第２入力端子とを備え、前記第１出力端子（Ｃ−１）は、前記第１トランスファーゲート（２１）の第１入力端子と前記第２トランスファーゲート（２２）の第１入力端子と接続し、前記第２出力端子（ＣＢ−１）は、前記第１トランスファーゲート（２１）の第２入力端子と前記第２トランスファーゲート（２２）の第２入力端子と接続する。
【００１４】
そのフリップフロップ回路において、前記ラッチ回路はマスターラッチとスレーブラッチとを含み、前記マスターラッチは第１トランスファーゲート（２１）と第２トランスファーゲート（２２）を備え、前記スレーブラッチは第３トランスファーゲート（２３）と第４トランスファーゲート（２４）を備え、前記各々のトランスファーゲートは第１入力端子と第２入力端子とを備え、前記第１出力端子（Ｃ−１）は、前記第１トランスファーゲート（２１）の第１入力端子と前記第２トランスファーゲート（２２）の第１入力端子と第３トランスファーゲート（２３）の第１入力端子と第４トランスファーゲート（２４）の第１入力端子と接続し前記第２出力端子（ＣＢ−１）は、前記第１トランスファーゲート（２１）の第２入力端子と前記第２トランスファーゲート（２２）の第２入力端子と第３トランスファーゲート（２３）の第２入力端子と第４トランスファーゲート（２４）の第２入力端子と接続する。
【００１５】
そのフリップフロップ回路において、前記各々のトランスファーゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、前記第１出力端子（Ｃ−１）は、前記第１トランスファーゲート（２１）のＰＭＯＳトランジスタのゲート端子と前記第２トランスファーゲート（２２）のＮＭＯＳトランジスタのゲート端子と接続し、前記第２出力端子（ＣＢ−１）は、前記第１トランスファーゲート（２１）のＮＭＯＳトランジスタのゲート端子と前記第２トランスファーゲート（２２）のＰＭＯＳトランジスタのゲート端子と接続する。
【００１６】
そのフリップフロップ回路において、前記各々のトランスファーゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、前記第１出力端子（Ｃ−１）は、前記第１トランスファーゲート（２１）のＰＭＯＳトランジスタのゲート端子と前記第２トランスファーゲート（２２）のＮＭＯＳトランジスタのゲート端子と前記第３トランスファーゲート（２３）のＮＭＯＳトランジスタのゲート端子と前記第４トランスファーゲート（２４）のＰＭＯＳトランジスタのゲート端子と接続し、前記第２出力端子（ＣＢ−１）は、前記第１トランスファーゲート（２１）のＮＭＯＳトランジスタのゲート端子と前記第２トランスファーゲート（２２）のＰＭＯＳトランジスタのゲート端子と前記第３トランスファーゲート（２３）のＰＭＯＳトランジスタのゲート端子と前記第４トランスファーゲート（２４）のＮＭＯＳトランジスタのゲート端子と接続する。
【００１７】
半導体集積回路に用いられるフリップフロップ回路において、ラッチ回路と、前記ラッチ回路はトランスファーゲート（２１、２２、２３、２４）を備え、前記トランスファーゲート（２１、２２、２３、２４）にクロック信号を供給するクロックドライバ回路（４）とを具備し、前記クロックドライバ回路（４）は、入力クロック（ＣＬＫ）に同期して第１クロック信号を出力する第１出力端子（Ｃ−２）と、前記クロック信号の反転信号である第２クロック信号を出力する第２出力端子（ＣＢ−２）とを備え、Ｈレベルが前記入力クロック（ＣＬＫ）信号の電源電圧よりも高電位の第１特定クロック信号（Ｃ２）と、前記第１特定クロック信号（Ｃ２）の反転信号である第２特定クロック信号（ＣＢ２）を生成し、前記各々の特定クロック信号を前記第１出力端子（Ｃ−２）と前記第２出力端子（ＣＢ−２）の各々から出力し前記第１特定クロック信号（Ｃ２）と前記第２特定クロック信号（ＣＢ２）を前記トランスファーゲート（２１、２２、２３、２４）に供給するようなフリップフロップ回路を用いる。
【００１８】
そのフリップフロップ回路において、前記クロックドライバ回路（４）は、Ｈレベルが前記入力クロック（ＣＬＫ）信号の電源電圧よりも高電位で、かつ、Ｌレベルが前記入力クロック（ＣＬＫ）信号のグランド電圧よりも低電位の第１特定クロック信号（Ｃ２）と、前記第１特定クロック信号（Ｃ２）の反転信号である第２特定クロック信号（ＣＢ２）を生成し、前記各々の特定クロック信号を前記第１出力端子（Ｃ−２）と前記第２出力端子（ＣＢ−２）の各々から出力し前記第１特定クロック信号（Ｃ２）と前記第２特定クロック信号（ＣＢ２）を前記トランスファーゲート（２１、２２、２３、２４）に供給する。
【００１９】
そのフリップフロップ回路において、前記クロックドライバ回路（４）は、入力クロック（ＣＬＫ）を反転して出力する第１インバータ（５１）と、前記第１インバータ（５１）の出力信号を入力されるＮＭＯＳトランジスタ（５２）と、前記ＮＭＯＳトランジスタ（５２）のソース端子は前記第１インバータ（５１）の出力端子と接続され、前記第１インバータ（５１）の出力信号が入力され、前記ＮＭＯＳトランジスタ（５２）と並列に接続される第２インバータ（５３）と、前記第１インバータ（５１）の出力信号が入力される第３インバータ（６１）と、前記第３インバータ（６１）の出力信号を入力されるＰＭＯＳトランジスタ（６３）と、前記ＰＭＯＳトランジスタ（６３）のドレイン端子は前記第３インバータ（６１）の出力端子と接続され、前記第３インバータ（６１）の出力信号が入力される第４インバータ（６２）とを具備し、前記第１出力端子（Ｃ−２）は前記ＮＭＯＳトランジスタ（５２）のドレイン端子に接続し、前記第２出力端子（ＣＢ−２）は前記ＰＭＯＳトランジスタ（６３）のソース端子にに接続する。
【００２０】
そのフリップフロップ回路において、前記クロックドライバ回路（４）は、前記ＮＭＯＳトランジスタ（５２）と接続する第１トランジスタ（５４）と、前記第２インバータ（５３）と接続する第２トランジスタ（５５）と、前記第４インバータ（６２）と接続する第３トランジスタ（６４）と、前記ＰＭＯＳトランジスタ（６３）と接続する第４トランジスタ（６５）とを具備し、前記第１トランジスタ（５４）と前記第２トランジスタ（５５）は、並列に接続し、前記第３トランジスタ（６４）と前記第４トランジスタ（６５）は、並列に接続し、前記第１トランジスタ（５４）のゲート端子は、前記ＮＭＯＳトランジスタ（５２）のドレイン端子と接続し、前記第２トランジスタ（５５）のゲート端子は、前記第２インバータ（５３）の出力端子と接続し、前記第３トランジスタ（６４）のゲート端子は、前記第４インバータ（６２）の出力端子と接続し、前記第４トランジスタ（６５）のゲート端子は、前記ＰＭＯＳトランジスタ（６３）のソース端子と接続し、前記第１出力端子（Ｃ−２）は前記ＮＭＯＳトランジスタ（５２）のドレイン端子と前記第１トランジスタ（５４）のゲート端子の中間に電気的に接続し、前記第２出力端子（ＣＢ−２）は前記ＰＭＯＳトランジスタ（６３）のソース端子と前記第４トランジスタ（６５）のゲート端子の中間に電気的に接続する。
【００２１】
そのフリップフロップ回路において、前記ラッチ回路は第１トランスファーゲート（２１）と第２トランスファーゲート（２２）を含み、前記各々のトランスファーゲートは第１入力端子と第２入力端子とを備え、前記第１出力端子（Ｃ−２）は、前記第１トランスファーゲート（２１）の第１入力端子と前記第２トランスファーゲート（２２）の第１入力端子と電気的に接続し、前記第２出力端子（ＣＢ−２）は、前記第１トランスファーゲート（２１）の第２入力端子と前記第２トランスファーゲート（２２）の第２入力端子と電気的に接続する。
【００２２】
そのフリップフロップ回路において、前記ラッチ回路はマスターラッチとスレーブラッチとを含み、前記マスターラッチは第１トランスファーゲート（２１）と第２トランスファーゲート（２２）を備え、前記スレーブラッチは第３トランスファーゲート（２３）と第４トランスファーゲート（２４）を備え、前記各々のトランスファーゲートは第１入力端子と第２入力端子とを備え、前記第１出力端子（Ｃ−２）は、前記第１トランスファーゲート（２１）の第１入力端子と前記第２トランスファーゲート（２２）の第１入力端子と第３トランスファーゲート（２３）の第１入力端子と第４トランスファーゲート（２４）の第１入力端子と電気的に接続し、前記第２出力端子（ＣＢ−２）は、前記第１トランスファーゲート（２１）の第２入力端子と前記第２トランスファーゲート（２２）の第２入力端子と第３トランスファーゲート（２３）の第２入力端子と第４トランスファーゲート（２４）の第２入力端子と電気的に接続する。
【００２３】
そのフリップフロップ回路において、前記各々のトランスファーゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、前記第１出力端子（Ｃ−２）は、前記第１トランスファーゲート（２１）のＰＭＯＳトランジスタのゲート端子と前記第２トランスファーゲート（２２）のＮＭＯＳトランジスタのゲート端子と電気的に接続し、前記第２出力端子（ＣＢ−２）、前記第１トランスファーゲート（２１）のＮＭＯＳトランジスタのゲート端子と前記第２トランスファーゲート（２２）のＰＭＯＳトランジスタのゲート端子と電気的に接続する。
【００２４】
そのフリップフロップ回路において、前記各々のトランスファーゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、前記第１出力端子（Ｃ−２）は、前記第１トランスファーゲート（２１）のＰＭＯＳトランジスタのゲート端子と前記第２トランスファーゲート（２２）のＮＭＯＳトランジスタのゲート端子と前記第３トランスファーゲート（２３）のＮＭＯＳトランジスタのゲート端子と前記第４トランスファーゲート（２４）のＰＭＯＳトランジスタのゲート端子と電気的に接続し、前記第２出力端子（ＣＢ−２）、前記第１トランスファーゲート（２１）のＮＭＯＳトランジスタのゲート端子と前記第２トランスファーゲート（２２）のＰＭＯＳトランジスタのゲート端子と前記第３トランスファーゲート（２３）のＰＭＯＳトランジスタのゲート端子と前記第４トランスファーゲート（２４）のＮＭＯＳトランジスタのゲート端子と電気的に接続する。
【発明の効果】
【００２５】
本発明の効果は、電源電圧以上あるいはグランド電圧以下となるようなノイズが載った信号が入力されてもＯＦＦ状態のＣＭＯＳトランスファーゲートがＯＮ状態になるような誤動作の発生を防止する効果がある。
【００２６】
さらに、ＣＭＯＳトランスファーゲートがＯＮ状態の場合にＴｒ駆動能力（コンダクタンス）が上がるため、回路の高速化が可能になる効果がある。
【発明を実施するための最良の形態】
【００２７】
以下に図面を用いて本発明を実施するための最良の形態について述べる。
【００２８】
（第１の実施形態の構成）
図２は、本発明を実施するための最良の形態の半導体集積回路に使用されるフリップフロップ回路を示す回路図である。図２を参照すると、フリップフロップ回路はマスターラッチ回路とスレーブラッチ回路とで構成される。マスターラッチ回路は、アナログ・スイッチの働きをするトランスファーゲート２１、トランスファーゲート２２、入力クロックを反転するインバータ２５、インバータ２６とで構成される。スレーブラッチ回路は、トランスファーゲート２３、トランスファーゲート２４と、インバータ２７およびインバータ２８とで構成される。
【００２９】
フリップフロップを構成するマスターラッチ回路の入力ゲート端子ＩＮはトランスファーゲート２１の入力端子と直列に接続される。トランスファーゲート２１の出力端子はインバータ２５の入力端子と直列に接続される。インバータ２５の出力端子は分岐しインバータ２６の入力端子とトランスファーゲート２３の入力端子に直列に接続される。インバータ２６の出力端子はトランスファーゲート２２の入力端子と直列に接続される。トランスファーゲート２２の出力端子はトランスファーゲート２１の出力端子と接続される。
【００３０】
インバータ２５の出力端子はスレーブラッチ回路のトランスファーゲート２３の入力端子に接続される。トランスファーゲート２３の出力端子はインバータ２７の入力端子と直列に接続される。インバータ２７の出力端子は分岐しインバータ２８の入力端子とゲート出力ＯＵＴに直列に接続される。インバータ２８の出力端子はトランスファーゲート２４の入力端子と直列に接続される。トランスファーゲート２４の出力端子はトランスファーゲート２３の出力端子と接続される。
【００３１】
各々のトランスファーゲートは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを並列に抱き合わせにしたような構造を持っている。各々のトランジスタのゲート端子にはそれぞれ信号Ｃと信号Ｃの反転信号ＣＢが印加される。トランスファーゲートトランスファーゲート２１を例に述べると、トランスファーゲートトランスファーゲート２１の回路でＣＢに印加される信号が「０」の場合、ＮＭＯＳトランジスタは「オフ」となる。このときＣに印加される信号は「１」なのでＰＭＯＳトランジスタも「オフ」となる。したがってトランスファーゲートトランスファーゲート２１から出力される信号は入力と切り離されるので、入力の状態に関係無く、ハイ・インピーダンス状態の出力が決定する。
【００３２】
逆に、トランスファーゲートトランスファーゲート２１の回路でＣＢに印加される信号が「１」の場合、ＮＭＯＳトランジスタは「オン」となる。このときＣに印加される信号は「０」なのでＰＭＯＳトランジスタも「オン」となる。したがってトランスファーゲートトランスファーゲート２１は入力の「１」「０」の信号に関わらず導通状態になる。したがって出力される信号は入力される信号がそのまま転送（トランスファー）される。
（ゲート端子の符号変更）
図３は、本実施の形態のクロックドライバ回路である。クロックドライバ回路は、フリップフロップ回路の各々のトランスファーゲートに印加される信号Ｃと信号Ｃの反転信号ＣＢを生成する。図３を参照すると、クロックドライバ回路はインバータ３１、ＮＭＯＳトランジスタ３２、インバータ３３、ＮＭＯＳトランジスタ３４、ＮＭＯＳトランジスタ３５とで構成される。インバータ３１の出力端子はＮＭＯＳトランジスタ３２のソース端子に接続される。またインバータ３１の出力端子はインバータ３３の入力端子と直列に接続される。入力クロックＣＬＫはインバータ３１の入力端子に入力される。インバータ３１は入力クロックＣＬＫを反転して出力端子から出力する。出力された信号はＮＮＭＯＳトランジスタ３２とインバータ３３に入力される。ＮＭＯＳトランジスタ３２とインバータ３３は並列に接続される。さらにＮＭＯＳトランジスタ３２のドレイン端子はＮＭＯＳトランジスタ３４のゲート端子に接続される。インバータ３３の出力端子はＮＭＯＳトランジスタ３５のゲート端子に接続される。ＮＭＯＳトランジスタ３４のソース端子とＮＭＯＳトランジスタ３５のドレイン端子は中間ノードＭＮで接続される。
【００３３】
ＮＭＯＳトランジスタ３２はインバータ３１から出力された信号を出力端子Ｃ−１に伝搬する。信号Ｃ１を出力する出力端子Ｃ−１は、図２に示すフリップフロップ回路に備えられたトランスファーゲートを構成するトランジスタのゲート端子と電気的に接続する。インバータ３３はインバータ３１から出力された信号を反転し、信号ＣＢ１を生成する。信号ＣＢ１を出力する出力端子ＣＢ−１は、図２に示すフリップフロップ回路に備えられたトランスファーゲートを構成するトランジスタのゲート端子と電気的に接続する。したがって、このクロックドライバ回路によって生成された信号Ｃと信号ＣＢ１は、各々のトランスファーゲートを構成するトランジスタのゲート端子に印加される。
【００３４】
（第１の実施形態の動作）
以下に図面を用いて本発明を実施するための最良の形態の動作について述べる。
【００３５】
図３を参照すると、定常状態において入力クロック信号ＣＬＫの電位がＶＤＤならば信号ＣＢ１の電位はＶＤＤとなり信号Ｃの電位は０になる。このときＮＭＯＳトランジスタ３４のゲート電圧は０のとなるのでＮＭＯＳトランジスタ３４はＯＦＦ状態になる。またこのときクロックドライバ回路３のＮＭＯＳトランジスタ３５のゲート電圧はＶＤＤとなるのでＮＭＯＳトランジスタ３５はＯＮ状態になる。したがってＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５の中間ノードＭＮは０となる。
【００３６】
次に定常状態において入力クロック信号ＣＬＫの電位が０からＶＤＤに遷移するならば信号ＣＢ１の電位はＶＤＤから０に遷移する。このときの信号Ｃの電位は、インバータゲート３１の出力が０からＶＤＤに遷移するに伴って、ＮＭＯＳトランジスタ３２を通って伝搬しＶＤＤ向かって上昇する。ＮＭＯＳトランジスタ３２のゲート電圧は電源電圧ＶＤＤにクランプされており、ＮＭＯＳトランジスタ３２のスレッショルド電圧をＶｔｎとすると、ＮＭＯＳトランジスタ３２は、信号Ｃ１の電位が電源電圧からスレッショルド電圧を引いたＶＤＤ−Ｖｔｎまで上昇したところでＯＦＦ状態になる。
【００３７】
ＮＭＯＳトランジスタ３２がＯＦＦ状態になるとインバータゲート３１から出力された信号は出力端子Ｃ−１へ伝搬しなくなりフローティングとなる。ここでＮＭＯＳトランジスタ３４はそのゲート電圧がＶＤＤ−ＶｔｎであるためＯＮ状態になっており、ＮＭＯＳトランジスタ３５はゲート電圧が０なのでＯＦＦ状態である。したがって中間ノードＭＮの電位は０からＶＤＤに向かって上昇する。
【００３８】
この時、ＮＭＯＳトランジスタ３４のゲートとソースの間には寄生容量１０がある。この寄生容量１０によるブートストラップが生じてＶＤＤ−Ｖｔｎの電位でフローティングとなっている信号Ｃの電位を押し上げる。これによりクロックドライバ回路が出力する信号Ｃの電圧は、ＶＤＤより高い電圧Ｖｃまで上昇する。
【００３９】
図４はクロックドライバ回路が生成するクロック信号の動作波形を示す図である。図４は縦軸をがクロック信号の電位を示し横軸は時間変化を示す。図４を参照すると、クロックドライバ回路が生成する信号Ｃ１の波形は、信号Ｃ１の電圧が寄生容量１０によるブートストラップの影響によりＶＤＤより高い電圧Ｖｃまで上昇している動作波形になっている。
【００４０】
ここで、入力ＩＮに電源電圧ＶＤＤより高いノイズ電圧「ｄＶ」が入力されたときを考える。トランスファゲート２１を構成するＰＭＯＳトランジスタのスレッショルド電圧をＶｔｐ、ゲート電圧をＶＣとしたときの関係が、
（ＶＤＤ＋ｄＶ）＞（ＶＣ＋Ｖｔｐ）
の条件となった時に、本来ＯＦＦ状態であるトランスファゲート２１のＰＭＯＳトランジスタがＯＮとなり、マスターラッチに保持されているデータが反転する。
【００４１】
したがって、ＶＣ＝ＶＤＤである場合、
ｄＶ＞Ｖｔｐ
の条件となった時に、マスターラッチに保持されているデータが反転する。
【００４２】
クロックドライバ回路によって生成された信号Ｃ１は入力トランスファーゲート２１のＰＭＯＳトランジスタのゲート端子に入力される。入力される信号Ｃ１はＶＤＤよりも高い電圧Ｖｃである。このときに、入力ＩＮにノイズ電圧ｄＶが入力されても、
（ＶＤＤ＋ｄＶ）＞（ＶＣ＋Ｖｔｐ）
の条件を満たさなくなる。そのため、入力トランスファゲート２１がＯＮにならず、ノイズによる誤動作を防止できる。更に、スレーブーラッチを構成するトランスファーゲート２３のＮＭＯＳトランジスタにも電源電圧ＶＤＤよりも高いｓ電圧の信号Ｃ１が入力されることによりコンダクタンスが上昇し、インバータゲート２５からインバータゲート２７への信号伝搬が高速化できる。
【００４３】
（第２の実施形態の構成）
以下に図面を用いて本発明を実施するための他の形態について述べる。図５は本第２の実施の形態のクロックドライバ回路である。図５に示すクロックドライバ回路は、図２に示すフリップフロップ回路の各々のトランスファーゲートに印加される信号Ｃ２と信号Ｃ２の反転信号ＣＢ２を生成する。クロックドライバ回路はさらに第１クロックドライバ回路と第２クロックドライバ回路とで構成される。第１クロックドライバ回路は信号Ｃ２を生成し、第２クロックドライバ回路は信号ＣＢ２を生成する。
【００４４】
図５を参照すると、第１クロックドライバ回路はインバータ５１、ＮＭＯＳトランジスタ５２、インバータ５３、ＮＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ５５で構成される。第２クロック生成回路はインバータ６１、インバータ６２、ＰＭＯＳトランジスタ６３、ＰＭＯＳトランジスタ６４及びＰＭＯＳトランジスタ６５で構成される。インバータ５１の出力端子はＮＭＯＳトランジスタ５２のソース端子に接続される。インバータ５１の出力端子はインバータ５３の入力端子と直列に接続される。更にインバータ５１の出力端子はインバータ６１の入力端子と直列に接続される。インバータ５１の出力端子から出力された信号はＮＭＯＳトランジスタ５２とインバータ５３とインバータ６１に入力される。ＮＭＯＳトランジスタ５２とインバータ５３は並列に接続される。さらにＮＭＯＳトランジスタ５２のドレイン端子はＮＭＯＳトランジスタ５４のゲート端子に接続される。インバータ５３の出力端子はＮＭＯＳトランジスタ５５のゲート端子に接続される。ＮＭＯＳトランジスタ５４のソース端子とＮＭＯＳトランジスタ５５のドレイン端子は中間ノードＭＮ１で接続される。
【００４５】
ＮＭＯＳトランジスタ５２は３１から出力された信号を出力端子Ｃ−２に伝搬する。信号Ｃ２を出力する出力端子Ｃ−２は、図２に示すフリップフロップ回路に備えられたトランスファーゲートを構成するトランジスタの第１ゲート端子と電気的に接続する。したがって、第１クロックドライバ回路によって生成された信号Ｃ２は、各々のトランスファーゲートを構成するトランジスタの第１ゲート端子に印加される。
【００４６】
第２クロックドライバ回路はインバータ６１、インバータ６２、ＰＭＯＳトランジスタ６３、ＰＭＯＳトランジスタ６４及びＰＭＯＳトランジスタ６５で構成される。インバータ６１の出力端子はインバータ６２の入力端子に接続される。さらにインバータ６１の出力端子はトランジスタ６３のドレイン端子に接続される。図５に示されるように、インバータ６２とＰＭＯＳトランジスタ６３は並列に接続される。インバータ６１の出力端子から出力された信号はインバータ６２とＰＭＯＳトランジスタ６３に入力される。さらにインバータ６２の出力端子はＰＭＯＳトランジスタ６４のゲート端子に接続される。ＰＭＯＳトランジスタ６３の出力端子はＰＭＯＳトランジスタ６５のゲート端子に接続される。ＰＭＯＳトランジスタ６４のソース端子とＰＭＯＳトランジスタ６５のドレイン端子は中間ノードＭＰ１で接続される。
【００４７】
ＰＭＯＳトランジスタ６３はインバータ６１から出力された信号を出力端子ＣＢ−２に伝搬する。信号ＣＢ１を出力する出力端子ＣＢ−２は、図２に示すフリップフロップ回路に備えられたトランスファーゲートを構成するトランジスタの第２ゲート端子と電気的に接続する。したがって、第２クロックドライバ回路によって生成された信号ＣＢ２は、各々のトランスファーゲートを構成するトランジスタの第２ゲート端子に印加される。
【００４８】
（第２の実施形態の動作）
【００４９】
図５を参照すると、定常状態において入力クロック信号ＣＬＫの電位がＶＤＤならばインバータ５３から出力される信号の電位はＶＤＤとなり信号Ｃの電位は０になる。このときＮＭＯＳトランジスタ５４のゲート電圧は０のとなるのでＮＭＯＳトランジスタ５４はＯＦＦ状態になる。またこのときのＮＭＯＳトランジスタ５５のゲート電圧はＶＤＤとなるのでＮＭＯＳトランジスタ５５はＯＮ状態になる。したがってＮＭＯＳトランジスタ５４とＮＭＯＳトランジスタ５５の中間ノードＭＮ１は０となる。
【００５０】
次に定常状態において入力クロック信号ＣＬＫの電位が０からＶＤＤに遷移するならばインバータ５３から出力される信号の電位はＶＤＤから０に遷移する。このときの信号Ｃ２の電位は、インバータ５１の出力が０からＶＤＤに遷移するに伴って、ＮＭＯＳトランジスタ５２を通って伝搬しＶＤＤ向かって上昇する。ＮＭＯＳトランジスタ５２のゲート電圧は電源電圧ＶＤＤにクランプされており、ＮＭＯＳトランジスタ５２のスレッショルド電圧をＶｔｎとすると、ＮＭＯＳトランジスタ５２は信号Ｃの電位が電源電圧からスレッショルド電圧を引いたＶＤＤ−Ｖｔｎまで上昇したところでＯＦＦ状態になる。
【００５１】
ＮＭＯＳトランジスタ５２がＯＦＦ状態になるとインバータ５１から出力された信号は出力端子Ｃ−２へ伝搬しなくなりフローティングとなる。ここでＮＭＯＳトランジスタ５４はそのゲート電圧がＶＤＤ−ＶｔｎであるためＯＮ状態になっており、ＮＭＯＳトランジスタ５５はゲート電圧が０なのでＯＦＦ状態である。したがって中間ノードＭＮ１の電位は０からＶＤＤに向かって上昇する。
【００５２】
この時、ＮＭＯＳトランジスタ５４のゲートとソースの間には寄生容量１１が存在する。この寄生容量１１によるブートストラップが生じてＶＤＤ−Ｖｔｎの電位でフローティングとなっている信号Ｃの電位を押し上げる。これにより第１クロックドライバ回路が出力する信号Ｃの電圧は、ＶＤＤより高い電圧Ｖｃまで上昇する。
【００５３】
さらに、定常状態において入力クロック信号ＣＬＫの電位がＶＤＤならば信号ＣＢ２の電位はＶＤＤとなる。このときのＰＭＯＳトランジスタ６４のゲート電圧は０のとなるのでＮＭＯＳトランジスタ５４はＯＦＦ状態になる。またこのときのＰＭＯＳトランジスタ６５のゲート電圧はＶＤＤとなるのでＮＭＯＳトランジスタ５５はＯＮ状態になる。。したがってＰＭＯＳトランジスタ６４とＰＭＯＳトランジスタ６５の中間ノードＭＰ１はＶＤＤとなる。
【００５４】
次に定常状態において入力クロック信号ＣＬＫの電位が０からＶＤＤに遷移するならばＰＭＯＳトランジスタ６３から出力される信号の電位はＶＤＤから０に遷移する。このときの信号ＣＢ２の電位は、インバータ６１の出力がＶＤＤから０に遷移するに伴って、ＮＭＯＳトランジスタ５２を通って伝搬し０向かって下降する。ＰＭＯＳトランジスタ６３のゲート電圧は０にクランプされており、ＰＭＯＳトランジスタ６３のスレッショルド電圧をＶｔｐとすると、ＰＭＯＳトランジスタ６３は信号ＣＢ２の電位がＶｔｐまで下降したところでＯＦＦ状態になる。
【００５５】
ＰＭＯＳトランジスタ６３がＯＦＦ状態になるとインバータ６１から出力された信号は出力端子ＣＢ−２へ伝搬しなくなりフローティングとなる。ここでＰＭＯＳトランジスタ６４はゲート電圧が０なのでＯＦＦ状態である。ＰＭＯＳトランジスタ６５はゲート電圧がＶｔｐであるためＯＮ状態である。したがって中間ノードＭＰ１の電位はＶＤＤから０に向かって下降する。
【００５６】
このときＰＭＯＳトランジスタ６５のゲートとソースの間には寄生容量１２が存在する。この寄生容量１２によってブートストラップが生じてＶｔｐの電位でフローティングとなっている信号ＣＢ１の電位を押し下げる。これにより第２クロックドライバ回路が出力する信号ＣＢ１の電圧は０より低い電圧Ｖｃｂまで下降する。
【００５７】
図６はクロックドライバ回路が生成するクロック信号の動作波形を示す図である。図４は縦軸をがクロック信号の電位を示し横軸は時間変化を示す。図４を参照すると、第１クロックドライバ回路が生成する信号Ｃ２の波形は、信号Ｃ２の電圧が寄生容量１１によるブートストラップの影響によりＶＤＤより高い電圧Ｖｃまで上昇している動作波形になる。さらに第２クロックドライバ回路が生成する信号ＣＢ２の波形は、信号ＣＢ２の電圧が寄生容量１２によるブートストラップの影響により０より低い電圧Ｖｃｂまで下降している動作波形になる。
【００５８】
ここで、入力ＩＮに電源電圧ＶＤＤより高いノイズ電圧「ｄＶ」が入力されたときを考える。トランスファゲート２１を構成するＰＭＯＳトランジスタのスレッショルド電圧をＶｔｐ、ゲート電圧をＶＣとしたときの関係が、
（ＶＤＤ＋ｄＶ）＞（ＶＣ＋Ｖｔｐ）
の条件となった時に、本来ＯＦＦ状態であるトランスファゲート２１のＰＭＯＳトランジスタがＯＮとなり、マスターラッチに保持されているデータが反転する。
したがって、ＶＣ＝ＶＤＤである場合、
ｄＶ＞Ｖｔｐ
の条件となった時に、マスターラッチに保持されているデータが反転する。
【００５９】
ここで、第１クロックドライバ回路によって生成された信号Ｃ２は入力トランスファーゲート２１のＰＭＯＳトランジスタのゲート端子に入力される。入力される信号Ｃ２はＶＤＤよりも高い電圧Ｖｃである。このときに、入力ＩＮにノイズ電圧「ｄＶ」が入力されても、  （ＶＤＤ＋ｄＶ）＞（ＶＣ＋Ｖｔｐ）  の条件を満たさなくなる。
【００６０】
さらに、入力ＩＮにグランド電圧０より低いノイズ「−ｄＶ」が入力された場合を考える。トランスファゲート２１を構成するＮＭＯＳトランジスタのスレッショルド電圧をＶｔｎ、ゲート電圧をＶＣＢとしたときの関係が、
｜ｄｖ｜＞｜ＶＣＢ−Ｖｔｎ｜
の条件となった時に、マスターラッチに保持されているデータが反転する。したがって、ＶＣＢ＝０である場合、
｜ｄｖ｜＞｜−Ｖｔｎ｜
の条件となった時に、マスターラッチに保持されているデータが反転する。
【００６１】
ここで、第２クロックドライバ回路によって生成された信号ＣＢ２は入力トランスファーゲート２１のＮＭＯＳトランジスタのゲート端子に入力される。入力される信号ＣＢ２はグランド電圧０よりも低い電圧Ｖｃｂである。このときに、入力ＩＮにノイズ電圧「−ｄＶ」が入力されても、  ｜ｄｖ｜＞｜ＶＣＢ−Ｖｔｎ｜  の条件を満たさなくなる。
【００６２】
このように、入力トランスファゲート２１のＰＭＯＳトランジスタのゲートへ入力される信号Ｃ２がＶＤＤよりも高い電圧Ｖｃとなると共に、ＮＭＯＳトランジスタのゲートへ入力される信号ＣＢ２がグランド電圧０より低い電圧Ｖｃｂとなるため、入力ＩＮにノイズ電圧ｄＶが入力されても、（ＶＤＤ＋ｄＶ）＞（ＶＣ＋Ｖｔｐ）の条件を満たさなくなる。さらに、｜ｄｖ｜＞｜ＶＣＢ−Ｖｔｎ｜の条件も満たさなくなる。電源電圧より高いノイズばかりでなく、グランド電圧０より低いノイズが入力されても入力トランスファゲートがＯＮにならず、ノイズによる誤動作を防止できる。更に、マスレーブラッチを構成するトランスファーゲート２３のＮＭＯＳトランジスタのゲートにも電源電圧ＶＤＤよりも高い電圧の信号Ｃ２が入力されると共に、ＰＭＯＳトランジスタのゲートにもグランド電圧０より低い電圧の信号ＣＢ２が入力されることによりＰｃｈ／Ｎｃｈトランジスタ共にコンダクタンスが上昇し、インバータゲート２５からインバータゲート２７への信号伝搬が更に高速化できる。
【図面の簡単な説明】
【００６３】
【図１】図１は、従来のフリップフロップを示す回路図である。
【図２】図２は、本発明に用いられるフリップフロップを示す回路図である。
【図３】図３は、本発明の第１の実施形態に用いられるクロックドライバ回路である。
【図４】図４は、本発明の第１の実施形態のクロック波形を示す図である。
【図５】図５は、本発明の第２の実施形態に用いられるクロックドライバ回路である。
【図６】図６は、本発明の第２の実施形態のクロック波形を示す図である。
【符号の説明】
【００６４】
２        フリップフロップ
２１      第1トランスファーゲート
２２      第2トランスファーゲート
２３      第3トランスファーゲート
２４      第4トランスファーゲート
２５      インバータ
２６      インバータ
２７      インバータ
２８      インバータ
３        クロックドライバ回路
３１      第1インバータ
３２      トランジスタ
３３      第2インバータ
３４      第1トランジスタ
３５      第2トランジスタ
４        クロックドライバ回路
５１      第1インバータ
５２      ＮＭＯＳトランジスタ
５３      第2インバータ
５４      第1トランジスタ
５５      第2トランジスタ
６１      第3インバータ
６２      第4インバータ
６３      ＰＭＯＳトランジスタ
６４      第3トランジスタ
６５      第4トランジスタ
Ｃ−１    第１出力端子
ＣＢ−１  第２出力端子
Ｃ１      特定クロック信号
Ｃ−２    第１出力端子
ＣＢ−２  第２出力端子
Ｃ２      第１特定クロック信号
ＣＢ２    第２特定クロック信号
１０１    インバータ
１０２    トランスファーゲート
１０３    インバータ
１０４    トランスファーゲート
１０５    インバータ
１０６    トランスファーゲート
１０７    インバータ
１０８    トランスファーゲート
１０９    インバータ
１１０    トランスファーゲート
２０１    インバータ
２０２    インバータ
【図１】
2005057698.tif 000003
【図２】
2005057698.tif 000004
【図３】
2005057698.tif 000005
【図４】
2005057698.tif 000006
【図５】
2005057698.tif 000007
【図６】
2005057698.tif 000008