(57)【要約】【課題】  開口率の低下を防止するために、単純化させた光感知素子が形成された光感知パネル、及びこれを有する液晶表示装置が開示される。【解決手段】  画素部は、ゲート信号を伝達するゲートラインと、データ信号を伝達するデータラインとにより定義される領域に形成される。１つの薄膜トランジスタで構成される光感知部は、一定レベルでスウィングするスキャン信号を伝達するスキャンライン、バイアス電圧が印加される電源ライン、読み出しラインにより定義される領域に形成され、外部光の入射によりスキャン信号とバイアス電圧に基づいて光感知信号を出力する。これにより、一つの薄膜トランジスタで光感知素子を具現し、一定レベルでスウィングするスキャン信号に基づいてアクティブさせて光を感知することにより、液晶表示装置の開口率や歩留まりが低下することを防止することができる。【選択図】  図２
2005196177.tif 000002
【特許請求の範囲】
【請求項１】
一定レベルでスウィングするスキャン信号を伝達するスキャンラインと、
バイアス電圧が印加される電源ラインと、
光感知信号を伝達する読み出しラインと、
制御電極が前記スキャンラインに接続され、第１電流電極が前記電源ラインに接続され、第２電流電極が前記読み出しラインに接続され、外部光の入射によって前記スキャン信号とバイアス電圧に基づいて前記光感知信号を前記読み出しラインに出力する光感知素子と、
を含む光感知パネル。
【請求項２】
前記光感知素子は、アモルファス−シリコン薄膜トランジスタを含むことを特徴とする請求項１に記載の光感知パネル。
【請求項３】
前記スキャン信号は、３〜５Ｖのうち、いずれか一つのレベルを最高値としてスウィングする電圧であることを特徴とする請求項１に記載の光感知パネル。
【請求項４】
前記スキャン信号は、−７.５Ｖ〜５Ｖの間を反復する電圧であることを特徴とする請求項１記載の光感知パネル。
【請求項５】
前記バイアス電圧は、前記スキャン信号のハイレベルより大きいことを特徴とする請求項１に記載の光感知パネル。
【請求項６】
ゲート信号を伝達するゲートラインと、
データ信号を伝達するデータラインと、
前記ゲートラインとデータラインとにより定義される第１領域に形成された画素部と、
一定レベルでスウィングするスキャン信号を伝達するスキャンラインと、
バイアス電圧が印加される電源ラインと、
光感知信号を伝達する読み出しラインと、
前記スキャンライン、電源ライン、及び読み出しラインにより定義される第２領域に形成され、外部光の入射によって前記スキャン信号とバイアス電圧に基づいて、前記光感知信号を前記読み出しラインに出力する光感知部と、
を含む光感知パネル。
【請求項７】
前記電源ラインは、前記第２領域外側に形成され前記バイアス電圧を伝達する第１電源ラインと、前記第１電源ラインから分岐され前記第２領域に形成され前記バイアス電圧を前記第１電源ラインから前記光感知部に伝達する第２電源ラインと、を含むことを特徴とする請求項６に記載の光感知パネル。
【請求項８】
前記画素部は、
画素電極と、
制御電極が前記ゲートラインに接続され、第１電流電極が前記データラインに接続され、第２電流電極が前記画素電極に接続されたスイッチング素子と、
を含むことを特徴とする請求項６に記載の光感知パネル。
【請求項９】
前記光感知部は、一つの薄膜トランジスタのみを含むことを特徴とする請求項６に記載の光感知パネル。
【請求項１０】
前記光感知部は、アモルファス−シリコン薄膜トランジスタで構成されることを特徴とする請求項６に記載の光感知パネル。
【請求項１１】
前記光感知部は、制御電極が前記スキャンラインに接続され、第１電流電極が前記電源ラインに接続され、第２電流電極が前記読み出しラインに接続され、外部光の入射によって前記スキャン信号とバイアス電圧に基づいて、光感知信号を前記読み出しラインに出力する光感知素子を含むことを特徴とする請求項６に記載の光感知パネル。
【請求項１２】
上部基板と、
スキャンライン、電源ライン、及び読み出しラインにより定義される領域に形成され、外部光の入射によって前記スキャンラインの一定レベルでスウィングし、前記スキャンラインから供給されるスキャン信号と前記電源ラインから供給されるバイアス電圧に基づいて、光感知信号を前記読み出しラインに出力する光感知部を含む下部基板と、
前記上部基板と下部基板との間に形成された液晶層と、
を含む液晶表示装置。
【請求項１３】
前記下部基板は、前記画素部を含み、
前記画素部は、
制御電極が前記ゲートラインに接続され、第１電流電極が前記データラインに接続されたスイッチング素子と、
一端が前記スイッチング素子の第２電流電極に接続された液晶キャパシタと、
一端が前記スイッチング素子の第２電流電極に接続されたストレージキャパシタと、
を含むことを特徴とする請求項１２に記載の液晶表示装置。
【請求項１４】
前記スイッチング素子と光感知部は、アモルファス−シリコン薄膜トランジスタであることを特徴とする請求項１３に記載の液晶表示装置。
【請求項１５】
前記光感知部は、一つの薄膜トランジスタで構成されることを特徴とする請求項１２に記載の液晶表示装置。
【請求項１６】
前記ゲートラインにゲート信号を順次に出力するゲート駆動部と、
前記スキャンラインにスキャン信号を順次に出力するスキャン駆動部と、
を更に含むことを特徴とする請求項１２に記載の液晶表示装置。
【請求項１７】
前記ゲート駆動部は、前記下部基板に形成されることを特徴とする請求項１６に記載の液晶表示装置。
【請求項１８】
前記スキャン駆動部は、前記下部基板に形成されることを特徴とする請求項１６に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光感知パネル、及びこれを有する液晶表示装置に関し、より詳細には、開口率の低下を防止するために構造が単純化された光感知素子が形成された光感知パネル、及びこれを有する液晶表示装置に関する。
【背景技術】
【０００２】
一般に、光感知素子は、外部から入力される光に応答して該当位置を感知する機能を行う。特に、前記光感知素子を採用する液晶表示パネルは、ウィレムデンボーア（Ｗｉｌｌｅｍ  ｄｅｎ  Ｂｏｅｒ）らにより２００３年ＳＩＤ学会論文に発表された「Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  ＬＣＤ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｏｐｔｉｃａｌ  Ｔｏｕｃｈ  Ｓｃｒｅｅｎ」に記載されているように、多数の光感知素子がマトリックス形態で配列され、外部光の位置に対応する位置情報の生成を通じて指紋認識機能やタッチパネル機能等の動作に用いられる。
【０００３】
図１は、一般的なアレイ基板に採用される光感知素子の等価回路図である。特に、図１は、液晶表示パネルの単位画素領域に形成された光感知素子を図示する。
【０００４】
図１を参照すると、一般的な光感知素子を有する液晶表示パネルは、多数のゲートラインＧＬ、多数のデータラインＤＬ、ゲートラインＧＬとデータラインＤＬとの間に接続された第１スイッチング素子Ｑ１、第１スイッチング素子Ｑ１に接続された液晶キャパシタＣＬＣ、及び第１ストレージキャパシタＣＳＴ１を含む。さらに、液晶表示パネルは、第１電源ラインＶＬ１、第２電源ラインＶＬ２、外部光を検出して電流を発生させる第２スイッチング素子ＴＳ１、第２スイッチング素子ＴＳ１から提供された電荷を貯蔵する第２ストレージキャパシタＣＳＴ２、第２ストレージキャパシタＣＳＴ２に貯蔵された電荷を出力する第３スイッチング素子ＴＳ２、及び読み出しラインＲＯＬを含む。前記第２スイッチング素子ＴＳ１、第２ストレージキャパシタＣＳＴ２、及び第３スイッチング素子ＴＳ２は、一種の光感知素子として動作する。
【０００５】
以下に、前記光感知素子の動作を、説明する。
【０００６】
まず、第２スイッチング素子ＴＳ１に外部光が入射されると、前記第２スイッチング素子ＴＳ１のゲート電極に接続された第２電源ラインＶＬ２に、負の電圧を印加し、第２スイッチング素子ＴＳ１のドレイン電極に接続された第１電源ラインＶＬ１に、正の電圧を印加して、前記第２スイッチング素子ＴＳ１を、オフ（ＯＦＦ）状態とする。そうすると、外部光が入射された第２スイッチング素子ＴＳ１は、外部光が入射されない第３スイッチング素子ＴＳ２と比較して、より多くの光誘導電流（Ｐｈｏｔｏ  ｉｎｄｕｃｅｄ  ｃｕｒｒｅｎｔ）を生成する。
【０００７】
このように生成された光誘導電流は、第３スイッチング素子ＴＳ２がオン（ＯＮ）されない状態で第２ストレージキャパシタＣＳＴ２を充電させることになり、前記第２ストレージキャパシタＣＳＴ２に充電された電荷は、第３スイッチング素子ＴＳ２がターンオンされるまで、維持される。
【０００８】
前記第３スイッチング素子ＴＳ２のゲート電極に接続された次のゲートラインＧＱ＋１に、ハイレベルのゲート信号を印加することで、前記第２ストレージキャパシタＣＳＴ２に充電された電荷は、前記第３スイッチング素子ＴＳ２を経由して、読み出しラインＲＯＬに沿って読み出し回路部（図示せず）に出力される。
【０００９】
このように、光感知素子は、ディスプレイ機能を行う液晶表示パネル、特にアレイ基板に採用され、光感知機能を行う。
【００１０】
しかし、前記光感知素子は、アレイ基板の単位画素を定義する領域に位置する空間の確保が充分ではないため、設計位置に制約を受ける。
【００１１】
特に、透過型液晶表示装置や反射−透過型液晶表示装置に、前記した光感知素子を採用すると、開口率を減少させる問題点がある。加えて、光感知素子は、２つの薄膜トランジスタと１つのキャパシタを形成する必要があるので、不良率の増加により歩留まりが減少する問題点がある。さらに、画素領域内に設計される多数の素子による信号干渉等を誘発する問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の技術的な課題は、このような従来の問題点を解決するためのもので、本発明の目的は、開口率の低下を防止し、不良率の増加による歩留まりの減少、又は信号干渉を解決するために、構造を単純化させた光感知素子を有する光感知パネルを提供することにある。
【００１３】
また、本発明の他の目的は、前記した光感知パネルを有する液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１４】
前記した本発明の目的を実現するための１実施形態による光感知パネルは、一定レベルでスウィングするスキャン信号を伝達するスキャンラインと、バイアス電圧が印加される電源ラインと、制御電極が前記スキャンラインに接続され、第１電流電極が前記電源ラインに接続され、外部光の入射によって前記スキャン信号とバイアス電圧に基づいて光感知信号を出力する光感知素子と、前記光感知素子の第２電流電極に接続され、前記光感知信号を伝達する読み出しラインと、を含む。
【００１５】
また、前記した本発明の目的を実現するためのもう１つの実施形態による光感知パネルは、ゲート信号を伝達するゲートラインと、データ信号を伝達するデータラインと、前記ゲートラインとデータラインにより定義される領域に形成された画素部と、一定レベルでスウィングするスキャン信号を伝達するスキャンラインと、バイアス電圧が印加される電源ラインと、読み出しラインと、前記スキャンライン、電源ライン、及び読み出しラインにより定義される領域に形成され、外部光の入射により前記スキャン信号とバイアス電圧に基づいて光感知信号を出力する光感知部と、を含む。
【００１６】
さらに、前記した本発明の他の目的を実現するための液晶表示装置は、上部基板と、スキャンライン、電源ライン、及び読み出しラインにより定義される領域に形成され、外部光の入射によって前記スキャンラインの一定レベルでスウィングするスキャン信号と前記電源ラインのバイアス電圧に基づいて、光感知信号を前記読み出しラインに出力する光感知部を含む下部基板と、前記上部基板と下部基板との間に形成された液晶層と、を含む。
【００１７】
このような光感知パネル、及びこれを有する液晶表示装置によれば、１つの薄膜トランジスタで光感知素子を具現し、一定レベルでスウィングするスキャン信号に基づいてアクティブさせて光を感知することにより、液晶表示装置の開口率や歩留まりが低下することを防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して、本発明をより詳細に説明する。
【００１９】
図２は、本発明の実施例による光感知素子を説明するための等価回路図であって、特に、液晶表示パネルの単位画素領域に形成された光感知素子を図示する。説明の便宜上、図２は、一つの単位ピクセルのみを図示する。
【００２０】
図２を参照すると、本発明の実施例による光感知素子を有する液晶表示パネルは、ゲートラインＧＬ、データラインＤＬ、スイッチング素子Ｑ１、液晶キャパシタＣＬＣ、ストレージキャパシタＣＳＴ、電源ラインＶＬ、スキャンラインＳＬ、光感知素子Ｑ２、及び読み出しラインＲＯＬを含む。
【００２１】
ゲートラインＧＬは、横方向に延長し、ゲート信号ＧＱをスイッチング素子Ｑ１に伝達し、また、データラインＤＬは、縦方向に延長し、データ信号ＤＰをスイッチング素子Ｑ１に伝達する。
【００２２】
スイッチング素子Ｑ１は、互いに隣接するゲートラインＧＬとデータラインＤＬにより定義される領域に形成され、ソースがデータラインＤＬに接続され、ゲートがゲートラインＧＬに接続される。スイッチング素子Ｑ１は、ゲートラインＧＬにハイレベルのゲート信号ＧＱが印加されることにより、アクティブされ、前記データ信号ＤＰをドレインを通じて出力する。
【００２３】
液晶キャパシタＣＬＣは、一端がスイッチング素子Ｑ１のドレインに接続され、他端が共通電極電圧ＶＣＯＭに接続され、前記ドレインを通じて提供されるデータ信号ＤＰを貯蔵する。
【００２４】
ストレージキャパシタＣＳＴは、一端がスイッチング素子Ｑ１のドレインに接続され、他端がストレージ電圧ＶＳＴに接続される。ストレージキャパシタＣＳＴは、前記ドレインを通じて提供されるデータ信号ＤＰを貯蔵し、前記スイッチング素子Ｑ１がターンオフされ前記液晶キャパシタＣＬＣに充電された電荷が放電されることで、貯蔵された電荷を液晶キャパシタＣＬＣに提供する。
【００２５】
電源ラインＶＬは、横方向に延長し、外部から提供されるバイアス電源電圧ＶＤＤを光感知素子Ｑ２に提供し、また、スキャンラインＳＬは、横方向に延長し、外部から提供される一定レベルでスウィングするスキャン信号ＳＱを光感知素子Ｑ２に提供する。
【００２６】
光感知素子Ｑ２は、バイアス電圧ＶＤＤを伝達する電源ラインＶＬと一定レベルでスウィングするスキャン信号を伝達するスキャンラインＳＬとにより定義される領域に形成され、ドレインが電源ラインＶＬに接続され、ゲートがスキャンラインＳＬに接続される。光感知素子Ｑ２は、チャンネル領域を通じて外部光が入射されることで、光誘導電流をソースを通じて読み出しラインＲＯＬに提供する。前記光誘導電流は、一種の光感知信号であって、該当位置に対応する情報である。
【００２７】
読み出しラインＲＯＬは、縦方向に延長し、光感知素子Ｑ２のソースを通じて出力される光誘導電流を光感知信号として外部の駆動ＩＣ（図示せず）側に出力する。
【００２８】
駆動時、光感知素子Ｑ２のドレインには、一定レベルのバイアス電圧ＶＤＤが印加され、ゲートには、一定レベルを反復するスキャン信号ＳＱが印加され、光感知素子Ｑ２のチャンネル領域に、外部光が印加されることにより、ソースを通じて光感知信号が出力される。前記バイアス電圧ＶＤＤとスキャン信号ＳＱは、任意の画素領域に形成された光感知素子Ｑ２のチャンネル領域を通じて流れる光誘導電流を検出するためである。
【００２９】
例えば、光感知素子Ｑ２のチャンネル領域に外部光が印加されない状態では、前記ドレインに１５Ｖのバイアス電圧ＶＤＤが印加され、前記ゲートにローレベル又はハイレベルのスキャン信号ＳＱが印加されても、光感知素子Ｑ２のチャンネル領域を通じた光誘導電流は発生しない。
【００３０】
しかし、光感知素子Ｑ２のチャンネル領域に外部光が印加される状態では、前記ドレインに１５Ｖのバイアス電圧ＶＤＤが印加されるので、光感知素子Ｑ２のチャンネル領域を通じて光誘導電流が発生する。
【００３１】
この際、前記ゲートに、ローレベル、例えば、−７.５Ｖのスキャン信号ＳＱが印加されると、前記光誘導電流は、読み出しラインＲＯＬを通じて伝達されない。しかし、前記ゲートに、ハイレベル、例えば、５Ｖのスキャン信号ＳＱが印加されると、前記光誘導電流は、読み出しラインＲＯＬに伝達される。これにより、前記光誘導電流は、前記読み出しラインＲＯＬを通じて前記駆動ＩＣ（図示せず）に伝達される。
【００３２】
前記読み出しラインＲＯＬの終端に接続された駆動ＩＣ（図示せず）では、前記光感知信号の変化量、即ち、電圧変化又は電流変化に基づいて該当画素に対応する位置情報を抽出することができる。
【００３３】
前記した光感知信号は、光感知素子Ｑ２のターンオフ領域に存在するオフ−カレント（ｏｆｆ−ｃｕｒｒｅｎｔ）として、その信号レベルが弱いので、前記読み出しラインＲＯＬの終端には、別の増幅器やノイズフィルター等を更に具備することが好ましい。
【００３４】
以上では、液晶表示パネルの単位画素に、電源ラインＶＬ、スキャンラインＳＬ、光感知素子Ｑ２、及び読み出しラインＲＯＬを形成したことを説明したが、前記した電源ラインＶＬ、スキャンラインＳＬ、光感知素子Ｑ２、及び読み出しラインＲＯＬを、別の基板に形成してパターン認識パネルで定義することもできる。前記パターン認識パネルは、液晶表示パネル上に具備され所定のタッチパネルや指紋認識パネル等で用いられる。
【００３５】
図３は、前記した図２の一例によるアレイ基板の平面図であり、図４は、図３のＩ−Ｉ′に沿って切断した断面図である。
【００３６】
図３及び図４に示すように、本発明の第１実施例によるアレイ基板は、多数のゲート配線１１２、多数のソース配線１２２、ゲート配線１１２とソース配線１２２に接続されたスイッチング素子Ｑ１、ストレージキャパシタＣＳＴ、第１電源ライン１２９、第２電源ライン１１８、光感知素子Ｑ２、読み出し配線１２６、画素電極１６０、及び反射領域と透過領域を定義する反射板１７０を具備する。
【００３７】
多数のゲート配線１１２は、透明基板（図面番号は付与しない）上に横方向に延長し、縦方向で配列され、また、多数のソース配線１２２は、前記透明基板上に縦方向に延長し、横方向で配列され、多数の画素領域が定義される。
【００３８】
スイッチング素子Ｑ１は、ゲート配線１１２とソース配線１２２の画素領域に形成されるが、前記ゲート配線１１２から延長された第１ゲート電極ライン１１３、前記ソース配線１２２から延長された第１ソース電極ライン１２３、及び前記第１ソース電極ライン１２３から離隔する第１ドレイン電極ライン１２４を含む。
【００３９】
ストレージキャパシタＣＳＴは、ゲート配線１１２の形成時に形成された第１ストレージ電極ライン１１４と、ソース配線１２２の形成時に形成された第１ドレイン電極ライン１２４により定義される。
【００４０】
第１電源ライン１２９及び第２電源ライン１１８は、ゲート配線１１２と平行に透明基板（図面番号は付与しない）上に横方向に延長し、縦方向で配列される。
【００４１】
読み出し配線１２６は、ソース配線１２２と平行に前記透明基板上に縦方向に延長し、横方向で配列され、多数の区画された領域を定義する。
【００４２】
光感知素子Ｑ２は、第１電源ライン１２９から延長された一定領域を第２ゲート電極ライン１１７で定義し、読み出し配線１２６から延長された一定領域を第２ソース電極ライン１２７で定義し、読み出し配線から一定間隔で離隔する領域を第２ドレイン電極ライン１２８で定義する。
【００４３】
画素電極１６０は、透明材質のＩＴＯ層又はＩＺＯ層で構成され、互いに隣接するゲート配線１１２と互いに隣接するソース配線１２２により区画される画素領域にそれぞれ形成されるが、コンタクトホール１３２を通じて前記第１ドレイン電極ライン１２４と接続され、ディスプレイのための画素電圧の印加を受ける。
【００４４】
反射板１７０は、前記画素電極１６０上に形成され、自然光を反射する反射領域と人工光を透過させる透過領域又は透過窓１３４を含み、第２スイッチング素子のチャンネル領域上部は開口され、前記チャンネル領域に到達するようにする。
【００４５】
図５乃至図９は、図３の製造工程順序を説明するための図である。
【００４６】
まず、図３乃至図５を参照すると、ガラスやセラミック等の絶縁物質からなる透明基板１０５上に、タンタル（Ｔａ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、又はタングステン（Ｗ）等の金属を蒸着した後、蒸着された金属をパターニングして、ゲート配線１１２、第１ゲート電極ライン１１３、ストレージ電極配線１１４、第１電源配線１１６、第２ゲート電極ライン１１７、及び第２電源配線１１８を形成する。
【００４７】
ゲート配線１１２は、横方向に延長し、縦方向で配列され、第１ゲート電極ライン１１３は、ゲート配線１１２から延長する。ストレージ電極配線１１４、第１電源配線１１６、及び第２電源配線１１８は、前記ゲート配線１１２の延長方向と平行に形成される。第２ゲート電極ライン１１７は、第１電源配線１１６から延長する。
【００４８】
前記第１ゲート電極ライン１１３を含む基板の全面に窒化シリコンをプラズマ化学気相蒸着法で積層して、ゲート絶縁膜１１９を形成した後、前記ゲート絶縁膜１１９上に形成されたアモルファスシリコン膜及びその場（ｉｎｓｉｔｕ）ドーピングされたｎ＋アモルファスシリコン膜をパターニングして、前記第１ゲート電極ライン１１３及び第２ゲート電極ライン１１７が位置する部分上に、半導体層１１７ａ及びオームコンタクト層１１７ｂで構成される第１アクティブ層１１７ｃ、及び半導体層１１７ａ及びオームコンタクト層１１７ｂで構成される第２アクティブ層１１７ｄをそれぞれ形成する。また、第２電源ライン１１８の一部に対応するゲート絶縁膜１１９を除去してホール１１９ａを形成する。
【００４９】
前記ゲート絶縁膜１１９は、前記基板の全面に形成することもでき、前記ゲート配線１１２と第１ゲート電極ライン１１３をカバーするようにパターニングされることもできる。
【００５０】
図６に示すように、前記図５による結果物が形成された基板上に、タンタル（Ｔａ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、又はタングステン（Ｗ）等の金属を蒸着する。
【００５１】
その後、前記蒸着された金属をパターニングして、ソース配線１２２、第１ソース電極ライン１２３、第１ドレイン電極ライン１２４、読み出し配線１２６、第２ソース電極ライン１２７、及び第２ドレイン電極ライン１２８を形成する。前記上部に形成される第１ドレイン電極ライン１２４と下部に形成されるキャパシタ配線は、平面上で観察する時、一定領域が重なってストレージキャパシタＣＳＴとして動作を行う。
【００５２】
ソース配線１２２は、縦方向に延長し、横方向で配列され、第１ソース電極ライン１２３は、前記ソース配線１２２から延長し、第１ドレイン電極ライン１２４は、前記第１ソース電極ライン１２３から一定間隔離隔してパターニングされる。第１ドレイン電極ライン１２４と下部に形成されるキャパシタ配線１１４は、平面上で観察する時、一定領域重なってストレージキャパシタＣＳＴとして動作を行う。
【００５３】
読み出し配線１２６は、縦方向に延長し、横方向で配列され、第２ソース電極ライン１２７は、前記読み出し配線１２６から延長し、第２ドレイン電極ライン１２８は、前記第２ソース電極ライン１２７から一定間隔離隔するようにパターニングされ、ホール１１９ａを経由して下部に形成された第２電源ライン１１８に接続される。
【００５４】
図７に示すように、前記図６による結果物が形成された基板上にレジストをスピンコーティング方法で積層して、有機絶縁層１３０を厚薄に形成する。その後、前記ゲート配線１１２と前記ソース配線１２２により定義される複数の画素から有機絶縁層１３０の一部を除去して、前記第１ドレイン電極ライン１２４の一部領域を露出させるコンタクトホール１３２を形成し、有機絶縁層１３０の他の一部を除去して、透明基板１０５を露出させる透過窓１３４を形成し、有機絶縁層１３０の更に他の一部を除去して、第２ゲート電極配線１１６上に形成された半導体層１１７ａの一部を露出させる開口１３６を形成する。
【００５５】
図８に示すように、前記したコンタクトホール１３２、透過窓１３４、及び開口１３６が形成された有機絶縁膜１３０の表面をエンボス処理して、互いに異なる高さの凹部１４２と凸部１４４を有する凸凹部材１４６を形成した後、パシベーション膜１５０を形成する。前記した凸凹部材１４６は、後に形成される反射板による反射効率を高くする。
【００５６】
図９に示すように、パシベーション膜１５０上にＩＴＯを含む画素電極１６０を形成し、前記画素電極１６０は、前記第１ドレイン電極ライン１２４とは予め形成されたコンタクトホール１３２を通じて接続される。この際、前記画素電極１６０は、全面塗布した後、前記複数の画素領域に対応するＩＴＯ層のみ残られるように、パターニングすることもでき、前記複数の画素領域にのみ形成されるように部分塗布することもできる。図面上では、観察者観点で前記画素電極１６０が前記ソース配線１２２及び前記ゲート配線１１２から一定間隔で離隔することを図示したが、最小幅でオーバーラップされることもできる。
【００５７】
その後、反射板１７０を形成して、前記した図３に図示したようなアレイ基板を完成する。前記反射板１７０は、透過窓１３４に対応しては形成されず透過領域を定義し、開口１３６に対応しては形成されず外部光が第２スイッチング素子Ｑ２のアクティブ層に印加されるようにする。勿論、前記した反射板１７０上に液晶のラビング（ｒｕｂｂｉｎｇ）のための別の配向膜（図示せず）を更に形成することは自明である。
【００５８】
図面上では、複数の画素別に区画された反射板１７０を形成することを図示したが、前記有機絶縁層１３０により定義される透過領域を除いた残りの領域に反射板１７０を形成して、反射領域を定義することもできる。又、図示された反射板には、反射効率を高めるために、表面がエンボス処理された有機絶縁層１３０の形状に連動して形成されたことを図示したが、前記した有機絶縁層をフラットタイプで形成し、その上に反射板を形成することもできる。
【００５９】
図１０は、本発明の実施例による光感知装置を説明するための図である。
【００６０】
図１０を参照すると、本発明の実施例による光感知装置は、タイミング制御部１１０、スキャン駆動部１２０、電源供給部１３０、光感知パネル１４０、及び読み出し駆動部１５０を含む。
【００６１】
タイミング制御部１１０は、第１タイミング信号Ｔ１をスキャン駆動部１２０に提供し、光感知のための第２タイミング信号Ｔ２を読み出し駆動部１５０に提供する。前記第１タイミング信号Ｔ１は、スキャン駆動部１２０の動作開始を制御する信号であり、第２タイミング信号Ｔ２は、読み出し駆動部１５０の動作開始を制御する信号である。
【００６２】
スキャン駆動部１２０は、第１タイミング信号Ｔ１が提供されることで、ｎ個の表示用スキャン信号（Ｓ１、．．．、Ｓｑ、Ｓｑ＋１、．．．、Ｓｎ）を光感知パネル１４０に順次に出力する。前記ｎ個の表示用スキャン信号（Ｓ１、．．．、Ｓｑ、Ｓｑ＋１、．．．、Ｓｎ）は、一定時点には互いに重ならないことが好ましい。前記スキャン信号は、−７.５Ｖと５Ｖをスウィングするパルスであることが好ましい。
【００６３】
電源供給部１３０は、バイアス電源電圧ＶＤＤを光感知パネル１４０に提供する。前記バイアス電源電圧ＶＤＤは、約１５Ｖの電圧である。即ち、バイアス電圧は、前記スキャン信号のハイレベルより大きい。
【００６４】
光感知パネル１４０は、第１電源ラインＶＬ１、多数の第２電源ラインＶＬ２、多数のスキャンラインＳＬ、多数の読み出しラインＲＯＬ、及び多数の光感知素子ＱＯＳを含む。
【００６５】
具体的に、前記光感知素子が配列された領域を有効領域で定義し、前記有効領域の右側を周辺領域で定義する時、前記第１電源ラインＶＬ１は、前記周辺領域に形成されながら縦方向に延長し、バイアス電圧ＶＤＤを第２電源ラインＶＬ２に伝達する。
【００６６】
多数の第２電源ラインＶＬ２は、前記第１電源ラインＶＬ１から分岐しながら前記有効領域に形成されるが、横方向に延長し、縦方向で配列され、前記バイアス電圧ＶＤＤを光感知素子ＱＯＳに伝達する。
【００６７】
多数のスキャンラインＳＬは、横方向に延長し、縦方向で配列され、前記スキャン信号を前記光感知素子ＱＯＳに伝達する。
【００６８】
光感知素子ＱＯＳは、ドレインが第２電源ラインＶＬ２に接続され、ゲートがスキャンラインＳＬに接続され、ソースが読み出しラインＲＯＬに接続され、前記スキャン信号が印加されることにより、ターンオンされ光感知信号を読み出しラインＲＯＬに出力する。光感知素子ＱＯＳは、アモルファス−シリコン（ａ−Ｓｉ）薄膜トランジスタで具現され、本発明ではボトム−ゲート型アモルファス−シリコン（ａ−Ｓｉ）薄膜トランジスタを一例として説明する。
【００６９】
読み出しラインＲＯＬは、縦方向に延長し、横方向で配列され、前記光感知素子ＱＯＳのソースに接続され、前記光感知信号を読み出し駆動部１５０に出力する。
【００７０】
読み出し駆動部１５０は、光感知パネル１４０の読み出しラインＲＯＬを通じて伝達される光感知信号をデータ変換し、変換されたデータを光感知データとしてタイミング制御部１１０に提供する。
【００７１】
（ｐ＋１）番目読み出しラインに接続された光感知素子ＱＯＳに光が印加されている時の動作を一例として説明すると、次ぎのようである。
【００７２】
即ち、ｑ番目スキャンラインを非アクティブさせるスキャン信号、即ち、−７.５Ｖが光感知素子ＱＯＳのゲートに印加されると、前記光感知素子ＱＯＳは、ターンオフされハイ・インピーダンス状態になる。一方、（ｑ＋１）番目スキャンラインをアクティブさせるスキャン信号、即ち、５Ｖが光感知素子ＱＯＳのゲートに印加されると、前記光感知素子ＱＯＳは、ターンオンされロー・インピーダンス状態になる。
【００７３】
これにより、読み出し駆動部１５０では、同じ読み出しラインで感じるインピーダンス値に基づいて、いかなる画素に対応して光が感知されるかを検出することができるようになる。即ち、前記光が入射された位置は、（ｐ＋１）番目読み出しライン及び（ｑ＋１）番目スキャンラインに対応する。
【００７４】
勿論、読み出し駆動部１５０では、前記スキャン駆動部１２０で順次に出力されるスキャン信号と同期される第２タイミング信号ＴＳ２に基づいて、いかなる画素に対応して光が感知されるかを検出することになる。
【００７５】
図１１は、本発明による光感知素子の印加電圧対比出力電流を説明するための図であって、特に、光感知素子ＱＯＳのゲート−ソース間電圧（Ｖｇｓ）の増加による光誘導電流を説明する。
【００７６】
まず、一つの薄膜トランジスタで構成される光感知素子を暗室で用いる時、ゲート−ソース間電圧（Ｖｇｓ）の増加による光誘導電流（Ｉｄｓ）特性は次ぎのようである。
【００７７】
光感知素子ＱＯＳに印加されるゲート−ソース間電圧（Ｖｇｓ）が−２０Ｖであると、１０−１２Ａよりは低い光誘導電流（Ｉｄｓ）が流れ、漸次にゲート−ソース間電圧（Ｖｇｓ）を上昇させると、前記光誘導電流（Ｉｄｓ）は漸次に低くなり、−７.５Ｖ近傍（Ａ）を基点で前記光誘導電流（Ｉｄｓ）は上昇して、５Ｖ近傍（Ｃ）を超えると、光誘導電流（Ｉｄｓ）の変化は殆どない。
【００７８】
一方、前記した光感知素子ＱＯＳを１２４８ｌｕｘの照明環境下で用いる時、ゲート−ソース間電圧（Ｖｇｓ）の増加による光誘導電流（Ｉｄｓ）特性は、次ぎのようである。
【００７９】
光感知素子ＱＯＳに印加されるゲート−ソース間電圧（Ｖｇｓ）が−２０Ｖであると、約１０−１２Ａの光誘導電流（Ｉｄｓ）が流れ、漸次にゲート−ソース間電圧（Ｖｇｓ）を上昇させても、前記光誘導電流（Ｉｄｓ）の変化は殆どなく、−７.５Ｖ近傍（Ｂ）を基点で前記光誘導電流（Ｉｄｓ）は上昇し、５Ｖ近傍（Ｄ）を超えると、光誘導電流（Ｉｄｓ）の変化は殆どない。
【００８０】
勿論、図示したように、前記した光感知素子ＱＯＳを用いる照明環境の照度を高めて、２４６８ｌｕｘや、６０７０ｌｕｘや、１６４２０ｌｕｘ等の照明環境下で用いても、前記した１２４８ｌｕｘの照明環境で用いたものと類似に動作することを確認することができる。
【００８１】
このように、多様な照明環境を勘案する時、光感知素子が選択され、暗い照明環境で駆動される最大ゲート−ソース間電圧は、前記光感知素子が選択されず、明るい照明環境で駆動される最小ゲート−ソース間電圧より大きいことを確認することができる。
【００８２】
以上で説明したように、本発明によって、１つの薄膜トランジスタで光感知素子を構成しても、前記光感知素子のゲート−ソース間電圧を約−７.５Ｖ〜約５Ｖの間でスウィングする電圧を印加することにより、光感知素子の機能を行うことを確認することができる。
【００８３】
図面上では、ゲート−ソース間電圧の最大値を約５Ｖで説明したが、約４Ｖ又は約３Ｖのダウンされたゲート−ソース間電圧を光感知素子のスキャン電圧で用いることもできる。
【００８４】
図１２は、本発明の実施例による光感知素子を採用した液晶表示装置を説明するための図である。
【００８５】
図１２を参照すると、本発明の実施例による液晶表示装置は、タイミング制御部２１０、データ駆動部２２０、ゲート駆動部２３０、スキャン駆動部２４０、電源供給部２５０、光感知パネル２６０、及び読み出し駆動部２７０を含む。
【００８６】
タイミング制御部２１０は、画像信号（Ｒ、Ｇ、Ｂ）と第３タイミング信号Ｔ３をデータ駆動部２２０に出力し、第４タイミング信号Ｔ４をゲート駆動部２３０に出力し、第５タイミング信号Ｔ５をスキャン駆動部２４０に出力し、第６タイミング信号Ｔ６を読み出し駆動部２５０に出力する。
【００８７】
データ駆動部２２０は、前記第３タイミング信号Ｔ３に基づいて前記画像信号（Ｒ、Ｇ、Ｂ）に対応するｍ個のデータ信号（Ｄ１、．．．、Ｄｐ、．．．、Ｄｍ）を光感知パネル２６０に出力する。
【００８８】
ゲート駆動部２３０は、第４タイミング信号Ｔ４が提供されるにつれて、ｎ個の表示用ゲート信号（Ｇ１、．．．、Ｇｑ、．．．、Ｇｎ）を光感知パネル２６０に順次に出力する。前記ｎ個のスキャン信号（Ｇ１、．．．、Ｇｑ、．．．、Ｇｎ）は、一定時点には互いに重ならないことが好ましい。
【００８９】
スキャン駆動部２４０は、第５タイミング信号Ｔ５が提供されるにつれて、ｎ個の光感知用スキャン信号（Ｓ１、．．．、Ｓｑ、．．．、Ｓｎ）を光感知パネル２６０に順次に出力する。前記ｎ個のスキャン信号（Ｓ１、．．．、Ｓｑ、．．．、Ｓｎ）は、一定時点には互いに重ならないことが好ましい。
【００９０】
光感知パネル２６０は、周辺領域と有効領域を含み、前記周辺領域には第１電源ラインＶＬ１が形成され、電源供給部２５０から提供されるバイアス電源電圧ＶＤＤを伝達する。
【００９１】
前記有効領域には、画像表示のためのゲートラインＧＬと、データラインＤＬと、前記ゲートラインＧＬとデータラインＤＬとにより定義される領域に形成されたスイッチング素子Ｑ１と、前記スイッチング素子Ｑ１にそれぞれ接続された液晶キャパシタＣＬＣ、及びストレージキャパシタＣＳＴが形成される。前記液晶キャパシタＣＬＣは、スイッチング素子Ｑ１の第２電流電極、即ち、ドレインと共通電極電圧ＶＣＯＭにより定義され、ストレージキャパシタＣＳＴは、前記スイッチング素子Ｑ１のドレイン電極ラインとストレージ電圧ＶＳＴが印加されるストレージ電極ラインにより定義される。
【００９２】
また、前記有効領域には、光感知のための第１電源ラインＶＬ１、多数の第２電源ラインＶＬ２、多数のスキャンラインＳＬ、多数の読み出しラインＲＯＬ、及び多数の光感知素子ＱＯＳが形成される。これについては、前記した図１０で説明したので、詳細な説明は省略する。
【００９３】
図面上には、光感知パネル２６０の一側にゲート駆動部２３０を具現し、他側にスキャン駆動部２４０を具現したもので図示したが、光感知パネル２６０の一側にゲート駆動部２３０とスキャン駆動部２４０を具現することもできる。
【００９４】
また、図面上には、光感知パネル２６０とは別でゲート駆動部２３０及びスキャン駆動部２４０が具備されることを図示したが、前記光感知パネル２６０上にゲート駆動部２３０及び／又はスキャン駆動部２４０を集積する方式で具現することもできる。
【産業上の利用可能性】
【００９５】
以上で説明したように、本発明によると、光感知部を構成する１つの薄膜トランジスタのゲートに印加されるスキャン電圧を一定レベル、即ち、約−７.５Ｖ〜約５Ｖに制限することにより、逆電流経路（ｒｅｖｅｒｓｅ  ｃｕｒｒｅｎｔ  ｐａｔｈ）を形成せず、構造を単純化させることができる。これにより、液晶表示装置のアレイ基板と単位画素領域に前記した光感知部を採用しても、単純化された構造を通じて光感知パネルを具現することができるので、開口率が低下することを防止することができる。
【００９６】
また、単純化された構造により配線間の間隔をより広くすることができるので、アレイ基板の設計マージンを充分が確保することができ、前記した配線間の信号干渉による問題を最小化させることができる。
【００９７】
以上、本発明の実施例によって詳細に説明したが、本発明は、これに限定されず、本発明が属する技術分野において通常の知識を有するものであれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００９８】
【図１】一般的なアレイ基板に採用される光感知素子の等価回路図である。
【図２】本発明の一実施例による光感知素子を説明するための等価回路図である。
【図３】図２の一例によるアレイ基板の平面図である。
【図４】図３のＩ−Ｉ′に沿って切断した断面図である。
【図５】図３の製造工程を説明するための図である。
【図６】図３の製造工程を説明するための図である。
【図７】図３の製造工程を説明するための図である。
【図８】図３の製造工程を説明するための図である。
【図９】図３の製造工程を説明するための図である。
【図１０】本発明の実施例による光感知装置を説明するための図である。
【図１１】本発明による光感知素子の印加電圧対比出力電流を説明するための図である。
【図１２】本発明の実施例による光感知素子を採用した液晶表示装置を説明するための図である。
【符号の説明】
【００９９】
１０５    透明基板
１１２    ゲート配線
１１３    第１ゲート電極ライン
１１８    第２電源ライン
１１９    ゲート絶縁膜
１２２    ソース配線
１２３    第１ソース電極ライン
１２４    第１ドレイン電極ライン
１２６    読み出し配線
１２９    第１電源ライン
１３０    有機絶縁層
１３２    コンタクトホール
１３４    透過窓
１３６    開口
１４６    凸凹部材
１５０    パシベーション膜
１６０    画素電極
１７０    反射板
ＣＬＣ    液晶キャパシタ
ＣＳＴ    ストレージキャパシタ
ＤＬ    データライン
ＤＰ    データ信号
ＧＬ    ゲートライン
ＧＱ    ゲート信号
Ｑ１    スイッチング素子
Ｑ２    光感知素子
ＲＯＬ    読み出しライン
ＳＬ    スキャンライン
ＳＱ    スキャン信号
ＶＣＯＭ    共通電極電圧
ＶＤＤ    バイアス電圧
ＶＬ    電源ライン
【図１】
2005196177.tif 000003
【図２】
2005196177.tif 000004
【図３】
2005196177.tif 000005
【図４】
2005196177.tif 000006
【図５】
2005196177.tif 000007
【図６】
2005196177.tif 000008
【図７】
2005196177.tif 000009
【図８】
2005196177.tif 000010
【図９】
2005196177.tif 000011
【図１０】
2005196177.tif 000012
【図１１】
2005196177.tif 000013
【図１２】
2005196177.tif 000014