(57)【要約】【課題】  ゲートトレンチ及びソーストレンチを形成した半導体装置において、小型化を図ることが容易な構造を持つ半導体装置を提供することを目的とする。【解決手段】  半導体装置１００を平面的に見たときに、Ｎ＋型ソース領域１１２とゲートトレンチ１１１とを平行に形成し、Ｐ＋型拡散領域１０４をこれらに対して直交する方向に分離して形成している。Ｎ＋型ソース領域１１２とＰ型ボディ層１０３とが積層した状態で形成されているが、Ｐ＋型拡散領域１０４は形成されていない。したがって、メサ部の構成が極めて単純である。さらに、各々のゲート電極膜１０７は、連結部材１１３で相互に接続されている。したがって、各々のゲート電極膜１０７に対する外部からの電気的接続の確保が容易な構造となっている。以上構成によって、半導体装置１００の小型化を極めて容易なものにしている。【選択図】  図２
2005057059.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の導電層と、
前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、
前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、
前記第３の導電層に積層させて形成してなる第１導電型の第４の導電層と、
前記第４の導電層を開口させて形成するとともに互いに平行に配置されてなる複数個の溝と、
前記第３の導電層上に、前記溝と交差する方向に帯状に形成されるとともに前記第４の導電領域及び前記溝の端部に接するように配置されてなる第２導電型の複数個の導電領域と、
前記溝の側面及び底面上に形成してなる第１の絶縁膜と、
前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、
前記ゲート電極膜上に形成してなる第２の絶縁膜と、
前記第２の絶縁膜に形成された開口部で前記ゲート電極膜に接続されるとともに、前記溝と交差するように形成してなる導電膜と、
前記導電膜を覆うように形成してなる第３の絶縁膜と、
少なくとも前記第４の導電層及び前記導電領域の表面上に形成してなるソース電極膜と、
前記第１の導電層の表面上に形成してなるドレイン電極膜を有することを特徴とする半導体装置。
【請求項２】
第１導電型の第１の導電層と、
前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、
前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、
前記第３の導電層に積層させて形成してなる第１導電型の第４の導電層と、
前記第４の導電層を開口させて形成するとともに互いに平行に配置されてなる複数個の第１の溝と、
前記第４の導電層を、前記第１の溝と交差する方向に、且つ、前記第１の溝から離隔した状態に開口させて、前記第３の導電層まで達するように形成してなる複数個の第２の溝と、
少なくとも前記第２の溝の底面に露出するように形成してなる第２導電型の導電領域と、
前記第１の溝の側面及び底面上に形成してなる第１の絶縁膜と、前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、
前記ゲート電極膜上に形成してなる第２の絶縁膜と、
前記第２の絶縁膜に形成された開口部で前記ゲート電極膜に接続されるとともに前記第１の溝と交差するように形成してなる導電膜と、
前記導電膜を覆うように形成してなる第３の絶縁膜と、
少なくとも前記第４の導電層の表面並びに前記第２の溝の側面及び底面上に形成してなるソース電極膜と、
前記第１の導電層の表面上に形成してなるドレイン電極膜を有することを特徴とする半導体装置。
【請求項３】
前記ゲート電極膜は、前記第４の導電層の上方に形成されるとともに前記ソース電極膜と電気的に絶縁された連結部材によって隣り合う別のゲート電極膜と電気的に接続されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記連結部材は、前記ゲート絶縁膜によって前記ソース電極膜と電気的に絶縁されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
さらに、前記第２の導電層と前記第３の導電層との間に介在するように、且つ、前記第１の溝の隅角部を覆うように形成してなる電界緩和用導電領域を有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項６】
さらに、前記第１の導電層の、前記第２の導電層を積層した面とは反対側の面に積層されてなる第２導電型の第５の導電層を有することを特徴とする請求項１または請求項２または請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、主として電源回路等に利用されるパワーＭＯＳＦＥＴの構成を有する半導体装置に関するものである。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴの構成を有する半導体装置においてゲートトレンチ及びソーストレンチを形成したものは、近年、ＤＣ−ＤＣコンバータなど各種電源に幅広く応用されている。このような半導体装置の一例を図１１に示す。図１１は、従来技術に係る半導体装置の例を示す断面図である。図１１の符号において、３００は半導体装置、３０１はＮ＋型ドレイン層、３０２はＮ−型ドリフト層、３０３はＰ型ボディ層、３０４はＰ＋型拡散領域、３０５はソース電極膜、３０６はゲート絶縁膜、３０７はゲート電極膜、３０９はドレイン電極膜、３１１はゲートトレンチ、３１２はＮ＋型ソース領域、３１３はソーストレンチ、３１９は絶縁膜、３２０はＰＳＧ膜、Ｗはメサ幅を示している。
【０００３】
半導体装置３００は、Ｎ＋型ドレイン層３０１上にＮ−型ドリフト層３０２を積層し、さらにＮ−型ドリフト層３０２上にＰ型ボディ層３０３とＮ＋型ソース領域３１２を積層して形成している。また、Ｎ＋型ソース領域３１２の表面を開口させて、ゲートトレンチ３１１とソーストレンチ３１３を交互に、且つ、平行になるように形成している。ゲートトレンチ３１１の底面部は、Ｎ−型ドリフト層３０２まで達するように形成されており、その側面部にはＰ型ボディ層３０３とＮ＋型ソース領域３１２が露出している。また、ゲートトレンチ３１１の表面全体を覆うようにゲート絶縁膜３０６が形成されている。さらに、ゲート絶縁膜３０６に囲まれる空間は、ゲート電極膜３０７によって充てんされており、トレンチゲートの構造をなしている。
【０００４】
くわえて、ゲート絶縁膜３０６、ゲート電極膜３０７及びＮ＋型ソース領域３１２の表面を覆うように絶縁膜３１９を形成している。さらに、絶縁膜３１９の表面は、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜３２０で覆われている。ソーストレンチ３１３は、その底面部がＰ型ボディ層３０３まで達するように形成されており、その側面部にはＮ＋型ソース領域３１２が露出している。また、ソーストレンチ３１３の底面部に露出するように、Ｐ＋型拡散領域３０４を形成している。また、ソーストレンチ３１３及びＰＳＧ膜３２０の表面は、ソース電極膜３０５を形成している。したがって、Ｎ＋型ソース領域３１２とソース電極膜３０５とは、ソーストレンチ３１３の内部で電気的に接続されていることになる。また、Ｎ＋型ドレイン層３０１の、Ｎ−型ドリフト層３０２を積層していない面には、ドレイン電極膜３０９が形成されている。
【０００５】
ここで、半導体装置３００において、ソース電極膜３０５とドレイン電極膜３０９との間に電圧を印加するとともに、ゲート電極膜３０７とソース電極膜３０５との間に閾値以上の電圧を印加すると、Ｐ型ボディ層３０３のゲート絶縁膜３０６との境界近傍に反転層が形成されてチャネルとなる。そして、このチャネルを通ってドレイン電極膜３０９からソース電極膜３０５へ電流が流れる。逆に、ゲート電極膜３０７とソース電極膜３０５との間の電圧を閾値以下にすれば、チャネルが消失してソース電極膜３０５とドレイン電極膜３０９との間に電流が流れない。
【０００６】
以上のように、半導体装置３００は、ソーストレンチ３１３を形成したことによって、ソーストレンチ３１３の内部でＮ＋型ソース領域３１２とソース電極膜３０５を電気的に接続している。したがって、ソース電極膜３０５との接続のために、Ｎ＋型ソース領域３１２の上面（表面）の面積を一定程度確保するという設計上の配慮が不要になる。また、Ｐ＋型拡散領域３０４をＰ型ボディ層３０３内に形成しているので、Ｐ＋型拡散領域３０４をＮ＋型ソース領域３１２の表面に拡散形成する場合よりも上記の面積を縮小することが可能になるという利点がある（この種の半導体装置の事例として、特許文献１参照）。
【０００７】
ところで、このような半導体装置において小型化を図る場合には、メサ幅Ｗを縮小することが必要となる。しかし、例えばメサ幅Ｗを０．５μｍ以下まで縮小すると、ソーストレンチ３１３やＰ＋型拡散領域３０４を形成する半導体装置の精度上の問題から、Ｐ＋型拡散領域３０４とゲートトレンチ３１１が接した状態になりやすくなる。このような状態になった半導体装置は特性面で大変問題があり、半導体装置の小型化を阻害する要因となっている。
【特許文献１】特開２０００−２２３７０８号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した事情に鑑みてなされたもので、ゲートトレンチ及びソーストレンチを形成した半導体装置において、小型化を図ることが容易な構造を持つ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明は、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層に積層させて形成してなる第１導電型の第４の導電層と、前記第４の導電層を開口させて形成するとともに互いに平行に配置されてなる複数個の溝と、前記第３の導電層上に、前記溝と交差する方向に帯状に形成されるとともに前記第４の導電領域及び前記溝の端部に接するように配置されてなる第２導電型の複数個の導電領域と、前記溝の側面及び底面上に形成してなる第１の絶縁膜と、前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、前記ゲート電極膜上に形成してなる第２の絶縁膜と、前記第２の絶縁膜に形成された開口部で前記ゲート電極膜に接続されるとともに、前記溝と交差するように形成してなる導電膜と、前記導電膜を覆うように形成してなる第３の絶縁膜と、少なくとも前記第４の導電層及び前記導電領域の表面上に形成してなるソース電極膜と、前記第１の導電層の表面上に形成してなるドレイン電極膜を有することを特徴とするものとした。
【００１０】
したがって、第２導電型の複数個の導電領域を溝と交差する方向に形成しているので、これらの導電領域と溝とに囲まれた部分の大半を第４の導電層にできる。すなわち、溝と溝との間に挟まれた部分の構成を単純化できるので、この部分の縮小化が容易になる。
【００１１】
また、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層させて形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層に積層させて形成してなる第１導電型の第４の導電層と、前記第４の導電層を開口させて形成するとともに互いに平行に配置されてなる複数個の第１の溝と、前記第４の導電層を、前記第１の溝と交差する方向に、且つ、前記第１の溝から離隔した状態に開口させて、前記第３の導電層まで達するように形成してなる複数個の第２の溝と、少なくとも前記第２の溝の底面に露出するように形成してなる第２導電型の導電領域と、前記第１の溝の側面及び底面上に形成してなる第１の絶縁膜と、前記第１の絶縁膜の表面上に形成してなるゲート電極膜と、前記ゲート電極膜上に形成してなる第２の絶縁膜と、前記第２の絶縁膜に形成された開口部で前記ゲート電極膜に接続されるとともに前記第１の溝と交差するように形成してなる導電膜と、前記導電膜を覆うように形成してなる第３の絶縁膜と、少なくとも前記第４の導電層の表面並びに前記第２の溝の側面及び底面上に形成してなるソース電極膜と、前記第１の導電層の表面上に形成してなるドレイン電極膜を有することを特徴とするものとした。
【００１２】
したがって、第１の溝と第２の溝と交差するように形成し、これらの溝の表面に異なる導電層または領域が露出するようにしているので、第１の溝と第２の溝とに囲まれた部分の大半を第４の導電層にできる。
【００１３】
なお、上記の発明において、前記ゲート電極膜は、前記第４の導電層の上方に形成されるとともに前記ソース電極膜と電気的に絶縁された連結部材によって隣り合う別のゲート電極膜と電気的に接続されるようにすることができる。また、この連結部材においては、前記ゲート絶縁膜によって前記ソース電極膜と電気的に絶縁されるようにもできる。さらに、上記の発明において、前記第２の導電層と前記第３の導電層との間に介在するように、且つ、前記第１の溝の隅角部を覆うように形成してなる電界緩和用導電領域を持つようにもできる。くわえて、前記第１の導電層の、前記第２の導電層を積層した面とは反対側の面に積層されてなる第２導電型の第５の導電層を持つものとすることも可能である。
【発明の効果】
【００１４】
本発明は、第２導電型の複数個の導電領域を溝と交差する方向に形成しているので、これらの導電領域と溝とに囲まれた部分の大半を一つの導電層にすることができる。したがって、この部分の構成が単純になり、半導体装置の小型化が容易になる。また、半導体装置の小型化を図る際に、高価な半導体製造装置の導入が不要なるという利点もある。
【００１５】
また、第１の溝と第２の溝と交差するように形成し、これらの溝の表面に異なる導電層または領域が露出するようにしているので、第１の溝と第２の溝とに囲まれた部分の大半を一つの導電層にすることができる。したがって、この部分の構成が単純になり、半導体装置の小型化が容易になる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態においては、ゲートトレンチに挟まれたメサ部にソース領域及びＰ形ボディ層を配置し、Ｐ型拡散領域をメサ部以外の部位に配置する構成としており、この点に特徴がある。また、ゲートトレンチに交差するように連結部材を形成し、この連結部材の下方に位置するゲート電極及び上部ゲート電極膜と連結部材を接続することによってゲート電極膜同士を連結している点にも特徴がある。さらに、ゲートトレンチ隅角部を覆う電界緩和用Ｐ型領域を形成することによって、ゲートトレンチ隅角部近傍の電界強度の緩和を図っている点にも特徴がある。以下に、実施例に基づいて詳しく説明する。
【実施例１】
【００１７】
図１は、本発明の第１の実施例に係る半導体装置の斜視図である。図１において、１００は半導体装置、１０１はＮ＋型ドレイン層、１０２はＮ−型ドリフト層、１０３はＰ型ボディ層、１０４はＰ＋型拡散領域、１０５はソース電極膜、１０６はゲート絶縁膜、１０７はゲート電極膜、１０８は上部ゲート絶縁膜、１０９はドレイン電極膜、１１０は上部ゲート電極膜、１１１はゲートトレンチ、１１２はＮ＋型ソース領域である。なお、図１と後述する図２ないし図９の各図において、説明の便宜上、ソース電極膜１０５及びソース電極膜２０５を透明状態にして、ソース電極膜１０５及びソース電極膜２０５下に存在する構造を表すようにしており、以下の説明もこの状態を前提として説明する。
【００１８】
半導体装置１００は、Ｎ＋型ドレイン層１０１上にＮ−型ドリフト層１０２を積層し、またＮ−型ドリフト層１０２上にＰ型ボディ層１０３を形成している。さらに、Ｐ型ボディ層１０３上には、Ｐ＋型拡散領域１０４を形成している。Ｎ＋型ドレイン層１０１は、Ｎ型不純物濃度の高いシリコン基板であり、Ｎ−型ドリフト層１０２は、この基板上にエピタキシャル成長によって不純物濃度の低いＮ型シリコン層を形成したものである。Ｐ型ボディ層１０３は、Ｎ−型ドリフト層１０２の表面からＰ型の不純物を選択的に注入し、その表面から所定の深さまでの範囲内に、この不純物を高温で拡散させることによって形成している。また、Ｐ＋型拡散領域１０４も、Ｐ型不純物の注入拡散によって形成している。
【００１９】
なお、これらの導電層及び拡散領域の具体的な比抵抗及び表面濃度としては、Ｎ＋型ドレイン層１０１を０．００３Ω・ｃｍ、Ｎ−型ドリフト層１０２を０．３〜２．３Ω・ｃｍ、Ｐ型ボディ層１０３を１Ｅ１８ａｔｏｍｓ／ｃｍ３前後、Ｐ＋型拡散領域１０４を５Ｅ１９ａｔｏｍｓ／ｃｍ３前後、さらに以下に述べるＮ＋型ソース領域１１２を１Ｅ２０ａｔｏｍｓ／ｃｍ３前後とすることが本発明の構成上好ましい。しかし、これらは一つの事例であって、設計条件に応じて他の不純物濃度とすることも可能である。また、これらの形成方法は、上述の方法に限られるものではなく、同じ構造を形成可能であれば他の方法であっても良い。
【００２０】
図２は、図１に示した半導体装置のＡ−Ａ線断面斜視図である。図２の符号は、すべて図１において示したものと同じものを示す。図２において、Ｐ型ボディ層１０３及びＰ＋型拡散領域１０４の間には、多数のゲートトレンチ１１１を平行に形成している。ゲートトレンチ１１１は、Ｎ＋型ソース領域１１２の表面をエッチングで開口させて形成しており、その底面部は、Ｐ型ボディ層１０３とＮ−型ドリフト層１０２との境界面を超えて、Ｎ−型ドリフト層１０２まで達するように形成されている。また、その両端部は、図１に示したように、Ｐ＋型拡散領域１０４に接するように形成されており、半導体装置１００を平面的に見る（半導体装置１００を真上から見下ろす）と、各々のゲートトレンチ１１１がＰ＋型拡散領域１０４に挟まれた状態に形成されている。
【００２１】
なお、ゲートトレンチ１１１の深さは、図２に示した程度とすることが好ましいが、必要に応じて変更することも可能である。例えば、半導体装置１００に対して静電容量Ｃｒｓｓを特に小さくすることが要求されている場合には、Ｎ−型ドリフト層１０２とＰ型ボディ層１０３との境界面よりも浅く形成して静電容量Ｃｒｓｓを小さくすることができる。逆に、オン抵抗Ｒｏｎを特に小さくすることが要求されている場合には、Ｎ＋型ドレイン層１０１とＮ−型ドリフト層１０２との境界面よりも深く形成してオン抵抗Ｒｏｎを小さくすることもできる。
【００２２】
また、ゲートトレンチ１１１の表面には、ゲート絶縁膜１０６が形成されている。ゲート絶縁膜１０６は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成する。もちろん、シリコン酸化膜をＣＶＤ法で形成することも可能である。さらに、ゲート絶縁膜１０６で囲まれる内部空間には、ゲート電極膜１０７がこの空間を充てんするように形成されている。ゲート電極膜１０７は、Ｎ型の不純物を含むポリシリコンを堆積させることによって形成しているが、ポリシリコンに代えてシリサイドや金属を充てんしても良い。なお、上部ゲート電極膜１１０は、ゲート電極膜１０７と同じ材質のものとしても良いし、別のもので形成することも可能である。また、上部ゲート電極膜１１０は、工程数を増やさないようにするために、ゲート電極膜１０７と同一プロセスで形成することが好ましいが、別プロセスで形成することも可能である。
【００２３】
さらに、ゲート絶縁膜１０６、ゲート電極膜１０７及び上部ゲート電極膜１１０の上には、上部ゲート絶縁膜１０８が形成されている。上部ゲート絶縁膜１０８は、さらに後述する連結部材を覆うように形成されており、その一部はＮ＋型ソース領域１１２の表面よりも上方に突き出している。なお、上部ゲート絶縁膜１０８の形成方法は、ゲート絶縁膜１０６と同様であるが、複数のシリコン酸化膜を組み合わせることによって形成されている。ゲート絶縁膜１０６及び上部ゲート絶縁膜１０８を形成するプロセスとしては様々なものが考えられるが、図１などに示したような形状、構造が得られるならば、例えば両者の一部を共通のプロセスで形成するなど、どのようなプロセスを採用しても構わない。また、ゲート絶縁膜１０６及び上部ゲート絶縁膜１０８のいずれか一方または両方をシリコンチッ化膜で形成することも可能である。
【００２４】
Ｎ＋型ソース領域１１２は、ゲートトレンチ１１１の間に形成されている。また、半導体装置１００を平面的に見ると、Ｎ＋型ソース領域１１２と上部ゲート絶縁膜１０８とが交互に配置されており、これら全体としてストライプ模様を呈している。また、これらに交差するように、Ｐ＋型拡散領域１０４と上部ゲート電極膜１１０の上に形成された上部ゲート絶縁膜１０８とが所定間隔で交互に配置されている。なお、半導体装置１００を平面的に見たときに、Ｎ＋型ソース領域１１２及び上部ゲート絶縁膜１０８を上下左右に多数配列した状態とすることも可能である。この場合、上部ゲート絶縁膜１０８も所定間隔で多数配列されることになる。
【００２５】
なお、以上の説明はソース電極膜１０５を透かして見た状態について説明しているが、実際には、Ｐ＋型拡散領域１０４、上部ゲート絶縁膜１０８及びＮ＋型ソース領域１１２はソース電極膜１０５に覆われている。したがって、Ｐ＋型拡散領域１０４及びＮ＋型ソース領域１１２は、その上面においてソース電極膜１０５と電気的に接続されている。また、Ｎ＋型ドレイン層１０１の、Ｎ−型ドリフト層１０２を積層していない側の面は、ドレイン電極膜１０９によって覆われている。当然のことながら、Ｎ＋型ドレイン層１０１は、ドレイン電極膜１０９と電気的に接続されている。
【００２６】
図３は、図１に示した半導体装置のＢ−Ｂ線断面斜視図である。図３において、１１３は連結部材、１１５及び１１６は層間絶縁膜、その他の符号はすべて図１において示したものと同じものを示す。また、図１０は、図１に示した半導体装置のゲート電極膜を示す斜視図である。図３の符号はすべて図１において示したものと同じものを示す。図３及び図１０に示すように、それぞれの上部ゲート電極膜１１０は、共通する連結部材１１３によって互いに接続されている。また、連結部材１１３は、所定の部分を除いて層間絶縁膜１１５及び層間絶縁膜１１６にはさまれるようにして覆われている。よって、Ｎ＋型ソース領域１１２と交差するように形成されているが、Ｎ＋型ソース領域１１２とは絶縁されている。さらに、ソース電極膜１０５とも絶縁されている。したがって、連結部材１１３の所定の部位において外部との電気的接続を確保すれば、すべてのゲート電極膜１０７及び上部ゲート電極膜１１０に対して外部から電気的に接続することが可能になり、トレンチゲート構造として機能可能となる。
【００２７】
なお、連結部材１１３への電気的接続は、一つの連結部材１１３に対して１カ所確保すれば良いが、連結部材１１３や上部ゲート電極膜１１０の抵抗成分の大きさに応じて２カ所以上確保しても良い。また、いずれかのゲート電極膜１０７を外部との電気的接続に利用し、連結部材１１３を外部との電気的接続に利用しないことも可能である。さらに、連結部材１１３を２つ以上形成する場合、連結部材１１３を相互に接続し、いずれか一つの連結部材１１３において電気的接続を確保するようにしても良い。
【００２８】
図４は、図１に示した半導体装置のＣ−Ｃ線断面斜視図である。図４において用いた符号はすべて図１及び図３において示したものと同じものを示す。図４に示すように、連結部材１１３は、Ｎ＋型ソース領域１１２上において層間絶縁膜１１６に周囲を覆われており、上述したようにＮ＋型ソース領域１１２とは絶縁されている。層間絶縁膜１１６は、複数のシリコン酸化膜によって形成されているが、図４に示したような形状、構造が得られるならば、どのようなプロセスを採用しても構わない。
【００２９】
以上の構造において、ソース電極膜１０５とドレイン電極膜１０９との間に電圧を印加するとともに、ゲート電極膜１０７とソース電極膜１０５との間に閾値以上の電圧を印加すると、Ｐ型ボディ層１０３のゲート絶縁膜１０６との境界近傍に反転層が形成されてチャネルとなる。そして、ドレイン電極膜１０９からソース電極１０５へこのチャネルを通って電流が流れる。また、ゲート電極膜１０７とソース電極膜１０５との間の電圧を所定閾値より低くすれば、このチャネルが消滅して、ドレイン電極膜１０９とソース電極膜１０５との間には電流が流れない。
【００３０】
ところで、本発明の第１の実施の形態に係る半導体装置１００は、半導体装置１００を平面的に見たときに、Ｎ＋型ソース領域１１２とゲートトレンチ１１１とを平行に形成し、Ｐ＋型拡散領域１０４をこれらに対して直交する方向に分離して形成している。すなわち、所定間隔でストライプ状にゲートトレンチ１１１の間のメサ部には、Ｎ＋型ソース領域１１２とＰ型ボディ層１０３とが積層した状態で形成されているが、Ｐ＋型拡散領域１０４は形成されていない。したがって、図１１に示した従来技術に係る半導体装置と比較した場合、メサ部の構成が極めて単純になっている。メサ部の構成が極めて単純になれば、半導体装置１００の小型化は極めて容易になる。さらに、各々のゲート電極膜１０７は、連結部材１１３で相互に接続されている。したがって、各々のゲート電極膜１０７に対する外部からの電気的接続の確保が容易な構造となっている。くわえて、連結部材１１
３は、層間絶縁膜１１５及び層間絶縁膜１１６で覆われておりソース電極膜１０５とは完全に絶縁されている。したがって、Ｎ＋型ソース領域１１２及びＰ＋型拡散領域１０４の露出している部分は、すべてソース電極膜１０５に対するコンタクト領域として利用できる。
【実施例２】
【００３１】
さらに、本発明の第２の実施例について説明する。図５は、本発明の第２の実施例に係る半導体装置の斜視図である。図５において、１１７は電界緩和用Ｐ型領域であり、その他の符号は図１において示したものと同じものを示す。
【００３２】
本発明の第２の実施例に係る半導体装置１００は、本発明の第１の実施例に係る半導体装置１００の一変形例である。すなわち、図１の半導体装置１００の構成に対して、電界緩和用Ｐ型領域１１７を付加したものである。電界緩和用Ｐ型領域１１７を形成することによって半導体装置１００の製造工程数は増えるが、半導体装置１００への逆電圧の印加時におけるゲートトレンチ１１１隅角部の電界強度を電界緩和用Ｐ型領域１１７で緩和することが可能になるという利点がある。
【実施例３】
【００３３】
次に、本発明の第３の実施例について説明する。図６は、本発明の第３の実施例に係る半導体装置の斜視図である。図６において、２００は半導体装置、２０１はＮ＋型ドレイン層、２０２はＮ−型ドリフト層、２０３はＰ型ボディ層、２０５はソース電極膜、２０６はゲート絶縁膜、２０７はゲート電極膜、２０８は上部ゲート絶縁膜、２０９はドレイン電極膜、２１０は上部ゲート電極膜、２１１はゲートトレンチ、２１２はＮ＋型ソース領域、２１３はソーストレンチ、２１４は埋込Ｐ＋型拡散領域である。また、図７は、図６に示した半導体装置のＡ−Ａ線断面斜視図である。図７の符号は、すべて図１において示したものと同じものを示す。
【００３４】
本発明の第３の実施例に係る半導体装置２００においては、第１の実施例に係る半導体装置１００にソーストレンチ構造を設けたものとしている。すなわち、ゲートトレンチ２１１と直交する方向に、且つ、ゲートトレンチ２１１と離隔させてソーストレンチ２１３を形成している。さらに、半導体装置１００のＰ＋型拡散領域１０４に代えて、埋込Ｐ＋型拡散領域２１４を形成している。この埋込Ｐ＋型拡散領域２１４は、ソーストレンチ２１３の底面及び側面の底面付近に露出するように形成されている。埋込Ｐ＋型拡散領域２１４の上方にはＮ＋型ソース領域２１２が形成されており、ソーストレンチ２１３の側面の底面付近以外の部分にはＮ＋型ソース領域２１２が露出している。また、埋込Ｐ＋型拡散領域２１４の形成方法は、ソーストレンチ２１３の底面からＰ型の不純物を注入し、高熱を加えてこの不純物を拡散させることによるが、これ以外の方法で形成しても良い。なお、Ｎ＋型ソース領域２１２は、上述の範囲に露出していることが好ましいが、ソーストレンチ２１３の底面の大部分に露出していればその機能を果たすので、ソーストレンチ２１３とゲートトレンチ２１１との距離など諸条件に応じて形成範囲を変更可能である。
【００３５】
また、ソーストレンチ２１３の内部には、ソース電極膜２０５が充てんされるようにしている、したがって、ソーストレンチ２１３の内部において、埋込Ｐ＋型拡散領域２１４及びＮ＋型ソース領域２１２とソース電極膜２０５とが電気的に接続されている。なお、Ｎ＋型ソース領域２１２は、ソーストレンチ２１３の内部以外の部分にも露出しているので、当然のことながら、この露出している部分においてもソース電極膜２０５と電気的に接続されている。
【００３６】
図７に示すように、各々のゲートトレンチ２１１の間のメサ部における構造は、図２とほぼ同じである。したがって、Ｐ型ボディ層２０３は、このメサ部ではＮ＋型ソース領域２１２下の一定の厚さで形成されており、ソーストレンチ２１３の下方では埋込Ｐ＋型拡散領域２１４の下に回り込むように薄く形成されている。
【００３７】
図８は、図６に示した半導体装置のＢ−Ｂ線断面斜視図である。図８において、２１３は連結部材、２１５及び２１６は層間絶縁膜、その他の符号はすべて図６において示したものと同じものを示す。また、図９は、図６に示した半導体装置のＣ−Ｃ線断面斜視図である。図９において用いた符号はすべて図６及び図８において示したものと同じものを示す。図８及び図９に示すように、半導体装置２００の連結部材２１３及びその周辺の構成は、半導体装置１００とほぼ同じである。なお、各導電層及び導電領域の比抵抗及び表面濃度は、実施例１の半導体装置１００と同様である。
【００３８】
したがって、半導体装置２００は、ソーストレンチ２１３を形成してその底面及びその付近に埋込Ｐ＋型拡散領域２１４を露出させたので、半導体装置１００よりも構造が複雑になる反面、Ｐ＋型拡散領域を埋め込んだことによって当該領域付近の小型化がさらに容易になるという利点がある。
【００３９】
なお、半導体装置２００においても、図５の電界緩和用Ｐ型領域１１７に相当するものを形成して、ゲートトレンチ２１１隅角部の電界強度の緩和を図ることが可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施例に係る半導体装置の斜視図である。
【図２】図１に示した半導体装置のＡ−Ａ線断面斜視図である。
【図３】図１に示した半導体装置のＢ−Ｂ線断面斜視図である。
【図４】図１に示した半導体装置のＣ−Ｃ線断面斜視図である。
【図５】本発明の第２の実施例に係る半導体装置の斜視図である。
【図６】本発明の第３の実施例に係る半導体装置の斜視図である。
【図７】図６に示した半導体装置のＡ−Ａ線断面斜視図である。
【図８】図６に示した半導体装置のＢ−Ｂ線断面斜視図である。
【図９】図６に示した半導体装置のＣ−Ｃ線断面斜視図である。
【図１０】図１に示した半導体装置のゲート電極膜を示す斜視図である。
【図１１】実従来技術に係る半導体装置の例を示す断面図である。
【符号の説明】
【００４１】
１００：半導体装置
１０１：Ｎ＋型ドレイン層
１０２：Ｎ−型ドリフト層
１０３：Ｐ型ボディ層
１０４：Ｐ＋型型拡散領域
１０５：ソース電極
１０５：ソース電極膜
１０６：ゲート絶縁膜
１０７：ゲート電極膜
１０８：上部ゲート絶縁膜
１０９：ドレイン電極膜
１１０：上部ゲート電極膜
１１１：ゲートトレンチ
１１２：Ｎ＋型ソース領域
１１３：連結部材
１１５：層間絶縁膜
１１６：層間絶縁膜
１１７：電界緩和用Ｐ型領域
２０１：Ｎ＋型ドレイン層
２０２：Ｎ−型ドリフト層
２０３：Ｐ型ボディ層
２０５：ソース電極膜
２０６：ゲート絶縁膜
２０７：ゲート電極膜
２０８：上部ゲート絶縁膜
２０９：ドレイン電極膜
２１０：上部ゲート電極膜
２１１：ゲートトレンチ
２１２：Ｎ＋型ソース領域
２１３：ソーストレンチ
２１４：埋込Ｐ＋型拡散領域
２１３：連結部材
２１５：層間絶縁膜
２１６：層間絶縁膜
３００：半導体装置
３０１：Ｎ＋型ドレイン層
３０２：Ｎ−型ドリフト層
３０３：Ｐ型ボディ層
３０４：Ｐ＋型拡散領域
３０５：ソース電極膜
３０６：ゲート絶縁膜
３０７：ゲート電極膜
３０９：ドレイン電極膜
３１１：ゲートトレンチ
３１２：Ｎ＋型ソース領域
３１３：ソーストレンチ
３１９：絶縁膜
３２０：ＰＳＧ膜
Ｗ：メサ幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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