(57)【要約】【課題】  メモリデバイスのアクセス効率をさらに向上し、画像の描画速度を向上する。【解決手段】  アドレス変換部２０は、表示画面ＬＣＤの画素座標ＰＣを順次受け、受けた画素座標ＰＣを、アドレスＡＤおよびオフセットＯＦに変換する。変換されたアドレスＡＤおよびオフセットＯＦは、バッファ２４、２６にそれぞれ順次格納される。バッファ制御部３２は、バッファ２４、２６の一方が一杯になったことを検出する。画素処理部３０は、バッファ制御部３２の検出に応答して、メモリデバイス１８から読み出される複数のアドレスに対応する画素データを、画素情報ＰＩに応じてそれぞれ修正する。メモリデバイス１８に格納されている画素データは、画素座標ＰＣに対応して入力される複数の画素情報ＰＩに応じて書き替えられる。すなわち、複数のアドレスＡＤに対応する複数の画素データが一度に書き換えられる。【選択図】    図１
2005241742.tif 000002
【特許請求の範囲】
【請求項１】
表示画面の画素に描画する画素データを画素毎に記憶するための記憶領域が割り当てられ、連続する複数の画素に対応する画素データを一度にアクセス可能なメモリデバイスと、
前記表示画面の画素座標を順次受け、この画素座標を、前記メモリデバイスの記憶領域の位置を示すアドレスと、このアドレスにより選択される記憶領域内での前記画素データが格納される位置を示すオフセットとに変換するアドレス変換部と、
変換された複数のアドレスを格納するアドレスバッファと、
変換された複数のオフセットをアドレスに対応付けて格納するオフセットバッファと、
順次変換された２つのアドレスを比較し、アドレスが一致するときに、このアドレスが重複して前記アドレスバッファに格納されることを禁止するアドレス比較部と、
前記アドレスバッファおよび前記オフセットバッファの一方が一杯になったことを検出するバッファ制御部と、
前記メモリデバイスに格納されている画素データを前記画素座標に対応して入力される複数の画素情報に応じて書き替えるために、前記バッファ制御部の検出に応答して、前記メモリデバイスから読み出される複数のアドレスに対応する複数の画素データを、前記画素情報に応じてそれぞれ修正する画素処理部とを備えていることを特徴とする描画データ生成装置。
【請求項２】
表示画面の画素に描画する画素データを画素毎に記憶するための記憶領域が割り当てられ、連続する複数の画素に対応する画素データを一度にアクセス可能なメモリデバイスと、
前記表示画面の画素座標を順次受け、この画素座標を、前記メモリデバイスの記憶領域の位置を示すアドレスと、このアドレスにより選択される記憶領域内での前記画素データが格納される位置を示すオフセットとに変換するアドレス変換部と、
変換された複数のアドレスを格納するアドレスバッファと、
変換された複数のオフセットをアドレスに対応付けて格納するオフセットバッファと、
順次変換された２つのアドレスを比較し、アドレスが一致するときに、このアドレスが重複して前記アドレスバッファに格納されることを禁止するアドレス比較部と、
前記アドレスバッファに格納されるアドレスが不連続であることを検出するバッファ制御部と、
前記メモリデバイスに格納されている画素データを前記画素座標に対応して入力される複数の画素情報に応じて書き替えるために、前記バッファ制御部の検出に応答して、前記メモリデバイスから読み出される複数のアドレスに対応する複数の画素データを、前記画素情報に応じてそれぞれ修正する画素処理部とを備えていることを特徴とする描画データ生成装置。
【請求項３】
表示画面の画素に描画する画素データを画素毎に記憶するための記憶領域が割り当てられ、連続する複数の画素に対応する画素データを一度にアクセス可能なメモリデバイスと、
一つの前記画素に対応する複数の画素情報をそれぞれ処理する複数の描画データ処理部と、
前記描画データ処理部の動作を制御する全体制御部とを備え、
前記各描画データ処理部は、
前記表示画面の画素座標を順次受け、この画素座標を、前記メモリデバイスの記憶領域の位置を示すアドレスと、このアドレスにより選択される記憶領域内での前記画素データが格納される位置を示すオフセットとに変換するアドレス変換部と、
変換された複数のアドレスを格納するアドレスバッファと、
変換された複数のオフセットをアドレスに対応付けて格納するオフセットバッファと、
順次変換された２つのアドレスを比較し、アドレスが一致するときに、このアドレスが重複して前記アドレスバッファに格納されることを禁止するアドレス比較部と、
前記アドレスバッファおよび前記オフセットバッファの一方が一杯になったことを検出するバッファ制御部と、
前記メモリデバイスに格納されている画素データを前記画素座標に対応して入力される複数の画素情報に応じて書き替えるために、前記バッファ制御部の検出に応答して、前記メモリデバイスから読み出される複数のアドレスに対応する複数の画素データを、前記画素情報に応じてそれぞれ修正する画素処理部とを備え、
前記全体制御部は、いずれかの前記描画データ処理部の前記バッファ制御部の検出に応答して、前記各描画データ処理部の前記画素処理部に、画素データの修正処理を実行させ、前記メモリデバイスに格納されている画素データを書き替えることを特徴とする描画データ生成装置。
【請求項４】
請求項１ないし請求項３のいずれか１項記載の描画データ生成装置において、
前記バッファ制御部の検出に応答して、複数のアドレスに対応する画素データを前記メモリデバイスから連続して読み出し、前記画素処理部により修正された画素データを前記メモリデバイスに連続して書き込むメモリ制御部を備えていることを特徴とする描画データ生成装置。
【請求項５】
表示画面の画素に描画する画素データを画素毎に記憶するための記憶領域が割り当てられ、連続する複数の画素に対応する画素データを一度にアクセス可能なメモリデバイスと、
描画データ処理部をそれぞれ有し、互いに異なる画素に対応する画素情報をそれぞれ処理する複数の画素処理ブロックと、
前記画素処理ブロックの動作を制御する全体制御部と、
前記画素処理ブロックの前記各描画データ処理部は、
前記表示画面の画素座標を順次受け、この画素座標を、前記メモリデバイスの記憶領域の位置を示すアドレスと、このアドレスにより選択される記憶領域内での前記画素データが格納される位置を示すオフセットとに変換するアドレス変換部と、
変換された複数のアドレスを格納するアドレスバッファと、
変換された複数のオフセットをアドレスに対応付けて格納するオフセットバッファと、
順次変換された２つのアドレスを比較し、アドレスが一致するときに、このアドレスが重複して前記アドレスバッファに格納されることを禁止するアドレス比較部と、
前記アドレスバッファおよび前記オフセットバッファの一方が一杯になったことを検出するバッファ制御部と、
前記メモリデバイスに格納されている画素データを前記画素座標に対応して入力される複数の画素情報に応じて書き替えるために、前記バッファ制御部の検出に応答して、前記メモリデバイスから読み出される複数のアドレスに対応する複数の画素データを、前記画素情報に応じてそれぞれ修正する画素処理部とを備え、
前記全体制御部は、前記各画素処理ブロック毎に、前記描画データ処理部の前記バッファ制御部の検出に応答して、対応する前記画素処理部に、画素データの修正処理を実行させ、前記メモリデバイスに格納されている画素データを書き替えることを特徴とする描画データ生成装置。
【請求項６】
請求項５記載の描画データ生成装置において、
前記画素処理ブロックは、複数の前記描画データ処理部をそれぞれ備え、
前記全体制御部は、前記各画素処理ブロック毎に、いずれかの前記描画データ処理部の前記バッファ制御部の検出に応答して、前記各描画データ処理部の前記画素処理部に、画素データの修正処理を実行させ、前記メモリデバイスに格納されている画素データを書き替えることを特徴とする描画データ生成装置。
【請求項７】
請求項５または請求項６記載の描画データ生成装置において、
前記画素処理ブロック毎に前記バッファ制御部の検出に応答して、複数のアドレスに対応する画素データを前記メモリデバイスから連続して読み出し、前記画素処理部により修正された画素データを前記メモリデバイスに連続して書き込むメモリ制御部を備えていることを特徴とする描画データ生成装置。
【請求項８】
請求項３、請求項５、請求項６のいずれか１項記載の描画データ生成装置において、
前記描画データ処理部にそれぞれ供給されるクロックを生成するクロック生成部と、
動作していない前記前記描画データ処理部への前記クロックの供給を停止するクロック制御部とを備えていることを特徴とする描画データ生成装置。
【請求項９】
請求項１、請求項２、請求項３、請求項５、請求項６のいずれか１項記載の描画データ生成装置において、
装置内の複数の回路ブロックにそれぞれ供給されるクロックを生成するクロック生成部と、
動作していない前記回路ブロックへの前記クロックの供給を停止するクロック制御部とを備えていることを特徴とする描画データ生成装置。
【請求項１０】
請求項１、請求項２、請求項３、請求項５、請求項６のいずれか１項記載の描画データ生成装置において、
前記メモリデバイスは、先頭アドレスの受信に応答して、２番目以降のアドレスを受けることなく、連続する複数のアドレスに対応するデータを連続して読み出し可能または書き込み可能なバーストアクセス機能を備えていることを特徴とする描画データ生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置等に画像を表示するための描画データを生成する描画データ生成装置に関する。
【背景技術】
【０００２】
カーナビゲーションシステム、ゲーム機、携帯電話等は、画面に表示する描画データを生成するための描画データ生成装置を内蔵している。この種の描画データ生成装置は、表示画面の画素領域に対応する記憶領域が割り当てられたメモリデバイスを有している。メモリデバイスとして、クロックに同期して動作するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ
Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が使用される。描画データ生成装置は、コントローラから出力される画素座標および画素情報を受け、画素座標をメモリデバイスのアドレスに変換し、変換したアドレスが示す記憶領域に格納されている画素データを画素情報に応じて修正する。
【０００３】
一般に、描画データ生成装置では、複数のメモリデバイスを並列に接続し、そのデータ信号のバス幅（１ワード）を６４ビットや１２８ビットで構成している。通常、一画素を構成するために必要な画素情報は、１６ビットや３２ビットである。例えば、一画素の情報を１６ビットで構成し、メモリデバイスのバス幅を６４ビットで構成する場合、メモリデバイスを１回アクセスすると４画素分の画素データを読み出しまたは書き込みできる。１ワード分の画素データを、メモリデバイスから一度に読み出し、あるいはメモリデバイスに一度に書き込むことで、メモリデバイスのアクセス効率は向上する（例えば、特許文献１）。
【特許文献１】特開平６−１１９４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の描画データ生成装置では、メモリデバイスの読み出し動作および書き込み動作を１ワード毎に実行しているが、画像の描画速度を向上するために、アクセス効率をさらに向上することが要求されている。また、上述したように、描画データ生成装置は、画素データを１ワード毎に修正している。このため、描画データ生成装置内の各回路ブロックを１ワードのアクセス毎に制御する必要があり、各回路ブロックに常にクロックを供給しておく必要があった。この結果、消費電力を削減することが困難であった。
【０００５】
本発明の目的は、描画データ生成装置によるメモリデバイスのアクセス効率をさらに向上し、画像の描画速度を向上することにある。
【０００６】
本発明の別の目的は、描画データ生成装置の消費電力を削減することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の形態では、アドレス変換部は、表示画面の画素座標を順次受け、受けた画素座標を、アドレスおよびオフセットに変換する。ここで、アドレスは、メモリデバイスの記憶領域の位置を示し、オフセットは、アドレスにより選択される記憶領域内での画素データが格納される位置を示す。メモリデバイスは、表示画面の画素に描画する画素データを画素毎に記憶するための記憶領域が割り当てられ、連続する複数の画素に対応する画素データを一度にアクセス可能である。
【０００８】
変換された複数のアドレスおよび複数のオフセットは、アドレスバッファおよびオフセ
ットバッファにそれぞれ格納される。アドレス比較部は、順次変換された２つのアドレスを比較し、アドレスが一致するときに、このアドレスが重複してアドレスバッファに格納されることを禁止する。バッファ制御部は、アドレスバッファおよびオフセットバッファの一方が一杯になったことを検出する。
【０００９】
画素処理部は、バッファ制御部の検出に応答して、メモリデバイスから読み出される複数のアドレスに対応する複数の画素データを、画素情報に応じてそれぞれ修正する。そして、メモリデバイスに格納されている画素データは、画素座標に対応して入力される複数の画素情報に応じて書き替えられる。複数のアドレスに対応する複数の画素データが一度に書き換えられるため、メモリデバイスのアクセス頻度は減り、アクセス効率は向上する。この結果、表示画面に画素データを描画するまでの時間を短縮できる。すなわち、表示画面への画素データの描画速度を向上できる。
【００１０】
本発明の第２の形態では、描画データ生成装置は、上述したアドレス変換部、アドレスバッファ、オフセットバッファ、アドレス比較部および画素処理部を含む描画データ処理部と、上述したメモリデバイスとを有している。また、描画データ処理部は、アドレスバッファに格納されるアドレスが不連続であることを検出するバッファ制御部を有している。画素処理部は、アドレスバッファに格納されるアドレスが不連続になったときに、画素データの修正処理を開始する。このため、メモリデバイスにおけるアドレスが連続する領域を効率よくアクセスすることが可能になる。この結果、アクセス効率を向上でき、表示画面への画素データの描画速度を向上できる。
【００１１】
本発明の第３の形態では、描画データ生成装置は、上述したアドレス変換部、アドレスバッファ、オフセットバッファ、アドレス比較部、バッファ制御部および画素処理部を含む複数の描画データ処理部と、上述したメモリデバイスと、描画データ処理部の動作を制御する全体制御部とを有している。各描画データ処理部は、一つの画素に対応する複数の画素情報をそれぞれ処理する。全体制御部は、いずれかの描画データ処理部のバッファ制御部の検出に応答して、各描画データ処理部の画素処理部に、画素データの修正処理を実行させ、メモリデバイスに格納されている画素データを書き替える。このため、一つの画素に対応する複数の画素情報をそれぞれ処理する描画データ生成装置において、メモリデバイスのアクセス効率を向上でき、表示画面への画素データの描画速度を向上できる。
【００１２】
本発明の第１〜第３の形態における好ましい例では、メモリ制御部は、バッファ制御部の検出に応答して、複数のアドレスに対応する画素データをメモリデバイスから連続して読み出し、画素処理部により修正された画素データをメモリデバイスに連続して書き込む。読み出し動作および書き込み動作をそれぞれ連続して実行することで、メモリデバイスのアクセス効率をさらに向上でき、表示画面への画素データの描画速度をさらに向上できる。
【００１３】
本発明の第４の形態では、描画データ生成装置は、上述したアドレス変換部、アドレスバッファ、オフセットバッファ、アドレス比較部、バッファ制御部および画素処理部をそれぞれ含む描画データ処理部で構成され、互いに異なる画素に対応する画素情報をそれぞれ処理する複数の画素処理ブロックと、上述したメモリデバイスと、画素処理ブロックの動作を制御する全体制御部とを有している。全体制御部は、各画素処理ブロック毎に、描画データ処理部のバッファ制御部の検出に応答して、対応する画素処理部に、画素データの修正処理を実行させ、メモリデバイスに格納されている画素データを書き替える。このため、互いに異なる画素に対応する画素情報をそれぞれ独立に処理する描画データ生成装置において、メモリデバイスのアクセス効率を向上でき、表示画面への画素データの描画速度を向上できる。
【００１４】
本発明の第４の形態における好ましい例では、画素処理ブロックは、複数の描画データ処理部をそれぞれ有している。全体制御部は、各画素処理ブロック毎に、いずれかの描画データ処理部のバッファ制御部の検出に応答して、各描画データ処理部の画素処理部に画素データの修正処理を実行させ、メモリデバイスに格納されている画素データを書き替える。このため、互いに異なる各画素に対応する複数の画素情報をそれぞれ処理する描画データ生成装置において、メモリデバイスのアクセス効率を向上でき、表示画面への画素データの描画速度を向上できる。
【００１５】
本発明の第４の形態における好ましい例では、メモリ制御部は、画素処理ブロック毎にバッファ制御部の検出に応答して、複数のアドレスに対応する画素データをメモリデバイスから連続して読み出し、画素処理部により修正された画素データをメモリデバイスに連続して書き込む。画素処理ブロック毎に読み出し動作および書き込み動作をそれぞれ連続して実行することで、メモリデバイスのアクセス効率をさらに向上でき、表示画面への画素データの描画速度をさらに向上できる。
【００１６】
本発明の第３および第４の形態における好ましい例では、クロック生成部は、描画データ処理部にそれぞれ供給されるクロックを生成する。クロック制御部は、動作していない描画データ処理部へのクロックの供給を停止する。このため、描画データ生成装置の消費電力を削減できる。
【００１７】
本発明の第１〜第４の形態における好ましい例では、クロック生成部は、装置内の複数の回路ブロックにそれぞれ供給されるクロックを生成する。クロック制御部は、動作していない回路ブロックへのクロックの供給を停止する。このため、描画データ生成装置の消費電力を削減できる。
【００１８】
本発明の第１〜第４の形態における好ましい例では、メモリデバイスは、先頭アドレスの受信に応答して、２番目以降のアドレスを受けることなく、連続する複数のアドレスに対応するデータを連続して読み出し可能または書き込み可能なバーストアクセス機能を有する。バーストアクセス機能を利用してメモリデバイスをアクセスすることで、アクセス効率をさらに向上でき、表示画面への画素データの描画速度をさらに向上できる。
【発明の効果】
【００１９】
描画データ生成装置によるメモリデバイスのアクセス効率を向上でき、画像の描画速度を向上できる。また、描画データ生成装置の消費電力を削減できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。
【００２１】
図１は、本発明の描画データ生成装置の第１の実施形態を示している。この描画データ生成装置は、例えば、カーナビゲーションシステム内に搭載される。描画データ生成装置は、描画データ処理部１０、コントローラ１２、クロック生成部１４、メモリ制御部１６、およびＳＤＲＡＭ１８を有している。描画データ処理部１０は、アドレス変換部２０、アドレス比較部２２、アドレスバッファ２４、オフセットバッファ２６、データバッファ２８、画素処理部３０およびバッファ制御部３２を有している。
【００２２】
コントローラ１２は、クロックＣＬＫに同期して動作し、カーナビゲーションシステム全体の動作を制御するとともに、描画データ処理部１０に画素座標ＰＣおよび画素座標ＰＣに対応する画素情報ＰＩを出力する。画素座標ＰＣは、横座標Ｘ（例えば、０〜６３９
）と縦座標Ｙ（例えば、０〜４７９）とで構成され、カーナビゲーションシステムの液晶表示装置ＬＣＤの画面を構成する画素の位置を示す。画素情報ＰＩは、画素に表示される画素データを修正するための情報である。コントローラ１２は、描画データ処理部１０から停止信号ＳＴＰを受けている間、画素座標ＰＣの出力を停止する。
【００２３】
クロック生成部１４は、図示しない発振器を有しており、コントローラ１２および描画データ処理部１０に供給するクロックＣＬＫを生成する。なお、クロックＣＬＫをカーナビゲーションシステム全体で使用する場合、クロック生成部１４は、描画データ生成装置の外部に形成してもよい。
【００２４】
ＳＤＲＡＭ１８は、複数のＳＤＲＡＭチップを並列に接続して構成されており、データ端子の数は、コントローラ１２のデータバス幅と同じ６４ビットである。ＳＤＲＡＭ１８は、液晶表示装置ＬＣＤの画面（例えば、６４０×４８０画素）に表示するための描画データを記憶するフレームバッファ領域が割り当てられている。フレームバッファ領域は、例えば、８フレーム分の画素データを記憶可能である。この実施形態では、１画素を表示するための画素データは、１６ビットで構成される。このため、１つのアドレスに割り当てられる１ワードの記憶領域に、４つの画素データが記憶される。フレームバッファ領域の詳細は、後述する図２で説明する。また、ＳＤＲＡＭ１８は、先頭アドレスの受信に応答して、２番目以降のアドレスを受けることなく、連続する複数のアドレスに対応するデータを連続して読み出し動作または書き込み動作を実行するバーストアクセス機能を有している。
【００２５】
メモリ制御部１６は、描画データ処理部１０からの指示を受けて、ＳＤＲＡＭ１８のアクセスを制御するとともに、ＳＤＲＡＭ１８に格納されている描画データを液晶表示装置ＬＣＤに転送する。メモリ制御部１６は、ＳＤＲＡＭ１８へのアクセスアドレスが連続する場合、バーストアクセス機能を用いてＳＤＲＡＭ１８に読み出し動作または書き込み動作を実行させる。
【００２６】
アドレス変換部２０は、コントローラ１２から順次受ける画素座標ＰＣを、この画素座標ＰＣに対応するＳＤＲＡＭ１８を記憶領域の位置を示すアドレスＡＤと、そのアドレスＡＤにより選択される１ワード（６４ビット）内での画素データの格納位置を示すオフセットＯＦとに変換する。アドレス変換部２０の動作は、後述する図３で説明する。
【００２７】
アドレス比較部２２は、アドレス変換部２０から連続して受ける２つのアドレスＡＤを比較する。アドレス比較部２２は、今回受けたアドレスＡＤが、直前に受けたアドレスＡＤと一致するときに、そのアドレスＡＤをアドレスバッファ２４に格納せず、今回受けたアドレスＡＤが、直前に受けたアドレスＡＤと一致しないときに、今回受けたアドレスＡＤをアドレスバッファ２４に格納する。描画データ処理部１０に連続して供給される画素座標ＰＣは、そのアドレスＡＤが同じでオフセットＯＦのみが相違する場合が多い。アドレス比較部２２により、アドレスバッファ２４に同じアドレスＡＤが重複して格納されることを防止でき、アドレスバッファ２４の使用効率が向上する。
【００２８】
アドレスバッファ２４は、最大で３２個の画素データに対応する８個のアドレスＡＤを記憶する領域を有している。アドレスバッファ２４は、バッファ制御部３２からの指示に応じて、格納しているアドレスＡＤをメモリ制御部１６に出力する。オフセットバッファ２６は、３２個のオフセットＯＦを記憶する領域を有している。オフセットバッファ２６は、バッファ制御部３２からの指示に応じて、格納しているオフセットを画素処理部３０に出力する。
【００２９】
データバッファ２８は、メモリ制御部１６を介してＳＤＲＡＭ１８に読み書きされる８
ワード（＝３２画素）の画素データを記憶する領域を有している。また、データバッファ２８に記憶された画素データは、画像処理部３０によって読み書き可能である。画素処理部３０は、画素座標ＰＣとともにコントローラ１２から供給される画素情報ＰＩをアドレスＡＤおよびオフセットＯＦに対応付けて保持する。画素処理部３０は、バッファ制御部３２からの指示に応じて、ＳＤＲＡＭ１６からデータバッファ２８に読み出された画素データを、保持している画素情報に応じて修正する。
【００３０】
バッファ制御部３２は、描画データ処理部１０全体の動作を制御する。バッファ制御部３２は、アドレスバッファ２４に格納されているアドレスＡＤの数およびオフセットバッファ２６に格納されているオフセットＯＦの数を常にモニタしている。バッファ制御部３２は、アドレスバッファ２４またはオフセットバッファ２６の一方が一杯になったことを検出したときに、コントローラ１２からの画素座標ＰＣおよび画素情報ＰＩの供給を停止させるために、コントローラ１２に停止信号ＳＴＰを出力する。また、バッファ制御部３２は、ＳＤＲＡＭ１８に書き込まれている画素データを、受信した画素座標ＰＣおよび画素情報ＰＩに応じて修正する処理を実行する。
【００３１】
図２は、図１に示したＳＤＲＡＭ１８のメモリ空間を示している。アドレスの末尾の”Ｈ”は、１６進数を示している。ＳＤＲＡＭ１８のメモリ空間のうち、アドレス００００００Ｈ〜０９５ＦＦＦＨ（３９．３Ｍビット＝６１４．４ｋワード）は、液晶表示装置ＬＣＤの８フレーム分の描画データを保持するフレームバッファ領域に割り当てられている（６４０×４８０×１６ビット×８フレーム）。ＳＤＲＡＭ１８を１回アクセスすることで入出力される１ワード（６４ビット）のデータ領域には、液晶表示装置ＬＣＤの画面上で連続する４画素分の画素データが記憶される。オフセットＯＦは、アドレスの下位２ビットに対応しており、上述したように１ワード中の画素データの位置を示す。
【００３２】
図３は、図１に示したアドレス変換部２０の動作の概要を示している。まず、コントローラ１２から供給される画素座標ＰＣの縦座標Ｙが、液晶表示装置ＬＣＤの１ラインの画素数（この例では、６４０画素）で乗じられ、液晶表示装置ＬＣＤの４８０個の表示ラインを１列に並べたときの縦座標Ｙの表示ラインに対応する先頭位置が求められる。次に、求めた先頭位置に画素座標ＰＣの横座標Ｘが加えられ、一列に並んだ表示ライン上での画素座標ＰＣの位置が求められる。求めた位置は、図２に示したフレームバッファ領域を示す２４ビットのデータに変換される。この実施形態では、１ワードのデータが４画素に対応するため、２４ビット値の上位の２２ビット（ビット２３〜２）は、アドレスＡＤとして出力され、下位の２ビット（ビット１〜０）は、オフセットＯＦとして出力される。
【００３３】
図４は、図１に示した描画データ処理部１０の基本的な動作を示している。以下の動作は、バッファ制御部３２がアドレス変換部２０、アドレス比較部２２、アドレスバッファ２４、オフセットバッファ２６、データバッファ２８および画素処理部３０を制御することで実行される。なお、図４では、画素座標ＰＣ（アドレスＡＤおよびオフセットＯＦ）に関する処理のみを示し、画素情報ＰＩに関する処理は、説明を省略する。
【００３４】
まず、ステップＳ１０において、アドレス変換部２０は、画素座標ＰＣを入力する。ステップＳ１２において、アドレス変換部２０は、入力した画素座標ＰＣを図３に示したように処理し、アドレスＡＤおよびオフセットＯＦに変換する。
【００３５】
ステップＳ１４において、アドレス比較部２２は、今回受けたアドレスＡＤを直前に受けたアドレスＡＤと比較する。ステップＳ１６において、アドレス比較部２２は、比較したアドレスＡＤが一致しない場合、ステップＳ１８の処理を実施する。比較したアドレスＡＤが一致する場合、処理はステップＳ２０に移行する。ステップＳ１８では、アドレス比較部２２は、今回変換されたアドレスＡＤをアドレスバッファ２４に格納する。
【００３６】
ステップＳ２０において、オフセットバッファ２６は、アドレス変換部２０から出力されたオフセットＯＦを格納する。なお、オフセットバッファ２６に格納されるオフセットＯＦは、バッファ制御部３２により、アドレスＡＤに対応付けられている。ステップＳ２２において、バッファ制御部３２は、アドレスバッファ２４が一杯になったか否かを判定する。アドレスバッファ２４が一杯の場合、処理はステップＳ２６に移行する。アドレスバッファ２４に余裕があるとき、処理はステップＳ２４に移行する。
【００３７】
ステップＳ２４において、バッファ制御部３２は、オフセットバッファ２６が一杯になったか否かを判定する。オフセットバッファ２６が一杯の場合、処理はステップＳ２６に移行する。オフセットバッファ２６に余裕があるとき、処理は再びステップＳ１０に移行し、画素座標ＰＣが入力される。
【００３８】
ステップＳ２６において、バッファ制御部３２は、アドレスバッファ２４またはオフセットバッファ２６が一杯になったため、画素座標ＰＣの入力の停止させるために、コントローラ１２に停止信号ＳＴＰを出力する。
【００３９】
ステップＳ２８において、画素処理部３０は、バッファ制御部３２からの指示を受け、ＳＤＲＡＭ１８のフレームバッファ領域に格納されている描画データのうち、アドレスバッファ２４に格納されているアドレスＡＤおよびオフセットバッファ２６に格納されているオフセットＯＦに対応する描画データ（最大８ワード＝３２画素）を修正する。修正処理の詳細は、後述する図５で説明する。そして、描画データの修正によりアドレスバッファ２４およびオフセットバッファ２６に新たな書き込みが可能になったときに、バッファ制御部３２は、停止信号ＳＴＰの出力を停止し、コントローラ１２から新たな画素座標ＰＣを受ける。
【００４０】
図５は、図１に示した描画データ処理部１０による描画データの修正処理を示している。この処理は、図４に示したステップＳ２８に対応する処理である。
【００４１】
まず、ステップＳ３０において、バッファ制御部３２は、画素処理部３０に処理すべき画素データが格納されているか否かを判断する。画素処理部３０が処理すべき画素データを持っているとき、処理はステップＳ３２〜Ｓ３６を飛ばしてステップＳ３８に移行する。画素処理部３０が処理すべき画素データを持っていないとき、ＳＤＲＡＭ１８から画素データを読み出すために、ステップＳ３２〜Ｓ３６が実施される。
【００４２】
ステップＳ３２において、バッファ制御部３２は、アドレスバッファ２４に格納されているアドレスＡＤをメモリ制御部１６に順次転送する。ステップＳ３４において、バッファ制御部３２は、メモリ制御部１６に読み出しコマンドを発行する。メモリ制御部１６は、読み出しコマンドに応答して、ＳＤＲＡＭ１８をアクセスし、複数のアドレスＡＤに格納されている画素データを読み出す。複数のアドレスＡＤが連続している場合、読み出し動作は、ＳＤＲＡＭ１８のバーストアクセス機能を使用して実行される。ステップＳ３６において、バッファ制御部３２は、メモリ制御部１６が読み出した画素データをデーバッファ２８に格納する。
【００４３】
次に、ステップＳ３８において、バッファ制御部３２は、オフセットバッファ２６に格納されているオフセットＯＦをアドレスＡＤに対応付けて画素処理部３０に順次転送する。ステップＳ４０において、画素処理部３０は、データバッファ２８に格納されている画素データを読み出し、コントローラ１２から新たに供給された画素情報ＰＩに応じて修正する。この際、最大８ワード（３２画素）の画素データが一度に修正される。ステップＳ４２において、画素処理部３０は、修正した画素データをデータバッファ２８に格納する
。すなわち、液晶表示装置ＬＣＤに新たに描画されるデータが、データバッファ２８に上書きされる。
【００４４】
ステップＳ４４において、バッファ制御部３２は、データバッファ２８に格納されている画素データが、ＳＤＲＡＭ１８に書き込むべきデータか否かを判断する。ＳＤＲＡＭ１８にデータを書き込む必要があるとき、ステップＳ４６〜Ｓ５２が実施される。ＳＤＲＡＭ１８にデータを書き込む必要がないとき、処理はステップＳ４６〜Ｓ５２を飛ばして終了する。
【００４５】
ステップＳ４６において、バッファ制御部３２は、アドレスバッファ２４に格納されているアドレスＡＤをメモリ制御部１６に順次転送する。なお、メモリ制御部１６が、上述したステップＳ３２で取得したアドレスＡＤを保持できる場合、ステップＳ４６は省略できる。ステップＳ４８において、バッファ制御部３２は、データバッファ２８に格納されている画素データをメモリ制御部１６に順次転送する。ステップＳ５０において、バッファ制御部３２は、メモリ制御部１６に書き込みコマンドを発行する。ステップＳ５２において、メモリ制御部１６は、書き込みコマンドに応答して、ＳＤＲＡＭ１８をアクセスし、複数のアドレスＡＤに画素データを書き込む。複数のアドレスＡＤが連続している場合、書き込み動作は、ＳＤＲＡＭ１８のバーストアクセス機能を使用して実行される。そして、液晶表示装置ＬＣＤに新たに描画されるデータがＳＤＲＡＭ１８に上書きされる。
【００４６】
上述したように、描画データ処理部１０は、描画データを、１画素または１ワード（４画素）単位でなく、最大８ワード（３２画素）単位で修正するために、ＳＤＲＡＭ１８に対して複数ワードの画素データ（最大８ワード）を読み出し、書き込む。したがって、ＳＤＲＡＭ１８のアクセス効率を向上できる。この結果、液晶表示装置ＬＣＤへの描画速度を向上でき、カーナビゲーションシステムの性能を向上できる。また、複数ワードの描画データを連続して読み出しおよび書き込むため、ＳＤＲＡＭ１８のバーストアクセス機能を利用できる。バーストアクセス機能の利用により、アクセス効率はさらに向上する。
【００４７】
以上、本実施形態では、複数のアドレスＡＤを格納するアドレスバッファ２４または複数のオフセットＯＦを格納するオフセットバッファ２６の一方が一杯になったときに、アドレスバッファ２４およびオフセットバッファ２６に格納されているアドレスＡＤおよびオフセットＯＦに対応する画素データを一度に修正する。このため、ＳＤＲＡＭ１８のアクセス頻度が減り、アクセス効率を向上できる。この結果、液晶表示装置ＬＣＤの表示画面に画素データを描画するまでの時間を短縮できる。すなわち、液晶表示装置ＬＣＤへの画素データの描画速度を向上できる。特に、メモリ制御部１６の制御により、バッファ制御部３２の検出に応答して、複数のアドレスに対応する画素データをＳＤＲＡＭ１８から連続して読み出し、画素処理部３０により修正された画素データをＳＤＲＡＭ１８に連続して書き込むことで、ＳＤＲＡＭ１８のアクセス効率を大幅に向上できる。具体的には、ＳＤＲＡＭ１８のアクセスアドレスが連続している場合、バーストアクセス機能を利用してＳＤＲＡＭ１８に読み出し動作および書き込み動作を実行させることで、ＳＤＲＡＭ１８のアクセス効率をさらに向上できる。
【００４８】
図６は、本発明の描画データ生成装置の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の描画データ生成装置は、例えば、カーナビゲーションシステム内に搭載される。
【００４９】
描画データ生成装置は、第１の実施形態の描画データ生成装置の描画データ処理部１０の代わりに描画データ処理部１０Ａを有している。また、新たにクロック制御部３４Ａが形成されている。その他の構成は、第１の実施形態と同じである。
【００５０】
クロック制御部３４Ａは、バッファ制御部３２Ａから出力される複数のクロックイネーブル信号ＣＫＥがそれぞれ活性化されている間、クロックＣＬＫに同期して複数のクロックＣＬＫ１をそれぞれ出力する。非活性化されたクロックイネーブル信号ＣＫＥに対応するクロックＣＬＫ１は出力されない。クロックＣＬＫ１は、描画データ処理部１０においてバッファ制御部３２Ａを除く回路ブロック２０、２２、２４、２６、２８、３０に供給されている。
【００５１】
描画データ処理部１０Ａのバッファ制御部３２Ａは、クロック生成部１４が出力するクロックＣＬＫを直接受けている。バッファ制御部３２Ａは、描画データ処理部１０Ａの動作状態に応じて、回路ブロック２０、２２、２４、２６、２８、３０にそれぞれ対応するクロックイネーブル信号ＣＫＥを活性化または非活性化する。非活性化されたクロックイネーブル信号ＣＫＥに対応する回路ブロックは、クロックＣＬＫ１を受けない。回路ブロック毎にクロックＣＬＫ１の供給を停止することで、描画データ生成装置の消費電力は削減される。
【００５２】
図７は、第２の実施形態における画素データの修正処理を示している。図中の”Ｓｔａｒｔ”は、バッファ制御部３２Ａから各回路ブロックへの起動要求を示し、”Ｆｉｎｉｓｈ”は、各回路ブロックからバッファ制御部３２Ａへの終了通知を示している。図中のＳ３２〜Ｓ５２は、上述した図５に示した処理を示している。図の網掛けの四角は、その回路ブロックが動作していることを示している。図から明らかなように、バッファ制御部３２Ａ以外の回路ブロック２４、２６、２８、３０は、動作期間より非動作期間の方が長い。このため、回路ブロック２４、２６、２８、３０において、図中の網掛けの四角の期間だけクロックＣＬＫ１を供給し、他の期間はクロックＣＬＫ１の供給を停止することで、消費電力を大幅に削減できる。
【００５３】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、非動作中の回路ブロック２４、２６、２８、３０へのクロックＣＬＫ１の供給を停止することで、描画データ生成装置の消費電力を大幅に削減できる。
【００５４】
図８は、本発明の描画データ生成装置の第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の描画データ生成装置は、例えば、カーナビゲーションシステム内に搭載される。
【００５５】
描画データ生成装置は、第１の実施形態の描画データ生成装置の描画データ処理部１０の変わりに２つの描画データ処理部１０Ｂ、１０Ｃを有している。また、新たにクロック制御部３４Ｂおよび全体制御部３６Ｂが形成されている。その他の構成は、第１の実施形態と同じである。
【００５６】
クロック制御部３４Ｂは、描画データ処理部１０Ｂ、１０Ｃのバッファ制御部３２Ｂからそれぞれ出力されるクロックイネーブル信号ＣＫＥがそれぞれ活性化されている間、クロックＣＬＫに同期して複数のクロックＣＬＫ１、ＣＬＫ２をそれぞれ出力する。非活性化されたクロックイネーブル信号ＣＫＥに対応するクロックＣＬＫ１、ＣＬＫ２は出力されない。クロックＣＬＫ１、ＣＬＫ２は、描画データ処理部１０Ｂ、１０Ｃをそれぞれ動作させるための基本クロックである。
【００５７】
描画データ処理部１０Ｂは、バッファ制御部３２Ｂを除き、第１の実施形態の描画データ処理部１０と同じである。描画データ処理部１０Ｂ（ピクセル制御部）は、第１の実施
形態と同様に、液晶表示装置ＬＣＤに表示する画素データを処理する。描画データ処理部１０Ｃは、描画データ処理部１０Ｂと同じ要素で構成されている。描画データ処理部１０Ｃ（Ｚ制御部）は、描画データ処理部１０Ｂが処理する画素データに対応するＺ値を処理する。ここで、Ｚ値は、画素データの奥行きを表す情報である。描画データ処理部１０Ｂは、コントローラから画素座標ＰＣおよび画素情報ＰＩ（画素データ）を受ける。描画データ処理部１０Ｃは、コントローラから画素座標ＰＣおよび画素情報ＰＩ（Ｚ値）を受ける。
【００５８】
全体制御部３６Ｂは、描画データ処理部１０Ｂ、１０Ｃに画素データの修正処理を同期して実施させるために、描画データ処理部１０Ｂ、１０Ｃおよびメモリ制御部１６を制御する。全体制御部３６Ｂの制御により、描画データ処理部１０Ｂ、１０Ｃのアドレスバッファ２４およびオフセットバッファ２６のいずれかが一杯になったときに、画素データの修正処理が開始される。
【００５９】
図９は、図８に示したＳＤＲＡＭ１８のメモリ空間を示している。ＳＤＲＡＭ１８のメモリ空間のうち、アドレス００００００Ｈ〜０９５ＦＦＦＨは、液晶表示装置ＬＣＤの８フレーム分の描画データを保持するフレームバッファ領域に割り当てられ、アドレス０９６０００Ｈ〜１２ＢＦＦＦＨは、液晶表示装置ＬＣＤの８フレーム分のＺ値を保持するＺバッファ領域に割り当てられている。フレームバッファ領域は、第１の実施形態（図２）と同じである。フレームバッファ領域とＺバッファ領域のサイズは同じである。このため、フレームバッファ領域およびＺバッファ領域とも、１ワード（６４ビット）のデータ領域には、４画素分のデータが記憶される。
【００６０】
図１０は、第３の実施形態において、描画データ処理部１０Ｂ、１０Ｃによる画素データの修正処理を示している。この処理は、アドレスバッファ２４およびオフセットバッファ２６のいずれかが一杯になった後に実施される。図中の”Ｓｔａｒｔ”は、全体制御部３６Ｂから各描画データ処理部１０Ｂ、１０Ｃへの起動要求を示し、”Ｆｉｎｉｓｈ”は、各描画データ処理部１０Ｂ、１０Ｃから全体制御部３６Ｂへの終了通知を示している。図の網掛けの四角は、その回路ブロックが動作していることを示している。
【００６１】
全体制御部３６Ｂは、アドレスバッファ２４およびオフセットバッファ２６のいずれかが一杯になったことを、描画データ処理部１０Ｂ（または１０Ｃ）のバッファ制御部３２Ｂからの通知により検出する。全体制御部３６Ｂは、描画データ処理部１０Ｃ、１０Ｂを順に動作させ、各アドレスバッファ２４に格納されている複数のアドレスＡＤが示すＳＤＲＡＭ１８の記憶領域から画素データをそれぞれ読み出す。画素データの読み出しは、最大８ワード（３２画素）で実行される。読み出された画素データは、各画素処理部３０により処理される。ここで、描画データ処理部１０Ｂ、１０Ｃは、一つのメモリ制御部１６を共有しているため、交互に動作する必要がある。したがって、描画データ処理部１０Ｂ、１０Ｃの一方が動作しているときは、他方は動作を停止している。
【００６２】
次に、全体制御部３６Ｂは、描画データ処理部１０Ｃ、１０Ｂを順に動作させ、各画素処理部３０により処理された画素データを、各アドレスバッファ２４に格納されている複数のアドレスＡＤが示すＳＤＲＡＭ１８の記憶領域に書き込む。画素データの書き込みは、最大８ワード（３２画素）で実行される。なお、読み出し動作および書き込み動作は、ＳＤＲＡＭ１８のバーストアクセス機能を用いて連続して実行される。
【００６３】
ＳＤＲＡＭ１８は、一度に一つのアクセスしかできないため、描画データ処理部１０Ｃ、１０Ｂは、メモリ制御部１６を交互にアクセスする必要がある。したがって、描画データ処理部１０Ｃ、１０Ｂの一方が動作中に、描画データ処理部１０Ｃ、１０Ｂの他方はアイドル状態になる。描画データ処理部１０Ｃ、１０Ｂのバッファ制御部３２Ｂは、それぞ
れ全体制御部３６Ｂの指示を受け、内部動作が不要なアイドル中に、クロックイネーブル信号ＣＫＥを非活性化する。クロックイネーブル信号ＣＫＥの非活性化により、描画データ処理部１０Ｃ（または、１０Ｂ）のバッファ制御部３２Ｂを除く回路ブロックへのクロックＣＬＫ１（または、ＣＬＫ２）の供給が停止される。この結果、描画データ生成装置の消費電力が削減される。
【００６４】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、アイドル中の描画データ処理部１０Ｃ、１０ＢへのクロックＣＬＫ１、ＣＬＫ２の供給を停止することで、描画データ生成装置の消費電力を大幅に削減できる。
【００６５】
図１１は、本発明の描画データ生成装置の第４の実施形態を示している。第１〜第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の描画データ生成装置は、例えば、カーナビゲーションシステム内に搭載される。
【００６６】
描画データ生成装置は、第１の実施形態の描画データ処理部１０を有する２つの描画処理ブロックＢＬＫ１、ＢＬＫ２を有している。また、描画データ生成装置は、第３の実施形態のコントローラ１２、全体制御部３６Ｂの代わりにコントローラ１２Ｄ、全体制御部３６Ｄを有している。その他の構成は、第３の実施形態と同じである。
【００６７】
描画処理ブロックＢＬＫ１、ＢＬＫ２は、互いに異なる画素座標ＰＣおよび画素情報ＰＩをコントローラ１２Ｄから受け、ＳＤＲＡＭ１８に記憶されている画素データを修正するために互いに独立に動作する。コントローラ１２Ｄは、各描画処理ブロックＢＬＫ１、ＢＬＫ２のバッファ制御部３２Ｂから停止信号ＳＴＰを受けている間、対応する描画処理ブロックＢＬＫ１、ＢＬＫ２への画素座標ＰＣおよび画素情報ＰＩの出力を停止する。
【００６８】
全体制御部３６Ｄは、描画処理ブロックＢＬＫ１、ＢＬＫ２の描画データ処理部１０をそれぞれ動作させるために、描画データ処理部１０およびメモリ制御部１６を制御する。クロック制御部３４Ｂは、描画処理ブロックＢＬＫ１、ＢＬＫ２の描画データ処理部１０に形成されたバッファ制御回路３２Ｂからそれぞれ出力されるクロックイネーブル信号ＣＫＥの活性化中にクロックＣＬＫ１、ＣＬＫ２をそれぞれ出力し、クロックイネーブル信号ＣＫＥの非活性化中にクロックＣＬＫ１、ＣＬＫ２の出力をそれぞれ停止する。
【００６９】
図１２は、第４の実施形態における描画データ生成装置の動作の概要を示している。この描画データ生成装置は、互いに異なる画素データの修正処理を並行して同時に実施することを特徴としている。例えば、コントローラ１２Ｄは、描画処理ブロックＢＬＫ１、ＢＬＫ２に、画素座標ＰＣ、画素情報ＰＩを順次出力する。描画処理ブロックＢＬＫ１、ＢＬＫ２の各描画データ処理部１０は、それぞれ独立に動作し、図４に示したステップＳ１０〜Ｓ２６と同様に、アドレスバッファ２４またはオフセットバッファ２６が一杯になるまでコントローラ１２Ｄから画素座標ＰＣ、画素情報ＰＩを受信する。アドレスバッファ２４またはオフセットバッファ２６が一杯になった各描画データ処理部１０は、停止信号ＳＴＰを出力した後にそれぞれ独立に動作し、図５に示したフローと同様に画素データの修正処理を実施する。ＳＤＲＡＭ１８の読み出し動作および書き込み動作は、バーストアクセス機能を用いて連続して実行される。
【００７０】
そして、描画処理ブロックＢＬＫ１の各描画データ処理部１０が画素座標ＰＣ、画素情報ＰＩを受信中に、描画処理ブロックＢＬＫ２の各描画データ処理部１０は、画素データの修正処理を実施し、描画処理ブロックＢＬＫ２の各描画データ処理部１０が画素座標ＰＣ、画素情報ＰＩを受信中に、描画処理ブロックＢＬＫ１の各描画データ処理部１０は、
画素データの修正処理を実施する。メモリ制御部１６の動作頻度が高くなるため、ＳＤＲＡＭ１８のアクセス効率はさらに向上する。また、描画処理ブロックＢＬＫ１（または、ＢＬＫ２）は、クロック制御部３４Ｂによりアイドル期間中にクロックＣＬＫ１（または、ＣＬＫ２）の供給が停止するため、消費電力が削減される。
【００７１】
この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、互いに異なる画素データの修正処理を実施する複数の描画処理ブロックＢＬＫ１、ＢＬＫ２により、メモリ制御部１６の動作頻度が高くなるため、ＳＤＲＡＭ１８のアクセス効率をさらに向上できる。この結果、液晶表示装置ＬＣＤへの画像の描画速度をさらに向上できる。アイドル中の描画処理ブロックＢＬＫ１、ＢＬＫ２へのクロックＣＬＫ１、ＣＬＫ２の供給を停止することで、描画データ生成装置の消費電力を削減できる。
【００７２】
図１３は、本発明の描画データ生成装置の第５の実施形態を示している。第１〜第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の描画データ生成装置は、例えば、カーナビゲーションシステム内に搭載される。
【００７３】
描画データ生成装置は、第３の実施形態の描画データ生成装置の描画データ処理部１０Ｂ、１０Ｃをそれぞれ内蔵する２つの描画処理ブロックＢＬＫ１、ＢＬＫ２を有している。また、描画データ生成装置は、第３の実施形態のコントローラ１２、全体制御部３６Ｂ、クロック制御部３４Ｂの代わりにコントローラ１２Ｅ、全体制御部３６Ｅ、クロック制御部３４Ｅを有している。その他の構成は、第３の実施形態と同じである。
【００７４】
描画処理ブロックＢＬＫ１、ＢＬＫ２は、上述した第４の実施形態と同様に、互いに異なる画素座標ＰＣおよび画素情報ＰＩ（画素データおよびＺ値）をコントローラ１２Ｄから受け、ＳＤＲＡＭ１８に記憶されている画素データを修正するために互いに独立に動作する。コントローラ１２Ｅは、各描画処理ブロックＢＬＫ１、ＢＬＫ２のバッファ制御部３２Ｂから停止信号ＳＴＰを受けている間、対応する描画処理ブロックＢＬＫ１、ＢＬＫ２への画素座標ＰＣおよび画素情報ＰＩの出力を停止する。
【００７５】
全体制御部３６Ｅは、描画処理ブロックＢＬＫ１、ＢＬＫ２の描画データ処理部１０Ｂ、１０Ｃをそれぞれ動作させるために、描画データ処理部１０Ｂ、１０Ｃおよびメモリ制御部１６を制御する。クロック制御部３４Ｅは、描画処理ブロックＢＬＫ１、ＢＬＫ２の描画データ処理部１０Ｂ、１０Ｃに形成されたバッファ制御回路３２Ｂからそれぞれ出力されるクロックイネーブル信号ＣＫＥの活性化中にクロックＣＬＫ１〜ＣＬＫ４をそれぞれ出力し、クロックイネーブル信号ＣＫＥの非活性化中にクロックＣＬＫ１〜ＣＬＫ４の出力をそれぞれ停止する。
【００７６】
この実施形態の描画データ生成装置では、描画処理ブロックＢＬＫ１、ＢＬＫ２の描画データ処理部１０Ｂ、１０Ｃは、図１０と同様に動作する。この際、ＳＤＲＡＭ１８の読み出し動作および書き込み動作は、バーストアクセス機能を用いて連続して実行される。さらに、図１２と同様に、描画処理ブロックＢＬＫ１、ＢＬＫ２は、全体制御部３６Ｅの制御により、交互に動作する。この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００７７】
図１４は、本発明の描画データ生成装置の第６の実施形態における描画データ処理部の動作を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の描画データ処理部は、バッファ制御部（図示せず）が第１の実施形態のバッファ制御部３２と相違する。その
他の構成は、第１の実施形態（図１〜図３、図５）と同じである。描画データ生成装置は、例えば、カーナビゲーションシステム内に搭載される。
【００７８】
図１４に示したフローは、第１の実施形態のフロー（図４）に新たにステップＳ２９を追加して構成されている。ステップＳ１０〜Ｓ２８の処理は、第１の実施形態と同じである。ステップＳ２９の処理は、ステップＳ２４においてオフセットバッファ２６に余裕があると判定されたときに開始される。ステップＳ２９では、アドレスバッファ２４に格納されているアドレスＡＤが不連続か否かが判定される。すなわち、アドレスバッファ２４に格納されているアドレスＡＤが不連続であることが検出される。アドレスＡＤが不連続の場合、処理はステップＳ２６に移行し、描画データの修正処理が実施される。すなわち、画素処理部３０は、アドレスバッファ２４に格納されるアドレスＡＤが不連続になったときに、描画データの修正処理を開始する。このため、ＳＤＲＡＭ１８におけるアドレスが連続する領域を効率よくアクセスすることが可能になり、アクセス効率が向上する。アドレスＡＤが連続している場合、処理は、再びステップＳ１０に移行する。
【００７９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレスバッファ２４およびオフセットバッファ２６が一杯でない場合にも、アドレスバッファ２４に格納されているアドレスＡＤが不連続になった時点で、描画データの修正が開始される。このため、ＳＤＲＡＭ１８のアクセスアドレスを常に連続させることができる。この結果、アクセス効率を向上でき、液晶表示装置ＬＣＤへの画素データの描画速度を向上できる。
【００８０】
図１５は、本発明の描画データ生成装置の第７の実施形態における描画データ処理部の動作を示している。第１および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の描画データ処理部は、バッファ制御部（図示せず）が第１の実施形態のバッファ制御部３２と相違する。その他の構成は、第１の実施形態（図１〜図３、図５）と同じである。描画データ生成装置は、例えば、カーナビゲーションシステム内に搭載される。
【００８１】
図１５に示したフローは、第１の実施形態のフロー（図４）からステップＳ２２、Ｓ２４を削除し、新たにステップＳ２９を追加して構成されている。ステップＳ１０〜Ｓ２０、Ｓ２６、Ｓ２８の処理は、第１の実施形態と同じである。ステップＳ２９の処理は、第６の実施形態と同じである。ステップＳ２９の処理は、ステップＳ２０においてオフセットＯＦをオフセットバッファ２６に格納する毎に実施される。そして、アドレスバッファ２４に格納されているアドレスＡＤが不連続である場合、処理はステップＳ２６に移行し、描画データの修正処理が実施される。アドレスＡＤが連続している場合、処理は、再びステップＳ１０に移行する。
【００８２】
この実施形態においても、上述した第１および第６実施形態と同様の効果を得ることができる。さらに、この実施形態では、図１４に示したステップＳ２２、Ｓ２４の処理を省けるため、バッファ制御部の負荷を軽減できる。
【００８３】
なお、上述した実施形態では、本発明をカーナビゲーションシステムに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をゲーム機あるいは携帯電話等の携帯機器に適用してもよい。
【００８４】
上述した第３および第５の実施形態では、本発明を、画素データを処理する描画データ処理部１０Ｂと、Ｚ値を処理する描画データ処理部１０Ｃとを有する描画データ生成装置に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、アニメーションのキャラクタ等の画素データであるテクスチャデータを処
理する描画データ処理部を、描画データ処理部１０Ｂ、１０Ｃとともに有する描画データ生成装置に適用してもよい。
【００８５】
上述した第３〜第７の実施形態に、第２の実施形態の手法を適用し、クロックの供給を回路ブロック毎に制御してもよい。この場合、描画データ生成装置の消費電力をさらに削減できる。
【００８６】
上述した実施形態では、描画データ処理部に、８ワードに対応する情報を記憶するための容量を有するアドレスバッファ２４、データバッファ２８およびオフセットバッファ２６を形成し、画素データの修正処理を、最大８ワード単位で実施する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、各バッファの容量を１６ワードまたはそれ以上に設計し、画素データの修正処理をさらに大きな単位で実施してもよい。この場合、ＳＤＲＡＭ１８のアクセス効率をさらに向上でき、液晶表示装置ＬＣＤへの画像の描画速度をさらに高くできる。各バッファの容量は、ＳＤＲＡＭ１８の最大バースト長に対応する値まで増やすことができる。
【００８７】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００８８】
【図１】本発明の描画データ生成装置の第１の実施形態を示すブロック図である。
【図２】図１に示したＳＤＲＡＭのメモリ空間を示す説明図である。
【図３】図１に示したアドレス変換部の動作の概要を示す説明図である。
【図４】図１に示した描画データ処理部の基本的な動作を示すフローチャートである。
【図５】図１に示した描画データ処理部による描画データの修正処理を示すフローチャートである。
【図６】本発明の描画データ生成装置の第２の実施形態を示すブロック図である。
【図７】第２の実施形態における画素データの修正処理を示す説明図である。
【図８】本発明の描画データ生成装置の第３の実施形態を示すブロック図である。
【図９】図８に示したＳＤＲＡＭのメモリ空間を示す説明図である。
【図１０】第３の実施形態における画素データの修正処理を示す説明図である。
【図１１】本発明の描画データ生成装置の第４の実施形態を示すブロック図である。
【図１２】第４の実施形態における描画データ生成装置の動作の概要を示す説明図である。
【図１３】本発明の描画データ生成装置の第５の実施形態を示すブロック図である。
【図１４】本発明の描画データ生成装置の第６の実施形態における描画データ処理部の基本的な動作を示すフローチャートである。
【図１５】本発明の描画データ生成装置の第７の実施形態における描画データ処理部の基本的な動作を示すフローチャートである。
【符号の説明】
【００８９】
１０、１０Ａ、１０Ｂ、１０Ｃ  描画データ処理部
１２  コントローラ
１４  クロック生成部
１６  メモリ制御部
１８  ＳＤＲＡＭ
２０  アドレス変換部
２２  アドレス比較部
２４  アドレスバッファ
２６  オフセットバッファ
２８  データバッファ
３０  画素処理部
３２、３２Ａ、３２Ｂ  バッファ制御部
３４Ａ、３４Ｂ、３４Ｅ  クロック制御部
３６Ｂ、３６Ｄ、３６Ｅ  全体制御部
ＡＤ  アドレス
ＣＬＫ、ＣＬＫ１、ＣＬＫ２  クロック
ＣＫＥ  クロックイネーブル信号
ＯＦ  オフセット
ＰＣ  画素座標
ＰＩ  画素情報
ＳＴＰ  停止信号
【図１】
2005241742.tif 000003
【図２】
2005241742.tif 000004
【図３】
2005241742.tif 000005
【図４】
2005241742.tif 000006
【図５】
2005241742.tif 000007
【図６】
2005241742.tif 000008
【図７】
2005241742.tif 000009
【図８】
2005241742.tif 000010
【図９】
2005241742.tif 000011
【図１０】
2005241742.tif 000012
【図１１】
2005241742.tif 000013
【図１２】
2005241742.tif 000014
【図１３】
2005241742.tif 000015
【図１４】
2005241742.tif 000016
【図１５】
2005241742.tif 000017