(57)【要約】【課題】  本発明の目的は、画素が大型化しても種々の欠陥が発生しにくく、発生しても容易にリペアできるＩＰＳ液晶ディスプレイを提供することにある。【解決手段】  本発明のＩＰＳ液晶ディスプレイ１０は、パッド３４が複数に分かれており、それぞれに画素電極４２が接続されている。また、各画素電極４２は共通電極４８に囲まれている。画素が大型化したときに欠陥が発生しにくく、たとえ発生しても容易にリペアができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
透明の絶縁基板と、
前記絶縁基板上において平行に複数形成されたゲート線と、
前記ゲート線同士の間に形成されたＣｓ線と、
前記ゲート線およびＣｓ線を覆うように絶縁基板上に積層された絶縁層と、
前記絶縁層上において、ドレイン電極とソース電極とを備え、前記ゲート線の一部をゲート電極としたトランジスタと、
前記絶縁層を介してゲート線と直交し、前記ドレイン電極に接続された信号線と、
前記絶縁層上において、前記ゲート線が形成された方向と同方向に形成され、前記ソース電極に接続された画素内配線と、
前記絶縁層を介して前記Ｃｓ線と対向する複数のパッドと、
前記トランジスタ、信号線、画素内配線およびパッドを覆うように絶縁層上に積層された樹脂層と、
前記パッド上の樹脂層に形成された複数の第１スルーホールと、
前記画素内配線上の樹脂層に形成された前記第１スルーホールと同数の第２スルーホールと、
前記第２スルーホール、樹脂層表面および第１スルーホールを介して前記信号線とパッドとを接続する複数の画素電極と、
を含むＩＰＳ液晶ディスプレイ。
【請求項２】
前記樹脂層上において、前記ゲート線および信号線とオーバーラップする第１共通電極と、
前記樹脂層上で前記第１共通電極に接続され、該第１共通電極とで前記画素電極の周囲を囲む第２共通電極と、
を含む請求項１に記載のＩＰＳ液晶ディスプレイ。
【請求項３】
前記樹脂層表面において、前記画素電極が、前記パッドから前記第１スルーホールを介して前記第２スルーホールの逆方向に延長された請求項１または２に記載のＩＰＳ液晶ディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素が大型化しても種々の欠陥が発生しにくく、欠陥が発生しても容易にリペアできるＩＰＳ（in-plane-switching）液晶ディスプレイに関する。
【背景技術】
【０００２】
近年、液晶ディスプレイが大型化している。これは、薄型大画面テレビに液晶ディスプレイが使用されるようになったためである。液晶ディスプレイをテレビに使用するためには、パソコンで使用される液晶ディスプレイと比較して広視野角が要求される。これは、テレビであれば複数人が同時に液晶ディスプレイを見ることになるからである。広視野角の液晶ディスプレイの一つとして、ＩＰＳ液晶ディスプレイがある。
【０００３】
ＩＰＳ液晶ディスプレイは、アレイ基板とカラーフィルター基板が一定間隔で対向し、両基板の間に液晶が充填されている。図６に示す一般的なＩＰＳ液晶ディスプレイのアレイ基板６０の製造は下記の（１）〜（８）の順でおこなう。（１）ガラス基板などの透明絶縁基板を準備する。（２）ガラス基板上にゲート線６２およびＣｓ（storage capacity）線６４を形成する。（３）ＣＶＤ（chemical vapor deposition）によって絶縁層を形成する。（４）ゲート線６２の一部をゲート電極としたＴＦＴ（thin film transistor）６６、ＴＦＴ６６のドレイン電極に接続される信号線６８、絶縁層を介してＣｓ線６４と対向するパッド７０、パッド７０とＴＦＴ６６のソース電極とを接続する画素内配線７２を同一層に形成する。（５）それらの上に絶縁層を積層する。（６）パッド７０上の絶縁層にスルーホール７４を形成する。（７）画素電極７６および共通電極７８を形成する。（８）両電極７６，７８を形成した層の上に配向層を形成する。
【０００４】
画素電極７６はスルーホール７４を介してパッド７０に接続されており、画素内で帯状の電極となっている。帯状の電極の数は任意である。共通電極７８は画素電極７６と同じように帯状であり、画素電極７６と同一層に形成される。画素電極７６と共通電極７８は同一層で平行になっている。両電極７６，７８によってガラス基板と平行な電界を発生させ、電界の強弱で液晶の配向を変化させる。
【０００５】
また、共通電極７８は、画素の周縁にも形成され、一部の共通電極７８が信号線６８とオーバーラップする。このようにオーバーラップさせると、信号線６８で発生した電界を共通電極７８でシールドでき、液晶の誤動作を防ぐことができる。画素内で画素電極７６と対向する共通電極７８は、信号線とオーバーラップすることはなく、画素の途中で切れている。
【０００６】
テレビの解像度は一定である。したがって、液晶ディスプレイをテレビに使用する場合、液晶ディスプレイもそれにあわせる必要がある。すなわち、テレビの大型化に合わせて液晶ディスプレイも大型化した場合、画素数は一定で、各画素が大きくなる。
【０００７】
画素電極７６と共通電極７８との間隔は液晶の特性などで決定されている。したがって、画素を大きくした場合、画素内の画素電極７６および共通電極７８の数を増やして対応する。途切れた共通電極７８が増加し、共通電極７８のマクロな面内抵抗が大きくなり、表示パターンによっては、クロストークなどの画質劣化が発生する。
【０００８】
すべての画素電極７６は絶縁層に開けたスルーホール７４を介してパッド７０に接続されている。スルーホール７４の形成不良で画素電極７６とパッド７０とに接続不良が発生したり、Ｃｓ線６４上の絶縁層を形成したときに穴が開いてしまい、画素電極７６の電位がＣｓ線６４の電位と同じになったりする場合がある。その画素すべての画素電極７６に所望の電位を印加することができず、画素全体が欠陥となる。
【０００９】
図７に示すように、パッド７０上の絶縁層に複数のスルーホール７５を開けて、複数の画素電極７６がそれぞれのスルーホール７５を介してパッド７０に接続される構成のＩＰＳ液晶ディスプレイのアレイ基板６１も存在する。あるスルーホール７５に不良があっても、そのスルーホール７５に接続された画素電極７６のみが不良となり、他の画素電極７６は正常に動作できる。しかし、ある画素電極７６自体が高抵抗の不良となると、画素電極７６に流れる方形波の交流電流の角が丸まって直流成分が発生する。時間の経過とともに配向膜を介して隣の画素電極７６に直流電流が流れる。数時間から数十時間の液晶ディスプレイの使用によって両電極７６が同電位になり、画素全体がスイッチングのできない不良となる。
【００１０】
上記のように画素が大きくなることによって、種々の問題が生じやすくなる。これらの問題が発生すると、液晶ディスプレイの表示品質の低下につながる。また、これらの問題によって、液晶ディスプレイの製造歩留まりが悪化する。
【００１１】
データ線からの漏れ電界を低減することにより、開口率を大きくすることができる液晶ディスプレイが特許文献１に開示されている。共通電極の一部をデータ線にオーバーラップさせることによって、漏れ電界を防止している。しかし、特許文献１は、漏れ電界をシールドし、かつ、開口率を大きくすることについて記載されているが、画素が大型化したときに発生する欠陥に対するリペアについては記載がない。
【００１２】
【特許文献１】特開平１０−１８６４０７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、画素が大型化しても種々の欠陥が発生しにくく、発生しても容易にリペアできるＩＰＳ液晶ディスプレイを提供することにある。
【課題を解決するための手段】
【００１４】
本発明のＩＰＳ液晶ディスプレイは、透明の絶縁基板と、前記絶縁基板上において平行に複数形成されたゲート線と、前記ゲート線同士の間に形成されたＣｓ線と、前記ゲート線およびＣｓ線を覆うように絶縁基板上に積層された絶縁層と、前記絶縁層上において、ドレイン電極とソース電極とを備え、前記ゲート線の一部をゲート電極としたトランジスタと、前記絶縁層を介してゲート線と直交し、前記ドレイン電極に接続された信号線と、前記絶縁層上において、前記ゲート線が形成された方向と同方向に形成され、前記ソース電極に接続された画素内配線と、前記絶縁層を介して前記Ｃｓ線と対向する複数のパッドと、前記トランジスタ、信号線、画素内配線およびパッドを覆うように絶縁層上に積層された樹脂層と、前記パッド上の樹脂層に形成された複数の第１スルーホールと、前記画素内配線上の樹脂層に形成された前記第１スルーホールと同数の第２スルーホールと、前記第２スルーホール、樹脂層表面および第１スルーホールを介して前記信号線とパッドとを接続する複数の画素電極と、を含む。本発明のＩＰＳ液晶ディスプレイは、パッドが複数に分かれており、それぞれに画素電極が接続されている。
【００１５】
前記樹脂層上において、前記ゲート線および信号線とオーバーラップする第１共通電極と、前記樹脂層上で前記第１共通電極に接続され、該第１共通電極とで前記画素電極の周囲を囲む第２共通電極と、を含んでもよい。第１共通電極および第２共通電極で画素電極を囲み、画素内の第２共通電極は途切れることはない。
【００１６】
前記樹脂層表面において、前記画素電極が、前記パッドから前記第１スルーホールを介して前記第２スルーホールの逆方向に延長されてもよい。
【発明の効果】
【００１７】
本発明のＩＰＳ液晶ディスプレイは、パッドを複数に分けて、それぞれにゲート線を接続する。１本のゲート線やパッドに不良が発生すると、そのゲート線をカットしたり、パッドとＣｓ線とをショートさせたりする。したがって、画素全体をリペアするのではなく、サブ画素単位でリペアすることが可能である。
【００１８】
第１共通電極および第２共通電極で画素電極を囲んでおり、それらの共通電極が途中で途切れることはない。したがって、共通電極が高抵抗になることによって発生するクロストークを防ぐことができる。
【発明を実施するための最良の形態】
【００１９】
本発明に係るＩＰＳ液晶ディスプレイの実施形態について図面を使用して説明する。図５に示すように、ＩＰＳ液晶ディスプレイ１０は、アレイ基板１２とカラーフィルター基板１４とが一定間隔を有して対向している。両基板１２，１４の間には液晶１６がシール１８で封止されており、液晶１６を駆動させることによってＩＰＳ液晶ディスプレイを表示装置として使用できる。以下、液晶１６を駆動させるための画素電極などを有するアレイ基板１２について詳述する。
【実施例１】
【００２０】
図１および図２（ａ），（ｂ）に示すように、アレイ基板１２は、ガラス基板２０の上に複数の層が形成され、縦横に配線がなされている。ガラス基板２０は、他の透明の絶縁基板であってもよい。なお、図１などに示すゲート線２２などの回路パターンは左右や上下に連続している。
【００２１】
図２および図３に示すように、ガラス基板２０の上には、複数のゲート線２２が形成されている。ゲート線２２同士は平行である。例えば、ガラス基板２０が横長の長方形であれば、ゲート線２２が形成された方向は横方向である。また、ゲート線２２同士の間に、ゲート線２２と平行にＣｓ線２４が形成されている。
【００２２】
ゲート線２２およびＣｓ線２４が形成されたガラス基板２０上には、ゲート線２２などを覆うように絶縁層２６が積層されている。絶縁層２６はＣＶＤなどの積層技術によって積層される。絶縁層材料は、ＳｉＯｘやＳｉＮｘである。
【００２３】
図２および図４に示すように、絶縁層２６上には、複数の信号線３０が平行に形成されている。ゲート線２２と信号線３０は絶縁層２６を介して立体交叉している。信号線３０の方向はゲート線２２と直交する方向である。信号線３０とゲート線２２とが層を違えて縦横に形成され、平面視した場合に信号線３０とゲート線２２とで囲まれる領域が１つの画素となる。したがって、ＩＰＳ液晶ディスプレイ１０は複数の画素が縦横に配置されている。信号線３０は、アルミニウムなどで形成される。なお、信号線３０は図示するように山型（日本語の「く」の字型）の連続した配線であるが、説明では便宜上、直線であるとする。
【００２４】
ゲート線２２と信号線３０が立体交叉した近傍にＴＦＴ２８が設けられている。ＴＦＴ２８は、周知のように、ゲート電極、ドレイン電極およびソース電極を有するスイッチング素子である。ゲート線２２の上方にＴＦＴ２８を設けることによって、ゲート線２２の一部がゲート電極となる。信号線３０とドレイン電極とが接続されている。ゲート線２２に電圧を印加することによってＴＦＴ２８がオンする。ＴＦＴ２８がオンしている間に信号線３０に所望の信号電圧を印加すると、後述する画素電極に信号電圧が印加され、液晶１６が駆動する。
【００２５】
絶縁層２６上で、かつ、画素内には、画素内配線３２が形成されている。画素内配線３２は、一端がソース電極に接続されている。画素内配線３２はゲート線２２と同方向に形成されている。ゲート線２２と画素内配線３２とはオーバーラップしていない。オーバーラップさせてしまうと、後述する共通電極と画素電極とが同一層で接続されてしまうからである。画素内配線３２は、ＴＦＴ２８のソース電極から後述する画素電極に信号電圧を供給する経路となる。
【００２６】
Ｃｓ線２４の上の絶縁層２６上で、かつ、画素内には、複数のパッド３４が形成されている。Ｃｓ線２４とパッド３４が絶縁層２６を介して対向することによって、蓄積容量を形成する。蓄積容量は画素の電位を保持するためのコンデンサである。パッド３４の数は、後述する画素電極の数と同数である。従来のＩＰＳ液晶ディスプレイであれば１個のパッドにすべての画素電極が接続されていたが、本発明は１本の画素電極に対して１個のパッドとなる。
【００２７】
図２に示すように、信号線３０、ＴＦＴ２８、画素内配線３２およびパッド３４が形成された絶縁層２６上には、信号線３０などを覆うように樹脂層（ポリマー）３６が形成されている。樹脂層３６を設けることによって、信号線３０と共通電極とをオーバーラップさせることができ、液晶ディスプレイの開口率を向上させることができる。
【００２８】
それぞれのパッド３４上の樹脂層３６の一部には、第１スルーホール３８が開けられている。また、画素内配線３２上の樹脂層３６には第２スルーホール４０が開けられている。第２スルーホール４０の数は第１スルーホール３８の数と同数である。
【００２９】
図１に示すように、画素電極４２は、画素内配線３２とパッド３４とを接続している。画素電極４２が画素内配線３２からパッド３４までを接続する経路は、第２スルーホール４０、樹脂層３６表面および第１スルーホール３８の順である。画素電極４２は、パッド３４から第１スルーホール３８を介し、樹脂層３６表面において第２スルーホール４０の逆方向に延長されている。画素電極４２はＩＴＯ（indium tin oxide）で形成する。
【００３０】
樹脂層３６表面上で、ゲート線２２および信号線３０とオーバーラップする第１共通電極４４が形成されている。また、第１共通電極４４に接続され、第１共通電極４４とで画素電極４２の周囲を囲む第２共通電極４６が形成されている。第１共通電極４４および第２共通電極４６は一体であり、この２つの電極を合わせて共通電極４８とする。画素電極４２と共通電極４８とが樹脂層３６上で平行になっている構成である。従来のＩＰＳ液晶ディスプレイであれば画素内で共通電極が分離されていたが、本発明の構成は、画素内に形成される共通電極４８が分離せずに１本でつながっている。
【００３１】
図１に示すように、各画素電極４２は共通電極４８に囲まれている。各画素電極４２が共通電極４８によって囲まれた領域をサブ画素とする。各画素は複数のサブ画素を含み、例えば、図１の画素であれば３つのサブ画素を含む。
【００３２】
画素電極４２と共通電極４８とが形成された樹脂層３６上には配向膜５０が形成されている。以上の構成が、本発明のＩＰＳ液晶ディスプレイ１０に使用されるアレイ基板１２の構成である。本発明のＩＰＳ液晶ディスプレイ１０は、ＣＶＤなどの積層方法による材料の積層と周知のパターニング技術とを繰り返して製造する。
【００３３】
以上より、本発明の構成は、各画素電極４２がそれぞれパッド３４に接続される構成である。あるパッド３４とＣｓ線２４のショートが発生した場合、画素全体が輝点となる。そこで、ショートの発生したパッド３４に接続された画素電極４２をレーザーでカットする。カットする位置は、第２スルーホール４０の近傍である。カットした画素電極４２を有するサブ画素のみが暗点となり、他のサブ画素に何ら影響はない。すなわち、本発明のＩＰＳ液晶ディスプレイ１０は、サブ画素単位でリペアが可能である。
【００３４】
また、逆にＩＰＳ液晶ディスプレイ１０の製造時に画素電極４２が切れていた場合、その画素電極４２が接続されたパッド３４とＣｓ線２４とをレーザーでショートさせる。上の場合と同じ状態になり、リペアが可能である。
【００３５】
さらに、不良個所の画素電極４２をカットすることによって、正常部の画素電極４２の電位は、蓄積容量が減少し、直流電流が発生する。直流電流の発生しているサブ画素は、実行値の上昇により、リペアで暗くなったサブ画素の輝度を補償することができる。
【００３６】
画素内において、１本の画素電極４２を共通電極４８が囲っている。すなわち、共通電極４８はパッド３４およびスルーホール３８に邪魔されないので、途中で途切れずにつながっている。画素が大型化しても共通電極４８の抵抗が大きくなることはなく、従来技術で説明したクロストークが発生しにくい。
【００３７】
以上、本発明について実施例１で説明したが、本発明は上記の実施例１に限定されることはない。その他、本発明は、主旨を逸脱しない範囲で当業者の知識に基づき種々の改良、修正、変更を加えた態様で実施できるものである。
【図面の簡単な説明】
【００３８】
【図１】本発明のＩＰＳ液晶ディスプレイのアレイ基板の正面図である。
【図２】ＩＰＳ液晶ディスプレイのアレイ基板の断面図であり、（ａ）は図１のＸ−Ｘ’断面図であり、（ｂ）は図１のＹ−Ｙ’断面図である。
【図３】ガラス基板上のゲート線およびＣｓ線を示す図である。
【図４】絶縁層上の信号線、ＴＦＴ、画素内配線およびパッドを示す図である。
【図５】ＩＰＳ液晶ディスプレイの断面図である。
【図６】従来のＩＰＳ液晶ディスプレイのアレイ基板の正面図である。
【図７】従来のＩＰＳ液晶ディスプレイのアレイ基板の正面図であり、パッドが複数に分かれている構成の図である。
【符号の説明】
【００３９】
１０：ＩＰＳ液晶ディスプレイ
１２：アレイ基板
１４：カラーフィルター基板
１６：液晶
１８：シール
２０：ガラス基板
２２：ゲート線
２４：Ｃｓ線
２６：絶縁層
２８：ＴＦＴ
３０：信号線
３２：画素内配線
３４：パッド
３６：樹脂層
３８：第１スルーホール
４０：第２スルーホール
４２：画素電極
４４：第１共通電極
４６：第２共通電極
４８：共通電極
５０：配向層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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