(57)【要約】【課題】  電気二重層キャパシタを基板内に内蔵することにより、高集積化及び低背化を実現する。【解決手段】  本発明による電気二重層キャパシタ内蔵基板１００ａは、互いに対向する電極面１１４ａ，１１５ａ並びに側面を有する平板状の電気二重層キャパシタ１１０と、電気二重層キャパシタ１１０を内蔵したコア層１２０と、コア層１２０の一方の主面１２０ａに形成された電源配線パターン１２１と、コア層１２０の他方の主面１２０ｂに形成されたグランド配線パターン１２２と、コア層１２０の主面１２０ａ側に形成されたビアホールを介して電極面１１４ａと電源配線パターン１２１とを接続するビアホール電極１３１と、コア層１２０の主面１２０ｂ側に形成されたビアホールを介して電極面１１５ａとグランド配線パターン１２２とを接続するビアホール電極１３２とを備えている。【選択図】          図１
2005150383.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する第１及び第２の電極面並びに側面を有する平板状の電気二重層キャパシタと、前記電気二重層キャパシタを内蔵したコア層と、前記コア層の一方の主面に形成された電源配線パターンと、前記コア層の他方の主面に形成されたグランド配線パターンと、前記コア層の前記一方の主面側に形成されたビアホールを介して前記第１の電極面と前記電源配線パターンとを接続する第１のビアホール電極と、前記コア層の前記他方の主面側に形成されたビアホールを介して前記第２の電極面と前記グランド配線パターンとを接続する第２のビアホール電極とを備えることを特徴とする電気二重層キャパシタ内蔵基板。
【請求項２】
前記電気二重層キャパシタの前記側面には前記電気二重層キャパシタに含まれるセパレータが露出しており、前記電気二重層キャパシタの前記側面の実質的に全面が前記コア層と密着していることを特徴とする請求項１に記載の電気二重層キャパシタ内蔵基板。
【請求項３】
前記コア層が液晶ポリマー又はポリアミド系樹脂によって構成されていることを特徴とする請求項１又は２に記載の電気二重層キャパシタ内蔵基板。
【請求項４】
前記コア層の前記一方の主面に形成されたグランド配線パターンと、前記コア層を貫通するスルーホールを介して前記コア層の前記一方の主面に形成されたグランド配線パターンと前記コア層の前記他方の主面に形成されたグランド配線パターンとを接続するスルーホール電極とをさらに備えることを特徴とする請求項１乃至３のいずれか１項に記載の電気二重層キャパシタ内蔵基板。
【請求項５】
前記コア層の前記一方の主面及び前記他方の主面の少なくとも一方に設けられたビルドアップ層をさらに備えることを特徴とする請求項１乃至４のいずれか１項に記載の電気二重層キャパシタ内蔵基板。
【請求項６】
前記コア層には、前記電気二重層キャパシタの厚さとほぼ同じ厚さに薄型化された半導体ベアチップがさらに内蔵されていることを特徴とする請求項１乃至５のいずれか１項に記載の電気二重層キャパシタ内蔵基板。
【請求項７】
前記電気二重層キャパシタが直列多層構造を有していることを特徴とする請求項１乃至６のいずれか１項に記載の電気二重層キャパシタ内蔵基板。
【請求項８】
前記電気二重層キャパシタが並列多層構造を有していることを特徴とする請求項１乃至６のいずれか１項に記載の電気二重層キャパシタ内蔵基板。
【請求項９】
第１の樹脂付き金属箔の樹脂面を電気二重層キャパシタの第１の電極面に押し当てるとともに、第２の樹脂付き金属箔の樹脂面を前記電気二重層キャパシタの前記第１の電極面と対向する第２の電極面に押し当てる工程と、熱プレスによって前記第１及び第２の樹脂付き金属箔に含まれる樹脂を流動化させ、これにより前記電気二重層キャパシタの実質的に全面を前記樹脂に密着させる工程と、前記樹脂にビアホールを形成することにより前記電気二重層キャパシタの前記第１及び第２の電極面の一部を露出させる工程と、前記ビアホール内にビアホール電極を形成する工程とを備えることを特徴とする電気二重層キャパシタ内蔵基板の製造方法。
【請求項１０】
前記第１及び第２の樹脂付き金属箔に含まれる樹脂が液晶ポリマー又はポリアミド系樹脂であることを特徴とする請求項９に記載の電気二重層キャパシタ内蔵基板の製造方法。
【請求項１１】
請求項１乃至８のいずれか１項に記載の電気二重層キャパシタ内蔵基板と、前記電気二重層キャパシタ内蔵基板に搭載された電子部品とを備えることを特徴とする電気二重層キャパシタ内蔵モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積化及び低背化を実現可能な電気二重層キャパシタ内蔵基板及びその製造方法、並びに、電気二重層キャパシタ内蔵モジュールに関する。
【背景技術】
【０００２】
従来より、比較的小型で大容量が得られ、且つ、充放電可能な回数の多いキャパシタ素子として電気二重層キャパシタが知られている。電気二重層キャパシタは、上記の特徴から電子機器のメモリバックアップ用電源や補助電源として利用されているが、電解液を含むセパレータを備えていることから、アルミニウム電解コンデンサ等とは異なり十分な密閉が必要とされる。このため、従来の電気二重層キャパシタは、特許文献１や特許文献２に記載されているように液漏れを防ぐ密閉容器に収められた構造を有していることが一般的であった。
【特許文献１】特開平１１−５４３８７号公報
【特許文献２】特開平１１−１９１５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このように、一般的な電気二重層キャパシタは密閉容器に収められた構造を有していることから、その外形サイズを小さくすることは困難である。このため、基板上に実装した場合、実装面積が大きくなることから高集積化の妨げとなるばかりでなく、素子の高さも高くなりやすく、低背化の妨げになるという問題があった。
【０００４】
したがって、本発明の目的は、電気二重層キャパシタを基板内に内蔵することにより、高集積化及び低背化を実現した電気二重層キャパシタ内蔵基板及びその製造方法を提供することである。
【０００５】
また、本発明の他の目的は、電気二重層キャパシタ内蔵基板を用いた電気二重層キャパシタ内蔵モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明による電気二重層キャパシタ内蔵基板は、互いに対向する第１及び第２の電極面並びに側面を有する平板状の電気二重層キャパシタと、前記電気二重層キャパシタを内蔵したコア層と、前記コア層の一方の主面に形成された電源配線パターンと、前記コア層の他方の主面に形成されたグランド配線パターンと、前記コア層の前記一方の主面側に形成されたビアホールを介して前記第１の電極面と前記電源配線パターンとを接続する第１のビアホール電極と、前記コア層の前記他方の主面側に形成されたビアホールを介して前記第２の電極面と前記グランド配線パターンとを接続する第２のビアホール電極とを備えることを特徴とする。
【０００７】
本発明によれば、電気二重層キャパシタを基板に搭載するのではなく、コア層の内部に埋め込んでいることから、高集積化及び低背化を実現することが可能となる。ここで、前記電気二重層キャパシタの前記側面には前記電気二重層キャパシタに含まれるセパレータが露出しており、前記電気二重層キャパシタの前記側面の実質的に全面が前記コア層と密着していることが好ましい。これによれば、電解液を含んだ電気二重層キャパシタがコア層に内蔵されているにもかかわらず、電解液をほぼ完全に密封することができる。これにより、内蔵した電気二重層キャパシタからの電解液の液漏れを防止することが可能となる。また、前記コア層が液晶ポリマー又はポリアミド系樹脂によって構成されていることが特に好ましい。液晶ポリマー又はポリアミド系樹脂は、気密性が非常に高いことから、コア層の材料として液晶ポリマー又はポリアミド系樹脂を用いれば、電解液の液漏れをいっそう確実に防止することが可能となる。
【０００８】
また、前記コア層の前記一方の主面に形成されたグランド配線パターンと、前記コア層を貫通するスルーホールを介して前記コア層の前記一方の主面に形成されたグランド配線パターンと前記コア層の前記他方の主面に形成されたグランド配線パターンとを接続するスルーホール電極とをさらに備えることが好ましい。これによれば、コア層の一方の主面に電源配線パターンとグランド配線パターンが設けられることから、ここに半導体ＩＣやチップ部品等の電子部品を搭載することが可能となる。
【０００９】
また、前記コア層の前記一方の主面及び前記他方の主面の少なくとも一方には、ビルドアップ層を設けることができる。このようなビルドアップ層を設ければ、より複雑な配線を施すことが可能となる。
【００１０】
また、前記コア層には、前記電気二重層キャパシタの厚さとほぼ同じ厚さに薄型化された半導体ベアチップをさらに内蔵させることが好ましい。半導体ベアチップをコア層に内蔵させれば、電気二重層キャパシタ内蔵基板をより高機能化することが可能となる。また、埋め込まれた半導体ベアチップは、そのほぼ全面がコア層によって覆われることになるため、これを基板上に実装した場合に比べて製品の信頼性の高めることも可能となる。
【００１１】
また、前記電気二重層キャパシタを直列多層構造とすれば、より高い耐電圧を得ることが可能となり、前記電気二重層キャパシタを並列多層構造とすれば、より高い容量値を得ることが可能となる。
【００１２】
そして、上述した電気二重層キャパシタ内蔵基板に半導体ＩＣやチップ部品等の電子部品を搭載すれば、電気二重層キャパシタ内蔵モジュールを構成することが可能となる。
【００１３】
また、本発明による電気二重層キャパシタ内蔵基板の製造方法は、第１の樹脂付き金属箔の樹脂面を電気二重層キャパシタの第１の電極面に押し当てるとともに、第２の樹脂付き金属箔の樹脂面を前記電気二重層キャパシタの前記第１の電極面と対向する第２の電極面に押し当てる工程と、熱プレスによって前記第１及び第２の樹脂付き金属箔に含まれる樹脂を流動化させ、これにより前記電気二重層キャパシタの実質的に全面を前記樹脂に密着させる工程と、前記樹脂にビアホールを形成することにより前記電気二重層キャパシタの前記第１及び第２の電極面の一部を露出させる工程と、前記ビアホール内にビアホール電極を形成する工程とを備えることを特徴とする。
【００１４】
本発明によれば、電気二重層キャパシタを樹脂からなるコア層の内部に完全に埋め込むことが可能となり、高集積化及び低背化に好適な電気二重層キャパシタ内蔵基板を作製することが可能となる。この場合、前記第１及び第２の樹脂付き金属箔に含まれる樹脂として液晶ポリマー又はポリアミド系樹脂を用いれば、セパレータに含まれる電解液の液漏れを確実に防止することが可能となる。
【発明の効果】
【００１５】
このように、本発明では、電気二重層キャパシタを基板に搭載するのではなく、コア層の内部に埋め込んでいることから、高集積化及び低背化を実現することが可能となる。また、コア層の材料として、液晶ポリマーやポリアミド系樹脂のような気密性の非常に高い材料を用いれば、セパレータに含まれる電解液の液漏れを確実に防止することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施形態による電気二重層キャパシタ内蔵モジュール１００の構造を示す略断面図である。
【００１８】
図１に示すように、本実施形態による電気二重層キャパシタ内蔵モジュール１００は、電気二重層キャパシタ内蔵基板１００ａと、電気二重層キャパシタ内蔵基板１００ａに搭載された各種電子部品（本例では、半導体ＩＣ１４１及びチップ部品１４２）によって構成される。電気二重層キャパシタ内蔵基板１００ａは、平板状の電気二重層キャパシタ１１０と、電気二重層キャパシタ１１０を内蔵したコア層１２０と、コア層１２０の一方の主面１２０ａに形成された電源配線パターン１２１及びグランド配線パターン１２３と、コア層１２０の他方の主面１２０ｂに形成されたグランド配線パターン１２２とを備えている。また、図示しないが、コア層１２０の主面１２０ａ，１２０ｂには、信号配線パターンも設けられている。図１に示すように、電気二重層キャパシタ１１０はコア層１２０の内部に完全に埋め込まれており、特にその側面の実質的に全面は、コア層１２０と密着した状態とされている。
【００１９】
図２は、コア層１２０に埋め込まれている電気二重層キャパシタ１１０の構造をより詳細に示す略斜視図である。
【００２０】
図２に示すように、電気二重層キャパシタ１１０は、セパレータ１１１と、セパレータ１１１を挟むように設けられた２つの分極性電極１１２及び１１３と、分極性電極１１２の表面に設けられた端子電極１１４と、分極性電極１１３の表面に設けられた端子電極１１５とを備えて構成されている。これにより、端子電極１１４の表面１１４ａは電気二重層キャパシタ１１０の一方の電極面を構成しており、端子電極１１５の表面１１５ａは電気二重層キャパシタ１１０の他方の電極面を構成している。
【００２１】
セパレータ１１１は、電解液を含浸した多孔質フィルムや不繊布等によって構成される。多孔質フィルムや不繊布の材料としては、ポリエチレンやポリプロピレン等のポリオレフィン類や、セルロース類を用いることが好ましい。また、電解液としては、電気二重層キャパシタ用に通常用いられる水系あるいは非水系の電解液から適宜選択することが可能である。例えば、水系の電解液としては硫酸などを好ましく用いることができる。また、非水系の電解液としては、例えばプロピレンカーボネート、ブチレンカーボネート、ジエチルカーボネート、エチレンカーボネートなどのカーボネート類、γ−ブチロラクトンなどのラクトン類、スルホラン、ジメチルスルホキシド、アセトニトリル、Ｎ、Ｎ−ジメチルホルムアミドなどを有機溶剤とし、これに（Ｃ２Ｈ５）４Ｎ＋や（Ｃ３Ｈ７）４Ｎ＋、（Ｃ４Ｈ９）４Ｎ＋、（Ｃ２Ｈ５）３ＣＨ３Ｎ＋、（Ｃ２Ｈ５）４Ｐ＋などの第４級オニウムカチオンと、ＢＦ４−やＰＦ６−、ＣｌＯ４−、ＣＦ３ＳＯ３−などのアニオンとからなる塩を溶解させた溶液などを好ましく用いることができる。
【００２２】
また、多孔質フィルムや不繊布の一部又は全部として、高分子固体電解質（ＳＰＥ）を用いることも好ましい。高分子固体電解質を用いればセパレータ１１１の保液性が向上するため、液漏れの危険性が低減する。高分子固体電解質としては各種高分子材料等を用いることができるが、ポリフッ化ビニリデン（ＰＶＤＦ）、フッ化ビニリデン−塩化３フッ化エチレン共重合体〔Ｐ（ＶＤＦ−ＣＴＦＥ）〕、フッ化ビニリデン−ヘキサフルオロプロピレン共重合体、フッ化ビニリデン−ヘキサフルオロプロピレンフッ素ゴム、フッ化ビニリデン−テトラフルオロエチレン−ヘキサフルオロプロピレンフッ素ゴム、フッ化ビニリデン−テトラフルオロエチレン−パーフルオロアルキルビニルエーテルフッ素ゴム等のフッ素系高分子化合物を用いることが好ましい。また、高いイオン伝導度を確保するためには、高分子固体電解質に上記の電解液を含浸させ、いわゆるゲル電解質とすることが特に好ましい。
【００２３】
分極性電極１１２及び１１３としては、活性炭や活性炭素繊維等を導電性活物質とし、これにバインダとしてフッ素樹脂やフッ素ゴム等を加えたものを用いることが好ましい。活性炭としては、フェノール樹脂系活性炭、やしがら系活性炭、石油コークス系活性炭など使用することが可能であるが、純度が高く、大容量の得られるフェノール樹脂系活性炭を使用することが好ましい。
【００２４】
端子電極１１４及び１１５としては、分極性電極１１２及び１１３の表面にメッキ形成されたアルミニウム（Ａｌ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）等の金属を用いることが好ましい。本実施形態においては、端子電極１１４及び１１５のうち、コア層１２０の一方の主面１２０ａと対向する端子電極１１４は「正極」として用いられ、コア層１２０の他方の主面１２０ｂと対向する端子電極１１５は「負極」として用いられる。
【００２５】
このような構造を有する電気二重層キャパシタ１１０は、図２に示すようにその側面１１９においてセパレータ１１１が露出している。しかしながら、本実施形態では図１に示すように電気二重層キャパシタ１１０がコア層１２０の内部に完全に埋め込まれ、その側面１１９の実質的に全面がコア層１２０と密着していることから、セパレータ１１１に含まれる電解液の液漏れが防止されている。
【００２６】
コア層１２０の材料としては、樹脂又は樹脂にセラミック等の機能性材料粉末（磁性体粉末又は誘電体粉末）を混合した複合材料を用いることが好ましい。樹脂としては、熱硬化性樹脂又は熱可塑性樹脂を用いることが好ましい。
【００２７】
具体的には、熱硬化性樹脂としては、エポキシ樹脂、低誘電率エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ビニルエステル樹脂、ポリイミド樹脂、ポリフェニレンエーテル（オキサイド）樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、フマレート樹脂、ポリブタジエン樹脂、ポリビニルベンジルエーテル化合物樹脂等を用いることができる。
【００２８】
また、熱可塑性樹脂としては、液晶ポリマー（ＬＣＰ）、ポリアミド系樹脂、ポリブタジエン樹脂、芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリフェニレンエーテル（オキサイド）樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンサルファイド樹脂、ポリエーテルエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、グラフト樹脂等を用いることができる。
【００２９】
これらの中でも、特に、液晶ポリマー（ＬＣＰ）、ポリアミド系樹脂、フェノール樹脂、エポキシ樹脂、低誘電率エポキシ樹脂、ポリブタジエン樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、ビニルベンジル樹脂等をベースレジンとして用いることが好ましい。これらの樹脂は単独で使用しても良いし、２種類以上混合して使用してもよい。２種類以上混合して用いる場合の混合比は任意である。
【００３０】
また、複合材料を構成する場合の無機材料としては、比較的高い誘電率を得るためには、チタン−バリウム−ネオジム系セラミックス、チタン−バリウム−錫系セラミックス、鉛−カルシウム系セラミックス、二酸化チタン系セラミックス、チタン酸バリウム系セラミックス、チタン酸鉛系セラミックス、チタン酸ストロンチウム系セラミックス、チタン酸カルシウム系セラミックス、チタン酸ビスマス系セラミックス、チタン酸マグネシウム系セラミックス、ＣａＷＯ４系セラミックス、Ｂａ（Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｍｇ，Ｔａ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｔａ）Ｏ３系セラミックスを用いることが好ましい。
【００３１】
なお、二酸化チタン系セラミックスとは、二酸化チタンのみを含有するものの他、他の少量の添加物を含有するものも含み、二酸化チタンの結晶構造が保持されているものをいう。また、他のセラミックスも同様である。特に二酸化チタン系セラミックスはルチル構造を有するものが好ましい。
【００３２】
また、誘電率をあまり高くせず、高いＱを持たせるためには、樹脂材料に混合する誘電体粉末としては、シリカ、アルミナ、ジルコニア、チタン酸カリウムウイスカ、チタン酸カルシウムウイスカ、チタン酸バリウムウイスカ、酸化亜鉛ウイスカ、ガラスチョップ、ガラスビーズ、カーボン繊維、酸化マグネシウム（タルク）等を用いることが好ましい。これらの樹脂は単独で使用しても良いし２種類以上混合して使用してもよい。２種類以上混合して用いる場合の混合比は任意である。
【００３３】
また、樹脂材料に混合する無機材料に磁性体を用いる場合は、フェライトとしてはＭｎ−Ｍｇ−Ｚｎ系、Ｎｉ−Ｚｎ系、Ｍｎ−Ｚｎ系等が好ましい。また、磁性体としては強磁性金属を用いることができる。この場合、カーボニル鉄、鉄−シリコン系合金、鉄−アルミニウム−珪素系合金（商標名：センダスト）、鉄−ニッケル系合金（商標名：パーマロイ）、アモルファス系（鉄系、コバルト系）等を用いることが好ましい。
【００３４】
特に、本発明では電解液の液漏れをより確実に防止すべく、コア層１２０の材料として気密性の高い材料を用いることが好ましい。この点を考慮すれば、コア層１２０の材料として液晶ポリマー（ＬＣＰ）又はポリアミド系樹脂を用いることが非常に好ましく、特に、液晶ポリマーを用いることが最も好ましい。液晶ポリマーは、剛直な１次構造を有する樹脂材料であって、例えば、下記式（Ａ）で示される繰り返し単位を有する液晶ポリエステルポリマーを挙げることができる。
【００３５】
【化１】
2005150383.tif 000003
【００３６】
また、図１に示すように、コア層１２０の一方の主面１２０ａ側には、ビアホールを介して電気二重層キャパシタ１１０の表面１１４ａ（第１の電極面）と電源配線パターン１２１とを接続する第１のビアホール電極１３１が形成されており、コア層１２０の他方の主面１２０ｂ側には、ビアホールを介して電気二重層キャパシタ１１０の表面１１５ａ（第２の電極面）とグランド配線パターン１２２とを接続する第２のビアホール電極１３２が形成されている。これにより、電源配線パターン１２１とグランド配線パターン１２２との間には、電気二重層キャパシタ１１０の電圧が印加されることになる。
【００３７】
また、コア層１２０の一方の主面１２０ａにはグランド配線パターン１２３がさらに形成されており、コア層１２０を貫通して設けられたスルーホール電極１３３を介して、コア層１２０の他方の主面１２０ｂに設けられたグランド配線パターン１２２に接続されている。
【００３８】
このように、本実施形態による電気二重層キャパシタ内蔵基板１００ａは、電解液を含んだ電気二重層キャパシタ１１０を内蔵しているにもかかわらず、セパレータ１１１の露出した側面１１９の実質的に全面がコア層１２０と密着していることから、電解液をほぼ完全に密封することができる。これにより、内蔵した電気二重層キャパシタ１１０からの電解液の液漏れを防止することが可能となる。上述の通り、特にコア層１２０の材料として液晶ポリマー（ＬＣＰ）又はポリアミド系樹脂を用いれば、電解液の液漏れを確実に防止することが可能となる。
【００３９】
そして、コア層１２０の一方の主面１２０ａには、電源配線パターン１２１及びグランド配線パターン１２３に接続された半導体ＩＣ１４１やチップ部品１４２が搭載されており、これによって電気二重層キャパシタ内蔵モジュール１００が構成される。このように、本実施形態による電気二重層キャパシタ内蔵モジュール１００は、電気二重層キャパシタ１１０が主面に搭載されているのではなく、その内部に埋め込まれていることから、高集積化及び低背化を実現することが可能となる。また、電気二重層キャパシタ１１０の正極となる表面１１４ａが部品搭載面である主面１２０ａに対向し、負極となる表面１１５ａがその裏面である主面１２０ｂに対向していることから、ビアホール電極１３１，１３２の長さを短くすることができ、これにより電源配線長やグランド配線長を短くすることが可能となる。
【００４０】
次に、電気二重層キャパシタ内蔵モジュール１００の好ましい製造方法について説明する。
【００４１】
図３乃至図８は、電気二重層キャパシタ内蔵モジュール１００の好ましい製造方法を示す工程図である。
【００４２】
まず、図３に示すように、樹脂層１５１及び金属箔１５２からなる第１の樹脂付き金属箔１５０と、樹脂層１６１及び金属箔１６２からなる第２の樹脂付き金属箔１６０を用意し、第１の樹脂付き金属箔１５０の樹脂面を電気二重層キャパシタ１１０の表面１１４ａ（第１の電極面）に押し当てるとともに、第２の樹脂付き金属箔１６０の樹脂面を電気二重層キャパシタ１１０の表面１１５ａ（第２の電極面）に押し当て、熱プレスによって樹脂層１５１，１６１を流動化させ、硬化させる。ここで、樹脂層１５１，１６１は最終的にコア層１２０となる層であり、したがってその材料としては液晶ポリマー（ＬＣＰ）やポリアミド系樹脂を用いることが好ましい。また、金属箔１５２，１６２は最終的に電源配線パターン１２１やグランド配線パターン１２２等となる層であり、その材料としては銅（Ｃｕ）を用いることが好ましい。
【００４３】
このようにして熱プレスすると、図４に示すように、流動化した樹脂層１５１，１６１が一体化してコア層１２０となり、電気二重層キャパシタ１１０の実質的に全表面がコア層１２０に密着した状態となる。つまり、電気二重層キャパシタ１１０がコア層１２０に完全に埋め込まれた状態となる。
【００４４】
次に、図５に示すようにドリル等を用いてコア層１２０を貫通するスルーホール１３３ａを形成し、さらに、図６に示すようにビアホールを形成すべき領域１３１ａ，１３２ａの金属箔１５２，１６２をエッチングにより除去する。ここで、領域１３１ａは金属箔１５２を除去した領域であり、領域１３２ａは金属箔１６２を除去した領域である。
【００４５】
次に、図７に示すように、領域１３１ａ，１３２ａをエッチングすることにより、コア層１２０にビアホール１３１ｂ，１３２ｂを形成する。ここで、ビアホール１３１ｂは電気二重層キャパシタ１１０の表面１１４ａ（第１の電極面）を露出させるビアホールであり、ビアホール１３２ｂは電気二重層キャパシタ１１０の表面１１５ａ（第２の電極面）を露出させるビアホールである。このようなビアホールは、端子電極１１４及び１１５をストッパーとしたレーザビーム照射によって形成することができる。
【００４６】
次に、図８に示すように、メッキ法によってスルーホール１３３ａの内部にスルーホール電極１３３を形成するとともに、ビアホール１３１ｂ，１３２ｂの内部にビアホール電極１３１，１３２を形成する。
【００４７】
そして、金属箔１５２，１６２を所定の形状にパターニングすれば、図１に示す電気二重層キャパシタ内蔵基板１００ａが完成し、さらに、その主面１２０ａに半導体ＩＣ１４１やチップ部品１４２等を実装することにより、本実施形態による電気二重層キャパシタ内蔵モジュール１００が完成する。
【００４８】
このように、２つの樹脂付き金属箔１５０，１６０を用いて電気二重層キャパシタ１１０を熱プレスすることによって電気二重層キャパシタ内蔵基板１００ａを作製すれば、樹脂層１５１，１６１の流動化によって電気二重層キャパシタ１１０の実質的に全表面をコア層１２０に密着させることができるので、液漏れの生じない電気二重層キャパシタ内蔵基板１００ａ及び電気二重層キャパシタ内蔵モジュール１００を作製することが可能となる。
【００４９】
図９は、本発明の好ましい他の実施形態による電気二重層キャパシタ内蔵モジュール２００の構造を示す略断面図である。
【００５０】
図９に示すように、本実施形態による電気二重層キャパシタ内蔵モジュール２００は、電気二重層キャパシタ内蔵基板１００ａの代わりに電気二重層キャパシタ内蔵基板２００ａを用いた他は、図１に示した電気二重層キャパシタ内蔵モジュール１００と同様の構成を有している。電気二重層キャパシタ内蔵基板２００ａは、コア層１２０の一方の主面１２０ａ側に設けられたビルドアップ層２１０と、コア層１２０の他方の主面１２０ｂ側に設けられたビルドアップ層２２０が追加された構成を有しており、これによって図１に示した電気二重層キャパシタ内蔵基板１００ａよりも複雑な配線が可能とされている。また、主面１２０ａ側に設けられたビルドアップ層２１０は主に電源層となり、主面１２０ｂ側に設けられたビルドアップ層２２０は主にグランド層となることから、ノイズ対策設計や電源設計が容易になるという利点もある。
【００５１】
ビルドアップ層２１０，２２０は、ドクターブレード法等一般的な方法によって形成することが可能である。また、ビルドアップ層２１０，２２０の内部にはインダクタンス素子やキャパシタ素子等を内蔵させることも可能であり、この場合には、ビルドアップ層２１０，２２０を構成する絶縁層の材料としてハイブリッド材料を用いることが特に好ましい。
【００５２】
尚、本実施形態のようにビルドアップ層を設ける場合、コア層１２０の両方の主面にこれを設ける必要はなく、いずれか一方の主面にのみ設けても構わない。
【００５３】
図１０は、本発明の好ましいさらに他の実施形態による電気二重層キャパシタ内蔵モジュール３００の構造を示す略断面図である。
【００５４】
図１０に示すように、本実施形態による電気二重層キャパシタ内蔵モジュール３００は、電気二重層キャパシタ内蔵基板１００ａの代わりに電気二重層キャパシタ内蔵基板３００ａを用いた他は、図１に示した電気二重層キャパシタ内蔵モジュール１００と同様の構成を有している。電気二重層キャパシタ内蔵基板３００ａは、図１０に示すように、電気二重層キャパシタ１１０の厚さとほぼ同じ厚さに薄型化された半導体ベアチップ３１０がコア層１２０にさらに内蔵されている。半導体ベアチップ３１０の内蔵は、樹脂付き金属箔１５０，１６０によって電気二重層キャパシタ１１０を熱プレスする際（図３参照）、同時に半導体ベアチップ３１０も熱プレスすることにより行えばよい。半導体ベアチップ３１０に対する電気的な接続は、コア層１２０にビアホール１３１ｂ（図７参照）を形成する際、半導体ベアチップ３１０に対応するビアホールを形成し、このビアホールにビアホール電極３１１を形成することによって行えばよい。この場合、半導体ベアチップ３１０にあらかじめ金バンプや半田バンプ等のバンプ電極を形成しておけば、ビアホール電極３１１を介した接続をより容易に行うことが可能となる。
【００５５】
このような構成を有する本実施形態によれば、電気二重層キャパシタ内蔵基板をより高機能化することが可能となる。また、埋め込まれた半導体ベアチップ３１０は、そのほぼ全面がコア層１２０によって覆われることになるため、これを基板上に実装した場合に比べて製品の信頼性の高めることも可能となる。
【００５６】
図１１は、本発明の好ましいさらに他の実施形態による電気二重層キャパシタ内蔵モジュール４００の構造を示す略断面図である。
【００５７】
図１１に示すように、本実施形態による電気二重層キャパシタ内蔵モジュール４００は、電気二重層キャパシタ１１０の代わりに、直列多層構造を有する電気二重層キャパシタ４１０を内蔵した電気二重層キャパシタ内蔵基板４００ａを用いている他は、図１に示した電気二重層キャパシタ内蔵モジュール１００と同様の構成を有している。直列多層構造を有する電気二重層キャパシタ４１０は、奇数枚（図１１では３枚）のセパレータ１１１を有しており、隣り合うセパレータ１１１間の分極性電極１１６が共用された構造を有している。これにより、複数の電気二重層キャパシタが直列接続された状態となることから、図２に示した電気二重層キャパシタ１１０よりも高い耐電圧を得ることが可能となる。また、セパレータ１１１の数が奇数とされていることから、コア層１２０の一方の主面１２０ａ側に位置する端子電極１１４の極性と、コア層１２０の他方の主面１２０ｂ側に位置する端子電極１１５の極性とが互いに異なる極性となるので、図１に示した電気二重層キャパシタ内蔵モジュール１００と全く同じように取り扱うことが可能となる。
【００５８】
図１２は、本発明の好ましいさらに他の実施形態による電気二重層キャパシタ内蔵モジュール５００の構造を示す略断面図である。
【００５９】
図１２に示すように、本実施形態による電気二重層キャパシタ内蔵モジュール５００は、電気二重層キャパシタ１１０の代わりに、並列多層構造を有する電気二重層キャパシタ５１０を内蔵した電気二重層キャパシタ内蔵基板５００ａを用いている他は、図１に示した電気二重層キャパシタ内蔵モジュール１００と同様の構成を有している。並列多層構造を有する電気二重層キャパシタ５１０は、複数枚（図１２では３枚）のセパレータ１１１を有しており、分極性電極が交互に短絡された構造を有している。これにより、複数の電気二重層キャパシタが並列接続された状態となることから、図２に示した電気二重層キャパシタ１１０よりも高い容量値を得ることが可能となる。また、セパレータ１１１の数を奇数とすれば、コア層１２０の一方の主面１２０ａ側に位置する端子電極１１４の極性と、コア層１２０の他方の主面１２０ｂ側に位置する端子電極１１５の極性とが互いに異なる極性となるので、図１に示した電気二重層キャパシタ内蔵モジュール１００と全く同じように取り扱うことが可能となる。
【００６０】
このような並列多層構造を有する電気二重層キャパシタ５１０は、図１３に示すように、両側に分極性電極１１６が設けられた２枚の端子電極１１４及び１１５を用意し、セパレータ１１１を挟むようにこれらを折り畳むことによって作製することが可能である。
【００６１】
本発明は、以上説明した実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００６２】
【図１】本発明の好ましい実施形態による電気二重層キャパシタ内蔵モジュール１００の構造を示す略断面図である。
【図２】コア層１２０に埋め込まれている電気二重層キャパシタ１１０の構造をより詳細に示す略斜視図である。
【図３】電気二重層キャパシタ内蔵モジュール１００の製造工程の一部（樹脂付き金属箔１５０，１６０による熱プレス）を示す図である。
【図４】電気二重層キャパシタ内蔵モジュール１００の製造工程の一部（コア層１２０の硬化）を示す図である。
【図５】電気二重層キャパシタ内蔵モジュール１００の製造工程の一部（スルーホール１３３ａの形成）を示す図である。
【図６】電気二重層キャパシタ内蔵モジュール１００の製造工程の一部（金属箔１５２，１６２のエッチング）を示す図である。
【図７】電気二重層キャパシタ内蔵モジュール１００の製造工程の一部（ビアホール１３１ｂ，１３２ｂの形成）を示す図である。
【図８】電気二重層キャパシタ内蔵モジュール１００の製造工程の一部（ビアホール電極１３１，１３２及びスルーホール電極１３３の形成）を示す図である。
【図９】本発明の好ましい他の実施形態による電気二重層キャパシタ内蔵モジュール２００の構造を示す略断面図である。
【図１０】本発明の好ましいさらに他の実施形態による電気二重層キャパシタ内蔵モジュール３００の構造を示す略断面図である。
【図１１】本発明の好ましいさらに他の実施形態による電気二重層キャパシタ内蔵モジュール４００の構造を示す略断面図である。
【図１２】本発明の好ましいさらに他の実施形態による電気二重層キャパシタ内蔵モジュール５００の構造を示す略断面図である。
【図１３】並列多層構造を有する電気二重層キャパシタ５１０の製造方法を説明するための図である。
【符号の説明】
【００６３】
１００，２００，３００，４００，５００  電気二重層キャパシタ内蔵モジュール
１００ａ，２００ａ，３００ａ，４００ａ，５００ａ  電気二重層キャパシタ内蔵基板
１１０，４１０，５１０  電気二重層キャパシタ
１１１    セパレータ
１１２，１１３，１１６  分極性電極
１１４，１１５  端子電極
１１４ａ，１１５ａ  端子電極の表面
１１９    電気二重層キャパシタの側面
１２０    コア層
１２０ａ  コア層の一方の主面
１２０ｂ  コア層の他方の主面
１２１    電源配線パターン
１２２，１２３  グランド配線パターン
１３１，１３２  ビアホール電極
１３１ａ，１３２ａ  ビアホールを形成すべき領域
１３１ｂ，１３２ｂ  ビアホール
１３３    スルーホール電極
１３３ａ  スルーホール
１４１    半導体ＩＣ
１４２    チップ部品
１５０，１６０  樹脂付き金属箔
１５１，１６１  樹脂層
１５２，１６２  金属箔
２１０，２２０  ビルドアップ層
３１０    半導体ベアチップ
３１１    ビアホール電極
【図１】
2005150383.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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