(57)【要約】【課題】半導体ウェハの切断時に発生する切断屑による短絡が発生しても、分割された半導体集積回路装置が不要な消費電流の増大が発生しない半導体集積回路装置及び非接触電子装置を提供する。【解決手段】半導体ウェハの切断ライン上に配置される検査パッドP2〜P5に接続される信号線S1〜S4は、制御回路B3〜B6を介して、信号線S5〜S8によって内部回路Ｂ２に接続され、半導体ウェハの切断工程により検査パッドP2〜P5は消失するため、切断された半導体集積回路装置上には残らず、切断面Ｅ１には信号線S1〜S4の切断端T1〜T4が露出される。制御回路B3〜B6は、半導体ウェハの切断前、特に出荷前検査時において、信号線Ｓ１〜Ｓ４と信号線S5〜S8を接続し、半導体ウェハの切断後は、信号線S1〜S4をシリコン基板と同電位を出力、又は開放状態にする。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体ウェハに設けられた複数の切断ラインによって分割配置される半導体集積回路装置であって、
前記切断ライン上に検査用パッドを具備し、
前記検査用パッドは、前記半導体集積回路装置に具備される制御回路を介して前記半導体集積回路装置の内部信号線に接続され、
前記制御回路は、半導体ウェハを切断ラインに沿って切断する前と切断した後で状態を変えることを特徴とした半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記制御回路は、半導体ウェハを切断ラインに沿って切断する前においては前記検査用パッドと前記信号線とを短絡し、半導体ウェハを切断ラインに沿って切断した後においては前記検査用パッドが接続されていた切断端と前記信号線とを開放することを特徴とした半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、
前記制御回路は、半導体ウェハを切断ラインに沿って切断する前においては前記検査用パッドと前記信号線とを短絡し、半導体ウェハを切断ラインに沿って切断した後においては上記半導体集積回路装置を形成するシリコン基板に供給される電位と同等の電位を出力することを特徴とした半導体集積回路装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体集積回路装置において、
前記制御回路は、
半導体ウェハを切断ラインに沿って切断する前においては前記検査用パッドと前記信号線とを短絡し、半導体ウェハを切断ラインに沿って切断した後は前記検査用パッドが接続されていた切断端と前記信号線とを開放する機能がＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート電位を制御する信号の電位レベルを変更するレベルシフト回路と、を有することを特徴とした半導体集積回路装置。
【請求項５】
アンテナを構成するコイルと、請求項１乃至４のいずれかに記載の半導体集積回路装置とを搭載する非接触電子装置であって、
前記コイルが前記半導体集積回路のアンテナ接続端子に接続されることを特徴とする非接触電子装置。
【請求項６】
請求項５に記載の非接触電子装置であって、
アンテナを構成するコイルが請求項１乃至４のいずれかに記載の半導体集積回路装置上の配線層で形成されることを特徴とする非接触電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、切断ライン内に回路検査用パッドと内部回路との間に半導体ウェハの切断前は回路検査用パッドを使用し、半導体ウェハの切断後は回路検査用パッドとの接続線の切断端を固定、又は開放状態にする機能をもつ制御回路を有する半導体集積回路装置並びに非接触電子装置に関するものである。
【背景技術】
【０００２】
カード内に半導体集積回路装置及びアンテナを搭載した、いわゆるＩＣカードは、リーダ・ライタ装置と半導体集積回路装置との間で情報の交換を行い、ＩＣカードが保持している。データの送信、リーダ・ライタから送信されたデータの保持など様々な機能を実現するこのデータ保持には、電源が無い状態でもデータを保持することができる不揮発性メモリを搭載するものが多い。例えば、代表的な不揮発性メモリであるＥＥＰＲＯＭは、メモリ素子に高電圧を印加し、メモリ素子の特性を変化させることで、データの消去や書込み、無電源でのデータ保持が可能になる。このデータの消去や書込みの時に使用される電圧（以下、単に「データ書込み電圧」と称する）によって、メモリ素子のデータ保持特性や、データ書換え回数が変化する。この不揮発メモリの特性を向上のためには、出荷前検査時においてデータ書込み電圧の電圧値を調整する必要がある。
【０００３】
また、ＩＣカードに搭載された半導体集積回路装置は、リーダ・ライタ装置から供給された高周波信号を、非接触型ＩＣカードに搭載されたアンテナで受信し、アンテナの両端に発生した電圧を整流及び平滑化し内部回路の動作に必要な内部電圧を形成する。この内部電圧によって内部回路は動作し、上記ＩＣカードとしての機能を実現する。
【０００４】
更に、半導体集積回路装置上に形成される配線層によってアンテナコイルを形成し、ＩＣカードとしての機能を実現するものもある。このように、配線層によって形成されたアンテナコイルを有する半導体集積回路装置の場合、半導体集積回路装置上に出荷前に使用するパッドを配置することができない（例えば、特許文献１参照。）。
【０００５】
一方、半導体集積回路装置の高機能化に伴い、半導体集積回路装置のチップ面積は増大している。そのため、出荷前に実施される半導体集積回路装置の良品、不良品を判定する検査（以下、単に「出荷前検査」と称する）時のみ使用される検査用パッドを具備することで、出荷前検査の効率向上を図っている。しかし、半導体集積回路装置上におけるパッドの使用面積は大きいため、チップ面積が増大してしまうという問題があった。そこで、従来、出荷前検査後に切断するための切断ライン上に、出荷前検査時にのみ使用される検査用端子を配置することで、出荷前検査の効率向上を図ると共に、チップ面積の低減を実現する方法が知られている。この手法を用いることで、上記半導体集積回路装置上にアンテナコイルを有する場合においても、上記切断ライン上に検査用端子を配置することで、出荷前検査の効率向上を図ることができた（例えば、特許文献２参照。）。
【特許文献１】特開２００３−７８０２３号公報
【特許文献２】特開２００２−１４１３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１に、半導体集積回路装置と切断ライン、及び検査用パッドの位置関係を示す。
【０００７】
図１は半導体ウェハの一部を示しており、複数個の半導体集積回路装置Ｃ１が切断ラインＤ１〜Ｄ３によって分割配置されている。出荷前検査後に、この切断ラインＤ１〜Ｄ３に沿って切断することで、個々の半導体集積回路装置Ｃ１に分割される。例えば、検査用パッドＰ１が切断ラインＤ１の上に配置されており、検査用パッドＰ１は配線Ａ１によって半導体集積化回路装置Ｃ１内に接続されている。
【０００８】
図２に、図１の切断ラインＤ１に沿って切断した場合のＸ−Ｙ部の断面図を示す。ここでは、半導体集積回路装置が形成されるシリコン基盤がＰ型基板の場合を示している。切断ラインＤ１に沿って切断された複数の半導体集積回路装置Ｃ１は分割され、図１の検査用パッドＰ１は無くなっている。しかし、検査用パッドＰ１や、検査用パッドＰ１と半導体集積回路装置Ｃ１を接続する配線Ａ１の切断屑Ｋ１が、半導体集積回路装置Ｃ１の壁面に付着してしまう。
【０００９】
この検査用パッドＰ１などの切断屑Ｋ１によって、検査用パッドＰ１と半導体集積回路装置Ｃ１とを接続していた配線Ａ１の切断面と、半導体集積回路装置Ｃ１が形成されるＰ型基板の切断面が、短絡されてしまう。
【００１０】
通常、Ｐ型基板には、半導体集積回路装置Ｃ１内のグランド電位に接続されている。しかし、配線Ａ１にグランド電位以外の電位が供給される場合、切断屑Ｋ１によって、異なる電位が短絡されてしまい、回路の誤動作や不要な電流を流す可能性がある。同様に、配線Ａ１の切断面が複数あり、互いの切断面が短絡されてしまうことも考えられる。
【００１１】
つまり、検査用パッドＰ１と半導体集積回路装置Ｃ１を接続する配線Ａ１が、半導体ウェハの切断時に発生する切断屑によって異なる電位が短絡され、半導体ウェハの切断後の半導体集積回路装置Ｃ１の不要な電流が流れるという問題があった。
【００１２】
本発明の目的は、切断ライン上に配置された検査用パッド及び配線を切断ライン上に配置することでチップ面積の低減を可能にすると共に、半導体ウェハの切断時に発生する切断屑による短絡が発生しても、分割された半導体集積回路装置が誤動作や不要な消費電流の増大が発生しない半導体集積回路装置及び非接触電子装置を提供することにある。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、本発明に係る半導体集積回路装置は、半導体ウェハ上に複数の切断ラインによって分割配置される半導体集積回路装置であって、前記切断ライン上に検査用パッドを具備し、前記検査用パッドは、前記半導体集積回路装置に具備される制御回路を介して前記半導体集積回路装置の内部信号線に接続され、前記制御回路は、半導体ウェハを切断ラインに沿って切断する前と切断した後で状態を変える機能を有するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、本発明に係る半導体集積回路装置は、切断ライン上に配置された検査用パッド及び配線を切断ライン上に配置することでチップ面積の低減を可能にすると共に、半導体ウェハの切断時に発生する切断屑による短絡が発生しても、分割された半導体集積回路装置の消費電流の増大を防止し、正常に動作することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る半導体集積回路装置及び非接触電子装置について、添付図面を参照しながら説明する。
【実施例１】
【００１６】
図３に、本発明の半導体集積回路装置及び非接触電子装置の第１の実施例の基本構成を示す。
【００１７】
図３において、ＣＡは非接触電子装置、Ｃ１は非接触電子装置に搭載される半導体集積回路装置、Ｌ１は非接触電子装置に搭載されるアンテナコイルである。
半導体集積回路装置Ｃ１は、電源回路Ｂ１、内部回路Ｂ２、制御回路Ｂ３〜Ｂ６及びアンテナＬ１を接続するためのアンテナ端子ＬＡ及びＬＢを有している。
【００１８】
図４に、図３に示した半導体集積回路装置上にアンテナコイルを形成した構造を示す。アンテナコイルＬ１は半導体集積回路装置Ｃ１の上に形成される配線層によって形成され、アンテナ端子ＬＡ及びＬＢに接続される。
【００１９】
図３において、リーダ・ライタから電磁波を受けたアンテナコイルＬ１は、アンテナ端子ＬＡ及びＬＢに高周波の交流信号を出力する。交流信号は部分的に情報信号（データ）によって変調される。電源回路Ｂ１は、アンテナ端子に入力される高周波信号を整流及び平滑化する。電源回路Ｂ１は、電源回路Ｂ１の出力電圧が所定の電圧レベル以上にならないように制御するレギュレータ機能を有しても良い。電源回路Ｂ１の出力電圧Ｖ１が、内部回路Ｂ２及び制御回路Ｂ３〜Ｂ６から構成される全体回路Ｂ７に動作電源電圧として供給される。
【００２０】
内部回路Ｂ２は、送受信部Ｂ７、信号処理部Ｂ８、メモリＢ９から構成される。送受信部Ｂ７は、非接触電子装置に備えられるアンテナコイルＬ１によって受信された、情報信号によって変調された交流信号を復調し、得られたディジタルの情報信号を信号処理部Ｂ８に供給する機能と、信号処理部Ｂ８が生成するディジタルの情報信号を受け、アンテナコイルＬ１が受信している交流信号を同情報信号によって変調する機能を有している。リーダ・ライタは、上記変調による変化を受けて信号処理部Ｂ８からの情報を受信する。メモリＢ９は、信号処理部Ｂ８が実行する信号処理の過程におけるデータや、個々の非接触電子装置ＣＡが所有するデータなどを保持する。
【００２１】
また、図３において、半導体ウェハの切断ライン上に配置される検査パッドＰ２〜Ｐ５に接続される信号線Ｓ１〜Ｓ４は、制御回路Ｂ３〜Ｂ６を介して、信号線Ｓ５〜Ｓ８によって内部回路Ｂ２に接続されている。検査パッドＰ２〜Ｐ５は、出荷前検査時に信号を入力又は出力する端子として利用され、半導体ウェハの切断工程により検査パッドＰ２〜Ｐ５は消失するため、切断された半導体集積回路装置Ｃ１の上には残らず、切断面Ｅ１には信号線Ｓ１〜Ｓ４の切断端Ｔ１〜Ｔ４が露出される。制御回路Ｂ３〜Ｂ６は、半導体ウェハの切断前、特に出荷前検査時において、信号線Ｓ１〜Ｓ４と信号線Ｓ５〜Ｓ８を接続し、半導体ウェハの切断後は、信号線Ｓ１〜Ｓ４をシリコン基板と同電位に固定、又は開放状態にする機能を有する。ここで、制御回路Ｂ３〜Ｂ６に、シリコン基板と同電位に固定する機能を適用するか、開放状態にする機能を適用するかは、検査パッドＰ２〜Ｐ５の機能によって選択することができる。
【００２２】
図３において、例えば、半導体ウェハの切断後、制御回路Ｂ３によって信号線Ｓ１は開放状態に遷移され、制御回路Ｂ４によって信号線Ｓ２はシリコン基板と同電位に固定される場合、切断面Ｅ１に露出された切断端Ｔ１及びＴ２が切断屑によって短絡し、信号線Ｓ１がシリコン基板と同電位になっても、内部回路Ｂ２と接続される信号線Ｓ５の状態は変化しないため、内部回路Ｂ１への影響はない。同様に、切断端Ｔ１やＴ２がシリコン基板と切断屑によって短絡されても、内部回路Ｂ３と接続される信号線Ｓ５及びＳ６の状態は変化しないため、内部回路Ｂ１への影響はない。
【００２３】
このように、検査用パッドＰ２〜Ｐ５と内部回路Ｂ１の間に制御回路Ｂ３〜Ｂ６を具備することで、半導体ウェハの切断時に発生する切断屑による切断端Ｔ１〜Ｔ４の相互短絡や、切断端Ｔ１〜Ｔ４とシリコン基板との短絡が発生しても、内部回路Ｂ２に影響を与えることがなくなると共に、半導体ウェハの切断後に、内部回路Ｂ２の誤動作や、切断端における不要な電流の増大が発生することはなくなる。
【実施例２】
【００２４】
図５は、本発明の半導体集積回路装置及び非接触電子装置の具体的な実施例を示す回路図である。特に、検査パッドが主に論理信号の出力端子として用いられる場合の実施例を示したものである。
【００２５】
半導体ウェハの切断ライン上に配置される検査パッドＰ６に接続される信号線Ｓ９は内部回路Ｂ１１に入力されると共に、信号線Ｓ９は抵抗Ｒ１を介してグランド電位に接続されている。ここでは、半導体集積回路装置を形成するシリコン基板がＰ型基板としているため、抵抗Ｒ１はグランド電位に接続されている。
【００２６】
一方、半導体ウェハの切断ライン上に配置される検査パッドＰ７に接続される信号線Ｓ１０は、制御回路Ｂ１２を介して、信号線Ｓ１１によって内部回路Ｂ１１に接続されている。制御回路Ｂ１２は、ＭＯＳトランジスタＭ１〜Ｍ４、及びインバータＧ１〜Ｇ２から構成され、信号線Ｓ９が”Ｌ”のときは、ＭＯＳトランジスタＭ１及びＭ４が”オフ”するため、開放状態になる。信号線Ｓ９が”Ｈ”のときは、ＭＯＳトランジスタＭ１及びＭ４が”オン”するため、ＭＯＳトランジスタＭ１及びＭ４はインバータとして動作し、信号線Ｓ１０は信号線Ｓ１１と同じ状態になり、内部回路Ｂ１１から出力された信号が検査用パッドＰ７に出力される。
【００２７】
このように、検査パッドＰ７を論理信号の出力端子として使用する場合、制御回路Ｂ１１によって信号線Ｓ１０を高インピーダンスにすることで、半導体ウェハの切断後に、切断面Ｅ２に露出された信号線Ｓ９〜Ｓ１０の切断端Ｔ５〜Ｔ６が切断屑によってシリコン基板と短絡しても、信号線Ｓ９〜Ｓ１０とシリコン基板との間に不要な電流は流れない。
【００２８】
したがって、半導体集積回路装置上にアンテナコイルを有し、アンテナコイルの両端に発生した電圧を整流及び平滑化し内部回路の動作に必要な内部電圧を形成する場合においても、半導体ウェハの切断後において、切断屑に起因する不要な消費電流による通信範囲の縮小を防止できる。
【実施例３】
【００２９】
図６は、本発明の半導体集積回路装置及び非接触電子装置の具体的な実施例を示す回路図である。特に、検査パッドが主に論理信号の出力端子として用いられる場合の実施例を示したものである。
【００３０】
半導体ウェハの切断ライン上に配置される検査パッドＰ８に接続される信号線Ｓ１２は内部回路Ｂ１３に入力されると共に、信号線Ｓ１２は抵抗Ｒ２を介してグランド電位に接続されている。ここでは、半導体集積回路装置を形成するシリコン基板がＰ型基板としているため、抵抗Ｒ２はグランド電位に接続されている。
【００３１】
半導体ウェハの切断ライン上に配置される検査パッドＰ９に接続される信号線Ｐ１３は、制御回路Ｂ１４を介して、信号線Ｓ１４によって内部回路Ｂ１３に接続されている。制御回路Ｂ１４は、インバータＧ３とＮＯＲ回路Ｇ４から構成され、信号線Ｓ１２が”Ｌ”のときは、信号線Ｓ１３に”Ｌ”を出力にする。ここで、信号線Ｓ１３に出力される”Ｌ”はグランド電位と同電位であることは言うまでもない。また、信号線Ｓ１２が”Ｈ”のときは、ＮＯＲ回路Ｇ４はインバータとして動作し、信号線Ｓ１３は信号線Ｓ１４と同じ状態になり、内部回路Ｂ１３から出力された信号が検査用パッドＰ９に出力される。
【００３２】
このように、検査パッドＰ９を論理信号の出力端子として使用する場合、制御回路Ｂ１４によって信号線Ｓ１３にシリコン基板と同電位の信号を出力することで、半導体ウェハの切断後に、切断面Ｅ３に露出された信号線Ｓ１２〜Ｓ１３の切断端Ｔ７〜Ｔ８が切断屑によってシリコン基板と短絡しても、信号線Ｓ１２〜Ｓ１３とシリコン基板との間に不要な電流は流れない。
【００３３】
したがって、半導体集積回路装置上にアンテナコイルを有し、アンテナコイルの両端に発生した電圧を整流及び平滑化し内部回路の動作に必要な内部電圧を形成する場合においても、半導体ウェハの切断後において、切断屑起因の不要な消費電流による通信範囲の縮小を防止できると共に、制御回路Ｂ１４を構成するトランジスタ数を低減することが可能になる。
【実施例４】
【００３４】
図７は、グランド電位よりも低いデータ書込み電圧を観測するための検査パッドに出力する例を示したものである。
【００３５】
半導体ウェハの切断ライン上に配置される検査パッドＰ１０に接続される信号線Ｓ１５は内部回路Ｂ１５に入力されると共に、信号線Ｓ１５は抵抗Ｒ３を介してグランド電位に接続されている。ここでは、半導体集積回路装置を形成するシリコン基板がＰ型基板としているため、抵抗Ｒ３はグランド電位に接続されている。
【００３６】
半導体ウェハの切断ライン上に配置される検査パッドＰ１１に接続される信号線Ｓ１９は、制御回路Ｂ１６を介して、信号線Ｓ１７によって内部回路Ｂ１５に接続されている。このとき、信号線Ｓ１７はグランド電位より低いデータ書込み電圧が出力される信号線である。制御回路Ｂ１６は、スイッチ回路として動作するＭＯＳトランジスタＭ５とレベルシフト回路Ｂ１７から構成される。検査用パッドＰ１１には、グランド電位よりも低い電圧が出力されるため、信号線Ｓ１５が”Ｌ”であっても、ＭＯＳトランジスタＭ５は”オフ”できない。そのため、ＭＯＳトランジスタＭ５のゲート電位を制御するレベルシフト回路Ｂ１７を具備し、レベルシフト回路Ｂ１７は、ＭＯＳトランジスタＭ６〜Ｍ９、及びインバータＧ５によって構成される。
【００３７】
信号線Ｓ１５が”Ｈ”のとき、レベルシフト回路Ｂ１７は出力信号Ｓ１８に電源電圧と同電位となる信号を出力する。したがって、ＭＯＳトランジスタＭ５は”オン”し、検査用パッドＰ１１には信号線Ｓ１７と同電位の信号が出力される。信号線Ｓ１５が”Ｌ”のとき、レベルシフト回路Ｂ１７は出力信号Ｓ１８に信号線Ｓ２０と同電位となる信号を出力する。したがって、ＭＯＳトランジスタＭ５は”オフ”し、検査用パッドＰ１１は高インピーダンスとなる。このように、レベルシフト回路によってＭＯＳトランジスタを制御することで、信号線Ｓ１７がグランド電位より低い電位であっても、ＭＯＳトランジスタＭ５を制御することが可能になり、出荷前検査時のみ、検査用パッドにグランド電位よりも低い電位を出力することが可能となる。
【００３８】
このように、検査パッドＰ１１をグランド電位よりも低いデータ書込み電圧を観測するための端子として使用する場合、制御回路Ｂ１６によって信号線Ｓ１８にシリコン基板と同電位の信号を出力することで、半導体ウェハの切断後に、切断面Ｅ４に露出された信号線Ｓ１５〜Ｓ１６の切断端Ｔ９〜Ｔ１０が切断屑によってシリコン基板と短絡しても、信号線Ｓ１５〜Ｓ１６とシリコン基板との間に不要な電流は流れない。
【００３９】
同様の手段を用いることで、電源電圧より高い電位を出力することも可能になることは言うまでもない。
【実施例５】
【００４０】
図８は、グランド電位よりも低いデータ書込み電圧を観測するための検査パッドに出力する他の実施例を示したものである。
【００４１】
図８は、図７で示した回路のグランド電位と信号線Ｓ１６の間にＭＯＳトランジスタＭ１０を追加したものである。ＭＯＳトランジスタＭ１０のゲート端子には信号線Ｓ１８が入力され、ＭＯＳトランジスタＭ５が”オフ”するときはＭＯＳトランジスタＭ１０は”オン”し、ＭＯＳトランジスタＭ５が”オン”するときはＭＯＳトランジスタＭ１０は”オフ”する。
【００４２】
これにより、制御回路Ｂ１６によって信号線Ｓ１８にシリコン基板と同電位の信号を出力することで、半導体ウェハの切断後に、切断面Ｅ４に露出された信号線Ｓ１５〜Ｓ１６の切断端Ｔ９〜Ｔ１０が切断屑によってシリコン基板と短絡しても、信号線Ｓ１５〜Ｓ１６とシリコン基板との間に不要な電流は流れないようにすることが可能になると共に、信号線Ｓ１６の切断端Ｔ１０をグランド電位に固定することが可能になる。
【００４３】
また、ここでは、信号線Ｓ１６をグランド電位に固定するためにＰＭＯＳトランジスタＭ１０を使用したが、ゲート端子をＭＯＳトランジスタＭ７のドレイン端子に接続したＮＭＯＳトランジスタで同様の機能を実現できることは言うまでもない。
【００４４】
以上、本発明者よりなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々の設計変更が可能であることはいうまでもない。例えば、アンテナコイルは半導体集積回路装置上の配線層によって形成されるものに限定されるものではなく、外部に接続されるアンテナコイルを利用することも可能である。本発明は、半導体集積回路装置及び非接触電子装置に広く利用できる。
【図面の簡単な説明】
【００４５】
【図１】半導体集積回路装置と切断ライン及び検査用パッドの位置関係を示す配置図。
【図２】半導体ウェハ切断後の断面図。
【図３】本発明の半導体集積回路装置及び非接触電子装置の実施例を示す基本構成図。
【図４】図３のアンテナコイルを半導体集積回路装置上の配線層で形成した構造図。
【図５】図３において検査用パッドが論理信号の出力に使用される場合の具体的な実施例を示す回路図。
【図６】図３において検査用パッドが論理信号の出力に使用される場合の具体的な他の実施例を示す回路図。
【図７】図３において検査用パッドにグランド電位より低い電位の出力に使用される場合の具体的な実施例を示す回路図。
【図８】図３において検査用パッドにグランド電位より低い電位の出力に使用される場合の具体的な他の実施例を示す回路図。
【符号の説明】
【００４６】
Ａ１・・・配線、
Ｂ１・・・電源回路、
Ｂ２、Ｂ１１、Ｂ１３、Ｂ１５・・・内部回路、
Ｂ３〜Ｂ６、Ｂ１２、Ｂ１４、Ｂ１６・・・制御回路、
Ｂ７・・・全体回路、
Ｂ８・・・送受信部、
Ｂ９・・・信号処理部、
Ｂ１０・・・メモリ、
Ｂ１７・・・レベルシフト回路、
Ｃ１・・・半導体集積回路装置、
Ｄ１〜Ｄ３・・・切断ライン、
Ｅ１〜Ｅ４・・・切断面、
Ｇ１〜Ｇ３、Ｇ５・・・インバータ、
Ｇ４・・・ＮＯＲ回路、
Ｋ１・・・切断屑、
Ｍ１〜Ｍ１０・・・ＭＯＳトランジスタ、
Ｐ１〜Ｐ１１・・・検査用パッド、
Ｒ１〜Ｒ３・・・抵抗、
Ｓ１〜Ｓ１８・・・信号線、
Ｔ１〜Ｔ１０・・・切断端、
Ｚ１〜Ｚ２・・・シリコン基板
【図１】
2005257417.tif 000003
【図２】
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【図３】
2005257417.tif 000005
【図４】
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【図５】
2005257417.tif 000007
【図６】
2005257417.tif 000008
【図７】
2005257417.tif 000009
【図８】
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