(57)【要約】【課題】  低消費電力で動作する２モジュラスプリスケーラ回路を提供する。【解決手段】  プリスケーラ回路において、第１〜第ｎ−２のＤフリップフロップは、１対のＭＯＳスイッチ、第１の差動プッシュプル回路、および出力を入力に帰還する１対のＭＯＳスイッチを具備する第１のラッチ回路と、１対のＭＯＳスイッチ、第２の差動プッシュプル回路、および出力を入力に帰還する１対のＭＯＳスイッチを具備する第２のラッチ回路と、を備え、第ｎと第ｎ−１のＤフリップフロップは、１対のＭＯＳスイッチ、第１の差動プッシュプル回路、出力を入力に帰還する１対のＭＯＳスイッチ、および第２の差動プッシュプル回路を具備する第１のラッチ回路と、１対のＭＯＳスイッチ、第３の差動プッシュプル回路、出力を入力に帰還する１対のＭＯＳスイッチ、および第４の差動プッシュプル回路を具備する第２のラッチ回路と、を備える。【選択図】          図１
2005057463.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第ｎ（ｎ≧３）のＤフリップフロップ回路と第１の多入力論理ゲートと第２の多入力論理ゲートとを有し、前記第１のＤフリップフロップには前記第１の多入力論理ゲートの出力が入力され、前記第２〜第ｎ−１のＤフリップフロップには前記第１〜第ｎ−２のＤフリップフロップの出力がそれぞれ入力され、前記第１の多入力論理ゲートには前記第ｎ−１のＤフリップフロップの出力と第ｎのＤフリップフロップの出力とが入力され、前記第２の多入力論理ゲートには第ｎ−１のＤフリップフロップの出力と切替信号とが入力され、前記第ｎのＤフリップフロップには前記第２の多入力論理ゲートの出力が入力される、プリスケーラ回路において、
前記第１〜第ｎ−２のＤフリップフロップは、
１対のＭＯＳスイッチ１ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ１ｍ（１≦ｍ≦ｎ−２）に接続された同極性のＭＯＳトランジスタからなる第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、および前記第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力に帰還する１対のＭＯＳスイッチ２ｍ（１≦ｍ≦ｎ−２）を具備する第１のラッチ回路ｍ（１≦ｍ≦ｎ−２）と、
前記第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力される１対のＭＯＳスイッチ３ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ３ｍ（１≦ｍ≦ｎ−２）に接続された同極性のＭＯＳトランジスタからなる第２の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、および前記第２の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力に帰還する１対のＭＯＳスイッチ４ｍ（１≦ｍ≦ｎ−２）を具備する第２のラッチ回路ｍ（１≦ｍ≦ｎ−２）と、
を備え、
第ｎと第ｎ−１のＤフリップフロップは、
１対のＭＯＳスイッチ１ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ１ｍ（ｍ＝ｎ−１、ｎ）に接続された同極性のＭＯＳトランジスタからなる第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、前記第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力に帰還する１対のＭＯＳスイッチ２ｍ（ｍ＝ｎ−１、ｎ）、および前記第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力され出力が入力に帰還される同極性のＭＯＳトランジスタからなる第２の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）を具備する第１のラッチ回路ｍ（ｍ＝ｎ−１、ｎ）と、
前記第２の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力される１対のＭＯＳスイッチ３ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ３ｍ（ｍ＝ｎ−１、ｎ）に接続された同極性のＭＯＳトランジスタからなる第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、前記第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力に帰還する１対のＭＯＳスイッチ４ｍ（ｍ＝ｎ−１、ｎ）、および前記第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力され出力が入力に帰還される同極性のＭＯＳトランジスタからなる第４の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）を具備する第２のラッチ回路ｍ（ｍ＝ｎ−１、ｎ）と、
を備える、
ことを特徴とするプリスケーラ回路。
【請求項２】
第１〜第ｎ（ｎ≧３）のＤフリップフロップ回路と第１の多入力論理ゲートと第２の多入力論理ゲートとを有し、前記第１のＤフリップフロップには前記第１の多入力論理ゲートの出力が入力され、前記第２〜第ｎ−１のＤフリップフロップには前記第１〜第ｎ−２のＤフリップフロップの出力がそれぞれ入力され、前記第１の多入力論理ゲートには前記第ｎ−１のＤフリップフロップの出力と第ｎのＤフリップフロップの出力とが入力され、前記第２の多入力論理ゲートには第ｎ−１のＤフリップフロップの出力と切替信号とが入力され、前記第ｎのＤフリップフロップには前記第２の多入力論理ゲートの出力が入力される、プリスケーラ回路において、
前記第１〜第ｎ−２のＤフリップフロップは、
１対のＭＯＳスイッチ１ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ１ｍ（１≦ｍ≦ｎ−２）に接続された同極性のＭＯＳトランジスタからなる第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、および前記第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力に帰還する１対のＭＯＳスイッチ２ｍ（１≦ｍ≦ｎ−２）を具備する第１のラッチ回路ｍ（１≦ｍ≦ｎ−２）と、
前記第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力される１対のＭＯＳスイッチ３ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ３ｍ（１≦ｍ≦ｎ−２）に接続された同極性のＭＯＳトランジスタからなる第２の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、および前記第２の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力に帰還する１対のＭＯＳスイッチ４ｍ（１≦ｍ≦ｎ−２）を具備する第２のラッチ回路ｍ（１≦ｍ≦ｎ−２）と、
を備え、
第ｎと第ｎ−１のＤフリップフロップは、
１対のＭＯＳスイッチ１ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ１ｍ（ｍ＝ｎ−１、ｎ）に接続された同極性のＭＯＳトランジスタからなる第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、および前記第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力に帰還する１対のＭＯＳスイッチ２ｍ（ｍ＝ｎ−１、ｎ）を具備する第１のラッチ回路ｍ（ｍ＝ｎ−１、ｎ）と、
前記第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力される１対のＭＯＳスイッチ３ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ３ｍ（ｍ＝ｎ−１、ｎ）に接続された同極性のＭＯＳトランジスタからなる第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、前記第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力に帰還する１対のＭＯＳスイッチ４ｍ（ｍ＝ｎ−１、ｎ）、および前記第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力され出力が入力に帰還される同極性のＭＯＳトランジスタからなる第４の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）を具備する第２のラッチ回路ｍ（ｍ＝ｎ−１、ｎ）と、
を備える、
ことを特徴とするプリスケーラ回路。
【請求項３】
前記第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、前記第２の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、前記第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、前記第２の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、前記第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、または前記第４の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）は、同極性のデプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとにより構成されることを特徴とする請求項１または請求項２に記載のプリスケーラ回路。
【請求項４】
前記第１の多入力論理ゲートまたは前記第２の多入力論理ゲートは、デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとにより構成されることを特徴とする請求項１〜請求項３のいずれか１項に記載のプリスケーラ回路。
【請求項５】
請求項１〜請求項４のいずれか１項に記載のプリスケーラ回路において、さらに、前記第１〜第ｎ（ｎ≧３）のＤフリップフロップ回路の電源供給線上、前記第１の多入力論理ゲートの電源供給線上、または前記第２の多入力論理ゲートの電源供給線上に、スイッチを設けたことを特徴とするプリスケーラ回路。
【請求項６】
前記１対のＭＯＳスイッチ１ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ２ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ３ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ４ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ１ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ２ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ３ｍ（ｍ＝ｎ−１、ｎ）、または前記１対のＭＯＳスイッチ４ｍ（ｍ＝ｎ−１、ｎ）は、デプレッション型ＭＯＳトランジスタであることを特徴とする請求項１〜請求項５のいずれか１項に記載のプリスケーラ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速の電気信号を入力して、予め設定された２種類の分周数により分周する、可変分周器にかかわる。
【背景技術】
【０００２】
パルススワロー方式のＰＬＬシンセサイザに用いられる２モジュラスプリスケーラの基本となる４分周と５分周に切替可能な÷４／÷５分周器は、図８に示されるような回路で構成される。図８において、ＤＦＦ１、ＤＦＦ２、ＤＦＦ３はＤフリップフロップ回路を表わし、同図の回路は端子Ｍの入力信号によって４分周と５分周に切り替わる構成となっている。
【０００３】
図９は、÷４／÷５分周部のタイミングチャートを示した図である。
【０００４】
÷４／÷５分周部は図９に示すように端子Ｍの入力がＨｉの時にはＤＦＦ３のＤ入力がＬｏｗに固定され変化しないためＤＦＦ１とＤＦＦ２によって入力端子ＩＮに与えられる入力信号は４分周される。一方、端子Ｍの入力がＬｏｗの場合にはＤＦＦ３が動作し、入力端子ＩＮに与えられる入力信号は５分周される。この回路の出力端子ＯＵＴに更に分周器を追加することで２ｎ分周と２ｎ＋１分周を切替えることが可能な２モジュラスプリスケーラが構成できる。
【０００５】
図１０は、÷４／÷５分周器を使用した÷３２／÷３３分周器の構成図である。
【０００６】
図１０の回路において÷４／÷５分周器を構成するＤＦＦ１、ＤＦＦ２、ＤＦＦ３は入力信号の周波数で動作する必要があるが、ＴＦＦ１、ＴＦＦ２、ＴＦＦ３はそれぞれ分周された信号が入力されるため後段に行くにしたがって動作周波数は低くなる。そのため、２モジュラスプリスケーラの低消費電力化のためには÷４／÷５分周器の低消費電力化が重要となる。
【０００７】
図８、図１０に示されるプリスケーラを構成する論理回路には一般的なＣＭＯＳロジック回路や、カレントモードロジック（ＣＭＬ）回路などが使用される。ＣＭＯＳロジック回路は低速動作時には消費電力も小さく回路面積も小さいというメリットがあるが、高速化に向かない。一方、ＣＭＬ回路は高速動作に向いているが、消費電力、回路面積ともに大きいという特徴がある。
【０００８】
一方、高速動作が可能で低消費電力な論理回路として図４に示されるようなＤＦＦが提案されている（特許文献２参照）。この回路はマスターおよびスレーブのラッチ回路と波形を整形するアクセラレータの部分により構成されている。
【特許文献１】特開２００３−１８８７１６号公報
【特許文献２】特開２００２−５７５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
無線通信機器では一般に搬送波周波数を発生するために局部発振器を必要とする。これは送信時受信時ともに動作している必要が有るため、局部発振器の低消費電力化は無線機器全体の低消費電力化に大きく寄与する。局部発振器の中でもプリスケーラ回路は高速動作が必要なため特に消費電力が大きく、この部分の低消費電力化は重要である。
【００１０】
そこで、本発明は、低消費電力で動作する２モジュラスプリスケーラ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明によれば、上記課題は、次の手段により解決される。
【００１２】
第１の発明は、第１〜第ｎ（ｎ≧３）のＤフリップフロップ回路と第１の多入力論理ゲートと第２の多入力論理ゲートとを有し、前記第１のＤフリップフロップには前記第１の多入力論理ゲートの出力が入力され、前記第２〜第ｎ−１のＤフリップフロップには前記第１〜第ｎ−２のＤフリップフロップの出力がそれぞれ入力され、前記第１の多入力論理ゲートには前記第ｎ−１のＤフリップフロップの出力と第ｎのＤフリップフロップの出力とが入力され、前記第２の多入力論理ゲートには第ｎ−１のＤフリップフロップの出力と切替信号とが入力され、前記第ｎのＤフリップフロップには前記第２の多入力論理ゲートの出力が入力される、プリスケーラ回路において、前記第１〜第ｎ−２のＤフリップフロップは、１対のＭＯＳスイッチ１ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ１ｍ（１≦ｍ≦ｎ−２）に接続された同極性のＭＯＳトランジスタからなる第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、および前記第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力に帰還する１対のＭＯＳスイッチ２ｍ（１≦ｍ≦ｎ−２）を具備する第１のラッチ回路ｍ（１≦ｍ≦ｎ−２）と、前記第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力される１対のＭＯＳスイッチ３ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ３ｍ（１≦ｍ≦ｎ−２）に接続された同極性のＭＯＳトランジスタからなる第２の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、および前記第２の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力に帰還する１対のＭＯＳスイッチ４ｍ（１≦ｍ≦ｎ−２）を具備する第２のラッチ回路ｍ（１≦ｍ≦ｎ−２）と、を備え、第ｎと第ｎ−１のＤフリップフロップは、１対のＭＯＳスイッチ１ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ１ｍ（ｍ＝ｎ−１、ｎ）に接続された同極性のＭＯＳトランジスタからなる第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、前記第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力に帰還する１対のＭＯＳスイッチ２ｍ（ｍ＝ｎ−１、ｎ）、および前記第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力され出力が入力に帰還される同極性のＭＯＳトランジスタからなる第２の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）を具備する第１のラッチ回路ｍ（ｍ＝ｎ−１、ｎ）と、前記第２の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力される１対のＭＯＳスイッチ３ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ３ｍ（ｍ＝ｎ−１、ｎ）に接続された同極性のＭＯＳトランジスタからなる第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、前記第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力に帰還する１対のＭＯＳスイッチ４ｍ（ｍ＝ｎ−１、ｎ）、および前記第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力され出力が入力に帰還される同極性のＭＯＳトランジスタからなる第４の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）を具備する第２のラッチ回路ｍ（ｍ＝ｎ−１、ｎ）と、を備える、ことを特徴とするプリスケーラ回路である。
【００１３】
第２の発明は、第１〜第ｎ（ｎ≧３）のＤフリップフロップ回路と第１の多入力論理ゲートと第２の多入力論理ゲートとを有し、前記第１のＤフリップフロップには前記第１の多入力論理ゲートの出力が入力され、前記第２〜第ｎ−１のＤフリップフロップには前記第１〜第ｎ−２のＤフリップフロップの出力がそれぞれ入力され、前記第１の多入力論理ゲートには前記第ｎ−１のＤフリップフロップの出力と第ｎのＤフリップフロップの出力とが入力され、前記第２の多入力論理ゲートには第ｎ−１のＤフリップフロップの出力と切替信号とが入力され、前記第ｎのＤフリップフロップには前記第２の多入力論理ゲートの出力が入力される、プリスケーラ回路において、前記第１〜第ｎ−２のＤフリップフロップは、１対のＭＯＳスイッチ１ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ１ｍ（１≦ｍ≦ｎ−２）に接続された同極性のＭＯＳトランジスタからなる第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、および前記第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力に帰還する１対のＭＯＳスイッチ２ｍ（１≦ｍ≦ｎ−２）を具備する第１のラッチ回路ｍ（１≦ｍ≦ｎ−２）と、前記第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力される１対のＭＯＳスイッチ３ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ３ｍ（１≦ｍ≦ｎ−２）に接続された同極性のＭＯＳトランジスタからなる第２の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、および前記第２の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）の出力を入力に帰還する１対のＭＯＳスイッチ４ｍ（１≦ｍ≦ｎ−２）を具備する第２のラッチ回路ｍ（１≦ｍ≦ｎ−２）と、を備え、第ｎと第ｎ−１のＤフリップフロップは、１対のＭＯＳスイッチ１ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ１ｍ（ｍ＝ｎ−１、ｎ）に接続された同極性のＭＯＳトランジスタからなる第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、および前記第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力に帰還する１対のＭＯＳスイッチ２ｍ（ｍ＝ｎ−１、ｎ）を具備する第１のラッチ回路ｍ（ｍ＝ｎ−１、ｎ）と、前記第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力される１対のＭＯＳスイッチ３ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ３ｍ（ｍ＝ｎ−１、ｎ）に接続された同極性のＭＯＳトランジスタからなる第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、前記第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力に帰還する１対のＭＯＳスイッチ４ｍ（ｍ＝ｎ−１、ｎ）、および前記第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）の出力を入力され出力が入力に帰還される同極性のＭＯＳトランジスタからなる第４の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）を具備する第２のラッチ回路ｍ（ｍ＝ｎ−１、ｎ）と、を備える、ことを特徴とするプリスケーラ回路である。
【００１４】
第３の発明は、前記第１の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、前記第２の差動プッシュプル回路ｍ（１≦ｍ≦ｎ−２）、前記第１の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、前記第２の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、前記第３の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）、または前記第４の差動プッシュプル回路ｍ（ｍ＝ｎ−１、ｎ）は、同極性のデプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとにより構成されることを特徴とする第１の発明または第２の発明に係るプリスケーラ回路である。
【００１５】
第４の発明は、前記第１の多入力論理ゲートまたは前記第２の多入力論理ゲートは、デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとにより構成されることを特徴とする第１の発明〜第３の発明のいずれか１つに係るプリスケーラ回路である。
【００１６】
第５の発明は、第１の発明〜第４の発明のいずれか１つに係るプリスケーラ回路において、さらに、前記第１〜第ｎ（ｎ≧３）のＤフリップフロップ回路の電源供給線上、前記第１の多入力論理ゲートの電源供給線上、または前記第２の多入力論理ゲートの電源供給線上に、スイッチを設けたことを特徴とするプリスケーラ回路である。
【００１７】
第６の発明は、前記１対のＭＯＳスイッチ１ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ２ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ３ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ４ｍ（１≦ｍ≦ｎ−２）、前記１対のＭＯＳスイッチ１ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ２ｍ（ｍ＝ｎ−１、ｎ）、前記１対のＭＯＳスイッチ３ｍ（ｍ＝ｎ−１、ｎ）、または前記１対のＭＯＳスイッチ４ｍ（ｍ＝ｎ−１、ｎ）は、デプレッション型ＭＯＳトランジスタであることを特徴とする第１の発明〜第５の発明のいずれか１つに係るプリスケーラ回路である。
【発明の効果】
【００１８】
図８に示す÷４／÷５分周器の場合、ＤＦＦ２はフィードバックパスを駆動する必要が有るため、出力の駆動力が大きい必要が有る。また、ＤＦＦ２からＤＦＦ１へのフィードバックパスとＤＦＦ３からＤＦＦ１へのフィードバックパスが÷４／÷５分周器の動作速度を決める。
【００１９】
一方、ＤＦＦ１はＤＦＦ２を駆動するだけで良いため、駆動力をＤＦＦ２より小さくしても動作速度への影響は少ない。そこで、本発明は、ＤＦＦ１のアクセラレータを削除することにより、高速性を維持したまま低消費電力化を可能にする。
【００２０】
よって、本発明によれば、高速で動作する２モジュラスプリスケーラ回路を従来より低消費電力で構成することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、添付した図面を参照しつつ、本発明の最良の実施の形態を詳細に説明する。
【実施例１】
【００２２】
図１は、本発明の第１の実施例に係る２モジュラスプリスケーラ回路が備える÷４／÷５分周器を示す図である。
図１に示すように、÷４／÷５分周器は、ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）と、Ｄフリップフロップ回路１（ＤＦＦ１）と、Ｄフリップフロップ回路２（ＤＦＦ２）と、ＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）と、Ｄフリップフロップ回路３（ＤＦＦ３）と、を備えている。
【００２３】
図２は、図１のＤＦＦ１の構成を示す図である。
図２に示すように、ＤＦＦ１は、第１のラッチ回路１と第２のラッチ回路１とを備えている。
そして、第１のラッチ回路１は、１対のＭＯＳスイッチ１１と、１対のＭＯＳスイッチ１１に接続された同極性のＭＯＳトランジスタからなる第１の差動プッシュプル回路１と、第１の差動プッシュプル回路１の出力を入力に帰還する１対のＭＯＳスイッチ２１とを具備している。
また、第２のラッチ回路１は、第１の差動プッシュプル回路１の出力を入力される１対のＭＯＳスイッチ３１と、１対のＭＯＳスイッチ３１に接続された同極性のＭＯＳトランジスタからなる第２の差動プッシュプル回路１と、第２の差動プッシュプル回路１の出力を入力に帰還する１対のＭＯＳスイッチ４１と、を具備する。
【００２４】
第１の差動プッシュプル回路１と第２の差動プッシュプル回路１とは、デプレッション型のＮＭＯＳトランジスタとエンハンスメント型のトランジスタとによって構成されている。
具体的には、第１の差動プッシュプル回路１は、第１のデプレッション型ＮＭＯＳトランジスタと、第１のエンハンスメント型ＮＭＯＳトランジスタと、第２のデプレッション型ＮＭＯＳトランジスタと、第２のエンハンスメント型ＮＭＯＳトランジスタと、を具備している。
【００２５】
第１の差動プッシュプル回路１において、第１のデプレッション型ＮＭＯＳトランジスタは、そのドレインがＶＤＤ側に接続され、そのゲートが１対のＭＯＳスイッチ１１を介して入力される信号ＤＮ側に接続され、そのソースが第１のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続される。なお、信号ＤＮは、信号Ｄの反転信号である。
第１の差動プッシュプル回路１において、第１のエンハンスメント型ＮＭＯＳトランジスタは、そのドレインが第１のデプレッション型ＮＭＯＳトランジスタのソースに接続され、そのゲートが１対のＭＯＳスイッチ１１を介して入力される信号Ｄ側に接続され、そのソースがグランド（ＧＮＤ）側に接続される。
第１の差動プッシュプル回路１において、第２のデプレッション型ＮＭＯＳトランジスタは、そのドレインがＶＤＤ側に接続され、そのゲートが１対のＭＯＳスイッチ１１を介して入力される信号Ｄ側に接続され、そのソースが第２のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続される。
第１の差動プッシュプル回路１において、第２のエンハンスメント型ＮＭＯＳトランジスタは、そのドレインが第２のデプレッション型ＮＭＯＳトランジスタのソースに接続され、そのゲートが１対のＭＯＳスイッチ１１を介して入力される信号ＤＮ側に接続され、そのソースがグランド（ＧＮＤ）側に接続される。
【００２６】
第２の差動プッシュプル回路１も、第１の差動プッシュプル回路１と同様に、第１のデプレッション型ＮＭＯＳトランジスタと、第１のエンハンスメント型ＮＭＯＳトランジスタと、第２のデプレッション型ＮＭＯＳトランジスタと、第２のエンハンスメント型ＮＭＯＳトランジスタと、を具備している。
ただし、第２の差動プッシュプル回路１においては、第１のデプレッション型ＮＭＯＳトランジスタのゲートが、１対のＭＯＳスイッチ３１を介して、第２のデプレッション型ＮＭＯＳトランジスタのソースおよび第２のエンハンスメント型ＮＭＯＳトランジスのドレインに接続される。
また、第２の差動プッシュプル回路１においては、第１のエンハンスメント型ＮＭＯＳトランジスタのゲートが、１対のＭＯＳスイッチ３１を介して、第１のデプレッション型ＮＭＯＳトランジスタのソースおよび第１のエンハンスメント型ＮＭＯＳトランジスのドレインに接続される。
また、第２の差動プッシュプル回路１においては、第２のデプレッション型ＮＭＯＳトランジスタのゲートが、１対のＭＯＳスイッチ３１を介して、第１のデプレッション型ＮＭＯＳトランジスタのソースおよび第１のエンハンスメント型ＮＭＯＳトランジスのドレインに接続される。
また、第２の差動プッシュプル回路１においては、第２のエンハンスメント型ＮＭＯＳトランジスタのゲートが、１対のＭＯＳスイッチ３１を介して、第２のデプレッション型ＮＭＯＳトランジスタのソースおよび第２のエンハンスメント型ＮＭＯＳトランジスのドレインに接続される。
【００２７】
なお、上記したように、１対のＭＯＳスイッチ２１は、第１の差動プッシュプル回路１において、第１のデプレッション型ＮＭＯＳトランジスタのソースおよび第１のエンハンスメント型ＮＭＯＳトランジスのドレインを、第１のデプレッション型ＮＭＯＳトランジスタのゲートおよび第２のエンハンスメント型ＮＭＯＳトランジスのゲートに帰還し、第２のデプレッション型ＮＭＯＳトランジスタのソースおよび第２のエンハンスメント型ＮＭＯＳトランジスのドレインを、第２のデプレッション型ＮＭＯＳトランジスタのゲートおよび第１のエンハンスメント型ＮＭＯＳトランジスのゲートに帰還する。
同様に、１対のＭＯＳスイッチ４１は、第１の差動プッシュプル回路２において、第１のデプレッション型ＮＭＯＳトランジスタのソースおよび第１のエンハンスメント型ＮＭＯＳトランジスのドレインを、第１のデプレッション型ＮＭＯＳトランジスタのゲートおよび第２のエンハンスメント型ＮＭＯＳトランジスタのゲートに帰還し、第２のデプレッション型ＮＭＯＳトランジスタのソースおよび第２のエンハンスメント型ＮＭＯＳトランジスのドレインを、第２のデプレッション型ＮＭＯＳトランジスタのゲートおよび第１のエンハンスメント型ＮＭＯＳトランジスのゲートに帰還する。
【００２８】
図３は、ＤＦＦ２およびＤＦＦ３の構成を示す図である。
図３に示すように、ＤＦＦ２およびＤＦＦ３は、第１の差動プッシュプル回路１と第１の差動プッシュプル回路２の後段にアクセラレータを具備する点で、ＤＦＦ１と相違する。
【００２９】
アクセラレータは、同極性のＭＯＳトランジスタからなり、第１の差動プッシュプル回路１の出力または第２の差動プッシュプル回路２の出力を入力され、出力が入力に帰還される。具体的には、アクセラレータは、第１のデプレッション型ＮＭＯＳトランジスタと、第１のエンハンスメント型ＮＭＯＳトランジスタと、第２のデプレッション型ＮＭＯＳトランジスタと、第２のエンハンスメント型ＮＭＯＳトランジスタと、を具備している。
【００３０】
第１の差動プッシュプル回路１に接続されるアクセラレータにおいて、第１のデプレッション型ＮＭＯＳトランジスタは、そのドレインがＶＤＤ側に接続され、そのゲートが第１の差動プッシュプル回路１における第２のデプレッション型ＮＭＯＳトランジスタのソースおよび第２のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続され、そのソースが第１のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続される。
第１の差動プッシュプル回路１に接続されるアクセラレータにおいて、第１のエンハンスメント型ＮＭＯＳトランジスタは、そのドレインが第１のデプレッション型ＮＭＯＳトランジスタのソースに接続され、そのゲートが第１の差動プッシュプル回路１における第１のデプレッション型ＮＭＯＳトランジスタのソースおよび第１のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続され、そのソースがグランド（ＧＮＤ）に接続される。
そして、第１の差動プッシュプル回路１に接続されるアクセラレータにおいては、第１のデプレッション型ＮＭＯＳ型トランジスタのソースと第１のエンハンスメント型ＮＭＯＳトランジスタのドレインとが、第１のデプレッション型ＮＭＯＳトランジスタのゲートと第２のエンハンスメント型ＮＭＯＳトランジスタのゲートとに接続されている。
【００３１】
また、第１の差動プッシュプル回路１に接続されるアクセラレータにおいて、第２のデプレッション型ＮＭＯＳトランジスタは、そのドレインがＶＤＤ側に接続され、そのゲートが第１の差動プッシュプル回路１における第１のデプレッション型ＮＭＯＳトランジスタのソースおよび第１のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続され、そのソースが第２のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続される。
第１の差動プッシュプル回路１に接続されるアクセラレータにおいて、第２のエンハンスメント型ＮＭＯＳトランジスタは、そのドレインが第２のデプレッション型ＮＭＯＳトランジスタのソースに接続され、そのゲートが第１の差動プッシュプル回路１における第２のデプレッション型ＮＭＯＳトランジスタのソースおよび第２のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続され、そのソースがグランド（ＧＮＤ）に接続される。
そして、第１の差動プッシュプル回路１に接続されるアクセラレータにおいては、第２のデプレッション型ＮＭＯＳ型トランジスタのソースと第２のエンハンスメント型ＮＭＯＳトランジスタのドレインとが、第２のデプレッション型ＮＭＯＳトランジスタのゲートと第１のエンハンスメント型ＮＭＯＳトランジスタのゲートとに接続されている。
【００３２】
図４は、ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）の構成を示す図である。
図４に示すように、ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）は、信号Ａと信号Ｂと信号Ａの反転信号である信号ＡＮと信号Ｂの反転信号である信号ＢＮとを入力され、信号Ｙと信号Ｙの反転信号である信号ＹＮとを出力する。
ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）は、第１〜第４のデプレッション型ＮＭＯＳトランジスタと、第１〜第４のエンハンスメント型ＮＭＯＳトランジスタと、を備えている。
【００３３】
ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）において、第１のデプレッション型ＮＭＯＳトランジスタは、そのドレインがＶＤＤ側に接続され、そのゲートが信号Ａ側に接続され、そのソースが第２のデプレッション型ＮＭＯＳトランジスタのドレインに接続される。
また、ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）において、第２のデプレッション型ＮＭＯＳトランジスタは、そのドレインが第１のデプレッション型ＮＭＯＳトランジスタのソースに接続され、そのゲートが信号Ｂ側に接続され、そのソースが第１のエンハンスメント型ＮＭＯＳトランジスタのドレインと第２のエンハンスメント型ＮＭＯＳトランジスタのドレインとに接続される。
【００３４】
また、ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）において、第１のエンハンスメント型ＮＭＯＳトランジスタは、そのドレインが第２のデプレッション型ＮＭＯＳトランジスタのソースに接続され、そのゲートが信号ＡＮ側に接続され、そのソースがグランド（ＧＮＤ）側に接続される。
また、ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）において、第２のエンハンスメント型ＮＭＯＳトランジスタは、そのドレインが第２のデプレッション型ＮＭＯＳトランジスタのソースに接続され、そのゲートが信号ＢＮ側に接続され、そのソースがグランド（ＧＮＤ）側に接続される。
【００３５】
また、ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）において、第３のデプレッション型ＮＭＯＳトランジスタは、そのドレインがＶＤＤ側に接続され、そのゲートが信号ＡＮ側に接続され、そのソースが、第３のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続される。
また、ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）において、第４のデプレッション型ＮＭＯＳトランジスタは、そのドレインがＶＤＤ側に接続され、そのゲートが信号ＢＮ側に接続され、そのソースが第３のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続される。
【００３６】
また、ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）において、第３のエンハンスメント型ＮＭＯＳトランジスタは、そのドレインが第３のデプレッション型ＮＭＯＳトランジスタのソースと第４のデプレッション型ＮＭＯＳトランジスタのソースに接続され、そのゲートが信号Ｂ側に接続され、そのソースが第４のエンハンスメント型ＮＭＯＳトランジスタのドレインに接続される。
また、ＮＯＲゲート１またはＮＯＲ回路１（ＮＯＲ１）およびＮＯＲゲート２またはＮＯＲ回路２（ＮＯＲ２）において、第４のエンハンスメント型ＮＭＯＳトランジスタは、そのドレインが第３のエンハンスメント型ＮＭＯＳトランジスタのソースに接続され、そのゲートが信号Ａ側に接続され、そのソースがグランド（ＧＮＤ）側に接続される。
【００３７】
以上説明したように、図２のＤＦＦ回路では、図３に示されるアクセラレータの部分が削除されているため、この部分で消費される電流を削減することが可能である。また、ＤＦＦ１の出力はＤＦＦ２を駆動できるものであればよいため、ＤＦＦ１の出力には大きな駆動力が不要である。したがって、実施例１のようにアクセラレータの部分を削除しても、十分に高速動作が可能である。一方、ＤＦＦ２およびＤＦＦ３の出力は、本回路の動作速度に大きく影響するフィードバックパスを駆動できるものでなければならない。そこで、実施例１は、ＤＦＦ２およびＤＦＦ３には、アクセラレータを削除しない形のＤＦＦ回路を用いている。
【００３８】
本実施例の回路のシミュレーション結果は、ＤＦＦ回路全てに図３のＤＦＦ回路を使用したとき回路のシミュレーション結果と比較し、本回路の消費電力が約１４％低減されるが最高動作速度の低下は約３％にとどまることを明らかにした。
【実施例２】
【００３９】
本発明の第２の実施例は、図１の２モジュラスプリスケーラ回路においてＤＦＦ１に図２の回路を、ＤＦＦ２及びＤＦＦ３に図５の回路を用いている。図５の回路は、図３の回路に比べてアクセラレータを１段削除してあるため、この部分で消費される電流が少なくなり、低消費電力化を図ることが可能である。
【００４０】
本実施例の回路はシミュレーションによると従来技術の回路に比べ、消費電力は約２８％と大幅に低減される。この時に、最高動作速度は約１１％の低減にとどまった。
【実施例３】
【００４１】
本発明の第３の実施例Ａ（図６）は実施例１および実施例２の回路の各ＤＦＦ回路とＮＯＲ回路のＶＤＤ端子にスイッチ（ＰＭＯＳＦＥＴ）を挿入し強制的に電源供給をオフできるようにしたものである。また、本発明の第３の実施例Ｂ（図７）は実施例１および実施例２の回路の各ＤＦＦ回路とＮＯＲ回路のグランドにスイッチ（ＮＭＯＳＦＥＴ）を挿入し強制的に電源供給をオフできるようにしたものである。  
【００４２】
図２、図３、図４の回路は一般のＣＭＯＳ論理ゲート回路とは異なり、信号が入力されていない時でも電流が流れてしまう。そこで、スイッチを挿入することにより、本プリスケーラ回路を動作させる必要の無い時にはこのスイッチをオフすることで消費電力を低下させることが可能となる。
【００４３】
なお、第１の実施例〜第３の実施例においては、デプレッション型ＮＭＯＳトランジスタとエンハンスメント型ＮＭＯＳトランジスタを用いたが、本発明においては、デプレッション型ＰＭＯＳトランジスタとエンハンスメント型ＰＭＯＳトランジスタを用いることもできる。ただし、デプレッション型ＮＭＯＳトランジスタとエンハンスメント型ＮＭＯＳトランジスタの方が、デプレッション型ＰＭＯＳトランジスタとエンハンスメント型ＰＭＯＳトランジスタよりも速度性能がよいため、良好な結果を得ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施例に係る２モジュラスプリスケーラ回路が備える÷４／÷５分周器を示す図である。
【図２】本発明の実施例１に係るＤＦＦのうち図１のＤＦＦ１に使用する回路の構成例である。
【図３】本発明の実施例１に係るＤＦＦのうち図１のＤＦＦ２とＤＦＦ３に使用する回路の構成例であり，従来のＤＦＦの回路例である。
【図４】本発明の実施例１に係る差動入出力ＮＯＲ回路の構成例である。
【図５】本発明の実施例２に係るＤＦＦの回路構成例である。
【図６】本発明の第３の実施例Ａを示す図である。
【図７】本発明の第３の実施例Ｂを示す図である。
【図８】従来の÷４／÷５分周器の構成例である。
【図９】÷４／÷５分周器のタイミングチャートである。
【図１０】÷３２／÷３３分周器の構成例である。
【符号の説明】
【００４５】
ＩＮ    ÷４／÷５分周器の入力信号
ＩＮＮ  ＩＮの反転信号
Ｄ    ＤＦＦの入力信号
ＤＮ    Ｄの反転信号
Ｑ    ＤＦＦの出力信号
ＱＮ    Ｑの反転信号
Ｃ    クロック信号
ＣＮ    Ｃの反転信号
ＯＵＴ    ÷４／÷５分周器の出力信号（÷４／÷５分周器においては、入力信号ＩＮが分周され、出力信号ＯＵＴとして出力される）
ＯＵＴＮ    ＯＵＴの反転信号
Ｍ    分周比の切替信号
ＭＮ    Ｍの反転信号
Ａ    ＮＯＲ回路の入力信号
ＡＮ    Ａの反転信号
Ｂ    ＮＯＲ回路の入力信号
ＢＮ    Ｂの反転信号
Ｙ    ＮＯＲ回路の出力信号
ＹＮ    Ｙの反転信号  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005057463.tif 000010
【図９】
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【図１０】
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