(57)【要約】【課題】伝送回路を介して受信する入力信号の振幅が変化しても安定且つ確実に動作可能なバイポーラ／ユニポーラ変換回路を提供する。【解決手段】入力信号をそれぞれのバイアス信号Ｖ（＋）およびＶ（−）と比較する１対のＲＺ変換回路１１、１２、これら両ＲＺ変換回路１１、１２の出力信号の論理和を演算する論理和回路１３、その出力側のＮＲＺ変換回路１６、論理和解路１３の入力断を検出する入力断検出回路１９、ＲＺ変換回路１１、１２の出力のパルス幅を検出する１対のパルス幅検出回路１７Ａ、１７Ｂおよびこれらパルス幅検出回路１７および入力断検出回路１９の出力を受けてＲＺ変換回路１１、１２のバイアス信号を設定するバイアス設定回路１８により構成される。【選択図】図１
2005150889.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をそれぞれの正極および負極のバイアス信号と比較する１対のＲＺ変換回路と、該１対のＲＺ変換回路の出力信号の論理和を演算する論理和回路と、該論理和回路の出力信号に基づいて出力信号を得るＮＲＺ変換回路とを含むバイポーラ／ユニポーラ変換回路において、
前記バイアス信号を段階的に順次変化させるバイアス変化手段と、前記ＲＺ変換回路から所定信号が出力されるバイアス信号の最大値および最小値を求めて記憶する記憶手段と、該記憶手段に記憶された前記最大値および最小値間の適当な値を前記バイアス信号として設定するバイアス信号設定手段とを備えることを特徴とするバイポーラ／ユニポーラ変換回路。
【請求項２】
前記バイアス信号として、前記最大値および最小値の平均値を設定使用することを特徴とする請求項１に記載のバイポーラ／ユニポーラ変換回路。
【請求項３】
前記バイアス信号は、前記入力信号がない初期状態では、最小値に設定されることを特徴とする請求項１又は２に記載のバイポーラ／ユニポーラ変換回路。
【請求項４】
前記バイアス信号設定手段は、前記入力信号がない状態から、入力信号が入力されると、予め設定された時間経過後に前記バイアス信号を予め設定された最大値とし、その後順次減少することを特徴とする請求項１、２又は３に記載のバイポーラ／ユニポーラ変換回路。
【請求項５】
入力信号をそれぞれの正極および負極のバイアス信号と比較する１対のＲＺ変換回路と、これら１対のＲＺ変換回路の出力信号の論理和を演算する論理和回路と、この論理和回路の出力信号に基づいて出力信号を得るＮＲＺ変換回路とを含むバイポーラ／ユニポーラ変換回路において、
それぞれ前記ＲＺ変換回路の出力信号のパルス幅を検出する１対のパルス幅検出回路と、
前記論理和回路の出力信号が入力され、入力断を検出する入力断検出回路と、
該入力断検出回路および前記パルス幅検出回路の出力信号が入力され、前記１対のＲＺ変換回路のバイアス信号を設定するバイアス設定回路とを備えることを特徴とするバイポーラ／ユニポーラ変換回路。
【請求項６】
前記入力断検出回路は、前記論理和回路の出力信号の有無を判断する保護期間が予め設定されることを特徴とする請求項５に記載のバイポーラ／ユニポーラ変換回路。
【請求項７】
前記バイアス設定回路は、前記入力断検出回路の前記保護期間が経過後に、前記ＲＺ変換回路への前記バイアス信号を順次変化させることを特徴とする請求項５又は６に記載のバイポーラ／ユニポーラ変換回路。
【請求項８】
前記バイアス設定回路は、最大値および最小値を少なくとも１回求めて記憶するメモリを備えることを特徴とする請求項５、６又は７に記載のバイポーラ／ユニポーラ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号変換回路に関し、特にデジタル信号伝送に使用されるデジタル信号を、バイポーラ／ユニポーラ変換するバイポーラ／ユニポーラ変換回路（以下、Ｂ／Ｕ変換回路と省略する場合もある）に関する。
【背景技術】
【０００２】
斯かるＢ／Ｕ変換回路、即ちデジタル信号をバイポーラ（単極性）およびユニポーラ（双極性）間で変換する回路に関連する従来技術は、種々の文献に開示されている。例えば、ユニポーラ変換するためのバイアス値を、ＲＺ（Return to Zero）変換出力に応じて変化させることにより、パルス幅やケーブル容量が変化した場合でも正しくＢ／Ｕ変換可能なＢ／Ｕ変換回路が開示されている（例えば、特許文献１参照。）。また、入力信号の振幅が基準値異常に大きく且つデュティー比が標準の５０%以上に劣化した場合でも、後続の回路の動作が安定する単極性・双極性符号変換回路が開示されている（例えば、特許文献２参照。）。
【０００３】
図５は、従来のＢ／Ｕ変換回路の構成を示すブロック図である。このＢ／Ｕ変換回路５０は、１対のＲＺ変換回路５１、５２、論理和回路５３、位相比較回路５４、周波数発振回路（又はクロック発生回路）５５およびＮＲZ(Non-Return to Zero)変換回路５６により構成される。
【０００４】
ＲＺ変換回路５１および５２には、デジタル入力信号が入力されると共に、それぞれ固定バイアス値＋Ｖおよび−Ｖが入力される。論理和回路５３には、ＲＺ変換回路５１および５２の出力信号が入力される。論理和回路５３の出力は、位相比較回路５４およびＮＲＺ変換回路５６に入力される。周波数発振回路５５には、位相比較回路５４の出力が入力され、その出力は、それぞれ位相比較回路５４およびＮＲＺ変換回路５６に入力される。
【０００５】
次に、Ｂ／Ｕ変換回路５０の各構成要素５１〜５６の主要機能について説明する。ＲＺ変換回路５１は、入力されるバイポーラ信号の正極パルスを、固定のバイアス値＋Ｖに応じてＲＺ変換して論理和回路５３に対して出力する。同様に、ＲＺ変換回路５２は、入力されるバイポーラ信号の負極パルスを、固定のバイアス値−Ｖに応じてＲＺ信号に変換して論理和回路５３に対して出力する。論理和回路５３は、これら両ＲＺ変換回路５１および５２の出力の論理和（ＯＲ）をとり、両極ＲＺ信号を生成する。
【０００６】
位相比較回路５４および周波数発振回路５５は、周知のＰＬＬ(Phase Locked Loop)回路を構成し、論理和回路５３の出力に同期したクロック信号を生成する。ＮＲＺ変換回路５６は、論理和回路５３の出力信号と周波数発振回路５５の出力クロック信号を入力し、ＮＲＺ信号を出力する。
【０００７】
次に、図６は、図５に示す一般的なＢ／Ｕ変換回路における入力信号レベル変動に対する改良を行うために、上述した特許文献１に開示される従来のＢ／Ｕ変換回路の構成を示すブロック図である。このＢ／Ｕ変換回路６０は、ＲＺ変換回路６１、６２、論理和回路６３、位相比較回路６４、周波数発振回路６５、ＮＲＺ変換回路６６、１対の検出回路６７Ａ―６７Ｂおよびこれらに対応する１対のバイアス設定回路６８Ａ―６８Ｂにより構成される。図５および図６を対比すると明らかな如く、図６のＢ／Ｕ変換回路６０は、図５のＢ／Ｕ変換回路５０に対して、検出回路６７Ａ−６７Ｂおよびバイアス設定回路６８Ａ−６８Ｂを追加している点で相違する。
【０００８】
検出回路６７Ａは、ＲＺ変換回路６１の出力信号と周波数発振回路６５の出力クロック信号を入力し、ＲＺ変換回路６１の出力信号のパルス幅が２クロック以上か否かを検出する。同様に、検出回路６７Ｂは、ＲＺ変換回路６２の出力信号と周波数発振回路６５の出力クロック信号を入力し、ＲＺ変換回路６２の出力信号のパルス幅が２クロック以上か否かを検出する。
【０００９】
バイアス設定回路６８Ａは、検出回路６７Ａの検出の結果、パルス幅が２クロック以上であった場合に、ＲＺ変換回路６１に対して出力するバイアスの絶対値を増加させる。他方、上述したパルス幅が１クロックとなった場合には、現在のバイアス値を保持する。同様に、バイアス設定回路６８Ｂは、検出回路６７Ｂでの検出の結果、パルス幅が２クロック以上であった場合に、ＲＺ変換回路６２に対して出力するバイアスの絶対値を増加させる。他方、パルス幅が１クロックとなった場合には、現在のバイアス値を保持する。即ち、バイポーラ信号が入力された場合に、それぞれＲＺ変換回路６１、６２に入力されるバイアスの絶対値を徐々に増加し、バイアスが最適値となった時点でバイアスの増加を止めることにより、バイポーラ信号のレベル変動に対する改良を行っている。
【特許文献１】特開平８−１３９７６２号公報（第３頁、第１図）
【特許文献２】特開平９−２９４０７６号公報（第２−３頁、第１図、第２図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した従来のＢ／Ｕ変換回路では、ＲＺ変換する際のバイアス値が固定であるため、入力信号の振幅に対して最適（即ち、マージンが最大）ではなく、更に入力バイポーラ信号のレベルが異なる信号で同一回路を共有し、装置の多機能化や小型化を行う場合に、全ての信号に適合するバイアス値に設定することが困難であるという課題を有する。
【００１１】
また、上述した従来技術に開示されるＢ／Ｕ変換回路では、ＲＺ変換回路のバイアス値を低いレベルから増加させ、ＲＺ変換回路６１、ＲＺ変換回路６２の出力信号のパルス幅が１クロック幅となった場合に、現在のバイアス値を保持する構成となっているために、バイアス値確定後に入力信号のパルス幅が微増しただけでＲＺ変換回路６１、６２の出力信号のパルス幅となってしまい、信号を読み誤る場合が考えられる。即ち、バイアス値確定後の入力信号のレベル変動に対してマージンが少ないという課題を有する。
【００１２】
本発明は、従来技術の上述した課題に鑑みなされたものであり、上述した課題を克服又は軽減するＢ／Ｕ変換回路を提供することを主な目的とする。
【課題を解決するための手段】
【００１３】
前述の課題を解決するため、本発明によるバイポーラ／ユニポーラ変換回路は、次のような特徴的な構成を採用している。
【００１４】
（１）入力信号をそれぞれの正極および負極のバイアス信号と比較する１対のＲＺ変換回路と、該１対のＲＺ変換回路の出力信号の論理和を演算する論理和回路と、該論理和回路の出力信号に基づいて出力信号を得るＮＲＺ変換回路とを含むバイポーラ／ユニポーラ変換回路において、
前記バイアス信号を段階的に順次変化させるバイアス変化手段と、前記ＲＺ変換回路から所定信号が出力されるバイアス信号の最大値および最小値を求めて記憶する記憶手段と、該記憶手段に記憶された前記最大値および最小値間の適当な値を前記バイアス信号として設定するバイアス信号設定手段とを備えるバイポーラ／ユニポーラ変換回路。
【００１５】
（２）前記バイアス信号として、前記最大値および最小値の平均値を設定使用する上記（１）に記載のバイポーラ／ユニポーラ変換回路。
【００１６】
（３）前記バイアス信号は、前記入力信号がない初期状態では、最小値に設定される上記（１）又は（２）に記載のバイポーラ／ユニポーラ変換回路。
【００１７】
（４）前記バイアス信号設定手段は、前記入力信号がない状態から、入力信号が入力されると、予め設定された時間経過後に前記バイアス信号を予め設定された最大値とし、その後順次減少する上記（１）、（２）又は（３）に記載のバイポーラ／ユニポーラ変換回路。
【００１８】
（５）入力信号をそれぞれの正極および負極のバイアス信号と比較する１対のＲＺ変換回路と、これら１対のＲＺ変換回路の出力信号の論理和を演算する論理和回路と、この論理和回路の出力信号に基づいて出力信号を得るＮＲＺ変換回路とを含むバイポーラ／ユニポーラ変換回路において、
それぞれ前記ＲＺ変換回路の出力信号のパルス幅を検出する１対のパルス幅検出回路と、
前記論理和回路の出力信号が入力され、入力断を検出する入力断検出回路と、
該入力断検出回路および前記パルス幅検出回路の出力信号が入力され、前記１対のＲＺ変換回路のバイアス信号を設定するバイアス設定回路とを備えるバイポーラ／ユニポーラ変換回路。
【００１９】
（６）前記入力断検出回路は、前記論理和回路の出力信号の有無を判断する保護期間が予め設定される上記（５）に記載のバイポーラ／ユニポーラ変換回路。
【００２０】
（７）前記バイアス設定回路は、前記入力断検出回路の前記保護期間が経過後に、前記ＲＺ変換回路への前記バイアス信号を順次変化させる上記（５）又は（６）に記載のバイポーラ／ユニポーラ変換回路。
【００２１】
（８）前記バイアス設定回路は、最大値および最小値を少なくとも１回求めて記憶するメモリを備える上記（５）、（６）又は（７）に記載のバイポーラ／ユニポーラ変換回路。
【発明の効果】
【００２２】
本発明のＢ／Ｕ変換回路によると、入力信号の振幅に応じてＲＺ変換回路に入力されるバイアス信号が最適値に設定されるために、入力信号を読み誤ることがなく、信頼性の高いＢ／Ｕ変換回路が実現可能である。
【実施例１】
【００２３】
以下、本発明によるＢ／Ｕ変換回路の好適実施例の構成および動作を、添付図面を参照して詳細に説明する。
【００２４】
先ず、図１は、本発明によるＢ／Ｕ変換回路の好適実施例の構成を示すブロック図である。このＢ／Ｕ変換回路１０は、ＲＺ変換回路１１、１２、論理和回路１３、位相比較回路１４、周波数発振回路１５、ＮＲＺ変換回路１６、１対のパルス幅検出回路１７Ａ−１７Ｂ、バイアス設定回路１８および入力断検出回路１９により構成される。
【００２５】
ＲＺ変換回路１１、１２には、入力信号ｉが共通入力されると共に、それぞれバイアス設定回路１８からバイアス信号Ｖ（＋）およびＶ（−）が入力される。ＲＺ変換回路１１、１２の出力信号ａおよびｂは、論理和回路１３に入力される。論理和回路１３の出力信号ｃは、位相比較回路１４、ＮＲＺ変換回路１６、バイアス設定回路１８および入力断検出回路１９に入力される。位相比較回路１４の出力信号は、周波数発振回路１５に入力され、周波数発振回路１５から出力されるクロック信号（ＣＬＫ）は、位相比較回路１４、ＮＲＺ変換回路１６、パルス幅検出回路１７Ａ−１７Ｂ、バイアス設定回路１８および入力断検出回路１９に入力される。また、ＮＲＺ変換回路１６から、Ｂ／Ｕ変換回路１０の出力信号である変換されたユニポーラ信号ｄが出力される。
【００２６】
パルス幅検出回路１７Ａ−１７Ｂには、それぞれ上述したＲＺ変換回路１１、１２の出力信号ａおよびｂと共に上述した周波数発振回路１５からのクロック（ＣＬＫ）信号が入力される。パルス幅検出回路１７Ａ−１７Ｂの検出出力ｅおよびｆは、バイアス設定回路１８に入力される。また、入力断検出回路１９には、上述した論理和回路１３の出力信号ｃおよびクロック信号が入力され、その出力信号ｇは、論理和回路１３の出力信号ｃおよびクロック信号と共にバイアス設定回路１８に入力される。そして、このバイアス設定回路１８から、上述の如くそれぞれＲＺ変換回路１１、１２に対してバイアス信号Ｖ（＋）およびＶ（−）が入力される。ここで、ＲＺ変換回路１１は、このＢ／Ｕ変換回路１０に入力されるバイポーラ入力信号ｉとバイアス設定回路１８から入力されるバイアス信号Ｖ（＋）とを比較する。バイポーラ入力信号ｉの正極側のパルスの振幅がバイアス信号Ｖ（＋）より大きい場合には「１」を出力する。他方、バイポーラ入力信号ｉの正極側の振幅がバイアス信号Ｖ（＋）より小さい場合には「０」を出力する。このＲＺ変換回路１１の出力信号が、上述した信号ａである。
【００２７】
同様に、ＲＺ変換回路１２は、このＢ／Ｕ変換回路１０に入力されるバイポーラ入力信号ｉとバイアス設定回路１８より入力されるバイアス信号Ｖ（−）とを比較する。入力信号ｉの負極側のパルスの振幅が、バイアス信号Ｖ（−）より大きい場合には「１」を出力し、小さい場合には「０」を出力する。この出力信号が、上述した信号ｂとなる。
【００２８】
論理和回路１３は、ＲＺ変換回路１１、１２からの出力信号ａおよびｂの論理和（ＯＲ）を演算し、出力信号ｃを得る。位相比較回路１４および周波数発振回路１５は、周知のＰＬＬ回路を構成し、論理和回路１３の出力信号ｃに位相同期したクロック（ＣＬＫ）信号を周波数発振回路１５から生成して出力する。このクロック信号の周波数は、バイポーラ入力信号ｉの伝送速度に等しい。ＮＲＺ変換回路１６は、論理和回路１３の出力信号ｃを、周波数発振回路１５が生成して出力するクロック信号を使用してＮＲＺ信号に変換する。
【００２９】
パルス幅検出回路１７Ａは、ＲＺ変換回路１１の出力ａの「１」パルスの幅を周波数発振回路１５が生成するクロック信号を使用して監視し、この「１」パルス幅が予め設定される幅より大きい場合には「１」を、小さい場合には「０」を、信号ｅとしてバイアス設定回路１８に対して出力する。同様に、パルス幅検出回路１７Ｂは、ＲＺ変換回路１２の出力ｂの「１」パルスの幅を、周波数発振回路１５が出力するクロック信号ＣＬＫを使用して監視する。この「１」パルス幅が予め設定される幅より大きい場合には「１」を、小さい場合には「０」を、上述した信号ｆとしてバイアス設定回路１８に対して出力する。
【００３０】
入力断検出回路１９は、論理和回路１３の出力ｃを、周波数発振回路１５が出力するクロック信号ＣＬＫを使用して監視し、論理和回路１３の出力から、予め設定される保護時間以上「１」パルスが出力されない場合には「１」を、設定された保護時間内に「１」パルスが１回以上出力された場合には「０」を、上述した出力信号ｇとして出力する。
【００３１】
バイアス設定回路１８は、入力断検出回路１９の出力信号ｇが「１」から「０」に変化した場合、即ち「入力信号断」状態から「入力信号あり」状態に変化した場合に、予め設定される最大値を出力し、パルス幅検出回路１７Ａおよび１７Ｂの出力ｅ、ｆと入力断検出回路１９のパルス断検出回路１９のパルス断信号を確認する。ここで、ＲＺ検出回路１１に対して出力されるバイアス信号Ｖ（＋）とＲＺ変換回路１２に対して出力されるバイアス信号Ｖ（−）は、振幅の絶対値が等しく極性が異なる信号である。バイアス設定回路１８は、予め設定される検出時間後に、バイアス信号を予め設定された変分だけ振幅を小さくし、パルス幅検出回路１７Ａとパルス幅検出回路１７Ｂの出力と論理和回路１３の出力ｃを確認する。
【００３２】
バイアス設定回路１８は、上述の動作を、バイアス信号Ｖ（＋）、Ｖ（−）が予め設定されている最小値になるまで繰り返す。バイアス設定回路１８は、検出時間内に最初に論理和回路１３の出力が１回以上「１」、即ち「入力信号あり」状態になったときのバイアス信号の値を「最大値」としてメモリ（図示せず）に記憶する。この値は、入力信号の最大振幅を示している。更に、バイアス設定回路１８は、最初にパルス幅検出回路１７Ａの出力ｅ又はパルス幅検出回路１８Ｂの出力が「１」、即ち「パルス幅が設定値より大きい」状態となった場合には、バイアス信号の値を「最小値」として上述したメモリに記憶する。この値は、入力信号を正しく復元できない最大振幅を示している。即ち、ここで記憶したバイアス信号の「最大値」と「最小値」の間が、入力信号ｉを正しく復元できるバイアス値である。
【００３３】
この後に、バイアス設定回路１８は、先に記憶したバイアス信号の「最大値」と「最小値」の平均値をバイアス信号Ｖ（＋）およびＶ（−）として、それぞれのＲＺ変換回路１１、１２に出力する。入力断検出回路１９の入力断信号ｇが「１」、即ち「入力信号なし」状態となった場合には、バイアス信号に予め設定されている最小値を出力する。
【００３４】
次に、図１に示す本発明によるＢ／Ｕ変換回路１０を構成するＲＺ変換回路１１、１２、論理和回路１３、位相比較回路１４、周波数発振回路１５、ＮＲＺ変換回路１６およびパルス幅検出回路１７Ａ−１７Ｂの動作を、図２および図３のタイミングチャートを参照して説明する。図２は、バイアス設定回路１８から出力されるバイアス信号Ｖ（＋）およびＶ（−）のレベルが適正であり、正常動作している場合のタイミングチャートである。他方、図３は、バイアス設定回路１８から出力されるバイアス信号Ｖ（＋）およびＶ（−）のレベルが入力信号ｉに対して低く、誤動作している場合のタイミングチャートである。
【００３５】
図２および図３のタイミングチャートにおいて、（Ａ）は送信される信号を「１」および「０」で表したデータ、（Ｂ）は信号Ｓを周知の符号化規則Ｂ８ＺＳに従って変換した波形、（Ｃ）はケーブル容量等の影響を受けて劣化して受信端で受信される入力信号ｉの波形、（ａ）〜（ｆ）は、図１中に示す構成要素１１〜１７の出力を示す。
【００３６】
図２に示す具体例において、信号Ｓは、図２（Ａ）に示す如く「０１０００１１１００１０」である。ＲＺ変換回路１１は、図２（Ｃ）に示す入力信号ｉとバイアス設定回路１８から出力される正極のバイアス信号Ｖ（＋）を比較して、入力信号ｉの正極側パルスの振幅が正極のバイアス信号Ｖ（＋）より大きい場合には「１」を出力し、小さい場合には「０」を出力する（図２（ａ）参照）。同様に、ＲＺ変換回路１２は、入力信号ｉとバイアス設定回路１８から出力される負極のバイアス信号Ｖ（−）を比較し、入力信号ｉの負極側パルスの振幅がバイアス信号Ｖ（−）より大きい場合には「１」を出力し、小さい場合には「０」を出力する（図２（ｂ）参照）。論理和回路１３は、これら両信号（ａ）および（ｂ）の論理和を演算する（図２（ｃ）参照）。
【００３７】
位相比較回路１４および周波数発振回路１５は、上述の如くＰＬＬ回路を構成し、論理和回路１３の出力信号ｃに同期し、入力信号ｉの伝送速度と一致するクロック信号を、周波数発振回路１５から生成する（図２（ＣＬＫ）参照）。ＮＲＺ変換回路１６は、論理和回路１３の出力信号ｃを周波数発振回路１５から出力されるクロック信号の立ち上がりでリタイミングしてＮＲＺ信号を出力する（図２（ｄ）参照）。この出力信号ｄは、「０１０００１１１００１０」であり、図２（Ａ）に示す入力された信号Ｓのデータを正しく復元（又は再現）していることが確認できる。
【００３８】
パルス幅検出回路１７Ａは、ＲＺ変換回路１１の出力信号ａを周波数発振回路１５から出力されるクロック信号ＣＬＫを使用して監視し、ＲＺ変換回路１１の出力信号ａの「１」が２クロック幅以上の場合に「１」を、それ以外の場合に「０」を出力する。この特定例の場合には、バイアス信号Ｖ（＋）が適正であるので、ＲＺ変換回路１１の出力信号ａの「１」のクロック幅は、常に２ロック幅に満たない。従って、パルス幅検出回路１７Ａの出力信号は常に「０」である（図２（ｅ）参照）。同様に、クロック幅検出回路１７Ｂは、ＲＺ変換回路１２の出力信号ｂをクロック信号ＣＬＫを使用して監視し、ＲＺ変換回路１２の出力信号ｂの「１」が２クロック幅以上の場合に「１」を、それ以外の場合に「０」を出力する（図２（ｆ）参照）。この特定例では、ＲＺ変換回路１２の出力信号ｂの「１」の幅は、２クロック幅に満たない。従って、パルス幅検出回路１７Ｂの出力信号は、常に「０」である（図２（ｆ）参照）。
【００３９】
一方、図３に示す如く、バイアス設定回路１８から出力されるバイアス信号Ｖ（＋）およびＶ（−）が適正でない（適正値よりも低い）場合には、図３（ａ）および図３（ｂ）に示す如く、ＲＺ変換回路１１およびＲＺ変換回路１２の出力信号ａおよびｂの出力信号の「１」のパルス幅が１クロック幅を超える（即ち、２クロック幅以上である）。そこで、これらの出力信号ａおよびｂを、クロック信号ＣＬＫを使用して監視しているパルス幅検出回路１７Ａおよび１７Ｂからの出力信号ｅおよびｆには、図２の場合と異なり、「１」が出力されることとなる。
【００４０】
次に、図４のタイミングチャートを参照して、図１に示す本発明によるＢ／Ｕ変換回路１０のバイアス設定回路１８を含めた全体動作を説明する。図４において、（Ａ）は入力信号ｉの振幅とバイアス設定回路１８から出力される変化するバイアス信号Ｖ（＋）およびＶ（−）の関係を示す。入力信号又はパルスが有する部分を斜線で示している。
【００４１】
先ず、初期状態、即ち時刻ｔ１以前（図４中の時刻ｔ１より左側）では、入力信号ｉが入力されていないものと仮定する。このとき、入力信号ｉの正極側の信号振幅は、バイアス設定回路１８が出力する正極のバイアス信号Ｖ（＋）より小さく且つ負極側の信号振幅は、バイアス設定回路１８が出力する負極のバイアス信号Ｖ（−）より小さい。従って、ＲＺ変換回路１１および１２の出力信号は共に「０」である（図４（ａ）および（ｂ）参照）。そして、これら両出力信号ａおよびｂの論理和（ＯＲ）を演算する論理和回路１３の出力信号も「０」である（図４（ｃ）参照）。また、ＲＺ変換回路１１、１２から「１」が出力されていないので、「１」のパルス幅を、クロック信号ＣＬＫを使用して監視するパルス幅検出回路１７Ａおよび１７Ｂの出力信号も「０」である（図４（ｅ）および（ｆ）参照）。更に、論理和回路１３の出力信号ｃが「０」であるため、入力断検出回路１９の出力信号は「１」である（図４（ｇ）参照）。そこで、バイアス設定回路１８から出力されるバイアス信号Ｖ（＋）およびＶ（−）は、最小値に設定されている（図４（Ａ）の実線参照）。
【００４２】
遅刻ｔ１に入力信号ｉが入力される。ＲＺ変換回路１１、１２および論理和回路１３の出力信号は、入力信号ｉに対応する出力信号を出力する（図４（ａ）、（ｂ９および（ｃ）参照）。また位相比較回路１４、周波数発振回路１５およびＮＲＺ変換回路１６も、それぞれ入力信号ｉに応じて動作開始する。入力断検出回路１９は、論理和回路１３の出力信号ｃを、クロック信号ＣＬＫを使用して監視し、入力信号ｉが開始されたことを検出する。そして、内部に有する保護時間計測用のタイマ（図示せず）を起動する。入力断検出回路１９は、信号入力開始から予め設定された保護時間を経過していないために、「１」を出力する（図４（ｇ）参照）。入力断検出回路１９の出力信号が「１」であるので、バイアス設定回路１８から出力される正極のバイアス信号Ｖ（＋）と負極のバイアス信号Ｖ（−）は、予め設定された最小値である（図４（Ａ）参照）。
【００４３】
上述した時刻ｔ１から入力断検出回路１９が内蔵する保護時間計測用タイマ（図示せず）により設定された保護時間だけ経過した時刻ｔ２において、入力断検出回路１９の出力信号ｇを「０」にする。そこで、バイアス設定回路１８は、正極のバイアス信号Ｖ（＋）を予め設定された正極側の最大値に設定して出力する。同様に、バイアス設定回路１８は、負極側のバイアス信号Ｖ（−）を予め設定される最大値に設定して出力する。
【００４４】
このとき、図４（Ａ）に示す如く、入力信号ｉの正極側パルスの振幅は、バイアス設定回路１８が出力する正極のバイアス信号Ｖ（＋）より小さい。同様に、入力信号ｉの負極側のパルスの振幅も、バイアス信号Ｖ（−）より小さい。従って、ＲＺ変換回路１１の出力信号ａおよびＲＺ変換回路１２の出力信号ｂは、共に「０」であり、その論理和を演算する論理和回路１３の出力信号ｃも「０」である。更に、ＲＺ変換回路１１の出力信号ａのパルス幅監視結果であるパルス幅検出回路１７Ａの出力信号ｅおよびＲＺ変換回路１２の出力信号ｂのパルス幅監視結果であるパルス幅検出回路１７Ｂの出力信号ｆも共に「０」である。
【００４５】
時刻ｔ２から一定時間経過後の時刻ｔ３までの間、バイアス設定回路１８は、論理和回路１３の出力信号ｃ、パルス幅検出回路１７Ａの出力信号ｅおよびパルス幅検出回路１７Ｂの出力信号ｆを監視する。図４（Ａ）に示す如く、入力信号ｉの正極側のパルス振幅は、バイアス設定回路１８が出力する正極のバイアス信号Ｖ（＋）より小さく、また負極側のパルス振幅も、負極側のバイアス信号Ｖ（−）より小さい。従って、ＲＺ変換回路１１の出力信号ａおよびＲＺ変換回路１２の出力信号ｂは「０」であり、それら両信号ａおよびｂの論理和演算結果である論理和回路１３の出力信号ｃも「０」である。また、ＲＺ変換回路１１の出力信号ａのパルス幅の監視結果であるパルス幅検出回路１７Ａの出力信号ｅおよびＲＺ変換回路１２の出力信号ｂのパルス幅監視結果であるパルス幅検出回路１７Ｂの出力信号ｆも「０」である。
【００４６】
時刻ｔ３において、バイアス設定回路１８は、出力するバイアス信号Ｖ（＋）およびＶ（−）の値を、予め設定される変分（デクリメント）だけ小さくする。以下、時刻ｔ４まで同様に、バイアス信号を順次減少させる動作を繰り返す。
【００４７】
時刻ｔ４〜ｔ５間で、バイアス設定回路１８は、論理和回路１３の出力信号ｃ、パルス幅検出回路１７Ａの出力信号ｅおよびパルス幅検出回路１７Ｂの出力信号ｆを監視する。入力信号ｉの正極側のパルス振幅は、バイアス設定回路１８が出力する正極のバイアス信号Ｖ（＋）より大きく、負極側のパルスに振幅もバイアス信号Ｖ（−）より大きいので、ＲＺ変換回路１１の出力信号ａおよびＲＺ変換回路１２の出力信号ｂは、入力信号に応じた信号が出力される。そして、論理和回路１３の出力信号ｃは、これら出力信号ａおよびｂの論理和演算結果が出力される。
【００４８】
バイアス設定回路１８は、時刻ｔ２後に最初に論理和回路１３の出力が「１」に変化したので、このときの正極バイアス信号Ｖ（＋）および負極バイアス信号Ｖ（−）を、それぞれ最大値Ｖｍａｘ（＋）およびＶｍａｘ（−）として、メモリ（図示せず）に記憶する。この時点では、入力信号ｉに対してＶ（＋）およびＶ（−）は、それぞれの極性の入力パルスの先端付近であるため、ＲＺ変換回路１１および１２の出力信号ａおよびｂは、周波数発振回路１５から出力されるクロック信号ＣＬＫの２クロック分に満たない。従って、ＲＺ変換回路１１の出力信号ａのパルス幅監視結果であるパルス幅検出回路１７Ａの出力信号ｅおよびＲＺ変換回路１２の出力信号ｂのパルス幅監視結果であるパルス幅検出回路１７Ｂの出力信号ｆは「０」である。この状態は、図２を参照して上述した状態である。
【００４９】
時刻ｔ５において、バイアス設定回路１８は、バイアス信号Ｖ（＋）およびＶ（−）をそれぞれ予め設定された変分だけデクリメントする。以下、時刻ｔ６まで同様にバイアス信号Ｖ（＋）およびＶ（−）のデクリメントを繰り返す。
【００５０】
時刻ｔ６〜ｔ７において、バイアス設定回路１８は、論理和回路１３の出力信号ｃ、パルス幅検出回路１７Ａの出力信号ｅおよびパルス幅検出回路１７Ｂの出力信号ｆを監視する。入力信号ｉの振幅は、バイアス設定回路１８が出力するバイアス信号Ｖ（＋）およびＶ（−）より大きいので、ＲＺ変換回路１１の出力信号ａおよびＲＺ変換回路１２の出力信号ｂは、入力信号に応じた信号が出力される。論理和回路１３の出力信号ｃは、出力信号ａおよびｂの論理和演算結果が出力される。この時点では、入力信号ｉに対して、バイアス信号Ｖ（＋）およびＶ（−）は、それぞれ正極側および負極側パルスの根元付近にあるために、ＲＺ変換回路１１および１２の出力信号ａおよびｂは、クロック信号ＣＬＫの２クロック分以上となる。従って、これら出力信号ａおよびｂのパルス幅検出結果であるパルス幅検出回路１７Ａおよび１７Ｂの出力信号ｅおよびｆは、入力信号ｉに応じて「１」となる。この状態は、図３を参照して上述した状態である。
【００５１】
バイアス設定回路１８は、時刻ｔ２移行、最初にパルス幅検出回路１７Ａの出力信号ｅ又はパルス幅検出回路ｆに「１」パルスが出力されたことになる。そこで、このときの正極バイアス信号Ｖ（＋）および負極バイアス信号Ｖ（−）の値を、それぞれ内蔵するメモリ（図示せず）にＶｍｉｎ（＋）およびＶｍｉｎ（−）として記憶する。
【００５２】
時刻ｔ７において、バイアス設定回路１８は、バイアス信号Ｖ（＋）およびＶ（−）を予め設定される変分だけ小さくする。予め設定された最小値になる時刻ｔ８まで、同様にバイアス信号を順次デクレメントする。そして、時刻ｔ８において、バイアス設定回路１８のメモリに記憶された、ＲＺ変換回路１１および１２がパルスを出力する正極および負極のバイアス信号間の最適値、例えば最大値および最小値の平均値、即ちＶａｖｅ（＋）およびＶａｖｅ（−）を次式により求めて設定する出力する。
Ｖａｖｅ（＋）＝（Ｖｍｉｎ（−）＋Ｖｍａｘ（＋））／２
Ｖａｖｅ（−）＝（Ｖｍｉｎ（−）＋Ｖｍａｘ（−））／２
【００５３】
次に、時刻ｔ９において、入力信号ｉが断となっている。このとき、入力信号ｉの振幅は、バイアス設定回路１８が出力するバイアス信号Ｖ（＋）およびＶ（−）より小さい。従って、ＲＺ変換回路１１の出力信号ａおよびＲＺ変換回路１２の出力信号ｂは「０」である。更に、ＲＺ変換回路１１および１２の出力信号ａおよびｂのパルス幅の監視結果であるパルス幅検出回路１７の出力信号ｅおよびｆも「０」である。また、論理和回路１３の出力信号ｃも「０」となっているため、内蔵する保護時間計測用タイマを起動する時刻ｔ９では、予め設定されている保護時間が経過していないため、入力断検出回路１９の出力信号ｇは「０」である。バイアス設定回路１８より出力される正極のバイアス信号Ｖ（＋）および負極のバイアス信号Ｖ（−）は、時刻ｔ８で設定されたバイアス信号が出力される。
【００５４】
時刻ｔ９から、入力断検出回路１９に設定された保護時間だけ経過した時刻ｔ１０において、入力断検出回路１９は、内蔵する保護時間計測用タイマが予め設定した保護時間が経過したため、出力信号ｇに「１」を出力する。バイアス設定回路１８は、入力断検出回路１９の出力信号ｇが「１」に変化したため、正極のバイアス信号Ｖ（＋）に予め設定された最小値を出力し、負極のバイアス信号Ｖ（−）に予め設定された最小値を出力する。時刻ｔ１０以降には、入力信号ｉが開始された場合に、上述した時刻ｔ１〜ｔ１０と同様の動作を繰り返す。
【００５５】
以上、本発明によるＢ／Ｕ変換回路の好適実施例の構成および動作を詳述した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。例えば、バイアス設定回路のバイアス信号は、予め設定された低い値から高い値へ所定変分でインクリメントさせてバイアス信号の最小値および最大値を求めても本発明の目的は達成可能である。また、バイアス信号の設定値を決定するための最大値および最小値は、１回でなく複数回実行して、それらの平均値を求め、ノイズ等の変動要因の影響を排除することも可能である。最適バイアス信号は、必ずしも最大値および最小値の平均値である必要はない。更に、トランス等を使用して、極性が反転した信号を生成することにより、バイアス電圧を共用することも可能であり、これによりバイアス電圧を１系統の回路で形成して回路を簡素化することも可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明によるバイポーラ／ユニポーラ変換回路の好適実施例の構成を示すブロック図である。
【図２】適正バイアス信号設定時の図１に示す回路の主要部の動作を示すタイミングチャートである。
【図３】不適正バイアス信号設定時の図１に示す回路の主要部の動作を示すタイミングチャートである。
【図４】図１に示す回路の全体動作を説明するタイミングチャートである。
【図５】一般的なバイポーラ／ユニポーラ変換回路の構成を示すブロック図である。
【図６】従来のバイポーラ／ユニポーラ変換回路の構成を示すブロック図である。
【符号の説明】
【００５７】
１０  バイポーラ／ユニポーラ変換回路（Ｂ／Ｕ変換回路）
１１、１２  ＲＺ変換回路
１３  論理和回路
１４  位相比較回路
１５  周波数発振回路
１６  ＮＲＺ変換回路
１７Ａ、１７Ｂ  パルス幅検出回路
１８  バイアス設定回路
１９  入力断検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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