(57)【要約】    【課題】第１酸化膜（Ｏ：Oxide）−窒化膜（Ｎ：Nitride）−第２酸化膜（Ｏ：Oxide）からなる三層膜構造の誘電体膜における製造工程を簡略化し、かつ成膜した前記誘電体膜の品質向上を図る。    【解決手段】半導体基板上に、下側から第１の層をなす第１酸化膜、第２の層をなす窒化膜、第３の層をなす第２酸化膜を順に成膜した半導体装置の製造方法において、前記窒化膜を成膜するための窒化膜形成装置内に前記半導体基板を所定時間待機させ、前記窒化膜形成装置内のパージ後に残存している酸素により前記第１の酸化膜を成膜する。【選択図】      図１
2005150634.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、下側から第１の層をなす第１酸化膜、第２の層をなす窒化膜、第３の層をなす第２酸化膜を順に成膜した半導体装置の製造方法において、
前記窒化膜を成膜するための窒化膜形成装置内に前記半導体基板を所定時間待機させ、前記窒化膜形成装置内のパージ後に残存している酸素により前記第１の酸化膜を成膜することを特徴とする半導体装置の製造方法。
【請求項２】
前記窒化膜形成装置内に前記半導体基板を待機させる時間は、実験により得られた膜厚と成膜時間との関係に基づいて決定することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
チャネルが形成される半導体基板上に、下側から第１の層をなす第１酸化膜、第２の層をなす窒化膜、第３の層をなす第２酸化膜が順に成膜された誘電体膜を有する不揮発性半導体記憶装置の製造方法において、
電荷を蓄積する前記窒化膜を成膜するための窒化膜形成装置内に前記半導体基板を所定時間待機させ、前記窒化膜形成装置内のパージ後に残存している酸素により前記第１の酸化膜を成膜することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置並びに不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置として、所謂ＯＮＯ膜（酸化膜−窒化膜−酸化膜）と呼ばれる誘電膜を有するものがある。
【０００３】
また、同様な構造の誘電膜を有する半導体装置として、例えばフラッシュＥＥＰＲＯＭ（Flash Electrically Erasable and Programmable Read Only Memory）に代表されるように、電荷トラップを電荷蓄積手段として、電力遮断時においても情報保持が可能な不揮発性半導体記憶装置が知られている。
【０００４】
かかる不揮発性半導体記憶装置としては、シリコン窒化膜中に電荷をトラップさせてデータを記憶する所謂ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のデバイスがある。
【０００５】
このＭＯＮＯＳ型デバイスは、チャネルが形成される半導体基板上に複数の誘電体膜を積層させてゲート誘電体膜を形成し、さらにその上にゲート電極を設けた構造を有するものであり、前記ゲート誘電体膜は、下側から第１の層をなす第１酸化膜、第２の層をなす窒化膜、第３の層をなす第２酸化膜が順に成膜された三層膜構造を有し、第２の層をなす前記窒化膜が、閾値電圧シフトをもたらす電荷が蓄積される電荷蓄積膜として機能する。
【０００６】
また、前記第１酸化膜は、ゲート誘電体膜の最下層に位置するため、ボトム膜と称せられたり、あるいは、電荷の注入及び引抜きを行うときに電荷がトンネル伝導することからトンネル膜と称せられたりする。また、前記第２酸化膜はその機能から電位障壁膜、あるいはその位置からトップ膜と称せられる。
【０００７】
上述のゲート誘電体膜は、半導体基板上に第１シリコン酸化膜を熱成長させる工程と、前記第１シリコン酸化膜上にシリコン窒化膜を形成する工程と、高温酸化膜成膜法を使用して前記シリコン窒化膜上に第２シリコン酸化膜を成膜させる工程とを経て形成されるのが一般的である。
【０００８】
特に、前記第１シリコン酸化膜を成膜する場合、バッチ式熱酸化炉などを用い、乾燥分子状酸素存在下の高温（約９００℃〜１１００℃）において基板表面を熱酸化することにより行うことが好ましいとされており、また、シリコン窒化膜を成膜する場合は、ＣＶＤ装置が用いられている（例えば特許文献１を参照。）。
【特許文献１】特表２００３−５１３４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したＭＯＮＯＳ型の不揮発性半導体記憶装置は、その用途に応じ、各誘電体膜の最適化が行われてきた。
【００１０】
しかし、三層の誘電体膜を構成する第１酸化膜（Ｏ：Oxide）−窒化膜（Ｎ：Nitride）−第２酸化膜（Ｏ：Oxide）の材料及び各膜厚の最適化は、変化させるパラメータが少なく、しかも、電荷保持特性やエンディランス特性（書換えや消去回数による閾値電圧変動）などの信頼性確保、低電圧動作への配慮などからパラメータを変化させる範囲にも制約が多かった。
【００１１】
特に、第１酸化膜及び窒化膜を成膜する際、第１酸化膜の成膜工程と窒化膜の成膜工程との間の放置時間による自然酸化膜成長や、装置搬送時の自然酸化膜成長、さらには搬送雰囲気下での酸化などの懸念から、工程間の放置時間に制限をかけて対応するなど、極めて手間のかかる管理が必要であった。例えば、第１酸化膜を成膜する場合、一般的な熱酸化シーケンスの後、温度を上げてチャネル表面へのダメージ除去及びシリコン酸化膜質の考慮したＰＯＡ（Ｐｏｓｔ  Ｏｘｉｄａｔｉｏｎ  Ａｎｎｅａｌ）の導入を行っており、その結果、全体の形成時間は約２６０分程度となっている。
【００１２】
また、成膜装置（上記熱酸化炉など）外で形成される自然酸化膜は、製造ラインの不純物雰囲気がそのまま前記自然酸化膜に反映されるため、Ｎａ+に代表される可動イオンなどの不純物の多いシリコン酸化膜となり、品質的に好ましくないとされてきた。
【００１３】
このように、従来にあっては、第１酸化膜形成前のシリコンが剥き出し状態の基板上で成長する自然酸化膜の成長のばらつき、また、第１酸化膜形成時におけるシリコン酸化膜成長のばらつき、さらにはその後の窒化膜形成前における基板搬送時などに成長する自然酸化膜のばらつきなどが存在するので、第１酸化膜を成膜する場合、ばらつきを含む自然酸化膜の膜厚を考慮しながら成膜条件を決定しなければならず、品質向上や製造工程の簡略化の阻害要因となっていた。
【００１４】
本発明では、上記課題を解決することのできる半導体装置並びに不揮発性半導体記憶装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
請求項１記載の本発明では、半導体基板上に、下側から第１の層をなす第１酸化膜、第２の層をなす窒化膜、第３の層をなす第２酸化膜を順に成膜した半導体装置の製造方法において、前記窒化膜を成膜するための窒化膜形成装置内に前記半導体基板を所定時間待機させ、前記窒化膜形成装置内のパージ後に残存している酸素により前記第１の酸化膜を成膜することとした。
【００１６】
請求項２記載の本発明では、前記窒化膜形成装置内に前記半導体基板を待機させる時間は、実験により得られた膜厚と成膜時間との関係に基づいて決定することとした。
【００１７】
請求項３記載の本発明では、チャネルが形成される半導体基板上に、下側から第１の層をなす第１酸化膜、第２の層をなす窒化膜、第３の層をなす第２酸化膜が順に成膜された誘電体膜を有する不揮発性半導体記憶装置の製造方法において、電荷を蓄積する前記窒化膜を成膜するための窒化膜形成装置内に前記半導体基板を所定時間待機させ、前記窒化膜形成装置内のパージ後に残存している酸素により前記第１の酸化膜を成膜することとした。
【発明の効果】
【００１８】
（１）本発明では、第１酸化膜を成膜するに際し、ＣＶＤ装置などの窒化膜を成膜するための窒化膜形成装置を利用し、同窒化膜形成装置内に前記半導体基板を所定時間待機させている間に前記第１の酸化膜を先ず成膜するようにしたので、第１酸化膜と窒化膜とを工程を分けることなく連続して成膜することが可能となり、製造工程が簡略化されてコスト低減が図れる。また、前記窒化膜形成装置内のパージ後に残存する酸素を利用するので、可動イオンや不純物を含む好ましくない自然酸化膜が成長するおそれがなく、品質の向上が図れる。
【００１９】
（２）また、前記窒化膜形成装置内に前記半導体基板を待機させる時間を、実験により得られた膜厚と成膜時間との関係に基づいて決定することにより、所望する厚みの酸化膜を正確かつ容易に形成することが可能となる。
【００２０】
（３）さらに、本発明を不揮発性半導体記憶装置の誘電体膜に適用することで、メモリ特性の変動も防止することができる。
【発明を実施するための最良の形態】
【００２１】
本発明は、半導体基板上に、下側から第１の層をなす第１酸化膜、第２の層をなす窒化膜、第３の層をなす第２酸化膜を順に成膜した半導体装置の製造方法において、前記窒化膜を成膜するための窒化膜形成装置であるＣＶＤ装置内に前記半導体基板を所定時間待機させている間に、前記窒化膜形成装置内のパージ後に残存している酸素により前記第１の酸化膜を成膜することとしたものである。
【００２２】
すなわち、第１酸化膜（Ｏ：Oxide）−窒化膜（Ｎ：Nitride）−第２酸化膜（Ｏ：Oxide）からなる三層の誘電体膜の製造工程において、前記第１酸化膜と窒化膜とを同一装置内で、この窒化膜形成装置内のパージ後に残存している酸素により前記第１の酸化膜を成膜するようにしたもので、従来のように、第１酸化膜を成膜した後の窒化膜を成膜するまでの間に、ライン内などで基板が放置される状態が発生せず、可動イオンや不純物を含む自然酸化膜の堆積・成長が防止でき、品質の向上を図ることができる。
【００２３】
また、前記窒化膜形成装置内に前記半導体基板を待機させる時間は、実験により得られた膜厚と成膜時間との関係に基づいて決定することができる。
【００２４】
ところで、本発明は、チャネルが形成される半導体基板上に、下側から第１の層をなす第１酸化膜、第２の層をなす窒化膜、第３の層をなす第２酸化膜が順に成膜された誘電体膜を有する不揮発性半導体記憶装置の製造方法に好適に採用することができ、電荷を蓄積する前記窒化膜を成膜するためのＣＶＤ装置内に前記半導体基板を待機させている間に、前記第１酸化膜を成膜することができる。
【００２５】
すなわち、窒化膜形成用のＣＶＤ装置のボートに半導体基板であるウェーハを搬入するとともに、前記ボートをチャンバ内にロードして、ウェーハをチャンバ内で所定時間待機させている間に、パージ後にチャンバ内に存在する酸素によってシリコン酸化膜を形成するのである。
【００２６】
また、このシリコン酸化膜である第１酸化膜を所望する膜厚にする場合についても、上述したように、実験により得られた膜厚と成膜時間との関係に基づいて決定することができる。すなわち、成膜時間と膜厚とがリニアの関係にあることが実験的に分かっているので、チャンバ内での半導体基板の待機時間を所望する膜厚に見合った時間にとればよい。
【００２７】
そして、その後、このＣＶＤ装置を用いて通常の手順でシリコン窒化膜を形成し、次いで第２の酸化膜を形成する。このとき、前記ＣＶＤ装置が各種プロセスガスの使用に対応できるものであれば、同一のＣＶＤ装置を利用することにより、成膜したシリコン窒化膜を大気に曝すことがないので品質を維持するために有効である。
【００２８】
以下、図面を参照しながら、本発明の実施形態をより詳細に説明する。本実施の形態では、ＭＯＮＯＳ型不揮発性半導体記憶装置とＭＯＳトランジスタが混載された半導体装置として説明する。なお、ここで採用したＭＯＳトランジスタのプロセスは説明を容易にするためにシングルドレイン構造としたが、ＬＤＤ（Lightly Doped Drain）構造であってもよい。
【００２９】
図１及び図２は本実施形態に係る不揮発性半導体記憶装置の製造工程を示す説明図、図３は本実施の形態に用いる縦型ＣＶＤ装置の説明図、図４は酸化膜成長量と時間との関係を示すグラフである。なお、図１及び図２において、右側がＭＯＮＯＳ型不揮発性半導体記憶装置、左側がＭＯＳトランジスタを示す。
【００３０】
図１（ａ）に示すように、先ず、Ｓｉ（シリコン）基板３上で、周知のＬＯＣＯＳ（Local Oxidation of Silicon）工程を経てＬＯＣＯＳ分離層３１を形成する。そして、図１（ｂ）に示すように、イオン注入時のチャネリング現象防止用としてシリコン酸化膜３２を３０ｎｍ程度堆積させた後、ＭＯＳのチャネル形成用のイオン注入を行う。ここでは、Ｂ+（ボロン）イオンを９０ｋｅV程度の加速電圧で２×１０12(イオン／cm2)程度注入する。
【００３１】
次いで、前記シリコン酸化膜３２に対してＷＥＴ技術を用いてウェーハ全面においてエッチング（図示せず）を行う。
【００３２】
その後、ＭＯＮＯＳ部分に、三層膜構造（シリコン酸化膜−シリコン窒化膜−シリコン窒化膜）の誘電体膜４を形成するのであるが、この三層からなる誘電体膜４を形成するときに、最下層に位置する第１シリコン酸化膜４１を成膜する方法に本発明の特徴がある。
【００３３】
本実施の形態では、誘電体膜４の二層目をなし、電荷を蓄積するシリコン窒化膜４０を成膜するための縦型のＣＶＤ装置５（図３参照）内にウェーハを待機させている間に、前記第１シリコン酸化膜４１を成膜するようにしている。
【００３４】
すなわち、前記シリコン酸化膜３２をエッチング除去した後は、通常のシリコン窒化膜形成フローにしたがって、ウェーハを図示しないウェーハカセットに装着し、ライン上の所定場所から図３に示したＣＶＤ装置５のボート５１に搬送する。このとき、前記ＣＶＤ装置５のチャンバ５２内は予め不活性ガスによりパージしておく。なお、図２において、５２ａはチャンバ５２を構成するアウターチューブ、５２ｂは同じくインナーチューブでる。また、５３はヒーター、５４はガス導入ノズル、５５は排気口である。
【００３５】
ところで、ＣＶＤ装置５への搬送中、ウェーハは大気に晒されており、ライン雰囲気の温度・湿度に応じた自然酸化膜が飽和するまで付着してしまうことから、可及的速やかに処理することが望まれる。なお、スミフ（ＳＭＩＦ：Standard of Mechanical InterFace）と呼ばれる局所クリーン化技術や前記ウェーハカセットとしてフープ・オープンカセットを用いることにより、可及的にクリーンな状態で作業して対処することも可能である。
【００３６】
次いで、前記ボート５１を２５０ｍｍ／分以上の速度でチャンバ５２内に上昇移動させる（図３中の矢印ｆ１を参照）。これは、ボート５１の上昇速度によっても付着する自然酸化膜量が異なるので可及的に高速にすることが好ましいからである。このように、ボート５１の上昇速度を少なくとも２５０ｍｍ／分以上の速度としたことで、自然酸化膜の付着量を少なくすることができる。
【００３７】
そして、必要な厚みに応じた時間だけウェーハをチャンバ５２内に放置して、前記チャンバ５２内の残存酸素によって第１シリコン酸化膜４１を成膜するのであるが、このときの放置時間は図４に示したグラフにより決定することができる。
【００３８】
図４に示すグラフは、実際の工程に即して、ＣＶＤ装置５内にウェーハを待機させた際に形成される酸化膜の厚みと成膜時間とを実験値としてプロットしたものであり、成膜時間と膜厚とはリニアの関係にあることが分かる。また、実際にウェーハをチャンバ５２内にセットする前に、既に１ｎｍ程度の自然酸化膜が付着していることが分かる。したがって、所望する第１シリコン酸化膜４１の最終的な厚みを確実に得るための必要な待機時間は予め決定することができるのである。
【００３９】
本実施の形態では、第１シリコン酸化膜４１の厚みを２ｎｍとしているので、グラフより４２分放置すればよいことが分かり、この４２分の放置により、図１（ｃ）に示すように、２ｎｍの膜厚からなる第１シリコン酸化膜４１を成膜することができる。
【００４０】
４２分経過して、所望する２ｎｍの厚みで第１シリコン酸化膜４１が形成された後、引き続きシリコン窒化膜４０の成膜工程に移行する。この工程は通常の工程と変わることがない。
【００４１】
すなわち、先ず、チャンバ５２内の真空引きを行い、Ｎ2ガスを導入した後、ポート５１を面内が均一になるように最適な回転数で回転させながら（図３中のｆ２を参照）、ＮＨ3ガス及びＳｉH2Ｃｌ2ガスを導入し、シリコン窒化膜４０を堆積させていく。本実施の形態では、図１（ｄ）に示すように、５ｎｍの膜厚からなるシリコン窒化膜４０を成膜するようにしている。
【００４２】
その後、９００℃程度のＮ2アニールを含む熱酸化技術を用いて、図１（ｅ）に示すように、５ｎｍの膜厚からなる第２シリコン酸化膜４２を形成する。このように、本実施の形態では第２シリコン酸化膜４２を、熱酸化技術を用いて形成することにより、第１シリコン酸化膜４１の膜質の向上を図っている。なお、熱酸化技術に代えて酸化膜形成用のＣＶＤ装置を用いてもよい。
【００４３】
その後は、図１（ｆ）に示すように、ＭＯＳのゲート酸化膜を形成するために、ＭＯＮＯＳ型不揮発性半導体記憶装置１の誘電体膜４の部分のみに酸化防止用にシリコン窒化膜１１を１０ｎｍ程度堆積させ、フォトリソグラフィ技術及びドライエッチングの一つであるＲＩＥ技術（反応性イオンエッチング）あるいはウェットエッチングを施してＭＯＮＯＳ部分を残すように形成する。
【００４４】
次いで、図２（ａ）に示すように、ＭＯＳのゲート酸化膜２１を１５ｎｍ程度堆積させ、ゲート電極となるPoly-Si層３３をＣＶＤ法で４００ｎｍ程度堆積させた後、ＰＳＧ（Phospho-Silicate Glass）３４を５００ｎｍ程度となるようにＣＶＤ形成し、拡散技術により前記ＰＳＧ３４から前記Poly-Si層３３へのリンイオン注入を行う。
【００４５】
その後、図２（ｂ）に示すようにゲート電極１２，２２を形成し、次いで図２（ｃ）に示すようにソース・ドレインイオン注入の保護用のシリコン酸化膜３５を１０ｎｍ程度の厚みで形成し、さらに図２（ｄ）に示すように、ソース・ドレインのフォトリソグラフィ技術により開口し、次いでイオン注入を行う。ここでは、Ａｓ+（ヒ素）イオンを５０ｋｅV程度の加速電圧で３×１０15(イオン／cm2)程度注入する。
【００４６】
そして、図２（ｅ），（ｆ）に示すように、ソース・ドレインのイオン活性化、及び層間絶縁膜（ＳｉＯ2）３６を堆積させ、ゲート・ソース・ドレイン電極及び配線形成を行う。そして、最後にフォーミングガスによるシンタリングを行い、ＭＯＮＯＳ型不揮発性半導体記憶装置１とＭＯＳトランジスタ２を完成させる。なお、図１（ｂ）、図２（ｂ）〜（ｄ）において、３７はレジストである。
【００４７】
このように、本実施の形態では、ＭＯＮＯＳ型不揮発性半導体記憶装置１を製造するに際し、三層の誘電体膜４（第１シリコン酸化膜４１−窒化膜４０−第２シリコン酸化膜４２のうち、前記第１シリコン酸化膜４１とシリコン窒化膜４０とを同一のＣＶＤ装置５内で成膜するようにしたので、製造工程を簡略化することが可能となる。また、第１シリコン酸化膜４１を成膜した後にシリコン窒化膜４０を成膜するまでの間に、シリコン基板３がライン上などで放置される状態が発生せず、パージ後に前記ＣＶＤ装置５内に残存する酸素によって成膜することになるので可動イオンや不純物を含む自然酸化膜の堆積・成長が防止でき、品質の向上を図ることができる。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態に係る不揮発性半導体記憶装置の製造工程の前半を示す説明図である。
【図２】本実施の形態に係る不揮発性半導体記憶装置の製造工程の後半を示す説明図である。
【図３】本実施の形態に用いる縦型ＣＶＤ装置の説明図である。
【図４】酸化膜成長量と時間との関係を示すグラフである。
【符号の説明】
【００４９】
１  ＭＯＮＯＳ型不揮発性半導体記憶装置
２  ＭＯＳトランジスタ
３  シリコン基板
４  誘電体膜
５  ＣＶＤ装置
４０  シリコン窒化膜
４１  第１シリコン酸化膜
４２  第２シリコン酸化膜
【図１】
2005150634.tif 000003
【図２】
2005150634.tif 000004
【図３】
2005150634.tif 000005
【図４】
2005150634.tif 000006