(57)【要約】【課題】  誘電体領域と半導体基盤との界面を高品質化し、ゲート領域からの不純物原子に対して不浸透性のある誘電体領域を獲得し、堆積される誘電体膜に実質等しい厚さを得る。【解決手段】  酸化シリコンを備えた誘電体膜内に窒素原子を取り込むことにより、部分的にシリコン酸窒化膜に変換されるような誘電体膜を備える。酸化シリコンを有する誘電体膜への窒素原子の導入の前に、本誘電体膜は、シリコン原子対酸素原子の比が1/2より大きい酸化シリコンとして形成される。このように特にMOSトランジスタにおいては、誘電体領域と半導体基盤との界面が高品質化され、ゲート領域からの不純物原子に対して不浸透性のある誘電体領域が得られ、堆積される誘電体膜に実質等しい厚さが得られる。【選択図】図８
2005150704.tif 000002
【特許請求の範囲】
【請求項１】
制御電極誘電体膜（４）と制御電極（７）とを有する半導体装置を処理する方法であって、
前記制御電極（７）を半導体基盤（１）の最上部に形成する前に、シリコン原子対酸素原子の比率が0.5より大きい酸化シリコンが少なくとも部分的に存在する、前記制御電極誘電体膜（４）を半導体基盤（１）上に形成し、
前記酸化シリコン制御電極誘電体膜（４）を形成した後、前記制御電極誘電体膜（４）内に窒素原子を取り込み、前記酸化シリコン制御電極誘電体膜（４）を少なくとも部分的にシリコン酸窒化膜に変換する、
ステップを含み、
前記制御電極誘電体膜（４）を形成するステップは、
半導体基盤（１）と制御電極誘電体膜（４）との間の界面の近傍に位置し、シリコン原子対酸素原子の比が実質1/2に等しい、酸化シリコン制御電極誘電体膜（４）である第一の領域を形成し、
制御電極誘電体膜（４）の表面の近傍に位置し、シリコン原子対酸素原子の比が1/2より大きい、酸化シリコン制御電極誘電体膜（４）である第二の領域を形成する、
ことを特徴とする方法。
【請求項２】
前記制御電極誘電体膜（４）を形成するステップは、制御電極誘電体膜（４）内において、シリコン原子対酸素原子の比率が第二の領域から第一の領域へ向かって、1/2より大きな値から実質1/2に等しい値へ、徐々に減少するように構成したことを特徴とする、請求項１記載の方法。
【請求項３】
前記制御電極誘電体膜（４）を形成するステップは、
シリコン原子対酸素原子の比が実質1/2に等しい制御電極誘電体膜（４）を形成し、
制御電極誘電体膜（４）に追加のシリコン原子を打ち込むことにより取り込む、
ことを特徴とする、請求項１または２記載の方法。
【請求項４】
半導体基盤（１）がシリコンから形成されており、酸化シリコン制御電極誘電体膜（４）を形成するステップは、半導体基盤（１）の熱酸化によりなされることを特徴とする、請求項１から３のいずれかに記載の方法。
【請求項５】
酸化シリコン制御電極誘電体膜（４）を形成するステップは、堆積技術を用いることを特徴とする、請求項１から４のいずれかに記載の方法。
【請求項６】
酸化シリコン制御電極誘電体膜（４）を形成するステップは、化学気相成長によりなされることを特徴とする、請求項５記載の方法。
【請求項７】
制御電極誘電体膜（４）内への窒素原子の取り込みは、窒素プラズマによりなされることを特徴とする、請求項１から６のいずれかに記載の方法。
【請求項８】
半導体基盤（１）上に制御電極（７）と制御電極誘電体膜（４）を有する半導体装置であって、前記制御電極誘電体膜（４）は少なくとも部分的にシリコン酸窒化膜であり、
前記制御電極誘電体膜（４）は、
半導体基盤（１）と制御電極誘電体膜（４）との間の界面の近傍に位置し、シリコン原子対酸素原子の比が実質1/2に等しい、第一の領域と、
制御電極誘電体膜（４）の表面の近傍に位置し、シリコン原子対酸素原子の比が1/2より大きい、第二の領域、
を含むことを特徴とする半導体装置。
【請求項９】
前記半導体基盤（１）は、シリコンであることを特徴とする、請求項８記載の半導体装置。
【請求項１０】
前記半導体基盤は、トランジスタ装置であることを特徴とする、請求項８または９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン酸窒化（silicon-oxy-nitride）材料の絶縁膜を有する半導体装置に関係する。
【背景技術】
【０００２】
例えばCMOS技術におけるゲート誘電体厚みは、それぞれの技術の節目とともに連続的に比例縮小化されている。例えば100 nm未満のMOSあるいはCMOS（＝Complementary MOS）技術は、注入処理した二酸化シリコン（SiO2）膜と仮定したとのゲート誘電体に対し、1.5 nm未満の膜厚を必要とする。しかしながら、3 nm未満にSiO2の厚みを減じることは、例えばホウ素のような多結晶シリコンゲートの不純物原子の突き抜けのような害のある結果を及ぼす。したがってゲートトンネル電流（ゲート漏れ電流）における容認できない増加に結果する。この効果は、誘電体領域の薄膜化がますます必要とされるにつれて、CMOS比例縮小則における重大な限界となってきた。シリコン酸窒化による誘電体膜を形成するために、誘電体膜への窒素（N）の添加は、この観点からは非常に有効である。なぜならば例えばホウ素のような多結晶シリコンゲートの不純物原子は、このような誘電体膜によって、より上手に阻止されるからである。SiO2膜における窒素量の増加は、誘電体定数の増加となることが、また見られる。本定数は、純粋二酸化シリコンと窒化シリコンとの間にある。増加する誘電体定数により、与えられた電気的厚みに対して物理的により厚い膜を作成することが可能になり、それゆえゲート漏れ電流を減少させることができる。この機能により、二酸化シリコンは100 nm未満の技術への拡張性を持つことができた。その結果現在は、SiO2内に高濃度窒素を首尾よく取り込むプロセスを生み出すことに、精力がつぎ込まれている。
【０００３】
酸化シリコン膜へ窒化物を取り込む方法は、US 2003/0001218から知ることができる。本文書では、熱酸化シリコンを有する誘電体膜に窒素原子が取り込まれる。本誘電体膜は、窒素（N2）と酸素（O2）の混合雰囲気内で熱酸化により作成される。窒素原子の取り込みは、NOと限定された量の酸素を含む雰囲気内で誘電体膜を処理することにより達成される。このようにシリコン酸窒化膜の形成中は、窒素濃度の最高値の位置は、シリコンの誘電体膜と半導体本体部との界面から非常に短い距離しか離れないように維持される。こういう訳で前記界面の品質は改良され、それに伴い半導体装置全体の品質も改良される。
【特許文献１】US 2003/0001218
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した方法の欠点は、誘電体膜への窒素の取り込みの有益な効果が、非常に薄い誘電体膜にとってはまだ満足のいくものからほど遠いことである。ゲート漏れ電流は、このような場合ではまだ生じる。この欠点は、誘電体膜が薄くなるにつれて勢いをつけてくる。
上記欠点を回避し、シリコン酸窒化誘電体膜（silicon-oxy-nitride dielectric layer）を有する半導体装置を処理するための方法を提供することが、本発明の目的である。本シリコン酸窒化誘電体膜は、非常に薄く、本半導体装置におけるゲート漏れ電流を減少させることができる。本方法は単純であり、十分に制御可能である。
【課題を解決するための手段】
【０００５】
上記目的は、本発明.に従う方法と装置によって成し遂げられる。
酸化シリコン制御電極誘電体膜（silicon oxide control electrode dielectric layer）と制御電極を有する半導体装置を処理するための本発明による方法は、制御電極誘電体膜（control electrode dielectric layer）の最上部に制御電極を形成する前に、半導体基盤上に酸化シリコン制御電極誘電体膜を形成し、そして制御電極誘電体膜を形成した後、酸化シリコン制御電極誘電体膜内への窒素原子の取り込みにより少なくとも部分的にシリコン酸窒化膜へ変換するステップを有する。本発明によれば、窒素原子の導入前には本酸化シリコン制御電極誘電体膜は、そのシリコン原子対酸素原子の比が1/2より大きくなるような比率を有している。
【０００６】
本発明の方法においては、酸化シリコン誘電体膜を形成するステップは、半導体基盤と酸化シリコン制御電極誘電体膜との間の界面の近傍に位置し、そしてシリコン原子対酸素原子の比が実質1/2に等しい、第一のもしくは下部の領域を形成し、そして酸化シリコン制御電極誘電体膜の表面（誘電体膜と制御電極との間の界面）の近傍に位置し、そしてシリコン原子対酸素原子の比が1/2より大きい、第二のもしくは上部の領域を形成する、ステップを有する。窒素原子は、誘電体膜の第二の領域に、より選択的に取り込まれる。酸化シリコン誘電体膜においてはシリコン原子対酸素原子の比率は、第二のもしくは上部の領域から第一のもしくは下部の領域の方に行くにつれて、1/2より大きい値から実質1/2に等しい値の方へ、徐々にあるいは段階的に減少する。
【０００７】
他の具体例では、酸化シリコン制御電極誘電体膜を形成するステップは、シリコン原子対酸素原子の比が実質1/2に等しい酸化シリコン制御電極誘電体膜を形成し、続いてこの形成された酸化シリコン制御電極誘電体膜に追加のシリコン原子を例えば打ち込むこと（implantation）により取り込むステップを有する。本具体例は、熱酸化シリコンの使用に非常に適している。本熱酸化シリコンは非常に魅力的であり、シリコンの界面に関しておよび欠陥密度に関しての両面で高い品質を与えることができる。また形を成すことは非常に易しい。シリコン原子は、イオン打ち込みもしくはプラズマ打ち込みにより二酸化シリコン膜内に取り込まれる。
【０００８】
さらに別の具体例では、酸化シリコン制御電極誘電体膜を形成するステップは、シリコン基盤の熱酸化によりなされる。酸化シリコン誘電体膜は本シリコン基盤上に形成される。
本酸化シリコン誘電体膜は、例えば化学気相成長（chemical vapour deposition：CVD）法のような堆積技術により形成される。CVDは、MOS-ICの大量生産に対してさらに適しているから好まれている。その他の適切な堆積技術は、スパッタリング、プラズマCVD（plasma enhanced CVD：PECVD）あるいは原子層蒸着（atomic layer deposition：ALD）である。このように誘電体膜内で、シリコン原子対酸素原子の比率を段階的にあるいは徐々に変化する分布にすることは、非常に簡単である。
酸化シリコン制御電極誘電体膜への窒素原子の取り込みは、窒素プラズマによりなされる。しかしながら、N2もしくはNOもしくはそのような類の窒素による混合気体を有する雰囲気中でのアニール（anneal＝熱処理）ステップも、また可能である。
【０００９】
第二の側面は、本発明はまた半導体基盤と制御電極との間に形成される制御電極誘電体膜を有する装置を提供することである。本制御電極誘電体膜は、少なくとも部分的にはシリコン酸窒化膜である。本制御電極誘電体膜は、半導体基盤と制御電極誘電体膜との間の界面の近傍に位置し、シリコン原子対酸素原子の比が実質1/2に等しい第一の領域と、制御電極誘電体膜の表面の近傍に位置し、シリコン原子対酸素原子の比が1/2より大きい第二の領域を有する。本制御電極誘電体膜は、本発明の中で開示された方法により、少なくとも部分的にシリコン酸窒化膜に変換される。
【００１０】
本発明の一つの具体例では、半導体基盤はシリコン基盤であってもよい。
半導体装置はトランジスタ装置、例えば電界効果型トランジスタであり、第一の主電極領域、例えばソース領域と、第二の主電極領域、例えばドレイン領域を半導体基盤の表面に備えている。制御電極、例えばゲート領域は、第一の主電極領域と第二の主電極領域との間に形成され、制御電極誘電体により半導体表面の表面から分離されている。本制御電極の形成の前に、酸化シリコンの制御電極誘電体膜は半導体基盤の表面上に形成される。本誘電体膜は、酸化シリコンの誘電体膜内に窒素原子を取り込むことにより、少なくとも部分的にシリコン酸窒化膜に変換される。本制御電極誘電体は本発明に従って作成される。このような方法は、MOSFET（Metal Oxide Semiconductor Field Effect Transistor＝金属酸化物半導体電界効果型トランジスタ）装置に対して非常に適切である。
【発明の効果】
【００１１】
このように特にMOSトランジスタにおいては、誘電体領域と半導体基盤との界面が高品質化され、ゲート領域からの不純物原子に対して不浸透性のある誘電体領域が得られ、堆積される誘電体膜に実質等しい厚さが得られる。
本発明の方法の有利な点は、ゲート漏れ電流は減少するかもしくは抑圧されているにもかかわらず、非常に薄い誘電体膜が作成可能になることである。
本発明による半導体装置は、十分に制御されたそして例えば1.5 nm未満の非常に薄い誘電体膜や、誘電体領域と例えばシリコン半導体基盤のような半導体基盤との間の高品質な界面のような、重要な利点を提供する。例えば1.5 nm未満の非常に薄い誘電体膜は、100 nm未満のCMOS技術に対して必要である。
本発明に関するこれらあるいはその他の特性、特徴そして有利な点は、後述する詳細な説明で明らかにされる。そこでは従属する図面と連携して説明され、一例として本発明の原理が図示される。本記述では、代表例のみ記されているが、本発明の適用範囲はこれに限定されるものではない。以下で引用された参照記号は、添付の図面に関係している。
【発明を実施するための最良の形態】
【００１２】
本発明は特定の具体例といくつかの図面に関して記述されているが、本発明はそれらに限定されるものではなく、特許請求の範囲によってのみ限定される。記述された図面は概要的なものであり、これに限定されるものではない。図面の中で各要素のいくつかの長さは誇張されており、説明しやすくするために尺度通りには描かれていない。特に厚さ方向の寸法は、さらに明瞭性を高めるため、誇張されている。
さらに、第一の、第二の、第三のというような語句、および明細書や特許請求の範囲にある同類の語句は、同じような要素間の区別のために使用されており、連続的な順番や年代順を記述するために必要としているものではない。このように使用されている語句は、適切な状況のもとでは交換可能であり、そして本文中に記述された発明の具体例は、本文中に記述されあるいは図示されたものとは異なる順番で動作可能であることには注意する必要がある。
さらにその上、最上部、最下部、上部、下部というような語句、および明細書や特許請求の範囲にある同類の語句は、記述された目的のために使用されており、相対的位置関係を記述するために必要としているものではない。このように使用されている語句は適切な状況のもとでは交換可能であり、そして本文中に記述された発明の具体例は、本文中に記述されあるいは図示されたものとは異なる方向で動作可能であるということには注意する必要がある。
「を有する」という語句が特許請求の範囲で使用されるが、それ以降に記載されている手段に限定されるように解釈されるべきでないということに注意を要する。本語句は他の要素やステップを除外するものではない。このように、「手段Ａと手段Ｂを有する装置」という表現の範囲は、要素Ａと要素Ｂとだけを有する装置に限定されるべきではない。本装置の要素の中で、本発明に関して関わり合いのある要素がＡとＢだけである、ということを意味している。
【００１３】
本発明に従う方法による装置の製造は、図１から図８まで図示される。それらは、製造プロセスにおける種々の工程での半導体装置の断面図を示している。本発明に従う方法は、絶縁された制御電極を有する半導体装置を製造するに際して、多くの方法で使用される。本制御電極には、例えばゲート電極、および少なくとも二つの主電極、例えばソース電極とドレイン電極がある。
以下の記述では、制御電極としてのゲート、そして第一のおよび第二の主電極としてのソースおよびドレインを備えた装置２０の製造に関する方法が記述される。本実施例は説明の容易さを優先して選定されており、本発明に対して限定することを意図するものではない。
【００１４】
本発明の第一の具体例では、本発明の方法に従うPMOST（p-channel MOS transistor）装置２０の製造プロセスが記述される。本装置２０は、第一の導電型を備えた半導体基盤１を有する。本半導体基盤１は、本発明の本具体例では、シリコンから作られるが、代わりに他のどのような適切な半導体材料から作られてもよい。本具体例に従う本装置２０の製造における開始点は、第一の導電型を備えた半導体基盤１、例えばｐ型シリコン基盤１であり、本基盤１内において、例えば第二の導電型を備えたウェル（well）２、例えばｎ型ウェル２が形成される（図１）。半導体基盤１内では、例えば二酸化シリコンを有する分離領域またはトレンチ（trench）３が形成される。続いてシリコン基盤１の表面には、酸化シリコンを有するゲート誘電体４のような制御電極誘電体が形成される。本ゲート誘電体４は、例えば1 nmの厚みを有している。本具体例では、本ゲート誘電体４は、CVD（chemical vapour deposition）により例えば700℃の温度で、シリコン基盤１の最上部に堆積される。しかしながら、他の適切な堆積技術も同様に使用される。ゲート誘電体４の堆積に使用される、特別に適切な代替技術は、スパッタリングもしくは前記PECVDもしくは前記ALDである。ALD技術は、非常に薄いゲート誘電体膜４の堆積にとっては、もっとも適切な手段のように見える。
【００１５】
ゲート誘電体４の第一のまたは下部の領域は、半導体基盤１と誘電体膜４との間の界面の近傍に位置している。本ゲート誘電体４の第一のまたは下部の領域においては、合成条件および成長条件は、堆積した材料が実質二酸化シリコンに等しい、すなわちSi/Oの原子比が実質1/2に等しい、組成を持つように選ばれる。ゲート誘電体４の第二のまたは上部の領域は、ゲート誘電体４と誘電体４の下方にある半導体基盤１との間の界面からもっと離れており、その結果誘電体４の自由表面の近傍に位置している。本ゲート誘電体４の第二のまたは上部の領域においては、合成条件は、Si/Oの原子比が1/2より大きい材料の方へ、徐々にあるいは段階的に変化する。そのような材料は、例えばSi2O3に一致する組成の材料、したがってシリコン原子対酸素原子の比率が2/3（＝1/1.5）となるようなものである。このように、熱酸化シリコンのような化学量論的（化合物が化学式通りの原子数比で一様に構成される）二酸化シリコンと例えばシリコンの半導体本体部との高品質の界面が得られるのは、十分有利な点である。窒素原子は、誘電体膜４の上位領域にさらに選択的に取り込まれる。本上位領域は、半導体基盤１と誘電体膜４との間の界面からはさらに離れている。このように、本発明による方法においては、ゲート誘電体４の厚さが増加するような望ましくない状況になること無しに、窒素原子をゲート誘電体４に取り込むことが可能になる。さもなければ、本厚さは増加することになるだろう。
【００１６】
ゲート誘電体４が5 nm厚かそれ未満であれば、以上の状況は特に有利に働く。例えば将来の100 nm未満の装置技術にとっては、ゲート誘電体４は、1.5 nmより電気的に薄いことが望ましい、あるいは必須でさえもある。本成長条件は、ゲート誘電体４の全成長時間が少なくとも数秒かかる程度に成長率が十分小さくなるよう、そしてゲート誘電体４の成長あるいは堆積の間に組成が変化可能なように、できるだけ選ばれる。
【００１７】
本具体例の優位性のある一修正案においては、シリコン原子対酸素原子の比率が、誘電体膜４の上位領域から半導体基盤１との界面の方向に行くにつれて、1/2より大きい値から1/2へ徐々にあるいは段階的に減少する。
堆積の後、ゲート誘電体４は、ゲート誘電体４への窒素原子Nの取り込みにより、シリコン酸窒化材料に変換される（図２）。本具体例では、本取り込みは、半導体基盤１を窒素プラズマにさらすことによりなされる。上述したように、本変換は今や、酸化シリコン膜４への窒素のさらに効率的な取り込みを与える。
【００１８】
本発明の方法は、続いて示す根拠に基づいている。大略化学量論的には二酸化シリコンであるような熱酸化シリコン内に窒素原子を導入することにより、酸素イオンの一部が窒素原子に置き換えられるにつれて、酸素原子は取り除かれる。本発明による方法では、自由なシリコン結合が利用できるので、シリコンと窒素の結合を形成するために、酸素原子を窒素原子で置き換える必要性は少ない。このように本発明による方法では、窒素原子の酸化シリコンへのさらに効率的な取り込みが、前記先行技術に関して獲得される。したがってこれにより、前記先行技術の方法におけるよりもさらに薄い誘電体膜が使用可能となる。
【００１９】
さらにその上、もし酸素原子が窒素原子によって置き換えられるなら、取り除かれた酸素原子は、シリコンと誘電体膜４との間の界面に拡散するかもしれない。本界面では本酸素原子はシリコンと反応することが可能で、その結果誘電体膜４内に部分的に取り込まれる。誘電体膜４の厚さは、それが原因で増加する。先行技術の方法におけるO2のような酸化剤の添加が、この問題をさらに増幅させる。本発明による方法により、窒素が取り込まれるとき取り除かれる酸素はより少なくなるので、この問題からの被害を少なくすることができる。この問題が起きたとしても、酸素原子は直接的に触れ合う環境の中で未結合のシリコン原子に出会う。それゆえ、本酸素原子がシリコン半導体基盤１と誘電体膜４との間の界面に拡散することはない。もし先行技術のように拡散すれば、本界面では本酸素原子は本シリコンにより消費され、その結果誘電体膜４の厚さは増加することになる。
【００２０】
次のステップでは多結晶シリコン膜５が、例えばCVDにより例えば通常の方法で、ゲート誘電体膜４上に堆積される。本多結晶シリコン膜５は、例えば100 nmの厚さを備えている。マスク６は、後でゲート７が作成される場所の堆積物の最上部に、堆積される。マスク６は、例えばレジストを有し、標準的な光リソグラフィ（photolithography）により形成される。本ステップは図３に図示される。
マスク６の外側にある膜４および５は、例えばエッチングのように、あらゆる適切な除去技術により除去される。このようなやり方で、ゲート７およびゲート誘電体４を備えたゲートスタック（gate stack＝ゲート積層構造）が形成される（図４）。ゲートスタックの厚さは、本具体例においては、101 nm（ゲート７＋誘電体４）であり、100 nm装置に対する標準的なCMOSプロセスにおける高さに一致する。ゲートスタックをマスクとして使用することで、形成しようとする装置２０のソースおよびドレイン領域１０、１１のLDD拡張領域（Lightly Doped Drain extension）８、９が、浅いｐ型打ち込みにより形成される。
【００２１】
続いて絶縁スペーサ１２が、ゲートスタックの両側面かつLDD 拡張領域８、９の上に位置する形で、例えば適切な誘電体材料の均一膜を堆積することにより、今まで形成された構成物上に形成される。本誘電体材料としては、例えば二酸化シリコンのようなものがある。続いて堆積膜の異方性エッチングにより、本装置のプレーナ（planar＝平面）領域内で堆積膜が除去される。その結果、図５で図示するような絶縁スペーサ１２が出来上がる。堆積された誘電体材料の厚さは、例えば90 nmと100 nmとの間である。そして形成されたスペーサ１２の幅も、実質同じ程度である。しかし本発明は本例に限定されるものではない。
次に、より深いp+型を打ち込むことにより、ソースおよびドレイン１０、１１が完全に形成される。その後半導体基盤１を例えば1000℃より高い温度でアニールすることにより、ソースおよびドレイン１０、１１の打ち込みが活性化される。
【００２２】
別の具体例では、ソースおよびドレイン１０、１１のより深い部分の形成とアニールの後、ソースおよびドレイン拡張領域８、９が有利に形成される。その理由は、より深い部分をアニールするのに必要な温度よりも低くアニールできるからである。その次に絶縁スペーサ１２は除去され、その後拡張領域８、９が作成される。新しい絶縁スペーサは、拡張領域８、９の形成の後、形成される。
次のステップでは、図６に図示したように、金属膜１３が本構成物を覆うようにして堆積される。金属膜１３は、金属膜のスタックを有する。例えば、それは最上部に10 nm厚さのチタン膜を備えた8 nm厚さのコバルト膜を有する。金属膜のその他の組み合わせが、ここではまた使用される。チタン膜の機能は、後述するシリサイド化（silicidation＝シリコン化合物化）の後の電気的ショートを防ぎ、酸素に対する防御壁として動作することである。
【００２３】
続いて本装置２０が熱処理されることにより、シリサイド化領域１４が形成される。シリサイド化領域１４は、ゲート７上の、およびソース１０やドレイン１１上の、シリコン合金や金属を有する（図７）。シリサイド化領域１４は、例えば２段階加熱ステップにより形成される。第一の加熱ステップにおいては、温度は400℃と600℃との間、例えば540℃であり、コバルト膜はCoSiに成る。次に、反応しないチタンと反応しないコバルトが、例えばエッチングにより除去される。第二の加熱ステップにおいては、温度は600℃と900℃との間、例えば850℃である。本ステップでは、領域１４に形成される本CoSiは、CoSi2に変換される。一方領域１４は、今や適切な厚さを備えており、他方ゲート７は完全にシリサイド化領域に成る。このように、ゲート７における空乏層効果は回避される。
最後に、p-MOSFET装置２０の製造は、例えば二酸化シリコンのような金属被膜化前誘電体（pre-metal dielectric）１５の堆積、続いて本金属被膜化前誘電体１５のパターン形成（patterning）により、さらに完全なものに成る。その後例えばアルミニウムのようなコンタクト金属膜の堆積と、それに続くパターン形成により、コンタクト領域１６が形成される（図８参照）。
【００２４】
別の具体例では、第一の具体例の変形が記述される。ゲート誘電体膜４（図２参照）は、半導体基盤１のシリコンの熱酸化により形成される。図２に示される窒化処理の前に、シリコン原子が、例えばイオン打ち込みにより誘電体膜４の表面領域に取り込まれる。これは、例えばマスク層を通した打ち込みにより成し遂げられる（図２の中には示されていない）。その結果、ゲート誘電体４内でのシリコン原子の浸透深さを、制限することができる。
【００２５】
本発明による方法の有利な点は、酸化シリコン膜への窒素の取り込みが、非常に効率的なことである。これにより、シリコン窒化膜にさらに似通ったシリコン酸窒化膜が作成される。従って本シリコン酸窒化膜のさらに高いｋ値（高誘電率）により、漏れ電流は減少し不純物の浸透のリスクも減少するような特性を備えた、電気的により薄い誘電体が得られる。さらにその上、窒化処理中の膜厚の増加は、さらに制限される。
選ばれた具体例、特定の条件、構成および材料が、本発明による装置に対して以上の説明で議論されてきた。しかしながら外形や詳細について、本発明の視野や趣旨から外れること無しに、種々の変化や修正が可能であることは、考慮されるべきである。
以上の説明で参照したすべての図において、同じ参照記号は同じあるいは類似した要素に関係している。
【図面の簡単な説明】
【００２６】
【図１】本発明に従う方法による装置の製造において、種々の工程での半導体装置の断面図を示している。
【図２】本発明に従う方法による装置の製造において、種々の工程での半導体装置の断面図を示している。
【図３】本発明に従う方法による装置の製造において、種々の工程での半導体装置の断面図を示している。
【図４】本発明に従う方法による装置の製造において、種々の工程での半導体装置の断面図を示している。
【図５】本発明に従う方法による装置の製造において、種々の工程での半導体装置の断面図を示している。
【図６】本発明に従う方法による装置の製造において、種々の工程での半導体装置の断面図を示している。
【図７】本発明に従う方法による装置の製造において、種々の工程での半導体装置の断面図を示している。
【図８】本発明に従う方法による装置の製造において、種々の工程での半導体装置の断面図を示している。
【符号の説明】
【００２７】
１  半導体基盤
２  ウェル
３  トレンチ
４  制御電極誘電体膜
５  多結晶シリコン膜
６  マスク
７  制御電極
８  LDD拡張領域
９  LDD拡張領域
１０  ソース
１１  ドレイン
１２  絶縁スペーサ
１３  金属膜
１４  シリサイド化領域
１５  金属被膜化前誘電体
１６  コンタクト領域
２０  装置
【図１】
2005150704.tif 000003
【図２】
2005150704.tif 000004
【図３】
2005150704.tif 000005
【図４】
2005150704.tif 000006
【図５】
2005150704.tif 000007
【図６】
2005150704.tif 000008
【図７】
2005150704.tif 000009
【図８】
2005150704.tif 000010
【外国語明細書】
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