(57)【要約】【課題】簡単な処理で半導体集積回路の低消費電力化を達成できるようにする。【解決手段】半導体集積回路内の機能ブロック３，４ごとに電源供給用配線３１，４１を別々に設けておき、フォトマスクを１層変更するだけで、機能ブロック３，４ごとに電源供給を止めることが可能な回路構成とする。これにより不必要な機能ブロック（例えば機能ブロック４）に対して電源供給しない回路構成を簡単に得ることができ、半導体集積回路の低消費電力化を実現できる。さらに、電源供給されている機能ブロック３と電源供給されていない機能ブロック４とを接続するに際し、電流の流入を防止する回路手段（ＩＦ部５）を設けることにより半導体集積回路のリーク電流を極力抑える。【選択図】図２
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【特許請求の範囲】
【請求項１】
低消費電力化を図るために半導体集積回路内の不必要な機能ブロックの電源供給を止めることができるように、半導体集積回路内の機能ブロックごとに電源供給用配線を別々に設けておき、フォトマスクを１層変更するだけで不必要な機能ブロックに対して電源供給しない回路構成を得ることが可能な工程を含むことを特徴とする半導体集積回路の設計手法。
【請求項２】
請求項１記載の設計手法により製作された半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、電源供給が止められてない機能ブロックと電源供給が止められた機能ブロックとの間に、前記機能ブロックへの電流の流入を防止するための回路手段が設けられていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の設計手法及び半導体集積回路に関する。
【背景技術】
【０００２】
１チップの半導体集積回路に搭載できる素子数が少なくて１チップで実現できる機能が限定されていた頃は、半導体集積回路を利用する機器では多くの標準的な機能を搭載した半導体集積回路を組み合わせて使用していた。
【０００３】
ところが、昨今では、１チップあたり数百万ゲートの規模をもつ半導体集積回路もあたりまえのように使用されるほど半導体集積回路の技術が進歩し、１チップで高い機能を有する半導体集積回路を製造することが可能となっている。これに伴い、標準的な機能よりはむしろ特定用途向けの機能を有するもの（ＡＳＳＰ、ＡＳＩＣ）が求められるようになってきている。
【０００４】
また、半導体集積回路の設計から製造までには数カ月の長い期間を要するのに対し、昨今では、半導体集積回路を利用する携帯電話やＰＤＡなどの携帯機器のライフサイクルが短くなり開発期間が短縮される傾向にある。このため、携帯機器の商品として求められる機能の仕様が決定されないまま半導体集積回路の設計を進めざるを得ないことがある。
【０００５】
携帯機器の商品仕様が未確定な状態のままで、該当機器に組み込む半導体集積回路の設計を進めなければならない場合、半導体集積回路の設計後の変更が困難であることから、使用されると考えられる機能は、すべて必要なものとして搭載するように設計を行わざるを得ない。そのため、開発された半導体集積回路が実際に商品に組み込まれたときには、使用しない機能も搭載されたままであることがよくある。
【０００６】
ところで、半導体集積回路はトランジスタを集積した構成であるため、原理的にトランジスタのゲート数に比例したリーク電流が発生し、使用しない機能ブロックが動作状態になくともバッテリーの電力を消費する。バッテリーの消費電力を極力小さくすることが必要な携帯機器などでは、このリーク電流が問題となることがある。
【０００７】
従って、使用しない機能があるならば、その機能ブロックに電力を供給しないといった何らかの手段が必要である。１つの手法として、半導体集積回路の設計変更を行い、使用しない機能ブロックを削除するように再設計することも考えられるが、通常、半導体製造工程の前半工程である素子分離・素子形成・金属配線など工程全般に渡り複数のフォトマスクの変更が伴うため、半導体集積回路の出荷までの期間・コストを要することになる。
【０００８】
なお、回路構成を変更する技術として、半導体集積回路内に複数の機能ブロックを搭載し、配線層のフォトマスクを変更することで半導体集積回路の機能を変更・修正する技術が提案されている（例えば、特許文献１、特許文献２及び特許文献３参照。）。しかし、これらの技術は、半導体集積回路の機能を変更・修正することに主眼が置かれており、未使用の機能ブロックに対してリーク電流を低減するための考慮がなされておらず、低消費電力を図る観点からは適切な技術とは言えない。
【０００９】
また、使用しない機能ブロックに対して低消費電力を図る技術としてクロックゲーティング技術がある。この技術は、半導体集積回路では使用しない機能ブロックに対して内部クロックの供給を停止し、低消費電力を図る技術である。使用しない機能ブロックに対して内部クロックを停止した場合、機能ブロックを構成するトランジスタがＯＮ／ＯＦＦ動作を行わなくなるため、ＣＭＯＳ型半導体集積回路の場合、貫通電流が流れなくなり、余分な電力の消費を抑えることができる（例えば、特許文献４、特許文献５及び特許文献６参照。）。
【００１０】
しかしながら、このようなクロックゲーティング技術では、貫通電流などトランジスタの動作時の消費電流は抑えられるものの、定常状態で発生するトランジスタのリーク電流は抑えることができない。特に、近年トランジスタのゲート長が０．１μｍ以下の微細プロセスを使用した半導体回路や、高速用途のチャンネル領域に不純物を高ドープした低しきい値半導体集積回路においてはトランジスタのリーク電流が顕著に増加する。
【特許文献１】特開２０００−３４０６５９公報
【特許文献２】特開平８−２３６６３５号公報
【特許文献３】特開平５−２４３５３５号公報
【特許文献４】特開平７−３６２１７号公報
【特許文献５】特開平４−１６７１１３号公報
【特許文献６】特開平７−２８５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように、従来の技術では、低消費電力化を図るために半導体集積回路の使用しない機能ブロックの電圧供給を行わないようにする場合、半導体製造工程の前半行程である素子分離・素子形成・金属配線などの工程全般にわって複数のフォトマスクの変更が必要であり、半導体集積回路の出荷までの期間・コストを要する。また、クロックゲーティング技術を用いて、使用しない機能ブロックに対してクロック供給を止める手法では、半導体集積回路に本質的に存在するリーク電流を抑えることはできないという問題がある。
【００１２】
本発明はそのような問題点を解消するためになされたもので、簡単な処理で半導体集積回路の低消費電力化を図ることができ、しかも、半導体集積回路のリーク電流を極力抑えることが可能な半導体集積回路の設計手法と、そのような設計手法で製作された半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体集積回路の設計手法は、低消費電力化を図るために半導体集積回路内の不必要な機能ブロックの電源供給を止めることができるように、半導体集積回路内の機能ブロックごとに電源供給用配線を別々に設けておき、フォトマスクを１層変更するだけで不必要な機能ブロックに対して電源供給しない回路構成を得ることが可能な工程を含むことを特徴としている。
【００１４】
本発明の半導体集積回路は、前記した特徴を有する設計手法により製作されることを特徴としている。この発明の半導体集積回路において、電源供給が止められてない機能ブロックと電源供給が止められた機能ブロックとを接続（信号線間の接続）するに際し、これら機能ブロック間に、当該機能ブロック（電源供給が止められた機能ブロック）への電流の流入を防止するための回路手段（例えばＩＦ部）を設けておくこと好ましい。
【発明の効果】
【００１５】
本発明によれば、半導体集積回路内の機能ブロックごとに電源供給用配線を別々に設けておき、フォトマスクを１層変更するだけで機能ブロックごとに電源供給を止めることができるので、簡単な処理で半導体集積回路の低消費電力化を実現できる。さらに、電源供給が止められてない機能ブロックと電源供給が止められた機能ブロックとを接続するに際し、電流の流入を防止するための回路手段を設けておくことで、半導体集積回路のリーク電流を極力抑えることが可能であり、より一層の低消費電力化を図ることができるようになる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面に基づいて説明する。
【００１７】
＜半導体集積回路＞
図１は本発明の半導体集積回路の実施形態の構成を示す図である。
【００１８】
この例の半導体集積回路は、機能ブロックＡ３、機能ブロックＢ４、これら機能ブロックＡ３と機能ブロックＢ４との信号線の間に設けられたＩＦ部５を備えており、機能ブロックＡ３，Ｂ４及びＩＦ５の各ブロックに対して電源供給するための基幹電源配線であるＶＤＤライン１及びＧＮＤライン２と、基幹電源配線から機能ブロックＡ３とＩＦ部５の各ブロックに電源を供給する機能ブロックＡ−ＶＤＤライン３１及び機能ブロックＡ−ＧＮＤライン３２と、基幹電源配線から機能ブロックＢ４とＩＦ部５の各ブロックに電源を供給する機能ブロックＢ−ＶＤＤライン４１及び機能ブロックＢ−ＧＮＤライン４２が形成されている。
【００１９】
機能ブロックＡ３及び機能ブロックＢ４はそれぞれ半導体集積回路に求められる機能として各種のアプリケーションを実現するための機能を有する。例えば、外部機器との通信機能、情報処理機能、外部機器の制御機能などの用途に応じた機能が回路設計されたブロックを指す。
【００２０】
基幹電源配線であるＶＤＤライン（電圧源ライン）１とＧＮＤライン（ＧＮＤライン）２は、半導体集積回路の電源供給用外部端子から、各機能ブロックまで電源を供給するために、第２層の金属配線層によって各機能ブロックの近傍にまで配線されている。また、第１層の金属配線層によって機能ブロック−ＶＤＤライン及び機能ブロック−ＧＮＤが構成され、これら機能ブロック−ＶＤＤライン及び機能ブロック−ＧＮＤによって基幹電源配線と各機能ブロックとが接続されている。
【００２１】
そして、この例の半導体集積回路では、機能ブロック−ＶＤＤライン及び機能ブロック−ＧＮＤが１層のフォトマスクで構成されており、これらの配線のつなぎ替え（１層のフォトマスクの変更）によって半導体集積回路の低消費電力を実現できるようにした点に特徴がある。
【００２２】
なお、図１に示す例では、機能ブロック−ＶＤＤライン及び機能ブロック−ＧＮＤを、金属配線層の第１層を用いて構成しているが、本発明の効果が得られるのであれば、金属配線層の第１層を利用することのみに限定されるものではない。
【００２３】
また、機能ブロックＡ３と機能ブロックＢ４との間のＩＦ部５は、機能ブロックＡ３または機能ブロックＢ４のいずれか一方の電源供給が止めらたれたときに、電流の流入を防止するために設けられている。
【００２４】
＜設計手法＞
次に、この例の半導体回路の設計後において、図１の機能ブロックＢ４を使用する必要がなくなったとし、この半導体集積回路の低消費電力化を図るために、機能ブロックＢ４へのリーク電流を抑える場合の具体的な手法を図２を参照しながら以下に説明する。
【００２５】
図２の例では、１層のフォトマスクを修正することにより、図１において金属配線層の第１層で配線されている機能ブロックＢ−ＶＤＤライン４１（図１では機能ブロックＢ４のＶＤＤラインに接続）の接続を変更して、機能ブロックＢ−ＶＤＤライン４１を機能ブロックＢ−ＧＮＤライン４２に接続している。このような変更を行うと、機能ブロックＢ４のＶＤＤラインにはＧＮＤラインが接続されることになり、機能ブロックＢ４の回路を構成するＭＯＳトランジスタに流れるリーク電流を、ほぼ「０」に抑えることが可能になる。
【００２６】
このようにして機能ブロックＢ４の電源供給を止めた場合、機能ブロックＢ４に対して信号線からの電流の流入を防止する必要があり、これを実現するためにＩＦ部５が設けられている。ＩＦ部５の構成を図３を参照しながら説明する。
【００２７】
ＩＦ部５では、機能ブロックＡ３と機能ブロックＢ４との間の入出力信号を、論理ゲート（ＡＮＤゲート）を介して接続する構成となっている。
【００２８】
図３（ａ）に示すように、変更前の回路では、機能ブロックＢ−ＶＤＤライン４１に電源が供給されている状態であり、ＩＦ部５の論理ゲートは、機能ブロックＡ３及び機能ブロックＢ４の出力信号の状態をそのまま他のブロックに伝達することができる。
【００２９】
次に、図３（ｂ）に示す変更後の回路では、ＩＦ部５の２入力ＡＮＤゲートの入力端子の一方が常にＬとなっているため、ＡＮＤゲートの出力も常にＬを出力することになる。これにより機能ブロックＡ３が出力、機能ブロックＢ４が入力となる信号線については、機能ブロックＡ３の出力信号の状態に関わらずＡＮＤゲートは常にＬ出力となるため、入力側となる機能ブロックＢ４に対して電流が流れ込むことはない。
【００３０】
一方、機能ブロックＡ３が入力、機能ブロックＢ４が出力となる信号線については、機能ブロックＢ４の出力信号の状態に関わらず、ＡＮＤゲートは常にＬ出力となるため、入力側となる機能ブロックＡ３に対して電位を固定することができる。
【００３１】
なお、機能ブロックＢ４が機能しないときに、機能ブロックＡ３がＬ入力状態でなくＨ入力状態である必要がある場合、複数の論理ゲートを使用すれば簡単にＨ入力状態を構成することができる。
【産業上の利用可能性】
【００３２】
本発明は、ＣＭＯＳ型半導体集積回路などの各種半導体集積回路において低消費電力化を図るのに有効に利用できる。
【図面の簡単な説明】
【００３３】
【図１】本発明の半導体集積回路の実施形態の構成を示す図ある。
【図２】図１の半導体集積回路においてフォトマスクを１層変更した後の構成を示す図である。
【図３】図１の半導体集積回路に用いるＩＦ部の構成を示す図である。
【符号の説明】
【００３４】
１  ＶＤＤライン
２  ＧＮＤライン
３  機能ブロックＡ
４  機能ブロックＢ
５  ＩＦ部
３１  機能ブロックＡ−ＶＤＤライン
３２  機能ブロックＡ−ＧＮＤライン
４１  機能ブロックＢ−ＶＤＤライン
４２  機能ブロックＢ−ＧＮＤライン
【図１】
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【図２】
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【図３】
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