(57)【要約】【課題】  レイアウト内にデッドスペースが発生することを防止することにより、半導体集積回路の面積を小さくできるようにすること。【解決手段】  集積回路設計装置１００の入力装置１０１を操作することによって、外部記憶装置１０５のレイアウト図形情報記憶部１０６に予め記憶したモジュールの複数の図形データ及び使用制約記憶部１０７に予め記憶した位置関係制約等の制約を入力する。ＣＰＵ１０２は、前記制約を満たすように図形データのレイアウトを算出すると共に前記算出したレイアウトの中から、評価基準記憶部１０８に記憶した評価基準をより良く満たすレイアウトを選択する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
集積回路の図形データを記憶する図形データ記憶手段と、
レイアウトに関する制約を記憶する制約記憶手段と、
前記制約記憶手段に記憶した制約を位相関係に変換する変換手段と、
レイアウトの評価基準を記憶する評価基準記憶手段と、
前記位相関係を満たすように図形データのレイアウトを算出すると共に前記算出したレイアウトの中から、前記評価基準に基づいて所定のレイアウトを選択するレイアウト処理手段とを備えて成ることを特徴とする集積回路設計装置。
【請求項２】
前記レイアウト処理手段は、複数の図形データを関連付け、該関連付けた複数の図形データに対称な図形データを算出することを特徴とする請求項１記載集積回路設計装置。
【請求項３】
前記レイアウト処理手段は、シーケンスペア法によって図形データのレイアウトを算出することを特徴とする請求項２記載の集積回路設計装置。
【請求項４】
前記制約には、複数の図形データの水平位置関係の制約及び垂直位置関係の制約を含むことを特徴とする請求項３記載の集積回路設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における図形データのレイアウト設計を行う集積回路設計装置に関する。
【背景技術】
【０００２】
従来から、ＬＳＩ（Large Scale Integrated Circuit）等の半導体集積回路において、回路要素に相当する図形データのレイアウト設計を行うために、集積回路設計装置が利用されている。
半導体集積回路のレイアウト設計に、シーケンスペア法を用いる手法が考えられる（例えば、非特許文献１参照）。
シーケンスペア法は、複数の素材（例えば図形データ）の位置関係を上下左右の４つの位置関係（位相関係）で表すことにより各素材の位置関係を定義し、所定の評価基準を満たす素材の組み合わせの中から最適なものを選択して、各素材の配置等を決定する手法である（例えば、特許文献１、特許文献２参照）。
【０００３】
図６は、従来の集積回路設計装置において、複数の図形データに対する対称な図形データを生成する場合の処理を説明する図である。
図６において、図形データ６０１ａと図形データ６０２ａは相互に図示するような所定の位置関係を保って配置されており又、両図形６０１ａ、６０２ａはＹ軸に対しても図示するような所定の位置関係を保って配置されている。
Ｙ軸を基準として図形データ６０１ａと図形データ６０２ａの線対称となる図形データ６０１ｂ、６０２ｂを生成する場合、図形データ６０１ａと図形データ６０２ａを含む１つの領域６０３ａを考えて、領域６０３ａに対してＹ軸対称の領域６０３ｂ内には、Ｙ軸を基準として図形データ６０１ａ、６０２ａに線対称な図形データ６０１ｂ、６０２ｂが生成される。これにより、Ｙ軸に関して図形データ６０１ａ、６０２ａに線対称な図形データ６０１ｂ、６０２ｂを生成することができる。
【０００４】
【非特許文献１】２００２年６月１０〜１４日の期間に発行された「39th Design Automation Conference Proceedings 2002」第８４８頁〜第８５３頁に掲載された論文「アラインメト及び実行の制約をともなうフロアプラニング（Floorplanning with Alignment and Performance Constraints）」（IEEE PRESS BOOKS、ISBN 1-58113-461-4）
【特許文献１】特開平９−１０８９３３号公報
【特許文献２】特開平９−１０８９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の集積回路設計装置では、領域６０３ｂが１つの図形データと同様の領域を占有するため、領域６０３ｂ内には配線等を配置することができない。
即ち、領域６０３ｂにおいて、図形データ６０１ｂ、６０２ｂを除く部分はデッドスペースとなるため、集積回路のレイアウト内に不要な領域が生成され、集積回路の面積が大きくなってしまうという問題がある。
本発明は、レイアウト内にデッドスペースが発生することを防止することにより、半導体集積回路の面積を小さくできるようにすることを課題としている。
【課題を解決するための手段】
【０００６】
本発明によれば、集積回路の図形データを記憶する図形データ記憶手段と、レイアウトに関する制約を記憶する制約記憶手段と、前記制約記憶手段に記憶した制約を位相関係に変換する変換手段と、レイアウトの評価基準を記憶する評価基準記憶手段と、前記位相関係を満たすように図形データのレイアウトを算出すると共に前記算出したレイアウトの中から、前記評価基準に基づいて所定のレイアウトを選択するレイアウト処理手段とを備えて成ることを特徴とする集積回路設計装置が提供される。
レイアウト処理手段は、位相関係を満たすように図形データのレイアウトを算出すると共に前記算出したレイアウトの中から、評価基準に基づいて所定のレイアウトを選択する。
【０００７】
ここで、前記レイアウト処理手段は、複数の図形データを関連付け、該関連付けた複数の図形データに対称な図形データを算出するように構成してもよい。
また、前記レイアウト処理手段は、シーケンスペア法によって図形データのレイアウトを算出するように構成してもよい。
また、前記制約には、複数の図形データの水平位置関係の制約及び垂直位置関係の制約を含むように構成してもよい。
【発明の効果】
【０００８】
本発明に係る集積回路設計装置によれば、レイアウト内におけるデッドスペースの発生を防止することが可能になり、半導体集積回路の面積を小さく形成することが可能になる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の実施の形態に係る集積回路設計装置のブロック図であり、アナログ半導体集積回路の設計に適したアナログ集積回路設計装置の例を示している。
図１において、集積回路設計装置１００は、キーボードやマウス等によって構成され入力手段を構成する入力装置１０１、レイアウト処理手段を構成する中央処理装置（ＣＰＵ）１０２、表示手段を構成する表示装置１０３、半導体メモリによって構成された主記憶装置１０４、磁気ディスクによって構成された外部記憶装置１０５を備えている。
【００１０】
外部記憶装置１０５内には、半導体集積回路を構成する回路要素等の図形データを記憶したレイアウト図形情報記憶部１０６、図形データのレイアウトを算出する際に使用する制約を記憶した使用制約記憶部１０７、算出したレイアウトの良否を評価するための所定の評価基準を記憶した評価基準記憶部１０８が設けられている。
複数の図形データの配置に関する前記制約には、例えば、複数の図形データの水平位置関係の制約及び垂直位置関係の制約（各図形データの水平位置関係のみの制約（水平位置関係制約）、各図形データの垂直位置関係のみの制約（垂直位置関係制約）、例えば、各図形データの水平位置関係及び垂直位置関係の両方の制約（水平・垂直位置関係制約））が含まれている。尚、制約とは、図形レイアウト等において、必ず満たさなければならない条件を意味している。
【００１１】
レイアウトの相対的な良さを評価するための前記評価基準としては、配線パターン長の総計（総配線長）や半導体集積回路チップの面積等があり、総配線長が所定長以下、あるいは、半導体集積回路チップの面積が所定面積以下によってレイアウトの相対的な良さを評価する。前記評価が優れた方のレイアウトを採用する。
尚、外部記憶装置１０５は、ＣＰＵ１０２が実行するプログラムを記憶している。主記憶装置１０４及び外部記憶装置１０５は記憶手段を構成している。また、レイアウト図形情報記憶部１０６は図形データ記憶手段を構成し、使用制約記憶部１０７は制約記憶手段を構成し、評価基準記憶部１０８は評価基準記憶手段を構成している。
【００１２】
図２〜図４は、図１の集積回路設計装置１００の処理を示すフローチャートで、外部記憶装置１０５に記憶されたレイアウト生成処理プログラムを主記憶装置１０４に展開し、該プログラムをＣＰＵ１０２が実行することにより行う処理を示している。
図５は、図１の集積回路設計装置１００において、複数の図形データに対して線対称にレイアウトした複数の図形データを生成する場合の処理を説明する図である。
【００１３】
図５において、図形データ５０１ａ、５０２ａ、５０３ａは相互に図示するような所定の位置関係を保るように関連付けられており又、各図形５０１ａ、５０２ａ、５０３ａはＹ軸に対しても図示するような所定の位置関係を保つように関連付けられて配置されている。図形データ５０１ｂ、５０２ｂ、５０３ｂは、各々、Ｙ軸を基準として、図形データ５０１ａ、５０２ａ、５０３ａが線対称となるようなレイアウトの図形データである。
【００１４】
以下、図１〜図５を用いて、本実施の形態に係る集積回路設計装置１００の動作を詳細に説明する。
先ず、入力装置１０１を操作することによって、外部記憶装置１０５のレイアウト図形情報記憶部１０６に予め記憶したモジュールの複数の図形データを選択して入力する（ステップＳ２０１）。ＣＰＵ１０２は、外部記憶装置１０５のレイアウト図形情報記憶部１０６に予め記憶した複数の図形データを主記憶装置１０４に格納する。
【００１５】
次に、入力装置１０１を操作することによって、外部記憶装置１０５の使用制約記憶部１０７に予め記憶した位置関係制約等の制約を選択して入力する（ステップＳ２０２）。ＣＰＵ１０２は、外部記憶装置１０５の使用制約記憶部１０７に予め記憶した制約のうち選択された制約を主記憶装置１０４に格納する。
次に、ＣＰＵ１０２は、複数の図形データの前記制約を、シーケンスペア法における位相関係に変換する、即ち、複数の図形データの位置関係を上下左右の４種類の位置関係（位相関係）で表す（ステップＳ２０３）。
【００１６】
図３は、複数の図形データの制約を位相関係に変換するための処理を示すフローチャートである。図３において、位相関係への変換処理は、先ず、制約から位相関係を抽出すると共に（ステップＳ３０１）、複数の図形データの位置関係を表すグラフを用意する（ステップＳ３０２）。次に、制約が与えられた図形データ間には、前記位相関係を満足するように各図形データに枝を張る（ステップＳ３０３）。これにより、制約を位相関係に変換する。
【００１７】
これを図５の例で説明すると、各図形データ５０１ａ〜５０３ａ相互位置に関する制約を、シーケンスペア法における上下左右の４種類の位置関係（位相関係）で表す。
次に、ＣＰＵ１０２は、前記位相関係を満たすレイアウトを算出する処理（配置処理）を行う（ステップＳ２０４）。図４は、ステップ２０４の配置処理の詳細を示すフローチャートである。
図４において、ＣＰＵ１０２は、先ず、制約を満たす初期解ｘを作成する（ステップＳ４０１）。
【００１８】
次に、ＣＰＵ１０２は、各図形データを用いて別の解ｘ’を作成し（ステップＳ４０２）、前記解ｘ’が位置制約を満たすか否かを判断する（ステップＳ４０３）。ＣＰＵ１０２は、ステップＳ４０３において、前記解ｘ’が前記制約を満たすと判断した場合、解ｘ’の方が解ｘよりも、評価基準記憶１０８に記憶した所定の評価基準をより良く満たす場合に、解ｘを解ｘ’に置き換えて解の更新を行った後（ステップＳ４０４）、配置処理の終了条件が到来したか否かを判断する（ステップＳ４０５）。このようにして配置改善を行う。
【００１９】
ステップＳ４０３において、ＣＰＵ１０２は、前記解ｘ’が制約を満たさないと判断した場合にはステップＳ４０５に移行する。
ステップＳ４０５において、ＣＰＵ１０２は、配置処理の終了条件（例えば、全ての図形データの配置についての処理が終了）が満たされたと判断した場合には配置処理を終了し、配置処理の終了条件が満たされないと判断した場合にはステップＳ４０２に戻って前記処理を繰り返す。このようにして配置処理を行うことにより、前記位相関係を満たすように図形データのレイアウトを算出すると共に前記算出したレイアウトの中から、前記評価基準に基づいて所定のレイアウトを選択する。
【００２０】
前記配置処理の例を図５を用いて説明すると、ＣＰＵ１０２は、各図形データ５０１ａ〜５０３ａ相互の位置関係を関連付け、該関連付けた複数の図形データ５０１ａ〜５０３ａに対称な図形データ５０１ｂ〜５０３ｂを算出する。
即ち、ＣＰＵ１０２は、各図形データ５０１ａ〜５０３ａ相互の位置関係を関連付け、各図形データ５０１ａ〜５０３ａの制約を位相関係で表す。ＣＰＵ１０２は、前記位相関係を満たすように、各図形データ５０１ａ〜５０３ａのＹ軸における線対称図形データ５０１ｂ〜５０３ｂのレイアウトを算出すると共に、前記算出したレイアウトの中から、前記評価基準に基づいて所定のレイアウト（例えば、総配線長が最短で且つチップ面積が最小になるレイアウト）を選択する。
【００２１】
このようにしてレイアウトを算出することにより、図形データ５０１ｂ〜５０３は相対的に規制された位置関係にあるものの、各図形データ５０１ｂ〜５０３ｂの周辺にはデッドスペースが発生せず、配線等を配置することができる。尚、ここで、ＣＰＵ１０２はレイアウト処理手段を構成している。
ＣＰＵ１０２は、配置処理が終了すると（ステップＳ２０４）、図形の配置（レイアウト）データを表示装置１０３に表示出力し又、外部記憶装置１０５に出力して記憶し（ステップＳ２０５）、処理を終了する。
【００２２】
以上述べたように、本実施の形態に係る集積回路設計装置１００は、位相関係を満たすように図形データのレイアウトを算出すると共に前記算出したレイアウトの中から、前記評価基準に基づいて所定のレイアウトを選択するようにしている。また、複数の図形データを関連付け、該関連付けた複数の図形データの線対称図形を算出するようにしている。したがって、レイアウト内におけるデッドスペースの発生を防止することが可能になり、半導体集積回路の面積を小さく形成することが可能になる。
【００２３】
また、位相関係を用いて設計を行っているので、シーケンスペア法を用いて効率的に半導体集積回路の設計を行うことが可能になる。
対称図形データを無駄なスペースを発生させることなく生成可能であるため、差動増幅器を含むようなアナログ集積回路の設計には最適である。
【産業上の利用可能性】
【００２４】
前記実施の形態では、アナログ集積回路の例で説明したが、デジタル集積回路にも適用可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態に係る集積回路設計装置のブロック図である。
【図２】本発明の実施の形態に係る集積回路設計装置の動作を示すフローチャートである。
【図３】本発明の実施の形態に係る集積回路設計装置の動作を示すフローチャートである。
【図４】本発明の実施の形態に係る集積回路設計装置の動作を示すフローチャートである。
【図５】本発明の実施の形態に係る集積回路設計装置の動作を説明するための説明図である。
【図６】従来の集積回路設計装置の動作を説明するための説明図である。
【符号の説明】
【００２６】
１０１・・・入力手段を構成する入力装置
１０２・・・レイアウト処理手段を構成するＣＰＵ
１０３・・・表示手段を構成する表示装置
１０４・・・記憶手段を構成する主記憶装置
１０５・・・記憶手段を構成する外部記憶装置
１０６・・・図形データ記憶手段を構成するレイアウト図形情報記憶部
１０７・・・制約記憶手段を構成する使用制約記憶部
１０８・・・評価基準記憶手段を構成する評価基準記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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