(57)【要約】【課題】本発明は、エッチャントを使用した液晶表示素子製造方法を提供する。【解決手段】硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、フッ素化合物を含むエッチャントを利用してゲートライン形成工程及び画素電極形成工程を進行することにより、１つのエッチャントを適用してゲートライン及び画素電極を同時にエッチングし、画素電極形成工程で静電気防止回路部を同時に除去することを可能にすることで、液晶表示素子の製造工程を単純化する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板を準備する段階と、
前記基板上に第１エッチャントを使用してゲートラインを形成する段階と、
前記ゲートライン上に絶縁層を形成する段階と、
前記絶縁層上の一部に半導体層を形成する段階と、
前記絶縁層上にテストラインを形成し、前記半導体層上にソース及びドレイン電極を形成する段階と、
前記基板上にゲートラインを露出させるパッシべーションホールを備える保護膜を形成する段階と、
前記保護膜上に硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、及びフッ素化合物を含む第２エッチャントを適用して画素電極を形成する段階と、
を含むことを特徴とする液晶表示素子製造方法。
【請求項２】
前記第１エッチャント及び第２エッチャントは、同一の組成を有することを特徴とする請求項１に記載の液晶表示素子製造方法。
【請求項３】
前記ゲートラインを形成する段階は、
アルミニウム合金層を形成する段階と、前記アルミニウム合金層上にモリブデン層を形成する段階と、を含むことを特徴とする請求項１に記載の液晶表示素子製造方法。
【請求項４】
前記ゲートラインを形成する段階は、静電気防止回路部の形成段階をさらに含むことを特徴とする請求項３に記載の液晶表示素子製造方法。
【請求項５】
前記パッシべーションホールを形成する段階は、
前記保護層上に画素電極物質を形成する段階と、
前記パッシべーションホール内の画素電極物質を除去する段階と、
前記パッシべーションホールの下部のゲートラインを除去して前記静電気防止回路とゲートラインとを分離する段階と、を含むことを特徴とする請求項４に記載の液晶表示素子製造方法。
【請求項６】
前記パッシべーションホール内の画素電極物質及びゲートラインは、前記第２エッチャントによって除去されることを特徴とする請求項５に記載の液晶表示素子製造方法。
【請求項７】
前記パッシべーションホールを形成する段階は、
前記テストラインを露出させる第１コンタクトホール、ゲートパッドを形成するための第２コンタクトホール及びドレイン電極と画素電極とを連結するための第３コンタクトホールを形成する段階をさらに含むことを特徴とする請求項１に記載の液晶表示素子製造方法。
【請求項８】
前記第１コンタクトホール、第２コンタクトホール及び第３コンタクトホールは、同時に形成されることを特徴とする請求項７に記載の液晶表示素子製造方法。
【請求項９】
前記画素電極を形成する段階は、前記ゲートパッドを形成する段階をさらに含むことを特徴とする請求項１に記載の液晶表示素子製造方法。
【請求項１０】
前記ゲートラインの露出部は、偶数番目のゲートラインを含むことを特徴とする請求項１に記載の液晶表示素子製造方法。
【請求項１１】
前記画素電極は、非晶質ＩＴＯで構成されることを特徴とする請求項１に記載の液晶表示素子製造方法。
【請求項１２】
前記第１エッチャントは、硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、及びフッ素化合物を含むことを特徴とする請求項１に記載の液晶表示素子製造方法。
【請求項１３】
前記鉄化合物は、Ｆｅ(ＮＯ３)３、ＦｅＣｌ３、Ｆｅ２(ＳＯ４)３、ＮＨ４Ｆｅ(ＳＯ４)２のうちいずれか１つであることを特徴とする請求項１２に記載の液晶表示素子製造方法。
【請求項１４】
前記フッ素化合物は、ＮＨ４Ｆ、ＮＨ４ＨＦ２、ＨＦ、ＮａＦ及びＫＦのうちいずれか１つであることを特徴とする請求項１２に記載の液晶表示素子製造方法。
【請求項１５】
前記第１エッチャントの硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、フッ素化合物の重量比は、それぞれ７〜１２wt％、２〜４wt％、１〜４wt％、０．１〜２．０wt％であることを特徴とする請求項１２に記載の液晶表示素子製造方法。
【請求項１６】
前記エッチャントは、１０wt％のＨＮＯ３、３wt％のＦｅ(ＮＯ３)３、３wt％のＨＣｌＯ４、０．４wt％のＮＨ４Ｆを含むことを特徴とする請求項１５に記載の液晶表示素子製造方法。
【請求項１７】
前記過塩素酸(ＨＣｌＯ４)の代わりに硫酸(Ｈ２ＳＯ４)、次亜塩素酸(ＨＣｌＯ)、亜塩素酸(ＨＣｌＯ２)、または塩素酸(ＨＣｌＯ３)のうちいずれか１つが使用されることを特徴とする請求項１２に記載の液晶表示素子製造方法。
【請求項１８】
基板を準備する段階と、
前記基板上にゲートライン及び短絡バーを形成する段階と、
前記ゲートライン上に絶縁層を形成する段階と、
前記絶縁層の一部に半導体層を形成する段階と、
前記絶縁層上にテストラインを形成し、前記半導体層上にソース及びドレイン電極を形成する段階と、
前記ゲートラインを露出させるパッシべーションホールを備える保護層を形成する段階と、
硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、フッ素化合物を含むエッチャントを使用して画素電極をパターニングし、前記パッシべーションホール内の画素電極物質及びゲートラインを除去する段階と、
を含むことを特徴とする液晶表示素子製造方法。
【請求項１９】
前記ゲートラインは、硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、フッ素化合物を含む第１エッチャントによりエッチングされることを特徴とする請求項１８に記載の液晶表示素子製造方法。
【請求項２０】
前記鉄化合物は、鉄(III)イオンを提供することを特徴とする請求項１８に記載の液晶表示素子製造方法。
【請求項２１】
前記フッ素化合物は、フッ素イオンを提供することを特徴とする請求項１８に記載の液晶表示素子製造方法。
【請求項２２】
前記第１エッチャントの硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、フッ素化合物の重量比は、それぞれ７〜１２wt％、２〜４wt％、１〜４wt％、０．１〜２．０wt％であることを特徴とする請求項１９に記載の液晶表示素子製造方法。
【請求項２３】
前記エッチャントは、１０wt％のＨＮＯ３、３wt％のＦｅ(ＮＯ３)３、３wt％のＨＣｌＯ４、０．４wt％のＮＨ４Ｆを含むことを特徴とする請求項２１に記載の液晶表示素子製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子の製造のために使用されるエッチャントを使用した液晶表示素子製造方法に関し、特に、液晶表示素子のゲートラインを形成する工程に使用されるエッチャントを開発し、これを使用したゲートライン及び画素電極を形成する方法に関する。
【背景技術】
【０００２】
液晶表示素子は、最近最も注目を集めている映像表示装置である。特に、単位画素を駆動するスイッチング素子として、薄膜トランジスター(  以下、ＴＦＴ)を主に使用するＴＦＴ液晶表示素子が広く使用されている。
【０００３】
ＴＦＴ液晶表示素子は、スイッチング素子としてのＴＦＴがマトリックス形態に配列されているＴＦＴアレイ基板と、前記ＴＦＴアレイ基板と対向して形成され、カラーフィルターを含むカラーフィルター基板と、を備え、前記ＴＦＴアレイ基板と前記カラーフィルター基板との間には液晶が充填されている。
【０００４】
特に、液晶表示素子のＴＦＴアレイ基板は、薄膜トランジスターにより液晶表示素子の単位画素が駆動されるので、ＴＦＴアレイ基板の形成工程は、ＴＦＴ液晶表示素子を形成する工程の重要部分を占める。
【０００５】
通常、ＴＦＴアレイ基板を形成する工程は、ゲート電極を形成する工程、前記ゲート電極上にゲート絶縁層を形成する工程、前記ゲート絶縁層上に半導体層を形成する工程、前記半導体層上にソース／ドレイン電極及びデータラインを形成する工程、前記データライン上に保護膜を形成する工程、及び前記保護膜上に画素電極を形成する工程からなる。
【０００６】
特に、ゲートラインを形成する工程は、透明な基板上にゲートメタルを蒸着し、フォトリソグラフィ工程を適用してゲートライン及びゲート電極パターンを形成する工程からなる。
【０００７】
以下、図５Ａ〜図５Ｄを参照してゲートラインを形成する工程を詳細に説明する。
【０００８】
図５Ａに示すように、スパッタリング方法により基板１上にモリブデンまたはアルミニウム合金などのゲートメタル２を蒸着する。
【０００９】
スパッタリング方法は、電界により加速された非活性イオンとターゲットを衝突させてターゲット物質を飛散させ、その飛散されるターゲット物質を基板上に蒸着させる方法である。ゲートメタルとしては、銅合金またはアルミニウム合金が主に使用されるが、特に、電気伝導特性が優秀で、ゲートメタル及びゲート信号を供給するパッド部との電気的接合特性が優れたアルミニウム(Ａｌ)合金とモリブデン(Ｍｏ)との二重層が主に使用される。
【００１０】
ゲートメタルを基板上に形成した後、ゲートメタルをパターニングしてゲートライン及びゲート電極を形成する。
【００１１】
図５Ｂに示すように、ゲートメタルが蒸着された基板全体面に感光膜(photo resist)３をスピンコーティング方法によりコーティングする。次に、ゲートラインパターンが形成されたマスク４を適用して露光を実施する。
【００１２】
感光膜は、紫外線などの光に露出されると、その結合構造が変わるポリマーであり、現像段階で、光に露出された部分が除去されるか、または維持される特性を利用してゲートメタル上にパターンを形成する。
【００１３】
図５Ｃに示すように、感光膜３が露光された後、露光された感光膜を選択的に除去するために、現像工程を行う。上記の工程が終了すると、基板上にはゲートラインのパターンを有する感光膜５が残り、前記感光膜５をマスクとして適用してエッチング工程を行う。
【００１４】
その結果、図５Ｄに示すように、エッチング工程を通じてゲートライン６が形成される。
【００１５】
ゲートメタル２をエッチングする方法としては、ウェットエッチング方法及びドライエッチング方法がある。ウェットエッチングは、化学溶液内でゲートメタルを酸化させて除去する方法であり、ドライエッチングは、プラズマ状態のイオンをゲートメタル上に照射することによってゲートメタルを除去する方法である。
【００１６】
ウェットエッチングは、エッチング方向に沿ってエッチング率が均一である等方性エッチング特性を有し、ドライエッチングは、エッチング方向に沿ってエッチング率が相違する異方性エッチング特性を有する。
【００１７】
ゲートライン上には多くの薄膜が形成されるが、その薄膜に断線が発生しないようにゲートラインの形状をテーパ形状にする必要がある。従って、ゲートラインをテーパ形状に形成するために、ゲートラインのエッチング方法としては、主に等方性エッチング特性を有するウェットエッチングが使用される。
【００１８】
ウェットエッチングを通じてゲートラインはテーパ形状になるが、アルミニウム合金とモリブデンとの二重層をゲートメタルとして使用し、エッチャントとして燐酸(Ｈ３ＰＯ４)と硝酸(ＨＮＯ３)と酢酸(ＣＨ３ＣＯＯＨ)との混合液を使用する従来の技術では、アルミニウム合金層及びモリブデン層のエッチング率がエッチャント内で相違するため、テーパ形状が変形に形成される。
【００１９】
図６Ａ及び図６Ｂは、ゲートメタルとしてアルミニウム合金層とモリブデン層の二重層を使用し、燐酸(Ｈ３ＰＯ４)、硝酸(ＨＮＯ３)及び酢酸(ＣＨ３ＣＯＯＨ)を含むエッチャントを使用してゲートラインをエッチングする方法を概略的に示す図である。
【００２０】
図６Ａは、前記エッチャントによるエッチング率が相違するため、変形にエッチングされたアルミニウム合金層２１及びモリブデン層２２を示す。このとき、エッチャント中の燐酸とアルミニウム合金層２１が反応してアルミニウム合金層２１がエッチングされ、硝酸とモリブデン層２２が反応してモリブデン層２２がエッチングされると知られている。しかしながら、アルミニウム合金層２１と燐酸の反応性がモリブデン層２２と硝酸の反応性より大きいため、図６Ａに示すように、エッチング後にもアルミニウム合金層２１の上部のパターニングされたモリブデン層２２がエッチングされたアルミニウム合金層２１より大きい。
【００２１】
従って、完全なテーパ形状を形成するためには、ウェットエッチングされたモリブデン層２２をドライエッチングによってもう一度エッチングしなければならない。モリブデン層２２は、ドライエッチングを通じてアルミニウム合金層２１のようにテーパ形状になる。図６Ｂは、ドライエッチングを通じてテーパ形状になったモリブデン層２２とアルミニウム合金層２１との積層状態を示す。
【００２２】
エッチングが完了した後、基板上に残存する感光膜を除去し、洗浄工程を経てゲートラインを形成する。
【００２３】
前述したようなゲートライン形成工程を要約すると、ゲートメタルを基板上に蒸着する段階と、ゲートメタル上に露光工程を通じて感光膜パターンを形成する段階と、前記感光膜パターンをマスクとして適用してウェットエッチングする段階と、ウェットエッチングした前記ゲートメタルをさらにドライエッチングする段階と、感光膜を除去する段階と、洗浄段階とに区分することができる。
【００２４】
一方、薄膜トランジスターが形成された後、液晶に電界を印加する役割を遂行する画素電極を形成する工程が進行される。画素電極としては普通非晶質のＩＴＯ(インジウム錫酸化物)からなる透明電極を使用する。ＩＴＯで形成された画素電極は、シュウ酸(ＣＯＯＨ)２によりウェットエッチングされることが知られている。
【００２５】
しかしながら、ＴＦＴアレイ基板を製造する工程では、アレイ基板の製造中にゲートラインまたはデータラインに静電気が発生することを防止するために、ゲートライン及びデータラインの端を相互連結してゲートライン及びデータラインを等電位にする静電気防止回路部(shorting bar portion)をさらに形成する。また、前記ゲートラインまたはデータラインの端に形成された静電気防止回路部を画素電極を形成する段階で除去することにより、相互分離されるゲートライン及びデータラインを形成する。
【００２６】
静電気防止回路部とゲートラインまたはデータラインとの分離は、ゲートラインをパターニングするときに使用したエッチャントを使用してエッチングすることにより行われる。前記静電気防止回路部がゲートラインエッチング用エッチャントを使用して除去できることは、その成分がゲートラインと同一であるためである。
【００２７】
一方、研削方法によって前記静電気防止回路部をゲートラインから 分離することができ、このときは、多くのパーティクルが発生することにより不良が発生する可能性があるため、エッチングによる静電気防止回路部除去方法が選好される。
【００２８】
ゲートライン形成時に使用されたエッチャントを利用して静電気防止回路部をゲートラインから分離するためには、画素電極形成段階及び静電気防止回路除去段階の２段階を実施すべきである。画素電極形成段階では、シュウ酸(ＣＯＯＨ)２を適用して画素電極をエッチングし、静電気防止回路部除去段階では、ゲートラインをパターニングする時に使用したエッチャントを利用して静電気防止回路部を除去する。
【００２９】
アルミニウム合金層とモリブデン層との二重層をゲートラインとして使用するＴＦＴアレイ基板の製造工程は、ゲートラインのエッチングのためにウェットエッチングを実施した後、ドライエッチング工程をさらに進行すべきである。従って、工程の遅延が発生し、ドライエッチング方法のための装備を別途に備えるべきであるため、コストが上昇する。 
【００３０】
また、従来のエッチャントによるゲートラインのパターンは、テーパ形状の側面傾斜角が大きいため、ゲートライン上に薄膜を形成する時に断線(cutting)の原因になる。
【００３１】
図７は、従来のエッチャントを使用してゲートラインがエッチングされた様子を撮影した電子顕微鏡写真である。図示されたように、ゲートラインのプロファイルは傾斜が大きいことが分かる。
【００３２】
また、画素電極を形成する段階で、画素電極のパターニングのためにシュウ酸((ＣＯＯＨ)２)を使用し、静電気防止回路部のエッチングのために別途のエッチャントを使用する、２重の工程が必要であるため、工程が複雑になる。
【００３３】
また、画素電極物質である非晶質ＩＴＯ膜とシュウ酸((ＣＯＯＨ)２)が反応すると、エッチングが進行される装備に反応副産物である結晶析出物が形成されるので、作業者が装備の外部に露出される結晶析出物を周期的に除去すべきであるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００３４】
本発明の目的は、前述したように、液晶表示素子を形成する段階のうち、アルミニウム合金層とモリブデン層との二重層を使用するゲートライン形成段階で、一度のウェットエッチング方法によってゲートラインを形成し得るエッチャントを提供することにある。
【００３５】
本発明の他の目的は、本発明のエッチャントを適用して非晶質のＩＴＯ膜で構成される画素電極を形成することにある。
【００３６】
本発明のまた他の目的は、前記非晶質ＩＴＯ膜を形成する工程で、ゲートラインの静電気を防止するために形成された静電気防止回路部を共に除去することで工程を単純化することにある。
【課題を解決するための手段】
【００３７】
このような問題点を解決するために、本発明のエッチャントは、硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、フッ素化合物を含むことを特徴とする。前記鉄化合物は、鉄(III)イオン(Ｆｅ３＋)を提供する任意の鉄化合物であり、前記フッ素化合物は、フッ素イオン(Ｆ−)を提供する任意のフッ素化合物である。前記鉄化合物としては、Ｆｅ(ＮＯ３)３、ＦｅＣｌ３、Ｆｅ２(ＳＯ４)３及びＮＨ４Ｆｅ(ＳＯ４)２が使用されることができ、前記フッ素化合物としては、ＮＨ４Ｆ、ＮＨ４ＨＦ２、ＨＦ、ＮａＦ及びＫＦが使用されることができる。
【００３８】
本発明の液晶表示素子製造方法は、基板を準備する段階と、前記基板上に第１エッチャントを使用してゲートラインを形成する段階と、前記ゲートライン上に絶縁層を形成する段階と、前記絶縁層上の一部に半導体層を形成する段階と、前記絶縁層上にテストラインを形成し、前記半導体層上にソース及びドレイン電極を形成する段階と、前記基板上にゲートラインを露出させるパッシべーションホールを備える保護膜を形成する段階と、前記保護膜上に硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、及びフッ素化合物を含む第２エッチャントを適用して画素電極を形成する段階と、を含むことを特徴とする。
【００３９】
本発明の液晶表示素子製造方法は、基板を準備する段階と、前記基板上にゲートライン及び短絡バーを形成する段階と、前記ゲートライン上に絶縁層を形成する段階と、前記絶縁層の一部に半導体層を形成する段階と、前記絶縁層上にテストラインを形成し、前記半導体層上にソース及びドレイン電極を形成する段階と、前記ゲートラインを露出させるパッシべーションホールを備える保護層を形成する段階と、硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、フッ素化合物を含むエッチャントを使用して画素電極をパターニングし、前記パッシべーションホール内の画素電極物質及びゲートラインを除去する段階と、を含むことを特徴とする。
【発明の効果】
【００４０】
本発明のエッチャントを適用して液晶表示素子を製造することにより、アルミニウム合金とモリブデン層との二重層をゲートラインとして適用するゲートラインを形成する工程で、ただ一度のウェットエッチングによっても良好のフロファイル傾斜角を有するゲートラインを形成することができ、画素電極を形成する段階で、本発明のエッチャントを適用して画素電極をエッチングし、ゲートラインの一部を除去することにより、効果的に静電気防止回路部とゲートイーブンラインを分離することができるので、工程の短縮が達成できる。
【００４１】
また、非晶質のＩＴＯ膜で構成される画素電極を除去する段階で、結晶析出物が発生しないので、装備の運用が容易になり、装備の維持及び補修への費用が節減され、工程が短縮されるという効果がある。
【発明を実施するための最良の形態】
【００４２】
本発明では、メタルをエッチングする新しいエッチャントを提供する。以下、本発明に対して詳細に説明する。
【００４３】
アルミニウム合金とモリブデンとの二重層で構成されるゲートメタルをエッチングするために使用される本発明のエッチャントは、硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、及びフッ素化合物を含んで形成される。前記鉄化合物としては、イオン化して鉄(III)イオン(Ｆｅ３＋)を提供するＦｅ(ＮＯ３)３、ＦｅＣｌ３、Ｆｅ２(ＳＯ４)３、ＮＨ４Ｆｅ(ＳＯ４)２などを使用することができ、前記フッ素化合物としては、イオン化してフッ素イオン(Ｆ−)を提供するＮＨ４Ｆ、ＮＨ４ＨＦ２、ＨＦ、ＮａＦ及びＫＦなどを使用すことができる。
【００４４】
このとき、硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、及びフッ素化合物の重量比は、それぞれ約７〜１２wt％、２〜４wt％、１〜４wt％、０．１〜２．０wt％であることを特徴とする。その残りは、水で構成される。特に、硝酸(ＨＮＯ３)、硝酸鉄(Ｆｅ(ＮＯ３)３)、過塩素酸(ＨＣｌＯ４)、フッ化アンモニウム(ＮＨ４Ｆ)の重量比は、それぞれ約７〜１２wt％、２〜４wt％、１〜４wt％、０．１〜２．０wt％である。
【００４５】
本発明のエッチャントの構成成分がゲートラインを構成するアルミニウム合金層とモリブデン層との二重層と反応してエッチングされる過程を反応式を通じて説明する。
【００４６】
[反応式１]
ゲートメタルを構成するモリブデン層は、本発明のエッチャント成分のうち、硝酸と反応する。
2Mo → 2Mo3+ + 6e-
2H+ + 6e- → 3H2(硝酸(HNO3)から由来)
2Mo + 6H+ → 2Mo3+ + 3H2
前記反応式のように、モリブデン層は、硝酸との酸化、還元反応によって除去される。
【００４７】
[反応式２]
また、ゲートメタルのうちアルミニウム合金層は、アルミニウムと本発明のエッチャントのうち硝酸鉄(Ｆｅ(ＮＯ３)３)と反応して除去される。
Al →Al3+ + 3e-
3Fe3+  3e- → 3Fe2+(鉄化合物(例、(Fe(NO3)3)から由来)
Al + 3Fe3+ → Al3+ + 3Fe2+
前記反応式によって、アルミニウム層は、エッチャントのうち鉄化合物(例、Ｆｅ(ＮＯ３)３)との酸化、還元反応によって除去される。
【００４８】
また、本発明のエッチャントのうち過塩素酸(ＨＣｌＯ４)は、エッチャントのｐＨを低くすることでエッチング反応が活発になるように環境を造成する役割を遂行し、フッ素化合物(例、(ＮＨ４Ｆ))は、エッチングが進行する間、ゲートメタルの表面にエッチングされたパーティクルが吸着されることを防止し、酸化されたモリブデンイオンが再吸着されることを防止する役割を遂行する。特に、過塩素酸は、エッチングのときに酸性雰囲気を維持する役割をするので、過塩素酸(ＨＣｌＯ４)の代わりに硫酸(Ｈ２ＳＯ４)または次亜塩素酸(ＨＣｌＯ)、亜塩素酸(ＨＣｌＯ２)、塩素酸(ＨＣｌＯ３)などを使用することができる。
【００４９】
前記反応式から見たように、アルミニウム合金層とモリブデン層との二重層で構成されたゲートラインは、本発明のエッチャント成分のうち、硝酸(ＨＮＯ３)及び硝酸鉄(Ｆｅ(ＮＯ３)３)と反応して除去される。
【００５０】
このとき、アルミニウム合金層とモリブデン層がエッチャントと反応して除去されるエッチング率が類似しているため、ゲートラインは、一度のウェットエッチングにより完全なテーパ形状にエッチングされる。
【００５１】
また、本発明のエッチャントを適用してゲートラインを形成する場合、ゲートラインのプロファイルが改善され、テーパ形状のゲートラインのプロファイルは、その側面傾斜角が緩慢である。ゲートラインのプロファイルは、ゲートライン上に形成される薄膜の蒸着工程において短絡を防止するために非常に重要な工程であり、プロファイルの側面傾斜角は緩慢であるほど望ましい。
【００５２】
図１は、本発明のエッチャントを使用した結果、改善されたプロファイルを有するゲートラインの電子顕微鏡写真を示す。図１に示すように、テーパ形状のゲートラインの側面プロファイルの傾斜角が４５度内外であるので、従来のゲートラインのプロファイル傾斜角である７０〜８０度に比べて改善されていることができる。
【００５３】
また、前述したように、硝酸(ＨＮＯ３)、鉄化合物(例：Ｆｅ(ＮＯ３)３)、過塩素酸(ＨＣｌＯ４)、及びフッ素化合物(例：(ＮＨ４Ｆ))を含むエッチャントを適用して画素電極として使用される非晶質のＩＴＯ膜をエッチングすることができる。前記エッチャントにより、前記画素電極として使用される非晶質のＩＴＯ膜は、反応の副産物として結晶質が生成されずにエッチングされるため、従来の問題点として指摘された結晶析出物除去過程が必要なくなる。
【００５４】
また、非晶質ＩＴＯ膜を本発明のエッチャントを利用してエッチングする場合、ゲートラインの形成過程で静電気防止のために形成された静電気防止回路部を同時に除去することが可能になる。静電気防止回路部は、画素領域の外郭に形成され、ＴＦＴアレイ製造工程の後半部の工程に該当する画素電極形成のとき、同時に除去する。
【００５５】
静電気防止回路部は、ゲートラインの形成時に形成され、ゲートラインと同一の物質で構成され、ゲートラインの形成のために使用された本発明のエッチャントにより効果的に除去される。
【００５６】
以下、本発明のエッチャントを利用して液晶表示素子のＴＦＴアレイ基板を製造する工程を説明する。
【００５７】
図２は、本発明の液晶表示装置のＴＦＴアレイ基板を概略的に示す平面図である。図２に示すように、ＴＦＴアレイ基板５１上には、平行に配列された複数のゲートライン５１０及び前記ゲートラインと垂直交差する複数のデータライン５１１が形成され、前記ゲートライン５１０とデータライン５１１の交差領域に画素電極５２がそれぞれ形成されている。画素電極の駆動を調節するスイッチング素子として薄膜トランジスター５３が前記ゲートライン５１０及び画素電極５２とそれぞれ連結されている。
【００５８】
ゲートライン５１０の端部、つまり、画素領域の外郭にはゲートパッド５４、５８がそれぞれのゲートライン５１０と対応して形成され、データライン５１１の端部には、前記データラインとそれぞれ連結されるデータパッド５５が連結されている。ゲートパッド５４、５８は、オッド(奇数)ラインとイーブン(偶数)ラインがそれぞれ１つのグループとして静電気防止回路と連結される。つまり、ゲートラインのうちオッドラインは、静電気防止回路部５６と連結され、ゲートラインのうちイーブンラインは、データライン形成時に形成されたテストライン５４０と 連結されている。ゲートイーブンラインと静電気防止回路部５６とが電気的に連結されないようにそれぞれのイーブンラインにはパッシべーションホール５３０が形成されている。
【００５９】
静電気防止回路部５６は、ＴＦＴアレイ基板を製造する過程で発生する静電気を防止するために、ゲートラインまたはデータラインを相互連結することで等電位にする。
【００６０】
静電気防止回路部５６は、ゲートラインと同時に形成され、データライン５１１と連結されるデータライン静電気防止回路部５７は、データラインと同時に形成される。テストライン５４０は、データラインが形成される時に共に形成され、ＩＴＯで構成されるパッドによりゲートイーブンラインとそれぞれ連結されている。
【００６１】
次に、前述したような構造を有する本発明のＴＦＴアレイ基板の製造工程を説明する。
【００６２】
図３Ａ〜図３Ｆ及び図４Ａ〜図４Ｃは、本発明のエッチャントを利用してＴＦＴアレイ基板を形成する工程を示す。
【００６３】
図３Ａ〜図３Ｆは、ゲートイーブンラインを切断した図２のＩ-Ｉ'ラインを通じて見た工程進行順序を示す断面図である。
【００６４】
図３Ａを参照すると、優れた光の透過性を有する透明な基板５１を準備し、前記基板５１上にスパッタリング方法でゲートメタルを蒸着する。ゲートメタルとしては、アルミニウムとネオジム( Ｎｄ)の合金を使用し、前記アルミニウムの合金層５１０ａを蒸着した後、モリブデンメタル層５１０ｂを連続して蒸着する。アルミニウム合金層５１０ａは、導電性が高いので、ゲートラインとして適合するが、ゲートラインの端部に形成されるパッド部に連結されてゲート信号を印加する非晶質ＩＴＯ膜とのオーミック接触特性が優秀でないため、オーミック接触特性を向上させるために、モリブデン層５１０ｂをアルミニウム合金合金層５１０ａ上にさらに形成する。
【００６５】
図示されていないが、前記アルミニウム合金層５１０ａとモリブデン層５１０ｂから構成されたゲートメタル５１０を基板上に蒸着した後、前記ゲートメタル全体 面に感光膜をコーティングする。感光膜のコーティングは、通常スピンコーティング方法により行われることができるが、基板上に均一のコーティングができる方法であれば、いずれの方法でも可能である。
【００６６】
感光膜のコーティングが行われた後、マスクを適用し、写真エッチング工程を通じてゲートライン及びゲート電極５１０ｃを形成する。このとき、静電気防止回路部５６も共に形成される。前記ゲートラインと静電気防止回路部とは、図２のように相互連結される。
【００６７】
ゲートライン及びゲート電極は、ウェットエッチングを通じて形成され、このとき、ウェットエッチングに使用されるエッチャントは、硝酸(ＨＮＯ３)、鉄化合物(例：(Ｆｅ(ＮＯ３)３)、過塩素酸(ＨＣｌＯ４)、フッ素化合物(例：(ＮＨ４Ｆ))を含み、前記エッチャントのうち硝酸とモリブデン層が酸化、還元反応して除去され、鉄化合物がアルミニウム合金層と酸化、還元反応してアルミニウム合金層が除去される。
【００６８】
ウェットエッチングによりゲートライン、ゲート電極５１０ｃ及び静電気防止回路部５６が形成されると、感光膜ストリップ工程を通じてゲートメタル上に残っている感光膜を完全に除去する。
【００６９】
感光膜ストリップ工程後、基板上に一部残っている異質物を完全に除去するために、洗浄工程を経て次の工程を進行する。
【００７０】
図３Ｂを参照すると、ゲートライン及びゲート電極が形成された後、基板上にゲート絶縁層６１を形成する。ゲート絶縁層６１は、ゲートラインの絶縁及び外部からのゲートラインの保護のために形成され、通常、シリコン酸化膜(ＳｉＯ２)またはシリコン窒化膜(ＳｉＮｘ)で構成され、プラズマ化学気相蒸着方法(ＰＥＣＶＤ)によって形成される。
【００７１】
ゲート絶縁層６１が形成された後、前記ゲート絶縁層６１上に非晶質のシリコン 層及び高濃度のｎ層から構成される半導体層を形成する。前記半導体層は、パターニングされてＴＦＴのアクティブ層６２を構成する。
【００７２】
次に、図３Ｃに示すように、ソース及びドレイン電極を形成するための導電層をスパッタリング方法により前記ゲート絶縁層６１及びアクティブ層６２上に形成する。前記導電層は、パターニングされてゲートイーブンラインをテストするテストライン、データライン、ソース及びドレイン電極を形成する。
【００７３】
次に、図３Ｄに示すように、前記素子を保護するための保護膜６５をさらに形成する。前記保護膜６５を形成した後、静電気防止回路部とゲートイーブンラインとを相互絶縁するためのパッシべーションホール６６と、テストラインとＩＴＯ膜とを連結する第１コンタクトホール６７と、前記テストライン５４０とゲートイーブンラインとを連結するための第２コンタクトホール６８と、画素電極と前記ドレイン電極６４とを連結するための第３コンタクトホール６９と、をそれぞれ形成する。
【００７４】
前記パッシべーションホール６６を形成する理由は、ゲートラインをイーブンラインとオッドラインの２つのグループに区分してテスト工程を実施するためである。ＴＦＴアレイ基板を完成した後、最終テストを実施するが、テスト工程では、それぞれのゲートラインの断線及び短絡による線欠陥が発生したか否かを検査する。線欠陥は、主に隣接したゲートライン間に接触して発生するので、イーブンラインとオッドラインを区分してテストすることによって効果的に線欠陥の有無を把握することができる。
【００７５】
次に、前記コンタクトホールが形成された保護膜上に画素電極物質を形成しパターニングして画素電極及びゲートパッドを形成する。
【００７６】
このとき、図３Ｅに示すように、前記パッシべーションホール６６内には画素電極物質が充填され、下部のゲートラインに相互連結される。
【００７７】
また、前記画素電極物質のパターニングは、ゲートメタルをパターニングするために適用したエッチャントを適用して効果的にエッチングされることができる。前記エッチャントにより、画素電極５２及びゲートパッド５８が形成され、パッシべーションホール６６内の画素電極物質及びその下側のゲートラインは除去され、ゲートイーブンラインと静電気防止回路部は相互分離される。
【００７８】
画素電極物質をパターニングする過程で、前記テストライン５４０は、第１コンタクトホール６７及び第２コンタクトホール６８を通じて前記画素電極物質に相互連結される。
【００７９】
図３Ｆは、画素電極物質とその下側のゲートライン物質が除去されたパッシべーションホール６６と、テストライン５４０とゲートラインを連結するゲートパッド５８と、ＴＦＴと連結される画素電極の様子を示す。
【００８０】
特に、画素電極をエッチングする工程は、硝酸(ＨＮＯ３)、鉄化合物、過塩素酸(ＨＣｌＯ４)、フッ素化合物を含むエッチャントを使用する。
【００８１】
本発明のエッチャントは、非晶質ＩＴＯ膜がエッチングできるだけでなく、アルミニウム合金層とモリブデン層との二重層で構成されたゲートラインが共にエッチングできるという特性を有する。
【００８２】
従来のエッチャントを適用する時は、非晶質ＩＴＯ膜をエッチングする工程と ゲートライン静電気防止回路部をエッチングする工程を別途に実施すべきであるため、工程が複雑になったが、本発明のエッチャントを適用してＩＴＯ膜をエッチングする時は、一度のウェットエッチング工程を通じて画素電極形成用ＩＴＯ膜及びゲートラインの一部をエッチングしてゲートラインのうちイーブンラインとオッドラインとを相互分離することができる。
【００８３】
次に、図４Ａ〜図４Ｃを参照して図２の切断線Ｊ-Ｊ'ラインを通じて見た本発明の液晶表示素子製造を説明する。図４Ａ〜図４Ｃは、ゲートオッドラインを中心にして製造工程を示す。
【００８４】
図４Ａに示すように、透明な基板５１上にアルミニウム金属５１０ａ及びモリブデン５１０ｂから構成されるゲートライン及びゲート電極５１０ｃを形成する。このとき、静電気防止回路部５６も共に形成される。
【００８５】
前記ゲートライン及びゲート電極を完成した後、図４Ｂに示すように、ゲート絶縁層６１を形成する。前記ゲート絶縁層６１を形成した後、ＴＦＴのアクティブ層６２を形成し、ソース、ドレイン電極及びテストライン５４０を形成する。前記テストラインを形成するとき、データラインも共に形成される。
【００８６】
前記ソース、ドレイン電極を形成した後、前記基板上に保護膜６５をさらに形成する。前記保護膜６５を形成した後、ゲートラインパッドを形成するための第１コンタクトホールと、ドレイン電極６４と画素電極とを連結するための第２コンタクトホールとを形成し、画素電極物質を塗布する。
【００８７】
前記画素電極物質は、パターニングされて第１コンタクトホール内にゲートパッド部を形成し、ドレイン電極と連結される画素電極５２を形成する。
【００８８】
前記ゲートオッドラインは、それぞれ静電気防止回路部と連結されてオッドライン全体が１つの等電位面を形成するようになり、前記静電気防止回路部は、最終テスト工程で、オッドラインの線欠陥を検査するテストラインの役割も共に遂行する。
【００８９】
以上、図３及び図４を参照して本発明のＴＦＴアレイ基板の製造工程を説明したが、ＴＦＴアレイ基板が完成された後、ゲートパッドと静電気防止回路との間をスクライブホイールにより切断して除去することにより、ＴＦＴアレイ基板は完成される。その結果、ゲートラインは、その端部にゲートパッドのみを具備するようになり、ゲートパッドは、駆動回路と連結されてＴＦＴアレイ基板が動作可能になる。
【図面の簡単な説明】
【００９０】
【図１】本発明のエッチャントを適用して形成されたゲートラインのプロファイルを示す電子顕微鏡写真である。
【図２】本発明の液晶表示装置のＴＦＴアレイ基板を示す断面図である。
【図３Ａ】図２のＩ-Ｉ'ラインを切断線として静電気防止回路部を含む本発明のＴＦＴアレイ基板を製造する工程を示す断面図である。
【図３Ｂ】図２のＩ-Ｉ'ラインを切断線として静電気防止回路部を含む本発明のＴＦＴアレイ基板を製造する工程を示す断面図である。
【図３Ｃ】図２のＩ-Ｉ'ラインを切断線として静電気防止回路部を含む本発明のＴＦＴアレイ基板を製造する工程を示す断面図である。
【図３Ｄ】図２のＩ-Ｉ'ラインを切断線として静電気防止回路部を含む本発明のＴＦＴアレイ基板を製造する工程を示す断面図である。
【図３Ｅ】図２のＩ-Ｉ'ラインを切断線として静電気防止回路部を含む本発明のＴＦＴアレイ基板を製造する工程を示す断面図である。
【図３Ｆ】図２のＩ-Ｉ'ラインを切断線として静電気防止回路部を含む本発明のＴＦＴアレイ基板を製造する工程を示す断面図である。
【図４Ａ】図２のＪ-Ｊ'ラインを切断線として静電気防止回路部を含む本発明のＴＦＴアレイ基板を製造する工程を示す断面図である。
【図４Ｂ】図２のＪ-Ｊ'ラインを切断線として静電気防止回路部を含む本発明のＴＦＴアレイ基板を製造する工程を示す断面図である。
【図４Ｃ】図２のＪ-Ｊ'ラインを切断線として静電気防止回路部を含む本発明のＴＦＴアレイ基板を製造する工程を示す断面図である。
【図５Ａ】従来の液晶表示装置のうち、ゲートラインを形成する工程を示す断面図である。
【図５Ｂ】従来の液晶表示装置のうち、ゲートラインを形成する工程を示す断面図である。
【図５Ｃ】従来の液晶表示装置のうち、ゲートラインを形成する工程を示す断面図である。
【図５Ｄ】従来の液晶表示装置のうち、ゲートラインを形成する工程を示す断面図である。
【図６Ａ】従来のゲートラインのエッチング形態を示す断面図である。
【図６Ｂ】従来のゲートラインのエッチング形態を示す断面図である。
【図７】従来のゲートメタルエッチング用エッチャントを使用したゲートラインのプロファイルを示す電子顕微鏡写真である。
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図１】
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【図７】
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