(57)【要約】【課題】ＳＴＩ構造を備えた半導体装置及びその製造方法において層間絶縁膜の平坦化工程をなくす。【解決手段】シリコン基板１と、シリコン基板１の表面に形成された溝内に埋め込まれて形成されたＳＴＩ３と、ＳＴＩ３で囲まれた領域のシリコン基板１の表面に形成された溝内にゲート絶縁膜５を介して形成されたゲート電極７と、ゲート電極７の両側のシリコン基板１に形成された、Ｎ型低濃度拡散層９、Ｎ型高濃度拡散層１１及びシリサイド層１３からなるソース領域及びドレイン領域を備えている。ゲート電極７用の溝とＳＴＩ３用の溝の深さは等しく、両溝は同時に形成されたものである。ＳＴＩ３上及びシリサイド層３上に絶縁膜１５が形成され、ゲート電極７の上面は絶縁膜１５と同じ高さに形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面に形成された溝内に埋め込まれて形成された素子分離膜と、前記素子分離膜で囲まれた領域の前記半導体基板の表面に形成された溝内にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソース領域及びドレイン領域を備え、前記ゲート電極用の溝と前記素子分離膜用の溝の深さが等しい半導体装置。
【請求項２】
前記ゲート電極の材料はＣｕである請求項１に記載の半導体装置。
【請求項３】
前記ソース領域及び前記ドレイン領域は前記ゲート電極よりも浅く形成されている請求項１又は２に記載の半導体装置。
【請求項４】
前記ソース領域及び前記ドレイン領域は表面部にシリサイド層を備えている請求項１、２又は３に記載の半導体装置。
【請求項５】
前記ソース領域及び前記ドレイン領域は、低濃度拡散層と前記低濃度拡散層よりも浅く形成された高濃度拡散層からなる二重拡散構造を備えている請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ソース領域上、前記ドレイン領域上及び前記ゲート電極上に少なくとも窒化膜と層間絶縁膜が形成されており、前記ゲート電極上の絶縁膜に第１接続孔、前記ソース領域上及び前記ドレイン領域上の絶縁膜に第２接続孔がそれぞれ形成され、前記第１接続孔及び前記第２接続孔の形成領域を含む前記層間絶縁膜に配線用溝が形成され、前記第１接続孔、前記第２接続孔及び前記配線用溝に導電材料が埋め込まれている請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第１接続孔、前記第２接続孔及び前記配線用溝に埋め込まれた導電材料はＣｕである請求項６に記載の半導体装置。
【請求項８】
前記配線用溝を介して前記第１接続孔といずれか一方の前記第２接続孔が接続されている請求項６又は７に記載の半導体装置。
【請求項９】
以下の工程（Ａ）から（Ｅ）を含む半導体装置の製造方法。
（Ａ）半導体基板の素子分離膜形成予定領域及びゲート電極形成予定領域に溝を形成し、その溝に絶縁材料を埋め込んで素子分離膜を形成する工程、
（Ｂ）前記ゲート電極形成予定領域の両側の前記半導体基板にソース領域及びドレイン領域を形成する工程、
（Ｃ）前記ゲート電極形成予定領域の前記素子分離膜を選択的に除去する工程、
（Ｄ）前記ゲート電極形成予定領域の溝内壁にゲート絶縁膜を形成する工程、
（Ｅ）前記ゲート電極形成予定領域の溝内に前記ゲート絶縁膜を介してゲート電極材料を埋め込んでゲート電極を形成する工程。
【請求項１０】
前記工程（Ｅ）は、前記ゲート電極材料としてＣｕを用い、ダマシン法により前記ゲート電極を形成する請求項９に記載の製造方法。
【請求項１１】
前記工程（Ｂ）は、前記ソース領域及び前記ドレイン領域を前記ゲート電極形成予定領域の溝よりも浅く形成する請求項９又は１０に記載の製造方法。
【請求項１２】
前記工程（Ｂ）は、前記ソース領域及び前記ドレイン領域の表面部にシリサイド層を形成する工程を含む請求項９、１０又は１１に記載の製造方法。
【請求項１３】
前記工程（Ｂ）は、前記ソース領域及び前記ドレイン領域としての、低濃度拡散層と、前記低濃度拡散層よりも浅く高濃度拡散層を形成する工程を含む請求項９から１２のいずれかに記載の製造方法。
【請求項１４】
前記工程（Ｅ）の後、前記ゲート電極上、前記ソース領域上及び前記ドレイン領域上に少なくとも窒化膜と層間絶縁膜を順次形成し、前記ゲート電極上の絶縁膜に第１接続孔、前記ソース領域上及び前記ドレイン領域上の絶縁膜に第２接続孔、並びに前記第１接続孔及び前記第２接続孔の形成領域を含む前記層間絶縁膜に配線用溝を形成し、前記第１接続孔、前記第２接続孔及び前記配線用溝に導電材料を埋め込む工程を含む請求項９から１３のいずれかに記載の製造方法。
【請求項１５】
ダマシン法により前記第１接続孔、前記第２接続孔及び前記配線用溝に前記導電材料としてのＣｕを埋め込む請求項１４に記載の製造方法。
【請求項１６】
前記層間絶縁膜に前記配線用溝を形成する際、前記第１接続孔といずれか一方の第２接続孔を接続するための配線用溝を形成する請求項１４又は１５に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に半導体基板の表面に形成された溝内に埋め込まれて形成された素子分離膜（ＳＴＩ（shallow trench isolation）と呼ばれる）をもつ半導体基板にトランジスタが形成されている半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体装置においてトランジスタのゲート電極はシリコン基板上にポリシリコンの薄膜を形成し、選択的にエッチングすることにより形成されている。トランジスタのソース領域及びドレイン領域はゲート電極を形成後、ゲート電極に対して自己整合的に不純物を注入することにより形成される。また、微細プロセスではゲート電極、ソース領域及びドレイン領域を伝達速度向上させるためにゲート電極、ソース領域及びドレイン領域の表面部をシリサイド化することにより低抵抗化しゲート遅延等を改善している（例えば、特許文献１参照）。
また、素子分離領域のシリコン基板表面に溝を形成し、その溝に酸化膜を埋め込んでＳＴＩを形成して素子分離を行なう半導体装置がある（例えば、特許文献２参照）。
【０００３】
図５を参照して従来の半導体装置及びその製造方法を説明する。
（１）Ｐ型のシリコン基板４１の表面に素子分離膜用の溝を形成し、その溝に酸化膜を埋め込んでＳＴＩ４３を形成する。シリコン基板４１上にゲート絶縁膜４５を形成した後、ゲート絶縁膜４５上にゲート電極用のポリシリコン膜を形成し、そのポリシリコン膜を写真製版技術及びエッチング技術によりパターニングしてゲート電極４７を形成する。ゲート電極４７をマスクにしてシリコン基板４１にＮ型不純物注入を行なってＮ型低濃度拡散層４９を形成する（（ａ）参照）。
【０００４】
（２）ゲート電極４７の側壁に酸化膜からなるサイドウオールスペーサー５１を形成する。ゲート電極４７及びスペーサー５１をマスクにしてシリコン基板４１にＮ型不純物注入を行なってＮ型高濃度拡散層５３を形成する（（ｂ）参照）。
【０００５】
（３）シリコン露出部分を自己整合的にシリサイド化する、いわゆるサリサイド法により、ゲート電極４７及びＮ型高濃度拡散層５３，５３の表面部にシリサイド層５５をそれぞれ形成する（（ｃ）参照）。２組のＮ型低濃度拡散層４９、Ｎ型高濃度拡散層５３及びシリサイド層５５はソース領域とドレイン領域を構成する。
【０００６】
（４）シリコン基板４１上全面に酸化膜からなる層間絶縁膜５７を形成する。層間絶縁膜５７にはゲート電極４７に起因して段差が生じている（（ｄ）参照）。
（５）層間絶縁膜５７の段差は上層配線形成工程で問題となるので、ＣＭＰ（chemical mechanical polishing）等を施して平坦化処理を行なう。その後、層間絶縁膜５７に、ゲート電極４７及びＮ型高濃度拡散層４３，４３の形成領域に対応してコンタクトホール５９を形成し、コンタクトホール５９にタングステン６１を埋め込む（（ｅ）参照）。
【特許文献１】特開２００３−４５８８８号公報
【特許文献２】特開２００３−２８９１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のように、従来技術ではゲート電極がシリコン基板上に設けられているため、ゲート電極に起因して層間絶縁膜に段差が生じるので、その段差をなくすべく層間絶縁膜の平坦化工程を必要としていた。
【０００８】
そこで本発明は、ＳＴＩ構造を備えた半導体装置及びその製造方法において、層間絶縁膜の平坦化工程をなくすことにより製造工程数を減少させることができる半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板と、上記半導体基板の表面に形成された溝内に埋め込まれて形成された素子分離膜と、上記素子分離膜で囲まれた領域の上記半導体基板の表面に形成された溝内にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側の上記半導体基板に形成されたソース領域及びドレイン領域を備え、上記ゲート電極用の溝と上記素子分離膜用の溝の深さが等しいものである。ここでゲート電極用の溝と素子分離膜用の溝の深さが等しいとは、両溝が実質的に等しいことを意味し、両溝形成後の酸化処理などにより深さが異なる場合も含む。
【００１０】
本発明の半導体装置において、上記ゲート電極の材料はＣｕ（銅）である例を挙げることができる。
また、上記ソース領域及び上記ドレイン領域は上記ゲート電極よりも浅く形成されているようにしてもよい。
また、上記ソース領域及び上記ドレイン領域は表面部にシリサイド層を備えているようにしてもよい。
また、上記ソース領域及び上記ドレイン領域は、低濃度拡散層と上記低濃度拡散層よりも浅く形成された高濃度拡散層からなる二重拡散構造を備えているようにしてもよい。
【００１１】
また、ソース領域上、上記ドレイン領域上及び上記ゲート電極上に少なくとも窒化膜と層間絶縁膜が形成されており、上記ゲート電極上の絶縁膜に第１接続孔、上記ソース領域上及び上記ドレイン領域上の絶縁膜に第２接続孔がそれぞれ形成され、上記第１接続孔及び上記第２接続孔の形成領域を含む上記層間絶縁膜に配線用溝が形成され、上記第１接続孔、上記第２接続孔及び上記配線用溝に導電材料が埋め込まれているようにしてもよい。ここで、ゲート電極と窒化膜の間に酸化膜が形成されていてもよく、その場合ゲート電極上の絶縁膜にはその酸化膜も含まれる。また、ソース領域及びドレイン領域と窒化膜の間に酸化膜が形成されていてもよく、その場合ソース領域上及びドレイン領域上の絶縁膜にはその酸化膜も含まれる。
さらに、上記第１接続孔、上記第２接続孔及び上記配線用溝に埋め込まれた導電材料はＣｕである例を挙げることができる。
さらに、上記配線用溝を介して上記第１接続孔といずれか一方の上記第２接続孔が接続されている例を挙げることができる。
【００１２】
本発明の半導体装置の製造方法は、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板の素子分離膜形成予定領域及びゲート電極形成予定領域に溝を形成し、その溝に絶縁材料を埋め込んで素子分離膜を形成する工程、
（Ｂ）上記ゲート電極形成予定領域の両側の上記半導体基板にソース領域及びドレイン領域を形成する工程、
（Ｃ）上記ゲート電極形成予定領域の上記素子分離膜を選択的に除去する工程、
（Ｄ）上記ゲート電極形成予定領域の溝内壁にゲート絶縁膜を形成する工程、
（Ｅ）上記ゲート電極形成予定領域の溝内に上記ゲート絶縁膜を介してゲート電極材料を埋め込んでゲート電極を形成する工程。
【００１３】
本発明の製造方法において、上記工程（Ｅ）は、上記ゲート電極材料としてＣｕを用い、ダマシン法により上記ゲート電極を形成する例を挙げることができる。
また、上記工程（Ｂ）は、上記ソース領域及び上記ドレイン領域を上記ゲート電極形成予定領域の溝よりも浅く形成するようにしてもよい。
また、上記工程（Ｂ）は、上記ソース領域及び上記ドレイン領域の表面部にシリサイド層を形成する工程を含むようにしてもよい。
また、上記工程（Ｂ）は、上記ソース領域及び上記ドレイン領域としての、低濃度拡散層と、上記低濃度拡散層よりも浅く高濃度拡散層を形成する工程を含むようにしてもよい。
【００１４】
また、上記工程（Ｅ）の後、上記ゲート電極上、上記ソース領域上及び上記ドレイン領域上に少なくとも窒化膜と層間絶縁膜を順次形成し、上記ゲート電極上の絶縁膜に第１接続孔、上記ソース領域上及び上記ドレイン領域上の絶縁膜に第２接続孔、並びに上記第１接続孔及び上記第２接続孔の形成領域を含む上記層間絶縁膜に配線用溝を形成し、上記第１接続孔、上記第２接続孔及び上記配線用溝に導電材料を埋め込む工程を含むようにしてもよい。
さらに、ダマシン法により上記第１接続孔、上記第２接続孔及び上記配線用溝に上記導電材料としてのＣｕを埋め込む例を挙げることができる。
さらに、上記層間絶縁膜に上記配線用溝を形成する際、上記第１接続孔といずれか一方の第２接続孔を接続するための配線用溝を形成する例を挙げることができる。
【発明の効果】
【００１５】
本発明の半導体装置ではゲート電極は素子分離膜で囲まれた領域の半導体基板の表面に形成された溝内にゲート絶縁膜を介して形成されており、本発明の半導体装置の製造方法ではゲート電極形成予定領域の溝内にゲート絶縁膜を介してゲート電極材料を埋め込んでゲート電極を形成するようにしたので、半導体基板表面又はゲート電極周囲の絶縁膜とゲート電極上面の高さを同じにすることができ、ゲート電極よりも上層の絶縁膜に関してゲート電極に起因する段差をなくすことができる。これにより、ゲート電極よりも上層の絶縁膜についてＣＭＰ等の平坦化処理を施す必要はないので、製造工程数を少なくすることができ、さらにゲート電極形成後のプロセスマージンを大きくすることができる。
さらに、本発明の半導体装置ではゲート電極用の溝と素子分離膜用の溝の深さが等しく、本発明の製造方法ではゲート電極用の溝と素子分離膜用の溝を同時に形成するので、ゲート電極用の溝と素子分離膜用の溝を別々に形成する場合に比べて製造工程数を少なくすることができる。
さらにゲート電極が埋め込まれていることにより、従来技術ではゲート電極とコンタクトの間隔を十分確保する必要があったが、本発明ではそれが不要になるので、デザインルールを縮小することができる。
さらに、本発明の製造方法ではソース領域及びドレイン領域の形成をゲート電極形成よりも前工程で行なうことができ、ソース領域及びドレイン領域の形成時に横方向の拡散を制限する必要がないので、十分な活性化が可能である。
【００１６】
本発明の半導体装置においてゲート電極の材料はＣｕであり、本発明の製造方法において工程（Ｅ）はゲート電極材料としてＣｕを用い、ダマシン法によりゲート電極を形成するようにすれば、ポリシリコン等の半導体材料からなるゲート電極に比べてより低抵抗でゲート遅延のないゲート電極をもつトランジスタの形成が実現可能となる。
【００１７】
本発明の半導体装置においてソース領域及びドレイン領域はゲート電極よりも浅く形成されているようにし、本発明の製造方法において工程（Ｂ）はソース領域及びドレイン領域をゲート電極形成予定領域の溝よりも浅く形成するようにすれば、基板上にゲート電極を形成する従来技術に比べて同一面積で設計した場合でもパンチスルーに対してマージンを大きくとることができる。さらに、深さ方向にもチャネルを形成できるので、従来技術に比べて同一面積でも長いゲート長を得ることができる。これにより、例えば平面的なゲート長をパターン加工精度の最小値まで小さくすることができる。
【００１８】
本発明の半導体装置においてソース領域及びドレイン領域は表面部にシリサイド層を備えているようにし、本発明の製造方法において工程（Ｂ）はソース領域及びドレイン領域の表面部にシリサイド層を形成する工程を含むようにすれば、ソース領域及びドレイン領域の低抵抗化を図ることができる。
【００１９】
本発明の半導体装置においてソース領域及びドレイン領域は低濃度拡散層と高濃度拡散層からなる二重拡散構造を備えているようにし、本発明の製造方法において工程（Ｂ）はソース領域及びドレイン領域としての低濃度拡散層と高濃度拡散層を形成する工程を含むようにすれば、ソース領域及びドレイン領域の耐圧を向上させることができる。
【００２０】
本発明の半導体装置においてソース領域上、ドレイン領域上及びゲート電極上に少なくとも窒化膜と層間絶縁膜が形成されており、ゲート電極上の絶縁膜に第１接続孔、ソース領域上及びドレイン領域上の絶縁膜に第２接続孔がそれぞれ形成され、第１接続孔及び第２接続孔の形成領域を含む層間絶縁膜に配線用溝が形成され、第１接続孔、第２接続孔及び配線用溝に導電材料が埋め込まれているようにし、本発明の製造方法において工程（Ｅ）の後、ゲート電極上、ソース領域上及びドレイン領域上に少なくとも窒化膜と層間絶縁膜を順次形成し、ゲート電極上の絶縁膜に第１接続孔、ソース領域上及びドレイン領域上の絶縁膜に第２接続孔、並びに第１接続孔及び第２接続孔の形成領域を含む層間絶縁膜に配線用溝を形成し、第１接続孔、第２接続孔及び配線用溝に導電材料を埋め込む工程を含むようにすれば、層間絶縁膜に接続孔を形成して層間絶縁膜上に配線パターンを形成する従来技術（例えば、特許文献２参照。）に比べて、１層多く配線層を確保することができる。さらに、本発明の半導体装置及び本発明の製造方法により製造される半導体装置ではゲート電極及び素子分離膜は半導体基板に埋め込まれているので、ゲート電極、素子分離膜、ソース領域及びドレイン領域の形成領域を含む半導体基板表面の段差をなくす、又は小さくすることができるので、上記窒化膜についてカバレッジを低下させることなく形成することができる。
【００２１】
さらに、本発明の半導体装置において第１接続孔、第２接続孔及び配線用溝に埋め込まれた導電材料はＣｕであり、本発明の製造方法においてダマシン法により第１接続孔、第２接続孔及び配線用溝に導電材料としてのＣｕを埋め込むようにすれば、接続孔にタングステンを埋め込む従来技術に比べて低抵抗化を図ることができる。
【００２２】
さらに、本発明の半導体装置において配線用溝を介して第１接続孔といずれか一方の第２接続孔が接続されているようにし、本発明の製造方法において層間絶縁膜に配線用溝を形成する際、第１接続孔といずれか一方の第２接続孔を接続するための配線用溝を形成するようにすれば、従来技術のようには層間絶縁膜に形成された接続孔及び層間絶縁膜上に形成された配線パターンを用いることなく、ゲート電極とソース領域又はドレイン領域を短絡することができる。
【発明を実施するための最良の形態】
【００２３】
図１は半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。（Ａ）では一部の絶縁膜の図示は省略している。
Ｐ型のシリコン基板（半導体基板）１の表面にＳＴＩ用の溝が形成され、その溝に絶縁材料、例えば酸化膜が埋め込まれてＳＴＩ３が形成されている。ＳＴＩ３で囲まれた領域のシリコン基板１の表面にＳＴＩ３用の溝と同じ深さで形成されたゲート電極用の溝が形成されており、その溝内にゲート絶縁膜５を介して導電材料、例えばＣｕが埋め込まれてゲート電極７が形成されている。ゲート絶縁膜５は例えば膜厚が１０〜１００Å（オングストローム）程度の酸化膜により構成されている。ゲート絶縁膜５、ゲート電極７間にはバリアメタル層（図示は省略）が形成されている。
【００２４】
ゲート電極７の両側のシリコン基板１にソース領域及びドレイン領域が形成されている。ソース領域及びドレイン領域は、Ｎ型不純物が導入されて形成されたＮ型低濃度拡散層９と、Ｎ型低濃度拡散層９よりも高濃度にかつ浅く形成されたＮ型高濃度拡散層１１からなる二重拡散構造を備えている。Ｎ型低濃度拡散層９はゲート電極７よりも浅く形成され、すなわちソース領域及びドレイン領域はゲート電極７よりも浅く形成されている。さらに、Ｎ型高濃度拡散層１１の表面部にシリサイド層１３を備えている。シリサイド層１３の膜厚は例えば１００〜３００Åである。
【００２５】
ゲート電極７及びゲート絶縁膜５の形成領域を除いて、ＳＴＩ３上及びシリサイド層１３上に絶縁膜１５（（Ａ）での図示は省略）が形成されている。ゲート電極７、ゲート絶縁膜５及び絶縁膜１５の上面の高さは同じであり、平坦に形成されている。絶縁膜１５としては、酸化膜や窒化膜の単層膜、酸化膜と窒化膜の積層膜などを用いることができる。ここでは絶縁膜１５として窒化膜を用いた。
ゲート電極７上、ゲート絶縁膜５上及び絶縁膜１５上に窒化膜１７（（Ａ）での図示は省略）が形成されている。窒化膜１７はゲート電極７の材料であるＣｕの拡散を防止するためのＣＡＰ絶縁膜として機能する。窒化膜１７の膜厚は例えば５０〜２００Åである。
【００２６】
窒化膜１７上に例えば酸化膜からなる層間絶縁膜１９（（Ａ）での図示は省略）が形成されている。ソース領域、ドレイン領域間とは異なる領域でゲート電極７上の窒化膜１７及び層間絶縁膜１９にコンタクトホール２１が形成されている。ソース領域上とドレイン領域上の絶縁膜１５、窒化膜１７及び層間絶縁膜１９にコンタクトホール２３がそれぞれ形成されている。コンタクトホール２１，２３に導電材料、例えばタングステン２５が埋め込まれている。
図示は省略しているが、層間絶縁膜１９よりも上層には配線パターン、上層側の他の層間絶縁膜、最終保護膜等が形成されている。
【００２７】
図２は製造方法の一実施例を説明するための工程断面図である。図１及び図２を参照してこの実施例を説明する。
（１）シリコン基板１の素子分離膜形成予定領域及びゲート電極形成予定領域に溝を例えば３０００〜８０００Åの深さに形成し、その溝に絶縁材料、例えば酸化膜を埋め込んでＳＴＩ３を形成する。イオン注入法により、ゲート電極形成予定領域の両側のシリコン基板１にＮ型不純物、例えばリン又はヒ素を最終的にＳＴＩ３の深さよりも浅く拡散される程度、ここではリンを９０ＫｅＶ、１×１０12〜１×１０13ｃｍ-2程度の条件で注入し、Ｎ型低濃度拡散層９を形成する（図２（ａ）参照）。ただし、イオン注入条件はこれに限定されるものではなく、例えばＮ型低濃度拡散層９が最終的にＳＴＩ３よりも深く形成される程度のイオン注入条件で行なってもよい。
【００２８】
（２）イオン注入法により、Ｎ型低濃度拡散層９の形成領域にＮ型不純物、例えばリン又はヒ素をＮ型低濃度拡散層９よりも濃度を濃くかつ深さを浅く注入するように調整した条件、ここではヒ素を１５ＫｅＶ、１×１０15ｃｍ-2程度の条件で注入し、Ｎ型高濃度拡散層１１をＮ型低濃度拡散層９よりも浅く形成する。サリサイド法により、Ｎ型高濃度拡散層１１の表面部にシリサイド層１３を１００〜３００Åの膜厚に形成する。ここではシリサイド層１３としてコバルトシリサイドを形成した。ただし、シリサイド化のための金属材料として他の金属材料、例えばチタンやタングステンなどを用いてもよい。ＳＴＩ３上及びシリサイド層１３上を含むシリコン基板１上全面に例えばＣＶＤ法により窒化膜からなる絶縁膜１５を２００〜３００Å程度の膜厚に形成する（図２（ｂ）参照）。
【００２９】
（３）写真製版技術により絶縁膜１５上にゲート電極形成予定領域に対応して開口部をもつレジストパターン２７を形成し、エッチング技術によりレジストパターン２７をマスクにしてゲート電極形成予定領域の絶縁膜１５、ＳＴＩ３及びシリサイド層１３を選択的に除去してゲート電極用の溝を形成する（図２（ｃ）参照）。
（４）熱酸化法又はＣＶＤ法により、ゲート電極用の溝の内壁に酸化膜からなるゲート絶縁膜５を１０〜１００Å程度の膜厚に形成する（図２（ｄ）参照）。
【００３０】
（５）いわゆるダマシン法により、ゲート電極用の溝内にゲート絶縁膜５を介してＣｕを埋め込んでゲート電極７を形成する（図２（ｅ）参照）。ここでゲート絶縁膜５、ゲート電極７間に形成するバリア膜を形成する工程の説明は省略している。この実施例ではゲート電極７用の導電材料としてＣｕを溝内に埋め込んでいるが、他の材料、例えばタングステンを用いてもよい。
（６）ゲート電極７の材料であるＣｕの拡散防止のために、例えばＣＶＤ法によりゲート電極７上、ゲート絶縁膜５上及び絶縁膜１５上を含むシリコン基板１上全面に窒化膜１７を５０〜２００Å程度の膜厚に形成する（図２（ｆ）参照）。
【００３１】
（７）例えばＣＶＤ法により、窒化膜１７上に酸化膜からなる層間絶縁膜１９を形成する。ここで、上記工程（５）でゲート電極形成予定領域の溝内にゲート絶縁膜７を介してＣｕを埋め込んでゲート電極７を形成しているので、層間絶縁膜１９に関してゲート電極７に起因する段差はないので、ＣＭＰ等の平坦化処理を施す必要はなく、製造工程数を少なくすることができ、さらにゲート電極形成後のプロセスマージンを大きくすることができる。
写真製版技術及びエッチング技術により、ゲート電極７上の窒化膜１７及び層間絶縁膜１９にコンタクトホール２１を形成し、ソース領域上とドレイン領域上の絶縁膜１５、窒化膜１７及び層間絶縁膜１９にコンタクトホール２３をそれぞれ形成する。ここで、従来技術ではゲート電極とコンタクトの間隔を十分確保する必要があったが、この実施例ではゲート電極７が埋め込まれていることにより、それが不要になるので、デザインルールを縮小することができる。
コンタクトホール２１，２３形成後、コンタクトホール２１，２３に導電材料、例えばタングステン２５を埋め込む（図１参照）。
【００３２】
上記の実施例では、ゲート電極７用の溝とＳＴＩ３用の溝を同時に形成しているので、ゲート電極７用の溝とＳＴＩ３用の溝を別々に形成する場合に比べて製造工程数を少なくすることができる。
さらに、上記の実施例では、工程（１）及び（２）で、ソース領域及びドレイン領域の形成をゲート電極７の形成よりも前工程で行なっているので、ソース領域及びドレイン領域の形成時に横方向の拡散を制限する必要がなく、十分な活性化が可能である。
【００３３】
さらに、ゲート電極７の材料としてＣｕを用いているので、ポリシリコン等の半導体材料からなるゲート電極に比べてより低抵抗でゲート遅延のないゲート電極７をもつトランジスタの形成を実現している。
さらに、ソース領域及びドレイン領域は表面部にシリサイド層１３を備えているので、ソース領域及びドレイン領域の低抵抗化を図ることができる。
さらに、ソース領域及びドレイン領域はＮ型低濃度拡散層９とＮ型高濃度拡散層１１からなる二重拡散構造を備えているので、ソース領域及びドレイン領域の耐圧を向上させることができる。
【００３４】
さらに、ソース領域及びドレイン領域をゲート電極７よりも浅く形成しているので、基板上にゲート電極を形成する従来技術に比べて同一面積で設計した場合でもパンチスルーに対してマージンを大きくとることができる。さらに、深さ方向にもチャネルを形成できるので、従来技術に比べて同一面積でも長いゲート長を得ることができ、例えば平面的なゲート長をパターン加工精度の最小値まで小さくすることができる。
【００３５】
また、上記の実施例ではゲート電極７用のコンタクトホール２１をソース領域、ドレイン領域間とは異なる領域に設けているが、コンタクトホール２１をソース領域、ドレイン領域間のゲート電極７上に設けてもよい。その場合にはチップ上でトランジスタが占める面積をさらに小さくすることができる。
【００３６】
図３は半導体装置の他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。（Ａ）では一部の絶縁膜及びＣｕ配線の図示は省略している。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００３７】
シリコン基板１の表面にＳＴＩ３が形成されている。ＳＴＩ３に囲まれた領域のシリコン基板１の表面にゲート電極用の溝が形成され、その溝内にゲート絶縁膜５を介してゲート電極７が形成されている。ゲート電極７の両側のシリコン基板１に、Ｎ型低濃度拡散層９とＮ型高濃度拡散層１１からなる二重拡散構造をもち、かつＮ型高濃度拡散層１１の表面部にシリサイド層１３をもつソース領域及びドレイン領域が形成されている。
ＳＴＩ３上及びシリサイド層１３上に絶縁膜１５が形成されている。ゲート電極７上、ゲート絶縁膜５上及び絶縁膜１５上に窒化膜１７及び層間絶縁膜１９が形成されている。
【００３８】
ゲート電極７上の窒化膜１７にコンタクトホール（第１接続孔）３１が形成され、ソース領域及びドレイン領域のシリサイド層１３上の絶縁膜１５及び窒化膜１７にコンタクトホール（第２接続孔）３３が形成されている。層間絶縁膜１９のコンタクトホール３１，３３形成領域を含む領域に配線用溝３５が形成されている。ゲート電極７上のコンタクトホール３１上の配線用溝３５と、ソース領域及びドレイン領域のいずれか一方、例えばソース領域上のコンタクトホール３３上の配線用溝３５は連続して形成されている。コンタクトホール３１，３３内及び配線用溝３５内に導電材料、例えばＣｕが埋め込まれてＣｕ配線３７が形成されている。ゲート電極７とソース領域のシリサイド層１３はＣｕ配線３７を介して電気的に接続されている。
図示は省略しているが、層間絶縁膜１９及び配線パターン３７よりも上層には上層側の他の配線パターン、上層側の他の層間絶縁膜、最終保護膜等が形成されている。
【００３９】
図４は製造方法の他の実施例を説明するための工程断面図である。図３及び図４を参照してこの実施例を説明する。
（１）図２を参照して説明した上記工程（１）から（６）と同じ工程により、シリコン基板１にＳＴＩ３、ゲート絶縁膜５、ゲート電極７、Ｎ型低濃度拡散層９、Ｎ型高濃度拡散層１１、シリサイド層１３、絶縁膜１５及び窒化膜１７を形成する（図４（ａ）参照）。
【００４０】
（２）例えばＣＶＤ法により、窒化膜１７上に酸化膜からなる層間絶縁膜１９を形成する。ここでも、図２を参照して説明した上記工程（６）と同様に、層間絶縁膜１９に関してゲート電極７に起因する段差はないので、ＣＭＰ等の平坦化処理を施す必要はなく、製造工程数を少なくすることができ、さらにゲート電極形成後のプロセスマージンを大きくすることができる（図４（ｂ）参照）。
【００４１】
（３）写真製版技術及びエッチング技術により、ゲート電極７上の窒化膜１７及び層間絶縁膜１９にコンタクトホール３１を形成し、ソース領域上とドレイン領域上の絶縁膜１５、窒化膜１７及び層間絶縁膜１９にコンタクトホール３３をそれぞれ形成する（図４（ｃ）参照）。
【００４２】
（４）写真製版技術及びエッチング技術により、コンタクトホール３１，３３の形成領域を含む層間絶縁膜１９の所定の領域に配線用溝３５を形成する。ここで、窒化膜１７はエッチングストッパ層として機能する。この実施例はゲート電極７上のコンタクトホール３１上の配線用溝３５とソース領域上のコンタクトホール３３上の配線用溝３５を連続して形成した（図４（ｄ）参照）。
【００４３】
（５）ダマシン法により、コンタクトホール３１，３３内及び配線用溝３５内にＣｕを埋め込んでＣｕ配線３７を形成する。これにより、ゲート電極７とソース領域のシリサイド層１３はＣｕ配線３７を介して電気的に接続され、ドレイン領域のシリサイド層１３にＣｕ配線３７が接続される（図３参照）。
【００４４】
この実施例では、絶縁膜１５と窒化膜１７にコンタクトホール３１，３３を形成し、層間絶縁膜１９にＣｕ配線３７を形成しているので、特許文献２や図１を参照して説明した実施例に比べて、１層多く配線層を確保することができる。さらに、ゲート電極７及びＳＴＩ３はシリコン基板１に埋め込み、シリコン基板１の表面の段差をなくしているので、窒化膜１７についてカバレッジを低下させることなく形成することができる。
【００４５】
さらに、コンタクトホール３１，３３にＣｕを埋め込んでいるので、コンタクトホールにタングステンを埋め込む従来技術に比べて低抵抗化を図ることができる。さらに、コンタクトホール３１，３３内の導電材料とＣｕ配線３７の材料について、同じ材料（Ｃｕ）を用いているので接触抵抗をなくすことができる。
【００４６】
以上、本発明の実施例を説明したが、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記の実施例では本発明をＮチャネル型のトランジスタに適用しているが、本発明はこれに限定されるものではなく、Ｐチャネル型のトランジスタにも適用することができる。
【００４７】
また、上記の実施例ではソース領域及びドレイン領域を二重拡散構造で形成しているが、本発明はこれに限定されるものではなく、ソース領域及びドレイン領域を単層の拡散層により形成してもよい。
また、上記の実施例ではソース領域及びドレイン領域の表面部にシリサイド層を形成しているが、本発明はこれに限定されるものではなく、ソース領域及びドレイン領域の表面部に必ずしもシリサイド層を形成しなくてもよい。
【００４８】
また、図３及び図４を参照して説明した実施例では、Ｃｕ配線３７によりゲート電極７とソース領域を短絡するように配線用溝３５を形成しているが、本発明はこれに限定されるものではなく、例えばゲート電極とドレイン領域を短絡するように配線用溝を形成したり、ゲート電極、ソース領域及びドレイン領域を短絡させずにそれらの電位を所望の領域に導いたりするなど、配線用溝を所望の領域に形成することができる。
また、図３及び図４を参照して説明した実施例では、配線材料としてＣｕを用いているが、本発明はこれに限定されるものではなく、例えば配線材料としてタングステンを用いてもよい。
【００４９】
また、図４を参照して説明した製造方法の実施例では、コンタクトホール３１，３３の形成（工程（３））の後、配線用溝Ｃｕ配線３７によりゲート電極７とソース領域を短絡するように配線用溝３５を形成しているが、本発明はこれに限定されるものではなく、例えばゲート電極とドレイン領域を短絡するように配線用溝を形成したり、ゲート電極、ソース領域及びドレイン領域を短絡させずにそれらの電位を所望の領域に導いたりするなど、配線用溝を所望の領域に形成することができる。
【図面の簡単な説明】
【００５０】
【図１】半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】製造方法の一実施例を説明するための工程断面図である。
【図３】半導体装置の他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図４】製造方法の他の実施例を説明するための工程断面図である。
【図５】従来の半導体装置及びその製造方法を説明するための工程断面図である。
【符号の説明】
【００５１】
１      シリコン基板
３      ＳＴＩ
５      ゲート絶縁膜
７      ゲート電極
９      Ｎ型低濃度拡散層
１１    Ｎ型高濃度拡散層
１３    シリサイド層
１５    絶縁膜
１７    窒化膜
１９    層間絶縁膜
２１，２３    コンタクトホール
２５    タングステン
２７    レジストパターン
３１，３３    コンタクトホール
３５    配線用溝
３７    Ｃｕ配線
【図１】
2005150565.tif 000003
【図２】
2005150565.tif 000004
【図３】
2005150565.tif 000005
【図４】
2005150565.tif 000006
【図５】
2005150565.tif 000007