(57)【要約】【課題】  構成簡単にして、しかも容易にオフリーク電流が低減化され得るＣＭОＳゲート回路を得ること。【解決手段】  ｐチャネルＭОＳトランジスタ１、ｎチャネルＭОＳトランジスタ２のうち、例えばトランジスタ２に対して、これ自体がオフ状態におかれる間、トランジスタ２に印加される電圧が低減されるべく、トランジスタ２に直列接続された状態でトランジスタ２に同期して動作する電圧低減回路、具体的には、ｎチャネルＭОＳトランジスタ３とｐチャネルＭОＳトランジスタ４とからなる並列接続体が設けられる場合、ｎＭОＳ２のソース側電圧がグランドレベルからしきい値電圧Ｖth＋α分だけ持ち上がる分だけ、ｎＭОＳ２のソース・ドレイン間電圧が小さくなり、オフリーク電流の低減化が図れることになる。【選択図】  図１ 
2005057542.tif 000002
【特許請求の範囲】
【請求項１】
ｐチャネルＭОＳトランジスタ、ｎチャネルＭОＳトランジスタのうち、少なくとも何れか一方に対し、
該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧低減回路が
設けられてなるＣＭОＳゲート回路。
【請求項２】
請求項１記載のＣＭОＳゲート回路において、
上記電圧低減回路は、並列接続体とされる
ＣＭОＳゲート回路。
【請求項３】
請求項２記載のＣＭОＳゲート回路において、
上記並列接続体は、ｎチャネルＭОＳトランジスタとｐチャネルＭОＳトランジスタとが並列接続されたものとされる
ＣＭОＳゲート回路。
【請求項４】
ｐチャネルＭОＳトランジスタ、ｎチャネルＭОＳトランジスタのうち、少なくとも何れか一方に対し、該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧低減回路が設けられてなるＣＭОＳゲート回路を基本構成要素として、構成されてなる
半導体集積回路。
【請求項５】
ＣＭОＳゲート回路の構成要素としてのｐチャネルＭОＳトランジスタ、ｎチャネルＭОＳトランジスタのうち、少なくとも何れか一方に対し、該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧低減回路が設けられた上、該ＣＭОＳゲート回路を基本構成要素として構成される半導体集積回路が搭載されてなる
半導体集積回路搭載チップ。
【請求項６】
ＣＭОＳゲート回路の構成要素としてのｐチャネルＭОＳトランジスタ、ｎチャネルＭОＳトランジスタのうち、少なくとも何れか一方に対し、該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧軽減回路が設けられた上、該ＣＭОＳゲート回路を基本構成要素として構成される半導体集積回路が搭載されてなる半導体集積回路搭載チップを、パッケージ内部に封止してなる
半導体デバイス。
【請求項７】
ＣＭОＳゲート回路の構成要素としてのｐチャネルＭОＳトランジスタ、ｎチャネルＭОＳトランジスタのうち、少なくとも何れか一方に対し、該トランジスタがオフ状態におかれる間、該トランジスタに印加される電圧が低減されるべく、該トランジスタに直列接続された状態で該トランジスタに同期して動作する電圧低減回路が設けられた上、該ＣＭОＳゲート回路を基本構成要素として構成される半導体集積回路を搭載してなる半導体集積回路搭載チップをパッケージ内部に封止してなる半導体デバイスが、構成要素として含まれている
論理処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフリーク電流が低減化されたＣＭОＳゲート回路に係り、更には、そのＣＭＯＳゲート回路を基本構成要素として含む半導体集積回路や半導体集積回路搭載チップ、半導体デバイス及び論理処理装置に関する。
【背景技術】
【０００２】
近年、機器のモバイル化に伴い、ＬＳＩ自体等での消費電力のより一層の低消費電力化が要請されているのが実情である。一方、半導体プロセスの微細化に伴い、電力消費の要因の１つとして、トランジスタでのオフリーク電流がクローズアップされてきているのも事実である。この対策方法として、これまでにあっては、専ら、チップが不使用状態、あるいは待機状態におかれる場合に、そのチップへの電源を切断してしまうことや、ある回路が待機状態におかれる場合には、その回路への電源を切断する、といった方法が採られているのが殆どである。しかしながら、これら方法は、あくまでも、そのチップ、あるいは回路の待機状態時におけるオフリーク電流の低減化には有効とされているも、実動作状態時におけるオフリーク電流の低減化には繋がらないものとなっている。
【０００３】
ここで、ＣＭＯＳ（Complementary MOS、相補型MOS）ゲート回路の基本回路、即ち、ＣＭＯＳインバータの構成を図３（Ａ）に示す。図示のように、電源電圧ＶDDとグランド電位との間には、ｐチャネルＭОＳトランジスタ(以下、単にｐＭОＳと称す)１とｎチャネルＭОＳトランジスタ(以下、単にｎＭОＳと称す)２が直列状態として接続されており、これらｐＭОＳ１、ｎＭОＳ２それぞれのゲートには入力データＡが共通に入力されている。
【０００４】
図３（Ｂ）にはまた、その入出力特性が示されているが、これから明らかなように、入力データＡがＨレベルにある間、ｐＭОＳ１、ｎＭОＳ２はそれぞれ、オフ状態、オン状態におかれることで、出力データＯとしてＬレベルが得られるものであることが判る。一方、それとは逆に、入力データＡがＬレベルにある間には、ｐＭОＳ１、ｎＭОＳ２はそれぞれ、オン状態、オフ状態におかれることで、出力データＯとしてＨレベルが得られることが判る。
【０００５】
その図３（Ｂ）にはまた、併せて貫通電流Ｉが示されているが、この貫通電流Ｉは、入力データＡの状態遷移、即ち、入力データＡがＨレベルからＬレベル、またはＬレベルからＨレベルに状態遷移する場合に、ｐＭОＳ１とｎＭОＳ２がともに瞬間的にオン状態におかれることにより発生されるようになっている。ＣＭＯＳインバータでのリーク電流による電力消費は、この貫通電流Ｉによるものが支配的であり、入力データＡが安定な状態にある期間（安定期間）内では、ｐＭОＳ１、ｎＭОＳ２のうち、何れか一方がオフ状態におかれることから、貫通電流Ｉが流れる余地はなく、したがって、これによる電力消費は生じないようになっている。
【０００６】
因みに、特許文献１では、リーク電流が低減化されるべく、回路が待機状態におかれる場合には、その回路への電源が切断されている。
【特許文献１】特開２００１―３６３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ｐＭОＳやｎＭОＳには、それ自体がオフ状態におかれる場合にも微小なリーク電流、即ち、オフリーク電流が流れており、特に近年での半導体プロセスの微細化により、このオフリーク電流が無視し得ない程度に増加しているのが現状である。この結果、たとえ、入力データが安定状態にあったとしても、オフ状態におかれているｐＭОＳ、またはｎＭОＳを介してオフリーク電流が流れ続けることになる。そして、このオフリーク電流は、入力データの安定時間が長い程、その総和が多くなるので、チップの消費電流を下げるべく、たとえ、動作周波数を落としたとしても、その結果、オフリーク電流が増えることになり、結果的に消費電流、したがって、消費電力の低減化にはつながらないことになる。
【０００８】
本発明の目的は、構成簡単にして、しかも容易にオフリーク電流が低減化され得るＣＭОＳゲート回路、更には、このようなＣＭОＳゲート回路を基本構成要素として構成されてなる半導体集積回路や半導体集積回路搭載チップ、半導体デバイス、論理処理装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のＣＭＯＳゲート回路は、ｐＭОＳ、ｎＭОＳのうち、少なくとも何れか一方に対し、そのトランジスタがオフ状態におかれる間、そのトランジスタに印加される電圧（ソース・ドレイン間電圧）が低減されるべく、そのトランジスタに直列接続された状態でそのトランジスタに同期して動作する電圧低減回路が設けられるように、構成したものである。また、その電圧低減回路は、具体的に、ｎＭОＳとｐＭОＳとからなる並列接続体として構成されるようにしたものである。
【００１０】
したがって、ＣＭＯＳゲート回路を構成しているｐＭОＳ、ｎＭОＳのうち、例えばｎＭＯＳに並列接続体が接続された上、Ｌレベルの入力データによりそのｎＭОＳがオフ状態におかれる場合を想定すれば、そのｎＭОＳには、オン状態におかれているｐＭОＳを介し電源電圧ＶDDが印加されるところとなる。しかしながら、その際に、並列接続体を構成しているｐＭОＳも同時にオン状態におかれ、このｐＭОＳのソース・ゲート間電圧（しきい値電圧）をＶthとすれば、そのｎＭОＳには電源電圧ＶDDが印加されることはなく、（ＶDD−Ｖth）分の電圧が印加される結果、その分、オフリーク電流が抑制可能となる。このように、ゲート構成のうち、オフ状態におかれているトランジスタ側のソース・ドレイン間電圧が小さく抑えられることで、半導体集積回路全体でのオフリーク電流の低減化、したがって、全体としての低消費電力化が図られるものである。
【発明の効果】
【００１１】
構成簡単にして、しかも容易にオフリーク電流が低減化され得るＣＭОＳゲート回路、更には、このようなＣＭОＳゲート回路を基本構成要素として構成されてなる半導体集積回路や半導体集積回路搭載チップ、半導体デバイス、論理処理装置が提供される。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施の形態について、図１，図２により説明する。
先ず本発明に係るＣＭＯＳインバータの一例での構成を図１（Ａ）に示す。図示のように、ＣＭＯＳインバータを構成しているｐＭОＳ１，ｎＭОＳ２のうち、ｎＭОＳ２でのオフリーク電流を低減させることを目的として、ｎＭОＳ２に対しては、ｎＭОＳ３とｐＭОＳ４とからなる並列接続体が直列接続された上、入力データＡはこれらｎＭОＳ３，ｐＭОＳ４ｎそれぞれのゲートに入力されるようになっている。一方、ｐＭОＳ１，ｎＭОＳ２それぞれのゲートには入力データＡが印加される一方、それぞれのドレインは相互に接続された上、この相互接続点から出力データＯが取り出されるようになっている。そして、ソースは、ｐＭОＳ１については電源電圧（因みに、この電圧値は、今後の半導体プロセスの微細化により１Ｖ程度になると予想されている）ＶDDに、また、ｎＭОＳ２については、ｎＭОＳ３のドレイン、ｐＭОＳ４のソースそれぞれに接続されるようになっている。
【００１３】
ここで、Ｌレベルの入力データＡによりｐＭОＳ１，ｎＭОＳ２がそれぞれ、オン状態、オフ状態におかれることで、出力データОとしてＨレベルが出力されている場合でのオフリーク電流について考えることにすれば、既述の図３（Ａ）に示す一般的なＣＭＯＳインバータ構成の場合、ｎＭОＳ２はそのドレインが電源電圧ＶDDにバイアスされ、そのソースがグランドにつながるため、トランジスタとしてはオフ状態であっても、そのソース・ドレイン間に電源電圧ＶDDと同じ電圧が加わり、その電圧に応じたオフリーク電流が流れることになる。
【００１４】
一方、図１（Ａ）に示すＣＭＯＳインバータでは、ｎＭОＳ２のゲート、ドレインについては図３（Ａ）に示すＣＭＯＳインバータと同じ状態にあるが、そのソースについては、グランドとの間にｎＭОＳ３，ｐＭОＳ４が介在されるようになっている。これらｎＭОＳ３，ｐＭОＳ４それぞれの動作についてであるが、ｎＭОＳ３については、そのゲートに入力データＡが印加されることによって、ｎＭОＳ２に同期してオン状態、オフ状態におかれるようになっている。一方、ｐＭОＳ４については、そのゲートに入力データＡが印加されることによって、同じく、ｐＭОＳ１に同期してオン状態、オフ状態におかれるようになっている。
【００１５】
したがって、入力データＡがＬレベル状態にある場合には、ｎＭОＳ３はオフ状態、ｐＭОＳ４はオン状態にあり、ｐＭОＳ４のドレインがグランドにつながっていることから、このｐＭОＳ４を介してノードＢでの電圧はグランドレベルまでは下がることはない。図１（Ｂ）に示す入出力特性には、併せてノードＢでの電圧変化も示されているが、これからも判るように、ノードＢでの電圧は、ｐＭОＳ４のしきい値電圧Ｖth＋α分だけ持ち上がることになる。この結果、ｎＭОＳ２のソース側電圧がグランドレベルからしきい値電圧Ｖth＋αの分だけ持ち上がり、この分だけ、ｎＭОＳ２のソース・ドレイン間電圧が小さくなるため、オフリーク電流が低減化され得るものである。よって、ｐＭОＳ４のしきい値電圧Ｖthをコントロールすれば、ｎＭОＳ２にかかる電圧を小さくし得、オフリーク電流を極小に抑え得るものである。因みに、上記αについて簡単ながら説明すれば、出力データОとしてＨレベルが得られる場合、ノードＢでの電圧は、最終的にはしきい値電圧Ｖthに落ち着くことになるが、実際には、それよりも若干大きい値となり、その差がαとして表現されている。
【００１６】
一方、また、入力データＡの状態が反転されて、出力データОとしてＬレベルが得られる場合には、ｎＭОＳ２、ｎＭОＳ３がともにオン状態におかれ、したがって、出力データОの電圧はグランドレベルまで下がることになる。因みに、ｎＭОＳ３がオフ状態におかれる場合、ｎＭОＳ３を介してのオフリーク電流は、そのソース・ドレイン間電圧がしきい値電圧Ｖth程度のため、無視し得るレベルとなる。
【００１７】
以上のように、ｎＭОＳ２にかかる電圧がｎＭОＳ２自体の動作に同期させてコントロールされ得ることから、待機時だけでなく、実動作時においてもオフリーク電流が抑制され得る結果、半導体集積回路全体としての消費電力が低減化されることになる。
【００１８】
以上の例は、出力データОとしてＨレベルが出力される際に、ｎＭОＳ２を介してのオフリーク電流対策であるが、図２に示すように、ｐＭОＳ１に対し、ｎＭОＳ５とｐＭОＳ６とからなる並列接続体が直列接続されれば、同様な理由により、出力データОとしてＬレベルが出力される際に、ｐＭОＳ１を介してのオフリーク電流対策も採られ得るものとなっている。また、これら２つのオフリーク電流対策を同時に行うことも可能となっている。
【００１９】
以上、本発明のＣＭОＳゲート回路について説明したが、これ以外の発明としては、このＣＭОＳゲート回路を基本構成要素として、構成されてなる半導体集積回路や、この半導体集積回路が搭載されてなる半導体集積回路搭載チップ、更には、この半導体集積回路搭載チップを、パッケージ内部に封止してなる半導体デバイス、更にはまた、この半導体デバイスを構成要素として含む論理処理装置が容易に考えられるものとなっている。何れにしても、本発明を用いたゲート構造によるＬＳＩ設計を行うことにより、ＬＳＩの動作時、非動作時に関係なく、オフリーク電流の低減化が可能となり、その結果、ＬＳＩの低消費電力化が可能となる。
【００２０】
以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００２１】
【図１】本発明に係るＣＭＯＳインバータの一例での構成とその入出力特性を示す図である。
【図２】本発明に係るＣＭＯＳインバータの他の例での構成を示す図である。を示す図である。
【図３】従来技術に係る、ＣＭＯＳゲート回路としてのＣＭＯＳインバータの構成とその入出力特性を示す図である。
【符号の説明】
【００２２】
１，４，６…ｐチャネルＭＳトランジスタ、２，３，５…ｎチャネルＭＳトランジスタ
【図１】
2005057542.tif 000003
【図２】
2005057542.tif 000004
【図３】
2005057542.tif 000005