(57)【要約】【課題】  小回路規模且つ高速動作可能なアドレス制御回路を提供する。【解決手段】  外部からのクロックＣＬＫ及び外部からメモリ３のアドレスをインクリメントするか否か切り換える切り換え信号ＳＳに基づき、第１入力信号Ｉ１をカウントして第１アドレス信号ＡＤ１を生成する第１のカウンタ１１ａ、クロックＣＬＫ、切り換え信号ＳＳ、及び第１アドレス信号ＡＤ１に基づき、第２入力信号Ｉ２をカウントして第２アドレス信号ＡＤ２を生成する第２のカウンタ１１ｂを備える。【選択図】    図１
2005141885.tif 000002
【特許請求の範囲】
【請求項１】
メモリのアドレス値をインクリメントするか否か切り換える切り換え信号及びクロックに基づき、第１入力信号をカウントして第１アドレス信号を生成する第１のカウンタと、
前記クロック、前記切り換え信号、及び前記第１アドレス信号に基づき、第２入力信号をカウントして第２アドレス信号を生成する第２のカウンタ
とを備えることを特徴とするアドレス制御回路。
【請求項２】
前記第１のカウンタは、
前記第１アドレス信号を反転して反転第１アドレス信号を生成する第１カウンタ用インバータと、
前記クロックの立ち下がりと同期して前記反転第１アドレス信号を取り込んで第１帰還信号を生成する第１帰還ラッチ回路と、
前記第１入力信号、前記第１帰還信号、前記クロック、及び前記切り換え信号のそれぞれの組み合わせにより前記第１アドレス信号を生成する第１入力ラッチ回路
とを備えることを特徴とする請求項１に記載のアドレス制御回路。
【請求項３】
前記第１入力ラッチ回路は、前記切り換え信号がハイレベルの場合に前記第１入力信号を取り込み、前記クロックがハイレベルの場合に前記第１帰還信号を取り込むことを特徴とする請求項２に記載のアドレス制御回路。
【請求項４】
前記第２のカウンタは、
前記第２アドレス信号を反転して反転第２アドレス信号を生成する第２カウンタ用インバータと、
前記クロック及び前記第１アドレス信号の各ビットの組み合わせに応じて前記反転第２アドレス信号を取り込んで第２帰還信号を生成する第２帰還ラッチ回路と、  
前記第２入力信号、前記第２帰還信号、前記クロック、前記切り換え信号、及び前記第１アドレス信号のそれぞれの組み合わせにより前記第２アドレス信号を生成する第２入力ラッチ回路
とを備えることを特徴とする請求項２に記載のアドレス制御回路。
【請求項５】
前記第２入力ラッチ回路は、前記切り換え信号がハイレベルの場合に前記第２入力信号を取り込み、前記クロックがハイレベル且つ前記第１アドレス信号がロウレベルの場合に前記第２帰還信号を取り込むことを特徴とする請求項４に記載のアドレス制御回路。
【請求項６】
前記第２帰還ラッチ回路は、前記クロックがロウレベル且つ前記第１アドレス信号がハイレベルの場合、前記反転第２アドレス信号を取り込むことを特徴とする請求項４に記載のアドレス制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリのアドレスを制御するアドレス制御回路に関する。
【背景技術】
【０００２】
ＲＯＭ及びＲＡＭ等のメモリにおいては、アドレス制御回路により指定されたアドレスに対して書き込み及び読み出しが実行される。アドレスをインクリメントするアドレス制御回路は、通常２パターンの動作モードを備える。即ちアドレス制御回路は、外部からの入力信号により基準アドレスのアドレス値が設定される「基準アドレス設定モード」と外部からのクロックにより基準アドレスからアドレス値がインクリメントされる「アドレスインクリメントモード」とを有する。アドレス値をインクリメントするアドレス制御回路は、主にカウンタにより構成される。更に、アドレス制御回路に使用されるカウンタは、主にラッチ回路により構成される（例えば、特許文献１参照。）。アドレス制御回路に使用されるカウンタは、次段のカウンタ内のラッチ回路を動作させるためのクロックを生成する付加回路を備える必要がある。
【特許文献１】特開平８−１２５０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、次段のカウンタ内のラッチ回路を動作させるためのクロックを生成する付加回路が必要となる為、クロックを生成する付加回路の回路規模に起因してカウンタの回路規模が増大する。カウンタの回路規模の増大と比例してアドレス制御回路全体の回路規模が増大する。更に、次段のカウンタ内のラッチ回路を動作させるためのクロックを生成する際に生じる信号遅延により、カウンタ及びアドレス制御回路の動作速度が低下する。
【０００４】
上記問題点を鑑み、本発明は、小回路規模且つ高速動作可能なアドレス制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成する為に、本発明の特徴は、（イ）メモリのアドレス値をインクリメントするか否か切り換える切り換え信号及びクロックに基づき、第１入力信号をカウントして第１アドレス信号を生成する第１のカウンタ；（ロ）クロック、切り換え信号、及び第１アドレス信号に基づき、第２入力信号をカウントして第２アドレス信号を生成する第２のカウンタを備えるアドレス制御回路であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、小回路規模且つ高速動作可能なアドレス制御回路を提供できる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の実施の形態を説明する。この実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
本発明の実施の形態に係るメモリシステムは、図１に示すように、コントローラ２、コントローラ２に接続されたアドレス制御回路１ａと、アドレス制御回路１ａに接続されたメモリ３とを備える。コントローラ２は、クロックＣＬＫ及びメモリ３のアドレス値をインクリメントするか否か切り換える切り換え信号ＳＳをアドレス制御回路１ａに供給する。アドレス制御回路１ａは、クロックＣＬＫ及び切り換え信号ＳＳに基づき、外部からの第１入力信号Ｉ１をカウントして第１アドレス信号ＡＤ１を生成する第１のカウンタ１１ａと、クロックＣＬＫ、切り換え信号ＳＳ、及び第１アドレス信号ＡＤ１に基づき、外部からの第２入力信号Ｉ２をカウントして第２アドレス信号ＡＤ２を生成する第２のカウンタ１１ｂとを備える。更に、アドレス制御回路１ａは、クロックＣＬＫ、切り換え信号ＳＳ、及び第２〜第（ｎ−１）アドレス信号ＡＤ２〜ＡＤ（ｎ−１）に基づき、外部からの第３〜第ｎ入力信号Ｉ３〜Ｉｎをカウントし、第３〜第ｎアドレス信号ＡＤ３〜ＡＤｎを生成する第３〜第ｎのカウンタ１１ｃ〜１１ｎを備える（ｎ；３以上の整数）。
【０００９】
メモリ３では、第１〜第ｎのアドレス信号ＡＤ１〜ＡＤｎにより、データの記憶又は読み出しを行うアドレス値が指定される。尚、第１アドレス信号ＡＤ１は、第１〜第ｎアドレス信号ＡＤ１〜ＡＤｎの最下位ビット（ＬＳＢ）に相当する。これに対して第ｎアドレス信号ＡＤｎは、第１〜第ｎアドレス信号ＡＤ１〜ＡＤｎの最上位ビット（ＭＳＢ）に相当する。アドレス制御回路１ａは、切り換え信号ＳＳがハイレベル時には、第１〜第ｎ入力信号Ｉ１〜Ｉｎを第１〜第ｎアドレス信号ＡＤ１〜ＡＤｎとしてメモリ３に供給する。これに対してアドレス制御回路１ａは、切り換え信号ＳＳがロウレベル時には、第１〜第ｎアドレス信号ＡＤ１〜ＡＤｎが指示するアドレス値をクロックＣＬＫと同期してインクリメントする。
【００１０】
第１のカウンタ１１ａは、図２に示すように、第１入力ラッチ回路６１ａ、第１カウンタ用インバータ６２ａ、及び第１帰還ラッチ回路６３ａを備える。第１入力ラッチ回路６１ａは、第１入力信号Ｉ１が供給される第１入力端子７０ａに第１データ入力端子Ｄ１が接続され、クロックＣＬＫが供給される第１カウンタ用クロック端子８０ａにクロック端子ＣＫが接続され、切り換え信号ＳＳが供給される第１切り換え端子７３ａに切り換え信号端子Ｓが接続され、第１出力端子７４ａにデータ出力端子Ｑが接続される。第１カウンタ用インバータ６２ａの入力は第１出力端子７４ａに接続される。第１帰還ラッチ回路６３ａは、第１カウンタ用インバータ６２ａの出力にデータ入力端子Ｄが接続され、第１カウンタ用クロック端子８０ａにクロック端子ＣＫが接続され、第１入力ラッチ回路６１ａの第２データ入力端子Ｄ２にデータ出力端子Ｑが接続される。第１帰還ラッチ回路６３ａとしては、表１に示すように、クロックＣＬＫの立ち下がりと同期して動作する通常のＤラッチ回路を使用できる。
【表１】
2005141885.tif 000003
【００１１】
第１入力ラッチ回路６１ａは、表２に示すように、第１入力信号Ｉ１、第１帰還信号ＦＢ１、第１クロックＣＬＫ、及び切り換え信号ＳＳのそれぞれの組み合わせにより第１アドレス信号ＡＤ１を生成する：
【表２】
2005141885.tif 000004
【００１２】
即ち、第１入力ラッチ回路６１ａは、切り換え信号ＳＳがハイレベルの場合に第１入力信号を取り込み、クロックＣＬＫがハイレベルの場合に第１帰還信号ＦＢ１を取り込む。第１カウンタ用インバータ６２ａは第１アドレス信号ＡＤ１を反転して反転第１アドレス信号ＡＤ１バーを生成する。第１帰還ラッチ回路６３ａは、クロックＣＬＫの立ち下がりと同期して反転第１アドレス信号ＡＤ１バーを取り込み、第１帰還信号ＦＢ１を生成する。ここで、図１に示すコントローラ２は、第１入力信号Ｉ１と第１帰還信号ＦＢ１とが、競合しないように制御する。
【００１３】
更に、第２のカウンタ１１ｂは、図３に示すように、第２入力ラッチ回路６１ｂ、第２カウンタ用インバータ６２ｂ、及び第２帰還ラッチ回路６３ｂを備える。第２入力ラッチ回路６１ｂは、第２入力信号Ｉ２が供給される第２入力端子７０ｂに第１データ入力端子Ｄ１が接続され、第１アドレス信号ＡＤ１が供給される第２カウンタ用アドレス端子７５ｂにアドレス信号端子Ａが接続され、クロックＣＬＫが供給される第２カウンタ用クロック端子８０ｂにクロック端子ＣＫが接続され、切り換え信号ＳＳが供給される第２カウンタ用切り換え端子７３ｂに切り換え信号端子Ｓが接続され、第２出力端子７４ｂにデータ出力端子Ｑが接続される。第２カウンタ用インバータ６２ｂの入力は第２出力端子７４ｂに接続される。第２帰還ラッチ回路６３ｂは、第２カウンタ用インバータ６２ｂの出力にデータ入力端子Ｄが接続され、第２カウンタ用アドレス端子７５ｂにアドレス信号端子Ａが接続され、第２カウンタ用クロック端子８０ｂにクロック端子ＣＫが接続され、第２入力ラッチ回路６１ｂの第２データ入力端子Ｄ２にデータ出力端子Ｑが接続される。
【００１４】
第２入力ラッチ回路６１ｂは、表３に示すように、第２入力信号Ｉ２、第２帰還信号ＦＢ２、クロックＣＬＫ、切り換え信号ＳＳ、及び第１アドレス信号ＡＤ１の各ビットの組み合わせにより第２アドレス信号ＡＤ２を生成する：
【表３】
2005141885.tif 000005
【００１５】
即ち、第２入力ラッチ回路６１ｂは、切り換え信号ＳＳがハイレベルの場合に第２入力信号を取り込み、クロックＣＬＫがハイレベル且つ第１アドレス信号ＡＤ１がロウレベルの場合に第２帰還信号ＦＢ２を取り込む。第２カウンタ用インバータ６２ｂは第２アドレス信号ＡＤ２を反転して反転第２アドレス信号ＡＤ２バーを生成する。
【００１６】
第２帰還ラッチ回路６３ｂは、表４に示すように、クロックＣＬＫ及び第１アドレス信号ＡＤ１の各ビットの組み合わせに応じて反転第２アドレス信号ＡＤ２バーを取り込んで第２帰還信号ＦＢ２を生成する：
【表４】
2005141885.tif 000006
【００１７】
即ち、第２帰還ラッチ回路６３ｂは、クロックＣＬＫがロウレベル且つ第１アドレス信号ＡＤ１がハイレベルの場合、反転第２アドレス信号ＡＤ２バーを取り込む。
【００１８】
更に、図１に示す第ｎのカウンタ１１ｎは、図４に示すように、第ｎ入力ラッチ回路６１ｎ、第ｎカウンタ用インバータ６２ｎ、及び第ｎ帰還ラッチ回路６３ｎを備える。第ｎ入力ラッチ回路６１ｎは、第ｎ入力信号が供給される第ｎ入力端子７０ｎに第１データ入力端子Ｄ１が接続され、第（ｎ−１）アドレス信号ＡＤ（ｎ−１）が供給される第ｎカウンタ用アドレス端子７５ｎにアドレス信号端子Ａが接続され、クロックＣＬＫが供給される第ｎカウンタ用クロック端子８０ｎにクロック端子ＣＫが接続され、切り換え信号ＳＳが供給される第ｎカウンタ用切り換え端子７３ｎに切り換え信号端子Ｓが接続され、第ｎ出力端子７４ｎにデータ出力端子Ｑが接続される。第ｎカウンタ用インバータ６２ｎの入力は第ｎ出力端子７４ｎに接続される。第ｎ帰還ラッチ回路６３ｎは、第ｎカウンタ用インバータ６２ｎの出力にデータ入力端子Ｄが接続され、第ｎカウンタ用アドレス端子７５ｎにアドレス信号端子Ａが接続され、第ｎカウンタ用クロック端子８０ｎにクロック端子ＣＫが接続され、第ｎ入力ラッチ回路６１ｎの第２データ入力端子Ｄ２にデータ出力端子Ｑが接続される。
【００１９】
第ｎ入力ラッチ回路６１ｎは、図３に示す第２入力ラッチ回路６１ｂと同様に、第ｎ入力信号Ｉｎ、第ｎ帰還信号ＦＢｎ、クロックＣＬＫ、切り換え信号ＳＳ、及び第（ｎ−１）アドレス信号ＡＤ（ｎ−１）のそれぞれの組み合わせにより第ｎアドレス信号ＡＤｎを生成する。第ｎカウンタ用インバータ６２ｎは第ｎアドレス信号ＡＤｎを反転して反転第ｎアドレス信号ＡＤｎバーを生成する。第ｎ帰還ラッチ回路６３ｎは、図３に示す第２帰還ラッチ回路６３ｂと同様に、クロックＣＬＫ及び第（ｎ−１）アドレス信号ＡＤ（ｎ−１）の各ビットの組み合わせに応じて反転第ｎアドレス信号ＡＤｎバーを取り込んで第ｎ帰還信号ＦＢｎを生成する。
【００２０】
更に、図２に示した第１入力ラッチ回路６１ａは、図５に示すように、第１データ入力端子Ｄ１、第２データ入力端子Ｄ２、クロック端子ＣＫ、及び切り換え信号端子Ｓに入力側が接続された入力スイッチ回路４ａと、入力スイッチ回路４ａとデータ出力端子Ｑとの間に接続されたバッファ回路５ａと、データ出力端子Ｑ、クロック端子ＣＫ、及び切り換え信号端子Ｓに入力側が接続され、バッファ回路５ａの入力側に出力側が接続された帰還スイッチ回路７ａとを備える。入力スイッチ回路４ａは、切り換え信号ＳＳがハイレベルの場合に第１入力信号Ｉ１を通過させ、クロックＣＬＫがハイレベルの場合に第１帰還信号ＦＢ１を通過させて通過信号を生成する。バッファ回路５ａは、入力スイッチ回路４ａからの通過信号をインピーダンス変換して第１アドレス信号ＡＤ１を生成する。帰還スイッチ回路７ａは、クロックＣＬＫ及び切り換え信号ＳＳが共にロウレベルの場合、バッファ回路５ａが供給する第１アドレス信号ＡＤ１をバッファ回路５ａの入力に帰還させる。
【００２１】
入力スイッチ回路４ａは、第１データ入力端子Ｄ１及び切り換え信号端子Ｓに接続された第１のスイッチ回路４１ａと、第２データ入力端子Ｄ２及びクロック端子ＣＫに接続された第２のスイッチ回路４２ａとを備える。バッファ回路５ａは、第１のスイッチ回路４１ａ及び第２のスイッチ回路４２ａに接続された第１バッファ回路用インバータ５１ａと、第１バッファ回路用インバータ５１ａとデータ出力端子Ｑとの間に接続された第２バッファ回路用インバータ５２ａとを備える。帰還スイッチ回路７ａは、データ出力端子Ｑ及びクロック端子ＣＫに接続された第３のスイッチ回路７１ａと、第３のスイッチ回路７１ａ及び切り換え信号端子Ｓに接続された第４のスイッチ回路７２ａとを備える。
【００２２】
第１のスイッチ回路４１ａは、詳細には図６に示すように、切り換え信号ＳＳが供給される第１スイッチ制御端子４１３に接続された第１スイッチ回路用インバータ４１１と、第１入力信号Ｉ１が供給される第１スイッチ回路用入力端子４１２にドレインが接続され、第１スイッチ回路用インバータ４１１にゲートが接続され、第１スイッチ回路用出力端子４１４にソースが接続された第１スイッチングトランジスタＴｒ１と、第１スイッチ回路用入力端子４１２にドレインが接続され、第１スイッチ制御端子４１３にゲートが接続され、第１スイッチ回路用出力端子４１４にソースが接続された第２スイッチングトランジスタＴｒ２とを備える。第１スイッチングトランジスタＴｒ１としてはｐＭＯＳトランジスタが使用できる。第２スイッチングトランジスタＴｒ２としてはｎＭＯＳトランジスタが使用できる。尚、第２のスイッチ回路４２ａは、第１のスイッチ回路４１ａと同様の構成である。
【００２３】
これに対して第３のスイッチ回路７１ａは、図７に示すように、第３スイッチ制御端子７１３に接続された第３スイッチ回路用インバータ４１１と、第３スイッチ回路用入力端子７１２にドレインが接続され、第３スイッチ回路用インバータ７１１にゲートが接続され、第３スイッチ回路用出力端子７１４にソースが接続された第３スイッチングトランジスタＴｒ３と、第３スイッチ回路用入力端子７１２にドレインが接続され、第３スイッチ制御端子７１３にゲートが接続され、第３スイッチ回路用出力端子７１４にソースが接続された第４スイッチングトランジスタＴｒ４とを備える。第３スイッチングトランジスタＴｒ３としてはｎＭＯＳトランジスタが使用できる。第４スイッチングトランジスタＴｒ４としてはｐＭＯＳトランジスタが使用できる。尚、第４のスイッチ回路７２ａは、第３のスイッチ回路７１ａと同様の構成である。
【００２４】
一方、図３に示した第２入力ラッチ回路６１ｂは、図８に示すように、第１データ入力端子Ｄ１、第２データ入力端子Ｄ２、クロック端子ＣＫ、切り換え信号端子Ｓ、及びアドレス信号端子Ａに入力側が接続された入力スイッチ回路４ｂと、入力スイッチ回路４ｂとデータ出力端子Ｑとの間に接続されたバッファ回路５ｂと、データ出力端子Ｑ、クロック端子ＣＫ、切り換え信号端子Ｓ、及びアドレス信号端子Ａに入力側が接続され、バッファ回路５ｂの入力側に出力側が接続された帰還スイッチ回路７ｂとを備える。入力スイッチ回路４ｂは、切り換え信号ＳＳがハイレベルの場合に第２入力信号Ｉ２を通過させ、クロックＣＬＫがハイレベル且つ第１アドレス信号ＡＤ１がロウレベルの場合に第２帰還信号ＦＢ２を通過させて通過信号を生成する。バッファ回路５ｂは、入力スイッチ回路４ｂからの通過信号をインピーダンス変換して第２アドレス信号ＡＤ２を生成する。帰還スイッチ回路７ｂは、クロックＣＬＫ及び切り換え信号ＳＳが共にロウレベルの場合、又は第１アドレス信号ＡＤ１がハイレベル且つ切り換え信号ＳＳがロウレベルの場合、第２アドレス信号ＡＤ２をバッファ回路５ｂの入力に帰還させる。
【００２５】
入力スイッチ回路４ｂは、第１データ入力端子Ｄ１及び切り換え信号端子Ｓに接続された第１のスイッチ回路４１ｂと、第２データ入力端子Ｄ２及びクロック端子ＣＫに接続された第２のスイッチ回路４２ｂと、及び第２のスイッチ回路４２ｂ及びアドレス信号端子Ａに接続された第５のスイッチ回路４３とを備える。バッファ回路５ｂは、第１のスイッチ回路４１ｂ及び第５のスイッチ回路４３に接続された第１バッファ回路用インバータ５１ｂと、第１バッファ回路用インバータ５１ｂとデータ出力端子Ｑとの間に接続された第２バッファ回路用インバータ５２ｂとを備える。帰還スイッチ回路７ｂは、データ出力端子Ｑ及びクロック端子ＣＫに接続された第３のスイッチ回路７１ｂと、第３のスイッチ回路７１ｂ及び切り換え信号端子Ｓに接続された第４のスイッチ回路７２ｂと、データ出力端子Ｑ及びアドレス信号端子Ａに接続された第６のスイッチ回路７３と、第６のスイッチ回路７３及び切り換え信号端子Ｓに接続された第７のスイッチ回路７４とを備える。第１のスイッチ回路４１ｂ、第２のスイッチ回路４２ｂ、及び第６のスイッチ回路７３は、図６と同様にそれぞれ構成されている。これに対して、第３のスイッチ回路７１ｂ、第４のスイッチ回路７２ｂ、第５のスイッチ回路４３、及び第７のスイッチ回路７４は、図７と同様にそれぞれ構成されている。
【００２６】
更に、図３に示した第２帰還ラッチ回路６３ｂは、図９に示すように、データ入力端子Ｄ、クロック端子ＣＫ、及びアドレス信号端子Ａに入力側が接続された入力スイッチ回路４ｃと、入力スイッチ回路４ｃとデータ出力端子Ｑとの間に接続されたバッファ回路５ｃと、データ出力端子Ｑ、クロック端子ＣＫ、及びアドレス信号端子Ａに入力側が接続され、バッファ回路５ｃの入力側に出力側が接続された帰還スイッチ回路７ｃとを備える。入力スイッチ回路４ｃは、クロックＣＬＫがロウレベル且つ第１アドレス信号ＡＤ１がハイレベルの場合、反転第２アドレス信号ＡＤ２バーを通過させる。バッファ回路５ｃは、入力スイッチ回路４ｃからの反転第２アドレス信号ＡＤ２バーをインピーダンス変換して第２帰還信号ＦＢ２を生成する。帰還スイッチ回路７ｃは、クロックＣＬＫがハイレベル又は第１アドレス信号ＡＤ１がロウレベルの場合、第２帰還信号ＦＢ２をバッファ回路５ｃの入力に帰還する。
【００２７】
具体的には入力スイッチ回路４ｃは、データ入力端子Ｄとクロック端子ＣＫとに接続された第１のスイッチ回路４１ｃと、第１のスイッチ回路４１ｃとアドレス信号端子Ａとに接続された第２のスイッチ回路４２ｃとを備える。バッファ回路５ｃは、第２のスイッチ回路４２ｃに接続された第１バッファ回路用インバータ５１ｃと、第１バッファ回路用インバータ５１ｃとデータ出力端子Ｑとの間に接続された第２バッファ回路用インバータ５２ｃとを備える。帰還スイッチ回路７ｃは、データ出力端子Ｑとアドレス信号端子Ａに接続された第３のスイッチ回路７１ｃ、及びデータ出力端子Ｑとクロック端子ＣＫとに接続された第４のスイッチ回路７２ｃを備える。第２のスイッチ回路４２ｃ及び第４のスイッチ回路７２ｃは、図６と同様にそれぞれ構成されている。第１のスイッチ回路４１ｃ及び第３のスイッチ回路７１ｃは、図７と同様にそれぞれ構成されている。
【００２８】
次に、図１、図２、及び図１０を用いて、本発明の実施の形態に係るアドレス制御回路１ａの動作を第１のカウンタ１１ａを例に説明する。また、第１〜第ｎ入力信号Ｉ１〜Ｉｎが常にロウレベルであるとして説明する。
【００２９】
（イ）先ず、図１に示すコントローラ２は、図１０（ｂ）の時刻ｔ１において、ハイレベルのクロックＣＬＫを生成する。また、図２に示す第１帰還ラッチ回路６３ａのデータ入力端子Ｄにはハイレベルの反転第１アドレス信号ＡＤ１バーが供給されている。時刻ｔ１から一定時間経過後にクロックＣＬＫがロウレベルに立ち下がると、第１帰還ラッチ回路６３ａは、ハイレベルの反転第１アドレス信号ＡＤ１バーをラッチし、第１帰還信号ＦＢ１として第１入力ラッチ回路６１ａの第２データ入力端子Ｄ２に供給する。
【００３０】
（ロ）次に、図１０（ｂ）の時刻ｔ２において、クロックＣＬＫが一定時間ハイレベルに立ち上がる。クロックＣＬＫが一定期間ハイレベルに立ち上がると、第１入力ラッチ回路６１ａは、ハイレベルの第１帰還信号ＦＢ１を取り込み、第１アドレス信号ＡＤ１として第１出力端子７４ａに供給する。この結果、図１０（ｄ）に示すように、時刻ｔ２において第１アドレス信号ＡＤ１がハイレベルに立ち上がる。
【００３１】
（ハ）次に、時刻ｔ２から一定時間経過後にクロックＣＬＫがロウレベルに立ち下がる。クロックＣＬＫがロウレベルに立ち下がると、第１帰還ラッチ回路６３ａは、ロウレベルの反転第１アドレス信号ＡＤ１バーをラッチし、ロウレベルの第１帰還信号ＦＢ１を第１入力ラッチ回路６１ａの第２データ入力端子Ｄ２に供給する。
【００３２】
（ニ）次に、図１０（ｂ）の時刻ｔ３において、クロックＣＬＫが一定時間ハイレベルに立ち上がる。これに対して第１入力ラッチ回路６１ａは、図１０（ｄ）に示すように、第１帰還ラッチ回路６３ａからのロウレベルの第１帰還信号ＦＢ１をラッチする。よって、時刻ｔ３において第１アドレス信号ＡＤ１がロウレベルに立ち下がる。
【００３３】
（ホ）次に、時刻ｔ４において、クロックＣＬＫがハイレベルに立ち上がる。クロックＣＬＫがハイレベルに立ち上がると、第１入力ラッチ回路６１ａは、ハイレベルの第１帰還信号ＦＢ１をラッチする。この結果、第１アドレス信号ＡＤ１がハイレベルに立ち上がる。更に、時刻ｔ５においてクロックＣＬＫがハイレベルに立ち上がると、第１アドレス信号ＡＤ１がロウレベルに立ち下がる。第１のカウンタ１１ａは、時刻ｔ５〜ｔ９の期間においては、時刻ｔ１〜ｔ５の期間と同様に動作する。
【００３４】
次に、図３及び図１０を用いて、第２のカウンタ１１ｂの動作を説明する。第３のカウンタ１１ｃ〜第ｎのカウンタ１１ｎのそれぞれの動作は、第２のカウンタ１１ｂの動作と同様であるので説明を省略する。
【００３５】
（イ）先ず、図１０（ｄ）の時刻ｔ２において第１アドレス信号ＡＤ１がハイレベルに立ち上がる。また図１０（ｂ）に示すように、時刻ｔ２から一定時間経過後にクロックＣＬＫがロウレベルに立ち下がる。図３に示す第２帰還ラッチ回路６３ｂは、クロックＣＬＫがロウレベル且つ第１アドレス信号ＡＤ１がハイレベルであるため、ハイレベルの反転第２アドレス信号ＡＤ２バーをラッチする。ラッチされた反転第２アドレス信号ＡＤ２バーは第２入力ラッチ回路６１ｂの第２データ入力端子Ｄ２に供給される。
【００３６】
（ロ）次に、時刻ｔ３において、クロックＣＬＫがハイレベルに立ち上がる。これに対して第１アドレス信号ＡＤ１はロウレベルに立ち下がる。クロックＣＬＫがハイレベル且つ第１アドレス信号ＡＤ１がロウレベルになると、第２入力ラッチ回路６１ｂはハイレベルの第２アドレス信号ＡＤ２を生成する。
【００３７】
（ハ）次に、時刻ｔ３から一定時間経過後にクロックＣＬＫがロウレベルに立ち下がる。時刻ｔ３〜ｔ４の期間においては第１アドレス信号ＡＤ１はハイレベルであるため、第２帰還ラッチ回路６３ｂは反転第２アドレス信号ＡＤ２バーをラッチしない。
【００３８】
（ニ）次に、時刻ｔ４から一定時間経過後にクロックＣＬＫがロウレベルに立ち下がる。時刻ｔ４〜ｔ５の期間においては第１アドレス信号ＡＤ１はハイレベルであるため、第２帰還ラッチ回路６３ｂはロウレベルの反転第２アドレス信号ＡＤ２バーをラッチする。ラッチされたロウレベルの反転第２アドレス信号ＡＤ２バーは第２入力ラッチ回路６１ｂの第２データ入力端子Ｄ２に供給される。
【００３９】
（ホ）次に、時刻ｔ５において第１アドレス信号ＡＤ１がロウレベルに立ち下がる。第１アドレス信号ＡＤ１がロウレベルに立ち下がると、図１０（ｅ）に示すように、第２入力ラッチ回路６１ｂはロウレベルの第２アドレス信号ＡＤ２を生成する。第２のカウンタ１１ｂは、時刻ｔ５〜ｔ９の期間においては、時刻ｔ１〜ｔ５の期間と同様に動作する。
【００４０】
このように、本発明の実施の形態に係るアドレス制御回路１ａは、第２のカウンタ１１ｂが第１アドレス信号ＡＤ１を直接利用して第２アドレス信号ＡＤ２を生成する。即ち、第１のカウンタ１１ａの内部に第２のカウンタ１１ｂを動作させるための付加回路を備える必要が無い。同様に、第２のカウンタ１１ｂの内部に第３のカウンタ１１ｃを動作させるための付加回路を備える必要が無い。この結果、第１〜第ｎのカウンタ１１ａ〜１１ｎのそれぞれの回路規模の低減及び動作速度の向上を実現できる。したがって、小回路規模且つ高速動作可能なアドレス制御回路１ａを提供できる。
【００４１】
（実施の形態の第１の変形例）
本発明の実施の形態の第１の変形例に係るアドレス制御回路として、第１〜第ｎのカウンタ１１ａ〜１１ｎの内部のラッチ回路にクロックドインバータを用いても良い。即ち図１１に示すように、第１入力ラッチ回路６１０ａが、第１データ入力端子Ｄ１、第２データ入力端子Ｄ２、クロック端子ＣＫ、及び切り換え信号端子Ｓに接続された入力インバータ４ｄと、入力インバータ４ｄとデータ出力端子Ｑとの間に接続されたアドレス用インバータ５３ａと、データ出力端子Ｑ、クロック端子ＣＫ、及び切り換え信号端子Ｓに入力側が接続され、アドレス用インバータ５３の入力側に出力側が接続された帰還インバータ７ｄとを備える構成でも良い。入力インバータ４ｄは、切り換え信号ＳＳがハイレベルの場合に第１入力信号Ｉ１を反転し、クロックＣＬＫがハイレベルの場合に第１帰還信号ＦＢ１を反転して反転信号を生成する。アドレス用インバータ５３ａは、入力インバータ４ｄからの反転信号を更に反転して第１アドレス信号ＡＤ１を生成する。帰還インバータ７ｄは、クロックＣＬＫ及び切り換え信号ＳＳが共にロウレベルの場合、第１アドレス信号ＡＤ１を反転してアドレス用インバータ５３ａの入力に帰還する。
【００４２】
更に、入力インバータ４ｄは、第１データ入力端子Ｄ１と切り換え信号端子Ｓとに入力側が接続され、アドレス用インバータ５３ａに出力側が接続された第１クロックドインバータ４４ａと、第２データ入力端子Ｄ２とクロック端子ＣＫとに入力側が接続され、アドレス用インバータ５３ａに出力側が接続された第２クロックドインバータ４４ｂとを備える。帰還インバータ７ｄは、データ出力端子Ｑ、クロック端子ＣＫ、及び切り換え信号端子Ｓに入力側が接続され、アドレス用インバータ５３ａの入力側に出力側が接続された第３クロックドインバータ７５を備える。第１クロックドインバータ４４ａは、切り換え信号ＳＳがハイレベル時に第１入力信号Ｉ１を反転する。第２クロックドインバータ４４ｂは、クロックＣＬＫがハイレベル時に第１帰還信号ＦＢ１を反転する。
【００４３】
例えば第１クロックドインバータ４４ａは、図１２に示すように、第１インバータ用切り換え端子４４３に接続されたインバータ４４０、電源ＶＤＤにソースが接続され、インバータ４４０にゲートが接続された第５スイッチングトランジスタＴｒ５と、第５スイッチングトランジスタＴｒ５のドレインにソースが接続され、第１インバータ用入力端子４４１にゲートが接続され、第１インバータ用出力端子４４２にドレインが接続された第６スイッチングトランジスタＴｒ６と、第１インバータ用出力端子４４２にドレインが接続され、第１インバータ用入力端子４４１にゲートが接続された第７スイッチングトランジスタＴｒ７と、及び第７スイッチングトランジスタＴｒ７のソースにドレインが接続され、第１インバータ用切り換え端子４４３にゲートが接続され、グラウンドＶＳＳにソースが接続された第８スイッチングトランジスタＴｒ８とを備える。第５スイッチングトランジスタＴｒ５及び第６スイッチングトランジスタＴｒ６としてはｐＭＯＳトランジスタが使用できる。第７スイッチングトランジスタＴｒ７及び第８スイッチングトランジスタＴｒ８としてはｎＭＯＳトランジスタが使用できる。尚、第２クロックドインバータ４４ｂの構成は第１クロックドインバータ４４ａの構成と同様である。
【００４４】
一方、第３クロックドインバータ７５は、図１３に示すように、第３インバータ用クロック端子７５６に接続された第１インバータ７５１と、第３インバータ用切り換え端子７５５に接続された第２インバータ７５２と、電源ＶＤＤにソースが接続され、第３インバータ用切り換え端子７５５にゲートが接続された第９スイッチングトランジスタＴｒ９と、第９スイッチングトランジスタＴｒ９のドレインにソースが接続され、第３インバータ用クロック端子７５６にゲートが接続された第１０スイッチングトランジスタＴｒ１０と、第１０スイッチングトランジスタＴｒ１０のドレインにソースが接続され、第３インバータ用入力端子７５３にゲートが接続され、第３インバータ用出力端子７５４にドレインが接続された第１１スイッチングトランジスタＴｒ１１と、第１１スイッチングトランジスタＴｒ１１のドレインにドレインが接続され、第３インバータ用入力端子７５３にゲートが接続された第１２スイッチングトランジスタＴｒ１２と、第１２スイッチングトランジスタＴｒ１２のソースにドレインが接続され、第１インバータ７５１にゲートが接続された第１３スイッチングトランジスタＴｒ１３と、第１３スイッチングトランジスタＴｒ１３のソースにドレインが接続され、第２インバータ７５２にゲートが接続され、グラウンドＶＳＳにソースが接続された第１４スイッチングトランジスタＴｒ１４とを備える。第９〜第１１スイッチングトランジスタＴｒ９〜Ｔｒ１１としてはｐＭＯＳトランジスタを使用できる。第１２〜第１４スイッチングトランジスタＴｒ１２〜Ｔｒ１４としてはｎＭＯＳトランジスタを使用できる。
【００４５】
一方、第２入力ラッチ回路６１０ｂは、図１４に示すように、第１データ入力端子Ｄ１、第２データ入力端子Ｄ２、クロック端子ＣＫ、切り換え信号端子Ｓ、及びアドレス信号端子Ａに接続された入力インバータ４ｅと、入力インバータ４ｅとデータ出力端子Ｑとの間に接続されたアドレス用インバータ５３ｂと、データ出力端子Ｑ、クロック端子ＣＫ、切り換え信号端子Ｓ、アドレス信号端子Ａに入力側が接続され、アドレス用インバータ５３ｂの入力側に出力側が接続された帰還インバータ７ｅとを備える。入力インバータ４ｅは、切り換え信号ＳＳがハイレベルの場合に第２入力信号Ｉ２を反転し、クロックＣＬＫがハイレベル且つ第１アドレス信号ＡＤ１がロウレベルの場合に第２帰還信号ＦＢ２を反転して反転信号を生成する。アドレス用インバータ５３ｂは、入力インバータ４ｅからの反転信号を更に反転して第２アドレス信号ＡＤ２を生成する。帰還インバータ７ｅは、クロックＣＬＫと切り換え信号ＳＳとが共にロウレベルの場合、又は第１アドレス信号ＡＤ１がハイレベル且つ切り換え信号ＳＳがロウレベルの場合、第２アドレス信号ＡＤ２を反転してアドレス用インバータ５３ｂの入力に帰還する。
【００４６】
詳細には、入力インバータ４ｅは、第１データ入力端子Ｄ１と切り換え信号端子Ｓとに入力側が接続され、アドレス用インバータ５３ｂに出力側が接続された第１クロックドインバータ４５と、第２データ入力端子Ｄ２、クロック端子ＣＫ、及びアドレス信号端子Ａに入力側が接続され、アドレス用インバータ５３ｂに出力側が接続された第２クロックドインバータ４４ｃとを備える。帰還インバータ７ｅは、データ出力端子Ｑ、切り換え信号端子Ｓ、及びクロック端子ＣＫに入力側が接続され、アドレス用インバータ５３ｂに出力側が接続された第３クロックドインバータ７５と、データ出力端子Ｑ、切り換え信号端子Ｓ、及びアドレス信号端子Ａに入力側が接続され、アドレス用インバータ５３ｂに出力側が接続された第４クロックドインバータ７６とを備える。
【００４７】
図１４において例えば第２クロックドインバータ４４ｃは、図１５に示すように、第２インバータ用クロック端子４４６に接続された第１インバータ４４８と、第２インバータ用アドレス端子４４７に接続された第２インバータ４４９と、電源ＶＤＤにソースが接続され、第１インバータ４４８にゲートが接続された第１５スイッチングトランジスタＴｒ１５と、第１５スイッチングトランジスタＴｒ１５のドレインにソースが接続され、第２インバータ用アドレス端子４４７にゲートが接続された第１６スイッチングトランジスタＴｒ１６と、第１６スイッチングトランジスタＴｒ１６のドレインにソースが接続され、第２インバータ用入力端子４４４にゲートが接続され、第２インバータ用出力端子４４５にドレインが接続された第１７スイッチングトランジスタＴｒ１７と、第１７スイッチングトランジスタＴｒ１７のドレインにドレインが接続され、第２インバータ用入力端子４４４にゲートが接続された第１８スイッチングトランジスタＴｒ１８と、第１８スイッチングトランジスタＴｒ１８のソースにドレインが接続され、第２インバータ４４９にゲートが接続された第１９スイッチングトランジスタＴｒ１９と、第１９スイッチングトランジスタＴｒ１９のソースにドレインが接続され、第２インバータ用クロック端子４４６にゲートが接続され、グラウンドＶＳＳにソースが接続された第２０スイッチングトランジスタＴｒ２０とを備える。第１５スイッチングトランジスタＴｒ１５、第１６スイッチングトランジスタＴｒ１６、及び第１７スイッチングトランジスタＴｒ１７としてはｐＭＯＳトランジスタを使用できる。第１８スイッチングトランジスタＴｒ１８、第１９スイッチングトランジスタＴｒ１９、及び第２０スイッチングトランジスタＴｒ２０としてはｎＭＯＳトランジスタを使用できる。
【００４８】
更に、第２帰還ラッチ回路６３０ｂは、図１６に示すように、データ入力端子Ｄ、クロック端子ＣＫ、及びアドレス信号端子Ａに接続された入力インバータ４ｆ、入力インバータ４ｆとデータ出力端子Ｑとの間に接続されたアドレス用インバータ５３ｃと、データ出力端子Ｑ、クロック端子ＣＫ、及びアドレス信号端子Ａに入力側が接続され、アドレス用インバータ５３ｃの入力側に出力側が接続された帰還インバータ７ｆとを備える。入力インバータ４ｆは、クロックＣＬＫがロウレベル且つ第１アドレス信号ＡＤ１がハイレベルの場合、反転第２アドレス信号ＡＤ２バーを反転する。アドレス用インバータ５３ｃは、入力インバータ４ｆが反転した反転第２アドレス信号ＡＤ２バーを更に反転して第２帰還信号ＦＢ２を生成する。帰還インバータ７ｆは、クロックＣＬＫがハイレベル又は第１アドレス信号ＡＤ１がロウレベルの場合、第２帰還信号ＦＢ２を反転してアドレス用インバータ５３ｃの入力に帰還する。
【００４９】
また、入力インバータ４ｆは、データ入力端子Ｄ、クロック端子ＣＫ、及びアドレス信号端子Ａとに入力側が接続され、アドレス用インバータ５３ｃに出力側が接続された第１クロックドインバータ４４ｄを備える。帰還インバータ７ｆは、データ出力端子Ｑ及びアドレス信号端子Ａに入力側が接続され、アドレス用インバータ５３ｃに出力側が接続された第２クロックドインバータ７７と、データ出力端子Ｑ及びクロック端子ＣＫに入力側が接続され、アドレス用インバータ５３ｃに出力側が接続された第３クロックドインバータ７８とを備える。
【００５０】
図１６に示す第２クロックドインバータ７７は、図１７に示すように、第２インバータ用アドレス端子７７３に接続されたインバータ７７４と、電源ＶＤＤにソースが接続され、第２インバータ用アドレス端子７７３にゲートが接続された第２１スイッチングトランジスタＴｒ２１と、第２１スイッチングトランジスタＴｒ２１のドレインにソースが接続され、第２インバータ用入力端子７７１にゲートが接続され、第２インバータ用出力端子７７２にドレインが接続された第２２スイッチングトランジスタＴｒ２２と、第２２スイッチングトランジスタＴｒ２２のドレインにドレインが接続され、第２インバータ用入力端子７７１にゲートが接続された第２３スイッチングトランジスタＴｒ２３と、第２３スイッチングトランジスタＴｒ２３のソースにドレインが接続され、インバータ７７４にゲートが接続され、グラウンドＶＳＳにソースが接続された第２４スイッチングトランジスタＴｒ２４とを備える。第２１スイッチングトランジスタＴｒ２１及び第２２スイッチングトランジスタＴｒ２２としてはｐＭＯＳトランジスタを使用できる。第２３スイッチングトランジスタＴｒ２３及び第２４スイッチングトランジスタＴｒ２４としてはｎＭＯＳトランジスタを使用できる。
【００５１】
（実施の形態の第２の変形例）
本発明の実施の形態の第２の変形例に係るアドレス制御回路として、図１８に示すように、図５に示す第３のスイッチ回路７１ａ及び第４のスイッチ回路７２ａに代えて、直列スイッチ回路２００を備える構成でもよい。直列スイッチ回路２００は、クロックＣＬＫ及び切り換え信号ＳＳが共にロウレベルの場合、バッファ回路５ａが供給する第１アドレス信号ＡＤ１をバッファ回路５ａの入力に帰還する。
【００５２】
更に、図１９に示すように、図８に示した第３のスイッチ回路７１ｂ及び第４のスイッチ回路７２ｂに代えて、直列スイッチ回路２０２を備える構成でもよい。第６のスイッチ回路７３及び第７のスイッチ回路７４に代えて、直列スイッチ回路２０３を備える構成でもよい。また、図２０に示すように、図９に示す第１のスイッチ回路４１ｃ及び第２のスイッチ回路４２ｃに代えて直列スイッチ回路２０４を備える構成でもよい。
【００５３】
一例として、図１８に示す直列スイッチ回路２００は図２１に示すように、直列スイッチ入力端子２００ａ、直列スイッチ制御端子２００ｄ及び２００ｃ、直列スイッチ出力端子２００ｂ、直列スイッチ用インバータ２００ｅ、２００ｆ、及び第２５〜第２８スイッチングトランジスタＴｒ２５〜Ｔｒ２８を備える。他の例としての図１９に示す直列スイッチ回路２０１は、図２２に示すように、直列スイッチ入力端子２０１ａ、直列スイッチ制御端子２０１ｄ及び２０１ｃ、直列スイッチ出力端子２０１ｂ、直列スイッチ用インバータ２０１ｅ、２０１ｆ、及び第２９〜第３２スイッチングトランジスタＴｒ２９〜Ｔｒ３２を備える。
【００５４】
図２１に示すように、第２７スイッチングトランジスタＴｒ２７及び第２５スイッチングトランジスタＴｒ２５は、所謂ダブルゲートトランジスタとして構成可能である。即ち、ゲートを２つ有する単一のＭＯＳトランジスタとして構成可能であるため、第２７スイッチングトランジスタＴｒ２７及び第２５スイッチングトランジスタＴｒ２５のサイズを大幅に削減できる。同様に、第２８スイッチングトランジスタＴｒ２８及び第２６スイッチングトランジスタＴｒ２６のサイズを大幅に削減できる。
【００５５】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５６】
上述した実施の形態の説明においては、図６及び図７に示す２つのスイッチングトランジスタを用いる構成のスイッチ回路を例に説明したが、１つのスイッチングトランジスタによりスイッチ回路を構成しても良い。更に、実施の形態の説明において、アドレス制御回路１がメモリ３のアドレス値をインクリメントするとして説明したが、アドレス値をデクリメントする場合にも応用できる。
【００５７】
また、実施の形態においては、第１〜第２４スイッチングトランジスタＴｒ１〜Ｔｒ２４としてＭＯＳトランジスタを用いる一例を説明した。しかし、バイポーラトランジスタ（ＢＪＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）を始め、ショットキーバリア型電界効果トランジスタ（ＭＥＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、高電子移動度トランジスタ（ＨＥＭＴ）等の様々なトランジスタが使用可能であることは勿論である。
【００５８】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態に係るメモリシステムの構成を示すブロック図である。
【図２】本発明の実施の形態に係る第１のカウンタの構成を示すブロック図である。
【図３】本発明の実施の形態に係る第２のカウンタの構成を示すブロック図である。
【図４】本発明の実施の形態に係る第ｎのカウンタの構成を示すブロック図である。
【図５】本発明の実施の形態に係る第１入力ラッチ回路の構成を示すブロック図である。
【図６】本発明の実施の形態に係る第１のスイッチ回路の構成を示す回路図である。
【図７】本発明の実施の形態に係る第３のスイッチ回路の構成を示す回路図である。
【図８】本発明の実施の形態に係る第２入力ラッチ回路の構成を示すブロック図である。
【図９】本発明の実施の形態に係る第２帰還ラッチ回路の構成を示すブロック図である。
【図１０】本発明の実施の形態に係るアドレス制御回路の動作を示すタイムチャートである。
【図１１】本発明の実施の形態の第１の変形例に係る第１入力ラッチ回路の構成を示すブロック図である。
【図１２】本発明の実施の形態の第１の変形例に係る第１クロックドインバータの構成を示す回路図である。
【図１３】本発明の実施の形態の第１の変形例に係る第３クロックドインバータの構成を示す回路図である。
【図１４】本発明の実施の形態の第１の変形例に係る第２入力ラッチ回路の構成を示すブロック図である。
【図１５】本発明の実施の形態の第１の変形例に係る第２クロックドインバータの構成を示すブロック図である。
【図１６】本発明の実施の形態の第１の変形例に係る第２帰還ラッチ回路の構成を示すブロック図である。
【図１７】本発明の実施の形態の第１の変形例に係る第２クロックドインバータの構成を示すブロック図である。
【図１８】本発明の実施の形態の第２の変形例に係る第１入力ラッチ回路の構成を示すブロック図である。
【図１９】本発明の実施の形態の第２の変形例に係る第２入力ラッチ回路の構成を示すブロック図である。
【図２０】本発明の実施の形態の第２の変形例に係る第２帰還ラッチ回路の構成を示すブロック図である。
【図２１】本発明の実施の形態の第２の変形例に係る直列スイッチ回路の構成を示す回路図である。
【図２２】本発明の実施の形態の第２の変形例に係る直列スイッチ回路の構成を示す回路図である。
【符号の説明】
【００６０】
１…アドレス制御回路
４ａ〜４ｃ…入力スイッチ回路
４ｄ〜４ｆ…入力インバータ
５ａ〜５ｃ…バッファ回路
７ａ〜７ｃ…帰還スイッチ回路
７ｄ〜７ｆ…帰還インバータ
１１ａ〜１１ｎ…第１〜第ｎのカウンタ
４１ａ〜４１ｃ…第１のスイッチ回路
４２ａ〜４２ｃ…第２のスイッチ回路
４３…第５のスイッチ回路
４４ａ、４５…第１クロックドインバータ
４４ｂ、４４ｃ…第２クロックドインバータ
５１ａ〜５１ｃ…第１バッファ回路用インバータ
５２ａ〜５２ｃ…第２バッファ回路用インバータ
５３…アドレス用インバータ
５３ａ〜５３ｃ…アドレス用インバータ
６１ａ〜６１ｎ…第１〜第ｎ入力ラッチ回路
６２ａ〜６２ｎ…第１カウンタ用インバータ
６３ａ〜６３ｎ…第１帰還ラッチ回路
７０ａ〜７０ｎ…第１〜第ｎ入力端子
７１ｂ、７１ｃ…第３のスイッチ回路
７２ａ〜７２ｃ…第４のスイッチ回路
７３…第６のスイッチ回路
７３ａ〜７３ｎ…第１〜第ｎ切り換え端子
７４…第７のスイッチ回路
７４ａ〜７４ｎ…第１〜第ｎ出力端子
７５…第３クロックドインバータ
７５ｂ…第２カウンタ用アドレス端子
７５ｎ…第ｎカウンタ用アドレス端子
７６…第４クロックドインバータ
７７…第２クロックドインバータ
８０ａ〜８０ｎ…第１〜第ｎカウンタ用クロック端子
２００〜２０４…直列スイッチ回路
２００ａ、２０１ａ…直列スイッチ用入力端子
２００ｂ、２０１ｂ…直列スイッチ用入力端子
２００ｃ、２００ｄ、２０１ｃ、２０１ｄ・・・直列スイッチ用制御端子
２００ｅ、２００ｆ、２０１ｅ、２０１ｆ…直列スイッチ用インバータ
４１１…第１スイッチ回路用インバータ
４１１…第３スイッチ回路用インバータ
４１２…第１スイッチ回路用入力端子
４１３…第１スイッチ制御端子
４１４…第１スイッチ回路用出力端子
４４０、７７４…インバータ
４４１…第１インバータ用入力端子
４４２…第１インバータ用出力端子
４４３…第１インバータ用切り換え端子
４４４…第２インバータ用入力端子
４４５…第２インバータ用出力端子
４４６…第２インバータ用クロック端子
４４７…第２インバータ用アドレス端子
４４８…第１インバータ
４４９…第２インバータ
６１０ａ…第１入力ラッチ回路
６１０ｂ…第２入力ラッチ回路
６３０ｂ…第２帰還ラッチ回路
７１１…第３スイッチ回路用インバータ
７１２…第３スイッチ回路用入力端子
７１３…第３スイッチ制御端子
７１４…第３スイッチ回路用出力端子
７５１…第１インバータ
７５２…第２インバータ
７５３…第３インバータ用入力端子
７５４…第３インバータ用出力端子
７５５…第３インバータ用切り換え端子
７５６…第３インバータ用クロック端子
７７１…第２インバータ用入力端子
７７２…第２インバータ用出力端子
７７３…第２インバータ用アドレス端子
Ｔｒ１〜Ｔｒ３２…第１〜第３２スイッチングトランジスタ
【図１】
2005141885.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
2005141885.tif 000011
【図６】
2005141885.tif 000012
【図７】
2005141885.tif 000013
【図８】
2005141885.tif 000014
【図９】
2005141885.tif 000015
【図１０】
2005141885.tif 000016
【図１１】
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【図１２】
2005141885.tif 000018
【図１３】
2005141885.tif 000019
【図１４】
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【図１５】
2005141885.tif 000021
【図１６】
2005141885.tif 000022
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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