(57)【要約】【課題】  要求される性能に合わせて、消費電力を制御することができる表示装置の駆動回路を提供することを目的とする。【解決手段】  基準電圧を増幅するための利得略１の動作制御可能な増幅器としてのオペアンプＯＰがある。オペアンプＯＰの入力には、基準電圧保持回路が接続されており、その基準電圧保持回路はスイッチＳ１を介して、基準電圧が選択される入力端子ＩＮに接続されている。オペアンプＯＰの出力は、出力端子ＯＵＴに接続されている。さらに、入力端子ＩＮは出力端子ＯＵＴとスイッチＳ２を介して接続されている。そして、制御信号Ｚ１、Ｚ２、Ｘにより、駆動回路を制御する。【選択図】  図２
2005241748.tif 000002
【特許請求の範囲】
【請求項１】
画像信号に応じて選択される基準電圧が印加される入力端子と、
前記基準電圧を保持して出力する基準電圧保持回路と、
前記基準電圧保持回路で保持された基準電圧の出力点が接続され、出力が表示装置の画素に接続される出力端子に接続された利得略１の動作制御可能な増幅器と、
前記入力端子と前記基準電圧保持回路との間に接続された第１のスイッチと、
前記入力端子と前記出力端子との間に接続された第２のスイッチと、
を有することを特徴とする表示装置の駆動回路。
【請求項２】
請求項１に記載の表示装置の駆動回路において、
前記増幅器は、前記基準電圧保持回路で保持された基準電圧の出力点と、前記出力端子と、の電圧レベルを比較して出力レベルを変化させる比較器を含み、前記比較器からの出力レベルに応じて前記出力端子を電源或いは接地に接続し、
前記比較器からの出力レベルに基づいて前記増幅器を非動作状態とすることを特徴とする表示装置の駆動回路。
【請求項３】
請求項１〜２のいずれか一項に記載の表示装置の駆動回路において、
所定の期間前記第２のスイッチをオフとしつつ前記第１のスイッチをオンとして前記基準電圧保持回路に基準電圧を保持させ、
前記所定の期間経過後前記第１のスイッチをオフとし、前記増幅器の動作を開始させることを特徴とする表示装置の駆動方法。
【請求項４】
請求項１〜２のいずれか一項に記載の表示装置の駆動回路において、
所定の期間前記第２のスイッチをオフとしつつ前記第１のスイッチをオンとして前記基準電圧保持回路に基準電圧を保持させ、
前記所定の期間経過後前記第１のスイッチをオフとし、前記第２のスイッチをオンとすると共に前記増幅器の動作を開始させることを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の画素を発光させる駆動回路及びその駆動方法に関する。
【背景技術】
【０００２】
従来、液晶ディスプレイやエレクトロ・ルミネセンス（ＥＬ）ディスプレイ等に画像を表示する際に、画面を構成する各画素に対して電力を供給するための駆動回路が用いられている。
【０００３】
図７に、画像信号Ｓが水平方向に６４画素配置され、各画素が４ビット（１６階調）のデジタル信号で表現される表示装置２００の駆動回路１００の構成の例を示す。駆動回路１００は、基準電圧供給回路５０、基準電圧選択回路５２及び画像信号入力部５４により構成され、いわゆる線順次で表示装置２００を駆動する。基準電圧供給回路５０は、電源から供給される電圧Ｖを抵抗Ｒ１〜Ｒ１６により分圧し、基準電圧Ｖ１〜Ｖ１６として基準電圧選択回路５２に供給する。画像信号入力部５４は、画像信号Ｓの入力を受けて、４ビットのデジタル信号で表される画像信号の各画素の階調に応じて１６本のビット線のいずれか１つを「Ｈレベル」にして基準電圧選択回路５２へ出力する。基準電圧選択回路５２は、それぞれ１６のトランジスタＴｒ１〜Ｔｒ１６を含む６４画素分の画素単位選択回路５２−１〜５２−６４を含んで構成される。各画素単位選択回路５２−１〜５２−６４に含まれるトランジスタＴｒ１〜Ｔｒ１６のゲート端子には、１画素分の画像信号の各ビット線が接続される。また、トランジスタＴｒ１〜Ｔｒ１６のソース端子には、基準電圧供給回路５０から基準電圧Ｖ１〜Ｖ１６がそれぞれ供給される。従って、トランジスタＴｒ１〜Ｔｒ１６のうちゲート端子に接続されているビット線が「Ｈレベル」となっているトランジスタのみがオンとなり、その各画素単位選択回路５２−１〜５２−６４には基準電圧Ｖ１〜Ｖ１６のいずれかが選択されて出力される。表示装置２００を構成する各画素には容量成分Ｃが含まれ、この容量成分Ｃは各画素単位選択回路５２−１〜５２−６４から出力される基準電圧Ｖ１〜Ｖ１６となるまで充放電される。この容量成分Ｃの充放電された基準電圧が各画素の駆動電圧となり、表示装置２００の各画素が発光させられる。
【０００４】
ここで、表示装置２００は、各画素単位選択回路５２−１〜５２−６４にそれぞれ接続される各画素が行列配置された液晶ディスプレイやエレクトロ・ルミネセンス（ＥＬ）ディスプレイ等である。これらの表示装置２００は、いわゆるパッシブ型であろうとアクティブ型であろうと問わない。
【０００５】
この駆動回路１００から出力される電圧は、基準電圧選択回路５２において基準電圧Ｖ１〜Ｖ１６のいずれかに選択される。例えば、駆動電圧として基準電圧Ｖ１が選択された画素においては、どの画素に対しても同一の基準電圧Ｖ１が供給される。従って、表示装置の各画素の特性が等しいとすると、基準電圧Ｖ１が供給された画素においてはどの画素も基準電圧Ｖ１に対応する等しい強度で発光させることができる。同様に基準電圧Ｖ２〜Ｖ１６が選択された画素ではどの画素もそれぞれ基準電圧Ｖ２〜Ｖ１６に対応する強度で発光させることができる。
【０００６】
しかしながら、表示装置２００に含まれる画素が多くなると表示装置２００における消費電力が大きくなり、それに合わせて基準電圧供給回路５０に含まれる電源の供給電力を増加させる必要がある。また、各画素に含まれる容量成分Ｃを足し合わせた表示装置２００全体の容量値が大きくなり、各画素の駆動電圧を基準電圧Ｖ１〜Ｖ１６まで充放電する時間が長くなる問題もある。
【０００７】
これらの問題を解決するために、図８に示すように、各画素単位選択回路５２−１’〜５２−６４’に出力される電圧を増幅するためのオペアンプＯＰを付加した駆動回路が開示されている。これにより、基準電圧供給回路５０の電源の供給電力とは独立に表示装置２００へ電力を供給できると共に、各画素の容量成分Ｃを基準電圧まで充放電する時間を短縮することができる。また、所定時間経過後に特性にばらつきのあるオペアンプと各画素の容量成分Ｃの接続を切り離し、各画素の容量成分Ｃを基準電圧に直接接続することで同一の基準電圧が選択された画素ではどの画素も等しい強度で発光させることができる。
【特許文献１】特許第３２２６５６７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来技術では、オペアンプを動作させる期間と各画素の容量成分Ｃを基準電圧に直接接続する期間とは、択一的なものとなっており、駆動回路における動作の自由度が少ない。そのため、オペアンプを動作させている期間では、オペアンプに基準電圧を供給しつづけなければならず、回路全体における消費電力の低減が図れないという問題があった。また、静止画と動画とでは、駆動回路に要求される各画素の容量成分Ｃを充放電する時間が異なるにもかかわらず、要求される充放電時間の範囲内で駆動回路の消費電力を低減したり、逆に消費電力を犠牲にしても各画素の容量成分Ｃを充放電する時間を短縮しようとしてもその実現は困難であった。すなわち、各画素を駆動電圧にする動作スピードの性能に合わせて、消費電力を制御することができなかった。
【０００９】
本発明は、上記従来技術の問題を鑑み、要求される性能に合わせて、消費電力を制御することができる表示装置の駆動回路及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、表示装置の駆動回路であって、基準電圧が印加される入力端子と、前記基準電圧を保持して出力する基準電圧保持回路と、前記基準電圧保持回路で保持された基準電圧の出力点が接続され、出力が表示装置の画素に接続される出力端子に接続された利得略１の動作制御可能な増幅器と、前記入力端子と前記基準電圧保持回路との間に接続された第１のスイッチと、前記入力端子と前記出力端子との間に接続された第２のスイッチと、を有することを特徴とする。
【００１１】
ここで、前記増幅器は、前記基準電圧保持回路で保持された基準電圧の出力点と、前記出力端子と、の電圧レベルを比較して出力レベルを変化させる比較器を含み、前記比較器からの出力レベルに応じて前記出力端子を電源或いは接地に接続し、前記比較器からの出力レベルに基づいて前記増幅器を非動作状態とすることができる。
【発明の効果】
【００１２】
本発明によれば、表示装置の駆動回路に要求される性能に合わせて、消費電力あるいは各画素を駆動電圧にする動作スピードを制御することができる。
【発明を実施するための最良の形態】
【００１３】
＜第１の実施の形態＞
本発明の第１の実施の形態における表示装置２００の駆動回路１５０は、図１に示すように基準電圧供給回路６０、基準電圧選択回路６２及び画像信号入力部６４により構成される。基準電圧供給回路６０は、スイッチＳ３、抵抗Ｒ１〜Ｒ１６及びスイッチＳ４を直列接続して構成される。スイッチＳ３はＰチャネルのＭＯＳトランジスタであり、スイッチＳ４はＮチャネルのＭＯＳトランジスタである。
【００１４】
スイッチＳ３及びＳ４のオン、オフは、ゲート端子に入力される制御信号Ｙ１及びＹ２で制御され、スイッチＳ３及びＳ４が両方ともオンしているとき、電源から供給される電圧Ｖを抵抗Ｒ１〜Ｒ１６により分圧し、基準電圧Ｖ１〜Ｖ１６として基準電圧選択回路６２に各配線Ｌ１〜Ｌ１６を通じて供給する。一方、スイッチＳ３及びＳ４が両方ともオフしているとき、各配線Ｌ１〜Ｌ１６には基準電圧を供給しない。
【００１５】
画像信号入力部６４は、図７の画像信号入力部５４と同様なので、説明を省略する。
【００１６】
基準電圧選択回路６２は、６４画素分の画素単位選択回路６２−１〜６２−６４を含んで構成される。各画素単位選択回路６２−１〜６２−６４は同じ構成であり、図２に示すように画素単位選択回路６２−１は、１６のトランジスタＴｒ１〜Ｔｒ１６を含み、トランジスタＴｒ１〜Ｔｒ１６のゲート端子には、１画素分の画像信号の各ビット線が接続される。また、トランジスタＴｒ１〜Ｔｒ１６のソース端子には、基準電圧供給回路６０から配線Ｌ１〜Ｌ１６がそれぞれ接続される。従って、トランジスタＴｒ１〜Ｔｒ１６のうちゲート端子に接続されているビット線が「Ｈレベル」となっているトランジスタのみがオンとなり、画素単位選択回路６２−１には配線Ｌ１〜Ｌ１６のいずれかが接続される。このとき、配線Ｌ１〜Ｌ１６に基準電圧Ｖ１〜Ｖ１６が出力されていれば、基準電圧Ｖ１〜Ｖ１６のいずれかが、画素単位選択回路６２−１の入力端子ＩＮに出力される。
【００１７】
また、画素単位選択回路６２−１には、入力端子ＩＮに出力された基準電圧Ｖ１〜Ｖ１６を増幅するために、利得略１の動作制御可能な増幅器としてオペアンプＯＰが付加されている。オペアンプＯＰの入力端子ＩＮ’には、基準電圧保持回路が接続されており、その基準電圧保持回路はスイッチＳ１を介して、基準電圧が出力される入力端子ＩＮに接続されている。オペアンプＯＰの出力は、画素単位選択回路６２−１の出力端子ＯＵＴに接続されており、オペアンプＯＰは制御信号Ｘによりその動作が制御されている。さらに、入力端子ＩＮは出力端子ＯＵＴとスイッチＳ２を介して接続されている。
【００１８】
例えば、基準電圧保持回路は、コンデンサＣｖｉｎによって構成される。スイッチＳ１はＮチャネルのＭＯＳトランジスタであり、制御信号Ｚ１によりオン、オフ制御される。スイッチＳ２もＮチャネルのＭＯＳトランジスタであり、制御信号Ｚ２によりオン、オフ制御される。コンデンサＣｖｉｎは、スイッチＳ１をオンしているときに入力端子ＩＮに出力された基準電圧Ｖｉｎを、スイッチＳ１がオフした後も保持しつづける。このように、各画素の容量成分Ｃに接続された出力端子ＯＵＴを基準電圧保持回路に保持された電圧Ｖｉｎにするべく、オペアンプＯＰが動作することによって、表示装置２００の各画素の容量成分Ｃは素早く充放電される。そして、所定時間経過後に利得特性にばらつきのあるオペアンプＯＰと出力端子ＯＵＴの接続を切り離すと共に、スイッチＳ２をオンすることで入力端子ＩＮを出力端子ＯＵＴに直接接続し、同一の基準電圧が選択された画素ではどの画素も等しい強度で発光させることができる。
上記の実施形態では、各スイッチをＮチャネル又はＰチャネルのＭＯＳトランジスタとしているが、アナログスイッチなど他の構成とすることもできる。
【００１９】
図３は、本発明の第１の実施の形態における駆動回路の動作を示すタイミングチャートである。タイミングｔ０〜ｔ４、ｔ４〜ｔ８、ｔ８〜ｔ１２は、それぞれ１水平期間を表し、これらの期間ごとに各画素単位選択回路６２−１〜６２−６４がそれぞれ選択する基準電圧Ｖｉｎが変化する。
【００２０】
タイミングｔ０において、制御信号Ｙ１、Ｙ２により、基準電圧供給回路６０はスイッチＳ３、Ｓ４をオンし、基準電圧選択回路６２に基準電圧Ｖ１〜Ｖ１６を供給する。このとき、画像信号入力部６４からの信号により画素単位選択回路６２−１の入力端子ＩＮに出力される基準電圧Ｖｉｎが変更される。また、画素単位選択回路６２−１のスイッチＳ１は制御信号Ｚ１によりオンし、スイッチＳ２は制御信号Ｚ２によりオフする。これにより、基準電圧供給回路６０の負荷から各画素の容量成分Ｃが切り離され、容量値の小さいＣｖｉｎのみが接続されるので、オペアンプＯＰの入力端子ＩＮ’に接続されたコンデンサＣｖｉｎは基準電圧Ｖｉｎにすばやく充放電される。
【００２１】
タイミングｔ１において、スイッチＳ１は制御信号Ｚ１によりオフし、コンデンサＣｖｉｎは基準電圧Ｖｉｎを保持すると共に、スイッチＳ２は制御信号Ｚ２によりオンする。これにより、画素の容量成分Ｃに接続された出力端子ＯＵＴは入力端子ＩＮに直接接続され、入力端子ＩＮに対して出力端子ＯＵＴの電圧レベルが高いときには、出力端子ＯＵＴ側から入力端子ＩＮを介して配線Ｌ１〜Ｌ１６に電流が流れる。逆に、入力端子ＩＮに対して出力端子ＯＵＴ側の電圧レベルが低いときには、配線Ｌ１〜Ｌ１６から入力端子ＩＮを介して出力端子ＯＵＴ側に電流が流れる。このように各画素のそれぞれの容量成分Ｃは配線Ｌ１〜Ｌ１６を介して、電荷を融通し合うので、消費電力の低減を図りつつ、各画素の容量成分Ｃに接続された各出力端子ＯＵＴを所望の電圧に近づけることができる。
【００２２】
タイミングｔ２において、制御信号Ｙ１、Ｙ２により、基準電圧供給回路６０はスイッチＳ３、Ｓ４をオフする。このため、基準電圧供給回路６０では電力が消費されなくなる。それと同時に、スイッチＳ２を制御信号Ｚ２によりオフすると共に、制御信号ＸによりオペアンプＯＰを動作状態とする。オペアンプＯＰの動作により、出力端子ＯＵＴは急速に入力端子ＩＮ’に接続されたコンデンサＣｖｉｎに保持された基準電圧Ｖｉｎに充放電される。
【００２３】
タイミングｔ３において、制御信号Ｙ１、Ｙ２により、基準電圧供給回路６０はスイッチＳ３、Ｓ４をオンし、基準電圧選択回路６２に基準電圧Ｖ１〜Ｖ１６を再度供給する。それと同時に、スイッチＳ２を制御信号Ｚ２によりオンすると共に、制御信号ＸによりオペアンプＯＰを非動作状態とする。これにより、出力端子ＯＵＴは入力端子ＩＮに直接接続され、同一の基準電圧が選択された画素ではどの画素も等しい強度で発光させることができる。
【００２４】
図３のタイムングチャートにおいては、タイミングｔ４〜ｔ７は、上記タイミングｔ０〜ｔ３と同様の動作をし、以後同様の動作を繰り返す。
【００２５】
図４は、本発明の第１の実施の形態における駆動回路の他の動作を示すタイミングチャートである。タイミングｔ０〜ｔ３、ｔ３〜ｔ６、ｔ６〜ｔ９は、それぞれ１水平期間を表し、これらの期間ごとに各画素単位選択回路６２−１〜６２−６４がそれぞれ選択する基準電圧Ｖｉｎが変化する。
【００２６】
タイミングｔ０において、制御信号Ｙ１、Ｙ２により、基準電圧供給回路６０はスイッチＳ３、Ｓ４をオンし、基準電圧選択回路６２に基準電圧Ｖ１〜Ｖ１６を供給する。このとき、画像信号入力部６４からの信号により画素単位選択回路６２−１の入力端子ＩＮに出力される基準電圧Ｖｉｎが変更される。また、画素単位選択回路６２−１のスイッチＳ１は制御信号Ｚ１によりオンし、スイッチＳ２は制御信号Ｚ２によりオフする。これにより、オペアンプＯＰの入力端子ＩＮ’に接続されたコンデンサＣｖｉｎは基準電圧Ｖｉｎにすばやく充放電される。
【００２７】
タイミングｔ１において、スイッチＳ１は制御信号Ｚ１によりオフし、コンデンサＣｖｉｎは基準電圧Ｖｉｎを保持すると共に、スイッチＳ２は制御信号Ｚ２によりオンする。それと同時に、制御信号ＸによりオペアンプＯＰを動作状態とする。このとき、配線Ｌ１〜Ｌ１６から出力される基準電圧が画素の容量成分Ｃの負荷が大きいため変動したとしても、オペアンプＯＰの入力端子ＩＮ’はコンデンサＣｖｉｎが基準電圧Ｖｉｎを保持するので、オペアンプＯＰは出力端子ＯＵＴが基準電圧Ｖｉｎになるように動作する。このように、各出力端子ＯＵＴに接続された各画素の容量成分Ｃは、オペアンプＯＰによる充放電と共に、入力端子ＩＮを介して直接接続された基準電圧供給回路６０によっても充放電されるので、きわめて短い時間に基準電圧Ｖｉｎに駆動される。
【００２８】
タイミングｔ２において、制御信号ＸによりオペアンプＯＰを非動作状態とする。これにより、出力端子は入力端子ＩＮを介して基準電圧のみに直接接続され、同一の基準電圧が選択された画素ではどの画素も等しい強度で発光させることができる。
【００２９】
図４のタイミングチャートにおいては、タイミングｔ３〜ｔ５は、上記タイミングｔ０〜ｔ２と同様の動作をし、以後同様の動作を繰り返す。
【００３０】
また、上記図３、図４は、本発明の第１の実施の形態における駆動回路の動作を示すタイミングチャートの例示であり、表示装置の駆動回路に要求される性能に合わせて、消費電力あるいは各画素を駆動電圧にする動作スピードを制御するように適宜変更される。
【００３１】
すなわち、消費電力が多くなっても動作スピードを早くしたいときは、基準電圧保持回路に基準電圧Ｖｉｎを保持させた後、できるだけ早くオペアンプＯＰを動作させる。さらには、オペアンプＯＰの動作期間と入力端子ＩＮと出力端子ＯＵＴを直接接続する期間を重畳させ、その重畳期間を長くするようにする。反対に、動作スピードが遅くなっても消費電力を低減させたいときは、基準電圧保持回路に基準電圧Ｖｉｎを保持させた後、入力端子ＩＮと出力端子ＯＵＴを直接接続する期間を設けるが、すぐにはオペアンプＯＰを動作させない。そして、その後オペアンプＯＰを動作させるときにはできるだけ遅く動作させる。さらには、オペアンプＯＰの動作期間には、入力端子ＩＮと出力端子ＯＵＴをスイッチＳ２により切り離すと共に、基準電圧供給回路６０の動作を停止させる。
＜第２の実施の形態＞
本発明の第２の実施の形態における表示装置２００の駆動回路は、第１の実施の形態と同じであるが、オペアンプＯＰは各出力端子ＯＵＴが基準電圧保持回路に保持された基準電圧Ｖｉｎに達すると、自動的に非動作状態になる。
【００３２】
図５に示すように第２の実施の形態におけるオペアンプ４０は、比較器１０、ラッチ回路１２、遅延回路１４、遅延回路２２、ＡＮＤ回路２４、変動検出回路３０並びにスイッチＴＲ１、ＴＲ２、ＴＲ４を含んで構成される。このオペアンプ４０において、スイッチＴＲ２、ＴＲ４はＮチャネルのＭＯＳトランジスタである。また、スイッチＴＲ１はＰチャネルのＭＯＳトランジスタである。
【００３３】
入力端子ＩＮ’には基準電圧保持回路が接続され、出力端子ＯＵＴには表示装置２００の画素を構成する容量成分Ｃが接続される。比較器１０は差動増幅器を構成し、スイッチＴＲ３がオンのとき、入力端子ＩＮ’と出力端子ＯＵＴとの電圧レベルを比較して、その大小関係により出力端子ＯＵＴの電圧レベルを変化させる。比較器１０においては、入力端子ＩＮ’と出力端子ＯＵＴとの電圧レベルがちょうど等しくなるラインを境に比較器１０の出力レベルは「Ｈレベル」と「Ｌレベル」とを切り替える。比較器１０の出力端子Ａの出力レベルは、入力端子ＩＮ’の電圧レベルが出力端子ＯＵＴの電圧レベルよりも小さい領域では「Ｌレベル」となり、入力端子ＩＮ’の電圧レベルが出力端子ＯＵＴの電圧レベルよりも大きい領域では「Ｈレベル」となる。比較器１０の出力端子Ａは、ＮＯＴ素子を介して、遅延回路１４及び変動検出回路３０の入力端子に接続される。なお、スイッチＴＲ３がオフのとき、比較器１０には電源Ｖｃから電力が供給されなくなり、比較器１０の動作を停止させることができる。
【００３４】
変動検出回路３０は、遅延回路３２及びＸＯＲ素子３４を含んで構成される。比較器１０の出力端子Ａの出力の反転信号φは、ＸＯＲ素子３４及び遅延回路３２の入力端子に入力される。遅延回路３２は、反転信号φを所定の遅延時間τ２だけ遅延し、遅延信号φ’として出力する。遅延信号φ’はＸＯＲ素子３４の入力端子に入力される。ＸＯＲ素子３４は、反転信号φとその遅延信号φ’との排他的論理和を求めて出力する。従って、反転信号φが変化していない期間は、変動検出回路３０の出力は「Ｌレベル」に維持される。一方、反転信号φが「Ｈレベル」から「Ｌレベル」又は「Ｌレベル」から「Ｈレベル」へと変化した場合には、変動検出回路３０の出力は「Ｌレベル」から「Ｈレベル」に変化し、反転信号φが変化してから遅延時間τ２だけ経過したときに再び「Ｈレベル」から「Ｌレベル」に戻される。変動検出回路３０の出力は、スイッチＴＲ４のソース端子に入力される。
【００３５】
スイッチＴＲ４のドレイン端子は、ラッチ回路１２の入力端子に接続される。また、ラッチ回路１２の出力端子はＯＲ素子２０の入力端子へ接続される。スイッチＴＲ４がオンである場合、変動検出回路３０の出力の反転レベルがラッチ回路１２により保持されると共に、出力信号βとして出力端子へ出力される。なお、オペアンプ４０では、ラッチ回路１２をＮＯＴ素子のループ回路で構成しているがこれに限定されるものではない。
【００３６】
ＯＲ素子２０には、ラッチ回路１２の出力βと共に、オペアンプ４０の外部から供給される制御信号Ｘも入力される。ＯＲ素子２０の出力端子は、スイッチＴＲ３及びＴＲ４に直接接続される。また、ＯＲ素子２０の出力端子は、ＡＮＤ素子２４の入力端子に直接接続されると共に、遅延回路２２を介してもＡＮＤ素子２４の入力端子に接続される。そして、ＡＮＤ素子２４の出力端子は、ＡＮＤ素子２８の入力端子に直接接続されると共に、ＮＯＴ素子を介してＯＲ素子２６にも接続される。ここで、遅延回路２２の遅延時間τ３は、遅延回路１４の遅延時間τ１よりも長く設定されている。
【００３７】
このような構成により、制御信号Ｘ及びラッチ回路１２の出力βにより、ＯＲ素子２６、ＡＮＤ素子２８及びスイッチＴＲ３、ＴＲ４の制御を行う。
【００３８】
遅延回路１４は、反転信号φを受けて、その出力レベルを所定の遅延時間τ１だけ遅延させて出力する。遅延回路１４の出力端子は、ＯＲ素子２６及びＡＮＤ素子２８の入力端子に接続される。ＯＲ素子２６の出力端子はスイッチＴＲ１のゲート端子に接続される。また、ＡＮＤ素子２８の出力端子はスイッチＴＲ２のゲート端子に接続される。従って、スイッチＴＲ１及びＴＲ２のソース端子−ドレイン端子間のスイッチングは、反転信号φの変化に応じて、遅延時間τ１だけ遅れて制御される。
【００３９】
スイッチＴＲ１のソース端子は電源Ｖｃに接続され、ドレイン端子は出力端子ＯＵＴに接続される。また、スイッチＴＲ２のソース端子は接地（ＧＮＤ）に接続され、ドレイン端子は出力端子ＯＵＴに接続される。スイッチＴＲ１は、遅延回路１４の出力が「Ｌレベル」かつＡＮＤ素子２４の出力が「Ｈレベル」であればオンとなり、遅延回路１４の出力が「Ｈレベル」又はＡＮＤ素子２４の出力が「Ｌレベル」であればオフとなる。一方、スイッチＴＲ２は、遅延回路１４の出力が「Ｈレベル」かつＡＮＤ素子２４の出力が「Ｈレベル」であればオンとなり、遅延回路１４の出力又はＡＮＤ素子２４の出力が「Ｌレベル」であればオフとなる。スイッチＴＲ１がオンであれば出力端子ＯＵＴは電源Ｖｃに接続されて容量成分Ｃが充電され、スイッチＴＲ２がオンであれば出力端子ＯＵＴは接地ＧＮＤに接続されて容量成分Ｃが放電される。
【００４０】
図６に、本発明の第２の実施の形態における駆動回路の動作を示すタイミングチャートを示す。
【００４１】
オペアンプ４０の動作は、まず制御信号Ｘが「Ｈレベル」に立ち上げられることによって動作状態となる。このとき、制御信号Ｘは、遅延回路３２の遅延時間τ２の期間よりも長く「Ｈレベル」を維持するクロックパルスとする。制御信号Ｘが「Ｈレベル」になることによって、ＯＲ素子２０の出力γが「Ｈレベル」となり、比較器１０のスイッチＴＲ３がオンとなり、比較器１０が動作する。このとき、出力γは遅延回路２２で遅延されてＡＮＤ素子２４に入力されるので、遅延時間τ３の期間だけＡＮＤ素子２４の出力は「Ｌレベル」を維持する。そのため、この期間はスイッチＴＲ１及びＴＲ２はオフとなる。これは、比較器１０の出力が遅延回路１４を介してＯＲ素子２６及びＡＮＤ素子２８に入力されるまで、スイッチＴＲ１及びＴＲ２をオフの状態に維持するためである。
【００４２】
最初に入力端子ＩＮ’の電圧レベルが出力端子ＯＵＴの電圧レベルよりも極めて大きい場合について説明する。この場合、比較器１０の出力端子Ａは「Ｈレベル」となり、反転信号φは「Ｌレベル」となる。反転信号φが遅延回路１４で遅延時間τ１だけ遅延され、さらにその後ＡＮＤ素子２４の出力が「Ｈレベル」になると、ＯＲ素子２６の出力は「Ｌレベル」となり、ＡＮＤ素子２８の出力は「Ｌレベル」を維持する。これにより、スイッチＴＲ１がオンとなり、スイッチＴＲ２がオフとなる。その結果、出力端子ＯＵＴは電源Ｖｃに接続されて容量成分Ｃが充電され、出力端子ＯＵＴの電圧レベルが上昇する。
【００４３】
また、変動検出回路３０の出力は、制御信号Ｘが「Ｈレベル」に立ち上げられてから遅延時間τ２の期間だけ「Ｈレベル」となる。したがって、ラッチ回路１２の出力βは、制御信号Ｘが「Ｈレベル」に立ち上げられてから遅延時間τ２の期間だけ「Ｌレベル」となり、その後は「Ｈレベル」に維持される。したがって、制御信号Ｘが「Ｌレベル」となっても、ＯＲ素子２０の出力γは「Ｈレベル」を保ち、オペアンプ４０の動作状態が維持される。
【００４４】
電源Ｖｃに接続された出力端子ＯＵＴの容量成分Ｃが充電されると、出力端子ＯＵＴの電圧レベルが入力端子ＩＮ’の電圧レベルに近づき、出力端子ＯＵＴの電圧レベルが入力端子ＩＮ’の電圧レベルを超える。すると、比較器１０の出力端子Ａは「Ｈレベル」から「Ｌレベル」に変化し、反転信号φは「Ｌレベル」から「Ｈレベル」に変化する。
【００４５】
このとき、変動検出回路３０の出力は、反転信号φが変化してから遅延時間τ２の期間だけ「Ｈレベル」となる。これに伴って、ラッチ回路１２の出力βは反転信号φが変化してから遅延時間τ２の期間だけ「Ｌレベル」となる。
【００４６】
このとき、制御信号Ｘが「Ｌレベル」になっていれば、ＯＲ素子２０の出力γは「Ｌレベル」となる。従って、スイッチＴＲ４はオフとなり、変動検出回路３０の出力が「Ｌレベル」に回復した後もラッチ回路１２の出力βは「Ｌレベル」に維持される。また、比較器１０のスイッチＴＲ３がオフとなり比較器１０の動作が停止し、ＡＮＤ素子２４の出力は直ちに「Ｌレベル」となるので、ＯＲ素子２６の出力は「Ｈレベル」となり、ＡＮＤ素子２８の出力は「Ｌレベル」を維持する。これにより、比較器１０の動作停止と共に、スイッチＴＲ１及びＴＲ２はオフとなる。
【００４７】
遅延回路１４は入力端子ＩＮ’と出力端子ＯＵＴが同じ電圧レベルになったときに変動検出回路３０が確実に反転出力φの変化を検出させるために遅延時間τ１だけ出力端子ＯＵＴの容量成分Ｃの充放電を維持させるものである。ただし、変動検出回路３０が反転出力φの変化を検出すると直ちに比較器１０を動作停止とすると共に、スイッチＴＲ１及びＴＲ２はオフとなる。その結果、出力端子ＯＵＴは電源Ｖｃ及び接地ＧＮＤから切り離され、オペアンプ４０は非動作状態になる。
【００４８】
次に、入力端子ＩＮ’の電圧レベルが出力端子ＯＵＴの電圧レベルよりもわずかだけ大きい場合について説明する。この場合、上記の入力端子ＩＮ’の電圧レベルが出力端子ＯＵＴの電圧レベルよりも極めて大きい場合と同様の動作をするが、すぐに出力端子ＯＵＴの電圧レベルが入力端子ＩＮ’の電圧レベルに近づき、出力端子ＯＵＴの電圧レベルが入力端子ＩＮ’の電圧レベルを超える。そのため、制御信号Ｘが「Ｌレベル」となったときには、ラッチ回路１２の出力βは既に「Ｌレベル」となる。それにより、制御信号Ｘが「Ｌレベル」となったときに比較器１０の動作が停止され、スイッチＴＲ１及びＴＲ２はオフとなり、オペアンプ４０は非動作状態となる。
【００４９】
次に入力端子ＩＮ’の電圧レベルが出力端子ＯＵＴの電圧レベルよりも極めて小さい場合について説明する。この場合、比較器１０の出力端子Ａは「Ｌレベル」となり、反転信号φは「Ｈレベル」となる。遅延回路１４で遅延時間τ１だけ遅延され、さらにその後ＡＮＤ素子２４の出力が「Ｈレベル」になると、ＯＲ素子２６の出力は「Ｈレベル」を維持し、ＡＮＤ素子２８の出力は「Ｈレベル」となる。これにより、スイッチＴＲ１がオフとなり、スイッチＴＲ２がオンとなる。その結果、出力端子ＯＵＴは接地ＧＮＤに接続されて容量成分Ｃが放電され、出力端子ＯＵＴの電圧レベルが下降する。
【００５０】
また、変動検出回路３０の出力は、制御信号Ｘが「Ｈレベル」に立ち上げられてから遅延時間τ２の期間だけ「Ｈレベル」となる。したがって、ラッチ回路１２の出力βは、制御信号Ｘが「Ｈレベル」に立ち上げられてから遅延時間τ２の期間だけ「Ｌレベル」となり、その後は「Ｈレベル」に維持される。したがって、制御信号Ｘが「Ｌレベル」となってもＯＲ素子２０の出力γは「Ｈレベル」を保ち、オペアンプ４０の動作状態が維持される。
【００５１】
接地ＧＮＤに接続された出力端子ＯＵＴの容量成分Ｃが放電されると、出力端子ＯＵＴの電圧レベルが入力端子ＩＮ’の電圧レベルに近づき、出力端子ＯＵＴの電圧レベルが入力端子ＩＮ’の電圧レベルを下回る。すると、比較器１０の出力端子Ａは「Ｌレベル」から「Ｈレベル」に変化し、反転信号φは「Ｈレベル」から「Ｌレベル」に変化する。
【００５２】
このとき、変動検出回路３０の出力は、反転信号φが変化してから遅延時間τ２の期間だけ「Ｈレベル」となる。これに伴って、ラッチ回路１２の出力βは反転信号φが変化してから遅延時間τ２の期間だけ「Ｌレベル」となる。
【００５３】
このとき、制御信号Ｘが「Ｌレベル」になっていれば、ＯＲ素子２０の出力γは「Ｌレベル」となる。従って、スイッチＴＲ４はオフとなり、変動検出回路３０の出力が「Ｌレベル」に回復した後もラッチ回路１２の出力βは「Ｌレベル」に維持される。また、比較器１０のスイッチＴＲ３がオフとなり比較器１０の動作が停止し、ＡＮＤ素子２４の出力は直ちに「Ｌレベル」となるので、ＯＲ素子２６の出力は「Ｈレベル」を維持し、ＡＮＤ素子２８の出力は「Ｌレベル」となる。これにより、比較器１０の動作停止と共に、スイッチＴＲ１及びＴＲ２はオフとなる。
【００５４】
その結果、出力端子ＯＵＴは電源Ｖｃ及び接地ＧＮＤから切り離され、オペアンプ４０は非動作状態になる。
【００５５】
次に、入力端子ＩＮ’の電圧レベルが出力端子ＯＵＴの電圧レベルよりもわずかだけ小さい場合について説明する。この場合、上記の入力端子ＩＮ’の電圧レベルが出力端子ＯＵＴの電圧レベルよりも極めて小さい場合と同様の動作をするが、すぐに出力端子ＯＵＴの電圧レベルが入力端子ＩＮ’の電圧レベルに近づき、出力端子ＯＵＴの電圧レベルが入力端子ＩＮ’の電圧レベルを下回る。そのため、制御信号Ｘが「Ｌレベル」となったときには、ラッチ回路１２の出力βは既に「Ｌレベル」となる。それにより、制御信号Ｘが「Ｌレベル」となったときに比較器１０の動作が停止され、スイッチＴＲ１及びＴＲ２はオフとなり、オペアンプ４０は非動作状態となる。
【００５６】
以上のように、出力端子ＯＵＴの電圧レベルが入力端子ＩＮ’の電圧レベルに等しくなると、オペアンプ４０は自動的に非動作状態になる。
【００５７】
なお、オペアンプ４０は、遅延回路１４を含むものであったが、遅延回路１４は寄生容量による構成とすることも可能である。また、遅延回路１４及び遅延回路３２を１つの遅延回路により実現してもよい。また、オペアンプ４０は上記の形態に限定されるものではなく、入力端子ＩＮ’と出力端子ＯＵＴとの電圧レベルを比較して出力レベルを変化させる比較器を含み、その比較器からの出力レベルに応じて出力端子ＯＵＴを電源又は接地に接続し、比較器からの出力レベルに基づいてオペアンプを非動作状態とすることを特徴とする範囲内において種々変更を加え得る。
【００５８】
図２に示す本発明の第１の実施の形態におけるオペアンプＯＰにこのようなオペアンプ４０を用いれば、表示装置の駆動回路に要求される性能に合わせて、動作スピードを制御すると共に、消費電力をさらに低減することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態における表示装置の駆動回路の全体構成を示すブロック図である。
【図２】本発明の第１の実施の形態における駆動回路の構成を示す回路図である。
【図３】本発明の第１の実施の形態における駆動回路の動作を示すタイミングチャートである。
【図４】本発明の第１の実施の形態における駆動回路の他の動作を示すタイミングチャートである。
【図５】本発明に第２の実施の形態に用いて好適なオペアンプの構成を示す回路図である。
【図６】本発明の第２の実施の形態における駆動回路の動作を示すタイミングチャートである。
【図７】従来の表示装置の駆動回路の全体構成を示すブロック図である。
【図８】従来の駆動回路の構成を示す回路図である。
【符号の説明】
【００６０】
１０  比較器、１２  ラッチ回路、１４  遅延回路、２０  ＯＲ素子、２２  遅延回路、２４  ＡＮＤ素子、２６  ＯＲ素子、２８  ＡＮＤ素子、３０  変動検出回路、３２  遅延回路、３４  ＸＯＲ素子、４０  オペアンプ、５０，６０  基準電圧供給回路、５２，６２  基準電圧選択回路、５４，６４  画像信号入力部、１００，１５０  駆動回路、２００  表示装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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