(57)【要約】 【課題】  基板に実装される各半導体装置の伝送時間を略一定にすることができ、高速信号の反射を低減可能な半導体モジュールとその実装方法を提供する。【解決手段】  可撓性を有する基板４に複数の半導体装置５が実装され、複数の半導体装置５が積層するように基板４を折り畳んで半導体モジュール１を形成する。前記基板４に形成される入力信号線および出力信号線において、各半導体装置５ａ〜５ｄのそれぞれ電気的にかつ機械的に接続される入力信号線の第１線長と、前記各半導体装置５ａ〜５ｄに対応して電気的にかつ機械的に接続される出力信号線の第２線長との和を略一定長さに設定する。【選択図】      図１
2005150154.tif 000002
【特許請求の範囲】
【請求項１】
基板に実装される複数の半導体装置を備える半導体モジュールであって、
基板に設けられる入力信号線および出力信号線を含む電気配線のうち、基板に実装した各半導体装置にそれぞれ電気的にかつ機械的に接続される入力信号線の第１線長と、前記半導体装置に対応して電気的にかつ機械的に接続される出力信号線の第２線長との和を、略一定長さに設定することを特徴とする半導体モジュール。
【請求項２】
基板は折り畳み可能な可撓性を有する可撓性基板であり、
該可撓性基板に配設すべき一対の電極が、電気的に互いに接続される内部接続手段をさらに備えることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
基板は、
半導体装置に信号を入力する実装用入力端子と、
前記半導体装置から信号が出力される実装用出力端子と、
基板の一表面部に設けられる第１の入力端子と、
基板の他表面部に設けられる第２の入力端子であって、第１の入力端子に内部接続手段を介して電気的に接続される第２の入力端子と、
基板に設けられ、かつ第２の入力端子に対し基板の厚み方向に貫通して電気的に接続される第３の入力端子と、
基板に設けられる出力端子とを有し、
入力信号線の第１線長は、第３の入力端子から第２の入力端子および第１の入力端子を経由して実装用入力端子に至る配線長であり、出力信号線の第２線長は、実装用出力端子から出力端子に至る配線長であることを特徴とする請求項１または２に記載の半導体モジュール。
【請求項４】
入力信号線および出力信号線に、それぞれ電気的にかつ機械的に接続される終端抵抗手段であって、信号の反射を低減し得る終端抵抗基板を、さらに備えることを特徴とする請求項１〜３のいずれかに記載の半導体モジュール。
【請求項５】
第３の入力端子および出力端子は、外部接続手段を介して回路基板に実装可能に構成されることを特徴とする請求項３または４に記載の半導体モジュール。
【請求項６】
折り畳み可能な可撓性を有する可撓性基板に、複数の半導体装置を実装する実装工程と、
可撓性基板に設けられる入力信号線および出力信号線を含む電気配線のうち、可撓性基板に実装した各半導体装置にそれぞれ電気的にかつ機械的に接続される入力信号線の第１線長と、前記半導体装置に対応して電気的にかつ機械的に接続される出力信号線の第２線長との和が、略一定長さになるように可撓性基板を折り畳む折り畳み工程とを有することを特徴とする半導体モジュールの実装方法。
【請求項７】
折り畳み工程の後、半導体モジュールを回路基板に実装する回路基板実装工程をさらに有することを特徴とする請求項６に記載の半導体モジュールの実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュールとその実装方法に関する。
本発明において、用語「略一定長さ」は、「一定長さ」を含む。
【背景技術】
【０００２】
近年、携帯型電話機および携帯情報端末機などの携帯型電子機器および携帯型電子装置の小形化の要求に伴い、半導体モジュールの小形化および高密度化が図られている。このように半導体モジュールの小形化を図るために、複数の半導体装置を積層する積層形半導体モジュール構造が提案されている。このような積層形半導体モジュールは、半導体装置を可撓性基板に実装して、この基板を折り畳むことによって実現することができる。
【０００３】
図６は、第１の従来の技術の半導体モジュール１００の実装構造を、基板の厚み方向を含む仮想平面で切断して見た断面図である。図７は、半導体モジュール１００を展開して見た断面図である。図８は、半導体モジュール１００の伝送回路を概略示す回路図である。第１の従来の技術の半導体モジュール１００は、可撓性を有する配線基板１０５と４つの半導体装置１０１とを含んで構成される。
【０００４】
配線基板１０５には、図７に示すように一表面部に４つの半導体装置１０１が実装される。また配線基板１０５には、外部接続端子１０７およびプリント配線１０６が形成されている。外部接続端子１０７には、信号が入力される外部入力端子１０７ａと、信号を出力する外部出力端子１０７ｂが含まれる。プリント配線１０６は、外部入力端子１０７ａおよび外部出力端子１０７ｂと各半導体装置１０１とを電気的に接続する。これによって外部入力端子１０７ａに入力される信号を各半導体装置１０１に伝送することができる。また各半導体装置１０１からプリント配線１０６を介して信号を外部出力端子に伝送することができる。
【０００５】
また配線基板１０５が可撓性を有するので、各半導体装置１０１が積層されるように配線基板１０５を折り畳むことができる。このように配線基板１０５を折り畳むことによって、半導体モジュール１００を形成することができる。このように形成される半導体モジュール１００は、配線基板１０５を折り畳むことなくその長手方向に４つの半導体装置１０１を実装する場合と比べて、実装面積が約１／４となる（たとえば特許文献１および２参照）。
【０００６】
図９は、第２の従来の技術の積層型実装体１１０を展開して示す平面図である。図１０は、積層型実装体１１０の伝送回路を簡略して示す回路図である。積層型実装体１１０は、ベース要素１１１と、４つのフィルムキャリア要素１１２と、屈曲部１１３とを含んで構成される。ベース要素１１１および４つのフィルムキャリア要素１１２は、略正方形状の絶縁性基板から成り、内部に導電線１１４が設けられている。またベース要素１１１および４つのフィルムキャリア要素１１２のうち導電線１１４に、半導体装置が実装可能になっている。ベース要素１１１の各フィルムキャリア要素１１２とベース要素１１１とは、互いに各側面部に屈曲部１１３を介して機械的に接続される。これによって積層型実装体１１０は、ベース要素１１１が中央に配置される十字形状に形成される。
【０００７】
また屈曲部１１３は、可撓性を有する絶縁性基板から成る。これによって４つのフィルムキャリア要素１１２がベース要素１１１に積層されるように屈曲部１１３を折り畳み、４つのフィルムキャリア要素１１２がベース要素１１１に積層される積層型実装体１１０を形成することができる。また屈曲部１１３の内部には、導電線１１４が設けられている。
【０００８】
各フィルムキャリア要素１１２とベース要素１１１とは、導電線１１４の屈曲部１１３を介して電気的に接続される。これによって各フィルムキャリア要素１１２とベース要素１１１との間で信号を伝送することができる。また導電線１１４は、ベース要素１１１から各フィルムキャリア要素１１２に至るまでの配線長が、略一定長さとなるように形成される。
【０００９】
このように形成された積層型実装体１１０は、ベース要素１１１から各フィルムキャリア要素１１２に至るまでの配線長が、略一定長さである。したがってベース要素１１１から各フィルムキャリア要素１１２に同一の信号を伝送する場合、ベース要素１１１から各フィルムキャリア要素１１２に信号を伝送する伝送時間と、各フィルムキャリア要素１１２からベース要素１１１に信号を伝送する伝送時間との和が、略一定時間になる。これによって、各フィルムキャリア要素１１２からベース要素１１１に伝送する信号をベース要素１１１が読取る際に、伝送時間の差に起因する読取りエラーを防ぐことができる（特許文献３参照）。
【００１０】
図１１は、第３の従来の技術のバスシステム１２０を簡略化して示す回路図である。バスシステム１２０は、マスタ装置１２１と、３つのスレーブ装置１２２と、データバス１２３と、クロックバス１２４と、クロック１２５とを含んで構成される。
【００１１】
マスタ装置１２１および３つのスレーブ装置１２２（以下「マスタ装置１２１および３つのスレーブ装置１２２」を「装置類１２９」と呼ぶ場合がある）には、データバス１２３およびクロックバス１２４が電気的に接続される。装置類１２９は、入力された信号を演算処理して出力することができる。
【００１２】
データバス１２３は、その一端部から信号を入力することができる。データバス１２３の他端部には、マスタ装置１２１が電気的に接続される。またデータバス１２３には、中間部にスレーブ装置１２２が電気的に接続されている。データバス１２３は、信号が入力されると、前記信号を各装置類１２９に伝送することができる。またデータバス１２３は、各装置類１２９から出力される信号を一端部に伝送することができる。
【００１３】
クロックバス１２４は、第１および第２セグメント１２６，１２７と、中間付近部１２８とを有する。クロックバス１２４は、一端がクロック１２５に電気的に接続される。クロックバス１２４は、その全長の中間付近部１２８で折り畳まれている。クロックバス１２４のうち、中間付近部１２８からクロック１２５に接続されている側を、第１セグメント１２６と称し、異なる部分を第２セグメント１２７と称する。第１セグメント１２６および第２セグメント１２７は、各装置類１２９に電気的に接続される。
【００１４】
クロック１２５は、クロック信号を発生させ、このクロック信号をクロックバス１２４を介して、各装置類１２９に伝送する機能を有する。
【００１５】
クロック信号は、クロックバス１２４を介して各装置類１２９に入力される。第１セグメント１２６から各装置類１２９にクロック信号が入力されると、各装置類１２９は、データバス１２３から入力される信号を受信する。また第２セグメント１２７から各装置類１２９にクロック信号が入力されると、前記各装置類１２９から演算された信号をデータバス１２３に出力する。これによって各装置類１２９に入力された信号は、前記装置類１２９が第１セグメント１２６からクロック信号を受信して入力されてから、第２セグメント１２７からクロック信号を受信するまで出力されない。したがって各装置類１２９では、入力されてから出力されるまでの時間、すなわち伝送待機時間が生じる。
【００１６】
バスシステム１２０は、各装置類１２９の伝送待機時間と、データバス１２３に入力される信号が各装置類１２９に伝送される時間と、各装置類１２９からデータバス１２３の一端に伝送されるまでの時間との和が、略一定時間になるようにデータバス１２３およびクロックバス１２４を形成する。これによってデータバス１２３に入力される信号が、各装置類１２９のうちいずれを経て、データバス１２３の一端に伝送されても、伝送時間が略一定時間となる。ここでの伝送時間は、信号がデータバス１２３などの装置に入力されてから、前記装置から出力されるまでの時間と同義である。したがってバスシステム１２０の各装置類１２９のクロックデータスキューを最小限に抑えることができる（特許文献４参照）。
【００１７】
【特許文献１】特開平６−６９２７９号公報（第１図、第２〜３頁）
【特許文献２】米国特許６１２１６７６公報（第５図、第４頁）
【特許文献３】特開平１１−４０６１８号公報（第２図、第３〜４頁）
【特許文献４】特表平７−５０６９２０号公報（第３図、第４〜５頁）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
第１の従来の技術の半導体モジュール１００は、配線基板１０５を折り畳んで４つの半導体装置１０１を積層することによって形成される。このときプリント配線１０６は、各半導体装置１０１によって外部接続端子１０７と電気的に接続されるプリント配線１０６の線長が異なる。外部入力端子１０７ｂから入力される信号は、いずれの半導体装置を経由して外部出力端子１０７ｂに伝送されるかによって、伝送時間が異なる。これによって各半導体装置１０１からから出力される信号が外部出力端子１０７ｂに伝送される時間に差、すなわち伝送遅延時間が生じる。
【００１９】
このような伝送遅延時間によって外部出力端子１０７ｂから出力される信号を半導体モジュール１００が実装される回路基板が読取る場合、読取ることができない、すなわち読取りエラーが生じる場合がある。読取りエラーは、伝送遅延時間が入力信号の１周期の１／４を越える場合に生じる。したがって半導体モジュール１００は、回路基板が読み取りエラーを生じないために、伝送遅延時間が入力信号の１周期の１／４以下になるように形成する必要があり、利便性が低い。
【００２０】
また伝送遅延時間が入力信号の１周期の１／４を越えるような場合は、伝送遅延時間に基づいて、信号を読取るタイミングを変える必要があり、回路設計が複雑になるという問題がある。
【００２１】
第２の従来の技術の積層型実装体１１０は、ベース要素１１１から各フィルムキャリア要素１１２に信号を伝送する時間および各フィルムキャリア要素１１２からベース要素１１１に信号を伝送する伝送時間との和が、略一定時間となる。これによって第１の従来の技術を半導体モジュール１００のような読取りエラーが生じることを抑制することができるけれども、各フィルムキャリア要素１１２に信号を伝送する場合、一度ベース要素１１１に信号を入力する必要があり、利便性が低い。またベース要素１１１を回路基板に実装する場合、信号を入力する際には、ベース要素１１１の図示しない出力端子と回路基板とのインピーダンス整合が容易であるけれども、出力する際には、困難となる。これによって積層型実装体１１０で高速信号を伝送する場合、回路基板で信号の反射が起こり信号が乱れる。
【００２２】
第３の従来の技術のバスシステム１２０では、クロック１２５から伝送されるクロック信号によって、各装置類１２９の伝送時間の差をなくすことができる。この場合、バスシステム１２０は、各装置類１２９の伝送時間が、各装置類１２９の伝送時間のうち最も大きい伝送時間と略同一になるように伝送待機時間が設定される。つまり装置類１２９の伝送時間は、具体的にはマスタ装置１２１の伝送時間と略同一である。したがって各装置類１２９の伝送時間が大きくなり利便性が低い。またデータバス１２３とクロックバス１２４とクロック１２５とを設ける必要があり、導電回路が複雑になる。
【００２３】
本発明の目的は、基板に実装される各半導体装置への伝送時間を略一定にすることができ、高速信号の反射を低減可能な半導体モジュールとその実装方法を提供することである。
【課題を解決するための手段】
【００２４】
本発明は、基板に実装される複数の半導体装置を備える半導体モジュールであって、
基板に設けられる入力信号線および出力信号線を含む電気配線のうち、基板に実装した各半導体装置にそれぞれ電気的にかつ機械的に接続される入力信号線の第１線長と、前記半導体装置に対応して電気的にかつ機械的に接続される出力信号線の第２線長との和を、略一定長さに設定することを特徴とする半導体モジュールである。
【００２５】
本発明に従えば、半導体モジュールは複数の半導体装置を備え、これら半導体装置は基板に実装される。電気配線のうち入力信号線は、各半導体装置にそれぞれ電気的にかつ機械的に接続される。これによって、入力信号線に入力される信号を、各半導体装置に伝送することができる。電気配線のうち出力信号線は、前記半導体装置に対応して電気的にかつ機械的に接続される。これによって、各半導体装置から出力される信号を、出力信号線を介して伝送することができる。したがって同一の配線で、信号を各半導体装置から出力することができる。さらに入力信号線の第１線長と出力信号線の第２線長との和が、略一定長さになるように設定される。これによって入力信号線を介して半導体装置に信号が伝送される時間と、前記半導体装置から出力信号線を介して信号が伝送される時間との和を、略一定時間にすることができる。
【００２６】
また本発明は、基板は折り畳み可能な可撓性を有する可撓性基板であり、
該可撓性基板に配設すべき一対の電極が、電気的に互いに接続される内部接続手段をさらに備えることを特徴とする。
【００２７】
本発明に従えば、基板が折り畳み可能な可撓性を有する可撓性基板であるので、基板をその可撓性によって折り畳むことができる。基板には、入力信号線および出力信号線に電気的に接続される一対の電極が配設されている。したがって一方の電極に入力される信号を各半導体装置に伝送することができる。また各半導体装置から出力される信号を他方の電極に伝送することができる。さらに基板には、この一対の電極が互いに電気的に接続される内部接続手段がさらに備えられている。これによって一対の電極のうち少なくとも一方に入力される信号を他方の電極に伝送することができる。
【００２８】
また本発明は、基板は、
半導体装置に信号を入力する実装用入力端子と、
前記半導体装置から信号が出力される実装用出力端子と、
基板の一表面部に設けられる第１の入力端子と、
基板の他表面部に設けられる第２の入力端子であって、第１の入力端子に内部接続手段を介して電気的に接続される第２の入力端子と、
基板に設けられ、かつ第２の入力端子に対し基板の厚み方向に貫通して電気的に接続される第３の入力端子と、
基板に設けられる出力端子とを有し、
入力信号線の第１線長は、第３の入力端子から第２の入力端子および第１の入力端子を経由して実装用入力端子に至る配線長であり、出力信号線の第２線長は、実装用出力端子から出力端子に至る配線長であることを特徴とする。
【００２９】
本発明に従えば、基板には、実装用入力端子と、実装用出力端子と、第１の入力端子と、第２の入力端子と、第３の入力端子と、出力端子とが設けられる。入力信号線の第１線長は、第３の入力端子から第２の入力端子および第１の入力端子を介して、実装用入力端子に至る配線長である。出力信号線の第２線長は、実装用出力端子から出力端子に至る配線長である。また半導体モジュールは、第３の入力端子に信号を入力することができる。さらに半導体モジュールは、出力端子から信号を出力することができる。したがって第３の入力端子から入力される信号は、第２の入力端子、第１の入力端子および実装用入力端子を介して各半導体装置に導かれる。また前記半導体装置から出力される信号は、実装用出力端子を介して出力端子に導かれる。また各半導体装置で第１線長と第２線長の和が、略一定長さに設定されている。したがって第３の入力端子に入力される信号が各半導体装置に導かれる時間と、前記半導体装置から出力される信号が出力端子に導かれる時間との和を、略一定時間にすることができる。
【００３０】
また本発明は、入力信号線および出力信号線に、それぞれ電気的にかつ機械的に接続される終端抵抗手段であって、信号の反射を低減し得る終端抵抗基板を、さらに備えることを特徴とする。
【００３１】
本発明に従えば、終端抵抗基板は、入力信号線および出力信号線に、それぞれ電気的にかつ機械的に接続される。これによって入力信号線および出力信号線の終端部における信号の反射を低減することができる。
【００３２】
また本発明は、第３の入力端子および出力端子は、外部接続手段を介して回路基板に実装可能に構成されることを特徴とする。
【００３３】
本発明に従えば、第３の入力端子および出力端子は、外部接続手段を介して回路基板に実装可能に構成される。これによって外部接続手段を介して第３の入力端子および出力端子は、回路基板に電気的に接続することができる。したがって回路基板から第３の入力端子から信号を入力することができる。また出力端子から回路基板に信号を出力することができる。
【００３４】
また本発明は、折り畳み可能な可撓性を有する可撓性基板に、複数の半導体装置を実装する実装工程と、
可撓性基板に設けられる入力信号線および出力信号線を含む電気配線のうち、可撓性基板に実装した各半導体装置にそれぞれ電気的にかつ機械的に接続される入力信号線の第１線長と、前記半導体装置に対応して電気的にかつ機械的に接続される出力信号線の第２線長との和が、略一定長さになるように可撓性基板を折り畳む折り畳み工程とを有することを特徴とする半導体モジュールの実装方法である。
【００３５】
本発明に従えば、実装工程では、可撓性基板に複数の半導体装置を実装する。折り畳み工程では、基板を折り畳む。この折り畳み工程で可撓性基板を折り畳む際に、入力信号線の第１線長と、出力信号線の第２線長との和が略一定長さになるように基板が折り畳まれる。このような工程を経ることによって、基板に複数の半導体装置を実装され、各半導体装置が電気的にかつ機械的に接続される入力信号線の第１線長および出力信号線の第２線長が略一定長さである半導体モジュールを実現することができる。
【００３６】
また本発明は、折り畳み工程の後、半導体モジュールを回路基板に実装する回路基板実装工程をさらに有することを特徴とする。
【００３７】
本発明に従えば、回路基板実装工程では、半導体モジュールを回路基板に実装することができる。これによって入力信号線の第１線長および出力信号線の第２線長が略一定長さである半導体モジュールを回路基板に実装することを実現することができる。
【発明の効果】
【００３８】
本発明によれば、入力信号線の第１線長と出力信号線の第２線長との和が、略一定長さになるように設定されるので、信号が複数の半導体装置のうちのいずれの半導体装置に入力されても、入力信号線を介して半導体装置に伝送される時間および前記半導体装置から出力信号線を介して伝送される時間の和は、略一致する。これによって信号の伝送遅延時間は、各半導体装置の処理時間だけに依存する。伝送遅延時間は、異なる半導体装置を経由して伝送される場合における、異なる半導体装置同士の伝送時間の差と同義である。したがって本発明の半導体モジュールは、従来の半導体モジュールより伝送遅延時間を小さくすることができる。
【００３９】
これによって出力信号線から出力される信号を読取る際に、伝送遅延時間に起因する読取りエラーの発生を抑制することができる利便性の高い半導体モジュールを実現することができる。また前述のような読取りエラーの発生を抑制するので、信号の読み取るタイミングを変える複雑な回路を設計する必要がない。それ故、半導体モジュールの回路を簡単化することができ、その製作コストの低減を図ることができる。
【００４０】
本発明によれば、基板を折り畳むことができる。これによって半導体モジュールの実装面積は、折り畳まない状態の半導体モジュールの実装面積より小さくすることができる。実装面積は、半導体モジュールを回路基板に実装する場合に、回路基板と対抗する面の面積と同義である。またたとえば複数の半導体装置を積層することによって積層形半導体モジュールを形成することによって実装面積を小さくすることができる。
【００４１】
また内部接続手段によって一対の電極が互いに電気的に接続される。これによって一対の電極のうち少なくとも一方に入力される信号を他方の電極に伝送することができる。したがってたとえば、前述のように積層形半導体モジュールを形成する際には、特に内部接続手段を介して一対の電極を互いに電気的に接続することができる。これによって一対の電極を容易に電気的に接続することができる。
【００４２】
本発明によれば、第３の入力端子から各半導体装置に至るまでの配線長と前記半導体装置から出力端子に至るまでの配線長との和が、略一定の長さに設定される。したがって第３の入力端子に入力される信号が入力信号線を介して各半導体装置に伝送される時間と、前記半導体装置から出力される信号が出力信号線を介して出力端子に伝送される時間との和は、いずれの半導体装置であっても略同一となる。ここで略同一には、同一が含まれる。これによって各半導体装置の伝送遅延時間は、各半導体装置同士の処理時間の差だけに依存する。したがって本発明の半導体モジュールは、従来の半導体モジュールより伝送遅延時間を小さくすることができる。これによって出力信号線から出力される信号を読取る際に、伝送遅延時間に起因する読取りエラーの発生を抑制することができる利便性の高い半導体モジュールを実現することができる。また前述のような読取りエラーの発生を抑制するために、信号の読み取る時間間隔を変える複雑な回路を設計する必要がない。
【００４３】
本発明によれば、入力信号線および出力信号線の各々の終端部において生じる信号の反射を低減することができる。特に各半導体装置に高速信号を伝送する際に顕著に表われる信号の反射を、低減することができる。これによって入力信号線および出力信号線で高速信号を伝送する際に、反射される信号によって高速信号が乱れることを抑制することができる。
【００４４】
本発明によれば、外部接続手段を介して回路基板と第３の入力端子とを電気的に接続することができる。したがって回路基板から外部接続手段を介して各半導体装置に信号を伝送することができる。また外部接続手段を介して回路基板と出力端子とを電気的に接続することができる。したがって各半導体装置から外部接続手段を介して回路基板に信号を出力することができる。このような利便性の高い半導体モジュールを実現することができる。
【００４５】
本発明によれば、基板に複数の半導体装置が実装され、基板に実装される各半導体装置の入力信号線の第１線長と出力信号線の第２線長との和が、略一定の長さになる半導体モジュールを容易に実現することができる。
【００４６】
本発明によれば、入力信号線の第１線長および出力信号線の第２線長が略一定長さである半導体モジュールを回路基板に実装することができる。
【発明を実施するための最良の形態】
【００４７】
図１は、本発明の実施の一形態である半導体モジュール１を、回路基板５０の厚み方向を含む仮想平面で切断して見た断面図である。図２は、半導体モジュール１の伝送回路を簡略して示す回路図である。図３は、半導体モジュール１を展開した状態における内部の伝送回路を簡略して示す回路図である。半導体モジュール１は、たとえばパーソナルコンピュータなどの電子機器の内部に設けられる回路基板５０に実装される。半導体モジュール１は、前記回路基板５０から信号が入力される。また半導体モジュール１は、前記信号に基づいて演算処理し、また入力される信号に基づく情報を記憶する。さらに半導体モジュール１は、演算処理によって得られた情報および記憶される情報に基づく信号を回路基板５０に出力することができる。半導体モジュール１は、主に、半導体モジュール本体２と、終端抵抗手段３とを含んで構成される。
【００４８】
半導体モジュール本体２は、複数の半導体装置５と、基板４と、外部接続手段６とを含んで構成される。半導体モジュール本体２は、複数の半導体装置５を積層するように、基板４が折り畳んで形成される。これによって回路基板５０に半導体モジュール本体２を実装する場合、その実装面積を従来の積層形でない半導体モジュールの実装面積よりも小さくすることができる。本実施の形態では、半導体モジュール本体２が４つの半導体装置５を含んで構成される場合について説明する。
【００４９】
以下、半導体モジュール１の構成を説明するにあたって、図３のように展開状態での半導体モジュール１について説明する。ここで展開状態は、図１のように基板４を折り畳んで形成される半導体モジュール本体２を展開した状態と同義である。
【００５０】
４つの半導体装置５は、具体的には、第１半導体装置５ａ、第２半導体装置５ｂ、第３半導体装置５ｃおよび第４半導体装置５ｄである。各半導体装置５ａ〜５ｄは、入力される信号に基づいて演算処理することおよび入力される信号を記憶することができる。また各半導体装置５ａ〜５ｄは、演算して得られた信号または記憶した信号を出力することができる。各半導体装置５ａ〜５ｄは、たとえばメモリーチップがあげられる。また各半導体装置５ａ〜５ｄは、ベアチップやウェハレベルＣＳＰのような薄型の実装構造を有するものが好ましい。各半導体装置５ａ〜５ｄの一表面部には、入力側バンプ１９および出力側バンプ２０が所定距離だけ離隔する状態で配設される。各半導体装置５ａ〜５ｄは、入力側バンプ１９および出力側バンプ２０を介して基板４に実装することができる。
【００５１】
入力側バンプ１９は、各半導体装置５ａ〜５ｄの一表面部から所定小距離だけ突出するように形成される。また入力側バンプ１９は、各半導体装置５ａ〜５ｄを基板４に実装できるように形成される。入力側バンプ１９は、たとえば錫−銀−銅の半田合金、錫めっき、銅めっきおよび金めっきのうちいずれかを用いて形成される。
【００５２】
さらに詳細に説明すると、本実施の形態において、入力側バンプ１９には、第１入力側バンプ１９ａと、第２入力側バンプ１９ｂと，第３入力側バンプ１９ｃと、第４入力側バンプ１９ｄとが含まれる。第１入力側バンプ１９ａは、第１半導体装置５ａの一表面部に設けられる。第２入力側バンプ１９ｂは、第２半導体装置５ｂの一表面部に設けられる。第３入力側バンプ１９ｃは、第３半導体装置５ｃの一表面部に設けられる。第４入力側バンプ１９ｄは、第４半導体装置５ｄの一表面部に設けられる。
【００５３】
出力側バンプ２０は，各半導体装置５ａ〜５ｄの一表面部から所定小距離だけ突出するように形成される。出力側バンプ２０は，各半導体装置５ａ〜５ｄが基板４に実装できるように形成される。また出力側バンプ２０は、各半導体装置５ａ〜５ｄに電気的に接続される。出力側バンプ２０は、たとえば錫−銀−銅の半田合金、錫めっき、銅めっきおよび金めっきのうちのいずれかを用いて形成される。
【００５４】
さらに詳細に説明すると、本実施の形態において、出力側バンプ２０には、第１出力側バンプ２０ａと、第２出力側バンプ２０ｂと，第３出力側バンプ２０ｃと、第４出力側バンプ２０ｄとが含まれる。第１出力側バンプ２０ａは、第１半導体装置５ａの一表面部に設けられる。第２出力側バンプ２０ｂは、第２半導体装置５ｂの一表面部に設けられる。第３出力側バンプ１９ｃは、第３半導体装置５ｃの一表面部に設けられる。第４出力側バンプ２０ｄは、第４半導体装置５ｄの一表面部に設けられる。
【００５５】
基板４は、絶縁性を有する略矩形状の可撓性配線基板である。したがって基板４は、折り畳むことができる。これによって半導体モジュール１の実装面積を小さくすることができる。基板４は、たとえばポリイミドを材料として製造される可撓性回路基板（Flexible Print Circuit：略称ＦＰＣ）によって実現することができる。基板４には、電気配線である導電性を有する入力信号線７および出力信号線８が設けられている。基板４の厚さは、５０μｍ以上２００μｍ以下が望ましく、特に１００μｍが望ましい。
【００５６】
入力信号線７は、複数の実装用入力端子１０と、第１入力端子１２と、第２入力端子１３と、第３入力端子１４と、入力側終端端子１６と、入力導電路３０と、内部接続手段９とを含んで構成される。入力信号線７は、たとえばマイクロストリップ線路およびコプラーナ伝送線路の伝送線路構造によって実現される。本実施の形態において入力信号線７には、４つの実装用入力端子１０が含まれる。
【００５７】
４つの実装用入力端子１０は、導電性材料から成り、基板４の一表面部２７に長手方向に配設される。４つの実装用入力端子１０は、各半導体装置５ａ〜５ｄの入力側バンプ１９が実装可能に形成される。
【００５８】
具体的には、４つの実装用入力端子１０は、第１実装用入力端子１０ａ、第２実装用入力端子１０ｂ、第３実装用入力端子１０ｃおよび第４実装用入力端子１０ｄである各実装用入力端子１０ａ〜１０ｄは、基板４の一表面部２７に、長手方向に並設される。また各実装用入力端子１０ａ〜１０ｄは、互いに隣合う他の各実装用入力端子１０ａ〜１０ｄが所定距離だけ離隔される状態で基板の一表面部２７に並設される。
【００５９】
さらに詳細に説明すると、第１実装用入力端子１０ａは、基板４の一端部３４の一表面部２７に一端から所定小距離だけ離隔された位置に設けられる。ここで基板４の一端部３４は、基板４の長手方向の一端部と同義である。第４実装用入力端子１０ｄは、基板４の一表面部２７に基板４の他端から所定大距離だけ離隔された位置に設けられる。基板４の他端は、基板４の長手方向の一端と異なる端、すなわち基板４の長手方向の他端と同義である。第２実装用入力端子１０ｂは、第１実装用入力端子１０ａと第４実装用入力端子１０ｄとの間に設けられる。また第３実装用入力端子１０ｃは、第２実装用入力端子１０ｂと第４実装用入力端子１０ｄとの間に設けられる。
【００６０】
第１の入力端子である第１入力端子１２は、導電性の材料から成り、基板４の一端部３４の他表面部２８に設けられる。他表面部２８は、基板４の一表面部２７の裏側にある表面部と同義である。具体的には、第１入力端子１２は、第１実装用入力端子１０ａと基板４を介して対向するように他表面部２８に設けられる。
【００６１】
第２の入力端子である第２入力端子１３は、導電性の材料から成り、基板４の他端部３５の一表面部２７に設けられる。基板４の他端部３５は、基板４の長手方向の他端部と同義である。具体的には、第２入力端子１３は、基板４の他端から所定距離だけ離隔される位置に設けられる。
【００６２】
第３の入力手段である第３入力端子１４は、導電性の材料から成り、基板４の他端部３５の他表面部２８に設けられる。具体的には、第３入力端子１４は、第２入力端子１３と基板４を介して対向するように他表面部２８に設けられる。また第３入力端子１４は、後述する入力側外部接続手段６ａに電気的に接続される。
【００６３】
入力側終端端子１６は、導電性の材料から成り、基板４の他端部３５の他表面部２８に設けられる。具体的には、入力側終端端子１６は、基板４の他端と第２入力端子１３との間に設けられる。入力側終端端子１６は、終端抵抗手段３が電気的に接続される。
【００６４】
入力導電路３０は、基板４の一表面部２７および内部に設けられる。入力導電路３０には、第１入力導電路３０ａと第２入力導電路３０ｂとが含まれる。入力導電路３０は、導電性の材料から成り、たとえば銅箔によって実現することができる。
【００６５】
第１入力導電路は３０ａは、図３に示すように基板４の他端部３５に基板４を厚さ方向に貫通するように形成される。第１入力導電路３０ａは、一端が第２入力端子１３に電気的に、かつ機械的に接続され、他端が第３入力端子１４に電気的に、かつ機械的に接続される。つまり第２入力端子１３と第３入力端子１４とは、第１入力導電路１０ａを介して電気的に接続される。
【００６６】
第２入力導電路３０ｂには、入力側貫通導電部３２と入力側表面導電部３３とが含まれる。入力側貫通導電部３２は、図３に示すように基板の一端部３４に基板４を厚さ方向に貫通するように形成される。入力側貫通導電部３２は、一端が第１入力端子１２に電気的に、かつ機械的に接続され、他端が第１実装用入力端子１０ａに電気的に、かつ機械的に接続される。つまり第１入力端子１２と第１実装用入力端子１０ａとは、入力側貫通導電部３２を介して電気的に接続される。
【００６７】
入力側表面導電部３３は、一端が入力側貫通導電部３２の中間部に電気的に接続され、他端が入力側終端端子１６に電気的に接続される。また入力側表面導電部３３には、その中間部に第２実装用入力端子１０ｂと、第３実装用入力端子１０ｃと、第４実装用入力端子１０ｄとが電気的に接続される。つまり入力側貫通導電部３２と、第２実装用入力端子１０ｂ、第３実装用入力端子１０ｃ、第４実装用入力端子１０ｄおよび入力側終端端子１６とが、入力側表面導電部３３を介して電気的に接続される。
【００６８】
このようにして第２入力導電部３０ｂを介して、第１入力端子１２と、第１、第２、第３および第４実装用入力端子１０ａ，１０ｂ，１０ｃ，１０ｄと、入力側終端端子１６とを電気的に接続することができる。
【００６９】
内部接続手段９は、第１内部接続電極２１と、第２内部接続電極２２と内部接続導電路２３を含んで構成される。内部接続手段９は、第１内部接続電極２１と第２内部接続電極２２との間に、内部接続導電路２３を挟んだ状態で積層して形成される。内部接続手段９は、基板４が折り畳まれる状態で、第１入力端子１２と第２入力端子１３とを電気的に接続することができるように形成される。ここで基板４が折り畳まれる状態とは、基板４の一端部３４の他表面部２８と、基板４の他端部３５の一表面部２７とが対向し、かつ第１入力端子１２と第２入力端子１３とが対向するように基板４が折り畳まれる状態と同義である。
【００７０】
第１内部接続電極２１は、導電性の材料から成り、基板４が折り畳まれる状態で、第１入力端子１２と内部接続導電路２３とを電気的に接続することができる。第２内部接続電極２２は、導電性の材料から成り、基板４が折り畳まれる状態で、第２入力端子１３と内部接続導電路２３とを電気的に接続することができる。
【００７１】
内部接続導電路２３は、導電性の材料から成り、第１内部接続電極２１と第２内部接続電極２２とを電気的に接続することができる。また内部接続導電路２３は、後述する終端抵抗基板３に形成される終端抵抗基板貫通孔部２６に挿入可能に形成される。
【００７２】
このように入力信号線７は、入力導電路３０および内部接続手段９を介して、第３入力端子１４と、第１、第２、第３および第４実装用入力端子１０ａ，１０ｂ，１０ｃ，１０ｄと、入力側終端端子１６とが電気的に接続されるように構成される。
【００７３】
出力信号線８は、複数の実装用出力端子１１と、出力端子１７と、出力側終端端子１５と、出力導電路３１とを含んで構成される。出力信号線８は、たとえばマイクロストリップ線路およびコプラーナ伝送線路の伝送線路構造によって実現される。本実施の形態において出力信号線８は、４つの実装用出力端子１１を含む。
【００７４】
４つの実装用出力端子１１は、導電性材料から成り、基板４の一表面部２７に長手方向に並設される。４つの実装用出力端子１１は、各半導体装置５ａ〜５ｄの出力側バンプ２０が実装可能に形成される。
【００７５】
具体的には、４つの実装用出力端子１１は、第１実装用出力端子１１ａ、第２実装用出力端子１１ｂ、第３実装用出力端子１１ｃおよび第４実装用出力端子１１ｄである。各実装用出力端子１１ａ〜１１ｄは、基板４の一表面部２７に、長手方向に並設される。また第１実装用出力端子１１ａは、第１実装用入力端子１０ａと第２実装用入力端子１０ｂとの間に設けられる。第２実装用出力端子１１ｂは、第２実装用入力端子１０ｂと第３実装用入力端子１０ｃとの間に設けられる。第３実装用出力端子１１ｃは、第３実装用入力端子１０ｃと第４実装用入力端子１０ｄとの間に設けられる。第４実装用出力端子１１ｄは、第４実装用入力端子１０ｄと基板４の他端との間に設けられる。
【００７６】
さらに詳細に説明すると、第１実装用出力端子１１ａは、第１入力側バンプ１９ａが第１実装用入力端子１０ａに実装される場合に、第１出力側バンプ２０ａが実装可能な位置に設けられる。第２実装用出力端子１１ｂは、第２入力側バンプ１９ｂが第２実装用入力端子１０ｂに実装される場合に、第２出力側バンプ２０ｂが実装可能な位置に設けられる。第３実装用出力端子１１ｃは、第３入力側バンプ１９ｃが第３実装用入力端子１０ｃに実装される場合に、第３出力側バンプ２０ｃが実装可能な位置に設けられる。第４実装用出力端子１１ｄは、第４入力側バンプ１９ｄが第１実装用入力端子１０ｄに実装される場合に、第４出力側バンプ２０ｄが実装可能な位置に設けられる。
【００７７】
これによって各実装用出力端子１１ａ〜１１ｄおよび前述の各実装用入力端子１０ａ〜１０ｄを介して、各半導体装置５ａ〜５ｄを基板４に実装することを実現することができる。
【００７８】
出力端子１７は、導電性の材料から成り、基板４の他端部３５の他表面部２８に設けられる。具体的には、出力端子１７は、第３出力端子１４と基板４の他端との間に、基板４を介して入力側終端端子１６と対向するように設けられる。また出力端子１７は、後述する出力側外部接続手段６ｂに電気的に接続される。
【００７９】
出力側終端端子１５は、導電性の材料から成り、基板４の一端部３４の他表面２８に設けられる。具体的には、出力側終端端子１５は、基板４を介して第１実装用出力端子１１ａに対向するように設けられる。また出力側終端端子１５は、終端抵抗手段３と電気的に接続される。
【００８０】
出力導電路３１は、基板４の一表面部２７および内部に設けられる。出力導電路３１には、出力側貫通導電部３６と、出力側表面導電部３７とが含まれる。出力導電路３１は、導電性の材料から成り、たとえば銅箔によって実現することができる。
【００８１】
出力側貫通導電部３６は、基板４の一端部３４に基板４を厚さ方向に貫通するように形成される。出力側貫通導電部３６は、一端が第１実装用出力端子１１ａに電気的に接続され、他端が出力側終端端子１５と電気的に接続される。つまり実装用出力端子１１ａと出力側終端端子１５とは、出力側貫通導電部３６を介して電気的に接続される。
【００８２】
出力側表面導電部３７は、一端が出力側貫通導電部３６の中間部に電気的に接続され、他端が出力端子１７に電気的に接続される。また出力側表面導電部３７には、その中間部に第２実装用出力端子１１ｂと、第３実装用出力端子１１ｃと、第４実装用出力１１ｄとが電気的に接続される。つまり出力側表面導電部３７を介して、出力側貫通導電部３６、第２実装用出力端子１１ｂ、第３実装用出力端子１１ｃ、第４実装用出力端子１１ｄおよび出力端子１７を電気的に接続することができる。
【００８３】
これによって出力導電路３１を介して、第１実装用出力端子１１ａ、第２実装用出力端子１１ｂ、第３実装用出力端子１１ｃ、第４実装用出力端子１１ｄ、出力側終端端子１５および出力端子１７を電気的に接続することができる。
【００８４】
このように出力信号線８は、出力導電路３１を介して、第１実装用出力端子１１ａと、第２実装用出力端子１１ｂと、第３実装用出力端子１１ｃと、第４実装用出力端子１１ｄと、出力側終端端子１５と、出力端子１７とが相互に電気的に接続されるように構成される。
【００８５】
また入力信号線７および出力信号線８は、各半導体装置５ａ〜５ｄの入力信号線７の入力配線長と、前記半導体装置５ａ〜５ｄに対応する出力信号線８の出力配線長との和が、略一定長さになるように形成される。第１線長である入力信号線７の入力配線長は、第３入力端子１４から入力導電路３０および内部接続手段９を介して、各実装用入力端子１０ａ〜１０ｄに至るまでの配線長である。また出力信号線８の出力配線長は、各実装用出力端子１１ａ〜１１ｄから出力導電路３１を介して、出力端子１７に至るまでの配線長である。
【００８６】
具体的に説明すると、入力信号線７および出力信号線８は、第１入力配線長Ｌ１１と第１出力配線長Ｌ２１との和と、第２入力配線長Ｌ１２と第２出力配線長Ｌ２２との和と、第３入力配線長Ｌ１３と第３出力配線長Ｌ２３との和と、第４入力配線長Ｌ１４と第４出力配線長Ｌ２４との和とが、略一定長さになるように形成される。
【００８７】
ここで第１入力配線長Ｌ１１は、第３入力端子から第１実装用入力端子１０ａに至るまでの入力配線長である。第１出力配線長Ｌ２１は、第１実装用出力端子１１ａから出力端子１７に至るまでの出力配線長である。
【００８８】
第２入力配線長Ｌ１２は、第３入力端子から第２実装用入力端子１０ｂに至るまでの入力配線長である。第２出力配線長Ｌ２２は、第２実装用出力端子１１ｂから出力端子１７に至るまでの出力配線長である。
【００８９】
第３入力配線長Ｌ１３は、第３入力端子から第３実装用入力端子１０ｃに至るまでの入力配線長である。第３出力配線長Ｌ２３は、第３実装用出力端子１１ｃから出力端子１７に至るまでの出力配線長である。
【００９０】
第４入力配線長Ｌ１４は、第３入力端子から第４実装用入力端子１０ｄに至るまでの入力配線長である。第４出力配線長Ｌ２４は、第４実装用出力端子１１ｄから出力端子１７に至るまでの出力配線長である。
【００９１】
このようにして各半導体装置５ａ〜５ｄの入力配線長と、前記各半導体装置５ａ〜５ｄの出力配線長との和が、略一定長さになるような入力信号線７および出力信号線８を実現することができる。またこのような入力信号線７および出力信号線８が設けられる基板４を実現することができる。
【００９２】
一対の電極である外部接続手段６には、入力側外部接続手段６ａおよび出力側外部接続手段６ｂとが含まれる。
【００９３】
入力側外部接続手段６ａは、導電性の材料から成り、基板４の他端部３５の他表面部２８に、第３入力端子１４と電気的かつ機械的に接続されるように設けられる。また入力側外部接続手段６ａは、基板４の他表面部２８から所定小距離突出し、回路基板５０に実装することができるように形成される。入力側外部接続手段６ａは、いわゆるバンプであり、たとえば錫−銀−銅の半田合金、錫めっき、銅めっきおよび金めっきを用いて形成される。
【００９４】
出力側外部接続手段６ｂは、導電性の材料から成り、基板４の他端部３５の他表面部２８に、出力端子１７と電気的かつ機械的に接続するように設けられる。また出力側外部接続手段６ｂは、基板４の他表面部２８から所定小距離突出し、回路基板５０に実装することができるように形成される。出力側外部接続手段６ｂは、いわゆるバンプであり、たとえば錫−銀−銅の半田合金、錫めっき、銅めっきおよび金めっきを用いて形成される。
【００９５】
このようにして外部接続手段６が形成され、半導体モジュール本体２を回路基板５０に実装することを可能にする。
【００９６】
終端抵抗手段３は、終端抵抗基板４０と終端抵抗接続手段１８とを含んで構成される。
終端抵抗基板４０は、略矩形状に形成される抵抗体を有する基板である。終端抵抗基板４０は、導電路終端部での信号の反射を低減するために用いられる。信号の反射の低減は、たとえば入力信号線７および出力信号線８の特性インピーダンスと終端抵抗基板４０のインピーダンスとを整合させる、すなわちイピーダンス整合させることによって実現することができる。終端抵抗基板４０には、入力側終端抵抗端子２４と、出力側終端抵抗端子２５とが設けられ、終端抵抗基板貫通孔部２６が形成される。
【００９７】
入力側終端抵抗端子２４は、導電性の材料から成り、終端抵抗基板４０の一端部の一表面部に設けられている。終端抵抗基板４０の一端部は、終端抵抗基板４０の長手方向の一端部と同義である。入力側終端抵抗端子２４は、終端抵抗接続手段１８と電気的に接続することができる。
【００９８】
出力側終端抵抗端子２５は、導電性の材料から成り、終端抵抗基板４０の一端部の他表面部に設けられる。ここで終端抵抗基板４０の他表面部は、終端抵抗基板４０の一表面の裏側の面の表面部と同義である。出力側終端抵抗端子２５は終端抵抗接続手段１８と電気的に接続することができる。
【００９９】
終端抵抗基板貫通孔部２７は、終端抵抗基板４０の他端部に形成される。終端抵抗基板４０の他端部は、長手方向の一端部と異なる端部と同義である。終端抵抗基板貫通孔部２６には、終端抵抗基板４０の厚さ方向に貫通する貫通孔が形成される。終端抵抗基板貫通孔部２６は、前述のように内部接続導電路２３が挿入することができるように形成される。
【０１００】
終端抵抗接続手段１８には、入力側終端抵抗接続手段１８ａと、出力側終端抵抗接続手段１８ｂとが含まれる。終端抵抗接続手段１８は、導電性の材料から成り、終端抵抗基板４０と、入力信号線７および出力信号線８とを電気的に接続することができる。
【０１０１】
入力側終端抵抗接続手段１８ａは、導電性の材料から成り、終端抵抗基板４０に設けられる入力側終端抵抗端子２４と電気的かつ機械的に接続される。また入力側終端抵抗接続手段１８ａは，基板４が折り畳まれる状態で、入力側終端端子１５と電気的に接続可能に形成される。
【０１０２】
出力側終端抵抗接続手段１８ｂは、導電性の材料から成り、終端抵抗基板４０に設けられる出力側終端抵抗端子２５と電気的かつ機械的に接続される。また出力側終端抵抗接続手段１８ｂは，基板４が折り畳まれる状態で、出力側終端端子１６と電気的に接続可能に形成される。
【０１０３】
回路基板５０は、プリント配線基板であり、表面部に外部接続手段６を介して半導体モジュール１を実装することができる。回路基板５０に半導体モジュール１が実装されると、回路基板５０から半導体モジュール１に信号を入力することができる。また半導体モジュール１から回路基板５０に信号を出力することができる。
【０１０４】
次に積層される半導体モジュール１について説明する。
展開状態の基板４は、第１実装用出力端子１１ａと第２実装用入力端子１０ｂとの間で、第１半導体装置５ａの他表面部と第２半導体装置５ｂの他表面部とが対向するように折り畳まれる。各半導体装置５ａ〜５ｄの他表面部は、入力側バンプ１９および出力側バンプ２０が設けられる一表面部の裏側の面の表面部と同義である。このように基板４を折り畳むために、第１実装用出力端子１１ａおよび第２実装用入力端子１０ｂは、互いに少なくとも第１離隔距離を越える距離離隔して基板４に設けられる。第１離隔距離は、第１半導体装置５ａの厚さと、第２半導体装置５ｂの厚さと、第１入力側バンプ１９ａの厚さと、第２入力側バンプ１９ｂとの和である。これによって前述のように基板４を第１半導体装置５ａの他表面部と第２半導体装置５ｂの他表面部とが対向するように折り畳むことが可能となる。
【０１０５】
また基板４は、第２実装用出力端子１１ｂと第３実装用入力端子１０ｃとの間で、基板４の他表面部２８が対向するように折り畳まれる。ここで基板４の他表面部２８が対向する状態を維持するために、対向する基板４の他表面部２８を接着剤などを用いて固着してもよい。このように基板４を折り畳むために、第２実装用出力端子１１ｂおよび第３実装用入力端子１０ｃは、互いに少なくとも基板４が折り畳み可能な距離離隔して基板４に設けられる。
【０１０６】
さらに基板４は、第３実装用出力端子１１ｃと第４実装用入力端子１０ｄとの間で、第３半導体装置５ｃの他表面部と第４半導体装置５ｄの他表面部とが対向するように折り畳まれる。このように基板４を折り畳むために、第３実装用出力端子１１ｃと第４実装用入力端子１０ｄとは、互いに少なくとも第２離隔距離を越えた距離離隔して基板４に設けられる。第２離隔距離は、第３半導体装置５ｃの厚さと第４半導体装置５ｄの厚さと、第３入力側バンプ１９ｃの厚さと、第３入力側バンプ１９ｄとの和である。これによって前述のように第３半導体装置５ｃの他表面部と第４半導体装置５ｄの他表面部とが対向するように基板４を折り畳むことができる。
【０１０７】
またさらに基板４は、第４実装用出力端子１１ｄと第２入力端子１３との間で、基板４の一端部３４の他表面部２８と基板４の他端部３５の一表面部２９とが、抵抗挿入部４１を介して、対向するように折り畳まれる。抵抗挿入部４１は、終端抵抗基板４０を挿入可能に形成された空間である。
【０１０８】
具体的に説明すると、基板４は、第１入力端子１２と第２入力端子１３とが、抵抗挿入部４１を介して、対向するように折り畳まれる。抵抗挿入部４１は、終端抵抗基板４０を挿入するための空間である。このように基板４を折り畳むために、第４実装用出力端子１１ｄと第２入力端子１３とは、少なくとも第３離隔距離越える距離離隔して基板４に設けられる。ここで第３離隔距離は、４つの半導体装置５の厚さと、基板４の３枚分の厚さと、終端抵抗基板４０の厚さとの和である。このように基板４を折り畳むことによって第１入力端子１２と第２入力端子１３が対向するように折り畳むことができる。
【０１０９】
第１入力端子１２および第２入力端子１３は、互いに対向する状態で、内部接続手段９によって電気的かつ機械的に接続される。
【０１１０】
このようにして、４つの半導体装置５が積層され、第１入力端子１２と第２入力端子とが電気的かつ機械的に接続される半導体モジュール本体２を実現することができる。また４つの半導体装置５が積層されるので、４つの半導体装置５を並設した状態よりも実装面積を小さくすることができる。
【０１１１】
さらに半導体モジュール本体２は、抵抗挿入部４１に終端抵抗基板４０が挿入される。このとき終端抵抗４０に設けられる入力側終端抵抗端子２４は、入力側終端抵抗接続手段１８ａを介して入力側終端端子１６に電気的に接続される。また終端抵抗４０に設けられる出力側終端抵抗端子２５は、出力側終端抵抗接続手段１８ｂを介して出力側終端端子１５に電気的に接続される。さらに前述のように内部接続手段９が終端抵抗基板貫通孔部２６を挿通する。
【０１１２】
このようにして第１入力端子１２と第２入力端子１３とを電気的に接続することを同時に実現することができる。また入力信号線７および出力信号線８は、終端抵抗基板４０と電気的に接続することができる。
【０１１３】
このようにして各半導体装置５ａ〜５ｄが積層され、終端抵抗基板４０に電気的に接続される半導体モジュール１を実現することができる。
【０１１４】
半導体モジュール１は、回路基板５０に外部接続端子６を介して実装される。これによって入力側外部接続手段６ａを介して信号が回路基板５０から半導体モジュール１に入力される。入力側外部接続手段６ａに入力された信号は、第３入力端子１４、第１入力導電部３０ａ，第２入力端子および内部接続手段９を介して、第１入力端子１２に伝送される。
【０１１５】
第１入力端子１２に伝送された信号は、さらに第２入力側導電部３０ｂを介して、第１、第２、第３および第４実装用入力端子１０ａ，１０ｂ，１０ｃ，１０ｄおよび入力側終端端子１６に伝送される。
【０１１６】
第１実装用入力端子１０ａに伝送された信号は、第１半導体装置５ａに入力される。第１半導体装置５ａに入力された信号は、第１半導体装置５ａで演算処理などの信号処理が行われ、第１実装用出力端子１１ａに出力される。第１実装用出力端子１１ａに出力された信号は、出力導電路３１を介して、出力端子１７および出力側終端端子１５に伝送される。
【０１１７】
第２実装用入力端子１０ｂに伝送された信号は、第２半導体装置５ｂに入力される。第２半導体装置５ｂに入力された信号は、第２半導体装置５ｂで演算処理などの信号処理が行われ、第２実装用出力端子１１ｂに出力される。第２実装用出力端子１１ｂに出力された信号は、出力導電路３１を介して、出力端子１７および出力側終端端子１５に伝送される。
【０１１８】
第３実装用入力端子１０ｃに伝送された信号は、第３半導体装置５ｃに入力される。第３半導体装置５ｃに入力された信号は、第３半導体装置５ｃで演算処理などの信号処理が行われ、第３実装用出力端子１１ｃに出力される。第３実装用出力端子１１ｃに出力された信号は、出力導電路３１を介して、出力端子１７および出力側終端端子１５に伝送される。
【０１１９】
第４実装用入力端子１０ｄに伝送された信号は、第４半導体装置５ｄに入力される。第４半導体装置５ｄに入力された信号は、第４半導体装置５ｄで演算処理などの信号処理が行われ、第４実装用出力端子１１ｄに出力される。第４実装用出力端子１１ｃに出力された信号は、出力導電路３１を介して、出力端子１７および出力側終端端子１５に伝送される。
【０１２０】
出力端子に伝送される信号は、出力側外部接続手段６ｂを介して回路基板５０に出力される。このようにして回路基板５０から半導体モジュール１に信号が入力され、入力される信号を各半導体装置５ａ〜５ｄで処理し、処理される信号を半導体モジュール１から回路基板５０に出力する。
【０１２１】
また入力側終端端子１６に伝送された信号は、入力側終端端子１６と終端抵抗基板４０とがインピーダンス整合されているので、ほとんどが入力側終端端子１６において信号が反射することなく終端抵抗基板４０に伝送される。したがって入力信号線７を伝送する信号が、入力側終端端子１６で反射される信号と合成することを抑制することができる。これによって正確な信号を各半導体装置５ａ〜５ｄに入力することができる。これによって入力側終端端子１６で信号が反射することを抑制することができる。
【０１２２】
出力側終端端子１５に伝送された信号は、入力側終端端子１６と同様に、ほとんどが出力側終端端子１５において信号が反射することなく終端抵抗基板４０に伝送される。したがって出力信号線８を伝送する信号が、出力側終端端子１５で反射される信号と合成することを抑制することができる。これによって正確な信号が出力側外部接続手段６ｂから出力される。これによって出力側終端端子１５で信号が反射することを抑制することができる。
【０１２３】
このようにして入力信号線７および出力信号線８の終端部における信号の反射を抑制することができる。これによって半導体モジュール１に高速信号が伝送される場合であっても、正確な信号を入力および出力することができる。
【０１２４】
また本実施の形態の半導体モジュール１では、第１入力配線長Ｌ１１と第１出力配線長Ｌ２１との和と、第２入力配線長Ｌ１２と第２出力配線長Ｌ２２との和と、第３入力配線長Ｌ１３と第３出力配線長Ｌ２３との和と、第４入力配線長Ｌ１４と第４出力配線長Ｌ２４との和とが、略一定長さになるように形成される。また第３入力端子１４に入力される信号が、同一の配線を介して、各半導体装置５ａ〜５ｄに伝送される。さらに各半導体装置５ａ〜５ｄから出力される信号が、同一の配線を介して出力端子に伝送される。したがって各半導体装置５ａ〜５ｄにおいて、入力側外部接続手段６ａに入力される信号の入出力伝送時間を、略一定時間にすることができる。ここで入出力伝送時間は、入力側外部接続手段６ａから各実装用入力端子１０ａ〜１０ｄに伝送される時間と各実装用出力端子１１ａ〜１１ｄから出力側外部接続手段６ｂに伝送される時間との和である。
【０１２５】
したがって、伝送時間が、各半導体装置５ａ〜５ｄで略同一であるので、各半導体装置５ａ〜５ｄの伝送遅延時間は、各半導体装置５ａ〜５ｄの信号の処理時間の差だけとなる。したがって前記伝送遅延時間を小さくすることができ、回路基板５０が出力側外部接続手段６ａから出力される信号を読取る際に読取りエラーが発生を抑制することができる。読取りエラーは、出力される信号を読取る際に、伝送遅延時間が出力される信号の周期の１／４以上である場合に出力信号を読取ることができない状態である。
【０１２６】
また伝送遅延時間は、各半導体装置５ａ〜５ｄの信号の処理時間の差だけなので、信号の周波数の違いによって読取りエラーが生じることが少ない。したがって入力される信号の周波数が限定されない、利便性が高い半導体モジュール１を実現することができる。
【０１２７】
また出力側外部接続手段６ｂに出力される信号の伝送遅延時間を、前述のような簡単な構成で短くすることができる。また読取りエラーが発生する場合であっても、読取りエラーが発生する原因が各半導体装置５ａ〜５ｄの信号の処理時間の差であることが容易に判断できる。これによって前記各半導体装置５ａ〜５ｄのいずれかを交換するだけで読取りエラーの発生を改善することができる。
【０１２８】
特に各半導体装置５ａ〜５ｄがすべて同じ半導体チップである場合、信号の処理時間が等しくなり、伝送遅延時間がなくなる。これによって読取りエラーの発生を防止することができ、より利便性の高い半導体モジュール１を実現することができる。
【０１２９】
また半導体モジュール１の伝送時間が従来の技術の伝送時間に比べて短くなる。以下では本実施の形態の半導体モジュール１と第３の従来の技術のバスシステム１２０とを比較して具体的に伝送時間が短くなることを説明する。
【０１３０】
本実施の形態である半導体モジュール１において、第３入力端子１４に入力される信号が、第３入力端子１４から各半導体装置５ａ〜５ｄを経由して出力端子１７に伝送されるまでの時間を半導体伝送時間Ｔとする。半導体伝送時間Ｔには、入力伝送時間ｔ１と信号処理時間ｔ２と出力伝送時間ｔ３とが含まれる。ここで半導体モジュール１における各半導体装置５ａ〜５ｄの半導体伝送時間Ｔは、略同一なので、以下の説明では、便宜上第４半導体装置５ｄの半導体伝送時間Ｔを、単に半導体伝送時間Ｔと呼ぶ。
【０１３１】
入力伝送時間ｔ１は、第３入力端子１４に入力される信号が、第３入力端子１４から各半導体装置５ａ〜５ｄに伝送されるまでの時間である。信号処理時間ｔ２は、各半導体装置５ａ〜５ｄが入力される信号を処理する時間である。出力伝送時間ｔ３は、各半導体装置５ａ〜５ｄで処理された信号が、各半導体装置５ａ〜５ｄから出力されて出力端子１７に伝送されるまでの時間である。
【０１３２】
また第３の従来の技術のバスシステム１２０において、データバス１２３の一端部に入力される信号が、前記一端部から各装置類１２９を経由して再び前記一端部に伝送されるまでの時間をバス伝送時間Ｕとする。バス伝送時間Ｕには、バス入力伝送時間ｕ１と伝送待機時間ｕ２とバス出力伝送時間ｕ３とが含まれる。ここでバスシステム１２０における各装置類１２９のバス伝送時間Ｕは、略同一なので、以下の説明では、便宜上マスタ装置１２１のバス伝送時間Ｕを、単にバス伝送時間Ｕと呼ぶ。
【０１３３】
バス入力伝送時間ｕ１は、データバス１２３の一端部に入力される信号が、前記一端部から各装置類１２９に伝送されるまでの時間である。伝送待機時間ｕ２は、各装置類１２９に入力される信号が、入力されてから出力されるまでの時間である。つまり伝送待機時間ｕ２には、入力される信号を処理する時間とその信号をデータバス１２３に出力するまでの待ち時間が含まれる。バス伝送時間ｕ３は，各装置類１２９から出力される信号が、前記装置類１２９からデータバス１２３の一端部までに伝送される時間である。
【０１３４】
以下では説明を簡単にするために各半導体装置５ａ〜５ｄおよび各装置類１２９は、同一の半導体チップなどであるとする。またデータバス１２３の配線長および入力信号線７の入力配線長が略同一となるように形成する。データバス１２３の配線長とは、データバス１２３の一端部から各装置類１２９に至るまでの配線長である。この場合について半導体伝送時間Ｔとバス伝送時間Ｕとを比較する。
【０１３５】
まず入力伝送時間ｔ１とバス入力伝送時間ｔ２とを比較する。データバス１２３の配線長と入力配線長とが略同一になるように形成されているので、入力伝送時間ｔ１とバス入力伝送時間ｔ２とは、略同一となる。
【０１３６】
次に信号処理時間ｔ２と伝送待機時間ｕ２と比較する。同一の半導体チップであるので、第４半導体装置５ｄおよびマスタ装置１２１の信号を処理する時間は、同一である。またマスタ装置１２１は、図１１に示すようにクロックバス１２４の中央部近傍に設けられている。これによってマスタ装置１２１において、第１セグメント１２６からクロック信号を受信してから、第２セグメント１２７からクロック信号を受信するまでの時間は、僅かである。したがってマスタ装置１２１の待ち時間は、僅かである。したがって信号処理時間ｔ２と伝送待機時間ｕ２とは、略同一の時間となる。
【０１３７】
最後に出力伝送時間ｔ３とバス出力伝送時間ｕ３とを比較する。出力伝送時間ｔ３は、出力信号線８の第４出力配線長Ｌ２４を伝送する時間である。データバス１２３の配線長は、入力信号線７の入力配線長と略同一となるように形成されてので、バス出力伝送時間ｕ３は、第４入力配線長Ｌ１４を伝送する時間である。したがって出力伝送時間ｔ３とバス出力伝送時間ｕ３との時間の差は、第４出力配線長Ｌ２４を伝送する時間と第４入力配線長Ｌ１４を伝送する時間との差である。
【０１３８】
したがって入力伝送時間ｔ１とバス入力伝送時間ｕ１とが略同一となり、信号処理時間ｔ２と伝送待機時間ｕ２とが略同一になるけれども、出力伝送時間ｔ３とバス出力伝送時間ｕ３とが異なる。これによって半導体伝送時間Ｔとバス伝送時間Ｕとの間で伝送時間の差が生じる。その時間の差は、出力伝送時間ｔ３とバス出力伝送時間ｕ３との時間の差と略同一である。したがって半導体伝送時間Ｔとバス伝送時間ｕ３との差は、半導体モジュール１およびデータバス１２０に同一の信号が伝送されると、第４出力配線長Ｌ２４と第４入力配線長Ｌ１４との差に比例する。
【０１３９】
ここでたとえば、次のような半導体モジュール１についての半導体伝送時間Ｔとバス伝送時間Ｕとの差について説明する。基板４は、厚さが１００μｍである。基板４に実装される各半導体装置５ａ〜５ｄは、幅が１ｃｍの略正方形状であって、厚さ２００μｍである。各半導体装置５ａ〜５ｄは、厚さ方向に垂直な面が基板４の厚さ方向と垂直になるように入力側バンプ１９と出力側バンプ２０とを介して基板４に接続される。入力側バンプ１９および出力側バンプ２０は、厚さ１００μｍである。また内部接続手段９は、高さ９００μｍである。
【０１４０】
またこのように形成される半導体モジュール１において、入力信号線７は、基板４の一表面部に形成される。したがって第４入力配線長Ｌ１４は、基板４において第１実装用入力端子１０ａから第４実装用入力端子１０ｄまでの距離と、基板４の厚さと、内部接続手段９の高さと略同一である。つまり第４入力配線長Ｌ１４は、各半導体装置５ａ〜５ｄの幅３つ分の長さと、第１離隔距離と、第２離隔距離と、基板４の厚さと、内部接続手段９の厚さとの和である。したがって第４入力配線長Ｌ１４は、３２．２ｍｍである。
【０１４１】
基板４は、前述のように第１入力端子１２と第２入力端子１３とが対向するように折り畳まれている。また出力信号線８は、基板４の一表面部２７に形成されている。したがって出力信号線８の第４出力配線長Ｌ２４は、基板４における第４実装用出力手段２０ｄから出力端子１７までの距離と略同一となる。つまり第４出力配線長Ｌ２４は、第３離隔距離と、各半導体装置５ａ〜５ｄの幅と略同一である。したがって第４出力配線長Ｌ２４は、１２．６ｍｍとなる。
【０１４２】
第４入力配線長Ｌ１４と第４出力配線長Ｌ２４とを比較すると、第４出力配線長のほうが小さい。したがって、出力伝送時間ｔ３のほうがバス出力伝送時間ｕ３よりも短い。すなわち半導体伝送時間Ｔは、バス伝送時間Ｕよりも短くなる。
【０１４３】
このように半導体モジュール１は、従来の技術よりも短い時間で、入力される信号を各半導体装置５ａ〜５ｄに伝送し、出力することができる。
【０１４４】
各半導体装置５ａ〜５ｄの入力インピーダンスは、入力信号線７の特性インピーダンスに比べて充分に大きいことが望ましい。入力信号線７と各半導体装置５ａ〜５ｄとが電気的に接続される各実装用入力端子１０ａ〜１０ｄにおいてインピーダンスを変化させること防ぐことができるからである。これによって接続点における信号の反射を抑制することができる。
【０１４５】
各半導体装置５ａ〜５ｄの出力インピーダンスは、出力信号線８の特性インピーダンスの半分であることが望ましい。各半導体装置５ａ〜５ｄから出力される信号は、出力信号線８を介して出力端子１７と出力側終端端子１５とに伝送される。すなわち出力信号線８において、出力端子側出力信号線信号と終端端子側出力信号線とによって並列回路が形成される。出力端子側出力信号線は、出力信号線８のうち各半導体装置５ａ〜５ｄから出力される信号を出力端子１７に伝送する信号線と同義である。終端端子側出力信号線は、出力信号線８のうち各半導体装置５ａ〜５ｄから出力される信号を出力側終端端子１５に伝送する信号線と同義である。これによって各半導体装置５ａ〜５ｄの出力インピーダンスは、出力端子側出力信号線の特性インピーダンスと終端端子側出力信号線の特性インピーダンスとの合成インピーダンスとインピーダンス整合する必要がある。出力端子側出力信号線の特性インピーダンスおよび終端端子側出力信号線の特性インピーダンスは、出力信号線の特性インピーダンスに等しい。したがって出力端子側出力信号線と終端端子側出力信号線との合成インピーダンスは、出力信号線の特性インピーダンスの半分になる。したがって各半導体装置５ａ〜５ｄの出力インピーダンスは、出力信号線８の特性インピーダンスの半分であることが望ましい。また各半導体装置５ａ〜５ｄの出力インピーダンスは、各半導体装置５ａ〜５ｄから出力しない場合において、出力信号線８に比べて充分に大きいことが望ましい。これは、隣合う各半導体装置５ａ〜５ｄを考慮したものである。
【０１４６】
図４は、半導体モジュール１の実装方法の手順を示すフローチャートである。図５Ａは、各半導体装置５ａ〜５ｄを基板４に実装し、基板４を折り畳む手順を段階的に示す図である。図５Ｂは、半導体モジュール本体２に終端抵抗基板４０を設けて、回路基板５０に実装する手順を段階的に示す図である。図５Ａ（ａ）は、展開状態の半導体モジュール本体２を側方から見た図である。図５Ａ（ｂ）は、展開状態の半導体モジュール本体２を各半導体装置５ａ〜５ｄが実装されている方向から見た図である。図５Ａ（ｃ）は、折り畳まれた状態の半導体モジュール本体２を側方から見た図である。図５Ｂ（ｄ）は、終端抵抗基板４０が終端抵抗基板貫通孔部２６に挿入された半導体モジュール本体２を示す図である。図５Ｂ（ｅ）は、回路基板５０に実装される状態の半導体モジュール１を示す図である。
【０１４７】
半導体モジュール１の実装方法には、実装工程と、折り畳み工程と、回路基板実装工程とが含まれる。ステップｓ０で手順が開始され、ステップｓ１に進む。
【０１４８】
実装工程であるステップｓ１は、図５Ａ（ａ）および図５Ａ（ｂ）に示すように矩形状の基板４の一表面部２７に前述のように長手方向と平行になるように基板４の一端から第１、第２、第３および第４半導体装置５ａ，５ｂ，５ｃ，５ｄを実装する工程である。
【０１４９】
さらに詳細に述べると、ステップｓ１では、基板４の一表面２７に前述のように実装用入力端子１０、実装用出力端子１１、第２入力端子１３および入力側終端端子１６が長手方向に並設される。また基板４の他表面部２８に前述のように第１入力端子１２、出力側終端端子１５、第３入力端子および出力端子１７が長手方向に並設される。
【０１５０】
次に基板４に入力導電路３０および出力導電路３１が形成される。具体的には、基板４を厚さ方向に貫通するように第１導電路３０ａ、入力側貫通導電部３２および出力側貫通導電部３６が形成される。また基板４の一表面部２７には、入力側表面導電部３３および出力側表面導電部３７が形成される。このようにして基板４の電気配線が形成される。
【０１５１】
ここで入力導電路３０および出力導電路３１は、後述する折り畳み工程で基板４を折り畳んだ状態で第１入力配線長Ｌ１１と第１出力配線長Ｌ２１との和、第２入力配線長Ｌ１２と第２出力配線長Ｌ２２との和、第３入力配線長Ｌ１３と第３入力配線長Ｌ２３との和および第４入力配線長Ｌ１４と第４出力配線長Ｌ２４との和が略一定の長さになるように形成される。
【０１５２】
最後に基板４に配設される各実装用入力端子１０ａ〜１０ｄおよび各実装用出力端子１１ａ〜１１ｄに各半導体装置５ａ〜５ｄを入力側バンプ１９および出力側バンプ２０を介して実装する。本実施の形態において、具体的には、第１実装用入力端子１０ａと第１実装用出力端子１１ａとに第１半導体装置５ａが実装される。また第２実装用入力端子１０ｂと第２実装用出力端子１１ｂとに第２半導体装置５ｂが実装される。第３実装用入力端子１０ｃと第３実装用出力端子１１ｃとに第３半導体装置５ｃが実装される。第４実装用入力端子１０ｄと第４実装用出力端子１１ｄとに第４半導体装置５ｄが実装される。このようにして４つの半導体装置５を基板４に実装して、ステップｓ１からステップｓ２に進む。
【０１５３】
折り畳み工程であるステップ２では、図５Ａ（ｃ）および図５Ｂ（ｄ）に示すように第１線長である入力配線長と第２線長である出力配線長との和が略一定の長さになるように基板４を折り畳み、半導体モジュール本体２に形成される抵抗挿入部４１に終端抵抗基板４０を挿入する。
【０１５４】
さらに詳細に述べると、基板４は、第１入力配線長Ｌ１１と第１出力配線長Ｌ２１との和、第２入力配線長Ｌ１２と第２出力配線長Ｌ２２との和、第３入力配線長Ｌ１３と第３入力配線長Ｌ２３との和および第４入力配線長Ｌ１４と第４出力配線長Ｌ２４との和が略一定の長さになるように折り畳まれる。
【０１５５】
本実施の形態では、基板４を各半導体装置５ａ〜５ｄが積層されるように折り畳む。具体的には、前述のように第１半導体装置５ａの他表面部と第２半導体装置５ｂの他表面部とが対向し、第３半導体装置５ｃの他表面部と第４半導体装置５ｄの他表面部とが対向するように折り畳まれる。さらに第２半導体装置５ｃの一表面部と第３半導体装置５ｃの一表面部とが基板４を介して対向するように折り畳まれる。さらに第３入力端子１４は、外部接続手段６ａと電気的に、かつ機械的に接続される。また出力端子１７は、外部接続手段６ｂと電気的に、かつ機械的に接続される。このようにして、図５Ａ（ｃ）示すように各半導体装置５ａ〜５ｄが積層される半導体モジュール本体２が形成される。
【０１５６】
次に前述のように半導体モジュール本体２の他端部３５に形成される第２入力端子１３と第１入力端子１２とが、抵抗挿入部４１を介して互いに対向するように基板４を折り畳む。つまり第２入力端子１３と第１入力端子１２とが、内部接続手段９と電気的かつ機械的に接続することができるように基板４を折り畳む。これによって４つの半導体装置５が積層され、各半導体装置５ａ〜５ｄにおける第１線長と第２線長との和が一定長さの半導体モジュール本体２が形成される。
【０１５７】
最後に半導体モジュール本体２の抵抗挿入部４１に抵抗基板４０を挿入する。具体的には、内部接続手段９が終端抵抗基板貫通孔部２６に挿入されるように基板を挿入する。また終端抵抗基板４０は、入力側終端抵抗端子２４と入力側終端端子１６とが、入力側終端抵抗接続手段１８ａを介して電気的に接続されかつ、出力側終端抵抗端子２４と出力終端端子１５とが、出力側終端抵抗接続手段１８ｂを介して電気的に接続されるように配置される。このようにして半導体モジュール本体２に終端抵抗基板４０を挿入し、半導体モジュール１を形成する。
【０１５８】
このようにして半導体モジュール１を形成して、ステップｓ２からステップｓ３に進む。
【０１５９】
回路基板実装工程であるｓ３では、図５Ｂ（ｅ）で示すように回路基板５０にステップｓ２で形成された半導体モジュール１を実装する。半導体モジュール１は、外部接続手段６を介して回路基板５０に実装される。このようにして半導体モジュール１が実装されると、ステップｓ３からステップｓ４に進み、実装が終了する。
【０１６０】
このようにして半導体モジュール１の実装方法が実現される。これによって前述のような実装面積が小さく、各半導体装置５ａ〜５ｄの入力側配線長と出力側配線長との和が等しい半導体モジュール２を実装することができる。
【０１６１】
本実施の形態において各半導体装置５ａ〜５ｄが、メモリーチップである場合、次のような効果を奏する。このとき入力信号線７には、コントロールバス、アドレスバスおよび入力側データバスの３つの信号線が含まれ、出力信号線８には、出力側データバスが含まれる。
【０１６２】
ここでコントロールバスは、制御信号をメモリーチップに伝送する信号線である。制御信号は、メモリーチップにデータを記憶させるか、メモリーチップから情報を出力するかの指令を与えるための信号である。メモリーチップは、制御信号に基づいて情報の記憶および出力を行う。
【０１６３】
またアドレスバスは、アドレス指定信号を伝送する信号線である。アドレス指定信号は、メモリーチップのいずれのアドレスで、前記制御信号によって与えられる指令を実行するかを指定する信号である。メモリーチップは、アドレス指定信号に基づいて指定されるアドレスに情報の記憶および出力のいずれかを行う。入力側データバスは、入力される情報をメモリーチップに伝送する。出力側データバスは、メモリーチップから出力される信号を出力端子１７に伝送する。
【０１６４】
コントロールバスに、メモリーチップに情報を記憶させる制御信号が入力されると、入力側データバスに入力される情報を、アドレス指定信号で指定されるアドレスに記憶することができる。この場合、同一の入力信号線７で各メモリーチップに制御信号、情報およびアドレス指定信号を伝送できるので、利便性が高い。
【０１６５】
またコントロールバスに、情報を出力させる制御信号が入力されると、メモリーチップは、アドレス指定信号で指定されるアドレスから情報を出力し、出力側データバスを介して出力端子１７に伝送する。これによっていずれのメモリーチップから情報が出力される場合であっても、情報出力時間が略同一となる。情報出力時間は、制御信号およびアドレス指定信号が、第３入力端子１４に入力されてから、各メモリーチップから出力される情報が出力端子１７に伝送されるまで時間である。
【０１６６】
これによって半導体モジュール１で、情報出力時間が略同一となるように制御する制御回路を設ける必要がない。また、情報出力時間が略同一であるので、回路基板５０において半導体モジュール１から情報を読取る際に、いずれのメモリーチップから出力されても同一のタイミングで情報を読取ることができる。
【０１６７】
本実施の形態では、４つの半導体装置５が基板４に実装されているけれども、５つ以上であってもよく、また２つまたは３つであってもよい。この場合、前述と同様に複数の半導体装置５が積層されるように半導体モジュール１を形成する。これによって複数の半導体装置５を積層した半導体モジュール１を実現することができる。
【０１６８】
また本実施の形態では、基板４に第１入力端子１２および出力端子１７などの種々の端子が配設されるけれども、各端子の配設される位置は、前述で示すような位置に限定されない。各端子は、各半導体装置５ａ〜５ｄの入力配線長と出力配線長との和が略一定長さとなるように配設されればよい。
【０１６９】
また本実施の形態では、４つの半導体装置５が積層されるけれども、各半導体装置５ａ〜５ｄを２つずつ２箇所に分けて積層してもよく、積層方法についても問わない。この場合、４つの半導体装置５が積層されるよりも、高さが低い半導体モジュール１を実現することができる。
【０１７０】
また本実施の形態では、入力信号線７および出力信号線８が、互いに１つの電気配線で構成されているけれども、前述のように入力信号線７および出力信号線８に、複数の電気配線を含んで構成されてもよい。この場合、各電気配線に対応する実装用入力端子１０、実装用出力端子１１などを設けることによって実現される。
【０１７１】
また本実施の形態では、入力信号線７および出力信号線８は、基板４の一表面部２７および内部に形成されているけれども、基板４の他表面２８であってもよい。
【０１７２】
本実施の形態に係る半導体モジュール１によれば、半導体モジュール１は、複数の半導体装置５を備え、これら半導体装置５は基板４に実装される。電気配線のうち入力信号線７は、各半導体装置５ａ〜５ｄにそれぞれ電気的にかつ機械的に接続される。これによって、入力信号線７に入力される信号を、各半導体装置５ａ〜５ｄに伝送することができる。電気配線のうち出力信号線８は、前記各半導体装置５ａ〜５ｄに対応して電気的にかつ機械的に接続される。これによって、各半導体装置５ａ〜５ｄから出力される信号を、出力信号線８を介して伝送することができる。したがって同一の配線で、信号を各半導体装置５ａ〜５ｄから出力することができる。さらに入力信号線７の第１線長と出力信号線の第２線長との和が、略一定長さになるように設定される。これによって入力信号線７を介して各半導体装置５ａ〜５ｄに信号が伝送される時間と、前記各半導体装置５ａ〜５ｄから出力信号線８を介して信号が伝送される時間との和を、略一定時間にすることができる。
【０１７３】
これによって入力信号線７の第１線長と出力信号線８の第２線長との和が、略一定長さになるように設定されるので、信号が複数の半導体装置５のうちのいずれの半導体装置５ａ〜５ｄに入力されても、入力信号線７を介して各半導体装置５ａ〜５ｄに伝送される時間および前記各半導体装置５ａ〜５ｄから出力信号線８を介して伝送される時間の和は、略一致する。これによって信号の伝送遅延時間は、各半導体装置５ａ〜５ｄの処理時間だけに依存する。伝送遅延時間は、異なる半導体装置５ａ〜５ｄを経由して伝送される場合における、前記半導体装置５ａ〜５ｄの伝送時間の差と同義である。したがって本発明の半導体モジュール１は、従来の半導体モジュールより伝送遅延時間を小さくすることができる。
【０１７４】
これによって出力信号線８から出力される信号を読取る際に、伝送遅延時間に起因する読取りエラーの発生を抑制することができる利便性の高い半導体モジュール１を実現することができる。また前述のような読取りエラーの発生を抑制するので、信号の読み取るタイミングを変える複雑な回路を設計する必要がない。それ故、半導体モジュール１の回路を簡単化することができ、その製作コストの低減を図ることができる。
【０１７５】
また本実施の形態に係る半導体モジュール１によれば、基板４が折り畳み可能な可撓性を有する可撓性基板であるので、基板４をその可撓性によって折り畳むことができる。基板４には、入力信号線７および出力信号線８に電気的に接続される一対の外部接続手段６が配設されている。したがって入力側外部接続手段６ａに入力される信号を各半導体装置５ａ〜５ｄに伝送することができる。また各半導体装置５ａ〜５ｄから出力される信号を出力側外部接続手段６ｂに伝送することができる。さらに基板４には、この一対の外部接続手段６が互いに電気的に接続される内部接続手段９がさらに備えられている。これによって入力側外部接続手段６ａの入力される信号を出力側外部接続手段６ｂに伝送することができる。
【０１７６】
これによって基板４を折り畳むことができる。これによって半導体モジュール１の実装面積は、折り畳まない状態の半導体モジュール１の実装面積より小さくすることができる。実装面積は、半導体モジュール１を回路基板５０に実装する場合に、回路基板５０と対抗する面の面積と同義である。またたとえば複数の半導体装置５を積層することによって積層形半導体モジュール１を形成することによって実装面積を小さくすることができる。
【０１７７】
また内部接続手段９によって一対の外部接続手段６が互いに電気的に接続される。これによって入力外部接続手段６ａに入力される信号を出力側外部接続手段６ｂに伝送することができる。したがってたとえば、前述のように積層形半導体モジュール１を形成する際には、特に内部接続手段９を介して一対の電極を互いに電気的に接続することができる。これによって一対の電極を容易に電気的に接続することができる。
【０１７８】
また本実施の形態に係る半導体モジュール１によれば、基板４には、実装用入力端子１０と、実装用出力端子１１と、第１入力端子１２と、第２入力端子１３と、第３入力端子１４と、出力端子１７とが設けられる。入力信号線７の第１線長は、第３入力端子１４から第２入力端子１３および第１入力端子１２を介して、実装用入力端子１０に至る配線長である。出力信号線８の第２線長は、実装用出力端子１１から出力端子１７に至る配線長である。また半導体モジュール１は、第３入力端子１４に信号を入力することができる。さらに半導体モジュール１は、出力端子１７から信号を出力することができる。したがって第３入力端子１４から入力される信号は、第２入力端子１３、第１入力端子１２および実装用入力端子１０を介して各半導体装置５ａ〜５ｄに導かれる。また前記各半導体装置５ａ〜５ｄから出力される信号は、実装用出力端子１１を介して出力端子１７に導かれる。また各半導体装置５ａ〜５ｄで第１線長と第２線長の和が、略一定長さに設定されている。したがって第３入力端子１４に入力される信号が各半導体装置５ａ〜５ｄに導かれる時間と、前記各半導体装置５ａ〜５ｄから出力される信号が出力端子１７に導かれる時間との和を、略一定時間にすることができる。
【０１７９】
これによって第３入力端子１４から各半導体装置５ａ〜５ｄに至るまでの配線長と前記各半導体装置５ａ〜５ｄから出力端子１７に至るまでの配線長との和が、略一定の長さに設定される。したがって第３入力端子１４に入力される信号が入力信号線７を介して各半導体装置５ａ〜５ｄに伝送される時間と、前記各半導体装置５ａ〜５ｄから出力される信号が出力信号線８を介して出力端子１７に伝送される時間との和は、いずれの半導体装置５ａ〜５ｄであっても略同一となる。ここで略同一には、同一が含まれる。これによって各半導体装置５ａ〜５ｄの伝送遅延時間は、各半導体装置５ａ〜５ｄの処理時間の差だけに依存する。したがって本発明の半導体モジュール１は、従来の半導体モジュールより伝送遅延時間を小さくすることができる。これによって出力信号線から出力される信号を読取る際に、伝送遅延時間に起因する読取りエラーの発生を抑制することができる利便性の高い半導体モジュール１を実現することができる。また前述のような読取りエラーの発生を抑制するために、信号の読み取る時間間隔を変える複雑な回路を設計する必要がない。
【０１８０】
また本実施の形態に係る半導体モジュール１によれば、終端抵抗基板４０は、入力信号線７および出力信号線８に、それぞれ電気的にかつ機械的に接続される。これによって入力信号線７および出力信号線８の終端部における信号の反射を低減することができる。
【０１８１】
これによって、入力信号線７および出力信号線８の各々の終端部において生じる信号の反射を低減することができる。特に各半導体装置５ａ〜５ｄに高速信号を伝送する際に顕著に表われる信号の反射を、低減することができる。これによって入力信号線７および出力信号線８で高速信号を伝送する際に、反射される信号によって高速信号が乱れることを抑制することができる。
【０１８２】
また本実施の形態に係る半導体モジュール１によれば、第３入力端子１４および出力端子１７は、外部接続手段６を介して回路基板５０に実装可能に構成される。これによって外部接続手段６を介して第３入力端子１４および出力端子１７は、回路基板５０に電気的に接続することができる。したがって回路基板５０から第３入力端子１４から信号を入力することができる。また出力端子１７から回路基板５０に信号を出力することができる。
【０１８３】
これによって外部接続手段６を介して回路基板５０と第３入力端子１４とを電気的に接続することができる。したがって回路基板５０から外部接続手段６を介して各半導体装置５ａ〜５ｄに信号を伝送することができる。また外部接続手段６を介して回路基板５０と出力端子１７とを電気的に接続することができる。したがって各半導体装置５ａ〜５ｄから外部接続手段６を介して回路基板５０に信号を出力することができる。このような利便性の高い半導体モジュール１を実現することができる。
【０１８４】
また本実施の形態に係る半導体モジュール１によれば、実装工程では、可撓性の基板４に複数の半導体装置５を実装する。折り畳み工程では、基板４を折り畳む。この折り畳み工程で可撓性の基板４を折り畳む際に、入力信号線７の第１線長と、出力信号線８の第２線長との和が略一定長さになるように基板４が折り畳まれる。このような工程を経ることによって、基板４に複数の半導体装置５を実装され、各半導体装置５ａ〜５ｄが電気的にかつ機械的に接続される入力信号線７の第１線長および出力信号線８の第２線長が略一定長さである半導体モジュール１を実現することができる。
【０１８５】
これによって基板４に複数の半導体装置５が実装され、基板４に実装される各半導体装置５ａ〜５ｄの入力信号線７の第１線長と出力信号線８の第２線長との和が、略一定の長さになる半導体モジュール１を容易に実現することができる。
【０１８６】
また本実施の形態に係る半導体モジュール１によれば、回路基板実装工程では、半導体モジュール１を回路基板５０に実装することができる。これによって入力信号線７の第１線長および出力信号線８の第２線長が略一定長さである半導体モジュールを回路基板５０に実装することを実現することができる。
【０１８７】
これによって入力信号線７の第１線長および出力信号線８の第２線長が略一定長さである半導体モジュール１を回路基板５０に実装することができる。
【図面の簡単な説明】
【０１８８】
【図１】本発明の実施の一形態である半導体モジュール１を、回路基板５０の厚み方向を含む仮想平面で切断して見た断面図である。
【図２】半導体モジュール１の伝送回路を簡略して示す回路図である。
【図３】半導体モジュール１を展開した状態における内部の伝送回路を簡略して示す回路図である。
【図４】半導体モジュール１の実装方法の手順を示すフローチャートである。
【図５Ａ】各半導体装置５ａ〜５ｄを基板４に実装し、基板４を折り畳む手順を段階的に示す図である。
【図５Ｂ】半導体モジュール本体２に終端抵抗基板４０を設けて、回路基板５０に実装する手順を段階的に示す図である。
【図６】第１の従来の技術の半導体モジュール１００の実装構造を、基板の厚み方向を含む仮想平面で切断して見た断面図である。
【図７】半導体モジュール１００を展開して示す断面図である。
【図８】半導体モジュール１００の伝送回路を簡略して示す回路図である。
【図９】第２の従来の技術の積層型実装体１１０を展開して示す平面図である。
【図１０】積層型実装体１１０の伝送回路を簡略して示す回路図である。
【図１１】第３の従来の技術のバスシステム１２０を簡略化して示す回路図である。
【符号の説明】
【０１８９】
１  半導体モジュール
２  半導体モジュール本体
３  終端抵抗手段
４  基板
５  半導体装置
６  外部接続手段
７  入力信号線
８  出力信号線
９  内部接続手段
１０  実装用入力端子
１１  実装用出力端子
１２  第１入力端子
１３  第２入力端子
１４  第３入力端子
１７  出力端子
４０  終端抵抗基板
５０  回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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