(57)【要約】【課題】レイアウト設計を待たずにＥＳＤの解析が可能な半導体集積回路のＥＳＤを解析する。【解決手段】半導体集積回路の論理セル領域５２に、電源配線の配線ピッチ、配線幅とシート抵抗に基づいて電源配線の等価回路である抵抗網５４を生成する。半導体集積回路のＩ／Ｏセル領域５３に配置される保護素子とパッドＰＡＤが抵抗網５４に接続する静電放電保護回路網を生成する。パッドＰＡＤのパッド間を静電放電に相当する電流が流れた際のパッド間の電圧を計算する。【選択図】図１７
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【特許請求の範囲】
【請求項１】
半導体集積回路の論理セル領域に、電源配線の配線ピッチ、配線幅とシート抵抗に基づいて電源配線の等価回路である抵抗網を生成する抵抗網生成部と、
前記半導体集積回路のＩ／Ｏセル領域に配置される保護素子とパッドが前記抵抗網に接続する静電放電保護回路網を生成する保護回路生成部と、
前記パッドのパッド間を静電放電に相当する電流が流れた際の前記パッド間の電圧を計算する解析部を有することを特徴とする半導体集積回路の静電放電の解析装置。
【請求項２】
前記抵抗網は、電源電位に設定可能な前記電源配線の等価回路である電源抵抗網と、接地電位に設定可能な前記電源配線の等価回路である接地抵抗網を有することを特徴とする請求項１に記載の解析装置。
【請求項３】
前記抵抗網生成部は、
前記論理セル領域を配置する論理セル領域決定部と、
前記論理セル領域内に水平方向が水平格子間隔であり垂直方向が垂直格子間隔である前記抵抗網の格子を生成する格子生成部と、
前記格子の単位格子を前記垂直方向に半格子移動した位置に配置され、前記水平方向の幅が前記水平格子間隔であり前記垂直方向の幅が前記垂直格子間隔である水平抵抗セルを生成する水平抵抗セル生成部と、
前記単位格子を前記水平方向に半格子移動した位置に配置され、前記水平方向の幅が前記水平格子間隔であり前記垂直方向の幅が前記垂直格子間隔である垂直抵抗セルを生成する垂直抵抗セル生成部と、
前記電源配線の属する配線レイヤーの配線方向が前記水平方向である前記配線レイヤーから、前記水平抵抗セルの水平合成抵抗を計算する水平合成抵抗計算部と、
前記配線方向が前記垂直方向である前記配線レイヤーから、前記垂直抵抗セルの垂直合成抵抗を計算する垂直合成抵抗計算部と、
前記水平合成抵抗を前記水平方向であり前記水平抵抗セルに重なる前記単位格子の辺に設定し、前記垂直合成抵抗を前記垂直方向であり前記垂直抵抗セルに重なる前記単位格子の辺に設定する合成抵抗配置部を有することを特徴とする請求項１又は請求項２に記載の解析装置。
【請求項４】
前記保護回路生成部は、
Ｉ／Ｏセル配置情報に基づいて前記半導体集積回路に使用されるＩ／Ｏセルを配置可能な前記Ｉ／Ｏセル領域を生成するＩ／Ｏセル領域生成部と、
前記Ｉ／Ｏセル毎に、互いに接続されている電源リングの分布抵抗、保護素子とパッドを有し、前記抵抗網に対する前記分布抵抗、前記保護素子と前記パッドの接続関係を有するＥＳＤ解析用Ｉ／Ｏセルモデルを読み出し可能なＥＳＤ解析用Ｉ／Ｏセルライブラリに基づいて、前記Ｉ／Ｏセル領域に前記Ｉ／Ｏセルに対応する前記ＥＳＤ解析用Ｉ／Ｏセルモデルを配置するセルモデル配置部と、
変更可能な前記保護素子のサイズやタイプが読み出し可能な保護素子情報に基づいて、配置された前記ＥＳＤ解析用Ｉ／Ｏセルに前記サイズや前記タイプの前記保護素子を配置する保護素子変更部と、
前記ＥＳＤ解析用Ｉ／Ｏセルライブラリに基づいて、前記ＥＳＤ解析用Ｉ／Ｏセルモデルと、前記抵抗網を接続する接続部を有することを特徴とする請求項１乃至３のいずれか１つに記載の解析装置。
【請求項５】
半導体集積回路の論理セル領域内に水平方向が水平格子間隔であり垂直方向が垂直格子間隔である抵抗網の格子を生成する手順と、
前記格子の単位格子を前記垂直方向に半格子移動した位置に配置され、前記水平方向の幅が前記水平格子間隔であり前記垂直方向の幅が前記垂直格子間隔である水平抵抗セルを生成する手順と、
前記単位格子を前記水平方向に半格子移動した位置に配置され、前記水平方向の幅が前記水平格子間隔であり前記垂直方向の幅が前記垂直格子間隔である垂直抵抗セルを生成する手順と、
前記電源配線の属する配線レイヤーの配線方向が前記水平方向である前記配線レイヤーから、前記水平抵抗セルの水平合成抵抗を計算する手順と、
前記配線方向が前記垂直方向である前記配線レイヤーから、前記垂直抵抗セルの垂直合成抵抗を計算する手順と、
前記水平合成抵抗を前記水平方向であり前記水平抵抗セルに重なる前記単位格子の辺に設定し、前記垂直合成抵抗を前記垂直方向であり前記垂直抵抗セルに重なる前記単位格子の辺に設定する手順をコンピュータに実行させるための半導体集積回路の静電放電の解析プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の静電放電の解析方法、及び、その解析プログラムに関する。
【背景技術】
【０００２】
従来、半導体集積回路の静電放電（ESD：Electrostatic Discharge）の解析方法として、半導体集積回路のレイアウトから抽出した寄生抵抗と保護素子からなるＥＳＤ保護回路網に対して最短経路探索あるいはコンベックスフロー（Convex Flow）解析が行われた。そして、ＥＳＤ電流をパッド間に印加する時のパッド間電圧および電流パスを求めている（例えば、非特許文献１参照。）。
【０００３】
この解析方法では、レイアウトをもとに解析するので、レイアウト設計後でないと解析できない。そのため、解析の結果不具合が発見された場合、設計の大幅な後戻りが発生する可能性がある。また、レイアウトからの抽出が必要であり、データ規模も大きくなるので、処理が困難である。
【非特許文献１】ピヌガン外（P. Ngan, el al）,「オートマティック  レイアウト  ベースト  ヴェリフィケイション  オブ  エレクトロスタティック  ディスチャージ  パス（Automatic Layout Based Verification of Electrostatic Discharge Paths）」, イーオーエス／イーエスディ  シンポジウム  プロシーディング（EOS/ESD Symposium Proceeding）, （米国） 2001年
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、レイアウト設計を待たずにＥＳＤの解析が可能な半導体集積回路のＥＳＤの解析装置を提供することにある。
【０００５】
また、本発明の目的は、レイアウト設計を待たずにＥＳＤの解析が可能な半導体集積回路のＥＳＤの解析プログラムを提供することにある。
【課題を解決するための手段】
【０００６】
上記問題点を解決するための本発明の第１の特徴は、半導体集積回路の論理セル領域に、電源配線の配線ピッチ、配線幅とシート抵抗に基づいて電源配線の等価回路である抵抗網を生成する抵抗網生成部と、半導体集積回路のＩ／Ｏセル領域に配置される保護素子とパッドが抵抗網に接続する静電放電保護回路網を生成する保護回路生成部と、パッドのパッド間を静電放電に相当する電流が流れた際のパッド間の電圧を計算する解析部を有する半導体集積回路の静電放電の解析装置にある。
【０００７】
本発明の第２の特徴は、半導体集積回路の論理セル領域内に水平方向が水平格子間隔であり垂直方向が垂直格子間隔である抵抗網の格子を生成する手順と、格子の単位格子を垂直方向に半格子移動した位置に配置され、水平方向の幅が水平格子間隔であり垂直方向の幅が垂直格子間隔である水平抵抗セルを生成する手順と、単位格子を水平方向に半格子移動した位置に配置され、水平方向の幅が水平格子間隔であり垂直方向の幅が垂直格子間隔である垂直抵抗セルを生成する手順と、電源配線の属する配線レイヤーの配線方向が水平方向である配線レイヤーから、水平抵抗セルの水平合成抵抗を計算する手順と、配線方向が垂直方向である配線レイヤーから、垂直抵抗セルの垂直合成抵抗を計算する手順と、水平合成抵抗を水平方向であり水平抵抗セルに重なる単位格子の辺に設定し、垂直合成抵抗を垂直方向であり垂直抵抗セルに重なる単位格子の辺に設定する手順をコンピュータに実行させるための半導体集積回路の静電放電の解析プログラムにある。
【発明の効果】
【０００８】
以上説明したように、本発明によれば、レイアウト設計を待たずにＥＳＤの解析が可能な半導体集積回路のＥＳＤの解析装置を提供できる。
【０００９】
また、本発明によれば、レイアウト設計を待たずにＥＳＤの解析が可能な半導体集積回路のＥＳＤの解析プログラムを提供できる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【実施例１】
【００１１】
本発明の実施例１に係る半導体集積回路の静電放電の解析装置１は、図１に示すように、内部電源グリッドモデル生成部２、ＥＳＤ保護回路網モデル生成部３、解析部４、解析結果判定部６、保護素子変更部７、内部電源グリッド情報記憶部８、Ｉ／Ｏセルモデルライブラリ９、保護素子情報記憶部１０、パッド間電圧記憶部１１、ＥＳＤ保護回路網モデル記憶部１２と制限値記憶部１３を有している。
【００１２】
内部電源グリッドモデル生成部２は、半導体集積回路の論理セル領域に、電源配線の配線ピッチ、配線幅とシート抵抗に基づいて電源配線の等価回路である抵抗網を生成する。内部電源グリッドモデル生成部２は、論理セル領域決定部２１、格子生成部２２、水平抵抗セル生成部２３、垂直抵抗セル生成部２４、水平合成抵抗計算部２５、垂直合成抵抗計算部２６と合成抵抗配置部２７を有している。
【００１３】
ＥＳＤ保護回路網モデル生成部３は、半導体集積回路のＩ／Ｏセル領域に配置される保護素子とパッドが抵抗網に接続するＥＳＤ保護回路網を生成する。ＥＳＤ保護回路網モデル生成部３は、Ｉ／Ｏセル領域生成部３４、ＥＳＤ解析用Ｉ／Ｏセルモデル配置部３５、保護素子変更部３６と接続部３７を有している。
【００１４】
解析部４は、パッドのパッド間をＥＳＤに相当する電流が流れた際のパッド間の電圧を計算する。また、解析部４は、最短経路探索部５を有している。
【００１５】
半導体集積回路の静電放電の解析装置１は、コンピュータであってもよく、コンピュータにプログラムに書かれた手順を実行させることにより、半導体集積回路の静電放電の解析装置１を実現させてもよい。
【００１６】
半導体集積回路の設計フローでは、図４に示すように、ステップＳ１で配置されるＩ／Ｏセルの種類と領域が決まり、ステップＳ２で配置されるブロックの種類と領域が決まり、ステップＳ３で配置されるスタンダードセルの種類と領域および配線が決まり、レイアウト４７が完成する。ステップＳ１でＩ／Ｏセル配置情報４１が出力される。Ｉ／Ｏセル配置情報４１は、配置されるＩ／Ｏセルの種類と領域を有している。本発明の実施例１に係る半導体集積回路の静電放電の解析方法Ｓ４は、ステップＳ１の後に実施する。ステップＳ４の解析方法を実施するのにレイアウトの出力を待つ必要はない。
【００１７】
発明の実施例１に係る半導体集積回路の静電放電の解析方法Ｓ４は、図５に示すように、まず、ステップＳ５で、図１の内部電源グリッドモデル生成部２が、内部電源グリッド情報４４とＩ／Ｏセル配置情報４１に基づいて、内部電源グリッドモデルを生成する。
【００１８】
ステップＳ６で、ＥＳＤ保護回路網モデル生成部３が、Ｉ／Ｏセル配置情報４１、Ｉ／Ｏセルモデルライブラリ４２と保護素子情報４３に基づいて、ＥＳＤ保護素子回路網モデルを生成する。ステップＳ７で、解析部４がＥＳＤ保護素子回路網モデルに対してＥＳＤ解析をする。以上で、半導体集積回路の静電放電の解析方法Ｓ４は終了する。さらに、ステップＳ５乃至Ｓ７について詳細に説明する。
【００１９】
なお、半導体集積回路の静電放電の解析方法Ｓ４は、手順としてコンピュータが実行可能な半導体集積回路の静電放電の解析プログラムにより表現することができる。この半導体集積回路の静電放電の解析プログラムをコンピュータに実行させることにより、半導体集積回路の静電放電の解析方法を実施することができる。
【００２０】
ステップＳ５の内部電源グリッドモデルの生成では、図６に示すように、まず、ステップＳ５１で、図２の論理セル領域決定部２１が図８の論理セル領域５２を決定する。半導体集積回路領域５１は、論理セル領域５２とＩ／Ｏセル領域５３を有している。論理セル領域５２は、Ｉ／Ｏセル領域５３に囲まれている。従って、Ｉ／Ｏセル配置情報４１に基づいて、Ｉ／ＯセルＩＯ１乃至ＩＯ３を配置する領域を決めることにより、その領域の和としてのＩ／Ｏセル領域５３が決定し、Ｉ／Ｏセル領域５３で囲まれた領域を論理セル領域５２に定める。
【００２１】
ステップＳ５２で、格子生成部２２が図９に示すように、論理セル領域５２内に水平方向が水平格子間隔ＧＰｈであり垂直方向が垂直格子間隔ＧＰｖである抵抗網５４の格子を生成する。
【００２２】
ステップＳ５３で、水平抵抗セル生成部２３が、抵抗網５４の格子の単位格子５５を垂直方向に半格子移動した位置に水平抵抗セル５６を配置する。水平抵抗セル５６の水平方向の幅は、水平格子間隔ＧＰｈであり、垂直方向の幅は垂直格子間隔ＧＰｖである。
【００２３】
ステップＳ５５で、垂直抵抗セル生成部２４が、単位格子５５を水平方向に半格子移動した位置に垂直抵抗セル５７を配置する。垂直抵抗セル５７の水平方向の幅は水平格子間隔ＧＰｈであり、垂直方向の幅は垂直格子間隔ＧＰｖである。
【００２４】
ステップＳ５４で、水平合成抵抗計算部２５が、内部電源グリッド情報４４に基づいて、電源配線の属する配線レイヤーＭ１乃至Ｍ８の配線方向が水平方向である配線レイヤーＭ１、Ｍ３、Ｍ５、Ｍ７から、水平抵抗セル５６の水平合成抵抗Ｒｈを計算する。図１の内部電源グリッド情報記憶部８は、内部電源グリッド情報４４として、図１０に示すように、電源配線のレイヤーＭ１乃至Ｍ８毎に、配線ピッチ、配線幅、配線方向を記録している。なお、Ｈが水平方向を表し、Ｖが垂直方向を表している。図１１に示すように、水平方向の電源配線のレイヤーＭ１、Ｍ３、Ｍ５、Ｍ７をＭｉとするとき、単一レイヤーＭｉの電源配線の水平抵抗セル５６の合成抵抗ＲＭｉは式１で求められる。水平合成抵抗Ｒｈは、同一の水平抵抗セル５６の複数のレイヤーＭ１、Ｍ３、Ｍ５、Ｍ７のすべてのレイヤーＭｉの合成抵抗ＲＭｉの並列から式２で求められる。
【００２５】
ＲＭｉ＝ＲｓＭｉ・ＧＰｈ／（ＧＰｖ・ＷＭｉ／ＰＭｉ）    ・・・（１）
Ｒｈ＝１／Σｉ（１／ＲＭｉ）    ・・・（２）
ここで、ＲｓＭｉはレイヤーＭｉのシート抵抗であり、ＷＭｉはレイヤーＭｉの配線幅であり、ＰＭｉはレイヤーＭｉの配線ピッチである。
【００２６】
ステップＳ５６で、垂直合成抵抗計算部２６が、電源配線の属する配線レイヤーＭ１乃至Ｍ８の配線方向が垂直方向である配線レイヤーＭ２、Ｍ４、Ｍ６、Ｍ８から、垂直抵抗セル５７の垂直合成抵抗Ｒｖを計算する。図１２に示すように、垂直方向の電源配線のレイヤーＭ２、Ｍ４、Ｍ６、Ｍ８をＭｊとするとき、単一レイヤーＭｊの電源配線の垂直抵抗セル５７の合成抵抗ＲＭｊは式３で求められる。垂直合成抵抗Ｒｖは、同一の垂直抵抗セル５７の複数のレイヤーＭ２、Ｍ４、Ｍ６、Ｍ８のすべてのレイヤーＭｊの合成抵抗ＲＭｊの並列から式４で求められる。
【００２７】
ＲＭｊ＝ＲｓＭｊ・ＧＰｖ／（ＧＰｈ・ＷＭｊ／ＰＭｊ）    ・・・（３）
Ｒｖ＝１／Σｊ（１／ＲＭｊ）    ・・・（４）
ここで、ＲｓＭｊはレイヤーＭｊのシート抵抗であり、ＷＭｊはレイヤーＭｊの配線幅であり、ＰＭｊはレイヤーＭｊの配線ピッチである。
【００２８】
ステップＳ５７で、図１３に示すように、合成抵抗配置部２７が水平合成抵抗Ｒｈを水平方向であり水平抵抗セル５６に重なる単位格子５５の辺に設定する。合成抵抗配置部２７が垂直合成抵抗Ｒｖを垂直方向であり垂直抵抗セル５７に重なる単位格子５５の辺に設定する。
【００２９】
以上で、内部電源グリッドモデルである抵抗網５４が完成する。なお、抵抗網５４は、電源電位に設定可能な電源配線の等価回路である電源抵抗網と、接地電位に設定可能な電源配線の等価回路である接地抵抗網を有する。すなわち、抵抗網５４、は電源電位の配線と接地電位の配線のそれぞれについて生成する。また、図１４に示すように、ステップＳ５２で、格子生成部２２が、抵抗網５４の水平格子間隔ＧＰｈと垂直格子間隔ＧＰｖを配線ピッチＰＭｉとＰＭｊ以上の任意の値に設定することができる。
【００３０】
ステップＳ６のＥＳＤ保護回路網モデルの生成では、まず、ステップＳ６４の前に、ＥＳＤ解析用Ｉ／ＯセルモデルＩＯ１乃至ＩＯ３をあらかじめ作成して用意しておく。ＥＳＤ解析用Ｉ／Ｏセルモデルは、図１５に示すように、半導体集積回路に使用されるＩ／ＯセルＩＯ１乃至ＩＯ３毎に、互いに接続されている電源リングＶＤＤ、ＶＳＳ、ＶＤＤＣ、ＶＳＳ２の分布抵抗ＲＩＯ１乃至ＲＩＯ８、保護素子ＰＤＥＶ１乃至ＰＤＥＶ５とパッドＰＡＤを有する。また、ＥＳＤ解析用Ｉ／Ｏセルモデルは、抵抗網５４に対する分布抵抗ＲＩＯ１乃至ＲＩＯ８、保護素子ＰＤＥＶ１乃至ＰＤＥＶ５とパッドＰＡＤの接続関係を有する。たとえば、分布抵抗ＲＩＯ７、ＲＩＯ８、保護素子ＰＤＥＶ４、ＰＤＥＶ５の接続点に抵抗網５４を接続する。さらに、ＥＳＤ解析用Ｉ／ＯセルモデルＩＯ１乃至ＩＯ３に基づいて、ＥＳＤ解析用Ｉ／ＯセルモデルＩＯ１乃至ＩＯ３を読み出し可能な図１のＥＳＤ解析用Ｉ／Ｏセルライブラリ９をあらかじめ生成し記憶しておく。また、図１６に示すような、変更可能な保護素子ＰＤＥＶ１乃至ＰＤＥＶ５のサイズやタイプが読み出し可能な保護素子情報４３をあらかじめ作成して、保護素子情報記憶部１０に記憶しておく。たとえば、Ｉ／Ｏセル名がＩＯ１であり、保護素子名がＰＤＥＶ１である保護素子は、タイプがダイオード（ＤＩＯＤＥ）であり、サイズが４０μｍ、６０μｍ、８０μｍの３通りに変更可能である。同様に、Ｉ／Ｏセル名がＩＯ１であり、保護素子名がＰＤＥＶ２である保護素子は、タイプがダイオード（ＤＩＯＤＥ）であり、サイズが３０μｍ、４０μｍの２通りに変更可能である。
【００３１】
そして、ステップＳ６４で、Ｉ／Ｏセル領域生成部３４が、Ｉ／Ｏセル配置情報４１に基づいてＩ／ＯセルＩＯ１乃至ＩＯ３を配置可能なＩ／Ｏセル領域５３を生成する。なお、このステップＳ６４は、ステップＳ５１で論理セル領域５２を決定する過程ですでに実施している。
【００３２】
ステップＳ６５で、ＥＳＤ解析用Ｉ／Ｏセルモデル配置部３５が、図１７に示すように、ＥＳＤ解析用Ｉ／Ｏセルライブラリ９に基づいて、Ｉ／Ｏセル領域５３にＩ／ＯセルＩＯ１乃至ＩＯ３に対応するＥＳＤ解析用Ｉ／Ｏセルモデル５８を配置する。
【００３３】
ステップＳ６６で、保護素子変更部３６が、保護素子情報４３に基づいて、配置されたＥＳＤ解析用Ｉ／Ｏセルモデル５８の中の保護素子ＰＤＥＶ１乃至ＰＤＥＶ５のサイズやタイプを変更する。
【００３４】
ステップＳ６７で、接続部３７がＥＳＤ解析用Ｉ／Ｏセルライブラリ９に基づいて、ＥＳＤ解析用Ｉ／Ｏセルモデル５８と抵抗網５４を接続する。以上で、ＥＳＤ解析用Ｉ／Ｏセルモデル５８と抵抗網５４が接続したＥＳＤ保護回路網モデル４６が完成でき、図１のＥＳＤ保護回路網モデル記憶部１２がＥＳＤ保護回路網モデル４６を記憶する。
【００３５】
最後に、図５のステップＳ５で、解析部４がＥＳＤ保護回路網モデル４６に対してＥＳＤ解析を行う。ＥＳＤ解析としては、最短経路探索部５が、図１８に示すように、パッドＰＡＤ１乃至ＰＡＤ４のパッド間の電流パスとパッド間電圧を算出する。たとえば、パッドＰＡＤ１とＰＡＤ２のパッド間の電流パスは、パッドＰＡＤ１−保護素子ＰＤＥＶ１−保護素子ＰＤＥＶ２−保護素子ＰＤＥＶ３−パッドＰＡＤ２の電流パスであり、パッドＰＡＤ１とＰＡＤ３のパッド間の電流パスは、パッドＰＡＤ１−保護素子ＰＤＥＶ４−保護素子ＰＤＥＶ５−保護素子ＰＤＥＶ６−パッドＰＡＤ３の電流パスであり、パッドＰＡＤ１とＰＡＤ２のパッド間電圧は、パッドＰＡＤ１とＰＡＤ３のパッド間電圧より大きいことがわかる。
【００３６】
このことにより、Ｉ／Ｏセルを配置する設計上の段階で、内部電源配線の抵抗を考慮した精度のよいＥＳＤ解析ができる。また、解析の結果不具合が発見された場合、設計の後戻りが少なくてすむ。また、レイアウトからの抽出処理が不要で、データ規模が小さくてすむので、解析が容易である。
【００３７】
また、図１９に示すように、ステップＳ２のフロアプランニングによって、ブロック配置情報４８を取得した後に、ブロック配置情報４８をさらに用いてステップＳ４のＥＳＤ解析を実施することが効果的である。ステップＳ４のＥＳＤ解析は、図５と比較して図２０に示すように、ステップＳ５の内部電源グリッドモデルの生成において、ブロック配置情報４８を用いる点が異なっている。ステップＳ５のステップＳ５１では、論理セル領域決定部２１が、ブロック配置情報４８に基づいて、図２１に示すように、図８と比較してさらにブロック領域５９を配置する。また、ブロック配置情報４８は、ブロック領域５９毎に、ブロック領域５９に関する図１０に示すような内部電源グリッド情報を有する。このことにより、ステップＳ５７において、図２２に示すように、ブロック領域５９内の合成抵抗Ｒｈｂ、Ｒｖｂを、ブロック領域５９外の合成抵抗Ｒｈ、Ｒｖと異なる値にすることができる。このように、指定したブロック領域５９ごとに、合成抵抗Ｒｈ、Ｒｖを変えることで、より精度のよい内部電源グリッドモデル４５を生成できる。
【実施例２】
【００３８】
本発明の実施例２に係る半導体集積回路の静電放電の解析装置１は、図１の実施例１の半導体集積回路の静電放電の解析装置１と同じである。
【００３９】
発明の実施例２に係る半導体集積回路の静電放電の解析方法Ｓ４は、図４の実施例１の半導体集積回路の静電放電の解析方法Ｓ４と同じタイミングで実施される。実施例２の半導体集積回路の静電放電の解析方法Ｓ４は、図２３に示すように、まず、ステップＳ５で、図１の制限値記憶部１３が、パッド間電圧などのＥＳＤ特性値の制限値を読み込み記憶する。
【００４０】
ステップＳ７２で、内部電源グリッド情報記憶部８、内部電源グリッドモデル生成部２と保護素子情報記憶部１０が、内部電源グリッド情報４４、Ｉ／Ｏセル配置情報４１と保護素子情報４３を入力情報として読み込み記憶する。実施例１と同様に、ステップＳ５乃至Ｓ７を行い、内部電源グリッドモデル生成、ＥＳＤ保護回路網モデル生成およびＥＳＤ解析を行う。
【００４１】
ステップＳ７３で、図１の解析結果判定部６が、解析結果のパッド間電圧などのＥＳＤ特性値がＥＳＤ特性の制限値による制限範囲を満たしているか否かを判定する。制限範囲を満たしている場合は、実施例２の半導体集積回路の静電放電の解析方法Ｓ４をストップする。
【００４２】
制限範囲を満たしていない場合は、ステップＳ７４に進む。たとえば、図２４に示すように、パッドＰＡＤ１とＰＡＤ２のパッド間電圧と、パッドＰＡＤ１とＰＡＤ３のパッド間電圧と、パッドＰＡＤ１とＰＡＤ４のパッド間電圧は、パッド間電圧の制限値より大きく、制限範囲を満たしていない。そこで、図１の保護素子変更部７が、最適化対象の入力情報を変更する。保護素子のサイズを最適化する場合において、ＥＳＤ解析後の保護素子サイズの変更方法の例を示す。ステップＳ７のＥＳＤ解析によって、全パッド間の電流パスの情報が得られる。電流パスの情報から、図２４に示すような電流パス上の各保護素子の保護素子クランプ電圧と各保護素子間の配線部分の配線抵抗電圧降下がわかる。各電流パスから以下の制約範囲の制約条件の式５が得られる。この制約条件のもとで、全保護素子のサイズの合計値Σ（保護素子サイズ）が最小となるように保護素子サイズの最適化を行い、各保護素子のサイズを決定する。
【００４３】
Σ（保護素子クランプ電圧）＋Σ（配線抵抗電圧降下）＜（パッド間電圧制限値）
・・・（５）
たとえば、パッドＰＡＤ１とＰＡＤ２のパッド間電圧に関しては、図２５に示すように、保護素子ＰＤＥＶ１、ＰＤＥＶ２、ＰＤＥＶ３のクランプ電圧Ｖ（ＰＤＥＶ１）、Ｖ（ＰＤＥＶ２）、Ｖ（ＰＤＥＶ３）を減少させる。そのためには、保護素子ＰＤＥＶ１、ＰＤＥＶ２、ＰＤＥＶ３のサイズを大きくする変更をする。同様に、パッドＰＡＤ１とＰＡＤ３のパッド間電圧に関しては、保護素子ＰＤＥＶ４、ＰＤＥＶ５、ＰＤＥＶ６のクランプ電圧Ｖ（ＰＤＥＶ４）、Ｖ（ＰＤＥＶ５）、Ｖ（ＰＤＥＶ６）を減少させる。そのためには、保護素子ＰＤＥＶ４、ＰＤＥＶ５、ＰＤＥＶ６のサイズを大きくする変更をする。パッドＰＡＤ１とＰＡＤ４のパッド間電圧は、保護素子ＰＤＥＶ８のクランプ電圧Ｖ（ＰＤＥＶ８）を減少させる。そのためには、保護素子ＰＤＥＶ８のサイズを大きくする変更をする。
【００４４】
再度実施例１にしたがってステップＳ６のＥＳＤ保護回路網モデル生成およびステップＳ７のＥＳＤ解析を行う。以上のステップＳ６のＥＳＤ保護回路網モデル生成、ステップＳ７のＥＳＤ解析、ステップＳ７３の解析結果判定、ステップＳ７４の最適化対象の入力情報の変更のループを繰り返すことで、保護素子のサイズ等の最適化対象の入力情報の最適化を行う。ＥＳＤ特性値の制限範囲を満たすように、内部電源グリッド、Ｉ／Ｏセル配置、保護素子の最適化が可能である。
【図面の簡単な説明】
【００４５】
【図１】実施例１に係る半導体集積回路の静電放電の解析装置の構成図である。
【図２】実施例１の解析装置の内部電源グリッドモデル生成部の構成図である。
【図３】実施例１の解析装置のＥＳＤ保護回路網モデル生成部の構成図である。
【図４】半導体集積回路の設計フローの一部である。
【図５】実施例１に係る半導体集積回路の静電放電の解析方法のフローチャートである。
【図６】実施例１の解析方法の内部電源グリッドモデル生成のステップのフローチャートである。
【図７】実施例１の解析方法のＥＳＤ保護回路網モデル生成のステップのフローチャートである。
【図８】半導体集積回路の配置図（その１）である。
【図９】半導体集積回路の配置図（その２）である。
【図１０】内部電源グリッド情報を表す表である。
【図１１】水平合成抵抗の算出方法を説明する図である。
【図１２】垂直合成抵抗の算出方法を説明する図である。
【図１３】内部電源グリッドモデルを配置した半導体集積回路の配置図（その１）である。
【図１４】内部電源グリッドモデルを配置した半導体集積回路の配置図（その２）である。
【図１５】Ｉ／Ｏセルライブラリを説明する図である。
【図１６】保護素子情報を表す表である。
【図１７】ＥＳＤ保護回路網モデルを配置した半導体集積回路の配置図である。
【図１８】パッド間電圧を表すグラフである。
【図１９】実施例１の変形例の半導体集積回路の設計フローの一部である。
【図２０】実施例１の変形例に係る半導体集積回路の静電放電の解析方法のフローチャートである。
【図２１】半導体集積回路の配置図（その３）である。
【図２２】内部電源グリッドモデルを配置した半導体集積回路の配置図（その３）である。
【図２３】実施例２に係る半導体集積回路の静電放電の解析方法のフローチャートである。
【図２４】保護素子の保護素子情報変更前のパッド間電圧を表すグラフである。
【図２５】保護素子の保護素子情報変更後のパッド間電圧を表すグラフである。
【符号の説明】
【００４６】
１    半導体集積回路の静電放電の解析装置
２    内部電源グリッドモデル生成部
３    ＥＳＤ保護回路網モデル生成部
４    解析部
５    最短経路探索部
６    解析結果判定部
７    保護素子変更部
８    内部電源グリッド情報記憶部
９    Ｉ／Ｏセルモデルライブラリ
１０    保護素子情報記憶部
１１    パッド間電圧記憶部
１２    ＥＳＤ保護回路網モデル記憶部
１３    制限値記憶部
２１    論理セル領域決定部
２２    格子生成部
２３    水平抵抗セル生成部
２４    垂直抵抗セル生成部
２５    水平合成抵抗計算部
２６    垂直合成抵抗計算部
２７    合成抵抗配置部
３１    ＥＳＤ解析用Ｉ／Ｏセルモデル生成部
３２    ＥＳＤ解析用Ｉ／Ｏセルライブラリ生成部
３３    保護素子情報生成部
３４    Ｉ／Ｏセル領域生成部
３５    ＥＳＤ解析用Ｉ／Ｏセルモデル配置部
３６    保護素子変更部
３７    接続部
４１    Ｉ／Ｏセル配置情報
４２    Ｉ／Ｏセルモデル
４３    保護素子情報
４４    内部電源グリッド情報
４５    内部電源グリッドモデル
４６    ＥＳＤ保護回路モデル
４７    レイアウト
５１    半導体集積回路領域
５２    論理セル領域
５３    Ｉ／Ｏセル領域
５４    抵抗網
５５    単位格子
５６    水平抵抗セル
５７    垂直抵抗セル
５８    Ｉ／Ｏセルモデル
５９    ブロック領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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