(57)【要約】【課題】チップ面積の増大や製造工程数の増加を回避しつつ、接合の劣化を抑制して信頼性の向上をも実現し得る、サージ保護回路及びそれを備えた半導体集積回路を得る。【解決手段】ｐ型ウェル層１４は、ｐ型分離層１３によって取り囲まれた部分のｎ-層１２内において、ｎ型埋め込み層１１の上面上に部分的に形成されている。ｎ+層１５は、ｐ型分離層１３によって取り囲まれた部分のｎ-層１２内において、ｐ型ウェル層１４を取り囲んで、ｎ型埋め込み層１１の上面上に部分的に形成されている。ｎ+層１７は、ｐ型ウェル層１４の上面内に部分的に形成されている。ｐ+層１８は、ｎ+層１７を取り囲んで、ｐ型ウェル層１４の上面内に部分的に形成されている。ｐ+層１８の上面上には、ポリシリコン膜１９が形成されている。配線２４は信号入力端子２に接続されており、配線２５はグランド端子３に接続されている。【選択図】図２
2005347463.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板の上面内に形成された、第２導電型の第１の不純物導入領域と、
前記第１の不純物導入領域の上面上に形成され、ダイオードのアノードとして機能する、前記第１導電型の第２の不純物導入領域と、
前記第２の不純物導入領域を取り囲んで、前記第１の不純物導入領域の前記上面上に形成された、前記第２導電型の第３の不純物導入領域と、
前記第２の不純物導入領域の上面内に部分的に形成され、信号入力端子に接続され、前記ダイオードのカソードとして機能する、前記第２導電型の第４の不純物導入領域と、
前記第４の不純物導入領域と離間しつつ、前記第４の不純物導入領域を取り囲んで、前記第２の不純物導入領域の前記上面内に部分的に形成され、前記第２の不純物導入領域とともに前記ダイオードの前記アノードとして機能する、前記第１導電型の第５の不純物導入領域と、
前記第５の不純物導入領域の上面上に形成された導電膜と、
前記導電膜と前記第３の不純物導入領域とを電気的に接続し、基準電位端子に接続された配線と
を備える、サージ保護回路。
【請求項２】
前記第４の不純物導入領域と前記第５の不純物導入領域との間で、前記第２の不純物導入領域の前記上面内に形成された、素子分離絶縁膜をさらに備え、
前記導電膜は、
前記第５の不純物導入領域上に形成された第１部分と、
前記第１部分に繋がる一端を有し、前記素子分離絶縁膜の上面上に延在して形成された、第２部分と
を有し、
前記配線は前記第２部分の他端に接続されている、請求項１に記載のサージ保護回路。
【請求項３】
第１導電型の基板と、
前記基板の上面内に形成された、第２導電型の第１の不純物導入領域と、
前記第１の不純物導入領域の上面上に形成され、ダイオードのアノードとして機能する、前記第１導電型の第２の不純物導入領域と、
前記第２の不純物導入領域を取り囲んで、前記第１の不純物導入領域の前記上面上に形成された、前記第２導電型の第３の不純物導入領域と、
前記第２の不純物導入領域の上面内に部分的に形成され、信号入力端子に接続され、前記ダイオードのカソードとして機能する、前記第２導電型の第４の不純物導入領域と、
前記第４の不純物導入領域と離間しつつ、前記第４の不純物導入領域を取り囲んで、前記第２の不純物導入領域の前記上面内に部分的に形成され、前記第２の不純物導入領域とともに前記ダイオードの前記アノードとして機能する、前記第１導電型の第５の不純物導入領域と、
前記第５の不純物導入領域の上面上に形成された導電膜と、
前記導電膜と前記第３の不純物導入領域とを電気的に接続し、基準電位端子に接続された配線と
を有する、サージ保護回路と、
前記第１導電型のベース領域及びベース引き出し電極を有するバイポーラトランジスタと、
前記第２導電型のソース・ドレイン領域を有するＭＯＳＦＥＴと
を備え、
前記第４の不純物導入領域と前記ソース・ドレイン領域とは、同一の不純物濃度及び同一の深さで形成されており、
前記第５の不純物導入領域と前記ベース領域とは、同一の不純物濃度及び同一の深さで形成されており、
前記導電膜と前記ベース引き出し電極とは、同一の膜厚で形成されている、半導体集積回路。
【請求項４】
前記第４の不純物導入領域と前記第５の不純物導入領域との間で、前記第２の不純物導入領域の前記上面内に形成された、素子分離絶縁膜をさらに備え、
前記導電膜は、
前記第５の不純物導入領域上に形成された第１部分と、
前記第１部分に繋がる一端を有し、前記素子分離絶縁膜の上面上に延在して形成された、第２部分と
を有し、
前記配線は前記第２部分の他端に接続されている、請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージ保護回路及び半導体集積回路に関し、特に、サージ保護回路を備えたＢｉＣＭＯＳ集積回路に関するものである。
【背景技術】
【０００２】
従来のサージ保護回路の構成例が、例えば下記特許文献１〜３に開示されている。
【０００３】
【特許文献１】特開昭５５−８０３５０号公報
【特許文献２】特開平２−１５８１４２号公報
【特許文献３】特開平９−５５４７１号公報
【０００４】
特許文献１に開示されたサージ保護回路は、被保護回路に使用されるトランジスタのベース・コレクタ間耐圧よりも低いベース・コレクタ間耐圧を有する保護トランジスタを備えている。そして、保護トランジスタのコレクタは被保護回路の入力端子に接続され、保護トランジスタのエミッタは基準レベル端子に接続され、保護トランジスタのベースは抵抗を介して基準レベル端子に接続されている。
【０００５】
特許文献２に開示されたサージ保護回路は、ベースとエミッタとが短絡された保護トランジスタを備えており、当該保護トランジスタは、ベース及びエミッタがアノードでありコレクタがカソードであるダイオードとして機能する。エミッタ、ベース、及びコレクタは、それぞれ複数に分割されて、櫛形に配置されている。
【０００６】
特許文献３に開示されたサージ保護回路は、プレーナバイポーラトランジスタ構造を備えており、エミッタ領域及びベース領域がそれぞれ定電圧ダイオードのカソード及びアノードとして機能し、コレクタ領域はベース領域に短絡されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１及び特許文献２に開示されたサージ保護回路によると、保護トランジスタのベース・コレクタ間接合の降伏を用いてサージ電圧の吸収が行われる。従って、保護トランジスタのベース・コレクタ間接合の降伏電圧を、被保護回路に使用されるトランジスタのベース・コレクタ間接合の降伏電圧よりも低くすることを目的として、特殊なパターンが必要となる。その結果、チップ面積が増大したり製造工程数が増加するという問題がある。
【０００８】
また、特許文献３に開示されたサージ保護回路によると、エミッタとコレクタとを逆に接合し、接合耐圧の低いエミッタ・ベース間接合を使用することで、特許文献１，２における上記問題を解決している。しかし、例えば高性能バイポーラトランジスタやＢｉＣＭＯＳ集積回路に用いられるバイポーラトランジスタのような、浅いエミッタ接合を有するバイポーラトランジスタの場合には、エミッタ・ベース間接合が劣化し易いという問題がある。
【０００９】
本発明はかかる問題を解決するために成されたものであり、チップ面積の増大や製造工程数の増加を回避しつつ、接合の劣化を抑制して信頼性の向上をも実現し得る、サージ保護回路及びそれを備えた半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【００１０】
第１の発明に係るサージ保護回路は、第１導電型の基板と、前記基板の上面内に形成された、第２導電型の第１の不純物導入領域と、前記第１の不純物導入領域の上面上に形成され、ダイオードのアノードとして機能する、前記第１導電型の第２の不純物導入領域と、前記第２の不純物導入領域を取り囲んで、前記第１の不純物導入領域の前記上面上に形成された、前記第２導電型の第３の不純物導入領域と、前記第２の不純物導入領域の上面内に部分的に形成され、信号入力端子に接続され、前記ダイオードのカソードとして機能する、前記第２導電型の第４の不純物導入領域と、前記第４の不純物導入領域と離間しつつ、前記第４の不純物導入領域を取り囲んで、前記第２の不純物導入領域の前記上面内に部分的に形成され、前記第２の不純物導入領域とともに前記ダイオードの前記アノードとして機能する、前記第１導電型の第５の不純物導入領域と、前記第５の不純物導入領域の上面上に形成された導電膜と、前記導電膜と前記第３の不純物導入領域とを電気的に接続し、基準電位端子に接続された配線とを備える。
【００１１】
第２の発明に係る半導体集積回路は、第１導電型の基板と、前記基板の上面内に形成された、第２導電型の第１の不純物導入領域と、前記第１の不純物導入領域の上面上に形成され、ダイオードのアノードとして機能する、前記第１導電型の第２の不純物導入領域と、前記第２の不純物導入領域を取り囲んで、前記第１の不純物導入領域の前記上面上に形成された、前記第２導電型の第３の不純物導入領域と、前記第２の不純物導入領域の上面内に部分的に形成され、信号入力端子に接続され、前記ダイオードのカソードとして機能する、前記第２導電型の第４の不純物導入領域と、前記第４の不純物導入領域と離間しつつ、前記第４の不純物導入領域を取り囲んで、前記第２の不純物導入領域の前記上面内に部分的に形成され、前記第２の不純物導入領域とともに前記ダイオードの前記アノードとして機能する、前記第１導電型の第５の不純物導入領域と、前記第５の不純物導入領域の上面上に形成された導電膜と、前記導電膜と前記第３の不純物導入領域とを電気的に接続し、基準電位端子に接続された配線とを有する、サージ保護回路と、前記第１導電型のベース領域及びベース引き出し電極を有するバイポーラトランジスタと、前記第２導電型のソース・ドレイン領域を有するＭＯＳＦＥＴとを備え、前記第４の不純物導入領域と前記ソース・ドレイン領域とは、同一の不純物濃度及び同一の深さで形成されており、前記第５の不純物導入領域と前記ベース領域とは、同一の不純物濃度及び同一の深さで形成されており、前記導電膜と前記ベース引き出し電極とは、同一の膜厚で形成されている。
【発明の効果】
【００１２】
第１の発明によれば、チップ面積の増大や製造工程数の増加を回避しつつ、接合の劣化を抑制して信頼性の向上をも実現し得る、サージ保護回路を得ることができる。
【００１３】
第２の発明によれば、チップ面積の増大や製造工程数の増加を回避しつつ、接合の劣化を抑制して信頼性の向上をも実現し得る、サージ保護回路を備えた半導体集積回路を得ることができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１は、本発明の実施の形態１に係るＢｉＣＭＯＳ集積回路の構成を示す等価回路図である。ＢｉＣＭＯＳ集積回路は、サージ保護回路６と、サージ保護回路６によって保護される被保護回路である任意の回路１と、信号入力端子２と、グランド端子（基準電位端子）３とを備えている。信号入力端子２及びグランド端子３は、サージ保護回路６を介して回路１に接続されている。回路１とサージ保護回路６とは、同一の基板を用いて形成される。
【００１５】
サージ保護回路６は、ダイオード（定電圧ダイオード）５、抵抗３０ａ、及びｎｐｎバイポーラトランジスタ４を備えている。ｎｐｎバイポーラトランジスタ４のコレクタは信号入力端子２に接続されており、エミッタはグランド端子３に接続されている。ｎｐｎバイポーラトランジスタ４のベースは、ダイオード５を介して信号入力端子２に接続されるとともに、抵抗３０ａを介してグランド端子３に接続されている。ダイオード５は、ｎｐｎバイポーラトランジスタ４のベースから信号入力端子２に向かって順方向電流が流れる極性で、ｎｐｎバイポーラトランジスタ４のベースと信号入力端子２との間に接続されている。つまり、ダイオード５のアノードはｎｐｎバイポーラトランジスタ４のベースに接続されており、カソードは信号入力端子２に接続されている。
【００１６】
図２は、サージ保護回路６の構造を示す断面図であり、図３は、サージ保護回路６の構造を示す上面図である。図３に示したラインII−IIに沿った位置に関する断面構造が、図２に相当する。但し図３では、図２に示した層間絶縁膜２０及び素子分離絶縁膜１６の記載は省略してある。
【００１７】
図２，３を参照して、ｎ型埋め込み層１１（第１の不純物導入領域）は、ｐ型シリコン基板１０の上面内に部分的に形成されている。ｎ型埋め込み層１１の上面上及びｐ型シリコン基板１０の上面上には、エピタキシャル成長法によって、ｎ-層１２が形成されている。ｎ-層１２の上面内には、シリコン酸化膜から成る素子分離絶縁膜１６が、所定のパターンで形成されている。素子分離絶縁膜１６は、ＬＯＣＯＳ型又はトレンチ型の素子分離絶縁膜である。ｎ-層１２内には、素子分離絶縁膜１６の底面の一部から、ｐ型シリコン基板１０の上面の一部にまで到達するｐ型分離層１３が形成されている。
【００１８】
ｐ型ウェル層１４（第２の不純物導入領域）は、ｐ型分離層１３によって取り囲まれた部分のｎ-層１２内において、ｎ型埋め込み層１１の上面上に部分的に形成されている。ｐ型ウェル層１４は、ｎ型埋め込み層１１によって、ｐ型シリコン基板１０と電気的に分離される。ｎ+層１５（第３の不純物導入領域）は、ｐ型分離層１３によって取り囲まれた部分のｎ-層１２内において、ｐ型ウェル層１４を取り囲んで、ｎ型埋め込み層１１の上面上に部分的に形成されている。ｎ+層１５の上面はｎ-層１２の上面内で露出しており、ｎ+層１５の底面はｎ型埋め込み層１１の上面に接触している。
【００１９】
ｎ+層１７（第４の不純物導入領域）は、ｐ型ウェル層１４の上面内に部分的に形成されている。ｐ+層１８（第５の不純物導入領域）は、ｎ+層１７を取り囲んで、ｐ型ウェル層１４の上面内に部分的に形成されている。ｐ+層１８とｎ+層１７とが素子分離絶縁膜１６の一部を挟むことによって、ｐ+層１８とｎ+層１７とは互いに離間している。ｐ+層１８及びｎ+層１７の各上面は、ｎ-層１２の上面内で露出している。
【００２０】
ｐ+層１８の上面上には、ポリシリコン膜１９が形成されている。ｐ+層１８と同様に、ポリシリコン膜１９は、平面視上ｎ+層１７を取り囲んで形成されている。
【００２１】
シリコン酸化膜等から成る層間絶縁膜が全面的に形成されており、層間絶縁膜２０内には、金属から成るコンタクト２１〜２３が形成されている。また、層間絶縁膜２０の上面上には、金属から成る配線２４，２５が形成されている。コンタクト２１は配線２４とｎ+層１７とを接続し、コンタクト２２は配線２５とポリシリコン膜１９とを接続し、コンタクト２３は配線２５とｎ+層１５とを接続している。ｐ+層１８は、ポリシリコン膜１９、コンタクト２２、配線２５、及びコンタクト２３をこの順に介して、ｎ+層１５に電気的に接続されている。配線２４は図１に示した信号入力端子２に接続されており、配線２５は図１に示したグランド端子３に接続されている。
【００２２】
ｐ型ウェル層１４及びｐ+層１８は図１に示したダイオード５のアノードとして機能し、ｎ+層１７はダイオード５のカソードとして機能する。また、ｎ+層１７は図１に示したｎｐｎバイポーラトランジスタ４のコレクタとして機能し、ｐ型ウェル層１４及びｐ+層１８はｎｐｎバイポーラトランジスタ４のベースとして機能し、ｎ型埋め込み層１１及びｎ+層１５はｎｐｎバイポーラトランジスタ４のエミッタとして機能する。ポリシリコン膜１９の抵抗は図１に示した抵抗３０ａとして機能し、ポリシリコン膜１９の膜厚や不純物濃度を調整することによって、抵抗３０ａの抵抗値は一定範囲内で可変である。
【００２３】
抵抗３０ａの抵抗値は、信号入力端子２に入力信号の振幅を超える電圧の信号が入力された場合に、ｐ型ウェル層１４とｎ型埋め込み層１１及びｎ+層１５との間の接合が順バイアス状態になるような値に設定される。
【００２４】
このような設定によると、正常動作状態では、ｎｐｎバイポーラトランジスタ４は駆動されず、ｐ型ウェル層１４、ｎ型埋め込み層１１、及びｎ+層１５が同電位となっているため、信号入力端子２から配線２４及びコンタクト２１をこの順に介してｎ+層１７に流れてきた入力信号は、ｎ+層１７からｐ型ウェル層１４、ｐ+層１８、ポリシリコン膜１９、コンタクト２２、及び配線２５をこの順に介して、グランド端子３に流れる。そのため、信号入力端子２からｐ型シリコン基板１０を貫通して流れるノイズ信号を防ぐことができる。
【００２５】
一方、サージ等の信号が信号入力端子２に入力された場合には、ｐ型ウェル層１４とｎ型埋め込み層１１及びｎ+層１５との間の接合が順バイアス状態になることにより、ｎｐｎバイポーラトランジスタ４が駆動される。その結果、信号入力端子２から配線２４及びコンタクト２１をこの順に介してｎ+層１７に流れてきた入力信号は、ｎ+層１７からｎ型埋め込み層１１、ｎ+層１５、コンタクト２３、及び配線２５をこの順に介して、グランド端子３に流れる。つまり、本実施の形態１に係るサージ保護回路６では、ｎ+層１７とｐ型ウェル層１４との間の接合の降伏を利用して、サージが吸収される。そのため、被保護回路である回路１をサージ等から保護することができる。
【００２６】
図４は、図１に示した回路１の構成要素の一つであるｎｐｎバイポーラトランジスタ４０の構造を示す断面図である。ｎ型埋め込み層１１ａは、ｎｐｎバイポーラトランジスタ４０のコレクタ領域として機能する。図２に示したｎ型埋め込み層１１は、図４に示したｎ型埋め込み層１１ａと同一の工程によって形成され、その結果、ｎ型埋め込み層１１とｎ型埋め込み層１１ａとは、同一の不純物濃度及び同一の深さで形成されている。
【００２７】
ｎ+層１５ａは、ｎｐｎバイポーラトランジスタ４０のシンカーｎ+層として機能する。図２に示したｎ+層１５は、図４に示したｎ+層１５ａと同一の工程によって形成され、その結果、ｎ+層１５とｎ+層１５ａとは、同一の不純物濃度及び同一の深さで形成されている。ｎ+層１５ａは、コンタクト４６を介して配線４９に接続されている。
【００２８】
ｐ+層１８ａは、ｎｐｎバイポーラトランジスタ４０のベース領域として機能する。図２に示したｐ+層１８は、図４に示したｐ+層１８ａと同一の工程によって形成され、その結果、ｐ+層１８とｐ+層１８ａとは、同一の不純物濃度及び同一の深さで形成されている。
【００２９】
ポリシリコン膜１９ａは、ｎｐｎバイポーラトランジスタ４０のベース引き出し電極として機能する。図２に示したポリシリコン膜１９は、図４に示したポリシリコン膜１９ａと同一の工程によって形成され、その結果、ポリシリコン膜１９とポリシリコン膜１９ａとは、同一の膜厚で形成されている。ポリシリコン膜１９ａは、コンタクト４４を介して配線４７に接続されている。
【００３０】
ｐ+層１８ａの上面内には、ｎｐｎバイポーラトランジスタ４０のエミッタ領域４２が部分的に形成されている。エミッタ領域４２は、コンタクト４５を介して配線４８に接続されている。
【００３１】
図５は、図１に示した回路１の構成要素の一つであるｎＭＯＳＦＥＴ５０の構造を示す断面図である。ｐ型ウェル層１４ａは、ｎＭＯＳＦＥＴ５０のバックゲート層として機能する。図２に示したｐ型ウェル層１４は、図５に示したｐ型ウェル層１４ａと同一の工程によって形成され、その結果、ｐ型ウェル層１４とｐ型ウェル層１４ａとは、同一の不純物濃度及び同一の深さで形成されている。
【００３２】
ｎ+層１７ａは、ｎＭＯＳＦＥＴ５０のソース・ドレイン領域として機能する。図２に示したｎ+層１７は、図４に示したｎ+層１７ａと同一の工程によって形成され、その結果、ｎ+層１７とｎ+層１７ａとは、同一の不純物濃度及び同一の深さで形成されている。ｎ+層１７ａは、コンタクト５４を介して配線５５に接続されている。
【００３３】
ｐ型ウェル層１４ａの上面上には、ゲート絶縁膜５１、ゲート電極５２、及びサイドウォール５３を有するゲート構造が形成されている。
【００３４】
このように本実施の形態１に係る保護回路１及びそれを備えるＢｉＣＭＯＳ集積回路によると、上記特許文献３に開示されたサージ保護回路のように接合耐圧の低いエミッタ・ベース間接合を利用するのではなく、ｎＭＯＳＦＥＴ５０のソース・ドレイン領域に相当するｎ+層１７と、ｐ型ウェル層１４との間の接合の降伏を利用して、サージを吸収する。その結果、上記特許文献３に開示されたサージ保護回路と比較して、接合の劣化を抑制できるため、サージ保護回路６の信頼性を高めることができる。
【００３５】
また、ｎ型埋め込み層１１はｎｐｎバイポーラトランジスタ４０のコレクタ領域と同一の工程によって形成され、ｐ型ウェル層１４はｎＭＯＳＦＥＴ５０のバックゲート層と同一の工程によって形成され、ｎ+層１５はｎｐｎバイポーラトランジスタ４０のシンカーｎ+層と同一の工程によって形成され、ｎ+層１７はｎＭＯＳＦＥＴ５０のソース・ドレイン領域と同一の工程によって形成され、ｐ+層１８はｎｐｎバイポーラトランジスタ４０のベース領域と同一の工程によって形成され、ポリシリコン膜１９はｎｐｎバイポーラトランジスタ４０のベース引き出し電極と同一の工程によって形成される。つまり、サージ保護回路６は、ｎｐｎバイポーラトランジスタ４０及びｎＭＯＳＦＥＴ５０の形成工程によって併せて形成することができる。従って、サージ保護回路６を形成するために製造工程数が増加することを回避できる。
【００３６】
実施の形態２．
図６は、本発明の実施の形態２に係るＢｉＣＭＯＳ集積回路の構成を示す等価回路図である。ＢｉＣＭＯＳ集積回路は、サージ保護回路３１と、任意の回路１と、信号入力端子２と、グランド端子３とを備えている。信号入力端子２及びグランド端子３は、サージ保護回路３１を介して回路１に接続されている。サージ保護回路３１は、抵抗３０ｂと、上記実施の形態１に係るサージ保護回路６と同様のダイオード５及びｎｐｎバイポーラトランジスタ４とを備えている。
【００３７】
図７は、サージ保護回路３１の構造を示す断面図であり、図８は、サージ保護回路３１の構造を示す上面図である。図８に示したラインVII−VIIに沿った位置に関する断面構造が、図７に相当する。但し図８では、図７に示した層間絶縁膜２０及び素子分離絶縁膜１６の記載は省略してある。
【００３８】
以下、上記実施の形態１に係るサージ保護回路６との相違点を中心に、本実施の形態２に係るサージ保護回路３１の構造について説明する。
【００３９】
図７，８を参照して、ポリシリコン膜３３は、第１部分３６ａと第２部分３６ｂとを有している。第１部分３６ａは、図２，３に示したポリシリコン膜１９と同様に、平面視上ｎ+層１７を取り囲みつつ、ｐ+層１８の上面上に形成されている。なお、図２，３に示したポリシリコン膜１９と同様に、ポリシリコン膜３３は、ｎｐｎバイポーラトランジスタ４０のベース引き出し電極と同一の工程によって形成される。
【００４０】
第２部分３６ｂは、ｎ+層１７とｐ+層１８とによって挟まれている部分の素子分離絶縁膜１６ａの上面上に形成されている。第２部分３６ｂの一端は第１部分３６ａに繋がっており、他端は素子分離絶縁膜１６ａ上に位置している。つまり、第２部分３６ｂは、第２部分３６ｂの一端を始点として、素子分離絶縁膜１６ａの上面上に延在して形成されている。
【００４１】
第２部分３６ｂの他端は、図２，３に示したコンタクト２２と同様のコンタクト３４を介して、図２，３に示した配線２５と同様の配線３５に接続されている。ポリシリコン膜３３の抵抗は図６に示した抵抗３０ｂとして機能し、第２部分３６ｂの長さや幅を調整することによって、抵抗３０ｂの抵抗値は可変である。
【００４２】
上記実施の形態１に係るサージ保護回路６と同様に、抵抗３０ｂの抵抗値は、信号入力端子２に入力信号の振幅を超える電圧の信号が入力された場合に、ｐ型ウェル層１４とｎ型埋め込み層１１及びｎ+層１５との間の接合が順バイアス状態になるような値に設定される。
【００４３】
このように本実施の形態２に係るサージ保護回路３１及びそれを備えるＢｉＣＭＯＳ集積回路によると、第２部分３６ｂの長さや幅を調整することによって抵抗３０ｂの抵抗値を所望の値に設定できるので、上記実施の形態１に係るサージ保護回路６と比較すると、抵抗３０ｂの抵抗値の調整幅を広くとることができる。
【００４４】
しかも、抵抗３０ｂを形成するための専用の領域を新たに確保するのではなく、すでに存在する素子分離絶縁膜１６ａの上面上に第２部分３６ｂを延在して形成することにより、抵抗３０ｂが実現されている。従って、抵抗３０ｂを形成するにあたってチップ面積が増大することを回避できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態１に係るＢｉＣＭＯＳ集積回路の構成を示す等価回路図である。
【図２】本発明の実施の形態１に係るサージ保護回路の構造を示す断面図である。
【図３】本発明の実施の形態１に係るサージ保護回路の構造を示す上面図である。
【図４】ｎｐｎバイポーラトランジスタの構造を示す断面図である。
【図５】ｎＭＯＳＦＥＴの構造を示す断面図である。
【図６】本発明の実施の形態２に係るＢｉＣＭＯＳ集積回路の構成を示す等価回路図である。
【図７】本発明の実施の形態２に係るサージ保護回路の構造を示す断面図である。
【図８】本発明の実施の形態２に係るサージ保護回路の構造を示す上面図である。
【符号の説明】
【００４６】
１  回路、２  信号入力端子、３  グランド端子、４  ｎｐｎバイポーラトランジスタ、５  ダイオード、６，３１  サージ保護回路、１０  ｐ型シリコン基板、１１  ｎ型埋め込み層、１４  ｐ型ウェル層、１５，１７  ｎ+層、１６，１６ａ  素子分離絶縁膜、１８  ｐ+層、１９，３３  ポリシリコン膜、３０ａ，３０ｂ  抵抗、３６ａ  第１部分、３６ｂ  第２部分。
【図１】
2005347463.tif 000003
【図２】
2005347463.tif 000004
【図３】
2005347463.tif 000005
【図４】
2005347463.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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