(57)【要約】  【課題】  ＤＡＣ入力コードを設定するためのデータ量を軽減できるデータ出力装置の提供。  【解決手段】  入力されたｎビット分のシリアルデータをパラレルデータに変換するシリアルシフトレジスタ１１と、変換されたパラレルデータを保持するデータ保持レジスタ１２とを備え、第１クロック信号に同期してシリアルデータを１ビットずつ入力し、ｎビット分が入力された段階でパラレルデータとしてデータ保持レジスタ１２へ転送すると共に、第２クロック信号に同期して帰還シフトする機能を有する。【選択図】      図１
2005057389.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータに対する入力端子と、該入力端子から入力されたｎビット分（ｎは２以上の整数）のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するためのｎビットの保持部を有するレジスタと、該レジスタが保持するパラレルデータを外部へ出力する出力端子とを備えるデータ出力装置において、
前記レジスタのｉビット目（ｉ＝１，２，…，ｎ−１）の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトする手段を備え、シフトして得られたパラレルデータを前記出力端子から出力すべくなしてあることを特徴とするデータ出力装置。
【請求項２】
シリアルデータに対する入力端子と、該入力端子から入力されたｎビット分（ｎは２以上の整数）のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するためのｎビットの保持部を有する複数のレジスタと、各レジスタが保持するパラレルデータを外部へ出力する複数の出力端子とを備えるデータ出力装置において、
前記シリアルデータは、出力先を指定するアドレスデータを含み、前記変換回路によりパラレルデータに変換されたアドレスデータに基づいて、パラレルデータを保持すべきレジスタを切替える切替回路と、前記レジスタのｉビット目（ｉ＝１，２，…，ｎ−１）の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトする手段とを備え、シフトして得られたパラレルデータを前記出力端子から出力すべくなしてあることを特徴とするデータ出力装置。
【請求項３】
前記アドレスデータをデコードする回路を更に備え、デコードされたデータに基づいてレジスタを切替えるべくなしてあることを特徴とする請求項２に記載のデータ出力装置。
【請求項４】
前記レジスタのｊビット目（ｊ＝２，３，…，ｎ）の保持部に保持されたビット値をｊ−１ビット目の保持部へシフトするとともに、１ビット目の保持部に保持されたビット値をｎビット目の保持部へシフトする手段を更に備えることを特徴とする請求項１乃至請求項３の何れか一つに記載のデータ出力装置。
【請求項５】
前記変換回路が変換したパラレルデータをビット反転するビット反転回路と、該ビット反転回路がビット反転したパラレルデータをビット毎に保持するためのｎビットの保持部を有するレジスタと、前記出力端子から出力すべきパラレルデータの出力元を２つのレジスタの何れか一方に切替える切替回路とを更に備えることを特徴とする請求項１又は請求項４に記載のデータ出力装置。
【請求項６】
前記入力端子から入力されたシリアルデータをビット反転するビット反転回路と、該ビット反転回路がビット反転したシリアルデータをパラレルデータに変換する変換回路と、前記レジスタへ送出すべきパラレルデータの送出元を２つの変換回路の何れか一方に切替える切替回路とを更に備えることを特徴とする請求項１又は請求項４に記載のデータ出力装置。
【請求項７】
前記出力端子にＤＡＣを接続可能になしてあり、前記出力端子に接続されたＤＡＣへパラレルデータを出力すべくなしてあることを特徴とする請求項１乃至請求項６の何れか一つに記載のデータ出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡＣ入力コードを設定するためのデータを出力するデータ出力装置に関する。
【背景技術】
【０００２】
従来、ＤＡＣ回路を検査するためのデータを出力する装置として図１９に示したような測定装置が知られている。図１９に示した測定装置７０は、外部から入力されたｎビット分のシリアルデータをクロック信号に基づいてパラレルデータに変換するシリアルパラレル変換回路７１（以下、シリアルシフトレジスタという）と、該シリアルシフトレジスタ７１から出力されるパラレルデータをラッチ信号に同期して保持するデータ保持レジスタ７２とにより構成されている。データ保持レジスタ７２に保持されているデジタルデータを測定対象のＤＡＣ回路１００へ出力し、ＤＡＣ回路１００から得られるアナログデータが予め設定された期待値と一致するか否かにより検査が行われる。ＤＡＣ回路１００から出力されるデータと期待値とを比較した結果、両者が一致した場合は、ＤＡＣ回路１００は良品と判断され、両者が一致しなかった場合は、ＤＡＣ回路１００は不良品と判断される。
【０００３】
図２０は測定装置７０の詳細を説明するブロック図であり、図２１は測定装置７０の動作を説明するタイミングチャートである。シリアルシフトレジスタ７１は、ｎ個のＤ型フリップフロップ回路Ｄ０〜Ｄｎ−１を備えており、まず、クロック信号の立ち上がりに同期して、１ビット目（最下位ビット）のシリアルデータがＤ型フリップフロップ回路Ｄｎ−１に入力され、該Ｄ型フリップフロップ回路Ｄｎ−１にてそのデータが一時的に保持される。次のクロック信号の立ち上がりに同期してＤ型フリップフロップ回路Ｄｎ−１で保持している１ビット目のデータを隣のＤ型フリップフロップ回路Ｄｎ−２にシフトして、Ｄ型フリップフロップ回路Ｄｎ−２ににてそのデータを保持すると共に、２ビット目のデータがＤ型フリップフロップ回路Ｄｎ−１に入力されて保持される。同様に、次のクロック信号の立ち上がりに同期して、Ｄ型フリップフロップ回路Ｄｎ−２で保持している１ビット目のデータ、Ｄ型フリップフロップ回路Ｄｎ−１で保持している２ビット目のデータを夫々Ｄ型フリップフロップ回路Ｄｎ−３，Ｄｎ−２へシフトして保持すると共に、３ビット目のシリアルデータがＤ型フリップフロップ回路Ｄｎ−１に入力されて保持される。このような動作をｎビット目（最上位ビット）のデータがＤ型フリップフロップ回路Ｄｎ−１に入力されるまで繰り返すことにより、Ｄ型フリップフロップ回路Ｄ０，Ｄ１，…，Ｄｎ−１には、１ビット目のデータ、２ビット目のデータ、…、ｎビット目のデータがそれぞれ保持されることとなり、保持されたｎビット分のデータを出力することでパラレルデータに変換する。
【０００４】
データ保持レジスタ７２は、ｎ個のＤ型フリップフロップ回路Ｒ０〜Ｒｎ−１を備え、図２１に示すラッチ信号に同期してシリアルシフトレジスタ７１から出力されたデータを保持し、その保持したデータをＤＡＣ回路１００へ出力する。具体的には、シリアルシフトレジスタ７１のＤ型フリップフロップ回路Ｄ０，Ｄ１，…，Ｄｎ−１から出力される各データがデータ保持レジスタ７２のＤ型フリップフロップ回路Ｒ０，Ｒ１，…，Ｒｎ−１にて保持され、これらの保持されたデータがＤＡＣ回路１００へ出力される。
【０００５】
このように、従来の測定装置７０では、ＤＡＣ回路１００の入力設定をする際に、シリアルシフトレジスタ７１及びデータ保持レジスタ７２の２段のレジスタを経由して入力設定を行っていた。
【０００６】
また、別の従来例としてカウンタ回路を利用した測定装置が提案されている（例えば、特許文献１参照）。図２２はカウンタ回路を利用した従来の測定装置を示すブロック図である。
【０００７】
図２２に示した測定装置８０は、カウンタ回路８３と、ＤＡＣ回路１００の検査時及び通常動作時でデータを切替えるための切替回路８１と、入力段レジスタ８２とを備えている。ＤＡＣ回路１００の検査時には、カウンタ回路８３から出力される信号が入力段レジスタ８２に保持されるように切り替えられ、通常動作時には、切替回路８１はデータバスの信号が入力段レジスタ８２に保持されるように切り替えられる。このように、切替回路８１を切り替えることにより、ＤＡＣ回路１００の検査時にはカウンタ回路８３のカウント信号がＤＡＣ回路１００に入力される。
【特許文献１】特開平６−１５２４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１９に示した従来の測定装置７０は、シリアルシフトレジスタ７１とデータ保持レジスタ７２との２段レジスタ回路構成となっており、単純増加（減少）のコード入力によりＤＡＣ回路１００の特性を補償するためにｎビット分（２n 回）のシリアルデータを毎回シリアルシフトレジスタ７１に入力し、ラッチの信号によりデータ保持レジスタ７２でデータを保持する２段のレジスタ工程を必ず通らないと設定できないことになる。すなわち、２段のレジスタ工程を通ることでＤＡＣ入力を設定するための時間が長くなり、検査に要する時間が多く必要になる。他に外部からの入力信号のデータ設定がＤＡＣ入力ｎビット分（２n 回）と同等の数のデータが必要になり、シリアルデータを記憶させるための外部記憶装置も大容量になり装置のコストアップを招いているという問題点を有している。
【０００９】
また、図２２に示した測定装置８０では、カウンタ回路８３、及び切替回路８１、入力段レジスタ８２の３段の回路工程を介しているためＤＡＣ入力を設定する時間が長くなり、検査に要する時間も多く必要になるという問題点を有している。さらにカウンタ回路８３は、単純増加（減少）によるＤＡＣ入力設定は容易であるが、任意のＤＡＣ入力の設定、及びランダムなＤＡＣ入力の設定には長時間を要するという問題点を有している。
【００１０】
本発明は斯かる事情に鑑みてなされたものであり、入力されたｎビット分のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するｎビットの保持部を有するレジスタとを備え、レジスタのｉビット目（ｉ＝１，２，…，ｎ−１）の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトする構成とすることにより、大容量の外部記憶装置を必要とすることなく、高速に設定すべきデータを出力することが可能なデータ出力装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るデータ出力装置は、シリアルデータに対する入力端子と、該入力端子から入力されたｎビット分（ｎは２以上の整数）のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するためのｎビットの保持部を有するレジスタと、該レジスタが保持するパラレルデータを外部へ出力する出力端子とを備えるデータ出力装置において、前記レジスタのｉビット目（ｉ＝１，２，…，ｎ−１）の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトする手段を備え、シフトして得られたパラレルデータを前記出力端子から出力すべくなしてあることを特徴とする。
【００１２】
本発明にあっては、入力されたｎビット分のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するｎビットの保持部を有するレジスタとを備え、レジスタのｉビット目の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトするようにしているため、ＤＡＣ等の検査対象回路へ出力すべきデータを帰還シフトにより生成することが可能であり、多量のシリアルデータを入力させる必要がなく、シリアルデータを記憶させるための大容量の外部記憶装置を搭載する必要性がなくなる。また、入力させるデータ量を減少させることが可能となるため、検査に要する時間が短縮される。
【００１３】
本発明に係るデータ出力装置は、シリアルデータに対する入力端子と、該入力端子から入力されたｎビット分（ｎは２以上の整数）のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するためのｎビットの保持部を有する複数のレジスタと、各レジスタが保持するパラレルデータを外部へ出力する複数の出力端子とを備えるデータ出力装置において、前記シリアルデータは、出力先を指定するアドレスデータを含み、前記変換回路によりパラレルデータに変換されたアドレスデータに基づいて、パラレルデータを保持すべきレジスタを切替える切替回路と、前記レジスタのｉビット目（ｉ＝１，２，…，ｎ−１）の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトする手段とを備え、シフトして得られたパラレルデータを前記出力端子から出力すべくなしてあることを特徴とする。
【００１４】
本発明にあっては、入力されたｎビット分のシリアルデータをパラレルデータに変換する変換回路と、変換したパラレルデータに含まれるアドレスデータに基づいて、パラレルデータを保持すべきレジスタを切替える切替回路と、変換したパラレルデータをビット毎に保持するｎビットの保持部を有するレジスタとを備え、レジスタのｉビット目の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトするようにしているため、ＤＡＣ等の複数の検査対象回路へ出力すべきデータを帰還シフトにより生成することが可能であり、多量のシリアルデータを入力させる必要がなく、シリアルデータを記憶させるための大容量の外部記憶装置を搭載する必要性がなくなる。また、入力させるデータ量を減少させることが可能となるため、検査に要する時間が短縮される。
【００１５】
本発明に係るデータ出力装置は、前記アドレスデータをデコードする回路を更に備え、デコードされたデータに基づいてレジスタを切替えるべくなしてあることを特徴とする。
【００１６】
本発明にあっては、アドレスデータをデコードする回路を更に備えているため、多数の検査対象回路を検査する際に設定すべきアドレスデータのビット数を減少させることが可能となる。
【００１７】
本発明に係るデータ出力装置は、前記レジスタのｊビット目（ｊ＝２，３，…，ｎ）の保持部に保持されたビット値をｊ−１ビット目の保持部へシフトするとともに、１ビット目の保持部に保持されたビット値をｎビット目の保持部へシフトする手段を更に備えることを特徴とする。
【００１８】
本発明にあっては、レジスタのｊビット目の保持部に保持されたビット値をｊ−１ビット目の保持部へシフトするとともに、１ビット目の保持部に保持されたビット値をｎビット目の保持部へシフトするようにしているため、検査対象回路へ出力すべきデータを双方向帰還シフトにより生成することが可能となり、入力データを少なくすることが可能となる。
【００１９】
本発明に係るデータ出力装置は、前記変換回路が変換したパラレルデータをビット反転するビット反転回路と、該ビット反転回路がビット反転したパラレルデータをビット毎に保持するためのｎビットの保持部を有するレジスタと、前記出力端子から出力すべきパラレルデータの出力元を２つのレジスタの何れか一方に切替える回路とを更に備えることを特徴とする。
【００２０】
本発明にあっては、変換回路が変換したパラレルデータをビット反転するビット反転回路と、ビット反転したパラレルデータを保持するレジスタとを備え、出力すべきレジスタを切替えて出力するようにしている。したがって、検査対象回路へ出力すべきデータを、ビット反転及び帰還シフトにより生成することが可能となり、入力データ量を少なくすることが可能となる。
【００２１】
本発明に係るデータ出力装置は、前記入力端子から入力されたシリアルデータをビット反転するビット反転回路と、該ビット反転回路がビット反転したシリアルデータをパラレルデータに変換する変換回路と、前記レジスタへ送出すべきパラレルデータの送出元を２つの変換回路の何れか一方に切替える回路とを更に備えることを特徴とする。
【００２２】
本発明にあっては、入力されたシリアルデータをビット反転する反転回路と、ビット反転したシリアルデータをパラレルデータに変換する変換回路とを備え、出力すべきデータの出力元を２つの変換回路を切替えて出力するようにしている。したがって、検査対象回路へ出力すべきデータを、データのビット反転及び帰還シフトにより生成することが可能となり、入力データ量を少なくすることが可能となる。
【００２３】
本発明に係るデータ出力装置は、前記出力端子にＤＡＣを接続可能になしてあり、前記出力端子に接続されたＤＡＣへパラレルデータを出力すべくなしてあることを特徴とする。
【００２４】
本発明にあっては、出力端子に接続されたＤＡＣへパラレルデータを出力するようにしてあるため、ＤＡＣ回路に対して設定すべき入力コードが即時的に決定され、検査に要する時間が減少する。
【発明の効果】
【００２５】
本発明による場合は、入力されたｎビット分のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するｎビットの保持部を有するレジスタとを備え、レジスタのｉビット目の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトするようにしているため、ＤＡＣ等の検査対象回路へ出力すべきデータを帰還シフトにより生成することが可能であり、多量のシリアルデータを入力させる必要がなく、シリアルデータを記憶させるための大容量の外部記憶装置を搭載する必要性がなくなり、コストを減少させることが可能となる。また、入力させるデータ量を減少させることが可能となるため、検査に要する時間を短縮することができる。
【００２６】
本発明による場合は、入力されたｎビット分のシリアルデータをパラレルデータに変換する変換回路と、変換したパラレルデータに含まれるアドレスデータに基づいて、パラレルデータを保持すべきレジスタを切替える切替回路と、変換したパラレルデータをビット毎に保持するｎビットの保持部を有するレジスタとを備え、レジスタのｉビット目の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトするようにしているため、ＤＡＣ等の複数の検査対象回路へ出力すべきデータを帰還シフトにより生成することが可能であり、多量のシリアルデータを入力させる必要がなく、シリアルデータを記憶させるための大容量の外部記憶装置を搭載する必要性がなくなり、コストを減少させることが可能となる。また、入力させるデータ量を減少させることが可能となるため、検査に要する時間を短縮することができる。
【００２７】
本発明による場合は、アドレスデータをデコードする回路を更に備えているため、多数の検査対象回路を検査する際に設定すべきアドレスデータのビット数を減少させることが可能となる。
【００２８】
本発明による場合は、レジスタのｊビット目の保持部に保持されたビット値をｊ−１ビット目の保持部へシフトするとともに、１ビット目の保持部に保持されたビット値をｎビット目の保持部へシフトするようにしているため、検査対象回路へ出力すべきデータを双方向帰還シフトにより生成することが可能となり、入力データを少なくすることが可能となる。
【００２９】
本発明による場合は、変換回路が変換したパラレルデータをビット反転するビット反転回路と、ビット反転したパラレルデータを保持するレジスタとを備え、出力すべきレジスタを切替えて出力するようにしている。したがって、検査対象回路へ出力すべきデータを、ビット反転及び帰還シフトにより生成することが可能となり、入力データ量を少なくすることが可能となる。
【００３０】
本発明による場合は、入力されたシリアルデータをビット反転する反転回路と、ビット反転したシリアルデータをパラレルデータに変換する変換回路とを備え、出力すべきデータの出力元を２つの変換回路を切替えて出力するようにしている。したがって、検査対象回路へ出力すべきデータを、データのビット反転及び帰還シフトにより生成することが可能となり、入力データ量を少なくすることが可能となる。
【００３１】
本発明にあよる場合は、出力端子に接続されたＤＡＣへパラレルデータを出力するようにしてあるため、ＤＡＣ回路に対して設定すべき入力コードを即時的に決定することができ、検査に要する時間を減少することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００３３】
実施の形態１．
図１は本実施の形態に係る測定装置の構成を説明するブロック図である。図中１０は本発明のデータ出力装置を利用した測定装置であり、外部から入力されたｎビット分のシリアルデータをパラレルデータに変換するシリアルパラレル変換回路１１（以下、シリアルシフトレジスタという）と、該シリアルシフトレジスタ１１により変換されたパラレルデータを保持するためのデータ保持レジスタ１２とを備えており、このデータ保持レジスタ１２に保持されているデータを検査対象のＤＡＣ回路１００に転送して検査を行う。具体的には、ＤＡＣ回路１００から出力されるアナログデータが予め設定された期待値と一致するか否かにより良品であるか否かが検査され、期待値と一致する場合にはそのＤＡＣ回路１００が良品であると判定され、期待値と一致しない場合にはそのＤＡＣ回路１００が不良品であると判定される。測定装置１０は、検査の際に必要となる複数のパラレルデータからなるデータセットをＤＡＣ回路１００に転送する。
【００３４】
シリアルシフトレジスタ１１は、ｎ個のＤ型フリップフロップ回路Ｄ０〜Ｄｎ−１で構成され、第１クロック信号とシリアルのデータ信号とが入力される。シリアルシフトレジスタ１１の各Ｄ型フリッププロップ回路Ｄ０〜Ｄｎ−１は、データ保持レジスタ１２の各Ｄ型フリップフロップ回路Ｒ０〜Ｒｎ−１にそれぞれ接続されている。
【００３５】
データ保持レジスタ１２は、シリアルシフトレジスタ１１から出力されるパラレルデータをラッチ信号に同期させて保持すると共に、第２クロック信号に同期させて帰還シフトする機能を備えている。このデータ保持レジスタ１２から出力されるパラレルデータは前述したＤＡＣ回路１００に入力される。
【００３６】
図２は測定装置１０の詳細を説明するブロック図である。シリアルシフトレジスタ１１が備える各Ｄ型フリップフロップ回路Ｄ０〜Ｄｎ−１は、クロック入力端ＣＫ、データ入力端Ｄ、及びデータ出力端Ｑを有している。
【００３７】
以下、シリアルシフトレジスタ１１の動作について説明する。まず、第１クロック信号の立ち上がりに同期して１ビット目（最下位ビット）のシリアルデータがＤ型フリップフロップ回路Ｄｎ−１のデータ入力端Ｄに入力され、Ｄ型フリップフロップ回路Ｄｎ−１にてそのデータを保持する。そして、次の第１クロック信号の立ち上がりに同期して、Ｄ型フリップフロップ回路Ｄｎ−１で保持されている１ビット目のデータを隣のＤ型フリップフロップ回路Ｄｎ−２にシフトしてＤ型フリップフロップ回路Ｄｎ−２にて１ビット目のデータ保持すると共に、２ビット目のシリアルデータがＤ型フリップフロップ回路Ｄｎ−１に入力され、Ｄ型フリップフロップ回路Ｄｎ−１にて２ビット目のデータを保持する。更に、次の第１クロック信号の立ち上がりに同期して、Ｄ型フリッププロップ回路Ｄｎ−２に保持されている１ビット目のデータを隣のＤ型フリップフロップ回路Ｄｎ−３にシフトして保持し、Ｄ型フリップフロップ回路Ｄｎ−１に保持されている２ビット目のデータを隣のＤ型フリップフロップ回路Ｄｎ−２にシフトして保持すると共に、３ビット目のシリアルデータがＤ型フリップフロップ回路Ｄｎ−１に入力され保持される。
【００３８】
このような動作をｎビット目（最上位ビット）のシリアルデータがＤ型フリップフロップ回路に入力され保持されるまで繰り返すことにより、Ｄ型フリップフロップ回路Ｄ０，Ｄ１，…，Ｄｎ−１にはそれぞれ１ビット目（最下位ビット）のデータ、２ビット目のデータ、…、ｎビット目（最上位ビット）のデータがそれぞれ保持されることとなり、全体としてｎビット分のシリアルデータがｎビットのパラレルデータに変換される。
【００３９】
これに対してデータ保持レジスタ１２は、それぞれがクロック入力端ＣＫ、ラッチ信号入力端Ｌ、２つのデータ入力端Ｄ＿１，Ｄ＿２、及びデータ出力端Ｑを有するｎ個のＤ型フリップフロップ回路Ｒ０〜Ｒｎ−１により構成されており、ラッチ信号に同期してパラレルデータを保持すると共に、保持したデータをＤＡＣ回路１００に供給する。
【００４０】
以下、データ保持レジスタ１２の動作について説明する。シリアルシフトレジスタ１１の各Ｄ型フリップフロップ回路Ｄ０，Ｄ１，…，Ｄｎ−１から出力されるデータは、データ保持レジスタ１２のＤ型フリップフロップ回路Ｒ０，Ｒ１，…，Ｒｎ−１のそれぞれに保持される。すなわち、Ｄ型フリップフロップ回路Ｄ０から出力される１ビット目（最下位ビット）のデータはＤ型フリップフロップ回路Ｒ０に保持され、Ｄ型フリップフロップ回路Ｄ１から出力される２ビット目のデータはＤ型フリップフロップ回路Ｒ１に保持され、…、Ｄ型フリップフロップ回路Ｄｎ−１から出力されるｎビット目（最上位ビット）のデータはＤ型フリップフロップ回路Ｒｎ−１に保持される。
【００４１】
更に、データ保持レジスタ１２は、第２クロック信号に同期して帰還シフトする機能を備えており、クロック信号の立ち上がりに同期して左方向にデータをシフトすると共に、シフトしたデータをＤＡＣ回路１００に供給する。ここで、左方向にデータをシフトするとは、Ｄ型フリップフロップ回路Ｒ０に保持されているデータをＤ型フリップフロップ回路Ｒ１に、Ｄ型フリップフロップ回路Ｒ１に保持されているデータをＤ型フリップフロップ回路Ｒ２に、…、Ｄ型フリップフロップ回路Ｒｎ−２に保持されているデータをＤ型フリップフロップ回路Ｒｎ−１に、それぞれシフトして保持することを意味する。また、帰還シフトするとは、Ｄ型フリップフロップ回路Ｒｎ−１に保持されているデータをＤ型フリップフロップ回路Ｒ０にシフトして保持することを意味する。なお、左方向にデータをシフトする構成について説明したが、右方向にデータをシフトする構成にしてもよいことは勿論である。
【００４２】
次に、従来の構成（図１９）によりＤＡＣ回路１００に入力設定する場合と、本実施の形態の構成によりＤＡＣ回路１００に入力設定する場合とに関してそれぞれの測定装置５０，１０に入力すべきシリアルデータのデータ量の差異について説明する。
【００４３】
図３及び図４は測定装置１０に入力するシリアルデータの組合わせを説明する説明図である。例えば、２ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２2 （＝４）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置１０を用いた場合には、３通りのシリアルデータをシリアルシフトレジスタ１１に入力するだけで良く、シリアルシフトレジスタ１１に入力するデータ量が軽減される。すなわち、図３（ａ）に示したように“１０”のデータは、データ保持レジスタ１２に保持された“０１” のデータを帰還シフトして得ることができるため、シリアルシフトレジスタ１１に外部から入力する必要はなく、“１０”のデータをＤＡＣ回路１００に対して出力する場合には、２段のレジスタ工程（シリアルシフトレジスタ１１、及びデータ保持レジスタ１２）を通らなくて良いため検査時間を短縮できる。
【００４４】
３ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２3 （＝８）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置１０を用いた場合には、４通りのシリアルデータをシリアルシフトレジスタ１１に入力するだけで良い。すなわち、図３（ｂ）に示したように“０１０”のデータは、データ保持レジスタ１２に保持された“００１”のデータを帰還シフトして得ることができ、“１００”のデータは、“０１０”のデータを更に帰還シフトして得ることができる。同様に、“１１０”のデータは、データ保持レジスタ１２に保持された“０１１”のデータを帰還シフトして得ることができ、“１０１”のデータは、“１１０”のデータを更に帰還シフトして得ることができる。
【００４５】
４ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２4 （＝１６）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置１０を用いた場合には、６通りのシリアルデータをシリアルシフトレジスタ１１に入力するだけで良い。すなわち、図３（ｃ）に示したように、“００１０”のデータは、データ保持レジスタ１２に保持された“０００１”のデータを帰還シフトして得ることができ、“０１００”のデータは、“００１０”のデータを帰還シフトして得ることができ、“１０００”のデータは、“０１００”のデータを帰還シフトして得ることができる。同様に、“０１１０”のデータは、データ保持レジスタ１２に保持された“００１１”のデータを帰還シフトして得ることができる、“１１００”のデータは、“０１１０”のデータを帰還シフトして得ることができる、“１００１”のデータは、“１１００”のデータを帰還シフトして得ることができる。また、“１１１０”のデータは、データ保持レジスタ１２に保持された“０１１１”のデータを帰還シフトして得ることができ、“１１０１”のデータは、“１１１０”のデータを帰還シフトして得ることができ、“１０１１”のデータは、“１１０１”のデータを帰還シフトして得ることができる。
【００４６】
５ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２5 （＝３２）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置１０を用いた場合には、８通りのシリアルデータをシリアルシフトレジスタ１１に入力するだけで良い。すなわち、図４に示したように、“０００１０”のデータは、データ保持レジスタ１２に保持された“００００１”のデータを帰還シフトして得ることができ、“００１００”のデータは、“０００１０”のデータを帰還シフトして得ることができ、“０１０００”のデータは、“００１００”のデータを帰還シフトして得ることができ、“１００００”のデータは、“０１０００”のデータを帰還シフトして得ることができる。同様に、“００１１０”のデータは、データ保持レジスタ１２に保持された“０００１１”のデータを帰還シフトして得ることができ、“０１１００”のデータは、“００１１０”のデータを帰還シフトして得ることができ、“１１０００”のデータは、“０１１００”のデータを帰還シフトして得ることができ、“１０００１”のデータは、“１１０００”のデータを帰還シフトして得ることができる。また、“０１０１０”のデータは、データ保持レジスタ１２に保持された“００１０１”のデータを帰還シフトして得ることができ、“１０１００”のデータは、“０１０１０”のデータを帰還シフトして得ることができ、“０１００１”のデータは、“１０１００”のデータを帰還シフトして得ることができ、“１００１０”のデータは、“０１００１”のデータを帰還シフトして得ることができる。また、“０１１１０”のデータは、データ保持レジスタ１２に保持された“００１１１”のデータを帰還シフトして得ることができ、“１１１００”のデータは、“０１１１０”のデータを帰還シフトして得ることができ、“１１００１”のデータは、“１１１００”のデータを帰還シフトして得ることができ、“１００１１”のデータは、“１１００１”のデータを帰還シフトして得ることができる。また、“１０１１０”のデータは、データ保持レジスタ１２に保持された“０１０１１”のデータを帰還シフトして得ることができ、“０１１０１”のデータは、“１０１１０”のデータを帰還シフトして得ることができ、“１１０１０”のデータは、“０１１０１”のデータを帰還シフトして得ることができ、“１０１０１”のデータは、“１１０１０”のデータを帰還シフトして得ることができる。また、“１１１１０”のデータは、データ保持レジスタ１２に保持された“０１１１１”のデータを帰還シフトして得ることができ、“１１１０１”のデータは、“１１１１０”のデータを帰還シフトして得ることができ、“１１０１１”のデータは、“１１１０１”のデータを帰還シフトして得ることができ、“１０１１１”のデータは、“１１０１１”のデータを帰還シフトして得ることができる。
【００４７】
このように本実施の形態では、ＤＡＣ回路１００に対して出力すべきパラレルデータの一部をデータ保持レジスタ１２の帰還シフト機能を利用して得ているため、測定装置１０に入力するデータ（シリアルデータ）を軽減することが可能となる。
【００４８】
なお、通常動作時は第２クロック信号が供給されず、消費電力の低減を図ることが可能である。また、検査対象物をＤＡＣ回路１００とする代わりに別のロジック回路の設定に利用しても良い。
【００４９】
実施の形態２．
実施の形態１では、データ保持レジスタ１２が一方向にのみ帰還シフトする構成について説明したが、本実施の形態では双方向に帰還シフトする構成について説明する。すなわち、本実施の形態でのデータ保持レジスタは双方向に帰還シフトする機能を有しているため、左方向にデータをシフトさせる場合と、右方向にデータをシフトさせる場合とが可能となる。
【００５０】
図５は本実施の形態に係る測定装置の構成を説明するブロック図である。本実施の形態に係る測定装置２０は、実施の形態１に示した測定装置１０と同様の構成をしており、外部から入力されたｎビット分のシリアルデータをパラレルデータに変換するシリアルシフトレジスタ２１と、該シリアルシフトレジスタ２１により変換されたパラレルデータを保持するためのデータ保持レジスタ２２とを備えており、このデータ保持レジスタ２２に保持されているデータを検査対象のＤＡＣ回路１００に転送して検査を行う。
【００５１】
図６は測定装置２０の詳細を説明するブロック図である。なお、シリアルシフトレジスタ２１の構成については実施の形態１と全く同様であるためその説明を省略することとする。
【００５２】
データ保持レジスタ２２は、それぞれがクロック入力端ＣＫ、ラッチ信号入力端Ｌ、３つのデータ入力端Ｄ＿１，Ｄ＿ＲＩＧＨＴ，Ｄ＿ＬＥＦＴ、切替信号入力端Ｒ／Ｌ、及びデータ出力端Ｑを有するｎ個のＤ型フリップフロップ回路Ｒ０〜Ｒｎ−１により構成されており、シリアルシフトレジスタ２１から出力されるパラレルデータをラッチ信号に同期して保持すると共に、第２クロック信号に同期して帰還シフトする機能を備えている。また、切替信号入力端Ｒ／Ｌに入力される切替信号により、左方向又は右方向のどちらか一方にデータのシフト方向を切替えるようにしている。
【００５３】
実施の形態３．
図７は本実施の形態に係る測定装置の構成を説明するブロック図であり、図８は測定装置で利用されるスイッチ回路の詳細を説明するブロック図である。本実施の形態に係る測定装置３０は、シリアルシフトレジスタ３１、第１データ保持レジスタ３２、第２データ保持レジスタ３３、１／２分周回路３５、切替回路３７，３８、インバータ３４，３４，…，３４，３６、及びスイッチ回路ＳＷ，ＳＷ，…，ＳＷを備えている。
【００５４】
以下、本実施の形態に係る測定装置３０の動作を図９に示したタイミングチャートにより説明する。
【００５５】
シリアルシフトレジスタ３１は、実施の形態１と同様に外部から入力されたｎビット分のシリアルデータを第１クロック信号に同期してパラレルデータに変換するシリアルパラレル変換回路である。シリアルシフトレジスタ３１には、第１データ保持レジスタ３２が接続されているとともに、インバータ３４，３４，…，３４を介して第２データ保持レジスタ３３が接続されている。
【００５６】
第１データ保持レジスタ３２及び第２データ保持レジスタ３３の構成は、実施の形態１に示したデータ保持レジスタ１２の構成と同様であり（図２参照）、第２クロック信号に同期して保持しているデータを帰還シフトする。
【００５７】
１／２分周回路３５は、第２クロック信号を１／２分周するための回路であり、“Ｈ”レベルの信号と“Ｌ” レベルの信号とを交互に出力する。切替回路３７、３８は、論理和回路で構成され、１／２分周回路３５の出力が“Ｈ”レベルのとき、第２クロック信号を第１データ保持レジスタ３２に供給し、“Ｌ”レベルのとき、第２クロック信号を第２データ保持レジスタ３３に供給する。また、１／２分周回路３５と切替回路３８との間にはインバータ３６を備えている。インバータ３４，３４，…，３４は、シリアルシフトレジスタ３１と第２データ保持レジスタ３３との間に接続されており、シリアルシフトレジスタ３１から出力されたデータをビット反転させる。
【００５８】
また、スイッチ回路ＳＷは、図８に示すように２つの論理和回路３０１，３０２とインバータ３０３とにより構成されており、１／２分周回路３５の出力が“Ｈ”レベルのとき、第１データ保持レジスタ３２に保持されているデータをＤＡＣ回路１００に出力し、“Ｌ”レベルのとき、第２データ保持レジスタ３３に保持されているデータをＤＡＣ回路１００に出力する。
【００５９】
次に、従来の構成（図１９）によりＤＡＣ回路１００に入力設定する場合と、本実施の形態の構成によりＤＡＣ回路１００に入力設定する場合とに関してそれぞれの測定装置３０，７０に入力すべきシリアルデータのデータ量の差異について説明する。
【００６０】
図１０〜図１３は測定装置３０に入力するシリアルデータの組合わせを説明する説明図である。例えば、２ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２2 （＝４）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置３０を用いた場合には、２通りのシリアルデータをシリアルシフトレジスタ３１に入力するだけで良く、シリアルシフトレジスタ３１に入力するデータ量が軽減される。
【００６１】
本実施の形態では、シリアルデータ“００”が、まず、シリアルシフトレジスタ３１に入力され、パラレルデータ“００”に変換される。変換された“００”のパラレルデータが第１データ保持レジスタ３２に保持され、保持された“００”のパラレルデータをＤＡＣ回路１００に出力して検査する。第１データ保持レジスタ３２がパラレルデータ“００”を保持する際、同時に、パラレルデータ“００”を反転した“１１”のデータが第２データ保持レジス３３に保持され、“００”のパラレルデータをＤＡＣ回路１００に出力して検査した後、第２データ保持レジスタ３３に保持された“１１”のパラレルデータをＤＡＣ回路１００に出力して検査する。
【００６２】
次に、シリアルデータ“１０”がシリアルシフトレジスタ３１に入力され、パラレルデータ“１０”に変換される。変換された“１０”のパラレルデータが第１データ保持レジスタ３２に保持され、保持された“１０”のパラレルデータをＤＡＣ回路１００に出力して検査する。第１データ保持レジスタ３２がパラレルデータ“１０”を保持する際、同時に、パラレルデータ“１０”を反転した“０１”のデータが、第２データ保持レジスタ３３に保持され、“１０”のパラレルデータをＤＡＣ回路１００に出力して検査した後、第２データ保持レジスタ３３に保持された“０１”のパラレルデータをＤＡＣ回路１００に出力して検査する。
【００６３】
３ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２3 （＝８）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置３０を用いた場合には、２通りのシリアルデータをシリアルシフトレジスタ３１に入力するだけで良い。
【００６４】
まず、シリアルデータ“０００”がシリアルシフトレジスタ３１に入力され、パラレルデータ“０００”に変換される。変換された“０００”のデータが第１データ保持レジスタ３２に保持され、保持された“０００”のパラレルデータをＤＡＣ回路１００に出力して検査する。第１データ保持レジスタ３２にパラレルデータ“０００”を保持する際、同時に、“０００”を反転した“１１１”のデータが、第２データ保持レジスタ３２に保持され、“０００”のパラレルデータをＤＡＣ回路１００に出力して検査した後、第２データ保持レジスタ３２に保持された“１１１”のパラレルデータをＤＡＣ回路１００に出力して検査する。
【００６５】
次に、シリアルデータ“００１”がシリアルシフトレジスタ３１に入力され、パラレルデータ“００１”に変換される。変換された“００１”のデータが第１データ保持レジスタ３２に保持され、保持された“００１”のパラレルデータをＤＡＣ回路１００に出力して検査する。第１データ保持レジスタ３２にパラレルデータ“００１”を保持する際、同時に、“００１”を反転した“１１０”のデータが、第２データ保持レジスタ３２に保持され、“００１”のパラレルデータをＤＡＣ回路１００に出力して検査した後、第２データ保持レジスタ３２に保持された“１１０”のパラレルデータをＤＡＣ回路１００に出力して検査する。
【００６６】
次に、第１データ保持レジスタ３２により、保持された“００１”のデータを帰還シフトして、“０１０”のデータを保持し、“０１０”のパラレルデータをＤＡＣ回路１００に出力して検査する。次に、第２データ保持レジスタ３２により、保持された“１１０”のデータを帰還シフトして“１０１”のデータを保持し、“１０１”のパラレルデータをＤＡＣ回路１００に出力して検査する。
【００６７】
次に、第１データ保持レジスタ３２により、“０１０”のデータを帰還シフトして“１００”のデータを保持し、“１００”のパラレルデータをＤＡＣ回路１００に出力して検査する。次に、第２データ保持レジスタ３２により、“１０１”のデータを帰還シフトして“０１１”のデータを保持し、“０１１”のパラレルデータをＤＡＣ回路１００に出力して検査する。
【００６８】
４〜７ビットのパラレルデータをＤＡＣ回路１００に出力して検査する場合も同様である。４ビットのパラレルデータを出力してＤＡＣ回路１００を検査する場合には、従来では２4 （＝１６）通りのシリアルデータを測定装置７０に転送する必要があるが、本実施の形態に係る測定装置３０を利用するときには４通りのシリアルデータをシリアルシフトレジスタ３１に転送するだけでよい。また、５ビットのパラレルデータを出力してＤＡＣ回路１００を検査する場合には、従来では２5 （＝３２）通りのシリアルデータを測定装置７０に転送する必要があるが、本実施の形態に係る測定装置３０を利用するときには４通りのシリアルデータをシリアルシフトレジスタ３１に転送するだけでよい。また、６ビットのパラレルデータを出力してＤＡＣ回路１００を検査する場合には、従来では２6 （＝６４）通りのシリアルデータを測定装置７０に転送する必要があるが、本実施の形態に係る測定装置３０を利用するときには８通りのシリアルデータをシリアルシフトレジスタ３１に転送するだけでよい。また、７ビットのパラレルデータを出力してＤＡＣ回路１００を検査する場合には、従来では２7 （＝１２８）通りのシリアルデータを測定装置７０に転送する必要があるが、本実施の形態に係る測定装置３０を利用するときには１０通りのシリアルデータをシリアルシフトレジスタ３１に転送するだけでよい。
【００６９】
このように、本実施の形態では、測定装置３０に入力されたシリアルシフトレジスタ３１により変換して得られたパラレルデータ又はビット反転して得られたパラレルデータを帰還シフトしてＤＡＣ回路１００に対して出力すべきデータを得るようにしているため、測定装置３０に入力するデータ（シリアルデータ）を実施の形態１と比較しても更に軽減することが可能となる。
【００７０】
なお、本実施の形態では、シリアルシフトレジスタ３１にてパラレルデータに変換した後にビット反転する構成としたが、入力されたシリアルデータをそのままパラレルデータに変換するシリアルシフトレジスタと、入力されたシリアルデータをビット反転した後にパラレルデータに変換するシリアルシフトレジスタとを搭載し、２つのシリアルシフトレジスタを切替えてデータ保持レジスタに出力する構成であっても良い。
【００７１】
実施の形態４．
図１４は本実施の形態に係る測定装置の構成を説明するブロック図であり、図１５は測定装置の動作を説明するタイミングチャートである。本実施の形態に係る測定装置５０は、シリアルシフトレジスタＳＲ、２ｍ個（ｍは正の整数）のデータ保持レジスタＤＲ０〜ＤＲ（２m −１）、デコーダＤＥＣ、及び２ｍ個の切替回路Ｗ０〜Ｗ（２m −１）により構成される。
【００７２】
シリアルシフトレジスタＳＲは、ｎビット分のデータを保持するデータ部と転送先を指定するためのアドレスデータを保持するアドレス部とにより構成され、シリアル入力されたシリアルデータをアドレス部とデータ部とに分けて保持することによりパラレルデータに変換する。シリアルシフトレジスタＳＲのアドレス部はデコーダＤＥＣに接続されており、該デコーダＤＥＣの出力端はデータ保持レジスタＤＲ０〜ＤＲ（２m −１）の何れかを選択するための切替回路Ｗ０〜Ｗ（２m −１）に接続されている。デコーダＤＥＣは、アドレス部のアドレスデータに応じて複数のデータ保持レジスタＤＲ０〜ＤＲ（２m −１）の内、何れか一つをアクティブ（“Ｈ”レベル）にする信号を出力する。デコーダＤＥＣを設けることにより、アドレス部のビット数がｍビットの場合、ＤＡＣ回路は２ｍ個設定することができ、アドレス部のビット数を減らすことができる。
【００７３】
切替回路Ｗ０〜Ｗ（２m −１）は論理和回路により構成され、デコーダＤＥＣの出力から“Ｈ”レベルの信号を受けたデータ保持レジスタＤＲ０〜ＤＲ（２m −１）に対してラッチ信号に同期してデータ信号が転送される。シリアルシフトレジスタＳＲは実施の形態１と同様であり、２ｍ個のデータ保持レジスタＤＲ０〜ＤＲ（２m −１）が接続されている。
【００７４】
データ保持レジスタＤＲ０〜ＤＲ（２m −１）により保持されたパラレルデータは第２クロック信号に同期して帰還シフトされる。すなわち、データ保持レジスタＤＲ０の最上位ビットに対応するＤ型フリップフロップ回路Ｒｎ−１から出力されたデータは、データ保持レジスタＤＲ（２m −１）の最下位ビットに対応するＤ型フリップフロップ回路Ｒ０に入力されると共に、データ保持レジスタＤＲ（２m −１）のＤ型フリップフロップ回路Ｒ０，Ｒ１，…，Ｒｎ−２に保持されたデータは夫々上位ビット側へシフトされる。また、データ保持レジスタＤＲｉ（ｉ＝（２m −１），（２m −２），…，１）の最上位ビットから出力されるデータは隣接するデータ保持レジスタＤＲｉ−１の最下位ビットへ入力されると共に、各データ保持レジスタＤＲｉに保持された各ビットのデータは上位ビット側へとシフトされる。
【００７５】
各データ保持レジスタＤＲ０〜ＤＲ（２m −１）の出力端は検査対象であるＤＡＣ回路ＤＡＣ０〜ＤＡＣ（２m −１）の夫々に接続されており、各データ保持レジスタＤＲ０〜ＤＲ（２m −１）に保持されたデータはラッチ信号に同期して各ＤＡＣ回路ＤＡＣ０〜ＤＡＣ（２m −１）に転送される。
【００７６】
図１６及び図１７は測定装置５０に入力するシリアルデータの組合わせを説明する説明図である。図１６では、５ビット入力を有する２組のＤＡＣ回路ＤＡＣ０，ＤＡＣ１（すなわち、ｍ＝２の場合）を検査する際に測定装置５０に入力するシリアルデータの組合わせについて説明する。まず、“００００１”のデータがデータ保持レジスタＤＲ０に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力し、“０００１１”のデータがデータ保持レジスタＤＲ１に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力する（参照符（１），（２）を参照）。各データ保持レジスタＤＲ０，ＤＲ１により保持されたパラレルデータは検査用のデータとして夫々ＤＡＣ回路ＤＡＣ０，ＤＡＣ１に出力される。
【００７７】
次いで、各データ保持レジスタＤＲ０，ＤＲ１に保持されたデータは、第２クロック信号に同期して帰還シフトされる。すなわち、データ保持レジスタＤＲ０の各ビットのデータがそれぞれ上位ビット側にシフトされると共に、最上位ビットのデータがデータ保持レジスタＤＲ１の最下位ビットに入力される。また、データ保持レジスタＤＲ１の各ビットのデータがそれぞれ上位ビット側にシフトされると共に、最上位ビットのデータがデータ保持レジスタＤＲ０の最下位ビットに入力される。このようにして、データ保持レジスタＤＲ０には“０００１０”のデータが保持されることとなり、データ保持レジスタＤＲ１には、“００１１０”のデータが保持されることとなる。各データ保持レジスタＤＲ０，ＤＲ１に保持されたパラレルデータは検査用のデータとしてＤＡＣ回路ＤＡＣ０，ＤＡＣ１に出力される。
【００７８】
同様にして、帰還シフトを繰り返すことによりデータ保持レジスタＤＲ０，ＤＲ１の夫々につき更に８種類のデータが得られる。これらのデータは検査用のデータとしてＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力される。
【００７９】
次いで、“００１０１”のデータがデータ保持レジスタＲ０に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力すると共に、“００１１１”のデータがデータ保持レジスタＲ１に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力し、これらのデータを夫々ＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力する（参照符（３），（４）参照）。そして、前述と同様にして帰還シフトを第２クロック信号に同期させて実行してゆき、更に９種類のデータを各データ保持レジスタＤＲ０，ＤＲ１にて取得する。取得したデータは検査用のデータとして逐次的にＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力される。
【００８０】
次いで、“０１０１１”のデータがデータ保持レジスタＲ０に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力すると共に、“０１１１１”のデータがデータ保持レジスタＲ１に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力し、これらのデータを夫々ＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力する（参照符（５），（６）参照）。そして、前述と同様にして帰還シフトを第２クロック信号に同期させて実行してゆき、更に９種類のデータを各データ保持レジスタＤＲ０，ＤＲ１にて取得する。取得したデータは検査用のデータとして逐次的にＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力される。
【００８１】
また、“０００００”のデータがデータ保持レジスタＲ０に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力すると共に、“１１１１１”のデータがデータ保持レジスタＲ１に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力し、これらのデータを夫々ＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力する（参照符（７），（８）参照）。更に、“１１１１１”のデータがデータ保持レジスタＲ０に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力すると共に、“０００００”のデータがデータ保持レジスタＲ１に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力し、これらのデータを夫々ＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力する（参照符（９），（１０）参照）。
【００８２】
すなわち、実施の形態１に記載した測定装置１０では、５ビット入力のＤＡＣ回路１００を検査するために８通りのシリアルデータをシリアルシフトレジスタ１１に入力し、２４回の帰還シフトを実行する必要があるのに対し、本実施形態では１０通りのデータをシリアルシフトレジスタＳＲに入力し、アドレス設定にて２個のデータ保持レジスタＤＲ０，ＤＲ１に振り分け、２７回の帰還シフトを実行することにより２個のＤＡＣ回路ＤＡＣ０，ＤＡＣ１を測定できるようになる。
【００８３】
図１６では、２個のＤＡＣ回路ＤＡＣ０，ＤＡＣ１に対して入力設定を行うときのデータ転送の組合わせについて説明したが、ＤＡＣ回路が２ｎ個（ｎ＞１の整数）ある場合も同様である。すなわち、図１７に示す奇数番目に対応したＤＡＣ回路の設定は、図１６に示すＤＡＣ回路（ＤＡＣ０）の設定と同様であり、図１７に示す偶数番目に対応したＤＡＣ回路の設定は、図１６に示すＤＡＣ回路（ＤＡＣ１）の設定と同様である。このように検査すべきＤＡＣ回路が２ｎある場合も、１０通りのシリアルデータをシリアルシフトレジスタに転送し、アドレス設定により偶数番目と奇数番目とのデータ保持レジスタにそれぞれ交互にデータを振り分け、２７回の帰還シフトを実行することによって２ｎ個のＤＡＣ回路を測定することができる。
【００８４】
このように本実施の形態に係る測定装置５０では、実施の形態１に記載した測定装置１０と比較した場合、複数のデータ保持レジスタＤＲ０〜ＤＲ（２m −１）、及び複数の検査対象回路（ＤＡＣ回路ＤＡＣ０〜ＤＡＣ（２m −１））を１つのシリアルシフトレジスタＳＲから設定することができ、入力されるデータ数も複数のデータ保持レジスタＤＲ０〜ＤＲ（２m −１）で帰還シフトさせるために単体の帰還シフト時よりも低減することができる。
【００８５】
なお、本実施の形態においても、実施の形態２と同様にして双方向に帰還シフトする構成であっても良い。
【００８６】
実施の形態５．
実施の形態４では、シリアルシフトレジスタＳＲのアドレス部からデコーダＤＥＣを介してデータの転送先を定める構成であったが、シリアルシフトレジスタＳＲのアドレス部が直接的に転送先のアドレスを定める構成であっても良い。本実施の形態ではこのような構成を有する測定装置について説明する。
【００８７】
図１８は本実施の形態に係る測定装置の構成を説明するブロック図である。本実施の形態に係る測定装置６０は、シリアルシフトレジスタＳＲ、ｎ個（ｎは正の整数）のデータ保持レジスタＤＲ０〜ＤＲｎ−１、及び切替回路Ｗ０〜Ｗｎ−１により構成される。
【００８８】
シリアルシフトレジスタＳＲは、ｎビット分のデータを保持するデータ部と転送先を指定するためのアドレスデータを保持するアドレス部とにより構成される。本実施の形態では、アドレス部のビット数は測定対象のＤＡＣ回路の数と同数であり、アドレス部の各ビットのビット値により転送の可否を定めている。例えば、測定すべきＤＡＣ回路の数が６個である場合、アドレス部のビット数が“１０１０１０”のときは奇数番目のデータ保持レジスタが選択され、アドレス部のビット数が“０１０１０１”のときは偶数番目のデータ保持レジスタが選択される。
【００８９】
測定装置６０の内部構成は、実施の形態４で説明した測定装置５０と同様であるため、以下では、アドレスの設定に関して実施の形態４と異なる点について説明する。
【００９０】
実施の形態４に示した測定装置５０は、デコーダＤＥＣを有しているため、アドレス部のビット数が少ない場合であっても出力を多く設定することができ、多くのデータ保持レジスタにデータを転送することができる。但し、この場合、一度に設定できるアドレスは１つである。
【００９１】
本実施の形態では、シリアルシフトレジスタＳＲのアドレス部のビット数と同数のデータ保持レジスタに同時にデータを転送することができる。シリアルシフトレジスタＳＲのアドレス部のデータによりデータの転送先を定めることができるため、同一のデータを複数のデータ保持レジスタに同時に転送する際に利用される。例えば、図１７に示したように、奇数番目に対応するＤＡＣ回路の設定を同時に行う場合、及び偶数番目に対応するＤＡＣ回路の設定を同時に行う場合に効果的に設定することが可能となる。
【００９２】
なお、本実施の形態においても、実施の形態２と同様にして双方向に帰還シフトする構成であっても良い。
【図面の簡単な説明】
【００９３】
【図１】本実施の形態に係る測定装置の構成を説明するブロック図である。
【図２】測定装置の詳細を説明するブロック図である。
【図３】測定装置に入力するシリアルデータの組合わせを説明する説明図である。
【図４】測定装置に入力するシリアルデータの組合わせを説明する説明図である。
【図５】本実施の形態に係る測定装置の構成を説明するブロック図である。
【図６】測定装置の詳細を説明するブロック図である。
【図７】本実施の形態に係る測定装置の構成を説明するブロック図である。
【図８】測定装置で利用されるスイッチ回路の詳細を説明するブロック図である。
【図９】本実施の形態に係る測定装置の動作を説明するタイミングチャートである。
【図１０】測定装置に入力するシリアルデータの組合わせを説明する説明図である。
【図１１】測定装置に入力するシリアルデータの組合わせを説明する説明図である。
【図１２】測定装置に入力するシリアルデータの組合わせを説明する説明図である。
【図１３】測定装置に入力するシリアルデータの組合わせを説明する説明図である。
【図１４】本実施の形態に係る測定装置の構成を説明するブロック図である。
【図１５】測定装置の動作を説明するタイミングチャートである。
【図１６】測定装置に入力するシリアルデータの組合わせを説明する説明図である。
【図１７】測定装置に入力するシリアルデータの組合わせを説明する説明図である。
【図１８】本実施の形態に係る測定装置の構成を説明するブロック図である。
【図１９】従来の測定装置を示すブロック図である。
【図２０】測定装置の詳細を説明するブロック図である。
【図２１】測定装置の動作を説明するタイミングチャートである。
【図２２】カウンタ回路を利用した従来の測定装置を示すブロック図である。
【符号の説明】
【００９４】
１０，２０，３０，５０，６０  測定装置
１１，２１，３１  シリアルシフトレジスタ
１２，２２  データ保持レジスタ
３２  第１データ保持レジスタ
３３  第２データ保持レジスタ
Ｄ０，Ｄ１，…，Ｄｎ  Ｄ型フリップフロップ回路
Ｒ０，Ｒ１，…，Ｒｎ  Ｄ型フリップフロップ回路
１００  ＤＡＣ回路
【図１】
2005057389.tif 000003
【図２】
2005057389.tif 000004
【図３】
2005057389.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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