(57)【要約】【課題】  低消費電力化が可能な交流化周期がフレーム周期の駆動方法において、信号線の変動がパネル内の容量Ｃｄｓを介して画素電極に伝搬し、電圧レベルが変動してしまう。これにより実効値が変動するため、信号線の変動の有無により表示輝度差が生じる縦スメアと呼ぶ画質劣化が発生する。本発明は、消費電力の増加を最小限にとどめながら、この縦スメアによる画質劣化を軽減する表示装置を提供することにある。【解決手段】  上記課題を解決するにあたり、本発明の表示装置は、パネル内のすべての信号線をショートするためのスイッチと、すべての信号線をショートしている間、信号線駆動回路内の階調電圧生成部の出力をハイインピーダンスにするためのスイッチを設置した。これにより、信号線の変動の有無で生じる実効値差が低減し、縦スメアを軽減でき、低消費電力と高画質化の両立が可能である。【選択図】  図２
2005196133.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に配列された複数の信号線と、
前記第１の方向に交差する第２の方向に配列された複数の走査線と、
前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、
該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルを駆動する表示用駆動回路において、
該表示用駆動回路は、
表示データに対応した階調電圧を、前記複数の信号線の対応するものに出力する階調電圧生成回路と、
前記複数の信号線と前記階調電圧生成回路との間に設けられた第１の電気的結合を開閉し、かつ前記複数の信号線同士の間に設けられた第２の電気的結合を開閉するスイッチング回路を備え、
前記複数の走査線の各々の走査に対応する１走査期間内に、
前記第１の電気的結合を閉じ、且つ前記第２の電気的結合を開いて、前記階調電圧が前記複数の信号線に印加される階調電圧印加期間と、
前記第１の電気的結合を開き、且つ前記第２の電気的結合を閉じる信号線ショート期間とを含むことを特徴とする表示用駆動回路。
【請求項２】
前記信号線ショート期間の、前記階調電圧印加期間に対する比が、外部から前記表示用駆動回路に入力される信号により規定されることを特徴とする請求項１記載の表示用駆動回路。
【請求項３】
前記複数の走査線の各々に対応する前記１走査期間内に、対応する走査線が非選択状態となる非選択期間を設け、該非選択期間内に前記信号線ショート期間が含まれることを特徴とする請求項１〜２の内の何れかに記載の表示用駆動回路。
【請求項４】
第１の方向に配列された複数の信号線と、
前記第１の方向に交差する第２の方向に配列された複数の走査線と、
前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、
該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルを駆動する表示用駆動回路において、
該表示用駆動回路は、
表示データに対応した階調電圧を、前記複数の信号線の対応するものに出力する階調電圧生成回路と、
前記複数の信号線と前記階調電圧生成回路との間に設けられた第１の電気的結合を開閉し、かつ前記複数の信号線同士の間に設けられた第２の電気的結合を開閉するスイッチング回路と、
信号線固定電圧生成回路とを備え、
前記複数の走査線の各々の走査に対応する１走査期間内に、
前記第１の電気的結合を閉じ、且つ前記第２の電気的結合を開いて、前記階調電圧が前記複数の信号線に印加される階調電圧印加期間と、
前記第１の電気的結合を開き、且つ前記第２の電気的結合を閉じて、前記複数の信号線に前記信号線固定電圧生成回路からの固定電圧を印加する信号線固定期間とを含むことを特徴とする表示用駆動回路。
【請求項５】
前記固定電圧は、前記１走査期間毎に、前記複数の画素の内の該１走査期間に対応する画素群に供給される前記表示データ群を基に、前記信号線固定電圧生成回路が生成することを特徴とする請求項４記載の表示用駆動回路。
【請求項６】
前記固定電圧は、前記１走査期間毎に、前記複数の画素の内の該１走査期間に対応する画素群に供給される前記階調電圧を平均したものであることを特徴とする請求項５記載の表示用駆動回路。
【請求項７】
前記信号線固定期間の、前記階調電圧印加期間に対する比が、外部から前記表示用駆動回路に入力される信号により規定されることを特徴とする請求項４記載の表示用駆動回路。
【請求項８】
前記複数の走査線の各々に対応する前記１走査期間内に、対応する走査線が非選択状態となる非選択期間を設け、該非選択期間内に前記信号線固定期間が含まれることを特徴とする請求項４〜７の内の何れかに記載の表示用駆動回路。
【請求項９】
前記複数の画素の各々に設けられた光変調層又は光発光層に印加される電圧の極性が、
フレーム周期で反転することを特徴とする請求項１〜８の内の何れかに記載の表示用駆動回路。
【請求項１０】
前記表示パネルが、液晶表示パネル又はエレクトロルミネセンス表示パネルであることを特徴とする請求項１〜９の内の何れかに記載の表示用駆動回路。
【請求項１１】
第１の方向に配列された複数の信号線と、
前記第１の方向に交差する第２の方向に配列された複数の走査線と、
前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、
該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルを駆動する表示用駆動回路において、
該表示用駆動回路は、
表示データに対応した階調電圧を生成するラダー抵抗と、
該ラダー抵抗の出力をインピーダンス変換する複数のＯｐ−ＡＭＰと、
該Ｏｐ−ＡＭＰの出力する階調電圧を表示データに応じて選択するセレクタと、
前記複数のＯｐ−ＡＭＰの出力と前記セレクタとの間に設けられた第１の電気的結合を開閉し、かつ前記Ｏｐ−ＡＭＰの出力と電源との間に設けられた第２の電気的結合を開閉し、かつ前記セレクタの出力とグランドとの間に設けられた第３の電気的結合を開閉し、かつ前記複数の信号線同士の間に設けられた第４の電気的結合を開閉するスイッチング回路とを備え、
前記複数の走査線の各々の走査に対応する１走査期間内に、
前記第１の電気的結合を閉じ、且つ前記第２〜４の電気的結合を開いて、前記階調電圧が前記複数の信号線に印加される階調電圧印加期間と、
前記第１の電気的結合を開き、且つ前記第２〜４の電気的結合を閉じる信号線ショート期間とを含み、
前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記階調電圧印加期間での前記Ｏｐ−ＡＭＰへの電源供給を停止することを特徴とする表示用駆動回路。
【請求項１２】
前記信号線ショート期間の、前記階調電圧印加期間に対する比が、外部から前記表示用駆動回路に入力される信号により規定されることを特徴とする請求項１１記載の表示用駆動回路。
【請求項１３】
第１の方向に配列された複数の信号線と、
前記第１の方向に交差する第２の方向に配列された複数の走査線と、
前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、
該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルを駆動する表示用駆動回路において、
該表示用駆動回路は、
表示データに対応した階調電圧を生成するラダー抵抗と、
該ラダー抵抗の出力をインピーダンス変換する複数のＯｐ−ＡＭＰと、
該Ｏｐ−ＡＭＰの出力する階調電圧を表示データに応じて選択するセレクタと、
前記複数のＯｐ−ＡＭＰの出力と前記セレクタとの間に設けられた第１の電気的結合を開閉し、かつ前記Ｏｐ−ＡＭＰの出力と電源との間に設けられた第２の電気的結合を開閉し、かつ前記セレクタの出力とグランドとの間に設けられた第３の電気的結合を開閉し、かつ前記複数の信号線同士の間に設けられた第４の電気的結合を開閉するスイッチング回路とを備え、
前記複数の走査線の各々の走査に対応する１走査期間内に、
前記第１の電気的結合を閉じ、且つ前記第２〜４の電気的結合を開いて、前記階調電圧が前記複数の信号線に印加される階調電圧印加期間と、
前記第１の電気的結合を開き、且つ前記第２〜４の電気的結合を閉じる信号線ショート期間とを含み、
前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記階調電圧印加期間での前記Ｏｐ−ＡＭＰへの電源供給を停止し、かつ、前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記ラダー抵抗のダイナミックレンジを変更することを特徴とする表示用駆動回路。
【請求項１４】
前記信号線ショート期間の、前記階調電圧印加期間に対する比が、外部から前記表示用駆動回路に入力される信号により規定されることを特徴とする請求項１３記載の表示用駆動回路。
【請求項１５】
第１の方向に配列された複数の信号線と、
前記第１の方向に交差する第２の方向に配列された複数の走査線と、
前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、
該画素の表示を実現する光源と、
該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルを駆動する表示用駆動回路において、
該表示用駆動回路は、
表示データに対応した階調電圧を生成するラダー抵抗と、
該ラダー抵抗の出力をインピーダンス変換する複数のＯｐ−ＡＭＰと、
該Ｏｐ−ＡＭＰの出力する階調電圧を表示データに応じて選択するセレクタと、
前記複数のＯｐ−ＡＭＰの出力と前記セレクタとの間に設けられた第１の電気的結合を開閉し、かつ前記Ｏｐ−ＡＭＰの出力と電源との間に設けられた第２の電気的結合を開閉し、かつ前記セレクタの出力とグランドとの間に設けられた第３の電気的結合を開閉し、かつ前記複数の信号線同士の間に設けられた第４の電気的結合を開閉するスイッチング回路とを備え、
前記複数の走査線の各々の走査に対応する１走査期間内に、
前記第１の電気的結合を閉じ、且つ前記第２〜４の電気的結合を開いて、前記階調電圧が前記複数の信号線に印加される階調電圧印加期間と、
前記第１の電気的結合を開き、且つ前記第２〜４の電気的結合を閉じる信号線ショート期間とを含み、
前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記階調電圧印加期間での前記Ｏｐ−ＡＭＰへの電源供給を停止し、かつ、前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記ラダー抵抗のダイナミックレンジを変更し、かつ、前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記光源の輝度を変更することを特徴とする表示用駆動回路。
【請求項１６】
前記信号線ショート期間の、前記階調電圧印加期間に対する比が、外部から前記表示用駆動回路に入力される信号により規定されることを特徴とする請求項１５記載の表示用駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示データに応じた階調電圧を生成し、アクティブマトリクス型表示パネル、例えば液晶表示パネルへ出力する表示用駆動回路、及びその表示用駆動回路を備えた表示装置に係り、特に、低電力駆動が可能なフレーム周期交流駆動において、縦スメアと呼ばれる画質劣化を軽減可能な表示装置及び表示用駆動回路に関する。
【背景技術】
【０００２】
以下の説明においては、現在、表示パネルの中で、最も一般的に普及していると考えられる液晶表示パネルを、表示パネルの代表例として採り説明する。
【０００３】
これまでの携帯電話に代表されるモバイル機器向けの液晶パネルにおいては、低消費電力化が必須課題であり、そのために液晶パネルへの印加電圧の交流周期をフレーム周期とした液晶駆動方法を採用し、低消費電力化を図っていた。しかし、交流周期がフレーム周期の駆動方法を採用した場合、縦スメアと呼ばれる画質劣化が生じることが知られている。一方、昨今の携帯電話等のモバイル機器においては、ディスプレイの大型化、高精細度化が進んでおり、前述の縦スメアによる画質劣化が無視できないことが判った。これを受けて、液晶駆動方式は、縦スメアによる画質劣化の改善が期待できるライン周期で交流化する方式が主流となりつつある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述したように、液晶駆動時の交流化周期をフレーム周期にすると、低消費電力化を実現できるが、例えば図１（ａ）に示す中間階調の背景に黒色の矩形の表示パターンにおいては、図１（ｂ）に示すように、領域ＩＩの表示輝度は、領域Ｉの表示輝度と比べて暗くなり、縦すじが入る縦スメアと呼ぶ画質劣化が見られる。これに対し、ライン周期で交流化する駆動方式を採用することで、前述の縦スメアによる画質劣化が改善されることが知られているが、交流周期が短くなるため、消費電力の増加が伴う。したがって、低消費電力が実現可能なフレーム周期で交流化する駆動方式を前提に、縦スメアによる画質劣化を軽減することを新規課題とした。
【課題を解決するための手段】
【０００５】
上記課題であった、縦スメアの発生原因は、階調電圧印加時の信号線変動が液晶パネル内の容量のカップリングで、画素電極に伝搬するためであることが判っている。図１（ｃ）は液晶パネルの画素構造を示したものであるが、具体的には信号線Ｄｎ２の変動が円内のＣｄｓとＣｄｓ’のカップリングで画素電極Ｓの電圧Ｖｓが変動する。図１（ｄ）は図１（ａ）の表示パターンにおける走査線Ｇ０、対向電極ＣＯＭ、信号線Ｄｎ、画素電極Ｓの印加電圧Ｖｓと、その際の電圧実効値Ｖｒｍｓを示した図であるが、信号線Ｄｎ１の電圧レベルは１フレームの間に変動していないのに対し、信号線Ｄｎ２の電圧レベルは黒色の矩形を表示する際に変動する。この変動が、ＣｄｓとＣｄｓ’を介して画素電極Ｓに伝搬するために、領域Ｉの画素電圧Ｖｓ１は不変なのに対し、領域ＩＩの画素電圧Ｖｓ２は低下してしまう。この結果、領域ＩＩの画素における実効値Ｖｒｍｓ２は領域Ｉの画素の実効値Ｖｒｍｓ１に比べて低下し、表示輝度差が生じる縦スメアと呼ぶ画質劣化が発生する。
【０００６】
なお、ライン周期で交流化する駆動方式においても、同様にＣｄｓとＣｄｓ’のカップリングによる画素電極の電圧レベル変動は生じるが、ライン毎に信号線の変動方向が正負に切り替わり、画素電極の変動をキャンセルするため、縦スメアによる画質劣化は発生しない。ただし、交流周期をライン周期とすると、印加電圧の交流周波数が上昇し、液晶パネルの充放電電流が増加する。
【０００７】
まず、低消費電力の優位性を維持するため、フレーム周期で交流化する液晶駆動方式を前提とした。そして、図２に示すように信号線Ｄｎ１については実効値Ｖｒｍｓ１を減少させるために電圧を降下させ、信号線Ｄｎ２については実効値Ｖｒｍｓ２を増加させるために電圧を上昇させれば、実効値差（Ｖｒｍｓ１−Ｖｒｍｓ２）が小さくなり、縦スメアは改善できると考えた。なお、上記説明では、領域ＩＩに発生する画質劣化のみを説明したが、図１（ｂ）において、黒色の矩形の下側にも、上記同様のカップリング作用により画質劣化が生ずるが、これについては同様に考えることができるので、本書においてはその説明を省略する。
【０００８】
そこで、信号線駆動回路の隣り合う出力間にスイッチを設け、図２に示すように信号線ショート期間ＬＥＱで隣り合う信号線をショートさせることにした。なお、信号線ショート期間は１走査期間の前半、あるいは後半に設けることにする。
【０００９】
本書において開示される発明のうち、代表的なものの概要を説明すれば、下記の通りである。
【００１０】
（１）  第１の方向に配列された複数の信号線と、前記第１の方向に交差する第２の方向に配列された複数の走査線と、前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルを駆動する表示用駆動回路において、該表示用駆動回路は、表示データに対応した階調電圧を、前記複数の信号線の対応するものに出力する階調電圧生成回路と、前記複数の信号線と前記階調電圧生成回路との間に設けられた第１の電気的結合を開閉し、かつ前記複数の信号線同士の間に設けられた第２の電気的結合を開閉するスイッチング回路を備え、前記複数の走査線の各々の走査に対応する１走査期間内に、前記第１の電気的結合を閉じ、且つ前記第２の電気的結合を開いて、前記階調電圧が前記複数の信号線に印加される階調電圧印加期間と、前記第１の電気的結合を開き、且つ前記第２の電気的結合を閉じる信号線ショート期間とを含むことを特徴とする表示用駆動回路。
【００１１】
（２）  （１）に記載の表示用駆動回路において、前記信号線ショート期間の、前記階調電圧印加期間に対する比が、外部から前記表示用駆動回路に入力される信号により規定されることを特徴とする表示用駆動回路。
【００１２】
（３）  （１）〜（２）の内の何れかに記載の表示用駆動回路において、前記複数の走査線の各々に対応する前記１走査期間内に、対応する走査線が非選択状態となる非選択期間を設け、該非選択期間内に前記信号線ショート期間が含まれることを特徴とする表示用駆動回路。
【００１３】
（４）  第１の方向に配列された複数の信号線と、前記第１の方向に交差する第２の方向に配列された複数の走査線と、前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルを駆動する表示用駆動回路において、該表示用駆動回路は、表示データに対応した階調電圧を、前記複数の信号線の対応するものに出力する階調電圧生成回路と、前記複数の信号線と前記階調電圧生成回路との間に設けられた第１の電気的結合を開閉し、かつ前記複数の信号線同士の間に設けられた第２の電気的結合を開閉するスイッチング回路と、信号線固定電圧生成回路とを備え、前記複数の走査線の各々の走査に対応する１走査期間内に、前記第１の電気的結合を閉じ、且つ前記第２の電気的結合を開いて、前記階調電圧が前記複数の信号線に印加される階調電圧印加期間と、前記第１の電気的結合を開き、且つ前記第２の電気的結合を閉じて、前記複数の信号線に前記信号線固定電圧生成回路からの固定電圧を印加する信号線固定期間とを含むことを特徴とする表示用駆動回路。
【００１４】
（５）  （４）記載の表示用駆動回路において、前記固定電圧は、前記１走査期間毎に、前記複数の画素の内の該１走査期間に対応する画素群に供給される前記表示データ群を基に、前記信号線固定電圧生成回路が生成することを特徴とする表示用駆動回路。
【００１５】
（６）  （５）記載の表示用駆動回路において、前記固定電圧は、前記１走査期間毎に、前記複数の画素の内の該１走査期間に対応する画素群に供給される前記階調電圧を平均したものであることを特徴とする表示用駆動回路。
【００１６】
（７）  （４）記載の表示用駆動回路において、前記信号線固定期間の、前記階調電圧印加期間に対する比が、外部から前記表示用駆動回路に入力される信号により規定されることを特徴とする表示用駆動回路。
【００１７】
（８）  （４）〜（７）の内の何れかに記載の表示用駆動回路において、前記複数の走査線の各々に対応する前記１走査期間内に、対応する走査線が非選択状態となる非選択期間を設け、該非選択期間内に前記信号線固定期間が含まれることを特徴とする表示用駆動回路。
【００１８】
（９）  第１の方向に配列された複数の信号線と、前記第１の方向に交差する第２の方向に配列された複数の走査線と、前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルと、前記複数の走査線のそれぞれを順次選択する走査線駆動回路と、表示データに対応した階調電圧を、前記複数の信号線の対応するものに出力する信号線駆動回路とを備えた表示装置において、前記複数の走査線の各々の走査に対応する１走査期間内に、前記複数の信号線に前記階調電圧が印加される階調電圧印加期間と、前記複数の信号線に前記階調電圧を印加せずに、前記複数の信号線同士をショートする信号線ショート期間とを含むことを特徴とする表示装置。
【００１９】
（１０）  （９）記載の表示装置において、前記信号線ショート期間の、前記階調電圧印加期間に対する比が、外部から前記表示装置に入力される信号により規定されることを特徴とする表示装置。
【００２０】
（１１）  （９）〜（１０）の何れかに記載の表示装置において、前記複数の走査線の各々に対応する前記１走査期間内に、対応する走査線が非選択状態となる非選択期間を設け、該非選択期間内に前記信号線ショート期間が含まれることを特徴とする表示装置。
【００２１】
（１２）  第１の方向に配列された複数の信号線と、前記第１の方向に交差する第２の方向に配列された複数の走査線と、前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルと、前記複数の走査線のそれぞれを順次選択する走査線駆動回路と、表示データに対応した階調電圧を、前記複数の信号線の対応するものに出力する信号線駆動回路とを備えた表示装置において、前記複数の走査線の各々の走査に対応する１走査期間内に、前記複数の信号線に前記階調電圧が印加される階調電圧印加期間と、前記複数の信号線に前記階調電圧を印加せずに、前記複数の信号線の全てに特定の電圧を印加する信号線固定期間とを含むことを特徴とする表示装置。
【００２２】
（１３）  （１２）に記載の表示装置において、前記信号線ショート期間の、前記階調電圧印加期間に対する比が、外部から前記表示装置に入力される信号により規定されることを特徴とする表示装置。
【００２３】
（１４）  （１２）〜（１３）の内の何れかに記載の表示装置において、前記複数の走査線の各々に対応する前記１走査期間内に、対応する走査線が非選択状態となる非選択期間を設け、該非選択期間内に前記信号線固定期間が含まれることを特徴とする表示装置。      
【００２４】
（１５）  （１）〜（８）の内の何れかに記載の表示用駆動回路において、前記複数の画素の各々に設けられた光変調層又は光発光層に印加される電圧の極性が、フレーム周期で反転することを特徴とする表示用駆動回路。
【００２５】
（１６）  （９）〜（１４）の内の何れかに記載の表示装置において、前記複数の画素の各々に設けられた光変調層又は光発光層に印加される電圧の極性が、フレーム周期で反転することを特徴とする表示装置。
【００２６】
（１７）  （１）〜（８）及び（１５）の内の何れかに記載の表示用駆動回路において、前記表示パネルが、液晶表示パネル又はエレクトロルミネセンス表示パネルであることを特徴とする表示用駆動回路。
【００２７】
（１８）  （９）〜（１４）及び（１６）の内の何れかに記載の表示装置において、前記表示パネルが、液晶表示パネル又はエレクトロルミネセンス表示パネルであることを特徴とする表示装置。
【００２８】
（１９）第１の方向に配列された複数の信号線と、前記第１の方向に交差する第２の方向に配列された複数の走査線と、前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルを駆動する表示用駆動回路において、該表示用駆動回路は、表示データに対応した階調電圧を生成するラダー抵抗と、該ラダー抵抗の出力をインピーダンス変換する複数のＯｐ−ＡＭＰと、該Ｏｐ−ＡＭＰの出力する階調電圧を表示データに応じて選択するセレクタと、前記複数のＯｐ−ＡＭＰの出力と前記セレクタとの間に設けられた第１の電気的結合を開閉し、かつ前記Ｏｐ−ＡＭＰの出力と電源との間に設けられた第２の電気的結合を開閉し、かつ前記セレクタの出力とグランドとの間に設けられた第３の電気的結合を開閉し、かつ前記複数の信号線同士の間に設けられた第４の電気的結合を開閉するスイッチング回路とを備え、前記複数の走査線の各々の走査に対応する１走査期間内に、前記第１の電気的結合を閉じ、且つ前記第２〜４の電気的結合を開いて、前記階調電圧が前記複数の信号線に印加される階調電圧印加期間と、前記第１の電気的結合を開き、且つ前記第２〜４の電気的結合を閉じる信号線ショート期間とを含み、前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記階調電圧印加期間での前記Ｏｐ−ＡＭＰへの電源供給を停止することを特徴とする表示用駆動回路。
【００２９】
（２０）前記信号線ショート期間の、前記階調電圧印加期間に対する比が、外部から前記表示用駆動回路に入力される信号により規定されることを特徴とする（１９）記載の表示用駆動回路。
【００３０】
（２１）第１の方向に配列された複数の信号線と、前記第１の方向に交差する第２の方向に配列された複数の走査線と、前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルを駆動する表示用駆動回路において、該表示用駆動回路は、表示データに対応した階調電圧を生成するラダー抵抗と、該ラダー抵抗の出力をインピーダンス変換する複数のＯｐ−ＡＭＰと、該Ｏｐ−ＡＭＰの出力する階調電圧を表示データに応じて選択するセレクタと、前記複数のＯｐ−ＡＭＰの出力と前記セレクタとの間に設けられた第１の電気的結合を開閉し、かつ前記Ｏｐ−ＡＭＰの出力と電源との間に設けられた第２の電気的結合を開閉し、かつ前記セレクタの出力とグランドとの間に設けられた第３の電気的結合を開閉し、かつ前記複数の信号線同士の間に設けられた第４の電気的結合を開閉するスイッチング回路とを備え、前記複数の走査線の各々の走査に対応する１走査期間内に、前記第１の電気的結合を閉じ、且つ前記第２〜４の電気的結合を開いて、前記階調電圧が前記複数の信号線に印加される階調電圧印加期間と、前記第１の電気的結合を開き、且つ前記第２〜４の電気的結合を閉じる信号線ショート期間とを含み、前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記階調電圧印加期間での前記Ｏｐ−ＡＭＰへの電源供給を停止し、かつ、前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記ラダー抵抗のダイナミックレンジを変更することを特徴とする表示用駆動回路。
【００３１】
（２２）前記信号線ショート期間の、前記階調電圧印加期間に対する比が、外部から前記表示用駆動回路に入力される信号により規定されることを特徴とする（２１）記載の表示用駆動回路。
【００３２】
（２３）第１の方向に配列された複数の信号線と、前記第１の方向に交差する第２の方向に配列された複数の走査線と、前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、該画素の表示を実現する光源と、該複数の画素の各々において、その第１の端子が前記複数の信号線の内の対応するものに結合され、その第２の端子が前記走査線の内の対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子とを備えた表示パネルを駆動する表示用駆動回路において、該表示用駆動回路は、表示データに対応した階調電圧を生成するラダー抵抗と、該ラダー抵抗の出力をインピーダンス変換する複数のＯｐ−ＡＭＰと、該Ｏｐ−ＡＭＰの出力する階調電圧を表示データに応じて選択するセレクタと、前記複数のＯｐ−ＡＭＰの出力と前記セレクタとの間に設けられた第１の電気的結合を開閉し、かつ前記Ｏｐ−ＡＭＰの出力と電源との間に設けられた第２の電気的結合を開閉し、かつ前記セレクタの出力とグランドとの間に設けられた第３の電気的結合を開閉し、かつ前記複数の信号線同士の間に設けられた第４の電気的結合を開閉するスイッチング回路とを備え、前記複数の走査線の各々の走査に対応する１走査期間内に、前記第１の電気的結合を閉じ、且つ前記第２〜４の電気的結合を開いて、前記階調電圧が前記複数の信号線に印加される階調電圧印加期間と、前記第１の電気的結合を開き、且つ前記第２〜４の電気的結合を閉じる信号線ショート期間とを含み、前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記階調電圧印加期間での前記Ｏｐ−ＡＭＰへの電源供給を停止し、かつ、前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記ラダー抵抗のダイナミックレンジを変更し、かつ、前記信号線ショート期間での前記第２の電気的結合を開閉するスイッチング回路の電圧レベルに従い、前記光源の輝度を変更することを特徴とする表示用駆動回路。
【００３３】
（２４）前記信号線ショート期間の、前記階調電圧印加期間に対する比が、外部から前記表示用駆動回路に入力される信号により規定されることを特徴とする（２３）記載の表示用駆動回路。
【発明の効果】
【００３４】
本発明によれば、信号線駆動回路の隣り合う出力間に設けたスイッチをオン状態にして、パネル内の信号線を同一電位に遷移させることにする。これにより、例えば、図１（ａ）の表示パターンにおいては、図２に示すように、これまで信号線Ｄｎ２の変動で実効値が低下していた画素については、信号線ショート期間ＬＥＱで実効値が増加し、本来の実効値を得ていた画素については、信号線ショート期間ＬＥＱで実効値が低下するため、両画素間の実効値差が小さくなり、縦スメアは軽減される。なお、信号線ショート期間ＬＥＱを１走査期間の１／２とすると、実効値差は１／２の低減が期待できる。
【００３５】
以上により、フレーム周期で交流化する駆動方式を採用した場合であっても、縦スメアと呼ばれる画質劣化を軽減し、液晶ディスプレイにおいて、低消費電力化と高画質化が実現できる。
【発明を実施するための最良の形態】
【００３６】
本発明は、アクティブマトリクス型表示パネルを使用した表示装置に係わるものであるが、前述の如く、現在、表示パネルの中で、最も一般的に広く普及しているのは液晶表示パネルと考えられるので、表示パネルの代表例として液晶パネルを例に採り詳細説明するが、本発明は、後述する如く、液晶パネル以外のアクティブマトリクス型表示パネル、例えば、エレクトロルミネスセンス（ＥＬ）タイプの表示パネルを使用した場合にも適用できることは言うまでもない。
【実施例１】
【００３７】
本発明の第１の実施例による液晶表示装置の構成について、図３〜４を用いて説明する。
【００３８】
まず、図３は、本発明第１の実施例に係る液晶表示装置のブロック図であり、３０１は信号線駆動回路、３０２は走査線駆動回路、３０３は電源部で、３０４は液晶パネル、３０５はシステムインタフェース、３０６は制御レジスタ、３０７はタイミングコントローラ、３０８はラッチ回路、３０９は階調電圧生成回路、３１０はレベルシフタ、３１１はスイッチ、３１２はスイッチ、３１３はシフトレジスタ、３１４はレベルシフタである。
【００３９】
液晶パネル３０４においては、画素毎にＴＦＴが配置されており、これに接続する信号線と走査線とがマトリクス状に配線されて、アクティブマトリクス型で構成される。
【００４０】
走査線駆動回路３０２は、液晶パネル３０４内の走査線に線順次でＴＦＴをオン状態にする走査パルスを印加する。
【００４１】
信号線駆動回路３０１は信号線を介して、ＴＦＴのソース端子に接続された画素電極に階調電圧を印加することになる。なお、画素電極に印加された階調電圧により、液晶分子にかかる実効値が変化し、表示輝度は制御されるものとする。
【００４２】
次に、信号線駆動回路３０１、走査線駆動回路３０２を構成する各ブロックの動作について説明する。
【００４３】
システムインタフェース３０５は、ＣＰＵが出力する表示データ及びインストラクションを受け、制御レジスタ３０６へ出力する動作を行う。動作の詳細は、例えば（株）日立製作所半導体グループから出版されている「２５６色カラー表示対応ＲＡＭ内蔵３８４チャンネルセグメントドライバＨＤ６６７６３」暫定仕様書Ｒｅｖ０．６記載の“システムインタフェース”に準拠しているものとする。ここで、インストラクションとは、信号線駆動回路３０１、走査線駆動回路３０２の内部動作を決定するための情報であり、フレーム周波数、駆動ライン数、色数、信号線ショート期間設定等の各種パラメータを含む。
【００４４】
タイミングコントローラ３０７はドットカウンタを持っており、ドットクロックをカウントすることでラインクロックを生成する。なお、タイミングコントローラ３０７はスイッチ３１１とスイッチ３１２の動作タイミングを規定する信号ＳＧ１、ＳＧ２を生成するショート期間調整部を含む。
【００４５】
制御レジスタ３０６は、ラッチ回路を内蔵し、システムインタフェースからの信号線ショート期間調整値ＬＥＱをタイミングコントローラ３０７内のショート期間調整部に転送する。なお、制御レジスタ３０６は信号線ショート期間調整値ＬＥＱを保持する信号線ショート期間調整レジスタを有する。
【００４６】
ラッチ回路３０８はラインクロックの立ち下がりタイミングで動作し、１ライン分の表示データを階調電圧生成部３０９に転送する。
【００４７】
階調電圧生成部３０９は、複数の階調表示を実現する階調電圧レベルを生成し、ラッチ回路３０８から転送されるデジタルの表示データを内蔵したデコーダ回路、レベルシフタ、セレクタ回路でアナログの階調電圧レベルに変換するＤＡコンバータの役割を果たす。なお、信号線に階調電圧を印加するＯｐ−ＡＭＰは、前述のセレクタ回路の入力側に設置しても構わないし、セレクタ回路の出力側に設置しても構わない。
【００４８】
レベルシフタ３１０は、タイミングコントローラ３０７から転送されるスイッチ３１１を制御するための信号ＳＧ１、スイッチ３１２を制御するための信号ＳＧ２をＶｃｃ‐ＧＮＤレベルからＶＤＤ‐ＧＮＤレベルに変換し、スイッチ３１１、スイッチ３１２へ転送する。
【００４９】
スイッチ３１１は、信号線ショート期間ＬＥＱで“０”（ロー）、それ以外で“１”（ハイ）となる信号ＳＧ１で制御する。なお、本実施例では、信号ＳＧ１が“０”（ロー）でスイッチ３１１をオフ状態にし、信号線駆動回路３０１内の階調電圧生成部３０９の出力をハイインピーダンスにする。そして、信号ＳＧ１が“１”（ハイ）でスイッチ３１１をオン状態にし、信号線駆動回路３０１は信号線に階調電圧を印加するものとする。
【００５０】
スイッチ３１２は、信号線ショート期間ＬＥＱで“１”（ハイ）、それ以外で“０”（ロー）となる信号ＳＧ２で制御する。なお、本実施例では、信号ＳＧ２が“１”（ハイ）でスイッチ３１２をオン状態にし、液晶パネルのすべての信号線をショート、すべての信号線を一度同じ電位に遷移させる。そして、信号ＳＧ２が“０”（ロー）でスイッチ３１２をオフ状態にし、すべての信号線間は無接続状態にするものとする。
【００５１】
シフトレジスタ３１３はタイミングコントローラ３０７から転送されるラインクロックに同期して、走査線Ｇ０〜Ｇｙに対して線順次になるような走査パルスを生成する。なお、ここで生成する走査パルスのハイ幅は１走査期間となる。
【００５２】
レベルシフタ３１４はシフトレジスタ３１３から転送されるＶｃｃ‐ＧＮＤレベルの走査パルスをＶＧＨ‐ＶＧＬレベルに変換し、液晶パネル３０４へ出力する。なお、ＶＧＨはＴＦＴがオン状態になる電圧レベル、ＶＧＬはＴＦＴがオフ状態になる電圧レベルである。
【００５３】
次に図４（ａ）を用いて、本発明に係るスイッチ３１１、スイッチ３１２の各々の制御について、タイミングコントローラ３０７内のショート期間調整部を含めて説明する。
【００５４】
４０１は、スイッチ３１１、スイッチ３１２の動作タイミングを調整するショート期間調整部、４０２はスイッチ３１１、スイッチ３１２の動作タイミングを規定するショート期間調整値ＬＥＱを保持するショート期間調整レジスタ、４０３はカウンタ、４０４は比較器である。
【００５５】
カウンタ４０３はドットクロックをカウントし、比較器４０４はカウンタ４０３の出力ｘとショート期間調整レジスタ４０２から転送されるショート期間調整値ＬＥＱを比較し、スイッチ３１１を制御する信号ＳＧ１と、スイッチ３１２を制御する信号ＳＧ２を生成する。本実施例では、比較器４０４はｘ≦ＬＥＱの条件で“１”（ハイ）、ｘ＞ＬＥＱの条件で“０”（ロー）を出力する。
【００５６】
次に、本発明に係るスイッチ３１１、スイッチ３１２の各々の制御について、各信号のタイミングチャートを図４（ｂ）に示す。
【００５７】
まず、走査線Ｇ０に走査パルスが印加され、パネルの１行目のＴＦＴスイッチがすべてオン状態になる。次に、信号ＳＧ１の立ち下がりに同期して階調電圧生成部３０９の出力に設置されたスイッチ３１１がオフ状態になり、信号ＳＧ２の立ち上がりに同期して信号線間に設置されたスイッチ３１２がオン状態になるため、信号線間はショートされ、すべての信号線の電圧レベルは一度平均電圧レベルに遷移する。そして、信号ＳＧ２の立ち下がりに同期してスイッチ３１２がオフ状態になり、信号ＳＧ１の立ち上がりに同期してスイッチ３１１がオン状態になるため、信号線駆動回路３０１は信号線とＴＦＴを介して画素電極に階調電圧を印加することになる。そして、走査線Ｇ０の電圧レベルがＶＧＬになり、ＴＦＴがオフ状態になると、パネルの一行目の画素電極の電圧レベルが確定する。なお、すべての信号線をショートする信号線ショート期間ＬＥＱで、信号線駆動回路３０１内の階調電圧を出力するＯｐ−ＡＭＰ回路への定常電流供給を停止させ、低消費電力化を図っても構わない。
【００５８】
これらにより、例えば図１（ａ）に示す表示パターンにおける、信号線Ｄｎ１と信号線Ｄｎ２、領域Ｉと領域ＩＩの画素電圧Ｖｓ１、Ｖｓ２、及び実効値Ｖｒｍｓ１、Ｖｒｍｓ２は、図２に示すようになる。ここで、信号線Ｄｎ２の電圧レベルは信号線ショート期間ＬＥＱで上昇するため、Ｃｄｓ、Ｃｄｓ’のカップリングにより領域ＩＩの画素電圧Ｖｓ２も上昇し、その結果、実効値Ｖｒｍｓ２が増加する。また、信号線Ｄｎ１の電圧レベルは信号線ショート期間ＬＥＱで降下するため、Ｃｄｓ、Ｃｄｓ’のカップリングにより領域Ｉの画素電圧Ｖｓ１も降下し、その結果、実効値Ｖｒｍｓ１が減少する。これにより、従来信号線の変動有無により生じていた実効値差（Ｖｒｍｓ１−Ｖｒｍｓ２）が小さくなり、輝度差も軽減できることから、縦スメアによる画質劣化は軽減されることになる。
【００５９】
以上のような回路構成と動作タイミングにより、交流化周期がフレーム周期である駆動方法であっても、縦スメアと呼ぶ画質劣化を軽減し、低消費電力化と高画質化の両立を実現した。
【００６０】
なお、本発明は、縦方向あるいは横方向で信号線を共有化するアクティブマトリクス型パネルであり、また、電圧レベルで表示輝度を制御するパネルであれば適用可能である。したがって、前述の条件を満たせば、本実施例で述べた液晶パネル以外でも、有機ＥＬパネルやそれ以外の表示素子であっても構わない。ここで、表示装置の各画素には、供給される階調電圧に対応してそこを透過する光の量又はそこで反射される光の量を変調する光変調層、例えば液晶層、或いは、階調電圧に対応して発光する光の量を変調する発光層、例えばエレクトロルミネスセンス（ＥＬ）層が設けられている。そして、交流駆動の際は、これら光変調層あるいは発光層に印加される電圧の極性が、周期的に反転されている。
【００６１】
また、本実施例において、本発明に関する駆動回路は表示ＲＡＭ内蔵型であっても非内蔵型であっても構わない。
【実施例２】
【００６２】
本発明の第二の実施例による液晶駆動回路の構成について、図５を用いて説明する。
【００６３】
本発明の第二の実施例は、前記第一の実施例における走査線駆動回路３０２、スイッチ３１１及びスイッチ３１２の代わりに、設置場所を変えた走査線駆動回路５０３、スイッチ５０５及びスイッチ５０６を使用するものである。
【００６４】
図５は、本発明第二の実施例に係る液晶表示装置のブロック図であり、５０１は信号線駆動回路、５０２はレベルシフタ、５０３は走査線駆動回路、５０４は液晶パネル、５０５はスイッチ、５０６はスイッチ、３０３は電源部、３０５はシステムインタフェース、３０６は制御レジスタ、３０７はタイミングコントローラ、３０８はラッチ回路、３０９は階調電圧生成部である。この中で、液晶パネル５０４は画素毎にＴＦＴが配置されており、これに接続する信号線と走査線とがマトリクス状に配線されて、アクティブマトリクス型で構成される。なお、本実施例では、走査線駆動回路５０３は液晶パネル５０４に内蔵し（例えば、液晶パネル５０４の基板上に低温ポリシリコンにより形成する）、液晶表示装置は信号線駆動回路５０１と電源部３０３で構成される。また、スイッチ５０５とスイッチ５０６はＴＦＴで形成し、液晶パネル５０４に内蔵する（例えば、液晶パネル５０４の基板上に低温ポリシリコンにより形成する）ことにする。なお、前述のＴＦＴはアモルファスＴＦＴであっても、低温ポリシリコンＴＦＴであっても構わない。また、本実施例では走査線駆動回路５０３は液晶パネル５０４に内蔵としたが、非内蔵でも構わない。
【００６５】
次に、信号線駆動回路５０１を構成する各ブロックの動作について説明する。
【００６６】
電源部３０３は信号線駆動回路５０１と液晶パネル５０４に内蔵された走査線駆動回路５０３に電源を供給する。また、電源部３０３に内蔵したレベルシフタ５０２はタイミングコントローラ３０７で生成されたＶｃｃ‐ＧＮＤレベルの各信号ＳＧ１、ＳＧ２を液晶パネル５０４内のＴＦＴの動作電源であるＶＧＨ‐ＶＧＬレベルに変換する。なお、このレベル変換を行う理由は、スイッチ５０５とスイッチ５０６の制御を液晶パネル５０４内のＴＦＴの動作電源に応じた電圧レベルで行う必要があるためである。
【００６７】
なお、スイッチ５０５とスイッチ５０６の動作タイミングは第一の実施例と同様である。
【００６８】
以上のような回路構成と動作タイミングにより、交流化周期がフレーム周期である駆動方法であっても、縦スメアと呼ぶ画質劣化を軽減し、低消費電力化と高画質化の両立が可能である。
【実施例３】
【００６９】
本発明の第三の実施例による液晶表示装置の構成について、図６〜８を用いて説明する。
【００７０】
前述の第一、二の実施例では、すべての信号線をショートするのが走査線の選択期間中であるため、ショート時に信号線の電圧レベルが変動する領域では、選択中の画素電極の電圧レベルは信号線と同様に変動する。これに対し、ショート時に信号線の電圧レベルが変動しない領域では、画素電極の電圧レベルは変動しないため、ショート時の信号線変動の有無で実効値差が発生する可能性がある。これに対し、信号線のショートをすべての走査線が選択されないノンオーバラップ期間中に実施すれば、前述の画素電極の電圧変動が生じないため、実効値の変動を抑制できると考えた。ただし、ノンオーバラップ期間を設置した場合は、選択期間の短縮と画素毎に設置されたＴＦＴの遅延の影響で画素電極への階調電圧の印加不足が起こる可能性がある。そこで、ノンオーバラップ期間を設置するとともにその期間を調整できるものとした。
【００７１】
本発明の第三の実施例では信号線ショート期間ＬＥＱとノンオーバラップ期間ＮＯを設置し、制御レジスタ３０６でその時間を設定できることにする。
【００７２】
図６は、本発明の第三の実施例に係る液晶表示装置のブロック図であり、６０１は信号線駆動回路、６０２は走査線駆動回路、６０３は制御レジスタ、６０４はタイミングコントローラ、６０５はＡＮＤ演算器である。
【００７３】
ここで、信号線駆動回路６０１、走査線駆動回路６０２を構成する各ブロックの動作について説明する。
【００７４】
システムインタフェース３０５、ラッチ回路３０８、階調電圧生成部３０９、スイッチ３１１、スイッチ３１２、シフトレジスタ３１３、レベルシフタ３１４は本発明の第一、第二の実施例と同様である。
【００７５】
タイミングコントローラ６０４はドットカウンタを持っており、ドットクロックをカウントすることで、ラインクロックを生成する。また、タイミングコントローラ６０４は、本発明の走査線駆動回路６０２及びスイッチ３１１，３１２の動作タイミングを制御するショート期間・ノンオーバラップ期間調整部を含む。
【００７６】
制御レジスタ６０３はラッチ回路を内蔵し、タイミングコントローラ６０４からのラインクロック立ち下がりタイミングで動作し、システムインタフェースからの信号線ショート期間調整値ＬＥＱとノンオーバラップ期間ＮＯをタイミングコントローラ６０４内のショート期間・ノンオーバラップ期間調整部に転送する。なお、制御レジスタ６０３はノンオーバラップ期間調整ＮＯの値を保持するノンオーバラップ期間調整レジスタと、信号線ショート期間調整値ＬＥＱを保持する信号線ショート期間調整レジスタを有する。
【００７７】
ＡＮＤ演算器６０５はシフトレジスタ３１３で生成される走査パルスとタイミングコントローラ６０４で生成するノンオーバラップ期間を規定する信号ＳＧ３で演算を実施する。これにより、１走査期間の前半ですべての走査線を選択しないノンオーバラップ期間を有し、１走査期間の後半で走査線の選択期間を有する走査パルスを生成する。
【００７８】
次に図７を用いて、本発明に係る走査線駆動回路６０２、スイッチ３１１、スイッチ３１２の各々の制御について、タイミングコントローラ６０４内のショート期間・ノンオーバラップ期間調整部を含めて説明する。
【００７９】
７０１は、スイッチ３１１、スイッチ３１２の動作タイミングを調整するショート期間・ノンオーバラップ期間調整部、７０２は、スイッチ３１１、スイッチ３１２の動作タイミングを規定するショート期間調整値ＬＥＱを保持するショート期間調整レジスタ、７０３は、走査線駆動回路６０２の動作タイミングを規定するノンオーバラップ期間調整値ＮＯを保持するノンオーバラップ期間調整レジスタ、７０４はカウンタ、７０５は比較器、７０６は比較器である。
【００８０】
カウンタ７０４は、ドットクロックをカウントし、ラインクロックでリセットされる。
【００８１】
比較器７０５は、カウンタ７０４の出力ｘとショート期間調整レジスタ７０２から転送されるショート期間調整値ＬＥＱを比較し、スイッチ３１１を制御する信号ＳＧ１と、スイッチ３１２を制御する信号ＳＧ２を生成する。本実施例では、比較器７０５はｘ≦ＬＥＱの条件で“１”（ハイ）、ｘ＞ＬＥＱの条件で“０”（ロー）を出力する。
【００８２】
比較器７０６は、カウンタ７０４の出力ｘとノンオーバラップ期間調整レジスタ７０３から転送されるノンオーバラップ期間調整値ＮＯを比較し、走査パルスのパルス幅を制御する信号ＳＧ３を生成する。本実施例では、比較器７０６はｘ≦ＮＯの条件で“１”（ハイ）、ｘ＞ＮＯの条件で“０”（ロー）を出力する。
【００８３】
次に、本実施例におけるタイミングチャートを図８に示す。
【００８４】
まず、信号ＳＧ１の立ち下がりに同期して、階調電圧生成部３０９の出力に設置されたスイッチ３１１がオフ状態になり、信号ＳＧ２の立ち上がりに同期して信号線間に設置されたスイッチ３１２がオン状態になるため、信号線の電圧レベルはすべての信号線の平均電圧レベルに遷移する。そして、信号ＳＧ２の立ち下がりに同期してスイッチ３１２がオフ状態になり、信号ＳＧ１の立ち上がりに同期してスイッチ３１１がオン状態になるため、信号線駆動回路６０１は信号線に階調電圧を印加することになる。さらに、信号ＳＧ３の立ち上がりに同期して走査線Ｇ０に走査パルスが印加され、パネルの１行目のＴＦＴスイッチがすべてオン状態になる。ここで、信号線駆動回路６０１は、信号線とＴＦＴを介して画素電極に階調電圧を印加することになる。なお、本実施例において、信号線ショート期間ＬＥＱとノンオーバラップ期間ＮＯの関係はＬＥＱ＜ＮＯであることが望ましい。これにより、画素が選択状態にある期間では信号線をショートしないため、余計な電圧変動を伴わずに信号線のショートによる縦スメア対策が実現できる。なお、ノンオーバラップ期間ＮＯを調整可能としたため、第一、第二の実施例と第三の実施例は切換可能であるものとする。
【００８５】
また、本実施例では信号線ショート期間ＬＥＱ、及びノンオーバラップ期間ＮＯを１走査期間の前半に設置したが、１走査期間の後半に設置しても構わない。また、第二の実施例のようにスイッチ３１１、スイッチ３１２を液晶パネル３０４に内蔵しても構わない。
【実施例４】
【００８６】
本発明の第四の実施例による液晶表示装置の構成について、図９を用いて説明する。本発明の第四の実施例は、信号線のショートではなく、表示データを基準に算出した特定の電圧レベルを信号線に印加することで縦スメアによる画質劣化を対策したものである。なお、ここでの表示データは、例えば、６４階調表示が可能な液晶表示装置であれば、６ビットで表現されるものとする。本実施例では、この６ビットの表示データから一行単位で平均階調を算出し、この算出した平均階調に応じた階調電圧を、１走査期間の前半あるいは後半において、すべての信号線に印加することにする。
【００８７】
図９は、本発明の第四の実施例に係る液晶表示装置のブロック図であり、９０１は信号線駆動部、９０２は固定電圧生成回路、９０３はスイッチである。ここで、信号線駆動回路９０１、走査線駆動回路３０２を構成する各ブロックの動作について説明する。
【００８８】
システムインタフェース３０５、ラッチ回路３０８、階調電圧生成部３０９、スイッチ３１１、シフトレジスタ３１３、レベルシフタ３１４は本発明の第一、第二、第三の実施例と同様である。また、タイミングコントローラ３０７、制御レジスタ３０６は本発明の第一、第二の実施例と同様で構わないし、第三の実施例と同様でも構わない。
【００８９】
固定電圧生成回路９０２は、まずラッチ回路３０８からパラレルに転送される１ライン分の表示データの平均階調を算出する。そして、内蔵したデコーダ回路、レベルシフタ、セレクタ回路、Ｏｐ−ＡＭＰで算出した平均階調に応じた階調電圧を信号線に印加する。なお、平均階調を算出する際には、表示データの全ビットを使用しなくても構わない。例えば、上位２ビットのみ使用し、平均階調の算出回路分の回路規模増大を抑えても構わない。
【００９０】
スイッチ９０３は、固定電圧生成回路９０２の出力とすべての信号線間を接続するように設置し、信号線固定期間ＬＳＴでショート電圧生成回路９０２はすべての信号線に平均階調に応じた階調電圧印加する。なお、スイッチ９０３の制御タイミングは前述の第一、第二、第三の実施例のスイッチ３１２の制御タイミングと同じとする。
【００９１】
本実施例では、一例として、平均階調を挙げたが、表示データの最大階調と最小階調から算出する中心階調であっても構わない。また、第三の実施例と同様にすべての走査線が選択されないノンオーバラップ期間ＮＯを設置しても構わない。
【００９２】
以上のような回路構成により、交流化周期がフレーム周期である駆動方法であっても、縦スメアと呼ぶ画質劣化を軽減し、低消費電力化と高画質化の両立が可能である。
【実施例５】
【００９３】
本発明の第五の実施例による液晶表示装置の構成について、図１０を用いて説明する。本発明の第五の実施例は、上記した信号線ショート期間を利用して信号線に出力する階調電圧の種類を検出し、使用しない階調電圧については駆動回路の電源供給を停止することで、より低消費電力化を図るものである。
【００９４】
図１０（ａ）は、本発明の第五の実施例に係る液晶表示のブロック図であり、１００１〜１００７が本実施例の特徴部分である。１００１は信号線駆動回路、１００２は駆動検出部、１００３はデータ保持部、１００４はラダー抵抗、１００５はバッファ部、１００６はセレクタ部、１００７はスイッチである。なお、ラダー抵抗１００４、バッファ部１００５、セレクタ部１００６を合わせたものが第一、第二、第三、第四の実施例における階調電圧生成部３０９に相当する。なお、その他の部分については、本発明の第一の実施例と同様であるため、以後の説明は省略する。
【００９５】
駆動検出部１００２は、各階調が信号線に出力されているかを検出する回路であり、図１０（ａ）に示す様に、例えば３端子スイッチと抵抗Ｒ１から構成される。ここで、駆動検出部１００２の動作は上記ＳＧ２によって制御され、例えば信号線ショート期間では、バッファ部１００５とセレクタ部１００６の接続を切り離して抵抗Ｒ１側に接続し、階調電圧印加期間においてはバッファ部１００５とセレクタ部１００６を接続する。これと連動し、スイッチ１００７は、信号線ショート期間では、セレクタ部１００６の出力をＧＮＤに接続し、階調電圧印加期間においては、セレクタ部１００６の出力をスイッチ３１２に接続する。この動作により、本発明のコンセプトである、信号線ショート期間においては全信号線をショートし、階調電圧印加期間においては表示データに応じた階調電圧を信号線する動作を踏襲することができる。次に、本実施例の特徴である、階調電圧の使用状況の検出について述べる。まず、ある階調電圧Ｖｎに着目した場合、転送される表示データにＶｎを使用する階調が含まれていると、セレクタ部１００６の少なくとも一つがＶｎの選択状態となる。このため、階調電圧Ｖｎを担当する駆動検出部１００２には、信号線ショート期間において電源電圧Ｖｃｃ−ＧＮＤ間に貫通電流が流れる。一方、転送される表示データにＶｎを使用する階調が含まれていない場合、セレクタ部１００６の全てがＶｎを選択しない。このため、階調電圧Ｖｎを担当する駆動検出部１００２には、信号線ショート期間において電源電圧Ｖｃｃ−ＧＮＤ間に貫通電流が流れない結果となる。そして貫通電流の状態は、駆動検出部１００２内における抵抗Ｒ０とスイッチ間の電圧Ｖｈに反映する。例えば、電源電圧Ｖｃｃ＝３．３Ｖ、抵抗Ｒ１の値を１ＭΩ、各スイッチのオン抵抗Ｒ１〜Ｒ３をそれぞれ１０ｋΩとすると、Ｖｈは図１０（ｂ）の式に従い、図１０（ｃ）に示すように、セレクタ部１００６における階調電圧が一本でも選択されると０Ｖ付近となり、一本も選択されていない場合は３．３Ｖとなる。つまり、Ｖｈをテジタル値として扱うことができる。
【００９６】
データ保持部１００３は、駆動検出部１００２が出力するＶｈを、階調電圧印加期間まで保持するブロックであり、例えば、１走査期間の開始時にリセットされ、信号線ショート期間終了時のＶｈ状態を保持するラッチ回路を用いることで、容易に実現可能である。
【００９７】
バッファ部１００５は、ラダー抵抗１００４で生成される階調電圧をインピーダンス変換するためのＯｐ−ＡＭＰ回路から構成され、各Ｏｐ−ＡＭＰ回路は、データ保持部１００３からの駆動情報に基づき、アンプの動作をオンまたはオフさせる。具体的には、データ保持部１００３からの駆動情報が“０”（セレクタ部１００６における階調電圧が一本でも選択される）ならばアンプの動作はオンであり、“１”（セレクタ部１００６における階調電圧が一本も選択されていない）ならばアンプの動作はオフとなる様に動作する。
【００９８】
以上のような、回路構成と動作タイミングにより、信号線ショート方式における信号線ショート期間を利用して、信号線に出力する階調電圧の種類を検出し、使用しない階調電圧については駆動回路の電源供給を停止することが可能である。したがって、より低消費電力化を図ることができる。なお、本実施例は第一の実施例を前提として説明したが、第二、第三、第四の実施例と組み合わせても構わない。また、駆動検出部１００２、データ保持部１００３、スイッチ１００７の構成はこれに限られる訳ではなく、本実施例の観点である、信号線ショート期間中に使用する階調電圧の情報を得ることができる回路構成であれば良い。
【実施例６】
【００９９】
本発明の第六の実施例による液晶表示装置の構成について、図１１を用いて説明する。一般に、映像のダイナミックレンジを広げることで表示画像のメリハリ感を向上させる技術として、自動コントラスト補正と呼ばれる機能がある。本発明の第六の実施例は、先の本発明第五の実施例で述べた使用階調に関する情報を利用し、自動コントラスト補正の実現を図ったものである。より具体的には、使用階調に関する情報から１画面分の表示データの最小階調と最大階調を判定し、これらの値に基づいて階調電圧レベルのダイナミックレンジ（振幅値）を切替えることにした。
【０１００】
図１１（ａ）は本発明の第六の実施例に係る液晶表示のブロック図であり、１１０１〜１１０２が本実施例の特徴部分であり、１１０１は最大・最小階調検出部、１１０２はその両端に可変抵抗ＶＲ０およびＶＲ１を備えたラダー抵抗である。なお、その他の部分については、本発明の第五の実施例と同様であるため、以後の説明は省略する。
【０１０１】
最大・最小階調検出部１１０１は、１走査期間毎にデータ保持部から転送される使用階調の情報から、１画面分の表示データの最大階調と最小階調を検出するブロックである。この動作は、例えば１走査期間毎の最大階調と最小階調を、その前の１走査期間までの最大階調および最小階調と比較し、順次更新して行く。つまり、最終ラインまで更新し終わった時点での最大階調と最小階調が、１画面分の最大階調と最小階調であり、この値を次のフレーム期間の間出力することで実現可能である。
【０１０２】
ラダー抵抗１１０２は、最大・最小階調検出部１１０１から出力される最大階調と最小階調のデータに基づき、ラダー抵抗内部に設けられた可変抵抗の値を調整するブロックである。例えば、上記ブロックで得られた最大階調と最小階調が、表示データとして表示可能な範囲（例えば０と６３）よりも内側にある場合、その量に応じてラダー抵抗の値を基準よりも小さく設定すれば、本発明の目的である映像のダイナミックレンジを広げることができる。この動作の具体的な一例を図１１（ｂ）および図１１（ｃ）に示す。なお、最大・最小階調から可変抵抗制御信号への変換は、テーブル等を用いることで容易に実現可能である。また、テーブルの値については、レジスタを用いて外部から切替えられる様にすれば、効果の度合いを調整することが可能である。
【０１０３】
以上述べた本発明の第六の実施例によれば、信号線ショート方式における信号線ショート期間を利用して、信号線に出力する階調電圧の種類を検出し、使用しない階調電圧については駆動回路の電源供給を停止することが可能であると共に、使用しない階調電圧の情報に基づき、映像のダイナミックレンジを広げる自動コントラスト補正を実現することができる。したがって、低消費電力動作のまま、より高画質な表示を実現することが可能である。
【実施例７】
【０１０４】
本発明の第七の実施例による液晶表示装置の構成について、図１２を用いて説明する。
本発明第七の実施例は、先の本発明第六の実施例で述べた１画面分の表示データの最小階調に基づき、階調電圧レベルのオフセット（振幅値）とバックライトの輝度を制御することで、バックライトの低消費電力化を図ったものである。
【０１０５】
図１２（ａ）は、本実施例の液晶表示装置の構成を示すブロック図であり、１２０１はバックライト制御部である。なお、その他の部分については、本発明の第六の実施例と同様であるため、以後の説明は省略する。
【０１０６】
バックライト制御部１２０１は、最小階調検出部より出力される１画面分の表示データの最小階調に基づき、バックライトの輝度を制御するブロックである。考え方としては、例えば、上記ブロックで得られた最小階調が、表示データとして表示可能な値（例えば０）よりも大きい場合、その量に応じてラダー抵抗ＶＲ０の値を基準よりも小さく、ＶＲ１の値を大きく設定すれば、全体の表示輝度が上昇する。そして、その分バックライトの輝度を下げれば、所望する表示輝度に戻すことができる。この動作の結果、表示輝度を変動させることなく、バックライトの消費電力を削減することが可能である。本動作の具体的な一例を図１２（ｂ）および図１２（ｃ）に示す。なお、最小階調から、バックライトおよび可変抵抗を制御する信号への変換は、テーブル等を用いることで容易に実現可能である。また、テーブルの値については、レジスタを用いて外部から切替えられる様にすれば、効果の度合いを調整することが可能である。なお、バックライト輝度の制御方法としては、駆動電圧や点灯時間によって制御する等が考えられるが、輝度が制御可能な方法であれば、いずれの方法を用いても良い。
【０１０７】
以上述べた本発明第七の実施例によれば、信号線ショート方式における信号線ショート期間を利用して、信号線に出力する階調電圧の種類を検出し、使用しない階調電圧については駆動回路の電源供給を停止することが可能であると共に、使用しない階調電圧の情報に基づき、階調電圧レベルのオフセット（振幅値）とバックライトの輝度を変動させる。これにより、より低消費電力な表示動作を実現することが可能である。
【図面の簡単な説明】
【０１０８】
【図１】その（ａ）は、縦スメアが顕著に現れる表示パターンを示す図、その（ｂ）は、（ａ）の表示パターンでの縦スメアによる画質劣化を示す図、その（ｃ）は、ストレージ線構造の液晶パネルの画素構造を示す図、その（ｄ）は、交流周期がフレーム周期の液晶駆動方式を採用し、かつ（ａ）の表示パターンを表示する場合の液晶パネルの各電極へ印加される電圧波形を示すタイミング図である。
【図２】本発明に関わる、信号線ショートによる効果を示す図である。
【図３】本発明の第一の実施例に関わる、液晶表示装置の構成を示すブロック図である。
【図４】その（ａ）は、本発明の第一の実施例に関わる、信号線駆動回路内のショート期間調整部の構成を示すブロック図、その（ｂ）は、本発明の第一の実施例に関わる、ショート期間調整部の動作タイミングと液晶パネル内の印加電圧波形を示すタイミング図である。
【図５】本発明の第二の実施例に関わる、液晶表示装置の構成を示すブロック図である。
【図６】本発明の第三の実施例に関わる、液晶表示装置の構成を示すブロック図である。
【図７】本発明の第三の実施例に関わる、信号線駆動回路内のショート期間調整部の構成を示すブロック図である。
【図８】本発明の第三の実施例に関わる、ショート期間調整部の動作タイミングと液晶パネル内の印加電圧波形を示すタイミング図である。
【図９】本発明の第四の実施例に関わる、液晶表示装置の構成を示すブロック図である。
【図１０】その（ａ）は、本発明の第五の実施例に関わる、液晶表示装置の構成を示すブロック図、その（ｂ）は、本発明の第五の実施例に関わる、駆動検出部の出力電圧の計算式、その（ｃ）は、信号線選択数と駆動検出部の出力電圧との関係を表した表である。
【図１１】その（ａ）は、本発明の第六の実施例に関わる、液晶表示装置の構成を示すブロック図、その（ｂ）は、本発明の第六の実施例に関わる、表示データの最大・最小階調と可変抵抗値との関係を表した表、その（ｃ）は、本発明の第六の実施例に関わる、最大・最小階調検出による効果を示す図である。
【図１２】その（ａ）は、本発明の第七の実施例に関わる、液晶表示装置の構成を示すブロック図、その（ｂ）は、本発明の第七の実施例に関わる、表示データの最大階調と可変抵抗値とバックライト駆動電圧と輝度の関係を表した表、その（ｃ）は、本発明の第七の実施例に関わる、最大階調検出とバックライト輝度調整機能による効果を示す図である。
【符号の説明】
【０１０９】
３０１…信号線駆動回路、３０２…走査線駆動回路、３０３…電源部、３０４…液晶パネル、３０５…システムインタフェース、３０６…制御レジスタ、３０７…タイミングコントローラ、３０８…ラッチ回路、３０９…階調電圧生成部、３１０…レベルシフタ、３１１…スイッチ、３１２…スイッチ、３１３…シフトレジスタ、３１４…レベルシフタ、４０１…ショート期間調整部、４０２…ショート期間調整レジスタ、４０３…カウンタ、４０４…比較器、５０１…信号線駆動回路、５０２…レベルシフタ、５０３…走査線駆動回路、５０４…液晶パネル、５０５…スイッチ、５０６…スイッチ、６０１…信号線駆動回路、６０２…走査線駆動回路、６０３…制御レジスタ、６０４…タイミングコントローラ、６０５…ＡＮＤ演算器、７０１…ショート期間・ノンオーバラップ期間調整部、７０２…ショート期間調整レジスタ、７０３…ノンオーバラップ期間調整レジスタ、７０４…カウンタ、７０５…比較器、７０６…比較器、９０１…信号線駆動回路、９０２…固定電圧生成回路、９０３…スイッチ、１００１…信号線駆動回路、１００２…駆動検出部、１００３…データ保持部、１００４…ラダー抵抗、１００５…バッファ部、１００６…セレクタ部、１００７…スイッチ、１１０１…最大・最小階調検出部、１１０２…ラダー抵抗、１２０１…バックライト制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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