(57)【要約】【課題】  高速シリアルデータ通信、特にPCI Express 規格に従う高速シリアルデータ通信を画像機器に適用する場合に、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮できるようにする。【解決手段】  種画像機器におけるインタフェースとなるシリアルデータ転送装置について、少なくとも１つの双方向転送路５を含み、データ転送方向により信号線の数の異なる物理層２を備える構成とすることで、双方向転送路５により最低限の制御機能を確保した上で、データ転送方向により規定される信号線数で済む物理層構成となり、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができるようにした。【選択図】    図１５
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【特許請求の範囲】
【請求項１】
少なくとも１つの双方向転送路を含み、データ転送方向により信号線の数の異なる物理層を備える画像機器用のシリアルデータ転送装置。
【請求項２】
前記物理層は、PCI Express規格に準拠し、信号線に相当するレーンの数の制御を当該物理層の論理サブブロックのデジタル送受信部で行う、請求項１記載のシリアルデータ転送装置。
【請求項３】
前記物理層の上位のトランザクション層及びデータリンク層は、PCI Express仕様に準ずる、請求項２記載のシリアルデータ転送装置。
【請求項４】
少なくとも、画像出力エンジンと、この画像出力エンジンを制御駆動するコントローラと、このコントローラと前記画像出力エンジンとの間を接続する請求項１ないし３の何れか一記載のシリアルデータ転送装置によるインタフェースとを備え、
前記シリアルデータ転送装置は、信号線の数の異なる物理層構造により、前記コントローラと前記画像出力エンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向を前記コントローラから前記画像出力エンジンへとして画像データの片方向通信を行うデータ線と、を備える、画像出力装置。
【請求項５】
前記画像出力エンジンは、カラー用各色成分に対応した複数の出力機構を持ち、
前記シリアルデータ転送装置は、片方向通信を行うデータ線として、前記カラー用各色成分に対応する複数のデータ線を備える、請求項４記載の画像出力装置。
【請求項６】
少なくとも、画像入力エンジンと、この画像入力エンジンを制御駆動するコントローラと、このコントローラと前記画像入力エンジンとの間を接続する請求項１ないし３の何れか一記載のシリアルデータ転送装置によるインタフェースとを備え、
前記シリアルデータ転送装置は、信号線の数の異なる物理層構造により、前記コントローラと前記画像入力エンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向を前記画像入力エンジンから前記コントローラへとして画像データの片方向通信を行うデータ線と、を備える、画像入力装置。
【請求項７】
前記画像入力エンジンは、カラー用各色成分に対応した複数の入力機構を持ち、
前記シリアルデータ転送装置は、片方向通信を行うデータ線として、前記カラー用各色成分に対応する複数のデータ線を備える、請求項６記載の画像入力装置。
【請求項８】
画像出力エンジン及び画像入力エンジンを制御駆動するコントローラを含み、
請求項４又は５記載の画像出力装置と、
請求項６又は７記載の画像入力装置と、
を備える画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像出力装置、画像入力装置、画像形成装置等の画像機器用のシリアルデータ転送装置、並びにこれらの画像機器に関する。
【背景技術】
【０００２】
一般に、画像データその他のデータを扱うプリンタ、スキャナ或いはこれらを備えるデジタル複写機、ＭＦＰ等の画像形成装置のような画像機器では、デバイス間のインタフェースにＰＣＩバスが使用されている。しかし、パラレル方式のＰＣＩバスでは、レーシングやスキューなどの問題があり、高速・高画質の画像機器に使用するには、転送レートが低い段階にきており、最近では、ＰＣＩバスのようなパラレル方式のインタフェースに代わる高速シリアルインタフェースの使用が検討されている。
【０００３】
特に、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースも提案され、実用化の段階にきている（例えば、非特許文献１参照）。
【０００４】
【特許文献１】特開２００２−８２７９３公報
【非特許文献１】“PCI Express 規格の概要”Interface誌、July’2003 里見尚志
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、非特許文献１等に記述されているPCI Express 規格の場合、その物理層(ポート／レーン／リンク)構成としては、双方向とも同一構成(ペア構成)を前提としているため、例えば、スキャナやプリンタなどに適用した場合には、データの流れが一方向に過ぎないにも拘らずインタフェースのパフォーマンスが高すぎその信号線(物理層の電気サブブロック)に無駄が生じ、コスト面・消費電力の点で欠点を有する。
【０００６】
ちなみに、特許文献１によれば、コントローラとプリンタエンジンとを結ぶインタフェースを制御線とデータ線とに分け、制御線は双方向、データ線は片方向でやりとりするようにした技術が開示されている。しかしながら、データ転送の向きに応じた信号線の数のみについて規定されているだけであり、高速シリアルデータ通信、特にPCI Express 規格に従う高速シリアルデータ通信の場合に、その物理層構成等にどのように適用するか等については言及されておらず、不十分である。
【０００７】
本発明の目的は、高速シリアルデータ通信、特にPCI Express 規格に従う高速シリアルデータ通信を画像機器に適用する場合に、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮できるようにすることである。
【課題を解決するための手段】
【０００８】
請求項１記載の発明の画像機器用のシリアルデータ転送装置は、少なくとも１つの双方向転送路を含み、データ転送方向により信号線の数の異なる物理層を備える。
【０００９】
請求項２記載の発明は、請求項１記載のシリアルデータ転送装置において、前記物理層は、PCI Express規格に準拠し、信号線に相当するレーンの数の制御を当該物理層の論理サブブロックのデジタル送受信部で行う。
【００１０】
請求項３記載の発明は、請求項２記載のシリアルデータ転送装置において、前記物理層の上位のトランザクション層及びデータリンク層は、PCI Express仕様に準ずる。
【００１１】
請求項４記載の発明の画像出力装置は、少なくとも、画像出力エンジンと、この画像出力エンジンを制御駆動するコントローラと、このコントローラと前記画像出力エンジンとの間を接続する請求項１ないし３の何れか一記載のシリアルデータ転送装置によるインタフェースとを備え、前記シリアルデータ転送装置は、信号線の数の異なる物理層構造により、前記コントローラと前記画像出力エンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向を前記コントローラから前記画像出力エンジンへとして画像データの片方向通信を行うデータ線と、を備える。
【００１２】
請求項５記載の発明は、請求項４記載の画像出力装置において、前記画像出力エンジンは、カラー用各色成分に対応した複数の出力機構を持ち、前記シリアルデータ転送装置は、片方向通信を行うデータ線として、前記カラー用各色成分に対応する複数のデータ線を備える。
【００１３】
請求項６記載の発明の画像入力装置は、少なくとも、画像入力エンジンと、この画像入力エンジンを制御駆動するコントローラと、このコントローラと前記画像入力エンジンとの間を接続する請求項１ないし３の何れか一記載のシリアルデータ転送装置によるインタフェースとを備え、前記シリアルデータ転送装置は、信号線の数の異なる物理層構造により、前記コントローラと前記画像入力エンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向を前記画像入力エンジンから前記コントローラへとして画像データの片方向通信を行うデータ線と、を備える。
【００１４】
請求項７記載の発明は、請求項６記載の画像入力装置において、前記画像入力エンジンは、カラー用各色成分に対応した複数の入力機構を持ち、前記シリアルデータ転送装置は、片方向通信を行うデータ線として、前記カラー用各色成分に対応する複数のデータ線を備える。
【００１５】
請求項８記載の発明の画像形成装置は、画像出力エンジン及び画像入力エンジンを制御駆動するコントローラを含み、請求項４又は５記載の画像出力装置と、請求項６又は７記載の画像入力装置と、を備える。
【発明の効果】
【００１６】
本発明によれば、各種画像機器におけるインタフェースとなるシリアルデータ転送装置について、少なくとも１つの双方向転送路を含み、データ転送方向により信号線の数の異なる物理層を備えるので、最低限の制御機能を確保した上で、データ転送方向により規定される信号線数で済む物理層構成となり、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができる。特に、PCI Express規格による高速シリアル転送を考慮した場合には、その物理層の論理サブブロックのデジタル送受信部でレーンの数の制御を行わせることにより容易に実現できる上に、物理層の上位のトランザクション層及びデータリンク層は、PCI Express仕様に準ずるものとすることにより、インタフェースとしての汎用性を高めることができる。
【００１７】
このようなシリアルデータ転送装置を、データ転送方向が一方向となるプリンタのような画像出力装置やスキャナのような画像入力装置、さらには、これらを併せ持つデジタル複写機、ＭＦＰのような画像形成装置等の画像機器に適用することにより、そのメリットを最大限発揮させることができる。
【発明を実施するための最良の形態】
【００１８】
本発明を実施するための最良の形態について図面を参照して説明する。
【００１９】
［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）に準拠するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。
【００２０】
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。
【００２１】
図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCI-Xデバイス１０４ｃ，１０４ｄが接続されたPCI-Xブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCI-Xブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。
【００２２】
これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。
【００２３】
実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、ディスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりメモリ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット（イーサネットは登録商標）１３６、アドインカード１３７が接続されている。
【００２４】
即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。
【００２５】
［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている（将来的には、５Ｇｂｐｓや１０Ｇｂｐｓが想定されている）。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
【００２６】
Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。
【００２７】
Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）で基本的にＩ／Ｏポートリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
【００２８】
Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。
【００２９】
Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。
【００３０】
［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７（ａ）に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７（ｂ）に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア層１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
【００３１】
PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。
【００３２】
Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。
【００３３】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。
【００３４】
Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。
【００３５】
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロスポイントを基にクロックを抽出する方式とされている。
【００３６】
［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。
【００３７】
当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。
【００３８】
なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（NEWCARD）、Mini PCI Expressなどがある。
【００３９】
［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。
【００４０】
Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。
【００４１】
ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。
【００４２】
ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。
【００４３】
ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。
【００４４】
リクエストは、完了パケットが不要なものと必要なものとがある。
【００４５】
ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。
【００４６】
仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。
【００４７】
トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。
【００４８】
ｄ．フロー制御
受信バッファのオーバフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。
【００４９】
PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには６種類ある。
【００５０】
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。
【００５１】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。
【００５２】
ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。
【００５３】
物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。
【００５４】
ｂ．データリンクレイヤパケット（ＤＬＬＰ）
データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。
【００５５】
図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。
【００５６】
Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。
【００５７】
ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
【００５８】
ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、表１に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。
【００５９】
【表１】
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【００６０】
Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１４に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。
【００６１】
Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。
【００６２】
ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
【００６３】
ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
【００６４】
［シリアルデータ転送装置］
本実施の形態のシリアルデータ転送装置は、プリンタのような画像出力装置やスキャナのような画像入力装置、さらには、これらを併せ持つデジタル複写機、ＭＦＰのような画像形成装置等の画像機器において高速シリアルインタフェースとして利用されるものであり、前述したようなPCI Express規格に準拠するものである。
【００６５】
本実施の形態のシリアルデータ転送装置は、プリンタやスキャナのようにデータ転送方向が一方向となるような画像機器への適用例を想定し、特にその物理層の構成に特徴を有するものであり、PCI Express規格によるシリアルデータ転送装置の物理層構成例と対比して説明する。
【００６６】
図１５（ｂ）はPCI Express規格によるシリアルデータ転送装置の物理層１５５の構成例を示し、図４等に示したPCI Express規格に従いポート間を結ぶレーン構成が上下双方向とも例えばｘ４レーン構成とされている。
【００６７】
これに対して、図１５（ａ）は本実施の形態のシリアルデータ転送装置１の物理層２の構成例を示し、例えば、データ転送方向がポート３からポート４への一方向の場合、少なくとも１つの双方向転送路５を含み、データ転送方向により信号線の数の異なる物理層構成とされている。図１５（ｂ）に対応させた図１５（ａ）に示す図示例では、上→下（ポート３からポート４）の方向に見た場合のレーン構成はｘ４レーン構成（信号線の数に相当）とされているが、逆に、下→上（ポート４からポート３）の方向に見た場合のレーン構成はｘ１レーン構成（信号線の数に相当）とされることにより、片方向しかないレーンの存在により、信号線の数の異なる構成されている。
【００６８】
このように、少なくとも１つの双方向転送路５を含み、データ転送方向により信号線の数の異なる物理層２を備えるので、双方向転送路５により最低限の制御機能を確保した上で、データ転送方向により規定される信号線数で済む物理層構成となり、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができる。
【００６９】
ここに、このような物理層におけるレーン数の制御方式について図１６を参照して説明する。まず、図１６（ｂ）はPCI Express規格によるシリアルデータ転送装置の左右双方向ともｘ２レーンの場合の物理層１５５構成の一例を比較例として示すものである。この場合、当該物理層１５５の論理サブブロックのデジタル送受信部１６０，１６１は、アナログ送信部１６２ａ〜１６２ｄ、アナログ受信部１６３ａ〜１６３ｄ間にＤ＋，Ｄ−で示す差動信号ペアを転送させるものであり、これらのデジタル送受信部１６０，１６１がデータレートのネゴシエーション、リンク内でのレーン順序の決定、リンク幅のネゴシエーション等、転送データのレーンの使用方法を制御する。
【００７０】
これに対して、図１６（ａ）は、図１５（ａ）に準ずる本実施の形態のシリアルデータ転送装置１の左→右（ポート３からポート４）の方向に見た場合のレーン構成はｘ２レーン構成、逆に、右→左（ポート４からポート３）の方向に見た場合のレーン構成はｘ１レーン構成の場合の物理層２構成の一例を示すものである。この場合、当該物理層２の論理サブブロックのデジタル送受信部６，７でレーン数の制御を行うものであり、図１６（ｂ）との対比で1つ少ないアナログ送信部８ａ〜８ｃ、アナログ受信部９ａ〜９ｃ間にＤ＋，Ｄ−で示す差動信号ペアを転送させるものであるが、PCI Express規格に準じて、これらのデジタル送受信部６，７がデータレートのネゴシエーション、リンク内でのレーン順序の決定、リンク幅のネゴシエーション等、転送データのレーンの使用方法を制御することにより、本発明を実現している。なお、物理層２の上位のトランザクション層及びデータリンク層は、特に図示しないが、PCI Express仕様に準ずる（トランザクション層１５３及びデータリンク層１５４に準ずる）。
【００７１】
これによれば、特に、PCI Express規格による高速シリアル転送を考慮した場合には、その物理層２の論理サブブロックのデジタル送受信部６，７でレーンの数の制御を行わせることにより容易に実現できる上に、物理層２の上位のトランザクション層及びデータリンク層は、PCI Express仕様に準ずるものとすることにより、インタフェースとしての汎用性を高めることができる。通常のPCI Expressの場合と比べると、信号線（即ち、物理層２の電気サブブロック）を削減でき、コスト面・消費電力の点で有利となる。
【００７２】
［画像出力装置への適用例］
上述したようなシリアルデータ転送装置は、画像機器の一例として、レーザプリンタ等の画像出力装置に好適に適用することができる。即ち、少なくとも、画像出力エンジンであるプリンタエンジン（画像出力部）と、このプリンタエンジンを制御駆動するコントローラとを備える構成において、これらのコントローラとプリンタエンジンとの間を接続するインタフェースとしてデータ転送方向がコントローラ側からプリンタエンジン側となるようにして前述のシリアルデータ転送装置１を用いればよい。即ち、シリアルデータ転送装置１が、コントローラとプリンタエンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向をコントローラからプリンタエンジンへとして画像データの片方向通信を行うデータ線と、を備える構成である。
【００７３】
このようなプリンタへの適用例としては、例えばＣＭＹＫ各色２ビットの画像データを扱うフルカラープリンタの場合が特に好適である。
【００７４】
図１７は画像出力装置として、フルカラープリンタへの適用例を略図的に示すブロック図である。即ち、この画像出力装置１１は、ＣＭＹＫ等のカラー用各色成分に対応した複数の出力機構（例えば、周知のタンデム方式のエンジン構造）を持つ画像出力部（プリンタエンジン）１２と、この画像出力部１２を制御駆動するコントローラ１３とを備え、これらのコントローラ１３と画像出力部１２との間を接続するインタフェースとしてデータ転送方向がコントローラ１３側から画像出力部１２側となるようにして前述のシリアルデータ転送装置１を用いるものであり、コントローラ１３と画像出力部１２との間で各種制御信号をやりとりする双方向通信可能な双方向転送路５による制御線（レーン）と、転送方向をコントローラ１３から画像出力部１２へとして画像データの片方向通信を行うＣＭＹＫ分の複数のデータ線（レーン）とを備える構成とされる。
【００７５】
このように、シリアルデータ転送装置１を、データ転送方向が一方向となるプリンタのような画像出力装置１１に適用することにより、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができる。
【００７６】
［画像入力装置への適用例］
上述したようなシリアルデータ転送装置は、画像機器の一例として、イメージスキャナ等の画像入力装置に好適に適用することができる。即ち、少なくとも、画像入力エンジンであるスキャナエンジン（画像入力部）と、このスキャナエンジンを制御駆動するコントローラとを備える構成において、これらのコントローラとスキャナエンジンとの間を接続するインタフェースとしてデータ転送方向がスキャナエンジン側からコントローラ側となるようにして前述のシリアルデータ転送装置１を用いればよい。即ち、シリアルデータ転送装置１が、コントローラとスキャナエンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向をスキャナエンジンからコントローラへとして画像データの片方向通信を行うデータ線と、を備える構成である。
【００７７】
このようなプリンタへの適用例としては、例えばＲＧＢ各色８ビットの画像データを扱うフルカラースキャナの場合が特に好適である。
【００７８】
図１８は画像出力装置として、フルカラースキャナへの適用例を略図的に示すブロック図である。即ち、この画像入力装置２１は、ＲＧＢ等のカラー用各色成分に対応した複数の入力機構（例えば、周知のＲＧＢ用カラーＣＣＤ）を持つ画像入力部（スキャナエンジン）２２と、この画像入力部２２を制御駆動するコントローラ２３とを備え、これらのコントローラ２３と画像入力部２２との間を接続するインタフェースとしてデータ転送方向が画像入力部２２側からコントローラ２３側からとなるようにして前述のシリアルデータ転送装置１を用いるものであり、コントローラ２３と画像入力部２２との間で各種制御信号をやりとりする双方向通信可能な双方向転送路５による制御線（レーン）と、転送方向を画像入力部２２からコントローラ２３へとして画像データの片方向通信を行うＲＧＢ分の複数のデータ線（レーン）とを備える構成とされる。
【００７９】
このように、シリアルデータ転送装置１を、データ転送方向が一方向となるスキャナのような画像入力装置２１に適用することにより、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができる。
【００８０】
［画像形成装置への適用例］
上述したようなシリアルデータ転送装置は、画像機器の一例として、スキャナ等の画像入力装置とレーザプリンタ等の画像出力装置とを備えるデジタル複写機等の画像形成装置に好適に適用することができる。即ち、図１７に示した構成と図１８に示した構成とを組合せたような構成であり、この画像形成装置３１は、図１９に例示するように、画像出力エンジンとしての画像出力部１２及び画像入力エンジンとしての画像入力部２２を制御駆動するコントローラ３２を含み、画像出力部１２、画像入力部２２とコントローラ３２との間を各々図１７、図１８に示した場合と同様にシリアルデータ転送装置１で接続したものである。
【００８１】
なお、画像形成装置としては、例えば図２０に示すように、画像出力部１２、画像入力部２２に加えて、各種画像データの処理を行う画像処理部３４や読み取った画像データや画像処理された画像データなどを保存するデータ保存部３５を備える複合機（ＭＦＰ）なる画像形成装置３３の場合にも同様に適用することができる。ここに、複合機なる画像形成装置３３の場合、画像処理部３４、データ保存部３５とコントローラ３２との間の高速シリアルインタフェース（シリアルデータ転送装置）３６，３７としては、データ転送方向が一方向に特定されていないため、図１５（ｂ）等に示したPCI Express規格によるものがそのまま用いられている。
【００８２】
このように、シリアルデータ転送装置１をデータ転送方向が一方向となるプリンタのような画像出力部１２、画像入力部２２を含む画像形成装置３１，３３に適用することにより、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができる。
【図面の簡単な説明】
【００８３】
【図１】既存PCIシステムの構成例を示すブロック図である。
【図２】PCI Expressシステムの構成例を示すブロック図である。
【図３】デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。
【図４】ｘ４の場合の物理層の構造例を示す模式図である。
【図５】デバイス間のレーン接続例を示す模式図である。
【図６】スイッチの論理的構造例を示すブロック図である。
【図７】（ａ）は既存のPCIのアーキテクチャを示すブロック図、（ｂ）はPCI Expressのアーキテクチャを示すブロック図である。
【図８】PCI Expressの階層構造を示すブロック図である。
【図９】トランザクションレイヤパケットのフォーマット例を示す説明図である。
【図１０】PCI Expressのコンフィグレーション空間を示す説明図である。
【図１１】仮想チャネルの概念を説明するための模式図である。
【図１２】データリンクレイヤパケットのフォーマット例を示す説明図である。
【図１３】ｘ４リンクでのバイトストライピング例を示す模式図である。
【図１４】アクティブステート電源管理の制御例を示すタイムチャートである。
【図１５】PCI Express規格によるシリアルデータ転送装置の物理層の構成例と対比して本発明の一実施の形態のシリアルデータ転送装置の物理層の構成例を示す説明図である。
【図１６】PCI Express規格によるシリアルデータ転送装置の物理層の構成例と対比して本発明の一実施の形態のシリアルデータ転送装置の物理層構成例を示すブロック図である。
【図１７】画像出力装置への適用例を示す概略ブロック図である。
【図１８】画像入力装置への適用例を示す概略ブロック図である。
【図１９】画像形成装置への適用例を示す概略ブロック図である。
【図２０】ＭＦＰへの適用例を示す概略ブロック図である。
【符号の説明】
【００８４】
１      シリアルデータ転送装置
２      物理層
５      双方向通信路
６，７      デジタル送受信部
１１      画像出力装置
２１      画像入力装置
３１，３３      画像形成装置
【図１】
2005321921.tif 000004
【図２】
2005321921.tif 000005
【図３】
2005321921.tif 000006
【図４】
2005321921.tif 000007
【図５】
2005321921.tif 000008
【図６】
2005321921.tif 000009
【図７】
2005321921.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2005321921.tif 000015
【図１３】
2005321921.tif 000016
【図１４】
2005321921.tif 000017
【図１５】
2005321921.tif 000018
【図１６】
2005321921.tif 000019
【図１７】
2005321921.tif 000020
【図１８】
2005321921.tif 000021
【図１９】
2005321921.tif 000022
【図２０】
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