(57)【要約】【課題】  アドレスの選択が遅延しても、誤作動を防止し、データの読み出しと書き込みを正確に行うことが可能な半導体装置の提供を課題とする。【解決手段】  本発明の半導体装置は、データ保持手段、プリチャージ手段及び遅延手段の３つの要素を含むことを特徴とする。データ保持手段は複数のメモリセルを有する。プリチャージ手段はプリチャージ電位線、プリチャージ信号線及び複数のスイッチを有する。遅延手段は複数のトランジスタを有する。また、上記の３つの要素に加えて、カラムデコーダとロウデコーダを有するアドレス選択手段、複数の画素を有する表示手段の一方又は両方を有することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するデータ保持手段と、
プリチャージ電位線、プリチャージ信号線及び複数のスイッチを有するプリチャージ手段と、
複数のトランジスタを有する遅延手段とを含むことを特徴とする半導体装置。
【請求項２】
複数のメモリセルを有するデータ保持手段と、
プリチャージ電位線、プリチャージ信号線及び複数のスイッチを有するプリチャージ手段と、
複数のトランジスタを有する遅延手段と、
カラムデコーダとロウデコーダを有するアドレス選択手段とを含むことを特徴とする半導体装置。
【請求項３】
複数のメモリセルを有するデータ保持手段と、
プリチャージ電位線、プリチャージ信号線及び複数のスイッチを有するプリチャージ手段と、
複数のトランジスタを有する遅延手段と、
複数の画素を有する表示手段とを含むことを特徴とする半導体装置。
【請求項４】
複数のメモリセルを有するデータ保持手段と、
プリチャージ電位線、プリチャージ信号線及び複数のスイッチを有するプリチャージ手段と、
複数のトランジスタを有する遅延手段と、
カラムデコーダとロウデコーダを有するアドレス選択手段と、
複数の画素を有する表示手段とを含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記複数のメモリセルの各々はビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記複数のメモリセルの各々はビット線とワード線が絶縁体を介して交差する領域に記憶素子を含み、
前記記憶素子は、トランジスタ、容量素子及び抵抗素子から選択された１つ又は複数であることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項４のいずれか一項において、
前記複数のメモリセルの各々はビット線とワード線が絶縁体を介して交差する領域に記憶素子を含み、
前記複数のスイッチの各々は、前記プリチャージ電位線と前記ビット線の間に設けられることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項４のいずれか一項において、
前記複数のスイッチの各々は、トランジスタ又はアナログスイッチであることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項４のいずれか一項において、
前記複数のスイッチの入力ノードは、前記プリチャージ信号線に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項４のいずれか一項において、
前記遅延手段の入力ノードは、ＣＫ線及びＷＥＢ線に接続されることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項４のいずれか一項において、
前記遅延手段の入力ノードは、ＣＫ線、ＷＥＢ線及びＣＥＢ線に接続されることを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項４のいずれか一項において、
前記遅延手段の入力ノードは、ＲＥＢ線及びＷＥＢ線に接続されることを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項４のいずれか一項において、
前記遅延手段の入力ノードは、ＲＥＢ線、ＷＥＢ線及びＣＥＢ線に接続されることを特徴とする半導体装置。
【請求項１４】
請求項１乃至請求項４のいずれか一項において、
前記遅延手段の出力ノードは、前記プリチャージ信号線に接続されることを特徴とする半導体装置。
【請求項１５】
請求項１乃至請求項４のいずれか一項において、
制御手段と、電源発生手段と、送受信手段とを有することを特徴とする半導体装置。
【請求項１６】
請求項１乃至請求項４のいずれか一項に記載の前記半導体装置は、ＤＲＡＭ、ＳＲＡＭ又はＦｅＲＡＭであることを特徴とする半導体装置。
【請求項１７】
請求項１乃至請求項４のいずれか一項に記載の前記半導体装置は、マスクＲＯＭ又はＰＲＯＭであることを特徴とする半導体装置。
【請求項１８】
請求項１乃至請求項４のいずれか一項に記載の前記半導体装置は、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュメモリであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を有する半導体装置に関する。また、本発明は無線通信によりデータの交信が可能な半導体装置（以下、「ＩＤタグ」ともいう。）に関する。
【背景技術】
【０００２】
近年、半導体素子を有する半導体装置は、コンピュータや携帯端末等の電子機器だけでなく、ＩＣカード等の様々な分野に応用され、大容量化が進められている。半導体装置は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルを複数有するメモリセルアレイと、前記ワード線が非選択の状態において、前記ビット線の電位を任意の電位に設定するプリチャージ回路とを有する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置の大容量化に伴って、長くなった配線の抵抗や大型化したデコーダの複雑さにより、アドレスの選択が遅延してしまうことがあった。そうすると、ビット線のプリチャージ動作を行う際に、ワード線が選択の状態である場合が生じ、その結果、誤作動がおきて、メモリセルが有するデータが書き換えられたり、破壊されたりすることがあった。つまり、データの読み出しと書き込みを正確に行うことが出来なかった。
【０００４】
上記の実情を鑑み、本発明は、アドレスの選択が遅延しても、誤作動を防止し、データの読み出しと書き込みを正確に行うことが可能な半導体装置、ＩＤタグの提供を課題とする。
【課題を解決するための手段】
【０００５】
上述した従来技術の課題を解決するために、本発明は以下の構成を有する半導体装置、ＩＤタグを提供する。
【０００６】
本発明の半導体装置は、データ保持手段、プリチャージ手段及び遅延手段の３つの要素を含むことを特徴とする。データ保持手段は複数のメモリセルを有する。プリチャージ手段はプリチャージ電位線、プリチャージ信号線及び複数のスイッチを有する。遅延手段は複数のトランジスタを有する。また、上記の３つの要素に加えて、カラムデコーダとロウデコーダを有するアドレス選択手段、複数の画素を有する表示手段の一方又は両方を有することを特徴とする。
【０００７】
データ保持手段が有する複数のメモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むことを特徴とする。記憶素子は、トランジスタ、容量素子及び抵抗素子から選択された１つ又は複数である。
【０００８】
プリチャージ手段が有するプリチャージ電位線はプリチャージ電位を伝達する配線であり、プリチャージ信号線はプリチャージ信号を伝達する配線である。また、複数のスイッチの各々は、プリチャージ電位線とビット線の間に設けられることを特徴とする。複数のスイッチの各々は、スイッチング機能を有する素子であり、多くの場合において、トランジスタ又はアナログスイッチである。また、複数のスイッチの入力ノードは、前記プリチャージ信号線に接続する。なお、複数のスイッチの各々がトランジスタの場合、複数のスイッチの入力ノードとは、トランジスタのゲート電極に相当する。また、複数のスイッチの各々がアナログスイッチの場合、複数のスイッチの入力ノードとは、アナログスイッチを構成するＮ型トランジスタのゲート電極とＰ型トランジスタのゲート電極に相当する。
【０００９】
遅延手段の入力ノードは、ＣＫ線及びＷＥＢ線に接続することを特徴とする。又は、遅延手段の入力ノードは、ＣＫ線、ＷＥＢ線及びＣＥＢ線に接続することを特徴とする。又は、遅延手段の入力ノードは、ＲＥＢ線及びＷＥＢ線に接続することを特徴とする。又は、遅延手段の入力ノードは、ＲＥＢ線、ＷＥＢ線及びＣＥＢ線に接続することを特徴とする。また、遅延手段の出力ノードは、プリチャージ信号線に接続することを特徴とする。なお、遅延手段は複数のトランジスタを有し、前記複数のトランジスタは、複数の論理回路を構成する。従って、遅延手段の入力ノードとは、複数の論理回路のうち、一端に配置された論理回路の入力ノードに相当する。
【００１０】
本発明のＩＤタグは、データ保持手段、プリチャージ手段及び遅延手段の３つの要素を含む記憶手段と、制御手段、電源発生手段及び送受信手段を有することを特徴とする。また、本発明のＩＤタグは、データ保持手段、プリチャージ手段、遅延手段及びアドレス選択手段の４つの要素を含む記憶手段と、制御手段、電源発生手段及び送受信手段を有することを特徴とする。
【発明の効果】
【００１１】
データ保持手段、プリチャージ手段及び遅延手段を有する本発明は、誤作動を防止し、データの読み出しと書き込みを正確に行うことが可能な半導体装置を提供することができる。また、データ保持手段、プリチャージ手段及び遅延手段に加えて、表示手段を有する本発明は、高機能化と高付加価値化を実現した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
【００１３】
本発明の半導体装置は、データ保持手段１１（以下メモリセルアレイ１１と表記）、プリチャージ手段１２及び遅延手段１３の３つの基幹の要素を含むことを特徴とする（図１参照）。本発明の半導体装置は、データを記憶する機能を有する記憶手段に相当するものであり、当該記憶手段は、データ保持手段１１、プリチャージ手段１２及び遅延手段１３の３つの基幹の要素を含む。
【００１４】
メモリセルアレイ１１は、マトリクス状に配置されたメモリセル１４を複数有する（図１参照）。また、メモリセルアレイ１１は、列方向に１列目からｎ列目までのビット線Ｂ１〜Ｂｎ（ｎは自然数）と、行方向に１行目からｍ行目までのワード線Ｗ１〜Ｗｍ（ｍは自然数）を有する。メモリセル１４はビット線Ｂｘ（１≦ｘ≦ｎ）とワード線Ｗｙ（１≦ｙ≦ｍ）が絶縁体を介して交差する領域に記憶素子を含む。
【００１５】
記憶素子は、トランジスタ、容量素子及び抵抗素子から選択された１つ又は複数である。本発明の半導体装置がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合、記憶素子として、１つのトランジスタと１つの容量素子を用いる。また、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合、記憶素子として、６つのトランジスタ、５つのトランジスタ、４つのトランジスタと２つの抵抗素子、又は４つのトランジスタと１つの抵抗素子を用いる。なお、記憶素子として６つのトランジスタ、又は４つのトランジスタと２つの抵抗素子を用いる場合には、各列に２本のビット線（１本はビット線、もう１本はビットバー線）を配置する。なお本発明は、ＤＲＡＭ、ＳＲＡＭに制約されず、記憶素子の構成に従って、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等に成りうる。
【００１６】
プリチャージ手段１２（プリチャージ回路ともいう）は、プリチャージ電位線１５、プリチャージ信号線１６及び複数のスイッチＳＷ１〜ＳＷｍ（ｍは自然数）を有する（図１参照）。複数のスイッチＳＷｘ（１≦ｘ≦ｍ）は、プリチャージ電位線１５とビット線Ｂｘの間に設けられる。また、複数のスイッチＳＷｘは、スイッチング機能を有する素子であり、例えば、トランジスタ又はアナログスイッチである。さらに、複数のスイッチＳＷｘの入力ノードはプリチャージ信号線１６に接続する。つまり、スイッチＳＷｘは、プリチャージ信号線１６から伝達されるプリチャージ信号により導通又は非導通が制御される。
【００１７】
本実施の形態では、スイッチＳＷｘとして、アナログスイッチを用いる形態を示す（図２（Ａ）参照）。アナログスイッチの入力ノードとは、アナログスイッチを構成するＮ型トランジスタのゲート電極とＰ型トランジスタのゲート電極に相当する。つまり、両トランジスタのゲート電極はプリチャージ信号線１６に電気的に接続する。より詳しくは、アナログスイッチを構成するＰ型トランジスタのゲート電極はプリチャージ信号線１６に直接接続し、Ｎ型トランジスタのゲート電極は、インバータ１９の出力ノードに接続する。インバータ１９の入力ノードはプリチャージ信号線１６に接続する。
【００１８】
遅延手段１３（遅延回路ともいう）は、複数のトランジスタを有する（図１、２参照）。具体的には、遅延手段１３は、複数のトランジスタから構成される複数の論理回路を有し、前記複数のトランジスタは少なくとも１つのインバータを構成する。さらに具体的には、遅延手段１３は、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＥＯＲ、ＥＮＯＲ、ＴｒｉＢＵＦ（トライステートバッファ）及びＴｒｉＩＮＶ（トライステートインバータ）等から選択された複数の論理回路と複数のインバータ、又は直列に接続された複数のインバータを有する。
そこで、図２（Ａ）には遅延手段１３が論理回路とインバータを有する場合を示し、図２（Ｂ）には遅延手段１３がインバータのみを有する場合を示す。
前者の図２（Ａ）に示す形態では、遅延手段１３の入力ノードとは論理回路２１の入力ノードに相当し、前記遅延手段１３の出力ノードとはインバータ２７の出力ノードに相当する。なお、図２（Ａ）に示すデコーダは、インバータ２０、論理回路２１〜２３、インバータ２４、２５、論理回路２６、インバータ２７及び配線２８を有する。但し、デコーダの構成は上記の記載に制約されず、様々な構成が適用される。
また、後者の図２（Ｂ）に示す形態では、遅延手段１３は、インバータ群３０及び論理回路３１を有する。遅延手段１３の入力ノードとは論理回路３１の入力ノードに相当し、前記遅延手段１３の出力ノードとはインバータ群３０の出力ノードに相当する。
【００１９】
遅延手段１３の入力ノードは、ＣＫ線及びＷＥＢ線に接続するか、又は、ＣＫ線、ＷＥＢ線及びＣＥＢ線に接続するか、又は、ＲＥＢ線及びＷＥＢ線に接続するか、又は、又はＲＥＢ線、ＷＥＢ線及びＣＥＢ線に接続し、出力ノードはプリチャージ信号線１６に接続する。入力ノードの接続は、プリチャージ動作を行うタイミングとＣＫとの関係と、ＣＥＢ信号の必要の有無に依存する。より詳しくは、ＣＫと同期でプリチャージ動作を行う場合、遅延手段１３の入力ノードはＣＫ線及びＷＥＢ線に接続するか、又は、ＣＫ線、ＷＥＢ線及びＣＥＢ線に接続する。一方、ＣＫと非同期でプリチャージ動作を行う場合、遅延手段１３の入力ノードはＲＥＢ線及びＷＥＢ線に接続するか、又は、ＲＥＢ線、ＷＥＢ線及びＣＥＢ線に接続する。
ＣＥＢ信号は、１つのチップしか設けられていない場合や、複数のチップが設けられているにもかかわらず、読み出しや書き込みの動作を常時行う場合には不必要である。
なお、ＣＫ線はＣＫ（ｃｌｏｃｋ）信号を伝達する配線であり、ＷＥＢ（ｗｒｉｔｅｅｎａｂｌｅ）線はＷＥＢ信号を伝達する配線であり、ＲＥＢ（ｒｅａｄｅｎａｂｌｅ）線はＲＥＢ信号を伝達する配線であり、ＣＥＢ（ｃｈｉｐｅｎａｂｌｅ）線はＣＥＢ信号を伝達する配線である。また、ＷＥＢ信号は書き込み制御信号であり、ＲＥＢ信号は読み出し制御信号であり、ＣＥＢ信号はチップ選択信号である。
【００２０】
遅延手段１３を有する本発明は、プリチャージ手段１２が有するスイッチＳＷｘの導通又は非導通を制御するプリチャージ信号の出力を遅延させることができる。そのため、ワード線Ｗｙの選択から非選択への切り替わりが遅延しても、プリチャージ信号の出力も遅延するため、前記ワード線Ｗｙが選択された状態で、プリチャージ動作を行うことがない。従って、上記構成を有する本発明の半導体装置は、誤作動を防止し、データの読み出しと書き込みを正確に行うことができる。
【００２１】
本発明は、データ保持手段１１、プリチャージ手段１２及び遅延手段１３の３つの基幹の要素に加えて、アドレス選択手段を含むことを特徴とする（図１、２参照）。
アドレス選択手段は、カラムデコーダ１７とロウデコーダ１８を有し、複数のメモリセル１４から１つのメモリセルを選択する役目を担う。カラムデコーダ１７はビット線Ｂ１〜Ｂｍに接続し、ロウデコーダ１８はワード線Ｗ１〜Ｗｎに接続する。また、カラムデコーダ１７は列アドレス選択線に接続し、ロウデコーダ１８は行アドレス選択線に接続する。なお列アドレス選択線は、列アドレス選択信号（Ａｘ、１≦ｘ≦ｍ）を伝達する配線であり、行アドレス選択線は、行アドレス選択信号（Ａｙ、１≦ｙ≦ｎ）を伝達する配線である。さらに、ロウデコーダ１８は、ＣＫ線、ＲＥＢ線、ＷＥＢ線及びＣＥＢ線から選択された複数の配線に接続する。ロウデコーダ１８に接続する配線は、遅延手段１３の入力ノードの接続と同様に、プリチャージ動作を行うタイミングとＣＫとの関係と、ＣＥＢ信号の必要の有無に依存する。
本実施の形態では、行アドレス選択線Ａｙはインバータ２０の入力ノードに接続する。ＣＫ線、ＲＥＢ線、ＷＥＢ線及びＣＥＢ線から選択された複数の配線は、論理回路２１の入力ノードに接続する。インバータ２７の出力ノードはワード線Ｗｙに接続する。
【００２２】
本発明は、上記に挙げたデータ保持手段１１、プリチャージ手段１２及び遅延手段１３の３つの基幹の要素以外に、複数の画素を有する表示手段（図１、２には示さない）を有していてもよい。表示手段を有することにより、高機能化と高付加価値化が実現した半導体装置を提供することができる。
【００２３】
また、図示しないが、本発明は、２値のデータを判定する際に用いるセンスアンプや、読み出しと書き込みのどちらの動作を行うかを制御する読み出し／書き込み回路、データを外部に出力する出力回路等の必要な回路を適宜有していてもよい。
【００２４】
上記構成を有する半導体装置の動作について、図３（Ａ）（Ｂ）のタイミングチャートを用いて説明する。
まず、ＣＫと同期でプリチャージ動作を行う場合について、図３（Ａ）を用いて説明する。ここでは、ＣＫがＨレベル、ＷＥＢがＨレベル、又はＣＫがＨレベル、ＷＥＢがＬレベルのときにプリチャージ動作を行い、ＣＫがＬレベル、ＷＥＢがＨレベルのときに読み出し動作を行い、ＣＫがＬレベル、ＷＥＢがＬレベルのときに書き込み動作を行う形態について説明する。
なお、図３（Ａ）（Ｂ）のタイミングチャート中の配線の電位を示す波形における点線は、浮遊状態（不定状態、又はフローティング状態ともいう）を示す。また、ＣＥＢは動作の制御には依存せず、何らかの動作を行う際には、常時Ｈレベル又はＬレベルであり、ここでは、ＣＥＢは常時Ｌレベルとする。
【００２５】
期間Ｔ１において、ＣＫはＨレベル、ＷＥＢはＨレベル、ＣＥＢはＬレベルであり、ｂ行目（１≦ｂ≦ｎ、ｂは自然数）のアドレスを選択するアドレス選択信号ＡｂはＨレベルである。期間Ｔ１が開始してから遅延期間αが経過すると、遅延手段１３からＬレベルのプリチャージ信号がプリチャージ信号線１６に伝達され、前記プリチャージ信号線１６はＬレベルの信号と同電位となる。そうすると、プリチャージ信号線１６を介して、Ｈレベル又はＬレベルの信号が入力された全てのアナログスイッチＳＷ１〜ＳＷｍは導通状態となり、全てのビット線Ｂ１〜Ｂｍがプリチャージ電位Ｖｐｃにプリチャージされる。
【００２６】
期間Ｔ２において、ＣＫはＬレベル、ＷＥＢはＨレベル、ＣＥＢはＬレベル、ＡｂはＨレベルである。期間Ｔ２が開始してから遅延期間αが経過すると、カラムデコーダ１７がａ列目（１≦ａ≦ｍ、ａは自然数）のビット線Ｂａを選択する。同時に、ｂ行目のワード線ＷｂにＨレベルの信号が伝達されて、前記ワード線Ｗｂは選択状態になる。そうすると、（ａ、ｂ）の座標に配置されたメモリセル１４から、ビット線ＢａのＨレベルのデータの読み出しが行われる。
【００２７】
期間Ｔ３において、ＣＫはＨレベル、ＷＥＢはＬレベル、ＣＥＢはＬレベル、ｊ行目（１≦ｊ≦ｎ、ｊは自然数）のアドレスを選択するアドレス選択信号ＡｊはＨレベルである。期間Ｔ３が開始してから遅延期間αが経過すると、Ｌレベルのプリチャージ信号がプリチャージ信号線１６に伝達され、全てのアナログスイッチＳＷ１〜ＳＷｍは全て導通状態となり、全てのビット線Ｂ１〜Ｂｍがプリチャージ電位Ｖｐｃにプリチャージされる。
【００２８】
期間Ｔ４において、ＣＫはＬレベル、ＷＥＢはＬレベル、ＣＥＢはＬレベル、ＡｊはＨレベルである。期間Ｔ４が開始してから遅延期間αが経過すると、カラムデコーダ１７がｉ列目（１≦ｉ≦ｍ、ｉは自然数）のビット線Ｂｉを選択状態にし、Ｈレベルの信号が伝達される。同時に、ｊ行目のワード線ＷｊにＨレベルの信号が伝達されて、前記ワード線Ｗｊは選択状態となる。そうすると、（ｉ、ｊ）の座標に配置されたメモリセル１４に、Ｈレベルのデータが書き込まれる。
【００２９】
続いて、ＣＫと非同期でプリチャージ動作を行う形態について、図３（Ｂ）を用いて説明する。この場合、ＲＥＢがＨレベル、ＷＥＢがＨレベルのときにプリチャージ動作を行い、ＲＥＢがＨレベル、ＷＥＢがＬレベルのときに書き込み動作を行い、ＲＥＢがＬレベル、ＷＥＢがＨレベルのときに読み出し動作を行う。また、ＣＥＢは常時Ｌレベルとする。
【００３０】
期間Ｔ１において、ＲＥＢはＨレベル、ＷＥＢはＨレベル、ＡｂはＨレベルである。期間Ｔ１が開始してから遅延期間αが経過すると、Ｌレベルのプリチャージ信号がプリチャージ信号線１６に伝達され、全てのアナログスイッチＳＷ１〜ＳＷｍは導通状態となり、全てのビット線Ｂ１〜Ｂｍがプリチャージ電位Ｖｐｃにプリチャージされる。
【００３１】
期間Ｔ２において、ＲＥＢはＨレベル、ＷＥＢはＬレベル、ＡｂはＨレベルである。期間Ｔ２が開始してから、遅延期間αが経過すると、ビット線Ｂａとワード線Ｗｂが選択状態になる。そうすると、（ａ、ｂ）の座標に配置されたメモリセル１４に対して、ビット線ＢａのＨレベルのデータの書き込みが行われる。
【００３２】
期間Ｔ３において、ＲＥＢはＨレベル、ＷＥＢはＨレベル、ＡｊはＨレベルである。期間Ｔ３が開始してから遅延期間αが経過すると、Ｌレベルのプリチャージ信号がプリチャージ信号線１６に伝達され、全てのアナログスイッチＳＷ１〜ＳＷｍは導通状態となり、全てのビット線Ｂ１〜Ｂｍがプリチャージ電位Ｖｐｃにプリチャージされる。
【００３３】
期間Ｔ４において、ＲＥＢはＬレベル、ＷＥＢはＨレベル、ＡｊはＨレベルである。期間Ｔ４が開始してから遅延期間αが経過すると、ビット線Ｂｉとワード線Ｗｊが選択状態になる。そうすると、（ｉ、ｊ）の座標に配置されたメモリセル１４から、ビット線ＢｉのＨレベルのデータの読み出しが行われる。
【００３４】
このように、プリチャージ期間Ｔ１、Ｔ３、書き込み期間及び読み出し期間Ｔ２、Ｔ４の各々において、上記のように動作することで、プリチャージ動作、書き込み動作及び読み出し動作のそれぞれの動作を行う。
【００３５】
上記構成を有する本発明は、スイッチＳＷｘの導通又は非導通を制御するプリチャージ信号の出力を遅延させることができる。そのため、ワード線Ｗｙの選択から非選択への切り替わりが遅延しても、プリチャージ信号の出力も遅延するため、前記ワード線Ｗｙが選択された状態で、プリチャージ動作を行うことがない。従って、上記構成を有する本発明は、誤作動を防止し、データの読み出しと書き込みを正確に行うことができる。
（実施の形態２）
【００３６】
本発明の半導体装置の一形態であるパネルについて図面を用いて説明する。パネルは、基板４０６上に、複数の画素を有する画素部４０１と、複数のトランジスタを含む駆動回路４０２、４０３を有する（図４（Ａ）参照）。駆動回路４０２、４０３は、基板４０６に一体形成せずに、外付けにしたり、ＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）方式等により基板４０６上に実装したりしてもよい。従って、表示手段とは、画素部４０１のみ、又は画素部４０１と駆動回路４０２、４０３に相当する。また、パネルは、基板４０６上に、ＶＲＡＭ（画面表示専用メモリ）、ＲＡＭ又はＲＯＭに相当する記憶手段４０４と、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ、中央処理ユニット）４０５を有する。さらに、パネルは、基板４０６上に、駆動回路４０２、４０３、記憶手段４０４及びＣＰＵ４０５を制御する信号を供給する入力端子４０９を有する。入力端子４０９には、接続フィルム４０８を介して、ビデオ信号等の信号や電位が供給される。また、パネルは、画素部４０１と駆動回路４０２、４０３を囲むシール材（図４（Ａ）には示さない）を有し、基板４０６と基板４０７は、前記シール材により貼り付けられている。なお、図示するパネルでは、対向基板４０７は、画素部４０１と駆動回路４０２、４０３上のみに設けているが、全面に設けてもよい。但し、ＣＰＵ４０５は、発熱する恐れがあるため、前記ＣＰＵ４０５に接するように、放熱板を設けるとよい。
【００３７】
図４（Ｂ）はパネルのＡ−Ａ’における断面図を示し、画素部４０１はＴＦＴ４１１と容量素子４１２を有し、駆動回路４０２はＴＦＴからなる素子群４１９を有し、記憶手段４０４はＴＦＴからなる素子群４２０を有する。基板４０６と基板４０７の間には、画素電極４１３、配向膜４１４、液晶層４１５、配向膜４１６、対向電極４１７を有する。基板４０６と対向基板４０７には偏光板が貼り付けられている。
【００３８】
基板４０６上の回路を構成する素子は、非晶質半導体に比べて移動度等の特性が良好な多結晶半導体（ポリシリコン）により形成されることが好ましく、そうすると、モノリシック化が実現される。このように、画素部と駆動回路以外に、記憶手段やＣＰＵ等の機能回路の一体形成を実現したパネルはシステムオンパネルと呼ばれ、システムの多機能化を図ることができる。上記構成を有するパネルは、接続する外部ＩＣの個数が減少するため、小型・軽量・薄型が実現され、最近普及が急速に進んだ携帯端末に適用すると大変有効である。なお、本形態では、表示素子として液晶素子を用いたパネルを示したが、本発明はこれに制約されない。表示素子として、発光素子等の他の表示素子を用いたパネルに適用してもよい。
【００３９】
上記のパネルにおいて、実施の形態１において説明した半導体装置の構成は、記憶手段４０４の構成に適用される。つまり、記憶手段４０４は、データ保持手段１１、プリチャージ手段１２及び遅延手段１３を有することを特徴とする。また、カラムデコーダ１７とロウデコーダ１８を有するアドレス選択手段も有することを特徴とする（図５参照）。上記特徴により、本発明のパネルは、誤作動を防止し、データの読み出しと書き込みを正確に行うことができるという効果を奏する。
【００４０】
次に、画素部４０１及び駆動回路４０２、４０３を含む表示手段４２１、記憶手段４０４、ＣＰＵ４０５の相互関係とその一連の動作について以下に簡単に説明する。
ＣＰＵ４０５は、制御部４２２と演算部４２３とを含む。
記憶手段４０４からデータの読み出し又は書き込みを行う場合、まず、ＣＰＵ４０５が具備する制御部４２２が含むプログラムカウンタから、データが格納されたメモリセル又はデータを格納するメモリセルのアドレスの情報は、記憶手段４０４が含むアドレス選択手段であるロウデコーダ１８と遅延手段１３に供給される。
指定されたアドレスから読み出された情報は、カラムデコーダ１７から、制御部４２２が含む命令レジスタに供給される。また、指定されたアドレスに書き込む情報は演算部４２３が含むレジスタから供給される。
表示手段４２１が含む画素部４０１における画像の表示は、ＣＰＵ４０５から駆動回路４０２、４０３に供給される信号に従って行われる。なお、映像信号が記憶手段４０４に記憶されている場合、記憶手段４０４からＣＰＵ４０５を介して信号線側の駆動回路４０２に供給される。
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
（実施の形態３）
【００４１】
本発明のＩＤタグ（ＲＦＩＤタグ、ＩＣタグ、電子タグ、ＩＣチップ、無線チップ、無線プロセッサ、無線メモリともいう）の構成について説明する。本発明のＩＤタグ３０６は、記憶手段３０１、制御手段３０２及び電源発生手段３０３を含むＩＣチップ３０４と、アンテナ３０５（送受信手段ともいう）とを有する（図６（Ａ）参照）。
【００４２】
上記のパネルにおいて、実施の形態１において上述した半導体装置の構成は、記憶手段３０１の構成に適用される。つまり、記憶手段３０１は、データ保持手段１１、プリチャージ手段１２及び遅延手段１３を有することを特徴とする。また、カラムデコーダ１７とロウデコーダ１８を有するアドレス選択手段も有することを特徴とする（図６（Ｂ）参照）。上記特徴により、本発明のＩＤタグは、誤作動を防止し、データの読み出しと書き込みを正確に行うことができるという効果を奏する。なお、記憶手段３０１は、データ保持手段が含む記憶素子の構成に従って、ＲＡＭ、ＲＯＭ等になりうるが、ＩＤタグに用いる記憶手段３０１としては、ＲＯＭを用いるとよい。
【００４３】
制御手段３０２はロジック回路から構成される。制御手段３０２（制御回路ともいう）は、ＣＰＵ（中央処理回路）等に相当する。電源発生手段３０３は、非接触型の場合、コイル状に巻かれたアンテナ３０５の電磁誘導作用、相互誘導作用又は静電気による誘導作用が採用される。従って、この場合には、電源発生手段３０３（電源発生回路ともいう）は、アンテナ３０５と動作する。アンテナ３０５は、その巻き数を制御することにより、受信する周波数の高さを選ぶことができる。
【００４４】
アンテナ３０５をＩＣチップ３０４と同一の基板上に形成する方法（図６（Ｃ）（Ｅ）参照）、又はアンテナ３０５を含む基板３１３上に、ＩＣチップ３０４を実装する方法（図６（Ｄ）（Ｆ）参照）のどちらかの方法を採用する。前者の方法を採用する場合、基板３０８上にＴＦＴ群３０９とアンテナ３０５を設ける（図６（Ｅ）参照）。一方、後者の方法を採用する場合、アンテナ３０５を含む基板３１３上に、導電層３１１と絶縁層３１２を介して、ＴＦＴ群３０９を含む基板３１０を実装する（図６（Ｆ）参照）。なお、図６（Ｅ）（Ｆ）に示すＴＦＴ群３０９は、記憶手段３０１、制御手段３０２及び電源発生手段３０３のいずれかの手段の構成要素である。
【００４５】
次に、ＩＤタグ３０６を用いた通信手順について、以下に簡単に説明する（図６（Ａ）参照）。まず、ＩＤタグ３０６が含むアンテナ３０５がリーダライタ３０７からの電波を受信する。そうすると、電源発生手段３０３において、共振作用により起電力が発生する。そして、ＩＤタグ３０６が含む記憶手段３０１と制御手段３０２が起動して、制御手段３０２により、記憶手段３０１内のデータが信号化される。次に、ＩＤタグ３０６が含むアンテナ３０５から信号を発信する。そうすると、ＩＤタグ３０６は、リーダライタ３０７が含むアンテナにより送信された信号を受信する。受信した信号は、リーダライタ３０７が含むコントローラ（図６（Ａ）には示さない）を介して、データ処理装置（図６（Ａ）には示さない）に送信され、ソフトウエアを用いてデータ処理が行われる。上記通信手順は、コイル型のアンテナを用い、ＩＤタグのコイルとリーダライタのコイル間に誘導されて発生する磁束を利用した電磁誘導方式を用いた場合である。しかしながら、本発明は上記方式に制約されず、マイクロ波帯の電波を使った電波方式を用いてもよい。
【００４６】
ＩＤタグ３０６は、非接触で通信を行う点、複数読取りが可能である点、データの書き込みが可能である点、様々な形状に加工可能である点、選択する周波数によっては、指向性が広く、認識範囲が広い点等の利点を有する。ＩＤタグ３０６は、非接触による無線通信で、人や物の個々の情報を識別可能なＩＣタグ、ラベル加工を施して目標物への貼り付けを可能としたラベル、イベントやアミューズメント向けのリストバンド等に適用することができる。また、ＩＤタグ３０６を樹脂材料により成型加工してもよいし、無線通信を阻害する金属に直接固定してもよい。さらに、ＩＤタグ３０６は、入退室管理システムや精算システムといった、システムの運用に活用することができる。
【００４７】
次に、ＩＤタグ３０６を実際に使用する際の一形態について説明する。表示部３２１を含む携帯端末の側面には、リーダライタ３２０が設けられ、品物３２６の側面にはＩＤタグ３２２が設けられる（図７（Ａ）参照）。ＩＤタグ３２２にリーダライタ３２０をかざすと、表示部３２１に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２５をベルトコンベアにより搬送する際に、リーダライタ３２３と、前記商品３２５に設けられたＩＤタグ３２４を用いて、前記商品３２５の検品を行うことができる（図７（Ｂ）参照）。このように、システムにＩＤタグを活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【実施例１】
【００４８】
本発明の実施例について、図８を用いて説明する。本発明の半導体装置は、大別して、データ記憶ブロック、表示ブロック、画像処理ブロック、制御ブロックの４つのブロックを有し、全てのブロックは、基板１００上に設けられる。
データ記憶ブロックは、プログラムＲＯＭ（ＰＲＯＭ）１０１、作業領域用ＲＡＭ（ＷＲＡＭ）１０２、音声データ用プログラムＲＯＭ（ＡｕｄｉｏＲＯＭ）１０３、ラインバッファＲＡＭ１０４ａ、１０４ｂ、インレンジＲＡＭ（ＩＮＲＡＭ）１０５、カラーパレットＲＡＭ（ＣＲＡＭ）１０６、メモリコントローラ１０７、デコーダ／レジスタ１０８、音声データ用プログラムＲＯＭコントローラ１０９、音声データ用ＤＡ変換回路／演算増幅器１１０、メモリ用参照電源発生回路（Ｖｒｅｆ電源）１１１及び階調電源１１２を有する。
表示ブロックは、画素部１１３と駆動回路１１４、１１５を有する。画像処理ブロックは、画像処理回路１１６を有する。制御ブロックは、ＣＰＵ１１７を有する。
【００４９】
上記のように、表示ブロックだけではなく、データ記憶ブロック、画像処理ブロック及び制御ブロックを有する半導体装置は、接続するＩＣの個数を減らし、小型・薄型・軽量を実現する。また、表示ブロック、画像処理ブロック及び制御ブロックが互いに隣接している半導体装置は、データの流れに沿った配置となっており、正確な動作を実現する。本発明は、記憶ブロックを構成する各メモリの構成に適用される。本実施例は、上記の実施の形態と自由に組み合わせることができる。
【実施例２】
【００５０】
本発明が適用される電子機器の一例として、テレビ装置、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、パーソナルコンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。以下にはその具体例について説明する。
【００５１】
図９（Ａ）は携帯端末であり、本体９１０１、表示部９１０２等を含む。図９（Ｃ）は携帯型テレビ受像機であり、本体９３０１、表示部９３０２等を含む。図９（Ｄ）は、携帯情報端末であり、本体９２０１、表示部９２０２等を含む。図９（Ｅ）は、デジタルビデオカメラであり、表示部９７０１、９７０２等を含む。
【００５２】
表示部を含むパネルは、図９（Ｂ）に示すように駆動回路９１０４、ＣＰＵや記憶手段等の機能回路９１０３を具備する。本発明は、機能回路９１０３が有する記憶手段の構成に適用される。駆動回路９１０４だけでなく、機能回路９１０３が一体形成されたパネルを有する電子機器は、接続する外部ＩＣの個数を減らすことができるため、小型・軽量・薄型が実現する。また、表示部を構成する表示素子として、自発光型の発光素子を用いると、バックライトなどが必要ないため、液晶素子を用いる場合に比べて、薄型・小型・軽量が実現される。
【００５３】
また、図９（Ｆ）は接触型ＩＣカードであり、本体９６０１、ＩＣチップ９６０２、モジュール端子９６０３を含む。ＩＣチップ９６０２は、ＲＡＭ９６０４、ＲＯＭ９６０５、ＣＰＵ９６０６及びＲＡＭ９６０７等を含む。本発明は、ＩＣチップ９６０２が有するＲＡＭ９６０４、９６０７とＲＯＭ９６０５の記憶手段の構成に適用される。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１を説明する図。
【図２】本発明の実施の形態１を説明する図。
【図３】本発明の実施の形態１を説明する図。
【図４】本発明の実施の形態２を説明する図。
【図５】本発明の実施の形態２を説明する図。
【図６】本発明の実施の形態３を説明する図。
【図７】本発明の実施の形態３を説明する図。
【図８】本発明の実施例１を説明する図。
【図９】本発明の実施例２を説明する図。
【符号の説明】
【００５５】
１１  データ保持手段（メモリセルアレイ）、１２  プリチャージ手段
１３  遅延手段、１４  メモリセル
１５  プリチャージ電位線、１６  プリチャージ信号線
１７  カラムデコーダ、１８  ロウデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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