(57)【要約】【課題】チップ設計時に、ＶＤＤおよびＶＳＳの電圧差による各トランジスタの作動能力への影響に対して、設計マージンを減少させることができる半導体装置を提供する。【解決手段】ＶＤＤ供給用のＶＤＤパッド１２を半導体チップ１１の外周におき、ＶＳＳ供給用のＶＳＳパッド１３を半導体チップ１１の中央に置くことにより、ＶＤＤ−ＶＳＳ間の電圧差１４、１５を均一化する。【選択図】図３
2005150481.tif 000002
【特許請求の範囲】
【請求項１】
回路を集積してチップ化し、前記回路の駆動用電源としてホット側電圧レベルのＶＤＤとコールド側電圧レベルのＶＳＳを供給する半導体装置であって、前記チップ内で、前記ＶＤＤの供給源と前記ＶＳＳの供給源を、相反する位置に配置したことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、前記ＶＤＤ供給源および前記ＶＳＳ供給源のうち、どちらか一方をチップ外周部付近に配置し、のこりをチップ中央付近に配置したことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、前記ＶＤＤ供給源および前記ＶＳＳ供給源のうち、どちらか一方から一旦チップ中央部付近に直接引き込むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路を集積してチップ化する場合に、その電源ラインにＶＤＤおよびＶＳＳを供給するための各供給源をチップ内に配置した半導体装置に関するものである。
【背景技術】
【０００２】
通常、半導体回路を集積してチップ化した半導体装置においては、チップ内の半導体回路の駆動用電源として、ホット側電圧レベルのＶＤＤとコールド側電圧レベルのＶＳＳを供給するが、これらＶＤＤおよびＶＳＳのチップ内への電源供給における従来技術として、図１に示すように、半導体チップ１の外周付近に、ＶＤＤ供給源であるＶＤＤパッド２およびＶＳＳ供給源であるＶＳＳパッド３の両方を配置する場合が挙げられる。
【０００３】
しかしこの電源供給方法では、電源供給部のＶＤＤパッド２およびＶＳＳパッド３からの距離に対応して、ＶＤＤ−ＶＳＳ間の電圧差４、５のように大きな変化が発生し、チップ１内でのトランジスタの動作速度にばらつきが発生するなど、トランジスタ間で作動能力差が発生する。
【０００４】
これに対し、図２に示す電圧差の発生防止技術（例えば、特許文献１を参照）は、半導体装置において、ＶＤＤパッド７およびＶＳＳパッド８の両方を、チップ６の外周より内側に配置することにより、チップ６内でＶＤＤとＶＳＳとの電圧差９、１０が最大となる部分と最小となる部分とについて、その電圧差９、１０の変化を、図１に示すようなチップ１外周にＶＤＤパッド２およびＶＳＳパッド３を配置する場合と比較して、押さえることができるものである。
【特許文献１】実開昭６１−１２１７５３号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら上記のような従来の技術においても、なおも図２に示すように、チップ６内で電源供給源であるＶＤＤパッド７およびＶＳＳパッド８に近い部分と遠い部分で、ＶＤＤとＶＳＳとの間の電圧差９、１０に違いが発生している。
【０００６】
すなわち、パッド７、８の付近では、ＶＤＤ降下が小さく、ＶＳＳ上昇も小さくなり、一方チップ中央付近では、ＶＤＤ降下が大きく、ＶＳＳ上昇も大きくなるため、パッド付近でのＶＤＤとＶＳＳ間の電圧差９とチップ中央付近でのＶＤＤとＶＳＳ間の電圧差１０との差が大きくなり、チップ内の場所によるＶＤＤとＶＳＳ間の電圧差の変化も大きくなる。
【０００７】
このように、チップ６内での場所によってＶＤＤとＶＳＳ間の電圧差９、１０のように変化が増大して、集積回路化したチップ６内で電源ライン上のＶＤＤとＶＳＳの差分値が不均一となり、チップ６内のトランジスタ間の作動能力差も増大し、集積回路化する場合のチップ設計時に、各トランジスタの作動能力への影響に対して、設計上必要となる設計マージンを大きくとる必要があり、集積回路化の際のチップ設計が難しくなるという問題点を有していた。
【０００８】
本発明は、上記従来の問題点を解決するもので、集積回路化したチップ内で電源ライン上のＶＤＤとＶＳＳの差分値を略均一化して、集積回路化する場合のチップ設計時に、ＶＤＤとＶＳＳの差分値不均一による各トランジスタの作動能力への影響に対して、設計上必要となる設計マージンを小さくすることができ、集積回路化の際のチップ設計を容易化することができる半導体装置を提供する。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために本発明の請求項１に記載の半導体装置は、回路を集積してチップ化し、前記回路の駆動用電源としてホット側電圧レベルのＶＤＤとコールド側電圧レベルのＶＳＳを供給する半導体装置であって、前記チップ内で、前記ＶＤＤの供給源と前記ＶＳＳの供給源を、相反する位置に配置した構成としたことを特徴とする。
【００１０】
また、本発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記ＶＤＤ供給源および前記ＶＳＳ供給源のうち、どちらか一方をチップ外周部付近に配置し、のこりをチップ中央付近に配置した構成としたことを特徴とする。
【００１１】
また、本発明の請求項３に記載の半導体装置は、請求項１に記載の半導体装置であって、前記ＶＤＤ供給源および前記ＶＳＳ供給源のうち、どちらか一方から一旦チップ中央部付近に直接引き込む構成としたことを特徴とする。
【００１２】
以上により、ＶＤＤ供給源に近い部分では、ＶＤＤの電圧降下が小さくなり、かつＶＳＳの電圧上昇が大きくなるとともに、ＶＳＳ供給源に近い部分では、ＶＤＤの電圧降下が大きくなり、かつＶＳＳの電圧上昇が小さくなることにより、集積回路化したチップ内の場所によるＶＤＤとＶＳＳ間の電圧差の変化を減少させ、チップ内のトランジスタ間の作動能力差も減少させることができる。
【発明の効果】
【００１３】
以上のように本発明によれば、ＶＤＤ供給源に近い部分では、ＶＤＤの電圧降下が小さくなり、かつＶＳＳの電圧上昇が大きくなるとともに、ＶＳＳ供給源に近い部分では、ＶＤＤの電圧降下が大きくなり、かつＶＳＳの電圧上昇が小さくなることにより、集積回路化したチップ内の場所によるＶＤＤとＶＳＳ間の電圧差の変化を減少させ、チップ内のトランジスタ間の作動能力差も減少させることができる。
【００１４】
そのため、集積回路化したチップ内で電源ライン上のＶＤＤとＶＳＳの差分値を略均一化して、集積回路化する場合のチップ設計時に、ＶＤＤとＶＳＳの差分値不均一による各トランジスタの作動能力への影響に対して、設計上必要となる設計マージンを小さくすることができ、集積回路化の際のチップ設計を容易化することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を示す半導体装置について、図面を参照しながら具体的に説明する。
本実施の形態の半導体装置は、基本的に、回路を集積してチップ化し、回路の駆動用電源としてホット側電圧レベルのＶＤＤとコールド側電圧レベルのＶＳＳを供給する半導体装置であって、チップ内で、ＶＤＤの供給源であるＶＤＤパッドとＶＳＳの供給源であるＶＳＳパッドを、相反する位置に配置した構成としている。
（実施の形態１）
本発明の実施の形態１の半導体装置を説明する。
【００１６】
図３は本実施の形態１の半導体装置におけるチップへの電源供給の説明図である。本実施の形態１の半導体装置は、ＶＤＤパッド１２およびＶＳＳパッド１３のうち、どちらか一方をチップ１１の外周部付近に配置し、のこりをチップ１１の中央付近に配置した構成としている。
【００１７】
例えば、図３に示すように、半導体チップ１１において、ＶＤＤパッド１２を外周に配置し、ＶＳＳパッド１３を中央部付近に配置する。
以上により、本実施の形態の構成では、チップ１１の外周付近においては、ＶＤＤ降下が小さく、ＶＳＳ上昇が大きくなり、一方チップ１１の中央付近においては、ＶＤＤ降下が大きく、ＶＳＳ上昇が小さくなるため、チップ１１の外周付近でのＶＤＤとＶＳＳ間の電圧差１４とチップ１１の中央付近でのＶＤＤとＶＳＳ間の電圧差１５との差が少なくなり、チップ１１内の場所によるＶＤＤとＶＳＳ間の電圧差の変化も少なくなり、半導体チップ１１内の各トランジスタ間の作動能力差の発生を、従来に比べてより減少させることができる。
【００１８】
なお、外周にＶＳＳパッド１３を配置し、中央部付近にＶＤＤパッド１２を配置してもよく、この場合には、ＶＤＤおよびＶＳＳの各電圧変化は点線のようになり、同様の効果が得られる。
（実施の形態２）
本発明の実施の形態２の半導体装置を説明する。
【００１９】
図４は本実施の形態２の半導体装置におけるチップへの電源供給の説明図である。本実施の形態２の半導体装置は、ＶＤＤパッド１７およびＶＳＳパッド１８のうち、どちらか一方から一旦チップ１６の中央部付近に直接引き込む構成としている。
【００２０】
例えば、図４に示すように、半導体チップ１６において、ＶＤＤパッド１７およびＶＳＳパッド１８を外周に配置し、ＶＳＳパッド１８から直接ＶＳＳ配線１９を中央部付近に引き込み、チップ１６の中央部から半導体回路にＶＳＳを供給する。
【００２１】
以上により、本実施の形態の構成では、チップ１６の外周付近においては、ＶＤＤ降下が小さく、ＶＳＳ上昇が大きくなり、一方チップ１６の中央付近においては、ＶＤＤ降下が大きく、ＶＳＳ上昇が小さくなるため、チップ１６の外周付近でのＶＤＤとＶＳＳ間の電圧差２０とチップ１６の中央付近でのＶＤＤとＶＳＳ間の電圧差２１との差が少なくなり、チップ１６内の場所によるＶＤＤとＶＳＳ間の電圧差の変化も少なくなり、半導体チップ１６内の各トランジスタ間の作動能力差の発生を、従来に比べてより減少させることができる。
【００２２】
なお、外周に配置したＶＤＤパッド１７から直接ＶＤＤ配線（図示せず）を中央部付近に引き込み、チップ１６の中央部から半導体回路にＶＤＤを供給してもよく、この場合には、ＶＤＤおよびＶＳＳの各電圧変化は点線のようになり、同様の効果が得られる。
【００２３】
以上のように、各実施の形態によれば、ＶＤＤパッドに近い部分では、ＶＤＤの電圧降下が小さくなり、かつＶＳＳの電圧上昇が大きくなるとともに、ＶＳＳパッドに近い部分では、ＶＤＤの電圧降下が大きくなり、かつＶＳＳの電圧上昇が小さくなることにより、集積回路化したチップ内の場所によるＶＤＤとＶＳＳ間の電圧差の変化を減少させ、チップ内のトランジスタ間の作動能力差も減少させることができる。
【００２４】
そのため、集積回路化したチップ内で電源ライン上のＶＤＤとＶＳＳの差分値を略均一化して、集積回路化する場合のチップ設計時に、ＶＤＤとＶＳＳの差分値不均一による各トランジスタの作動能力への影響に対して、設計上必要となる設計マージンを小さくすることができ、集積回路化の際のチップ設計を容易化することができる。
【産業上の利用可能性】
【００２５】
本発明の半導体装置は、集積回路化の際のチップ設計を容易化することができるものであり、半導体回路を集積してチップ化する場合に、その電源ラインにＶＤＤおよびＶＳＳを供給するための各供給源をチップ内に配置した半導体装置等に適用できる。
【図面の簡単な説明】
【００２６】
【図１】従来の半導体装置におけるチップへの電源供給方法（１）の説明図
【図２】従来の半導体装置におけるチップへの他の電源供給方法（２）の説明図
【図３】本発明の実施の形態１の半導体装置におけるチップへの電源供給の説明図
【図４】本発明の実施の形態２の半導体装置におけるチップへの電源供給の説明図
【符号の説明】
【００２７】
１、６、１１、１６    半導体チップ
２、７、１２、１７    ＶＤＤパッド
３、８、１３、１８    ＶＳＳパッド
１９    ＶＳＳ配線
４、５、９、１０、１４、１５、２０、２１    電圧差
【図１】
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【図２】
2005150481.tif 000004
【図３】
2005150481.tif 000005
【図４】
2005150481.tif 000006