(57)【要約】【課題】  オフ電流が極めて低レベルに低減され、かつ優れた信頼性を備えており、超高精細表示装置の画素駆動素子や周辺回路等に好ましく適用できる薄膜トランジスタ、及びこれを備えたアクティブマトリクス基板、並びに表示装置を提供する。【解決手段】    基板本体１０ａ上に設けられた半導体層４２と、ゲート電極３２と、ドレイン電極１７及びソース電極１６とを備え、半導体層４２が、ドレイン電極１７と接続され、高濃度に不純物が拡散された高濃度ドレイン領域１ｅと、前記高濃度ドレイン領域１ｅのゲート電極３２側に設けられ、低濃度に不純物が拡散された低濃度ドレイン領域１ｃと、前記低濃度ドレイン領域１ｃのゲート電極３２側に設けられ、不純物を微量濃度に拡散してなる領域、あるいは真性半導体領域とされたオフセット領域１ａ２と、を有する構成とした。【選択図】        図１
2005057242.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に設けられた半導体層と、ゲート電極と、前記半導体層に接続されるドレイン電極及びソース電極とを備える薄膜トランジスタであって、
前記半導体層が、前記ドレイン電極と接続され、高濃度に不純物が拡散された高濃度不純物領域と、
前記高濃度不純物領域のゲート電極側に設けられ、低濃度に不純物が拡散された低濃度不純物領域と、
前記低濃度不純物領域のゲート電極側に設けられ、不純物を微量濃度に拡散してなる領域、あるいは真性半導体領域とされたオフセット領域と
を有することを特徴とする薄膜トランジスタ。
【請求項２】
Ｎ型の不純物を高濃度に拡散した高濃度不純物領域と、Ｎ型の不純物を低濃度に拡散した低濃度不純物領域と、Ｐ型の不純物を微量濃度に拡散してなる領域、あるいは真性半導体領域とされたオフセット領域とを有し、Ｎチャネル型であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
Ｐ型の不純物を高濃度に拡散した高濃度不純物領域と、Ｐ型の不純物を低濃度に拡散した低濃度不純物領域と、Ｎ型の不純物を微量濃度に拡散してなる領域、あるいは真性半導体領域とされたオフセット領域とを有し、Ｐチャネル型であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記ゲート電極と電気的に接続され、前記半導体層のオフセット領域を平面的に覆うように形成された第２のゲート電極を備えることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
前記第２のゲート電極が、前記高濃度不純物領域より内側に形成されていることを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
前記ゲート電極を複数備えていることを特徴とする請求項１ないし５のいずれか１項に記載の薄膜トランジスタ。
【請求項７】
請求項１ないし６のいずれか１項に記載の薄膜トランジスタを備えたことを特徴とするアクティブマトリクス基板。
【請求項８】
請求項７に記載のアクティブマトリクス基板を備えたことを特徴とする表示装置。
【請求項９】
複数の走査線と、複数のデータ線と、前記複数の走査線および前記複数のデータ線の交点に各々配置された薄膜トランジスタおよび画素電極と、前記複数のデータ線にデータを供給するデータ線駆動回路と、前記複数の走査線に走査信号を供給する走査線駆動回路とを備え、
前記データ線駆動回路は、セレクト信号に対応して一画像信号線から複数のデータ線に選択出力するマルチプレクサ回路を有し、前記複数の走査線および前記複数のデータ線の交点に各々配置された薄膜トランジスタは請求項１ないし６のいずれか１項に記載の薄膜トランジスタよりなることを特徴とする表示装置。
【請求項１０】
複数の走査線と、複数のデータ線と、前記複数の走査線および前記複数のデータ線の交点に各々配置された薄膜トランジスタおよび画素電極と、前記複数のデータ線にデータを供給するデータ線駆動回路と、前記複数の走査線に走査信号を供給する走査線駆動回路とを備え、
前記データ線駆動回路は、セレクト信号に対応して一画像信号線から複数のデータ線に選択出力するマルチプレクサ回路を有し、前記マルチプレクサ回路の薄膜トランジスタは請求項１ないし６のいずれか１項に記載の薄膜トランジスタよりなることを特徴とする表示装置。
【請求項１１】
請求項８ないし１０のいずれか１項に記載の表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、アクティブマトリクス基板、表示装置、及び電子機器に関するものである。
【背景技術】
【０００２】
液晶装置をはじめとする表示装置の分野では、高輝度化や高精細化に対する要求が多く、例えば現在写真のデジタル化が進んでおり、それとともに、印刷せずに従来の写真と同様に鮮やかな画像を楽しめる表示装置の開発が望まれている。しかしながら、そのような超高精細度の表示装置は現状技術では実現できていない。その主な理由は、画素に使用するトランジスタのオフ電流の低減ができないからである。
【０００３】
従来より、液晶装置の薄膜トランジスタの半導体層をアモルファスシリコンで作る方法、低温ポリシリコン膜で作る方法または高温ポリシリコン膜で作る方法がある。低温ポリシリコン膜で作る方法は、画素周辺に画像信号の供給回路を構成でき、さらに大型のガラス基板が使えるというメリットがあるのでこれらの中では超高精細度の液晶パネルの実現に向けてはもっとも有望である。しかしながら、低温ポリシリコン膜は、膜中に欠陥が多く存在するためにオフ電流は一般的には高い値を示す。先に述べた三方法のうちでも最も高いのでその点では超高精細度の液晶パネルには不向きであるとう問題点がある。
そこで、薄膜トランジスタのオフ電流を低減するために、ＬＳＩ技術と同様なＬＤＤ型の接合構造、あるいは接合部を平面視にてゲート電極の縁端から外側に突出させたオフセット構造を採用したものが知られている（例えば、特許文献１参照）。
【特許文献１】特開平１１−１７７０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記ＬＤＤ構造を有する薄膜トランジスタによれば、ゲート電圧に依存して高くなるオフ電流を低下させることが可能である。しかしながら、超高精細の表示装置においては、画素の面積に比例して液晶容量が小さくなり、それにより保持特性が著しく低下することから、ＬＤＤ構造によるオフ電流低減効果のみでは、前記保持特性の低下を抑えることが困難になってきている。
また、オフセット構造を有する薄膜トランジスタでは、ＬＤＤ構造を備えた薄膜トランジスタより優れたオフ電流特性を得ることが可能であるが、ホットキャリアによる特性劣化が著しく、信頼性の確保が困難であるという問題がある。
【０００５】
本発明は、上記従来技術の問題点に鑑み成されたものであって、オフ電流が極めて低レベルに低減され、かつ信頼性に優れており、超高精細表示装置の画素駆動素子や周辺回路等に好ましく適用できる薄膜トランジスタ、及びこれを備えたアクティブマトリクス基板、並びに表示装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために、絶縁基板上に設けられた半導体層と、ゲート電極と、前記半導体層に接続されるドレイン電極及びソース電極とを備える薄膜トランジスタであって、前記半導体層が、前記ドレイン電極と接続され、高濃度に不純物が拡散された高濃度不純物領域と、前記高濃度不純物領域のゲート電極側に設けられ、低濃度に不純物が拡散された低濃度不純物領域と、前記低濃度不純物領域のゲート電極側に設けられ、不純物を微量濃度に拡散してなる領域、あるいは真性半導体領域とされたオフセット領域とを有することを特徴とする薄膜トランジスタを提供する。
【０００７】
この構成によれば、上記オフセット領域を設けたことにより、ゲート近傍での欠陥が低減され、その結果オフ電流の低減が可能であり、かつオフセット領域の外側（電極側）に設けられた低濃度不純物領域によりドレイン近傍の電界集中が緩和されることで、従来オフセット構造のトランジスタの問題点とされていたホットキャリア劣化が生じ難くなる。
これにより、従来のオフセット構造の薄膜トランジスタよりもオフ電流が低減され、かつ従来のＬＤＤ構造の薄膜トランジスタよりもホットキャリア劣化が生じ難い、高性能、高信頼性の薄膜トランジスタを実現することができる。
【０００８】
本発明の薄膜トランジスタは、Ｎ型の不純物を高濃度に拡散した高濃度不純物領域と、Ｎ型の不純物を低濃度に拡散した低濃度不純物領域と、Ｐ型の不純物を微量濃度に拡散してなる領域、あるいは真性半導体領域とされたオフセット領域とを有し、Ｎチャネル型であってもよい。
また、Ｐ型の不純物を高濃度に拡散した高濃度不純物領域と、Ｐ型の不純物を低濃度に拡散した低濃度不純物領域と、Ｎ型の不純物を微量濃度に拡散してなる領域、あるいは真性半導体領域とされたオフセット領域とを有し、Ｐチャネル型であってもよい。
これらの構成によれば、Ｎ型もしくはＰ型のどちらの型でも、薄膜トランジスタのリーク電流を低減しつつ信頼性の確保ができる。
【０００９】
本発明の薄膜トランジスタは、前記ゲート電極と電気的に接続され、前記半導体層のオフセット領域を平面的に覆うように形成された第２のゲート電極を備える構成とすることができる。
係る構成にあっては、前記第２のゲート電極が、前記高濃度不純物領域より内側に形成されている構成とすることが好ましい。
この構成によれば、上記第２のゲート電極からの電界により、上記オフセット領域、あるいは低濃度不純物領域も含む領域をある程度活性化することができるため、薄膜トランジスタのオン電流特性を向上させることができる。これにより、例えば製造ばらつき等により、オフセット領域や低濃度不純物領域のＴＦＴ動作方向での長さが大きくなった場合にも、オン電流の低下を生じ難い薄膜トランジスタとすることができる。
【００１０】
前記第２のゲート電極は、前記ゲート電極を挟んで前記半導体層と反対側に設けられていることが好ましい。係る構成において、前記第２のゲート電極と前記ゲート電極との間に絶縁膜が介在されており、前記絶縁膜に貫設されたコンタクトホールを介して前記両ゲート電極が導電接続されている構成とすることができる。
【００１１】
本発明の薄膜トランジスタは、前記ゲート電極を複数備えている構成とすることもできる。すなわち、本発明の薄膜トランジスタはマルチゲート構造とすることができる。この構成によれば、１つのゲートの両側での電圧を低減できるため、さらなるオフ電流の低減を実現できる。
【００１２】
次に、本発明のアクティブマトリクス基板は、先に記載の本発明の薄膜トランジスタを備えたことを特徴とする。係る構成によれば、画素スイッチング用素子、あるいは周辺回路素子として備えられた薄膜トランジスタを、本発明に係る薄膜トランジスタにより構成できるので、画素の保持特性が良好であり、かつスイッチング素子の信頼性に優れ、超高精細表示装置に用いて好適なアクティブマトリクス基板を提供することができる。
【００１３】
次に、本発明の表示装置は、先に記載の本発明のアクティブマトリクス基板を備えたことを特徴とする。この構成によれば、画素の保持特性、及び信頼性に優れた超高精細表示装置を提供することができる。
【００１４】
この表示装置において、複数の走査線と、複数のデータ線と、前記複数の走査線および前記複数のデータ線の交点に各々配置された薄膜トランジスタおよび画素電極と、前記複数のデータ線にデータを供給するデータ線駆動回路と、前記複数の走査線に走査信号を供給する走査線駆動回路とを備え、前記データ線駆動回路は、セレクト信号に対応して一画像信号線から複数のデータ線に選択出力するマルチプレクサ回路を有し、前記複数の走査線および前記複数のデータ線の交点に各々配置された薄膜トランジスタは、先に記載の本発明の薄膜トランジスタとすることができる。
この構成によれば、データ線駆動回路部の配線数を減らして超高精細表示装置への対応が容易になるのと同時に超高精細表示装置で問題となる画素部の薄膜トランジスタのリーク電流の低減の問題を解決し、しかも信頼性を確保できる。
【００１５】
この表示装置において、複数の走査線と、複数のデータ線と、前記複数の走査線および前記複数のデータ線の交点に各々配置された薄膜トランジスタおよび画素電極と、前記複数のデータ線にデータを供給するデータ線駆動回路と、前記複数の走査線に走査信号を供給する走査線駆動回路とを備え、前記データ線駆動回路は、セレクト信号に対応して一画像信号線から複数のデータ線に選択出力するマルチプレクサ回路を有し、前記マルチプレクサ回路の薄膜トランジスタは、先に記載の薄膜トランジスタとすることができる。
本発明の薄膜トランジスタは信頼性が高く、複雑な周辺駆動回路を形成しても表示装置の信頼性を確保することが可能である。また、オフ電流が低いため、複雑な回路を導入しても消費電力の増加を最小限に抑えることが可能である。このため、例えばデータ線駆動回路部で、セレクト信号に対応して一画素信号線から複数のデータ線に選択出力するマルチプレクサ等の回路を、これまでの回路に問題なく追加することができる。特にマルチプレクサは、データ線駆動回路部の配線数を減らすのに有効であり、超高精細表示装置への対応を容易にできる。
【００１６】
次に、本発明の電子機器は、先に記載の本発明の表示装置を備えたことを特徴とする。
この構成によれば、高画質、高精細の表示部を備えた電子機器が提供される。
【発明を実施するための最良の形態】
【００１７】
（薄膜トランジスタ）
＜第１実施形態＞
図１は、本発明に係る薄膜トランジスタの第１実施形態を示す断面構成図である。図１に示すＴＦＴ３００は、ガラスや石英等の絶縁性材料からなる基板本体１０ａ上に、下地絶縁膜１１を介して形成された多結晶シリコンからなる半導体層４２と、この半導体層４２を覆って形成された絶縁薄膜（ゲート絶縁膜）２と、ゲート電極３２と、ソース電極１６と、ドレイン電極１７とを主体として構成されている。
半導体層４２は、ゲート電極３２と対向するチャネル領域１ａと、このチャネル領域１ａに続くオフセット領域１ａ１，１ａ２と、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃと、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅとを備えている。
【００１８】
上記チャネル領域１ａ及びオフセット領域１ａ１，１ａ２は、不純物を注入されていない真性半導体領域、あるいは、微量の不純物を注入された微量濃度不純物領域となっており、不純物を注入する場合には、Ｎｃｈトランジスタの場合で、５×１０１２／ｃｍ２以下のドーズ量にてボロンイオンを注入することにより形成できる。
上記低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは、半導体層４２において相対的に低濃度に不純物を拡散された領域であり、例えば、Ｎｃｈトランジスタの場合で、１×１０１３／ｃｍ２程度のドーズ量にてリンイオンを注入することにより形成することができる。
高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅは、半導体層４２において相対的に高濃度に不純物を拡散された領域であり、例えば、Ｎｃｈトランジスタの場合で、１×１０１５／ｃｍ２程度のドーズ量にてリンイオンを注入することにより形成することができる。
すなわち、本実施形態のＴＦＴ３００は、チャネル領域１ａを挟んで両側に、低濃度不純物領域（１ｂ、１ｃ）と、これらに続く高濃度不純物領域（１ｄ、１ｅ）とが形成されたＬＤＤ（Lightly Doped Drain）構造を有している。
【００１９】
また、図１に示すように、本実施形態のＴＦＴ３００は、チャネル領域１ａと低濃度ソース領域１ｂとの間に、オフセット領域１ａ１を備え、チャネル領域１ａと低濃度ドレイン領域１ｃとの間に、オフセット領域１ａ２を備えた、いわゆるオフセット構造を有するものとなっている。
上記低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃの長さ（ＬＤＤ長）Ｌｄｄは、０．５〜１．５μｍとすることが好ましく、オフセット領域１ａ１，１ａ２の長さ（オフセット長）Ｌｏは、０．２５〜１．５μｍとすることが好ましい。これらＬＤＤ長Ｌｄｄ、オフセット長Ｌｏを上記範囲とすることで、概ね４００ｐｐｉ（２５．４ｍｍ長さに含まれる画素数）の超高精細表示装置において良好なオフ電流特性が得られることが確認されている。
【００２０】
ＬＤＤ構造を備えたＴＦＴ（Ｎｃｈ）では、ゲート電圧を負に大きくしたときのオフ電流の増加（跳ね上がり）は、低減できるものの、オフ電流の最小値については、むしろセルフアライン型のＴＦＴ等に比して大きくなることが多かった。その理由は、低濃度不純物領域を形成するために、ゲート近傍に不純物の注入を行うことによりゲート近傍での欠陥が増加し、その結果、係る欠陥を介して流れるオフ電流が増加するためであると考えられる。高濃度不純物の注入と違って、低濃度不純物の注入では注入時に発生した欠陥が自己修復されにくいという性質があるからである。
一方、オフセット構造のＴＦＴでは、オフ電流は良好に低減されるものの、トランジスタのオン時に、オフセット領域を構成する真性半導体領域（あるいは微量濃度不純物領域）が活性化され、このオフセット領域と高濃度不純物領域（ドレイン／ソース領域）との間にて電界集中が起こり、この電界集中によるホットキャリアの発生によりトランジスタの特性が劣化することが問題となっていた。
【００２１】
これに対して、本実施形態のＴＦＴ３００では、低濃度不純物領域（１ｂ、１ｃ）と、ゲートとの間にオフセット領域１ａ１，１ａ２を設けたことで、ゲート近傍の欠陥を低減し、これによりＬＤＤ構造の問題点であったオフ電流最小値を低下させることができる。
また、オフセット領域１ａ１，１ａ２に続く低濃度不純物領域１ｂ、１ｃにより、ソース／ドレイン近傍での電界集中を緩和することができるため、オフセット構造の問題点であったホットキャリアによるトランジスタの劣化を防止することができる。そして、これらの作用により、オフ電流については、従来のオフセット構造の薄膜トランジスタよりも低減され、かつホットキャリアによる劣化は、従来のＬＤＤ構造の薄膜トランジスタよりも小さいという、優れた特性を得られるようになった。
従って、上記構成を備えた本実施形態のＴＦＴ３００は、オフ電流を極めて低レベルにまで抑制することが要求される超高精細表示装置に用いて好適なものであり、係るＴＦＴ３００を用いるならば、４００ｐｐｉ以上の超高精細表示装置を実現することができる。
【００２２】
尚、上記実施形態では、ゲート電極を１つのみ備えたシングルゲート構造のものを図示して説明したが、本発明に係る薄膜トランジスタの態様としては、複数のゲート電極と、それらに対応して複数のチャネル領域とを設け、いわゆるマルチゲート構造とした構成も好適に用いることができる。このようにマルチゲート化することで、１つのチャネル領域を挟むソース／ドレイン領域間の電圧が低下するので、オフ電流をさらに低減することができる。
また、上記実施形態では、チャネル領域の両側にオフセット領域１ａ１，１ａ２、及び低濃度不純物領域（１ｂ、１ｃ）を設けた構成としたが、上記オフセット領域と低濃度不純物領域は、少なくともドレイン側に設けられていれば、実施形態の構成より効果は小さくなるものの、上記オフ電流及びホットキャリア劣化の低減効果を得ることが可能である。
【００２３】
＜第２実施形態＞
図２は、本発明に係る薄膜トランジスタの第２実施形態を示す断面構成図である。図２に示すＴＦＴ（薄膜トランジスタ）３１０は、図１に示したＴＦＴ３００に対し、ゲート電極３２と電気的に接続された、断面視略Ｔ字状のウイングゲート電極（第２のゲート電極）３５を設けた構成を備えている。係るウイングゲート電極３５は、平面視で半導体層４２上のゲート電極３２、及び半導体層４２のオフセット領域１ａ１，１ａ２を覆うように形成されており、本実施形態の場合、ウイングゲート電極３５の図示左右方向の縁端は、半導体層４２の低濃度ドレイン領域１ｂ、低濃度ソース領域１ｃの平面領域内に位置している。そして、第１層間絶縁膜１３を貫通して設けられたコンタクトホール４９を介して、ウイングゲート電極３５と、ゲート電極３２とが電気的に接続されている。
【００２４】
本実施形態のＴＦＴ３１０では、ウイングゲート電極３５が、図２に示すように、オフセット領域１ａ１，１ａ２上に配置されているため、ＴＦＴ３１０のオン時にウイングゲート電極３５からの電界が、オフセット領域１ａ１，１ａ２、及びＬＤＤ領域（低濃度ソース領域１ｂ、低濃度ドレン領域１ｃ）の一部に対して印加される。ウイングゲートからの弱電界により、前記オフセット領域及びＬＤＤ領域が適度に活性化され、オン電流が流れやすくなる。特に、オフセット長ＬｏやＬＤＤ長Ｌｄｄが、製造ばらつき等により長くなり、オン電流が低下し易くなった場合に、このウイングゲート電極３５は有効に作用する。また、オフセット領域１ａ１、１ａ２や、ＬＤＤ領域（１ｂ、１ｃ）に対して高電界を印加する必要もないため、高い信頼性を得ることができる。
従って、本実施形態のＴＦＴ３１０によれば、ウイングゲート電極３５を備えたことで、先の第１実施形態のＴＦＴ３００の効果に加えさらに、良好なオン電流特性を得ることができるとともに、高い信頼性と生産安定性を得ることができる。
【００２５】
前記ウイングゲート電極３５は、ソース電極１６及びドレイン電極１７を形成する際に、同時に形成することができる。すなわち、ソースコンタクトホール１１６及び／又はドレインコンタクトホール１１７を開口する工程において、同時にコンタクトホール４９を開口し、ソース電極１６及び／又はドレイン電極１７を形成する工程にて同時に上記ウイングゲート電極３５を形成する工程を採用することができる。このようにソース電極１６ないしドレイン電極１７と同時にウイングゲート電極３５を形成するならば、工程数の増加を伴うことなく本実施形態の薄膜トランジスタ３１０を作製することが可能である。
【００２６】
［薄膜トランジスタの製造方法］
＜第１実施形態＞
次に、本発明に係る薄膜トランジスタの製造方法の第１実施形態について説明する。本実施形態では、先の第１実施形態の薄膜トランジスタを製造する方法について、図面を参照して説明する。図３及び図４は、上記第１実施形態の薄膜トランジスタの製造工程を示す断面工程図である。
まず、図３（ａ）に示すように、ガラスや石英等の基板本体１０ａ上に下地絶縁膜１１として、酸化シリコンを５００ｎｍ程度の膜厚にて成膜する。次いで、図３（ｂ）に示すように、この下地絶縁膜１１上に、多結晶シリコンからなる島状の半導体層４２を形成する。この島状の半導体層４２は、下地絶縁膜１１上に、低水素濃度のアモルファスシリコン層をＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法等により成膜した後、エキシマレーザ照射等により上記アモルファスシリコン層を多結晶化して多結晶シリコン層とし、フォトリソグラフィ法を用いてパターニングすることで形成することができる。また、上記アモルファスシリコンの多結晶化に先立ち、アモルファスシリコン層に対してイオンドーピング、イオンインプラ等のイオン注入手段により不純物イオンを注入しても良く、その場合には、ドーズ量は５×１０１２／ｃｍ２程度とすることが好ましい。この不純物の型は、作製トランジスタがＮ型の場合はＰ型不純物、Ｐ型の場合はＮ型不純物とするのが一般的であるが、それらに限定されるものではない。トランジスタの閾値をどの値に設定したいかで、不純物の型を適宜変更できる。
【００２７】
次に、図３（ｃ）に示すように、ＰＥＣＶＤ法等を用いて酸化シリコンからなる絶縁薄膜（ゲート絶縁膜）２を所定の膜厚にて形成する。続いて、絶縁薄膜２上に例えばＡｌ−Ｎｄ等の材料からなるゲート電極用薄膜３２Ａを形成した後、図３（ｃ）に示す如く、レジスト３８をパターン形成する。
次いで、上記レジスト３８をマスクとし、リン酸、硝酸、酢酸の混酸をエッチング液として用いて、上記ゲート電極用薄膜をウェットエッチングすることにより、所定の平面領域に、ゲート電極３２を形成する。その際、図３（ｄ）に示すように、レジスト３８よりも細らせてゲート電極３２を形成する。具体的には、レジスト３８の下縁端とゲート電極３２の縁端との距離Ｌｏが１μｍ程度となるようにエッチングを行う。
次いで、上記レジスト３８を設けた状態にて、レジスト３８側から半導体層４２に不純物を注入し、不純物が低濃度に導入された低濃度領域（ｎ−領域）１Ｂ，１Ｃを形成する。この不純物導入により、低濃度領域１Ｂ，１Ｃの間には、真性半導体（又は微量濃度の不純物が導入された半導体）からなる半導体領域１Ａが形成されている。上記レジスト３８は、ゲート電極３２の端縁より外側（左右方向両側）に突出しているので、このレジスト３８によって影になる部分に、オフセット領域（１ａ１、１ａ２）となるべき領域が、上記距離Ｌｏに相当する長さを有して形成される。
上記不純物の注入には、イオンドーピング、イオンインプラ等のイオン注入手段を用いることができる。係る領域１Ｂ，１Ｃを形成する際のドーズ量は、例えばＮｃｈトランジスタ（リンイオン）の場合で１×１０１３／ｃｍ２〜８×１０１３／ｃｍ２程度の範囲とする。
【００２８】
次に、レジスト３８を剥離した後、図４（ａ）に示すように、再度フォトリソグラフィ法を用いてレジスト３９をパターン形成する。レジスト３９は、半導体層４２上のゲート電極３２を覆い、上記低濃度領域１Ｂ，１Ｃと部分的に重なる位置まで形成する。具体的には、図３（ｃ）に示す低濃度領域１Ｂ，１Ｃと、図４（ａ）に示すレジスト３９との重なり長さ（図にＬｄｄで示す長さ）が、０．５〜１．５μｍ程度となるようにする。
続いて、レジスト３９側から半導体層４２に不純物を注入し、レジスト３９から外側の半導体層４２に、高濃度不純物領域（ｎ＋領域）１ｄ，１ｅを形成する。上記不純物の注入には、イオンドーピング、イオンインプラ等のイオン注入手段を用いることができる。これらの高濃度不純物領域１ｄ，１ｅを形成する際のドーズ量は、例えばＮｃｈトランジスタ（リンイオン）の場合で、１×１０１５／ｃｍ２〜１０×１０１５／ｃｍ２程度の範囲とする。
またレジスト３９によりマスクされている領域の半導体層４２には、図４（ａ）に示すように、長さＬｄｄを有する低濃度不純物領域１ｂ，１ｃが形成され、これらの低濃度不純物領域１ｂ，１ｃに挟まれた領域の半導体層４２には、不純物が導入されていない真性半導体層領域、あるいは微量の不純物がドープされた微量不純物領域となっている。
次いで、レジスト３９を剥離し、その後上記半導体層４２に対してエキシマレーザを照射する方法等により、半導体層４２に導入された不純物を活性化させておく。
【００２９】
次に、図４（ｂ）に示すように、ゲート電極３２及び絶縁薄膜２を覆うように酸化シリコンを４００ｎｍ程度の膜厚で成膜し、層間絶縁膜１３を形成する。ここで、前述したエキシマレーザ照射による活性化の代わりに加熱炉等の加熱手段により基板を３００℃程度に加熱し、半導体層４２に導入した不純物を活性化してもよい。
次に、図４（ｃ）に示すように、層間絶縁膜１３を貫通して半導体層４２の高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅに至る２つのコンタクトホール１１６，１１７を、フォトリソグラフィ法により形成する。その後、層間絶縁膜１３上に、例えばＴｉ／Ａｌ／Ｔｉの積層膜をスパッタ法等の成膜法により形成し、続いてフォトリソグラフィ法により上記積層膜をパターニングし、図４（ｃ）に示すソース電極１６及びドレイン電極１７を形成する。
【００３０】
以上の図３及び図４に示した工程により、半導体層４２のチャネル領域１ａ両側にそれぞれ形成されたオフセット領域１ａ１，１ａ２と、これらのオフセット領域１ａ１，１ａ２の外側にそれぞれ形成された低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃとを備えた先の実施形態のＴＦＴ３００を作製することができる。
本実施形態の薄膜トランジスタの製造方法においては、半導体層４２への不純物注入工程の後又は途中に、水素処理工程を設けることが好ましい。その場合には、例えば基板温度３００℃〜３５０℃にてＲＦプラズマ装置を用いて水素プラズマを照射する方法や、半導体プロセスのシンター処理と同様に、シンター炉に基板を導入し、加熱する方法が適用できる。
【００３１】
本発明に係る薄膜トランジスタは、オフセット構造、及びＬＤＤ構造を備えているため、製造ばらつきによるこれらの長さ（オフセット長Ｌｏ、ＬＤＤ長Ｌｄｄ）のばらつきは、オン電流のばらつきの原因となる。そこで、上記水素処理を行うことで、多結晶シリコンの結晶欠陥が水素原子により補償され、これによりオン電流を安定に確保することができるため、上記製造ばらつきに起因するオン電流の不足を補い、薄膜トランジスタの性能を確保することができるようになる。
【００３２】
＜第２実施形態＞
次に、本発明に係る薄膜トランジスタの製造方法の第２実施形態について図１１及び図１２を参照して説明する。図１１及び図１２は、本実施形態に係る製造方法を示す断面工程図である。本実施形態においても先の第１実施形態に係る薄膜トランジスタを製造する方法について説明することとし、図１１及び図１２に示す構成要素のうち、図１から図４と同様の構成のものには同一の符号を付してその説明を省略することとする。
【００３３】
まず、図１１（ａ）に示すように、ガラスや石英等の基板本体１０ａ上に下地絶縁膜１１として、酸化シリコンを５００ｎｍ程度の膜厚にて成膜する。次いで、図１１（ｂ）に示すように、この下地絶縁膜１１上に、多結晶シリコンからなる島状の半導体層４２を形成する。この島状の半導体層４２は、下地絶縁膜１１上に、低水素濃度のアモルファスシリコン層をＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法等により成膜した後、エキシマレーザ照射等により上記アモルファスシリコン層を多結晶化して多結晶シリコン層とし、フォトリソグラフィ法を用いてパターニングすることで形成することができる。また、上記アモルファスシリコンの多結晶化に先立ち、アモルファスシリコン層に対してイオンドーピング、イオンインプラ等のイオン注入手段により不純物イオンを注入しても良く、その場合には、ドーズ量は５×１０１２／ｃｍ２程度とすることが好ましい。この不純物の型は、作製トランジスタがＮ型の場合はＰ型不純物、Ｐ型の場合はＮ型不純物とするのが一般的であるが、それらに限定されるものではない。トランジスタの閾値をどの値に設定したいかで、不純物の型を適宜変更できる。
【００３４】
次に、図１１（ｃ）に示すように、ＰＥＣＶＤ法等を用いて酸化シリコンからなる絶縁薄膜（ゲート絶縁膜）２を所定の膜厚にて形成し、続いて半導体層４２上の所定位置にレジスト３８をパターン形成する。
次いで、上記レジスト３８をマスクとして半導体層４２に対して不純物を注入する。これにより、不純物が低濃度に導入された低濃度領域（ｎ−領域）１Ｂ，１Ｃを半導体層４２に形成する。またこれらの低濃度領域１Ｂ，１Ｃの間には、真性半導体（又は微量濃度の不純物が導入された半導体）からなる半導体領域１Ａが形成されている。この不純物の注入には、イオンドーピング、イオンインプラ等のイオン注入手段を用いることができる。係る領域１Ｂ，１Ｃを形成する際のドーズ量は、例えばＮｃｈトランジスタ（リンイオン）の場合で１×１０１３／ｃｍ２〜８×１０１３／ｃｍ２程度の範囲とする。
【００３５】
次に、レジスト３８を剥離した後、図１２（ａ）に示すように、再度フォトリソグラフィ法を用いてレジスト３９をパターン形成する。レジスト３９は、半導体層４２の半導体領域１Ａを含み、上記低濃度領域１Ｂ，１Ｃと部分的に重なる領域に形成する。具体的には、図１１（ｃ）に示す低濃度領域１Ｂ，１Ｃと、図１２（ａ）に示すレジスト３９との重なり長さ（Ｌｄｄ）が、０．５〜１．５μｍ程度となるようにする。
続いて、レジスト３９側から半導体層４２に不純物を注入し、レジスト３９から外側の半導体層４２に、高濃度不純物領域（ｎ＋領域）１ｄ，１ｅを形成する。上記不純物の注入には、イオンドーピング、イオンインプラ等のイオン注入手段を用いることができる。これらの高濃度不純物領域１ｄ，１ｅを形成する際のドーズ量は、例えばＮｃｈトランジスタ（リンイオン）の場合で、１×１０１５／ｃｍ２〜１０×１０１５／ｃｍ２程度の範囲とする。
またレジスト３９によりマスクされている領域の半導体層４２には、図１２（ａ）に示す長さＬｄｄを有する低濃度不純物領域１ｂ，１ｃが形成され、その結果、これらの低濃度不純物領域１ｂ，１ｃに挟まれた領域の半導体層４２には、不純物が導入されていない真性半導体層領域、あるいは微量の不純物がドープされた微量不純物領域が形成される。
次いで、レジスト３９を剥離し、その後上記半導体層４２に対してエキシマレーザを照射する方法等により、半導体層４２に導入された不純物を活性化させておく。
【００３６】
次に、図１２（ｂ）に示すように、絶縁膜２を介して半導体領域１Ａと対向する領域に、フォトリソグラフィ技術等を用いてゲート電極３２を形成する。このゲート電極３２は、低濃度不純物領域１ｂ，１ｃの半導体領域１Ａ側の縁端から所定距離（Ｌｏ）だけ離間されて形成される。これにより、半導体層１Ａ内に、ゲート電極３２と対向するチャネル領域１ａが形成されるとともに、その両側に配されてゲート電極３２とは対向しないオフセット領域１ａ１、１ａ２が形成される。
【００３７】
次に、図１２（ｃ）に示すように、ゲート電極３２及び絶縁薄膜２を覆うように酸化シリコンを４００ｎｍ程度の膜厚で成膜し、層間絶縁膜１３を形成する。ここで、前述したエキシマレーザ照射による活性化の代わりに加熱炉等の加熱手段により基板を３００℃程度に加熱し、半導体層４２に導入した不純物を活性化してもよい。
次いで、層間絶縁膜１３を貫通して半導体層４２の高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅに至る２つのコンタクトホール１１６，１１７を、フォトリソグラフィ法により形成する。その後、層間絶縁膜１３上に、例えばＴｉ／Ａｌ／Ｔｉの積層膜をスパッタ法等の成膜法により形成し、続いてフォトリソグラフィ法により上記積層膜をパターニングし、図１２（ｃ）に示すソース電極１６及びドレイン電極１７を形成する。
【００３８】
以上の図１１及び図１２に示した工程により、半導体層４２のチャネル領域１ａの両側にそれぞれ形成されたオフセット領域１ａ１，１ａ２と、これらのオフセット領域１ａ１，１ａ２の外側にそれぞれ形成された低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃとを備えた先の実施形態のＴＦＴ３００を作製することができる。
本実施形態の薄膜トランジスタの製造方法においても、先の実施形態と同様、半導体層４２への不純物注入工程の後又は途中に、水素処理工程を設けることが好ましい。
【００３９】
本実施形態の薄膜トランジスタの製造方法では、ゲート電極３２を形成する以前に不純物の活性化のためのアニールを行うことができる。このため不純物の活性化のアニール温度が、ゲート電極３２を構成する材料の耐熱温度の制約を受けることがなくなり、アニールを温度を上げて不純物の活性化率を高めることができる。また、併せて不純物の導入により劣化した半導体層４２の結晶性を回復させることができる。
【００４０】
（表示装置）
次に、本発明に係る薄膜トランジスタを有する表示装置の実施の形態について説明する。以下の実施の形態では、本発明に係る表示装置の一例として液晶装置を挙げ、図面を参照して説明する。
図５（ａ）は、本実施形態の液晶装置を各構成要素とともに対向基板側からみた平面構成図、図５（ｂ）は、図５（ａ）に示すＨ−Ｈ線に沿う断面構成図、図６は、液晶装置の表示領域においてマトリクス状に配列形成された複数の画素における回路構成図である。
【００４１】
［液晶装置の全体構成］
図５（ａ）及び図５（ｂ）に示すように、本実施形態の液晶装置は、ＴＦＴアレイ基板（アクティブマトリクス基板）１０と、対向基板２０とが平面視略矩形枠状のシール材５２によって貼り合わされ、このシール材５２に囲まれた領域内に液晶層５０が封入された構成を備えている。シール材５２内周側に沿って平面視矩形枠状の周辺見切り５３が形成され、この周辺見切りの内側の領域が画像表示領域５４とされている。シール材５２の外側の領域には、データ線駆動回路２０１及び外部回路実装端子２０２がＴＦＴアレイ基板１０の１辺（図示下辺）に沿って形成されており、この１辺に隣接する２辺に沿ってそれぞれ走査線駆動回路２０４，２０４が形成されている。ＴＦＴアレイ基板１０の残る１辺（図示上辺）には、画像表示領域１１の両側の走査線駆動回路２０４，２０４間を接続する複数の配線２０５が設けられている。また、対向基板２０の各角部においては、ＴＦＴアレイ基板１０と対向基板２０との間の電気的導通をとるための基板間導通材２０６が配設されている。本実施形態の液晶装置は、透過型の液晶装置として構成され、ＴＦＴアレイ基板１０側に配置された光源（図示略）からの光を変調して対向基板２０側から出射するようになっている。
【００４２】
なお、データ線駆動回路２０１および走査線駆動回路２０４，２０４をＴＦＴアレイ基板１０の上に形成する代わりに、例えば、駆動用ＬＳＩが実装されたＣＯＦ（Chip On Film）基板とＴＦＴアレイ基板１０の周辺部に形成された端子群とを異方性導電膜を介して電気的および機械的に接続するようにしてもよい。また、液晶装置においては、使用する液晶の種類、すなわち、ＴＮ（Twisted Nematic）モード、ＳＴＮ（Super Twisted Nematic）モード、垂直配向モード等の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、位相差板、偏光板等が所定の向きに配置されるが、ここでは図示を省略する。
【００４３】
このような構造を有する液晶装置の画像表示領域には、図６に示すように、複数の画素４１がマトリクス状に配置されており、これらの画素４１の各々には、画素スイッチング用としてＰ型のｐ−ＳｉＴＦＴ３０が形成されている。このＴＦＴ３０にはマルチゲート構造が採用されており、シングルゲート構造を採用したものに比べて、ＴＦＴ３０の１つのＴＦＴに印加されるドレイン−ソース間電圧を低減できるようになっている。
このＴＦＴ３０の複数のゲート電極には走査線３ａが電気的に接続されており、走査線３ａから所定のタイミングでパルス状の走査信号Ｇ１、Ｇ２、…、Ｇｍがこの順に線順次で印加されるようになっている。また、ＴＦＴ３０のソース部にはデータ線６ａが電気的に接続されており、１走査期間内に画像信号Ｓ１、Ｓ２、…、Ｓｎが供給されるようになっている。
【００４４】
ＴＦＴ３０のドレイン部には画素電極９が電気的に接続されており、１走査期間内にデータ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎが各画素に所定のタイミングで書き込まれるようになっている。このようにして画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、図５（ｂ）に示す対向基板２０の共通電極２１との間で一定期間保持される。また、保持された画像信号Ｓ１、Ｓ２、…、Ｓｎがリークするのを防ぐために、画素電極９と対向電極２１との間に形成される液晶容量と並列に保持容量７０が付加されている。
【００４５】
［画素の詳細構成］
図７は、本実施形態の液晶装置を構成するＴＦＴアレイ基板１０上の１画素領域を示す平面構成図であり、図８は、図７のＡ−Ａ'線に沿う断面構成図である。
図７に示すように、ＴＦＴアレイ基板上には、データ線６ａと、走査線３ａとが互いに交差して設けられ、これらのデータ線６ａと走査線３ａとによって区画された略矩形状の領域により画素４１が構成されており、この画素４１には、平面視で概略逆Ｌ形の半導体層４２が設けられている。走査線３ａは、データ線６ａと交差する方向に延びる走査線本線部３１と、この本線部３１から画素４１中央側へ延出された複数本（図７では２本）のゲート電極３２，３３とを有しており、これらのゲート電極３２，３３が、前記半導体層４２の走査線本線部３１と平行に延びる部分と交差することで、ダブルゲート構造のＴＦＴを構成している。
前記半導体層４２の一端は、データ線６ａとの交差部に設けられたソースコンタクトホール４３を介してデータ線６ａと電気的に接続され、他端は画素４１の略中央部まで延設され、平面視矩形状の容量電極４４と一体的に接続されている。そして、この容量電極４４と、前記走査線本線部３１と平行に延びる容量線４８とが、平面的に重なる部分で前記保持容量７０を形成している。
【００４６】
画素４１とほぼ重なる平面領域に形成された平面視矩形状の画素電極９は、ＩＴＯ等の透明導電材料からなり、半導体層４２の図示上下方向に延びる部分と、中継電極層４５を介して電気的に接続されている。すなわち、画素コンタクトホール４６を介して画素電極９と中継導電層４５とが電気的に接続され、ドレインコンタクトホール４７を介して中継導電層４５とＴＦＴ３０の半導体層４２とが電気的に接続されることにより、画素電極９とＴＦＴ３０とが電気的に接続されている。
【００４７】
次に、図８に示す断面構造において、ＴＦＴアレイ基板１０は、例えば石英、ガラス、プラスチック等からなる基板本体１０ａの一面側に、下地絶縁膜１１が形成され、この下地絶縁膜１１上にＴＦＴ３０が設けられている。下地絶縁膜１１は、基板本体１０ａの表面の荒れや汚染等によるＴＦＴ３０の特性劣化を抑える作用を奏する。
ＴＦＴ３０は、上述したようにダブルゲート構造であり、本実施形態の場合、ＬＤＤ構造、及びオフセット構造を有している。より詳細には、ＴＦＴ３０は、ゲート電極３２，３３と、半導体層４２の前記ゲート電極３２，３３と対向する領域に形成された２箇所のチャネル領域１ａと、ゲート電極３２，３３と半導体層４２とを絶縁してゲート絶縁膜を構成する絶縁薄膜２とを主体として構成されており、前記２箇所のチャネル領域１ａの両側にそれぞれ形成されてオフセット構造を成すオフセット領域１ａ１，１ａ２と、これらのオフセット領域１ａ１，１ａ２の外側にそれぞれ形成されてＬＤＤ部を成す低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃと、これらのＬＤＤ部の両側に形成された高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅと、チャネル領域１ａ間に形成された高濃度ソース／ドレイン領域１ｆとを備えている。
本実施形態に係る半導体層４２は多結晶シリコンにより形成されており、Ｎ型のＴＦＴ３０を形成するために、前記各ソース／ドレイン領域１ｂｄ〜１ｅには、例えばリンイオンが注入されている。
【００４８】
半導体層４２の高濃度ドレイン領域１ｅは、画素４１の中央部側へ延設されて容量電極４４を形成している。また、図７に示す容量電極４４と対向して形成された容量線４８は、走査線３ａと同層に形成され、図８に示す絶縁薄膜２を介して対向した領域にて前記保持容量７０を形成している。
走査線３ａ（及び容量線４８）を覆って第１層間絶縁膜１３が形成されており、第１層間絶縁膜１３上には、データ線６ａ及び中継導電層４５が同層で形成されている。
【００４９】
また、半導体層４２の高濃度ソース領域１ｄ上に、第１層間絶縁膜１３を貫通するソースコンタクトホール４３が形成され、このソースコンタクトホール４３を介してデータ線６ａと高濃度ソース領域１ｄとが電気的に接続されている。一方、高濃度ドレイン領域１ｅ上に、第１層間絶縁膜１３を貫通するドレインコンタクトホール４７が形成され、このドレインコンタクトホール４７を介して中継導電層４５と高濃度ドレイン領域１ｅとが電気的に接続されている。
【００５０】
データ線６ａ及び中継導電層４５を覆うように第２層間絶縁膜１４が形成されており、第２層間絶縁膜１４上に画素電極９が形成されている。画素電極９はＩＴＯ等の透明導電材料で構成されている。そして、前記中継導電層４５の平面領域において、上記第２層間絶縁膜１４を貫通する画素コンタクトホール４６が形成され、この画素コンタクトホール４６を介して画素電極９と中継導電層４５とが電気的に接続されている。以上の構成により、中継導電層４５を介して半導体層４２の高濃度ドレイン領域１ｅと画素電極９とが電気的に接続されている。尚、ＴＦＴアレイ基板１０の最表面には、ラビング処理等の配向処理が施されたポリイミド膜等からなる配向膜１５が設けられている。
【００５１】
他方、対向基板２０は、基板本体２０ａの液晶層５０側にベタ状に形成された共通電極２１と、この共通電極２１を覆って形成された配向膜２２とを備えている。共通電極２１は、ＩＴＯ等の透明導電材料により形成でき、配向膜２２は、先のＴＦＴアレイ基板１０の配向膜１５と同様の構成とすることができる。また、カラー表示を行う場合には、各画素４１に対応して例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の色材層を備えたカラーフィルタを基板本体１０ａ又は２０ａ上に形成すればよい。
【００５２】
上記構成の本実施形態に係る液晶装置では、その画素スイッチング用のＴＦＴ素子として、先の実施形態のＴＦＴ３００と同等の構成を備えたＴＦＴ３０が備えられている。すなわち、ＴＦＴ３０は、従来のオフセット構造のＴＦＴと比較してもオフ電流の低減を実現しており、かつ従来のＬＤＤ構造のＴＦＴに比しても、ホットキャリアによる特性劣化が生じ難いＴＦＴとなっている。従って、本実施形態の液晶装置は、画素の液晶容量が小さくなった場合にも良好な保持特性を得ることができ、かつ優れた信頼性を得ることができるようになっており、例えば４００ｐｐｉ以上の超高精細化にも十分に対応可能な液晶装置となっている。
【００５３】
尚、上記実施形態では、ＴＦＴをダブルゲート構造とした例を示したが、本発明はこれに限定されず、３重ゲート（トリプルゲート）や４重ゲート以上としてもよい。また、図示したパターン形状や断面構造、各膜の構成材料等に関する記載はほんの一例に過ぎず、適宜変更が可能である。
【００５４】
［周辺回路］
上記実施の形態の薄膜トランジスタ３００，３１０は、表示装置の周辺回路にも適用することができる。以下では、図９を参照しつつ、本発明に係る薄膜トランジスタを好適に用いることができる周辺回路の構成について説明する。
図９は、ＴＦＴアレイ基板１０、及びデータ線駆動回路２０１、走査線駆動回路２０４の回路構成を示す図である。図９において、符号１１０はシフトレジスタ、１２０は第１ラッチ回路、１３０は第２ラッチ回路、１４０はセレクタ部、１５０はドライバ部、１６０はマルチプレクサ回路を示しており、これらの回路により、図５に示したデータ線駆動回路２０１が構成されている。走査線駆動回路２０４は、ｎ本の走査線Ｙ１，Ｙ２，…Ｙｎによって、画像表示領域５４と接続されている。
【００５５】
画像表示領域５４には、ｎ行ｍ列（ｎ，ｍは整数）の画素マトリクスが形成されており、各画素４１…は、配線を介してデータ線駆動回路２０１、走査線駆動回路２０４と接続されている。また、データ線駆動回路２０１及び走査線駆動回路２０４は、外部制御回路５００と電気的に接続されており、この外部制御回路５００から供給される画像データやタイミング信号等に基づき、画像表示領域５４の駆動を行うようになっている。
上記外部制御回路５００からは、図９に示すように、画像データＤＡＴＡ、ラッチタイミング信号ＬＰ、シフトレジスタのスタート信号ＳＴ、データクロック信号ＣＬＸ、及び選択信号であるセレクト信号Ｓ１、Ｓ２、Ｓ３が、データ線駆動回路２０１へ供給される。また、走査線駆動回路２０４には、スタート信号ＤＹ、ラインのシフト信号ＣＬＹが供給される。
【００５６】
シフトレジスタ部１１０には、クロック信号ＣＬＸとスタート信号ＳＴが入力される。
スタート信号ＳＴは、クロック信号ＣＬＸに応じてシフトレジスタ部１１０内を順番にシフトしていく。シフトレジスタ部１１０の各単位レジスタからの出力信号は、第１のラッチ回路１２０の各単位ラッチ回路に入力される。一方、画像信号である画像データＤＡＴＡは、同時に全ての単位ラッチ回路に供給されている。単位レジスタからの出力信号が入力されると、画像データＤＡＴＡは、第１のラッチ回路１２０の各単位ラッチ回路に順番にストアされていく。画像データＤＡＴＡは、例えば、６ビットのディジタル信号である。従って、１ライン分、すなわち１水平走査線分のｍ個の画像データが第１のラッチ回路１２０にストアされるように構成されている。
【００５７】
第２のラッチ回路１３０は、第１のラッチ回路１２０の画像データＤＡＴＡをそのままラッチする回路である。従って、第２のラッチ回路１３０には、１ライン分のデータであるｍ個のデータがラッチされる。
【００５８】
セレクタ部１４０は、複数のセレクタ回路１４０（１），１４０（２），…，１４０（ｋ）からなる。１ライン分の画像データＤＡＴＡを、１ライン分のデータの先頭あるいは終端から、連続した３つずつのデータに区切って分割することによって、複数の組を形成し、各組の３つのデータは、対応する各セレクタ回路に入力されている。具体的には、セレクタ回路１４０（１）には、画像データＤＡＴＡの１、２、３が入力され、セレクタ回路１４０（２）には、画像データＤＡＴＡの４、５、６が入力され、セレクタ回路１４０（ｋ）には、画像データＤＡＴＡのｍ−２、ｍ−１、ｍが入力される。
セレクタ部１４０には、セレクト信号Ｓ１、Ｓ２、Ｓ３が供給され、各セレクタ回路１４０（１）〜１４０（ｋ）は、セレクト信号Ｓ１、Ｓ２、Ｓ３に応じて、３つの入力画像データの中から予め決められた１つの画像データを選択して出力信号として、ドライバ部１５０の対応するドライバ回路へ供給する。
【００５９】
ドライバ部１５０は、複数のドライバ回路１５０（１），１５０（２），…，１５（ｋ）からなる。例えば、セレクト信号Ｓ１が供給されたときは、セレクタ回路１４０（１）からは、画像データＤＡＴＡ［１］がドライバ回路１５０（１）へ出力され、セレクタ回路１４０（２）からは、画像データＤＡＴＡ［４］がドライバ回路１５０（２）へ出力され、セレクタ回路１４０（ｋ）からは、画像データＤＡＴＡ［ｍ−２］がドライバ回路１５０（ｋ）へ出力される。各ドライバ回路は、ディジタルアナログ変換器、増幅回路等を含む。
【００６０】
アナログ信号に変換された、各ドライバ回路からの画像信号は、ソース線群７を介して、マルチプレクサ部１６０の対応するマルチプレクサ回路へ供給される。マルチプレクサ部１６０は、複数のマルチプレクサ回路１６０（１），１６０（２），…，１６０（ｋ）からなる。各マルチプレクサ回路は、３つのスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３を有する。各ドライバ回路からの供給された画像信号は、対応するマルチプレクサ回路の３つのスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３の一端へ供給される。出力側となる各スイッチ回路の他端は、画像表示領域５４のＸ方向のデータ線群Ｘ１〜Ｘｍのうち、対応するデータ線に接続されている。また、マルチプレクサ部１６０には、各スイッチ回路をオン・オフするセレクト信号Ｓ１、Ｓ２、Ｓ３が供給される。マルチプレクサ部１６０は、セレクト信号Ｓ１、Ｓ２、Ｓ３に応じて、予め決められたスイッチ回路ＳＷ１〜ＳＷ３の１つをオンにして、ドライバ回路から供給された画像信号を、所定のデータ線に供給する。
【００６１】
例えば、セレクト信号Ｓ１が供給されたときは、マルチプレクサ回路１６０（１）のスイッチ回路ＳＷ１がオンとなって、画像データＤＡＴＡ［１］に対応する画像信号が、データ線Ｘ１へ出力される。同様に、マルチプレクサ回路１６０（２）のスイッチ回路ＳＷ１もオンとなって、画像データＤＡＴＡ［４］に対応する画像信号が、データ線Ｘ４へ出力される。同様に、マルチプレクサ回路１６０（ｋ）のスイッチ回路ＳＷ１もオンとなって、画像データＤＡＴＡ［ｍ−２］に対応する画像信号が、データ線Ｘｍ−２へ出力される。
【００６２】
また、例えば、セレクト信号Ｓ２が供給されたときは、マルチプレクサ回路１６０（１）のスイッチ回路ＳＷ２がオンとなって、画像データＤＡＴＡ［２］に対応する画像信号が、データ線Ｘ２へ出力される。同様に、マルチプレクサ回路１６０（２）のスイッチ回路ＳＷ２もオンとなって、画像データＤＡＴＡ［５］に対応する画像信号が、データ線Ｘ５へ出力される。同様に、マルチプレクサ回路１６０（ｋ）のスイッチ回路ＳＷ２もオンとなって、画像データＤＡＴＡ［ｍ−１］に対応する画像信号が、データ線Ｘｍ−１へ出力される。
【００６３】
さらに、セレクト信号Ｓ３が供給されたときは、マルチプレクサ回路１６０（１）のスイッチ回路ＳＷ３がオンとなって、画像データＤＡＴＡ［３］に対応する画像信号が、データ線Ｘ３へ出力される。同様に、マルチプレクサ回路１６０（２）のスイッチ回路ＳＷ３もオンとなって、画像データＤＡＴＡ［６］に対応する画像信号が、データ線Ｘ６へ出力される。同様に、マルチプレクサ回路１６０（ｋ）のスイッチ回路ＳＷ３もオンとなって、画像データＤＡＴＡ［ｍ］に対応する画像信号が、データ線Ｘｍへ出力される。
【００６４】
以上のように、各マルチプレクサ回路は、セレクト信号に応じて予め決められたスイッチ回路をオンするように切替えることによって、各ドライバ回路からの画像信号を順次選択して対応するソース線へ出力する。このとき、セレクト信号は、各マルチプレクサ回路の予め決められたスイッチ回路を同時にオンするように切替えるので、各マルチプレクサ回路の出力は、それぞれの対応するソース線に同時に供給される。
【００６５】
なお、以上の説明では、ラッチ回路の３つの出力を１組とし、マルチプレクサ回路の出力も３つとして説明したが、本発明はこれに限定されることなく、ラッチ回路及びマルチプレクサ回路において、２つの出力、あるいはより多くの出力を、１組としてもよい。その場合、セレクト信号の種類は、１組に含まれる出力の数だけ、セレクタ部及びマルチプレクサ部に供給される。
【００６６】
先の実施形態の薄膜トランジスタは、上記マルチプレクサ回路１６０のスイッチ回路ＳＷ１〜ＳＷ３に好適に用いることができる。本発明に係る薄膜トランジスタは、先に記載のように、オフ電流、並びにホットキャリア劣化が小さいという利点を有しており、画像表示領域５４の画素４１と直接に接続されるマルチプレクサ回路１６０には好適である。仮に、製造ばらつきによりＴＦＴのオン電流が低下した場合にも、ポリシリコンＴＦＴのオン電流は、アモルファスシリコンＴＦＴの数倍以上であるため、図９に示す１：３のマルチプレクサ回路１６０のように比が小さいマルチプレクサ回路では、その電流能力が不足することはない。
また、画素を超高精細化するならば、画素の液晶容量がピッチの２乗に反比例して小さくなるので、電流能力に余裕ができ、マルチプレクサ回路１６０の比を大きくして周辺回路の集積度を向上させることが可能になる。一方、超高精細化で問題となるオフ電流の低減という観点では、本発明の技術により解決できる。
【００６７】
（投射型表示装置）
次に、上述した液晶装置を備えた電子機器の一形態である投射型表示装置について説明する。
図１０は、上述の液晶装置をライトバルブとして備えた投射型表示装置の構成を示す平面図である。本投射型液晶表示装置１１１０は、前記実施形態の液晶装置を各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いた３板式のプロジェクタとして構成されている。この液晶プロジェクタ１１１０では、メタルハライドランプなどの白色光源のランプユニット１１１２から光が出射されると、３枚のミラー１１１６および２枚のダイクロイックミラー１１１８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１３２、リレーレンズ１１２３、および出射レンズ１１３４からなるリレーレンズ系１１３１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１２２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ（投射光学系）１１２４を介してスクリーン１１３０などにカラー画像として拡大投影される。
この投射型表示装置では、トランジスタのオフリーク電流が極めて低レベルにまで低減された液晶装置を用いているため、４００ｐｐｉクラスの超高精細表示が可能となる。
【００６８】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。本発明のアクティブマトリクス基板は、液晶装置に限らず、例えば、エレクトロルミネッセンス（ＥＬ）、プラズマ発光や電子放出による蛍光等を用いた表示装置、あるいは、デジタルマイクロミラーデバイス（ＤＭＤ）を用いた表示装置、およびこれらの表示装置を備えた電子機器に対しても好適に用いることができる。
【図面の簡単な説明】
【００６９】
【図１】図１は、薄膜トランジスタの第１実施形態を示す断面構成図。
【図２】図２は、薄膜トランジスタの第２実施形態を示す断面構成図。
【図３】図３（ａ）〜（ｃ）は、実施形態の薄膜トランジスタの断面工程図。
【図４】図４（ａ）〜（ｃ）は、図３に続く断面工程図。
【図５】図５（ａ）は、表示装置の一実施形態である液晶装置の全体構成図、（ｂ）は、（ａ）のＨ−Ｈ線に沿う断面構成図。
【図６】図６は、同、回路構成図。
【図７】図７は、同、画素の平面構成図。
【図８】図８は、図７のＡ−Ａ'線に沿う断面構成図。
【図９】図９は、同、周辺回路を含む回路構成図。
【図１０】図１０は、電子機器の一例を示す斜視構成図。
【図１１】図１１は、製造方法の第２実施形態に係る断面工程図。
【図１２】図１２は、製造方法の第２実施形態に係る断面工程図。
【符号の説明】
【００７０】
３００，３１０  ＴＦＴ（薄膜トランジスタ）、１ａ  チャネル領域、１ｂ  低濃度ソース領域（低濃度不純物領域）、１ｃ  低濃度ドレイン領域（低濃度不純物領域）、１ｄ  高濃度ソース領域（高濃度不純物領域）、１ｅ  高濃度ドレイン領域（高濃度不純物領域）、１ａ１，１ａ２  オフセット領域、１６  ソース電極、１７  ドレイン電極、３０  画素スイッチング用ＴＦＴ（画素用ＴＦＴ）、３２，３３  ゲート電極、３５  ウイングゲート電極（第２のゲート電極）、４２  半導体層、ＳＷ１〜ＳＷ３  スイッチ回路（回路用ＴＦＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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