(57)【要約】    【課題】  動画におけるノイズを抑制した良好なディザ処理を行うことができるディスプレイ装置のディザ処理回路を提供する。    【解決手段】  画面上の複数の画素群各々の各画素位置に対応させてディザ値を発生するディザ値発生手段と、画素の各々に対応した映像信号に基づく画素データにディザ値を加算したものをディザ処理画素データとして出力する加算手段とからなり、ディザ値発生手段は、発生すべきディザ値を映像信号が示す画像の動きに応じて変更する。【選択図】  図１１
2005321442.tif 000002
【特許請求の範囲】
【請求項１】
連続して生じる単位画面情報信号からなる映像信号に応じてディスプレイ画面上に２次元画像を表示するディスプレイ装置のディザ処理回路であって、
前記画面上の複数の画素群各々の各画素位置に対応させてディザ値を発生するディザ値発生手段と、前記画素の各々に対応した前記映像信号に基づく画素データに前記ディザ値を加算したものをディザ処理画素データとして出力する加算手段とからなり、
前記ディザ値発生手段は、発生すべき前記ディザ値を前記映像信号が示す画像の動きに応じて変更することを特徴とするディザ処理回路。
【請求項２】
前記ディザ値発生手段は、前記映像の動きのある部分に対して発生すべき前記ディザ値を前記画像の動きの量だけシフトさせることを特徴とする請求項１記載のディザ処理回路。
【請求項３】
前記ディザ値発生手段は、互いに異なる複数のディザ値を前記画素群における各画素位置に対応させた静止画用ディザ値群として発生するための静止画用ディザテーブルと、互いに異なる複数のディザ値を前記画素群における各画素位置に対応させた動画用ディザ値群として発生するための動画用ディザテーブルと、を記憶したメモリ手段を有し、前記映像信号が示す画像の動きに応じて前記静止画用ディザ値群及び前記動画用ディザ値群のうちの一方を選択し、これをディザ値として前記加算手段に供給する読出選択手段と、を有することを特徴とする請求項１記載のディザ処理回路。
【請求項４】
前記ディザ値発生手段は、互いに異なる複数のディザ値を前記画素群における各画素位置に対応させたディザ値群として発生するディザテーブルメモリ手段を有し、前記複数のディザ値各々の前記画素群内における各画素位置への割り当てを単位画面情報信号毎にランダムに異ならせ、これをディザ値として前記加算手段に供給することを特徴とする請求項１記載のディザ処理回路。
【請求項５】
前記ディザ値発生手段は、発生すべき前記ディザ値を更に前記単位画面情報信号毎に変更することを特徴とする請求項１記載のディザ処理回路。
【請求項６】
前記画素群の各々は、前記画面上において互いに隣接するＮ行×Ｍ列分からなる前記画素の集合であることを特徴とする請求項１記載のディザ処理回路。
【請求項７】
前記ディザ値発生手段は、互いに異なる複数のディザ値を前記画素群内における各画素位置に対応させた第１動画用ディザ値群として発生する第１ディザテーブルメモリ手段と、
前記ディザ値各々の前記画素群内における各画素位置への割り当てを前記第１動画用ディザ値群とは異ならせた第２動画用ディザ値群を発生する第２ディザテーブルメモリ手段と、
前記映像信号が示す画像の動きに応じて前記第１動画用ディザ値群及び第２動画用ディザ値群のうちの一方を選択し、これをディザ値として前記加算手段に供給する読出選択手段と、を有することを特徴とする請求項１記載のディザ処理回路。
【請求項８】
前記第１動画用ディザ値群及び前記第２動画用ディザ値群各々は、前記ディザ値各々の前記画素群内における各画素位置への割り当てが前記単位画面情報信号毎に異なることを特徴とする請求項７記載のディザ処理回路。
【請求項９】
前記ディザ値発生手段は、前記画面を複数のブロックに分け、各ブロックに対応する前記映像信号の平均輝度レベルを検出し、同一ブロック内の前記平均輝度レベルの時間的変動に基づいて動きの有無を検出する動き検出手段を有することを特徴とする請求項１記載のディザ処理回路。
【請求項１０】
前記ブロックは、互いに異なる複数の前記ディザ値を割り当てる前記画素群よりも大きい画素群とすることを特徴とする請求項９記載のディザ処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ装置の階調表示を向上させるディザ処理回路に関する。
【背景技術】
【０００２】
最近、薄型、軽量の２次元画像表示パネルとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)が注目されている。ＰＤＰは、ディジタル映像信号によって直接駆動され、その表現し得る輝度の階調数は、上記ディジタル映像信号に基づく各画素毎の画素データのビット数によって決まる。
【０００３】
ＰＤＰを階調駆動させる方法として、単位画面表示期間、例えば１フィールド（１画面）の表示期間を、夫々が、画素データ(Ｎビット)の各ビット桁の重み付けに対応した時間だけ発光するＮ個のサブフィールドに分割して駆動する、いわゆるサブフィールド法が知られている。なお、ここでいうフィールドはＮＴＳＣ方式等のインターレース方式の映像信号を考慮した場合であって、ノンイーターレース方式の映像信号ではフレーム（画面）に該当する。
【０００４】
例えば、画素データが８ビットの場合には、１フィールドの表示期間を重み付けの順に、サブフィールドＳＦ８、ＳＦ７、・・・・、ＳＦ１なる８個のサブフィールドに分割する。各サブフィールドでは、画素データに応じた点灯画素及び消灯画素の設定をＰＤＰの表示ライン毎に行うアドレス期間と、上記点灯画素のみをそのサブフィールドの重み付けに対応した時間だけ発光させるサスティン期間とを実行する。すなわち、各サブフィールド毎に独立して、そのサブフィールド内において発光を実施するか否かの発光駆動制御がなされるのである。従って、１フィールド内には、"発光"状態となるサブフィールドと、"非発光"状態となるサブフィールドが混在することになる。この際、１フィールド内の各サブフィールドにて実施された発光時間の総和によって中間調の輝度が表現される。
【０００５】
ＰＤＰを採用したディスプレイ装置では、このような階調駆動に、ディザ処理を併用させることにより、視覚上における階調数を増加させて画質向上を図るようにしている。
【０００６】
ディザ処理では、表示画面上の互いに隣接する複数の画素により、１つの中間輝度を表現させるものである。例えば、上下、左右に互いに隣接する４つの画素を１組とし、この１組の画素各々に対応した画素データに対して、互いに異なる値（加算値）からなる４つのディザ値(例えば、０、１、２、３)を割り当てて、各画素データに加算する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、ディザ処理を施した画像は、静止画の場合には視覚の積分効果により原画像と変わらず、質の高い画像として見ることができる。しかしながら、動画の場合には、画像の動きに目が追従するためディザ特有のノイズ（模様）が目立ち易くなるという問題点があった。
【０００８】
本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、動画におけるノイズを抑制した良好なディザ処理を行うことができるディスプレイ装置のディザ処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１に係る発明によるディスプレイ装置のディザ処理回路は、連続して生じる単位画面情報信号からなる映像信号に応じてディスプレイ画面上に２次元画像を表示するディスプレイ装置のディザ処理回路であって、前記画面上の複数の画素群各々の各画素位置に対応させてディザ値を発生するディザ値発生手段と、前記画素の各々に対応した前記映像信号に基づく画素データに前記ディザ値を加算したものをディザ処理画素データとして出力する加算手段とからなり、前記ディザ値発生手段は、発生すべき前記ディザ値を前記映像信号が示す画像の動きに応じて変更することを特徴としている。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１１】
図１は、本発明によるディザ処理回路を搭載したプラズマディスプレイ装置の概略構成を示している。
【００１２】
かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、これを駆動する駆動部(同期検出回路１、駆動制御回路２、Ａ／Ｄ変換器４、データ変換回路３０、メモリ５、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８)とから構成される。
【００１３】
ＰＤＰ１０は、アドレス電極としての列電極Ｄ1〜Ｄmと、これら列電極と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて画素に対応した放電セルが形成される構造となっている。すなわち、ＰＤＰ１０には、(第１行・第１列)〜(第ｎ行・第ｍ列)各々に対応したｎ×ｍ個の画素が形成されている。
【００１４】
同期検出回路１は、１画面分毎に連続して供給されてくる単位画面情報信号としての映像信号中から垂直同期信号を検出したときに垂直同期信号Ｖを発生する。更に、同期検出回路１は、かかる映像信号中から水平同期信号を検出した場合には水平同期信号Ｈを発生する。同期検出回路１は、これら垂直同期信号Ｖ及び水平同期信号Ｈの各々を、駆動制御回路２及びデータ変換回路３０に供給する。Ａ／Ｄ変換器４は、駆動制御回路２から供給されたクロック信号に応じて上記映像信号をサンプリングし、これを各画素毎の例えば８ビットの画素データＤに変換してデータ変換回路３０に供給する。
【００１５】
図２は、かかるデータ変換回路３０の内部構成を示す図である。
【００１６】
図２に示されるように、データ変換回路３０は、ＡＢＬ(自動輝度制御)回路３１、第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４で構成される。
【００１７】
ＡＢＬ回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が適切な輝度範囲内に収まるように、Ａ／Ｄ変換器４から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤBLを第１データ変換回路３２に供給する。
【００１８】
図３は、かかるＡＢＬ回路３１の内部構成を示す図である。
【００１９】
図３において、レベル調整回路３１０は、後述する平均輝度検出回路３１１にて求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤBLを出力する。データ変換回路３１２は、かかる輝度調整画素データＤBLを図４に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2）に変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、輝度調整画素データＤBLに逆ガンマ補正処理を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。平均輝度検出回路３１１は、先ず、かかる逆ガンマ変換画素データＤｒの平均輝度を求める。ここで、平均輝度検出回路３１１は、かかる平均輝度が、最高輝度〜最低輝度なる範囲を４段階に分類した輝度モード１〜４の内のいずれに該当するのかを判別し、この該当する輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給しつつ、上述した如く求めた平均輝度を上記レベル調整回路３１０に供給する。つまり、レベル調整回路３１０は、かかる平均輝度に応じて画素データＤのレベルを調整したものを上記輝度調整画素データＤBLとして上記データ変換回路３１２、及び次段の第１データ変換回路３２に供給するのである。第１データ変換回路３２は、上記輝度調整画素データＤBLを図５に示されるが如き変換特性に基づいて"０"〜"３８４"までの９ビットの第１変換画素データＤHに変換し、これを多階調化処理回路３３に供給する。かかる第１データ変換回路３２により、後述する多階調化処理回路３３での表示階調数、多階調化による圧縮ビット数に合わせたデータ変換が為される。つまり、多階調化処理回路３３の多階調化処理による輝度飽和、並びに表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。
【００２０】
多階調化処理回路３３は、上記９ビットの第１変換画素データＤHに対して誤差拡散処理及びディザ処理を施すことにより、現階調数を維持しつつもそのビット数を４ビットに削減した多階調化処理画素データＤSを生成する。尚、これら誤差拡散処理及びディザ処理については後述する。第２データ変換回路３４は、上記４ビットの多階調化処理画素データＤSを図６に示されるが如き変換テーブルに従って第１〜第１２ビットからなる表示駆動画素データＧＤに変換する。尚、これら第１〜第１２ビットの各々は、後述するサブフィールドＳＦ１〜ＳＦ１２各々に対応したものである。
【００２１】
このように、上記多階調化処理回路３３及び第２データ変換回路３４によれば、８ビットで２５６階調を表現し得る画素データＤは、図６に示されるが如き全部で１３パターンからなる１２ビットの表示駆動画素データＧＤに変換される。
【００２２】
メモリ５は、駆動制御回路２から供給されてくる書込信号に従って上記表示駆動画素データＧＤを順次書き込んで記憶する。かかる書込動作により、１画面（ｎ行、ｍ列）分の表示駆動画素データＧＤ11-nmの書き込みが終了すると、メモリ５は、駆動制御回路２から供給されてくる読出信号に応じて、表示駆動画素データＧＤ11-nmを同一ビット桁同士にて１行分毎に順次読み出してアドレスドライバ６に供給する。すなわち、メモリ５は、各々が１２ビットからなる１画面分の駆表示駆動画素データＧＤ11-nmを、
ＤＢ１11-nm：表示駆動画素データＧＤ11-nmの第１ビット目
ＤＢ２11-nm：表示駆動画素データＧＤ11-nmの第２ビット目
ＤＢ３11-nm：表示駆動画素データＧＤ11-nmの第３ビット目
ＤＢ４11-nm：表示駆動画素データＧＤ11-nmの第４ビット目
ＤＢ５11-nm：表示駆動画素データＧＤ11-nmの第５ビット目
ＤＢ６11-nm：表示駆動画素データＧＤ11-nmの第６ビット目
ＤＢ７11-nm：表示駆動画素データＧＤ11-nmの第７ビット目
ＤＢ８11-nm：表示駆動画素データＧＤ11-nmの第８ビット目
ＤＢ９11-nm：表示駆動画素データＧＤ11-nmの第９ビット目
ＤＢ1011-nm：表示駆動画素データＧＤ11-nmの第10ビット目
ＤＢ1111-nm：表示駆動画素データＧＤ11-nmの第11ビット目
ＤＢ1211-nm：表示駆動画素データＧＤ11-nmの第12ビット目
の如く１２分割した表示駆動画素データビットＤＢ１11-nm〜ＤＢ１２11-nmとして捉える。そして、これらＤＢ１11-nm、ＤＢ２11-nm、・・・・、ＤＢ１２11-nm各々を、駆動制御回路２から供給された読出信号に従って１行分毎に順次読み出してアドレスドライバ６に供給するのである。
【００２３】
駆動制御回路２は、上記水平同期信号Ｈ及び垂直同期信号Ｖに同期して、上記Ａ／Ｄ変換器４に対するクロック信号、及びメモリ５に対する書込・読出信号を発生する。
【００２４】
更に、駆動制御回路２は、図７に示されるが如き発光駆動フォーマットに従って、ＰＤＰ１０を駆動させるべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００２５】
尚、図７に示される発光駆動フォーマットでは、単位画面表示期間、いわゆる１フィールド期間を１２個のサブフィールドＳＦ１〜ＳＦ１２に分割している。各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って"発光セル"及び"非発光セル"の設定を行う画素データ書込行程Ｗｃと、上記"発光セル"のみを各サブフィールドの重み付けに対応した期間(回数)だけ発光させる発光維持行程Ｉｃとを実施する。ただし、先頭のサブフィールドＳＦ１においてのみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１２のみで消去行程Ｅを実行する。
【００２６】
図８は、図７に示される発光駆動フォーマットに従って、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々が、ＰＤＰ１０の行電極及び列電極に印加する各種駆動パルスの印加タイミングを示す図である。
【００２７】
先ず、サブフィールドＳＦ１での一斉リセット行程Ｒｃでは、第１サスティンドライバ７が図８に示されるが如き負極性のリセットパルスＲＰxを行電極Ｘ1〜Ｘnに印加する。かかるリセットパルスＲＰxの印加と同時に、第２サスティンドライバ８が、図８に示されるが如き正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙ2に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０における全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全放電セルは一旦、"発光セル"に設定される。
【００２８】
次に、各サブフィールド内での画素データ書込行程Ｗｃでは、アドレスドライバ６が、上記メモリ５から供給された表示駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを発生する。この際、アドレスドライバ６は、１行分の画素データパルスからなる画素データパルス群ＤＰを列電極Ｄ1-mに印加して行く。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、上記表示駆動画素データビットＤＢ１11-nmの内から第１行目に対応した分、つまりＤＢ１11-1mを抽出し、これらＤＢ１11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１1を生成して列電極Ｄ1-mに印加する。次に、かかる表示駆動画素データビットＤＢ１11-nmの内の第２行目に対応した分であるＤＢ１21-2mを抽出し、これらＤＢ１21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１2を生成して列電極Ｄ1-mに印加する。以下、同様にして、サブフィールドＳＦ１の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ１3〜ＤＰ１nを順次列電極Ｄ1-mに印加して行く。尚、アドレスドライバ６は、表示駆動画素データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成するものとする。
【００２９】
更に、画素データ書込行程Ｗｃでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図８に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。すなわち、表示駆動画素データＧＤにおける第１ビット〜第１２ビット各々が、サブフィールドＳＦ１〜ＳＦ１２各々での画素データ書込行程Ｗｃにおいて選択消去放電を生起させるか否かを決定しているのである。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、低電圧の画素データパルスが印加された"列"に形成されている放電セルには放電が生起されず、現状が保持される。つまり、"非発光セル"の放電セルは"非発光セル"の状態を維持し、そして"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。このように、各サブフィールド毎の画素データ書込行程Ｗｃによって、その直後の発光維持行程Ｉｃで維持放電を生起される"発光セル"と、生起させない"非発光セル"とを設定する。
【００３０】
次に、各サブフィールドの発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図８に示されるように交互に正極性の維持パルスＩＰX及びＩＰYを印加する。
【００３１】
ここで、発光維持行程Ｉｃにおいて印加する維持パルスＩＰの回数は、各サブフィールドＳＦ１〜ＳＦ１２毎に、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：７
ＳＦ５：１１
ＳＦ６：１４
ＳＦ７：２０
ＳＦ８：２５
ＳＦ９：３３
ＳＦ10：４０
ＳＦ11：４８
ＳＦ12：５０
となっている。
【００３２】
そして、最後尾のサブフィールドＳＦ１２のみで消去行程Ｅを実行する。
【００３３】
かかる消去行程Ｅにおいては、アドレスドライバ６が、図８に示されるが如き正極性の消去パルスＡＰを発生してこれを列電極Ｄ1-mに印加する。更に、第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に図８に示されるが如き負極性の消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが"非発光セル"になるのである。
【００３４】
以上の如く、図７及び図８に示される発光駆動によれば、各サブフィールド内の画素データ書込行程Ｗｃにおいて"発光セル"に設定された放電セルのみが、その直後の発光維持行程Ｉcにて上述した如き回数だけ発光を繰り返す。この際、１フィールド内での各サブフィールドＳＦ１〜ＳＦ１２において実施された発光の総数によって中間調の輝度が表現される。
【００３５】
ここで、各放電セルが"発光セル"、"非発光セル"のいずれに設定されるのかは、図６に示されるが如き表示駆動画素データＧＤによって決まる。すなわち、表示駆動画素データＧＤの各ビットの論理レベルが論理レベル"１"である場合には、そのビット桁に対応したサブフィールドの画素データ書込行程Ｗｃにおいて選択消去放電が生起され、放電セルは"非発光セル"に設定される。一方、そのビットの論理レベルが論理レベル"０"である場合には、上記選択消去放電は生起されないので、現状を維持する。つまり、"非発光セル"の放電セルは"非発光セル"のまま、"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。この際、サブフィールドＳＦ１〜ＳＦ１２の内で、放電セルを"非発光セル"の状態から"発光セル"に推移させることが出来る機会は、先頭のサブフィールドＳＦ１でのリセット行程Ｒcのみである。つまり、このリセット行程Ｒcの終了後、サブフィールドＳＦ１〜ＳＦ１２のいずれか１の画素データ書込行程Ｗｃにて一旦"非発光セル"に推移した放電セルが、この１フィールド内で再び"発光セル"に推移することはない。従って、図６に示される表示駆動画素データＧＤによれば、各放電セルは図６中の黒丸に示されるサブフィールドにて選択消去放電が生起されるまでの間、"発光セル"となる。そして、その間に存在する白丸にて示されるサブフィールド各々の発光維持行程Ｉｃにて上述した如き回数だけ発光を行うのである。
【００３６】
よって、図６に示されるが如き１３種類のデータパターンを有する表示駆動画素データＧＤによれば、
［0：1：3：7：14：25：39：59：84：117：157：205：255]
なる１３階調分の輝度を表現し得る階調駆動が為される。
【００３７】
ところが、上記映像信号に基づいて得られた画素データＤは８ビット、すなわち、２５６段階の中間調を表現し得るものである。そこで、上記１３段階の階調駆動によっても擬似的に２５６段階近傍の中間調表示を実現させるべく、上記多階調化処理回路３３による多階調化処理が実施されているのである。
【００３８】
図９は、かかる多階調化処理回路３３の内部構成を示す図である。
【００３９】
図９に示されるように、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
【００４０】
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された９ビットの第１変換画素データＤH中の上位７ビット分を表示データ、下位２ビット分を誤差データとして夫々分離する。加算器３３２は、かかる誤差データとしての第１変換画素データＤH中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データＡ／Ｄ変換器４でのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ(第１変換画素データＤH中の下位２ビット)と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生して加算器３３３に供給する。加算器３３３は、上記表示データ(第１変換画素データＤH中の上位７ビット分)に、上記キャリアウト信号ＣOを加算したものを７ビットの誤差拡散処理画素データＥＤとして出力する。
【００４１】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について、図１０に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める際の動作を例にとって述べる。
【００４２】
先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々に対して、前述した如き係数値Ｋ1〜Ｋ4を用いた重み付け加算を実施する。次に、この加算結果に第１変換画素データＤH中の下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算する。そして、この加算結果としての１ビットのキャリアウト信号ＣOを、第１変換画素データＤH中の上位７ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを７ビットの誤差拡散処理画素データＥＤとして得るのである。
【００４３】
すなわち、誤差拡散処理回路３３０は、画素Ｇ(j,k)の周辺の画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、及びＧ(j-1,k-1)各々での誤差データを重み付け加算したものを、画素Ｇ(j,k)に対応した表示データに反映させるのである。かかる動作により、画素Ｇ(j,k)における下位２ビットに対応した輝度成分が上記周辺画素によって擬似的に表現されので、８ビットよりも少ないビット数、すなわち７ビット分の表示データにて、上記８ビットの画素データＤと同等の輝度階調表現が可能になるのである。尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド(フレーム)毎に変更するようにしても良い。
【００４４】
ディザ処理回路３５０は、誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤに対して、以下に説明するが如きディザ処理を施す。これにより、７ビットの誤差拡散処理画素データＥＤにて表される中間輝度と同等な輝度階調レベルを維持しつつも、そのビット数を４ビットに減らした多階調化処理画素データＤSを生成する。かかるディザ処理においても、隣接する複数個の画素により１つの中間輝度を表現する。
【００４５】
図１１は、かかるディザ処理回路３５０の内部構成を示す図である。ディザ処理回路３５０は、動き検出回路３５１、ディザテーブルメモリ３５２、読出回路３５３、加算器３５４及び上位ビット抽出回路３５５からなる。動き検出回路３５１は誤差拡散処理画素データＥＤに応じて画素群毎に動きベクトル信号を発生する。動きベクトルの検出方法については例えば、特開平０７−５９０８９号公報に示されている。ディザテーブルメモリ３５２は４行×４列からなる画素群の各画素に対して"０"〜"７"を表現し得る３ビットのディザ値を記憶したディザマトリクス回路である。画素群の連続する４画面（フィールド又はフレーム）分のディザ値を示す静止画用ディザテーブルと動画用ディザテーブルとを備えている。読出回路３５３は動き検出回路３５１からの動きベクトル信号によって示される動き方向及び動き量に応じて静止画用ディザテーブルと動画用ディザテーブルとのうちの一方のディザテーブルからディザ値を読み出して加算器３５４に供給する。すなわち、画素群毎に動きベクトル信号によって示される動き量が閾値以下ならば、静止画と判別して静止画用ディザテーブルからディザ値を読み出し、閾値より大ならば、動画と判別して動画用ディザテーブルからディザ値を読み出す。動画用ディザテーブルの読み出しの場合には動きベクトル信号によって示される動き方向に応じて読出位置がシフトされ、そのシフト量は動き量に応じて決定される。
【００４６】
加算器３５４は読出回路３５３から供給されてくる３ビットで表されるディザ値を、上記誤差拡散処理画素データＥＤの下位３ビットに加算する。加算器３５４は、この加算結果をディザ加算画素データとして上位ビット抽出回路３５５に供給する。上位ビット抽出回路３５５は、かかるディザ加算画素データ中から上位４ビット分を抽出し、これを多階調化画素データＤSとして出力する。
【００４７】
画素群は、図１２に示されるが如きＰＤＰ１０の画素Ｇ(1,1)〜画素Ｇ(n、m)のうちの太線にて囲まれる４行×４列からなる部分を基本とする。
【００４８】
図１３(a)は静止画用ディザテーブルの第１〜第４ディザ値群の各ディザ値を画素位置に対応させて示している。図１４(a)は動画用ディザテーブルの第１〜第４ディザ値群の各ディザ値を画素位置に対応させて示している。
【００４９】
図１３(a)及び図１４(a)に示されたディザテーブルのディザ値を用いて読出回路３５３及び加算器３５４の動作を以下に具体的に説明する。ここでは各ディザテーブルの第１〜第４ディザ値群が映像信号の連続する４フィールドＡ〜Ｄに対して時間的に対応した場合について説明する。なお、各フィールド及び行は垂直同期信号Ｖ及び水平同期信号Ｈに応じて判別され、列はクロック信号に応じて判別される。
【００５０】
動き検出回路３５１から出力された動きベクトル信号によって示される動き量が閾値以下のためその画素群部分は静止画と読出回路３５３が判断した場合には、読出回路３５３は、静止画用ディザテーブルからディザ値を読み出す。
【００５１】
具体的には、読出回路３５３は、最初のフィールドＡにおいて、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に対応させて、静止画用ディザテーブルの第１ディザ値群の１行目の"０"、"４"、"１"、"５"なるディザ値をその順に読み出す。ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に対応させて、静止画用ディザテーブルの第１ディザ値群の２行目の"６"、"２"、"７"、"３"なるディザ値をその順に読み出す。ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第１ディザ値群の３行目の"１"、"５"、"０"、"４"なるディザ値を読み出す。更に、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第１ディザ値群の４行目の"７"、"３"、"６"、"２"なるディザ値を読み出す。
【００５２】
なお、上記のＫは、１〜ｎ/４までの自然数であり、上記のＬは、１〜ｍ/４までの自然数である。
【００５３】
次のフィールドＢにおいて、読出回路３５３は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第２ディザ値群の１行目の"７"、"３"、"６"、"２"なるディザ値をその順に読み出す。また、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第２ディザ値群の２行目の"１"、"５"、"０"、"４"なるディザ値をその順に読み出す。ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第２ディザ値群の３行目の"６"、"２"、"７"、"３"なるディザ値をその順に読み出す。更に、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第２ディザ値群の４行目の"６"、"２"、"７"、"３"なるディザ値をその順に読み出す。
【００５４】
次のフィールドＣにおいては、読出回路３５３は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第３ディザ値群の１行目の"３"、"７"、"２"、"６"なるディザ値をその順に読み出す。また、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第３ディザ値群の２行目の"５"、"１"、"４"、"０"なるディザ値をその順に読み出す。ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第３ディザ値群の３行目の"２"、"６"、"３"、"７"なるディザ値をその順に読み出す。更に、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第３ディザ値群の４行目の"４"、"０"、"５"、"１"なるディザ値をその順に読み出す。
【００５５】
次のフィールドＤにおいては、読出回路３５３は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第４ディザ値群の１行目の"４"、"０"、"５"、"１"なるディザ値をその順に読み出す。また、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第４ディザ値群の２行目の"２"、"６"、"３"、"７"なるディザ値をその順に読み出す。このフィールドＢにおいて、読出回路３５３は、ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第４ディザ値群の３行目の"５"、"１"、"４"、"０"なるディザ値をその順に読み出す。更に、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、静止画用ディザテーブルの第４ディザ値群の４行目の"３"、"７"、"２"、"６"なるディザ値をその順に読み出す。
【００５６】
一方、動き検出回路３５１から出力された動きベクトル信号によって示される動き量が閾値より大のためその画素群部分は動画と読出回路３５３が判断した場合には、読出回路３５３は動画用ディザテーブルからディザ値を読み出すことになる。また、読出回路３５３はその動きベクトル信号によって示される動き方向に対応して第１ディザ値群〜第４ディザ値群各々の４行×４列の中でその方向に読出開始位置を移動させる。動き方向が例えば、画面の右方向である場合には次のように読出回路３５３による読み出しが行われる。
【００５７】
読出回路３５３は、最初のフィールドＡにおいては動画用ディザテーブルの第１ディザ値群の各行について１列から２列、３列、４列の順にディザ値を読み出す。すなわち、フィールドＡにおいてＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に対応させて、動画用ディザテーブルの第１ディザ値群の１行目の"０"、"４"、"１"、"５"なるディザ値をその順に読み出す。ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に対応させて、動画用ディザテーブルの第１ディザ値群の２行目の"６"、"２"、"７"、"３"なるディザ値をその順に読み出す。ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第１ディザ値群の３行目の"１"、"５"、"０"、"４"なるディザ値を読み出す。更に、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第１ディザ値群の４行目の"７"、"３"、"６"、"２"なるディザ値を読み出す。
【００５８】
読出回路３５３は、次のフィールドＢにおいては動画用ディザテーブルの第２ディザ値群の各行について２列から３列、４列、１列の順にディザ値を読み出す。すなわち、フィールドＢにおいて、読出回路３５３は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第２ディザ値群の１行目の"７"、"３"、"６"、"２"なるディザ値をその順に読み出す。また、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第２ディザ値群の２行目の"１"、"５"、"０"、"４"なるディザ値をその順に読み出す。ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第２ディザ値群の３行目の"６"、"２"、"７"、"３"なるディザ値をその順に読み出す。更に、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第２ディザ値群の４行目の"０"、"４"、"１"、"５"なるディザ値をその順に読み出す。
【００５９】
読出回路３５３は、次のフィールドＣにおいては動画用ディザテーブルの第３ディザ値群の各行について３列から４列、１列、２列の順にディザ値を読み出す。すなわち、フィールドＣにおいては、読出回路３５３は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第３ディザ値群の１行目の"２"、"６"、"３"、"７"なるディザ値をその順に読み出す。また、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第３ディザ値群の２行目の"４"、"０"、"５"、"１"なるディザ値をその順に読み出す。ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第３ディザ値群の３行目の"３"、"７"、"２"、"６"なるディザ値をその順に読み出す。更に、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第３ディザ値群の４行目の"５"、"１"、"４"、"０"なるディザ値をその順に読み出す。
【００６０】
読出回路３５３は、次のフィールドＤにおいては動画用ディザテーブルの第４ディザ値群の各行について４列目から１列、２列、３列の順にディザ値を読み出す。すなわち、  次のフィールドＤにおいては、読出回路３５３は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第４ディザ値群の１行目の"４"、"０"、"５"、"１"なるディザ値をその順に読み出す。また、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第４ディザ値群の２行目の"２"、"６"、"３"、"７"なるディザ値をその順に読み出す。このフィールドＢにおいて、読出回路３５３は、ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第４ディザ値群の３行目の"５"、"１"、"４"、"０"なるディザ値をその順に読み出す。更に、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、動画用ディザテーブルの第４ディザ値群の４行目の"３"、"７"、"２"、"６"なるディザ値をその順に読み出す。
【００６１】
加算器３５４の入力データである誤差拡散処理画素データＥＤの下位３ビットが図１３(b)及び図１４(b)に示すように、４行×４列の画素全てが"６"であるとすると、静止画ディザテーブル及び動画用ディザテーブル各々の第１〜第４ディザ値群に対して加算器３５４による加算結果は図１３(c)及び図１４(c)に示すようになる。図１３(c)及び図１４(c)では、加算器３５４による加算結果のうちの下から４桁目のビットに桁上げされた画素は"８"で示され、桁上げされない画素は"０"で示されている。静止画の場合の平均出力は図１３(d)に示されるように４行×４列の画素全てが"６"となる。更に、動画の場合の平均出力も図１４(d)に示されるように４行×４列の画素全てが"６"となる。これらの平均出力は画素データＥＤの下位３ビットと同じになる。
【００６２】
なお、動画の場合に静止画用ディザテーブルからディザ値を、上記の動画用ディザテーブルからの読み出しと同様に読み出すと、第１〜第４ディザ値群に対して加算器３５４による加算結果は図１３(e)に示すようになり、その平均出力は図１３(f)に示されるようになり、４行×４列の画素全てが"６"となることはない。
【００６３】
上位ビット抽出回路３５５では、加算器３５４の加算結果の画素データ中から上位４ビット分を抽出するので、上位ビット抽出回路３５５の出力データＤSにはその桁上げが反映されることになる。
【００６４】
以上の如く、このディザ処理回路３５０では、図１２の太線にて囲まれている４行×４列画素群を１つの表示単位として捉えてディザ処理を行うようにしている。つまり、４行×４列画素群内の１６個の画素各々に対応した誤差拡散処理画素データＥＤ各々の下位３ビットに、３ビットで表される"０"〜"７"なるディザ値を図１３及び図１４に示されるように割り当てて加算するのである。このように、１６個の画素各々に対応した誤差拡散処理画素データＥＤ各々の下位３ビットに、３ビットで表される"０"〜"７"なるディザ値を加算すると、
１)  ディザ値"７"が加算された画素だけで桁上げが生じる場合、
２)  ディザ値"６"及び"７"が加算された画素で桁上げが生じる場合
３)  ディザ値"５"〜"７"が加算された画素で桁上げが生じる場合
４)  ディザ値"４"〜"７"が加算された画素で桁上げが生じる場合
５)  ディザ値"３"〜"７"が加算された画素で桁上げが生じる場合
６)  ディザ値"２"〜"７"が加算された画素で桁上げが生じる場合
７)  ディザ値"１"〜"７"が加算された画素で桁上げが生じる場合
８)  全ての画素で桁上げが生じない場合
なる８つの桁上げ状態のいずれかが起こる。従って、４行×４列画素群を１つの表示単位として眺めた場合、上記ディザ加算画素データ中の上位４ビットによって表される輝度として、８種類の組み合わせが発生することになる。すなわち、上位ビット抽出回路３５７によって得られた多階調化処理画素データＤSのビット数が例え４ビットであっても、表現出来る輝度階調数は８倍、すなわち、７ビット相当の中間調表示が可能となるのである。
【００６５】
なお、上記した実施例においては、動き方向が画面の右方向の場合についてのみ説明したが、動き方向が画面の左方向の場合には、読出回路３５３は、最初のフィールドＡにおいては動画用ディザテーブルの第１ディザ値群の各行について１列から２列、３列、４列の順にディザ値を読み出し、フィールドＢにおいては動画用ディザテーブルの第２ディザ値群の各行について４列から１列、２列、３列の順にディザ値を読み出し、フィールドＣにおいては動画用ディザテーブルの第３ディザ値群の各行について３列から４列、１列、２列の順にディザ値を読み出し、フィールドＤにおいては動画用ディザテーブルの第４ディザ値群の各行について２列から３列、４列、１列の順にディザ値を読み出す。
【００６６】
動き方向が画面の上方向の場合には、読出回路３５３は、最初のフィールドＡにおいては動画用ディザテーブルの第１ディザ値群の１行〜４行の順に各行について１列〜４列の順にディザ値を読み出し、フィールドＢにおいては動画用ディザテーブルの第２ディザ値群の４行、１行、２行、３行の順に各行について１列〜４列の順にディザ値を読み出し、フィールドＣにおいては動画用ディザテーブルの第３ディザ値群の３行、４行、１行、２行の順に各行について１列〜４列の順にディザ値を読み出し、フィールドＤにおいては動画用ディザテーブルの第４ディザ値群の２行、３行、４行、１行の順に各行について１列〜４列の順にディザ値を読み出す。
【００６７】
動き方向が画面の下方向の場合には、読出回路３５３は、最初のフィールドＡにおいては動画用ディザテーブルの第１ディザ値群の１行〜４行の順に各行について１列〜４列の順にディザ値を読み出し、フィールドＢにおいては動画用ディザテーブルの第２ディザ値群の２行、３行、４行、１行の順に各行について１列〜４列の順にディザ値を読み出し、フィールドＣにおいては動画用ディザテーブルの第３ディザ値群の３行、４行、１行、２行の順に各行について１列〜４列の順にディザ値を読み出し、フィールドＤにおいては動画用ディザテーブルの第４ディザ値群の４行、１行、２行、３行の順に各行について１列〜４列の順にディザ値を読み出す。
【００６８】
図１５はディザ処理回路３５０の他の構成例を示している。図１５のディザ処理回路３５０は、図１１に示した動き検出回路３５１、ディザテーブルメモリ３５２、読出回路３５３、加算器３５４及び上位ビット抽出回路３５５に加えて、乱数発生回路３５６とセレクタ３５７とを備えている。乱数発生回路３５６は１〜４のいずれかの整数を示すデータをランダムな順にフィールド毎に出力する。すなわち、乱数発生回路３５６の出力値は４フィールド毎に１〜４の出力順が変化する値である。セレクタ３５７は動き検出回路３５１からの動き検出信号に応じて画像が静止画と動画とのいずれであるかを判別し、その判別結果に応じてフィールド番号と乱数発生回路３５６の出力値とを切り替えて読出回路３５３に出力する。セレクタ３５７に供給されるフィールド番号は１〜４のいずれかの整数をフィールド毎にその番号順に示し、４フィールド毎にそれを繰り返すデータである。セレクタ３５７は動き検出回路３５１からの動き検出信号に応じて画像が静止画と判別したときにはフィールド番号をそのまま読出回路３５３に供給し、動き検出回路３５１からの動き検出信号に応じて画像が動画と判別したときには乱数発生回路３５６の出力値を読出回路３５３に供給する。
【００６９】
図１５のディザ処理回路３５０においては、ディザテーブルメモリ３５２には上記した静止画用ディザテーブルだけが記憶されている。よって、読出回路３５３はセレクタ３５７からフィールド番号として指定される番号のディザ値群を読み出して加算器３５４に供給する。
【００７０】
ディザテーブルメモリ３５２に記憶されたディザテーブルが図１６(a)に示すように、第１ディザ値群〜第４ディザ値群であるとする。これは図１３(a)に示した静止画ディザテーブルと同一である。静止画の場合には連続する４フィールドに対応してフィールド番号が１，２，３，４を示すので、それがセレクタ３５７を介して読出回路３５３に供給される。読出回路３５３はディザテーブルメモリ３５２の第１ディザ値群〜第４ディザ値群からその順にディザ値を読み出して加算器３５４に供給する。加算器３５４に供給される誤差拡散処理画素データＥＤの下位３ビットが図１６(b)に示すように、４行×４列の画素全てが"６"であるとすると、図１３(c)に示した如く加算器３５４による加算結果が得られる。一方、動画の場合には乱数発生回路３５６の出力値が連続する４フィールドに対応して例えば、１，２，４，３の如く出力されると、それがセレクタ３５７を介して読出回路３５３に供給される。すなわち、図１６(c)に示すように第１ディザ値群、第２ディザ値群、第４ディザ値群及び第３ディザ値群の順番にディザ値が読み出される。また、読出回路３５３はその動きベクトル信号によって示される動き方向に対応して第１ディザ値群〜第４ディザ値群各々の４行×４列の中でその方向に読出開始位置を移動させる。ここでは、動き方向が画面の右方向であるとしている。よって、図１６(d)に示した如く加算器３５４による加算結果が得られる。また、その加算結果の平均出力も図１６(e)に示すように４行×４列の画素全てが"６"となる。
【００７１】
図１７は更に、ディザ処理回路３５０の他の構成例を示している。図１７のディザ処理回路３５０は、図１１に示した動き検出回路３５１、読出回路３５３、加算器３５４及び上位ビット抽出回路３５５の他に、静止画用ディザテーブルメモリ３５８と、複数の動画用ディザテーブルメモリ３５９ａ，３５９ｂ，……を有している。これらのディザテーブルメモリ３５８，３５９ａ，３５９ｂ，……は４行×４列からなる画素群の各画素に対して"０"〜"７"を表現し得る３ビットのディザ値を記憶したメモリである。また、複数の動画用ディザテーブルメモリ３５９ａ，３５９ｂ，……は動画の動き量の違いに対応して備えられている。よって、動画の場合には、読出回路３５３は動き検出回路３５１からの動き検出信号によって示される動き量に応じて複数の動画用ディザテーブルメモリ３５９ａ，３５９ｂ，……のうちから１のディザテーブルメモリを選択し、１のディザテーブルメモリからディザ値を読み出す。その他の動作については図１１に示したディザ処理回路と同様である。
【００７２】
図１８は、図１１、図１５及び図１７に示した動き検出回路３５１の具体的構成を示している。動き検出回路３５１はブロック輝度平均レベル算出部３６１、メモリ３６２及び比較回路３６３を備えている。ブロック輝度平均レベル算出部３６１は上記した誤差拡散処理画素データＥＤとして供給される映像信号の画面を複数のブロックに分けて各ブロックの輝度平均レベルを算出する。この複数のブロック各々は上記したディザマトリックスの画素群よりも大きい画素群である。ブロック輝度平均レベル算出部３６１によって算出されたブロック毎の輝度平均レベルはメモリ３６２及び比較回路３６３に供給される。メモリ３６２には数Ｖ（水平走査期間）前までの各ブロックの輝度平均レベルが記憶される。比較回路３６３は同一ブロックにおける現在の輝度平均レベルとメモリ３６２に記憶された数Ｖ前までの輝度平均レベルとに応じて時間的なレベル変動値を検出し、そのレベル変動値と閾値と比較して動きを判定する。
【００７３】
なお、上記した実施例においては、本発明をプラズマディスプレイ装置に適用した場合について説明したが、液晶ディスプレイ装置等の他のディスプレイ装置にも本発明を適用することができる。
【００７４】
従って、本発明によれば、画面上の複数の画素群各々の各画素位置に対応させてディザ値を発生するディザ値発生手段と、画素の各々に対応した映像信号に基づく画素データにディザ値を加算したものをディザ処理画素データとして出力する加算手段とを備え、ディザ値発生手段は、発生すべきディザ値を映像信号が示す画像の動きに応じて変更するので、動画におけるノイズを抑制した良好なディザ処理を行うことができる。
【図面の簡単な説明】
【００７５】
【図１】本発明によるディザ処理回路を搭載したプラズマディスプレイ装置の概略構成を示す図である。
【図２】データ変換回路の内部構成を示す図である。
【図３】ＡＢＬ回路の内部構成を示す図である。
【図４】データ変換回路における変換特性を示す図である。
【図５】第１データ変換回路におけるデータ変換特性を示す図である。
【図６】第２データ変換回路の変換テーブル及び発光駆動パターンを示す図である。
【図７】図１に示されるプラズマディスプレイ装置の発光駆動フォーマットを示す図である。
【図８】１フィールド表示期間内においてＰＤＰに印加される各種駆動パルスの印加タイミングを示す図である。
【図９】多階調化処理回路の内部構成を示す図である。
【図１０】誤差拡散処理回路の動作を説明する為の図である。
【図１１】ディザ処理回路の内部構成を示す図である。
【図１２】ＰＤＰにおける各画素Ｇと４行×４列画素群との対応を示す図である。
【図１３】静止画用ディザテーブル、４行×４列の入力画素データＥＤの下位３ビット、加算結果及びその出力平均を示す図である。
【図１４】動画用ディザテーブル、４行×４列の入力画素データＥＤの下位３ビット、加算結果及びその出力平均を示す図である。
【図１５】ディザ処理回路の内部構成を示す図である。
【図１６】ディザテーブル、ランダム変換後のディザ値群、４行×４列の入力画素データＥＤの下位３ビット、加算結果及びその出力平均を示す図である。
【図１７】ディザ処理回路の内部構成を示す図である。
【図１８】動き検出回路の内部構成を示す図である。
【符号の説明】
【００７６】
３５０    ディザ処理回路
３５１  動き検出回路
３５２  ディザテーブルメモリ
３５３  読出回路
３５４  加算器
３５５  上位ビット抽出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005321442.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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