(57)【要約】【課題】受信装置において、クロック信号が受信信号等に与える影響を回避可能にする。【解決手段】タイミング制御部１０５には、復調データＡと、これに同期しバースト期間周波数が５０ＭＨｚのタイミングクロック信号Ａが入力される。周波数変換部２０１は４０ＭＨｚの周波数変換クロック信号を出力し、バースト制御部２０５は、クロック数カウンタ２０２・２０３の値を比較する比較器２０４の制御により、平均の周波数がタイミングクロック信号Ａと等しいタイミングクロック信号Ｂを出力する。バッファ２０６は保持する復調データＡをタイミングクロック信号Ｂに同期して復調データＢとして出力する。復調データＡ・Ｂおよびタイミングクロック信号Ａ・Ｂは、選択器２０７・２０８によりチャネル情報に基づいて選択的に出力される。【選択図】    図２
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【特許請求の範囲】
【請求項１】
信号レベルが変化するバースト期間と、信号レベルが変化しないブランク期間とを有するバーストクロック信号を発生するクロック信号発生回路であって、
連続的に信号レベルが変化する連続クロック信号を出力する連続クロック信号出力回路と、
上記連続クロック信号に基づいて、バースト期間における周波数が互いに異なり、かつ、バースト期間およびブランク期間を通じた平均の周波数が互いに等しい少なくとも２種類のバーストクロック信号のうちの何れかを選択的に出力するバーストクロック信号出力回路と、
を備えたことを特徴とするクロック信号発生回路。
【請求項２】
請求項１のクロック信号発生回路であって、
上記バーストクロック信号出力回路は、同一の上記連続クロック信号における立ち上がりエッジまたは立ち下がりエッジに同期して信号レベルを変化させることにより、上記バースト期間における周波数が互いに異なるバーストクロック信号を生成するように構成されていることを特徴とするクロック信号発生回路。
【請求項３】
請求項１のクロック信号発生回路であって、
上記連続クロック信号出力回路は、入力されたクロック信号を逓倍して上記連続クロック信号を出力するように構成されていることを特徴とするクロック信号発生回路。
【請求項４】
請求項１のクロック信号発生回路であって、
上記バーストクロック信号出力回路は、
上記連続クロック信号またはこれに同期した信号である第１の連続クロック信号と、所定のバースト制御信号とに基づいて、上記少なくとも２種類のバーストクロック信号のうちの第１のバーストクロック信号を出力する第１のバーストクロック信号出力回路と、
上記連続クロック信号またはこれに同期した信号であり、上記第１の連続クロック信号と異なる周波数の第２の連続クロック信号と、上記第１のバーストクロック信号とに基づいて、バースト期間とブランク期間とを制御することにより、上記少なくとも２種類のバーストクロック信号のうちの第２のバーストクロック信号を出力する第２のバーストクロック信号出力回路と、
上記第１および第２のバーストクロック信号の何れか一方を選択的に出力するクロック信号選択回路と、
を備えたことを特徴とするクロック信号発生回路。
【請求項５】
請求項４のクロック信号発生回路であって、
上記第２のバーストクロック信号出力回路は、
上記第１のバーストクロック信号のバースト期間に含まれるクロックパルスの数と、上記第２のバーストクロック信号のバースト期間に含まれるクロックパルスの数とに基づいて、上記第２のバーストクロック信号における上記バースト期間とブランク期間とを制御することにより、バースト期間およびブランク期間を通じた平均の周波数を互いに等しくするように構成されていることを特徴とするクロック信号発生回路。
【請求項６】
請求項５のクロック信号発生回路であって、
上記第２のバーストクロック信号出力回路は、
上記第１のバーストクロック信号のバースト期間に含まれるクロックパルスの数を計数する第１のカウンタと、
上記第２のバーストクロック信号のバースト期間に含まれるクロックパルスの数を計数する第２のカウンタと、
上記第１および第２のカウンタの計数値を比較する比較器と、
上記比較器の出力に基づいて、上記第２のバーストクロック信号における上記バースト期間とブランク期間とを制御するバースト制御回路と、
を備えたことを特徴とするクロック信号発生回路。
【請求項７】
請求項６のクロック信号発生回路であって、
上記バースト制御回路は、上記第１のカウンタの計数値が上記第２のカウンタの計数値よりも大きい場合に、上記第２の連続クロック信号を出力する一方、上記第１のカウンタの計数値と上記第２のカウンタの計数値とが等しい場合に、上記第２の連続クロック信号の出力を停止するように構成されていることを特徴とするクロック信号発生回路。
【請求項８】
請求項１のクロック信号発生回路を備えた受信装置であって、
上記バーストクロック信号出力回路が、受信信号の周波数に応じて、上記少なくとも２種類のバーストクロック信号のうちの何れかを選択的に出力するように構成されたことを特徴とする受信装置。
【請求項９】
請求項８の受信装置であって、
上記選択的に出力されるバーストクロック信号は、バースト期間における周波数の整数倍が受信信号の周波数に一致しないバーストクロック信号、またはバースト期間における周波数の整数倍が受信信号の周波数に一致し、かつ、その周波数の高調波の電力が所定以下であるバーストクロック信号であることを特徴とする受信装置。
【請求項１０】
請求項９の受信装置であって、
上記少なくとも２種類のバーストクロック信号のそれぞれのバースト期間における周波数は、それらの公倍数の周波数が受信装置の受信帯域に含まれないように設定されていることを特徴とする受信装置。
【請求項１１】
請求項８の受信装置であって、
上記少なくとも２種類のバーストクロック信号のそれぞれのバースト期間における周波数は、それらの公倍数の周波数で、かつ、その周波数の高調波の電力が所定以上である周波数が受信装置の受信帯域に含まれないように設定されていることを特徴とする受信装置。
【請求項１２】
請求項４のクロック信号発生回路と、
受信信号を復調する復調回路と、
上記第１のバーストクロック信号に同期して、上記復調回路から出力される復調データを一旦保持し、上記第２のバーストクロック信号に同期して、保持した復調データを出力するバッファと、
上記復調回路から出力される復調データ、および上記バッファから出力される復調データの何れか一方を選択的に出力するデータ選択回路と、
を備え、
上記復調回路は、上記第１のバーストクロック信号に応じて復調処理を行い、
上記データ選択回路は、上記クロック信号選択回路によって選択される第１または第２のバーストクロック信号に対応した復調データを選択的に出力するように構成されていることを特徴とする受信装置。
【請求項１３】
請求項４のクロック信号発生回路と、
受信信号を復調する復調回路と、
上記第１のバーストクロック信号に同期して、受信信号に基づいた上記復調回路に入力される復調前データを一旦保持し、上記第２のバーストクロック信号に同期して、保持した復調前データを出力して上記復調回路に入力するバッファと、
上記バッファに入力される復調前データ、および上記バッファから出力される復調前データの何れか一方を選択的に出力するデータ選択回路と、
を備え、
上記データ選択回路は、上記クロック信号選択回路によって選択される第１または第２のバーストクロック信号に対応した復調前データを選択的に出力し、
上記復調回路は、上記クロック信号選択回路によって選択された第１または第２のバーストクロック信号、および上記データ選択回路によって選択された復調前データに基づいて、復調処理を行うように構成されていることを特徴とする受信装置。
【請求項１４】
請求項１２および請求項１３のうちの何れか１項の受信装置であって、
上記クロック信号選択回路は、上記第１および第２のバーストクロック信号のうち、バースト期間における周波数の整数倍が受信信号の周波数に一致しないバーストクロック信号、またはバースト期間における周波数の整数倍が受信信号の周波数に一致し、かつ、その周波数の高調波の電力が所定以下であるバーストクロック信号を選択するように構成されていることを特徴とする受信装置。
【請求項１５】
請求項１２および請求項１３のうちの何れか１項の受信装置であって、
上記第２のバーストクロック信号出力回路は、
上記第１のバーストクロック信号のバースト期間に含まれるクロックパルスの数と、上記第２のバーストクロック信号のバースト期間に含まれるクロックパルスの数とに基づいて、上記第２のバーストクロック信号における上記バースト期間とブランク期間とを制御することにより、バースト期間およびブランク期間を通じた平均の周波数を互いに等しくするように構成されていることを特徴とする受信装置。
【請求項１６】
送信された信号を受信して、受信信号に基づいて復調された復調データ、および信号レベルが変化するバースト期間と信号レベルが変化しないブランク期間とを有するバーストクロック信号を出力する受信方法であって、
受信信号に基づいて第１のバーストクロック信号を生成し、
受信信号の周波数に応じて、上記第１のバーストクロック信号、または上記第１のバーストクロック信号に対して、バースト期間における周波数が互いに異なり、かつ、バースト期間およびブランク期間を通じた平均の周波数が等しい第２のバーストクロック信号を選択的に出力するとともに、
上記第１のバーストクロック信号に基づいて復調された復調データを上記選択的に出力される第１または第２のバーストクロック信号に同期させて出力することを特徴とする受信方法。
【請求項１７】
送信された信号を受信して、受信信号に基づいて復調された復調データ、および信号レベルが変化するバースト期間と信号レベルが変化しないブランク期間とを有するバーストクロック信号を出力する受信方法であって、
受信信号に基づいて第１のバーストクロック信号を生成し、
受信信号の周波数に応じて、上記第１のバーストクロック信号、または上記第１のバーストクロック信号に対して、バースト期間における周波数が互いに異なり、かつ、バースト期間およびブランク期間を通じた平均の周波数が等しい第２のバーストクロック信号を選択的に出力するとともに、
上記選択的に出力されるバーストクロック信号に基づいて復調された復調データを出力することを特徴とする受信方法。
【請求項１８】
請求項１６および請求項１７のうちの何れか１項の受信方法であって、
上記選択的に出力されるバーストクロック信号が、バースト期間における周波数の整数倍が受信信号の周波数に一致しないバーストクロック信号、またはバースト期間における周波数の整数倍が受信信号の周波数に一致し、かつ、その周波数の高調波の電力が所定以下であるバーストクロック信号であることを特徴とする受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受信した信号に基づいてディジタル信号処理を行う受信装置、およびそのような受信装置等に用いられるクロック信号発生回路に関する技術に属するものである。
【０００２】
【従来の技術】
近年、ディジタル伝送技術や半導体集積回路技術等の進歩に伴い、放送および通信のディジタル化が進められている。また、例えば受信装置においては、各種の制御を行うための制御処理は、多くの場合ディジタル回路によって行われ、さらに、受信に必要な復調等の処理もディジタル信号処理回路によって行われつつある。上記のようなディジタル回路やディジタル信号処理回路は、所定のクロック信号に基づいて動作する。このため、受信装置には、例えば水晶発振器を用いた動作クロック信号発生回路や、受信信号に基づいたタイミングクロック信号を生成するタイミングクロック信号生成回路が設けられている。
【０００３】
ところで、上記のようなクロック信号は、電磁波の放射や、電源電圧の変動などを引き起こすことがある。このため、例えば受信装置においては、クロック信号の高調波が受信信号の周波数と一致または近接すると、受信妨害を引き起こし、受信性能を低下させる場合がある。
【０００４】
上記のような受信妨害を回避する技術としては、ディジタル回路を構成する半導体集積回路内にＰＬＬ回路を設ける技術が知られている。すなわち、上記半導体集積回路には比較的低い周波数のクロック信号を入力し、内部でＰＬＬ回路により逓倍して所望の周波数にすることにより、半導体集積回路の外部に与える高い周波数のクロック信号の影響を低減するようになっている（例えば、特許文献１参照）。
【０００５】
また、受信チャネルに応じて、水晶発振回路の回路定数を変更したり、ＰＬＬ回路の設定を変更したりして、クロック信号の周波数を変化させることにより、高調波の影響を低減するものも知られている（例えば、特許文献２、３参照）。
【０００６】
【特許文献１】
特開昭６４−１５８２０号公報
【特許文献２】
特開平５−１９９１５５号公報
【特許文献３】
特開２０００−３４１１６５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、半導体集積回路の内部でクロック信号の周波数を逓倍する手法では、高い周波数のクロック信号が直接半導体集積回路の外部に及ぼす影響は低減できるものの、半導体集積回路から出力されるデータを処理するために上記データと伴に出力されるクロック信号による影響を防止することはできない。
【０００８】
また、クロック信号の周波数を変化させる手法では、水晶発振回路やＰＬＬ回路の動作が安定するまでにある程度の時間を要し、その間はクロック信号の周波数やレベルがが変動しがちになる。このため、例えば受信装置では、安定したクロック信号が得られるまでの間は適切な受信動作が行われないので、受信チャネルを切り替える場合の応答時間が長くなるという問題がある。
【０００９】
上記の問題に鑑み、本発明は、種々のチャネルの信号を受信する場合でも、クロック信号が受信信号等に与える影響を確実に回避することができ、しかも、受信チャネルを切り替える場合に応答時間が長くかかることを防止することができる受信装置、およびそのような受信装置等に用いることができるクロック信号発生回路の提供を課題としている。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために、請求項１の発明が講じた解決手段は、
信号レベルが変化するバースト期間と、信号レベルが変化しないブランク期間とを有するバーストクロック信号を発生するクロック信号発生回路であって、
連続的に信号レベルが変化する連続クロック信号を出力する連続クロック信号出力回路と、
上記連続クロック信号に基づいて、バースト期間における周波数が互いに異なり、かつ、バースト期間およびブランク期間を通じた平均の周波数が互いに等しい少なくとも２種類のバーストクロック信号のうちの何れかを選択的に出力するバーストクロック信号出力回路と、
を備えたことを特徴とする。
【００１１】
これにより、何れのバーストクロック信号が選択的に出力される場合でも、上記平均の周波数が互いに等しいので、そのバーストクロック信号を用いるデータ処理の処理量を等しく保つことができるとともに、各バーストクロック信号のバースト期間における周波数が互いに異なるので、何れかのバーストクロック信号を選択することによって高調波の周波数を制御することが容易にできる。
【００１２】
また、請求項２の発明は、
請求項１のクロック信号発生回路であって、
上記バーストクロック信号出力回路は、同一の上記連続クロック信号における立ち上がりエッジまたは立ち下がりエッジに同期して信号レベルを変化させることにより、上記バースト期間における周波数が互いに異なるバーストクロック信号を生成するように構成されていることを特徴とする。
【００１３】
これにより、上記のようなバーストクロック信号をディジタル回路によって容易に生成することができる。
【００１４】
また、請求項３の発明は、
請求項１のクロック信号発生回路であって、
上記連続クロック信号出力回路は、入力されたクロック信号を逓倍して上記連続クロック信号を出力するように構成されていることを特徴とする。
【００１５】
これにより、入力されるクロック信号の周波数を低くして、高い周波数の連続クロック信号をその連続クロック信号が必要な回路の近傍でだけ発生させることができるので、連続クロック信号が他の回路に与える影響を少なく抑えることができる。
【００１６】
また、請求項４の発明は、
請求項１のクロック信号発生回路であって、
上記バーストクロック信号出力回路は、
上記連続クロック信号またはこれに同期した信号である第１の連続クロック信号と、所定のバースト制御信号とに基づいて、上記少なくとも２種類のバーストクロック信号のうちの第１のバーストクロック信号を出力する第１のバーストクロック信号出力回路と、
上記連続クロック信号またはこれに同期した信号であり、上記第１の連続クロック信号と異なる周波数の第２の連続クロック信号と、上記第１のバーストクロック信号とに基づいて、バースト期間とブランク期間とを制御することにより、上記少なくとも２種類のバーストクロック信号のうちの第２のバーストクロック信号を出力する第２のバーストクロック信号出力回路と、
上記第１および第２のバーストクロック信号の何れか一方を選択的に出力するクロック信号選択回路と、
を備えたことを特徴とする。
【００１７】
これにより、所定のバースト制御信号に基づいて生成される第１のバーストクロック信号に対して、同じ処理量のデータ処理を行うことができるとともに、高調波の周波数が異なることによって高調波の影響を回避可能なバーストクロック信号を得ることができる。
【００１８】
また、請求項５の発明は、
請求項４のクロック信号発生回路であって、
上記第２のバーストクロック信号出力回路は、
上記第１のバーストクロック信号のバースト期間に含まれるクロックパルスの数と、上記第２のバーストクロック信号のバースト期間に含まれるクロックパルスの数とに基づいて、上記第２のバーストクロック信号における上記バースト期間とブランク期間とを制御することにより、バースト期間およびブランク期間を通じた平均の周波数を互いに等しくするように構成されていることを特徴とする。
【００１９】
また、請求項６の発明は、
請求項５のクロック信号発生回路であって、
上記第２のバーストクロック信号出力回路は、
上記第１のバーストクロック信号のバースト期間に含まれるクロックパルスの数を計数する第１のカウンタと、
上記第２のバーストクロック信号のバースト期間に含まれるクロックパルスの数を計数する第２のカウンタと、
上記第１および第２のカウンタの計数値を比較する比較器と、
上記比較器の出力に基づいて、上記第２のバーストクロック信号における上記バースト期間とブランク期間とを制御するバースト制御回路と、
を備えたことを特徴とする。
【００２０】
また、請求項７の発明は、
請求項６のクロック信号発生回路であって、
上記バースト制御回路は、上記第１のカウンタの計数値が上記第２のカウンタの計数値よりも大きい場合に、上記第２の連続クロック信号を出力する一方、上記第１のカウンタの計数値と上記第２のカウンタの計数値とが等しい場合に、上記第２の連続クロック信号の出力を停止するように構成されていることを特徴とする。
【００２１】
これらにより、クロックパルスの数をカウントアップしたりカウントダウンしたりするカウンタなどを用いて、上記のようにバースト期間およびブランク期間を通じた平均の周波数が第１のバーストクロック信号に等しい第２のバーストクロック信号を生成することが容易にできる。
【００２２】
また、請求項８の発明は、
請求項１のクロック信号発生回路を備えた受信装置であって、
上記バーストクロック信号出力回路が、受信信号の周波数に応じて、上記少なくとも２種類のバーストクロック信号のうちの何れかを選択的に出力するように構成されたことを特徴とする。
【００２３】
また、請求項９の発明は、
請求項８の受信装置であって、
上記選択的に出力されるバーストクロック信号は、バースト期間における周波数の整数倍が受信信号の周波数に一致しないバーストクロック信号、またはバースト期間における周波数の整数倍が受信信号の周波数に一致し、かつ、その周波数の高調波の電力が所定以下であるバーストクロック信号であることを特徴とする。
【００２４】
また、請求項１０の発明は、
請求項９の受信装置であって、
上記少なくとも２種類のバーストクロック信号のそれぞれのバースト期間における周波数は、それらの公倍数の周波数が受信装置の受信帯域に含まれないように設定されていることを特徴とする。
【００２５】
また、請求項１１の発明は、
請求項８の受信装置であって、
上記少なくとも２種類のバーストクロック信号のそれぞれのバースト期間における周波数は、それらの公倍数の周波数で、かつ、その周波数の高調波の電力が所定以上である周波数が受信装置の受信帯域に含まれないように設定されていることを特徴とする。
【００２６】
これらにより、前記のようにバースト期間およびブランク期間を通じた平均の周波数を異ならせることなく高調波の周波数を制御することができるので、データ処理量を保ちつつ、受信信号に対する高調波の影響を回避することができる。特に、選択可能な各バーストクロック信号のバースト期間における周波数を上記のように設定することにより、何れの周波数の送信信号を受信する場合でも、何れかのバーストクロック信号を選択することによって、高調波の影響が回避されるようにすることができる。
【００２７】
また、請求項１２の発明は、
請求項４のクロック信号発生回路と、
受信信号を復調する復調回路と、
上記第１のバーストクロック信号に同期して、上記復調回路から出力される復調データを一旦保持し、上記第２のバーストクロック信号に同期して、保持した復調データを出力するバッファと、
上記復調回路から出力される復調データ、および上記バッファから出力される復調データの何れか一方を選択的に出力するデータ選択回路と、
を備え、
上記復調回路は、上記第１のバーストクロック信号に応じて復調処理を行い、
上記データ選択回路は、上記クロック信号選択回路によって選択される第１または第２のバーストクロック信号に対応した復調データを選択的に出力するように構成されていることを特徴とする。
【００２８】
これにより、前記のように受信信号へのバーストクロック信号の高調波の影響を抑えるとともに、バーストクロック信号に同期した復調データを出力することができる。
【００２９】
また、請求項１３の発明は、
請求項４のクロック信号発生回路と、
受信信号を復調する復調回路と、
上記第１のバーストクロック信号に同期して、受信信号に基づいた上記復調回路に入力される復調前データを一旦保持し、上記第２のバーストクロック信号に同期して、保持した復調前データを出力して上記復調回路に入力するバッファと、
上記バッファに入力される復調前データ、および上記バッファから出力される復調前データの何れか一方を選択的に出力するデータ選択回路と、
を備え、
上記データ選択回路は、上記クロック信号選択回路によって選択される第１または第２のバーストクロック信号に対応した復調前データを選択的に出力し、
上記復調回路は、上記クロック信号選択回路によって選択された第１または第２のバーストクロック信号、および上記データ選択回路によって選択された復調前データに基づいて、復調処理を行うように構成されていることを特徴とする。
【００３０】
これにより、やはり、受信信号へのバーストクロック信号の高調波の影響を抑えるとともに、そのようなバーストクロック信号によって復調が行われるようにすることにより、例えば比較的回路規模の大きな復調回路の動作に伴って電源電圧やグラウンドレベルの変動が生じるような場合でも、その変動は上記バーストクロック信号の高調波に対応したものとなるため、その変動による受信信号への影響も容易に回避することができる。
【００３１】
また、請求項１４の発明は、
請求項１２および請求項１３のうちの何れか１項の受信装置であって、
上記クロック信号選択回路は、上記第１および第２のバーストクロック信号のうち、バースト期間における周波数の整数倍が受信信号の周波数に一致しないバーストクロック信号、またはバースト期間における周波数の整数倍が受信信号の周波数に一致し、かつ、その周波数の高調波の電力が所定以下であるバーストクロック信号を選択するように構成されていることを特徴とする。
【００３２】
これにより、請求項８〜１１の発明について説明したように、バースト期間およびブランク期間を通じた平均の周波数を異ならせることなく高調波の周波数を制御することができるので、データ処理量を保ちつつ、受信信号に対する高調波の影響を回避することができる。特に、選択可能な各バーストクロック信号のバースト期間における周波数を上記のように設定することにより、何れの周波数の送信信号を受信する場合でも、何れかのバーストクロック信号を選択することによって、高調波の影響が回避されるようにすることができる。
【００３３】
また、請求項１５の発明は、
請求項１２および請求項１３のうちの何れか１項の受信装置であって、
上記第２のバーストクロック信号出力回路は、
上記第１のバーストクロック信号のバースト期間に含まれるクロックパルスの数と、上記第２のバーストクロック信号のバースト期間に含まれるクロックパルスの数とに基づいて、上記第２のバーストクロック信号における上記バースト期間とブランク期間とを制御することにより、バースト期間およびブランク期間を通じた平均の周波数を互いに等しくするように構成されていることを特徴とする。
【００３４】
これにより、クロックパルスの数をカウントアップしたりカウントダウンしたりするカウンタなどを用いて、上記のようにブランク期間を通じた平均の周波数が第１のバーストクロック信号に等しい第２のバーストクロック信号を生成することが容易にできる。
【００３５】
また、請求項１６の発明は、
送信された信号を受信して、受信信号に基づいて復調された復調データ、および信号レベルが変化するバースト期間と信号レベルが変化しないブランク期間とを有するバーストクロック信号を出力する受信方法であって、
受信信号に基づいて第１のバーストクロック信号を生成し、
受信信号の周波数に応じて、上記第１のバーストクロック信号、または上記第１のバーストクロック信号に対して、バースト期間における周波数が互いに異なり、かつ、バースト期間およびブランク期間を通じた平均の周波数が等しい第２のバーストクロック信号を選択的に出力するとともに、
上記第１のバーストクロック信号に基づいて復調された復調データを上記選択的に出力される第１または第２のバーストクロック信号に同期させて出力することを特徴とする。
【００３６】
また、請求項１７の発明は、
送信された信号を受信して、受信信号に基づいて復調された復調データ、および信号レベルが変化するバースト期間と信号レベルが変化しないブランク期間とを有するバーストクロック信号を出力する受信方法であって、
受信信号に基づいて第１のバーストクロック信号を生成し、
受信信号の周波数に応じて、上記第１のバーストクロック信号、または上記第１のバーストクロック信号に対して、バースト期間における周波数が互いに異なり、かつ、バースト期間およびブランク期間を通じた平均の周波数が等しい第２のバーストクロック信号を選択的に出力するとともに、
上記選択的に出力されるバーストクロック信号に基づいて復調された復調データを出力することを特徴とする。
【００３７】
また、請求項１８の発明は、
請求項１６および請求項１７のうちの何れか１項の受信方法であって、
上記選択的に出力されるバーストクロック信号が、バースト期間における周波数の整数倍が受信信号の周波数に一致しないバーストクロック信号、またはバースト期間における周波数の整数倍が受信信号の周波数に一致し、かつ、その周波数の高調波の電力が所定以下であるバーストクロック信号であることを特徴とする。
【００３８】
これらにより、前記受信装置について説明したのと同様に、バーストクロック信号を用いるデータ処理の処理量を保ちつつ、受信信号に対する高調波の影響を回避することができる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態として、ディジタル放送を受信する受信装置の例について、図面を参照しながら説明する。
【００４０】
（実施の形態１）
まず、本発明によってクロック信号による受信妨害が回避されるメカニズムについて、簡単に説明する。本実施の形態の受信装置からは、復調データに同期したタイミングを示すタイミングクロック信号として、図５に示すように、受信チャネルに応じたタイミングクロック信号Ａ・Ｂの２種類の信号のうちの何れか一方が選択的に出力される。上記タイミングクロック信号Ａ・Ｂは、信号レベルが変化する期間すなわちクロックが含まれる期間（バースト期間）と含まれない期間（ブランク期間）とが所定の周期Ｔｄごとに繰り返されるバーストクロック信号であり、バースト期間におけるクロックの周波数は、それぞれ５０ＭＨｚまたは４０ＭＨｚになっている。また、両者における周期Ｔｄを通じた平均の周波数（周期Ｔｄの間に含まれるクロック数）は等しくなるように設定されている。そこで、例えば図７、８に示すように、２１チャネルの放送を受信する場合には、タイミングクロック信号Ａ（５０ＭＨｚ）が出力される一方、２６チャネルの放送を受信する場合には、タイミングクロック信号Ｂ（４０ＭＨｚ）が出力されるようにすることにより、何れの場合にも、バースト期間におけるタイミングクロック信号の高調波は受信信号の周波数と一致しないため、タイミングクロック信号が受信動作に与える影響は回避される。以下、本実施の形態の受信装置について具体的に説明する。
【００４１】
（受信装置の概略構成）
図１は実施の形態１に係る受信装置の要部の構成を示すブロック図である。この受信装置には、同図に示すように、チューナ部１０１と、受信信号処理部１０２とが設けられている。上記チューナ部１０１は、例えばディジタル放送の電波であるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号が入力され、受信チャネルを示すチャネル情報に基づいて、受信する周波数のＲＦ信号を選択し、出力するようになっている。また、受信信号処理部１０２は、例えば１チップの半導体集積回路によって構成され、チューナ部１０１から入力されたＲＦ信号に基づいて、ＲＦ信号に含まれるデータを復調し、復調データを所定のタイミングで出力するようになっている。また、上記所定のタイミングを示すタイミングクロック信号、すなわち、この受信信号処理部１０２から出力された復調データを図示しない各部が処理するための基準となるクロック信号を出力するようになっている。
【００４２】
上記受信信号処理部１０２は、具体的には、レート変換部１０３と、復調部１０４と、タイミング制御部１０５と、ＰＬＬ回路１０６と、クロック生成部１０７とを備えている。
【００４３】
レート変換部１０３は、例えば後述するようにクロック生成部１０７から入力されるサンプリングクロック信号に基づき、チューナ部１０１から入力されたＲＦ信号をサンプリング（Ａ／Ｄ変換）してディジタル信号に変換し、送信側のクロック信号に合わせるようにサンプリングのレートを変換するようになっている。また、上記レート変換に応じて、タイミングクロック信号におけるクロックが含まれる期間と含まれない期間との区別を示すバースト制御信号を出力するようになっている。
【００４４】
復調部１０４は、レート変換部１０３から出力されたディジタル信号、およびクロック生成部１０７から出力されたタイミングクロック信号Ａに基づいて、受信信号の変調方式に応じた復調処理を行い、復調結果として、例えば１ビットのシリアルデータである復調データＡ（Ｄ［ｉ］：ｉは整数）と、上記タイミングクロック信号Ａとを出力するようになっている。なお、上記タイミングクロック信号Ａは、クロック生成部１０７から入力されるタイミングクロック信号Ａに対して種々の処理が施されたものでもよいが、ここでは簡単のために、同じものがそのまま、復調データに同期したタイミングを示すクロックとして出力されるとして説明する。
【００４５】
タイミング制御部１０５は、チャネル情報（すなわち受信信号の周波数）に応じて、復調部１０４から入力されるタイミングクロック信号Ａと、復調データとをそのまま出力するか、または後述するようにタイミングが調整されたタイミングクロック信号Ｂと、一旦バッファに保持されて上記タイミングクロック信号Ｂに同期した復調データＢとを出力するようになっている。
【００４６】
ＰＬＬ回路１０６は、外部から入力される所定の周波数のクロック信号を逓倍して、例えば１００ＭＨｚの基準クロック信号を出力するようになっている。
【００４７】
クロック生成部１０７は、上記レート変換部１０３、復調部１０４、およびタイミング制御部１０５をそれぞれ動作させるためのクロック信号を出力するようになっている。このクロック生成部１０７の具体的な構成、および上記各部に対して出力されるそれぞれのクロック信号については、後述する。
【００４８】
（タイミング制御部１０５の構成）
上記受信信号処理部１０２のタイミング制御部１０５は、より詳しくは、例えば、図２に示すように、周波数変換部２０１と、クロック数カウンタ２０２・２０３と、比較器２０４と、バースト制御部２０５と、バッファ２０６と、選択器２０７・２０８とが設けられて構成されている。
【００４９】
上記周波数変換部２０１は、１００ＭＨｚの基準クロック信号に基づいて４０ＭＨｚ（サンプリングクロック信号の１．２５倍の周期）のクロック信号を生成するようになっている。
【００５０】
クロック数カウンタ２０２は、バースト制御部２０５から出力されるタイミングクロック信号Ｂのクロック数（バースト期間におけるクロックパルス数））をカウントするようになっている。
【００５１】
一方、クロック数カウンタ２０３は、復調部１０４から入力されるタイミングクロック信号Ａのクロック数をカウントするようになっている。
【００５２】
比較器２０４は、クロック数カウンタ２０２・２０３によるカウント数を比較するようになっている。なお、厳密には、クロック数カウンタ２０２・２０３のカウントし得る値は有限なので、カウント値が０に戻ったときには、例えばキャリー信号に基づいて、適切な比較が行われるようになっている。
【００５３】
バースト制御部２０５は、比較器２０４の出力に基づいて、クロック数カウンタ２０３のカウント値（ａ）がクロック数カウンタ２０２のカウント値（ｂ）よりも大きい場合にだけ、周波数変換部２０１から出力されるクロック信号をタイミングクロック信号Ｂとして出力するようになっている。すなわち、クロック数カウンタ２０３の値（ａ）は、タイミングクロック信号Ａがバースト期間の際にはクロック数カウンタ２０２の値（ｂ）よりも速いタイミングで増加し、ブランク期間になった時点で増加しなくなるので、その後、クロック数カウンタ２０２の値（ｂ）が上記クロック数カウンタ２０３の値（ａ）に等しくなった時点で、タイミングクロック信号Ｂもバースト期間になるようになっている。
【００５４】
バッファ２０６は、復調部１０４から出力される復調データＡをタイミングクロック信号Ａに基づいたタイミングで保持し、タイミングクロック信号Ｂに基づいたタイミングで出力するようになっている。
【００５５】
選択器２０７は、チャネル情報に応じて、復調部１０４、またはバッファ２０６から出力される復調データを選択的に出力するようになっている。
【００５６】
また、選択器２０８は、チャネル情報に応じて、復調部１０４、またはバースト制御部２０５から出力されるタイミングクロック信号Ａ・Ｂを選択的に出力するようになっている。
【００５７】
なお、上記のようにクロック数カウンタ２０２・２０３および比較器２０４を用いるのに代えて、例えばタイミングクロック信号Ａに基づいてカウントアップする一方タイミングクロック信号Ｂに基づいてカウントダウンするアップダウンカウンタを用い、カウント値が“０”よりも大きい場合に、周波数変換部２０１から出力されるクロック信号を出力させるなどしてもよい。また、タイミングクロック信号Ａに直接基づかず、バッファ２０６の蓄積量が所定量以上の場合に、周波数変換部２０１から出力されるクロック信号を出力させる一方、所定量以下の場合に停止させるなどしてもよい。
【００５８】
（タイミング制御部１０５の周波数変換部２０１の構成）
上記タイミング制御部１０５の周波数変換部２０１は、具体的には、例えば図３に示すように、カウンタ３０１と、比較器３０２〜３０４と、Ｄフリップフロップ３０５〜３０７・３１０と、論理反転回路３０８・３０９と、論理和回路３１１とを備えて構成されている。
【００５９】
カウンタ３０１は、３ビットの値を保持するＤフリップフロップ３０１ａと、Ｄフリップフロップ３０１ａから出力された値に１を加算するインクリメンタ３０１ｂと、インクリメンタ３０１ｂから出力された値、またはＤフリップフロップ３０１ａをリセットするための値“０”を出力する論理積回路３０１ｃを備え、基準クロック信号をカウントして、値“０”〜“４”を順次繰り返し出力するようになっている。
【００６０】
比較器３０２〜３０４は、それぞれ、カウンタ３０１から出力される値と、値“４”、“０”、または“２”とを比較して、一致した場合にＨ（Ｈｉｇｈ）レベルの信号を出力するようになっている。
【００６１】
Ｄフリップフロップ３０５〜３０７は、それぞれ、比較器３０２〜３０４からの出力を基準クロック信号の立ち上がりタイミングに同期して保持するようになっている。
【００６２】
上記Ｄフリップフロップ３０５の出力は、論理反転回路３０８によって反転され、論理積回路３０１ｃに入力されるようになっている。すなわち、カウンタ３０１（論理積回路３０１ｃ）から値“４”が出力されるごとに、基準クロック信号における次の立ち上がりタイミングで論理積回路３０１ｃに値“０”を出力させるようになっている。
【００６３】
一方、Ｄフリップフロップ３０６・３０７の出力は、それぞれ、直接、またはＤフリップフロップ３１０を介して論理和回路３１１に入力されるようになっている。
【００６４】
Ｄフリップフロップ３１０は、Ｄフリップフロップ３０７の出力を、基準クロック信号が論理反転回路３０９により反転された信号に応じて、すなわち基準クロック信号の立ち下がりタイミングに同期して保持するようになっている。
【００６５】
また、論理和回路３１１は、上記Ｄフリップフロップ３０６およびＤフリップフロップ３１０の出力の論理和を出力するようになっている。
【００６６】
（クロック生成部１０７の構成）
また受信信号処理部１０２のクロック生成部１０７（図１）は、例えば図４に示すように、分周器１０７ａと、タイミングクロック生成部１０７ｂとを備えている。分周器１０７ａは、ＰＬＬ回路１０６によって逓倍された基準クロック信号を２分周してサンプリングクロック信号として出力するようになっている。
【００６７】
また、タイミングクロック生成部１０７ｂは、レート変換部１０３によりサンプリングレートの変換に応じて生成されるバースト制御信号に基づいて、バースト期間とブランク期間とを有するクロック信号、すなわちバースト期間にだけ、上記２分周されたサンプリングクロック信号が出力されるタイミングクロック信号Ａを出力するようになっている。このタイミングクロック信号Ａに基づいて、復調部１０４ではサンプリングレート変換後のデータに対する復調処理が行われる。
【００６８】
クロック生成部１０７は、さらに、ＰＬＬ回路１０６から入力される基準クロック信号をそのままタイミング制御部１０５に出力するようになっている。
【００６９】
（受信装置の動作）
上記のように構成された受信装置の動作を説明する。図５は受信装置の各部のタイミングを示すタイミングチャートである。
【００７０】
ＰＬＬ回路１０６に所定の周波数のクロック信号が入力されると、ＰＬＬ回路１０６はそのクロック信号を逓倍して、例えば１００Ｍｚの基準クロック信号を出力する。クロック生成部１０７の分周器１０７ａは、上記基準クロック信号を２分周して、５０ＭＨｚのサンプリングクロック信号を出力する。
【００７１】
レート変換部１０３は、上記サンプリングクロック信号に基づいて、チューナ部１０１から入力されたＲＦ信号をサンプリングし、さらにサンプリングのレートを変換して、ディジタルデータを復調部１０４に出力する。また、上記レート変換に応じて、サンプリングクロック信号に同期したタイミングでＨ（ｈｉｇｈ）レベルまたはＬ（Ｌｏｗ）レベルに変化するバースト制御信号をクロック生成部１０７に出力する。
【００７２】
クロック生成部１０７のタイミングクロック生成部１０７ｂは、上記バースト制御信号に応じて、バースト期間とブランク期間とを有するタイミングクロック信号Ａを出力する。すなわち、バースト制御信号がＬレベルになると、分周器１０７ａから出力される５０ＭＨｚのサンプリングクロック信号が出力される一方（バースト期間）、バースト制御信号がＨレベルになると、タイミングクロック生成部１０７ｂの出力はＬレベルに維持される（ブランク期間）。なお、特に限定されるものではないが、図５では、クロック生成部１０７における回路遅延等を考慮して、バースト制御信号のレベルが変化してから、バースト期間またはブランク期間になるまでの間にサンプリングクロック信号の１クロック分の遅延が生じる例を示している。
【００７３】
復調部１０４は、上記タイミングクロック信号Ａに基づいて、レート変換部１０３から出力されるディジタルデータに対して復調処理を行い、復調データＡと、上記タイミングクロック信号Ａとを出力する。
【００７４】
タイミング制御部１０５は、受信チャネルを示すチャネル情報に応じた選択器２０７・２０８（図２）の選択により、上記タイミングクロック信号Ａおよび復調データＡ、またはバースト制御部２０５およびバッファ２０６から出力されるタイミングクロック信号Ｂおよび復調データＢを出力する。上記タイミングクロック信号Ｂおよび復調データＢは、詳しくは以下のようにして生成される。
【００７５】
まず、周波数変換部２０１は、クロック生成部１０７から入力される１００ＭＨｚの基準クロック信号に基づいて、４０ＭＨｚの周波数変換クロックを出力する。より詳しくは、カウンタ３０１（図３）は、図６に示すように、基準クロック信号の立ち上がりエッジごとにカウントアップされる値“０”〜“４”を繰り返し出力する。すなわち、インクリメンタ３０１ｂはＤフリップフロップ３０１ａから出力される値をインクリメントし、そのインクリメントされた値が基準クロック信号の立ち上がりエッジごとに、論理積回路３０１ｃを介してＤフリップフロップ３０１ａに保持される。また、論理積回路３０１ｃから出力される値が“４”になるごとに、比較器３０２の出力がＨレベルになり、次の基準クロック信号の立ち上がりエッジで、Ｄフリップフロップ３０５の出力がＨレベル、論理反転回路３０８から上記論理積回路３０１ｃに入力される信号がＬレベルになって、論理積回路３０１ｃから出力される値が“０”になり（リセットされる）、さらに次の基準クロック信号の立ち上がりエッジで上記値“０”がＤフリップフロップ３０１ａに保持される。
【００７６】
上記カウンタ３０１の論理積回路３０１ｃの出力は、また、比較器３０３および比較器３０４にも入力され、比較器３０３は、その値が“０”になるごとにＨレベルになり、次の基準クロック信号の立ち上がりエッジでＤフリップフロップ３０６の出力がＨレベルになる。また、比較器３０４は、上記カウンタ３０１の出力が“２”になるごとにＨレベルになり、次の基準クロック信号の立ち上がりエッジでＤフリップフロップ３０７の出力がＨレベルになり、さらに次の基準クロック信号の立ち下がりエッジ（論理反転回路３０９の出力の立ち上がりエッジ）で、Ｄフリップフロップ３１０の出力がＨレベルになる。つまり、Ｄフリップフロップ３０６の出力は基準クロック信号の５クロックごとにＨレベルになり、Ｄフリップフロップ３１０の出力は上記よりも２．５クロックだけ遅れたタイミングでＨレベルになる。そこで、論理和回路３１１からは、前記５０ＭＨｚのサンプリングクロック信号が５回Ｈレベルになる間に、４回だけＨレベルになる４０ＭＨｚ（周期が１．２５倍）の周波数変換クロック信号が出力される。
【００７７】
上記周波数変換クロック信号は、バースト制御部２０５（図２）に入力され、クロック数カウンタ２０２・２０３の出力を比較する比較器２０４の出力に応じてタイミングクロック信号Ｂが生成される。具体的には、例えばクロック数カウンタ２０２・２０３の初期値が等しかったとすると、クロック数カウンタ２０３にタイミングクロック信号Ａがバースト期間になってクロックパルスが入力された際に、クロック数カウンタ２０３の出力がインクリメントされ、ａ＞ｂとなるので、比較器２０４の出力がＨレベルになって、バースト制御部２０５は上記周波数変換部２０１から出力された周波数変換クロック信号をそのままタイミングクロック信号Ｂとして出力する（タイミングクロック信号Ｂもバースト期間になる）。そこで、クロック数カウンタ２０２の出力もインクリメントされるが、タイミングクロック信号Ａの方が周波数が高いので、上記ａ＞ｂの状態は継続される。その後、タイミングクロック信号Ａがブランク期間になると、クロック数カウンタ２０３の出力は変化しなくなるが、クロック数カウンタ２０２の出力のインクリメントは続き、やがて、ａ＝ｂとなると、比較器２０４の出力がＬレベルになり、バースト制御部２０５の出力はＬレベルに維持されて、タイミングクロック信号Ｂもブランク期間になる。
【００７８】
また、バッファ２０６には、タイミングクロック信号Ａに基づいたタイミングで、復調部１０４から出力された復調データＡが順次保持され、タイミングクロック信号Ｂに基づいたタイミングで、復調データＢとしてバッファ２０６から出力される。
【００７９】
上記のようなタイミングクロック信号Ａ・Ｂは、前記のように、バースト期間におけるクロックの周波数が、それぞれ５０ＭＨｚ、または４０ＭＨｚ（タイミングクロック信号Ａのクロック周期をＴとすると、タイミングクロック信号Ｂのクロック周期はＴ×１．２５）である。一方、バースト期間における両者のクロック数（立ち上がり、または立ち下がりの回数）は、上記のようにクロック数カウンタ２０２・２０３のカウント数に基づく制御によって等しくなっている。すなわち、図５の例では、例えば４つのデーＤ［ｉ］〜Ｄ［ｉ＋３］に対応したバースト期間におけるクロック数は４つとなっているので、バースト期間とブランク期間との合計の期間Ｔｄを通じた平均の周波数は互いに等しい（１／Ｔｄ）×４になる。それゆえ、選択器２０７・２０８によって、タイミング信号Ａと復調データＡと、またはタイミング信号Ｂと復調データＢとの何れが選択された場合でも、受信装置から出力される復調データの平均的なデータ処理量は同じに保たれる。
【００８０】
ここで、上記タイミングクロック信号Ａ・Ｂのスペクトルにおいては、バースト期間のクロック周波数ｆと、その高調波の周波数ｆ×ｎ（ｎはｎ≧２なる整数）に電力が集中する。そこで、例えば日本の地上波テレビジョン放送におけるＵＨＦ帯の２１チャネルまたは２７チャネルの放送を受信する場合、冒頭で説明したように、２１チャネルの放送を受信する場合にタイミングクロック信号Ａ（５０ＭＨｚ）が出力されるようにする一方、２６チャネルの放送を受信する場合にタイミングクロック信号Ｂ（４０ＭＨｚ）が出力されるようにすることにより、図７、８に示すように、何れの場合にも、バースト期間におけるタイミングクロック信号の高調波は受信信号の周波数と一致せず、タイミングクロック信号が受信動作に与える影響は回避される。
【００８１】
具体的には、２１チャネルの周波数帯域は５１８ＭＨｚ〜５２４ＭＨｚであり、その近傍における、５０ＭＨｚのクロック周波数に対する高調波の周波数は１０次のｆ×１０＝５００ＭＨｚと１１次のｆ×１１＝５５０ＭＨｚで、何れも受信信号の帯域には重ならないので、受信信号には影響を与えない。
【００８２】
また、２６チャネルの周波数帯域は５４８ＭＨｚ〜５５４ＭＨｚであり、その近傍における、４０ＭＨｚのクロック周波数に対する高調波の周波数は１３次のｆ×１０＝５２０ＭＨｚと１４次のｆ×１４＝５６０ＭＨｚで、やはり何れも受信信号の帯域には重ならないので、受信信号には影響を与えない。
【００８３】
ここで、もし、上記とは逆のタイミングクロック信号が用いられたとすると、５１８ＭＨｚ〜５２４ＭＨｚの受信帯域に４０ＭＨｚの１３次高調波の周波数５２０ＭＨｚが重なり、または５４８ＭＨｚ〜５５４ＭＨｚの受信帯域に５０ＭＨｚの１１次の高調波の周波数５５０ＭＨｚが重なるので、受信信号への干渉による受信妨害が生じることになるが、上記のようにチャネル情報に応じたタイミングクロック信号（およびそれに同期した復調データ）に選択的に切り替えられることにより、高調波による受信信号への妨害を回避することができる。
【００８４】
また、上記のようにバースト期間のクロック周波数が異なるが、クロックを出力しない期間が制御されて平均の周波数が等しい２種類の信号を用いることにより、これらのタイミングクロック信号を用いて行われる処理の処理能力は等しく保たれる。さらに、上記のような２種類のタイミングクロック信号（およびこれに同期した復調データ）をあらかじめ周波数が一定の基準クロック信号に基づき生成しておいて切り替えることにより、受信信号処理部１０２に入力されるクロック信号の周波数やＰＬＬ回路１０６の逓倍率などを変化させる必要がないので、安定した発振状態を保つことができる。それゆえ、受信チャネルを切り替えた場合でも、応答時間をほとんど要することなく、あたらなチャネルの受信を行わせることができる。また、上記のような２種類のタイミングクロック信号を基準クロック信号の立ち上がりタイミングや立ち下がりタイミングを用いたディジタル処理によって生成することにより、これらのタイミングクロック信号を確実に得ることができるとともに、タイミング調整の容易化や、設計の容易化（ばらつきを考慮した設計マージンの低減等）なども図ることができる。
【００８５】
（実施の形態２）
図９は実施の形態２に係る受信装置の要部の構成を示すブロック図である。なお、本実施の形態２において、前記実施の形態１と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００８６】
この受信装置の受信信号処理部４０２は、前期実施の形態１の受信装置の受信信号処理部１０２（図１）と比べて、レート変換部１０３と復調部１０４との間に、フリップフロップ４０４とタイミング制御部１０５とが設けられている点が異なる。上記フリップフロップ４０４は、レート変換部１０３から出力されたディジタルデータをクロック生成部１０７から出力されるタイミングクロック信号Ａに基づいて一旦保持するようになっている。
【００８７】
タイミング制御部１０５には、復調データではなく上記フリップフロップ４０４から出力されるディジタルデータが入力されるが、その動作は実施の形態１と同じである。すなわち、チャネル情報に基づいて、上記入力されたデータをそのまま出力するかまたはバッファ２０６に一旦保持した後に出力するか、およびフリップフロップ４０４から入力されたタイミングクロック信号Ａをそのまま出力するかまたは内部で生成されたタイミングクロック信号Ｂを出力するかが切り替わるようになっている。
【００８８】
また、復調部１０４の動作も実施の形態１と同じであるが、その動作タイミングが、タイミング制御部１０５から選択的に出力されるタイミングクロック信号Ａ・Ｂに基づいて制御される。なお、この復調部１０４に入力されるディジタルデータはフリップフロップ４０４を介したものなので、復調部１０４に代えて入力段のフリップフロップが省略された物を用いてもよい。また、さらに、復調部１０４における一部の処理も、タイミング制御部１０５の手前で行わせるようにしてもよい。
【００８９】
上記のように、タイミング制御部１０５を復調部１０４の手前に設け、受信チャネルに応じたタイミングクロック信号Ａ・Ｂによって復調部１０４を動作させることにより、受信チャネルに係わらず固定的な周波数のクロック信号で動作する部分を少なく押さえることができるので、タイミングクロック信号（の高調波）による受信妨害をより一層容易に抑制することができる。さらに、復調部１０４の回路規模が大きいと電源電圧やグラウンドレベルの変動を引き起こしやすくなるが、その影響による受信妨害も、復調部１０４を上記のように選択されたタイミングクロック信号に基づいて動作させることによって、容易に回避することができる。
【００９０】
なお、上記の例においては、５０ＭＨｚまたは４０ＭＨｚの２種類のタイミングクロック信号Ａ・Ｂが選択的に用いられる例を示したが、上記の周波数に限らず、また、３種類以上のタイミングクロック信号が用いられるようにしてもよい。すなわち、各タイミングクロック信号の高調波の周波数が一致するのは、各タイミングクロック信号の周波数の公倍数に等しい周波数となるので、例えば最小公倍数の周波数が受信装置の最高受信周波数よりも高くなるようにするなど、公倍数の周波数が受信装置の受信帯域内に入らないようにすれば、何れかのタイミングクロック信号を選択することによって、何れのチャネルを受信する場合でも必ず高調波の影響を回避することができる。また、一般に次数が高くなるほど高調波の電力は小さくなるので、その点を考慮すれば、上記公倍数の周波数が受信帯域内であっても、少なくとも受信妨害に影響のある次数以上になるようにすればよい。
【００９１】
また、上記のようにタイミングクロック信号の選択を受信チャネル（チャネル情報）に基づいて行うのに限らず、例えばビットエラーレート等の受信品質に関連する情報に基づいて、受信妨害の影響がないように、または許容範囲内（もしくは最小）になるように選択されるようにしてもよい。このような構成は、特に、高調波のスペクトルが理論的な高調波の周波数に集中していない場合などに有効である。
【００９２】
また、上記のように、４０ＭＨｚの周波数変換クロック信号を生成するために１００ＭＨｚの基準クロック信号の立ち上がりタイミングと立ち下がりタイミングとを用いることによって、一般に基準クロック信号の周波数を低く抑えたり回路規模を小さくしたりすることが容易になるが、これに限らず、例えばさらに高速なクロック信号の立ち上がりタイミングまたは立ち下がりタイミングの何れか一方だけを用いるようにしてもよい。また、周波数変換クロック信号におけるＬレベルの期間を調整することによって４０ＭＨｚの周波数変換クロック信号を得るのに限らず、Ｈレベルの期間を調整するようにしてもよいし、Ｈ、Ｌレベルの両方の期間を調整してデューティ比が１：１に保たれるようにしてもよい。
【００９３】
また、受信信号処理部１０２が１チップの半導体集積回路によって構成されるとして説明したが、これに限るものではない。すなわち、上記のように構成される場合には、受信信号処理部１０２から出力されるタイミングクロック信号以外の信号（例えばサンプリングクロック信号等）が受信信号処理部１０２の外部の回路に与える影響を小さく抑えることが容易にできるが、そのような影響は、受信信号処理部１０２が複数の半導体集積回路によって構成される場合でも実装技術などによって小さく抑えることなどもできるので、１チップで構成されるかどうかは本質的な問題ではない。また、ＰＬＬ回路１０６が受信信号処理部１０２の内部に設けられていることも、基準クロック信号の影響を低減する点では有利であるが、これに限るものではない。
【００９４】
【発明の効果】
以上のように本発明によると、クロック信号が含まれるバースト期間と含まれないブランク期間とを有するタイミングクロック信号であって、バースト期間におけるクロック信号の周波数が互いに異なる複数のタイミングクロック信号が、受信周波数に応じて選択的に用いられることにより、上記クロック信号の高調波が受信信号に与える影響を回避することができる。しかも、上記のような複数のタイミングクロック信号が、固定的な周波数のクロック信号に基づいて生成されることにより、受信チャネルを切り替える場合に応答時間が長くかかることもない。
【図面の簡単な説明】
【図１】実施の形態１の受信装置の要部の構成を示すブロック図である。
【図２】同、タイミング制御部１０５の構成を示すブロック図である。
【図３】同、周波数変換部２０１の構成を示すブロック図である。
【図４】同、クロック生成部１０７の構成を示すブロック図である。
【図５】同、タイミング制御部１０５の動作を示すタイミングチャートである。
【図６】同、周波数変換部２０１の動作を示すタイミングチャートである。
【図７】同、タイミングクロック信号Ａの高調波の周波数と受信信号の周波数との関係を示す説明図である。
【図８】同、タイミングクロック信号Ｂの高調波の周波数と受信信号の周波数との関係を示す説明図である。
【図９】実施の形態２の受信装置の要部の構成を示すブロック図である。
【符号の説明】
１０１      チューナ部
１０２      受信信号処理部
１０３      レート変換部
１０４      復調部
１０５      タイミング制御部
１０６      ＰＬＬ回路
１０７      クロック生成部
１０７ａ    分周器
１０７ｂ    タイミングクロック生成部
２０１      周波数変換部
２０２・２０３    クロック数カウンタ
２０４      比較器
２０５      バースト制御部
２０６      バッファ
２０７・２０８    選択器
３０１      カウンタ
３０１ａ    Ｄフリップフロップ
３０１ｂ    インクリメンタ
３０１ｃ    論理積回路
３０２〜３０４    比較器
３０５〜３０７・３１０  Ｄフリップフロップ
３０８・３０９    論理反転回路
３１１      論理和回路
４０２      受信信号処理部
４０４      フリップフロップ
【図１】
2005020414.tif 000003
【図２】
2005020414.tif 000004
【図３】
2005020414.tif 000005
【図４】
2005020414.tif 000006
【図５】
2005020414.tif 000007
【図６】
2005020414.tif 000008
【図７】
2005020414.tif 000009
【図８】
2005020414.tif 000010
【図９】
2005020414.tif 000011