(57)【要約】【課題】電源電圧Ｖccを無駄なく利用して制御能力を向上させるために、制御電圧をＰＷＭ化したうえで、検出信号に誘発されるスイッチングノイズによる悪影響を解消する。【解決手段】制御演算回路６３及び制御出力回路６４にパルス幅変調手段を導入するとともに、印加信号発生回路６５で三角波信号ｆ０を発生し、これを選択回路６６で時分割して変位検出用印加信号ｆ１〜ｆ１２を生成し、それぞれ制御電圧Ｖ１〜Ｖ１２に重畳させる。それらの信号生成に際して、制御電圧Ｖ１〜Ｖ１２のパルス端を変位検出用印加信号ｆ１〜ｆ１２の曲折点に同期させる。これにより、スイッチングノイズの影響を回避するとともに周波数弁別も不要になる態様で制御電圧がＰＷＭ化される。【選択図】        図１
2005140709.tif 000002
【特許請求の範囲】
【請求項１】
ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記制御電圧に重畳させて前記複数電極に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極から前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、三角波状の電圧信号を前記変位検出用印加信号とし且つそれを前記制御電圧に重畳するに際して重畳先を時分割で切り替えるものであり、前記制御回路が、前記制御電圧の生成に際してパルス幅変調を行い且つそのパルス幅変調に際してパルス端を前記変位検出用印加信号の曲折点に同期させるものであることを特徴とする静電浮上型ジャイロ装置。
【請求項２】
ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記静電支持用電極に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極から前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、三角波状の電圧信号を前記変位検出用印加信号とし且つそれを前記静電支持用電極に印加するに際して印加先を時分割で切り替えるものであり、前記制御回路が、前記制御電圧の生成に際してパルス幅変調を行い且つそのパルス幅変調に際してパルスを前記変位検出用印加信号の印加時期から外すとともにパルス端を前記変位検出用印加信号の曲折点に同期させるものであることを特徴とする静電浮上型ジャイロ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ジャイロ機構部と電子回路とを備えた静電浮上型ジャイロ装置に関する。
ジャイロ機構部は、ジャイロロータとジャイロケースとを含み、ジャイロロータをジャイロケース内で静電支持力によって浮動的に支持する。ジャイロロータは、適正動作のため、真空中に置かれる。
電子回路部は、ジャイロ機構部に接続され、ジャイロロータとジャイロケースとの相対変位を検出して、ジャイロロータの姿勢制御と回転駆動を行う。
詳しくは、その変位検出を行う信号検出回路と、姿勢制御や回転駆動のための制御電圧を生成する制御回路における制御電圧出力方式とに関する。
【背景技術】
【０００２】
［前提の技術］
小形化に適した静電浮上型ジャイロは、船舶や航空機ばかりか自動車等の移動体にも使用されており、慣性空間に対する加速度等を検出するために、慣性を具有した機械部品からなるジャイロ機構部と、静電支持力の制御や相対変位の検出等を担う電子回路部とを備えている。
図８は、そのような静電浮上型ジャイロにおけるジャイロ機構部を２つ示している。同図（ａ）〜（ｃ）は、円板形ロータ型の公知例であり（例えば特許文献１参照）、同図（ｄ）及び（ｅ）は、環状ロータ型の公知例である（例えば特許文献２参照）。なお、同図において、（ａ）及び（ｄ）は縦断正面図であり、（ｂ）と（ｃ）と（ｅ）は内蔵部品の展開斜視図である。
【０００３】
本発明の実施や説明の前提となる部分について掻い摘んで再掲すると、何れのジャイロ機構部でも、ジャイロロータ１０が静電浮上可能かつ回転可能な状態でジャイロケース２０に内蔵されている。ジャイロケース２０は、ガラス等の絶縁物からなる上側底部材２１と下側底部材２２とスペーサ２３とを組み合わせて構成され、内部に円板状の又は環状の真空空間が形成されている。ジャイロロータ１０は、シリコン等の導電体からなり、１本のスピン軸周りに安定して回転するよう、円板状に又は環状に形成されている。ジャイロケース２０からジャイロロータ１０に静電支持力や回転駆動力を作用させるために、両者の表面には、金属膜パターン等からなる多数の電極が形成されている。ジャイロロータ１０の電極とジャイロケース２０の電極は、それぞれの役割に応じて、対峙距離やピッチなど所定の対応関係を満たすよう配置されている。
【０００４】
電子回路に接続されるジャイロケース２０の電極（複数電極）について詳述すると、ジャイロロータ１０を中間に挟んで対向配置された複数対に分けられる。特に静電支持用電極については、それぞれの対において更に隣接配置された群・対に分けられる。具体的には、隣接電極３１ａ，３１ｂと隣接電極４１ａ，４１ｂとが対向対をなし、隣接電極３２ａ，３２ｂと隣接電極４２ａ，４２ｂとが対向対をなし、隣接電極３３ａ，３３ｂと隣接電極４３ａ，４３ｂとが対向対をなし、隣接電極３４ａ，３４ｂと隣接電極４４ａ，４４ｂとが対向対をなしている。なお、環状ロータ型の場合は、静電支持用電極の対が多くて、隣接電極３５ａ，３５ｂと隣接電極４５ａ，４５ｂも対向対をなし、隣接電極３６ａ，３６ｂと隣接電極４６ａ，４６ｂも対向対をなしている。
【０００５】
また、複数電極のうち回転駆動用電極については、上側底部材２１の下面で円状に列なるロータ駆動用電極３７と、下側底部材２２の上面で円状に列なるロータ駆動用電極４７とが対向対をなしている。
変位検出用電極も、変位検出用電極３８と変位検出用電極４８とが対向対をなしている。
なお、図示に際して、上側底部材２１に設けられた電極には３０番台の符号を付し、下側底部材２２に設けられた電極には４０番台の符号を付している。また、他の図示や説明に際して、隣接し合う電極３１ａ，３１ｂを区別しないで何れかを呼ぶとき又はそれらを纏めて呼ぶときには末尾のアルファベットを省いて電極３１と言う。他の電極３２等についても同様である。
【０００６】
さらに、役割分担が比較的単純で明瞭な環状ロータ型のジャイロ機構部について（図８（ｄ），（ｅ）参照）、静電支持用電極３１〜３６，４１〜４６の具体的な役割を説明する。空間で直交する３軸をそれぞれＸ軸，Ｙ軸，Ｚ軸とし、図８（ｄ）では、紙面の左右方向にＸ軸を置き、紙面を貫く向きにＹ軸を置き、紙面の上下方向にＺ軸を置き、Ｘ軸周りの回転をφとし、Ｙ軸周りの回転をθとする。そうすると、電極３１は、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものとなっている。対向対をなす電極４１も、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものであるが、電極３１とは逆向きの特性を示すものとなっている。電極対３２，４２はＹ方向に関して同様の機能を発揮し、電極対３３，４３はＺ＋φ方向に関して同様の機能を発揮し、電極対３４，４４はＺ＋θ方向に関して同様の機能を発揮し、電極対３５，４５はＺ−φ方向に関して同様機能を発揮し、電極対３６，４６はＺ−θ方向に関して同様の機能を発揮するものとなっている。
【０００７】
［従来の技術］
図９（ａ）は、このようなジャイロケース２０の複数電極３１〜４８に接続されてジャイロ機構部と共に静電浮上型ジャイロを構成する電子回路を図示している。ここでも、明瞭化のため、環状ロータ型ジャイロの電子回路部を具体例に採って、本発明の実施例との対比に役立つ部分を掻い摘んで再掲する。
この電子回路は、静電支持用電極３１〜３６，４１〜４６と共に拘束制御系を構成する制御演算回路５３（制御回路）と、ロータ駆動用電極３７，４７と共にロータ駆動系を構成するロータ制御回路５２（制御回路）と、変位検出用電極３８，４８と共に変位検出系を構成する信号検出回路とを具えている。なお、図示に際し、制御演算回路５３については制御出力回路５４を明記したが、ロータ制御回路５２については省略している。
【０００８】
制御演算回路５３は、ジャイロロータ１０とジャイロケース２０とのＺ軸周り以外の相対変位すなわちＸ方向変位ΔＸとＹ方向変位ΔＹとＺ方向変位ΔＺとφ方向変位Δφとθ方向変位Δθとから、公知の演算を行って、姿勢制御用の制御電圧Ｖ１，Ｖ１２等を生成し、それぞれを複数の電極３１〜４８のうちの静電支持用電極３１〜３６，４１〜４６に印加する等のことで、それらの相対変位をゼロにする姿勢制御を行うものである。なお、これらの相対変位は、静電支持用電極３１〜３６，４１〜４６の容量変化から検出される。また、各制御電圧Ｖ１，Ｖ１２等は、正電圧信号とそれを反転させた負電圧信号とを出力する制御出力回路５４によって、印加前に、所要のレベルまで増幅されるようになっている。
【０００９】
ロータ制御回路５２は、ジャイロロータ１０のＺ軸周りの回転状態から、やはり公知の演算を行って、回転駆動用の制御電圧たとえば三相のパルス状信号を生成し、それらをロータ駆動用電極３７，４７へ循環的に印加する等のことで、ジャイロロータ１０を一定速度で回転させる回転制御を行うようになっている。なお、ジャイロロータ１０の回転状態は、ロータ駆動用電極３７，４７の容量変化から検出される。これらの制御電圧も、制御出力回路５４又は同様の出力回路によって、印加前に、所要のレベルまで増幅されるようになっている。
このような制御電圧が直に印加される静電支持用電極３１〜３６，４１〜４６及びロータ駆動用電極３７，４７とは異なり、複数電極３１〜４８のうちの変位検出用電極３８，４８に対しては、ジャイロロータ１０の運動に影響を及ぼすような制御電圧は印加されない。
【００１０】
信号検出回路は、ジャイロロータ１０とジャイロケース２０との相対変位を検出するために、ジャイロロータ１０の運動に影響しない程度に周波数の高い変位検出用印加信号ｆ１〜ｆ１２を用いるものであり、変位検出用印加信号ｆ１〜ｆ１２を複数電極３１〜４８のうちの一部に印加する印加信号供給回路と、変位検出用印加信号ｆ１〜ｆ１２が変位検出用電極３８，４８を経由した後のところで変位検出用印加信号ｆ１〜ｆ１２に係る信号成分を検出して変位検出用検出信号Ｖｐを生成する電流検出回路５１（検出信号生成回路）とを具えている。
【００１１】
具体的には、印加信号供給回路は、弁別可能に周波数の異なる５つの正弦波信号ｗ１〜ｗ５を公知の関係式に基づいて組み合わせることで変位検出用印加信号ｆ１〜ｆ１２を生成し、それらの変位検出用印加信号ｆ１〜ｆ１２を変位検出用電極３８，４８でなく静電支持用電極３１〜３６，４１〜４６に印加するようになっている。しかも、その際、制御出力回路５４の出力側で制御電圧Ｖ１，Ｖ１２等に変位検出用印加信号ｆ１〜ｆ１２を重畳させることで、印加を行うようにもなっている。
【００１２】
環状ロータ型では静電支持用電極の対向対が６対あるが、そのうち電極対３１，４１について詳述すると（図９（ｂ）参照）、制御電圧Ｖ１は正電圧＋Ｖ１と負電圧−Ｖ１とが対で生成され、正電圧＋Ｖ１は変位検出用印加信号ｆ１の重畳後に静電支持用電極３１ｂに印加され、負電圧−Ｖ１は同じ変位検出用印加信号ｆ１の重畳後に隣接の静電支持用電極３１ａに印加される。また、制御電圧Ｖ１２は正電圧＋Ｖ１２と負電圧−Ｖ１２とが対で生成され、正電圧＋Ｖ１２は変位検出用印加信号ｆ１２の重畳後に静電支持用電極４１ｂに印加され、負電圧−Ｖ１２は同じ変位検出用印加信号ｆ１２の重畳後に隣接の静電支持用電極４１ａに印加されるようになっている。
【００１３】
一方、電流検出回路５１は（図９（ａ）参照）、制御出力回路５４側に接続されるのでなく、複数電極３１〜４８のうちの変位検出用電極３８，４８に接続されている。電流検出回路５１は、信号増幅用のアンプ等を具えているが、その入力ラインが変位検出用電極３８，４８の並列接続点に接続される。また、電流検出回路５１から出力された変位検出用検出信号Ｖｐがロータ制御回路５２や制御演算回路５３の入力回路へ送出されるようにもなっている。
【００１４】
ここで、制御演算回路５３における変位検出用検出信号Ｖｐの入力回路に言及すると（図９（ｃ）参照）、同期検波器とバンドパスフィルタとの縦続接続回路に変位検出用検出信号Ｖｐと正弦波信号ｗ１とを入力して、変位検出用検出信号Ｖｐから正弦波信号ｗ１の成分を抽出する等のことで、例えばＸ方向変位ΔＸを検知するようになっている。他の変位ΔＹ，ΔＺ，Δφ，Δθについても同様である。
そして、このような信号検出回路によって、制御電極３１〜３７，４１〜４７の容量変化に基づいて相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθや回転状態が検出される。また、それを入力した制御演算回路５３及びロータ制御回路５２の姿勢制御および回転駆動によって、ジャイロロータ１０がジャイロケース２０内の中立位置に浮上して回転し続ける。さらに、それらに基づいて、静電浮上型ジャイロに作用した加速度等が、演算され、検知されるのである。
【００１５】
【特許文献１】特許第３００８０７４号公報  （図１、図２、図４、図８）
【特許文献２】特開２００１−２３５３２９号公報  （図１、図２、図３、図６）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このような静電浮上型ジャイロの信号検出回路では（図１０（ａ）参照）、ジャイロロータ１０がＺ軸周りの回転は別として中立位置に静止しているとき静電支持用電極３１，４１に印加される一定のオフセット電圧をＶofとし、姿勢制御のために算出され変化するＸ軸制御電圧成分をＶｘとすると、正電圧Ｖ１ｂのうち制御出力回路５４の出力する主成分（＋Ｖ１）は＋Ｖof＋Ｖｘにされ、負電圧Ｖ１ａの主成分（−Ｖ１）は−Ｖof−Ｖｘにされ、これらには周波数が高くて振幅の小さい変位検出用印加信号ｆ１（図では正弦波）が同相で重畳される。また、正電圧Ｖ１２ｂの主成分（＋Ｖ１２）は＋Ｖof−Ｖｘにされ、負電圧Ｖ１２ａの主成分（−Ｖ１２）は−Ｖof＋Ｖｘにされ、これらにもやはり周波数が高くて振幅の小さい別の変位検出用印加信号ｆ１２（図では正弦波）が同相で重畳される。
【００１７】
このように変位検出用印加信号ｆ１〜ｆ１２を制御電圧Ｖ１，Ｖ１２等に重畳させていることから、両者の電圧の和が制御出力回路５４の電源電圧Ｖccを超えることは出来ないので、変位検出用印加信号ｆ１の振幅電圧Ｖｆと制御電圧Ｖ１の最大電圧Ｖ１ｍとに電源電圧Ｖccを割り振っている（図１０（ｂ）参照）。このため、制御電圧を大きくすると、変位検出用印加信号が小さくなり、変位検出用印加信号を大きくすると、制御電圧が小さくなるので、何れか一方の都合で一方だけ大きくすることはできない。このように変位検出用印加信号を制御電圧に重畳させる方式には、電源電圧のうち制御電圧に有効利用できる範囲が変位検出用印加信号ｆ１の振幅電圧Ｖｆによって制限される、という制約がある。
【００１８】
この制約に関して、例えば静電浮上型ジャイロの小形化が進むと不都合が生じる。具体的には、従来５ｍｍ程度であったジャイロロータ１０の径が１ｍｍ程度まで縮小されると、複数電極３１〜４８の容量が小さくなって、電流検出回路５１の検出対象である入力電流Ｉｐ、これは変位検出用検出信号Ｖｐの元であるが、この検出電流Ｉｐが激減する。このため、変位ΔＸ等を正確に求めるのに必要とされる適正レベルの変位検出用検出信号Ｖｐを得るには、変位検出用印加信号ｆ１の振幅電圧Ｖｆを大きくする必要がある。しかしながら、所定の電源電圧Ｖccの下で振幅電圧Ｖｆを増加させることは制御電圧Ｖ１の最大電圧Ｖ１ｍの減少を伴うため、両者への割り振りのバランスが不所望に崩れてしまう（図１０（ｃ）参照）。他の変位検出用印加信号や制御電圧についても同じである。
【００１９】
また、それとは別の制約もある。上述した従来の静電浮上型ジャイロの電子回路では制御出力回路５４にアナログ回路が用いられており、その典型的な構成では、例えば静電支持用電極３１（即ち隣接電極３１ａ，３１ｂ）に印加する制御電圧Ｖ１（即ち正負の電圧Ｖ１ａ，Ｖ１ｂ）を出力する構成では（図１０（ｄ）参照）、正電源（＋Ｖcc）で動作して正電圧Ｖ１ｂを生成する非反転アンプ（Ａｍｐ，信号増幅器）と、信号レベルを正から負に移すレベルシフタ（レベル変換回路）と、負電源（−Ｖcc）で動作して負電圧Ｖ１ａを生成する反転アンプ（Ａｍｐ、信号増幅器）とが、制御出力回路５４毎に要る。また、いずれのアンプにも、上述したように、オフセット電圧Ｖofを設定するための回路が、付設されている。
【００２０】
そして、コンデンサ構造の静電支持用電極３１に働く静電引力Ｆ（静電支持力）が、静電支持用電極３１に印加された制御電圧Ｖ１に対して、非線形な関係（二次式、二次関数）になっていることから（図１０（ｅ）参照）、制御の安定を図るため、オフセット電圧Ｖofを中心にした所定範囲に即ち近似的に線形関係を満たすとみなせる範囲にＸ軸制御電圧成分Ｖｘを限定しているので、電源電圧Ｖccの全範囲を制御電圧に有効利用することができない。より詳しくは、姿勢制御のために変化するＸ軸制御電圧成分Ｖｘに制御電圧Ｖ１の最大電圧Ｖ１ｍの全範囲を有効利用することができない。他の制御電圧Ｖ１２等についても、アナログの制御出力回路５４にて生成されるものは、同じである。
【００２１】
この制約に対する改善案としてはパルス幅変調（ＰＷＭ）方式の採用が考えられる。例えば（図１０（ｆ）参照）、制御演算回路５３の生成信号をパルス幅変調回路（ＰＷＭ）でパルス幅変調してオンオフ信号（二値信号）にし、それを制御信号として切り替わるスイッチ回路ＳＷｂ（切換回路）にてオン時には正の電源電圧＋Ｖccを選択しオフ時には接地電圧（０Ｖ，基準電圧）を選択して正電圧Ｖ１ｂを生成するとともに、同じオンオフ信号を制御信号として切り替わるもう一つのスイッチ回路ＳＷａ（切換回路）にてオン時には負の電源電圧−Ｖccを選択しオフ時には接地電圧（０Ｖ，基準電圧）を選択して負電圧Ｖ１ａを生成するのである。
【００２２】
これにより、静電支持用電極３１に働く静電引力Ｆと、静電支持用電極３１に印加された制御電圧Ｖ１のパルス幅変調率（％）とが、全範囲で（０〜１００％）線形な関係（比例式、一次関数）になることから（図１０（ｇ）参照）、制御電圧成分の可変範囲（Ｖｘ相当）を限定する必要がなくなるので、電源電圧Ｖccの全範囲を制御電圧Ｖ１に有効利用することができる。他の制御電圧Ｖ１２等についても、制御出力回路をＰＷＭ化（パルス幅変調方式化）することにより、同様の効果が得られる。すなわち、電源電圧Ｖccを無駄なく利用して制御能力を向上させることができる。また、ＰＷＭ化の一般的効果である出力段回路の簡素化およびエネルギー浪費の削減という利点も得ることができる。
【００２３】
しかしながら、このような制御電圧のＰＷＭ化には不所望なスイッチングノイズを誘発するという副作用もあるため、制御電圧Ｖ１〜Ｖ１２等に重畳された変位検出用印加信号ｆ１〜ｆ１２に大きなスイッチングノイズが重畳してしまうのである。そうすると、変位検出用検出信号Ｖｐの波形が乱れて、検出精度が落ち、そのため却って制御性能が低下してしまう。
そこで、電源電圧Ｖccを無駄なく利用して制御能力を向上させるという利点を得るべく、制御電圧のＰＷＭ化を図ったうえで、検出信号に誘発されるスイッチングノイズによる悪影響が解消されるよう、信号検出回路や制御回路の構成に工夫を凝らすことが技術的な課題となる。
【課題を解決するための手段】
【００２４】
本発明の静電浮上型ジャイロ装置は（解決手段１）、このような課題を解決するために創案されたものであり、ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記制御電圧に重畳させて前記複数電極に（具体的には前記複数電極のうち前記静電支持用電極だけに又は前記静電支持用電極および前記回転駆動用電極の双方に）印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極から前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、三角波状の電圧信号を前記変位検出用印加信号とし且つそれを前記制御電圧に重畳するに際して重畳先を時分割するものであり、前記制御回路が、前記制御電圧の生成に際してパルス幅変調を行い且つそのパルス幅変調に際してパルス端を前記変位検出用印加信号の曲折点に同期させるものであることを特徴とする。
【００２５】
また、本発明の静電浮上型ジャイロ装置は（解決手段２）、ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記静電支持用電極に（又は前記静電支持用電極および前記回転駆動用電極の双方に）印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極から前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、三角波状の電圧信号を前記変位検出用印加信号とし且つそれを前記静電支持用電極に（又は前記静電支持用電極および前記回転駆動用電極の双方に）印加するに際して印加先を時分割で切り替えるものであり、前記制御回路が、前記制御電圧の生成に際してパルス幅変調を行い且つそのパルス幅変調に際してパルスを前記変位検出用印加信号の印加時期から外すとともにパルス端を前記変位検出用印加信号の曲折点に同期させるものであることを特徴とする。
【発明の効果】
【００２６】
このような本発明の静電浮上型ジャイロ装置にあっては（解決手段１）、制御回路で生成される制御電圧がパルス幅変調されるようにしたことにより、制御電圧と静電引力との関係が線形化するので、電源電圧を無駄なく利用して制御能力を向上させることができるうえ、出力段回路が簡素化でき、エネルギー浪費も削減することができる。
また、その制御電圧に重畳される変位検出用印加信号として三角波状の電圧信号を用いるとともに、制御電圧のパルス幅変調に際してパルス端を変位検出用印加信号の曲折点に同期させるようにもしたことにより、制御電圧のパルス端が変位検出用印加信号の曲折点に重なるか重なっているとみなせる程度に接近することから、制御電圧のＰＷＭ化によって変位検出用検出信号に誘発されるスイッチングノイズが変位検出用印加信号の曲折点のところに限定される。
【００２７】
変位検出用印加信号の電圧波形が三角波である場合、制御電極を経て変位検出用電極から変位電流で検出される変位検出用検出信号が、矩形波状になり、変位検出用印加信号の曲折点のところでハイ・ロー変化するので、制御電圧のＰＷＭ化に伴うスイッチングノイズは、変位検出用検出信号のハイ・ロー変化するところ即ち元より過渡的な遷移状態であったところに発現が限定される。そのため、それ以外の安定状態のタイミングでサンプリングする等のことで、容易に、遷移状態の利用が回避され、スイッチングノイズの影響が解消される。
【００２８】
さらに、変位検出用印加信号を制御電圧に重畳する際に重畳先が時分割されるようにもしたことにより、これに対応した時分割処理を変位検出用印加信号に行えば周波数弁別が不要になるので、変位検出用印加信号が正弦波と異なり高調波を含むため周波数弁別し難い三角波状であっても、複数の制御電極それぞれの容量を的確に区別して検出することができ、そのため、ジャイロロータとジャイロケースとの相対変位が的確に検出される。
したがって、この発明によれば、スイッチングノイズの影響を回避するとともに周波数弁別も不要になる態様で制御電圧がＰＷＭ化されるので、電源電圧が無駄なく利用できて制御能力が高い静電浮上型ジャイロ装置を実現することができる。
【００２９】
また、本発明の静電浮上型ジャイロ装置にあっては（解決手段２）、上記の解決手段１における制御電圧のＰＷＭ化と変位検出用印加信号の三角波化と両者の同期化とが引き継がれているのに加えて、時分割の手法が、変位検出用印加信号の印加先の切替にとどまらず、制御電圧のパルス印加と変位検出用印加信号の三角波印加との切替にも拡張適用されている。
これにより、制御電圧の印加先と変位検出用印加信号の印加先が従来通り同じ制御電極であっても両信号は有効成分が重畳しなくなるので、何れの信号にも他方の電圧と関わりなく電源電圧の全範囲を割り当てることが可能となる。
【００３０】
そして、重畳時には制御電圧より小さく抑えられがちであった変位検出用印加信号が、相対的にみて大きく改善されることとなる。
したがって、この発明によれば、スイッチングノイズの影響を回避するとともに周波数弁別も不要になり更に制御電圧および検出信号への電源電圧の割振りも不要になる態様で制御電圧がＰＷＭ化されるので、電源電圧が無駄なく利用できて制御能力も検出能力も高い静電浮上型ジャイロ装置を実現することができる。
【発明を実施するための最良の形態】
【００３１】
このような本発明の静電浮上型ジャイロ装置について、これを実施するための具体的な形態を、以下の実施例１〜４により説明する。
図１〜４に示した実施例１は、上述した解決手段１（出願当初の請求項１）を具現化したものであり、図５に示した実施例２は、その変形例である。また、図６に示した実施例３は、上述した解決手段２（出願当初の請求項２）を具現化したものであり、図７に示した実施例４は、その変形例である。
【００３２】
なお、それらの図示に際し、背景技術の欄における前提の技術の欄や，背景技術の欄における従来の技術の欄において言及した構成要素と同様の構成要素には同一の符号を付して示したので、また、背景技術の欄における前提の技術の欄で述べたジャイロ機構部は以下の各実施例でもそのまま利用されるので、重複する再度の説明は割愛し、以下、従来技術との相違点を中心に説明する。
ここでも、明瞭な対比等のため、電子回路部は環状ロータ型ジャイロ対応のものを具体例とする。
【実施例１】
【００３３】
本発明の静電浮上型ジャイロ装置の実施例１について、その具体的な構成を、図面を引用して説明する。図１は、電子回路部の構造を示し、（ａ）が制御回路と信号検出回路を含む全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）が変位検出用印加信号の発生回路、（ｄ）が時分割用クロックを生成する分周回路である。また、図２は、（ａ）が制御出力回路の詳細図、（ｂ）が信号入力回路である。
【００３４】
この静電浮上型ジャイロ装置の電子回路が既述した図９の従来例と相違するのは、信号検出回路において変位検出用印加信号ｆ１〜ｆ１２を供給する印加信号供給回路が印加信号発生回路６５及び選択回路６６で具現化されている点と、制御回路において制御演算回路５３及び制御出力回路５４がＰＷＭ化されて制御演算回路６３及び制御出力回路６４になっている点である（図１（ａ）参照）。
なお、変位検出用印加信号ｆ１が制御電圧Ｖ１に重畳されて静電支持用電極３１に印加され、その検出が変位検出用電極３８，４８から電流検出回路５１で行われるのは、従来通りである（図１（ａ），（ｂ）参照）。他の変位検出用印加信号ｆ２〜ｆ１２もそれぞれ制御電圧Ｖ２〜Ｖ１２に重畳されて静電支持用電極３２〜３６，４１〜４６に印加され、その検出も従来通り変位検出用電極３８，４８から行われる（図１（ａ）参照）。
【００３５】
印加信号発生回路６５は（図１（ｃ）参照）、変位検出用印加信号ｆ１〜ｆ１２の元になる三角波の電圧信号ｆ０を発生するために、一対の定電流回路を逆向きに設け、クロックＣＬＫａで切り替わるスイッチ等にて、電流送出と電流吸入とを交互に繰り返すようになっている。このような定電流回路対とスイッチ回路とによって生成された三角波信号ｆ０は、図示のように適宜なカップリングコンデンサ６１ａを介して選択回路６６に送出される。なお、クロックＣＬＫａの周波数は、例えば数ＭＨｚ〜数十ＭＨｚ程度にされる。これは、周波数がジャイロロータ１０の運動に影響する数十ｋＨｚより遙かに高く、後に詳述する制御電圧のパルス周波数の１ＭＨｚ程度よりも高くなっている。
【００３６】
選択回路６６は（図１（ａ）参照）、入力が一つで出力先が多数の（具体的には１２個の）デマルプレクサやセレクタ等で構成され、三角波信号ｆ０を入力して、その出力先を切り替えるようになっている。その切替は、クロックＣＬＫｄの立ち上がり又は立ち下がりに同期して順番に行われる。具体的には、クロックＣＬＫｄの或る一周期は三角波信号ｆ０を変位検出用印加信号ｆ１として制御電圧Ｖ１に重畳させて静電支持用電極３１に印加し、クロックＣＬＫｄの次の一周期は三角波信号ｆ０を変位検出用印加信号ｆ２として制御電圧Ｖ２に重畳させて静電支持用電極３２に印加し、同様のことを更に変位検出用印加信号ｆ３〜ｆ１２まで行ったら、変位検出用印加信号ｆ１に戻って同様のことを繰り返すようになっている。
【００３７】
クロックＣＬＫｄは（図１（ｄ）参照）、選択回路６６の切替タイミングをクロックＣＬＫａに同期させるために、分周回路６７でクロックＣＬＫａをＬ分周して生成され、選択回路６６に供給されるようになっている。分周値Ｌは、クロックＣＬＫｄの周波数がジャイロロータ１０の運動に影響する数十ｋＨｚより高くなるという要件を満たせば、適宜な正の整数で良い。
【００３８】
また、変位検出用印加信号ｆ１が正負の制御電圧＋Ｖ１，−Ｖ１に同相で重畳されて隣接電極３１ａ，３１ｂに同相で印加されることは従来通りである。他の変位検出用印加信号ｆ２〜ｆ１２も同様である。
このような選択回路６６は、三角波信号ｆ０を制御電圧Ｖ１〜Ｖ１２に重畳するに際して重畳先を時分割で切り替える重畳先切換回路・時分割回路となっている。
【００３９】
更に制御回路について（図２参照）、制御演算回路６３における姿勢制御のための演算内容は制御演算回路５３と同じであるが、制御電圧Ｖ１〜Ｖ１２の生成に際してパルス幅変調を行うために、制御出力回路５４へアナログ信号を送出していた部分が制御出力回路６４へデジタル信号を送出するように改造されている。具体的には（図２（ａ）の破線部分を参照）、公知の演算にて得たデジタル値を、アナログ信号に変換することなく、デジタル演算にてＰＷＭ変調率（パルス幅変調率）に換算して、デジタル値のまま制御出力回路６４へ送出するようになっている。
【００４０】
制御出力回路６４は（図２（ａ）参照）、それぞれ、制御電圧Ｖ１等の生成に際してパルス幅変調を行うために、デジタル回路からなりＰＷＭ変調率を論理信号レベルのパルス幅変調信号Ｓpwm に変換するパルス幅変調回路６４ｂと、スイッチ回路からなり論理信号レベルのパルス幅変調信号Ｓpwm を電圧Ｖccレベルでパルス幅変調信号対Ｖpwm （＋Ｖpwm ，−Ｖpwm ）に変換する出力段回路６４ａとを具えている。Ｄ／Ａ変換回路やアナログのアンプは無い。
パルス幅変調回路６４ｂは、制御電圧Ｖ１〜Ｖ１２のパルス幅変調に際してパルス端を変位検出用印加信号ｆ１〜ｆ１２の曲折点に同期させるために、印加信号発生回路６５と同じくクロックＣＬＫａに同期して動作するようになっている。
【００４１】
詳述すると、パルス幅変調回路６４ｂには、制御演算回路６３から受け取ったＰＷＭ変調率を保持するラッチ６４ｃと、クロックＣＬＫａの立ち上がり又は立ち下がりでカウント値を進めて鋸歯状に変化させるＮ進カウンタ６４ｄと、そのカウント値をＮ進カウンタ６４ｄから受けＰＷＭ変調率をラッチ６４ｃから受けカウント値とＰＷＭ変調率との大小比較を行って二値のパルス幅変調信号Ｓpwm （オンオフ信号）を生成するコンパレータ６４ｅとが設けられている。
【００４２】
コンパレータ６４ｅから出力されるパルス幅変調信号Ｓpwm のパルス端がクロックＣＬＫａの立ち上がり又は立ち下がりに一致するよう、ラッチ６４ｃもＮ進カウンタ６４ｄと同様にクロックＣＬＫａの立ち上がり又は立ち下がりでラッチ動作を行うようになっている。ＰＷＭ変調を１００％利用するときには、ＰＷＭ変調率の最大値がＮ進カウンタ６４ｄのＮに一致するよう、制御演算回路６３で換算が行われる。Ｎの具体値としては、“２”のべきじょうであり６ビットで表される“６４”や，８ビットで表される“２５６”などが、使いやすいが、他の値であっても良い。
【００４３】
出力段回路６４ａには、パルス幅変調信号Ｓpwm を制御信号として切り替わる二入力一出力のスイッチ回路ＳＷａ，ＳＷｂ（切換回路）が設けられている。スイッチ回路ＳＷｂは、パルス幅変調信号Ｓpwm がオン状態の時には正の電源電圧＋Ｖccを選択し、オフ状態の時には接地電圧（０Ｖ，基準電圧）を選択して、パルス幅変調信号＋Ｖpwm を生成するようになっている。パルス幅変調信号＋Ｖpwm は、例えば、制御電圧Ｖ１の正電圧＋Ｖ１に相当するものであり、平滑化すれば波形が正電圧＋Ｖ１に良く近似した略相似形になるが、振幅は０Ｖ〜＋Ｖccの範囲に広がり大きくなっており、変位検出用印加信号ｆ１の重畳後に正電圧Ｖ１ｂとして静電支持用電極３１ｂに印加されるようになっている。
【００４４】
スイッチ回路ＳＷａは、パルス幅変調信号Ｓpwm がオン状態の時には負の電源電圧−Ｖccを選択し、オフ状態の時には接地電圧（０Ｖ，基準電圧）を選択して、パルス幅変調信号＋Ｖpwm に対して反転した波形を持つパルス幅変調信号−Ｖpwm を生成するようになっている。パルス幅変調信号−Ｖpwm は、例えば、制御電圧Ｖ１の負電圧−Ｖ１に相当するものであり、平滑化すれば波形が負電圧−Ｖ１に良く近似した略相似形になるが、振幅は０Ｖ〜−Ｖccの範囲に広がり大きくなっており、変位検出用印加信号ｆ１の重畳後に負電圧Ｖ１ａとして静電支持用電極３１ａに印加されるようになっている。
【００４５】
このようなスイッチ回路ＳＷａ，ＳＷｂは、例えばＭＯＳＦＥＴのスイッチングトランジスタを組み合わせる等のことで容易に具現され、上述したように静電支持用電極３１対応の制御出力回路６４からは互いに逆相の関係にあるパルス幅変調信号＋Ｖpwm ，−Ｖpwm が生成されて正のパルス幅変調信号＋Ｖpwm が静電支持用電極３１ｂに印加され負のパルス幅変調信号−Ｖpwm が隣接の静電支持用電極３１ａに印加されるようになっている。これに対し、変位検出用印加信号ｆ１は隣接電極３１ａ，３１ｂに同相で印加される。他の制御電極３２〜３７，４２〜４７それぞれについても同様である。
【００４６】
制御演算回路６３における信号入力部分も（図２（ｂ）参照）、変位検出用印加信号ｆ１〜ｆ１２の三角波化および時分割印加に対応して、改造されている。すなわち、変位検出用印加信号ｆ１〜ｆ１２が三角波のとき電流検出回路５１の入力電流Ｉｐや変位検出用検出信号Ｖｐが矩形波になるので、変位検出用検出信号ＶｐをＡ／Ｄ変換回路６３ａでデジタル化して図示したＤＳＰ６３ｂ（デジタルシグナルプロセッサ）や図示しないマイクロプロセッサ等のデジタル演算部に取り込み、デジタル処理するようになっている。Ａ／Ｄ変換回路６３ａは、クロックＣＬＫｂのタイミングでサンプリング・標本化して、例えば１２ビットで量子化するようになっている。クロックＣＬＫｂは、上述したクロックＣＬＫａの位相を例えば９０゜ずらしたものであり、クロックＣＬＫａに同期している。なお、スイッチング時の過渡状態を外せば、位相差は９０゜以外でも良く、周波数は逓倍または逓減されていても良い。
【００４７】
ＤＳＰ６３ｂは、変位検出用検出信号Ｖｐのデジタル値をクロックＣＬＫｂの度に入力するとともに、クロックＣＬＫａから分周回路６７で生成され選択回路６６で用いられるクロックＣＬＫｄの立ち上がり又は立ち下がりタイミングを例えば割込にて検知する。そして、クロックＣＬＫｄに同期して振分先を切り替えながら、変位検出用検出信号Ｖｐのデジタル値を検出値一時記憶領域ｇ１〜ｇ１２に振り分ける。具体的には、選択回路６６が三角波信号ｆ０を変位検出用印加信号ｆ１としているときには、検出値一時記憶領域ｇ１を変位検出用検出信号Ｖｐの振分先としてそこにデジタル値を一時記憶しておく。選択回路６６が三角波信号ｆ０を変位検出用印加信号ｆ２としているときには、検出値一時記憶領域ｇ２を変位検出用検出信号Ｖｐの振分先としてそこにデジタル値を一時記憶しておく。
【００４８】
クロックＣＬＫｄの他のタイミングでも同様の振り分けが行われて、変位検出用印加信号ｆ１〜ｆ１２のそれぞれに対応した変位検出用検出信号Ｖｐのデジタル値が記憶領域ｇ１〜ｇ１２に振り分けて得られるようになっている。各記憶領域ｇ１〜ｇ１２には振分先になる度に最大Ｌ回分のデータが連続して入力されるので、必須ではないが大抵、ノイズの影響を抑制する等のため、最初と最後のデータは無視して中間部分の平均値を採るといった処理も行われる。これらの検出値一時記憶領域ｇ１〜ｇ１２のデジタル値はそれぞれ静電支持用電極３１〜３６，４１〜４６の容量を反映しているので、以後の変位演算等すなわちジャイロロータ１０とジャイロケース２０との相対変位の算出やそれに基づく姿勢制御の演算などは、公知の従来手法にて遂行されるようになっている。
【００４９】
この実施例１の静電浮上型ジャイロ装置について、その使用態様及び動作を、図面を引用して説明する。図３（ａ）〜（ｇ）及び図４（ａ）〜（ｈ）は何れも信号波形例である。
ここでも、既述例との対比明瞭化等のため、環状ロータ型の６対の静電支持用電極のうち電極対３１について制御電圧Ｖ１及び変位検出用印加信号ｆ１の印加状況を中心に詳述する。
【００５０】
制御電圧Ｖ１が正電圧Ｖ１ｂと逆相の負電圧Ｖ１ａとの対に分けられて、正電圧Ｖ１ｂは静電支持用電極３１ｂに印加され、負電圧Ｖ１ａは隣接の静電支持用電極３１ａに印加されるのは、既述した通りなので、電極対３１のうち静電支持用電極３１ｂに印加される正電圧Ｖ１ｂに関して図示の波形例を参照しながら詳述する。負電圧Ｖ１ａは主成分（Ｖpwm ）の逆相関係を除けば同様である。他の制御電圧も、繰り返しとなる説明および図示は割愛するが、同様である。変位検出用印加信号ｆ１が隣接し合う静電支持用電極３１ａ，３１ｂに同相で印加されることも既述した通りであり図示の波形例を参照しながら詳述する。他の変位検出用印加信号ｆ２〜ｆ１２も、同様に該当の制御電極に同相で印加されることから、繰り返しとなる説明および図示は割愛して、三角波化および時分割印加に対応して変わったところを図示したので、その波形例を参照しながら詳述する。
【００５１】
正電圧Ｖ１ｂは、アナログ信号であれば既述したように一定のオフセット電圧Ｖofに姿勢制御のためのＸ軸制御電圧成分Ｖｘを加えたもの＋Ｖof＋Ｖｘを主成分にしているので電圧Ｖccより小さな振幅で滑らかに且つ穏やかに変化するが（図３（ａ）参照）、制御出力回路６４がＰＷＭ化されているので、正電圧Ｖ１ｂの主成分として出力段回路６４ａから出力されるパルス幅変調信号Ｖpwm は（図３（ｂ）参照）、電圧Ｖccの一定振幅でパルス状に且つ頻繁に変化する。振幅を変えない代わりにディーティ比を変えることで、Ｘ軸制御電圧成分の実効値を拡大している。
【００５２】
また、変位検出用印加信号ｆ１〜ｆ１２が三角波信号ｆ０を時分割して生成されるようになったので、変位検出用印加信号ｆ１は（図３（ｃ）参照）、クロックＣＬＫｄで一周期すなわちクロックＣＬＫａでＬ周期の間だけ三角波が発現し、その後は暫く無信号状態（０Ｖ）になる。変位検出用印加信号ｆ１が無信号状態になったら変位検出用印加信号ｆ２にだけ同周期の三角波が発現し（図３（ｄ）参照）、変位検出用印加信号ｆ２が無信号状態になったら変位検出用印加信号ｆ３にだけ同周期の三角波が発現し（図３（ｅ）参照）、変位検出用印加信号ｆ３が無信号状態になったら変位検出用印加信号ｆ４にだけ同周期の三角波が発現し（図３（ｆ）参照）、以下同様にして、変位検出用印加信号ｆ５〜ｆ１２に順番に三角波が発現し（図３（ｇ）参照）、変位検出用印加信号ｆ１２が無信号状態になったら変位検出用印加信号ｆ１に戻ってそこにだけ同周期の三角波が発現する（図３（ｃ）参照）。こうして、変位検出用印加信号ｆ１〜ｆ１２が、重畳先ばかりか有効成分の重畳時期も異にして、それぞれ、制御電圧Ｖ１〜Ｖ１２に重畳される。
【００５３】
パルス幅変調信号Ｖpwm と変位検出用印加信号ｆ１とを拡大して（図４（ａ），（ｂ）及び図４（ｃ），（ｄ）参照）、両者を対比してみると、変位検出用印加信号ｆ１はパルス幅変調信号Ｖpwm より頻繁に曲折しているが、パルス幅変調信号Ｖpwm のオンタイミング（パルス始端、遷移タイミング）もオフタイミング（パルス終端、遷移タイミング）も、電子回路内での伝搬遅延時間などに起因する僅かなタイミングのずれを無視すれば、変位検出用印加信号ｆ１の曲折タイミングの何れかに一致する。
【００５４】
制御電圧Ｖ１のうちの正電圧Ｖ１ｂの波形は、変位検出用印加信号ｆ１が無信号状態のときには正のパルス幅変調信号＋Ｖpwm と同じになるが、変位検出用印加信号ｆ１が三角波のときには重畳波形となるので正のパルス幅変調信号＋Ｖpwm そのものとは多少異なる（図４（ｅ）参照）。また、制御電圧Ｖ１のうちの負電圧Ｖ１ａの波形は、変位検出用印加信号ｆ１が無信号状態のときには負のパルス幅変調信号−Ｖpwm と同じになるが、変位検出用印加信号ｆ１が三角波のときには重畳波形となるので負のパルス幅変調信号−Ｖpwm そのものとは多少異なる（図４（ｆ）参照）。
【００５５】
このような制御電圧Ｖ１即ち負電圧Ｖ１ａ及び正電圧Ｖ１ｂが静電支持用電極３１即ち隣接の静電支持用電極３１ａ，３１ｂに印加されると、逆相のパルス幅変調信号Ｖpwm 即ち正のパルス幅変調信号＋Ｖpwm 及び負のパルス幅変調信号−Ｖpwm は静電支持用電極３１に静電引力（静電支持力）を生じさせるが、同相の変位検出用印加信号ｆ１は、静電支持用電極３１に静電引力を生じさせない。そのため、変位検出用印加信号ｆ１は姿勢制御に影響を及ぼすことなく専ら静電支持用電極３１の容量検出ひいてはジャイロロータ１０とジャイロケース２０との相対変位の検出に用いられる。
【００５６】
そして、逆相のパルス幅変調信号Ｖpwm による静電支持用電極３１の変位電流は、そこに蓄積電荷となってとどまることから、変位検出用電極３８，４８には及ばないので、電流検出回路５１の入力電流Ｉｐや変位検出用検出信号Ｖｐとして検出されないのに対し、同相の変位検出用印加信号ｆ１による静電支持用電極３１の変位電流は、そこにとどまれないことから、変位検出用電極３８，４８に及んで、電流検出回路５１の入力電流Ｉｐになるので、矩形波状の変位検出用検出信号Ｖｐとして検出される（図４（ｇ）参照）。
【００５７】
変位検出用印加信号ｆ１の曲折とパルス幅変調信号Ｖpwm の遷移とが非同期であれば既述したようにパルス幅変調信号Ｖpwm のスイッチングノイズが変位検出用検出信号Ｖｐに対して無秩序に重畳してしまうが、この場合は（図４（ｇ）参照）、変位検出用印加信号ｆ１の曲折とパルス幅変調信号Ｖpwm の遷移とが同期しているので、パルス幅変調信号Ｖpwm のスイッチングノイズは変位検出用検出信号Ｖｐの遷移タイミング即ち矩形波の立ち上がりか立ち下がりのタイミングに限定される。
【００５８】
そして、そのような変位検出用検出信号Ｖｐが、クロックＣＬＫｂ（図４（ｈ）参照）を利用した安定状態のタイミングで、制御演算回路６３のＡ／Ｄ変換回路６３ａによりサンプリングされるので、制御演算回路６３のＤＳＰ６３ｂに入力され制御演算に用いられる変位検出値（ｇ１）からは、パルス幅変調のスイッチングノイズの影響が完全に排除される。他の変位検出用印加信号ｆ２〜ｆ１２についても、時分割されているのでサンプリングタイミングは異なるが、同じくスイッチングノイズの影響の無い変位検出値（ｇ２〜ｇ１２）が得られる。
こうして、この静電浮上型ジャイロ装置にあっても、正確な変位検出が行われ、それに基づいて姿勢制御のための公知演算が適切に行われ、さらには慣性空間に対する角速度や加速度なども適切に算出される。
【実施例２】
【００５９】
図５に印加信号発生回路と制御出力回路と信号波形例を示した本発明の静電浮上型ジャイロ装置が上述した第１実施例のものと相違するのは、印加信号供給回路における印加信号発生回路６５がデジタル化されて印加信号発生回路７５になった点と、正負の電源電圧＋Ｖcc，−Ｖccを用いる制御出力回路６４が正の電源電圧＋Ｖccだけを用いるように改造された点である。
【００６０】
印加信号発生回路７５は（図５（ａ）参照）は、クロックＣＬＫｃをＭ分周し更に波形整形して三角波信号ｆ０とクロックＣＬＫａとを生成するものであり、そのために、クロックＣＬＫａよりも周波数がＭ倍高いクロックＣＬＫｃを発生する発振回路と、クロックＣＬＫｃに応じてカウント値を進めるＭ進カウンタ７５ａと、その鋸歯状に変化するカウント値をＭ進カウンタ７５ａから受けて１ビットのクロックＣＬＫａと複数ビットの三角波状デジタル値を出力するＲＯＭ７５ｂと、そのデジタル値を入力してアナログの三角波信号ｆ０を出力するＤ／Ａ変換器７５ｃとを具えている。これにより、実施例１のと同じクロックＣＬＫａと、既述した印加信号発生回路６５によるのとほぼ同じ三角波信号ｆ０（変位検出用印加信号ｆ１〜ｆ１２の元の信号）が、デジタル回路で生成される。
【００６１】
制御出力回路６４は（図５（ａ）参照）、前段部分のパルス幅変調回路６４ｂはそのままであるが、後段部分の出力段回路６４ａが負の電源電圧−Ｖccから切り離されている。すなわち、出力段回路６４ａには、パルス幅変調信号Ｓpwm を制御信号として切り替わる二入力一出力のスイッチ回路ＳＷａ，ＳＷｂのうち正電圧Ｖ１ｂ側のスイッチ回路ＳＷｂは残されているが、負電圧Ｖ１ａ側のスイッチ回路ＳＷａは省かれている。スイッチ回路ＳＷｂがパルス幅変調信号Ｓpwm のオン時に正の電源電圧＋Ｖccを選択しオフ時に接地電圧０Ｖを選択して正電圧Ｖ１ｂのパルス幅変調信号＋Ｖpwm を生成するのは、上述したのと同じであるが、負電圧Ｖ１ａのパルス幅変調信号＋Ｖpwm は常に０Ｖにされるようになっている。他の制御電圧Ｖ１２等を出力する制御出力回路６４も同様である。
【００６２】
この場合、やはり環状ロータ型の６対の静電支持用電極のうち電極３１について制御電圧Ｖ１の印加状況を詳述すると、制御電圧Ｖ１が正電圧Ｖ１ｂと負電圧Ｖ１ａとの対に分けられて、正電圧Ｖ１ｂが静電支持用電極３１ｂに印加され、負電圧Ｖ１ａが隣接の静電支持用電極３１ａに印加されるのは、既述した通りである。正負の電圧Ｖ１ｂ，Ｖ１ａに変位検出用印加信号ｆ１が同相で含まれるのも、既述した通りである。もっとも、負電圧Ｖ１ａは、既述例との対比上そのように呼んでいるが、変位検出用印加信号ｆ１の三角波成分が重畳しているときを除けば負側へ変化する訳でなく０Ｖに維持されるので、変位検出用印加信号ｆ１の重畳を無視しても電圧レベルでみると正電圧Ｖ１ｂと負電圧Ｖ１ａは逆相関係に無いようにも思われる。
【００６３】
しかし、静電支持用電極３１ａ，３１ｂが隣接していて、制御電圧Ｖ１の印加による両者の電荷が釣り合うので、ジャイロロータ１０における両者の中間部位の電位を基準にしてみると、正電圧Ｖ１ｂと負電圧Ｖ１ａは逆相関係を維持しており、ジャイロロータ１０に対するＸ軸方向の静電引力が、この場合も、制御電圧Ｖ１に対応して、特にパルス幅変調信号Ｖpwm を主成分とする正電圧Ｖ１ｂに対応して、適切に生じる。繰り返しとなる説明は割愛するが他の制御電圧も同様である。
【００６４】
ここでも、三角波重畳時の正電圧Ｖ１ｂ（図５（ｂ）参照）及び負電圧Ｖ１ａ（図５（ｃ）参照）を上例同様に拡大して（図４（ｅ），（ｆ）も対比参照）、正電圧Ｖ１ｂの主成分であるパルス幅変調信号Ｖpwm と変位検出用印加信号ｆ１及び変位検出用検出信号Ｖｐと比べてみると、上例と同様である（図４（ｃ），（ｄ），（ｇ）参照）。すなわち、この場合も、変位検出用印加信号ｆ１の曲折とパルス幅変調信号Ｖpwm の遷移とが同期しているので、パルス幅変調信号Ｖpwm のスイッチングノイズは変位検出用検出信号Ｖｐの遷移タイミング即ち矩形波の立ち上がりか立ち下がりのタイミングに限定される。
【００６５】
また、同相の変位検出用印加信号ｆ１〜ｆ１２が姿勢制御に影響を及ぼすことなく専ら静電支持用電極３１〜３６，４１〜４６の容量検出ひいてはジャイロロータ１０とジャイロケース２０との相対変位の検出に用いられることも同様である。
こうして、この静電浮上型ジャイロ装置にあっても、正確な変位検出が行われ、それに基づいて姿勢制御のための公知演算が適切に行われ、さらには慣性空間に対する角速度や加速度なども適切に算出される。
【実施例３】
【００６６】
図６に分周回路とパルス幅変調率変換例と波形例を示した本発明の静電浮上型ジャイロ装置が上述した第１実施例のものと相違するのは、変位検出用印加信号ｆ１〜ｆ１２の印加先を切り替える時分割の手法が、制御電圧Ｖ１〜Ｖ１２のパルス印加と変位検出用印加信号ｆ１〜ｆ１２の印加との切替にも、拡張適用された点である。
具体的には、制御電圧Ｖ１〜Ｖ１２のパルス周期と、変位検出用印加信号ｆ１〜ｆ１２に次々に三角波信号ｆ０の発現する一巡周期とが、同じになるよう、分周回路６７の分周値が（１２／Ｎ）にされる（図６参照）。ここで値“１２”は変位検出用印加信号ｆ１〜ｆ１２の時分割数であり、Ｎは、パルス幅変調回路６４ｂのＮ進カウンタ６４ｄのＮである。分周値が整数になるようＮには時分割数“１２”の倍数が採用される。
【００６７】
また、制御電圧Ｖ１〜Ｖ１２のパルス幅変調に際してパルスを変位検出用印加信号の印加時期から外すために、制御演算回路６３において上述のように最大変調率１００％で算出されたＰＷＭ変調率ｐが、時分割数の逆数すなわち１２分の１だけ、減らされる。具体的には、変換式［｛（１１×ｐ）／１２｝＋（１／１２）］で算出し直したＰＷＭ変調率がラッチ６４ｃに送出されるようになっている。これにより、制御電圧Ｖ１〜Ｖ１２のパルス周期における始めの１２分の１の期間にはパルス（＋Ｖpwm ，−Ｖpwm ＋）が発現しなくなり、パルス（＋Ｖpwm ，−Ｖpwm ＋）は、制御電圧Ｖ１〜Ｖ１２のパルス周期における後の１２分の１１の期間にだけ発現することとなる。
【００６８】
さらに、図示は割愛したが、制御電圧Ｖ１を出力する制御出力回路６４のパルス幅変調回路６４ｂのＮ進カウンタ６４ｄの初期値から、制御電圧Ｖ２を出力する制御出力回路６４のパルス幅変調回路６４ｂのＮ進カウンタ６４ｄの初期値を（Ｎ／１２）ずらし、制御電圧Ｖ３を出力する制御出力回路６４のパルス幅変調回路６４ｂのＮ進カウンタ６４ｄの初期値を更に（Ｎ／１２）ずらし、以下同様に、制御電圧Ｖ３〜Ｖ１２を出力する制御出力回路６４のパルス幅変調回路６４ｂのＮ進カウンタ６４ｄの初期値を順次（Ｎ／１２）ずつずらしておく等のことで、制御電圧Ｖ１〜Ｖ１２のパルス周期がクロックＣＬＫｄの一クロックずつ即ち変位検出用印加信号ｆ１〜ｆ１２の時分割の期間ずつずれるとともに、制御電圧Ｖ１〜Ｖ１２それぞれのパルス不発現期間に変位検出用印加信号ｆ１〜ｆ１２の三角波が発現するようにもなっている。
【００６９】
この場合、静電支持用電極３１ｂに印加される正電圧Ｖ１ｂ（制御電圧Ｖ１の一方）には（図６（ｃ）参照）、先ず変位検出用印加信号ｆ１の三角波が発現し、それが消えた後に正のパルス幅変調信号＋Ｖpwm のパルスが発現する。また、静電支持用電極３１ｂに隣接している静電支持用電極３１ａに印加される負電圧Ｖ１ａ（制御電圧Ｖ１の他方）には（図６（ｄ）参照）、先ず変位検出用印加信号ｆ１の三角波が発現し、それが消えた後に負のパルス幅変調信号−Ｖpwm のパルスが発現する。静電支持用電極３２ｂに印加される正電圧Ｖ２ｂには（図６（ｅ）参照）、制御電圧Ｖ１から変位検出用印加信号ｆ１の三角波が消えた後に、変位検出用印加信号ｆ２の三角波が発現し、それが消えた後に正のパルス幅変調信号＋Ｖpwm のパルスが発現する。他の静電支持用電極３３ｂ等に印加される正電圧Ｖ３ｂ等にも（図６（ｆ）参照）、別の変位検出用印加信号の三角波が消えた後に、変位検出用印加信号ｆ３等の三角波が発現し、それが消えた後に正のパルス幅変調信号＋Ｖpwm 等のパルスが発現する。
【００７０】
このようにして、変位検出用印加信号ｆ１〜ｆ１２が時分割で各々の印加先電極に印加されるとともに、変位検出用印加信号ｆ１〜ｆ１２の曲折も制御電圧Ｖ１〜Ｖ１２の遷移もクロックＣＬＫａに同期しているので、この場合も、上述したように正確な変位検出と適切な姿勢制御が行われる。しかも、この場合は、変位検出用印加信号ｆ１〜ｆ１２の三角波（有効成分）とパルス幅変調信号Ｖpwm のパルス（有効成分、制御電圧Ｖ１〜Ｖ１２の主成分）との重畳が解消されていることから、変位検出用印加信号ｆ１〜ｆ１２の三角波を正の電源電圧＋Ｖccから負の電源電圧−Ｖccまで大きく変化させて振幅を拡大することが可能となる。
【００７１】
そして、そうすることにより、複数電極３１〜４８の容量が大きいときはもちろん小さいときでも、十分な振幅を具有した変位検出用検出信号Ｖｐを得ることができて、変位検出の精度が更に向上する。なお、ＰＷＭ変調率は１００％まで使うことができなくなるが、その減少分は、変位検出用印加信号ｆ１〜ｆ１２の振幅電圧Ｖｆと制御電圧Ｖ１の最大電圧Ｖ１ｍとへの電源電圧Ｖccの割り振りが不要になってパルス幅変調信号Ｖpwm の振幅が完全に電源電圧Ｖccまで拡大されることで、補償されるので、姿勢制御用の静電引力はほぼ維持される。割振の割合によっては、姿勢制御能力が向上する。
【実施例４】
【００７２】
図７に制御出力回路の改造部分および波形例を示した本発明の静電浮上型ジャイロ装置が上述した第３実施例のものと相違するのは、制御出力回路６４においてＮ進カウンタ６４ｄとコンパレータ６４ｅとの間に信号波形変換用のＲＯＭ６４ｆが介挿接続された点と（図７（ａ）参照）、制御出力回路６４が正負の電源電圧＋Ｖcc，−Ｖccを用いるものから（図２（ａ）参照）正の電源電圧＋Ｖccだけを用いるものに（図５（ａ）参照）改造された点である。後者の相違点は上述したので、以下、前者の相違点を詳述する。
【００７３】
ＲＯＭ６４ｆの導入は、制御電圧Ｖ１〜Ｖ１２のパルス幅変調に際してパルスを変位検出用印加信号の印加時期から外す処理を、制御演算回路６３によるＰＷＭ変調率の算出し直し無しに、制御出力回路６４だけで行うためであり、具体的には、Ｎ進カウンタ６４ｄの出力値が（Ｎ／１２）未満のときは変換値を“０”にし、Ｎ進カウンタ６４ｄの出力値が（Ｎ／１２）〜Ｎのときは変換値が“０”〜Ｎの値になるような線形変換を行うものとなっている。
【００７４】
この場合、静電支持用電極３１ｂに印加される正電圧Ｖ１ｂには（図７（ｂ）参照）、先ず変位検出用印加信号ｆ１の三角波が発現し、それが消えた後に正のパルス幅変調信号＋Ｖpwm のパルスが発現する。また、静電支持用電極３１ｂに隣接している静電支持用電極３１ａに印加される負電圧Ｖ１ａには（図７（ｃ）参照）、変位検出用印加信号ｆ１の三角波だけが発現し、それが消えても負のパルス幅変調信号−Ｖpwm のパルス等は発現しない。静電支持用電極３２ｂに印加される正電圧Ｖ２ｂには（図７（ｄ）参照）、制御電圧Ｖ１から変位検出用印加信号ｆ１の三角波が消えた後に、変位検出用印加信号ｆ２の三角波が発現し、それが消えた後に正のパルス幅変調信号＋Ｖpwm のパルスが発現する。他の静電支持用電極３３ｂ等に印加される正電圧Ｖ３ｂ等にも（図７（ｅ）参照）、別の変位検出用印加信号の三角波が消えた後に、変位検出用印加信号ｆ３等の三角波が発現し、それが消えた後に正のパルス幅変調信号＋Ｖpwm のパルスが発現する。図示は割愛したが、負電圧Ｖ２ａ等も、負電圧Ｖ１ａ同様、変位検出用印加信号ｆ２〜ｆ１２の三角波だけが発現し、それが消えても負のパルス幅変調信号−Ｖpwm のパルス等は発現しない。
【００７５】
このようにして、この場合も、変位検出用印加信号ｆ１〜ｆ１２が時分割で各々の印加先電極に印加されるとともに、変位検出用印加信号ｆ１〜ｆ１２の曲折も制御電圧Ｖ１〜Ｖ１２の遷移もクロックＣＬＫａに同期しているので、この場合も、上述したように正確な変位検出と適切な姿勢制御が行われる。また、この場合も、変位検出用印加信号ｆ１〜ｆ１２の三角波（有効成分）とパルス幅変調信号Ｖpwm のパルス（有効成分、制御電圧Ｖ１〜Ｖ１２の主成分）との重畳が解消されているが、この場合は、負の電源電圧−Ｖccは用いられていないので、変位検出用印加信号ｆ１〜ｆ１２の三角波の振幅は０Ｖ（接地電圧、基準電圧）から正の電源電圧＋Ｖccまで拡大することができる（図７（ｂ）〜（ｅ）参照）。
【００７６】
こうして、この場合も、十分な振幅を具有した変位検出用検出信号Ｖｐを得ることができて、変位検出の精度が向上する。なお、ＰＷＭ変調率を１００％から下げることに対する補償や、隣接する制御電極対の一方にだけ制御電圧を印加しても姿勢制御できることは、上述したとおりである。
【００７７】
［その他］
上記の各実施例において、ロータ制御回路５２及びその制御出力回路５４は、従来通りのままであったが、それにも制御演算回路６３及びその制御出力回路６４と同様の改良を施しても良い。
Ａ／Ｄ変換回路６３ａやＤＳＰ６３ｂにおける入力手段や振分手段などは、既述したように制御演算回路６３の一部であるとしても良いが、制御演算回路に属するのでなく信号検出回路の一部をなしているとしても、両者に属しているインターフェイス部としても、不都合は無い。また、制御演算回路６３のＤＳＰ６３ｂは、既述したようにロータ制御回路５２と別個に設けても良いが、制御演算回路６３とロータ制御回路５２は両方のプログラムをインストールしたＤＳＰに纏めても良い。ＤＳＰやマイクロプロセッサに代えて又はそれと併用してワイヤードロジックで具体化しても良い。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施例１について、静電浮上型ジャイロ装置の電子回路部の構造を示し、（ａ）が制御回路と信号検出回路を含む全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）が変位検出用印加信号の発生回路、（ｄ）が時分割用クロックを生成する分周回路である。
【図２】（ａ）が制御出力回路の詳細図、（ｂ）が信号入力回路である。
【図３】（ａ）〜（ｇ）何れも信号波形例である。
【図４】（ａ）〜（ｈ）何れも信号波形例である。
【図５】本発明の実施例２について、静電浮上型ジャイロ装置の電子回路部の構造を示し、（ａ）が変位検出用印加信号発生回路および制御出力回路の詳細図、（ｂ）及び（ｃ）が信号波形例である。
【図６】本発明の実施例３について、静電浮上型ジャイロ装置の電子回路部の構造を示し、（ａ）が時分割用クロックを生成する分周回路、（ｂ）がパルス幅変調率の変換例、（ｃ）〜（ｆ）が何れも波形例である。
【図７】本発明の実施例４について、静電浮上型ジャイロ装置の電子回路部の構造を示し、（ａ）が制御出力回路の改造部分の詳細図、（ｃ）〜（ｅ）が何れも波形例である。
【図８】従来の静電浮上型ジャイロの機構部を示し、（ａ）〜（ｃ）が円板形ロータ型の例、（ｄ）及び（ｅ）が環状ロータ型の例であり、（ａ）及び（ｄ）が縦断正面図、（ｂ）と（ｃ）と（ｅ）が内蔵部品の展開斜視図である。
【図９】従来の静電浮上型ジャイロの電子回路部について、（ａ）が、制御回路等に信号検出回路を加えた全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）が一部の信号入力回路である。
【図１０】本発明の解決課題の説明図であり、（ａ）が信号波形例、（ｂ）及び（ｃ）が電圧分配例、（ｄ）が従来の制御出力回路の詳細図、（ｅ）が横軸に印加電圧を採り縦軸に静電引力を採った特性グラフ、（ｆ）がパルス幅変調を伴った制御出力回路の詳細図、（ｇ）が横軸に変調率を採り縦軸に静電引力を採った特性グラフである。
【符号の説明】
【００７９】
１０  ジャイロロータ（ジャイロ機構部）
２０  ジャイロケース（ジャイロ機構部）  
２１  上側底部材（ジャイロケース、ジャイロ機構部）  
２２  下側底部材（ジャイロケース、ジャイロ機構部）  
２３  スペーサ（ジャイロケース、ジャイロ機構部）  
３１〜３６  静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
３７  ロータ駆動用電極（回転電極、ロータ駆動系）
３８  変位検出用電極（検出電極、変位検出系）
４１〜４６  静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
４７  ロータ駆動用電極（回転電極、ロータ駆動系）
４８  変位検出用電極（検出電極、変位検出系）
５１  電流検出回路（変位検出系）
５２  ロータ制御回路（制御回路、ロータ駆動系）
５３  制御演算回路（制御回路、拘束制御系）
５４  制御出力回路（制御回路、拘束制御系）
６３  制御演算回路（制御回路、拘束制御系）
６３ａ  Ａ／Ｄ変換回路（信号入力回路、信号検出回路＋制御演算回路）
６３ｂ  ＤＳＰ（デジタルシグナルプロセッサ、制御演算回路、拘束制御系）
６４  制御出力回路（ＰＷＭ化、制御回路）
６４ａ  出力段回路（スイッチ回路）
６４ｂ  パルス幅変調回路
６４ｃ  ラッチ（クロック同期式のＰＷＭ変調率保持器）
６４ｄ  Ｎ進カウンタ（クロック同期式の鋸歯状波発生部）
６４ｅ  コンパレータ（比較器、スイッチ制御信号生成部）
６５  印加信号発生回路（印加信号供給回路、信号検出回路、変位検出系）
６６  選択回路（重畳先切換回路、時分割回路、印加信号供給回路）
６７  分周回路（時分割用クロック生成回路、信号供給回路、変位検出系）
７５  印加信号発生回路（印加信号供給回路、信号検出回路、変位検出系）
【図１】
2005140709.tif 000003
【図２】
2005140709.tif 000004
【図３】
2005140709.tif 000005
【図４】
2005140709.tif 000006
【図５】
2005140709.tif 000007
【図６】
2005140709.tif 000008
【図７】
2005140709.tif 000009
【図８】
2005140709.tif 000010
【図９】
2005140709.tif 000011
【図１０】
2005140709.tif 000012