(57)【要約】【課題】良好なメモリ特性を示す半導体記憶装置およびその製造方法を提供する。【解決手段】本発明の半導体記憶装置１００は、半導体層１０と、前記半導体層１０の上方に設けられた第１絶縁層２０ａ、電荷捕捉層２０ｂおよび第２絶縁層２０ｃを有する積層体２０と、前記積層体２０の上方に設けられた、ゲート電極３０と、前記ゲート電極３０の側方に設けられたサイドウォール絶縁層４０と、前記半導体層１０に設けられた不純物領域５０，５２と、を含み、前記積層体２０の端面は、前記ゲート電極３０の端面よりも外側に位置している。【選択図】        図１
2005026300.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上方に設けられた第１絶縁層、電荷捕捉層および第２絶縁層を有する積層体と、
前記積層体の上方に設けられた、ゲート電極と、
前記ゲート電極の側方に設けられたサイドウォール絶縁層と、
前記半導体層に設けられた不純物領域と、を含み、
前記積層体の端面は、前記ゲート電極の端面よりも外側に位置している、半導体記憶装置。
【請求項２】
請求項１において、
前記積層体の端面と前記ゲート電極の端面との距離は、１０ｎｍ以上である、半導体記憶装置。
【請求項３】
請求項１または２において、
前記積層体の端面と前記サイドウォール絶縁層の端面とが一致している、半導体記憶装置。
【請求項４】
請求項１または２において、
前記積層体の端面は、前記ゲート電極の端面と前記サイドウォール絶縁層の端面との間に位置している、半導体記憶装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記ゲート電極と前記サイドウォール絶縁層との間に保護層が設けられている、半導体記憶装置。
【請求項６】
請求項５において、
前記保護層は、酸化膜である、半導体記憶装置。
【請求項７】
半導体層の上方に、第１絶縁層、電荷捕捉層および第２絶縁層を順次積層し積層膜を形成する工程と、
前記積層膜の上方に導電層を形成し、該導電層をパターニングすることにより、該積層膜の上方にゲート電極を形成する工程と、
前記半導体層の全面に第３絶縁層を堆積し、該第３絶縁層を異方性エッチングすることにより、前記ゲート電極の側方にサイドウォール絶縁層を形成する工程と、
前記サイドウォール絶縁層をマスクとして前記積層膜をエッチングすることにより積層体を形成する工程と、
前記半導体層に不純物層を形成する工程と、を含む、半導体記憶装置の製造方法。
【請求項８】
半導体層の上方に、第１絶縁層、電荷捕捉層および第２絶縁層を順次積層し積層膜を形成する工程と、
前記積層膜の上方に導電層を形成し、該導電層をパターニングすることにより、該積層膜の上方にゲート電極を形成する工程と、
前記積層膜をパターニングすることにより、積層体を形成する工程と、
前記半導体層の全面に第３絶縁層を堆積し、該第３絶縁層を異方性エッチングすることにより、前記ゲート電極の側方にサイドウォール絶縁層を形成する工程と、
前記半導体層に不純物層を形成する工程と、を含み、
前記積層体は、その端面が前記ゲート電極の端面よりも外側に位置するように形成される、半導体記憶装置の製造方法。
【請求項９】
請求項８において、
前記積層体の端面と前記ゲート電極の端面との距離は、１０ｎｍ以上である、半導体記憶装置の製造方法。
【請求項１０】
請求項８または９において、
前記積層体の端面は、前記ゲート電極の端面と前記サイドウォール絶縁層の端面との間に位置している、半導体記憶装置の製造方法。
【請求項１１】
請求項７〜１０のいずれかにおいて、
前記積層体の形成において、前記積層体の第２絶縁層は、少なくとも該積層体の電荷捕捉層を覆う膜厚を有するように形成される、半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特性の良好な絶縁膜トラップ型の不揮発性半導体記憶装置（以下ＭＯＮＯＳと呼ぶ）およびその製造方法に関する。
【０００２】
【背景技術】
電気的に書込および消去可能な半導体記憶装置として、メモリへの電力が排除されても、格納されたデータを保持することができる不揮発性の半導体記憶装置がある。そのような、半導体記憶装置の一つに、ＭＯＮＯＳ型の半導体記憶装置がある。
【０００３】
図９に従来の例にかかるＭＯＮＯＳ型の半導体記憶装置１０００を示す。半導体記憶装置１０００では、半導体基板１１０の上に、ＯＮＯ膜１２０を介してゲート電極１３０が形成されている。そして、ゲート電極１３０の側面および、サイドウォール絶縁層１４０が形成されている半導体基板１１０の表面には、熱酸化膜１３２が形成されている。半導体基板１１０においては、ゲート電極１３０の側方にＬＤＤ構造を有する不純物層１５０，１５２が形成されている。
【０００４】
【発明が解決しようとする課題】
上述の半導体記憶装置において、熱酸化膜１３２は、ゲート電極のパターニングの際のエッチングのダメージの回復や、結晶欠陥の修復の役割を果す。しかし、この熱酸化膜１３２は、ＯＮＯ膜１２０の側面には形成されない。つまり、ＯＮＯ膜１２０の端面に生じてしまったエッチングダメージや結晶欠陥は、回復されることがない。このことは、捕捉された電荷の消失を起こす一因となり、電子を良好にトラップすることができないことがある。そのため、メモリ特性のさらなる向上が望まれている。
【０００５】
本発明の目的は、良好なメモリ特性を示す半導体記憶装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明の半導体記憶装置は、半導体層と、
前記半導体層の上方に設けられた第１絶縁層、電荷捕捉層および第２絶縁層を有する積層体と、
前記第１積層体の上方に設けられたゲート電極と、
前記ゲート電極の側方に設けられたサイドウォール絶縁層と、
前記半導体層に設けられた不純物領域と、を含み、
前記積層体の端面は、前記ゲート電極の端面よりも外側に位置している。
【０００７】
本発明にかかる半導体記憶装置では、ゲート電極の端面近傍の電荷捕捉層に電荷が捕捉されることにより書き込みが行なわれる。そのため、電荷が捕捉される位置の近くにエッチングダメージや結晶欠陥などが存在していないことが好ましい。本発明の半導体記憶装置によれば、積層体の端面は、ゲート電極の端面よりも外側に位置していることにより、書き込み時に電荷がトラップされる位置と比して離れた位置に電荷捕捉層の端面が設けられることになる。そのため、電荷捕捉層の端面にダメージが生じてしまった場合においても、電荷の消失を軽減することができ信頼性の高いＭＯＮＯＳ型の半導体記憶装置を提供することができる。
【０００８】
本発明は、たとえば、下記の態様をとることができる。
【０００９】
（Ａ）本発明の半導体記憶装置において、前記積層体の端面と前記ゲート電極の端面との距離は、１０ｎｍ以上であることができる。
【００１０】
（Ｂ）本発明の半導体記憶装置において、前記積層体の端面と前記サイドウォール絶縁層の端面とが一致していることができる。
【００１１】
（Ｃ）本発明の半導体記憶装置において、前記積層体の端面は、前記ゲート電極の端面と前記サイドウォール絶縁層の端面との間に位置していることができる。
【００１２】
（Ｄ）本発明の半導体記憶装置において、前記ゲート電極と前記サイドウォール絶縁層との間に保護層が設けられていることができる。
【００１３】
（Ｅ）本発明の半導体記憶装置において、前記保護層は、酸化膜であることができる。
【００１４】
（２）本発明の半導体記憶装置の製造方法は、半導体層の上方に、第１絶縁層、電荷捕捉層および第２絶縁層を順次積層し積層膜を形成する工程と、
前記積層膜の上方に導電層を形成し、該導電層をパターニングすることにより、該積層膜の上方にゲート電極を形成する工程と、
前記半導体層の全面に第３絶縁層を堆積し、該第３絶縁層を異方性エッチングすることにより、前記ゲート電極の側方にサイドウォール絶縁層を形成する工程と、
前記サイドウォール絶縁層をマスクとして前記積層膜をエッチングすることにより積層体を形成する工程と、
前記半導体層に不純物層を形成する工程と、を含む。
【００１５】
本発明の半導体記憶装置の製造方法によれば、積層体は、サイドウォール絶縁層をマスクとして積層膜をエッチングすることにより形成される。そのため、電荷捕捉層の端面は、ゲート電極の側面から所定の距離を置いた位置に設けられることとなる。本発明にかかる半導体記憶装置では、ゲート電極の側面近くの電荷捕捉層に電荷がトラップされることで書き込みが行なわれる。よって、電荷がトラップされる位置の近傍の電荷捕捉層には結晶欠陥などのダメージがないことが好ましい。本発明の半導体記憶装置の製造方法によれば、書き込み時に電荷がトラップされる位置と比して離れた位置に電荷捕捉層の端面を形成することができる。そのため、電荷捕捉層の端面にダメージが生じてしまった場合においても、電荷の消失を軽減することができ信頼性の高い不揮発性の半導体記憶装置を製造することができる。
【００１６】
（３）本発明の半導体記憶装置の製造方法は、半導体層の上方に、第１絶縁層、電荷捕捉層および第２絶縁層を順次積層し積層膜を形成する工程と、
前記積層膜の上方に導電層を形成し、該導電層をパターニングすることにより、該積層膜の上方にゲート電極を形成する工程と、
前記積層膜をパターニングすることにより、積層体を形成する工程と、
前記半導体層の全面に第３絶縁層を堆積し、該第３絶縁層を異方性エッチングすることにより、前記ゲート電極の側方にサイドウォール絶縁層を形成する工程と、
前記半導体層に不純物層を形成する工程と、を含み、
前記積層体は、その端面が前記ゲート電極の端面よりも外側に位置するように形成される。
【００１７】
本発明の半導体記憶装置の製造方法によれば、積層体は、ゲート電極と異なるパターンを有するように形成される。すなわち、積層体の端面は、ゲート電極の側面の位置から所定の距離をおいて位置することになる。本発明にかかる半導体記憶装置では、ゲート電極の側面近傍の電荷捕捉層に電荷がトラップされることで書き込みが行なわれる。よって、電荷がトラップされる位置の近傍の電荷捕捉層には結晶欠陥などのダメージがないことが好ましい。本発明の半導体記憶装置の製造方法によれば、書き込み時に電荷がトラップされる位置と比して離れた位置に電荷捕捉層の端面を形成することができる。そのため、電荷捕捉層の端面にダメージが生じてしまった場合においても、電荷の消失を軽減することができ信頼性の高い不揮発性の半導体記憶装置を製造することができる。
【００１８】
本発明は、たとえば、下記の態様をとることができる。
【００１９】
（Ａ）本発明の半導体記憶装置の製造方法において、前記積層体の端面と前記ゲート電極の端面との距離は、１０ｎｍ以上であることができる。
【００２０】
（Ｂ）本発明の半導体記憶装置の製造方法において、前記積層体の端面は、前記ゲート電極の端面と前記サイドウォール絶縁層の端面との間に位置していることができる。
【００２１】
（Ｃ）本発明の半導体記憶装置の製造方法において、前記積層体の形成において、前記積層体の第２絶縁層は、少なくとも該積層体の電荷捕捉層を覆う膜厚を有するように形成されることができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００２３】
１．半導体記憶装置
１．１  第１の実施の形態
図１は、第１の実施の形態にかかる半導体記憶装置を模式的に示す断面図である。半導体記憶装置１００では、半導体層である半導体基板１０の上方に、第１絶縁層２０ａ、電荷捕捉層２０ｂおよび第２絶縁層２０ｃを有する積層体２０が形成されている。積層体２０の上方には、ゲート電極３０が形成されている。ゲート電極３０の側面には、保護膜３２を介してサイドウォール絶縁層４０が形成されている。積層体２０の端面は、ゲート電極３０の端面よりも外側に位置しており、本実施の形態では、積層体２０の端面とサイドウォール絶縁層４０の端面とが一致する場合を例示している。半導体基板１０には、ＬＤＤ構造を有するソース領域５０およびドレイン領域５２が設けられている。
【００２４】
１．２  第２の実施の形態
次に、第２の実施の形態にかかる半導体記憶装置１１０について図２を参照しながら説明する。第２の実施の形態にかかる半導体記憶装置１１０は、第１の実施の形態にかかる半導体記記憶装置１００と比して積層体２０の幅が異なる例であり、同じ部材については、同様の符号を付し、詳細な説明を省略する。
【００２５】
図２に示す半導体記憶装置１１０では、積層体２０の端面は、ゲート電極３０の端面より外側に位置しており、かつ、サイドウォール絶縁層４０の下面の幅より小さい幅を有している。積層体２０の端面とゲート電極３０の端面との距離は、１０ｎｍ以上あることが好ましい。積層体２０の端面とゲート電極３０の端面との距離が１０ｎｍより小さいと電子の平均移動距離以下になってしまうため、積層体２０の側面に生じた結晶欠陥の影響をうけて電荷が移動することが可能になってしまい、電荷の消失を十分に防ぐことができない。また、上述の第１の実施の形態のように、積層体２０の端面がサイドウォール絶縁層４０の端面と一致するように形成する場合、積層体２０の端面とゲート電極３０の端面との距離は、２００ｎｍ以下とすることが好ましい。かかる態様において、積層体２０の端面とゲート電極３０の端面との距離が２００ｎｍを超える場合、ＬＤＤ構造の効果を十分に発揮することができず、ＭＯＳトランジスタの特性の劣化を招くためである。
【００２６】
また、積層体２０の最上にある第２絶縁層２０ｃの膜厚は、少なくとも、電荷捕捉層２０ｂの表面を覆うことができるだけの膜厚を有していればよい。
【００２７】
２．メモリの動作方法
次に、本発明の半導体記憶装置の動作方法について説明する。たとえば、図１に示した半導体記憶装置の書き込み動作は次のように行なわれる。ソースを０Ｖとし、ドレインとコントロールゲートに適当な正電圧を印加してトランジスタをオンさせ、ドレインの近傍で発生するホットエレクトロンを注入し、シリコン窒化膜中へ電子をトラップさせることにより書込みが行なわれる。また、消去動作については次のように行なわれる。シリコン窒化膜中にトラップされた電子を引抜く消去動作は、基板、ソース、あるいはドレイン側へのトンネル放出によるか、ソース、あるいはドレイン近傍からのホットホール注入による電荷の中和によって行われている。たとえば、ドレインへ７Ｖ、コントロールゲートへ−３Ｖ、ソースへ３Ｖを印加し、ドレイン近傍の基板内で発生するバンド間トンネル現象によるホットホールを、シリコン窒化膜中へ注入することにより消去動作が行なわれる。
【００２８】
３．半導体記憶装置の製造方法
３．１  第１の実施の形態
次に、図３〜図５を参照しながら、図１に示す半導体記憶装置の製造方法について説明する。各断面図は、図１に示す断面に対応する。図３〜図５において、図１で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００２９】
（１）まず、半導体層１０の表面に、第１絶縁層、電荷捕捉層および第２絶縁層からなり、積層膜１８を形成する（図３参照）。積層膜１８としては、ＯＮＯ膜を形成する。
【００３０】
積層膜１８の形成では、最初に、半導体層である半導体基板１０の表面に、酸化シリコンからなる第１絶縁層１２を熱酸化法により成膜する。ここで、第１絶縁層１２の形成に、熱酸化法のかわりにＣＶＤ法を用いてもよい。
【００３１】
次に、第１絶縁層１２に対しアニール処理を施す。このアニール処理は、ＮＨ３ガスを含む雰囲気で行なわれる。この前処理により、酸化シリコンからなる第１絶縁層１２上に、窒化シリコンからなる電荷捕捉層１４を堆積する際に、電荷捕捉層１４を均一に堆積し易くなる。次いで、窒化シリコンからなる電荷捕捉層１４を、ＣＶＤ法によって成膜する。
【００３２】
次に、酸化シリコンからなる第２絶縁層１６を、たとえば、ＣＶＤ法により形成する。この第２絶縁層１６は、ＩＳＳＧ（ＩＮ‐ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、後述するＯＮＯ膜を緻密化するためのアニール処理を省略することができる。
【００３３】
なお、上記工程において、電荷捕捉層１４と第２絶縁層１６とを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均一な膜質なＯＮＯ膜を形成することができるため、特性の良好な半導体記憶装置が得られる。また、界面の汚染を除去するための洗浄工程が不要となるため、工程数の削減を図ることができる。
【００３４】
これらの各層を成膜した後、たとえばウエット酸化またはＬＭＰ酸化によるアニール処理を行い、各層を緻密化することが好ましい。以上の工程により、図３に示すように、積層膜１８が得られる。
【００３５】
次いで、積層膜１８の上に、導電層３０ａを堆積する。導電層３０ａとしては、たとえば、ポリシリコン層を形成することができる。ついで、導電層３０ａをパターニングしてゲート電極３０を形成する。具体的には、まず、導電層３０ａの上に所定のパターンを有するレジスト層Ｒ１を形成する。
【００３６】
（２）次に、図４に示すように、レジスト層Ｒ１（図３参照）をマスクとして導電層３０ａをエッチングする。これにより、第１積層体２０の上に所定のパターンを有するゲート電極３０を形成する。ついで、半導体層１０に、不純物領域５０ａ，５２ａを形成する。不純物領域５０ａ，５２ａは、少なくともゲート電極３０をマスクとして所定の導電型の不純物を導入することにより形成される。
【００３７】
ついで、ゲート電極３０の露出面に保護膜３２を形成する。保護膜３２は、たとえば熱酸化法により形成される。このように保護膜３２を形成することで、ゲート電極３０のパターニングの際に生じたエッチングダメージなどを回復することができる。
【００３８】
（３）次に、ゲート電極３０の両側壁に、サイドウォール絶縁層４０を形成する（図１参照）。サイドウォール絶縁層４０の形成においては、まず、図５に示すように、サイドウォール絶縁層４０を形成するための第３絶縁層４０ａを全面に形成する。次いで、この第３絶縁層４０ａを異方性エッチングする。これにより、ゲート電極３０の両側壁に、サイドウォール絶縁層４０が形成される。そして、サイドウォール絶縁層４０をマスクとして、積層膜１８がエッチングされ、第１絶縁層２０ａ、電荷捕捉層２０ｂおよび第２絶縁層２０ｃからなる積層体２０が形成される。このようにして、サイドウォール絶縁層４０の端面とその端面とが一致した積層体２０を形成することができる。
【００３９】
ついで、サイドウォール絶縁層４０の側方の半導体基板に不純物領域５０ｂ，５２ｂを形成する。不純物領域５０ｂ，５２ｂは、具体的には、サイドウォール絶縁層４０をマスクとして、所定の導電型の不純物を半導体基板１０に導入することにより形成される。この不純物領域５０ｂ，５２ｂの不純物の濃度は、既に形成している不純物領域５０ａの不純物の濃度よりも高く設定する。これにより、ＬＤＤ構造を有する不純物領域５０，５２を形成することができる。以上の工程により、本実施の形態にかかる半導体記憶装置を製造することができる。
【００４０】
３．２  第２の実施の形態
次に、第２の実施の形態にかかる半導体記憶装置の製造方法について図６〜８を参照しながら説明する。第１の実施の形態と同様に行なうことができる工程についてはその詳細な説明を省略する。
【００４１】
（１）まず、図４に参照されるように、上述の実施の形態と同様にして、第１絶縁層１２、電荷捕捉層１４および第２絶縁層１６が積層された積層膜１８の上に所定のパターンを有するゲート電極３０を形成する。
【００４２】
（２）次に、図６に示すように、第１絶縁層１２、電荷捕捉層１４および第２絶縁層１６からなる積層膜１８の一部と、ゲート電極３０とを覆うようにマスク層を形成する。マスク層として、図６に示すように、たとえば、レジスト層Ｒ２を形成する。ついで、レジスト層Ｒ２をマスクとして、積層膜１８をエッチングする。これにより、第１絶縁層２０ａ、電荷捕捉層２０ｂおよび第２絶縁層２０ｃからなる積層体２０が形成される。積層体２０は、その端面が、ゲート電極３０の端面よりも外側に位置するように形成される。
【００４３】
（３）次に、半導体層１０に、不純物領域５０ａ，５２ａを形成する。不純物領域５０ａ，５２ａは、少なくともゲート電極３０をマスクとして所定の導電型の不純物を導入することにより形成される。ついで、図７に示すように、ゲート電極３０および半導体層１０の露出面に保護膜３２を形成する。保護膜３２は、上述の実施の形態と同様に行なうことができ、熱酸化法により形成することができる。
【００４４】
（４）次に、ゲート電極３０の側面にサイドウォール絶縁層４０を形成する（図２参照）。サイドウォール絶縁層４０の形成は、たとえば、図８に示すように、全面を覆う第３絶縁層４０ａを形成する。ついで、異方性エッチングを行なうことにより、ゲート電極３０の側面にサイドウォール絶縁層４０が形成される。また、サイドウォール絶縁層４０は、半導体層１０に対して積層体２０を一部に介して形成されることになる。ついで、上述の実施の形態と同様にして、サイドウォール絶縁層４０をマスクとして、半導体層１０に所定の導電型の不純物を導入し、不純物領域５０ｂ，５２ｂを形成する。これにより、ＬＤＤ構造を有する不純物領域５０，５２が形成される。
以上の工程により、第２の実施の形態にかかる半導体記憶装置１１０を製造することができる。
【００４５】
本実施の形態にかかる半導体記憶装置およびその製造方法の利点について述べる。
【００４６】
（Ａ）本実施の形態の半導体記憶装置１００，１１０によれば、ゲート電極３０の下方に積層体２０が設けられ、積層体２０の端面の位置は、ゲート電極３０の端面より外側に位置している。本実施の形態にかかる半導体記憶装置１００，１１０では、ゲート電極３０の端面近傍の電荷捕捉層２０ｂに電荷が捕捉され書き込みが行なわれる。この場合、電荷が捕捉された電荷捕捉層２０ｂの近傍に、エッチングダメージや、結晶欠陥などのダメージが生じていると、捕捉された電荷が消失してしまうことがあり、メモリ特性の劣化を招くことがある。
【００４７】
しかし、本実施の形態の半導体装置１００，１１０では、積層体２０の端面は、ゲート電極３０の端面より外側に位置している。そのため、ゲート電極３０の端面近傍では、電荷捕捉層１４の端面は露出することなく、エッチングダメージによる結晶欠陥も生じることがない。その結果、捕捉した電荷を保持することができ、信頼性の高い不揮発性の半導体記憶装置を提供することができる。
【００４８】
（Ｂ）本実施の形態の半導体記憶装置の製造方法によれば、積層体２０の上方にゲート電極３０が形成され、この積層体２０の端面が、ゲート電極３０の端面よりも外側に位置するように形成することができる。本実施の形態の製造方法により得られる半導体記憶装置では、ゲート電極３０の端面近傍の電荷捕捉層２０ｂに電荷が捕捉されることで、データの書き込みが行なわれる。よって、電荷がトラップされる位置の近傍の電荷捕捉層２０ｂには結晶欠陥などのダメージがないことが好ましい。本実施の形態の製造方法によれば、書き込み時に電荷が捕捉される位置より離れた位置に電荷捕捉層２０ｂの端面が位置するように形成することができる。その結果、電荷の消失を防ぐことができ、信頼性の向上した半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体記憶装置を模式的に示す断面図。
【図２】変形例にかかる半導体記憶装置を模式的に示す断面図。
【図３】図１に示す半導体記憶装置の製造工程を模式的に示す断面図。
【図４】図１に示す半導体記憶装置の製造工程を模式的に示す断面図。
【図５】図１に示す半導体記憶装置の製造工程を模式的に示す断面図。
【図６】図２に示す半導体記憶装置の製造工程を模式的に示す断面図。
【図７】図２に示す半導体記憶装置の製造工程を模式的に示す断面図。
【図８】図２に示す半導体記憶装置の製造工程を模式的に示す断面図。
【図９】従来の例にかかる半導体記憶装置の製造工程を模式的に示す断面図。
【符号の説明】
１０  半導体基板、  ２０  積層体、  ２０ａ  第１絶縁層、  ２０ｂ  電荷捕捉層、  ２０ｃ  第２絶縁層、  ３０  ゲート電極、  ３２  保護膜、  ４０サイドウォール絶縁層、  ５０，５２  不純物領域、  １００，１１０  半導体記憶装置
【図１】
2005026300.tif 000003
【図２】
2005026300.tif 000004
【図３】
2005026300.tif 000005
【図４】
2005026300.tif 000006
【図５】
2005026300.tif 000007
【図６】
2005026300.tif 000008
【図７】
2005026300.tif 000009
【図８】
2005026300.tif 000010
【図９】
2005026300.tif 000011
【手続補正書】
【提出日】平成16年6月28日(2004.6.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
（２）次に、図４に示すように、レジスト層Ｒ１（図３参照）をマスクとして導電層３０ａをエッチングする。これにより、積層膜１８の上に所定のパターンを有するゲート電極３０を形成する。ついで、半導体層１０に、不純物領域５０ａ，５２ａを形成する。不純物領域５０ａ，５２ａは、少なくともゲート電極３０をマスクとして所定の導電型の不純物を導入することにより形成される。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
しかし、本実施の形態の半導体記憶装置１００，１１０では、積層体２０の端面は、ゲート電極３０の端面より外側に位置している。そのため、ゲート電極３０の端面近傍では、電荷捕捉層２０ｂの端面は露出することなく、エッチングダメージによる結晶欠陥も生じることがない。その結果、捕捉した電荷を保持することができ、信頼性の高い不揮発性の半導体記憶装置を提供することができる。