(57)【要約】      （修正有）【課題】ＳＲＡＭを有する表示装置において、更なる低消費電力化を図る。【解決手段】駆動回路内のメモリセルは、入力端子と出力端子が第１ノードと第２ノードに接続される第１インバータＩ１、出力端子と入力端子が第１ノードと第２ノードに接続される第２インバータＩ２、第１データ線ＤＴと第１ノードとの間に接続され制御端子が第１ワード線Ｗ２に接続される第１導電型の第１トランジスタＭ１、入力端子が第１ワード線Ｗ２に接続される第３インバータＩ３、第１データ線ＤＴと第１ノードとの間に接続され制御端子が第３インバータＩ３の出力端子に接続される第２導電型の第２トランジスタＭ３、第２データ線ＤＢと第２ノードとの間に接続され制御端子が第２ワード線Ｗ１に接続される第１導電型の第３トランジスタＭ２、第２データ線Ｗ１と第２ノードとの間に接続され制御端子が第３ワード線Ｗ１Ｂに接続される第２導電型の第４トランジスタＭ４を有する。【選択図】図２
2005275382.tif 000002
【特許請求の範囲】
【請求項１】
外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置であって、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
前記メモリのメモリセルは、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータと、
出力端子が前記第１のノードに接続され、入力端子が前記第２のノードに接続される第２のインバータと、
第１のデータ線と前記第１のノードとの間に接続され、制御端子が第１のワード線に接続される第１導電型の第１のトランジスタと、
前記第１のデータ線と前記第１のノードとの間に接続され、制御端子が第３のワード線に接続される第２導電型の第２のトランジスタと、
第２のデータ線と前記第２のノードとの間に接続され、制御端子が第２のワード線に接続される第１導電型の第３のトランジスタと、
前記第２のデータ線と前記第２のノードとの間に接続され、制御端子が前記第４のワード線に接続される第２導電型の第４のトランジスタと有する表示装置。
【請求項２】
請求項１の表示装置において、
前記メモリは、制御部を有し、
前記制御部は、前記映像データの書き込み時に、前記第１および第２のトランジスタをオンとし、
前記第１のデータ線に、前記メモリセルに記憶する映像データを供給する表示装置。
【請求項３】
請求項１の表示装置において、
前記制御部は、前記映像データの読み出し時に、前記第３および第４のトランジスタをオンとし、
前記第２のデータ線に、前記メモリセルから読み出した映像データを供給する表示装置。
【請求項４】
請求項３の表示装置において、
前記メモリは、前記第２のデータ線に供給された、前記メモリセルから読み出した映像データを格納する格納手段を有し、
前記制御部は、前記映像データの書き込み時に、外部から入力される映像データ、あるいは、前記格納手段に格納されたデータを選択して、前記第１のデータ線に供給する表示装置。
【請求項５】
請求項１の表示装置において、
前記第２のインバータは、クロックドインバータであり、
前記クロックドインバータは、前記第１および第２のトランジスタがオンとなるときに、オフとされる表示装置。
【請求項６】
請求項１の表示装置において、
前記メモリに格納された映像データは、パーシャル表示用の映像データである表示装置。
【請求項７】
外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置であって、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリと、
前記メモリと前記映像線との間に設けられるＤＡ変換回路とを有し、
前記メモリのメモリセルは、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータと、
出力端子が前記第１のノードに接続され、入力端子が前記第２のノードに接続される第２のインバータと、
第１のデータ線と前記第１のノードとの間に接続される第１導電型の第１のトランジスタおよび第２導電型の第２のトランジスタと、
第２のデータ線と前記第２のノードとの間に接続される第１導電型の第３のトランジスタおよび第２導電型の第４のトランジスタとを有し、
前記第１および第２のトランジスタは、前記映像データの書き込み時にオンとされ、前記映像データの読み出し時にオフとされ、
前記第３のトランジスタおよび第４のトランジスタは、前記映像データの書き込み時にオフとされ、前記映像データの読み出し時にオンとされる表示装置。
【請求項８】
請求項７の表示装置において、
前記駆動回路は、前記映像データを、前記メモリを介さずに前記ＤＡ変換回路に供給する第１の経路と、
前記メモリを介して前記ＤＡ変換回路に供給する第２の経路とを有する表示装置。
【請求項９】
請求項８の表示装置において、
前記駆動回路は、前記ＤＡ変換回路に複数の階調電圧を出力するための階調電圧生成部を有し、
前記映像データを前記第２の経路を介して前記ＤＡ変換回路に供給する際に、前記階調電圧生成部の一部の回路の動作を停止させる表示装置。
【請求項１０】
請求項７の表示装置において、
前記駆動回路は、前記映像データを前記メモリを介さずに前記ＤＡ変換回路に供給する第１の動作状態と、前記映像データをメモリに保存する第２の状態とを有する表示装置。
【請求項１１】
請求項１０の表示装置において、
前記駆動回路は、前記ＤＡ変換回路に複数の階調電圧を出力するための階調電圧生成部を有し、
前記第２の動作状態の場合に、前記階調電圧生成部の一部の回路の動作を停止させる表示装置。
【請求項１２】
請求項１１の表示装置において、
前記階調電圧生成部は、階調基準電圧を出力する複数のアンプ回路を有し、
前記駆動回路は、前記第２の動作状態の場合に、前記複数のアンプ回路の中で、最大階調電圧および最小階調電圧を出力するアンプ回路以外のアンプ回路の動作を停止する表示装置。
【請求項１３】
請求項１０の表示装置において、
前記ＤＡ変換回路と前記映像線との間に出力回路を有し、
前記第２の動作状態の場合に、前記出力回路の動作を停止させる表示装置。
【請求項１４】
請求項１３の表示装置において、
前記第２の動作状態において、前記出力回路の動作を停止させたときに、前記ＤＡ変換回路から出力されるアナログ信号を前記映像信号として、前記出力回路を通さずに前記映像線に供給する映像信号迂回手段を有する表示装置。
【請求項１５】
請求項１３の表示装置において、
前記第２の動作状態において、前記出力回路の動作を停止させたときに、前記ＤＡ変換回路に入力される任意のデータに基づき、任意の２階調の階調電圧を前記映像線に供給する映像信号迂回手段を有する表示装置。
【請求項１６】
請求項１４の表示装置において、
前記ＤＡ変換回路に入力されるデータが変化する期間内に、前記映像信号迂回手段の動作を停止させる表示装置。
【請求項１７】
請求項１４の表示装置において、
前記ＤＡ変換回路の前段に、映像データ毎に設けられるレベルシフト回路を有し、
前記第２の動作状態において、前記出力回路の動作を停止させたときに、前記ＤＡ変換回路に入力するデータ以外のデータのレベルシフト回路の動作を停止させる表示装置。
【請求項１８】
請求項１３の表示装置において、
前記第２の動作状態における前記画素の階調の数は、前記第１の動作状態における前記画素の階調の数よりも少ない表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、携帯型電話などに用いられる液晶表示装置の駆動回路に適用して有効な技術に関する。
【背景技術】
【０００２】
サブピクセル数が、カラー表示で２４０×３２０×３程度の小型の液晶パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機などの携帯機器の表示部として広く使用されている。
携帯電話機等の表示部として使用される液晶表示モジュールでは、消費電力を低減するために、半導体メモリ（Static Random Access Memory；以下、ＳＲＡＭという）を備えるものがある。
図２７は、従来のＳＲＡＭの１メモリセルを示す回路図である。
同図に示すように、従来のＳＲＡＭの１メモリセルは、ワード線（Ｗ）、データ線（ＤＴ，ＤＢ）、転送スイッチ素子を構成するＮ型のＭＯＳトランジスタ（以下、単に、ＮＭＯＳという）（Ｍ１，Ｍ２）およびインバータ（Ｉ１，Ｉ２）とから構成される。
なお、図２７において、ｎｏｄｅ１およびｎｏｄｅ２は内部ノードを表す。
さらに、各ＮＭＯＳ（Ｍ１，Ｍ２）のサイズは、ＭＯＳ（Ｍ１，Ｍ２）により接続されているデータ線ＤＴと内部ノード（ｎｏｄｅ１）、およびデータ線ＤＢと内部ノード（ｎｏｄｅ２）のレベル値が、それぞれ異なる場合には、必ずＨｉｇｈレベル（以下、Ｈレベルという）側のノードが、Ｌｏｗレベル（以下、Ｌレベルという）に変化するように各ＭＯＳ（Ｍ１，Ｍ２）のサイズが調整してある。
つまり、Ｌレベルのみ書き込み／読み出しが可能であるため、図２７のＳＲＡＭセルの動作は、以下のようになる。
【０００３】
（１）書き込み動作
ワード線ＷをＨレベルとする前に、データ線（ＤＴ，ＤＢ）を、一度電源電圧Ｖｃｃまでプリチャージを行う。
次に、ワード線ＷをＨレベルとしＮＭＯＳ（Ｍ１，Ｍ２）をオンとする。この時点では、データ線（ＤＴ，ＤＢ）は共にＨレベルであるため、内部ノードの値は変化せず、ＲＡＭのデータは保持される。
次に、書き込みを行うＳＲＡＭのデータ線のみを変化させる。たとえば、「０」を書き込み場合には、データ線（ＤＴ）をＬレベルとすると、内部ノード（ｎｏｄｅ１）は必ずＬレベルとなり、「０」が書き込まれる。
逆に、「１」を書き込む場合はプリチャージ後、データ線（ＤＢ）のみをＬレベルにする。すると内部ノード（ｎｏｄｅ２）は必ずＬレベルとなり、インバータ（Ｉ２）により内部ノード（ｎｏｄｅ１）はＨレベルとなる。これにより、ＳＲＡＭには「１」が書き込まれる。
（２）読み出し動作
ワード線ＷをＨレベルとする前に、データ線（ＤＴ，ＤＢ）を、一度電源電圧Ｖｃｃまでプリチャージを行う。
次に、ワード線ＷをＨレベルとし、ＮＭＯＳ（Ｍ１，Ｍ２）をオンとする。すると、メモリセルに格納されたデータが「０」の場合、内部ノード（ｎｏｄｅ１）がＬレベルであるため、データ線（ＤＴ）のみがＬレベルに変化する。
逆に、メモリセルに格納されたデータが「１」の場合は、内部ノード（ｎｏｄｅ２）がＬレベルのため、データ線（ＤＢ）のみがＬレベルに変化する。これによりＳＲＡＭのデータの読み出し動作が行える。
勿論、前述の動作を実現するために、各インバータ内のトランジスタサイズを調整していることは言うまでもない。
【０００４】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００２−３４１８４２号公報
【特許文献２】特開２００２−２９７１０５号公報
【特許文献３】特開２００２−３１８５６６号公報
【特許文献４】特開２００３−８４７２２号公報
【特許文献５】特開平１１−１３４８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したＳＲＡＭのメモリセルでは、ワード線がＨレベルとなり、ＮＭＯＳ（Ｍ１，Ｍ２）がオンした場合に、データ（ＤＴ，ＤＢ）の値が共にＬレベルになっていた場合は、内部のインバータ（Ｉ１，Ｉ２）の値が確定せず、貫通電流が流れる恐れがある。
そのため、書き込み／読み出し動作を行う場合は、必ずデータ線（ＤＴ，ＤＢ）を電源電圧Ｖｃｃにプリチャージする必要がある。
そのため、プリチャージするための電力が余分に必要となり、前述した従来のＳＲＡＭを有する液晶表示モジュールの更なる低消費電力化を阻害する要因となっている。特に、液晶表示モジュールを備える携帯機器が電池駆動の場合は、使用時間を長くする上で大きな問題となっている。
ここで、プリチャージを不要とするためには、Ｈレベル／Ｌレベルの書き込み／読み出しが可能な構成にする必要がある。
しかしながら、Ｈレベル／Ｌレベルの書き込みが可能であるということは、ＮＭＯＳ（Ｍ１，Ｍ２）がオンした場合に、内部ノードが必ずデータ線の値に追従し、変化することであり、一方、Ｈレベル／Ｌレベルの読み出しが可能であるということは、ＮＭＯＳ（Ｍ１，Ｍ２）がオンした場合に、逆にデータ線が必ず内部ノードの値に追従し、変化することである。
このため、データ線ＤＴ側、データＤＢ側ともに、Ｈレベル／Ｌレベルの書き込み／読み出しはできない。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、ＳＲＡＭを有する表示装置において、更なる低消費電力化を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００６】
本発明の一実施態様によれば、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
前記メモリのメモリセルは、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータと、
出力端子が前記第１のノードに接続され、入力端子が前記第２のノードに接続される第２のインバータと、
第１のデータ線と前記第１のノードとの間に接続され、制御端子が第１のワード線に接続される第１導電型の第１のトランジスタと、
前記第１のデータ線と前記第１のノードとの間に接続され、制御端子が第３のワード線に接続される第２導電型の第２のトランジスタと、
第２のデータ線と前記第２のノードとの間に接続され、制御端子が第２のワード線に接続される第１導電型の第３のトランジスタと、
前記第２のデータ線と前記第２のノードとの間に接続され、制御端子が前記第４のワード線に接続される第２導電型の第４のトランジスタと有する、というものである。
尚、この実施態様を示す一例の回路構成は図５に示されるものである。
本発明の別の実施態様によれば、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリと、
前記メモリと前記映像線との間に設けられるＤＡ変換回路とを有し、
前記メモリのメモリセルは、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータと、
出力端子が前記第１のノードに接続され、入力端子が前記第２のノードに接続される第２のインバータと、
第１のデータ線と前記第１のノードとの間に接続される第１導電型の第１のトランジスタおよび第２導電型の第２のトランジスタと、
第２のデータ線と前記第２のノードとの間に接続される第１導電型の第３のトランジスタおよび第２導電型の第４のトランジスタとを有し、
前記第１および第２のトランジスタは、前記映像データの書き込み時にオンとされ、前記映像データの読み出し時にオフとされ、
前記第３のトランジスタおよび第４のトランジスタは、前記映像データの書き込み時にオフとされ、前記映像データの読み出し時にオンとされる、というものである。
本発明のさらに別の実施態様によれば、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
前記メモリのメモリセルは、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータと、
出力端子が前記第１のノードに接続され、入力端子が前記第２のノードに接続される第２のインバータと、
第１のデータ線と前記第１のノードとの間に接続され、制御端子が第１のワード線に接続される第１導電型の第１のトランジスタと、
入力端子が前記第１のワード線に接続される第３のインバータと、
前記第１のデータ線と前記第１のノードとの間に接続され、制御端子が前記第３のインバータの出力端子に接続される第２導電型の第２のトランジスタと、
第２のデータ線と前記第２のノードとの間に接続され、制御端子が第２のワード線に接続される第１導電型の第３のトランジスタと、
入力端子が前記第２のワード線に接続される第４のインバータと、
前記第２のデータ線と前記第２のノードとの間に接続され、制御端子が前記第４のインバータの出力端子に接続される第２導電型の第４のトランジスタとを有する、というものである。
尚、この実施態様を示す一例の回路構成は図２に示されるものである。
本発明のさらに別の実施態様によれば、外部から映像データが供給される駆動回路と、
前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
前記メモリのメモリセルは、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータと、
出力端子が前記第１のノードに接続され、入力端子が前記第２のノードに接続される第２のインバータと、
第１のデータ線と前記第１のノードとの間に接続され、制御端子が第１のワード線に接続される第１導電型の第１のトランジスタと、
前記第１のデータ線と前記第１のノードとの間に接続され、制御端子が第３のワード線に接続される第２導電型の第２のトランジスタと、
第２のデータ線と前記第２のノードとの間に接続され、制御端子が第２のワード線に接続される第１導電型の第３のトランジスタと、
入力端子が前記第２のワード線に接続される第３のインバータと、
前記第２のデータ線と前記第２のノードとの間に接続され、制御端子が前記第３のインバータの出力端子に接続される第２導電型の第４のトランジスタとを有する、というものである。
尚、この実施態様を示す一例の回路構成は図２８に示されるものである。
本発明のさらに別の実施態様によれば、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
前記駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
前記メモリのメモリセルは、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータと、
出力端子が前記第１のノードに接続され、入力端子が前記第２のノードに接続される第２のインバータと、
第１のデータ線と前記第１のノードとの間に接続され、制御端子が第１のワード線に接続される第１導電型の第１のトランジスタと、
入力端子が前記第１のワード線に接続される第３のインバータと、
前記第１のデータ線と前記第１のノードとの間に接続され、制御端子が前記第３のインバータの出力端子に接続される第２導電型の第２のトランジスタと、
第２のデータ線と前記第２のノードとの間に接続され、制御端子が第２のワード線に接続される第１導電型の第３のトランジスタと、
前記第２のデータ線と前記第２のノードとの間に接続され、制御端子が第３のワード線に接続される第２導電型の第４のトランジスタと有する、というものである。
尚、この実施態様を示す一例の回路構成は図４に示されるものである。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、ＳＲＡＭを有する表示装置において、更なる低消費電力化を図ることが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示モジュールの概略構成を示すブロック図である。
液晶パネル（ＰＮＬ）には、複数の走査線（またはゲート線）（Ｇ1〜Ｇ320）と、映像線（またはドレイン線）（Ｓ1〜Ｓ720）とが各々並列して設けられる。
走査線（Ｇ）と映像線（Ｓ）との交差する部分に対応して画素部が設けられる。複数の画素部はマトリックス状に配置され、各画素部には、画素電極（ＩＴＯ１）と薄膜トランジスタ（ＴＦＴ）が設けられる。図１では、液晶パネル（ＰＮＬ）のサブピクセル数は、２４０×３２０×３である。
液晶を挟み、各画素電極（ＩＴＯ１）に対向するように、共通電極（対向電極、または、コモン電極ともいう）（ＩＴＯ２）が設けられる。そのため、各画素電極（ＩＴＯ１）と共通電極（ＩＴＯ２）との間には液晶容量（ＬＣ）が形成される。
液晶パネル（ＰＮＬ）は、画素電極（ＩＴＯ１）、薄膜トランジスタ（ＴＦＴ）等が設けられたガラス基板（ＧＬＡＳＳ）と、カラーフィルタ等が形成されるガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
【０００９】
本実施例において、ガラス基板（ＧＬＡＳＳ）上には、駆動回路（ＤＲＶ）が搭載される。
駆動回路（ＤＲＶ）は、コントローラ回路１００と、液晶パネル（ＰＮＬ）の映像線（Ｓ）を駆動するソースドライバ１３０と、液晶パネル（ＰＮＬ）の走査線（Ｇ）を駆動するゲートドライバ１４０と、液晶パネル（ＰＮＬ）に画像を表示するために必要な電源電圧（例えば、液晶パネル（ＰＮＬ）の共通電極（ＩＴＯ２）に供給する共通電圧（Ｖｃｏｍ））などを生成する液晶駆動電源発生回路１２０と、メモリ回路（以下、ＲＡＭという）１５０とを有する。また、図１において、ＦＰＣはフレキシブル配線基板である。
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板（ＧＬＡＳＳ）上に直接形成するようにしてもよい。
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板（ＧＬＡＳＳ）上に直接形成するようにしてもよい。
さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、ガラス基板（ＧＬＡＳＳ）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
【００１０】
コントローラ回路１００には、本体側のマイコン（Micro controller Unit；以下、ＭＣＵという）から、または、グラフィックコントローラなどから、表示データと表示コントロール信号が入力される。
図１において、ＳＩは、システムインターフェースのことであり、ＭＣＵ等から各種コントロール信号および画像データが入力される系である。
ＤＩは、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。
この表示データインターフェース（ＤＩ）では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
コントローラ回路１００は、システムインターフェース（ＳＩ）、および表示データインターフェース（ＤＩ）から受け取った画像データを、ソースドライバ１３０、ＲＡＭ１５０に送り表示を制御する。
【００１１】
図２は、本実施例のＲＡＭ１５０の内部のＳＲＡＭの１メモリセルを示す回路図である。
本実施例のＳＲＡＭでは、データの書き込みと、データの読み出しを分離するため、ワード線を書き込み用のワード線（Ｗ２）と、読み出し用のワード線（Ｗ１）に分離する。
これにより、データ線（ＤＴ）は、書き込み専用のデータ線、データ線（ＤＢ）は、読み出し専用のデータ線となる。
また、ＮＭＯＳトランジスタ（Ｍ１）と、Ｐ型のＭＯＳトランジスタ（以下、単に、ＰＭＯＳという）（Ｍ３）、並びに、ＮＭＯＳ（Ｍ２）とＰＭＯＳ（Ｍ４）とで、転送スイッチング素子を構成する。
ここで、ＰＭＯＳ（Ｍ３）のゲートとワード線（Ｗ２）との間には、インバータ（Ｉ３）が設けられ、同様に、ＰＭＯＳ（Ｍ４）のゲートとワード線（Ｗ１）との間には、インバータ（Ｉ４）が設けられる。
本実施例のＳＲＡＭでは、データ線のプリチャージが不要となる。
以下、本実施例のＳＲＡＭのデータの書き込み／読み出し動作について説明する。
（１）書き込み動作
ワード線（Ｗ２）をＨレベルとし、ＮＭＯＳ（Ｍ１）およびＰＭＯＳ（Ｍ３）をオンとし、データ線（ＤＴ）を変化させる。例えば、「０」を書き込み場合は、データ線（ＤＴ）をＬレベルとる。すると、内部ノード（ｎｏｄｅ１）は必ずＬレベルとなり、メモリセルには「０」が書き込まれる。
逆に、「１」を書き込む場合は、データ線（ＤＴ）をＨレベルにする。すると、内部ノード（ｎｏｄｅ１）は必ずＨレベルとなり、メモリセルには「１」が書き込まれる。
（２）よみ出し動作
ワード線（Ｗ１）をＨレベルとし、ＮＭＯＳ（Ｍ２）およびＰＭＯＳ（Ｍ４）をオンとする。すると、メモリセルのデータが「０」の場合、内部ノード（ｎｏｄｅ２）がＨレベルであるため、データ線（ＤＢ）がＨレベルに変化する。
逆に、メモリセルのデータが「１」の場合は、内部ノード（ｎｏｄｅ２）がＬレベルのため、データ（ＤＢ）がＬレベルに変化する。これによりＳＲＡＭのデータの読み出し動作が行える。
【００１２】
図２では、ＰＭＯＳ（Ｍ２，Ｍ４）を駆動するために、インバータ（Ｉ３，Ｉ４）を追加したが、図４、図５、図２８に示すように、インバータに代えて、ワード線（Ｗ１）、あるいは、ワード線（Ｗ２）に印加される信号の反転信号が印加されるワード線（ＷｌＢ）、あるいは、ワード線（Ｗ２Ｂ）を追加し、ＰＭＯＳ（Ｍ２，Ｍ４）のゲートに印加するようにしてもよい。
尚、図４は、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
駆動回路が、映像データをメモリセルに記憶するメモリを有しており、このメモリのメモリセルは、入力端子が第１のノード（node1）に接続され、出力端子が第２のノード（node2）に接続される第１のインバータ（Ｉ１）と、出力端子が第１のノード（node1）に接続され、入力端子が第２のノード（node2）に接続される第２のインバータ（Ｉ２）と、第１のデータ線ＤＴと第１のノード（node1）との間に接続され、制御端子が第１のワード線（Ｗ２）に接続される第１導電型の第１のトランジスタ（Ｍ１）と、入力端子が第１のワード線（Ｗ２）に接続される第３のインバータ（Ｉ３）と、
第１のデータ線（ＤＴ）と第１のノード（node1）との間に接続され、制御端子が前記第３のインバータ（Ｉ３）の出力端子に接続される第２導電型の第２のトランジスタ（Ｍ３）と、
第２のデータ線（ＤＢ）と第２のノード（node2）との間に接続され、制御端子が第２のワード線（Ｗ１）に接続される第１導電型の第３のトランジスタ（Ｍ２）と、
第２のデータ線（Ｗ１）と第２のノード（node2）との間に接続され、制御端子が第３のワード線（Ｗ１Ｂ）に接続される第２導電型の第４のトランジスタ（Ｍ４）と有する、構成を示している。
また、図５は、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
駆動回路は、映像データをメモリセルに記憶するメモリを有し、
メモリのメモリセルは、入力端子が第１のノード（node1）に接続され、出力端子が第２のノード（node2）に接続される第１のインバータ（Ｉ１）と、
出力端子が第１のノード（node1）に接続され、入力端子が第２のノード（node2）に接続される第２のインバータ（Ｉ２）と、
第１のデータ線（ＤＴ）と第１のノード（node1）との間に接続され、制御端子が第１のワード線（Ｗ２）に接続される第１導電型の第１のトランジスタ（Ｍ１）と、
第１のデータ線（ＤＴ）と第１のノード（node1）との間に接続され、制御端子が第３のワード線（Ｗ２Ｂ）に接続される第２導電型の第２のトランジスタ（Ｍ３）と、
第２のデータ線（ＤＢ）と第２のノード（node2）との間に接続され、制御端子が第２のワード線（Ｗ１）に接続される第１導電型の第３のトランジスタ（Ｍ２）と、
第２のデータ線（ＤＢ）と第２のノード（node2）との間に接続され、制御端子が第４のワード線（Ｗ１Ｂ）に接続される第２導電型の第４のトランジスタ（Ｍ４）と有する、というものである。
また、図２８は、外部から映像データが供給される駆動回路と、前記駆動回路が出力する映像信号が供給される映像線と、前記映像線を介して前記映像信号が供給される画素とを有する表示装置で、
駆動回路は、前記映像データをメモリセルに記憶するメモリを有し、
メモリのメモリセルは、入力端子が第１のノード（node1）に接続され、出力端子が第２のノード（node2）に接続される第１のインバータ（Ｉ１）と、
出力端子が第１のノード（node1）に接続され、入力端子が第２のノード（node2）に接続される第２のインバータ（Ｉ２）と、
第１のデータ線（ＤＴ）と第１のノード（node1）との間に接続され、制御端子が第１のワード線（Ｗ２）に接続される第１導電型の第１のトランジスタ（Ｍ１）と、
第１のデータ線（ＤＴ）と第１のノード（node1）との間に接続され、制御端子が第３のワード線（Ｗ２Ｂ）に接続される第２導電型の第２のトランジスタ（Ｍ３）と、
第２のデータ線（ＤＢ）と第２のノード（node2）との間に接続され、制御端子が第２のワード線（Ｗ１）に接続される第１導電型の第３のトランジスタ（Ｍ２）と、
入力端子が第２のワード線（Ｗ１）に接続される第３のインバータ（Ｉ３）と、
第２のデータ線（ＤＢ）と第２のノード（node2）との間に接続され、制御端子が第３のインバータ（Ｉ３）の出力端子に接続される第２導電型の第４のトランジスタ（Ｍ４）とを有する、というものである。
また、図３〜図５、図２８に示すように、インバータ（Ｉ２）をクロックドインバータに変更し、データの書き込みを行う際に、インバータ（Ｉ２）を停止させるようにしてもよい。
図３〜図５、図２８に示す回路構成の場合には、メモリセルにデータを書き込むときの負荷を小さくすることができる。
例えば、今まで、「０」のデータが記憶されていたメモリセルに、「１」のデータを書き込む場合には、内部ノード（ｎｏｄｅ１）をＬレベルからＨレベルに変化させる必要がある。
この場合、図２に示す回路構成では、インバータ（Ｉ１）とインバータ（Ｉ２）とを共に反転させる必要があるのに対して、図３〜図５、図２８に示す回路構成ではインバータ（Ｉ１）のみを反転するだけでよいので、メモリセルにデータを書き込むときの負荷を小さくすることができる。
図３に示す１メモリセルのより具体的な回路構成を図５（ａ）、図５（ｂ）に示す。
図５（ａ）、図５（ｂ）において、ＮＭＯＳ（Ｍ１３）とＰＭＯＳ（Ｍ１４）とが、図３に示すインバータ（Ｉ１）を構成し、ＮＭＯＳ（Ｍ１１，Ｍ１５）とＰＭＯＳ（Ｍ１２，Ｍ１６）とが、図３に示すクロックドインバータ（Ｉ２）を構成する。
図５（ａ）、図５（ｂ）では、ワード線（Ｗ２）がＨレベルのとき、ＮＭＯＳ（Ｍ１５）とＰＭＯＳ（Ｍ１６）とがオフ、ワード線（Ｗ２）がＬレベルのとき、ＮＭＯＳ（Ｍ１５）とＰＭＯＳ（Ｍ１６）とがオンとなるので、データの書き込みを行う際に、クロックドインバータ（Ｉ２）を停止させることができる。
【００１３】
本実施例のプリチャージ不要なメモリセルを使用した場合、同一ワード線に接続されたメモリセルは、全て書き込み／読み出し状態となるが、書き込み状態となった場合には必ずデータ線（ＤＴ）のデータが書き込まれるため、図２７に示す従来のメモリセルを使用する場合とは異なり、同一ワード線に接続されたメモリセル全てにデータを入力する必要がある。
このため、データの書き込みを行う際には、同一ワード線（Ｗ１，Ｗ２）に接続された書き込みを行わないメモリセルのデータを保持するためには、メモリセルからデータを一旦読み出した後、再度読み出したデータを書き戻す動作が必要となる。
図６にその構成例を示す。
図６において、１５１は、図２に示すメモリセル、１５２はＸ方向制御回路、１５３はＹ方向制御回路、１５４はマルチプレクサ、１５５は書き込み回路、１５６，１５７は読み出し回路である。
データの書き込みを行う場合、読み出し回路１５６により、一度、同一ワード線（Ｗ２）に接続されたメモリセルのデータの読み出しを行う。
その後、Ｘ方向制御回路１５２によりマルチプレクサ１５４を制御し、データを書き戻すか、書き換えるか選択を行い、書き込み回路１５５により、選択されたメモリセルのデータ書き込みを行う。
前述した動作により、データの書き込み時における、同一ワード線（Ｗ２）に接続された、データの書き込みを行わないメモリセルのデータを保持することが可能となる。
本実施例のＳＲＡＭを内蔵する駆動回路を使用することにより、液晶表示モジュールの消費電力を削減することが可能となる。
【００１４】
図７は、図１に示すコントローラ回路１００、ソースドライバ１３０、およびＲＡＭ１５０の一例の概略構成を示すブロック図である。
図７に示す構成では、コントローラ回路１００は、ＳＲＡＭコントロール回路１と、外部データとＳＲＡＭデータの演算回路６と、発振器１０と、表示タイミング発生回路１１とで構成される。
また、ソースドライバ１３０は、ＳＲＡＭデータのパラレル−シリアル変換用シフトレジスタ（１）４と、ＳＲＡＭデータのセレクタ回路５と、表示データのシリアル−パラレル変換用シフトレジスタ（２）７と、表示データラッチ回路（１）８と、演算データとＳＲＡＭデータのセレクタ回路９と、表示データラッチ回路（２）１２と、表示データラッチ回路（３）１３と、レベルシフト回路１４と、ＤＡ変換回路（階調電圧デコード回路）１５と、出力回路（電流増幅アンプ回路）１６と、階調電圧生成回路１７とで構成される。
さらに、ＲＡＭ１５０は、ＳＲＡＭ２と、ＳＲＡＭデータラッチ回路３とで構成される。
図７に示す構成は、２つのシフトレジスタ（４，７）と、画像データ保持用のＳＲＡＭ２と、外部データとＳＲＡＭデータの演算回路６とを持つことを特徴とする。
【００１５】
図７に示す構成において、ＳＩ（システムインターフェース）からの画像データは、ＳＲＡＭコントロール回路１に入力され、ＳＲＡＭ２に送られる。ＳＲＡＭ２に格納されたデータは、ＳＲＡＭデータラッチ回路３にラッチされた後、液晶パネル（ＰＮＬ）に画像を表示するために使用される。
また、ＤＩ（ＲＧＢインターフェース）からの画像データは、ＳＲＡＭコントロール回路１、または外部データとＳＲＡＭデータの演算回路６に入力され、ＳＲＡＭ２、または表示データラッチ回路（１）８へ送られる。
ＳＲＡＭ２に送られたデータはＲＡＭ容量分まで保存でき、静止画および動画のフレームメモリとして使用される。
ＲＡＭ容量は、液晶パネル（ＰＮＬ）の画素数と表示色数に依存して変化する。全画素数、全階調分を持つ場合や、さらに携帯電話の時計表示などを表示画像に重ね合わせるために、液晶パネル（ＰＮＬ）の画素数を超える分を持つ場合もある。
逆に、ＲＡＭ容量は、携帯電話の待ち受け画面のみの情報（時計表示のみなど）だけを持つ場合もある。
例えば、ＱＶＧＡでは、全３２０ライン分のＲＡＭ容量は持たずに、９６ライン分のみを持つ場合や、表示色は８色（ＲＧＢ各１ビット）のみに限定する場合である。ここで、待ち受け画面の画像情報のみを持つのは低消費電力化のためである。
ＳＲＡＭ２を使用することにより、外部バスを駆動することなく、液晶パネル（ＰＮＬ）に静止画を表示することが可能となる。なお、待ち受け時の表示ライン限定、表示色限定した状態をパーシャル表示と呼ぶ。
【００１６】
表示データラッチ回路（１）８に送られた外部データは、表示データのシリアル−パラレル変換用シフトレジスタ（２）７により、シリアル−パラレル変換され、表示データラッチ回路（１）８に、液晶パネル（ＰＮＬ）の１走査ライン分の表示データとして順次格納され、１走査ライン分の映像データとなる。
図７に示す構成では、ＳＲＡＭ２に格納されたデータと、外部データは独立しているため演算処理を行なうことが可能となる。
ここで、演算とは、ＳＲＡＭ２に格納されたデータと外部データの重ね合わせ等が主である。一般的には、それぞれのデータの透過率などを任意で設定できるものがある。
演算に関しては、以下の（ａ）、（ｂ）の２通りの手法がある。
（ａ）外部データは、連続に入力されるシリアルデータのため、格納してあるＳＲＡＭデータをパラレル−シリアル変換して連続的に演算を行う。
（ｂ）外部データをシリアル−パラレル変換して、１走査ライン分まとめてＳＲＡＭデータとの演算を行う。
図７に示す構成は、（ａ）の場合に対応するものである。この手法では、ＳＲＡＭデータと、外部データとの演算回路が１つで良いため、ＳＲＡＭデータと、外部データとの演算回路が映像線の出力数分必要となる（ｂ）の場合より回路規模を小さくすることができる。
【００１７】
前述の（ａ）の手法を実現するために、ＳＲＡＭデータのパラレル−シリアル変換用シフトレジスタ（１）４と、ＳＲＡＭデータのセレクタ回路５と、外部データとＳＲＡＭデータの演算回路６とが必要となる。これらは、各映像線毎に演算回路を配置するよりは面積が小さくなる。
シフトレジスタ（１）４は、ＳＲＡＭデータをパラレル−シリアル変換するシフトレジスタであり、選択されたＳＲＡＭデータがセレクタ回路５により、演算回路６へ送られ、演算が実行される。
演算後のシリアルデータは、表示データラッチ回路（１）８に送られ、表示データのシリアル−パラレル変換用シフトレジスタ（２）７により、シリアル−パラレル変換され、表示データラッチ回路（１）８に、液晶パネル（ＰＮＬ）の１走査ライン分の表示データとして順次格納され、１走査ライン分の映像データとなる。
表示データラッチ回路（１）８にラッチされた表示データ（外部データ、または外部データとＳＲＡＭデータの演算後データ、あるいは、ＲＡＭデータ）は、セレクタ回路９によりいずれかが選択され、表示データラッチ回路（２）１２、表示データラッチ回路（３）１３で１走査ライン分のデータとして保持される。
なお、表示データラッチ回路（３）１３は、ＤＩ（ＲＧＢインターフェース）から入力される信号のタイミングによっては、特に必要ない場合もある。
【００１８】
演算データとＳＲＡＭデータのセレクタ回路９、表示データラッチ回路（２）１２、表示データラッチ回路（３）１３は、表示タイミング発生回路１１で生成される表示タイミング用クロック（ＣＬ１）に基づき動作する。
ＤＩ（ＲＧＢインターフェース）から入力される同期信号（ドットクロック）がない場合には、内部発振器１０により、同期用のタイミングクロックを発生させる必要がある。
ＳＩ（システムインターフェース）のみを使用したシステム、または低消費電力表示のパーシャル表示時がそれにあたる。
表示データラッチ回路（３）１３にラッチされた映像データは、レベルシフト回路１４により電圧レベルが変換された後、ＤＡ変換回路（階調電圧デコード回路）１５においてアナログの階調電圧に変換される。
この階調電圧は、出力回路（電流増幅アンプ回路）１６により電流増幅され、各映像線（Ｓ1〜Ｓ720）に出力される。
ここで、ＤＡ変換回路（階調電圧デコード回路）１５には、階調電圧生成回路１７で生成された６４階調（Ｖ0〜Ｖ63）の階調電圧が入力される。
【００１９】
図７に示す構成において、画像データの流れは以下のようになる。
（１）ＤＩ（ＲＧＢインターフェース）からの画像データ
モードＡ；ＲＡＭを経由しない場合
外部データとＳＲＡＭデータの演算回路６→表示データラッチ回路（１）８→演算データとＲＡＭデータのセレクタ回路９（通常表示）
モードＢ；ＲＡＭを経由する場合
以下のモードＣと同じ（通常表示）
（２）ＳＩ（システムインターフェース）からの画像データ
モードＣ；演算なしの場合
ＳＲＡＭコントロール回路１→ＳＲＡＭ２→ＳＲＡＭデータラッチ回路３→演算データとＳＲＡＭデータのセレクタ回路９（通常表示ｏｒパーシャル表示）
モードＤ；演算ありの場合
ＳＲＡＭコントロール回路１→ＳＲＡＭ２→ＳＲＡＭデータラッチ回路３→ＳＲＡＭデータのセレクタ回路５→外部データとＳＲＡＭデータの演算回路６→表示データラッチ回路（１）８→演算データとＳＲＡＭデータのセレクタ回路９（通常表示（重ね合わせ））
また、表示タイミング用クロック（ＣＬ１）は、ＤＩ（ＲＧＢインターフェース）使用時には、ＤＩ（ＲＧＢインターフェース）に含まる同期用クロック（ＤＯＴＣＬＫ）により生成され、ＤＩ（ＲＧＢインターフェース）不使用時には、発振器１０で生成されたクロックが使用される。
【００２０】
以下、各モードについて説明する。
（１）モードＡ
図８（ａ）は、モードＡにおける画像データの流れを示したものであり、図７の表示データラッチ回路（２）１２までの流れを図示している。
また、図８（ｂ）は、モードＡにおける液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。なお、図８（ｂ）では、ＲＧＢ各６ビットを想定して２６万色と表示する図面であるが、色数、並びに、画素数はこれに限定されるものではない。
モードＡにおける画像データの流れは、ＤＩ（ＲＧＢインターフェース）→演算回路６→表示データラッチ回路（１）８→セレクタ回路９→表示データラッチ回路（２）１２の順となる。
このように、モードＡでは、ＳＲＡＭ２、ＳＲＡＭデータラッチ回路３、シフトレジスタ（１）４、およびセレクタ回路５は使用しないため、これらの回路の動作を停止させることが可能である。
さらに、演算回路６、およびセレクタ回路９に関しても、ＳＲＡＭ２を使用しないことから、データをスルーさせることも可能である。
また、ＤＩ（ＲＧＢインターフェース）の場合、同期クロックも同時に入力されるため、発振器１０も特に使用する必要がない。
但し、発振器１０の動作が安定するまで、数ｍｓの時間が必要となるため、発振器１０を使用するモードＣの状態へのすばやい状態変化に対処するため、発振器１０は動作させ続けておくことも可能である。
なお、発振器１０で生成されるクロックに基づき、液晶駆動電源発生回路１２０で使用する昇圧クロック生成する場合には、発振器１０は動作させ続けておく必要がある。これは、以下で説明する各モードでも同様である。
【００２１】
（２）モードＢ
図９（ａ）は、モードＢにおける画像データの流れを示したものであり、図７の表示データラッチ回路（２）１２までの流れを図示している。
また、図９（ｂ）は、モードＢにおける液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。なお、図９（ｂ）では、ＲＧＢ各６ビットを想定して２６万色を表示する図面であるが、色数、並びに、画素数はこれに限定されるものではない。
モードＢにおける画像データの流れは、ＤＩ（ＲＧＢインターフェース）→ＳＲＡＭコントロール回路１→ＳＲＡＭ２→ＳＲＡＭデータラッチ回路３→セレクタ回路９→表示データラッチ回路（２）１２の順となる。
このように、モードＢでは、シフトレジスタ（１）４、セレクタ回路５、演算回路６、シフトレジスタ（２）７、および表示データラッチ回路（１）８は使用しないため、これらの回路の動作を停止させることが可能である。
さらに、セレクタ回路９に関しても、ＳＲＡＭ２を使用しないことから、データをスルーさせることも可能である。
また、ＤＩ（ＲＧＢインターフェース）の場合、同期クロックも同時に入力されるため、発振器１０も特に使用する必要がない。
但し、発振器１０の動作が安定するまで、数ｍｓの時間が必要となるため、発振器１０を使用するモードＣの状態へのすばやい状態変化に対処するため、発振器１０は動作させ続けておくことも可能である。
【００２２】
（３）モードＣ
図１０（ａ）は、モードＣにおける画像データの流れを示したものであり、図７の表示データラッチ回路（２）１２までの流れを図示している。
モードＣは、ＳＲＡＭコントロール回路１に入力される画像データが、ＳＩ（システムインターフェース）から入力される以外は、図９（ａ）に示すモードＢと同じであるので、再度の説明は省略する。
但し、モードＣでは、ＳＩ（システムインターフェース）から同期クロックが入力されないので、表示タイミング用クロック（ＣＬ１）は、発振器１０で生成されたクロックが使用される。
また、図１０（ｂ）は、モードＣにおける、通常表示状態のときに、液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。なお、図１０（ｂ）では、ＲＧＢ各６ビットを想定して２６万色を表示する図面であるが、色数、並びに、画素数はこれに限定されるものではない。
また、図１０（ｃ）は、モードＣにおける、パーシャル表示状態のときに、液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。尚、図１０（ｃ）のａ，ｂの領域は８色表示の箇所を示しており、それ以外の領域は、白又は黒の非表示領域を示している。また、図１０（ｃ）では、ＳＲＡＭデータが８色の場合を図示しているが、色数、パーシャル表示ライン数（図１０（ｃ）のａ、ｂ）は、これに限定されるものではない。
【００２３】
（４）モードＤ
図１１（ａ）は、モードＤにおける画像データの流れを示したものであり、図７の表示データラッチ回路（２）１２までの流れを図示している。
また、図１１（ｂ）は、モードＤにおける液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。尚、図１１（ｂ）のａ，ｂは、８色＋２６万色の重ね合わせ表示領域を示し、それ以外の領域は２６万色の表示領域を示している。また、図１１（ｂ）では、ＲＧＢ各６ビットを想定して２６万色と図示しているが、色数、並びに、画素数はこれに限定されるものではない。同様に、ＳＲＡＭデータが８色の場合を図示しているが、色数、重ね合わせ表示ライン（図１１（ｂ）のａ、ｂ）も、これに限定されるものではない。
モードＤにおける画像データの流れは、２系統あり、一方の系統が、ＳＩ（システムインターフェース）→ＳＲＡＭコントロール回路１→ＳＲＡＭ２→ＳＲＡＭデータラッチ回路３→ＳＲＡＭデータのセレクタ回路５→演算回路６→表示データラッチ回路（１）８→セレクタ回路９→表示データラッチ回路（２）１２の順であり、他方の系統が、ＤＩ（ＲＧＢインターフェース）→演算回路６→表示データラッチ回路（１）８→セレクタ回路９→表示データラッチ回路（２）１２の順となる。
モードＤでは、ＤＩ（ＲＧＢインターフェース）から同期クロックも同時に入力されるため、発振器１０も特に使用する必要がない。
但し、発振器１０の動作が安定するまで、数ｍｓの時間が必要となるため、発振器１０を使用するモードＣの状態へのすばやい状態変化に対処するため、発振器１０は動作させ続けておくことも可能である。
また、演算回路６において演算することにより、重ね合わせ表示ライン部（図１１（ｂ）のａ、ｂ）を、すべて８色にしたり、一部を２６万色表示、その他を８色、またはＳＲＡＭデータと、ＤＩ（ＲＧＢインターフェース）から入力される外部データを５０％づつ透かして表示することが可能である。
【００２４】
図１２は、図１に示すコントローラ回路、ソースドライバ、およびＳＲＡＭの他の例の概略構成を示すブロック図である。
図１２に示す構成では、映像データの各ビット毎に、外部データとＳＲＡＭデータとの演算回路６を持つことを特徴とするものであり、外部データをシリアル−パラレル変換し、１走査ライン分まとめてＳＲＡＭデータとの演算を行うものである。
前述の図７に示すブロック図と異なる点は、ＳＲＡＭデータのパラレル−シリアル変換用シフトレジスタ（１）４と、ＳＲＡＭデータのセレクタ回路５とが省略され、演算データとＳＲＡＭデータのセレクタ回路９内に、外部データとＳＲＡＭデータの演算回路６が各映像データビット毎に設けられる点である。
図１２に示す構成のように、演算回路６を各映像ビット毎に設けるのは回路規模が大きくなり、チップサイズが増大するが、外部データの転送周期に合わせる必要がないので、タイミングマージンには余裕が生まれる。動作は１走査ライン出力毎の周期程度でよい。
さらに、図１２に示す構成において、プロセスのシュリンクが進みディジタル回路の面積が小さくできる場合は、この構成の回路規模が大きくなる影響が全体から見れば小さくなるため、タイミングマージンが大きい方が設計的に余裕を持てる。
【００２５】
図１２に示す構成において、画像データの流れは以下のようになる。
（１）ＤＩ（ＲＧＢインターフェース）からの画像データ
モードＡ；ＲＡＭを経由しない場合
表示データラッチ回路（１）８→外部データとＳＲＡＭデータの演算回路６→演算データとＲＡＭデータのセレクタ回路９
モードＢ；ＲＡＭを経由する場合
以下のモードＣと同じ
（２）ＳＩ（システムインターフェース）からの画像データ
モードＣ；演算なしの場合
ＳＲＡＭコントロール回路１→ＳＲＡＭ２→ＳＲＡＭデータラッチ回路３→演算データとＳＲＡＭデータのセレクタ回路９
モードＤ；演算ありの場合
ＳＲＡＭコントロール回路１→ＳＲＡＭ２→ＳＲＡＭデータラッチ回路３→外部データとＳＲＡＭデータの演算回路６→演算データとＳＲＡＭデータのセレクタ回路９
【００２６】
以下、各モードについて説明する。
（１）モードＡ
図１３（ａ）は、モードＡにおける画像データの流れを示したものであり、図１２の表示データラッチ回路（２）１２までの流れを図示している。
また、図１３（ｂ）は、モードＡにおける液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。なお、図１３（ｂ）では、ＲＧＢ各６ビットを想定して２６万色を表示する図面であるが、色数、並びに、画素数はこれに限定されるものではない。
モードＡにおける画像データの流れは、ＤＩ（ＲＧＢインターフェース）→表示データラッチ回路（１）８→（演算回路６＋セレクタ回路９）→表示データラッチ回路（２）１２の順となる。
このように、モードＡでは、ＳＲＡＭ２、およびＳＲＡＭデータラッチ回路３は使用しないため、これらの回路の動作を停止させることが可能である。
さらに、演算回路６、セレクタ回路９に関しても、ＳＲＡＭ２を使用しないことから、データをスルーさせることも可能である。
また、ＤＩ（ＲＧＢインターフェース）の場合、同期クロックも同時に入力されるため、発振器１０も特に使用する必要がない。
但し、発振器１０の動作が安定するまで、数ｍｓの時間が必要となるため、発振器１０を使用するモードＣの状態へのすばやい状態変化に対処するため、発振器１０は動作させ続けておくことも可能である。
【００２７】
（２）モードＢ
図１４（ａ）は、モードＢにおける画像データの流れを示したものであり、図１２の表示データラッチ回路（２）１２までの流れを図示している。
また、図１４（ｂ）は、モードＡにおける液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。なお、図１４（ｂ）では、ＲＧＢ各６ビットを想定して２６万色を表示する図面であるが、色数、並びに、画素数はこれに限定されるものではない。
モードＢにおける画像データの流れは、ＤＩ（ＲＧＢインターフェース）→ＳＲＡＭコントロール回路１→ＳＲＡＭ２→ＳＲＡＭデータラッチ回路３→（演算回路６＋セレクタ回路９）→表示データラッチ回路（２）１２の順となる。
このように、モードＢでは、シフトレジスタ（２）７、および表示データラッチ回路（１）８は使用しないため、これらの回路の動作を停止させることが可能である。
さらに、演算回路６、セレクタ回路９に関しても、ＳＲＡＭ２を使用しないことから、データをスルーさせることも可能である。
また、ＤＩ（ＲＧＢインターフェース）の場合、同期クロックも同時に入力されるため、発振器１０も特に使用する必要がない。
但し、発振器１０の動作が安定するまで、数ｍｓの時間が必要となるため、発振器１０を使用するモードＣの状態へのすばやい状態変化に対処するため、発振器１０は動作させ続けておくことも可能である。
【００２８】
（３）モードＣ
図１５（ａ）は、モードＢにおける画像データの流れを示したものであり、図１２の表示データラッチ回路（２）１２までの流れを図示している。
モードＣは、ＳＲＡＭコントロール回路１に入力される画像データが、ＳＩ（システムインターフェース）から入力される以外は、図１４（ａ）に示すモードＢと同じであるので、再度の説明は省略する。
但し、モードＣでは、ＳＩ（システムインターフェース）から同期クロックが入力されないので、表示タイミング用クロック（ＣＬ１）は、発振器１０で生成されたクロックが使用される。
また、図１５（ｂ）は、モードＣにおける、通常表示状態のときに、液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。尚、図１５（ｃ）のａ，ｂの領域は８色表示の箇所を示しており、それ以外の領域は、白又は黒の非表示領域を示している。また、図１５（ｂ）では、ＲＧＢ各６ビットを想定して２６万色と図示しているが、色数、並びに、画素数はこれに限定されるものではない。
また、図１５（ｃ）は、モードＣにおける、パーシャル表示状態のときに、液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。なお、図１５（ｃ）では、ＳＲＡＭデータが８色の場合を図示しているが、色数、パーシャル表示ライン数（図１５（ｃ）のａ、ｂ）は、これに限定されるものではない。
【００２９】
（４）モードＤ
図１６（ａ）は、モードＤにおける画像データの流れを示したものであり、図１２の表
示データラッチ回路（２）１２までの流れを図示している。
また、図１６（ｂ）は、モードＤにおける液晶パネル（ＰＮＬ）に表示される画像を模式的に示す図である。尚、図１１（ｂ）のａ，ｂは、８色＋２６万色の重ね合わせ表示領域を示し、それ以外の領域は２６万色の表示領域を示している。また、図１６（ｂ）では、ＲＧＢ各６ビットを想定して２６万色と図示しているが、色数、並びに、画素数はこれに限定されるものではない。同様に、ＳＲＡＭデータが８色の場合を図示しているが、色数、重ね合わせ表示ライン（図１６（ｂ）のａ、ｂ）も、これに限定されるものではない。
モードＤにおける画像データの流れは、２系統あり、一方の系統が、ＳＩ（システムインターフェース）→ＳＲＡＭコントロール回路１→ＳＲＡＭ２→ＳＲＡＭデータラッチ回路３→（演算回路６＋セレクタ回路９）→表示データラッチ回路（２）１２の順であり、他方の系統が、ＤＩ（ＲＧＢインターフェース）→表示データラッチ回路（１）８→（演算回路６＋セレクタ回路９）→表示データラッチ回路（２）１２の順である。
モードＤでは、ＤＩ（ＲＧＢインターフェース）から同期クロックも同時に入力されるため、発振器１０も特に使用する必要がない。
但し、発振器１０の動作が安定するまで、数ｍｓの時間が必要となるため、発振器１０を使用するモードＣの状態へのすばやい状態変化に対処するため、発振器１０は動作させ続けておくことも可能である。
また、演算回路６において演算することにより、重ね合わせ表示ライン部（図１１（ｂ）のａ、ｂ）を、すべて８色にしたり、一部を２６万色表示、その他を８色、またはＳＲＡＭデータと、ＤＩ（ＲＧＢインターフェース）から入力される外部データを５０％づつ透かして表示することが可能である。
【００３０】
図１７は、図７、あるいは図１２に示す出力回路（電流増幅アンプ回路）１６の一例を示す回路図である。
前述したように、パーシャル表示とは、Ｒ、Ｇ、Ｂそれぞれ２色の合計８色（＝２×２×２）表示で、時計などのみの表示し、さらに、使用する走査ライン数も減少させる表示方法である。
図１７に示す回路は、このパーシャル表示時の消費電力をさらに低減させるようにしたものであり、そのため、出力回路１６のオペアンプ（ＡＭＰ）に並列にクロックドインバータ（ＩＮＶ）を接続し、パーシャル表示時に出力回路１６のオペアンプを停止させて消費電力を少なくするようにしている。
このインバータ（ＩＮＶ）は、電源電圧として、最大階調電圧（Ｖ０）と最小階調電圧（Ｖ６３）供給され、かつ、レベルシフトされたデータ（図１７では、例えば、Ｄ５Ｔ）が入力される。
以下、図１７に示す回路の動作を説明する。
（１）通常表示時は、出力回路１６のオペアンプ（ＡＭＰ）を動作状態とする。
また、クロック（Ｔ）をＨレベル、クロック（Ｂ）をＬレベルとして、インバータ（ＩＮＶ）の動作を停止させる（出力が、ハイインピーダンス状態）。
ここで、電源電圧のＨレベルは、最大階調電圧（Ｖ０）より高いレベルであり、電源電圧のＬベル（ＧＮＤ）は、最小階調電圧（Ｖ６３）より低いレベルのため、クロック（Ｔ，Ｂ）の電圧レベルは電源レベルとして良い。
【００３１】
（２）パーシャル表示時には、出力回路１６のオペアンプ（ＡＭＰ）を停止させる（出力が、ハイインピーダンス状態で、かつ直流（ＤＣ）パスカット状態）。
また、クロック（Ｔ）をＬレベル、クロック（Ｂ）をＨレベルとして、インバータ（ＩＮＶ）を動作状態とする。
インバータ（ＩＮＶ）には、レベルシフタされたデータ（例えば、Ｄ５Ｔ）を入力する。ここで、Ｄ５Ｔは「１」の時にＶ６３（低）の階調電圧が選ばれるデータ、「０」の時にＶ０（高）の階調電圧が選ばれるデータとする。なお、データは、Ｄ０〜Ｄ５のうちの１つを用いればよい。
これにより、インバータ（ＩＮＶ）の出力からは、Ｖ６３（低）の階調電圧、あるいは、Ｖ０（高）の階調電圧が出力される。
これにより、パーシャル表示時に出力回路１６のオペアンプ（ＡＭＰ）を停止させ、Ｖ０の階調電圧、あるいは、Ｖ６３の階調電圧を出力することが可能となり、パーシャル表示時に、低消費電力を大幅に低減することが可能となる。
なお、インバータ（ＩＮＶ）に入力する映像データとして、Ｄ５Ｂを使用する場合は、インバータ（ＩＮＶ）を２段直列に縦続接続することで、論理的に正しい階調電圧を出力することができる。
つまり、インバータ（ＩＮＶ）は、ｎ（ｎ≧２）段であってもよい。但し、インバータ（ＩＮＶ）の電源電圧として印加される電圧（Ｖ０，Ｖ６３）間の貫通電流を低減するためには、最小の１段がよい。
なお、図１７では、映像データが６ビットの場合を図示しているが、映像データは、８ビットでもよく、入力するデータは、Ｄ０〜Ｄ７のうちの１つを用いればよい。
【００３２】
図１７において、パーシャル表示時に必要となるデータはＤ５Ｔだけである。そのため、パーシャル時に、図１７に示すレベルシフト回路１４において、Ｄ５ビット以外のレベルシフト動作は必要がない。
一般的に、レベルシフト回路は、貫通電流が大きいため停止することができれば低消費電力の効果が期待できる。
図１８は、パーシャル表示時に、Ｄ５以外のビットのレベルシフト動作を停止させる場合の回路構成の一例を示す図である。
図１８に示す回路では、パーシャル設定時には、制御線Ａの電圧をＬレベル（ＧＮＤ）とする。
これにより、ナンド回路（ＮＡＮＤ）の出力をＨレベル固定となし、Ｄ０〜Ｄ４ビットの動作を停止させ、パーシャル表示時に消費電力をさらに低減させることが可能となる。
【００３３】
図１９は、図７、あるいは図１２に示す出力回路（電流増幅アンプ回路）１６の他の例を示す回路図である。
図１９において、図１７との違いは、インバータ（ＩＮＶ）の入力に、ＤＡ変換回路（階調電圧デコード回路）１５のデコーダ出力（アナログ電圧）を使用した点である。
チップレイアウト上、映像データを出力回路１６まで配線できない時に、この構成が有効となる。
パーシャル表示時は、ＤＡ変換回路１５のデコーダ出力は、Ｖ０の階調電圧、またはＶ６３の階調電圧、その選択されたいづれか階調電圧をそのまま出力する必要がある。
そのため、図１８に示す回路では、インバータ（ＩＮＶ）は、論理的に出力が反転しないように、偶数段直列に縦続接続する必要がある。
【００３４】
図１７、または図１９に示す回路において、インバータ（ＩＮＶ）に、Ｌレベルのクロック（Ｔ）、及び、Ｈレベルのクロック（Ｂ）を入力した状態において、インバータ（ＩＮＶ）の入力電圧が変化した場合には貫通電流が流れる。
その場合でも、液晶パネル（ＰＮＬ）の表示には問題がないが、消費電力の増加が懸念される。この貫通電流を削減するために、インバータ（ＩＮＶ）の入力電圧の変化時に、インバータ（ＩＮＶ）の動作を停止させる必要がある。
その場合の動作タイミング例を図２０に示す。
図２０において、ＧＡＴＥ ＣＬは、液晶パネル（ＰＮＬ）のゲート線（Ｇ）のＯＮ／ＯＦＦ用のクロックで、Ｈレベルでオン、Ｌレベルでオフとなる。
ＬＩＮＥ ＣＬは、図７、図１２における表示データラッチ回路（３）１３のラッチクロックであり、図２０では、立ち下がり（Ｐ）のポイントで、次の走査ラインのデータをラッチする（データの変化するタイミング）。
データが変化するタイミングの時に、インバータ（ＩＮＶ）が停止（クロック（Ｔ）がＨレベル、クロック（Ｂ）がＬレベル）していれば、貫通電流は流れない。
そのため、図２０に示すＹ−Ｚの期間に、立ち下がり（Ｐ）が位置するようにすればよい。
なお、Ｙ−Ｚの期間は、インバータ（ＩＮＶ）出力がハイインピーダンス状態となり、この期間は、液晶の駆動が行われないことになるが、ハイインピーダンス状態後の時間で十分に液晶が駆動できれば特に問題はない。
また、図２０のＸよりも早い時間に、Ｙのポイントが来ると、前段の書き込み終盤に、インバータ（ＩＮＶ）の出力がハイインピーダンス状態になるため、あまり好ましくないが、液晶に十分書き込んだ後で、かつ液晶に充電したレベルが微小リークによって抜けてしまうほどの時間でなければ、問題はない。
以上説明したように、インバータ（ＩＮＶ）に入力されるデータの変化時間中に、インバータ（ＩＮＶ）を停止することで、貫通電流を無くすことができ、更なる低消費電力化が図りことが可能となる。
【００３５】
図２１は、図７、図１２に示す階調電圧生成回路１７の一例を示す図である。
一般的に、図７、図１２に示す階調電圧生成回路１７は、液晶駆動電源発生回路１２０に生成された電圧（図２１のＶｒｅｆ）を抵抗分圧回路（Ｒａ）により分圧して、複数の階調基準電圧（図２１では、５個の階調基準電圧）を生成し、さらに、当該階調基準電圧間を抵抗分圧回路（Ｒｂ）により分圧して複数の階調電圧（図２１では、６４階調の階調電圧）を生成している。
この場合に、複数の階調基準電圧は、アンプ回路（または、バッファ回路）で電流増幅するようにしている。
図１０（ｃ）に示すパーシャル表示のときには、パーシャル表示ライン以外のラインには、黒または白の表示を行う必要がある。
ここで、黒、または白のみの表示を行う場合、ソースドライバ１３０から映像線（Ｓ）に出力される階調電圧は、上下２値のみしか必要ない。
そのため、図２１に示すように、階調基準電圧をアンプ回路を介して供給している場合には、パーシャル表示状態のときに、Ｖ０の階調電圧、およびＶ６３の階調のアンプ回路（図２１のＡＭＰ０、ＡＭＰ６３）以外のアンプ回路（ＡＭＰａ〜ＡＭＰｅ）の動作を停止させることができ、消費電力を低減させることが可能となる。
このように、パーシャル表示のときに、階調電圧発生回路４７から出力される階調基準電圧を電流増幅するアンプ回路を停止させることで、さらなる低消費電力化を図ることが可能となる。
【００３６】
図２２は、従来の発振器を示す回路図である。
図２２に示す発振器１０は、５個のインバータ（Ｉ１１〜Ｉ１５）が、抵抗素子（Ｒ）を介して直列に接続されるとともに、インバータ（Ｉ１１）とインバータ（Ｉ１２）との間に容量素子（Ｃ２）が接続され、インバータ（Ｉ１１）に容量素子（Ｃ１）を介して電源電圧（Ｖｃｃ）が供給される。
この図２２に示す発振器１０では、抵抗素子Ｒと、容量素子（Ｃ１，Ｃ２）を変えることで、発振周波数を調整することができる。
しかしながら、従来の発振器１０では、発振周波数の安定のため、抵抗素子（Ｒ）は通常の抵抗素子（所謂、外付けの抵抗素子）を使用していた。
すなわち、通常のＣＭＯＳ半導体等では精度のよい抵抗デバイスを形成できないため、駆動回路（ＤＲＶ）を構成する半導体チップ内には、抵抗素子（Ｒ）は内蔵はしていない。これは、ガラス基板上にポリシリコンＴＦＴなどを用いて形成した場合でも同様である。
通常のフル階調表示時は、ＤＩ（ＲＧＢインターフェース）から入力されるクロックを使用する。そのため、本実施例において、ＳＲＡＭデータをパーシャル表示用のみとした場合は、図７、図１２に示す発振器１０を使用するのは、パーシャル表示のときのみである。
パーシャル表示は、色数が少ないこと、および時計などの簡易表示のみであるため、液晶の交流周期等にある程度の変化があっても画質の乱れとして表示されにくい。
したがって、発振器１０に使用する抵抗素子の精度に余裕があるため、抵抗素子を半導体チップ内に内蔵することにより、液晶表示モジュール部品点数を削減することが可能となる。
さらに、抵抗素子を半導体チップ内に内蔵とすることで、いくつかの抵抗値をＭＣＵのコントロールにより（すなわち、ソフト的に）可変にすることも可能となる。即ち、液晶表示モジュールの画質、消費電流に応じて調整が可能となる。
【００３７】
図２３は、本実施例の発振器１０の概略構成を示すブロック図である。
図２３に示す発振器１０は、抵抗素子として、半導体チップ内に内蔵される抵抗アレイ（Ｒ Ｄｅｃｏｄｅｒ）を使用するものである。さらに、外付けの抵抗素子（Ｒ）も使用可能ように、端子（ＰＩＮ１，ＰＩＮ２）を設けている。
図２４は、図２３に示す抵抗アレイ（Ｒ Ｄｅｃｏｄｅｒ）の構成を示す回路図である。
外付けの抵抗素子（Ｒ）を使用する場合には、トランスファゲート回路（ＭＺ１）をオン、トランスファゲート回路（ＭＺ２）をオフとする。このときの発振器１０の電流ループを図２４のＯＳＣＲ＝０で示す。
また、抵抗アレイ（Ｒ Ｄｅｃｏｄｅｒ）を使用する場合には、トランスファゲート回路（ＭＺ１）をオフ、トランスファゲート回路（ＭＺ２）をオンとする。
抵抗アレイ（Ｒ Ｄｅｃｏｄｅｒ）は、複数の内部抵抗が直列に接続され、この内部抵抗をトランスファゲート回路（ＭＺＴ）群の一つで選択することにより、抵抗値が可変可能とされる。
図２４では、抵抗アレイ（Ｒ Ｄｅｃｏｄｅｒ）として、４５０ｋΩを選択したときの発振器１０の電流ループを図２４のＯＳＣＲ＝２に、また、抵抗アレイ（Ｒ Ｄｅｃｏｄｅｒ）として、１７５ｋΩを選択したときの発振器１０の電流ループを図２４のＯＳＣＲ＝１０に、さらに、抵抗アレイ（Ｒ Ｄｅｃｏｄｅｒ）として、５０ｋΩを選択したときの発振器１０の電流ループを図２４のＯＳＣＲ＝１５として図示している。
【００３８】
図２５は、本実施例において、表示タイミング発生回路１１により生成される表示タイミング用クロック（ＣＬ１）と、発振器１０で生成される昇圧クロックを説明するための図である。
図２５（ａ）に示すように、表示タイミング発生回路１１は、ＤＩ（ＲＧＢインターフェース）から入力される水平同期信号（ＨＳＹＮＣ）と、ドットクロック（ＤＯＴＣＬＫ）に基づき、表示タイミング用クロック（ＣＬ１）を生成する。
この表示タイミング用クロック（ＣＬ１）は、周期（図２５（ｂ）に示すＴ１）が一定の信号である。
また、昇圧クロック生成回路２０は、発振器１０で生成されたクロック（ＯＳＣ１）を分周して昇圧クロック（ＤＣＣＬＫ）を生成する。
この昇圧クロック（ＤＣＣＬＫ）の周期（図２５（ｂ）に示すＴ２）は、発振器１０で生成されたクロック（ＯＳＣ１）１周期単位で変更可能である。
図２５に示す回路では、表示タイミング用クロック（ＣＬ１）と、昇圧クロック（ＤＣＣＬＫ）とは、同一の半導体チップ内部で生成されているが、それぞれ基準のクロックが非同期のため生成されるクロック同士も非同期であった。
そのため、表示タイミング用クロック（ＣＬ１）と、昇圧クロック（ＤＣＣＬＫ）との干渉により、液晶パネル（ＰＮＬ）に表示される画像に画質劣化を引き起こす場合があった。
【００３９】
図２６は、本実施例の変形例における、表示タイミング発生回路１１により生成される表示タイミング用クロック（ＣＬ１）と、発振器で生成される昇圧クロックを説明するための図である。
図２６に示す回路は、表示タイミング用クロック（ＣＬ１）と、昇圧クロック（ＤＣＣＬＫ）との干渉により、液晶パネル（ＰＮＬ）に表示される画像に画質劣化を引き起こすの防止するようにしたものである。
図２６に示す回路では、表示制御信号として、表示タイミング発生回路１１により生成される表示タイミング用クロック（ＣＬ１）を使用する場合に、昇圧クロック生成回路２０は、スイッチ（ＳＷ）を介して入力されるドットクロック（ＤＯＴＣＬＫ）に基づき、昇圧クロック（ＤＣＣＬＫ）を生成する。
これにより、表示タイミング用クロック（ＣＬ１）と、昇圧クロック（ＤＣＣＬＫ）とが同期するため、液晶パネル（ＰＮＬ）に表示される画像に画質劣化を引き起こすのを防止することが可能である。
この場合に、昇圧クロック生成回路２０は、下記の２つのモードの昇圧クロック（ＤＣＣＬＫ）を生成する。
【００４０】
（１）モード１
周期が、表示タイミング用クロック（ＣＬ１）と同一周期で、かつ、液晶駆動電源発生回路１２０の充放電比率となるＤｕｔｙ比が可変可能な昇圧クロック（ＤＣＣＬＫ）（図２６（ｂ）に示すＴ３参照）
（２）モード２
ドットクロック（ＤＯＴＣＬＫ）に同期し、周期が可変可能であるとともに、液晶駆動電源発生回路１２０の充放電比率となるＤｕｔｙ比は５０％固定とされる昇圧クロック（ＤＣＣＬＫ）（図２６（ｂ）に示すＴ４参照）。
但し、このモード２では、昇圧クロック（ＤＣＣＬＫ）は、表示タイミング用クロック（ＣＬ１）とは非同期となる。
なお、前述の説明では、本発明をＴＦＴ方式の液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、ＳＴＮ方式の液晶表示モジュール、あるいは、有機ＥＬ素子を有するＥＬ表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図２】本発明の実施例のＲＡＭの１メモリセルを示す回路図である。
【図３】本発明の実施例のＲＡＭの変形例の１メモリセルを示す回路図である。
【図４】本発明の実施例のＲＡＭの変形例の１メモリセルを示す回路図である。
【図５】本発明の実施例のＲＡＭの変形例の１メモリセルを示す回路図である。
【図５（ａ）】図３に示す１メモリセルのより具体的な回路構成の一例を示す回路図である。
【図５（ｂ）】図３に示す１メモリセルのより具体的な回路構成の他の例を示す回路図である。
【図６】本発明の実施例のＲＡＭの内部構成を示すブロック図である。
【図７】図１に示すコントローラ回路、ソースドライバ、およびＳＲＡＭの一例の概略構成を示すブロック図である。
【図８】図７に示す構成において、モードＡにおける画像データの流れ、および液晶パネルの表示画像を示す図である。
【図９】図７に示す構成において、モードＢにおける画像データの流れ、および液晶パネルの表示画像を示す図である。
【図１０】図７に示す構成において、モードＣにおける画像データの流れ、および液晶パネルの表示画像を示す図である。
【図１１】図７に示す構成において、モードＤにおける画像データの流れ、および液晶パネルの表示画像を示す図である。
【図１２】図１に示すコントローラ回路、ソースドライバ、およびＳＲＡＭの他の例の概略構成を示すブロック図である。
【図１３】図１２に示す構成において、モードＡにおける画像データの流れ、および液晶パネルの表示画像を示す図である。
【図１４】図１２に示す構成において、モードＢにおける画像データの流れ、および液晶パネルの表示画像を示す図である。
【図１５】図１２に示す構成において、モードＣにおける画像データの流れ、および液晶パネルの表示画像を示す図である。
【図１６】図１２に示す構成において、モードＤにおける画像データの流れ、および液晶パネルの表示画像を示す図である。
【図１７】図７、あるいは図１２に示す出力回路（電流増幅アンプ回路）１６の一例を示す回路図である。
【図１８】パーシャル表示時に、Ｄ５以外のビットのレベルシフト動作を停止させる場合の回路構成の一例を示す図である。
【図１９】図７、あるいは図１２に示す出力回路（電流増幅アンプ回路）１６の他の例を示す回路図である。
【図２０】図１７、図１９に示す回路において、インバータ（ＩＮＶ）の入力電圧の変化時に、インバータ（ＩＮＶ）の動作を停止させるためのタイミングチャートを示す図である。
【図２１】図７、図１２に示す階調電圧生成回路の一例を示す図である。
【図２２】従来の発振器を示す回路図である。
【図２３】本発明の実施例の発振器の概略構成を示すブロック図である。
【図２４】図２３に示す抵抗アレイ（Ｒ Ｄｅｃｏｄｅｒ）の構成を示す回路図である。
【図２５】本発明の実施例において、表示タイミング発生回路により生成される表示タイミング用クロック（ＣＬ１）と、発振器で生成される昇圧クロックを説明するための図である。
【図２６】本発明の実施例の変形例における、表示タイミング発生回路により生成される表示タイミング用クロック（ＣＬ１）と、発振器で生成される昇圧クロックを説明するための図である。
【図２７】従来のＳＲＡＭの１メモリセルを示す回路図である。
【図２８】本発明の実施例のＲＡＭの変形例の１メモリセルを示す回路図である。
【符号の説明】
【００４２】
１  ＳＲＡＭコントロール回路
２  半導体メモリ（Static Random Access Memory；ＳＲＡＭ）
３  ＳＲＡＭデータラッチ回路
４  パラレル−シリアル変換用シフトレジスタ（１）
５，９  セレクタ回路
６  演算回路
７  シリアル−パラレル変換用シフトレジスタ（２）
８  表示データラッチ回路（１）
１０  発振器
１１  表示タイミング発生回路
１２  表示データラッチ回路（２）
１３  表示データラッチ回路（３）
１４  レベルシフト回路
１５  ＤＡ変換回路（階調電圧デコード回路）
１６  出力回路（電流増幅アンプ回路）
１７  階調電圧生成回路
２０  昇圧クロック生成回路
１００  コントローラ回路
１２０  液晶駆動電源発生回路
１３０  ソースドライバ
１４０  ゲートドライバ
１５０  メモリ回路
１５１  メモリセル
１５２  Ｘ方向制御回路
１５３  Ｙ方向制御回路
１５４  マルチプレクサ
１５５  書き込み回路
１５６，１５７  読み出し回路
ＰＮＬ  液晶パネル
Ｓ  映像線（またはドレイン線）
Ｇ  走査線（またはゲート線）
ＴＦＴ  薄膜トランジスタ
ＩＴＯ１  画素電極
ＩＴＯ２  共通電極（対向電極、または、コモン電極）
ＬＣ  液晶容量
ＧＬＡＳＳ  ガラス基板
ＤＲＶ  駆動回路
Ｗ，Ｗ１，Ｗ１Ｂ，Ｗ２，Ｗ２Ｂ  ワード線
ＤＴ，ＤＢ  データ線
Ｍ１，Ｍ２，Ｍ１１，Ｍ１３，Ｍ１５  Ｎ型ＭＯＳトランジスタ
Ｍ３，Ｍ４，Ｍ１２，Ｍ１４，Ｍ１６  Ｐ型ＭＯＳトランジスタ
Ｉ１〜Ｉ４，Ｉ１１〜Ｉ１５，ＩＮＶ  インバータ
ｎｏｄｅ１，ｎｏｄｅ２  内部ノード
ＡＭＰ  オペアンプ
ＮＡＮＤ  ナンド回路
Ｒａ，Ｒｂ  抵抗分圧回路
ＡＭＰ０，ＡＭＰ６３，ＡＭＰａ〜ＡＭＰｅ  アンプ回路
Ｒ  抵抗素子
Ｃ１，Ｃ２  容量素子
ＰＩＮ１，ＰＩＮ２  端子
ＭＺ１，ＭＺ２，ＭＺＴ  トランスファゲート回路
Ｒ Ｄｅｃｏｄｅｒ  抵抗アレイ
【図１】
2005275382.tif 000003
【図２】
2005275382.tif 000004
【図３】
2005275382.tif 000005
【図４】
2005275382.tif 000006
【図５】
2005275382.tif 000007
【図５（ａ）】
2005275382.tif 000008
【図５（ｂ）】
2005275382.tif 000009
【図６】
2005275382.tif 000010
【図７】
2005275382.tif 000011
【図８】
2005275382.tif 000012
【図９】
2005275382.tif 000013
【図１０】
2005275382.tif 000014
【図１１】
2005275382.tif 000015
【図１２】
2005275382.tif 000016
【図１３】
2005275382.tif 000017
【図１４】
2005275382.tif 000018
【図１５】
2005275382.tif 000019
【図１６】
2005275382.tif 000020
【図１７】
2005275382.tif 000021
【図１８】
2005275382.tif 000022
【図１９】
2005275382.tif 000023
【図２０】
2005275382.tif 000024
【図２１】
2005275382.tif 000025
【図２２】
2005275382.tif 000026
【図２３】
2005275382.tif 000027
【図２４】
2005275382.tif 000028
【図２５】
2005275382.tif 000029
【図２６】
2005275382.tif 000030
【図２７】
2005275382.tif 000031
【図２８】
2005275382.tif 000032