(57)【要約】【課題】  製造工程数を削減するとともに、プラグ同士の接触抵抗を低減した半導体装置の製造方法を提供する。【解決手段】  コンタクトプラグを形成するための第１の開孔１３２を有する第１の層間絶縁膜１０４を形成し、第１の層間絶縁膜１０４上と第１の開孔１３２に第１の導電性膜を均一に形成し、リソグラフィ工程により第１の開孔１３２を除く部位に配線のパターンを有するレジスト１９２を形成し、第１の異方性エッチングを行うことにより、レジスト１９２で被覆された部位を除く第１の導電性膜を第１の層間絶縁膜１０４の上面が露出するまで除去して配線とコンタクトプラグとを形成する。【選択図】  図３
2005026641.tif 000002
【特許請求の範囲】
【請求項１】
コンタクトプラグと、該コンタクトプラグと電気的に絶縁された配線とを有する半導体装置の製造方法であって、
前記コンタクトプラグを形成するための第１の開孔を有する第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上と前記第１の開孔に第１の導電性膜を均一に形成し、
リソグラフィ工程により前記第１の開孔を除く部位に前記配線のパターンを有するレジストを形成し、
第１の異方性エッチングを行うことにより、前記レジストで被覆された部位を除く前記第１の導電性膜を前記第１の層間絶縁膜の上面が露出するまで除去して前記配線と前記コンタクトプラグとを形成する半導体装置の製造方法。
【請求項２】
前記第１の導電性膜を形成する際、前記第１の開孔上の該第１の導電性膜上面に窪み部を形成し、
前記第１の異方性エッチングにより前記コンタクトプラグの上面に窪み部を形成し、
前記配線と前記コンタクトプラグとを形成した後、前記レジストを除去し、
前記コンタクトプラグの窪み部の一部を露出させる第２の開孔を有する第２の層間絶縁膜を形成し、
前記第２の開孔に第２の導電性膜を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の開孔の直径の最大値が前記第１の導電性膜の膜厚の１．３〜２倍である請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１の異方性エッチングの後、前記コンタクトプラグと前記配線との最短距離を大きくするために該コンタクトプラグの前記第１の導電性膜を削る第２の異方性エッチングを行う請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記第１の導電性膜をＣＶＤ法により形成する請求項１乃至４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記第１の導電性膜がタングステンを含む膜である請求項１乃至５のいずれか１項記載の半導体装置の製造方法。
【請求項７】
第１のコンタクトプラグと該第１のコンタクトプラグに接続された第２のコンタクトプラグとを有する半導体装置であって、
前記第１のコンタクトプラグは、前記第２のコンタクトプラグとの接触面に窪んだ形状を有し、
前記第２のコンタクトプラグは、該第２のコンタクトプラグにおける前記第１のコンタクトプラグ方向に垂直な断面の面積が該第１のコンタクトプラグに近いほど小さくなる形状である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクトプラグと配線とを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）およびロジック混載ＤＲＡＭ等において、ＤＲＡＭメモリセルの構成とその製造方法が開示されている（例えば、特許文献１参照）。
【０００３】
図８は従来のＤＲＡＭの一構成例としてメモリセル形成領域を示す断面図である。なお、トランジスタについては上記文献に開示された構成と同様なためその詳細な説明を省略する。
【０００４】
ＤＲＡＭのメモリセルは、半導体基板１００の表面に形成されたトランジスタと、トランジスタ上に層間絶縁膜を介して形成された容量とを有する。図８に示すように、トランジスタのソース電極１１２と容量とを電気的に接続するためにコンタクトプラグが用いられている。コンタクトプラグには、トランジスタのドレイン電極１１４に電圧を印加するための配線であるビット線とトランジスタとの間に形成されたセルコンタクトプラグと、セルコンタクトプラグと容量とを接続するための容量コンタクトプラグ２７０とがある。
【０００５】
上記セルコンタクトプラグには、トランジスタのドレイン電極１１４とビット線を接続するための第１のセルコンタクトプラグ２５０と、容量コンタクトプラグ２７０に接続された第２のセルコンタクトプラグ２５２とを有する。
【０００６】
トランジスタのソース電極１１２およびドレイン電極１１４は半導体基板表面に不純物を拡散して形成された不純物拡散層であり、半導体基板内におけるソース電極１１２およびドレイン電極１１４の側面は図に示さない活性領域を除いて素子分離絶縁膜１１６で覆われている。
【０００７】
容量は電荷を蓄えるための下部電極１８０と、プレート電極となる上部電極１８４と、下部電極１８０および上部電極１８４の間に挟まれた誘電体１８２とを有する。下部電極１８０が容量コンタクトプラグ２７０に接続されている。
【０００８】
なお、第１のセルコンタクトプラグ２５０と第２のセルコンタクトプラグ２５２はシリコン酸化膜１０４により電気的に絶縁されている。また、第１のビット線２６０、第２のビット線２６２、第３のビット線２６４、および容量コンタクトプラグ２７０はシリコン酸化膜１０５とシリコン酸化膜１０６とにより相互に電気的に絶縁されている。
【０００９】
上記構成の半導体装置の製造方法について説明する。
【００１０】
図９（ａ）に示すように、半導体基板１００に素子分離絶縁膜１１６を形成し、ソース電極１１２およびドレイン電極１１４等を備えたトランジスタを形成した後、シリコン窒化膜１０２とシリコン酸化膜１０４を形成する。続いて、シリコン窒化膜１０２とシリコン酸化膜１０４に、公知のリソグラフィ工程とエッチング工程によりセルコンタクトプラグのためのセルコンタクト孔２３０を形成し、導電性膜として窒化チタン（ＴｉＮ）膜２５４とタングステン（Ｗ）膜２５６をセルコンタクト孔２３０に埋め込むとともにシリコン酸化膜１０４上に形成する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理によりシリコン酸化膜１０４上の導電性膜を除去し、第１のセルコンタクトプラグ２５０と第２のセルコンタクトプラグ２５２を形成する。
【００１１】
続いて、第２のセルコンタクトプラグ２５２とビット線との絶縁性をより確保するためにプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜１０５を形成し、公知のリソグラフィ工程およびエッチング工程により第１のセルコンタクトプラグ２５０上のシリコン酸化膜１０５にビットコンタクト孔２３２を形成する。そして、導電性膜としてＴｉＮ膜２６６とＷ膜２６８を順に形成する（図９（ｂ））。
【００１２】
その後、導電性膜でビット線を形成するために、公知のリソグラフィ工程でレジスト２９０を形成し、ＴｉＮ膜２６６とＷ膜２６８に異方性エッチングを行って、第１のビット線２６０、第２のビット線２６２および第３のビット線２６４を形成する（図９（ｃ））。
【００１３】
レジスト２９０を除去した後、図８で示したシリコン酸化膜１０６を形成する。そして、上記セルコンタクトプラグと同様にしてシリコン酸化膜１０６に、図８で示した容量コンタクトプラグ２７０を形成する。続いて、ＳｉＯＮ膜１０８とシリコン酸化膜１１０を形成し、公知のリソグラフィ工程およびエッチング工程により容量コンタクトプラグ２７０上のＳｉＯＮ膜１０８とシリコン酸化膜１１０に容量開孔を形成する。続いて、容量開孔の底部と側壁にＴｉＮ膜で下部電極１８０を形成した後、誘電体のための絶縁膜を形成し、さらに、不純物拡散したポリシリコン膜を容量開孔に埋め込む。そして、公知のリソグラフィ工程およびエッチング工程により誘電体１８２と上部電極１８４を形成する。その後、層間絶縁膜を形成し、図に示さない素子間接続配線および保護膜を形成することで、上記半導体装置が作製される。
【００１４】
【特許文献１】特開２００３−００７８５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述の製造方法では、ビット線と第２のセルコンタクトプラグとの絶縁性をより確保するために層間絶縁膜としてシリコン酸化膜１０５を設け、第１のセルコンタクトプラグと第１のビット線とを接続するためのビットコンタクト孔を形成している。そのため、ビットコンタクト孔をシリコン酸化膜１０５に形成するためのリソグラフィ工程とエッチング工程が必要になり、工程数が増えることで半導体装置の製造期間が長くなってしまうという問題があった。
【００１６】
また、図８に示したように容量コンタクトプラグが逆テーパー形状であると、容量コンタクトプラグにおける第２のセルコンタクトプラグ方向に垂直な断面の面積が第２のセルコンタクトプラグに近づくほど小さくなる。そのため、第２のセルコンタクトプラグと容量の下部電極との距離が大きくなるほど、第２のセルコンタクトプラグと容量コンタクトプラグとの接触面積は小さくなる。上述のように、層間絶縁膜としてシリコン酸化膜１０５を形成すると、第２のセルコンタクトプラグと下部電極との距離が大きくなるため、プラグ同士の接触部の面積が小さくなり、その抵抗が大きくなるという問題があった。
【００１７】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、製造工程数を削減するとともに、プラグ同士の接触抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明の半導体装置の製造方法は、コンタクトプラグと、該コンタクトプラグと電気的に絶縁された配線とを有する半導体装置の製造方法であって、
前記コンタクトプラグを形成するための第１の開孔を有する第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上と前記第１の開孔に第１の導電性膜を均一に形成し、
リソグラフィ工程により前記第１の開孔を除く部位に前記配線のパターンを有するレジストを形成し、
第１の異方性エッチングを行うことにより、前記レジストで被覆された部位を除く前記第１の導電性膜を前記第１の層間絶縁膜の上面が露出するまで除去して前記配線と前記コンタクトプラグとを形成するものである。
【００１９】
本発明では、コンタクトプラグのために形成した第１の導電性膜で、コンタクトプラグと電気的に絶縁された配線も形成しているため、配線のために導電性膜を新たに形成する必要がなく、従来よりも工程が削減される。
【００２０】
また、上記本発明の半導体装置の製造方法において、前記第１の導電性膜を形成する際、前記第１の開孔上の該第１の導電性膜上面に窪み部を形成し、
前記第１の異方性エッチングにより前記コンタクトプラグの上面に窪み部を形成し、
前記配線と前記コンタクトプラグとを形成した後、前記レジストを除去し、
前記コンタクトプラグの窪み部の一部を露出させる第２の開孔を有する第２の層間絶縁膜を形成し、
前記第２の開孔に第２の導電性膜を形成することとしてもよい。
【００２１】
本発明では、第１の導電性膜における第１の開孔の部位で上面が窪んだ形状になっているため、第１の異方性エッチング後もその形状がコンタクトプラグ上面に形成される。そのため、コンタクトプラグにおける第２の導電性膜との接触面積が従来よりも大きくなり、その接触抵抗がより小さくなる。
【００２２】
また、上記本発明の半導体装置の製造方法において、前記第１の開孔の直径の最大値が前記第１の導電性膜の膜厚の１．３〜２倍であることとしてもよい。
【００２３】
本発明では、第１の開孔の最大直径が第１の導電性膜の膜厚の１．３〜２倍であるため、第１の開孔内に導電性膜が十分に埋め込まれる。そのため、第１の異方性エッチングで第１の開孔内部の導電性膜が全て除去されることを防げる。
【００２４】
また、上記本発明の半導体装置の製造方法において、前記第１の異方性エッチングの後、前記コンタクトプラグと前記配線との最短距離を大きくするために該コンタクトプラグの前記第１の導電性膜を削る第２の異方性エッチングを行うこととしてもよい。
【００２５】
本発明では、第２の異方性エッチングを行うことでコンタクトプラグと配線との距離が大きくなり、コンタクトプラグと配線との絶縁性がより確保される。
【００２６】
また、上記本発明の半導体装置の製造方法において、前記第１の導電性膜をＣＶＤ法により形成することとしてもよい。
【００２７】
本発明では、第１の導電性膜をＣＶＤ法により形成しているため、第１の開孔上の第１の導電性膜上面に窪み部が形成される。また、結晶粒による凹凸形状が第１の導電性膜の表面に形成されるため、コンタクトプラグにおける第２の導電性膜との接触面積がより大きくなり、接触抵抗がさらに小さくなる。
【００２８】
さらに、上記本発明の半導体装置の製造方法において、前記第１の導電性膜がタングステンを含む膜であることとしてもよい。
【００２９】
一方、上記目的を達成するための本発明の半導体装置は、第１のコンタクトプラグと該第１のコンタクトプラグに接続された第２のコンタクトプラグとを有する半導体装置であって、
前記第１のコンタクトプラグは、前記第２のコンタクトプラグとの接触面に窪んだ形状を有し、
前記第２のコンタクトプラグは、該第２のコンタクトプラグにおける前記第１のコンタクトプラグ方向に垂直な断面の面積が該第１のコンタクトプラグに近いほど小さくなる形状である。
【００３０】
本発明では、第２のコンタクトプラグについての第１のコンタクトプラグ方向に垂直な断面の面積が第１のコンタクトプラグに近いほど小さくなる形状であっても、第１のコンタクトプラグにおける第２のコンタクトプラグとの接触面が窪んだ形状であるため、第１のコンタクトプラグと第２のコンタクトプラグとの接触面積が従来よりも大きくなり、その接触抵抗が低減する。
【発明の効果】
【００３１】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００３２】
本発明では、コンタクトプラグのために形成した導電性膜でビット線も形成しているため、従来よりも大幅に工程が削減され、製造工程の簡略化が図れ、半導体装置の製造期間を短縮できる。
【００３３】
また、第１のコンタクトプラグの上面が窪んだ形状になっているため、第１のコンタクトプラグに接続される第２のコンタクトプラグとの接触面積が従来よりも大きくなり、接触抵抗がより小さくなる。
【発明を実施するための最良の形態】
【００３４】
本発明の半導体装置は、セルコンタクト孔に埋め込むために形成された導電性膜によりセルコンタクトプラグとビット線とが形成された構造を有することを特徴とする。
【実施例１】
【００３５】
本発明の半導体装置の構成について説明する。ここでは、従来と同様に半導体装置としてＤＲＡＭの場合で説明する。
【００３６】
図１は本発明の半導体装置の一構成例を示す断面図であり、ＤＲＡＭメモリセル領域の断面図である。以下では、従来と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【００３７】
図１に示すように、半導体装置は、トランジスタのソース電極１１２に接続された第２のセルコンタクトプラグ１５２と、第２のセルコンタクトプラグ１５２に接続された容量コンタクトプラグ１７０とを有する構成である。
【００３８】
本実施例では、層間絶縁膜として従来のシリコン酸化膜１０５を形成していないため、第２のセルコンタクトプラグ１５２と下部電極１８０との距離が短くなり、容量コンタクトプラグ１７０が逆テーパー形状であると、第２のセルコンタクトプラグ１５２と容量コンタクトプラグ１７０との接触面積が従来よりも大きくなる。そのため、プラグ同士の接触抵抗がより小さくなる。なお、容量コンタクトプラグ１７０を逆テーパー形状にすることで、容量コンタクトプラグ１７０と第２のビット線１６２および第３のビット線１６４との合わせずれに対する余裕を確保している。
【００３９】
また、第１のビット線１６０が第１のセルコンタクトプラグ１５０と一体に形成されている。そのため、第１のビット線１６０に電圧を印加すると、従来のようなビット線とセルコンタクトプラグ間の接触抵抗による電圧降下が低減され、印加電圧により近い電圧がトランジスタのドレイン電極１１４に印加される。
【００４０】
さらに、第２のセルコンタクトプラグ１５２の最上部が第２のビット線１６２および第３のビット線１６４の下面よりも低い位置にあるため、第２のコンタクトプラグ１５２と上記２つのビット線との絶縁性がより確保される。
【００４１】
なお、第１のセルコンタクトプラグ１５０と第２のセルコンタクトプラグ１５２は、シリコン酸化膜１０４内に形成され、シリコン酸化膜１０４により電気的に絶縁されている。また、第１のビット線１６０、第２のビット線１６２、第３のビット線１６４、および容量コンタクトプラグ１７０は、シリコン酸化膜１０６内に形成され、シリコン酸化膜１０６により相互に電気的に絶縁されている。
【００４２】
次に、上述した構成の半導体装置の製造方法について説明する。
【００４３】
本発明の半導体装置の製造方法は、導電性膜を層間絶縁膜上に形成するとともに層間絶縁膜に形成された孔部に導電性膜を埋め込んだ後、リソグラフィ工程およびエッチング工程によりビット線とセルコンタクトプラグとを形成するものである。
【００４４】
図２乃至図５は半導体装置の製造方法を示す断面図である。
【００４５】
図２（ａ）に示すように、従来と同様にして半導体基板１００に素子分離絶縁膜１１６を形成し、ソース電極１１２およびドレイン電極１１４等を備えたトランジスタを形成する。その後、エッチングストッパ膜としてシリコン窒化膜１０２を３０〜６０ｎｍ形成し、プラズマＣＶＤ法により層間絶縁膜としてシリコン酸化膜１０４を２５０〜４００ｎｍ形成する。
【００４６】
続いて、公知のリソグラフィ工程により所定の開孔パターンを有するレジスト１９０を形成した後、異方性エッチングを行うことで、ドレイン電極１１４まで貫通する第１のセルコンタクト孔１３０とソース電極１１２まで貫通する第２のセルコンタクト孔１３２をシリコン窒化膜１０２およびシリコン酸化膜１０４に形成する（図２（ｂ））。なお、以下では、第１のセルコンタクト孔１３０と第２のセルコンタクト孔１３２をセルコンタクト孔と総称し、セルコンタクト孔はこの発明の第１の開孔となる。
【００４７】
レジスト１９０を除去した後、バリアメタル膜となるＴｉＮ膜１５４を形成し、続いて、ＣＶＤ法によりＷ膜１５６を均一に形成してセルコンタクト孔にタングステンを埋め込む（図２（ｃ））。このとき、ＣＶＤ法によりＷ膜１５６を形成することで、Ｗ膜１５６の表面には結晶粒による凹凸形状が形成される。
【００４８】
そして、公知のリソグラフィ工程によりビット線パターンを有するレジスト１９２を形成する（図３（ｄ））。Ｗ膜１５６のうち上面が露出した部位を除去するためにエッチングガスとしてＳＦ6およびＣＨＦ3等の混合ガスを用いた異方性エッチングを行う。
【００４９】
続いて、上述のようにしてＷ膜１５６の一部を除去したことで、上面が露出した部位のＴｉＮ膜１５４を除去するためにエッチングガスとしてＣｌ2およびＡｒ等の混合ガスを用いた異方性エッチングを行って、第１のビット線１６０、第２のビット線１６２および第３のビット線１６４を形成する（図３（ｅ））。このとき、図３（ｅ）に示すように、第１のビット線１６０と第１のセルコンタクトプラグ１５０とが一体に形成される。
【００５０】
また、第２のセルコンタクト孔１３２内のＷ膜１５６の上面は凹凸形状を有している。これはビット線形成のための異方性エッチングがＷ膜１５６に対して均一に行われ、図２（ｃ）の工程で形成された表面の凹凸形状がエッチング後のＷ膜１５６の上面に形成されるためである。
【００５１】
続いて、ＴｉＮ膜１５４をエッチングした条件で追加エッチングし、図４（ｆ）に示すように、第２のセルコンタクト孔１３２内のＷ膜１５６とＴｉＮ膜１５４を削って、第２のセルコンタクトプラグ１５２の最上部が第２のビット線１６２および第３のビット線１６４の下面よりも低い位置になるようにする。ここでは、ＴｉＮ膜エッチング条件がシリコン酸化膜との選択比が大きいため、シリコン酸化膜がほとんどエッチングされない。
【００５２】
レジスト１９２を除去した後、層間絶縁膜としてシリコン酸化膜１０６を２５０〜４００ｎｍ形成する。続いて、公知のリソグラフィ工程およびエッチング工程により第２の開孔として容量コンタクト孔１３４を形成する。そして、バリアメタル膜となるＴｉＮ膜１７２と、Ｗ膜１７４を形成した後、ＣＭＰ処理によりシリコン酸化膜１０６の上面が露出するまでＷ膜１７４とＴｉＮ膜１７２を削り、容量コンタクトプラグ１７０を形成する（図４（ｇ））。
【００５３】
そして、エッチングストッパ膜としてＳｉＯＮ膜１０８を３０〜６０ｎｍ、層間絶縁膜としてシリコン酸化膜１１０を２５０〜４００ｎｍ形成する。その後、従来と同様にしてＳｉＯＮ膜１０８とシリコン酸化膜１１０に容量開孔を形成し、容量の下部電極１８０、誘電体１８２および上部電極１８４を形成する（図５）。以下、従来と同様なため説明を省略する。
【００５４】
上述のようにして、セルコンタクトプラグのための導電性膜でビット線も形成しているため、セルコンタクトプラグ形成のためのＣＭＰ処理を行う必要がなく、ビット線のために新たな導電性膜を形成する必要がない。
【００５５】
また、従来では第２のセルコンタクトプラグ２５２と第２のビット線２６２および第３のビット線２６４との絶縁性をより確保するためにシリコン酸化膜１０５を形成していたが、上記実施例では、第２のセルコンタクトプラグ１５２の導電性膜を異方性エッチングで削り、第２のセルコンタクトプラグ１５２と第２のビット線１６２および第３のビット線１６４との最短距離を大きくすることで、第２のセルコンタクトプラグ１５２とビット線との絶縁性をより確保している。そのため、シリコン酸化膜１０５を形成する必要がない。
【００５６】
さらに、シリコン酸化膜１０５を形成した場合には、第１のビット線２６０と第１のセルコンタクトプラグ２５０を接続するためにビットコンタクト孔２３２を形成しなければならないが、上述したように、ビットコンタクト孔２３２形成のためのリソグラフィ工程とエッチング工程が必要ない。
【００５７】
本発明では、上述のことから、セルコンタクトプラグのためのＣＭＰ処理工程と、ビット線のための新たな導電性膜の形成工程と、シリコン酸化膜１０５の形成工程と、ビットコンタクト孔２３２形成のためのリソグラフィ工程およびエッチング工程とを削減でき、製造工程の簡略化が図れ、半導体装置の製造期間を短縮できる。
【００５８】
また、第２のセルコンタクトプラグ１５２の上面が結晶粒による凹凸を有する形状であるため、容量コンタクトプラグ１７０との接触面積がより大きくなり、接触抵抗がさらに小さくなる。
【実施例２】
【００５９】
本実施例は、セルコンタクトプラグにおける容量コンタクトプラグとの接触面が窪んだ形状であることを特徴とする。
【００６０】
本実施例の半導体装置の構成について説明する。
【００６１】
図６は本実施例の半導体装置の構成を示す断面図である。なお、以下では、実施例１と同様の構成については同一の符号を付し、その詳細な説明を省略する。
【００６２】
図６に示すように、第２のセルコンタクトプラグ１５８における容量コンタクトプラグ１７０との接触面の中央が窪んだ形状になっている。そのため、第２のセルコンタクトプラグ１５８と容量コンタクトプラグ１７０の接触面積がさらに大きくなり、プラグ同士の接触抵抗がより小さくなる。
【００６３】
次に、本実施例の半導体装置の製造方法について説明する。なお、実施例１と同様の工程についてはその詳細な説明を省略する。
【００６４】
実施例１の図２（ａ）および（ｂ）で示した工程と同様にして、シリコン窒化膜１０２およびシリコン酸化膜１０４を形成した後、第１のセルコンタクト孔１３０と第２のセルコンタクト孔１３２を形成する。本実施例では、第１のセルコンタクト孔１３０および第２のセルコンタクト孔１３２の上部直径を０．１２〜０．１４μｍに形成する。
【００６５】
続いて、レジスト１９０を除去した後、図７（ａ）に示すように、バリアメタル膜となるＴｉＮ膜１５４を２０ｎｍ形成し、続いて、ＣＶＤ法によりＷ膜１５６を５０〜７０ｎｍ均一に形成してセルコンタクト孔にタングステンを埋め込む。このとき、ＣＶＤ法によりＷ膜１５６を形成することで、セルコンタクト孔上のＷ膜１５６の上面に窪みが形成される。
【００６６】
その後、図３（ｄ）乃至図４（ｆ）で示したリソグラフィ工程およびエッチング工程を行うことで、図７（ｂ）に示すように、第１のビット線１６６と第１のセルコンタクトプラグ１５０とを一体に形成し、第２のビット線１６２、第３のビット線１６４および第２のセルコンタクトプラグ１５８を形成する。
【００６７】
図７（ｂ）に示すように、第２のセルコンタクト孔１３２内のＷ膜１５６の上面中央を窪んだ形状にしている。これはビット線形成のための異方性エッチングがＷ膜１５６に対して均一に行われ、図７（ａ）の工程で形成された窪み形状がエッチング後のＷ膜１５６の上面に形成されるためである。
【００６８】
その後、図４（ｇ）に示した工程以降について実施例１と同様に行うことで、図６に示した半導体装置が作製される。
【００６９】
本実施例では、上述したように、セルコンタクト孔に十分に導電性膜を埋め込むために、セルコンタクト孔の直径が０．１２〜０．１４μｍの場合に、導電性膜の膜厚として、バリアメタル膜の膜厚とＷ膜の膜厚とを合わせた７０〜９０ｎｍにしている。このことから、セルコンタクト孔の直径の最大値は導電性膜の膜厚の１．３（＝０．１２／０．０９）〜２（＝０．１４／０．０７）倍にすることが望ましいことがわかる。このようにしてセルコンタクト孔に導電性膜を十分に埋め込むことにより、ビット線形成のためのエッチング工程で、セルコンタクトプラグ底部のソース電極１１２が露出するまで導電性膜がエッチングされることがない。
【００７０】
ビット線の導電性膜の膜厚が薄すぎると十分な電気的導通を得られなくなるが、導電性膜の上記膜厚は、直径０．１２〜０．１４μｍのセルコンタクト孔に対して埋め込み性がよいだけでなく、電気的導通を得るために十分である。
【００７１】
また、第２のセルコンタクトプラグ１５８の上面が窪んだ形状になっているため、容量コンタクトプラグ１７０との接触面積が大きくなり、接触抵抗がより小さくなる。
【００７２】
なお、上記実施例１および実施例２では、第２のセルコンタクトプラグ１５２、１５８上に容量コンタクトプラグ１７０を形成したが、プラグに限らず配線を形成してもよい。
【００７３】
また、ＣＶＤ法により形成する導電性膜としてＷ膜を用いたが、タングステン窒化膜を用いてもよい。
【００７４】
また、シリコン酸化膜とのエッチング選択比を十分に取るためにエッチングストッパ膜としてＳｉＯＮ膜やシリコン窒化膜を用いたが、他の絶縁膜であってもよい。
【００７５】
また、バリアメタル膜をＴｉＮ膜としたがＴｉ膜であってもよく、ＴｉＮ膜とＴｉ膜との積層膜であってもよい。
【００７６】
さらに、従来技術の上記文献に開示された製造方法と同様にして、ビット線の上面および側面をシリコン窒化膜で覆うようにしてもよい。この場合、容量コンタクト孔とビット線との合わせずれに対する余裕が大きくなる。
【図面の簡単な説明】
【００７７】
【図１】本発明の半導体装置の一構成例を示す断面図である。
【図２】本発明の半導体装置の製造方法を示す断面図である。
【図３】本発明の半導体装置の製造方法を示す断面図である。
【図４】本発明の半導体装置の製造方法を示す断面図である。
【図５】本発明の半導体装置の製造方法を示す断面図である。
【図６】実施例２の半導体装置の構成を示す断面図である。
【図７】実施例２の半導体装置の製造方法を示す断面図である。
【図８】従来の半導体装置の一構成例を示す断面図である。
【図９】図８に示した半導体装置の製造方法を示す断面図である。
【符号の説明】
【００７８】
１００    半導体基板
１０２    シリコン窒化膜
１０４、１０５、１０６、１１０    シリコン酸化膜
１０８    ＳｉＯＮ膜
１１２    ソース電極
１１４    ドレイン電極
１１６    素子分離絶縁膜
１３０    第１のセルコンタクト孔
１３２    第２のセルコンタクト孔
１３４    容量コンタクト孔
１５０、２５０    第１のセルコンタクトプラグ
１５２、１５８、２５２    第２のセルコンタクトプラグ
１５４、１７２、２５４、２６６    ＴｉＮ膜
１５６、１７４、２５６、２６８    Ｗ膜
１６０、１６６、２６０    第１のビット線
１６２、２６２    第２のビット線
１６４、２６４    第３のビット線
１７０、２７０    容量コンタクトプラグ
１８０    下部電極
１８２    誘電体
１８４    上部電極
１９０、１９２、２９０    レジスト
２３０    セルコンタクト孔
２３２    ビットコンタクト孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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