(57)【要約】【課題】  容量値とリーク電流値が制御可能でかつ応答性のよいデカップリングコンデンサを実現する。【解決手段】  デカップリングコンデンサを構成するＭＯＳトランジスタのゲート部３０４にＶＳＳ３０２を与え、ソース部３０５、ドレイン部３０６にＶＤＤ３０１を与え、基板部３０７には、ソース部３０５、ドレイン部３０６とは異なる電位のＮＷＶＤＤ３０３を与える。ＮＷＶＤＤ３０３をＶＤＤ３０１よりも高く設定すると、空乏層３０９が広がり、デカップリングコンデンサの容量を減らす代りにリーク電流を減らすことができる。またＮＷＶＤＤ３０３をラッチアップが起こらない程度にＶＤＤ３０１よりも低く設定すると、空乏層３０９が小さくなり、デカップリングコンデンサの容量を増加させることができる。基板部３０７に与える電位ＮＷＶＤＤ３０３を変化させることにより、デカップリングコンデンサの容量値とリーク電流値を制御できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の基板領域の表面に形成された第２導電型のソース・ドレイン領域を有するＭＯＳトランジスタにより構成されたデカップリングコンデンサであって、
前記基板領域の電位を変化させることにより、前記デカップリングコンデンサの容量値を変化させるようにしたことを特徴とするデカップリングコンデンサ。
【請求項２】
前記基板領域の電位を段階的に変化させることにより、前記デカップリングコンデンサの容量値を段階的に変化させることを特徴とする請求項１記載のデカップリングコンデンサ。
【請求項３】
第１導電型の基板領域の表面に形成された第２導電型のソース・ドレイン領域を有するＭＯＳトランジスタにより構成されたデカップリングコンデンサであって、
前記基板領域の電位を変化させることにより、前記デカップリングコンデンサのリーク電流値を変化させるようにしたことを特徴とするデカップリングコンデンサ。
【請求項４】
前記基板領域の電位を段階的に変化させることにより、前記デカップリングコンデンサのリーク電流値を段階的に変化させることを特徴とする請求項３記載のデカップリングコンデンサ。
【請求項５】
第１導電型の基板領域の表面に形成された第２導電型のソース・ドレイン領域を有するＭＯＳトランジスタにより構成されたデカップリングコンデンサであって、
前記基板領域に接続された第１の配線と、前記ＭＯＳトランジスタのソース・ドレイン領域に接続された第２の配線とを電気的に分離して設けたことを特徴とするデカップリングコンデンサ。
【請求項６】
前記第１の配線と前記第２の配線とに異なる電位を与えることを特徴とする請求項５記載のデカップリングコンデンサ。
【請求項７】
制御信号により前記第１の配線に与える電位を変化させることを特徴とする請求項５記載のデカップリングコンデンサ。
【請求項８】
第1導電型の第１の基板領域の表面に形成された第2導電型のソース・ドレイン領域を有するＭＯＳトランジスタと第２導電型の第２の基板領域の表面に形成された第１導電型のソース・ドレイン領域を有するＭＯＳトランジスタとをそれぞれ具備した論理を構成するための複数の論理セルと、第1導電型の第３の基板領域の表面に形成された第2導電型のソース・ドレイン領域を有するＭＯＳトランジスタにより構成されたデカップリングコンデンサとを備えた半導体集積回路であって、
前記デカップリングコンデンサの前記第３の基板領域に電位を与える配線と、前記デカップリングコンデンサの前記ＭＯＳトランジスタのソース・ドレイン領域に電位を与える配線とを電気的に分離して設けたことを特徴とする半導体集積回路。
【請求項９】
前記第３の基板領域を前記第１の基板領域と電気的に分離して設けたことを特徴とする請求項８記載の半導体集積回路。
【請求項１０】
前記第３の基板領域に前記第１の基板領域とは異なる電位を与えることを特徴とする請求項８記載の半導体集積回路。
【請求項１１】
前記論理セルの前記第１の基板領域に電位を与える配線と、前記論理セルの前記ＭＯＳトランジスタのソース領域に電位を与える配線とを電気的に分離して設け、
前記デカップリングコンデンサの前記第３の基板領域に与える電位と前記論理セルの前記第１の基板領域に与える電位とを別々に制御することを特徴とする請求項８記載の半導体集積回路。
【請求項１２】
前記論理セルは複数のセル列をなして配置し、前記デカップリングコンデンサを前記論理セルのセル列間に配置したことを特徴とする請求項８記載の半導体集積回路。
【請求項１３】
前記論理セルは複数のセル列をなして配置し、前記デカップリングコンデンサを前記論理セルのセル列内に配置し、かつ前記デカップリングコンデンサの前記第３の基板領域を隣接する前記論理セルの境界部分から離して配置したことを特徴とする請求項８記載の半導体集積回路。
【請求項１４】
前記半導体集積回路の動作周波数に応じて前記デカップリングコンデンサの前記第３の基板領域の電位を制御することを特徴とする請求項８記載の半導体集積回路。
【請求項１５】
前記半導体集積回路の動作周波数に応じて前記デカップリングコンデンサの容量値を制御することを特徴とする請求項８記載の半導体集積回路。
【請求項１６】
前記半導体集積回路の動作モードに応じて前記デカップリングコンデンサの前記第３の基板領域の電位を制御することを特徴とする請求項８記載の半導体集積回路。
【請求項１７】
前記半導体集積回路の動作モードに応じて前記デカップリングコンデンサの容量値を制御することを特徴とする請求項８記載の半導体集積回路。
【請求項１８】
前記論理セル群によって構成される機能ブロックを複数備えるとともに、前記デカップリングコンデンサを前記各機能ブロック内に配置し、半導体集積回路の動作モードに応じて前記機能ブロック毎に前記デカップリングコンデンサの前記第３の基板領域の電位を制御することを特徴とする請求項８記載の半導体集積回路。
【請求項１９】
前記論理セル群によって構成されるブロックを複数備えるとともに、前記デカップリングコンデンサを前記ブロック間に配置したことを特徴とする請求項８記載の半導体集積回路。
【請求項２０】
前記ブロック間に配置するデカップリングコンデンサを複数設け、各々の前記デカップリングコンデンサの基板電位を別々に制御することを特徴とする請求項１９記載の半導体集積回路。
【請求項２１】
前記デカップリングコンデンサを各々の前記ブロック内にも配置し、前記ブロック間に配置された複数のデカップリングコンデンサのうち、少なくとも一つのデカップリングコンデンサの前記第３の基板領域の電位の制御を、いずれかの前記ブロック内に配置されたデカップリングコンデンサの前記第３の基板領域の電位の制御と共通に行うことを特徴とする請求項２０記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デカップリングコンデンサ及びこれを用いた半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、ディジタル回路の高速化、高機能化に伴い、半導体集積回路の高速化、高集積化が進んでいる。半導体集積回路の高速化、高集積化によりチップの消費電力が増大しており、それに伴い電源電圧降下（ＩＲ−ＤＲＯＰ）が問題となっており、電源電圧降下によりトランジスタの動作速度が低下し回路の動作周波数が低下したり、電源電圧が下がることによりノイズマージンが低下しデータのミスラッチ等が起り回路が誤動作するといった問題が起こっている。そのため半導体集積回路の速度と回路動作の安定性を高めるため、高速な半導体集積回路では回路内に数ｎＦ以上の容量のデカップリングコンデンサを電源とグランド間に挿入して、内部の急激なピーク電流に対してデカップリングコンデンサから電流が供給されるようにして電源電圧降下を起りにくくするということが行われている。
【０００３】
半導体集積回路内にデカップリングコンデンサを形成する方法として、トランジスタのゲート酸化膜を利用した方法や配線のオーバーラップ容量を利用した方法等がある。配線容量を利用した方法では、平行に配置した配線により容量を形成しており、抵抗が小さいため容量の応答性は高いが配線ショートを防ぐため配線間隔を大きくする必要があり、配線間隔を小さくすることができないため単位面積当りの容量値が小さく大容量を形成するのは困難である。またトランジスタのゲート酸化膜を利用した方法では、ゲート酸化膜厚は非常に薄いため単位面積当りの容量値が大きく単位数ｎＦという容量を形成することは可能であるが、リーク電流が多くなる、あるいはＥＳＤ等によりトランジスタ破壊が起こり信頼性が低下するという問題がある。図１４にＰチャンネルトランジスタのゲート酸化膜を利用したデカップリングコンデンサの構成例を示す。図１４において、トランジスタのゲート部１０３はＶＳＳ１０２に接続しており、ソース部１０４、ドレイン部１０５、基板部１０６はＶＤＤ１０１に接続している。そのため、ゲート酸化膜を通してゲート、チャネル間で容量が形成される。
【０００４】
また、半導体集積回路の微細化に伴ってトランジスタのゲート酸化膜厚が薄くまたトランジスタのゲート長も小さくなっているが、電源電圧はそれに比例するほど小さくなってはいないためリーク電流が増大してきている。トランジスタに流れる電流はスイッチング電流、貫通電流、リーク電流の３つがある（図１５）。図１５において、スイッチング電流２０１はトランジスタが駆動する配線や次段のゲート容量をプルアップ、プルダウンするのに消費される電流であり、貫通電流２０２は出力信号が変化する際に一時的にＰチャンネルトランジスタとＮチャンネルトランジスタが両方オープンとなり、ＰチャンネルトランジスタからＮチャンネルトランジスタに流れる電流である。またリーク電流２０３はソースからドレインや、ゲートからドレイン、基板に流れる電流で、回路が動作してなくても常に流れる電流である。
【０００５】
通常の動作時にはリーク電流はスイッチング電流や貫通電流に比べて非常に小さい値であるので、それほど問題にはならないが、特に低消費電力を必要とされるスタンバイモード時など回路が動作しない場合ではスイッチング電流や貫通電流は流れないがリーク電流は流れるため、スタンバイモード時のリーク電流の削減が必要となる。ゲート酸化膜を利用したデカップリングコンデンサを数ｎＦ以上チップ内に配置するとデカップリングコンデンサだけのリーク電流で数ｍＡにもなり、電源電圧降下対策でデカップリングコンデンサを入れる程、リーク電流が増大するため、デカップリングコンデンサのリーク電流の削減が必要である。デカップリングコンデンサのリーク電流を減らす方法としてはゲート酸化膜厚を厚くする方法があるが、その場合ゲート酸化膜厚が厚くなることにより単位面積当たりの容量の低下や、またプロセス要因で論理セルのトランジスタとの間隔を空ける必要があるためデカップリングコンデンサのゲート面積が小さくなるなど、容量低下を招き、十分な容量を確保することが困難であった。
【０００６】
スタンバイ時にリーク電流が流れないようにしたデカップリングコンデンサのセル構成が、特許文献１に開示されている。この技術では上記デカップリングコンデンサの一方の電極に与える電位をインバータを利用して制御することにより、通常動作時には上記デカップリングコンデンサの電極を異なる電位に設定して容量として使用し、スタンバイ時にはデカップリングコンデンサの両方の電極に同じ電位を設定することで容量が発生しないようにすることでリーク電流が流れないようになっている。
【０００７】
また基板制御によりリーク電流を制御するという半導体集積回路の構造が、特許文献２に開示されている。この技術ではスタンバイ時に基板に逆バイアス電圧を印加することにより、トランジスタのしきい値が大きくなりトランジスタの駆動電流が低下することでリーク電流を削減している。
【特許文献１】特開平７−２４５３７８号公報
【特許文献２】特許第３１０５５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記のような従来のデカップリングコンデンサの構成ではデカップリングコンデンサの電源とグランド間に電極の電位を制御するトランジスタのソース・ドレイン間の抵抗が付く構造となるため、容量と抵抗が直列に接続する構成となってしまう。トランジスタのソース・ドレイン間の抵抗は大きいため、通常動作時にデカップリングコンデンサとして使用する際に容量の応答性が悪くなってしまうという問題があった。
【０００９】
また、従来のような基板制御によりリーク電流を削減する方法では、デカップリングコンデンサのリーク電流を削減しようとすると回路動作も低下してしまうため、動作速度に応じてリーク値、容量値を段階的に変化させるということができなかった。
【００１０】
本発明は、このような従来の技術の問題点を解消するべく創案されたものであり、その目的は、容量値とリーク電流値が制御可能でかつ応答性のよいデカップリングコンデンサおよびこれを用いた半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１のデカップリングコンデンサは、第１導電型の基板領域の表面に形成された第２導電型のソース・ドレイン領域を有するＭＯＳトランジスタにより構成されたデカップリングコンデンサであって、基板領域の電位を変化させることにより、デカップリングコンデンサの容量値を変化させるようにしたことを特徴とする。
【００１２】
この構成によれば、基板領域の電位を変化させることで、基板バイアス効果によりトランジスタの基板とチャネル間の容量値が変化し、デカップリングコンデンサの容量値を変化させることができる。
【００１３】
本発明の第２のデカップリングコンデンサは、第１のデカップリングコンデンサにおいて、基板領域の電位を段階的に変化させることにより、デカップリングコンデンサの容量値を段階的に変化させることを特徴とする。
【００１４】
この構成によれば、基板領域の電位を段階的に変化させることで、基板バイアス効果によってトランジスタの基板とチャネル間の容量を段階的に変化させることができ、デカップリングコンデンサの容量値を段階的に制御することができる。
【００１５】
本発明の第３のデカップリングコンデンサは、第１導電型の基板領域の表面に形成された第２導電型のソース・ドレイン領域を有するＭＯＳトランジスタにより構成されたデカップリングコンデンサであって、基板領域の電位を変化させることにより、デカップリングコンデンサのリーク電流値を変化させるようにしたことを特徴とする。
【００１６】
この構成によれば、基板領域の電位を変化させることで、基板バイアス効果によりトランジスタの基板とチャネル間の容量値が変化し、デカップリングコンデンサのリーク電流値を変化させることができる。
【００１７】
本発明の第４のデカップリングコンデンサは、第３のデカップリングコンデンサにおいて、基板領域の電位を段階的に変化させることにより、デカップリングコンデンサのリーク電流値を段階的に変化させることを特徴とする。
【００１８】
この構成によれば、基板領域の電位を段階的に変化させることで、基板バイアス効果によりトランジスタの基板とチャネル間の容量を段階的に変化させることができ、デカップリングコンデンサのリーク電流値を段階的に制御することができる。
【００１９】
本発明の第５のデカップリングコンデンサは、第１導電型の基板領域の表面に形成された第２導電型のソース・ドレイン領域を有するＭＯＳトランジスタにより構成されたデカップリングコンデンサであって、基板領域に接続された第１の配線と、ＭＯＳトランジスタのソース・ドレイン領域に接続された第２の配線とを電気的に分離して設けたことを特徴とする。
【００２０】
この構成によれば、デカップリングコンデンサのトランジスタのソース・ドレイン領域と基板領域とに異なる電位を与えることが容易にできる。
【００２１】
本発明の第６のデカップリングコンデンサは、第５のデカップリングコンデンサにおいて、第１の配線と第２の配線とに異なる電位を与えることを特徴とする。
【００２２】
この構成によれば、デカップリングコンデンサのトランジスタのソース・ドレイン領域と基板領域とに異なる電位を与えることができ、基板バイアス効果によりリーク電流を削減することができる。
【００２３】
本発明の第７のデカップリングコンデンサは、第５のデカップリングコンデンサにおいた、制御信号により第１の配線に与える電位を変化させることを特徴とする。
【００２４】
この構成によれば、制御信号に応じてデカップリングコンデンサの基板電位（基板領域の電位）が変化し、デカップリングコンデンサのリーク電流値と容量値を制御することができる。
【００２５】
本発明の第８の半導体集積回路は、第1導電型の第１の基板領域の表面に形成された第2導電型のソース・ドレイン領域を有するＭＯＳトランジスタと第２導電型の第２の基板領域の表面に形成された第１導電型のソース・ドレイン領域を有するＭＯＳトランジスタとをそれぞれ具備した論理を構成するための複数の論理セルと、第1導電型の第３の基板領域の表面に形成された第2導電型のソース・ドレイン領域を有するＭＯＳトランジスタにより構成されたデカップリングコンデンサとを備えた半導体集積回路であって、デカップリングコンデンサの第３の基板領域に電位を与える配線と、デカップリングコンデンサのＭＯＳトランジスタのソース・ドレイン領域に電位を与える配線とを電気的に分離して設けたことを特徴とする。
【００２６】
この構成によれば、論理セルとは別にデカップリングコンデンサの基板電位を制御することができる。
【００２７】
本発明の第９の半導体集積回路は、第８の半導体集積回路において、第３の基板領域を第１の基板領域と電気的に分離して設けたことを特徴とする。
【００２８】
この構成によれば、デカップリングコンデンサの基板電位を他の論理セルの基板電位と異なる電位を与えることができる。
【００２９】
本発明の第１０の半導体集積回路は、第８の半導体集積回路において、第３の基板領域に第１の基板領域とは異なる電位を与えることを特徴とする。
【００３０】
この構成によれば、デカップリングコンデンサの基板電位を他の論理セルの基板電位と異なる電位を与えることができ、論理セルの動作速度に影響を与えることなくデカップリングコンデンサのリーク電流を変化させることができる。
【００３１】
本発明の第１１の半導体集積回路は、第８の半導体集積回路において、論理セルの第１の基板領域に電位を与える配線と、論理セルのＭＯＳトランジスタのソース領域に電位を与える配線とを電気的に分離して設け、デカップリングコンデンサの第３の基板領域に与える電位と論理セルの第１の基板領域に与える電位とを別々に制御することを特徴とする。
【００３２】
この構成によれば、デカップリングコンデンサの基板電位を他の論理セルの基板電位と異なる電位を与えることができ、論理セルのリーク電流値とデカップリングコンデンサのリーク電流値を別々に制御することができる。
【００３３】
本発明の第１２の半導体集積回路は、第８の半導体集積回路において、論理セルは複数のセル列をなして配置し、デカップリングコンデンサを論理セルのセル列間に配置したことを特徴とする。
【００３４】
この構成によれば、デカップリングコンデンサと他の論理セルとの基板領域（ウェル）の分離を容易に行うことができる。
【００３５】
本発明の第１３の半導体集積回路は、第８の半導体集積回路において、論理セルは複数のセル列をなして配置し、デカップリングコンデンサを論理セルのセル列内に配置し、かつデカップリングコンデンサの第３の基板領域を隣接する論理セルの境界部分から離して配置したことを特徴とする。
【００３６】
この構成によれば、デカップリングコンデンサを論理セル列内に配置する際に他の論理セルとデカップリングコンデンサの基板領域（ウェル）を分離することができる。
【００３７】
本発明の第１４の半導体集積回路は、請求項８記載の半導体集積回路において、前記半導体集積回路の動作周波数に応じて前記デカップリングコンデンサの前記第３の基板領域の電位を制御することを特徴とする。
【００３８】
この構成によれば、デカップリングコンデンサの基板電位にソース・ドレイン領域と異なる電位を与えることにより、基板バイアス効果によりデカップリングコンデンサのリーク電流値と容量値を変化させることができ、動作速度に応じてデカップリングコンデンサのリーク電流と容量値を制御することができる。
【００３９】
本発明の第１５の半導体集積回路は、第８の半導体集積回路において、前記半導体集積回路の動作周波数に応じて前記デカップリングコンデンサの容量値を制御することを特徴とする。
【００４０】
この構成によれば、デカップリングコンデンサの基板電位にソース・ドレイン領域と異なる電位を与えることにより、基板バイアス効果によりデカップリングコンデンサの容量を変化させることができ、動作周波数が高く電源電圧降下が大きいときは容量を大きくし、動作周波数が低く電源電圧降下が小さい時は容量を小さくすることができる。
【００４１】
本発明の第１６の半導体集積回路は、第８の半導体集積回路において、前記半導体集積回路の動作モードに応じて前記デカップリングコンデンサの前記第３の基板領域の電位を制御することを特徴とする。
【００４２】
この構成によれば、デカップリングコンデンサの基板電位にソース・ドレイン領域と異なる電位を与えることにより、基板バイアス効果によりデカップリングコンデンサの容量を変化させることができ、電源電圧降下が大きい動作モード時には容量を大きくし、電源電圧降下が小さい動作モード時には容量を小さくすることができる。
【００４３】
本発明の第１７の半導体集積回路は、第８の半導体集積回路において、前記半導体集積回路の動作モードに応じて前記デカップリングコンデンサの容量値を制御することを特徴とする。
【００４４】
この構成によれば、デカップリングコンデンサの基板電位にソース・ドレイン領域と異なる電位を与えることにより、基板バイアス効果によりデカップリングコンデンサのリーク電流値と容量値を変化させることができ、電源電圧降下が大きい動作モード時には容量を大きくし、電源電圧降下が小さい動作モード時は容量を小さくすることができる。
【００４５】
本発明の第１８の半導体集積回路は、第８の半導体集積回路において、前記論理セル群によって構成される機能ブロックを複数備えるとともに、前記デカップリングコンデンサを前記各機能ブロック内に配置し、半導体集積回路の動作モードに応じて前記機能ブロック毎に前記デカップリングコンデンサの前記第３の基板領域の電位を制御することを特徴とする。
【００４６】
この構成によれば、デカップリングコンデンサの基板電位にソース・ドレイン領域と異なる電位を与えることにより、基板バイアス効果によりデカップリングコンデンサのリーク電流値と容量値を変化させることができ、動作モードにより電源電圧降下が大きい機能ブロックについては内部のデカップリングコンデンサの容量を大きくし、電源電圧降下が小さい機能ブロックについては内部のデカップリングコンデンサの容量を小さくすることができる。
【００４７】
本発明の第１９の半導体集積回路は、第８の半導体集積回路において、前記論理セル群によって構成されるブロックを複数備えるとともに、前記デカップリングコンデンサを前記ブロック間に配置したことを特徴とする。
【００４８】
この構成によれば、ブロック間に配置されたデカップリングコンデンサについてもリーク電流値と容量値を変化させることができる。
【００４９】
本発明の第２０の半導体集積回路は、第１９の半導体集積回路において、前記ブロック間に配置するデカップリングコンデンサを複数設け、各々の前記デカップリングコンデンサの基板電位を別々に制御することを特徴とする。
【００５０】
この構成によれば、ブロック間に配置されたデカップリングコンデンサのリーク電流値と容量値を個別に制御することが可能となり、電源電圧効果が大きい機能ブロック近傍に配置されているデカップリングコンデンサの容量を大きくし、電源電圧効果が小さく機能ブロック近傍に配置されているデカップリングコンデンサの容量を小さくすることができる。
【００５１】
本発明の第２１の半導体集積回路は、第２０の半導体集積回路において、前記デカップリングコンデンサを各々の前記ブロック内にも配置し、前記ブロック間に配置された複数のデカップリングコンデンサのうち、少なくとも一つのデカップリングコンデンサの前記第３の基板領域の電位の制御を、いずれかの前記ブロック内に配置されたデカップリングコンデンサの前記第３の基板領域の電位の制御と共通に行うことを特徴とする。
【００５２】
この構成によれば、動作モードなどによってブロック間のデカップリングコンデンサの基板電位の制御をブロック内のデカップリングコンデンサの基板電位の制御と共通化することにより、動作モードなどによってブロック内とブロック間のデカップリングコンデンサの容量値を連動して変化させることが出来る。
【発明の効果】
【００５３】
以上説明したように本発明のデカップリングコンデンサは、ＭＯＳトランジスタの基板電位（基板領域の電位）を変化させることにより、基板バイアス効果によりトランジスタの基板とチャネル間の容量値が変化し、デカップリングコンデンサの容量値を変化させることが可能となる。
【００５４】
またデカップリングコンデンサは、基板電位を変化させることにより、基板バイアス効果によりトランジスタの基板とチャネル間の容量値が変化し、デカップリングコンデンサのリーク電流値を変化させることが可能となる。
【００５５】
またデカップリングコンデンサは、トランジスタのソース・ドレイン領域と基板領域に電位を与える配線を分離して設けることにより、デカップリングコンデンサのトランジスタのソース・ドレイン領域と基板領域に異なる電位を与えることができ、基板領域に接続された配線に与える電位を変化させることで、基板バイアス効果によりリーク電流を削減することが可能となる。
【００５６】
またデカップリングコンデンサは、制御信号により基板領域に与えられる電位が変化することにより、制御信号に応じてデカップリングコンデンサの基板電位が変化し、デカップリングコンデンサのリーク電流値と容量値を制御することが可能となる。
【００５７】
また、本発明の半導体集積回路は、デカップリングコンデンサの基板領域（ウェル領域）を論理セルの基板領域（ウェル領域）と分離させることにより、デカップリングコンデンサの基板電位を他の論理セルの基板電位と異なる電位を与えることが可能となる。
【００５８】
また半導体集積回路は、デカップリングコンデンサを論理セルのセル列間に配置することにより、デカップリングコンデンサと他の論理セルとの基板領域（ウェル領域）の分離を容易に行うことが可能となる。
【００５９】
また半導体集積回路は、動作周波数や動作モードに応じて機能ブロック毎にデカップリングコンデンサの基板電位を制御することにより、基板バイアス効果によりデカップリングコンデンサのリーク電流値と容量値を変化させることができる。動作周波数や動作モードにより電源電圧降下が大きい機能ブロックについては内部のデカップリングコンデンサの容量を大きくし、電源電圧降下が小さい機能ブロックについては内部のデカップリングコンデンサの容量を小さくすることが可能となる。
【００６０】
またブロック間に基板電位を制御できるデカップリングコンデンサを配置することにより、ブロック内のデカップリングコンデンサと同様にデカップリングコンデンサの容量値を変化させることが出来る。
【００６１】
またブロック間のデカップリングコンデンサを複数に分割し、各デカップリングコンデンサの基板電位をそれぞれ制御することにより、より効果的にデカップリングコンデンサの容量値を変化させることが出来る。
【００６２】
またブロック間のデカップリングコンデンサの基板電位の制御をブロック内のデカップリングコンデンサの基板電位の制御と共通化することにより、デカップリングコンデンサの容量値を連動して変化させることが出来る。
【発明を実施するための最良の形態】
【００６３】
以下、本発明の実施の形態を図面に基づき説明する。
【００６４】
図１は本発明にかかるデカップリングコンデンサの構造を示し、３０４はゲート部（ゲート電極）、３０５，３０６はＰ型のソース部（ソース領域）．ドレイン部（ドレイン領域）、３０７はＮウェル（ＮＷ）からなる基板部、３０８はチャネル部、３１２はゲート酸化膜である。このデカップリングコンデンサは、Ｎウェル（ＮＷ）に形成されたＰチャンネルＭＯＳトランジスタで構成されており、トランジスタのゲート部３０４にＶＳＳ３０２を、ソース部３０５、ドレイン部３０６にＶＤＤ３０１を、基板部３０７にＶＤＤ３０１とは別の電位のＮＷＶＤＤ３０３を与える構造となっている。ここで、ＮＷＶＤＤ３０３に与える電位をＶＤＤ３０１よりも高く設定すると、ソース部３０５、ドレイン部３０６からチャネル部３０８に発生した空乏層３０９が広がることでソース・ドレイン領域と基板（ＮＷ）とのｐｎ接合容量が小さくなる。なお、このデカップリングコンデンサが内蔵されている半導体集積回路に供給される電源電圧の一方の高電位側の電源電位がＶＤＤであり、他方の低電位側の電源電位がＶＳＳ（接地電位）である。また、ＮＷＶＤＤはデカップリングコンデンサの基板電位であり、デカップリングコンデンサを構成するＰチャンネルトランジスタが形成されているＮウェル（ＮＷ）に与えられる電位である。
【００６５】
図２にデカップリングコンデンサの容量の構成について示す。ここで３０１はＶＤＤ、３０２はＶＳＳ、３０３はＮＷＶＤＤであり、３１０はゲート酸化膜３１２により形成されたＶＤＤ−ＶＳＳ間の容量、３１１は空乏層により形成されたＶＤＤ−ＮＷＶＤＤ間の容量である。ここでＮＷＶＤＤ３０３にＶＤＤ３０１より高い電位を与えることにより、基板バイアス効果によりＶＤＤ−ＮＷＶＤＤ間の容量３１１が小さくなり、チャネルから基板に流れるリーク電流が減少する。また、バックバイアスによりＶｔ（しきい値）が上がり、トランジスタのゲートからソース・ドレインに流れるリーク電流が減少する。そのため、ＮＷＶＤＤ３０３に与える電位をＶＤＤ３０１よりも上げることでデカップリングコンデンサの容量を減らす代りにリーク電流を減らすことができる。またＮＷＶＤＤ３０３に与える電位をＶＤＤ３０１よりも低く設定すると、空乏層３０９が小さくなりＶＤＤ−ＰＷＶＳＳ間の容量が増大する。順バイアスを大きくするとラッチアップが起こりトランジスタに大電流が流れてしまうため、ＮＷＶＤＤ３０３に与える電位をラッチアップが起こらない程度にＶＤＤ３０１よりも下げることで、デカップリングコンデンサの容量を増加させることができる。
【００６６】
そのためＮＷＶＤＤ３０３に与える電位を変化させることにより、デカップリングコンデンサの容量値とリーク電流値を制御することができる。
【００６７】
図１ではＰチャンネルＭＯＳトランジスタで構成されたデカップリングコンデンサについて説明したが、図３に示すようにＮチャンネルＭＯＳトランジスタで構成されたデカップリングコンデンサについても同様に構成し制御できる。図３において、４０４はゲート部（ゲート電極）、４０５，４０６はＮ型のソース部（ソース領域），ドレイン部（ドレイン領域）、４０７はＰウェル（ＰＷ）からなる基板部、４０８はチャネル部、４１２はゲート酸化膜である。トランジスタのゲート部４０４にＶＤＤ４０２を、ソース部４０５、ドレイン部４０６にＶＳＳ４０１を、基板部４０７にＶＳＳ４０１とは別の電位のＰＷＶＳＳ４０３を与える構造となっている。基板部４０７にＶＳＳとは異なる電位をＰＷＶＳＳ４０３に与えることで、Ｎチャンネルトランジスタで構成されたデカップリングコンデンサについても容量とリーク電流を制御することができる。ここで、ＰＷＶＳＳはデカップリングコンデンサの基板電位であり、デカップリングコンデンサを構成するＮチャンネルトランジスタが形成されているＰウェル（ＰＷ）に与えられる電位である。
【００６８】
ここでＰＷＶＳＳ４０３にＶＳＳ４０１より低い電位を与えることにより、基板バイアス効果によりＶＳＳ−ＰＷＶＳＳ間の容量が小さくなり、チャネルから基板に流れるリーク電流が減少する。また、バックバイアスによりＶｔ（しきい値）が上がり、トランジスタのゲートからソース・ドレインに流れるリーク電流が減少する。そのため、ＰＷＶＳＳ４０３に与える電位をＶＳＳ４０１よりも下げることでデカップリングコンデンサの容量を減らす代りにリーク電流を減らすことができる。またＰＷＶＳＳ４０３に与える電位をＶＳＳ４０１よりも高く設定すると、空乏層４０９が小さくなりＶＳＳ−ＰＷＶＳＳ間の容量が増大する。順バイアスを大きくするとラッチアップが起こりトランジスタに大電流が流れてしまうため、ＰＷＶＳＳ４０３に与える電位をラッチアップが起こらない程度にＶＳＳ４０１よりも上げることで、デカップリングコンデンサの容量を増加させることができる。
【００６９】
Ｎチャンネルトランジスタで構成されたデカップリングコンデンサの場合であって、ツインウェルプロセスでＰ型のウェハー上に構成された半導体集積回路の場合、Ｐウェルがショートするためデカップリングコンデンサの基板電位を制御することができない。そのためＮチャンネルトランジスタとＰチャンネルトランジスタの両方でデカップリングコンデンサの基板を制御するためにはトリプルウェルを使用する必要があり、ツインウェルプロセスではＰチャンネルトランジスタかＮチャンネルトランジスタのどちらかで構成されたデカップリングコンデンサを使用する必要がある。
【００７０】
以下、上記で説明したデカップリングコンデンサを利用したレイアウト例について示す。
【００７１】
まず、図４にセル列間の空き領域に上記デカップリングコンデンサを配置したレイアウト例を示す。ここで５０１はＶＤＤ電源ストラップ、５０２はＶＳＳ電源ストラップ、５０３はＮＷＶＤＤ電源ストラップ、５０４はＰチャンネルトランジスタで構成されたデカップリングコンデンサ、５０５は論理セル、５０６、５０８、５１０はＮウェル、５０７、５０９はＰウェル、５１１はデカップリングコンデンサ５０４を構成するトランジスタのゲート部、５１２はデカップリングコンデンサ５０４を構成するトランジスタのソース・ドレイン部である。
【００７２】
デカップリングコンデンサ５０４のゲート部５１１、ソース・ドレイン部５１２、基板部（Ｎウェル５０８）はそれぞれ、ＶＳＳ電源ストラップ５０２、ＶＤＤ電源ストラップ５０１、ＮＷＶＤＤ電源ストラップ５０３と電気的に接続している。
【００７３】
論理セル５０５は上の列と下の列の論理セル内のＰウェル５０７と５０９が向かい合うように上の列と下の列でＰウェルとＮウェルが逆に配置されており、セル列間の空き領域にデカップリングコンデンサ５０４が配置されている。このためデカップリングコンデンサ５０４のＮウェル５０８は論理セル５０５のＰウェル５０７、５０９とのみ接することになるため、論理セル５０５のウェルとデカップリングコンデンサ５０４のウェルは電気的に分離される。このため、ＮＷＶＤＤ電源ストラップ５０３にＶＤＤ電源ストラップ５０１とは異なる電位を与えることにより、デカップリングコンデンサ５０４のＮウェル５０８に与える基板電位を論理セル５０５の基板電位とは別に与えることができる。
【００７４】
次に、図５にセル列内の空き領域に上記デカップリングコンデンサを配置したレイアウト例を示す。ここで６０１はＶＤＤ、６０２はＶＳＳ、６０３はＰチャンネルトランジスタで構成されたデカップリングコンデンサ、６０４は論理セル、６０５はデカップリングコンデンサの基板電位が与えられるＮウェル、６１３は論理セルのＮウェル、６１４は論理セルのＰウェルである。デカップリングコンデンサ６０３のＮウェル６０５はセルの境界から離して配置されており、ゲート部６０６はＶＳＳ６０２と、ソース・ドレイン部６０７はＶＤＤ６０１と電気的に接しており、トランジスタの基板電位は基板用電源ピン６０８により供給される。通常、論理セルのウェルは左右のセルとウェルを共有する構造になっているが、デカップリングコンデンサのＮウェル６０５がセルの境界部から離して配置してあるため、デカップリングコンデンサの左右に論理セルが配置されても、デカップリングコンデンサのＮウェルと論理セルのウェルが分離される構造となる。
【００７５】
図６に図５のデカップリングコンデンサを使用したレイアウトの電源配線例について示す。ここで、６０３はデカップリングコンデンサ、６０９はＮＷＶＤＤ電源ストラップ、６１１はＶＤＤ電源ストラップ、６１２はＶＳＳ電源ストラップである。デカップリングコンデンサ６０３はセル列内の空き領域に自由に配置されるため、デカップリングコンデンサの基板用電源ピン６０８の位置が固定されないため、基板用電源ピン６０８の配線が困難となる。そのためＮＷＶＤＤ電源ストラップ６０９をあらかじめ一定の間隔で配線しておき、各デカップリングコンデンサ６０３の基板用電源ピン６０８と一番近いＮＷＶＤＤ電源ストラップ６０９を基板電位用電源線６１０で接続するようにすることで、基板用電源ピン６０８に電位を与えることができる。図６では各デカップリングコンデンサ６０３の基板用電源ピン６０８からＮＷＶＤＤ電源ストラップ６０９へ基板電位用電源線６１０が配線されることにより電気的に接続され、各デカップリングコンデンサ６０３の基板に電位が与えられる。このようにデカップリングコンデンサ６０３はセル列内の空き領域に自由に配置することが可能であり、各デカップリングコンデンサ６０３は図５のようにＮウェル６０５がセルの境界から離して配置されているため、デカップリングコンデンサのウェルと論理セルのウェルを電気的に分離することができる。また、ＮＷＶＤＤ電源ストラップ６０９へ電位を与えることにより各デカップリングコンデンサ６０３のＮウェル６０５に、論理セル６０４のウェルの電位とは異なる電位を与えることが可能となる。
【００７６】
図４、図６ではデカップリングコンデンサの基板のみ電源電位とは異なる電位を与えるレイアウトについて説明したが、デカップリングコンデンサと論理セルそれぞれについて電源電位とは異なる電位を与えることもできる。図７にデカップリングコンデンサと論理セルそれぞれについて電源電位とは異なる電位を与えることが可能なレイアウトを示す。ここで７０１はＶＤＤ電源ストラップ、７０２はＶＳＳ電源ストラップ、７０３はデカップリング用のＮＷＶＤＤ電源ストラップ、７０４はＰチャンネルトランジスタで構成されたデカップリングコンデンサ、７０５は論理セル、７０６は基板電位セル、７０７は論理セル用のＮＷＶＤＤ電源ストラップ、７０８は論理セル用のＰＷＶＳＳ電源ストラップである。また、７１１、７１５はＮウェル、７１２、７１４はＰウェル、７１３はデカップリングコンデンサ７０４の基板部を構成するＮウェルである。デカップリングコンデンサ７０４のゲート部、ソース部、ドレイン部、基板部はそれぞれ、ＶＳＳ電源ストラップ７０２、ＶＤＤ電源ストラップ７０１、ＶＤＤ電源ストラップ７０１、デカップリングコンデンサ用ＮＷＶＤＤ電源ストラップ７０３と電気的に接続しており、図４のデカップリングコンデンサ５０４と同様の構成である。
【００７７】
基板電位セル７０６がセル列内に配置され、基板電位セル７０６ではそのＮウェル（７１１、７１５）が論理セル用のＮＷＶＤＤ電源ストラップ７０７と、Ｐウェル（７１２、７１４）が論理セル用のＰＷＶＳＳ電源ストラップ７０８と電気的に接続されている。論理セル７０５はトランジスタのソース領域と基板部分に別々に電位を与えられるようになっており、基板電位セル７０６は論理セル７０５とウェルが接しているため、基板電位セル７０６のウェルに電位を与えることで、同じ列にあるすべての論理セル７０５のウェルに電位を与えることができる。
【００７８】
図７では論理セルとデカップリングコンデンサで別々に基板電位を与えることが可能なレイアウトについて説明したが、デカップリングコンデンサを２つに分け、論理セルとデカップリングコンデンサ１を一まとめにしたものとデカップリングコンデンサ２で別々に基板電位を与えることもできる。この場合のレイアウト構成を図８に示す。図８において、８０１はＶＤＤ電源ストラップ、８０２はＶＳＳ電源ストラップ、８０３はデカップリングコンデンサ用のＮＷＶＤＤ電源ストラップ、８０４はセル列間に配置されたデカップリングコンデンサＡ、８０５は論理セル、８０６は基板電位セル、８０７は論理セル用のＮＷＶＤＤ電源ストラップ、８０８は論理セル用のＰＷＶＳＳ電源ストラップ、８０９は論理セル列間に配置されたデカップリングコンデンサＢである。また、８１１、８１５はＮウェル、８１２、８１４はＰウェル、８１３はデカップリングコンデンサＡ８０４の基板部を構成するＮウェルである。デカップリングコンデンサＡ８０４のゲート部、ソース部、ドレイン部、基板部はそれぞれ、ＶＳＳ電源ストラップ８０２、ＶＤＤ電源ストラップ８０１、ＶＤＤ電源ストラップ８０１、デカップリングコンデンサ用ＮＷＶＤＤ電源ストラップ８０３と電気的に接続しており、図４、図７のデカップリングコンデンサ５０４、７０４と同様の構成である。基板電位セル８０６がセル列内に配置され、基板電位セル８０６ではそのＮウェル（８１１、８１５）が論理セル用のＮＷＶＤＤ電源ストラップ８０７と、Ｐウェル（８１２、８１４）が論理セル用のＰＷＶＳＳ電源ストラップ８０８と電気的に接続されており、図７の基板電位セル７０６と同様の構成である。
【００７９】
デカップリングコンデンサＢ８０９はセル列内に配置され、論理セル８０５と同様にＮウェルとＰウェルの両方を持ち、隣接する論理セルとウェルが接するようになっており、それぞれのウェル上でデカップリングコンデンサが構成され、Ｎウェル（８１１、８１５）上のデカップリングコンデンサではゲート部、ソース部、ドレイン部、基板部はそれぞれ、ＶＳＳ電源ストラップ８０２、ＶＤＤ電源ストラップ８０１、ＶＤＤ電源ストラップ８０１、論理セル用ＮＷＶＤＤ電源ストラップ８０７と電気的に接続しており、Ｐウェル（８１２、８１４）上のデカップリングコンデンサではゲート部、ソース部、ドレイン部、基板部はそれぞれ、ＶＤＤ電源ストラップ８０１、ＶＳＳ電源ストラップ８０２、ＶＳＳ電源ストラップ８０２、論理セル用ＰＷＶＳＳ電源ストラップ８０８と電気的に接続している。そのため論理セル８０５とデカップリングコンデンサＢ８０９は基板電位セル８０６とウェルが接しているため、基板電位セル８０６のウェルに電位を与えることで、同じ列にあるすべての論理セル８０５とデカップリングコンデンサＢ８０９のウェルに電位を与えることができ、論理セル８０５とデカップリングコンデンサＢ８０９を一まとめにしたものとデカップリングコンデンサＡ８０４とで別々に基板電位を与えることもでき、セル列間にデカップリングコンデンサを配置する際に、ウェルを分離するための面積ダメージを小さくすることができる。
【００８０】
マイクロコントローラ等のチップでは命令を実行する通常モードとは別に動作を完全に止めてしまうスリープモードや動作周波数だけ下げた低速動作モード等がある。スリープモードではトランジスタがほとんど動作しないため、電源電圧降下はほとんどないためデカップリングコンデンサは不要である。また低速動作モードでも電源電圧降下は通常動作時より小さいためデカップリングコンデンサの容量を減らすことが可能である。また、通常動作時には電源電圧降下が大きいため、できるだけ多くのデカップリングコンデンサが必要となる。そのため、デカップリングコンデンサの必要度に応じて、高速動作時はリーク電流を多くして容量を大きくし、低速動作時は容量を小さくしてリーク値を削減することで、チップの消費電力を抑えるとともにチップの動作を安定化させることができる。
【００８１】
以下、本発明の実施の形態のデカップリングコンデンサを備えた半導体集積回路において、それを制御する構成について説明する。
【００８２】
まず、図９に上記デカップリングコンデンサを制御する構成の一例を示す。図９において、９０１は内部にデカップリングコンデンサを有する機能ブロック、９０２は基板制御回路、９０３はデカップリングコンデンサの基板電位を供給するための基板用電源線であり、基板用電源線９０３で供給される基板電位（ＮＷＶＤＤとＰＷＶＳＳのいずれか）は基板制御回路９０２から出力され、機能ブロック９０１内のデカップリングコンデンサの基板部に接続されている。以下では、デカップリングコンデンサがＰチャンネルトランジスタで構成され、その基板電位としてＮＷＶＤＤが供給される場合を例に説明する。
【００８３】
基板制御回路９０２は動作モード信号や動作周波数信号を入力とし、動作周波数が高いときや通常動作時など電源電圧降下が大きい場合に、基板用電源線９０３にＮＷＶＤＤとしてＶＤＤと同じ電位か、ラッチアップが起きない程度にＶＤＤよりも低い電位を供給し、デカップリングコンデンサの容量値を大きくする。また動作周波数が低いときやスリープモード時など電源電圧降下が小さい場合には、基板用電源線９０３にＮＷＶＤＤとしてＶＤＤよりも高い電位を供給し、デカップリングコンデンサの容量値を小さくしてリーク電流を削減する。また供給する電位は段階的に変化させることができ、電源電圧降下の大きいときには電位を低く、電源電圧降下の小さいときには電位を高くすることで、回路の動作を安定させるとともに、回路内に流れるリーク電流値を制御することが可能となる。
【００８４】
図９では基板電位を制御する回路を半導体集積回路内に持つ場合について説明したが、制御回路は半導体集積回路外に持ち、外部から基板電位を制御するようにしてもよい。
【００８５】
また、半導体集積回路で同時に動作しない回路がある場合、動作しない回路についてはデカップリングコンデンサの基板電位を制御してリーク電流を減らすことができる。この場合の構成を図１０に示す。図１０において、９０４は内部にデカップリングコンデンサを有する機能ブロックＡ、９０５は基板制御回路Ａ、９０６は機能ブロックＡ内のデカップリングコンデンサの基板電位を供給するための基板用電源線であり、基板用電源線９０６で供給される基板電位（ＮＷＶＤＤとＰＷＶＳＳのいずれか）は基板制御回路Ａ９０５から出力され、機能ブロックＡ９０４内のデカップリングコンデンサの基板部に接続されている。また、９０７は内部にデカップリングコンデンサを有する機能ブロックＢ、９０８は基板制御回路Ｂ、９０９は機能ブロックＢ内のデカップリングコンデンサの基板電位を供給するための基板用電源線であり、基板用電源線９０９で供給される基板電位（ＮＷＶＤＤとＰＷＶＳＳのいずれか）は基板制御回路Ｂ９０８から出力され、機能ブロックＢ９０７内のデカップリングコンデンサの基板部に接続されている。以下では、機能ブロックＡ９０４及び機能ブロックＢ９０７内のデカップリングコンデンサがＰチャンネルトランジスタで構成され、その基板電位としてＮＷＶＤＤが供給される場合を例に説明する。
【００８６】
ここで機能ブロックＡ９０４と機能ブロックＢ９０７は同時には回路動作しないとすると、機能ブロックＡ９０４が回路動作してブロックＢ９０７が回路動作しない場合は基板制御回路Ａ９０５は基板用電源線９０６にＮＷＶＤＤとしてＶＤＤと同じ電位か、ラッチアップが起きない程度にＶＤＤよりも低い電位を供給し、基板制御回路Ｂ９０８は基板用電源線９０９にＮＷＶＤＤとしてＶＤＤよりも高い電位を供給し、機能ブロックＢ９０７が回路動作してブロックＡ９０４が回路動作しない場合は基板制御回路Ｂ９０８は基板用電源線９０９にＮＷＶＤＤとしてＶＤＤと同じ電位か、ラッチアップが起きない程度にＶＤＤよりも低い電位を供給し、基板制御回路Ａ９０５は基板用電源線９０６にＮＷＶＤＤとしてＶＤＤよりも高い電位を供給することで、回路動作しない機能ブロックのリーク電流値を削減することができる。
【００８７】
回路の規模が大きなチップでは設計の複雑度が増大するため、そのレイアウトを階層的に行う場合がある。その場合にはレイアウトにはブロック内、ブロック間という２つの領域がある。また、階層的にレイアウトを行わない場合にも、ある機能毎にグルーピングしたものを配置してレイアウトを行う場合があり、その場合にもある機能毎にまとめられたグループをブロックと考えると、ブロック内、ブロック間という領域ができる場合がある。このようにブロック間という領域がある場合にはその部分にデカップリングコンデンサを配置することが出来、ブロック内のデカップリングコンデンサと同様にその基板電位を制御することにより、容量値とリーク電流値を制御することができる。
【００８８】
図１１に複数のブロック領域およびブロック間領域からなるチップのレイアウトの例を示す。図１１ではチップのレイアウトのうち一部を示している。図１１で１００１〜１００３はブロックであり、１００４はブロック間領域に配置されたデカップリングコンデンサである。ここで、デカップリングコンデンサ１００４はブロック間に配置されているため、ブロック領域と異なるウェルの電位を与えるためウェルを電気的に分離することは容易である。ブロック間に配置されたデカップリングコンデンサ１００４の基板電位を別電源とすることにより、ブロック間のデカップリングコンデンサ１００４の容量値とリーク電流値を制御することができる。
【００８９】
図１１ではデカップリングコンデンサがブロック間に１つのグループとして配置されているものについて説明したが、複数のグループとして配置されていてもよい。図１２にブロック間領域のデカップリングコンデンサが複数のグループに分割された例を示す。図１２で１１０１〜１１０３はブロックであり、１１０４〜１１０６はブロック間領域に配置されたデカップリングコンデンサである。デカップリングコンデンサＡ１１０４、デカップリングコンデンサＢ１１０５，デカップリングコンデンサＣ１１０６はそれぞれブロックＡ１１０１、ブロックＢ１１０２、ブロックＣ１１０３の近傍のデカップリングコンデンサをそれぞれグルーピングしたものである。一般的にデカップリングコンデンサは電源電圧降下が発生する場所の近傍に配置された方が電源電圧降下抑止効果が高く、ブロックＡ１１０１に対してはデカップリングコンデンサＡ１１０４の容量値の大きさが電源電圧降下抑止効果に効いてくるため、ブロックＡ１１０１の電源電圧降下が大きな場合にはデカップリングコンデンサＡ１１０４の容量値を大きくして、電源電圧降下抑止に効果的に働くようにし、ブロックＡ１１０１の電源電圧降下が小さな場合にはデカップリングコンデンサＡ１１０４の容量値を小さくしてリーク電流を削減することにより効果的なデカップリングコンデンサの使用が行える。
【００９０】
図１２ではブロックごとに近傍のデカップリングコンデンサをグルーピングするとしたが、そのグループの数はブロックの数と一致させる必要はない。例えばブロックＡ１１０１の電源電圧降下が他のブロックより大きい場合にはデカップリングコンデンサＡとデカップリングコンデンサＣを合わせて一つのデカップリングコンデンサのグループとするなどとしてもよい。また、デカップリングコンデンサのグループの近傍にあるブロックと対応してデカップリングコンデンサの容量値を変化させるとしたが、近傍のブロックと対応させる必要はない。
【００９１】
さらに、図１２のようにブロック間に配置されたデカップリングコンデンサ各々の基板電位の制御を、各ブロック内に配置されたデカップリングコンデンサの基板電位の制御と共通化することによってより効果的なデカップリングコンデンサの使用が行える。この場合のデカップリングコンデンサを制御する構成の一例を図１３に示す。図１３において、１２０１，１２０５，１２０９はそれぞれ内部にデカップリングコンデンサを有したブロックＡ，Ｂ，Ｃであり、１２０４，１２０８，１２１２はそれぞれブロック間に配置されたデカップリングコンデンサＡ，Ｂ，Ｃであり、１２０２，１２０６，１２１０は基板制御回路Ａ，Ｂ，Ｃであり、１２０３，１２０７，１２１１は基板用電源線である。基板用電源線１２０３は基板制御回路Ａ１２０２から出力され、ブロックＡ１２０１内のデカップリングコンデンサの基板電位に接続されていると同時にブロック間のデカップリングコンデンサＡ１２０４の基板電位に接続されている。ここで、ブロック内およびブロック間に配置されたデカップリングコンデンサのいずれもが、例えばＰチャンネルトランジスタで構成されているとした場合に、基板制御回路Ａ１２０２は動作モード信号や動作周波数信号を入力とし、動作周波数が高いときや通常動作時など電源電圧降下が大きい場合に、基板用電源線１２０３にＶＤＤと同じ電位か、ラッチアップが起きない程度にＶＤＤよりも低い電位を供給し、ブロックＡ１２０１内のデカップリングコンデンサおよびブロック間のデカップリングコンデンサＡ１２０４の容量値を大きくする。また動作周波数が低いときやスリープモード時など電源電圧降下が小さい場合には、基板用電源線１２０３にＶＤＤよりも高い電位を供給し、ブロックＡ１２０１内のデカップリングコンデンサおよびブロック間のデカップリングコンデンサＡ１２０４の容量値を小さくしてリーク電流を削減する。また供給する電位は段階的に変化させることができ、電源電圧降下の大きいときには電位を低く、電源電圧降下の小さいときには電位を高くすることで、回路の動作を安定させるとともに、回路内に流れるリーク電流値を制御することが可能となる。ここで、ブロック間のデカップリングコンデンサＡ１２０４の容量値はブロックＡ１２０１内のデカップリングコンデンサの容量値と連動して変化させることが出来る。そしてこれらと同様の制御を、基板制御回路Ｂ１２０６によって機能ブロックＢ１２０５とデカップリングコンデンサＢ１２０８に対して、また基板制御回路Ｃ１２１０によって機能ブロックＣ１２０９とデカップリングコンデンサＣ１２１２に対しても行うことにより、ブロック内のデカップリングコンデンサとブロック間のデカップリングコンデンサを効果的に制御することが出来る。
【００９２】
図１３では基板用電源線１２０３，１２０７，１２１１を共通にするとしたが、基板用電源線ではなく、制御用の信号線を共通化し、基板用電源線はブロック内とブロック間で別々にすることも出来る。また、ブロック内とブロック間のデカップリングコンデンサの制御を全て共通化するとしたが、一部の組み合わせのみ共通化してもよい。
【００９３】
また、図１１のようにブロック間に１つのデカップリングコンデンサ１００４が配置されている場合でも、そのデカップリングコンデンサ１００４の基板電位の制御を、ブロックＡ，Ｂ，Ｃ１００１，１００２，１００３のうちのいずれかのブロック内に配置されたデカップリングコンデンサの基板電位の制御と共通化してもよい。
【００９４】
なお、以上では、図３以外の制御説明では、主にデカップリングコンデンサがＰチャンネルＭＯＳトランジスタで構成されている場合について述べたが、図４以降のいずれの例においてもデカップリングコンデンサをＮチャンネルＭＯＳトランジスタで構成することもできる。
【産業上の利用可能性】
【００９５】
本発明にかかるデカップリングコンデンサは、その容量値とリーク電流値を制御可能であり、このデカップリングコンデンサを内蔵した半導体集積回路等に有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施の形態のＰチャンネルトランジスタを利用したデカップリングコンデンサの構造図である。
【図２】図１のデカップリングコンデンサの容量の構成図である。
【図３】本発明の実施の形態のＮチャンネルトランジスタを利用したデカップリングコンデンサの構造図である。
【図４】本発明の実施の形態におけるレイアウト例を示す図である。
【図５】本発明の実施の形態におけるレイアウト例を示す図である。
【図６】本発明の実施の形態におけるレイアウト例を示す図である。
【図７】本発明の実施の形態におけるレイアウト例を示す図である。
【図８】本発明の実施の形態におけるレイアウト例を示す図である。
【図９】本発明の実施の形態におけるデカップリングコンデンサの制御方法の一例を示す図である。
【図１０】本発明の実施の形態におけるデカップリングコンデンサの制御方法の一例を示す図である。
【図１１】本発明の実施の形態におけるレイアウト例を示す図である。
【図１２】本発明の実施の形態におけるレイアウト例を示す図である。
【図１３】本発明の実施の形態におけるデカップリングコンデンサの制御方法の一例を示す図である。
【図１４】従来のゲート酸化膜を利用したデカップリングコンデンサの構造図である。
【図１５】トランジスタに流れる電流の説明図である。
【符号の説明】
【００９７】
１０１：ＶＤＤ
１０２：ＶＳＳ
１０３：ゲート部
１０４：ソース部
１０５：ドレイン部
１０６：基板部
２０１：スイッチング電流
２０２：貫通電流
２０３：リーク電流
３０１：ＶＤＤ
３０２：ＶＳＳ
３０３：ＮＷＶＤＤ
３０４：ゲート部
３０５：ソース部
３０６：ドレイン部
３０７：基板部
３０８：チャネル部
３０９：空乏層
３１０：ＶＤＤ−ＶＳＳ間容量
３１１：ＶＤＤ−ＮＷＶＤＤ間容量
３１２：ゲート酸化膜
４０１：ＶＳＳ
４０２：ＶＤＤ
４０３：ＰＷＶＳＳ
４０４：ゲート部
４０５：ソース部
４０６：ドレイン部
４０７：基板部
４０８：チャネル部
４０９：空乏層
４１２：ゲート酸化膜
５０１：ＶＤＤ電源ストラップ
５０２：ＶＳＳ電源ストラップ
５０３：ＮＷＶＤＤ電源ストラップ
５０４：デカップリングコンデンサ
５０５：論理セル
５０６，５０８，５１０：Ｎウェル
５０７，５０９：Ｐウェル
５１１：ゲート部
５１２：ソース・ドレイン部
６０１：ＶＤＤ
６０２：ＶＳＳ
６０３：デカップリングコンデンサ
６０４：論理セル
６０５：Ｎウェル
６０６：ゲート部
６０７：ソース・ドレイン部
６０８：基板用電源ピン
６０９：ＮＷＶＤＤ電源ストラップ
６１０：基板電位用電源線
６１１：ＶＤＤ電源ストラップ
６１２：ＶＳＳ電源ストラップ
６１３：論理セル用Ｎウェル
６１４：論理セル用Ｐウェル
７０１：ＶＤＤ電源ストラップ
７０２：ＶＳＳ電源ストラップ
７０３：デカップリング用ＮＷＶＤＤ電源ストラップ
７０４：デカップリングコンデンサ
７０５：論理セル
７０６：基板電位セル
７０７：論理セル用ＮＷＶＤＤ電源ストラップ
７０８：論理セル用ＰＷＶＳＳ電源ストラップ
８０１：ＶＤＤ電源ストラップ
８０２：ＶＳＳ電源ストラップ
８０３：デカップリングコンデンサ用ＮＷＶＤＤ電源ストラップ
８０４：デカップリングコンデンサＡ
８０５：論理セル
８０６：基板電位セル
８０７：論理セル用ＮＷＶＤＤ電源ストラップ
８０８：論理セル用ＰＷＶＳＳ電源ストラップ
８０９：デカップリングコンデンサＢ
９０１：機能ブロック
９０２：基板制御回路
９０３：基板用電源線
９０４：機能ブロックＡ
９０５：制御回路Ａ
９０６：機能ブロックＡの基板用電源線
９０７：機能ブロックＢ
９０８：制御回路Ｂ
９０９：機能ブロックＢの基板用電源線
１００１：ブロックＡ
１００２：ブロックＢ
１００３：ブロックＣ
１００４：デカップリングコンデンサ
１１０１：ブロックＡ
１１０２：ブロックＢ
１１０３：ブロックＣ
１１０４：デカップリングコンデンサＡ
１１０５：デカップリングコンデンサＢ
１１０６：デカップリングコンデンサＣ
１２０１：機能ブロックＡ
１２０２：制御回路Ａ
１２０３：基板用電源線Ａ
１２０４：デカップリングコンデンサＡ
１２０５：機能ブロックＢ
１２０６：制御回路Ｂ
１２０７：基板用電源線Ｂ
１２０８：デカップリングコンデンサＢ
１２０９：機能ブロックＣ
１２１０：制御回路Ｃ
１２１１：基板用電源線Ｃ
１２１２：デカップリングコンデンサＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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