(57)【要約】【課題】  結晶欠陥や界面の荒れが改善された良好なシリサイド／シリコン界面を有し、安定した特性を有する半導体装置およびその製造方法を提供する。【解決手段】  半導体装置１００は、少なくともシリコンを含む半導体層１４と、前記半導体層１４上に形成されたゲート絶縁層２６と、前記ゲート絶縁層１６上に形成されたゲート電極２８と、前記半導体層１４に形成された、ソース／ドレイン領域を構成する不純物層２２，２４と、前記不純物層２２，２４上に形成されたシリサイド層３２，３４と、を含む。前記不純物層２２，２４と前記シリサイド層３２，３４との界面領域ＩＡ１にシリコン以外の４族元素を含み、該４族元素は前記界面領域ＩＡ１において濃度分布のピークを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
少なくともシリコンを含む半導体層と、
前記半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、
前記半導体層に形成された、ソース／ドレイン領域を構成する不純物層と、
前記不純物層上に形成されたシリサイド層と、
を含み、
前記不純物層と前記シリサイド層との界面領域にシリコン以外の４族元素を含み、該４族元素は前記界面領域において濃度分布のピークを有する、半導体装置。
【請求項２】
請求項１において、
前記シリコン以外の４族元素は、炭素およびゲルマニウムの少なくとも一方である、半導体装置。
【請求項３】
請求項１または２において、
前記半導体層は、絶縁層上に形成された、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記ソース／ドレイン領域は、エレベーテッド構造を有する、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記半導体層は、Ｓｉ層、ＳｉＧｅ層およびＳｉＧｅＣ層の少なくとも一層を含む、半導体装置。
【請求項６】
少なくともシリコンを含む半導体層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記半導体層にソース／ドレイン領域のための不純物層を形成する工程と、
前記不純物層上にシリサイド層を形成する工程と、
前記シリサイド層を形成する工程の前に、前記半導体層上に、シリコン以外の４族元素を含む半導体層を形成する工程と、
熱処理によって、少なくとも前記シリコン以外の４族元素を再分布させることにより、該シリコン以外の４族元素を、前記不純物層と前記シリサイド層との界面領域にその濃度分布のピークを有するように存在させる工程と、
を含む、半導体装置の製造方法。
【請求項７】
請求項６において、
前記シリコン以外の４族元素を含む半導体層は、エピタキシャル成長によって形成される、半導体装置の製造方法。
【請求項８】
請求項６において、
前記シリコン以外の４族元素を含む半導体層は、イオン注入によって前記シリコン以外の４族元素を半導体層に導入することによって形成される、半導体装置の製造方法。
【請求項９】
請求項６ないし８のいずれかにおいて、
前記半導体層は、Ｓｉ層、ＳｉＧｅ層およびＳｉＧｅＣ層の少なくとも一層を含む、半導体装置の製造方法。
【請求項１０】
請求項６ないし９のいずれかにおいて、
前記半導体層は、絶縁層上に形成される、半導体装置の製造方法。
【請求項１１】
請求項６ないし１０のいずれかにおいて、
前記ソース／ドレイン領域は、エレベーテッド構造を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ソース／ドレイン領域のシート抵抗を低減することを目的として、ソース／ドレイン領域を構成する不純物層の表面にシリサイド層を設けることが知られている（例えば特開平５−３６６３２号公報参照）。
【特許文献１】特開平５−３６６３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ソース／ドレイン領域は、シリコン半導体層にｎ型もしくはｐ型の不純物が導入されて形成されている。ソース／ドレイン領域とシリサイド層との界面においては、シリコン半導体層とシリサイド層との格子定数の差から生じる結晶の歪みが顕著である。このような半導体装置では、特に熱処理時において、ソース／ドレイン領域とシリサイド層との界面（シリサイド／シリコン界面）で急峻なストレスを生じ、そのため、歪みによる結晶欠陥や界面の荒れを生じやすい問題がある。このような界面における結晶欠陥や界面の荒れは、接合リークやシリサイド／シリコン界面のコンタクト抵抗が増加する原因となる。特に、トランジスタの微細化、高集積化あるいはＳＯＩ構造の採用に伴って、ソース／ドレイン領域を構成する不純物層の接合深さが浅くなるにつれて、シリサイド／シリコン界面での荒れや格子欠陥による接合リークやコンタクト抵抗の増加が、半導体装置の特性を劣化させる要因となる。
【０００４】
本発明の目的は、かかる問題を解消し、結晶欠陥や界面の荒れが改善された良好なシリサイド／シリコン界面を有し、安定した特性を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明にかかる半導体装置は、
少なくともシリコンを含む半導体層と、
前記半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、
前記半導体層に形成された、ソース／ドレイン領域を構成する不純物層と、
前記不純物層上に形成されたシリサイド層と、
を含み、
前記不純物層と前記シリサイド層との界面領域にシリコン以外の４族元素を含み、該４族元素は前記界面領域において濃度分布のピークを有する。
【０００６】
この半導体装置によれば、前記不純物層と前記シリサイド層との界面領域（シリサイド／シリコン界面領域）にシリコン以外の４族元素が存在することにより、該界面領域におけるストレスが緩和され、界面領域の格子欠陥や荒れの発生を抑制できる。
【０００７】
本発明にかかる半導体装置において、前記シリコン以外の４族元素は、炭素およびゲルマニウムの少なくとも一方であることができる。
【０００８】
本明にかかる半導体装置において、前記半導体層は、絶縁層上に形成された、ＳＯＩ（Silicon  On  Insulator）構造を有することができる。
【０００９】
本発明にかかる半導体装置において、前記ソース／ドレイン領域は、エレベーテッド構造を有することができる。
【００１０】
本発明にかかる半導体装置において、前記半導体層は、Ｓｉ層、ＳｉＧｅ層およびＳｉＧｅＣ層の少なくとも一層を含むことができる。
【００１１】
本発明にかかる製造方法は、
少なくともシリコンを含む半導体層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記半導体層にソース／ドレイン領域のための不純物層を形成する工程と、
前記不純物層上にシリサイド層を形成する工程と、
前記シリサイド層を形成する工程の前に、前記半導体層上に、シリコン以外の４族元素を含む半導体層を形成する工程と、
熱処理によって、少なくとも前記シリコン以外の４族元素を再分布させることにより、該シリコン以外の４族元素を、前記不純物層と前記シリサイド層との界面領域にその濃度分布のピークを有するように存在させる工程と、
を含む。
【００１２】
この製造方法によれば、比較的簡易なプロセスによって、前記不純物層とシリサイド層との界面領域に濃度分布のピークを有するように、シリコン以外の４族元素を存在させることができる。
【００１３】
ここで、「前記半導体層上に、シリコン以外の４族元素を含む半導体層を形成する工程」
とは、前記半導体層の上に直接シリコン以外の４族元素を含む半導体層を形成する場合と、前記半導体層の上に他の半導体層を介してシリコン以外の４族元素を含む半導体層を形成する場合とを含む。
【００１４】
本発明にかかる半導体装置の製造方法において、前記シリコン以外の４族元素を含む半導体層は、エピタキシャル成長によって形成できる。
【００１５】
本発明にかかる半導体装置の製造方法において、前記シリコン以外の４族元素を含む半導体層は、イオン注入によって前記シリコン以外の４族元素を半導体層に導入することによって形成できる。
【００１６】
本発明にかかる製造方法において、前記半導体層は、Ｓｉ層、ＳｉＧｅ層およびＳｉＧｅＣ層の少なくとも一層を含むことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００１８】
１．第１の実施の形態
１．１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を模式的に示す断面図である。
【００１９】
半導体装置１００は、ＳＯＩ基板を用いて構成される。すなわち、半導体装置１００は、半導体基板１０と、半導体基板１０上に形成された絶縁層１２と、絶縁層１２上に形成されたシリコン層１４とを有する。シリコン層１４は、単結晶シリコンである。
【００２０】
シリコン層１４には、チャネル領域２０と、チャネル領域２０の両側に位置するソース／ドレイン領域のための第１不純物層２２および第２不純物層２４とが形成されている。チャネル領域２０上には、ゲート絶縁層２６が形成されている。ゲート絶縁層２６上には、ゲート電極２８が形成されている。そして、ゲート電極２８の側面には、サイドウォール絶縁層２９が形成されている。第１不純物層２２および第２不純物層２４の露出面には、それぞれ第１シリサイド層３２および第２シリサイド層３４が形成されている。
【００２１】
シリコン層とシリサイド層との界面領域ＩＡ１、すなわち、第１不純物層２２と第１シリサイド層３２との界面領域ＩＡ１、および第２不純物層２４と第２シリサイド層３４との界面領域ＩＡ１には、シリコン以外の４族元素が存在している。かかる４族元素としては、炭素およびゲルマニウムの少なくとも一方を挙げることができる。そして、図２に模式的に示すように、４族元素は、界面領域ＩＡ１において、その濃度分布のピークが存在する状態で分布する。図２において、横軸はシリサイド層３２，３４の表面からの深さを示し、縦軸は４族元素の濃度を示す。図２では、４族元素としてゲルマニウムを用いた場合の濃度分布を模式的に示す。
【００２２】
本実施の形態にかかる半導体装置１００によれば、シリコン層１４（不純物層２２，２４）とシリサイド層３２，３４とのシリサイド／シリコン界面領域ＩＡ１に、シリコン以外の４族元素が存在することにより、以下の特徴を有する。
【００２３】
例えば炭素およびゲルマニウムは、シリコンと同じ４ｂ族元素であり、これらに似た化学的性質を有する。また、格子定数（原子半径）の大きさは、炭素＜シリコン＜ゲルマニウムの関係にある。界面領域ＩＡ１に、炭素またはゲルマニウム、もしくはその両者が存在することにより、シリサイド／シリコン界面領域において炭素あるいはゲルマニウムがシリサイドとシリコン各々の層の格子位置や格子間位置に入ることができ、結晶欠陥が解消される。その結果、シリコン層とシリサイド層との格子定数の差によるストレスを緩和できる。すなわち、界面近傍の炭素やゲルマニウムなどの４族元素は、熱処理時に、シリサイド／シリコン界面の歪みエネルギーを緩和するように移動して再分布され、界面領域ＩＡ１に濃度分布のピークが存在するように分布する。その結果、界面領域ＩＡ１での荒れや格子欠陥が緩和され、接合リークを抑制することができる。
【００２４】
シリコン以外の４族元素の分布状態は、４族元素の原子半径（格子定数）やシリサイド層の種類などに依存する。すなわち、シリコン以外の４族元素は、シリサイドの形成時にシリサイド／シリコン界面の歪みエネルギーを最小にするように再分布するので、シリコンと同様の格子位置に存在する場合と、シリコンの格子間位置に存在する場合とがある。シリコンより原子半径の小さい炭素の場合には、格子面の少ない側の層（格子定数の大きい側の層）では、格子位置に存在し、格子面の多い側の層（格子定数の小さい側の層）では、格子間位置に存在する。これに対し、シリコンより原子半径の大きいゲルマニウムの場合には、格子面の多い側の層（格子定数の小さい側の層）で、格子位置に存在することができる。例えば、図２に示す例では、シリサイド層１４がチタンシリサイドである場合には、チタンシリサイドはシリコンより格子定数が大きいので、ゲルマニウムはシリコン層側の界面領域により多く分布する。
【００２５】
１．２．半導体装置の製造方法
第１の実施の形態にかかる半導体装置１００の製造例について、図１および図３ないし図７を参照しながら説明する。
【００２６】
（１）図３に示すように、公知のＳＯＩ基板を準備する。ＳＯＩ基板は、半導体基板１０上に絶縁層１２およびシリコン層１４が積層されている。シリコン層１４は、単結晶シリコンである。
【００２７】
（２）図４に示すように、公知の方法によってゲート絶縁層２６およびゲート電極２８を形成する。ゲート絶縁層２６のための絶縁層は、例えば熱酸化法によってシリコン層１４の表面を酸化することで形成される。ゲート絶縁層２６としては、シリコンの熱酸化膜に限定されず、酸化窒化シリコン、窒化シリコンなどの絶縁物、酸化タンタルなどの高誘電体を用いることができる。ゲート電極２８としては、ポリシリコン、タングステン，タンタルなどの金属、あるいはサリサイド構造の多層導電層などを用いることができる。ゲート絶縁層２６およびゲート電極２８のパターニングは、酸化シリコンなどからなるハードマスク２９Ａを用いて、公知のリソグラフィーおよびエッチングによって行うことができる。
【００２８】
ついで、サイドウォール絶縁層２９を形成する。サイドウォール絶縁層２９は、公知の方法で形成できる。例えば、サイドウォール絶縁層２９は、絶縁層をＣＶＤ法によって基板上に全面的に堆積した後、反応性イオンエッチングなどの異方性エッチングを行う方法、あるいはゲート電極２８がポリシリコンの場合は熱酸化によってゲート電極２８の表面に酸化シリコン層を形成する方法などを用いることができる。
【００２９】
（３）図５に示すように、シリコン層１４の露出面上に、エピタキシャル成長によってＳｉＧｅ層１６を形成する。ＳｉＧｅ層１６の膜厚は、いわゆる原子層であって、表面にＧｅ原子が付着する程度、あるいは、数オングストローム程度の極薄膜でよい。ＳｉＧｅ層１６のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４およびＧｅＨ４を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を５００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。
【００３０】
（４）図５に示すように、ＳｉＧｅ層１６上に、エピタキシャル成長によってシリコン層１８を形成する。シリコン層１８の膜厚は、このシリコン層１８がシリサイド層を形成する際のシリコン供給源となることを考慮して設定すると、通常１０〜５０ｎｍであることができる。シリコン層１８のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、ＳｉＨｘＣｌ４−ｘ（ｘ＝１〜４）を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を８００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。
【００３１】
（５）図６に示すように、ゲート電極２８およびサイドウォール絶縁層２９をマスクとして、イオン注入によって特定の導電型の不純物（図示の場合、ｎ型）をシリコン層１８およびＳｉＧｅ層１６を介してシリコン層１４に打ち込み、ソース／ドレイン領域のための不純物層２２，２４を形成する。その後、熱処理を行うことによって不純物を活性化させる。このときの温度は特に限定されないが、例えば８００〜１０００℃で行うことができる。この熱処理は、後のシリサイド層を形成する際の熱処理によっても行うことができる。その場合には、この工程での不純物を活性化させるための熱処理を省略できる。
【００３２】
（６）ついで、シリサイド層を形成する。まず、図７に示すように、基板全面にシリサイド層を構成するための金属層３０を形成する。金属層３０の材質は、特に限定されず、公知のシリサイド材料を用いることができ、チタン、コバルト、ニッケルなどを例示できる。金属層３０は、スパッタ法、ＣＶＤ法、蒸着などの成膜方法によって形成できる。また、金属層３０の膜厚は、特に限定されず、所定のシリサイド層を形成するのに充分な金属を供給できる程度であればよい。
【００３３】
（７）図１に示すように、不活性ガス雰囲気中で加熱することによって図７に示すシリコン層１８と金属層３０とを反応させて、不純物層２２，２４上にシリサイド層３２，３４を形成する。
【００３４】
シリサイド層３２，３４は、公知の方法で形成できる。例えば、ラピッドサーマルアニールなどを用いて基板温度を金属と絶縁膜が反応せず、Ｓｉと金属のみが反応する温度にて加熱することによりシリサイド層３２，３４を形成できる。その後、絶縁膜上の未反応の金属層をウエットエッチングによって除去する。さらに、不活性ガス中で凝集が生じない程度の高い温度にて熱処理を行うことにより、低抵抗で安定なシリサイド層３２，３４を形成できる。これらの２ステップ熱処理の温度は、金属の種類や微細パターンサイズに依存する。例えばチタンでは、５５０〜８００℃、コバルトでは５００〜８００℃、ニッケルでは４００〜６００℃で行うことができる。
【００３５】
このシリサイド工程での熱処理によって、図７に示すＳｉＧｅ層１６のゲルマニウムが再分布される。すなわち、ゲルマニウムは、熱処理時に、シリサイド／シリコン界面の歪みエネルギーを緩和するように移動して再分布され、シリサイド／シリコン界面領域ＩＡ１（図１参照）に濃度分布のピークが存在するように分布する。その結果、界面領域ＩＡ１での荒れや格子欠陥が緩和され、格子定数の差によるストレスを解消できる。なお、シリサイド工程で、ＳｉＧｅ層１６のゲルマニウムの再分布が充分に行われない場合には、さらに必要な熱処理を行うことができる。このゲルマニウムの再分布に必要な熱処理の温度は、例えば４００〜８００℃である。
【００３６】
以上のように、本実施の形態にかかる製造方法によれば、シリコン層１４（不純物層２２，２４）と、シリサイド層３２，３４を形成するためのシリコン層１８との間に、ゲルマニウムを含む層、例えばＳｉＧｅ層１６を形成し、その後熱処理（この例では工程（７）の熱処理）を行うことにより、界面領域ＩＡ１に濃度分布のピークが存在するようにゲルマニウムを分布させることができる。このようにして、本実施の形態にかかる半導体装置１００を比較的簡易な方法によって形成することができる。
【００３７】
上述した製造方法の例では、シリコン以外の４族元素を含む層としてＳｉＧｅ層を用いたが、これに代わり、ＳｉＣ層またはＳｉＧｅＣ層を用いることができる。これらの層は、公知のエピタキシャル成長法によって形成できる。ＳｉＣ層を用いた場合には、シリサイド／シリコン界面領域に炭素が存在し、ＳｉＧｅＣ層を用いた場合には、シリサイド／シリコン界面領域に炭素とゲルマニウムとが存在することになる。
【００３８】
また、上述した製造方法の例では、シリコン以外の４族元素を含む層の形成方法としてエピタキシャル成長を用いたが、かかる層を形成する方法はこれに限定されない。例えば、ＳｉＧｅ層１８をエピタキシャル成長で形成する代わりに、イオン注入によってゲルマニウムをシリコン層１８に導入して、ゲルマニウムを含む層（Ｓｉ（Ｇｅ）層）を形成できる。イオン注入は、注入されるゲルマニウムの濃度ピークがシリサイド層３２，３４とシリコン層１４との界面近傍に位置するように行うことができる。イオン注入によって形成されるＧｅの深さ方向の分布は、イオン注入のエネルギーやドーズ量などによって制御できる。ゲルマニウムのイオン注入は、例えば、低加速で１×１０１５ｃｍ−２の濃度で行うことができる。この場合にも、シリサイド層を形成する工程での熱処理（前記工程（７））によって、上述した例と同様に、ゲルマニウムをシリサイド／シリコン界面領域に分布させることができる。シリコン以外の４族元素を含む層がＳｉＣ層あるいはＳｉＧｅＣ層の場合も、同様にイオン注入によってこれらの層を形成できる。
【００３９】
また、上述した例では、半導体層としてシリコン層１４を用いたが、シリコン層の代わりに、ＳｉＧｅ層またはＳｉＧｅＣ層を用いることができる。また、半導体層としては、シリコン層、ＳｉＧｅ層およびＳｉＧｅＣ層のうちの２層以上を積層したヘテロ構造を用いることもできる。
【００４０】
２．第２の実施の形態
本発明は、図８に示すようなエレベーテッド構造のソース／ドレイン領域を有する半導体装置２００であってもよい。図８に示す半導体装置２００において、図１に示す半導体装置１００と実質的に同じ部分には同一符合を付して、その詳細な説明を省略する。
【００４１】
図８に示す半導体装置２００では、ソース／ドレイン領域は、エレベーテッド構造を有する点で第１の実施の形態と異なる。すなわち、ソース／ドレイン領域は、シリコン層１４に形成された不純物層２２，２４と、シリコン層１４上に形成された半導体層１７とから構成されている。半導体層１７は、公知のエピタキシャル成長によって形成でき、その組成も特に限定されない。半導体層１７は、例えば、シリコン層、ＳｉＧｅ層、ＳｉＣ層、ＳｉＧｅＣ層などによって形成できる。この例では、シリコン以外の４族元素、例えば炭素およびゲルマニウムの少なくとも一方は、半導体層１７とシリサイド層３２，３４との界面領域ＩＡ２に濃度分布のピークが存在するように分布する。
【００４２】
本実施の形態の半導体装置２００は、第１の実施の形態で述べた製造方法に半導体層１７を形成する工程を付加することで製造できる。すなわち、この製造方法の工程（２）の後に、半導体層１７を形成する工程を付加する。なお、半導体層１７として、ＳｉＧｅ層、ＳｉＣ層、ＳｉＧｅＣ層を用いる場合には、第１の実施の形態で述べた製造方法における工程（３）は、この半導体層１７を形成する工程を兼ねることができる。
【００４３】
本実施の形態でも、第１の実施の形態と同様の特徴を有し、同様の作用効果を達成できる。
【００４４】
以上、本発明の実施の形態について述べたが、本発明はこれらに限定されず、シリサイド層を有する半導体装置に適用できる。例えば、上述した実施の形態では、ＳＯＩ基板を用いた例について述べたが、本発明はいわゆるバルクシリコン層を有する半導体装置にも適用できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】半導体層におけるゲルマニウムの濃度分布を模式的に示す図。
【図３】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図４】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図５】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図６】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図７】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図８】本発明の第２の実施の形態にかかる半導体装置を模式的に示す断面図。
【符号の説明】
【００４６】
１０  半導体基板、１２  絶縁層、１４  シリコン層、１６  ＳｉＧｅ層、１７  半導体層、１８  シリコン層、２０  チャネル領域、２２，２４  不純物層、２６  ゲート絶縁層、２８  ゲート電極、２９  サイドウォール絶縁層、２９Ａ  ハードマスク、３２，３４  シリサイド層、ＩＡ１，ＩＡ２  界面領域、１００，２００  半導体装置
【図１】
2005175081.tif 000003
【図２】
2005175081.tif 000004
【図３】
2005175081.tif 000005
【図４】
2005175081.tif 000006
【図５】
2005175081.tif 000007
【図６】
2005175081.tif 000008
【図７】
2005175081.tif 000009
【図８】
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