(57)【要約】【課題】微細化が進み、セル間距離が縮小された場合でも、隣接セル間干渉を最小限に抑制できる半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板１と、半導体基板１に埋め込まれた素子分離絶縁膜４と、素子分離絶縁膜４により分離されたセル部ゲート絶縁膜２、第一導電層３を備える。第一導電層３の上部端面は、素子分離絶縁膜４の上部端面の位置よりも高い。導電層間絶縁膜５が、隣接するメモリセルカラムから分離して第一導電層３の頂部上及び側面上部に配置されている。第二の導電層間絶縁膜６が、素子分離絶縁膜４上と導電層間絶縁膜５上に配置されている。第二導電層７が第二の導電層間絶縁膜６上に配置されている。導電層間絶縁膜６、第二導電層７は、隣接するメモリセルカラムに共通の配線となる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置であって、前記メモリセルアレイは、
前記複数本のメモリセルカラム間に配置された素子分離絶縁膜と、
該素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成する第一導電層と、
少なくともシリコンと窒素とを含む絶縁膜からなり、前記第一導電層の頂部上にそれぞれ配置され、且つ隣接するメモリセルカラムから分離した第一の導電層間絶縁膜と、
該第一の導電層間絶縁膜とは異なる絶縁膜からなり、該第一の導電層間絶縁膜上にそれぞれ配置され、且つ隣接するメモリセルカラムと連続した第二の導電層間絶縁膜と、
該第二の導電層間絶縁膜上に配置され且つ隣接するメモリセルカラムと連続した第二導電層
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記行方向に沿って並列に走行する複数のワード線が、前記列方向に配列された複数のメモリセルトランジスタの前記第二導電層に電気的に接続されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記列方向に沿って、前記メモリセルカラムにそれぞれ配列されたビット線を更に備えることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記メモリセルカラムの一端側に配置され、前記前記メモリセルカラムに配列されたメモリセルトランジスタを選択する選択トランジスタと、
該第選択トランジスタのそれぞれのゲートに接続された選択ゲート配線
とを更に備えることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第一の導電層間絶縁膜は、前記頂部から前記素子分離絶縁膜と前記第一導電層の境界面となる前記第一導電層の側面にまで延長形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第一の導電層間絶縁膜は、シリコンと窒素以外の元素を２０％以下含むシリコン窒化膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記第二の導電層間絶縁膜は、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか１つの単層膜或いはこれらの少なくとも１つを含む複数の絶縁膜からなる積層膜であることを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。
【請求項８】
メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置の製造方法であって、
半導体基板の表面にセル部ゲート絶縁膜を形成する工程と、
該セル部ゲート絶縁膜上に第一導電層を形成する工程と、
前記第一導電層、前記セル部ゲート絶縁膜及び前記半導体基板の表面の一部をそれぞれ選択的にエッチングし、前記複数本のメモリセルカラムに分離する素子分離溝を形成する工程と、
該素子分離溝に、前記複数本のメモリセルカラム間を電気的に分離する素子分離絶縁膜を埋め込む工程と、
少なくともシリコンと窒素とを含む絶縁膜からなり、前記第一導電層の頂部上に、隣接するメモリセルカラムから分離した第一の導電層間絶縁膜をそれぞれ形成する工程と、
該第一の導電層間絶縁膜とは異なる絶縁膜からなり、該第一の導電層間絶縁膜上に第二の導電層間絶縁膜を隣接するメモリセルカラムに連続して形成する工程と、
該第二の導電層間絶縁膜上に第二導電層を形成する工程
とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項９】
前記第一の導電層間絶縁膜をそれぞれ形成する工程は、  ＣＶＤ炉内でガスエッチングし、前記第一導電層の表面に形成された自然酸化膜を除去する段階と、
大気に晒すことなく、前記ＣＶＤ炉内と同一炉内で、連続的に、前記自然酸化膜が除去された前記第一導電層の表面に、前記第一の導電層間絶縁膜を選択的に堆積する段階
とを含むことを特徴とする請求項８記載の半導体記憶装置の製造方法。
【請求項１０】
前記第一の導電層間絶縁膜を選択的に堆積する段階は、７００℃以下、５００℃以上で実施することを特徴とする請求項９記載の半導体記憶装置の製造方法。
【請求項１１】
前記第一の導電層間絶縁膜を選択的に堆積する段階は、シリコンのハロゲン化物のガスをソースガスとして用いたＣＶＤであることを特徴とする請求項９又は１０記載の半導体記憶装置の製造方法。
【請求項１２】
前記シリコンのハロゲン化物は、塩素化合物であることを特徴とする請求項１１記載の半導体記憶装置の製造方法。
【請求項１３】
前記シリコンのハロゲン化物は、トリクロルシラン又はテトラクロルシランであることを特徴とする請求項１１記載の半導体記憶装置の製造方法。
【請求項１４】
前記自然酸化膜の除去する段階を、９００℃以下、５００℃以上で水素を含む雰囲気で行うことを特徴とする請求項９〜１３のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１５】
前記自然酸化膜の除去する段階を、減圧下で行うことを特徴とする請求項９〜１４のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１６】
前記第一の導電層間絶縁膜をそれぞれ形成する工程は、
窒素ラジカルを用いたラジカル窒化法で実施することを特徴とする請求項８記載の半導体記憶装置の製造方法。
【請求項１７】
前記第一の導電層間絶縁膜をそれぞれ形成する工程は、
一酸化窒素ガス中での熱処理により、前記第一導電層の露出面に、選択的に前記第一の導電層間絶縁膜と該前記第一の導電層間絶縁膜上のシリコン酸化膜を形成する段階と、
前記第一の導電層間絶縁膜とシリコン酸化膜を形成した後、前記シリコン酸化膜を除去する段階
とを含むことを特徴とする請求項８記載の半導体記憶装置の製造方法。
【請求項１８】
前記第一の導電層間絶縁膜は、シリコンと窒素以外の元素を２０％以下含むシリコン窒化膜であることを特徴とする請求項８〜１７のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１９】
前記第二の導電層間絶縁膜は、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか１つの単層膜或いはこれらの少なくとも１つを含む複数の絶縁膜からなる積層膜であることを特徴とする請求項８〜１８のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に複数のメモリセルを接続したメモリセルカラムが近接して配置された微細な不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、フラッシュメモリ等の不揮発性メモリセルにおいて、第一導電層（浮遊ゲート電極）と第二導電層（制御ゲート電極）との間を絶縁する導電層間絶縁膜材料にアルミナ（Ａｌ２Ｏ３）膜を使うことが提案されている（非特許文献１参照。）。アルミナ膜は、従来のＯＮＯ積層膜（シリコン酸化膜（ＳｉＯ２膜）／シリコン窒化膜（Ｓｉ３Ｎ４膜）／シリコン酸化膜（ＳｉＯ２膜）の３層積層膜）に比べて誘電率が高いので、導電層間絶縁膜の面積を縮小することができ、セルサイズの微細化に適した材料である。同様の理由で、ハフニウム（Ｈｆ）酸化膜、ジルコニウム（Ｚｒ）酸化膜、タンタル（Ｔａ）酸化膜等の高誘電体酸化膜、又はこれらの高誘電体酸化膜に不純物を添加した絶縁膜が、導電層間絶縁膜材料の候補として挙げられる。しかし、これらの高誘電体絶縁膜は、電界を印加すると不揮発性メモリとして許容できないレベルのリーク電流が流れるため、通常は、高誘電体絶縁膜を成膜後に、酸素ラジカル等の酸化性雰囲気で改質アニールを行い、絶縁膜のリーク電流を低減させる必要がある。しかし、導電層間絶縁膜として使う場合には、この改質アニールの際に、高誘電体絶縁膜と第一導電層の界面に誘電率の低いシリコン酸化膜が形成されてしまい、導電層間絶縁膜の実効的な誘電率が下がって、高誘電体絶縁膜を導入したメリットが享受できない。
【０００３】
改質アニール時のシリコン酸化膜形成を回避するために、高誘電体絶縁膜の下層に、シリコン窒化膜（Ｓｉ３Ｎ４膜）を設けることが一般的に知られている。図２２に、この従来技術で形成されたメモリセル構造のワード線方向の断面模式図を示す。半導体基板（シリコン基板）１上に、セル部ゲート絶縁膜２となるトンネル絶縁膜を介して、複数の第一導電層（浮遊ゲート電極）３が、互いに距離をおいて隣接している。各々の第一導電層間には、素子分離絶縁膜４が埋め込まれている。更に、第一導電層３の側面の一部と上面、及び素子分離絶縁膜４の上面は第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５と第二の導電層間絶縁膜（Ａｌ２Ｏ３膜）６からなる複合導電層間絶縁膜と第二導電層（制御ゲート電極）７で覆われている。
【０００４】
しかし、図２２のセル構造では、素子分離絶縁膜４を隔てた隣接する第一導電層３は、第一の導電層間絶縁膜５でつながっている。第一の導電層間絶縁膜５に用いるシリコン窒化膜は電荷トラップ準位を多く含んでいるため、一方の第一導電層３に蓄積した電荷が、シリコン窒化膜を介して他方の第一導電層３へわずかに流れることになる。この電荷移動によるセルしきい値変動は、メモリセルサイズの縮小とともに顕著となる。特に、不揮発性メモリでは１０年間の電荷保持を保証する必要があるため、メモリセル微細化の課題となっている。
【０００５】
なお、この問題は、高誘電体絶縁膜を複合導電層間絶縁膜（５，６）に使う場合のみの問題ではない。従来のＯＮＯ膜を使う場合にも、セル部の電極側壁酸化膜を形成する際のバーズビーク酸化による導電層間絶縁膜の容量低下を抑える等の理由により、ＯＮＯ膜の下層にシリコン窒化膜を設けると、同様の問題が起こる。
【０００６】
又、第二の導電層間絶縁膜６の下層に設けた第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５と第一導電層（浮遊ゲート電極）３との界面に、自然酸化膜等の薄いシリコン酸化膜がある場合や、ＯＮＯ膜の下層シリコン酸化膜が薄い場合にも、同様の問題が起こる。即ち、第一導電層３とシリコン窒化膜との間を、電荷が容易に透過できる程度の薄さのシリコン酸化膜であれば、隣接する第一導電層（浮遊ゲート電極）間の電荷移動に起因するセルしきい値変動が起こる。
【０００７】
この問題を回避する手段として、図２３に示すようなメモリセル構造が提案されている（特許文献１参照。）。素子分離絶縁膜４を隔てた隣接するメモリセルの導電層間絶縁膜５が、素子分離絶縁膜４上のスリット９で分断された構造になっており、第一導電層３間の電荷移動を防止している。即ち、図２３に示すセル構造は、隣接する第一導電層（浮遊ゲート電極）３間の電荷移動を防止するために、素子分離絶縁膜４を隔てた隣接するメモリセルの導電層間絶縁膜５が、素子分離絶縁膜４上のスリット９で分断されている。そして、スリット９には第二導電層（制御ゲート電極）７の一部が埋め込まれている。
【０００８】
【特許文献１】
特開２００１−１６８３０６号公報
【０００９】
【非特許文献１】
「シンポジウム・オンＶＬＳＩテクノロジ・ダイジェスト・オブ・テクニカルペーパー（Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ）」，１９９７年，Ｐ．１１７
【００１０】
【発明が解決しようとする課題】
しかし、図２３に示す第一導電層３と第二導電層７との絶縁性をスリット９を介して挟まれた素子分離絶縁膜４で確保する構造では、スリット９の位置を制御性良く形成するのは困難のため、メモリセルを微細化した場合、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）７間の絶縁性が確保できない。このため、電荷リークに起因するデータ保持特性劣化やショート不良率増大という問題が起こる。
【００１１】
又、スリット加工時に、導電層間絶縁膜５表面にレジストが直接塗布されるため、導電層間絶縁膜５の膜質が低下する。導電層間絶縁膜５の厚さを薄膜化した場合は、第一導電層（浮遊ゲート電極）３から第二導電層（制御ゲート電極）７への電荷リークに起因するデータ保持特性劣化が起こるという問題がある。
【００１２】
上記した従来技術の課題を鑑み、本発明は、第一導電層と第二導電層間の絶縁性を確保して、電荷リークに起因するデータ保持特性劣化やショート不良率増大という問題を回避しつつ、第一の導電層間絶縁膜を介した第一導電層間の電荷移動に起因するセルしきい値変動を防止することが可能な半導体記憶装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置であって、メモリセルアレイは（イ）複数本のメモリセルカラム間に配置された素子分離絶縁膜と、（ロ）その素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成する第一導電層と、（ハ）少なくともシリコンと窒素とを含む絶縁膜からなり、第一導電層の頂部上にそれぞれ配置され、且つ隣接するメモリセルカラムから分離した第一の導電層間絶縁膜と、（ニ）その第一の導電層間絶縁膜とは異なる絶縁膜からなり、第一の導電層間絶縁膜上にそれぞれ配置され、且つ隣接するメモリセルカラムと連続した第二の導電層間絶縁膜と、（ホ）その第二の導電層間絶縁膜上に配置され且つ隣接するメモリセルカラムと連続した第二導電層とを備える半導体記憶装置であることを要旨とする。
【００１４】
本発明の第２の特徴は、メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置の製造方法であって、（イ）半導体基板の表面にセル部ゲート絶縁膜を形成する工程と、（ロ）そのセル部ゲート絶縁膜上に第一導電層を形成する工程と、（ハ）第一導電層、セル部ゲート絶縁膜及び半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数本のメモリセルカラムに分離する素子分離溝を形成する工程と、（ニ）その素子分離溝に、複数本のメモリセルカラム間を電気的に分離する素子分離絶縁膜を埋め込む工程と、（ホ）少なくともシリコンと窒素とを含む絶縁膜からなり、第一導電層の頂部上に、隣接するメモリセルカラムから分離した第一の導電層間絶縁膜をそれぞれ形成する工程と、（ヘ）その第一の導電層間絶縁膜とは異なる絶縁膜からなり、第一の導電層間絶縁膜上に第二の導電層間絶縁膜を隣接するメモリセルカラムに連続して形成する工程と、（ト）その第二の導電層間絶縁膜上に第二導電層を形成する工程とを備える半導体記憶装置の製造方法であることを要旨とする。
【００１５】
【発明の実施の形態】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１６】
又、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１及び図２に示ように、それぞれ独立して電荷蓄積状態が制御される電荷蓄積層を有するメモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備えるＮＡＮＤ型フラッシュメモリである。図１は図２に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向に沿った切断面で見た場合の断面図であるので、図２を先に説明する。
【００１８】
即ち、本発明の第１の実施の形態に係る半導体記憶装置は、図２に示すように、行方向に配列される複数のワード線ＷＬ１，ＷＬ２，・・・・・ＷＬ３２と、このワード線ＷＬ１，ＷＬ２，・・・・・ＷＬ３２と直交する列方向に配列される複数のビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・を備えている。そして、図２の列方向には、複数のワード線ＷＬ１，ＷＬ２，・・・・・ＷＬ３２のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤ，ＳＧＳが接続されている。
【００１９】
そして、図１に示すように、第１の実施の形態に係る半導体記憶装置のメモリセルアレイは、半導体基板１上に複数本のメモリセルカラム間に配置された素子分離絶縁膜４と、その素子分離絶縁膜４により互いに分離された第一導電層３と、第一導電層３の頂部上にそれぞれ配置された第一の導電層間絶縁膜５と、素子分離絶縁膜４と第一の導電層間絶縁膜５上にそれぞれ配置された第二の導電層間絶縁膜６と、第二の導電層間絶縁膜６上に配置された第二導電層７とを備える。
【００２０】
より詳細に説明すれば、半導体基板１と第一導電層３間にはセル部ゲート絶縁膜２となるトンネル酸化膜が配置され、このセル部ゲート絶縁膜（トンネル酸化膜）２を介して、複数の第一導電層（浮遊ゲート電極）３が、互いに距離をおいて隣接している。各々の第一導電層３間には、第一導電層３の約半分の高さまで、素子分離絶縁膜４が埋め込まれている。第一導電層３の側面の一部と上面は、第一の導電層間絶縁膜５で覆われている。即ち、第一の導電層間絶縁膜５は、第一導電層３の上部端面からこの上部端面に連続する側面まで延長形成されている。このため、第一の導電層間絶縁膜５が、延長形成される最先端の位置は、素子分離絶縁膜４の上部端面の位置までである。第一の導電層間絶縁膜５は少なくともシリコンと窒素とを含む絶縁膜からなる絶縁膜であれば良いが、第１の実施の形態ではシリコン窒化膜（Ｓｉ３Ｎ４膜）の場合で説明する。但し、第一の導電層間絶縁膜５は、主成分がシリコン（Ｓｉ）と窒素（Ｎ）であれば、他の元素を含んでいても良い。水素（Ｈ）、塩素（Ｃｌ）、酸素（Ｏ）等が含まれていても良い。例えば、水素（Ｈ）が１０％程度含まれる場合も、本発明は適用できる。図１に示すとおり、第一の導電層間絶縁膜５は、隣接するメモリセルカラムから分離して配置されている。
【００２１】
第一の導電層間絶縁膜５の上部に配置される第二の導電層間絶縁膜６は、第一の導電層間絶縁膜５とは異なる絶縁膜からなり、隣接するメモリセルカラムと連続して配置されている。第二の導電層間絶縁膜６として用いる絶縁膜としては、シリコン窒化膜（Ｓｉ３Ｎ４膜）の比誘電率εｒの７以上の高誘電率の材料が好ましい。例えば、εｒ＝８〜１１であるアルミニウム酸化物（Ａｌ２Ｏ３）膜、εｒ＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εｒ＝１６〜１７であるイットリウム酸化物（Ｙ２Ｏ３）膜、εｒ＝２２〜２３であるハフニウム酸化物（ＨｆＯ２）膜、εｒ＝２２〜２３であるジルコニウム酸化物（ＺｒＯ２）膜、εｒ＝２５〜２７であるタンタル酸化物（Ｔａ２Ｏ５）膜、εｒ＝４０であるビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ２Ｏ５やＢｉ２Ｏ３は多結晶シリコンとの界面における熱的安定性に欠ける。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εｒが７以上の材料を含む絶縁膜であれば良い。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εｒｅｆｆが７以上になる組み合わせを選択することが好ましい。実効的な比誘電率εｒｅｆｆが７未満では、従来のＯＮＯ膜と同程度であり、ＯＮＯ膜以上の効果が期待できないからである。しかし、ＯＮＯ膜の使用の可能性を排除するものではない。更に、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。
【００２２】
即ち、第二の導電層間絶縁膜６として用いる絶縁膜としては、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物等がある。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ３）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ３）等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。但し、本発明の第１の実施の形態に係るメモリセル構造では、第一の導電層間絶縁膜５として、Ｓｉ３Ｎ４膜を、第二の導電層間絶縁膜６として、Ａｌ２Ｏ３膜を用いる２層積層構造の場合を例示する。
【００２３】
第二の導電層間絶縁膜６の上部に配置される第二導電層７は、隣接するメモリセルカラムと連続して配置されている。
【００２４】
このように、第１の実施の形態に係るメモリセル構造では、第一導電層３と第二導電層７との間には第二の導電層間絶縁膜６があるため、第一導電層３と第二導電層７との間  の電荷リークやショート不良は起きない。又、隣接する第一導電層３間は第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５でつながっていないため、Ｓｉ３Ｎ４膜に起因した電荷移動に伴うセルしきい値の変動はない。なお、本発明の第１の実施の形態に係るモリセル構造において、上述したＳｉ３Ｎ４膜に起因した電荷移動に伴うセルしきい値変動の抑制効果が大きいのは、減圧ＣＶＤシリコン窒化膜（Ｓｉ３Ｎ４膜）やプラズマＣＶＤシリコン窒化膜（Ｓｉ３Ｎ４膜）のように、水素や塩素を多く含んでおり、電荷トラップ準位が多い場合である。
【００２５】
なお、第１の実施の形態に係るモリセル構造は、これに限るものではない。例えば、第一導電層（浮遊ゲート電極）３と第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５との間に、電荷が容易に透過できる程度の薄いシリコン酸化膜（ＳｉＯ２膜）が更に存在する場合にも、本発明は適用できる。この第一導電層（浮遊ゲート電極）３と第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５との間のシリコン酸化膜の厚さは典型的には２ｎｍ以下が好ましい。
【００２６】
第１の実施の形態に係るメモリセル構造の製造方法を、図３〜図７を用いて説明する。図３〜図７では、図２に示したビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・方向の断面図は省略している。なお、以下に述べる第１の実施の形態に係るメモリセル構造の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００２７】
（イ）まず、所望の不純物をドーピングした半導体基板（Ｓｉ基板）１の表面に、セル部ゲート絶縁膜２となる厚さ１０ｎｍのトンネル酸化膜を熱酸化法で形成する。その後、第一導電層３となる厚さ１００ｎｍのリンドープの多結晶シリコン層３、素子分離加工のためのマスク膜１０１を順次、化学的気相堆積（ＣＶＤ）法で堆積する。その後、レジストマスク（図示せず）を用いた反応性イオンエッチング（ＲＩＥ）法により、マスク膜１０１、多結晶シリコン層３、トンネル酸化膜（セル部ゲート絶縁膜）２を順次エッチング加工し、更に半導体基板１の露出領域をエッチングして、図３に示すように、深さ１００ｎｍの素子分離溝４１を形成する。
【００２８】
（ロ）次に、全面に素子分離用のシリコン酸化膜４を堆積して、素子分離溝４１を完全に埋め込む。その後、表面部分のシリコン酸化膜４を化学的機械研磨（ＣＭＰ）法で、マスク膜１０１が露出するまで除去し、図４に示すように表面を平坦化する。この結果、素子分離溝４１にはシリコン酸化膜からなる素子分離絶縁膜４が埋め込まれる。
【００２９】
（ハ）次に、露出したマスク膜１０１を選択的にエッチング除去する。更に、その後、シリコン酸化膜４の表面近傍の領域を希フッ酸（ＨＦ）溶液を用いて部分的にエッチング除去し、多結晶シリコン層（第一導電層）３の側壁面を露出させる。側壁面の高さは５０ｎｍとした。この希フッ酸処理後の水洗のときに、図５に示すように、第一導電層（多結晶シリコン層）３の表面に、厚さ１ｎｍ以下の自然酸化膜１０９ｂが形成される。
【００３０】
（ニ）次に、半導体基板１を減圧ＣＶＤ炉内に導入し、８５０℃、１ｋＰａの水素雰囲気中に晒して、第一導電層（多結晶シリコン層）３の表面の自然酸化膜１０９ｂを除去する。更に、半導体基板１を減圧ＣＶＤ炉内に入れたまま、炉内状態を７００℃、５０Ｐａに変更し、テトラクロルシラン（ＳｉＣｌ４）ガスとアンモニア（ＮＨ３）ガスを導入して、第一導電層（多結晶シリコン層）３の表面に厚さ２ｎｍのＣＶＤシリコン窒化膜５を第一の導電層間絶縁膜として形成する。このとき、素子分離絶縁膜４の表面にはＣＶＤシリコン窒化膜５は堆積しない。これは、テトラクロルシラン（ＳｉＣｌ４）ガスが分解した吸着種の表面反応に依存すると考えられる。即ち、シリコン酸化膜の場合にはシリコンの場合よりも、Ｓｉ３Ｎ４膜５の堆積開始までの時間（インキュベーション時間）が長いためである。
【００３１】
（ホ）次に、図７に示すように、全面に厚さ１５ｎｍの第二の導電層間絶縁膜としてのＡｌ２Ｏ３膜６を減圧ＣＶＤ法で堆積する。
【００３２】
（へ）この後、全面に多結晶シリコン層／タングステンシリサイド（ＷＳｉ２）層を堆積し、２層構造の第二導電層（制御ゲート電極）７を形成する。第二導電層（制御ゲート電極）７の厚さは、例えば、１００ｎｍとする。更に、ＲＩＥのマスク材をＣＶＤ法で堆積する。その後、レジストマスクを用いたＲＩＥ法により、マスク材、第二導電層（制御ゲート電極）７、第二の導電層間絶縁膜（Ａｌ２Ｏ３膜）６、第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５、第一導電層（浮遊ゲート電極）３、セル部ゲート絶縁膜（トンネル酸化膜）２を順次エッチング加工して、ワード線方向のスリットを形成し、各メモリセルを分離する。これにより、第一導電層（浮遊ゲート電極）３及び第二導電層（制御ゲート電極）７の形状が確定する。
【００３３】
（ト）次に、ワード線方向のスリットの露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜を熱酸化法で形成後、イオン注入法を用いて、メモリセルトランジスタのソース／ドレイン拡散層を形成すれば、図１に示す第１の実施の形態に係るメモリセル構造が完成する。実際には、更に、全面を覆うように層間絶縁膜をＣＶＤ法で形成し、その後は、周知の方法で配線層等を形成することは勿論である。
【００３４】
なお、本発明の第１の実施の形態に係るメモリセル構造の製造方法で、第一導電層３表面に形成された自然酸化膜を、減圧ＣＶＤ炉内で除去し、そのまま第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５を選択堆積している。これは、第一導電層３表面と素子分離絶縁膜４表面とのインキュベーション時間差を十分に確保するためである。又、自然酸化膜除去のための水素アニールは、減圧で行うのが望ましい。圧力が高い場合に、自然酸化膜を十分除去するためには９００℃以上の高温が必要になり、高温水素アニールでは、トンネル酸化膜の膜質が劣化してメモリセルの信頼性を低下させるからである。
【００３５】
又、シリコン上とシリコン酸化膜上のインキュベーション時間差を大きくするために、第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５の選択的な堆積条件は、７００℃以下の低温が望ましい。低温ほど望ましいが、表面反応のエネルギーを考慮すれば、５００℃以上が望ましい。５００℃以下では成長速度が非常に小さくなり現実的でない。
【００３６】
表面反応を利用して、シリコン上とシリコン酸化膜上のインキュベーション時間差を大きくするためには、シリコンソースはシリコンのハロゲン化物であることが好ましく、特にシリコンの塩素化合物が好ましい。シリコンの塩素化合物としては、ジクロルシラン（ＳｉＨ２Ｃｌ２）よりもトリクロルシラン（ＳｉＨＣｌ３）が望ましく、トリクロルシランよりもテトラクロルシランの方が望ましい。
【００３７】
第１の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層３の露出面に選択的に第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５を堆積できる。更に、シリコンソースの選択により第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５堆積の選択比を向上させて、第一導電層３露出面に厚い第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５を形成できる。又、セル部ゲート絶縁膜の膜質を劣化させることなく、効果的に第一導電層３表面の自然酸化膜を除去できる。更に、自然酸化膜除去を低温で行えるので、セル部ゲート絶縁膜の膜質を劣化させることなく、効果的に第一導電層３表面の自然酸化膜を除去できる。
【００３８】
なお、第１の実施の形態に係る半導体記憶装置及びその製造方法は、図２に示すＮＡＮＤ型フラッシュメモリに限られるのではなく、電荷蓄積層である浮遊ゲートを持つ構造の１つ以上のトランジスタからなる不揮発性メモリセルアレイ、例えば図８に等価回路が示されるＡＮＤ型フラッシュメモリなどにも適用できることは勿論である。
【００３９】
（第２の実施の形態）
図９は図２（ｂ）に示したワード線Ｗｌ１，ＷＬ２，・・・・・，ＷＬ３２方向の断面図である。本発明の第２の実施の形態に係る半導体記憶装置は、図９に示すように、素子分離絶縁層４で側壁が覆われた第一導電層３と、第一導電層３の頂部上にそれぞれ配置された第一の導電層間絶縁膜５を備える。第一の導電層間絶縁膜５は、第一導電層３の上部端面からこの上部端面に連続する側面まで延長形成されている。第一の導電層間絶縁膜５が、素子分離絶縁膜４と第一導電層３の境界面となる第一導電層３の側面にまで延長形成されている点では、第１の実施の形態に係る半導体記憶装置の場合と類似な構造ではあるが、第１の実施の形態に係る半導体記憶装置の場合とは異なり、第一の導電層間絶縁膜５は、第一導電層３の上部端面の一部及びこの上部端面に連続する側面の一部に食い込む形で、第一導電層３の側面の一部と上面を被覆している。即ち、第一の導電層間絶縁膜５は、第一導電層３の上部端面の一部及びこの上部端面に連続する側面の一部を構成する半導体材料が他の元素と反応した結果生成された絶縁膜である点が、第１の実施の形態に係る半導体記憶装置の場合と異なる点である。具体的には、第一の導電層間絶縁膜５が、第一導電層３を構成する多結晶シリコン層の表面が直接熱窒化されて形成された、酸素を含んだシリコン窒化膜（ＳｉＮｘＯｙ膜）の場合について、ここでは例示する。但し、ＳｉＮｘＯｙ膜の組成ｙ＝０の場合、即ち酸素を含まないシリコン窒化膜（Ｓｉ３Ｎ４膜）でも良いことは勿論である。
【００４０】
即ち、第２の実施の形態に係るメモリセル構造では、浮遊ゲート電極を構成する第一導電層３の側壁は素子分離絶縁膜４で覆われており、第一導電層（浮遊ゲート電極）３の上面はＳｉＮｘＯｙ膜からなる第一の導電層間絶縁膜５で覆われている。更に、素子分離絶縁膜４と第一導電層３の境界面のうち、導電層間絶縁膜５に近い領域にもＳｉＮｘＯｙ膜からなる第一の導電層間絶縁膜５が設けられている。又、第一導電層３の側面において、第一の導電層間絶縁膜５が延長形成される最先端の位置は、素子分離絶縁膜４の上部端面の位置よりも深い位置になっている点も第１の実施の形態に係る半導体記憶装置の場合と異なる点である。他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００４１】
本発明の第２の実施の形態に係る半導体記憶装置のメモリセル構造は、上記のように構成されており、第一導電層３と第二導電層７との間には第二の導電層間絶縁膜６があるため、第一導電層３と第二導電層７との間の電荷リークやショート不良は起きない。又、隣接する第一導電層３間は第一の導電層間絶縁膜５でつながっていないため、第一の導電層間絶縁膜５に起因した電荷移動に伴うセルしきい値の変動はない。且つ、第一の導電層間絶縁膜５を酸化性雰囲気で改質アニールする際に、第一導電層３の側壁が酸化されることがないため、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）７間の容量低下を防止することができる。
【００４２】
なお、図９では、第一の導電層間絶縁膜（ＳｉＮｘＯｙ膜）５と第二の導電層間絶縁膜（Ａｌ２Ｏ３膜）６の２層積層構造の場合を例示したが、第２の実施の形態に係るモリセル構造は、これに限るものではない。第二の導電層間絶縁膜（Ａｌ２Ｏ３膜）６は、第１の実施の形態に係る半導体記憶装置で説明したような他の高誘電体絶縁膜でも良いし、多層膜でも良い。又、ＯＮＯ膜でも良い。更に、第一導電層（浮遊ゲート電極）３と第一の導電層間絶縁膜（ＳｉＮｘＯｙ膜）５との間に、電荷が容易に透過できる程度の薄いシリコン酸化膜（ＳｉＯ２膜）が存在する場合にも、本発明は適用できる。このシリコン酸化膜の厚さは典型的には２ｎｍ以下が好ましい。更に、第一の導電層間絶縁膜５は、主成分がシリコン（Ｓｉ）、窒素（Ｎ）及び、酸素（Ｏ）であれば、他の元素を含んでいても良い。水素（Ｈ）、塩素（Ｃｌ）等が含まれていても良い。例えば、水素（Ｈ）が１０％程度含まれる場合も、本発明は適用できる。
【００４３】
なお、本発明の第２の実施の形態に係るモリセル構造においては、第一の導電層間絶縁膜５に電荷トラップ準位が多い場合は、この電荷トラップ準位に起因した電荷移動に伴うセルしきい値変動の抑制効果が大きいのは容易に理解できるであろう。
【００４４】
第２の実施の形態に係るメモリセル構造の製造方法を、図１０〜図１３を用いて説明する。図１０〜図１３では、図２（ｂ）に示したビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・方向の断面図は省略している。なお、以下に述べる第２の実施の形態に係るメモリセル構造の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００４５】
（イ）まず、第１の実施の形態に係るメモリセル構造の製造方法と同様に、半導体基板（Ｓｉ基板）１の表面に、セル部ゲート絶縁膜２となるトンネル酸化膜を熱酸化法で形成する。その後、第一導電層３となる多結晶シリコン層３、素子分離加工のためのマスク膜を順次、ＣＶＤ法で堆積する。その後、ＲＩＥ法により、マスク膜、多結晶シリコン層３、トンネル酸化膜（セル部ゲート絶縁膜）２を順次エッチング加工し、更に半導体基板１の露出領域をエッチングして、素子分離溝を形成する。次に、全面に素子分離用のシリコン酸化膜４を堆積して、素子分離溝を完全に埋め込む。その後、表面部分のシリコン酸化膜４をＣＭＰ法で、マスク膜が露出するまで除去し、更にＣＭＰ法でマスク膜が完全に除去されるまで表面を削って、図１０に示すように表面を平坦化する。図１０は、素子分離溝にはシリコン酸化膜からなる素子分離絶縁膜４が埋め込まれた状態を示す。
【００４６】
（ロ）そして、８５０℃の一酸化窒素（ＮＯ）ガス雰囲気で熱処理すると、図１１に示すように、露出した第一導電層（多結晶シリコン層）３の表面が直接熱窒化され、酸素を含んだシリコン窒化膜（ＳｉＮｘＯｙ膜）５とシリコン酸化膜１０９ｅの積層絶縁膜が形成される。
【００４７】
（ハ）次に、図１２に示すように、希フッ酸でシリコン酸化膜１０９ｅを除去し、第一の導電層間絶縁膜となるＳｉＮｘＯｙ膜５だけを残した。残った第一の導電層間絶縁膜（ＳｉＮｘＯｙ膜）５の膜厚は約１ｎｍ程度である。
【００４８】
（ニ）次に、図１３に示すように、全面に減圧ＣＶＤで厚さ１５ｎｍの第二の導電層間絶縁膜として、Ａｌ２Ｏ３膜６を堆積する。更に、８００℃、３０Ｐａでオゾン（Ｏ３）雰囲気で、Ａｌ２Ｏ３膜６の改質アニールを行う。この改質アニールは、第二の導電層間絶縁膜（Ａｌ２Ｏ３膜）６のリーク電流を低減するために行う。その後、第二導電層（制御ゲート電極）７となる導電層を全面に形成し、更に、ＲＩＥのマスク材をＣＶＤ法で堆積する。その後、レジストマスクを用いたＲＩＥ法により、マスク材、第二導電層（制御ゲート電極）７、第二の導電層間絶縁膜（Ａｌ２Ｏ３膜）６、第一の導電層間絶縁膜（ＳｉＮｘＯｙ膜）５、第一導電層（浮遊ゲート電極）３、セル部ゲート絶縁膜（トンネル酸化膜）２を順次エッチング加工して、ワード線方向のスリットを形成し、各メモリセルを分離する。これにより、第一導電層（浮遊ゲート電極）３及び第二導電層（制御ゲート電極）７の形状が確定する。次に、ワード線方向のスリットの露出面に電極側壁酸化膜を形成後、イオン注入法でメモリセルトランジスタのソース／ドレイン拡散層を形成すれば、図９に示す第２の実施の形態に係るメモリセル構造が完成する。実際には、層間絶縁膜を介して、更に配線層等が形成されることは勿論である。
【００４９】
なお、第２の実施の形態に係るメモリセルの製造方法では、ＳｉＮｘＯｙ膜５が、第一導電層３の露出面だけでなく、第一導電層３と素子分離絶縁膜４の境界面の一部にも形成される。このため、図１４に示すように、オゾン雰囲気でＡｌ２Ｏ３膜６を改質アニールするときに、オゾンガスの一部はＡｌ２Ｏ３膜６及び素子分離絶縁膜４を透過するが第一の導電層間絶縁膜（ＳｉＮｘＯｙ膜）５は透過しないため、第一導電層３側壁にシリコン酸化膜が形成されることはない。したがって、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）７間の容量低下を回避できる。なお、図１５に示すようにＳｉＮｘＯｙ膜５が第一導電層３の露出面だけに形成される場合には、シリコン酸化膜４２が第一導電層３の側壁に形成され、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）７間の容量低下が起こる。
【００５０】
このよううに、第２の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層３の露出面に選択的に第一の導電層間絶縁膜（ＳｉＮｘＯｙ膜）５を形成できる。
【００５１】
（第３の実施の形態）
図１６は図２（ｂ）に示したワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２方向の断面図である。本発明の第３の実施の形態に係る半導体記憶装置のメモリセル構造は、図１に示す第１の実施の形態に係る半導体記憶装置と類似な構造ではあるが、図１６に示すように、上面がシリコン酸窒化膜（ＳｉＮｘＯｙ膜）８で覆われた素子分離絶縁層４を備える点が異なる。他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００５２】
図１６に示すように、第３の実施の形態に係る半導体記憶装置は、互いに隣接する第一導電層（浮遊ゲート電極）３間が、シリコン酸窒化膜（ＳｉＮｘＯｙ膜）８でつながっているが、このＳｉＮｘＯｙ膜８中には水素がほとんど含まれていないため、ＳｉＮｘＯｙ膜８中の電荷移動は、ＣＶＤシリコン窒化膜に比べて著しく遅い。このため、ＳｉＮｘＯｙ膜８を介する第一導電層３間の電荷移動に起因するセルしきい値変動は、ほとんどない。又、第一導電層３と第二導電層７との間には第二の導電層間絶縁膜６があるため、第一導電層３と第二導電層７との間の電荷リークやショート不良は起きない。
【００５３】
第３の実施の形態に係る半導体記憶装置のメモリセル構造の製造方法を、図１７〜図１９を用いて説明する。図１７〜図１９では、図２（ｂ）に示したビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・方向の断面図は省略している。なお、以下に述べる第３の実施の形態に係るメモリセル構造の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００５４】
（イ）まず、第１の実施の形態に係るメモリセル構造の製造方法と同様に、半導体基板（Ｓｉ基板）１の表面に、セル部ゲート絶縁膜２となるトンネル酸化膜を形成し、更に、第一導電層３となる多結晶シリコン層３、素子分離加工のためのマスク膜を順次、ＣＶＤ法で堆積する。その後、マスク膜、多結晶シリコン層３、トンネル酸化膜（セル部ゲート絶縁膜）２を順次エッチング加工し、更に半導体基板１の露出領域をエッチングして、素子分離溝を形成する。次に、シリコン酸化膜４で素子分離溝を完全に埋め込む。更に、シリコン酸化膜４の表面近傍の領域を希フッ酸（ＨＦ）溶液を用いて部分的にエッチング除去し、多結晶シリコン層（第一導電層）３の側壁面を図１７に示すように、露出させる。
【００５５】
（ロ）次に、半導体基板１を４００℃に加熱し、窒素ラジカルを半導体基板１の表面に導入する。窒素ラジカルは窒素ガスと希ガスの混合雰囲気のプラズマ中で形成する。この窒素ラジカルを用いたラジカル窒化法により、露出した第一導電層３表面に、図１８に示すように厚さ２ｎｍのＳｉ３Ｎ４膜５が形成される。Ｓｉ３Ｎ４膜５は第一の導電層間絶縁膜として機能する。このとき、素子分離絶縁膜４の露出表面には、厚さ約２ｎｍのＳｉＮｘＯｙ膜８が形成される。このＳｉＮｘＯｙ膜８は、酸素を２０％程度含むが、水素の含有率は０．１％未満である。
【００５６】
（ハ）次に、減圧ＣＶＤで図１９に示すように、全面に厚さ１５ｎｍの第二の導電層間絶縁膜となるＡｌ２Ｏ３膜６を堆積する。更に、８００℃、３０Ｐａ、オゾン雰囲気でＡｌ２Ｏ３膜６の改質アニールを行う。
【００５７】
（ニ）その後、第二導電層（制御ゲート電極）７となる導電層を全面に形成し、更に、ＲＩＥのマスク材をＣＶＤ法で堆積する。その後、マスク材、第二導電層（制御ゲート電極）７、第二の導電層間絶縁膜（Ａｌ２Ｏ３膜）６、第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５、第一導電層（浮遊ゲート電極）３、セル部ゲート絶縁膜（トンネル酸化膜）２を順次エッチング加工して、各メモリセルを分離する。次に、メモリセルトランジスタのソース／ドレイン拡散層を形成すれば、図１６に示す第３の実施の形態に係るメモリセル構造が完成する。実際には、層間絶縁膜を介して更に配線層等が形成されることは勿論である。
【００５８】
第３の実施の形態に係るメモリセルの製造方法では、ラジカル窒化法を用いて第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５を形成したが、アンモニアガスを用いた熱窒化でも可能である。但し、この場合には、素子分離絶縁膜４の露出面に形成されるＳｉＮｘＯｙ膜８中に多量の水素が導入されて、膜中の電荷移動が起こるようになる。したがって、窒素ラジカルを用いて第一の導電層間絶縁膜（Ｓｉ３Ｎ４膜）５を形成するのが望ましい。
【００５９】
第３の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層３の露出面に第一の導電層間絶縁膜５となるＳｉ３Ｎ４膜を、素子分離絶縁膜４の露出表面にＳｉＮｘＯｙ膜８を、それぞれ選択的に形成できる。
【００６０】
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６１】
例えば、図２０に示すように、第一導電層（浮遊ゲート電極）３の側壁部のすべてを素子分離絶縁膜４で覆い、第一導電層３の上面だけに第一の導電層間絶縁膜５を覆ても良い。図２０に示すメモリセル構造でも、第一導電層３と第二導電層７との間  の電荷リークやショート不良を起こすことなく、第一導電層（浮遊ゲート電極）３間の電荷移動に伴うセルしきい値変動を防止することができる。
【００６２】
更に、本発明の第１乃至第３の実施の形態で説明した半導体記憶装置は、図２１に示すようなユニバーサル・シリアル・バス（以下において「ＵＳＢ」という）フラッシュ装置８００に応用することが可能である。図２１に示すフラッシュメモリシステムはホストプラットホーム７００、及びＵＳＢフラッシュ装置８００より構成されている。ホストプラットホーム７００は、ＵＳＢケーブル７５０を介して、ＵＳＢフラッシュ装置８００へ接続されている。ホストプラットホーム７００は、ＵＳＢホストコネクタ７０１を介してＵＳＢケーブル７５０に接続し、ＵＳＢフラッシュ装置８００はＵＳＢフラッシュ装置コネクタ８０１を介してＵＳＢケーブル７５０に接続する。ホストプラットホーム７００は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器７０２を有する。ＵＳＢフラッシュ装置８００は、ＵＳＢフラッシュ装置８００の他の要素を制御し、且つＵＳＢフラッシュ装置８００のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器８０２と、ＵＳＢフラッシュ装置コネクタ８０１と、本発明の第１乃至第３の実施の形態で説明した半導体記憶装置を少なくとも１つ含んで構成されたフラッシュメモリモジュール８５０とを備える。
【００６３】
ＵＳＢフラッシュ装置８００がホストプラットホーム７００に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム７００は、ＵＳＢフラッシュ装置８００を認知してＵＳＢフラッシュ装置８００との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置８００との間でデータの送受信を行う。ホストプラットホーム７００は、他のエンドポイントを介してＵＳＢフラッシュ装置８００の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。ホストプラットホーム７００は、ＵＳＢホスト制御器７０２へ要求パケットを送ることによって、ＵＳＢフラッシュ装置８００からのサービスを求める。ＵＳＢホスト制御器７０２は、ＵＳＢケーブル７５０上にパケットを送信する。ＵＳＢフラッシュ装置８００がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器８０２によって受け取られる。
【００６４】
次に、ＵＳＢフラッシュ装置制御器８０２は、フラッシュメモリモジュール８５０から、或いはフラッシュメモリモジュール８５０へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器８０２は、フラッシュメモリモジュール８５０の出力を制御する制御ライン８１０を介して、又、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール８５０を制御する。又、フラッシュメモリモジュール８５０は、アドレスデータバス８１１によってもＵＳＢフラッシュ装置制御器８０２に接続されている。アドレスデータバス８１１は、フラッシュメモリモジュール８５０に対する読み出し、書き込み或いは消去のコマンドと、フラッシュメモリモジュール８５０のアドレス及びデータを転送する。
【００６５】
ホストプラットホーム７００が要求した種々の操作に対する結果及び状態に関してホストプラットホーム７００へ知らせるために、ＵＳＢフラッシュ装置８００は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム７００は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置８００は、新しい状態メッセージのパケットが存在しない場合に空パケットを、或いは状態パケットそのものを返す。以上のように、本発明の第１乃至第３の実施の形態に係る半導体記憶装置を少なくとも１つ含んで構成されたフラッシュメモリモジュール８５０を適用することにより、ＵＳＢフラッシュ装置の様々な機能を実施可能である。又，上記ＵＳＢケーブル７５０を省略し、コネクタ間を直接接続することも可能である。
【００６６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の第１の実施の形態に係る技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６７】
【発明の効果】
本発明によれば、第一導電層と第二導電層間の絶縁性を確保して、電荷リークに起因するデータ保持特性劣化やショート不良率増大という問題を回避しつつ、第一の導電層間絶縁膜を介した第一導電層間の電荷移動に起因するセルしきい値変動を防止する半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置のメモリセル構造を示す模式的な断面図である。
【図２】図２（ａ）は、本発明の第１の実施の形態に係る半導体記憶装置のメモリアレイ部の一部を示す等価回路で、図２（ｂ）は図２（ａ）に対応する模式的な平面図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その１）。
【図４】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その２）。
【図５】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その３）。
【図６】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その４）。
【図７】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その５）。
【図８】本発明の第１の実施の形態の変形例に係るＡＮＤ型フラッシュメモリのメモリアレイ部の一部を示す等価回路である。
【図９】本発明の第２の実施の形態に係る半導体記憶装置のメモリセル構造を示す模式的な断面図である。
【図１０】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その１）。
【図１１】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その２）。
【図１２】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その３）。
【図１３】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その４）。
【図１４】本発明の第２の実施の形態に係る半導体記憶装置の構造により、オゾンガスの透過に起因するシリコン酸化膜の形成を防止する効果を説明する断面図である。
【図１５】オゾンガスの透過に起因するシリコン酸化膜の形成を示す断面図である。
【図１６】本発明の第３の実施の形態に係る半導体記憶装置のメモリセル構造を示す模式的な断面図である。
【図１７】本発明の第３の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その１）。
【図１８】本発明の第３の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その２）。
【図１９】本発明の第３の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その３）。
【図２０】本発明のその他の実施の形態に係る半導体記憶装置のメモリセル構造を示す模式的な断面図である。
【図２１】本発明の第１乃至第３の実施の形態に係る半導体記憶装置をフラッシュメモリシステムに適用した場合の構成を示す模式的ブロック図である。
【図２２】従来技術に係る半導体記憶装置のメモリセル構造を示す模式的な断面図である。
【図２３】他の従来技術に係る半導体記憶装置のメモリセル構造を示す模式的な断面図である。
【符号の説明】
１…半導体基板
２…セル部ゲート絶縁膜
３…第一導電層
４…素子分離絶縁膜
５…導電層間絶縁膜
６…導電層間絶縁膜
７…第二導電層
８…ＳｉＮｘＯｙ膜
９…スリット
４１…素子分離溝
４２…シリコン酸化膜
１０１…マスク膜
１０９ｂ…自然酸化膜
１０９ｅ…シリコン酸化膜
７００…ホストプラットホーム
７０１…ＵＳＢホストコネクタ
７０２…ＵＳＢホスト制御器
７５０…ケーブル
７５０…ＵＳＢケーブル
８００…フラッシュ装置
８００…ＵＳＢフラッシュ装置
８０１…ＵＳＢフラッシュ装置コネクタ
８０２…ＵＳＢフラッシュ装置制御器
８１０…制御ライン
８１１…アドレスデータバス
８５０…フラッシュメモリモジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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