(57)【要約】【課題】特にＳＦＱ回路を用いた集積回路において、高速動作を確保しながら、データ伝達経路及びクロック伝達経路などの配線を簡素化してレイアウト作業を容易にし、面積効率が向上するレイアウト方法を提供する。【解決手段】Ｐをクロックの分岐点の位置、αを後段の論理セル（第二の論理セル）の位置、βを前段の論理セル（第一の論理セル）の位置として、▲１▼Ｐとαが対角線を挟んで向かい合う頂点に位置する仮想的な長方形（正方形を含む）を考え、βをこの長方形の内部に配置する、▲２▼Ｐからαへ到達する経路、Ｐからβへ到達する経路、そしてβからαへ到達する経路を、それぞれがマンハッタン距離となる経路を選択する、という条件▲１▼▲２▼を満たすようＰ、α、βの位置と経路を決める。このようにレイアウトすることにより、高速な動作を維持したまま配線を簡素化できるとともに、面積効率が向上する。【選択図】          図７
2005026537.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を出力する第一の論理素子と、データ信号が入力される第二の論理素子と、第一の論理素子から出力されたデータ信号を第二の論理素子へ伝達するデータ伝達経路と、第一及び第二の論理素子へクロック信号を供給するクロック伝達経路とを少なくとも含んで構成される集積回路のレイアウト方法であって、
第一及び第二の論理素子へ供給されるクロック信号が分岐するクロック伝達経路の分岐点及び第二の論理素子を、任意の仮想長方形の対角線を挟んで向かい合う頂点に配置するとともに、第一の論理素子を当該仮想長方形の辺上又はその内部に配置し、前記分岐点から第一の論理素子のクロック入力までのクロック伝達経路、第一の論理素子のデータ出力から第二の論理素子のデータ入力までのデータ伝達経路、並びに前記分岐点から第二の論理素子のクロック入力までのクロック伝達経路を、それぞれがマンハッタン距離となる経路を選択してレイアウトすることを特徴とする集積回路のレイアウト方法。
【請求項２】
請求項１に記載の方法によってレイアウトされた後に、必要に応じて前記分岐点、第一の論理素子、第二の論理素子の位置、並びに前記データ伝達経路及び前記クロック伝達経路を調整して、許容範囲で最適なレイアウトとする工程を含むことを特徴とする集積回路のレイアウト方法。
【請求項３】
前記論理素子はセルベースＳＦＱ回路にて用いる論理セルであり、前記データ伝達経路及びクロック伝達経路はセルベースＳＦＱ回路にて用いる配線セルであることを特徴とする請求項１又は２に記載の集積回路のレイアウト方法。
【請求項４】
データ信号を出力する第一の論理素子と、データ信号が入力される第二の論理素子と、第一の論理素子から出力されたデータ信号を第二の論理素子へ伝達するデータ伝達経路と、第一及び第二の論理素子へクロック信号を供給するクロック伝達経路とを少なくとも含んで構成される集積回路であって、
第一及び第二の論理素子へ供給されるクロック信号が分岐されるクロック伝達経路の分岐点及び第二の論理素子が、任意の仮想長方形の対角線を挟んで向かい合う頂点又はその近傍に配置され、第一の論理素子が実質的に当該仮想長方形の辺上又はその内部に配置され、前記分岐点から第一の論理素子のクロック入力までのクロック伝達経路、第一の論理素子のデータ出力から第二の論理素子のデータ入力までのデータ伝達経路、並びに前記分岐点から第二の論理素子のクロック入力までのクロック伝達経路が、それぞれ実質的にマンハッタン距離となるよう選択されていることを特徴とする集積回路。
【請求項５】
前記論理素子はセルベースＳＦＱ回路にて用いる論理セルであり、前記データ伝達経路及びクロック伝達経路はセルベースＳＦＱ回路にて用いる配線セルであることを特徴とする請求項４記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路のレイアウト方法及び当該方法を用いた集積回路に関する。
【０００２】
【従来の技術】
ジョセフソン接合を利用した単一磁束量子（Ｓｉｎｇｌｅ  Ｆｌｕｘ  Ｑｕａｎｔｕｍ：ＳＦＱ）回路は、非常に高速に動作する回路として従来から知られているが、絶対零度近くまで冷却しなければならないといった制約もあるため、これまでは半導体回路のように広く実用に供されることはなかった。しかしながら、半導体回路の高速化技術に限界が見えてきた現状では、非常な高速動作を特徴とするＳＦＱ回路の実用化が急務の課題となっている。
【０００３】
ＳＦＱ回路の大規模集積化へ向けて、半導体回路におけるＡＳＩＣのように一定の寸法に形成される標準的な「論理セル」を単位とし、これを多数つなぎ合わせることによって特定の機能を果たす回路を構成する手法が近年確立されつつある。このようなＳＦＱ回路は「セルベースＳＦＱ回路」と呼ばれる（以下、「ＳＦＱ回路」はこのセルベースＳＦＱ回路を指すものとする）。図１は、ＳＦＱ回路における論理セルの回路記号の例を示したものであり、（Ａ）がＮＯＴ（否定）セル、（Ｂ）がＡＮＤ（論理積）セルである。ただし、論理セルの実際の形状は、後の図３に示すように、長方形又は正方形といった単純な形状である。
【０００４】
ＳＦＱ回路を動作させるためには、一般的な半導体回路とは異なり、図１に示すように各論理セルにクロック信号を入力することが必要である。また、ＳＦＱ回路はその性質から、半導体回路におけるように金属を使って配線を行うことが難しく、そのためジョセフソントランスミッションラインやスプリッタと呼ばれる配線用のセルを用いて論理セルと論理セルの間の配線を行うのが主流である。前者は単純に信号を伝達するのに用いられるものであり、後者は信号を分岐するのに用いられるものであるが、いずれも、論理セルと同じように一定寸法のセル（以下「配線セル」という）として構成される。論理セルと配線セルは、ともに同程度の遅延時間（データが入力されてから出力されるまでの時間）があるが、一般の半導体回路と異なり、この遅延時間はそのセルに接続しているセルの種類や数に左右されない。すなわち、ある経路上の遅延時間は単純にその経路上の各セル（論理セル、配線セル問わず）の遅延時間を足したものとなる。当然、回路全体の遅延時間を短くするため、配線セルの総延長はできるだけ短くすることが望ましい。
【０００５】
図２は、配線セルの例を示したもので、（Ａ）〜（Ｃ）はジョセフソントランスミッションライン、（Ｄ）〜（Ｆ）はスプリッタである。これらの配線セルにおいて、矢印は信号の伝達方向を示している。半導体集積回路における多層金属配線と異なり、ＳＦＱ回路での配線セルでは各辺上の入出力点において二つ以上の異なる信号を伝達させることができない。このことが、ＳＦＱ回路の配置配線レイアウトの自由度を制限する一つの要因である。
【０００６】
ＳＦＱ回路で実際の集積回路をレイアウトする場合には、まず必要な数の論理セルをある平面上に配置し、次にそれらの間に図２に示した配線セルを所望の機能を果たすように敷きつめていき、回路全体として必要な配線を形成する。すなわち、論理セルも配線セルも、ちょうど壁に一定寸法のタイルを貼り付けてゆくように一定領域内に平面的にレイアウトされる。
【０００７】
図３は、ＳＦＱ回路でのレイアウトの一例を示している。同図において、信号は全体として左側から右側へ伝達される。レイアウトの最も左側にはＩＮ１からＩＮ７までのデータ入力端子とクロック入力端子ＣＬＫＩＮが設けられており、最も右側にはＯＵＴ１からＯＵＴ６までのデータ出力端子とクロック出力端子ＣＬＫＯＵＴが設けられている。
【０００８】
図３に示したレイアウトには、図２に示したような配線セルが多数設けられている。配線セルはすべて同寸法の正方形であり、その一辺の長さがこのレイアウトにおける寸法の一単位とされている。一単位の長さは、現状では一例として４０μｍ程度であるが、今後さらに縮小されてゆくことが予想される。
【０００９】
図３に示したレイアウトにおいて、Ａ１〜Ａ４、Ｂ１〜Ｂ５並びにＣ１〜Ｃ６は論理セルであり、前述の配線セルの一辺の長さを一単位として、２×１の寸法のもの（例えばＡ２）と、２×２の寸法のもの（例えばＡ１）がある。前述のように、各論理セルには、その動作に必要とされるクロック信号のための入力が設けられ、ここには左側に設けられたクロック入力端子ＣＬＫＩＮからクロック信号が供給される。
【００１０】
図４は、ＳＦＱ回路における最も基本となる構成を示した回路図であり、論理セル１から論理セル２へデータが送られる。論理セル１及び論理セル２のクロック入力には、クロック入力ポートからクロック信号が供給されている。この回路が正常に動作するためには、次式を満たすことが必要である。
Ｔｄｃ２＋Ｔｈｏｌｄ＜Ｔｄｃ１＋Ｔｄｉ＋Ｔｄｗ＜Ｔｄｃ２＋Ｔｃｌｋ−Ｔｓｅｔｕｐ      （１）
ここで、（１）式の各項は、
Ｔｄｃ１：クロック入力ポートから論理セル１のクロック入力への配線遅延時間
Ｔｄｃ２：クロック入力ポートから論理セル２のクロック入力への配線遅延時間
Ｔｄｉ：論理セル１のクロック入力からデータ出力までのセル内部遅延時間
Ｔｄｗ：論理セル１のデータ出力から論理セル２のデータ入力への配線遅延時間
Ｔｓｅｔｕｐ：論理セル２のデータ入力に必要とされるセットアップ時間
Ｔｈｏｌｄ：論理セル２のデータ入力に必要とされるホールド時間
Ｔｃｌｋ：クロック信号の周期
をそれぞれ意味する。
【００１１】
（１）式を変形するために、図４を参照して、クロック入力ポートからのクロック信号の経路を次のように分割する。
Ｔｄｃ１＝Ｔｃｒ＋Ｔｃ１      （２）
Ｔｄｃ２＝Ｔｃｒ＋Ｔｃ２      （３）
ここで、各項は、
Ｔｃｒ：クロック入力ポートからクロックの分岐点までの配線遅延時間
Ｔｃ１：クロックの分岐点から論理セル１のクロック入力までの配線遅延時間
Ｔｃ２：クロックの分岐点から論理セル２のクロック入力までの配線遅延時間
を意味する。
【００１２】
（２）式及び（３）式を（１）式に代入して変形すると、
Ｔｃｒ＋Ｔｃ２＋Ｔｈｏｌｄ＜Ｔｃｒ＋Ｔｃ１＋Ｔｄｉ＋Ｔｄｗ＜Ｔｃｒ＋Ｔｃ２＋Ｔｃｌｋ−Ｔｓｅｔｕｐ
となり、各辺から共通のＴｃｒを消去して、
Ｔｃ２＋Ｔｈｏｌｄ＜Ｔｃｌ＋Ｔｄｉ＋Ｔｄｗ＜Ｔｃ２＋Ｔｃｌｋ−Ｔｓｅｔｕｐ
と変形される。ここでさらに、
Ｔｃ＝Ｔｃ２
Ｔｄ＝Ｔｃ１＋Ｔｄｉ＋Ｔｄｗ
と置くと、
Ｔｃ＋Ｔｈｏｌｄ＜Ｔｄ＜Ｔｃ＋Ｔｃｌｋ−Ｔｓｅｔｕｐ      （４）
と表すことができ、これをさらに変形すると、
Ｔｈｏｌｄ＜Ｔｄ−Ｔｃ＜Ｔｃｌｋ−Ｔｓｅｔｕｐ      （５）
となる。図５は、この（５）式に基づいて図４の回路を書き直した回路図である。
【００１３】
論理セルは、通常Ｔｈｏｌｄ及びＴｓｅｔｕｐがほぼゼロとなるよう設計されているので、（５）式においてＴｈｏｌｄ及びＴｓｅｔｕｐの値をゼロとする。そうすると、ＳＦＱ回路における論理セル及び配線セルの配置配線の目標は、（５）式においてＴｄ−Ｔｃをできるだけ小さい正の値に抑えること、言い換えるとＴｄがＴｃよりも僅かに大きくてその差をできるだけ小さくすることである。そのようにできれば、その時間差を周期Ｔｃｌｋとするクロック信号の周波数をそれだけ高くすることができ、結果として高速に動作させることが可能となる。そのためには、「クロック信号経路の分岐点から後段の論理セル（論理セル２）のクロック入力までの経路が、クロック信号経路の分岐点から前段の論理セル（論理セル１）のクロック入力までの経路と前段の論理セルのデータ出力から後段の論理セルのデータ入力までの経路の和と同じ」という条件（以下「条件１」という）を満たせばよいことが分かる。
【００１４】
図５は、論理セルが二つだけの最も基本的な回路構成であるため、条件１を満たすようにすることは容易である。しかしながら、回路規模が少しでも大きくなると、すべての論理セル及び配線セルについて条件１を満たすようにレイアウトする作業は、非常に複雑になる。このため、条件１を満たしながら実用に供しうる規模の回路の配置配線をレイアウトすることは極めて困難となる。
【００１５】
このような複雑さを緩和するための手法として、従来は、ＳＦＱ回路における論理回路が基本的にはパイプライン構造になっている点に着目し、まず信号の進む方向に沿って複数のパイプラインクラスタに分け、そのクラスタ間の配線を全て等長配線するという手法がとられていた（以下「パイプライン・クラスタリング法」という）。この手法ではまず、一つのクラスタに属する論理セルの中では互いにデータを出力してそれを入力するという関係がないように回路全体をクラスタ分割し、必ずある論理セルが出力したデータは次のクラスタに属する論理セルに入力されるようにする。次に、各クラスタ内で論理セルを縦に配置し、このクラスタを信号が進む方向に沿って横に配置する。最後に論理セル間の配線を、そのクラスタ間で全て等長になるように配線セルを配置することによって実現する。このような作業を連続するすべてのクラスタについて行うことによって、回路全体として条件１を満たすようにレイアウトを行っていた。
【００１６】
先に示した図３のＳＦＱ回路は、パイプライン・クラスタリング法を用いてレイアウトされている。すなわち、同じクラスタに属する論理セル同士にデータの入出力の関係がないようにし、Ａ１〜Ａ４を第一のクラスタ、Ｂ１〜Ｂ５を第二のクラスタ、そしてＣ１〜Ｃ６を第三のクラスタとし、各クラスタに属する論理セルを縦に配置し、続いて、第一のクラスタと第二のクラスタの間に存在する配線が全て等長となるように配線セルを配置し、第二のクラスタと第三のクラスタの間に存在する配線が全て等長となるように配線セルを配置する。こうすることによって、回路全体について、条件１が満たされる。ただし、実際には論理セルの端子位置の差等のため、条件１は完全に満たされてはいないが、一般に一つの配線経路について１０〜１５％程度までの配線長誤差があってもその経路上の各配線セルの遅延値の微調整等によってその経路の配線遅延の調整は可能であるため、この程度の誤差範囲を含めて条件１とする。
【００１７】
一例として、第１のクラスタの論理セルＡ１（前段の論理セル）と、第２のクラスタの論理セルＢ２（後段の論理セル）について考える。両論理セルに対するクロックはＣＬＫＩＮから供給されているが、符号１０で示す配線セルにおいて分岐している。この配線セル１０から後段の論理セルＢ２のクロック入力までの経路は、２７単位（２７個の配線セル）である。一方、配線セル１０から前段の論理セルＡ１のクロック入力までの経路は５単位、論理セルＡ１が１単位、Ａ１のデータ出力からＢ２のデータ入力までの経路は２５単位で、合計３１単位である。したがって両者の差は４単位で、上記の条件１を満たしている。
【００１８】
このように、パイプライン・クラスタリング法を用いて回路レイアウトを行うと、条件１を果たすように配置配線をレイアウトすることができ、結果として高速動作を確保することはできる。しかしながら、図３を見て分かるように、パイプライン・クラスタリング法を用いると、クラスタ間の配線で最も長い配線にその他の配線長をあわせる必要があるためどうしても配線が蛇行する部分が多くなり、レイアウトが複雑になる。さらに、図３は例示目的の極めて小規模の回路であるが、実用的に機能しうる程度の数の論理セルを配置するとなると、配線セルの数が急速に増加するため、集積回路の面積効率が低下するという問題が指摘されていた。
【００１９】
本発明は、このような技術的背景のもとでなされたものであり、その目的は、データ信号を出力する第一の論理素子と、データ信号が入力される第二の論理素子と、第一の論理素子から出力されたデータ信号を第二の論理素子へ伝達するデータ伝達経路と、第一及び第二の論理素子へクロック信号を供給するクロック伝達経路とを少なくとも含んで構成される集積回路において、高速動作を確保しながら、データ伝達経路及びクロック伝達経路などの配線を簡素化することができ、その結果レイアウト作業が容易になり、集積回路の面積効率が向上する集積回路及び集積回路のレイアウト方法を提供することである。
【００２０】
【課題を解決するための手段】
そこで、本発明は、データ信号を出力する第一の論理素子と、データ信号が入力される第二の論理素子と、第一の論理素子から出力されたデータ信号を第二の論理素子へ伝達するデータ伝達経路と、第一及び第二の論理素子へクロック信号を供給するクロック伝達経路とを少なくとも含んで構成される集積回路のレイアウトを行うときに、第一及び第二の論理素子へ供給されるクロック信号が分岐するクロック伝達経路の分岐点及び第二の論理素子を、任意の仮想長方形の対角線を挟んで向かい合う頂点に配置するとともに、第一の論理素子を当該仮想長方形の辺上又はその内部に配置し、前記分岐点から第一の論理素子のクロック入力までのクロック伝達経路、第一の論理素子のデータ出力から第二の論理素子のデータ入力までのデータ伝達経路、並びに前記分岐点から第二の論理素子のクロック入力までのクロック伝達経路として、それぞれがマンハッタン距離となる経路を選択してレイアウトすることを特徴とする。
【００２１】
ただし、上記のようにしてレイアウトを実行したあとに、種々の状況を考慮して配線の微調整等が必要となることがある。その場合は必要に応じて、前記分岐点、第一の論理素子、第二の論理素子の位置、並びに前記データ伝達回路及び前記クロック伝達経路を調整して、許容範囲で最適なレイアウトとする工程を追加することができる。
【００２２】
なお、本発明は、セルベースＳＦＱ回路に適用する場合に、その効果が非常に高い。
【００２３】
【発明の実施の形態】
以下に図面を参照しながら、本発明の実施の一形態について説明する。
【００２４】
パイプライン・クラスタリング法を用いた図３の回路レイアウトが複雑になる理由の一つは、例えば前述の論理セルＡ１及び論理セルＢ２について考えたときに、Ａ１のデータ出力からＢ２のデータ入力までの経路と、Ｂ２につながるクロックラインのうち第一のクラスタを出たあたりからＢ２のクロック入力までの経路を等長配線しようとし、このようなやり方ですべての論理セルの配線を行おうとするために配線経路の迂回や後戻りが発生する点にある。このような考え方は、レイアウト作業を行う人間の立場からすると理解し易いものであり、また結果として条件１を満たすようにすることができるが、これは（５）式自身から出発してレイアウトを行うやり方ではない。
【００２５】
そこで、（５）式から出発してレイアウトを行うことを考える。そのために、Ｐをクロックの分岐点の位置、αを後段の論理セル（第二の論理セル）の位置、βを前段の論理セル（第一の論理セル）の位置として、
▲１▼Ｐとαが対角線を挟んで向かい合う頂点に位置する長方形（正方形を含む）を考え、βをこの長方形の内部に配置する
▲２▼Ｐからαへ到達する経路、Ｐからβへ到達する経路、そしてβからαへ到達する経路を考えたとき、それらの距離がマンハッタン距離（Ｍａｎｈａｔｔａｎ  ｄｉｓｔａｎｃｅ）となる経路を選択する
という条件を満たすように、Ｐ、α、βの位置と経路を決める。
【００２６】
ここで、マンハッタン距離とは、直交座標系において始点の座標を（ａｘ，ａｙ）、終点の座標を（ｂｘ，ｂｙ）としたときに、｜ａｘ−ｂｘ｜＋｜ａｙ−ｂｙ｜で定義される始点と終点の距離をいう。この距離は、始点と終点が対角線を挟んで向かい合う頂点となる仮想的な長方形を考えたときに、当該長方形の長辺と短辺とを足した距離に等しい。このような長方形において、その辺及び内部だけを通り、いずれかの辺と平行に、かつ、逆戻りすることなく始点から終点に到達する経路（以下「マンハッタン経路」という）をとれば、その距離はマンハッタン距離となる。配線としてマンハッタン経路を選択すると、経路の迂回や後戻りが生じない。
【００２７】
図６は、図５の回路を、上の二つの条件▲１▼及び▲２▼を満たすように書き直した回路を示しており、配線セルの分岐点Ｐを左下に移動してある。図６のようにすると、必ず、Ｔｄの遅延が生じる経路とＴｃの遅延が生じる経路の長さが同じになり、その結果、ＴｄとＴｃをほぼ同じにすることができる。
【００２８】
図７（Ａ）〜（Ｄ）は、上の二つの条件▲１▼及び▲２▼を満たすようにＰ、α、βの位置及びその間をつなぐ経路を決める方法の四つのパターンを示している。これらは、Ｐを直交座標の原点としたときに、（Ａ）はα及びβが第一象限に位置する場合、（Ｂ）はα及びβが第四象限に位置する場合、（Ｃ）はα及びβが第三象限に位置する場合、（Ｄ）はα及びβが第二象限に位置する場合である。これらのうちのいずれを選択しても、Ｔｄの遅延経路とＴｃの遅延経路の長さを同じにすることができる。図６の例は、このうちの（Ａ）に該当する。
【００２９】
図６及び図７は論理セルが二つだけの場合だが、回路を構成するすべての倫理セル及び配線セルについて上の二つの条件▲１▼及び▲２▼が満たされるようレイアウトすれば、回路全体について条件１を満足させることができる。
【００３０】
図８は、図３に示したのと同じ機能を有する回路を、前述の条件▲１▼及び▲２▼が満たされるように論理セル及び配線セルをレイアウトした結果を示している。ここで例えば、論理セルＡ１（前段の論理セル）と、論理セルＢ２（後段の論理セル）について考えると、両論理セルに対するクロックはＣＬＫＩＮから供給されているが、両論理セルに供給されるクロックは、符号２０で示す配線セルにおいて分岐している。この配線セル２０と後段の論理セルＢ２を頂点とする仮想長方形を考えると、前段の論理セルＡ１はこの長方形の内部に含まれている。そして、データ伝達経路もクロック伝達経路も、いずれもマンハッタン経路となるようにレイアウトされている。前段と後段の関係を有する他の任意の二つの論理セルについても、この関係が満たされていることを確かめることができる。
【００３１】
図８の回路レイアウトを図３のそれと比較すると分かるように、回路のレイアウトが大幅に簡素化されている。また、図８の回路レイアウトは、その全体が、図７に示した四つのパターンのうちの（Ａ）に統一されている。このように集積回路全体を一つのパターンに統一することによって、レイアウト作業が容易になり、集積回路の面積効率も大幅に向上する。しかも、前述のように接続関係のある全ての論理セル間において条件１を満たしていることから、回路動作は高速に維持される。また、一つ一つの配線距離が短くなっているため、配線における遅延時間が短縮される。
【００３２】
上で述べた方法に基づいて回路全体を図８のようにレイアウトすることは、人間にとって難しくないだけでなく、コンピュータを用いて自動的にレイアウトさせるのにも適している。これは、図７に示すように、四つの基本的なパターンからどれか一つを選択し、マンハッタン経路というコンピュータに馴染みやすい概念を導入しているからであり、上の考え方に基づいた比較的簡単なアルゴリズムによって、コンピュータに最適解を求めさせることができる。したがって、本発明の手法に基づいてコンピュータを利用して回路レイアウトを実行すれば、回路全体の複雑さが緩和され、同じ機能を有する回路であれば、その回路規模を大幅に縮小することができ、しかもコンピュータによる自動化によって短時間で回路レイアウトを実行することが可能となる。
【００３３】
本発明は上記の実施の形態には限定されず、特許請求の範囲の各請求項に記載した発明の要旨の範囲内において種々の変更が可能であり、これらも本発明の技術的範囲に含まれる。
【００３４】
【発明の効果】
以上説明したように、本発明に係る集積回路のレイアウト方法を用いれば、配線が簡素化されるのでレイアウト作業が容易になり、その結果、集積回路のレイアウト作業を行う作業者の労力が大幅に軽減される。また、かかるレイアウト方法を用いて得られる本発明の集積回路は、高速動作が維持されたままデータ伝達経路及びクロック伝達経路などの配線のレイアウトが簡素化されるので、集積回路の面積効率が向上し、また配線の遅延時間が短縮される。
【図面の簡単な説明】
【図１】ＳＦＱ回路で用いられる論理セルの回路記号の例を示した図である。
【図２】配線セルの例を示した図である。
【図３】パイプライン・クラスタリング法を用いてレイアウトされたＳＦＱ回路の一例を示した図である。
【図４】ＳＦＱ回路における最も基本となる構成を示した回路図である。
【図５】図４に示した回路を（５）式に基づいて書き直した回路図である。
【図６】図５に示した回路を条件▲１▼及び▲２▼を満たすように書き直した回路図である。
【図７】条件▲１▼及び▲２▼を満たすようにクロック分岐点、第一の論理セル、第二の論理セルの各位置及びその間をつなぐ経路を決める四つのパターンを示した図である。
【図８】本発明の手法を用いて、図３に示した回路と同じ機能を有する回路をレイアウトした回路図である。
【符号の説明】
１０，２０    配線セル
１５    クロック分岐点
Ｐ  クロック分岐点の位置
α，β    論理セル
【図１】
2005026537.tif 000003
【図２】
2005026537.tif 000004
【図３】
2005026537.tif 000005
【図４】
2005026537.tif 000006
【図５】
2005026537.tif 000007
【図６】
2005026537.tif 000008
【図７】
2005026537.tif 000009
【図８】
2005026537.tif 000010