(57)【要約】【課題】  ＤＲＡＭのページ境界を越えるアクセスがマスタから要求されても、ページヒットを用いてアクセスすることのできるＤＲＡＭアクセス装置を提供する。【解決手段】  ＤＲＡＭアクセス装置を、マスタ１００からのアクセス要求に含まれるアドレス情報をＤＲＡＭ２００の論理アドレス情報に変換するアドレス変換装置３０１と、論理アドレス情報とＤＲＡＭ２００のページ境界を示す情報とを比較し、アクセス対象のアドレスがページミスヒットしているか判定するページミスヒット判定手段３０４と、擬似的にマスタとして働き、ページミスヒットしている時に、アクセス対象のアドレスを、ページをまたがない２つのアドレスに分解するようアドレス変換装置３０１に通知するアクセス分解装置３０６と、を備えたものとした。【選択図】  図１
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【特許請求の範囲】
【請求項１】
各々にＲＡＳ信号が割り当てられ、互いに独立してアクセス可能な複数のＤＲＡＭバンクと、
マスタからの、前記ＤＲＡＭバンクの複数ビットにアクセスするアクセス要求に含まれるメモリアドレスを、前記複数のＤＲＡＭバンクに連続して割り当てられたＤＲＡＭ論理アドレスに変換するアドレス変換装置と、
前記アドレス変換装置又は前記マスタからのメモリアドレスを入力とし、そのアクセス幅とメモリアドレスとに基づき、前記マスタによるメモリアクセスはページ境界をまたいでいると判定したときに、ミスヒット通知信号を出力するページミスヒット判定手段と、
前記ページミスヒット判定手段からのミスヒット通知信号を入力とし、前記マスタからの複数ビットに対するアクセスを、ページをまたがない２回のアクセスに分解するアクセス分解装置と、
を備えたことを特徴とするＤＲＡＭアクセス装置。
【請求項２】
請求項１に記載のＤＲＡＭアクセス装置において、
前記ページミスヒット判定手段は、バンク容量が２のＭ乗であるときに、Ｍビット目からアドレス最下位までの全てのアドレス信号がＨＩＧＨであるとき、ページ境界をまたぐアクセスであると判定する、
ことを特徴とするＤＲＡＭアクセス装置。
【請求項３】
請求項１に記載のＤＲＡＭアクセス装置において、
前記ページミスヒット判定手段は、所定アドレスより上位のアドレスを示すアドレス信号を１ビットずつマスクし、所定アドレスからアドレス最下位までのアドレス信号がＨＩＧＨであるとき、ページ境界をまたぐアクセスであると判定する、
ことを特徴とするＤＲＡＭアクセス装置。
【請求項４】
請求項１に記載のＤＲＡＭアクセス装置において、
所定のタイミングで自動的に起動し、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記書込値と読出値とが一致していない時に、前記２の階乗アドレスをページ境界と判定するページ境界判定手段を備えた、
ことを特徴とするＤＲＡＭアクセス装置。
【請求項５】
請求項１に記載のＤＲＡＭアクセス装置において、
所定のタイミングで自動的に起動し、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記書込値と読出値とが一致していない時に、再度、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記再度書き込んだ書込値と読出値とが一致していない時に、前記２の階乗アドレスをページ境界と判定するページ境界判定手段を備えた、
ことを特徴とするＤＲＡＭアクセス装置。
【請求項６】
請求項２に記載のＤＲＡＭアクセス装置において、
所定のタイミングで自動的に起動し、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記書込値と読出値とが一致していない時に、前記２の階乗アドレスをページ境界と判定するページ境界判定手段を備えた、
ことを特徴とするＤＲＡＭアクセス装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリのアクセスを制御するシステムに関し、特に、マスタにおいてバス幅拡張したときでも、ＤＲＡＭのバンクに対してページヒットアクセスを行うことのできるＤＲＡＭアクセス装置に関する。
【背景技術】
【０００２】
近年、オーディオ用途・記憶メディア用途としてＤＶＤプレイヤーやＤＶＤレコーダが多種開発されている。これらＤＶＤプレイヤーやＤＶＤレコーダにおいては、動作速度の高速化が望まれているため、メインメモリであるＤＲＡＭ（又はＳＤＲＡＭ）のアクセスの高速化が求められている。
【０００３】
従来のＤＲＡＭアクセス装置について、図面を参照しながら説明する。
図７は、従来のＤＲＡＭアクセス装置の構成を示すブロック図、図８は、図７に示したＤＲＡＭアクセス装置の動作を示す波形図である。
【０００４】
図７において、３００は、マスタ１００（ＣＰＵ等）によるＤＲＡＭ２００に対するアクセスを制御するＤＲＡＭ制御装置であり、このＤＲＡＭ制御装置３００は、マスタ１００からのアドレス情報をＤＲＡＭ２００の物理アドレス情報に変換するアドレス変換装置３０１と、物理アドレス情報より算出したＲＯＷアドレスストローブおよびＲＯＷアドレスを、ＤＲＡＭ２００に出力するＲＯＷアドレス生成手段３０２と、物理アドレス情報より算出したＣＯＬＵＭＮアドレスストローブおよびＣＯＬＵＭＮアドレスを、ＤＲＡＭ２００に出力するＣＯＬＵＭＮアドレス生成手段３０３と、を備えている。
【０００５】
このように構成されるＤＲＡＭアクセス装置の動作を、マスタ１００においてバス幅拡張する場合について説明する。以下、マスタ１００のバス幅が４バイトであり、ＤＲＡＭ２００のバス幅が２バイトである場合を例として説明する。
【０００６】
まず、マスタ１００は、アドレス変換装置３０１に４バイトの読込（リード）要求を出力する。アドレス変換装置３０１は、マスタ１００からのアドレス情報を物理アドレス情報に変換し、ＲＯＷアドレス生成手段３０２とＣＯＬＵＭＮアドレス生成手段３０３に通知する。
【０００７】
図８の時刻Ｔ１において、物理アドレス情報を受信したＲＯＷアドレス生成手段３０２は、ＲＯＷアドレスを算出し、ＲＯＷアドレスストローブ（図８のＲＡＳ）とともに、ＲＯＷアドレス（図８のＲＡＤ）を出力して、ＤＲＡＭ２００に使用するバンクのアドレスを通知する。
【０００８】
物理アドレス情報を受信したＣＯＬＵＭＮアドレス生成手段３０３は、マスタ１００からの４バイトの読込要求を、前半の２バイトと、後半の２バイトとの、連続する２つのアドレスに分割する。そして、図８の時刻Ｔ２において、前記前半の２バイトのアドレスに基づき、ＣＯＬＵＭＮアドレスストローブ（図８のＣＡＳ）とともに、ＣＯＬＵＭＮアドレス（図８のＣＡＤ）を出力することでＤＲＡＭ２００にアドレスを通知し、図８の時刻Ｔ３において、前半の２バイトデータ（図８のＲｅａｄ  Ｄａｔａ）を得る。次に、前半の２バイトに続く後半の２バイトアドレスは同一のページであることからページヒットを用いて、図８の時刻Ｔ４において、後半の２バイトのアドレスを出力することで、ＤＲＡＭ２００にアドレスを通知し、図８の時刻Ｔ５において、後半の２バイトデータを得る。
【０００９】
そして、ＤＲＡＭ制御装置３００は、前半の２バイトと後半の２バイトとをあわせた４バイトデータを、マスタ１００へ返す。
【００１０】
この時の物理的なアドレスイメージを図９に示す。本従来例では、ＤＲＡＭ４００（ＤＲＡＭ２００に相当する）のＢａｎｋ１（４０１）の４バイトに対して読込要求された場合、前半の２バイト４１０及び後半の２バイト４１１に分割し、これをページヒットアクセスさせることで、４バイトの読込要求を満たしている。
【００１１】
従来のＤＲＡＭアクセス装置は、前記従来例のように、ページヒットを使うことによりサイクル数を削減し、動作速度を高めている（例えば、特許文献１参照。）。
【特許文献１】特開平９−１７１４８４号公報（第２５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような従来のＤＲＡＭアクセス装置においては、マスタ１００からページをまたぐアクセス要求が出力された場合、１つのページ内のみにアクセスしようとするため、本来アクセスすべき次のページにアクセスできない、という問題が発生する。
【００１３】
マスタ１００より出力された４バイトの読込要求が図１０に示したものである場合、すなわち、前半の２バイト４２０がＢａｎｋ１（４０１）、後半の２バイト４２１がＢａｎｋ２（４０２）である場合を例にとって、従来のＤＲＡＭアクセス装置による誤アクセスについて説明する。
【００１４】
マスタ１００が４バイトの読込要求を出力すると、アドレス変換装置３０１は、マスタ１００からのアドレス情報を物理アドレス情報に変換する。
【００１５】
図８の時刻Ｔ１において、物理アドレス情報を受信したＲＯＷアドレス生成手段３０２は、Ｂａｎｋ１を使用するようＤＲＡＭ２００に通知する。
【００１６】
物理アドレス情報を受信したＣＯＬＵＭＮアドレス生成手段３０３は、マスタ１００からの４バイトの読込要求を、前半の２バイト４２０と、後半の２バイトとの、連続する２つのアドレスに分割し、図８の時刻Ｔ２において、前半の２バイト４２０のアドレスをＤＲＡＭ２００に通知し、図８の時刻Ｔ３において、前半の２バイトデータを得る。次に、ＣＯＬＵＭＮアドレス生成手段３０３は、図８の時刻Ｔ４において、ページヒットを用いて後半の２バイトのアドレスをＤＲＡＭ２００に通知し、図８の時刻Ｔ５において、後半の２バイトデータを得る。しかしながらこの場合、ページヒットによってアクセスしているため、Ｂａｎｋ２（４０２）内の後半の２バイト４２１ではなく、前半アクセスと同一ページ（Ｂａｎｋ１）内の、意図しない２バイト４２２に対し、誤アクセスしてしまう。
【００１７】
本発明は、上記のような課題を解決するためのものであり、マスタからページをまたぐアクセス要求が出力された場合、１つのページのみに誤アクセスすることなく、アクセス要求された各ページに正確にアクセスすることのできるＤＲＡＭアクセス装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の請求項１にかかるＤＲＡＭアクセス装置は、各々にＲＡＳ信号が割り当てられ、互いに独立してアクセス可能な複数のＤＲＡＭバンクと、マスタからの、前記ＤＲＡＭバンクの複数ビットにアクセスするアクセス要求に含まれるメモリアドレスを、前記複数のＤＲＡＭバンクに連続して割り当てられたＤＲＡＭ論理アドレスに変換するアドレス変換装置と、前記アドレス変換装置又は前記マスタからのメモリアドレスを入力とし、そのアクセス幅とメモリアドレスとに基づき、前記マスタによるメモリアクセスはページ境界をまたいでいると判定したときに、ミスヒット通知信号を出力するページミスヒット判定手段と、前記ページミスヒット判定手段からのミスヒット通知信号を入力とし、前記マスタからの複数ビットに対するアクセスを、ページをまたがない２回のアクセスに分解するアクセス分解装置と、を備えたことを特徴とする。
【００１９】
本発明の請求項２にかかるＤＲＡＭアクセス装置は、請求項１に記載のＤＲＡＭアクセス装置において、前記ページミスヒット判定手段は、バンク容量が２のＭ乗であるときに、Ｍビット目からアドレス最下位までの全てのアドレス信号がＨＩＧＨであるとき、ページ境界をまたぐアクセスであると判定する、ことを特徴とする。
【００２０】
本発明の請求項３にかかるＤＲＡＭアクセス装置は、請求項１に記載のＤＲＡＭアクセス装置において、前記ページミスヒット判定手段は、所定アドレスより上位のアドレスを示すアドレス信号を１ビットずつマスクし、所定アドレスからアドレス最下位までのアドレス信号がＨＩＧＨであるとき、ページ境界をまたぐアクセスであると判定する、ことを特徴とする。
【００２１】
本発明の請求項４にかかるＤＲＡＭアクセス装置は、請求項１に記載のＤＲＡＭアクセス装置において、所定のタイミングで自動的に起動し、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記書込値と読出値とが一致していない時に、前記２の階乗アドレスをページ境界と判定するページ境界判定手段を備えた、ことを特徴とする。
【００２２】
本発明の請求項５にかかるＤＲＡＭアクセス装置は、請求項１に記載のＤＲＡＭアクセス装置において、所定のタイミングで自動的に起動し、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記書込値と読出値とが一致していない時に、再度、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記再度書き込んだ書込値と読出値とが一致していない時に、前記２の階乗アドレスをページ境界と判定するページ境界判定手段を備えた、ことを特徴とする。
【００２３】
本発明の請求項６にかかるＤＲＡＭアクセス装置は、請求項２に記載のＤＲＡＭアクセス装置において、所定のタイミングで自動的に起動し、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記書込値と読出値とが一致していない時に、前記２の階乗アドレスをページ境界と判定するページ境界判定手段を備えた、ことを特徴とする。
【発明の効果】
【００２４】
本発明の請求項１にかかるＤＲＡＭアクセス装置によれば、各々にＲＡＳ信号が割り当てられ、互いに独立してアクセス可能な複数のＤＲＡＭバンクと、マスタからの、前記ＤＲＡＭバンクの複数ビットにアクセスするアクセス要求に含まれるメモリアドレスを、前記複数のＤＲＡＭバンクに連続して割り当てられたＤＲＡＭ論理アドレスに変換するアドレス変換装置と、前記アドレス変換装置又は前記マスタからのメモリアドレスを入力とし、そのアクセス幅とメモリアドレスとに基づき、前記マスタによるメモリアクセスはページ境界をまたいでいると判定したときに、ミスヒット通知信号を出力するページミスヒット判定手段と、前記ページミスヒット判定手段からのミスヒット通知信号を入力とし、前記マスタからの複数ビットに対するアクセスを、ページをまたがない２回のアクセスに分解するアクセス分解装置と、を備えたもの、としたので、前記マスタからページをまたぐアクセス要求が出力された場合、１つのページのみに誤アクセスすることなく、アクセス要求された各ページに正確にアクセスすることができる。これにより、前記ＤＲＡＭアクセス装置を利用するユーザーは、前記ＤＲＡＭバンクのページ境界を意識することなく利用することができる。
【００２５】
本発明の請求項２にかかるＤＲＡＭアクセス装置によれば、請求項１に記載のＤＲＡＭアクセス装置において、前記ページミスヒット判定手段は、バンク容量が２のＭ乗であるときに、Ｍビット目からアドレス最下位までの全てのアドレス信号がＨＩＧＨであるとき、ページ境界をまたぐアクセスであると判定するもの、としたので、ページミスヒットしているか否かに基づき、アクセス対象とするページを決定することができる。
【００２６】
本発明の請求項３にかかるＤＲＡＭアクセス装置によれば、請求項１に記載のＤＲＡＭアクセス装置において、前記ページミスヒット判定手段は、所定アドレスより上位のアドレスを示すアドレス信号を１ビットずつマスクし、所定アドレスからアドレス最下位までのアドレス信号がＨＩＧＨであるとき、ページ境界をまたぐアクセスであると判定するもの、としたので、ページサイズの異なる種々のＤＲＡＭバンクのページ境界を判別することができるため、様々な仕様のＤＲＡＭバンクをアクセス対象とすることができる。
【００２７】
本発明の請求項４にかかるＤＲＡＭアクセス装置によれば、請求項１に記載のＤＲＡＭアクセス装置において、所定のタイミングで自動的に起動し、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記書込値と読出値とが一致していない時に、前記２の階乗アドレスをページ境界と判定するページ境界判定手段を備えたもの、としたので、リセット後や、前記ＤＲＡＭバンクの交換後等、任意のタイミングに、自動的に該ＤＲＡＭバンクのページ境界を判定することができる。
【００２８】
本発明の請求項５にかかるＤＲＡＭアクセス装置によれば、請求項１に記載のＤＲＡＭアクセス装置において、所定のタイミングで自動的に起動し、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記書込値と読出値とが一致していない時に、再度、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記再度書き込んだ書込値と読出値とが一致していない時に、前記２の階乗アドレスをページ境界と判定するページ境界判定手段を備えたもの、としたので、ページ境界を誤判定することを防止し、正確にページ境界の判定を行うことができる。
【００２９】
本発明の請求項６にかかるＤＲＡＭアクセス装置によれば、請求項２に記載のＤＲＡＭアクセス装置において、所定のタイミングで自動的に起動し、２の階乗アドレスのビットをまたがないように２回以上に分割して前記ＤＲＡＭバンクに書き込んだ書込値と、ページヒット処理で前記ＤＲＡＭバンクより読み出した読出値とを比較し、前記書込値と読出値とが一致していない時に、前記２の階乗アドレスをページ境界と判定するページ境界判定手段を備えたもの、としたので、ＤＲＡＭアクセス装置のリセット後や、前記ＤＲＡＭバンクの交換後等に、自動的に該ＤＲＡＭバンクのページ境界を判定することができる。
【発明を実施するための最良の形態】
【００３０】
（実施の形態１）
本発明の実施の形態１によるＤＲＡＭアクセス装置について、図面を参照しながら説明する。図１は、本実施の形態１によるＤＲＡＭアクセス装置の構成を示すブロック図である。
【００３１】
本実施の形態１によるＤＲＡＭアクセス装置は、各々にＲＡＳ（ＲＯＷアドレスストローブ）信号が割り当てられ、互いに独立してアクセス可能な複数のバンクを備えたＤＲＡＭ２００と、読込要求や書込要求等のアクセス要求により、ＤＲＡＭ２００にアクセスするマスタ１００と、マスタ１００によるＤＲＡＭ２００へのアクセスを制御するＤＲＡＭ制御装置３００と、を備えたものである。
【００３２】
また、ＤＲＡＭ制御装置３００は、マスタ１００からのアクセス要求に含まれるアドレス情報をＤＲＡＭ２００の複数のバンクに連続して割り当てられた論理アドレス情報に変換するアドレス変換装置３０１と、論理アドレス情報より算出したＲＯＷアドレスおよびＲＯＷアドレスストローブをＤＲＡＭ２００に出力するＲＯＷアドレス生成手段３０２と、論理アドレス情報より算出したＣＯＬＵＭＮアドレスおよびＣＯＬＵＭＮアドレスストローブをＤＲＡＭ２００に出力するＣＯＬＵＭＮアドレス生成手段３０３と、ＤＲＡＭ２００のページ境界を示す情報もしくは１つのバンク当りの容量値を保持するページ境界設定レジスタ３０５と、論理アドレス情報又はマスタ１００からのアドレス情報と、ページ境界設定レジスタ３０５の保持値とを比較し、アクセス対象のアドレスがページをまたいでいる時にページミスヒットしていることを示すミスヒット通知信号を出力するページミスヒット判定手段３０４と、擬似的にマスタとして働き、ページミスヒットしている時に、アクセス対象のアドレスを、ページをまたがない２つのアドレスに分解するように通知するアクセス分解装置３０６と、を備えている。
【００３３】
このように構成されるＤＲＡＭアクセス装置の動作を説明する。図２は、ＤＲＡＭアクセス装置の動作を示す波形図であり、マスタ１００から、ページ境界をまたぐ読込要求がなされた場合の動作を示している。以下、マスタ（ＣＰＵ等）１００のバス幅が４バイトであり、ＤＲＡＭ２００のバス幅が２バイトである場合を例として、マスタ１００から、ページ境界をまたぐ読込要求がなされた時の動作を説明する。また、ＤＲＡＭ２００のひとつのバンク容量は２５６バイトであるとする。
【００３４】
ここで、ページ境界設定レジスタ３０５には、あらかじめ、マスタ１００等のＤＲＡＭ制御装置３００の外部装置によって、ＤＲＡＭ２００のページ境界を示す情報もしくは１つのバンク当りの容量値が通知されており、ページ境界設定レジスタ３０５は、該通知された値をフリップフロップなどの記憶手段を用いて保持している。ここで、ＤＲＡＭ２００のページ境界を示す情報は、ページ境界が何バイトおきに現れるかを示す値や、ページ境界のアドレスなどとすることができる。
【００３５】
図２の時刻Ｔ１において、マスタ１００は、ＤＲＡＭ制御装置３００に対して、４バイトの読込要求を発行する。マスタ１００からの要求に対し、ＤＲＡＭ制御装置３００のアドレス変換装置３０１は、マスタ１００からのアドレス情報を論理アドレス情報に変換し、ＲＯＷアドレス生成手段３０２と、ＣＯＬＵＭＮアドレス生成手段３０３と、ページミスヒット判定手段３０４とに通知する。
【００３６】
論理アドレス情報を受信したＲＯＷアドレス生成手段３０２は、ＲＡＳデコーダがＲＯＷアドレスを算出し、ＲＯＷアドレスストローブ（図２のＲＡＳ）とともに、ＲＯＷアドレス（図２のＲＡＤ）を出力して、ＤＲＡＭ２００に使用するバンクのアドレスを通知する。
【００３７】
これと同時に、論理アドレス情報を受信したページミスヒット判定手段３０４は、論理アドレス情報と、ページ境界設定レジスタ３０５の保持値とを比較することにより、アクセス対象のアドレスがページをまたいでいるか、すなわちページミスヒットしているか判定する。この場合、マスタ１００からの読込要求がページ境界をまたぐものであるため、ページミスヒットしている。このため、ページミスヒット判定手段３０４は、ミスヒット通知信号をアクセス分解装置３０６に出力する。
【００３８】
図２の時刻Ｔ２において、アクセス分解装置３０６は、ページミスヒットしていることを受けて、アドレス変換装置３０１にアドレスを分離するよう通知する。このとき同時に、ＣＯＬＵＭＮアドレス生成手段３０３は、時刻Ｔ１においてアドレス変換装置３０１からＤＲＡＭ２００へ発信したＲＯＷアドレスに対応する前半の２バイトのアドレスを作成し、ＣＯＬＵＭＮアドレスストローブ（図２のＣＡＳ）およびＣＯＬＵＭＮアドレス（図２のＣＡＤ）を出力することで、ＤＲＡＭ２００にアドレスを通知する。
【００３９】
図２の時刻Ｔ３において、ＣＯＬＵＭＮアドレス生成手段３０３は、ページミスヒットしているため後半の２バイトのアドレスを発行しない。そして、アクセス分解装置３０６は擬似的にマスタ１００として、次のページの２バイト（後半の２バイト）を要求する。また、この時、ＤＲＡＭ制御装置３００は前半の２バイトデータ（図２のＲｅａｄ  Ｄａｔａ）を得る。
【００４０】
図２の時刻Ｔ４において、アクセス分解装置３０６の要求を受けたアドレス変換装置３０１が、ＲＯＷアドレス生成手段３０２に後半の２ビットのアドレスを通知し、前記ＲＯＷアドレス生成手段３０２はバンクのアドレスをＤＲＡＭ２００に通知する。
【００４１】
図２の時刻Ｔ５において、ＣＯＬＵＭＮアドレス生成手段３０３は、時刻Ｔ４にアドレス変換装置３０１からＤＲＡＭ２００へ発信したＲＯＷアドレスに対応するＣＯＬＵＭＮアドレスを作成し、ＤＲＡＭ２００へ通知し、図２の時刻Ｔ６において、後半の２バイトデータを得る。
【００４２】
以上のような動作を行うことにより、マスタ１００からの、ページをまたいだアクセス要求を実行することができる。
なお、ページミスヒットしていないときには、ページヒットを用いてアクセスすることができるため、図２の時刻Ｔ４において、ＣＯＬＵＭＮアドレス生成手段３０３より、ＤＲＡＭ２００に後半の２バイトのアドレスを通知し、図２の時刻Ｔ５において、後半の２バイトデータを得る。
【００４３】
次に、ページミスヒット判定手段３０４の詳細な回路構成について、図３を参照しながら説明する。
まず、ＤＲＡＭ２００のバンク容量すなわちページサイズが２のＮ乗に固定されている場合、ページミスヒット判定手段３０４は、図３（ａ）に示す回路とすることができる。図３（ａ）において、７００は、マスタ１００からのアドレス信号、７０１は、ミスヒット通知信号である。
【００４４】
このページミスヒット判定手段３０４は、マスタ１００からのアドレス信号７００の１ビット目からＮビット目までの論理積を取る。ページ境界が２５６バイトであった場合、ページをまたぐアクセスの際にマスタ１００は、０ｘ０１ｆｅ、０ｘ０３ｆｅ、０ｘ０５ｆｅ、…を指定することから、ページ境界のアドレスは、１ビット目から８ビット目がすべてＨＩＧＨであるといえる。
【００４５】
また、ページミスヒット判定手段３０４を、図３（ｂ）に示す回路構成とすることもできる。ページ境界レジスタ３０５からの信号７０２を受けて、Ｎビットより上位のアドレス信号を１ビットずつマスク可能にすることにより、ページ境界が２５６バイトであるＤＲＡＭ２００のみでなく、ページ境界が５１２バイト、１０２４バイト…であるＤＲＡＭのページ境界をも判定することができる。すなわち、図３（ｂ）に示す回路構成とした場合、様々な仕様のＤＲＡＭのページ境界を判定することができる。
【００４６】
以上のように、本実施の形態１によるＤＲＡＭアクセス装置においては、マスタ１００からのアクセス要求に含まれるアドレス情報をＤＲＡＭ２００の論理アドレス情報に変換するアドレス変換装置３０１と、論理アドレス情報とＤＲＡＭ２００のページ境界を示す情報とを比較し、アクセス対象のアドレスがページミスヒットしているか判定するページミスヒット判定手段３０４と、擬似的にマスタとして働き、ページミスヒットしている時に、アクセス対象のアドレスを、ページをまたがない２つのアドレスに分解するようアドレス変換装置３０１に通知するアクセス分解装置３０６と、を備えたので、マスタ１００からページをまたぐアクセス要求が出力された場合、いずれか１つのページのみに誤アクセスすることなく、アクセス要求された各ページに正確にアクセスすることができる。これにより、本実施の形態１によるＤＲＡＭアクセス装置を利用するユーザーにおいては、ＤＲＡＭ２００のページ境界を意識することなく利用することができる。
【００４７】
また、ページミスヒット判定手段３０４を、アドレスを判定する際に、ページ境界設定レジスタ３０５の保持値に基づいてアドレス信号の上位ビットをマスクするようにしたので、ページサイズの異なる種々のＤＲＡＭのページ境界を判別することができるため、様々な仕様のＤＲＡＭをアクセス対象とすることができる。
【００４８】
（実施の形態２）
本発明の実施の形態２によるＤＲＡＭアクセス装置について、図面を参照しながら説明する。図４は、本実施の形態２によるＤＲＡＭアクセス装置の構成を示すブロック図である。
【００４９】
本実施の形態２によるＤＲＡＭアクセス装置は、本実施の形態１によるＤＲＡＭ制御装置３００に、ページ境界を自動で判定しうるページ境界判定手段３０７を加えたものである。
【００５０】
このページ境界判定手段３０７は、マスタ１００が通常動作を行わず、かつＤＲＡＭ２００にデータがまったく書き込まれていない状態、例えばリセット後や、ＤＲＡＭ２００の交換後に起動するようにされていることが望ましい。
【００５１】
このように構成されるＤＲＡＭアクセス装置の動作を説明する。図５は、ページ境界判定手段３０７によりページ境界を判定する方法を説明するためのフローチャートである。
【００５２】
上記のような起動タイミングにおいて、ページ境界判定手段３０７は、使用できるＤＲＡＭのうち、最も少ないバンク容量の境界より判定を開始する（ここで、最も少ないバンク容量を、２のＭ乗バイトとする）（ステップＳ１）。
【００５３】
次に、ページ境界判定手段３０７は、アドレスのＭビット目から１ビット目までのすべてがＨＩＧＨであるアドレス（バンク容量が２のＭ乗バイトである場合にページ境界をまたぐアドレス）に、任意値の書込を行うようにアドレス変換装置３０１に通知する。これにより、全ビットがＨＩＧＨであるアドレスをまたがないように、２回に分けて任意値をＤＲＡＭ２００に書き込む（ステップＳ２）。
【００５４】
ステップＳ２において書き込みを行ったアドレスに対し、ページヒットアクセスによる読込を行う。すなわち、ページ境界判定手段３０７は、Ｍビット目から１ビット目までのすべてがＨＩＧＨであるアドレスをまたぐように、ページヒットアクセスによって１度に読込を行う（ステップＳ３）。
【００５５】
次にページ境界判定手段３０７は、ステップＳ２において書き込んだ値と、ステップＳ３において読み込んだ値とを比較する（ステップＳ４）。これらの値が一致していない場合、判定対象であるＤＲＡＭ２００は２のＭ乗がページ境界であると言える。このため、ページ境界判定手段３０７は、取得したページ境界をページ境界設定レジスタ３０５に格納し、ページ境界の判定処理を終了する（ステップＳ５）。
【００５６】
一方、ステップ４において、書き込んだ値と読み込んだ値とが一致していると判定した場合、判定対象であるＤＲＡＭ２００は２のＭ乗がページ境界ではないと言える（ステップＳ６）。よって、次にＭ＋１乗のページ境界の判定が必要であり、ページ境界判定手段３０７はステップＳ１からの処理を繰り返す（ステップＳ７）。
【００５７】
その後、マスタ１００よりアクセス要求が出力されると、実施の形態１において説明したものと同様の動作を行う。
【００５８】
以上のように、本実施の形態２によるＤＲＡＭアクセス装置においては、実施の形態１によるＤＲＡＭ制御装置３００に、ページ境界を自動で判定しうるページ境界判定手段３０７を加えたので、例えばリセット後や、ＤＲＡＭ２００の交換後に、自動的にＤＲＡＭ２００のページ境界を判定することができる。
【００５９】
（実施の形態３）
本発明の実施の形態３によるＤＲＡＭアクセス装置について、図面を参照しながら説明する。図６は、本実施の形態３によるＤＲＡＭアクセス装置の動作を説明するためのフローチャートである。
【００６０】
本実施の形態３によるＤＲＡＭアクセス装置は、ページ境界判定手段３０７によるページ境界の判定を、より正確なものとするために、書き込んだデータと読み出したデータとが一致しないことの判定を、２回行うようにしたものである。
【００６１】
以下に、本実施の形態３によるＤＲＡＭアクセス装置の動作を説明する。
２のＭ乗より検索を開始し（ステップＳ１１）、アドレスのＭビット目から１ビット目までのすべてがＨＩＧＨであるアドレスに、２回に分けて任意値を書き込んだ後（ステップＳ１２）、ページヒットアクセスによりそのアドレスを読み込む（ステップＳ１３）。次に、ステップＳ１２において書き込んだ値と、ステップＳ１３において読み込んだ値とを比較し（ステップＳ１４）、一致していない場合は、ステップＳ１２で書き込みを行ったものと同じアドレスに、ステップＳ１２で書き込みを行ったものとは異なる任意値を書き込んだ後（ステップＳ１５）、ページヒットアクセスによりそのアドレスを読み込む（ステップＳ１６）。次に、ステップＳ１５において書き込んだ値と、ステップＳ１６において読み込んだ値とを比較し（ステップＳ１７）、一致していない場合、２のＭ乗がページ境界であると判定する（ステップＳ１８）。一方、ステップＳ１４，ステップＳ１７において、書き込んだ値と読み込んだ値とが一致していると判定した場合、２のＭ乗がページ境界ではないため（ステップＳ１９）、次に２のＭ＋１乗のページ境界の判定が必要であり、ステップＳ１１からの処理を繰り返す（ステップＳ２０）。
【００６２】
以上のように、本実施の形態３によるＤＲＡＭアクセス制御装置においては、ステップＳ１２とステップＳ１５とで異なる値を書き込み、それぞれのステップにおいて書き込んだ値と、読み込んだ値とが一致していない時に、そのアドレスをページ境界と判定するようにしたので、ＤＲＡＭ２００を完全に消去できていない場合等にページ境界を誤判定することを防止し、正確にページ境界の判定を行うことができる。
【産業上の利用可能性】
【００６３】
本発明にかかるＤＲＡＭアクセス装置は、マスタからの、ページ境界をまたぐアクセス要求に対応する機能及び前記ページ境界を自動的に判定する機能を有しているため、ＤＶＤなど不特定多数のマスタ、あるいはＤＲＡＭと接続される半導体装置におけるＤＲＡＭ制御として有用である。またパーソナルコンピュータ等汎用性の高い半導体への用途にも応用できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１によるＤＲＡＭアクセス装置の構成を示すブロック図である。
【図２】本発明の実施の形態１によるＤＲＡＭアクセス装置の動作を説明するための波形図である。
【図３（ａ）】本発明の実施の形態１によるＤＲＡＭアクセス装置の、ページミスヒット判定手段の構成の一例を示す回路図である。
【図３（ｂ）】本発明の実施の形態１によるＤＲＡＭアクセス装置の、ページミスヒット判定手段の構成の別の一例を示す回路図である。
【図４】本発明の実施の形態２によるＤＲＡＭアクセス装置の構成を示すブロック図である。
【図５】本発明の実施の形態２によるＤＲＡＭアクセス装置において、ページ境界を検索する方法を説明するためのフローチャートである。
【図６】本発明の実施の形態２によるＤＲＡＭアクセス装置において、ページ境界を検索する方法を説明するためのフローチャートである。
【図７】従来のＤＲＡＭアクセス装置の構成を示すブロック図である。
【図８】従来のＤＲＡＭアクセス装置の動作を説明するための波形図である。
【図９】従来のＤＲＡＭアクセス装置によるＤＲＡＭアクセス位置を説明するためのＤＲＡＭ物理位置図である。
【図１０】従来のＤＲＡＭアクセス装置により誤アクセスが発生する例を示すためのＤＲＡＭ物理位置図である。
【符号の説明】
【００６５】
１００  マスタ
２００  ＤＲＡＭ
３００  ＤＲＡＭ制御装置
３０１  アドレス変換装置
３０２  ＲＯＷアドレス生成手段
３０３  ＣＯＬＵＭＮアドレス生成手段
３０４  ページミスヒット判定手段
３０５  ページ境界設定レジスタ
３０６  アクセス分解装置
３０７  ページ境界判定手段
【図１】
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【図２】
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【図３（ａ）】
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【図３（ｂ）】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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