(57)【要約】【課題】  入出力位相差測定や出力間位相差測定を実行できる半導体集積回路の検査装置及び検査方法を提供することを目的とする。【解決手段】  ＤＵＴ１用高速スイッチ２−１とＤＵＴ２用高速スイッチ２−２、ＤＵＴ選択用高速スイッチ２により、０Ｖ基準電位とＤＵＴ１−１・１−２に同時に入力される入力信号とＤＵＴ１−１・１−２の複数の出力信号を連続して切換えて出力し、この連続信号波形をＡ／Ｄ変換し、Ａ／Ｄ変換された連続信号波形のデータをメモリ１３に連続記録し、メモリ１３に連続的に記録された連続信号波形のデータに基づいて、ＤＵＴ１−１・１−２の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定を実行しＤＵＴ１−１・１−２が良品か不良品かの判定を行う。【選択図】      図１
2005164447.tif 000002
【特許請求の範囲】
【請求項１】
複数の入出力系統を有する被検査半導体集積回路が複数セットされると、前記各被検査半導体集積回路の複数の入力に同時に共通の入力信号を印加し、続いて順に基準電位と前記入力信号と前記各被検査半導体集積回路の複数の出力信号を切換えてデータとして取り込み、これら信号のデータに基づいて複数の前記被検査半導体集積回路を同時に検査する検査装置であって、
前記複数の被検査半導体集積回路のうちの一つを選択し、前記基準電位と前記入力信号と前記被検査半導体集積回路の複数の出力信号を連続して切換えて出力する高速半導体スイッチと、
前記高速半導体スイッチにより選択・切換入力された連続信号波形をＡ／Ｄ変換するＡ／Ｄコンバータと、
このＡ／ＤコンバータによりＡ／Ｄ変換された連続信号波形のデータを連続記録するメモリ
を備え、
前記メモリに連続的に記録された連続信号波形のデータに基づいて、前記各被検査半導体集積回路の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定または出力間位相差測定を実行し前記各被検査半導体集積回路が良品か不良品かの判定を行うこと
を特徴とする半導体集積回路の検査装置。
【請求項２】
前記高速半導体スイッチの高速選択・切換制御を行い、前記基準電位と前記入力信号と前記被検査半導体集積回路の複数の出力信号の前記メモリへの取込制御・スタート制御・ストップ制御を統括的に実行するタイミング制御部を備えたこと
を特徴とする請求項１に記載の半導体集積回路の検査装置。
【請求項３】
複数の入出力系統を有する被検査半導体集積回路が複数セットされると、前記各被検査半導体集積回路の複数の入力に共通の入力信号を印加し、続いて順に基準電位と前記入力信号と前記各被検査半導体集積回路の複数の出力信号を切換えてデータとして取り込み、これら信号のデータに基づいて複数の前記被検査半導体集積回路を同時に検査する検査方法であって、
前記被検査半導体集積回路の入力に同時に共通の入力信号を印加するステップと、
前記基準電位と入力信号と前記被検査半導体集積回路の出力信号を高速に切換えて連続して取り込み、取り込まれた連続信号波形のデータを連続記録するステップと、
記録された連続信号波形のデータにより前記各被検査半導体集積回路の各出力の出力バイアス電圧・出力ゲイン・入出力位相差または出力間位相差を演算するステップと、
前記演算の結果に基づいて前記各被検査半導体集積回路が良品か不良品かの判定を行うステップ
を有することを特徴とする半導体集積回路の検査方法。
【請求項４】
前記基準電位と入力信号と前記被検査半導体集積回路の出力信号を高速に切換えて連続して取り込みするとき、データの取込制御・スタート制御・ストップ制御・高速切換制御が統括的に実行されること
を特徴とする請求項３に記載の半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（ＩＣ）の検査装置及び検査方法に関するものである。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）は出荷前に電気的特性の検査が行われる。検査ではＩＣの入力端子に定格の電圧波形を印加して、出力端子から得られる出力電圧波形の測定を行う種々の検査項目を一連して実行する。何れかの項目で不良が発生すると、そのＩＣは不良と判定され出荷されない。また集積化された回路であるＩＣにおいては、１個のＩＣに複数の入出力があることが多い。映像用のＩＣでＲＧＢ回路を構成するＩＣはその典型的なもので、Ｒ・Ｇ・Ｂ３系統の入出力を有している。その他、検査の効率を高める為に複数のＩＣに対して同時に入力電圧を印加して測定を行う同時測定の方法を用いることもある。
【０００３】
図６に、従来におけるＩＣの検査装置の構成の一例を示す。
図６に示すように、従来ＩＣの検査装置は、テストボード７と検査装置本体８により構成され、テストボード７と検査装置本体８との間は、２本の同軸ケーブル１６・１７により接続されている。また被検査ＩＣ（以降ＤＵＴと呼ぶ）は、複数の入力端子（ＩＮ１〜３）とそれに対する出力端子（ＯＵＴ１〜３）を有し、各々の入力端子に入力抵抗５を有すＩＣとしている。
【０００４】
前記テストボード７は、検査効率を高める為、２個のＤＵＴ１−１・１−２がセットされ、同時に測定できるように構成されている。またテストボード７には、これら２個のＤＵＴ１−１・１−２の６本の入力端子に対してそれぞれ入力カップリングコンデンサ４が設けられ、これら入力カップリングコンデンサ４に接続される終端抵抗６が設けられている。２個のＤＵＴ１−１・１−２の６本の入力端子はそれぞれ入力カップリングコンデンサ４を介して結合しテストボード７上の終端抵抗６に接続される。
【０００５】
また前記検査装置本体８には、２個のＤＵＴ１−１・１−２に対して入力信号を発生する信号源９が設けられ、この信号源９は、同軸ケーブル１６を介して前記終端抵抗６に接続され、信号源９から発生された入力信号は同軸ケーブル１６を介して前記終端抵抗６に到達する。終端抵抗６は信号源９が有する信号源出力抵抗１０とマッチングを合わすのに用いられるものであり、例えば５０Ωの値を持つ。前記ＤＵＴ１−１・１−２の入力抵抗５一つ分自体は、例えば１ｋΩと５０Ωに対して２０倍と大きいため、１入力では前記入力信号に対する影響は少ないが、６本同時入力ではその影響が無視できなくなる。更にこの入力抵抗５の値は個々のＩＣの出来映えにより±１０％程度のバラツキがあり、ＩＣ交換の度微妙に入力信号が変化するという問題を有している。
【０００６】
また前記テストボード７には、順に切換え可能な１０個のＲＬ１〜１０（ａ接点）を有するリードリレーからなる出力切換用リレー１８と、切換え可能な２個のＲＬ１１・１２（ａ接点）を有するリードリレーからなるＤＵＴ選択用リレー１９と、バッファ３が設けられ、前記出力切換用リレー１８のＲＬ１〜５の一方の端子にそれぞれ、ＤＵＴ選択用リレー１９のＲＬ１１の一方の端子が接続され、また出力切換用リレー１８のＲＬ６〜１０の一方の端子にそれぞれ、ＤＵＴ選択用リレー１９のＲＬ１２の一方の端子が接続され、ＤＵＴ選択用リレー１９のＲＬ１１・１２の他方の端子はそれぞれバッファ３に接続されている。
【０００７】
またＤＵＴ１−１の各々の出力端子（ＯＵＴ１〜３）に、出力切換用リレー１８のＲＬ１〜３の他方の端子が接続され、ＤＵＴ１−２の各々の出力端子（ＯＵＴ１〜３）に、出力切換用リレー１８のＲＬ６〜８の他方の端子が接続されている。また出力切換用リレー１８のＲＬ４・９の他方の端子に、同軸ケーブル１６を介して信号源９が接続され、出力切換用リレー１８のＲＬ５・１０の他方の端子はグラウンド（０Ｖ基準；基準電位）に接続されている。出力切換用リレー１８のＲＬ１〜３・ＲＬ６〜８により２個のＤＵＴ１−１・１−２の出力が切換えられ、ＲＬ４・ＲＬ５・ＲＬ９・ＲＬ１０により入力信号波形や０Ｖ基準が選択される。
【０００８】
前記バッファ３は入力インピーダンスが高く設計されており出力切換リレー１８・ＤＵＴ選択リレー１９の損失の影響を極力小さくしたり、テストボード７から同軸ケーブル１７を介して後述する検査装置本体８のＡ／Ｄコンバータ１２に信号を効率良く伝える目的がある。またテストボード７に入力信号を測定できる経路を設ける目的は、前述のＤＵＴ１−１・１−２交換の度微妙に入力信号が変化する問題を解決し、出力切換リレー１８・ＤＵＴ選択リレー１９、バッファ３の損失・Ａ／Ｄコンバータ１２の精度に影響を受けずＤＵＴ１−１・１−２のゲインを正確に求めるためである。また０Ｖ基準を測定できる経路を設ける目的はバッファ３、Ａ／Ｄコンバータ１２のオフセットをキャンセルしＤＵＴ出力バイアス電圧を正確に求めるためである。更に入力信号、０Ｖ基準の測定経路がＤＵＴ１−１・１−２毎別々にある理由は各々のＤＵＴ１−１・１−２に近い配置の方がより正確なこと、ＲＬ１１・１２の損失差の影響をなくす為である。また前述の全てのリレーは検査装置本体８よりＯＮ／ＯＦＦ制御が可能となっている。
【０００９】
また検査装置本体８には、同軸ケーブル１７によりテストボード７のバッファ１２に接続されたＡ／Ｄ（アナログ−デジタル）コンバータ１２と、このＡ／Ｄコンバータ１２に接続されたメモリ１３と、このメモリ１３に接続された演算部１４と、この演算部１４に接続された判定部１５が設けられている。前記メモリ１５にＡ／Ｄコンバータ１２より出力されたデータが取り込まれ、メモリ１３内容に基づいて演算部１４により平均値・振幅値などの数値演算が行われ、その結果の判定は判定部１５において行われる（詳細は後述する）。
【００１０】
次に図６の従来におけるＩＣの検査装置の動作を、図７のフローチャートと、図８のメモリ１３のデータ取込み説明図に基づいて説明する。図８では、時間経過と信号波形、メモリ１３の取込タイミング、そして０Ｖ基準測定区間（Ａ）、入力信号測定区間（Ｂ）、ＯＵＴ１測定区間（Ｃ）、ＯＵＴ２測定区間（Ｄ）、ＯＵＴ３測定区間（Ｅ）と各測定項目の計算方法を併記している。
【００１１】
Ｓｔｅｐ１：先ず検査装置本体８の信号源９よりＤＵＴ１−１・１−２の入力端子に同時に入力信号を入力する。
Ｓｔｅｐ２：テストボード７のＤＵＴ選択リレー１９のＲＬ１１・１２と出力切換リレー１８のＲＬ１〜１０を切換える。
【００１２】
Ｓｔｅｐ３：切換えを実行した出力切換リレー１８・ＤＵＴ選択リレー１９のＲＬ１〜１２の切換が完全に行えるまで待つ。（通常リードリレーのＯＦＦ→ＯＮは１〜３ｍｓかかる。正確な測定を行う為に３〜５ｍｓのＷＡＩＴをとる）
Ｓｔｅｐ４：Ａ／Ｄ変換データ１２によりメモリ１３へのデータの取り込みをスタートする。
【００１３】
Ｓｔｅｐ５：演算に必要なポイント量に達すればＡ／Ｄ変換データ１２のメモリ１３への取り込みをストップする。
Ｓｔｅｐ６：演算部１４において後述する数値演算を実行する。
【００１４】
Ｓｔｅｐ７：全出力の測定が終わるまでＳｔｅｐ２に戻る。
Ｓｔｅｐ８：判定部１５において、演算部１４における数値演算結果を規格に照らし合わせて判定を行う。
【００１５】
この手順により、図８に示すように、まず、ＤＵＴ選択リレー１９のＲＬ１１によりＤＵＴ１−１が選択されて、リレー切換ＷＡＩＴ後に出力切換用リレー１８のＲＬ５により０Ｖ基準（基準電位）が取り込まれ｛（Ａ）区間｝、次にリレー切換ＷＡＩＴ後にＲＬ４により入力信号が取り込まれ｛（Ｂ）区間｝、続いてそれぞれリレー切換ＷＡＩＴを待ってＲＬ１〜３の順にＤＵＴ１−１の出力信号ＯＵＴ１〜ＯＵＴ３が取り込まれる｛（Ｃ）・（Ｄ）・（Ｅ）区間｝。次に、ＤＵＴ選択リレー１９のＲＬ１２によりＤＵＴ１−２が選択されて、リレー切換ＷＡＩＴ後に出力切換用リレー１８のＲＬ１０により０Ｖ基準が取り込まれ、次にリレー切換ＷＡＩＴ後にＲＬ９により入力信号が取り込まれ、続いてそれぞれリレー切換ＷＡＩＴを待ってＲＬ６〜８の順にＤＵＴ１−２の出力信号ＯＵＴ１〜ＯＵＴ３が取り込まれる。
【００１６】
そして、図８に示すように、ＤＵＴ１−１・１−２の出力端子（ＯＵＴ１〜３）毎に式（１）により出力バイアス電圧の数値演算が実行され、式（２）により出力ゲインの数値演算が実行される。
【００１７】
ＯＵＴ１バイアス電圧＝（Ｃ）区間平均値−（Ａ）区間平均値
ＯＵＴ２バイアス電圧＝（Ｄ）区間平均値−（Ａ）区間平均値
ＯＵＴ３バイアス電圧＝（Ｅ）区間平均値−（Ａ）区間平均値    …（１）
ＯＵＴ１ゲイン＝（Ｃ）区間振幅値／（Ｂ）区間振幅値
ＯＵＴ２ゲイン＝（Ｄ）区間振幅値／（Ｂ）区間振幅値
ＯＵＴ３ゲイン＝（Ｅ）区間振幅値／（Ｂ）区間振幅値    …（２）
そして、判定部１５において、演算部１４における数値演算結果を規格に照らし合わされて判定が行われ、良品か不良品かどうかの判定が行われる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、従来の半導体集積回路の検査装置では、各ＤＵＴ１−１・１−２の各出力端子（ＯＵＴ１〜３）を順番に出力切換リレー１８・ＤＵＴ選択リレー１９で切換えて、ＷＡＩＴをおいた後、その都度メモリ１３のデータ取込と数値演算を行って検査するフローとなる為、ＩＣ応答時間が無視できる場合でもリレー切換（出力切換リレー１８・ＤＵＴ選択リレー１９の切換）のＷＡＩＴ時間の方が多くなってしまい、結果的に検査時間が延びてしまう。また本来、数値演算では、平均値・振幅値の他に入力と出力、出力同士の位相差を求めることができるはずなのであるが、従来の技術ではリレー切換のＷＡＩＴとメモリ１３のデータ取込タイミングの時間軸の連続性が無くなってしまう為、位相差の測定が出来ない問題があった。すなわち、出力バイアス電圧測定・出力ゲイン測定は出来るが、入出力位相差測定や出力間位相差測定ができないのである。入出力位相差の演算は、式（３）により実行されるが、この数値演算ができない。位相差の測定においては、Ａ／Ｄコンバータ１２でアナログをデジタル化する時に時間軸の連続性が保たれていることが重要で一定のサンプリングクロックで連続的にメモリ１３に取込まれている必要がある。
【００１９】
ＯＵＴ１入出力位相差＝（Ｃ）位相値−（Ｂ）位相値
ＯＵＴ２入出力位相差＝（Ｄ）位相値−（Ｂ）位相値
ＯＵＴ３入出力位相差＝（Ｅ）位相値−（Ｂ）位相値    …（３）
そこで、本発明は、入出力位相差測定や出力間位相差測定を実行できる半導体集積回路の検査装置及び検査方法を提供することを目的としたものである。
【課題を解決するための手段】
【００２０】
前述した目的を達成するために、本発明の半導体集積回路の検査装置は、複数の入出力系統を有する被検査半導体集積回路が複数セットされると、前記各被検査半導体集積回路の複数の入力に同時に共通の入力信号を印加し、続いて順に基準電位と前記入力信号と前記各被検査半導体集積回路の複数の出力信号を切換えてデータとして取り込み、これら信号のデータに基づいて複数の前記被検査半導体集積回路を同時に検査する検査装置であって、前記複数の被検査半導体集積回路のうちの一つを選択し、前記基準電位と前記入力信号と前記被検査半導体集積回路の複数の出力信号を連続して切換えて出力する高速半導体スイッチと、前記高速半導体スイッチにより選択・切換入力された連続信号波形をＡ／Ｄ変換するＡ／Ｄコンバータと、このＡ／ＤコンバータによりＡ／Ｄ変換された連続信号波形のデータを連続記録するメモリを備え、前記メモリに連続的に記録された連続信号波形のデータに基づいて、前記各被検査半導体集積回路の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定または出力間位相差測定を実行し前記各被検査半導体集積回路が良品か不良品かの判定を行うことを特徴とするものである。
【００２１】
上記構成によれば、高速半導体スイッチの選択・切換により入力された基準電位と入力信号と被検査半導体集積回路の複数の出力信号の連続信号波形はＡ／Ｄ変換されて連続記録され、連続的に記録された連続信号波形のデータに基づいて、各被検査半導体集積回路の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定または出力間位相差測定が実行され各被検査半導体集積回路が良品か不良品かの判定が行われる。
【００２２】
また請求項２に記載の発明は、請求項１に記載の発明であって、前記高速半導体スイッチの高速選択・切換制御を行い、前記基準電位と前記入力信号と前記被検査半導体集積回路の複数の出力信号の前記メモリへの取込制御・スタート制御・ストップ制御を統括的に実行するタイミング制御部を備えたことを特徴とするものである。
【００２３】
上記構成によれば、タイミング制御部によって、高速スイッチ制御、ならびにＡ／Ｄ変換データのメモリへの取込制御・スタート制御・ストップ制御が統括的に行われ、基準電位と入力信号と被検査半導体集積回路の複数の出力信号の信号波形が連続的にメモリに記録される。
【００２４】
また請求項３に記載の半導体集積回路の検査方法は、複数の入出力系統を有する被検査半導体集積回路が複数セットされると、前記各被検査半導体集積回路の複数の入力に共通の入力信号を印加し、続いて順に基準電位と前記入力信号と前記各被検査半導体集積回路の複数の出力信号を切換えてデータとして取り込み、これら信号のデータに基づいて複数の前記被検査半導体集積回路を同時に検査する検査方法であって、前記被検査半導体集積回路の入力に同時に共通の入力信号を印加するステップと、前記基準電位と入力信号と前記被検査半導体集積回路の出力信号を高速に切換えて連続して取り込み、取り込まれた連続信号波形のデータを連続記録するステップと、記録された連続信号波形のデータにより前記各被検査半導体集積回路の各出力の出力バイアス電圧・出力ゲイン・入出力位相差または出力間位相差を演算するステップと、前記演算の結果に基づいて前記各被検査半導体集積回路が良品か不良品かの判定を行うステップを有することを特徴とするものである。
【００２５】
上記方法によれば、高速選択・切換により入力された基準電位と入力信号と被検査半導体集積回路の複数の出力信号の連続信号波形のデータは連続記録され、連続的に記録された連続信号波形のデータに基づいて、各被検査半導体集積回路の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定または出力間位相差測定が実行され各被検査半導体集積回路が良品か不良品かの判定が行われる。
【００２６】
また請求項４に記載の発明は、請求項３に記載の発明であって、前記基準電位と入力信号と前記被検査半導体集積回路の出力信号を高速に切換えて連続して取り込みするとき、データの取込制御・スタート制御・ストップ制御・高速切換制御が統括的に実行されることを特徴とするものである。
【００２７】
上記方法によれば、基準電位と入力信号と被検査半導体集積回路の出力信号の取込制御・スタート制御・ストップ制御・高速切換制御が統括的に行われ、複数の信号波形が連続的に記録される。
【発明の効果】
【００２８】
本発明の半導体集積回路の検査装置及び検査方法によれば、基準電位と入力信号と被検査半導体集積回路の複数の出力信号の連続信号波形のデータが連続記録されることにより、検査時間の短縮が図れるばかりでなく入出力位相差測定や出力間位相差測定といった高品質な検査が可能になり、多量に半導体集積回路を検査する量産検査に適用することにより極めて大きな実益を得ることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、従来の図６に示すＩＣの検査装置と同一の構成には同一の符号を付して説明を省略する。
［実施の形態１］
図１は、本発明の実施の形態１におけるＩＣの検査装置の構成図である。
【００３０】
図１に示すように、テストボード７に、従来の出力切換用リレー１８に代えて、ＤＵＴ１−１・１−２毎にそれぞれＤＵＴ１用高速スイッチ２−１とＤＵＴ２用高速スイッチ２−２を設け、ＤＵＴ選択用リレー１９に代えて、ＤＵＴ選択用高速スイッチ２を設けており、ＤＵＴ１−１の各出力端子（ＯＵＴ１〜３）はそれぞれＤＵＴ１用高速スイッチ２−１、ＤＵＴ１−２の各出力端子（ＯＵＴ１〜３）はそれぞれＤＵＴ２用高速スイッチ２−２を介して一つの出力が選択されてバッファ３に接続される。高速スイッチは半導体技術を用いた電子スイッチ（高速半導体スイッチ）を使用している。
【００３１】
またＤＵＴ１用高速スイッチ２−１とＤＵＴ２用高速スイッチ２−２は、それぞれ入力信号と０Ｖ基準を選択する。
また検査装置本体８に新たに、ＤＵＴ１用高速スイッチ２−１とＤＵＴ２用高速スイッチ２−２とＤＵＴ選択用高速スイッチ２の高速選択・切換制御を行い、０Ｖ基準電位と前記入力信号とＤＵＴ１−１・１−２の３つの出力信号のメモリ１３への取込制御・スタート制御・ストップ制御を統括的に実行するタイミング制御部１１を設けている。
【００３２】
次に図１のＩＣの検査装置の動作を、図２のフローチャートと、図３のメモリ１３のデータ取込み説明図に基づいて説明する。図３では、時間経過と信号波形、メモリ１３の取込タイミング、そして０Ｖ基準測定区間（Ａ）、入力信号測定区間（Ｂ）、ＯＵＴ１測定区間（Ｃ）、ＯＵＴ２測定区間（Ｄ）、ＯＵＴ３測定区間（Ｅ）と各測定項目の計算方法を併記している。
【００３３】
Ｓｔｅｐ１：先ず検査装置本体８の信号源９よりＤＵＴ１−１・１−２のそれぞれの３つ（複数）の入力端子（ＩＮ１〜３）に同時に入力信号を入力する。
Ｓｔｅｐ２：Ａ／Ｄ変換データのメモリ１３への取込みをスタートする。
【００３４】
Ｓｔｅｐ３：ＤＵＴ１用高速スイッチ２−１とＤＵＴ２用高速スイッチ２−２とＤＵＴ選択用高速スイッチ２を連続的に切換えて、０Ｖ基準電位と入力信号とＤＵＴ１−１・１−２の出力信号ＯＵＴ１〜３の波形を一定のサンプリングクロックで連続的にメモリ１３に記録する。
【００３５】
Ｓｔｅｐ４：Ａ／Ｄ変換データのメモリ１３への取込みをストップする。
Ｓｔｅｐ５：演算部１４においてメモリ１３内容から対象期間の数値演算を行う。すなわち、上記式（１）により出力バイアス電圧の数値演算を実行し、上記式（２）により出力ゲインの数値演算を実行し、上記式（３）により入出力位相差の数値演算を実行する。
【００３６】
Ｓｔｅｐ６：判定部１５において、演算部１４における数値演算結果を規格に照らし合わせて判定を行う。
この手順により、ＤＵＴ１用高速スイッチ２−１とＤＵＴ２用高速スイッチ２−２とＤＵＴ選択用高速スイッチ２の選択・高速切換により、０Ｖ基準電位と入力信号とＤＵＴ１−１の３つの出力端子（ＯＵＴ１〜３）の出力信号、続いて０Ｖ基準電位と入力信号とＤＵＴ１−２の３つの出力端子（ＯＵＴ１〜３）の出力信号が連続的にＡ／Ｄコンバータ１２に入力され、その連続信号波形はＡ／Ｄ変換されてメモリ１３に連続記録され、演算部１４において、連続的に記録された連続信号波形のデータに基づいて、上記式（１）・（２）・（３）によりＤＵＴ１−１・１−２の各出力の出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定が実行され、判定部１５において、ＤＵＴ１−１・１−２が良品か不良品かの判定が行われる。
【００３７】
以下、本発明の実施の形態１と従来のＩＣの検査装置を比較して、本発明の実施の形態１の効果を述べる。
従来の場合、各ＤＵＴ１−１・１−２の各出力端子（ＯＵＴ１〜３）を順番にリレー切換（出力切換用リレー１８・ＤＵＴ選択用リレー１９の切換え）を行って、ＷＡＩＴをおいた後、その都度メモリ１３への取込みを行っていたのでリレー切換のＷＡＩＴ時間が多く検査時間が延びてしまう。本発明の実施の形態１の場合、タイミング制御１１部によって、Ａ／Ｄ変換データのメモリ１３への取込制御・スタート制御・ストップ制御・高速スイッチ制御を統括的に行い、ＤＵＴ１用高速スイッチ２−１とＤＵＴ２用高速スイッチ２−２とＤＵＴ選択用高速スイッチ２各々を高速に切換えて複数の信号波形がメモリ１３に連続的に記録されるため、検査時間の短縮を図ることができる。
【００３８】
また従来の場合、リレー切換のＷＡＩＴとメモリ取込タイミングの時間軸の連続性が無くなってしまう為、位相差の測定が出来ない問題があった。本発明の実施の形態１の場合は、Ａ／Ｄコンバータ１２でアナログをデジタル化する時に時間軸の連続性が保たれているうえに一定のサンプリングクロックで連続的にメモリ１３に取込まれている。従って図３に示すように、出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定が可能となり、高速で高品質な検査を提供することができる。
［実施の形態２］
図４は実施の形態２におけるＩＣの検査装置の構成図である。実施の形態２では、ＤＵＴが１個セットされて検査される場合であり、ＤＵＴ内部の入出力がｎ（ｎは３以上）系統である場合を示している。
【００３９】
図４に示すように、実施の形態１との相違は、ＤＵＴが１個のためＤＵＴ選択用高速スイッチ２−１のみを設けている点である。したがって実施の形態１のように高速半導体スイッチによりＤＵＴが選択されることはない。しかし基本的な効果は実施の形態１と同じである。
［実施の形態３］
図５は実施の形態３におけるＩＣの検査装置の構成図である。実施の形態３では、ＤＵＴがｎ（ｎは３以上）個以上セットされて同時に検査される場合であり、ＤＵＴ内部の入出力が１系統である場合を示している。
【００４０】
図５において、実施の形態１との相違は、ＤＵＴの数に合わせてＤＵＴ１用高速スイッチ２−１〜ＤＵＴ１用高速スイッチ２−ｎを設けた点である。しかしこの場合もまた基本的な効果は実施の形態１と同じである。
【００４１】
なお、上記実施の形態１〜３においては、出力バイアス電圧測定・出力ゲイン測定・入出力位相差測定を実行しているが、出力間位相差測定の実行も可能である。
【産業上の利用可能性】
【００４２】
本発明にかかるの半導体集積回路の検査装置及び検査方法は、検査時間の短縮が図れるばかりでなく入出力位相差測定や出力間位相差測定といった高品質な検査が可能となるという効果を有し、多量に半導体集積回路を生産する半導体工場での活用に有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１における半導体集積回路の検査装置の構成図である。
【図２】同検査装置の制御手順を示すフローチャートである。
【図３】同検査装置におけるメモリ取込み図である。
【図４】本発明の実施の形態２における半導体集積回路の検査装置の構成図である。
【図５】本発明の実施形態３における半導体集積回路の検査装置の構成図である。
【図６】従来における半導体集積回路の検査装置の構成図である。
【図７】従来における検査装置の制御手順を示すフローチャートである。
【図８】従来における検査装置におけるメモリ取込み図である。
【符号の説明】
【００４４】
１−１，１−２…１−ｎ    被検査ＩＣ（ＤＵＴ）
２，２−１，２−２…２−ｎ    ＤＵＴ用高速スイッチ
３        信号転送用バッファ
４        入力カップリングコンデンサ
５        被検査ＩＣの入力抵抗
６        終端抵抗
７        テストボード
８        検査装置本体
９        信号源
１０      信号源出力抵抗
１１      タイミング制御部
１２      Ａ／Ｄコンバータ
１３      メモリ
１４      演算部
１５      判定部
１６，１７      同軸ケーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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