(57)【要約】【課題】  従来の複雑なメモリ素子の製造工程を簡素化し、メモリ素子の歩留まりの向上及びその性能を向上させたメモリ素子及びその製造方法を提供すること。【解決手段】  （ａ）半導体基板上２１にゲート積層物（２２，２３，２４，２５）を形成し、前記ゲート積層物（２２，２３，２４，２５）の両側部をエッチングして前記半導体基板２１の上部を部分的に露出させる段階と、（ｂ）前記露出した半導体基板２１の上部に、ソース領域２７ａ及びドレイン領域２７ｂを形成するためにドーパントをドーピングする段階とを含むメモリ素子の製造方法において、前記ゲート積層物（２２，２３，２４，２５）の幅は、下部へ行くほど広くなるようにエッチングすることを特徴とするメモリ素子の製造方法及びこの製造方法により製造されたメモリ素子。【選択図】      図３Ｄ
2005175499.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ素子の製造方法において、
（ａ）半導体基板上にゲート積層物を形成し、前記ゲート積層物の両側部をエッチングして前記半導体基板の上部を部分的に露出させる段階と、
（ｂ）前記露出した半導体基板の上部に、ソース領域及びドレイン領域を形成するためにドーパントをドーピングする段階と、を含むメモリ素子の製造方法において、
前記ゲート積層物の幅は、下部へ行くほど広くなるようにエッチングすること、
を特徴とするメモリ素子の製造方法。
【請求項２】
前記（ａ）段階は、
半導体基板上に、第１酸化層、誘電体層、第２酸化層及びゲート電極層を順次積層する段階と、
前記ゲート電極層の上部にマスク層を塗布して所定の幅を有するレジストパターンを形成する段階と、
前記レジストパターン以外の領域のマスク層、ゲート電極層、第２酸化層、誘電体層及び第１酸化層をエッチングする段階と、
を含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項３】
前記レジストパターン以外の領域をエッチングする段階は、
前記ゲート電極層を塩素ガス雰囲気下でエッチングする段階と、
前記ゲート電極層、前記第２酸化層、前記誘電体層及び前記第１酸化層をフッ素ガス雰囲気下でエッチングする段階と、
を含むことを特徴とする請求項２に記載のメモリ素子の製造方法。
【請求項４】
前記ゲート電極層、前記第２酸化層、前記誘電体層及び前記第１酸化層をエッチングする段階は、
前記半導体基板の傾斜度を変化させて、エッチング物質に対する角度を変化させることによって、エッチング後の前記誘電体層及び前記第１酸化層の幅が、下部へ行くほど広くなるようにエッチングすること、
を特徴とする請求項３に記載のメモリ素子の製造方法。
【請求項５】
前記誘電体層及び前記第１酸化層のエッチングは、
反応性イオンビームを用いること、
を特徴とする請求項４に記載のメモリ素子の製造方法。
【請求項６】
前記ゲート電極層、前記第２酸化層、  前記誘電体層及び前記第１酸化層をエッチングする段階は、
前記誘電体層の下部の第１酸化層の幅を調節するために、エッチング後の前記誘電体層の幅が下部へ行くほど広くなるように、前記フッ素の濃度を調節してエッチングすること、
を特徴とする請求項３に記載のメモリ素子の製造方法。
【請求項７】
前記（ｂ）段階は、
前記半導体基板の露出した部分にドーパントをドーピングする段階と、
前記ドーピングされたドーパントを安定化させるためにアニーリングする段階と、
前記半導体基板上に保護膜を塗布し、前記保護膜をエッチングして前記ソース領域、前記ドレイン領域及びゲート電極層の一部を露出させて電極層を形成する段階と、
を含むことを特徴とする請求項１に記載のメモリ素子の製造方法。
【請求項８】
前記レジストパターンの幅は、１００ｎｍ以下であること、
を特徴とする請求項２に記載のメモリ素子の製造方法。
【請求項９】
半導体基板と、
前記半導体基板上に所定の幅を有して形成されたゲート積層物と、
前記ゲート積層物と接触して前記半導体基板の両側部に形成され、前記半導体基板と反対極性のドーパントがドーピングされたソース領域及びドレイン領域とを含むメモリ素子において、
前記ゲート積層物の幅は、下部に行くほど広いこと、
を特徴とするメモリ素子。
【請求項１０】
前記ゲート積層物の幅は、１００ｎｍ以下であること、
を特徴とする請求項９に記載のメモリ素子。
【請求項１１】
前記ゲート積層物は、第１酸化層、誘電体層、第２酸化層及びゲート電極層を含んで構成されること、
を特徴とする請求項９に記載のメモリ素子。
【請求項１２】
前記誘電体層は、Ｓｉ3Ｎ4、ＨｆＯ2またはＨｆＯＮのうち少なくとも何れか一つを含んで形成されること、
を特徴とする請求項１１に記載のメモリ素子。
【請求項１３】
前記誘電体層の幅は、前記第１酸化膜側に行くほど広くなること、
を特徴とする請求項１１に記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ素子及びその製造方法に係り、さらに詳細にはメモリ素子の製造時にソース及びドレインを形成する工程を簡素化し、メモリ素子の製造工程を短縮し、歩留りを高めつつ性能を向上させたメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置のデータ記憶容量は、単位面積当りのメモリセルの数を表す集積度によって決められる。一般的に、半導体メモリ装置は、回路で連結された複数のメモリセルから構成される。例えば、一般的なＤＲＡＭ（Dynamic Random Access Memory）の場合、一つのメモリセルは、一つのトランジスタと一つのキャパシタとにより構成される。したがって、半導体メモリの集積度を高めるためには、トランジスタ及びキャパシタのサイズを縮小しなければならない。
【０００３】
半導体メモリ装置の集積度は、その製造工程に適用されるデザインルールと密接な関連がある。したがって、半導体メモリ装置の集積度を高めるためには、さらに精密なデザインルールが製造工程に適用されなければならない。すなわち、これはフォトリソグラフィ及びエッチング工程のプロセスマージンが不十分であり、半導体メモリ装置の製造に適用されるフォトリソグラフィ及びエッチング工程を従来よりもはるかに精密にしなければならないことを意味する。
【０００４】
これと関連して、巨大磁気抵抗（ＧＭＲ：Giant Magneto Resistance）構造またはトンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistance）構造を適用したトランジスタを用いる、従来のキャパシタを用いた半導体メモリ素子と異なる構造を有する半導体メモリ素子が開発されている。
【０００５】
ＳＯＮＯＳ（polySilicon-Oxide-Nitride-Oxide-Silicon）メモリ素子も、このように新たに登場したメモリ素子の一つであって、図１Ａないし図１Ｈは、従来の技術によるＳＯＮＯＳメモリ素子の製造方法の例を説明する図である。次に、この製造方法について詳しく説明する。
【０００６】
はじめに、図１Ａに示すように、半導体基板１１上に、トンネリング酸化層１２、窒化層１３、ブロッキング酸化層１４及びゲート電極層１５を順次に積層してゲート積層物を形成する。以下、トンネリング酸化層１２、窒化層１３及びブロッキング酸化層１４をＯＮＯ（Oxide Nitride Oxide）層（１２，１３，１４）という。
【０００７】
次に、ソース及びドレインの形成のために、このゲート積層物をエッチングしなければならない。このために、マスク層１６及び電子ビームレジスト１０を塗布し、電子ビームレジスト１０を図１Ａに示すようにパターニングする。この状態でマスク層１６及びゲート電極層１５をエッチングして図１Ｂのような状態を形成する。
【０００８】
次に、エッチング工程によってＯＮＯ層（１２，１３，１４）をエッチングして電子ビームレジスト１０を除去すれば、図１Ｃのような構造となる。これにより、ゲート構造が形成される。
【０００９】
次に、図１Ｄに示すソース領域１７ａ及びドレイン領域１７ｂを形成するために、半導体基板１１に対してｎ型ドーパントをドーピングする。ここで、ゲート積層物の幅が非常に狭いので、高濃度ドーピングを行えば、熱処理過程でトンネリング酸化層１２の下部のチャンネル領域までｎ型ドーパントがドーピングされる恐れがあるので、これを防止するために、そのドーピング濃度及びドーピング深さを精密に調節しなければならない。したがって、ソース１７ａ及びドレイン１７ｂを非常に薄く形成する必要がある。
【００１０】
次に、サイドウォール層１８を形成するために、絶縁物質を塗布して、ゲート積層物の側面部以外の領域の絶縁物質をエッチングしてサイドウォール層１８を形成すると、図１Ｅに示す形態になる。これにより、サイドウォール層１８がゲート積層物の両側面に形成され、半導体基板１１の表面のソース領域１７ａ及びドレイン領域１７ｂが露出した形態となる。次に、図１Ｆに示すように、ｎ型ドーパントを再びソース領域１７ａ及びドレイン領域１７ｂにドーピングする。このときには、図１Ｄの場合に比べて、高濃度でドーピングすることが一般的である。ソース領域１７ａ及びドレイン領域１７ｂを所望の形態に形成した後、図１Ｇに示すように、熱処理（アニーリング）を実施する。熱処理が終わった後、図１Ｈに示すように、保護膜１９を塗布し、ソース１７ａ、ドレイン１７ｂ及びゲート電極層１５と連結される導電層２０を形成するためのメタライズ工程を実施する。
【００１１】
このような従来の技術による半導体メモリ素子の製造工程には、次のような問題点がある。
【００１２】
第一に、前記したように、ゲート電極層１５、例えばポリシリコンをエッチングし、ＯＮＯ層（１２，１３，１４）のエッチング、ドーパント注入、サイドウォール層１８の蒸着及びエッチング、ドーパント注入及びアニーリング工程を順次実施しなければならないので、工程が複雑である点が挙げられる。
【００１３】
第二に、１００ｎｍ以下の幅を有するゲート積層物を形成し、これに適したソース及びドレインを形成しなければならないので、トンネリング酸化層１２の下部のチャンネル領域をさらに狭くする必要があるが、ゲート積層物自体の幅が狭いためドーパント注入後にアニーリングを行う過程でソース領域１７ａとドレイン領域１７ｂとが合着する可能性が高く、工程の精密度が大きく要求される点が挙げられる。
【００１４】
第三に、ＯＮＯ層（１２，１３，１４）が約２０ｎｍ以下と薄いため、トンネリング酸化層１２まできれいにエッチングすることが難しく、第１ドーパント注入工程時に所望の濃度でドーパントを分布させることが難しいという点が挙げられる。
【００１５】
ソース領域１７ａ及びドレイン領域１７ｂ間の距離を約１００ｎｍ以下にするためには、パターンプロファイルをほぼ９０°にしなければならない。このために、マスク層１６を薄くすることで、マスク層１６のプロファイルがエッチング物質のプロファイルに及ぼす影響を減らすことができる。しかしながら、エッチング条件によってはゲート電極層１５のエッチング後にＯＮＯ層（１２，１３，１４）をエッチングする過程で、マスク層１６がエッチングされてプロファイルがあまりにも悪くなる。第四の問題点として、このようにプロファイルが悪くなれば、ソース１７ａ及びドレイン１７ｂ間の距離が離れてしまい、最初のｎ型ドーパント注入の工程が無意味になってしまうという点が挙げられる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、前記した従来技術の問題点を解決するためのものであって、従来の複雑なメモリ素子の製造工程を簡素化し、メモリ素子の歩留まりの向上及びその性能を向上させたメモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するために本発明では、半導体メモリ素子の製造方法において、（ａ）半導体基板上にゲート積層物を形成し、前記ゲート積層物の両側部をエッチングして前記半導体基板の上部を部分的に露出させる段階と、（ｂ）前記露出した半導体基板の上部に、ソース領域及びドレイン領域を形成するためにドーパントをドーピングする段階と、を含むメモリ素子の製造方法において、前記ゲート積層物の幅は、下部へ行くほど広くなるようにエッチングすることを特徴とするメモリ素子の製造方法を提供する。
【００１８】
本発明において、前記（ａ）段階は、半導体基板上に、第１酸化層、誘電体層、第２酸化層及びゲート電極層を順次積層する段階と、前記ゲート電極層の上部にマスク層を塗布して所定の幅を有するレジストパターンを形成する段階と、前記レジストパターン以外の領域のマスク層、ゲート電極層、第２酸化層、誘電体層及び第１酸化層をエッチングする段階とを含む。
【００１９】
本発明において、前記レジストパターン以外の領域をエッチングする段階は、前記ゲート電極層を塩素ガス雰囲気下でエッチングする段階と、前記ゲート電極層、前記第２酸化層、前記誘電体層及び前記第１酸化層をフッ素ガス雰囲気下でエッチングする段階とを含む。
【００２０】
本発明において、前記ゲート電極層、前記第２酸化層、前記誘電体層及び前記第１酸化層をエッチングする段階は、前記半導体基板の傾斜度を変化させて、エッチング物質に対する角度を変化させることによって、エッチング後の前記誘電体層及び前記第１酸化層の幅が、下部へ行くほど広くなるようにエッチングすることを特徴とする。
【００２１】
本発明において、前記誘電体層及び前記第１酸化層のエッチングは、反応性イオンビームを用いることを特徴とする。
【００２２】
本発明において、前記ゲート電極層、前記第２酸化層、前記誘電体層及び前記第１酸化層をエッチングする段階は、前記誘電体層の下部の第１酸化層の幅を調節するために、エッチング後の前記誘電体層の幅が下部へ行くほど広くなるように、前記フッ素の濃度を調節してエッチングすることを特徴とする。
【００２３】
本発明において、前記（ｂ）段階は、前記半導体基板の露出した部分にドーパントをドーピングする段階と、前記ドーピングされたドーパントを安定化させるためにアニーリングする段階と、前記半導体基板上に保護膜を塗布し、前記保護膜をエッチングして前記ソース領域、前記ドレイン領域及びゲート電極層の一部を露出させて電極層を形成する段階とを含む。
【００２４】
本発明において、前記レジストパターンの幅は、１００ｎｍ以下であることを特徴とする。
【００２５】
前記メモリ素子の製造方法によって、本発明では、半導体基板と、前記半導体基板上に所定の幅を有して形成されたゲート積層物と、前記ゲート積層物と接触して前記半導体基板の両側部に形成され、前記半導体基板と反対極性のドーパントがドーピングされたソース領域及びドレイン領域とを含むメモリ素子において、前記ゲート積層物の幅は、下部に行くほど広いことを特徴とするメモリ素子を提供する。
【００２６】
本発明において、前記ゲート積層物の幅は１００ｎｍ以下であることを特徴とする。
本発明において、前記誘電体層の幅は、前記第１酸化膜側に行くほど広くなることを特徴とする。
本発明において、前記誘電体層は、Ｓｉ3Ｎ4、ＨｆＯ2またはＨｆＯＮのうち少なくとも何れか一つを含んで形成されることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、ソース領域及びドレイン領域を形成する場合に、従来の技術のサイドウォール層の代わりにトンネリング酸化層がマスクの役割を果たしつつ、ＯＮＯ層がエッチングされる。さらに、従来の技術のようにソース及びドレインを形成するための重複するドーパント注入工程の必要が無く、メモリ素子の製造工程を簡素化でき、コスト及び時間を節約できる。そして、ゲート電極層上のマスクを別途の工程により除去する必要なく、ＯＮＯ層のエッチング工程で除去することができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付した図面を参照して本発明によるメモリ素子及びその製造方法の実施の形態について詳細に説明する。
【００２９】
図２は、本実施の形態によるメモリ素子の構造を示す断面図である。図２に示すように、半導体基板２１上に、半導体基板２１と反対極性にドーピングされたソース領域２７ａ及びドレイン領域２７ｂが形成されている。そして、ソース領域２７ａ及びドレイン領域２７ｂを一部含む半導体基板２１の中央の領域上にゲート積層物が形成されている。ゲート積層物は、トンネリング酸化層２２、誘電体層２３、ブロッキング酸化層２４及びゲート電極層２５が順次に積層された構造を有する。ここで、トンネリング酸化層２２は、ソース領域２７ａ及びドレイン領域２７ｂの一部と接触しており、トンネリング酸化層２２の下部にチャンネル領域が形成される。ゲート積層物の側部及びソース領域２７ａ及びドレイン領域２７ｂの上部には保護膜２８が形成され、さらに、ソース領域２７ａ及びドレイン領域２７ｂの一部と連結された電極層２９が形成されている。
【００３０】
本実施の形態のメモリ素子は、従来のメモリ素子と同様に誘電体層２３に所定密度のトラップサイトを有している。これにより、ゲート電極層２５に所定の電圧が印加されれば、トンネリング酸化層２２を通過した電子が誘電体層２３のトラップサイトでトラップされる。ブロッキング酸化層２４は、電子がトラップされる過程で電子がゲート電極層２５に移動することを遮断するためのものである。本実施の形態によるメモリ素子は、従来の技術によるメモリ素子を示す図１Ｈと比較して、サイドウォール層１８が形成されておらず、トンネリング酸化層２２の断面形状が台形であることが分かる。すなわち、本発明では、メモリ素子のゲート積層物が下部へ行くほどその幅を広く形成したことを特徴とする。これにより、ゲート積層物の幅を１００ｎｍ以下に形成した場合であっても、熱処理工程時に下部のソース領域２７ａ及びドレイン領域２７ｂが合着する現象を防止することができる。
【００３１】
以下、図３Ａないし図３Ｆを参照して、本発明によるメモリ素子の製造方法の一実施例についてさらに詳細に説明する。
【００３２】
はじめに、図３Ａに示すように、半導体基板２１上にゲート積層物であるトンネリング酸化層２２、誘電体層２３、ブロッキング酸化層２４及びゲート電極層２５を順次積層する。誘電体層２３は、メモリ素子に使われる誘電物質を含むものであって、Ｓｉ3Ｎ4、ＨｆＯ2またはＨｆＯＮのうち少なくとも何れか一つを含んで形成することができる。
【００３３】
ここで、ＳＯＮＯＳメモリ素子を例として、トンネリング酸化層２２、誘電体層２３及びブロッキング酸化層２４をＯＮＯ層（２２，２３，２４）と表現する。さらに、誘電体層２３として窒化物を使用する（以下、誘電体層２３を窒化層２３と表す）。ここで、半導体基板２１の場合には、Ｓｉ基板やＳＯＩ（Silicon On Insulator）基板など一般的に使われる半導体基板であれば可能である。そして、ゲート積層物も従来に使われる物質を利用して形成することができる。
【００３４】
この場合、次に、ゲート構造を形成するために、ゲート電極層２５上にマスク層２６を形成する。そして、マスク層２６上にレジスト３０を塗布し、これを所望のサイズの幅を有するようにパターニングする。このときの幅は、約１００ｎｍとすることができる。そして、上方から異方性エッチングしてマスク層２６及びゲート電極層２５をエッチングして、レジスト３０を除去する。
【００３５】
これにより得られた形態を図３Ｂに示した。図３Ｂを参照すれば、ＯＮＯ層（２２，２３，２４）の上部のレジスト３０のパターンが形成されていない部分のゲート電極層２５が除去されて、その部分のブロッキング酸化層２４が露出された形態になっている。このゲート電極層２５のエッチング工程は、一般的に、塩素（Ｃｌ2）雰囲気のチャンバー内にアルゴン（Ａｒ）及び酸素（Ｏ2）を付加して塩素の濃度を調節しつつ行われる。例えば、反応性イオンビームエッチング工程によってエッチングする。
【００３６】
次いで、図３Ｃに示すように、残ったゲート電極層２５の幅に合せてＯＮＯ層（２２，２３，２４）の両側をエッチングして除去する。ここで、ＯＮＯ層（２２，２３，２４）をエッチングしつつそのエッチング条件を調節することで、窒化層２３及びブロッキング酸化層２４の形態は垂直下方にエッチングしつつトンネリング酸化層２２の形状が台形になるようにトンネリング酸化層２２の両側部を傾けてエッチングすることができる。このようなＯＮＯ層（２２，２３，２４）のエッチングは、酸化物のエッチングに使われるフッ素（Ｆ）雰囲気のチャンバー内で行われる。
【００３７】
本実施例によるメモリ素子の製造工程では、従来の技術とは違い、ＯＮＯ層（２２，２３，２４）のエッチング時に、窒化層２３またはトンネリング酸化層２２の形状を、下部へ行くほど、上部のブロッキング酸化層２４またはゲート電極層２５よりその幅が広くなるように形成する。
【００３８】
このために、図４Ａに示すように、反応性イオンビームエッチング工程時にイオンビームが入射される角を調節する。すなわち、半導体基板２１が載置された図示しない試片ホルダーの傾斜度を変化させることによって、イオンビームの入射角を変化させ、窒化層２３及び／またはブロッキング酸化層２４のエッチング形状を調節してエッチングする。
【００３９】
また、酸化層であるブロッキング酸化層２４に対するエッチングガスとして使われるフッ素の濃度を調節して同じ効果を得ることもできる。フッ素は、ブロッキング酸化層２４のエッチング速度は速いが、窒化層２３のエッチング速度は相対的に遅い。したがって、上部のブロッキング酸化層２４は、所望のまま垂直下方にエッチングできるが、図４Ｂに示すように、窒化層２３の場合、エッチング速度が相対的に遅いため、下部へ行くほど広い幅を有することになる。この場合、上部の窒化層２３の影響によってその下部のトンネリング酸化層２２のエッチング形状も窒化層２３と類似した形状になる。本実施例のＳＯＮＯＳメモリ素子の場合、ゲート積層物の幅が約１００ｎｍ以下であるので、エッチング速度を低くすることが所望の形状の構造を作るために有効である。したがって、エッチング速度は５０Å／ｍｉｎ以下で進めることが望ましい。
【００４０】
次に、図３Ｄに示すように、半導体基板２１が露出した両側表面に対して半導体基板２１と反対極性を有するドーパントをドーピングする。これにより、ソース領域２７ａ及びドレイン領域２７ｂが形成される。本実施例によるＳＯＮＯＳメモリ素子の場合、ソース領域２７ａ及びドレイン領域２７ｂ間のチャンネルの長さは、図１Ｈに示した従来の技術によるＳＯＮＯＳメモリ素子のソース領域１７ａ及びドレイン領域１７ｂの領域間のチャンネルの長さより相対的にさらに短い。
【００４１】
ソース領域２７ａ及びドレイン領域２７ｂを形成して、図３Ｅに示す形態となると、注入されたドーパントを安定化させるために所定温度でアニーリングを実施する。このときの温度は、摂氏約１０００℃前後である。
【００４２】
アニーリングは、前記のように注入されたドーパントを安定化させるためのものであり、摂氏約１０００℃内外に加熱することで、ドーパントが広がって、ソース領域２７ａ及びドレイン領域２７ｂ間のチャンネル長さが短い場合には、ソース領域２７ａ及びドレイン領域２７ｂが合着する可能性があるが、本実施例のようにトンネリング酸化層２２または窒化層２３が下部へ行くほどその幅が広い場合には、これらがドーパント注入時にマスクの役割を果たして、ソース領域２７ａとドレイン領域２７ｂ間のチャンネル長さが長くなる。したがって、ソース領域２７ａ及びドレイン領域２７ｂがアニーリング工程によって互いに合着することを防止できる。
【００４３】
そして、図３Ｆに示すように、ソース領域２７ａ、ドレイン領域２７ｂの上部に保護膜２８を形成し、ソース領域２７ａ及びドレイン領域２７ｂの一部分をエッチングによって開口する。そして、その上部にメタライズ工程を実施して、電極層２９として利用する伝導性物質を塗布する。
【００４４】
前記の説明で多くの事項が具体的に記載されているが、これらは本発明の範囲を限定するものではなく、望ましい実施の形態の例示として解釈しなければならない。本発明の範囲は、説明した実施の形態ではなく、特許請求の範囲に記載された技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００４５】
本発明はソース及びドレインの形成工程を簡素化したメモリ素子及びその製造方法に係り、トランジスタ構造を含むすべての半導体素子に適用可能である。
【図面の簡単な説明】
【００４６】
【図１Ａ】従来の技術によるＳＯＮＯＳメモリ素子の製造方法を説明する図面であって、ゲート積層物上に電子ビームレジストをパターンニングした状態を示す図面である。
【図１Ｂ】マスク層及びゲート電極層をエッチングした状態を示す図面である
【図１Ｃ】ＯＮＯ層をエッチングした状態を示す図面である。
【図１Ｄ】半導体基板に対してｎ型ドーパントをドーピングした状態を示す図面である。
【図１Ｅ】ゲート積層物の側部以外の絶縁物質をエッチングした状態を示す図面である。
【図１Ｆ】ｎ型ドーパントをソース及びドレインの領域にドーピングした状態を示す図面である。
【図１Ｇ】アニーリングを実施した状態を示す図面である。
【図１Ｈ】保護膜を塗布し、導電層を形成するためのメタライズ工程を実施した状態を示す図面である。
【図２】本実施の形態によるメモリ素子の構造を示す断面図である。
【図３Ａ】本実施の形態によるメモリ素子の製造方法を示す図面であって、ゲート積層物上に電子ビームレジストをパターンニングした状態を示す図面である。
【図３Ｂ】マスク層及びゲート電極層をエッチングした状態を示す図面である
【図３Ｃ】ＯＮＯ層をエッチングした状態を示す図面である。
【図３Ｄ】半導体基板と反対極性を有するドーパントをドーピングした状態を示す図面である。
【図３Ｅ】アニーリングを実施した状態を示す図面である。
【図３Ｆ】保護膜を塗布し、導電層を形成するためのメタライズ工程を実施した状態を示す図面である。
【図４Ａ】本実施の形態のメモリ素子のゲート積層物のエッチング方法を説明する図面である。
【図４Ｂ】エッチングガスとして使われるフッ素の濃度を調節して得られたゲート積層物を示す図面である。
【符号の説明】
【００４７】
２１    半導体基板
２２    トンネリング酸化層
２３    誘電体層，窒化層
２４    ブロッキング酸化層
２５    ゲート電極層
２７ａ  ソース領域
２７ｂ  ドレイン領域
２８    保護膜
２９    電極層
３０    レジスト
【図１Ａ】
2005175499.tif 000003
【図１Ｂ】
2005175499.tif 000004
【図１Ｃ】
2005175499.tif 000005
【図１Ｄ】
2005175499.tif 000006
【図１Ｅ】
2005175499.tif 000007
【図１Ｆ】
2005175499.tif 000008
【図１Ｇ】
2005175499.tif 000009
【図１Ｈ】
2005175499.tif 000010
【図２】
2005175499.tif 000011
【図３Ａ】
2005175499.tif 000012
【図３Ｂ】
2005175499.tif 000013
【図３Ｃ】
2005175499.tif 000014
【図３Ｄ】
2005175499.tif 000015
【図３Ｅ】
2005175499.tif 000016
【図３Ｆ】
2005175499.tif 000017
【図４Ａ】
2005175499.tif 000018
【図４Ｂ】
2005175499.tif 000019