(57)【要約】【課題】  線形で指示される階調データに対して非線形特性のアナログ電流を、少ない回路素子数でしかも簡単な回路構成によって生成することができる電流生成回路、その電流生成回路を用いた電気光学装置及び電子機器を提供する。【解決手段】  デジタル・アナログ変換回路部２５は、第１〜第３の選択信号Ｓ１〜Ｓ３を選択的にオン・オフすることにより時分割処理ができる。１回目の処理では、基準電圧Ｖｒｅｆに対応した基準電流に対して２進加重された第１の出力電流に応じた電荷を保持キャパシタＣｈに保持する。２回目の処理では、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４のそれぞれのゲートに保持キャパシタＣｈに蓄積されている電荷に応じた第２の出力電圧Ｖｏｕｔ２を入力することにより、第１の出力電流を基準電流としてさらにデジタル・アナログ変換を行う。従って、入力される画像デジタルデータＤ１〜Ｄ４に対して２乗のアナログ電流出力を得られる。【選択図】      図５
2005140982.tif 000002
【特許請求の範囲】
【請求項１】
第１の制御信号又は第２の制御信号に基づいて複数の要素電流が生成され、前記複数の要素電流の中からデジタル入力信号に基づいて選択された要素電流を加算した合成電流を生成する電流加算回路と、
前記第１の制御信号を生成する第１の信号生成回路と、
前記第２の制御信号を生成する第２の信号生成回路と、
前記第１の制御信号と前記第２の制御信号のいずれかを選択して前記電流加算回路に供給する第１の選択回路と、
前記第２の信号生成回路と外部回路のいずれか一方に前記電流加算回路の合成電流を供給するための第２の選択回路と、
を備えたことを特徴とする電流生成回路。
【請求項２】
請求項１に記載の電流生成回路において、
前記第１及び第２の選択回路を制御する選択制御回路からの選択信号に基づいて選択動作し、
前記第１の選択回路が前記第１の制御信号を選択する時、前記第２の選択回路は前記電流加算回路からその第１の制御信号に基づいて生成される要素電流がデジタル入力信号に基づいて選択され加算された合成電流を第２の信号生成回路に供給してその合成電流を前記第２の制御信号として保持し、
前記第１の選択回路が前記第２の制御信号を選択する時、前記第２の選択回路は前記電流加算回路からその第２の制御信号に基づいて生成される要素電流が前記デジタル入力信号に基づいて選択され加算された合成電流を出力信号として前記外部回路に供給するようにしたことを特徴とする電流生成回路。
【請求項３】
請求項１又は請求項２に記載の電流生成回路において、
前記電流加算回路にて生成される前記複数の要素電流の各々は、それぞれの電流値が２進加重の関係になるものを含んでいることを特徴とする電流生成回路。
【請求項４】
請求項１乃至３のいずれか１項に記載の電流生成回路において、
前記電流加算回路は、デジタル・アナログ変換回路部であって、
そのデジタル・アナログ変換回路部は、
第１の制御端子を備え、その第１の制御端子が前記第１の選択回路を介して前記第１の制御信号または第２の制御信号が入力され、それぞれ対応する前記複数の要素電流を生成する複数の互いに利得の異なる第１のトランジスタと、
第２の制御端子を備え、前記複数の第１のトランジスタに対してそれぞれ直列に接続され、前記第２の制御端子にそれぞれ対応する前記デジタル入力信号が入力される複数の第２のトランジスタと、
前記複数の第２のトランジスタの前記デジタル入力信号に基づくオン動作に基づいて、それぞれ対応する前記第１のトランジスタから出力される前記要素電流を加算して合成電流として前記第２の選択回路に供給する電流経路と
を備えたことを特徴とする電流生成回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の電流生成回路において、
前記複数の第１のトランジスタは、それぞれの利得比が２進加重された値に設定されていることを特徴とする電流生成回路。
【請求項６】
請求項１乃至４のいずれか１項に記載の電流生成回路において、
前記第１のトランジスタは、所定の利得を持つトランジスタの並列接続構成を含むことを特徴とする電流生成回路。
【請求項７】
請求項１乃至４のいずれか１項に記載の電流生成回路において、
前記第１のトランジスタは、所定の利得を持つトランジスタの直列接続構成を含むことを特徴とする電流生成回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の電流生成回路において、
前記電流加算回路は、前記第１の選択回路が第２の制御信号を選択する時、前記第２の信号生成回路からの前記第２の制御信号に対して予め定めた比の第２の要素電流を生成し、前記合成電流に対して前記第２の要素電流を加算する調整回路を設けたことを特徴とする電流生成回路。
【請求項９】
請求項１乃至８のいずれか１項に記載の電流生成回路において、
前記第２の信号生成回路は、前記電流加算回路が生成する前記合成電流に対応した信号を第２の制御信号として保持する保持手段を備えることを特徴とする電流生成回路。
【請求項１０】
請求項１乃至９のいずれか１項に記載の電流生成回路において、
前記第２の信号生成回路は、前記電流加算回路が生成する前記合成電流に対応した電流を電圧に変換する電流電圧変換手段を備えることを特徴とする電流生成回路。
【請求項１１】
請求項１０に記載の電流生成回路において、
前記第２の信号生成回路は、前記電流電圧変換手段にて生成された電圧を前記保持手段に保持する機能を有することを特徴とする電流生成回路。
【請求項１２】
電気光学装置において、
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差部に対応してそれぞれ設けられた電気光学素子を有した画素部と、前記複数の走査線を走査するための走査線駆動回路と、前記複数のデータ線を介して対応する前記画素部にアナログ電流を供給するデータ線駆動回路とを具備し、
前記データ線駆動回路は、
第１の制御信号又は第２の制御信号に基づいて複数の要素電流が生成され、前記複数の要素電流の中からデジタル入力信号に基づいて選択された要素電流を加算した合成電流を生成する電流加算回路と、
前記第１の制御信号を生成する第１の信号生成回路と、
前記第２の制御信号を生成する第２の信号生成回路と、
前記第１の制御信号と前記第２の制御信号のいずれかを選択して前記電流加算回路に供給する第１の選択回路と、
前記第２の信号生成回路と外部回路のいずれか一方に前記電流加算回路の合成電流を供給するための第２の選択回路と、
を備えたことを特徴とする電気光学装置。
【請求項１３】
請求項１２に記載の電気光学装置において、
前記第１及び第２の選択回路を制御する選択制御回路からの選択信号に基づいて選択動作し、
前記第１の選択回路が前記第１の制御信号を選択する時、前記第２の選択回路は前記電流加算回路からその第１の制御信号に基づいて生成される要素電流がデジタル入力信号に基づいて選択され加算された合成電流を第２の信号生成回路に供給してその合成電流を前記第２の制御信号として保持し、
前記第１の選択回路が前記第２の制御信号を選択する時、前記第２の選択回路は前記電流加算回路からその第２の制御信号に基づいて生成される要素電流が前記デジタル入力信号に基づいて選択され加算された合成電流を出力信号として前記外部回路に供給するよう
にしたことを特徴とする電気光学装置。
【請求項１４】
請求項１２又は請求項１３に記載の電気光学装置において、
前記電流加算回路にて生成される前記複数の要素電流の各々は、それぞれの電流値が２進加重の関係になるものを含んでいることを特徴とする電気光学装置。
【請求項１５】
請求項１２乃至１４のいずれか１項に記載の電気光学装置において、
前記電流加算回路は、デジタル・アナログ変換回路部であって、
そのデジタル・アナログ変換回路部は、
第１の制御端子を備え、その第１の制御端子が前記第１の選択回路を介して前記第１の制御信号または第２の制御信号が入力され、それぞれ対応する前記複数の要素電流を生成する複数の互いに利得の異なる第１のトランジスタと、
第２の制御端子を備え、前記複数の第１のトランジスタに対してそれぞれ直列に接続され、前記第２の制御端子にそれぞれ対応する前記デジタル入力信号が入力される複数の第２のトランジスタと、
前記複数の第２のトランジスタの前記デジタル入力信号に基づくオン動作に基づいて、それぞれ対応する前記第１のトランジスタから出力される前記要素電流を加算して合成電流として前記第２の選択回路に供給する電流経路と
を備えたことを特徴とする電気光学装置。
【請求項１６】
請求項１２乃至１５のいずれか１項に記載の電気光学装置において、
前記複数の第１のトランジスタは、それぞれの利得比が２進加重された値に設定されていることを特徴とする電気光学装置。
【請求項１７】
請求項１２乃至１５のいずれか１項に記載の電気光学装置において、
前記第１のトランジスタは、所定の利得を持つトランジスタの並列接続構成を含むことを特徴とする電気光学装置。
【請求項１８】
請求項１２乃至１５のいずれか１項に記載の電気光学装置において、
前記第１のトランジスタは、所定の利得を持つトランジスタの直列接続構成を含むことを特徴とする電気光学装置。
【請求項１９】
請求項１２乃至１８のいずれか１項に記載の電気光学装置において、
前記電流加算回路は、前記第１の選択回路が第２の制御信号を選択する時、前記第２の信号生成回路からの前記第２の制御信号に対して予め定めた比の第２の要素電流を生成し、前記合成電流に対して前記第２の要素電流を加算する調整回路を設けたことを特徴とする電気光学装置。
【請求項２０】
請求項１２乃至１９のいずれか１項に記載の電気光学装置において、
前記第２の信号生成回路は、前記電流加算回路が生成する前記合成電流に対応した信号を第２の制御信号として保持する保持手段を備えることを特徴とする電気光学装置。
【請求項２１】
請求項１２乃至２０のいずれか１項に記載の電気光学装置において、
前記第２の信号生成回路は、前記電流加算回路が生成する前記合成電流に対応した電流を電圧に変換する電流電圧変換手段を備えることを特徴とする電気光学装置。
【請求項２２】
請求項２１に記載の電気光学装置において、
前記第２の信号生成回路は、前記電流電圧変換手段にて生成された電圧を前記保持手段に保持する機能を有することを特徴とする電気光学装置。
【請求項２３】
請求項１２乃至２２のいずれか１項に記載の電気光学装置において、
前記電気光学素子は、有機エレクトロルミネッセンス素子であることを特徴とする電気光学装置。
【請求項２４】
請求項１乃至１１のいずれか１項に記載の電流生成回路を具備することを特徴とする電子機器。
【請求項２５】
請求項１２乃至２３のいずれか１項に記載の電気光学装置を具備することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流生成回路、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するデジタル・アナログ変換回路（ＤＡＣ）は、各種の電子機器に広く利用されている。例えば、有機エレクトロルミネッセンス表示装置等の電気光学表示装置に用いられるＤＡＣは、デジタル信号（階調データ）をアナログ電流値に変換して画素回路に供給する電流ＤＡＣが用いられている。この種の電流ＤＡＣは、ゲートが共通接続された各トランジスタのβ（利得係数）比を２進加重としたカレントミラーを構成し、各トランジスタに流れる電流を加算することによってデジタル信号に対してアナログ信号（アナログ電流）を得るようになっていた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、用途によりデジタル信号に対して非線形のアナログ信号（電流）が必要な場合がある。例えば、前記電気光学装置では、γ（ガンマ）補正という信号処理がある。このγ補正は、線形で指示される階調データ（デジタル信号）に対してその階調で発光する輝度が人間の見た目に自然な階調に見えるように、その線形で指示される階調データに対して非線形特性（例えば指数的、対数的）のアナログ電流を出力させる信号処理である。
【０００４】
しかしながら、上記電流ＤＡＣは、線形のＤＡＣであって、線形で指示される階調データに対して非線形特性のアナログ電流を生成することができなかった。そこで、階調データに対して非線形特性のアナログ電流を生成するために、例えば、γ補正のための信号処理回路を用いていた。この信号処理回路は、回路素子数も多く複雑な回路であって回路規模が大型化していた。その結果、小型化、コスト低減が求められる電気光学装置においては大きな問題であった。
【０００５】
本発明は上記問題点を解消するためになされたものであって、その目的は、線形で指示される階調データに対して非線形特性のアナログ電流を、少ない回路素子数でしかも簡単な回路構成によって生成することができる電流生成回路、その電流生成回路を用いた電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００６】
上記問題点を解決するために、本発明の電流生成回路は、第１の制御信号又は第２の制御信号に基づいて複数の要素電流が生成され、前記複数の要素電流の中からデジタル入力信号に基づいて選択された要素電流を加算した合成電流を生成する電流加算回路と、前記第１の制御信号を生成する第１の信号生成回路と、前記第２の制御信号を生成する第２の信号生成回路と、前記第１の制御信号と前記第２の制御信号のいずれかを選択して前記電流加算回路に供給する第１の選択回路と、前記第２の信号生成回路と外部回路のいずれか一方に前記電流加算回路の合成電流を供給するための第２の選択回路と、を備えた。
【０００７】
この発明によれば、第１の信号生成回路が生成した第１の制御信号と第２の信号生成回路が生成した第２の制御信号のいずれか一方を第１の選択回路が選択する。そして、その選択された制御信号に基づいて、電流加算回路は入力されるデジタル入力信号に比例した出力電流を、第２の選択回路によって選択した第２の信号生成回路と外部回路のいずれか一方に供給する。これにより、電流生成回路は時分割処理が可能になり、複雑な信号処理回路や複数のデジタル・アナログ変換回路なしに線形で指示される階調データに対して非
線形特性のアナログ電流を、少ない回路素子数でしかも簡単な回路構成によって生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【０００８】
本発明の電流生成回路において、前記第１及び第２の選択回路を制御する選択制御回路からの選択信号に基づいて選択動作し、前記第１の選択回路が前記第１の制御信号を選択する時、前記第２の選択回路は前記電流加算回路からその第１の制御信号に基づいて生成される要素電流がデジタル入力信号に基づいて選択され加算された合成電流を第２の信号生成回路に供給してその合成電流を前記第２の制御信号として保持し、前記第１の選択回路が前記第２の制御信号を選択する時、前記第２の選択回路は前記電流加算回路からその第２の制御信号に基づいて生成される要素電流が前記デジタル入力信号に基づいて選択され加算された合成電流を出力信号として前記外部回路に供給するようにした。
【０００９】
この発明によれば、電流生成回路は、第１及び第２の選択回路を制御する選択制御回路からの選択信号に基づいて選択動作する。そして、第１の選択回路が前記第１の制御信号を選択する時、第２の選択回路は電流加算回路からその第１の制御信号に基づいて生成される要素電流がデジタル入力信号に基づいて選択され加算された合成電流を第２の信号生成回路に供給してその合成電流を第２の制御信号として保持する。また、第１の選択回路が第２の制御信号を選択する時、第２の選択回路は電流加算回路からその第２の制御信号に基づいて生成される要素電流がデジタル入力信号に基づいて選択され加算された合成電流を出力信号として外部回路に供給する。これにより、電流生成回路は時分割処理が可能になる。すなわち、１回目の処理での電流加算回路の出力を第２の制御信号として保持し、２回目の処理においてはその第２の制御信号に基づいて要素電流を生成し、１回目の処理と同じデジタル入力信号に基づいて選択され加算された合成電流を電流加算回路の出力信号として外部回路に供給する。そのため、複雑な信号処理回路や複数のデジタル・アナログ変換回路なしに線形で指示される階調データに対して非線形特性のアナログ電流を、少ない回路素子数でしかも簡単な回路構成によって生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００１０】
本発明の電流生成回路において、前記電流加算回路にて生成される前記複数の要素電流の各々は、それぞれの電流値が２進加重の関係になるものを含んでいる。
この発明によれば、電流加算回路により生成された各要素電流はデジタル入力信号の各ビットに対応して重み付けすることにより、電流加算回路は、少ない回路素子数でしかも簡単な回路構成によって線形特性を持つアナログ電流出力を得ることができる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００１１】
本発明の電流生成回路において、前記電流加算回路は、デジタル・アナログ変換回路部であって、そのデジタル・アナログ変換回路部は、第１の制御端子を備え、その第１の制御端子が前記第１の選択回路を介して前記第１の制御信号または第２の制御信号が入力され、それぞれ対応する前記複数の要素電流を生成する複数の互いに利得の異なる第１のトランジスタと、第２の制御端子を備え、前記複数の第１のトランジスタに対してそれぞれ直列に接続され、前記第２の制御端子にそれぞれ対応する前記デジタル入力信号が入力される複数の第２のトランジスタと、前記複数の第２のトランジスタの前記デジタル入力信号に基づくオン動作に基づいて、それぞれ対応する前記第１のトランジスタから出力される前記要素電流を加算して合成電流として前記第２の選択回路に供給する電流経路とを備えた。
【００１２】
これらの発明によれば、複数の第１のトランジスタには、第１の制御信号又は第２の制御信号のいずれか一方が第１の選択回路を介して供給される。そして、それら複数の第１のトランジスタに対してそれぞれ直列に接続された第２のトランジスタのデジタル入力信
号に基づくオン動作に基づいて、対応する第１のトランジスタから出力される要素電流を加算して、その加算結果の出力電流を第２の選択回路に供給する。そのため、簡単な構成で線形特性を持つアナログ電流出力を得ることができる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００１３】
本発明の電流生成回路において、前記複数の第１のトランジスタは、それぞれの利得比が２進加重された値に設定されている。
これらの発明によれば、複数の第１のトランジスタの利得係数を第１の制御信号の各ビットに対応して重み付けすることにより、電流生成回路は、少ない回路素子数でしかも簡単な回路構成によって線形特性を持つアナログ電流出力を得ることができる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００１４】
本発明の電流生成回路において、前記第１のトランジスタは、所定の利得を持つトランジスタの並列接続構成を含む。
これらの発明によれば、前記第１のトランジスタは、所定の利得を持つトランジスタを並列接続することにより、電流生成回路は、少ない回路素子数でしかも簡単な回路構成によって線形特性を持つアナログ電流出力を精度良く得ることができる。
【００１５】
本発明の電流生成回路において、前記第１のトランジスタは、所定の利得を持つトランジスタの直列接続構成を含む。
これらの発明によれば、前記第１のトランジスタは、所定の利得を持つトランジスタを直列接続することにより、電流生成回路は、少ない回路素子数でしかも簡単な回路構成によって線形特性を持つアナログ電流出力を精度良く得ることができる。
【００１６】
本発明の電流生成回路において、前記電流加算回路は、前記第１の選択回路が第２の制御信号を選択する時、前記第２の信号生成回路からの前記第２の制御信号に対して予め定めた比の第２の要素電流を生成し、前記合成電流に対して前記第２の要素電流を加算する調整回路を設けた。
【００１７】
これらの発明によれば、第１の選択回路が第２の制御信号を選択する時、前記第２の信号生成回路からの前記第２の制御信号に対して予め定めた比の第２の要素電流を加算することにより、電流生成回路は広い範囲の非線形性を持つアナログ電流出力を得ることができる。そのため、複雑な信号処理回路や複数の電流生成回路を備えることなしに、少ない回路素子数でしかも簡単な回路構成によって、デジタル入力信号に対して広い範囲の非線形性を持つアナログ電流出力を得ることができる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００１８】
本発明の電流生成回路において、前記第２の信号生成回路は、前記電流加算回路が生成する前記合成電流に対応した信号を第２の制御信号として保持する保持手段を備える。
これらの発明によれば、電流加算回路からの合成電流を第２の制御信号として保持手段に保持する。そのため、第１の制御信号が入力されたときの電流加算回路からの合成電流に対応した信号を第２の制御信号として保持し、その保持手段から得られた電圧を電流加算回路に印加することにより、少ない回路素子数でしかも簡単な回路構成によって時分割処理が可能となる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００１９】
本発明の電流生成回路において、前記第２の信号生成回路は、前記電流加算回路が生成する前記合成電流に対応した電流を電圧に変換する電流電圧変換手段を備える。
これらの発明によれば、第２の信号生成回路は、電流電圧変換手段によって電流加算回路が生成する合成電流に対応した電流を電圧に変換することができる。
【００２０】
本発明の電流生成回路において、前記第２の信号生成回路は、前記電流電圧変換手段にて生成された電圧を前記保持手段に保持する機能を有する。
これらの発明によれば、電流電圧変換手段にて生成された電圧を保持手段に保持する。そのため、第１の制御信号が入力されたときの電流加算回路からの合成電流を電圧に変換し、その電圧を保持し、その保持手段から得られた電圧を第２の制御信号として電流加算回路に印加することにより、少ない回路素子数でしかも簡単な回路構成によって時分割処理が可能となる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００２１】
本発明の電気光学装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差部に対応してそれぞれ設けられた電気光学素子を有した画素部と、前記複数の走査線を走査するための走査線駆動回路と、前記複数のデータ線を介して対応する前記画素部にアナログ電流を供給するデータ線駆動回路とを具備し、前記データ線駆動回路は、第１の制御信号又は第２の制御信号に基づいて複数の要素電流が生成され、前記複数の要素電流の中からデジタル入力信号に基づいて選択された要素電流を加算した合成電流を生成する電流加算回路と、前記第１の制御信号を生成する第１の信号生成回路と、前記第２の制御信号を生成する第２の信号生成回路と、前記第１の制御信号と前記第２の制御信号のいずれかを選択して前記電流加算回路に供給する第１の選択回路と、前記第２の信号生成回路と外部回路のいずれか一方に前記電流加算回路の合成電流を供給するための第２の選択回路と、を備えた。
【００２２】
この発明によれば、第１の信号生成回路が生成した第１の制御信号と第２の信号生成回路が生成した第２の制御信号のいずれか一方を第１の選択回路が選択する。そして、その選択された制御信号に基づいて、電流加算回路は入力されるデジタル入力信号に比例した出力電流を、第２の選択回路によって選択した第２の信号生成回路と外部回路のいずれか一方に出力する。これにより、電気光学装置は時分割処理が可能になり、複雑な信号処理回路や複数のデジタル・アナログ変換回路なしに線形で指示される階調データに対して非線形特性のアナログ電流を、少ない回路素子数でしかも簡単な回路構成によって生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００２３】
本発明の電気光学装置において、前記第１及び第２の選択回路を制御する選択制御回路からの選択信号に基づいて選択動作し、前記第１の選択回路が前記第１の制御信号を選択する時、前記第２の選択回路は前記電流加算回路からその第１の制御信号に基づいて生成される要素電流がデジタル入力信号に基づいて選択され加算された合成電流を第２の信号生成回路に供給してその合成電流を前記第２の制御信号として保持し、前記第１の選択回路が前記第２の制御信号を選択する時、前記第２の選択回路は前記電流加算回路からその第２の制御信号に基づいて生成される要素電流が前記デジタル入力信号に基づいて選択され加算された合成電流を出力信号として前記外部回路に供給するようにした。
【００２４】
この発明によれば、電気光学装置は、第１及び第２の選択回路を制御する選択制御回路からの選択信号に基づいて選択動作する。そして、第１の選択回路が前記第１の制御信号を選択する時、第２の選択回路は電流加算回路からその第１の制御信号に基づいて生成される要素電流がデジタル入力信号に基づいて選択され加算された合成電流を第２の信号生成回路に供給してその合成電流を第２の制御信号として保持する。また、第１の選択回路が第２の制御信号を選択する時、第２の選択回路は電流加算回路からその第２の制御信号に基づいて生成される要素電流がデジタル入力信号に基づいて選択され加算された合成電流を出力信号として外部回路に供給する。これにより、電気光学装置は時分割処理が可能になる。すなわち、１回目の処理での電流加算回路の出力を第２の制御信号として保持し
、２回目の処理においてはその第２の制御信号に基づいて要素電流を生成し、１回目の処理と同じデジタル入力信号に基づいて選択され加算された合成電流を電流加算回路の出力信号として外部回路に供給する。そのため、複雑な信号処理回路や複数のデジタル・アナログ変換回路なしに線形で指示される階調データに対して非線形特性のアナログ電流を、少ない回路素子数でしかも簡単な回路構成によって生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００２５】
本発明の電気光学装置において、前記電流加算回路にて生成される前記複数の要素電流の各々は、それぞれの電流値が２進加重の関係になるものを含んでいる。
この発明によれば、電流加算回路により生成された各要素電流はデジタル入力信号の各ビットに対応して重み付けすることにより、電流加算回路は、少ない回路素子数でしかも簡単な回路構成によって線形特性を持つアナログ電流出力を得ることができる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００２６】
本発明の電気光学装置において、前記電流加算回路は、デジタル・アナログ変換回路部であって、そのデジタル・アナログ変換回路部は、第１の制御端子を備え、その第１の制御端子が前記第１の選択回路を介して前記第１の制御信号または第２の制御信号が入力され、それぞれ対応する前記複数の要素電流を生成する複数の互いに利得の異なる第１のトランジスタと、第２の制御端子を備え、前記複数の第１のトランジスタに対してそれぞれ直列に接続され、前記第２の制御端子にそれぞれ対応する前記デジタル入力信号が入力される複数の第２のトランジスタと、前記複数の第２のトランジスタの前記デジタル入力信号に基づくオン動作に基づいて、それぞれ対応する前記第１のトランジスタから出力される前記要素電流を加算して合成電流として前記第２の選択回路に供給する電流経路とを備えた。
【００２７】
これらの発明によれば、複数の第１のトランジスタには、第１の制御信号又は第２の制御信号のいずれか一方が第１の選択回路を介して供給される。そして、それら複数の第１のトランジスタに対してそれぞれ直列に接続された第２のトランジスタのデジタル入力信号に基づくオン動作に基づいて、対応する第１のトランジスタから出力される要素電流を加算して、その加算結果の出力電流を第２の選択回路に供給する。そのため、簡単な構成で線形特性を持つアナログ電流出力を得ることができる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００２８】
本発明の電気光学装置において、前記複数の第１のトランジスタは、それぞれの利得比が２進加重された値に設定されている。
これらの発明によれば、複数の第１のトランジスタの利得係数を第１の制御信号の各ビットに対応して重み付けすることにより、電気光学装置は、少ない回路素子数でしかも簡単な回路構成によって線形特性を持つアナログ電流出力を得ることができる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００２９】
本発明の電気光学装置において、前記第１のトランジスタは、所定の利得を持つトランジスタの並列接続構成を含む。
これらの発明によれば、前記第１のトランジスタは、所定の利得を持つトランジスタを並列接続することにより、電気光学装置は、少ない回路素子数でしかも簡単な回路構成によって線形特性を持つアナログ電流出力を精度良く得ることができる。
【００３０】
本発明の電気光学装置において、前記第１のトランジスタは、所定の利得を持つトランジスタの直列接続構成を含む。
これらの発明によれば、前記第１のトランジスタは、所定の利得を持つトランジスタを直列接続することにより、電気光学装置は、少ない回路素子数でしかも簡単な回路構成に
よって線形特性を持つアナログ電流出力を精度良く得ることができる。
【００３１】
本発明の電気光学装置において、前記電流加算回路は、前記第１の選択回路が第２の制御信号を選択する時、前記第２の信号生成回路からの前記第２の制御信号に対して予め定めた比の第２の要素電流を生成し、前記合成電流に対して前記第２の要素電流を加算する調整回路を設けた。
【００３２】
これらの発明によれば、第１の選択回路が第２の制御信号を選択する時、前記第２の信号生成回路からの前記第２の制御信号に対して予め定めた比の第２の要素電流を加算することにより、電気光学装置は広い範囲の非線形性を持つアナログ電流出力を得ることができる。そのため、複雑な信号処理回路や複数の電流生成回路を備えることなしに、少ない回路素子数でしかも簡単な回路構成によって、デジタル入力信号に対して広い範囲の非線形性を持つアナログ電流出力を得ることができる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００３３】
本発明の電気光学装置において、前記第２の信号生成回路は、前記電流加算回路が生成する前記合成電流に対応した信号を第２の制御信号として保持する保持手段を備える。
これらの発明によれば、電流加算回路からの合成電流を第２の制御信号として保持手段に保持する。そのため、第１の制御信号が入力されたときの電流加算回路からの合成電流に対応した信号を第２の制御信号として保持し、その保持手段から得られた電圧を電流加算回路に印加することにより、少ない回路素子数でしかも簡単な回路構成によって時分割処理が可能となる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００３４】
本発明の電気光学装置において、前記第２の信号生成回路は、前記電流加算回路が生成する前記合成電流に対応した電流を電圧に変換する電流電圧変換手段を備える。
これらの発明によれば、第２の信号生成回路は、電流電圧変換手段によって電流加算回路が生成する合成電流に対応した電流を電圧に変換することができる。
【００３５】
本発明の電気光学装置において、前記第２の信号生成回路は、前記電流電圧変換手段にて生成された電圧を前記保持手段に保持する機能を有する。
これらの発明によれば、電流電圧変換手段にて生成された電圧を保持手段に保持する。そのため、第１の制御信号が入力されたときの電流加算回路からの合成電流を電圧に変換し、その電圧を保持し、その保持手段から得られた電圧を第２の制御信号として電流加算回路に印加することにより、少ない回路素子数でしかも簡単な回路構成によって時分割処理が可能となる。従って、回路全体を小型化するとともに、コストを低減することができる。
【００３６】
本発明の電気光学装置において、前記電気光学素子は、有機エレクトロルミネッセンス素子である。
これらの発明によれば、電気光学素子が有機エレクトロルミネッセンス素子である電気光学装置は、複雑な信号処理回路や複数の電流生成回路を備えることなしに、少ない回路素子数でしかも簡単な回路構成によって、デジタル入力信号に対して非線形特性性を持つアナログ電流出力を得ることができる。
【００３７】
本発明の電子機器は、先に記載の電流生成回路を具備する。
この発明によれば、複雑な信号処理回路や複数の電流生成回路を備えることなしに、少ない回路素子数でしかも簡単な回路構成によって、デジタル入力信号に対して非線形性を持つアナログ電流出力を得ることができる。
【００３８】
本発明の電子機器は、先に記載の電気光学装置を具備する。
この発明によれば、複雑な信号処理回路や複数の電流生成回路を備えることなしに、少ない回路素子数でしかも簡単な回路構成によって、デジタル入力信号に対して非線形性を持つアナログ電流出力を得ることができる。
【発明を実施するための最良の形態】
【００３９】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図９に従って説明する。図１は、電気光学装置として有機エレクトロルミネッセンス素子を用いた有機エレクトロルミネッセンス表示装置の電気的構成を示すブロック回路図である。図２は、表示パネル部１２の回路構成を示すブロック回路図である。図３は、画素回路２０の内部構成を示す回路図である。
【００４０】
図１において、有機エレクトロルミネッセンス表示装置１０は、制御回路１１、表示パネル部１２、走査線駆動回路１３及びデータ線駆動回路１４を備えている。尚、本実施形態における有機エレクトロルミネッセンス表示装置１０は、アクティブマトリクス駆動方式である。
【００４１】
有機エレクトロルミネッセンス表示装置１０の、制御回路１１、走査線駆動回路１３及びデータ線駆動回路１４はそれぞれが独立した電子部品によって構成されていてもよい。例えば、制御回路１１、走査線駆動回路１３及びデータ線駆動回路１４が、各々１チップの半導体集積回路装置によって構成されていてもよい。又、制御回路１１、走査線駆動回路１３及びデータ線駆動回路１４の全部若しくは一部がプログラマブルなＩＣチップで構成され、その機能がＩＣチップに書き込まれたプログラムによりソフトウェア的に実現されてもよい。
【００４２】
制御回路１１は、図示しない外部装置からクロックパルスＣＰ及び所定ビット（本実施形態では４ビット）の画像デジタルデータＤが入力される。制御回路１１は、クロックパルスＣＰに基づいて各走査線Ｙ１〜Ｙｎ（図２参照）を順次選択するタイミングを決めるための水平同期信号ＨＳＹＮＣ、及びフレームの基準信号である垂直同期信号ＶＳＹＮＣを作成する。水平同期信号ＨＳＹＮＣは、データ信号ＩＤ１〜ＩＤｍを対応するデータ線Ｘ１〜Ｘｍ（図２参照）にそれぞれ出力するタイミングを制御する働きも行う。
【００４３】
制御回路１１は、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを走査線駆動回路１３に出力するとともに、水平同期信号ＨＳＹＮＣをデータ線駆動回路１４に出力する。また、制御回路１１は、画像デジタルデータＤをデータ線駆動回路１４に出力する。また、制御回路１１は、第１〜第３の選択信号Ｓ１〜Ｓ３を生成し、データ線駆動回路１４に出力する。
【００４４】
表示パネル部１２は、図２に示すように、その列方向に沿って延びるｍ本のデータ線Ｘ１〜Ｘｍ（ｍは自然数）を備えている。また、表示パネル部１２は、その行方向に沿って延びるｎ本の走査線Ｙ１〜Ｙｎ（ｎは自然数）を備えている。ここで、前記ｍ本のデータ線Ｘ１〜Ｘｍは、この記載した順番で図２において左から右に形成されているものとする。同様に、前記ｎ本の走査線Ｙ１〜Ｙｎは、この記載した順番で図２において上から下に形成されているものとする。
【００４５】
そして、表示パネル部１２には、前記各データ線Ｘ１〜Ｘｍと前記各走査線Ｙ１〜Ｙｎとの交差部に対応した位置に画素部としての画素回路２０がそれぞれ配設されている。前記各画素回路２０は、それぞれ対応する前記データ線Ｘ１〜Ｘｍを介してデータ線駆動回路１４に接続されている。又、各画素回路２０は、それぞれ対応する前記走査線Ｙ１〜Ｙ
ｎを介して走査線駆動回路１３に接続されている。なお、各画素回路２０は、列方向に伸びるｍ本の電源線Ｌｍ（ｍは自然数）と接続されている。従って、前記各画素回路２０は、それぞれ対応する電源線Ｌ１〜Ｌｍを介して駆動電圧Ｖｄｄが供給される。
【００４６】
図３は、ｍ番目のデータ線Ｘｍとｎ番目の走査線Ｙｎとの交差部に対応して配設された画素回路２０の内部構成を示す回路図である。画素回路２０は、４個のトランジスタと１つの容量素子と１つの電気光学素子としての有機エレクトロルミネッセンス素子とから構成されている。詳述すると、画素回路２０は、駆動トランジスタＱｄ、第１のスイッチングトランジスタＱｓｗ１、第２のスイッチングトランジスタＱｓｗ２、第３のスイッチングトランジスタＱｓｗ３、保持キャパシタＣｏ及び有機エレクトロルミネッセンス素子ＯＬＥＤを備えている。駆動トランジスタＱｄはＰ型ＴＦＴであり、第１、第２及び第３のスイッチングトランジスタＱｓｗ１，Ｑｓｗ２，Ｑｓｗ３はＮ型ＴＦＴである。また、電気光学素子としての有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という）ＯＬＥＤは、その発光層が有機材料で構成されており、駆動電流Ｉｏｌｅｄが供給されることによって発光する発光素子である。
【００４７】
駆動トランジスタＱｄは、そのソースが駆動電圧Ｖｄｄを供給するｍ番目の電源線Ｌｍに接続されている。駆動トランジスタＱｄのドレインは、第１のスイッチングトランジスタＱｓｗ１のドレインと、第２のスイッチングトランジスタＱｓｗ２のソースとにそれぞれ接続されている。
【００４８】
また、駆動トランジスタＱｄのゲートには、保持キャパシタＣｏの第１電極Ｄ０１が接続されている。保持キャパシタＣｏの第２電極Ｄ０２は電源線Ｌｍに接続されている。駆動トランジスタＱｄのゲートとドレインとの間には第２のスイッチングトランジスタＱｓｗ２が接続されている。
【００４９】
第１のスイッチングトランジスタＱｓｗ１は、そのソースがデータ線Ｘｍに接続されている。第１のスイッチングトランジスタＱｓｗ１のゲートは、前記第２のスイッチングトランジスタＱｓｗ２のゲートとともに前記走査線Ｙｎを構成する第１の副走査線Ｙｎ１に接続されている。第１のスイッチングトランジスタＱｓｗ１のドレインは、前記第２のスイッチングトランジスタＱｓｗ２のソースとともに第３のスイッチングトランジスタＱｓｗ３のドレインに接続されている。第３のスイッチングトランジスタＱｓｗ３のソースは、有機ＥＬ素子ＯＬＥＤの陽極Ｅ１に接続されている。有機ＥＬ素子ＯＬＥＤの陰極Ｅ２は接地されている。第３のスイッチングトランジスタＱｓｗ３のゲートは、前記走査線Ｙｎを構成する第２の副走査線Ｙｎ２に接続されている。つまり、本実施形態では走査線Ｙｎは、第１の副走査線Ｙｎ１と第２の副走査線Ｙｎ２とで構成されている。
【００５０】
尚、本実施形態においては、画素回路２０を、駆動トランジスタＱｄと、第１のスイッチングトランジスタＱｓｗ１と、第２のスイッチングトランジスタＱｓｗ２と、第３のスイッチングトランジスタＱｓｗ３と、保持キャパシタＣｏと、有機ＥＬ素子ＯＬＥＤとで構成したが、これに限定されるものではなく、適宜変更してもよい。また、駆動トランジスタＱｄと、第１のスイッチングトランジスタＱｓｗ１と、第２のスイッチングトランジスタＱｓｗ２と、第３のスイッチングトランジスタＱｓｗ３のチャネル型は、これに限定されるものではなく、適宜Ｐ又はＮチャネル型を選択することが可能である。
【００５１】
走査線駆動回路１３は、前記制御回路１１からの水平同期信号ＨＳＹＮＣに基づいて、表示パネル部１２に設けられた前記ｎ本の走査線Ｙｎのうち、１本の走査線を選択し、その選択された走査線に対応する走査信号ＳＣ１〜ＳＣｎ（ｎは自然数）を出力する。詳しくは、走査線駆動回路１３は、前記水平同期信号ＨＳＹＮＣに基づいて、第１の副走査線Ｙｎ１を介して該第１の副走査線Ｙｎ１に接続された各第１及び第２のスイッチングトラ
ンジスタＱｓｗ１，Ｑｓｗ２のオン・オフ状態を制御する第１の副走査信号ＳＣ１１，ＳＣ２１，ＳＣ３１，・・・，ＳＣｎ１を作成する。また、走査線駆動回路１３は、前記水平同期信号ＨＳＹＮＣに基づいて、第２の副走査線Ｙｎ２を介して該第２の副走査線Ｙｎ２に接続された各第３のスイッチングトランジスタＱｓｗ３のオン・オフ状態を制御する第２の副走査信号ＳＣ１２，ＳＣ２２，ＳＣ３２，・・・，ＳＣｎ２を作成する。
【００５２】
そして、この第１の副走査信号ＳＣ１１〜ＳＣｎ１と第２の副走査信号ＳＣ１２〜ＳＣｎ２とで走査信号ＳＣ１〜ＳＣｎが構成されている。これら走査信号ＳＣ１〜ＳＣｎによって、選択された走査線上の画素回路２０の保持キャパシタＣｏに対してデータ線駆動回路１４から出力される出力電流（データ信号）ＩＤｍに応じた電荷を書き込むタイミングと有機ＥＬ素子ＯＬＥＤが発光するタイミングが制御される。
【００５３】
データ線駆動回路１４には、制御回路１１から画像デジタルデータＤと水平同期信号ＨＳＹＮＣと第１〜第３の選択信号Ｓ１〜Ｓ３とが入力される。データ線駆動回路１４は、図２に示すように複数のデジタル・アナログ変換回路部２５を備えている。複数のデジタル・アナログ変換回路部２５の各々は対応するデータ線Ｘ１，Ｘ２，・・・，Ｘｍに接続されている。また、各デジタル・アナログ変換回路部２５は、前記制御回路１１から出力された４ビットの画像デジタルデータＤを入力される。そして、各デジタル・アナログ変換回路部２５は、入力された画像デジタルデータＤの大きさに対応したレベルのアナログ電流信号であるデータ信号ＩＤ１，ＩＤ２，・・・，ＩＤｍを作成する。そして、デジタル・アナログ変換回路部２５は、前記制御回路１１から出力された水平同期信号ＨＳＹＮＣに従って前記データ信号ＩＤ１，ＩＤ２，・・・，ＩＤｍを対応するデータ線Ｘ１，Ｘ２，・・・，Ｘｍを介して各画素回路２０に一斉に出力する。
【００５４】
図４は、ｍ番目のデータ線Ｘｍとｎ番目の走査線Ｙｎとの交差部に対応して配設された画素回路２０の動作を示すタイミングチャートである。ここでは、第１の副走査線Ｙｎ１を介して入力される第１の副走査信号ＳＣｎ１と、第２の副走査線Ｙｎ２を介して入力される第２の副走査信号ＳＣｎ２と、データ線Ｘｍを介して入力されるデータ信号（出力電流）ＩＤｍと、有機ＥＬ素子ＯＬＥＤに流れる駆動電流Ｉｏｌｅｄとが示されている。
【００５５】
１フレーム期間Ｔｃは、全ての走査線が一巡して選択され終わる期間である。プログラミング期間Ｔｐｒはプログラム期間であって、有機ＥＬ素子ＯＬＥＤの発光輝度を画素回路２０内に設定する期間であり、第１の副走査線Ｙｎ１を介して入力される第１の副走査信号ＳＣｎ１によって決定される。Ｔｌｅは発光期間であって、有機ＥＬ素子ＯＬＥＤが発光する期間であり、第２の副走査線Ｙｎ２を介して入力される第２の副走査信号ＳＣｎ２によって決定される。
【００５６】
プログラミング期間Ｔｐｒでは、データ線駆動回路１４のデジタル・アナログ変換回路部２５が、データ線Ｘｍ上に画像デジタルデータＤに応じたデータ信号（出力電流）ＩＤｍを出力しながら、走査線駆動回路１３が、第１の副走査線Ｙｎ１上の第１の副走査信号ＳＣｎ１をＨレベルにする。すると、第１のスイッチングトランジスタＱｓｗ１及び第２のスイッチングトランジスタＱｓｗ２は、それぞれオン状態に設定される。そして、駆動トランジスタＱｄはそのゲートとドレインが互いに接続されたダイオード接続に設定される。このとき、データ線駆動回路１４のデジタル・アナログ変換回路部２５は、画像デジタルデータＤに応じたデータ信号（出力電流）ＩＤｍを流す定電流源として機能する。そして、デジタル・アナログ変換回路部２５に基づくデータ信号（出力電流）ＩＤｍが、駆動トランジスタＱｄ、第１のスイッチングトランジスタＱｓｗ１、データ線Ｘｍという経路で流れる。そして、保持キャパシタＣｏには、データ信号（出力電流）ＩＤｍに対応した電荷が保持され、プログラミング期間Ｔｐｒは終了する。この結果、駆動トランジスタＱｄのソース・ゲート間には、保持キャパシタＣｏに記憶された電圧が保持される。
【００５７】
プログラミング期間Ｔｐｒが終了すると、第１の副走査信号ＳＣｎ１がＬレベル、すなわち第１の副走査線Ｙｎ１が非選択状態となり、第１のスイッチングトランジスタＱｓｗ１及び第２のスイッチングトランジスタＱｓｗ２はオフ状態に設定される。また、データ線駆動回路１４はその画素回路２０のためのデータ信号（出力電流）ＩＤｍの供給を停止する。
【００５８】
続いて、発光期間Ｔｌｅでは、走査線駆動回路１３が、第１の副走査信号ＳＣｎ１をＬレベルに維持して、第１のスイッチングトランジスタＱｓｗ１及び第２のスイッチングトランジスタＱｓｗ２をオフ状態に保ったままにする。そして、そのＬレベルとなった第１の副走査信号ＳＣｎ１に対応した第２の副走査線Ｙｎ２上の第２の副走査信号ＳＣｎ２をＨレベル、すなわち第２の副走査線Ｙｎ２を選択状態にして、第３のスイッチングトランジスタＱｓｗ３をオン状態に設定する。このとき、保持キャパシタＣｏにおける電荷の蓄積状態は変化しないので、駆動トランジスタＱｄのゲート電圧は、プログラミング期間Ｔｐｒにおいてデータ信号ＩＤｍが流れた時の電圧に保持される。プログラミング期間Ｔｐｒでは、駆動トランジスタＱｄはダイオード接続に設定された状態であるため、そのソース・ゲート間の電圧とそのソース・ドレイン間の電圧が等しい。すなわち、駆動トランジスタＱｄは、そのゲート電圧によらず、常に飽和領域である。従って、発光期間Ｔｌｅにおいて、駆動トランジスタＱｄのソース・ドレイン間に、そのゲート電圧に応じた大きさで流れる駆動電流Ｉｏｌｅｄは、以下の関係となる。
【００５９】
Ｉｏｌｅｄ＝１／２×μ０×Ｃｇ×Ｗ０／Ｌ０×（Ｖｇｓ−Ｖｔｈ）２
ここで、μ０はキャリアの移動度、Ｃｇはゲート容量、Ｗ０はチャネル幅、Ｌ０はチャネル長、Ｖｇｓは駆動トランジスタＱｄのゲート・ソース間の電圧、Ｖｔｈは駆動トランジスタＱｄのしきい電圧である。
【００６０】
そして、この駆動電流Ｉｏｌｅｄは電源線Ｌ１〜Ｌｍ、駆動トランジスタＱｄ、第３のスイッチングトランジスタＱｓｗ３、有機ＥＬ素子ＯＬＥＤという経路で流れる。このことによって、有機ＥＬ素子ＯＬＥＤが前記駆動電流Ｉｏｌｅｄ（データ信号の値）に応じた輝度階調で発光する。以降、各走査線Ｙ１，Ｙ２，・・・，Ｙｎが順次選択されることで各画素回路２０にデータ信号ＩＤ１，ＩＤ２，・・・，ＩＤｍが供給され、各有機ＥＬ素子ＯＬＥＤが駆動電流Ｉｏｌｅｄの電流レベルに応じた輝度で発光する。このようにすることで表示パネル部１２上に画像デジタルデータＤに応じた画像が表示される。
【００６１】
図５は、本実施形態におけるデジタル・アナログ変換回路部２５の内部構成を説明するための図である。デジタル・アナログ変換回路部２５は、第１の制御回路部２６、第１の選択回路部２７、電流加算回路２８、第２の選択回路部２９、第２の制御回路部３０とを備えている。デジタル・アナログ変換回路部２５は、本実施形態においては、４ビットの画像デジタルデータＤ（Ｄ１〜Ｄ４）をアナログ電流に変換する電流出力型デジタル・アナログ変換回路であり、前記第１〜第３の選択信号Ｓ１〜Ｓ３を選択的にオン・オフすることにより、時分割処理が可能になる。すなわち、１つのデジタル・アナログ変換回路部２５に対して画像デジタルデータＤ（Ｄ１〜Ｄ４）が入力される毎に２回デジタル・アナログ変換処理を行うことができる。
【００６２】
詳しくは、第１の制御回路部２６は、基準電圧を生成し、第１の選択回路部２７を介して電流加算回路２８にその基準電圧を供給する回路である。第１の制御回路部２６は、第１の基準電流生成トランジスタＱｒ１、第１の保持選択トランジスタＱｓ１１、第１の変換トランジスタＱｃ１及び共通ゲート線ＧＬ１を備えている。第１の基準電流生成トランジスタＱｒ１は、そのソースが駆動電圧Ｖｄｄに接続されており、そのゲートには基準電圧Ｖｒｅｆが入力される。第１の基準電流生成トランジスタＱｒ１のドレインは、第１の
保持選択トランジスタＱｓ１１のドレインに接続されている。第１の保持選択トランジスタＱｓ１１は、そのゲートには制御回路１１から入力される第１の選択信号Ｓ１が入力される。第１の保持選択トランジスタＱｓ１１のソースは、第１の変換トランジスタＱｃ１のドレインに接続されるとともに、第１の変換トランジスタＱｃ１のゲートに接続されている。第１の変換トランジスタＱｃ１のソースは接地されている。つまり、第１の変換トランジスタＱｃ１はダイオード接続されており、第１の変換トランジスタＱｃ１のゲートは共通ゲート線ＧＬ１に接続されている。そして、第１の制御回路部２６は、Ｈレベルの第１の選択信号Ｓ１が入力された時、第１の保持選択トランジスタＱｓ１１、及び、後記する第２の保持選択トランジスタＱｓ１２がオン状態となり、基準電圧Ｖｒｅｆに対応した第１の出力電圧Ｖｏｕｔ１を共通ゲート線ＧＬ１、第１の選択回路部２７を介して電流加算回路２８に供給する。一方、Ｌレベルの第１の選択信号Ｓ１が入力された時、第１の保持選択トランジスタＱｓ１１、及び、第２の保持選択トランジスタＱｓ１２がオフ状態となり、第１の制御回路部２６は、第１の出力電圧Ｖｏｕｔ１を第１の選択回路部２７を介して電流加算回路２８に供給しない。
【００６３】
第１の選択回路部２７は、第１の制御回路部２６の出力か第２の制御回路部３０の出力かいずれか一方を選択して電流加算回路２８に供給する回路であり、第２の保持選択トランジスタＱｓ１２、第１の出力選択トランジスタＱｓ２１及び共通ゲート線ＧＬ１〜ＧＬ３を備えている。第２の保持選択トランジスタＱｓ１２のドレインは共通ゲート線ＧＬ１、すなわち第１の制御回路部２６の出力に接続されており、そのソースは共通ゲート線ＧＬ２、すなわち電流加算回路２８の入力に接続されているとともに、第１の出力選択トランジスタＱｓ２１のソースに接続されている。第２の保持選択トランジスタＱｓ１２は、そのゲートに前記第１の選択信号Ｓ１が入力されている。第１の出力選択トランジスタＱｓ２１は、そのドレインは後記する共通ゲート線ＧＬ３、すなわち第２の制御回路部３０の出力に接続されている。第１の出力選択トランジスタＱｓ２１は、そのゲートには制御回路１１から入力される第２の選択信号Ｓ２が入力されている。
【００６４】
そして、図６に示すように、第１の選択回路部２７は、Ｈレベルの第１の選択信号Ｓ１が入力された時、第２の選択信号Ｓ２はＬレベルであり、第２の保持選択トランジスタＱｓ１２のみがオン状態となって第１の制御回路部２６の第１の出力電圧Ｖｏｕｔ１が選択され、電流加算回路２８に供給される。一方、第１の選択回路部２７は、Ｈレベルの第２の選択信号Ｓ２が入力された時、第１の選択信号Ｓ１はＬレベルであり、第１の出力選択トランジスタＱｓ２１のみがオン状態となって第２の制御回路部３０の出力電圧が選択され、電流加算回路２８に供給される。
【００６５】
電流加算回路２８は、入力される画像デジタルデータＤ（Ｄ１〜Ｄ４）に対してそれぞれ２進加重された各要素電流を加算して出力する回路である。電流加算回路２８は、第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４、第１〜第４の電流ラインＬａ１〜Ｌａ４、第１〜第４のデジタル信号線Ｌｄ１〜Ｌｄ４、前記共通ゲート線ＧＬ２及び第１の出力電流ラインＬｏ１から構成されている。共通ゲート線ＧＬ２は、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４のそれぞれのゲートに接続されている。第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４のそれぞれのソースは接地されており、それぞれのドレインは並列に配列された第１〜第４の電流ラインＬａ１〜Ｌａ４にそれぞれ接続されている。第１〜第４の電流ラインＬａ１〜Ｌａ４は、それぞれ対応する第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４の各ソースに接続されている。
【００６６】
第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４は、その各ゲートがそれぞれ対応する第１〜第４のデジタル信号線Ｌｄ１〜Ｌｄ４に接続されている。第１〜第４のデジタル信号線Ｌｄ１〜Ｌｄ４は、制御回路１１から入力される画像デジタルデータＤ（
Ｄ１〜Ｄ４）の各ビットに対応している。また、第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４の各ドレインは第１の出力電流ラインＬｏ１に接続されている。第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４は、画像デジタルデータＤ（Ｄ１〜Ｄ４）に応じてオン・オフ制御されるスイッチング素子として機能するトランジスタである。
【００６７】
第２の選択回路部２９は、電流加算回路２８からの出力を供給する先の回路を選択する回路であり、第３の保持選択トランジスタＱｓ１３及び第２の出力選択トランジスタＱｓ２２、第１の出力電流ラインＬｏ１、第２の出力電流ラインＬｏ２及び出力電流ライン（データ線）Ｘｍを備えている。第３の保持選択トランジスタＱｓ１３のドレインは第２の出力電流ラインＬｏ２に接続されている。第３の保持選択トランジスタＱｓ１３のソースは、第１の出力電流ラインＬｏ１に接続されているとともに後記する第２の出力選択トランジスタＱｓ２２のソースに接続されている。第３の保持選択トランジスタＱｓ１３のゲートは、前記第１の選択信号Ｓ１が入力されている。第２の出力選択トランジスタＱｓ２２は、そのドレインが出力電流ライン（データ線）Ｘｍに接続されている。第２の出力選択トランジスタＱｓ２２のゲートは、前記第２の選択信号Ｓ２が入力されている。そして、図６に示すように、第２の選択回路部２９は、Ｈレベルの第１の選択信号Ｓ１が入力された時、第２の選択信号Ｓ２はＬレベルであり、第３の保持選択トランジスタＱｓ１３のみがオン状態となって電流加算回路２８の出力は第２の制御回路部３０に供給される。一方、第２の選択回路部２９は、Ｈレベルの第２の選択信号Ｓ２が入力された時、第１の選択信号Ｓ１はＬレベルであり、第２の出力選択トランジスタＱｓ２２のみがオン状態となって電流加算回路２８の出力は出力電流ライン（データ線）Ｘｍに出力される。
【００６８】
第２の制御回路部３０は、電流加算回路２８の出力電流を保持し、その後、その保持結果を電圧として電流加算回路２８に供給する回路である。第２の制御回路部３０は、第２の基準電流生成トランジスタＱｒ２、第３の基準電流生成トランジスタＱｒ３、第４の保持選択トランジスタＱｓ１４、第５の保持選択トランジスタＱｓ１５、第２の変換トランジスタＱｃ２、充電用トランジスタＱｓ３１、保持キャパシタＣｈ、第２の出力電流ラインＬｏ２及び共通ゲート線ＧＬ３から構成されている。
【００６９】
第２の基準電流生成トランジスタＱｒ２は、そのソースが駆動電圧Ｖｄｄに接続されている。第２の基準電流生成トランジスタＱｒ２のドレインは、第２の出力電流ラインＬｏ２に接続されている。第２の基準電流生成トランジスタＱｒ２はダイオード接続されており、第２の基準電流生成トランジスタＱｒ２のゲートは第２の出力電流ラインＬｏ２に接続されているとともに、第３の基準電流生成トランジスタＱｒ３のゲートに接続されている。つまり、第２の基準電流生成トランジスタＱｒ２と第３の基準電流生成トランジスタＱｒ３とはカレントミラー回路を構成している。第３の基準電流生成トランジスタＱｒ３のソースは駆動電圧Ｖｄｄに接続されており、そのドレインは第４の保持選択トランジスタＱｓ１４のドレインに接続されている。第４の保持選択トランジスタＱｓ１４のゲートは、前記第１の選択信号Ｓ１が入力されている。第４の保持選択トランジスタＱｓ１４のソースは、第２の変換トランジスタＱｃ２のドレインに接続されるとともに、第５の保持選択トランジスタＱｓ１５のドレインに接続されている。第２の変換トランジスタＱｃ２のソースは接地されている。第２の変換トランジスタＱｃ２のゲートは、共通ゲート線ＧＬ３に接続されるとともに、前記第５の保持選択トランジスタＱｓ１５のソース、充電用トランジスタＱｓ３１のソース、保持キャパシタＣｈの第１電極Ｄ１１に接続されている。第５の保持選択トランジスタＱｓ１５のゲートは、前記第１の選択信号Ｓ１が入力されている。充電用トランジスタＱｓ３１は、そのドレインが充電用電圧Ｖｄｉｓに接続されており、そのゲートには制御回路１１から入力される第３の選択信号Ｓ３が入力される。保持キャパシタＣｈの第２電極Ｄ１２は接地されている。そして、Ｈレベルの第３の選択信号Ｓ３が入力されると、充電用トランジスタＱｓ３１はオン状態となり、保持キャパシ
タＣｈの電荷は充電される。一方、Ｌレベルの第３の選択信号Ｓ３が入力されると、充電用トランジスタＱｓ３１はオフ状態となり、保持キャパシタＣｈの両端に発生した電圧に応じた電荷が保持キャパシタＣｈに蓄積される。
【００７０】
そして、図６に示すように、第２の制御回路部３０は、Ｈレベルの第１の選択信号Ｓ１が入力された時、第４，第５の保持選択トランジスタＱｓ１４，Ｑｓ１５がオン状態となり、電流加算回路２８の出力電流に応じた電圧が電荷として保持キャパシタＣｈに蓄積される。
【００７１】
なお、図５の例では第１〜第３の基準電流生成トランジスタＱｒ１〜Ｑｒ３はＰチャネル型トランジスタである。そして、第１及び第２の変換トランジスタＱｃ１，Ｑｃ２、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４、第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４、第１〜第５の保持選択トランジスタＱｓ１１〜Ｑｓ１５、第１及び第２の出力選択トランジスタＱｓ２１，Ｑｓ２２、充電用トランジスタＱｓ３１はＮチャネル型トランジスタである。
【００７２】
このように構成されたデジタル・アナログ変換回路部２５は、図６に示すタイミングで前記第１〜第３の選択信号Ｓ１〜Ｓ３をオン・オフすることにより、１つのデジタル・アナログ変換回路部２５を時分割で使用でき、画像デジタルデータＤ（Ｄ１〜Ｄ４）が入力される毎に２回デジタル・アナログ変換処理を行うことができる。図６は、１水平走査期間のデジタル・アナログ変換回路部２５の動作を示すタイミングチャートである。ここでは、前記第１の選択信号Ｓ１、前記第２の選択信号Ｓ２、前記第３の選択信号Ｓ３及び画像デジタルデータＤ１〜Ｄ４が示されている。
【００７３】
Ｔｄは保持キャパシタＣｈの充電期間である。Ｔｃ１は第１の変換期間であって１回目のデジタル・アナログ変換をする期間である。Ｔｃ２は第２の変換期間であって２回目のデジタル・アナログ変換をする期間である。
【００７４】
充電期間Ｔｄでは、図５の充電用トランジスタＱｓ３１がオン状態となり、保持キャパシタＣｈの電荷が充電される。なお、充電期間Ｔｄは充電するのに充分な時間に設定される。
【００７５】
第１の変換期間Ｔｃ１では、図５の第１〜第５の保持選択トランジスタＱｓ１１〜Ｑｓ１５がすべてオン状態となり、デジタル・アナログ変換回路部２５は等価的に図７に示すような回路構成となる。
【００７６】
図７に示すように、第１の変換期間Ｔｃ１においては第１の変換トランジスタＱｃ１のゲートと第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４とはそれぞれ共通ゲート線ＧＬ１，ＧＬ２を介して接続されている。つまり、第１の変換トランジスタＱｃ１と第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４のそれぞれとはカレントミラー回路を構成している。また、電流加算回路２８の出力は第２の基準電流生成トランジスタＱｒ２のドレインに接続される。そして、第３の基準電流生成トランジスタＱｒ３のドレインは、第２の変換トランジスタＱｃ２のドレインに接続されるとともに、第２の変換トランジスタＱｃ２のゲートとドレインは接続される。つまり、第２の変換トランジスタＱｃ２はダイオード接続される。
【００７７】
ここで、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４の利得係数βの比は、１：２：４：８に設定されている。また、第１の変換トランジスタＱｃ１と第１の駆動トランジスタの利得係数βの比は、１／√Ｋ：１に設定されている。ここで、利得係数βは、β＝Ｍ×β０＝（μ×Ｃ×Ｗ／Ｌ）で定義され、Ｍは相対値、β０は所定の定数、μはキャリア
の移動度、Ｃはゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４の利得係数βは、画像デジタルデータＤ１〜Ｄ４の各ビットの重みに対応づけられた値にそれぞれ設定されている。例えば、最下位ビットの画像デジタルデータのＤ１は、利得係数βが最も小さな第１の駆動トランジスタＱｄ１に接続されている第１のスイッチングトランジスタＱｓｄ１に供給される。そして、最上位ビットの画像デジタルデータのＤ４は、利得係数βが最も大きな第４の駆動トランジスタＱｄ４に接続されている第４のスイッチングトランジスタＱｓｄ４に供給される。
【００７８】
また、トランジスタの電流駆動能力は利得係数βに比例するので、第１の変換トランジスタＱｃ１、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４の電流駆動能力の比は、１／√Ｋ：１：２：４：８である。従って、第１の変換トランジスタＱｃ１に流れる基準電流Ｉｒｅｆと第１〜第４の電流ラインＬａ１，Ｌａ２，Ｌａ３，Ｌａ４に流れる第１〜第４のアナログ電流Ｉ１，Ｉ２，Ｉ３，Ｉ４の電流レベル比は、１：１×√Ｋ：２×√Ｋ：４×√Ｋ：８×√Ｋとなる。
【００７９】
そして、デジタル・アナログ変換回路部２５に基準電圧Ｖｒｅｆが入力されると、第１の変換トランジスタＱｃ１には基準電流Ｉｒｅｆが流れる。そして、制御回路１１から４ビットの画像デジタルデータＤ（Ｄ１〜Ｄ４）が入力されると、その画像デジタルデータＤ（Ｄ１〜Ｄ４）に基づいて第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４がオン状態となる。そして、そのオン状態となった第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４に接続された第１〜第４の電流ラインＬａ１〜Ｌａ４には第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４の電流駆動能力に応じた、すなわち２進加重された電流が流れる。そして、各電流ラインに流れる電流の総和は入力される画像デジタルデータＤ（Ｄ１〜Ｄ４）に比例しており、第１の出力電流ラインＬｏ１には基準電流Ｉｒｅｆに対して２進加重された第１の出力電流Ｉｏｕｔ１が流れる。第１の出力電流Ｉｏｕｔ１は以下の関係となる。
【００８０】
Ｉｏｕｔ１＝√Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）×Ｉｒｅｆ
また、第２の基準電流生成トランジスタＱｒ２と第３の基準電流生成トランジスタＱｒ３とはカレントミラー回路を構成している。そのため、第２の基準電流生成トランジスタＱｒ２と第３の基準電流生成トランジスタＱｒ３と第２の変換トランジスタＱｃ２との利得係数βの比が１：１：１とすれば、第３の基準電流生成トランジスタＱｒ３及び第２の変換トランジスタＱｃ２には前記第１の出力電流Ｉｏｕｔ１が流れる。ここで、第２の変換トランジスタＱｃ２はダイオード接続されているため、前記第１の出力電流Ｉｏｕｔ１は第２の出力電圧Ｖｏｕｔ２に変換される。そして、第２の変換トランジスタＱｃ２のゲートに接続された保持キャパシタＣｈには、前記第２の出力電圧Ｖｏｕｔ２に対応する電荷が保持される。従って、第１の変換期間Ｔｃ１では基準電圧Ｖｒｅｆに対応した基準電流Ｉｒｅｆに対して２進加重された第１の出力電流Ｉｏｕｔ１に対応する電荷を、保持キャパシタＣｈに保持することになる。なお、第１の変換期間Ｔｃ１は、デジタル・アナログ変換に充分な時間であり、且つ、保持キャパシタＣｈに保持された電荷に対して自然放電した電荷が無視できる量であるような時間に設定される。
【００８１】
次に、図６に示す第２の変換期間Ｔｃ２では、図５の第１〜第５の保持選択トランジスタＱｓ１１〜Ｑｓ１５がすべてオフ状態となり、その後、第１，第２の出力選択トランジスタＱｓ２１，Ｑｓ２２がオン状態となる。そして、デジタル・アナログ変換回路部２５は等価的に図８に示すような回路構成となる。
【００８２】
図８に示すように、第２の変換期間Ｔｃ２においては第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４のそれぞれのゲートには、第１の変換期間Ｔｃ１に保持キャパシタＣｈに蓄積された電荷に応じている第２の出力電圧Ｖｏｕｔ２が入力される。つまり、第２の変換
期間Ｔｃ２では、第１の変換期間Ｔｃ１に電流加算回路２８から出力された第１の出力電流Ｉｏｕｔ１を基準電流としてデジタル・アナログ変換を行う。このとき、第１〜第４の電流ラインＬａ１，Ｌａ２，Ｌａ３，Ｌａ４に流れる第１〜第４のアナログ電流Ｉ１，Ｉ２，Ｉ３，Ｉ４の電流レベル比は、１×√Ｋ：２×√Ｋ：４×√Ｋ：８×√Ｋとなる。
【００８３】
詳しくは、まず、制御回路１１から先の４ビットの画像デジタルデータＤ（Ｄ１〜Ｄ４）が入力される。そして、その画像デジタルデータＤ（Ｄ１〜Ｄ４）に基づいてオン状態となった第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４に接続された第１〜第４の電流ラインＬａ１〜Ｌａ４には第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４の電流駆動能力に応じた、すなわち２進加重された電流が流れる。そして、各電流ラインに流れる電流の総和は入力される画像デジタルデータＤ（Ｄ１〜Ｄ４）に比例しており、出力電流ライン（データ線）Ｘｍには第１の変換期間Ｔｃ１に得られた第１の出力電流Ｉｏｕｔ１に対して２進加重された出力電流（データ信号）ＩＤｍが流れる。なお、第２の変換期間Ｔｃ２は、デジタル・アナログ変換に充分な時間であり、且つ、データ線Ｘｍに備えられた画素回路２０に出力電流（データ信号）ＩＤｍを供給するのに充分な時間に設定される。出力電流（データ信号）ＩＤｍは以下の関係となる。
【００８４】
ＩＤｍ＝√Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）×Ｉｏｕｔ１
＝Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）２×Ｉｒｅｆ
つまり、入力される画像デジタルデータＤ１〜Ｄ４に対して２乗のアナログ電流出力である出力電流（データ信号）ＩＤｍが得られる。また、第１の変換トランジスタＱｃ１の利得係数βを変更することにより、出力電流（データ信号）ＩＤｍの傾きを変更することができる。これにより、例えば、表示パネル部１２におけるγ補正においてγ＝２．２を実現するデータ信号として、画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流（データ信号）ＩＤｍが求められたとする。その場合にも、画像デジタルデータＤ１〜Ｄ４に対して２乗のアナログ電流出力でありながらも近似的に画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流（データ信号）ＩＤｍが得られる。
【００８５】
詳しくは、図９に示すように、画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流は、特性線ＭＬ１に示すような波形となる。一方、画像デジタルデータＤ１〜Ｄ４に対して２乗の出力電流（データ信号）ＩＤｍは、利得係数βの比Ｋを例えば２．２５とした場合、特性線ＭＬ２に示すような波形となり、前記特性線ＭＬ１と近い波形となる。すなわち、出力電流（データ信号）ＩＤｍは、画像デジタルデータＤ１〜Ｄ４に対して２乗のアナログ電流出力でありながらも、利得係数βの比Ｋを変えてその傾きを調整することにより、近似的に画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流（データ信号）ＩＤｍが得られる。従って、表示パネル部１２におけるγ補正を近似的に実現することができる。
【００８６】
尚、特許請求の範囲に記載の第１の制御信号は、例えば、本実施形態においては、第１の出力電圧Ｖｏｕｔ１に対応している。また、特許請求の範囲に記載の第２の制御信号は、例えば、本実施形態においては、第２の出力電圧Ｖｏｕｔ２に対応している。また、特許請求の範囲に記載の要素電流は、例えば、本実施形態においては第１〜第４のアナログ電流Ｉ１，Ｉ２，Ｉ３，Ｉ４に対応している。また、特許請求の範囲に記載のデジタル入力信号は、例えば、本実施形態においては４ビットの画像デジタルデータＤ（Ｄ１〜Ｄ４）に対応している。また、特許請求の範囲に記載の合成電流は、例えば、本実施形態においては第１の出力電流Ｉｏｕｔ１及び出力電流（データ信号）ＩＤｍに対応している。さらに、特許請求の範囲に記載の電流加算回路は、例えば、本実施形態においては電流加算回路２８に対応している。また、特許請求の範囲に記載の第１の信号生成回路は、例えば、本実施形態においては第１の制御回路部２６に対応している。また、特許請求の範囲に記載の第２の信号生成回路は、例えば、本実施形態においては第２の制御回路部３０に対
応している。また、特許請求の範囲に記載の第１の選択回路は、例えば、本実施形態においては第１の選択回路部２７に対応している。また、特許請求の範囲に記載の第２の選択回路は、例えば、本実施形態においては第２の選択回路部２９に対応している。また、特許請求の範囲に記載の外部回路は、例えば、本実施形態においては表示パネル部１２に対応している。また、特許請求の範囲に記載の電流生成回路は、例えば、本実施形態においてはデジタル・アナログ変換回路部２５に対応している。さらに、特許請求の範囲に記載の選択制御回路は、例えば、本実施形態においては制御回路１１に対応している。また、特許請求の範囲に記載の出力信号は、例えば、本実施形態においては出力電流（データ信号）ＩＤｍに対応している。また、特許請求の範囲に記載のデジタル・アナログ変換回路部は、例えば、本実施形態においては電流加算回路２８に対応している。
【００８７】
また、特許請求の範囲に記載の第１のトランジスタは、例えば、本実施形態においては第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４に対応している。さらに、特許請求の範囲に記載の第１の制御端子は、例えば、本実施形態においては第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４の各ゲートに対応している。また、特許請求の範囲に記載の第２のトランジスタは、例えば、本実施形態においては第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４に対応している。さらに、特許請求の範囲に記載の第２の制御端子は、例えば、本実施形態においては第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４の各ゲートに対応している。また、特許請求の範囲に記載の電流経路は、例えば、本実施形態においては第１の出力電流ラインＬｏ１に対応している。また、特許請求の範囲に記載の保持手段は、例えば、本実施形態においては保持キャパシタＣｈに対応している。また、特許請求の範囲に記載の電流電圧変換手段は、例えば、本実施形態においては第２の変換トランジスタＱｃ２に対応している。
【００８８】
さらに、特許請求の範囲に記載の電気光学装置は、例えば、本実施形態においては有機エレクトロルミネッセンス表示装置１０に対応している。
上記実施形態によれば、以下のような効果を得ることができる。
【００８９】
（１）上記実施形態では、データ線駆動回路１４に備えられた電流出力型のデジタル・アナログ変換回路部２５は、第１の制御回路部２６、第１の選択回路部２７、電流加算回路２８、第２の選択回路部２９、第２の制御回路部３０とを備えている。デジタル・アナログ変換回路部２５は、画像デジタルデータＤ（Ｄ１〜Ｄ４）を線形特性のアナログ電流に変換する電流出力型のデジタル・アナログ変換回路であり、第１〜第３の選択信号Ｓ１〜Ｓ３を選択的にオン・オフすることにより時分割処理が可能である。
【００９０】
これにより、第１の変換期間Ｔｃ１では基準電圧Ｖｒｅｆに対応した基準電流Ｉｒｅｆに対して２進加重された第１の出力電流Ｉｏｕｔ１に応じた電荷を保持キャパシタＣｈに保持する。そして、第２の変換期間Ｔｃ２においては第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４のそれぞれのゲートには、第１の変換期間Ｔｃ１に保持キャパシタＣｈに蓄積された電荷に応じた第２の出力電圧Ｖｏｕｔ２が入力される。つまり、第１の変換期間Ｔｃ１に電流加算回路２８から出力された第１の出力電流Ｉｏｕｔ１を基準電流としてデジタル・アナログ変換を行う。従って、線形特性の１個の電流出力型のデジタル・アナログ変換回路を時分割で使用し、１回目のデジタル・アナログ変換結果を基準にさらに２回目のデジタル・アナログ変換を行うことにより、入力される画像デジタルデータＤ（Ｄ１〜Ｄ４）に対して２乗特性となるアナログ電流出力を得られる。
【００９１】
（２）上記実施形態では、線形特性の１個の電流出力型のデジタル・アナログ変換回路部２５を時分割で使用して、１回目のデジタル・アナログ変換結果を基準にさらに２回目のデジタル・アナログ変換を行うだけで、入力される画像デジタルデータＤ（Ｄ１〜Ｄ４）に対して２乗特性となるアナログ電流出力を得た。そのため、複雑な信号処理回路や複
数のデジタル・アナログ変換回路なしに線形で指示される階調データに対して非線形特性のアナログ電流を、少ない回路素子数でしかも簡単な回路構成によって生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００９２】
（３）上記実施形態では、デジタル・アナログ変換回路部２５に備えられた第１の変換トランジスタＱｃ１の利得係数βを変更することにより、デジタル・アナログ変換回路部２５の２乗特性となるアナログ電流出力の傾きを変更することができる。そのため、複雑な信号処理回路や複数のデジタル・アナログ変換回路なしに線形で指示される階調データに対して非線形特性のアナログ電流を、少ない回路素子数でしかも簡単な回路構成によって生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
（第２実施形態）
次に、本発明を具体化した第２実施形態を図６，図９〜図１２に従って説明する。本実施形態では、第１実施形態で説明したデジタル・アナログ変換回路部２５に調整回路３１を加えたことと、デジタル・アナログ変換回路部２５に備えられた電流加算回路２８に固定抵抗Ｒ１〜Ｒ４を、同第２の選択回路部２９に固定抵抗Ｒ５を加えたことが第１実施形態と異なる。以下の実施形態において、前記第１の実施形態と同様の部分については、同一の符号を付し、その詳細な説明は省略する。
【００９３】
図１０に示すように、デジタル・アナログ変換回路部２５は、第１の制御回路部２６、第１の選択回路部２７、電流加算回路２８、第２の選択回路部２９、第２の制御回路部３０、調整回路３１とを備えている。調整回路３１は、第１の出力電流ラインＬｏ１に電流加算回路２８と並列に接続されている。
【００９４】
デジタル・アナログ変換回路部２５は、その電流加算回路２８に固定抵抗Ｒ１〜Ｒ４、第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４、第１〜第４の電流ラインＬａ１〜Ｌａ４と第１〜第４のデジタル信号線Ｌｄ１〜Ｌｄ４とを備えている。本実施形態では、固定抵抗Ｒ１〜Ｒ４が、第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４の各ドレインと電流加算回路２８の第１の出力電流ラインＬｏ１との間に接続されている。
【００９５】
第２の選択回路部２９は、第３の保持選択トランジスタＱｓ１３、第２の出力選択トランジスタＱｓ２２、第１の出力電流ラインＬｏ１、第２の出力電流ラインＬｏ２及び出力電流ライン（データ線）Ｘｍ、固定抵抗Ｒ５を備えている。本実施形態では、固定抵抗Ｒ５は第３の保持選択トランジスタＱｓ１３のドレインと第２の出力電流ラインＬｏ２との間に接続されている。
【００９６】
調整回路３１は、第３の出力選択トランジスタＱｓ２３、可変抵抗Ｒｖ、第５の駆動トランジスタＱｄ５、第１の出力電流ラインＬｏ１、第５の電流ラインＬａ５を備えている。第３の出力選択トランジスタＱｓ２３は、そのドレインが第１の出力電流ラインＬｏ１に接続されており、そのゲートには前記第２の選択信号Ｓ２が入力されている。第３の出力選択トランジスタＱｓ２３のソースと第５の電流ラインＬａ５との間には可変抵抗Ｒｖが接続されている。この可変抵抗Ｒｖは、例えば、工場出荷時の検査工程で有機エレクトロルミネッセンス表示装置１０の特性に合わせて個別に抵抗値を設定する。第５の駆動トランジスタＱｄ５のソースは接地されており、そのゲートは、電流加算回路２８に備えられた第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４のゲートとともに共通ゲート線ＧＬ２に接続されている。そして、第５の駆動トランジスタＱｄ５のドレインは、第５の電流ラインＬａ５に接続されている。
【００９７】
このように構成されたデジタル・アナログ変換回路部２５も、図６に示すタイミングで
前記第１〜第３の選択信号Ｓ１〜Ｓ３をオン・オフすることにより、１つのデジタル・アナログ変換回路部２５を時分割で使用でき、画像デジタルデータＤ（Ｄ１〜Ｄ４）が入力される毎に２回デジタル・アナログ変換処理を行うことができる。
【００９８】
第１の変換期間Ｔｃ１では、図１０の第１〜第５の保持選択トランジスタＱｓ１１〜Ｑｓ１５がオン状態となり、デジタル・アナログ変換回路部２５は等価的に図１１に示すような回路構成となる。第１の変換トランジスタＱｃ１のゲートと第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４のそれぞれとはカレントミラー回路を構成している。また、電流加算回路２８の出力は固定抵抗Ｒ５に接続される。そして、第３の基準電流生成トランジスタＱｒ３のドレインは、第２の変換トランジスタＱｃ２のドレインに接続され、第２の変換トランジスタＱｃ２のゲートとドレインは接続される。つまり、第２の変換トランジスタＱｃ２はダイオード接続されている。
【００９９】
ここで、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４の利得係数βの比は、第１実施形態と同様に１：２：４：８に設定されており、第１の変換トランジスタＱｃ１の利得係数βは、１／√Ｋに設定されている。また、トランジスタの電流駆動能力は利得係数βに比例するので、第１の変換トランジスタＱｃ１、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４の電流駆動能力の比は、１／√Ｋ：１：２：４：８である。従って、第１の変換トランジスタＱｃ１に流れる基準電流Ｉｒｅｆと第１〜第４の電流ラインＬａ１，Ｌａ２，Ｌａ３，Ｌａ４に流れる第１〜第４のアナログ電流Ｉ１，Ｉ２，Ｉ３，Ｉ４の電流レベル比は、１：１×√Ｋ：２×√Ｋ：４×√Ｋ：８×√Ｋとなる。本実施形態では、固定抵抗Ｒ１〜Ｒ４が第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４のそれぞれのオン抵抗に対して無視できる抵抗値であったとすると、固定抵抗Ｒ１〜Ｒ４は第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４に流れる電流を制限しない。従って、第１〜第４の電流ラインＬａ１〜Ｌａ４を流れる電流の総和は第１実施形態と同様に、√Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）×Ｉｒｅｆとなる。
【０１００】
さらに、固定抵抗Ｒ５が第２及び第３の基準電流生成トランジスタＱｒ２，Ｑｒ３のオン抵抗に対して無視できる抵抗値であったとすると、固定抵抗Ｒ５は、第２の変換トランジスタＱｃ２に流れる電流を制限せず、第２の変換トランジスタＱｃ２には前記第１の出力電流Ｉｏｕｔ１が流れる。ここで、第２の変換トランジスタＱｃ２はダイオード接続されているため、前記第１の出力電流Ｉｏｕｔ１は第２の出力電圧Ｖｏｕｔ２に変換される。そして、第２の変換トランジスタＱｃ２のゲートに接続された保持キャパシタＣｈには、前記第２の出力電圧Ｖｏｕｔ２に対応する電荷が保持される。従って、第１の変換期間Ｔｃ１では基準電圧Ｖｒｅｆに対応した基準電流Ｉｒｅｆに対して２進加重された第１の出力電流Ｉｏｕｔ１に対応する電荷を、保持キャパシタＣｈに保持することになる。
【０１０１】
次に、図６に示すように、第２の変換期間Ｔｃ２では、図１０の第１〜第５の保持選択トランジスタＱｓ１１〜Ｑｓ１５がすべてオフ状態となり、その後、第１〜第３の出力選択トランジスタＱｓ２１〜Ｑｓ２３がオン状態となる。そして、デジタル・アナログ変換回路部２５は等価的に図１２に示すような回路構成となる。
【０１０２】
図１２に示すように、第２の変換期間Ｔｃ２においては第１〜第５の駆動トランジスタＱｄ１〜Ｑｄ５のそれぞれのゲートには、第１の変換期間Ｔｃ１に保持キャパシタＣｈに蓄積された電荷に応じた第２の出力電圧Ｖｏｕｔ２が入力される。つまり、第２の変換期間Ｔｃ２では、第１の変換期間Ｔｃ１に電流加算回路２８から出力された第１の出力電流Ｉｏｕｔ１を基準電流としてデジタル・アナログ変換を行う。このとき、第１〜第４の電流ラインＬａ１，Ｌａ２，Ｌａ３，Ｌａ４に流れる第１〜第４のアナログ電流Ｉ１，Ｉ２，Ｉ３，Ｉ４の電流レベル比は、１×√Ｋ：２×√Ｋ：４×√Ｋ：８×√Ｋとなる。
【０１０３】
詳しくは、まず、制御回路１１から４ビットの画像デジタルデータＤ（Ｄ１〜Ｄ４）が入力される。そして、その画像デジタルデータＤ（Ｄ１〜Ｄ４）に基づいてオン状態となった第１〜第４のスイッチングトランジスタＱｓｄ１〜Ｑｓｄ４に接続された第１〜第４の電流ラインＬａ１〜Ｌａ４には第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４の電流駆動能力に応じた、すなわち２進加重された電流が流れる。そして、各電流ラインに流れる電流の総和は入力される画像デジタルデータＤ（Ｄ１〜Ｄ４）に比例しており、第１の出力電流Ｉｏｕｔ１に対して２進加重された電流となる。
【０１０４】
ここで、第５の駆動トランジスタＱｄ５の利得係数βは、第２の変換トランジスタＱｃ２の利得係数βと同じ値に設定されており、第２の変換トランジスタＱｃ２と第５の駆動トランジスタＱｄ５の電流駆動能力の比は、１：１である。つまり、固定抵抗Ｒ５の抵抗値と可変抵抗Ｒｖの抵抗値が等しい場合、前記第１の出力電流Ｉｏｕｔ１と第５の電流ラインＬａ５に流れる第５のアナログ電流Ｉ５は等しい値となる。第５の電流ラインＬａ５に流れる第５のアナログ電流Ｉ５は以下の関係になる。
【０１０５】
Ｉ５＝（Ｒ５／Ｒｖ）×Ｉｏｕｔ１
つまり、固定抵抗Ｒ５に対して可変抵抗Ｒｖを小さくするほど第５の電流ラインＬａ５に流れる第５のアナログ電流Ｉ５は大きくなる。出力電流（データ信号）ＩＤｍは、第１〜第５のアナログ電流Ｉ１〜Ｉ５の総和である。従って、出力電流（データ信号）ＩＤｍは以下の関係となる。
【０１０６】
ＩＤｍ＝√Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）×Ｉｏｕｔ１＋Ｉ５
＝｛Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）２＋（Ｒ１／Ｒｖ）
×√Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）｝×Ｉｒｅｆ
つまり、入力される画像デジタルデータＤ１〜Ｄ４に対して２乗のアナログ電流出力である出力電流（データ信号）ＩＤｍが得られる。また、第１の変換トランジスタＱｃ１の利得係数βを変更することにより、出力電流（データ信号）ＩＤｍの傾きを変更することができる。これにより、例えば表示パネル部１２におけるγ補正においてγ＝２．２を実現するデータ信号として、画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流（データ信号）ＩＤｍが求められたとする。その場合にも、画像デジタルデータＤ１〜Ｄ４に対して２乗のアナログ電流出力でありながらも近似的に画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流（データ信号）ＩＤｍが得られる。
【０１０７】
詳しくは、図９に示すように、画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流は、特性線ＭＬ１に示すような波形となる。一方、画像デジタルデータＤ１〜Ｄ４に対して２乗の出力電流（データ信号）ＩＤｍは、利得係数βの比Ｋを例えば２．２５とした場合、特性線ＭＬ２に示すような波形となり、前記特性線ＭＬ１と近い波形となる。すなわち、出力電流（データ信号）ＩＤｍは、画像デジタルデータＤ１〜Ｄ４に対して２乗のアナログ電流出力でありながらも、利得係数βの比Ｋを変えてその傾きを調整することにより、近似的に画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流（データ信号）ＩＤｍが得られる。
【０１０８】
さらに、可変抵抗Ｒｖの抵抗値を変えることにより、出力電流（データ信号）ＩＤｍの特性の傾きを変えることができる。つまり、固定抵抗Ｒ５に対して可変抵抗Ｒｖを小さくしていくと、第５の電流ラインＬａ５に流れる第５のアナログ電流Ｉ５は増加し、図９の特性線ＭＬ３に示すように、出力電流（データ信号）ＩＤｍの傾きを急にすることができる。そして、固定抵抗Ｒ５に対して可変抵抗Ｒｖを大きくしていくと、第５の電流ラインＬａ５に流れる第５のアナログ電流Ｉ５は減少し、特性線ＭＬ４に示すように、出力電流（データ信号）ＩＤｍの傾きを緩くすることができる。従って、画像デジタルデータＤ（Ｄ１〜Ｄ４）に対して２乗のみならず、より広い範囲の非線形性を持った出力を得ること
ができ、表示パネル部１２におけるγ補正を近似的に実現することができる。
【０１０９】
尚、特許請求の範囲に記載の第２の要素電流は、例えば、本実施形態においては第５のアナログ電流Ｉ５に対応している。また、特許請求の範囲に記載の調整回路は、例えば、本実施形態においては調整回路３１に対応している。
【０１１０】
上記実施形態によれば、第１実施形態の効果に加えて以下のような効果を得ることができる。
（１）上記実施形態では、時分割処理が可能なデジタル・アナログ変換回路部２５に調整回路３１を加え、デジタル・アナログ変換回路部２５に備えられた電流加算回路２８に固定抵抗Ｒ１〜Ｒ４を、同第２の選択回路部２９に固定抵抗Ｒ５を加えた。そして、調整回路３１は、第３の出力選択トランジスタＱｓ２３、可変抵抗Ｒｖ、第５の駆動トランジスタＱｄ５を備えており、この可変抵抗Ｒｖの値を変化させることにより、第５の電流ラインＬａ５を流れる電流値を変化させることができる。これにより、複雑な信号処理回路や複数のデジタル・アナログ変換回路を設けることなしに２乗だけでなく、さらに広い範囲の非線形性を持ったアナログ電流を得ることができる。
【０１１１】
（２）上記実施形態では、時分割処理が可能なデジタル・アナログ変換回路部２５に備えた可変抵抗Ｒｖの値を変化させるだけで、入力される画像デジタルデータＤ（Ｄ１〜Ｄ４）に対して２乗の非線形特性だけでなく、さらに広い範囲の非線形特性のアナログ電流を少ない回路素子数で、しかも簡単な回路構成によって生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
（第３実施形態）
次に、本発明を具体化した第３実施形態を図６，図７，図９，図１３，図１４に従って説明する。本実施形態では、第１実施形態で説明したデジタル・アナログ変換回路部２５に調整回路３２を加えたことのみ第１実施形態と異なる。以下の実施形態において、前記第１の実施形態と同様の部分については、同一の符号を付し、その詳細な説明は省略する。
【０１１２】
図１３に示すように、調整回路３２は、第１の出力電流ラインＬｏ１に電流加算回路２８と並列に接続されている。調整回路３２は、第５〜第７のスイッチングトランジスタＱｓｄａ，Ｑｓｄｂ，Ｑｓｄｃ、第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃ、第３〜第５の出力選択トランジスタＱｓ２ａ，Ｑｓ２ｂ，Ｑｓ２ｃとを備えている。また、調整回路３２は、第５〜第７の電流ラインＬａａ，Ｌａｂ，Ｌａｃを備えている。
【０１１３】
第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃは、そのゲートが共通ゲート線ＧＬ２を介して電流加算回路２８の第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４に接続されており、そのソースはそれぞれ接地されている。第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃは、そのドレインは並列に配列された第５〜第７の電流ラインＬａａ，Ｌａｂ，Ｌａｃにそれぞれ接続されている。第５〜第７の電流ラインＬａａ，Ｌａｂ，Ｌａｃは、それぞれ対応する第５〜第７のスイッチングトランジスタＱｓｄａ，Ｑｓｄｂ，Ｑｓｄｃの各ソースに接続されている。第５〜第７のスイッチングトランジスタＱｓｄａ，Ｑｓｄｂ，Ｑｓｄｃのゲートには制御回路１１からデジタル信号Ｄａ，Ｄｂ，Ｄｃがそれぞれ入力される。デジタル信号Ｄａ，Ｄｂ，Ｄｃは、第５〜第７のスイッチングトランジスタＱｓｄａ，Ｑｓｄｂ，Ｑｓｄｃのいずれか１つを選択的にオン状態にする信号である。例えば、デジタル信号ＤａがＨレベルの時は第５のスイッチングトランジスタＱｓｄａのみがオン状態となる。一方、デジタル信号Ｄｂ及びＤｃはＬレベルとなり、第６及び第７のスイッチングトランジスタＱｓｄｂ，Ｑｓｄｃはオフ状態となる。
【０１１４】
第５〜第７のスイッチングトランジスタＱｓｄａ，Ｑｓｄｂ，Ｑｓｄｃのドレインは、
第３〜第５の出力選択トランジスタＱｓ２ａ，Ｑｓ２ｂ，Ｑｓ２ｃのソースに接続されている。第３〜第５の出力選択トランジスタＱｓ２ａ，Ｑｓ２ｂ，Ｑｓ２ｃは、そのドレインが第１の出力電流ラインＬｏ１に接続されており、そのゲートには前記第２の選択信号Ｓ２が入力される。
【０１１５】
このように構成されたデジタル・アナログ変換回路部２５も、図６に示すタイミングで前記第１〜第３の選択信号Ｓ１〜Ｓ３をオン・オフすることにより、１つのデジタル・アナログ変換回路部２５を時分割で使用でき、画像デジタルデータＤ（Ｄ１〜Ｄ４）が入力される毎に２回デジタル・アナログ変換処理を行うことができる。
【０１１６】
第１の変換期間Ｔｃ１では、図１３の第１〜第５の保持選択トランジスタＱｓ１１〜Ｑｓ１５がオン状態となり、デジタル・アナログ変換回路部２５は第１実施形態と同様に、等価的に図７に示すような回路構成となる。第１〜第４の電流ラインＬａ１〜Ｌａ４を流れる電流の総和は第１実施形態と同様に、√Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）×Ｉｒｅｆとなる。また、第２の基準電流生成トランジスタＱｒ２と第３の基準電流生成トランジスタＱｒ３とはカレントミラー回路を構成しているため、第３の基準電流生成トランジスタＱｒ３及び第２の変換トランジスタＱｃ２には前記第１の出力電流Ｉｏｕｔ１が流れる。ここで、第２の変換トランジスタＱｃ２はダイオード接続されているため、前記第１の出力電流Ｉｏｕｔ１は第２の出力電圧Ｖｏｕｔ２に変換される。従って、第１の変換期間Ｔｃ１では基準電圧Ｖｒｅｆに対応した基準電流Ｉｒｅｆに対して２進加重された第１の出力電流Ｉｏｕｔ１に対応する電荷を、保持キャパシタＣｈに保持する。
【０１１７】
次に、図６に示すように、第２の変換期間Ｔｃ２では、図１３の第１〜第５の保持選択トランジスタＱｓ１１〜Ｑｓ１５がすべてオフ状態となり、その後、第１〜第５の出力選択トランジスタＱｓ２１，Ｑｓ２２，Ｑｓ２ａ，Ｑｓ２ｂ，Ｑｓ２ｃがオン状態となる。そして、デジタル・アナログ変換回路部２５は等価的に図１４に示すような回路構成となる。
【０１１８】
図１４に示すように、第２の変換期間Ｔｃ２においては第１〜第７の駆動トランジスタＱｄ１〜Ｑｄ４，Ｑｄａ，Ｑｄｂ，Ｑｄｃのそれぞれのゲートには、第１の変換期間Ｔｃ１に保持キャパシタＣｈに蓄積された電荷に応じた第２の出力電圧Ｖｏｕｔ２が入力される。つまり、第２の変換期間Ｔｃ２では、第１の変換期間Ｔｃ１に電流加算回路２８から出力された第１の出力電流Ｉｏｕｔ１を基準電流としてデジタル・アナログ変換を行う。
【０１１９】
このとき、第２の変換トランジスタＱｃ２及び第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃの利得係数βの比は、それぞれ異なり、１：ａ：ｂ：ｃに設定されている。従って、第２の変換トランジスタＱｃ２、第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃの電流駆動能力の比は、１：ａ：ｂ：ｃである。第５〜第７のスイッチングトランジスタＱｓｄａ，Ｑｓｄｂ，Ｑｓｄｃは、第５〜第７の電流ラインＬａａ，Ｌａｂ，Ｌａｃを流れるアナログ電流Ｉａ，Ｉｂ，Ｉｃのうちいずれか１つを選択的にオン状態とするため、その選択した１つの電流をＩｑとし、その電流駆動能力比をＱ倍とすると、Ｉｑは以下の関係となる。
【０１２０】
Ｉｑ＝Ｑ×Ｉｏｕｔ１（Ｑはａ，ｂ，ｃのうちいずれか１つ）
また、第１〜第４の電流ラインＬａ１〜Ｌａ４を流れる電流の総和は、第１実施形態と同様に√Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）×Ｉｏｕｔ１となる。
【０１２１】
従って、デジタル・アナログ変換回路部２５の出力電流（データ信号）ＩＤｍは、第１〜第４のアナログ電流Ｉ１〜Ｉ４，アナログ電流Ｉｑの総和となり、次のような関係となる。
【０１２２】
ＩＤｍ＝√Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）×Ｉｏｕｔ１
＋Ｑ×Ｉｏｕｔ１
＝｛Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）２
＋Ｑ×√Ｋ×（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４）｝×Ｉｒｅｆ
つまり、入力される画像デジタルデータＤ１〜Ｄ４に対して２乗のアナログ電流出力である出力電流（データ信号）ＩＤｍが得られる。また、第１の変換トランジスタＱｃ１の利得係数βを変更することにより、出力電流（データ信号）ＩＤｍの傾きを変更することができる。これにより、例えば表示パネル部１２におけるγ補正においてγ＝２．２を実現するデータ信号として、画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流（データ信号）ＩＤｍが求められたとする。その場合にも、画像デジタルデータＤ１〜Ｄ４に対して２乗のアナログ電流出力でありながらも近似的に画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流（データ信号）ＩＤｍが得られる。
【０１２３】
詳しくは、図９に示すように、画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流は、特性線ＭＬ１に示すような波形となる。一方、画像デジタルデータＤ１〜Ｄ４に対して２乗の出力電流（データ信号）ＩＤｍは、利得係数βの比Ｋを例えば２．２５とした場合、特性線ＭＬ２に示すような波形となり、前記特性線ＭＬ１と近い波形となる。すなわち、出力電流（データ信号）ＩＤｍは、画像デジタルデータＤ１〜Ｄ４に対して２乗のアナログ電流出力でありながらも、利得係数βの比Ｋを変えてその傾きを調整することにより、近似的に画像デジタルデータＤ１〜Ｄ４に対して２．２乗の出力電流（データ信号）ＩＤｍが得られる。
【０１２４】
さらに、第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃのいずれか１つを選択することにより、出力電流（データ信号）ＩＤｍの傾きを変えることができる。例えば、利得係数βの比をａ＜ｂ＜ｃとすると、第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃの順で、出力電流（データ信号）ＩＤｍの傾きを急にしていくことができる。すなわち、第７の駆動トランジスタＱｄｃを選択したときは、例えば図９の特性線ＭＬ３に示すように、出力電流（データ信号）ＩＤｍの傾きを急にすることができる。また、第５の駆動トランジスタＱｄａを選択したときは、例えば図９の特性線ＭＬ４に示すように、出力電流（データ信号）ＩＤｍの傾きを緩くすることができる。従って、より広い範囲の非線形性を持った出力を得ることができ、表示パネル部１２におけるγ補正を近似的に実現することができる。
【０１２５】
尚、特許請求の範囲に記載の第２の要素電流は、例えば、本実施形態においてはアナログ電流Ｉａ，Ｉｂ，Ｉｃに対応している。また、特許請求の範囲に記載の調整回路は、例えば、本実施形態においては調整回路３２に対応している。
【０１２６】
上記実施形態によれば、第１実施形態の効果に加えて、以下のような効果を得ることができる。
（１）上記実施形態では、時分割処理が可能なデジタル・アナログ変換回路部２５の第１の出力電流ラインＬｏ１に電流加算回路２８と並列に調整回路３２を接続した。調整回路３２は、第５〜第７のスイッチングトランジスタＱｓｄａ，Ｑｓｄｂ，Ｑｓｄｃ、第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃ、第３〜第５の出力選択トランジスタＱｓ２ａ，Ｑｓ２ｂ，Ｑｓ２ｃ、第５〜第７の電流ラインＬａａ，Ｌａｂ，Ｌａｃを備えている。そして、第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃのいずれか１つを選択することにより、第５〜第７の電流ラインＬａａ，Ｌａｂ，Ｌａｃを流れる電流値を変化させた。これにより、複雑な信号処理回路や複数のデジタル・アナログ変換回路を設けることなしに２乗の非線形特性だけでなく、さらに広い範囲の非線形性を持ったアナログ電流を得ることができる。
【０１２７】
（２）上記実施形態では、時分割処理が可能なデジタル・アナログ変換回路部２５に第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃを備えた。そして、その第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃのいずれか１つを選択するだけで、入力される画像デジタルデータＤ（Ｄ１〜Ｄ４）に対して２乗の非線形特性だけでなく、さらに広い範囲の非線形特性のアナログ電流を少ない回路素子数で、しかも簡単な回路構成によって生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
（第４実施形態）
次に、第１〜第３実施形態で説明した電気光学装置としての有機ＥＬ素子を用いた有機エレクトロルミネッセンス表示装置１０の電子機器への適用について図１５に従って説明する。有機エレクトロルミネッセンス表示装置１０は、モバイル型パーソナルコンピュータ、携帯電話、ビューワ、ゲーム機等の携帯情報端末、電子書籍、電子ペーパー等種々の電子機器に適用できる。また、有機エレクトロルミネッセンス表示装置１０は、ビデオカメラ、デジタルスチルカメラ、カーナビゲーション、カーステレオ、運転操作パネル、パーソナルコンピュータ、プリンタ、スキャナ、テレビ、ビデオプレーヤー等種々の電子機器に適用できる。
【０１２８】
図１５は、モバイル型パーソナルコンピュータの構成を示す斜視図を示す。図１５において、モバイル型パーソナルコンピュータ１００は、キーボード１０１を備えた本体部１０２と、有機エレクトロルミネッセンス表示装置１０を用いた表示ユニット１０３とを備えている。この場合においても、有機エレクトロルミネッセンス表示装置１０を用いた表示ユニット１０３は前記第１〜３実施形態と同様な効果を発揮する。この結果、モバイル型パーソナルコンピュータ１００は、表示品位の優れた表示を実現することができる。
【０１２９】
なお、上記各実施形態は以下のように変更してもよい。
○上記第２実施形態では、可変抵抗Ｒｖは、工場出荷時の検査工程で有機エレクトロルミネッセンス表示装置１０の特性に合わせて個別に抵抗値を固定するようにした。これを、例えば可変抵抗Ｒｖを抵抗素子とアナログスイッチとで構成し、抵抗値調整の機能がＩＣチップに書き込まれたプログラムによってアナログスイッチを選択し、可変抵抗Ｒｖの抵抗値を表示画像に応じてリアルタイムに可変させてもよい。
【０１３０】
○上記第３実施形態では、それぞれ異なる利得係数βを持つ第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃと第５〜第７のスイッチングトランジスタＱｓｄａ，Ｑｓｄｂ，Ｑｓｄｃを３種類用いて、それらを選択的にオン状態にすることにより非線形特性の傾きを変化させた。これを、第５〜第７のスイッチングトランジスタＱｓｄａ，Ｑｓｄｂ，Ｑｓｄｃのうち２種類以上を組み合わせてオン状態にして、非線形特性の傾きを変化させてもよい。
【０１３１】
○上記第３実施形態では、それぞれ異なる利得係数βを持つ第５〜第７の駆動トランジスタＱｄａ，Ｑｄｂ，Ｑｄｃと第５〜第７のスイッチングトランジスタＱｓｄａ，Ｑｓｄｂ，Ｑｓｄｃを３種類用いて、非線形特性の傾きを変化させた。これを、２種類又は４種類以上の利得係数βを持つ駆動トランジスタとそれに対応するスイッチングトランジスタを用いて、それらを選択的にオン状態にすることにより非線形特性の傾きを変化させてもよい。また、これら２種類又は３種類以上のスイッチングトランジスタのうち２種類以上を組み合わせてオン状態にして、非線形特性の傾きを変化させてもよい。さらに、同じ利得係数βを持つ２つ以上の駆動トランジスタとそれに対応するスイッチングトランジスタのうち２つ以上を組み合わせてオン状態にして、非線形特性の傾きを変化させても良い。また、これらのスイッチングトランジスタを選択的にオンする機能がＩＣチップに書き込まれたプログラムによって各スイッチングトランジスタを表示画像に応じてリアルタイム
に選択して、非線形特性の傾きを変化させてもよい。
【０１３２】
○上記実施形態では、第１の変換トランジスタＱｃ１と第１の駆動トランジスタＱｄ１の利得係数βの比を１／√Ｋ：１とすることで、デジタル・アナログ変換回路部２５の出力の傾きＫを設定した。これを第１の変換トランジスタＱｃ１と第１の駆動トランジスタＱｄ１の利得係数βの比を１：１とし、第２の基準電流生成トランジスタＱｒ２と第３の基準電流生成トランジスタＱｒ３の利得係数βの比を１／Ｋ：１とすることで、デジタル・アナログ変換回路部２５の出力の傾きＫを設定してもよい。また、第１の変換トランジスタＱｃ１と第１の駆動トランジスタＱｄ１の利得係数βの比を１：１とし、第２の基準電流生成トランジスタＱｒ２と第３の基準電流生成トランジスタＱｒ３の利得係数βの比を１：Ｋとすることで、デジタル・アナログ変換回路部２５の出力の傾きＫを設定してもよい。
【０１３３】
○上記実施形態では、有機エレクトロルミネッセンス表示装置１０に適用して好適な結果を得たが、有機エレクトロルミネッセンス表示装置以外に音声圧縮装置に用いる非線形のデジタル・アナログ変換回路に適用してもよい。
【０１３４】
○上記実施形態では、４ビットの画像デジタルデータＤ（Ｄ１〜Ｄ４）をアナログ電流に変換するデジタル・アナログ変換回路部２５に適用したが、これを３ビット以下、あるいは５ビット以上の画像デジタルデータＤをアナログ電流に変換するデジタル・アナログ変換回路部２５に適用してもよい。
【０１３５】
○上記実施形態では、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４は、それぞれ異なる利得係数βを持つトランジスタであった。これを、同じ利得係数βを持つトランジスタを複数個並列接続し、その並列接続する個数を変えることにより、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４をそれぞれ等価的に異なる利得係数βにしてもよい。これにより、デジタル・アナログ変換回路部２５は、少ない回路素子数でしかも簡単な回路構成によって線形特性を持つアナログ電流出力を精度良く得ることができる。
【０１３６】
○上記実施形態では、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４は、それぞれ異なる利得係数βを持つトランジスタであった。これを、同じ利得係数βを持つトランジスタを複数個直列接続し、その直列接続する個数を変えることにより、第１〜第４の駆動トランジスタＱｄ１〜Ｑｄ４をそれぞれ等価的に異なる利得係数βにしてもよい。これにより、デジタル・アナログ変換回路部２５は、少ない回路素子数でしかも簡単な回路構成によって線形特性を持つアナログ電流出力を精度良く得ることができる。
【０１３７】
○上記実施形態では、画素回路２０に具体化して好適な効果を得たが、有機ＥＬ素子ＯＬＥＤ以外の例えばＬＥＤやＦＥＤ等の発光素子のような電流駆動素子を駆動する単位回路に具体化してもよい。ＲＡＭ等（特にＭＲＡＭ）の記憶装置に具体化してもよい。
【０１３８】
○上記実施形態では、電流駆動素子として有機ＥＬ素子ＯＬＥＤについて具体化したが、無機エレクトロルミネッセンス素子に具体化してもよい。つまり、無機エレクトロルミネッセンス素子からなる無機エレクトロルミネッセンス表示装置に応用しても良い。
【０１３９】
○上記実施形態では、有機ＥＬ素子を用いた場合を例に説明したが、本発明はこれに限定されるものではなく、液晶素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）やＳＥＤ（Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）等にも適用可能である。
【図面の簡単な説明】
【０１４０】
【図１】第１実施形態の有機エレクトロルミネッセンス表示装置の電気的構成を示すブロック回路図。
【図２】同じく、表示パネル部の回路構成を示すブロック回路図。
【図３】同じく、画素回路の回路図。
【図４】同じく、画素回路の動作を示すタイミングチャート。
【図５】同じく、デジタル・アナログ変換回路部の構成を示すブロック回路図。
【図６】同じく、デジタル・アナログ変換回路部の動作を示すタイミングチャート。
【図７】同じく、デジタル・アナログ変換回路部の第１の変換期間における構成を示すブロック回路図。
【図８】同じく、デジタル・アナログ変換回路部の第２の変換期間における構成を示すブロック回路図。
【図９】同じく、画像デジタルデータと出力電流の関係を説明するためのグラフ。
【図１０】第２実施形態のデジタル・アナログ変換回路部の構成を示すブロック回路図。
【図１１】同じく、デジタル・アナログ変換回路部の第１の変換期間における構成を示すブロック回路図。
【図１２】同じく、デジタル・アナログ変換回路部の第２の変換期間における構成を示すブロック回路図。
【図１３】第３実施形態のデジタル・アナログ変換回路部の構成を示すブロック回路図。
【図１４】同じく、デジタル・アナログ変換回路部の第２の変換期間における構成を示すブロック回路図。
【図１５】第４実施形態を説明するためのモバイル型パーソナルコンピュータの構成を示す斜視図。
【符号の説明】
【０１４１】
Ｃｈ，Ｃｏ…保持キャパシタ、Ｘｍ…データ線、Ｙｎ…走査線、Ｙ１１〜Ｙｎ１…第１の副走査線、Ｙ１２〜Ｙｎ２…第２の副走査線、ＳＣ１〜ＳＣｎ…走査信号、ＳＣ１１〜ＳＣｎ１…第１の副走査信号、ＳＣ１２〜ＳＣｎ２…第２の副走査信号、ＯＬＥＤ…有機ＥＬ素子、Ｑｓｗ１〜Ｑｓｗ３…第１〜第３のスイッチングトランジスタ、Ｑｄ１〜Ｑｄ４，Ｑｄａ，Ｑｄｂ，Ｑｄｃ…第１〜第７の駆動トランジスタ、Ｑｓｄ１〜Ｑｓｄ４，Ｑｓｄａ，Ｑｓｄｂ，Ｑｓｄｃ…第１〜第７のスイッチングトランジスタ、Ｑｓ１１〜Ｑｓ１５…第１〜第５の保持選択トランジスタ、Ｑｓ２１〜Ｑｓ２３，Ｑｓ２ａ，Ｑｓ２ｂ，Ｑｓ２ｃ…第１〜第５の出力選択トランジスタ、Ｑｒ１〜Ｑｒ３…第１〜第３の基準電流生成トランジスタ、Ｒ１〜Ｒ５…固定抵抗、Ｒｖ…可変抵抗、Ｓ１〜Ｓ３…第１〜第３の選択信号、Ｔｃ１…第１の変換期間、Ｔｃ２…第２の変換期間、Ｔｄ…充電期間、１０…有機エレクトロルミネッセンス表示装置、１１…制御回路、１２…表示パネル部、１３…走査線駆動回路、１４…データ線駆動回路、２０…画素回路、２５…デジタル・アナログ変換回路部、２６…第１の制御回路部、２７…第１の選択回路部、２８…電流加算回路、２９…第２の選択回路部、３０…第２の制御回路部、３１…調整回路、３２…調整回路、１００…モバイル型パーソナルコンピュータ。
【図１】
2005140982.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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