(57)【要約】【課題】半導体装置において、メモリセルのデータパターンの簡易化による歩留まり向上、メモリセル領域の縮小によるチップサイズ縮小を図る。【解決手段】ビット線とワード線とに接続されたメモリセルがマトリックス状に配置されたメモリアレイにおいて、複数のビット線のそれぞれに接続された、ビット線方向に読み出したデータの極性を反転する回路と、ワード線方向に、ワード線方向のデータを反転させるかどうかの情報を記憶するビットを有し、データ反転情報ビットが所定の情報を示すときに、ワード線方向に読み出したデータを反転する回路と、ワード線方向に選択されたデータパターンが同じである複数のワード線のワード線アドレスに関し、物理的に同一のワード線を選択するデコーダ回路とを備えている。【選択図】図７
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【特許請求の範囲】
【請求項１】
ビット線とワード線とに接続されたメモリセルがマトリックス状に配置されたメモリアレイにおいて、複数の前記ビット線のそれぞれに接続された、前記ビット線方向に読み出されたデータの極性を反転する回路を備えていることを特徴とする半導体メモリ装置。
【請求項２】
複数の前記メモリセルのそれぞれはトランジスタを含み、前記トランジスタのソースまたはドレインのコンタクトが非接続状態である前記メモリセルの個数が、前記トランジスタのソースまたはドレインのコンタクトが接続状態である前記メモリセルの個数より多いことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
複数の前記メモリセルのそれぞれはしきい値可変型トランジスタを含み、前記しきい値可変型トランジスタのしきい値が高い状態であるメモリセルの個数が、前記しきい値可変型トランジスタのしきい値が低い状態であるメモリセルの個数より多いことを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記ワード線方向に、前記ワード線方向のデータを反転させるかどうかの情報を記憶するビットを有し、前記データ反転情報ビットが所定の情報を示すときに、前記ワード線方向に読み出したデータを反転する回路を備えていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項５】
複数の前記メモリセルのそれぞれはトランジスタを含み、前記トランジスタのソースまたはドレインのコンタクトが非接続状態である前記メモリセルの個数が、前記トランジスタのソースまたはドレインのコンタクトが接続状態である前記メモリセルの個数より多いことを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
複数の前記メモリセルのそれぞれはトランジスタを含み、前記トランジスタのソースまたはドレインのコンタクトが非接続状態である前記メモリセルの個数が最小となるように設定されていることを特徴とする請求項４記載の半導体メモリ装置。
【請求項７】
ビット線とワード線とに接続されたメモリセルがマトリックス状に配置されたメモリアレイにおいて、ワード線方向に選択されたデータパターンが同じである複数の前記ワード線のワード線アドレスに関し、物理的に同一のワード線を選択するデコーダ回路を備えていることを特徴とする半導体メモリ装置。
【請求項８】
複数の前記ビット線のそれぞれに接続された、前記ビット線方向に読み出されたデータの極性を反転する回路と、前記ワード線方向に、前記ワード線方向のデータを反転させるかどうかの情報を記憶するビットを有し、前記データ反転情報ビットが所定の情報を示すときに、前記ワード線方向に読み出したデータを反転する回路とをさらに備えていることを特徴とする請求項７記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置の特にROMやEEPROMやフラッシュメモリのセル構成に関するものである。
【背景技術】
【０００２】
従来のPROMの構成について説明する。従来、図８に示すようにデータを書き込む際、データ０が半分以上であった場合にデータを反転して書き込み、データを反転して書き込んだという情報をモニタビットに書き込む構成のものが開示されている（例えば、特許文献１）。
【０００３】
このように構成することにより、読み出し時の動作電流の低減が可能となる。
【特許文献１】特開平６−２６７２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このような従来のPROMの構成では、モニタビット読み出し後に、読み出しデータの反転を行うため、データ決定に時間がかかるという課題があった。また、ワード線方向にデータ反転は可能であるが、従来の回路方式ではビット線方向にデータ反転を行うことができないという課題があった。
【０００５】
本発明は上記課題を解決するものであり、メモリセルのデータパターンの簡易化による歩留まり向上、メモリセル領域の縮小によるチップサイズ縮小を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の半導体メモリ装置は、ビット線とワード線とに接続されたメモリセルがマトリックス状に配置されたメモリアレイにおいて、複数の前記ビット線のそれぞれに接続された、前記ビット線方向に読み出されたデータの極性を反転する回路を備えている。
【０００７】
また、本発明の第１の半導体メモリ装置において、複数の前記メモリセルのそれぞれはトランジスタを含み、前記トランジスタのソースまたはドレインのコンタクトが非接続状態である前記メモリセルの個数が、前記トランジスタのソースまたはドレインのコンタクトが接続状態である前記メモリセルの個数より多いことが好ましい。
【０００８】
また、本発明の第１の半導体メモリ装置において、複数の前記メモリセルのそれぞれはしきい値可変型トランジスタを含み、前記しきい値可変型トランジスタのしきい値が高い状態であるメモリセルの個数が、前記しきい値可変型トランジスタのしきい値が低い状態であるメモリセルの個数より多いことが好ましい。また、本発明の第１の半導体メモリ装置において、前記ワード線方向に、前記ワード線方向のデータを反転させるかどうかの情報を記憶するビットを有し、前記データ反転情報ビットが所定の情報を示すときに、前記ワード線方向に読み出したデータを反転する回路を備えていることが好ましい。
【０００９】
また、本発明の第１の半導体メモリ装置において、複数の前記メモリセルのそれぞれはトランジスタを含み、前記トランジスタのソースまたはドレインのコンタクトが非接続状態である前記メモリセルの個数が、前記トランジスタのソースまたはドレインのコンタクトが接続状態である前記メモリセルの個数より多いことが好ましい。
【００１０】
また、本発明の第１の半導体メモリ装置において、複数の前記メモリセルのそれぞれはトランジスタを含み、前記トランジスタのソースまたはドレインのコンタクトが非接続状態である前記メモリセルの個数が最小となるように設定されていることが好ましい。
【００１１】
また、本発明の第２の半導体メモリ装置は、ビット線とワード線とに接続されたメモリセルがマトリックス状に配置されたメモリアレイにおいて、ワード線方向に選択されたデータパターンが同じである複数の前記ワード線のワード線アドレスに関し、物理的に同一のワード線を選択するデコーダ回路を備えている。
【００１２】
また、本発明の第２の半導体メモリ装置において、複数の前記ビット線のそれぞれに接続された、前記ビット線方向に読み出されたデータの極性を反転する回路と、前記ワード線方向に、前記ワード線方向のデータを反転させるかどうかの情報を記憶するビットを有し、前記データ反転情報ビットが所定の情報を示すときに、前記ワード線方向に読み出したデータを反転する回路とをさらに備えていることが好ましい。
【発明の効果】
【００１３】
本発明の構成の半導体メモリ装置によれば、ビット線方向に読み出しデータの極性を反転する回路を有した構成、また、同じデータパターンのアドレスをデコーダで同一アドレスを選択するように圧縮する回路を有した構成とすることにより、メモリセルのデータパターンの簡易化による歩留まり向上、メモリセル領域の縮小によるチップサイズ縮小が可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１５】
（実施形態１）
本発明の実施形態１について、図面を用いて説明する。図１、２が、実施形態１の構成図である。
【００１６】
実施形態１の構成について図１、２を参照しながら簡単に説明する。ビット線とワード線とに接続されたメモリセルがマトリックス状に配置されたメモリアレイが構成され、BL0〜BL3はビット線、WL0〜WL3はワード線である。なお、図面には示されていないが、このビット線にはメモリセルからビット線に読み出されたデータを増幅決定するセンスアンプが接続されており、このデータをデータ線DL0〜DL3に出力するときに、その論理レベルをそのまま出力するか論理レベルを反転するかを選択するデータ反転選択回路が接続されている。このデータ反転選択回路は、それぞれのビット線にデータ反転選択回路０〜３として接続された構成である。
【００１７】
メモリセルについては、ここでは、コンタクトROMの一例として、トランジスタのソース側のコンタクトの有無でデータの１/０を判定するメモリセルを示している。この場合ソース側ノードは接地電圧VSSに接続した構成である。ここではコンタクトが存在し、トランジスタがオンする状態であるときのデータを１データとしている。
【００１８】
本実施形態では、ビット線にデータ反転選択回路を設けたことが特徴であり、メモリセルの構成は、コンタクトROMに限定したものではなく、その他、注入ROM、PROM、EEPROM、フラッシュメモリにも適用できる。また、DRAM、FeRAM、シングルエンド型SRAM等の構成も可能である。
【００１９】
また、センスアンプについては、ROM、EEPROM、フラッシュメモリ等では、一般に電位レベル判定型、電流レベル判定型の構成のアンプが用いられ、DRAM等では、ビット線増幅型の差動アンプが用いられることが多い。
【００２０】
また、メモリアレイの構成はここでは、４ビット線、４ワード線の１６ビットのメモリセルが存在するメモリアレイを示しているが、実際には仕様に適した構成とするものである。また、ワード線WL0〜WL3は、アドレス０〜３に対応して選択されるものである。
【００２１】
図１は、データ反転選択回路０〜３でのデータを反転しない場合のメモリセルの設定データを示している。全体で１６ビットのデータに対して、１１ビットの１データ、５ビットの０データの構成である。この構成では、１データが多い構成となっている。例えばコンタクトROMの場合、トランジスタのソースとドレインが短絡しやすい製造工程であれば１データを多くする方が歩留まりは向上する。
【００２２】
これに対して、図２では、データ反転選択回路０〜３のうちデータ反転選択回路０、２、３でデータの反転を行う構成とし、それにともなってメモリセルのデータの設定を図１の場合の反対の設定としている。全体で１６ビットのデータに対して、３ビットの１データ、１３ビットの０データの構成である。この構成では、０データが多い構成となっている。例えば、コンタクトのオープン不良の方が発生しやすい製造工程であれば、図２の本構成の方が歩留まりが向上する。また、本構成のように０データが多い構成の方がトランジスタに電流が流れる数が少ないため、低消費電力となる。
【００２３】
本実施形態の特徴は、製造プロセスに適した構成のデータ設定とすることにより、製品の歩留まりを向上させるものである。
【００２４】
従来例と比較すると、従来例では、選択ワード線方向にモニタビットを設けた構成であるため、余分なメモリセルが必要であることと、そのモニタビットのデータ読み出し後に、読み出しデータの反転を行うため、データ決定に時間がかかるという課題があることに対して、本発明では、ビット線方向にデータ反転選択回路を設けることにより、余分なモニタビットを必要とせず、製造工程に適したデータパターンを選択することが可能であるという効果がある。
【００２５】
（実施形態２）
本発明の実施形態２について、図面を用いて説明する。図３、４が、実施形態２の構成図である。
【００２６】
本実施形態は、上記第１の実施形態に対して、さらに、ワード線方向にワード線方向のデータを反転させるかどうかの情報を記憶するビットを設けた構成である。データ反転選択回路０〜３の詳細は図面には示していないが、ビット線単位でデータを反転する機能と、ワード線方向のデータを反転させるかどうかの情報を記憶するビットからの読み出しデータをデータ反転情報ラッチ回路の情報でさらにデータを反転する機能を有した回路構成である。
【００２７】
この構成により、ビット線方向とワード線方向の両方向にデータ反転設定を可能となる。このため、実施形態１よりもデータ設定の割合などの自由度を向上させることができるものである。
【００２８】
図３は、ビット線方向のデータ反転も、ワード線方向のデータ反転も使用しないデータ設定である。本体メモリセルとして、４ビット線、８ワード線の３２ビットのデータと、ワード線方向のデータを反転させるかどうかの情報を記憶する８ビットの計４０ビットから構成され、１３ビットの１データと２７ビットの０データが設定された構成である。
【００２９】
図４は、ワード方向のデータ反転を行うデータ設定である。具体的には、ワード線WL1、WL3についてデータ反転を行っている。選択ワード線方向に設けたビットのデータをデータ反転情報ラッチ回路に入力し、それぞれのビット線に接続されたデータ反転選択回路でデータを反転するものである。図４では、１１ビットの１データと２９ビットの０データが設定された構成で、図３に比べて、１データの設定ビットの数が少ない。
【００３０】
本実施形態においても、製造工程に適したデータパターンを選択することが可能で、歩留まりを向上させることが可能である。
【００３１】
（実施形態３）
本発明の実施形態３について、図面を用いて説明する。図５が、実施形態３の構成図である。
【００３２】
本実施形態は、上記第２の実施形態と構成は同じであって、ビット線方向にデータ反転が可能であるとともに、ワード線方向にワード線方向のデータを反転させるかどうかの情報を記憶するビットを設けた構成である。データ反転選択回路０〜３では、ビット線単位でデータを反転する機能と、ワード線方向のデータを反転させるかどうかの情報を記憶するビットからの読み出しデータをデータ反転情報ラッチ回路の情報でさらにデータを反転する機能を有した回路構成である。
【００３３】
この構成により、ビット線方向とワード線方向の両方向にデータ反転設定を可能となる。この特徴を活かし、実施形態２の図４に対して、ビット線BL1のデータを反転させることによって、計４０ビットのうちから、７ビットの１データと３３ビットの０データが設定された構成である。
【００３４】
本実施形態の特徴は、実施形態２よりもさらに、１データをビット数を少なく設定したもので、例えば、コンタクトのオープン不良の方が発生しやすい製造工程であれば、歩留まりが向上する。また、本構成のように０データが多い構成の方がトランジスタに電流が流れる数が少ないため、低消費電力となるという効果がある。
【００３５】
本実施形態において、０または１のデータの個数をできるだけ少なく設定するように、ワード線方向とビット線方向のデータ反転設定を行うことが歩留まりや電流などの特性向上のポイントとなる。
【００３６】
（実施形態４）
本発明の実施形態４について、図面を用いて説明する。図６が、実施形態４の構成図である。
【００３７】
本実施形態は、ワード線で選択される複数のビットのデータパターンが同じワード線については、同じ１つのワード線で選択されるビットデータが選択される回路構成としている。
【００３８】
具体的には、ワード線WL0とWL3のデータパターンが同じであるため、ワード線WL３のアドレス（アドレス３）が選択されたときに、ワード線WL0が選択されるように設定するようにしている。具体的な回路図は示していないが、ワード線を選択するデコーダの論理回路により、アドレス０とアドレス３のどちらが選択されても、物理的にワード線WL0のデータを選択するように構成している。
【００３９】
この構成により、実際にはワード線WL3のビットは不要となり、使用する必要がなくなる。よって、この不要メモリセルにコンタクトのオープン等の物理的不良が発生を起こしてもメモリ全体としては不良とはならないため、歩留まりの向上が得られる。また、必要に応じて、不要メモリセル部のメモリセルを物理的に削除できるため、レイアウト面積を小さくすることが可能であるという効果もある。
【００４０】
さらに、この実施形態では、実施形態１と同様のビット線ごとにデータ反転選択回路を設け、データパターンの少ない方の数を設定することが可能な構成とすることができる。
【００４１】
（実施形態５）
本発明の実施形態５について、図面を用いて説明する。図７が、実施形態５の構成図である。
【００４２】
本実施形態も実施形態４と同様に、ワード線で選択される複数のビットのデータパターンが同じワード線については、同じ１つのワード線で選択されるビットデータが選択される回路構成としている。
【００４３】
具体的には、ワード線WL0とWL5、WL1とWL3、WL2とWL4とWL7のそれぞれのデータパターンが同じであるため、それぞれをワード線選択デコーダでそれぞれ共通のWL0、WL1、WL2を選択するように構成している。
【００４４】
これにより８本のワード線が４本のワード線に相当するメモリセルのみが必要となり、メモリセルの数を１/２にすることが可能となる。この構成により、この不要メモリセルにコンタクトのオープン等の物理的不良が発生を起こしてもメモリ全体としては不良とはならないため、歩留まりの向上が得られる。また、必要に応じて、不要メモリセル部のメモリセルを物理的にワード線WL3、WL4、WL5、WL7を削除し本実施形態では１/２にレイアウト面積を小さくすることが可能であるという効果もある。
【００４５】
さらに、この実施形態では、実施形態３と同様にビット線ごとにデータ反転選択回路とワード線ごとのデータ反転情報を設け、データパターンの少ない方の数を設定することが可能な構成としている。
【００４６】
実際には２０ビット中４ビットの１データと１６ビットの０データが設定された構成となり、実施形態３に比べても１データの数を少なく設定され、コンタクトのオープン不良の方が発生しやすい製造工程であれば、歩留まりが向上するという効果がある。
【産業上の利用可能性】
【００４７】
本発明に係る半導体メモリ装置は、メモリセルのデータパターンの簡易化による歩留まり向上、メモリセル領域の縮小によるチップサイズ縮小という効果を有し、特にROMやEEPROMやフラッシュメモリのセル構成において有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態に係る半導体メモリ装置の構成図
【図２】本発明の第１の実施形態に係る半導体メモリ装置の構成図
【図３】本発明の第２の実施形態に係る半導体メモリ装置の構成図
【図４】本発明の第２の実施形態に係る半導体メモリ装置の構成図
【図５】本発明の第３の実施形態に係る半導体メモリ装置の構成図
【図６】本発明の第４の実施形態に係る半導体メモリ装置の構成図
【図７】本発明の第５の実施形態に係る半導体メモリ装置の構成図
【図８】従来の半導体メモリ装置の構成図
【符号の説明】
【００４９】
BL0〜BL3、BLX  ビット線
WL0〜WL3  ワード線
DL0〜DL3、DLX  データ線
VSS  接地電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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