(57)【要約】【課題】蓄積する素電荷を１つずつ正確に制御でき、１つの素電荷で１つの情報を表すことで多値化が図れるとともに、蓄積や消去に要する時間を短縮できるようにする。【解決手段】単電子箱３と電極ＥＲとの間に接続された制御用ＦＥＴで、チャネルをスイッチングして電極ＥＲと単電子箱３との間で電荷調整電圧に応じた電荷量を移動させることにより単電子箱３内の電荷量を調整し、単電子箱３に容量接合されたチャネルを有する検出用ＦＥＴ２で、単電子箱３に蓄積されている電荷量に応じた検出電流をチャネルに流す。【選択図】  図１
2005175224.tif 000002
【特許請求の範囲】
【請求項１】
電荷を蓄積する導体からなる単電子箱と、
この単電子箱に対する電荷の出し入れを制御する制御用ＦＥＴと、
前記単電子箱に蓄積されている電荷量に応じた検出電流を出力する検出用ＦＥＴとを備えることを特徴とする電界型単電子箱多値メモリ回路。
【請求項２】
電荷を蓄積する導体からなる単電子箱と、
任意の電荷調整電圧が印加されるエレクトロンリザーバ電極と、
前記単電子箱と前記エレクトロンリザーバ電極との間に接続されたチャネルを有し、このチャネルをスイッチングして前記エレクトロンリザーバ電極と前記単電子箱との間で前記電荷調整電圧に応じた量の電荷を移動させることにより前記単電子箱内の電荷量を調整する制御用ＦＥＴと、
前記単電子箱に容量接合されたチャネルを有し、前記単電子箱に蓄積されている電荷量に応じた検出電流を前記チャネルに流す検出用ＦＥＴとを備えることを特徴とする電界型単電子箱多値メモリ回路。
【請求項３】
請求項１または２に記載の電界型単電子箱多値メモリ回路において、
前記検出用ＦＥＴは、前記単電子箱と容量接合された単電子島を有する単電子トランジスタからなることを特徴とする電界型単電子箱多値メモリ回路。
【請求項４】
電荷を蓄積する導体からなる第１の単電子箱と、
電荷を蓄積する導体からなる第２の単電子箱と、
任意の電荷調整電圧が印加されるエレクトロンリザーバ電極と、
前記第１の単電子箱と前記エレクトロンリザーバ電極との間に接続されたチャネルを有し、前記チャネルをスイッチングして前記エレクトロンリザーバ電極と前記第１の単電子箱との間で前記電荷調整電圧に応じた量の電荷を移動させることにより前記第１の単電子箱内の電荷量を調整する第１の制御用ＦＥＴと、
前記第１の単電子箱と前記第２の単電子箱との間に接続されたチャネルを有し、前記チャネルをスイッチングして前記第１の単電子箱と前記第２の単電子箱との間で電荷を移動させることにより前記第２の単電子箱内の電荷量を調整する第２の制御用ＦＥＴと、
前記第２の単電子箱に容量接合されたチャネルを有し、前記第２の単電子箱に蓄積されている電荷量に応じた検出電流を前記チャネルに流す検出用ＦＥＴとを備えることを特徴とする電界型単電子箱多値メモリ回路。
【請求項５】
請求項４に記載の電界型単電子箱多値メモリ回路において、
前記検出用ＦＥＴは、前記第２の単電子箱と容量接合された単電子島を有する単電子トランジスタからなることを特徴とする電界型単電子箱多値メモリ回路。
【請求項６】
請求項１〜３のいずれかに記載の電界型単電子箱多値メモリ回路を制御する制御方法であって、
前記制御用ＦＥＴをオフ状態からオン状態に制御することにより、前記エレクトロンリザーバ電極と前記単電子箱との間で電荷を移動させる第１のステップを備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。
【請求項７】
請求項６に記載の電界型単電子箱多値メモリ回路の制御方法において、
前記単電子箱に蓄積されている電荷量が示す第１の情報を第２の情報へ変更する際は、前記第１のステップで、前記第１の情報と前記第２の情報の差分に相当する電荷を、前記前記エレクトロンリザーバ電極と前記第１の単電子箱との間で移動させることを特徴とする電界型単電子箱多値メモリ回路の制御方法。
【請求項８】
請求項６に記載の電界型単電子箱多値メモリ回路の制御方法において、
前記単電子箱に蓄積されている電荷量を変更した際、前記検出用ＦＥＴから前記単電子箱に蓄積されている電荷量に応じたベリファイ用の検出電流を出力する第２のステップをさらに備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。
【請求項９】
請求項４または５に記載の電界型単電子箱多値メモリ回路を制御する制御方法であって、
前記第２の制御用ＦＥＴをオフ状態に制御し、前記第１の制御用ＦＥＴをオフ状態からオン状態に制御することにより、前記エレクトロンリザーバ電極から前記第１の単電子箱へ電荷を移動させる第１のステップと、
前記第１の制御用ＦＥＴを前記オン状態からオフ状態へ制御した後、前記第２の制御用ＦＥＴをオン状態に制御することにより、前記第１の単電子箱から前記第２の単電子箱へ電荷を移動させる第２のステップとを備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。
【請求項１０】
請求項９に記載の電界型単電子箱多値メモリ回路の制御方法において、
前記第２の単電子箱に蓄積されている電荷量が示す第１の情報を第２の情報へ変更する際は、前記第１のステップで、前記第１の情報と前記第２の情報の差分に相当する電荷を、前記エレクトロンリザーバ電極から前記第１の単電子箱へ移動させることを特徴とする電界型単電子箱多値メモリ回路の制御方法。
【請求項１１】
請求項４または５に記載の電界型単電子箱多値メモリ回路を制御する制御方法であって、
前記第１の制御用ＦＥＴをオフ状態に制御し、前記第２の制御用ＦＥＴをオフ状態からオン状態に制御することにより、前記第２の単電子箱から前記第１の単電子箱へ電荷を移動させる第１のステップと、
前記第２の制御用ＦＥＴを前記オン状態からオフ状態へ制御した後、前記第１の制御用ＦＥＴをオン状態に制御することにより、前記第１の単電子箱から前記エレクトロンリザーバ電極へ電荷を移動させる第２のステップとを備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。
【請求項１２】
請求項１１に記載の電界型単電子箱多値メモリ回路の制御方法において、
前記第２の単電子箱に蓄積されている電荷量が示す第１の情報を第２の情報へ変更する際は、前記第１のステップで、前記第１の情報と前記第２の情報の差分に相当する電荷を、前記第２の単電子箱から前記第１の単電子箱へ移動させることを特徴とする電界型単電子箱多値メモリ回路の制御方法。
【請求項１３】
請求項４または５記載の電界型単電子箱多値メモリ回路を制御する制御方法であって、
前記第１の制御用ＦＥＴと前記第２の制御用ＦＥＴとを同時にオン状態に制御することにより、前記エレクトロンリザーバ電極と前記第２の単電子箱との間で電荷を移動させるステップを備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。
【請求項１４】
請求項９〜１３のいずれかに記載の電界型単電子箱多値メモリ回路の制御方法において、
前記第２の単電子箱に蓄積されている電荷量を変更した際、前記検出用ＦＥＴから前記第２の単電子箱に蓄積されている電荷量に応じたベリファイ用の検出電流を出力する第３のステップをさらに備えることを特徴とする電界型単電子箱多値メモリ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子または正孔からなる素電荷を用いて動作制御する半導体回路技術に関し、特に複数の素電荷を用いて多値を記憶する技術に関する。
【背景技術】
【０００２】
近年、高度情報化社会の発展に伴い、通信機器や情報処理装置で用いられる半導体回路では、さらなる高集積化および低消費電力化が求められている。このような相反する課題を解決する技術として、１つの電子または正孔からなる素電荷を用いて動作制御する半導体集積回路、いわゆる単電子デバイス／単正孔デバイス（以下、これらを代表して単電子デバイスという）が研究されつつあり、この種の単電子デバイスの１つとして、素電荷１つを情報として記憶する単電子メモリ回路がある。
【０００３】
一般に、メモリ回路は、情報となる電子を蓄積するセルと、電子を読み出す素子群からなる。メモリ回路の大容量化のために、セルや他の素子群を小さくし、素子密度を上げることが行われる。このとき、セルサイズを小さくすると蓄積する電子の数が減少する。しかし、セル同士で蓄積される電子数のバラつきがあると、電子数の減少とともに相対的にバラつきが大きくなって誤動作に繋がるので、セルに蓄積する電子数を減らすことができない。そのため、セルサイズを単純に小さくすることが困難となり、蓄積電子数が減らないような構造や材料の工夫が必要となり、メモリ回路の大容量化を困難にさせている。また、大容量化により素子密度も上昇するがメモリに蓄積される電子数の減少は相対的に小さいので・消費電力の増加にも繋がるという問題がある。
【０００４】
メモリ回路の大容量化については、１つのセルに多くの情報を蓄える多値化によっても実現できる。図３５に、従来の多値メモリ回路の構成例を示す。図３５（ａ）に示すように、この多値メモリ回路は、コントロールゲート電極ＣＧ、ソース電極Ｓ、およびドレイン電極Ｄからなる電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）のゲート酸化膜中に電子が蓄積されるフローティングゲートＦＧを有する構造である。
この多値メモリ回路では、図３５（ｂ）に示すように、ソース電極Ｓからドレイン電極Ｄに電子を高電界で流し、高いエネルギーを持たせることで、電子はフローティングゲートＦＧに蓄積するものとなっている。この結果、ＦＥＴの電気特性が蓄積電子数に応じて変化するので、その電気特性をフローティングゲートＦＧに蓄積された情報として読み出すことができる。
【０００５】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【非特許文献１】F.Masuoka etc., "A New Flash E2PROM Cell using triple polysilicon technology",December 9-12,1984,International Electron Devices Meeting Vol.17,84CH2099-0,IEEE,pp464-467
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このような従来技術（図３５参照）では、フローティングゲートＦＧに蓄積する電子数をコントロールすることで、多値化が可能となる。多値記憶技術のポイントは、しきい値のバラつきをある程度許容しながら正しい値を記録／読み出しできるようなメモリセルの精度を実現することである。
ここで、バラつきを許容するには、メモリ回路の電源電圧を上げて、メモリ回路の動作範囲を大きくするのが最も簡単な解決法であるが、これではメモリ回路を駆動するための消費電力が増大してしまうという問題がある。また、電子が蓄積されるフローティングゲートＦＧのサイズ縮小によってバラつきの許容範囲は狭くなるという問題を生じる。
【０００７】
また、フローティングゲートＦＧに蓄積された電子を消去する場合、図３５（ｃ）に示すように、ソース電極Ｓとコントロールゲート電極ＣＧの間に高電界を加え、ファウラーノルトハイムのトンネルによって、電子を引き出すことになる。
この際、蓄積する時も同様であるが、電子はフローティングゲートＦＧとＭＯＳ電極に挟まれた絶縁膜層をトンネルすることになるので、絶縁膜の寿命を短くしてメモリデバイスとしての信頼性と寿命に問題を引き起こす。また、蓄積、消去に要する時間も数マイクロ秒から数秒と長く、高速動作できないという問題がある。
【０００８】
多値メモリ回路の大容量化を実現するためには、主要素視の縮小化に伴い、さらなるセル内の電子数の正確なコントロールが必須であり、従来の多値メモリ回路では、両課題の解決は困難であった。そのため、電子数の誤差を補正するためにベリファイ動作が必要となり、電子の蓄積／消去後にその蓄積情報に誤りがないかどうかチェックする必要があり、誤りがあった場合には、あらためて蓄積／消去することになる。よって、それらに要する全体の時間が長くなるとともに、回路や書き込み消去プロセスが複雑になっていた。
以上のように、メモリ情報の多値化を行う場合は、電子数のコントロールを、より精密に行わなければならないだけでなく、電子の蓄積や消去に要する時間も長いという問題も生じる。
【０００９】
本発明はこのような課題を解決するためのものであり、蓄積する素電荷を１つずつ正確に制御でき、１つの素電荷で１つの情報を表すことで多値化が図れるとともに、蓄積や消去に要する時間を短縮できる電界型単電子箱多値メモリ回路およびその制御方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
このような目的を達成するために、本発明にかかる電界型単電子箱多値メモリ回路は、電荷を蓄積する導体からなる単電子箱と、この単電子箱に対する電荷の出し入れを制御する制御用ＦＥＴと、単電子箱に蓄積されている電荷量に応じた検出電流を出力する検出用ＦＥＴとを備えるものである。
【００１１】
また、本発明にかかる他の電界型単電子箱多値メモリ回路は、電荷を蓄積する導体からなる単電子箱と、任意の電荷調整電圧が印加されるエレクトロンリザーバ電極と、単電子箱とエレクトロンリザーバ電極との間に接続されたチャネルを有し、このチャネルをスイッチングしてエレクトロンリザーバ電極と単電子箱との間で電荷調整電圧に応じた量の電荷を移動させることにより単電子箱内の電荷量を調整する制御用ＦＥＴと、単電子箱に容量接合されたチャネルを有し、単電子箱に蓄積されている電荷量に応じた検出電流をチャネルに流す検出用ＦＥＴとを備えるものである。
【００１２】
これら電界型単電子箱多値メモリ回路において、検出用ＦＥＴとして、単電子箱と容量接合された単電子島を有する単電子トランジスタを用いてもよい。
【００１３】
また、本発明にかかる他の電界型単電子箱多値メモリ回路は、電荷を蓄積する導体からなる第１の単電子箱と、電荷を蓄積する導体からなる第２の単電子箱と、任意の電荷調整電圧が印加されるエレクトロンリザーバ電極と、第１の単電子箱とエレクトロンリザーバ電極との間に接続されたチャネルを有し、チャネルをスイッチングしてエレクトロンリザーバ電極と第１の単電子箱との間で電荷調整電圧に応じた量の電荷を移動させることにより第１の単電子箱内の電荷量を調整する第１の制御用ＦＥＴと、第１の単電子箱と第２の単電子箱との間に接続されたチャネルを有し、チャネルをスイッチングして第１の単電子箱と第２の単電子箱との間で電荷を移動させることにより第２の単電子箱内の電荷量を調整する第２の制御用ＦＥＴと、第２の単電子箱に容量接合されたチャネルを有し、第２の単電子箱に蓄積されている電荷量に応じた検出電流をチャネルに流す検出用ＦＥＴとを備えるものである。
【００１４】
この際、検出用ＦＥＴとして、第２の単電子箱と容量接合された単電子島を有する単電子トランジスタを用いてもよい。
【００１５】
また、本発明にかかる電界型単電子箱多値メモリ回路の制御方法は、制御用ＦＥＴをオフ状態からオン状態に制御することにより、エレクトロンリザーバ電極と単電子箱との間で電荷を移動させる第１のステップを備えるものである。
【００１６】
この場合、単電子箱に蓄積されている電荷量が示す第１の情報を第２の情報へ変更する際は、第１のステップで、第１の情報と第２の情報の差分に相当する電荷を、エレクトロンリザーバ電極と第１の単電子箱との間で移動させるようにしてもよい。
【００１７】
また、単電子箱に蓄積されている電荷量を変更した際、検出用ＦＥＴから単電子箱に蓄積されている電荷量に応じたベリファイ用の検出電流を出力する第２のステップをさらに備えてもよい。
【００１８】
また、本発明にかかる他の電界型単電子箱多値メモリ回路の制御方法は、第２の制御用ＦＥＴをオフ状態に制御し、第１の制御用ＦＥＴをオフ状態からオン状態に制御することにより、エレクトロンリザーバ電極から第１の単電子箱へ電荷を移動させる第１のステップと、第１の制御用ＦＥＴをオン状態からオフ状態へ制御した後、第２の制御用ＦＥＴをオン状態に制御することにより、第１の単電子箱から第２の単電子箱へ電荷を移動させる第２のステップとを備えるものである。
【００１９】
この場合、第２の単電子箱に蓄積されている電荷量が示す第１の情報を第２の情報へ変更する際は、第１のステップで、第１の情報と第２の情報の差分に相当する電荷を、エレクトロンリザーバ電極から第１の単電子箱へ移動させるようにしてもよい。
【００２０】
また、本発明にかかる他の電界型単電子箱多値メモリ回路制御方法は、第１の制御用ＦＥＴをオフ状態に制御し、第２の制御用ＦＥＴをオフ状態からオン状態に制御することにより、第２の単電子箱から第１の単電子箱へ電荷を移動させる第１のステップと、第２の制御用ＦＥＴをオン状態からオフ状態へ制御した後、第１の制御用ＦＥＴをオン状態に制御することにより、第１の単電子箱からエレクトロンリザーバ電極へ電荷を移動させる第２のステップとを備えるものである。
【００２１】
この場合、第２の単電子箱に蓄積されている電荷量が示す第１の情報を第２の情報へ変更する際は、第１のステップで、第１の情報と第２の情報の差分に相当する電荷を、第２の単電子箱から第１の単電子箱へ移動させるようにしてもよい。
【００２２】
また、本発明にかかる他の電界型単電子箱多値メモリ回路制御方法は、第１の制御用ＦＥＴと第２の制御用ＦＥＴとを同時にオン状態に制御することにより、エレクトロンリザーバ電極と第２の単電子箱との間で電荷を移動させるステップを備えるものである。
【００２３】
また、第２の単電子箱に蓄積されている電荷量を変更した際、検出用ＦＥＴから第２の単電子箱に蓄積されている電荷量に応じたベリファイ用の検出電流を出力する第３のステップをさらに備えてもよい。
【発明の効果】
【００２４】
本発明によれば、クーロンブロッケード効果を利用して単電子箱に蓄積する電荷量を１つずつ正確に制御できる。したがって、１つの素電荷で１つの情報を表すことで多値化を図ることができるとともに、蓄積や消去に要する時間を短縮でき、メモリ回路の高集積化および低消費電力化を実現できる。
【発明を実施するための最良の形態】
【００２５】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図１は本発明の第１の実施の形態にかかる電界型単電子箱多値メモリ回路の構成を示す回路図である。
以下では、素電荷として電子を用いる場合を例として説明する。
【００２６】
この電界型単電子箱多値メモリ回路は、単電子箱３、制御用電界効果トランジスタ（以下、制御用ＦＥＴという）１、および検出用電界効果トランジスタ（以下、検出用ＦＥＴという）２から構成されている。
単電子箱３は、１つ以上の電子を蓄積する導体である。制御用ＦＥＴ１は、単電子箱３とエレクトロンリザーバ電極ＥＲ（以下、電極ＥＲという）との間に接続されたチャネル１Ｃを有し、そのチャネル１Ｃがコントロールゲート電極ＣＧ（以下、電極ＣＧという）と容量接合されているＦＥＴである。検出用ＦＥＴ２は、ドレイン電極Ｄとソース電極Ｓに接続されたチャネル２Ｃを有し、そのチャネル２Ｃが単電子箱３と容量接合されているＦＥＴである。
【００２７】
本実施の形態では、電子を蓄積する導体からなる単電子箱３と、この単電子箱３と電極ＥＲとの間の電子の移動をチャネルにより制御する制御用ＦＥＴ１と、単電子箱３と容量接合された検出用ＦＥＴ２とを設け、電極ＥＲへ任意の電荷調整電圧を印加することにより、クーロンブロッケード効果を利用して単電子箱３内の電子の数を制御するとともに、制御用ＦＥＴ１のチャネル１Ｃのエネルギーバリアを調整して、電極ＥＲと単電子箱３との間における電子の移動を制御し、単電子箱３内の電子数を検出用ＦＥＴ２で検出するようにしたものである。
【００２８】
［デバイス構造］
次に、図２〜図４を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造について説明する。図２〜図４は、本実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、III−III断面図、およびIV−IV断面図である。
本実施の形態にかかる電界型単電子箱多値メモリ回路は、図２〜図４に示すようなデバイス構造をなしており、例えば次のようにして形成する。
【００２９】
まず、基板１０上に形成された絶縁層９上に半導体からなるＳＯＩ（Silicon On Insulator）層（図示せず）を形成し、このＳＯＩ層を用いて、細線チャネルからなる制御用ＦＥＴ１のチャネル１Ｃと、電極ＥＲ用導体パターンと、制御用ＦＥＴ１のチャネル１Ｃに繋がった単電子箱３用導体パターンと、細線チャネルからなる検出用ＦＥＴ２のチャネル２Ｃと、検出用ＦＥＴ２のドレイン電極Ｄ用導体パターンおよびソース電極Ｓ用導体パターンとを形成する。単電子箱３用導体パターン、検出用ＦＥＴ２のドレイン電極Ｄ用導体パターン、あるいはソース電極Ｓ用導体パターンについては、絶縁層９上に金属で形成してもよい。
【００３０】
その後、制御用ＦＥＴ１のチャネル１Ｃ上部に、絶縁層８を介して電極ＣＧ用導体パターンを形成する。この際、単電子箱３用導体パターンは、制御用ＦＥＴ１のチャネル１Ｃから検出用ＦＥＴ２のチャネル２Ｃの近傍まで形成されるが、図３のように検出用ＦＥＴ２のチャネル２Ｃをその上側から絶縁層８を介して囲むように形成してもよい。これにより単電子箱３に蓄積される電子を高感度で検知することができる。
そして、これら制御用ＦＥＴ１、電極ＣＧ、単電子箱３、および検出用ＦＥＴ２の上部に、絶縁層８を介してセンスゲート電極ＳＧ（以下、電極ＳＧという）用導体パターンを形成する。この際、電極ＳＧに印加する電圧によって、電子を検知する検出用ＦＥＴ２を最適な条件にセッティングすることができる。なお、この電極ＳＧを検出用ＦＥＴ２の上部に形成することは必須ではなく、例えば検出用ＦＥＴ２と同一平面上に形成してもよい。
【００３１】
制御用ＦＥＴ１の設計サイズとしては、図４に示したチャネル１Ｃ部分の断面において縦横１０ｎｍ程度であり、単電子箱３用導体パターンもこれとほぼ同じ断面サイズである。また単電子箱３用導体パターンの長さすなわち電極ＣＧから検出用ＦＥＴ２側に出っ張った部分の長さは数１０ｎｍ程度である。電極ＣＧの断面サイズは図３に示した断面において数１０ｎｍである。
検出用ＦＥＴ２の設計サイズとしては、図３に示したチャネル２Ｃ部分の断面において縦横数１０ｎｍ程度であり、断面IV−IVと平行な方向におけるチャネル２Ｃの長さは数１０ｎｍ〜数１００ｎｍが望ましいが必須ではない。また検出用ＦＥＴ２のチャネル２Ｃと単電子箱３との距離は、数ｎｍ〜数１０ｎｍが望ましい。
【００３２】
［単電子箱内の電子検知動作］
次に、図５を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱３に蓄積されている電子の検知動作について説明する。図５は、検出用ＦＥＴ２の動作特性を示す説明図である。
電子は、後述する電子蓄積動作により、電極ＥＲから制御用ＦＥＴ１を介して単電子箱３に蓄積される。検出用ＦＥＴ２のドレイン電流Ｉｄの特性は、単電子箱３に蓄積された電子数すなわち電荷量に応じて、図５のように変化し、電子数の増加に応じて電極ＳＧのセンスゲート電圧Ｖｇに対し正の方向にシフトする。
【００３３】
この際、電圧Ｖｇを固定してドレイン電流Ｉｄを検出電流としてモニタすると、単電子箱３内の電子数に応じて電流値が変化することになり、その電流値により単電子箱３内の電子数を検知することができる。
したがって、１つの電子で１つのメモリ情報を表すことで、電子数分の情報をメモリとして保存することが可能となり多値メモリ回路が実現できる。
【００３４】
また、後述する電子蓄積動作時に、検出用ＦＥＴ２から出力したベリファイ用の検出電流に基づき単電子箱３内の蓄積電子数をモニタすることにより、電子の蓄積が正確に行えたか否かについて電子を蓄積したまま確認することができる。したがって、電子蓄積数に誤りがあれば電子蓄積動作を再試行することで誤りを訂正することが可能となる。
なお、図５から明らかなように、電極ＳＧに印加する電圧Ｖｇで電子数と検出用ＦＥＴ２を流れる検出電流との関係すなわち検出用ＦＥＴ２の動作特性を調整することができるが、電極ＳＧを用いずにＳｉ細線の形状やその中にドープする不純物の濃度によって検出用ＦＥＴ２の動作特性を調整することもできる。
【００３５】
［単電子箱への電子蓄積原理］
次に、図６および図７を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路における、単電子箱への電子蓄積の原理について説明する。図６は、単電子箱を用いた典型的なメモリ回路を示す等価回路図である。図７は、単電子箱のエネルギー準位と電子数の関係を示す説明図である。
このメモリ回路は、トンネル接合１１、キャパシタ１２、およびこれらトンネル接合１１とキャパシタ１２に挟まれた微小な導電性の島からなる単電子箱１３から構成されており、クーロンブロッケード効果を利用して単電子箱１３内の電子数を制御する。
【００３６】
クーロンブロッケード効果とは、微小な導電性の島への電荷の進入が、その進入による島全体の帯電エネルギーの変化が大きいために妨げられる現象のことである。導体に電荷が進入するとき、それによる帯電エネルギー増加分に相当するエネルギー準位を導体が持つことになる。そのため、新たに電荷がその導体内に進入しようとする際には、そのエネルギー準位に相当するエネルギーが電極から与えられる必要がある。この際、必要なエネルギーがない場合、クーロンブロッケード効果により電子の進入が防げられる。
【００３７】
図６の等価回路では、単電子箱１３がトンネル接合１１とキャパシタ１２に挟まれているため、単電子箱１３内の電子数によるエネルギー増加分に相当するエネルギー準位が、単電子箱１３に発生する。
ここで、端子１４，１５間の電圧Ｖが小さく、端子１４と端子１５のエネルギー準位の間に単電子箱１３のエネルギー準位がない場合、電子は単電子箱１３に入ることができない。一方、電圧Ｖが大きくなり、端子１４と端子１５のエネルギー準位の間に単電子箱１３の準位のいずれかが存在するようになると、電子は端子１４から単電子箱１３の準位に入ることができる。
【００３８】
したがって、電圧Ｖを変化させたとき、図７のように単電子箱１３の電子の数が階段状に変わる。単電子箱１３の量子サイズ効果を無視した場合、電子１個分で変化するエネルギー準位の幅はほぼｅ／Ｃｇとなり、電圧Ｖに応じて単電子箱１３内の電子数が決まる。ここで、ｅは電気素量であり、Ｃｇはキャパシタ１２の容量である。
このように、クーロンブロッケード効果を利用して、端子１４と端子１５との間の電圧Ｖを調整することで、単電子箱１３内の電子数を精密に制御することができる。
【００３９】
［単電子箱への電子蓄積動作］
次に、図８を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱３への電子の蓄積動作（メモリ動作）について説明する。図８は、本実施の形態にかかる電界型単電子箱多値メモリ回路の電子蓄積動作を示す説明図であり、それぞれ単電子箱３および制御用ＦＥＴ１のチャネル１Ｃにおける電子のエネルギーバンドダイアグラムと、これに対する等価回路とが示されている。
【００４０】
まず、図８（ａ）の初期状態では、単電子箱３に電子は入っておらず、電極ＣＧに印加されたオフ制御電圧によって制御用ＦＥＴ１はオフ状態に制御されており、電極ＥＲと単電子箱３は制御用ＦＥＴ１のエネルギーバリアによって電気的に分かれている。そして、多数の電子を誘起するように、例えばセンスゲート電圧Ｖｇに対して負となる電荷調整電圧を電極ＥＲに印加する。この状態では電極ＣＧによるエネルギーバリアが存在するため、電子は単電子箱３に入れない。
次に、電極ＣＧに制御用ＦＥＴ１がオン状態となるオン制御電圧を印加すると、図８（ｂ）のように、電極ＥＲと単電子箱３とが制御用ＦＥＴ１のチャネル１Ｃによって電気的に繋がり、電極ＥＲの電子が単電子箱３に入る。
【００４１】
その後、電極ＣＧをオフ制御電圧に戻していくと、エネルギーバリアが上昇し、制御用ＦＥＴ１がオン状態からオフ状態に変わっていく。このとき、図８（ｃ）のようにエネルギーバリアがトンネル接合のようになり、単電子箱３がトンネル接合とキャパシタ（単電子箱３と検出用ＦＥＴ２間の容量）で挟まれた状態、すなわち前述した図６の等価回路と等しくなる。
このため、クーロンフロッケード効果によって数個の電子のみが単電子箱３に残り、他の電子は電極ＥＲに戻る。
【００４２】
この際、単電子箱３に残る電子の数は、主に電極ＥＲに印加された電荷調整電圧、単電子箱に接続されたキャパシタの容量などで決まる。上記電子蓄積動作では、蓄積する電子の数は電極ＥＲに印加する電荷調整電圧、あるいは電極ＳＧに印加する電圧を調整することにより、蓄積する電子の数を容易かつ精度よく制御できる。
この後、さらに電極ＣＧへのオフ制御電圧によりエネルギーバリアが上昇して、制御用ＦＥＴ１は完全にオフ状態となり、単電子箱３に残った電子がメモリ情報として保存され、前述のように検出用ＦＥＴ２によって検知される。
【００４３】
なお、単電子箱３に蓄積する電子の数を精度よく制御するためには、単電子箱３のサイズが小さいことが要求される。本実施の形態にかかるメモリ回路では、単電子箱３の大きさは、図９に示したように、実際のデバイス構造における加工サイズＬ０ではなく、電極ＣＧによるポテンシャルバリアＰＢの大きさで決まる。
したがって、加工サイズＬ０よりさらに小さなサイズＬ１の単電子箱３を形成することができ、電子数をより正確に制御できる。
【００４４】
［単電子箱からの電子消去動作］
次に、図１０を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱３に蓄積されている電子の消去動作について説明する。図１０は、本実施の形態にかかる電界型単電子箱多値メモリ回路の電子消去動作を示す説明図であり、それぞれ単電子箱３および制御用ＦＥＴ１のチャネル１Ｃにおける電子のエネルギーバンドダイアグラムと、これに対する等価回路とが示されている。
【００４５】
まず、図１０（ａ）のように、電極ＥＲに電子が存在しないような初期電圧、例えばセンスゲート電圧に対して正の電圧を電極ＥＲへ印加する。また電極ＣＧへオフ制御電圧を印加することにより制御用ＦＥＴ１がオフ状態とされており、そのエネルギーバリアにより単電子箱３内の電子は保存されたままである。
次に、電極ＣＧへオン制御電圧を印加して制御用ＦＥＴ１をオン状態にすると、電極ＣＧによるエネルギーバリアがなくなり、電極ＥＲと単電子箱が電気的に繋がって、図１０（ｂ）のように単電子箱内の電子が電極ＥＲ側に移動する。
【００４６】
そして、図１０（ｃ）のように、電極ＣＧをオフ制御電圧に戻し制御用ＦＥＴ１をオフ状態にすると、エネルギーバリアが発生して単電子箱３が電極ＥＲから電気的に切り離され、電子が消去された初期状態となる。
以上では、電子を完全に消去する場合を例として説明したが、図１０（ｂ）において、電極ＥＲに印加する電荷調整電圧を選択することにより、前述した電子蓄積動作と同様にクーロンブロッケード効果を利用して、消去する電子数すなわち単電子箱３に残す電子数を精度よく制御できる。これにより、既存のメモリ回路と比較して少ない動作手順でメモリ情報を書き換えることができ、高速動作が可能となる。
【００４７】
このように、本実施の形態では、電子を蓄積する導体からなる単電子箱３と、この単電子箱３と電極ＥＲとの間の電子の移動をチャネル１Ｃにより制御する制御用ＦＥＴ１と、単電子箱３と容量接合された検出用ＦＥＴ２とを設け、電極ＥＲへの電荷調整電圧を調整することにより、クーロンブロッケード効果を利用して単電子箱３内の電子の数を制御するとともに、制御用ＦＥＴ１のチャネル１Ｃのエネルギーバリアを調整して、電極ＥＲと単電子箱３との間における電子の移動を制御するようにしたものである。
したがって、単電子箱３に対する電子の蓄積動作および消去動作に要する時間は、制御用ＦＥＴ１のスイッチング時間に依存するため、ナノ秒単位での動作が可能となる。
【００４８】
また、本実施の形態では、前述した図３５のように、電子がチャネルの絶縁膜を突き抜けて移動する構造を採用していない。したがって、多値メモリで問題となっていた電子トンネルによる絶縁膜の寿命の問題も発生せず、長期にわたり安定した動作特性を維持することができる。
また、単電子箱３や制御用ＦＥＴ１および検出用ＦＥＴ２は、サイズが小さいほど単電子箱３に対する電子の移動を高精度に制御できるとともに、検出用ＦＥＴ２による単電子箱内の電子を高感度で検知できる。したがって、既存のメモリ回路とは反対に、本実施の形態にかかるメモリ回路では素子サイズの縮小化は望ましく、メモリ回路の大容量化を実現する上で大きなメリットとなる。
【００４９】
また、回路構成を変更することなく、複数の電子を単電子箱に蓄積することができ、複数の電子を用いたメモリ情報の多値化を容易に行うことができ、大容量化が可能となる。
また、単電子箱に蓄積する電子の数が少なくてもよいことから、メモリ回路を大容量化した場合でも、既存のメモリ回路に比べて消費電力の増加を抑制できる。
【００５０】
［第２の実施の形態］
次に、図１１〜図１４を参照して、本発明の第２の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図１１は本発明の第２の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。図１２〜図１４は、本発明の第２の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、XIII−XIII断面図、およびXIV−XIV断面図である。
【００５１】
前述した第１の実施の形態では、図２に示したように、検出用ＦＥＴ２のチャネル２Ｃをその上側から囲むように単電子箱３用導体パターンを形成する場合を例として説明した。本実施の形態では、図１２〜図１４に示すように、単電子箱３用導体パターンを検出用ＦＥＴ２のチャネル２Ｃ近傍まで形成し、チャネル２Ｃの上部には形成しないようにしたものである。したがって、回路図では、図１１に示すような等価回路となる。
【００５２】
このようなデバイス構造により、単電子箱３に接合される容量が第１の実施の形態とは異なるものの、他の構成について第１の実施の形態と同様であり、前述と同様にして、単電子箱３に対する電子検知動作、電子蓄積動作、および電子消去動作を実行することができ、前述と同様の作用効果が得られる。
また、上記デバイス構造の違いにより、ＳＯＩ基板を用いた場合には、単電子箱３用導体パターンと検出用ＦＥＴ２のチャネル２Ｃとを同時に形成できる。これにより、第１の実施の形態と比較して製造工程を簡素化でき、製造コストを削減できる。
【００５３】
［第３の実施の形態］
次に、図１５〜図１８を参照して、本発明の第３の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図１５は本発明の第３の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。図１６〜図１８は、本発明の第３の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、XVII−XVII断面図、およびXVIII−XVIII断面図である。
【００５４】
本実施の形態は、前述した第１の実施の形態のうち、検出用ＦＥＴ２に代えて単電子トランジスタ（ＳＥＴ：Single Electoron Transister）２０を用いた点が異なる。なお、その他の構成について前述と同様である。
すなわちこの電界型単電子箱多値メモリ回路は、制御用ＦＥＴ１、単電子箱３、および検出用単電子トランジスタ２０（以下、検出用ＳＥＴ２０という）から構成されている。検出用ＳＥＴ２０は、単電子島２３がキャパシタ２４を介して単電子箱３に容量結合されており、キャパシタ２５を介して電極ＳＧに容量結合されるものとなる。
【００５５】
単電子トランジスタとは、後述のように、２つのトンネル接合とこれらトンネル接合に挟まれた単電子島と呼ばれる導体とから構成されたトランジスタであり、単電子島内の電子数という低電圧かつ微小電流でドレイン電流を制御できるという特徴を持つ。
本実施の形態によれば、検出用ＦＥＴ２に代えてこのような単電子トランジスタを用いたので、単電子箱３内の電子数を高感度で検出できる。
【００５６】
［デバイス構造］
本実施の形態にかかる電界型単電子箱多値メモリ回路は、図１６〜図１８に示すようなデバイス構造をなしており、例えば次のようにして形成する。
まず、基板１０上に形成された絶縁層９上に半導体からなるＳＯＩ層（図示せず）を形成し、このＳＯＩ層を用いて、細線チャネルからなる制御用ＦＥＴ１のチャネル１Ｃと、電極ＥＲ用導体パターンと、制御用ＦＥＴ１のチャネル１Ｃに繋がった単電子箱３用導体パターンと、細線チャネルからなる検出用ＳＥＴ２０のチャネル２０Ｃと、検出用ＳＥＴ２０のドレイン電極Ｄ用導体パターンおよびソース電極Ｓ用導体パターンとを形成する。そして、制御用ＦＥＴ１のチャネル１Ｃ上部に、絶縁層８を介して電極ＣＧ用導体パターンを形成する。単電子箱３用導体パターン、検出用ＳＥＴ２０のドレイン電極Ｄ用導体パターン、あるいはソース電極Ｓ用導体パターンについては、絶縁層９上に金属で形成してもよい。
【００５７】
この際、単電子箱３用導体パターンは、制御用ＦＥＴ１のチャネル１Ｃから検出用ＳＥＴ２０のチャネル２０Ｃの近傍まで形成されるが、図１７のように検出用ＳＥＴ２０のチャネル２０Ｃをその上側から絶縁層８を介して囲むように形成してもよい。これにより単電子箱３に蓄積される電子を高感度で検知することができる。
なお、検出用ＳＥＴ２０のチャネル２０Ｃについても、例えばY.Takahashi et al.IEEE Transaction no Electron Device,Vol.43(1996),p.1213に記載のパターン依存酸化法（ＰＡＤＯＸ：PAtten-Depecdent OXidation）を用いることで、細線チャネルを検出用ＳＥＴ２０のチャネル２０Ｃとすることができる。
【００５８】
検出用ＳＥＴ２０の設計サイズとしては、図１７に示したチャネル２０Ｃ部分の断面において縦横数１０ｎｍ程度であり、断面XVIII−XVIIIと平行な方向におけるチャネル２０Ｃの長さは数１０ｎｍ〜数１００ｎｍが望ましく、チャネル２０Ｃと単電子箱３用導体パターンとの距離は数１０ｎｍが望ましい。なお、このほかの設計サイズは、前述した第１の実施の形態と同様である。
【００５９】
［単電子箱内の電子検知動作］
次に、図１９を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱３に蓄積されている電子の検知動作について説明する。図１９は、後述する検出用ＳＥＴ２０の周期的動作特性を示す説明図である。
単電子箱３に電子がないとき、検出用ＳＥＴ２０に流れるドレイン電流Ｉｄはセンスゲート電圧Ｖｇに対して図１９の実線６０のような特性を示す。電子が１つ単電子箱に蓄積されると、特性は点線６１のような特性にシフトし、電子が２つ蓄積されると特性が破線６２のようにシフトするとする。電圧Ｖｇを固定してドレイン電流Ｉｄをモニタすると電子数に応じて電流が変わるので、単電子箱内の電子数を検知することができ、１つの電子で１つのメモリ情報を表すことで、電子数分のメモリ情報を保存することが可能となる。
【００６０】
このとき、前述した第１の実施の形態において、検出用ＦＥＴ２が例えば図５のようなドレイン電流特性を持つ場合、電圧Ｖｇを固定してドレイン電流Ｉｄをモニタしたとき、単電子箱３内の電子量が多いためにシフト量が大きくなるとドレイン電流Ｉｄが全く流れなくなってしまい、検知電流によって単電子箱内の電子数を知ることができなくなる。
これに対して、本実施の形態のように検出用ＳＥＴ２０を用いると、電流Ｉｄは電圧Ｖｇに対して常に周期的に変化し流れるので、単電子箱に多くの電子が入りドレイン電流特性が電圧Ｖｇに対し正の方向に大きくシフトしても、電子数の情報を検知することができる。ただし、周期的に電流Ｉｄが増減するので、これを考慮に入れる必要が生じる場合もある。
【００６１】
［単電子トランジスタ］
ここで、図２０および図２１を参照して、単電子トランジスタ２０の動作原理について説明する。図２０は単電子トランジスタ２０の等価回路を示す回路図である。図２１は、単電子トランジスタ２０の動作特性を示す説明図である。
単電子トランジスタ２０は、電子を蓄積する導体からなる単電子島２３と、このソースと電極Ｓおよびドレイン電極Ｄとの間にトンネル接合２１，２２がそれぞれ設けられ、ゲート電極Ｇがキャパシタ２４を介して単電子島２３に容量接合した構造をなす電界効果トランジスタである。
【００６２】
単電子島２３は、トンネル接合２１，２２に挟まれているために、電子１個が単電子島２３に入ることによるエネルギー増加分に相当するエネルギー準位が単電子島２３に発生する。
ゲート・ソース間電圧Ｖｇｓを変化させると、ゲート電極Ｇと単電子島２３との容量的な結合により、単電子島２３のエネルギー準位が一定のギャップを保ったまま上下する。
【００６３】
この際、ソース・ドレイン間電圧Ｖｄｓがこのギャップよりも小さい場合、ギャップ内にソースとドレインの両方の伝導可能なエネルギー準位がないと、ソース・ドレイン間に電流Ｉｄが流れないクーロンブロッケード状態となる。
一方、ソースとドレインのエネルギー準位の間に単電子島２３のエネルギー準位のいずれかが入ると、単電子島２３のエネルギー準位を介してソース・ドレイン間に電流Ｉｄが流れる状態になる。
【００６４】
これにより、あるゲート・ソース間電圧Ｖｇｓではクーロンブロッケード効果で単電子島２３内の電子数がｎ個（ｎは整数）で安定となって、電流Ｉｄは流れない。しかし、ゲート・ソース間電圧Ｖｇｓが増加するとクーロンブロッケード効果が低下して、もう１個電子が単電子島２３へ進入できるものとなる。
この際、後者の領域にゲート・ソース間電圧Ｖｇｓが入ると、単電子島２３の電子数がｎとｎ＋１の両方の値を取れるので、１個の電子が単電子島２３内に入り、次に出て行く状態、すなわち単電子島２３内の電子数がｎとｎ＋１との間を往復する状態を繰り返すことで、電流Ｉｄが流れるようになる。
【００６５】
したがって、ゲート・ソース間電圧Ｖｇｓを変化させると、ソース・ドレイン間の電流Ｉｄが図２１のように振動することになる。その振動の周期はＶｇｓにおいてｅ／ＣSET-gとなる。ここに、ｅは電気素量であり、ＣSET-gはゲートキャパシタ２４の容量値である。
この種の単電子トランジスタは、低電圧・微小電流で動作するので消費電力が極めて小さいこと、また素子面積が極めて小さいことなどの理由により、論理回路・記憶回路応用の観点からも注目を集めている。
前述した第３の形態によれば、検出用ＦＥＴ２に代えてこのような単電子トランジスタ２０を用いたので、単電子箱３内の電子数を高感度で検出できる。
【００６６】
［第４の実施の形態］
次に、図２２〜図２５を参照して、本発明の第４の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図２２は本発明の第４の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。図２３〜図２５は、本発明の第４の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、XXIV−XXIV断面図、およびXXV−XXV断面図である。
【００６７】
前述した第３の実施の形態では、図３に示したように、検出用ＳＥＴ２０のチャネル２０Ｃをその上側から囲むように単電子箱３用導体パターンを形成する場合を例として説明した。本実施の形態では、図２３〜図２５に示すように、単電子箱３用導体パターンを検出用ＳＥＴ２０のチャネル２０Ｃ近傍まで形成し、チャネル２０Ｃの上部には形成しないようにしたものである。
したがって、回路図では、図２２に示すように、単電子箱３と検出用ＳＥＴ２０の単電子島２３との間が容量結合されるとともに、単電子箱３および検出用ＳＥＴ２０の単電子島２３とが、それぞれ電極ＳＧと容量結合されるものとなる。
【００６８】
このようなデバイス構造により、単電子箱３に接合される容量が第３の実施の形態とは異なるものの、他の構成について第３の実施の形態と同様であり、前述と同様にして、単電子箱３に対する電子検知動作、電子蓄積動作、および電子消去動作を実行することができ、前述と同様の作用効果が得られる。
また、上記デバイス構造の違いにより、ＳＯＩ基板を用いた場合には、単電子箱３用導体パターンと検出用ＳＥＴ２０のチャネル２０Ｃとを同時に形成できる。これにより、第３の実施の形態と比較して製造工程を簡素化でき、製造コストを削減できる。
【００６９】
［第５の実施の形態］
次に、図２６〜図２８を参照して、本発明の第５の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図２６は本発明の第５の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。図２７，図２８は、本発明の第５の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、およびXXVIII−XXVIII断面図である。
【００７０】
本実施の形態は、前述した第１の実施の形態のうち、制御用ＦＥＴと単電子箱との組を２段階設けた点が異なる。なお、その他の構成について前述と同様である。
すなわちこの電界型単電子箱多値メモリ回路は、制御用ＦＥＴ１Ａ、単電子箱３Ａ、制御用ＦＥＴ１Ｂ、単電子箱３Ｂ、および検出用ＦＥＴ２から構成されている。単電子箱３Ａ，３Ｂは、１つ以上の電子を蓄積する導体である。制御用ＦＥＴ１Ａは、単電子箱３Ａと電極ＥＲとの間に接続されたチャネル１ＡＣを有し、そのチャネル１ＡＣが電極ＣＧＡと容量接合されているＦＥＴである。制御用ＦＥＴ１Ｂは、単電子箱３Ａと単電子箱３Ｂとの間に接続されたチャネル１ＢＣを有し、そのチャネル１ＢＣが電極ＣＧＢと容量接合されているＦＥＴである。検出用ＦＥＴ２は、ドレイン電極Ｄとソース電極Ｓに接続されたチャネル２Ｃを有し、そのチャネル２Ｃが単電子箱３Ｂと容量接合されているＦＥＴである。
【００７１】
［デバイス構造］
次に、図２７および図２８を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造について説明する。本実施の形態にかかる電界型単電子箱多値メモリ回路は、図２７および図２８に示すようなデバイス構造をなしており、例えば次のようにして形成する。
【００７２】
まず、基板１０上に形成された絶縁層９上に半導体からなるＳＯＩ層（図示せず）を形成し、このＳＯＩ層を用いて、電極ＥＲ用導体パターンと、細線チャネルからなる制御用ＦＥＴ１Ａのチャネル１ＡＣと、このチャネル１ＡＣに繋がった単電子箱３Ａ用導体パターンと、細線チャネルからなる制御用ＦＥＴ１Ｂのチャネル１ＢＣと、このチャネル１ＢＣに繋がった単電子箱３Ｂ用導体パターンと、細線チャネルからなる検出用ＦＥＴ２のチャネル２Ｃと、検出用ＦＥＴ２のドレイン電極Ｄおよびソース電極Ｓ用導体パターンとを形成する。単電子箱３Ａ，３Ｂ用導体パターン、検出用ＦＥＴ２のドレイン電極Ｄ用導体パターン、あるいはソース電極Ｓ用導体パターンについては、絶縁層９上に金属で形成してもよい。
【００７３】
その後、制御用ＦＥＴ１Ａのチャネル１ＡＣ上部に、絶縁層８を介して電極ＣＧＡ用導体パターンを形成するとともに、制御用ＦＥＴ１Ｂのチャネル１ＢＣ上部に、絶縁層８を介して電極ＣＧＢ用導体パターンを形成する。
この際、単電子箱３Ｂ用導体パターンは、制御用ＦＥＴ１Ｂのチャネル１ＢＣから検出用ＦＥＴ２のチャネル２Ｃの近傍まで形成されるが、図２８のように検出用ＦＥＴ２のチャネル２Ｃをその上側から絶縁層８を介して囲むように形成してもよい。これにより単電子箱３Ｂに蓄積される電子を高感度で検知することができる。
【００７４】
そして、これら制御用ＦＥＴ１Ａ、電極ＣＧＡ、制御用ＦＥＴ１Ｂ、単電子箱３Ａ、電極ＣＧＢ、単電子箱３Ｂ、および検出用ＦＥＴ２の上部に、絶縁層８を介してセンスゲート電極ＳＧ（以下、電極ＳＧという）用導体パターンを形成する。この際、電極ＳＧに印加する電圧によって、電子を検知する検出用ＦＥＴ２を最適な条件にセッティングすることができる。なお、この電極ＳＧを検出用ＦＥＴ２の上部に形成することは必須ではなく、例えば検出用ＦＥＴ２と同一平面上に形成してもよい。
これら回路要素の設計サイズとしては、電極ＣＧＡと電極ＣＧＢの間隔が数１０ｎｍ〜１００ｎｍ程度が望ましい。他のサイズは第１の実施例で述べたものと同様である。
【００７５】
［単電子箱への電子蓄積動作］
次に、図２９を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱３Ａ，３Ｂへの電子の蓄積動作（メモリ動作）について説明する。図２９は、本実施の形態にかかる電界型単電子箱多値メモリ回路の電子蓄積動作を示す説明図であり、それぞれ単電子箱３Ａ，３Ｂおよび制御用ＦＥＴ１Ａ，１Ｂのチャネル１ＡＣ，１ＢＣにおける電子のエネルギーバンドダイアグラムが示されている。
【００７６】
まず、図２９（ａ）の初期状態では、単電子箱３Ａ，３Ｂに電子は入っておらず、電極ＣＧＡ，ＣＧＢに印加されたオフ制御電圧によって制御用ＦＥＴ１Ａ，１Ｂはオフ状態に制御されており、電極ＥＲ、単電子箱３Ａ，３Ｂは制御用ＦＥＴ１Ａ，１Ｂのエネルギーバリアによってそれぞれ電気的に分かれている。そして、多数の電子を誘起するように、例えばセンスゲート電圧Ｖｇに対して負となる電荷調整電圧を電極ＥＲに印加する。この状態では電極ＣＧＡによるエネルギーバリアが存在するため、電子は単電子箱３Ａに入れない。
次に、電極ＣＧＡに制御用ＦＥＴ１Ａがオン状態となるオン制御電圧を印加すると、図２９（ｂ）のように、電極ＥＲと単電子箱３Ａとが制御用ＦＥＴ１Ａのチャネル１ＡＣによって電気的に繋がり、電極ＥＲの電子が単電子箱３Ａに入る。
【００７７】
その後、電極ＣＧＡをオフ制御電圧に戻していくと、エネルギーバリアが上昇し、制御用ＦＥＴ１Ａがオン状態からオフ状態に変わっていく。このとき、エネルギーバリアがトンネル接合のようになりクーロンフロッケード効果によって数個の電子のみが単電子箱３Ａに残り、他の電子は電極ＥＲに戻る。
この際、単電子箱３Ａに残る電子の数は、主に電極ＥＲに印加された電荷調整電圧、単電子箱３Ａに接続されたキャパシタの容量などで決まる。上記電子蓄積動作では、蓄積する電子の数は電極ＥＲに印加する電荷調整電圧、あるいは電極ＳＧに印加する電圧を調整することにより、蓄積する電子の数を容易かつ精度よく制御できる。
【００７８】
その後、電極ＣＧＡを完全にオフ制御電圧に戻すとエネルギーバリアがさらに上昇して制御用ＦＥＴ１Ａが完全にオフ状態となり、図２９（ｃ）のように単電子箱３Ａに残った電子がメモリ情報として保存される。
続いて、電極ＣＧＢに制御用ＦＥＴ１Ｂがオン状態となるオン制御電圧を印加すると、図２９（ｄ）のように、単電子箱３Ａと単電子箱３Ｂとが制御用ＦＥＴ１Ｂのチャネル１ＢＣによって電気的に繋がり、単電子箱３Ａの電子が単電子箱３Ｂに入る。そして電極ＣＧＢを初期電圧に戻していくと、単電子箱３Ａと単電子箱３Ｂの間のエネルギーバリアが上昇し、制御用ＦＥＴ１Ｂがオン状態からオフ状態になって、図２９（ｅ）に示すように、単電子箱３Ｂに残った電子がメモリ情報として保存される。
【００７９】
このとき、図２９（ｃ）の段階で単電子箱３Ａにあった電子が単電子箱３Ｂに偏るように制御することで制御用ＦＥＴ１Ｂがオフになった時点で、電子は単電子箱３Ｂに移動することになる。ここでの電子移動制御については、例えば電極ＣＧＢによる制御用ＦＥＴ１Ｂでのエネルギーバリアによる斥力を大きくする、単電子箱３Ｂと容量的に接合した検出用ＦＥＴ２のポテンシャルを下げて電子を引きつける、あるいは単電子箱３Ｂに蓄積されるエネルギーの最小値が単電子箱３Ａに蓄積されるエネルギーの最小値より小さくなるようにするなどの制御方法がある。
【００８０】
これら、図２９（ｂ）から図２９（ｅ）の各ステップを１サイクルとして、このサイクルを繰り返すことにより電子を電極ＥＲから単電子箱３Ａを介して単電子箱３Ｂに蓄積させる。したがって、メモリ情報となる単電子箱３Ｂに存在する電子数は、電極ＥＲから単電子箱３Ａに蓄積させる電子数とサイクル数によって決まる。
【００８１】
このように、本実施の形態では、制御用ＦＥＴ１と単電子箱３との組を２段階設けて、これら２つの組で順に電子を移動させるようにしたので、サイクル数に応じて多値の情報を記憶させることができ、電子注入用電源として最低１つの電圧値を用意すればよいことがわかる。既存の多値メモリでは、記憶する多値の種類に応じた数だけ電子注入用電源が個別に必要であった。したがって、本実施の形態にかかるメモリ回路によれば、回路の簡素化、低消費電力化が可能となる。
【００８２】
また、本実施の形態にかかるメモリ回路によれば、単電子箱３Ａ，３Ｂを異なる２つの記憶素子と見なせることとから、例えば単電子箱３Ｂ内の電子がｎ個ある状態から、単電子箱３Ａ内の電子ｋ個分だけ、単電子箱３Ｂ内の電子が増えたとき、どのようなメモリ情報になるのかが分かるという、加算回路のような演算機能をメモリ回路で実現することも可能である。
【００８３】
［単電子箱からの電子消去動作］
次に、図３０を参照して、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作のうち、単電子箱３Ｂに蓄積されている電子の消去動作について説明する。図３０は、本実施の形態にかかる電界型単電子箱多値メモリ回路の電子消去動作を示す説明図であり、それぞれ単電子箱３Ａ，３Ｂおよび制御用ＦＥＴ１Ａ，１Ｂにおけるチャネル１ＡＣ，１ＢＣの電子のエネルギーバンドダイアグラムが示されている。
【００８４】
まず、図３０（ａ）のように、電極ＥＲに電子が存在しないような電荷調整初期電圧、例えばセンスゲート電圧に対し正の電圧を電極ＥＲに印加する。また、電極ＣＧＡ，ＣＧＢへオフ制御電圧を印加することにより制御用ＦＥＴ１Ａ，１Ｂがオフ状態とされており、単電子箱３Ｂ内の電子は、保存されたままである。
次に、電極ＣＧＢへオン制御電圧を印加して制御用ＦＥＴ１Ｂをオン状態にすると、図３０（ｂ）のように電極ＣＧＢによるエネルギーバリアがなくなり、単電子箱３Ｂと単電子箱３Ａが電気的に繋がり、電子が単電子箱３Ａ側に流れ込む。
【００８５】
そして、図３０（ｃ）のように、電極ＣＧＢをオフ制御電圧に戻し制御用ＦＥＴ１Ｂをオフにすると、単電子箱３Ａ，３Ｂが電気的に切り離され、このときクーロンブロッケード効果により単電子箱３Ａには数個の電子のみが移動し、それ以外の電子は単電子箱３Ｂに戻る。
このとき、単電子箱３Ｂに残る電子の数は、例えば単電子箱３Ａ，３Ｂのサイズや電極ＥＲに印加された電荷調整電圧などによって決まる。また、単電子箱３Ａ，３Ｂのサイズについては第１の実施の形態（図９参照）で述べたように、単電子箱３Ａ，３Ｂの加工寸法と電極ＣＧＡ，ＣＧＢによるエネルギーバリアの大きさによってコントロールすることができる。
【００８６】
次に、電極ＣＧＡにオン制御電圧を印加して制御用ＦＥＴ１Ａをオン状態とすると、図３０（ｄ）のように単電子箱３Ａに蓄積された電子が電極ＥＲに流れ込む。そして電極ＣＧＡをオフ制御電圧に戻すと図３０（ａ）のようになり、単電子箱３Ｂから電子の一部が消去された状態となる。
これら図３０（ａ）〜（ｄ）の動作を１サイクルとして、このサイクルを所望の回数だけ繰り返すことで単電子箱３Ａに蓄積された電子のうち、任意の数だけ消去することができる。
【００８７】
既存のメモリ回路では、メモリ情報を書き換えようとした場合、消去動作により全ての電子がメモリセルからなくなるので、新たな情報に相当する電子数を再度蓄積する必要がある。
本実施の形態にかかるメモリ回路によれば、例えば単電子箱３Ｂに電子がｎ個あるときの”Ａ”というメモリ情報から、電子が（ｎ−ｋ）個ある時の”Ｂ”というメモリ情報に直接変換することができるので、メモリ動作の速度向上が可能となる。また、ある情報から電子をｋ個引いたとき、どのような情報になるのかを知ることができるという、引算回路のような演算機能をメモリ回路で実現することも可能である。
【００８８】
なお、上記説明では、単電子箱３Ｂから所定数ずつ電子を消去する場合について説明したが、単電子箱３Ｂの電子を全て１回の操作で消去する場合には、図３０（ｂ）の段階で電極ＣＧＡ，ＣＧＢの両方へオン制御電圧を印加して制御用ＦＥＴ１Ａ，１Ｂを同時にオン状態に制御すればよい。
【００８９】
また、本実施の形態にかかるメモリ回路では、電子の蓄積／消去を、電極ＥＲに印加する電荷調整電圧と制御用ＦＥＴ１Ａ，１Ｂによるスイッチング動作のサイクル数によって制御できるので、例えば任意の信号を電極ＥＲに印加すると、その信号をサイクル数で積分した情報を得ることができ、新たなメモリ回路、例えば演算機能を有するメモリ回路が実現可能となる。
また、単電子箱３Ａはクーロンブロッケード効果が有効になるほど小さい必要は無い。
【００９０】
なお、検出用ＦＥＴ２による単電子箱３Ｂ内の電子検知動作については、前述した第１の実施の形態における電子検知動作と同様である。
【００９１】
［第６の実施の形態］
次に、図３１〜図３４を参照して、本発明の第６の実施の形態にかかる電界型単電子箱多値メモリ回路について説明する。図３１は本発明の第６の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。図３２，図３３は、本発明の第６の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図、およびXXXIII−XXXIII断面図である。図３４は、本実施の形態にかかる電界型単電子箱多値メモリ回路の動作特性を示す説明図である。
【００９２】
前述した第５の実施の形態では、図２７に示したように、検出用ＦＥＴ２のチャネル２Ｃをその上側から囲むように単電子箱３Ｂ用導体パターンを形成する場合を例として説明した。本実施の形態では、図３２に示すように、単電子箱３Ｂ用導体パターンを検出用ＦＥＴ２のチャネル２Ｃ近傍まで形成し、チャネル２Ｃの上部には形成しないようにしたものである。したがって、回路図では、図３１に示すような等価回路となる。
【００９３】
このようなデバイス構造により、単電子箱３Ｂに接合される容量が第５の実施の形態とは異なるものの、他の構成について第５の実施の形態と同様であり、前述と同様にして、単電子箱３Ｂに対する電子検知動作、電子蓄積動作、および電子消去動作を実行することができ、前述と同様の作用効果が得られる。
また、上記デバイス構造の違いにより、ＳＯＩ基板を用いた場合には、単電子箱３Ｂ用導体パターンと検出用ＦＥＴ２のチャネル２Ｃとを同時に形成できる。これにより、第５の実施の形態と比較して製造工程を簡素化でき、製造コストを削減できる。
【００９４】
設計サイズとしては、電極ＣＧＡと電極ＣＧＢの間隔が１３０ｎｍ、これらコントロールゲート長は２０ｎｍ、電極ＥＲのチャネル幅は５０ｎｍ、単電子箱３Ｂの長さは３０ｎｍ、ＳＯＩ層の厚さは１０ｎｍ程度である。
図３４は電子蓄積を行ったときの動作特性であるが、本実施の形態にかかるデバイス構成においても、１サイクルで蓄積する電子数が電極ＥＲに印加する電荷調整電圧によって決まることが分かり、上記に示したような動作が可能であることを示している。
【００９５】
なお、前述した第５および第６の実施の形態では、単電子箱３Ｂ内に蓄積されている電子数を検出するＦＥＴとして検出用ＦＥＴ２を用いた場合を例として説明したが、前述した第３および第４の実施の形態のように、検出用ＦＥＴ２に代えて単電子トランジスタ２０を用いてもよく、前述と同様の作用効果が得られる。
また、前述した各実施の形態では、単電子箱で蓄積する素電荷として電子を用いた場合を例として説明したが、印加する電圧の正負を反転させることにより素電荷として正孔を用いることもできる。
【００９６】
また、前述した各実施の形態では、単電子箱内に残っている電子の数を増減できることから、例えば単電子箱に電子がｎ個あるときの”Ａ”というメモリ情報から、電子がｎ＋ｋ個ある時の”Ｂ”というメモリ情報へ変更する際、単電子箱にその差分に相当する電子をｋ個だけ追加すればよい。またｎ−ｋ個ある時の”Ｃ”というメモリ情報へ変更する際には、単電子箱にその差分に相当する電子をｋ個だけ消去すればよく、いずれの場合もメモリ情報を他の値へ直接変更することができる。したがって、”Ａ”を消去して”Ｂ”を新たに書き込む場合と比較してメモリ動作の速度向上が可能となる。
【００９７】
また、前述した第２、第４、および第６の実施の形態では、図１３、図２４、および図３３に示すように、単電子箱３，３Ｂ用導体パターンと単電子箱３，３Ｂ内の電子を検知する検出用ＦＥＴ２あるいは検出用単電子トランジスタ２０が同一平面上に形成されるデバイス構成となっている。このようなデバイス構成では、単電子箱、ＦＥＴなどを単結晶シリコンで作製できるので、デバイスとしての特性の制御性と再現性が高いという利点がある。
【００９８】
しかし、この構成は必須ではなく、例えば単電子箱やそれに繋がるＦＥＴのチャネルなどを、多結晶シリコンやアモルファスシリコンなどからなる、いわゆるＴＦＴ（Thin Film Transistor）で代用することも可能である。この場合は、単電子箱内の電子を検知するトランジスタと同時にＴＦＴを作製する必要はないので、これらの相対的な位置関係も自由度が高まり、同一平面上にする必要もない。これにより、メモリ回路の更なる高集積化が可能となる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施の形態にかかる電界型単電子箱多値メモリ回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図である。
【図３】本発明の第１の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示すIII−III断面図である。
【図４】本発明の第１の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示すIV−IV断面図である。
【図５】図１の検出用ＦＥＴの動作特性を示す説明図である。
【図６】単電子箱を用いた典型的なメモリ回路を示す等価回路図である。
【図７】単電子箱のエネルギー準位と電子数の関係を示す説明図である。
【図８】第１の実施の形態にかかる電界型単電子箱多値メモリ回路の電子蓄積動作を示す説明図である。
【図９】単電子箱のサイズを示す説明図である。
【図１０】第１の実施の形態にかかる電界型単電子箱多値メモリ回路の電子消去動作を示す説明図である。
【図１１】本発明の第２の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。
【図１２】本発明の第２の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図である。
【図１３】本発明の第２の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示すXIII−XIII断面図である。
【図１４】本発明の第２の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示すXIV−XIV断面図である。
【図１５】本発明の第３の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。
【図１６】本発明の第３の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図である。
【図１７】本発明の第３の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示すXVII−XVII断面図である。
【図１８】本発明の第３の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示すXVIII−XVIII断面図である。
【図１９】検出用単電子トランジスタの動作特性を示す説明図である。
【図２０】単電子トランジスタの等価回路を示す回路図である。
【図２１】単電子トランジスタの動作特性を示す説明図である。
【図２２】本発明の第４の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。
【図２３】本発明の第４の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図である。
【図２４】本発明の第４の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示すXXIV−XXIV断面図である。
【図２５】本発明の第４の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示すXXV−XXV断面図である。
【図２６】本発明の第５の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。
【図２７】本発明の第５の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図である。
【図２８】本発明の第５の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示すXXVIII−XXVIII断面図である。
【図２９】本発明の第５の実施の形態にかかる電界型単電子箱多値メモリ回路の電子蓄積動作を示す説明図である。
【図３０】本発明の第５の実施の形態にかかる電界型単電子箱多値メモリ回路の電子消去動作を示す説明図である。
【図３１】本発明の第６の実施の形態にかかる電界型単電子箱多値メモリ回路を示す回路図である。
【図３２】本発明の第６の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示す平面図である。
【図３３】本発明の第６の実施の形態にかかる電界型単電子箱多値メモリ回路のデバイス構造を示すXXXIII−XXXIII断面図である。
【図３４】本発明の第６の実施の形態にかかる電界型単電子箱多値メモリ回路の動作特性を示す説明図である。
【図３５】従来の単電子メモリ回路を示す説明図である。
【符号の説明】
【０１００】
１，１Ａ，１Ｂ…制御用ＦＥＴ、１Ｃ，１ＡＣ，１ＢＣ…チャネル、２…検出用ＦＥＴ、２Ｃ…チャネル、２０…検出用ＳＥＴ、２０Ｃ…チャネル、３，３Ａ，３Ｂ…単電子箱、８，９…絶縁層、１０…基板、ＥＲ，ＣＧ，ＣＧＡ，ＣＧＢ，Ｄ，Ｓ，ＳＧ…電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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