(57)【要約】【課題】一対の金属層で誘電体層をサンドイッチした容量素子の大容量化を図ることを特徴とする。【解決手段】第１の金属層１１と、第１の金属層１１上に形成された誘電体層１２と、誘電体層１２上に形成され、第１の金属層１１と対向した面に複数の凸部１５が設けられた第２の金属層１３とを具備したことを特徴する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１の金属層と、
上記第１の金属層上に形成された誘電体層と、
上記誘電体層上に形成され、上記第１の金属層と対向した面に複数の凸部が設けられた第２の金属層
とを具備したことを特徴する容量素子。
【請求項２】
第１の金属層により形成され、第１の電源電圧が伝達される第１の電源配線層と、
上記第１の電源配線層上に形成された誘電体層と、
上記誘電体層上に形成され、上記第１の電源配線層と対向した面に複数の凸部が設けられた第２の金属層により形成され、第２の電源電圧が伝達される第２の電源配線層とを具備し、
上記第１、第２の電源配線層相互間に、上記第１の金属層、上記誘電体層及び上記第２の金属層からなる容量素子が構成されていることを特徴する半導体集積回路。
【請求項３】
基準電圧に接続された第１の金属層と、
上記第１の金属層上に形成された誘電体層と、
上記誘電体層上に形成され、上記第１の金属層と対向した面に複数の凸部が設けられた第２の金属層からなるパッド電極
とを具備したことを特徴する半導体集積回路。
【請求項４】
半導体基板上に第１の金属層を形成し、
上記第１の金属層上に誘電体層を堆積し、
所定の開口パターンが設けられたエッチング用のマスク部材を上記誘電体層上に形成し、
上記マスク部材を用いて上記誘電体層をエッチングし、上記第１の金属層の表面に達しない深さの複数の凹部を上記誘電体層に形成し、
上記マスク部材を除去した後、上記誘電体層上に金属を堆積し、平坦化を行って、上記第１の金属層と対向した面に複数の凸部が設けられた第２の金属層を形成することを特徴する容量素子の製造方法。
【請求項５】
半導体基板上に第１の金属層からなる第１の電源配線層を形成し、
上記第１の電源配線層上に誘電体層を堆積し、
所定の開口パターンが設けられたエッチング用のマスク部材を上記誘電体層上に形成し、
上記マスク部材を用いて上記誘電体層をエッチングし、上記電源配線層の表面に達しない深さの複数の凹部を上記誘電体層に形成し、
上記マスク部材を除去した後、上記誘電体層上に第２の金属層を堆積し、平坦化を行って、上記第１の電源配線層と対向した面に複数の凸部が設けられた第２の電源配線層を形成することを特徴する半導体集積回路の製造方法。
【請求項６】
半導体基板上に、基準電圧と接続される第１の金属層を形成し、
上記第１の金属層上に誘電体層を堆積し、
所定の開口パターンが設けられたエッチング用のマスク部材を上記誘電体層上に形成し、
上記マスク部材を用いて上記誘電体層をエッチングし、上記第１の金属層の表面に達しない深さの複数の凹部を上記誘電体層に形成し、
上記マスク部材を除去した後、上記誘電体層上に第２の金属層を堆積し、平坦化を行って、上記第１の金属層と対向した面に複数の凸部が設けられたパッド電極を形成することを特徴する半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、容量素子及び一対の配線層相互間に容量が設けられた半導体集積回路及びこれらの製造方法に係り、特に容易に大容量化が図れる容量素子の構造及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路では、トランジスタ等の能動素子の他に抵抗素子や容量素子が集積される。
【０００３】
従来、容量素子は、例えば図１５に示すように、一対の金属平板６１、６２で誘電体層をサンドイッチすることにより構成される（例えば特許文献１及び特許文献２参照）。このような構成の容量素子の大容量化は、金属平板相互間の誘電体層の薄膜化により達成される。
【０００４】
さらに従来では、図１６のパターン平面図に示すように、一対の金属層７１、７２を同一平面上に配置し、それぞれの櫛型部分７１ａ、７２ａを誘電体層を介して互いにオーバーラップさせることにより容量素子を形成している（例えば特許文献３参照）。このような構成の容量素子の大容量化は、金属層相互間の距離の最小寸法を小さくし、互いにオーバーラップしている櫛型部分の表面積を増大させることにより達成される。
【０００５】
しかし、図１５に示す容量素子における誘電体層の薄膜化や、図１６に示す容量素子における金属層相互間の距離の最小寸法は、プロセスの進化と共に限界値を迎えつつあり、さらなる大容量化を図ることが困難になってきている。
【０００６】
【特許文献１】
特許第３３０７３４２号公報
【０００７】
【特許文献２】
特許第３１９３９７３号公報
【０００８】
【特許文献３】
特許第３２０９２５３号公報
【０００９】
【発明が解決しようとする課題】
この発明は上記のような事情を考慮してなされたものであり、その目的は、容易に大容量化を図ることができる容量素子、半導体集積回路及びこれらの製造方法を提供することである。
【００１０】
【課題を解決するための手段】
この発明の容量素子は、第１の金属層と、上記第１の金属層上に形成された誘電体層と、上記誘電体層上に形成され、上記第１の金属層と対向した面に複数の凸部が設けられた第２の金属層とを具備したことを特徴とする。
【００１１】
この発明の半導体集積回路は、第１の金属層により形成され、第１の電源電圧が伝達される第１の電源配線層と、上記第１の電源配線層上に形成された誘電体層と、上記誘電体層上に形成され、上記第１の電源配線層と対向した面に複数の凸部が設けられた第２の金属層により形成され、第２の電源電圧が伝達される第２の電源配線層とを具備し、上記第１、第２の電源配線層相互間に、上記第１の金属層、上記誘電体層及び上記第２の金属層からなる容量素子が構成されていることを特徴する。
【００１２】
この発明の半導体集積回路は、基準電圧に接続された第１の金属層と、上記第１の金属層上に形成された誘電体層と、上記誘電体層上に形成され、上記第１の金属層と対向した面に複数の凸部が設けられた第２の金属層からなるパッド電極とを具備したことを特徴する。
【００１３】
この発明の容量素子の製造方法は、半導体基板上に第１の金属層を形成し、上記第１の金属層上に誘電体層を堆積し、所定の開口パターンが設けられたエッチング用のマスク部材を上記誘電体層上に形成し、上記マスク部材を用いて上記誘電体層をエッチングし、上記第１の金属層の表面に達しない深さの複数の凹部を上記誘電体層に形成し、上記マスク部材を除去した後、上記誘電体層上に金属を堆積し、平坦化を行って、上記第１の金属層と対向した面に複数の凸部が設けられた第２の金属層を形成することを特徴する。
【００１４】
この発明の半導体集積回路の製造方法は、半導体基板上に第１の金属層からなる第１の電源配線層を形成し、上記第１の電源配線層上に誘電体層を堆積し、所定の開口パターンが設けられたエッチング用のマスク部材を上記誘電体層上に形成し、上記マスク部材を用いて上記誘電体層をエッチングし、上記電源配線層の表面に達しない深さの複数の凹部を上記誘電体層に形成し、上記マスク部材を除去した後、上記誘電体層上に第２の金属層を堆積し、平坦化を行って、上記第１の電源配線層と対向した面に複数の凸部が設けられた第２の電源配線層を形成することを特徴する。
【００１５】
この発明の半導体集積回路の製造方法は、半導体基板上に、基準電圧と接続される第１の金属層を形成し、上記第１の金属層上に誘電体層を堆積し、所定の開口パターンが設けられたエッチング用のマスク部材を上記誘電体層上に形成し、上記マスク部材を用いて上記誘電体層をエッチングし、上記第１の金属層の表面に達しない深さの複数の凹部を上記誘電体層に形成し、上記マスク部材を除去した後、上記誘電体層上に第２の金属層を堆積し、平坦化を行って、上記第１の金属層と対向した面に複数の凸部が設けられたパッド電極を形成することを特徴する。
【００１６】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００１７】
図１はこの発明の第１の実施の形態に係る容量素子の平面図であり、図２は図１中のＩＩ−ＩＩ線に沿った断面図である。この容量素子は、半導体基板上に形成されたＣｕやＡｌ等からなる第１の金属層１１と、この第１の金属層１１上に形成された例えばシリコン酸化膜やシリコン窒化膜等からなる誘電体層１２と、この誘電体層１２上に形成されたＣｕやＡｌ等からなる第２の金属層１３とから構成されている。
【００１８】
そして、上記誘電体層１２の上面には、図２に示すように多数の凹部１４が形成されており、上記第２の金属層１３はこれらの凹部１４を埋めるように形成されかつ上部表面が平坦化されている。すなわち、第２の金属層１３は、第１の金属層１１と対向した面に、上記複数の凹部１４と適合した形状を持つ複数の凸部１５を有している。
【００１９】
このような構成の容量素子では、第１、第２の金属層１１、１３が一対の電極として作用し、両電極間に容量が発生する。ここで、第２の金属層１３は、第１の金属層１１と対向した面に複数の凸部１５が形成されているので、複数の凸部１５が形成されていない場合と比べ、第１、第２の金属層１１、１３の間の表面積が広くなる。しかも、複数の凸部１５が形成されていない場合と比べ、第１、第２の金属層１１、１３の間の誘電体層１２の距離（膜厚）が一部短くなるので、第１、第２の金属層１１、１３相互間に生じる容量の値が大きくなる。
【００２０】
このように第１の実施の形態の容量素子によれば、第２の金属層１３の下面側に複数の凸部１５が形成されているので、大きな容量値が得られる。しかも、凸部１５の数を増すことによって容量値を増すことができるので、容易に大容量化を図ることができる。
【００２１】
次に、上記第１の実施の形態に係る容量素子の製造方法を、図３ないし図６を参照して説明する。
【００２２】
まず、図３に示すように、半導体基板上に設けられた絶縁膜１０上に、ＣｕやＡｌ等からなる第１の金属層１１を形成し、続いて第１の金属層１１上にシリコン酸化膜やシリコン窒化膜等からなる誘電体層１２を堆積する。
【００２３】
次に、図４に示すように、図２中の複数の凹部１４又は凸部１５に対応した位置に開口１６を有する開口パターンが形成されたレジストマスク１７を誘電体層１２上に形成する。
【００２４】
次に、図５に示すように、上記レジストマスク１７を用いた異方性エッチング技術、例えばＲＩＥ（反応性イオンエッチング）技術により、誘電体層１２を選択エッチングする。この際、第１の金属層１１の表面に達しないような深さまでエッチングすることにより、誘電体層１２に複数の凹部１４を形成する。
【００２５】
次に、図６に示すように、レジストマスク１７を全面除去した後、ＣｕやＡｌ等からなる金属を堆積し、ＣＭＰ（化学的機械的研磨）技術により表面の平坦化を行って第２の金属層１３を形成する。ここで、第２の金属層１３を形成するための金属を堆積する際に、誘電体層１２に形成された複数の凹部１４がこの金属により埋め込まれるので、図示するように、第２の金属層１３の第１の金属層１１と対向した面には複数の凸部１５が形成される。
【００２６】
ところで、半導体集積回路では、ノイズによる誤動作を防止するために、一対の電源配線の相互間や、外部回路との間で信号の授受を行うためのパッド電極と基準電位との間にノイズ除去用の容量が挿入される。
【００２７】
次に、この発明を、一対の電源配線の相互間や、パッド電極と基準電位との間に容量が挿入されている半導体集積回路に実施した場合を以下に説明する。
【００２８】
図７は、この発明の第２の実施の形態に係る半導体集積回路のチップの平面図である。半導体チップ２０の周辺には多数のパッド電極２１が配列されている。これらのパッド電極２１はＣｕやＡｌ等からなり、表面が露出しており、その表面上にボンディングワイヤが接続される。さらに、半導体チップ２０上には、第１の金属層によって構成され、チップ上の各回路に対して高電位の電源電圧を伝達する第１の電源配線層２２と、第２の金属層によって構成され、低電位の電源電圧を伝達する第２の電源配線層２３とが互いに絶縁された状態でかつオーバーラップした状態で形成されている。上記第１、第２の電源配線層２２、２３は、上記複数のパッド電極２１のうち高電位及び低電位の電源用のパッド電極にそれぞれ電気的に接続されている。
【００２９】
図８は、図７中のＡ−Ａ´線に沿った断面図である。つまり、図８は、図７中の第１、第２の電源配線層２２、２３に沿った断面構造を示している。
【００３０】
半導体基板上の層間絶縁膜２４上には、第１の金属層によって構成され、高電位の電源電圧Ｖｄｄを伝達する第１の電源配線層２２が形成されている。また、第１の電源配線層２２上には例えばシリコン酸化膜やシリコン窒化膜等からなる誘電体層２５が形成されている。この誘電体層２５上には、第２の金属層によって構成され、低電位の電源電圧（基準電圧）ＧＮＤを伝達する第２の電源配線層２３が形成されている。
【００３１】
上記誘電体層２５の上面には、第１の実施の形態と同様に多数の凹部が形成されており、上記第２の金属層はこれらの凹部を埋めるように形成されかつ上部表面が平坦化されている。すなわち、第２の金属層からなる第２の電源配線層２３は、第１の電源配線層２２と対向した面に、上記複数の凹部と適合した形状を持つ複数の凸部を有している。
【００３２】
図８に示すような断面構造を有する第１、第２の電源配線層２２、２３は、両配線層が一対の電極として作用し、両配線層間に容量が生じる。ここで、第２の電源配線層２３は、第１の電源配線層２２と対向した面に複数の凸部が形成されているので、複数の凸部が形成されていない場合と比べ、両配線層間の表面積が広くなる。しかも、複数の凸部が形成されていない場合と比べ、両配線層間の誘電体層２５の距離（膜厚）が一部短くなるので、両配線層間相互間に生じる容量の値が大きくなる。
【００３３】
すなわち、第１、第２の電源配線層２２、２３相互間には容量が構成され、しかもこの容量の値は、第１の実施の形態の場合と同様の理由により、十分に大きくすることができるので、第１、第２の電源配線層２２、２３に混入したノイズを上記容量を介して、効果的に他方の電源配線層に逃がすことができる。
【００３４】
図９は、図７中のＢ−Ｂ´線に沿った断面図である。つまり、図９は、図７中の１つの電極パッド部分に沿った断面構造を示している。
【００３５】
誘電体層である層間絶縁膜２４内には、低電位の電源電圧（基準電圧）ＧＮＤに接続される第１の金属層２６が形成されている。また、第１の金属層２６上には上記層間絶縁膜２４を介して第２の金属層２７が形成されている。さらに、第２の金属層２７上には上記層間絶縁膜２４を介して第３の金属層２８が形成されている。第３の金属層２８上には上記層間絶縁膜２４を介して第４の金属層２９が形成されている。そして、上記第１の金属層２６と第３の金属層２８とはビア（ＶＩＡ）コンタクト３０を介して電気的に接続されている。同様に、上記第２の金属層２７と第４の金属層２９とはビアコンタクト３１を介して電気的に接続されている。そして、表面が露出している最上層の第４の金属層２９がパッド電極２１として使用される。
【００３６】
ここで、第２、第４の金属層２７、２９は、第１、第３の金属層２６、２８と対向した面に複数の凸部をそれぞれ有している。この場合、第３の金属層２８は、第２の金属層２７と対向した面に複数の凸部を有している。
【００３７】
図９に示すような断面構造において、パッド電極２１として使用される第４の金属層２９及びこの金属層２９に対して電気的に接続された第２の金属層２７と、第１及び第３の金属層２６、２８との間には容量がそれぞれ生じる。ここで、第４の金属層２９は、第３の金属層２８と対向した面に複数の凸部が形成されているので、複数の凸部が形成されていない場合と比べ、両金属層間の表面積が広くなる。しかも、複数の凸部が形成されていない場合と比べ、両金属層間の層間絶縁膜２４の距離（膜厚）が一部短くなるので、両金属層相互間に生じる容量の値が大きくなる。また、これと同じことが第３の金属層２８と第２の金属層２７との間及び第２の金属層２７と第１の金属層２６との間でも言える。
【００３８】
すなわち、図１０の等価回路図に示すように、パッド電極２１と基準電圧ＧＮＤとの間には容量Ｃが構成され、しかもこの容量Ｃの値は、第１、第２の実施の形態の場合と同様の理由により、十分に大きくすることができるので、パッド電極２１に混入したノイズを上記容量を介して効果的に基準電圧ＧＮＤのノードに逃がすことができる。
【００３９】
なお、第２の実施の形態では、高電位の電源電圧Ｖｄｄを伝達する第１の電源配線層２２に対し、低電位の電源電圧ＧＮＤを伝達する第２の電源配線層２３が上層に設けられる場合を説明した。しかし、上記とは反対に、低電位の電源電圧ＧＮＤを伝達する第２の電源配線層２３を、高電位の電源電圧Ｖｄｄを伝達する第１の電源配線層２２に対して下層に設けるようにしてもよいことはもちろんである。
【００４０】
ところで、半導体集積回路、特にアナログ用半導体集積回路では、容量素子を回路要素として用いる回路が多用される。
【００４１】
図１１は、容量素子を回路要素として用いる回路の一例として積分回路を示している。オペアンプ（演算増幅器）４１の一方の入力端子には、抵抗素子４２を介して入力信号が供給される。オペアンプ４１の他方の入力端子は接地（ＧＮＤ）されている。また、オペアンプ４１の出力端子と一方の入力端子との間には積分用の容量素子４３が挿入されている。
【００４２】
一般に半導体集積回路において、容量素子はトランジスタや抵抗素子等と比べて大きな面積を占有する。従って、小さな面積で大きな容量値を持つ容量素子が形成できれば、半導体集積回路のチップ面積が縮小でき、製造価格を安価にできる。
【００４３】
図１２は、この発明の第３の実施の形態に係る容量素子のパターン平面図を示している。この実施の形態に係る容量素子は、例えば図１１に示す回路における容量素子４３として用いられる。
【００４４】
図１２に示す容量素子４３は、図１６に示す従来の容量素子にこの発明を実施したものであり、多層の金属層を誘電体層を介して積層することにより構成される。
【００４５】
図１３はそのうちの１層の金属層のパターン平面図を示している。一対の金属層５１、５２は互いの長辺が平行となるように配置されている。さらに各金属層５１、５２から、その長辺に対して垂直な方向に延びるように複数の櫛型部分５１ａ、５２ａが形成されている。これらの櫛型部分５１ａ、５２ａは、誘電体層を介して互いにオーバーラップするように配置されることで、図１６で説明したように金属層５１、５２相互間に容量が形成される。
【００４６】
図１４は、図１３に示した金属層の直下の金属層のパターン平面図を示している。この場合にも、図１３と同様に、一対の金属層５３、５４は互いの長辺が平行となるように配置され、さらに各金属層５３、５４から、その長辺に対して垂直な方向に延びるように複数の櫛型部分５３ａ、５４ａが形成されている。これらの櫛型部分５３ａ、５４ａは、誘電体層を介して互いにオーバーラップするように配置されることで、金属層５３、５４相互間に容量が形成される。
【００４７】
上記金属層５１と５３とは電気的に接続されて容量素子の一方の電極となり、金属層５１と５３とは電気的に接続されて容量素子の他方の電極となる。
【００４８】
ここで、上層の金属層５１とその下層の金属層５４とは、それぞれの櫛型部分５１ａ、５４ａが、誘電体層を介して互いにオーバーラップするように形成されており、かつ櫛型部分５１ａの櫛型部分５４ａと対向した面には、第１の実施の形態と同様に金属層５１と同じ材料からなる複数の凸部５４が設けられている。同様に、上層の金属層５２とその下層の金属層５３とは、それぞれの櫛型部分５２ａ、５３ａが、誘電体層を介して互いにオーバーラップするように形成されており、かつ櫛型部分５２ａの櫛型部分５３ａと対向した面には、第１の実施の形態と同様に金属層５２と同じ材料からなる複数の凸部５４が設けられている。
【００４９】
この実施の形態の容量素子では、上層の金属層（５１、５２）の、下層の金属層（５３、５４）と対向した面に複数の凸部を設けるようにしたので、図１６に示す従来例のように単に金属層を平面上でオーバーラップさせる場合と比べて、より大容量化を図ることができる。これを言い換えれば、従来と同程度の面積で、より大きな値の容量を形成することができる。
【００５０】
なお、この第３の実施の形態に係る容量素子では金属層を２層設ける場合について説明したが、これは金属層を３層以上設けることにより、より大容量化を図ることができる。
【００５１】
【発明の効果】
以上説明したようにこの発明によれば、容易に大容量化を図ることができる容量素子、半導体集積回路及びこれらの製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る容量素子の平面図。
【図２】図１中のＩＩ−ＩＩ線に沿った断面図。
【図３】第１の実施の形態に係る容量素子を製造する際の最初の製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】この発明の第２の実施の形態に係る半導体集積回路のチップの平面図。
【図８】図７中のＡ−Ａ´線に沿った断面図。
【図９】図７中のＢ−Ｂ´線に沿った断面図。
【図１０】図９の等価回路図。
【図１１】容量素子を回路要素として用いる積分回路の回路図。
【図１２】この発明の第３の実施の形態に係る容量素子のパターン平面図。
【図１３】図１２に示す容量素子の１層の金属層のパターン平面図。
【図１４】図１３に示す容量素子の下層の金属層のパターン平面図。
【図１５】従来の容量素子の斜視図。
【図１６】図１５とは異なる従来の容量素子のパターン平面図。
【符号の説明】
１１…第１の金属層、１２…誘電体層、１３…第２の金属層１３、１４…凹部、１５…凸部、２０…半導体チップ、２１…パッド電極、２２…第１の電源配線層、２３…第２の電源配線層、２４…層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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