(57)【要約】【課題】アンドープト非晶質シリコン層を形成した後、小さいサイズのグレイン成長が容易であるようにスパイク急速熱処理でアンドープト非晶質シリコン薄膜を結晶化させることにより、グレインサイズを小さく且つ均一に形成しながら小さいサイズのグレイン断面が円柱状の構造で界面の直角方向に成長した結晶を誘導して表面粗さを減少させ、全体面積にわたって電気的に均一に特性を得ることが可能な半導体素子の製造方法を提供する。【解決手段】半導体素子を形成するためのいろいろの要素が設けられた半導体基板上に非晶質シリコン層を形成する段階と、スパイク急速熱処理工程で非晶質シリコン層を先に結晶化させ、グレインサイズが小さく且つ均一な非晶質ポリシリコン層に形成する段階とを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体素子を形成するための複数種類の要素が設けられた半導体基板上に非晶質シリコン層を形成する段階と、
スパイク急速熱処理工程で前記非晶質シリコン層をあらかじめ結晶化させ、グレインサイズが小さく且つ均一に結晶化された非晶質ポリシリコン層に形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
半導体基板上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上に非晶質シリコン層を形成する段階と、
スパイク急速熱処理工程で前記非晶質シリコン層をあらかじめ結晶化させ、グレインサイズが小さく且つ均一に結晶化された非晶質ポリシリコン層に形成する段階と、
前記結晶化された非晶質ポリシリコン層上にパッド窒化膜を形成する段階と、
素子分離領域上の前記パッド窒化膜、前記結晶化された非晶質ポリシリコン層及び前記トンネル酸化膜を除去する段階と、
前記素子分離領域の前記半導体基板にトレンチを形成する段階と、
側壁酸化工程で前記トレンチの側壁及び底面に熱酸化膜を形成する段階と、
前記トレンチを絶縁物質で埋め込んで素子分離膜を形成する段階と、
全体上部にポリシリコン層を形成した後、前記素子分離膜上の前記ポリシリコン層を一部除去し、前記結晶化された非晶質ポリシリコン層及び前記ポリシリコン層からなるフローティングゲートを形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項３】
前記非晶質シリコン層がアンドープト（undoped）非晶質ポリシリコン層であることを特徴とする請求項１又は２記載の半導体素子の製造方法。
【請求項４】
前記非晶質シリコン層が３００℃以上、且つ６００℃以下の温度で形成されることを特徴とする請求項１又は２記載の半導体素子の製造方法。
【請求項５】
前記スパイク急速熱処理工程がＮ２ガス雰囲気中で１秒当り１００℃以上、且つ３００℃以下の昇温速度で瞬間加熱方式によって行われることを特徴とする請求項１又は２記載の半導体素子の製造方法。
【請求項６】
前記スパイク急速熱処理は、９００℃以上、且つ１０５０℃以下の温度で行われ、円柱状の構造で形成されたグレインサイズが６００Åよりも小さくなるように熱処理条件が調節されることを特徴とする請求項１又は２記載の半導体素子の製造方法。
【請求項７】
前記側壁酸化工程は、前記結晶化された非晶質ポリシリコン層の過多粒成長が発生する２次再結晶化を防止することが可能な温度で行われることを特徴とする請求項２記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、ポリシリコン層のグレインサイズ（Grain size）を小さく且つ均一に形成するための半導体素子の製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子の集積度が高くなるにつれて、ＮＡＮＤフラッシュメモリ素子を製造する過程で素子分離膜をＳＡ−ＳＴＩ（Self Aligned Shallow Trench Isolation）工程で形成し、これによりフローティングゲートを第１ポリシリコン層と第２ポリシリコン層とに分割して積層構造で形成している。この際、第１ポリシリコン層はアンドープト（undoped）非結晶シリコン層で形成するが、これにより後続の熱工程によって粗大なグレインサイズが形成される。
【０００３】
図１は熱工程によって非晶質シリコン層が結晶化された状態を示すＴＥＭ（透過電子顕微鏡：Transmission Electron Microscope）写真である。
【０００４】
図１を参照すると、グレインサイズは少なくとも約２００ｎｍ以上になるが、これはゲート臨界寸法（Gate Critical Dimension）の２倍を超える大きさであって、特定のセルにはグレインバウンダリー（Grain Boundary）が存在しないことも、特定のセルにはグレインバウンダリーが存在（激しい場合にはツイングレインバウンダリーも存在）することもある。このように、グレインサイズが大きくなるにつれて、ＦＮトンネリングを動作原理とするフラッシュメモリセルのプログラム／消去（Program/Erase）しきい値電圧の変化が大きくなる。これにより、グレインバウンダリーが相対的に密集した特定のセルは、通常水準のセルより消去速度がさらに速くなって過消去セル（Over-erased Cell）になる。このような現象は、グレインバウンダリー地域に存在するオキサイドバレー（Oxide Valley）で相対的に過度なリンの濃度によってエネルギー障壁高さの減少（Potential barrier height reduction）或いはエレクトロントラップ（Electron Trap）現象が発生することによるものである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の目的は、アンドープト非晶質シリコン層を形成した後、小さいサイズのグレイン成長が容易であるようにスパイク急速熱処理工程（Spike Rapid Thermal Process）でアンドープト非晶質シリコン薄膜を結晶化させることにより、グレインサイズを小さく且つ均一に形成しながら小さいサイズのグレイン断面が円柱状の構造で界面の直角方向に成長した結晶を誘導して表面粗さ（surface roughness）を減少させ、全体面積にわたって電気的に均一な特性を得ることが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の実施例に係る半導体素子の製造方法は、半導体素子を形成するためのいろいろの要素が設けられた半導体基板上に非晶質シリコン層を形成する段階と、スパイク急速熱処理工程で非晶質シリコン層を先に結晶化させ、グレインサイズが小さく且つ均一な非晶質ポリシリコン層に形成する段階とを含む。
【０００７】
前記において、非晶質シリコン層はアンドープト非晶質ポリシリコン層で形成することができ、３００℃以上、且つ６００℃以下の温度で形成することができる。
【０００８】
スパイク急速熱処理工程は、Ｎ２ガス雰囲気中で１秒当り１００℃以上、且つ３００℃以下の昇温速度で瞬間加熱方式で行うことができる。また、９００℃以上、且つ１０５０℃以下の温度で行い、円柱状の構造で形成されたグレインサイズが６００Åよりも小さくなるように熱処理条件を調節することができる。
【発明の効果】
【０００９】
本発明は、ポリシリコン層のグレインサイズを小さく且つ均一に形成してセル当り存在するグレイン密度（Grain density）を均一にすることにより、セル間プログラム／消去（Program/Erase）しきい値電圧の変化を減少させて素子の電気的特性及び信頼性を向上させることができる。
【００１０】
また、スパイク急速熱処理を適用して非晶質アンドープトポリシリコン層を結晶化することにより、表面粗さが劣化することを効果的に抑制することができ、高温ドープトポリシリコンを使用する場合の如く追加的で制御し難いポリシリコン化学的機械的研磨工程を省くことができる。そして、フラッシュメモリ素子の場合は電荷保存（Retention）特性を向上させるのに有利である。
【００１１】
そして、複雑な工程／装備の追加所要なく既存の装備と工程を用いて応用／適用可能なので、低いコストと高い信頼性を有する素子形成が可能である。
【００１２】
さらに、本発明は、スパイク急速熱処理でシリコン層を先行熱処理することにより、最終的にフラッシュメモリ素子の製造完了時或いはデキャップ（Decap）時にフローティングゲート用ポリシリコン層の微細構造を最大１０００Å以内に制御することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。本発明の範囲は特許請求の範囲によって理解されるべきである。
【００１４】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜或いは半導体基板に直接接触して存在することもでき、あるいはその間に第３の膜が介在されることもできる。また、図面において、各層の厚さ又は大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を指す。
【００１５】
図２及び図３は本発明の実施例に係る半導体素子のポリシリコン層形成方法を説明するための素子の断面図である。図４は本発明の実施例によって円柱状に成長したポリシリコン層を示すＴＥＭ写真である。
【００１６】
図２（ａ）を参照すると、半導体素子を形成するためのいろいろの要素（複数種類の要素）が設けられた半導体基板201上にトンネル酸化膜202及びアンドープト非晶質ポリシリコン層203を順次形成する。この際、アンドープト非晶質ポリシリコン層203は３００℃以上、且つ６００℃以下の温度で２００Å〜６００Åの厚さに形成することが好ましい。
【００１７】
図２（ｂ）を参照すると、図２（ａ）に示すアンドープト非晶質ポリシリコン層203のグレインが小さく且つ均一に形成されるよう、瞬間加熱方式のスパイク急速熱処理工程を行い、図２（ａ）に示すアンドープト非晶質ポリシリコン層203を先に結晶化させ、結晶化されたポリシリコン層204を形成する。この際、スパイク急速熱処理はＮ２ガス雰囲気中で１秒当たり１００℃以上、且つ３００℃以下の昇温速度で温度９００℃以上、且つ１０５０℃以下の範囲で行い、円柱状の構造で形成されたグレインサイズが６００Åよりも小さくなるよう、集積度または工程条件によってスパイク急速熱処理条件を調節することができる。
【００１８】
このような条件でスパイク急速熱処理を行って図２（ａ）に示すアンドープト非晶質ポリシリコン層203を先に結晶化させることにより、図４に示すように、小さいグレインを均一に実現することができる。また、小さいグレインの断面が円柱状の構造で界面の直角方向に成長した結晶を誘導して表面粗さを減少させ、後続の工程でポリシリコン層を形成した後、ＯＮＯ(oxide-nitride-oxide)誘電体膜との界面の安定化を図ることができる。
【００１９】
このようにスパイク急速熱処理工程でグレインサイズが小さければ、均一で表面粗さの良好なポリシリコン層204を形成することにより、ポリシリコン層204の全体領域にわたって均一な電気的特性を得ることができる。
【００２０】
図２（ｃ）を参照すると、全体上部にパッド窒化膜205を形成する。パッド窒化膜205はＬＰＣＶＤ(低圧化学気相蒸着；Low Pressure Chemical Vapor Deposition)法で形成することができ、７００Å〜１２００Å程度の厚さに形成することができる。
【００２１】
図３（ａ）を参照すると、素子分離マスクを用いたエッチング工程で素子分離領域上のパッド窒化膜205、結晶化されたポリシリコン層204及びトンネル酸化膜202を順次エッチングして除去し、素子分離領域を定義する。これにより、素子分離領域の半導体基板201の表面に露出される。次に、トレンチエッチング工程によって素子分離領域の半導体基板201を所定の深さまでエッチングしてトレンチ206を形成する。
【００２２】
前記において、トレンチエッチング工程はトレンチ206の側壁傾斜角が８０°〜８８°となるように行う。
【００２３】
図３（ｂ）を参照すると、トレンチエッチング工程を行う間、高エネルギーのイオン衝撃で引き起こされたシリコン損傷をキュアリングし、或いは同時にトレンチ206の上部及び下部コーナーを丸くラウンド処理するために、側壁酸化工程でトレンチ206の側壁及び底面を酸化させる。これにより、トレンチ206の側壁及び底面に熱酸化膜207が形成される。
【００２４】
側壁酸化工程は、ドライ酸化方式又はウェット酸化方式で行うことができ、結晶化されたポリシリコン層204の過多粒成長が発生する２次再結晶化を防止するために、８００℃〜９００℃の温度で行うことが好ましい。一方、側壁酸化工程は熱酸化膜207が３０Å〜１００Åの厚さに形成されるように行うことが好ましい。
【００２５】
次に、トレンチ206を絶縁物質で埋め込んで素子分離膜208を形成する。この際、素子分離膜208はＨＤＰ（High Density Plasma）酸化物でトレンチ206を埋め込むことが好ましく、パッド窒化膜205上に形成されるＨＤＰ酸化物は化学的機械的研磨工程で除去する。
【００２６】
図３（ｃ）を参照すると、図３（ｂ）に示すパッド窒化膜205を除去する。この際、図３（ｂ）に示すパッド窒化膜205はリン酸（Ｈ３ＰＯ４）を用いて除去することができる。
【００２７】
次に、全体上部にポリシリコン層209を形成した後、エッチング工程で素子分離膜208上のポリシリコン層209を部分的に一部除去することにより、ワードライン方向に隣り合うセルから分離されるポリシリコン層209が形成される。
【００２８】
ポリシリコン層209はＳｉＨ４またはＳｉ２Ｈ６とＰＨ３ガスを用いてＬＰＣＶＤ法で形成することができる。さらに具体的には、工程条件を例えば５１０℃〜５５０℃の温度と０.１Torr〜３Torrの圧力でＬＰＣＶＤ方式によってポリシリコン層209を形成し、１０００Å〜２０００Åの厚さに形成することができる。この際、ポリシリコン層209にドープされたＰ濃度は１.０Ｅ２０atoms/cc〜２.０Ｅ２０atoms/cc程度に調節することが好ましい。一方、ポリシリコン層209をパターニングするためのエッチング工程は、垂直または傾斜エッチング方式で行ってポリシリコン層209間の間隔を確保するようにする。
【００２９】
前記において、ポリシリコン層209は、結晶化されたポリシリコン層204と電気的に接触してフローティングゲート210を成し、フローティングゲート210の面積を増加させる役割を果たす。これにより、フラッシュメモリセルが製造される。
【図面の簡単な説明】
【００３０】
【図１】熱工程によって非晶質シリコン層が結晶化された状態を示すＴＥＭ写真である。
【図２】本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図３】本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図４】本発明の実施例によって円柱状（columnar）に成長したポリシリコン層を示すＴＥＭ写真である。
【符号の説明】
【００３１】
２０１    半導体基板
２０２    トンネル酸化膜
２０３    非晶質シリコン層
２０４    結晶化されたシリコン層
２０５    パッド窒化膜
２０６    トレンチ
２０７    熱酸化膜
２０８    素子分離膜
２０９    ポリシリコン層
２１０    フローティングゲート
【図２】
2005026655.tif 000003
【図３】
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【図１】
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【図４】
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