(57)【要約】【課題】  システムとしての実装面積の削減や、コストダウンを達成する。【解決手段】  入力デジタル映像信号をフィルタ処理するデジタルフィルタ部と、前記デジタルフィルタ部から出力された映像信号をシグマデルタ変調するシグマデルタ変調部と、前記シグマデルタ変調されたデジタル映像信号をアナログ信号に変換するＤＡ変換部と、任意の出力インピーダンスマッチングを図った信号出力部とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力デジタル映像信号をフィルタ処理するデジタルフィルタ部と、
前記デジタルフィルタ部から出力された映像信号をシグマデルタ変調するシグマデルタ変調部と、
前記シグマデルタ変調されたデジタル映像信号をアナログ信号に変換するＤＡ変換部と、
任意の出力インピーダンスマッチングを図った信号出力部とを備えることを特徴とする映像信号処理装置。
【請求項２】
前記シグマデルタ変調部の動作周波数が１３．５ＭＨｚのｍ倍（ｍは整数）であることを特徴とする請求項１記載の映像信号処理装置。
【請求項３】
前記ｍが１０以下であることを特徴とする請求項２記載の映像信号処理装置。
【請求項４】
前記シグマデルタ変調部の動作周波数が任意の映像信号のカラーサブキャリア信号周波数のｎ倍（ｎは整数）であることを特徴とする請求項１記載の映像信号処理装置。
【請求項５】
前記ｎが４０以下であることを特徴とする請求項４記載の映像信号処理装置。
【請求項６】
前記デジタルフィルタ部において、通過帯域を制限することに加え、伝送信号を補間しながら信号の伝送周波数を逓倍（オーバーサンプリング）することを特徴とする請求項１〜５記載の映像信号処理装置。
【請求項７】
前記シグマデルタ変調部の出力値の数が４ｂｉｔ（１６値）以下であることを特徴とする請求項１〜６記載の映像信号処理装置。
【請求項８】
前記信号出力部が７５Ω前後の出力インピーダンスとなるドライバであることを特徴とする請求項１〜７記載の映像信号処理装置。
【請求項９】
前記ドライバの出力振幅が、外部で７５Ω終端時に１Ｖｐｐ前後であることを特徴とする請求項８記載の映像信号処理装置。
【請求項１０】
任意のランダムデジタル出力値を発生する手段を備えることを特徴とする請求項１〜９記載の映像信号処理装置。
【請求項１１】
前記映像信号は、輝度信号とクロマ信号とからなるコンポーネント映像信号または、コンポジット映像信号であることを特徴とする請求項１〜１０記載の映像信号処理装置。
【請求項１２】
前記デジタルフィルタ部と、前記シグマデルタ変調部と、前記ＤＡ変換部と、前記信号出力部は一つのＩＣとして構成され、前記ＩＣの外部に低次のアナログローパスフィルタを有することを特徴とする請求項１〜１１記載の映像信号処理装置。
【請求項１３】
アナログ映像信号をデジタル映像信号に変換するＡＤ変換部を備え、前記ＡＤ変換部から出力されたデジタル映像信号を前記デジタルフィルタ部に供給し、前記ＡＤ変換部も前記ＩＣ内に構成されることを特徴とする請求項１２記載の映像信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
デジタル信号をアナログ信号に変換する機能を含む映像信号処理回路または装置に関する。
【背景技術】
【０００２】
従来デジタルビデオカメラなどにおける映像信号出力部は、映像信号をデジタル処理するＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）にＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を含み、デジタル処理された信号をデジタル信号からアナログ信号へ変換して出力している物も多い。（構成によってはＤＡＣがＡＳＩＣと独立している場合もある。）そして、そのアナログ信号を波形歪や位相遅れの影響が極力出ないように配慮しつつ高次のアナログフィルタを通した後で、民生用の映像信号系の一般的な出力インピーダンスである７５Ωになるように、７５Ωドライバによりインピーダンス整合を図って映像信号を駆動し、ＴＶモニタなどの外部映像機器へ送り出している。
【０００３】
一方、ＤＡＣ部を見ると、従来からオーディオ信号処理の世界では、例えばＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｋ）のサンプリング周波数４４．１ｋＨｚの数十倍の周波数（６４倍や１２８倍）でのオーバーサンプリングと４ｂｉｔ程度の少ない入力ビット数のＤＡＣの組み合わせや、更には、シグマデルタ方式の１ビットＤＡＣなどの実用化も進んできたが、扱う信号の周波数帯域がビデオ帯域での採用は見られない。
【０００４】
また、映像信号を扱う機器での一例をあげると、通常、ＤＡＣには入力ビット数８ｂｉｔ〜１２ｂｉｔ、動作周波数２７Ｈｚ〜１０８ＭＨｚ程度のものが使用されており、シグマデルタ変調を組み合わせたＤＡＣは見られない。加えて、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスのＡＳＩＣ内に、ビデオ信号ドライブ用の７５Ωドライバをも合わせて取り込み、外部アナログデバイスを極力簡略化するような実施例も見当たらない。
【特許文献１】特開平７−３８５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
こうした背景の下、ＡＳＩＣのＣＭＯＳ製造プロセスは微細化が進み、半導体チップのダイサイズの小型化や周辺回路のＡＳＩＣへの取り込みなどが行われ、映像装置の更なる小型化や低コスト化、低消費電力化が求められている。そうした中で、通常の多ビットＤＡＣ（８ｂｉｔ〜１２ｂｉｔ）などのアナログマクロも、信号出力品位を落とすことなく（逆に品位を上げていく中でも）、何らかの工夫により小型化する必要がある。加えて外部で組み合わされることの多い、アナログフィルタやドライバ回路等の削減も考えねばならない。
【０００６】
また現状では、デジタルビデオカメラなどでもビデオ信号の入出力部は、アナログ信号ドライバ部や、高次のアナログフィルタ等があるためなどの理由もあり、ＣＭＯＳプロセスのみで作られるデジタル処理部のＡＳＩＣとしては一つになっておらず、例えばＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ-ＣＭＯＳ）プロセスを用いた独立チップが用いられているものがある。ＢｉＣＭＯＳでは２つのプロセス、アナログライン出力信号をドライブするのが容易なＢｉｐｏｌａｒプロセスと、デジタル信号処理を行うために用いるＣＭＯＳプロセスを用いた回路を、ＡＳＩＣとして同一半導体チップ上に形成している。映像信号をデジタル処理する主要なＡＳＩＣと別チップであれば、当然コストがかかり、単一チップで作るにしても、上記のような製造プロセスなのでコスト高となってしまう。
【０００７】
一方、見かけ上、同一パッケージ内に数種類のプロセスチップを配線まで含めて１つのパッケージに実装するマルチチップモジュール（Ｍｕｌｔｉ−ｃｈｉｐ Ｍｏｄｕｌｅ）化や、スタックド・マルチチップ・パッケージ技術等々もあるが、使用可能な半導体セルが限られたり、単一半導体チップのパッケージよりも、やはりコスト高となってしまう。
【０００８】
本発明はこの様な問題を解決し、ＡＳＩＣ製造上の特殊なプロセスを用いること無くＣＭＯＳプロセスのみで製造可能で、ＡＳＩＣ内部でのＤＡＣ機能部の小型化、低消費電力化、外部ＩＣの削減や単純化などが実現でき、システムとしての実装面積の削減や、コストダウンを達成することを目的とする。
【０００９】
また、主たるフィルタをデジタル化することで信号レベルや位相などの特性ばらつきを抑制可能となる。更に外部にローパスフィルタが必要な場合でも、低次の特性の緩やかな物で済むので、信号劣化も無く安価に構成可能である。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明では、以下の構成を採用している。
【００１１】
即ち、本発明の映像信号処理装置は、入力デジタル映像信号をフィルタ処理するデジタルフィルタ部と、前記デジタルフィルタ部から出力された映像信号をシグマデルタ変調するシグマデルタ変調部と、前記シグマデルタ変調されたデジタル映像信号をアナログ信号に変換するＤＡ変換部と、任意の出力インピーダンスマッチングを図った信号出力部とを備える。
【発明の効果】
【００１２】
本発明によれば、ビデオ帯域を主として扱うＡＳＩＣにおいて、シグマデルタ変調とオーバーサンプリングの特徴を活かして小さな規模のＤＡＣおよび、ビデオ用７５Ω出力ドライバを内蔵することを特徴とている。これらにより、従来のＡＳＩＣに内蔵していたＤＡＣ部を置き換え、ＡＳＩＣ内部での占有面積を削減し、更に、外部に有ったアナログフィルタ機能を取り込むことで、デジタルフィルタによるフィルタ特性の安定化や精度の高い高調波フィルタリングを行い、７５Ωドライバの取り込みにより７５Ωドライバが持つＬＰＦ特性も利用して、ＡＳＩＣ外部のフィルタなどの付随回路を簡易化することを可能とし、システムとしての小型化とローコスト化を実現している。
【発明の最良の実施形態】
【００１３】
以下に本発明の実施例について説明する。
【実施例１】
【００１４】
以下に、映像信号処理ＡＳＩＣを用いた映像信号処理装置における本発明の第１の実施例を図１に基づいて説明する。
【００１５】
図１に、本発明の実施例１に関るＡＳＩＣを含んだ概略ブロック図を示す。
【００１６】
図１に示すように、１０１はＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）で、ＡＳＩＣ１Ａに入力されるアナログ信号をデジタル信号に変換する。ここでは、サンプリングレート２７ＭＳＰＳ（Ｍｅｇａ Ｓａｍｐｌｅｓ ｐｅｒ Ｓｅｃｏｎｄ）、出力８ｂｉｔのＡＤＣである。
【００１７】
１０２はデジタル信号処理部で、必要に応じて、各種信号フォーマットへのエンコードやデコード、デジタルデータの圧縮／伸張、またはフィルタリングや各種画像処理を行う。
【００１８】
１０３はシステム制御部で、ここでは汎用メモリー等の信号処理、各種制御に必要な機能を含んでいるものとする。
【００１９】
１０４はゲインコントロール部で、システム制御部１０３により制御されるレジスタとする。このレジスタの値とデジタル補間フィルタ１０５の出力値を乗算することで、ゲイン調整する。
【００２０】
１０５はデジタル補間フィルタ部で、デジタル信号処理部１０２で処理された８bitのデジタル信号に出力映像信号として不要な１０ＭＨｚ以上の帯域除去フィルタをかけながら補間することで、２７ＭＨｚ、８ｂｉｔデータを１０８ＭＨｚ、１１ｂｉｔまでオーバーサンプリングする。
【００２１】
１０６はＳＤＭ（Ｓｉｇｍａ Ｄｅｌｔａ Ｍｏｄｕｌａｔｉｏｎ）部（”Ｓｉｇｍａ”と”Ｄｅｌｔａ”の前後が逆になる呼び方もある）で、デジタル補間フィルタ部１０５でオーバーサンプリングされたデータを受けて、動作周波数１０８ＭＨｚでシグマデルタ変調（ΣΔ変調、デルタシグマ変調、ΔΣ変調などとも呼ばれる）を行い、４ｂｉｔ（１６値）のデータとして出力する。
【００２２】
１０７はＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）部で、ＳＤＭ部１０４と同一周波数で動作し、ＳＤＭ部１０４で４ｂｉｔ（１６値）にシグマデルタ変調された入力を受けて、アナログ信号に変換する。ここでは、ごく一般的並列変換方式のＤＡＣとし、通常、映像信号用として用いられる、８ｂｉｔ〜１２ｂｉｔ程度の入力幅の半分以下を想定しているので、少ビットＤＡＣと呼ぶこととする。
【００２３】
１０８は７５Ωドライバ部で、トランジスタ回路で構成されており、ＤＡＣ部１０７からのアナログ信号を受けて、７５Ωへの出力インピーダンス整合を行う。１０９はカップリングコンデンサで、ＡＳＩＣ１Ａとコネクタ１１１を介して接続される外部機器（不図示）との間のＤＣ成分をカットし、ＡＣカップリングする。１１０は低次ローパスフィルタ（ＬＰＦ）部で、伝送する信号として不要な高調波成分の漏れがある場合に、これを緩やかにカットする。１１１はコネクタ部で、ビデオ信号を扱うＲＣＡジャックまたはＳ端子などである。１１２はクロック発生供給部で、発振器１１３から供給された基本動作クロックを、内蔵するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）で逓倍し、逓倍したクロックからカウンタによる分周クロックなどを発生し、他のそれぞれのブロックに位相管理された必要動作クロックを供給する。
【００２４】
１１３は発振器で、ＡＳＩＣの基本動作クロックを供給する。また、クロック供給方法は、発振器に限らず、発振子や他のデバイスからの供給を受けてもかまわない。１ＡはＡＳＩＣとしてのまとまりを示しており、１０１〜１０８、１１２を含んでいる。ここで１ＡはＣＭＯＳプロセスのみで作られているものとする。
【００２５】
これに対して、図２は従来型のシステム構成であり、２０１はＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）で、ＡＳＩＣ２Ａに入力されるアナログ信号をデジタル信号に変換する。ここでは、サンプリングレート２７ＭＳＰＳ（Ｍｅｇａ Ｓａｍｐｌｅｓ ｐｅｒ Ｓｅｃｏｎｄ）、出力８ｂｉｔのＡＤＣとする。２０２はデジタル信号処理部で、必要に応じて、各種信号フォーマットへのエンコードやデコード、デジタルデータの圧縮／伸張、またはフィルタリングや各種画像処理を行う。２０３はシステム制御部で、ここでは汎用メモリー等の信号処理、各種制御に必要な機能を含んでいるものとする。２０４はゲインコントロール部で、システム制御部２０３により制御されるレジスタとする。このレジスタの値により、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）のデューティー比を変化させて、多ビットＤＡＣ２０６のリファレンス電圧制御ピン２０５を制御することで、ＤＡＣ２０６の出力レンジを決めるリファレンスレベル値を変化させてゲイン調整を行う。２０５はゲインコントロール信号で、ゲインコントロール２０４からのＰＷＭ信号をＡＳＩＣ外部でＲＣローパスフィルタ（不図示）で平滑化し、多ビットＤＡＣ２０６のリファレンス電圧制御ピンをレベル制御して、多ビットＤＡＣ２０６の信号出力レベルを制御する。
【００２６】
２０６はＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）部で、デジタル信号処理部２０２で処理された２７ＭＨｚ、８ｂｉｔのデジタル信号を受けて、２７Ｍｈｚの動作周波数でステップパルス状のアナログ信号に変換する。ここでは、ごく一般的な並列変換型のDACを想定していて、後置のアナログＩＣ２Ｂ内の高次アナログフィルタ２０７（後置フィルタ）を通すことで、きれいなアナログ信号波形としている。また、ここでは、通常、映像信号用として用いられる、８ｂｉｔ〜１２ｂｉｔ程度の入力幅の物を想定しているので、少ビットＤＡＣ１０７の４ｂｉｔ幅よりも倍以上多いので、多ビットＤＡＣと呼ぶこととする。
【００２７】
２０７は高次のアナログフィルタ部で、多ビットＤＡＣ２０６から出力されるステップパルス上のアナログ信号にローパスフィルタ／バンドパスフィルタをかけて、後段の７５Ωドライバ２０８を通じて伝送する信号として不要な高調波成分をカットして、滑らかなアナログ信号とする。通常、輝度（Ｙ）信号はＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、クロマ（Ｃ）信号等はＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）を通す。
【００２８】
２０８は７５Ωドライバ部で、高次アナログフィルタ部２０７で不要周波数をカットしたアナログ信号を受けて、７５Ωへの出力インピーダンス整合を行うと共に、コネクタ２１０に接続されるケーブル（不図示）を介して外部に接続されるＴＶモニタ（不図示）等へ、映像信号を伝送する。
【００２９】
２０９はカップリングコンデンサで、アナログＩＣ ２Ｂとコネクタ２１０を介して接続される外部機器（不図示）との間のＤＣ成分をカットし、ＡＣカップリングする。２１０はコネクタ部で、ビデオ信号を扱うＲＣＡジャックまたはＳ端子である。２１１はクロック発生供給部で、発振器２１２から供給された基本動作クロックを、内蔵するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）で逓倍し、逓倍したクロックからカウンタによる分周クロックなどを発生し、他のそれぞれのブロックに位相管理された必要動作クロックを供給する。２１２は発振器で、ＡＳＩＣの基本動作クロックを供給する。また、クロック供給方法は、発振器に限らず、発振子や他のデバイスからの供給を受けてもかまわない。
【００３０】
２ＡはＡＳＩＣとしてのまとまりを示しており、２０１〜２０４、２０６、２１１を含んでいる。ここで２ＡはＣＭＯＳプロセスのみで作られているものとする。
【００３１】
２ＢはアナログＩＣとしてのまとまりを示しており、２０７〜２０８を含んでいる。ここで２Ｂは、Ｂｉｐｏｌａｒプロセスのみ、または、別途フィルタ特性を可変するためのデジタル処理がある場合などは、ＢｉｐｏｌａｒプロセスとＣＭＯＳプロセスを組み合わせたＢｉＣＭＯＳプロセスで作られているものとする。
【００３２】
以下、図１のＡＳＩＣにおける機能について、図２の従来例と比較しながら、本発明の特徴を説明する。
【００３３】
図１、２のそれぞれにおける、アナログ信号の入力段１０１／２０１から１０２、１０３，１０４／２０２、２０３、１０４にかけてのＤＡＣ及びデジタル信号処理に関しては、本発明の本質とは特に関係が無い。デジタル信号から外部機器等をドライブするためのアナログ信号を生成するまでの間に特徴がある。
【００３４】
即ち、図２の８ｂｉｔの多ビットＤＡＣ２０６を、図１のＳＤＭ１０６と４ｂｉｔ入力の少ビットＤＡＣ１０７に置き換えることで、ＤＡＣ部の回路量が大幅（構成によるが最低でも数分の１にはなる）に削減可能であり、消費電力も低減される。
【００３５】
また、図１のＳＤＭ部１０６及び少ビットＤＡＣ１０７の動作周波数を、１３．５ＭＨｚの整数倍、ここでは、８倍の１０８ＭＨｚ （＝１３．５Ｍｈｚ × ８）とし、図１のデジタル補間フィルタ１０５と合わせてデジタル信号処理１０２からの８ｂｉｔ、２７ＭＨｚのデジタル信号をフィルタリングとデータ補間をして１１ｂｉｔ、１０８ＭＨｚまでオーバーサンプリング処理を行い、映像信号帯域として不用な高周波成分を除去し、折り返し雑音を高い周波数にシフトしてしまう。
【００３６】
主たるフィルタをデジタル化することで信号レベルや位相などの特性ばらつきを抑制し、加えて、７５Ωドライバをも内蔵する。
【００３７】
これらにより、仮に外部にローパスフィルタが必要な場合でも、図２で必要とされた高次アナログフィルタ２０６（後置フィルタ）を必要とせずに、群遅延や周波数劣化の心配のきわめて少ないシンプルな低次ローパスフィルタ１１０を用いることを可能とし、信号劣化無く安価に構成可能である。
【００３８】
ここでの使用動作クロックは、一般的な手法として、発振器１１３を２７ＭＨｚの源発信として、その２７ＭＨｚをクロック発生供給部１１２内部で２分周して１３．５ＭＨｚを作り、これをクロック発生供給部１１２内のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）で逓倍（ここでは８逓倍）することで、１０８ＭＨｚの動作クロックを作る。また、その１０８ＭＨｚで動作するカウンタを構成し、そのカウンタ値から分周されたクロックを生成することで、ＡＤＣ１０１やデジタル補間フィルタ部１０５、ＳＤＭ１０６や少ビットＤＡＣ１０７等で必要な位相管理されたクロックを作り出している。
【００３９】
よって、ビデオ帯域を主として扱うＡＳＩＣにおいて、シグマデルタ変調とオーバーサンプリングの特徴を活かして少ビットＤＡＣを用いることで、ＤＡＣ部のＡＳＩＣ内部での占有面積及び消費電力を削減する。なおかつ、７５Ωドライバを内蔵したことによる小型化とドライバ部のローパス特性及び、オーバーサンプリングの効果によりＡＳＩＣ外部のフィルタ等の付随回路を簡易化することが可能となり、システム全体としての小型化、低消費電力化、ローコスト化等が実現できる。
【実施例２】
【００４０】
以下に本発明の映像信号処理ＡＳＩＣを用いた映像記録装置における第２の実施例について、図面は実施例１と同じ図面を参照しながら説明する。
【００４１】
この実施例２は、上述の実施例１におけるＳＤＭ部１０６、少ビットＤＡＣ１０７の動作周波数が、１３．５ＭＨｚの整数倍ではなく、入力映像信号のサブキャリア周波数の整数倍である実施形態である。
【００４２】
即ち、図１のＳＤＭ部１０６及び少ビットＤＡＣ１０７の動作周波数（ＮＴＳＣの場合ｃｌｋ＿ｎｔｓｃ、またはＰＡＬの場合ｃｌｋ＿ｐａｌ）を、映像信号のサブキャリア周波数の整数倍、ここでは３０倍とすると、
映像信号がＮＴＳＣの場合のサブキャリア周波数は、
Ｆｓｃ＿ｎｔｓｃ  ≒  ３．５７９５４５ＭＨｚ
映像信号がＰＡＬの場合のサブキャリア周波数は、
Ｆｓｃ＿ｐａｌ    ≒  ４．４３３６１８７５ＭＨｚ
であることから、
ＮＴＳＣの場合の動作周波は、
ｃｌｋ＿ｎｔｓｃ  ≒  １０７．３８６３５ＭＨｚ（＝３．５７９５４５ＭＨｚ × ３０）
ＰＡＬの場合の動作周波数は、
ｃｌｋ＿ｐａｌ    ≒  １３３．００８５６２５ＭＨｚ（＝４．４３３６１８７５ＭＨｚ × ３０）
となる。
【００４３】
ここで、例えばＡＤＣ１０１へ供給する動作クロック周波数を考えると、上述の実施例１の場合の２７ＭＨｚに近い値では、
ＮＴＳＣの場合のＡＤＣ動作周波
ＡＤＣｃｌｋ＿ｎｔｓｃ  ≒  ２６．８４６５８７５ＭＨｚ（＝１０７．３８６３５ＭＨｚ ／ ４）
ＰＡＬの場合のＡＤＣ動作周波数は、
ＡＤＣｃｌｋ＿ｐａｌ    ≒  ２６．６０１７１２５ＭＨｚ（＝１３３．００８５６２５ＭＨｚ ／ ５）
などとなる。
【００４４】
使用クロックは、一般的な手法として、発振器１１３をそれぞれの映像フォーマットのサブキャリア周波数の源発信として、そのサブキャリア周波数をクロック発生供給部１１２内のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）で逓倍（ここでは３０逓倍）することで、上記のｃｌｋ＿ｎｔｓｃ、ｃｌｋ＿ｐａｌのような動作クロックを作る。また、そのｃｌｋ＿ｎｔｓｃまたはｃｌｋ＿ｐａｌで動作するカウンタを構成し、そのカウンタ値から分周されたクロックを生成することで、ＡＤＣ１０１やデジタル補間フィルタ部１０５、ＳＤＭ部１０６や少ビットＤＡＣ１０７等で必要な位相管理されたクロックを作り出している。
【００４５】
上記の場合、映像信号フォーマットにより、ＡＤＣ部１０１の動作周波数が変わることになる。しかしながら、システム構成としては、ここでの例以外にも多数考えられ、上述の実施例１の場合と同様に、発振器１１３を２７ＭＨｚの源発信として、サブキャリア周波数は、この２７ＭＨｚでカウンタを構成して、そのカウンタ値によりサブキャリアのｓｉｎ／ｃｏｓカーブのテーブル値を読み出すことなどにより、サブキャリアを作り出しても良い。更に、信号経路において、位相関係が同期化されていない場合には、非同期サンプリング周波数の乗り換え制御を行うことでも、システムとしては成り立つ。
【００４６】
したがって、この実施例２は、上述の実施例１と同様に、入力映像信号のサブキャリア周波数の整数倍の動作クロックを使用しても、ビデオ帯域を主として扱うＡＳＩＣにおいて、シグマデルタ変調とオーバーサンプリングの特徴を活かして少ビットＤＡＣを用いることで、ＤＡＣ部のＡＳＩＣ内部での占有面積及び消費電力を削減できる。なおかつ、７５Ωドライバを内蔵したことによる小型化と、ドライバ部のローパス特性及び、オーバーサンプリングの効果によりＡＳＩＣ外部のフィルタ等の付随回路を簡易化することが可能となり、システム全体としての小型化、低消費電力化、ローコスト化等が実現できる。
【実施例３】
【００４７】
以下に本発明の映像信号処理ＡＳＩＣを用いた映像記録装置における第３の実施例について、図面を参照しながら説明する。
【００４８】
図３に、本発明の実施例３に係るＡＳＩＣの概略ブロック図を示す。
【００４９】
この実施例３は、１０１〜１１３は、実施例１、実施例２の図１での説明と同じであるが、ランタイムノイズ発生部１１４が追加されている。、
ランダムノイズ発生部１１４は、１ｂｉｔのランダム値を発生し出力し、ゲイン調整されたデジタル補間フィルタ１０５の出力のＬＳＢに加算する。
【００５０】
以下、図３のＡＳＩＣにおける機能について説明する。
【００５１】
入力されるアナログ映像信号が、ノイズのほとんど無く品位の高い、輝度が一定のグレー信号などだった場合、即ち、極めてフラットな映像信号が入力された場合に、シグマデルタ変調の周期性により、出力映像に特定のビートが見られることがある。この不具合を解消するために、わざと、映像信号のＬＳＢ（最下位ビット）にランダムノイズを重畳し、擬似的なディザ（ｄｉｔｈｅｒｉｎｇ）処理を行うことで、画質が改善される。
【００５２】
したがって、この実施例３によると、ビデオ帯域を主として扱うＡＳＩＣにおいて、シグマデルタ変調とオーバーサンプリングの特徴を活かして少ビットＤＡＣを用いることで、ＤＡＣ部のＡＳＩＣ内部での占有面積及び消費電力を削減する。なおかつ、７５Ωドライバを内蔵したことによる小型化とドライバ部のローパス特性及び、オーバーサンプリングの効果によりＡＳＩＣ外部のフィルタ等の付随回路を簡易化することが可能となり、システム全体としての小型化、低消費電力化、ローコスト化等が実現でき、更に、システムによって起こりうる、特定入力映像における出力映像に対するビート問題なども、ランダムノイズを重畳して擬似的なディザ処理を行うことで解決可能となる。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る第１、第２の実施例（実施例１、２）の映像信号処理装置の構成例を示すプロック図である。
【図２】従来型の映像信号処理装置の構成例を示すプロック図である。
【図３】本発明に係る第３の実施例（実施例３）の映像記信号処理装置の構成例を示すプロック図である。
【符号の説明】
【００５４】
１０１      ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）部
１０２      デジタル信号処理部
１０３      システム制御部
１０４      ゲインコントロール部
１０５      デジタル補間フィルタ部
１０６      ＳＤＭ（Ｓｉｇｍａ Ｄｅｌｔａ Ｍｏｄｕｌａｔｉｏｎ）部
１０７      ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）部
１０８      ７５Ωドライバ部
１０９      カップリングコンデンサ
１１０      低次ローパスフィルタ（ＬＰＦ）部
１１１      コネクタ部
１１２      クロック発生供給部
１１３      発振器
１１４      ランダムノイズ発生部
【図１】
2005175548.tif 000003
【図２】
2005175548.tif 000004
【図３】
2005175548.tif 000005