(57)【要約】【課題】磁気メモリセルの論理状態を切り換える可能性がある漂遊磁界から磁気メモリセルを保護すること。【解決手段】メモリウェーハ(100)は、その上に配置されたメモリチップ(110)を有する第１の表面(152)であって、そのメモリチップ(110)がメモリウェーハの外面(154)を画定する、第１の表面(152)と、外面(154)と反対側にある第２の表面(158)とを含む。透磁性のシールド層(180)が、メモリウェーハ(100)の外面(154)および第２の表面(158)の少なくとも一方の上に広がる。【選択図】図１０
2005026694.tif 000002
【特許請求の範囲】
【請求項１】
メモリウェーハ（１００）であって、
その上に配置されたメモリチップ（１１０）を有する第１の表面（１５２）であって、そのメモリチップ（１１０）が前記メモリウェーハ（１００）の外面（１５４）を画定する、第１の表面と、
前記外面（１５４）と反対側にある第２の表面（１５８）と、および
前記メモリウェーハ（１００）の前記外面（１５４）および前記第２の表面（１５８）の少なくとも一方の上に広がる透磁性のシールド層（１８０）とを含む、メモリウェーハ。
【請求項２】
前記メモリチップ（１１０）が、複数のメモリセル（１２６）を有する複数のメモリアレイ（１２０）を含む、請求項１に記載のメモリウェーハ。
【請求項３】
前記メモリセル（１２６）が磁気ランダムアクセスメモリセルである、請求項２に記載のメモリウェーハ。
【請求項４】
前記メモリチップ（１１０）上に配置されたボンディングパッド（１２８）をさらに含む、請求項１に記載のメモリウェーハ。
【請求項５】
前記ボンディングパッド（１２８）が、前記メモリウェーハ（１００）の前記外面（１５４）を介して電気的にアクセス可能である、請求項４に記載のメモリウェーハ。
【請求項６】
前記透磁性のシールド層（１８０）が、軟磁性材料からなる、請求項１に記載のメモリウェーハ。
【請求項７】
前記透磁性のシールド層（１８０）が、１００より大きな透磁率を有する、請求項１に記載のメモリウェーハ。
【請求項８】
前記透磁性のシールド層（１８０）が、７９０Ａ／ｍ（１０エルステッド）未満の保磁力を有する、請求項１に記載のメモリウェーハ。
【請求項９】
前記透磁性のシールド層（１８０）が等方性である、請求項１に記載のメモリウェーハ。
【請求項１０】
電子システム（２００）であって、
電子装置（２０２）と、および
前記電子装置（２０２）に電気的に接続されるメモリチップ（１１０）とを含み、
前記メモリチップ（１１０）が、チップ外面（１５４）とそのチップ外面（１５４）の反対側にある第２のチップ表面（１５８）との間に配置される少なくとも１つのメモリアレイ（１２０）と、前記チップ外面（１５４）および前記第２のチップ表面（１５８）のうちの少なくとも一方の上に広がる透磁性のシールド層（１８０）とを含む、電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してメモリデバイスに関し、より詳細には、磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）ウェーハは一般的に、その上に一群の磁気メモリチップ（ダイとしても知られている）を構築または配置されたシリコンウェーハである。一般的なＭＲＡＭウェーハは何千もの磁気メモリチップを含むことができる。磁気メモリチップは、後に電子デバイスにおいて用いるためにＭＲＡＭウェーハから分離される前に、ＭＲＡＭウェーハにわたって格子パターンに区分される。
【０００３】
シリコンウェーハは、その上に磁気メモリチップが構築されるプラットフォームを提供する。各磁気メモリチップは複数の磁気メモリアレイを含み、各磁気メモリアレイは複数の磁気メモリセルを含む。磁気メモリアレイは、交差するワード線およびビット線を有する。磁気メモリセルまたはメモリセルは、ワード線とビット線の交差部分に形成される。このように、各磁気メモリアレイは、何百万でないにしても、何千ものメモリセルを有する。
【０００４】
ワード線およびビット線はメモリアレイにわたって配線される。ワード線はメモリアレイの行に沿って延在し、ビット線はメモリアレイの列に沿って延在する。ワード線およびビット線は導電性トレースと呼ばれる。ワード線およびビット線は連係して動作して、選択されたメモリセルの磁化の向きを切り換えるので、ワード線およびビット線はまとめて書込み線と呼ばれる。「メモリセルに書込みを行うこと」は、選択されたメモリセルの磁化の向きを切り換えることである。さらに、書込み線はメモリセルに格納された論理値を読み出すためにも使用され得る。
【０００５】
一般的な磁気メモリセルは、その磁化が変更可能である磁性薄膜の層と、その磁化が特定の方向に固定または「ピン留め」された磁性薄膜の層とを含む。変更可能な磁化を有する磁性薄膜は、データ記憶層またはセンス層と呼ばれる場合があり、ピン留めされた磁性薄膜は、基準層と呼ばれる場合がある。
【０００６】
各メモリセルは１ビットの情報を磁化の向きとして格納する。磁化の向きは、メモリセルの記憶状態を規定する２つの安定した向きのうちの１つを呈する。これらの２つの安定した向きは、「１」および「０」の論理値を表す。
【０００７】
選択されたメモリセルの磁化の向きは、外部磁界を加えることにより変更されるかまたは切り換えられ得る。一般的に、外部磁界は、その選択されたメモリセルに関連するワード線およびビット線に電流を供給することにより生成され得る。このようにして、ワード線およびビット線の電流が磁界を生成し、その磁界が選択されたメモリセルの磁化の向き（ひいては、論理値）を切り換えることができる。デバイスの記憶状態を維持するために電源は必要とされないので、そのメモリセルは不揮発性メモリセルとして知られている。
【０００８】
選択された磁気メモリセルだけが、ワード線およびビット線の両方の書込み磁界にさらされることが好ましい。特定のワード線のみに結合されたメモリセルは、そのワード線の書込み磁界のみを受け取ることが好ましい。同様に、そのビット線のみに結合されたメモリセルは、そのビット線の書込み磁界のみを受け取ることが好ましい。
【０００９】
ワード線およびビット線の書込み磁界の大きさは通常、選択されたメモリセルが両方の磁界にさらされるときのみ論理状態を切り換え、一方の書込み磁界のみにさらされる他のメモリセルが切り換わらないようにするほど十分に低くなるように選択される。一方の書込み磁界のみを受け取る磁気メモリセルの望ましくない切換えは一般的に、「半選択」切換えと呼ばれる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
場合によっては、ＭＲＡＭデバイスは漂遊磁界、すなわちワード線およびビット線以外の発生源から放出される外部磁界を受けることがある。ワード線およびビット線から放出される磁界は、特定のメモリセルへの書込みを行うことが意図されている。ワード線およびビット線の磁界に漂遊磁界のベクトルが加わることにより、アレイ内のビットの切換え条件が変更されて、選択されたビットが切り換わるのが妨げられるか、または選択されていないビットが切り換わる可能性がある。場合によっては、漂遊磁界は、ワード線またはビット線の磁界が存在しない場合であっても、メモリセルの論理状態を切り換えるのに十分な大きさを有する可能性がある。
【課題を解決するための手段】
【００１１】
本発明の一態様は、メモリウェーハを提供する。そのメモリウェーハは、その上に配置されたメモリチップを有する第１の表面であって、そのメモリチップがメモリウェーハの外面を画定する、第１の表面と、外面と反対側にある第２の表面とを含む。透磁性のシールド層が、メモリウェーハの外面および第２の表面の少なくとも一方の上に広がる。
【発明の効果】
【００１２】
本発明によれば、透磁性のシールド層が、メモリウェーハの外面および第２の表面のうちの少なくとも一方の上に広がることにより、メモリセルの論理状態を切り換える可能性がある漂遊磁界からメモリセルを保護することが可能になる。そして、分離可能なメモリチップの全て、ひいてはメモリセルの全てが、同じ透磁性のシールド層によって漂遊磁界から有効に保護されることが可能になる。
【発明を実施するための最良の形態】
【００１３】
本発明の例示的な実施形態は、添付図面を参照することによっていっそうよく理解される。図面の構成要素は必ずしも互いに対して一定の縮尺ではない。類似の参照番号は対応する類似の部品を示す。
【００１４】
簡略化された磁気ランダムアクセスメモリ（ＭＲＡＭ）のウェーハ１００の本発明による例示的な実施形態の斜視図が図１に示される。図１およびそれに続くすべての図面において、分かり易くするために、例示されるデバイスの種々の構成要素は必ずしも一定の縮尺で示されていないことは理解されたい。ＭＲＡＭウェーハ１００はシリコンウェーハ１０８を含み、その一方の面上に分離可能なメモリチップ１１０が配置される。分離可能なメモリチップ１１０のそれぞれは、複数のメモリセル（図示せず）を有する複数のメモリアレイを含む。
【００１５】
図２は、メモリウェーハ１００から分離された後の簡略化された磁気メモリチップ１１０の本発明による例示的な実施形態を示す。メモリチップ１１０は、少なくとも１つの、好ましくは複数の磁気メモリアレイ１２０を有する。メモリチップ１１０はチップ外面１６４と、少なくとも１つのボンディングパッド１２８と、第２のチップ表面１６６とを含む。図２に示される例示的な実施形態では、透磁性のシールド層１８０が第２のチップ表面１６６上に広がる。図３に示されるように、各磁気メモリアレイ１２０は、交差するワード線１２２およびビット線１２４を含み、ワード線１２２およびビット線１２４の各交差部分には、磁気メモリセル１２６が存在する。各磁気メモリチップ１１０は少なくとも１つのボンディングパッド１２８を有する。ボンディングパッド１２８は、周辺の電子装置が、磁気メモリチップ１１０内の通信線１３０を介してメモリアレイ１２０（およびそれらの関連する磁気メモリセル１２６）に電気的にアクセスするための場所を提供する。
【００１６】
図３は、簡略化された磁気メモリアレイ１２０における、ワード線１２２、ビット線１２４、およびメモリセル１２６のそれぞれの関係を示す斜視図である。ワード線１２２はメモリセル１２６の第１の側に配置され、一方、ビット線１２４はワード線１２２とは反対側にある（図３に関して）メモリセル１２６の第２の側に配置される。例示された実施形態では、ワード線１２２およびビット線１２４は互いに対して直交するように配置される。個々のメモリセル１２６は、指定されたワード線１２２および対応するビット線１２４の一意の組み合わせを介して電気的にアクセスされ得る。ワード線１２２およびビット線１２４はまとめて書込み線と呼ばれる場合があり、メモリセル１２６はビット、またはビットセルと呼ばれる場合もある。図３は単に１つの磁気メモリアレイ１２０を示すことは理解されたい。磁気メモリチップ１１０は磁気メモリアレイ１２０の複数の層を含むことができ、このように、ワード線１２２とビット線１２４とが交差する場所に形成されるメモリセル１２６は、メモリチップ１１０の体積を占める。図３は、磁気メモリアレイの１つの実施形態を表すにすぎない。他のメモリアレイ構成を形成することができ、この場合、別個の導線（書込み線から独立している）がビットの磁気または論理状態をセンシングするために追加される。
【００１７】
図４では、磁気メモリセル１２６が書込み線１２２と１２４との間に配置される。メモリセル１２６の磁化の向きは、磁界Ｈｙを生成する電流Ｉｘと、磁界Ｈｘを生成する電流Ｉｙとに応じて回転する。磁界ＨｘおよびＨｙは合成されて、磁気メモリセル１２６の磁化を配向するように作用する。各磁気メモリセル１２６は切換え特性を有する。すなわち、メモリセル１２６の磁化の向きを平行な向きと反平行な向きとの間で反転させるかまたは切り換えるために、Ｈｓに等しい最小の大きさを有する磁界が必要とされる。
【００１８】
ＭＲＡＭデバイスを設計する際に、磁界ＨｘおよびＨｙの大きさは、生成された合成磁界が磁気メモリセル１２６に所望の磁化の向きを書き込むために必要とされる大きさＨｓより大きいまたは等しい大きさを有するように予め選択される。磁界ＨｘおよびＨｙの合成された大きさはＨｓよりもわずかに大きく、「書込みマージン」が与えられるようにすることが好ましい。切換え境界を画定するＨｘ、Ｈｙ平面内の点の軌跡は、切換えアストロイド曲線、または切換え曲線と呼ばれる。切換え曲線１３５の一例が図５に示される。切換え曲線１３５によって画定される値よりも小さい全てのＨｓの場合には、磁化の向きは、かけられた磁界によって切り換えられない。それに対して、切換え曲線１３５より大きいまたは等しい大きさの全てのＨｓの場合には、メモリセル１２６の磁気的な向きは切り換えられる（メモリセル１２６の磁化は、かけられる磁界と反対向きであるものと仮定する）。
【００１９】
各磁気メモリセル１２６の切換え曲線１３５は、製造上のばらつきに起因して変動する可能性があり、すなわち特定の磁気メモリセル１２６の切換え曲線１３５は、メモリアレイ１２０内の他の磁気メモリセル１２６に比べて、低いまたは高い磁界の値にシフトされる可能性がある。切換え曲線１３５の変動には多くの原因がある。たとえば、磁気メモリセル１２６の磁性層の厚みまたは形状にばらつきがあるかもしれない。これらのパラメータはいずれも保磁力に強い影響を及ぼす。表面またはエッジの粗さといった他のパラメータのばらつきも、保磁力に影響を与える可能性がある。
【００２０】
切換え曲線のビット間のばらつきにより、ビットのアレイに対して、唯一の切換え磁界ではなく、切換え磁界の分布という結果になる。「選択されたビット」１３７および「選択されていないビット」１３９のための切換え磁界の分布の図が図６に示される。選択されたビット１３７は、書込みを行うために選択されたビットであるので、それらのビットはＨｘおよびＨｙの両方の磁界を被る。選択された列上のビットで、列電流に関連する磁界（Ｈｘ）を被るが、行電流に関連する磁界（Ｈｙ）を被らないものは、選択されていないビット１３９と規定される。１つの目標は、選択されたビット１３７に対して確実に書込みを行うが、選択されていないビット１３９に対しては偶発的に書込みが行われないようにすることである。Ｈｘ１およびＨｘ０、すなわち「１」および「０」をそれぞれ書き込むためのｘ磁界の値は、この目標を達成するために、選択された分布と選択されていない分布との間に位置するように選択される。磁気メモリセル１２６と相互作用する全磁界がＨｓよりも大きい場合に磁気メモリセル１２６の磁化の向きが切り換えられることを認識することにより、漂遊磁界または外部磁界にさらされる際のＭＲＡＭデバイスの望ましくない切換えを理解することができる。場合によっては、漂遊磁界は、磁界ＨｘまたはＨｙのみと合成される際にも、磁気メモリセル１２６の論理状態を切り換えるのに十分な大きさを有する。すなわち、書込み磁界の半分（ＨｘまたはＨｙのいずれか）のみと合成された漂遊磁界が、磁気メモリセル１２６の論理状態を切り換えることになる十分に大きな磁界を生成する可能性がある。
【００２１】
図７は、大きさΔＨｘの漂遊磁界の、切換え分布への影響を示す。漂遊磁界は、Ｈｘ磁界軸に沿って、「書込み１」および「書込み０」の磁界の位置をΔＨｘ量だけシフトする。この例では、シフトによって、選択されたビット「１」のいくつかかが書き込まれない。なぜなら、それらの選択されたビットの保磁力が「書込み１」ｘ軸磁界（Ｈｘ１（ｂ））よりも大きいためである。一方、「書込み０」磁界（Ｈｘ０（ｂ））は選択されていない「書込み０」分布内に入るので、磁界軸の「書込み０」側にある選択されていないビットのいくつかは偶発的に書き込まれる。漂遊磁界そのものが磁界Ｈｓよりも大きく、書込み磁界（ＨｘまたはＨｙ）が全く存在しない場合でも磁気メモリセル１２６の論理状態を切り換える可能性もある。
【００２２】
本発明による一実施形態では、漂遊磁界の影響は、メモリウェーハ１００（図１に示される）の少なくとも１つの表面上にシールド層１８０を堆積することにより低減または排除される。一実施形態（図１および図８に示される）では、シールド層１８０は、メモリウェーハ１００の基礎であるシリコンウェーハ１０８の背面上に堆積される。本発明の別の実施形態（図９に示される）では、シールド層１８０は、分離可能なメモリチップ１１０によって画定される外面上に堆積される。結果として、後にＭＲＡＭウェーハ１００から切断される個々の分離可能なメモリチップ１１０もシールド層によって覆われた少なくとも１つの表面を有する。
【００２３】
シールド層１８０は磁束吸収体である。磁束線は、電流と同じように、最も低い抵抗の経路を常にたどる。磁気的な言い方をすると、磁束線は最も高い導磁度（最も低い磁気抵抗）の経路をたどる。したがって、磁束が通過している材料がその飽和レベルに達しない限り、その材料は実質的に磁束線を阻止する。このようにして、メモリウェーハ１００、ひいてはメモリウェーハ１００から切断される任意のメモリチップに透磁性のシールド層１８０が付けられると、漂遊磁界がメモリチップ１１０内のメモリセル１２６に到達しないようにされ、その切換えを妨害しないようにされる。
【００２４】
本発明の一実施形態によるシールド層によって漂遊磁界から保護されたメモリウェーハが、概して図８に１００で示される。シリコンウェーハ１０８がメモリウェーハ１００を構築するための基礎を提供する。複数の分離可能なメモリチップ１１０が、シリコンウェーハ１０８の第１の表面１５２上に配置、すなわち構築される。メモリウェーハ１００の外面１５４が、分離可能なメモリチップ１１０の上側部分を画定する。たとえば、平面Ａがメモリウェーハ１００の外面１５４の境界を定める。各メモリチップ１１０は、外面１５４上に配置される少なくとも１つのボンディングパッド１２８を有し、それらのボンディングパッド１２８はメモリチップ１１０内の複数のメモリセル（図示せず）と電気的に連絡する。一般的に、分離可能なメモリチップ１１０を形成する際に、複数のボンディングパッド１２８を単一の処理ステップにおいて容易にボンディングすることができるように、ボンディングパッド１２８を同一平面に配置する。ボンディングパッド１２８は、たとえば、外面１５４の平面Ａ上に配置されてもよい。メモリチップ１１０がメモリウェーハ１００から切断される、すなわち取り外されるときに、ボンディングパッド１２８がメモリチップ１１０の垂直なエッジに沿って露出されるように、ボンディングパッド１２８はメモリチップ１１０の深さ全体に延びることができる。シリコンウェーハ１０８の第２の表面１５８が外面１５４の反対側にある。本発明のこの実施形態では、透磁性のシールド層１８０は、メモリウェーハ１００の第２の表面１５８にわたって連続的に広がる。透磁性のシールド層１８０の下または上のいずれかには、他の材料を堆積することができる。たとえば、保護コーティングをシールド層１８０の上に堆積することができる。
【００２５】
一般的に、シールド層１８０は低い保磁力と高い透磁率を有する。保磁力は、磁界に対する材料の反応の程度である。保磁力の高い材料は、かけられる磁界に対して高い抵抗を有する。ある特定の保磁力の高い材料は、磁界強度が約３９５０Ａ／ｍ（５０エルステッド）になるまで、かけられる磁界に反応しない。保磁力が低い材料は、かけられる磁界に反応しやすい。ある特定の保磁力の低い材料は、７９Ａ／ｍ（１エルステッド）程度の低い強度を有する磁界がかけられても反応する。０以外の保磁力を有する材料は、最小限度の磁界強度に達した後にのみ、かけられた磁界に反応する。保磁力が低い場合、シールド層１８０は、かけられる磁界に対して非常に反応しやすい。
【００２６】
さらに、材料の保磁力は向きに大きく依存する。透磁性の材料の薄いコーティングは、その材料に関連する磁化困難軸反応と磁化容易軸反応の両方を有することが多い。磁化容易軸反応は、その材料が、かけられる磁界に対して急激に反応するような反応である。磁化困難軸反応は、その材料が、かけられる磁界に対して直線的に、常に変化するように反応するような反応である。磁化困難軸反応は、広い範囲にわたってかけられる磁界の磁束を吸収し、それゆえ、シールドするために好ましい。シールド層１８０の両方向（すなわちＸおよびＹ方向）において磁化困難軸反応を有することが好ましい。一般的な磁界が存在する状態で磁化困難軸反応を確保するために、２つのシールド層を直交するように配列することができるか、または磁性薄膜内に磁化困難軸（および磁化容易軸）がランダムに分布するように、磁性薄膜を堆積することができる。シールド層１８０は、複数の磁性材料の層と非磁性材料の層とを交互に含むことができる。ＸおよびＹの両方向に、およびその面内の全ての他の方向において、かけられる磁界に対する材料の一様な磁気反応は、等方性反応として知られている。
【００２７】
一実施形態では、シールド層１８０は約７９Ａ／ｍ（１エルステッド）の保磁力を有する。好ましいシールド層は７９０Ａ／ｍ（１０エルステッド）未満の保磁力を有し、好ましくは３９５Ａ／ｍ（５エルステッド）未満の保磁力を有し、さらに好ましくは１５８Ａ／ｍ（２エルステッド）未満の保磁力を有する。
【００２８】
一実施形態では、シールド層１８０は約１０００の透磁率を有する。透磁率は磁気誘導と磁界強度との間の比例定数である。高い透磁率を有する材料は磁束を集中させる。好ましいシールド材料は１０倍以上磁束を集中させ、好ましくは１００倍以上磁束を集中させ、さらに好ましくは１０００倍以上磁束を集中させる。
【００２９】
一般的に、シールド層１８０は軟磁性材料である。シールド層１８０は、たとえば鉄、ニッケル、またはコバルト、あるいは鉄の合金、ニッケルの合金、およびコバルトの合金から形成され得る。好ましい材料の一例は、パーマロイ（登録商標）（化学式Ｎｉ８１Ｆｅ１９によって表されるニッケルおよび鉄の合金）である。多くのアモルファスコバルト系合金は、高い透磁率を有することが知られている。ハフニウム、タンタル、タングステン、およびジルコニウムのような非晶質化作用物がコバルト合金に追加され、コバルト合金をアモルファスにすることができる。当業者ならば、本明細書を読んで理解する際に、シールド層として有効に使用され得る他の適切な金属および合金を認識するであろう。
【００３０】
漂遊磁界の向きは一般的にはわからず、実際には発生源毎に異なる可能性があるので、透磁性のシールド層１８０を等方性材料から形成することが望ましい。等方性シールド層は、磁界の向きにかかわりなく、磁界に対して一様に反応する。適切な透磁性シールド層１８０は、特殊な堆積手順か、または堆積後工程かのいずれかによって等方性にすることができる。
【００３１】
シールド層１８０は、たとえば、回転する磁界の存在する状態でシールド層を堆積することにより、またはメモリウェーハ１００がシールド層１８０でコーティングされる際に、一様な（たとえば永久磁石からの）磁界が存在する状態でそのメモリウェーハ１００を回転させることにより等方性にすることができる。代案として、シールド層１８０は、メモリウェーハ１００がコーティングされた後にアニールすることにより等方性にすることができる。回転する磁界の中でアニールすること、または一様な磁界の中で基板を回転させることは、等方性のシールド層１８０を得るために使用され得る２つの工程ステップである。
【００３２】
シールド層１８０は、当該技術分野において知られている任意の適切な態様でメモリウェーハ１００に付けられ得る。シールド層１８０を付けるための方法の例には、スパッタリング、蒸着、化学蒸着法、電気めっき、およびスピンコーティングが含まれる。
【００３３】
予め堆積されたシールド層１８０を回転する磁界の存在する状態でアニールすることは、一様な静止した磁界の中でメモリウェーハ１００を回転させるか、またはアニール場所で磁界そのものを回転させる（たとえば、永久磁石を回転させる）かのいずれかによって達成され得る。シールド層１８０のアニール温度は、メモリウェーハ１００において用いられる磁性材料を処理するために用いられるアニール温度よりも低いことが好ましい。これにより、透磁性のシールド層１８０をアニールする間に、メモリセル１２６の磁気的な部分の磁気的な向きが入れ替わるのが避けられる。
【００３４】
シールド層１８０からの磁気反応は等方性であることが好ましいが、それは不可欠ではない。単軸の磁気異方性を有する材料も、漂遊磁界に対する保護を提供する。単軸の異方性は、一様な磁界内で堆積するか、または堆積後に一様な磁界内でアニールすることによって、多くの軟磁性材料において確立され得る。たとえば、シールド材料の単軸の異方性は、メモリ素子の磁気特性を最適化するために用いられる磁気的なアニール中に確立され得る。
【００３５】
シールド層１８０を付けられたメモリウェーハ１００は、メモリチップ１１０上の電気コンタクトへのアクセスを可能にしなければならない。各メモリチップ１１０上の電気コンタクトは、ボンディングパッド１２８として知られている。ボンディングパッド１２８は、メモリチップ１１０内のメモリセル１２６にわたって電気的にアクセスする。メモリチップ１１０がメモリウェーハ１００上に形成された後に、工程ステップを用いて、ボンディングパッド１２８をエッチングにより開口、すなわち露出させて、電気的にアクセスできるようにする。したがって、ボンディングパッド１２８はシールド層１８０を越えて露出されて、ボンディングパッド１２８の少なくとも一部（すなわち平面Ａ内に位置するボンディングパッドの部分）がシールド層１８０によって接触されないようにする。ボンディングパッド１２８を露出させるのに適した処理ステップは、フォトリソグラフィパターニングおよびエッチング、化学的機械的平坦化、機械的アブレーション、または化学エッチングを含む。
【００３６】
シールド層１８０は金属製であるので、それは導電性でもある。シリコンウェーハ１０８は低い導電率を有する半導体であることに留意されたい。シールド層１８０が背面１５８上に広がる場合、導電率が非常に低いシリコンウェーハ１０８がシールド層１８０をメモリチップ１１０の導電性の金属部分から分離するので、絶縁層を追加する必要はないかもしれない。しかしながら、シールド層１８０が外面１５４上に広がる場合には、誘電体、すなわち非金属製の絶縁層を用いて、シールド層１８０をメモリチップ１１０の金属部分から分離することができる。この場合、ボンディングパッド１２８を電子装置に接続する前に、付加的な工程ステップを用いて、ボンディングパッド１２８を露出させる。
【００３７】
本発明の別の実施形態にしたがってシールド層を外面上に堆積されたメモリウェーハが、概して図９に１６０で示される。この実施形態では、最初に、誘電体層１６２は、第１の表面１５２の全体にわたって堆積され、メモリチップ１１０と、さらにメモリチップ１１０によって覆われない第１の表面１５２の部分と接触してコーティングする。結果として、誘電体層１６２は厚い層になる。誘電体層１６２は、後に付着されるシールド層１８０からメモリチップ１１０を絶縁するために堆積される。誘電体層１６２を平坦化、すなわち化学的機械的に研磨し、ボンディングパッド１２８を露出させることができる。したがって、メモリチップ１１０の上側部分が誘電体層１６２および外面１５４と同一平面になるように、誘電体層１６２を外面１５４まで下方に除去する。それゆえ、外面１５４は、さらなる処理に適した平坦な表面を提供する。次に、シールド層１８０が誘電体１６２および同一平面にある外面１５４上に堆積される。図９は、シールド層１８０を堆積した後の、覆われた、それゆえにアクセスできないボンディングパッド１２８を示す。ボンディングパッド１２８は、メモリチップ１１０内のメモリセル１２６（図示せず）と電気的に連絡し、メモリチップ１１０が最終的に実装される電子装置に接続できるように構成される。このため、ボンディングパッド１２８は、電子装置への接続に電気的に利用可能になるように露出される。
【００３８】
メモリチップ１１０をメモリウェーハ１６０から分離する前に、ボンディングパッド１２８が露出され、メモリチップ１１０への電気的なアクセスを可能にする。図１０は、メモリウェーハ１６０の外面１５４および第２の表面１５８上に広がるシールド層１８０を示す。接続バイア１６９がシールド層１８０を貫通してエッチングされており、ボンディングパッド１２８の少なくとも一部がシールド層１８０を介して露出され、それによりボンディングパッド１２８を通じてメモリセル１２６（図示せず）まで下方に電気的に連絡できるようにしていることに留意されたい。フォトリソグラフィ工程を用いて、シールド層１８０を貫通してエッチングし、ボンディングパッド１２８にアクセスすることができる。代案として、化学的機械的平坦化工程を用いて、シールド層１８０および誘電体１６２を除去してボンディングパッド１２８を露出させる際に、メモリウェーハ１６０をラッピングしてもよい。いずれにせよ、メモリウェーハ１６０は、外面１５４上にシールド層１８０を堆積されると同時に、ボンディングパッド１２８が露出するようにすることができる。結果として、本発明によるこの実施形態における各メモリチップ１１０は、少なくとも１つのシールド層１８０によって漂遊磁界から保護される。
【００３９】
複数の分離可能なメモリチップ１１０と、少なくとも１つの表面上に広がる透磁性のシールド層１８０とを含むＭＲＡＭウェーハ、たとえば図１のＭＲＡＭウェーハ１００が説明されてきた。メモリチップ１１０（図２の場合のように）は、電子装置において後に用いるために別個にパッケージングされる前に、ＭＲＡＭウェーハ１００から分離される。したがって、図２に示されるように、ボンディングパッド１２８は、周辺の電子装置が磁気メモリチップ１１０内の通信線１３０を介してメモリアレイ１２０（および図３に示されるそれらの関連する磁気メモリセル１２６）に電気的にアクセスするための場所を提供する。
【００４０】
本発明の一実施形態による、集積回路パッケージに収容されて電子装置において用いるのに適したメモリチップ１１０が、概して図１１に１９０で示される。メモリチップ１１０は、ダイパッド１９２上に配置され、かつそれによって支持される。ダイパッド１９２は非導電性であることが好ましい。電気導体１９４がメモリチップ１１０のボンディングパッド１２８を、電子装置（図示せず）の導電性リード１９６に電気的に接続する。ボンディングパッド１２８は、ボンディングパッド１２８の少なくとも一部がシールド層１８０を通して、またはそれを越えて露出されるように構成される。メモリチップ１１０およびダイパッド１９２を収容するパッケージ１９８が必要に応じて設けられる。導電性リード１９６はパッケージ１９８を越えて延び、種々の電子装置（図示せず）がメモリチップ１１０に電気的に接続できるようにする。したがって、集積回路パッケージ１９８は、メモリウェーハ１００から分離されたメモリチップ１１０を収容し、メモリチップ１１０は、チップ外面１６４と第２のチップ表面１６６との間に配置された少なくとも１つのメモリアレイ１２０と、第２のチップ表面１６６上に広がる透磁性のシールド層１８０とを含む。適切なダイパッド１９２は、一般的には誘電性材料を含む、低導電率の材料から形成され得る。先に詳述された構成要素をカプセル化するのに適したパッケージ１９８は、一般的にはプラスチックを含み、詳細には、プラスチックフィルム、発泡プラスチック、プラスチック塊、合成樹脂繊維、プラスチックバッグ、およびプラスチックブロックを含む。
【００４１】
本発明の一実施形態による、電子装置とメモリチップとを含む電子システムが、概して図１２に２００で示される。電子システム２００は電子装置２０２とメモリチップ１１０（図２のような）とを含む。メモリチップ１１０は、上述のように、シールド層１８０の存在によって漂遊磁界の影響に対して保護される。電子システム２００を形成する際に、導電体１９４がメモリチップ１１０を電子装置２０２に電気的に接続する。当業者ならば、本明細書を読んで理解する際に、シールド層１８０がチップ外面１６４上に独立して広がることができるか、または代わりに、シールド層１８０が、本明細書に説明されたように、チップ外面１６４上および第２のチップ表面１６６上の両方に広がることができることは認識されるであろう。さらに、メモリチップ１１０は、集積回路パッケージ１９０（図１１）内に設けられ、図１１において示されるように、導電性リード１９６を介して電子装置２０２に接続され得る。
【００４２】
第１の表面および第２の表面を含むメモリウェーハが説明されてきた。複数の分離可能なメモリチップが第１の表面上に配置される。外面は分離可能なメモリチップによって画定される。分離可能なメモリチップはそれぞれ、複数のメモリセルを有する複数のメモリアレイを備える。ボンディングパッドが、分離可能なメモリチップ内のメモリセルと電気的に連絡する。透磁性のシールド層が、メモリウェーハの外面および第２の表面のうちの少なくとも一方の上に広がり、メモリセルの論理状態を切り換える可能性がある漂遊磁界からメモリセルを保護する。このように、分離可能なメモリチップの全て、ひいてはメモリセルの全てが、同じ透磁性シールド層によって漂遊磁界から有効に保護される。
【図面の簡単な説明】
【００４３】
【図１】複数の磁気メモリチップを有する簡略化されたメモリウェーハの斜視図である。
【図２】複数のメモリアレイに接続される通信線を示す、図１の簡略化された磁気メモリチップの斜視図である。
【図３】磁気メモリセルを示す、図２の簡略化された磁気メモリアレイの斜視図である。
【図４】書込み線に流れる電流によって生成される磁界を示す、図３に示された磁気メモリセルに類似の１つの磁気メモリセルの斜視図である。
【図５】切換え閾値の点の軌跡を定義する切換え曲線と、切換え領域および非切換え領域とを表す図である。
【図６】選択されたビットおよび選択されていないビットのための切換え磁界分布の図である。
【図７】図６の切換え磁界分布上に漂遊磁界の影響を示す図である。
【図８】本発明の一実施形態による磁気メモリウェーハの断面図である。
【図９】ボンディングパッドが露出される前に第１の表面上に堆積されるシールド層を有する磁気メモリウェーハの断面図である。
【図１０】ボンディングパッドが露出された後の図９のメモリウェーハの断面図である。
【図１１】本発明の別の実施形態による集積回路パッケージ内に収容される磁気メモリチップの斜視図である。
【図１２】本発明の別の実施形態による、電子装置およびメモリチップを含む電子システムの斜視図である。
【符号の説明】
【００４４】
100  ＭＲＡＭウェーハ
108  シリコンウェーハ
110  メモリチップ
120  磁気メモリアレイ
126  磁気メモリセル
128  ボンディングパッド
152、158  表面
154  外面
180  シールド層
200  電子システム
202  電子装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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