(57)【要約】【課題】位相雑音特性劣化の原因となる、定常状態において流れる直流電流を遮断することが可能な構成の電圧制御発振器を提供する。【解決手段】本発明の実施の一形態に係る電圧制御発振器は、定常状態においてインダクタＬ及び可変容量キャパシタＣを介して流れるはずの直流電流を遮断するために挿入接続された能動素子を備えている。【選択図】  図１
2005026782.tif 000002
【特許請求の範囲】
【請求項１】
電源電位ノードに一端が接続された定電流源と、
前記定電流源の他端にソースが共通接続された第１のＰチャネルＭＯＳトランジスタ及び第２のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのゲートにゲートが共通接続され、接地電位ノードにソースが接続された第１のＮチャネルＭＯＳトランジスタと、
前記第２のＰチャネルＭＯＳトランジスタのゲートにゲートが共通接続され、接地電位ノードにソースが接続された第２のＮチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレインにソースが接続され、前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタの共通接続されたゲートにドレインが接続された第３のＰチャネルＭＯＳトランジスタと、
前記第２のＰチャネルＭＯＳトランジスタのドレインにソースが接続され、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの共通接続されたゲートにドレインが接続された第４のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインと前記第１のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、前記第３のＰチャネルＭＯＳトランジスタのゲート及び前記第４のＰチャネルＭＯＳトランジスタのドレインにゲートが接続された第３のＮチャネルＭＯＳトランジスタと、
前記第４のＰチャネルＭＯＳトランジスタのドレインと前記第２のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、前記第４のＰチャネルＭＯＳトランジスタのゲート及び前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートが接続された第４のＮチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタ及び前記第３のＮチャネルＭＯＳトランジスタのドレインと前記第４のＰチャネルＭＯＳトランジスタ及び前記第４のＮチャネルＭＯＳトランジスタのドレインとの間に並列接続され、かつ、両端が第１，第２の発振信号出力ノードとされるインダクタ及び可変容量キャパシタと、を備えていることを特徴とする電圧制御発振器。
【請求項２】
前記第３のＰチャネルＭＯＳトランジスタ、前記第３のＮチャネルＭＯＳトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタのサイズは、それぞれ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタのサイズよりも小さいことを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
電源電位ノードに一端が接続された定電流源と、
前記定電流源の他端にソースが共通接続された第１のＰチャネルＭＯＳトランジスタ及び第２のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのゲートにベースが接続され、接地電位ノードにエミッタが接続された第１のｎｐｎバイポーラトランジスタと、
前記第２のＰチャネルＭＯＳトランジスタのゲートにベースが接続され、接地電位ノードにエミッタが接続された第２のｎｐｎバイポーラトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのドレインにソースが接続され、前記第１のＰチャネルＭＯＳトランジスタのゲート及び前記第１のｎｐｎバイポーラトランジスタのベースにドレインが接続された第３のＰチャネルＭＯＳトランジスタと、
前記第２のＰチャネルＭＯＳトランジスタのドレインにソースが接続され、前記第２のＰチャネルＭＯＳトランジスタのゲート及び前記第２のｎｐｎバイポーラトランジスタのベースにドレインが接続された第４のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインと前記第１のｎｐｎバイポーラトランジスタのコレクタとの間に接続され、前記第３のＰチャネルＭＯＳトランジスタのゲート及び前記第４のＰチャネルＭＯＳトランジスタのドレインにベースが接続された第３のｎｐｎバイポーラトランジスタと、
前記第４のＰチャネルＭＯＳトランジスタのドレインと前記第２のｎｐｎバイポーラトランジスタのコレクタとの間に接続され、前記第４のＰチャネルＭＯＳトランジスタのゲート及び前記第３のＰチャネルＭＯＳトランジスタのドレインにベースが接続された第４のｎｐｎバイポーラトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレイン及び前記第３のｎｐｎバイポーラトランジスタのコレクタと前記第４のＰチャネルＭＯＳトランジスタのドレイン及び前記第４のｎｐｎバイポーラトランジスタのコレクタとの間に並列接続され、かつ、両端が第１，第２の発振信号出力ノードとされるインダクタ及び可変容量キャパシタと、を備えていることを特徴とする電圧制御発振器。
【請求項４】
前記第３のＰチャネルＭＯＳトランジスタ、前記第３のｎｐｎバイポーラトランジスタ、前記第４のＰチャネルＭＯＳトランジスタ、前記第４のｎｐｎバイポーラトランジスタのサイズは、それぞれ、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のｎｐｎバイポーラトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、前記第２のｎｐｎバイポーラトランジスタのサイズより小さいことを特徴とする請求項３に記載の電圧制御発振器。
【請求項５】
電源電位ノードに一端が接続された定電流源と、
前記定電流源の他端にそれぞれ一端が接続された第１，第２のインダクタと、接地電位ノードにソースが接続された第１のＮチャネルＭＯＳトランジスタと、
接地電位ノードにソースが接続された第２のＮチャネルＭＯＳトランジスタと、
前記第１のインダクタの他端と前記第１のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、前記第１のＮチャネルＭＯＳトランジスタのドレイン及び前記第２のＮチャネルＭＯＳトランジスタのゲートにゲートが接続された第３のＮチャネルＭＯＳトランジスタと、
前記第２のインダクタの他端と前記第２のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、前記第２のＮチャネルＭＯＳトランジスタのドレイン及び前記第１のＮチャネルＭＯＳトランジスタのゲートにゲートが接続された第４のＮチャネルＭＯＳトランジスタと、
前記第１のインダクタの他端及び前記第３のＮチャネルＭＯＳトランジスタのドレインに一端が接続され、前記第２のインダクタの他端及び前記第４のＮチャネルＭＯＳトランジスタのドレインに他端が接続され、かつ、上記一端及び他端が第１，第２の発振信号出力ノードとされる可変容量キャパシタと、を備えていることを特徴とする電圧制御発振器。
【請求項６】
前記第３のＮチャネルＭＯＳトランジスタ、前記第４のＮチャネルＭＯＳトランジスタのサイズは、それぞれ、前記第１のＮチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタのサイズより小さいことを特徴とする請求項５に記載の電圧制御発振器。
【請求項７】
前記可変容量キャパシタは、可変容量ダイオードであることを特徴とする請求項１乃至６のいずれかに記載の電圧制御発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振器に関する。
【０００２】
【従来の技術】
急速に市場が拡大している移動体通信端末においては、個々の端末にそれぞれ電圧制御発振器を搭載することが必要とされる。
【０００３】
従来、電圧制御発振器は、高周波集積回路（ＲＦＩＣ）チップとは別個のモジュールに搭載されていたが、装置の小型化及び省電力化に伴い、ＲＦＩＣチップに内蔵することが求められるようになってきている。
【０００４】
従って、ＲＦＩＣチップに実際に内蔵したときの電圧制御発振器の特性が、採用の可否を決定する要因となっている。
【０００５】
ＩＣ化した際における電圧制御発振器に求められる特性のうち、最も重要な特性が位相雑音特性である。
【０００６】
この位相雑音特性を考慮した電圧制御発振器の回路構成は、相補的な差動構成のものが多い。
【０００７】
図４は、従来の電圧制御発振器の第１の構成例を示す回路図である。
【０００８】
従来の電圧制御発振器の第１の構成例は、定電流源Ｉと、第１，第２のＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２と、第１，第２のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２と、可変容量キャパシタＣと、インダクタＬと、を備えている。
【０００９】
定電流源Ｉは、電源電位ノードＶＤＤに一端が接続されている。
【００１０】
第１のＰチャネルＭＯＳトランジスタＰＭ１及び第１のＮチャネルＭＯＳトランジスタＮＭ１は、定電流源Ｉの他端と接地電位ノードとの間に順に直列接続されている。
【００１１】
第２のＰチャネルＭＯＳトランジスタＰＭ２及び第２のＮチャネルＭＯＳトランジスタＮＭ２は、定電流源Ｉの他端と接地電位ノードとの間に順に直列接続されている。
【００１２】
可変容量キャパシタＣとインダクタＬとは、相互に並列接続されている。
【００１３】
可変容量キャパシタＣ及びインダクタＬの一端は、第１のＰチャネルＭＯＳトランジスタＰＭ１及び第１のＮチャネルＭＯＳトランジスタＮＭ１のドレイン並びに第２のＰチャネルＭＯＳトランジスタＰＭ２及び第２のＮチャネルＭＯＳトランジスタＮＭ２のゲートに接続されている。また、可変容量キャパシタＣ及びインダクタＬの一端は、第１の発振信号出力ノードＯＵＴ１とされる。
【００１４】
可変容量キャパシタＣ及びインダクタＬの他端は、第２のＰチャネルＭＯＳトランジスタＰＭ２及び第２のＮチャネルＭＯＳトランジスタＮＭ２のドレイン並びに第１のＰチャネルＭＯＳトランジスタＰＭ１及び第１のＮチャネルＭＯＳトランジスタＮＭ１のゲートに接続されている。また、可変容量キャパシタＣ及びインダクタＬの他端は、第２の発振信号出力ノードＯＵＴ２とされる。
【００１５】
尚、可変容量キャパシタＣとしては、可変容量ダイオードがよく用いられる。
上記従来の電圧制御発振器の第１の構成例の動作については、後述する。
【００１６】
図５は、従来の電圧制御発振器の第２の構成例を示す回路図である。従来の電圧制御発振器の第２の構成例は、図４に示す従来の電圧制御発振器の第１の構成例における第１のＮチャネルＭＯＳトランジスタＮＭ１及び第２のＮチャネルＭＯＳトランジスタＮＭ２を、第１のｎｐｎバイポーラトランジスタＴｒ１及び第２のｎｐｎバイポーラトランジスタＴｒ２により置き換えた点が従来の電圧制御発振器の第１の構成例と異なっているが、基本的な動作は、後述する従来の電圧制御発振器の第１の構成例の動作と同様である。
【００１７】
図６は、従来の電圧制御発振器の第３の構成例を示す回路図である。従来の電圧制御発振器の第３の構成例は、図４に示す従来の電圧制御発振器の第１の構成例を簡素化したものであり、第１のＰチャネルＭＯＳトランジスタＰＭ１及び第２のＰチャネルＭＯＳトランジスタＰＭ２を除去するとともに、インダクタＬを第１のインダクタＬ１及び第２のインダクタＬ２に分割して第１のＰチャネルＭＯＳトランジスタＰＭ１及び第２のＰチャネルＭＯＳトランジスタＰＭ２が接続されていた位置に接続したものである。
【００１８】
従来の電圧制御発振器の第３の構成例は、従来の電圧制御発振器の第１の構成例よりも能動素子の個数が減少しているが、基本的な動作は、後述する従来の電圧制御発振器の第１の構成例の動作と同様である。
【００１９】
次に、従来の電圧制御発振器の第１の構成例の動作について説明する。
【００２０】
図７は、従来の電圧制御発振器の第１の構成例の動作過程における二つの定常状態を示す説明図である。
【００２１】
図７（ａ）に示す第１の定常状態においては、第１のＰチャネルＭＯＳトランジスタＰＭ１はオン、第２のＰチャネルＭＯＳトランジスタＰＭ２はオフ、第１のＮチャネルＭＯＳトランジスタＮＭ１はオフ、第２のＮチャネルＭＯＳトランジスタＮＭ２はオンになっている。
【００２２】
従って、第１の定常状態の期間中は、第１のＰチャネルＭＯＳトランジスタＰＭ１、可変容量キャパシタＣ及びインダクタＬ、第２のＮチャネルＭＯＳトランジスタＮＭ２からなる経路を通じて、定電流源Ｉから接地電位ノードへ直流電流が流れる。
【００２３】
一方、図７（ｂ）に示す第２の定常状態においては、第１のＰチャネルＭＯＳトランジスタＰＭ１はオフ、第２のＰチャネルＭＯＳトランジスタＰＭ２はオン、第１のＮチャネルＭＯＳトランジスタＮＭ１はオン、第２のＮチャネルＭＯＳトランジスタＮＭ２はオフになっている。
【００２４】
従って、第２の定常状態の期間中は、第２のＰチャネルＭＯＳトランジスタＰＭ２、可変容量キャパシタＣ及びインダクタＬ、第１のＮチャネルＭＯＳトランジスタＮＭ１からなる経路を通じて、定電流源Ｉから接地電位ノードへ直流電流が流れる。
【００２５】
従来の電圧制御発振器の第１の構成例は、その一連の動作過程において、第１の定常状態、第１の定常状態から第２の定常状態への遷移状態、第２の定常状態、第２の定常状態から第１の定常状態への遷移状態という四つの状態を順次繰り返す。
【００２６】
この四つの状態の連続的な繰り返しにより、第１，第２の発振信号出力ノードＯＵＴ１，ＯＵＴ２から発振周波数ｆ＝１／２π（ＬＣ）１／２の発振信号が出力される。
【００２７】
【発明が解決しようとする課題】
しかし、従来の電圧制御発振器の一連の動作過程のうちの二つの定常状態において流れる直流電流は、電圧制御発振器を構成するトランジスタや共振回路において雑音を発生させる原因となり、結果として位相雑音特性を劣化させるという問題を引き起こしている。
【００２８】
この問題は、前述した従来の電圧制御発振器の第１乃至第３の構成例のそれぞれに共通する問題である。
【００２９】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、位相雑音特性劣化の原因となる、定常状態において流れる直流電流を遮断することが可能な構成の電圧制御発振器を提供することである。
【００３０】
【課題を解決するための手段】
本発明の第１の実施の形態に係る電圧制御発振器によれば、電源電位ノードに一端が接続された定電流源と、上記定電流源の他端にソースが共通接続された第１のＰチャネルＭＯＳトランジスタ及び第２のＰチャネルＭＯＳトランジスタと、上記第１のＰチャネルＭＯＳトランジスタのゲートにゲートが共通接続され、接地電位ノードにソースが接続された第１のＮチャネルＭＯＳトランジスタと、上記第２のＰチャネルＭＯＳトランジスタのゲートにゲートが共通接続され、接地電位ノードにソースが接続された第２のＮチャネルＭＯＳトランジスタと、上記第１のＰチャネルＭＯＳトランジスタのドレインにソースが接続され、上記第１のＰチャネルＭＯＳトランジスタ及び上記第１のＮチャネルＭＯＳトランジスタの共通接続されたゲートにドレインが接続された第３のＰチャネルＭＯＳトランジスタと、上記第２のＰチャネルＭＯＳトランジスタのドレインにソースが接続され、上記第２のＰチャネルＭＯＳトランジスタ及び上記第２のＮチャネルＭＯＳトランジスタの共通接続されたゲートにドレインが接続された第４のＰチャネルＭＯＳトランジスタと、上記第３のＰチャネルＭＯＳトランジスタのドレインと上記第１のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、上記第３のＰチャネルＭＯＳトランジスタのゲート及び上記第４のＰチャネルＭＯＳトランジスタのドレインにゲートが接続された第３のＮチャネルＭＯＳトランジスタと、上記第４のＰチャネルＭＯＳトランジスタのドレインと上記第２のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、上記第４のＰチャネルＭＯＳトランジスタのゲート及び上記第３のＰチャネルＭＯＳトランジスタのドレインにゲートが接続された第４のＮチャネルＭＯＳトランジスタと、上記第３のＰチャネルＭＯＳトランジスタ及び上記第３のＮチャネルＭＯＳトランジスタのドレインと上記第４のＰチャネルＭＯＳトランジスタ及び上記第４のＮチャネルＭＯＳトランジスタのドレインとの間に並列接続され、かつ、両端が第１，第２の発振信号出力ノードとされるインダクタ及び可変容量キャパシタと、を備えていることを特徴とする。
【００３１】
本発明の第２の実施の形態に係る電圧制御発振器によれば、電源電位ノードに一端が接続された定電流源と、上記定電流源の他端にソースが共通接続された第１のＰチャネルＭＯＳトランジスタ及び第２のＰチャネルＭＯＳトランジスタと、上記第１のＰチャネルＭＯＳトランジスタのゲートにベースが接続され、接地電位ノードにエミッタが接続された第１のｎｐｎバイポーラトランジスタと、上記第２のＰチャネルＭＯＳトランジスタのゲートにベースが接続され、接地電位ノードにエミッタが接続された第２のｎｐｎバイポーラトランジスタと、上記第１のＰチャネルＭＯＳトランジスタのドレインにソースが接続され、上記第１のＰチャネルＭＯＳトランジスタのゲート及び上記第１のｎｐｎバイポーラトランジスタのベースにドレインが接続された第３のＰチャネルＭＯＳトランジスタと、上記第２のＰチャネルＭＯＳトランジスタのドレインにソースが接続され、上記第２のＰチャネルＭＯＳトランジスタのゲート及び上記第２のｎｐｎバイポーラトランジスタのベースにドレインが接続された第４のＰチャネルＭＯＳトランジスタと、上記第３のＰチャネルＭＯＳトランジスタのドレインと上記第１のｎｐｎバイポーラトランジスタのコレクタとの間に接続され、上記第３のＰチャネルＭＯＳトランジスタのゲート及び上記第４のＰチャネルＭＯＳトランジスタのドレインにベースが接続された第３のｎｐｎバイポーラトランジスタと、上記第４のＰチャネルＭＯＳトランジスタのドレインと上記第２のｎｐｎバイポーラトランジスタのコレクタとの間に接続され、上記第４のＰチャネルＭＯＳトランジスタのゲート及び上記第３のＰチャネルＭＯＳトランジスタのドレインにベースが接続された第４のｎｐｎバイポーラトランジスタと、上記第３のＰチャネルＭＯＳトランジスタのドレイン及び上記第３のｎｐｎバイポーラトランジスタのコレクタと上記第４のＰチャネルＭＯＳトランジスタのドレイン及び上記第４のｎｐｎバイポーラトランジスタのコレクタとの間に並列接続され、かつ、両端が第１，第２の発振信号出力ノードとされるインダクタ及び可変容量キャパシタと、を備えていることを特徴とする。
【００３２】
本発明の第３の実施の形態に係る電圧制御発振器によれば、電源電位ノードに一端が接続された定電流源と、上記定電流源の他端にそれぞれ一端が接続された第１，第２のインダクタと、接地電位ノードにソースが接続された第１のＮチャネルＭＯＳトランジスタと、接地電位ノードにソースが接続された第２のＮチャネルＭＯＳトランジスタと、上記第１のインダクタの他端と上記第１のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、上記第１のＮチャネルＭＯＳトランジスタのドレイン及び上記第２のＮチャネルＭＯＳトランジスタのゲートにゲートが接続された第３のＮチャネルＭＯＳトランジスタと、上記第２のインダクタの他端と上記第２のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、上記第２のＮチャネルＭＯＳトランジスタのドレイン及び上記第１のＮチャネルＭＯＳトランジスタのゲートにゲートが接続された第４のＮチャネルＭＯＳトランジスタと、上記第１のインダクタの他端及び上記第３のＮチャネルＭＯＳトランジスタのドレインに一端が接続され、上記第２のインダクタの他端及び上記第４のＮチャネルＭＯＳトランジスタのドレインに他端が接続され、かつ、上記一端及び他端が第１，第２の発振信号出力ノードとされる可変容量キャパシタと、を備えていることを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明に係る電圧制御発振器の実施の形態について、図面を参照しながら説明する。
【００３４】
図１は、本発明の第１の実施の形態に係る電圧制御発振器の構成を示す回路図である。
【００３５】
本発明の第１の実施の形態に係る電圧制御発振器は、定電流源Ｉと、第１，第２，第３，第４のＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４と、第１，第２，第３，第４のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４と、可変容量キャパシタＣと、インダクタＬと、を備えている。
【００３６】
定電流源Ｉは、電源電位ノードＶＤＤに一端が接続されている。第１のＰチャネルＭＯＳトランジスタＰＭ１及び第２のＰチャネルＭＯＳトランジスタＰＭ２は、定電流源Ｉの他端にソースが共通接続されている。
【００３７】
第１のＮチャネルＭＯＳトランジスタＮＭ１は、第１のＰチャネルＭＯＳトランジスタＰＭ１のゲートにゲートが共通接続され、接地電位ノードにソースが接続されている。第２のＮチャネルＭＯＳトランジスタＮＭ２は、第２のＰチャネルＭＯＳトランジスタＰＭ２のゲートにゲートが共通接続され、接地電位ノードにソースが接続されている。
【００３８】
第３のＰチャネルＭＯＳトランジスタＰＭ３は、第１のＰチャネルＭＯＳトランジスタＰＭ１のドレインにソースが接続され、第１のＰチャネルＭＯＳトランジスタＰＭ１及び第１のＮチャネルＭＯＳトランジスタＮＭ１の共通接続されたゲートにドレインが接続されている。第４のＰチャネルＭＯＳトランジスタＰＭ４は、第２のＰチャネルＭＯＳトランジスタＰＭ２のドレインにソースが接続され、第２のＰチャネルＭＯＳトランジスタＰＭ２及び第２のＮチャネルＭＯＳトランジスタＮＭ２の共通接続されたゲートにドレインが接続されている。
【００３９】
第３のＮチャネルＭＯＳトランジスタＮＭ３は、第３のＰチャネルＭＯＳトランジスタＰＭ３のドレインと第１のＮチャネルＭＯＳトランジスタＮＭ１のドレインとの間に接続され、第３のＰチャネルＭＯＳトランジスタＰＭ３のゲート及び第４のＰチャネルＭＯＳトランジスタＰＭ４のドレインにゲートが接続されている。第４のＮチャネルＭＯＳトランジスタＮＭ４は、第４のＰチャネルＭＯＳトランジスタＰＭ４のドレインと第２のＮチャネルＭＯＳトランジスタＮＭ２のドレインとの間に接続され、第４のＰチャネルＭＯＳトランジスタＰＭ４のゲート及び第３のＰチャネルＭＯＳトランジスタＰＭ３のドレインにゲートが接続されている。
【００４０】
インダクタＬ及び可変容量キャパシタＣは、第３のＰチャネルＭＯＳトランジスタＰＭ３及び第３のＮチャネルＭＯＳトランジスタＮＭ３のドレインと、第４のＰチャネルＭＯＳトランジスタＰＭ４及び第４のＮチャネルＭＯＳトランジスタＮＭ４のドレインとの間に並列接続されている。
【００４１】
インダクタＬ及び可変容量キャパシタＣの両端は、第１，第２の発振信号出力ノードＯＵＴ１，ＯＵＴ２とされる。
【００４２】
尚、可変容量キャパシタＣとしては、可変容量ダイオードがよく用いられる。
【００４３】
本発明の第１の実施の形態に係る電圧制御発振器は、挿入接続した第３のＰチャネルＭＯＳトランジスタＰＭ３及び第４のＰチャネルＭＯＳトランジスタＰＭ４並びに第３のＮチャネルＭＯＳトランジスタＮＭ３及び第４のＮチャネルＭＯＳトランジスタＮＭ４により、電圧制御発振器の一連の動作過程のうちの二つの定常状態において流れる直流電流を遮断し、位相雑音特性劣化を防止する。
【００４４】
本発明の第１の実施の形態に係る電圧制御発振器の一連の動作過程における各トランジスタの動作について説明する。
【００４５】
初期状態として、第１の発振信号出力ノードＯＵＴ１の電位がＬ（Ｌｏｗ）レベル、第２の発振信号出力ノードＯＵＴ２の電位がＨ（Ｈｉｇｈ）レベルになっている第１の定常状態を想定する。各トランジスタの状態は、第１のＰチャネルＭＯＳトランジスタＰＭ１がオン、第３のＰチャネルＭＯＳトランジスタＰＭ３がオフ、第３のＮチャネルＭＯＳトランジスタＮＭ３がオン、第１のＮチャネルＭＯＳトランジスタＮＭ１がオフ、第２のＰチャネルＭＯＳトランジスタＰＭ２がオフ、第４のＰチャネルＭＯＳトランジスタＰＭ４がオン、第４のＮチャネルＭＯＳトランジスタＮＭ４がオフ、第２のＮチャネルＭＯＳトランジスタＮＭ２がオンとなっている。
【００４６】
発振状態では、第２の発振信号出力ノードＯＵＴ２の電位はＨレベルとＬレベルとの間で順次変化するので、第２の発振信号出力ノードＯＵＴ２の電位がＨレベルからＬレベルに遷移する（第１の遷移状態）。各トランジスタの状態は、第１のＰチャネルＭＯＳトランジスタＰＭ１がオン、第３のＰチャネルＭＯＳトランジスタＰＭ３がオフからオン、第３のＮチャネルＭＯＳトランジスタＮＭ３がオンからオフ、第１のＮチャネルＭＯＳトランジスタＮＭ１がオフ、第２のＰチャネルＭＯＳトランジスタＰＭ２がオフ、第４のＰチャネルＭＯＳトランジスタＰＭ４がオン、第４のＮチャネルＭＯＳトランジスタＮＭ４がオフ、第２のＮチャネルＭＯＳトランジスタＮＭ２がオンとなる。
【００４７】
上記第１の遷移状態では、第１のＰチャネルＭＯＳトランジスタＰＭ１及び第３のＰチャネルＭＯＳトランジスタＰＭ３がオンになるので、第１の発振信号出力ノードＯＵＴ１の電位がＬレベルからＨレベルになる（第２の遷移状態）。各トランジスタの状態は、第１のＰチャネルＭＯＳトランジスタＰＭ１がオン、第３のＰチャネルＭＯＳトランジスタＰＭ３がオン、第３のＮチャネルＭＯＳトランジスタＮＭ３がオフ、第１のＮチャネルＭＯＳトランジスタＮＭ１がオフ、第２のＰチャネルＭＯＳトランジスタＰＭ２がオフ、第４のＰチャネルＭＯＳトランジスタＰＭ４がオンからオフ、第４のＮチャネルＭＯＳトランジスタＮＭ４がオフからオン、第２のＮチャネルＭＯＳトランジスタＮＭ２がオンとなる。
【００４８】
上記第１，第２の遷移状態における電荷移動の結果、第１の発振信号出力ノードＯＵＴ１の電位はＨレベル、第２の発振信号出力ノードＯＵＴ２の電位はＬレベルに変化し、第１のＰチャネルＭＯＳトランジスタＰＭ１、第１のＮチャネルＭＯＳトランジスタＮＭ１、第２のＰチャネルＭＯＳトランジスタＰＭ２、第２のＮチャネルＭＯＳトランジスタＮＭ２が反転して第２の定常状態となる。各トランジスタの状態は、第１のＰチャネルＭＯＳトランジスタＰＭ１がオフ、第３のＰチャネルＭＯＳトランジスタＰＭ３がオン、第３のＮチャネルＭＯＳトランジスタＮＭ３がオフ、第１のＮチャネルＭＯＳトランジスタＮＭ１がオン、第２のＰチャネルＭＯＳトランジスタＰＭ２がオン、第４のＰチャネルＭＯＳトランジスタＰＭ４がオフ、第４のＮチャネルＭＯＳトランジスタＮＭ４がオン、第２のＮチャネルＭＯＳトランジスタＮＭ２がオフとなる。
【００４９】
以上の二つの定常状態及び二つの遷移状態において注目すべき点は、第１のＰチャネルＭＯＳトランジスタＰＭ１及び第３のＰチャネルＭＯＳトランジスタＰＭ３、第２のＰチャネルＭＯＳトランジスタＰＭ２及び第４のＰチャネルＭＯＳトランジスタＰＭ４、第３のＮチャネルＭＯＳトランジスタＮＭ３及び第１のＮチャネルＭＯＳトランジスタＮＭ１、第４のＮチャネルＭＯＳトランジスタＮＭ４及び第２のＮチャネルＭＯＳトランジスタＮＭ２の４組の直列接続された２個のトランジスタの各組において、直列接続された２個のトランジスタが同時にオンになるのは二つの遷移状態においてのみであり、二つの定常状態では、各組の直列接続された２個のトランジスタのいずれか一方は必ずオフになっている点である。
【００５０】
その結果、定常状態においてインダクタＬ及び可変容量キャパシタＣを介して流れるはずの直流電流は遮断されることとなり、二つの定常状態及び二つの遷移状態の総てを考慮しても、インダクタＬ及び可変容量キャパシタＣに直流電流が流れる時間は非常に短くなる。
【００５１】
従って、本発明の第１の実施の形態に係る電圧制御発振器においては、インダクタＬ及び可変容量キャパシタＣに流れる直流電流が大幅に低減されるので、インダクタＬ及び可変容量キャパシタＣに直流電流が流れることによって発生する雑音も大幅に低減され、良好な位相雑音特性を得ることができる。
【００５２】
また、直流電流が遷移状態においてのみ流れるので、一定の消費電力に対する増幅利得を向上させることができる。換言すると、一定の増幅利得に対する消費電力を大幅に低減することができる。
【００５３】
尚、状態の遷移を速くするためには、第３のＰチャネルＭＯＳトランジスタＰＭ３、第３のＮチャネルＭＯＳトランジスタＮＭ３、第４のＰチャネルＭＯＳトランジスタＰＭ４、第４のＮチャネルＭＯＳトランジスタＮＭ４のサイズを、それぞれ、第１のＰチャネルＭＯＳトランジスタＰＭ１、第１のＮチャネルＭＯＳトランジスタＮＭ１、第２のＰチャネルＭＯＳトランジスタＰＭ２、第２のＮチャネルＭＯＳトランジスタＮＭ２のサイズより小さくするとよい。
【００５４】
図２は、本発明の第２の実施の形態に係る電圧制御発振器の構成を示す回路図である。本発明の第２の実施の形態に係る電圧制御発振器は、図１に示す本発明の第１の実施の形態に係る電圧制御発振器における第１，第２，第３，第４のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４をそれぞれ第１，第２，第３，第４のｎｐｎバイポーラトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４により置き換えた構成を有するものである。
【００５５】
本発明の第２の実施の形態に係る電圧制御発振器は、定電流源Ｉと、第１，第２，第３，第４のＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４と、第１，第２，第３，第４のｎｐｎバイポーラトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４と、可変容量キャパシタＣと、インダクタＬと、を備えている。
【００５６】
定電流源Ｉは、電源電位ノードＶＤＤに一端が接続されている。第１のＰチャネルＭＯＳトランジスタＰＭ１及び第２のＰチャネルＭＯＳトランジスタＰＭ２は、定電流源Ｉの他端にソースが共通接続されている。
【００５７】
第１のｎｐｎバイポーラトランジスタＴｒ１は、第１のＰチャネルＭＯＳトランジスタＰＭ１のゲートにベースが接続され、接地電位ノードにエミッタが接続されている。第２のｎｐｎバイポーラトランジスタＴｒ２は、第２のＰチャネルＭＯＳトランジスタＰＭ２のゲートにベースが接続され、接地電位ノードにエミッタが接続されている。
【００５８】
第３のＰチャネルＭＯＳトランジスタＰＭ３は、第１のＰチャネルＭＯＳトランジスタＰＭ１のドレインにソースが接続され、第１のＰチャネルＭＯＳトランジスタＰＭ１のゲート及び第１のｎｐｎバイポーラトランジスタＴｒ１のベースにドレインが接続されている。第４のＰチャネルＭＯＳトランジスタＰＭ４は、第２のＰチャネルＭＯＳトランジスタＰＭ２のドレインにソースが接続され、第２のＰチャネルＭＯＳトランジスタＰＭ２のゲート及び第２のｎｐｎバイポーラトランジスタＴｒ２のベースにドレインが接続されている。
【００５９】
第３のｎｐｎバイポーラトランジスタＴｒ３は、第３のＰチャネルＭＯＳトランジスタＰＭ３のドレインと第１のｎｐｎバイポーラトランジスタＴｒ１のコレクタとの間に接続され、第３のＰチャネルＭＯＳトランジスタＰＭ３のゲート及び第４のＰチャネルＭＯＳトランジスタＰＭ４のドレインにベースが接続されている。第４のｎｐｎバイポーラトランジスタＴｒ４は、第４のＰチャネルＭＯＳトランジスタＰＭ４のドレインと第２のｎｐｎバイポーラトランジスタＴｒ２のコレクタとの間に接続され、第４のＰチャネルＭＯＳトランジスタＰＭ４のゲート及び第３のＰチャネルＭＯＳトランジスタＰＭ３のドレインにベースが接続されている。
【００６０】
インダクタＬ及び可変容量キャパシタＣは、第３のＰチャネルＭＯＳトランジスタＰＭ３のドレイン及び第３のｎｐｎバイポーラトランジスタＴｒ３のコレクタと、第４のＰチャネルＭＯＳトランジスタＰＭ４のドレイン及び第４のｎｐｎバイポーラトランジスタＴｒ４のコレクタとの間に並列接続されている。
【００６１】
インダクタＬ及び可変容量キャパシタＣの両端は、第１，第２の発振信号出力ノードＯＵＴ１，ＯＵＴ２とされる。
【００６２】
本発明の第２の実施の形態に係る電圧制御発振器は、第３のＰチャネルＭＯＳトランジスタＰＭ３及び第４のＰチャネルＭＯＳトランジスタＰＭ４並びに第３のｎｐｎバイポーラトランジスタＴｒ３及び第４のｎｐｎバイポーラトランジスタＴｒ４により、電圧制御発振器の一連の動作過程のうちの二つの定常状態において流れる直流電流を遮断し、位相雑音特性劣化を防止する。
【００６３】
本発明の第２の実施の形態に係る電圧制御発振器の一連の動作過程における各トランジスタの動作について説明する。
【００６４】
初期状態として、第１の発振信号出力ノードＯＵＴ１の電位がＬレベル、第２の発振信号出力ノードＯＵＴ２の電位がＨレベルになっている第１の定常状態を想定する。各トランジスタの状態は、第１のＰチャネルＭＯＳトランジスタＰＭ１がオン、第３のＰチャネルＭＯＳトランジスタＰＭ３がオフ、第３のｎｐｎバイポーラトランジスタＴｒ３がオン、第１のｎｐｎバイポーラトランジスタＴｒ１がオフ、第２のＰチャネルＭＯＳトランジスタＰＭ２がオフ、第４のＰチャネルＭＯＳトランジスタＰＭ４がオン、第４のｎｐｎバイポーラトランジスタＴｒ４がオフ、第２のｎｐｎバイポーラトランジスタＴｒ２がオンとなっている。
【００６５】
発振状態では、第２の発振信号出力ノードＯＵＴ２の電位はＨレベルとＬレベルとの間で順次変化するので、第２の発振信号出力ノードＯＵＴ２の電位がＨレベルからＬレベルに遷移する（第１の遷移状態）。各トランジスタの状態は、第１のＰチャネルＭＯＳトランジスタＰＭ１がオン、第３のＰチャネルＭＯＳトランジスタＰＭ３がオフからオン、第３のｎｐｎバイポーラトランジスタＴｒ３がオンからオフ、第１のｎｐｎバイポーラトランジスタＴｒ１がオフ、第２のＰチャネルＭＯＳトランジスタＰＭ２がオフ、第４のＰチャネルＭＯＳトランジスタＰＭ４がオン、第４のｎｐｎバイポーラトランジスタＴｒ４がオフ、第２のｎｐｎバイポーラトランジスタＴｒ２がオンとなる。
【００６６】
上記第１の遷移状態では、第１のＰチャネルＭＯＳトランジスタＰＭ１及び第３のＰチャネルＭＯＳトランジスタＰＭ３がオンになるので、第１の発振信号出力ノードＯＵＴ１の電位がＬレベルからＨレベルになる（第２の遷移状態）。各トランジスタの状態は、第１のＰチャネルＭＯＳトランジスタＰＭ１がオン、第３のＰチャネルＭＯＳトランジスタＰＭ３がオン、第３のｎｐｎバイポーラトランジスタＴｒ３がオフ、第１のｎｐｎバイポーラトランジスタＴｒ１がオフ、第２のＰチャネルＭＯＳトランジスタＰＭ２がオフ、第４のＰチャネルＭＯＳトランジスタＰＭ４がオンからオフ、第４のｎｐｎバイポーラトランジスタＴｒ４がオフからオン、第２のｎｐｎバイポーラトランジスタＴｒ２がオンとなる。
【００６７】
上記第１，第２の遷移状態における電荷移動の結果、第１の発振信号出力ノードＯＵＴ１の電位はＨレベル、第２の発振信号出力ノードＯＵＴ２の電位はＬレベルに変化し、第１のＰチャネルＭＯＳトランジスタＰＭ１、第１のｎｐｎバイポーラトランジスタＴｒ１、第２のＰチャネルＭＯＳトランジスタＰＭ２、第２のｎｐｎバイポーラトランジスタＴｒ２が反転して第２の定常状態となる。各トランジスタの状態は、第１のＰチャネルＭＯＳトランジスタＰＭ１がオフ、第３のＰチャネルＭＯＳトランジスタＰＭ３がオン、第３のｎｐｎバイポーラトランジスタＴｒ３がオフ、第１のｎｐｎバイポーラトランジスタＴｒ１がオン、第２のＰチャネルＭＯＳトランジスタＰＭ２がオン、第４のＰチャネルＭＯＳトランジスタＰＭ４がオフ、第４のｎｐｎバイポーラトランジスタＴｒ４がオン、第２のｎｐｎバイポーラトランジスタＴｒ２がオフとなる。
【００６８】
本発明の第２の実施の形態に係る電圧制御発振器における第１のＰチャネルＭＯＳトランジスタＰＭ１及び第３のＰチャネルＭＯＳトランジスタＰＭ３、第２のＰチャネルＭＯＳトランジスタＰＭ２及び第４のＰチャネルＭＯＳトランジスタＰＭ４、第３のｎｐｎバイポーラトランジスタＴｒ３及び第１のｎｐｎバイポーラトランジスタＴｒ１、第４のｎｐｎバイポーラトランジスタＴｒ４及び第２のｎｐｎバイポーラトランジスタＴｒ２の４組の直列接続された２個のトランジスタの各組においても、直列接続された２個のトランジスタが同時にオンになるのは二つの遷移状態のみである。二つの定常状態では、各組の直列接続された２個のトランジスタのいずれか一方は必ずオフになっている。
【００６９】
その結果、定常状態においてインダクタＬ及び可変容量キャパシタＣを介して流れるはずの直流電流は遮断されることとなり、二つの定常状態及び二つの遷移状態の総てを考慮しても、インダクタＬ及び可変容量キャパシタＣに直流電流が流れる時間は非常に短くなる。
【００７０】
従って、本発明の第２の実施の形態に係る電圧制御発振器においても、インダクタＬ及び可変容量キャパシタＣに流れる直流電流が大幅に低減されるので、インダクタＬ及び可変容量キャパシタＣに直流電流が流れることによって発生する雑音も大幅に低減され、良好な位相雑音特性を得ることができる。
【００７１】
また、直流電流が遷移状態においてのみ流れるので、一定の消費電力に対する増幅利得を向上させることができる。換言すると、一定の増幅利得に対する消費電力を大幅に低減することができる。
【００７２】
尚、状態の遷移を速くするためには、第３のＰチャネルＭＯＳトランジスタＰＭ３、第３のｎｐｎバイポーラトランジスタＴｒ３、第４のＰチャネルＭＯＳトランジスタＰＭ４、第４のｎｐｎバイポーラトランジスタＴｒ４のサイズを、それぞれ、第１のＰチャネルＭＯＳトランジスタＰＭ１、第１のｎｐｎバイポーラトランジスタＴｒ１、第２のＰチャネルＭＯＳトランジスタＰＭ２、第２のｎｐｎバイポーラトランジスタＴｒ２のサイズより小さくするとよい。
【００７３】
図３は、本発明の第３の実施の形態に係る電圧制御発振器の構成を示す回路図である。本発明の第３の実施の形態に係る電圧制御発振器は、図１に示す本発明の第１の実施の形態に係る電圧制御発振器を簡素化したものであり、第１のＰチャネルＭＯＳトランジスタＰＭ１及び第３のＰチャネルＭＯＳトランジスタＰＭ３並びに第２のＰチャネルＭＯＳトランジスタＰＭ２及び第４のＰチャネルＭＯＳトランジスタＰＭ４を除去するとともに、インダクタＬを第１のインダクタＬ１及び第２のインダクタＬ２に分割して第１のＰチャネルＭＯＳトランジスタＰＭ１及び第２のＰチャネルＭＯＳトランジスタＰＭ２が接続されていた位置に接続したものである。
【００７４】
本発明の第３の実施の形態に係る電圧制御発振器は、定電流源Ｉと、第１，第２のインダクタＬ１，Ｌ２と、可変容量キャパシタＣと、第１，第２，第３，第４のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４と、を備えている。
【００７５】
定電流源Ｉは、電源電位ノードＶＤＤに一端が接続されている。第１，第２のインダクタＬ１，Ｌ２は、定電流源Ｉの他端にそれぞれ一端が接続されている。
【００７６】
第１のＮチャネルＭＯＳトランジスタＮＭ１は、接地電位ノードにソースが接続されている。第２のＮチャネルＭＯＳトランジスタＮＭ２は、接地電位ノードにソースが接続されている。
【００７７】
第３のＮチャネルＭＯＳトランジスタＮＭ３は、第１のインダクタＬ１の他端と第１のＮチャネルＭＯＳトランジスタＮＭ１のドレインとの間に接続され、第１のＮチャネルＭＯＳトランジスタＮＭ１のドレイン及び第２のＮチャネルＭＯＳトランジスタＮＭ２のゲートにゲートが接続されている。第４のＮチャネルＭＯＳトランジスタＮＭ４は、第２のインダクタＬ２の他端と第２のＮチャネルＭＯＳトランジスタＮＭ２のドレインとの間に接続され、第２のＮチャネルＭＯＳトランジスタＮＭ２のドレイン及び第１のＮチャネルＭＯＳトランジスタＮＭ１のゲートにゲートが接続されている。
【００７８】
可変容量キャパシタＣは、第１のインダクタＬ１の他端及び第３のＮチャネルＭＯＳトランジスタＮＭ３のドレインに一端が接続され、第２のインダクタＬ２の他端及び第４のＮチャネルＭＯＳトランジスタＮＭ４のドレインに他端が接続されている。
【００７９】
可変容量キャパシタＣの上記一端及び他端は、第１，第２の発振信号出力ノードＯＵＴ１，ＯＵＴ２とされる。
【００８０】
本発明の第３の実施の形態に係る電圧制御発振器は、本発明の第１の実施の形態に係る電圧制御発振器よりも能動素子の個数が減少しているが、第３のＮチャネルＭＯＳトランジスタＮＭ３及び第４のＮチャネルＭＯＳトランジスタＮＭ４により、電圧制御発振器の一連の動作過程のうちの二つの定常状態において流れる直流電流を遮断し、位相雑音特性劣化を防止する。
【００８１】
本発明の第３の実施の形態に係る電圧制御発振器の一連の動作過程における各トランジスタの動作について説明する。
【００８２】
初期状態として、第１の発振信号出力ノードＯＵＴ１の電位がＬレベル、第２の発振信号出力ノードＯＵＴ２の電位がＨレベルになっている第１の定常状態を想定する。各トランジスタの状態は、第３のＮチャネルＭＯＳトランジスタＮＭ３がオン、第１のＮチャネルＭＯＳトランジスタＮＭ１がオフ、第４のＮチャネルＭＯＳトランジスタＮＭ４がオフ、第２のＮチャネルＭＯＳトランジスタＮＭ２がオンとなっている。
【００８３】
発振状態では、第２の発振信号出力ノードＯＵＴ２の電位はＨレベルとＬレベルとの間で順次変化するので、第２の発振信号出力ノードＯＵＴ２の電位がＨレベルからＬレベルに遷移する（第１の遷移状態）。各トランジスタの状態は、第３のＮチャネルＭＯＳトランジスタＮＭ３がオンからオフ、第１のＮチャネルＭＯＳトランジスタＮＭ１がオフ、第４のＮチャネルＭＯＳトランジスタＮＭ４がオフ、第２のＮチャネルＭＯＳトランジスタＮＭ２がオンとなる。
【００８４】
また、発振状態では、第１の発振信号出力ノードＯＵＴ１の電位もＬレベルとＨレベルとの間で順次変化するので、第１の発振信号出力ノードＯＵＴ１の電位がＬレベルからＨレベルになる（第２の遷移状態）。各トランジスタの状態は、第３のＮチャネルＭＯＳトランジスタＮＭ３がオフ、第１のＮチャネルＭＯＳトランジスタＮＭ１がオフ、第４のＮチャネルＭＯＳトランジスタＮＭ４がオフからオン、第２のＮチャネルＭＯＳトランジスタＮＭ２がオンとなる。
【００８５】
上記第１，第２の遷移状態における電荷移動の結果、第１の発振信号出力ノードＯＵＴ１の電位はＨレベル、第２の発振信号出力ノードＯＵＴ２の電位はＬレベルに変化し、第１のＮチャネルＭＯＳトランジスタＮＭ１、第２のＮチャネルＭＯＳトランジスタＮＭ２が反転して第２の定常状態となる。各トランジスタの状態は、第３のＮチャネルＭＯＳトランジスタＮＭ３がオフ、第１のＮチャネルＭＯＳトランジスタＮＭ１がオン、第４のＮチャネルＭＯＳトランジスタＮＭ４がオン、第２のＮチャネルＭＯＳトランジスタＮＭ２がオフとなる。
【００８６】
本発明の第３の実施の形態に係る電圧制御発振器における第３のＮチャネルＭＯＳトランジスタＮＭ３及び第１のＮチャネルＭＯＳトランジスタＮＭ１、第４のＮチャネルＭＯＳトランジスタＮＭ４及び第２のＮチャネルＭＯＳトランジスタＮＭ２の２組の直列接続された２個のトランジスタの各組においても、直列接続された２個のトランジスタが同時にオンになるのは二つの遷移状態のみである。二つの定常状態では、各組の直列接続された２個のトランジスタのいずれか一方は必ずオフになっている。
【００８７】
その結果、定常状態においてインダクタＬ及び可変容量キャパシタＣを介して流れるはずの直流電流は遮断されることとなり、二つの定常状態及び二つの遷移状態の総てを考慮しても、インダクタＬ及び可変容量キャパシタＣに直流電流が流れる時間は非常に短くなる。
【００８８】
従って、本発明の第３の実施の形態に係る電圧制御発振器においても、インダクタＬ及び可変容量キャパシタＣに流れる直流電流が大幅に低減されるので、インダクタＬ及び可変容量キャパシタＣに直流電流が流れることによって発生する雑音も大幅に低減され、良好な位相雑音特性を得ることができる。
【００８９】
また、直流電流が遷移状態においてのみ流れるので、一定の消費電力に対する増幅利得を向上させることができる。換言すると、一定の増幅利得に対する消費電力を大幅に低減することができる。
【００９０】
尚、状態の遷移を速くするためには、第３のＮチャネルＭＯＳトランジスタＮＭ３、第４のＮチャネルＭＯＳトランジスタＮＭ４のサイズを、それぞれ、第１のＮチャネルＭＯＳトランジスタＮＭ１、第２のＮチャネルＭＯＳトランジスタＮＭ２のサイズより小さくするとよい。
【００９１】
【発明の効果】
本発明の各実施の形態に係る電圧制御発振器によれば、定常状態においてインダクタＬ及び可変容量キャパシタＣを介して流れるはずの直流電流が遮断され、二つの定常状態及び二つの遷移状態の総てを考慮してもインダクタＬ及び可変容量キャパシタＣに流れる直流電流が大幅に低減される。
【００９２】
従って、インダクタＬ及び可変容量キャパシタＣに直流電流が流れることによって発生する雑音も大幅に低減され、良好な位相雑音特性を得ることができる。
【００９３】
また、直流電流が遷移状態においてのみ流れるので、一定の消費電力に対する増幅利得を向上させることができる。換言すると、一定の増幅利得に対する消費電力を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電圧制御発振器の構成を示す回路図である。
【図２】本発明の第２の実施の形態に係る電圧制御発振器の構成を示す回路図である。
【図３】本発明の第３の実施の形態に係る電圧制御発振器の構成を示す回路図である。
【図４】従来の電圧制御発振器の第１の構成例を示す回路図である。
【図５】従来の電圧制御発振器の第２の構成例を示す回路図である。
【図６】従来の電圧制御発振器の第３の構成例を示す回路図である。
【図７】従来の電圧制御発振器の第１の構成例の動作過程における二つの定常状態を示す説明図である。
【符号の説明】
Ｉ  定電流源
Ｌ  インダクタ
Ｌ１  第１のインダクタ
Ｌ２  第２のインダクタ
Ｃ  可変容量キャパシタＣ（可変容量ダイオード）
ＰＭ１  第１のＰチャネルＭＯＳトランジスタ
ＰＭ２  第２のＰチャネルＭＯＳトランジスタ
ＰＭ３  第３のＰチャネルＭＯＳトランジスタ
ＰＭ４  第４のＰチャネルＭＯＳトランジスタ
ＮＭ１  第１のＮチャネルＭＯＳトランジスタ
ＮＭ２  第２のＮチャネルＭＯＳトランジスタ
ＮＭ３  第３のＮチャネルＭＯＳトランジスタ
ＮＭ４  第４のＮチャネルＭＯＳトランジスタ
Ｔｒ１  第１のｎｐｎバイポーラトランジスタ
Ｔｒ２  第２のｎｐｎバイポーラトランジスタ
Ｔｒ３  第３のｎｐｎバイポーラトランジスタ
Ｔｒ４  第４のｎｐｎバイポーラトランジスタ
ＯＵＴ１  第１の発振信号出力ノード
ＯＵＴ２  第２の発振信号出力ノード
【図１】
2005026782.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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