(57)【要約】【課題】  電界効果型トランジスタのエクステンション領域下部では、ハロー領域をなす不純物の濃度が高く、中性領域が形成されるので、寄生容量が増す。またＳＯＩトランジスタでは基板浮遊効果が顕著化する。【解決手段】  電界効果型トランジスタのゲート電極８形成前または後に、半導体層３における第一導電型のエクステンション領域５の下に相当する位置１３に、ゼロ度または小傾角で、ハロー領域６の第二導電型不純物よりも低濃度の第一導電型不純物を導入する。この結果、エクステンション領域５の下部において、ハロー領域６を形成する第二導電型不純物が補償されるので、中性領域が縮小する。その結果、ソース／ドレイン領域４側面と中性領域間の寄生容量、及びエクステンション領域５と中性領域間の寄生容量がともに減少する。また、ＳＯＩトランジスタにおいては基板浮遊効果が抑制され動作が安定する。【選択図】  図１
2005175011.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域上にゲート絶縁膜を介してゲート電極が設けられ、
前記半導体領域における前記ゲート電極下部を含む領域に第二導電型チャネル形成領域を有し、
前記第二導電型チャネル形成領域における前記ゲート電極と接する前記半導体領域表面を含む領域に、前記第二導電型チャネル形成領域の第二導電型不純物よりも高濃度の第一導電型不純物が導入される領域を有する電界効果型トランジスタであって、
前記第一導電型不純物が導入される領域における前記ゲート電極に接する位置の前記半導体領域表面から垂直方向において、前記第一導電型不純物が導入される領域の下側の位置に第二導電型不純物濃度の最大値を有することを特徴とする電界効果型トランジスタ。
【請求項２】
前記第一導電型不純物が導入される領域は、前記ゲート電極と接する位置に有するエクステンション領域と、前記エクステンション領域よりも前記ゲート電極と離れた領域で前記エクステンション領域よりも深い位置まで第一導電型不純物が導入されるソース／ドレイン領域と、からなり、
前記第二導電型チャネル形成領域における前記エクステンション領域より下側の領域に、第一導電型のカウンター不純物が同位置の第二導電型不純物よりも低濃度に導入されるハローカウンターイオン注入領域を有することを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記エクステンション領域を有する位置の前記半導体領域表面から垂直方向において、前記エクステンション領域下端に有することとなるｐｎ接合の位置より下側に前記カウンター不純物濃度の最大値を有することを特徴とする請求項２に記載の電界効果型トランジスタ。
【請求項４】
前記ゲート電極より下側における両側の前記エクステンション領域にはさまれた第二導電型チャネル形成領域は、垂直方向のいずれの位置においても前記第一導電型のカウンター不純物が導入されない領域を有することを特徴とする請求項２または請求項３のいずれか一項に記載の電界効果型トランジスタ。
【請求項５】
前記半導体領域は、絶縁体上に形成されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の電界効果型トランジスタ。
【請求項６】
前記半導体領域は、バルク半導体基板に設けられていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の電界効果型トランジスタ。
【請求項７】
前記エクステンション領域の下部およびゲート電極側の側部を囲む領域に、前記エクステンション領域のために導入した第一導電型不純物よりも低濃度に第二導電型不純物が導入されるハロー領域を有し、
前記エクステンション領域を有する位置の前記半導体領域表面から垂直方向において、前記ハロー領域に前記カウンター不純物濃度の最大値を有することを特徴とする請求項２乃至請求項６に記載の電界効果型トランジスタ。
【請求項８】
半導体領域上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
半導体領域における前記ゲート電極の下側を含む位置に第二導電型のチャネル形成領域を形成する第二導電型チャネル形成領域形成工程と、
前記半導体領域の前記ゲート電極を有さない位置の表面側に第一導電型不純物を導入して第一導電型のエクステンション領域を形成するエクステンション領域形成工程と、
前記半導体領域における前記エクステンション領域の下部および前記ゲート電極を有する側の側部に第二導電型不純物を導入してハロー領域を形成するハロー領域形成工程と、
前記半導体領域における前記エクステンション領域の下部まで第一導電型のカウンター不純物を導入してハローカウンターイオン注入領域を形成するハローカウンターイオン注入領域形成工程と、を有し、
前記ハローカウンターイオン注入領域形成工程は、前記エクステンション領域を有する位置の前記半導体領域表面から垂直方向において、前記エクステンション領域よりも下部に前記カウンター不純物濃度の最大値を有するように前記第一導電型のカウンター不純物を導入することを特徴とする電界効果型トランジスタの製造方法。
【請求項９】
前記ハローカウンターイオン注入領域形成工程は、前記ハローカウンターイオン注入領域における前記カウンター不純物濃度の最大値を有する位置において、第二導電型不純物よりも低濃度に前記第一導電型のカウンター不純物を導入することを特徴とする請求項８に記載の電界効果型トランジスタの製造方法。
【請求項１０】
前記半導体領域は、絶縁体上に設けられていることを特徴とする請求項８または請求項９に記載の電界効果型トランジスタの製造方法。
【請求項１１】
前記半導体領域は、バルク半導体基板であることを特徴とする、請求項８または請求項９に記載の電界効果型トランジスタの製造方法。
【請求項１２】
前記半導体領域上に絶縁膜を形成する絶縁膜形成工程を有し、
前記絶縁膜形成工程の後に、前記エクステンション領域形成工程、前記ハロー領域形成工程および前記ハローカウンターイオン注入領域形成工程、を有することを特徴とする請求項８乃至請求項１１のいずれか一項に記載の電界効果型トランジスタの製造方法。
【請求項１３】
前記エクステンション領域形成工程は、前記絶縁膜形成工程により形成された前記絶縁膜を有しない状態で行うことを特徴とする請求項１２に記載の電界効果型トランジスタの製造方法。
【請求項１４】
前記ハローカウンターイオン注入領域形成工程は、前記ゲート電極形成工程の後に行われることを特徴とする請求項８乃至請求項１３のいずれか一項に記載の電界効果型トランジスタの製造方法。
【請求項１５】
前記ハローカウンターイオン注入領域形成工程は、前記ゲート電極の両側に側壁を形成した後に行われることを特徴とする請求項８乃至請求項１４のいずれか一項に記載の電界効果型トランジスタの製造方法。
【請求項１６】
前記ハロー領域形成工程は、斜めイオン注入により前記第二導電型不純物を導入することを特徴とする請求項８乃至請求項１５のいずれか一項に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ及びその製造方法に関し、特に絶縁体上にトランジスタが形成される層状の半導体基板を持つ構造（シリコン・オン・インシュレータ構造、ＳＯI構造）を持つ電界効果型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩに用いられる微細な電界効果型トランジスタにおいては、短チャネル効果を抑制するなどして素子特性を向上させることを目的に、第一導電型の不純物が浅く高濃度に導入されたエクステンション領域、及びエクステンション領域に隣接した第二導電型領域であるハロー領域が設けられる。エクステンション領域及びハロー領域が設けられた電界効果型トランジスタの例を図３８に示す。なお図３８はＳＯＩ−ＭＯＳＦＥＴにこれらの構造が適用された例である。 
【０００３】
ここで、ＳＯＩ−ＭＯＳＦＥＴとは、電界効果型トランジスタが絶縁基板上の半導体層に形成されたものを指す。ＳＯＩとは「シリコン・オン・インシュレータ」の英文表記の頭文字であり、絶縁体上に半導体層（ＳＯＩ層と称される）を設ける技術を指す。ＳＯＩ技術が採用されたトランジスタをＳＯＩ−ＭＯＳＦＥＴと称す。電界効果型トランジスタにＳＯＩ技術を用いる目的として、電子回路、特に集積回路の高速化、低消費電力化等が挙げられる。
【０００４】
図３８（ｂ）は上面図であり、図３８（ａ）は図３８（ｂ）のＢ−Ｂ’断面における断面図である。支持基板１上に埋めこみ絶縁層２、半導体層３が積層された構造を持つ基板（ＳＯＩ基板と称される）の半導体層３上にゲート絶縁膜７を介してゲート電極８が設けられる。ゲート電極の両側の半導体層３のうち表面側には、第一導電型の不純物が高濃度に導入されたエクステンション領域５（ソース／ドレインエクステンション領域とも称する）が設けられ、エクステンション領域５の外側には、高濃度の第一導電型の不純物がエクステンション領域よりも深く導入されたソース／ドレイン領域４が形成される。ふたつのエクステンション領域５に挟まれた、ゲート電極下部の半導体層は、第二導電型の不純物が低濃度に導入されたチャネル形成領域９を成す。ゲート電極８に適当な電圧を印加すると、チャネル形成領域９に第一導電型のチャネルが形成され、トランジスタが導通する。チャネル形成領域９のうち、エクステンション領域５の先端部に接した領域には、第二導電型の不純物がチャネル形成領域の他の領域に比べて高濃度に導入されたハロー領域６が設けられる。ただし、ハロー領域６は第二導電型の低濃度領域の一部であり、ハロー領域の不純物濃度はソース／ドレイン領域やエクステンション領域よりも低濃度である。また、ハロー領域を設ける目的は、短チャネル効果を抑制することである。
【０００５】
なお、支持基板１は典型的にはシリコン基板、埋めこみ絶縁層２は典型的にはＳｉＯ２、半導体層３は典型的には単結晶シリコンである。また本明細書において第一導電型とは、電界効果型トランジスタにおいてチャネルを形成するキャリアと同一の導電型を指し、第二導電型とは第一導電型と異なる導電型であることを指す。 
【０００６】
また、図３８の構造とは異なる構成を持つＳＯＩ−ＭＯＳＦＥＴの例として、特開平１１−８７７１９（特許文献１）に開示された構造を図４１に示す。図４１の構造は、図３８のトランジスタの半導体層３のうち、チャネル形成領域９の下部に、埋めこみ絶縁膜２に接する第一導電型領域１２を設けるものである。特許文献１に記載される図４１のトランジスタの製造方法を、前記第一導電型がｎ型であるｎチャネルトランジスタの場合について、図４２を参照して説明する。まず支持基板１、埋め込み絶縁層２、半導体層３からなるＳＯＩ基板に、ｎ型の不純物をイオン注入によって均一に注入し、９００℃６０分間のアニールを行い、半導体層をｎ型にする（図４２（ａ））。次に半導体層３のうち、表面の部分にｐ型の不純物を導入し、半導体層３の表面にゲート絶縁膜７を形成する（図４２（ｂ））。次に斜めイオン注入によりＢ＋イオンを注入し、ｐ型のハロー領域６を形成する（図４２（ｃ））。続いて、Ａｓ＋を垂直にイオン注入することによりエクステンション領域５を形成し、続いてゲート電極側壁２３を形成したのち、ゲート電極８及びゲート電極側壁２３をマスクにＡｓ＋を垂直にイオン注入することによりソース／ドレイン領域４を形成し、図４１の形態を得る。 
【特許文献１】特開平１１−８７７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
（第一の課題）
ハロー領域６は通常ゲート電極８の形成後に、ゲート電極８をマスクとして、第二導電型不純物（記号１５）イオンを斜めイオン注入することにより形成される。この場合、斜めイオン注入の性質上、ゲート電極から離れた領域では第二導電型不純物の濃度が高く、ゲート電極に覆われた部分では第二導電型不純物の濃度は比較的低くなる。 
【０００８】
この様子を図３９に示す。図３９は図３８（ａ）のＡ−Ａ’断面における不純物分布である。ゲート電極に覆われエクステンション領域が形成されていない半導体層の領域（図３８（ａ）の「領域ＩＩＩ」）に比べて、ゲート電極に覆われず、エクステンション領域の下部に位置する領域（図３８（ａ）の「領域ＩＩ」）では、ハロー領域を成す第二導電型不純物の濃度が高い。ハロー領域の第二導電型の不純物濃度は、チャネルが形成される「領域ＩＩＩ」において必要な濃度を満たすように調整されるが、この結果、「領域ＩＩ」においてはトランジスタ動作に対して特に要求されない程度まで不純物濃度が上昇することがある。
【０００９】
一方、電界効果型トランジスタの基板中には、半導体層が空乏化しない領域である中性領域１０が存在する。この様子を図４０及び図４３参照に示す。中性領域は基板電極として作用するので、中性領域１０とエクステンション領域５との間には寄生容量Ｃ１、ソース／ドレイン領域４の側面と中性領域１０との間には寄生容量Ｃ２が付く。なお、中性領域におけるキャリア濃度は通常不純物濃度とほぼ同程度になる。 
【００１０】
ここで、エクステンション領域５の下部の領域（領域ＩＩ）において不純物濃度が上昇すると、中性領域１０が拡大する。中性領域が拡大すると、エクステンション領域の下部に中性領域が広がる。この結果、中性領域の上端がエクステンション領域に接近して、エクステンション領域下端と中性領域間の寄生容量Ｃ１が大きくなるとともに、ソース／ドレイン領域側面と中性領域が接近し、ソース／ドレイン領域側面と中性領域間の寄生容量Ｃ２が大きくなるという問題が生じる。
【００１１】
ＳＯＩ−ＭＯＳＦＥＴの場合は、ＳＯＩ層の膜厚を薄く形成するか、またはチャネル領域の不純物濃度を低くすると、完全空乏化型ＳＯＩ−ＭＯＳＦＥＴと呼ばれる中性領域を持たないトランジスタになる。しかしＳＯＩ層の膜厚が比較的厚い場合、あるいはチャネル領域の不純物濃度が高い場合にはＳＯＩ−ＭＯＳＦＥＴであっても中性領域を持つ部分空乏型ＳＯＩ−ＭＯＳＦＥＴと呼ばれるトランジスタになる。エクステンション領域５の下部における不純物分布の上昇により、寄生容量Ｃ１及び寄生容量Ｃ２が大きくなるという前述の問題は、部分空乏化型ＳＯＩ−ＭＯＳＦＥＴにおいてもバルク基板上の通常のＭＯＳＦＥＴと同様に発生する。なお、図４０（ａ）には部分空乏化型トランジスタの場合について、図４３には通常のバルク基板上のトランジスタの場合について示したが、課題は同一である。
【００１２】
中性領域周辺の寄生容量である前記寄生容量Ｃ１及び前記寄生容量Ｃ２が大きくなると、回路の動作速度が低下し、消費電力も増大するという問題が発生する。従って、ハロー領域を斜めイオン注入によって形成した電界効果型トランジスタにおいて、中性領域周辺の寄生容量を抑制する方策を講じることが必要である。 
【００１３】
（第二の課題）
また、部分空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、衝突電離などによって発生した余剰な第二導電型のキャリア（ｎチャネルトランジスタでは正孔。本明細書ではチャネルを形成するキャリアの導電型を第一導電型とする。）が中性領域に蓄積すると、余剰な第二導電型のキャリアに起因する電界によってＳＯＩ層中の電位分布が変化し、しきい値電圧の変動や電流値の変動などの異常が現れる。このような異常動作を基板浮遊効果という。エクステンション領域５の下部の領域（領域ＩＩ）において不純物濃度が高くなると、中性領域に多量の正孔が蓄積するために、トランジスタ内の電位変動量が大きくなり、基板浮遊効果が大きくなる。この様子を図４０（ｂ）に示す。なお、図４０（ｂ）において、矢印は中性領域に蓄積した余剰な第二導電型のキャリアにより電界を示す。電界の方向はｎチャネルトランジスタの場合について描いた。ｐチャネルトランジスタの場合は逆である。
【００１４】
また、基板浮遊効果はドレイン電圧の変動に伴ってドレイン電極と静電気的に結合した中性領域の電位が変動した場合にも発生する。この場合も中性領域が大きくなると、寄生容量Ｃ１及び寄生容量Ｃ２が大きくなるので、電位の変動が増し、基板浮遊効果が顕著化する。 
【００１５】
従って、ＳＯＩ−ＭＯＳＦＥＴの基板浮遊効果を縮小するという観点からも、ハロー領域を斜めイオン注入によって形成したトランジスタにおいて中性領域を縮小する方策を講じる必要である。 
【００１６】
（第三の課題）
特許文献１に記載される図４１の電界効果型トランジスタは、チャネル形成領域の下部に深い第一導電型領域１２が設けられるので、チャネル形成領域に中性領域が形成されにくくなるという特徴を持つ。 
【００１７】
しかし、ゲート電極下部のチャネル形成領域９の下部に設けられた深い第一導電型領域１２の影響により、深い第一導電型領域１２を設けない場合と比較してチャネル形成領域の電位が変動し、トランジスタの電位分布が変動するという問題が生じる。より具体的には、トランジスタのしきい値電圧が深い第一導電型領域１２を設けない通常の設計を行った場合から変化してしまい、しきい値電圧などの仕様において、通常のバルクトランジスタとの性能上の互換性が失われる。 
【００１８】
また、深い第一導電型領域１２が設けられると、チャネル形成領域下部に位置する半導体層３と埋めこみ絶縁層２との界面付近において、電位が上昇（ｎチャネルトランジスタの場合。ｐチャネルトランジスタの場合は下降）しやすくなり、その結果電位が上昇した領域（ｎチャネルトランジスタの場合。ｐチャネルトランジスタの場合は電位が下降した領域）を通した漏れ電流（パンチスルー電流、バックチャネル電流等と呼ばれる）が流れやすくなるという問題もある。 
【００１９】
従って、チャネル形成領域の下部に第一導電型領域を設けることなく、ＳＯＩ−ＭＯＳＦＥＴの中性領域を縮小する技術が望まれる。
【課題を解決するための手段】
【００２０】
［発明の特徴］
本発明の電界効果型トランジスタは、半導体領域上にゲート絶縁膜を介してゲート電極が設けられ、前記半導体領域における前記ゲート電極下部を含む領域に第二導電型チャネル形成領域を有し、前記第二導電型チャネル形成領域における前記ゲート電極と接する前記半導体領域表面を含む領域に、前記第二導電型チャネル形成領域の第二導電型不純物よりも高濃度の第一導電型不純物が導入される領域を有する電界効果型トランジスタであって、前記第一導電型不純物が導入される領域における前記ゲート電極に接する位置の前記半導体領域表面から垂直方向において、前記第一導電型不純物が導入される領域の下側の位置に第二導電型不純物濃度の最大値を有することを特徴とする。
【００２１】
また、上記本発明の電界効果型トランジスタにおいて、前記第一導電型不純物が導入される領域は、前記ゲート電極と接する位置に有するエクステンション領域と、前記エクステンション領域よりも前記ゲート電極と離れた領域で前記エクステンション領域よりも深い位置まで第一導電型不純物が導入されるソース／ドレイン領域と、からなり、前記第二導電型チャネル形成領域における前記エクステンション領域より下側の領域に、第一導電型のカウンター不純物が同位置の第二導電型不純物よりも低濃度に導入されるハローカウンターイオン注入領域を有することを特徴とする。
【００２２】
上記本発明の電界効果型トランジスタにおいては、前記エクステンション領域を有する位置の前記半導体領域表面から垂直方向において、前記エクステンション領域下端に有することとなるｐｎ接合の位置より下側に前記カウンター不純物濃度の最大値を有することを特徴とする。
【００２３】
上記本発明の電界効果型トランジスタにおいては、前記ゲート電極より下側における両側の前記エクステンション領域にはさまれた第二導電型チャネル形成領域は、垂直方向のいずれの位置においても前記第一導電型のカウンター不純物が導入されない領域を有することを特徴とする。
【００２４】
また、上記本発明の電界効果型トランジスタは、半導体表面にゲート絶縁膜を介してゲート電極が設けられ、ゲート電極の両側の半導体の表面に第一導電型の不純物が高濃度に導入されたエクステンション領域、エクステンション領域の外側に第一導電型の不純物が高濃度に、かつエクステンション領域よりも深く導入されたソース／ドレイン領域を持つ電界効果型トランジスタであって、エクステンション領域下部の第二導電型領域には、第二導電型の不純物濃度のよりも低い濃度の第一導電型の不純物が一定の深さに渡って導入されたハローカウンターイオン注入領域を有し、二つのエクステンション領域に挟まれた位置においては、半導体のいかなる深さにおいても前記ハローカウンターイオン注入領域を有しないことを特徴とする。
【００２５】
また、上記本発明の電界効果型トランジスタにおいては前記半導体領域は、絶縁体上に形成されていることを特徴とする。また、上記本発明の電界効果型トランジスタは、ＳＯＩ基板上に形成されることを特徴とする。
【００２６】
また、上記本発明の電界効果型トランジスタにおいては、前記半導体領域は、バルク半導体基板に設けられていることを特徴とする。
【００２７】
上記本発明の電界効果型トランジスタにおいては、前記エクステンション領域の下部およびゲート電極側の側部を囲む領域に、前記エクステンション領域のために導入した第一導電型不純物よりも低濃度に第二導電型不純物が導入されるハロー領域を有し、前記エクステンション領域を有する位置の前記半導体領域表面から垂直方向において、前記ハロー領域に前記カウンター不純物濃度の最大値を有することを特徴とする。
【００２８】
また、上記本発明の電界効果型トランジスタは、前記エクステンション領域の先端及び前記エクステンション領域の下部を囲むように、第二導電型の不純物がエクステンション領域よりも低濃度に導入されたハロー領域が形成されていることを特徴とする。 
【００２９】
本発明の電界効果型トランジスタの製造方法は、半導体領域上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、前記半導体領域における前記ゲート電極の下側を含む位置に第二導電型のチャネル形成領域を形成する第二導電型チャネル形成領域形成工程と、前記半導体領域の前記ゲート電極を有さない位置の表面側に第一導電型不純物を導入して第一導電型のエクステンション領域を形成するエクステンション領域形成工程と、前記半導体領域における前記エクステンション領域の下部および前記ゲート電極を有する側の側部に第二導電型不純物を導入してハロー領域を形成するハロー領域形成工程と、前記半導体領域における前記エクステンション領域の下部まで第一導電型のカウンター不純物を導入してハローカウンターイオン注入領域を形成するハローカウンターイオン注入領域形成工程と、を有し、前記ハローカウンターイオン注入領域形成工程は、前記エクステンション領域を有する位置の前記半導体領域表面から垂直方向において、前記エクステンション領域よりも下部に前記カウンター不純物濃度の最大値を有するように前記第一導電型のカウンター不純物を導入することを特徴とする。
【００３０】
上記本発明の電界効果型トランジスタの製造方法において、前記ハローカウンターイオン注入領域形成工程は、前記ハローカウンターイオン注入領域における前記カウンター不純物濃度の最大値を有する位置において、第二導電型不純物よりも低濃度に前記第一導電型のカウンター不純物を導入することを特徴とする。
【００３１】
また、上記本発明の電界効果型トランジスタは、電界効果型トランジスタのゲート電極形成後、半導体領域の垂直方向に対してゼロ度または小傾角で第一導電型のエクステンション領域の下に、低濃度または中濃度の第一導電型不純物を導入することを特徴とする。
【００３２】
上記本発明の電界効果型トランジスタの製造方法において、前記半導体領域は、絶縁体上に設けられていることを特徴とする。
【００３３】
また、上記本発明の電界効果型トランジスタの製造方法において、前記半導体領域は、バルク半導体基板であることを特徴とする。
【００３４】
上記本発明の電界効果型トランジスタの製造方法において、前記半導体領域上に絶縁膜を形成する絶縁膜形成工程を有し、前記絶縁膜形成工程の後に、前記エクステンション領域形成工程、前記ハロー領域形成工程および前記ハローカウンターイオン注入領域形成工程を有することを特徴とする。
【００３５】
上記本発明の電界効果型トランジスタの製造方法において、前記エクステンション領域形成工程は、前記絶縁膜形成工程により形成された前記絶縁膜を有しない状態で行うことを特徴とする。
【００３６】
上記本発明の電界効果型トランジスタの製造方法において、前記ハローカウンターイオン注入領域形成工程は、前記ゲート電極形成工程の後に行われることを特徴とする。
【００３７】
上記本発明の電界効果型トランジスタの製造方法において、前記ハローカウンターイオン注入領域形成工程は、前記ゲート電極の両側に側壁を形成した後に行われることを特徴とする。
【００３８】
上記本発明の電界効果型トランジスタの製造方法において、前記ハロー領域形成工程は、斜めイオン注入により前記第二導電型不純物を導入することを特徴とする。
【００３９】
なお、本発明および本明細書において、上下の語は、基板（支持基板１、半導体基板２２）に対してゲート電極が設けられている側を上側として用いる。また、垂直の語は、電界効果型トランジスタにおける半導体層３または半導体基板２２の面に対する垂直を指す。
【００４０】
［作用］ 
本発明の目的は、ハロー領域を持つ電界効果型トランジスタ、特にハロー領域を持つＳＯＩ−ＭＯＳＦＥＴにおいて、チャネル領域に第一導電型領域を形成することなく、エクステンション領域下部の第二導電型不純物濃度を補償することにより、中性領域を縮小し、電界効果型トランジスタの特性を向上させることにある。 
【００４１】
より具体的には、中性領域を縮小することにより、中性領域とエクステンション領域との間に形成される寄生容量Ｃ１、ソース／ドレイン領域の側面と中性領域との間に形成される寄生容量Ｃ２を縮小し、動作速度の向上及び消費電力の低減を測ること、及びＳＯＩ−ＭＯＳＦＥＴにおける基板浮遊効果を縮小することが目的である。 
【００４２】
本発明においてはゲート電極形成前または後に、第一導電型のエクステンション領域の下に相当する位置に、ゼロ度または小傾角で、ハロー領域の第二導電型不純物よりも低濃度の第一導電型不純物を導入する。この結果、エクステンション領域の下部において、第二導電型不純物が補償されるので、エクステンション下部またはエクステンション領域近傍で中性領域が形成されなくなる。 
【００４３】
その結果中性領域が縮小し、ソース／ドレイン領域側面と中性領域間の寄生容量、及びエクステンション領域と中性領域間の寄生容量がともに減少するので、当該トランジスタを用いた回路は、従来のトランジスタを用いた回路に比べて、高速、低電力で動作する。
【００４４】
また、中性領域が縮小するので、基板浮遊効果が抑制され、トランジスタの動作が安定する。またリーク電流の増加など、基板浮遊効果に伴う様々な特性の劣化が抑制される。
【００４５】
特にゲート形成後にエクステンション領域の下に、低濃度の第一導電型不純物を導入すると、チャネル領域には第一導電型不純物が導入されないので、低濃度の第一導電型不純物を導入することによるしきい値電圧の変動を低減ないしは解消できる。 
【発明の効果】
【００４６】
ゲート電極形成後、ゼロ度または小傾角で第一導電型のエクステンション領域の下に、低濃度または中濃度の第一導電型不純物を導入する。この結果、エクステンション領域の下部において、第二導電型不純物が補償されるので、エクステンション下部またはエクステンション領域近傍で中性領域が形成されなくなる。 
【００４７】
その結果中性領域が縮小し、ソース／ドレイン領域側面と中性領域間の寄生容量、及びエクステンション領域と中性領域間の寄生容量がともに減少するので、当該トランジスタを用いた回路は、従来のトランジスタを用いた回路に比べて、高速、低電力で動作する。
【００４８】
また、中性領域が縮小するので、絶縁体上に形成される電界効果型トランジスタにおいて基板浮遊効果が抑制され、トランジスタの動作が安定する。またリーク電流の増加など、基板浮遊効果に伴う様々な特性の劣化が抑制される。 
【００４９】
また、チャネル領域下部にカウンター注入を行わないので、カウンター注入を伴うチャネル領域の電位分布の変化が極めて小さく、しきい値電圧などのトランジスタ特性の変動も小さい。また、ハローカウンターイオン注入は、第二導電型領域の導電型を第一導電型に反転させない程度の低濃度の注入であるので、ハローカウンターイオン注入により漏れ電流が発生することがない。
【発明を実施するための最良の形態】
【００５０】
（第一の実施形態）
電界効果型トランジスタを形成する半導体領域が、絶縁体上の半導体層である場合を例に、発明を実施するための最良の形態を説明する。
【００５１】
［構造］
トランジスタの構造に関する発明の、典型的な形態を図１（ａ）及び図１（ｂ）に示す。なお、図１（ｂ）は上面図であり、図１（ａ）は図１（ｂ）のＢ−Ｂ’断面における断面図である。支持基板１上に埋めこみ絶縁層２、半導体層３が積層されたＳＯＩ基板において、半導体層３上にゲート絶縁膜７を介してゲート電極８が設けられる。ゲート電極の両側の半導体層には、その上部に第一導電型の不純物が高濃度に導入されたエクステンション領域５が設けられ、エクステンション領域５の外側には、高濃度の第一導電型の不純物が、エクステンション領域よりも深く導入されたソース／ドレイン領域４が形成される。ふたつのエクステンション領域５に挟まれた、ゲート電極下部の半導体層は、第二導電型の不純物が中濃度または低濃度に導入されたチャネル形成領域９を成す。ゲート電極８に適当な電圧を印加すると、チャネル形成領域９に第一導電型のチャネルが形成され、トランジスタが導通する。チャネル形成領域９のうち、エクステンション領域５の先端部に接した領域には、第二導電型の不純物が中程度に導入されたハロー領域６が設けられる。
【００５２】
なお、ハロー領域６とは図中にハローカウンターイオン注入領域１３と示した領域を含む領域を指す。すなわち、ハローカウンターイオン注入領域１３はハロー領域６内の一部の領域である。また、エクステンション領域５およびソース／ドレイン領域４からなる高不純物濃度の第一導電型領域における第一導電型不純物の濃度は、第二導電型の不純物が低濃度に導入されたチャネル形成領域９における第二導電型の不純物濃度よりも高い。ハロー領域６は第二導電型の低濃度領域の一部であり、ハロー領域の第二導電型の不純物濃度はソース／ドレイン領域やエクステンション領域よりも低濃度である。
【００５３】
ハロー領域６のうち、エクステンション領域５の下部に位置する位置に、第一導電型不純物が低濃度に注入されたハローカウンターイオン注入領域１３が設けられる。ハローカウンターイオン注入領域１３には第一導電型不純物が導入されるが、ハローカウンターイオン注入領域１３内の各位置において、第一導電型不純物の濃度は第二導電型不純物の濃度を越えない。なお、図１（ａ）に示したように、トランジスタの横方向断面において、ソース／ドレイン領域４が形成される部分を領域Ｉ、エクステンション領域５およびハローカウンターイオン注入領域１３が形成される部分を領域ＩＩ、チャネル形成領域９及びその下部の半導体層からなる部分を領域ＩＩＩと記すものとする。
【００５４】
なお、ハロー領域６を形成するために第二導電型不純物を注入する工程において、該第二導電型不純物（本明細書において、ハロー不純物と呼ぶ）が導入される範囲３２を図２（ａ）に、エクステンション領域５を形成するために第一導電型不純物を注入する工程において、該第一導電型の不純物が導入される範囲３３を図２（ｂ）に、ハローカウンターイオン注入領域６を形成するために第一導電型不純物を注入する工程において、第一導電型の不純物（本明細書において、ハローカウンター不純物と呼ぶ）が導入される範囲３４を図２（ｃ）に、それぞれ示した。 
【００５５】
ハローカウンタードープ領域を含む断面である図１（ａ）のＡ−Ａ’断面における不純物濃度分布を図３（ａ）及び図３（ｂ）に示す。図３（ａ）にはハローカウンターイオン注入以外の第一導電型不純物の濃度、第二導電型不純物の濃度、及びハローカウンターイオン注入による第一導電型不純物の濃度を示す。なお、ハローカウンターイオン注入とは、ハローカウンターイオン注入領域を形成するためのイオン注入を指す。また、図３（ａ）中のハローカウンターイオン注入以外の第一導電型不純物とは、ソース／ドレイン領域を形成するためのイオン注入、エクステンション領域を形成するためのイオン注入などの、ハローカウンターイオン注入領域を形成するためのイオン注入以外の工程で導入された第一導電型不純物をいう。図１（ａ）のＡ−Ａ’断面においては、「ハローカウンターイオン注入以外の第一導電型不純物」は主にソース／ドレイン領域を形成する第一導電型不純物である。図３（ａ）中の第二導電型不純物はハロー領域を形成するために導入された不純物、チャネルイオン注入工程（チャネル領域の不純物濃度を調整するための注入で、主に素子領域の全体に対するイオン注入）により導入された不純物及びウエル注入工程（ウエルを形成するためのイオン注入で、通常素子領域および素子分離領域に対して高エネルギーでイオン注入する）により導入された不純物などの第二導電型不純物を指す。これらの不純物に関する定義は、後述の同様の図面（図３６（ａ））においても同様である。また、図３（ｂ）は第一及び第二導電型不純物濃度の差の絶対値であるネット不純物濃度の分布を示す。 
【００５６】
エクステンション領域の下部の領域ＩＩには、第一導電型のハローカウンター不純物が導入されるが、ハローカウンター不純物の濃度は第二導電型不純物の濃度を上回らない（図３（ａ））。第一導電型のハローカウンター不純物は第二導電型のハロー不純物を補償する結果、領域ＩＩでは第二導電型を保ったまま、第二導電型不純物のネット濃度が下がる。この様子を図３（ｂ）に示す。ハロー領域６にはチャネル形成領域よりも高濃度の第二導電型不純物が導入されるが、第二導電型のネット不純物濃度という観点においては、ハローカウンターイオン注入領域を除いたハロー領域６の第二導電型のネット不純物濃度はチャネル形成領域における第二導電型のネット不純物濃度に比べて高くなるが、ハロー領域６のうちハローカウンターイオン注入領域の第二導電型のネット不純物濃度は、チャネル形成領域の第二導電型のネット不純物濃度に比べて低くてもよい。
【００５７】
従来技術においては、ハロー領域を斜めイオン注入により形成したことを反映して、領域ＩＩにおける第二導電型の不純物濃度が極めて高くなるが、図１から図４において示した発明においては、領域ＩＩにおいて、第二導電型不純物が第一導電型のハローカウンター不純物によって補償されるため、第二導電型不純物のネット不純物濃度が抑制される。第二導電型不純物のネット不純物濃度が低い領域では、中性領域が形成されにくいので、その結果エクステンション領域５の下部及びエクステンション領域５の先端付近では中性領域が形成されにくくなり、中性領域１０の範囲が縮小する。この様子を図４（ａ）及び図４（ｂ）に図示する。なお、従来の形態では図４０（ａ）及び図４０（ｂ）に示されているように、中性領域１０の範囲が大きい。 
【００５８】
中性領域が縮小すると、エクステンション領域５と中性領域１０の距離が大きくなるので、中性領域１０とエクステンション領域５との間の寄生容量Ｃ１が縮小し、またソース／ドレイン領域４と中性領域１０の距離が大きくなるので、ソース／ドレイン領域４の側面と中性領域１０との間の寄生容量Ｃ２が縮小する。この結果第一の課題が解決される。
【００５９】
また、中性領域が縮小すると、基板浮遊効果が発生した際に、中性領域に蓄積するキャリア（通常チャネルの導電型とは逆導電型のキャリア）の量が減少する上、中性領域に蓄積したキャリアからの電界が図４（ｂ）に示す通り二次元的に分散するので、基板浮遊効果によるしきい値変動が抑制されるので、第二の課題が解決される。 
【００６０】
また、特許文献１の従来技術（図４１）においては、中性領域を縮小するためにチャネル領域の下部を第一導電型にするため、チャネル領域の電位分布がチャネル領域の下部を第一導電型にしない場合と比べて変化し、しきい値電圧などのトランジスタ特性が変動してしまうが、本発明ではエクステンション領域５の下部だけにハローカウンターイオン注入を行い、チャネル領域下部には第一導電型の不純物を注入しないので、本発明の構成を通常のトランジスタに追加することによるチャネル領域の電位分布の変化が極めて小さく、しきい値電圧などのトランジスタ特性の変動が抑制されるので、第三の課題が解決される。
【００６１】
［製造方法］
トランジスタの製造方法に関する典型的な形態を図５、図６を参照して説明する。なお、図５及び図６は、トランジスタの構造を説明する図面である図１（ｂ）のＢ−Ｂ’断面に相当する位置での断面図である。支持基板１上に埋めこみ絶縁層２、半導体層３が積層されたＳＯＩ基板に、チャネル不純物となる第二導電型不純物をイオン注入などによって導入したのち、半導体層３の表面に熱酸化あるいは窒素中の熱処理などによりゲート絶縁膜７を設け、ＣＶＤ法によりポリシリコンを堆積し、通常のリソグラフィ及びＲＩＥ（反応性イオンエッチング）などのエッチング工程によりシリコンを加工することによってゲート電極８を形成する。続いてゲート電極８の側面を薄く熱酸化して側壁絶縁膜１４を形成する（この時、半導体層３の表面も同時に酸化される）。続いて第二導電型不純物１５を、ゲート電極８をマスクに斜めイオン注入により導入し、第二導電型の不純物が低濃度に導入されたハロー領域６を形成し、図５（ａ）の形態を得る。 
【００６２】
続いて、第一導電型不純物１６を、ゲート電極をマスクに垂直にイオン注入し、第一導電型の不純物が高濃度に導入されたエクステンション領域５を形成し、図５（ｂ）の形態を得る。 
【００６３】
続いて、第一導電型不純物１７を、ゲート電極をマスクに、エクステンション領域５の下部に広がるように垂直にイオン注入して、第一導電型の不純物が低濃度に導入されたハローカウンターイオン注入領域１３を形成し、図６（ａ）の形態を得る。 
【００６４】
続いて、ＣＶＤなどによる膜堆積とエッチバックによる側壁形成工程により絶縁体よりなるゲート電極側壁２３を形成し、ゲート電極８及びゲート電極側壁２３をマスクに第一導電型不純物をイオン注入して、第一導電型の不純物が高濃度に導入されたソース／ドレイン領域４を形成したのち、熱処理を行って不純物を活性化したのち、コバルトなどの金属をスパッタなどの堆積技術で堆積したのち熱処理を行い、続いて未反応の金属をエッチングにより除去することによりゲート電極８及びソース／ドレイン領域の上部にシリサイド領域１８を形成し、続いて層間絶縁膜１９を形成し、コンタクトメタル２０及び配線２１を通常のコンタクト形成工程、配線形成工程により形成し、図６（ｂ）の形態を得る。
【００６５】
[素子寸法、プロセス条件の一例]
素子寸法及びプロセス条件の一例について、図５、図６を参照して説明する。支持基板１上に厚さ１００ｎｍの埋めこみ絶縁層２、厚さ５０ｎｍのシリコンよりなる半導体層３が積層されたＳＯＩ基板の表面を５〜１０ｎｍ犠牲酸化し、チャネル不純物となるホウ素をドーズ量３×１０１２ｃｍ−２〜３×１０１３ｃｍ−２程度の条件でイオン注入によって導入する。
【００６６】
次に、半導体層３の表面を熱酸化して厚さ２ｎｍのゲート絶縁膜を設ける。次にＣＶＤ法（化学的気相堆積法、ケミカル・ヴェーパー・デポジション法）によりポリシリコンを１５０ｎｍ堆積し、これを通常のリソグラフィ及びＲＩＥ（反応性イオンエッチング、リアクティブ・イオン・エッチング）工程により幅１００ｎｍ（但し、ここでいう幅は、ソース−ドレイン方向の幅を指す。これはゲート長に相当するものである。）に加工し、ゲート長１００ｎｍのゲート電極８を形成する。続いてゲート電極８の側面を薄く熱酸化して厚さ２〜１０ｎｍの側壁絶縁膜１４を形成する。続いて第二導電型不純物イオン１５として、BF２イオンをゲート電極８をマスクにドーズ量５×１０１２ｃｍ−２〜量３×１０１３ｃｍ−２程度の条件で斜めイオン注入することによりホウ素をシリコン中に導入し、第二導電型の不純物がであるホウ素が低濃度に導入されたハロー領域６を形成し、図５（ａ）の形態を得る。ハロー領域を形成するための斜めイオン注入の角度は典型的には１０度から４５度、より典型的には２０度ないし３０度である。 
【００６７】
続いて、第一導電型不純物イオン１６として、ヒ素を注入エネルギー１〜５ｋｅＶ、ドーズ量２×１０１４ｃｍ−２〜量２×１０１５ｃｍ−２で垂直にイオン注入し、第一導電型の不純物であるヒ素が高濃度に導入されたエクステンション領域５を形成し、図５（ｂ）の形態を得る。 
【００６８】
続いて、第一導電型不純物イオン１７として、ヒ素イオンをゲート電極をマスクに、エクステンション領域５の下部に広がるように注入エネルギー１００ｋｅＶ、ドーズ量４×１０１２ｃｍ−２から３×１０１３ｃｍ−２程度の量で垂直にイオン注入し、第一導電型の不純物であるヒ素が低濃度に導入されたハローカウンターイオン注入領域１３を形成し、図６（ａ）の形態を得る。 
【００６９】
続いて、ＣＶＤ法によりＳｉＯ２を１００ｎｍ堆積し、これをエッチバックすることにより、ゲート電極側壁２３を形成し、ゲート電極８及びゲート電極側壁２３をマスクに第一導電型不純物であるヒ素を注入エネルギー５０〜２００ｋｅＶ、ドーズ量１〜３×１０１５ｃｍ−２でイオン注入して、第一導電型の不純物が高濃度に導入されたソース／ドレイン領域４を形成する。続いて１０００℃以上、数秒間の熱処理を行ってイオン注入により導入した不純物を活性化させる。続いて、コバルトをスパッタリング技術によって１０〜２５ｎｍ堆積し、熱処理を行うことにより、コバルトとゲートを形成するポリシリコンの間、およびコバルトとソース／ドレインを形成するシリコンとの間でシリサイド化反応を進行させ、続いて未反応の金属をエッチングにより除去することによりゲート電極８の上部及びソース／ドレイン領域の上部にシリサイド領域１８を形成し、続いてＣＶＤ法でＳｉＯ２を堆積することにより厚さ５００〜１０００ｎｍの層間絶縁膜１９を形成し、層間絶縁膜１９をＣＭＰ法（ケミカル・メカニカル・ポリッシュ法）により平坦化したのち、コンタクトメタル２０及び配線２１を通常のコンタクト形成工程、配線形成工程により形成し、図６（ｂ）の形態を得る。 
【００７０】
ここでは、ハロー領域を形成するための第二導電型不純物イオン１５の注入（本明細書ではハローイオン注入と記す）、エクステンション領域を形成するための第一導電型不純物イオン１６の注入（本明細書ではエクステンションイオン注入と記す）、ハローカウンタードープ領域を形成するための第一導電型不純物イオン１７の注入（本明細書ではハローカウンターイオン注入と記す）の三つのイオン注入工程が、この順で実施される例を示したが、三者の順序を任意に入れ換えても良い。 
【００７１】
一般にドーズ量の高いエクステンションイオン注入では、イオン注入中にウエハに付着もしくは侵入する金属などの汚染物質の量が最も多いが、汚染物質が多く付着したウエハが続く工程で使用されるイオン注入装置に運び入れられることを防ぐことを重視する場合、エクステンションイオン注入を三者のうち、最後に実施しても良い。また、同様の理由から、ハローカウンターイオン注入、ハローイオン注入、エクステンションイオン注入と、ドーズ量の低いものから順に実施しても良い（その例を、工程順に図７（ａ）、図７（ｂ）、図８（ａ）、図８（ｂ）に示す。これらは図５及び図６の図面に対応する。）。 
【００７２】
また、エクステンションイオン注入によって半導体層表面がアモルファス化される場合、形成されたアモルファス層を通してイオン注入することにより、続いて実施されるイオン注入工程においてイオンのチャネリングを低減することができる。チャネリング防止を目的とする場合は、ハローイオン注入またはハローカウンターイオン注入の一方または両方を、エクステンションイオン注入の後に実施しても良い。 
【００７３】
なお、電界効果型トランジスタを形成する各領域（ソース／ドレイン領域等）が形成される部分に注入された不純物イオンが充分に活性化し、半導体を第一または第二の導電型とならしめるのは、一般に熱処理などの工程を得たあとであるが、本明細書の製造工程に関する説明においては、不純物の活性化前であっても当該領域を形成するイオンが注入された時点以降では、当該領域の名称を使用する。たとえば、ハローイオン注入後、熱処理による活性化前であっても、ハロー領域を形成する不純物が導入された領域をハロー領域と呼ぶ。
【００７４】
[性能向上についてのシミュレーション結果]
図９に示すゲート長７０ｎｍ、シリコン層厚さ５０ｎｍ、ｐ型（第二導電型）のハロー領域を持つｎチャネル部分空乏化型ＳＯＩ−ＭＯＳＦＥＴにおいて、第一導電型であるエクステンション領域の下部にエネルギー１００ｋｅＶ、ドーズ量６．０×１０１２ｃｍ−２でＡｓ＋イオン（第一導電型）をイオン注入する工程を追加してハローカウンターイオン注入領域を形成した提案構造と、前記Ａｓ＋イオン注入が追加されずハローカウンターイオン注入領域が形成されない従来構造の二者において、電位分布とドレイン電流をシミュレーションした結果を図１０（ａ）及び図１０（ｂ）に示す。
【００７５】
図１０（ａ）はシリコン層の裏側界面から５ｎｍ上方の位置における、シリコン層内の横方向の電位分布である。図中、中央部で電位分布が平坦な部分が中性領域であるが、提案構造では明らかに中性領域の幅が縮小している。中性領域が縮小すると、図４（ａ）中にＣ１及びＣ２と示した寄生容量が低減するので、提案構造では寄生容量が縮小していることがわかる。 
【００７６】
また、従来構造と提案構造の両者においては、ハローイオン注入、チャネルイオン注入など、チャネル形成領域の不純物分布を支配するイオン注入条件は同一であるにもかかわらず、図１０（ｂ）に示すように、提案構造ではオフ電流が約１桁改善している。これは、従来構造においては、ドレイン端におけるチャネルキャリアの衝突電離によって発生した正孔が、中性領域に蓄積することによってトランジスタのしきい値電圧を低下させ、オフ電流を増加させているのに対して、提案構造では図１０（ａ）に示した如く中性領域が小さく、蓄積する正孔量が小さいので、しきい値電圧の低下が抑制され、オフ電流が低減される。
【００７７】
[不純物分布の形態]
ハローカウンターイオン注入によって形成される第一導電型不純物分布の望ましい形態について図１１から図１３を参照して説明する。なお、図１１から図１３はエクステンション領域が存在する位置における垂直方向（図１に記号Ｃ−Ｃ’で示した断面）における不純物分布である。 
【００７８】
図１１から図１３に示すように、本発明のトランジスタにおいては、ハローカウンターイオン注入によって導入された第一導電型不純物濃度が最大となる位置は、エクステンション領域下端のｐｎ接合よりも下部にあることが望ましい。これは、本発明の目的がエクステンション領域下部の第二導電型領域において、ネット不純物濃度（第一導電型不純物濃度と第二導電型不純物濃度の差の絶対値）を低下させることにより中性領域を縮小し、素子特性を改良することにあるためである。また、本発明においてはエクステンション領域下端より下部では、常に第二導電型の不純物濃度がハローカウンターイオン注入により導入される第一導電型不純物の濃度を上回るように設定されることが最も望ましい。 
【００７９】
ハロー領域が形成されるとき、エクステンション領域の下部では、第二導電型不純物の濃度が比較的高いハロー領域が、ある一定の深さにわたって分布している。このようなハロー領域内のネット不純物濃度を有効に低下させるためには、第二導電型不純物濃度が分布する一定の深さ方向の領域に第一導電型不純物を導入することが望ましい。第一導電型不純物濃度が最大となる位置をエクステンション領域下端のｐｎ接合の位置よりも下部に位置させることにより、この要請を実現することができる。
【００８０】
図１１（ａ）はＳＯＩ層が薄い場合、またはハローカウンターイオン注入が高エネルギーで行われる場合であり、ＳＯＩ層３内においてハローカウンターイオン注入により導入された第一導電型不純物はＳＯＩ層内部において、深さ方向に向って単調に増加する。この場合、第一導電型不純物濃度が最大となる位置は、ＳＯＩ層３と埋め込み絶縁層２の界面、または界面の近傍（界面のごく近傍では界面の影響という、イオン注入条件とは異なる理由で不純物濃度が低下する場合があるので、正確に界面で最大になるとは限らないため）であり、エクステンション領域下端のｐｎ接合よりも下部である。また、ハローカウンターイオン注入により導入される第一導電型不純物の濃度は、第二導電型不純物の濃度を上回らない。
【００８１】
図１１（ｂ）はＳＯＩ層が厚い場合、またはハローカウンターイオン注入がやや低エネルギーで行われる場合であり、ハローカウンターイオン注入により導入された第一導電型不純物はＳＯＩ層内部において、深さ方向に向って増加し、エクステンション領域下端のｐｎ接合よりも下部で最大になり、その後深さ方向に向って減少する。ハローカウンターイオン注入により導入される第一導電型不純物の濃度は、第二導電型不純物の濃度を上回らない。
【００８２】
図１２は、図１１（ｂ）に示した形態のうちの一例であり、ハロー領域の深さ方向のテール近傍で、ハローカウンターイオン注入により導入された第一導電型不純物が、ハロー領域を形成するために導入された第二導電型不純物を上回る場合である。但し、チャネルイオン注入により導入された第二導電型不純物濃度と、ハローイオン注入（ハロー領域を形成するためのイオン注入のこと）によって導入された第二導電型不純物の濃度との和（場合によってはチャネルイオン注入よりより高濃度のイオン注入であるウェルイオン注入によって導入された第二導電型不純物の濃度をさらに加えた和）を上回らないので、第二導電型不純物の濃度が第一導電型不純物の濃度を上回り、半導体層は第二導電型であることを保持する。 
【００８３】
本発明においてはエクステンション領域下端より下部では、常に第二導電型の不純物濃度がハローカウンターイオン注入により導入される第一導電型不純物の濃度を上回るように設定することにより、エクステンション領域下部のエクステンション領域から離れた位置において、第一導電型領域が形成されないようにすることが、パンチスルーによるリーク電流を防ぐという観点から最も望ましい。しかし、ｐｎ接合内に位置する第一導電型領域の全体が空乏化する程度の、深さ方向に薄い第一導電型領域であれば、形成されても影響は少ない。また、ゲート長が長いトランジスタなど、パンチスルーが起こりにくいトランジスタであれば、空乏化しない程度の大きな第一導電型領域が形成されていても良い。
【００８４】
図１３は、図１１及び図１２と同じ断面における不純物濃度の垂直方向の分布を、第一導電型不純物濃度の総和（エクステンション領域の形成、ハローカウンターイオン注入、あるいはその他の理由により分布する不純物の濃度の総和）を破線で、第二導電型不純物濃度の総和（ハロー領域の形成、チャネルイオン注入、ウェルイオン注入、あるいはその他の理由により分布する不純物の濃度の総和）を実線で示したものである。図１３（ａ）は図１１（ａ）に、図１３（ｂ）は図１１（ｂ）にそれぞれ対応している。 
【００８５】
図１３（ａ）及び図１３（ｂ）に示されるように、エクステンション領域が形成される位置における第一導電型不純物の垂直方向分布において、本発明のトランジスタは極小値を持つ。その極小値をとる位置より上部（シリコン表面側）ではエクステンション領域を形成するために導入された第一導電型の不純物が高濃度に分布する。極小値をとる位置より下部（シリコン層下部界面側）では、深さ方向に向って第一導電型不純物濃度は単調に増加し、ＳＯＩ層と埋め込み絶縁層の界面あるいは界面近傍で最大となる（図１３（ａ））か、あるいは深さ方向に向って第一導電型不純物濃度が一旦増加し、極大値をとったのち、再度減少する（図１３（ｂ））。また、図１３（ａ）及び図１３（ｂ）のいずれの場合においても、その極小値をとる位置より下部において、第一導電型不純物濃度が最大となる位置において、第一導電型不純物の濃度は第二導電型不純物濃度を上回らない。また、その極小値はエクステンション領域下端のｐｎ接合付近に位置する。 
【００８６】
図１４は、図１１及び図１２と同じ断面におけるネット不純物濃度の垂直方向の分布を示す。図１４では、図１１（ａ）と同様にＳＯＩが薄い場合、またはハローカウンターイオン注入のエネルギーが高い場合を想定して描いているが、以下図１４を参照して説明する内容は、図１１（ｂ）や図１２で想定しているようにＳＯＩ層が厚い場合、またはハローカウンターイオン注入のエネルギーが低い場合でも同様である。エクステンション領域下端のｐｎ接合よりも上部（シリコン表面側）では半導体は第一導電型であり、エクステンション領域下端のｐｎ接合よりも下部（シリコン下部界面側）では半導体は第二導電型である。本発明においては、第一導電型のハローカウンターイオン注入を導入することにより、エクステンション領域下端のｐｎ接合よりも下部の第二導電型領域におけるネット不純物濃度を抑制する。また、第一導電型不純物がエクステンション領域よりも下部に導入されるが、ｐｎ接合よりも下部は第二導電型を保つ。これにより、エクステンション領域下部の第二導電型領域において、中性領域を縮小し、素子特性が改良される。 
【００８７】
図９の構造ついて素子特性をシミュレーションした条件、すなわちハローカウンターイオン注入条件としてイオン種をＡｓ＋、注入エネルギーを１００ｋｅＶ、ドーズ量を６．０×１０１２ｃｍ−２とした場合について、ゲート電極端部の位置（図９のＡ−Ａ’断面）において図１４に示されるネット不純物濃度の垂直方向分布を調べたところ、第二導電型領域でのネット不純物濃度の最大値（図１４参照）は５．５％、またハローカウンターイオン注入濃度最大の位置（同じく図１４参照。この場合はシリコン層下部界面）でのネット不純物濃度は１７．６％低下していた。また、同様の構造及びプロセス条件で、ドーズ量だけを１．８×１０１３ｃｍ−２に変更した場合には、第二導電型領域でのネット不純物濃度の最大値（図１４参照）は２９％、またハローカウンターイオン注入濃度最大の位置（同じく図１４参照。この場合はシリコン層下部界面）でのネット不純物濃度は６６％低下していた。また中性領域の縮小及び基板浮遊効果の縮小は、上記いずれの条件（ドーズ量が６．０×１０１２ｃｍ−２の場合と１．８×１０１３ｃｍ−２の場合）においてもデバイスシミュレーションにおいて認められた。 
【００８８】
また、ソース／ドレイン領域の下にｐｎ接合がある場合（例えば図３５（ａ）または図３５（ｂ）の場合）、ハローカウンターイオン注入によって形成される第一導電型不純物の垂直方向分布において、不純物濃度が最大となる位置は、たとえばエクステンション領域の下端のｐｎ接合より深く、ソース／ドレイン領域の下端のｐｎ接合よりも浅い位置に設けられる。 
【００８９】
[不純物分布の形態]における以上の議論は、トランジスタが完成した状態で、第一及び第二導電型の不純物が活性化した状態を想定して議論したが、トランジスタが形成途中で、第一及び第二導電型の不純物が活性化していない状態についても、同様の議論が成り立つ。
【００９０】
また、製造方法においては、以上の議論において、「ハローカウンターイオン注入濃度最大の位置」を「ハローカウンターイオン注入時に注入される不純物分布の最大値」、「エクステンション領域下端のｐｎ接合」を「エクステンション領域下端のｐｎ接合が形成される位置」、「ハロー領域」を「ハロー領域が形成される位置」など、「不純物分布の最大値」は「当該イオン注入時に注入される不純物分布の最大値」、各「領域」は、「当該領域が形成される位置」と読み換えた条件を満たすように注入エネルギーなどイオン注入工程における条件を設定すれば良い。 
【００９１】
（第二の実施形態）
電界効果型トランジスタを形成する半導体領域が、バルク半導体基板である場合を例に、発明を実施するための最良の形態を説明する。
【００９２】
絶縁体上に形成されるトランジスタではなく、通常のバルク基板上に形成されるトランジスタにおいても、本発明の構造を採用しても良い。バルク基板上のトランジスタにおいては、通常基板浮遊効果は発生しないので、前記第二の課題は存在しない。しかし、バルク基板上のトランジスタにおいても第一及び第三の課題は発生するので、その解決に有効である。 
【００９３】
第一の実施形態では絶縁体上の半導体層上にトランジスタが形成される場合を記載したが、第二の実施形態では、トランジスタが形成される基板が、通常のバルク基板である場合について記載する。第二の実施形態の構造、製造方法は基板の構造が異なることを除いて、第一の実施形態と同様である。 
【００９４】
バルク基板上のトランジスタに第一の実施形態を適用した場合について、図１５、図１６、図１７に示す。図１５は第一の実施形態の図１に対応する図面であり、バルク基板上のトランジスタに適用した場合の典型的構造を示す。図１６は第一の実施形態の図２に対応する図面であり、バルク基板上のトランジスタに適用された場合に、各領域の不純物が分布する範囲（記号３２、３３、３４）をハッチ領域で示す。図１７は第一の実施形態の図４（ａ）に対応する図面であり発明の効果を示す。不純物分布は第一の実施形態を説明する図４と同様である。バルク基板上のトランジスタに本発明を適用した場合においても、寄生容量Ｃ１、Ｃ２が通常の構造の場合（図４３）に比べて縮小されるという発明の効果は変わらない。 
【００９５】
図１５、図１６、図１７に示されるように、第二の実施形態は、第一の実施形態の製造方法において、支持基板１、埋めこみ絶縁層２、半導体層３の三層からなるＳＯＩ基板を、半導体基板２２に置き換えた構成を持つ。 
【００９６】
第二の実施形態の製造方法は、第一の実施形態の製造方法において、支持基板１、埋めこみ絶縁層２、半導体層３の三層からなるＳＯＩ基板を、半導体基板２２に置き換えたものである（第一の実施形態の図５及び図６にそれぞれ対応する図を、図１８及び図１９に示す。）。すなわち、本発明は、半導体上に形成される電界効果型トランジスタの構造及び製造方法に対して、その基板がＳＯＩ基板である場合（第一の実施形態に記載）及び通常の半導体基板である場合（第二の実施形態に記載）のいずれに対しても実施することができる。なお、半導体基板２２は通常シリコン基板であるが、他の材料であっても良い。また、半導体基板２２はシリコンと他の半導体材料からなる多層構造を持つ半導体基板であっても良い。 
【００９７】
バルク基板上の電界効果型トランジスタでは、通常基板浮遊効果は発生しないので、第二の課題は発生しないが、第一の課題及び第二の課題を解決する作用及び効果については、第一の実施形態と同様である。また、基板不純物濃度が低く、その結果基板抵抗が高いため、ＳＯＩトランジスタと同様に基板浮遊効果が発生し、第二の課題を解決する必要がある場合は、本発明は第二の課題の解決に有効である。 
【００９８】
本実施形態は、第一の実施形態におけるＳＯＩ基板を単にバルク基板に置き換えたものであるので、不純物分布の形態についても、シリコン層に下部界面が存在しないことを除いて第一の実施形態と同様である。第一の実施形態における不純物分布の形態において、「シリコン下部界面側」を「基板下方」と読み換えれば良い。但し、第二の実施形態においては埋め込み絶縁層が存在しないので、半導体中で、ハローカウンターイオン注入第一導電型不純物が深さ方向に単調に増加する構造（図１１（ａ））は存在しない。同様に、エクステンション下端のｐｎ接合より下部で、第一導電型不純物が深さ方向に単調に増加する構造（図１１（ａ））も第二の実施形態においては存在しない。 
【００９９】
第二の実施形態におけるエクステンション領域下部の垂直方向の不純物分布の例を図２０に示す。図２０（ａ）は第一の実施形態の図１１（ｂ）に相当するものである。図２０（ｂ）は基板中の一部の領域で第二導電型不純物濃度が第一導電型不純物濃度を上回る場合で、第一の実施形態の場合と同様、パンチスルーが起こりにくい場合には適用しても良い。 
【０１００】
（第三の実施形態） 
第一の実施形態及び第二の実施形態においては、以下の形態に従ってハローイオン注入、ハローカウンターイオン注入、及びエクステンションイオン注入を実施しても良い。
【０１０１】
ゲート電極８の側面に側壁絶縁膜１４を設けたのち、ハローイオン注入、ハローカウンターイオン注入、及びエクステンションイオン注入の３種類のイオン注入する実施例を図５及び図６を参照して説明したが、３種類のイオン注入のうち１つ以上を、側壁絶縁膜１４形成前に実施しても良い。 
【０１０２】
また、側壁絶縁膜１４を設けない製造方法を用いても良い。側壁絶縁膜１４を設けない形態を図２１（ａ）及び図２１（ｂ）に示す。図２１（ａ）及び図２１（ｂ）は第一実施形態において製造方法を説明する図面である図６（ａ）及び図６（ｂ）にそれぞれ対応する。 
【０１０３】
また、側壁絶縁膜１４のうち、半導体層３の表面に形成された部分をＲＩＥ等のエッチング工程によって除去した後に、上記３種類のイオン注入する工程のうち一つ以上を実施する工程を用いても良い。エクステンションイオン注入は低いエネルギーで実施されるので半導体層３上に絶縁膜があると、多くのイオンが半導体層中に到達せず、半導体上の絶縁膜中に入ってしまう問題があるが、側壁絶縁膜１４のうち、半導体層３の表面に形成された部分をＲＩＥ等のエッチング工程によりこの問題を解決できる。その例を図２２（ａ）及び図２２（ｂ）に示す。図２２（ａ）及び図２２（ｂ）は第一実施形態において製造方法を説明する図面である図６（ａ）及び図６（ｂ）にそれぞれ対応する。 
【０１０４】
また、ＳｉＯ２やＳｉ３Ｎ４などの絶縁膜をＣＶＤ法などの堆積工程により、ゲート電極８の側面に側壁絶縁膜１４を形成しても良い。例えば、熱酸化により側壁絶縁膜１４を形成するかわりにＳｉＯ２やＳｉ３Ｎ４などの絶縁膜をＣＶＤ法などの堆積工程で薄く（例えば５ｎｍ〜２０ｎｍ）堆積した上、ＲＩＥによるエッチバック工程により半導体層表面に形成された材料を除去したのち、前記３種類のイオン注入工程のうち１つ以上を実施しても良い。その形態を図２３（ａ）及び図２３（ｂ）に示す。図２３（ａ）及び図２３（ｂ）は第一実施形態において製造方法を説明する図面である図６（ａ）及び図６（ｂ）にそれぞれ対応する。ＳｉＯ２やＳｉ３Ｎ４などの絶縁膜をＣＶＤ法などの堆積工程により側壁絶縁膜１４を設ける方法では、ゲート絶縁膜７の側面にも側壁絶縁膜１４が形成される。ＣＶＤ法では熱酸化に比べて厚めの絶縁膜を形成しやすいので、この方法は厚めの側壁絶縁膜を形成した場合等に有効である。 
【０１０５】
また、ハローカウンターイオン注入を斜めイオン注入により導入しても良い。この場合、垂直に注入した同じ側壁絶縁膜厚を持つ場合に比べて、ハローカウンターイオン注入領域はチャネル側に広がる（図２４）。 
【０１０６】
また、一般的には、ハローイオン注入、ハローカウンターイオン注入、及びエクステンションイオン注入の３種類のイオン注入が終了したのち、膜厚の厚く、単層または多層の構造を持つゲート電極側壁２３を形成したのちにソース／ドレイン領域を形成するためのイオン注入を実施するが、ゲート電極側壁２３を形成してソース／ドレイン領域を形成するためのイオン注入を実施し、ゲート電極側壁２３を除去した後で、ハローイオン注入、ハローカウンターイオン注入、及びエクステンションイオン注入の３種類のイオン注入のうち１つ以上を実施する工程を用いても良い。 
【０１０７】
（第四の実施形態）
第一の実施形態、第二の実施形態及び第三の実施形態において、以下の形態に従ってハローカウンターイオン注入を実施しても良い。第四の実施形態は、ゲート電極側壁２３を形成後、ハローイオン注入およびエクステンションイオン注入を実施したのち、ゲート電極８の側面に第二の側壁（図２５の記号２３、図２６の記号２３、図２７の記号２４、図２８の記号２４）を形成し、ゲート電極８と前記第二の側壁にゲート電極側壁２３をマスクにハローカウンターイオン注入を行うものである。ハローイオン注入、チャネルイオン注入などの条件によって、第一及び第二の実施形態の方法では、ハローカウンターイオン注入された不純物がチャネル領域側に広がりすぎる場合に、第四の実施形態はハローカウンターイオン注入された不純物がチャネル領域側にひろがることを防ぐ効果を有する。第四の実施例は、ハローカウンターイオン注入領域とエクステンション領域の位置関係を調整する方法として有効である。 
【０１０８】
なお、実施形態を説明する図面、図２５（ａ）、図２６（ａ）、図２７（ａ）、及び図２８（ａ）はそれぞれ第一実施形態において製造方法を説明する図面である図６（ａ）に対応する。実施形態を説明する図面、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、及び図２８（ｂ）はそれぞれ第一実施形態において製造方法を説明する図面である図６（ｂ）に対応する。 
【０１０９】
ゲート電極側壁２３を形成後、ハローイオン注入およびエクステンションイオン注入を実施したのち、ゲート電極８の側面にゲート電極側壁２３を形成し、ゲート電極８及びゲート電極側壁２３をマスクにエクステンション領域の下部にハローカウンターイオン注入を実施した場合を図２５に示す。この場合、ハローカウンターイオン注入領域はエクステンション領域の先端よりも後退した形態になりやすい。従ってエクステンション−中性領域間容量Ｃ１を削減する効果は小さいが、深いソース／ドレイン−中性領域間容量Ｃ２を削減する効果は第一及び第二の実施形態と変わらない。また、この場合、ソース／ドレイン領域４の先端よりも、ハローカウンターイオン注入の先端がチャネル側になるように、ハローカウンターイオン注入には拡散しやすい不純物を用いることが好ましい。例えばｎチャネルトランジスタの場合はリンを用いることが、好ましい。なお、ゲート側壁２３の厚さは典型的には５０ｎｍから１００ｎｍである。ゲート側壁２３はＳｉＯ２、Ｓｉ３Ｎ４などの絶縁膜、またはこれらの絶縁膜からなる多層膜である。 
【０１１０】
また、他の実施形態では、図２５に示す実施形態において、ハローカウンターイオン注入を斜めイオン注入により実施する。これを図２６に示す。この実施形態では、ハローカウンターイオン注入の注入角度を調整することにより、図２５に示す実施形態に比べて、よりハローカウンターイオン注入領域の位置をエクステンション領域の先端に近付けたり、あるいはエクステンション領域の先端よりもチャネル領域側に伸ばすことができる。 
【０１１１】
また、図２５、または図２６の実施形態においてゲート電極側壁２３が多層膜である場合、その一部が形成された時点で、ハローカウンターイオン注入を行っても良い。その例を図２７及び図２８に示す。第一のゲート側壁２４を堆積後エッチバックを行い、ゲート電極側面を除く半導体上に堆積された絶縁膜を除去する場合が図２７、第一のゲート側壁２４を堆積後、ゲート電極側面を除く半導体上に堆積された絶縁膜を除去しない場合が図２８である。なお、第一のゲート側壁２４と第二のゲート側壁２５は同一材料であっても良いし、異なる材料であっても良い。 
【０１１２】
第四の実施形態は、ハローカウンターイオン注入時のゲート電極の側壁（記号２３または２４）を厚くすると、ハローカウンターイオン注入領域の位置をエクステンション領域の先端から後退させることができ、またハローカウンターイオン注入を斜めイオン注入により実施し、その注入角度を調整することによりハローカウンターイオン注入領域の位置をエクステンション領域の先端に近付けたり、あるいはエクステンション領域の先端よりもチャネル領域側に伸ばすことができる。第四の実施形態は、ゲート電極の側壁の膜厚と、ハローカウンターイオン注入の注入角度を調整することによって、ハローカウンターイオン注入領域を制御性良く任意の位置に配置することを可能とするものである。 
【０１１３】
（第五の実施形態） 
第一から第四の実施形態は、エクステンション領域５の一部または全部が、チャネル形成領域の半導体の表面よりも上方にあるトランジスタに適用されても良い。その一例を図２９に示す。 
【０１１４】
第五の実施形態の構造は、第一から第四の実施形態のトランジスタを形成する製造方法に、チャネル形成領域の半導体をエッチングによって掘り下げる工程を追加することによって製造される。あるいは、第五の実施形態の構造は、第一から第四の実施形態のトランジスタを形成する製造方法に、エピタキシャル成長によりエクステンション領域のうちチャネル形成領域の半導体の表面よりも突起した領域を形成することにより製造される。なお、エピタキシャル成長によりエクステンション領域の一部または全部を形成する製造方法においては、エピタキシャル成長よりも前にハローカウンターイオン注入を行っても良いし、エピタキシャル成長後にハローカウンターイオン注入を行っても良い。 
【０１１５】
（第六の実施形態） 
第一から第五の実施形態において、ハローカウンターイオン注入によって導入される第一導電型不純物の一部が、ゲート電極下部のチャネル形成領域が第二導電型を維持できる程度に低濃度に導入される実施形態について述べる。 
【０１１６】
ゲート長が長い、チャネル領域に導入されている第二導電型不純物の濃度が高いなど、パンチスルーによる漏れ電流が比較的流れ難いトランジスタである場合、またはトランジスタの仕様上ゲート電極下部のチャネル形成領域低濃度の第一導電型不純物が導入されても良い場合、またはトランジスタの仕様上第一導電型不純物の導入によってしきい値電圧がある程度変化しても良い場合、ゲート電極下部のチャネル形成領域が第二導電型を維持できる程度に第一導電型不純物が低濃度に導入されても良い。 
【０１１７】
その構造を図３０、図３１及び図３２に示す。図３０及び図３２において、破線に囲まれた領域が、第一導電型不純物が導入される領域３５である。なお、領域３５はエクステンション下部に限られず、また場合によってはハロー領域内部に限られないので、第一実施例のハローカウンターイオン注入領域１３に対してカウンターイオン注入領域と呼ぶ。また、カウンターイオン注入領域３５を形成するイオン注入をカウンターイオン注入、カウンターイオン注入領域３５を形成するために注入された不純物をカウンター不純物と呼ぶ。なお、カウンターイオン注入領域、カウンターイオン注入、カウンター不純物は、それぞれハローカウンターイオン注入領域、ハローカウンターイオン注入、ハローカウンター不純物を包含する概念である。カウンター不純物がハロー領域内部に限られる場合に、カウンターイオン注入領域、カウンターイオン注入、カウンター不純物をそれぞれハローカウンターイオン注入領域、ハローカウンターイオン注入、ハローカウンター不純物と呼ぶ。 
【０１１８】
エクステンション領域下部のカウンターイオン注入領域は、互いに接続しても良く（図３０（ａ））、また接続しなくても良い（図３０（ｂ））。ただし、本発明において、カウンターイオン注入領域とは、第二導電型不純物は第一導電型不純物を上回る領域を指す。第二導電型不純物は第一導電型不純物を上回わらないようにすることにより、カウンターイオン注入領域が第一導電型になることが妨げられ、その結果パンチスルーによる漏れ電流が防がれる。なお、図３０（ｂ）において二つのカウンターイオン注入領域３５に挟まれたチャネル領域９は第二導電型であり、本発明においてはチャネル形成領域内に第一導電型領域が形成されない。その例として、図３０（ａ）のＤ−Ｄ’断面における不純物分布を図３１（ａ）及び図３１（ｂ）に示す。なお、カウンター不純物濃度の最大値は、エクステンション領域下端のｐｎ接合の深さと同じ位置よりも下方にある。図３１（ａ）はＳＯＩ層の下部界面近傍で最大になる場合、図３１（ｂ）はＳＯＩ層の下部界面よりも上部で最大になる場合である。
【０１１９】
また、第六の実施形態は、バルク半導体基板上のトランジスタに適用されても良い。トランジスタの断面図の一例を図３２（ａ）に、図３２（ａ）のＤ−Ｄ’断面における縦方向の不純物濃度分布を図３２（ｂ）に示す。 
【０１２０】
第六の実施形態における製造方法においては、第一から第五の実施形態において、ゲート電極の形成前にカウンターイオン注入を行うという変更を加えても良い。その一例を図３３及び図３４を参照して説明する。支持基板１上に埋めこみ絶縁層２、半導体層３が積層されたＳＯＩ基板に、熱酸化により犠牲酸化膜３８を形成したのち、チャネル不純物となる第二導電型不純物、及びカウンターイオン注入領域を形成するための第一導電型不純物イオン３６を注入する。カウンターイオン注入領域を形成するための第一導電型不純物イオンが主に分布する領域は半導体表面から離れた位置にあり、カウンターイオン注入領域を形成するための第一導電型不純物イオン３６の濃度の最大値は、後に形成されるエクステンション領域の下端のｐｎ接合の位置よりも下部になるようにする（図３３（ａ））。
【０１２１】
続いて、半導体層３の表面に熱酸化あるいは窒素中の熱処理などによりゲート絶縁膜７を設け、ＣＶＤ法によりポリシリコンを堆積し、これを通常のリソグラフィ及びＲＩＥ（反応性イオンエッチング）などのエッチング工程により加工し、ゲート電極８を形成する。続いてゲート電極８の側面を薄く熱酸化して側壁絶縁膜１４を形成する（この時、半導体層３の表面も同時に酸化される）。続いて第二導電型不純物１５を、ゲート電極８をマスクに斜めイオン注入により導入し、第二導電型の不純物が低濃度に導入されたハロー領域６を形成し、図３３（ｂ）の形態を得る。 
【０１２２】
続いて、第一導電型不純物１６をゲート電極をマスクに垂直にイオン注入し、第一導電型の不純物が高濃度に導入されたエクステンション領域５を形成し、図３４（ａ）の形態を得る。 
【０１２３】
続いて、ＣＶＤなどの堆積技術によりゲート電極側壁２３を形成し、ゲート電極８及びゲート電極側壁２３をマスクに第一導電型不純物をイオン注入して、第一導電型の不純物が高濃度に導入されたソース／ドレイン領域４を形成したのち、熱処理を行って不純物を活性化したのち、コバルトなどの金属をスパッタなどの堆積技術で堆積したのち熱処理を行い、続いて未反応の金属をエッチングにより除去することによりゲート電極８及びソース／ドレイン領域の上部にシリサイド領域１８を形成し、続いて層間絶縁膜１９を形成し、コンタクトメタル２０及び配線２１を通常のコンタクト形成工程、配線形成工程により形成し、図３４（ｂ）の形態を得る。なお、図３３及び図３４を参照して説明した製造方法は、バルク基板上のトランジスタの製造に用いられても良い。また、本明細書に記載した製造方法のうち、ハローカウンター注入に関する変形例（第四の実施形態など）を除く他の変形例と組み合わせても良い。 
【０１２４】
（発明の他の実施形態） 
本発明の各実施形態においては、下記の構成が選択されても良い。 
【０１２５】
支持基板１は通常シリコン基板であるが、他の材料で置き換えて良い。また、支持基板１を持たず、全体が絶縁体である基板上に半導体が設けられる構造、例えばＳＯＳ（シリコン・オン・サファイア）基板を用いた構造やガラス基板上にシリコン層を設ける構造を用いても良い。 
【０１２６】
半導体層３は単結晶であることが、オン電流の向上及びオフ電流の抑制という観点から最も望ましいが、要求されるオン電流の仕様が低い場合、または要求されるオフ電流の仕様が大きい場合は、アモルファス、多結晶など単結晶以外の材料であっても良い。 
【０１２７】
埋め込み絶縁層２は通常ＳｉＯ２であるが、Ｓｉ３Ｎ４、多孔質ＳｉＯ２など、ＳｉＯ２以外の絶縁体であっても良い。また、埋め込み絶縁層の部分に空洞が設けられていても良い。また埋め込み絶縁層は、複数の絶縁材料よりなる多層膜であっても良い。埋め込み絶縁層の厚さは一般に８０ｎｍ〜１マイクロメーターであるが、この範囲以外であっても、発明の効果は変わらない。 
【０１２８】
また、シリコン層３をシリコン以外の半導体層で置き換えても良い。また、二種類以上の半導体の組み合わせによって置き換えて良い。また部分空乏化型ＳＯＩ−ＭＯＳＦＥＴにおけるシリコン層２の厚さは、典型的には５０〜２００ｎｍであるが、これ以外の範囲を適宜選択しても良い。特にゲート長が微細なトランジスタ、典型的にはゲート長が１００ｎｍ以下のトランジスタでは、半導体層を５０ｎｍ以下としても良い。また、２００ｎｍ以上の半導体層が絶縁体上に設けられるトランジスタに採用しても良い。 
【０１２９】
ソース／ドレイン領域、エクステンション領域などの、高濃度領域には、典型的には５×１０１８ｃｍ−３から１×１０２１ｃｍ−３のドナー不純物もしくはアクセプタ不純物が導入される。より典型的には、３×１０１９ｃｍ−３から１×１０２０ｃｍ−３のドナー不純物もしくはアクセプタ不純物が導入される。不純物の導入は例えばイオン注入、あるいは気相拡散により行う。イオン注入時の典型的なドーズ量は１×１０１４ｃｍ−２から３×１０１５ｃｍ−２、より典型的には３×１０１４ｃｍ−２から１×１０１５ｃｍ−２である。 
【０１３０】
ハロー領域、ハローカウンターイオン注入領域、チャネル形成領域などの低濃度領域におけるネット不純物濃度（第一導電型不純物濃度と、第二導電型不純物濃度の差の絶対値）は、典型的には１×１０１７ｃｍ−３から１×１０１９ｃｍ−３、より典型的には５×１０１７ｃｍ−３から５×１０１８ｃｍ−３である。但し、これらの典型的な不純物濃度を各領域の主要部分に持つトランジスタにおいても、イオン注入の条件によっては局所的にこれらの典型的な値を超える場合がある。 
【０１３１】
ソース／ドレイン領域に導入する第一導電型の不純物、及びソース／ドレイン領域に導入する第一導電型の不純物は、ｎチャネルトランジスタの場合はｎ型の導電型を持つドナー不純物を、ｐチャネルトランジスタの場合はｐ型の導電型を持つアクセプタ不純物を選べば良い。
【０１３２】
ハロー領域に導入される第二導電型の不純物は、ｎチャネルトランジスタの場合はｐ型の導電型を持つアクセプタ不純物を、ｐチャネルトランジスタの場合はｎ型の導電型を持つドナー不純物を選べば良い。
【０１３３】
ハローカウンターイオン注入領域に導入される第一導電型の不純物は、ｎチャネルトランジスタの場合はｎ型の導電型を持つドナー不純物を、ｐチャネルトランジスタの場合はｐ型の導電型を持つアクセプタ不純物を選べば良い。 
【０１３４】
ｎ型不純物の典型例はヒ素、リン、アンチモンである。ｐ型不純物は典型例はホウ素、インジウムである。
【０１３５】
本発明の実施例において、シリコンの熱酸化により形成したゲート絶縁膜を、他の方法により形成したＳｉＯ２膜に置き換えても良い。例えばラジカル酸化によって形成したＳｉＯ２膜を用いても良い。また、ゲート絶縁膜をＳｉＯ２以外の絶縁材料より置き換えて良い。また、ＳｉＯ２とそれ以外の絶縁膜との多層膜、あるいはＳｉＯ２以外の絶縁膜同士の多層膜に置き換えて良い。また、ゲート絶縁膜をＨｆＯ２、ＨｆＳｉＯ４などの高誘電率材料に置き換えても良い。 
【０１３６】
イオン注入した不純物の活性化は、イオン注入後、通常の電気炉によるアニール、ランプアニールなどの加熱処理によって行う。なお、チャネル領域へ不純物を導入する場合、各実施例において、例えば犠牲酸化膜を形成した後にイオン注入によって行う。注入したイオンを活性化するための熱処理は、イオン注入直後に行っても良く、ソース／ドレイン領域に導入した不純物を活性化するための熱処理で兼ねても良い。
【０１３７】
ゲート電極材料がポリシリコン、多結晶シリコン−ゲルマニウム混晶等の半導体により形成される場合、ゲートへの不純物導入は、ソース／ドレインへの不純物導入と同時に行っても良い。また、ゲート電極材料の堆積と同時に行っても良い。また、ゲート電極材料を堆積し、ゲート電極の形状に加工する前に行っても良い。
【０１３８】
チャネル形成領域のうち、ハロー領域が形成されない部分は通常第二導電型であり、ソース／ドレイン領域及びエクステンション領域よりも不純物濃度が低い。典型的な不純物濃度は１×１０１７ｃｍ−３から５×１０１８ｃｍ−３の範囲である。エクステンション領域、ソース／ドレイン領域、ハロー領域（ハローカウンターイオン注入領域を含む）及びチャネル形成領域を除く半導体領域の不純物濃度は、チャネル形成領域と同程度の不純物濃度あるいはチャネル形成領域よりも低濃度の不純物濃度を持つ。 
【０１３９】
ハロー領域は第二導電型であり、ソース／ドレイン領域及びエクステンション領域よりも不純物濃度が低い。また、ハロー領域はハロー領域を除く第二導電型部分よりも不純物濃度が高い。典型的な不純物濃度は５×１０１７ｃｍ−３から１×１０１９ｃｍ−３の範囲である。ハロー領域は通常エクステンション領域下部からチャネル形成領域内部にわたって形成される。 
【０１４０】
また、ハロー領域は半導体層表面に達する場合もあれば、達しない場合もある。ハロー領域がエクスクテンション領域下部から、エクステンション領域の下部コーナー部にかけて形成され、ハロー領域が半導体表面に達しないトランジスタに対して、図３７（ａ）及び図３７（ｂ）に示すように、本発明の各実施形態を実施しても効果は同様である。図３７（ａ）は図１（ａ）に、図３７（ｂ）は図１５（ａ）に、それぞれ相当する図である。
【０１４１】
但し、ゲート長の短いトランジスタでは、両側のハロー領域が非常に近接し、一部で接触する。この場合、チャネル形成領域のうち、ハロー領域が形成されない領域は小さい。また、ゲート長の短いトランジスタでは、両側のハロー領域が接触し、また場合によっては重なることがある。この場合、チャネル形成領域はすべてハロー領域で形成される。その場合の不純物分布の典型例を図３６に示す。図３６（ａ）は第一の実施形態に関する図３（ａ）に、図３６（ｂ）は第一の実施形態に関する図１（ａ）に、それぞれ相当する図である。 
【０１４２】
第一の実施形態の各図面においては、ソース／ドレイン領域が半導体層の下部界面に達する形態を主に記載したが、下部界面に達しない構成を用いても良い。例えば、第一の実施形態において半導体層が厚い場合、典型的には例えば３００ｎｍ以上の場合、第二の実施形態と同じくソース／ドレイン領域の下部にｐｎ接合が形成される形態を取る。この例を図３５に示す。これは図１（ａ）に対応する図面である。図３５（ａ）はフィールド絶縁膜３１が埋め込み絶縁膜２に達する場合、図３５（ｂ）はフィールド絶縁膜３１が埋め込み絶縁膜２に達しない場合である。 
【図面の簡単な説明】
【０１４３】
【図１】本発明の電界効果型トランジスタの第１の実施形態を示す断面図および平面図。
【図２】本発明の電界効果型トランジスタの第１の実施形態を説明する断面図。
【図３】本発明の電界効果型トランジスタの第１の実施形態の不純物分布を示す。
【図４】本発明の効果を説明する断面図。
【図５】本発明の電界効果型トランジスタの第１の実施形態の電界効果型トランジスタの製法を示す断面図。
【図６】本発明の電界効果型トランジスタの第１の実施形態の電界効果型トランジスタの製法を示す断面図。
【図７】本発明の電界効果型トランジスタの第１の実施形態の電界効果型トランジスタの製法を示す断面図。
【図８】本発明の電界効果型トランジスタの第１の実施形態の電界効果型トランジスタの製法を示す断面図。
【図９】本発明の電界効果型トランジスタの第１の実施形態を説明する断面図。
【図１０】本発明の第１の実施形態の効果を説明する図。
【図１１】本発明の電界効果型トランジスタの第１の実施形態を説明する不純物分布図。
【図１２】本発明の電界効果型トランジスタの第１の実施形態を説明する不純物分布図。
【図１３】本発明の電界効果型トランジスタの第１の実施形態を説明する不純物分布図。
【図１４】本発明の電界効果型トランジスタの第１の実施形態を説明する不純物分布図。
【図１５】本発明の電界効果型トランジスタの第２の実施形態を示す断面図および平面図。
【図１６】本発明の電界効果型トランジスタの第２の実施形態を説明する断面図。
【図１７】本発明の電界効果型トランジスタの第２の実施形態の効果を説明する断面図。
【図１８】本発明の電界効果型トランジスタの第２の実施形態を説明する断面図。
【図１９】本発明の電界効果型トランジスタの第２の実施形態を説明する断面図。
【図２０】本発明の電界効果型トランジスタの第２の実施形態を説明する不純物分布図。
【図２１】本発明の電界効果型トランジスタの第３の実施形態を説明する断面図。
【図２２】本発明の電界効果型トランジスタの第３の実施形態を説明する断面図。
【図２３】本発明の電界効果型トランジスタの第３の実施形態を説明する断面図。
【図２４】本発明の電界効果型トランジスタの第３の実施形態を説明する断面図。
【図２５】本発明の電界効果型トランジスタの第４の実施形態を説明する断面図。
【図２６】本発明の電界効果型トランジスタの第４の実施形態を説明する断面図。
【図２７】本発明の電界効果型トランジスタの第４の実施形態を説明する断面図。
【図２８】本発明の電界効果型トランジスタの第４の実施形態を説明する断面図。
【図２９】本発明の電界効果型トランジスタの第５の実施形態を説明する断面図。
【図３０】本発明の電界効果型トランジスタの第６の実施形態を説明する断面図。
【図３１】本発明の電界効果型トランジスタの第６の実施形態の不純物分布。
【図３２】本発明の電界効果型トランジスタの第６の実施形態の断面図及び不純物分布。
【図３３】本発明の電界効果型トランジスタの第６の実施形態を説明する断面図。
【図３４】本発明の電界効果型トランジスタの第６の実施形態を説明する断面図。
【図３５】本発明の電界効果型トランジスタのその他の実施形態を説明する断面図。
【図３６】本発明の電界効果型トランジスタのその他の実施形態を説明する断面図。
【図３７】本発明の電界効果型トランジスタのその他の実施形態を説明する断面図。
【図３８】従来の技術を説明する断面図および上面図。
【図３９】従来の技術における不純物分布を示す。
【図４０】従来の技術の問題点を説明する断面図。
【図４１】従来の技術を説明する断面図。
【図４２】従来の技術を説明する断面図。
【図４３】従来の技術の問題点を説明する断面図。
【符号の説明】
【０１４４】
１  支持基板
２  埋めこみ絶縁層
３  ＳＯＩ層
４  ソース／ドレイン領域
５  エクステンション領域
６  ハロー領域
７  ゲート絶縁膜 
８  ゲート電極 
９  チャネル形成領域 
１０  中性領域 
１１  中性領域の電荷による電界 
１２  深い第一導電型領域 
１３  ハローカウンターイオン注入領域 
１４  側壁絶縁膜 
１５  第二導電型不純物イオン 
１６  第一導電型不純物イオン 
１７  第一導電型不純物イオン 
１８  シリサイド領域 
１９  層間絶縁膜 
２０  コンタクトメタル 
２１  配線 
２２  半導体基板 
２３  ゲート電極側壁 
２４  第一のゲート電極側壁 
２５  第二のゲート電極側壁 
２６  ソース／ドレイン領域を形成するための第一導電型不純物 
２７  左右のハロー領域を形成する不純物が重なった領域 
３１  フィールド絶縁膜 
３２  ハロー領域を形成するための第二導電型不純物が導入される範囲 
３３  エクステンション領域を形成するための第一導電型不純物が導入される範囲
３４  ハローカウンターイオン注入領域を形成するための第一導電型不純物が導入される範囲
３５  カウンターイオン注入領域 
３６  カウンターイオン注入領域を形成するための第一導電型不純物イオン 
３７  カウンターイオン注入領域を形成するための第一導電型不純物イオンが主に分布する領域
３８  犠牲酸化膜 
Ｃ１  エクステンション−中性領域間容量 
Ｃ２  深いソース／ドレイン−中性領域間容量 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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