(57)【要約】【課題】  適応変調を簡易な回路構成にて実現できるディジタル変調器を提供する。【解決手段】  ＣＰＵ１０は、１スロット毎に、ＢＰＳＫ，π／４シフトＱＰＳＫ，１６ＱＡＭから１つを指定するモード選択信号ＭＯＤＳＥＬを出力する。タイミング信号発生回路２０は、１スロットの前半の既知の信号区間と後半の信号区間とで変調方式を切換える切換タイミング信号と、モード選択信号と切換タイミング信号とによって指定される変調方式のデータ速度と等速のクロック信号ＣＬＫ１と、シンボル周期のクロック信号ＣＬＫ２とを発生する。シリアル／パラレル変換回路３０，マッピング回路４０は、ベースバンド信号ＡＮを直並列変換し、指定変調方式に応じたシンボルマッピングデータを一意的に与える。ディジタルフィルタ５０は、Ｉ相およびＱ相のシンボルマッピングデータを時分割多重的に帯域制限して搬送波信号との乗算を行なう。【選択図】        図３
2005102092.tif 000002
【特許請求の範囲】
【請求項１】
多値数の異なる複数の変調方式に対応可能なディジタル変調器であって、
ディジタルのベースバンド信号を発生する上位プロセッサ手段と、
前記ベースバンド信号を連続する複数ビットごとに直並列変換する手段と、
前記連続する複数ビットごとに、直交する同相と直交位相とからなるシンボルマッピングデータを一意的に与えるマッピング手段と、
前記同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行なうディジタルフィルタ手段と、
前記ディジタルフィルタ手段の出力をアナログの変調信号に変換する手段とを備え、
上位プロセッサ手段は、
１送信スロットごとに前記複数の変調方式から１つの変調方式を選択するモード選択信号を発生する手段をさらに含み、
前記１送信スロットにおいて、前半の既知の信号区間と後半の信号区間との間で、変調方式を第１の変調方式から第２の変調方式に切換えるタイミングを指示する切換タイミング信号と、前記モード選択信号と前記切換タイミング信号とによって指定される変調方式のデータ速度と等速の第１のクロック信号と、シンボル周期に等しい第２のクロック信号とを発生するタイミング信号発生手段をさらに備え、
前記直並列変換手段は、前記複数の変調方式のうち最も多値数の多い変調方式において送信可能なビット数に相当する前記複数ビットごとに直並列変換し、
前記マッピング手段は、前記モード選択信号と前記切換タイミング信号とを受けると、前記連続する複数ビットに対して、前記モード選択信号と前記切換タイミング信号とによって指定される変調方式に応じた前記シンボルマッピングデータを与える、ディジタル変調器。
【請求項２】
前記直並列変換手段は、
前記第１のクロック信号に応答して、前記ベースバンド信号をラッチし、前記第２のクロック信号に応答して、前記複数ビットごとに直並列変換して出力し、
前記マッピング手段は、
前記第２のクロック信号に応答して、前記複数ビットをラッチして前記シンボルマッピングデータを一意的に与える、請求項１に記載のディジタル変調器。
【請求項３】
前記タイミング信号発生手段は、
前記第２の変調方式を選択する前記モード選択信号を受けると、前記１送信スロットの前半の既知の信号区間において、前記切換タイミング信号に応じて、前記第１の変調方式のデータ速度と等速の前記第１のクロック信号を発生し、前記１送信スロットの後半の信号区間において、前記切換タイミング信号に応じて、前記第２の変調方式のデータ速度と等速の前記第１のクロック信号を発生する、請求項２に記載のディジタル変調器。
【請求項４】
前記マッピング手段は、
前記第２の変調方式を選択する前記モード選択信号と前記切換タイミング信号とを受けると、前記連続する複数ビットに対して、前記１送信スロットの前半の既知の信号区間において、前記第１の変調方式に応じた前記シンボルマッピングデータを与え、前記１送信スロットの後半の信号区間において、前記第２の変調方式に応じた前記シンボルマッピングデータを与える、請求項３に記載のディジタル変調器。
【請求項５】
前記タイミング信号発生手段は、
前記ディジタルフィルタ手段を前記同相のシンボルマッピングデータと前記直交位相のシンボルマッピングデータとの間で時分割多重的に切換えるための切換信号の発生手段をさらに含む、請求項４に記載のディジタル変調器。
【請求項６】
前記ディジタルフィルタ手段は、
前記切換信号に応じて、前記同相および直交位相のシンボルマッピングデータの各々を複数のシンボル区間に相当する分だけ時分割多重的に蓄積する手段と、
前記複数のシンボル区間に対応して設けられ、所定のインパルス応答波形を通過したシンボルデータと対応する搬送波信号との乗算結果をそれぞれ記憶した複数の記憶手段と、
前記複数の記憶手段から読出された前記乗算結果を加算する手段とを含み、
各前記複数の記憶手段は、前記複数の変調方式の各々に対応する複数の乗算結果を記憶する、請求項５に記載のディジタル変調器。
【請求項７】
前記タイミング信号発生手段は、
前記切換タイミング信号を１シンボルずつ順次遅延させて、前記複数のシンボル区間に相当する複数の第２の切換タイミング信号を発生する手段をさらに含み、
前記ディジタルフィルタ手段は、
前記複数の記憶手段に対応して設けられ、前記モード選択信号と各前記複数の第２の切換タイミング信号とによって指定される変調方式を指示する制御信号をそれぞれ発生する複数の制御信号発生手段をさらに含み、
各前記複数の記憶手段は、対応する前記制御信号を上位アドレスとして、前記複数の変調方式の各々に対応する複数の乗算結果を記憶する、請求項６に記載のディジタル変調器。
【請求項８】
前記上位プロセッサは、
バースト送信において、前記ベースバンド信号の立上りおよび立下りを指示する指示信号を発生する手段をさらに含み、
前記ディジタルフィルタ手段は、
前記複数の記憶手段からの前記乗算結果の読出を選択的に０にする出力マスク手段と、
前記指示信号に応じて、前記出力マスク手段を制御するマスク制御手段とをさらに含む、請求項７に記載のディジタル変調器。
【請求項９】
前記ディジタルフィルタ手段は、
所定数のタップ出力を有し、前記同相および直交位相のシンボルマッピングデータの各々をシンボル周期で順次遅延させて保持するシフトレジスタ手段と、
所望のインパルス応答波形上に設定された前記所定数のサンプリング点に対応するタップ係数を保持するメモリ手段と、
前記シフトレジスタ手段の前記所定数のタップ出力のそれぞれと、前記保持されたタップ係数のそれぞれとの乗算を行なう乗算手段と、
前記乗算の結果を加算する加算手段とを備える、請求項５に記載のディジタル変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ディジタル変調器に関し、より特定的には、移動体通信システムなどのディジタル通信機器におけるＭＯＤＥＭ（Modulator Demodulator）として用いられるディジタル変調器に関する。
【背景技術】
【０００２】
従来、ＰＨＳ（Personal Handyphone System）のような移動体通信システムにおいては、伝送の効率化のために、ディジタルの情報信号（ベースバンド信号）で搬送波信号を変調することによって、情報信号の伝送が行なわれている。
【０００３】
このような変調の方式としては、ディジタルのベースバンド信号（変調波信号）に応じて搬送波信号の振幅を変調させる振幅変調方式、変調波信号に応じて搬送波信号の周波数を偏移させる周波数変調方式、変調波信号に応じて搬送波信号の位相を変化させる位相変調方式などの種々の方式が存在する。
【０００４】
これらの変調方式のなかで、ＰＨＳなどの移動体通信システムにおいては、位相変調方式の１つである、π／４シフトＱＰＳＫ（Quadrature Phase Shift Keying）変調方式が多用されている。
【０００５】
図２４は、ＩＱ平面座標上のπ／４シフトＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【０００６】
図２４を参照して、ある時点におけるベースバンド信号（変調波信号）のＩ相成分およびＱ相成分のデータに対応するシンボル点が、ＩＱ座標平面上で同心円上に位置する４個の信号点ａ，ｃ，ｅ，ｇのいずれかに存在すると仮定する。さらに、所定の時間スロットが経過した後の次の時点において、この信号点は、Ｉ軸およびＱ軸をπ／４回転させて得られる２つの仮想軸と同心円との交点ｂ，ｄ，ｆ，ｈのいずれかに移動する。図２４に示すように、このときの位相変化（π／４，３π／４，５π／４，７π／４）をデータ（００，０１，１０，１１）に対応させて送信することによって、２ビットのデータを一度に送信することができる。
【０００７】
実際の変調にあたっては、移動端末装置（Personal Station：以下、ＰＳ）と基地局（Cell Station：以下、ＣＳ）との各々にＭＯＤＥＭとして搭載されるディジタル変調器において実行される（例えば、特許文献１参照）。
【０００８】
従来のディジタル変調器は、例えば、特許文献１に記載されているように、シリアルのベースバンド信号（変調波信号）をパラレルデータに変換するためのシリアル／パラレル変換回路と、現時点のパラレルデータと１クロック前のパラレルデータとを差動符号化し、信号空間ダイヤグラム上のマッピングを行なうマッピング回路と、マッピングデータの帯域制限および搬送波信号との乗算を行なうディジタルフィルタと、ディジタルフィルタの出力をアナログの変調信号に変換するデジタル／アナログ変換器と、ローパスフィルタとを備える。
【０００９】
このような構成において、送信内容をシリアルデータとして表わしたベースバンド信号が入力されると、直並列変換により、２ビットのパラレルデータ（Ｘｋ，Ｙｋ）に変換される。
【００１０】
次に、パラレルデータ（Ｘｋ，Ｙｋ）は、マッピング回路において差動符号化され、２つの直交成分、すなわち同相（Ｉ相）成分と直交位相（Ｑ相）成分とからなる４ビットのシンボルマッピングデータに変換される。
【００１１】
さらに、これらのＩ相成分およびＱ相成分は、搬送波信号ｃｏｓωｔおよび搬送波信号をπ／２だけ位相シフトして得られる−ｓｉｎωｔとそれぞれ乗算される。２つの乗算結果を加算することによって、変調された搬送波信号（変調信号）が出力される。
【００１２】
このように、従来の移動体通信システムにおいては、変調方式をπ／４シフトＱＰＳＫ変調方式に固定してデータ伝送を行なうことから、ディジタル変調器も単一の変調方式にのみ対応した構成を有するものであった。
【特許文献１】特開平５−２９２１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところが、最近の移動体通信システムでは、データ通信のように、従来の音声通信に比べて高速かつ大容量のデータ伝送が要求されることから、上記のＱＰＳＫ変調方式に比べてより多値数の多い変調方式が開発されている。このような多値変調方式の一例として、１６ＱＡＭ（Quadrature Amplitude Modulation）変調方式が知られている。
【００１４】
図２５は、ＩＱ平面座標上の１６ＱＡＭ変調方式によるシンボル点の配置を示す図である。
【００１５】
図２５を参照して、１６ＱＡＭ変調方式は、周知のように、ＩＱ座標平面上で各象限ごとに４個格子形に配置された、座標平面全体で合計１６個の信号点のいずれかにベースバンド信号のシンボル点が対応している。このため、図２５に示すように、１６個の信号点のいずれかを示す４ビットのデータを一度に送信することができる。
【００１６】
一方、ＰＨＳのような移動体通信システムの変調方式として、この１６ＱＡＭ変調方式のような多値数の多い変調方式を採用しようとすると、シンボル点同士の間隔が短くシンボル点が密集しているため、伝搬路の通信環境が不良であれば、シンボル点を誤って認識する可能性があり、π／４シフトＱＰＳＫ変調方式に比べて通信速度が速い一方で、受信エラーが生じやすいといった問題が起こりうる。
【００１７】
変調方式には、さらに、上記のπ／４シフトＱＰＳＫ，１６ＱＡＭ以外に、ＢＰＳＫ（Binary Phase Shift Keying）変調方式が存在する。
【００１８】
図２６は、ＩＱ座標平面上のＢＰＳＫ変調方式によるシンボル点の配置を示す図である。
【００１９】
図２６を参照して、ＢＰＳＫ変調方式は、周知のように、送信データ”０”，”１”に対応して、搬送波の位相を”０”，”π”に変化させる２値伝送方式である。
【００２０】
ＢＰＳＫ変調方式は、周波数利用効率が上記の２つの変調方式に比べて劣る反面、雑音に強いことから、伝搬路の通信環境が不良な場合においても、受信エラーを起こすことなく通信できるという利点を有する。
【００２１】
そこで、伝搬路の状態、すなわち通信品質に応じて、ＢＰＳＫ，π／４シフトＱＰＳＫのような多値数の少ない変調方式と、１６ＱＡＭのような多値数の多い変調方式を適応的に切替えて通信を行なうことにより、通信速度を少しでも向上させる適応変調の考えが従来から提案されている。
【００２２】
このため、適応変調の実行にあたっては、上記のディジタル変調器において、変調方式の切換えに確実に対応できる構成を備えることが求められる。しかしながら、現状では、適応変調に対応しうるディジタル変調器については、必ずしも具現化されるには至っていない。
【００２３】
一方、適応変調を具現化することによって、ディジタル変調器の回路規模が増大かつ複雑化してしまうこと、および製造コストが著しく増大してしまうことは、好ましくない。
【００２４】
それゆえ、この発明の目的は、適応変調を簡易な回路構成にて実現できるディジタル変調器を提案することである。
【課題を解決するための手段】
【００２５】
この発明のある局面によれば、多値数の異なる複数の変調方式に対応可能なディジタル変調器であって、ディジタルのベースバンド信号を発生する上位プロセッサ手段と、ベースバンド信号を連続する複数ビットごとに直並列変換する手段と、連続する複数ビットごとに、直交する同相と直交位相とからなるシンボルマッピングデータを一意的に与えるマッピング手段と、同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行なうディジタルフィルタ手段と、ディジタルフィルタ手段の出力をアナログの変調信号に変換する手段とを備える。上位プロセッサ手段は、１送信スロットごとに複数の変調方式から１つの変調方式を選択するモード選択信号を発生する手段をさらに含む。ディジタル変調器は、１送信スロットにおいて、前半の既知の信号区間と後半の信号区間との間で、変調方式を第１の変調方式から第２の変調方式に切換えるタイミングを指示する切換タイミング信号と、モード選択信号と切換タイミング信号とによって指定される変調方式のデータ速度と等速の第１のクロック信号と、シンボル周期に等しい第２のクロック信号とを発生するタイミング信号発生手段をさらに備える。直並列変換手段は、複数の変調方式のうち最も多値数の多い変調方式において送信可能なビット数に相当する複数ビットごとに直並列変換する。マッピング手段は、モード選択信号と切換タイミング信号とを受けると、連続する複数ビットに対して、モード選択信号と切換タイミング信号とによって指定される変調方式に応じたシンボルマッピングデータを与える。
【００２６】
好ましくは、直並列変換手段は、第１のクロック信号に応答して、ベースバンド信号をラッチし、第２のクロック信号に応答して、複数ビットごとに直並列変換して出力し、マッピング手段は、第２のクロック信号に応答して、複数ビットをラッチしてシンボルマッピングデータを一意的に与える。
【００２７】
好ましくは、タイミング信号発生手段は、第２の変調方式を選択するモード選択信号を受けると、１送信スロットの前半の既知の信号区間において、切換タイミング信号に応じて、第１の変調方式のデータ速度と等速の第１のクロック信号を発生し、１送信スロットの後半の信号区間において、切換タイミング信号に応じて、第２の変調方式のデータ速度と等速の第１のクロック信号を発生する。
【００２８】
好ましくは、マッピング手段は、第２の変調方式を選択するモード選択信号と切換タイミング信号とを受けると、連続する複数ビットに対して、１送信スロットの前半の既知の信号区間において、第１の変調方式に応じたシンボルマッピングデータを与え、１送信スロットの後半の信号区間において、第２の変調方式に応じたシンボルマッピングデータを与える。
【００２９】
好ましくは、タイミング信号発生手段は、ディジタルフィルタ手段を同相のシンボルマッピングデータと直交位相のシンボルマッピングデータとの間で時分割多重的に切換えるための切換信号の発生手段をさらに含む。
【００３０】
好ましくは、ディジタルフィルタ手段は、切換信号に応じて、同相および直交位相のシンボルマッピングデータの各々を複数のシンボル区間に相当する分だけ時分割多重的に蓄積する手段と、複数のシンボル区間に対応して設けられ、所定のインパルス応答波形を通過したシンボルデータと対応する搬送波信号との乗算結果をそれぞれ記憶した複数の記憶手段と、複数の記憶手段から読出された乗算結果を加算する手段とを含む。各複数の記憶手段は、複数の変調方式の各々に対応する複数の乗算結果を記憶する。
【００３１】
好ましくは、タイミング信号発生手段は、切換タイミング信号を１シンボルずつ順次遅延させて、複数のシンボル区間に相当する複数の第２の切換タイミング信号を発生する手段をさらに含む。ディジタルフィルタ手段は、複数の記憶手段に対応して設けられ、モード選択信号と各複数の第２の切換タイミング信号とによって指定される変調方式を指示する制御信号をそれぞれ発生する複数の制御信号発生手段をさらに含む。各複数の記憶手段は、対応する制御信号を上位アドレスとして、複数の変調方式の各々に対応する複数の乗算結果を記憶する。
【００３２】
好ましくは、上位プロセッサは、バースト送信において、ベースバンド信号の立上りおよび立下りを指示する指示信号を発生する手段をさらに含む。ディジタルフィルタ手段は、複数の記憶手段からの乗算結果の読出を選択的に０にする出力マスク手段と、指示信号に応じて、出力マスク手段を制御するマスク制御手段とをさらに含む。
【００３３】
この発明の別の局面によれば、ディジタルフィルタ手段は、所定数のタップ出力を有し、同相および直交位相のシンボルマッピングデータの各々をシンボル周期で順次遅延させて保持するシフトレジスタ手段と、所望のインパルス応答波形上に設定された所定数のサンプリング点に対応するタップ係数を保持するメモリ手段と、シフトレジスタ手段の所定数のタップ出力のそれぞれと、保持されたタップ係数のそれぞれとの乗算を行なう乗算手段と、乗算の結果を加算する加算手段とを備える。
【発明の効果】
【００３４】
この発明に従うディジタル変調器によれば、従来のディジタル変調器にわずかな変更を施すことのみによって、通信品質に応じて変調方式を切換える適応変調を簡易に実現することができる。
【００３５】
さらに、適応変調に伴なうディジタル変調器の回路規模の増大および複雑化が抑えられることから、製造コストの上昇を回避することができる。
【発明を実施するための最良の形態】
【００３６】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３７】
［実施の形態１］
図１は、この発明の実施の形態の原理を説明するための送受信タイミングを示す図である。なお、本実施の形態では、アクセス方式として、ＰＨＳで汎用されている無線チャネルを時間で分離する時分割多重接続（Time Division Multiple Access：ＴＤＭＡ）方式を採用する。
【００３８】
図１を参照して、４チャネル多重ＴＤＭＡ／ＴＤＤ（Time Division Multiple Access / Time Division Duplex)方式の送受信タイミングは、１フレームに８つの送受信スロットが設定されている。ＣＳから見て、前半４スロットＴＸ１〜ＴＸ４は、ＰＳへの送信用であり、後半４スロットＲＸ１〜ＲＸ４はＰＳからの受信用である。
【００３９】
この構成において、１つの送信用スロットＴＸと１つの受信用のスロットＲＸとを１組として、３組のスロットが３ユーザに対する通話チャネルに、残りの１組のスロットが制御チャネルにそれぞれ割当てられている。なお、１スロットの長さは、６２５μｓｅｃで１２０シンボル（２４０ビット）であり、１フレームの長さは、５ｍｓｅｃで、８スロットである。ＱＰＳＫ変調方式では、１シンボルは２ビットに相当する。
【００４０】
図２は、図１のＣＳと各スロットに接続されるユーザのＰＳとの間で伝送される通話スロットＴＸの信号フォーマットを模式的に示す図である。なお、図２の信号フォーマットは、ＣＳと各ＰＳとの間の通話チャネルの通信に用いられる通話用スロットの構成である。
【００４１】
図２を参照して、通話スロットは、Ｒ（バースト過渡応答時間）と、ＳＳ（スタートシンボル）と、ＰＲ（プリアンブル）と、ＵＷ（同期ワード）と、ＣＩ（チャネル識別）と、Ｉ（データ）と、ＣＲＣ（冗長巡回検査）とから構成される。
【００４２】
詳細には、Ｒ（バースト過渡応答時間）は、バースト送信信号の立上りと立下りとの過渡状態を滑らかにするための時間であり、４ビット（２シンボル）の時間を設けている。
【００４３】
ＳＳ（スタートシンボル）は、バースト情報の開始を示すための信号であり、”１０”の信号が規定されている。
【００４４】
ＰＲ（プリアンブル）は、受信信号からクロック信号を再生し、ＣＳとＰＳとの間のビット同期を確立するための信号である。
【００４５】
ＵＷ（ユニークワード）は、バースト信号のワード同期を確立するための信号であり、制御用スロットと通話用スロットとで異なるパターンが規定されている。
【００４６】
ＣＩ（チャネル識別）は、該当スロットの使用状況を識別するための信号である。
【００４７】
ＣＲＣ（冗長巡回検査）は、ＩＴＵ−Ｔ準拠の多項式により伝送品質を確認している。
【００４８】
Ｇ（ガード時間）は、同一基地局と通信する各ＰＳの同期制御、およびＣＳからの距離が異なることにより各ＰＳからの信号到達時間が異なることなどにより、ＣＳにおいてＰＳからのバースト信号が衝突しないようにするために１６ビット（８シンボル）の時間を設けている。
【００４９】
ＰＨＳでは、一般にＣＳがＰＳから時分割多重で信号を受信した場合、受信信号のうち、最初の不要成分を除いて絶対時間軸上のどの位置から信号の情報部分が始まるか（ＰＨＳではＳＳ（スタートシンボル））を特定しなければ、ＣＳは受信信号をデータに復調することができない。このように情報の開始位置を特定すること（ＰＨＳではＳＳの時間位置を特定すること）を一般に同期位置の検出と称する。
【００５０】
このような同期位置の検出方法の一例として、いわゆる相関同期の考え方が従来から知られている。
【００５１】
相関同期による同期位置検出とは、ＰＳからの受信信号は、各フレームにすべてのユーザに共通の既知のビット列からなる参照信号（ＰＲとＵＷとの組合せに相当）区間を含むことに鑑み、ＣＳは、予めメモリに記憶している参照信号の既知の波形と、ＰＳからの一定長の受信信号の波形をずらしながら切り出したものとの相関値（自己相関値）を計算し、自己相関値がピークとなる時間位置を同期位置として特定するというものである。
【００５２】
このような同期位置の検出処理については、ＰＨＳ規格（ＲＣＲ  ＳＴＤ−２８）で定められるπ／４シフトＱＰＳＫ変調方式のもとで、既に技術的に確立されているものである。一方、１６ＱＡＭ変調方式における同期位置の検出方法については、未だ十分に確立されていないのが現状である。したがって、１６ＱＡＭ変調方式での同期位置の検出処理を新たに技術的に確立しようとすれば、時間的なコストが発生することが予想される。さらに、適応変調を行なうためには、既存のπ／４シフトＱＰＳＫ変調方式に対応した回路構成に、新たに１６ＱＡＭ変調方式のための回路構成を付加することとなり、回路規模の増大および複雑化を否定することはできない。
【００５３】
そこで、ＰＨＳにおける適応変調を簡易に実現する手段として、ある１スロットに対して１６ＱＡＭ変調方式が指定されたときには、図２に示すように、１スロットの前半の既知の信号区間において、同期位置の検出処理をπ／４シフトＱＰＳＫ変調方式に従って行ない、Ｉ（データ）以降の後半の信号区間において、１６ＱＡＭ変調方式に従ってデータ送信を行なうことを提案する。例えば、図２のスロット構成では、既知の信号区間は、ＵＷ（同期ワード）までの１４シンボル（２８ビット）となる。
【００５４】
これによれば、１６ＱＡＭ変調方式における同期処理は、既に確立されたπ／４シフトＱＰＳＫ変調方式での技術を援用して容易に行なうことができることから、新たに１６ＱＡＭ変調方式での同期位置の検出処理を確立させることに伴なうコストの発生および回路構成の複雑化を回避することができる。
【００５５】
この原理の具現化にあたって、ディジタル変調器に対しては、１６ＱＡＭ変調方式が指定されたときに、１スロットの前半の既知の信号区間と後半の信号区間との間で、π／４シフトＱＰＳＫから１６ＱＡＭに変調方式の切換えるための構成を備えることが求められる。以下に、図２の原理を実現するディジタル変調器の具体的な構成について、詳細に説明する。
【００５６】
図３は、この発明の実施の形態１に従うディジタル変調器の構成を示すブロック図である。以下の実施の形態においては、適応変調の一例として、ＢＰＳＫ変調方式、π／４シフトＱＰＳＫ変調方式および１６ＱＡＭ変調方式の間での適応変調を実現するためのディジタル変調器の構成について提案する。
【００５７】
図３を参照して、ディジタル変調器は、ＣＰＵ（中央演算処理装置）１０と、タイミング信号発生回路２０と、シリアル／パラレル変換回路（Ｓ／Ｐ）３０と、マッピング回路４０と、ディジタルフィルタ５０と、ディジタル／アナログ変換器（Ｄ／Ａ）８０と、ローパスフィルタ（ＬＰＦ）９０とを備える。
【００５８】
ＣＰＵ１０は、ディジタル変調器全体の変調処理を制御するための上位プロセッサであり、バースト送信時において、シリアルのベースバンド信号（変調波信号）ＡＮを発生する。また、ベースバンド信号ＡＮの立上りに応じて活性化するバースト入力信号ＢＩＮを発生する。なお、バースト入力信号ＢＩＮは、後述するように、ディジタルフィルタ５０の図示しないマスク制御回路に与えられる信号である。
【００５９】
ＣＰＵ１０は、さらに、１スロットごとに、ＢＰＳＫ，π／４シフトＱＰＳＫ，１６ＱＡＭのいずれの変調方式で送信するかを判断し、変調方式を指定するための２ビットのモード選択信号ＭＯＤＳＥＬ０，ＭＯＤＳＥＬ１を出力する。詳細には、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］は、ＢＰＳＫ変調方式を選択するときには［０，０］を示し、π／４シフトＱＰＳＫ変調方式を選択するときには［０，１］を示し、１６ＱＡＭ変調方式を選択するときには［１，１］を示す。
【００６０】
タイミング信号発生回路２０は、シンボル速度よりも高速の入力クロック信号ＣＬＫによって駆動され、クロック信号ＣＬＫ１，ＣＬＫ２と、ディジタルフィルタ５０に与える時間情報Ａ０〜Ａ３およびＩ／Ｑ切換信号Ｉ／Ｑとを発生する。
【００６１】
タイミング信号発生回路２０は、ＣＰＵ１０からモード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０を受けると、モード選択信号ＭＯＤＳＥＬによって指定される変調方式に応じた速度のクロック信号ＣＬＫ１と、１スロット内で変調方式を切換えるタイミングを指示する切換タイミング信号とを発生する。
【００６２】
図４は、図３に示すタイミング信号発生回路２０の構成を示す回路図である。
【００６３】
図４を参照して、タイミング信号発生回路２０は、入力クロック信号ＣＬＫをカウントするカウンタ回路２１と、マルチプレクサ２２と、フリップフロップ２３と、ＮＯＴ回路Ｇ２０とを備える。
【００６４】
カウンタ回路２１は、図示は省略するが、縦続接続された５段のフリップフロップを含み、３２進アップカウンタを構成する。シンボル速度よりも高い周波数を有するクロック信号ＣＬＫが１段目のフリップフロップに入力されると、入力クロック信号ＣＬＫ２の周波数が１／２に分周された出力パルスとして、Ｉ／Ｑ切換信号Ｉ／Ｑが出力される。このＩ／Ｑ切換信号Ｉ／Ｑが２段目のフリップフロップに入力されると、さらに１／２に分周された出力パルスＡ０が出力される。３段目、４段目および５段目のフリップフロップにおいても同様に、１段ごとに１／２ずつ分周された出力パルスＡ１，Ａ２，Ａ３が出力される。これらの出力パルスＡ０〜Ａ３は、マルチプレクサ２２に入力される。
【００６５】
マルチプレクサ２２は、制御入力Ｓ０，Ｓ１に応じて、出力パルスＡ０〜Ａ３のうちの１つのパルスを選択的に出力する。選択された出力パルスは、フリップフロップ２３において、クロック信号ＣＬＫに同期された後、クロック信号ＣＬＫ１として出力される。クロック信号ＣＬＫ１は、図３に示すシリアル／パラレル変換回路３０に供給され、シリアルのベースバンド信号ＡＮのラッチに用いられる。なお、マルチプレクサ２２の制御入力Ｓ０，Ｓ１に与えられる制御信号については、後に詳細に説明する。
【００６６】
出力パルスＡ０〜Ａ３は、図３に示すディジタルフィルタ５０に与えられる時間情報となる。また、Ｉ／Ｑ切換信号Ｉ／Ｑは、後述するように、ディジタルフィルタ５０をＩ相のデータとＱ相のデータとの間で時分割多重利用するために用いられる。
【００６７】
出力パルスＡ０〜Ａ３のうちの入力クロック信号ＣＬＫの１／３２（＝１／２５）に分周された出力パルスＡ３は、ＮＯＴ回路Ｇ２０によって反転され、クロック信号ＣＬＫ２として出力される。クロック信号ＣＬＫ２は、シンボル速度と同速度の信号であり、図３に示すように、シリアル／パラレル変換回路３０およびマッピング回路４０に供給されると、各々の入力データのラッチに用いられる。さらに、クロック信号ＣＬＫ２は、タイミング信号発生回路２０に内包される切換タイミング信号の発生部に伝達される。
【００６８】
図４を参照して、タイミング信号発生回路２０は、１６ＱＡＭ変調方式が指定された１スロットに対して、前半の信号区間と後半の信号区間との間で変調方式をπ／４シフトＱＰＳＫから１６ＱＡＭに切換えるタイミングを指示する切換タイミング信号の発生部として、カウンタ回路２４と、１０個のデコーダＤ２７〜Ｄ３６と、１０個のフリップフロップＦ２７〜Ｆ３６とをさらに備える。
【００６９】
カウンタ回路２４は、シンボル周期のクロック信号ＣＬＫ２を１シンボルずつカウントアップする。カウント値は、６ビットの信号Ｃ０〜Ｃ５として出力される。６ビットのカウント値は、デコーダＤ２７〜Ｄ３６にそれぞれ入力される。
【００７０】
デコーダＤ２７〜Ｄ３６は、デコードしたカウント値と予め設定された所定の値とが一致したことに応じて、活性化（「Ｈ」レベル）した信号を出力する。詳細には、デコーダＤ２７は、”１３”を設定値とし、カウント値が”１３”となったことに応じて「Ｈ」レベルの信号を出力する。なお、設定値の”１３”は、図２に示す１スロットのうち、同期処理に用いられるＰＲとＵＷとを含む既知の信号区間の信号長である１４シンボルから１シンボル差引いた値に相当する。
【００７１】
デコーダＤ２８は、設定値を”１４”とし、カウント値が”１４”になったことに応じて「Ｈ」レベルの信号を出力する。すなわち、デコーダＤ２８は、デコーダＤ２７に対して１シンボル遅れて、「Ｈ」レベルの信号を出力する。デコーダＤ２９〜Ｄ３６についても同様に、それぞれ”１５”〜”２２”を設定値として、カウント値が対応する設定値と一致したときに「Ｈ」レベルの信号を出力する。このようにして、デコーダＤ２７〜Ｄ３６からは、１シンボルずつ遅延したタイミングで、「Ｈ」レベルの信号が順次出力される。デコーダＤ２７〜Ｄ３６の出力信号は、それぞれ後段のフリップフロップＦ２７〜Ｆ３６のチップセレクトＣＥに入力される。
【００７２】
フリップフロップＦ２７〜Ｆ３６は、入力Ｄに電源電圧ＶＣＣを受け、シンボル周期のクロック信号ＣＬＫ２に応答して、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５〜ＱＰＳＫ／ＱＡＭ＋４をそれぞれ出力する。このとき、フリップフロップＦ２７〜Ｆ３６は、チップセレクトＣＥの入力信号が「Ｈ」のときに、クロック信号ＣＬＫ２に応答して、「Ｈ」レベル（電源電圧ＶＣＣに相当）の切換タイミング信号ＱＰＳＫ／ＱＡＭ−５〜ＱＰＳＫ／ＱＡＭ＋４を出力する。なお、以下においては、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５〜ＱＰＳＫ／ＱＡＭ＋４を総称するときには、符号ＱＰＳＫ／ＱＡＭを用いて称する。
【００７３】
ここで、上記のように、フリップフロップＦ２７〜Ｆ３６は、１シンボルずつ遅延したタイミングで、「Ｈ」レベルの信号をチップセレクトＣＥに受けることから、出力される切換タイミング信号ＱＰＳＫ／ＱＡＭは、１シンボルずつ遅延したタイミングで、ＱＰＳＫ／ＱＡＭ−５から順次「Ｈ」レベルに遷移することになる。詳細には、フリップフロップＦ２７は、１４シンボルのカウント後に「Ｈ」レベルの切換タイミング信号ＱＰＳＫ／ＱＡＭ−５を出力する。フリップフロップＦ２８は、１５シンボルのカウント後に「Ｈ」レベルの切換タイミング信号ＱＰＳＫ／ＱＡＭ−４を出力する。同様に、１６，１７，１８・・・シンボルのカウント後において、フリップフロップＦ２９〜Ｆ３６は、「Ｈ」レベルの切換タイミング信号ＱＰＳＫ／ＱＡＭ−３〜ＱＰＳＫ／ＱＡＭ＋４をそれぞれ出力する。
【００７４】
次に、前述のマルチプレクサ回路２２の動作について詳述する。図３に示すように、タイミング信号発生回路２０は、マルチプレクサ回路２２の制御入力Ｓ０，Ｓ１に与える制御信号を発生する部位として、ＮＡＮＤ回路Ｇ２１と、ＡＮＤ回路Ｇ２２〜Ｇ２５と、ＮＯＴ回路Ｇ２６，Ｇ２７と、ＯＲ回路Ｇ２８とをさらに備える。
【００７５】
制御信号発生部は、モード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０と切換タイミング信号ＱＰＳＫ／ＱＡＭ−５とに基づいて制御信号を発生する。切換タイミング信号ＱＰＳＫ／ＱＡＭ−５は、先述のように、１スロットの前半１４シンボルの既知の信号区間において「Ｌ」レベルを示し、後半の信号区間において「Ｈ」レベルを示す信号である。
【００７６】
ＮＡＮＤ回路Ｇ２１は、モード選択信号ＭＯＤＳＥＬ１と切換タイミング信号ＱＰＳＫ／ＱＡＭ−５との論理積を演算して出力する。ＡＮＤ回路Ｇ２２は、ＮＡＮＤ回路Ｇ２１の出力信号とモード選択信号ＭＯＤＳＥＬ０との論理積を演算し、演算結果として制御信号を出力する。制御信号は、マルチプレクサ回路２２の制御入力Ｓ０に入力される。
【００７７】
さらに、ＡＮＤ回路Ｇ２３は、モード選択信号ＭＯＤＳＥＬ１と切換タイミング信号ＱＰＳＫ／ＱＡＭ−５との論理積を演算して出力する。ＡＮＤ回路Ｇ２３の出力信号は、ＯＲ回路Ｇ２８に入力される。
【００７８】
ＡＮＤ回路Ｇ２４は、モード選択信号ＭＯＤＳＥＬ１とＮＯＴ回路Ｇ２６から出力されるモード選択信号ＭＯＤＳＥＬ０の反転信号との論理積を演算して出力する。ＡＮＤ回路Ｇ２４の出力信号は、ＡＮＤ回路Ｇ２５に入力される。
【００７９】
ＡＮＤ回路Ｇ２５は、ＡＮＤ回路Ｇ２４の出力信号とＮＯＴ回路Ｇ２７から出力されるモード選択信号ＭＯＤＳＥＬ０の反転信号との論理積を演算して出力する。ＡＮＤ回路Ｇ２５の出力信号は、ＯＲ回路Ｇ２８に入力される。
【００８０】
ＯＲ回路Ｇ２８は、ＡＮＤ回路Ｇ２３とＡＮＤ回路Ｇ２５との出力信号の論理和を演算し、制御信号として出力する。制御信号は、マルチプレクサ回路２２の制御入力Ｓ１に入力される。
【００８１】
以上の構成において、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［０，０］のときには（ＢＰＳＫ変調方式が選択されたことに相当）、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５の論理レベルに関らず、制御信号（０，０）が発生して、マルチプレクサ回路２２の制御入力Ｓ０，Ｓ１に入力される。マルチプレクサ回路２２は、制御入力Ｓ０，Ｓ１＝（０，０）に応じて、シンボル速度と同速度の出力パルスＡ３を選択する。出力パルスＡ３は、フリップフロップ２３においてクロック信号ＣＬＫ２に応答して、からクロック信号ＣＬＫ１として出力される。
【００８２】
一方、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［０，１］のときには（π／４シフトＱＰＳＫ変調方式が選択されたことに相当）、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５の論理レベルに関らず、制御信号（１，０）が発生して、マルチプレクサ回路２２の制御入力Ｓ０，Ｓ１に入力される。マルチプレクサ回路２２は、制御入力Ｓ０，Ｓ１＝（１，０）に応じて、シンボル速度の２倍の速度を有する出力パルスＡ２を選択する。出力パルスＡ２は、フリップフロップ２３からクロック信号ＣＬＫ１として出力される。
【００８３】
最後に、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［１，１］のときには（１６ＱＡＭ変調方式が選択されたことに相当）、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５の論理レベルに応じて、制御信号は、以下のように変化する。
【００８４】
まず、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５が「Ｌ」レベルのとき、すなわち１スロットの前半の既知の信号区間においては、マルチプレクサ回路２２の制御入力Ｓ０，Ｓ１には、（１，０）の制御信号が入力される。マルチプレクサ回路２２は、制御入力Ｓ０，Ｓ１＝（１，０）に応じて、シンボル速度の２倍の速度を有する出力パルスＡ２を選択する。出力パルスＡ２は、フリップフロップ２３からクロック信号ＣＬＫ１として出力される。
【００８５】
さらに、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５が「Ｌ」レベルから「Ｈ」レベルに遷移すると、マルチプレクサ回路２２の制御入力Ｓ０，Ｓ１に入力される制御信号は（０，１）に変化する。マルチプレクサ回路２２は、１スロットの後半の信号区間において、制御入力Ｓ０，Ｓ１＝（０，１）に応じて、シンボル速度の４倍の速度を有する出力パルスＡ１を選択する。出力パルスＡ１は、フリップフロップ２３からクロック信号ＣＬＫ１として出力される。
【００８６】
このように、タイミング信号発生回路２０は、モード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０と切換タイミング信号ＱＰＳＫ／ＱＡＭとによって指定される変調方式のデータレートを等しい速度のクロック信号ＣＬＫ１を発生する。特に、１６ＱＡＭ変調方式が指定されたときには、１スロットの前半１４シンボルの既知の信号区間では、π／４シフトＱＰＳＫ変調方式に応じた速度のクロック信号ＣＬＫ１を発生し、後半の信号区間において、１６ＱＡＭ変調方式に応じた速度のクロック信号ＣＬＫ１を発生する。変調方式に応じて発生したクロック信号ＣＬＫ１は、図３に示すように、シリアル／パラレル変換回路３０に与えられ、シリアルのベースバンド信号ＡＮのラッチに用いられる。
【００８７】
再び図３を参照して、互いに異なるタイミングで生成された１０本の切換タイミング信号ＱＰＳＫ／ＱＡＭ−５〜ＱＰＳＫ／ＱＡＭ＋４のうち、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５は、マッピング回路４０に伝達される。残りの９本の切換タイミング信号ＱＰＳＫ／ＱＡＭ−４〜ＱＰＳＫ／ＱＡＭ＋４は、ディジタルフィルタ５０に伝達される。これらの切換タイミング信号ＱＰＳＫ／ＱＡＭの働きについては、後に詳述する。
【００８８】
シリアル／パラレル変換回路３０は、ＣＰＵ１０からシリアルのベースバンド信号ＡＮが与えられると、クロック信号ＣＬＫ１，ＣＬＫ２に同期して、パラレルの４ビットのデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）に変換する。
【００８９】
図５は、図３に示すシリアル／パラレル変換回路３０の構成を示す回路図である。
【００９０】
図５を参照して、シリアル／パラレル変換回路３０は、縦続接続される４個のフリップフロップ３１〜３４と、フリップフロップ３１〜３４のそれぞれの出力に対応して接続される４個のフリップフロップ３５〜３８とを含む。
【００９１】
入力端子を介して入力されるシリアルのベースバンド信号ＡＮは、タイミング信号発生回路２０から与えられるデータレートのクロック信号ＣＬＫ１のタイミングでサンプリングされて、フリップフロップ３１〜３４に４ビット分保持される。図５に示すように、フリップフロップ３１〜３４からは、クロック信号ＣＬＫ１に応答して、４ビットのパラレルデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）が保持されて出力される。
【００９２】
さらに、４ビットのパラレルデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）は、タイミング信号発生回路２０から与えられるシンボル周期のクロック信号ＣＬＫ２のタイミングでサンプリングされて、フリップフロップ３５〜３８の各々に保持される。
【００９３】
フリップフロップ３５〜３８は、クロック信号ＣＬＫ２に応答して、４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）を出力する。
【００９４】
このようにして、シリアルのベースバンド信号ＡＮは、４ビットのパラレルデータへと変換される。ここで、フリップフロップ３１〜３４がシリアルのベースバンド信号ＡＮを保持するタイミングとなるクロック信号ＣＬＫ１は、データレートと同速度であり、先述のように、変調方式ごとに異なる速度を有する。詳細には、本実施の形態で対応しうる変調方式のうち、最も低速の変調方式であるＢＰＳＫ変調方式では、データレートとシンボル速度とが同じである。これに対して、π／４シフトＱＰＳＫ変調方式では、データレートは、シンボル速度の２倍となる。さらに、最も高速の変調方式である１６ＱＡＭ変調方式では、データレートは、シンボル速度の４倍となる。
【００９５】
したがって、それぞれの変調方式において、シリアル／パラレル変換回路３０から出力されるパラレルデータは、以下のようになる。
【００９６】
図６は、ＢＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【００９７】
図６を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期のクロック信号ＣＬＫ２と同速度である。このデータレートと同速度のクロック信号ＣＬＫ１に応じて、フリップフロップ３１〜３４には、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）が保持される。なお、この４ビットのデータのうちの３ビット（Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）は不使用状態（”ＵＮＵＳＥＤ”）とされる。
【００９８】
さらに、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）は、クロック信号ＣＬＫ２に応答して、パラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）として出力される。このうちの３ビット（Ｖｋ，Ｙｋ，Ｘｋ）は、不使用の入力データ（Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）に応じて、不使用状態となる。したがって、ＢＰＳＫ変調方式では、シンボル周期ごとに１ビットのデータ（Ｗｋ）が、クロック信号ＣＬＫ２のタイミングで、順次出力されることとなる。
【００９９】
図７は、π／４シフトＱＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【０１００】
図７を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期を有するクロック信号ＣＬＫ２の２倍である。このデータレートと同速度のクロック信号ＣＬＫ１に応じて、フリップフロップ３１〜３４には、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）が保持される。この４ビットのデータのうちの２ビット（Ｙｋ−１，Ｘｋ−１）は、不使用状態とされる。
【０１０１】
さらに、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）は、クロック信号ＣＬＫ２に応答して、パラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）として出力される。このうちの２ビット（Ｙｋ，Ｘｋ）は、不使用の入力データ（Ｙｋ−１，Ｘｋ−１）に応じて、不使用状態となる。したがって、２ビットのデータ（Ｗｋ−１，Ｖｋ−１）が、クロック信号ＣＬＫ２のタイミングで、２ビットのパラレルデータ（Ｗｋ，Ｖｋ）へと変換される。図７に示すように、２ビットのパラレルデータ（Ｗｋ，Ｖｋ）は、（Ｎ−１，Ｎ−２）から（Ｎ１，Ｎ０），（Ｎ３，Ｎ２）へと変化する。このようにして、π／４シフトＱＰＳＫ変調方式では、シンボル周期ごとに２ビットのパラレルデータが順次出力される。
【０１０２】
図８は、１６ＱＡＭ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【０１０３】
図８を参照して、シリアルのベースバンド信号ＡＮのデータレートは、１スロットの前半の既知の信号区間においては、π／４シフトＱＰＳＫ変調方式が指定されたことに応じて、シンボル周期を有するクロック信号ＣＬＫ２の２倍である。このデータレートと同速度のクロック信号ＣＬＫ１に応じて、フリップフロップ３１〜３４には、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）が保持される。この４ビットのデータのうちの２ビット（Ｙｋ−１，Ｘｋ−１）は、不使用状態とされる。
【０１０４】
さらに、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）は、クロック信号ＣＬＫ２に応答して、パラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）として出力される。このうちの２ビット（Ｙｋ，Ｘｋ）は、不使用の入力データ（Ｙｋ−１，Ｘｋ−１）に応じて、不使用状態となる。したがって、２ビットのデータ（Ｗｋ−１，Ｖｋ−１）が、クロック信号ＣＬＫ２のタイミングで、２ビットのパラレルデータ（Ｗｋ，Ｖｋ）へと変換される。このようにして、前半の既知の信号区間においては、シンボル周期ごとに２ビットのパラレルデータが順次出力される。
【０１０５】
続いて、１スロットの後半の信号区間（図８では、時刻ｔ以降）において、シリアルベースバンド信号ＡＮのデータレートは、１６ＱＡＭ変調方式が指定されたことに応じて、シンボル周期を有するクロック信号ＣＬＫ２の４倍となる。このデータレートと同速度のクロック信号ＣＬＫ１に応じて、フリップフロップ３１〜３４には、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）が保持される。図８に示すように、ベースバンド信号ＡＮは、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）として保持される。
【０１０６】
さらに、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）は、クロック信号ＣＬＫ２の立上りに応答して、パラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）として出力される。このようにして、後半の信号区間においては、シンボル周期ごとに４ビットのパラレルデータが順次出力される。
【０１０７】
再び図３を参照して、パラレルの４ビットのデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）は、マッピング回路４０へ伝達される。マッピング回路４０は、ＣＰＵ１０から与えられるモード選択信号ＭＯＤＳＥＬ０，ＭＯＤＳＥＬ１とタイミング信号発生回路２０から与えられる切換タイミング信号ＱＰＳＫ／ＱＡＭ−５とによって指定される変調方式に応じて、４ビットのパラレルデータをマッピングする。
【０１０８】
図９は、図３に示すマッピング回路４０の構成を示す回路図である。
【０１０９】
図９を参照して、マッピング回路４０は、適応変調に対応すべく、π／４シフトＱＰＳＫ変調方式用のマッピング部と、１６ＱＡＭ方式用のマッピング部と、ＢＰＳＫ変調方式用のマッピング部とに大別される。
【０１１０】
まず、π／４シフトＱＰＳＫ変調方式用マッピング部は、図５のシリアル／パラレル変換回路３０から入力される２ビットのパラレルデータ（Ｗｋ，Ｖｋ）を差動符号化してマッピングを行なう部位であり、４ビットパラレルレジスタ４１と、ＥＸＯＲ回路Ｇ４０と、加算器４４と、ＥＸＮＯＲ回路Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５と、ＮＯＴ回路Ｇ４３，Ｇ６３とを含む。
【０１１１】
ＥＸＯＲ回路Ｇ４０は、２ビットのパラレルデータ（Ｗｋ，Ｖｋ）の一致比較を行ない、一致比較結果として、両者が等しいときに”０”（＝「Ｌ」に相当）を出力し、異なるときに”１”（＝「Ｈ」に相当）を出力する。一致比較結果信号は、加算器４４の入力Ａ２に入力される。
【０１１２】
さらに、２ビットパラレルデータのうち（Ｖｋ）は、加算器４４の入力Ａ３に入力される。図９に示すように、加算器４４の入力Ａ２，Ａ３と、電源電圧および接地電圧がそれぞれ与えられる入力Ａ１，Ａ４とは、位相変化を示す４ビットのデータ［Ａ４；Ａ０］を構成する。
【０１１３】
加算器４４は、１シンボル前のシンボル点に、２ビットパラレルデータ（Ｗｋ，Ｖｋ）によって示される位相変化を加算して、現シンボルでのシンボル点を導出する。シンボル点は、加算器４４の出力Ｓ１〜Ｓ３から出力される３ビットの信号（ＳＭ２，ＳＭ１，ＳＭ０）として表示される。
【０１１４】
４ビットパラレルレジスタ４１は、シンボル周期のクロック信号ＣＬＫ２に応答して、１シンボル前のシンボル点を示す３ビットの信号（ＳＭ２，ＳＭ１，ＳＭ０）を保持する。さらに、現シンボルのタイミングで、これらの３ビットの信号を加算器４４の入力Ｂ１〜Ｂ３に入力する。加算器４４の入力Ｂ１〜Ｂ３と、接地電圧が与えられる入力Ｂ４とは、１シンボル前のシンボル点を示す４ビットのデータ［Ｂ４；Ｂ０］を構成する。
【０１１５】
加算器４４は、入力データの［Ａ４；Ａ０］と［Ｂ４；Ｂ０］との加算結果を、出力Ｓ１〜Ｓ４に出力する。図９に示すように、加算結果の最上位のビットを示す出力Ｓ４は不使用状態とされ、出力Ｓ１〜Ｓ３によって３ビットの２進数（ＳＭ２，ＳＭ１，ＳＭ０）に符号化される。３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）は、後段の論理回路Ｇ４１〜Ｇ４５に入力されるとともに、４ビットパラレルレジスタ４１に保持される。
【０１１６】
ＥＸＮＯＲ回路Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５とＮＯＴ回路Ｇ４３とは、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）をデコードして、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）を発生する。４ビットのシンボルマッピングデータは、ビットごとに設けられたマルチプレクサ４５〜４８の入力Ｄ２にそれぞれ入力される。
【０１１７】
マルチプレクサ４５〜４８は、入力Ｄ１〜Ｄ４に、上記のπ／４シフトＱＰＳＫ変調方式のシンボルマッピングデータ以外に、後述する１６ＱＡＭ変調方式およびＢＰＳＫ変調方式のシンボルマッピングデータをそれぞれ受ける。マルチプレクサ４５〜４８は、モード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０と切換タイミング信号ＱＰＳＫ／ＱＡＭ−５とに応じて、４ビットの入力から１ビットを選択し、シンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）として出力する。
【０１１８】
以下において、π／４シフトＱＰＳＫ変調方式におけるマッピング回路４０の動作原理について詳細に説明する。
【０１１９】
π／４シフトＱＰＳＫ変調方式では、通常、図２４に示すシンボル点の配置図において連続するシンボル間の相対位相からデータを判別するという差動符号化が行なわれる。図２１の配置図をπ／８だけ位相シフトすれば、図１０に示すように、Ｉ相およびＱ相のデータは、それぞれ３値レベルを有することとなる。このような差動符号化を用いたπ／４シフトＱＰＳＫ変調を一般にπ／４シフトＤＱＰＳＫ変調と称する。
【０１２０】
図１０は、π／４シフトＤＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【０１２１】
図１０を参照して、π／４シフトＤＱＰＳＫ変調では、位相を表わすのに必要なシンボル点は、３ビットの２進符号の形で表示される。以下に示すマッピング動作においては、計算の簡略化のため、これらのシンボル点を”０”〜”７”の１０進数で表現することとする。すなわち、シンボル点（０００），（００１），（０１０），・・・（１１１）は、それぞれ、”０，１，２，・・・７”で表示される。
【０１２２】
さらに、シンボル点を１０進数で表わしたことに伴なって、２ビットのパラレルデータ（Ｗｋ，Ｖｋ）で示される位相変化についても、１０進数表記（ＡＤＤ−ＤＡＴＡ）に変換させる。
【０１２３】
図１１は、π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【０１２４】
図１１を参照して、２ビットパラレルデータ（Ｗｋ，Ｖｋ）は、（０，０）のときに”１”，（１，０）のときに”３”，（１，１）のときに”５”，（０，１）のときに”７”というように、１０進数のデータ（以下、ＡＤＤ−ＤＡＴＡとも称する）で表わされる。このＡＤＤ−ＤＡＴＡを１シンボル前のシンボル点を示す”０”〜”７”に加算し、その結果にＭＯＤ８演算処理を施すことにより、現シンボルのシンボル点を示す”０”〜”７”の数値を得ることができる。なお、ＭＯＤ８演算処理とは、ある数値を８で割った余りを求める演算をいう。先述のように、現実の回路では、シンボル点を示す”０”〜”７”の数値は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）で表わされる。したがって、”１”，”３”，”５”，”７”で示されるＡＤＤ−ＤＡＴＡについても、図７に示すＥＸＯＲ回路Ｇ４０によって、２進符号化される。
【０１２５】
図１２は、π／４シフトＱＰＳＫ変調方式におけるシンボル点の算出方法を説明するための真理値表である。
【０１２６】
図１２を参照して、現シンボルのシンボル点を示す”０”〜”７”の数値は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）として表わされる。これらの３ビットの２進符号は、さらにデコードされ、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）が生成される。例えば、位相ポイント”０”は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）＝（０，０，０）で表わされ、この２進符号はさらに、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）＝（１，１，１，０）に変換される。
【０１２７】
再び図９を参照して、１６ＱＡＭ変調方式用マッピング部は、４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）のマッピングを行なう部位であり、４ビットパラレルレジスタ４２を含む。
【０１２８】
４ビットパラレルレジスタ４２は、シンボル周期のクロック信号ＣＬＫ２に応答して、入力Ｄ０〜Ｄ３として、４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）を取込み、出力Ｑ０〜Ｑ３として出力する。出力Ｑ０〜Ｑ３は、それぞれマルチプレクサ４５〜４８の入力Ｄ３，Ｄ４に入力される。詳細には、４ビットパラレルデータのうちの（Ｗｋ）は、４ビットパラレルレジスタ４２から出力Ｑ０として出力されると、マルチプレクサ４６の入力Ｄ３，Ｄ４に入力される。４ビットパラレルデータのうちの（Ｖｋ）についても同様に、出力Ｑ１として出力されると、マルチプレクサ４５の入力Ｄ３，Ｄ４に入力される。４ビットパラレルデータのうちの（Ｙｋ）についても同様に、出力Ｑ２として出力されると、マルチプレクサ４８の入力Ｄ３，Ｄ４に入力される。４ビットパラレルデータのうちの（Ｘｋ）についても同様に、出力Ｑ３として出力されると、マルチプレクサ４７の入力Ｄ３，Ｄ４に入力される。
【０１２９】
再び図９を参照して、ＢＰＳＫ変調方式用マッピング部は、１ビットのデータ（Ｗｋ）のマッピングを行なう部位であり、４ビットパラレルレジスタ４３を含む。
【０１３０】
４ビットパラレルレジスタ４３は、クロック信号ＣＬＫ２のタイミングで、入力Ｄ０〜Ｄ３として４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）を取込み、出力Ｑ０〜Ｑ３として出力する。
【０１３１】
なお、ＢＰＳＫ変調方式では、４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）のうち、（Ｖｋ，Ｙｋ，Ｘｋ）が不使用状態であることから、４ビットパラレルレジスタ４３からは、１ビットのデータ（Ｗｋ）が出力Ｑ０として出力され、他の出力Ｑ１〜Ｑ３は出力がない状態となる。図９に示すように、１ビットのデータ（Ｗｋ）は、マルチプレクサ４５〜４８の入力Ｄ１にそれぞれ入力される。このとき、マルチプレクサ４８には、ＮＯＴ回路Ｇ６３を介して入力される。
【０１３２】
マルチプレクサ４５〜４８に入力されるパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）は、制御入力Ｓ１，Ｓ２に入力される制御信号に応じて選択的に出力される。制御信号は、以下に示す制御信号生成部において、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＳＤＥＬ０］と切換タイミング信号ＱＰＳＫ／ＱＡＭ−５とに基づいて生成される。
【０１３３】
再び図９を参照して、マッピング回路４０は、制御信号の発生部として、ＮＡＮＤ回路Ｇ４６と、ＡＮＤ回路Ｇ４７〜Ｇ５０と、ＮＯＴ回路Ｇ５１，Ｇ５２と、ＯＲ回路Ｇ５３とをさらに備える。
【０１３４】
ＮＡＮＤ回路Ｇ４６は、モード選択信号ＭＯＤＳＥＬ１と切換タイミング信号ＱＰＳＫ／ＱＡＭ−５とを入力信号として、これらの２信号の論理積を出力する。ＡＮＤ回路Ｇ４８は、モード選択信号ＭＯＤＳＥＬ１と切換タイミング信号ＱＰＳＫ／ＱＡＭ−５とを受けて、これらの２信号の論理積を出力する。ＡＮＤ回路Ｇ４９は、モード選択信号ＭＯＤＳＥＬ１とＮＯＴ回路Ｇ５１を介して反転された切換タイミング信号ＱＰＳＫ／ＱＡＭ−５とを受けて、これらの２信号の論理積を出力する。
【０１３５】
ＡＮＤ回路Ｇ４７は、ＮＡＮＤ回路Ｇ４６の出力信号とモード選択信号ＭＯＤＳＥＬ０とを受けて、これらの２信号の論理積を出力する。ＡＮＤ回路Ｇ４７の出力信号は、マルチプレクサ４５〜４８の制御信号Ｓ１となる。
【０１３６】
ＡＮＤ回路Ｇ５０は、ＡＮＤ回路Ｇ４９の出力信号とモード選択信号ＭＯＤＳＥＬ０の反転信号とを受けて、これらの論理積を出力する。ＯＲ回路Ｇ５３は、ＡＮＤ回路Ｇ４８の出力信号とＡＮＤ回路Ｇ５０の出力信号とを受けて、これらの２信号の論理和を出力する。ＯＲ回路Ｇ５３の出力信号は、マルチプレクサ４５〜４８の制御信号Ｓ２となる。
【０１３７】
制御信号生成部に与えられるモード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］は、前述のように、［０，０］のときにＢＰＳＫ変調方式を選択し、［０，１］のときにπ／４シフトＱＰＳＫ変調方式を選択し、［１，１］のときに１６ＱＡＭ変調方式を選択する信号である。また、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５は、１スロットの前半の既知の信号区間において「Ｌ」レベルを示し、後半の信号区間において「Ｈ」レベルに遷移して、π／４シフトＱＰＳＫから１６ＱＡＭへと変調方式を切換えるタイミングを指示する信号である。
【０１３８】
したがって、これらの３つの信号に応じて生成される制御信号は、ＢＰＳＫ変調方式を選択するときには［０，０］を示し、ＱＰＳＫ変調方式を選択するときには［１，０］を示す。さらに、１６ＱＡＭ変調方式の選択時には、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５が「Ｌ」レベルの間は、［１，０］を示し、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５が「Ｈ」レベルに立上るタイミングで、［０，１］に変化する。
【０１３９】
マルチプレクサ４５〜４８は、制御入力Ｓ１，Ｓ２が［０，０］のときには、入力Ｄ１を選択して出力する。このようにして、ＢＰＳＫ変調方式における１ビットのデータ（Ｗｋ）がシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）として出力される。データ（Ｗｋ）とシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）とは、図１３に示す関係となる。
【０１４０】
また、マルチプレクサ４５〜４８は、制御入力Ｓ１，Ｓ２が［１，０］のときには、入力Ｄ２を選択して出力する。このようにして、π／４シフトＱＰＳＫ変調方式における２ビットのパラレルデータ（Ｗｋ，Ｖｋ）がシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）として出力される。特に、１６ＱＡＭ変調方式の選択時であって、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５が「Ｌ」の期間においては、制御入力Ｓ１，Ｓ２が［１，０］を示すことから、π／４シフトＱＰＳＫ変調方式における２ビットのパラレルデータ（Ｗｋ，Ｖｋ）がシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）として出力される。
【０１４１】
さらに、マルチプレクサ４５〜４８は、制御信号Ｓ１，Ｓ２が［０，１］のときには、入力Ｄ３，Ｄ４を選択して出力する。したがって、１６ＱＡＭ変調方式の選択時であって、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５が「Ｈ」に遷移した後は、制御信号Ｓ１，Ｓ２が［０，１］を示すことから、１６ＱＡＭ変調方式における４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）がシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）として出力される。
【０１４２】
図１４は、１６ＱＡＭ変調方式におけるマッピング動作を説明するための真理値表である。
【０１４３】
図１４を参照して、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［１，１］であり、切換タイミング信号ＱＰＳＫ／ＱＡＭ−５が「Ｈ」レベルのときには、先述のように、４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）は、それぞれ４ビットのシンボルマッピングデータ（Ｉ０，Ｉ１，Ｑ０，Ｑ１）にマッピングされる。
【０１４４】
以上のように、マッピング回路４０では、各変調方式に応じたシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）が生成され、モード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０と切換タイミング信号ＱＰＳＫ／ＱＡＭとによって指定される変調方式に応じて選択的に出力される。特に、１６ＱＡＭ変調方式の選択時においては、前半の既知の信号区間ではπ／４シフトＱＰＳＫ変調方式に応じたシンボルマッピングデータが出力され、後半の信号区間では、１６ＱＡＭ変調方式に応じたシンボルマッピングデータが出力される。
【０１４５】
出力されたシンボルマッピングデータは、図３のディジタルフィルタ５０へ伝達される。ディジタルフィルタ５０は、シンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）で与えられるベースバンド信号を帯域制限して搬送波信号と乗算し、ディジタルデータを出力する。
【０１４６】
図１５は、図３に示すディジタルフィルタ５０の構成を示す回路図である。図１５のディジタルフィルタ５０は、基本的に、シンボルタップＲＯＭ（Read Only Memory）分割法を用いる。
【０１４７】
シンボルタップＲＯＭ分割法とは、ディジタルフィルタ５０を複数のＲＯＭで構成し、ナイキストフィルタで帯域制限したベースバンド信号と搬送波信号との乗算結果を各シンボル間ごとに対応するＲＯＭにそれぞれ蓄積しておき、それぞれのＲＯＭの出力を加算する方法である。本実施の形態では、中心シンボル区間を挟んで、前後にそれぞれ４シンボル区間ずつ、すなわち合計９シンボル区間に対応するデータが蓄積され、ナイキストフィルタを通過したベースバンド信号と搬送波信号とを乗算して得られるデータが出力されるものとする。
【０１４８】
図１５を参照して、ディジタルフィルタ５０は、シンボルマッピングデータ蓄積回路５１と、シンボル区間ごとに配される９個のＲＯＭ５０Ａ〜５０Ｉと、各ＲＯＭ５０Ａ〜５０Ｉの出力に対応して配される９個のマスク回路５０Ｊ〜５０Ｒと、マスク回路５０Ｊ〜５０Ｒの出力の総和を出力する加算器５２と、マスク回路５０Ｊ〜５０Ｒの出力を制御するためのマスク制御回路５３とを備える。
【０１４９】
シンボルマッピングデータ蓄積回路５１は、図９に示すマッピング回路４０において生成されたシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）が入力されると、シンボル周期のクロック信号ＣＬＫ２のタイミングで、９シンボル区間分のデータを蓄積する。
【０１５０】
図１６は、シンボルマッピングデータ蓄積回路５１の詳細な構成を示す回路図である。
【０１５１】
図１６を参照して、シンボルマッピングデータ蓄積回路５１は、４個の８ビットシフトレジスタ５４Ａ〜５４Ｄと、４個のフリップフロップ５５Ａ〜５５Ｄと、１０個のマルチプレクサ５６〜６５とを含む。なお、以下において、８ビットシフトレジスタ５４Ａ〜５４Ｄおよびフリップフロップ５５Ａ〜５５Ｄを総称するときには、それぞれ符号５４および５５を用いる。
【０１５２】
８ビットシフトレジスタ５４は、図示は省略するが、縦続接続された８段の遅延素子を含む。Ｉ相のシンボルマッピングデータ（Ｉ１，Ｉ０）とＱ相のシンボルマッピングデータ（Ｑ１，Ｑ０）とは、８ビットシフトレジスタ５４にサンプリング周期（シンボル周期のクロック信号ＣＬＫ２に相当）ごとに順次入力される。図示しない遅延素子のそれぞれは、サンプリング周期ごとに遅延させながら、入力されるシンボルマッピングデータを順次保持していく。８ビットシフトレジスタ５４の各段の出力Ｑ０〜Ｑ７のうち、出力Ｑ７は、さらに縦続接続されるフリップフロップ５５において、サンプリング周期を遅延した出力Ｑとして出力される。すなわち、８ビットシフトレジスタ５４とフリップフロップ５５とによって９段の遅延素子が構成される。各段の出力Ｑ０〜Ｑ７，Ｑは、後述するように、ディジタルフィルタ５０の９個のタップ出力を形成する。
【０１５３】
８ビットシフトレジスタ５４およびフリップフロップ５５の出力Ｑ０〜Ｑ７，Ｑは、５個のマルチプレクサ５６〜６０または６１〜６５に分割して与えられる。詳細には、Ｉ相のシンボルマッピングデータＩ１を保持する８ビットシフトレジスタ５４Ａの出力Ｑ０〜Ｑ７のうち、出力Ｑ０，Ｑ１は、マルチプレクサ５６の入力Ａ０，Ｂ０に入力される。出力Ｑ２，Ｑ３は、マルチプレクサ５７の入力Ａ０，Ｂ０に入力される。出力Ｑ４，Ｑ５は、マルチプレクサ５８の入力Ａ０，Ｂ０に入力される。出力Ｑ６，Ｑ７は、マルチプレクサ５９の入力Ａ０，Ｂ０に与えられる。フリップフロップ５５Ａの出力Ｑは、サンプリング周期だけ遅延されてマルチプレクサ６０の入力Ａ０に入力される。
【０１５４】
同様に、Ｑ相のシンボルマッピングデータＱ１を保持する８ビットシフトレジスタ５４Ｂの出力Ｑ０〜Ｑ７のうち、出力Ｑ０，Ｑ１は、マルチプレクサ５６の入力Ａ１，Ｂ１に入力される。出力Ｑ２，Ｑ３は、マルチプレクサ５７の入力Ａ１，Ｂ１に入力される。出力Ｑ４，Ｑ５は、マルチプレクサ５８の入力Ａ１，Ｂ１に入力される。出力Ｑ６，Ｑ７は、マルチプレクサ５９の入力Ａ１，Ｂ１に与えられる。フリップフロップ５５Ｂの出力Ｑは、サンプリング周期だけ遅延されてマルチプレクサ６０の入力Ａ１に入力される。
【０１５５】
マルチプレクサ５６〜６５は、図１６に示すように、入力（Ａ０，Ａ１，Ｂ０，Ｂ１）に出力Ｑ０〜Ｑ７を受けるとともに、出力を選択する制御入力ＳＥとして、Ｉ／Ｑ切換信号Ｉ／Ｑを受ける。なお、Ｉ／Ｑ切換信号Ｉ／Ｑは、前述のタイミング信号発生回路２０で発生し、時間情報Ａ０〜Ａ３の最下位ビットＡ０の２倍の速度で”１”と”０”との間を遷移する信号である。
【０１５６】
マルチプレクサ５６〜６５は、このＩ／Ｑ切換信号Ｉ／Ｑに応答して、４ビットの入力（Ａ０，Ａ１，Ｂ０，Ｂ１）のうちの２ビットを選択的に出力Ａ，Ｂとして出力する。詳細には、Ｉ／Ｑ切換信号Ｉ／Ｑが”０”のとき、マルチプレクサ５６〜６５は、入力（Ａ０，Ｂ０）を選択して出力Ａ，Ｂに出力する。一方、Ｉ／Ｑ切換信号Ｉ／Ｑが”１”のとき、マルチプレクサ５６〜６５は、入力（Ａ１，Ｂ１）を選択して出力Ａ，Ｂに出力する。
【０１５７】
以上の動作を、８ビットシフトレジスタ５４Ａ，５４Ｂからの出力Ｑ０〜Ｑ７を受けるマルチプレクサ５６〜６０に照らしてみると、Ｉ／Ｑ切換信号Ｉ／Ｑが”０”のときには、各マルチプレクサ５６〜６０の入力（Ａ０，Ｂ０）に入力されるＩ相のシンボルマッピングデータＩ１に基づく出力Ｑ０〜Ｑ７が選択されて出力される。マルチプレクサ６０については、入力Ｂ０が接地電位とされることから、入力Ａ０に与えられる出力Ｑ７が出力Ａに出力される。
【０１５８】
したがって、Ｉ／Ｑ切換信号Ｉ／Ｑが”０”のときには、マルチプレクサ５６〜６０からは、Ｉ相のマッピングデータＩ１の９シンボル区間分のデータが選択されて、図１４に示すように、データ（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）として出力されることとなる。
【０１５９】
一方、Ｉ／Ｑ切換信号Ｉ／Ｑが”１”のときには、各マルチプレクサ５６〜６０の入力（Ａ１，Ｂ１）に入力されるＱ相のシンボルマッピングデータＱ１に基づく出力Ｑ０〜Ｑ７が選択されて出力される。マルチプレクサ６０については、入力Ｂ１が接地電位とされることから、入力Ａ１に与えられる出力Ｑ７が出力Ａに出力される。
【０１６０】
したがって、Ｉ／Ｑ切換信号Ｉ／Ｑが”１”のときには、マルチプレクサ５６〜６０からは、Ｑ相のシンボルマッピングデータＱ１の９シンボル区間分のデータが選択されて、図１６に示すように、データ（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）として出力されることとなる。
【０１６１】
なお、Ｉ相のシンボルマッピングデータＩ０およびＱ相のシンボルマッピングデータＱ０についても同様に、８ビットシフトレジスタ５４Ｃ，５４Ｄとフリップフロップ５５Ｃ，５５Ｄとによって、サンプリング周期ＣＬＫ２ごとに蓄積されたデータＱ０〜Ｑ７は、マルチプレクサ６１〜６５の入力（Ａ０，Ａ１，Ｂ０，Ｂ１）に入力される。
【０１６２】
マルチプレクサ６１〜６５は、Ｉ／Ｑ切換信号Ｉ／Ｑに応じて、Ｉ相のシンボルマッピングデータＩ１の９シンボル区間分のデータと、Ｑ相のシンボルマッピングデータＱ１の９シンボル区間分のデータとを交互に選択し、データ（Ｍ４０，Ｍ３０，Ｍ２０，Ｍ１０，ＰＭ００，Ｐ１０，Ｐ２０，Ｐ３０，Ｐ４０）として出力する。
【０１６３】
以上のように、Ｉ相のシンボルマッピングデータ（Ｉ０，Ｉ１）とＱ相のシンボルマッピングデータ（Ｑ０，Ｑ１）とは、Ｉ／Ｑ切換信号Ｉ／Ｑに応答して交互に出力される。このような構成とすることにより、１個のディジタルフィルタを時分割多重的に利用することができることから、Ｉ相およびＱ相のそれぞれにディジタルフィルタを設ける必要がなく、回路構成を簡略化することができる。
【０１６４】
図１７は、シンボルマッピングデータ蓄積回路５１の動作を説明するためのタイミング図である。
【０１６５】
図１７を参照して、シンボルマッピングデータ蓄積回路５１に入力されるシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）は、シンボル周期（クロック信号ＣＬＫ２に相当）に応じて、（Ｉ１ｎ−１，Ｉ０ｎ−１，Ｑ１ｎ−１，Ｑ０ｎ−１（ｎは自然数））から（Ｉ１ｎ，Ｉ０ｎ，Ｑ１ｎ，Ｑ０ｎ）へと遷移する。
【０１６６】
シンボルマッピングデータは、それぞれ図１６に示す８ビットシフトレジスタ５４Ａ〜５４Ｄに、９シンボル区間分が順次格納される。詳細には、８ビットシフトレジスタ５４Ａ，５４Ｂには、図１７に示すように、（Ｉ１ｎ−２，Ｉ１ｎ−３・・・Ｉ１ｎ−１０）および（Ｑ１ｎ−２，Ｑ１ｎ−３，・・・Ｑ１ｎ−１０）がそれぞれ順次蓄積される。これらのマッピングデータは、後段のマルチプレクサ５６〜６５に伝達される。
【０１６７】
マルチプレクサ５６〜６５は、Ｉ／Ｑ切換信号Ｉ／Ｑに応じて、Ｉ相のシンボルマッピングデータとＱ相のシンボルマッピングデータとを交互に出力する。Ｉ／Ｑ切換信号Ｉ／Ｑは、図１７に示すように、時間情報Ａ０（クロック信号ＣＬＫ２の８倍の速度に相当）よりもさらに倍の速度で遷移する信号である。したがって、マルチプレクサ５６〜６０の出力（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）は、１シンボル周期を１６分割したタイミングで、Ｉ相のシンボルマッピングデータ（Ｉ１ｎ−２，Ｉ１ｎ−３・・・Ｉ１ｎ−１０）とＱ相のシンボルマッピングデータ（Ｑ１ｎ−２，Ｑ１ｎ−３，・・・Ｑ１ｎ−１０）との間で切替えられる。このため、シンボルマッピングデータ蓄積回路５１を時分割多重的に利用することができる。
【０１６８】
一般に、ディジタル無線通信においては、電波の有効利用の観点から、ディジタルフィルタを用いて、ディジタルデータの狭帯域化が図られており、この狭帯域化を実現するディジタルフィルタとして、符号間干渉のない伝送特性（ナイキスト特性）を有する周知のナイキストフィルタが用いられる。
【０１６９】
ナイキストフィルタの基本的な処理は次のとおりである。すなわち、インパルス入力に対する所望のインパルス応答波形のサンプリング点ごとのタップ係数を保持し、入力ディジタルデータを所定のタップ数のシフトレジスタに順次保持させながら、それぞれのタップ出力と対応するタップ係数との乗算を行なって、その総和をとることにより、フィルタ出力が得られる。
【０１７０】
図１９は、ナイキスト特性を実現するディジタルフィルタのインパルス応答波形である。
【０１７１】
図１９を参照して、インパルス応答波形は、メインローブを中心に急激に減衰する波形を有している。このインパルス応答波形は、所定のサンプリング（シンボル）間隔で、ディジタルフィルタのタップ出力の数に相当するサンプリング点において離散的に量子化される。各サンプリング点において量子化される拡幅が前述のタップ係数に相当する。
【０１７２】
本実施の形態において採用されるシンボルタップＲＯＭ分割法では、上記のサンプリング点ごとに、タップ出力と対応するタップ係数とを乗算して得られる帯域制限されたベースバンド信号と搬送波信号とを乗算してフィルタ出力データを求め、そのフィルタ出力データをタップ出力ごとに配された複数のＲＯＭに予め格納しておく。フィルタ出力は、入力ディジタルデータをアドレスとして、ＲＯＭごとに乗算結果を読出し、これらを加算することによって求めることができる。なお、各ＲＯＭに格納される乗算結果のデータ長は、ロールオフファクタα＝０．５のナイキストフィルタのインパルス応答波形の各シンボル区間ごとのダイナミックレンジによって、ＲＯＭごとに異なる。
【０１７３】
今回の発明では、単一のディジタルフィルタで複数の変調方式の間での適応変調に対応すべく、各ＲＯＭには、π／４シフトＱＰＳＫ変調方式における乗算結果と、１６ＱＡＭ変調方式における乗算結果とが格納される。なお、ＢＰＳＫ変調方式については、π／４シフトＱＰＳＫ変調方式の一部と入力ディジタルデータが共通する（ＩＱ座標平面上のシンボル点が重なることと等価）ことから、π／４シフトＱＰＳＫ変調方式における乗算結果を共用することができる。すなわち、各ＲＯＭは、２つの変調方式の乗算結果の記憶領域を有しており、これらの記憶領域は、以下に示すように、入力ディジタルデータの最上位アドレスＡ６であるゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４によってそれぞれ分別されている。
【０１７４】
再び図１５を参照して、シンボルマッピングデータ蓄積回路５１に蓄積されるＩ相およびＱ相のシンボルマッピングデータの９シンボル区間分のデータは、９個のＲＯＭ５０Ａ〜５０Ｉに分割して入力される。このＲＯＭ５０Ａ〜５０Ｉの総数９個は、前述のディジタルフィルタ５０におけるタップ出力の総数に相当する。
【０１７５】
Ｉ／Ｑ切換信号Ｉ／Ｑが”０”のときには、Ｉ相のシンボルマッピングデータ（Ｉ０，Ｉ１）の９シンボル区間分のデータが、それぞれのシンボル区間ごとに、対応するＲＯＭ５０Ａ〜５０Ｉに与えられる。一方、Ｉ／Ｑ切換信号Ｉ／Ｑが”１”のときには、Ｑ相のシンボルマッピングデータ（Ｑ０，Ｑ１）の９シンボル区間分のデータが、それぞれのシンボル区間ごとに、対応するＲＯＭ５０Ａ〜５０Ｉに与えられる。
【０１７６】
ＲＯＭ５０Ａ〜５０Ｉは、図３のタイミング信号発生回路２０から与えられる４ビットの時間情報Ａ０〜Ａ３と、対応するシンボル区間の２ビットのシンボルマッピングデータとをアドレス入力Ａ０〜Ａ５とする。さらに、１ビットのゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４をそれぞれ最上位のアドレス入力Ａ６とする。ゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４は、図１８に示す発生回路において、モード選択信号ＭＯＤＳＥＬ０，ＭＯＤＳＥＬ１と切換タイミング信号ＱＰＳＫ／ＱＡＭ−４〜ＱＰＳＫ／ＱＡＭ＋４とに基づいて発生する。
【０１７７】
図１８は、ゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４の発生回路の構成を示す回路図である。
【０１７８】
図１８を参照して、ゲート信号発生回路は、ＡＮＤ回路Ｇ５４Ａ〜Ｇ５４Ｉ，Ｇ５５Ａ〜Ｇ５５Ｉを含む。
【０１７９】
ＡＮＤ回路Ｇ５４Ａ〜Ｇ５４Ｉは、モード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０を受けて、これらの論理積の演算結果をそれぞれ出力する。ＡＮＤ回Ｇ路５４Ａ〜Ｇ５４Ｉの出力信号は、ＡＮＤ回路Ｇ５５Ａ〜Ｇ５５Ｉの第１の入力ノードにそれぞれ入力される。
【０１８０】
ＡＮＤ回路Ｇ５５Ａ〜Ｇ５５Ｉの第２の入力ノードには、切換タイミング信号ＱＰＳＫ／ＱＡＭ−４〜ＱＰＳＫ／ＱＡＭ＋４がそれぞれ入力される。ＡＮＤ回路Ｇ５５Ａ〜Ｇ５５Ｉの各々は、対応するＡＮＤ回路の出力信号と切換タイミング信号ＱＰＳＫ／ＱＡＭとの論理積を演算し、演算結果として、ゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４を出力する。
【０１８１】
以上の構成において、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［０，０］のとき（ＢＰＳＫ変調方式が選択されたことに相当）と、［０，１］のとき（π／４シフトＱＰＳＫ変調方式が選択されたことに相当）とでは、ゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４は、切換タイミング信号ＱＰＳＫ／ＱＡＭ−４〜ＱＰＳＫ／ＱＡＭ＋４に依らず、”０”に固定される。
【０１８２】
一方、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［１，１］のとき（１６ＱＡＭ変調方式が選択されたことに相当）には、切換タイミング信号ＱＰＳＫ／ＱＡＭ−４〜ＱＰＳＫ／ＱＡＭ＋４が「Ｌ」レベルのときには、”０”のゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４がそれぞれ出力される。ゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４の各々は、対応する切換タイミング信号ＱＰＳＫ／ＱＡＭ−４〜ＱＰＳＫ／ＱＡＭ＋４が「Ｈ」レベルに立上ったことに応じて”１”に遷移する。
【０１８３】
ここで、図４で説明したように、切換タイミング信号ＱＰＳＫ／ＱＡＭ−４〜ＱＰＳＫ／ＱＡＭ＋４は、１スロットの前半の既知の信号区間（１４シンボル）は「Ｌ」レベルを示し、１５シンボル目以降の後半の信号区間において、１シンボルずつ遅延して「Ｈ」レベルに立上る信号である。したがって、ゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４は、これに準じて、後半の信号区間において、ゲート信号ＧＡＴＥ−４から順次”１”を示すこととなる。
【０１８４】
再び図１５を参照して、各ＲＯＭ５０Ａ〜５０Ｉは、このゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４を最上位アドレスＡ６として、各変調方式に対応したフィルタ出力データがそれぞれ読出される。
【０１８５】
詳細には、ＢＰＳＫおよびπ／４シフトＱＰＳＫ変調方式の選択時には、ゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４のいずれもが”０”であることに応じて、π／４シフトＱＰＳＫ変調方式に対応したフィルタ出力データが読出される。
【０１８６】
一方、１６ＱＡＭ変調方式の選択時には、ＲＯＭ５０Ａ〜５０Ｉは、前半の既知の信号区間において、ゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４のいずれもが”０”であることに応じて、π／４シフトＱＰＳＫ変調方式に対応したフィルタ出力データが読出される。
【０１８７】
さらに、後半の信号区間においては、ゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４がＧＡＴＥ−４から１シンボルずつ遅延して順次”１”に遷移することに応答して、ＲＯＭ５０Ａ，５０Ｂ，５０Ｃ・・・の順に１シンボルずつ遅れたタイミングで、１６ＱＡＭ変調方式に対応したフィルタ出力データが読出される。これらのフィルタ出力データは、所定のデータ長のシンボルデータＤとして読出される。
【０１８８】
詳細には、各シンボル区間のダイナミックレンジを考慮して、蓄積数−４のシンボル区間に対応するＲＯＭ５０Ａおよび蓄積数４のシンボル区間に対応するＲＯＭ５０Ｉのそれぞれからは、３ビットのデータ長のシンボルデータＤ０〜Ｄ２が出力される。同様に、蓄積数−３のシンボル区間に対応するＲＯＭ５０Ｂおよび蓄積数３のシンボル区間に対応するＲＯＭ５０Ｈのそれぞれからは、４ビットのデータ長のシンボルデータＤ０〜Ｄ３が出力される。さらに、蓄積数−２のシンボル区間に対応するＲＯＭ５０Ｃおよび蓄積数２のシンボル区間に対応するＲＯＭ５０Ｇのそれぞれからは、６ビットのデータ長のシンボルデータＤ０〜Ｄ５が出力される。さらに、蓄積数−１のシンボル区間に対応するＲＯＭ５０Ｄおよび蓄積数１のシンボル区間に対応するＲＯＭ５０Ｆのそれぞれからは、９ビットのデータ長のシンボルデータＤ０〜Ｄ８が出力される。最後に、蓄積数０のシンボル区間に対応するＲＯＭ５０Ｅからは、１０ビットのデータ長のシンボルデータＤ０〜Ｄ９が出力される。
【０１８９】
これらのフィルタ出力データは、加算器５２において加算され、１０ビットのディジタル信号ＤＡ０〜ＤＡ９に変換される。このディジタル信号ＤＡ０〜ＤＡ９は、図１に示すように、ディジタル／アナログ変換器８０によってアナログ信号に変換された後、ＬＰＦ９０によって標本化ノイズが除去されて、変調信号Ｓ（ｔ）として出力される。
【０１９０】
図２０は、図１５に示すＲＯＭ５０Ａ〜５０Ｉの各々から読出されるフィルタ出力波形と、これらのフィルタ出力波形を加算して得られる合成波形を示す図である。一例として、１６ＱＡＭ変調方式が選択されたときの１シンボル周期の出力波形を示す。
【０１９１】
さらに、図示しないπ／４シフトＱＰＳＫ変調方式およびＢＰＳＫ変調方式についても同様に、ＲＯＭ５０Ａ〜５０Ｉに格納される出力波形が読出されて、フィルタ出力を形成する。
【０１９２】
再び図１５を参照して、ＲＯＭ５０Ａ〜５０Ｉと加算器５２との間には、各ＲＯＭの出力に対応して９個のマスク回路５０Ｊ〜５０Ｒが配される。マスク回路５０Ｊ〜５０Ｒは、バースト送信時にＲＯＭの出力を一時的にマスクしてスプリアスの発生を防止するための部位である。
【０１９３】
バースト送信では、断続的に送信が行なわれることから、送信信号の急峻な立上りおよび立下りによってスプリアスが大きくなり、送信信号の周波数帯域が広がってしまうという問題がある。このため、変調信号の送信の前後に一定のランプ期間を設け、このランプ期間において、送信信号のレベルが滑らかに立上り、また立下がるようにする方法が知られている。この処理は、一般にランプ処理と称される。マスク回路５０Ｊ〜５０Ｒは、ランプ期間において、送信信号を一時的にマスクし、送信信号の増幅率を滑らかに増大または減少するために用いられる。
【０１９４】
図２１は、図１５に示すマスク回路５０Ｊ〜５０Ｒの構成を示す回路図である。なお、マスク回路５０Ｊ〜５０Ｒは、入出力されるビット数が異なるのみで基本的な構成を同じとすることから、以下においては、マスク回路５０Ｊについて代表して説明する。
【０１９５】
図２１を参照して、マスク回路５０Ｊは、３ビットのデータ［Ｄ０；Ｄ２］のビットごとのデータを第１の入力とする３つのＡＮＤ回路Ｇ５６〜Ｇ５８を含む。ＡＮＤ回路Ｇ５１〜Ｇ５３は、さらに、第２の入力として、マスク制御回路５３からの制御信号を制御入力ＳＥに受けると、これらの２信号の論理積を演算して、３ビットの信号［Ｂ０；Ｂ２］を出力する。
【０１９６】
すなわち、ＡＮＤ回路Ｇ５６〜Ｇ５８は、制御信号が「Ｈ」レベルのときには、入力データ［Ｄ０；Ｄ２］に等しい３ビットのデータ［Ｂ０；Ｂ２］を出力する。一方、制御信号ＳＥが「Ｌ」レベルのときには、入力データとは無関係に「Ｌ」レベルのデータ［Ｂ０；Ｂ２］を出力する。
【０１９７】
図２２は、図１５のマスク回路５０Ｊ〜５０Ｒに対する制御信号を発生するマスク制御回路５３の構成を示す回路図である。
【０１９８】
図２２を参照して、マスク制御回路５３は、縦続接続される９個のフリップフロップ６６〜７４と、ＡＮＤ回路Ｇ５９〜Ｇ６２とを含む。
【０１９９】
フリップフロップ６６〜７４は、図示しないＣＰＵ１０からバースト入力信号ＢＩＮが入力されると、クロック信号ＣＬＫ２に応答して、シンボル周期ごとに遅延させながら順次保持し、制御信号ＭＣ４〜ＭＣＭ１，ＭＣＰＭ０，ＭＣＰ１〜ＭＣＰ３を出力する。
【０２００】
９段のフリップフロップ６６〜７４のうち、１段目および２段目のフリップフロップ６６，６７の出力信号は、後段のＡＮＤ回路Ｇ５９，Ｇ６０にそれぞれ入力される。ＡＮＤ回路Ｇ５９，Ｇ６０には、３段目のフリップフロップ６８の出力Ｑがさらに入力される。ＡＮＤ回路Ｇ５９，Ｇ６０は、２入力の論理積の演算結果として、制御信号ＭＣＭ４，ＭＣＭ３をそれぞれ出力する。
【０２０１】
同様に、８段目および９段目のフリップフロップ７３，７４の出力信号は、後段のＡＮＤ回路Ｇ６１，Ｇ６２にそれぞれ入力される。ＡＮＤ回路Ｇ６１，Ｇ６２には、７段目のフリップフロップ７２の出力信号ＭＣＰ２がさらに入力される。ＡＮＤ回路Ｇ６１，Ｇ６２は、２入力の論理積の演算結果として、制御信号ＭＣＰ４，ＭＣＰ３をそれぞれ出力する。
【０２０２】
以上の構成において、バースト入力信号ＢＩＮがバースト送信の立上りに応じて、「Ｌ」から「Ｈ」に変化する場合を考える。バースト入力信号ＢＩＮが「Ｈ」レベルになったことに応じて、フリップフロップ６６〜７４からはシンボル周期で遅延しながら「Ｈ」レベルの制御信号が出力される。１段目および２段目のフリップフロップ６６，６７については、最初および２番目のシンボル周期で、「Ｈ」レベルの信号がＡＮＤ回路Ｇ５９，Ｇ６０へと出力される。ここで、ＡＮＤ回路Ｇ５９，Ｇ６０に入力される３番目のフリップフロップ６８の出力信号ＭＣＭ２は、３番目のシンボル周期で「Ｈ」レベルに変化することから、ＡＮＤ回路Ｇ５９，Ｇ６０の出力する制御信号ＭＣＭ４，ＭＣＭ３と３番目のフリップフロップ６８の出力する制御信号ＭＣＭ２とは、バースト入力信号ＢＩＮの立上り時から２シンボル周期遅延して、同時に「Ｈ」レベルに変化する。なお、４番目以降のフリップフロップ６９〜７４については、シンボル周期で遅れながら順次「Ｌ」レベルから「Ｈ」レベルに変化する。
【０２０３】
次に、バースト入力信号ＢＩＮがバースト送信の立下りに応じて、「Ｈ」レベルから「Ｌ」レベルに変化する場合を考える。バースト入力信号ＢＩＮが「Ｌ」レベルになったことに応じて、フリップフロップ６６〜７４から出力される制御信号は、シンボル周期で遅延しながら、順次「Ｌ」レベルに変化する。ここで、ＡＮＤ回路Ｇ６１，Ｇ６２に入力される７番目のフリップフロップ７２の出力する制御信号ＭＣＰ２が、バースト入力信号ＢＩＮの立下りから６シンボル周期だけ遅延して「Ｌ」レベルに変化すると、ＡＮＤ回路Ｇ６１，Ｇ６２において、制御信号ＭＣＰ４，ＭＣＰ３は、制御信号ＭＣＰ２と同時に「Ｈ」レベルから「Ｌ」レベルに変化する。
【０２０４】
再び図１５を参照して、マスク回路５０Ｊ〜５０Ｒは、マスク制御回路５３から制御信号を受けると、その論理に応じてデータ出力が制御される。
【０２０５】
先述のように、バースト送信の立上り時には、制御信号ＭＣＭ４，ＭＣＭ３，ＭＣＭ２がバースト入力信号ＢＩＮの立上りから２シンボル周期遅れて「Ｈ」レベルとなることから、ＲＯＭ５０Ａ，５０Ｂの出力データは、マスク回路５０Ｊ，５０Ｋにおいて、該２シンボル周期の間はマスクされ、その後順次出力されることとなる。
【０２０６】
また、バースト送信の立下り時には、制御信号ＭＣＰ２，ＭＣＰ３，ＭＣＰ４が同時に「Ｌ」レベルに変化することから、ＲＯＭ５０Ｑ，５０Ｒの出力データは、以降のシンボル周期においてマスクされることとなる。
【０２０７】
このように、バースト送信の立上りと立下りとにおいて、ＲＯＭ５０Ｊ〜５０Ｒの出力データを順次マスクすることにより、出力データ信号の立上りおよび立下りを滑らかにすることができ、送信スプリアスの発生を抑えることができる。また、以上のマスク処理は、マスク制御回路５３の制御信号によって行なわれることから、立上りおよび立下りの波形を記憶するための新たなＲＯＭの追加を必要とせず、ＲＯＭ容量の増大を回避することができる。
【０２０８】
以上のように、この発明の実施の形態１によれば、複数の変調方式の間での適応変調を容易に実現することができる。
【０２０９】
また、ディジタル変調器を、従来のディジタル変調器にわずかな変更を加えるのみ構成できることから、適応変調に伴なう回路規模の増大および複雑化を回避することができる。
【０２１０】
［実施の形態２］
先の実施の形態１では、ディジタル変調器に搭載されるディジタルフィルタを、フィルタ出力を予め演算してＲＯＭに格納しておき、入力データをアドレスとして出力波形を得るＲＯＭ型フィルタによって実現する構成について提案した。
【０２１１】
ディジタルフィルタの実現方法には、このＲＯＭ型フィルタ以外に、ディジタルシグナルプロセッサ（ＤＳＰ）を用いたソフトウェア処理で実現するソフトウェア的フィルタおよび、シフトレジスタと乗算器と加算器とを用いてハードウェアで構成したトランスバーサル型フィルタが存在する。
【０２１２】
本実施の形態では、ディジタルフィルタをトランスバーサル型フィルタで実現する構成について提案する。なお、本実施の形態に従うディジタル変調器において、ディジタルフィルタを除く部位については、実施の形態１で説明したものとそれぞれ同一であることから、詳細な説明は繰り返さない。
【０２１３】
図２３は、この発明の実施の形態２に従うディジタル変調器に含まれるディジタルフィルタの構成を示す概略ブロック図である。
【０２１４】
図２３を参照して、ディジタルフィルタは、縦続接続された８段の遅延素子Ｄ１，Ｄ２・・・Ｄ８からなるシフトレジスタと、９個の乗算器Ｍ０，Ｍ１・・・Ｍ８と、それぞれの乗算結果を加算する加算器Ａとを備える。
【０２１５】
入力ディジタルデータは、サンプリング周期（シンボル周期）ごとにシフトレジスタに順次入力され、サンプリング周期ずつ遅延させながらそれぞれの遅延素子に順次保持されていく。このシフトレジスタの初段の入力および各段の出力は、シフトレジスタの９個のタップ出力を形成する。
【０２１６】
これらの９個のタップ出力に対応して、図１９に示すインパルス応答波形の図示しない９個のサンプリング点における値にそれぞれ対応する９個のタップ係数ｈ０，ｈ１・・・ｈ８が図示しないメモリ回路に予め保持されているものとする。
【０２１７】
メモリ回路は、例えば、ＲＯＭで構成されており、図１に示すタイミング信号発生回路２０から与えられる時間情報Ａ０〜Ａ３をアドレスとするタップ係数ｈ０，ｈ１・・・ｈ８が格納される。タップ係数ｈ０，ｈ１・・・ｈ８は、１６値のアドレスＡ０〜Ａ３に対応して、各々１６値からなる。したがって、９個のタップ係数ｈ０，ｈ１・・・ｈ８は、１サンプリング周期において、時間情報Ａ０〜Ａ３が０から１６までカウントされるのに応じて、逐次読出され、対応する乗算器Ｍ０，Ｍ１・・・Ｍ８に与えられる。
【０２１８】
そして、あるサンプリング周期において、入力ディジタルデータがシフトレジスタを構成する８段の遅延素子Ｄ１〜Ｄ８に保持されたときの９個のタップ出力と、９個の所定のタップ係数ｈ０，ｈ１・・・ｈ８が、対応する９個の乗算器Ｍ０，Ｍ１・・・Ｍ８によってそれぞれ乗算される。得られた９個の乗算結果は、加算器Ａによって算出され、現サンプリング周期でのディジタルフィルタの出力として供給される。
【０２１９】
そして、次のサンプリング周期において、８段の遅延素子Ｄ１〜Ｄ８に保持されるディジタルデータは次段にシフトされ、その状態において、上述のように９個のタップ出力と、９個の所定のタップ係数との乗算、およびその乗算結果の加算が行なわれる。
【０２２０】
このようなシフトレジスタにおけるディジタルデータの保持、タップ出力とタップ係数との乗算、そして乗算結果の加算をサンプリング周期で繰返すことにより、図１９のインパルス応答波形に基づく符号間干渉のないナイキスト特性のディジタルフィルタ出力が得られる。
【０２２１】
以上のように、この発明の実施の形態２によれば、ディジタルフィルタをトランスバーサル型フィルタで構成することから、入力ディジタルデータがいずれの変調方式に基づくものであっても、同じ構成で対応することができる。このため、１６ＱＡＭ変調方式が選択されたときであっても、フィルタの構成を変更することなく、１スロットの前半の信号区間にπ／４シフトＱＰＳＨ変調方式を適用し、後半の信号区間に１６ＱＡＭ変調方式を適用させることが可能となる。
【０２２２】
さらに、本実施の形態に係るディジタルフィルタは、実施の形態１のＲＯＭ型フィルタのように、各変調方式に対応したＲＯＭを持つ必要がないことから、回路構成をさらに簡略化することができ、従来のディジタル変調器の回路規模を増大することなく、適応変調を実現することができる。
【０２２３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２２４】
【図１】この発明の実施の形態の原理を説明するための送受信タイミングを示す図である。
【図２】図１のＣＳと各スロットに接続されるユーザのＰＳとの間で伝送される通話スロットＴＸの信号フォーマットを模式的に示す図である。
【図３】この発明の実施の形態１に従うディジタル変調器の構成を示すブロック図である。
【図４】図３に示すタイミング信号発生回路２０の構成を示す回路図である。
【図５】図３に示すシリアル／パラレル変換回路３０の構成を示す回路図である。
【図６】ＢＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図７】π／４シフトＱＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図８】１６ＱＡＭ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図９】図３に示すマッピング回路４０の構成を示す回路図である。
【図１０】π／４シフトＤＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【図１１】π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【図１２】π／４シフトＱＰＳＫ変調方式におけるシンボル点の算出方法を説明するための真理値表である。
【図１３】ＢＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【図１４】１６ＱＡＭ変調方式におけるマッピング動作を説明するための真理値表である。
【図１５】図３に示すディジタルフィルタ５０の構成を示す回路図である。
【図１６】シンボルマッピングデータ蓄積回路５１の詳細な構成を示す回路図である。
【図１７】シンボルマッピングデータ蓄積回路５１の動作を説明するためのタイミング図である。
【図１８】ゲート信号ＧＡＴＥ−４〜ＧＡＴＥ＋４の発生回路の構成を示す回路図である。
【図１９】ナイキスト特性を実現するディジタルフィルタのインパルス応答波形である。
【図２０】ＲＯＭ５０Ａ〜５０Ｉの各々から読出されるフィルタ出力波形と、これらのフィルタ出力波形を加算して得られる合成波形を示す図である。
【図２１】図１５に示すマスク回路５０Ｊ〜５０Ｒの構成を示す回路図である。
【図２２】図１５のマスク回路５０Ｊ〜５０Ｒに対する制御信号を発生するマスク制御回路５３の構成を示す回路図である。
【図２３】この発明の実施の形態２に従うディジタル変調器に含まれるディジタルフィルタの構成を示す概略ブロック図である。
【図２４】ＩＱ平面座標上のπ／４シフトＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【図２５】ＩＱ平面座標上の１６ＱＡＭ変調方式によるシンボル点の配置を示す図である。
【図２６】ＩＱ座標平面上のＢＰＳＫ変調方式によるシンボル点の配置を示す図である。
【符号の説明】
【０２２５】
１０  ＣＰＵ、２０  タイミング信号発生回路、２１，２４  カウンタ回路、２２  マルチプレクサ、２３，３１〜３８，５５Ａ〜５５Ｄ，６６〜７４  フリップフロップ、３０  シリアル／パラレル変換回路、４０  マッピング回路、４１〜４３  ４ビットパラレルレジスタ、４４  加算器、４５〜４８，５６〜６５  マルチプレクサ、５０  ディジタルフィルタ、５０Ａ〜５０Ｉ  ＲＯＭ、５０Ｊ〜５０Ｒ  マスク回路、５１  シンボルマッピングデータ蓄積回路、５２  加算器、５３  マスク制御回路、５４Ａ〜５４Ｄ  ８ビットシフトレジスタ、８０  ディジタル／アナログ変換器、９０  ＬＰＦ、Ｇ２０，Ｇ２６，Ｇ２７，Ｇ４３，Ｇ５１，Ｇ５２，Ｇ６３  ＮＯＴ回路、Ｇ２１  ＮＡＮＤ回路、Ｇ４０  ＥＸＯＲ回路、Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５  ＥＸＮＯＲ回路、Ｇ２２〜Ｇ２５，Ｇ４７〜Ｇ５０，Ｇ５４Ａ〜Ｇ５４Ｉ，Ｇ５５Ａ〜Ｇ５５Ｉ，Ｇ５６〜Ｇ６２  ＡＮＤ回路、Ｇ２８，Ｇ５３  ＯＲ回路、Ｄ１〜Ｄ８  遅延素子、Ｍ０〜Ｍ８  乗算器、Ａ  加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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