(57)【要約】【課題】  ソース領域及びドレイン領域上に形成されるエピタキシャルシリコン膜にファセットの成長を抑制する。【解決手段】  エピタキシャル成長を用いてソース領域１０１及びドレイン領域１０１上にエピタキシャルシリコン膜１１８を形成する半導体装置において、ソース領域１０１及びドレイン領域１０１に接する素子分離絶縁膜１０２の表面高さを、ソース領域１０１及びドレイン領域１０１を形成する半導体基板１００の表面高さと同じか低くし、素子分離絶縁膜１０２上の一部に、素子分離絶縁膜１０２とは異なる材料（例えば、ＳｉＮ）で、ストッパ部１１６を形成する。【選択図】  図１
2005175299.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面側に形成されたソース領域と、
前記半導体基板の表面側に、前記ソース領域と離れて形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間における前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
他の素子から電気的に絶縁するために前記半導体基板の表面側に形成された素子分離絶縁部であって、その表面の高さが、前記半導体基板の表面と同じか低い素子分離絶縁部と、
前記素子分離絶縁部の表面から突出するように、前記半導体基板から所定距離隔てて、前記素子分離絶縁部と異なる材料で形成された、ストッパ部と、
前記ソース領域及び前記ドレイン領域上に、前記半導体基板表面よりせり上がって形成されたエレベーテッドソース・ドレイン部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記素子分離絶縁部は、ＳｉＯ２を主成分とする材料で形成されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ストッパ部は、ＳｉＮを主成分とする材料で形成されている、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板と前記ストッパ部との間の前記素子分離絶縁部の上部に形成された前記エレベーテッドソース・ドレイン部と前記半導体基板の側壁とのなす角をθとし、前記半導体基板の前記側壁と前記ストッパ部との間の距離をＡとし、前記ストッパ部が前記素子分離絶縁部の表面から突出している高さをＢとした場合、Ｂ＞Ａ／ｔａｎθの条件を満たすことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記エレベーテッドソース・ドレイン部は、シリコンをエピタキシャル成長させることにより形成される、ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板の表面側に、前記半導体基板の表面と同じか低い高さで、素子分離絶縁部を形成する工程と、
前記素子分離絶縁部の表面から突出するように、前記半導体基板から所定距離隔てて、前記素子分離絶縁部と異なる材料で、ストッパ部を形成する工程と、
前記半導体基板のソース領域及びドレイン領域上に、前記半導体基板表面よりせり上がったエレベーテッドソース・ドレイン部を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記素子分離絶縁部及び前記ストッパ部を形成する工程は、
素子分離領域を形成する領域の前記半導体基板に溝を形成する工程と、
前記溝の内側に第１絶縁膜を形成する工程と、
前記第１絶縁膜の内側に第２絶縁膜を形成する工程と、
前記第２絶縁膜をエッチングすることにより、前記溝の側壁部分に、前記ストッパ部を形成する工程と、
前記溝を埋め込む第３絶縁膜を形成する工程と、
前記第１絶縁膜と前記第３絶縁膜をエッチングして、前記ストッパ部を前記第１絶縁膜から突出させる、工程と、
を備えることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記エレベーテッドソース・ドレイン部を形成する工程は、シリコンをエピタキシャル成長させる工程を備えていることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）等で用いられる、ソース領域及びドレイン領域をシリコン基板表面よりせり上げた構造、すなわちエレベーテッドソース・ドレイン或いはレイズドソース・ドレインを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化及び高速化に伴い、ソース及びドレイン拡散層上にＣｏシリサイドやＮｉシリサイドといった高融点金属シリサイド膜を自己整合的に形成するサリサイド（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）技術が、特にＳｏＣ向け等の素子構造として広く用いられている。ソース及びドレイン拡散層の深さは半導体素子の微細化及び高速化に伴いスケーリングされており、ソース及びドレイン拡散層の深さを浅く形成する必要が生じている。サリサイド技術は高融点金属膜がシリコンの半導体基板を消費しながらシリサイド化反応することを利用した技術で、半導体基板におけるシリコンの消費膜厚ばらつきや半導体基板への高融点金属原子の拡散などにより接合を浅くすることにより接合リークを起こす問題がある。このような問題により、接合深さを浅くするスケーリングは既存のサリサイド技術では困難になってきている。
【０００３】
この問題を解決するために、半導体基板表面のソース領域及びドレイン領域にエピタキシャルシリコンを形成することが提案されている。すなわち、ソース領域及びドレイン領域上にエピタキシャルシリコン膜を形成し、続いて半導体基板表面に不純物イオンを注入し、次に高融点金属膜を形成しシリサイド化することにより、サリサイドの形成と半導体基板表面から浅い領域の接合の形成の両立がなされている。
【０００４】
このようにソース領域及びドレイン領域を元々の半導体基板表面よりせり上がった構造をとる技術を、エレベーテッドソースドレイン技術或いはレイズドソースドレイン技術と称している。
【０００５】
図１に従来のエレベーテッドソースドレイン技術を用いたＭＯＳトランジスタを示す。素子分離絶縁膜１０を有したシリコンの半導体基板１２上にゲート酸化膜１３を介してＳｉＮ／ポリシリコン積層構造からなるゲート電極１４が形成されている。ゲート電極１４の側壁にはゲート側壁ＳｉＯ２１６及びゲート側壁ＳｉＮ１８が形成されている。ソース領域及びドレイン領域にはイオン注入及びアニールにより拡散層１９が形成されている。
【０００６】
次に、図２に示すように、ソース拡散層１９上及びドレイン拡散層１９上にエピタキシャル成長法により単結晶シリコンからなるエピタキシャルシリコン膜２０を形成する。この際、ゲート側壁下端部でファセットが出来る場合があり、その対策として例えば特開２０００−４９３４８号公報（特許文献１）にて公開されている方法によりファセットを生じさせないことができる。
【０００７】
ところが、図２に示すように、このような方法をとっても、エピタキシャルシリコン膜２０における素子分離絶縁膜１０との界面でファセット２２ができ、ショートや接合リークなどの問題を生じる場合がある。この問題に対しては、例えば特開２０００−２６０９５２号公報（特許文献２）にて公開されている方法によるストッパー膜の設置によって解決する方法が提案されている。しかし、一般的に素子分離絶縁膜１０の表面の高さは、半導体基板１２の表面に対して上下するため、図２に示すように、例えば素子分離絶縁膜１０が半導体基板１２表面より高い場合は、この図２に示すようなファセット２２が形成される問題を有する。一方、素子分離絶縁膜１０が半導体基板１２表面より低い場合は、図３に示すようなファセット２２が形成される問題を有する。さらに、ストッパー膜がＳｉＯ２の場合、同様のファセットが形成される問題を有している。
【０００８】
また、特開２００２−３６８２２７号公報（特許文献３）や、米国特許第６３２６２８１号公報（特許文献４）では、素子分離溝にＳｉＮを直接形成する方法が提案されているが、この方法ではＳｉＮ膜への電荷注入やＳｉＮ膜の有する強い応力により素子分離耐圧が劣化する問題を有する。
【特許文献１】特開２０００−４９３４８号公報
【特許文献２】特開２０００−２６０９５２号公報
【特許文献３】特開２００２−３６８２２７号公報
【特許文献４】米国特許第６３２６２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したところから分かるように、これまでの技術では、ソース領域及びドレイン領域上に形成されたエレベーテッドソース・ドレイン部であるエピタキシャルシリコン膜２０に、ファセットが生じてしまうという問題があった。
【００１０】
そこで本発明は、前記課題に鑑みてなされたものであり、ソース領域及びドレイン領域上に形成されたエレベーテッドソース・ドレイン部のファセットの成長を抑制した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係る半導体装置は、
半導体基板と、
前記半導体基板の表面側に形成されたソース領域と、
前記半導体基板の表面側に、前記ソース領域と離れて形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間における前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
他の素子から電気的に絶縁するために前記半導体基板の表面側に形成された素子分離絶縁部であって、その表面の高さが、前記半導体基板の表面と同じか低い素子分離絶縁部と、
前記素子分離絶縁部の表面から突出するように、前記半導体基板から所定距離隔てて、前記素子分離絶縁部と異なる材料で形成された、ストッパ部と、
前記ソース領域及び前記ドレイン領域上に、前記半導体基板表面よりせり上がって形成されたエレベーテッドソース・ドレイン部と、
を備えることを特徴とする。
【００１２】
本発明に係る半導体装置の製造方法は、
半導体基板の表面側に、前記半導体基板の表面と同じか低い高さで、素子分離絶縁部を形成する工程と、
前記素子分離絶縁部の表面から突出するように、前記半導体基板から所定距離隔てて、前記素子分離絶縁部と異なる材料で、ストッパ部を形成する工程と、
前記半導体基板のソース領域及びドレイン領域上に、前記半導体基板表面よりせり上がったエレベーテッドソース・ドレイン部を形成する工程と、
を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ソース領域及びドレイン領域上に形成されたエレベーテッドソース・ドレイン部のファセットの成長を抑制した半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
〔第１実施形態〕
第１実施形態は、シリコン選択エピタキシャル成長を用いてソース領域及びドレイン領域上にエピタキシャルシリコン膜を形成する半導体装置において、ソース領域及びドレイン領域に接する素子分離絶縁膜の表面高さを、ソース領域及びドレイン領域を形成する半導体基板の表面高さと同じか低くし、素子分離絶縁膜上の一部に、素子分離絶縁膜とは異なる材料で構成されるストッパ部（段差構造）を設けるようにしたものである。特に、本実施形態においては、素子分離絶縁膜はＳｉＯ２を主成分とする材料で形成されており、素子分離絶縁膜と異なる材料はＳｉＮを主成分とする材料で形成されている。より詳しくを、以下に説明する。
【００１５】
図４に示すように、本実施形態に係る半導体装置においては、半導体基板１００の表面側に素子分離絶縁膜１０２が形成されている。本実施形態においては、この半導体基板１００は、シリコンから形成されており、素子分離絶縁膜１０２はＳｉＯ２から形成されている。素子分離絶縁膜１０２の表面の高さは、半導体基板１００の表面の高さと、同じか低い位置にある。この素子分離絶縁膜１０２により、このＭＯＳトランジスタは、他の素子から電気的に絶縁される。
【００１６】
また、半導体基板１００の表面側には、ソース／ドレイン領域１０１が互いに離れて形成されている。このソース／ドレイン領域１０１は、半導体基板１００に不純物イオンを注入し、アニールをすることにより形成される。
【００１７】
ソース領域１０１とドレイン領域１０１との間における半導体基板１００上には、ゲート絶縁膜１０４を介して、ＳｉＮ／ポリシリコン積層構造からなるゲート電極１０６が形成されている。半導体基板１００、素子分離絶縁膜１０２、及び、ゲート電極１０６の表面には、ゲート側壁ＳｉＯ２及びゲート側壁ＳｉＮとなる酸化シリコン膜１０８と窒化シリコン膜１１０とが、例えば、合わせて２０ｎｍの膜厚で形成されている。
【００１８】
次に、図５に示すように、フォトリソグラフィ技術を用い、素子分離絶縁膜１０２上の一部分にレジストパターン１１２を形成する。本実施形態においては、レジストパターン１２は、半導体基板１００側壁とレジストパターン１１２との間の距離がＤになるように形成する。
【００１９】
次に、例えばＨＢｒ、Ｃｌ２ガスなどの混合ガスプラズマを用いたＲＩＥにより、全面的にＲＩＥを行う。続いて、レジストパターン１１２を灰化剥離し、ウエット洗浄を行う。これにより、図６に示す構造の半導体装置が得られる。すなわち、ゲート電極１０６の側壁部分にある酸化シリコン膜１０８と窒化シリコン膜１１０とにより、ゲート側壁１１４が形成され、素子分離絶縁膜１０２上にある酸化シリコン膜１０８と窒化シリコン膜１１０とにより、ストッパ部１１６が形成される。このストッパ部１１６は、素子分離絶縁膜１０２表面上に位置し、素子分離絶縁膜１０２表面から突出する。この図６の後、半導体基板１００のソース領域１０１及びドレイン領域１０１に、気相選択エピタキシャル成長により、エピタキシャルシリコン膜を形成する。
【００２０】
このエピタキシャルシリコン膜を形成した後の半導体装置における段差部分（Ｘ部分）を拡大した図が、図７である。この図７に示すように、半導体基板１００の表面、すなわち暴露した半導体基板１００側壁領域を含めたソース領域１０１及びドレイン領域１０１上に、気相選択エピタキシャル成長により、エピタキシャルシリコン膜１１８が例えば５０ｎｍの膜厚で成膜される。気相選択エピタキシャル成長は、例えばＳｉＨ２Ｃｌ２、ＨＣｌ、Ｈ２等の混合ガスを、例えば１００〜１０００Ｐａ程度の減圧ＣＶＤ法で実施する。この際、図７に示すようなファセットが生じる。
【００２１】
例えばエレベーテッドソースドレイン形成時にエピタキシャルシリコン膜１１８と半導体基板１００側壁とのなす角がθとなるファセットが生じるとすると、半導体基板１００側壁と素子分離絶縁膜１０２側壁との距離がＡなので、ストッパ部１１６の高さＢは、Ｂ＞Ａ／ｔａｎθを満たす必要がある。この条件を満たせば、エピタキシャルシリコン膜１１８が成長する際には、エピタキシャルシリコン膜１１８のファセット面がストッパ部１１６に接した後、エピタキシャルシリコン膜１１８は＜１００＞方向（半導体基板１００に対して垂直方向）に成長し、ファセットが形成することにより生じるショートなどの不具合を回避することが出来る。例えば、半導体基板１００側壁面を｛１１０｝面としファセット面を例えば｛３１１｝面とすると、θは３１．４度となり、Ａを１０ｎｍとするとＢは約１６．４ｎｍ以上にすると、ストッパ部１１６はファセット成長抑制効果を持つことになる。
【００２２】
また、半導体基板１００とストッパ部１１６との間が、距離Ａだけ離れているので、ＳｉＮから構成されたストッパ部１１６の帯電や、応力による素子分離耐圧の劣化を回避することができる。
【００２３】
〔第２実施形態〕
図８乃至図１５を用いて、第２実施形態について説明する。図８に示すように、半導体基板２００上に、ハードマスクＳｉＮ膜２０２を、例えば１００ｎｍの膜厚で形成する。続いて、リソグラフィー及びＲＩＥにより、ハードマスクＳｉＮ膜２０２及び半導体基板２００をエッチングし、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域に溝２０４を形成する。
【００２４】
次に、図９に示すように、溝２０４の側壁及びハードマスクＳｉＮ膜２０２を、例えば９５０℃のＩＳＳＧ（Ｉｎ  Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化により酸化して、ＳｉＯ２膜である酸化シリコン膜２０６を、例えば１０ｎｍの膜厚で形成する。続いて、減圧ＣＶＤ法により、溝２０４の内側にＳｉＮ膜である窒化シリコン膜２０８を、例えば１５ｎｍの膜厚で形成する。
【００２５】
次に、図１１に示すように、例えばＣ５Ｆ８、Ｏ２等の混合ガスプラズマを用いたＲＩＥにより、窒化シリコン膜２０８を酸化膜に対して選択的にエッチングし、ハードマスクＳｉＮ膜２０２の表面より、例えば８０ｎｍ落とし込む。これにより溝２０４の側壁に残存した窒化シリコン膜２０８により、ストッパ部２０９を形成する。
【００２６】
この際、ハードマスクＳｉＮ膜２０２の表面にはＩＳＳＧ酸化にて約１０ｎｍの膜厚の酸化シリコン膜２０６が形成されているため、ハードマスクＳｉＮ膜２０２がダメージを受けないようにすることができる。また、溝２０４底部の窒化シリコン膜２０８は除去されるが、窒化シリコン膜２０８の底に形成された酸化シリコン膜２０６により、半導体基板２００がダメージを受けないようにすることができる。
【００２７】
次に、図１１に示すように、ＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）技術を用いて、ＳＴＩ用の溝２０４の埋め込みを行い、例えば４００℃アニール及び８５０℃アニールの２段階アニールにて埋め込み膜２１０を形成する。
【００２８】
次に、図１２に示すように、ＣＭＰ技術を用いて、埋め込み膜２１０とハードマスクＳｉＮ膜２０２上に形成された酸化シリコン膜２０６とを研磨し、平坦化する。
【００２９】
次に、図１３に示すように、例えば熱燐酸溶液にてハードマスクＳｉＮ膜２０２を除去する。続いて、例えばフッ化アンモニウム水溶液を主成分とする溶液を用いて、埋め込み膜２１０と、酸化シリコン膜２０６を所望の高さに整え、図１４に示すような半導体装置を得る。この図１４から分かるように、本実施形態においても、酸化シリコン膜２０６の表面の高さが、ソース領域及びドレイン領域を形成する半導体装置２００表面の高さと同じか低くなるように設定されている。また、ストッパ部２０９は、酸化シリコン膜２０６と埋め込み膜２１０との間に埋め込まれ、酸化シリコン膜２０６の表面から突出するようになる。
【００３０】
この図１４の後、半導体基板２００のソース領域及びドレイン領域上に、気相選択エピタキシャル成長により、エピタキシャルシリコン膜を形成する。このエピタキシャルシリコン膜を形成した後の半導体装置における段差部分（Ｙ部分）を拡大した図が、図１５である。
【００３１】
図１５の例では、半導体基板２００側壁領域を含めたソース領域及びドレイン領域上に、気相選択エピタキシャル成長により、エピタキシャルシリコン膜２１２が例えば５０ｎｍの膜厚で成膜される。気相選択エピタキシャル成長は、例えばＳｉＨ２Ｃｌ２、ＨＣｌ、Ｈ２等の混合ガスを、例えば１００〜１０００Ｐａ程度の減圧ＣＶＤ法で実施する。この際、図１５に示すようなファセットが生じる。
【００３２】
例えばエレベーテッドソースドレイン形成時にエピタキシャルシリコン膜２１２と半導体基板２００側壁とのなす角がθとなるファセットが生じるとすると、半導体基板２００側壁とストッパ部２０９との距離をＡとすると、ストッパ部２０９の高さＢは、Ｂ＞Ａ／ｔａｎθを満たす必要がある。この条件を満たせば、エピタキシャルシリコン膜２１２が成長する際には、エピタキシャルシリコン膜２１２のファセット面がストッパ部２０９に接した後、エピタキシャルシリコン膜２１２は＜１００＞方向（半導体基板２００に対して垂直方向）に成長し、ファセットが形成することにより生じるショートなどの不具合を回避することが出来る。
【００３３】
このように、本実施形態によっても、上述した第１実施形態と同様に、ファセット成長抑制効果を持たすことが出来る。また、半導体基板２００とストッパ部２０９との間が、距離Ａだけ離れているので、ＳｉＮから構成されたストッパ部２０９の帯電や、応力による素子分離耐圧の劣化を回避することができる。さらに、半導体基板２００側壁とストッパ部２０９との間の距離Ａを、酸化シリコン膜２０６の膜厚で制御することができるので、精度良く距離Ａを設定することができる。
【００３４】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、ストッパ部１１６、２０９はＳｉＮにより構成したが、ＳｉＮを主成分とする材料で構成すればよい。さらに換言すれば、エピタキシャルシリコン膜１１８、２１２のファセットが成長してきた場合に、ストッパ部１１６、２０９に接した後は、このエピタキシャルシリコン膜１１８、２１２が垂直方向に成長する材料であれば足りる。
【００３５】
また、上述した第１実施形態の素子分離絶縁膜１０２はＳｉＯ２から構成されているが、ＳｉＯ２を主成分とする材料であればよい。この点は、第２実施形態の酸化シリコン膜２０６についても同様である。
【００３６】
また、本発明におけるエピタキシャル成長には、不完全なエピタキシャル成長や部分エピタキシャル成長も含まれている。さらに、エピタキシャル成長させるエレベーテッドソースドレイン部の材料は、シリコンに限定されるものではない。
【図面の簡単な説明】
【００３７】
【図１】従来のＭＯＳトランジスタを構成する半導体装置の製造工程を説明する断面図。
【図２】従来のＭＯＳトランジスタを構成する半導体装置を説明する断面図（素子分離絶縁膜の表面が半導体基板の表面よりも高い場合）。
【図３】従来のＭＯＳトランジスタを構成する半導体装置を説明する断面図（素子分離絶縁膜の表面が半導体基板の表面よりも低い場合）。
【図４】第１実施形態に係るＭＯＳトランジスタを構成する半導体基板の製造工程を説明する断面図。
【図５】第１実施形態に係るＭＯＳトランジスタを構成する半導体基板の製造工程を説明する断面図。
【図６】第１実施形態に係るＭＯＳトランジスタを構成する半導体基板の製造工程を説明する断面図。
【図７】図６における半導体基板側壁とストッパ部との間の部分を拡大して示す図。
【図８】第２実施形態に係るＭＯＳトランジスタを構成する半導体基板の製造工程を説明する断面図。
【図９】第２実施形態に係るＭＯＳトランジスタを構成する半導体基板の製造工程を説明する断面図。
【図１０】第２実施形態に係るＭＯＳトランジスタを構成する半導体基板の製造工程を説明する断面図。
【図１１】第２実施形態に係るＭＯＳトランジスタを構成する半導体基板の製造工程を説明する断面図。
【図１２】第２実施形態に係るＭＯＳトランジスタを構成する半導体基板の製造工程を説明する断面図。
【図１３】第２実施形態に係るＭＯＳトランジスタを構成する半導体基板の製造工程を説明する断面図。
【図１４】第２実施形態に係るＭＯＳトランジスタを構成する半導体基板の製造工程を説明する断面図。
【図１５】図１４における半導体基板側壁とストッパ部との間の部分を拡大して示す図。
【符号の説明】
【００３８】
１００  半導体基板
１０２  素子分離絶縁膜
１０４  ゲート絶縁膜
１０６  ゲート電極
１０８  酸化シリコン膜
１１０  窒化シリコン膜
１１２  レジストパターン
１１４  ゲート側壁
１１６  ストッパ部
１１８  エピタキシャルシリコン膜
【図１】
2005175299.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005175299.tif 000009
【図８】
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【図９】
2005175299.tif 000011
【図１０】
2005175299.tif 000012
【図１１】
2005175299.tif 000013
【図１２】
2005175299.tif 000014
【図１３】
2005175299.tif 000015
【図１４】
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【図１５】
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