(57)【要約】【課題】ソースの寄生抵抗が小さく、寄生バイポーラ素子による”１”ディスターブの影響を受けない縦型トランジスタを提供する。【解決手段】本発明に係る半導体記憶装置は、ＳＯＩ基板１上に縦型トランジスタからなるＦＢＣ２をマトリクス状に配置したものであり、ＳＯＩ基板１の埋め込み酸化膜３とＦＢＣ２との間に金属層４を形成する。ＦＢＣ２と埋め込み酸化膜３との間に金属層４を形成するため、ソースの寄生抵抗を小さくでき、寄生バイポーラ素子による”１”ディスターブの影響を受けなくなり、特性のよいＦＢＣ２が得られる。【選択図】  図２
2005026366.tif 000002
【特許請求の範囲】
【請求項１】
基板内に形成される埋め込み絶縁膜と、
前記埋め込み絶縁膜の上面に形成される第１金属層と、
前記第１金属層の上方で、基板に垂直な方向に形成されるチャネルボディと、該チャネルボディを基板に水平な方向の両側から挟み込むように、あるいは周囲を囲むように形成されるゲートと、を有する縦型トランジスタと、を備えることを特徴とする半導体集積回路。
【請求項２】
前記縦型トランジスタは、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴで構成され、
前記第１金属層は、前記ＰＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴの下方に形成されることを特徴とする特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１金属層は、絶縁膜を介して互いに分離して形成される第２及び第３の金属層からなり、
前記第２の金属層は前記ＰＭＯＳＦＥＴ及び前記埋め込み絶縁膜の間に形成され、前記第３の金属層は前記ＮＭＯＳＦＥＴ及び前記埋め込み絶縁膜の間に形成されることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
基板内に形成される埋め込み絶縁膜と、
基板に垂直な方向に延びるチャネルボディと、該チャネルボディを基板に水平な方向の両側から挟み込むように形成されるゲートと、を有し、前記埋め込み絶縁膜の上方に形成されて、前記チャネルボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）と、
前記埋め込み絶縁膜と前記ＦＢＣとの間に形成される第１金属層と、を備えることを特徴とする半導体記憶装置。
【請求項５】
前記ＦＢＣに対して基板に水平な方向に形成され、前記ＦＢＣと信号の送受を行う論理回路を備えることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記論理回路は、前記埋め込み絶縁膜の上面に接するように形成されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記論理回路は、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを有するＣＭＯＳ回路であり、
前記第１金属層は、前記ＰＭＯＳＦＥＴと前記埋め込み絶縁膜との間、及び前記ＮＭＯＳＦＥＴと前記埋め込み絶縁膜との間に、延在して形成されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記ＮＭＯＳＦＥＴは、チャネルが形成されるＰ型ウェル領域を有し、
前記ＰＭＯＳＦＥＴは、チャネルが形成されるＮ型ウェル領域を有し、
前記第１金属層は、前記Ｐ型ウェル領域及び前記Ｎ型ウェル領域の少なくとも一方が前記埋め込み絶縁膜に接していない場合には、前記ＰＭＯＳＦＥＴと前記埋め込み絶縁膜との間、及び前記ＮＭＯＳＦＥＴと前記埋め込み絶縁膜との間に、延在して形成されることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記論理回路は、基板に垂直な方向に延びるチャネルボディを持つ縦型トランジスタを有し、
前記論理回路の縦型トランジスタと前記埋め込み絶縁膜との間に形成される第２金属層を備えることを特徴とする請求項５に記載の半導体記憶装置。
【請求項１０】
前記論理回路は、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを有するＣＭＯＳ回路であり、
前記ＰＭＯＳＦＥＴと前記埋め込み絶縁膜との間、及び前記ＮＭＯＳＦＥＴと前記埋め込み絶縁膜との間にそれぞれ分離して形成される第２金属層を備えることを特徴とする特徴とする請求項５〜９のいずれかに記載の半導体記憶装置。
【請求項１１】
前記第２金属層は、ＮＭＯＳＦＥＴの接地線として用いられることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第２金属層は、ＰＭＯＳＦＥＴの電源線として用いられることを特徴とする請求項１０または１１に記載の半導体記憶装置。
【請求項１３】
前記ＦＢＣのチャネルボディを基板に水平な方向の両側から挟み込むゲートの一方はワード線であり、他方は前記ＦＢＣの基板電位を設定するためのプレート線であることを特徴とする請求項４〜１２のいずれかに記載の半導体記憶装置。
【請求項１４】
前記ＦＢＣのチャネルボディを基板に水平な方向の両側から挟み込むゲートの一方はワード線であり、他方は前記ワード線と同相で動作する裏ワード線であることを特徴とする請求項４〜１２のいずれかに記載の半導体記憶装置。
【請求項１５】
前記ワード線及び裏ワード線は、互いに異なる材料で形成され、両ワード線は同相で動作することを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記ワード線及び裏ワード線は、同振幅で動作することを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
前記裏ワード線はＰ型のポリシリコンで形成され、前記ワード線はＮ型のポリシリコンで形成され、両ワード線は同相かつ同振幅で動作することを特徴とする請求項１４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型トランジスタを有する半導体記憶装置及び半導体集積回路に関する。
【０００２】
【従来の技術】
トレンチキャパシタ（ｔｒｅｎｃｈ  ｃａｐａｃｉｔｏｒ）やスタックトキャパシタ（ｓｔａｃｋｅｄ  ｃａｐａｃｉｔｏｒ）を有する従来の単一トランジスタ（ｏｎｅ  ｔｒａｎｓｉｓｔｏｒ）と単一キャパシタ（ｏｎｅ  ｃａｐａｃｉｔｏｒ）からなるＤＲＡＭセルは、微細化に伴ってその作製が困難になることが懸念されている。この種のＤＲＡＭセルに替わり得るメモリセルとして、Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）の上などに形成されたＦＥＴのフローティングボディに多数キャリアを蓄積して情報を記憶する新メモリセルＦＢＣが提案されている（特許文献１，２参照）。
【０００３】
また、ＳＯＩ基板を使用しないで通常のＢｕｌｋシリコン基板上にＦＢＣを形成する技術として、ゲートがシリコン柱を覆うトランジスタ（ＳＧＴ）を利用するものが提案されている（特許文献３参照）。この種のＦＢＣは、シリコン柱の高さ方向がチャンネルの長さＬに対応していて、微細化してもＬを平面トランジスタよりも長く取れるため、比較的厚いゲート絶縁膜を使用できるという利点がある。また、比較的濃いボディ不純物濃度を設定できるため、信号量を増大させたり、データ保持時間を長くできるという利点もある。
【０００４】
【特許文献１】
特開２００３−６８８７７号公報
【特許文献２】
特開２００２−２４６５７１号公報
【発明が解決しようとする課題】
しかしながら、特許文献３に開示されたＦＢＣは、ソースの寄生抵抗が大きく動作が不安定になりやすく、また、寄生バイポーラ素子による”１”ディスターブを受けやすという欠点がある。
【０００５】
『寄生抵抗により動作が不安定になる』現象については以下のように説明される。”１”書き込みに際してはトランジスタを５極管領域で動作させる。例えば、ワード線が１．５Ｖ、ビット線も１．５Ｖで動作させると、Ｖｇｓ＝１．５Ｖ、Ｖｄｓ＝１．５Ｖが印加されることになる。このような条件ではドレイン電流Ｉｄｓは１５μＡ程度流れる。従って、ソース抵抗が１０ＫΩ程度以上あると、１５０ｍＶ程度以上の電圧降下が生じ、Ｖｄｓ＝１．５Ｖかけたつもりであっても、実質的にＦＢＣセルトランジスタには１．３５Ｖ程度以下しかかからないことになり、インパクトイオン化によるホール生成電流が減少し、”１”書きのスピードが著しく低下する。
【０００６】
一方、”０”書き込みに際しては、ワード線１．５Ｖで、かつビット線−１．５Ｖで動作させるとすれば、Ｖｇｓ＝３Ｖ、Ｖｄｓ＝１．５Ｖが印加されることになる。この条件ではドレイン電流は５０μＡ程度流れる。従って、ソースの抵抗が１０ＫΩ程度以上あると、５００ｍＶ程度以上の電圧降下が生じ、ビット線を−１．５Ｖに下げていても、ＦＢＣセルトランジスタには−１Ｖ程度以上に浮いていることになる。従って、”０”書きのレベルが高すぎて不十分な”０”データしか書き込めないことになる。
【０００７】
図２２は縦型トランジスタからなるＦＢＣを備えた従来の半導体記憶装置の断面図である。図２２のＦＢＣ７０は、シリコン基板７１上に、ソース面を形成する７２を介して配置されるＮ型拡散層７３と、このＮ型拡散層７３の上面に形成されるシリコン柱７４と、さらにその上面に形成されるＮ型拡散層７５とを備えている。
【０００８】
図２２のセルＡ，Ｂは、金属材料からなるビット線７６を共有する。また、ＦＢＣ７０のシリコン柱７４の左右にはポリシリコンからなるゲートが形成されている。一方のゲートはワード線７７に接続され、他方のゲートはプレート線７８に接続されている。
【０００９】
プレート線７８はマイナス電位に設定され、ＦＢＣ７０のシリコン柱７４はＰ型拡散層で形成されているため、プレート線７８とシリコン柱７４との間の界面はホールの蓄積状態であり、一定の容量が確保される。
【００１０】
ここで、初期状態ではセルＡもセルＢも”０”状態、つまりホールの数が少ない状態であるとする。その状態から、セルＡにデータ”１”を書く状況を考える。それは、セルＡに属するワード線７７（左のワード線７７）を１．５Ｖに持ち上げ、ビット線も１．５Ｖに高くした状態である。
【００１１】
これにより、セルＡは５極管領域で動作し、ドレイン近傍のピンチオフ点からホールと電子対が発生し、そのうちホールがボディに蓄積し始める。それとともに、ボディ電位が上昇し始める。ボディ電位がＰＮ接合のターンオン電圧Ｖｆまで上昇すると、図２３に示すように、ＰＮ接合の電流が大きくなり、ボディで発生したホールの一部がソースのＮ型拡散層７３の方へ流れ出てくる。
【００１２】
Ｎ型拡散層７３へ出たホールはそこで電子と再結合して消滅する割合が高くなるが、一部は再結合せず拡散層７２の中を拡散していき、隣のセルＢの下を通過し、更に一部はポテンシャルが低いセルＢのボディに入り込む確率が出てくる。このような状況になれば、もともと”０”データが書き込まれていたセルＢ（つまり、セルＢのボディ中にはホールの数が少ない状態として記憶状態を保持している）が”１”の状態に変化していくことを意味する。
【００１３】
従って、セルＡに長い間”１”を書きつづけるとか、あるいは一回の書き込み期間は短いが多くの回数”１”を書く事象が起これば、セルＢは”１”に変わってしまう不具合が起こる。これが”１”ディスターブである。言うなれば、セルＡのボディがエミッタでセルＢのボディがコレクタ、そしてその間の拡散層７２がベースとする寄生ＰＮＰバイポーラの動作により、あるセルに”１”を書き込むと、隣接する”０”セルを”１”に変化させてしまう不都合が起こることになる。
【００１４】
本発明は、このような点に鑑みてなされたものであり、その目的は、ソースの寄生抵抗が小さく、寄生バイポーラ素子による”１”ディスターブの影響を受けない縦型トランジスタを有する半導体記憶装置及び半導体集積回路を提供することにある。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、基板内に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜の上面に形成される第１金属層と、前記第１金属層の上方で、基板に垂直な方向に形成されるチャネルボディと、該チャネルボディを基板に水平な方向の両側から挟み込むように形成されるゲートと、を有する縦型トランジスタと、を備える。
【００１６】
また、本発明は、基板内に形成される埋め込み絶縁膜と、基板に垂直な方向に延びるチャネルボディと、該チャネルボディを基板に水平な方向の両側から挟み込むように形成されるゲートと、を有し、前記埋め込み絶縁膜の上方に形成されて、前記チャネルボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）と、前記埋め込み絶縁膜と前記ＦＢＣとの間に形成される第１金属層と、を備える。
【００１７】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置及び半導体集積回路について、図面を参照しながら具体的に説明する。
【００１８】
（第１の実施形態）
図１は本発明に係る半導体記憶装置の第１の実施形態の平面図、図２は図１のＡ−Ａ線断面図、図３は図１の概略斜視図である。図１の点線部分が１ビット分の構成を示している。
【００１９】
本実施形態の半導体記憶装置は、ＳＯＩ基板１上に縦型トランジスタからなるＦＢＣ２をマトリクス状に配置したものであり、ＳＯＩ基板１の埋め込み酸化膜３とＦＢＣ２との間に金属層４を形成した点に特徴がある。
【００２０】
ＦＢＣ２の縦型トランジスタは、基板の上下方向に縦積みされるＮ拡散層５、Ｐ拡散層６からなるチャネルボディ及びＮ拡散層７と、チャネルボディの左右に形成されるポリシリコンからなるゲートとを有する。これらゲートの一方はワード線８に接続され、他方はプレート線９に接続される。ワード線８はチャネルを形成するために用いられる。プレート線９にはマイナスの電位が与えられ、これによりチャネルボディに正孔を蓄積して容量を形成する。
【００２１】
ＦＢＣ２、ワード線８及びプレート線９の下面と埋め込み酸化膜３との間には、上述した金属層４（ソースプレーン）が形成されている。また、ＦＢＣ２、ワード線８及びプレート線９の上面にはビット線１０が配置されている。ビット線１０は、図１及び図３に示すように、一定間隔で複数設けられている。
【００２２】
チャネルボディは、図４に示すように縦型トランジスタのチャネル幅方向に延ばしてもよく、これにより、読み出し電流を増やすことができ、高速読み出しが可能になる。また、チャネル長を長くするには、チャネルボディの高さを高くすればよい。
【００２３】
第１の実施形態では、ＦＢＣ２、ワード線８及びプレート線９の下面に金属層４を配置しているため、ＦＢＣ２のソース面の抵抗を十分に下げることができる。したがって、従来問題視されていた、寄生抵抗により動作が不安定になるという欠点を確実に解消できる。また、隣接セル間に金属層４が存在するため、セルからＮ拡散層７に放出されたホールは、金属層４の中で容易に電子と再結合するようになり、ホールが隣りのセルのＮ拡散層７に到達することはありえなくなる。したがって、寄生バイポーラ素子による”１”ディスターブを受けやすくなる現象を完全に回避できる。
【００２４】
図５はＦＢＣ２がアレー状に形成されるＦＢＣアレー領域１１と周辺回路が形成される周辺回路領域１２との接合部分の断面図である。周辺回路領域１２は、Ｐ型ＭＯＳＦＥＴ（以下、ＰＦＥＴ）１３とＮ型ＭＯＳＦＥＴ（以下、ＮＦＥＴ）１４が絶縁膜で分離されてＳＯＩ基板１の埋め込み酸化膜３上に形成されている。ＰＦＥＴ１３とＮＦＥＴ１４は、縦型ではなく横型の平面トランジスタである。ＰＦＥＴ１３とＮＦＥＴ１４のゲートはポリシリコンで形成され、ＮＦＥＴ１４のソース及びドレイン領域はＮ拡散層１５で形成され、ＰＦＥＴ１３のソース及びドレイン領域はＰ拡散層１６で形成されている。
【００２５】
周辺回路と埋め込み酸化膜３との間には金属層４は存在しない。周辺回路領域１２のゲートの高さは、ＦＢＣアレー領域１１内のワード線８及びプレート線９のポリシリコン領域の高さよりも低い。
【００２６】
これにより、周辺回路領域１２に平面トランジスタのソース及びドレインを電気的に短絡することなく形成できるとともに、ＦＢＣ２領域のビット線１０を高さを変えることなく、周辺回路領域１２の上にも延在させることができ、周辺回路領域１２はこのビット線１０を配線領域として利用できる。
【００２７】
図６〜図１３は本実施形態の半導体記憶装置の製造工程を示す工程図であり、２枚のウェハ２１，２３を用いて形成される。まず、図６に示すようにウェハ２１に水素イオンをイオン注入した後、図７に示すように表面に金属４を付着させ、マスクを用いてパターンニングを行う。続いて、図８に示すように厚い酸化膜２２を堆積させた後、図９に示すように表面を平坦化する。
【００２８】
一方、図１０に示すようにウェハ２３の表面に酸化膜３を付着させておき、次に、図１１に示すようにウェハ２１，Ｂを互いの酸化膜３，２２を対向させて貼り合わせる。そして、水素イオンを注入した面から上方のシリコンを剥がして、図１２に示すように残りのシリコン表面を研磨する。続いて、図１３に示すように金属４が付着していない領域、すなわち周辺回路領域１２をマスクにてエッチング除去する。
【００２９】
なお、水素イオンをイオン注入した面からシリコンを剥がす方法は、Ｓｍａｒｔ−ｃｕｔプロセスとしてすでによく知られているものである（Ｊ−Ｐ  Ｃｏｌｉｎｇｅ：  ”Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ  Ｔｅｃｈｎｏｌｏｇｙ：  Ｍａｔｅｒｉａｌｓ  ｔｏ  ＶＬＳＩ”，  ２ｎｄ  Ｅｄｉｔｉｏｎ，  Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ，  Ｐ．５０，  １９９７）。
【００３０】
このように、第１の実施形態では、ＦＢＣ２と埋め込み酸化膜３との間に金属層４を形成するため、ソースの寄生抵抗を小さくでき、寄生バイポーラ素子による”１”ディスターブの影響を受けなくなり、特性のよいＦＢＣ２が得られる。
【００３１】
（第２の実施形態）
第２の実施形態は、周辺回路のチャネル、ソース及びドレイン領域が形成されるシリコン膜が厚い場合の構造である。
【００３２】
図１４は本発明に係る半導体記憶装置の第２の実施形態の断面図である。図１４の半導体記憶装置は、周辺回路領域１２のＮＦＥＴ１４のＰウェル領域３１とＰＦＥＴ１３のＮウェル領域３２が図５よりも厚くなっている。この場合でも、金属層４はＦＢＣアレー領域１１の下方のみに設けられる。なお、Ｐウェル領域３１とＮウェル領域３２の間にはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域３３が設けられる。
【００３３】
あるいは、図１５に示すように、ＮＦＥＴ１４と埋め込み酸化膜３との間に金属層４を配置するとともに、ＰＦＥＴ１３と埋め込み酸化膜３との間に金属層４を配置してもよい。これにより、周辺回路を構成するＣＭＯＳのラッチアップ耐性が向上する。
【００３４】
（第３の実施形態）
第３の実施形態は、周辺回路のＰＦＥＴ１３のＮウェル領域が浅い場合の構造である。
【００３５】
図１６は本発明に係る半導体記憶装置の第３の実施形態の断面図である。図１６の半導体記憶装置は、ＮＦＥＴ１４のＰウェル領域３１がＰＦＥＴ１３のＮウェル領域３２の下方まで延びている。
【００３６】
この場合、埋め込み酸化膜３の上面の金属層４をパターンニングする必要はなくなり、金属層４を周辺回路領域１２まで延在させればよい。
【００３７】
これにより、製造工程が簡略化し、予め金属層４が埋め込まれたＳＯＩ基板１を材料メーカから容易に購入できるようになり、材料費を抑制できる。
【００３８】
（第４の実施形態）
上述した第１〜第３の実施形態では、周辺回路領域１２内のＮＦＥＴ１４やＰＦＥＴ１３を平面トランジスタで構成する例を説明したが、ＮＦＥＴ１４やＰＦＥＴ１３を縦型トランジスタで構成してもよい。この場合の断面構造は図１７のようになる。
【００３９】
図１７では、ＦＢＣアレー領域１１の埋め込み酸化膜３の上面に形成された金属層４を、絶縁膜で分離させて周辺回路領域１２にも配置している。周辺回路領域１２では、金属層４をＮＦＥＴ１４のＧＮＤ線やＰＦＥＴ１３の電源線として利用する。
【００４０】
また、スタックトトランジスタの中間ノードやトランスファゲートのノードのような電源やＧＮＤ以外の配線として利用することも可能である。
【００４１】
図１７のＮＦＥＴ１４は、基板の上下方向に縦積みされたＮ拡散層４３、チャネルボディ４４及びＮ拡散層４５で構成され、ＰＦＥＴ１３は、同じく基板の上下方向に縦積みされたＰ拡散層４６、チャネルボディ４７及びＰ拡散層４８で構成される。ＮＦＥＴ１４及びＰＦＥＴ１３の上側のＮ拡散層４３及びＰ拡散層４６はビット線１０に接触し、ＮＦＥＴ１４及びＰＦＥＴ１３の下側のＮ拡散層４５及びＰ拡散層４８は金属層４に接触している。また、ＮＦＥＴ１４及びＰＦＥＴ１３には、ポリシリコンからなるゲート４９が配置されている。ＮＦＥＴ１４及びＰＦＥＴ１３は、ゲート４９で周囲から囲まれるような構造になっている。
【００４２】
このように、周辺回路を縦型トランジスタで形成することにより、ＦＢＣ２と同じ工程で周辺回路を形成でき、製造工程を簡略化できる。
【００４３】
（第５の実施形態）
第５の実施形態は、ＮＦＥＴ１４及びＰＦＥＴ１３を有するＣＭＯＳ回路を縦型トランジスタで構成したものである。
【００４４】
図１８は半導体集積回路の一実施形態の平面図であり、ＮＦＥＴ１４及びＰＦＥＴ１３を有するＣＭＯＳトランジスタを縦型トランジスタで構成したものである。図１８の例では、埋め込み酸化膜３上の金属層４をＮＦＥＴ１４がＧＮＤ線として利用し、ＰＦＥＴ１３が電源線Ｖｃｃとして利用する場合の例を示している。周辺回路領域１２の入力配線と出力配線は、ＦＢＣ２領域のビット線１０と同じ高さの配線層を利用する。
【００４５】
ＮＦＥＴ１４及びＰＦＥＴ１３のゲートは、図１８に示すように、ＮＦＥＴ１４及びＰＦＥＴ１３で共通のポリシリコン層５０を利用しており、ＮＦＥＴ１４及びＰＦＥＴ１３の周囲を取り囲んでいる。なお、図１８では省略しているが、金属層４の電位は、金属層４から上方に延びるコンタクトにより設定される。
【００４６】
このように、第５の実施形態によれば、金属層４、ポリシリコン層５０及びビット線１０を周辺回路領域１２で共用できるため、本実施形態はＦＢＣ２の有無にかかわらず、一般的な縦型トランジスタの配線技術として有効である。
【００４７】
図１９は２入力のＣＭＯＳ−ＮＡＮＤ回路を縦型トランジスタで実現した場合の平面図である。図１９の回路は、ゲート電極６１と、電源線Ｖｃｃと、ＧＮＤ線と、入力配線ｉｎ１，ｉｎ２と、出力配線ＯＵＴと、ＮＦＥＴ１４及びＰＦＥＴ１３のチャネルボディ６２と、入力配線をゲートに接続するためのコンタクト６３と、チャネルボディ６２を出力配線に接続するためのコンタクト６４及びシリコンの上面と下図の配線間を接続するスルーホール６５とを備えている。
【００４８】
このように、第５の実施形態によれば、ＮＦＥＴ１４及びＰＦＥＴ１３のチャネルボディ６２と、それを取り囲むゲート絶縁膜で絶縁されたゲート電極６１と、チャネルボディ６２の下面側の配線層Ｖｃｃ，ＧＮＤと、チャネルボディ６２の上面側の配線層とでＣＭＯＳ回路を構成でき、構造を簡略化できる。
【００４９】
（第６の実施形態）
第６の実施形態は、ワード線８の他に裏ワード線を設けたものである。
【００５０】
図２０は本発明に係る半導体記憶装置の第６の実施形態の平面図、図２１は図２０のＡ−Ａ線断面図である。図２０の点線が１ビット分の構成を示している。
【００５１】
図２１の半導体記憶装置は、図２のプレート線９の代わりに、裏ワード線８ａを備えている。ＦＢＣ２のチャネルボディの両側にはワード線８と裏ワード線８ａが配置されている。すなわち、ＦＢＣ２のチャネルボディは、ワード線８と裏ワード線８ａで挟み込まれるような形態になっている。
【００５２】
ワード線８の振幅は、例えば−０．５Ｖ（データ保持時）から１．５Ｖ（書込み・読出し時）なのに対して、裏ワード線８ａの振幅は、例えば−１．５Ｖ（データ保持時）から０．５Ｖ（書込み・読出し時）である。このように、裏ワード線８ａの振幅は、オフセット電圧分だけワード線８の振幅よりも低く設定されている。
【００５３】
あるいは、ワード線８のポリシリコンに注入されている不純物タイプがＮ型で、裏ワード線８ａのポリシリコンに注入されている不純物タイプがＰ型であり、オフセットなしで、−０．５Ｖ（データ保持時）から１．５Ｖ（書き込み・読み出し時）とワード線８と同じ振幅で駆動してもよい。
【００５４】
イオン注入によりポリシリコンをＰ型にすれば、Ｐ型シリコンとＮ型シリコンの仕事関数の違い（約１Ｖ）により、裏ワード線８ａによる閾値電圧はワード線８による閾値電圧よりも約１Ｖ高くなる。これにより、実質的に−１Ｖのオフセットを付けたのと同じ効果が得られる。なお、ワード線８と裏ワード線８ａは、同相及び同振幅で動作する。
【００５５】
裏ワード線８ａを設ける技術は、既に特許提案されている（特開２００３−８６７１２公報）。このような一連の技術により、ＦＢＣ２のチャネルボディは裏ワード線８ａとほぼ線形容量でカップリングし、ワード線８の保持時のレベルを浅くすることができる。
【００５６】
これにより、ゲート耐圧やＧＩＤＬによる保持時間（ｒｅｔｅｎｔｉｏｎ  ｔｉｍｅ）の悪化などの状況に対して有利になる。なお、周辺回路の構造に対するバリエーションは第１の実施形態と全く同じである。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明によれば、縦型トランジスタのチャネルボディと埋め込み酸化膜との間に第１金属層を配置するため、寄生抵抗を小さくでき、寄生バイポーラ素子による”１”ディスターブの影響を受けにくい縦型トランジスタを実現できる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の実施形態の平面図。
【図２】図１のＡ−Ａ線断面図。
【図３】図１の概略斜視図。
【図４】チャネルボディを縦型トランジスタのチャネル幅方向に伸ばした状態を示す平面図。
【図５】ＦＢＣ２がアレー状に形成されるＦＢＣアレー領域１１と周辺回路が形成される周辺回路領域１２との接合部分の断面図。
【図６】本実施形態の半導体記憶装置の製造工程を示す工程図。
【図７】図６に続く工程図。
【図８】図７に続く工程図。
【図９】図８に続く工程図。
【図１０】図９に続く工程図。
【図１１】図１０に続く工程図。
【図１２】図１１に続く工程図。
【図１３】図１２に続く工程図。
【図１４】本発明に係る半導体記憶装置の第２の実施形態の断面図。
【図１５】ＮＦＥＴ１４と埋め込み酸化膜３との間に金属層４を配置するとともに、ＰＦＥＴ１３と埋め込み酸化膜３との間に金属層４を配置した断面図。
【図１６】本発明に係る半導体記憶装置の第３の実施形態の断面図。
【図１７】周辺回路を縦型トランジスタで構成した場合の断面図。
【図１８】半導体集積回路の一実施形態の平面図。
【図１９】２入力のＣＭＯＳ−ＮＡＮＤ回路を縦型トランジスタで実現した場合の平面図。
【図２０】本発明に係る半導体記憶装置の第６の実施形態の平面図。
【図２１】図２０のＡ−Ａ線断面図。
【図２２】縦型トランジスタからなるＦＢＣを備えた従来の半導体記憶装置の断面図。
【図２３】図２２の構造でホールが蓄積された状態を示す図。
【符号の説明】
１  ＳＯＩ基板
２  ＦＢＣ
３  埋め込み酸化膜
４  金属層
５  Ｎ拡散層
６  Ｐ拡散層
７  Ｎ拡散層
８  ワード線
９  プレート線
１０  ビット線
１１  ＦＢＣアレー領域
１２  周辺回路領域
１３  ＰＦＥＴ
１４  ＮＦＥＴ
１５  Ｎ拡散層
１６  Ｐ拡散層
３１  Ｐウェル領域
３２  Ｎウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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