(57)【要約】【課題】  本発明は、電子装置の端子部と電気的に接続されるコンタクトを備えた半導体検査装置及びコンタクトの製造方法に関し、加工精度を向上させて狭いピッチで配置することができ、かつ塑性変形の小さくして、低コストで大量生産することを課題とする。【解決手段】  板体４２上に形成された高さの異なる第１乃至第４の柱状部４６〜４９により構成されたコンタクト４５と、板体４２と枠体４３とから構成される保持部４１とを一のシリコン基板から形成し、第１乃至第４の柱状部４６〜４９の表面に導電金属５２を設け、第４の柱状部４９に導電金属５２と接続されたスルーホール電極５５を設けた構成とする。【選択図】  図３
2005201813.tif 000002
【特許請求の範囲】
【請求項１】
連続的に配置された高さの異なる複数の柱状部により構成され、被検査物となる電子装置の端子部が接続されるコンタクトと、
前記複数の柱状部の少なくとも表面に形成された導電体層と、
前記コンタクトを保持する保持部と、
前記柱状部の少なくとも一つを貫通するよう形成され、前記導電体層と前記保持部の背面側から導通するスルーホール電極とを有しており、
前記コンタクト及び保持部が一のシリコン基板から一体的に形成されてなることを特徴とする半導体検査装置。
【請求項２】
前記複数の柱状部は、平面視した状態において、スパイラル状に配置されていることを特徴とする請求項１に記載の半導体検査装置。
【請求項３】
前記保持部は、前記複数の柱状部を囲繞する枠体により構成されており、
前記複数の柱状部の少なくとも一つは、前記枠体に一体的に形成され、
前記複数の柱状部のそれぞれの底面部は、前記枠体の底面部と面一になるように構成されていることを特徴とする請求項１または２に記載の半導体検査装置。
【請求項４】
連続的に配置された高さの異なる第１乃至第Ｎの柱状部により構成され、前記第１乃至第Ｎの柱状部は保持部により支持されており、被検査物となる電子装置の端子部が前記第１乃至第Ｎの柱状部のいずれかに接続されるコンタクトの製造方法であって、
一のシリコン基板を用いて、前記保持部及び第Ｎ−１の柱状部に対応した位置の前記シリコン基板上に第Ｎ−１のレジスト膜を形成する処理と、
前記シリコン基板上における第Ｎ−１のレジスト膜上及び第Ｎの柱状部に対応した位置に前記第Ｎ−１のレジスト膜とは特性の異なる第Ｎのレジスト膜を形成する処理とを順次繰り返し行い、第１乃至第Ｎのレジスト膜を形成する第１の工程と、
前記第Ｎのレジスト膜をマスクとして所定の深さのエッチングを行なった後、該第Ｎのレジスト膜を剥離処理する工程を順次繰り返し行い、第１乃至第Ｎの柱状部と保持部とを形成する第２の工程と、
前記第１乃至第Ｎの柱状部のすくなくとも表面に導電体層を形成する工程とを有したことを特徴とするコンタクトの製造方法。
【請求項５】
連続的に配置された高さの異なる第１乃至第４の柱状部により構成され、前記第１乃至第４の柱状部は枠体形状とされた保持部により支持されており、前記第１乃至第４の柱状部の少なくとも一つは前記保持部と一体的に形成され、被検査物となる電子装置の端子部が前記第１乃至第４の柱状部のいずれかに接続されるコンタクトの製造方法であって、
一のシリコン基板を用いて、前記第１の柱状部及び枠体に対応した位置のシリコン基板上に、前記第１の柱状部に貫通孔を設けるための開口部を有した第１のレジスト膜を形成する工程と、
前記第２の柱状部に対応した位置のシリコン基板上と前記第１のレジスト膜上とに、前記第１のレジスト膜とは特性の異なる第２のレジスト膜を形成する工程と、
前記第３の柱状部に対応した位置のシリコン基板上と前記第２のレジスト膜上とに、前記第２のレジスト膜とは特性の異なる第３のレジスト膜を形成する工程と、
前記第４の柱状部に対応した位置のシリコン基板上と前記第３のレジスト膜上とに、前記第３のレジスト膜とは特性の異なる第４のレジスト膜を形成する工程と、
前記第４のレジスト膜をマスクとして、第１の深さのエッチングをする工程と、
前記第４のレジスト膜の剥離し、前記第３のレジスト膜をマスクとして、第２の深さのエッチングをする工程と、
前記第３のレジスト膜の剥離し、前記第２のレジスト膜をマスクとして、第３の深さのエッチングをする工程と、
前記第２のレジスト膜の剥離し、前記第１のレジスト膜をマスクとして、第４の深さのエッチングを行い、前記第１乃至第４の柱状部と、前記保持部と、該保持部と前記第１乃至第４の柱状部に形成された貫通部と、前記貫通孔とを形成する工程と、
前記第１乃至第４の柱状部の少なくとも表面に導電体層を形成すると共に、前記貫通孔の内部に導電体を充填し、スルーホール電極を形成する工程とを有したことを特徴とするコンタクトの製造方法。
【請求項６】
連続的に配置された高さの異なる第１乃至第４の柱状部により構成され、前記第１乃至第４の柱状部は枠体形状とされた保持部により支持されており、被検査物となる電子装置の端子部が前記第１乃至第４の柱状部のいずれかに接続されるコンタクトの製造方法であって、
前記第１の柱状部及び枠体に対応した位置のシリコン基板上に、前記第１の柱状部に貫通孔を設けるための開口部を有した第１のレジスト膜を形成する工程と、
前記第２の柱状部に対応した位置のシリコン基板上と前記第１のレジスト膜上とに、前記第１のレジスト膜とは特性の異なる第２のレジスト膜を形成する工程と、
前記第３の柱状部に対応した位置のシリコン基板上と前記第２のレジスト膜上とに、前記第２のレジスト膜とは特性の異なる第３のレジスト膜を形成する工程と、
前記第４の柱状部に対応した位置のシリコン基板上と前記第３のレジスト膜上とに、前記第３のレジスト膜とは特性の異なる第４のレジスト膜を形成する工程と、
前記第４のレジスト膜をマスクとして、第１の深さのエッチングをする工程と、
前記第４のレジスト膜の剥離し、前記第３のレジスト膜をマスクとして、第２の深さのエッチングをする工程と、
前記第３のレジスト膜の剥離し、前記第２のレジスト膜をマスクとして、第３の深さのエッチングをする工程と、
前記第２のレジスト膜の剥離し、前記第１のレジスト膜をマスクとして、第４の深さのエッチングを行い、前期第１乃至第４の柱状部、前記保持部、及び前記貫通孔を形成する工程と、
前記第１乃至第４の柱状部の少なくとも表面に導電体層を形成すると共に、前記貫通孔の内部に導電体を充填し、スルーホール電極を形成する工程とを有したことを特徴とするコンタクトの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体検査装置及びコンタクタの製造方法に係り、特に端子部を有する電子装置の検査を行う際、電子装置の端子部と電気的に接続されるコンタクトを備えた半導体検査装置及びコンタクトの製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の高密度化に伴い、半導体装置の外部接続端子も多ピン化する傾向にある。一方において、半導体装置には小型化の要求もある。このため、外部接続端子を高密度に配設する必要がある。これに対応しうるパッケージとして、ＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）が知られている。
【０００３】
このＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）は、その底面部に小径のはんだボールが格子状に配列されている。このようにはんだボールを格子状に配設することにより、そのピッチ間隔を縮小化でき、よって半導体装置の高密度化及び小型化を図ることができる。また、半導体装置は高い信頼性を要求されるため、出荷前に信頼性試験が実施される。この信頼性試験では、半導体装置に実際に試験信号を供給して試験を行うため、テスターに接続されたコンタクトを半導体装置のはんだボールに接続させる必要がある。
【０００４】
図１は、従来技術のコンタクトを示した図である。同図に示されるコンタクト１０は、ポコピンと一般に称されるものである。このコンタクト１０は、大略すると軸部１１と、ＢＧＡのはんだボールと接続される上部プランジャ１２と、検査装置（テスター）と接続される下部プランジャ１３と、コイルスプリング１４とにより構成されている。
【０００５】
各プランジャ１２，１３の間には、コイルスプリング１４が配設されており、このコイルスプリング１４により上部プランジャ１２は下部プランジャ１３に対して上下方向（図１中に示した矢印方向）に変位可能な構成とされている。また、ハウジング１５には貫通孔が形成されており、コンタクト１０はこの貫通孔に配設されている（例えば、特許文献１参照。）。
【０００６】
図２は、従来技術であるワイヤ形状のコンタクトを示した図である。コンタクト２０は、軟質コア２１と、軟質コア２１を内包するように配設された硬質シェル２２とにより構成されている。軟質コア２１は、ワイヤボンディング技術により形成される。硬質シェル２２は、軟質コア２１を内包するようにめっき法により形成される（例えば、特許文献２参照。）。
【特許文献１】特開２００１−２５５３４０号公報
【特許文献２】特開平１１−１２６８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、コンタクト１０の場合には、コイルスプリング１４等の機械的部品を使用しているため、コンタクト１０を狭いピッチで配設することが困難であるという問題点があった。また、コンタクト１０は、手作業で作成されるため、加工精度が悪いという問題や製造コストが高く、大量生産できないという問題があった。また、コンタクト１０は、部品点数が多く必要なため、コストが高くなるという問題があった。
【０００８】
ワイヤボンディング技術により形成したコンタクト２０の場合は、形状が複雑なため、狭ピッチでコンタクト２０を配設することが困難であるという問題点があった。また、コンタクト２０はワイヤ形状であるため、へたりやすく、塑性変形しやすいという問題点があった。
【０００９】
そこで本発明は、上述した問題点に鑑みなされたものであり、加工精度を向上させて狭いピッチで配置することができ、かつ塑性変形の小さくして、低コストで大量生産することのできるコンタクトを備えた半導体検査装置及びコンタクトの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１１】
請求項１記載の発明では、連続的に配置された高さの異なる複数の柱状部により構成され、被検査物となる電子装置の端子部が接続されるコンタクトと、前記複数の柱状部の少なくとも表面に形成された導電体層と、前記コンタクトを保持する保持部と、前記複数の柱状部の少なくとも一つを貫通するよう形成され、前記導電体層と前記保持部の背面側から導通するスルーホール電極とを有しており、前記コンタクト及び保持部が一のシリコン基板から一体的に形成されてなることを特徴とする半導体検査装置により、解決できる。
【００１２】
上記発明によれば、連続的に配置された高さの異なる複数の柱状部と、スルーホール電極及び導電体層とにより構成されたコンタクトと、コンタクトを保持する保持部とを一のシリコン基板を用いて一体的に形成するため、例えば、半導体装置の加工に適用されるフォトエッチング技術を用いて加工精度を向上させて、従来のコンタクトと比較して、コンタクトを狭いピッチで配置することができると共に、塑性変形の小さいコンタクトを低コストで大量生産することができる。
【００１３】
請求項２記載の発明では、前記複数の柱状部は、平面視した状態において、スパイラル状に配置されていることを特徴とする請求項１に記載の半導体検査装置により、解決できる。
【００１４】
上記発明によれば、平面視した状態において、高さの異なる複数の柱状部をスパイラル状に配置することにより、電子装置の端子部と柱状部との接触位置がずれた場合でも導電体層と電子装置の端子部とを電気的に精度良く接続することができる。また、複数の柱状部をスパイラル状に配置することにより、コンタクトの強度を増加させることができる。
【００１５】
請求項３記載の発明では、前記保持部は、前記複数の柱状部を囲繞する枠体により構成されており、前記複数の柱状部の少なくとも一つは、前記枠体に一体的に形成され、前記複数の柱状部のそれぞれの底面部は、前記枠体の底面部と面一になるように構成されていることを特徴とする請求項１または２に記載の半導体検査装置により、解決できる。
【００１６】
上記発明によれば、複数の柱状部の少なくとも一つは、保持部である枠体に一体的に形成されているため、複数の柱状部は保持部に対してバネ性を有することができる。これにより、電子装置の端子部の当接による複数の柱状部の塑性変形を小さくすることができ、コンタクトの寿命を長くすることができる。
【００１７】
請求項４記載の発明では、連続的に配置された高さの異なる第１乃至第Ｎの柱状部により構成され、前記第１乃至第Ｎの柱状部は保持部により支持されており、被検査物となる電子装置の端子部が前記第１乃至第Ｎの柱状部のいずれかに接続されるコンタクトの製造方法であって、一のシリコン基板を用いて、前記保持部及び第Ｎ−１の柱状部に対応した位置の前記シリコン基板上に第Ｎ−１のレジスト膜を形成する処理と、前記シリコン基板上における第Ｎ−１のレジスト膜上及び第Ｎの柱状部に対応した位置に前記第Ｎ−１のレジスト膜とは特性の異なる第Ｎのレジスト膜を形成する処理とを順次繰り返し行い、第１乃至第Ｎのレジスト膜を形成する第１の工程と、
前記第Ｎのレジスト膜をマスクとして所定の深さのエッチングを行なった後、該第Ｎのレジスト膜を剥離処理する工程を順次繰り返し行い、第１乃至第Ｎの柱状部と保持部とを形成する第２の工程と、前記第１乃至第Ｎの柱状部のすくなくとも表面に導電体層を形成する工程とを有したことを特徴とするコンタクトの製造方法により、解決できる。
【００１８】
上記発明によれば、連続的に配置された高さの異なる複数の柱状部と、スルーホール電極及び導電体層とにより構成されたコンタクトと、コンタクトを保持する保持部とを一のシリコン基板を用いて一体的に形成するため、例えば、半導体装置の加工に適用されるフォトエッチング技術を用いて加工精度を向上させて、従来のコンタクトと比較して、コンタクトを狭いピッチで配置することができると共に、塑性変形の小さいコンタクトを低コストで大量生産することができる。
【００１９】
請求項５記載の発明では、連続的に配置された高さの異なる第１乃至第４の柱状部により構成され、前記第１乃至第４の柱状部は枠体と板体とを備えた保持部により支持されており、被検査物となる電子装置の端子部が前記第１乃至第４の柱状部のいずれかに接続されるコンタクトの製造方法であって、前記第１の柱状部及び枠体に対応した位置のシリコン基板上に第１のレジスト膜を形成する工程と、前記第２の柱状部に対応した位置のシリコン基板上と前記第１のレジスト膜上とに、前記第１のレジスト膜とは特性の異なる第２のレジスト膜を形成する工程と、前記第３の柱状部に対応した位置のシリコン基板上と前記第２のレジスト膜上とに、前記第２のレジスト膜とは特性の異なる第３のレジスト膜を形成する工程と、前記第４の柱状部に対応した位置のシリコン基板上と前記第３のレジスト膜上とに、前記第３のレジスト膜とは特性の異なる第４のレジスト膜を形成する工程と、前記第４のレジスト膜をマスクとして、第１の深さのエッチングをする工程と、前記第４のレジスト膜の剥離し、前記第３のレジスト膜をマスクとして、第２の深さのエッチングをする工程と、前記第３のレジスト膜の剥離し、前記第２のレジスト膜をマスクとして、第３の深さのエッチングをする工程と、前記第２のレジスト膜の剥離し、前記第１のレジスト膜をマスクとして、第４の深さのエッチングし、第１乃至第４の柱状部と、前記第１乃至第４の柱状部の底面部を支持する前記板体と、前記枠体とを形成する工程と、前記第１のレジスト膜を剥離し、前記第４の柱状部に貫通孔を形成するための開口部を有した第５のレジスト膜を形成する工程と、前記第５のレジスト膜をマスクとしてエッチングを行い、前記第４の柱状部に貫通孔を形成する工程と、前記第１乃至第４の柱状部の少なくとも表面に導電体層を形成すると共に、前記貫通孔の内部に導電体を充填し、スルーホール電極を形成する工程とを有したことを特徴とするコンタクトの製造方法により、解決できる。
【００２０】
上記発明によれば、第１乃至第４の柱状部は、第１乃至第４の柱状部の底面部は板体に支持されているため、電子装置の端子部が第１乃至第４の柱状部のいずれかに当接された際、板体により第１乃至第４の柱状部の位置の変位が抑制されて、導電体層と端子部との間をしっかりと電気的に接続することができる。
【００２１】
請求項６記載の発明では、連続的に配置された高さの異なる第１乃至第４の柱状部により構成され、前記第１乃至第４の柱状部は枠体形状とされた保持部により支持されており、前記第１乃至第４の柱状部の少なくとも一つは前記保持部と一体的に形成され、被検査物となる電子装置の端子部が前記第１乃至第４の柱状部のいずれかに接続されるコンタクトの製造方法であって、一のシリコン基板を用いて、前記第１の柱状部及び枠体に対応した位置のシリコン基板上に、前記第１の柱状部に貫通孔を設けるための開口部を有した第１のレジスト膜を形成する工程と、前記第２の柱状部に対応した位置のシリコン基板上と前記第１のレジスト膜上とに、前記第１のレジスト膜とは特性の異なる第２のレジスト膜を形成する工程と、前記第３の柱状部に対応した位置のシリコン基板上と前記第２のレジスト膜上とに、前記第２のレジスト膜とは特性の異なる第３のレジスト膜を形成する工程と、前記第４の柱状部に対応した位置のシリコン基板上と前記第３のレジスト膜上とに、前記第３のレジスト膜とは特性の異なる第４のレジスト膜を形成する工程と、前記第４のレジスト膜をマスクとして、第１の深さのエッチングをする工程と、前記第４のレジスト膜の剥離し、前記第３のレジスト膜をマスクとして、第２の深さのエッチングをする工程と、前記第３のレジスト膜の剥離し、前記第２のレジスト膜をマスクとして、第３の深さのエッチングをする工程と、前記第２のレジスト膜の剥離し、前記第１のレジスト膜をマスクとして、第４の深さのエッチングを行い、前記第１乃至第４の柱状部と、前記保持部と、該保持部と前記第１乃至第４の柱状部に形成された貫通部と、前記貫通孔とを形成する工程と、前記第１乃至第４の柱状部の少なくとも表面に導電体層を形成すると共に、前記貫通孔の内部に導電体を充填し、スルーホール電極を形成する工程とを有したことを特徴とするコンタクトの製造方法により、解決できる。
【００２２】
上記発明によれば、第１乃至第４の柱状部の少なくとも一つは、保持部に一体的に形成されているため、第１乃至第４の柱状部は保持部に対してバネ性を有する。これにより、第１乃至第４の柱状部の塑性変形を小さくすることができ、コンタクトの寿命を長くすることができる。
【発明の効果】
【００２３】
本発明は、加工精度を向上させて狭いピッチで配置することができ、かつ塑性変形の小さくして、低コストで大量生産することのできるコンタクトを備えた半導体検査装置及びコンタクトの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
次に、図面に基づいて本発明の実施例を説明する。
【００２５】
（第１実施例）
始めに、図３乃至図５を参照して、本発明の第１実施例によるコンタクトを備えた半導体検査装置について説明する。図３は、本発明の第１実施例の半導体検査装置の平面図であり、図４は、図３に示したコンタクトの斜視図であり、図５は、図３に示した半導体検査装置のＡ―Ａ線方向の断面図である。なお、図４において、Ｚ，Ｚ方向は、鉛直方向を示している。また、図５に示した６０Ｂは、コンタクト４５及び保持部４１の背面（以下、背面６０Ｂとする）を示している。
【００２６】
半導体検査装置４０は、大略すると保持部４１と、コンタクト４５と、計測部５８（図５参照）とにより構成されており、コンタクト４５及び保持部４１は、一のシリコン基板に一体的に形成されている。保持部４１は、コンタクト４５を囲繞するよう枠体形状に構成されており、コンタクト４５と保持部４１との間には、貫通部８３が形成されている。なお、図示してはいないが、半導体検査装置４０には、複数のコンタクト４５が格子状に配列された構成とされている。
【００２７】
コンタクト４５は、大略すると複数の柱状部である第１乃至第４の柱状部４６〜４９と、導電体層５２と、スルーホール電極５５とにより構成されている。第１乃至第４の柱状部４６〜４９は、連続的に配置された高さの異なる複数の柱状部であり、第１の柱状部４６の高さが最も高く、第２の柱状部４７、第３の柱状部４８、第４の柱状部４９の順で高さが低くなるように構成されている。また、第１乃至第４の柱状部４６〜４９は、第１乃至第４の柱状部４６〜４９のそれぞれの底面部（背面６０Ｂ）が面一となるように形成されている。
【００２８】
第１乃至第４の柱状部４６〜４９は、平面視した状態（図３の状態）において、スパイラル状に配置されており、コンタクト４５は、第４の柱状部４９を介して保持部４１により片持ち梁状に支持されている。
【００２９】
このような構成とすることにより、コンタクト４５は、枠体形状の保持部４１に対してバネ性を有することができる。これにより、電子装置の端子部が当接された際、コンタクト４５の塑性変形を小さくすることができ、コンタクト４５の寿命を長くすることができる。また、第１乃至第４の柱状部４６〜４９をスパイラル状に配置することにより、それぞれの柱状部が支えあうためコンタクト４５の強度を増加させることができる。
【００３０】
第１乃至第４の柱状部４６〜４９の表面には、導電体層５２がそれぞれ形成されている。最も高さの低い第４の柱状部４９には、第４の柱状部４９をＺ，Ｚ方向に貫通する貫通孔内にスルーホール電極５５が形成されている。このスルーホール電極５５は、導電体層５２を形成する際に同時に形成される。スルーホール電極５５は、背面６０Ｂと導電体層５２との間を電気的に接続するためのものである。計測部５８は、スルーホール電極５５と電気的に接続されている。計測部５８は、電子装置５６からの入出力の信号に基づき、電子装置５６の検査を行うためのものである。検査対象となる電子装置５６には、ＣＳＰやＢＧＡの他に半導体素子がある。
【００３１】
半導体検査装置４０による電子装置５６の検査は、導電体層５２が形成された第１の柱状部４６の上面部に、電子装置５６の端子部５７を当接し、スルーホール電極５５を介して計測部５８と電子装置５６との間を電気的に接続することで行われる。
【００３２】
以上説明したような構成とすることにより、コンタクト４５及び保持部４１は、一のシリコン基板に一体的に形成され、かつその方法としては後述するように半導体装置の加工に適用される精密加工技術を用いて加工を行うことが可能となる。このため加工精度を向上させて、従来のコンタクトと比較して、コンタクト４５を狭いピッチで配置することができると共に、コンタクト４５を低コストで大量生産することができる。また、材料にシリコン基板を用いているため、従来技術と比較して、コンタクト４５の塑性変形を抑制することができる。
【００３３】
次に、図６乃至図４０を参照して、第１実施例のコンタクト４５を備えた半導体検査装置４０の製造方法について説明する。図６は、第１実施例の半導体検査装置の製造工程を示した平面図（その１）であり、図７は、図６に示した構造体のＣ−Ｃ線方向の断面図である。
【００３４】
始めに、図６乃至図７に示すように、保持部４１に対応したシリコン基板６０上の領域６３と、第１の柱状部４６とに対応したシリコン基板６０上の領域６１とに第１のレジスト膜６２を形成する。第１のレジスト膜６２には、例えば、主成分がフェノール系樹脂からなり、副成分としてメラミン系、エポキシ系及び感光剤等を含む液状のレジストを塗布後、加熱処理を施したものが好適である。
【００３５】
図８は、本実施例の半導体検査装置の製造工程を示した平面図（その２）であり、図９は、図８に示した構造体のＣ−Ｃ線方向の断面図である。続いて、図８乃至図９に示すように、第２の柱状部４７に対応したシリコン基板６０上の領域６４と、第１のレジスト膜６２上とに、第１のレジスト膜６２とは特性の異なる第２のレジスト膜６５を形成する。第２のレジスト膜６５には、例えば、主成分がノボラック樹脂やナフトキノンジアジド誘電体からなる液状のレジスト膜が好適である。
【００３６】
図１０は、本実施例の半導体検査装置の製造工程を示した平面図（その３）であり、図１１は、図１０に示した構造体のＣ−Ｃ線方向の断面図であり、図１２は、図１０に示した構造体のＤ−Ｄ線方向の断面図である。
【００３７】
次に、図１０乃至図１２に示すように、第３の柱状部４８に対応したシリコン基板６０上の領域６６と、第２のレジスト膜６５上とに第２のレジスト膜６５とは特性の異なる第３のレジスト膜６７を形成する。第３のレジスト膜６７には、例えば、主成分がフェノール系樹脂からなり、副成分としてメラミン系、エポキシ系及び感光剤等を含む液状のレジストを塗布後、加熱処理を施したものが好適である。
【００３８】
図１３は、本実施例の半導体検査装置の製造工程を示した平面図（その４）であり、図１４は、図１３に示した構造体のＣ−Ｃ線方向の断面図であり、図１５は、図１３に示した構造体のＥ−Ｅ線方向の断面図である。
【００３９】
次に、図１３乃至図１５に示すように、第４の柱状部４９に対応したシリコン基板６０上の領域７２と、第３のレジスト膜６７上とに第３のレジスト膜６７とは特性の異なる第４のレジスト膜７１を形成する。この際、第４の柱状部４９に対応した領域７２に設けられた第４のレジスト膜７１と、保持部４１に対応した領域６３とに設けられた第４のレジスト膜７１とが連続するように一体的に形成する。これにより、第４のレジスト膜７１をマスクとしてエッチング加工した際、第４の柱状部４９は保持部４１に支持される。第４のレジスト膜７１には、例えば、主成分がノボラック樹脂やナフトキノンジアジド誘電体からなる液状のレジスト膜が好適である。
【００４０】
図１６は、本実施例の半導体検査装置の製造工程を示した平面図（その５）であり、図１７は、図１６に示した構造体のＣ−Ｃ線方向の断面図であり、図１８は、図１６に示した構造体のＥ−Ｅ線方向の断面図である。なお、図１７乃至図１８において、Ｈ１は第１のエッチングにより形成された溝部７３の深さ（以下、深さＨ１とする）を示している。
【００４１】
続いて、図１６乃至図１８に示すように、第４のレジスト膜７１をマスクとして、第１のエッチングを行い、基板６０の表面６０Ａを基準として深さＨ１の溝部７３を形成する。その後、第４のレジスト膜７１の剥離処理を行う。
【００４２】
図１９は、本実施例の半導体検査装置の製造工程を示した平面図（その６）であり、図２０は、図１９に示した構造体のＣ−Ｃ線方向の断面図であり、図２１は、図１９に示した構造体のＥ−Ｅ線方向の断面図である。なお、図２０乃至図２１において、Ｈ２は第２のエッチングによるエッチングの深さ（以下、深さＨ２とする）を示している。
【００４３】
続いて、図１９乃至図２１に示すように、第３のレジスト膜６７をマスクとして、第２のエッチングを行い、シリコン基板６０の表面６０Ａを基準として深さ（Ｈ１＋Ｈ２）の溝部７５と、第４の柱状部４９に対応した領域７２に段差部７６を形成する。この段差部７６は、シリコン基板６０の表面６０Ａを基準として深さＨ２の段差を有している。その後、第３のレジスト膜６７の剥離処理を行う。
【００４４】
図２２は、本実施例の半導体検査装置の製造工程を示した平面図（その７）であり、図２３は、図２２に示した構造体のＣ−Ｃ線方向の断面図であり、図２４は、図２２に示した構造体のＥ−Ｅ線方向の断面図である。なお、図２３乃至図２４において、Ｈ３は第３のエッチングのエッチング量（エッチングの深さ、以下、深さＨ３とする）を示している。
【００４５】
次に、図２２乃至図２４に示すように、第２のレジスト膜６５をマスクとして、第３のエッチングを行い、シリコン基板６０の表面６０Ａを基準として深さ（Ｈ１＋Ｈ２＋Ｈ３）の溝部７７と、第４の柱状部４９に対応した領域７２に深さ（Ｈ２＋Ｈ３）の段差部７９と、第３の柱状部４８に対応した領域６６に深さＨ３の段差部８１とを形成する。その後、第２のレジスト膜６５の剥離処理を行う。
【００４６】
図２５は、本実施例の半導体検査装置の製造工程を示した平面図（その８）であり、図２６は、図２５に示した構造体のＣ−Ｃ線方向の断面図であり、図２７は、図２５に示した構造体のＥ−Ｅ線方向の断面図である。なお、図２６乃至図２７において、Ｈ４は第４のエッチングによるエッチングの深さ（以下、深さＨ４とする）を示している。
【００４７】
次に、図２５乃至図２７に示すように、第１のレジスト膜６２をマスクとして、第４のエッチングを行い、貫通部８３と、保持部４１と、領域７２にシリコン保持部４１の上面４１Ａを基準として深さ（Ｈ２＋Ｈ３＋Ｈ４）の段差を有した第４の柱状部４９と、領域６６に深さ（Ｈ３＋Ｈ４）の段差を有した第３の柱状部４８と、領域６４に深さＨ４の段差を有した第２の柱状部４７と、第１の柱状部４６とを形成する。第１の柱状部４６の上面４６Ａは、保持部４１の上面４１Ａと面一になるように構成されている。
【００４８】
なお、深さＨ１〜Ｈ４は、Ｈ１＝Ｈ２＝Ｈ３＝Ｈ４となるように構成しても良いし、深さＨ１〜Ｈ４をそれぞれ異なるように構成しても良い。また、Ｈ１＝Ｈ２＝Ｈ３＝Ｈ４の場合には、Ｈ１を例えば５０μｍに設定することができる。また、第１乃至第４の柱状部４６〜４９の幅は、例えばｍ１５〜５０μｍ程度の大きさに形成することができる。
【００４９】
図２８は、本実施例の半導体検査装置の製造工程を示した平面図（その９）であり、図２９は、図２８に示した構造体のＡ−Ａ線方向の断面図であり、図３０は、本実施例の半導体検査装置の製造工程を示した断面図である。
【００５０】
次に、図２８乃至図２９に示すように、第１のレジスト膜６２の剥離処理を行い、続いて、第４の柱状部４９にスルーホール電極５５を形成するための、貫通孔形成用の開口部９２を有したレジスト膜９１を形成する。その後、図３０に示すように、レジスト膜９１をマスクとしてエッチングを行い、貫通孔９４を形成する。
【００５１】
図３１は、本実施例の半導体検査装置の製造工程を示した平面図（その１０）であり、図３２は、図３１に示した領域Ｇに形成された第１乃至第４の柱状部の斜視図であり、図３３は、図３１に示した構造体のＡ−Ａ線方向の断面図である。続いて、図３１乃至図３３に示すように、レジスト膜９１の剥離処理を行う。
【００５２】
図３４は、本実施例の半導体検査装置の製造工程を示した平面図（その１１）であり、図３５は、図３４に示した構造体のＡ―Ａ線方向の断面図である。次に、図３４乃至図３５に示すように、図３３に示した構造体上及び貫通孔９４の内部に、めっき膜を形成する際に必要なシード層９５を形成する。シード層９５は、例えば、スパッタ法や、ＣＶＤ法により形成することができる。シード層９５には、Ｔｉ膜、Ｗ膜、Ｃｒ膜等を用いることができる。
【００５３】
図３６は、本実施例の半導体検査装置の製造工程を示した断面図である。続いて、図３６に示すように、コンタクト４５及び保持部４１の背面６０Ｂにシード層９６を貼り付ける。シード層９６には、例えば、基材がＣｕの導電性テープを用いることができる。
【００５４】
図３７は、本実施例の半導体検査装置の製造工程を示した平面図（その１２）であり、図３８は、図３７に示した構造体のＡ―Ａ線方向の断面図である。図３７乃至図３８に示すように、コンタクト４５及び保持部４１の背面６０Ｂに設けたシード層９６から給電を行い、めっき処理を施すことにより、第１乃至第４の柱状部４９の上面及び側面にめっき膜９８を形成する。これにより、貫通孔９４の内部には、シード層９５とめっき膜９８とよりなるスルーホール電極５５が形成され、コンタクト４５及び保持部４１にはシード層９５とめっき膜９８とよりなる導電体層５２が形成される。めっき膜には、例えば、Ｎｉ合金、Ｃｕ、金等の膜を用いることができる。
【００５５】
図３９は、本実施例の半導体検査装置の製造工程を示した平面図（その１３）であり、図４０は、図３９に示した半導体検査装置のＡ―Ａ線方向の断面図である。次に、図３９乃至図４０に示すように、コンタクト４５の表面及びスルーホール電極５５以外のシード層９５，９６及びめっき膜９８（導電体層５２）の剥離処理を行うことで、半導体検査装置４０が形成される。
【００５６】
以上、説明したような工程により、半導体検査装置４０のコンタクト４５を製造することにより、半導体装置等の加工に適用されるフォトエッチング技術を用いて加工精度を向上させて、従来のコンタクトと比較して、コンタクトを狭いピッチで配置することができると共に、塑性変形の小さいコンタクト４５を低コストで大量生産することができる。なお、導電体層５２には、導電性金属の替わりに、ポリピロールやポリアセチレン等の導電性高分子の膜を用いることができ、これら導電性高分子によりスルーホール電極５５を形成することができる。また、ポリピロールを適用する場合には、ポリピロールの溶液を塗布することで、ポリピロールの皮膜を形成することができる。
【００５７】
（第２実施例）
次に、図４１乃至図４３を参照して、本発明の第２実施例によるコンタクトを備えた半導体検査装置の製造方法について説明する。図４１は、第４のエッチング後の第２実施例の半導体検査装置を示した平面図であり、図４２は、図４１に示した構造体のＣ−Ｃ線方向の断面図であり、図４３は、図４１に示した構造体のＥ−Ｅ線方向の断面図である。なお、本実施例の半導体検査装置の製造方法は、第１実施例の半導体検査装置４０の製造方法の変形例である。したがって、図４１乃至図４３において、図２５乃至図２７と同一構成部分には同一の符号を付す。
【００５８】
本実施例では、第４のエッチングを行うことで、第１乃至第４の柱状部４６〜４９が形成されると共に、厚さＨ５を有した板体８７と、保持部４１とが形成される。また、第１乃至第４の柱状部４６〜４９と保持部４１との間には、溝部８５が形成される。第４のエッチング後には、研磨又はエッチングにより板体８７は除去される。板体８７が除去された後は、先に説明した図２８乃至図４０と同様な工程により、導電金属５２とスルーホール電極５５とを形成して、半導体検査装置４０を製造する。
【００５９】
このように第４のエッチング後に、第１乃至第４の柱状部４６〜４９の底面と保持部４１底面とを支持する板体８７が残るよう加工を行うことで、フォトリソ装置やエッチング装置等の加工装置間を搬送する際、製造途中の半導体検査装置４０の強度を維持することができる。
【００６０】
（第３実施例）
始めに、図４４乃至図４６を参照して、本発明の第３実施例によるコンタクトを備えた半導体検査装置について説明する。図４４は、本発明の第３実施例のコンタクトを備えた半導体検査装置の平面図であり、図４５は、図４４に示したコンタクトの斜視図であり、図４６は、図４４に示した半導体検査装置のＡ―Ａ線方向の断面図である。なお、図４５において、Ｚ，Ｚ方向は、鉛直方向を示している。
【００６１】
半導体検査装置１００は、大略すると保持部１０１と、コンタクト１０５と、計測部５８（図４６参照）とにより構成されており、コンタクト１０５及び保持部１０１は、一のシリコン基板に一体的に形成されている。保持部１０１は、枠体形状をしており、コンタクト１０５を囲繞するよう構成されている。保持部１０１は、コンタクト１０５を構成する第１の柱状部１０６と一体的に形成されている。また、コンタクト１０５と保持部１０１との間には、貫通部１０２が形成されている。これによりコンタクト１０５は、保持部１０１に対して可撓性を有した状態で支持されている。
【００６２】
このような構成とすることにより、コンタクト１０５は保持部１０１に対してバネ性を有することができる。これにより、電子装置５６の端子部５７が当接された際のコンタクト１０５の塑性変形を小さくすることができ、コンタクト１０５の寿命を長くすることができる。
【００６３】
コンタクト１０５は、複数の柱状部である第１乃至第４の柱状部１０６〜１０９と、導電金属１１４と、スルーホール電極１１１とにより構成されている。第１乃至第４の柱状部１０６〜１０９は、連続的に配置された高さの異なる複数の柱状部である。第１の柱状部１０６の高さが最も高く、第２の柱状部１０７、第３の柱状部１０８、第４の柱状部１０９の順で高さが低くなるよう構成されている。また、第１乃至第４の柱状部１０６〜１０９は、平面視した状態（図４４の状態）において、スパイラル状に配置され、第１乃至第４の柱状部１０６〜１０９のそれぞれの底面部１０６Ａ〜１０９Ａは面一となるように構成されている。
【００６４】
第１乃至第４の柱状部４６〜４９の底面部１０６Ａ〜１０９Ａには、電子装置５６の端子部５７と電気的に接続するための導電金属１１４がそれぞれ形成されている。このように第１乃至第４の柱状部４６〜４９の底面部１０６Ａ〜１０９Ａを面一とすることにより、電子装置５６の端子部５７が接続可能な領域を広くすることができ、コンタクト１０５と電子装置５６との間を精度良く電気的に接続することができる。
【００６５】
第１の柱状部１０６には、第１の柱状部１０６をＺ，Ｚ方向に貫通する貫通孔内にスルーホール電極１１１が形成されている。このスルーホール電極１１１は、第１の柱状部１０６の表面部１０６Ｂと導電金属１１４との間を電気的に接続するためのものであり、導電金属１１４を形成する際に同時に形成される。計測部５８は、スルーホール電極１１１と電気的に接続されている。計測部５８は、電子装置５６からの入出力の信号に基づき、電子装置５６の検査を行うためのものである。
【００６６】
電子装置５６の検査は、導電金属１１１が形成された第４の柱状部１０９の面に電子装置５６の端子部５７を当接させ、スルーホール電極１１１を介して半導体検査装置１００に設けられた計測部５８と電子装置５６との間を電気的に接続することで行われる。
【００６７】
上記構成とすることにより、狭いピッチでコンタクト１０５を配置することができ、かつ低コストで大量生産することができる。
【００６８】
次に、図４７乃至図７３を参照して、第３実施例のコンタクト１０５を備えた半導体検査装置１００の製造方法について説明する。図４７は、第２実施例の半導体検査装置の製造工程を示した平面図（その１）であり、図４８は、図４７に示した構造体のＩ−Ｉ線方向の断面図である。
【００６９】
始めに、図４７乃至図４８に示すように、保持部１０１に対応したシリコン基板１２０上の領域１２１と、第１の柱状部１０６とに対応したシリコン基板１２０上の領域１２２とに第１のレジスト膜１２３を形成する。この際、第１の柱状部１０６に対応した領域１２２に設けるレジスト膜１２３には、開口部１２４を形成する。この開口部１２４は、後に第１の柱状部１０６に貫通孔を設けるためのものである。なお、第１のレジスト膜１２３には、例えば、主成分がフェノール系樹脂からなり、副成分としてメラミン系、エポキシ系及び感光剤等を含む液状のレジストを塗布後、加熱処理を施したものが好適である。
【００７０】
図４９は、本実施例の半導体検査装置の製造工程を示した平面図（その２）であり、図５０は、図４９に示した構造体のＩ−Ｉ線方向の断面図であり、図５１は、図４９に示した構造体のＪ−Ｊ線方向の断面図である。
【００７１】
続いて、図４９乃至図５１に示すように、第２の柱状部１０７に対応したシリコン基板１２０上の領域１２６と、第１のレジスト膜１２３上とに、第１のレジスト膜１２３とは特性の異なる、開口部１２８を設けた第２のレジスト膜１２７を形成する。第２のレジスト膜１２７には、例えば、主成分がノボラック樹脂やナフトキノンジアジド誘電体からなる液状のレジスト膜が好適である。
【００７２】
図５２は、本実施例の半導体検査装置の製造工程を示した平面図（その３）であり、図５３は、図５２に示した構造体のＩ−Ｉ線方向の断面図であり、図５４は、図５２に示した構造体のＪ−Ｊ線方向の断面図である。
【００７３】
次に、図５２乃至図５４に示すように、第３の柱状部１０８に対応したシリコン基板１２０上の領域１３１と、第２のレジスト膜１２７上とに第２のレジスト膜１２７とは特性の異なる第３のレジスト膜１３２を形成する。この第３のレジスト膜１３２には、開口部１２８を露出する開口部１３３が形成されている。第３のレジスト膜１３２には、例えば、主成分がフェノール系樹脂からなり、副成分としてメラミン系、エポキシ系及び感光剤等を含む液状のレジストを塗布後、加熱処理を施したものが好適である。
【００７４】
図５５は、本実施例の半導体検査装置の製造工程を示した平面図（その４）であり、図５６は、図５５に示した構造体のＩ−Ｉ線方向の断面図であり、図５７は、図５５に示した構造体のＪ−Ｊ線方向の断面図である。
【００７５】
次に、図５５乃至図５７に示すように、第４の柱状部１０９に対応したシリコン基板１２０上の領域１３６と、第３のレジスト膜１３２上とに第３のレジスト膜１３２とは特性の異なる第４のレジスト膜１３７を形成する。第４のレジスト膜１３７には、開口部１３３を露出する開口部１３８が形成されている。第４のレジスト膜１３７には、例えば、主成分がノボラック樹脂やナフトキノンジアジド誘電体からなる液状のレジスト膜が好適である。
【００７６】
図５８は、本実施例の半導体検査装置の製造工程を示した平面図（その５）であり、図５９は、図５８に示した構造体のＩ−Ｉ線方向の断面図であり、図６０は、図５８に示した構造体のＪ−Ｊ線方向の断面図である。なお、図５８乃至図６０において、Ｌ１は第１のエッチングにより形成された溝部１４１の深さ（エッチングの深さ、以下、深さＬ１とする）を示している。
【００７７】
続いて、図５８乃至図６０に示すように、第４のレジスト膜１３７をマスクとして、第１のエッチングを行い、シリコン基板１２０の表面を基準として深さＬ１の溝部１４１を形成する。その後、第４のレジスト膜１３７の剥離処理を行う。
【００７８】
図６１は、本実施例の半導体検査装置の製造工程を示した平面図（その６）であり、図６２は、図６１に示した構造体のＩ−Ｉ線方向の断面図であり、図６３は、図６１に示した構造体のＪ−Ｊ線方向の断面図である。なお、図６１乃至図６３において、Ｌ２は第２のエッチングのエッチング量（エッチングの深さ、以下、深さＬ２とする）を示している。
【００７９】
続いて、図６４乃至図６６に示すように、第３のレジスト膜１３２をマスクとして、第２のエッチングを行い、シリコン基板１２０の表面を基準として深さ（Ｌ１＋Ｌ２）の溝部１４６と、第４の柱状部１０９に対応した領域１３６に深さＬ２の段差部１４２とを形成する。その後、第３のレジスト膜１３２の剥離処理を行う。
【００８０】
図６４は、本実施例の半導体検査装置の製造工程を示した平面図（その７）であり、図６５は、図６４に示した構造体のＩ−Ｉ線方向の断面図であり、図６６は、図６４に示した構造体のＪ−Ｊ線方向の断面図である。なお、図６４乃至図６６において、Ｌ３は第３のエッチングのエッチング量（エッチングの深さ、以下、深さＬ３とする）を示している。
【００８１】
次に、図６７乃至図６９に示すように、第２のレジスト膜１２７をマスクとして、第３のエッチングを行い、シリコン基板１２０の表面を基準として深さ（Ｌ１＋Ｌ２＋Ｌ３）の溝部１５２と、第４の柱状部１０９に対応した領域１３６に深さ（Ｌ２＋Ｌ３）の段差部１４８と、第３の柱状部１０８に対応した領域１３１に深さＨ３の段差部１４９とを形成する。その後、第２のレジスト膜１２７の剥離処理を行う。
【００８２】
図６７は、本実施例の半導体検査装置の製造工程を示した平面図（その８）であり、図６８は、図６７に示した構造体のＩ−Ｉ線方向の断面図であり、図６９は、図６７に示した構造体のＪ−Ｊ線方向の断面図である。なお、図６７乃至図６９において、Ｌ４は第４のエッチングのエッチング量（エッチングの深さ、以下、深さＬ４とする）を示している。
【００８３】
次に、図６７乃至図６９に示すように、第１のレジスト膜１２３をマスクとして、第４のエッチングを行い、貫通部１０２と、保持部１０１と、領域１３６に保持部１０１の上面に対して深さ（Ｌ２＋Ｌ３＋Ｌ４）の段差を有した第４の柱状部１０９と、領域１３１に保持部１０１の上面に対して深さ（Ｌ３＋Ｌ４）の段差を有した第３の柱状部１０８と、領域１２６に保持部１０１の上面に対して深さＬ４の段差を有した第２の柱状部１０７と、領域１２２に保持部１０１の上面と面一となる上面を有した第１の柱状部１０６とが形成される。また、第１の柱状部１０６には、スルーホール電極１１１を形成するための貫通孔１２５が形成される。
【００８４】
このように構成することで、第１の柱状部１０６と第２の柱状部１０７との間には深さＬ４の段差、第２の柱状部１０７と第３の柱状部１０８との間には深さＬ３の段差、第３の柱状部１０８と第４の柱状部１０９との間には深さＬ２の段差が形成される。なお、深さＬ１〜Ｌ４は、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４となるように構成しても良いし、Ｌ１〜Ｌ４の値をそれぞれ異なるよう構成しても良い。Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４の場合には、例えば、Ｌ１を５０μｍに設定することができる。また、第１乃至第４の柱状部１０６〜１０９の幅は、例えば、１５〜５０μｍ程度の大きさに形成することができる。
【００８５】
図７０は、本実施例の半導体検査装置の製造工程を示した平面図（その９）であり、図７１は、図７０に示した構造体のＩ−Ｉ線方向の断面図であり、図７２は、図７０に示した構造体のＪ−Ｊ線方向の断面図である。なお、図７０は、コンタクト１０５の底面部側から視た平面図である。また、図７１乃至図７３は、同図の上側にコンタクト１０５の底面部が位置するよう図示している。
【００８６】
その後、第１のレジスト膜１２３は除去され、図７０乃至図７２に示すように、第１乃至第４の柱状部１０６〜１０９の底面部１０６Ａ〜１０９Ａには、シード層１２６とめっき膜１２７とよりなる導電金属１１４が形成されると共に、貫通孔１２５には、シード層１２６とめっき膜１２７とよりなるスルーホール電極１１１が形成される。シード層１２６には、例えば、Ｔｉ膜、Ｗ膜、Ｃｒ膜等を用いることができる。また、めっき膜には、例えば、Ｎｉ合金、Ｃｕ、金等の膜を用いることができる。なお、導電金属１１４及びスルーホール電極１１１を形成する工程は、先に説明した第１実施例と同様な手法により行うことができるので説明を省略する。
【００８７】
このような工程により半導体検査装置１００のコンタクト１０５を製造することにより、半導体装置等の加工に適用されるフォトエッチング技術を用いて加工精度を向上させて、従来のコンタクトと比較して、コンタクト１０５を狭いピッチで配置することができると共に、塑性変形の小さいコンタクト１０５を低コストで大量生産することができる。なお、本実施例において、第４の柱状部１０９を保持部１０１に対して、一体的に形成しても良い。
【００８８】
以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。なお、スルーホール電極を設ける位置は、複数の柱状部のうちのいずれか１つに設ければ良く、第１乃至第３実施例の位置に限定されない。
【産業上の利用可能性】
【００８９】
本発明は、加工精度を向上させて狭いピッチで配置することができ、かつ塑性変形の小さくして、低コストで大量生産することのできるコンタクトを備えた半導体検査装置及びコンタクトの製造方法に適用できる。
【図面の簡単な説明】
【００９０】
【図１】従来技術のコンタクトを示した図である。
【図２】従来技術であるワイヤ形状のコンタクトを示した図である。
【図３】本発明の第１実施例の半導体検査装置の平面図である。
【図４】図３に示したコンタクトの斜視図である。
【図５】図３に示した半導体検査装置のＡ―Ａ線方向の断面図である。
【図６】第１実施例の半導体検査装置の製造工程を示した平面図（その１）である。
【図７】図６に示した構造体のＣ−Ｃ線方向の断面図である。
【図８】本実施例の半導体検査装置の製造工程を示した平面図（その２）である。
【図９】図８に示した構造体のＣ−Ｃ線方向の断面図である。
【図１０】本実施例の半導体検査装置の製造工程を示した平面図（その３）である。
【図１１】図１０に示した構造体のＣ−Ｃ線方向の断面図である。
【図１２】図１０に示した構造体のＤ−Ｄ線方向の断面図である。
【図１３】本実施例の半導体検査装置の製造工程を示した平面図（その４）である。
【図１４】図１３に示した構造体のＣ−Ｃ線方向の断面図である。
【図１５】図１３に示した構造体のＥ−Ｅ線方向の断面図である。
【図１６】本実施例の半導体検査装置の製造工程を示した平面図（その５）である。
【図１７】図１６に示した構造体のＣ−Ｃ線方向の断面図である。
【図１８】図１６に示した構造体のＥ−Ｅ線方向の断面図である。
【図１９】本実施例の半導体検査装置の製造工程を示した平面図（その６）である。
【図２０】図１９に示した構造体のＣ−Ｃ線方向の断面図である。
【図２１】図１９に示した構造体のＥ−Ｅ線方向の断面図である。
【図２２】本実施例の半導体検査装置の製造工程を示した平面図（その７）である。
【図２３】図２２に示した構造体のＣ−Ｃ線方向の断面図である。
【図２４】図２２に示した構造体のＥ−Ｅ線方向の断面図である。
【図２５】本実施例の半導体検査装置の製造工程を示した平面図（その８）である。
【図２６】図２５に示した構造体のＣ−Ｃ線方向の断面図である。
【図２７】図２５に示した構造体のＥ−Ｅ線方向の断面図である。
【図２８】本実施例の半導体検査装置の製造工程を示した平面図（その９）である。
【図２９】図２８に示した構造体のＡ−Ａ線方向の断面図である。
【図３０】本実施例の半導体検査装置の製造工程を示した断面図である。
【図３１】本実施例の半導体検査装置の製造工程を示した平面図（その１０）である。
【図３２】図３１に示した領域Ｇに形成された第１乃至第４の柱状部の斜視図である。
【図３３】図３１に示した構造体のＡ−Ａ線方向の断面図である。
【図３４】本実施例の半導体検査装置の製造工程を示した平面図（その１１）である。
【図３５】図３４に示した構造体のＡ―Ａ線方向の断面図である。
【図３６】本実施例の半導体検査装置の製造工程を示した断面図である。
【図３７】本実施例の半導体検査装置の製造工程を示した平面図（その１２）である。
【図３８】図３７に示した構造体のＡ―Ａ線方向の断面図である。
【図３９】本実施例の半導体検査装置の製造工程を示した平面図（その１３）である。
【図４０】図３９に示した半導体検査装置のＡ―Ａ線方向の断面図である。
【図４１】第４のエッチング後の第２実施例の半導体検査装置を示した平面図である。
【図４２】図４１に示した構造体のＣ−Ｃ線方向の断面図である。
【図４３】図４１に示した構造体のＥ−Ｅ線方向の断面図である。
【図４４】本発明の第３実施例のコンタクトを備えた半導体検査装置の平面図である。
【図４５】図４４に示したコンタクトの斜視図である。
【図４６】図４４に示した半導体検査装置のＡ―Ａ線方向の断面図である。
【図４７】第２実施例の半導体検査装置の製造工程を示した平面図（その１）である。
【図４８】図４７に示した構造体のＩ−Ｉ線方向の断面図である。
【図４９】本実施例の半導体検査装置の製造工程を示した平面図（その２）である。
【図５０】図４９に示した構造体のＩ−Ｉ線方向の断面図である。
【図５１】図４９に示した構造体のＪ−Ｊ線方向の断面図である。
【図５２】本実施例の半導体検査装置の製造工程を示した平面図（その３）である。
【図５３】図５２に示した構造体のＩ−Ｉ線方向の断面図である。
【図５４】図５２に示した構造体のＪ−Ｊ線方向の断面図である。
【図５５】本実施例の半導体検査装置の製造工程を示した平面図（その４）である。
【図５６】図５５に示した構造体のＩ−Ｉ線方向の断面図である。
【図５７】図５５に示した構造体のＪ−Ｊ線方向の断面図である。
【図５８】本実施例の半導体検査装置の製造工程を示した平面図（その５）である。
【図５９】図５８に示した構造体のＩ−Ｉ線方向の断面図である。
【図６０】図５８に示した構造体のＪ−Ｊ線方向の断面図である。
【図６１】本実施例の半導体検査装置の製造工程を示した平面図（その６）である。
【図６２】図６１に示した構造体のＩ−Ｉ線方向の断面図である。
【図６３】図６１に示した構造体のＪ−Ｊ線方向の断面図である。
【図６４】本実施例の半導体検査装置の製造工程を示した平面図（その７）である。
【図６５】図６４に示した構造体のＩ−Ｉ線方向の断面図である。
【図６６】図６４に示した構造体のＪ−Ｊ線方向の断面図である。
【図６７】本実施例の半導体検査装置の製造工程を示した平面図（その８）である。
【図６８】図６７に示した構造体のＩ−Ｉ線方向の断面図である。
【図６９】図６７に示した構造体のＪ−Ｊ線方向の断面図である。
【図７０】本実施例の半導体検査装置の製造工程を示した平面図（その９）である。
【図７１】図７０に示した構造体のＩ−Ｉ線方向の断面図である。
【図７２】図７０に示した構造体のＪ−Ｊ線方向の断面図である。
【符号の説明】
【００９１】
１０、２０、４５、１０５、１５１  コンタクト
１１  軸部
１２  上部プランジャ
１３  下部プランジャ
１４  コイルスプリング
１５  ハウジング
２１  軟質コア
２２  硬質シェル
４０、１００、１５０  半導体検査装置
４１、１０１  保持部
４１Ａ、４６Ａ  上面
１６１  枠体
４６、１０６、１５２  第１の柱状部
４７、１０７、１５３  第２の柱状部
４８、１０８、１５４  第３の柱状部
４９、１０９、１５５  第４の柱状部
５２、１１４  導電金属
５５、１１１、１５６  スルーホール電極
５６  電子装置
５７  端子部
５８  計測部
６０、１２０  シリコン基板
６０Ａ  表面
６０Ｂ  背面
６１、６３、６４、６６、７２、Ｇ、１２１、１２２、１２６、１３１、１３６  領域
６２、１２３  第１のレジスト膜
６５、１２７  第２のレジスト膜
６７、１３２  第３のレジスト膜
７１、１３７  第４のレジスト膜
７３、７５、７７、８５、１４１、１４６、１５２  溝部
７６、７９、１８１、４２、１４８、１４９  段差部
８７  板体
９１  レジスト膜
９２、１２４、１２８、１３３、１３８  開口部
９４、１２５  貫通孔
９５、９６、１２６  シード層
９８、１２７  めっき膜
８３、１０２  貫通部
１０６Ａ〜１０８Ａ  底面部
１０６Ｂ  表面部
Ｈ１〜Ｈ５、Ｌ１〜Ｌ４  深さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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