(57)【要約】【課題】多数回の同時蒸着及びエッチング工程によって層間絶縁膜を形成することにより、下部構造物のパターン差による層間絶縁膜の段差発生を防止することが可能な半導体素子の製造方法を提供する。【解決手段】ゲート電極パターンが形成された半導体基板を提供する段階と、多数回の同時蒸着及びエッチング工程を行い、前記ゲート電極パターンが埋め込まれるように多層のＨＤＰ酸化膜からなる層間絶縁膜を形成する段階とを含む。【選択図】図２
2005026656.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極パターンが形成された半導体基板を提供する段階と、
複数回の同時蒸着及びエッチング工程を行って、前記ゲート電極パターンが埋め込まれるように複数層の酸化膜からなる層間絶縁膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
ゲート電極パターンが形成された半導体基板を提供する段階と、
第１蒸着及びエッチング工程を同時に行って全体構造上に第１ＨＤＰ酸化膜を形成する段階と、
第２蒸着及びエッチング工程を同時に行って全体構造上に第２ＨＤＰ酸化膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項３】
前記複数回の同時蒸着及びエッチング工程は、ＨＤＰ酸化膜を蒸着しながらエッチングする工程を同時に行うことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記同時蒸着及びエッチング工程の際、前記蒸着及びエッチングされるＨＤＰ酸化膜の蒸着及びエッチング比率が１以上、且つ２５以下となることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記層間絶縁膜の表面屈折率が１.４４以上、且つ１.４８以下であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記エッチング工程は、プラズマスパッタリングを用いて行うことを特徴とする請求項１又は２記載の半導体素子の製造方法。
【請求項７】
前記第１ＨＤＰ酸化膜の蒸着及びエッチング比率が３以上、且つ２５以下となることを特徴とする請求項２記載の半導体素子の製造方法。
【請求項８】
前記第２ＨＤＰ酸化膜の蒸着及びエッチング比率が１以上、且つ３以下となることを特徴とする請求項２記載の半導体素子の製造方法。
【請求項９】
前記第２ＨＤＰ酸化膜の表面屈折率が１.４４以上、且つ１.４８以下であることを特徴とする請求項２記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、半導体素子のゲート間と上部メタル間を絶縁させるための層間絶縁膜の形成方法に関する。
【背景技術】
【０００２】
一般に、半導体素子は、ゲート電極パターンを形成した後、ゲートとゲート間の絶縁及び上部金属配線との絶縁のために全体構造上に層間絶縁膜（Inter Layer Dielectric）を形成する。層間絶縁膜をパターニングして接合部を露出させるコンタクトホールを形成した後、これを金属で埋め込んでコンタクトプラグを形成する。このようなコンタクトプラグをウェーハ内に正確な大きさで均一に形成するためには、コンタクトプラグが形成されるべき領域の上部形状が平滑でなければならない。ところが、従来の方法を用いて層間絶縁膜を形成する場合、コンタクトプラグが形成されるべき領域の上部形状に傾斜が発生する。
【０００３】
図１は従来の問題点を説明するためのＳＥＭ（Scanning Electron Microscope；走査型電子顕微鏡）写真である。
【０００４】
図１を参照すると、特にＮＡＮＤ型のフラッシュ素子は、セルストリングの両端に位置したセレクトトランジスター間のコンタクトプラグが形成されるべき領域の間隔がセルストリングの間隔より広い。このようなパターン差によって層間絶縁膜を一般的なＨＤＰ（High Density Plasma）酸化膜を形成する方法で蒸着すると、コンタクトプラグ形成領域の上部がリセスされるという問題点が発生する。これにより、感光膜を用いたパターニング工程の際に、正確なコンタクトプラグパターンを形成し難いという問題点が発生する。すなわち、フォトエッチング工程のマージン確保が難しくなってウェーハ全般に亘って臨界寸法の均一度及び正確なターゲットコントロール（Target Control）が難しくなるという問題点が生ずる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、多数回（複数回）の同時蒸着及びエッチング工程によって層間絶縁膜を形成することにより、下部構造物のパターン差による層間絶縁膜の段差発生を防止することが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明は、ゲート電極パターンが形成された半導体基板を提供する段階と、多数回（複数回）の同時蒸着及びエッチング工程を行い、前記ゲート電極パターンが埋め込まれるように多層（複数層）の酸化膜からなる層間絶縁膜を形成する段階とを含む、半導体素子の製造方法を提供する。
【０００７】
また、本発明は、ゲート電極パターンが形成された半導体基板を提供する段階と、第１蒸着及びエッチング工程を行って全体構造上に第１ＨＤＰ酸化膜を形成する段階と、第２蒸着及びエッチング工程を行って全体構造上に第２ＨＤＰ酸化膜を形成する段階とを含む、半導体素子の製造方法を提供する。
【発明の効果】
【０００８】
本発明は、多数回（複数回）の同時蒸着及びエッチング工程を行って層間絶縁膜を形成し、後続平坦化工程を行わずに層間絶縁膜を平坦化することができる。
【０００９】
また、蒸着及びエッチングの比率を調節して平滑度を可変的に調節することができる。
【００１０】
また、平坦化工程による工程時間の短縮、工程単純化及び投資減少によって素子の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、本発明は下記の実施例に限定されるものではなく、様々な変形実施が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明をより完全に知らせるために提供されるものである。図面上において、同一の符号は同一の要素を指す。
【００１２】
勿論、従来では層間絶縁膜の蒸着後、化学機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）工程を行って層間絶縁膜を平坦化し、層間絶縁膜の表面段差を減らすことができた。ところが、本実施例では化学機械的研磨工程を行わなくても、層間絶縁膜の表面段差を減らすことについて説明する。
【００１３】
図２（ａ）〜図２（ｃ）は本発明に係る半導体素子の製造方法を説明するための断面図である。
【００１４】
図２（ａ）を参照すると、半導体基板110上に、基板表面の結晶欠陥抑制又は表面処理及びイオン注入の際にバッファー層の役割を果たすスクリーン酸化膜（図示せず）を蒸着した後、イオン注入を行ってウェル又はしきい値電圧の調節のためのイオン層（図示せず）を形成する。前記スクリーン酸化膜を除去した後、トンネル酸化膜112、第１ポリシリコン膜114及びパッド窒化膜（図示せず）を蒸着する。
【００１５】
パッド窒化膜、第１ポリシリコン膜114、トンネル酸化膜112及び半導体基板110をＩＳＯマスクパターニング（Isolation mask patterning）によって順次エッチングしてＳＴＩ（Shallow Trench Isolation）構造のトレンチ（図示せず）を形成し、活性領域とフィールド領域を定義する。全体構造上部に酸化膜を蒸着して前記トレンチの内部を埋め込む。パッド窒化膜を停止層とする平坦化工程を行ってパッド窒化膜上の酸化膜を除去する。これにより、素子間の孤立のための素子分離膜（図示せず）が形成される。
【００１６】
リン酸（Ｈ３ＰＯ４）を用いた窒化膜ストリップ（nitride strip）工程を行ってパッド窒化膜（図示せず）をエッチングする。ＤＨＦ(Diluted HF；５０：１の比率でＨ２Ｏで希釈したＨＦ溶液)を用いた前処理洗浄工程を行い、第１ポリシリコン膜114の上部に形成された自然酸化膜と残留物を除去する。全体構造上部に第２ポリシリコン膜116を蒸着した後、パターニング工程を行ってフローティングゲート電極117を形成することが好ましい。
【００１７】
図２（ｂ）を参照すると、誘電体膜118、コントロールゲート用第３ポリシリコン膜120及びタングステンシリサイド膜122を形成する。タングステンシリサイド膜122上にハードマスク膜124を形成する。ゲートマスクを用いたパターニング工程を行ってハードマスク膜124をパターニングする。パターニングされたハードマスク膜124をエッチングマスクとするエッチング工程によってタングステンシリサイド膜122及び第３ポリシリコン膜120をエッチングしてコントロールゲート電極123を形成する。次いで、誘電体膜118とフローティングゲート電極117をパターニングしてフローティングゲート電極117を孤立させる。これにより、トンネル酸化膜112、孤立したフローティングゲート電極117、誘電体膜118及びコントロールゲート電極123からなるゲート電極130を形成する。
【００１８】
図２（ｃ）を参照すると、ゲートエッチングの際に発生した損傷を補償するための酸化工程を行ってゲート電極の側壁に側壁酸化膜132を形成する。ゲート電極130間の孤立と上部金属配線（図示せず）間の電気的分離のために、全体構造上に多重（複数回の同時）蒸着及びエッチング工程によって層間絶縁膜140を形成する。層間絶縁膜140をパターニングして金属プラグ（図示せず）を形成する。層間絶縁膜140はゲート電極130のパターンが埋め込まれるように多層（複数層）の酸化膜からなる。
【００１９】
酸化工程は、ゲート電極130内の酸化膜からなる物質膜が厚くなる現象を最大限減らすことが可能な工程条件で行うことが好ましい。同時蒸着及びエッチング工程は、所定の絶縁物質膜を蒸着すると同時に、絶縁物質膜の一部をエッチングする工程を行うことを示す（図２（ｃ）の破線領域を参照）。蒸着とエッチングの比率を１以上、且つ２５以下とすることが好ましい。層間絶縁膜140を同時に蒸着しエッチングする方法としては高密度プラズマ（ＨＤＰ；High Density Plasma）装備を用いて行うことが好ましい。
【００２０】
同時蒸着及びエッチング工程によって形成された層間絶縁膜140は、その上部が平坦化されなければならなく、感光膜を用いたパターニング工程を行うと、フォトエッチング工程のマージン確保が容易になり、ウェーハ全般にかけて臨界寸法の均一度及び正確なターゲットコントロール（Target Control）が容易になる。
【００２１】
次に、図面を参照して同時蒸着及びエッチング工程について具体的に説明する。図３（ａ）〜図３（ｃ）は同時蒸着及びエッチング工程を蒸着段階、エッチング段階及び蒸着段階からなるステップによって行う場合の概念図である。図４及び図５は蒸着段階、エッチング段階、蒸着段階、エッチング段階及び蒸着段階からなるステップによって行う場合の概念図である。
【００２２】
図３（ａ）〜図３（ｃ）を参照すると、段差が発生した半導体基板（ゲート電極間）200上に第１蒸着段階を行って全体構造の段差に沿って第１ＨＤＰ（High Density Plasma）酸化膜210を蒸着する。プラズマスパッタリングを用いた第１エッチング工程を行って第１ＨＤＰ酸化膜の一部を除去する（図３（ｂ）の破線領域を参照）。第２蒸着段階を行って第１ＨＤＰ酸化膜210上に第２ＨＤＰ酸化膜220を蒸着する。
【００２３】
図４及び図５を参照すると、第１蒸着段階を行って半導体基板300の段差に沿って第１ＨＤＰ酸化膜310を蒸着する。プラズマスパッタリングを用いた第１エッチング工程を行って第１ＨＤＰ酸化膜310の一部を除去する（図４（ｂ）の破線領域を参照）。第２蒸着段階を行って第１ＨＤＰ酸化膜310上に第２ＨＤＰ酸化膜320を蒸着する。第２エッチング工程を行って第２ＨＤＰ酸化膜320の一部を除去する。第３蒸着段階を行って第３ＨＤＰ酸化膜330を蒸着する。前記の蒸着とエッチングが同時に行われることが好ましい。
【００２４】
即ち、第１蒸着及びエッチング工程を同時に行って全体構造上に第１ＨＤＰ酸化膜310を形成し、第２蒸着及びエッチング工程を同時に行って全体構造上に第２ＨＤＰ酸化膜320を形成する。
【００２５】
３段階ステップの場合より５段階ステップの場合、さらに狭いパターンの間を埋め込むことができる。すなわち、ステップが多くなるほど埋め込みに有利である。この原理を用いて、ＨＤＰ酸化膜は蒸着とエッチングが同時に行われるようにする方法で形成する。
【００２６】
図６はＨＤＰ酸化膜の多重蒸着及びエッチング工程を行ったＳＥＭ（Scanning Electron Microscope；走査型電子顕微鏡）写真である。ＨＤＰ酸化膜を同時蒸着とエッチング工程で形成したときは、図６に示すように、突出したパターン領域上部のＨＤＰ酸化膜は酸化膜は三角形状に突出する。上述した三角形状は蒸着とエッチング比率を調節して制御することができる。
【００２７】
以下、図面を参照して蒸着とエッチング比率による層間絶縁膜と平坦化について具体的に説明する。
【００２８】
図７（ａ）は蒸着比率に比べてエッチング比率が低い時の同時蒸着及びエッチング工程によって形成された層間絶縁膜を説明するための断面図、図７（ｂ）はエッチング比率が高い時の同時蒸着及びエッチング工程によって形成された層間絶縁膜を説明するための断面図である。
【００２９】
図７（ａ）及び図７（ｂ）を参照すると、ゲート電極530が形成された半導体基板500上に同時蒸着及びエッチング工程を行って層間絶縁膜540を形成するが、エッチング比率が低い場合は、パターンサイズの大きいゲート電極530の上部が山形状に突出することもできる（図７（ａ）のＢ領域を参照）。これに対し、エッチング比率が高い場合は、層間絶縁膜540の突出する比率が非常に低くなってほぼ平坦化を成すことができる（図７（ｂ）のＣ領域を参照）。これにより、同時蒸着及びエッチング工程によって形成される層間絶縁膜540の蒸着比率とエッチング比率を調節して層間絶縁膜540の平坦化を制御することができる。
【００３０】
図３〜図７で前述したように、同時蒸着及びエッチング工程を行って層間絶縁膜を形成する場合、蒸着とエッチングの比率によってその表面平坦化に大きい差異を示している。前記蒸着とエッチングの比率をＤＳＲ（Deposition-Sputtering Ration）とする。ＤＳＲが大きいほど蒸着比率に比べてエッチング比率が低く、ＤＳＲが低いほどエッチング比率が高くなる。ＤＳＲは１以上を有することが好ましい。ＤＳＲが非常に低い場合、すなわちエッチング比率が大きい場合は、パターニングされたコーナーが削られるという問題が発生する。これに対し、ＤＳＲが非常に高い場合、すなわち蒸着比率が大きい場合は、一般的な化学気相蒸着法と同様になってボイドが除去できないという問題が生ずる。したがって、ＤＳＲの比率を１以上、且つ２５以下の値とすることが好ましい。ＤＳＲが大きい場合は平滑度が悪くなり、ＤＳＲが小さい場合は表面の平滑度が増大する。ＤＳＲが３であれば、蒸着量が３、エッチング量が１であることを意味し、ＤＳＲが２５であれば、蒸着量が２５、エッチング量が１であることを意味する。
【００３１】
以下、上述したＤＳＲを有する多数回（複数回）の同時蒸着及びエッチング工程によって形成される層間絶縁膜としてＨＤＰ酸化膜を用いた場合を図面に基づいて説明する。
【００３２】
図８（ａ）及び図８（ｂ）はＨＤＰ酸化膜を２段階の同時蒸着及びエッチング工程によって形成することを説明するための断面図である。
【００３３】
図８（ａ）を参照すると、第１同時蒸着及びエッチング工程を行い、ゲート電極630の形成された半導体基板610上に第１ＨＤＰ酸化膜642を蒸着する。第１蒸着工程はステップカバレージ能力に優れた条件でパターン間の空間にボイドが形成されない条件で第１ＨＤＰ酸化膜642を形成することが好ましい。この際、第１ＨＤＰ酸化膜642の表面を考察すると、第１ＨＤＰ酸化膜642は、ゲート電極630パターンが形成された領域はゲート電極630のパターンによって突出し、ゲート電極630パターン間の領域はリセスされる。この際、ＤＳＲは３以上、且つ２５以下とする 。好ましくは、ＤＳＲは３以上、且つ１０以下とすることが効果的である。第１ＨＤＰ酸化膜642は１０００Å〜１００００Åの厚さに形成することが好ましい。第１蒸着工程と第１エッチング工程の後、層間絶縁膜となる第１ＨＤＰ酸化膜642の表面屈折率を１.４４以上、且つ１.４８以下程度とすることが好ましいが、これはＤＳＲを調節して実現可能である。
【００３４】
図８（ｂ）を参照すると、第２同時蒸着及びエッチング工程を行って前記第１ＨＤＰ酸化膜642上に第２ＨＤＰ酸化膜644を形成し、第１ＨＤＰ酸化膜642及び第２ＨＤＰ酸化膜644からなる層間絶縁膜を形成する。第２ＨＤＰ酸化膜644のＤＳＲは３以下とすることが好ましい。第２ＨＤＰ酸化膜644のＤＳＲを１以上、且つ３以下とすることがさらに好ましい。第２エッチング時にバイアスパワーを３０００Ｗ以上使用するスパッタリング同時エッチングを行うことが好ましい。第２ＨＤＰ酸化膜644は第１ＨＤＰ酸化膜642の段差を減らすことが可能な程度の厚さに形成することが好ましい。第２ＨＤＰ酸化膜644は１０００Å〜１００００Åの厚さに形成することが好ましい。第２同時蒸着及びエッチング工程の後、第２ＨＤＰ酸化膜644の表面屈折率を１.４４以上、且つ１.４８以下とすることが好ましい。
【００３５】
これにより、一部の広いゲートパターンを除いた領域の大部分の微細パターンの上部表面が平滑になる。これにより、後続のＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨）工程を行わなくてもよい。表面の平滑度を最大限高めるためには、ＤＳＲを最大限低める条件で工程を行うことが好ましい。本発明の多重蒸着及びエッチング工程は、各段階別ＤＳＲをそれぞれ異ならせて層間絶縁膜の平滑度を高めることが好ましい。層間絶縁膜の平滑度を高めるために、最後に行う蒸着及びエッチング工程は、ＤＳＲの比率を、以前行った蒸着及びエッチング工程の比率に比べて低くすることが好ましい。
【図面の簡単な説明】
【００３６】
【図１】従来の問題点を説明するためのＳＥＭ写真である。
【図２】本発明に係る半導体素子の製造方法を説明するための断面図である。
【図３】多重蒸着及びエッチング工程を蒸着段階、エッチング段階及び蒸着段階からなるステップによって行う場合の概念図である。
【図４】蒸着段階、エッチング段階、蒸着段階、エッチング段階及び蒸着段階からなるステップによって行う場合の概念図である。
【図５】蒸着段階、エッチング段階、蒸着段階、エッチング段階及び蒸着段階からなるステップによって行う場合の概念図である。
【図６】ＨＤＰ酸化膜の同時蒸着及びエッチング工程を行ったＳＥＭ写真である。
【図７】（ａ）は蒸着比率に比べてエッチング比率が低い時の同時蒸着及びエッチング工程によって形成された層間絶縁膜を説明するための断面図である。（ｂ）はエッチング比率が高い時の同時蒸着及びエッチング工程によって形成された層間絶縁膜を説明するための断面図である。
【図８】ＨＤＰ酸化膜を２段階の同時蒸着及びエッチング工程によって形成することを説明するための断面図である。
【符号の説明】
【００３７】
１１０、２００、３００、５００、６１０    半導体基板
１１２    トンネル酸化膜
１１４、１１６、１２０、１２２    ポリシリコン膜
１１８    誘電体膜
１１７    フローティングゲート電極
１２３    コントロールゲート電極
１２４    ハードマスク膜
１３０、５３０、６３０    ゲート電極
１３２    側壁酸化膜
１４０、５４０    層間絶縁膜
２１０、２２０、３１０、３２０、３３０、６４２、６４４    ＨＤＰ酸化膜
【図２】
2005026656.tif 000003
【図３】
2005026656.tif 000004
【図４】
2005026656.tif 000005
【図５】
2005026656.tif 000006
【図７】
2005026656.tif 000007
【図８】
2005026656.tif 000008
【図１】
2005026656.tif 000009
【図６】
2005026656.tif 000010