(57)【要約】【課題】  極めて高い入力インピーダンス、静電気に対する高耐性、及びバイアス電圧の高安定性のいずれをも維持したまま、バイアス回路と増幅回路との全体を同じ基板上に埋め込み、それにより更なる高集積化と更なる高信頼性の向上とを両立させる増幅装置、を提供する。【解決手段】  ＯＰアンプ(1)は圧電素子(3)の出力信号を増幅する。バイアス電圧生成部(2V)は電源端子(VDD)−接地端子(GND)間に分圧器(2H、2L)を含む。ＭＯＳＦＥＴ(2P)のドレインとソースとがそれぞれ、ＯＰアンプ(1)の入力端子(IN)と接地端子(GND)とに接続される。ゲートとバックゲートとにはバイアス電圧が印加されるので、ＭＯＳＦＥＴ(2P)がオフ状態を維持する。ドレイン−バックゲート間では寄生ダイオードがドレイン電位をバイアス電圧にクランプする。ＭＯＳＦＥＴ(2P)は増幅装置(10A)の他の回路と同じ基板上に埋め込まれるので、増幅装置(10A)が一つの集積回路として構成される。【選択図】        図1
2005204297.tif 000002
【特許請求の範囲】
【請求項１】
基板；
外部の定電圧源に接続され、一定の高電位に維持される高電位電源端子；
外部の定電圧源又は接地導体に接続され、一定の低電位に維持される低電位電源端子；
外部の信号源に接続される入力端子、を含み、前記基板上に埋め込まれ、前記入力端子を通して前記信号源の信号を受信してその信号を所定の割合で増幅する、ＭＯＳＦＥＴ入力の増幅回路；
並びに、
所定のバイアス電圧を生成するバイアス電圧生成部；
及び、
一方が前記高電位又は低電位電源端子のいずれかに接続され、他方が前記増幅回路の入力端子に接続される、ドレインとソース、
前記ドレインと前記ソースとの間でのチャネル生成を禁止する電位に維持されるゲート、及び、
前記基板からは電気的に分離されて前記バイアス電圧と同じ電位に維持されるバックゲート、
を含む、インピーダンス素子としてのＭＯＳＦＥＴ；
を有し、前記基板上に埋め込まれるバイアス回路；
を具備する増幅装置。
【請求項２】
前記ＭＯＳＦＥＴがｐチャネルＭＯＳＦＥＴを含み；
前記ドレインと前記ソースとが前記ｐチャネルＭＯＳＦＥＴのドレインとソースとであり、それぞれ前記増幅回路の入力端子と前記低電位電源端子とに接続され；
前記ゲートが前記ｐチャネルＭＯＳＦＥＴのゲートであり、前記バイアス電圧生成部に接続される；
請求項１記載の増幅装置。
【請求項３】
前記ＭＯＳＦＥＴがｐチャネルＭＯＳＦＥＴを含み；
前記ドレインと前記ソースとが前記ｐチャネルＭＯＳＦＥＴのドレインとソースとであり、それぞれ前記増幅回路の入力端子と前記低電位電源端子とに接続され；
前記ゲートが前記ｐチャネルＭＯＳＦＥＴのゲートであり、前記増幅回路の入力端子に接続される；
請求項１記載の増幅装置。
【請求項４】
前記ＭＯＳＦＥＴがｎチャネルＭＯＳＦＥＴを含み；
前記ドレインと前記ソースとが前記ｎチャネルＭＯＳＦＥＴのドレインとソースとであり、それぞれ前記増幅回路の入力端子と前記高電位電源端子とに接続され；
前記ゲートが前記ｎチャネルＭＯＳＦＥＴのゲートであり、前記バイアス電圧生成部に接続される；
請求項１記載の増幅装置。
【請求項５】
前記ＭＯＳＦＥＴがｎチャネルＭＯＳＦＥＴを含み；
前記ドレインと前記ソースとが前記ｎチャネルＭＯＳＦＥＴのドレインとソースとであり、それぞれ前記増幅回路の入力端子と前記高電位電源端子とに接続され；
前記ゲートが前記ｎチャネルＭＯＳＦＥＴのゲートであり、前記増幅回路の入力端子に接続される；
請求項１記載の増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅装置に関し、特に内部インピーダンスの高い信号源に接続される増幅装置に関する。
【背景技術】
【０００２】
振動センサは、測定対象物に作用する力（すなわち、測定対象物の加速度）を検出し、その程度を電気信号に変換するセンサである。
振動センサの用途は多岐にわたる：例えば、モータ等の異常振動の監視；旋盤等のバランス制御；空調機等の運転状態の監視；ＨＤＤ等の振動特性の測定；超音波等を利用した診療；ディジタルビデオカメラ等の手ぶれ検出；及び、携帯電話等による聴音が含まれる。これらの用途の多くでは、振動センサに対して小型化と高信頼性との両方の更なる向上が要求される。
【０００３】
小型の振動センサとしては圧電型が一般に用いられる。圧電型振動センサは圧電素子を利用する。その他に、特に音センサとしては静電型マイクロフォン（例えば、エレクトレットコンデンサマイクロフォン（ＥＣＭ））が多用される。
これらの振動センサは一般に、内部インピーダンスが高い。その内部インピーダンスは主に容量性リアクタンス成分で決まる（例えば、圧電素子の等価容量は一般に数pF〜数十pFである）。それ故、内部インピーダンスは特に低周波数領域で高い。
【０００４】
振動センサの出力信号は多くの場合、数十〜数百倍に増幅される。更に、出力信号の低周波数成分が特に重要視される振動センサの用途（例えば聴音）では一般に、増幅されるべき出力信号の周波数の下限が10Hz程度に設定される。
そのような増幅には多段の増幅装置が一般によく利用される。特にその増幅装置の初段は振動センサに直結される。振動センサの内部インピーダンスが高い場合、増幅装置の初段は入力インピーダンスが高くなければならない。入力インピーダンスの高い増幅装置ではバイアス回路に工夫が必要である。
【０００５】
圧電型振動センサを信号源とする従来の増幅装置100では例えば、バイアス回路20が次の構成を有する（特許文献１、及び図7参照）。
このバイアス回路20では、二つの抵抗器2H、2Lが電源端子VDDと接地端子との間に直列に接続され、分圧器2Vを構成する。それら二つの抵抗器2H、2L間の接続点、すなわち分圧器2Vの出力端子Jは、第三の抵抗器2Rを通してOPアンプ1の入力端子INに接続される。
第三の抵抗器2Rの抵抗値は、二つの抵抗器2H、2Lのいずれの抵抗値よりも極めて高く設定される。更に、ＯＰアンプ1はＭＯＳＦＥＴ入力であるので、入力インピーダンスが高い。従って、第三の抵抗器2Rには直流電流がほとんど流れず、電圧降下がほとんど発生しない。それ故、分圧器2Vの出力端子Jの電位がバイアス電圧として、ＯＰアンプ1の入力端子INに対して印加される。それにより、ＯＰアンプ1の出力端子OUTが入力端子INの電位に対して所定の比率の電位に維持される。図7ではＯＰアンプ1がボルテージフォロワ型であるので、出力端子OUTの電位が入力端子INの電位と等しい。
【０００６】
特に圧電素子3から出力される交流信号については、分圧器2Vは定電圧源として作用する（図8参照）。
圧電素子3の内部インピーダンスZは主に容量性リアクタンス成分で決まる。実際、圧電素子3の等価容量をCとし、出力周波数をfとすると、内部インピーダンスZは次式で表される：
【０００７】
Z＝1／(2πfC)。
【０００８】
更に、ＯＰアンプ1の入力信号のレベルVinは、圧電素子3の出力信号のレベルVsより所定の係数だけ低い。その係数は、圧電素子3の等価容量Cと出力周波数f、及び第三の抵抗器2Rの抵抗値Rで決まる。特に、出力周波数fが低いほど圧電素子3の内部インピーダンスが高いので、上記の係数は小さい。従って、増幅装置100の利得が低い。例えば、出力周波数fが閾値f0＝1／(2πRC)と等しいとき、ＯＰアンプ1の入力信号のレベルVinは圧電素子3の出力信号のレベルVsより3dB低い。
増幅装置100の利得を低周波数領域でも十分に高く維持するには、圧電素子3の出力周波数fに対する閾値f0を、できるだけ低下させることが望ましい。そのためには、第三の抵抗器2Rの抵抗値Rと圧電素子3の等価容量Cとの積が十分に大きくなければならない。例えば、圧電素子3の等価容量Cが10pF程度であるとき、出力周波数fに対する閾値f0が10Hz以下に設定されるには、第三の抵抗器2Rの抵抗値Rが1.6GΩ以上でなければならない。
【０００９】
【特許文献１】特公平08−017294号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
小型化のためには増幅装置100が一つの集積回路として構成されることが望まれる。しかしその場合、第三の抵抗器2Rは他の素子とは別に、独立な素子として外付けされねばならない。
不純物濃度の制御限界からシート抵抗には上限があり、その上限は通常数十kΩ以下である。もし、例えば10kΩのシート抵抗を示す領域で1.6GΩの抵抗素子が構成されれば、その抵抗素子のアスペクト比（パターンの長さLと幅Ｗとの比）L/Wは160,000に達する。すなわち、幅Wが1μmであっても、長さLは160mmに及ぶ。このように巨大なサイズの抵抗素子を基板上に埋め込むことは現実的ではない。
従って、第三の抵抗器2Rは、少なくとも増幅装置100内の他の素子と同じ基板上には埋め込まれ得ない。それ故、増幅装置100では更なる高集積化による小型化が困難である。
【００１１】
集積回路は、外部に接続された端子を通して静電気（ＥＳＤ）による悪影響を受けやすい。静電気による悪影響の防止、特に素子破壊の防止を目的として、パッド周辺には一般にＥＳＤ保護回路が設けられる。
ＥＳＤ保護回路はダイオード又はトランジスタを含む。それらのダイオード及びトランジスタは、正常時ではオフ状態に維持される。一方、静電気によるサージの発生時ではオン状態に切り換わり、パッドを接地し、又は電源に接続する。それにより、サージのエネルギーが接地導体又は電源に吸収されるので、他の素子に対するサージによる悪影響が回避される。
【００１２】
基板上に実装されたＥＳＤ保護回路は、逆バイアスがかけられたＰＮ接合を含む。そのＰＮ接合の面積が大きいほどサージ電流に対する容量が大きいので、ＥＳＤ保護回路の信頼性が高い。
しかし、逆バイアスがかけられたＰＮ接合には微小なリーク電流が流れる。リーク電流はＰＮ接合の面積に比例する。更に、温度上昇と共に急激に増大する。例えば、25〜30度の温度上昇につき、リーク電流の大きさが約1桁増大する。
【００１３】
半導体集積回路の熱設計では例えば増幅装置等による発熱が考慮される。従って、基板温度に対する最大保証値が、要求される使用温度保証範囲の上限（通常、75〜85℃程度）より十分に高い値（通常、125℃又は150℃）に設定される。
基板温度が例えば25℃から125℃まで上昇するとき、リーク電流は1,000〜10,000倍に増大する。ＰＮ接合がＥＳＤ保護素子として実用的な面積に設定されるとき、リーク電流は常温では10pA程度である一方、125℃では100nAに達する。
【００１４】
リーク電流が第三の抵抗器2Rを流れるとき、電圧降下が生じる。第三の抵抗器2Rの抵抗値が1.6GΩである場合、リーク電流の大きさが10nAであっても上記の電圧降下は16Vに達する。一方、小型の振動センサに対して使用される電源電圧は通常5V以下であるので、増幅装置100の入力ダイナミックレンジの上限は5V程度に制限される。従って、上記の電圧降下によるバイアス電圧の変動は増幅装置100の入力ダイナミックレンジに対して過大である。
バイアス電圧のこのように過大な変動は増幅装置100の増幅作用を妨げるので好ましくない。更に、増幅装置100の出力端子OUTの電位、すなわち次段の増幅装置のバイアス電圧を過大に変動させ得る。従って、次段以降の増幅装置の設計が厳しい制約を受ける。それ故、多段の増幅装置全体の信頼性を更に向上させることが困難である。
【００１５】
本発明は、極めて高い入力インピーダンス、静電気に対する高耐性、及びバイアス電圧の高安定性のいずれをも維持したまま、バイアス回路と増幅回路との全体を同じ基板上に埋め込み、それにより更なる高集積化と更なる高信頼性の向上とを両立させる増幅装置、の提供を目的とする。
【課題を解決するための手段】
【００１６】
本発明による増幅装置は、
基板；
外部の定電圧源に接続され、一定の高電位に維持される高電位電源端子；
外部の定電圧源又は接地導体に接続され、一定の低電位に維持される低電位電源端子；
外部の信号源に接続される入力端子、を含み、基板上に埋め込まれ、入力端子を通して信号源の信号を受信してその信号を所定の割合で増幅する、ＭＯＳＦＥＴ入力の増幅回路；
並びに、
所定のバイアス電圧を生成するバイアス電圧生成部；
及び、
一方が高電位又は低電位電源端子のいずれかに接続され、他方が増幅回路の入力端子に接続される、ドレインとソース、
それらドレインとソースとの間でのチャネル生成を禁止する電位に維持されるゲート、及び、
基板からは電気的に分離されてバイアス電圧と同じ電位に維持されるバックゲート、
を含む、インピーダンス素子としてのＭＯＳＦＥＴ；
を有し、基板上に埋め込まれるバイアス回路；
を具備する。
【００１７】
上記のＭＯＳＦＥＴは好ましくは、次のｐチャネルＭＯＳＦＥＴを含む：
上記のドレインとソースとがそのｐチャネルＭＯＳＦＥＴのドレインとソースとであり、それぞれ増幅回路の入力端子と低電位電源端子とに接続され；
上記のゲートがそのｐチャネルＭＯＳＦＥＴのゲートであり、バイアス電圧生成部又は増幅回路の入力端子に接続される。
【００１８】
本発明による上記のＭＯＳＦＥＴが次のｎチャネルＭＯＳＦＥＴを含んでも良い：
上記のドレインとソースとがそのｎチャネルＭＯＳＦＥＴのドレインとソースとであり、それぞれ増幅回路の入力端子と高電位電源端子とに接続され；
上記のゲートがそのｎチャネルＭＯＳＦＥＴのゲートであり、バイアス電圧生成部又は増幅回路の入力端子に接続される。
本発明による上記のＭＯＳＦＥＴは更に好ましくは、上記のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを共に含む。
【００１９】
本発明による上記のＭＯＳＦＥＴはオフ状態を維持する。すなわち、ドレイン−ソース間は電気的に分離される。更に、ドレインとバックゲートとの間、及びソースとバックゲートとの間はいずれも、本来、逆バイアスに対する抵抗が極めて高い。これらの高抵抗は上記のＭＯＳＦＥＴがバイアス回路内の他の素子及び増幅回路と同じ基板上に埋め込まれても十分に確保され得る。
上記のＭＯＳＦＥＴでは更に、ドレイン又はソースのいずれか一方は増幅回路の入力端子に接続され、他方は一定の電位（外部電源の電位又は接地電位）に固定される。従って、バックゲートの電位がバイアス電圧と等しく維持されるとき、増幅回路の入力端子の電位がバイアス電圧と実質的に等しく維持される。
ここで、増幅回路の入力端子とバイアス電圧生成部の出力端子との間の抵抗は、上記のＭＯＳＦＥＴのドレイン−バックゲート間又はソース−バックゲート間の逆バイアスに対する抵抗とほとんど等しい。
こうして、本発明による上記のバイアス回路は十分に高い出力インピーダンスを維持したまま、その全体が増幅回路と同じ基板上に埋め込まれる。
【００２０】
本発明による上記のＭＯＳＦＥＴは次の通り、増幅回路に対するＥＳＤ保護作用を併せ持つ。増幅回路の入力端子に対して外部から静電気によるサージ電圧が印加されるとき、上記のＭＯＳＦＥＴではドレイン−ソース間が導通し、増幅回路の入力端子を高電位又は低電位電源端子に接続する。
その導通は、ドレイン若しくはソースとバックゲートとの間の寄生ダイオード（ＰＮ接合）の降伏現象；ドレイン、ソース、及びバックゲート間の寄生バイポーラトランジスタのオン；又は、ドレイン−ソース間でのチャネル形成；に起因する。
ドレイン−ソース間の導通により、サージのエネルギーは電源又は接地導体に吸収される。こうして、増幅回路、更にその次段以降へのサージによる悪影響が回避される。すなわち、本発明による上記の増幅装置は静電気に強い。
【００２１】
本発明による上記の増幅装置では、増幅回路がＭＯＳＦＥＴ入力であるので、その入力端子にはリーク電流が流れない。従って、上記のＭＯＳＦＥＴに含まれるドレイン−バックゲート間又はソース−バックゲート間のＰＮ接合では、増幅回路のリーク電流に起因する逆バイアスが生じない。すなわち、増幅回路の入力端子の電位がバイアス電圧と等しく、安定に維持される。
特に、小型化のために上記のＰＮ接合の面積が削減され、それによりそのＰＮ接合の逆バイアスに対する抵抗が上昇し、更にそのばらつきが増大しても、バイアス電圧は十分に安定である。
こうして、本発明による上記のバイアス回路はＥＳＤ保護作用に対する信頼性とバイアス電圧の安定性とを共に高く維持する。
【発明の効果】
【００２２】
本発明による増幅装置では以上の通り、バイアス回路が上記のＭＯＳＦＥＴを用いて十分に高い出力インピーダンスを獲得する。それにより、極めて高い入力インピーダンス、静電気に対する高耐性、及びバイアス電圧の高安定性のいずれをも維持したまま、バイアス回路と増幅回路との全体が同じ基板上に埋め込まれる。
その結果、本発明による上記の増幅装置では、更なる高集積化と更なる高信頼性の向上とが両立する。
本発明による上記の増幅装置は特に、振動センサのような内部インピーダンスの高い低周波信号源に直結される増幅装置として優れる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
《実施形態１》
本発明の実施形態１による増幅装置は、好ましくは、多段の増幅装置の初段に利用される。その増幅装置は例えば、小型の振動センサから出力される信号を増幅する。その振動センサは好ましくは圧電型であり、圧電素子を用いる。振動センサはその他にＥＣＭであっても良い。
【００２４】
本発明の実施形態１による増幅装置10Aは圧電素子3に直結される（図1参照）。この増幅装置10Aは好ましくは一つの集積回路であり、同じ基板上に埋め込まれる。増幅装置10Aは、高電位電源端子VDD、低電位電源端子GND、ＯＰアンプ1、及びバイアス回路2Aを有する。バイアス回路2Aはバイアス電圧生成部2Vとインピーダンス素子2Pとを含む。
【００２５】
高電位電源端子VDDは外部の定電圧源（図示せず）に接続され、所定の高電位（以下、電源電圧という）に維持される。
低電位電源端子GNDは好ましくは接地端子であり、所定の接地導体に接続される。低電位電源端子GNDはその他に、外部の定電圧源（図示せず）により接地電位とは異なる電位（特に負電位）に維持されても良い。
以下、高電位電源端子VDDを電源端子といい、低電位電源端子GNDを接地端子という。
【００２６】
ＯＰアンプ1はＭＯＳＦＥＴ入力の増幅回路であるので、入力インピーダンスが極めて高い。ＯＰアンプ1の入力端子INは圧電素子3に直結される。
ＯＰアンプ1は電源電圧を利用して、入力端子INに対して印加される圧電素子3の出力信号を増幅する。増幅された信号は出力端子OUTを通して、次段の増幅回路（図示せず）に送られる。
ＯＰアンプ1は例えばボルテージフォロワ型であり、圧電素子3と次段の増幅回路との間でバッファとして機能する。すなわち、入力端子INと出力端子OUTとでは電位が実質的に等しい。
ＯＰアンプ1はその他に、1より高い利得を持つ増幅回路であっても良い。
【００２７】
バイアス電圧生成部2Vは好ましくは分圧器であり、二つの抵抗素子2H、2Lの直列接続を含む。その直列接続は好ましくは電源端子VDDと接地端子GNDとの間に接続される。その他に、電源端子VDDとは異なる高電位電源端子と接地端子（又は他の低電位電源端子）との間に接続されても良い。
二つの抵抗素子2H、2L間の接続点、すなわちバイアス電圧生成部2Vの出力端子Jの電位（以下、バイアス電圧という）は電源電圧より所定の割合だけ低く維持される。その割合は二つの抵抗素子2H、2Lの抵抗値で調節される。例えば二つの抵抗素子2H、2Lが同じ抵抗値を持つとき、バイアス電圧は電源電圧の1/2と等しい。
バイアス電圧生成部2Vの出力端子Jと接地端子GNDとの間、又は二つの抵抗素子2H、2Lの直列接続と並列にコンデンサが接続されても良い。そのコンデンサにより、外部電源からのノイズがバイアス電圧から除去される。
バイアス電圧生成部は分圧器2Vの他に、バンドギャップリファレンス等を利用する定電圧源等であっても良い。
【００２８】
インピーダンス素子2PはｐチャネルＭＯＳＦＥＴである。ｐチャネルＭＯＳＦＥＴ2Pはエンハンスメント型である。
ｐチャネルＭＯＳＦＥＴ2Pのドレインとソースとはそれぞれ、ＯＰアンプ1の入力端子INと接地端子GNDとに接続される。それにより、ソース電位が接地電位に固定される。
ｐチャネルＭＯＳＦＥＴ2Pのゲートとバックゲートとはバイアス電圧生成部2Vの出力端子Jに接続される。
【００２９】
バックゲートは好ましくはＰＮ接合により基板から電気的に分離される。例えば、基板がｐ型の場合、基板が接地されることで、バックゲート（ｎ型領域）とｐ型基板とが電気的に分離される。逆に基板がｎ型の場合、基板上のｐウェル内にバックゲート（ｎ型領域）が形成される。そのｐウェルが開放され、又は接地されることで、バックゲートとｎ型基板とが電気的に分離される。
バックゲートはその他に絶縁体で基板から電気的に分離されても良い。      
【００３０】
ゲート電位とバックゲート電位とは共にバイアス電圧と等しい。そのとき、ドレインとソースとの間ではチャネルの生成が禁止される。すなわち、ｐチャネルＭＯＳＦＥＴ2Pがオフ状態を維持し、ドレイン−ソース間が電気的に分離される。
【００３１】
ドレイン−バックゲート間とソース−バックゲート間とのそれぞれには寄生ダイオード（ＰＮ接合）Ddb、Dsbが存在する（図2参照）。いずれの寄生ダイオードDdb、Dsbもカソードがバイアス電圧生成部2Vの出力端子Jに接続される。
ソース−バックゲート間の寄生ダイオードDsbにはバイアス電圧と等しい高さの逆バイアスがかかる。
ドレイン−バックゲート間では寄生ダイオードDdbがドレイン電位をバイアス電圧にクランプする。ここで、ＯＰアンプ1がＭＯＳＦＥＴ入力であるので、その入力端子INにはリーク電流が流れない。従って、ドレイン−バックゲート間の寄生ダイオードDdbにはＯＰアンプ1のリーク電流に起因する逆バイアスが生じない。
こうして、ＯＰアンプ1の入力端子INの電位、すなわちバイアス電圧が、例えば環境温度の変動に関わらず安定に維持される。その結果、増幅装置10Aは信頼性が高い。
【００３２】
ｐチャネルＭＯＳＦＥＴ2Pではオフ状態が維持されるとき、ドレイン−バックゲート間抵抗、すなわちドレイン−バックゲート間の寄生ダイオード（ＰＮ接合）Ddbの電流−電圧特性（電流は電圧の指数関数として表される）が、ドレイン領域（ｐ型領域）の不純物濃度と、その境界の面積（ＰＮ接合面積）とで決まる。
例えば、ドレイン領域のＰＮ接合面積が100μm2程度であり、かつドレイン−バックゲート間に逆バイアスがほとんどかからないとき、ドレイン−バックゲート間抵抗は1,000GΩ＝1TΩに達する。この値は、従来の典型的なバイアス回路（図7参照）の出力インピーダンスの高さより2〜3桁高い。
【００３３】
ｐチャネルＭＯＳＦＥＴ2PはＯＰアンプ1等、増幅装置10Aの他の回路と同じ基板上に埋め込まれる。こうして、入力インピーダンスの極めて高い増幅装置10Aが一つの集積回路として構成される。すなわち、増幅装置10Aは従来の装置とは異なり、高集積化が可能である。
【００３４】
増幅装置10Aは入力インピーダンスが極めて高いので、圧電素子3だけでなく、内部インピーダンスの高い信号源全般に直結される増幅器としての利用に適する。特に圧電素子3では出力周波数が低いほど内部インピーダンスが高いので、増幅装置10Aは従来の装置と比べ、圧電素子3の出力信号をより低い周波数成分まで増幅できる。こうして、増幅装置10Aは、特に振動センサ等の低周波信号源に直結される増幅器として優れる。
【００３５】
ｐチャネルＭＯＳＦＥＴ2Pは更に、ＯＰアンプ1を静電気によるサージから保護する。
静電気により入力端子INの電位がバイアス電圧から急上昇するとき、ドレイン−バックゲート間の寄生ダイオードDdbに順電流が流れる（図2参照）。それにより、ドレイン（ｐ型領域）、ソース（ｐ型領域）、及びバックゲート（ｎ型領域）間に寄生するＰＮＰバイポーラトランジスタがオンするので、入力端子INが接地される。
逆に、入力端子INの電位が急降下してバイアス電圧を大きく下回るとき、ｐチャネルＭＯＳＦＥＴ2Pではドレイン−バックゲート間の寄生ダイオードDdbが降伏現象を生じる（図2参照）。それにより、入力端子INがｐチャネルＭＯＳＦＥＴ2Pを通して接地される。  こうして、サージの極性に関わらず、そのエネルギーが接地導体に吸収されるので、ＯＰアンプ1、更にその次段以降へのサージによる悪影響が回避される。すなわち、増幅装置10Aは静電気によるサージに強い。
【００３６】
上記のｐチャネルＭＯＳＦＥＴ2Pではソースが接地される。しかし、ＭＯＳＦＥＴでは一般に、ドレインとソースとが対称な構造を持つ。従って、上記の通り、バックゲート電位がソース電位とは異なるように設定される場合、ドレインとソースとの間には本質的な相違はない。それ故、ｐチャネルＭＯＳＦＥＴ2Pではドレインとソースとが交換されても良い。
【００３７】
《実施形態２》
本発明の実施形態２による増幅装置10Bは実施形態１による増幅装置10Aと同様に、圧電素子3に直結される（図3参照）。この増幅装置10Bは好ましくは一つの集積回路であり、同じ基板上に埋め込まれる。増幅装置10Bは、バイアス回路2Bの構成を除き、実施形態１による増幅装置10Aと共通の構成を有する。
図3では、図1に示される構成要素と同様な構成要素に対して図1に示される符号と同じ符号が付される。更に、それら同様な構成要素の詳細に関しては、実施形態１についての説明が援用される。
【００３８】
バイアス回路2Bは実施形態１によるバイアス回路2Aと同様に、インピーダンス素子としてｐチャネルＭＯＳＦＥＴ2Qを含む。しかし、実施形態１によるｐチャネルＭＯＳＦＥＴ2Pとは異なり、ｐチャネルＭＯＳＦＥＴ2Qのゲートがドレインに接続される（図3参照）。その他の構成については、ｐチャネルＭＯＳＦＥＴ2Qは実施形態１によるｐチャネルＭＯＳＦＥＴ2Pと同様である。
【００３９】
ｐチャネルＭＯＳＦＥＴ2Qでは、ソース電位が接地電位に固定され、ドレイン電位とゲート電位とが等しく、バックゲート電位がバイアス電圧と等しい。ソース−バックゲート間の寄生ダイオードにはバイアス電圧と等しい高さの逆バイアスがかかる。ドレイン−バックゲート間の寄生ダイオードがドレイン電位をバイアス電圧にクランプする。従って、ＯＰアンプ1の入力端子INの電位がバイアス電圧と等しく維持される。更に、ゲート電位もバイアス電圧と等しい。それにより、ｐチャネルＭＯＳＦＥＴ2Qがオフ状態を維持し、ドレイン−ソース間が電気的に分離される。
【００４０】
ここで、圧電素子3の出力信号に応じてゲート電位は変動する。しかし、圧電素子3の出力信号のレベルはｐチャネルＭＯＳＦＥＴ2Qの閾値電圧に比べて極めて小さい（通常10mV以下）。それ故、ゲート電位の変動がｐチャネルＭＯＳＦＥＴ2Qのオフ状態を変化させるおそれは極めて小さい。
【００４１】
ｐチャネルＭＯＳＦＥＴ2Qでは実施形態１によるｐチャネルＭＯＳＦＥＴ2Pと同様に、オフ状態が維持され、かつドレイン−バックゲート間に逆バイアスがほとんどかからないとき、ドレイン−バックゲート間抵抗が従来の典型的なバイアス回路（図7参照）の出力インピーダンスの高さよりかなり高い。ｐチャネルＭＯＳＦＥＴ2Qは増幅装置10Bの他の回路と同じ基板上に埋め込まれるので、入力インピーダンスの極めて高い増幅装置10Bが一つの集積回路として構成される。すなわち、増幅装置10Bは従来の装置とは異なり、高集積化が可能である。
【００４２】
増幅装置10Bは更に、実施形態１による増幅装置10Aと同様に、バイアス電圧の安定性が高いので信頼性が高い。こうして、増幅装置10Bは、内部インピーダンスの高い信号源全般、特に振動センサ等の低周波信号源に直結される増幅器として優れる。
【００４３】
ｐチャネルＭＯＳＦＥＴ2Qは実施形態１によるｐチャネルＭＯＳＦＥＴ2Pと同様に、ＯＰアンプ1に対するＥＳＤ保護作用を持つ。但し、ｐチャネルＭＯＳＦＥＴ2Qでは実施形態１によるｐチャネルＭＯＳＦＥＴ2Pとは異なり、ゲート電位がドレイン電位と共にサージ電圧により変動し得る。従って、ｐチャネルＭＯＳＦＥＴ2QのＥＳＤ保護作用は実施形態１によるｐチャネルＭＯＳＦＥＴ2PのＥＳＤ保護作用とは少し異なる。
静電気により入力端子INの電位がバイアス電圧から急上昇するとき、ドレイン−バックゲート間の寄生ダイオードに順電流が流れる。それにより、ドレイン、ソース、及びバックゲート間に寄生するＰＮＰバイポーラトランジスタがオンするので、入力端子INが接地される。
逆に、入力端子INの電位が急降下して接地電位を下回り、それによりゲートとソースとの間の電位差が閾値電圧を超えるとき、ｐチャネルＭＯＳＦＥＴ2Qではドレイン−ソース間にチャネルが形成される。すなわち、ｐ型ＭＯＳＦＥＴ2Qがオンする。それにより、入力端子INが接地される。
こうして、サージの極性に関わらず、そのエネルギーが接地導体に吸収されるので、ＯＰアンプ1、更にその次段以降へのサージによる悪影響が回避される。すなわち、増幅装置10Dは静電気によるサージに強い。
【００４４】
上記のｐチャネルＭＯＳＦＥＴ2Qではソースが接地される。しかし、実施形態１によるｐチャネルＭＯＳＦＥＴ2Pと同様に、ドレインとソースとが交換されても良い。
【００４５】
《実施形態３》
本発明の実施形態３による増幅装置10Cは実施形態１による増幅装置10Aと同様に、圧電素子3に直結される（図4参照）。この増幅装置10Cは好ましくは一つの集積回路であり、同じ基板上に埋め込まれる。増幅装置10Cは、バイアス回路2Cの構成を除き、実施形態１による増幅装置10Aと共通の構成を有する。
図4では、図1に示される構成要素と同様な構成要素に対して図1に示される符号と同じ符号が付される。更に、それら同様な構成要素の詳細に関しては、実施形態１についての説明が援用される。
【００４６】
バイアス回路2Cは実施形態１によるバイアス回路2Aとは異なり、ｐチャネルＭＯＳＦＥＴ2Pに代えてｎチャネルＭＯＳＦＥＴ2Nをインピーダンス素子として含む。
ｎチャネルＭＯＳＦＥＴ2Nはエンハンスメント型である。
ｎチャネルＭＯＳＦＥＴ2Nのドレインとソースとはそれぞれ、ＯＰアンプ1の入力端子INと電源端子VDDとに接続される。それにより、ソース電位が電源電圧に固定される。
ｎチャネルＭＯＳＦＥＴ2Nのゲートとバックゲートとはバイアス電圧生成部2Vの出力端子（二つの抵抗素子2H、2L間の接続点）Jに接続される。
【００４７】
ここで、バックゲートは好ましくはＰＮ接合により基板から電気的に分離される。
例えば、基板がｎ型の場合、基板が接地されることで、バックゲート（ｐ型領域）とｎ型基板とが電気的に分離される。
基板がｐ型の場合、基板上のｎウェル内にバックゲート（ｐ型領域）が形成される。そのｎウェルが開放され、又は外部電源に接続されることで、バックゲートとｐ型基板とが電気的に分離される。
バックゲートはその他に絶縁体で基板から電気的に分離されても良い。
【００４８】
ゲート電位とバックゲート電位とは共にバイアス電圧と等しい。そのとき、ドレインとソースとの間ではチャネルの生成が禁止される。すなわち、ｎチャネルＭＯＳＦＥＴ2Nがオフ状態を維持し、ドレイン−ソース間が電気的に分離される。
【００４９】
ドレイン−バックゲート間とソース−バックゲート間とのそれぞれには、寄生ダイオード（ＰＮ接合）が存在する。但し、実施形態１によるｐチャネルＭＯＳＦＥＴ2Pとは異なり、いずれの寄生ダイオードも、アノードがバイアス電圧生成部2Vの出力端子Jに接続される。
ソース−バックゲート間の寄生ダイオードには電源電圧とバイアス電圧との差に等しい高さの逆バイアスがかかる。
ドレイン−バックゲート間では寄生ダイオードがドレイン電位をバイアス電圧にクランプする。ここで、ＯＰアンプ1がＭＯＳＦＥＴ入力であるので、その入力端子INにはリーク電流が流れない。従って、ドレイン−バックゲート間の寄生ダイオードには、ＯＰアンプ1のリーク電流に起因する逆バイアスが生じない。
こうして、ＯＰアンプ1の入力端子INの電位、すなわちバイアス電圧が、例えば環境温度の変動に関わらず安定に維持される。その結果、増幅装置10Cは信頼性が高い。
【００５０】
ｎチャネルＭＯＳＦＥＴ2Nでは実施形態１によるｐチャネルＭＯＳＦＥＴ2Pと同様に、オフ状態が維持されるとき、ドレイン−バックゲート間抵抗が従来の典型的なバイアス回路（図7参照）の出力インピーダンスの高さよりかなり高い。
一方、ｎチャネルＭＯＳＦＥＴ2NはＯＰアンプ1等、増幅装置10Cの他の回路と同じ基板上に埋め込まれる。
こうして、入力インピーダンスの極めて高い増幅装置10Cが一つの集積回路として構成される。すなわち、増幅装置10Cは従来の装置とは異なり、高集積化が可能である。
【００５１】
以上の記載から明らかな通り、増幅装置10Cは実施形態１による増幅装置10Aと同様に、内部インピーダンスの高い信号源全般、特に振動センサ等の低周波信号源に直結される増幅器として優れる。
【００５２】
ｎチャネルＭＯＳＦＥＴ2Nは更に、ＯＰアンプ1を静電気によるサージから保護する。
静電気により入力端子INの電位が急降下してバイアス電圧を下回るとき、ドレイン−バックゲート間の寄生ダイオードに順電流が流れる。それにより、ドレイン（ｎ型領域）、ソース（ｎ型領域）、及びバックゲート（ｐ型領域）間に寄生するＮＰＮバイポーラトランジスタがオンするので、入力端子INが電源端子VDDに接続される。
逆に、入力端子INの電位がバイアス電圧から大きく急上昇するとき、ｎチャネルＭＯＳＦＥＴ2Nではドレイン−バックゲート間の寄生ダイオードが降伏現象を生じる。それにより、入力端子INがｎチャネルＭＯＳＦＥＴ2Nを通して電源端子VDDに接続される。
こうして、サージの極性に関わらず、そのエネルギーが電源端子VDDを通して外部の電源に吸収されるので、ＯＰアンプ1、更にその次段以降へのサージによる悪影響が回避される。すなわち、増幅装置10Cは静電気によるサージに強い。
【００５３】
上記のｎチャネルＭＯＳＦＥＴ2Nではソースが電源端子VDDに接続される。しかし、実施形態１によるｐチャネルＭＯＳＦＥＴ2Pと同様に、ドレインとソースとが交換されても良い。
【００５４】
《実施形態４》
本発明の実施形態４による増幅装置10Dは実施形態１による増幅装置10Aと同様に、圧電素子3に直結される（図5参照）。この増幅装置10Dは好ましくは一つの集積回路であり、同じ基板上に埋め込まれる。増幅装置10Dは、バイアス回路2Dの構成を除き、実施形態１による増幅装置10Aと共通の構成を有する。
図5では、図1に示される構成要素と同様な構成要素に対して図1に示される符号と同じ符号が付される。更に、それら同様な構成要素の詳細に関しては、実施形態１についての説明が援用される。
【００５５】
バイアス回路2Dは実施形態３によるバイアス回路2Cと同様に、インピーダンス素子としてｎチャネルＭＯＳＦＥＴ2Mを含む。しかし、実施形態３によるｎチャネルＭＯＳＦＥＴ2Nとは異なり、ｎチャネルＭＯＳＦＥＴ2Mのゲートがドレインに接続される（図5参照）。その他の構成については、ｎチャネルＭＯＳＦＥＴ2Mは実施形態３によるｎチャネルＭＯＳＦＥＴ2Nと同様である。
【００５６】
ｎチャネルＭＯＳＦＥＴ2Mでは、ソース電位が電源電圧に固定され、ドレイン電位とゲート電位とが等しく、バックゲート電位がバイアス電圧と等しい。
ソース−バックゲート間の寄生ダイオードには、電源電圧とバイアス電圧との差に等しい高さの逆バイアスがかかる。
ドレイン−バックゲート間の寄生ダイオードがドレイン電位をバイアス電圧にクランプする。従って、ＯＰアンプ1の入力端子INの電位がバイアス電圧と等しく維持される。
更に、ゲート電位もバイアス電圧と等しい。それにより、ｎチャネルＭＯＳＦＥＴ2Mがオフ状態を維持し、ドレイン−ソース間が電気的に分離される。
ここで、圧電素子3の出力信号のレベルはｎチャネルＭＯＳＦＥＴ2Mの閾値電圧に比べて極めて小さいので、ゲート電位の変動がｎチャネルＭＯＳＦＥＴ2Mのオフ状態を変化させるおそれは極めて小さい。
【００５７】
ｎチャネルＭＯＳＦＥＴ2Mでは実施形態３によるｎチャネルＭＯＳＦＥＴ2Nと同様に、オフ状態が維持され、かつドレイン−バックゲート間に逆バイアスがほとんどかからないとき、ドレイン−バックゲート間抵抗が従来の典型的なバイアス回路（図7参照）の出力インピーダンスの高さよりかなり高い。
一方、ｎチャネルＭＯＳＦＥＴ2Mは増幅装置10Dの他の回路と同じ基板上に埋め込まれるので、入力インピーダンスの極めて高い増幅装置10Dが一つの集積回路として構成される。すなわち、増幅装置10Dは従来の装置とは異なり、高集積化が可能である。
【００５８】
増幅装置10Dは更に、実施形態３による増幅装置10Cと同様に、バイアス電圧の安定性が高いので信頼性が高い。
こうして、増幅装置10Dは、内部インピーダンスの高い信号源全般、特に振動センサ等の低周波信号源に直結される増幅器として優れる。
【００５９】
ｎチャネルＭＯＳＦＥＴ2Mは実施形態３によるｎチャネルＭＯＳＦＥＴ2Nと同様に、ＯＰアンプ1に対するＥＳＤ保護作用を持つ。但し、ｎチャネルＭＯＳＦＥＴ2Mでは実施形態３によるｎチャネルＭＯＳＦＥＴ2Nとは異なり、ゲート電位がドレイン電位と共にサージ電圧により変動し得る。従って、ｎチャネルＭＯＳＦＥＴ2MのＥＳＤ保護作用は実施形態３によるｎチャネルＭＯＳＦＥＴ2NのＥＳＤ保護作用とは少し異なる。
静電気により入力端子INの電位が急降下してバイアス電圧を下回るとき、ドレイン−バックゲート間の寄生ダイオードに順電流が流れる。それにより、ドレイン、ソース、及びバックゲート間に寄生するＮＰＮバイポーラトランジスタがオンするので、入力端子INが電源端子VDDに接続される。
逆に、入力端子INの電位が急上昇して電源電圧を超え、それによりゲートとソースとの間の電位差が閾値電圧を超えるとき、ｎチャネルＭＯＳＦＥＴ2Mではドレイン−ソース間にチャネルが形成される。すなわち、ｎ型ＭＯＳＦＥＴ2Mがオンする。それにより、入力端子INが電源端子VDDに接続される。
こうして、サージの極性に関わらず、そのエネルギーが外部電源に吸収されるので、ＯＰアンプ1、更にその次段以降へのサージによる悪影響が回避される。すなわち、増幅装置10Dは静電気によるサージに強い。
【００６０】
上記のｎチャネルＭＯＳＦＥＴ2Mではソースが電源端子VDDに接続される。しかし、実施形態１によるｐチャネルＭＯＳＦＥＴ2Pと同様に、ドレインとソースとが交換されても良い。
【００６１】
《実施形態５》
本発明の実施形態５による増幅装置10Eは実施形態１による増幅装置10Aと同様に、圧電素子3に直結される（図6参照）。この増幅装置10Eは好ましくは一つの集積回路であり、同じ基板上に埋め込まれる。増幅装置10Eはバイアス回路2Eの構成を除き、実施形態１による増幅装置10Aと共通の構成を有する。
図6では、図1、4に示される構成要素と同様な構成要素に対し、図1、4に示される符号と同じ符号が付される。更に、それら同様な構成要素の詳細に関しては、実施形態１、３についての説明が援用される。
【００６２】
バイアス回路2Eはバイアス電圧生成部2Vの他に、ｐチャネルＭＯＳＦＥＴ2PとｎチャネルＭＯＳＦＥＴ2Nとの両方をインピーダンス素子として有する（図6参照）。
ｐチャネルＭＯＳＦＥＴ2Pは、構成と機能とのいずれの点でも、実施形態１によるｐチャネルＭＯＳＦＥＴ2P（図1参照）と全く同様である。
ｎチャネルＭＯＳＦＥＴ2Nは、構成と機能とのいずれの点でも、実施形態３によるｎチャネルＭＯＳＦＥＴ2N（図4参照）と全く同様である。
従って、実施形態１、３による増幅装置10A、10Cと同様に、入力インピーダンスの極めて高い増幅装置10Eが一つの集積回路として構成される。すなわち、増幅装置10Eは高集積化が可能であり、内部インピーダンスの高い信号源全般、特に振動センサ等の低周波信号源に直結される増幅器として優れる。
【００６３】
二つのＭＯＳＦＥＴ2P、2Nは更に、実施形態１、３によるＭＯＳＦＥＴ2P、2Nと全く同様に、ＯＰアンプ1を静電気によるサージから保護する。すなわち、サージのエネルギーがそれらのＭＯＳＦＥＴ2P、2Nを通して接地導体又は外部の電源に吸収される。それにより、ＯＰアンプ1、更にその次段以降へのサージによる悪影響が回避される。すなわち、増幅装置10Eは静電気によるサージに強い。
【００６４】
上記の二つのＭＯＳＦＥＴ2P、2Nではそれぞれ、ソースが接地端子GNDと電源端子VDDとに接続される。しかし、実施形態１、３による各ＭＯＳＦＥＴ2P、2Nと同様に、ドレインとソースとが交換されても良い。
更に、ｐチャネルＭＯＳＦＥＴ2Pに代えて、実施形態２によるｐチャネルＭＯＳＦＥＴ2Qが利用されても良い。同様に、ｎチャネルＭＯＳＦＥＴ2Nに代えて、実施形態４によるｎチャネルＭＯＳＦＥＴ2Mが利用されても良い。
【産業上の利用可能性】
【００６５】
本発明による増幅装置は特に内部インピーダンスの高い信号源の出力信号を増幅する。その増幅装置は上記の通り、インピーダンス素子としてＭＯＳＦＥＴを利用する。このように、本発明は明らかに産業上利用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施形態１による増幅装置10Aを示す等価回路図である。
【図２】本発明の実施形態１によるｐチャネルＭＯＳＦＥＴ2Pの寄生ダイオードDdb、Dsbを示す等価回路図である。
【図３】本発明の実施形態２による増幅装置10Bを示す等価回路図である。
【図４】本発明の実施形態３による増幅装置10Cを示す等価回路図である。
【図５】本発明の実施形態４による増幅装置10Dを示す等価回路図である。
【図６】本発明の実施形態５による増幅装置10Eを示す等価回路図である。
【図７】従来の増幅装置100を示す等価回路図である。
【図８】圧電素子3の出力信号Vsについて、圧電素子3と従来の増幅装置100との等価回路を示す図である。
【符号の説明】
【００６７】
10A       増幅装置
1         ＯＰアンプ
IN        ＯＰアンプ1の入力端子
OUT       ＯＰアンプ1の出力端子
2A        バイアス回路
2V        バイアス電圧生成部（分圧器）
2H、2L    抵抗素子
J         バイアス電圧生成部2Vの出力端子
2P        ＰチャネルＭＯＳＦＥＴ
3         圧電素子
VDD       電源端子
GND       接地端子
【図１】
2005204297.tif 000003
【図２】
2005204297.tif 000004
【図３】
2005204297.tif 000005
【図４】
2005204297.tif 000006
【図５】
2005204297.tif 000007
【図６】
2005204297.tif 000008
【図７】
2005204297.tif 000009
【図８】
2005204297.tif 000010