(57)【要約】【課題】  汚染不純物を半導体基板から除去する際の加熱温度を低くし、また加熱時間を短くすることができるようにする。【解決手段】  半導体基板１の表面上にゲッタリングシンク形成用のレジストパターン２を形成する工程と、レジストパターン２をマスクとして半導体基板１にイオン照射を行って点欠陥を生じさせることにより、ゲッタリングシンク１ｂを形成する工程と、半導体基板１を加熱処理することにより、半導体基板１に含まれる汚染不純物をゲッタリングシンク１ｂにトラップさせる工程と、ゲッタリングシンク１ｂを半導体基板１から除去する工程とを具備する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板にイオン照射を行って点欠陥を生じさせることにより、前記半導体基板にゲッタリングシンクを形成する工程と、
前記半導体基板を加熱処理することにより、前記半導体基板に含まれる汚染不純物を前記ゲッタリングシンクにトラップさせる工程と
を具備する半導体装置の製造方法。
【請求項２】
半導体基板上にゲッタリングシンク形成用のレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体基板にイオン照射を行って点欠陥を生じさせることにより、前記半導体基板にゲッタリングシンクを形成する工程と、
前記半導体基板を加熱処理することにより、前記半導体基板に含まれる汚染不純物を前記ゲッタリングシンクにトラップさせる工程と、
前記ゲッタリングシンクを前記半導体基板から除去する工程と
を具備する半導体装置の製造方法。
【請求項３】
前記ゲッタリングシンクが形成される部分はトレンチアイソレーションが形成される部分であり、
前記ゲッタリングシンクを除去する工程の後に、前記ゲッタリングシンクを除去することにより形成されたトレンチに絶縁体を埋め込んで素子分離を行う工程をさらに具備する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲッタリングシンク形成用のレジストパターンを形成する工程は、
半導体基板上にフォトレジスト膜を形成する工程と、
該フォトレジスト膜に、レチクルが有するパターンを露光して現像する工程を具備し、
前記ゲッタリングシンクを前記半導体基板から除去する工程は、
半導体基板上にフォトレジスト膜を形成する工程と、
該フォトレジスト膜に、前記ゲッタリングシンク形成用のレジストパターンを形成するときと同一のレチクルを用いて露光及び現像を行うことにより、エッチング用のレジストパターンを形成する工程と、
前記エッチング用のレジストパターンをマスクとして前記半導体基板をエッチングし、前記ゲッタリングシンクを除去する工程と
を具備する請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記ゲッタリングシンク形成用のレジストパターンを形成する工程において、前記エッチング用のレジストパターンを形成する場合と比べてフォーカスを調整することにより、前記フォトレジスト膜に投影される前記レチクルのパターンの開口幅を狭め、前記ゲッタリングシンク形成用のレジストパターンの開口幅を前記エッチング用のレジストパターンと比べて狭める請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲッタリングシンク形成用のレジストパターンを形成する工程の前に、前記半導体基板にウェルを形成するために不純物イオンを注入する工程をさらに具備する請求項２〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記半導体基板を加熱処理する工程は、前記半導体基板に注入された不純物イオンを熱拡散させる工程を兼ねている請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲッタリングシンクにトラップされる汚染不純物には金属が含まれている請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ゲッタリングシンクを形成する工程において、前記ゲッタリングシンクが有するSi点欠陥の密度を１０％以上にする請求項１〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記ゲッタリングシンクを形成する工程において、Ｓｂ、Ａｒ、Ｇｅ、Ａｓ又はＡｓ２のイオンを前記半導体基板に注入する請求項１〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
半導体基板の表面上にゲッタリングシンク形成用のレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体基板にイオン照射を行って点欠陥を生じさせることにより、前記半導体基板にゲッタリングシンクを形成する工程と、
前記半導体基板を加熱処理することにより、前記半導体基板に含まれる汚染不純物を前記ゲッタリングシンクにトラップさせる工程と、
前記ゲッタリングシンクを前記半導体基板から除去して前記半導体基板の表面に凹凸を形成する工程と、
前記半導体基板の表面の凹凸を用いて複数の半導体素子を配置する工程と
を具備する半導体装置の製造方法。
【請求項１２】
半導体基板に設けられたトレンチと、
前記トレンチに埋め込まれた素子分離用の絶縁体と
を具備し、
前記トレンチは、汚染不純物をゲッタリングするために前記半導体基板に設けられた点欠陥領域を除去することにより形成されている半導体装置。
【請求項１３】
表面に凹凸を有する半導体基板と、
前記半導体基板の表面の凹凸を用いて配置された複数の半導体素子と
を具備し、
前記凹凸は、汚染不純物をゲッタリングするために前記半導体基板に設けられた点欠陥領域を除去することにより形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、汚染不純物を半導体基板から除去する際の加熱温度を低くし、また加熱時間を短くすることができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体基板から汚染不純物を除去するためのゲッタリングは、一般に以下のように行われている。まず半導体基板の裏面又は内部に、ゲッタリングシンクとなる結晶欠陥、歪層又は応力場を形成する。次いで熱処理を行って汚染不純物を拡散させ、ゲッタリングシンクに汚染不純物を捕獲させる（例えば非特許文献１参照）。
【非特許文献１】「半導体用語大辞典」日刊工業新聞社、１９９９年３月２０日、ｐ.３８９−３９０
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体基板の表面に不純物イオンを注入してウェルを形成する場合、金属などの汚染不純物も微量ながら半導体基板の表面に注入される。半導体装置の微細化が進むと、この微量な汚染不純物がリーク等の原因になり、半導体装置の性能に影響を与える場合がある。このイオン注入の際に導入された汚染不純物を上記した一般的な方法で除去しようとすると、ゲッタリングシンクが半導体基板の表面から離れた部分に形成されていたため、長時間かつ高温の熱処理を行う必要がある。この場合、半導体装置を形成するための不純物イオンも拡散してしまい、不純物イオンのプロファイルが変化してしまう。
本発明は上記のような事情を考慮してなされたものであり、その目的は、汚染不純物を半導体基板から除去する際の加熱温度を低くし、また加熱時間を短くすることができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するため、本発明にかかる半導体装置の製造方法は、
半導体基板の表面上にゲッタリングシンク形成用のレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体基板にイオン照射を行って点欠陥を生じさせることにより、前記半導体基板にゲッタリングシンクを形成する工程と、
前記半導体基板を加熱処理することにより、前記半導体基板に含まれる汚染不純物を前記ゲッタリングシンクにトラップさせる工程と、
前記ゲッタリングシンクを前記半導体基板から除去する工程と
を具備する。
【０００５】
この半導体装置の製造方法によれば、半導体基板の表面に点欠陥を有するゲッタリングシンクを形成したため、汚染不純物を除去すべき部分とゲッタリングシンクの距離が従来と比べて短くなる。従って加熱処理の時間を短くしたり加熱温度も下げたりしても、汚染不純物をゲッタリングシンクにトラップすることができる。
【０００６】
この半導体装置の製造方法において、ゲッタリングシンクが形成される部分はトレンチアイソレーションが形成される部分であり、ゲッタリングシンクを除去する工程の後に、ゲッタリングシンクを除去することにより形成されたトレンチに絶縁体を埋め込んで素子分離を行う工程をさらに具備していてもよい。
【０００７】
ゲッタリングシンク形成用のレジストパターンを形成する工程は、半導体基板上にフォトレジスト膜を形成する工程と、該フォトレジスト膜にレチクルが有するパターンを露光して現像する工程を具備し、ゲッタリングシンクを半導体基板から除去する工程は、半導体基板上にフォトレジスト膜を形成する工程と、該フォトレジスト膜に、ゲッタリングシンク形成用のレジストパターンを形成するときと同一のレチクルを用いて露光及び現像を行うことにより、エッチング用のレジストパターンを形成する工程と、エッチング用のレジストパターンをマスクとして半導体基板をエッチングし、ゲッタリングシンクを除去する工程とを具備していてもよい。この場合ゲッタリングシンク形成用のレジストパターンとエッチング用のレジストパターンの位置を精度よく合わせることができる。
この場合、ゲッタリングシンク形成用のレジストパターンを形成する工程において、エッチング用のレジストパターンを形成する場合と比べてフォーカスを調整することにより、フォトレジスト膜に投影されるレチクルのパターンの開口幅を狭め、ゲッタリングシンク形成用のレジストパターンの開口幅をエッチング用のレジストパターンと比べて狭めてもよい。このようにするとトレンチアイソレーションを形成するときに確実にゲッタリングシンクを除去することができる。
【０００８】
ゲッタリングシンク形成用のレジストパターンを形成する工程の前に、半導体基板にウェルを形成するために不純物イオンを注入する工程をさらに具備していてもよい。この場合、不純物イオンを注入する際に汚染不純物も半導体基板の表面に注入されるが、ゲッタリングシンクが半導体基板の表面に形成されているため、汚染不純物は効率よくゲッタリングシンクにトラップされる。ここで半導体基板を加熱処理する工程は、半導体基板に注入された不純物イオンを熱拡散させる工程を兼ねていてもよい。この場合、工程の数を少なくすることができる。
またゲッタリングシンクにトラップされる汚染不純物には金属が含まれていてもよい。
【０００９】
ゲッタリングシンクを形成する工程において、ゲッタリングシンクが有するSi点欠陥の密度を１０％以上にするのが好ましい。
またゲッタリングシンクを形成する工程において、Ｓｂ、Ａｒ、Ｇｅ、Ａｓ又はＡｓ２のイオンを半導体基板に注入するのが好ましい。
【００１０】
本発明にかかる他の半導体装置の製造方法は、
半導体基板の表面上にゲッタリングシンク形成用のレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体基板にイオン照射を行って点欠陥を生じさせることにより、前記半導体基板にゲッタリングシンクを形成する工程と、
前記半導体基板を加熱処理することにより、前記半導体基板に含まれる汚染不純物を前記ゲッタリングシンクにトラップさせる工程と、
前記ゲッタリングシンクを前記半導体基板から除去して前記半導体基板の表面に凹凸を形成する工程と、
前記半導体基板の表面の凹凸を用いて複数の半導体素子を配置する工程と
を具備する。
ここで複数の半導体素子は、例えば半導体基板の表面の凹凸を用いて3次元的に配置される。
【００１１】
本発明にかかる半導体装置は、
半導体基板に設けられたトレンチと、
前記トレンチに埋め込まれた素子分離用の絶縁体と
を具備し、
前記トレンチは、汚染不純物をゲッタリングするために前記半導体基板に設けられた点欠陥領域を除去することにより形成されている。
【００１２】
本発明にかかる他の半導体装置は、
表面に凹凸を有する半導体基板と、
前記半導体基板の表面の凹凸を用いて配置された複数の半導体素子と
を具備し、
前記凹凸は、汚染不純物をゲッタリングするために前記半導体基板に設けられた点欠陥領域を除去することにより形成されている。
ここで複数の半導体素子は、例えば半導体基板の表面の凹凸を用いて3次元的に配置される
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２は、第１の実施形態にかかる半導体装置の製造方法を示す断面図である。この方法により製造される半導体装置は、トレンチアイソレーションにより素子分離が行われている。
まず図１（ａ）に示すようにシリコン基板１の表面の全面に不純物のイオンを注入し、ウェル１ａを形成する。このとき金属等の汚染不純物も微量ながら注入される。
【００１４】
次いで図１（ｂ）に示すように、ウェル１ａの上にフォトレジスト膜２を塗布する。次いでフォトレジスト膜２を、トレンチアイソレーションを形成するためのレチクルを用いて露光し、その後現像する。これにより、フォトレジスト膜２には、トレンチアイソレーションを形成すべき部分の上に位置する開口部２ａが形成される。次いでフォトレジスト膜２をマスクとして大質量のイオン（例えばＳｂ、Ａｒ、Ｇｅ、Ａｓ又はＡｓ２のイオン）をウェル１ａに照射して注入することにより、トレンチアイソレーションを形成すべき部分に点欠陥を生じさせて点欠陥領域すなわちゲッタリングシンク１ｂを形成する。このときゲッタリングシンク１ｂの周囲にも点欠陥がゲッタリングシンク１ｂより低密度で形成される。
【００１５】
ここで、イオンの照射条件（加速エネルギーや照射量など）を調整することによりゲッタリングシンク１ｂの深さや点欠陥の数を調整することができる。例えば素子形成領域の間隔が大きい場合、イオン照射量を多くしてゲッタリングシンク１ｂの少なくとも一部をアモルファス化する。逆に素子形成領域の間隔が小さい場合、イオン照射量を抑え、ゲッタリングシンク１ｂの周囲に形成された点欠陥が素子の動作に影響を与えないようにする。具体的には、ゲッタリングシンク１ｂにおけるSi点欠陥の密度は、10％以上であるのが好ましい。
【００１６】
またトレンチアイソレーションを形成するためのレチクルを用いてフォトレジスト膜２を露光するため、フォトレジスト膜２を露光するためのレチクルを新たに準備しなくてすむ。
なおフォトレジスト膜２上に結像されるレチクルのパターンの開口幅がトレンチアイソレーションを形成するときのパターンの開口幅よりも少し狭くなるように、露光装置のフォーカスを調整する（例えばフォーカスを絞る）のが好ましい。
【００１７】
次いでフォトレジスト膜２を除去し、シリコン基板１を加熱処理する。これによりウェル１ａ中の不純物が熱拡散する。またウェル１ａを形成するときに注入された金属等の汚染不純物、及び予めシリコン基板１に含まれていた酸素等の汚染不純物も熱拡散してゲッタリングシンク１ｂにトラップされる。特に金属は、シリコン中の拡散係数がウェルを形成するための不純物と比べて非常に大きいため、効率的にゲッタリングシンク１ｂにトラップされる。また汚染不純物を除去すべき部分とゲッタリングシンク１ｂの距離は従来と比べて短いため、加熱処理の時間は短くなる。また加熱温度も下げることができる。
【００１８】
次いで図１（ｃ）に示すように、トレンチアイソレーションを形成するためにフォトレジスト膜３を塗布する。次いでレチクルを用いてフォトレジスト膜３を露光し、その後現像する。これによりフォトレジスト膜２には、トレンチアイソレーションを形成すべき部分の上方に位置する開口部３ａが形成される。このとき、フォトレジスト膜２上に結像されたレチクルのパターンの開口幅がトレンチアイソレーションを形成するときのパターンの開口幅よりも少し狭かったため、開口部３ａはフォトレジスト膜２の開口部２ａより大きく形成され、内側にゲッタリングシンク１ｂを含む。
【００１９】
次いで図２（ａ）に示すように、フォトレジスト膜３をマスクとしてウェル１ａ及びシリコン基板１をエッチングする。これによりトレンチアイソレーションを形成するためのトレンチ１ｃが形成される。このとき本図の例においてはトレンチ１ｃの下端を、ウェル１ａを貫いてシリコン基板１の本体に入り込むようにしているが、トレンチ１ｃの下端がウェル１ａの中で留まるようにしてもよい。また上記したようにゲッタリングシンク１ｂは開口部３ａの内側に含まれている。従ってゲッタリングシンク１ｂはトレンチ１ｃを形成するときに除去される。
【００２０】
次いで図２（ｂ）に示すように、トレンチ１ｃの中及びウェル１ａの上に酸化シリコンなどからなる絶縁層をＣＶＤ法により形成し、ウェル１ａ上に位置する絶縁層をエッチバックまたはＣＭＰにより除去する。これによりトレンチ１ｃの中にはトレンチアイソレーション４が埋め込まれる。
次いで図２（ｃ）に示すように、ＭＯＳトランジスタ１０を形成する。詳細には、ウェル１ａの表面を熱酸化することによりゲート絶縁膜１１を形成する。次いでウェル１ａ全体にポリシリコン膜を形成し、このポリシリコン膜をパターニングすることによりゲート絶縁膜１１上に位置するゲート電極１２を形成する。次いでゲート電極１２をマスクとしてイオン注入を行うことにより、ソース及びドレインとなる不純物層１３を形成する。
【００２１】
このように第１の実施形態によれば、シリコン基板１の表面に点欠陥を有するゲッタリングシンク１ｂを形成したため、汚染不純物を除去すべき部分とゲッタリングシンク１ｂの距離が従来と比べて短くなる。従って加熱処理の時間を短くしたり加熱温度も下げたりしても、汚染不純物はゲッタリングシンク１ｂにトラップされる。従って汚染物質を除去するときにウェル１ａの不純物プロファイルは必要以上に変化しない。
またウェル１ａの不純物を拡散させる工程において汚染不純物がゲッタリングシンク１ｂにトラップされるため、ゲッタリングを行うための熱処理を独立して行う必要はない。従って工程の数は少なくなる。
【００２２】
図３の各図は、第２の実施形態にかかる半導体装置の製造方法を示す断面図である。本実施形態において第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
まず図３（ａ）に示すようにシリコン基板１の上にウェル１ａ及びゲッタリングシンク１ｂを形成する。これらの形成方法は第１の実施形態と同一である。
【００２３】
次いで図３（ｂ）に示すようにウェル１ａ及びゲッタリングシンク１ｂの表面を熱酸化することによりゲート絶縁膜１１を形成する。このときウェル１ａ中の不純物が熱拡散する。またウェル１ａを形成するときに注入された金属等の汚染不純物、及び予めシリコン基板１に含まれていた酸素等の汚染不純物も熱拡散してゲッタリングシンク１ｂにトラップされる。
【００２４】
次いで図３（ｃ）に示すようにゲート絶縁膜１１の上にフォトレジスト膜３を塗布し、フォトレジスト膜３に開口部３ａを形成する。これらの形成方法は第１の実施形態と同一である。次いで開口部３ａをマスクとしてゲート絶縁膜１１、ウェル１ａ及びシリコン基板１をエッチングすることによりトレンチ１ｃを形成する。このとき第１の実施形態と同様に、ゲッタリングシンク１ｂが除去される。
【００２５】
次いで図３（ｄ）に示すようにトレンチ１ｃの中にトレンチアイソレーション４を埋め込み形成する。次いで図３（ｅ）に示すようにゲート絶縁膜１１上に位置するゲート電極１２ならびにソース及びドレインとなる不純物層１３を形成する。これによりＭＯＳトランジスタ１０が形成されるが、トレンチアイソレーション４、ゲート電極１２及び不純物層１３の形成方法は第１の実施形態と同一である。
この第２の実施形態によっても第１の実施形態と同一の効果を得ることができる。またゲート絶縁膜１１を熱酸化法により形成するときに、ウェル１ａの不純物を拡散させるとともにゲッタリングを行うため、工程数を少なくすることができる。
【００２６】
図４及び図５の各図は、第３の実施形態にかかる半導体装置の製造方法を示す断面図である。本実施形態で製造される半導体装置は、シリコン基板の表面に溝を形成することにより凹凸を形成し、この凹凸を用いて複数の半導体素子を３次元的に配置したものである。以下第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００２７】
まず図４（ａ）に示すようにシリコン基板１上にウェル１ａを形成した後、ウェル１ａ上にフォトレジスト膜２を形成し、このフォトレジスト膜２を露光及び現像することにより、フォトレジスト膜２にパターンを形成する。ここで用いるレチクルは、シリコン基板に凹凸を形成するときのレチクル（後述）と同じである。パターン形成後のフォトレジスト膜２は、シリコン基板１表面の凸となるべき部分及びその周囲を覆っており、かつ凹部となるべき部分（溝を形成すべき部分）を覆っていない。
次いで図４（ｂ）に示すようにフォトレジスト膜２をマスクとしてイオン照射を行い、シリコン基板１にゲッタリングシンク１ｂを形成する。
【００２８】
次いでフォトレジスト膜２を除去した後、シリコン基板１を加熱処理する。これによりウェル１ａ中の不純物が熱拡散する。またウェル１ａを形成するときに注入された金属等の汚染不純物、及び予めシリコン基板１に含まれていた酸素等の汚染不純物も熱拡散してゲッタリングシンク１ｂにトラップされる。
次いで図４（ｃ）に示すように、シリコン基板１に凹凸を形成するためにフォトレジスト膜３を塗布する。次いでレチクルを用いてフォトレジスト膜３を露光し、その後現像する。パターン形成後、フォトレジスト膜３はシリコン基板１表面の凸となる部分を覆っており、かつ凹部となる部分（溝を形成すべき部分）を覆っていない。
【００２９】
次いで図５（ａ）に示すようにフォトレジスト膜３をマスクとしてウェル１ａ及びシリコン基板１をエッチングし、シリコン基板１の表面に凸部1ｅ及び凹部（溝）１ｆを形成する。このときゲッタリングシンク１ｂは除去される。
次いで図５（ｂ）に示すように凸部1ｅ及び凹部１ｆそれぞれにＭＯＳトランジスタ１０を形成する。詳細には、凸部1ｅ及び凹部１ｆの表面を熱酸化することによりゲート絶縁膜１１を形成する。次いで凸部1ｅ及び凹部１ｆ全体にポリシリコン膜を形成し、このポリシリコン膜をパターニングすることにより、凸部1ｅ及び凹部１ｆそれぞれにゲート絶縁膜１１上に位置するゲート電極１２を形成する。次いでゲート電極１２をマスクとしてイオン注入を行うことにより、ソース及びドレインとなる不純物層１３を形成する。これにより複数のＭＯＳトランジスタ１０を３次元的に配置することができる。
本実施形態おいても、第１の実施形態と同様の効果を得ることができる。
【００３０】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第３の実施形態では、半導体素子としてＭＯＳトランジスタを形成しているが、シリコン基板１の表面の凹凸に他の半導体素子、例えばキャパシタ、ダイオード、レジスタを３次元的に形成し、配置することもできる。
【図面の簡単な説明】
【００３１】
【図１】（ａ）は第１の実施形態にかかる半導体装置の製造方法を示す断面図、（ｂ）は（ａ）の次の工程を示す断面図、（ｃ）は（ｂ）の次の工程を示す断面図。
【図２】（ａ）は図１（ｃ）の次の工程を示す断面図、（ｂ）は（ａ）の次の工程を示す断面図。
【図３】（ａ）は第２の実施形態にかかる半導体装置の製造方法を示す断面図、（ｂ）は（ａ）の次の工程を示す断面図、（ｃ）は（ｂ）の次の工程を示す断面図、（ｄ）は（ｃ）の次の工程を示す断面図。
【図４】（ａ）は第３の実施形態にかかる半導体装置の製造方法を示す断面図、（ｂ）は（ａ）の次の工程を示す断面図、（ｃ）は（ｂ）の次の工程を示す断面図
【図５】（ａ）は図４（ｃ）の次の工程を示す断面図、（ｂ）は（ａ）の次の工程を示す断面図。
【符号の説明】
【００３２】
１…シリコン基板、１ａ…ウェル、１ｂ…ゲッタリングシンク、１ｃ…トレンチ、１ｅ…凸部、１ｆ…凹部、２，３…フォトレジスト膜、２ａ，３ａ…開口部、４…トレンチアイソレーション、１０…ＭＯＳトランジスタ、１１…ゲート絶縁膜、１２…ゲート電極、１３…不純物層
【図１】
2005235823.tif 000003
【図２】
2005235823.tif 000004
【図３】
2005235823.tif 000005
【図４】
2005235823.tif 000006
【図５】
2005235823.tif 000007