(57)【要約】【課題】加速度、振動、傾き等の物理量を検出可能な小型の物理量センサ（静電容量併用ピエゾセンサ）を提供する。【解決手段】ピエゾセンサ２２Ａは、絶縁膜２０上から開口部２０ａの内方へコイル状の巻回パターンをなすように形成された半導体層２２ａ，２２ｂと、層２２ａ，２２ｂの内方端部に連続して形成され、おもり層２４Ｗが固定された半導体層２２ｃとを備えている。層２２ａ，２２ｂの外方端部は、絶縁膜２０に固定されて端子部Ｔ１，Ｔ２をそれぞれ構成する。層２２ａ，２２ｂで層２２ｃを三次元的に変位可能に支持してセンサ部を構成する。開口部２０ａの底部には、層２２ｃとの間に静電容量を形成する容量電極層１６を設ける。層２２ｂ（又は２２ａ）の側方には、層２２ｂ（又は２２ａ）との間に静電容量を形成する容量電極層２２Ｘを設ける。【選択図】図１
2005221450.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一方の主面が絶縁性を有する基板と、
前記基板の一方の主面を覆って形成され、該一方の主面の一部を露呈する開口部を有する絶縁膜と、
一方及び他方の端子部がそれぞれ前記開口部の一方側及び他方側で前記絶縁膜上に固定され、センサ部が前記一方及び他方の端子部で両側から支持された状態で前記開口部に配置されたピエゾセンサであって、前記開口部の一方側で前記絶縁膜上から前記開口部の内方へコイル状の巻回パターンをなすように形成された第１の半導体層と、前記開口部の他方側で前記絶縁膜上から前記開口部の内方へコイル状の巻回パターンをなすように形成された第２の半導体層と、前記第１及び第２の半導体層の内方端部を相互接続するように形成された導電性の質量部とを備え、前記第１及び第２の半導体層の前記絶縁膜上の外方端部を前記絶縁膜に固定して前記一方及び他方の端子部をそれぞれ構成し、前記質量部を前記第１及び第２の半導体層で三次元的に変位可能に支持して前記センサ部を構成したものと、
前記基板の一方の主面において前記開口部の底部に設けられ、前記質量部との間に静電容量を形成する電極層と
を備え、前記第１及び第２の半導体層の抵抗変化と前記静電容量の容量値変化とに基づいて前記質量部の変位を検出する構成にした物理量センサ。
【請求項２】
少なくとも一部が前記絶縁膜に固定され、前記第１又は第２の半導体層との間に他の静電容量を形成する他の電極層を更に備え、前記他の静電容量の容量値変化を参照して前記質量部の変位を検出する構成にした請求項１記載の物理量センサ。
【請求項３】
少なくとも一方の主面が絶縁性を有する基板と、
前記基板の一方の主面を覆って形成され、該一方の主面の一部を露呈する開口部を有する絶縁膜と、
一対の端子部が前記開口部の一方側で前記絶縁膜に固定され、細長いセンサ部が前記一対の端子部で一端側を支持された状態で前記開口部に配置されたピエゾセンサであって、前記開口部の一方側で前記絶縁膜上から前記開口部の内方へ並んで延長するように形成された第１及び第２の半導体層と、前記開口部の内方で前記第１及び第２の半導体層の先端部を相互接続するように形成された導電性の質量部とを備え、前記第１及び第２の半導体層の前記絶縁膜上の端部を前記絶縁膜に固定して前記一対の端子部を構成し、前記質量部を前記第１及び第２の半導体層で三次元的に変位可能に支持して前記センサ部を構成したものと、
前記基板の一方の主面において前記開口部の底部に設けられ、前記質量部との間に静電容量を形成する電極層と
を備え、前記第１及び第２の半導体層の抵抗変化と前記静電容量の容量値変化とに基づいて前記質量部の変位を検出する構成にした物理量センサ。
【請求項４】
少なくとも一方の主面が絶縁性を有する基板と、
前記基板の一方の主面を覆って形成され、該一方の主面の一部を露呈する開口部を有する絶縁膜と、
前記絶縁膜上の異なる固定位置から互いに延長方向を異にして前記開口部の内方へ延長するように配置された片持ち梁形式のピエゾセンサであって、各ピエゾセンサは前記絶縁膜上から前記開口部の内方へ並んで延長するように形成された第１及び第２の半導体層と、前記開口部の内方で前記第１及び第２の半導体層の先端部を相互接続するように形成された導電性の質量部とを備え、前記第１及び第２の半導体層の前記絶縁膜上の端部を前記絶縁膜に固定して各ピエゾセンサの一対の端子部を構成し、前記質量部を前記第１及び第２の半導体層で三次元的に変位可能に支持して各ピエゾセンサのセンサ部を構成したものと、
前記基板の一方の主面において前記開口部の底部に設けられ、各ピエゾセンサ毎に前記質量部との間に静電容量を形成する１又は複数の電極層と
を備え、各ピエゾセンサ毎に前記第１及び第２の半導体層の抵抗変化と前記静電容量の容量値変化とに基づいて前記質量部の変位を検出する構成にした物理量センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、加速度、振動、傾き等の物理量を二次元的又は三次元的に検出可能な物理量センサに関し、更に詳しくは半導体製造プロセスに用いて容易に製作可能な静電容量併用ピエゾセンサに関するものである。
【背景技術】
【０００２】
従来、加速度等を三次元的に検出可能なピエゾセンサとしては、図１４に示すものが知られている（例えば、特許文献１参照）
図１４に示すピエゾセンサにおいて、半導体基板１の一方の主面には、Ｘ方向検出部２Ｘと、Ｙ方向検出部３Ｙと、Ｚ方向検出部４Ｚと、検出部２Ｘ，３Ｙ，４Ｚからの検出情報を処理する周辺回路５とが設けられている。Ｘ方向及びＹ方向は、いずれも基板１の一方の主面に平行な方向であって、Ｘ方向は、長方形状の基板１の短辺に平行な方向であり、Ｙ方向は、基板１の長辺に平行な方向である。Ｚ方向は、基板１の一方の主面に直交する方向であって、Ｘ方向及びＹ方向のいずれにも直交する方向である。
【０００３】
Ｘ方向検出部２Ｘには、片持ち梁形式の可動部材２ａ〜２ｃが並設されている。可動部材２ａ〜２ｃは、互いに長さを異にするもので、いずれもおもり機能を得るため先端部の幅が広くなっている。可動部材２ａ〜２ｃは、Ｘ方向の加速度に応じて変位し、長いものほど変位量が大きい。Ｙ方向検出部３Ｙには、片持ち梁形式の可動部材３ａ〜３ｃが並設されている。可動部材３ａ〜３ｃは、互いに長さを異にするもので、いずれもおもり機能を得るため先端部の幅が広くなっている。可動部材３ａ〜３ｃは、Ｙ方向の加速度に応じて変位し、長いものほど変位量が大きい。Ｚ方向検出部４Ｚには、片持ち梁形式の可動部材４ａ〜４ｃが並設されている。可動部材４ａ〜４ｃは、互いに長さを異にするもので、いずれもおもり機能を得るため先端部の厚さが大きくなっている。可動部材４ａ〜４ｃは、Ｚ方向の加速度に応じて変位し、長いものほど変位量が大きい。
【０００４】
可動部材２ａ〜２ｃ，３ａ〜３ｃ，４ａ〜４ｃは、いずれも基板１を構成するシリコンをエッチング加工するなどして作成されるもので、各可動部材の根元部には拡散抵抗からなるピエゾ抵抗素子が設けられている。各可動部材では、ピエゾ抵抗素子を用いて変位量を電気信号に変換することができる。
【特許文献１】特開昭６２−１７４９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した従来技術によると、Ｘ方向専用の可動部材、Ｙ方向専用の可動部材及びＺ方向専用の可動部材をそれぞれ有するＸ方向検知部２Ｘ、Ｙ方向検知部３Ｙ及びＺ方向検知部４Ｚを基板１の一方の主面に並べて配置した構成であるため、基板（チップ）１上における検知部２Ｘ，３Ｙ，４Ｚの占有面積が大きく、チップサイズの増大を免れない。
【０００６】
この発明の目的は、加速度、振動、傾き等の物理量を二次元的又は三次元的に検出可能で半導体製造プロセスにより容易に製作可能な小型の物理量センサ（静電容量併用ピエゾセンサ）を提供することにある。
【課題を解決するための手段】
【０００７】
この発明に係る第１の物理量センサは、
少なくとも一方の主面が絶縁性を有する基板と、
前記基板の一方の主面を覆って形成され、該一方の主面の一部を露呈する開口部を有する絶縁膜と、
一方及び他方の端子部がそれぞれ前記開口部の一方側及び他方側で前記絶縁膜上に固定され、センサ部が前記一方及び他方の端子部で両側から支持された状態で前記開口部に配置されたピエゾセンサであって、前記開口部の一方側で前記絶縁膜上から前記開口部の内方へコイル状の巻回パターンをなすように形成された第１の半導体層と、前記開口部の他方側で前記絶縁膜上から前記開口部の内方へコイル状の巻回パターンをなすように形成された第２の半導体層と、前記第１及び第２の半導体層の内方端部を相互接続するように形成された導電性の質量部とを備え、前記第１及び第２の半導体層の前記絶縁膜上の外方端部を前記絶縁膜に固定して前記一方及び他方の端子部をそれぞれ構成し、前記質量部を前記第１及び第２の半導体層で三次元的に変位可能に支持して前記センサ部を構成したものと、
前記基板の一方の主面において前記開口部の底部に設けられ、前記質量部との間に静電容量を形成する電極層と
を備え、前記第１及び第２の半導体層の抵抗変化と前記静電容量の容量値変化とに基づいて前記質量部の変位を検出する構成にしたものである。
【０００８】
第１の物理量センサによれば、基板の一方の主面を上向きにした状態において、質量部は、コイル状の第１及び第２の半導体層により三次元的に変位可能に支持される。このため、質量部は、例えば基板の一方の主面に平行な横方向の加速度にも、基板の一方の主面に直交する縦方向の加速度にも応答して変位可能である。このような質量部の変位は、第１及び第２の半導体層の抵抗変化（ピエゾ抵抗効果）と静電容量の容量値変化とに基づいて検出される。静電容量の容量値は、横方向の加速度を受けたときは変化せず、縦方向の加速度を受けたときは変化するので、静電容量の容量値変化を参照することで加速度の方向が縦方向または横方向のいずれであるか判別することができる。従って、単一のピエゾセンサを用いて加速度等の物理量を二次元的に検出可能となり、チップサイズを低減できる。
【０００９】
第１の物理量センサでは、少なくとも一部が前記絶縁膜に固定され、前記第１又は第２の半導体層との間に他の静電容量を形成する他の電極層を更に備え、前記他の静電容量の容量値変化を参照して前記質量部の変位を検出する構成にしてもよい。このようにすると、例えば基板の一方の主面に平行で互いに直交するＸ及びＹ方向のいずれかの方向の加速度を受けたときに、他の静電容量の容量値変化を参照することで加速度の方向がＸ又はＹ方向のいずれであるか判別することができ、三次元的な物理量検出が可能になる。
【００１０】
この発明に係る第２の物理量センサは、
少なくとも一方の主面が絶縁性を有する基板と、
前記基板の一方の主面を覆って形成され、該一方の主面の一部を露呈する開口部を有する絶縁膜と、
一対の端子部が前記開口部の一方側で前記絶縁膜に固定され、細長いセンサ部が前記一対の端子部で一端側を支持された状態で前記開口部に配置されたピエゾセンサであって、前記開口部の一方側で前記絶縁膜上から前記開口部の内方へ並んで延長するように形成された第１及び第２の半導体層と、前記開口部の内方で前記第１及び第２の半導体層の先端部を相互接続するように形成された導電性の質量部とを備え、前記第１及び第２の半導体層の前記絶縁膜上の端部を前記絶縁膜に固定して前記一対の端子部を構成し、前記質量部を前記第１及び第２の半導体層で三次元的に変位可能に支持して前記センサ部を構成したものと、
前記基板の一方の主面において前記開口部の底部に設けられ、前記質量部との間に静電容量を形成する電極層と
を備え、前記第１及び第２の半導体層の抵抗変化と前記静電容量の容量値変化とに基づいて前記質量部の変位を検出する構成にしたものである。
【００１１】
第２の物理量センサによれば、基板の一方の主面を上向きにした状態において、質量部は、並んで延長する第１及び第２の半導体層により三次元的に変位可能に支持される。例えば基板の一方の主面を水平にした状態において基板の一方の主面に平行で互いに直交するＸ及びＹ方向のうちＹ方向を第１及び第２の半導体層の延長方向とした場合、Ｘ方向に平行な軸を回動軸として基板を回動して傾斜させると、質量部は、基板の一方の主面に直交する方向にのみ変位する。また、Ｙ方向に平行な軸を回動軸として基板を回動して傾斜させると、質量部は、基板の一方の主面に直交する方向のみならずＸ方向にも変位する。このような質量部の変位は、第１及び第２の半導体の抵抗変化と静電容量の容量値変化とに基づいて検出される。Ｘ方向に平行な軸を回動軸として基板を傾斜させたときに比べてＹ方向に平行な軸を回動軸として基板を傾斜させたときの方が第１及び第２の半導体層の抵抗変化及び静電容量の容量値変化が小さいので、このような抵抗変化及び容量値変化に基づいて傾斜角及び傾斜方向を検出することができる。従って、単一のピエゾセンサを用いて傾き等の物理量を二次元的に検出可能となり、チップサイズを低減できる。
【００１２】
この発明に係る第３の物理量センサは、
少なくとも一方の主面が絶縁性を有する基板と、
前記基板の一方の主面を覆って形成され、該一方の主面の一部を露呈する開口部を有する絶縁膜と、
前記絶縁膜上の異なる固定位置から互いに延長方向を異にして前記開口部の内方へ延長するように配置された片持ち梁形式のピエゾセンサであって、各ピエゾセンサは前記絶縁膜上から前記開口部の内方へ並んで延長するように形成された第１及び第２の半導体層と、前記開口部の内方で前記第１及び第２の半導体層の先端部を相互接続するように形成された導電性の質量部とを備え、前記第１及び第２の半導体層の前記絶縁膜上の端部を前記絶縁膜に固定して各ピエゾセンサの一対の端子部を構成し、前記質量部を前記第１及び第２の半導体層で三次元的に変位可能に支持して各ピエゾセンサのセンサ部を構成したものと、
前記基板の一方の主面において前記開口部の底部に設けられ、各ピエゾセンサ毎に前記質量部との間に静電容量を形成する１又は複数の電極層と
を備え、各ピエゾセンサ毎に前記第１及び第２の半導体層の抵抗変化と前記静電容量の容量値変化とに基づいて前記質量部の変位を検出する構成にしたものである。
【００１３】
第３の物理量センサによれば、複数の片持ち梁形式のピエゾセンサが絶縁膜上の異なる固定位置から互いに延長方向を異にして開口部の内方へ延長するように配置される。各ピエゾセンサは、前述の第２の物理量センサのピエゾセンサと同様の構成であり、同様に傾き検出が可能である。複数のピエゾセンサをそれぞれＸ方向及びＹ方向に延長するように配置することにより傾き等の物理量の二次元的検出を一層高精度で行なうことができる。また、複数のピエゾセンサを１つの開口部に配置したので、チップサイズを低減できる。
【発明の効果】
【００１４】
この発明によれば、加速度、振動、傾き等の物理量を二次元的又は三次元的に検出可能な小型の物理量センサを実現することができ、チップサイズの低減が可能となる効果が得られる。また、この発明の物理量センサは、半導体層を主体とした静電容量併用ピエゾセンサであるため、半導体製造プロセスを用いて容易に製作可能であり、周辺回路や信号処理回路等を含めて集積回路化しやすい利点もある。
【発明を実施するための最良の形態】
【００１５】
図１は、この発明の一実施形態に係る物理量センサを備えた集積回路装置を示すものである。
【００１６】
例えば単結晶シリコンからなる半導体基板１０の一方の主面は、シリコンオキサイド等からなる絶縁膜１２で覆われており、絶縁膜１２の上には、シリコンオキサイド等からなる絶縁膜１４が形成されている。
【００１７】
絶縁膜１４の上には、金属又は半導体等からなる容量電極層１６が形成されている。容量電極層１６は、シリコンナイトライド等の絶縁膜で覆われていてもよい。絶縁膜１４の上には、シリコンオキサイド等からなる絶縁膜２０が形成されている。絶縁膜２０は、容量電極層１６の上方にピエゾセンサ２２Ａのセンサ部を配置するための方形状の開口部２０ａを有する。絶縁膜２０は、容量電極層１６の端子部Ｔ３を覆うように形成されるもので、端子部Ｔ３のコンタクト部Ｋ３を露呈する接続孔２０ｂを有する。コンタクト部Ｋ３は、接続孔２０ｂを介して配線層（図示せず）に接続される。
【００１８】
ピエゾセンサ２２Ａは、一方及び他方の端子部Ｔ１及びＴ２がそれぞれ開口部２０ａの一方側及び他方側で絶縁膜２０に固定されており、センサ部が一方及び他方の端子部Ｔ１及びＴ２で両側から支持された状態で開口部２０ａに配置されている。ピエゾセンサ２２Ａは、開口部２０ａの一方側で絶縁膜２０上から開口部２０ａの内方へコイル状の巻回パターンをなすように形成された第１の半導体層２２ａと、開口部２０ａの他方側で絶縁膜２０上から開口部２０ａの内方へコイル状の巻回パターンをなすように形成された第２の半導体層２２ｂと、半導体層２２ａ，２２ｂの内方端部に連続して形成され、上面におもり層２４Ｗが固定された第３の半導体層２２ｃとを備えており、半導体層２２ａ，２２ｂの外方端部を絶縁膜２０に固定することにより端子部Ｔ１，Ｔ２が形成され、半導体層２２ｃを半導体層２２ａ，２２ｂで三次元的に変位可能に支持することによりセンサ部が構成される。半導体層２２ａ〜２２ｃは、例えばドープトポリシリコン等からなり、おもり層２４Ｗは、例えばタングステン又はタングステンシリサイド等からなる。タングステンは、密度が高いので、小さなパターンでも十分な慣性質量が得られる。半導体層２２ａ〜２２ｃと容量電極層１６との間には、静電容量が形成される。
【００１９】
半導体層２２ｂの側方には、開口部２０ａの一辺Ａ１に平行に延長するように容量電極層２２Ｘが設けられ、容量電極層２２Ｘの端子部Ｔ４は、絶縁膜２０に固定されている。半導体層２２ｂと容量電極層２２Ｘとの間には、静電容量が形成される。容量電極層２２Ｘは、片持ち梁形式のものとしたが、開口部２０ａの側壁又は絶縁膜２０上を延長する固定電極層としてもよい。
【００２０】
絶縁膜２０上には、各々ドープトポリシリコン等からなる抵抗層２２Ｐ，２２Ｑ，２２Ｒが並設されている。抵抗層２２Ｐ〜２２Ｒは、ピエゾセンサ２２Ａと共にブリッジ回路を構成するのに用いられる。抵抗層２２Ｐ〜２２Ｒは、ピエゾセンサ２２Ａといくつかの工程を共通にして形成可能である。例えば、ピエゾセンサ２２Ａに好適な不純物濃度を有するドープトポリシリコン層を堆積形成した後、ドープトポリシリコン層において抵抗層２２Ｐ〜２２Ｒを形成すべき部分の不純物濃度をイオン注入法等により調整してもよい。
【００２１】
絶縁膜２０上には、抵抗層２２Ｐ〜２２Ｒと、ピエゾセンサ２２Ａの端子部Ｔ１，Ｔ２と、容量電極層２２Ｘの端子部Ｔ４とを覆ってシリコンオキサイド等からなる層間絶縁用の絶縁膜２６が形成されている。絶縁膜２６は、絶縁膜２０の開口部２０ａに対応する開口部を有する。ピエゾセンサ２２Ａのセンサ部及び容量電極層２２Ｘの梁部は、開口部２０ａと絶縁膜２６の開口部とからなる凹状孔内に容量電極層１６の上方にて空中に浮いた状態で配置される。
【００２２】
絶縁膜２６の上には、配線層２８Ａ，２８Ｘが形成されている。配線層２８Ａは、絶縁膜２６に設けた接続孔を介してピエゾセンサ２２Ａの端子部Ｔ１のコンタクト部Ｋ１に接続される。ピエゾセンサ２２Ａの端子部Ｔ２のコンタクト部Ｋ２もコンタクト部Ｋ１と同様にして配線層（図示せず）に接続される。配線層２８Ｘは、絶縁膜２６に設けた接続孔を介して容量電極層２２Ｘの端子部Ｔ４のコンタクト部Ｋ４に接続される。
【００２３】
絶縁膜２６の上には、配線層２８Ｐ，２８Ｑ，２８Ｒが形成されている。配線層２８Ｐ〜２８Ｒは、絶縁膜２６に設けた３つの接続孔をそれぞれ介して抵抗層２２Ｐ〜２２Ｒの各一端側のコンタクト部Ｋ５〜Ｋ７にそれぞれ接続される。抵抗層２２Ｐ〜２２Ｒの各他端側のコンタクト部Ｋ８〜Ｋ１０もコンタクト部Ｋ５〜Ｋ７と同様にして３つの配線層（図示せず）に接続される。
【００２４】
絶縁膜２６の上には、配線層２８Ａ，２８Ｘ，２８Ｐ〜２８Ｒ等を覆ってシリコンナイトライド等のパッシベーション用の絶縁膜（図６について後述する）が形成される。この絶縁膜には、開口部２０ａの上方でピエゾセンサ２２Ａのセンサ部及び容量電極層２２Ｘの梁部を露呈する開口部が形成される。
【００２５】
基板１０の一方の主面を上向きにした状態において、基板１０の一方の主面に平行で互いに直交するＸ及びＹ方向のうちＹ方向を端子部Ｋ１，Ｋ２及び半導体層２２ｃの配列方向（容量電極層２２Ｘの延長方向）とした場合、半導体層２２ｃは、基板１０の一方の主面に直交する（Ｘ，Ｙ方向にも直交する）Ｚ方向の加速度（又は振動）に応答して変位する。また、半導体層２２ｃは、Ｘ方向の加速度（又は振動）にも、Ｙ方向の加速度（又は振動）にも応答して変位する。半導体層２２ｃの変位は、半導体層２２ａ，２２ｂの抵抗変化と、容量電極層１６に係る静電容量の容量値変化と、容量電極層２２Ｘに係る静電容量の容量値変化とに基づいて三次元的に検出可能である。このように半導体層２２ｃの変位を検出することで加速度（又は振動）を三次元的に検出可能となる。
【００２６】
図２は、図１に関して上記した物理量センサの使用例を示すものである。一方の電源端子Ｐ１には、抵抗層２２Ｐの一端と抵抗層２２Ｑの一端とが接続され、他方の電源端子Ｐ２には、抵抗層２２Ｒの一端とピエゾセンサ２２Ａの一端とが接続される。一方の出力端子Ｑ１には、抵抗層２２Ｑの他端とピエゾセンサ２２Ａの他端とが接続され、他方の出力端子Ｑ２には、抵抗層２２Ｐの他端と抵抗層２２Ｒの他端とが接続される。このように構成されたブリッジ回路を用いてピエゾセンサ２２Ａの半導体層２２ａ，２２ｂの抵抗変化に対応した電気信号を出力端子Ｑ１，Ｑ２から取出すことができる。
【００２７】
図２において、物理量センサＰＳは、ピエゾセンサ２２Ａの他に、静電容量ＣＺ，ＣＸを含んでいる。静電容量ＣＺは、容量電極層１６と半導体層２２ａ〜２２ｃとの間に形成された静電容量であり、半導体層２２ａ〜２２ｃのＺ方向の変位に応じて容量値が変化する。静電容量ＣＸは、容量電極層２２Ｘと半導体層２２ｂとの間に形成された静電容量であり、半導体層２２ｂのＸ方向の変位に応じて容量値が変化する。静電容量ＣＺ，ＣＸの容量値変化を参照することで加速度（又は振動）の方向を判別することができる。
【００２８】
なお、静電容量ＣＺは、容量電極層１６のサイズを小さくして容量電極層１６と半導体層２２ｃとの間にのみ形成するようにしてもよい。また、静電容量ＣＸは、容量電極２２Ｘを開口部２０ａにおいて辺Ａ１の対向辺Ａ２に平行に延長するように形成して容量電極層２２Ｘと半導体層２２ａとの間に形成するようにしてもよい。さらに、静電容量ＣＸの他に又は静電容量ＣＸの代りに、半導体層２２ｃのＹ方向の変位を検知するための静電容量を設けてもよい。
【００２９】
図３〜９は、図１の物理量センサを有する集積回路装置の製法の一例を示すもので、図３〜６には、図１のＡ−Ａ’線断面に対応する断面を示す。また、図７、図８及び図９には、図３、図４及び図５，６にそれぞれ対応する工程におけるトランジスタ部の断面を示す。図３〜９において、図１と同様の部分には同様の符号を付して詳細な説明を省略する。
【００３０】
図３，７の工程では、半導体基板１０の一方の主面に選択酸化法によりシリコンオキサイドからなるフィールド絶縁膜１２を形成する。また、絶縁膜１２の素子孔１２ａ内の基板表面には、公知の方法によりＭＯＳ型電界効果トランジスタＴＲを形成する。トランジスタＴＲにおいて、Ｆはゲート絶縁膜、Ｇはゲート電極層、Ｓ１，Ｓ２は、サイドスペーサ、Ｓ及びＤはそれぞれソース及びドレイン領域である。なお、フィールド絶縁膜１２は、いわゆるシャロウ・トレンチ・アイソレーション（ＳＴＩ）法により形成してもよい。この場合、フィールド絶縁膜１２は、シャロウトレンチにＣＶＤ（ケミカル・ベーパー・デポジション）法により形成されたシリコンオキサイド等の絶縁膜からなる。また、基板の影響を考慮して容量電極層１６の下がすべてシャロウトレンチとなるように大きなパターンでシャロウトレンチを形成するのが望ましい。
【００３１】
次に、トランジスタＴＲ及び絶縁膜１２を覆ってシリコンオキサイド又はドープトシリコンオキサイドで（ＰＳＧ［リンケイ酸ガラス］，ＢＳＧ［ボロンケイ酸ガラス］，ＢＰＤＧ［ボロン・リンケイ酸ガラス］等）からなる絶縁膜１４をＣＶＤ法等により形成する。絶縁膜１４は、パッド膜として用いられるもので、厚さを２０〜５００ｎｍ（好ましくは１００ｎｍ）とすることができる。
【００３２】
次に、絶縁膜１４上に容量電極層１６を形成する。このためには、基板上面にドープトポリシリコン、金属又は金属シリサイドからなる電極材層を被着した後、電極材層をホトリソグラフィ及びドライエッチング処理によりパターニングすればよい。電極材層の材料としては、ドープトポリシリコン、金属及び金属シリサイドのうち２つ以上のものを重ねた積層材を用いてもよい。電極材層を構成する金属としては、アルミニウム又はアルミニウム合金を用いることができ、他の例としては、金又は銀等の貴金属、タングステン、モリブデン又はチタン等の高融点金属等を用いてもよい。ポリシリコンは、ＣＶＤ法等により被着することができ、金属又はシリサイドは、スパッタ法等により被着することができる。
【００３３】
次に、絶縁膜１４上に容量電極層１６を覆ってシリコンナイトライドからなる絶縁膜１８をＣＶＤ法等により形成する。絶縁膜１８は、図６の工程でエッチングストッパ膜として用いられるもので、厚さを５０〜３５０ｎｍ（好ましくは１４０ｎｍ）とすることができる。容量電極層１６をポリシリコン層で構成する場合には、絶縁膜１８を省略してもよい。
【００３４】
図４，８の工程では、絶縁膜１８の上にシリコンオキサイド又はドープトシリコンオキサイド（ＰＳＧ，ＢＳＧ，ＢＰＳＧ等）からなる絶縁膜２０をＣＶＤ法等により形成する。ＢＰＳＧやＰＳＧはエッチングレートが速いので、後述のエッチング処理が簡単である。絶縁膜２０は、図１に示した開口部２０ａを形成するために犠牲膜として用いられるもので、厚さを１００〜１０００ｎｍ（好ましくは５００〜８００ｎｍ、更に好ましくは６５０ｎｍ）とすることができる。なお、絶縁膜２０としては、ＣＶＤ法で形成するものの他、ＳＯＧ（スピン・オン・ガラス）などのスピンコート法で形成できるシリコン酸化膜としてもよい。ＳＯＧは、ＢＰＳＧ以上にエッチングレートが速いので、後に除去する犠牲膜として好適である。ＳＯＧには、必要に応じてアニール処理（３５０〜８００℃）を施し、エッチングレートを調整することもできる。
【００３５】
次に、絶縁膜１４，１８，２０の積層には、図８に示すようにトランジスタＴＲのソース及びドレイン領域Ｓ及びＤにそれぞれ対応する接続孔２０Ｓ及び２０Ｄをホトリソグラフィ及びドライエッチング処理により形成する。この後、絶縁膜２０上には、接続孔２０Ｓ，２０Ｄを覆ってドープトポリシリコンからなるポリシリコン層２２をＣＶＤ法等により形成する。ポリシリコン層２２は、図１に示した物理量センサでは半導体層２２ａ〜２２ｃ、容量電極層２２Ｘ、抵抗層２２Ｐ〜２２Ｒ等を形成するために用いられると共に、トランジスタＴＲを含むトランジスタ部ではソース及びドレイン電極層２２Ｓ及び２２Ｄ、配線層２２Ｋ等を形成するために用いられるもので、厚さを１００〜２０００ｎｍ（好ましくは５００ｎｍ）とすることができる。
【００３６】
図５，９の工程では、ポリシリコン層２２をホトリソグラフィ及びドライエッチング処理によりパターニングして半導体層２２ａ〜２２ｃ、容量電極層２２Ｘ、抵抗層２２Ｐ〜２２Ｒ、ソース及びドレイン電極層２２Ｓ及び２２Ｄ、配線層２２Ｋ等を形成する。そして、絶縁膜２０上に層２２ａ〜２２ｃ、２２Ｘ、２２Ｐ〜２２Ｒ、２２Ｓ，２２Ｄ，２２Ｋ等を覆っておもり形成金属として例えばタングステンをスパッタ法又はＣＶＤ法（厚膜形成に好適である）等により被着してから、その被着層をホトリソグラフィ及びドライエッチング処理によりパターニングしておもり層２４Ｗ、ソース及びドレイン電極層２４Ｓ及び２４Ｄ、配線層２４Ｋ等を形成する。おもり層２４Ｗは半導体層２２ｃの上面に、ソース及びドレイン電極層２４Ｓ及び２４Ｄはソース及びドレイン電極層２２Ｓ及び２２Ｄの上面に、配線層２４Ｋは配線層２２Ｋの上面にそれぞれ形成される。タングステン層の厚さは、５００〜１０００ｎｍ（好ましくは５００ｎｍ）とすることができる。
【００３７】
なお、上記した例では、ポリシリコン層２２をパターニングした後、タングステン層をパターニングしたが、これは逆にしてもよい。すなわち、ポリシリコン層２２の上にタングステン層を形成した後、タングステン層をパターニングし、この後ポリシリコン層２２をパターニングしてもよい。また、おもり層２４Ｗの構成材料としては、タングステンの他に、Ｔａ，Ｈｆ，Ｉｒ，Ｐｔ，Ａｕなどの重い金属、Ｚｒ，Ｎｂ，Ｍｏ，ＰｄなどのＳｉとの相性が良いやや重い金属、Ｔｉ，Ｃｒ，Ｎｉ，Ｃｏ，ＣｕなどのＳｉより重く低抵抗な材料等も使用可能である。
【００３８】
図６，９の工程では、絶縁膜２０上に半導体層２２ａ〜２２ｃ、容量電極層２２Ｘ、抵抗層２２Ｐ〜２２Ｒ、ソース及びドレイン電極層２２Ｓ，２４Ｓ及び２２Ｄ，２４Ｄ、配線層２２Ｋ，２４Ｋ、おもり層２４Ｗ等を覆ってシリコンオキサイドからなる絶縁膜２６を形成する。絶縁膜２６としては、スピンオンガラス又は水素シルセスキオキサン樹脂を回転塗布法により被着した後、その被着膜に熱処理を施すなどして平坦性良好な絶縁膜を形成するのが好ましい。絶縁膜２６は、この後の工程で絶縁膜２０と同時にエッチングされるので、絶縁膜２０とエッチングレートがほぼ等しい材料とするのが望ましい。しかし、絶縁膜２０のエッチングレートを絶縁膜２６のエッチングレートより若干遅くしてもよく、このようにすると、エッチング形状が良好になると共に、洗浄乾燥時にウォータマークが残りにくい。この後、絶縁膜２６の上には、シリコンナイトライドからなるパッシベーション用の絶縁膜２９をＣＶＤ法等により形成する。
【００３９】
次に、絶縁膜２９の上に開口部２９ａに対応する孔を有するレジスト層をホトリソグラフィ処理により形成した後、レジスト層をマスクとするドライエッチング処理により絶縁膜２９を選択的に除去して開口部２９ａを形成する。そして、ドライエッチング処理に用いたレジスト層と開口部２９ａを有する絶縁膜２９とをマスクとする等方性のウェットエッチング処理により絶縁膜２６には開口部２６ａを、絶縁膜２０には開口部２０ａをそれぞれ形成する。開口部２６ａは、開口部２９ａに連続して形成され、開口部２０ａは、開口部２６ａに連続して形成される。この結果、図６に示すように半導体層２２ａ，２２ｂのコイル状部、おもり層Ｗを有する半導体層２２ｃ及び容量電極層２２Ｘの梁部は、開口部２０ａ，２６ａからなる凹状孔内で空中に浮いた状態となり、開口部２９ａ内で露呈される。等方性ウェットエッチング処理の後、公知の方法によりレジスト層を除去する。等方性ウェットエッチング処理には、例えばバッファードフッ酸等を用いることができる。また、等方性ウェットエッチング処理の代りに、等方性ドライエッチング処理を用いてもよい。この場合、絶縁膜２０をＢＰＳＧ膜で構成すると共に絶縁膜２６を４００℃でキュアしたＳＯＧ膜で構成し、絶縁膜２０，２６の積層を反応性イオンエッチング（ＲＩＥ）法又はケミカルドライエッチング（ＣＤＥ）法によりエッチングする。ＲＩＥ法ではＣＦ４＋Ｏ２ガスを用い、ＣＤＥ法ではＣＨＦ３ガスを用いることができる。
【００４０】
なお、レジスト層は、ドライエッチング処理の直後に除去してもよい。この場合、等方性ウェットエッチング処理では、開口部２９ａを有する絶縁膜２９のみをマスクとしてエッチングを行なうこととなる。
【００４１】
図１０〜１２は、図２〜９に関して上記した製法の変形例を示すものである。図１０〜１２において、図２〜９と同様の部分には同様の符号を付して詳細な説明を省略する。図１０〜１２に示す製法の特徴は、トランジスタＴＲのソース及びドレイン電極層（コンタクト層）２４Ｓ及び２４Ｄとおもり層２４Ｗとを同時に形成するようにしたことである。
【００４２】
図１０の工程は、図４の工程に対応するものである。図１０の工程では、図３の工程の後、図４に関して前述したと同様にして絶縁膜１８の上にシリコンオキサイド又はドープトシリコンオキサイド（ＰＳＧ，ＢＳＧ，ＢＰＳＧ等）からなる絶縁膜２０を形成すると共に絶縁膜２０の上にドープトポリシリコンからなるポリシリコン層２２を形成する。
【００４３】
図１１の工程では、図５に関して前述したと同様にホトリソグラフィ処理及びドライエチング処理によりポリシリコン層２２をパターニングして配線層２２Ｋを形成する。このとき、図５に示す基板部では、半導体層２２ａ〜２２ｃ、容量電極層２２Ｘ、抵抗層２２Ｐ〜２２Ｒ等が形成される。
【００４４】
次に、絶縁膜２０の上には、配線層２２Ｋ、半導体層２２ａ〜２２ｃ、容量電極層２２Ｘ、抵抗層２２Ｐ〜２２Ｒ等を覆ってレジスト層２１をホトリソグラフィ処理により形成する。レジスト層２１は、ソース接続孔２０Ｓ及びドレイン接続孔２０Ｄにそれぞれ対応する孔を有するように形成する。レジスト層をマスクとするドライエッチング処理により絶縁膜１４，１８，２０の積層にソース及びドレイン領域Ｓ及びＤにそれぞれ対応するソース接続孔２０Ｓ及びドレイン接続孔２０Ｄを形成する。この後、レジスト層２１を除去する。
【００４５】
図１２の工程では、絶縁膜２０の上に接続孔２０Ｓ，２０Ｄ、配線層２２Ｋ、半導体層２２ａ〜２２ｃ、容量電極層２２Ｘ、抵抗層２２Ｐ〜２２Ｒ等を覆っておもり形成用の金属層として例えばタングステン層２４をスパッタ法又はＣＶＤ法等により被着する。必要に応じてタングステン層２４の被着前にＴｉ層にＴｉＮ層を重ねた積層等からなるバリアメタル層を形成し、バリアメタル層の上にタングステン層２４を被着してもよい。
【００４６】
次に、タングステン層２４の上には、ホトリソグラフィ処理により配線層２２Ｋ及び半導体層２２ｃにそれぞれ対応するパターンで第１及び第２のレジスト層をホトリソグラフィ処理により形成する。
【００４７】
第１及び第２のレジスト層をマスクとするドライエッチング処理によりタングステン層２４をエッチバックする（バリアメタル層を設けた場合はバリアメタル層もエッチバックする）ことによりソース電極層２４Ｓ、ドレイン電極層２４Ｄ、配線層２４Ｋ、おもり層２４Ｗ等を形成する。ソース電極層２４Ｓ及びドレイン電極層２４Ｄは、それぞれ接続孔２０Ｓ及び２０Ｄ（図１１）を介してソース及びドレイン領域Ｓ及びＤに接続される。配線層２４Ｋ及びおもり層２４Ｗは、それぞれ配線層２２Ｋ及び半導体層２２ｃの上に形成される。
【００４８】
この後は、図６，９に関して前述したと同様にして絶縁膜２６，２９の形成処理、開口部２９ａ，２６ａ，２０ａの形成処理等を行なう。
【００４９】
図３〜１２に関して上記した製法によれば、図１の物理量センサ及びその周辺回路を含む集積回路装置を半導体製造プロセスを用いて簡単に製作することができる。また、図１０〜１２に関して上記した製法によれば、電極層（コンタクト層）２４Ｓ，２４Ｄが低抵抗のＷプラグで形成されるので、トランジスタ特性が向上する。
【００５０】
図１３は、この発明の他の実施形態に係る物理量センサを示すもので、この物理量センサは、基板の傾きを検出するのに好適なものである。
【００５１】
シリコンオキサイド等からなる絶縁膜３０は、図１に示した半導体基板１０と同様の半導体基板の一方の主面にフィールド絶縁膜（前述の絶縁膜１２に相当）及びパッド絶縁膜（前述の絶縁膜１４に相当）を介して形成されたもので、６個のピエゾセンサＸＬ，ＸＭ，ＸＳ，ＹＬ，ＹＭ，ＹＳを配置するための方形状の開口部３０ａを有する。
【００５２】
開口部３０ａの底部において、絶縁膜３０の直下のパッド絶縁膜の上には、６個の容量電極層ＣＬ，ＣＭ，ＣＳ，ＤＬ，ＤＭ，ＤＳが設けられている。容量電極層ＣＬ，ＣＭ，ＣＳ，ＤＬ，ＤＭ，ＤＳは、前述した容量電極層１６と同様にドープトポリシリコン又は金属からなるもので、シリコンナイトライド等の絶縁膜（前述の絶縁膜１８に相当）で覆われていてもよい。容量電極層ＣＬ，ＣＭ，ＣＳ，ＤＬ，ＤＭ，ＤＳは、ピエゾセンサＸＬ，ＸＭ，ＸＳ，ＹＬ，ＹＭ，ＹＳにそれぞれ対向するように配置されており、それぞれ対向するピエゾセンサと同様に長方形のパターンで形成されている。
【００５３】
容量電極層ＣＬは、絶縁膜３０の直下のパッド絶縁膜の上を開口部３０ａの一辺Ａ１１の外側へ延長するように形成された端子部Ｔｃを有し、端子部Ｔｃは、絶縁膜３０の直下のパッド絶縁膜の上にコンタクト部Ｋｃを有する。端子部Ｔｃのコンタクト部Ｋｃは、絶縁膜３０に設けた接続孔を介して配線層（図示せず）にそれぞれ接続される。容量電極層ＣＭ，ＣＳ，ＤＬ，ＤＭ，ＤＳのいずれについても、容量電極層ＣＬについて上記したと同様にコンタクト部を有する端子部が設けられ、各コンタクト部が配線層（図示せず）に接続される。
【００５４】
ピエゾセンサＸＬ，ＸＭ，ＸＳは、いずれも片持ち梁形式のものであり、開口部３０ａの辺Ａ１２の対向辺Ａ１３側で絶縁膜３０上から開口部３０ａの内方へ開口部３０ａの辺Ａ１３の隣辺Ａ１１に平行に延長するように配置されている。ピエゾセンサＸＬは、絶縁膜３０上から開口部３０ａの内方へほぼ平行に並んで延長する第１及び第２の半導体層３２及び３４と、開口部３０ａの内方で半導体層３２及び３４の先端部に連続して形成され、おもり層３８が上面に固定された第３の半導体層３６とを備えており、半導体層３２，３４の絶縁膜３０上の端部を絶縁膜３０に固定して端子部Ｔ１１，Ｔ１２が構成され、半導体層３２，３４により半導体層３６を三次元的に変位可能に支持してセンサ部が構成されている。半導体層３２，３４，３６は、ドープトポリシリコン等で構成され、おもり層３８はタングステン等で構成される。容量電極層ＣＬと半導体層３６とは、静電容量を形成する。半導体層３６の変位は、半導体層３２，３４の抵抗変化（ピエゾ抵抗効果）と容量電極層ＣＬに係る静電容量の容量値変化とに基づいて検出される。
【００５５】
ピエゾセンサＸＭ，ＸＳは、いずれもピエゾセンサＸＬと同様の構成を有するもので、ピエゾセンサＸＬとは開口部３０ａに重なる梁部の長さだけが異なる。すなわち、開口部３０ａに重なる梁部の長さは、ＸＬ，ＸＭ，ＸＳの順に「長い」、「中位」、「短い」となっている。ピエゾセンサＸＭにおいて、梁部の先端のおもり層付き半導体層（前述の半導体層３６に対応）は、容量電極層ＣＭとの間に静電容量を形成する。ピエゾセンサＸＳにおいて、梁部の先端のおもり層付き半導体層（前述の半導体層３６に対応）は、容量電極層ＣＳとの間に静電容量を形成する。ピエゾセンサＸＭ，ＸＳのいずれにおいても、梁部の先端のおもり層付き半導体層の変位は、梁部を構成する２本の半導体層（前述の半導体層３２，３４に対応）の抵抗変化と容量電極層（ＣＭ又はＣＳ）に係る静電容量の容量値変化とに基づいて検出される。
【００５６】
ピエゾセンサＹＬ，ＹＭ，ＹＳは、いずれも片持ち梁形式のものであり、開口部３０ａの辺Ａ１１の対向辺Ａ１４の側で絶縁膜３０上から開口部３０ａの内方へ開口部３０ａの辺Ａ１４の隣辺Ａ１２に平行に延長するように配置されている。ピエゾセンサＹＬ，ＹＭ，ＹＳは、それぞれピエゾセンサＸＬ，ＸＭ，ＸＳと同様の構成を有するもので、開口部３０ａに重なる梁部の長さがピエゾセンサＸＬ，ＸＭ，ＸＳとそれぞれ等しい。
【００５７】
ピエゾセンサＹＬ，ＹＭ，ＹＳにおいて、梁部の先端のおもり層付き半導体層（前述の半導体層３６に対応）は、容量電極層ＤＬ，ＤＭ，ＤＳとの間にそれぞれ静電容量を形成する。ピエゾセンサＹＬ，ＹＭ，ＹＳのいずれにおいても、梁部の先端のおもり層付き半導体層の変位は、梁部を構成する２本の半導体層（前述の半導体層３２，３４に対応）の抵抗変化と容量電極層（ＤＬ，ＤＭ又はＤＳ）に係る静電容量の容量値変化とに基づいて検出される。
【００５８】
なお、容量電極層ＣＬ，ＣＭ，ＣＳ，ＤＬ，ＤＭ，ＤＳは、ピエゾセンサＸＬ，ＸＭ，ＸＳ，ＹＬ，ＹＭ，ＹＳにそれぞれ個別的に対応させて配置したが、ピエゾセンサＸＬ，ＹＬについては容量電極層ＣＬ，ＤＬを相互接続した形で形成し、ピエゾセンサＸＭ，ＹＭについては容量電極層ＣＭ，ＤＭを相互接続した形で形成し、ピエゾセンサＸＳ，ＹＳについては容量電極層ＣＳ，ＤＳを相互接続した形で形成するようにしてもよい。
【００５９】
基板１０の一方の主面を水平にした状態において、基板１０の一方の主面に平行で互いに直交するＸ及びＹ方向のうちＹ方向をピエゾセンサＸＬ，ＸＭ，ＸＳの延長方向とした場合、Ｘ方向に平行な軸を回動軸として基板１０を破線Ｙ’で示すように回動して傾斜させたり、Ｙ方向に平行な軸を回動軸として基板１０を破線Ｘ’で示すように回動して傾斜させたりすることができる。破線Ｙ’で示すように基板１０を傾斜させたときの傾きを「Ｘ傾き」と称し、破線Ｘ’で示すように基板１０を傾斜させたときの傾きを「Ｙ傾き」と称する。
【００６０】
次の表１には、ＸＬ，ＸＭ，ＸＳの各ピエゾセンサ毎にＸ傾きに応じた抵抗の大きさ及び静電容量の大きさと、Ｙ傾きに応じた抵抗の大きさ及び静電容量の大きさとを示す。ここで、センサＸＬを代表として説明すると、抵抗は、半導体層３２及び３４の抵抗を合計したものに相当し、静電容量は、半導体層３６と容量電極層ＣＬとの間の静電容量に相当する。Ｘ傾き及びＹ傾きのいずれについても、傾斜角は、０°，４５°，９０°の３通りとした。傾斜角０°の状態が基板１０の一方の主面を水平にした状態に対応する。
【表１】
2005221450.tif 000003
表１において、「ＭＡＸ」、「ＭＩＤ」、「ＭＩＮ」は、それぞれ「最大」、「中位」、「最小」を意味する。「−」は、傾斜角の増大に伴って変化がないことを意味し、左向きの矢印は、左側の記載事項と同じであることを意味する。「短絡」は、梁部の先端のおもり層付き半導体層（例えば３６）が容量電極層（例えばＣＬ）と接触した状態にあることを意味し、「Ｘ時より小」は、Ｘ傾き時に比べて変化が小さいことを意味する。なお、物理量センサ全体の静電容量が大きくなると、基板下面方向（Ｚ軸マイナス方向）への変位であることを意味し、逆に物理量センサ全体の静電容量が小さくなると、基板上面方向（Ｚ軸プラス方向）への変位であることを意味する。従って、傾きの他に、Ｚ方向を含めた三次元的な変位状態を検出することができる。
【００６１】
表１によれば、開口部３０ａに重なる梁部の長さが短くなるほど（センサＸＬ，ＸＭ，ＸＳのうちＸＬよりＸＭの方が、さらにはＸＭよりＸＳの方が）抵抗変化が小さくなることがわかる。また、例えばセンサＸＬについては、４５°のＸ傾き時に抵抗の大きさ及び静電容量の大きさがいずれも「ＭＩＤ」であるのに対し、４５°のＹ傾き時には抵抗の大きさ及び静電容量の大きさがいずれもＸ傾き時より小さい。これは、Ｘ傾き時には半導体層３６が基板１０の一方の主面に直交する方向にのみ変化するのに対し、Ｙ傾き時には半導体層３６が基板１０の一方の主面に直交する方向のみならずＸ方向にも変位するためである。従ってセンサＸＬ，ＸＭ，ＸＳの抵抗変化及び容量値変化に基づく電気信号を組合せる（例えば和をとる）ことにより傾斜角及び傾斜方向を検出することができる。
【００６２】
センサＹＬ，ＹＭ，ＹＳについては、表１において「ＸＬ」を「ＹＬ」と、「ＸＭ」を「ＹＭ」と、「ＸＳ」を「ＹＳ」と、「Ｘ傾き」を「Ｙ傾き」と、「Ｙ傾き」を「Ｘ傾き」と、「Ｘ時」を「Ｙ時」とそれぞれ読替えることで各センサ毎にＹ傾きに応じた抵抗の大きさ及び静電容量の大きさと、Ｘ傾きに応じた抵抗の大きさ及び静電容量の大きさとを知ることができる。センサＸＬ，ＸＭ，ＸＳの場合と同様にセンサＹＬ，ＹＭ，ＹＳの抵抗変化及び容量値変化に基づく電気信号を組合せる（例えば和をとる）ことにより傾斜角及び傾斜方向を検出することができる。また、加速が加わったときも同様の信号の変化を検出できる。例えば、等加速度運動であれば出力が一定となり、加速又は減速があるときは時間的変化から同一基板内（又は外部）の演算回路により加速度を算出可能である。
【００６３】
図１３に示した物理量センサによれば、センサＸＬ，ＸＭ，ＸＳ及びセンサＹＬ，ＹＭ，ＹＳを併用することでＸ傾き及びＹ傾きを精度良く検出することができる。また、図１３の物理量センサは、図３〜１２に関して前述した製法を準用して半導体製造プロセスにより簡単に製作可能である。
【００６４】
上記した実施形態において、導電性質量部は、半導体層（１６又は３６）におもり層（２４Ｗ又は３８）を重ねて構成したが、おもり層に半導体層を重ねて構成してもよい。また、おもり層を省略し、半導体層を厚くするなどして半導体層におもり機能を持たせたり、半導体層を省略し、おもり機能を有する導電層（例えばタングステン層）で２本の半導体層（２２ａと２２ｂ又は３２と３４）を相互接続するようにしてもよい。
【図面の簡単な説明】
【００６５】
【図１】この発明の一実施形態に係る物理量センサを備えた集積回路装置を示す斜視図である。
【図２】図１の物理量センサの使用例を示す回路図である。
【図３】図１の物理量センサを備えた集積回路装置の製法の一例における絶縁膜形成工程を示す断面図である。
【図４】図３の工程に続く絶縁膜形成工程及びポリシリコン堆積工程を示す断面図である。
【図５】図４の工程に続くポリシリコンパターニング工程及びタングステン堆積・パターニング工程を示す断面図である。
【図６】図５の工程に続く保護膜形成工程及び開口部形成工程を示す断面図である。
【図７】図３の工程におけるトランジスタ部を示す断面図である。
【図８】図４の工程におけるトランジスタ部を示す断面図である。
【図９】図５，６の工程におけるトランジスタ部を示す断面図である。
【図１０】図２〜９の製法の変形例において絶縁膜形成工程及びポリシリコン堆積工程を示す断面図である。
【図１１】図１０の工程に続くポリシリコンパターニング工程及び接続孔形成工程を示す断面図である。
【図１２】図１１の工程に続くタングステン堆積・パターニング工程を示す断面図である。
【図１３】この発明の他の実施形態に係る物理量センサを示す斜視図である。
【図１４】従来のピエゾセンサを示す上面図である。
【符号の説明】
【００６６】
１０：半導体基板、１２，１４，２０，３０：絶縁膜、１６，２２Ｘ，ＣＬ，ＣＭ，ＣＳ，ＤＬ，ＤＭ，ＤＳ：容量電極層、２２Ｐ〜２２Ｒ：抵抗層、２２Ａ，ＸＬ，ＸＭ，ＸＳ，ＹＬ，ＹＭ，ＹＳ：ピエゾセンサ、２２ａ〜２２ｃ：半導体層、２４Ｗ：おもり層、ＣＸ，ＣＺ：静電容量、ＰＳ：物理量センサ。
【図１】
2005221450.tif 000004
【図２】
2005221450.tif 000005
【図３】
2005221450.tif 000006
【図４】
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【図５】
2005221450.tif 000008
【図６】
2005221450.tif 000009
【図７】
2005221450.tif 000010
【図８】
2005221450.tif 000011
【図９】
2005221450.tif 000012
【図１０】
2005221450.tif 000013
【図１１】
2005221450.tif 000014
【図１２】
2005221450.tif 000015
【図１３】
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【図１４】
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