(57)【要約】【課題】ベース抵抗とベース・コレクタ間容量を低減し、かつ、高い遮断周波数での動作が可能なバイポーラ型の半導体装置及びその製造方法を提供する。また、その半導体装置を用いた光伝送システムを提供する。【解決手段】エミッタ１２と外部ベース１８を絶縁膜サイドウォール１７で分離し、絶縁膜サイドウォール１７下面とエミッタ１２下面が略同一平面であり、かつ、ベース引出し電極１９とコレクタ領域３を絶縁膜８で分離した構造。【選択図】  図１
2005026483.tif 000002
【特許請求の範囲】
【請求項１】
エミッタ領域と、コレクタ領域と、前記エミッタ領域と前記コレクタ領域との間に位置するベース領域と、開口部を有する絶縁膜と、前記ベース領域と電気的に接続されるよう構成されたベース引出し領域とを具備して成り、
前記ベース領域は単結晶ベース層を含んで成り、前記ベース引出し領域の下面は前記絶縁膜と接し、前記単結晶ベース層は前記絶縁膜の前記開口部内に形成され、前記エミッタ領域は高濃度単結晶エミッタ層を含んで成り、前記単結晶ベース層の幅が前記コレクタ領域の幅より短いことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ベース引出し領域は、第２導電型の単結晶半導体領域と第２導電型の多結晶半導体領域とを具備して成り、前記単結晶半導体領域は、前記ベース領域上に形成され、前記多結晶半導体領域は、前記絶縁膜上に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記多結晶半導体領域上に、シリサイド層が形成されていることを特徴とする半導体装置。
【請求項４】
第１導電型の第１コレクタ領域と、
前記第１コレクタ領域上にあり、開口部を有する第１絶縁膜と、
前記開口部内の前記第１コレクタ領域上に形成された第１導電型の第２コレクタ領域と、
前記第２コレクタ領域上に形成された第２導電型のベース領域と、
前記第１絶縁膜上でかつ、前記ベース領域の側面に接して形成された第２導電型の多結晶半導体ベース領域と、
前記ベース領域上に接して形成された第１導電型のエミッタ領域と、
前記エミッタ領域の側面を覆い、かつ、前記ベース領域上に接して形成された第２絶縁膜と、
前記第２絶縁膜の周囲の前記ベース領域上および前記多結晶半導体ベース領域上に接して形成された第２導電型のベース引出し領域とを具備して成り、
前記エミッタ領域下面と前記第２絶縁膜下面とが略同一平面であることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記ベース引出し領域は、第２導電型の単結晶半導体領域と第２導電型の多結晶半導体領域とを具備して成り、前記単結晶半導体領域は、前記ベース領域上に形成され、前記多結晶半導体領域は、前記多結晶半導体ベース領域上に形成されていることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記多結晶半導体領域上に、シリサイド層が形成されることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１絶縁膜は、上層膜および下層膜を具備して成り、
前記上層膜は第１開口部を有し、前記下層膜は第２開口部を有し、
前記第２開口部は前記第１開口部を含み、かつ、第１開口部より広い領域であり、
前記第２コレクタ領域は、前記第１開口部の周囲で前記上層膜下面に接する
ことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記第２コレクタ領域および前記ベース領域は、単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンを含んで成り、前記エミッタ領域は、単結晶シリコンを含んで成ることを特徴とする半導体装置。
【請求項９】
第１導電型の第１コレクタ領域上に第１絶縁膜を形成する工程と、
前記第１絶縁膜に開口部を形成して前記第１コレクタ領域表面の一部を露出させる工程と、
露出した前記第１コレクタ領域表面の開口部内に第１導電型の第２コレクタ領域を形成する工程と、
前記第２コレクタ領域上および前記第１絶縁膜上に、それぞれ、第２導電型のベース領域および第２導電型の多結晶半導体ベース領域を略同時に形成する工程と、
前記ベース領域上に、第１導電型のエミッタ層を形成する工程と、
前記エミッタ層上に単層または多層の島状パターン層を形成する工程と、
前記エミッタ層の前記島状パターンが形成された範囲が残るように前記エミッタ層をエッチングし、エッチングされた範囲の前記ベース領域および前記多結晶半導体ベース領域表面を露出させる工程と、
前記島状パターン層および前記エミッタ層の側壁に第２絶縁膜によるサイドウォールを形成する工程と、
前記島状パターン層と前記サイドウォールとをマスクとして、前記ベース領域および前記多結晶半導体ベース領域上に、それぞれ、第２導電型の外部ベース領域および第２導電型の多結晶半導体ベース引出し領域を形成する工程と
を含んで成ることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記第１絶縁膜を形成する工程は、上層膜および下層膜を形成する工程と、前記上層膜に第１開口部を形成する工程と、前記下層膜に前記第１開口部より広い第２開口部を形成する工程とを含んで成り、
前記第２コレクタ領域を形成する工程は、該第２コレクタ領域の表面が前記上層膜の下面に接するまで選択成長させる工程を含んで成る
ことを特徴とする半導体装置の製造方法。
【請求項１１】
第１導電型の第１コレクタ領域上に開口部を有する第１絶縁膜を形成する第１の工程と、
選択成長法により、前記第１コレクタ領域表面の前記開口部内のみに第１導電型の第２コレクタ領域を形成する第２の工程と、
全面成長法により、前記第２コレクタ領域上および前記第１絶縁膜上に、それぞれ、第２導電型のベース領域および第２導電型の多結晶半導体ベース領域を略同時に形成する第３の工程と、
全面成長法により、前記ベース領域上に、第１導電型のエミッタ層を形成する第４の工程と、
前記エミッタ層上に単層または多層の島状パターン層を形成する第５の工程と、
前記島状パターン層をマスクとして、第２導電型の半導体がエッチングされないウェットエッチング法により、前記エミッタ層を前記島状パターン層範囲のみ残し、前記ベース領域および前記多結晶半導体ベース領域表面を露出させる第６の工程と、
全面的に第２絶縁膜を堆積し、異方性のドライエッチング法により、前記島状パターン層および前記エミッタ層の側壁に第２絶縁膜によるサイドウォールを形成する第７の工程と、
前記島状パターン層および前記第２絶縁膜によるサイドウォールをマスクとして、選択成長法により、前記ベース領域および前記多結晶半導体ベース領域上に、それぞれ、第２導電型の外部ベース領域および第２導電型の多結晶半導体ベース引出し領域を形成する第８の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記第１の工程は、前記第１絶縁膜を上層膜および下層膜の２層膜で形成する工程と、前記上層膜に第１開口部を形成する工程と、前記第１開口部より広い第２開口部を前記下層膜に形成する工程とを含んで構成され、
前記第２の工程は、選択成長法により前記第２コレクタ領域表面が前記上層膜下面に接するまで形成する工程を含んで構成される
ことを特徴とする半導体装置の製造方法。
【請求項１３】
光信号を受け電気信号を出力する受光素子と、該受光素子からの電気信号を受ける第１増幅回路と、該第１増幅回路の出力を受ける第２増幅回路と、所定のクロック信号に同期して前記第２増幅回路の出力をデジタル信号に変換する識別器とを有する光受信システムを具備して成る光伝送システムであって、
前記第１増幅回路は、前記受光素子にそのベースが接続された第１バイポーラトランジスタと、該第１バイポーラトランジスタのコレクタにそのベースが接続されそのコレクタが前記第２増幅回路の入力に接続された第２バイポーラトランジスタとを含んで成り、
前記第１および第２バイポーラトランジスタの少なくとも一方は、請求項１乃至８のいずれか１項に記載の半導体装置により構成されている
ことを特徴とする光伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に超高速バイポーラ型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、高速バイポーラトランジスタとして、シリコン選択エピタキシャル法を用いたバイポーラトランジスタが知られている（例えば特許文献１参照）。この従来例を、以下、従来例１と言う。図２は従来例１のバイポーラトランジスタの断面図である。図２において、参照符号１０１はシリコン基板、１０２は高濃度ｎ型埋込層、１０３は低濃度ｎ型埋込層（単結晶シリコン）、１０４は素子分離絶縁膜、１０５はコレクタ・ベース分離絶縁膜、１０６はベース引出し電極、１０７、１０７ａ、１１３、１１６はエミッタ・ベース分離絶縁膜、１０８は低濃度ｎ型埋込層（単結晶シリコン・ゲルマニウム）、１０９はｐ型真性ベース層（単結晶シリコン・ゲルマニウム）、１１０はｐ型外部ベース層（多結晶シリコン・ゲルマニウム）、１１１は低濃度キャップ層（単結晶シリコンもしくは単結晶シリコン・ゲルマニウム）、１１２は低濃度多結晶シリコン（もしくは低濃度多結晶シリコン・ゲルマニウム）、１１４はエミッタ電極、１１５はエミッタ領域、１１６は絶縁膜、１１７は高濃度ｎ型コレクタ引出し層、１１８は電極である。
【０００３】
従来例１では、エミッタ電極から低濃度キャップ層１１１にｎ型不純物を熱拡散させ、エミッタ領域１１５を形成している。また、ｐ型真性ベース層１０９とベース引出し電極１０６の接続にｐ型真性ベース層１０９と同時に形成したｐ型外部ベース層１１０を用いている。
【０００４】
また、他の従来例（以下、従来例２と言う）として、以下のようなバイポーラトランジスタが知られている（例えば特許文献２参照）。図３は従来例２のバイポーラトランジスタの断面図である。参照番号２０１は第１のＮ型シリコン層、２０２は第１のシリコン酸化膜、２０３は多結晶シリコン層、２０４は第２のシリコン酸化膜、２０５はシリコン窒化膜、２０６はエミッタ開口部、２０７、２１２はサイドウォール、２０８は第２のＮ型シリコン層、２０９はＮ型多結晶シリコン層、２１０はシリコンゲルマニウムベース層、２１１は第３のＮ型シリコン層、２１３はＮ＋多結晶シリコン層、２１４は第３のシリコン酸化膜である。
【０００５】
従来例２では、シリコンゲルマニウムベース層１１０とベース引出しである多結晶シリコン層２０３との接続は、第２のＮ型シリコン層と同時に形成したＮ型多結晶シリコン層２０９を多結晶シリコン層２０３からのＰ型不純物熱拡散を用いて行っている。また、シリコンゲルマニウムベース層１１０はサイドウォール２０７の下端に達するように形成したのち、サイドウォール２０７で囲まれた、シリコンゲルマニウムベース層１１０にエミッタである第３のＮ型シリコン層が選択的に形成されている。
【特許文献１】
特開平１０−７９３９４号公報
【特許文献２】
特開平１０−９２８３７号公報
【０００６】
【発明が解決しようとする課題】
バイポーラトランジスタの高性能化には、高い遮断周波数と低いベース抵抗、さらに低いベース・コレクタ間容量が必要である。遮断周波数の増加には、ベース層の膜厚を薄くすることが必須である。しかしながら、ベース層の薄層化はベース抵抗の増大と耐圧の低下を招くため、ベース層の高濃度化が必要である。ベース層を高濃度化した場合、エミッタ濃度が相対的に下がり、トランジスタの電流増幅率が低下する。近年、エミッタとベース間にヘテロ接合を用いて、電流増幅率を増加させるヘテロバイポーラトランジスタが使われている。前記従来例１の構造もこのヘテロバイポーラトランジスタである。また、ベース・コレクタ間容量は、高速化のためのコレクタ層高濃度化により、増加する傾向にある。このため、自己整合形成等の技術を用いて接合面積を縮小することが必要となっている。
【０００７】
図２に示した従来例１のバイポーラトランジスタにおいて、ベース抵抗を低減するためには、エミッタ・ベース分離絶縁膜１０７ａと１１３の膜厚を薄くし、真性領域とベース引出し電極１１６の距離を短くすることが考えられる。この構造においては、外部ベース層１１０はベース引出し電極１１６のエミッタ側端からほぼ外その膜厚分だけエミッタ方向へ形成される。さらに、低濃度キャップ層１１１を形成すると、その膜厚分だけ低濃度多結晶シリコン１１２がエミッタ方向へ形成される。また、エミッタ電極１１４からリンを低濃度キャップ層１１１に熱拡散し、エミッタ領域１１５を形成しているため、エミッタ領域周辺は真性領域から外部ベース方向へ、その領域深さ分だけ広がる。したがって、真性領域とベース引出し電極の距離が、外部ベース層の膜厚と低濃度キャップ層の膜厚とエミッタ領域深さの３者の和より短ければ、エミッタが低濃度多結晶シリコン１１２領域へ形成されるため、再結合によるベース電流のリークが増大する。このため、この構造で、低リーク電流の良好な電気的特性を得るには真性領域とベース引出し電極の距離を前記の和より広くする必要があった。また、ベース・コレクタ間容量低減のためトランジスタを微細化する場合においても、真性領域周辺にこの真性領域とベース引出し電極の距離が必要であるため、容量の周辺成分を低減することが困難であった。
【０００８】
また、ベース抵抗を低減するもう１つの方法として、ベース層とベース引出し電極１１６をつなぐ外部ベース層１１０の低抵抗化である。これには外部ベース層１１０の高濃度化と外部ベース層領域の拡大が考えられる。外部ベース層の高濃度化には熱処理温度あるいは時間を増やし、ベース引出し電極からの不純物拡散を増加させる方法があるが、それによる真性領域不純物プロファイルの再分布が避けられず、トランジスタ高速化の障害となる。外部ベース層領域の拡大はベース層、ベース引出し電極との接触面積を増加させて、抵抗を下げる方法であるが、同時にベース・コレクタ接合面積が増大し、ベース・コレクタ間容量の増加を招く。
【０００９】
次に、図３に示す従来例２では、エミッタ層２１１の周囲がサイドウォール２０７で覆われており、前記のベース電流のリークを防止する方法の１つであり、サイドウォール２０７の膜厚を薄くすることで、真性ベース以外のベース層の距離を短くできる。しかし、その製法上、ベース層２１０の膜厚が真性領域に比べて、サイドウォール２０７下面では薄くなるため、この部分でベース層のシート抵抗が増加する。また、サイドウォール２０７の内側にのみベース層２１０が形成された場合、熱処理により多結晶シリコン層２０３から不純物を拡散し、ベース層２１０と多結晶シリコン層２０３との接続を形成するとしている。しかし、多結晶シリコン層２０３下部にはｐ型層が深く形成されるため、ベース・コレクタ間容量の増加を招き、また、ベース層も熱拡散により厚くなるため、高速化を狙った薄いベース層形成には限界があった。
【００１０】
このように、従来構造および製造方法では、高い遮断周波数と低いベース抵抗と低いベース・コレクタ間容量を同時に満たすことは困難であった。
【００１１】
そこで、本発明の目的は、ベース抵抗とベース・コレクタ間容量を低減し、かつ、高い遮断周波数での動作が可能なバイポーラ型の半導体装置及びその製造方法を提供することにある。
【００１２】
また、本発明の他の目的は、ベース抵抗とベース・コレクタ間容量を低減し、かつ、高い遮断周波数での動作が可能なバイポーラ型の半導体装置を用いた光伝送システムを提供することにある。
【００１３】
【課題を解決するための手段】
本願によって開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１４】
すなわち、本発明に係る半導体装置は、エミッタ領域と、コレクタ領域と、エミッタ領域とコレクタ領域との間に位置するベース領域と、開口部を有する絶縁膜と、ベース領域と電気的に接続されるよう構成されたベース引出し領域とを具備して成り、ベース領域が単結晶ベース層を含んで成り、ベース引出し領域の下面が前記絶縁膜と接し、単結晶ベース層が前記絶縁膜の前記開口部内に形成され、エミッタ領域が高濃度単結晶エミッタ層を含んで成り、単結晶ベース層の幅がコレクタ領域の幅より短いことを特徴とする。
【００１５】
ベース引出し領域は、第２導電型の単結晶半導体領域と第２導電型の多結晶半導体領域とを具備して成るようにしてもよい。この場合、単結晶半導体領域は、ベース領域上に形成されるようにしてもよく、また、多結晶半導体領域は、絶縁膜上に形成されるようにしてもよい。さらに、多結晶半導体領域上にシリサイド層が形成されるようにしてもよい。
【００１６】
また、本発明に係る半導体装置は、第１導電型の第１コレクタ領域と、第１のコレクタ領域上にあり開口部を有する第１絶縁膜と、開口部内の前記第１コレクタ領域上に形成された第１導電型の第２コレクタ領域と、第２コレクタ領域上に形成された第２導電型のベース領域と、第１絶縁膜上でかつ前記ベース領域の側面に接して形成された第２導電型の多結晶半導体ベース領域と、ベース領域上に接して形成された第１導電型のエミッタ領域と、エミッタ領域の側面を覆いかつ前記ベース領域上に接して形成された第２絶縁膜と、第２絶縁膜の周囲の前記ベース領域上および前記多結晶半導体ベース領域上に接して形成された第２導電型のベース引出し領域とを具備して成り、エミッタ領域下面と第２絶縁膜下面とが略同一平面であることを特徴とする。
【００１７】
ベース引出し領域は、第２導電型の単結晶半導体領域と第２導電型の多結晶半導体領域から構成されるようにしてもよい。この場合、単結晶半導体領域はベース領域上に形成されるようにしてもよく、また、多結晶半導体領域は多結晶半導体ベース領域上に形成されるようにしてもよい。さらに、多結晶半導体領域上にシリサイド層を形成してもよい。
【００１８】
第１絶縁膜は、上層膜および下層膜の２層膜で構成されるようにしてもよい。この場合、上層膜は第１開口部を有し、下層膜は第２開口部を有し、第２開口部は第１開口部を含み、かつ、第１開口部より広い領域であり、第２コレクタ領域は、第１開口部の周囲、望ましくは全周で、上層膜下面に接するようにしてもよい。
【００１９】
第２コレクタ領域およびベース領域は、単結晶シリコン・ゲルマニウムあるいは単結晶シリコン・ゲルマニウム・カーボンを含んで成るようにしてもよい。また、エミッタ領域は、単結晶シリコンを含んで成るようにしてもよい。
【００２０】
本発明に係る半導体装置の製造方法は、第１導電型の第１コレクタ領域上に第１絶縁膜を形成する工程と、第１絶縁膜に開口部を形成して第１コレクタ領域表面の一部を露出させる工程と、露出した第１コレクタ領域表面の開口部内に第１導電型の第２コレクタ領域を形成する工程と、第２コレクタ領域上および第１絶縁膜上に、それぞれ、第２導電型のベース領域および第２導電型の多結晶半導体ベース領域を略同時に形成する工程と、ベース領域上に第１導電型のエミッタ層を形成する工程と、エミッタ層上に単層または多層の島状パターン層を形成する工程と、エミッタ層の島状パターンが形成された範囲が残るようにエミッタ層をエッチングし、エッチングされた範囲のベース領域および多結晶半導体ベース領域表面を露出させる工程と、島状パターン層およびエミッタ層の側壁に第２絶縁膜によるサイドウォールを形成する工程と、島状パターン層とサイドウォールとをマスクとして、ベース領域および多結晶半導体ベース領域上に、それぞれ、第２導電型の外部ベース領域および第２導電型の多結晶半導体ベース引出し領域を形成する工程とを含んで成ることを特徴とする。
【００２１】
第１絶縁膜を形成する工程は、上層膜および下層膜を形成する工程と、上層膜に第１開口部を形成する工程と、下層膜に第１開口部より広い第２開口部を形成する工程とを含んで成るようにしてもよく、また、第２コレクタ領域を形成する工程は、第２コレクタ領域の表面が上層膜の下面に接するまで選択成長させる工程を含んで成るようにしてもよい。
【００２２】
また、本発明に係る半導体装置の製造方法は、第１導電型の第１コレクタ領域上に開口部を有する第１絶縁膜を形成する第１の工程と、選択成長法により第１コレクタ領域表面の開口部内のみに第１導電型の第２コレクタ領域を形成する第２の工程と、全面成長法により第２コレクタ領域上および前記第１絶縁膜上にそれぞれ第２導電型のベース領域および第２導電型の多結晶半導体ベース領域を略同時に形成する第３の工程と、全面成長法によりベース領域上に第１導電型のエミッタ層を形成する第４の工程と、エミッタ層上に単層あるいは多層の島状パターン層を形成する第５の工程と、島状パターン層をマスクとして第２導電型の半導体がエッチングされないウェットエッチング法によりエミッタ領域を島状パターン層範囲のみ残し、ベース領域および多結晶半導体ベース領域表面を露出させる第６の工程と、全面的に第２絶縁膜を堆積し、異方性のドライエッチング法により島状パターン層およびエミッタ層の側壁に第２絶縁膜によるサイドウォールを形成する第７の工程と、島状パターン層と第２絶縁膜によるサイドウォールとをマスクとして、選択成長法によりベース領域および多結晶半導体ベース領域上にそれぞれ第２導電型の単結晶の外部ベース領域および第２導電型の多結晶半導体ベース引出し領域を形成する第８の工程とを含んで成ることを特徴とする。
【００２３】
第１の工程は、第１絶縁膜を上層膜と下層膜の２層膜で形成する工程と、上層膜に第１開口部を形成する工程と、第１開口部より広い第２開口部を下層膜に形成する工程を含んで構成されるようにしてもよく、また、第２の工程は、選択成長法により第２コレクタ領域表面が上層膜下面に接するまで形成する工程を含んで構成されるようにしてもよい。
【００２４】
本発明に係る光伝送システムは、光信号を受け電気信号を出力する受光素子と、受光素子からの電気信号を受ける第１増幅回路と、第１増幅回路の出力を受ける第２増幅回路と、所定のクロック信号に同期して第２増幅回路の出力をデジタル信号に変換する識別器とを有する光受信システムを具備して成る光伝送システムであって、第１増幅回路は、受光素子にそのベースが接続された第１バイポーラトランジスタと、第１バイポーラトランジスタのコレクタにそのベースが接続されそのコレクタが第２増幅回路の入力に接続された第２バイポーラトランジスタとを含んで成り、第１および第２バイポーラトランジスタの少なくとも一方が上記のいずれかの半導体装置により構成されていることを特徴とする。
【００２５】
【発明の実施の形態】
本発明に係るバイポーラ型半導体装置の好適な実施の形態は、第１コレクタ領域上の絶縁膜開口部領域のみに第２コレクタ領域とベース領域が積層形成されており、ベース領域上の一部に側壁が絶縁膜サイドウォールで覆われたエミッタ領域が形成され、また、その絶縁膜サイドウォールの周囲のベース領域上に外部ベースが形成され、さらに、絶縁膜上に多結晶半導体ベースと多結晶半導体ベース引出し電極が積層形成されていて、エミッタ底面とエミッタ周囲の絶縁膜サイドウォール下面が略同一平面上である構造である。
【００２６】
この構造を採用することにより、エミッタ領域周辺でのリーク電流を増加させずに、エミッタ領域と外部ベース領域の距離を縮小可能である。また、この間のべ−ス層膜厚がエミッタ領域下と同じであり、さらに、ベース領域に比べて高濃度ｐ型化が可能な外部ベース領域を、ベース層と多結晶半導体ベース引出し電極との接続に用いることできる。これらの結果、ベース抵抗を低減できる。また、ベース層を薄くした場合、従来構造ではベース層と多結晶半導体ベース引出し電極間の接続抵抗が増大する問題があったが、本発明の構造では、ベース層を薄くした場合においても接続抵抗が増大しないため、従来のものよりも薄いベース層形成が可能となり、高い遮断周波数が得られる。
【００２７】
また、外部ベースが高濃度化できることと多結晶半導体ベースが存在することにより、外部ベース領域を狭くしてもベース抵抗の増加が避けられるため、外部ベース領域を狭くでき、従って、ベース・コレクタ領域面積を低減できる。さらに、ベース領域周辺の多結晶半導体ベース領域の下は絶縁膜が形成されているため、コレクタ・ベース間寄生容量が低減できる。
【００２８】
次に、本発明に係る半導体装置及びその製造方法の好適な実施の形態につき、具体的な実施例を用いて添付図面を参照しながら以下詳細に説明する。
＜実施例１＞
図１に、本発明に係る半導体装置の第１の実施例の断面図を示す。図１において、参照符号１はｐ型シリコン基板、２は高濃度コレクタ埋込み層、３は低濃度コレクタ層、４、７、８、２０、２３はシリコン酸化膜、５はコレクタ吊り上げ高濃度層、６はｐ型拡散層、９は単結晶シリコンコレクタ層、１０は単結晶シリコンベース層、１１は多結晶シリコンベース、１２はエミッタ領域、１７はシリコン酸化膜サイドウォール、１８は外部ベース、１９は多結晶シリコンベース引出し電極、２１は多結晶シリコンエミッタ電極、２２はシリサイド層、２４、２５、２６はそれぞれエミッタ電極、ベース電極、コレクタ電極である。
【００２９】
本実施例の図１の構造を有するバイポーラ型の半導体装置の製造方法を、図３から図１１を用いて、以下、工程順に説明する。
【００３０】
先ず、図４に示した構造を形成する工程から説明する。シリコン基板１中にベース層形成予定領域からコレクタ電極形成予定領域までを露出させたホトレジストマスクを用いて、砒素あるいはアンチモンのｎ型不純物をイオン注入法により導入し、熱拡散により高濃度ｎ型コレクタ埋込層２形成した後、シリコンエピタキシャル成長によりｎ型低濃度コレクタ層３を形成する。その後、ベース層およびコレクタ電極領域以外の低濃度コレクタ層３表面をＬＯＣＯＳ法によりシリコン酸化膜４を形成する。または、ベース層およびコレクタ電極領域以外の低濃度コレクタ層３をドライエッチング法にて３００から４００ｎｍ程度掘り込み、シリコン酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いてシリコン酸化膜４を埋め込むことによって形成しても良い。
【００３１】
その後、コレクタ電極形成領域のみに高濃度のリンをイオン注入し、熱拡散を行い、コレクタ吊り上げ高濃度層５を形成する。
【００３２】
次に、高濃度ｎ型コレクタ埋込層２周囲を幅０．４μｍ程度の溝状の開口を有するホトレジストマスクを用いて、シリコン酸化膜４とシリコン基板１中に深さ３μｍ程度の溝を形成する。この溝の底面にｐ型不純物をイオン注入し、ｐ型拡散層６を形成する。このｐ型拡散層はトランジスタ間のリーク電流を低減する役割を有する。この溝内に溝幅以上の膜厚のシリコン酸化膜７を埋め込む。シリコン酸化膜７は、溝内表面を薄く熱酸化した後、ＣＶＤ法により全面に堆積しても良い。シリコン酸化膜４と低濃度コレクタ層３とコレクタ吊り上げ高濃度層５上のシリコン酸化膜７をドライエッチングあるいはＣＭＰ法にて除去する。このとき、低濃度コレクタ層３およびコレクタ吊り上げ高濃度層５表面がダメージを受けないように、シリコン窒化膜とシリコン酸化膜の積層膜で保護しても良い。この場合、溝形成前に、積層保護膜を全面に形成しておく必要がある。表面のシリコン酸化膜７除去後、積層保護膜を除去すると、図４の構造となる。
【００３３】
次に、３０  ｎｍのシリコン酸化膜８を堆積する。このシリコン酸化膜の膜厚は、後に選択成長を行うコレクタ層の膜厚と同じ位にする。このシリコン酸化膜８上に低濃度コレクタ層３より狭い範囲の開口部を有するホトレジストパターンを形成し、ウェットエッチを用いて、シリコン酸化膜８を除去する。このとき、ホトレジストパターンを形成後、低濃度コレクタ層３にリンをイオン注入し、ｎ型コレクタ領域を形成しても良い。形成されたの開口部の低濃度コレクタ層３上に、３０  ｎｍ程度のｎ型シリコンを選択成長し、コレクタ層９を形成する。連続して、５  ｎｍ程度のｐ型シリコンを全面成長し、コレクタ層９上にはベース層１０を、シリコン酸化膜８上には多結晶シリコンベース層１１を同時に形成する。さらに連続して、１５  ｎｍ程度のｎ型シリコン層を全面成長し、ベース層１０上にはエミッタ層１２を、多結晶シリコンベース層１１上にはｎ型多結晶シリコン層１３を同時に形成すると、図５の構造を得る。
【００３４】
次に、１０  ｎｍのシリコン酸化膜１４と２００  ｎｍの多結晶シリコン１５、５０  ｎｍのシリコン酸化膜１６をＣＶＤ法にて全面に堆積する。ここで、シリコン酸化膜１４はシリコン酸化膜１６よりフッ酸系のエッチング液に対して高エッチレートであることが必要である。エミッタ層１２の範囲より狭い領域のホトレジストパターンを形成し、シリコン酸化膜１６と多結晶シリコン１５をドライエッチングにてエッチングすると、図６の構造を得る。
【００３５】
次に、フッ酸系のエッチング液を用いて、シリコン酸化膜１４を多結晶シリコン１５のパターンから２０  ｎｍサイドエッチングする。その後、ヒドラジン溶液あるいはＫＯＨ溶液を用いて、エミッタ層１２およびｎ型多結晶シリコン層１３をエッチングすると図７の構造を得る。これらの溶液により、ｐ型層はｎ型層に対して、５０倍以上の選択エッチング比を持つため、シリコン酸化膜１４のパターン以外のベース層１０および多結晶シリコンベース層１１表面を露出させることができる。このときエミッタ側面は（１１１）面に形成される。
【００３６】
次に、２０  ｎｍシリコン酸化膜１７を全面形成し、異方性のドライエッチングを用いてシリコン酸化膜サイドウォール１７を形成する。ここで、２０  ｎｍのシリコン酸化膜１７の代りに、５  ｎｍのシリコン酸化膜と２０  ｎｍのシリコン窒化膜を積層し、シリコン窒化膜を異方性のドライエッチングで加工し、サイドウォールを形成し、５  ｎｍのシリコン酸化膜をウェットエッチングして、ベース層１０を露出させても良い。この場合、サイドウォール形成時に発生するベース層１０へのドライエッチングのダメージが軽減される。その後、５０  ｎｍの高濃度ｐ＋型シリコン層を選択成長し、ベース層１０上に外部ベース層１８を、多結晶シリコンベース層１１上に多結晶シリコンベース引出し電極１９を同時に形成すると図８の構造を得る。
【００３７】
ここではシリコン・バイポーラトランジスタを例に述べたが、コレクタ層９とベース層１０と多結晶シリコンベース１１と外部ベースと多結晶シリコンベース引出し電極を、シリコン・ゲルマニウムあるいはシリコン・ゲルマニウム・カーボンの単結晶あるいは多結晶で形成しても良い。
【００３８】
次に、２００  ｎｍのシリコン酸化膜を全面に形成し、ＣＭＰ法により、多結晶シリコン１５が露出するまで研磨する。あるいは、多結晶シリコン１５のパターンより４００  ｎｍ程度広いホトレジスト開口パターンを形成し、その上に、ホトレジストを塗布、硬化後、多結晶シリコン１５が露出するまで、全面ドライエッチングしても良い。その後、多結晶シリコン１５を除去し、シリコン酸化膜１４を除去すると図９の構造が得られる。
【００３９】
次に、１５０ｎｍの高濃度ｎ型多結晶シリコン２１を堆積し、エミッタ電極形成可能な範囲を覆うホトレジストパターンを形成する。多結晶シリコン２１とシリコン酸化膜２０をドライエッチングし、多結晶シリコンベース引出し電極１９を露出させると図１０の構造が得られる。多結晶シリコン２１は多結晶シリコンエミッタ電極になる。
【００４０】
次に、多結晶シリコンベース引出し電極１９を加工するホトレジストパターンを形成し、ドライエッチングを行い、シリコン酸化膜８を露出させる。その後、コレクタ吊り上げ高濃度層５を露出させるため、ホトレジストパターンを用いて、コレクタ吊り上げ高濃度層５上のシリコン酸化膜８のドライエッチングを行う。さらに、全面にチタンあるいはコバルトを蒸着し、加熱、洗浄を行い、多結晶シリコンエミッタ電極２１と多結晶シリコンベース引出し電極１９とコレクタ吊り上げ高濃度層５にのみシリサイド層２２を形成すると図１１の構造が得られる。
【００４１】
次に、全面にシリコン酸化膜２３を形成し、ＣＭＰ法により平坦化を行う。その後、エミッタ、ベース、コレクタの各電極形成個所のシリコン酸化膜２３を、ホトレジストパターンを用いてドライエッチングし、各シリサイド層２２を露出させる。全面に配線層となるタングステンあるいはアルミニウムを蒸着し、配線パターンを有するホトレジストを用いて、ドライエッチングすると図１に示した本実施例の半導体装置の構造を得ることができる。
【００４２】
本実施例の半導体装置は、エミッタ領域周辺でのリーク電流を増加させずに、エミッタ領域と外部ベース領域の距離を縮小可能である。また、この間のべ−ス層膜厚がエミッタ領域下と同じであり、さらに、ベース領域に比べて高濃度ｐ型化が可能な外部ベース領域を、ベース層と多結晶半導体ベース引出し電極との接続に用いている。これらの結果、ベース抵抗を低減できる。また、従来のように熱拡散により、ベース層とベース引出し電極との接続とエミッタ領域形成を行わないため、ベース層形成後の熱処理が低減できる。従って、従来よりも薄いベース層形成ができ、トランジスタの高速化が可能である。
【００４３】
また、外部ベースが高濃度化できることと多結晶半導体ベース層が存在することにより、外部ベース領域を狭くしてもベース抵抗の増加が避けられるため、外部ベース領域を狭くでき、従って、ベース・コレクタ領域面積を低減できる。さらに、ベース領域周辺の多結晶半導体ベース層の下は第１の絶縁膜が形成されているため、コレクタ・ベース間寄生容量が低減できる。
【００４４】
さらに、外部ベースは、選択成長により単結晶のベース領域上に形成するため、単結晶に形成される。その端面はベース領域上の第２の絶縁膜端から傾斜した（１１１）面あるいは（３１１）面の結晶方位になる。従って、ベース領域面から上方に行くほど、エミッタ領域から離れるため、エミッタ・ベース間容量が低減できる。
＜実施例２＞
図１２に、本発明に係る半導体装置及びその製造方法の第２の実施例の断面図を示す。なお、図１２において、図１に示した構造部分と同一の構成部分には同一の参照符号を付して、説明の便宜上、その詳細な説明は省略する。すなわち、本実施例のバイポーラ型の半導体装置では、参照符号３１で示したベースシリコン基板、３２のシリコン酸化膜、３３のｎ型シリコン層が設けられている点が、図１の構成と相違する。
【００４５】
以下、本実施例の半導体装置の製造方法について説明する。
【００４６】
本実施例の製造方法は最初に使用する基板が第１の実施例と異なる。本実施例では、ベースシリコン基板３１上に３００  ｎｍのシリコン酸化膜３２、その上に１０００  ｎｍのｎ型シリコン層が形成された、所謂、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造のウェハを用いる。その基板に、第１の実施例の製造方法を示す図４の工程から図１１の工程を同様に行うと、図１２の構造が得られる。
【００４７】
本実施例の半導体装置は、第１の実施例に比べて、高濃度コレクタ埋込み層とベースシリコン基板間にシリコン酸化膜が形成されており、さらに、高濃度コレクタ埋込み層の周囲を囲むシリコン酸化膜溝の深さも、第１の実施例より浅くできることから、コレクタ・基板間容量が低減できる。また、ＭＯＳ型電界効果型トランジスタとバイポーラ型トランジスタを同一基板上に形成する、所謂、ＢｉＣＭＯＳプロセスを用いる場合、本実施例を用いることで、ＳＯＩ構造のＭＯＳ型電界効果型トランジスタを搭載可能となる。従って、より高機能な半導体回路が実現できる。
＜実施例３＞
図１３に、本発明に係る半導体装置及びその製造方法の第３の実施例の断面図を示す。なお、図１３において、図１に示した構造部分と同一の構成部分には同一の参照符号を付して、説明の便宜上、その詳細な説明は省略する。すなわち、本実施例のバイポーラ型の半導体装置では、参照符号３４で示したシリコン窒化膜が設けられている点が、図１の構成と相違する。以下、本実施例の半導体装置の製造方法について説明する。
【００４８】
まず、第１の実施例で述べた製造方法で図４の構造を得る。
【００４９】
次に、３０  ｎｍのシリコン酸化膜８と１５  ｎｍのシリコン窒化膜３４を堆積する。このシリコン酸化膜８上に低濃度コレクタ層３より狭い範囲の開口部を有するホトレジストパターンを形成し、ドライエッチングを用いてシリコン窒化膜３４を加工し、ホトレジストパターン除去後、ウェットエッチングを用いて、シリコン酸化膜８をシリコン窒化膜３４の開口部よりシリコン酸化膜８の膜厚分サイドエッチングする。このとき、ホトレジストパターンを形成後、低濃度コレクタ層３にリンをイオン注入し、ｎ型コレクタ領域を形成しても良い。形成されたの開口部の低濃度コレクタ層３上に、３５  ｎｍのｎ型シリコンを選択成長し、コレクタ層９を形成する。これにより、選択成長法により発生し易い結晶成長端のファセット部分の大部分がシリコン窒化膜３４下へ隠れる。連続して、５  ｎｍ程度のｐ型シリコンを全面成長し、コレクタ層９上にはベース層１０を、シリコン窒化膜３４上には多結晶エミッタベース層１１を同時に形成する。さらに連続して、１５  ｎｍ程度のｎ型シリコン層を全面成長し、ベース層１０上にはエミッタ層１２を、多結晶エミッタベース層１１上にはｎ型多結晶シリコン層１３を同時に形成すると、図１５の構造を得る。
【００５０】
ここではシリコン・バイポーラトランジスタを例に述べたが、コレクタ層９とベース層１０と多結晶シリコンベース層１１と外部ベースと多結晶シリコンベース引出し電極を、シリコン・ゲルマニウムあるいはシリコン・ゲルマニウム・カーボンの単結晶あるいは多結晶で形成しても良い。
【００５１】
次工程以降は第１の実施例の図６以降の工程を実施すると図１３の構造を得る。
【００５２】
本実施例の半導体装置は、第１の実施例に比べて、シリコン窒化膜３４を用いている。これは選択成長法によるコレクタ層９端で発生しやすいファセットをベース層から隔離するためである。低濃度コレクタ層３上のシリコン酸化膜８端からファセット面が発生するが、シリコン窒化膜３４がシリコン酸化膜８より張り出す構造であるため、コレクタ層９膜厚がシリコン酸化膜８膜厚に達したとき、コレクタ層９平坦面がシリコン窒化膜３４の張り出し部分の下面に接触し、ファセット面はシリコン窒化膜３４の下に隠れる。シリコン酸化膜８膜厚よりコレクタ層９膜厚を、それらの膜厚ばらつきより厚く設定しているため、ファセット面が露出することは無い。この構造により、コレクタ層９端でのベース層１０の落ち込みが防がれ、ベース層１０と多結晶半導体ベース層１１との接続が改善されるため、ベース抵抗の低減効果がある。また、コレクタ層９端でベース層１０が低濃度コレクタ層３に接近することで起こるベース・コレクタ間容量の増加も防ぐことができる。
＜実施例４＞
図１６に、本発明に係る半導体装置及びその製造方法の第３の実施例の断面図を示す。なお、図１６において、図１および図１３に示した構造部分と同一の構成部分には同一の参照符号を付して、説明の便宜上、その詳細な説明は省略する。すなわち、本実施例のバイポーラ型の半導体装置では、参照符号３１で示したベースシリコン基板、３２のシリコン酸化膜、３３のｎ型シリコン層が設けられている点が、図１３の構成と相違する。
【００５３】
以下、本実施例の半導体装置の製造方法について説明する。
【００５４】
本実施例の製造方法は最初に使用する基板が第３の実施例と異なる。本実施例では、ベースシリコン基板３１上に３００  ｎｍのシリコン酸化膜３２、その上に１０００  ｎｍのｎ型シリコン層が形成された、所謂、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造のウェハを用いる。その基板に、第３の実施例の製造方法の工程を同様に行うと、図１６の構造が得られる。
【００５５】
本実施例の半導体装置は、第３の実施例に比べて、高濃度コレクタ埋込み層とベースシリコン基板間にシリコン酸化膜が形成されており、さらに、高濃度コレクタ埋込み層の周囲を囲むシリコン酸化膜溝の深さも、第３の実施例より浅くできることから、コレクタ・基板間容量が低減できる。また、ＭＯＳ型電界効果型トランジスタとバイポーラ型トランジスタを同一基板上に形成する、所謂、ＢｉＣＭＯＳプロセスを用いる場合、本実施例を用いることで、ＳＯＩ構造のＭＯＳ型電界効果型トランジスタを搭載可能となる。従って、より高機能な半導体回路が実現できる。
＜実施例５＞
図１７は光伝送システムの前置増幅回路図を示す図であり、実施例１〜４で述べたいずれかの本発明に係る半導体装置を用いて高性能化を達成できる。周知の通り、光伝送システムは１０Ｇｂｐｓ以上の高速伝送が必要であり、その前置増幅回路には特に高速動作が要求されるものである。
【００５６】
図１７において、参照符号３０６はフォトダイオードを示し、このフォトダイオード３０６は光伝送ケーブルを通して送信されてくる光信号を光電変換する受光素子である。この前置増幅回路は、フォトダイオード３０６か入力端子ｉｎに入力された電気信号を、トランジスタ３０１、３０２、３０３と抵抗３０４、３０５からなる増幅段を経て、出力バッファ３０７から出力する。
【００５７】
本実施例は、前述した実施例１〜４にいずれかに従って製造したバイポーラ型の半導体装置を、図１７に示した回路上の増幅トランジスタ３０１、３０２およびレベルシフト用のダイオード接続したトランジスタ３０３に用いることにより、１０ＧＨｚを越える広帯域を有する前置増幅回路を可能にする。なお、ダイオード接続のトランジスタ３０３については、必ずしも実施例１〜４に示したいずれかのトランジスタを用いて構成したものでなくても良く、ｐｎ接合を用いたダイオードでも良い。
＜実施例６＞
図１８は本発明の第６の実施例を示す光伝送システムで用いるフロントエンドモジュールの断面図である。本実施例は、前記実施例１〜４に従って製造したいずれかの半導体装置を、前記実施例５の前置増幅回路を用い、これを集積回路チップとして形成した前置増幅器ＩＣを、フロントエンドモジュールに適用した例である。図中参照符号４０１は光ファイバー、４０２はレンズ、４０３はフォトダイオード、４０４は前置増幅器ＩＣ、４０５はモジュール内の回路部品を接続する配線、４０６は出力端子、４０７はフォトダイオード及び前置増幅器ＩＣ等の回路部品を実装する基板、４０８は金属ケースなどの気密封止のパッケージである。
＜実施例７＞
図１９は、本発明の第７の実施例を示す光伝送システム構成図である。本実施例は、前記実施例１〜４に従って製造したいずれかの半導体装置を、データを超高速で送信する光送信モジュール５１３、および受信する光受信モジュール５１４の両伝送システムに適用した例である。
【００５８】
光伝送モジュール５１３は、送受信側電気信号５１０を例えば４：１に多重化処理する多重変換デジタル回路（ＭＵＸ）５０１と、半導体レーザ５０３と、ＭＵＸ  ５０１からの多重化処理された信号に基づいて半導体レーザ５０３の出力光を変調駆動するための変調器ドライバ５０２とから構成される。光送信モジュール５１３の出力光は、光ファイバ５１１を介して光受信モジュール５１４へ送信される。
【００５９】
送信されて来た光信号は、光受信モジュール５１４のフォトダイオード５０４により光電変換され受信側電気信号５１２となる。電気信号５１２は前置増幅器（プリアンプ）５０５により増幅され、更に光伝送の距離や製造偏差によるばらつきを避け、出力を一定に保つために利得を調整する自動利得制御増幅器（ＡＧＣアンプ）５０６に入力される。ＡＧＣアンプ５０６を通った受信側電気信号は、クロック抽出回路５０７と識別器５０８に入力され、クロック抽出回路５０７では識別器５０８及び１：４の分離変換回路（ＤＭＵＸ）５０９の動作タイミングを制御するためのクロック信号となる信号を抽出する。ＡＧＣアンプ５０６を介して識別器５０８に入力された受信側電気信号は、抽出されたクロック信号に同期して１ビットのアナログ／デジタル変換を行い分離変換回路５０９へデジタル信号を送出する。分離変換回路５０９では、入力されたデジタル信号をクロック信号に同期して１：４に分離し、不図示の後段のデジタル信号処理回路へ送られる。このような動作をするように構成された光受信モジュール５１４において、前置増幅器５０５は前記実施例５又は６で述べたように、実施例１〜４に従って製造したいずれかの本発明に係わるバイポーラ型の半導体装置を用いている。
【００６０】
本発明に係わるバイポーラ型の半導体装置は遮断周波数、および最大発振周波数が１００ＧＨｚと超高速で動作が可能なため、１秒当り４０Ｇビットと大容量の信号を超高速で送受信することができる。
【００６１】
【発明の効果】
前述した実施例から明らかなように、本発明に係る半導体装置およびその製造方法によれば、エミッタ・ベース間のリーク電流を発生させることなく、ベースと外部ベース間距離を縮小でき、また、その間のベース層の膜厚を減少させる必要がないので、ベース抵抗を低減できる。また、外部ベースをベース層上に設けることで、ベース・コレクタ接合面積を低減したことと、ベース引出し電極下に絶縁膜を挿入したことによって、ベース・コレクタ間容量が低減できる。さらに、高速化のために、ベース層を薄膜化した場合に発生するベース層とベース引出し電極との接続抵抗が増加しないので、ベース層を薄層化し遮断周波数を増加できる。従って、ベース抵抗とベース・コレクタ間容量を低減でき、かつ、高い遮断周波数で動作するバイポーラトランジスタが得られる。
【００６２】
さらに、本発明に係るトランジスタを適用した回路で光伝送システムを構成することにより、光伝送システムは４０Ｇｂｐｓなどの高速光信号送受信が可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施例を示す断面図である。
【図２】従来例１のバイポーラトランジスタの構成を示す断面図である。
【図３】従来例２のバイポーラトランジスタの構成を示す断面図である。
【図４】図１に示した半導体装置の製造方法を工程順に示す最初の製造工程の断面図である。
【図５】図４に示した製造工程の次の工程を示す断面図である。
【図６】図５に示した製造工程の次の工程を示す断面図である。
【図７】図６に示した製造工程の次の工程を示す断面図である。
【図８】図７に示した製造工程の次の工程を示す断面図である。
【図９】図８に示した製造工程の次の工程を示す断面図である。
【図１０】図９に示した製造工程の次の工程を示す断面図である。
【図１１】図１０に示した製造工程の次の工程を示す断面図である。
【図１２】本発明に係る半導体装置の第２の実施例を示す断面図である。
【図１３】本発明に係る半導体装置の第３の実施例を示す断面図である。
【図１４】第３の実施例の図４に示した製造工程の次の工程を示す断面図である。
【図１５】図１４に示した製造工程の次の工程を示す断面図である。
【図１６】本発明に係る半導体装置の第４の実施例を示す断面図である。
【図１７】本発明に係る半導体装置の第５の実施例を示す回路図であり、光伝送システムの前置増幅回路に適用する場合である。
【図１８】本発明に係る半導体装置の第６の実施例を示す光伝送システムのフロントエンドモジュールの断面図である。
【図１９】本発明に係る半導体装置の第７の実施例を示す光伝送システム構成図である。
【符号の説明】
１…ｐ型シリコン基板、２…高濃度コレクタ埋込み層、３…低濃度コレクタ層、４，７，８，１４，１６，２０，２３…シリコン酸化膜、５…コレクタ吊り上げ高濃度層、６…ｐ型拡散層、９…単結晶半導体コレクタ層、１０…単結晶半導体ベース層、１１…多結晶半導体ベース層、１２…エミッタ領域、１３…ｎ型多結晶シリコン層、１５…多結晶シリコン、１７…シリコン酸化膜サイドウォール、１８…外部ベース領域、１９…多結晶半導体ベース引出し電極、２１…多結晶シリコンエミッタ電極、２２…シリサイド層、２４…エミッタ電極、２５…ベース電極、２６…コレクタ電極、１０１…シリコン基板、１０２…高濃度ｎ型埋込層、１０３…低濃度ｎ型埋込層（単結晶シリコン）、１０４…素子分離絶縁膜、１０５…コレクタ・ベース分離絶縁膜、１０６…ベース引出し電極、１０７，１０７ａ，１１３，１１６…エミッタ・ベース分離絶縁膜、１０８…低濃度ｎ型埋込層（単結晶シリコン・ゲルマニウム）、１０９…ｐ型真性ベース層（単結晶シリコン・ゲルマニウム）、１１０…ｐ型外部ベース層（多結晶シリコン・ゲルマニウム）、１１１…低濃度キャップ層（単結晶シリコンもしくは単結晶シリコン・ゲルマニウム）、１１２…低濃度多結晶シリコン（もしくは低濃度多結晶シリコン・ゲルマニウム）、１１４…エミッタ電極、１１５…エミッタ領域、１１６…絶縁膜、１１７…高濃度ｎ型コレクタ引出し層、１１８…電極、２０１…第１のＮ型シリコン層、２０２…第１のシリコン酸化膜、２０３…多結晶シリコン層、２０４…第２のシリコン酸化膜、２０５…シリコン窒化膜、２０６…エミッタ開口部、２０７，２１２…サイドウォール、２０８…第２のＮ型シリコン層、２０９…Ｎ型多結晶シリコン層、２１０…シリコンゲルマニウムベース層、２１１…第３のＮ型シリコン層、２１３…Ｎ＋多結晶シリコン層、２１４…第３のシリコン酸化膜、３０１，３０２，３０３…トランジスタ、３０４，３０５…抵抗、３０６…フォトダイオード、３０７…出力バッファ、４０１…光ファイバー、４０２…レンズ、４０３…フォトダイオード、４０４…前置増幅器ＩＣ、４０５…配線、４０６…出力端子、４０７…基板、４０８…パッケージ、５０１…多重変換デジタル回路、５０２…半導体レーザ駆動アナログ回路、５０３…半導体レーザ、５０４…フォトダイオード、５０５…前置増幅器、５０６…自動利得制御増幅器、５０７…クロック抽出回路、５０８…識別回路、５０９…分離変換回路、５１０…送信側電気信号、５１１…送信された光信号、５１２…受信側電気信号、５１３…光送信モジュール、５１４…光受信モジュール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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