(57)【要約】【課題】  集積回路に内蔵されているレジスタへのアクセスが正しく行われているかどうかの判定を周辺回路の動作を伴わずに容易に行うことのできる回路を提供する。【解決手段】  アドレスデコーダ２から出力されるアドレス信号に基づいて周辺回路レジスタ部３においてレジスタアクセス信号が発生したことを、アクセス信号レジスタ部１に含まれるアクセス信号レジスタ回路（図中、代表としてアクセス信号レジスタ回路１１〜１６を示す。）に記録し、その記録したデータをデータバスへ出力する。【選択図】  図１
2005164472.tif 000002
【特許請求の範囲】
【請求項１】
集積回路に内蔵される複数のレジスタへのライトおよび／またはリードアクセス信号が発生したことを記録する前記アクセス信号ごとに設けられたアクセス信号レジスタと、
前記アクセス信号レジスタの出力を前記集積回路の外部へ出力する出力回路と
を具備し、
前記アクセス信号レジスタの出力を前記集積回路の外部へ読み出すことにより前記アクセス信号の発生を記録したデータを前記集積回路の外部にてモニタできることを特徴とするレジスタアクセス信号のモニタ回路。
【請求項２】
前記出力回路が前記集積回路のデータバスラインに接続された３ステート出力バッファであって、前記３ステート出力バッファの出力イネーブル信号の制御により前記モニタ動作時に前記アクセス信号レジスタの出力を集積回路のデータバスラインに出力することを特徴とする請求項１に記載のレジスタアクセス信号のモニタ回路。
【請求項３】
前記アクセス信号レジスタの個数が前記データバスラインのビット幅を超えるときは、前記アクセス信号レジスタの出力を前記データバスラインのビット幅単位に区切って順次出力することを特徴とする請求項２に記載のレジスタアクセス信号のモニタ回路。
【請求項４】
データバスラインを有する集積回路に内蔵される複数のレジスタへのライトおよび／またはリードアクセス信号を前記データバスラインのビット幅と同じ数にグループ化するアクセス信号集約部と、
前記アクセス信号集約部の出力ごとに設けられて前記ライトおよび／またはリードアクセス信号が発生したことを記録するアクセス信号レジスタと、
前記アクセス信号レジスタの出力を前記データバスラインへ出力する３ステート出力バッファと
を具備し、
前記３ステート出力バッファの出力イネーブル信号を制御することにより前記アクセス信号レジスタの出力を前記バスラインを介して前記集積回路の外部へ読み出して前記アクセス信号の発生を記録したデータを前記集積回路の外部にてモニタできることを特徴とするレジスタアクセス信号のモニタ回路。
【請求項５】
データバスラインを有する集積回路に内蔵される複数のレジスタへのライトおよび／またはリードアクセス信号を前記データバスラインのビット幅と同じ数にグループ化するアクセス信号集約部と、
前記アクセス信号集約部の出力ごとに設けられて前記ライトおよび／またはリードアクセス信号が発生したことを記録するアクセス信号レジスタと、
前記アクセス信号レジスタの出力を前記データバスラインへ出力する３ステート出力バッファと、
前記バスラインへ出力されたデータを記憶し、記憶した前記データを前記バスラインへ出力する書き換え可能なメモリと
を具備し、
前記３ステート出力バッファの出力イネーブル信号を制御することにより前記データバスラインへ出力した前記アクセス信号レジスタの出力を前記書き換え可能なメモリに記憶した後、前記書き換え可能なメモリを読み出すことにより前記バスラインを介して前記アクセス信号の発生を記録したデータを前記集積回路の外部にてモニタできることを特徴とするレジスタアクセス信号のモニタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に内蔵されるレジスタへのアクセス信号をモニタするレジスタアクセス信号のモニタ回路に関する。
【背景技術】
【０００２】
マイクロコンピュータには、ＣＰＵの他に各種周辺回路が設けられており、これらの周辺回路には、その動作制御信号を格納するための制御レジスタが設けられている。
【０００３】
また、周辺回路には、Ｉ／Ｏポートや他回路と入出力するデータを格納するデータレジスタや周辺回路の動作状態を書き込むためのステータスレジスタも設けられている。
【０００４】
このような周辺回路に設けられているレジスタは、マイクロコンピュータのアドレスマップ上にその配置が割り付けられており、レジスタへのアクセスは、マイクロコンピュータのアドレスバス信号をアドレスデコーダでデコードして得られるアドレス信号によって制御される。
【０００５】
また、これらのレジスタは、その機能により、書き込み専用、読み出し専用および読み書き兼用に分類できる。
【０００６】
このように、周辺回路のレジスタには多種多様のレジスタが設けられており、これらのレジスタの動作テストを効率よく行うことが、マイクロコンピュータのテストにおいては重要となっている。
【０００７】
そのため、従来さまざまなレジスタ用のテスト回路が提案されている。例えば、通常のアドレスデコーダとは別にテスト用のアドレスデコーダを設け、周辺回路のレジスタへ一括してアクセスできるようにした回路などが提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２０００−２９８６６４号公報  （第４ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、このようなテスト用のアドレスデコーダを設けてテストを行うと、本来の動作時にレジスタに正しくアクセスできるかどうかが不明な場合がある。
【０００９】
また、レジスタへのデータの書き込み動作および読み出し動作を行い、その動作結果をチェックすることによりレジスタへのアクセスが正しく行われたかどうかを判定するため、テストに際して周辺回路の動作を伴ってしまい、その判定結果を得るまでに時間を要する。
【００１０】
また、書き込み専用レジスタの場合、そのレジスタに書き込まれたデータをデータバスラインに読み出せないため、このレジスタに正しくアクセスできたかどうかが外部からはわからない。
【００１１】
そこで、本発明の目的は、集積回路に内蔵されているレジスタへのアクセスが正しく行われているかどうかの判定を周辺回路の動作を伴わずに容易に行うことのできる回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、集積回路に内蔵される複数のレジスタへのライトおよび／またはリードアクセス信号が発生したことを記録する前記アクセス信号ごとに設けられたアクセス信号レジスタと、前記アクセス信号レジスタの出力を前記集積回路の外部へ出力する出力回路とを具備し、前記アクセス信号レジスタの出力を前記集積回路の外部へ読み出すことにより前記アクセス信号の発生を記録したデータを前記集積回路の外部にてモニタできることを特徴とするレジスタアクセス信号のモニタ回路が提供される。
【００１３】
また、本発明の別の一態様によれば、データバスラインを有する集積回路に内蔵される複数のレジスタへのライトおよび／またはリードアクセス信号を前記データバスラインのビット幅と同じ数にグループ化するアクセス信号集約部と、前記アクセス信号集約部の出力ごとに設けられて前記ライトおよび／またはリードアクセス信号が発生したことを記録するアクセス信号レジスタと、前記アクセス信号レジスタの出力を前記データバスラインへ出力する３ステート出力バッファとを具備し、前記３ステート出力バッファの出力イネーブル信号を制御することにより前記アクセス信号レジスタの出力を前記バスラインを介して前記集積回路の外部へ読み出して前記アクセス信号の発生を記録したデータを前記集積回路の外部にてモニタできることを特徴とするレジスタアクセス信号のモニタ回路が提供される。
【００１４】
また、本発明のさらに別の一態様によれば、データバスラインを有する集積回路に内蔵される複数のレジスタへのライトおよび／またはリードアクセス信号を前記データバスラインのビット幅と同じ数にグループ化するアクセス信号集約部と、前記アクセス信号集約部の出力ごとに設けられて前記ライトおよび／またはリードアクセス信号が発生したことを記録するアクセス信号レジスタと、前記アクセス信号レジスタの出力を前記データバスラインへ出力する３ステート出力バッファと、前記バスラインへ出力されたデータを記憶し、記憶した前記データを前記バスラインへ出力する書き換え可能なメモリとを具備し、前記３ステート出力バッファの出力イネーブル信号を制御することにより前記データバスラインへ出力した前記アクセス信号レジスタの出力を前記書き換え可能なメモリに記憶した後、前記書き換え可能なメモリを読み出すことにより前記バスラインを介して前記アクセス信号の発生を記録したデータを前記集積回路の外部にてモニタできることを特徴とするレジスタアクセス信号のモニタ回路が提供される。
【発明の効果】
【００１５】
本発明によれば、集積回路に内蔵されているレジスタへのアクセス信号の発生を記録したデータを集積回路の外部でモニタできるので、集積回路に内蔵されているレジスタへのアクセス信号が正しく発生しているかどうかを集積回路の外部で容易に判定することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１７】
図１は、本発明の第１の実施例に係るレジスタアクセス信号のモニタ回路の例を示す回路図である。本実施例は、集積回路をマイクロコンピュータとし、このマイクロコンピュータの周辺回路に含まれるレジスタをアクセスするためのアクセス信号の発生の有無をモニタする回路の例である。
【００１８】
アクセス信号レジスタ部１は、アドレスデコーダ２から出力されるアドレス信号に基づいて周辺回路レジスタ部３でレジスタアクセス信号が発生したことを記録するレジスタを内蔵するアクセス信号レジスタ回路１１〜１６を含む。これらのアクセス信号レジスタ回路１１〜１６は、ＲＥＳＲＥＴ信号が入力されたときに内蔵のレジスタが‘０’に設定され、ＴＥＳＴＭＯＤＥ信号が‘１’のとき内蔵のレジスタへの入力データの書き込みが行われる。また、ＲＥＡＤ信号が入力されたときにアドレス信号ｔｅｓｔ−Ａで指定された内蔵のレジスタの出力がデータバスへ出力される。
【００１９】
これにより、アクセス信号レジスタ回路１１〜１６に内蔵されるレジスタに記録されたアクセス信号発生に関するデータは、マイクロコンピュータのデータバスを介してマイクロコンピュータの外部へ出力される。
【００２０】
アドレスデコーダ２は、マイクロコンピュータのアドレスバスから入力されたアドレスデータをデコードして、周辺回路レジスタ部３に含まれるレジスタの中の特定のレジスタを指定するアドレス信号Ａｋ、Ａｍ、Ａｐ、・・・やアクセス信号レジスタ部１に含まれるレジスタの中の特定のレジスタを指定するアドレス信号ｔｅｓｔ−Ａなどを出力する。
【００２１】
周辺回路レジスタ部３には、書き込み／読み出し兼用レジスタ部３１、書き込み専用レジスタ部３２、読み出し専用レジスタ部３３が含まれる。
【００２２】
図２に、書き込み／読み出し兼用レジスタ部３１、書き込み専用レジスタ部３２および読み出し専用レジスタ部３３の構成の例を示す。
【００２３】
図２（ａ）は、書き込み／読み出し兼用レジスタ部３１の構成の例を示す回路図である。
【００２４】
書き込み／読み出し兼用レジスタ部３１は、書き込み／読み出し兼用レジスタ３１１と、アクセス信号発生部３１Ａとからなる。アクセス信号発生部３１Ａは、アドレスデコーダ２からのアドレス信号Ａｋにより書き込み／読み出し兼用レジスタ３１１へのアクセスが指定されたときに、ＷＲＩＴＥ信号が入力されるとライトアクセス信号Ｗｋを発生し、ＲＥＡＤ信号が入力されるとリードアクセス信号Ｒｋを発生する。
【００２５】
ライトアクセス信号Ｗｋは、アクセス信号ＡｋとＷＲＩＴＥ信号が入力されるＡＮＤゲート回路３１２で生成される。アクセス信号ＡｋとＷＲＩＴＥ信号がともに‘１’のときライトアクセス信号Ｗｋは‘１’となる。
【００２６】
リードアクセス信号Ｒｋは、アクセス信号ＡｋとＲＥＡＤ信号が入力されるＡＮＤゲート回路３１３で生成される。アクセス信号ＡｋとＲＥＡＤ信号がともに‘１’のときリードアクセス信号Ｒｋは‘１’となる。
【００２７】
ライトアクセス信号ＷｋはＡＮＤゲート回路３１４を介し、またリードアクセス信号ＲｋはＡＮＤゲート回路３１５を介して書き込み／読み出し兼用レジスタ３１１へ入力されており、ライトアクセス信号Ｗｋが‘１’のとき書き込み／読み出し兼用レジスタ３１１へのデータの書き込みが行われ、リードアクセス信号Ｒｋが‘１’のとき書き込み／読み出し兼用レジスタ３１１からデータの読み出しが行われる。
【００２８】
ただし、ＡＮＤゲート回路３１４およびＡＮＤゲート回路３１５へはインバータ３１６を介してテストモード指定用信号であるＴＥＳＴＭＯＤＥ信号が入力されている。ＴＥＳＴＭＯＤＥ信号が‘１’のときがテストモードであり、書き込み／読み出し兼用レジスタ３１１へのライトアクセス信号Ｗｋおよびリードアクセス信号Ｒｋの入力が禁止される。これにより、ＴＥＳＴＭＯＤＥ信号が‘１’のときには書き込み／読み出し兼用レジスタ３１１への不要なアクセスが禁止される。
【００２９】
図２（ｂ）は、書き込み専用レジスタ部３２の構成の例を示す回路図である。
【００３０】
書き込み専用レジスタ部３２は、書き込み専用レジスタ３２１と、アクセス信号発生部３２Ａとからなる。アクセス信号発生部３２Ａは、アドレスデコーダ２からのアドレス信号Ａｍにより書き込み専用レジスタ３２１へのアクセスが指定されたときに、ＷＲＩＴＥ信号が入力されるとライトアクセス信号Ｗｍを発生する。
【００３１】
ライトアクセス信号Ｗｍは、アクセス信号ＡｍとＷＲＩＴＥ信号が入力されるＡＮＤゲート回路３２２で生成される。アクセス信号ＡｍとＷＲＩＴＥ信号がともに‘１’のときライトアクセス信号Ｗｍは‘１’となる。
【００３２】
ライトアクセス信号ＷｍはＡＮＤゲート回路３２４を介して書き込み専用レジスタ３２１へ入力されており、ライトアクセス信号Ｗｍが‘１’のとき書き込み専用レジスタ３２１へのデータの書き込みが行われる。
【００３３】
ただし、ＡＮＤゲート回路３２４へはインバータ３２６を介してＴＥＳＴＭＯＤＥ信号が入力されており、ＴＥＳＴＭＯＤＥ信号が‘１’のときは、書き込み専用レジスタ３２１へのライトアクセス信号Ｗｍの入力が禁止される。これにより、ＴＥＳＴＭＯＤＥ信号が‘１’のときの書き込み専用レジスタ３２１への不要なアクセスが禁止される。
【００３４】
図２（ｃ）は、読み出し専用レジスタ部３３の構成の例を示す回路図である。
【００３５】
読み出し専用レジスタ部３３は、読み出し専用レジスタ３３１と、アクセス信号発生部３３Ａとからなる。アクセス信号発生部３３Ａは、アドレスデコーダ２からのアドレス信号Ａｐにより読み出し専用レジスタ３３１へのアクセスが指定されたときに、ＲＥＡＤ信号が入力されるとリードアクセス信号Ｒｐを発生する。
【００３６】
リードアクセス信号Ｒｐは、アクセス信号ＡｐとＲＥＡＤ信号が入力されるＡＮＤゲート回路３３３で生成される。アクセス信号ＡｐとＲＥＡＤ信号がともに‘１’のときリードアクセス信号Ｒｐは‘１’となる。
【００３７】
リードアクセス信号ＲｐはＡＮＤゲート回路３３５を介して読み出し専用レジスタ３３１へ入力されており、リードアクセス信号Ｒｐが‘１’のとき読み出し専用レジスタ３３１からデータの読み出しが行われる。
【００３８】
ただし、ＡＮＤゲート回路３３５へはインバータ３３６を介してＴＥＳＴＭＯＤＥ信号が入力されており、ＴＥＳＴＭＯＤＥ信号が‘１’のときは、読み出し専用レジスタ３３１へのリードアクセス信号Ｒｐの入力が禁止される。これにより、ＴＥＳＴＭＯＤＥ信号が‘１’のときの読み出し専用レジスタ３３１への不要なアクセスが禁止される。
【００３９】
周辺回路レジスタ部３から出力される各アクセス信号は、それぞれアクセス信号レジスタ部１のアクセス信号レジスタ回路に入力される。例えば、アクセス信号Ｗｋ、ＲＫ、Ｗｍ、Ｒｐは、それぞれアクセス信号レジスタ回路１１、１２、１３、１６へ入力される。
【００４０】
ＴＥＳＴＭＯＤＥ信号が‘１’のとき、周辺回路レジスタ部３から出力される各アクセス信号が発生すると、それぞれのアクセス信号が入力されるアクセス信号レジスタ回路に内蔵されるレジスタに‘１’が記録される。
【００４１】
なお、アクセス信号レジスタ部１には、アドレスデコーダ２から周辺回路レジスタ部３へ入力されるアドレス信号の数の２倍の数のアクセス信号レジスタ回路が設けられており、書き込み専用レジスタに対するリードアクセス信号および読み出し専用レジスタに対するライトアクセス信号をそれぞれ‘０’とみなして記録している。例えば、アクセス信号レジスタ回路１４は、書き込み専用レジスタ部３２からリードアクセス信号が出力されないことを示すため入力が‘０’に固定され、アクセス信号レジスタ回路１５は、読み出し専用レジスタ部３３からライトアクセス信号が出力されないことを示すため入力が‘０’に固定されている。
【００４２】
これにより、ＲＥＡＤ信号を入力して、アクセス信号レジスタ部１に含まれるアクセス信号レジスタ回路の出力をデータバスを介して読み出すことにより、周辺回路レジスタ部３で生成されるレジスタアクセス信号が正常に発生しているかどうかをモニタすることができる。すなわち、レジスタアクセス信号が入力されているアクセス信号レジスタ回路、例えばアクセス信号レジスタ回路１１、１２、１３、１６の出力が‘１’であれば、レジスタアクセス信号Ｗｋ、Ｒｋ、Ｗｍ、ＲＰが正常に発生していることがわかる。また、アクセス信号レジスタ回路の出力から‘１’が出力されないときは、その入力のレジスタアクセス信号が正常に発生していないことがわかる。
【００４３】
なお、アクセス信号レジスタ部１に含まれるアクセス信号レジスタ回路の数がデータバスのビット幅の数を超えるときは、アクセス信号ｔｅｓｔ−Ａを複数用意し、これを切り替えることによりアクセス信号レジスタ回路の出力をデータバスのビット幅単位で順次読み出すものとする。
【００４４】
図３は、アクセス信号レジスタ回路１１の例を示す回路図である。なお、アクセス信号レジスタ部１に含まれるアクセス信号レジスタ回路総てに本回路図の回路が使用される。
【００４５】
レジスタ１１１はD型フリップフロップであり、D入力は‘１’に固定され、クロック端子ＣＰへは、アクセス信号レジスタ回路１１の入力ＩとＴＥＳＴＭＯＤＥ信号が入力されるＡＮＤゲート１１２の出力が入力され、リセット端子ＣＤへはＲＥＳＥＴ信号が入力されている。また、レジスタ１１１の出力Ｑは３ステート出力バッファ１１３に入力されている。
【００４６】
３ステート出力バッファ１１３の出力イネーブル端子へは、ｔｅｓｔ−Ａ信号とＲＥＡＤ信号が入力されるＡＮＤゲート１１４の出力が入力され、３ステート出力バッファ１１３の出力がアクセス信号レジスタ回路１１の出力Ｏとなる。
【００４７】
上述の回路における入力Ｉのレジスタ１１１への書き込み、およびレジスタ１１１に書き込まれたデータの出力Ｏへの読み出しは次のように行われる。
【００４８】
まず、ＲＥＳＥＴ信号を‘０’にしてレジスタ１１１の出力Ｑを‘０’にした後、ＲＥＳＥＴ信号を‘１’に変化させておく。
【００４９】
この状態で、ＴＥＳＴＭＯＤＥ信号が‘１’のとき入力Ｉが‘０’から‘１’に変化すると、ＡＮＤゲート１１２の出力が‘０’から‘１’に変化する。これにより、レジスタ１１１のクロックＣＰが立ち上がるため、レジスタ１１１へはＤ入力の‘１’が読み込まれて、レジスタ１１１の出力Ｑは‘０’から‘１に変化する。すなわち、入力Ｉの‘０’から‘１’への変化がレジスタ１１１に記録されたことになる。
【００５０】
次に、このレジスタ１１１に記録されたデータを読み出すときは、ｔｅｓｔ−Ａ信号とＲＥＡＤ信号を、ともに‘１’とする。これにより、ＡＮＤゲート１１４の出力が‘１’となり、３ステート出力バッファ１１３が出力イネーブルとなり、レジスタ１１１の出力Ｑが出力Ｏへ読み出される。
【００５１】
その後、ｔｅｓｔ−Ａ信号あるいはＲＥＡＤ信号のいずれかを‘０’に変化させると、３ステート出力バッファ１１３は出力ディセーブルとなり、レジスタ１１１の出力Ｑの出力Ｏへの読み出しは終了する。
【００５２】
この読み出しが終了した後は、ＲＥＳＥＴ信号を一旦‘０’にしてレジスタ１１１のデータをクリアし、次の入力Ｉの記録に備える。
【００５３】
図４は、アクセス信号レジスタ回路の別の例を示す図である。図４（ａ）に示すアクセス信号レジスタ回路１１Ａの回路も、アクセス信号レジスタ回路１１の回路として用いることのできる回路である。すなわち、アクセス信号レジスタ部に含まれるアクセス信号レジスタ回路総てに本回路図の回路も使用することができる。
【００５４】
図４（ａ）の回路が図３の回路と異なる点は、インバータ１１５、１１６およびＤ型フリップフロップ１１７、１１８からなるＡＵＴＯ−ＲＥＳＥＴ信号生成回路を設け、ＡＮＤ１１９を介してレジスタ１１１のリセットをかけられるようにした点である。
【００５５】
図４（ｂ）は、このＡＵＴＯ−ＲＥＳＥＴ信号の生成を説明する波形図である。
【００５６】
ｔｅｓｔ−Ａ信号が‘１’のときに、マイクロコンピュータのシステムクロックであるＣＬＯＣＫ信号の１周期分の‘１’期間を有するＲＥＡＤ信号が入力されると、ＡＮＤゲート１１４の出力には、ＲＥＡＤ信号と同じ期間‘１’となる信号が出力される。この信号がインバータ１１５で反転されＤ型フリップフロップ１１７へ入力され、その出力がＤ型フリップフロップ１１８へ入力される。Ｄ型フリップフロップ１１７のクロックはＣＬＯＣＫ信号をインバータ１１６で反転した信号であり、Ｄ型フリップフロップ１１８のクロックはＣＬＯＣＫ信号であるため、Ｄ型フリップフロップ１１８から出力されるＡＵＴＯ−ＲＥＳＥＴ信号は、ＲＥＡＤ信号に対して１周期分遅れたＲＥＡＤ信号の反転波形となる。すなわち、ＡＵＴＯ−ＲＥＳＥＴ信号は、ＲＥＡＤ信号が立ち下がったときに立ち下がって、その後１周期分‘０’が出力される波形となる。
【００５７】
これにより、レジスタ１１１の出力Ｑを出力Ｏへ読み出した後、次の入力が行われるまでのサイクル内でのレジスタ１１１のリセットが自動的に行われる。すなわち、レジスタ１１１の出力Ｑを出力Ｏへ読み出した後にＲＥＳＥＴ信号を入力しなくても、レジスタ１１１のデータがクリアされる。
【００５８】
このような本実施例のレジスタアクセス信号のモニタ回路によれば、周辺回路レジスタ部において生成されるレジスタアクセス信号の発生がアクセス信号レジスタ部に含まれるレジスタに記録されるため、このレジスタの出力をバスラインに読み出すことによりレジスタアクセス信号の発生の有無を集積回路の外部で容易に知ることができる。
【実施例２】
【００５９】
図５は、本発明の第２の実施例に係るレジスタアクセス信号のモニタ回路の例を示す回路図である。本実施例の回路が第１の実施例の回路と異なる点は、アクセス信号レジスタ部に含まれるアクセス信号レジスタ回路の数がデータバスのビット幅の数分だけしかないという点である。すなわち、実施例１では、アクセス信号レジスタ回路の数は周辺回路レジスタ部へのアクセス信号数の２倍として、データバスのビット幅の数を超えても必要な数だけ備えていたが、本実施例ではデータバスがｎビット幅のときは、アクセス信号レジスタ回路の数もｎとしている。
【００６０】
そのため、アクセス信号集約部４を新たに設け、アクセス信号の数がｎを超えるときは、アクセス信号をグループ化してレジスタ回路の入力数ｎに集約している。
【００６１】
なお、図５において実施例１と同じ部分には図１と同一の符号を付して、ここではその詳細な説明は省略する。
【００６２】
アクセス信号レジスタ部１００は、ｎ個のアクセス信号レジスタ回路１００１〜１００ｎを有する。このアクセス信号レジスタ回路１００１〜１００ｎの出力が、ｎビットのデータバスに１ビットずつ対応して出力される。
【００６３】
アクセス信号レジスタ回路１００１〜１００ｎの回路例としては、実施例１と同じく、図３または図４の回路を用いることができる。
【００６４】
アクセス信号集約部４は、アクセス信号レジスタ回路の数ｎを超えるアクセス信号をアクセス信号レジスタ回路１００１〜１００ｎに入力するための回路であり、本実施例では、ＯＲゲートを用いた例を示している。
【００６５】
ＯＲゲート４１〜４ｎのそれぞれの入力へは、周辺回路レジスタ部３で生成されるアドレス信号が複数入力されている。したがって、１つのＯＲゲートに入力されている複数のアクセス信号のいずれかに信号の発生（‘１’）があると、このＯＲゲートの出力は‘１’となる。すなわち、この１つのＯＲゲートに入力されている複数のアクセス信号が１つのグループとなり、このグループにおけるアクセス信号の発生がこのＯＲゲートの出力に現れる。
【００６６】
ＯＲゲート４１〜４ｎの出力は、アクセス信号レジスタ回路１００１〜１００ｎの入力へそれぞれ入力される。
【００６７】
図６は、このアクセス信号のグループ化の例を示す図である。ここでは、データバスのビット幅ｎを８、すなわち、アクセス信号集約部４におけるＯＲゲートの個数を８とし、アドレス信号を０００００〜１１１１１の３２個、アクセス信号数はアドレス信号数の２倍の６４としている。したがって、８個のＯＲゲート（ＯＲ１〜ＯＲ８）はそれぞれ８入力のＯＲゲートとし、各ＯＲゲートへ８個ずつのアドレス信号が入力されるものとする。
【００６８】
図６では、アクセス信号の各ＯＲゲートにおける入力先を○印で表わしている。なお、書き込み専用レジスタへのリード信号や読み出し専用レジスタへのライト信号など存在しないアクセス信号には−印を付けて表わし、これに対応するＯＲゲートの入力は‘０’とする。
【００６９】
ここで、アドレス信号００００のライトアドレス信号（Ｗ）、リードアドレス信号（Ｒ）からアドレス信号順に順次ＯＲ１〜ＯＲ８へアドレス信号を割り振って行くものとすると、各ＯＲゲートへはアドレス信号の４つおきに８個のアクセス信号が割り振られ、この各ＯＲゲートへ割り振られた８個のアドレス信号が１つのグループとなる。
【００７０】
一方、アドレス信号順に各ＯＲゲートへ１個ずつアドレス信号が割り振った８個のアドレス信号のまとまりをここではセットと呼び、アドレス信号の４つごとに１セット目〜８セット目までの８個のセットが形成される。
【００７１】
図７は、本実施例におけるアクセス信号のモニタ動作の例を示す波形図である。ここでは、図６に例を示した６４個のアクセス信号をアクセス信号集約部４で８個のＯＲゲートに集約してアクセス信号レジスタ部１へ入力し、アクセス信号レジスタ部１で記録したアクセス信号の発生を表わすデータをデータバスへ出力する動作を例に示す。
【００７２】
アドレス信号が０００００〜０００１１まで順次発生し、各アドレスにおいてＷＲＩＴＥ信号とＲＥＡＤ信号が入力されたときにそれぞれのアドレスでライトアクセス信号とリードアクセス信号が発生する。これが図６における１セット目のアクセス信号にあたり、これらのアクセス信号の発生がアクセス信号集約部４のＯＲゲートを介してアクセス信号レジスタ部１００に含まれるレジスタに記録される。
【００７３】
次に、アクセス信号レジスタ部１００に含まれるレジスタのアドレス信号ｔｅｓｔ−Ａを与えて、ＲＥＡＤ信号を入力すると、このレジスタから１セット目のアクセス信号の発生を記録したデータがデータバスへ出力される。
【００７４】
その後、ＲＥＳＥＴ信号（図４の回路を用いる場合はＡＵＴＯ−ＲＥＳＥＴ信号で可）を入力して、アクセス信号レジスタ部１００に含まれるレジスタをクリアする。
【００７５】
続いて、アドレス信号を００１００〜００１１１まで順次発生させて、同様の動作を行うと、２セット目のアクセス信号の発生を記録したデータをデータバスへ出力することができる。以降、アドレス信号を進めながら上述の動作を繰り返すことにより８セット目までのアクセス信号の発生を記録したデータをデータバスへ出力することができる。
【００７６】
これにより、総てのアクセス信号の発生を記録したデータをデータバスを介して集積回路の外部へ出力することができる。
【００７７】
図８は、本実施例において図７で示した動作により得られるアクセス信号の発生を記録したデータの例を示す図である。
【００７８】
１セット目から８セット目まで順次、アクセス信号の発生を記録したデータがデータバス出力のビット１〜ビット８へ出力される。このとき‘１’が出力されたビットはアクセス信号が発生したことを示す。
【００７９】
一方、‘０’が出力されたビットはアクセス信号が発生しなかったことを示すが、このうち、２セット目と３セット目に出力される‘０’は、もともとアクセス信号が存在しない位置に当たるビットのため、これは正常である。しかし、４セット目に出力された‘０’は本来発生すべきアクセス信号が発生しなかったことを意味する。
【００８０】
このようにして、データバスの出力をモニタすることにより、アクセス信号発生の有無を知ることができる。
【００８１】
また、本実施例を用いて、複数のレジスタが同時にアクセスされる、いわゆるマルチアクセスが発生していないかどうかをモニタすることができる。本来、アクセス信号が同時に複数発生することはないが、集積回路内の配線ショートなどの異常により、あるレジスタのアクセス信号が、他のレジスタのアクセス信号としても現れることがある。これにより、マルチアクセスが発生する。
【００８２】
図９は、本実施例におけるマルチアクセスに対するモニタ出力の例を示す図である。
【００８３】
図９（ａ）は、図６に示した６４個のアクセス信号に対してマルチアクセスの発生をモニタするときのアドレス信号、ＷＲＩＴＥ信号、ＲＥＡＤ信号の与え方の例を示す波形図である。
【００８４】
マルチアクセスをモニタするときは、アクセス信号を１つ発生させるごとにアクセス信号レジスタ部１００の出力をデータバスに読み出す必要がある。そこで、図９（ａ）に示す動作例では、先ず各アドレス信号に対してライト信号を与えてライトアクセス信号を順次発生させ、その後、各アドレス信号に対してリード信号を与えてリードアクセス信号を順次発生させるようにしている。
【００８５】
そして、アドレス信号を変化させる間にアクセス信号レジスタ部１００へのアドレス信号ｔｅｓｔ−Ａを挟んでＲＥＡＤ信号を入力し、アクセス信号レジスタ部１００の出力をデータバスへ出力している。これにより、データバスへは、６４個のアクセス信号に対応して出力１〜出力６４までの６４個の出力が得られる。なお、１個の出力を読み出すごとにＲＥＳＥＴ信号を与えて（またはＡＵＴＯ−ＲＥＳＥＴして）アクセス信号レジスタ部１００内部のレジスタをクリアしておく必要がある。
【００８６】
図９（ｂ）は、上述の動作により得られた出力の例を示す図である。
【００８７】
出力１は、アドレス信号０００００においてライトアクセス信号を発生させたときの出力であるのでデータバスのビット１にのみ‘１’が出力されるのが正常である。
【００８８】
出力２は、アドレス信号００００１においてライトアクセス信号を発生させたときの出力であるのでデータバスのビット３にのみ‘１’が出力されるのが正常である。しかし、ここでは、ビット７にも‘１’が発生しており、マルチアクセスの異常が発生していることがわかる。
【００８９】
このようにして、各出力においてデータバス上の本来のビット位置でない位置に発生する‘１’をチェックすることによりマルチアクセスの有無を知ることができる。
【００９０】
このような本実施例のレジスタアクセス信号のモニタ回路によれば、アクセス信号レジスタ部に含まれるレジスタの数がデータバスのビット幅に等しい数のときでも、このレジスタの数を超えるアクセス信号の発生の有無をモニタすることができる。また、複数のアクセス信号が同時に発生するマルチアクセスの有無をモニタすることができる。
【実施例３】
【００９１】
図１０は、本発明の第３の実施例に係るレジスタアクセス信号のモニタ回路の例を示す回路図である。本実施例のモニタ回路は、実施例２のモニタ回路にさらにモニタデータを格納するＲＡＭ５を設けたものである。そこで、図１０において実施例２と同じ部分には図５と同一の符号を付して、ここではその詳細な説明を省略する。
【００９２】
ＲＡＭ５は、ＷＲＩＴＥ信号、ＲＥＡＤ信号が入力されてｎビットデータバスとの間でｎビットのデータの入出力を行うメモリである。データを格納するアドレスは、アドレスバスにより、周辺回路レジスタ用アドレスおよびアクセス信号用レジスタへのアドレスとは別のアドレスが指定される。このＲＡＭのアドレスを順次変えてｎビットデータバスへ出力されるアクセス信号レジスタ部１００の出力を書き込むことにより、アクセス信号のモニタ出力を保存することができる。
【００９３】
図１１は、このＲＡＭ５へのデータの書き込みの例を示す図である。
【００９４】
図１１（ａ）は、ＲＡＭ５へアクセス信号レジスタ部１００から出力されるデータを書き込むときの動作の例を示す波形図である。なお、ここではアクセス信号を図６に示す６４個とし、このアクセス信号の発生に関するデータを図７と同様の８セットのデータとして出力するものとして説明する。
【００９５】
先ず、最初の８個のアクセス信号用のアドレス信号を順次発生させ、次いでアドレス信号をｔｅｓｔ−Ａとしてアクセス信号レジスタ部１００から１セット目のデータをデータバスに出力する。
【００９６】
その後、アドレス信号をＲＡＭ５のアドレスＲＡＭ−Ａ１とし、ＷＲＩＴＥ信号を入力することにより、データバスに出力された１セット目のデータをＲＡＭ５に書き込む。
【００９７】
続いて、次の８個のアクセス信号用のアドレス信号を順次発生させ、次いでアドレス信号をｔｅｓｔ−Ａとすることにより、アクセス信号レジスタ部１００から２セット目のデータをデータバスに出力する。
【００９８】
その後、アドレス信号をＲＡＭ５のアドレスＲＡＭ−Ａ２とし、ＷＲＩＴＥ信号を入力することにより、データバスに出力された２セット目のデータをＲＡＭ５に書き込む。
【００９９】
以降、８セット目までのアクセス信号に対して上述の動作を繰り返す。なお、ＲＡＭ５のアドレスはＲＡＭ−Ａ１〜ＲＡＭ−Ａ８を用いるものとする。
【０１００】
図１１（ｂ）は、このＲＡＭアドレスと各アドレスに記憶されたデータの関係を示す図である。
【０１０１】
ＲＡＭ５のアドレスＲＡＭ−Ａ１〜ＲＡＭ−Ａ８に、１セット目〜８セット目のデータが１つずつ記憶されている。
【０１０２】
図１２は、このＲＡＭ５に記憶されたデータをデータバスへ読み出すときの動作の例を示す波形図である。
【０１０３】
ＲＡＭ５へアドレス信号ＲＡＭ−Ａ１〜ＲＡＭ−Ａ８を与え、各アドレスでＲＥＡＤ信号を入力することにより、各アドレスに記憶されている１セット目〜８セット目のデータを読み出すことができる。
【０１０４】
このような本実施例のレジスタアクセス信号のモニタ回路によれば、アクセス信号レジスタ部から出力されるアクセス信号の発生を記録したデータをＲＡＭに保存することができる。また、この保存されたデータを読み出すことにより、アクセス信号の発生のモニタをＲＡＭへの書き込み後の任意の時間に行うことができる。
【０１０５】
したがって、ＲＡＭに順次記録したアクセス信号の発生に関するデータを、記録終了後一気に読み出してその内容を検証することができる。これにより検証に要するサイクル数の削減を図ることができる。
【０１０６】
なお、上述した第２、第３の実施例では、アクセス信号集約部４をＯＲゲートで構成する例を示したが、アクセス信号集約部４の構成はＯＲゲートに限るものではなく、セレクタなどの他の回路を用いてもよい。
【図面の簡単な説明】
【０１０７】
【図１】本発明の実施例1に係るレジスタアクセス信号のモニタ回路の例を示す回路図。
【図２】周辺回路レジスタ部の構成の例を示す回路図。
【図３】本発明の実施例1に係るレジスタアクセス信号のモニタ回路におけるアクセス信号レジスタ回路の例を示す回路図。
【図４】本発明の実施例1に係るレジスタアクセス信号のモニタ回路におけるアクセス信号レジスタ回路の別の例を示す回路図。
【図５】本発明の実施例２に係るレジスタアクセス信号のモニタ回路の例を示す回路図。
【図６】本発明の実施例２に係るレジスタアクセス信号のモニタ回路におけるアクセス信号集約部におけるアクセス信号のグループ化の例を示す図。
【図７】本発明の実施例２に係るレジスタアクセス信号のモニタ回路の動作の例を示す波形図。
【図８】本発明の実施例２に係るレジスタアクセス信号のモニタ回路によるモニタ出力の例を示す図。
【図９】本発明の実施例２に係るレジスタアクセス信号のモニタ回路によるマルチアクセスに対するモニタ出力の例を示す図。
【図１０】本発明の実施例３に係るレジスタアクセス信号のモニタ回路の例を示す回路図。
【図１１】本発明の実施例３に係るレジスタアクセス信号のモニタ回路におけるＲＡＭへのデータの書き込みの例を示す図。
【図１２】本発明の実施例３に係るレジスタアクセス信号のモニタ回路におけるＲＡＭからのデータの読み出しの例を示す図。
【符号の説明】
【０１０８】
１、１００  アクセス信号レジスタ部
１１〜１６、１１Ａ、１００１〜１００１ｎ  アクセス信号レジスタ回路
１１１  レジスタ
１１２、１１４、１１９、３１２〜３１５、３２２、３２４、３３３、３３５  ＡＮＤゲート
１１３  ３ステート出力バッファ
１１５、１１６、３１６、３２６、３３６  インバータ
１１７、１１８  Ｄ型フリップフリップ
２  アドレスデコーダ
３  周辺回路レジスタ部
３１  書き込み／読み出し兼用レジスタ部
３２  書き込み専用レジスタ部
３３  読み出し専用レジスタ部
３１Ａ、３２Ａ、３３Ａ  アクセス信号発生部
３１１  書き込み／読み出し兼用レジスタ
３２１  書き込み専用レジスタ
３３１  読み出し専用レジスタ
４  アクセス信号集約部
４１〜４ｎ  ＯＲゲート
５  ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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