(57)【要約】 【課題】  チップ面積の増加を抑えながら、出力のノイズの小さい信号伝送回路を提供することを目的とする。【解決手段】  第１のパルスにより出力を制御する第１のスイッチと、ゲートの入力信号により第１の出力ラインに信号を出力する第１のソースフォロアと、該ソースフォロアのゲート−ソース間に接続された第１の容量と、入力信号レベルにより出力端子を基準電位に固定する第１の回路と、第２のパルスにより出力を制御する第２のスイッチと、ゲートの入力信号により、次段に出力信号を供給するとともに、第２の出力ラインに信号を出力する第２のソースフォロアと、該ソースフォロアのゲート−ソース間に接続された第２の容量と、ソースの入力信号レベルに基づいて出力端子を基準電位に固定する第２の回路とにより、チップ面積の増加を抑えて、出力ノイズの小さい信号伝送回路を提供する【選択図】  図１          
2005235311.tif 000002
【特許請求の範囲】
【請求項１】
入力信号としてスタート信号又は前段からの出力信号を入力し、第１の制御パルスにより信号の出力を制御する第１のスイッチ素子と、
該第１のスイッチ素子の出力端子に接続されたゲートと、該第１の制御パルスとは異なる位相を有する第２の制御パルスが供給されるドレインとを有し、ゲートに入力された信号に基づいて第１の出力ラインに信号を出力する第１のソースフォロアと、
該第１のソースフォロアのゲート−ソース間に接続された第１の容量成分と、
前記入力信号が供給される入力端子と前記第１のソースフォロアのソースに接続された出力端子とを有し、前記入力信号のレベルに応じその出力端子を基準電位に固定する第１の基準電位固定回路と、
前記第１のソースフォロアのソースから供給された信号を入力し、前記第２の制御パルスにより信号の出力を制御する第２のスイッチ素子と、
該第２のスイッチ素子の出力端子に接続されたゲートと、前記第１の制御パルスが供給されるドレインと、次段へ出力信号を供給するとともに、第２の出力ラインに信号を出力するソースとを備えた第２のソースフォロアと、
該第２のソースフォロアのゲート−ソース間に接続された第２の容量成分と、
前記第１のソースフォロアのソースに接続された入力端子と前記第２のソースフォロアのソースに接続された出力端子とを有し、前記第１のソースフォロアのソースからの入力信号のレベルに応じその出力端子を基準電位に固定する第２の基準電位固定回路と、
を有することを特徴とする信号伝送回路。
【請求項２】
前記入力信号が供給されるとともに、出力端子が前記第１の基準電位固定回路の入力端子に接続され、前記入力信号を所定期間保持する第１のサンプルホールド回路と、
前記第１のソースフォロアのソースから供給された信号が入力されるとともに、出力端子が前記第２の基準電位固定回路の入力端子に接続され、該第１のソースフォロアのソースから供給された信号を所定期間保持する第２のサンプルホールド回路と、
を更に有することを特徴とする請求項１に記載された信号伝送回路。
【請求項３】
入力端子が前記第１のソースフォロアのソースに接続され、出力端子が前記第２の基準電位固定回路の入力端子及び前記第２のスイッチの入力端子に接続されるとともに、前記第１のソースフォロアのソースから供給された信号を所定期間保持する第１のサンプルホールド回路と、
入力端子が前記第２のソースフォロアのソースに接続され、出力端子が次段の前記第１の基準電位固定回路の入力端子及び第１のスイッチ素子の入力端子にされるとともに、前記第２のソースフォロアのソースからの信号を所定期間保持する第２のサンプルホールド回路と、
を更に有することを特徴とする請求項１に記載された信号伝送回路。
【請求項４】
前記第１の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第１のトランジスタと、
電源ラインと該第１のトランジスタのドレイン間に接続され、前記第１の制御パルスにより制御される第３のスイッチ素子と、
ゲートが前記第１のトランジスタのドレインに接続され、ソースが所定電位に接続されるとともに、ドレインを出力端子とする第２のトランジスタと、を有することを特徴とする請求項１から請求項３のいずれかに記載された信号伝送回路。
【請求項５】
前記第２の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第３のトランジスタと、
電源ラインと該第３のトランジスタのドレイン間に接続され、前記第２の制御パルスにより制御される第４のスイッチ素子と、
ゲートが該第３のトランジスタのドレインに接続され、ソースが所定電位に接続されるとともに、ドレインを出力端子とする４のトランジスタと、
を有することを特徴とする請求項１から請求項４までのいずれかに記載された信号伝送回路。
【請求項６】
前記第１の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第１のトランジスタと、
ソースが該第1のトランジスタのドレインに接続され、ドレインとゲートとが接続され、該ドレインに前記第１の制御パルスが供給される第３のスイッチ素子と、
ゲートが該第１のトランジスタのドレインに接続されるとともに、ソースが所定電位に接続され、ドレインを出力端子とする第２のトランジスタと、
を有することを特徴とする請求項１または請求項３のいずれに記載された信号伝送回路。
【請求項７】
前記第２の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第３のトランジスタと、
ソースが該第３のトランジスタのドレインに接続され、ドレインとゲートとが接続され、該ドレインに前記第２の制御パルスが供給される第４のスイッチ素子と、
ゲートが該第３のトランジスタのドレインに接続されるとともに、ソースが所定電位に接続され、ドレインを出力端子とする第４のトランジスタと、
有することを特徴とする請求項１から請求項３および請求項６のいずれかに記載された信号伝送回路。
【請求項８】
前記第１及び第２の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第１のトランジスタと、
ドレインに電源電圧が供給され、ゲートとソースを前記第１のトランジスタのドレインに接続したディプレッショントランジスタと、
ゲートが前記第１のトランジスタのドレインに接続され、ソースが所定電位に接続され、ドレインを出力端子とする第２のトランジスタと、
を有することを特徴とする請求項２又は請求項３に記載された信号伝送回路。
【請求項９】
前記第１のサンプルホールド回路は、ゲートに前記第１の制御パルスが供給され、ドレインあるいはソースの一方を入力端子とし、他方を出力端子とする第１のトランジスタであり、
前記第２のサンプルホールド回路は、ゲートに前記第２の制御パルスが供給され、ドレインあるいはソースの一方を入力端子とし、他方を出力端子とした第２のトランジスタであることを特徴とする請求項２又は請求項３に記載された信号伝送回路。
【請求項１０】
前記第１および第２のサンプルホールド回路は、ドレインを入力端子とし、ドレインとゲートとが接続され、ソースを出力端子としたトランジスタと、前記基準電位と前記トランジスタのソースとの接続を後段の対応する前記第１及び第２のサンプルホールド回路の入力信号により制御されるスイッチ素子を有することを特徴とする請求項２又は請求項３に記載された信号伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、液晶ディスプレイ、メモリ装置等を駆動する為のシフトレジスタに使用して好適な信号伝送回路に関する。
【背景技術】
【０００２】
図１１は、ＮＭＯＳトランジスタのみで構成された従来の信号伝送回路の一例として、特許文献１に記載されている信号伝送回路の一部を示したものである。
図に示すように、入力端子φSTは、ＭＯＳトランジスタＭ１を介して、ＭＯＳトランジスタＭ２のゲートに、ＭＯＳトランジスタＭ３を通じて接地ラインＧＮＤに接続されている。ＭＯＳトランジスタＭ２のゲートソース間には、ブートストラップ用容量Ｃ１が接続され、ＭＯＳトランジスタＭ２のソースは、ＭＯＳトランジスタＭ５１を介して、ＭＯＳトランジスタＭ５２のゲートに接続されている。
【０００３】
また、ＭＯＳトランジスタＭ２のソースは、ＭＯＳトランジスタＭ４およびＭＯＳトランジスタＭ５３を介して、接地ラインＧＮＤに接続されている。ＭＯＳトランジスタＭ５２のゲートソース間には、ブートストラップ用容量Ｃ５１が接続され、ＭＯＳトランジスタＭ５２のソースは、ＭＯＳトランジスタＭ１４を介して、接地ラインＧＮＤに接続されており、ＭＯＳトランジスタＭ５２のソースが次段の回路に接続されている。
【０００４】
また、クロック端子φ1は、トランジスタＭ１、Ｍ４のゲートおよび、トランジスタＭ５２のドレインに接続され、クロック端子φ2がトランジスタＭ５１、Ｍ１４のゲートおよび、トランジスタＭ２のドレインに接続されている。以降、このトランジスタとブートストラップ用容量の回路が順次繰り返し接続された構成になっている。また、ＯＵＴ１、ＯＵＴ２、・・・は出力ライン、Ｇ２、 Ｇ５２・・・はトランジスタＭ２、 Ｍ５２・・・のゲートライン、Ｃｓ1はＧ２、 Ｇ５２・・・に付加しているブートストラップ効果に寄与しない寄生容量、ＣＤＧは、ドレインゲート間容量、ＣＬは出力容量である。
【０００５】
図１２は、図１１の信号伝送回路の概略動作を説明するタイミングチャートであり、図１１の回路において、クロック端子φ1, φ2, 入力端子φSTにはそれぞれ図１２の φ1, φ2, φSTに示す信号が与えられ、ＧＮＤは接地電位である。ここで、入力端子φST,クロック端子φ1, φ2 のハイレベル電位をＶＨ, ＭＯＳトランジスタのしきい値をすべてＶｔｈと定義する。
【０００６】
図１２において、まず、入力端子φSTおよびクロック端子φ1がハイレベルになると、トランジスタＭ１が導通状態となる。そのため、入力端子φSTのハイレベル信号がトランジスタＭ１に伝送され、ブートストラップ用容量Ｃ1に電荷が蓄積される。これにより、図１２のＶＧ2に示すようにトランジスタＭ２のゲートラインＧ２の電位がハイレベルとなる。この時、トランジスタＭ２のゲートラインのＧ２ハイレベル電位をＶＨ’とすると、数１のようになる。
【０００７】
【数１】
2005235311.tif 000003
【０００８】
また、トランジスタＭ２のゲートラインＧ２の電位ＶＧ2がハイレベルになると、トランジスタＭ２が導通状態となる。そのため、出力ラインＯＵＴ１の電位ＶＯＵＴ1にクロック端子φ2のローレベルが出力される。
次に、クロック端子φ2がハイレベルになると、ブートストラップ用容量Ｃ1を通じて、トランジスタＭ２のゲートラインＧ２の電位ＶＧ2が、数２だけ上昇する。
但し、ＣＳ1はトランジスタＭ２のゲートに起因するブートストラップ効果に寄与しない寄生容量である。
これにより、トランジスタＭ２のゲートラインＧ２の電位ＶＧ2は、数３となり、このとき、数４の関係にあると、トランジスタＭ２のソースには、クロック端子φ2のハイレベルが抜き出される。
【０００９】
【数２】
2005235311.tif 000004
【００１０】
【数３】
2005235311.tif 000005
【００１１】
【数４】
2005235311.tif 000006
【００１２】
したがって、図１２のＶOUT1に示すように出力ラインＯＵＴ１の電位にパルスが取り出される。このとき、同時に、クロック端子φ2に同期して、トランジスタＭ５１が導通状態となる。これによって、ブートストラップ容量Ｃ５１に電荷が蓄積されるため、図１２のＶG52に示すようにトランジスタＭ５２のゲートラインＧ５２の電位がハイレベルとなる。
【００１３】
次に、再びクロック端子φ1がハイレベルになると、ブートストラップ用容量Ｃ５１を介して、トランジスタＭ５２のゲートラインＧ５２の電位ＶG52がクロック端子φ1のハイレベル電位ＶHより高い電圧に持ち上げられる。これにより、トランジスタＭ５２のソースにクロック端子φ1のハイレベルが抜き出され、図１２のＶOUT2に示すように出力ラインＯＵＴ２の電位にパルスが取り出される。
【００１４】
同様にして、図１１のトランジスタＭ１０２のゲートラインＧ１０２, 出力ラインＯＵＴ３, トランジスタＭ１５２のゲートライン Ｇ１５２, 出力ラインＯＵＴ４の電位は、それぞれ、図１２のＶG102, ＶOUT3, ＶG152, ＶOUT4のようになる。したがって、この回路においては、入力端子φSTのハイレベル信号が順次伝送され、出力ラインＯＵＴ１、 ＯＵＴ２、 ＯＵＴ３、 ＯＵＴ４に順次パルスが取り出される。
【００１５】
図１３は、ＮＭＯＳトランジスタのみで構成された従来の信号伝送回路の一例として、特許文献２に記載されている信号伝送回路の一部である。
入力端子φSTは、ＭＯＳトランジスタＭ１を介して、ＭＯＳトランジスタＭ２のゲートおよび、ＭＯＳトランジスタＭ１２のゲートに接続され、ＭＯＳトランジスタＭ２のゲートソース間にはブートストラップ用容量Ｃ１が接続されている。
【００１６】
ＭＯＳトランジスタＭ２のソースは、ＭＯＳトランジスタＭ５１を介して、ＭＯＳトランジスタＭ５２のゲートおよびＭＯＳトランジスタＭ６２のゲートに接続されている。またＭＯＳトランジスタＭ２のソースは、ＭＯＳトランジスタＭ１３を介して、接地ラインＧＮＤに接続され、ＭＯＳトランジスタＭ５２のゲートソース間にはブートストラップ用容量Ｃ５１が接続されている。
【００１７】
また、ＭＯＳトランジスタＭ５２のソースは、ＭＯＳトランジスタＭ６３を介して、接地ラインＧＮＤに接続され、ＭＯＳトランジスタＭ５２のソースが次段の回路に接続されている。さらに、クロック端子φ1がＭＯＳトランジスタＭ１、Ｍ１１のゲートおよびＭＯＳトランジスタＭ５２のドレインに接続され、クロック端子φ2がＭＯＳトランジスタＭ５１、Ｍ６１のゲートおよびＭＯＳトランジスタＭ２のドレインに接続されている。
【００１８】
また、ＭＯＳトランジスタＭ１１、Ｍ６１のドレインは、電源ラインＶDDに、ＭＯＳトランジスタＭ１１、Ｍ６１のソースはそれぞれ、トランジスタＭ１３、Ｍ６３のゲートおよびＭＯＳトランジスタＭ１２、Ｍ６２のドレインに接続され、ＭＯＳトランジスタＭ１２、Ｍ６２のソースは接地ラインＧＮＤに接続されている。そして、以降、このトランジスタとブートストラップ用容量の回路が順次繰り返し接続されている。ここで、ＯＵＴ１、 ＯＵＴ２・・・は出力ライン、Ｇ２、 Ｇ５２・・・はトランジスタＭ２、Ｍ５２・・・のゲートライン、ＣS1はＧ２、 Ｇ５２・・・に付加しているブートストラップ効果に寄与しない寄生容量、ＣS2はトランジスタＭ１２、 Ｍ６２・・・のゲートに起因するブートストラップ効果に寄与しない寄生容量、１０、６０、１１０、１６０は出力ラインの固定部である。
【００１９】
次に、図１４のタイミングチャートを用いて、図１３の信号伝送回路の概略動作を説明する。
図１３の回路において、クロック端子φ1, φ2, 入力端子φSTには、それぞれ図１４に示す φ1, φ2, φST信号を供給し、ＶDDは電源電位、ＧＮＤは接地電位とする。
ここで、入力端子φST, クロック端子φ1, φ2のハイレベル電位をＶH,  ＭＯＳトランジスタのしきい値をすべてＶthと定義する。
【００２０】
まず、入力端子φSTおよびクロック端子φ1がハイレベルになると、トランジスタＭ１が導通状態となり、入力端子の信号φSTがトランジスタＭ１に伝送され、ブートストラップ用容量Ｃ１に電荷が蓄積される。そのため、図１４のＶG2に示すようにトランジスタＭ２のゲートラインＧ２の電位がハイレベルとなる。この時、トランジスタＭ２のゲートラインＧ２のハイレベル電位をＶH’とすると、数５のようになる。
【００２１】
【数５】
2005235311.tif 000007
【００２２】
また、トランジスタＭ２のゲートラインＧ２の電位ＶG2がハイレベルになると、トランジスタＭ２が導通状態となり、出力ラインＯＵＴ１の電位ＶOUT1にクロック端子φ2のローレベルが出力される。この時、トランジスタＭ１２も導通状態となるため、図１４のＶG13に示すようにトランジスタＭ１３のゲートラインＧ１３の電位は接地電位となって、トランジスタＭ１３は遮断状態となる。
【００２３】
次に、クロック端子φ2がハイレベルになると、ブートストラップ用容量Ｃ１を介して、トランジスタＭ２のゲートラインＧ２の電位ＶG2が、数６だけ上昇する。
但し、ＣＳ1、 Ｃｓ2はそれぞれトランジスタＭ２、Ｍ１２のゲートに起因するブートストラップ効果に寄与しない寄生容量である。
これにより、トランジスタＭ２のゲートラインＧ２の電位ＶG2は、数７のようになり、
数８のような関係にあれば、トランジスタＭ２のソースには、クロック端子φ2のハイレベルが抜き出される。この時、トランジスタＭ１３のゲートラインＧ１３の電位ＶG13は引き続き、接地電位に固定されるため、トランジスタＭ１３は遮断状態のままであって、出力ラインＯＵＴ１と切り離されることから、出力ラインＯＵＴ１に悪影響を及ぼすことはない。したがって、図１４のＶOUT1に示すように出力ラインＯＵＴ１の電位にパルスが取り出される。
【００２４】
【数６】
2005235311.tif 000008
【００２５】
【数７】
2005235311.tif 000009
【００２６】
【数８】
2005235311.tif 000010
【００２７】
また、このとき同時に、クロック端子φ2のハイレベルに同期して、トランジスタＭ５１が導通状態となる。そのため、ブートストラップ容量Ｃ５１に電荷が蓄積され、図１４のＶG52に示すようにトランジスタＭ５２のゲートラインＧ５２の電位がハイレベルとなる。
【００２８】
次に、再びクロック端子φ1がハイレベルになると、ブートストラップ用容量Ｃ５１を介して、トランジスタＭ５２のゲートラインＧ５２の電位ＶG52が、クロック端子φ1のハイレベル電位ＶHよりも高い電位に持ち上げられ、これにより、トランジスタＭ５２のソースにクロック端子φ1のハイレベルが抜き出される。したがって、図１４のＶOUT2に示すように出力ラインＯＵＴ２の電位にパルスが取り出される。
【００２９】
なお、この時、入力端子φSTがローレベルであることから、トランジスタＭ２のゲートラインＧ２の電位ＶG2はローレベルとなり、トランジスタＭ１２が遮断状態となる。一方、トランジスタＭ１１は導通状態であるため、トランジスタＭ１３のゲートラインＧ１３の電位ＶG13はハイレベルとなる。これにより、トランジスタＭ１３が導通状態になるため、出力ラインＯＵＴ１の電位ＶOUT1は接地電位に固定される。
【００３０】
同様にして、図１３のトランジスタＭ１０２のゲートラインＧ１０２, トランジスタＭ１１３のゲートラインＧ１１３, 出力ラインＯＵＴ３, トランジスタＭ１５２のゲートライン Ｇ１５２, トランジスタＭ１６２のゲートラインＧ１６２, 出力ラインＯＵＴ４の電位は、それぞれ図１４の ＶG102, ＶG113,ＶOUT3, ＶG152, ＶG162, ＶOUT4のようになる。
したがってこの回路においては、入力端子φSTのハイレベル信号が順次伝送され、出力ラインＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４に順次パルスが取り出される。
【特許文献１】特公平３−７５９６０号公報
【特許文献２】特公平５−８４９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかしながら、図１１に示した方法では、出力ラインにおける非選択ラインが高インピーダンスになってしまう。そのため、クロック端子φ1およびφ2の変動に同期したノイズが出力ラインに現れてしまうという問題がある。例えば、出力ラインＯＵＴ１の電位ＶOUT1は、図１２に示すように非選択時に、クロック端子φ2のハイレベルに同期して、トランジスタＭ２のＣDG, ブートストラップ用容量Ｃ１を介した電位上昇が、数９のようになる。
但し、ＣDGはドレインゲート間容量、ＣLは出力容量、Ｃ１はブートストラップ容量である。
【００３２】
【数９】
2005235311.tif 000011
【００３３】
さらに、クロック端子φ1がハイレベルからローレベルになると、主に、トランジスタＭ１、Ｍ４のクロックフィードスルーによる出力低下が起こり、同様の現象がすべての出力ラインに現れてしまう。したがって、これにより、非選択出力ラインのクロック端子に同期するノイズが問題となる。
また、この方法では、飛び込みノイズによる影響も考慮されていないという問題もある。
【００３４】
一方、図１３に示した方法では、非選択ラインが接地電位に固定されるため、図１１で示した非選択ラインのクロック端子に同期するノイズについては解消される。しかし、数７で示すように、トランジスタＭ２のゲートラインＧ２での電位の上昇分が、寄生容量ＣS1, ＣS2の両者により低減されるため、確実に動作させるにはブートストラップ用容量Ｃ１を大きくする必要があり、チップ面積が大きくなるといった問題がある。
【００３５】
そこで、本発明は、上述の問題点に鑑みてなされたものであり、チップ面積の増加を抑えながら、出力のノイズの小さい信号伝送回路を提供することを目的とする。
【課題を解決するための手段】
【００３６】
請求項１に係る発明は、入力信号としてスタート信号又は前段からの出力信号を入力し、第１の制御パルスにより信号の出力を制御する第１のスイッチ素子と、該第１のスイッチ素子の出力端子に接続されたゲートと、該第１の制御パルスとは異なる位相を有する第２の制御パルスが供給されるドレインとを有し、ゲートに入力された信号に基づいて第１の出力ラインに信号を出力する第１のソースフォロアと、該第１のソースフォロアのゲート−ソース間に接続された第１の容量成分と、前記入力信号が供給される入力端子と前記第１のソースフォロアのソースに接続された出力端子とを有し、前記入力信号のレベルに応じその出力端子を基準電位に固定する第１の基準電位固定回路と、前記第１のソースフォロアのソースから供給された信号を入力し、前記第２の制御パルスにより信号の出力を制御する第２のスイッチ素子と、該第２のスイッチ素子の出力端子に接続されたゲートと、前記第１の制御パルスが供給されるドレインと、次段へ出力信号を供給するとともに、第２の出力ラインに信号を出力するソースとを備えた第２のソースフォロアと、該第２のソースフォロアのゲート−ソース間に接続された第２の容量成分と、前記第１のソースフォロアのソースに接続された入力端子と前記第２のソースフォロアのソースに接続された出力端子とを有し、前記第１のソースフォロアのソースからの入力信号のレベルに応じその出力端子を基準電位に固定する第２の基準電位固定回路とを有することを特徴とする信号伝送回路を提案している。
【００３７】
この発明によれば、非選択である第１または第２の出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができる。加えて、ブートストラップ用の容量を大きくする必要がなく、チップ面積の増加を抑えることができる。
【００３８】
請求項２に係わる発明は、請求項１に記載された信号伝送回路について、前記入力信号が供給されるとともに、出力端子が前記第１の基準電位固定回路の入力端子に接続され、前記入力信号を所定期間保持する第１のサンプルホールド回路と、前記第１のソースフォロアのソースから供給された信号が入力されるとともに、出力端子が前記第２の基準電位固定回路の入力端子に接続され、該第１のソースフォロアのソースから供給された信号を所定期間保持する第２のサンプルホールド回路とを更に有することを特徴とする請求項１に記載された信号伝送回路を提案している。
【００３９】
この発明によれば、非選択である出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができる。加えて、ブートストラップ用の容量を大きくする必要がなく、チップ面積の増加を抑えることができる。さらにサンプルホールド回路により、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
【００４０】
請求項３に係わる発明は、請求項１に記載された信号伝送回路について、入力端子が前記第１のソースフォロアのソースに接続され、出力端子が前記第２の基準電位固定回路の入力端子及び前記第２のスイッチの入力端子に接続されるとともに、前記第１のソースフォロアのソースから供給された信号を所定期間保持する第１のサンプルホールド回路と、入力端子が前記第２のソースフォロアのソースに接続され、出力端子が次段の前記第１の基準電位固定回路の入力端子及び第１のスイッチ素子の入力端子にされるとともに、前記第２のソースフォロアのソースからの信号を所定期間保持する第２のサンプルホールド回路とを更に有することを特徴とする信号伝送回路を提案している。
【００４１】
この発明によれば、非選択である出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができる。加えて、ブートストラップ用の容量を大きくする必要がなく、チップ面積の増加を抑えることができる。さらにサンプルホールド回路により、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
【００４２】
請求項４に係わる発明は、請求項１から請求項３のいずれかに記載された信号伝送回路について、前記第１の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第１のトランジスタと、電源ラインと該第１のトランジスタのドレイン間に接続され、前記第１の制御パルスにより制御される第３のスイッチ素子と、ゲートが前記第１のトランジスタのドレインに接続され、ソースが所定電位に接続されるとともに、ドレインを出力端子とする第２のトランジスタとを有することを特徴とする信号伝送を提案している。
【００４３】
請求項５に係る発明は、請求項１から請求項４までのいずれかに記載された信号伝送回路について、前記第２の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第３のトランジスタと、電源ラインと該第３のトランジスタのドレイン間に接続され、前記第２の制御パルスにより制御される第４のスイッチ素子と、ゲートが該第３のトランジスタのドレインに接続され、ソースが所定電位に接続されるとともに、ドレインを出力端子とする４のトランジスタとを有することを特徴とする信号伝送回路を提案している。
【００４４】
これらの発明によれば、請求項１から請求項３記載の信号伝送回路において、基準電位固定回路をトランジスタ３個で構成でき、簡易な構成で、非選択である出力ラインを基準電位に固定することができる。
【００４５】
請求項６に係わる発明は、請求項１または請求項３のいずれに記載された信号伝送回路について、前記第１の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第１のトランジスタと、ソースが該第1のトランジスタのドレインに接続され、ドレインとゲートとが接続され、該ドレインに前記第１の制御パルスが供給される第３のスイッチ素子と、ゲートが該第１のトランジスタのドレインに接続されるとともに、ソースが所定電位に接続され、ドレインを出力端子とする第２のトランジスタとを有することを特徴とする信号伝送回路を提案している。
【００４６】
請求項７に係る発明は、請求項１から請求項３および請求項６のいずれかに記載された信号伝送回路について、前記第２の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第３のトランジスタと、ソースが該第３のトランジスタのドレインに接続され、ドレインとゲートとが接続され、該ドレインに前記第２の制御パルスが供給される第４のスイッチ素子と、ゲートが該第３のトランジスタのドレインに接続されるとともに、ソースが所定電位に接続され、ドレインを出力端子とする第４のトランジスタと有することを特徴とする信号伝送回路を提案している。
【００４７】
これらの発明によれば、請求項１から請求項３記載の信号伝送回路において、電源ラインを用いることなく、基準電位固定回路をトランジスタ３個で構成でき、簡易な構成で、非選択である出力ラインを基準電位に固定することができる。
【００４８】
請求項８に係わる発明は、請求項２又は請求項３に記載された信号伝送回路について、前記第１及び第２の基準電位固定回路は、ゲートを入力端子とし、ソースが所定電位に接続された第１のトランジスタと、ドレインに電源電圧が供給され、ゲートとソースを前記第１のトランジスタのドレインに接続したディプレッショントランジスタと、ゲートが前記第１のトランジスタのドレインに接続され、ソースが所定電位に接続され、ドレインを出力端子とする第２のトランジスタとを有することを特徴とする信号伝送回路を提案している。
【００４９】
この発明によれば、請求項２から請求項３記載の信号伝送回路において、基準電位固定回路をトランジスタ３個で構成でき、簡易な構成で、非選択である出力ラインを基準電位に固定することができる。加えて、基準電位固定回路において第２のトランジスタのＯＮ抵抗を低減することが可能となる。
【００５０】
請求項９に係わる発明は、請求項２又は請求項３に記載された信号伝送回路について、前記第１のサンプルホールド回路は、ゲートに前記第１の制御パルスが供給され、ドレインあるいはソースの一方を入力端子とし、他方を出力端子とする第１のトランジスタであり、前記第２のサンプルホールド回路は、ゲートに前記第２の制御パルスが供給され、ドレインあるいはソースの一方を入力端子とし、他方を出力端子とした第２のトランジスタであることを特徴とする信号伝送回路を提案している。
【００５１】
この発明によれば、請求項２から請求項３の信号伝送回路において、サンプルホールド回路をトランジスタ１個で構成することができ、簡易な構成により、しかも前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
【００５２】
請求項１０に係わる発明は、請求項２又は請求項３に記載された信号伝送回路について、前記第１および第２のサンプルホールド回路は、ドレインを入力端子とし、ドレインとゲートとが接続され、ソースを出力端子としたトランジスタと、前記基準電位と前記トランジスタのソースとの接続を後段の対応する前記第１及び第２のサンプルホールド回路の入力信号により制御されるスイッチ素子を有することを特徴とする請求項２又は請求項３に記載された信号伝送回路を提案している。
【００５３】
この発明によれば、請求項２から請求項３記載の信号伝送回路において、サンプルホールド回路をトランジスタ２個で構成することができ、簡易な構成で、しかも前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。加えて、制御パルスをサンプルホールド回路に供給していないため、制御パルスを供給するためのラインの負荷を小さくできるので、動作スピードの向上、ドライバ回路の駆動能力低減が可能となる。  
【発明の効果】
【００５４】
本発明によれば、非選択である出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができるという効果がある。加えて、ブートストラップ用の容量を大きくする必要がなく、チップ面積の増加を抑えることができる。
また、サンプルホールド回路を備えることにより、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
また、本発明によれば、基準電位固定回路を簡単に構成でき、非選択である出力ラインを基準電位に固定することができる。加えて、基準電位固定回路に出力ラインを基準電位に固定するときのＯＮ抵抗を低減することが可能となる。
また、本発明によれば、サンプルホールド回路をトランジスタ１個で簡単に構成することができ、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。
さらに、本発明によれば、サンプルホールド回路をトランジスタ２個で簡単に構成することができ、前段の出力が反転した後も出力ラインを基準電位に確実に固定することが可能となる。加えて、制御パルスをサンプルホールド回路に供給していないため、制御パルスを供給するためのラインの負荷を小さくできるので、動作スピードの向上、ドライバ回路の駆動能力低減が可能となる。
【発明を実施するための最良の形態】
【００５５】
以下、本発明の実施形態に係る信号伝送回路について図１から図１０を参照して詳細に説明する。
【実施例１】
【００５６】
図１は本発明に関わる信号伝送回路の第1の実施例を示す回路図である。
なお、図１３に示した従来例と対応する構成要素には同一の符号を付して示している。
入力端子φSTは、ＭＯＳトランジスタＭ１を通じてＭＯＳトランジスタＭ２のゲートに接続され、入力端子φSTはＭＯＳトランジスタＭ１２のゲートに接続されている。また、ＭＯＳトランジスタＭ２のゲートソース間にはブートストラップ用容量Ｃ１が接続され、ＭＯＳトランジスタＭ２のソースは、ＭＯＳトランジスタＭ５１を通じてＭＯＳトランジスタＭ５２のゲートおよびＭＯＳトランジスタＭ１３を通じて接地ラインＧＮＤに接続されている。
【００５７】
また、ＭＯＳトランジスタＭ２のソースは、ＭＯＳトランジスタＭ６２のゲートに接続され、ＭＯＳトランジスタＭ５２のゲートソース間にはブートストラップ用容量Ｃ５１が接続されている。ＭＯＳトランジスタＭ５２のソースは、ＭＯＳトランジスタＭ６３を介して、接地ラインＧＮＤに接続されている。さらに、ＭＯＳトランジスタＭ５２のソースが次段の回路に接続されている。
【００５８】
また、クロック端子φ1はＭＯＳトランジスタＭ１、Ｍ１１のゲートおよびＭＯＳトランジスタＭ５２のドレインに接続され、クロック端子φ2はＭＯＳトランジスタＭ５１、 Ｍ６１のゲートおよびＭＯＳトランジスタＭ２のドレインに接続されている。ＭＯＳトランジスタＭ１１、Ｍ６１のドレインには、電源ラインＶDDが接続されている。
【００５９】
また、ＭＯＳトランジスタＭ１１、Ｍ６１のソースはそれぞれ、トランジスタＭ１３、 Ｍ６３のゲートおよびＭＯＳトランジスタＭ１２、 Ｍ６２のドレインに接続され、ＭＯＳトランジスタＭ１２、 Ｍ６２のソースは接地ラインＧＮＤに接続されている。以降、このトランジスタとブートストラップ用容量の回路が順次繰り返し接続される。なお、ＯＵＴ１、ＯＵＴ２・・・は出力ライン、Ｇ２、 Ｇ５２・・・は、トランジスタＭ２、Ｍ５２・・・のゲートライン、Ｇ１３、Ｇ６３はトランジスタＭ１３、Ｍ６３・・・のゲートライン、ＣS1はＧ２、 Ｇ５２・・・に付加しているブートストラップ効果に寄与しない寄生容量、１０、６０、１１０、１６０は出力ライン固定部である。
【００６０】
次に、図１の信号伝送回路の概略動作を図２のタイミングチャートを用いて説明する。
なお、図１の回路においてクロック端子φ1, φ2, 入力端子φSTには、ぞれぞれ、図２に示すφ1, φ2, φST信号を供給し、ＶDDは電源電位、ＧＮＤは接地電位とする。また、入力端子φST, クロック端子φ1, φ2のハイレベル電位をＶH,  ＭＯＳトランジスタのしきい値をすべてＶthと定義する。
【００６１】
まず、クロック端子φ1および入力端子φSTがハイレベルになると、トランジスタＭ１が導通状態となり、入力端子φSTのハイレベル信号がトランジスタＭ１に伝送され、図２に示すように、トランジスタＭ２のゲートラインＧ２の電位ＶG2がハイレベルとなる。ここで、トランジスタＭ２のゲートラインＧ２のハイレベル電位をＶH’とすると、ＶH’は、数１０のようになる。
【００６２】
【数１０】
2005235311.tif 000012
【００６３】
また、トランジスタＭ２のゲートラインＧ２の電位ＶG2がハイレベルとなることで、トランジスタＭ２が導通状態となり、出力ラインＯＵＴ１の電位ＶOUT1にクロック端子φ2のローレベルが出力される。
一方、図１の１０に示す出力ライン固定部において、入力端子φSTがハイレベルになると、トランジスタＭ１２が導通状態となり、トランジスタＭ１３のゲートラインＧ１３の電位は、図３のＶG13で示すように、接地電位になる。したがって、トランジスタＭ１３は遮断状態となり、出力ラインＯＵＴ１と切り離されるため出力ラインＯＵＴ１に悪影響を及ぼさない。
【００６４】
次に、クロック端子φ2がハイレベルになると、ブートストラップ用容量Ｃ１を通じて、トランジスタＭ２のゲートラインＧ２の電位ＶG2が、数１１だけ上昇する。
但し、ＣS1はトランジスタＭ２のゲートに起因するブートストラップ効果に寄与しない寄生容量である。
【００６５】
【数１１】
2005235311.tif 000013
【００６６】
これにより、トランジスタＭ２のゲートラインＧ２の電位ＶG2は、数１２のようになる。
この時、数１３のような関係であれば、トランジスタＭ２のソースには、クロック端子φ2のハイレベルが抜き出される。したがって、図２のＶOUT1に示すように出力ラインＯＵＴ１にパルスが取り出される。このとき同時に、クロック端子φ2に同期して、トランジスタＭ５１が導通状態となるので、図２のＶG52に示すようにトランジスタＭ５２のゲートラインＧ５２の電位がハイレベルとなる。
【００６７】
【数１２】
2005235311.tif 000014
【００６８】
【数１３】
2005235311.tif 000015
【００６９】
また、この時、図１の６０に示す出力ライン固定部において、前段の出力信号ＶOUT1のハイレベルが入力されるため、トランジスタＭ６２が導通状態となり、トランジスタＭ６３のゲートラインＧ６３の電位は、図２のＶG63で示すように、接地電位となる。したがって、トランジスタＭ６３は遮断状態となり、出力ラインＯＵＴ２と切り離されるため出力ラインＯＵＴ２に悪影響を及ぼさない。
【００７０】
次に、再びクロック端子φ1がハイレベルになると、ブートストラップ用容量Ｃ５１を介して、トランジスタＭ５２のゲートラインＧ５２の電位VG52が、クロック端子φ1のハイレベル電位ＶHより高い電位に持ち上げられ、これにより、トランジスタＭ５２のソースにクロック端子φ1のハイレベルが抜き出される。したがって、図２のＶOUT2に示すように出力ラインＯＵＴ２の電位にパルスが取り出される。
【００７１】
また、この時、図１の１０に示す出力ライン固定部において、入力端子φSTのローレベルが入力されるので、トランジスタＭ１２は遮断状態となる。また、トランジスタＭ１１にはクロック端子φ1のハイレベルが入力されるため導通状態となる。さらに、トランジスタＭ１１は導通状態であるため、トランジスタＭ１３のゲートラインＧ１３の電位ＶG13はハイレベルとなる。したがって、トランジスタＭ１３は導通状態となり、出力ラインＯＵＴ１の電位ＶOUT1は接地電位に固定される。
【００７２】
同様にして、図１のトランジスタＭ１０２のゲートラインＧ１０２, トランジスタＭ１１３のゲートラインＧ１１３, 出力ラインＯＵＴ３, トランジスタＭ１５２のゲートライン Ｇ１５２, トランジスタＭ１６３のゲートラインＧ１６３, 出力ラインＯＵＴ４の電位は、それぞれ、図２の ＶG102, ＶG113, ＶOUT3, ＶG152, ＶG162, ＶOUT4のようになる。こうして、入力端子φSTのハイレベル信号の伝送が行なわれる。
【００７３】
このように、図１の回路によれば、非選択である出力ラインが、出力ライン固定部１０、６０・・・により、接地電位に固定されているため、クロック端子φ1あるいはφ2の変動に同期した出力ノイズを抑圧することができる。
加えて、出力ライン固定部１０、６０・・・の制御を、入力信号または前段の出力で行なっているため、トランジスタＭ２、 Ｍ５２・・・のゲートラインＧ２、 Ｇ５２・・・に余計な寄生容量が付加されない。したがって、ブートストラップ用容量を大きくする必要がなく、チップ面積の増加を抑えることができる。
【００７４】
次に、図３は、図１における出力ライン固定部１０、６０・・・を別の構成例で示したものである。
つまり、図１におけるＭＯＳトランジスタＭ１１、 Ｍ６１・・・を、図３のＭＯＳトランジスタＭ１４、 Ｍ６４・・・のように変更したもので、図３のＭＯＳトランジスタＭ１４、 Ｍ６４・・・ではゲートおよびドレインをクロック端子に接続するように変更している。それ以外の構成は図１と同一であり、タイミングチャートは図２と同じである。
【００７５】
図３の回路を用いて、出力ライン固定部の動作を以下に説明する。
まず、入力端子φSTおよびクロック端子φ1がハイレベルになると、出力ライン固定部１０において、トランジスタＭ１２及びＭ１４は導通状態となる。そのため、図２のＶG13に示すようにトランジスタＭ１３のゲートラインＧ１３の電位は接地電位になる。これにより、トランジスタＭ１３は遮断状態となるため、出力ラインＯＵＴ１と切り離される。
【００７６】
次に、クロック端子φ2がハイレベルになると、図２のＶOUT1に示すように出力ラインＯＵＴ１の電位にパルスが取り出される。この時、出力ライン固定部６０において、前段の出力信号ＶOUT1のハイレベルが入力されるため、トランジスタＭ６２が導通状態となる。そのため、トランジスタＭ６３のゲートラインＧ６３の電位は、図２のＶG63で示すように、接地電位になる。これにより、トランジスタＭ６３は遮断状態となり、出力ラインＯＵＴ２と切り離される。
【００７７】
次に、再びクロック端子φ1がハイレベルになると、出力ライン固定部１０において、入力端子φSTのローレベルが入力されるため、トランジスタＭ１２は遮断状態となる。一方、トランジスタＭ１４が導通状態となるため、トランジスタＭ１３のゲートラインＧ１３の電位ＶＧ１３はハイレベルとなる。これにより、トランジスタＭ１３は導通状態となり、出力ラインＯＵＴ１の電位ＶOUT1は、接地電位に固定される。以下同様の動作が繰り返される。このように、図１において、出力ライン固定部１０、６０・・・を、図３のように構成することで、電源ラインＶDDを用いないで、非選択である出力ラインを接地電位に固定することができる。
【実施例２】
【００７８】
図４は本発明に係わる信号伝送回路に関する、第２の実施例を示す回路図である。
本回路は、図１の回路に対して、図４に示す２０, ７０、１２０、１７０のサンプルホールド部（以下ＳＨ部と呼ぶ）を加えたものである。ＳＨ部２０、７０・・・はそれぞれ、ＭＯＳトランジスタＭ２１、 Ｍ７１・・・で構成されている。ＭＯＳトランジスタＭ２１、 Ｍ７１・・・のゲートはクロック端子φ1またはクロック端子φ2に接続され、ドレインは入力端子φSTまたは前段の出力端子に接続され、ソースを出力ライン固定部１０、６０・・・を構成するトランジスタＭ１２、 Ｍ６２・・・のゲートに接続されている。なお、第1の実施例と対応する構成要素には同一の符号を付している。
【００７９】
図５に示すタイミングチャートを用いて、図４の信号伝送回路の概略動作を説明する。
まず、クロック端子φ1および入力端子φSTがハイレベルになると、ＳＨ部２０において、トランジスタＭ２１が導通状態となり、入力端子φSTのハイレベル信号がトランジスタＭ２１を伝送されて、ＳＨ部２０の出力部Ｇ１２の電位はハイレベルとなる。これにより、出力ライン固定部１０において、トランジスタＭ１２が導通状態となり、トランジスタＭ１３のゲートラインＧ１３の電位ＶＧ13は接地電位に固定される。
【００８０】
また、トランジスタＭ１３は遮断状態となって、出力ラインＯＵＴ１と切り離される。ここで、クロック端子φ1がローレベルに変化しても、ＳＨ部２０の出力部Ｇ１２の電位はハイレベルを保持するので、確実にトランジスタＭ１３は遮断状態を継続し、出力ラインＯＵＴ１に悪影響を及ぼさない。
【００８１】
次に、クロック端子φ2がハイレベルになると、出力ラインＯＵＴ１の電位ＶOUT1にクロック端子φ2のハイレベルが取り出される。また、ＳＨ部７０において、トランジスタＭ７１は導通状態となるため、出力信号ＶOUT1がトランジスタＭ２１を伝送され、ＳＨ部７０の出力部Ｇ６２の電位はハイレベルになる。これにより、出力ライン固定部６０において、トランジスタＭ６２が導通状態となり、トランジスタＭ６３のゲートラインＧ６３の電位ＶＧ６３は接地電位に固定される。
【００８２】
したがって、トランジスタＭ６３が遮断状態となって、出力ラインＯＵＴ２と切り離される。ここで、同様に、クロック端子φ2がローレベルに変化しても、ＳＨ部７０の出力部Ｇ６２の電位はハイレベルを保持するので、確実にトランジスタＭ６３は遮断状態を継続し、出力ラインＯＵＴ２に悪影響を与えない。
【００８３】
次に、再び、クロック端子φ1がハイレベルになると、出力ラインＯＵＴ２の電位ＶOUT2にクロックパルスφ1のハイレベルが取り出される。また、ＳＨ部２０において、トランジスタＭ２１が導通状態となり、入力端子φSTのローレベルが入力されるため、ＳＨ部２０の出力部Ｇ１２の電位はローレベルとなる。
【００８４】
そのため、出力ライン固定部１０において、トランジスタＭ１２が遮断状態、トランジスタＭ１１が導通状態となって、電源電圧ＶDDがトランジスタＭ１３のゲートラインＧ１３に伝送されるので、トランジスタＭ１３のゲートラインＧ１３の電位ＶG13はハイレベルとなる。したがって、トランジスタＭ１３は導通状態となって、出力ラインＯＵＴ１の電位ＶOUT1は接地電位に固定される。以下同様の動作が繰り返される。
【００８５】
したがって、図４の構成の場合でも、第1の実施例と同様に、非選択である出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができる。また、トランジスタＭ２、Ｍ５２・・・のゲートラインＧ２、Ｇ５２・・・に余計な寄生容量が付加されず、チップ面積の増加を抑えることができる。
【００８６】
さらに、図４の構成によれば、ＳＨ部を介して出力ライン固定部を制御しているため、前段の出力が反転した後も、選択時に出力ライン固定部のトランジスタＭ１３のゲートラインＧ１３が接地電位に固定されるので、出力ライン固定部を確実に動作することができる。
【００８７】
次に、図６は、図４における出力ライン固定部１０、６０・・・を別の構成例で示したものである。
すなわち、図４におけるＭＯＳトランジスタＭ１１、Ｍ６１・・・を、図６のディプレッションＭＯＳトランジスタＭ１５、Ｍ６５・・・のように変更したもので、図６のディプレッションＭＯＳトランジスタＭ１５、 Ｍ６５・・・ではゲートとソースをＭＯＳトランジスタＭ１３、 Ｍ６３・・・のゲートに接続するように変更している。それ以外の構成は図４と同一であり、タイミングチャートは図５と同じである。ここで、ゲートとソースを接続することにより、ディプレッションＭＯＳトランジスタＭ１５、Ｍ６５・・・は、形状によって電流値が決まる定電流源として動作する。以下、この出力ライン固定部の動作についてのみ説明する。
【００８８】
まず、クロック端子φ1および入力端子φSTがハイレベルになると、ＳＨ部２０の出力部はハイレベルとなる。したがって、出力ライン固定部１０において、トランジスタＭ１２が導通状態となる。これにより、トランジスタＭ１２の電流能力をトランジスタＭ１５の電流能力より大きくすることによって、トランジスタＭ１３のゲートラインＧ１３の電位ＶG13が接地電位に固定されるため、出力ラインＯＵＴ１と切り離される。ここで、クロック端子φ1がローレベルに変化しても、ＳＨ部２０の出力部Ｇ１２の電位はハイレベルを保持するので、確実にトランジスタM13は遮断状態を継続し、出力ラインＯＵＴ１に悪影響を及ぼさない。
【００８９】
次に、クロック端子φ2がハイレベルになると、ＳＨ部７０の出力部はハイレベルとなる。したがって、出力ライン固定部６０において、トランジスタＭ６２が導通状態となり、トランジスタＭ６３のゲートラインＧ６３の電位ＶG63が接地電位に固定されるため、出力ラインＯＵＴ２と切り離される。ここで、クロック端子φ2がローレベルに変化しても、ＳＨ部７０の出力部Ｇ６２の電位はハイレベルを保持するので、確実にトランジスタＭ６３は遮断状態を継続し、出力ラインＯＵＴ２に悪影響を及ぼさない。
【００９０】
次に、再びクロック端子φ1がハイレベルになると、ＳＨ部２０の出力部はローレベルとなる。したがって、出力ライン固定部１０において、トランジスタＭ１２が遮断状態となり、また、トランジスタＭ１５は電流を供給するので、トランジスタＭ１３のゲートラインＧ１３の電位ＶG13は電源電位ＶDDまで上昇する。これにより、トランジスタＭ１３が導通状態となって、出力ラインＯＵＴ１の電位ＶOUT1は接地電位に固定される。以下同様の動作が繰り返される。
【００９１】
このように、図４において、出力ライン固定部１０、６０・・・を、図６のように構成した場合でも、非選択時に出力ラインを接地電位に固定できる。加えて、図６の構成によれば、トランジスタＭ１２が遮断状態のときに、トランジスタＭ１３ゲートラインＧ１３の電位ＶG13を電源電圧ＶDDの値まで持ち上げることが可能となり、トランジスタＭ１３のＯＮ抵抗を低くすることが出来る。また、図４において、出力ライン固定部１０、６０・・・を、図３のように構成することで、電源ラインＶDDを用いないで、非選択である出力ラインを接地電位に固定することができる。
【００９２】
次に、図７は、図４におけるＳＨ部２０、 ７０・・・の構成を変えたものである。
ＳＨ部２０、 ７０・・・はＭＯＳトランジスタＭ２２、 Ｍ７２・・・およびＭＯＳトランジスタＭ２３、 Ｍ７３・・・で構成し、ＭＯＳトランジスタＭ２２、 Ｍ７２・・・のゲートおよびドレインは、入力端子または前段の出力を接続され、ソースが出力ライン固定部１０、６０・・・を構成するトランジスタＭ１２、Ｍ６２・・・のゲートおよびトランジスタＭ２３、 Ｍ７３・・・のドレインに接続されている。また、トランジスタＭ２３、 Ｍ７３・・・のソースは接地ラインに接続され、ゲートは次段の出力に接続されている。それ以外の構成は図４と同一であり、タイミングチャートは図５と同じである。以下に図４との相違点についてのみ、動作を説明する。
【００９３】
まず、クロック端子φ1および入力端子φSTがハイレベルになると、ＳＨ部２０において、トランジスタＭ２２が導通状態、トランジスタＭ２３が遮断状態となる。そのため、入力端子φSTのハイレベル信号がトランジスタＭ２２を伝送し、ＳＨ部２０の出力部Ｇ１２の電位がハイレベルになる。これにより、出力ライン固定部１０と出力ラインＯＵＴ１は切り離される。ここで、クロック端子φ1がローレベルに変化しても、ＳＨ部２０の出力部Ｇ１２の電位はハイレベルを保持するので、確実にトランジスタＭ１３は遮断状態を継続し、出力ラインＯＵＴ１に悪影響を及ぼさない。
【００９４】
次に、クロック端子φ2がハイレベルになると、出力ラインＯＵＴ１にクロック端子φ2のハイレベルが取り出され、ＳＨ部７０において、トランジスタＭ７２が導通状態、トランジスタＭ７３が遮断状態となる。そのため、前段の出力ラインＯＵＴ１の電位ＶOUT1がトランジスタＭ７２を伝送し、ＳＨ部７０の出力部Ｇ６２の電位はハイレベルになる。これにより、出力ライン固定部６０と、出力ラインＯＵＴ２は切り離される。ここでクロック端子φ2がローレベルに変化しても、ＳＨ部７０の出力部Ｇ６２の電位はハイレベルを保持するので、確実にトランジスタＭ６３は遮断状態を継続し、出力ラインＯＵＴ２に悪影響を及ぼさない。
【００９５】
次に、再びクロック端子φ1がハイレベルになると、出力ラインＯＵＴ２の電位ＶOUT2にクロック端子φ1のハイレベルが取り出され、同時に、それがＳＨ部２０のトランジスタＭ２３のゲートに入力される。そのため、ＳＨ部２０において、トランジスタＭ２３が導通状態となり、ＳＨ部２０の出力部Ｇ１２はローレベルとなる。これにより、出力ライン固定部１０を介し、出力ラインＯＵＴ１の電位ＶOUT1は接地電位に固定される。
【００９６】
このように、図４におけるＳＨ部２０、７０・・・の構成を、図７のように構成した場合でも、ＳＨ部２０、７０・・・により、出力ライン固定部１０、６０・・・を制御することができる。加えて、図７の構成によれば、ＳＨ部２０、 ７０・・・がクロックラインにつながっていないため、動作スピードの高速化、ドライバ回路の駆動能力低減が可能となる。また、図７の構成においても、出力ライン固定部１０、６０・・・を図３および図６のように構成することが可能である。
【実施例３】
【００９７】
図８は本発明に係わる信号伝送回路に関する、第３の実施例を示す回路図である。
本実施例は、図１で示す第1の実施例に対し、ＳＨ部２０、７０・・・を介し、次段と接続するように変更したもので、それ以外の構成は同一である。なお、第1の実施例と対応する構成要素には同一の符号を付している。以下に第1の実施の形態との相違点についてのみ動作を説明する。
【００９８】
図９のタイミングチャートを用いて、図８の信号伝送回路の概略動作を説明する。
まず、入力端子φSTおよびクロック端子φ1がハイレベルになると、出力ライン固定部１０と出力ラインＯＵＴ１が切り離される。次に、クロック端子φ2がハイレベルになると、出力ラインＯＵＴ１の電位ＶOUT1にクロック端子φ2のハイレベルが取り出される。また、ＳＨ部２０のトランジスタＭ２１が導通状態となるので、ＳＨ部２０の出力部Ｄ５１がハイレベルとなる。したがって、出力ライン固定部６０と出力ラインＯＵＴ２が切り離される。ここでクロック端子φ2がローレベルに変化しても、ＳＨ部２０の出力部Ｄ５１の電位はハイレベルを保持するので、確実にトランジスタＭ６３は遮断状態を継続し、出力ラインＯＵＴ２に悪影響を与えない。
【００９９】
次に、再びクロック端子φ1がハイレベルになると、出力ラインＯＵＴ２の電位にクロック端子φ1のハイレベルが取り出され、ＳＨ部７０の出力部Ｄ１０１がハイレベルとなる。また、出力ライン固定部１０により、出力ラインＯＵＴ１の電位ＶOUT1が接地電位に固定される。
【０１００】
次に、再びクロック端子φ2がハイレベルになると、ＳＨ部２０において、トランジスタＭ２１が導通状態となり、前段の出力ＶOUT1のローレベルが入力されるため、ＳＨ部２０の出力部Ｄ５１がローレベルとなる。したがって、出力ライン固定部６０により、出力ラインＯＵＴ２の電位ＶOUT2は接地電位に固定される。以下同様の動作が繰り返される。
【０１０１】
したがって、図８で示したように、ＳＨ部２０、７０・・・を介して次段と接続した場合でも、第1の実施例同様に、非選択である出力ラインが基準電位に固定されるため、出力ノイズを抑圧することができる。また、トランジスタＭ２、Ｍ５２・・・のゲートラインＧ２、Ｇ５２・・・に余計な寄生容量が付加されず、チップ面積の増加を抑えることができる。さらに、図８の構成によれば、ＳＨ部を介して出力ライン固定部を制御しているため、前段の出力が反転した後も、選択時に出力ライン固定部のトランジスタＭ６３のゲートラインＧ６３が接地電位に固定されるので、出力ライン固定部を確実に動作することができる。
【０１０２】
次に、図１０は、図８のＳＨ部に０、７０・・・の構成を変えたもので、それ以外の構成は図８と同じであり、タイミングチャートは図９と同一である。図１０のようにＳＨ部２０、７０・・・を構成した場合でも、ＳＨ部２０、７０・・・により、出力ライン固定部を制御することができる。加えてＳＨ部２０、７０・・・がクロックラインにつながっていないため、動作スピードの高速化、ドライバ回路の駆動能力低減が可能となる。
【０１０３】
また、図８、図１０において、出力ライン固定部１０、６０・・・を図３のように構成することで、電源ラインＶDDを用いないで、非選択時の出力ラインを接地電位に固定することができる。さらに、図８、図１０において、出力ライン固定部１０、６０・・・を図６のように構成した場合でも、非選択時の出力ラインを接地電位に固定することができる。加えて、トランジスタＭ１２が遮断状態のときに、トランジスタＭ１３ゲートラインＧ１３の電位ＶG13を電源電圧ＶDDの値まで持ち上げることが可能となり、トランジスタＭ１３のＯＮ抵抗を低くすることができる。
【０１０４】
以上、図面を参照して本発明の実施の形態について詳述してきたが、具体的な構成はこれらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【０１０５】
【図１】第１の実施例に係る回路構成を示す図である。
【図２】第１の実施例に係る回路のタイミングチャートを示す図である。
【図３】出力ライン固定部の他の回路構成を示す図である。
【図４】第２の実施例に係る回路構成を示す図である。
【図５】第２の実施例に係る回路のタイミングチャートを示す図である。
【図６】出力ライン固定部の他の回路構成を示す図である。
【図７】第２の実施例の変形例に係る回路構成を示す図である。
【図８】第３の実施例に係る回路構成を示す図である。
【図９】第３の実施例に係る回路のタイミングチャートを示す図である。
【図１０】第３の実施例の変形例に係る回路構成を示す図である。
【図１１】従来例の回路構成を示す図である。
【図１２】従来例の回路におけるタイミングチャートを示す図である。
【図１３】他の従来例の回路構成を示す図である。
【図１４】従来例の回路におけるタイミングチャートを示す図である。
【符号の説明】
【０１０６】
１０、６０、１１０、１６０・・・出力ライン固定部、２０、７０、１２０、１７０・・・サンプルホールド回路、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ５１、Ｍ５２、Ｍ５３、Ｍ６１、Ｍ６２、Ｍ６３、Ｍ６４、Ｍ６５、Ｍ７１、Ｍ７２、Ｍ７３、Ｍ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４、Ｍ１１１、Ｍ１１２、Ｍ１１３、Ｍ１１４、Ｍ１２１、Ｍ１２２、Ｍ１２３、Ｍ１５１、Ｍ１５２、Ｍ１５３、Ｍ１６１、Ｍ１６２、Ｍ１６３、Ｍ１７１、Ｍ１７２、Ｍ１７３・・・ＭＯＳトランジスタ、Ｃ１、Ｃ５１、Ｃ１０１、Ｃ１５１・・・容量、Ｃｓ1、Ｃｓ2・・・寄生容量、ＣＤＧ・・・ドレインゲート間容量、ＣＬ・・・出力容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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