(57)【要約】  【課題】  負荷電流が小さいあるいは入力電圧が高い場合であっても、出力電圧のリプルを小さくする。  【解決手段】  スイッチング素子１１のターンオンによりインダクタ３にエネルギーを蓄積し、スイッチング素子１１に流れる電流が増大してカレントリミット値に達することによりスイッチング素子１１をターンオフさせて前記エネルギーを放出整流し出力側に供給する昇圧型スイッチングレギュレータである。スイッチング素子１１のスイッチング周期を監視するスイッチング周期監視回路Ｂと、スイッチング周期監視回路Ｂで監視されたスイッチング周期が長くなったときカレントリミット値を低くさせ短くなったとき高くさせるカレントリミット値制御回路Ａとを設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
スイッチング素子のターンオンによりインダクタにエネルギーを蓄積し、前記スイッチング素子に流れる電流が増大して予め設定したカレントリミット値に達することにより前記スイッチング素子をターンオフさせて前記エネルギーを放出整流し出力側に供給する昇圧型スイッチングレギュレータにおいて、
前記スイッチング素子のスイッチング周期に反比例して前記カレントリミット値を変化させることを特徴とする昇圧型スイッチングレギュレータ。
【請求項２】
請求項１に記載の昇圧型スイッチングレギュレータにおいて、
前記スイッチング素子のスイッチング周期を監視するスイッチング周期監視回路と、該スイッチング周期監視回路で監視されたスイッチング周期が長くなったとき前記カレントリミット値を低くさせ、短くなったとき高くさせるカレントリミット値制御回路と、を具備することを特徴とする昇圧型スイッチングレギュレータ。
【請求項３】
請求項２に記載の昇圧型スイッチングレギュレータにおいて、
前記スイッチング周期監視回路は、基準クロックによりアップカウントし前記スイッチング素子のスイッチングパルスよりダウンカウントするアップダウンカウンタからなり、
前記カレントリミット値制御回路は、前記アップダウンカウンタのカウント値を前記カレントリミット値に相当する基準電圧に変換するＤ／Ａコンバータと、前記スイッチング素子に直列接続した抵抗にかかる電圧が前記基準電圧を超えるか否か検出するコンパレータとからなる、
ことを特徴とする昇圧型スイッチングレギュレータ。
【請求項４】
請求項２に記載の昇圧型スイッチングレギュレータにおいて、
前記スイッチング周期監視回路は、前記スイッチング素子のスイッチング周波数を前記カレントリミット値に相当する基準電圧に変換する周波数／電圧変換回路からなり、
前記カレントリミット値制御回路は、前記スイッチング素子に直列接続した抵抗にかかる電圧が前記基準電圧を超えるか否かを検出するコンパレータとからなる、
ことを特徴とする昇圧型スイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＦＭ（Pulse Frequency Modulation）方式を用いた昇圧型スイッチングレギュレータにかかり、特に軽負荷時の電源電圧リプルを抑える技術に関するものである。
【背景技術】
【０００２】
一般的なスイッチングレギュレータは、その電力効率が軽負荷時に低下する。これは負荷状態に関係なく駆動回路や発振回路等で固定量の電力が空費されるからである。そこで、このような電力効率低下を回避する１つの手法として、スイッチングサイクルのオフ期間をワンショット発生回路によって制御するスイッチングレギュレータが提案されている（例えば、非特許文献１、特許文献１参照）。
【０００３】
図６はこの種の従来のスイッチングレギュレータの構成を示す回路図である。１はＶinの電源端子と接地との間に接続された入力コンデンサ、２はVoutの出力端子と接地との間に接続された出力コンデンサ、３はインダクタ、４は整流ダイオード、５，６は出力電圧Ｖoutを分圧して帰還電圧Vfbを得るための分圧抵抗、７はその帰還電圧Ｖfbと基準電圧源８の基準電圧Vref1を比較するためのコンパレータ、９はアンドゲート、１０は駆動回路、１１は駆動回路１０によりオン／オフのスイッチングが駆動されるＦＥＴからなるスイッチング素子、１２はスイッチング素子１１に流れる電流を検出する抵抗、１３は抵抗１２で電流／電圧変換された電圧と基準電圧源１４の基準電圧Ｖref2を比較するコンパレータ、１５はコンパレータ１３の出力が「Ｈ」になることにより一定時間（例えば、５００ｎｓ）のパルス幅の「Ｌ」パルスを出力するワンショット発生回路である。
【０００４】
このスイッチングレギュレータでは、出力電圧Ｖoutが充分高く、抵抗５，６による帰還電圧Ｖfbが基準電圧Ｖref1より高いときは、そのコンパレータ７の出力が「Ｌ」となる。よって、アンドゲート９の出力が「Ｌ」となり、駆動回路１０の出力も「Ｌ」になり、スイッチング素子１１は駆動されない。
【０００５】
出力電圧Ｖoutが低下してきて、帰還電圧Ｖfbが基準電圧Ｖref1より低くなると、コンパレータ７の出力が「Ｈ」となる。このとき、ワンショット発生回路１５の出力が「Ｈ」であると、アンドゲート９の出力が「Ｈ」、駆動回路１０の出力も「Ｈ」となり、スイッチング素子１１がターンオンする。このため、電圧Ｖinの電源→インダクタ３→スイッチング素子１１→抵抗１２を経由して接地に電流Ｉswが流れ、インダクタ３にエネルギーが蓄積される。
【０００６】
そして、スイッチング素子１１に流れる電流Ｉswが増大し、抵抗１２で電流／電圧変換された電圧が基準電圧Ｖref2よりも高くなると、コンパレータ１３の出力が「Ｈ」に反転して、ワンショット発生回路１８の出力が「Ｌ」に反転し、アンドゲート９の出力が「Ｌ」、駆動回路１０の出力も「Ｌ」となり、スイッチング素子１１はターンオフする。
【０００７】
このターンオフにより、インダクタ２に流れる電流Ｉswが遮断するが、インダクタ２はそこに流れる電流を維持するために片端の電圧が上昇し、整流ダイオード３を介してその電圧による電流が負荷側に供給され出力電圧Ｖoutとなる。
【０００８】
所定の時間が経過すると、ワンショット発生回路１５の出力が「Ｈ」に復帰するので、このときコンパレータ７の出力が「Ｈ」であれば、スイッチング素子１１が再度ターンオンする。帰還電圧ＶfbがＶref1より高くなるまで、以上の動作が繰り返される。
【０００９】
図７は別の従来のスイッチングレギュレータの構成を示す回路図である。図６に示したスイッチングレギュレータとは、一定時間のオフ時間を決めるワンショット発生回路１５の代わりに、ＲＳラッチ回路１６とインバータ１７を使用したものである。ここでは、クロック信号ＣＫにより一定時間毎に強制的にオフ時間が設けられる。
【００１０】
図８は以上の図６，図７に示したスイッチングレギュレータの動作の原理説明図、図９はスイッチング電流の波形図である。図８において、出力電圧Ｖoutは、一般的に次のように表すことができる。
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ここで、Ｔonはスイッチング素子１１のオン時間、Ｔoffはオフ時間、Ｉoutは負荷電流、ILpeakはインダクタ３に流れる電流のピーク値、Ｌはインダクタ３のリアクタンスである。
【００１１】
式(5)から、出力電圧Ｖoutは、負荷電流Ｉoutが減少すると高くなり、ピーク電流値ILpeakが大きくなると高くなり、入力電圧Ｖinが高くなると高くなることがわかる。
【非特許文献１】「ＳＯＴ−２３パッケージ  マイクロパワー昇圧ＤＣ／ＤＣコンバータ  ＬＴ１６１５の日本語版ＰＤＦ」、リニアテクノロジー社、４頁、インターネット[平成１６年１月２２日検索]＜ＵＲＬ：http://www.linear-tech.co.jp/datasheet/html/j1615xf.html>
【特許文献１】特開平０６−３０３７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１０は重負荷の場合のスイッチングレギュレータの動作波形図である。負荷電流Ｉoutが大きい場合、あるいは入力電圧Ｖinが低い場合は、出力電圧Ｖoutが低くなる。このような重負荷の場合は、出力コンデンサ２の電荷の放電速度が速くなるので、帰還電圧Ｖfb＜Ｖref1になるまでの時間が短くなり、スイッチング素子１１のスイッチング間隔は短くなる。
【００１３】
一方、図１１は軽負荷の場合の動作波形図である。負荷電流Ｉoutが小さい場合、あるいは入力電圧Ｖinが高い場合は、出力電圧Ｖoutが高くなる。このような軽負荷の場合は、出力コンデンサ２の電荷の放電速度が遅くなるので、帰還電圧Ｖfb＜Ｖref1になるまでの時間が長くなり、スイッチング素子１１のスイッチング間隔が長くなる。
【００１４】
このように、負荷電流Ｉoutが小さい場合、あるいは入力電圧Ｖinが高い場合は、出力電圧Ｖoutのリプルが大きくなり、またリプル周波数が低くなる。このため、出力電圧Ｖoutの安定化のためには出力コンデンサ２の容量を大きくする必要がある。
【００１５】
本発明の目的は、負荷電流が小さい場合、あるいは入力電圧が高い場合であっても、出力電圧のリプル成分を小さくし、且つリプル周波数が低くならないようにし、出力コンデンサの容量値を特別大きくする必要がないようにした昇圧型スイッチングレギュレータを提供することである。
【課題を解決するための手段】
【００１６】
請求項１にかかる発明の昇圧型スイッチングレギュレータは、スイッチング素子のターンオンによりインダクタにエネルギーを蓄積し、前記スイッチング素子に流れる電流が増大して予め設定したカレントリミット値に達することにより前記スイッチング素子をターンオフさせて前記エネルギーを放出整流し出力側に供給する昇圧型スイッチングレギュレータにおいて、前記スイッチング素子のスイッチング周期に反比例して前記カレントリミット値を変化させることを特徴とする。
【００１７】
請求項２にかかる発明は、請求項１に記載の昇圧型スイッチングレギュレータにおいて、前記スイッチング素子のスイッチング周期を監視するスイッチング周期監視回路と、該スイッチング周期監視回路で監視されたスイッチング周期が長くなったとき前記カレントリミット値を低くさせ、短くなったとき高くさせるカレントリミット値制御回路と、を具備することを特徴とする。
【００１８】
請求項３にかかる発明は、請求項２に記載の昇圧型スイッチングレギュレータにおいて、前記スイッチング周期監視回路は、基準クロックによりアップカウントし前記スイッチング素子のスイッチングパルスよりダウンカウントするアップダウンカウンタからなり、前記カレントリミット値制御回路は、前記アップダウンカウンタのカウント値を前記カレントリミット値に相当する基準電圧に変換するＤ／Ａコンバータと、前記スイッチング素子に直列接続した抵抗にかかる電圧が前記基準電圧を超えるか否か検出するコンパレータとからなる、ことを特徴とする。
【００１９】
請求項４にかかる発明は、請求項２に記載の昇圧型スイッチングレギュレータにおいて、前記スイッチング周期監視回路は、前記スイッチング素子のスイッチング周波数を前記カレントリミット値に相当する基準電圧に変換する周波数／電圧変換回路からなり、前記カレントリミット値制御回路は、前記スイッチング素子に直列接続した抵抗にかかる電圧が前記基準電圧を超えるか否かを検出するコンパレータとからなる、ことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、スイッチング素子のスイッチング周期が長くなった場合、カレントリミット値が低下するので、スイッチング素子がターンオフするときの電流が小さくなり、負荷側に供給するエネルギーが減少し、重負荷の場合と同程度の頻度のスイッチングを行うことができ、出力電圧のリプル成分を下げることができ、リプル周波数が低くならないようにすることができ、出力コンデンサの容量値を特別大きくする必要はない。
【発明を実施するための最良の形態】
【００２１】
図１は本発明のスイッチングレギュレータの原理構成を示す回路図である。１はＶinの電源端子と接地との間に接続された入力コンデンサ、２はVoutの出力端子と接地との間に接続された出力コンデンサ、３はインダクタ、４は整流ダイオード、５，６は出力電圧Ｖoutを分圧して帰還電圧Vfbを得るための分圧抵抗、７はその帰還電圧Ｖfbと基準電圧源８の基準電圧Vref1を比較するためのコンパレータ、９はアンドゲート、１０は駆動回路、１１は駆動回路１０によりオン／オフ駆動されるＦＥＴからなるスイッチング素子、Ａはスイッチング素子１１に流れる電流のカレントリミット値（基準電圧Ｖref2相当）を制御するカレントリミット値制御回路、Ｂはアンドゲート９の出力に現れるスイッチングパルスのスイッチング周波数を検出してカレントリミット値制御回路Ａを制御するスイッチング周波数監視回路、１５はコンパレータ１３の出力が「Ｈ」になることにより一定時間（例えば、５００ｎｓ）のパルス幅の「Ｌ」パルスを出力するワンショット発生回路である。
【００２２】
図１のスイッチングレギュレータでは、アンドゲート９の出力パルスの周波数が高ければスイッチング周波数監視回路Ｂによってカレントリミット値制御回路Ａのカレントリミット値（Ｖref2）を高く、低ければ低くする。この結果、負荷電流が小さい場合、あるいは入力電圧が高い場合では、アンドゲート９の出力パルスの周波数が低くなりスイッチング周波数監視回路Ｂによってカレントリミット値制御回路Ａのカレントリミット値（Ｖref2）が低くなるので、スイッチング素子１１に流れる電流の最大値（ターンオフするときの電流値）が低下し、負荷側への供給エネルギーが減少し、帰還電圧Ｖfbが基準電圧Ｖref1以下になるまでの時間が重負荷の場合と同程度となり、スイッチング頻度が重負荷の場合と同程度となり、出力電圧Ｖoutに含まれるリプル成分が低下し、リプル周波数が低くならないようにできる。
【実施例１】
【００２３】
図２は本発明の実施例１の昇圧型スイッチングレギュレータの構成を示す回路図である。図１におけるものと同様のものには同様の符号を付けた。本実施例１では、カレントリミット値制御回路Ａを、スイッチング電流を電圧に変換する抵抗１２、その電圧と基準電圧Ｖref2を比較するコンパレータ１３、基準電圧Ｖref2を発生するＤ／Ａコンバータ１８、基準電圧源１９から構成する。また、スイッチング周波数監視回路Ｂを、基準クロック信号ＣＫをダウンカウント端子ＤＮに入力しＡＮＤゲート９の出力をアップカウント端子ＵＰに入力するアップダウンカウンタ２０で構成する。
【００２４】
負荷電流が小さくなりあるいは入力電圧Ｖinが高くなると、基準クロックＣＫの周期よりもアンドゲート９の出力パルスの周期が長くなり、アップダウンカウンタ２０のカウント値Ｎ２は小さくなり、Ｄ／Ａコンバータ１８から出力する基準電圧Ｖref2（Ｎ３）はそのレベルが低下する。このため、カレントリミット値が低下することになり、前回よりもスイッチング周期が短くなる方向に制御され、特定のカレントリミット値に落ち着く（図３）。このように、軽負荷の場合、カレントリミット値が低下するので、出力電圧Ｖoutのリプルが低下する。
【００２５】
負荷電流が大きくなりあるいは入力電圧Ｖinが低くなるとると、クロックＣＫの周期よりもアンドゲート９の出力パルスの周期が短くなり、アップダウンカウンタ２０のカウント値Ｎ２が大きくなり、Ｄ／Ａコンバータ１８から出力する基準電圧Ｖref2（Ｎ３）はそのレベルが高くなる。このため、カレントリミット値が高くなり、前回よりもスイッチング周期が長くなる方向に制御され、特定のカレントリミット値に落ち着く（図４）。
【実施例２】
【００２６】
図５は実施例２のスイッチングレギュレータの構成を示す回路図である。この実施例２では、アンドゲート９の出力パルスの周波数を周波数／電圧変換回路２１により電圧信号に変換して、これを基準電圧Vref2（Ｎ３）として、コンパレータ１３に入力している。この実施例２においても、負荷電流が小さくなりあるいは入力電圧Ｖinが高くなるとアンドゲート９の出力パルスの周波数が低下し、基準電圧Ｖref2が低下してカレントリミット値が低下するので、出力電圧Ｖoutのリプル成分が低下する。
【図面の簡単な説明】
【００２７】
【図１】本発明の昇圧型スイッチングレギュレータの原理構成の回路図である。
【図２】実施例１の昇圧型スイッチングレギュレータの回路図である。
【図３】負荷電流が小さくなりあるいは入力電圧Ｖinが高くなったときの実施例１の昇圧型スイッチングレギュレータの動作の波形図である。
【図４】負荷電流が大きくなりあるいは入力電圧Ｖinが低くなったときの実施例１の昇圧型スイッチングレギュレータの動作の波形図である。
【図５】実施例２の昇圧型スイッチングレギュレータの回路図である。
【図６】従来の昇圧型スイッチングレギュレータの回路図である。
【図７】従来の別の昇圧型スイッチングレギュレータの回路図である。
【図８】昇圧型スイッチングレギュレータの動作原理説明のための回路図である。
【図９】スイッチング素子駆動の波形図である。
【図１０】負荷電流が小さくなりあるいは入力電圧が高くなったときの従来の昇圧型スイッチングレギュレータの動作の波形図である。
【図１１】負荷電流が大きくなりあるいは入力電圧が低くなったときの従来の昇圧型スイッチングレギュレータの動作の波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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