(57)【要約】    【課題】  画質を向上し得るＭＯＳ型の固体撮像装置を提供する。    【解決手段】  光電変換素子１１０を含む画素をマトリクス状に配列した画素群（センサアレイ１００）の１行の画素群で得られた明信号、暗信号をそれぞれ画素毎に保持する明信号用容量素子群（Ｃｔｓ）、暗信号用容量素子群（Ｃｔｎ）と、明信号用容量素子群（Ｃｔｓ）、暗信号用容量素子群（Ｃｔｎ）に保持された各画素の明信号、暗信号をそれぞれ明信号共通出力線（Ｃｈｓ）、暗信号共通出力線（Ｃｈｎ）に順次読み出すための明信号水平スイッチ素子群（ＱＨＳ）、暗信号水平スイッチ素子群（ＱＨＮ）とを有するＭＯＳ型の固体撮像装置において、明信号共通出力線（Ｃｈｓ）、暗信号共通出力線（Ｃｈｎ）に、それぞれ可変容量素子（Ｃｓ、Ｃｎ）を接続した。【選択図】      図２
2005175962.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む画素をマトリクス状に配列した画素群の１行の画素群で得られた明信号、暗信号をそれぞれ画素毎に保持する明信号用容量素子群、暗信号用容量素子群と、前記明信号用容量素子群、暗信号用容量素子群に保持された各画素の明信号、暗信号をそれぞれ明信号共通出力線、暗信号共通出力線に順次読み出すための明信号水平スイッチ素子群、暗信号水平スイッチ素子群とを有するＭＯＳ型の固体撮像装置において、
前記明信号共通出力線、暗信号共通出力線の少なくとも一方に可変容量素子を接続したことを特徴とする固体撮像装置。
【請求項２】
前記可変容量素子は、電子的に容量を制御し得る可変容量素子であることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記可変容量素子は、固定容量の複数の容量素子の組み合わせをスイッチ素子により適宜切り替えることを特徴とする請求項２に記載の固体撮像装置。  
【請求項４】
前記可変容量素子は、端子間に印加される電圧のレベルに応じて容量を制御し得る可変容量素子であることを特徴とする請求項２に記載の固体撮像装置。
【請求項５】
前記明信号共通出力線、暗信号共通出力線にそれぞれ現れる容量値が等しくなるようにするための前記可変容量素子の容量値を解析する解析手段を有することを特徴とする請求項１〜４の何れかに記載の固体撮像装置。  
【請求項６】
光電変換素子を含む画素をマトリクス状に配列した画素群の１行の画素群で得られた明信号を画素毎に保持する明信号用容量素子群と、前記明信号用容量素子群に保持された各画素の明信号を複数の明信号共通出力線に振り分けて順次読み出すための明信号水平スイッチ素子群とを有するＭＯＳ型の固体撮像装置において、
前記明信号共通出力線に可変容量素子を接続したことを特徴とする固体撮像装置。
【請求項７】
前記可変容量素子は、前記複数の明信号共通出力線の全てに接続されていることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記可変容量素子は、１つの明信号共通出力線を除く他の全ての明信号共通出力線に接続されていることを特徴とする請求項６に記載の固体撮像装置。
【請求項９】
前記可変容量素子は、電子的に容量を制御し得る可変容量素子であることを特徴とする請求項６〜８の何れかに記載の固体撮像装置。
【請求項１０】
前記可変容量素子は、固定容量の複数の容量素子の組み合わせをスイッチ素子により適宜切り替えることを特徴とする請求項９に記載の固体撮像装置。  
【請求項１１】
前記可変容量素子は、端子間に印加される電圧のレベルに応じて容量を制御し得る可変容量素子であることを特徴とする請求項９に記載の固体撮像装置。
【請求項１２】
前記複数の明信号共通出力線にそれぞれ現れる容量値が等しくなるようにするための前記可変容量素子の容量値を解析する解析手段を有することを特徴とする請求項６〜１１の何れかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特にＭＯＳ型の個体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置は、ＣＣＤセンサとＭＯＳ型センサとに大別される。ＣＣＤセンサは、一般的には、ノイズが小さい点で優れているが、消費電力が大きいという欠点がある。他方、ＭＯＳ型センサは、ＣＣＤセンサに対して消費電力が格段に小さいという利点を有するが、一般的には、ノイズがやや大きいという欠点を有する。ただし、ＭＯＳ型センサにおけるノイズは低減される傾向にあり、将来はＣＣＤセンサと同等以上の性能が得られることが期待されている。
【０００３】
また、ＭＯＳ型センサにおいては、ＭＯＳトランジスタを用いた各種の機能回路を内蔵することが比較的容易であるため、複数の読出回路を内蔵して高速化を図ったものが実現されている（特許文献１、図７参照）。
【０００４】
図８は、従来の一般的なＭＯＳ型センサの概略構成を示す図である。このＭＯＳ型センサは、複数の光電変換素子１１０を含む画素がマトリクス状に配列されたセンサアレイ１００と、センサアレイ１００から垂直方向に１ライン（行）を順次選択する垂直シフトレジスタ回路１２０と、選択した行の光電変換素子１１０で発生した光電流を所定時間蓄積して得られる光電荷信号（Ｓ信号、明信号）、光電変換素子１１０に対する光電荷信号（Ｓ信号、明信号）のリセットを行った直後に得られるリセット信号（Ｎ信号、暗信号）をそれぞれ保持しておくＳ信号保持容量素子Ｃｔｓ、Ｎ信号保持容量素子Ｃｔｎを含むラインメモリ回路１３０と、ラインメモリ回路１３０に保持された１ライン分の各画素の信号の中から順次画素を選択してＳ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに接続する水平シフトレジスタ回路１４０と、Ｓ信号とＮ信号との差分信号を増幅して出力する差動増幅器１５０を有している。
【０００５】
なお、以下の説明において、例えばＳ信号保持容量素子Ｃｔｓ、Ｓ信号保持容量Ｃｔｓのように、必要に応じて、容量素子等のデバイスと、そのデバイスの容量値（静電容量）とを同一の具号で示すこととする。
【０００６】
図８のように構成されたＭＯＳ型センサにおいて、ラインメモリ回路１３０から共通出力線１６０（Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎ）への信号読出しは、ラインメモリ回路１３０に含まれる保持容量Ｃｔ（Ｓ信号保持容量Ｃｔｓ、Ｎ信号保持容量Ｃｔｎ）と、Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに現れる寄生容量Ｃｈ（図８のＣＨＳ、ＣＨＮに対応）との容量分割比（Ｃｔ／（Ｃｔ＋Ｃｈ））で決まるゲインによって行われる。この場合、Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに現れる寄生容量Ｃｈとしては、共通出力線１６０の主に接地点との間に生じる配線容量および共通出力線１６０に接続されたＭＯＳスイッチ（Ｓ信号水平スイッチＱＨＳ、Ｎ信号水平スイッチＱＨＮ）のソース−ゲート間、ソース−バックゲート間の寄生容量（Ｃｈｓ、Ｃｈｎ）が存在する。
【０００７】
すなわち、上記容量分割比（Ｃｔ／（Ｃｔ＋Ｃｈ））に従って、Ｓ側共通出力線ＣｈｓにＳ信号が読み出され、Ｎ側共通出力線ＣｈｎにＮ信号が読み出され、差動増幅器１５０から、両信号の差分信号（Ａ×（（Ｃｔｓ／（Ｃｔｓ＋Ｃｈｓ）Ｖｓ−Ｃｔｎ／（Ｃｔｎ＋Ｃｈｎ）Ｖｎ））（Ａ：差動増幅器１５０の増幅率、Ｖｓ：Ｓ側共通出力線Ｃｈｓの電位、Ｖｎ：Ｎ側共通出力線Ｃｈｎの電位）が出力される。
【特許文献１】特開平０９−２４６５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図８に示す従来のＭＯＳ型センサの信号読出しでは、Ｓ信号とＮ信号が共通出力線１６０まで互いに異なる読出し経路を介して伝達されるため、Ｓ側共通出力線ＣｈｓとＮ側共通出力線Ｃｈｎの間には、十分な相対的な容量の精度が求められる。
【０００９】
しかしながら、ＭＯＳ型センサでは、共通出力線１６０に寄生容量Ｃｈが形成されているため、Ｓ側共通出力線ＣｈｓとＮ側共通出力線Ｃｈｎの間で相対的な容量の精度を十分に確保することが難しく、Ｓ信号とＮ信号の差分信号が画素毎に不均一となり、２次元の固定パターンノイズとして画像のザラツキ感を誘発してしまう。
【００１０】
この問題を図９に基づいて詳細に説明する。図９は、図８の信号読出部分の等価回路を示している。
【００１１】
図９に示したように、図８の信号読出部分は、Ｓ信号、Ｎ信号の保持容量素子ＣＴＳ、ＣＴＮ（図８のＣｔｓ、Ｃｔｎに相当）と、Ｓ側共通出力線Ｃｈｓ及びＮ側共通出力線Ｃｈｎと、制御線Ｐ２によって保持容量素子ＣＴＳ、ＣＴＮから共通出力線Ｃｈｓ、ＣｈｎにそれぞれＳ信号、Ｎ信号を読み出すＭＯＳスイッチＱＨＳ、ＱＨＮと、制御線Ｐ１によって電圧Ｖａを予め保持容量素子ＣＴＳ、ＣＴＮに書き込んでおくＭＯＳスイッチＱＳａ、ＱＮａと、制御線Ｐ３によって電圧Ｖｂを予め共通出力線Ｃｈｓ、Ｃｈｎに書き込んでおくＭＯＳスイッチＱＳｂ、ＱＮｂと、Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに読み出された信号の差分信号を増幅して出力する差分増幅器１５０からなる。
【００１２】
ここで、Ｃｔｓ＝Ｃｔｎ＝Ｃｔ、Ｃｈｓ＝Ｃｈ、Ｃｈｎ＝Ｃｈ＋ΔＣ（ΔＣはＣｈｓとＣｈｎの差分の容量値を示す）とする。また、時刻ｔ＝ｔ１において、電圧Ｖａが保持容量素子Ｃｔｓ、Ｃｔｎに共通に印加され、電圧Ｖｂが共通出力線Ｃｈｓ、Ｃｈｎに共通に印加され、時刻ｔ＝ｔ２において、制御線Ｐ２をＯＮして、保持容量素子Ｃｔ（Ｃｔｓ、Ｃｔｎ）から共通出力線Ｃｈ（Ｃｈｓ、Ｃｈｎ）へ信号が書き込まれるものとすると、各時刻ｔ１、ｔ２での接点Ａｓ、Ａｎ、Ｂｓ、Ｂｎの電圧は、表１のようになる。なお、表１における「←」は、その矢印の左側に示した値と同一の値であることを示している。
【００１３】
【表１】
2005175962.tif 000003
【００１４】
出力電圧Ｖｏｕｔは、接点Ｂｓ、Ｂｎの差電圧を差動増幅器１５０により増幅率Ａで増幅して出力されるので、
【００１５】
【数１】
2005175962.tif 000004
【００１６】
と表すことができる。このとき、ΔＣ＝０であるならばＶｏｕｔ＝０となり、Ｓ信号とＮ信号が同一電圧Ｖａである場合、出力は常に「０」であることを示している。続いて、Ｖａ＝Ｖｂ＋ΔＶとし、Ｖａの変化量に対して出力Ｖｏｕｔがどのように変化するかを観察すると、数式２のようになり、
【００１７】
【数２】
2005175962.tif 000005
【００１８】
ＶｏｕｔをΔＶで微分すると、
【００１９】
【数３】
2005175962.tif 000006
【００２０】
が得られる。  
【００２１】
この数式３は、ΔＶに対して一定の傾きで出力が変化すること、換言すれば、Ｓ信号とＮ信号が同一の電位レベルであったとしても、同相の電位レベルの変化量に従って出力電圧が変化することを意味している。従って、Ｎ信号は画素ごとに或る程度のバラツキをもっており、同じ量の光電荷信号を出力する画素の間でもＮ信号の差電圧に従った出力差が発生するため、結果として、２次元に不均一な出力差（２次元固定パターンノイズ）が発生し、画質が低下する。
【００２２】
この問題を解決する手法として、Ｖａ＝Ｖｂを全画素領域に渡って維持するか、若しくはΔＣ＝０とする手法が考えられるが、ＭＯＳ型の固体撮像装置では各画素のＮ信号をバラツキなく一定に保つことは困難であり、前者の解決手法は現実的でないと思われる。
【００２３】
また、このような読出回路を複数有する固体撮像装置においては、読出回路毎の読出しゲインが不均一になってしまい、画質が低下するという問題も発生する。
【００２４】
そこで、本発明は、画質を向上し得るＭＯＳ型の固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成するため、本発明は、光電変換素子を含む画素をマトリクス状に配列した画素群の１行の画素群で得られた明信号、暗信号をそれぞれ画素毎に保持する明信号用容量素子群、暗信号用容量素子群と、前記明信号用容量素子群、暗信号用容量素子群に保持された各画素の明信号、暗信号をそれぞれ明信号共通出力線、暗信号共通出力線に順次読み出すための明信号水平スイッチ素子群、暗信号水平スイッチ素子群とを有するＭＯＳ型の固体撮像装置において、前記明信号共通出力線、暗信号共通出力線の少なくとも一方に可変容量素子を接続している。
【００２６】
また、本発明は、光電変換素子を含む画素をマトリクス状に配列した画素群の１行の画素群で得られた明信号を画素毎に保持する明信号用容量素子群と、前記明信号用容量素子群に保持された各画素の明信号を複数の明信号共通出力線に振り分けて順次読み出すための明信号水平スイッチ素子群とを有するＭＯＳ型の固体撮像装置において、前記明信号共通出力線に可変容量素子を接続している。
【発明の効果】
【００２７】
本発明によれば、画質を向上し得るＭＯＳ型の固体撮像装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を実施するための最良の形態を、図面に基づいて説明する。
【００２９】
［第１の実施形態］
図１は、本発明に係る固体撮像装置（ＭＯＳ型センサ）を適用したデジタルカメラ、デジタルビデオカメラ等の電子カメラの概略構成を示すブロック図である。なお、この電子カメラをパーソナルコンピュータ、携帯端末等の情報処理装置に組み込むことも可能である。
【００３０】
固定式又は交換式のレンズユニット８１０により被写体像が固体撮像装置８００上に結像される。固体撮像装置８００は、ＭＯＳ型センサにより構成され、その出力信号（撮像信号）は、プロセッサ（画像処理部）８２０に供給される。プロセッサ８２０は、固体撮像装置８００から供給される撮像信号に対してγ補正等の所定の画像処理を施して表示装置８４０に供給したり、記憶メディア８３０に記録したりする。表示装置８４０は、撮影・再生に関する各種の情報を表示すると共に、撮像に係る画像を確認するためのビューファインダとしても利用される。
【００３１】
なお、この電子カメラは、典型的には露出調整機能や焦点調節機能等を備えているが、これらの機能は周知なので、ここでは図示、及び詳細な説明を省略する。
【００３２】
図２は、第１の実施形態に係る固体撮像装置（ＭＯＳ型センサ）８００の概略構成を示す図である。このＭＯＳ型センサは、複数の光電変換素子１１０を含む画素がマトリクス状に配列されたセンサアレイ１００と、センサアレイ１００から１ライン（行）を順次選択する垂直シフトレジスタ回路１２０と、選択した行の光電変換素子１１０で発生した光電流を所定時間蓄積して得られる光電荷信号（Ｓ信号、明信号）、光電変換素子１１０に対する光電荷信号（Ｓ信号、明信号）のリセットを行った直後に得られるリセット信号（Ｎ信号、暗信号）をそれぞれ保持しておくＳ信号保持容量素子Ｃｔｓ、Ｎ信号保持容量素子Ｃｔｎを含むラインメモリ回路１３０と、ラインメモリ回路１３０に保持された１ライン分の各画素の信号の中から順次画素を選択してＳ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに接続する水平シフトレジスタ回路１４０と、Ｓ信号とＮ信号との差分信号を増幅して出力する差動増幅器１５０と、Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎと接地電位との間に挿入された可変容量素子３００（Ｃｓ、Ｃｎ）を有している。
【００３３】
なお、可変容量素子Ｃｓ、Ｃｎとしては、本実施形態では、電子的に容量を制御し得るものを想定しているが、バリコン等の手動で容量を変化できるものを用いてもよい。
【００３４】
ラインメモリ回路１３０においては、センサアレイ１００から縦方向に延び各列の光電変換素子（画素）１１０に接続された垂直信号線に対して、Ｓ信号転送スイッチＱＴＳとＮ信号転送スイッチＱＴＮが並列に接続され、Ｓ信号転送スイッチＱＴＳ、Ｎ信号転送スイッチＱＴＮのゲートには、それぞれ制御線ＴＳ、ＴＮが接続され、Ｓ信号転送スイッチＱＴＳ、Ｎ信号転送スイッチＱＴＮのドレインと接地電位との間には、それぞれ上記のＳ信号保持容量素子Ｃｔｓ、Ｎ信号保持容量素子Ｃｔｎが接続されている。
【００３５】
また、Ｓ信号転送スイッチＱＴＳ、Ｎ信号転送スイッチＱＴＮのドレインには、それぞれＳ信号水平スイッチＱＨＳ、Ｎ信号水平スイッチＱＨＮのソースが接続され、Ｓ信号水平スイッチＱＨＳ、Ｎ信号水平スイッチＱＨＮのゲートには、水平シフトレジスタ回路１４０からの列選択線が共通に接続され、Ｓ信号水平スイッチＱＨＳ、Ｎ信号水平スイッチＱＨＮのドレインには、それぞれ上記のＳ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎが接続されている。
【００３６】
このＭＯＳ型センサでは、垂直シフトレジスタ回路１２０は、垂直走査クロック信号ＶＣＬＫに同期してライン（行）選択パルスＶＤを所定ラインの各画素に供給することにより、当該ラインを選択する。そして、以下のようにして、信号読み出しを行う。
【００３７】
すなわち、垂直シフトレジスタ回路１２０により或るラインが選択された状態で、まず、制御線ＴＮからのパルスにより、Ｎ信号転送スイッチＱＴＮをオンにし、選択されたラインの各画素からのＮ信号をＮ信号保持容量素子Ｃｔｎに転送して蓄積した後に、Ｎ信号転送スイッチＱＴＮをオフする。次に、選択されたラインの各画素を所定時間だけ光電荷を蓄積する状態にし、制御線ＴＳからのパルスにより、Ｓ信号転送スイッチＱＴＳをオンにし、選択されたラインの各画素からのＳ信号をＳ信号保持容量素子Ｃｔｓに転送して蓄積した後に、Ｓ信号転送スイッチＱＴＳをオフする。なお、これら動作の間は、Ｓ信号水平スイッチＱＨＳ、Ｎ信号水平スイッチＱＨＮはオフ状態となっている。
【００３８】
次に、Ｓ信号転送スイッチＱＴＳ、Ｎ信号転送スイッチＱＴＮをオフにしたままの状態で、水平走査同期信号ＨＣＬＫに同期した列選択パルスＨＤを、水平シフトレジスタ１４０から同一列のＳ信号水平スイッチＱＨＳ及びＮ信号水平スイッチＱＨＮに共通に順次供給することにより、Ｓ信号保持容量素子Ｃｔｓ、Ｎ信号保持容量素子Ｃｔｎにそれぞれ保持されたＳ信号、Ｎ信号を、それぞれＳ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに転送する。
【００３９】
ところで、ラインメモリ回路１３０から共通出力線１６０（Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎ）への信号読出しは、ラインメモリ回路１３０に含まれる保持容量Ｃｔ（Ｓ信号保持容量Ｃｔｓ、Ｎ信号保持容量Ｃｔｎ）と、Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに現れる容量Ｃｈ（図２のＣＨＳ、ＣＨＮに対応）との容量分割比（Ｃｔ／（Ｃｔ＋Ｃｈ））で決まるゲインによって行われる。この場合、Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに現れる容量Ｃｈとしては、共通出力線１６０の主に接地点との間に生じる配線容量および共通出力線１６０に接続されたＭＯＳスイッチ（Ｓ信号水平スイッチＱＨＳ、Ｎ信号水平スイッチＱＨＮ）のソース−ゲート間、ソース−バックゲート間の寄生容量（Ｃｈｓ、Ｃｈｎ）と、可変容量素子Ｃｓ、Ｃｎの容量（Ｃｓ、Ｃｎ）とが存在する。
【００４０】
すなわち、上記容量分割比（Ｃｔ／（Ｃｔ＋Ｃｈ））に従って、Ｓ側共通出力線ＣｈｓにＳ信号が読み出され、Ｎ側共通出力線ＣｈｎにＮ信号が読み出され、差動増幅器１５０から、両信号の差分信号（Ａ×（（Ｃｔｓ／（Ｃｔｓ＋Ｃｈｓ＋Ｃｓ）Ｖｓ−Ｃｔｎ／（Ｃｔｎ＋Ｃｈｎ＋Ｃｎ）Ｖｎ））（Ａ：差動増幅器１５０の増幅率、Ｖｓ：Ｓ側共通出力線Ｃｈｓの電位、Ｖｎ：Ｎ側共通出力線Ｃｈｎの電位）が出力される。
【００４１】
そこで、Ｃｈｓ＋Ｃｓ＝Ｃｈｎ＋Ｃｎとなるように可変容量素子Ｃｓ、Ｃｎの容量を調整すれば、Ｓ側共通出力線ＣｈｓとＮ側共通出力線Ｃｈｎに現れる容量値が等しくなることからΔＣ＝０となり、Ｎ信号電位の変化に対してＶｏｕｔは、
【００４２】
【数４】
2005175962.tif 000007
【００４３】
となり、同一の信号電荷を有する画素は、画素毎のリセットレベルによらず均一な出力電圧を確保することができ、２次元固定パターンノイズを低減することが可能になる。
【００４４】
図３は、可変容量素子Ｃｓ、Ｃｎの構成例を示す図である。図３の例では、容量がそれぞれＣ／４、Ｃ／４、Ｃ／２、Ｃの４つの容量素子（コンデンサ）４１０を、それぞれＭＯＳスイッチＱを介してＳ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに接続し、オンするＭＯＳスイッチＱの組み合わせを制御回路４００により切り替えることにより、４つの容量素子（コンデンサ）４１０の組み合わせを適宜切り替えて容量値を変更できるように構成している。
【００４５】
図４は、可変容量素子Ｃｓ、Ｃｎの他の構成例を示す図である。図４の例では、可変容量ダイオード（バラクタダイオード）、ＭＯＳ−ＦＥＴ（ＭＯＳ容量素子）等、その端子間に印加される電圧のレベルに応じて容量値を制御し得る可変容量素子５１０を、Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに接続し、この可変容量素子５１０の端子間に印加する電圧を制御回路５００により制御することにより、容易に容量値を変更できるように構成している。
【００４６】
図５は、可変容量素子Ｃｓ、Ｃｎの容量値の制御例を説明するための図であり、図２の信号読出部分の等価回路を示している。
【００４７】
図５に示したように、図２の信号読出部分は、Ｓ信号、Ｎ信号の保持容量素子ＣＴＳ、ＣＴＮ（図２のＣｔｓ、Ｃｔｎに相当）と、Ｓ側共通出力線Ｃｈｓ及びＮ側共通出力線Ｃｈｎと、Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎにそれぞれ接続された可変容量素子Ｃｓ、Ｃｎと、制御線Ｐ２によって保持容量素子ＣＴＳ、ＣＴＮから共通出力線Ｃｈｓ、ＣｈｎにそれぞれＳ信号、Ｎ信号を読み出すＭＯＳスイッチＱＨＳ、ＱＨＮと、制御線Ｐ１によって電圧Ｖａを予め保持容量素子ＣＴＳ、ＣＴＮに書き込んでおくＭＯＳスイッチＱＳａ、ＱＮａと、制御線Ｐ３によって電圧Ｖｂを予め共通出力線Ｃｈｓ、Ｃｈｎに書き込んでおくＭＯＳスイッチＱＳｂ、ＱＮｂと、Ｓ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎに読み出された信号の差分信号を増幅して出力する差分増幅器１５０を有している。
【００４８】
ところで、Ｓ側共通出力線ＣｈｓとＮ側共通出力線Ｃｈｎに現れる容量値の差分の容量値ΔＣは、前述の数式３に従って、Ｓ信号、Ｎ信号の保持容量素子Ｃｔｓ、Ｃｔｎ（図５のＣＴＳ、ＣＴＮ）にそれぞれ電圧Ｖａを書き込んだときのＳ側共通出力線Ｃｈｓ、Ｎ側共通出力線Ｃｈｎの出力電圧の傾き（電圧差）を算出することで、容易に求めることができる。
【００４９】
そこで、図５に示すように、差動増幅器１５０の出力電圧を制御回路６００に入力するように構成し、この制御回路６００により、Ｓ側共通出力線ＣｈｓとＮ側共通出力線Ｃｈｎに現れる容量値の差分の容量値ΔＣを上記のようにして算出し、その差分の容量値ΔＣを可及的に「０」にするように可変容量素子Ｃｓ、Ｃｎの容量値を制御することにより、自動的に２次元固定パターンノイズを低減し、画質の向上を図るようにしている。
【００５０】
［第２の実施形態］
図６は、第２の実施形態に係るＭＯＳ型センサの概略構成を示す図である。この第２の実施形態に係るＭＯＳ型センサは、複数の光電変換素子１１０を含む画素がマトリクス状に配列されたセンサアレイ１００と、センサアレイ１００から１ライン（行）を順次選択する垂直シフトレジスタ回路１２０と、選択した行の光電変換素子１１０で発生した光電流を所定時間蓄積して得られる光電荷信号（Ｓ信号、明信号）を保持しておくＳ信号保持容量素子Ｃｔｓを含むラインメモリ回路１３０と、ラインメモリ回路１３０に保持された１ライン分の各画素のＳ信号を２つのＳ側共通出力線Ｃｈ１ｓ、Ｃｈ２ｓに振り分けて読み出すためのＳ信号水平スイッチＱＨＳ、及び水平シフトレジスタ回路１４０と、Ｓ側共通出力線Ｃｈ１ｓ、Ｃｈ２ｓに個別に接続された増幅器７１０ａ、７１０ｂと、Ｓ側共通出力線Ｃｈ１ｓ、Ｃｈ２ｓと接地電位との間に挿入された可変容量素子７００（Ｃ１ｓ、Ｃ２ｓ）を有している。
【００５１】
また、ラインメモリ回路１３０においては、センサアレイ１００から縦方向に延び各列の光電変換素子（画素）１１０に接続された垂直信号線に対して、Ｓ信号転送スイッチＱＴＳが接続され、Ｓ信号転送スイッチＱＴＳのゲートには制御線ＴＳが接続され、Ｓ信号転送スイッチＱＴＳのドレインには、一端が接地された上記のＳ信号保持容量素子Ｃｔｓが接続されている。また、Ｓ信号転送スイッチＱＴＳのドレインには、Ｓ信号水平スイッチＱＨＳのソースも接続され、Ｓ信号水平スイッチＱＨＳのゲートには、水平シフトレジスタ回路１４０からの列選択線が接続され、Ｓ信号水平スイッチＱＨＳのドレインには、上記のＳ側共通出力線Ｃｈ１ｓ又はＣｈ２ｓが接続されている。
【００５２】
なお、ラインメモリ回路１３０に保持された１ライン分の各画素のＳ信号を２つのＳ側共通出力線Ｃｈ１ｓ、Ｃｈ２ｓに振り分けて読み出すために、１列目と２列目、３列目と４列目、…のＳ信号水平スイッチＱＨＳのゲートには、水平シフトレジスタ回路１４０からの同一の列選択線が接続され、奇数列のＳ信号水平スイッチＱＨＳのドレインは、Ｓ側共通出力線Ｃｈ１ｓに接続され、偶数列のＳ信号水平スイッチＱＨＳのドレインは、Ｓ側共通出力線Ｃｈ２ｓに接続されている。
【００５３】
すなわち、図６に示した第２の実施形態に係るＭＯＳ型センサは、図２に示した第１の実施形態に係るＭＯＳ型センサにおけるＮ信号系、すなわちＮ信号転送スイッチＱＴＮ、Ｎ信号保持容量素子Ｃｔｎ、Ｎ信号水平スイッチＱＨＮ、Ｎ側共通出力線Ｃｈｎが設けられていない点と、上記のように、１ライン分の各画素のＳ信号を２つのＳ側共通出力線Ｃｈ１ｓ、Ｃｈ２ｓに振り分けて読み出す点とで、第１の実施形態に係るＭＯＳ型センサと大きく相違している。
【００５４】
図６に示す第２の実施形態に係るＭＯＳ型センサでは、ラインメモリ回路１３０から共通出力線１６０（Ｃｈ１ｓ、Ｃｈ２ｓ）へのＳ信号の読出しは、ラインメモリ回路１３０に含まれる保持容量Ｃｔｓと、Ｓ側共通出力線Ｃｈ１ｓ、Ｃｈ２ｓに現れる容量Ｃｈ（図６のＣＨ１Ｓ、ＣＨ２Ｓに対応）との容量分割比（Ｃｔｓ／（Ｃｔｓ＋Ｃｈ））で決まるゲインによって行われる。この場合、Ｓ側共通出力線Ｃｈ１ｓ、Ｃｈ２ｓに現れる容量Ｃｈとしては、これら共通出力線１６０の主に接地点との間に生じる配線容量および共通出力線１６０に接続されたＭＯＳスイッチ（Ｓ信号水平スイッチＱＨＳ）のソース−ゲート間、ソース−バックゲート間の寄生容量（Ｃｈ１ｓ、Ｃｈ２ｓ）と、可変容量素子Ｃ１ｓ、Ｃ２ｓの容量Ｃ１ｓ、Ｃ２ｓとが存在する。
【００５５】
すなわち、上記容量分割比（Ｃｔｓ／（Ｃｔｓ＋Ｃｈ））に従って、Ｓ側共通出力線Ｃｈ１ｓ、Ｃｈ２ｓにそれぞれＳ信号が読み出される。そして、増幅器７１０ａから（Ａ×（（Ｃｔｓ／（Ｃｔｓ＋Ｃｈ１ｓ＋Ｃ１ｓ）Ｖｓ）が出力され、増幅器７１０ｂから（Ａ×（（Ｃｔｓ／（Ｃｔｓ＋Ｃｈ２ｓ＋Ｃ２ｓ）Ｖｓ）が出力される。なお、Ａは増幅器７１０ａ、又は７１０ｂの増幅率、ＶｓはＳ側共通出力線Ｃｈ１ｓ、又はＣｈ２ｓの電位である。
【００５６】
そこで、Ｃｈ１ｓ＋Ｃ１ｓ＝Ｃｈ２ｓ＋Ｃ２ｓ＝となるように、すなわち、Ｓ側共通出力線Ｃｈ１ｓ、Ｃｈ２ｓに現れる容量Ｃｈが同一になるように可変容量素子Ｃ１ｓ、Ｃ２ｓの容量値を調整すれば、複数の読出部分の読出しゲインは均一になり、読出しゲインのバラツキを低減することができ、高画質化を図ることが可能となる。
【００５７】
なお、本発明は、上記の第１、第２の実施形態に限定されることなく、例えば、第１の実施形態のようにＳ側共通出力線、Ｎ側共通出力線の双方に可変容量素子を接続することなく、Ｓ側又はＮ側の何れか一方の共通出力線に可変容量素子を接続することも可能である。また、第２の実施形態のように２つのＳ側共通出力線の双方に可変容量素子を接続することなく、何れか一方のＳ側共通出力線に可変容量素子を接続することも可能である。
【００５８】
さらに、第２の実施形態のように２つのＳ側共通出力線を有するＭＯＳ型センサではなく、３つ以上のＳ側共通出力線を有するＭＯＳ型センサに対して第２の実施形態の手法を適用することも可能である。この場合、全てのＳ側共通出力線に可変容量素子を接続してもよいが、１つのＳ側共通出力線には可変容量素子を接続しないようにして、可変容量素子の容量値の調整の容易性と低価格化とを両立させることが望ましい。また、第２の実施形態の可変容量素子は、図３、図４のように構成することができ、さらに、第２の実施形態の２つの増幅器の出力を差動増幅器に入力し、この差動増幅器の出力を図５の制御回路のような制御回路に入力し、この制御回路により２つのＳ側共通出力線に現れる容量が同一になるような可変容量素子の容量値を解析し、その解析結果に基づいて当該可変容量素子の容量値を制御することも可能である。
【００５９】
また、第１、第２の実施形態の手法を、図７のようにＳ信号とＮ信号の差分の信号を差動増幅器から出力する読出回路を複数設けたＭＯＳ型センサに適用することも可能である。この場合、各読出回路のＳ側共通出力線とＮ側共通出力線に現れる容量値が等しくなるように、可変容量素子の容量値を調整すると共に、各読出回路間の読出ゲインが等しくなるように可変容量素子の容量値を調整すればよい。
【００６０】
また、本発明に係るＭＯＳ型センサ（個体撮像装置）は、電子カメラや情報処理装置だけでなく、イメージスキャナ等にも適用することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る固体撮像装置（ＭＯＳ型センサ）を適用したデジタルカメラ、デジタルビデオカメラ等の電子カメラの概略構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るＭＯＳ型センサの概略構成を示す図である。
【図３】可変容量素子の構成例を示す図である。
【図４】可変容量素子の他の構成例を示す図である。
【図５】可変容量素子の容量値の制御例を説明するための等価回路図である。
【図６】本発明の第２実施形態に係るＭＯＳ型センサの概略構成を示す図である。
【図７】特開平０９−２４６５１７のＭＯＳ型センサの概略構成を示す図である。
【図８】従来の一般的なＭＯＳ型センサの概略構成を示す図である。
【図９】図８のＭＯＳ型センサの信号読出部分の等価回路図である。
【符号の説明】
【００６２】
１００：センサアレイ
１１０：光電変換素子
１２０：垂直シフトレジスタ回路
１３０：ラインメモリ回路
１４０：水平シフトレジスタ回路
１５０：差動増幅器
１６０：共通出力線
３００，４１０，５１０，７００：可変容量素子
４００，５００，６００：制御回路
７１０ａ，７１０ｂ：増幅器
８００：固体撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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