(57)【要約】      （修正有）【課題】半導体能動素子用の放熱構造をもつ積層基板とこれを用いるパワーアンプモジュールを小型化する。また基板内部の回路設計の自由度を高める。【解決手段】半導体部品２１を表面に実装可能でかつ該部品から生じる熱を逃がす放熱用ビアホール３５を備えた積層基板３１である。入出力整合回路及び電源バイアス回路を構成する受動素子並びに信号伝送線路のうちの少なくとも一部を積層基板の内部に配置し、該積層基板の内部に配置した受動素子及び信号伝送線路のうちの少なくとも一部を半導体部品実装領域の下部領域に配置する。該ビアホール３５は、半導体部品２１の底面積より小さい断面積を有しかつフィルドビアとする。基板表面の半導体部品２１実装部に導電体膜２５を配置し、該膜２５とビアホール３５を熱伝導可能に接続する。【選択図】図１
2005026368.tif 000002
【特許請求の範囲】
【請求項１】
半導体部品を表面に実装可能で、かつ該半導体部品から発生される熱を逃がすための放熱用ビアホールを備えた積層基板であって、
入出力整合回路および電源バイアス回路を構成する受動素子並びに信号伝送線路のうちの少なくとも一部を前記積層基板の内部に配置し、該積層基板の内部に配置した受動素子および信号伝送線路のうちの少なくとも一部を前記半導体部品実装領域の下部領域に配置した
ことを特徴とする積層基板。
【請求項２】
前記放熱用ビアホールは、前記半導体部品の底面積より小さい断面積を有する
ことを特徴とする請求項１に記載の積層基板。
【請求項３】
前記放熱用ビアホールは、めっき成長させた金属により穴内が充填されたフィルドビアである
ことを特徴とする請求項１または２に記載の積層基板。
【請求項４】
前記積層基板表面の半導体部品実装部に導電体膜を配置し、該導電体膜と前記放熱用ビアホールとを熱伝導可能に接続した
ことを特徴とする請求項１から３のいずれか一項に記載の積層基板。
【請求項５】
前記積層基板は、樹脂材料に無機誘電体材料を混入した複合材料により形成された誘電体層を一層以上備えている
ことを特徴とする請求項１から４のいずれか一項に記載の積層基板。
【請求項６】
請求項１から５のいずれか一項に記載の積層基板の表面に半導体部品を実装したことを特徴とするパワーアンプモジュール。
【請求項７】
前記半導体部品は、一つ以上のトランジスタを含む信号増幅用の集積回路である
ことを特徴とする請求項６に記載のパワーアンプモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、放熱用ビアホールを備えた積層基板および該基板を用いたパワーアンプモジュールに係り、特に携帯電話機の送信部に設けるパワーアンプモジュールの放熱構造に関する。
【０００２】
【従来の技術】
携帯電話機などのデジタル移動体通信機器の普及により、マイクロ波帯の送信部に用いられる電力増幅器（パワーアンプモジュール）に対する需要が近年増大している。パワーアンプモジュールは、このような通信機器の一構成部品であり、通信機器（特に携帯電話機）の小型化に伴って小型軽量化の要請が強くなっている。
【０００３】
パワーアンプモジュールは、一般にＦＥＴ等の半導体能動素子で構成された増幅回路、整合回路およびバイアス回路によって構成され、従来ではこれらの回路をガラスエポキシ基板やセラミック基板からなる積層基板に形成している。より詳しくは、積層型の誘電体基板を用い、この基板の各層に整合回路、バイアス回路の一部（抵抗、コンデンサ）およびバイアス回路の（λ／４）パターン等を分配して形成する。抵抗やコンデンサの一部は、面実装タイプのものが使用され、基板表面に実装される。インダクタ素子は、誘電体基板内部の配線層に導体パターンとして形成される。ＦＥＴ等の半導体増幅素子は、ベアチップの状態で直接、あるいは樹脂モールドパッケージした形態で基板上に実装される。
【０００４】
一方、かかるパワーアンプモジュールは、小型化されればされるほど放熱に関して不利になるという側面があるため、小型化と併せて大電力出力時の発熱に対応できる良好な放熱構造が求められる。このため従来から各種の放熱構造が提案されている。例えば、下記特許文献１のように、半導体増幅素子の下部に放熱用のビアホール（サーマルビア）を設け、このビアホールを通じてマザーボード等の熱容量の大きな外部回路基板に熱を逃がすものがある。サーマルビアは、放熱性を確保するため、半導体増幅素子の下部にできるだけ数多く設けられる。
【０００５】
図７から図８Ｂは、それぞれ従来のパワーアンプモジュールにおけるサーマルビアの構造を示す基板断面図と各層の導体パターンの一例を示すものである。これらの図中符号８１は、コア基板、２１は信号増幅回路を構成するＩＣ（半導体素子）、２６はグランド電極、８５はサーマルビア、４３はコンデンサの電極パターン、４４はインダクタ、４２は伝送線路パターン、２１ａはＩＣ２１の下部領域を示し、このモジュールは８層の積層基板を使用している。
【０００６】
図７の構造では、ＩＣ２１で発生された熱は、基板表面の導電体膜２５からサーマルビア８５を介して基板下面のグランド電極２６へと伝導され、マザーボード（図示せず）へと放散される。サーマルビア８５は、銅めっき膜８５ａを有するスルーホール内に充填材８５ｂとして導電性ペーストを充填したものである。
【０００７】
さらに、別の放熱構造として、積層基板内にキャビティを形成し、その中に半導体素子を実装して、半導体素子の下部に設置された放熱用パターンと基板最下層までの層数をできるだけ少なくする構造も提案されている。
【０００８】
【特許文献１】
特開平９−２８３７００号公報
【０００９】
【発明が解決しようとする課題】
ところで、従来の放熱構造では、半導体素子の下部全域あるいはそれ以上の領域にサーマルビアを形成する必要があり、基板内の全層に亘ってこの領域にはパターンを形成することが出来ないという問題がある。
【００１０】
すなわち、前記図７および図８Ａ，８Ｂから明らかなように、ＩＣの底面より広い領域に、しかも積層基板の全層に亘ってサーマルビアが貫通しているから、基板全層について該サーマルビアを配置する面積分、回路素子（コンデンサ、インダクタ等）や伝送線路を形成できる領域が削られることとなる。そして、このようなサーマルビアの形成によるデッドスペースの存在が、パワーアンプモジュールの小型化を困難にしており、また回路設計に制約を与えている。
【００１１】
また、前記キャビティ内に半導体素子を収容する構造においても、キャビティを形成するエリアが回路素子等の形成に使用することができないデッドスペースとなり、同様の結果を招いている。
【００１２】
一方、モジュールを形成する積層基板としてセラミックス基板を使用すれば、放熱性の点で樹脂基板に較べれば有利となる。ところが、セラミックス基板でコスト面に優れた厚膜工法を使用すると、焼結時にクラックやそりが発生する問題が生じる。また、従来のセラミック基板では、サーマルビアの充填材として銀系の導電ペーストを印刷し焼成して形成しているため、銅めっきと比較して十分な放熱性が得られない。一方、銅を使用した導電性ペーストを使用すると、窒素雰囲気中で焼成するために製造管理が難しいという問題がある。さらに、伝導熱量を多くするためサーマルビアとして大きな穴を開けると、導電性ペーストが十分に充填されないおそれがある。
【００１３】
他方、ガラスエポキシ基板では、従来、銅めっきを施したスルーホールによってサーマルビアを形成し、樹脂に金属フィラーを混入した充填材（例えばエポキシ樹脂に銀粉末を混ぜたペースト材）を充填して放熱性を向上させている。しかしながらこの種の充填材は、金属に較べれば格段に熱伝導率が低く（例えば銅の数十分の一程度）、このためサーマルビアの占有面積を少なくすることは困難であった。
【００１４】
また、ガラスエポキシ基板は、パワーアンプモジュールの小型化を阻害するという前記サーマルビアと共通の問題を含んでいる。ガラスエポキシ樹脂は比誘電率が低く、またＱ値が６０程度であって、特にＧＨｚ以上の高周波領域における損失が大きくなってしまうため、基板内に素子を形成することが出来ないからである。したがって、コンデンサやインダクタ等の受動素子や半導体部品は、基板上に搭載せざるを得ない。
【００１５】
そこで本発明の目的は、半導体能動素子用の放熱構造を有する積層基板とこれを使用するパワーアンプモジュールを小型化するとともに、基板内部の回路設計の自由度を向上させることにある。
【００１６】
【課題を解決するための手段】
前記目的を達成して課題を解決するため、本発明に係る積層基板（請求項１）は、半導体部品を表面に実装可能で、かつ該半導体部品から発生される熱を逃がすための放熱用ビアホールを備えた積層基板であって、入出力整合回路および電源バイアス回路を構成する受動素子並びに信号伝送線路のうちの少なくとも一部を前記積層基板の内部に配置し、該積層基板の内部に配置した受動素子および信号伝送線路のうちの少なくとも一部を前記半導体部品実装領域の下部領域に配置したものである。
【００１７】
本発明の積層基板では、入出力整合回路および電源バイアス回路を構成する受動素子並びに信号伝送線路のうちの少なくとも一部を積層基板の内部に配置し、かつ該積層基板の内部に配置した受動素子および信号伝送線路のうちの少なくとも一部を半導体部品実装領域の下部領域に配置することによって、かかる回路素子および伝送線路を備えた積層基板の小型化を図る。
【００１８】
本発明において放熱用ビアホールは、半導体部品の底面積より小さい断面積を有するものとすることが望ましく（請求項２）、さらに、めっき成長させた金属により穴内が充填されたフィルドビアとすることが好ましい（請求項３）。
【００１９】
このようなめっき金属（例えば銅）で充填されたフィルドビアとすれば、導電性ペーストに較べて格段に放熱効率を高めることが出来るからである。また、半導体部品の底面積より小さい断面積を有するビアホールとすることによって、半導体部品の下部領域も受動素子や信号伝送線路の形成に使用可能となる。このような放熱用ビアホール構造によれば、従来多数本設けられた放熱用ビアホールを１本のビアホールにまとめることも可能で（１本には限定されない）、放熱用ビアホールの占有面積を減らして積層基板の各層において導体パターンの形成に使用可能な領域面積を増大させることが出来る。また、放熱用ビアホールの占有面積が減少する分、他の回路素子あるいは伝送線路を半導体部品の下部に配置することが可能となるから、基板ないしこれを使用するパワーアンプモジュールの小型化を図ることが可能となる。
【００２０】
尚、本発明にいう「半導体部品」とは、電界効果トランジスタ（ＦＥＴ）やバイポーラトランジスタ等の単体の半導体能動素子、並びにこのような半導体能動素子と回路素子を複数組み合わせた集積回路（例えば一つのチップ上に複数のＦＥＴとマイクロ波回路を形成したデバイスであるパワーアンプ用ＭＭＩＣ（Ｍｉｃｒｏｗａｖｅ  Ｍｏｎｏｌｉｔｈｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等）の双方を含むものである。
【００２１】
また、かかる積層基板において、積層基板表面の半導体部品実装部に導電体膜を配置し、該導電体膜と前記放熱用ビアホールとを熱伝導可能に接続する場合がある（請求項４）。
【００２２】
半導体部品から発生される熱を放熱用ビアホールに確実に伝導するためである。また、かかる導電体膜を形成することにより、半導体部品の直下に伝送線路あるいは回路素子を配置した場合に、これら線路および回路素子と半導体部品との間の電磁的な結合・干渉を遮断することも可能となる。
【００２３】
また、前記積層基板は、樹脂材料に無機誘電体材料（セラミック誘電体粉末）を混入した複合材料により形成された誘電体層を一層以上備えることがある（請求項５）。
【００２４】
樹脂材料に無機誘電体材料（セラミック誘電体粉末）を混入した複合材料によって誘電体層を形成すれば、比誘電率を例えば７〜１４の範囲に、また誘電正接を例えば０．０１〜０．００２の範囲に設定することが可能である。このような誘電体層に回路素子の少なくとも一部を配すれば、基板およびこれを使用するパワーアンプモジュールを小型化することができ、また伝送損失の低減並びに伝送効率の向上を図ることが出来る。
【００２５】
例えば、回路素子としてインダクタ素子をストリップ線路によって構成する場合を考えると、そのパターン長は、伝送される信号の実効波長λｅが短くなるほど短くなる。また、実効波長λｅは、誘電体基板の比誘電率εｒが高くなるにつれて短くなる。ここで、従来用いられていた誘電体基板の比誘電率εｒは、一般に４．５以下であった。これに対して、前記本発明に係る積層基板の誘電体層は、比誘電率７〜１４範囲にある。したがって、ストリップ線路を構成する導体パターン長を従来に対して短くすることができ、かつこれを基板内に内蔵することが出来るため、基板表面上に実装する部品の数を減らし、基板およびこれにより形成するパワーアンプモジュールを小型化することが可能となる。しかも、かかる本発明の誘電体層は、誘電正接が０．０１〜０．００２の範囲にあるから、ストリップ線路における伝送損失を低減し、伝送効率を向上させることも出来る。
【００２６】
さらに、樹脂材料とセラミック誘電体粉末とを含む複合材料からなる誘電体層は、セラミック材料のみで形成された従来の誘電体層あるいは誘電体基板と異なって、加工工程においてクラックや層間剥離が生じにくく、機械的強度がクラックによって劣化することがない。したがって、コンデンサを形成するのに都合が良く、基板ないしパワーアンプモジュールの歩留りを向上させることが出来る。また、コンデンサを内蔵することができるため、その分、基板表面上に実装する部品の数を減らすことができ、パワーアンプモジュールを小型化することが出来る。
【００２７】
また、本発明に係るパワーアンプモジュール（請求項６）は、このような本発明に係る積層基板の表面に半導体部品を実装するとともに、該基板の内部でかつ前記半導体部品の下部領域内に導体パターンの少なくとも一部を配置したものである。
【００２８】
前記導体パターンには、信号伝送用の導体線路のほか、コンデンサ電極やインダクタ、抵抗のような回路素子を構成する各種の導体パターンが含まれる。
【００２９】
また、本発明のパワーアンプモジュール（請求項７）は、前記半導体部品を一つ以上のトランジスタを含む信号増幅用の集積回路としたものである。
【００３０】
本発明の他の目的、特徴および利点は、以下の本発明の実施の形態の説明により明らかにする。
【００３１】
【発明の実施の形態】
以下、添付図面を参照しつつ本発明の実施の形態を説明する。
【００３２】
図１から図６は、本発明の実施の形態（以下、本実施形態という）に係るパワーアンプモジュールを示すものである。このパワーアンプモジュールは、携帯電話機の高周波（ＲＦ）部に設けるもので、まず該高周波部について説明し、その後、図１から図３Ｂを参照しつつパワーアンプモジュールについて説明する。
【００３３】
図４は、本実施形態に係るパワーアンプモジュールを使用するデジタル移動体通信機器の高周波部の一構成例を示すものである。同図に示すように、高周波部１は、受信用アンテナ２、送信用アンテナ３、ローノイズアンプ部４、ミキサー部５、ＩＦ部６、ＰＬＬ部７、ミキサー部８、パワーアンプ部９およびデュプレクサ１０を備えている。
【００３４】
アンテナ２から受信された信号は、ローノイズアンプ部４に入力され、ミキサー部５およびＩＦ部６を経て変調されてベースバンド部１１へ送られる。また、送信信号は、ベースバンド部１１からの信号のもとにＰＬＬ部７からの信号と合わせられてミキサー部８で変調され、パワーアンプ部９で増幅される。パワーアンプ部９で増幅された信号は、デュプレクサ１０を経て送信用アンテナ３へ送られ、アンテナ３から送信される。
【００３５】
ここで、パワーアンプ部９は、高周波部１においてアンテナ３から出力される送信信号を基地局等の信号受信者に到達する電力になるまで増幅する役割を果たすものである。このパワーアンプ部９の詳細を図５に示す。同図においてミキサー部８から入力される変調信号は、バンドパスフィルタ１２で必要な周波数成分のみが通過され、パワーアンプモジュール１３へ伝えられる。バンドパスフィルタ１２を通過した信号は、パワーアンプ１３により、送信するのに必要な電力レベルまで増幅され、電力検出部１４へ送られる。
【００３６】
電力検出部１４は、パワーアンプモジュール１３が出力する信号の電力レベルを検出するもので、この検出結果に基づいて電力検出部１４で検出される電力が常に一定となるようにＡＰＣ（Ａｕｔｏ  Ｐｏｗｅｒ  Ｃｏｎｔｒｏｌ）制御が行われる。これによりパワーアンプモジュール１３からの出力信号は、必要以上に増加したり減少することなく、常に一定の電力レベルに保たれる。
【００３７】
電力検出部１４を通過した信号は、ローパスフィルタ１５によって高次高調波成分が除去され、アイソレータ１６へ出力される。アイソレータ１６は、パワーアンプ部９の出力からみたインピーダンスを常に一定のインピーダンス（通常５０Ω）に保つ役割と、送信用アンテナ３から反射してきた信号がパワーアンプ部９に戻らないよう遮断する役割を有する。
【００３８】
携帯電話機の動作環境によりパワーアンプモジュール出力からアンテナ側を見たインピーダンス（アイソレータ出力からアンテナ側を見たインピーダンス）が変化した場合には、パワーアンプ部９で増幅されアンテナ３へ送られた信号が反射してパワーアンプ部９に戻り、本来のパワーアンプ出力信号の品質を劣化（ノイズレベルの増加）させあるいは送信効率を劣化させ、さらにはパワーアンプ内部の回路を破壊するおそれがあるが、アイソレータ１６はこのような不具合を防ぐ役割を果たすものである。アイソレータ１６から出力された信号は、デュプレクサ１０へ伝えられ、送信用アンテナ３へ伝達される。そして、送信用アンテナ３から信号が発信される。
【００３９】
図６は、パワーアンプ部９に設けられるパワーアンプモジュール１３の構成例を示す回路図である。図示のようにこのモジュール１３は、ＦＥＴ等の半導体素子によって形成された信号増幅部２１と、入力整合部１８、出力整合部１９および電源バイアス部１７を備えている。
【００４０】
入力整合部１８は、Ｐｉｎ端子からパワーアンプモジュール１３の外部を見たインピーダンス（通常５０Ω）を信号増幅部２１の入力インピーダンス（１ｋ〜１ＭΩ程度）にインピーダンス整合させるもので、インダクタＬ１およびコンデンサＣ１からなるＬ型回路１段と、直流遮断用コンデンサＣ２により構成される。入力整合部１８のこのような回路により、Ｐｉｎから入力した信号は、反射損失を生じることなく、損失をできるだけ小さくして信号増幅部２１の入力に伝達される。信号増幅部２１に入力された信号は、半導体素子（例えばＨＢＴ（ヘテロバイポーラトランジスタ））によって所望の出力が得られるよう増幅される。
【００４１】
出力整合部１９は、信号増幅部２１の出力インピーダンス（２０〜１Ω程度）をアイソレータ１６の入力インピーダンス（通常５０Ω）にインピーダンス整合させるもので、インダクタＬ２およびコンデンサＣ３からなるＬ型回路と、コンデンサＣ４、インダクタＬ３およびコンデンサＣ５からなるπ型回路と、直流遮断用コンデンサＣ６とから構成される。このような出力整合部１９の回路によって、信号増幅部２１から出力された信号は、反射損失を生じることなく、損失を出来るだけ小さくしてアイソレータ１６へ伝達される。
【００４２】
電源バイアス部１７は、前段用回路、後段用回路およびゲート用回路の３つの回路からなる。前段用回路はコンデンサＣ８とインダクタＬ５、後段用回路はコンデンサＣ９とインダクタＬ６、ゲート用回路はコンデンサＣ７とインダクタＬ４のＬ型回路によりそれぞれ構成される。
【００４３】
このような回路構成を有する電源バイアス部１７は、信号増幅部内の半導体能動素子を動作させるための直流バイアスを印加するとともに、半導体能動素子における増幅電力が外部に漏洩することを防ぐ機能を果たす。したがって、各インダクタＬ４，Ｌ５，Ｌ６は、半導体能動素子で増幅された信号をドレイン端子およびゲート端子から外部へ漏洩させないように理想的にはインピーダンスを無限大にすることが要求される。このため、これらのインダクタＬ４，Ｌ５，Ｌ６は、λ／４長パターンまたはλ／４長パターンに相当するインピーダンスを有するインダクタ素子により構成する。尚、コンデンサＣ７，Ｃ８，Ｃ９は、バイパスコンデンサとしての役割を有する。
【００４４】
さて、図１から図３Ｂを参照して、本実施形態のパワーアンプモジュール１３は、積層基板３１の上面に信号増幅用の集積回路（ＩＣ）２１をワイヤボンディングにより表面実装し、前記入出力整合回路１８，１９および電源バイアス回路１７（図６）を構成するインダクタやコンデンサ、信号伝送線路を基板内部に内蔵しあるいは基板表面に実装したものである。
【００４５】
積層基板３１は、コア基板３２の両面に複合材料からなる基板構成材を積層して８層（３１ａ〜３１ｈ）の積層基板としたものである。ＩＣ２１の下部の基板表面には、ＩＣ２１の底面と略同一の面積を有する導電体膜２５（例えば銅膜）を形成してこの導電体膜２５の上にＩＣ２１を搭載する一方、基板３１の下面にはマザーボードに接続するグランド電極２６を設けている。
【００４６】
ＩＣ２１は、例えばＧＭＳやＰＤＣ、Ｗ−ＣＤＭＡ、Ｎ−ＣＤＭＡ等の各種の通信方式に対応した信号増幅用ＩＣを搭載することが出来る。尚、本発明では、携帯電話機以外の電子機器に使用するモジュールを構成することも可能であり、この場合、上記ＩＣ以外の様々な半導体能動素子や各種のＩＣを搭載してパワーアンプモジュールを構成して構わない。
【００４７】
また、基板３１を貫通しつつ前記導電体膜２５とグランド電極２６と接続するようにＩＣ２１の下部に放熱用のビアホール３５を１本設ける。このビアホール３５は、従来の一般的な放熱用ビアホールより径が大きく、かつホール内がめっき成長させた銅によって充填されたフィルドビアとしたものである。
【００４８】
図２は、かかる本実施形態におけるビアホール３５（同図（ａ））を、従来の放熱用ビアホール８５（同図（ｂ））と対比して示すものである。従来のサーマルビア８５は、スルーホールに銅めっき８５ａを施し、ホール内に例えばエポキシ樹脂に銀粉末を混ぜたペースト状にした充填材８５ｂを充填した構造を採っている。
【００４９】
このような従来のサーマルビア８５では、直径ｄ２が０．１５ｍｍ（１５０μｍ）で銅めっき部の肉厚ｔ２が２５μｍのスルーホールを、前記図８Ａ，８Ｂに示した例と同様に１５個形成した場合を考えると、銅めっき部８５ａと充填材部８５ｂの熱伝導率がそれぞれ４００Ｗ／ｍＫおよび１０Ｗ／ｍＫであるから、放熱面積が１．４７２５ｍｍ２（＝１．５５ｍｍ×０．９５ｍｍ）で、熱抵抗値は１０℃／Ｗとなる。尚、従来のサーマルビア間の間隔ｗは、０．１ｍｍである。また、基板の厚みは、０．６５ｍｍとする。
【００５０】
これと同等の放熱（熱抵抗値１０℃／Ｗ）を本実施形態の構造により実現するには、直径ｄ１が０．４６ｍｍ（４６０μｍ）の銅めっきフィルドビアによるビアホール３５を１本形成すれば良い。尚、銅めっき部の熱伝導率は前記従来例と同じ４００Ｗ／ｍＫで、放熱面積は、０．３４２ｍｍ２（＝π×（０．６６ｍｍ／２）２）である。また、図２（ａ）において３５ａはランド部を示す。尚、基板の厚みは０．６５ｍｍとする。
【００５１】
かかるフィルドビア３５を形成するには、例えば基板を一層積層するごとにレーザでビア用の穴を開け、無電解銅めっきおよび電解銅めっきによりホール内にめっき銅を成長させ、これを繰り返すことにより柱状のビアを形成してゆけば良い。尚、本発明における放熱用ビアホールの数は、本実施形態のように１本に必ずしも限られるものではなく、２本以上設けても構わない。
【００５２】
このような放熱用ビアホール３５の形成により、ＩＣ２１で発生された熱は、基板表面のグランド電極２５に吸収され、放熱用ビアホール３５を通じて基板下面のグランド電極２６に伝導された後、熱容量の大きなマザーボードに放散される。従来の放熱構造では、ＩＣの底面を超える領域に亘って多数のビアホールを形成していたが、本実施形態の放熱構造によれば、これら多数設けられたビアホールを１本のビアホールにまとめ、放熱用ビアホールの占有面積を減らして積層基板の各層において導体パターンの形成に使用可能な領域面積を増大させることが可能となる。また、放熱用ビアホールの占有面積が減少する分、他の回路素子あるいは伝送線路を半導体部品の下部に配置することが可能となるから、基板並びにパワーアンプモジュールの小型化を図ることが出来る。
【００５３】
さらに、前記図２（ａ）の例より大きなビアホールを形成すれば（同図（ｂ）のビア形成領域より小さい領域に形成可能である）、従来に較べて良好な放熱性を実現することが出来るから、より消費電力／出力が大きく、発生熱量の多いＩＣにも対応することが可能となる。
【００５４】
下記表１は、既存の各種ＩＣに本実施形態に係る放熱構造を適用した場合に、形成すべき放熱用ビアホール（サーマルビア）の直径を示したものである。このように本実施形態によれば、直径０．２２３ｍｍ（２２３μｍ）から最大でも直径０．５３９ｍｍ（５３９μｍ）のビアホールを１本形成するだけで、いずれのＩＣに対しても対応することが可能である。このように本発明では、直径２００μｍ以上の放熱用ビアホールを設ければ良い。
【００５５】
【表１】
2005026368.tif 000003
【００５６】
本実施形態ではさらに、積層基板３１を構成する基板材料として、樹脂に誘電体材料を混入させた複合材料を用いる。この理由は、既に述べたように、基板自体の電気的特性（比誘電率および誘電正接）を向上させることによって、パワーアンプモジュール１３を構成する回路素子や伝送線路の一部を基板に内蔵させ、あるいはインダクタを構成するストリップ線路の線路長を短くすることを可能とすることによりモジュールを小型化するためである。また、伝送損失を低減して伝送効率の向上を図り、さらに基板加工時のクラックや層間剥離の発生を回避して歩留りを向上させることも可能となる。
【００５７】
かかる複合材料としては、例えばポリビニルベンジルエーテル化合物に誘電体粉末を添加したものを使用する。ポリビニルベンジルエーテル化合物は、Ｑ値が高く（約３００）、高周波特性に優れており、１００ＭＨｚ以上さらには１ＧＨｚ以上の用途に適するからである。添加する誘電体粉末としては、セラミック粉末を使用する。このセラミック粉末は、高周波領域（ｆ＝１〜５ＧＨｚ）においてポリビニルベンジルエーテル化合物より大きい比誘電率とＱを有するものであれば良く、２種類以上のセラミック粉末を混合させても構わない。例えば、ＢａＴｉＯ３、Ｂａ（Ｔｉ，Ｚｒ）Ｏ３、Ａｌ２Ｏ３およびＢａ２Ｔｉ９Ｏ２０を主成分とする誘電体粉末を使用することが好ましい。
【００５８】
このようなセラミック粉末の添加により、基板材料の電気的特性（比誘電率、誘電正接）を次のように設定することが出来る。例えば、チタンバリウム系セラミックスとポリビニルベンジルエーテル化合物の混合比率（体積比）を７０ｖｏｌ％：３０ｖｏｌ％から４０ｖｏｌ％：６０ｖｏｌ％の間に設定することによって、基板材料の比誘電率εｒを７．０〜１４．０に、またＱを３３０にすることが出来る。この場合、チタンバリウム系セラミックスは、酸化バリウム、酸化チタン、酸化ネオジウム、酸化マンガンおよび酸化ビスマスを主成分とする。
【００５９】
また、基板材料の骨格を形成するガラスクロス材は、Ｅガラスクロス、Ｄガラスクロス、ＮＥガラスクロス等を使い分けて用いることが出来る。
【００６０】
さらに、基板の難燃性を必要とする場合には、例えばテトラブロモビスフェノールＡ変形ビニルベンジル化合物等の難燃剤を添加しても良い。
【００６１】
そして、これらの基板材料をシート状にし、熱プレスすることにより積層基板３１を形成する。このとき機械的強度を増すため、ガラスクロス等の強化繊維材を埋設しても良い。
【００６２】
図３Ａ〜３Ｂは、積層基板３１の各層の平面図であり、（ａ）から（ｈ）は、積層基板の最上層（基板表面）３１ａから最下層（基板裏面）３１ｈまでの各層を最上層から順に示している。同図に示すように、基板第１層（最上層）３１ａには、信号増幅部を形成するＩＣ２１とチップコンデンサ４１を表面実装し、インダクタ４４の一部と伝送線路４２が導体パターンで形成してある。第２層３１ｂから第７層３１ｇは基板３１の内部層であり、これらの層には、前記入力整合部１８や出力整合部１９、電源バイアス部１７を構成するコンデンサ４３、インダクタ４４および信号伝送線路４２を形成する。また、第８層３１ｈは基板３１の最下層であり、この層には、マザーボード等の外部回路基板と接続するための端子４６やグランド電極２６を形成してある。
【００６３】
これらの図から明らかなように、従来使用することが出来なかったＩＣ２１の下部領域２１ａにも導体パターンを形成し、これを利用することが可能となっている。
【００６４】
また、本実施形態では、銅箔をエッチングしてパターン形成し、コンデンサ４３とインダクタ４４および信号伝送線路４２のパターンを含む第１層３１ａから第８層３１ｈを積層して形成する。このようにエッチングによりパターン形成を行うため、所謂パターンのにじみ等が発生し難く、内蔵素子の容量値やインダクタンス値にばらつきが少なくなり、製品の歩留りを良好にすることが出来る。また、各パターンの接続は、放熱用ビアホールと同様に、銅めっきによって柱状に形成したフィルドビアホールにより行うことが、接続抵抗を小さくして伝送損失を少なく抑える点で好ましい。
【００６５】
以上、本発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことができることは当業者にとって明らかである。
【００６６】
【発明の効果】
以上説明したように本発明によれば、半導体能動素子用の放熱構造を有する積層基板とこれを使用するパワーアンプモジュールを小型化するとともに、基板内部の回路設計の自由度を向上させることが出来る。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る携帯電話機用パワーアンプモジュールを示す断面図である。
【図２】（ａ）は前記実施形態における放熱用ビアホールを示す水平断面図であり、（ｂ）は従来の放熱用ビアホールの一例を示す水平断面図である。
【図３Ａ】（ａ）〜（ｄ）は、それぞれ前記実施形態のパワーアンプモジュールを構成する基板各層（第１層〜第４層）を示す平面図である。
【図３Ｂ】（ｅ）〜（ｈ）は、それぞれ前記実施形態のパワーアンプモジュールを構成する基板各層（第５層〜第８層）を示す平面図である。
【図４】前記実施形態に係るパワーアンプモジュールを設ける携帯電話機のＲＦ部の構成例を示すブロック部である。
【図５】前記実施形態に係るパワーアンプモジュールを設ける携帯電話機のパワーアンプ部の構成例を示すブロック部である。
【図６】前記実施形態に係るパワーアンプモジュールの構成例を示すブロック部である。
【図７】従来のパワーアンプモジュールの一例を示す断面図である。
【図８Ａ】（ａ）〜（ｄ）は、図７に示す従来のパワーアンプモジュールを構成する基板各層（第１層〜第４層）を示す平面図である。
【図８Ｂ】（ｅ）〜（ｈ）は、図７に示す従来のパワーアンプモジュールを構成する基板各層（第５層〜第８層）を示す平面図である。
【符号の説明】
１３  パワーアンプモジュール
２１  信号増幅用ＩＣ（信号増幅部）
２５  導電体膜
２６  グランド電極
３１  積層基板
３２  コア基板
３５  放熱用のビアホール
４１  チップコンデンサ
４２  伝送線路
４３  コンデンサ
４４  インダクタ
４６  外部回路基板（マザーボード等）との接続端子
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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