(57)【要約】【課題】サイドウォールの厚さを高耐圧性能トランジスタと低電圧高駆動性能トランジスタとで同じにし、かつ、高耐圧性能トランジスタのジャンクション耐圧と動作耐圧を高め、低電圧高駆動性能トランジスタの駆動能力を落とさないようにした半導体装置を提供することを目的とする。【解決手段】高耐圧性能トランジスタのゲート電極７におけるイオン注入濃度が、低電圧高駆動性能トランジスタのゲート電極７におけるイオン注入濃度より高く、ゲート電極７を酸化して側壁に形成される側壁酸化膜８の厚さは、高耐圧性能トランジスタの方が、低電圧高駆動性能トランジスタよりも厚くなっており、高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタのゲート電極７の側壁に側壁酸化膜８を介して形成されるサイドウォール９の厚さは、両者略同一である構成とする。【選択図】        図２
2005026387.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置において、
上記高耐圧性能トランジスタのゲート電極におけるイオン注入濃度が、上記低電圧高駆動性能トランジスタのゲート電極におけるイオン注入濃度より高く、
上記ゲート電極を酸化して側壁に形成される側壁酸化膜の厚さは、上記高耐圧性能トランジスタの方が、上記低電圧高駆動性能トランジスタよりも厚くなっており、
上記側壁酸化膜を介してサイドウォールが形成され、上記サイドウォールの厚さは、上記高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタ両者において略同一であることを特徴とする半導体装置。
【請求項２】
上記ゲート電極は、ポリシリコンまたはアモルファスシリコンからなることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記サイドウォールは、酸化膜または窒化膜からなることを特徴とする請求項１記載の半導体装置。
【請求項４】
高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置の製造方法において、
半導体基板上にゲート酸化膜を形成し、上記ゲート酸化膜を介してゲート電極材を成膜する工程、
上記ゲート電極材の上記低電圧高駆動性能トランジスタ領域にイオン注入を行うとともに、上記ゲート電極材の上記高耐圧性能トランジスタ領域に上記低電圧高駆動性能トランジスタ領域におけるイオン注入濃度よりも高濃度のイオン注入を行う工程、
上記ゲート電極材をパターンニングして、上記高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタのゲート電極を形成する工程、
上記ゲート電極の側壁を酸化して側壁酸化膜を形成する工程、
上記ゲート電極の側壁に上記側壁酸化膜を介してサイドウォールを形成する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置の製造方法において、
半導体基板上にゲート酸化膜を形成し、上記ゲート酸化膜を介してゲート電極材を成膜する工程、
上記ゲート電極材をパターンニングして、上記高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタのゲート電極を形成する工程、
上記高耐圧性能トランジスタのゲート電極の両側にあるソース領域及びドレイン領域におけるイオン注入濃度が、上記低電圧高駆動性能トランジスタのゲート電極の両側にあるソース領域及びドレイン領域におけるイオン注入濃度よりも高濃度となるイオン注入を行う工程、
上記ゲート電極の側壁を酸化して側壁酸化膜を形成する工程、
上記ゲート電極の側壁に上記側壁酸化膜を介してサイドウォールを形成する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
上記ゲート電極材は、ポリシリコンまたはアモルファスシリコンであることを特徴とする請求項４または５記載の半導体装置の製造方法。
【請求項７】
上記サイドウォールは、酸化膜または窒化膜からなることを特徴とする請求項４または５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関し、詳細には半導体メモリのＭＯＳ  Ｔｒ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ）構造の半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＭＯＳ型高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置において、高耐圧性能トランジスタのジャンクション耐圧と動作耐圧を高めるために、ゲート電極の側壁に形成するサイドウォールの厚さを厚くすると、低電圧高駆動性能トランジスタの駆動能力が落ちるという問題があった。
【０００３】
この問題に対して、ＭＯＳ型高耐圧性能トランジスタのゲート電極におけるサイドウォールの厚さを、ＭＯＳ型低電圧高駆動性能トランジスタのゲート電極におけるサイドウォールの厚さよりも厚くした半導体装置及びその製造方法が開示されている。
【０００４】
この半導体装置の製造方法においては、半導体基板上に、高耐圧性能トランジスタのゲート電極及び低電圧高駆動性能トランジスタのゲート電極を形成した後、各ゲート電極を覆うサイドウォール用の絶縁酸化膜としてシリコン窒化膜を成膜し、高耐圧性能トランジスタ側のシリコン窒化膜をレジスト膜で覆い、低電圧高駆動性能トランジスタ側のシリコン窒化膜をエッチングしてゲート電極の側壁にシリコン窒化膜を残し、次に、レジスト膜を除去した後、再度シリコン窒化膜をエッチングして、高耐圧性能トランジスタのゲート電極及び低電圧高駆動性能トランジスタのゲート電極それぞれの側壁にのみシリコン窒化膜を残すことによって、高耐圧性能トランジスタのゲート電極におけるサイドウォールの厚さを、低電圧高駆動性能トランジスタのゲート電極におけるサイドウォールの厚さよりも厚くしている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平６−１８１２９３号公報（第９−１０頁、第２図）
【０００６】
【発明が解決しようとする課題】
上記のように、従来の、ＭＯＳ型高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置においては、高耐圧性能トランジスタのジャンクション耐圧と動作耐圧を高め、低電圧高駆動性能トランジスタの駆動能力を落とさないようにするために、高耐圧性能トランジスタのゲート電極におけるサイドウォールの厚さと、低電圧高駆動性能トランジスタのゲート電極におけるサイドウォールの厚さとを作り分けるために、サイドウォール形成のための再エッチング工程を追加する必要があるという問題があった。
【０００７】
この発明は、上記のような問題を解決するためになされたものであり、サイドウォールの厚さを高耐圧性能トランジスタと低電圧高駆動性能トランジスタとで同じにし、かつ、高耐圧性能トランジスタのジャンクション耐圧と動作耐圧を高め、低電圧高駆動性能トランジスタの駆動能力を落とさないようにした半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置は、高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置において、
上記高耐圧性能トランジスタのゲート電極におけるイオン注入濃度が、上記低電圧高駆動性能トランジスタのゲート電極におけるイオン注入濃度より高く、
上記ゲート電極を酸化して側壁に形成される側壁酸化膜の厚さは、上記高耐圧性能トランジスタの方が、上記低電圧高駆動性能トランジスタよりも厚くなっており、
上記側壁酸化膜を介してサイドウォールが形成され、上記サイドウォールの厚さは、上記高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタ両者において略同一であるものである。
【０００９】
この発明に係る半導体装置の製造方法は、高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置の製造方法において、
半導体基板上にゲート酸化膜を形成し、上記ゲート酸化膜を介してゲート電極材を成膜する工程、
上記ゲート電極材の上記低電圧高駆動性能トランジスタ領域にイオン注入を行うとともに、上記ゲート電極材の上記高耐圧性能トランジスタ領域に上記低電圧高駆動性能トランジスタ領域におけるイオン注入濃度よりも高濃度のイオン注入を行う工程、
上記ゲート電極材をパターンニングして、上記高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタのゲート電極を形成する工程、
上記ゲート電極の側壁を酸化して側壁酸化膜を形成する工程、
上記ゲート電極の側壁に上記側壁酸化膜を介してサイドウォールを形成する工程を備えたものである。
【００１０】
また、高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置の製造方法において、
半導体基板上にゲート酸化膜を形成し、上記ゲート酸化膜を介してゲート電極材を成膜する工程、
上記ゲート電極材をパターンニングして、上記高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタのゲート電極を形成する工程、
上記高耐圧性能トランジスタのゲート電極の両側にあるソース領域及びドレイン領域におけるイオン注入濃度が、上記低電圧高駆動性能トランジスタのゲート電極の両側にあるソース領域及びドレイン領域におけるイオン注入濃度よりも高濃度となるイオン注入を行う工程、
上記ゲート電極の側壁を酸化して側壁酸化膜を形成する工程、
上記ゲート電極の側壁に上記側壁酸化膜を介してサイドウォールを形成する工程を備えたものである。
【００１１】
【発明の実施の形態】
従来は、ゲート電極の側壁に形成する絶縁膜をサイドウォールとして一体に形成し、サイドウォールの膜厚を高耐圧性能トランジスタと低電圧高駆動性能トランジスタとで変えるようにしていたが、この発明では、ゲート電極の側壁に形成する絶縁膜を、ゲート電極を酸化して形成する側壁酸化膜とこの側壁酸化膜の上に成膜して形成するサイドウォールとで構成し、側壁酸化膜形成時にその膜厚が高耐圧性能トランジスタと低電圧高駆動性能トランジスタとで制御されるようにし、サイドウォールの膜厚は変えないですむようにし、しかも、高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタそれぞれの機能が確保されるようにしたものである。
以下に、図面に基づき、この発明の実施の形態を説明する。
実施の形態１．
図１は、本発明に係る半導体装置の実施の形態１における製造プロセスを示す断面図であり、同図に従って本実施の形態の製造プロセスを説明する。
【００１２】
まず、図１（ａ）に示したように、シリコン基板１に、素子分離領域２、ウエルを形成し、ゲート酸化を行ってゲート酸化膜を形成した後、ゲート電極材となるポリシリコン５を形成する。ゲート電極材としては、ポリシリコンの他、アモルファスシリコンでもよい。
【００１３】
次に、高耐圧性能のトランジスタのゲート電極部に高濃度のイオン注入を行い、低電圧高駆動性能のトランジスタのゲート電極部には、高耐圧性能のトランジスタにおけるイオン注入濃度に比べて低濃度のイオン注入を行う。注入イオン種は、Ｎチャネル・Ｐチャネルトランジスタをベリッドチャネルにするか、サーフェイスチャネルにするかによって、Ｐ型イオン種を注入するか、Ｎ型イオン種を注入するかを決定する。
【００１４】
次に、イオン注入したポリシリコン５上の全面にエッチングマスクとなる酸化膜６を成膜した後、写真製版技術を用いてフォトレジストパターンを形成し、フォトレジストパターンをマスクとして酸化膜６をエッチングし、ゲートパターンの酸化膜６からなるハードマスクを形成する。フォトレジストパターンを除去した後、ハードマスクをエッチングマスクとしてポリシリコン５をエッチングし、図１（ｂ）に示したように、ゲート電極７を形成する。
【００１５】
次に、ハードマスク及びゲート電極７をマスクとして、ゲート電極７の両側のシリコン基板１に低濃度のソース１０及びドレイン１１を形成するためのイオン注入を行う。
【００１６】
次に、ゲート側壁を酸化するための酸化を行い、ゲート電極７の側壁に側壁酸化膜８を形成する。このとき、高耐圧性能トランジスタの高濃度イオン注入を行ったゲート電極７は酸化速度が速くなる（増速酸化として知られた現象である。）ので、高耐圧性能トランジスタの側壁酸化膜８は厚くなり、低電圧高駆動性能のトランジスタの側壁酸化膜８の厚さは、高耐圧性能トランジスタの側壁酸化膜８の厚さより薄くなる。
【００１７】
次に、ゲート電極７にサイドウォールを形成するための酸化膜または窒化膜を全面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によって成膜する。成膜は、ＣＶＤ法やＰＶＤ（Ｐｒａｓｕｍａ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法が一般的であるが、これ以外の方法で形成してもよい。
【００１８】
次に、酸化膜または窒化膜を異方性エッチングし、図１（ｃ）に示したように、サイドウォール９を形成する。サイドウォール９を形成する時に、ゲート電極７上のハードマスクとしての酸化膜６もエッチングされる。
【００１９】
次に、サイドウォール９の両側に、サイドウォール９をマスクとしてイオン注入を行い、高濃度ソース１２及び高濃度ドレイン１３を形成する。
【００２０】
次に、熱処理及び配線を行い、所望の工程を完了する。
【００２１】
図２は、以上のような工程で得られた各トランジスタを示す断面図であり、同図に示したように、ゲートを酸化して得られた側壁酸化膜８の厚さが、低電圧高駆動性能トランジスタでは、高耐圧性能トランジスタより薄くなっている。
【００２２】
以上のように、この実施の形態によれば、高耐圧性能トランジスタと低電圧高駆動性能トランジスタのゲート電極７部におけるポリシリコン５へのイオン注入量を変えることによって、側壁酸化膜８の厚さを、高耐圧性能トランジスタで厚く、低電圧高駆動性能トランジスタで薄くすることができるので、サイドウォール９の厚さを変えずに、高耐圧性能トランジスタのジャンクション耐圧と動作耐圧を高め、低電圧高駆動性能トランジスタの駆動能力を落とさないようにすることができる。
【００２３】
また、サイドウォール９の厚さを変えて調整する必要がなくなり、サイドウォール９の形成は１回ですむようになる。
【００２４】
実施の形態２．
図３は、本発明に係る半導体装置の実施の形態１における製造プロセスを示す断面図であり、同図に従って本実施の形態の製造プロセスを説明する。なお、同図において、図１と同一符号は同一部分または相当部分を示す。
【００２５】
まず、図３（ａ）に示したように、シリコン基板１に、素子分離領域２、ウエルを形成し、ゲート酸化を行ってゲート酸化膜４を形成した後、ゲート電極材となるポリシリコン５を形成する。ゲート電極材としては、ポリシリコンの他、アモルファスシリコンでもよい。
【００２６】
次に、ポリシリコン５上の全面にエッチングマスクとなる酸化膜６を成膜した後、写真製版技術を用いてフォトレジストパターンを形成し、フォトレジストパターンをマスクとして酸化膜６をエッチングし、ゲートパターンの酸化膜６からなるハードマスクを形成する。フォトレジストパターンを除去した後、ハードマスクをエッチングマスクとしてポリシリコン５をエッチングし、図３（ｂ）に示したように、ゲート電極７を形成する。
【００２７】
次に、ハードマスクをマスクとして、ゲート電極７の両側のシリコン基板１に高耐圧性能トランジスタでは高濃度のイオン注入を行い、低電圧高駆動性能トランジスタでは低濃度のイオン注入を行う。
【００２８】
この時、ゲート電極７には、酸化膜６を介してソース１０及びドレイン１１と同じイオン注入が行われる。すなわち、高耐圧性能トランジスタ側のゲート電極７には高濃度のイオン注入が行われ、低電圧高駆動性能トランジスタ側のゲート電極７には低濃度のイオン注入が行われる。
【００２９】
ここで、低電圧高駆動性能トランジスタの駆動性能をより向上させるために、図３（ｂ）に示したように、斜めイオン注入を回転注入またはステップ注入によって行うのが好ましい。
【００３０】
次に、ゲート電極７の側壁を酸化するための酸化を行い、図３（ｃ）に示したように、ゲート電極７の側壁に側壁酸化膜８を形成する。このとき、高耐圧性能トランジスタの高濃度イオン注入を行ったゲート電極７は酸化速度が速くなるので、高耐圧性能トランジスタ側の側壁酸化膜８は厚くなり、低電圧高駆動性能トランジスタ側の側壁酸化膜８の厚さは、高耐圧性能トランジスタ側の側壁酸化膜８の厚さより薄くなる。
【００３１】
次に、ゲート電極７にサイドウォールを形成するための酸化膜または窒化膜を全面に、ＣＶＤ法等によって成膜する。成膜は、ＣＶＤ法やＰＶＤ法が一般的であるが、これ以外の方法で形成してもよい。
【００３２】
次に、酸化膜または窒化膜を異方性エッチングし、図３（ｄ）に示したように、サイドウォール９を形成する。サイドウォール９を形成する時に、ゲート電極７上のハードマスクとしての酸化膜６もエッチングされる。
【００３３】
次に、サイドウォール９の両側に、サイドウォール９をマスクとしてイオン注入を行い、高濃度ソース１２及び高濃度ドレイン１３を形成する。
【００３４】
なお、高耐圧性能トランジスタのソース１０及びドレイン１１には、図３（ｂ）に示したイオン注入で高濃度のイオン注入を行っているので、２回目のイオン注入は行わなくてもよい。
【００３５】
次に、熱処理及び配線を行い、所望の工程を完了する。
【００３６】
以上のように、この実施の形態によれば、高耐圧性能トランジスタと低電圧高駆動性能トランジスタのゲート電極７部におけるポリシリコン５へのイオン注入量を変えることによって、側壁酸化膜８の厚さを、高耐圧性能トランジスタで厚く、低電圧高駆動性能トランジスタで薄くすることができるので、サイドウォール９の厚さを変えずに、高耐圧性能トランジスタのジャンクション耐圧と動作耐圧を高め、低電圧高駆動性能トランジスタの駆動能力を落とさないようにすることができる。
【００３７】
また、サイドウォール９の厚さを変えて調整する必要がなくなり、サイドウォール９の形成は１回ですむようになる。
【００３８】
なお、上記実施の形態において、サイドウォール９を窒化膜とした場合、サイドウォール９形成時のエッチングにおいて下地酸化膜の削れを少なくして、基板１のあれを防止することができる。これは、窒化膜と酸化膜とのエッチング選択比を大きくすることができるためである。
【００３９】
【発明の効果】
この発明に係る半導体装置によれば、上記高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置において、
上記高耐圧性能トランジスタのゲート電極におけるイオン注入濃度が、上記低電圧高駆動性能トランジスタのゲート電極におけるイオン注入濃度より高く、
上記ゲート電極を酸化して側壁に形成される側壁酸化膜の厚さは、上記高耐圧性能トランジスタの方が、上記低電圧高駆動性能トランジスタよりも厚くなっており、
上記側壁酸化膜を介してサイドウォールが形成され、上記サイドウォールの厚さは、上記高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタ両者において略同一であるものであるので、サイドウォールの厚さを変えずに、高耐圧性能トランジスタのジャンクション耐圧と動作耐圧を高め、低電圧高駆動性能トランジスタの駆動能力を落とさないようにすることができる。
【００４０】
この発明に係る半導体装置の製造方法は、高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置の製造方法において、
半導体基板上にゲート酸化膜を形成し、上記ゲート酸化膜を介してゲート電極材を成膜する工程、
上記ゲート電極材の上記低電圧高駆動性能トランジスタ領域にイオン注入を行うとともに、上記ゲート電極材の上記高耐圧性能トランジスタ領域に上記低電圧高駆動性能トランジスタ領域におけるイオン注入濃度よりも高濃度のイオン注入を行う工程、
上記ゲート電極材をパターンニングして、上記高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタのゲート電極を形成する工程、
上記ゲート電極の側壁を酸化して側壁酸化膜を形成する工程、
上記ゲート電極の側壁に上記側壁酸化膜を介してサイドウォールを形成する工程を備えたものであるので、高耐圧性能トランジスタにおける側壁酸化膜は低電圧高駆動性能トランジスタにおける側壁酸化膜より厚くなり、サイドウォールの厚さを変えずに、高耐圧性能トランジスタのジャンクション耐圧と動作耐圧を高め、低電圧高駆動性能トランジスタの駆動能力を落とさないようにすることができる。
【００４１】
また、高耐圧性能トランジスタと低電圧高駆動性能トランジスタとを有する半導体装置の製造方法において、
半導体基板上にゲート酸化膜を形成し、上記ゲート酸化膜を介してゲート電極材を成膜する工程、
上記ゲート電極材をパターンニングして、上記高耐圧性能トランジスタ及び低電圧高駆動性能トランジスタのゲート電極を形成する工程、
上記高耐圧性能トランジスタのゲート電極の両側にあるソース領域及びドレイン領域におけるイオン注入濃度が、上記低電圧高駆動性能トランジスタのゲート電極の両側にあるソース領域及びドレイン領域におけるイオン注入濃度よりも高濃度となるイオン注入を行う工程、
上記ゲート電極の側壁を酸化して側壁酸化膜を形成する工程、
上記ゲート電極の側壁に上記側壁酸化膜を介してサイドウォールを形成する工程を備えたものであるので、高耐圧性能トランジスタにおける側壁酸化膜は低電圧高駆動性能トランジスタにおける側壁酸化膜より厚くなり、サイドウォールの厚さを変えずに、高耐圧性能トランジスタのジャンクション耐圧と動作耐圧を高め、低電圧高駆動性能トランジスタの駆動能力を落とさないようにすることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の実施の形態１における製造プロセスを示す断面図である。
【図２】本発明の実施の形態１における半導体装置の構造を示す断面図である。
【図３】本発明の実施の形態２における製造プロセスを示す断面図である。
【符号の説明】
１  基板、２  加工対象物、３  サイドウォール用膜、４  平坦化膜、
５  レジストマスク、６  サイドウォール、７  下部電極、
８，１１  誘電体膜、９  上部電極、１０  半導体基板、１２  ゲート電極、
１３  イオン注入領域。
【図１】
2005026387.tif 000003
【図２】
2005026387.tif 000004
【図３】
2005026387.tif 000005