(57)【要約】【課題】  外部磁場の影響を受け難い半導体記憶装置を提供する。【解決手段】  このＭＲＡＭでは、記憶ノードＮ１と接地電位ＧＮＤのラインとの間にトンネル磁気抵抗素子２１を接続するとともに、記憶ノードＮ２と接地電位ＧＮＤのラインとの間に２つのトンネル磁気抵抗素子２２，２３を並列接続し、トンネル磁気抵抗素子２１の磁気トンネル接合を破壊するか否かによってデータ「１」またはデータ「０」を記憶する。したがって、外部磁場の影響によって記憶データが破壊されることがない。【選択図】        図１
2005235244.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
第１の記憶ノードと基準電位のラインとの間に接続された第１の磁気抵抗素子と、第２の記憶ノードと前記基準電位のラインとの間に並列接続された複数の第２の磁気抵抗素子とを含み、前記第１の磁気抵抗素子の磁気トンネル接合が破壊されている場合は第１の論理信号を記憶し、前記第１の磁気抵抗素子の磁気トンネル接合が破壊されていない場合は第２の論理信号を記憶する記憶部、
書込動作時に、前記第１の記憶ノードに書込電位を印加して前記第１の磁気抵抗素子の磁気トンネル接合を破壊し、前記第１の磁気抵抗素子の抵抗値を前記複数の第２の磁気抵抗素子の並列接続体の抵抗値よりも小さくさせる書込回路、および
読出動作時に、前記第１の磁気抵抗素子の抵抗値と前記複数の第２の磁気抵抗素子の並列接続体の抵抗値とを比較し、比較結果に基づいて前記記憶部に記憶された第１または第２の論理信号を読出す読出回路を備える、半導体記憶装置。
【請求項２】
さらに、第１および第２のデータ線を備え、
前記書込回路は、
書込データ信号に従って前記第１および第２のデータ線のうちのいずれか一方のデータ線を第１の電位にし、他方のデータ線を第２の電位にする第１の駆動回路、および
前記第１および第２のデータ線のうちの予め選択されたデータ線が前記第１の電位にされたことに応じて前記第１の記憶ノードに前記書込電位を印加する第２の駆動回路を含む、請求項１に記載の半導体記憶装置。
【請求項３】
さらに、第１および第２のデータ線を備え、
前記読出回路は、
前記第１および第２のデータ線を同じ電位にするイコライザ、
前記イコライザによって同じ電位にされた前記第１および第２のデータ線をそれぞれ前記第１および第２の記憶ノードに接続する切換回路、および
前記第１および第２のデータ線間に生じた電位差を増幅する増幅回路を含む、請求項１に記載の半導体記憶装置。
【請求項４】
前記読出回路は、さらに、前記第１および第２のデータ線の電位によって前記第１および第２の磁気抵抗素子の磁気トンネル接合が破壊されるのを防止するための保護回路を含む、請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特に、複数の磁気抵抗素子を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、低消費電力で不揮発的なデータ記憶が可能なメモリとして、磁気抵抗素子を用いたＭＲＡＭ（Magnetic Random Access Memory）が注目されている。図６は、従来のＭＲＡＭのメモリセル５１の構成を示す回路ブロック図である。
【０００３】
図６において、このメモリセル５１は、ワード線ＷＬおよびディジット線ＤＬとビット線対ＢＬ，／ＢＬおよび書込ビット線対ＷＢＬ，／ＷＢＬとの交差部に配置され、ＰチャネルＭＯＳトランジスタ５２，５３、ＮチャネルＭＯＳトランジスタ５４〜５９およびトンネル磁気抵抗素子６０，６１を含む。
【０００４】
信号ＥＮを「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ５８，５９を導通させるとともに書込ビット線ＷＢＬ，／ＷＢＬを「Ｌ」レベルにすると、このメモリセル５１はＳＲＡＭのメモリセルと同じ構成になる。たとえば、記憶ノードＮ５１、Ｎ５２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルを保持することによってデータ「１」を記憶し、記憶ノードＮ５１、Ｎ５２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルを保持することによってデータ「０」を記憶する。記憶ノードＮ５１，Ｎ５２の信号の書込／読出動作は、通常のＳＲＡＭ（Static Random Access Memory）と同様に行なわれる。
【０００５】
記憶ノードＮ５１，５２の信号をトンネル磁気抵抗素子６０，６１に書き込む場合は、記憶ノードＮ５１，Ｎ５２の信号をビット線対ＢＬ，／ＢＬを介して外部に一旦読出した後、専用の書込回路を使用してディジット線ＤＬおよび書込ビット線ＷＢＬ，ＺＷＢＬに所定の電流を流してトンネル磁気抵抗素子６０，６１に信号を書き込む。トンネル磁気抵抗素子６０，６１の各々の抵抗値は、書込まれた信号の論理レベルに応じた値になり、電源電圧ＶＤＤを遮断しても変化しない。
【０００６】
電源電圧ＶＤＤを遮断し再投入した場合は、信号ＥＮを「Ｈ」レベルにすることにより、書込ビット線ＷＢＬ，／ＷＢＬを「Ｌ」レベルにする。これにより、トンネル磁気抵抗素子６０，６１の抵抗値の差によって記憶ノードＮ５１，Ｎ５２を「Ｌ」レベルに引下げる電流駆動力に差が生じ、この差に応じた論理レベルの信号が記憶ノードＮ１，Ｎ２に読み出される。したがって、このＭＲＡＭは不揮発性メモリとして動作する（たとえば米国特許第６３０４４７７号参照）。
【特許文献１】米国特許第６３０４４７７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来のＭＲＡＭでは、トンネル磁気抵抗素子６０または６１に磁界を印加し、トンネル磁気抵抗素子６０または６１の抵抗値を変えることによってデータを記憶していたので、外部磁場の影響によって記憶データが破壊されることがあった。
【０００８】
また、トンネル磁気抵抗素子６０と６１の抵抗値の差は２０％程度しかないので、データ読出し時におけるノイズ耐性が弱かった。
【０００９】
また、ＮチャネルＭＯＳトランジスタ５６〜５９に流れる１０ｍＡ程度の大電流を用いてトンネル磁気抵抗素子６０，６１の抵抗値を変更するので、ＮチャネルＭＯＳトランジスタ５６〜５９のサイズが大きくなり、メモリセル５１のレイアウト面積が大きかった。
【００１０】
また、初期状態ではメモリセル５１の記憶データは不定であり、メモリセル５１に何らかの初期データを書き込まないと使用できなかった。
【００１１】
それゆえに、この発明の主たる目的は、外部磁場の影響を受け難く、ノイズ耐性が強く、レイアウト面積が小さく、初期データを別途書き込む必要がない半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る半導体記憶装置は、第１の記憶ノードと基準電位のラインとの間に接続された第１の磁気抵抗素子と、第２の記憶ノードと前記基準電位のラインとの間に並列接続された複数の第２の磁気抵抗素子とを含み、第１の磁気抵抗素子の磁気トンネル接合が破壊されている場合は第１の論理信号を記憶し、第１の磁気抵抗素子の磁気トンネル接合が破壊されていない場合は第２の論理信号を記憶する記憶部と、書込動作時に、第１の記憶ノードに書込電位を印加して第１の磁気抵抗素子の磁気トンネル接合を破壊し、第１の磁気抵抗素子の抵抗値を複数の第２の磁気抵抗素子の並列接続体の抵抗値よりも小さくさせる書込回路と、読出動作時に、第１の磁気抵抗素子の抵抗値と複数の第２の磁気抵抗素子の並列接続体の抵抗値とを比較し、比較結果に基づいて記憶部に記憶された第１または第２の論理信号を読出す読出回路を備えたものである。
【発明の効果】
【００１３】
この発明に係る半導体記憶装置では、第１の記憶ノードと基準電位のラインとの間に第１の磁気抵抗素子を接続するとともに、第２の記憶ノードと基準電位のラインとの間に複数の第２の磁気抵抗素子を並列接続し、第１の磁気抵抗素子の磁気トンネル接合を破壊することによって第１の論理信号を記憶し、第１の磁気抵抗素子の磁気トンネル接合を破壊しないことによって第２の論理信号を記憶する。したがって、第１の磁気抵抗素子の磁気トンネル接合の破壊の有無によってデータを記憶するので、外部磁場によってデータが破壊されることはない。また、磁気トンネル結合の破壊によって第１の磁気抵抗素子の抵抗値の１／１０程度になり、第１の磁気抵抗素子の抵抗値と第２の磁気抵抗素子の抵抗値の差は２倍以上になるので、読出動作時におけるノイズ耐性が強い。また、第１の磁気抵抗素子のみに書込電流を流せばよいので、書込電流を流すトランジスタ数が少なくて済み、レイアウト面積が小さくて済む。また、第１の磁気抵抗素子の磁気トンネル接合を破壊していない初期状態では、常に、第１の磁気抵抗素子の抵抗値が第２の磁気抵抗素子の抵抗値よりも大きいので、初期データを別途書き込む必要がない。
【発明を実施するための最良の形態】
【００１４】
図１は、この発明の一実施の形態によるＭＲＡＭの要部を示す回路図である。図１において、このＭＲＡＭは、１対のビット線ＢＬ，／ＢＬと、ＮチャネルＭＯＳトランジスタ１およびＰチャネルＭＯＳトランジスタ２とを備える。トランジスタ１，２は、イコライザを構成する。ＮチャネルＭＯＳトランジスタ１は、ビット線ＢＬと／ＢＬの間に接続され、そのゲートはビット線イコライズ信号ＥＱを受ける。ＰチャネルＭＯＳトランジスタ２は、ビット線ＢＬと／ＢＬの間に接続され、そのゲートはビット線イコライズ信号ＥＱの反転信号／ＥＱを受ける。
【００１５】
ビット線イコライズ信号ＥＱが活性化レベルの「Ｈ」レベルの場合は、トランジスタ１、２が導通してビット線ＢＬと／ＢＬが同一電位にされる。ビット線イコライズ信号ＥＱが非活性化レベルの「Ｌ」レベルにされると、トランジスタ１，２が非導通になってビット線ＢＬ，／ＢＬのイコライズが停止される。
【００１６】
また、このＭＲＡＭは、ＮチャネルＭＯＳトランジスタ３，４およびＮＯＲゲート５，６を備える。ＮチャネルＭＯＳトランジスタ３，４およびＮＯＲゲート５，６は、ライトドライバを構成する。ＮチャネルＭＯＳトランジスタ３，４のソースはともに接地電位ＧＮＤを受け、それらのドレインはそれぞれビット線／ＢＬ，ＢＬに接続される。ＮＯＲゲート５は、書込データ信号ＤＩの反転信号／ＤＩと第１書込指示信号／ＷＥ１とを受け、その出力信号はＮチャネルＭＯＳトランジスタ３のゲートに入力される。ＮＯＲゲート６は、書込データ信号ＤＩと第１書込指示信号／ＷＥ１とを受け、その出力信号はＮチャネルＭＯＳトランジスタ４のゲートに入力される。
【００１７】
書込データ信号ＤＩが「Ｈ」レベルの場合は、信号／ＷＥ１が活性化レベルの「Ｌ」レベルにされると、ＮＯＲゲート５の出力信号が「Ｈ」レベルに立ち上げられてＮチャネルＭＯＳトランジスタ３が導通し、ビット線／ＢＬが接地電位ＧＮＤにされる。書込データ信号ＤＩが「Ｌ」レベルの場合は、信号／ＷＥ１が活性化レベルの「Ｌ」レベルにされると、ＮＯＲゲート６の出力信号が「Ｈ」レベルに立ち上げられてＮチャネルＭＯＳトランジスタ４が導通し、ビット線／ＢＬが接地電位ＧＮＤにされる。
【００１８】
また、このＭＲＡＭは、ＰチャネルＭＯＳトランジスタ７，８およびＮチャネルＭＯＳトランジスタ９〜１５を備える。トランジスタ７〜１１は、センスアンプを構成する。ＰチャネルＭＯＳトランジスタ７，８のソースはともに電源電位ＶＤＤ（たとえば１．２Ｖ）を受け、それらのソースはそれぞれビット線／ＢＬ，ＢＬに接続され、それらのゲートはそれぞれビット線ＢＬ，／ＢＬに接続される。ＮチャネルＭＯＳトランジスタ９，１０のドレインはそれぞれビット線／ＢＬ，ＢＬに接続され、それらのソースはともにノードＮ１１に接続され、それらのゲートはそれぞれビット線ＢＬ，／ＢＬに接続される。ＮチャネルＭＯＳトランジスタ１１は、ノードＮ１１と接地電位ＧＮＤのラインとの間に接続され、そのゲートはセンスアンプ活性化信号ＳＥを受ける。
【００１９】
センスアンプ活性化信号ＳＥが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ１１が導通してセンスアンプが活性化される。ビット線／ＢＬの電位がビット線ＢＬよりも低い場合は、トランジスタ８，９の抵抗値がトランジスタ７，１０の抵抗値よりも小さくなり、ビット線／ＢＬの電位が接地電位ＧＮＤに引き下げられ、ビット線ＢＬの電位が電源電位ＶＤＤに引き上げられる。ビット線／ＢＬの電位がビット線ＢＬよりも高い場合は、トランジスタ７，１０の抵抗値がトランジスタ８，９の抵抗値よりも小さくなり、ビット線／ＢＬの電位が電源電位ＶＤＤに引き上げられ、ビット線ＢＬの電位が接地電位ＧＮＤに引き下げられる。
【００２０】
センスアンプ活性化信号ＳＥが非活性化レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ１１が非導通になり、センスアンプが非活性化される。ただし、イコライザによってビット線ＢＬと／ＢＬが接続されると、ＰチャネルＭＯＳトランジスタ７，８を介してビット線ＢＬ，／ＢＬは電源電位ＶＤＤにされる。ライトドライバによってビット線／ＢＬが「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタ８が導通してビット線ＢＬが電源電位ＶＤＤにされ、ビット線ＢＬが「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタ７が導通してビット線／ＢＬが電源電位ＶＤＤにされる。
【００２１】
ＮチャネルＭＯＳトランジスタ１２，１３のドレインはそれぞれビット線／ＢＬ，ＢＬに接続され、それらのゲートはともに信号ＥＮを受ける。ＮチャネルＭＯＳトランジスタ１４，１５のドレインはそれぞれＮチャネルＭＯＳトランジスタ１２，１３のソースに接続され、それらのゲートはともに参照電位ＶＲを受け、それらのソースはそれぞれ記憶ノードＮ１，Ｎ２に接続される。
【００２２】
信号ＥＮが「Ｈ」レベルにされるとＮチャネルＭＯＳトランジスタ１２，１３が導通し、信号ＥＮが「Ｌ」レベルにされるとＮチャネルＭＯＳトランジスタ１２，１３が非導通になる。参照電位ＶＲは、０Ｖまたは０．８Ｖにされる。参照電位ＶＲが０Ｖにされると、ＮチャネルＭＯＳトランジスタ１４，１５が非導通になる。参照電位ＶＲが０．８Ｖにされた場合は、ビット線／ＢＬ，ＢＬが電源電位ＶＤＤにされ、かつＮチャネルＭＯＳトランジスタ１２，１３が導通したときでも、記憶ノードＮ１，Ｎ２の電位は参照電位ＶＲからＮチャネルＭＯＳトランジスタ１４，１５のしきい値電圧（０．４Ｖとする）を減算した電位すなわち０．８Ｖ−０．４Ｖ＝０．４Ｖ以下の電位に制限される。
【００２３】
さらに、このＭＲＡＭは、ＮチャネルＭＯＳトランジスタ１６、ＡＮＤゲート１７およびトンネル磁気抵抗素子２１〜２３を備える。ＮチャネルＭＯＳトランジスタ１６は、外部電源電位ＥｘＶＤＤ（たとえば３Ｖ）のラインと記憶ノードＮ１との間に接続される。ＡＮＤゲート１７は、ビット線ＢＬの電位ＶＢＬと第２書込指示信号ＷＥ２とを受け、その出力信号はＮチャネルＭＯＳトランジスタ１６のゲートに与えられる。
【００２４】
ビット線ＢＬの電位ＶＢＬが「Ｈ」レベル（電源電位ＶＤＤ）にされ、かつ第２書込指示信号ＷＥ２が活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ１６が導通し、外部電源電位ＥｘＶＤＤが記憶ノードＮ１に与えられる。
【００２５】
トンネル磁気抵抗素子２１は、図２に示すように、電極２５と、電極２５の表面に順次積層された固定磁化層２６、トンネルバリア層２７および自由磁化層２８と、自由磁化層２８の表面に形成された電極２９とを含む。固定磁化層２６は、固定された一定の磁化方向を有する強磁性体層である。トンネルバリア層２７は、絶縁体膜で形成される。自由磁化層２８は、外部からの印加磁界に応じた方向に磁化される強磁性体層である。これらの固定磁化層２６、トンネルバリア層２７および自由磁化層２８によって磁気トンネル接合が形成される。電極２５は接地電位ＧＮＤを受け、電極２９は記憶ノードＮ１に接続される。
【００２６】
自由磁化層２８は、トンネル磁気抵抗素子２１の製造時に強磁界を印加することにより、固定磁化層２６と同一方向または反対方向に磁化される。電極２５，２９間の電気抵抗値は、自由磁化層２８と固定磁化層２６の磁化方向が同一の場合は約３０ＫΩになり、自由磁化層２８と固定磁化層２６の磁化方向が反対の場合は約３６ＫΩになる。ここでは、自由磁化層２８と固定磁化層２６の磁化方向が同一にされているものとする。電極２５，２９間に高電圧を印加すると磁気トンネル接合が破壊され、電極２５，２９間の電気抵抗値は約３ＫΩに低下する。トンネル磁気抵抗素子２２，２３もトンネル磁気抵抗素子２１と同じ構成である。
【００２７】
トンネル磁気抵抗素子２１は記憶ノードＮ１と接地電位ＧＮＤのラインとの間に接続され、トンネル磁気抵抗素子２２，２３は記憶ノードＮ２と接地電位ＧＮＤのラインとの間に並列接続される。したがって、トンネル磁気抵抗素子２１の磁気トンネル接合が破壊されていない場合は、記憶ノードＮ１と接地電位ＧＮＤのラインとの間の抵抗値Ｒ１は３０ＫΩになり、記憶ノードＮ２と接地電位ＧＮＤのラインとの間の抵抗値Ｒ２は１５ＫΩになり、Ｒ１＞Ｒ２となる。トンネル磁気抵抗素子２１の磁気トンネル接合が破壊されると、記憶ノードＮ１と接地電位ＧＮＤのラインとの間の抵抗値Ｒ１は３ＫΩになり、Ｒ１とＲ２の大小関係が逆転してＲ２＞Ｒ１となる。よって、トンネル磁気抵抗素子２１〜２３からなる記憶部は、Ｒ１＞Ｒ２の第１状態とＲ２＞Ｒ１の第２状態を有し、第１状態によってデータ「０」とデータ「１」のうちの一方のデータを記憶し、第２状態によって他方のデータを記憶することができる。
【００２８】
次に、このＭＲＡＭの動作について説明する。図３は、書込データ信号ＤＩをセンスアンプにラッチさせる動作を示す図である。信号ＥＮ，ＥＱ，ＷＥ２はともに「Ｌ」レベルに固定され、ＶＲは０Ｖに固定されている。今、書込データ信号ＤＩは「Ｈ」レベルにされているものとする。ある時刻にセンスアンプ活性化信号ＳＥが非活性化レベルの「Ｌ」レベルに立ち下げられ、ＮチャネルＭＯＳトランジスタ１１が非導通にされる。次いで第１書込指示信号／ＷＥ１が活性化レベルの「Ｌ」レベルに立ち下げられると、ＮチャネルＭＯＳトランジスタ３が導通してビット線／ＢＬの電位が引き下げられ、ＰチャネルＭＯＳトランジスタ８を介してビット線ＢＬの電位が引き上げられる。次いでセンスアンプ活性化信号ＳＥが「Ｈ」レベルに立ち上げられると、ＮチャネルＭＯＳトランジスタ１１が導通してセンスアンプが活性化され、ビット線ＢＬ，／ＢＬの電位がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにラッチされる。第１書込指示信号／ＷＥ１が非活性化レベルの「Ｈ」レベルに立ち上げられると、書込動作が終了する。書込データ信号ＤＩが「Ｌ」レベルにされている場合は、同様にしてビット線ＢＬ，／ＢＬの電位がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにラッチされる。
【００２９】
図４は、トンネル磁気抵抗素子２１の磁気トンネル接合を破壊させる動作を示す図である。信号ＥＮ，ＥＱはともに「Ｌ」レベルに固定され、信号／ＷＥ１は「Ｈ」レベルに固定され、ＶＲは０Ｖに固定されている。今、ビット線ＢＬの電位ＶＢＬは「Ｈ」レベルにされているものとする。ある時刻に第２書込指示信号ＷＥ２が「Ｈ」レベルに立ち上げられると、ＡＮＤゲート１７の出力信号が「Ｈ」レベルに立ち上げられてＮチャネルＭＯＳトランジスタ１６が導通し、記憶ノードＮ１に外部電源電位ＥｘＶＤＤが印加される。これにより、トンネル磁気抵抗素子２１の磁気トンネル接合が破壊され、トンネル磁気抵抗素子２１の抵抗値Ｒ１が３０ＫΩから３ＫΩに低下する。第２書込指示信号ＷＥ２が「Ｌ」レベルに立ち下げられると、ＡＮＤゲート１７の出力信号が「Ｌ」レベルに立ち下げられてＮチャネルＭＯＳトランジスタ１６が非導通になり、書込動作が終了する。ビット線ＢＬの電位ＶＢＬが「Ｌ」レベルにされている場合は、第２書込データ信号ＷＥ２が「Ｈ」レベルにされてもＡＮＤゲート１７の出力信号は「Ｌ」レベルのまま変化せず、ＮチャネルＭＯＳトランジスタ１６が導通しないので、トンネル磁気抵抗素子２１の磁気トンネル接合は破壊されない。
【００３０】
図５は、トンネル磁気抵抗素子２１〜２３に記憶されたデータをセンスアンプに読み出す動作を示すタイムチャートである。信号／ＷＥ１は「Ｈ」レベルに固定され、信号ＷＥ２は「Ｌ」レベルに固定されている。今、トンネル磁気抵抗素子２１の磁気トンネル接合が破壊されており、記憶ノードＮ１と接地電位ＧＮＤのラインとの間の抵抗値Ｒ１は３ＫΩになり、記憶ノードＮ２と接地電位ＧＮＤのラインとの間の抵抗値Ｒ２は１５ＫΩになり、Ｒ２＞Ｒ１になっているものとする。ある時刻に、センスアンプ活性化信号ＳＥが「Ｌ」レベルに立ち下げられるとともにビット線イコライズ信号ＥＱが活性化レベルの「Ｈ」レベルに立ち上げられると、トランジスタ１，２が導通し、ＰチャネルＭＯＳトランジスタ７，８を介してビット線ＢＬ，／ＢＬの電位が「Ｈ」レベルにイコライズされる。
【００３１】
参照電位ＶＲが０．８Ｖにされた後に信号ＥＮが「Ｈ」レベルに立ち上げられると、ＮチャネルＭＯＳトランジスタ１２，１３が導通し、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ１２，１４、記憶ノードＮ１およびトンネル磁気抵抗素子２１を介して接地電位ＧＮＤのラインに電荷が流出するとともに、ビット線ＢＬからＮチャネルＭＯＳトランジスタ１３，１５、記憶ノードＮ２およびトンネル磁気抵抗素子２２，２３を介して接地電位ＧＮＤのラインに電荷が流出する。このとき、ＮチャネルＭＯＳトランジスタ１４，１５によって記憶ノードＮ１，Ｎ２の電位は０．４Ｖ以下に制限され、記憶ノードＮ１，Ｎ２の電位によってトンネル磁気抵抗素子２１〜２３が破壊されることが防止される。なお、このときの記憶ノードＮ１，Ｎ２の電位が低過ぎると、ビット線ＢＬ，／ＢＬの電位差が小さ過ぎてセンスアンプが正常に動作しない場合がある。
【００３２】
ここでは、Ｒ２＞Ｒ１になっているので、ビット線／ＢＬの電位がビット線ＢＬの電位よりも低くなる。次いで、信号ＥＮが「Ｌ」レベルにされてＮチャネルＭＯＳトランジスタ１２，１３が非導通になり、センスアンプ活性化信号ＳＥが「Ｈ」レベルにされてセンスアンプが活性化され、ビット線ＢＬ，／ＢＬの電位がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにラッチされる。参照電位ＶＲが０Ｖにされて読出動作が終了する。つまり、イコライザ、センスアンプおよびＮチャネルＭＯＳトランジスタ１２〜１５は、読出回路を構成し、トンネル磁気抵抗素子２１の抵抗値Ｒ１とトンネル磁気抵抗素子２２，２３の並列接続体の抵抗値Ｒ２とを比較し、比較結果に基づいてトンネル磁気抵抗素子２１〜２３に記憶されたデータ「１」またはデータ「０」を読み出す。Ｒ１＞Ｒ２にされている場合は、同様にして、ビット線ＢＬ，／ＢＬの電位がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにラッチされる。
【００３３】
この実施の形態では、記憶ノードＮ１と接地電位ＧＮＤのラインとの間にトンネル磁気抵抗素子２１を接続するとともに、記憶ノードＮ２と接地電位ＧＮＤのラインとの間に２つのトンネル磁気抵抗素子２２，２３を並列接続し、トンネル磁気抵抗素子２１の磁気トンネル接合を破壊するか否かによってデータ「１」またはデータ「０」を記憶する。したがって、外部磁場の影響によって記憶データが破壊されることがない。
【００３４】
また、トンネル磁気抵抗素子２１の磁気トンネル接合が破壊されていない場合は、記憶ノードＮ１と接地電位ＧＮＤのラインとの間の抵抗値Ｒ１は３０ＫΩになり、記憶ノードＮ２と接地電位ＧＮＤのラインとの間の抵抗値Ｒ２は１５ＫΩになり、Ｒ１はＲ２の２倍になる。トンネル磁気抵抗素子２１の磁気トンネル接合が破壊されると、記憶ノードＮ１と接地電位ＧＮＤのラインとの間の抵抗値Ｒ１は３ＫΩになり、Ｒ２はＲ１の５倍になる。したがって、読出し動作時におけるノイズ耐性が強く、トンネル磁気抵抗素子２１〜２３の記憶データを安定に読み出すことができる。
【００３５】
また、トンネル磁気抵抗素子２１のみに書込電流を流せばよいので、書込電流を流すトランジスタ１６の数が少なくて済み、レイアウト面積が小さくて済む。
【００３６】
また、トンネル磁気抵抗素子２１の磁気トンネル接合を破壊していない初期状態では、常に、記憶ノードＮ１と接地電位ＧＮＤのラインとの間の抵抗値Ｒ１が記憶ノードＮ２と接地電位ＧＮＤのラインとの間の抵抗値Ｒ２よりも大きく、初期データは決定されているので、初期データを別途書き込む必要がない。
【００３７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３８】
【図１】この発明の一実施の形態によるＭＲＡＭの要部を示す回路図である。
【図２】図１に示したトンネル磁気抵抗素子の構成を示す断面図である。
【図３】図１に示したＭＲＡＭにおいて、書込データ信号をセンスアンプにラッチさせる動作を示すタイムチャートである。
【図４】図１に示したＭＲＡＭにおいて、トンネル磁気抵抗素子の磁気トンネル接合を破壊させる動作を示すタイムチャートである。
【図５】図１に示したＭＲＡＭにおいて、トンネル磁気抵抗素子２１〜２３の記憶データをセンスアンプにラッチさせる動作を示すタイムチャートである。
【図６】従来のＭＲＡＭの要部を示す回路図である。
【符号の説明】
【００３９】
１，３，４，９〜１６，５４〜５９  ＮチャネルＭＯＳトランジスタ、２，５２，５３  ＰチャネルＭＯＳトランジスタ、５，６  ＮＯＲゲート、１７  ＡＮＤゲート、２１〜２３，６０，６１  トンネル磁気抵抗素子、２５，２９  電極、２６  固定磁化層、２７  トンネルバリア層、２８  自由磁化層。
【図１】
2005235244.tif 000003
【図２】
2005235244.tif 000004
【図３】
2005235244.tif 000005
【図４】
2005235244.tif 000006
【図５】
2005235244.tif 000007
【図６】
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