(57)【要約】【課題】多孔質層の品質を改善し、これにより、例えばその上に堆積されるエピタキシャル層の品質を改善すること。【解決手段】基板に化成処理を施す化成装置１００であって、電解液１２を満たすための化成槽１０１と、化成槽１０１内で基板１１を保持するための保持部１０７と、保持部１０７を挟んで対向配置される一対の電極１０２、１０３と、一対の電極間１０２、１０３に電流又は電位差を与える電源１０６と、化成処理の初期段階における基板１０６の表面における反応を制御するために、前記電流又は電位差をその供給開始時から所定時間に渡って緩やかに上昇させるためのデータを保持する保持部Ｍと、前記データに従って電極１０２、１０３を制御する制御部１０５と、を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板に化成処理を施す化成装置であって、
電解液を満たすための化成槽と、
前記化成槽内で基板を保持するための保持部と、
前記保持部を挟んで対向配置される一対の電極と、
前記一対の電極間に電流又は電位差を与える電源と、
化成処理の初期段階における前記基板の表面における反応を制御するために、前記電流又は電位差をその供給開始時から所定時間に渡って緩やかに上昇させるためのデータを保持する保持部と、
前記データに従って前記電源を制御する制御部と、
を備えることを特徴とする化成装置。
【請求項２】
前記データは、前記電流又は電位差がその供給開始時から所定時間に渡って線形的に上昇するためのデータであることを特徴とする請求項１に記載の化成装置。
【請求項３】
前記データは、前記電流又は電位差がその供給開始時から所定時間に渡って非線形的に上昇するためのデータであることを特徴とする請求項１に記載の化成装置。
【請求項４】
前記データは、前記電流又は電位差がその供給開始時から所定時間に渡って段階的に上昇するためのデータであることを特徴とする請求項１に記載の化成装置。
【請求項５】
前記所定時間は、１０ｓ以上であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の化成装置。
【請求項６】
前記所定時間では、前記制御部は、前記基板に提供される電流の密度の変化率が３ｍＡ／ｃｍ２・ｓ以下となるように制御することを特徴とする請求項１乃至請求項５のいずれか１項に記載の化成装置。
【請求項７】
前記所定時間の経過後、前記制御部は、前記電極の電流密度を１〜１００ｍＡ／ｃｍ２の範囲内の所定の電流密度に保つことを特徴とする請求項１乃至請求項６のいずれか１項に記載の化成装置。
【請求項８】
基板に化成処理を施す方法であって、
化成槽に電解液を満たす工程と、
前記化成槽内の一対の電極間に基板を配置する工程と、
前記一対の電極間に電流又は電位差を与える工程と、
化成処理の初期段階における前記基板の表面における反応を制御するために、前記電流又は電位差をその供給開始時から所定時間に渡って緩やかに上昇させる工程と、
を含むことを特徴とする化成方法。
【請求項９】
請求項８に記載の方法を適用して基板に多孔質層を形成し、該多孔質層の上に半導体層をエピタキシャル成長によって形成し、これにより第１の基板を作製する工程と、
前記第１の基板と他の基板とを貼り合わせて、貼り合わせ基板を作製する工程と、
前記貼り合わせ基板を前記多孔質層の部分で分離する工程と、
を含むことを特徴とする基板の製造方法。
【請求項１０】
前記半導体層の厚みは、１００ｎｍ以下であることを特徴とする請求項９に記載の基板の製造方法。
【請求項１１】
請求項９又は請求項１０に記載の製造方法を適用して製造された、表面に半導体層を有し内部に絶縁層を有する半導体基板を準備する工程と、
前記半導体基板の前記半導体層を素子分離して、素子分離された半導体層にトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、化成装置、化成方法、基板の製造方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  又は  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等の基板の製造工程等において、基板に化成処理を施して多孔質層を形成した後に、その多孔質層上に活性層をエピタキシャル成長によって成長させる方法が用いられている。このようなエピタキシャル層の品質（例えば、積層欠陥、膜のＨａｚｅ、膜厚均一性等）は、製品であるＳＯＩ基板等の品質にとって極めて重要である。近年、ＳＯＩにおいては、活性層の厚さを１００ｎｍ以下に薄くすることが求められており、そのためにはエピタキシャル層の厚さを１００ｎｍ以下に薄くすることが必要である。
【０００３】
【特許文献１】
特開２００１−１６８３０８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、エピタキシャル層の厚さを１００ｎｍ以下に薄くするためには、従来のエピタキシャル装置におけるプロセスを改善するだけでは、積層欠陥や膜厚均一性等と両立させることが困難である。ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）では、ＳＯＩ層の膜厚均一性として±５％を要求している。しかし、多孔質層上にエピタキシャル成長を行う場合では、エピタキシャル層を堆積する前に、プリベーク等による孔の封止処理により、多孔質層の表面部分に厚みが５〜３０ｎｍ程度の封止層が形成されるため、エピタキシャル層を薄くすると、この封止層の厚みのばらつき、すなわち多孔質層の表面状態が、その上に堆積されるエピタキシャル層の膜厚均一性に大きな影響を及ぼすことになる。このように、本発明者らは、エピタキシャル層が薄いときには、エピタキシャル層を成長させる下地である多孔質層の品質改良が不可欠であることを発見した。
【０００５】
本発明は、上記の背景に鑑みてなされたものであり、例えば、多孔質層の品質を改善し、これにより、例えばその上に堆積されるエピタキシャル層の品質を改善することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の第１の側面は、基板に化成処理を施す化成装置に係り、電解液を満たすための化成槽と、前記化成槽内で基板を保持するための保持部と、前記保持部を挟んで対向配置される一対の電極と、前記一対の電極間に電流又は電位差を与える電源と、化成処理の初期段階における前記基板の表面における反応を制御するために、前記電流又は電位差をその供給開始時から所定時間に渡って緩やかに上昇させるためのデータを保持する保持部と、前記データに従って前記電源を制御する制御部と、を備えることを特徴とする。
【０００７】
本発明の好適な実施の形態によれば、前記データは、前記電流又は電位差がその供給開始時から所定時間に渡って線形的に上昇するためのデータであることが望ましい。
【０００８】
本発明の好適な実施の形態によれば、前記データは、前記電流又は電位差がその供給開始時から所定時間に渡って非線形的に上昇するためのデータであることが望ましい。
【０００９】
本発明の好適な実施の形態によれば、前記データは、前記電流又は電位差がその供給開始時から所定時間に渡って段階的に上昇するためのデータであることが望ましい。
【００１０】
本発明の好適な実施の形態によれば、前記所定時間は、１０ｓ以上であることが望ましい。
【００１１】
本発明の好適な実施の形態によれば、前記所定時間では、前記制御部は、前記基板に提供される電流の密度の変化率が３ｍＡｃｍ−２ｓ−１以下となるように制御することが望ましい。
【００１２】
本発明の好適な実施の形態によれば、前記所定時間の経過後、前記制御部は、前記電極の電流密度を１〜１００ｍＡｃｍ−２の範囲内の所定の電流密度に保つことが望ましい。
【００１３】
本発明の第２の側面は、基板に化成処理を施す方法に係り、化成槽に電解液を満たす工程と、前記化成槽内の一対の電極間に基板を配置する工程と、前記一対の電極間に電流又は電位差を与える工程と、化成処理の初期段階における前記基板の表面における反応を制御するために、前記電流又は電位差をその供給開始時から所定時間に渡って緩やかに上昇させる工程と、を含むことを特徴とする。
【００１４】
本発明の第３の側面は、基板の製造方法に係り、上記の方法を適用して基板に多孔質層を形成し、該多孔質層の上に半導体層をエピタキシャル成長によって形成し、これにより第１の基板を作製する工程と、前記第１の基板と他の基板とを貼り合わせて、貼り合わせ基板を作製する工程と、前記貼り合わせ基板を前記多孔質層の部分で分離する工程と、を含むことを特徴とする。
【００１５】
本発明の好適な実施の形態によれば、前記半導体層の厚みは、１００ｎｍ以下であることが望ましい。
【００１６】
本発明の第４の側面は、半導体装置の製造方法に係り、上記の製造方法を適用して製造された、表面に半導体層を有し内部に絶縁層を有する半導体基板を準備する工程と、前記半導体基板の前記半導体層を素子分離して、素子分離された半導体層にトランジスタを形成する工程と、を含むことを特徴とする。
【００１７】
【発明の実施の形態】
［装置の構成］
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。
【００１８】
図１は、本発明の好適な実施形態に係る化成装置１００の構成を示す図である。化成装置１００は、シリコンウェハ１１に化成処理を施す電解液１２を満たすための化成槽１０１と、陽極１０２と、陰極１０３と、陽極１０２と電源１０５とを接続する導線１０４ａと、陰極１０３と電源１０５とを接続する導線１０４ｂと、陽極１０２と陰極１０３との間に電流又は電位差を与える電源１０５と、電源１０５を制御するためのデータを格納するメモリＭを持った、制御部としての電源コントローラー１０６と、シリコンウェハ１１を保持するウェハホルダ１０７で構成される。
【００１９】
化成槽１０１は、陽極化成用の処理液に対して耐性を有する材料で構成される。例えば、陽極化成用の処理液としてＨＦ（Ｈｙｄｒｏｆｌｕｏｒｉｃ  Ａｃｉｄ）を含む電解液１２（以下「ＨＦ溶液」という。）を採用する場合には、化成槽１０１は、耐ＨＦ製の材料である四弗化エチレン樹脂（商品名：テフロン（登録商標））等で構成されることが好ましい。
【００２０】
化成槽１０１内には、基板としてのシリコンウェハ１１と、化成槽１０１内でシリコンウェハ１１を保持するためのウェハホルダ１０７とが設けられている。陽極化成用の処理液としてＨＦ溶液を採用する場合には、ウェハホルダ１０７は、耐ＨＦ製の材料である四弗化エチレン樹脂等で構成されることが好ましい。また、化成槽１０１内には、シリコンウェハ１１を化成処理する処理液としての電解液１２（例えば、ＨＦ溶液）が化成槽１０１内に供給される。
【００２１】
さらに、化成槽１０１内には、ウェハホルダ１０７を挟んで対向配置された一対の電極１０２、１０３が設けられる。より具体的には、シリコンウェハ１１の一方の側に対向させて陰極１０２が、シリコンウェハ１１の他方の側に対向させて陽極１０３がそれぞれ配置される。陰極１０２及び陽極１０３は、耐ＨＦ製の材料である白金等で構成されることが好ましい。また、陰極１０２及び陽極１０３は、それぞれ導線１０４ａ、１０４ｂを介して電源１０５に接続されて、陽極１０３と陰極１０２との間に電圧が印加され、シリコンウェハ１１に化成処理が施される。この化成処理によって、シリコンウェハ１１の表面に多孔質シリコン層が形成される。
【００２２】
電源コントローラー１０６は、化成処理の初期段階におけるシリコンウェハ１１の表面における反応を制御するために、メモリＭに格納されたデータを読み出して、このデータに従って、電源１０５が陽極１０３と陰極１０２との間に与える電流又は電位差を、その供給開始時から所定時間に渡って緩やかに上昇するように制御することができる。このようなデータとしては、例えば、電源１０５が陽極１０３と陰極１０２との間に与える電流又は電位差がその供給開始時から所定時間に渡って線形的に上昇するためのデータ、電源１０５が陽極１０３と陰極１０２との間に与える電流又は電位差がその供給開始時から所定時間に渡って非線形的に上昇するためのデータ、電源１０５が陽極１０３と陰極１０２との間に与える電流又は電位差がその供給開始時から所定時間に渡って段階的に上昇するためのデータ等が挙げられる。
【００２３】
図３は、電源コントローラー１０６の制御により実現される、電源１０５が陽極１０３と陰極１０２との間に与える電流と通電時間との関係を例示的に示す図である。点線（ａ）は、従来の化成方法における電流供給に相当し、通電直後から目標値の電流（定常状態での電流値。図３では５Ａ）が陽極１０３及び陰極１０２に与えられる。実線（ｂ）は、電源１０５が陽極１０３と陰極１０２との間に与える電流又は電位差がその供給開始時から所定時間に渡って線形的に上昇するためのデータであり、電源コントローラー１０６は、メモリＭに格納されたデータを取得して、このデータに従って、最初の５０ｓ（秒）では電流を０Ａから５Ａまで時間に対して線形的に変化させて、定常状態（５０ｓ以降）では通電時間２５０ｓ、電流５Ａで化成処理を行うよう制御する。実線（ｃ）は、電源１０５が陽極１０３と陰極１０２との間に与える電流又は電位差がその供給開始時から所定時間に渡って非線形的に上昇するためのデータであり、電源コントローラー１０６は、メモリＭに格納されたデータを取得して、このデータに従って、最初の５０ｓでは電流を０Ａから５Ａまで時間に対して非線形的に変化させ、定常状態（５０ｓ以降）では通電時間２５０ｓ、電流５Ａで化成処理を行うよう制御する。
【００２４】
なお、電源コントローラー１０６により、段階的に供給電流を上昇させる期間は、化成処理開始直後の１０ｓ以上の期間として設定することが望ましい。また、この期間においては、シリコンウェハ１１に提供される電流の密度の変化率を３ｍＡ／ｃｍ２・ｓ以下、好ましくは２ｍＡ／ｃｍ２・ｓ以下に保つことが望ましい。また、定常状態では、電源コントローラー１０６は、陽極１０３及び陰極１０２の電流密度を１〜１００ｍＡ／ｃｍ２、好ましくは５〜５０ｍＡ／ｃｍ２の範囲内の所定の電流密度に保つことが望ましい。なお、本実施形態において、シリコンウェハ１１に提供される電流密度の変化率は、電極の単位面積当たりの電流値の変化率と等しいものとして上述の制御を行ったが、シリコンウェハ１１に提供される電流密度の変化率を他の方法によって求め、その結果に基づいて上述の制御を行っても良い。
【００２５】
また、電源コントローラー１０６がメモリＭを持つように示したが、これに限定されず、例えば、メモリＭは、電源コントローラー１０６の外部に配置され、電源コントローラー１０６と通信可能に接続されてもよい。
【００２６】
このようにして、通電開始時から所定時間に渡り、電極に与える電流又は電圧差を段階的に又は線形的に上昇させることによって、高品質なエピタキシャル単結晶層を化成層（多孔質層）上に形成することができる。したがって、多孔質層上にエピタキシャル法によって例えば膜厚１００ｎｍ以下の単結晶層を成長させる場合に、膜厚均一性の向上、積層欠陥の低減、Ｈａｚｅの低減等が可能になる。
【００２７】
本発明者の考察によれば、化成処理による多孔質シリコン層の品質は、特に通電開始から定常状態に至るまでの電流又は電位差の変化の仕方、特に通電初期における電流又は電位差の変化率に依存することが見いだされた。具体的には、通電初期における電流又は電位差の変化率が大きいと、多孔質層の品質が悪化する。特に、図３の（ａ）で示したような、通電開始直後から定常状態の電流又は電位差が供給される場合には、形成される孔の密度や大きさにかなりのばらつきが発生する。
【００２８】
［装置の動作］
次に、本実施形態に係る化成装置１００の動作を説明する。
【００２９】
まず、シリコンウェハ１１を化成槽１０１内のウェハホルダ１０７に固定し、シリコンウェハ１１が電解液１２に浸漬されるように、電解液１２が化成槽１０１内に満たされる。
【００３０】
次に、電源１０５が陽極１０２と陰極１０３の間に電流又は電位差を与えることによって通電を開始する。このとき、電源コントローラー１０６は、化成処理の初期段階におけるシリコンウェハ１１の表面における反応を制御するために、メモリＭに格納されたデータに従って、電源１０５が陽極１０３と陰極１０２との間に与える電流又は電位差を制御する。したがって、図３（ｂ）、（ｃ）に示すように、定常状態の通電時間と電流（例えば２５０ｓ、５Ａ）に加えて、実質的に目標値になるまでの時間（例えば、５０ｓ）を制御することができる。例えば、図３の実線（ｂ）のようにデータを設定すると、最初の５０ｓは電流が時間に対して線形的に増加し、電流値が５Ａに達した後に、５Ａで２５０ｓの間シリコンウェハ１１を化成することができる。
【００３１】
次に、通電処理が終了した後に（本実施形態では、通電開始から３００ｓ経過後）、電解液１２を化成槽１０１から排液する。化成処理したシリコンウェハ１１は、ウェハホルダ１０７から取り外して洗浄した後に乾燥される。このようにして、シリコンウェハ１１の表面に多孔質層を形成することができる。
【００３２】
次に、このようにして形成された多孔質層上に、エピタキシャル成長法によって、厚さ１００ｎｍ以下の単結晶を積層する。この際、積層される単結晶層の結晶性を向上させるために、水素ベーキング工程（プリベーキング工程）、微量原料供給工程（プリインジェクション工程）、及び高温ベーキング工程（中間ベーキング工程）の少なくとも１つを、多孔質層上に単結晶層をエピタキシャル成長させる前に組み合わせてもよい。
【００３３】
なお、上記の化成方法は、一例として挙げたものであり、本実施形態はこれに限定されない。例えば、定常状態になるまでの時間において、電流又は電位差を時間に対して階段状に目標値（定常状態における電流値）まで変化させてもよい。また、化成処理後に洗浄処理や熱処理等の工程を追加してもよい。
【００３４】
［第１の適用例］
以下、本発明の好適な実施の形態に係る化成装置１００を基板の製造方法に適用した例として、ＥＬＴＲＡＮ（登録商標）法を用いた製造方法を例示的に示す。図４（ａ）〜図４（ｆ）は、本発明の好適な実施形態に係るＳＯＩ基板の製造方法を説明するための模式図である。
【００３５】
まず、図４（ａ）に示す工程で、単結晶シリコン基板４０１を準備して、その表面に本実施形態に係る化成装置１００を用いた陽極化成処理等により多孔質シリコン層４０２を形成する。次いで、図４（ｂ）に示す工程で、多孔質シリコン層４０２の上に、ＳＯＩ層として非多孔質の単結晶シリコン層４０３をエピタキシャル成長法により形成する。次いで、図４（ｃ）に示す工程で、その表面を酸化することによって、絶縁層（ＳｉＯ２層）４０４を形成する。これによって、第１の基板４１０を形成する。次に、図４（ｄ）に示す工程で、単結晶シリコンからなる第２の基板４２０を準備し、第１の基板４１０と第２の基板４２０とを、第２の基板４２０と絶縁層４０４とが面するように、室温で密着させて結合基板４５０を作成する。次いで、図４（ｅ）に示す工程で、多孔質シリコン層４０２を分離処理して、結合基板４５０を新たな第１の基板４１０’と新たな第２の基板４３０とに分離する。その後、図４（ｆ）に示す工程で、多孔質層４０２’’と単結晶シリコン層４０３とで選択比の高いエッチングを行い、単結晶シリコン層４０３の膜減りをほとんど起こさずに、多孔質層４０２’’を除去し、ＳＯＩ基板４４０を作成する。以上の方法によって、移設層としての単結晶シリコン層４０３及び絶縁層４０４を、第２の基板４３０に移設することができる。更に、ＳＯＩ基板４４０を水素雰囲気中でアニールして、極めて表面が平坦なＳＯＩ基板を作製することができる。このとき、第２の基板４２０（Ｈａｎｄｌｅ基板）には、ＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層となる絶縁層４０４（シリコン酸化膜の一部）が形成されている。このように、本発明の好適な実施の形態に係る化成装置１００を用いることによって、高品質なエピタキシャル層を形成することができる。なお、本実施形態では、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）（登録商標）法について述べたが、他の基板製造方法にも適用することができる。
【００３６】
［第２の適用例］
次の上記の第１の適用例に係る製造方法によって製造される半導体基板の製造方法の一例を説明する。
【００３７】
図５は、本発明の好適な実施形態に係るＳＯＩ基板の製造方法を適用して製造され得る半導体基板を利用した半導体装置の製造方法を示す図である。
【００３８】
まず、単結晶シリコン層４０３及び絶縁層４０４を有するＳＯＩ基板を上記の基板の製造方法を適用して製造する。そして、埋め込み絶縁層４０４上の非多孔質半導体層（ＳＯＩ層）４０３を島状にパタニングする方法、又は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）と呼ばれる酸化法等により、トランジスタを形成すべき活性領域４０３’及び素子分離領域５４を形成する（図５（ａ）参照）。
【００３９】
次いで、ＳＯＩ層の表面にゲート絶縁膜５６を形成する（図５（ａ）参照）。ゲート絶縁膜５６の材料としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ガドリニウム、酸化ランタン、酸化ジルコニウム、及びこれらの混合物ガラス等が好適である。ゲート酸化膜５６は、例えば、ＳＯＩ層の表面を酸化させたり、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法又はＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりＳＯＩ層の表面に該当する物質を堆積させたりすることにより形成され得る。
【００４０】
次いで、ゲート絶縁膜５６上にゲート電極５５を形成する（図５（ａ）参照）。ゲート電極５５は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶シリコンや、タングステン、モリブデン、チタン、タンタル、アルミニウム、銅などの金属又はこれらの少なくとも１種を含む合金や、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイドなどの金属珪化物や、チタンナイトライド、タングステンナイトライド、タンタルナイトライドなどの金属窒化物などで構成され得る。ゲート絶縁膜５６は、例えばポリサイドゲートのように、互いに異なる材料からなる複数の層を積層して形成されてもよい。ゲート電極５５は、例えば、サリサイド（セルフアラインシリサイド）と呼ばれる方法で形成されてもよいし、ダマシンゲートプロセスと呼ばれる方法で形成してもよいし、他の方法で形成してもよい。以上の工程により図５（ａ）に示す構造体が得られる。
【００４１】
次いで、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物を活性領域４０３’に導入することにより、比較的低濃度のソース、ドレイン領域５８を形成する（図５（ｂ）参照）。不純物は、例えば、イオン打ち込み及び熱処理などにより導入することができる。
【００４２】
次いで、ゲート電極５５を覆うようにして絶縁膜を形成した後に、これをエッチバックすることにより、ゲート電極５９の側部にサイドウォール５９を形成する。
【００４３】
次いで、再び上記と同一の導電型の不純物を活性領域４０３’に導入し、比較的高濃度のソース、ドレイン領域５７を形成する。以上の工程により図５（ｂ）に示す構造体が得られる。
【００４４】
次いで、ゲート電極５５の上面並びにソース及びドレイン領域５７の上面に金属珪化物層６０を形成する。金属珪化物層６０の材料としては、例えば、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、モリブデンシリサイド、タングステンシリサイドなどが好適である。これらの珪化物は、ゲート電極５５の上面並びにソース及びドレイン領域５７の上面を覆うように金属を堆積させて、その後、熱処理を施すことによって、該金属とその下部のシリコンとを反応させた後に、該金属のうち未反応部分を硫酸などのエッチャントで除去することによって形成することができる。ここで、必要に応じて、珪化物層の表面を窒化させてもよい。以上の工程により図５（ｃ）に示す構造体が得られる。
【００４５】
次いで、シリサイド化したゲート電極の上面並びにソース及びドレイン領域の上面を覆うように絶縁膜６１を形成する（図５（ｄ）参照）。絶縁膜６１の材料としては、燐及び／又はボロンを含む酸化シリコンなどが好適である。
【００４６】
次いで、必要に応じて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により表面を平坦化した後に、絶縁膜６１にコンタクトホールを形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ２エキシマレーザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィー技術を適用すると、一辺が０．２５ミクロン未満の矩形のコンタクトホール、又は、直径が０．２５ミクロン未満の円形のコンタクトホールを形成することができる。
【００４７】
次いで、コンタクトホール内に導電体を充填する。導電体の充填方法としては、バリアメタル６２となる高融点金属やその窒化物の膜をコンタクトホールの内壁に形成した後に、タングステン合金、アルミニウム、アルミニウム合金、銅、銅合金などの導電体６３を、ＣＶＤ法、ＰＶＤ法、めっき法などを利用して堆積させる方法が好適である。ここで、絶縁膜６１の上面よりも高く堆積した導電体をエッチバック法やＣＭＰ法により除去してもよい。また、導電体の充填に先立って、コンタクトホールの底部に露出したソース及びドレイン領域の珪化物層の表面を窒化させてもよい。以上の工程によりＳＯＩ層にＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを作り込むことができ、図５（ｄ）に示す構造のトランジスタを有する半導体装置が得られる。
【００４８】
ここで、ゲート電極に電圧を印加してゲート絶縁膜下に広がる空乏層が埋め込み絶縁膜４０４の上面に届くように活性層（ＳＯＩ層）４０３’の厚さ及び不純物濃度を定めると、形成されたトランジスタは、完全空乏型トランジスタとして動作する。また、空乏層が埋め込み酸化膜４０４の上面に届かないように活性層（ＳＯＩ層）４０３’の厚さ及び不純物濃度を定めると、形成されたトランジスタは、部分空乏型トランジスタとして動作する。
【００４９】
【実施例】
以下、本発明の好適な実施例を説明するが、本発明はこれらに限定されない。
【００５０】
（実施例１）
直径８インチのシリコンウェハ１１（比抵抗０．０１−０．０２Ω−ｃｍ、厚さ７１０−７４０μｍ）を用意して、その比抵抗を不図示の比抵抗測定機を用いて測定した。比抵抗を測定したシリコンウェハ１１は、化成槽１０１内のウェハホルダ１０７に固定して、シリコンウェハ１１の表面が陰極１０３の側を向くように設置した（図１に対応）。
【００５１】
シリコンウェハ１１を設置した後に、電解液１２（例えば、ＨＦ、アルコール、水の混合溶液）をシリコンウェハ１１が浸漬するまで化成槽１０１に注入した。電解液１２を注入した後に、電源１０５を用いて、直径２００ｍｍの白金板である陽極１０２と直径２００ｍｍの白金板である陰極１０３との間に電流又は電位差を与えて通電処理を行い、シリコンウェハ１１表面に厚さ７μｍの多孔質シリコン層を形成した。通電処理時の際には、電源コントローラー１０６は、化成処理の初期段階におけるシリコンウェハ１１の表面における反応を制御するために、メモリＭに格納されたデータに従って、電源１０５が陽極１０３と陰極１０２との間に与える電流又は電位差を制御した（図３に対応）。
【００５２】
このように、電源コントローラー１０６によって、電流又は電位差が実質的に一定となる場合の電流又は電位差及び通電時間を制御するだけでなく、通電開始直後から電流又は電位差が実質的に一定となるまでの時間をも制御することができた。電流又は電位差が実質的に一定（即ち、定常状態）となるまでの間は、電流は時間に対して実質的に線形に変化するように制御した。具体的には、シリコンウェハ１１に対して５Ａの電流を２００ｓの間与える定常状態を有する場合に、通電を開始してから電流値５Ａの定常状態に至るまで、電流値が線形に増加するように制御するとともに、定常状態に達するまでの時間を様々に変化させて多孔質シリコン層を形成した。通電処理が終了した後に、化成槽１０１内電解液１２を排液した。
【００５３】
次に、多孔質シリコン層が表面に形成されたシリコンウェハ１１をホルダから取り外して洗浄した後に乾燥させた。この後、多孔質シリコン層が形成されたシリコンウェハ１１を洗浄して、熱処理等を行った後に、エピタキシャル装置を用いて多孔質シリコン層の上に膜厚が９０ｎｍ程度の半導体層をエピタキシャル成長させた。この際、エピタキシャル層の積層欠陥を低減させるために、水素ベーキング工程（プリベーキング工程）、微量原料供給工程（プリインジェクション工程）及び高温ベーキング工程（中間ベーキング工程）の工程を適用した。
【００５４】
本実施例では、定常状態における化成処理が電流５Ａ、通電時間２００ｓで行われたときに、シリコンウェハ１１の比抵抗、電解液１２の組成、温度等の通電条件以外の条件を実質的に同一にして、通電開始から定常状態に至る時間に対する以下の物性の変化を測定した。
【００５５】
（１）多孔質シリコン層のＮａｒｒｏｗ  Ｈａｚｅ
（２）多孔質シリコン層の孔密度
（３）エピタキシャル成長後のＮａｒｒｏｗ  Ｈａｚｅ
（４）エピタキシャル層の膜厚均一性
（５）エピタキシャル層の積層欠陥密度
また、微量原料供給工程（プリインジェクション工程）の影響についても検討した。ＨａｚｅはＫＬＡ  Ｔｅｎｃｏｒ社製ＳＰ−１ＴＢＩを用いて測定した。
【００５６】
ここでＨａｚｅについて、以下に説明する。ウェハ上の異物を検出する装置として、光散乱式異物測定装置（例えば、ＫＬＡ  Ｔｅｎｃｏｒ社製ＳＰ１ＴＢＩ等）がある。この方式の装置では、ウェハ上の異物を検出するのに、レーザー光をウェハ表面に入射し、このレーザー光の正反射光を検出するのではなく、予め指定した方向に配置された光検知器で散乱されたレーザー光の光強度を測定することによって、ウェハ上の異物を検出する。レーザー光は、ウェハ面を順次走査するが、異物等の不均一部分がウェハ面に存在すると、散乱強度に変化が生じる。この装置は、この散乱光強度を、予め標準粒子で校正した散乱光強度と対比することによって、散乱光強度を標準粒子で換算した異物の大きさ及びその位置を表示することができる。この装置では、異物等による局所的に不均一な部分の他にも、ウェハ表面に入射したレーザー光に散乱があれば、散乱光が光検知器に入射される。このようなウェハ面による散乱に起因した散乱光は、一般には前述の異物による散乱光よりも小さく、かつ、ウェハ面の場所による変化量が小さい。この散乱成分を当該方式の異物測定装置では、一般にＨａｚｅと呼称している。入射したレーザー光は、ウェハ表面にあるラフネス等の不均一な部分で散乱することはもちろんであるが、波長とウェハ材質によって規定される侵入深さまで侵入するため、かかる部分に散乱体が存在すれば、これによって散乱光が生じることになる。したがって、ウェハ表面に膜が形成された場合には、かかる膜とその下層の界面においても、散乱光を生じうる。これらの散乱光を総合して得られた散乱光がＨａｚｅを構成している。
【００５７】
孔密度は表面の走査型電子顕微鏡像を撮影することによって測定した。多孔質シリコン層のＮａｒｒｏｗ  Ｈａｚｅは、光をシリコンウェハ面に垂直に入射して、法線方向から６．５〜２０度方向の散乱光を測定した。一方、エピタキシャル成長後のＮａｒｒｏｗ  Ｈａｚｅは、エピタキシャル層での光の干渉の影響を避けるため、光をウェハ面に斜方入射（法線から７０度方向から入射）し、散乱光を測定した。膜厚測定は反射率測定により実施した。積層欠陥密度測定は、セコエッチング（Ｓｅｃｃｏ  Ｅｔｃｈｉｎｇ）により実施した。
【００５８】
【表１】
2005026494.tif 000003
【００５９】
表１に、本実施例において得られた多孔質シリコンのＮａｒｒｏｗ  Ｈａｚｅの測定結果を示す。この結果から、定常状態に至るまでの時間が長いほど、Ｈａｚｅが減少することが分かった。特に、１ｓと１０ｓの間での差異が顕著であった。
【００６０】
図２は、本実施例において得られた多孔質シリコンのうち、定常状態に至るまでの時間が１ｓ、１０ｓ、５０ｓの試料の表面電子顕微鏡写真を示す図である。表面の孔の密度が１ｓと１０ｓとの間で顕著な差異が確認された。すなわち、１０ｓの場合の方が１ｓの場合よりも孔密度が減少し、孔径も小さくなった。また、５０ｓの場合では、１０ｓの場合に比べて、さらに孔密度が減少し、孔径が小さくなった。
【００６１】
【表２】
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【００６２】
表２に、図２に示した３つの試料において測定した、多孔質シリコンの孔密度の測定結果を示す。定常状態に至る時間が長いほど、多孔質シリコン層の表面の孔密度が減少した。特に、１ｓと１０ｓの間での差異が顕著であった。
【００６３】
【表３】
2005026494.tif 000005
【００６４】
表３に、本実施例において作成したサンプルのうち、定常状態に至るまでの時間が１ｓ及び５０ｓの試料を用いてエピタキシャル成長を行った試料の、エピタキシャル層におけるＮａｒｒｏｗ  Ｈａｚｅの結果を示す。この結果から、定常状態に至るまでの時間が長いほど、Ｈａｚｅが減少することが分かった。１ｓと５０ｓの間では３０％程度の差が見られた。
【００６５】
【表４】
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【００６６】
表４に、本実施例において作成したサンプルのうち、定常状態に至るまでの時間が１ｓ及び５０ｓの試料を用いて生成したエピタキシャル層の膜厚均一性および積層欠陥の評価結果を示す。エピタキシャル層の膜厚均一性及び積層欠陥密度は、エピタキシャル成長工程における微量原料供給工程（プリインジェクション工程）時間の影響を大きく受けるため、微量原料供給工程（プリインジェクション工程）の時間は、４０ｓと８０ｓの２つについて実施した。
【００６７】
表４に示すように、定常状態に至るまでの時間が長い方が、積層欠陥密度が減少した。また、いずれの微量原料供給工程（プリインジェクション工程）時間においても、定常状態に至るまでの時間が５０ｓの試料では、１ｓの場合と比べて、積層欠陥密度が１／６程度に減少した。特に、定常状態までの時間１ｓと微量原料供給工程（プリインジェクション工程）時間８０ｓとの組み合わせでは、膜厚均一性が３．４％、積層欠陥が９６ｃｍ−２であるのに対し、定常状態までの時間５０ｓと微量原料供給工程（プリインジェクション工程）時間４０ｓの組み合わせでは、膜厚均一性が１．８％、積層欠陥が３１ｃｍ−２となり、エピタキシャル層の品質を大幅に改善することができた。
【００６８】
以上のように、本実施例による手法を採用した結果、多孔質シリコンの孔密度及びＨａｚｅが減少し、その結果、エピタキシャル層の膜厚均一性が向上し、積層欠陥が低減し、Ｈａｚｅが低下した。Ｈａｚｅは、基板やデバイス等を作製する上で重要なパラメータであり、特に、極薄ＳＯＩ層を有する基板では、表面又は界面の粗さが、活性層、埋め込み酸化膜層の厚さのばらつきにもなり、デバイスの特性に影響を及ぼすため、本実施例による手法を採用することが効果的である。
【００６９】
（実施例２）
第１の適用例に係る方法を用いてＳＯＩウェハを作製した（図４に対応）。本実施例の手法を用いなかった場合では、Ｎａｒｒｏｗ  Ｈａｚｅは平均で１２．８ｐｐｍ、Ｗｉｄｅ  Ｈａｚｅは平均で１７．０ｐｐｍであったが、本実施例に係るＳＯＩウェハでは、Ｎａｒｒｏｗ  Ｈａｚｅは平均で６．０ｐｐｍ、Ｗｉｄｅ  Ｈａｚｅは平均で６．６ｐｐｍであった。したがって、第１の適用例に係る方法でＳＯＩウェハを作製することによって、Ｈａｚｅが大幅に低減した。すなわち、本実施例によれば、ＳＯＩウェハ及びＳＯＩウェハを用いたデバイスのＨａｚｅの改善及び性能の向上させることができる。
【００７０】
【発明の効果】
本発明によれば、例えば、多孔質層の品質を改善し、これにより、例えばその上に堆積されるエピタキシャル層の品質を改善することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施形態に係る化成処理装置の構成を示す図である。
【図２】本発明によって形成した多孔質シリコンの表面走査型電子顕微鏡像を示す図である。
【図３】電流値と通電時間との関係を例示的に示す図である。
【図４】本発明の好適な実施形態に係る基板製造方法を説明するための図である。
【図５】本発明の好適な実施形態に係る半導体装置の製造方法を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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