(57)【要約】【課題】アナログまたは混成信号半導体集積回路設計の、例えばデバイス特性を適合させるための回路設計および方法を提供すること。【解決手段】回路部品が環境の影響またはプロセス変動の影響を受けないような形で、またはその影響を最小限に抑えるような形で回路部品を一様に分配することによって回路部品を正確にまたは比例的に適合させることを可能にし、それによってアナログおよび混成信号回路の性能を改善する回路レイアウト・パターンおよびレイアウト方法を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の部品の電気的特性を適合させる方法であって、
半導体集積回路の少なくとも第１の部品および第２の部品を複数のユニット・セルに分割するステップであって、前記第１の部品および第２の部品が、その電気的特性を正確に、または比例的に適合させるべき部品であり、かつ各ユニット・セルが同一サイズであるステップと、
前記第１および第２の部品に対する前記複数のユニット・セルをアレイ（配列）内に一様に分配するステップと
を含む方法。
【請求項２】
それぞれのダミー・セルが、ユニット・セルと同一サイズである、複数のダミー・セルを前記アレイ内に配置するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記ダミー・セルが前記アレイの外周近くに配置される、請求項２に記載の方法。
【請求項４】
前記第１および第２の部品に対する前記複数のユニット・セルをアレイ内に一様に分配する前記ステップが、前記第１の部品のユニット・セルを前記アレイ内に一様に分配し、前記第２の部品のユニット・セルを前記第１の部品の前記ユニット・セルの周囲に均等に分配するステップを含む、請求項１に記載の方法。
【請求項５】
半導体集積回路の少なくとも第１の部品および第２の部品を複数のユニット・セルに分割する前記ステップが、
それぞれのサブ要素が部品を形成するために使用される、複数のサブ要素を含むフルユニット・セルを定義するステップと、
少なくとも１つまたは複数の前記サブ要素がダミー要素である、フルユニット・セルと同一のレイアウト・エリアを有するサブユニット・セルのサイズを定義するステップと、
前記第１の部品および前記第２の部品を形成するために使用すべきフルユニット・セルおよびサブユニット・セルの数を決定するステップと
を含む、請求項１に記載の方法。
【請求項６】
前記サブユニット・セルのサイズが前記第１の部品と前記第２の部品のエリア比に基づいて定義される、請求項５に記載の方法。
【請求項７】
前記エリア比が、ある抵抗比、インダクタンス比、キャパシタンス比、電流比、または電圧比が得られるように選択される、請求項６に記載の方法。
【請求項８】
前記第１および第２の部品が半導体トランジスタ、抵抗、キャパシタ、またはインダクタである、請求項１に記載の方法。
【請求項９】
前記半導体集積回路が、差動増幅器、基準電流発生器、基準電圧発生器、Ａ／Ｄ変換器、Ｄ／Ａ変換器、またはレギュレータである、請求項１に記載の方法。
【請求項１０】
半導体集積回路の部品の電気的特性を適合させる方法であって、
電気的特性を適合させるべき半導体集積回路の部品を決定するステップと、
前記部品のユニット・セルのサイズを定義するステップと、
１つまたは複数のユニット・セルを使用して前記部品のそれぞれを形成するステップと、
ユニット・セルを受け入れるための複数のセル区画を含むアレイを定義するステップと、
前記部品のすべてのユニット・セルを前記アレイ内に一様に分配するステップと、
ユニット・セルによって占有されていない、前記アレイの各セル区画にダミー・セルを配置するステップと
を含む方法。
【請求項１１】
電気的特性を適合させるべき半導体集積回路の部品を決定する前記ステップが、ある抵抗比、インダクタンス比、キャパシタンス比、電流比、または電圧比を維持するために電気的特性を追跡すべき前記部品を決定するステップを含む、請求項１０に記載の方法。
【請求項１２】
前記部品のユニット・セルのサイズを定義する前記ステップが、前記ユニット・セルに含まれるサブ要素の数を決定するステップを含む、請求項１０に記載の方法。
【請求項１３】
ユニット・セルを受け入れる複数のセル区画を含むアレイを定義する前記ステップが、行と列に配列された複数のセル区画を有するアレイ構造を定義するステップを含む、請求項１０に記載の方法。
【請求項１４】
前記部品のすべてのユニット・セルを前記アレイ内に一様に分配する前記ステップが、
第１の部品のすべてのユニット・セルを前記アレイ内に一様かつ対称に分配するステップと、
第２の部品のすべてのユニット・セルを前記第１の部品の前記ユニット・セルの位置に関して一様かつ対称に前記アレイ内に分配するステップと
を含む、請求項１０に記載の方法。
【請求項１５】
前記部品のすべてのユニット・セルを前記アレイ内に一様に分配する前記ステップが、実質的に前記アレイの中心領域内およびその周辺のセル区画に前記ユニット・セルを配置するステップを含む、請求項１０に記載の方法。
【請求項１６】
ユニット・セルによって占有されていない、前記アレイの各セル区画にダミー・セルを配置する前記ステップが、前記アレイの外周部に隣接したセル区画にダミー・セルを配置するステップを含む、請求項１０に記載の方法。
【請求項１７】
半導体集積回路の部品の電気的特性を適合させる方法であって、
電気的特性を適合させるべき、半導体集積回路の部品を決定するステップと、
前記部品のユニット・セルを定義するステップであって、前記ユニット・セルが複数のサブ要素を含み、さらにレイアウト・エリアを有するステップと、
前記ユニット・セルに基づき、前記部品のサブユニット・セルを定義するステップであって、前記サブユニット・セルが同数のサブ要素および前記ユニット・セルのレイアウト・エリアを有し、前記サブユニット・セルの１つまたは複数の前記サブ要素がダミー要素であるステップと、
１つまたは複数のユニット・セルまたは１つまたは複数のサブユニット・セルを使用して各部品を形成するステップと、
ユニット・セルまたはサブユニット・セルを受け入れるための複数のセル区画を含むアレイを定義するステップと、
前記部品のすべてのユニット・セルおよびサブユニット・セルを前記アレイ内に一様に分配するステップと、
ユニット・セルまたはサブユニット・セルによって占有されていない、前記アレイ内の各セル区画にダミー・セルを配置するステップと
を含む方法。
【請求項１８】
電気的特性を適合させるべき、半導体集積回路の部品を決定する前記ステップが、ある抵抗比、インダクタンス比、キャパシタンス比、電流比、または電圧比を維持するために電気的特性を追跡すべき前記部品を決定するステップを含む、請求項１７に記載の方法。
【請求項１９】
複数のセル区画を含むアレイを定義する前記ステップが、行および列に配列された複数のセル区画を有するアレイ構造を定義するステップを含む、請求項１７に記載の方法。
【請求項２０】
前記部品のすべてのユニット・セルおよびサブユニット・セルを前記アレイ内に一様に分配する前記ステップが、
第１の部品のすべてのユニット・セルを前記アレイ内に一様かつ対称に分配するステップと、
第２の部品のすべてのユニット・セルを前記第１の部品の前記ユニット・セルの位置に関して一様かつ対称に前記アレイ内に分配するステップと
を含む、請求項１７に記載の方法。
【請求項２１】
前記部品のすべてのユニット・セルおよびサブユニット・セルを前記アレイ内に一様に分配する前記ステップが、実質的に前記アレイの中心領域内およびその周辺にユニット・セルおよびサブユニット・セルのセル区画を均等に分配するステップを含む、請求項１７に記載の方法。
【請求項２２】
ユニット・セルまたはサブユニット・セルによって占有されていない、前記アレイの各セル区画にダミー・セルを配置するステップが、前記アレイの外周部に隣接したセル区画にダミー・セルを配置するステップを含む、請求項２１に記載の方法。
【請求項２３】
回路を含む半導体集積回路チップであって、前記回路が複数のユニット・セルに分割された複数の部品を含み、前記回路がアレイ構造をさらに含み、前記ユニット・セルが前記アレイ構造内に一様に分配される半導体集積回路チップ。
【請求項２４】
前記ユニット・セルが、電気的特性を正確にまたは比例的に適合させるべき少なくとも第１の部品および第２の部品に関連している、請求項２３に記載の半導体集積回路チップ。
【請求項２５】
前記アレイ構造が複数のダミー・セルをさらに含む、請求項２３に記載の半導体集積回路チップ。
【請求項２６】
各ユニット・セルが同一サイズであり、各ダミー・セルが前記ユニット・セルと同一サイズである、請求項２３に記載の半導体集積回路チップ。
【請求項２７】
前記ダミー・セルが前記アレイ構造の外周近くに配置される、請求項２５に記載の半導体集積回路チップ。
【請求項２８】
前記第１の部品の前記ユニット・セルが前記アレイ構造中に均等に分配され、前記第２の部品の前記ユニット・セルが前記第１の部品の前記ユニット・セルの周りに均等に分配される、請求項２４に記載の半導体集積回路チップ。
【請求項２９】
前記ユニット・セルがフルユニット・セルおよびサブユニット・セルを含み、各フルユニット・セルが回路部品を形成するために使用される複数のサブ要素を含み、各サブユニット・セルが各フルユニット・セルと同数のサブ要素を含み、各サブユニット・セルの１つまたは複数の前記サブ要素がダミー要素である、請求項２３に記載の半導体集積回路チップ。
【請求項３０】
１つまたは複数のサブユニット・セルを使用して異なるエリア比を有する回路部品を形成する、請求項２９に記載の半導体集積回路チップ。
【請求項３１】
様々なエリア比を選択して、抵抗比、インダクタンス比、キャパシタンス比、電流比、電圧比、トランジスタ幅（transistor width）比、または他のデバイスのサイズ比を得る、請求項３０に記載の半導体集積回路チップ。
【請求項３２】
前記回路部品が、半導体トランジスタ、抵抗、キャパシタ、またはインダクタである、請求項２３に記載の半導体集積回路チップ。
【請求項３３】
前記回路が、差動増幅器、基準電流発生器、基準電圧発生器、Ａ／Ｄ変換器、Ｄ／Ａ変換器、またはレギュレータである、請求項２３に記載の半導体集積回路チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、アナログまたは混成信号半導体集積回路のデバイス特性を適合（match）させるための回路設計および方法に関する。より詳細には、本発明は、回路部品が環境の影響またはプロセス変動の影響を受けないような形で、またはその影響を最小限に抑えるような形で回路部品を一様に分配することによって回路部品を正確にまたは比例的に（proportionally）適合させ、それによってアナログおよび混成信号回路の性能を改善する回路レイアウト・パターンおよびレイアウト方法に関する。
【背景技術】
【０００２】
半導体集積回路の設計においては、このようなデバイスの回路ロバスト性を実現し、高製造機能産出高（manufacturing functional yields）を得るために、所与の回路設計におけるＶｔ（閾値電圧）などのデバイス特性のばらつき（デバイスの不適合）を考慮することが非常に重要である。デバイス特性の適合（matching）は、これだけには限らないが、差動増幅器、電流ミラー、ＤＡ変換器（ＤＡＣ）、バンドギャップ基準回路などのアナログおよび混成信号回路設計において特に重要であり、このような回路では、比較的小さなデバイスの不適合（mismatch）が、所与の用途における回路の効率および動作性を大きく損ねる可能性がある。
【０００３】
一般に、デバイス特性のばらつきは、例えば、デバイスの向き（orientation）、形状（geometry）、または位置あるいはその組合せに依存して、回路のＮドープまたはＰドープされた各要素の一部またはすべてに影響を与える製造プロセスのばらつき（プロセス変動）が原因で起こり得る。例えば、半導体チップを製造するとき、デバイス特性のばらつきは、（形状のばらつきの原因になる）マスク寸法のばらつき、ウェハ、レジストなどの材料特性のばらつき、（例えば、レンズ収差、乱流、オーブンの温度などの）製造装置や環境のばらつき、および（注入ドーズ量（implantdose）、拡散時間、焦点合わせ（focus）、露光エネルギーなどの）プロセス設定のばらつきによって起こることがある。
【０００４】
さらに、２つの隣接した同一のデバイスが、様々な理由で異なる挙動を示すことがある。例えば、隣接するトランジスタ間のＶｔのばらつきは、ドーパント（dopant）原子の数および位置のばらつき、またはデバイスの配線エッジの粗さ（line edge roughness）の不規則さに起因することがある。さらに、レイアウトの非対称性、パターン密度差のばらつき、分離（isolation）による応力に起因する酸化速度（oxidationrate）差などはすべて、ある程度デバイスの不適合（ミスマッチ）の一因となる。このミスマッチにより、異なる閾値電圧、異なる電流、異なるキャリア移動度、および異なるトリガ・ポイントを生じることになる。他のミスマッチの原因には、ｐウェルまたはｎウェルの側壁およびコーナーに沿って散乱されたドーパントに起因する、よく知られた「ウェル近接効果（wellproximity effect）」があり、一様でないドーピング・プロファイルを生じる結果となる。実際、デバイスとウェル端との間の距離に依存して、閾値電圧の差は、３ミクロンの距離の範囲内で８００ｍＶにもなり得る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
より大きいデバイスの方が、小さいデバイスより大きな閾値ミスマッチを許容できることが知られている。実際、リソグラフ・パターン形成、イオン注入、化学機械的研磨、酸化、またはＣＶＤ堆積に起因するプロセス不適合によって、チャンネル長の短い小さいデバイスは特に、デバイス不適合の問題を生じやすくなる。一方、大きいデバイスは閾値不適合にそれほど敏感ではないが、デバイスの容量負荷のために高周波動作に適さなくなる。さらに、大きいデバイスは、より大きなチップ・エリアおよびより多くの電力を消費し、コストを増大させる。
【課題を解決するための手段】
【０００６】
本発明の例示的実施形態は、例えば、アナログまたは混成信号半導体集積回路設計のデバイス特性を適合させるための回路設計および方法を含む。詳細には、本発明の例示的実施形態は、回路部品が環境の影響またはプロセス変動の影響を受けないような形で、またはその影響を最小限に抑えるような形で回路部品を一様に分配することによって回路部品を正確にまたは比例的に適合させ、それによってアナログおよび混成信号回路の性能を改善する回路レイアウト・パターンおよびレイアウト方法を含む。
【０００７】
本発明の例示的一実施形態では、半導体集積回路の各部品の電気的特性を適合させる方法が、半導体集積回路の少なくとも第１の部品および第２の部品を複数のユニット・セルに分割し、次いで第１および第２の部品用の複数のユニット・セルをアレイ（配列）内に一様に分配することを含む。ここで、第１の部品および第２の部品は、その電気的特性を正確にまたは比例的に適合させるべき部品であり、また各ユニット・セルは同一サイズである。各部品は、例えばトランジスタ、ダイオード、キャパシタ、抵抗などであってもよい。
【０００８】
本発明の他の例示的実施形態では、ユニット・セルを一様に分配するプロセスが、部品のレイアウト対称性が最大になるように、かつ回路（例えば、アナログ回路）が不均一なリソグラフ・パターニング、イオン注入、酸化、熱アニーリング、化学機械的研磨、ウェル近接効果など環境の影響を受けにくくなるように、アレイ（配列）構造中に各部品のユニット・セルを最適に配置することによって実施される。
【０００９】
本発明の他の例示的実施形態では、１つまたは複数の回路部品をマスタ（基準）部品に選び、その部品の回路パラメータを１つまたは複数のスレーブ部品に正確に（１：１）または比例的に（任意の比率、ａ：ｂ）伝達する（transfer）ことができる。例えば、スレーブ部品相互とまたはマスタ部品とあるいはその両方と異なるエリア（面積）比を有する１つまたは複数のスレーブ部品は、その部品をフルユニット・セルに分割し、あるいはその部品をダミー要素で埋められたサブユニット・セルに分割し、次いでそのフルユニット・セルおよびサブユニット・セルをアレイ構造内に均等に分配することによって一様に分配することができる。マスタ部品より小さい比率の（proportionallysmall）スレーブ部品に対しては、ダミー要素を有するサブユニット・セルを使用して、そのスレーブ部品をアレイ内およびマスタ部品の周囲への均等な分配を容易にすることができる。
【００１０】
さらに、本発明の例示的一実施形態では、マスタ部品の電気パラメータをスレーブ部品に均等にマッピングできる（位置付ける）ように、マスタ（基準）部品をアレイ内の複数のスレーブ・デバイス間の中央に配置することもできる。さらに、複数のダミー・セルをアレイ内の空き区画（empty lot）およびアレイの外周に配置して、ウェル近接端効果を最小限に抑えることもできる。
【００１１】
本発明のこれらおよび他の例示的実施形態、態様、特徴および利点は、以下の例示的実施形態についての詳細な説明を添付の図面と併せて読めば明らかになるであろう。
【発明を実施するための最良の形態】
【００１２】
本発明の例示的実施形態は一般に、アナログまたは混成信号半導体集積回路のデバイス特性を適合させるための回路設計および方法を含む。本発明の例示的実施形態は、回路部品が環境の影響およびプロセス変動の影響を受けないような形で、またはその影響を最小限に抑えるような形で回路部品を一様に分配することによって回路部品を正確にまたは比例的に適合させ、それによってアナログおよび混成信号回路の性能を改善する回路レイアウト・パターンおよびレイアウト方法を含む。
【００１３】
図１は、本発明の例示的実施形態による、半導体集積回路の２つ以上の部品の電気的特性を適合させるための方法を示す流れ図である。図１に関連して本明細書に記載した方法が、例えば、本発明による半導体集積回路の設計および製造の間に発生する物理的プロセス・ステップを表すことができることを理解されたい。さらに図１に示した方法ステップは、回路設計および解析用のＣＡＤ（コンピュータ援用設計）ツールの一部として様々な形のハードウェア、ソフトウェア、ファームウェア、専用のプロセッサ、あるいはそれらの組合せを使用して行われる処理を表すことができる。詳細には、この方法ステップは、（例えば、ハード・ディスク、磁気フレキシブル・ディスク、ＲＡＭ、ＲＯＭ、ＣＤ  ＲＯＭなど）１つまたは複数のプログラム記憶装置上で実質的に（tangibly）実施され、適切なアーキテクチャを有する任意のデバイスまたはマシンによって実行されるプログラム命令を利用して実装できる。添付の図面に示されたこの方法ステップをソフトウェアの形で実装できるので、本発明がプログラムされる方法に依存して、方法ステップの論理フローが異なるものになり得ることをさらに理解されたい。本明細書の教示を前提として、当業者なら本発明のこれらおよび類似の実装または構成を企図できるはずである。
【００１４】
説明のために図２〜４に示した図をさらに参照しながら、図１の例示的方法について詳細に説明する。図１を参照すると、回路設計者はまず、正確に適合させるべき部品を有する回路図を作成する（ステップ１）。本発明の例示的一実施形態によれば、正確に適合させるべき回路部品を、本明細書では「マスタ」部品（または基準部品）および「スレーブ」部品と呼ぶ。「マスタ」部品とは、その電気パラメータが、１つまたは複数の「スレーブ」部品に正確に伝達されるか、または比例的に伝達される回路部品である。これらのマスタ／スレーブ部品は、トランジスタ、ダイオード、キャパシタ、または抵抗などであってもよい。さらに、１つまたは複数の「マスタ」部品があってもよい。したがって、１つまたは複数の部品を「マスタ」部品に選択し（ステップ２）、その各マスタ部品に適合すべき１つまたは複数の部品をスレーブ部品として選択することになる（ステップ３）。
【００１５】
例として、図２は抵抗要素Ｒ１、Ｒ２、およびＲ３を含む回路の一部を示す例示的回路図である。所与の応用例で、比例的に適合する各ブランチ電流Ｉ１、Ｉ２、およびＩ３を得るために、抵抗要素の比が
【００１６】
【数１】
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に厳密に従うように回路を設計するものと想定する。この例では、抵抗要素Ｒ２を「マスタ」部品として選択し、マスタ部品Ｒ２に比例的に適合させる抵抗要素Ｒ１およびＲ３を「スレーブ」部品として選択することができる。
【００１７】
再び図１を参照すると、次に回路設計者は、マスタおよびスレーブ部品用の「ユニット・セル」（または、「ユニット要素」）のサイズを決定する（ステップ４）。この場合、「ユニット・セル」は、マスタおよびスレーブ部品を、分配される複数の部品セルに分割するために使用される（このことについては、以下で論ずる）。「ユニット・セル」のサイズは、「ユニット・セル」の「ユニット値」および「ユニット・セル」を形成するために使用する要素の数に依存して変わる。例として、Ｒ１、Ｒ２、およびＲ３に関して上述の抵抗比を想定すると、抵抗を例えば１オームのユニット値を有する各「ユニット・セル」に分割することができる。さらに、図３に示したように、ユニット・セルＣ１は１オームの値を有する抵抗要素Ｒｕを１ユニット使用して形成することができる。また、図４に示したように、ユニット・セルＣ２は、それぞれ０．５オームの値を有する抵抗要素Ｒｓｕを２サブユニット使用して定義することができる。
【００１８】
再度図１を参照すると、サイズが「ユニット・セル」よりも小さいスレーブ部品用の「サブユニット」セルのサイズを定義して（ステップ５）、マスタ部品とスレーブ部品の間の対応する部品セルの適合を可能にすることができる。詳細には、本発明の例示的一実施形態では、「サブユニット・セル」は「ユニット・セル」と同一のサイズ（同一のレイアウト・エリア（面積）かつ同一の要素数）を有するが、その要素の１つまたは複数は「ダミー要素」である。本明細書で使用される「フルユニット・セル」という用語は、その「ユニット・セル」のすべての要素が実際に実装されている「ユニット・セル」を意味する。「サブユニット・セル」という用語は、１つまたは複数の要素がダミー要素である「ユニット・セル」を意味する。したがって、本発明の例示的一実施形態では、「フルユニット・セル」のサイズと「サブユニット・セル」のサイズは同一である。
【００１９】
例えば、図２〜４の例示的実施形態を再度参照して、所与の応用例として、図２の回路で抵抗要素が
【００２０】
【数２】
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の比に厳密に従う必要がある場合を想定する。ただし上式で、Ｒ２はマスタ部品、Ｒ３はスレーブ部品であり、Ｒ３はＲ２より小さいものとする。この例示的実施形態において、図４に例示したように、ユニット・セルＣ２は、所与のレイアウト・エリア（面積）を有するとともに、併せて１つのユニット要素を構成する２つのサブユニット要素Ｒｓｕ（例えば、１オームの１ユニット要素の代わりに０．５オームの２つのサブユニット要素）を有するように定義できる。さらに、サブユニット・セルＣ３は、ユニット・セルＣ２と同一サイズであるが、サブ要素の１つをダミー要素（Ｄ）として使用するハーフユニット・セルである。以下で説明するように、この設計方法によりサブユニット・セル（例えば、図４のサブユニット・セルＣ３）を形成することが可能になる。サブユニット・セルは、フルユニット・セル（例えば、図４のユニット・セルＣ２）と同一のレイアウト・エリアを有するが、このセルを用いると複数のユニット・セルによって形成することができないサイズの、より小さな部品の形成が可能になる。
【００２１】
（「フルユニット・セル」および「サブユニット・セル」の形成に使用される）「ユニット・セル」のサイズに関する決定が、様々な要因によって変化することを理解されたい。例えば、そのような要因には、マスタ部品とスレーブ部品の間の１：１のまたは任意の所定の比ａ：ｂでの適合（マッチング）を可能にするために必要な細分性（granularity）、最大のレイアウト対称性を提供して所望のレベルのデバイス・マッチングを達成する部品セルの総数、ならびに本明細書の教示に基づき、当業者にとって容易に明らかになるような他の要因などがある。
【００２２】
再度図１を参照すると、ユニット・セルおよび（場合により）サブユニット・セルのサイズを定義した後の次ステップは、ユニット・セル（フルユニット・セル）またはサブユニット・セルを使用してマスタおよびスレーブ部品を形成するステップである（ステップ６）。例えば、フルユニット・セルＣ１を使用するものとして、
【００２３】
【数３】
2005175484.tif 000005
の比を有する抵抗要素Ｒ１、Ｒ２およびＲ３について上記の例を続けると、Ｒ１は３ｎフルユニット・セル（Ｃ１）を使用して形成され、Ｒ２は２ｎフルユニット・セル（Ｃ１）を使用して形成され、Ｒ３は５ｎユニット・セル（Ｃ１）を使用して形成されることになる（すなわち、合計１０ｎユニット・セル（Ｃ１））。ただし、ｎはユニット抵抗値Ｒｕと所与の応用例で必要な要素Ｒ１、Ｒ２、およびＲ３の実際の抵抗値とに依存する１以上の整数である。
【００２４】
さらに、
【００２５】
【数４】
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の比を有する抵抗要素Ｒ１、Ｒ２、およびＲ３について上記の例を続けると、フルユニット・セルＣ２およびハーフユニット・セルＣ３（図４）を使用して、Ｒ１は３ｎのフルユニット・セル（Ｃ２）を使用して形成され、Ｒ２は２ｎのフルユニット・セル（Ｃ２）を使用して形成され、Ｒ３はｎのサブユニット・セル（Ｃ３）を使用して形成されることになる。言い換えると、図４のユニット・セル（Ｃ２）を合計５ｎ、サブユニット・セル（Ｃ３）をｎ使用して、抵抗要素Ｒ１、Ｒ２、およびＲ３を形成することになる。ただし、ｎは、所与の応用例に必要な、要素Ｒ１、Ｒ２およびＲ３の実際の抵抗値に依存する１以上の整数である。
【００２６】
再度図１を参照すると、フルユニット・セルおよびサブユニット・セルを使用してマスタおよびスレーブ部品を形成した（ステップ６）後に、マスタおよびスレーブ部品に必要な複数のフルユニット・セルおよびサブユニット・セル（および、場合によりダミー・ユニット・セル）を収容するための、半導体チップ上に所与のレイアウト・エリアを有するアレイ構造を定義する（ステップ７）。
【００２７】
次に、環境に対するデバイス感度を最小にするように、フルユニット・セルおよびサブユニット・セルをアレイ構造中に最適に配置する。より詳細には、例示的一実施形態では、最初のステップでマスタ部品用のフルユニット・セルをアレイ構造中に一様かつ対称的に分配する（ステップ８）。次いで、スレーブ部品のフルユニット・セルおよびサブユニット・セルを、マスタ部品のフルユニット・セルに対して一様かつ対称的にアレイ構造中に分配する（ステップ９）。
【００２８】
最後に、必要ならば、ダミー・ユニット・セルを使用してアレイの空きエリアを埋める（ステップ１０）。具体的には、本発明の一例示的実施形態では、フルユニット・セルおよびサブユニット・セルが主にアレイの中央部分に配置され、ダミー・セルがアレイ（配列）の周縁部に配置されるようにアレイ構造が定義される。
【００２９】
ダミー・セルを使用することで、環境の影響をキャンセルすることによってデバイス特性の適合性を向上させる。例えば、ユニット・セルおよびサブユニット・セルの周囲をダミー・セルで囲むことで、ウェル近接端効果（well-proximity edge effect）が緩和される。例えば、アレイの端部近くに位置するユニット要素は、アレイ中心部の要素とはリソグラフィ露光の影響の受け方が異なる可能性がある。同様に、浅いトレンチ分離の境界（shallowtrench isolation boundary）、またはウェル境界近くに位置するユニット要素は、応力（stress）またはイオン散乱効果によって、その領域から離れた位置にあるユニット要素とは異なる挙動を示すことになる。
【００３０】
図１および図２〜４に関する上記の例示的な方法が、例えば、効率的な回路動作のために電気的性質および特性を正確に適合させるべき部品を有するどのような回路にも適用できることを理解されたい。例えば、差動増幅器、基準電流発生器、基準電圧発生器、ＡＤコンバータ、ＤＡコンバータ、レギュレータなどの精密アナログ回路またはアナログ／デジタル組合せ回路が、本発明による、デバイス特性を適合させるための回路レイアウト・パターン設計および方法を使用して設計できる。
【００３１】
次に、例示のために、電流ミラー回路、電力レベル制御回路、およびバンドギャップ電圧基準回路を構築するための例示的方法について、図５〜１４の例示図を参照しながら説明する。しかし、当業者なら本発明を実施するための他の回路および用途を容易に思いつくことができるので、本明細書に記載の事項はいずれも、本発明の範囲に何らの制限も加えるものではないと解釈すべきである。
【００３２】
次に図５を参照すると、本発明によるデバイス・マッチング技術を使用して設計し構築することができるＮＭＯＳ電流ミラー回路を示す概略図が示されている。より詳細には、図５は、複数の電流ミラー回路（ＭＡ、．．．、ＭＦ、ＭＧ）ならびにＮＭＯＳトランジスタ（Ｒ０）（「カスコード（cascode）」デバイス）およびＮＭＯＳトランジスタ（Ｒ１）（「ミラー」デバイス）を含む基準回路を備えたカスコードＮＭＯＳ電流ミラー回路（１００）を示す図である。ＮＭＯＳトランジスタ（Ｒ０）および（Ｒ１）は、ダイオードとして接続されている。一般に、基準電流（ＶＢＩ）が基準回路に入力されて、出力電流（ＶＢＯ）を生成する。出力電流（ＶＢＯ）の大きさは、複数の電流ミラー回路（ＭＡ〜ＭＧ）のうちの１つまたは複数を選択することによって、入力基準電流（ＶＢＩ）に比例した形で可変に制御できる。
【００３３】
より詳細には、各電流ミラー回路（ＭＡ〜ＭＧ）は、ＮＭＯＳトランジスタ（Ｎ０）および（Ｎ１）ならびに複数のインバータ（Ｉｎｖ１）および（Ｉｎｖ２）を含む類似の電流ミラー制御部を含む。各電流ミラー回路（ＭＡ〜ＭＧ）は、それぞれ第１のＮＭＯＳトランジスタ（Ａ０、．．．、Ｆ０、Ｇ０）（「カスコード」デバイス）および第２のＮＭＯＳトランジスタ（Ａ１、．．．、Ｆ１、Ｇ１）（「ミラー」デバイス）を備える電流ミラーを含む。入力基準電流（ＶＢＩ）と出力電流（ＶＢＯ）の比は、（「マスタ」回路として選択された）基準回路中のミラー・デバイス（Ｒ１）のサイズと選択された各電流ミラー回路中のミラー・デバイス（Ａ１、．．．、Ｆ１、Ｇ１）のサイズによって決まる。カスコード・デバイス（Ｒ０）は電流マッピングには使用されず、したがって領域を節約しキャパシタンスを減らすためにミラー・デバイス（Ｒ１）より小さなサイズにすることができる。電流ミラー回路にカスコード構成を使用して、その回路が飽和領域で動作するようにミラー・デバイスのチャネル変調効果（channel modulation effect）を抑制（reduce）する。
【００３４】
図５の例示的実施形態で示したように、７ビットの制御信号（Ｃ＜１：７＞）を用いて所与の電流ミラー回路（ＭＡ〜ＭＧ）を選択して、電流および電力レベル出力を制御する。所与のパス（path）を選択するとき、選択する電流ミラー回路のインバータ（Ｉｎｖ２）にロジック「ＨＩＧＨ」の制御信号を入力する。その制御信号によりＮＭＯＳトランジスタ（Ｎ１）がオンになり、ＮＭＯＳトランジスタ（Ｎ０）がオフになる。その結果、ミラー・デバイス（Ａ１、．．．、Ｆ１、またはＧ１）のゲートがＮＭＯＳデバイス（Ｎ１）を介してミラー・デバイス（Ｒ１）の出力に接続される。それによって、基準ミラー・デバイス（Ｒ１）と選択された電流ミラー回路のミラー・デバイス（Ａ１、．．．、またはＧ１）との相対的サイズによって決まる、ある比に従って入力基準電流（ＶＢＩ）に比例する出力電流（ＶＢＯ）が生成される。
【００３５】
より詳細には、例として、この電流ミラー回路（１００）は以下のように動作して可変の電流および電力レベル出力を生成することができる。最下位ビット（ＬＳＢ）Ｃ１は、サイズおよび電流が基準デバイスＲ０およびＲ１の１／３２であるＡ０およびＡ１のパスを制御する。第２位ビットＣ２は、サイズおよび電流が基準デバイスＲ０およびＲ１の１／１６であるＢ０およびＢ１のパスを制御する。第３位ビットＣ３は、サイズおよび電流が基準デバイスＲ０およびＲ１の１／８であるＣ０およびＣ１のパスを制御する。第４位ビットＣ４は、サイズおよび電流が基準デバイスＲ０およびＲ１の１／４であるＤ０およびＤ１のパスを制御する。第５位ビットＣ５は、サイズおよび電流が基準デバイスＲ０およびＲ１の１／２であるＥ０およびＥ１のパスを制御する。第６位ビットＣ６は、サイズおよび電流が基準デバイスＲ０およびＲ１と同一であるＦ０およびＦ１のパスを制御する。また、最上位ビット（ＭＳＢ）Ｃ７は、サイズおよび電流が基準デバイスＲ０およびＲ１の２倍（２Ｘ）であるＧ０およびＧ１のパスを制御する。
【００３６】
図６は、本発明によるデバイス・マッチング技術を使用して設計し構築することができるＰＭＯＳ電流ミラー回路を示す概略図である。より詳細には、図６は、複数の電流ミラー回路（Ｍａ、Ｍｂ、Ｍｃ、Ｍｄ）ならびにＰＭＯＳトランジスタ（ｒ０）（「カスコード」デバイス）およびＰＭＯＳトランジスタ（ｒ１）（「ミラー」デバイス）を含む基準回路を備えたカスコードＰＭＯＳ電流ミラー回路（２００）を示す図である。ＰＭＯＳトランジスタ（ｒ０）および（ｒ１）は、ダイオードとして接続される。一般に、基準電流（ＶＢＯ）が基準回路に入力されて、電流ミラー回路（Ｍａ〜Ｍｄ）の１つを介して出力電流（Ｉ０、Ｉ１、Ｉ２、Ｉ３）の１つを生成する。出力電流量（Ｉ０〜Ｉ３）は、複数の電流ミラー回路（Ｍａ〜Ｍｄ）のうちの１つを選択することによって、入力基準電流（ＶＢＯ）に比例した形で可変に制御できる。
【００３７】
より詳細には、各電流ミラー回路（Ｍａ〜Ｍｄ）は、ＰＭＯＳトランジスタ（Ｐ０）および（Ｐ１）ならびに複数のインバータ（Ｉｎｖ３）および（Ｉｎｖ４）を含む類似の電流ミラー制御部を含む。各電流ミラー回路（Ｍａ〜Ｍｄ）は、それぞれ第１のＰＭＯＳトランジスタ（ａ０、ｂ０、ｃ０、ｄ０）（「カスコード」デバイス）および第２のＰＭＯＳトランジスタ（ａ１、ｂ１、ｃ１、ｄ１）（「ミラー」デバイス）を含む電流ミラーを含む。入力基準電流（ＶＢＯ）と出力電流（Ｉ０、Ｉ１、Ｉ２、Ｉ３）の比は、基準回路中のミラー・デバイス（ｒ１）（ダイオード）のサイズと選択された各電流ミラー回路中のミラー・デバイス（ａ１、ｂ１、ｃ１、ｄ１）のサイズとによって決まる。言い換えると、基準ダイオード（ｒ１）は、入力電流からの電流を複数の出力電流にマッピングするようにサイズが決められる。ダイオード（ｒ０）は、ミラー・デバイスのチャネル変調を避けるためにカスコード・デバイスとして使用される。ダイオード（ｒ０）は電流マッピングには使用されず、したがってエリア（面積）を節約しキャパシタンスを減らすためにミラー・デバイス（ｒ１）より小さなサイズにすることができる。上記のように、電流ミラー回路にカスコード構成を使用して、電流ミラー回路が飽和領域で動作するようにミラー・デバイスのチャネル変調効果を抑制する。
【００３８】
図６の例示的実施形態に示したように、４ビットの制御信号（ＤＩＳ＜０：３＞）を使用して所与の電流ミラー回路（Ｍａ〜Ｍｄ）を選択して、電流および電力レベルの出力を制御する。選択されたパスのインバータ（Ｉｎｖ４）にロジック「ＨＩＧＨ」の制御ビットＤＩＳ（ｉ）が入力されると、ＰＭＯＳトランジスタ（Ｐ１）がオンになり、ＰＭＯＳトランジスタ（Ｐ０）がオフになる。その結果、ミラー・デバイス（ａ１、ｂ１、ｃ１、ｄ１）のゲートが電源（Ｖｄｄ）に接続され、ミラー・デバイスをオフにする。一方、選択されたパスのインバータ（Ｉｎｖ４）にロジック「ＬＯＷ」の制御ビットＤＩＳ（ｉ）が入力されると、ＰＭＯＳトランジスタ（Ｐ１）がオフになり、ＰＭＯＳトランジスタ（Ｐ０）がオンになる。その結果、ミラー・デバイス（ａ１、ｂ１、ｃ１、ｄ１）のゲートが、ＰＭＯＳデバイス（Ｐ０）を介して基準ミラー・ダイオード（ｒ１）の出力に接続される。それによって、基準ミラー・デバイス（ｒ１）と選択された電流ミラー回路のミラー・デバイス（ａ１、ｂ１、ｃ１、ｄ１）との相対的サイズによって決まるある比に従って、入力基準電流（ＶＢＯ）に比例した出力電流（Ｉ０、Ｉ１、Ｉ２、Ｉ３）が選択されたパスから生成される。
【００３９】
より詳細には、例としてこの電流ミラー回路（２００）は、以下のように動作して可変の電流および電力レベル出力を生成することができる。最下位ビット（ＬＳＢ）ＤＩＳ０は、サイズおよび電流が基準デバイスｒ０およびｒ１の１／４であるａ０およびａ１の電流ミラー・パスを制御する。第２位ビットＤＩＳ１は、サイズおよび電流が基準デバイスｒ０およびｒ１の１／２であるｂ０およびｂ１の電流ミラー・パスを制御する。第３位ビットＤＩＳ２は、サイズおよび電流が基準デバイスｒ０およびｒ１と同一であるｃ０およびｃ１の電流ミラー・パスを制御する。また、第４位ビットＤＩＳ３は、サイズおよび電流が基準デバイスｒ０およびｒ１の２倍であるｄ０およびｄ１のパスを制御する。
【００４０】
図７は、電力レベル制御回路（３００）の構成図である。この制御回路は、図５および図６に関して上で論じたＮＭＯＳ電流ミラー回路（１００）およびＰＭＯＳ電流ミラー回路（２００）を用いて設計することができる。図７に示したように、ＮＭＯＳ電流ミラー回路（１００）の出力電流（ＶＢＯ）がＰＭＯＳ電流ミラー回路（２００）に基準電流として入力される。詳細には、ＮＭＯＳ電流ミラー回路（１００）は入力として基準電流（ＶＢＩ）を受け取り、制御信号Ｃ＜１：７＞のロジック・レベルに応じて中間電流出力（ＶＢＯ）を生成する。ＰＭＯＳミラー回路（２００）は制御信号ＤＩＳ＜０：３＞によって制御され、基準電流入力として中間電流（ＶＢＯ）を受け取り、制御信号ＤＩＳ＜０：３＞の論理レベルに応じて、電流出力としてＩ０、Ｉ１、Ｉ２、Ｉ３の１つを生成する。
【００４１】
本発明による技術、例えば図１に関して上述した例示的方法を使用して、ＮＭＯＳ電流ミラー回路（１００）、ＰＭＯＳ電流ミラー回路（２００）、および電力レベル制御回路（３００）を設計し構築することによって、このような回路の各部品の正確なデバイス・マッチングを提供できることを理解されたい。
【００４２】
詳細には、上述のように、レイアウト・パターンを設計する最初のステップは、効率的な回路動作のために電気的特性を適合させるべきマスタおよびスレーブ部品を選択することである。図５の電流ミラー回路（１００）に関し、本発明の一実施形態では、基準デバイス（Ｒ０）および（Ｒ１）を「マスタ」部品として選択し、要素（Ａ０〜Ｇ０）および（Ａ１〜Ｇ１）を「スレーブ」部品として選択する。マスタおよびスレーブ部品のこの選択は、（電流パスＲ０、Ｒ１における）入力基準電流（ＶＢＩ）と（選択された電流ミラーの電流パスにおける）出力電流（ＶＢＯ）の比が、基準ミラー・デバイス（Ｒ１）とミラー・デバイス（Ａ１〜Ｇ１）の相対的なサイズによって決定されるので望ましいものである。
【００４３】
同様に図６の電流ミラー回路（２００）に関し、本発明の一実施形態では、基準デバイス（ｒ０）および（ｒ１）を「マスタ」部品として選択し、要素（ａ０〜ｄ０）および（ａ１〜ｄ１）を「スレーブ」部品として選択する。マスタおよびスレーブ部品のこの選択は、（電流パスｒ０、ｒ１における）入力基準電流（ＶＢＯ）と（選択された電流ミラーの電流パスにおける）出力電流（Ｉ０〜Ｉ３）の比が、基準ミラー・デバイス（ｒ１）とミラー・デバイス（ａ１〜ｄ１）の相対的なサイズによって決定されるので望ましいものである。
【００４４】
マスタおよびスレーブ部品が選択されると、次に、レイアウトによってマスタ部品とスレーブ部品の間の電気的特性を最適にマッチングさせるように、ＮＭＯＳミラー回路（１００）およびＰＭＯＳミラー回路（２００）のレイアウト・パターンを決定することができる。マスタおよびスレーブ部品用のフルユニット・セルおよびサブユニット・セルを定義し、そのセルのアレイ（配列）を生成する例示的プロセスについて、例として図８〜９および図１０〜１１の例示図を参照しながら論ずる。
【００４５】
詳細には、図８は例示的ＮＭＯＳ電流ミラー回路（１００）の電流ミラー部品（マスタおよびスレーブ部品）用のフルユニットおよびサブユニット・セルを形成する例示的方法を示す。図９は、本発明の例示的実施形態による、アレイ構造中にマスタおよびスレーブ部品のフルユニットおよびサブユニット・セルを最適に配置するための回路レイアウトおよび方法を示す概略図である。
【００４６】
上述のように、最初のステップは、マスタおよびスレーブ部品用のユニット・セル、および必要な場合には１つまたは複数のサブユニット・セルのサイズを定義するステップである（例えば図１のステップ４および５）。この場合、ユニット・セルおよびサブユニット・セルを使用して形成する部品にはＮＭＯＳトランジスタが含まれており、このトランジスタの電流特性は、例えばトランジスタ・チャネルの幅（Ｗ）および長さ（Ｌ）によって決まる。本発明の例示的一実施形態では、マスタ・トランジスタ部品とスレーブ・トランジスタ部品の間の所望のサイズ比は、トランジスタのチャネル長Ｌを同一に保ちながら、チャネル幅Ｗを比例的に変化させることによって得られる。具体的には、例えば所与のチャネル長Ｌについて、Ｗのチャネル幅を有するトランジスタは、０．５Ｗのチャネル幅を有するトランジスタの２倍のサイズになる。
【００４７】
図８の例示的実施形態は、複数の等サイズのユニット・セル（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｒ、およびダミー）を含み、これらのセルはフルユニット・セル（すなわち、Ｒ（マスタ部品）ならびにＥ、ＦおよびＧ（スレーブ部品））、サブユニット・セル（すなわち、Ａ、Ｂ、Ｃ、およびＤ（スレーブ部品））、およびダミー・セル（ダミー）を含む。回路レイアウトの各フルユニット・セルは、等チャネル幅の１２の多ゲート（poly-gate）要素によって形成され、（図５の例示的実施形態では、カスコード部品のサイズがミラー部品のサイズの半分なので）そのうち４つの要素が「カスコード」部品として使用され、８つの要素が「ミラー」部品として使用される。
【００４８】
さらに、図８に示したように、各サブユニット・セル（Ａ、Ｂ、Ｃ、およびＤ）はクォータユニット（quarter-unit）・セルである。詳細には、回路レイアウトの各サブユニット・セルは、フルユニット・セルと同一のサイズを有し、等チャネル幅の１２の多ゲート要素によって形成される。ただし、多ゲート要素のうちの（実線で示した）３つだけが実際に使用され、多ゲート要素のうちの（破線で示した）９つはダミー・ゲートである。具体的には、多ゲート要素のうちの１つの要素をカスコード部品に使用し、２つの要素をミラー部品に使用する。
【００４９】
図９は、複数の、図８の例示的セルの配列を含む例示的アレイ構造（ＡＮ）を示す。この例示的実施形態では、アレイ（ＡＮ）内のスレーブおよびマスタ部品を形成するために使用されるフルユニット・セルおよびサブユニット・セルの数が、例えばセル構造、マスタ部品とスレーブ部品の間の所望のサイズ比、所与のレイアウト・エリアの最適な分配などの要因、ならびに当業者が容易に思いつくであろう他の要因によって決まる。
【００５０】
図８および９の例示的実施形態において、アレイ（ＡＮ）は、例えばマスタ（基準）部品Ｒ０およびＲ１（図５）を形成する８個のフルユニット・セル（Ｒ）を含む。マスタ部品セル（Ｒ）はアレイ（ＡＮ）の内側にリング形状に配列され、スレーブ部品セルはアレイ中のマスタ部品セルの周囲に均等かつ対称に分配される。スレーブ部品に使用されるセルの総数は、基準ミラー要素とスレーブ・ミラー要素の間の必要なサイズ比に依存して変わる。マスタ部品より小さいサイズのスレーブ部品には、その部品をアレイ内に均等に分配できるよう複数のクォータ・ユニットを使用する。
【００５１】
詳細には、図９の例示的実施形態は、以下のように分配されたスレーブ部品を示す。（ｉ）スレーブ部品Ａ０およびＡ１を形成する１個のサブ（クォータ）ユニット・セル（Ａ）を、アレイ（配列）の中心近くに配置する。（ｉｉ）スレーブ部品Ｂ０およびＢ１を形成する２個のサブ（クォータ）ユニット・セル（Ｂ）を、アレイの中心近くに対称に配置する。（ｉｉｉ）スレーブ部品Ｃ０およびＣ１を形成する４個のサブ（クォータ）ユニット・セル（Ｃ）を、アレイ内に対称に配置する。（ｉｖ）スレーブ部品Ｄ０およびＤ１を形成する８個のサブ（クォータ）ユニット・セル（Ｄ）を、アレイ内に対称に配置する。（ｖ）スレーブ部品Ｅ０およびＥ１を形成する４個のフルユニット・セル（Ｅ）を、アレイ内に対称に配置する。（ｖｉ）スレーブ部品Ｆ０およびＦ１を形成する８個のフルユニット・セル（Ｆ）を、アレイ内に対称に配置する。（ｖｉｉ）スレーブ部品Ｇ０およびＧ１を形成する１６個のフルユニット・セル（Ｇ）を、アレイ内に対称に配置する。さらに、アレイ（ＡＮ）の残りの空所は、一様なパターン密度を提供するためにダミー・セル（ダミー）で埋める。
【００５２】
図１０は、図６の例示的ＰＭＯＳ電流ミラー回路（２００）の電流ミラー部品（マスタおよびスレーブ部品）用のフルユニット・セルおよびサブユニット・セルを形成する例示的方法を示す。図１０の例示的実施形態は、フルユニット・セル（すなわち、（ｒ）（マスタ部品）ならびに（ｂ）、（ｃ）、および（ｄ）（スレーブ部品））、サブユニット・セル（すなわち、（ａ）（スレーブ部品））、およびダミー・セル（ダミー）を含む複数の等サイズのセル（ａ、ｂ、ｃ、ｄ、ｒおよびダミー）を示す。
【００５３】
図８に関する上記の例示的方法と同様に、各フルユニット・セルは等チャネル幅の６個の多ゲート要素によって形成される。（図６の例示的実施形態における、カスコード部品のサイズがミラー部品のサイズの半分なので）その要素のうち、２つが「カスコード」要素に使用され、４つが「ミラー」要素に使用される。
【００５４】
さらに、フルユニット・セルと同じサイズを有するサブユニット・セル（ａ）はハーフユニット・セルであり、等チャネル幅の６個の多ゲート要素によって構成されるが、その多ゲート要素のうちの（実線で示された）３個だけが実際に使用され、多ゲート要素のうちの（破線で示された）３個はダミー・ゲートである。詳細には、１個の要素がカスコード部品に使用され、２個の要素がミラー部品に使用される。
【００５５】
図１１は、本発明の例示的実施形態による、マスタおよびスレーブ部品を形成するユニット／サブユニット・セルをアレイ構造中に最適に配置するための回路レイアウトおよび方法を示す図である。図１１は、複数の、図１０の例示的セルの配置を含む例示的アレイ構造（Ａｐ）を示す。アレイ（Ａｐ）は、例えば、マスタ（基準）部品ｒ０およびｒ１（図６）を形成する８個のフルユニット・セル（ｒ）を含む。マスタ部品セル（ｒ）はアレイ（Ａｐ）内に対称に配置し、スレーブ部品セルは、マスタ部品セルの周囲に均等かつ対称に分配する。スレーブ部品に使用するセルの総数は、基準要素とスレーブ・ミラー要素との必要なサイズ比に依存して変わる。マスタ部品より小さいスレーブ部品については、その部品をアレイ内に均等に分配できるように複数のハーフユニットを使用する。
【００５６】
詳細には、図１１は以下のように分配されたスレーブ部品セルを示す。（ｉ）スレーブ部品ａ０およびａ１を形成する４個のサブ（ハーフ）ユニット・セル（ａ）をアレイ内に対称に配置する。（ｉｉ）スレーブ部品ｂ０およびｂ１を形成する４個のフルユニット・セル（ｂ）をアレイの中心近くに対称に配置する。（ｉｉｉ）スレーブ部品ｃ０およびｃ１を形成する８個のフルユニット・セル（ｃ）をアレイ内に対称に配置する。（ｉｖ）スレーブ部品ｄ０およびｄ１を形成する１６個のフルユニット・セルをアレイ内に対称に配置する。アレイ（Ａｐ）の残りの空所は、一様なパターン密度を提供するためにダミー・セル（ダミー）で埋める。
【００５７】
図８〜９および図１０〜１１の例示的実施形態では、基準ミラー・デバイスとスレーブ・ミラー・デバイスの間の所望の比がレイアウト環境の影響を受けなくするために、可能な限り一様かつ対称な環境の影響を保証するようにアレイ内に均等に分配された複数のセルによって電流ミラー回路要素が形成されることを理解されたい。
【００５８】
図１２は、本発明によるデバイス特性マッチングのための設計技術を使用して実装された、電流ミラー回路ブロックの実際の物理レイアウトを示す。マスタ基準セルおよびスレーブ・ミラー・セルがアレイ内に一様に分配されている（チェッカーボード・オーバレイ（checkerboard overlay）を有するエリア）。インバータやスイッチなどの周辺デバイスはアレイの下部に配置されている。図１２の回路についての実験結果は、本発明による設計方法が、デバイス特性の不適合を引き起こし得る環境外乱を実際に除去できることを示している。実際に、最小限のわずかな変更をすることにより、デバイス電流の設計目標が容易に達成された。
【００５９】
次に図１３を参照すると、概略図には、本発明によるデバイス・マッチング技術を使用して設計し、構築することができるバンドギャップ基準回路が示されている。より詳細には、図１３は、ダイオードとして接続された第１のバイポーラ・デバイス（Ｄ１）と第２のバイポーラ・デバイス（Ｄ２）、抵抗（Ｒ１０、Ｒ２０、Ｒ３０）を含む電圧分割回路、差動増幅器（４０）、およびＰＭＯＳトランジスタ（Ｐ１）を含むバンドギャップ基準回路（４００）を示す。デバイス（Ｄ１）および（Ｄ２）は、出力基準電圧（ＶＢＧＲ）を設定する固定されたエリア比（Ｄ２／Ｄ１＝６３／１）を有する。ダイオード（Ｄ１）および（Ｄ２）がそれぞれ、ＡＥ１およびＡＥ２のエミッタ−ベース・エリアを有すると想定すると、Ｒ３０の両端の電圧は次式で与えられる。
【００６０】
【数５】
2005175484.tif 000007
【００６１】
差動増幅器では、Ｉ１Ｒ１０＝Ｉ２Ｒ２０の関係が成立するので、基準電圧は次式で示される。
【００６２】
【数６】
2005175484.tif 000008
【００６３】
さらに、上式よりＶＢＧＲ＝ＶＢＥ１＋ＫＶｔであることがわかる。詳細には、出力電圧は、第１のバイポーラ・デバイスのベース−エミッタ電圧ＶＢＥ１、および２つのバイポーラ・デバイスのベース−エミッタ電圧の差であるＶＲ３０によって決まる。第１項ＶＢＥ１が、室温で負の温度係数−２．２ｍＶ／℃を有し、第２項のＶｔ（＝ｋＴ／ｑ）が正の温度係数＋０．０８５ｍＶ／℃を有するので、本発明による、本明細書に記載の例示的方法およびレイアウト・パターンを使用して、バンドギャップ基準電圧が温度変化の影響を受けなくなるように抵抗およびダイオードを分配することができる。
【００６４】
図１４は、図１３に示したバンドギャップ基準回路の実際の物理レイアウトを示す。１ユニットのセル（Ｘ１）を含む小さいダイオード（Ｄ１）が、大きいダイオードＤ２を集合的に形成する６３ユニットのセル（Ｘ６３）を含むアレイの中央に配置され、一様かつ対称な環境の影響が保証される。さらに、抵抗Ｒ１０、Ｒ２０、およびＲ３０もまたユニット・セルによって形成される。このユニット・セルは、抵抗比がレイアウト環境の影響を受けないように、可能な限り一様に混合され、ダミー抵抗デバイス（Ｒダミー）によって周囲を囲われる。
【００６５】
上述のように、本明細書に示した例示的方法は、効率的な回路動作のためにその電気的性質および特性を厳密に適合させるべき部品を有する任意の回路に適用できる。例えば、差動増幅器において、ジッタ（jitter）性能が損なわれないことを保証するためには、増幅器の両端は同一でなければならない。一般に、差動増幅器の基本マッチング部品は、バイポーラ回路ではエミッタ結合ペアであり、ＪＦＥＴ（接合型電界効果トランジスタ）またはＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）回路ではソース結合ペアである。抵抗、インダクタ、キャパシタなど、差動増幅器に関する他の敏感な部品（sensitivecomponent）についてもまた、本明細書に記載の本発明による方法を使用して適合させることができる。
【００６６】
要約すると、本発明の例示的実施形態により、不均一なレイアウト・パターン密度に起因しプロセス変動によって発生するデバイス・サイズの不適合、ならびにウェル近接効果に起因しドーピング濃度および酸化速度のばらつきによって発生する閾値電圧の不適合を解消あるいは著しく改善することができる。本発明の例示的実施形態では、ユニット要素（フルユニット・セルまたはサブユニット・セルあるいはその両方）を使用して部品をさらに分割し、アレイ構造内のマスタ部品の周囲にスレーブ部品を均等に分配することでレイアウトの対称性を最大限維持することによってデバイスの特性または性質を正確にまたは比例的に適合させることを可能にする方法を提供する。
【００６７】
本明細書で、添付の図面を参照しながら本発明の例示的実施形態について説明してきたが、本発明はこれらの実施形態そのものに限定されるものではない。本発明の範囲および趣旨を逸脱することなく、当業者による本発明の様々な他の変形形態および修正形態が本発明に存在し得ることを理解されたい。こうした変形形態および修正形態はすべて、添付の特許請求の範囲に定義された本発明の範囲に含まれることが意図される。
【図面の簡単な説明】
【００６８】
【図１】本発明の例示的実施形態による、半導体集積回路の２つ以上の部品の電気的特性を適合させる方法を示す流れ図である。
【図２】本発明の一実施形態による、２つ以上の部品の電気的特性を適合させる方法を説明するための例示図である。
【図３】本発明の一実施形態による、２つ以上の部品の電気的特性を適合させる方法を説明するための例示図である。
【図４】本発明の一実施形態による、２つ以上の部品の電気的特性を適合させる方法を説明するための例示図である。
【図５】本発明によるデバイス・マッチング技術を使用して設計し構築することができるＮＭＯＳ電流ミラー回路の概略図である。
【図６】本発明によるデバイス・マッチング技術を使用して設計し構築することができるＰＭＯＳ電流ミラー回路の概略図である。
【図７】本発明によるデバイス・マッチング技術を使用して設計し構成することができる電力レベル制御回路の概略図である。
【図８】本発明による、図５のＮＭＯＳミラー回路のマスタおよびスレーブ部品用のユニット・セルを形成するための例示的設計方法を示す図である。
【図９】本発明による、図５のＮＭＯＳミラー回路のマスタおよびスレーブ部品用のセルからなるアレイ（配列）を形成するための例示的回路レイアウトを示す図である。
【図１０】本発明による、図６のＰＭＯＳミラー回路のマスタおよびスレーブ部品用のユニット・セルを形成するための例示的設計方法を示す図である。
【図１１】本発明による、図６のＰＭＯＳミラー回路のマスタおよびスレーブ部品用のセルからなるアレイを形成するための例示的回路レイアウトを示す図である。
【図１２】本発明の例示的実施形態による、電流ミラー回路の敏感な（sensitive）部品のデバイス特性を適合させるためのアレイ・レイアウトの実装を示す図である。
【図１３】本発明によるデバイス・マッチング技術を使用して設計し構築することができるバンドギャップ電圧基準回路の回路図である。
【図１４】本発明の例示的実施形態による、バンドギャップ電圧基準回路の敏感な部品のデバイス特性を適合させるためのアレイ・レイアウトの実装を示す図である。
【符号の説明】
【００６９】
Ｃ１  フルユニット・セル
Ｃ２  フルユニット・セル
Ｃ３  ハーフユニット・セル、サブユニット・セル
１００  カスコードＮＭＯＳ電流ミラー回路
Ｒ０  カスコード・デバイス
Ｒ１  ミラー・デバイス
ＭＡ  電流ミラー回路
Ａ０  カスコード・デバイス
Ａ１  ミラー・デバイス
ＶＢＩ  入力基準電流
ＶＢＯ  出力電流（電流ミラー回路１００から見て）
２００  カスコードＰＭＯＳ電流ミラー回路
ｒ０  カスコード・デバイス
ｒ１  ミラー・デバイス
Ｍａ  電流ミラー回路
ａ０  カスコード・デバイス
ａ１  ミラー・デバイス
ＶＢＯ  入力基準電流（電流ミラー回路２００から見て）
Ｉ０  出力電流
Ａｐ  アレイ構造
３００  電力レベル制御回路
４００  バンドギャップ基準回路
ＶＢＧＲ  出力基準電圧
【図１】
2005175484.tif 000009
【図２】
2005175484.tif 000010
【図３】
2005175484.tif 000011
【図４】
2005175484.tif 000012
【図５】
2005175484.tif 000013
【図６】
2005175484.tif 000014
【図７】
2005175484.tif 000015
【図８】
2005175484.tif 000016
【図９】
2005175484.tif 000017
【図１０】
2005175484.tif 000018
【図１１】
2005175484.tif 000019
【図１２】
2005175484.tif 000020
【図１３】
2005175484.tif 000021
【図１４】
2005175484.tif 000022