(57)【要約】【課題】  導通体の導通不良を検査するための適切なパラメータを設定し、シンプルで高速で信頼性の高いＸ線検査装置及び検査方法を提案することを目的とする。【解決手段】  ３次元Ｘ線ＣＴスキャンにより各種導通体の導通不良検査を行うものであって、導通体を認識し３次元画像を描画した後、この３次元画像を２値化し、２値化した３次元画像を３次元ラベリングして前記導通体が分裂表示されているかどうかを判断する。そして、分裂表示されていない場合、この２値化した３次元画像を前記導通体について３次元縮小処理し縮小３次元画像を作成し、この縮小３次元画像をラベリングして前記導通体が分裂表示されたかどうかを判断する。そして、この縮小３次元画像をラベリング後に前記導通体が分裂表示されていない場合、分裂表示されるまで３次元画像の縮小処理及びラベリングを繰り返し、分裂するまでの３次元縮小処理の繰り返し回数を算出することを特徴とする。【選択図】        図２
2005181068.tif 000002
【特許請求の範囲】
【請求項１】
３次元Ｘ線ＣＴスキャンにより各種導通体の導通不良検査を行うＸ線検査装置であって、
前記導通体のＸ線投影像を再構成してなる３次元画像を２値化処理した２値画像の導通体について３次元縮小処理を行う縮小処理部と、
前記２値画像のラベリングを行うラベリング部と、
前記導通体の３次元画像描画を行うとともに、前記３次元縮小処理及びラベリングにより前記導通体が分裂表示されるまでの３次元縮小処理回数を算出する制御部と
を有することを特徴とするＸ線検査装置。
【請求項２】
前記制御部は、前記分裂するまでの３次元縮小処理回数に加え、導通体間のギャップ共通部分の幅により前記導通体の導通不良の程度を判定する
ことを特徴とする請求項１記載のＸ線検査装置。
【請求項３】
前記制御部は、前記２値画像の前記導通体の内部に該導通体より僅かに小さい閉空間を作成し、該閉空間内に存在する穴の体積を計測して所定体積値以下の穴を前記２値画像から消去する
ことを特徴とする請求項１又は２記載のＸ線検査装置。
【請求項４】
３次元Ｘ線ＣＴスキャンにより各種導通体の導通不良検査を行う検査方法であって、
導通体を認識し３次元画像を描画するステップと、
前記３次元画像を２値化するステップと、
前記２値化した３次元画像を３次元ラベリングし、前記導通体が分裂表示されているかどうかを判断するステップと、
分裂表示されていない場合、前記２値化した３次元画像を前記導通体について３次元縮小処理し縮小３次元画像を作成するステップと、
前記縮小３次元画像をラベリングし、前記導通体が分裂表示されたかどうかを判断するステップと、
前記縮小３次元画像をラベリング後に前記導通体が分裂表示されていない場合、分裂表示されるまで３次元画像の縮小処理及びラベリングを繰り返し、分裂するまでの３次元縮小処理の繰り返し回数を算出するステップと
を有することを特徴とする検査方法。
【請求項５】
前記分裂するまでの３次元縮小処理の繰り返し回数に加え、導通体間のギャップ共通部分の幅により前記導通体の導通不良の程度を判定する
ことを特徴とする請求項４記載の検査方法。
【請求項６】
前記２値画像の前記導通体の内部に該導通体より僅かに小さい閉空間を作成し、該閉空間内に存在する穴の体積を計測して所定体積値以下の穴を前記２値画像から消去する
ことを特徴とする請求項４又は５記載の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｘ線検査装置及び導通不良検査方法に関し、詳しくは、例えば３次元Ｘ線ＣＴ（Computerized Tomography）スキャンを応用したビルドアップ多層プリント配線基板のビア部等の接合部の導通不良検査に適用して好適なＸ線検査装置及び検査方法に係わる。
【背景技術】
【０００２】
従来、電子回路基板として例えばセラミック等で形成される多層プリント配線基板、コア基板に一層（両面で二層）ずつ絶縁層と回路を随時形成して多層回路を形成するビルドアップ（Build up）工法により作成されている。このとき、ビアホール（Via hole）の手法を用い、基板に形成されている表裏プリント配線間又は各層のプリント配線間の電気的接続を行うため、必要な層間のみに穴（ビアホール）を開け導体ペーストを充填して通電回路を形成している。
【０００３】
上述ビアホール（以下、ビア部とも称する。）は外部から見えないため、光学的外観検査装置が使用できない。そこで、ビア部の導通不良検査には回路基板内部の状態を透視できるＸ線ＣＴスキャンを応用した導通不良検査が行われている。
【０００４】
例えば、部分Ｘ線透視画像を倍率補正（拡大・縮小）して組み合わせ、検査用Ｘ線像を再構成するようにしたＸ線検査装置がある（例えば、特許文献１参照。）。
【特許文献１】特開２００２−１８９００２号公報（図１１、図１２参照。）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、３次元Ｘ線ＣＴスキャンを応用したＸ線検査装置から求められた被検査体の３次元画像は、２次元の画像を処理する場合と比べると処理が複雑なため、ソフトウェア化、ハードウェア化が難しかったという不都合があった。
【０００６】
また、３次元画像を処理する場合、２次元画像に比べると２桁データ量が多いため、演算処理に時間がかかるという不都合があった。
【０００７】
また、導通不良の程度を判断する適切なパラメータを持つことが難しく、処理結果の信頼性が低かったという不都合があった。
【０００８】
そのため、導通不良を検査するためのシンプルで高速で信頼性の高い導通不良検査アルゴリズムが要求されていた。
【０００９】
斯かる点に鑑み、本発明は、導通体の導通不良を検査するための適切なパラメータを設定し、シンプルで高速で信頼性の高いＸ線検査装置及び検査方法を提案することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決し目的を達成するため、本発明は、３次元Ｘ線ＣＴスキャンにより各種導通体の導通不良検査を行うものであって、導通体を認識し３次元画像を描画した後、この３次元画像を２値化し、２値化した３次元画像を３次元ラベリングして前記導通体が分裂表示されているかどうかを判断する。そして、分裂表示されていない場合、この２値化した３次元画像を前記導通体について３次元縮小処理し縮小３次元画像を作成し、この縮小３次元画像をラベリングして前記導通体が分裂表示されたかどうかを判断する。そして、この縮小３次元画像をラベリング後に前記導通体が分裂表示されていない場合、分裂表示されるまで３次元画像の縮小処理及びラベリングを繰り返し、分裂するまでの３次元縮小処理の繰り返し回数を算出することを特徴とする。
【００１１】
斯かる本発明によれば、検査対象部分のＸ線投影像を再構成した３次元画像を２値化処理した３次元画像に対し、ラベリング及び３次元縮小処理を繰り返し行うと、検査対象の導通体の接合部の状態に応じてあるところで導通体が分裂表示される。この分裂状態に至るまでの縮小処理の繰り返し回数を算出し、この繰り返し回数を分裂パラメータとして導通不良の判定に用いるので、シンプルかつ信頼性のある判定を行うことができる。
【００１２】
また、本発明において、上述分裂するまでの３次元縮小処理の繰り返し回数に加え、導通体間のギャップ共通部分の幅により前記導通体の導通不良の程度を判定することが好適である。
【００１３】
斯かる本発明によれば、導通体の接合部の良否の判断材料として、３次元縮小処理の繰り返し回数に加え導通体のギャップ共通部の幅を考慮するようにした場合、繰り返し回数による良否判断を補足・検証することができるのでより正確な良否の判断が行える。
【００１４】
また、本発明において、上述２値画像の導通体の内部に該導通体より僅かに小さい閉空間を作成し、該閉空間内に存在する穴の体積を計測して所定体積値以下の穴を２値画像から消去することが好適である。
【００１５】
斯かる本発明によれば、導通体の内部に存在する所定体積値以下の小さな穴、例えばピンホールノイズを除去することができるので、導通体の接合部周辺のノイズが除去され、導通体の接合部の良否判定の信頼度向上に寄与する。
【発明の効果】
【００１６】
本発明によれば、３次元縮小、３次元ラベリング等の３次元画像の基本画像処理アルゴリズムを組み合わせて導通不良検査アルゴリズムを作成したので、導通不良検査処理がシンプルであるという効果が得られる。
【００１７】
また、２値画像を繰り返し３次元縮小させるとともにラベリングすることにより、画像上にて導通体を２つあるいはそれ以上の部位に分裂させることができ、その分裂するまでの縮小の繰り返し回数（分裂パラメータ）により、不良の程度が定量化できるという効果がある。
【００１８】
また、導通不良検査のアルゴリズムが繰り返し処理なので、ソフトウェア化、ハードウェア化が簡単であり、高速に実行できるという効果が得られる。
【発明を実施するための最良の形態】
【００１９】
以下、図１〜図１３を参照して、本発明の一実施の形態の例として、ビルドアップ（Build up）工法により、コア材にセラミック等からなる多層配線層を形成してなるビルドアップ多層プリント配線基板（以下、多層基板と称する。）に設けられた通電用の穴（ビアホール）に充填した導体ペーストの導通不良検査を行う、Ｘ線検査装置及びその検査方法について説明する。
【００２０】
図１は、本発明の一実施の形態の例として適用されるＸ線検査装置の画像処理部の構成例を示すブロック図である。図中、５は検査対象物のＸ線投影像を再構成した３次元画像データを読み込む読み込み用の画像メモリ、６は３次元画像データ書き込み用の画像メモリ、７はディレーメモリ、８は３次元画像データの所定の拡大処理を行う拡大処理部、９は３次元画像データの所定の縮小処理を行う縮小処理部、１０は３次元の２値化画像データについてラベリングを行うラベリング部を示す。
【００２１】
この画像処理部はＸ線検査装置全体の制御を司るとともに所定の画像処理等の演算を行う図示しないＣＰＵ（Central Processing Unit）、このＣＰＵが所定の制御及び演算等を実行するためのプログラムが記録されているＲＯＭ（Read Only Memory）、ＣＰＵがプログラム実行時のワークエリアとして利用されるＲＡＭ（Random Access Memory）を備え、それぞれアドレスバス（以下、Ａｄｄｒと称する）１１及びデータバス（以下、Ｄａｔａと称する。）１２と接続している。ＣＰＵは、Ａｄｄｒ１１を経由して画像メモリ５又は６へアドレス情報を送るとともに、各画像メモリとＤａｔａ１２経由にて画像データを相互に転送することができる。あるいは、データ転送方法としては、再構成された３次元画像データをＣＰＵを介さずに画像メモリ５又は６に対しＤＭＡ（Direct Memory Access）転送するようにしてもよい。
【００２２】
ＣＬＫ１３はＣＰＵからの指令に従い画像データ処理を行う際、所定のクロック信号に基づきディレーメモリ７及び各画像データ処理部に画像データを１画素あるいは１ラインずつ転送するバスであり、Ｓｒｃ（Source）１４は画像メモリ５からのデータをディレーメモリ７を介して各３次元画像データ処理部に供給するデータ供給バスであり、Ｄｅｓｔ（Destination）１５は各処理部で処理された結果を画像メモリ６に送信するデータ送信バスである。
【００２３】
多層基板にＸ線を照射すると、Ｘ線検出部（図示略）で検出されるＸ線投影像を基に多層基板のＸ線照射部位が濃淡表示の３次元画像として再構成される。再構成された画像データはＡｄｄｒ１１及びＤａｔａ１２を利用して画像メモリ５に転送される。そして、ＣＰＵからの指令に従い、画像メモリ５からＳｒｃ１４を介してディレーメモリ７に転送される。
【００２４】
ディレーメモリ７は、画像メモリ５から３次元画像データを読み出し、バス１６を介し縮小処理部８、拡大処理部９及びラベリング部１０への３次元画像データ転送を行う。このディレーメモリ７は、ラインメモリ機能及びフレームメモリ機能を備える。例えばフレームメモリ機能では、後述する３次元縮小処理において縮小処理部８に転送する３次元画像データとして、図４に示すような１フレームが３ライン（１ライン３画素）からなる３フレーム（９ライン）分の２７画素のデータを保持することができる。
【００２５】
そして、拡大処理部８、縮小処理部９、ラベリング部１０では、それぞれの演算結果をＤｅｓｔ１５を介して画像メモリ６に転送する。また、本例のディレーメモリ７、拡大処理部８、縮小処理部９、ラベリング部１０は所定のバス１６で相互に接続され高速なデータ転送が可能となっている。このバス１６を利用することで、例えば３次元画像縮小処理を例に説明すると、上述ディレーメモリ７にて保持されたデータ、例えば図４に示す３フレーム（９ライン）のデータを、まとめて縮小処理部８に送る如くすることができる。
【００２６】
なお、Ｄｅｓｔ１５を介して画像メモリ５にデータが供給され（点線部参照）、Ｓｒｃ１４を介して画像メモリ６からデータを他に転送できる（点線部参照）ようにしてもよい。
【００２７】
次に、図２のフローチャートを用い、上述例のＸ線検査装置により行われる本発明の検査方法である多層基板の導通不良検査アルゴリズムについて説明する。本例の導通不良検査方法は、検査対象の例えば２５６階調の濃淡表示（グレー表示）の３次元画像データに対し２値化処理やノイズ除去処理等を行った後、３次元縮小処理及び３次元ラベリングを行う。そして、その縮小回数（分裂パラメータ）に伴うギャップ部表示を変化させることにより接合状態を確認し導通不良か否かを判定するものである。この図２のフローチャートの説明において適宜図３〜図１３を参照する。なお、本発明は３次元Ｘ線ＣＴスキャン技術を用いた導通不良の検査方法であるが、便宜上二次元表示の図も用いて説明している。
【００２８】
図２のステップ１では、導通不良の判断基準となる分裂パラメータの測定にあたり、前処理として多層基板内のビアの認識と描画を行う。図６は多層基板の３次元画像から本例の検査対象とするビアホールに導体ペーストが充填されたビア部を抽出した状態を表し、ビア３３，３４，３５，３６の４個のビアが不完全に配置された様子を示したものである。また、図７Ａに、図６のビア３３〜３６をＡ方向（上面）及びＢ方向（側面）より見た図を示す。略円筒形状の各ビアの底面の重なっている部分がギャップ３７（図７Ｂ）であり、その他は導体ペースト部分を表している。また、図８は、本例のビア描画の説明に供する図である。本例の前処理は、各ビアの僅かに内側にビアの高さより高い円筒３８の描画を行なう。この円筒３８により２値画像のビアの内部に該ビアより僅かに小さい閉空間を形成することで、ギャップ部（接合部）等で見られる欠けを穴として表現・認識することができるようになる。
【００２９】
図９のフローチャートを参照し、この前処理（ビアの認識とビア（円筒）描画）のアルゴリズムの概略について説明する。まず、各ビア間のギャップ（接合部）検出とノイズ除去を行う（ステップＳ２１）。ここでは、図１０に示すギャップ検出用マスクによるマスク処理と２値化、ラベリング、ヒストグラム（体積計算）、データ変換用テーブル作成（例；体積しきい値＝７００）、データ変換（ノイズ除去、ギャップ抽出）等を行う。
【００３０】
ギャップ検出用マスクは、例えば５＊５のマスク内の中心に−１、同列の最上端及び最下端に１／２、その他の部分にはゼロ（図示略）の係数が設定されている。このギャップ用マスクを３次元画像データについてスキャンし、任意の画素の画素値とこのマスクの対応する部分の係数をそれぞれ乗算して得られる３つの数値を加算する。ギャップ部では−１の係数を乗算することでプラス表示のデータが得られるとともに、その他の導体ペースト部分についてはほぼゼロになる。例えば予め設定した諧調しきい値（例；しきい値＝１５）と比較することにより、ギャップ部のみを検出し抽出することが可能になる。
【００３１】
次に、各ビアの円の中心計算処理を行う（ステップＳ２２）。ここでは、各ギャップの重心計算、各ビアのＺ座標計算、各ギャップのフェレ径計算、各ビアのＸ、Ｙ座標範囲計算、ヒストグラム（濃淡画素計算）、面積２値化しきい値取得（例；面積しきい値＝２０７０）等を行う。
【００３２】
次いで、円の描画（円筒形状描画）処理を行う（ステップＳ２３）。ここでは、円描画用Ｘ、Ｙ座標を計算し、円の描画及びビア断面表示を行う。さらに、描画のＺ座標範囲を計算し、図８に示すようなビア３３内部に円（円筒）３８を描画する。
【００３３】
さらに、２値化用Ｙ座標取得処理を行う（ステップＳ２４）。ここでは、２値化用円端点Ｙ座標（ビア１つ）、２値化用円端点Ｙ座標（ビア２つ）、また２値化用Ｚ座標範囲計算等を行う。
【００３４】
そして、２円中心計算処理を行い（ステップＳ２５）、前処理を終了する。
【００３５】
前処理終了後、図２の導通不良検査アルゴリズムのステップ２として、Ｘ線照射部のＸ線投影像の３次元画像を２値化し画像Ｂ０を作成する。ビア部のギャップ（接合部）を微分（コンボリューション）で求め、白いビア部と分離し、ステップＳ３へ移行する。
【００３６】
ステップＳ３では、ピンホールノイズを除去し、画像Ｂ１を作成する。ここでは、白黒反転させラベリングをし、体積の小さい塊（ピンホールノイズ）を抽出し、テーブル変換でその塊を除去する。以下、ピンホールノイズ除去について、図１１及び図１２を参照して説明する。図１１はビア部のピンホールノイズ除去の説明に供する図であり、図１２はピンホールノイズ除去アルゴリズムを示すフローチャートである。
【００３７】
まず、３次元画像を２値化し、図１１Ａに示すような白黒表示の画像を得る（ステップＳ３１）。図１１において、４１の略楕円はビア、４２は配線パターン導体、４３，４４は多層基板のビア部以外の部分、４５はビア内の欠陥部分、４６はビア内のピンホールノイズを示す。この図１１Ａの画像を白黒反転させ、図１１Ｂに示す画像を得る（ステップＳ３２）。
【００３８】
次に、図１１Ｂの画像の各部分に番号を付しラベリングを行い、図１１Ｃに示す画像を作成する（ステップＳ３３）。例えば、図１１Ｃの例では、
表示部分                  番号
黒表示部・・・・・・・・・・０
（ビア４１、配線パターン導体４２）
多層基板のビア部以外４３・・１
多層基板のビア部以外４４・・２
欠陥４５・・・・・・・・・・３
ピンホールノイズ４６・・・・４
としている。
【００３９】
次に、番号を付した各黒表示部の体積ａ（ｉ）（ｉ＝０〜ｎ）の計測を行う（ステップＳ３４）。上述体積ａ（ｉ）のｉに１を代入する（ステップＳ３５）。
【００４０】
次に、求めた各黒表示部の体積と所定の体積しきい値との大小を比較する（ステップＳ３６）。黒表示部体積が設定した体積しきい値より大きい場合は、体積ｔ（ｉ）を０とし（ステップＳ３７）、ステップＳ３９へと移行する。一方、黒表示部体積が体積しきい値より小さい場合は、体積ｔ（ｉ）を１とし（ステップＳ３８）、ステップＳ３９へと移行する。
【００４１】
ステップＳ３７及びＳ３８の後、ｉに１を加え（ｉ＋１）とし（ステップＳ３９）、ｉがｎまで達したか、すなわちラベリングした各黒表示部の体積と体積しきい値との比較が終了したかどうかを判断する（ステップＳ４０）。
【００４２】
全黒表示部の体積と体積しきい値との比較が終了していない場合、ステップＳ３６に戻り、体積しきい値との比較を行う。
【００４３】
全黒表示部の体積と体積しきい値との比較が終了している場合は、ラベリング画像（図１１Ｃ）を変換テーブルに従いｔ（ｉ）で変換する（ステップＳ４１）。例えば、体積しきい値を黒表示部３より小さく黒表示部４より大きいとすると、図１１Ｄを表示するための変換テーブルは、
番号      表示
０  →  １（白）
１  →  ０（黒）
２  →  ０（黒）
３  →  ０（黒）
４  →  １（白）
となり、欠陥以外のビア部を黒表示してピンホールノイズ４６（番号４）を画像から除去することができる。ピンホールノイズ除去処理終了後、ステップＳ４（図２）へと移行する。
【００４４】
ステップＳ４では、ギャップ共通部分の幅を計測する。ギャップ共通部分とは、図７にて示した各ビア間の重なった部分３７である。２つのビアが接続している部位の共通部分の幅Ｌを計測する。Ｌは分裂パラメータの値に影響を及ぼすものであり、以下の計算式で求められる。
Ｗ：ｍａｘ（｜Ｘ０−Ｘ１｜，｜Ｙ０−Ｙ１｜）＝２ｒ−Ｗ：Ｌ
したがって、
Ｌ＝（２ｒ−Ｗ）／Ｗ  ＊  ｍａｘ（｜Ｘ０−Ｘ１｜，｜Ｙ０−Ｙ１｜）
となる。
ただし、
（Ｘ０，Ｘ０）：円５０の中心座標、
（Ｘ１，Ｘ１）：円５１の中心座標、
Ｗ          ：２つの中心の距離、
ｒ          ：円（ビア）の半径、
ｍａｘ（｜Ｘ０−Ｘ１｜，｜Ｙ０−Ｙ１｜）は｜Ｘ０−Ｘ１｜と｜Ｙ０−Ｙ１｜の
大きい方の値、
とする。
【００４５】
上述計算式により求められるギャップ部共通部分の幅Ｌが短い程、ビア間の重なり部分が少なく本来の接合位置とずれているといえる。後述する図３にて詳細に説明するが、計測されたギャップ共通部分の幅Ｌが短いと、ラベリング及び縮小処理後の２値画像のビア部分が早く上下に分裂するので、分裂パラメータの値が小さくなる。したがって、導通不良の可能性も大きくなる。
【００４６】
ここで、図２フローチャートの説明に戻る。ステップＳ４が終了後、ステップＳ５において、以降の処理において行う３次元縮小処理（以下、単に縮小ともいう。）の繰り返し回数（分裂パラメータ）ｉをゼロ（ｉ＝０）とし初期設定しておく。本例でいう縮小処理とは、３次元画像に対し図４に示すようなフィルターをかけて２値化画像の例えば１（白）の画素領域を縮小させる処理のことをいう。
【００４７】
ステップＳ６では、ピンホールノイズを除去後の画像Ｂ１をラベリングし、ビア表示部分がギャップ部によって上下に分裂するか否かを判断する。この結果、上下に分裂したらステップ１１へ移行し、分裂しない場合はステップＳ７へ移行する。
【００４８】
ステップＳ７では、ｉ＝ｉ＋１とし、画像Ｂ１を１回縮小した画像Ｂ２を作成してステップＳ８へ移行する。
【００４９】
ここで、図４を参照して本例の縮小（３次元画像縮小）処理について説明する。図中、３１は１フレーム３＊３からなる３つのフレーム３１ａ，３１ｂ，３１ｃを持つ、３＊３＊３の画素構成の３次元縮小用マスクである。例えば、フレーム３１ａ内の画素をＸ１〜Ｘ３，Ｘ１０〜Ｘ１２，Ｘ１８〜Ｘ２０、フレーム３１ｂ内の画素をＸ４〜Ｘ６，Ｘ１３，Ｘ０，Ｘ１４，Ｘ２１〜Ｘ２３、フレーム３１ｃ内の画素をＸ７〜Ｘ９，Ｘ１５〜Ｘ１７，Ｘ２４〜Ｘ２６とする。縮小時に３＊３＊３マスク３１内の全ての画素が１のときだけ、中心画素Ｘ０に１を返し、画像を表示する。この縮小処理を重ねる毎に徐々に１の値を持つ画素領域（導通体部分）が細くなるように見える、換言すれば画像上にて黒表示部分（ギャップ部分）が大きく表示されていく。
【００５０】
また、図５を参照して拡大（３次元画像拡大）処理についても説明する。本例の拡大処理は、縮小処理用のフィルターを拡大処理用のフィルターに代えて、２値画像の例えば１（白）の画素領域を拡大させる処理のことをいう。図中、３２は上述した図４と同一画素構成の１フレーム３＊３からなる３つのフレーム３２ａ，３２ｂ，３２ｃを持つ、３＊３＊３の画素構成の３次元拡大用マスクである。拡大時に３＊３＊３マスクの３２内のどれか１つの画素が１のとき、中心画素Ｘ０に１を返し、画像を表示する。
【００５１】
ステップＳ８では、画像Ｂ２をラベリングし、ビア表示部分がギャップ部によって上下に分裂するか否かを判断する。この結果、上下に分裂したらステップＳ１１へ移行し、分裂しない場合はステップＳ９へ移行する。
【００５２】
ステップＳ９では、ｉ＝ｉ＋１とし、画像Ｂ２を１回縮小した画像Ｂ３を作成してステップＳ１０へ移行する。
【００５３】
ステップＳ１０では、画像Ｂ３をラベリングし、ビア表示部分がギャップ部によって上下に分裂するか否かを判断する。この結果、上下に分裂したらステップＳ１１へ移行し、分裂しない場合はステップＳ７へ戻り、ラベリングしたときに導通体が分裂するまでさらに上述の縮小処理を繰り返す。
【００５４】
ステップＳ１１では、ＣＰＵがステップＳ６又はＳ８又はＳ１０におけるビア表示部分がギャップ部によって上下に分裂するまでに要した縮小処理の繰り返し回数を算出し（ステップＳ１１）、導通不良検査を処理を終了する。
【００５５】
上述の縮小処理の繰り返し回数、すなわち分裂パラメータiの値により、ビア間の接合状態を判定する。分裂パラメータiの値が小さければ接合状態があまりよくないといえる。例えば、分裂パラメータiに対し所定のしきい値を設定しておき、算出された分裂パラメータがその設定値以下であるときは導通不良であると判定したりすることができる。
【００５６】
図３は、図２のフローチャートの繰り返し縮小処理の具体例を示すものであり、３次元ＣＴスキャンを行った多層基板の側面の２値化画像データを表す。図３Ａはセラミック等からなる２枚の基板２０ａ及び２０ｂが重ねられた状態の２値画であり、上述画像Ｂ１に相当するものである。図中、２０は配線パターンまたはビアからなる導通体、２１，２２は基板、２３は基板に設けたビア間のギャップ部に相当する。この図３Ａによればビア間にギャップ２３が存在することが見て取れる。この後にラベリングを行うが、この状態のギャップ２３は細くかつ途中で切れており、導通体２０の上下への分裂は起こっていない。
【００５７】
図３Ｂは図３Ａの状態から１回縮小処理（図４を参照して説明）を行った後の画像を示し、上述の画像Ｂ２に相当する。縮小処理をしたことにより先の図３Ａのギャップ部２３よりも若干太くなったギャップ部２４が形成されるが、まだ導通体２０を上下へ分裂するには至らない。
【００５８】
図３Ｃは図３Ｂの状態から１回縮小処理（通算２回目）を行った後の画像を示し、上述の画像Ｂ３に相当する。縮小処理をしたことにより先の図３Ｂのギャップ部２４よりもさらに太くなったギャップ部２５が形成されるが、まだ導通体２０を上下に分裂するには至らない。
【００５９】
図３Ｄは図３Ｃの状態から１回縮小処理（通算３回目）を行った後の画像を示す。縮小処理をしたことにより先の図３Ｃのギャップ部２５よりさらに太くなったギャップ部２６が形成されるが、まだ導通体２０を上下に分裂するには至らない。
【００６０】
図３Ｅは図３Ｄの状態から１回縮小処理（通算４回目）を行った後の画像を示す。縮小処理をしたことにより先の図３Ｄのギャップ部２６よりさらに太くなったギャップ部が形成され、導通体と基板の表示部分が繋がったように見て取れる。ここで図３Ｆに示すようにラベリングを行い、導通体が２つの部位に分裂されたことを確認する。この場合には、縮小処理４回で導通体が分裂したので、分裂パラメータｉ＝４と算出される。このｉ＝４と予め設定したおいた分裂パラメータしきい値等を比較するなどして分析することによって、導通不良の検査を行うことができる。
【００６１】
斯かる本例によれば、３次元縮小、３次元ラベリング等の３次元の基本画像処理アルゴリズムを組み合わせて導通不良検査アルゴリズムを作成したので、処理がシンプルであるという効果が得られる。
【００６２】
また、２値画像を繰り返し縮小させ、ラベリングすることにより、導通体を２つの部位に分裂させ、分裂するまでの縮小の繰り返し回数（分裂パラメータ）により、不良の程度を定量化することができる。
【００６３】
また、アルゴリズムが繰り返し処理なので、ソフトウェア化、ハードウェア化が簡単であり、高速に実行できるという効果が得られる。
【００６４】
また、被検査体の導通状態の良否判断を行う際に、３次元縮小処理による繰り返し回数（分裂パラメータ）ｉに加えて、ギャップ共通部分の幅Ｌを補助的なパラメータとして求めることにより、繰り返し回数による良否判断を補足することができるのでより正確な良否の判断が行える。
【００６５】
また、導通体の内部に存在する所定体積値以下の小さな穴、いわゆるピンホールノイズを除去（図１１、図１２）するようにしたので、導通体の接合部周辺のノイズが除去され、接合部の良否判定の信頼度向上に寄与することができる。
【００６６】
なお、上述した実施の形態の例は、Ｘ線投影像を再構成してなる３次元画像を２値化処理した後、ビアの内側に円筒描画を行ったが、ビア以外の導通体にも適用し、その導通体より僅かに小さい３次元画像を描画して、接合部の欠けを穴として認識・表現することができる。
【００６７】
また、上述実施の形態の例の図２のフローチャートにおいては、３次元画像の前処理（ビアの認識と円筒描画）、２値化処理、ピンホールノイズ除去処理及びギャップ共通部分の幅の計測を行うようにしているが、これらの処理を適宜省略してもよい。例えば、３次元画像を本例あるいは他の手段により２値化し、その２値化した画像に対して、分裂パラメータの初期設定（ステップＳ５）、ラベリング及び３次元縮小処理（ステップＳ６〜ステップＳ１０）を行うことにより、同様に、導通体が分裂表示されるまでの繰り返し回数（分裂パラメータ）を算出（ステップＳ１１）することができる。
【００６８】
また、本例のピンホールノイズ除去（図１１及び図１２）はラベリングの手法により行うように説明したが、白黒反転処理をせずに拡大処理しその後縮小処理を行うことで、同様に所定の大きさ以下のピンホールノイズを除去することは可能である。
【００６９】
また、本発明は、多層基板のビア部の導通不良検査だけでなく、広く一般の電子部品の電極、コネクタ、接点等の接合部の導通不良検査に利用することができる。
【００７０】
また、本発明は上述した実施の形態の例に限られるものではなく、本発明の要旨を逸脱することなくその他種々の構成を取り得ることは勿論である。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態の例のＸ線検査装置の画像処理部の構成例を示すブロック図である。
【図２】本発明の導通不良検査アルゴリズムを説明するフローチャートである。
【図３】本発明の導通不良検査アルゴリズムの説明に供する図である。
【図４】３次元縮小の説明に供する図である。
【図５】３次元拡大の説明に供する図である。
【図６】ビアの認識と円筒描画の説明に供する図である。
【図７】図７のビアをＡ方向及びＢ方向より見た図である。
【図８】円筒描画の説明に供する図である。
【図９】ビアの認識と円筒描画のアルゴリズムを説明するフローチャートである。
【図１０】ギャップ検出用マスクの例を示す図である。
【図１１】ピンホールノイズ除去の説明に供する図である。
【図１２】ピンホールノイズ除去アルゴリズムを説明するフローチャートである。
【図１３】ギャップ共通部分の幅の計測の説明に供する図である。
【符号の説明】
【００７２】
１…Ｘ線照射部、２…回転部、３…検出部、４…画像処理部、５,６…画像メモリ、７…ディレーメモリ、８…拡大処理部、９…縮小処理部、１０…ラベリング部、１１…アドレス線、１２…データ線、１３…ＣＬＫ線、１４…Ｓｒｃ線、１５…Ｄｅｓｔ線、１６…バス、２０,２８,２９…導通体、２１,２２,２７…基板、２３,２４,２５,２６…ギャップ、３１…３次元縮小用マスク、３１ａ，３１ｂ，３１ｃ…３次元縮小用マスク（１フレーム）、３２…３次元拡大用マスク、３２ａ，３２ｂ，３２Ｃ…３次元拡大用マスク（１フレーム）、３３，３４，３５，３６…ビア部、３７…ギャップ、３８…円筒、４１…ビア部、４２…配線パターン導通体、４３,４４…ビア部以外の基板部分、４５…欠陥、４６…ピンホールノイズ、５０，５１…円
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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