(57)【要約】【課題】画像データの転送速度が速い自己走査型発光素子アレイチップを提供する。【解決手段】１はシフト部を構成する１単位を示し、サイリスタ４１，抵抗４２，４４，ダイオード４３よりなり、２は発光部を構成する１単位を示し、サイリスタ４５，抵抗４６よりなる。１７は電源ＶGA端子，１４はデータφS 入力端子、１０はクロックパルスφ１端子、１１はクロックパルスφ２端子、１２はクロックパルスφ３端子、１３はクロックパルスφ４端子、１８はＧＮＤ端子、４７は、データφS 入力端子１４に接続された電流制限用抵抗である。φI 配線は、左側のφI 配線２１５と、右側のφI 配線２１６に分かれている。これら配線は、左側のφI Ｌ端子１５，右側のφI Ｒ端子１６にそれぞれ接続されている。【選択図】図２
2005026617.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ個（Ｐは整数）の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、各第１のサイリスタのアノード／カソードを、Ｍ相（Ｍは２以上の整数）のクロックパルスを与えるＭ本のクロックパルス配線に、抵抗を介して位相を１つずつずらして接続し、１番目の第１のサイリスタのゲートに画像データ入力端子を接続したシフト部と、
Ｐ個の第２の３端子発光サイリスタを１次元に配列し、各第２のサイリスタのゲートを、前記シフト部の対応する第１のサイリスタのゲートに接続し、前記Ｐ個の第２のサイリスタを、連続するＰ／Ｎ個ずつのＮ個のグループに分け、Ｎ本の発光信号線に対し、ｎ番目のグループ（１≦ｎ≦Ｎ）の各第２のサイリスタのアノード／カソードを、抵抗を介してｎ番目の発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。
【請求項２】
請求項１に記載の自己走査型発光素子アレイチップであって、
前記Ｎ個は２個であり、一方のグループの各第２のサイリスタのアノード／カソードを、抵抗を介して第１の発光信号配線に接続し、他方のグループの各第２のサイリスタのアノード／カソードを、抵抗を介して第２の発光信号配線に接続した、自己走査型発光素子アレイチップ。
【請求項３】
請求項１に記載の自己走査型発光素子アレイチップの駆動方法であって、
（ａ）前記シフト部において、前記データ入力端子からＭ個おきに入力されたデータを、前記Ｍ相のクロックパルスによって、前記第１のサイリスタのオン／オフ状態として転送するステップと、
（ｂ）前記第１の発光信号配線に発光信号を与えて、オン状態にある前記第１のサイリスタに対応する前記第２のサイリスタを点灯させるステップと、
（ｃ）前記第２の発光信号配線に発光信号を与えて、オン状態にある前記第１のサイリスタに対応する前記第２のサイリスタを点灯させるステップと、
（ｄ）前記ステップ（ａ）〜（ｃ）をＭ回繰り返すステップと、
を含む自己走査型発光素子アレイの駆動方法。
【請求項４】
１次元に配列された複数個の請求項１に記載の自己走査型発光素子アレイチップと、
前記全てのチップの電源配線が接続される１本の共通電源配線と、
前記全てのチップの第１の発光信号配線が接続される１本の第１の共通発光信号配線と、
前記全てのチップの第２の発光信号配線が接続される１本の第２の共通発光信号配線と、
前記複数個のチップを、連続するＱ個ずつのブロックに分け、各ブロックのチップのＭ本のクロックパルス配線が位相を１つずつずらして接続されるＭ本の共通クロックパルス配線と、
各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される複数本の共通データ配線と、
を備える光書込みヘッド。
【請求項５】
請求項４に記載の光書込みヘッドの駆動方法であって、
各チップのシフト部サイリスタへの画像データを展開する場合に、前記１ブロックのＱ個のチップのＮ番目のシフト部サイリスタに書き込む画像データを、１本の共通データ配線でシリアルに伝送されるＤ番目の画像データに、下式を満足するように対応させる、
【数１】
2005026617.tif 000011
ことを特徴とする駆動方法。
【請求項６】
請求項４に記載の光書込みヘッドの駆動方法であって、
各チップのシフト部サイリスタへの画像データを展開する場合に、前記１ブロックのＱ個のチップのＮ番目のシフト部サイリスタに書き込む画像データを、１本の共通データ配線でシリアルに伝送されるＤ番目の画像データに、下式を満足するように対応させる、
【数２】
2005026617.tif 000012
ことを特徴とする駆動方法。
【請求項７】
前記画像データを２回以上に分けて送り、２Ｍ個以上ごとに１個の割合でシフト部サイリスタに画像データを書き込むことを特徴とする、請求項５または６に記載の光書込みヘッドの駆動方法。
【請求項８】
Ｐ＋１個（Ｐは整数）の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、各第１のサイリスタのアノード／カソードを、Ｍ相（Ｍは２以上の整数）のクロックパルスを与えるＭ本のクロックパルス配線に、抵抗を介して位相を１つずつずらして接続し、１番目の第１のサイリスタのゲートに画像データ入力端子を接続したシフト部と、
Ｐ個の第２の３端子発光サイリスタを１次元に配列し、各第２のサイリスタのゲートを、前記シフト部の対応する２番目からの第１のサイリスタのゲートに接続し、前記Ｐ個の第２のサイリスタを、連続するＰ／Ｎ個ずつのＮ個のグループに分け、Ｎ本の発光信号線に対し、ｎ番目のグループ（１≦ｎ≦Ｎ）の各第２のサイリスタのアノード／カソードを、抵抗を介してｎ番目の発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。
【請求項９】
請求項８に記載の自己走査型発光素子アレイチップであって、
前記Ｎ個は２個であり、一方のグループの各第２のサイリスタのアノード／カソードを、抵抗を介して第１の発光信号配線に接続し、他方のグループの各第２のサイリスタのアノード／カソードを、抵抗を介して第２の発光信号配線に接続した、自己走査型発光素子アレイチップ。
【請求項１０】
１次元に配列された複数個の請求項９に記載の自己走査型発光素子アレイチップと、
前記全てのチップの電源配線が接続される１本の共通電源配線と、
前記全てのチップの第１の発光信号配線が接続される１本の第１の共通発光信号配線と、
前記全てのチップの第２の発光信号配線が接続される１本の第２の共通発光信号配線と、
前記複数個のチップを、連続するＭ個ずつのブロックに分け、各ブロックのチップのＭ本のクロックパルス配線が位相を１つずつずらして接続されるＭ本の共通クロックパルス配線と、
各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される複数本の共通データ配線と、
を備える光書込みヘッド。
【請求項１１】
複数個の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートを第１のダイオードで互いに接続した第１のグループのサイリスタ列と、複数個の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートを、前記第１のダイオードとは順方向を逆にして、第２のダイオードで互いに接続した第２のグループのサイリスタ列とを有し、各第１のサイリスタのゲートをゲート負荷抵抗を介して電源配線に接続し、各第１のサイリスタのアノード／カソードを、Ｍ相（Ｍは２以上の整数）のクロックパルスを与えるＭ本のクロックパルス配線に、抵抗を介して位相を１つずつずらして接続し、第１のグループの１番目の第１のサイリスタのゲートに第１の画像データ入力端子を接続し、第２のグループの１番目の第１のサイリスタのゲートに第２の画像データ入力端子を接続したシフト部と、
複数個の第２の３端子発光サイリスタを１次元に配列し、各第２のサイリスタのゲートを、前記シフト部の対応する第１のサイリスタのゲートに接続し、各第２のサイリスタのアノード／カソードを、抵抗を介して発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。
【請求項１２】
Ｐ個（Ｐは整数）の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、各第１のサイリスタのアノード／カソードを、Ｍ相（Ｍは２以上の整数）のクロックパルスを与えるＭ本のクロックパルス配線に、抵抗を介して位相を１つずつずらして接続し、１番目の第１のサイリスタのゲートに画像データ入力端子を接続し、Ｐ番目の第１のサイリスタのゲートに画像データ出力端子を接続したシフト部と、
Ｐ個の第２の３端子発光サイリスタを１次元に配列し、各第２のサイリスタのゲートを、前記シフト部の対応する第１のサイリスタのゲートに接続し、各第２のサイリスタのアノード／カソードを、抵抗を介して発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。
【請求項１３】
１次元に配列された複数個の請求項１２に記載の自己走査型発光素子アレイチップと、
前記全てのチップの電源配線が接続される１本の共通電源配線と、
前記全てのチップの発光信号配線が接続される１本の共通発光信号配線と、
前記複数個のチップを、連続するＨ個（Ｈは２以上の整数）ずつのブロックに分け、各ブロックごとにＭ本のクロックパルス配線が位相を１つずつずらして接続されるＭ本の共通クロックパルス配線と、
各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される１本の共通データ配線とを備え、
前記ブロック内でチップの前記画像データ出力端子は、隣接するチップの前記画像データ出力端子に接続されている、光書込みヘッド。
【請求項１４】
１次元に配列された複数個の請求項９に記載の自己走査型発光素子アレイチップと、
前記全てのチップの電源配線が接続される１本の共通電源配線と、
前記各チップの第１および第２の発光信号配線にそれぞれ第１および第２の発光信号を供給するドライバ回路と、
前記複数個のチップを、連続するＭ個ずつのブロックに分け、各ブロックのチップのＭ本のクロックパルス配線が位相を１つずつずらして接続されるＭ本の共通クロックパルス配線と、
各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される複数本の共通データ配線と、
を備える光書込みヘッド。
【請求項１５】
前記ドライバ回路は、
データ信号が入力され、複数の並列出力に信号が出力されるシフトレジスタと、
前記シフトレジスタの各出力と、データ幅信号とのＯＲをとるＯＲゲートと、
前記ＯＲゲートの出力に基づいて、発光信号を出力する電流バッファと、
を有する、請求項１４に記載の光書込みヘッド。
【請求項１６】
複数個の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、各第１のサイリスタのアノード／カソードを、Ｍ相（Ｍは２以上の整数）のクロックパルスを与えるＭ本のクロックパルス配線に、抵抗を介して位相を１つずつずらして接続し、１番目の第１のサイリスタのゲートに画像データ入力端子を接続したシフト部と、
複数個の第２の３端子発光サイリスタを１次元に配列し、各第２のサイリスタのゲートを、前記シフト部の対応する第１のサイリスタのゲートに抵抗を介して接続し、各第２のサイリスタのアノード／カソードを、抵抗を介して発光信号配線に接続し、各第２のサイリスタのゲートを、抵抗を介して発光許可信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。
【請求項１７】
１次元に配列された複数個の請求項９に記載の自己走査型発光素子アレイチップと、
前記全てのチップの電源配線が接続される１本の共通電源配線と、
前記全てのチップの発光信号配線が接続される１本の共通発光信号配線と、
前記複数個のチップを、連続するＭ個ずつのブロックに分け、各ブロックのチップのＭ本のクロックパルス配線が位相を１つずつずらして接続されるＭ本の共通クロックパルス配線と、
各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される複数本の共通データ配線と、
前記各チップの発光許可信号配線に発光許可信号を供給するドライバ回路と、
を備える光書込みヘッド。
【請求項１８】
前記ドライバ回路は、
データ信号が入力され、複数の並列出力に信号が出力されるシフトレジスタと、
前記シフトレジスタからの出力される各信号に基づいて、発光許可信号を出力する電流バッファと、
を有する、請求項１７に記載の光書込みヘッド。
【請求項１９】
請求項４，１０，１３，１４，１５，１７または１８に記載の光書込みヘッドを用いた光プリンタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己走査型発光素子アレイチップおよび光書込みヘッドに関する。
【背景技術】
【０００２】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光書込みヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ（ＳＬＥＤ）を作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した多点点灯型の自己走査型発光素子アレイを提案している（特許文献５参照）。
【特許文献１】特開平１−２３８９６２号公報
【特許文献２】特開平２−１４５８４号公報
【特許文献３】特開平２−９２６５０号公報
【特許文献４】特開平２−９２６５１号公報
【特許文献５】特許第２６８３７８１号公報
【０００４】
図１に、この多点点灯型の自己走査型発光素子アレイチップの等価回路図を示す。この自己走査型発光素子アレイは、サイリスタＴ1 ，Ｔ2 ，Ｔ3 ，…を含むシフト部１と、サイリスタＬ1 ，Ｌ2 ，Ｌ3 ，…を含む発光部２とを備えている。シフト部の構成は、ダイオード接続を用いている。すなわち、サイリスタのゲート間は、ダイオードＤ1 ，Ｄ2 ，…で結合されている。ＶGAは電源であり、電源配線１１７から負荷抵抗ＲL を経て各シフト部サイリスタのゲートに接続されている。また、奇数番目のシフト部サイリスタのゲートは、対応する発光部サイリスタのゲートにも接続される。シフト部サイリスタＴ1 のゲートは、電流制限用抵抗ＲS を経て画像データφS 入力端子に接続されている。シフト部サイリスタのカソードは、電流制限用抵抗Ｒ１，Ｒ２をそれぞれ経て、交互に２本の転送用クロックパルスφ１，φ２配線２１０，２１１に接続されている。
【０００５】
発光部サイリスタのカソードは、電流制限用抵抗ＲI を経て、発光信号φI 配線２１５に接続されている。
【０００６】
図１では、クロックパルスは２相φ１，φ２であるが、３相以上でもよい。一般に、多点点灯型自己走査型発光素子アレイにおいてクロックパルスをＭ相とした場合、Ｍ個おきにしか発光部サイリスタが存在しないため、１画素あたり、Ｍ＋１個の発光部サイリスタが必要となり、集積度を高めにくかった。また、シフト部サイリスタは、Ｍ個おきにしかデータが書き込めないため、データ転送が遅いという問題点があった。
【０００７】
さらに、この多点点灯型自己走査型発光素子アレイを光プリンタヘッドとして使う場合、自己走査型発光素子アレイチップを搭載した基板と駆動回路基板とを分離した構造とすると、１チップあたり１本の画像データφS 配線をチップ搭載基板から取り出さなければならない。例えば、Ｍ＝４のチップを６０個使った光プリンタヘッド（１２００ｄｐｉ，２５６発光点のチップ６０個で、Ａ３用ヘッドの大きさに相当）では、データφS 配線が６０本、その他の駆動配線７本（φ１〜φ４，ＶGA，ＧＮＤ，φI ）の併せて６７本の配線が必要である。
【０００８】
また、この多点点灯型自己走査型発光素子アレイは、全発光点が同時に点灯できる構造となっているため、１チップ２５６発光点が全点灯した場合、各発光点に電流が１０ｍＡずつ流れると、発光信号φI 配線には２．５６Ａの電流が流れることとなり、φI 配線は相当の電流容量が必要である。また、ヘッドとしても、６０チップで１５０Ａであり、φI 配線を駆動するドライバはやはり相当な駆動能力を要する。
【０００９】
本発明の目的は、画像データの転送速度が速い自己走査型発光素子アレイチップを提供することにある。
【００１０】
本発明の他の目的は、光書込みヘッドの配線数を少なくすることのできる自己走査型発光素子アレイチップを提供することにある。
【００１１】
本発明の他の目的は、発光点の全部が同時に点灯することのない構造の自己走査型発光素子アレイチップを提供することにある。
【００１２】
本発明の他の目的は、上記のような自己走査型発光素子アレイチップを用いた光書込みヘッドを提供することにある。
【００１３】
本発明の他の目的は、上記の自己走査型発光素子アレイチップおよび光書込みヘッドの駆動方法を提供することにある。
【００１４】
本発明の他の目的は、上記の光書込みヘッドを用いた光プリンタを提供することにある。
【発明の開示】
【課題を解決するための手段】
【００１５】
本発明の代表的な自己走査型発光素子アレイチップは、Ｐ個（Ｐは整数）の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、各第１のサイリスタのアノード／カソードを、Ｍ相（Ｍは２以上の整数）のクロックパルスを与えるＭ本のクロックパルス配線に、抵抗を介して位相を１つずつずらして接続し、１番目の第１のサイリスタのゲートに画像データ入力端子を接続したシフト部と、Ｐ個の第２の３端子発光サイリスタを１次元に配列し、各第２のサイリスタのゲートを、前記シフト部の対応する第１のサイリスタのゲートに接続し、前記Ｐ個の第２のサイリスタを、連続するＰ／Ｎ個ずつのＮ個のグループに分け、Ｎ本の発光信号線に対し、ｎ番目のグループ（１≦ｎ≦Ｎ）の各第２のサイリスタのアノード／カソードを、抵抗を介してｎ番目の発光信号配線に接続した発光部とを備える。
【００１６】
本発明の代表的な光書込みヘッドは、１次元に配列された自己走査型発光素子アレイチップと、前記全てのチップの電源配線が接続される１本の共通電源配線と、前記全てのチップの第１の発光信号配線が接続される１本の第１の共通発光信号配線と、前記全てのチップの第２の発光信号配線が接続される１本の第２の共通発光信号配線と、前記複数個のチップを、連続するＱ個ずつのブロックに分け、各ブロックのチップのＭ本のクロックパルス配線が位相を１つずつずらして接続されるＭ本の共通クロックパルス配線と、各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される複数本の共通データ配線とを備える。
【発明の効果】
【００１７】
本発明によれば、画像データの転送速度が速く、かつ全部の発光点が同時に発光することのない自己走査型発光素子アレイチップを提供することができ、さらには、光プリンタヘッドの配線数を少なくすることのできる自己走査型発光素子アレイチップを提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例を、図面を参照して説明する。
【実施例１】
【００１９】
本実施例の２５６発光点の自己走査型発光素子アレイチップの等価回路を図２に示す。４相クロックパルスφ１，φ２，φ３，φ４を用いる例である。図からわかるように、シフト部サイリスタＴと発光部サイリスタＬとは１対１に対応している。図中１は、シフト部を構成する１単位を示し、サイリスタ４１，抵抗４２，４４，ダイオード４３よりなり、２は発光部を構成する１単位を示し、サイリスタ４５，抵抗４６よりなる。また図中、１７は電源ＶGA端子，１４はデータφS 入力端子、１０はクロックパルスφ１端子、１１はクロックパルスφ２端子、１２はクロックパルスφ３端子、１３はクロックパルスφ４端子、１８はＧＮＤ端子である。４７は、データφS 入力端子１４に接続された電流制限用抵抗である。
【００２０】
φI 配線は、中央で左右に分かれている。左側のφI 配線を２１５で、右側のφI 配線を２１６で示す。これら配線は、左側のφI Ｌ端子１５，右側のφI Ｒ端子１６にそれぞれ接続されている。
【００２１】
図１のチップを、ｐ型基板上のＰＮＰＮ構造で実現した構造を、図３，図４に示す。図３は、チップの平面図、図４（Ａ），（Ｂ）は、１対１に対応しているシフト部の１単位と発光部の１単位とを示す平面図およびＸ−Ｘ線断面図である。
【００２２】
この自己走査型発光素子アレイチップは、ｐ型ＧａＡｓ基板３０上に、ｐ型ＧａＡｓアノード層３１，ｎ型ＧａＡｓゲート層３２，ｐ型ＧａＡｓゲート層３３，ｎ型ＧａＡｓカソード層３４が順次積層されて、ＰＮＰＮ構造を形成している。図中、３５はｎ型用オーミック電極、３６はｐ型用オーミック電極、３７は裏面電極である。
【００２３】
図２の自己走査型発光素子アレイチップを駆動する駆動波形の一例を、図５〜図８に示す。図５，図６，図７，図８の順に波形が連続している。
【００２４】
画像データφS を、クロックパルスφ１がＬとなるタイミングでＨとすると、シフト部サイリスタＴ1 がオンする。また、データφS をＬにすると、シフト部サイリスタＴ1 はオンしない。サイリスタＴ1 のオン状態は、クロックパルスφ２がＬとなることでサイリスタＴ2 に移り、クロックパルスφ３，φ４を順にＬとすることで、オン状態はサイリスタＴ3 からサイリスタＴ4 へと移る。続いて、クロックパルスφ１が再びＬとなったとき、オン状態はサイリスタＴ5 に移り、このタイミングでデータφS 端子１４にデータφS を与えることで、サイリスタＴ1 のオン／オフが決まる。この動作を繰り返し、最初のデータがサイリスタＴ256 まで移ったところで、図５に示すように、クロックパルスφ４の電圧をＬに固定し（クロックパルスφ１〜φ３はＨ）、発光信号φI ＬをＬとすると、オンしているシフト部サイリスタに対応する発光部サイリスタＬ4n（ｎ＝１〜３２）が同時に点灯する。続いて、発光信号φI ＬをＨとした後、発光信号φI ＲをＬとすることで、サイリスタＬ4n（ｎ＝３３〜６４）が同時に点灯する。
【００２５】
次にクロックパルスφ１〜φ４および発光信号φI Ｒ，φI ＬをすべてＨにしたのち、図６に示すように、データφS 端子１４にデータを与えながら最初のデータがサイリスタＴ255 まで移ったところでクロックパルスφ３の電圧をＬに固定し（クロックパルスφ１，φ２，φ４はＨ）、サイリスタＬ4n-1（ｎ＝１〜３２および３３〜６４）を点灯させる。
【００２６】
続いて、図７に示すように、サイリスタＴ254 まで移ったところでクロックパルスφ２の電圧をＬに固定し（クロックパルスφ１，φ３，φ４はＨ）、サイリスタＬ4n-2（ｎ＝１〜３２および３３〜６４）を点灯させる。
【００２７】
続いて、図８に示すように、サイリスタＴ253 まで移ったところでクロックパルスφ１の電圧をＬに固定し（クロックパルスφ２，φ３，φ４はＨ）、サイリスタＬ4n-3（ｎ＝１〜３２および３３〜６４）を点灯させる。
【００２８】
以上のような構造および駆動方法により、２５６個の発光点を８回にわけて最大３２個ずつ点灯させることができる。したがって、チップの発光信号配線２１５，２１６には大きな電流が流れることはない。
【００２９】
図９は、この自己走査型発光素子アレイチップを用いた光プリンタヘッドの構成を示す。図９（Ａ）は、１個のチップの端子（ボンディングパッド）の配置を、図９（Ｂ）は光プリンタヘッドの等価回路を示す。図９（Ａ）において、６０は、発光点アレイを示す。
【００３０】
光プリンタヘッドを組み立てるとき、４個のチップを１ブロックとして接続した。ここで、チップ数４個は、φ１〜φ４の４本のクロック配線数に対応して決めている。図９（Ｂ）において、チップは＃１〜＃１０まで描いてあるが、チップ＃１〜４が第１ブロック、チップ＃５〜８が第２ブロックである。
【００３１】
まず、すべてのチップの発光信号φI Ｌ端子１５，発光信号φI Ｒ端子１６，電源ＶGA端子１７，裏面共通電極端子１８は、それぞれφI Ｌ配線１１５，φI Ｒ配線１１６，電源ＶGA配線１１７，ＧＮＤ配線１１８に接続される。
【００３２】
第１ブロックのチップのデータφS 端子１４は、第１のデータφS 配線１１４−１に、第２ブロックのチップのデータφS 端子１４は、第２のデータ入力配線１１４−２に、第３ブロックのチップのデータφS 端子１４は、第３のデータ入力配線１１４−３に接続されている。
【００３３】
第１，第２ブロックの１番目のチップ＃１，＃５のクロックパルスφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルス配線１１０，１１１，１１２，１１３に接続されている。
【００３４】
第１，第２ブロックの２番目のチップ＃２，＃６のクロックパルスφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルス配線１１１，１１２，１１３，１１０に接続されている。
【００３５】
第１，第２ブロックの３番目のチップ＃３，＃７のクロックパルスφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルス配線１１２，１１３，１１０，１１１に接続されている。
【００３６】
第１，第２ブロックの４番目のチップ＃４，＃８のクロックパルスφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルス配線１１３，１１０，１１１，１１２に接続されている。
【００３７】
さて、このチップ列に図１０で示す電圧波形φ（１１０），φ（１１１），φ（１１２），φ（１１３），φS （１１４），φI Ｌ（１１５），φI Ｒ（１１６）を与える。数字は、図９（Ａ）の配線の番号を示している。
【００３８】
各チップ毎にクロックパルス配線１１０〜１１４とクロックパルス端子１０〜１４の接続が異なるため、各チップ＃１〜＃４が受ける電圧波形は、それぞれ図１１〜図１４に示すようになる。すなわち、クロックパルスφ（１１０）がＬとなることにより、チップ＃１のクロックパルスφ１がＬとなり、画像データφS （１１４−１）の第１データＳ1 がチップ＃１のシフト部サイリスタＴ1 に読み込まれる。次にチップ＃１のクロックパルスφ２がＬとなることで、第１データＳ1 はチップ＃１のシフト部サイリスタＴ2 に移され、同時にチップ＃２のシフト部サイリスタＴ1 に画像データφS （１１４−１）の第２データＳ2 が読み込まれる。このように、順に画像データφS （１１４−１）のデータは各チップ＃１〜＃４のシフト部サイリスタＴ1 に読み込まれ、順に隣に移されていく。このことにより、シリアルデータである画像データは、後ろ詰めで各チップのシフト部サイリスタ上にオン／オフの状態として展開される。第１データＳ1 がチップ＃１の最終ビット（２５６番）まで達すると、転送を止め、発光信号φI ＬをＬとし、各チップ＃１〜＃４の左半分のシフト部情報を発光点の発光／非発光で出力する。続いて発光信号φI ＬをＨとした後、発光信号φI ＲをＬとすることで、チップ右半分のシフト部情報を発光点の発光／非発光で出力する。
【００３９】
次に、一度全クロックパルスをＨとし、全データをリセットした後、今度は、図１５に示すように、クロックパルスφ（１１１），（１１２），（１１３），（１１０）の順でＬとする波形を加えながら、画像データをチップ上に展開し、発光部を点灯させる。
【００４０】
続いて、図１６に示すように、クロックパルスφ（１１２），（１１３），（１１０），（１１１）の順でＬとする波形を加えながら、画像データをチップ上に展開し、発光部を点灯させる。
【００４１】
最後に、図１７に示すように、クロックパルスφ（１１３），（１１０），（１１１），（１１２）の順でＬとする波形を加えながら画像データをチップ上に展開し、発光部を点灯させる波形を与えることにより、１ラインのうち４チップの受け持つ全データがチップ上に展開され、発光として出力される。
【００４２】
このときのデータの展開の仕方を図１８に示す。図中、縦の列はチップ＃１〜４を表す。チップ＃１には［００］、チップ＃２には［０１］、チップ＃３には［０２］、チップ＃４には［０３］という番地を振って示す。また、横の行は、各チップの発光点番号を示す。発光点番号は、データ端子側が若い番号になるように振られている。発光点は２５６個で、番地は［００］〜［ＦＦ］とした。各ｄ（ｘｘｙｙ）の表記は、［ｘｘ］番地のチップの［ｙｙ］番地の発光点の画像データ（０／１）を示す。
【００４３】
図１８において、データ展開は、左上のブロックの発光点ｄ（００ＦＦ）から、矢印で示すように、右下のブロックの発光点ｄ（０２００）まで行われる。
【００４４】
図１８のデータ展開を数式で表すと、
Ｐ個の発光点／チップ，Ｑ個のチップ／ブロックとして、Ｃ番目のチップのＮ番目の発光点に書き込むデータを、１本のデータφs 配線でシリアルに伝送する場合のＤ番目のデータに対応させると、
【００４５】
【数３】
2005026617.tif 000003
【００４６】
となる。なお、Ｑはクロックパルスの相数Ｍに等しくなるように選ばれる。
【００４７】
実際には、このデータ展開は１通りではなく、どのチップからデータを与え始めるか、右上方向にデータを拾っていく（図１８の例）か、左上方向に拾っていくかによってなん通りかの展開方法がある。このため、より一般的には、
【００４８】
【数４】
2005026617.tif 000004
【００４９】
なお、データの順序によって、クロックパルスφ１〜φ４の与え方も変える必要がある。また、チップ番号の順にチップを配列する必要は必ずしもない。
【００５０】
さらに、データを２回以上に分けて送ってもよい。例えば、図１８では４発光点に１個の割合でデータを書き込んだが、図１９に示すように８発光点に１個の割合で書き込んでも良い。このようにデータを分けて書き込むことにより、同時に点灯する発光点数が減るため、ヘッドの光出力は減るが、最大駆動電流を小さくできるため駆動回路の能力が小さくて済む。
【００５１】
いま、図１８のデータ展開方法を用いて１２００ｄｐｉ，Ａ３横サイズを毎分１００枚（５００ｍｍ／ｓ）で印字する場合、１ラインに与えられた時間は、約６１．４μｓである。４回のデータ展開・露光で１本のラインを描くので、１回分に与えられる時間は、６１．４／４＝１５．４μｓとなる。さて、１回のデータ展開には、１回の転送に５０ｎｓ必要として、１２．８μｓが必要となる。したがって、露光に与えられる時間は、１５．４−１２．８＝２．６μｓであり、発光信号φI 配線を左右に分けるので、ｔ＝１．３μｓの露光時間となる。１発光点あたりの光出力をｐ＝５０μＷ、画素面積Ｓ＝（２１．１５μｍ）2 としたときの露光量は、ｐｔ／Ｓ＝０．１４Ｊ／ｍ2 となる。さらに結像用に透過率４％のロッドレンズを用いたときの露光量は、５．５ｍＪ／ｍ2 となる。これは、標準的な感光ドラムを感光させるのに十分な露光量である。
【００５２】
本実施例では、２つのグループに分けた自己走査型発光素子アレイチップの例について説明したが、１つであっても、あるいは３つ以上のグループに分けても同様な効果が得られる。
【実施例２】
【００５３】
実施例１では、Ｍ本のクロックパルス配線のある自己走査型発光素子アレイチップを使って、Ｍ個のチップを１ブロックとすることで、データφS 配線１１４の数をＭチップあたり１本で済むようにした。本実施例では、２Ｍ個のチップに対して１本のデータφS 配線で済むようにする。
【００５４】
このような自己走査型発光素子アレイチップの等価回路図を、図２０に示す。この回路では、シフト部のサイリスタＴ0 が図２の等価回路に付け加わり、クロックパルスφ１〜φ４配線へ各シフト部サイリスタの結線が１個ずつずれている。また、チップ結線は、図２１に示すようにチップ＃１〜＃８を第１ブロックとして、各チップのデータφS 入力端子１４は、データφS 配線１１４−１に接続されている。
【００５５】
チップ＃１のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１０，１１１，１１２，１１３に接続されている。
【００５６】
チップ＃２のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１１，１１２，１１３，１１０に接続されている。
【００５７】
チップ＃３のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１２，１１３，１１０，１１１に接続されている。
【００５８】
チップ＃４のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１３，１１０，１１１，１１２に接続されている。
【００５９】
チップ＃５のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１０，１１３，１１２，１１１に接続されている。
【００６０】
チップ＃６のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１３，１１２，１１１，１１０に接続されている。
【００６１】
チップ＃７のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１２，１１１，１１０，１１３に接続されている。
【００６２】
チップ＃８のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１１，１１０，１１３，１１２に接続されている。
【００６３】
その他の配線は、図９と同じである。
【００６４】
ここで、クロックパルスφ配線１１０，１１１，１１２，１１３は、チップ＃１〜＃４では、
【００６５】
【表１】
2005026617.tif 000005
【００６６】
の順番でφ１〜φ４端子に接続されている。
【００６７】
一方、チップ＃５〜＃８は、
【００６８】
【表２】
2005026617.tif 000006
【００６９】
の順番でφ１〜φ４端子に接続されている。表１に比べて、矢印の方向が逆になる。
【００７０】
４本のクロックパルスφ配線１１０，１１１，１１２，１１３では、
【００７１】
【表３】
2005026617.tif 000007
【００７２】
の順番でＬパルスが与えられたときに、チップ＃１〜＃４ではデータが回路図の右方向に転送される。
【００７３】
また、
【００７４】
【表４】
2005026617.tif 000008
【００７５】
の順番でＬパルスが与えられたときに、チップ＃５〜＃８ではデータが回路図の右方向に転送される。
【００７６】
したがって、表３または表４のように４本のクロックパルスφ配線のＬパルスを与えると、チップ＃１〜＃４か、チップ＃５〜＃８のいずれかは、サイリスタＴ0 がオンしてもデータを右側に送れず、結局無効となる。したがって、表３，表４のようにＬパルスを与える順番を切り換えれば、１本のデータφS 配線から８チップに対してデータを分配できる。
【実施例３】
【００７７】
実施例２のチップ構成２つ分を１チップの中に組み込んだ例を図２２に示す。図からわかるように、シフト部サイリスタＴ128 とＴ129 との間でシフト部が２つに分かれている。図において、右側のシフト部には、データφS 入力端子１９が設けられる。なお、図２０とは異なり、φI 配線は左右に分けることなく、１本のφI 配線としている。
【００７８】
この回路では、φ１→φ２→φ３→φ４→φ１の順でパルスを与えると、左半分の回路で発光点が右方向にシフトしていき、φ１→φ４→φ３→φ２→φ１の順でパルスを与えると、右半分の回路で発光点が左方向にシフトしていくことになる。
【００７９】
このチップを使うことにより、左半分の１２８ビット分のデータ書込みと、右半分の１２８ビットのデータの書込みとを、クロックパルスφ１〜φ４の順番によって別々に行えるため、φI 配線を分ける必要がない。この構成は、シフト部のサイリスタ間の結合にダイオード結合を使っているが、抵抗結合でも良い。
【実施例４】
【００８０】
図２３に示すように、チップにデータ出力端子２０を設けることにより、複数のチップを１つのチップのように扱える。なお、このチップは、図２のチップにおいて発光信号φI 配線を１本にしたものである。図２４には、４個のチップを１チップとして扱い、１６チップで１ブロックとした例を示す。
【００８１】
図からわかるように、４個のチップ間で、データ出力端子２０が、隣接するチップのデータ入力端子１４に接続されている。また、４個のチップ単位で、φ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、クロックパルスφ配線１１０，１１１，１１２，１１３に、接続状態を変えて結線されている。
【実施例５】
【００８２】
実施例１の光プリンタヘッド（図９）を駆動する場合を考える。Ａ３サイズ用ヘッドで６０チップ、１チップあたり２５６発光点として、最大この発光点の１／８が一斉に点灯する。すなわち、最大１９２０発光点が同時に点灯することになる。１発光点あたり１０ｍＡの電流が流れるとして、１９Ａもの電流をφI ドライバは駆動しなければならない。このためには大きな電流駆動能力のドライバ回路を準備し、また、配線抵抗などによる電圧降下の影響を極力避けなければならない。たとえば、−３．３Ｖの電源電圧で駆動する場合、全点灯と無点灯時の電圧降下の差を１％に抑えるには、配線抵抗も含む電源の出力インピーダンスを２ｍΩ程度に抑えなければならず、実現にはコストがかかる。
【００８３】
そこで、図２５に示すように、図２０のチップを用いて、各チップの左右のφI Ｌ端子１５，φI Ｒ端子１６を、ドライバＩＣ２００の端子（２０１−１）〜（２０１−２０）に接続した。なお、出力端子の数は、１２０個であるが、図を簡単にするため、２０個のみ示してある。このようにチップ単位で発光信号φI Ｌ，φI Ｒを供給することにより、同時に点灯する発光点は最大３２個となり、高々３２０ｍＡの電流を駆動すればよい。
【００８４】
このドライバＩＣ２００とチップとの間の配線数は、本実施例の場合、１チップあたり２本であり、６０チップの場合１２０本の結線が必要となるため、ドライバＩＣ２００をヘッドに内蔵することが望ましい。また、ドライバＩＣ２００は、チップ搭載基板の長手方向の両端または片端におかれることが望ましい。
【００８５】
ドライバＩＣ２００の構成例を図２６に示す。図面を簡単にするため、ドライバは１２個の出力端子を有するものとする。ドライバＩＣ２００は、１個のシフトレジスタ２１０，１２個のＯＲゲート２１１，１２個の電流バッファ２１２から構成されている。シフトレジスタ２１０を、シフトレジスタコントロール端子２０２（クロック入力），２０３（クリア），２０５（シフトレジスタデータ入力）がコントロールする。各ビットの出力は、ＯＲゲート２１１で、データ幅入力２０４とＯＲをとり、電流バッファ２１２を介して出力される。
【００８６】
駆動波形例を図２７に示す。図２７は、８チップを１ブロックとしてデータをシフト部に書き込んだ後、発光信号φI Ｌ，φI Ｒ配線毎に順次点灯するように、発光信号φI Ｌ，φI Ｒ（２１１−１）〜（２１１−１２）が順にＬになる。これらの発光信号は、クリア信号Ｖ（２０３），クロック信号Ｖ（２０２），データ幅信号Ｖ（２０４），データ信号Ｖ（２０５）によってコントロールされる。本実施例では、クロック信号Ｖ（２０２）とデータ幅信号Ｖ（２０４）とは同じ波形とした。
【００８７】
さて、シフト部へのデータ展開が終わるときに、クリア信号Ｖ（２０３）をＬとし、シフトレジスタ２１０をクリアする。次にシフトレジスタ入力データ信号Ｖ（２０５）をＬとし、クロック信号Ｖ（２０２）で、Ｌのデータをシフトレジスタの１段目に格納する。このＬ出力と、データ幅信号Ｖ（２０４）のＯＲが発光信号φI Ｌ（２０１−１）となって出力される。続いて、クロック信号Ｖ（２０２）がＨとなり、再びＬとなると、シフトレジスタのＬデータは第２ビットに転送され、発光信号φI Ｒ（２０１−２）が出力される。ここで、各φI 配線がＬとなる時間はデータ幅信号Ｖ（２０４）で決められるため、チップ毎の光量の時間積分量を調整することができる。
【００８８】
本実施例では、シフトレジスタを用いた回路を示したが、カウンタ＋デコーダを用いてもよく、また、デコーダだけでもよい。
【実施例６】
【００８９】
実施例５の光プリンタヘッド（図２５）では、１チップあたり２個の３２０ｍＡを駆動できるドライバが必要となる。大電流を駆動できるドライバはオン抵抗を小さくするためチップ面積が大きくなる。このようなドライバが１２０個必要とされ、ドライバＩＣのコストが高くなる。そこで、大電流を駆動するドライバの個数を減らすために図２８のチップを構成した。図２のチップの構成とは、シフト部サイリスタ４１と発光部サイリスタ４５との間に抵抗４８が設けられ、また発光許可信号配線１２１が設けられ、発光部サイリスタ４５と発光許可信号配線１２１との間に抵抗４９が設けられており、発光信号φI 配線が１本で構成されている点が異なっている。なお、図２８において、２１は発光許可信号端子である。
【００９０】
図２８の回路を、図２９，図３０の構成で実現した。図２９は、チップの平面図、図３０（Ａ），（Ｂ）は、１対１に対応しているシフト部の１単位と発光部の１単位とを示す平面図およびＹ−Ｙ線断面図である。図２９において、図２８と同一の構成要素には、同一の参照番号を付して示し、また図３０（Ａ），（Ｂ）において、図４（Ａ），（Ｂ）と同一の構成要素には、同一の参照番号を付して示してある。
【００９１】
第ｎ番目のビットを図３１に抜き出して示す。抵抗４２の抵抗値をＲg 、抵抗４４の抵抗値をＲkt、抵抗４８の抵抗値をＲa 、抵抗４６の抵抗値をＲkl、抵抗４９の抵抗値をＲb とする。
【００９２】
また、シフト部サイリスタＴn のゲート電圧をＶGT、発光部サイリスタＬn のゲート電圧をＶGLとする。
【００９３】
電源端子１７は−３．３Ｖに、発光信号φI 端子１５は０Ｖとする。シフト部サイリスタＴn のオン／オフと、発光許可信号端子２１のレベルＶ（２１）と、発光部サイリスタＬn のゲート電圧ＶGLと、シフト部サイリスタＴn のゲート電圧ＶGTとの関係を表５に示す。
【００９４】
【表５】
2005026617.tif 000009
【００９５】
ここで、シフト部サイリスタＴn ＝ＯＮかつ発光許可信号Ｖ（２１）＝０以外では、発光部サイリスタＬn が点灯できないようにＲa ，Ｒb ，Ｒg は決められる。Ｔn ＝ＯＮかつＶ（２１）＝ＶL と、Ｔn =ＯＦＦかつＶ（２１）＝０のときの発光部サイリスタＬn のゲート電圧ＶGLは、いずれもＶL に近い方が望ましい。このためには、Ｒa ，Ｒb ≫Ｒg とすればよいが、Ｒa ，Ｒb をむやみに大きくできない場合は、両条件でのＶGLが等しくなるように選べばよい。すなわち、
Ｒa ／（Ｒa ＋Ｒb ）＝Ｒb ／（Ｒg ＋Ｒa ＋Ｒb ）
ここでは、比率だけが問題となるので、両辺をＲg で割ると、
（Ｒb ／Ｒg ）2 ＝（Ｒa ／Ｒg ）＋（Ｒa ／Ｒg ）2
という関係となる。例えば、Ｒa ／Ｒg ＝３とすると、Ｒb ／Ｒg ＝１２0.5 となる。ＶL ＝−３．３Ｖとして、この場合の電圧関係を表６に示す。
【００９６】
【表６】
2005026617.tif 000010
【００９７】
発光部サイリスタは、ゲートの電圧よりも、しきい値Ｖthだけ低い電圧がカソードにかかるとオンする。いま、Ｖth＝１．５Ｖとすると、φI 配線に−１．５〜−３．０３Ｖの電圧を印加した場合、Ｔn ＝ＯＮ、Ｖ（２１）＝０のチップのφI 配線のうち、シフト部の指定した発光点が点灯できる。
【００９８】
なお、φI 配線だけパルスのＬレベル電圧が異なるのでは使いにくい場合、図３２に示すように、発光部サイリスタＬn のゲートに１段分のダイオードＤS を設けてもよい。この場合、ダイオードＤs の電圧降下分だけ発光部サイリスタのオン電圧がシフトし、他のクロックと同様、Ｌレベルが−３．３Ｖのパルス電圧で動作可能である。
【００９９】
図２８のチップを用いて、光プリンタヘッドを構成した。図３３（Ａ），（Ｂ）には、チップの出力端子とヘッドの等価回路を示す。ヘッドには、発光許可信号を駆動するドライバＩＣ２２０が内蔵される。ＩＣドライバ２２０の構成を図３４に示す。ドライバＩＣは、１個のシフトレジスタ２３０と、８個の電流バッファ２３２とで構成される。図中、（２２１−１）〜（２２１−８）はドライバＩＣ出力端子、２２２はドライバＩＣクロック入力、２２３はクリア入力、２２５はシフトレジスタデータ信号を示している。図２５のドライバＩＣ２００は、φI 配線を直接駆動するため、大きな電流駆動能力が必要であったが、ドライバＩＣ２２０は、発光許可信号配線をドライブするだけなので、ドライブ能力は小さくても良い。例えば、図３１のＲg ＋Ｒa ＋Ｒb ＝３００ｋΩ程度に選べば、発光許可信号端子２１は、３ｍＡ程度でドライブ可能である。
【０１００】
図３５に駆動波形を示す。Ｖ（２２１−１）〜Ｖ（２２１−８）は、ドライバＩＣ出力端子の電圧を、Ｖ（２２３）はクリア信号の電圧を、Ｖ（２２２）はクロック信号の電圧を、Ｖ（２２５）は入力データの電圧を示している。
【０１０１】
図２５の発光電流φI をドライブするドライバ２００では、３２０〜６４０ｍＡといった大電流をドライブする必要があるが、本実施例のドライバ２２０は、１ヘッドに１個（必要に応じて、２〜８個）あればよく、ドライバＩＣ２００に比べてドライバＩＣを小型化できる。
【０１０２】
以上、アノードコモン型の回路で説明したが、カソードコモン型の回路であっても、電圧の極性が異なるだけで、同様に用いることができる。また、−３．３Ｖ系の電源電圧での例を示したが、他の電源電圧であっても同様である。
【実施例７】
【０１０３】
次に、以上に説明した光プリンタヘッドを用いた光プリンタについて説明する。図３６は、このような光プリンタヘッド１４０を備える光プリンタの構成を示す。円筒形の感光ドラム１４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１４４で一様に帯電させる。そして、光プリンタヘッド１４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器１４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１５０でカセット１５２中から送られてきた用紙１５４上に、トナーを転写する。用紙は、定着器１４６にて熱等を加えられ定着され、スタッカ１５８に送られる。一方、転写の終了したドラムは、消去ランプ１６０で帯電が全面にわたって中和され、清掃器６２で残ったトナーが除去される。
【図面の簡単な説明】
【０１０４】
【図１】従来の多点点灯型の自己走査型発光素子アレイチップの等価回路を示す図である。
【図２】２５６発光点の自己走査型発光素子アレイチップの等価回路を示す図である。
【図３】図１のチップを、ｐ型基板上のＰＮＰＮ構造で実現した構造を示す図である。
【図４】図３のシフト部の１単位と発光部の１単位とを示す平面図および断面図である。
【図５】図２の自己走査型発光素子アレイチップを駆動する駆動波形の一例を示す図である。
【図６】図２の自己走査型発光素子アレイチップを駆動する駆動波形の一例を示す図である。
【図７】図２の自己走査型発光素子アレイチップを駆動する駆動波形の一例を示す図である。
【図８】図２の自己走査型発光素子アレイチップを駆動する駆動波形の一例を示す図である。
【図９】図２の自己走査型発光素子アレイチップを用いた光プリンタヘッドの構成を示す図である。
【図１０】図９の光プリンタヘッドに供給される信号の波形を示す図である。
【図１１】チップ＃１が受ける信号の波形を示す図である。
【図１２】チップ＃２が受ける信号の波形を示す図である。
【図１３】チップ＃３が受ける信号の波形を示す図である。
【図１４】チップ＃４が受ける信号の波形を示す図である。
【図１５】図９の光プリンタヘッドに供給されるクロックパルスの波形を示す図である。
【図１６】図９の光プリンタヘッドに供給されるクロックパルスの波形を示す図である。
【図１７】図９の光プリンタヘッドに供給されるクロックパルスの波形を示す図である。
【図１８】データ展開を説明する図である。
【図１９】他のデータ展開を説明する図である。
【図２０】他の自己走査型発光素子アレイチップの等価回路図である。
【図２１】図２０のチップを用いた光プリンタヘッドの構成を示す図である。
【図２２】他の自己走査型発光素子アレイチップの等価回路図である。
【図２３】他の自己走査型発光素子アレイチップの等価回路図である。
【図２４】図２３のチップを用いた光プリンタヘッドの構成を示す図である。
【図２５】発光信号φI Ｌ，φI Ｒの供給にドライバＩＣを用いた光プリンタヘッドの構成を示す図である。
【図２６】図２５のドライバＩＣの構成を示す図である。
【図２７】図２５の光プリンタヘッドの駆動波形を示す図である。
【図２８】他の自己走査型発光素子アレイチップの等価回路図である。
【図２９】図２８のチップを、ｐ型基板上のＰＮＰＮ構造で実現した構造を示す図である。
【図３０】図２９のシフト部の１単位と発光部の１単位とを示す平面図および断面図である。
【図３１】図２８のｎ番目のビットを抜き出して示す回路図である。
【図３２】図３１の回路の変形例を示す図である。
【図３３】発光許可信号の供給にドライバＩＣを用いた光プリンタヘッドの構成を示す図である。
【図３４】図３３のドライバＩＣの構成を示す図である。
【図３５】図３３の光プリンタヘッドの駆動波形を示す図である。
【図３６】光プリンタの構成を示す図である。
【符号の説明】
【０１０５】
１０  クロックパルスφ１端子
１１  クロックパルスφ２端子
１２  クロックパルスφ３端子
１３  クロックパルスφ４端子
１４  データφS 入力端子
１５  発光信号φI Ｌ端子
１６  発光信号φI Ｒ端子
１７  電源ＶGA端子
１８  ＧＮＤ端子
４１，４５  サイリスタ
４２，４４，４６  抵抗
４３  ダイオード
４７  電流制限用抵抗
１１０，１１１，１１２，１１３  クロックパルス配線
２１５  発光信号φI 配線
２１６  φI Ｒ配線
１１７  電源配線
１１８  ＧＮＤ配線
【図１】
2005026617.tif 000013
【図２】
2005026617.tif 000014
【図３】
2005026617.tif 000015
【図４】
2005026617.tif 000016
【図５】
2005026617.tif 000017
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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