(57)【要約】【課題】  電流供給能力が小なる入力であっても、オフセット補正された高精度な電圧出力を可能とする差動増幅回路を得る。【解決手段】  第１及び第２の入力端子３、４と出力端子２とを有する差動増幅器において、第１の入力端子を正相入力端子とし、第２の入力端子を逆相入力端子とする第１の状態と、第１の入力端子を逆相入力端子とし、第２の入力端子を正相入力端子とする第２の状態とを切替え制御し、また一端が所定の電源端子に接続された容量素子５を設け、第１の状態において第１の入力端子に入力電圧を供給し、容量の他端を第２の入力端子及び出力端子と接続し、第２の状態において、第１の入力端子と出力端子を接続し、容量の他端を第２の入力端子と接続するよう制御する。これにより、入力電圧が容量に接続されることなく、第１の状態において、オフセット検出動作が行われ、第２の状態において、オフセット補正動作が行われる。【選択図】      図１                                                  
2005110065.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の入力端子と出力端子とを有する差動増幅手段と、
一端が所定の電源端子に接続され、他端が前記第２の入力端子に接続された容量素子と、
前記第１の入力端子を正相入力端子とすると共に、前記第２の入力端子を逆相入力端子とし、かつ前記第１の入力端子に入力電圧を供給すると共に、前記第２の入力端子と前記出力端子とを接続する第１の状態と、前記第１の入力端子を逆相入力端子とすると共に、前記第２の入力端子を正相入力端子とし、かつ前記第１の入力端子と前記出力端子とを接続する第２の状態とに切替え制御する制御手段とを含むことを特徴とする差動増幅回路。
【請求項２】
前記第１の状態において、前記第１の入力端子に供給される入力電圧を増幅した電圧を前記容量素子に蓄積し、前記第２の状態において、前記第２の入力端子に供給される前記容量素子に蓄積した電圧を増幅した電圧を前記出力端子に出力するようにしたことを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記出力端子と負荷との間に設けられたスイッチを更に含み、
前記制御手段は、前記第１の状態において、前記スイッチをオフとすることを特徴とする請求項１または２記載の差動増幅回路。
【請求項４】
回路入力端子及び回路出力端子と、
第１及び第２のトランジスタからなる差動トランジスタ対と、前記差動トランジスタ対を駆動する定電流源と、前記差動トランジスタ対の出力対と接続された能動負荷と、前記出力対の信号に基づいて前記回路出力端子に信号を出力する出力回路とを有する差動増幅手段と、
前記差動トランジスタ対の入力対の一方と前記回路入力端子及び前記回路出力端子のそれぞれとを接続する第１及び第２のスイッチと、
前記入力対の他方と前記回路出力端子とを接続する第３のスイッチと、
前記出力対のそれぞれを前記出力回路と接続する第４及び第５のスイッチと、
一端が所定の電源端子に接続され、他端が前記入力対の他方と接続された容量素子とを含むことを特徴とする差動増幅回路。
【請求項５】
前記第１のスイッチ、前記第３のスイッチ、前記第４のスイッチがオン、前記第２のスイッチ、前記第５のスイッチをオフとする第１の状態と、前記第１のスイッチ、前記第３のスイッチ、前記第４のスイッチがオフ、前記第２のスイッチ、前記第５のスイッチがオンとする第２の状態とを切替え制御する制御手段を更に含むことを特徴とする請求項４記載の差動増幅回路。
【請求項６】
前記第１の状態において、前記入力対の一方に前記回路入力端子から供給される入力電圧に基づいて増幅された電圧を前記容量素子に保持し、前記第２の状態において、前記入力対の他方に供給される前記容量素子に保持した電圧に基づいて増幅された電圧を前記回路出力端子に出力することを特徴とする請求項５記載の差動増幅回路。
【請求項７】
前記能動負荷は、ゲート及びソースがそれぞれ共通接続された第３及び第４のトランジスタからなるトランジスタ対と、前記出力対の一方と接続された前記第３のトランジスタのドレインと前記トランジスタ対のゲートとを接続する第６のスイッチと、前記出力対の他方と接続された前記第４のトランジスタのドレインと前記トランジスタ対のゲートとを接続する第７のスイッチとを有し、
前記制御手段は、前記第１の状態において、少なくとも前記第６のスイッチがオフ、前記第７のスイッチがオンとなるよう制御するとともに、前記第２の状態において、少なくとも前記第６のスイッチがオン、前記第７のスイッチがオフとなるよう制御することを特徴とする請求項５または６記載の差動増幅回路。
【請求項８】
前記回路出力端子と負荷との間に設けられたスイッチを更に含み、
前記制御手段は、前記第１の状態において、前記スイッチをオフとすることを特徴とする請求項５〜７いずれか記載の差動増幅回路。
【請求項９】
前記第２の状態において、次に続く前記第１の状態における回路の入力電圧を生成する手段を更に含むことを特徴とする請求項１〜８いずれか記載の差動増幅回路。
【請求項１０】
第１及び第２の参照電圧間に直列接続された複数の抵抗を有し、前記複数の抵抗の接続点から導出された各タップから階調電圧を生成する階調発生手段と、デジタル信号を入力とし前記階調発生手段の出力電圧から対応する電圧を選択出力するデコード手段とを含み、前記デコード手段の出力を入力とし、複数本のデータ線をそれぞれ駆動する液晶表示装置の駆動回路であって、前記複数本のデータ線に対応して請求項１〜８いずれか記載の差動増幅回路を複数備えていることを特徴とする駆動回路。
【請求項１１】
複数の基準電圧を入力するための複数の各基準電圧入力端子と、映像デジタル信号に従って近接した２つの基準電圧を選択出力するデコード手段と、このデコード手段により選択された２つの基準電圧の中間レベルのアナログ電圧を補間して出力するＤ／Ａ変換手段とを含み、前記Ｄ／Ａ変換手段の出力を入力とし、複数本のデータ線をそれぞれ駆動する液晶表示装置の駆動回路であって、前記複数本のデータ線に対応して請求項１〜８いずれか記載の差動増幅回路を複数備えていることを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動増幅回路及びそれを用いた液晶表示装置の駆動回路に関し、特に負荷を高精度で駆動するためにオフセットを除去した差動増幅回路の改良に関するものである。
【背景技術】
【０００２】
従来、負荷を駆動する差動増幅回路は、差動増幅回路を構成する能動素子の特性ばらつきにより、出力オフセットが生じるという問題がある。この問題を解決するため、これまで出力オフセットを補正する様々な方法が用いられてきた。その中で、容量を用いた出力オフセット補正手段を有する第１の従来例の差動増幅回路の例として、特許文献１に記載されている差動増幅回路が挙げられる。
【０００３】
図１９はこの特許文献１に記載されている出力オフセット補正手段を有する第１の従来例の差動増幅回路を示す図である。図１９の差動増幅回路は、演算増幅回路５０３とオフセット補正回路５０４とを備えている。オフセット補正回路５０４は、演算増幅回路５０３の正相入力端子と演算増幅回路５０３の出力端子５０２との間に直列に接続されたスイッチ５０６、５０７と、スイッチ５０６及び５０７相互の接続点と演算増幅回路５０３の逆相入力端子との間に接続されたキャパシタ５０５と、演算増幅回路５０３の逆相入力端子と演算増幅回路５０３の出力端子５０２との間に接続されたスイッチ５０８とを備えている。
【０００４】
図２０は図１９の差動増幅回路の動作タイミングチャートを示した図である。以下に、図１９の差動増幅回路の動作について図２０のタイミングチャートを参照して説明する。まず、前回の状態である期間Ｔ１においては、スイッチ５０７のみをオン状態とし、他のスイッチ５０６及び５０８をオフ状態にしている。これにより、演算増幅回路５０３の出力端子５０２と逆相入力端子とがキャパシタ５０５を介して接続される。この状態では、出力電圧Ｖout の電圧レベルは前回の出力電圧が継続している。
【０００５】
次の期間Ｔ２では、スイッチ５０７に加えて、スイッチ５０８がオンとなる。入力電圧Ｖinの電圧レベルが変わると、それに応じて出力電圧Ｖout は変化し、出力オフセットＶoff を含んだ（Ｖin＋Ｖoff ）となる。このとき、キャパシタ５０５は短絡され、キャパシタ５０５の両端は同電位となる。また、スイッチ５０７及び５０８をオンすることにより、キャパシタ５０５の両端は演算増幅回路の出力端子５０２に接続されるので、キャパシタ５０５の両端の電位は共に演算増幅回路の出力によってＶout （＝Ｖin＋Ｖoff ）となる。
【０００６】
次の期間Ｔ３において、スイッチ５０８をオンのままでスイッチ５０７をオフにし、その後スイッチ５０６をオンにする。これにより、キャパシタ５０５の一端は入力端子５０１に接続され、Ｖout からＶinに変化する。スイッチ５０８がオンであるため、キャパシタ５０５の他方の端子は出力電圧Ｖout のままである。よって、キャパシタ５０５に印加される電圧は、
Ｖout −Ｖin＝Ｖin＋Ｖoff −Ｖin＝Ｖoff
となり、キャパシタ５０５にオフセット電圧Ｖoff に相当する電荷が充電される。
【０００７】
次の期間Ｔ４では、スイッチ５０６及び５０８をオフにし、その後スイッチ５０７をオンにする。スイッチ５０６及び５０８をオフにすることにより、キャパシタ５０５が演算増幅回路５０３の逆相入力端子及び出力端子５０２間に直接接続され、キャパシタ５０５に出力オフセットＶoff が保持される。スイッチ５０７をオンにすることにより、演算増幅回路５０３の逆相入力端子に出力端子５０２の電位を基準として出力オフセットＶoff が印加される。この結果、出力電圧Ｖout は、
Ｖout ＝Ｖin＋Ｖoff −Ｖoff ＝Ｖin
となるため出力オフセットは相殺され、高精度な電圧を出力することができることになる。
【０００８】
次に、出力オフセットを補正する第２の従来例として特許文献２及び３に記載されているアンプ回路が挙げられる。図２１は、特許文献２に示される低電圧用アンプ回路の基本回路構成を示す回路図であり、図２２は、同じく特許文献２にされる高電圧用アンプ回路の基本回路構成を示す回路図である。
【０００９】
図２１に示す低電圧用アンプ回路は、入力段のＰチャネル（以下単にＰと記す）ＭＯＳトランジスタＰＭ５１のゲート電極（制御電極）を、（＋）入力端子あるいは（−）入力端子に接続するスイッチングトランジスタＮＡ１，ＮＢ１と、入力段のＰＭＯＳトランジスタＰＭ５２のゲート電極を、（＋）入力端子あるいは（−）入力端子に接続するスイッチングトランジスタＮＡ２，ＮＢ２と、出力段のＮチャネル（以下単にＮと記す）ＭＯＳトランジスタＮＭ６５のゲート電極を、入力段のＰＭＯＳトランジスタＰＭ５１のドレイン電極（第２の電極）、あるいは入力段のＰＭＯＳトランジスタＰＭ５２のドレイン電極に接続するスイッチングトランジスタＮＡ３，ＮＢ３と、能動負荷回路を構成するＮＭＯＳトランジスタＮＭ６３，ＮＭ６４のゲート電極を、入力段のＰＭＯＳトランジスタＰＭ５１のドレイン電極、あるいは入力段のＰＭＯＳトランジスタＰＭ５２のドレイン電極に接続するスイッチングトランジスタＮＡ４，ＮＢ４が設けられている。
【００１０】
図２２に示す高電圧用アンプ回路は、図２１に示す低電圧用アンプ回路と同様、スイッチングトランジスタＰＡ１〜ＰＡ４，ＰＢ１〜ＰＢ４が設けられている。ここで、スイッチングトランジスタＮＡ１〜ＮＡ４，ＰＡ１〜ＰＡ４のゲート電極には、制御信号Ａが印加され、またスイッチングトランジスタＮＢ１〜ＮＢ４，ＰＢ１〜ＰＢ４のゲート電極には、制御信号Ｂが印加される。
【００１１】
図２１に示す低電圧用アンプ回路において、制御信号ＡがＨ（ハイ）レベル、制御信号ＢがＬレベルの場合の回路構成を図２１に、また、制御信号ＡがＬ（ロー）レベル、制御信号ＢがＨレベルの場合の回路構成を図２４に示す。これら図２３および図２４から理解できるように、低電圧用アンプ回路では、入力電圧Ｖinが印加される入力段のＭＯＳトランジスタと、出力電圧Ｖout が帰還される入力段のＭＯＳトランジスタとを交互に切替えるようにしたものである。それにより、図２３の回路構成の場合と、図２４の回路構成の場合では、アンプ回路には符号が互いに逆で絶対値が等しい出力オフセットが生じる。
【００１２】
また、図２２に示す低電圧用アンプ回路においても、制御信号ＡがＨレベル、制御信号ＢがＬレベルの場合の回路構成と、制御信号ＡがＬレベル、制御信号ＢがＨレベルの場合の回路構成の場合では、アンプ回路には符号が互いに逆で絶対値が等しい出力オフセットが生じる。
【００１３】
特許文献２の回路構成では、ドット反転駆動を行う液晶表示装置の映像信号線駆動手段において、１つの画素への階調電圧の印加を行うべく、正極性の階調電圧を出力する高電圧側アンプ回路と、負極性の階調電圧を出力する低電圧側アンプ回路とを極性に応じてフレーム毎に交互に動作させ、２フレーム毎にアンプ回路の入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタとを交互に切替える動作を行うことにより、それぞれのアンプ回路に生じる出力オフセットを４フレーム毎に時間的に平均化することが記載されている。これにより、出力オフセットによる画素へ印加される電圧のばらつきにより生じる輝度の上昇及び減少を防止している。
【００１４】
【特許文献１】特許第３３５２８７６号公報（特開平９−２４４５９０号公報）
【特許文献２】特開平１１−２４９６２４号公報
【特許文献３】特開平１１−３０５７３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
差動増幅回路を、例えば、素子ばらつきの大きい多結晶シリコン薄膜トランジスタを用いて構成した場合には、大きい出力オフセットが生じる。特許文献１に示される図１９の従来例では、差動増幅回路の出力オフセットが大きく、また、入力端子に供給される入力電圧ＶINの電流供給能力が低い場合には、期間Ｔ３において、入力端子と出力端子がキャパシタを介して接続されると正帰還を形成することにより発振状態となる場合があり、出力オフセットを正確に検出できなくなる。また、特許文献２に示される第２の従来例では、出力オフセット自体を小さくすることができない。
【００１６】
本発明は、上記問題点に鑑みなされたものであり、その目的とするところは、オフセット補正された高精度な電圧出力を実現する差動増幅回路及びそれを用いた液晶表示装置の駆動回路を提供することにある。
【課題を解決するための手段】
【００１７】
本発明による差動増幅回路は、第１及び第２の入力端子と出力端子とを有する差動増幅手段と、一端が所定の電源端子に接続され、他端が前記第２の入力端子に接続された容量素子と、前記第１の入力端子を正相入力端子とすると共に、前記第２の入力端子を逆相入力端子とし、かつ前記第１の入力端子に入力電圧を供給すると共に、前記第２の入力端子と前記出力端子とを接続する第１の状態と、前記第１の入力端子を逆相入力端子とすると共に、前記第２の入力端子を正相入力端子とし、かつ前記第１の入力端子と前記出力端子とを接続する第２の状態とに切替え制御する制御手段とを含むことを特徴とする。
【００１８】
本発明による他の差動増幅回路は、回路入力端子及び回路出力端子と、第１及び第２のトランジスタからなる差動トランジスタ対と、前記差動トランジスタ対を駆動する定電流源と、前記差動トランジスタ対の出力対と接続された能動負荷と、前記出力対の信号に基づいて前記回路出力端子に信号を出力する出力回路とを有する差動増幅手段と、前記差動トランジスタ対の入力対の一方と前記回路入力端子及び前記回路出力端子のそれぞれとを接続する第１及び第２のスイッチと、前記入力対の他方と前記回路出力端子とを接続する第３のスイッチと、前記出力対のそれぞれを前記出力回路と接続する第４及び第５のスイッチと、一端が所定の電源端子に接続され、他端が前記入力対の他方と接続された容量素子とを含むことを特徴とする。
【００１９】
更に、前記第１のスイッチ、前記第３のスイッチ、前記第４のスイッチがオン、前記第２のスイッチ、前記第５のスイッチをオフとする第１の状態と、前記第１のスイッチ、前記第３のスイッチ、前記第４のスイッチがオフ、前記第２のスイッチ、前記第５のスイッチがオンとする第２の状態とを切替え制御する制御手段を含むことを特徴とする。
【００２０】
本発明による液晶表示装置の駆動回路は、第１及び第２の参照電圧間に直列接続された複数の抵抗を有し、これ等複数の抵抗の接続点から導出された各タップから階調電圧を生成する階調発生手段と、デジタル信号を入力とし前記階調発生手段の出力電圧から対応する電圧を選択出力するデコード手段とを含み、前記デコード手段の出力を入力とし、複数本のデータ線をそれぞれ駆動する液晶表示装置の駆動回路であって、前記複数本のデータ線に対応して上記記載の差動増幅回路を複数備えていることを特徴とする。
【００２１】
本発明による他の液晶表示装置の駆動回路は、複数の基準電圧を入力するための複数の各基準電圧入力端子と、映像デジタル信号に従って近接した２つの基準電圧を選択出力するデコード手段と、このデコード手段により選択された２つの基準電圧の中間レベルのアナログ電圧を補間して出力するＤ／Ａ変換手段とを含み、前記Ｄ／Ａ変換手段の出力を入力とし、複数本のデータ線をそれぞれ駆動する液晶表示装置の駆動回路であって、前記複数本のデータ線に対応して上記差動増幅回路を複数備えていることを特徴とする。
【００２２】
本発明の作用を述べる。第１及び第２の入力端子と出力端子とを有する差動増幅器において、第１の入力端子を正相入力端子とし、第２の入力端子を逆相入力端子とする第１の状態と、第１の入力端子を逆相入力端子とし、第２の入力端子を正相入力端子とする第２の状態とを切替え制御し、また一端が所定の電源端子に接続された容量素子を設け、第１の状態において第１の入力端子に入力電圧を供給し、容量の他端を第２の入力端子及び出力端子と接続し、第２の状態において、第１の入力端子と出力端子を接続し、容量の他端を第２の入力端子と接続するよう制御する。
【００２３】
こうすることにより、入力電圧が容量に接続されることなく、第１の状態において、オフセット検出動作が行われ、第２の状態において、オフセット補正動作が行われて、オフセット除去した正確な増幅出力が得られることになる。
【発明の効果】
【００２４】
本発明によれば、入力電圧が容量に接続されることなく、第１の状態において、オフセット検出動作が行われ、第２の状態において、オフセット補正動作が行われるので、入力の電流供給能力が小さい場合にも、オフセット除去した高精度の増幅出力が得られるという効果がある。
【発明を実施するための最良の形態】
【００２５】
以下に、図面を参照しつつ本発明の実施の形態について詳述する。なお、本発明の実施の形態を説明するための図面において、同一機能を有するものには同一符号を付け、これについての詳細な説明は省略する。
【００２６】
［実施の形態１］
図１は本発明の第１の実施形態による差動増幅回路の構成を示す図である。図１の差動増幅回路は、ＮＭＯＳ差動入力部を有する帰還型演算増幅回路に、正相入力端子と逆相入力端子とを切替えるスイッチ１０〜１４と、容量素子５が付加されている。そして、スイッチ１０〜１４を制御するための制御部１０４が設けられている。
【００２７】
図１を参照すると、本発明の第１の実施形態による差動増幅回路は、ソースが共通接続された入力トランジスタ１１１、１１２からなる差動入力部１０１と、共通接続された入力トランジスタ１１１、１１２のソースと低位電源ＶSS間に接続された定電流源１２１と、入力トランジスタ１１１及び１１２のドレインと接続された能動負荷１０２と、入力端子１と入力トランジスタ１１１のゲートを接続するスイッチ１０と、入力トランジスタ１１２のゲートと電源Ｖ０（Ｖ０は任意の電源）間に接続された容量素子５と、出力端子２に接続された駆動段及び出力段１０３と、出力端子２と入力トランジスタ１１２のゲートを接続するスイッチ１１と、出力端子２と入力トランジスタ１１１のゲートを接続するスイッチ１３と、入力トランジスタ１１１のドレインと駆動段及び出力段１０３とを接続するスイッチ１２と、入力トランジスタ１１２のドレインと駆動段及び出力段１０３とを接続するスイッチ１４とを有している。
【００２８】
次に、図１の差動増幅回路の動作について説明する。図２は、図１の差動増幅回路の動作を説明するためのタイミングチャートであり、１出力期間における各スイッチのオン、オフの状態を示している。１出力期間は、１つの信号を出力する期間であり、図２では、出力オフセットを含んだ出力電圧の検出を行う第１の期間Ｔ０１（オフセット検出期間）及びオフセット補正された電圧を出力する第２の期間Ｔ０２（補正電圧出力期間）の２つの期間から構成される場合について示している。これら期間における各スイッチの制御は制御部１０４にて行われる。
【００２９】
図２を参照すると、オフセット検出期間Ｔ０１では、スイッチ１０〜１２がオンとなり、スイッチ１３、１４がオフとなる。これにより、入力端子１は入力トランジスタ１１１のゲート（端子３）と接続され、出力端子２は入力トランジスタ１１２のゲート（端子４）と接続され、入力トランジスタ１１１のドレインと駆動段及び出力段１０３とが接続され、端子３、４がそれぞれ正相入力端子、逆相入力端子となる。
【００３０】
図３はこのときの回路構成をアンプ記号を用いて示した図である。入力電圧ＶINに対してΔＶ１の出力オフセットが生じる場合、端子４に接続されている容量素子５はオフセットが加算された電圧ＶOUT （＝ＶIN＋ΔＶ１）で充電される。次に、補正電圧出力期間Ｔ０２では、スイッチ１０〜１２をオフに切替えるとともに、スイッチ１３、１４をオンに切替える。これにより、出力端子２は入力トランジスタ１１１のゲート（端子３）と接続され、トランジスタ１１２のドレインは駆動段及び出力段１０３と接続され、端子３、４はそれぞれ逆相入力端子、正相入力端子となる。
【００３１】
図４は、このときの回路構成をアンプ記号を用いて示した図である。期間Ｔ０２では、スイッチ１１がオフとなるため、端子４の電圧は期間Ｔ０１において容量素子５に保持された電圧（＝ＶIN＋ΔＶ１）となる。Ｔ０１における出力オフセットが入力電圧ＶINに対してΔＶ１（出力電圧ＶOUT ＝ＶIN＋ΔＶ１）である場合には、Ｔ０２における出力オフセットは端子４の電圧に対して−ΔＶ１となるため、Ｔ０２における出力電圧は入力電圧ＶＩＮと等しくなる。
【００３２】
以上説明したように、本発明の第１の実施形態の差動増幅回路では、オフセット検出期間Ｔ０１において端子３、４をそれぞれ正相入力端子、逆相入力端子とし、補正電圧出力期間Ｔ０２において端子３、４をそれぞれ逆相入力端子、正相入力端子となるように切替えを行う。さらに、期間Ｔ０１において入力電圧ＶINを端子３に印加したときの出力電圧を容量素子に蓄積し、期間Ｔ０２では期間Ｔ０１において容量素子５に蓄積した電圧を端子４の電圧として用いる。これにより、Ｔ０１における出力オフセットが端子３の電圧（入力電圧ＶIN）に対してΔＶ１である場合には、Ｔ０２における出力オフセットは端子４の電圧（＝ＶIN＋ΔＶ１）に対して−ΔＶ１となるため、Ｔ０２において入力電圧ＶINと等しい出力電圧を得ることができる。
【００３３】
また、本実施形態の差動増幅回路は、入力電圧ＶINが期間Ｔ０１において入力トランジスタのゲートにのみ接続されるため、図１７の第１の従来例の差動増幅回路のように入力電圧ＶINが出力の影響を受けることはなく、入力電圧ＶINの電流供給能力に係わらずオフセット補正された高精度の出力電圧を得ることができる。
【００３４】
［実施の形態２］
次に、本発明の第２の実施形態について説明する。図５は本発明の第２の実施形態による差動増幅回路の構成を示す図である。図５の差動増幅回路は、ＰＭＯＳ差動入力部を有する帰還型演算増幅回路に、正相入力端子と逆相入力端子とを切替えるスイッチ２０〜２４と、容量素子５が付加されている。また、スイッチ２０〜２４を制御する制御部１０４が設けられている。
【００３５】
図５を参照すると、本発明の第２の実施形態の差動増幅回路は、ソースが共通接続された入力トランジスタ２１１、２１２からなる差動入力部２０１と、共通接続された入力トランジスタ２１１、２１２のソースと高位電源ＶＤＤ間に接続された定電流源２２１と、入力トランジスタ２１１及び２１２のドレインと接続された能動負荷２０２と、入力端子１と入力トランジスタ２１１のゲートを接続するスイッチ２０と、入力トランジスタ２１２のゲートと電源ＶＯ（ＶＯは任意の電源）間に接続された容量素子５と、出力端子２と接続された駆動段及び出力段２０３と、出力端子２と入力トランジスタ２１２のゲートを接続するスイッチ２１と、出力端子２と入力トランジスタ２１１のゲートを接続するスイッチ２３と、入力トランジスタ２１１のドレインと駆動段及び出力段２０３とを接続するスイッチ２２と、入力トランジスタ２１２のドレインと駆動段及び出力段２０３とを接続するスイッチ２４とを有している。
【００３６】
次に、図５の差動増幅回路の動作について説明する。図６は、図５の差動増幅回路の動作を説明するためのタイミングチャートである。図６を参照すると、オフセット検出期間Ｔ０１では、スイッチ２０〜２２がオンとなり、スイッチ２３、２４がオフとなる。これにより、入力端子１は入力トランジスタ２１１のゲート（端子３）と接続され、出力端子２は入力トランジスタ２１２のゲート（端子４）と接続され、入力トランジスタ２１１のドレインと駆動段及び出力段２０３とが接続され、端子３、４はそれぞれ正相入力端子、逆相入力端子となる。入力電圧に対してΔＶ２のオフセットが生じる場合、端子４に接続されている容量素子５はオフセットが加算された電圧ＶOUT （＝ＶIN＋ΔＶ２）で充電される。
【００３７】
次に、補正電圧出力期間Ｔ０２では、スイッチ２０〜２２をオフに切替えると共に、スイッチ２３、２４をオンに切替える。これにより、出力端子２は入力トランジスタ２１１のゲート（端子３）と接続され、トランジスタ２１２のドレインは駆動段及び出力段２０３と接続され、端子３、４はそれぞれ逆相入力端子、正相入力端子となる。
【００３８】
期間Ｔ０２では、スイッチ１１がオフとなるため、端子４の電圧は期間Ｔ０１において容量素子５に保持された電圧（＝ＶIN＋ΔＶ２）となる。Ｔ０１における出力オフセットが入力電圧ＶINに対してΔＶ２（出力電圧ＶOUT ＝ＶIN＋ΔＶ２）である場合には、Ｔ０２における出力オフセットは端子４の電圧に対して−ΔＶ２となるため、Ｔ０２における出力電圧は入力電圧ＶINと等しくなる。
【００３９】
以上説明したように、本発明の第２の実施形態の差動増幅回路は、図１の差動増幅回路と同様に、オフセット検出期間Ｔ０１において端子３、４をそれぞれ正相入力端子、逆相入力端子とし、補正電圧出力期間Ｔ０２において端子３、４をそれぞれ逆相入力端子、正相入力端子となるように切替えを行う。さらに、期間Ｔ０１において入力電圧ＶINを端子３に印加したときの出力電圧を容量素子に蓄積し、期間Ｔ０２では期間Ｔ０１において容量素子５に蓄積した電圧を端子４の電圧として用いる。これにより、Ｔ０１における出力オフセットが端子３の電圧（入力電圧ＶIN）に対してΔＶ２である場合には、Ｔ０２における出力オフセットは端子４の電圧（＝ＶIN＋ΔＶ２）に対して−ΔＶ２となるため、Ｔ０２において入力電圧ＶINと等しい出力電圧を得ることができる。
【００４０】
また、本実施形態の差動増幅回路は、入力電圧ＶINが期間Ｔ０１において入力トランジスタのゲートにのみ接続されるため、入力電圧ＶINの電流供給能力に係わらずオフセット補正された高精度の出力電圧を得ることができる。
【００４１】
［実施の形態３］
次に、本発明の第３の実施形態について説明する。図７は本発明の第３の実施形態による差動増幅回路の構成を示す図である。図７の差動増幅回路は、ＮＭＯＳ差動入力部及びＰＭＯＳ差動入力部を有する帰還型演算増幅回路に、正相入力端子と逆相入力端子とを切替えるスイッチ３０〜３５，４１〜４５と、容量素子５が付加されている。また、スイッチ３０〜３５，４１〜４５を制御する制御部３０４が設けられている。
【００４２】
図７を参照すると、本発明の第３の実施形態の差動増幅回路は、ソースが共通接続された入力トランジスタ３１１、３１２からなるＮＭＯＳ差動入力部と、共通接続された入力トランジスタ３１１、３１２のソースと低位電源ＶＳＳ間に接続された定電流源３２１と、入力トランジスタ３１３、３１３からなるＰＭＯＳ差動入力部と、共通接続された入力トランジスタ３１３、３１４のソースと高位電源ＶＤＤ間に接続された定電流源３２２と、共通接続された入力トランジスタ３１１、３１３のゲートと入力端子１とを接続するスイッチ３０と、共通接続された入力トランジスタ３１２、３１４のゲートと電源ＶＯ（ＶＯは任意の電源）間に接続された容量素子５とを含む。
【００４３】
本発明の第３の実施形態の差動増幅回路は、更に、出力端子２と接続された駆動段及び出力段３０３と、出力端子２と共通接続された入力トランジスタ３１２、３１４のゲートを接続するスイッチ３１と、出力端子２と共通接続された入力トランジスタ３１１、３１３のゲートを接続するスイッチ４１と、入力トランジスタ３１１のドレインと駆動段及び出力段３０３とを接続するスイッチ３２、４２と、入力トランジスタ３１２のドレインと駆動段及び出力段３０３とを接続するスイッチ３３、４３と、入力トランジスタ３１３のドレインと駆動段及び出力段３０３とを接続するスイッチ３４、４４と、入力トランジスタ３１４のドレインと駆動段及び出力段３０３とを接続するスイッチ３５、４５とを有している。      
【００４４】
次に、図７に示される差動増幅回路の動作について説明する。図８は本実施形態による差動増幅回路の動作を説明するためのタイミングチャートである。図８を参照すると、オフセット検出期間Ｔ０１では、スイッチ３０〜３５がオンとなり、スイッチ４１〜４５がオフとなる。
【００４５】
次に、補正電圧出力期間Ｔ０２では、スイッチ３０〜３５をオフに切り替えるとともに、スイッチ４１〜４５はオンに切替えられる。このようにスイッチのオン、オフの制御が行われることで、図７の差動増幅回路においても図１の差動増幅回路と同様に、オフセット検出期間Ｔ０１において端子３、４をそれぞれ正相入力端子、逆相入力端子とし、補正電圧出力期間Ｔ０２において端子３、４をそれぞれ逆相入力端子、正相入力端子となるように切替えを行い、さらに、期間Ｔ０１において入力電圧ＶINを端子３に印加したときの出力電圧を容量素子に蓄積し、期間Ｔ０２では期間Ｔ０１において容量素子５に蓄積した電圧を端子４の電圧として用いる。
【００４６】
これにより、Ｔ０１における出力オフセットが端子３の電圧（入力電圧ＶIN）に対してΔＶ３である場合には、Ｔ０２における出力オフセットは端子４の電圧（＝ＶIN＋ΔＶ３）に対して−ΔＶ３となるため、Ｔ０２において入力電圧ＶINと等しい出力電圧を得ることができる。
【００４７】
また、本実施形態の差動増幅回路は、入力電圧ＶINが期間Ｔ０１において入力トランジスタのゲートにのみ接続されるため、図１９の第１の従来例の差動増幅回路のように入力電圧ＶINが出力の影響を受けることはなく、入力電圧ＶINの電流供給能力に係わらずオフセットを補正された高精度の出力電圧を得ることができる。
【００４８】
［実施の形態４］
次に、本発明の第４の実施形態について説明する。図９は本発明の第４の実施形態による差動増幅回路の構成を示す図である。図９に示す第４の実施形態による差動増幅回路は、図１に示した回路に対して差動増幅回路の出力端子２と負荷との間にスイッチ９が追加されている。図１０は、本実施形態による差動増幅回路の動作を説明するためのタイミングチャートである。図１０を参照すると、スイッチ１０〜１６は、図１の差動増幅回路と同様に、オフセット検出期間Ｔ０１ではスイッチ１０〜１３がオン、スイッチ１４〜１６がオフとなり、補正電圧出力期間Ｔ０２では、スイッチ１０〜１３をオフに切替えると共に、スイッチ１４〜１６はオンに切替えられる。新たに追加したスイッチ９は、オフセット検出期間Ｔ０１においてオフとなり、補正電圧出力期間Ｔ０２においてオンに切替えられる。
【００４９】
図１の差動増幅回路は、大きい容量性負荷を駆動する場合、期間Ｔ０１を差動増幅回路の出力が安定する十分長い期間に設定する必要がある。一方、図９に示した差動増幅回路では、期間Ｔ０１においてスイッチ９がオフとなるため、差動増幅回路と負荷が切離され、期間Ｔ０１における差動増幅回路の実質上の負荷は容量素子５だけとなる。このため、図９の差動増幅回路は期間Ｔ０１において図１の差動増幅回路よりも短い期間で出力を安定化させることができる。以上のことから、大きい容量性負荷を駆動する場合には、図１の差動増幅回路よりも期間Ｔ０１を短くすることが可能となり、１出力期間の短縮を図ることができる。
【００５０】
なお、本実施形態では、図１に示した第１の実施形態による差動増幅回路にスイッチ９を設けた構成について説明したが、その他の実施形態の差動増幅回路においても、差動増幅回路の出力端子と負荷を接続するスイッチを設けることにより同様の効果を実現することができる。
【００５１】
［実施の形態５］
次に、本発明の第５の実施形態による差動増幅回路について説明する。図１１は本発明の第５の実施形態による差動増幅回路の構成を示す図である。図１１に示す第５の実施形態による差動増幅回路では、図１に示した回路に対して、差動増幅回路の入力部に電荷再分配型Ｄ／Ａコンバータ１０５を用いており、Ｄ／Ａ変換後の電圧が入力電圧ＶINとして差動増幅回路に入力される。
【００５２】
電荷再分配型Ｄ／Ａコンバータ１０５は、等しい容量値の２個の容量素子６、７とスイッチ１３１〜１３３から構成されており、容量素子６、７の一端はスイッチ１３３を介して接続され、他端は基準電位Ｖｂに共通接続されている。また、容量素子６の一端はスイッチ１３１及びスイッチ１３２を介してそれぞれ基準電位Ｖａ、基準電位Ｖｂに接続されている。制御部１０４はこれらスイッチを制御するものである。
【００５３】
次に、電荷再分配型Ｄ／Ａコンバータ１０５の動作について説明する。電荷再分配型Ｄ／Ａコンバータ１０５は、まず、スイッチ１３１がオフ、スイッチ１３２、１３３がオンになり基準電位Ｖｂで容量素子６、７はリセットされる。次に、デジタルデータ信号の最下位ビットが１（０）の場合、スイッチ１３１（１３２）がオン、スイッチ１３２（１３１）がオフ、スイッチ１３３がオフになり、容量素子６が基準電位Ｖａ（Ｖｂ）で充電され、その後、スイッチ１３１（１３２）はオフになる。次に、スイッチ１３３がオンになり、容量素子６、７間において電荷の再分配が行われ、その後、スイッチ１３３はオフになる。この２つの容量素子間における電荷の再分配をデジタルデータの最上位ビットまで繰り返し行うことで、デジタル信号から入力電圧ＶINが生成される。
【００５４】
次に、本実施形態と図１９の第１の従来例の差動増幅回路の入力部に電荷再分配型Ｄ／Ａコンバータ１０５を用いた場合の違いについて説明する。図１９の第１の従来例の差動増幅回路の入力部に電荷再分配型Ｄ／Ａコンバータ１０５を用いる場合、図２０を参照すると、前の出力が行われる期間Ｔ１の後にＤ／Ａ変換を行う期間を設け、Ｄ／Ａ変換後に期間Ｔ２の動作を行うようにする必要がある。一方、本実施形態では、入力電圧ＶINはオフセット検出期間Ｔ０１にのみ差動増幅回路に供給されるため、補正電圧出力期間Ｔ０２において電荷再分配型Ｄ／Ａコンバータ１０５によるＤ／Ａ変換により次の出力期間の入力電圧ＶINの生成を行うことが可能であるため、Ｄ／Ａ変換を行う期間を別に設ける必要がなく、第１の従来例の差動増幅回路よりもデータ処理の高速化を図ることができる。
【実施例１】
【００５５】
上記した本発明の実施形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。なお、本発明の実施形態の説明で示した図面と同一機能を有するものには同一符号を付け、これについての詳細な説明は省略する。図１２は本発明の第１の実施例の差動増幅回路を示す図である。図１２の差動増幅回路は、図１の本発明の第１の実施形態の差動増幅回路の具体例を示した図であり、ＮＭＯＳ差動入力部を有する帰還型演算増幅回路に、正相入力端子と逆相入力端子とを切替えるスイッチ１０〜１６と、容量素子５が付加されている。
【００５６】
図１２を参照すると、本発明の第１の実施例の差動増幅回路は、ソースが共通接続された入力トランジスタ１１１、１１２からなる差動入力部１０１と、共通接続された入力トランジスタ１１１、１１２のソースと低位電源ＶＳＳ間に接続された定電流源１２１と、ソースが高位電源ＶＤＤと接続され、ドレインが入力トランジスタ１１１のドレインと接続されたトランジスタ１１３と、ソースが高位電源ＶＤＤと接続され、ゲートがトランジスタ１１３のゲートと接続され、ドレインが入力トランジスタ１１２のドレインと接続されたトランジスタ１１４と、共通接続されたトランジスタ１１３、１１４のゲートをトランジスタ１１４あるいはトランジスタ１１３のドレインに接続するスイッチ１５、１６と、入力端子１と入力トランジスタ１１１のゲートとを接続するスイッチ１０と、入力トランジスタ１１２のゲートと電源ＶＯ（ＶＯは任意の電源）間に接続された容量素子５とを有している。
【００５７】
さらに、差動増幅回路は、ソースが高位電源ＶＤＤと接続され、ドレインが出力端子２に接続された出力トランジスタ１１５と、出力端子２と入力トランジスタ１１２のゲートを接続するスイッチ１１と、出力端子２と入力トランジスタ１１１のゲートを接続するスイッチ１３と、出力トランジスタ１１５のゲートと入力トランジスタ１１１あるいは入力トランジスタ１１２のドレインと接続するスイッチ１２、１４と、出力端子２と低位電源ＶＳＳ間に接続された低電流源１２２と、出力端子２と出力トランジスタ１１５のゲートに接続された位相補償容量１１６とを有している。
【００５８】
次に、図１２に示される差動増幅回路の動作について説明する。図１３は第１の実施例による差動増幅回路の動作を説明するためのタイミングチャートである。また、図１４は図１３のタイミングチャートに従った動作による出力電圧波形を示す図である。
【００５９】
図１３を参照すると、オフセット検出期間Ｔ０１では、スイッチ１０〜１２、１５がオンとなり、スイッチ１３、１４、１６がオフとなる。これにより、入力端子１は入力トランジスタ１１１のゲート（端子３）と接続され、出力端子２は入力トランジスタ１１２のゲート（端子４）と接続され、共通接続されたトランジスタ１１３、１１４のゲートはトランジスタ１１４のドレインに接続され、出力トランジスタ１１５のゲートはトランジスタ１１３のドレインと接続される。このとき、端子３、４はそれぞれ正相入力端子、逆相入力端子となり、端子４に接続されている容量素子５は、オフセットが加算された電圧により充電される。
【００６０】
次に、補正電圧出力期間Ｔ０２では、スイッチ１０〜１２、１５をオフに切替えると共に、スイッチ１３、１４、１６をオンに切替える。これにより、出力端子２は入力トランジスタ１１１のゲート（端子３）と接続され、共通接続されたトランジスタ１１３、１１４のゲートはトランジスタ１１３のドレインに接続され、出力トランジスタ１１５のゲートはトランジスタ１１４のドレインと接続され、端子３、４はそれぞれ逆相入力端子、正相入力端子となる。期間Ｔ０２では、スイッチ１１がオフとなるため、端子４の電圧は期間Ｔ０１において容量素子５に保持された電圧（＝ＶIN＋ΔＶ４）となる。Ｔ０１における出力オフセットが入力電圧ＶINに対してΔＶ４（出力電圧ＶOUT ＝ＶIN＋ΔＶ４）である場合には、Ｔ０２における出力オフセットは端子４の電圧に対して−ΔＶ４となるため、Ｔ０２における出力電圧は入力電圧ＶINと等しくなる。
【００６１】
以上説明したように、本発明の第１の実施例の差動増幅回路では、オフセット検出期間Ｔ０１において端子３、４をそれぞれ正相入力端子、逆相入力端子とし、補正電圧出力期間Ｔ０２において端子３、４をそれぞれ逆相入力端子、正相入力端子となるように切替えを行う。さらに、期間Ｔ０１において入力電圧ＶINを端子３に印加したときの出力電圧を容量素子に蓄積し、期間Ｔ０２では期間Ｔ０１において容量素子５に蓄積した電圧を端子４の電圧として用いる。これにより、Ｔ０１における出力オフセットが端子３の電圧（入力電圧ＶIN）に対してΔＶ４である場合には、Ｔ０２における出力オフセットは端子４の電圧（＝ＶIN＋ΔＶ４）に対して−ΔＶ４となるため、Ｔ０２において入力電圧ＶＩＮと等しい出力電圧を得ることができる。
【００６２】
また、入力電圧ＶINが期間Ｔ０１において入力トランジスタのゲートにのみ接続されるため、図１７の第１の従来例の差動増幅回路のように入力電圧ＶINが出力の影響を受けることはなく、入力電圧ＶINの電流供給能力にかかわらずオフセット補正された高精度の出力電圧を得ることができる。
【実施例２】
【００６３】
図１５は本発明の第２の実施例の構成を示す図である。図１５の差動増幅回路は、図５の本発明の第２の実施形態の差動増幅回路の具体例を示した図であり、ＰＭＯＳ差動入力部を有する帰還型演算増幅回路に、正相入力端子と逆相入力端子とを切替えるスイッチ２０〜２６と、容量素子５が付加されている。
【００６４】
図１５を参照すると、本発明の第２の実施例の差動増幅回路は、ソースが共通接続された入力トランジスタ２１１、２１２からなる差動入力部２０１と、共通接続された入力トランジスタ２１１、２１２のソースと高位電源ＶＤＤ間に接続された定電流源２２１と、ソースが低位電源ＶＳＳと接続され、ドレインが入力トランジスタ２１１のドレインと接続されたトランジスタ２１３と、ソースが低位電源ＶＳＳと接続され、ゲートがトランジスタ２１３のゲートと接続され、ドレインが入力トランジスタ２１２のドレインと接続されたトランジスタ２１４と、共通接続されたトランジスタ２１３、２１４のゲートをトランジスタ２１４あるいはトランジスタ２１３のドレインに接続するスイッチ２５、２６と、入力端子１と入力トランジスタ２１１のゲートとを接続するスイッチ１０と、入力トランジスタ２１２のゲートと電源ＶＯ（ＶＯは任意の電源）間に接続された容量素子５とを有している。
【００６５】
さらに、差動増幅回路は、ソースが低位電源ＶＳＳと接続され、ドレインが出力端子２に接続された出力トランジスタ２１５と、出力端子２と入力トランジスタ２１２のゲートを接続するスイッチ２１と、出力端子２と入力トランジスタ２１１のゲートを接続するスイッチ２３と、出力トランジスタ２１５のゲートと入力トランジスタ２１１あるいは入力トランジスタ２１２のドレインと接続するスイッチ２２、２４と、出力端子２と高位電源ＶＤＤ間に接続された低電流源２２２と、出力端子２と出力トランジスタ２１５のゲートに接続された位相補償容量素子２１６とを有している。
【００６６】
次に、図１５に示される差動増幅回路の動作について説明する。図１６は第２の実施例による差動増幅回路の動作を説明するためのタイミングチャートである。図１６を参照すると、オフセット検出期間Ｔ０１では、スイッチ２０〜２２、２５がオンとなり、スイッチ２３、２４、２６がオフとなる。これにより、入力端子１は入力トランジスタ２１１のゲート（端子３）と接続され、出力端子２は入力トランジスタ２１２のゲート（端子４）と接続され、トランジスタ２１３、２１４のゲートはトランジスタ２１４のドレインに接続され、出力トランジスタ２１５のゲートはトランジスタ２１３のドレインと接続される。このとき、端子３、４がそれぞれ正相入力端子、逆相入力端子となり、端子４に接続されている容量素子５は、オフセットが加算された電圧により充電される。
【００６７】
次に、補正電圧出力期間Ｔ０２では、スイッチ２０〜２２、２５をオフに切替えると共に、スイッチ２３、２４、２６をオンに切替える。これにより、出力端子２は入力トランジスタ２１１のゲート（端子３）と接続され、トランジスタ２１３、２１４のゲートはトランジスタ２１３のドレインに接続され、出力トランジスタ２１５のゲートはトランジスタ２１４のドレインと接続され、端子３、４はそれぞれ逆相入力端子、正相入力端子となる。期間Ｔ０２では、スイッチ１１がオフとなるため、端子４の電圧は期間Ｔ０１において容量素子５に保持された電圧（＝ＶIN＋ΔＶ５）となる。Ｔ０１における出力オフセットが入力電圧ＶINに対してΔＶ５（出力電圧ＶOUT ＝ＶIN＋ΔＶ５）である場合には、Ｔ０２における出力オフセットは端子４の電圧に対して−ΔＶ５となるため、Ｔ０２における出力電圧は入力電圧ＶINと等しくなる。
【００６８】
以上説明したように、本発明の第２の実施例における差動増幅回路においても、図１２の差動増幅回路と同様に、オフセット検出期間Ｔ０１において端子３、４をそれぞれ正相入力端子、逆相入力端子とし、補正電圧出力期間Ｔ０２において端子３、４をそれぞれ逆相入力端子、正相入力端子となるように切替えを行う。さらに、期間Ｔ０１において入力電圧ＶINを端子３に印加したときの出力電圧を容量素子に蓄積し、期間Ｔ０２では期間Ｔ０１において容量素子５に蓄積した電圧を端子４の電圧として用いる。これにより、Ｔ０１における出力オフセットが端子３の電圧（入力電圧ＶIN）に対してΔＶ５である場合には、Ｔ０２における出力オフセットは端子４の電圧（＝ＶIN＋ΔＶ５）に対して−ΔＶ５となるため、Ｔ０２において入力電圧ＶINと等しい出力電圧を得ることができる。
【００６９】
また、入力電圧ＶINはＴ０１に入力トランジスタのゲートにのみ接続される。そのため、入力電圧ＶINの電流供給能力が小さい場合でも差動増幅回路のオフセットを補正することが可能であり、高精度の出力電圧を得ることができる。
【００７０】
〔応用例１〕
次に、本発明の第５の実施例について説明する。図１７は、本発明の第１の応用例を説明するための図である。本応用例では、アクティブマトリクス型表示装置に用いられる多出力の駆動回路に本発明の差動増幅回路を適用する例を示す。図１７を参照すると、アクティブマトリクス型表示装置の駆動回路は、参照電圧ＶＨとＶＬ間に設けられた抵抗ストリング４１１の各端子（タップ）から生成された複数の階調電圧の中から、各出力毎に、映像デジタル信号に応じてデコーダ４１２ａ〜４１２ｎで階調電圧を選択し、出力回路４１３ａ〜４１３ｎで増幅して、出力端子４１４に接続されたデータ線を駆動する。制御信号は出力回路４１３ａ〜４１３ｎを構成する本発明の差動増幅回路のスイッチを制御する。
【００７１】
本発明の差動増幅回路は、図１７に示される出力回路４１３ａ〜４１３ｎとして用いることができる。本発明の差動増幅回路を用いた出力回路４１３ａ〜４１３ｎは、デコーダ４１２ａ〜４１２ｎから選択入力される階調電圧の電流供給能力にかかわらず、高精度な電圧でデータ線を駆動することができる。
【００７２】
〔応用例２〕
次に、本発明の第２の応用例について説明する。図１８は本応用例を説明するための図である。本例では、アクティブマトリクス型表示装置に用いられる多出力の駆動回路の階調電圧生成手段として、抵抗ストリングを用いる場合について示した。本例では、アクティブマトリクス型表示装置に用いられる多出力の駆動回路の階調電圧生成手段として電荷再分配型Ｄ／Ａコンバータを用いた駆動回路に、本発明の差動増幅回路を適用する例を示す。
【００７３】
図１８を参照すると、本例のアクティブマトリクス型表示装置の駆動回路は、各出力毎に、ガンマ電圧入力部４２１からデコーダ４２２ａ〜４２２ｎに入力される液晶の透過率−電圧特性に対応したガンマ電圧ＶＲ１〜ＶＲＮの中から、映像デジタル信号に応じて近接した２つのガンマ電圧が電荷再分配型Ｄ／Ａコンバータ４２３に入力される。電荷再分配型Ｄ／Ａコンバータ４２３は、入力された２つのガンマ電圧から映像デジタル信号に応じて階調電圧を生成し、出力回路４２４ａ〜４２４ｎで増幅して、出力端子４１４に接続されたデータ線を駆動する。制御信号は出力回路４２４ａ〜４２４ｎを構成する本発明の差動増幅回路のスイッチを制御する。
【００７４】
本発明の差動増幅回路は、図１８に示される出力回路４２４ａ〜４２４ｎとして用いることができる。電荷再分配型Ｄ／Ａコンバータ４２３により生成される電圧は電流供給能力がないが、本発明の差動増幅回路を用いた出力回路４２４ａ〜４２４ｎは、入力電圧の電流供給能力にかかわらず高精度な電圧でデータ線を駆動することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態の差動増幅回路の構成図である。
【図２】図１の差動増幅回路の動作を示すためのスイッチのタイミングチャートである。
【図３】オフセット検出期間Ｔ０１における図１の差動増幅回路の構成をアンプ記号を用いて示した図である。
【図４】補正電圧出力期間Ｔ０２における図１の差動増幅回路の構成をアンプ記号を用いて示した図である。
【図５】本発明の第２の実施形態の差動増幅回路の構成図である。
【図６】図５の差動増幅回路の動作を示すためのスイッチのタイミングチャートである。
【図７】本発明の第３の実施形態の差動増幅回路の構成図である。
【図８】図７の差動増幅回路の動作を示すためのスイッチのタイミングチャートである。
【図９】本発明の第４の実施形態の差動増幅回路の構成図である。
【図１０】図９の差動増幅回路の動作を示すためのスイッチのタイミングチャートである。
【図１１】本発明の第５の実施形態の差動増幅回路の構成図である。
【図１２】本発明の第１の実施例の差動増幅回路の構成図である。
【図１３】図１２の差動増幅回路の動作を示すためのスイッチのタイミングチャートである。
【図１４】図１２の差動増幅回路の出力電圧波形例である。
【図１５】本発明の第２の実施例の差動増幅回路の構成図である。
【図１６】図１４の差動増幅回路の動作を示すためのスイッチのタイミングチャートである。
【図１７】本発明の第１の応用例を示す図である。
【図１８】本発明の第２の応用例を示す図である。
【図１９】第１の従来例の差動増幅回路を示す構成図である。
【図２０】第１の従来例の差動増幅回路の動作を示すタイミングチャートである。
【図２１】第２の従来例の低電圧用アンプ回路の構成図である。
【図２２】第２の従来例の高電圧用アンプ回路の構成図である。
【図２３】第２の従来例の低電圧用アンプ回路において制御信号（Ａ）がＨレベルの場合の回路構成を示す図である。
【図２４】第２の従来例の低電圧用アンプ回路において制御信号（Ｂ）がＨレベルの場合の回路構成を示す図である。
【符号の説明】
【００７６】
１  入力端子
２  出力端子
３、４  端子
５〜７、１１６、２１６  容量素子
９〜１６、２０〜２６、３０〜３６、１３１〜１３３  スイッチ
１０１、１０２  差動入力部
１０４  電荷再分配型Ｄ／Ａコンバータ
１０２、２０２  能動負荷
１０３、２０３、３０３  駆動段及び出力段
１１１、１１２、２１３〜２１５、３１１、３１２  ＮＭＯＳトランジスタ
１１３〜１１５、２１１、２１２、３１３、３１４  ＰＭＯＳトランジスタ
１２１、１２２、２２１、２２２、３２１、３２２  定電流源
４１１  抵抗ストリング
４１２、４２２  デコーダ
４１３，４２４  出力回路
４２１  ガンマ電圧入力部
【図１】
2005110065.tif 000003
【図２】
2005110065.tif 000004
【図３】
2005110065.tif 000005
【図４】
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【図５】
2005110065.tif 000007
【図６】
2005110065.tif 000008
【図７】
2005110065.tif 000009
【図８】
2005110065.tif 000010
【図９】
2005110065.tif 000011
【図１０】
2005110065.tif 000012
【図１１】
2005110065.tif 000013
【図１２】
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【図１３】
2005110065.tif 000015
【図１４】
2005110065.tif 000016
【図１５】
2005110065.tif 000017
【図１６】
2005110065.tif 000018
【図１７】
2005110065.tif 000019
【図１８】
2005110065.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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