(57)【要約】【課題】ＰＬＬ機能を搭載した補正ＩＣを小型表示装置毎に使用し、それら補正ＩＣから出力される画像データ信号を１枚の表示画像の画像データ信号に合成する場合、各補正ＩＣ間に生じる各画像データ信号間の位相差により、表示画像のジッタが発生する。【解決手段】ＰＬＬ機能を搭載した画像補正ＩＣ４１〜４４を例えば４枚の小型表示装置毎に備えた大型表示装置において、画像補正ＩＣ４１〜４４から出力される各信号間の位相差によって発生する表示画像のジッタ（左右の表示ぶれ）を抑制するジッタ抑制回路５０を設け、このジッタ抑制回路５０でジッタを抑制した後、各信号を画像データ信号合成回路４５で１枚の表示画像の画像データ信号に合成する。【選択図】図１
2005195831.tif 000002
【特許請求の範囲】
【請求項１】
画素がマトリクス状に配置されてなる複数の表示手段が相互に隣接して配置されて１枚の表示領域を形成する表示装置であって、
前記複数の表示手段に対応して設けられ、個々に入力される複数の画像信号に対して信号補正をなす複数の画像補正手段と、
前記複数の画像補正手段の各々から出力される前記複数の画像信号間の位相差を補正して当該位相差に起因するジッタを抑制するジッタ抑制手段と、
前記位相補正手段で位相補正された前記複数の画像信号を合成処理する合成手段と
を備えたことを特徴とする表示装置。
【請求項２】
前記複数の画像補正手段は各々、当該複数の画像補正手段に入力される同期信号と、当該複数の画像補正手段から出力される同期信号との同期をとるＰＬＬ回路を有している
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記ジッタ抑制手段は、前記複数の画像信号のうちの１つの画像信号を所定の時間だけ遅延する遅延手段と、前記１つの画像信号に対する前記複数の画像信号の残りの画像信号の位相差を検出し、当該位相差を前記所定の時間を単位として補正する位相補正手段とを有する
ことを特徴とする請求項１記載の表示装置。
【請求項４】
画素がマトリクス状に配置されてなる複数の表示手段が相互に隣接して配置されて１枚の表示領域を形成するとともに、前記複数の表示手段に対応して設けられ、個々に入力される複数の画像信号に対して信号補正をなす複数の画像補正手段を有する表示装置の駆動方法であって、
前記複数の画像補正手段の各々から出力される前記複数の画像信号間の位相差を補正して当該位相差に起因するジッタを抑制する第１ステップと、
前記第１ステップで位相補正された前記複数の画像信号を合成処理する第２ステップと
を有することを特徴とする表示装置の駆動方法。
【請求項５】
前記複数の画像補正手段は各々、当該複数の画像補正手段に入力される同期信号と、当該複数の画像補正手段から出力される同期信号との同期をとるＰＬＬ回路を有している
ことを特徴とする請求項４記載の表示装置の駆動方法。
【請求項６】
前記第２ステップでは、前記複数の画像信号のうちの１つの画像信号を所定の時間だけ遅延するとともに、前記１つの画像信号に対する前記複数の画像信号の残りの画像信号の位相差を検出し、当該位相差を前記所定の時間を単位として補正する
ことを特徴とする請求項４記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び表示装置の駆動方法に関し、特に複数枚の小型表示装置を、大型基板上で貼り合わせることによって構成される大型の表示装置及び当該表示装置の駆動方法に関する。
【背景技術】
【０００２】
近年、高輝度ディスプレイとして、有機ＥＬ(Electro Luminescence) 素子に代表される自発光型の素子（自発光素子）を含む画素が行列状に配置されてなるパネル型（薄型）表示装置が注目を集めている。これら自発光型の表示装置は、画素の表示素子が自発光素子であるために液晶表示装置のようなバックライトが不要で、表示パネル全体を１〜２ｍｍ程度にまで薄型化できるので小型・軽量化が図れ、また視野角の制限も無く、応答速度が速く、高輝度、高コントラスト、低消費電力といった長所があり、次世代ディスプレイの有力な候補とされている。
【０００３】
自発光型の表示装置のうち、画素の自発光素子として例えば有機ＥＬ素子を用いた有機ＥＬ表示装置は、現在、ディジタルカメラや携帯電話などモバイル機器用（携帯用情報機器）としての小型ディスプレイへの応用が進んでいるとともに、今後は、ＰＣ（パーソナル・コンピュータ）向けモニタやテレビなど中大型ディスプレイへの応用が考えられている。さらに最近においては、液晶表示装置やプラズマ表示装置を用いた対角３０インチ〜６０インチを超える大型テレビの市場が拡大してきており、パネル型（薄型）表示装置への大型化の要求が一層高まっている。
【０００４】
これらの要求を満足させるためには、従来にない革新的な技術の開発が求められる。しかし、有機ＥＬ表示装置の場合、装置の大型化には困難が伴う。その理由としては、例えば、基板サイズが大きくなるにつれて設備が大型化され、コストが増加することや、大画面に有機ＥＬ膜をむらなく均一に形成することが困難であり、表示画面全体の輝度を均一にすることが難しいことなどが挙げられる。また、アクティブマトリクス型表示装置の場合、画素内に有機ＥＬ素子を駆動するための能動素子として、通常、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)が用いられるが、大画面になるほど画素欠陥など歩留まりが悪くなり、生産性が得られないことも問題の一つとして挙げられる。
【０００５】
これらの問題に対して、複数の小型パネルをタイル上に貼り合わせることによって大画面を構成する技術が試されている（例えば、特許文献１参照）。当該特許文献１には、複数の有機ＥＬ素子を備える複数枚の小型表示装置を、大型基板上で貼り合わせることによって、大型の有機ＥＬ表示装置を作製する技術が開示されている。このような表示装置の貼り合わせ構造において、表示装置を任意の数だけ配列することにより、任意の大きさの表示装置を製作することができる。
【０００６】
【特許文献１】特開２００２−３７２９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、複数枚の小型表示装置を、大型基板上で貼り合わせることによって構成される大型の表示装置において、小型の表示装置の輝度や色などの諸特性が小型表示装置毎に異なる場合、それらを貼り合わせて１枚の大型表示装置を構成すると、小型表示装置個々の諸特性が異なることにより、貼り合わせた箇所の繋ぎ目が認識されてしまうという課題がある。
【０００８】
その繋ぎ目を目立たないようにする技術として、表示画像の輝度や色を補正する方法が考えられる。その補正を小型表示装置毎に行うことにより、繋ぎ目を目立たなくすることができる。その補正を行う方法として、例えば、それらの補正に特化された専用の補正ＩＣ(Integrated Circuit)を小型表示装置毎に使用することで、簡単且つ、低コストでパネルの輝度や色の補正を実現することが可能である。
【０００９】
それらの補正ＩＣの中で、入力信号に対して出力信号の位相や周波数を調整するためにＰＬＬ(Phase Locked Loop;位相ロックループ)機能を搭載した補正ＩＣを小型表示装置毎に使用し、それら補正ＩＣから出力される画像データ信号を１枚の表示画像の画像データ信号に合成する場合、各補正ＩＣ間に生じる各画像データ信号間の位相差により、表示画像のジッタ（左右の表示ぶれ）が発生してしまう。これは以下に示すことが原因と考えられる。
【００１０】
(1) 補正ＩＣに搭載しているＰＬＬの特性が異なる。
(2) 補正ＩＣを複数並列駆動させた場合、各補正ＩＣのＰＬＬがそれぞれ独立（非同期）して動作しているため、互いの同期がとれない。これは、補正ＩＣが複数使用の並列駆動ができるような仕様ではないために当然生じる現象である。
(3) ＰＬＬのアクティブフィルタ（ＬＰＦ）の特性が異なる。
(4) 補正ＩＣの出力信号の位相や周波数を調整するための基準クロックをＩＣ外部より供給するため、プリント基板上の基準クロック信号パターンのインピーダンスや周辺回路によるノイズ等により、基準クロック信号が各補正ＩＣに到達する時点において、基準クロック信号の波形がそれぞれ僅かに異なり、位相差が生じる。
【００１１】
図１２を用いて具体的に説明すると、各補正ＩＣを４個並列に動作させた場合、後段の処理回路の同期基準となる表示画面Ａ以外を担当する補正ＩＣから出力される信号（同期信号、画像データ信号）は、表示画面Ａの出力信号に対して位相が１Ｖ（１垂直期間）毎に、回路動作の基準となるクロック信号の±１ＣＬＫ分それぞれ変化するため、表示画面Ａ・Ｂ・Ｃ・Ｄの画像データ信号を１画面に合成したときに、±１ＣＬＫのジッタ（表示ぶれ）が表示画面Ｂ，Ｃ，Ｄ部分に発生してしまう。
【００１２】
これらの問題を対策する方法として、それら補正ＩＣから出力される画像信号を１枚の画像信号へ合成する回路部分にフレームメモリとＰＬＬを構成し、それぞれの位相誤差を調整するような回路を持たせることによって実現することが考えられが、回路が複雑になり回路規模も大きくなるため、簡単には実現できず、またコストも高くなってしまう。
【００１３】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、複数枚の小型表示装置貼り合わせることによってより大きな表示領域を得る際に、貼り合わせた端面部分の繋ぎ目を目立たなくすることができるとともに、表示装置毎に備える画像補正ＩＣから出力される画像信号を１枚の表示画像の画像信号に合成する際に、各補正ＩＣ間に生じる各信号間の位相差に起因して発生する表示画像のジッタ（左右の表示ぶれ）を抑制可能な表示装置及び当該表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明では、画素がマトリクス状に配置されてなる複数の表示手段が相互に隣接して配置されて１枚の表示領域を形成するとともに、前記複数の表示手段に対応して設けられ、個々に入力される複数の画像信号に対して信号補正をなす複数の画像補正手段を有する表示装置において、前記複数の画像補正手段の各々から出力される前記複数の画像信号間の位相差を補正して当該位相差に起因するジッタを抑制するジッタ抑制手段を設け、このジッタ抑制手段で位相補正された後の前記複数の画像信号に対して合成処理を行うようにする。
【００１５】
上記の構成において、複数の画像補正手段では、表示画像の輝度や色などを補正する処理が行われる。この画像補正手段を複数の表示手段毎に設け、これら画像補正手段によって各々が表示を担う画像に対して輝度や色などの補正処理を行うことにより、複数の表示手段を隣接させて貼り合わせた際の端面部分の繋ぎ目を目立たなくすることができる。また、ジッタ抑制手段は、複数の画像補正手段から出力される画像信号を１枚の表示画像の画像信号に合成する際に、上記位相差に起因して発生する表示画像のジッタ（左右の表示ぶれ）を抑制する。
【発明の効果】
【００１６】
本発明によれば、複数枚の小型表示装置貼り合わせることによってより大きな表示領域を得る際に、貼り合わせた端面部分の繋ぎ目を目立たなくすることができるとともに、表示装置毎に設けられた画像補正手段の各信号間の位相差に起因して発生する表示画像のジッタ（左右の表示ぶれ）を、極めて簡単な回路構成にて抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明の一実施形態に係る表示装置を示す概略構成図である。本実施形態に係る表示装置１０は、大型基板１１上に例えば４枚の小型表示装置１２〜１５を貼り合わせることによって構成される大型の表示装置である。
【００１９】
図１において、小型表示装置１２〜１５は、複数の走査線１６〜１９と、これに直交する複数のデータ線２０，２１を有しており、相互に、走査線１６と走査線１７が垂直方向（図の上下方向）において連続して配線され、走査線１８と走査線１９が垂直方向において連続して配線されるように貼り合わされ、４枚の小型表示装置１２〜１５全体で大型表示装置１０を構成している。
【００２０】
小型表示装置１２〜１５の周囲には、左右の辺に沿って走査線駆動回路２２〜２５が２つずつ設けられ、上下の辺に沿ってデータ線駆動回路２６，２７が設けられている。走査線駆動回路２２〜２５及びデータ線駆動回路２６，２７は互いに同期して動作するように構成されている。走査線１６〜１９は、各一端が走査線駆動回路２２〜２５の各行の出力端に接続されている。データ線２０，２１は、各一端がデータ線駆動回路２６，２７の各列の出力端に接続されている。
【００２１】
走査線駆動回路２２〜２５は、例えばシフトレジスタによって構成され、小型表示装置１２〜１５の各画素を行単位で選択して駆動する駆動信号を走査線１６〜１９に対して順に出力する。データ線駆動回路２６，２７は、走査線駆動回路２２〜２５によって選択された行の各画素に対して、輝度情報に応じたデータ信号をデータ線２０，２１を介して供給する。これにより、小型表示装置１２〜１５における各画素が発光して画像表示が行われ、４枚の小型表示装置１２〜１５全体で１枚の画像を表示する。
【００２２】
図２は、小型表示装置１２〜１５の具体例を示す概略構成図である。本具体例では、画素の表示素子として例えば自発光型の素子である有機ＥＬ素子を用いたアクティブマトリクス型有機ＥＬ表示装置を例に挙げて示している。本例に係るアクティブマトリクス型有機ＥＬ表示装置は、画素３１がマトリクス状に配置されてなる画素アレイ部３２を主な構成要素としている。
【００２３】
図２において、画素３１は、有機ＥＬ素子３３を発光駆動する能動素子として電界効果トランジスタ、例えばポリシリコンＴＦＴ(Thin Film Transistor;薄膜トランジスタ)あるいはアモルファスシリコンＴＦＴ３４を有し、これらＴＦＴ３４が形成された基板上に有機ＥＬ素子３３が形成された構成となっている。有機ＥＬ素子３３は、基板上に設けられる透明導電膜からなる複数の第一電極を形成し、少なくとも１つの当該第一電極上に正孔輸送層、発光層、電子輸送層及び電子注入層を順に堆積させて有機層を形成し、当該有機層の上に金属からなる第二電極を形成した構造を持ち、第一電極と第二電極との間に直流電圧が印加されることで、発光層において電子と正孔とが再結合する際に発光するようになっている。
【００２４】
画素アレイ部３２には、ｎ行ｍ列の画素３１の配列に対して、例えばＲ（赤）Ｇ（緑）Ｂ（青）三色に対応した３本の走査線３５−１〜３５−ｎ，３６−１〜３６−ｎ，３７−１〜３７−ｎが各行毎に配線され、またデータ線３８−１〜３８−ｍ，３９−１〜３９−ｍ，４０−１〜４０−ｍが各列毎に配線されている。走査線３５−１〜３５−ｎ，３６−１〜３６−ｎ，３７−１〜３７−ｎは、図１の走査線１６〜１９に相当し、データ線３８−１〜３８−ｍ，３９−１〜３９−ｍ，４０−１〜４０−ｍは図１のデータ線２０，２１に相当している。
【００２５】
上記構成のアクティブマトリクス型有機ＥＬ表示装置を小型表示装置１２〜１５として用いる場合には、図１のデータ線駆動回路２６，２７は、データ線２０，２１（データ線３８−１〜３８−ｍ，３９−１〜３９−ｍ，４０−１〜４０−ｍ）を通して画素３１の各々に対して輝度情報を電流値、または電圧値の形で書き込む電流書き込み型、または電圧書き込み型の駆動回路構成となる。
【００２６】
上述した例えば４枚の小型表示装置１２〜１５によって構成されてなる本実施形態に係る表示装置１０は、入力信号に対して出力信号の位相や周波数を調整するためにＰＬＬ機能を搭載して表示画像の輝度や色を補正する画像補正回路を小型表示装置１２〜１５毎に有するとともに、画像補正回路相互における信号間の位相差によって発生する表示画像のジッタ（左右の表示ぶれ）を抑制するジッタ抑制回路を備えている。
【００２７】
図３は、４枚の小型表示装置１２〜１５に対応して設けられた画像補正回路およびジッタ抑制回路の構成の一例を示すブロック図である。なお、通常、画像補正回路はＩＣ化され、画像補正ＩＣとして小型表示装置１２〜１５毎に設けられる。
【００２８】
図３に示すように、４枚の小型表示装置１２〜１５に対応して４つの画像補正ＩＣ４１〜４４が設けられている。ここで、図１２に示す表示画面Ａ〜Ｄと対応させると、画像補正ＩＣ４１が表示画面Ａを、画像補正ＩＣ４２が表示画面Ｂを、画像補正ＩＣ４３が表示画面Ｃを、画像補正ＩＣ４４が表示画面Ｄをそれぞれ担うことになる。これら画像補正ＩＣ４１〜４４には、画像データ信号及び同期信号（垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ）が入力される。
【００２９】
画像補正ＩＣ４１〜４４の各々は、入力信号に対して出力信号の位相や周波数を調整する、具体的に画像補正ＩＣ４１〜４４に入力される同期信号と、画像補正ＩＣ４１〜４４から出力される同期信号との同期を常にとるためのＰＬＬ回路を有し、入力される画像データ信号に対して輝度や色などを補正する処理を行う。
【００３０】
図４は、ＰＬＬ回路の基本構成を示すブロック図である。図４から明らかなように、ＰＬＬ回路は、位相比較器６１、ローパスフィルタ（ＬＰＦ）６２、電圧制御発振器（ＶＣＯ）６３及び分周器６４を有する構成となっている。
【００３１】
位相比較器６１は、基準信号ｆ１と比較信号ｆ２との位相差を比較し、その比較結果を基準信号ｆ１と比較信号ｆ２との位相差分に応じたパルス信号として出力する。ここで、基準信号ｆ１に比べて比較信号ｆ２の位相が遅れている場合は周波数を上げるパルスを出力し、逆に基準信号ｆ１に比べて比較信号ｆ２の位相が進んでいる場合は周波数を下げるパルスを出力する。
【００３２】
ローパスフィルタ６２は、ループ・フィルタと呼ばれ、位相比較器６１の出力パルスを直流に近いアナログ信号に平滑して出力する。この出力電圧は、位相比較器６１の出力パルスのデューティ比が高いほど電圧値が高くなる。ローパスフィルタ６２の出力電圧は、電圧制御発振器６３にその制御電圧として与えられる。電圧制御発振器６３は、制御電圧に応じた周波数で発振する。電圧制御発振器６３の出力周波数が一定になるためには、当該電圧制御発振器６３の入力はアナログ信号で、しかも一定電圧の直流信号である必要がある。そのために、ローパスフィルタ６２が設けられている。
【００３３】
分周器６４は、電圧制御発振器６３の出力周波数をカウンタ等によって１／Ｎに分周する。ここでは、電圧制御発振器６３の出力周波数ｆout がＮｆ１の場合、分周器６４は、出力周波数ｆout が１／Ｎ分周することによって比較信号ｆ２（ｆ１＝ｆ２）を得て位相比較器６１に与える。この位相比較器６１→ローパスフィルタ６２→電圧制御発振器６３→分周器６４のＰＬＬループにおいては、位相比較器６１の２つの入力信号（基準信号ｆ１と比較信号ｆ２）の位相が同じになるように、即ち２つの入力信号の周波数が同じ（ｆ１＝ｆ２）になるように制御が行われる。
【００３４】
ところで、上述した如きＰＬＬ回路を含む画像補正ＩＣ４１〜４４を４個並列に動作させる場合において、例えば画像補正ＩＣ４１を後段の処理回路の同期基準とすると、画像補正ＩＣ４２〜４４に含まれる各ＰＬＬ回路が相互に同期して動作する構成となっていないことから、画像補正ＩＣ４１以外の画像補正ＩＣ４２〜４４から出力される信号（同期信号、画像データ信号）は、画像補正ＩＣ４１から出力される信号に対して位相ずれが発生する。
【００３５】
具体的には、図５〜図７に示すように、画像補正ＩＣ４１から出力される垂直同期信号Ｖｓｙｎｃ−Ａの立ち下がりタイミングに対して、画像補正ＩＣ４２〜４４から出力される水平同期信号Ｈｓｙｎｃ−Ｂ〜Ｈｓｙｎｃ−Ｄの各立ち下がりタイミングの位相が、１フレーム（１Ｖ；１垂直期間）毎に、回路動作の基準となるクロック信号の±１ＣＬＫだけそれぞれ変化する。この位相ずれに伴って、画像補正ＩＣ４１〜４４の各画像データ信号を１画面に合成したときに、画像補正ＩＣ４２〜４４が担う表示画面Ｂ，Ｃ，Ｄ部分に±１ＣＬＫのジッタ（表示ぶれ）が発生する（図１２を参照）。ここで、１ＣＬＫは、水平走査の際の１画素に相当する。
【００３６】
この表示画像のジッタを抑制するために、図３に示すように、画像補正ＩＣ４１〜４４に対してジッタ抑制回路５０が設けられている。ジッタ抑制回路５０は、遅延回路５１及び位相補正回路５２〜５４を有する構成となっている。このジッタ抑制回路５０については、ＰＬＤ(Programmable Logic Device)や、ＦＰＧＡ(Field Programmable Gate Allay)などを用いて安価にかつ容易に構成することができる。
【００３７】
ジッタ抑制回路５０において、遅延回路５１は、画像補正ＩＣ４１から出力される画像データ信号Ａを１画素に相当する１ＣＬＫ（単位時間）だけ遅延する。この１ＣＬＫ遅延された画像データ信号Ａが、後段の画像データ信号合成回路４５が画像合成する際の同期基準となる。位相補正回路５２〜５４は、画像補正ＩＣ４１から出力される垂直同期信号Ｖｓｙｎｃ−Ａと画像補正ＩＣ４２〜４４から出力される水平同期信号Ｈｓｙｎｃ−Ｂ〜Ｈｓｙｎｃ−Ｄとの各位相差をそれぞれ検出し、当該位相差に応じて位相補正回路５２〜５４の各々から出力される画像データ信号Ｂ〜Ｄの各位相を補正することにより、画像データ信号Ａと画像データ信号Ｂ〜Ｄの各々との同期化を行う。
【００３８】
これら同期化された画像データ信号Ａ〜Ｄは、画像データ信号合成回路４５に供給される。画像データ信号合成回路４５は、画像合成制御信号発生回路４６で生成された画像合成制御信号に基づいて、ジッタ抑制回路５０で同期化された画像データ信号Ａ〜Ｄを、画像データ信号Ａを同期基準として合成する処理を行う。これにより、４枚の画像を１枚の画像に合成した画像合成信号を得ることができる。
【００３９】
位相補正回路５２〜５４は各々、図８に示すように、位相補正信号生成回路６１及び位相遅延回路６２によって構成されている。位相補正信号生成回路６１は、画像補正ＩＣ４１から出力される垂直同期信号Ｖｓｙｎｃ−Ａの立下がりタイミングの検出パルスと、画像補正ＩＣ４２〜４４から出力される水平同期信号Ｈｓｙｎｃ−Ｂ〜Ｈｓｙｎｃ−Ｄの立下がりタイミングの各検出パルスとに基づいて、画像補正ＩＣ４２〜４４から出力される画像データ信号Ｂ〜Ｄの位相を補正するための位相補正信号を生成する。位相遅延回路６２は、位相補正信号生成回路６１で生成された位相補正信号に応じて画像補正ＩＣ４２〜４４から出力される画像データ信号Ｂ〜Ｄを遅延することによって位相補正を行う。
【００４０】
図９は、位相補正信号生成回路６１の具体的な構成の一例を示すブロック図である。図９から明らかなように、本例に係る位相補正信号生成回路６１は、ＪＫフリップフロップ６１１、ＡＮＤ回路６１２、ｎビットカウンタ６１３、インバータ６１４及びｎビット比較器６１５〜６１７を有する構成となっている。
【００４１】
ＪＫフリップフロップ６１１は、画像補正ＩＣ４１から出力される垂直同期信号Ｖｓｙｎｃ−Ａの立下がりタイミングの検出パルスをＪ入力とし、画像補正ＩＣ４２〜４４から出力される水平同期信号Ｈｓｙｎｃ−Ｂ〜Ｈｓｙｎｃ−Ｄの立下がりタイミングの各検出パルスをＫ入力とし、垂直同期信号Ｖｓｙｎｃ−Ａに同期したクロックＣＬＫ−Ａをクロック（ＣＬＫ）入力としている。
【００４２】
ＡＮＤ回路６１２は、ＪＫフリップフロップ６１１のＱ出力を一方の入力とし、インバータ６１４で反転されて与えられるｎビットカウンタ６１３の出力を他方の入力としている。ｎビットカウンタ６１３は、垂直同期信号Ｖｓｙｎｃ−Ａの立下がりタイミングの検出パルスをクリア（ＣＬＲ）入力とし、ＡＮＤ回路６１２の出力をイネーブル（ＥＮＡ）入力とし、クロックＣＬＫ−Ａをクロック入力としている。ｎビット比較器６１５〜６１７は、ｎビットカウンタ６１３のカウント値を比較入力としている。
【００４３】
上記構成の位相補正信号生成回路６１において、ＪＫフリップフロップ６１１は、垂直同期信号Ｖｓｙｎｃ−Ａの立下がりタイミングの検出パルス及び水平同期信号Ｈｓｙｎｃ−Ｂ〜Ｈｓｙｎｃ−Ｄの立下がりタイミングの各検出パルスを基に、クロックＣＬＫ−Ａの立上がりタイミングに同期してＨｉレベルの位相差検出期間信号を出力する。ｎビットカウンタ６１３は、ＪＫフリップフロップ６１１から出力される位相差検出期間信号のＨｉレベル期間を１フレーム毎にクロックＣＬＫ−Ａに同期してカウントする。このｎビットカウンタ６１３のカウント値Ａ−ＣＬＫには、先述したことから明らかなように、最大±１ＣＬＫの差が生ずる。
【００４４】
ここで、例えば、垂直同期信号Ｖｓｙｎｃ−Ａの立下がりタイミングから水平同期信号Ｈｓｙｎｃ−Ｂ〜Ｈｓｙｎｃ−Ｄの立下がりタイミングまでのカウント値Ａ−ＣＬＫがＸ個のときを基準とした場合に（図５を参照）、Ｘ個のカウント値Ａ−ＣＬＫを検出する比較器の他に、Ｘ＋１個のカウント値Ａ−ＣＬＫを検出する比較器とＸ−１個のカウント値Ａ−ＣＬＫを検出する比較器が必要となる。ｎビット比較器６１５〜６１７は、ｎビットカウンタ６１３のカウント値Ａ−ＣＬＫを区別（選択）する。すなわち、ｎビットカウンタ６１３のカウント値Ａ−ＣＬＫには最大±１ＣＬＫの差があるため、１フレーム毎に必ずそれらの比較器６１５〜６１７のうちのいずれか一つの比較器がアクティブとなる。
【００４５】
具体的には、ｎビット比較器６１５は、カウント値Ａ−ＣＬＫがデコード値：Ｘ＋１のときにＨｉレベルの位相補正信号(1)を出力する。この位相補正信号(1)は、基準値Ｘに対して１ＣＬＫ遅れていることを表している。ｎビット比較器６１６は、カウント値Ａ−ＣＬＫがデコード値：ＸのときにＨｉレベルの位相補正信号(2)を出力する。この位相補正信号(2)は、基準値Ｘに対して位相がずれていないことを表している。ｎビット比較器６１７は、カウント値Ａ−ＣＬＫがデコード値：Ｘ−１のときにＨｉレベルの位相補正信号(3)を出力する。この位相補正信号(3)は、基準値Ｘに対して１ＣＬＫ進んでいることを表している。図１０に、垂直同期信号Ｖｓｙｎｃ−Ａと位相補正信号(1)〜(3)とのタイミング関係を示す。
【００４６】
図１１は、位相遅延回路６２の具体的な構成の一例を示すブロック図である。図１１から明らかなように、本例に係る位相補正回路６２は、ＡＮＤ回路６２１、Ｄフリップフロップ６２２、ＡＮＤ回路６２３、Ｄフリップフロップ６２４，６２５、ＡＮＤ回路６２６及びＯＲ回路６２７を有する構成となっている。
【００４７】
ＡＮＤ回路６２１は、画像補正ＩＣ４２〜４４から出力される画像データ信号Ｂ〜Ｄを一方の入力とし、位相補正信号生成回路６１で生成された位相補正信号(1)を他方の入力としている。Ｄフリップフロップ６２２は、画像補正ＩＣ４２〜４４から出力される画像データ信号Ｂ〜Ｄをデータ（Ｄ）入力とし、クロックＣＬＫ−Ａをクロック入力としている。ＡＮＤ回路６２３は、Ｄフリップフロップ６２２のＱ出力を一方の入力とし、位相補正信号生成回路６１で生成された位相補正信号(2)を他方の入力としている。
【００４８】
Ｄフリップフロップ６２４は、画像補正ＩＣ４２〜４４から出力される画像データ信号Ｂ〜Ｄをデータ入力とし、クロックＣＬＫ−Ａをクロック入力としている。Ｄフリップフロップ６２５は、Ｄフリップフロップ６２４のＱ出力をデータ入力とし、クロックＣＬＫ−Ａをクロック入力としている。ＡＮＤ回路６２６は、Ｄフリップフロップ６２５のＱ出力を一方の入力とし、位相補正信号生成回路６１で生成された位相補正信号(3)を他方の入力としている。ＯＲ回路６２７は、ＡＮＤ回路６２１，６２３，６２６の各出力を３入力としている。
【００４９】
上記構成の位相遅延回路６２では、図９の位相補正信号生成回路６１から出力される位相補正信号(1)〜(3)によって予め設定していた遅延量（この場合、基準となる位相補正信号(2)に対して１ＣＬＫ進める／１ＣＬＫ遅らす）を画像データ信号Ｂ〜Ｄに反映させる。すなわち、図１０に示した位相補正信号(1)〜(3)と画像データ信号Ｂ〜Ｄとの論理積をＡＮＤ回路６２１，６２３，６２６でとることにより、ＡＮＤ回路６２１，６２３，６２６のうちの１つのＡＮＤ回路の出力だけがアクティブ（本例では、Ｈｉレベル）となるため、位相補正された画像データ信号を得ることができる。
【００５０】
以上説明した位相補正回路５２〜５４による位相補正の処理を、画像補正ＩＣ４２〜４４の各々から出力される画像データ信号Ｂ〜Ｄに施すことにより、全ての画像データ信号Ａ〜Ｄの位相を合わせることができる。
【００５１】
上述したように、例えば４枚の小型表示装置１２〜１５を貼り合わせることによってより大きな表示領域を得る構成の大型表示装置１０において、入力信号に対して出力信号の位相や周波数を調整するためにＰＬＬ機能を搭載して表示画像の輝度や色などを補正する画像補正ＩＣ４１〜４４を表示装置１２〜１５毎に設け、これら画像補正ＩＣ４１〜４４によって各々が表示を担う画像に対して輝度や色などの補正処理を行うことにより、貼り合わせた端面部分の繋ぎ目を目立たなくすることができる。
【００５２】
また、画像補正ＩＣ４１〜４４から出力される各画像データ信号間の位相差を補正して当該位相差に起因するジッタを抑制するジッタ抑制回路５０を設けたことにより、画像補正ＩＣ４１〜４４から出力される画像データ信号を１枚の表示画像の画像データ信号に合成する際に、上記位相差に起因して発生する表示画像のジッタ（左右の表示ぶれ）を、演算回路やメモリなどの複雑な回路を使用せず、極めて簡単なロジック回路構成で自動的にかつ瞬時（リアルタイム）に抑制することができる。
【００５３】
なお、上記実施形態では、画素の表示素子として有機ＥＬ素子を用いた有機ＥＬ表示装置を、小型表示装置として用いてこれら小型表示装置を複数枚大型基板上に貼り合わせてなる表示装置に適用した場合を例に挙げて説明したが、これに限られるものではなく、本発明は有機ＥＬ素子以外の自発光型の素子、あるいは自発光型の素子に限らず、液晶セルを画素の表示素子として用いてなる小型表示装置を複数枚貼り合わせた表示装置全般に適用可能である。
【産業上の利用可能性】
【００５４】
本発明に係る表示装置は、特に、対角３０インチ〜６０インチを超える大型テレビとして用いられる。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態に係る表示装置を示す概略構成図である。
【図２】小型表示装置の画素アレイ部の具体例を示す概略構成図である。
【図３】画像補正ＩＣおよびジッタ抑制回路の構成の一例を示すブロック図である。
【図４】画像補正ＩＣに含まれるＰＬＬ回路の基本構成を示すブロック図である。
【図５】垂直同期信号Ｖｓｙｎｃ−Ａに対する水平同期信号Ｈｓｙｎｃ−Ｂ〜Ｈｓｙｎｃ−Ｄの位相関係を示すタイミングチャート（その１）である。
【図６】垂直同期信号Ｖｓｙｎｃ−Ａに対する水平同期信号Ｈｓｙｎｃ−Ｂ〜Ｈｓｙｎｃ−Ｄの位相関係を示すタイミングチャート（その２）である。
【図７】垂直同期信号Ｖｓｙｎｃ−Ａに対する水平同期信号Ｈｓｙｎｃ−Ｂ〜Ｈｓｙｎｃ−Ｄの位相関係を示すタイミングチャート（その３）である。
【図８】ジッタ抑制回路内の位相補正回路の構成の一例を示すブロック図である。
【図９】位相補正回路における位相補正信号生成回路の具体的な構成の一例を示すブロック図である。
【図１０】位相補正信号生成回路の動作説明のためのタイミングチャートである。
【図１１】位相補正回路における位相遅延回路の具体的な構成の一例を示すブロック図である。
【図１２】従来技術の課題の説明図である
【符号の説明】
【００５６】
１０…大型表示装置、１１…大型基板、１２〜１５…小型表示装置、１６〜１９…走査線、２０，２１…データ線、２２〜２５…走査線駆動回路、２６，２７…データ線駆動回路、３１…画素、３２…画素アレイ部、３３…有機ＥＬ素子、３４…ＴＦＴ（薄膜トランジスタ）、４１〜４４…画像補正ＩＣ（回路）、４５…画像データ信号合成回路、４６…画像合成制御信号生成回路、５０…ジッタ抑制回路、５１…遅延回路、５２〜５４…位相補正回路、６１…位相補正信号生成回路、６２…位相遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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