(57)【要約】【課題】解析や検証のために、条件を異ならせた多数回のＩＤＤＱ（静止時電流）テストを繰り返し実施するような場合においても、ＩＤＤＱテストの効率を向上させ、テスト時間を短縮する。【解決手段】内部電源１１０の静止時電流を電流電圧変換回路１２２で電圧に変換し、コンパレータ１２４で判定電圧（基準電圧）Ｖｇｅと比較する。この判定電圧Ｖｇｅの電圧レベルは、端子Ｔ１を介して外部から自由に設定することが可能である。また、メモリ１２８が設けられおり、このメモリ１２８に、複数回のＩＤＤＱテストの測定データを蓄積し、一括してＬＳＩテスタに転送する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体集積回路装置に搭載されるＩＤＤＱ（静止時電流）測定回路であって、
内部電源の静止時電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路の出力電圧と判定電圧とを比較するコンパレータと、
前記判定電圧の電圧レベルを前記半導体集積回路装置の外部から調整する電圧レベル調整手段と、
を備えるＩＤＤＱ測定回路。
【請求項２】
請求項１記載のＩＤＤＱ測定回路であって、
前記コンパレータから出力される複数回分のＩＤＤＱ測定データを蓄積するメモリ回路を備えるＩＤＤＱ測定回路。
【請求項３】
半導体集積回路装置に搭載されるＩＤＤＱ（静止時電流）測定回路であって、
内部電源の静止時電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路の出力電圧と判定電圧とを比較するコンパレータと、
前記コンパレータから出力される複数回分のＩＤＤＱ測定データを蓄積するメモリ回路と、
前記メモリ回路に蓄積された前記測定データに基づいて前記判定電圧の電圧レベルを調整する電圧調整回路と、
を備えるＩＤＤＱ測定回路。
【請求項４】
請求項３記載のＩＤＤＱ測定回路であって、
前記メモリ回路に蓄積された測定データに基づいて前記静止時電流の値を求める演算回路を備えるＩＤＤＱ測定回路。
【請求項５】
請求項４記載のＩＤＤＱ測定回路であって、
前記演算回路は前記静止時電流の電流値の最大値と最小値の差分を求めるＩＤＤＱ測定回路。
【請求項６】
請求項３記載のＩＤＤＱ測定回路を搭載する半導体集積回路装置にＬＳＩテスタを接続してＩＤＤＱテストを行うＩＤＤＱテスト方法であって、
前記判定電圧の電圧レベルを異ならせて複数回のＩＤＤＱ測定を実施し、各測定における測定データを前記メモリ回路に蓄積するステップと、
前記メモリに蓄積された前記複数回の測定データを一括して前記ＬＳＩテスタに転送し、一括転送された測定データを所定の期待値と比較するステップと、
を含むＩＤＤＱテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＩＤＤＱ測定回路に関する。
【背景技術】
【０００２】
ＬＳＩの故障診断手法の一つとして、ＬＳＩを静止状態にし、その電源電流（ＩＤＤ）を測定する静止時電流（ＩＤＤＱ）テストがある。ＬＳＩは、静止状態（停止状態）のとき、理論上は、回路の電源から電流が流れないが、何らかの欠陥があると、電源（ＶＤＤ）から電流（過渡電流）が流れる傾向があり、この点に着目することで、欠陥のあるデバイスを検出することができる。
【０００３】
ＬＳＩの故障を検出するための一般的なテストとしては、ロジック回路に所定のテストパターンを入力し、その結果としてロジック回路から出力されるデータを期待値と比較する機能テストがあるが、この機能テストに合格したＬＳＩでも、ＩＤＤＱ不良となる場合がある。
【０００４】
ＩＤＤＱテストでは、ロジック回路としての機能は正常であるＬＳＩについても、特に、信号のタイミングに微妙な影響を与える欠陥を検出できたり、あるいは、バーイン後において、フィールド（素子形成領域）で顕在化してくるような欠陥（障害を引き起こす原因となる欠陥）を検出できるといった利点をもつ。
【０００５】
このように、ＩＤＤＱ異常は、ＬＳＩ内部に何らかの微少な物理故障が発生していることを知らせるシグナルであり、このシグナルを検出することで故障診断を行うことができ、また、そのシグナルを解析することで、故障の発生箇所の絞り込みを行ったり、あるいは、製造プロセス改善の指針を得るといったことが可能である。
【０００６】
特許文献１には、デジタル集積回路をスタンバイ状態とし、この状態でテストパターンを印加したときに生じる異常電流を測定する、ファンクションＩＤＤＱテストを実施する回路が記載されている。この回路では、静止時電流を電圧に変換し、その電圧を、コンパレータにて所定のしきい値（固定された判定電圧）と比較することで１ビットのデータとし、これをＬＳＩテスタに送る構成となっている。
【特許文献１】特開２００１−５１０１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
テストパターンを入力することで故障を明確に診断できる機能テストと異なり、ＩＤＤＱテストは微妙な判断を伴うテストである。つまり、どのようなＬＳＩでも、静止時に微少な電流が流れるものであり、したがって、静止時に電流が検出されたからといって、直ちに異常であると判定することはできない。また、故障には、ＩＤＤＱ異常の他、スタック故障、遅延異常、機能故障などがあり、これらを総合的（および統計的）に勘案してＩＤＤＱ測定結果に基づく検証を行う必要がある。このように、ＩＤＤＱテストでは、単に故障を検出するというだけでなく、統計的なデータに基づく解析、検証が重要となり、そのためには、条件を異ならせたテストを何回も繰り返して実施することが必要となる場合も多い。
【０００８】
従来のＩＤＤＱ測定回路では、このような、条件を異ならせた多数回のテストの繰り返しの実施という観点からの配慮がなされておらず、したがって、テスト効率が低下する場合がある。例えば、特許文献１に記載のＩＤＤＱ測定回路では、電流電圧変換を行った後に、その電圧を、コンパレータにて所定の判定電圧（基準電圧）と比較し、その判定結果をＬＳＩテスタに送り、このＬＳＩテスタにて期待値と比較して良品／不良品の判定を行うが、判定電圧（基準電圧）は固定されている。したがって、判定電圧（基準電圧）をあらかじめ、設計段階でＬＳＩ内部に作りこまなくてはならず、この構成では、実デバイスでの測定結果を反映することが難しい。また、ＩＤＤＱ測定を多数回行う場合には、１回の測定が終わる毎に、ＬＳＩテスタにて期待値との比較による良／不良判定を行う必要があるため、テストの効率が悪く、テスト時間が長くなる場合がある。
【０００９】
本発明は、解析や検証のために、条件を異ならせた多数回のＩＤＤＱテストを繰り返し実施するような場合においても、テスト効率を向上させ、テスト時間を短縮することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のＩＤＤＱ測定回路の一態様は、半導体集積回路装置に搭載されるＩＤＤＱ（静止時電流）測定回路であって、内部電源の静止時電流を電圧に変換する電流電圧変換回路と、前記電流電圧変換回路の出力電圧と判定電圧とを比較するコンパレータと、前記判定電圧の電圧レベルを前記半導体集積回路装置の外部から調整する電圧レベル調整手段とを備える。
【００１１】
この構成により、判定電圧（基準電圧）を自在に変化させながらコンパレータから判定結果を得ることができる。したがって、実際のＩＤＤＱ測定の結果を反映させてタイムリーに判定電圧を設定すること（つまり、実デバイスの測定結果を反映した自由度の高い判定電圧の設定）が可能であり、ＩＤＤＱテストが効率化される。
【００１２】
本発明のＩＤＤＱ測定回路の第二の態様は、前記コンパレータから出力される、複数回分のＩＤＤＱ測定データを蓄積するメモリ回路を備える。この構成により、ＩＤＤＱ測定を多数回行う際に、判定電圧を変化させつつＩＤＤＱ測定を実施し、その測定データをメモリに蓄積していき、蓄積された全測定データを一括してＬＳＩテスタに渡すことができる。このとき、ＬＳＩテスタが行う、期待値との比較／判定処理は１回ですむため、極めて効率的なＩＤＤＱテストを行うことができ、テスト時間を大幅に短縮することができる。
【００１３】
本発明のＩＤＤＱ測定回路の第三の態様は、半導体集積回路装置に搭載されるＩＤＤＱ（静止時電流）測定回路であって、内部電源の静止時電流を電圧に変換する電流電圧変換回路と、前記電流電圧変換回路の出力電圧と判定電圧とを比較するコンパレータと、前記コンパレータから出力される複数回分のＩＤＤＱ測定データを蓄積するメモリ回路と、前記メモリ回路に蓄積された前記測定データに基づいて前記判定電圧の電圧レベルを調整する電圧調整回路とを備える。
【００１４】
この構成によると、例えば、コンパレータによる判定によりＮＧ（静止時電流に相当する電圧レベルが判定電圧を越える場合）が連続したような場合に、判定電圧の電圧レベルを外部から再設定して再テストをするといった面倒な手続が必要ない。すなわち、このような場合、ＬＳＩ内部に設けられた電圧調整回路により自動的に判定電圧が変更され、新たなデータが収集されるため、効率的なＩＤＤＱ測定（データ収集）が可能である。コンパレータの出力パターンに応じて電圧調整回路が所定の動作（判定電圧を調整する動作）を行うようにプログラムしておくことで、柔軟な判定電圧の変更を行うことができ、ＩＤＤＱ測定が効率化される。
【００１５】
本発明のＩＤＤＱ測定回路の第四の態様は、前記メモリ回路に蓄積された測定データに基づいて前記静止時電流の値を求める演算回路を備える。この構成により、コンパレータの出力値（比較判定の結果を示すデータ）のみならず、静止電流値自体もＬＳＩ内部で測定することができるため、ＬＳＩテスタの負担がさらに軽減される。
【００１６】
本発明のＩＤＤＱ測定回路の第五の態様は、前記演算回路は、前記静止時電流の電流値の最大値と最小値の差分を求める。この構成により、ＬＳＩ内部に設けられた演算回路を活用して、静止時電流の電流値の最大値と最小値の差分を求めるデルタＩＤＤＱテストの結果も得ることができる。したがって、ＬＳＩテスタの負担がさらに軽減される。
【００１７】
本発明のＩＤＤＱテスト方法は、本発明のＩＤＤＱ測定回路を搭載する半導体集積回路装置にＬＳＩテスタを接続してＩＤＤＱテストを行うＩＤＤＱテスト方法であって、前記判定電圧の電圧レベルを異ならせて複数回のＩＤＤＱ測定を実施し、各測定における測定データを前記メモリ回路に蓄積する第１のステップと、前記メモリに蓄積された前記複数回の測定データを一括して前記ＬＳＩテスタに転送し、一括転送された測定データを所定の期待値と比較する第２のステップとを含む。
【００１８】
本発明のＩＤＤＱテスト方法では、ＩＤＤＱテストの特徴（他の機能テスト等とは違う性質）を十分に勘案し、非常に効率的なＩＤＤＱテストを実現するという観点から、データ収集のためのステップ（第１のステップ）と、収集せれたデータに基づいてＬＳＩテスタが期待値との比較／判定を行うステップ（第２のステップ）とを、区別して実施する点に特徴がある。つまり、１回のテスト（データ収集からＬＳＩテスタによる判定を含む）が終わった後、再度テストを繰り返すのではなく、条件を異ならせて種々のデータを収集し、その後、一括してＬＳＩテスタに転送して一括判定を行うことで、テスト時間が長くなりがちなＩＤＤＱテストの効率向上を図ることができる。
【発明の効果】
【００１９】
ＩＤＤＱテストは、テストパターンを入力してロジック回路の動作を検証する機能テストと異なり、単純に検証結果が得られるというものではなく、複数の統計データの解析、分析、推論等に基づく慎重な検証が必要であり、そのために、条件を異にして自在に（試行錯誤的に）データを収集することが重要となる。本発明では、このようなＩＤＤＱテストの特質に着目し、ＬＳＩ内部に、自由度の高いデータ収集を可能とする回路（ＩＤＤＱ測定回路）を内蔵させ、テスト時間が長くなりがちなＩＤＤＱテストの効率化を達成するものである。
【００２０】
本発明によれば、実際のＩＤＤＱ測定の結果を反映させてタイムリーにコンパレータの判定電圧を設定すること（つまり、実デバイスの測定結果を反映した自由度の高い判定電圧の設定）が可能であり、ＩＤＤＱテストが効率化される。
【００２１】
また、ＩＤＤＱ測定を多数回行う際に、判定電圧を変化させつつＩＤＤＱ測定を実施し、その測定データをメモリに蓄積していき、蓄積された全測定データを一括してＬＳＩテスタに渡すことができ、このとき、ＬＳＩテスタが行う、期待値との比較／判定処理は１回ですむため、極めて効率的なＩＤＤＱテストを行うことができ、テスト時間を大幅に短縮することができる。
【００２２】
また、ＬＳＩに演算器も搭載することで、コンパレータの出力値（比較判定の結果を示すデータ）のみならず、ＩＤＤＱ値自体もＬＳＩ内部で測定することができ、また、所定の演算を実行してデルタＩＤＤＱ測定も行うことができ、したがって、ＩＤＤＱテストの精度を向上させることができると共に、ＬＳＩテスタの負担をさらに軽減することができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
図１は、本発明のＩＤＤＱ測定回路を搭載した半導体集積回路装置（ＬＳＩ）の要部構成を示す図である。図示されるように、半導体集積回路装置（ＬＳＩ）１００は、ＩＤＤＱ測定回路１２０を備える。
【００２４】
ＩＤＤＱ測定回路１２０は、ＬＳＩ１００の内部電源（ＬＳＩに搭載される回路ブロックの電源配線）１１０における静止時電流を電圧に変換するための電流電圧変換回路１２２と、電流電圧変換回路１２２の出力電圧を所定の判定電圧（基準電圧）Ｖｇｅと比較するコンパレータ１２４と、コンパレータ１２４に判定電圧（基準電圧）Ｖｇｅを外部から入力するための端子Ｔ１とを有する。
【００２５】
端子Ｔ１は、判定電圧（基準電圧）Ｖｇｅを入力するための専用の端子であるため、外部から、Ｖｇｅの電圧レベルを自由に変更することができる。また、端子Ｔ１から判定電圧（基準電圧）Ｖｇｅを入力する代わりに、可変電圧源１２６を設けておき、端子Ｔ２から制御電圧ＶＳを与えて、可変電圧源１２６から所望の判定電圧（基準電圧）Ｖｇｅを発生させる構成としてもよい。端子Ｔ１、可変電圧源１２６および端子Ｔ２は、ＬＳＩ１００の外部からコンパレータ１２４に与える判定電圧（基準電圧）Ｖｇｅの電圧レベルを調整するための、電圧レベル調整手段として機能する。
【００２６】
コンパレータ１２４から出力される比較判定結果は、信号線Ｌ５、端子Ｔ３を介してＬＳＩテスタ（不図示）に転送される。ＬＳＩテスタは、ＬＳＩ１００から送られてくる測定結果を期待値と比較し、故障（ＩＤＤＱ異常）を判定する。
【００２７】
以上のように構成されたＩＤＤＱ測定回路について、以下、その動作を説明する。まず、ＬＳＩ１００の内部電源１１０の静止時電流を測定するために、全てのロジック回路部（図１では不図示）のクロック供給を止めて静止状態をつくる。そして、その状態（静止状態）での電源電流が、電流電圧変換回路１２２により、電圧に変換される。
【００２８】
変換された電圧は、コンパレータ１２４において判定電圧（基準電圧）Ｖｇｅと比較される。ここでは、静止時の電源電流の電圧換算値が、判定電圧（基準電圧）Ｖｇｅ以下であれば正常（ＯＫ）であり、この場合には、コンパレータ１２４の出力はＬレベルとなる。その逆の場合は、異常（ＮＧ）であり、コンパレータ１２４の出力はＨレベルとなる。
【００２９】
コンパレータ１２４の出力信号は信号線Ｌ５、出力端子Ｔ３を介してＬＳＩテスタ（不図示）に送られ、そのＬＳＩテスタにて期待値と比較され、良／不良の判定がなされる。
【００３０】
この構成によると、一般的なＩＤＤＱ値をＬＳＩテスタで電流計を設けて判定する手法に比べてテスト時間を短縮できる。また、判定電圧（基準電圧）Ｖｇｅを外部から供給したり、あるいは、可変電圧源を利用したりすることで、Ｖｇｅの電圧レベルを自在に設定することが可能である。これにより、実デバイスの測定結果から判定電圧（基準電圧）を決定すること、すなわち、判定電圧（基準電圧）の適応的な設定が可能である。したがって、ＩＤＤＱテストの効率化を達成することができる。
【００３１】
（第２の実施形態）
図２は、本発明の第２の実施形態にかかるＩＤＤＱ測定回路を内蔵するＬＳＩの構成を示す図である。図２において、図１と共通する部分には同じ参照符号を付してある。図２では、図１の構成に加え、さらに、コンパレータ１２４から出力される、複数回のＩＤＤＱ測定のデータを蓄積することができるメモリ（例えば、ＳＲＡＭ）１２８が設けられている。そして、メモリ（ＳＲＡＭ）１２８から、複数の端子Ｔ４〜Ｔ６を介してＬＳＩテスタ（不図示）に、並列にデータを出力する構成を備える。
【００３２】
すなわち、判定電圧（基準電圧）Ｖｇｅを変化させつつ、ＩＤＤＱ測定を多数回行う際に、メモリ１２８に、コンパレータ１２８による比較結果を一時的に蓄積しつつ測定（すなわちデータの収集）を続行し、多数回の測定が完了した後に、メモリ１２８からデータを一括して読み出し、ＬＳＩテスタにて、期待値と一括して比較できる構成を有している。
【００３３】
以上のように構成されたＩＤＤＱ測定回路について、以下、その動作を説明する。まず、ＬＳＩ１００の内部電源１１０の静止電源電流を測定するために全てのロジック回路部のクロック供給をとめて、静止状態をつくる。その状態（静止状態）での電源電流を電流電圧変換回路１２２で電圧に変換する。変換された電圧は、コンパレータ１２４において判定電圧（基準電圧）Ｖｇｅと比較される。ここでは、静止時の電源電流の電圧換算値が、判定電圧（基準電圧）Ｖｇｅ以下であれば正常（ＯＫ）であり、この場合には、コンパレータ１２４の出力はＬレベルとなる。その逆の場合は、異常（ＮＧ）であり、コンパレータ１２４の出力はＨレベルとなる。コンパレータ１２４からの出力信号は、１測定毎に、メモリ（ＳＲＡＭ）１２８の１ビットに書き込まれる。
【００３４】
全測定回数が終了した後に、そのメモリ（ＳＲＡＭ）１２８のデータを一括して読み出し、端子Ｔ４〜Ｔ６を介して並列にＬＳＩテスタ（不図示）に転送し、このＬＳＩテスタにて期待値と比較することで、良／不良判定が行われる。
【００３５】
この構成によると、毎回ＬＳＩテスタで期待値と比較する場合に比べ、１回だけの比較ですむことになり、テスト時間の短縮を実現できる。また、コンパレータ１２４の判定電圧（Ｖｇｅ）を、例えば、外部から供給できる構成を利用することで、実デバイスの結果から判定電圧を決定することが可能である。したがって、条件を異ならせつつ、多数回のＩＤＤＱ測定を実施する場合に、極めて効率的に多数のデータを収集することができ、また、そのデータを一括して期待値と比較して良品／不良品の判定を行うことができ、ＩＤＤＱテストに要する時間を大幅に短縮することができる。
【００３６】
（第３の実施形態）
図３は、本発明の第３の実施形態にかかるＩＤＤＱ測定回路を内蔵するＬＳＩの構成を示す図である。図３において、図２と同じ部分には同じ参照符号を付してある。図３に示されるＩＤＤＱ測定回路１２０は、多数回の測定データを一時的に蓄積するためのメモリ１２８を備え、それらの測定データを端子Ｔ４、Ｔ５、Ｔ６を介して並列に出力することができる点で、図２のＩＤＤＱ測定回路と共通する。
【００３７】
ただし、図３のＩＤＤＱ測定回路１２０は、さらに電圧調整回路１３０を有し、コンパレータ１２４に供給される判定電圧（基準電圧）Ｖｇｅの電圧レベルを、測定結果に基づいて自動的に調整することができるようになっており、この点で、図２とは異なる。電圧の自動調整機能は、主に、解析に使用する機能である。
【００３８】
つまり、コンパレータ１２８で比較した結果でＮＧが所定回、連続するような場合に、判定電圧（基準電圧）Ｖｇｅを変更して再度テストするのでなく、電圧調整回路１３０にて、コンパレータ１２４による比較判定の結果に基づき、自動的に判定電圧（基準電圧）Ｖｇｅの電圧レベルを調整することを可能とする。これにより、デバイスの特性評価を効率的に行うことができる。
【００３９】
コンパレータ１２４の出力パターンに応じて電圧調整回路１３０が所定の動作（判定電圧を調整する動作）を行うように、予めプログラムしておくことで、適応的な判定電圧の変更を行うことができ、結果的に、ＩＤＤＱ測定が効率化される。
【００４０】
（第４の実施形態）
図４は、本発明の第４の実施形態にかかるＩＤＤＱ測定回路を内蔵するＬＳＩの構成を示す図である。図４において、図３と同じ部分には同じ参照符号を付してある。図４のＩＤＤＱ測定回路１２０では、図３の構成に、演算器１３２を追加し、ＩＤＤＱ測定毎に、ＩＤＤＱ値も取得できるようにしている。
【００４１】
すなわち、コンパレータ１２４の比較判定結果を示すデータだけではＩＤＤＱ値がわからないため、演算器１３２を設け、メモリ１２８に蓄積される比較判定結果を示すデータに基づいて演算を行い、ＩＤＤＱ値を取得できるようになっている。演算器１３２にて求められた、各測定毎のＩＤＤＱ値は、メモリ１２８に保持され、最終的に読み出されてＬＳＩテスタに送られる。
【００４２】
本実施形態では、コンパレータの判定電圧（基準電圧）Ｖｇｅを自動的に制御しつつＩＤＤＱ値を取得し、そのＩＤＤＱ値を読み出せるようにすることで、デバイスの、より詳細な特性評価を行うことが可能となる。また、ＬＳＩテスタの負担も軽減される。また、本実施形態では、デルタＩＤＤＱ手法によるデバイス評価を行う際に、演算器１３２がＬＳＩテスタの代わりに所定の演算を行うことで、ＬＳＩテスタの負担を軽減することもできる。
【００４３】
つまり、デバイスの欠陥を高度なＩＤＤＱ測定にて検査するために、多ポイントでのＩＤＤＱ値を測定し、測定されたＩＤＤＱ値の最大値と最小値の減算を行い、その値に規格（しきい値）を設け、これによって良／不良の判定を行うデルタＩＤＤＱ手法による評価、検証を、演算器１３２がＬＳＩテスタに変わって行うことも可能である。
【００４４】
（第５の実施形態）
図５は、本発明の第５の実施形態にかかるＩＤＤＱ測定回路を搭載した半導体集積回路装置（ＬＳＩ）のレイアウト構成を示す図である。図５において、本発明のＩＤＤＱ測定回路１２０を搭載したＬＳＩ（チップ）１００は、パッケージ（ＰＣ）内に設置されている。
【００４５】
ＬＳＩ１００は、ＣＭＯＳで構成される２つの回路ブロック（回路ブロックＡ，Ｂ）を搭載している。また、ＬＳＩ１００の外部接続端子（Ｔｘ、Ｔｙ、Ｔ３等）は、リードフレーム（ｆ１〜ｆ３等）と、ワイヤー（Ｗ）を介して電気的に接続されている。
【００４６】
図５において、外部接続端子（Ｔｘ）は電源（ＶＤＤ）が印加される端子であり、電源電圧（ＶＤＤ）は、電源配線Ｌ１，Ｌ２を介してブロックＡ，Ｂに与えられる。また、図中、外部接続端子Ｔｙは、グランド（接地）端子であり、配線Ｌ３，Ｌ４はグランド（接地）配線である。
【００４７】
ＩＤＤＱ測定回路１２０は、電源配線Ｌ１，Ｌ２に接続されており、ブロックＡ，Ｂに流れる静止時電流を測定する。測定されたデータは、配線Ｌ５（図中、太い矢印で示されている）、外部接続端子Ｔ３、リードフレームｆ２を介して外部に導出され、ＬＳＩテスタ（不図示）に送られる。
【００４８】
ＩＤＤＱ測定回路１２０を利用することで、検査対象のブロックＡ，ＢについてのＩＤＤＱテスト（特に、条件を異ならせた多数回のテスト）の結果（データ）を効率的に取得することができる。
【００４９】
ＩＤＤＱテストは、テストパターンを入力してロジック回路の動作を検証する機能テストと異なり、単純に検証結果が得られるというものではなく、複数の統計データの解析、分析、推論等に基づく慎重な検証が必要であり、そのために、条件を異にして自在に（試行錯誤的に）データを収集することが重要となる。本発明では、このようなＩＤＤＱテストの特質に着目し、ＬＳＩ内部に、自由度の高いデータ収集を可能とする回路（ＩＤＤＱ測定回路）を内蔵させ、テスト時間が長くなりがちなＩＤＤＱテストの効率化を達成するものである。
【産業上の利用可能性】
【００５０】
本発明のＩＤＤＱ測定回路は、実際のＩＤＤＱ測定の結果を反映させてタイムリーにコンパレータの判定電圧を設定すること（つまり、実デバイスの測定結果を反映した自由度の高い判定電圧の設定）が可能であり、ＩＤＤＱテストが効率化されるという効果を有し、システムＬＳＩの検査、評価および解析等として有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態にかかるＩＤＤＱ測定回路を搭載した半導体集積回路装置（ＬＳＩ）の要部構成を示す図
【図２】本発明の第２の実施形態にかかるＩＤＤＱ測定回路を搭載した半導体集積回路装置（ＬＳＩ）の要部構成を示す図
【図３】本発明の第３の実施形態にかかるＩＤＤＱ測定回路を搭載した半導体集積回路装置（ＬＳＩ）の要部構成を示す図
【図４】本発明の第４の実施形態にかかるＩＤＤＱ測定回路を搭載した半導体集積回路装置（ＬＳＩ）の要部構成を示す図
【図５】本発明の第５の実施形態にかかるＩＤＤＱ測定回路を搭載した半導体集積回路装置（ＬＳＩ）のレイアウト構成を示す図
【符号の説明】
【００５２】
１００  半導体集積回路装置（ＬＳＩ）
１１０  内部電源（ＶＤＤ）
１２０  ＩＤＤＱ測定回路
１２２  電流電圧変換回路
１２４  コンパレータ
１２６  可変電圧源
Ｔ１〜Ｔ３  端子
【図１】
2005164467.tif 000003
【図２】
2005164467.tif 000004
【図３】
2005164467.tif 000005
【図４】
2005164467.tif 000006
【図５】
2005164467.tif 000007