(57)【要約】【課題】ゲート絶縁型のＰ型の半導体装置において、ＮＢＴＩ特性を確保し、ゲート電極に含まれるボロンの突き抜けを抑制することにより駆動力を向上する。【解決手段】本発明の半導体装置の製造方法では、半導体基板１１の上にゲート絶縁膜１２を形成し、ゲート絶縁膜１２の上に薄膜ポリシリコン膜１３を形成する。その後、プラズマ窒化を行うことにより薄膜ポリシリコン１３の中に窒素を導入する。次に、薄膜ポリシリコン膜１３の上にポリシリコン膜１４を形成し、プラズマ窒化を行うことにより、ポリシリコン膜１４の上部に、深さ１０ｎｍ以下の窒素含有領域１５を形成する。次に、ポリシリコン膜１４をパターニングしてゲート電極１６を形成する。その後、半導体基板１１の中にＳＤエクステンション１７を形成し、ゲート電極１６の側面上にサイドウォール２０を形成した後、半導体基板１の中にソース・ドレイン領域２１を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層の上に設けられた絶縁膜と、
上記絶縁膜の上方に設けられ、ｐ型の不純物を含む導体膜と、
上記導体膜における上方および側方の表面部のうちの少なくとも一部に設けられ、窒素を含む第１の窒素含有領域と
を有する素子を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記絶縁膜と上記導体膜との間には、窒素を含む導体膜である第２の窒素含有領域が介在している、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
上記第１の窒素含有領域は、上記導体膜における上面または側面からの深さが１０ｎｍ以下の範囲内に設けられている、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
上記導体膜の側面上にはサイドウォールが設けられ、
上記半導体層のうち上記導体膜の下側方に位置する部分には、ｐ型の不純物を含む第１の不純物拡散層が設けられ、
上記半導体層のうち上記サイドウォールの下側方に位置する部分には、上記第１の不純物拡散層よりも高い濃度のｐ型不純物を含む第２の不純物拡散層が設けられている、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
上記第２の不純物拡散層の上には、窒素を含む第３の窒素含有領域が設けられている、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
上記導体膜の側面上および上面上のうちの少なくとも一部には、酸窒化膜が設けられている、半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置であって、
上記ｐ型の不純物はボロンである、半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置であって、
上記素子に含まれる窒素のピーク濃度は、５atoms％以上２０atoms％以下である、半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置であって、
上記導体膜は、ポリシリコン、アモルファスシリコン、ゲルマニウムを含むポリシリコンおよびゲルマニウムを含むアモルファスシリコンのうちのいずれか１つである、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置であって、
上記絶縁膜はゲート絶縁膜であって、
上記導体膜はゲート電極である、半導体装置。
【請求項１１】
請求項１〜９のうちいずれか１項に記載の半導体装置であって、
上記素子は、抵抗素子である、半導体装置。
【請求項１２】
半導体層の上にゲート絶縁膜を形成する工程（ａ）と、
上記工程（ａ）の後に、上記ゲート絶縁膜の上方に導体膜を形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記導体膜の上部に窒素を導入することにより、第１の窒素含有領域を形成する工程（ｃ）と、
上記工程（ｃ）の後に、上記導体膜をパターニングすることにより、ゲート電極を形成する工程（ｄ）と、
上記工程（ｄ）の後に、上記ゲート電極をマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記ゲート電極の下側方に位置する領域に第１の不純物層を形成する工程（ｅ）と
を備える、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
上記工程（ｅ）の後に、上記ゲート電極の側面上にサイドウォールを形成する工程（ｆ）と、
上記サイドウォールをマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記サイドウォールの下側方に位置する部分に第２の不純物層を形成する工程（ｇ）と
をさらに備える、半導体装置の製造方法。
【請求項１４】
請求項１２又は１３に記載の半導体装置の製造方法であって、
上記工程（ａ）の後で上記工程（ｂ）の前に、上記ゲート絶縁膜の上に薄膜導体層を形成し、上記薄膜導体層に窒素を導入することにより第２の窒素含有領域を形成する工程（ｈ）をさらに備え、
上記工程（ｂ）では、上記第２の窒素含有領域の上に上記導体膜を形成する、半導体装置の製造方法。
【請求項１５】
請求項１２〜１４のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｄ）の後で上記工程（ｅ）の前に、上記ゲート電極の側面上を覆う酸窒化膜を形成する工程（ｉ）をさらに備える、半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法であって、
上記工程（ｉ）では、上記半導体層の上に、上記ゲート電極を覆う酸化膜を形成し、上記酸化膜に窒素を導入して上記酸窒化膜を形成した後に、上記酸窒化膜のうち少なくとも上記半導体層の上に位置する部分を除去する、半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法であって、
上記工程（ｉ）では、上記半導体層の上に、上記ゲート電極を覆う酸化膜を形成し、上記酸化膜のうち少なくとも上記半導体層の上に位置する部分を除去した後、上記酸化膜に窒素を導入して上記酸窒化膜を形成する、半導体装置の製造方法。
【請求項１８】
半導体層の上にゲート絶縁膜を形成する工程（ａ）と、
上記工程（ａ）の後に、上記ゲート絶縁膜の上方に導体膜を形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記導体膜をパターニングしてゲート電極を形成する工程（ｃ）と、
上記工程（ｃ）の後に、上記ゲート電極の上方および側方の表面部のうちの少なくとも一部に窒素を導入することにより、第１の窒素含有領域を形成する工程（ｄ）と、
上記工程（ｄ）の後に、上記ゲート電極をマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記ゲート電極の下側方に位置する領域に第１の不純物層を形成する工程（ｅ）と
を備える、半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法であって、
上記工程（ｅ）の後に、上記ゲート電極の側面上にサイドウォールを形成する工程（ｆ）と、
上記サイドウォールをマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記サイドウォールの下側方に位置する部分に第２の不純物層を形成する工程（ｇ）と
をさらに備える、半導体装置の製造方法。
【請求項２０】
請求項１８または１９に記載の半導体装置の製造方法であって、
上記工程（ａ）の後で上記工程（ｂ）の前に、上記ゲート絶縁膜の上に薄膜導体層を形成し、上記薄膜導体層に窒素を導入することにより第２の窒素含有領域を形成する工程（ｈ）をさらに備え、
上記工程（ｂ）では、上記第２の窒素含有領域の上に上記導体膜を形成する、半導体装置の製造方法。
【請求項２１】
請求項１８〜２０のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｄ）では、上記半導体層の上をレジストで覆った状態で、上記窒素を導入する、半導体装置の製造方法。
【請求項２２】
請求項１８〜２０のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｄ）では、上記半導体層の上部に、第３の窒素含有領域を形成する、半導体装置の製造方法。
【請求項２３】
半導体層の上にゲート絶縁膜を形成する工程（ａ）と、
上記工程（ａ）の後に、上記ゲート絶縁膜の上方に導体膜を形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記導体膜をパターニングすることにより、ゲート電極を形成する工程（ｃ）と、
上記工程（ｃ）の後に、上記ゲート電極をマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記ゲート電極の下側方に位置する領域に第１の不純物層を形成する工程（ｄ）と、
上記工程（ｄ）の後に、上記ゲート電極の側面上にサイドウォールを形成する工程（ｅ）と、
上記サイドウォールをマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記サイドウォールの下側方に位置する部分に第２の不純物層を形成する工程（ｆ）と、
上記工程（ｆ）の後に、上記半導体層の上方から窒素を供給することにより、上記ゲート電極の上部と、上記半導体層における上記第２の不純物層の上部とに窒素含有領域を形成する工程（ｇ）と
を備える、半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法であって、
上記工程（ａ）の後で上記工程（ｂ）の前に、上記ゲート絶縁膜の上に薄膜導体層を形成し、上記薄膜導体層に窒素を導入する工程（ｈ）をさらに備え、
上記工程（ｂ）では、上記薄膜導体層の上に上記導体膜を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐ型の半導体装置およびその製造方法に関するものであり、特に、ｐ型不純物としてボロンを注入するゲート絶縁型の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor：金属-酸化物-半導体）トランジスタ構造を有する半導体装置は、シリコン（半導体）の酸化物であるシリコン酸化膜がゲート絶縁膜として良好な絶縁特性を有することから、広く電子デバイスに用いられている。このＭＯＳトランジスタの高性能化のためには、トランジスタのゲート長縮小とゲート絶縁膜薄膜化といったスケーリングを行うことが効果的であり、近年では、このスケーリングが加速している。
【０００３】
ＰＭＯＳトランジスタでは、ゲート電極中にＰ型不純物であるボロンが含まれている。半導体プロセス中で熱処理を行うと、このボロンは、ゲート電極中からゲート絶縁膜やシリコン基板の方へ拡散する（ボロンの突き抜け現象）。ボロンが周囲に拡散することによりトランジスタ特性は変動してしまい、この不具合は、ゲート絶縁膜の薄膜化が進行している近年では深刻なものとなる。この不具合に対する対策として、ゲート絶縁膜中に窒素を導入したゲート酸窒化膜を形成する方法（酸窒化プロセス）が広く用いられている。
【０００４】
しかしながら一方では、ＰＭＯＳトランジスタの特性変動をもたらす現象として、ＮＢＴＩ（Negative Bias Temperature Instability）が指摘されている。ＮＢＴＩとは、高温下において、ＰＭＯＳトランジスタのゲート電極に負電圧を印加すると、ゲート絶縁膜と基板との界面の近傍に存在する窒素に起因して正の固定電荷が発生し、その影響によってトランジスタ特性が変動するという現象である。
【０００５】
ここで、ＮＢＴＩに対する対策として用いられているプラズマ窒化プロセスについて、図面を参照しながら簡単に説明を行う。図７（ａ）〜（ｄ）は、従来のＭＯＳトランジスタにおいて、ゲート絶縁膜に対してプラズマ窒化プロセスを行う工程を示す断面図である。
【０００６】
従来の工程では、まず図７（ａ）に示す工程で、半導体基板１０１の上にゲート絶縁膜１０２を形成する。次に、図７（ｂ）に示す工程で、プラズマ窒化処理を施すことにより、ゲート絶縁膜１０２中に窒素を導入する。次に、図７（ｃ）に示す工程で、基板上にポリシリコン膜（図示せず）を堆積した後に、リソグラフィ・ドライエッチング技術を行うことによりゲート電極１０３を形成する。次に、図７（ｄ）に示す工程で、ゲート電極１０３をマスクとしてｐ型イオンの注入を行うことにより、半導体基板１０１のうちゲート電極１０３の側方に位置する部分にＳＤ（ソース・ドレイン）エクステンション領域１０４を形成する。その後、ゲート電極１０３の側方に、Ｌ字状の酸化膜１０５と窒化膜１０６とから構成されるサイドウォール１０７を形成し、ゲート電極１０３およびサイドウォール１０７をマスクとしてｐ型イオンの注入を行うことにより、半導体基板１０１のうちサイドウォール１０７の側方に位置する領域にソース・ドレイン拡散層１０８を形成する。以上の工程によってトランジスタを作製することができる。
【０００７】
ここで、プラズマ窒化処理によって作成したトランジスタの窒素プロファイルについて説明する。図８は、図７（ｄ）のＡ−Ａ線における窒素のＳＩＭＳプロファイルを示すグラフ図である。図８において、黒い丸の集合で示されるグラフ曲線は、図７（ａ）〜（ｄ）に示す工程で形成したゲート絶縁膜を用いた場合のプロファイルを示している。一方、
白い丸の集合で示すグラフ曲線は、シリコン基板の上を、一酸化窒素と酸素とを含む雰囲気下で酸窒化することによって形成（ＮＯ／Ｏ2 酸窒化プロセス）した酸窒化膜をゲート絶縁膜として用いた場合に得られるプロファイルを示している。
【０００８】
図８に示すように、プラズマ窒化プロセスを行った場合には、ＮＯ／Ｏ2 酸窒化プロセスを行った場合と比較して、窒素濃度ピークがゲート絶縁膜の表面側に存在し、ゲート絶縁膜と基板との界面における窒素濃度も低い。したがって、プラズマ窒化プロセスを行った場合の方が、窒素に起因する正の固定電荷によるＮＢＴＩ特性の劣化を抑制することができる。また、プラズマ窒化プロセスを行った場合には、ゲート絶縁膜中における窒素のピーク濃度は１０atoms％もあるため、ゲート電極からのボロン突き抜けは抑制可能となっている。このように、プラズマ窒化プロセスによってゲート絶縁膜を形成する方法は、ゲートボロン突き抜け抑制とＮＢＴＩ特性確保との両立ができるため、今後、広く一般的に用いられるようになると思われる。
【０００９】
しかしながら、ゲート絶縁膜の薄膜化が一層進展した場合には、プラズマ窒化プロセスの条件を最適化するのが困難になると予想される。つまり、ゲート絶縁膜が薄膜化すると、ゲート絶縁膜と基板との界面の窒化を抑制しつつ、ゲートボロン突き抜けの抑制が可能な窒素量を確保することが難しくなるのである。
【００１０】
この問題に対しては、例えば特許文献１に開示されるような対策が提案されている。この対策とは、ゲート絶縁膜上に窒素を含有するボロン拡散防止膜を形成した後、ゲート電極材料を堆積する、というものである。この方法では、ＰＭＯＳトランジスタにおいてゲート絶縁膜を薄膜化した場合においても、ボロン拡散防止膜によるボロン突き抜け抑制と、ＮＢＴＩ信頼性確保との両立が可能になる。
【特許文献１】特開２００２−２８９８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示されたＰＭＯＳトランジスタでは、ゲート電極中のボロンがゲート絶縁膜あるいは半導体基板の方へ拡散するのを抑制できたとしても、ゲート電極の側面上に設けられた酸化膜サイドウォール中やゲート電極の上方に設けられた酸化膜へボロンが拡散するのを抑制することができない。
【００１２】
ここで、ゲート電極の上方や側方へのボロンの拡散について、図９（ａ）, （ｂ）を参照しながら簡単に説明する。図９（ａ）, （ｂ）は、低抵抗なコンタクトを形成するためにシリサイド膜を形成する工程を示す断面図である。図９（ａ）, （ｂ）において、トランジスタＡはシリサイドを形成するトランジスタを、トランジスタＢはシリサイドを形成しないトランジスタをそれぞれ示している。ここで、シリサイドを形成しないトランジスタは、例えば、Ｉ／Ｏ素子（入出力回路を構成する素子）やアナログ素子の中の抵抗素子として利用される。
【００１３】
まず、図９（ａ）に示す工程で、トランジスタＡ, Ｂにおけるゲート電極１１３と、ゲート電極１１３の側面上に設けられたサイドウォール１１８との上を、シリサイドプロテクション酸化膜１２１によって覆う。この状態で、ソース・ドレイン領域１１７を活性化するためのＲＴＡ（赤外線急速熱処理）を行う。
【００１４】
次に、図９（ｂ）に示す工程で、シリサイドプロテクション酸化膜１２１のうちトランジスタＡの上に位置する部分を除去して、トランジスタＡにおけるゲート電極１１３の上面と、サイドウォール１１８の上とを露出させる。この状態でシリサイド化を行うと、トランジスタＡにおけるゲート電極１１３およびソース・ドレイン領域１１７の上にはシリサイド層１２２が形成されるが、トランジスタＢの上にシリサイドプロテクション酸化膜１２１によって覆われているため、トランジスタＢのゲート電極１１３およびソース・ドレイン領域１１７の上はシリサイド化されない。
【００１５】
以上の工程を行った場合には、図９（ａ）でＲＴＡ処理を行うことにより、ゲート電極１１３中のボロンがシリサイドプロテクション酸化膜１２１やサイドウォール１１８の方へ拡散するため、ゲート電極１１３中のボロン濃度が低下してしまう。そのため、ゲート電極１１３の空乏化が起こり、駆動力劣化が生じてしまう。
【００１６】
前記に鑑み、本発明は、ＮＢＴＩ特性を確保することと共に、ゲート電極に含まれるボロンの突き抜けを抑制することにより駆動力を向上することができる半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、半導体層と、上記半導体層の上に設けられた絶縁膜と、上記絶縁膜の上方に設けられ、ｐ型の不純物を含む導体膜と、上記導体膜における上方および側方の表面部のうちの少なくとも一部に設けられ、窒素を含む第１の窒素含有領域とを有する素子を備える。
【００１８】
なお、この素子（第１の素子）の側方には、上記半導体層の一部に設けられ、上記絶縁膜と同一の膜から形成されたゲート絶縁膜と、上記導体膜と同一の膜から形成されたゲート電極とを有する素子（第２の素子）が設けられている。この第２の素子におけるゲート電極の上方および側方の表面部のうちの少なくとも一部には、上記第１の素子の第１の窒素含有領域が形成されたのと同時に窒素が導入されていた。
【００１９】
以上のように第１の素子と第２の素子とが設けられる場合には、第２の素子におけるゲート電極の最表面部に窒素が存在している。これにより、高温の熱処理を行った場合にも、ゲート電極に含まれるｐ型不純物が上方および側方に拡散して、ゲート電極のボロン濃度が低下するのを防止することができる。そのため、ゲート電極の空乏化が起こりにくくなり、駆動力の低下が生じなくなる。
【００２０】
上記絶縁膜と上記導体膜との間には、窒素を含む導体膜である第２の窒素含有領域が介在していてもよく、この場合には、ゲート絶縁膜と半導体層との界面付近に存在する窒素の量が少なくなるため、たとえゲート絶縁膜の薄膜化が進行しても、窒素に起因するＮＢＴＩ特性の劣化が起こるのを防止することができる。
【００２１】
上記第１の窒素含有領域は、上記導体膜における上面または側面からの深さが１０ｎｍ以下の範囲内に設けられていることが好ましい。このように浅い領域に窒素を導入することは、プラズマ窒化法を用いることにより実現することができる。浅い領域に局所的に窒素が含まれていることにより、より効果的にｐ型不純物の拡散を防止することができるのと共に、ゲート絶縁膜のうちの他の領域の特性を良好に保つことができる。
【００２２】
上記導体膜の側面上にはサイドウォールが設けられ、上記半導体層のうち上記導体膜の下側方に位置する部分には、ｐ型の不純物を含む第１の不純物拡散層が設けられ、上記半導体層のうち上記サイドウォールの下側方に位置する部分には、上記第１の不純物拡散層よりも高い濃度のｐ型不純物を含む第２の不純物拡散層が設けられていてもよい。
【００２３】
上記第２の不純物拡散層の上には、窒素を含む第３の窒素含有領域が設けられていてもよく、この場合には、第２の不純物拡散層に含まれるｐ型不純物が上方に拡散するのを防止することができる。
【００２４】
上記導体膜の側面上および上面上のうちの少なくとも一部には、酸窒化膜が設けられていてもよい。
【００２５】
上記ｐ型の不純物がボロンである場合には、半導体装置に本発明を適用することにより高い効果を得ることができる。
【００２６】
上記素子に含まれる窒素のピーク濃度は、５atoms％以上２０atoms％以下であることが好ましい。
【００２７】
上記導体膜は、ポリシリコン、アモルファスシリコン、ゲルマニウムを含むポリシリコンおよびゲルマニウムを含むアモルファスシリコンのうちのいずれか１つであることが好ましい。なお、ゲルマニウムが含まれている場合には、ゲート電極におけるｐ型不純物の活性率を向上することができ、半導体装置の高駆動力化を図ることができる。
【００２８】
上記絶縁膜はゲート絶縁膜であって、上記導体膜はゲート電極であってもよい。このような半導体装置の具体的な例としては、第１の素子がＩ／Ｏ素子（入出力用素子）であって、第２の素子が論理回路を構成する場合がある。これらの場合には、Ｉ／Ｏ素子と論理回路部とに窒素が導入された後に、論理回路部におけるゲート電極の上部にはシリサイド層が形成されるのに対して、Ｉ／Ｏ素子における導体膜の上部にはシリサイド層が形成されない場合が多い。このように、１つのウェハ上の一方の素子にのみシリサイド層を形成するためには、シリサイド層を形成しないほうの素子を酸化膜等で覆った状態でシリサイド化を行う。ここで、シリサイド層を形成するためには高温の熱処理が必要であり、従来では、シリサイド層を形成しない方の素子に含まれるボロンが酸化膜等に拡散していた。しかしながら、本発明の半導体装置では窒素含有領域が設けられているため、ゲート電極に含まれるボロンが拡散するのを抑制することができる。
【００２９】
また、Ｉ／Ｏ素子の他の例としては、ＤＲＡＭ混載ロジックプロセスにおいて、第１の素子がＤＲＡＭであり、第２の素子が論理回路である場合がある。これらの他にも、高速動作を実現するためにシリサイド層が形成される領域と、高電圧に対する耐性を確保するためにシリサイド層が形成されない領域とがある半導体装置にも本発明を適用することができる。
【００３０】
上記素子は、抵抗素子であってもよい。具体的には、上記第１の素子が抵抗素子であって、半導体層のうちの他の領域には、実動作用の第２の素子が設けられていてもよい。この場合には、抵抗素子と実動作用の素子とに窒素が導入された後に、実動作用の素子におけるゲート電極の上部にはシリサイド層が形成されるのに対して、抵抗素子における導体膜の上部にはシリサイド層が形成されない場合が多い。ここで、シリサイド層を形成するための熱処理を行っても、本発明の半導体装置では窒素含有領域が設けられているため、ボロンの拡散を抑制することができる。
【００３１】
本発明の第１の半導体装置の製造方法は、半導体層の上にゲート絶縁膜を形成する工程（ａ）と、上記工程（ａ）の後に、上記ゲート絶縁膜の上方に導体膜を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記導体膜の上部に窒素を導入することにより、第１の窒素含有領域を形成する工程（ｃ）と、上記工程（ｃ）の後に、上記導体膜をパターニングすることにより、ゲート電極を形成する工程（ｄ）と、上記工程（ｄ）の後に、上記ゲート電極をマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記ゲート電極の下側方に位置する領域に第１の不純物層を形成する工程（ｅ）とを備える。なお、この工程（ｅ）においてゲート電極にｐ型不純物を導入してもよいし、あらかじめ導入しておいてもよい。
【００３２】
この場合には、ゲート電極の最表面部に窒素が存在している。これにより、高温の熱処理を行った場合にも、ゲート電極に含まれるｐ型不純物が上方および側方に拡散して、ゲート電極のボロン濃度が低下するのを防止することができる。そのため、ゲート電極の空乏化が起こりにくくなり、高駆動力の半導体装置を得ることができる。
【００３３】
上記工程（ｅ）の後に、上記ゲート電極の側面上にサイドウォールを形成する工程（ｆ）と、上記サイドウォールをマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記サイドウォールの下側方に位置する部分に第２の不純物層を形成する工程（ｇ）とをさらに備えていてもよい。
【００３４】
上記工程（ａ）の後で上記工程（ｂ）の前に、上記ゲート絶縁膜の上に薄膜導体層を形成し、上記薄膜導体層に窒素を導入することにより第２の窒素含有領域を形成する工程（ｈ）をさらに備え、上記工程（ｂ）では、上記第２の窒素含有領域の上に上記導体膜を形成してもよい。この場合には、ゲート絶縁膜と半導体層との界面に含まれる窒素の量を少なくすることができるので、窒素に起因するＮＢＴＩ特性の劣化が起こりにくい半導体装置を得ることができる。
【００３５】
上記工程（ｄ）の後で上記工程（ｅ）の前に、上記ゲート電極の側面上を覆う酸窒化膜を形成する工程（ｉ）をさらに備えていてもよい。
【００３６】
上記工程（ｉ）では、上記半導体層の上に、上記ゲート電極を覆う酸化膜を形成し、上記酸化膜に窒素を導入して上記酸窒化膜を形成した後に、上記酸窒化膜のうち少なくとも上記半導体層の上に位置する部分を除去してもよい。
【００３７】
上記工程（ｉ）では、上記半導体層の上に、上記ゲート電極を覆う酸化膜を形成し、上記酸化膜のうち少なくとも上記半導体層の上に位置する部分を除去した後、上記酸化膜に窒素を導入して上記酸窒化膜を形成してもよい。
【００３８】
本発明の第２の半導体装置の製造方法は、半導体層の上にゲート絶縁膜を形成する工程（ａ）と、上記工程（ａ）の後に、上記ゲート絶縁膜の上方に導体膜を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記導体膜をパターニングしてゲート電極を形成する工程（ｃ）と、上記工程（ｃ）の後に、上記ゲート電極の上方および側方の表面部のうちの少なくとも一部に窒素を導入することにより、第１の窒素含有領域を形成する工程（ｄ）と、上記工程（ｄ）の後に、上記ゲート電極をマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記ゲート電極の下側方に位置する領域に第１の不純物層を形成する工程（ｅ）とを備える。
【００３９】
この場合には、ゲート電極の最表面部に窒素が存在している。これにより、高温の熱処理を行った場合にも、ゲート電極に含まれるｐ型不純物が上方および側方に拡散して、ゲート電極のボロン濃度が低下するのを防止することができる。そのため、ゲート電極の空乏化が起こりにくくなり、高駆動力の半導体装置を得ることができる。
【００４０】
上記工程（ｅ）の後に、上記ゲート電極の側面上にサイドウォールを形成する工程（ｆ）と、上記サイドウォールをマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記サイドウォールの下側方に位置する部分に第２の不純物層を形成する工程（ｇ）とをさらに備えていてもよい。
【００４１】
上記工程（ａ）の後で上記工程（ｂ）の前に、上記ゲート絶縁膜の上に薄膜導体層を形成し、上記薄膜導体層に窒素を導入することにより第２の窒素含有領域を形成する工程（ｈ）をさらに備え、上記工程（ｂ）では、上記第２の窒素含有領域の上に上記導体膜を形成してもよい。この場合には、ゲート絶縁膜と半導体層との界面に含まれる窒素の量を少なくすることができるので、窒素に起因するＮＢＴＩ特性の劣化が起こりにくい半導体装置を得ることができる。
【００４２】
上記工程（ｄ）では、上記半導体層の上をレジストで覆った状態で、上記窒素を導入してもよい。この場合には、強いエネルギーで窒素を導入しても、半導体層の深い領域にまで窒素が導入されることがないという利点がある。
【００４３】
上記工程（ｄ）では、上記半導体層の上部に、第３の窒素含有領域を形成してもよい。この場合には、半導体層に含まれるｐ型不純物が上方に拡散するのを防止することができる。
【００４４】
本発明の第３の半導体装置の製造方法は、半導体層の上にゲート絶縁膜を形成する工程（ａ）と、上記工程（ａ）の後に、上記ゲート絶縁膜の上方に導体膜を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記導体膜をパターニングすることにより、ゲート電極を形成する工程（ｃ）と、上記工程（ｃ）の後に、上記ゲート電極をマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記ゲート電極の下側方に位置する領域に第１の不純物層を形成する工程（ｄ）と、上記工程（ｄ）の後に、上記ゲート電極の側面上にサイドウォールを形成する工程（ｅ）と、上記サイドウォールをマスクとして上記半導体層にｐ型不純物を導入することにより、上記半導体層のうち上記サイドウォールの下側方に位置する部分に第２の不純物層を形成する工程（ｆ）と、上記工程（ｆ）の後に、上記半導体層の上方から窒素を供給することにより、上記ゲート電極の上部と、上記半導体層における上記第２の不純物層の上部とに窒素含有領域を形成する工程（ｇ）とを備える。
【００４５】
この場合には、ゲート電極の最表面部に窒素が存在している。これにより、高温の熱処理を行った場合にも、ゲート電極に含まれるｐ型不純物が上方および側方に拡散して、ゲート電極のボロン濃度が低下するのを防止することができる。そのため、ゲート電極の空乏化が起こりにくくなり、高駆動力の半導体装置を得ることができる。
【００４６】
上記工程（ａ）の後で上記工程（ｂ）の前に、上記ゲート絶縁膜の上に薄膜導体層を形成し、上記薄膜導体層に窒素を導入する工程（ｈ）をさらに備え、上記工程（ｂ）では、上記薄膜導体層の上に上記導体膜を形成してもよい。この場合には、ゲート絶縁膜と半導体層との界面に含まれる窒素の量を少なくすることができるので、窒素に起因するＮＢＴＩ特性の劣化が起こりにくい半導体装置を得ることができる。
【発明の効果】
【００４７】
本発明の半導体装置ではゲート電極のボロン濃度が低下するのを防止することができるため、ゲート電極の空乏化が起こることによる駆動力の低下を防止することができる。また、ゲート絶縁膜と半導体基板との界面近傍に存在する窒素の量をさらに低減することができるため、たとえゲート絶縁膜の薄膜化が進行しても、窒素に起因するＮＢＴＩ特性の劣化が起こるのを防止することができる。
【発明を実施するための最良の形態】
【００４８】
（第１の実施形態）
以下に、本発明の第１の実施形態について、図面を参照しながら説明する。図１（ａ）〜（ｅ）は、本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【００４９】
本実施形態の半導体装置の製造方法では、まず図１（ａ）に示す工程で、半導体基板１１の上に、厚さ２．０ｎｍのゲート絶縁膜１２を形成する。その後、ゲート絶縁膜１２の上に、厚さ１０ｎｍの薄膜ポリシリコン膜１３を堆積し、プラズマ窒化処理（圧力：９５０ｍＴ（１２６Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行うことにより、薄膜ポリシリコン膜１３中に窒素を導入する。このとき、プラズマ窒化処理によって窒素を導入することにより、窒素のピーク濃度が、薄膜ポリシリコン膜１３のうち上面付近の位置にくるようにすることができる。
【００５０】
次に、図１（ｂ）に示す工程で、薄膜ポリシリコン膜１３の上に、厚さ１５０ｎｍのポリシリコン膜１４を堆積した後、プラズマ窒化処理（圧力：５００ｍＴ（６７Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行うことにより、ポリシリコン膜１４の上面から約５ｎｍの深さまでの領域に、窒素含有領域１５を形成する。
【００５１】
次に、図１（ｃ）に示す工程で、リソグラフィ技術およびドライエッチング技術を行うことによりポリシリコン膜１４をパターニングして、ゲート電極１６を形成する。このとき、薄膜ポリシリコン膜１３も同時にパターニングする。これにより、ゲート絶縁膜１２とゲート電極１６との間に、薄膜ポリシリコン膜１３に窒素が導入してなる窒素含有領域が形成される。ここでは、ゲート電極１６と区別して、薄膜ポリシリコン膜１３としているが、この薄膜ポリシリコン膜１３はゲート電極の一部として機能する。
【００５２】
次に、図１（ｄ）に示す工程で、基板の上方からボロンを注入（エネルギー：０．５ＫｅＶ、ドーズ量：４×１０14ｃｍ-2）することにより、半導体基板１１のうちゲート電極１６の側方に位置する部分にはＳＤエクステンション１７が形成される。同時に、ゲート電極１６にもボロンが注入される。
【００５３】
次に、図１（ｅ）に示す工程で、ゲート電極１６の側面上に、断面形状がＬ字状の酸化膜１８と、酸化膜１８の上に位置する窒化膜１９とからなるサイドウォール２０を形成する。その後、基板の上方からボロンを注入（エネルギー：３ＫｅＶ、ドーズ量：３×１０15ｃｍ-2）することにより、半導体基板１１のうちサイドウォール２０の側方に位置する部分に、ソース・ドレイン拡散層２１を形成する。その後、低抵抗コンタクトを形成するためのシリサイド膜の形成と配線工程とが続くが、その工程自体は従来と同様であるので図示および説明は省略する。
【００５４】
本実施形態の半導体装置では、ゲート電極１６のうちの最上部に窒素が存在している窒素含有領域１５が形成されている。この窒素含有領域１５により、ゲート電極１６に含まれるボロンがゲート電極１６の上方に拡散して、ゲート電極１６のボロン濃度が低下するのを防止することができる。例えば、シリサイドプロテクション用酸化膜でゲート電極１６を覆うように形成した状態で活性化ＲＴＡ処理を行った場合でも、窒素含有領域１５によってボロンの拡散が抑制されるため、ゲート電極１６の方からシリサイドプロテクション用酸化膜の方にボロンが拡散しなくなる。そのため、ゲート電極１６の空乏化が起こりにくくなり、駆動力の低下が生じなくなる。
【００５５】
一方、ゲート絶縁膜１２の上に、薄膜ポリシリコン膜１３を形成した後に窒素をプラズマ窒化により導入する。これにより、ゲート絶縁膜１２と半導体基板１１との界面近傍に存在する窒素の量がさらに低減される。これにより、たとえゲート絶縁膜１２の薄膜化が進行しても、窒素に起因するＮＢＴＩ特性の劣化が起こるのを防止することができる。しかも、ゲート絶縁膜１２とゲート電極１６との間には、薄膜ポリシリコン膜１３に窒素が導入されてなる窒素含有領域が形成されるため、ゲート電極１６の方からゲート絶縁膜１２及び半導体基板１１の方にボロンが拡散するのを抑制することができる。
【００５６】
なお、上述の説明では、薄膜ポリシリコン膜１３およびポリシリコン膜１４の材料としてポリシリコンを用いたが、その代わりとしてアモルファスシリコンを用いてもよい。また、ゲート電極１６としてゲルマニウムを添加した膜を用いることにより、ゲート電極１６内におけるボロンの活性率を向上することができ、装置の高駆動力化を図ることができる。
【００５７】
また、ポリシリコン膜１４からゲート電極１６を形成する前に、ゲート空乏化を改善するためのボロンの注入をポリシリコン膜１４に対して行ってもよい。
【００５８】
また、ポリシリコン膜１４の上部への窒素導入は、イオン注入によって行ってもよい。      
【００５９】
また、ゲート電極１６をパターニングによって形成した後で、ＳＤエクステンション１７を形成する前に、オフセットスペーサと呼ばれる厚さ１０ｎｍ程度の酸化膜をゲート電極１６の側面上に形成してもよい。この場合には、ゲート電極１６とＳＤエクステンション１７との間のオーバーラップ量を調整して少なくすることができるため、遅延時間の短縮と短チャネル効果の改善とが可能となる。
【００６０】
（第２の実施形態）
以下に、本発明の第２の実施形態について、図面を参照しながら説明する。図２（ａ）〜（ｆ）は、本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【００６１】
本実施形態の半導体装置の製造方法では、まず図２（ａ）に示す工程で、半導体基板１１の上に厚さ２．０ｎｍのゲート絶縁膜１２を形成する。その後、ゲート絶縁膜１２の上に、厚さ１０ｎｍの薄膜ポリシリコン膜１３を堆積し、プラズマ窒化処理（圧力：９５０ｍＴ（１２６Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行うことにより、薄膜ポリシリコン膜１３中に窒素を導入する。このとき、プラズマ窒化処理によって窒素を導入することにより、窒素のピーク濃度が、薄膜ポリシリコン膜１３のうち上面付近の位置にくるようにすることができる。
【００６２】
次に、図２（ｂ）に示す工程で、薄膜ポリシリコン膜１３の上に、厚さ１５０ｎｍのポリシリコン膜１４を堆積する。
【００６３】
次に、図２（ｃ）に示す工程で、リソグラフィ技術及びドライエッチング技術を行うことによりポリシリコン膜１４をパターニングして、ゲート電極１６を形成する。このとき、薄膜ポリシリコン膜１３も同時にパターニングする。これにより、ゲート絶縁膜１２とゲート電極１６との間に、薄膜ポリシリコン膜１３に窒素が導入してなる窒素含有領域が形成される。ここでは、ゲート電極１６と区別して、薄膜ポリシリコン膜１３としているが、この薄膜ポリシリコン膜１３はゲート電極の一部として機能する。
【００６４】
次に、図２（ｄ）に示す工程で、ゲート電極１６をマスクとしてボロンを注入（エネルギー：０．５ＫｅＶ、ドーズ量：４×１０14ｃｍ-2）することにより、半導体基板１１のうちゲート電極１６の側方に位置する部分にＳＤエクステンション１７を形成する。同時に、ゲート電極１６にもボロンが注入される。
【００６５】
次に、図２（ｅ）に示す工程で、ゲート電極１６の側面上に、断面形状がＬ字状の酸化膜１８と、酸化膜１８の上に位置する窒化膜１９とからなるサイドウォール２０を形成する。その後、基板の上方からボロンを注入（エネルギー：３ＫｅＶ、ドーズ量：３×１０15ｃｍ-2）することにより、半導体基板１１のうちサイドウォール２０の側方に位置する部分に、ソース・ドレイン拡散層２１を形成する。
【００６６】
次に、図２（ｆ）に示す工程で、プラズマ窒化処理（圧力：５００ｍＴ（６７Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行うことにより、ゲート電極１６の上面から約５ｎｍの深さまでの領域に、窒素含有領域２５を形成する。同時に、半導体基板１１の表面部のうちサイドウォール２０の側方に位置する部分にも、深さ３ｎｍの窒素拡散領域２６が形成される。その後、低抵抗コンタクトを形成するためのシリサイド膜の形成と配線工程とが続くが、その工程自体は従来と同様であるので図示および説明は省略する。
【００６７】
本実施形態の半導体装置では、ゲート電極１６のうちの最上部に窒素が存在している窒素含有領域２５が形成されている。この窒素含有領域２５により、ゲート電極１６に含まれるボロンがゲート電極１６の上方に拡散して、ゲート電極１６のボロン濃度が低下するのを防止することができる。例えば、シリサイドプロテクション用酸化膜でゲート電極１６を覆うように形成した状態で活性化ＲＴＡ処理を行った場合でも、窒素含有領域２５によってボロンの拡散が抑制されるため、ゲート電極１６の方からシリサイドプロテクション用酸化膜の方にボロンが拡散しなくなる。そのため、ゲート電極１６の空乏化がおこりにくくなり、駆動力の低下が生じなくなる。また、第１の実施形態と比較して、ゲート電極１６の上部に窒素含有領域２５を形成する工程が後になっているため、プロセスの途中の熱処理によって窒素が拡散するのを少なくすることができる。これにより、窒素をより局所的な領域に存在させることができるため、ボロンの拡散防止能を高めることができる。
【００６８】
一方、ゲート絶縁膜１２の上に、薄膜ポリシリコン膜１３を形成した後に窒素をプラズマ窒化により導入する。これにより、ゲート絶縁膜１２と半導体基板１１との界面近傍に存在する窒素の量がさらに低減される。これにより、たとえゲート絶縁膜１２の薄膜化が進行しても、窒素に起因するＮＢＴＩ特性の劣化が起こるのを防止することができる。しかも、ゲート絶縁膜１２とゲート電極１６との間には、薄膜ポリシリコン膜１３に窒素が導入されてなる窒素含有領域が形成されるため、ゲート電極１６の方からゲート絶縁膜１２及び半導体基板１１の方にボロンが拡散するのを抑制することができる。
【００６９】
また、半導体基板１１の表面部に窒素拡散領域２６を形成することにより、ソース・ドレイン拡散層２１内のボロンが上方に拡散するのを防止することができる。例えば、シリサイドプロテクション用酸化膜でソース・ドレイン拡散層２１を覆うように形成した状態で活性化ＲＴＡ処理を行った場合でも、窒素含有領域２６によってボロンの拡散が抑制されるため、ソース・ドレイン拡散層２１の方からシリサイドプロテクション用酸化膜の方にボロンが拡散しなくなる。これにより、ソース・ドレイン拡散層２１の不純物濃度低下による駆動力低下を抑制することができる。
【００７０】
なお、上述の説明では、薄膜ポリシリコン膜１３およびポリシリコン膜１４の材料としてポリシリコンを用いたが、その代わりとしてアモルファスシリコンを用いてもよい。また、ゲート電極１６としてゲルマニウムを添加した膜を用いることにより、ゲート電極１６内におけるボロンの活性率を向上することができ、装置の高駆動力化を図ることができる。
【００７１】
また、ポリシリコン膜１４からゲート電極１６を形成する前に、ゲート空乏化を改善するためのボロンの注入をポリシリコン膜１４に対して行ってもよい。
【００７２】
また、ゲート電極１６の上部への窒素導入は、イオン注入によって行ってもよい。
【００７３】
また、ゲート電極１６をパターニングによって形成した後で、ＳＤエクステンション１７を形成する前に、オフセットスペーサと呼ばれる厚さ１０ｎｍ程度の酸化膜をゲート電極１６の側面上に形成してもよい。この場合には、ゲート電極１６とＳＤエクステンション１７との間のオーバーラップ量を調整して少なくすることができるため、遅延時間の短縮と短チャネル効果の改善とが可能となる。
【００７４】
（第３の実施形態）
以下に、本発明の第３の実施形態について、図面を参照しながら説明する。図３（ａ）〜（ｆ）は、本発明の第３の実施形態における半導体装置の製造方法を示す断面図である。
【００７５】
本実施形態の半導体装置の製造方法では、まず図３（ａ）に示す工程で、半導体基板１１の上に厚さ２．０ｎｍのゲート絶縁膜１２を形成する。その後、ゲート絶縁膜１２の上に、厚さ１０ｎｍの薄膜ポリシリコン膜１３を堆積し、プラズマ窒化処理（圧力：９５０ｍＴ（１２６Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行うことにより、薄膜ポリシリコン膜１３中に窒素を導入する。このとき、プラズマ窒化処理によって窒素を導入することにより、窒素のピーク濃度が、薄膜ポリシリコン膜１３のうち上面付近の位置にくるようにすることができる。
【００７６】
次に、図３（ｂ）に示す工程で、薄膜ポリシリコン膜１３の上に、厚さ１５０ｎｍのポリシリコン膜１４を堆積する。
【００７７】
次に、図３（ｃ）に示す工程で、リソグラフィ技術およびドライエッチング技術を行うことによりポリシリコン膜１４をパターニングして、ゲート電極１６を形成する。このとき、薄膜ポリシリコン膜１３も同時にパターニングする。これにより、ゲート絶縁膜１２とゲート電極１６との間に、薄膜ポリシリコン膜１３に窒素が導入してなる窒素含有領域が形成される。ここでは、ゲート電極１６と区別して、薄膜ポリシリコン膜１３としているが、この薄膜ポリシリコン膜１３はゲート電極の一部として機能する。
【００７８】
次に、図３（ｄ）に示す工程で、半導体基板１１の上に、ゲート電極１６のうちの上部が露出する程度の厚さのレジスト２７を形成する。例えば、基板上の全面にレジストを形成した後、ゲート電極１６のうちの上部が露出する程度までレジストを全面エッチバックする。その後、プラズマ窒化処理（圧力：５００ｍＴ（６７Ｐａ）、温度：１５０℃、時間：２０ｓｅｃ）を行うことにより、ゲート電極１６のうち露出する部分に、厚さ約３ｎｍの窒素含有領域２８を形成する。つまり、ゲート電極１６のうちの最上部と、側面部のうち途中の深さまでに位置する部分に、厚さ３ｎｍの窒素含有領域２８を形成する。
【００７９】
次に、図３（ｅ）に示す工程で、レジスト２７を除去した後、ゲート電極１６をマスクとしてボロンを注入（エネルギー：０．５ＫｅＶ、ドーズ量：４×１０14ｃｍ-2）することにより、半導体基板１１のうちゲート電極１６の側方に位置する部分にＳＤエクステンション１７を形成する。同時に、ゲート電極１６にもボロンが注入される。
【００８０】
次に、図３（ｆ）に示す工程で、ゲート電極１６の側面上に、断面形状がＬ字状の酸化膜１８と、酸化膜１８の上に位置する窒化膜１９とからなるサイドウォール２０を形成する。その後、基板の上方からボロンを注入（エネルギー：３ＫｅＶ、ドーズ量：３×１０15ｃｍ-2）することにより、半導体基板１１のうちサイドウォール２０の側方に位置する部分に、ソース・ドレイン拡散層２１を形成する。その後、低抵抗コンタクトを形成するためのシリサイド膜の形成と配線工程とが続くが、その工程自体は従来と同様であるので図示および説明は省略する。
【００８１】
本実施形態では、ゲート電極１６の下部および半導体基板１１の上をレジスト２７で覆った状態でゲート電極１６の上部および側面部に窒素含有領域２８を形成する。この窒素含有領域２８により、ゲート電極１６に含まれるボロンがゲート電極１６の上方や側方に拡散して、ゲート電極１６のボロン濃度が低下するのを防止することができる。例えば、シリサイドプロテクション用酸化膜でゲート電極１６を覆うように形成した状態で活性化ＲＴＡ処理を行った場合でも、窒素含有領域２８によってボロンの拡散が抑制されるため、ゲート電極１６の方からシリサイドプロテクション用酸化膜の方にボロンが拡散しなくなる。そのため、ゲート電極１６の空乏化がおこりにくくなり、駆動力の低下が生じなくなる。
【００８２】
一方、ゲート絶縁膜１２の上に、薄膜ポリシリコン膜１３を形成した後に窒素をプラズマ窒化により導入する。これにより、ゲート絶縁膜１２と半導体基板１１との界面近傍に存在する窒素の量がさらに低減される。これにより、たとえゲート絶縁膜１２の薄膜化が進行しても、窒素に起因するＮＢＴＩ特性の劣化が起こるのを防止することができる。さらに、レジスト２７によってゲート電極１６の下部や半導体基板１１の上を覆った状態で窒素含有領域２８用の窒素を導入するため、ゲート絶縁膜１２と半導体基板１１との界面近傍に窒素が導入されない。これによっても、ＮＢＴＩ特性の劣化が起こるのを防止することができる。しかも、ゲート絶縁膜１２とゲート電極１６との間には、薄膜ポリシリコン膜１３に窒素が導入されてなる窒素含有領域が形成されるため、ゲート電極１６の方からゲート絶縁膜１２及び半導体基板１１の方にボロンが拡散するのを抑制することができる。
【００８３】
なお、上述の説明では、薄膜ポリシリコン膜１３およびポリシリコン膜１４の材料としてポリシリコンを用いたが、その代わりとしてアモルファスシリコンを用いてもよい。また、ゲート電極１６としてゲルマニウムを添加した膜を用いることにより、ゲート電極１６内におけるボロンの活性率を向上することができ、装置の高駆動力化を図ることができる。
【００８４】
また、ポリシリコン膜１４からゲート電極１６を形成する前に、ゲート空乏化を改善するためのボロンの注入をポリシリコン膜１４に対して行ってもよい。
【００８５】
また、ゲート電極１６の上部への窒素導入は、イオン注入によって行ってもよい。ここで、本実施形態では、半導体基板１１の上をレジストで覆った状態でゲート電極１６の上部に窒素を導入する。したがって、強いエネルギーでイオン注入を行っても、レジストの注入阻止能により半導体基板１１に窒素が導入されることがないという利点がある。
【００８６】
また、ゲート電極１６をパターニングによって形成した後で、ＳＤエクステンション１７を形成する前に、オフセットスペーサと呼ばれる厚さ１０ｎｍ程度の酸化膜をゲート電極１６の側面上に形成してもよい。この場合には、ゲート電極１６とＳＤエクステンション１７との間のオーバーラップ量を調整して少なくすることができるため、遅延時間の短縮と短チャネル効果の改善とが可能となる。
【００８７】
（第４の実施形態）
以下に、本発明の第４の実施形態について、図面を参照しながら説明する。図４（ａ）〜（ｆ）は、本発明の第４の実施形態における半導体装置の製造方法を示す断面図である。
【００８８】
本実施形態の半導体装置の製造方法では、まず図４（ａ）に示す工程で、半導体基板１１上に厚さ２．０ｎｍのゲート絶縁膜１２を形成する。その後、ゲート絶縁膜１２の上に、厚さ１０ｎｍの薄膜ポリシリコン膜１３を堆積し、プラズマ窒化処理（圧力：９５０ｍＴ（１２６Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行うことにより、薄膜ポリシリコン膜１３中に窒素を導入する。このとき、プラズマ窒化処理によって窒素を導入することにより、窒素のピーク濃度が、薄膜ポリシリコン膜１３のうち上面付近の位置にくるようにすることができる。
【００８９】
次に、図４（ｂ）に示す工程で、薄膜ポリシリコン膜１３の上に、厚さ１５０ｎｍのポリシリコン膜１４を堆積する。
【００９０】
次に、図４（ｃ）に示す工程で、リソグラフィ技術およびドライエッチング技術を行うことによりポリシリコン膜１４をパターニングして、ゲート電極１６を形成する。このとき、薄膜ポリシリコン膜１３も同時にパターニングする。これにより、ゲート絶縁膜１２とゲート電極１６との間に、薄膜ポリシリコン膜１３に窒素が導入してなる窒素含有領域が形成される。ここでは、ゲート電極１６と区別して、薄膜ポリシリコン膜１３としているが、この薄膜ポリシリコン膜１３はゲート電極の一部として機能する。
【００９１】
次に、図４（ｄ）に示す工程で、プラズマ窒化処理（圧力：５００ｍＴ（６７Ｐａ）、温度：１５０℃、時間：２０ｓｅｃ）を行うことにより、ゲート電極１６の最上部と側面部に、厚さ約３ｎｍの窒素含有領域２９を形成する。同時に、半導体基板１１のうちゲート電極１６の側方に位置する領域に、深さ２ｎｍの窒素拡散領域３０を形成する。
【００９２】
次に、図４（ｅ）に示す工程で、ゲート電極１６をマスクとしてボロンを注入（エネルギー：０．５ＫｅＶ、ドーズ量：４×１０14ｃｍ-2）することにより、半導体基板１１のうちゲート電極１６の側方に位置する部分にＳＤエクステンション１７を形成する。同時に、ゲート電極１６にもボロンが注入される。
【００９３】
次に、図４（ｆ）に示す工程で、ゲート電極１６の側面上に、断面形状がＬ字状の酸化膜１８と、酸化膜１８の上に位置する窒化膜１９とからなるサイドウォール２０を形成する。その後、基板の上方からボロンを注入（エネルギー：３ＫｅＶ、ドーズ量：３×１０15ｃｍ-2）することにより、半導体基板１１のうちサイドウォール２０の側方に位置する部分に、ソース・ドレイン拡散層２１を形成する。その後、低抵抗コンタクトを形成するためのシリサイド膜の形成と配線工程とが続くが、その工程自体は従来と同様であるので図示および説明は省略する。
【００９４】
本実施形態では、ゲート電極１６の上部および側面部の表面部に窒素含有領域２９を形成する。この窒素含有領域２９により、ゲート電極１６に含まれるボロンがゲート電極１６の上方や側方に拡散して、ゲート電極１６のボロン濃度が低下するのを防止することができる。例えば、シリサイドプロテクション用酸化膜でゲート電極１６を覆うように形成した状態で活性化ＲＴＡ処理を行った場合でも、窒素含有領域２９によってボロンの拡散が抑制されるため、ゲート電極１６の方からシリサイドプロテクション用酸化膜の方にボロンが拡散しなくなる。そのため、ゲート電極１６の空乏化がおこりにくくなり、駆動力の低下が生じなくなる。
【００９５】
一方、ゲート絶縁膜１２の上に、薄膜ポリシリコン膜１３を形成した後に窒素をプラズマ窒化により導入する。これにより、ゲート絶縁膜１２と半導体基板１１との界面近傍に存在する窒素の量がさらに低減される。これにより、たとえゲート絶縁膜１２の薄膜化が進行しても、窒素に起因するＮＢＴＩ特性の劣化が起こるのを防止することができる。しかも、ゲート絶縁膜１２とゲート電極１６との間には、薄膜ポリシリコン膜１３に窒素が導入されてなる窒素含有領域が形成されるため、ゲート電極１６の方からゲート絶縁膜１２及び半導体基板１１の方にボロンが拡散するのを抑制することができる。
【００９６】
また、半導体基板１１の表面部に窒素拡散領域３０を形成することにより、ソース・ドレイン拡散層２１内のボロンが上方に拡散するのを防止することができる。例えば、シリサイドプロテクション用酸化膜でソース・ドレイン拡散層２１を覆うように形成した状態で活性化ＲＴＡ処理を行った場合でも、窒素含有領域３０によってボロンの拡散が抑制されるため、ソース・ドレイン拡散層２１の方からシリサイドプロテクション用酸化膜の方にボロンが拡散しなくなる。これにより、ソース・ドレイン拡散層２１の不純物濃度低下による駆動力低下を抑制することができる。
【００９７】
なお、上述の説明では、薄膜ポリシリコン膜１３およびポリシリコン膜１４の材料としてポリシリコンを用いたが、その代わりとしてアモルファスシリコンを用いてもよい。また、ゲート電極１６としてゲルマニウムを添加した膜を用いることにより、ゲート電極１６内におけるボロンの活性率を向上することができ、装置の高駆動力化を図ることができる。
【００９８】
また、ポリシリコン膜１４からゲート電極１６を形成する前に、ゲート空乏化を改善するためのボロンの注入をポリシリコン膜１４に対して行ってもよい。
【００９９】
また、ゲート電極１６の上部への窒素導入は、イオン注入によって行ってもよい。
【０１００】
また、ゲート電極１６をパターニングによって形成した後で、ＳＤエクステンション１７を形成する前に、オフセットスペーサと呼ばれる厚さ１０ｎｍ程度の酸化膜をゲート電極１６の側面上に形成してもよい。この場合には、ゲート電極１６とＳＤエクステンション１７との間のオーバーラップ量を調整して少なくすることができるため、遅延時間の短縮と短チャネル効果の改善とが可能となる。
【０１０１】
（第５の実施形態）
以下に、本発明の第５の実施形態について、図面を参照しながら説明する。図５（ａ）〜（ｆ）は、本発明の第５の実施形態における半導体装置の製造方法を示す断面図である。
【０１０２】
本実施形態の半導体装置の製造方法では、まず図５（ａ）に示す工程で、半導体基板１１の上に、厚さ２．０ｎｍのゲート絶縁膜１２を形成する。その後、ゲート絶縁膜１２の上に、厚さ１０ｎｍの薄膜ポリシリコン膜１３を堆積し、プラズマ窒化処理（圧力：９５０ｍＴ（１２６Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行うことにより、薄膜ポリシリコン膜１３中に窒素を導入する。このとき、プラズマ窒化処理によって窒素を導入することにより、窒素のピーク濃度が、薄膜ポリシリコン膜１３のうち上面付近の位置にくるようにすることができる。その後、薄膜ポリシリコン膜１３の上に、厚さ１５０ｎｍのポリシリコン膜１４を堆積した後、プラズマ窒化処理（圧力：５００ｍＴ（６７Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行うことにより、ポリシリコン膜１４の上面から約５ｎｍの深さまでの領域に、窒素含有領域３１を形成する。
【０１０３】
次に、図５（ｂ）に示す工程で、リソグラフィ技術およびドライエッチング技術を行うことによりポリシリコン膜１４をパターニングして、ゲート電極１６を形成する。このとき、薄膜ポリシリコン膜１３も同時にパターニングする。これにより、ゲート絶縁膜１２とゲート電極１６との間に、薄膜ポリシリコン膜１３に窒素が導入してなる窒素含有領域が形成される。ここでは、ゲート電極１６と区別して、薄膜ポリシリコン膜１３としているが、この薄膜ポリシリコン膜１３はゲート電極の一部として機能する。
【０１０４】
次に、図５（ｃ）に示す工程で、半導体基板１１の上とゲート電極１６の側面および上面の上とを覆う、厚さ３ｎｍの薄膜酸化膜３２を形成する。その後、プラズマ窒化処理（圧力：５００ｍＴ（６７Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行うことにより、薄膜酸化膜３２中に窒素を導入する。
【０１０５】
次に、図５（ｄ）に示す工程で、ドライエッチング技術により、窒素含有薄膜酸化膜３２のうちゲート電極１６の上面上と半導体基板１１の上面上に位置する部分を除去することにより、ゲート電極１６の側面上にのみ窒素含有薄膜酸化膜３２を残す。なお、本工程で、半導体基板１１の上面上の窒素含有薄膜酸化膜３２を除去したのは、後にＳＤエクステンション１７を形成する工程（図５（ｅ）に示す工程）において、極めて低エネルギーのボロン注入を損失なく行うためである。つまり、半導体基板１１の上に酸化膜が存在していると、半導体基板１１内に充分にボロンの注入が行えなくなってしまうため、その注入前に酸化膜である窒素含有薄膜酸化膜３２を除去しているのである。
【０１０６】
次に、図５（ｅ）に示す工程で、ゲート電極１６をマスクとしてボロンを注入（エネルギー：０．５ＫｅＶ、ドーズ量：４×１０14ｃｍ-2）することにより、半導体基板１１のうちゲート電極１６の側方に位置する部分にＳＤエクステンション１７を形成する。このとき、窒素含有薄膜酸化膜３２もボロン注入のマスクとして作用する。
【０１０７】
次に、図５（ｆ）に示す工程で、ゲート電極１６の側面上に、断面形状がＬ字状の酸化膜１８と、酸化膜１８の上に位置する窒化膜１９とからなるサイドウォール２０を形成する。その後、基板の上方からボロンを注入（エネルギー：３ＫｅＶ、ドーズ量：３×１０15ｃｍ-2）することにより、半導体基板１１のうちサイドウォール２０の側方に位置する部分に、ソース・ドレイン拡散層２１を形成する。その後、低抵抗コンタクトを形成するためのシリサイド膜の形成と配線工程とが続くが、その工程自体は従来と同様であるので図示および説明は省略する。
【０１０８】
本実施形態の半導体装置では、ゲート電極１６の最上部に窒素が存在している窒素含有領域３１が形成され、ゲート電極１６の側面上に窒素含有薄膜酸化膜３２が形成される。この窒素含有領域３１及び窒素含有薄膜酸化膜３２により、ゲート電極１６に含まれるボロンがゲート電極１６の上方や側方に拡散して、ゲート電極１６のボロン濃度が低下するのを防止することができる。例えば、シリサイドプロテクション用酸化膜でゲート電極１６を覆うように形成した状態で活性化ＲＴＡ処理を行った場合でも、窒素含有領域３１によってゲート電極１６の方からシリサイドプロテクション用酸化膜の方にボロンが拡散しなくなる。さらに、窒素含有薄膜酸化膜３２によってゲート電極１６の方からＬ字状の酸化膜１８の方にボロンが拡散しなくなる。そのため、ゲート電極１６の空乏化がおこりにくくなり、駆動力の低下が生じなくなる。
【０１０９】
一方、ゲート絶縁膜１２の上に、薄膜ポリシリコン膜１３を形成した後に窒素をプラズマ窒化により導入する。これにより、ゲート絶縁膜１２と半導体基板１１との界面近傍に存在する窒素の量がさらに低減される。これにより、たとえゲート絶縁膜１２の薄膜化が進行しても、窒素に起因するＮＢＴＩ特性の劣化が起こるのを防止することができる。しかも、ゲート絶縁膜１２とゲート電極１６との間には、薄膜ポリシリコン膜１３に窒素が導入されてなる窒素含有領域が形成されるため、ゲート電極１６の方からゲート絶縁膜１２及び半導体基板１１の方にボロンが拡散するのを抑制することができる。
【０１１０】
なお、上述の説明では、薄膜ポリシリコン膜１３およびポリシリコン膜１４の材料としてポリシリコンを用いたが、その代わりとしてアモルファスシリコンを用いてもよい。また、ゲート電極１６としてゲルマニウムを添加した膜を用いることにより、ゲート電極１６内におけるボロンの活性率を向上することができ、装置の高駆動力化を図ることができる。
【０１１１】
また、ポリシリコン膜１４からゲート電極１６を形成する前に、ゲート空乏化を改善するためのボロンの注入をポリシリコン膜１４に対して行ってもよい。
【０１１２】
また、ポリシリコン膜１４の上部への窒素導入は、イオン注入によって行ってもよい。      
【０１１３】
また、ゲート電極１６をパターニングによって形成した後で、ＳＤエクステンション１７を形成する前に、オフセットスペーサと呼ばれる厚さ１０ｎｍ程度の酸化膜をゲート電極１６の側面上に形成してもよい。この場合には、ゲート電極１６とＳＤエクステンション１７との間のオーバーラップ量を調整して少なくすることができるため、遅延時間の短縮と短チャネル効果の改善とが可能となる。
【０１１４】
（第６の実施形態）
以下に、本発明の第６の実施形態について、図面を参照しながら説明する。図６（ａ）〜（ｆ）は、本発明の第６の実施形態における半導体装置の製造方法を示す断面図である。
【０１１５】
本実施形態の半導体装置の製造方法では、まず図６（ａ）に示す工程で、半導体基板１１の上に、厚さ２．０ｎｍのゲート絶縁膜１２を形成する。その後、ゲート絶縁膜１２の上に、厚さ１０ｎｍの薄膜ポリシリコン膜１３を堆積し、プラズマ窒化処理（圧力：９５０ｍＴ（１２６Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行うことにより、薄膜ポリシリコン膜１３中に窒素を導入する。このとき、プラズマ窒化処理によって窒素を導入することにより、窒素のピーク濃度が、薄膜ポリシリコン膜１３のうち上面付近の位置にくるようにすることができる。
【０１１６】
次に、図６（ｂ）に示す工程で、薄膜ポリシリコン膜１３の上に、厚さ１５０ｎｍのポリシリコン膜（図示せず）を堆積する。その後、リソグラフィ技術およびドライエッチング技術を行うことによりポリシリコン膜をパターニングして、ゲート電極１６を形成する。このとき、薄膜ポリシリコン膜１３も同時にパターニングする。これにより、ゲート絶縁膜１２とゲート電極１６との間に、薄膜ポリシリコン膜１３に窒素が導入してなる窒素含有領域が形成される。ここでは、ゲート電極１６と区別して、薄膜ポリシリコン膜１３としているが、この薄膜ポリシリコン膜１３はゲート電極の一部として機能する。
【０１１７】
次に、図６（ｃ）に示す工程で、半導体基板１１の上とゲート電極１６の側面および上面の上とを覆う、厚さ３ｎｍの薄膜酸化膜（図示せず）を形成する。その後、ドライエッチング技術により、薄膜酸化膜のうちゲート電極１６の上面上と半導体基板１１の上面上に位置する部分を除去することにより、ゲート電極１６の側面上に薄膜酸化膜３３Ａを残す。なお、本工程で半導体基板１１の上面上の薄膜酸化膜を除去したのは、後にＳＤエクステンション１７を形成する工程（図６（ｅ）に示す工程）において、極めて低エネルギーのボロン注入を損失なく行うためである。つまり、半導体基板１１の上に酸化膜が存在していると、半導体基板１１内に充分にボロンの注入が行えなくなってしまうため、その注入前に酸化膜である薄膜酸化膜を除去しているのである。また、本工程において、薄膜酸化膜を形成した後でドライエッチングを行う前に、プラズマ窒化処理を行って、薄膜酸化膜中に窒素を導入してもよい。
【０１１８】
次に、図６（ｄ）に示す工程で、プラズマ窒化処理（圧力：５００ｍＴ（６７Ｐａ）、温度：４００℃、時間：２０ｓｅｃ）を行う。これにより、ゲート電極１６の上面部に窒素含有領域３４を形成し、薄膜酸化膜３３Ａの中にも窒素を導入して窒素含有薄膜酸化膜３３を形成し、半導体基板１１のうちゲート電極１６の側方に位置する部分に窒素拡散領域３５を形成する。
【０１１９】
次に、図６（ｅ）に示す工程で、ゲート電極１６をマスクとしてボロンを注入（エネルギー：０．５ＫｅＶ、ドーズ量：４×１０14ｃｍ-2）することにより、半導体基板１１のうちゲート電極１６の側方に位置する部分にＳＤエクステンション１７を形成する。
【０１２０】
次に、図６（ｆ）に示す工程で、ゲート電極１６の側面上に、断面形状がＬ字状の酸化膜１８と、酸化膜１８の上に位置する窒化膜１９とからなるサイドウォール２０を形成する。その後、基板の上方からボロンを注入（エネルギー：３ＫｅＶ、ドーズ量：３×１０15ｃｍ-2）することにより、半導体基板１１のうちサイドウォール２０の側方に位置する部分に、ソース・ドレイン拡散層２１を形成する。その後、低抵抗コンタクトを形成するためのシリサイド膜の形成と配線工程とが続くが、その工程自体は従来と同様であるので図示および説明は省略する。
【０１２１】
本実施形態では、ゲート電極１６の最上部に窒素が存在している窒素含有領域３４が形成され、ゲート電極１６の側面上に窒素含有薄膜酸化膜３３が形成される。この窒素含有領域３４及び窒素含有薄膜酸化膜３３により、ゲート電極１６に含まれるボロンがゲート電極１６の上方や側方に拡散して、ゲート電極１６のボロン濃度が低下するのを防止することができる。例えば、シリサイドプロテクション用酸化膜でゲート電極１６を覆うように形成した状態で活性化ＲＴＡ処理を行った場合でも、窒素含有領域３４によってゲート電極１６の方からシリサイドプロテクション用酸化膜の方にボロンが拡散しなくなる。さらに、窒素含有薄膜酸化膜３３によってゲート電極１６の方からＬ字状の酸化膜１８の方にボロンが拡散しなくなる。そのため、ゲート電極１６の空乏化がおこりにくくなり、駆動力の低下が生じなくなる。
【０１２２】
一方、ゲート絶縁膜１２の上に、薄膜ポリシリコン膜１３を形成した後に窒素をプラズマ窒化により導入する。これにより、ゲート絶縁膜１２と半導体基板１１との界面近傍に存在する窒素の量がさらに低減される。これにより、たとえゲート絶縁膜１２の薄膜化が進行しても、窒素に起因するＮＢＴＩ特性の劣化が起こるのを防止することができる。しかも、ゲート絶縁膜１２とゲート電極１６との間には、薄膜ポリシリコン膜１３に窒素が導入されてなる窒素含有領域が形成されるため、ゲート電極１６の方からゲート絶縁膜１２及び半導体基板１１の方にボロンが拡散するのを抑制することができる。
【０１２３】
また、半導体基板１１の表面部に窒素拡散領域３５を形成することにより、ソース・ドレイン拡散層２１内のボロンが上方に拡散するのを防止することができる。例えば、シリサイドプロテクション用酸化膜でソース・ドレイン拡散層２１を覆うように形成した状態で活性化ＲＴＡ処理を行った場合でも、窒素拡散領域３５によってソース・ドレイン拡散層２１の方からシリサイドプロテクション用酸化膜の方にボロンが拡散しなくなる。これにより、ソース・ドレイン拡散層２１の不純物濃度低下による駆動力低下を抑制することができる。
【０１２４】
なお、上述の説明では、薄膜ポリシリコン膜１３およびポリシリコン膜１４の材料としてポリシリコンを用いたが、その代わりとしてアモルファスシリコンを用いてもよい。また、ゲート電極１６としてゲルマニウムを添加した膜を用いることにより、ゲート電極１６内におけるボロンの活性率を向上することができ、装置の高駆動力化を図ることができる。
【０１２５】
また、ポリシリコン膜１４からゲート電極１６を形成する前に、ゲート空乏化を改善するためのボロンの注入をポリシリコン膜１４に対して行ってもよい。
【０１２６】
また、ゲート電極１６の上部への窒素導入は、イオン注入によって行ってもよい。
【０１２７】
また、ゲート電極１６をパターニングによって形成した後で、ＳＤエクステンション１７を形成する前に、オフセットスペーサと呼ばれる厚さ１０ｎｍ程度の酸化膜をゲート電極１６の側面上に形成してもよい。この場合には、ゲート電極１６とＳＤエクステンション１７との間のオーバーラップ量を調整して少なくすることができるため、遅延時間の短縮と短チャネル効果の改善とが可能となる。
【産業上の利用可能性】
【０１２８】
以上説明したように、本発明は、ボロン等のＰ型不純物を用いるゲート絶縁型の半導体装置およびその製造方法に適用することができ、駆動力の低下を防止することができると共にＮＢＴＩ特性を確保することができる点で、産業上の利用可能性が高い。
【図面の簡単な説明】
【０１２９】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｆ）は、本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｆ）は、本発明の第３の実施形態における半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｆ）は、本発明の第４の実施形態における半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｆ）は、本発明の第５の実施形態における半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｆ）は、本発明の第６の実施形態における半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｄ）は、従来のＭＯＳトランジスタにおいて、ゲート絶縁膜に対してプラズマ窒化プロセスを行う工程を示す断面図である。
【図８】図７（ｄ）のＡ−Ａ線における窒素のＳＩＭＳプロファイルを示すグラフ図である。
【図９】（ａ）, （ｂ）は、低抵抗なコンタクトを形成するためにシリサイド膜を形成する工程を示す断面図である。
【符号の説明】
【０１３０】
１１      半導体基板
１２      ゲート絶縁膜
１３      薄膜ポリシリコン膜
１４      ポリシリコン膜
１５      窒素含有領域
１６      ゲート電極
１６      ソース・ドレイン拡散層
１７      ＳＤエクステンション
１８      酸化膜
１９      窒化膜
２０      サイドウォール
２１      ソース・ドレイン拡散層
２５      窒素含有領域
２６      窒素拡散領域
２７      レジスト
２８      窒素含有領域
２９      窒素含有領域
３０      窒素拡散領域
３１      窒素含有領域
３２      薄膜酸化膜／窒素含有薄膜酸化膜
３３      薄膜酸化膜
３４      窒素含有領域
３５      窒素拡散領域
【図１】
2005175143.tif 000003
【図２】
2005175143.tif 000004
【図３】
2005175143.tif 000005
【図４】
2005175143.tif 000006
【図５】
2005175143.tif 000007
【図６】
2005175143.tif 000008
【図７】
2005175143.tif 000009
【図８】
2005175143.tif 000010
【図９】
2005175143.tif 000011