(57)【要約】【課題】  プリコーダ及びこれを利用した光デュオバイナリー伝送装置を提供する。【解決手段】  ｎ番目に入力されるＮ個チャネルのデータ入力信号の‘１’の個数が偶数であるか奇数であるかを判別する判別部と、判別部により判別された‘１’の個数が奇数である場合、判別部の出力信号をトグルするトグル部と、Ｎ個のチャネルのうち、任意のチャネルを基準にしてデータ入力信号に応じて残りのチャネルの出力値を決定する出力部とを含んで構成されたことを特徴とするプリコーダである。また、複数個チャネルのデータ入力信号をＮ個チャネル単位にパラレルプロセシング(parallel processing)によりコーディングするプリコーダと、プリコーダによりコーディングされた信号を時間多重化する多重化器とを含んで構成されたことを特徴とする光デュオバイナリー伝送装置である。【選択図】  図６
2005102221.tif 000002
【特許請求の範囲】
【請求項１】
ｎ番目に入力されるＮ個のチャネルのデータ入力信号の‘１’の個数が偶数であるか奇数であるかを判別する判別部と、
前記判別部により判別された‘１’の個数が奇数である場合、前記判別部の出力信号をトグルし、前記Ｎ個のチャネルのうちの任意の１個のチャネルの出力信号として出力するトグル部と、
前記トグル部の出力信号と前記データ入力信号の各々に基づいて、前記Ｎ個のチャネルのうちの他のチャネルの出力信号を生成する出力部と、を含んで構成されたことを特徴とするプリコーダ。
【請求項２】
前記判別部は、
前記Ｎ個のチャネルのデータ入力信号の‘１’の総個数が奇数である場合は‘０’を出力し、偶数である場合は‘１’を出力するように、ピラミッド状に接続された複数の排他的論理和(ＸＯＲ:Exclusive OR)ゲートで構成されたことを特徴とする請求項１記載のプリコーダ。
【請求項３】
前記トグル部は、
前記判別部の出力信号とクロック信号とをＡＮＤ演算するＡＮＤゲートと、
前記ＡＮＤゲートの出力信号を、立ち上がりエッジ(rising edge)ごとにトグルさせるＴ-フリップフロップ(Ｔ-ＦＦ)と、を含んで構成されたことを特徴とする請求項１または２記載のプリコーダ。
【請求項４】
前記トグル部は、
前記Ｎ個のチャネルのうちのＮ番目のチャネルの出力信号を出力し、
前記出力部は、
前記Ｎ番目のチャネルの出力信号に基づいて、前記データ入力信号の各々を順次ＸＯＲ演算するＮ-１個のＸＯＲゲートを含んで構成されたことを特徴とする請求項１から３のいずれかに記載のプリコーダ。
【請求項５】
ｎ番目に入力されるＮ個のチャネルのデータ入力信号をコーディングするためのプリコーダにおいて、式１に従うロジックを実行するように構成されたことを特徴とするプリコーダ。
【数１】
2005102221.tif 000004
【請求項６】
前記プリコーダは、
ａＮｎ+１からａＮｎ+ＮまでのＮ個のデータ入力信号をそれぞれ受信するＮ個のＸＯＲゲートと、
前記Ｎ番目のＸＯＲゲートの出力端に接続された遅延器と、を含み、  
前記遅延器の出力信号が、前記ａＮｎ+１のデータ入力信号が入力する前記ＸＯＲゲートにフィードバックするように構成されたことを特徴とする請求項５記載のプリコーダ。
【請求項７】
前記Ｎは、４であることを特徴とする請求項６記載のプリコーダ。
【請求項８】
複数個チャネルのデータ入力信号をＮ個のチャネル単位にパラレルプロセシング(parallel processing)によりコーディングするプリコーダと、
前記プリコーダによりコーディングされた信号を時間多重化する多重化器と、を含んで構成されたことを特徴とする光デュオバイナリー伝送装置。
【請求項９】
前記プリコーダは、
ｎ番目に入力されるＮ個チャネルのデータ入力信号の‘１’の個数が偶数であるか奇数であるかを判別する判別部と、
前記判別部により判別された前記‘１’の個数が奇数である場合、前記判別部の出力信号をトグルし、前記Ｎ個のチャネルのうちの任意の１個のチャネルの出力信号として出力するトグル部と、
前記トグル部の出力信号と前記データ入力信号の各々に基づいて、前記Ｎ個のチャネルの他のチャネルの出力信号を生成する出力部と、を含んで構成されたことを特徴とする請求項８記載の光デュオバイナリー伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光(optical)デュオバイナリー(duo-binary)送信技法を利用した光デュオバイナリー伝送装置に関し、特にパラレルプロセシング(parallel processing)を遂行するプリコーダ及びこれを利用した光デュオバイナリー伝送装置に関する。
【背景技術】
【０００２】
高密度波長分割多重方式(Dense Wavelength Division Multiplexing:以下、ＤＷＤＭとする)の光伝送システムは、一つの光ファイバを通じて相異なる波長を有する複数のチャネルで構成された光信号を伝送することにより伝送効率を高めることができ、かつ伝送速度と無関係に光信号を伝送することができるので、最近のように伝送量が増加している超高速インターネットネットワークに有用に使用されるシステムである。現在、ＤＷＤＭを利用して１００個以上のチャネルを一つの光ファイバを通じて伝送するシステムが常用化されており、一つの光ファイバを通じて２００個以上の４０Gbpsチャネルを同時に伝送して１０Tbps以上の伝送速度を有するシステムに対する研究も活発に行われている。
【０００３】
しかしながら、急激なデータトラフィックの増加と４０Gbps以上の高速データ伝送の要求により、既存のＮＲＺ(Non Return to Zero:以下、ＮＲＺ)方式を利用して光強度を変調するとき、チャネル間隔が５０GHz以下では、急激なチャネル間干渉と歪曲のために伝送容量の拡張に限界がある。また、既存のバイナリ(binary)ＮＲＺ伝送信号のＤＣ周波数成分と、光強度変調のときに拡散された高周波成分とは、光ファイバ媒質内で伝播するときに非線形と分散を引き起こして、１０Gbps以上の高速伝送においては伝送距離に限界を有することとなる。
【０００４】
最近、光デュオバイナリー技術が、色分散(chromatic dispersion)による伝送距離の限界を克服することができる光伝送技術として注目を浴びている。デュオバイナリー伝送の主な利点の一つは、伝送スペクトラムが一般的なバイナリ伝送に比べて狭くなるということである。分散制限システムにおいて、伝達距離は伝送スペクトラム帯域幅の２乗に反比例する。これは、伝送スペクトラムが１/２に狭くなると、伝達距離は４倍になることを意味する。さらに、搬送波周波数がデュオバイナリー伝送スペクトラム内で抑圧されるので、光ファイバ内で励起されたブリュアン散乱(Brillouin Scattering)による出力光電力に対する制限を緩和させることができる。
【０００５】
図１は、従来の光デュオバイナリー伝送装置の一構成例を示した図であり、これを通じて従来の光デュオバイナリー伝送装置を説明すると、次の通りである。
【０００６】
図１で、従来の光デュオバイナリー伝送装置は、Ｎ個のチャネルのデータ入力信号を多重化して出力する多重化器１０と、この多重化された信号を符号化するプリコーダ２０と、プリコーダ２０で出力される２-レベルのＮＲＺ電気信号を３-レベルの電気信号に変化させ、信号の帯域幅を狭くするローパスフィルター（ＬＰＦ）３０と、この３-レベル電気信号を増幅して光変調器駆動信号を出力する変調器駆動増幅器４０と、搬送波を出力するレーザー光源(laser source)５０と、マッハツェンダタイプの光強度変調器(Mach-Zehnder interferometer type optical intensity modulator)６０で構成される。
【０００７】
このような構成を有する従来の光デュオバイナリー伝送装置の動作は、次の通りである。Ｎ個のチャネルの入力信号は多重化器１０で多重化された後、プリコーダ２０で符号化される。プリコーダ２０から出力された２-レベルのバイナリ信号は、ローパスフィルター３０にそれぞれ入力する。ローパスフィルター３０は、２-レベルバイナリ信号のクロック周波数(clock frequency)の約１/４に相当する帯域幅を有している。このような帯域幅の過度な制限によりコード間の干渉が発生し、コード間の干渉により２-レベルバイナリ信号は３-レベルのデュオバイナリー信号(3-level Duo-binary signal)に変換される。３-レベルデュオバイナリー信号は、変調器駆動増幅器４０により増幅された後、マッハツェンダタイプの光強度変調器６０の駆動信号として利用され、レーザー光源５０から出力された搬送波は、マッハツェンダタイプの光強度変調器６０の駆動信号に応じて位相及び光強度が変調され、２-レベルの光デュオバイナリー信号として出力される。
【０００８】
図２は、上記光デュオバイナリー伝送装置でのプリコーダの配置を示した図である。図２を参照すると、Ｎ個のチャネルの入力信号は多重化器１０を通じて時間多重化された後に、プリコーダ２０で符号化される。従って、伝送速度は多重化前に比べてＮ倍増加するようになり、これは高速のプリコーダを必要とすることを意味する。
【０００９】
図３は、従来の一般的なプリコーダ２０の構造を示した図であり、プリコーダ２０は、一つのＸＯＲ(Exclusive OR)ゲート２１と、一つのデータビット遅延器２２で構成される。プリコーダ２０に、‘１１０１０１１１１０１０１０’の信号を入力した場合、出力される信号は、図４に示すように‘１００１１０１０１１１００１１１’になる。即ち、プリコーダ１０の役割は、入力信号が‘１’になる度に出力信号をトグル(toggle)させることである。
しかしながら、従来技術では高速のデータ信号を送信する場合には、プリコーダを構成するＸＯＲゲート自体の速度の限界と時間遅延とにより、高速のプリコーダを実現することに難しさがあった。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明の目的は、複数の入力データを時間多重化前にパラレルプロセシングを通じてコーディングすることによって、既存の低速の電気的素子を使用しながらも、高速のプリコーダを実現することができるプリコーダ及びこれを利用した光デュオバイナリー伝送装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記目的を達成するための本発明のプリコーダは、ｎ番目に入力されるＮ個チャネルのデータ入力信号の‘１’の個数が偶数であるか奇数であるかを判別する判別部と、前記判別部により判別された‘１’の個数が奇数である場合、前記判別部の出力信号をトグルするトグル部と、前記Ｎ個のチャネルのうち、任意のチャネルを基準にしてデータ入力信号に応じて残りのチャネルの出力値を決定する出力部と、を含んで構成されることを特徴とする。
【００１２】
また、本発明の光デュオバイナリー伝送装置は、複数個チャネルのデータ入力信号をＮ個チャネル単位にパラレルプロセシング(parallel processing)によりコーディングするプリコーダと、前記プリコーダによりコーディングされた信号を時間多重化する多重化器と、を含んで構成されることを特徴とする。
【発明を実施するための最良の形態】
【００１３】
以下、本発明による好適な一実施形態について添付した図面を参照しつつ詳細に説明する。下記の説明において、本発明の要旨のみを明瞭にする目的で、関連した公知の機能又は構成に関する具体的な説明は省略する。  
【００１４】
図５は、本発明の第１の実施形態によるデュオバイナリー光伝送装置の構成を示した図であり、図６は、図５の構成でのプリコーダと多重化器の配置を示した図である。
【００１５】
図５で、本発明の第１の実施形態のデュオバイナリー光伝送装置は、Ｎ個のデータ入力信号を符号化するプリコーダ１００と、この符号化された信号を多重化して出力する多重化器２００と、ローパスフィルター（ＬＰＦ）３０と、変調器駆動増幅器４０と、レーザー光源５０及び光強度変調器６０と、を含んで構成される。
【００１６】
プリコーダ１００は、Ｎ個のチャネルの入力信号をパラレルプロセシング(parallel processing)により符号化する役割を遂行し、図６に示すように多重化器２００の前方に位置する。
【００１７】
図７は、本発明の第１の実施形態によるパラレルプロセシングを遂行するプリコーダ７００の構成を示した図であり、多重化する入力信号のチャネル数Ｎ(Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎ４)が４である場合を示す図である。参考に、図７には、図５の構成でプリコーダ１００の出力信号を多重化するための多重化器２００も共に示した。
【００１８】
図７を参照すると、プリコーダ７００は、入力信号のチャネル数Ｎが４である場合には、４個のＸＯＲゲート(ＸＯＲ１、ＸＯＲ２、ＸＯＲ３、ＸＯＲ４)と、一つのデータビット遅延器７０１で構成される。
【００１９】
入力信号ａ４ｎ+１（Ｉｎ１）と、出力信号ｂ４ｎ+４が遅延器７０１により１データビットだけ時間遅延された信号とは、ＸＯＲ１に入力し、ＸＯＲ演算がなされ、出力信号ｂ４ｎ+１が生成される。この出力信号ｂ４ｎ+１は、出力信号Ｏｕｔ１となる。また、入力信号ａ４ｎ+２（Ｉｎ２）と、出力信号ｂ４ｎ+１とは、ＸＯＲ２に入力し、ＸＯＲ演算がなされ、出力信号ｂ４ｎ+２が生成される。この出力信号ｂ４ｎ+１は、出力信号Ｏｕｔ２となる。また、入力信号ａ４ｎ+３（Ｉｎ３）と、出力信号ｂ４ｎ+２とは、ＸＯＲ３に入力し、ＸＯＲ演算がなされ、出力信号ｂ４ｎ+３が生成される。この出力信号ｂ４ｎ+３は、出力信号Ｏｕｔ３となる。また、入力信号ａ４ｎ+４（Ｉｎ４）と、出力信号ｂ４ｎ+３とは、ＸＯＲ４に入力し、ＸＯＲ演算がなされ、出力信号ｂ４ｎ+４が生成される。この出力信号ｂ４ｎ+４は、出力信号Ｏｕｔ４となる。このように、Ｎ個の入力信号とＮ個のＸＯＲ演算出力とを順次ＸＯＲ演算することによりＮ個の出力信号を得ることができる。
上述したように、入力信号がａ４ｎ+１、ａ４ｎ+２、ａ４ｎ+３、ａ４ｎ+４である場合には、ｂ４ｎ+１信号は、ａ４ｎ+１信号とｂ４ｎ+４信号が、１データビットだけ時間遅延された信号をＸＯＲすることにより得ることができ、ｂ４ｎ+２信号は、ｂ４ｎ+１信号とａ４ｎ+２信号をＸＯＲすることにより得ることができる。そして、ｂ４ｎ+３、ｂ４ｎ+４信号も同様な方法に得ることができる。即ち、次のようなロジックを実行するようになる。
【００２０】
【数２】
2005102221.tif 000003
【００２１】
図７で、１データビットだけ時間遅延するためにＤ-フリップフロップ(以下、Ｄ-ＦＦとする)を使用することができ、ＸＯＲゲートでの時間遅延を補償するために、ＸＯＲゲートが使用されない経路にさらに他のＸＯＲゲートを挿入することもできる。この場合、ＸＯＲゲートの一つの入力に‘０’レベル信号を入力すると、信号が変化することなしに時間遅延のみを補償することができる。
【００２２】
図８は、入力信号が‘１１０１０１１１１００１０１００’である場合における、図７の入出力信号を示した図である。
同図で、Ｉｎ１乃至Ｉｎ４までの入力信号を時間多重化させると、図４の入力信号と同一であることが分かる。また、パラレルプロセシングを通じて得たＯｕｔ１乃至Ｏｕｔ４信号を時間多重化すると、図４の出力信号と同一であることが分かる。即ち、既存の方法と同一にコーディングが遂行されていることを確認することができる。
【００２３】
上記の第１の実施形態のプリコーダ７００は、簡単に実現することができる利点があるが、入力信号の個数ｎが増加するにつれて、ＸＯＲゲートで発生する時間遅延が累積され、１データビットよりさらに長い時間遅延が発生することがある。従って、第１の実施形態は、入力信号の個数が少ない場合により効果的である。
【００２４】
このような入力信号の個数の制限は、最後のＸＯＲゲート（ＸＯＲ４）からの信号のフィードバックが存在するからである。したがって、フィードバックが存在しない場合には、入力信号の個数の制限がなくなるため、多くの数の入力を同時に処理することにより、低速の素子を使用しながらも所望の信号を生成することができる。
【００２５】
図９は、本発明によるパラレルプロセシングを遂行するプリコーダの第２の実施形態の構成９００を示したものである。図１０は、図９の入出力信号の例を示したものである。本実施形態は、フィードフォワード(feed-forward)方式を使用することにより、フィードバックが存在することによる入力信号の個数の制限をなくしたものである。単純化のため、例として、入力信号の個数(Ｎ)が４である場合を示す。
【００２６】
図９を参照すると、プリコーダ９００は、判別部９１０、トグル部９２０、出力部９３０及びクロック(ＣＬＫ)を含んで構成される。
【００２７】
図９及び図１０を参照すると、判別部９１０は、ｎ番目に入力されるＮ個の入力信号のうちで、‘１’が偶数個存在するか奇数個存在するかを判断する。例えば、入力信号の個数Ｎが偶数である場合、Ｎ個の入力信号のうちで、‘１’の総個数が偶数である場合、‘０’を出力し、‘１’の総個数が奇数である場合、‘１’を出力する。図１０にこの信号の例を示した。判別部９１０は、ＸＯＲゲートがピラミッド状に接続した構成であり、入力信号の個数が増加すると、ＸＯＲゲートの個数も増加する。入力信号の個数Ｎが４である場合は、３個のＸＯＲゲート(ＸＯＲ１、ＸＯＲ２、ＸＯＲ３)で構成される。
入力信号ａ４ｎ+１と、入力信号ａ４ｎ+２とは、ＸＯＲ１に入力し、ＸＯＲ演算がなされ、出力信号が生成される。また、入力信号ａ４ｎ+３と、入力信号ａ４ｎ+４とは、ＸＯＲ２に入力し、ＸＯＲ演算がなされ、出力信号が生成される。そして、ＸＯＲ１の出力信号とＸＯＲ２の出力信号とは、ＸＯＲ３に入力し、ＸＯＲ演算がなされ、判別部９１０の出力信号となる。このように、Ｎ個の入力信号を一組ずつＸＯＲ演算し、さらに、この演算により出力されたＸＯＲ演算出力を一組ずつＸＯＲ演算してゆき、最終的に１つの信号を生成する。
【００２８】
トグル部９２０は、判別部９１０の出力信号が‘１’である場合、即ち、入力信号の‘１’の個数が奇数である場合、この判別部の出力信号をトグルさせる。トグル部９２０は、ＡＮＤゲート(ＡＮＤ１)とＴ-フリップフロップ(Toggle Flip-Flop:以下、Ｔ-ＦＦとする)で構成され、判別部９１０の出力信号とクロック(ＣＬＫ)信号とをＡＮＤ演算した後に、Ｔ-ＦＦを通過させて、トグル部９２０の出力信号であるｎ番目の出力信号ｂ４ｎ+４(即ち、Ｏｕｔ４)を生成する。判別部９１０の出力信号とクロック信号とのＡＮＤ演算を通じて得た信号が、Ｔ-ＦＦに入力され、入力信号が増加する部分である立ち上がりエッジ(rising edge:図１０に矢印で示す)ごとにＴ-ＦＦで信号のトグルが発生する。
【００２９】
出力部９３０は、Ｎ個のチャネルのうち、トグル部９２０の出力信号であるｎ番目の出力信号ｂ４ｎ+４を基準にして入力信号に応じて他の残りのチャネルの出力値（出力信号）を決定する部分であり、複数個（Ｎ−１個）のＸＯＲゲート(ＸＯＲ４、ＸＯＲ５、ＸＯＲ６)で構成される。
トグル部９２０から出力された出力信号ｂ４ｎ+４は、そのまま出力信号Ｏｕｔ４となる。また、出力信号ｂ４ｎ+４と入力信号ａ４ｎ+４とはＸＯＲ４に入力し、ＸＯＲ演算がなされ出力信号ｂ４ｎ+３が生成される。この出力信号ｂ４ｎ+３は、出力信号Ｏｕｔ３となる。そして、出力信号ｂ４ｎ+３と入力信号ａ４ｎ+３とはＸＯＲ５に入力し、ＸＯＲ演算がなされ出力信号ｂ４ｎ+２が生成される。この出力信号ｂ４ｎ+２は、出力信号Ｏｕｔ２となる。そして、出力信号ｂ４ｎ+２と入力信号ａ４ｎ+２とはＸＯＲ６に入力し、ＸＯＲ演算がなされ出力信号ｂ４ｎ+１が生成される。この出力信号ｂ４ｎ+１は、出力信号Ｏｕｔ１となる。
このように、出力部９３０は、トグル部９２０の出力信号を基準にしてデータ入力信号の各々を各ＸＯＲ演算結果と順次ＸＯＲ演算し、出力信号ｂ４ｎ+１〜ｂ４ｎ+４(Ｏｕｔ１〜Ｏｕｔ４)を生成する。
【００３０】
上記の過程を経て得た出力信号(Ｏｕｔ１、Ｏｕｔ２、Ｏｕｔ３、Ｏｕｔ４)を多重化器２００を通じて時間多重化すると、図１０に示したようなプリコーディングされた信号を得ることができ、図４のプリコーダ出力信号と同一であることが分かる。
【００３１】
本実施形態のプリコーダも上記第１の実施形態と同様に、信号がＸＯＲゲートを通過することにより発生する時間遅延を補償するために、一つの入力に‘０’が印加されるＸＯＲゲートを挿入することも可能である。また、ＡＮＤゲートでの時間遅延を補償するために、一つの入力に‘１’が印加されるＡＮＤゲートを挿入することが可能であり、Ｔ-ＦＦによる時間遅延を補償するために、Ｄ-ＦＦを使用して時間遅延を補償することもできる。
【００３２】
本発明の各実施形態によるプリコーダは、時間多重化前にパラレルプロセシングを通じてコーディングすることにより、高速のデータによるボトルネック現象を既存の低速の電気素子を使用しながらも防止することができる。従って、本発明の各実施形態によるプリコーダを利用して光デュオバイナリー伝送装置を実現する場合、高速の電気素子を用いたプリコーダを使用しなくてもよい。
【００３３】
また、フィードバック形態のプリコーダを使用しないことにより、入力信号の個数の制限を軽減することも可能となる。
【００３４】
上述した本発明の詳細な説明では具体的な実施形態について説明したが、本発明の範囲を外れない限り多様な変形が可能なことはもちろんである。したがって、本発明の範囲は説明した実施形態に限定して定められてはいけないし、特許請求の範囲だけでなくこの許請求の範囲と均等なものにより定められなければならない。
【図面の簡単な説明】
【００３５】
【図１】従来の光デュオバイナリー伝送装置の一構成例を示した図である。
【図２】従来の光デュオバイナリー伝送装置でのプリコーダの配置を示した図である。
【図３】従来の代表的なプリコーダの構造を示した図である。
【図４】図３の入出力信号の例を示した図である。
【図５】本発明の各実施形態によるデュオバイナリー光伝送装置の構成を示した図である。
【図６】図５の構成においてプリコーダと多重化器の配置を示した図である。
【図７】本発明の第１の実施形態によるパラレルプロセシングを遂行するプリコーダの構成を示した図である。
【図８】図７の入出力信号の例を示した図である。
【図９】本発明の第２の実施形態によるパラレルプロセシングを遂行するプリコーダの構成を示した図である。
【図１０】図９の入出力信号の例を示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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