(57)【要約】  【課題】  表示装置の輝度ムラを低減する。  【解決手段】  半導体膜形成位置Ｐ１、Ｐ２は、各画素の駆動回路中で光学素子の輝度を制御する複数の同一導電型のトランジスタの位置である。半導体膜形成位置Ｐ１、Ｐ２が、半導体膜形成時の熱処理の強度分布上で強度が同程度である同熱処理強度場所に配置される。また、半導体膜形成位置Ｐ１、Ｐ２が、エキシマレーザアニールのような熱処理の同一ショット領域に配置され、さらに、重畳照射における重畳幅に相当する範囲に配置される。これら半導体膜形成位置Ｐ１、Ｐ２で形成される複数のトランジスタの特性が均一化する。【選択図】  図３
2005107503.tif 000002
【特許請求の範囲】
【請求項１】
画素領域内において光学素子の輝度を制御する複数の同一導電型のトランジスタの半導体膜を、半導体膜形成時の熱処理の強度分布上で強度が同程度である場所に形成したことを特徴とする表示装置。
【請求項２】
前記複数の同一導電型のトランジスタは、輝度のデューティ制御における点灯用トランジスタと消灯用トランジスタであることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記複数の同一導電型のトランジスタが、熱処理のスキャン方向に並んで配置されることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記複数の同一導電型のトランジスタが、熱処理の同一ショット領域に配置されることを特徴とする請求項１に記載の表示装置。
【請求項５】
画素領域において光学素子の輝度を制御する複数の同一導電型のトランジスタの半導体膜を、半導体膜形成時の熱処理の同一ショット領域に形成したことを特徴とする表示装置。
【請求項６】
前記複数の同一導電型のトランジスタが、熱処理の重畳照射における重畳幅に相当する範囲に配置されることを特徴とする請求項５に記載の表示装置。
【請求項７】
さらに前記複数の同一導電型のトランジスタが近接配置されることを特徴とする請求項１〜６のいずれかに記載の表示装置。
【請求項８】
複数の同一導電型のトランジスタが、不純物ドーズ処理のレイアウトに基づいて同一のドーズ領域内に配置されることを特徴とする請求項１〜７のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、特に、アクティブマトリクス型表示装置の輝度特性の向上に関する。
【背景技術】
【０００２】
有機薄膜ＥＬ素子を用いたデバイスとして、平面発光型有機薄膜ＥＬディスプレイが注目されている。この種のディスプレイは、有機薄膜ＥＬ素子構造を単位画素とし、その単位画素を１枚の支持基板上に平面的に２次元配置して、マトリクス駆動をする。
【０００３】
このマトリクス駆動用の素子としては、周辺駆動回路を内蔵できる、画素回路の素子サイズを小さくできる、支持基板に安価な材料を使用できるといった特長から、低温多結晶シリコンＴＦＴが用いられている。
【０００４】
低温多結晶シリコンＴＦＴに用いられる多結晶シリコン層の形成には、一般に非晶質シリコンをエキシマレーザ照射によりアニールする方法（ＥＬＡ法）が主流となっている。従来のレーザーアニール法としては、例えば、エキシマレーザのパルスラインビームを照射し、基板またはレーザビームをスキャンして、スキャンピッチでの重畳照射を行う方法が知られている。
【０００５】
ところで、このラインレーザビームには照射強度分布やショット間誤差がある。照射強度分布やショット間誤差による素子の不均一性を解決するために、特開平９−３２１３１０号公報（特許文献１）、特開平１１−３３００００号公報（特許文献２）はレーザビームの４５度スキャンを行う技術を開示しており、また、特開平１１−３４５７８３号公報（特許文献３）は２重スキャンを行う技術を開示している。
【０００６】
一方、平面発光型有機薄膜ＥＬディスプレイにおいて、画素駆動回路としては基本的である２ＴＦＴ方式を用いた場合、閾値電圧や移動度などのＴＦＴ特性のばらつきによる輝度ムラが発生することがある。この問題に対処する方法として、各種の画素回路が提案されており、例えば、「A New AMOLED Pixel Design by Self-compensating Threshold Voltage Variation of Pol-Si TFT」（非特許文献１）に開示される電圧プログラム回路および特開２００１−１４７６５９号公報（特許文献４）に開示されるカレントミラータイプ電流指定方式が挙げられる。こうした回路では、ＥＬ素子の駆動電流を決定する、または画素駆動回路の素子特性を補償するための複数個の同一導電型トランジスタの特性が揃っていることが求められる。
【０００７】
ところが、前述のエキシマレーザの照射強度分布を改善したり、ショット間誤差を低減する方法では、全体的な均一性を向上することができても、画素内のトランジスタの特性を均一に揃えることは困難であった。
【０００８】
また、上記文献に開示されるような複雑な回路構成をとった場合、画素駆動回路に用いられる素子数が多くなり、開口率を低下させるという問題点がある。
【特許文献１】特開平９−３２１３１０号公報（第４ページ、図１）
【特許文献２】特開平１１−３３００００号公報（第３ページ、図１）
【特許文献３】特開平１１−３４５７８３号公報（第３ページ、図１）
【特許文献４】特開２００１−１４７６５９号公報（第７、８、９ページ、図１）
【非特許文献１】A New AMOLED Pixel Design by Self-compensating Threshold Voltage Variation of Pol-Si TFT」（Sang-Hoon Jung等、ＡＭ−ＬＣＤ  ０２、2002 INTERNATIONAL WORKSHOP ON ACTIVE-MATRIX LIQUID-CRYSTAL DISPLAYS, THE JAPAN SOCIETY OF APPLIED PHYSICS, July 10-12, 2002、１３〜１６ページ）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記背景の下でなされたものであり、その目的は、画素内の特定のトランジスタ特性を均一にして輝度ムラを低減可能な技術を提供することにある。また本発明の別の目的は、素子数の多い画素駆動回路においても開口率を向上させることができる技術を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の表示装置は、画素領域内において光学素子の輝度を制御する複数の同一導電型のトランジスタの半導体膜を、半導体膜形成時の熱処理の強度分布上で強度が同程度である場所に形成した構成を有する。
【００１１】
本発明において、輝度を制御する複数の同一導電型のトランジスタは、例えば、発光素子の駆動電流量を決定するトランジスタであり、また、画素駆動回路の素子特性を補償するためのトランジスタである。複数の同一導電型のトランジスタは、典型的には輝度のデューティ制御の点灯用トランジスタと消灯用トランジスタである。
【００１２】
本発明は、表示装置の製造過程の熱処理において、１画素内での熱処理強度分布を見たときに、強度が場所によってばらつくことがあることを考慮している。そして、本発明は、このような１画素内での熱処理強度の分布に着目し、同程度の強度の熱処理が加わる場所（以下、適宜、同熱処理強度場所という）に、輝度を制御する複数の同一導電型のトランジスタを配置している。これにより高いレベルでトランジスタ特性を均一化でき、輝度ムラを低減できる。
【００１３】
前記複数の同一導電型のトランジスタが、熱処理のスキャン方向に並んで配置されてもよい。熱処理領域の長手方向（一般にスキャン方向と直角）の熱処理強度の分布に起因するトランジスタ特性の不均一を低減できる。
【００１４】
本発明の別の態様も表示装置に関する。本装置は、画素領域において光学素子の輝度を制御する複数の同一導電型のトランジスタの半導体膜を、半導体膜形成時の熱処理の同一ショット領域に形成した構成を有する。
本発明は、ショット位置を変えながらショットを繰り返すタイプの熱処理が行われる表示装置に好適に適用される。本発明によれば、ショット間誤差によるトランジスタ特性の不均一を低減でき、輝度ムラを低減できる。好ましくは、上述の熱処理強度分布に配慮した同熱処理強度場所であって、かつ、同一ショット領域に上記複数のトランジスタが配置され、これにより輝度ムラを一層低減できる。
【００１５】
前記複数の同一導電型のトランジスタが、熱処理の重畳照射における重畳幅に相当する範囲に配置されてもよい。ショット間誤差によるトランジスタ特性の不均一を一層低減できる。
【００１６】
さらに、前記複数の同一導電型のトランジスタが近接配置されてもよい。上記複数のトランジスタが、同熱処理強度場所内でさらに近接配置され、また、同一ショット領域内でさらに近接配置される。これにより、半導体の膜厚ばらつきによるトランジスタ特性の不均一を低減でき、輝度ムラをさらに低減できる。
【００１７】
前記複数の同一導電型トランジスタが前記同一ショット領域内でさらに近接配置されてもよい。トランジスタ特性をより一層均一化できる。
【００１８】
また、本発明では、複数の同一導電型のトランジスタが、不純物ドーズ処理のレイアウトに基づいて同一のドーズ領域内に配置されてもよい。画素内での不要なスペースを削除でき、輝度ムラが低減するとともに、開口率を向上することができる。複数の同一導電型のトランジスタは、典型的には、上述の輝度制御用のトランジスタを含むが、それらに限られなくてもよく、後述の実施の形態で説明する。
【００１９】
なお、以上の構成要素の任意の組合せや組み替え、本発明を方法と表現したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
上記のように、本発明によれば、画素内のトランジスタ特性を均一にして輝度ムラを低減できる。また、開口率を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面を参照して説明する。
【００２２】
図１は、表示装置の１画素分の回路構成例を示している。図１は、本発明が好適に適用される表示装置の例として示されている。図示のように、この画素回路１０は、発光素子ＥＬとその駆動回路を有する。そして、駆動回路は、図中の左下から右上に向けて示されるように、データ設定用トランジスタＭ１および関連するコンデンサＣ１、消灯用トランジスタＭ２、点灯用トランジスタＭ３、初期化用トランジスタＭ５および関連するコンデンサＣ２、第１、第２補助トランジスタＭ４、Ｍ６、駆動トランジスタＭ７で構成される。
【００２３】
これらの構成要素のうち、初期化用トランジスタＭ５のゲート電極は、リセット信号線ＲＳＴに接続されており、ソース電極は第１電源供給線ＰＶＤＤに接続されており、ドレイン電極は第１、第２補助トランジスタＭ４、Ｍ６のゲート電極に接続されている。コンデンサＣ２は、リセット後における第１、第２補助トランジスタＭ４、Ｍ６のゲート電極の電位を固定する機能をもつ。
【００２４】
第１、第２補助トランジスタＭ４、Ｍ６はインバータを構成しており、第２補助トランジスタＭ６のソース電極が第１電源供給線ＰＶＤＤへ接続され、第１補助トランジスタＭ４のソース電極が第２電源供給線ＶＣＣへと点灯用トランジスタＭ３を介して接続されている。第１電源供給線ＰＶＤＤの電位は第２電源供給線ＶＣＣの電位より高い。そして、第１、第２補助トランジスタＭ４、Ｍ６のドレイン電極は、駆動トランジスタＭ７のゲート電極へ接続されている。
【００２５】
駆動トランジスタＭ７は、発光素子ＥＬに電力を供給して発光させるトランジスタであり、ソース電極が第１電源供給線ＰＶＤＤへ接続され、ドレイン電極が発光素子ＥＬへ接続される。
【００２６】
点灯用トランジスタＭ３および消灯用トランジスタＭ２は、それぞれ、発光素子ＥＬを点灯および消灯するために設けられている。点灯用トランジスタＭ３および消灯用トランジスタＭ２のソース電極は第２電源供給線ＶＣＣに接続されており、点灯用トランジスタＭ３のドレイン電極は第１補助トランジスタＭ４のソース電極に接続され、消灯用トランジスタＭ２のドレイン電極は第１、第２補助トランジスタＭ４、Ｍ６のゲート電極に接続されている。
【００２７】
次に、発光素子ＥＬの輝度をデューティ制御するための構成を説明する。図示のように、点灯用トランジスタＭ３のゲート電極はランプ信号線ＲＭＰに接続されている。消灯用トランジスタＭ２のゲート電極は、データ設定用トランジスタＭ１のドレイン電極に接続されている。そして、データ設定用トランジスタＭ１のソース電極はデータ線ＤＡＴＡに接続され、ゲート電極は走査線ＳＥＬに接続されている。また、消灯用トランジスタＭ２のゲート電極とランプ信号線ＲＭＰの間には電圧保持用のコンデンサＣ１が配置されている。
【００２８】
図２は、図１の表示装置の動作を示すタイムチャートである。図１および図２を参照して、上記の表示装置の動作を説明する。
【００２９】
１フレームの動作としては、まずリセット信号線ＲＳＴのリセット信号がローレベルになる。その結果、初期化用トランジスタＭ５がオンし、第１、第２補助トランジスタＭ４、Ｍ６のゲート電極に第１電源供給線ＰＶＤＤの電位が設定される。これにより、第１補助トランジスタＭ４がオンし、第２補助トランジスタＭ６がオフする。
【００３０】
次に、走査線ＳＥＬの走査信号がハイレベルになる。走査信号がハイレベルになるとデータ設定用トランジスタＭ１がオンするため、データ設定用トランジスタＭ１のドレイン電位とソース電位はほぼ等しくなる。すなわち消灯用トランジスタＭ２のゲート電位Ｖｇ２は、データ線ＤＡＴＡの電位とほぼ等しくなる。
いま、走査線ＳＥＬの走査信号がハイレベルの期間に、データ線ＤＡＴＡの電位はＶｄａｔａに設定されている。データ線ＤＡＴＡの電位Ｖｄａｔａとランプ信号線ＲＭＰの電位Ｖｒｍｐの差をＤｉｎとすると、Ｄｉｎ＝Ｖｒｍｐ−Ｖｄａｔａで与えられ、コンデンサＣ１は電圧Ｄｉｎで充電される。時刻Ｔ０に走査線ＳＥＬの走査信号がローレベルになるとデータ設定用トランジスタＭ１がオフする。その結果、コンデンサＣ１にかかる電圧は、時刻Ｔ０における電圧Ｄｉｎで固定される。
【００３１】
次に、ランプ信号線ＲＭＰの電位が増大していく。ランプ信号線ＲＭＰと第２電源供給線ＶＣＣの電位差、すなわち点灯用トランジスタＭ３のゲートソース電圧が点灯用トランジスタＭ３の閾値電圧Ｖｔに到達する時刻Ｔ１に、点灯用トランジスタＭ３がオンする。その結果、駆動トランジスタＭ７のゲート電位が低くなってオンし、発光素子ＥＬが発光する。
【００３２】
また、図２は、ランプ信号と共に消灯用トランジスタＭ２のゲート電位Ｖｇ２を示している。消灯用トランジスタＭ２のゲート電位Ｖｇ２は、ランプ信号線ＲＭＰの電位よりもコンデンサＣ１にかけられた電圧だけ低くなるが、このコンデンサＣ１にかけられた電圧は時刻Ｔ０に設定された電圧値Ｄｉｎとなっている。従って、消灯用トランジスタＭ２のゲート電位Ｖｇ２は、ランプ信号の電位Ｖｒｍｐ、すなわち点灯用トランジスタのゲート電位よりも電圧Ｄｉｎ低い状態を維持しつつ、ランプ信号の電位Ｖｒｍｐに伴って増大していく。消灯用トランジスタＭ２のゲートソース電圧は、図２に示されるように、点灯用トランジスタＭ３より遅れて時刻Ｔ２に閾値電圧Ｖｔに到達する。これにより消灯用トランジスタＭ２がオンし、第１補助トランジスタＭ４がオフし、第２補助トランジスタＭ６がオンする。その結果、駆動トランジスタＭ７は、そのゲート電位が第１電源供給線ＰＶＤＤの電位に近づくためオフし、発光素子ＥＬの発光が停止する。
【００３３】
以上の１フレームの発光動作においては、発光期間Ｔｅは、時刻Ｔ１から時刻Ｔ２まで、すなわち、点灯用トランジスタＭ３がオンしてから消灯用トランジスタＭ２がオンするまでの期間である。この発光期間Ｔｅは、点灯用トランジスタＭ３のゲート電位と消灯用トランジスタＭ２のゲート電位Ｖｇ２の電位差、すなわち、時刻Ｔ０におけるコンデンサＣ１の電圧Ｖｄａｔａに応じて変化するため、データ線ＤＡＴＡに与えられた電位がデューティ比を決定することになる。このようにして、図１の表示装置のデューティ制御が実現されている。
【００３４】
次に、上記の例を踏まえて、本発明の好適な実施の形態を説明する。
【００３５】
図２の例では、ランプ信号ＲＭＰが点灯用トランジスタＭ３のゲートソース電圧に対応し、また、消灯用トランジスタＭ２のゲート電位Ｖｇ２が同トランジスタのゲートソース電圧に対応する。したがって、図２の制御は、点灯用トランジスタＭ３と消灯用トランジスタＭ２の閾値電圧Ｖｔが等しいことを前提として、すなわち両者の特性が等しいことを前提として、輝度を制御している。言い換えれば、点灯用トランジスタＭ３と消灯用トランジスタＭ２の特性が異なると、図２の輝度制御の発光期間Ｔｅに誤差が生じ、この誤差が輝度ムラの原因になる。したがって、輝度ムラを低減するには、点灯用トランジスタＭ３と消灯用トランジスタＭ２の特性を揃えることが有効である。
【００３６】
上記の点灯用トランジスタＭ３と消灯用トランジスタＭ２は、本発明における輝度を制御する複数の同一導電型のトランジスタの例である。本発明は、以下に説明するように、このような画素内の複数の同一導電型のトランジスタの特性を均一にできる技術を提案する。
【００３７】
図３は、本発明の第１の実施の形態を示している。図３は、トランジスタの半導体膜形成時の状態であり、画素領域の非晶質シリコン膜Ｆが示されている。
【００３８】
半導体膜形成時には、非晶質シリコン膜Ｆに対して熱処理が施される。本実施の形態では、熱処理がＥＬＡ（エキシマレーザアニール）である。ＥＬＡでは、図示のような細長いエキシマレーザビームＬが、スキャン方向Ｙにスキャンされる。スキャン方向Ｙは、エキシマレーザビームＬのビーム長手方向Ｘに対して直角である。
【００３９】
ここでは、２つの同一導電型のトランジスタを考える。本実施の形態の特徴として、これらトランジスタの半導体膜形成位置Ｐ１、Ｐ２が、スキャン方向Ｙに並んで配置される。これにより、半導体膜形成位置Ｐ１、Ｐ２は、ビーム長手方向Ｘに同位置に配置される。すなわち、多結晶シリコン領域がビーム長手方向Ｘに同一領域でビーム照射が行われるようにパターン設定がなされる。こうした配置の理由を以下に述べる。
【００４０】
図３の上方に示すように、エキシマレーザビームＬは、ビーム長手方向Ｘに沿った強度分布ｆ（ｘ）をもつ。この強度分布はスキャン過程で維持される。したがって、半導体膜形成位置Ｐ１、Ｐ２がスキャン方向Ｙに並んでいれば、すなわち、ビーム長手方向Ｘの照射位置が同じであれば、照射されるビームの強度が同様になる。
【００４１】
以上のようにして、本発明によれば、半導体膜形成位置Ｐ１、Ｐ２が、半導体膜形成時の熱処理の強度分布上で強度が同程度である場所に配置される。これにより、半導体膜形成位置Ｐ１、Ｐ２に形成されるトランジスタの特性を均一化することができる。より詳細には、本発明は、１画素内での熱処理強度に分布があることに着目し、同程度の強度の熱処理が加わる場所に、複数の同一導電型のトランジスタを配置し、これにより高いレベルでトランジスタ特性を均一化している。
【００４２】
特に、本発明は、複数のトランジスタの半導体膜形成位置を熱処理のスキャン方向に並べており、これにより、熱処理領域の長手方向（一般にスキャン方向と直角）の熱処理強度の分布に起因するトランジスタ特性の不均一を低減できる。
【００４３】
なお、図３の例では、半導体膜形成位置Ｐ１、Ｐ２の位置が、ビーム長手方向において完全に重なっている。すなわち、図中のＸ方向において、半導体膜形成位置Ｐ１、Ｐ２のＸ座標が同じであるが、本発明はこれに限定されない。ビーム強度が実質的に同じ範囲で半導体膜形成位置Ｐ１、Ｐ２のＸ座標がずれていてもよく、例えば、両位置Ｐ１、Ｐ２が部分的に重なっていてもよい。
【００４４】
図４は、本発明の別の実施の形態を示している。図３の実施の形態では、半導体膜形成位置Ｐ１、Ｐ２は、トランジスタの半導体膜の長手方向がビーム長手方向Ｘと平行になるように配置された。これに対して、図４の実施の形態では、半導体膜形成位置Ｐ１、Ｐ２は、トランジスタの半導体膜の長手方向がビーム長手方向Ｘと直角になるように配置される。
【００４５】
図４の実施の形態でも、半導体膜形成位置Ｐ１、Ｐ２は、エキシマレーザビームＬのスキャン方向Ｙに並んでおり、熱処理分布上で熱処理強度が同程度の場所に配置されている。したがって、上述の本発明の利点が同様に得られる。
【００４６】
図５は、本発明の別の実施の形態を示している。この実施の形態では、半導体膜形成位置Ｐ１、Ｐ２が、エキシマレーザビームＬの同一ショット領域に配置されており、特に、以下に説明するように、エキシマレーザビームＬの重畳照射における重畳幅Ｗに相当する範囲に配置されている。
【００４７】
例えば、エキシマレーザビームＬのビーム幅が３００マイクロメートルであり、重畳照射として１０回照射が行われるとする。この場合、エキシマレーザビームＬの照射位置は、３０マイクロメートルずつずらされる。このずらしの幅が、図５の重畳幅Ｗである。
【００４８】
本実施の形態では、半導体膜形成位置Ｐ１、Ｐ２が、重畳幅Ｗに相当する範囲内に配置されている。図５の例では、半導体膜形成位置Ｐ１、Ｐ２が、レーザビームの長手方向に対し平行かつ等距離に並ぶ領域となるように配置されている。したがって、半導体膜形成位置Ｐ１、Ｐ２には、同一ショットのエキシマレーザビームＬのみが照射される。
【００４９】
以上に説明したように、本実施の形態によれば、半導体膜形成位置Ｐ１、Ｐ２が、半導体膜形成時の熱処理の同一ショット領域に配置されるので、ショット間誤差によるトランジスタ特性の不均一を低減できる。
【００５０】
本発明では、さらに、半導体膜形成位置Ｐ１、Ｐ２が、熱処理の重畳照射における重畳幅に相当する範囲に配置されており、これにより同一ショットの照射のみが半導体膜形成位置Ｐ１、Ｐ２に対して行われ、ショット間誤差によるトランジスタ特性の不均一をより一層低減できる。
【００５１】
図６は、本発明の別の実施の形態を示している。この実施の形態は、上述の図３と図５の構成の組合せに相当しており、半導体膜形成位置Ｐ１、Ｐ２は、スキャン方向Ｙに並んで配置され、かつ、同一ショット領域に配置されている。そして、同一ショット領域でも、重畳照射の重畳幅の範囲内に配置されている。図６の例では、半導体膜形成位置Ｐ１、Ｐ２は、レーザビームの長手方向に対し平行かつ同一領域でビーム重畳幅内に入るように配置されている。
【００５２】
本実施の形態によれば、熱処理強度分布に起因する特性ばらつきを低減して、かつ、ショット間ばらつきに起因する特性ばらつきを低減して、トランジスタ特性のより一層の均一化が可能となる。
【００５３】
次に、本発明の別の実施の形態を説明する。本実施の形態は、図３〜図６の構成において、半導体膜形成位置Ｐ１、Ｐ２をさらに近接配置させる。より具体的には、半導体膜形成位置Ｐ１、Ｐ２に対応する複数個の多結晶シリコン膜パターン間を素子形成可能な最小寸法まで近接させる。
【００５４】
本実施の形態によれば、半導体の膜厚ばらつきによるトランジスタ特性の不均一を低減でき、トランジスタ特性をより一層均一化できる。
【００５５】
次に、本発明の別の実施の形態を説明する。本実施の形態は、図３〜図６の構成において、複数の同一導電型トランジスタが、不純物ドーズ処理のレイアウトに基づいて同一のドーズ領域内に配置される。より具体的には、１つの画素内において、不純物のドーズマスク領域が１つのマスク領域で形成されるような構成が採用される。
【００５６】
図７は、本実施の形態の例を示している。図７の構成は、図１の画素回路に相当している。すなわち、図７のトランジスタＭ１〜Ｍ７、コンデンサＣ１、Ｃ２は、図１の同一符号の要素と対応している。
【００５７】
そして、図示のように、本実施の形態では、点灯用トランジスタＭ３と消灯用トランジスタＭ２が近接配置されて、両者が同じＮ+ドーピングエリアに配置されている。さらに、図７では、データ設定用トランジスタＭ１、第１補助トランジスタＭ４といった同一導電型のトランジスタも同じＮ+ドーピングエリアに配置されている。また、逆チャネルの同一導電型のトランジスタＭ５、Ｍ６、Ｍ７についても同じＰ+ドーピングエリアに配置されている。
【００５８】
上記のように、本実施の形態によれば、複数の同一導電型トランジスタが、不純物ドーズ処理のレイアウトに基づいて同一のドーズ領域内に配置されるので、画素内での不要なスペースを削除でき、開口率を向上することができる。この点に関しては、複数の同一導電型のトランジスタは、上記のように、輝度制御のための点灯および消灯用トランジスタに限られなくてよい。
【００５９】
また、本発明では、好ましくは、トランジスタを近接配置すると共に、上記のように不純物ドーズレイアウトに基づく配置を採用する。これにより本発明の利点がより一層顕著に得られる。
【００６０】
次に、図８は、本発明が適用可能なもう一つの表示装置の例を示している。図８では、画素駆動回路として、トランジスタＭ１、Ｍ２、Ｍ３が備えられている。これらのうち、トランジスタＭ１はデータ設定に用いられる。そして、トランジスタＭ２、Ｍ３は、それぞれ消灯および点灯に用いられる。これらのトランジスタＭ２、Ｍ３により図１と同様に発光期間が制御され、デューティ制御が行われる。
【００６１】
図８の例では、トランジスタＭ２、Ｍ３に関して、上述の図３〜図６に示される配置が採用され、トランジスタの特性が均一化されるとよい。また、トランジスタＭ２、Ｍ３が近接配置されるとよい。さらに、図９は、図８の回路に相当するパターンを示しており、図９のパターン上で、トランジスタＭ１、Ｍ２、Ｍ３の配置が不純物ドーズのレイアウトに基づいて本発明に従い適当に設定されているとよい。
【００６２】
以上に本発明の好適な各種の実施の形態を説明した。上述のように、本発明によれば、輝度データを制御する複数の導電型トランジスタの特性を均一化でき、これにより輝度ムラを低減できる。
【００６３】
図１の点灯用トランジスタＭ３および消灯用トランジスタＭ２は、発光素子の駆動電流を決定するということもできる。したがって、本発明は、発光素子の駆動電流量を決定する複数の同一導電型のトランジスタの特性を均一化でき、これにより輝度ムラを低減できる。
【００６４】
さらに、図１の点灯用トランジスタＭ３および消灯用トランジスタＭ２は、両トランジスタＭ３、Ｍ２の特性が同じようにずれても輝度制御を正確に行うことができる（図２において発光時期がずれても発光期間は変わらない）という観点では、画素駆動回路の素子特性を補償しているともいえる。したがって、本発明は、画素駆動回路の素子特性を補償する複数の同一導電型のトランジスタの特性を均一化でき、これにより輝度ムラを低減できる。
【００６５】
さらに、点灯用トランジスタＭ３および消灯用トランジスタＭ２は既に説明したように発光素子の輝度のデューティ制御に用いられる。したがって、本発明は、輝度のデューティ制御における点灯用トランジスタと消灯用トランジスタの特性を均一化でき、これにより輝度ムラを低減できる。
【００６６】
以上、本発明を実施の形態をもとに説明した。これらの実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。例えば、熱処理はＥＬＡに限定されず、何らかのエネルギー波を照射しながら光源や基板を移動させていくものであれば、そのタイプは問わない。一例として、ＹＡＧレーザーやアルゴンレーザーを用いたレーザーアニールでも良い。また、ランプアニール、ラピッドサーマルアニールであっても良い。
【産業上の利用可能性】
【００６７】
本発明は、輝度ムラを低減でき、アクティブマトリクス型表示装置をはじめとする表示装置の分野で有用である。
【図面の簡単な説明】
【００６８】
【図１】本発明が好適に適用される表示装置の例を示す図である。
【図２】図１の表示装置の動作を示す図である。
【図３】本発明の実施の形態における半導体膜形成位置の配置を示す図である。
【図４】本発明の実施の形態における半導体膜形成位置の配置を示す図である。
【図５】本発明の実施の形態における半導体膜形成位置の配置を示す図である。
【図６】本発明の実施の形態における半導体膜形成位置の配置を示す図である。
【図７】本発明の実施の形態における画素回路のパターンを示す図である。
【図８】本発明が好適に適用される表示装置の別の例を示す図である。
【図９】本発明の別の実施の形態における画素回路のパターンを示す図である。
【符号の説明】
【００６９】
１０  画素回路、  Ｍ２  消灯用トランジスタ、  Ｍ３  点灯用トランジスタ、  Ｆ  非晶質シリコン膜、  Ｌ  エキシマレーザビーム、  Ｐ１、Ｐ２  半導体膜形成位置。
【図１】
2005107503.tif 000003
【図２】
2005107503.tif 000004
【図３】
2005107503.tif 000005
【図４】
2005107503.tif 000006
【図５】
2005107503.tif 000007
【図６】
2005107503.tif 000008
【図７】
2005107503.tif 000009
【図８】
2005107503.tif 000010
【図９】
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