(57)【要約】【目的】ＳＯＩ−ＭＩＳＦＥＴにおいて、多結晶シリコンの残存による電気的な短絡、ゲート電極の寄生容量の増大を防止する。逆狭チャネル効果の抑制。【構成】シリコン膜１３を有するＳＯＩ基板上にゲート絶縁膜１４、第１の多結晶シリコン膜１５、ストッパー窒化膜（１６）を順次堆積する。シリコン膜１３、第１の多結晶シリコン膜１５の側面に逆テーパー面（テーパー角θが鈍角）が形成されるようにエッチングして素子分離溝を形成する。ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰにより平坦化した後、等速性のＲＩＥによりストッパー窒化膜（１６）と絶縁膜１７をエッチングして平坦な表面を得、その上に第２の多結晶シリコン膜１８を堆積し（ｅ）、積層多結晶シリコン膜をエッチングして積層ゲート電極（１５、１８）を形成する（ｆ）。以下、ソース・ドレイン領域２１、シリサイド膜２２、層間絶縁膜２３及びメタル配線２４等を形成する（ｇ）。【選択図】    図２
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【特許請求の範囲】
【請求項１】
絶縁体膜上に島状にパターニングされて設けられた、チャネル領域およびソース・ドレイン領域を有する半導体層と、チャネル領域である前記半導体層の上部にゲート絶縁膜を介して設けられたゲート電極と、前記絶縁体膜上に前記半導体層を囲繞して形成された、その上面が前記半導体層の上面から上方に突出した素子分離絶縁膜と、を有する半導体装置において、前記素子分離絶縁膜の側面に接する前記ゲート電極の側面が逆テーパ−形状に形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体層の側面が逆テーパー形状に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極の上面に接し前記素子分離絶縁膜の上面に延在するゲート電極引き出し配線が形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ゲート電極が、第１の導電性材料層とその上部に設けられた第２の導電性材料層から形成されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記素子分離絶縁膜の上面の高さと、前記ゲート電極の上面の高さが略等しいことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記絶縁体膜と前記半導体層とが、ＳＯＩ基板の埋め込み絶縁膜とその上に形成されたシリコン膜であることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
（１）絶縁体膜上の半導体層の上に、ゲート絶縁膜、第１の導電体層および第１の絶縁膜を順次形成する工程と、
（２）エッチングにより素子分離溝を形成して、前記半導体層、前記ゲート絶縁膜、前記第１の導電体層および前記第１の絶縁膜を島状に加工する工程と、
（３）全面に第２の絶縁膜を堆積する工程と、
（４）平坦化処理を施して、前記第２の絶縁膜の上面の高さを前記第１の絶縁膜の上面の高さを略一致させる工程と、
（５）前記第１の絶縁膜を除去すると共に前記第２の絶縁膜を前記第１の絶縁膜の膜厚分除去して、前記第２の絶縁膜の上面の高さを露出された前記半導体層の上面の高さと略一致させる工程と、
（６）全面に第２の導電体層を堆積する工程と、
（７）前記第２、第１の導電体層をパターニングして、ゲート電極とゲート電極から引き出されるゲート引き出し配線を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第（５）の工程を、ＲＩＥ（反応性イオンエッチング；Reactive Ion Etching）法により行なうことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第（５）の工程を、前記第２の絶縁膜をＲＩＥ法により除去し前記第１の絶縁膜をウエット法により除去することにより行なうことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
（１′）絶縁体膜上の半導体層の上に、ゲート絶縁膜、第１の導電体層および第１の絶縁膜を順次形成する工程と、
（２′）エッチングにより素子分離溝を形成して、前記半導体層、前記ゲート絶縁膜、前記第１の導電体層および前記第１の絶縁膜を島状に加工する工程と、
（３′）全面に第２の絶縁膜を堆積する工程と、
（４′）平坦化処理を施して、前記第２の絶縁膜の上面の高さを前記第１の絶縁膜の上面の高さを略一致させる工程と、
（５′）残余の前記第１の絶縁膜を除去する工程と、
（６′）第３の導電体層を堆積しこれに平坦化処理を施して、上面の高さが前記第２の絶縁膜の上面の高さと略等しい第３の導電体層を形成する工程と、
（７′）全面に第２の導電体層を堆積する工程と、
（８′）前記第２、第３および第１の導電体層をパターニングして、ゲート電極とゲート電極から引き出されるゲート引き出し配線を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第（６′）の工程の平坦化処理を、ＣＭＰ（化学機械研磨；Chemical  Mechanical Polishing）法により行なうことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第（４）または前記第（４′）の工程の平坦化処理を、ＣＭＰ法により行なうことを特徴とする請求項７〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第（２）または前記第（２′）の工程のエッチングを、ＲＩＥ法により行なうことを特徴とする請求項７〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第（２）または前記第（２′）の工程のエッチングを、前記第１の導電体層および前記半導体層、または、前記第１の絶縁膜、前記第１の導電体層および前記半導体層、の側面が逆テーパー形状となるように行なうことを特徴とする請求項７〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記第（２）または前記第（２′）の工程のエッチングを、ＨＢｒ−Ｃｌ２−Ｏ２−ＳＦ６系ガスを用い行なうことを特徴とする請求項７〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記第（２）または前記第（２′）の工程のエッチングを、Ｏ２の流量を調整することによりエッチング側面の傾きを制御しつつ行なうことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第１の絶縁膜がシリコン窒化膜であり前記第２の絶縁膜がシリコン酸化膜であることを特徴とする請求項７〜１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記第１の導電体層および前記前記第２の導電体層、または、前記第１の導電体層、前記第２の導電体層および前記第３の導電体層がポリシリコンにより形成されることを特徴とする請求項７〜１７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に半導体基板の上に埋め込み酸化膜を介して形成された単結晶の半導体層を有するＳＯＩ（Silicon On Insulator）基板を用いた、半導体装置の構造およびその素子分離の方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩの超微細化と高密度化の要求は益々激しくなり、サブ100ｎｍ時代を迎えている。一方で、低消費電力化、超高速化の要求も高まってきておりこれらの要求を従来のバルク基板を用いて満たすことが困難になりつつある。
ＳＯＩ基板上に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、従来のバルク基板上に形成されたＭＩＳＦＥＴに比べて、ソース・ドレイン領域の接合容量が小さいこと、基板バイアス効果が小さいこと、サブスレッショルド特性が優れていることなどより、サブ100ｎｍ世代のＵＬＳＩ素子として期待される。
而して、ＳＯＩ−ＭＩＳＦＥＴには、完全空乏化型 (Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ ＳＯＩ−ＭＩＳＦＥＴ、以下、ＦＤ型ＳＯＩ−ＭＩＳＦＥＴ)と部分空乏化型(Ｐａｒｔｉａｌｌｙ−Ｄｅｐｌｅｔｅｄ ＳＯＩ−ＭＩＳＦＥＴ、以下、ＰＤ−ＳＯＩ−ＭＩＳＦＥＴ)の二種類の動作モードがある。ＦＤ型ＳＯＩ−ＭＩＳＦＥＴはＳＯＩ層の膜厚が最大空乏化幅よりも薄い(ボディ領域が常に空乏化している)ＭＩＳＦＥＴであり、ＰＤ−ＳＯＩとはＳＯＩ層の膜厚が最大空乏化幅よりも厚いＭＩＳＦＥＴである。特に、ＦＤ−ＳＯＩは、急峻なサブスレッショルド特性が得られるため、低電圧、超高速動作に優れたＵＬＳＩ素子として期待できる。サブ100nm世代のＦＤ型ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ基板のシリコン層の膜厚は10nm程度以下に薄膜化される。
【０００３】
以下に、従来のＳＯＩ−ＭＩＳＦＥＴに製造方法について説明する。
まず、一般のバルク基板上のＭＩＳＦＥＴに対して用いられるトレンチ分離（Shallow Trench Isolation；以下、ＳＴＩ）をＳＯＩ構造に適用する場合について、図１５（ａ）〜図１６（ｆ）の工程順断面図を参照して説明する（以下、第１の従来例）。シリコン基板５１、埋め込み酸化膜５２およびシリコン膜５３からなるＳＯＩ基板を用意し〔図１５（ａ）〕、膜厚が5nm程度のパッド酸化膜５４および120nm程度のストッパー窒化膜５５を順次堆積した後に、フォトリソグラフィと反応性イオンエッチング（Reactive Ion Etching；以下、ＲＩＥ）法により、ストッパー窒化膜５５、パッド酸化膜５４およびシリコン膜５３を島状に加工して、素子分離溝５６を形成する〔図１５（ｂ）〕。次に、ＳＴＩ埋め込み絶縁膜５７を堆積し、化学機械研磨（Chemical  Mechanical Polishing；以下、ＣＭＰ）法によりＳＴＩ埋め込み絶縁膜５７の平坦化を行う〔図１５（ｃ）〕。次に、ストッパー窒化膜５５を熱リン酸により、パッド酸化膜５４をフッ酸（以下、ＨＦ）によりそれぞれウェットエッチングにより除去して、シリコン膜５３を露出させる〔図１５（ｄ）〕。このとき、シリコン膜５３の下部に埋め込まれている埋め込み酸化膜５２がオーバーエッチング５９される。その後、ゲート絶縁膜６０を形成し、多結晶シリコン膜６１を堆積しこれをパターニングしてゲート電極を形成する〔図１６（ｅ）〕。その後、側壁絶縁膜６３、ソース・ドレイン領域６４、シリサイド膜６５の形成、層間絶縁膜６６の堆積、コンタクトホールの開孔、メタル配線６７の形成を行い、ＭＩＳＦＥＴを形成する〔図１６（ｆ）〕。形成されたＭＩＳＦＥＴの平面図を図１６（ｇ）に示す。図１５（ａ）〜図１６（ｆ）は、図１６（ｇ）のＡ‐Ａ′に沿った断面での工程順断面図である。
【０００４】
図１７は、特開２００１−２４２０２号公報にて開示された、素子分離領域の形成方法を示す工程順の断面図である（以下、第２の従来例）。シリコン基板５１上に埋め込み酸化膜５２、シリコン膜５３が積層されたＳＯＩ基板のシリコン膜の表面に、ゲート絶縁膜６８および第１の多結晶シリコン膜７０を順次堆積した後、第１の多結晶シリコン膜７０、ゲート絶縁膜６８およびシリコン膜５３を同一のマスクを用いてパターニングする〔図１７（ａ）〕。続いて全面にＳＴＩ埋め込み絶縁膜６９を堆積し、これをＣＭＰ法により平坦化する〔図１７（ｂ）〕。
【０００５】
次に、全面に第２の多結晶シリコン膜７１を堆積し、フォトレジストよりなるマスクパターン５８を設け〔図１７（ｃ）〕、このマスクパターン５８を用いて第２の多結晶シリコン膜７１、第１の多結晶シリコン膜７０およびゲート絶縁膜６８をＲＩＥ法によりパターニングする。ここで、第１の多結晶シリコン膜７０はゲート電極７０ａに、第２の多結晶シリコン膜７１は隣接するトランジスタのゲート電極どうしを接続するゲート電極ライン７１ａとなる。その後、イオン注入によりソース・ドレイン領域６４を形成し、図１７（ｄ）の構造を得る。
ＳＯＩ−ＭＩＳＦＥＴにおいては、素子領域の端部７２が露出すると、リーク電流が発生することが知られているが、この素子分離方法によれば、素子が形成されるシリコン膜５３の側面が、ＳＴＩ埋め込み絶縁膜６９で覆われるので、素子領域の端部７２は露出せず、リーク電流が抑制される（なお、実際には、リーク電流が発生するのは、図１７（ｄ）に垂直な、紙面手前−奥行き方向断面において、同様に存在する端部であるが、図示の都合のため、図１７（ｄ）にて図示している。）。
【０００６】
【発明が解決しようとする課題】
高密度化時代における典型的なシリコン膜の厚さは約10nmであるが、そのような薄いシリコン膜を持つＳＯＩ−ＭＩＳＦＥＴに、ＳＴＩを適用する場合、第１の従来例では次のような問題が生じる。図１５（ｃ）の形状を形成した後にストッパー窒化膜５５を熱リン酸により、さらに、パッド酸化膜５４を、ＨＦを用いたウェットエッチング法により除去する。このときに、ＳＴＩ埋め込み絶縁膜５７も同時にＨＦによりエッチングされる。したがって、図１５（ｄ）に示すように、シリコン膜５３の下部にある埋め込み酸化膜５２がオーバーエッチング（図１５の記号５９）されてしまう。特に、シリコン膜５３が薄い（例えば、典型的には10nmの場合）と、パッド酸化膜５４をエッチングする際に、シリコン膜５３側面のＳＴＩ埋め込み絶縁膜５７はエッチングにより簡単に全て失われてしまうので、シリコン膜５３の端部の下部コーナーにおいてオーバーエッチング５９が極めて起こりやすくなる。
さらに、シリコン膜５３の端部の下部コーナーの埋め込み酸化膜５２がオーバーエッチングされた形状で、ゲート絶縁膜６０の形成した後、多結晶シリコン膜６１を堆積し、次いで、多結晶シリコン膜６１のパターニングを行うと、オーバーエッチング部５９に残留多結晶シリコン６２が残される〔図１６（ｅ）〕。
【０００７】
図１６（ｇ）の平面図に示すように、残留多結晶シリコン６２は、活性領域（島領域）を取り巻くように形成される。その結果、Ｂ−Ｂ′断面においては、残留多結晶シリコン６２と多結晶シリコン膜６１が接続してしまう。このとき、ゲート電極が２本以上並列に配列されていると、ゲート電極同士が、残留多結晶シリコン膜６２により短絡されてしまうことになる。このほかにも、残留多結晶シリコン６２とソース・ドレイン領域６４間に形成される静電容量は、ゲート容量に並列に接続された寄生容量となるので、回路の負荷を増大させ、動作速度を低下させる。また、ゲート絶縁膜６０が、ソース・ドレイン領域６４を形成するためのイオン注入によりダメージを受けて絶縁性が劣化すると、残留多結晶シリコン６２を介して、ゲート電極とソース・ドレイン領域６４間で電気的な短絡が生じてしまう可能性がある。
また、オーバーエッチング５９が形成されることにより、素子端が露出すると、素子領域の端部（図１７の符号７２）においてリーク電流が発生しやすくなる。
さらに、第１の従来例では、素子領域の端部が露出することにより、ゲート電極が素子領域の側面をも覆うように形成されるため、ゲート電極からシリコン膜に印加される電界が強化されることになり、微細化によりしきい値が低下する逆狭チャネル効果が顕著になる。
【０００８】
このようなオーバーエッチングを防止するために、ＨＦによるパッド酸化膜５４のウェットエッチングを厳密に制御することが考えられる（現実には、非常に困難ではあるが）。しかし、そのときには、図１８に示すように段差が生じることになってしまう。なぜならば、パッド酸化膜５４の膜厚はＳＴＩ埋め込み絶縁膜５７の膜厚と比べて非常に薄いからである。また、この段差をなくすためにＨＦによるウェットエッチングを続けるならば、そのときには、先に述べたようにオーバーエッチングが生じる。
ここで、段差が生じた場合の問題点について図１９を参照して説明する。このような段差があると、ゲート絶縁膜６０を形成した後に多結晶シリコン膜６１を堆積し〔図１９（ａ）〕、この多結晶シリコン６１をＲＩＥにより加工してゲート電極を形成しようとすると、段差部分にエッチングされない残留多結晶シリコン６２が発生する〔図１９（ｂ）〕。この残留多結晶シリコン６２は、多結晶シリコン膜間どうし、またはゲート電極とソース・ドレイン領域間の短絡の要因となる。また、このような段差が生じると、リソグラフィ工程においてゲート電極加工用レジストパターンの形状を劣化させることの原因にもなる。
【０００９】
また、第２の従来例では、図１７（ｂ）に示すように加工するために、ＣＭＰ法による研磨を行うと、多結晶シリコンに対する研磨速度は、一般に酸化膜に対する研磨速度よりも速いため、第１の多結晶シリコン膜７０が、ＳＴＩ埋め込み絶縁膜６９よりも深く研磨されることになり、段差が生じてしまう〔図２０（ａ）〕。さらには、第１の多結晶シリコン膜７０を、ＣＭＰ法における研磨のストッパーとして作用させることが不可能であるために、多結晶シリコンが薄膜化された場合、多結晶シリコンが全て失われてしまう〔図２０（ｂ）〕可能性さえある。
【００１０】
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第１に、素子領域端部を露出させないようにすることであり、第２に、残留多結晶シリコンを発生させないようにすることであり、第３に、ゲート電極材料である多結晶シリコン膜を損傷したり消失させてしまったりすることのないようにすることである。
【００１１】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、絶縁体膜上に島状にパターニングされて設けられた、チャネル領域およびソース・ドレイン領域を有する半導体層と、チャネル領域である前記半導体層の上部にゲート絶縁膜を介して設けられたゲート電極と、前記絶縁体膜上に前記半導体層を囲繞して形成された、その上面が前記半導体層の上面から上方に突出した素子分離絶縁膜と、を有する半導体装置において、前記素子分離絶縁膜の側面に接する前記ゲート電極の側面が逆テーパ−形状に形成されていることを特徴とする半導体装置、が提供される。
そして、好ましくは、前記半導体層の側面が逆テーパー形状を持つように形成される。また、一層好ましくは、前記素子分離絶縁膜の上面の高さと、前記ゲート電極の上面の高さが略等しくなされる。
【００１２】
また、上記の目的を達成するため、本発明によれば、
（１）絶縁体膜上の半導体層の上に、ゲート絶縁膜、第１の導電体層および第１の絶縁膜を順次形成する工程と、
（２）エッチングにより素子分離溝を形成して、前記半導体層、前記ゲート絶縁膜、前記第１の導電体層および前記第１の絶縁膜を島状に加工する工程と、
（３）全面に第２の絶縁膜を堆積する工程と、
（４）平坦化処理を施して、前記第２の絶縁膜の上面の高さを前記第１の絶縁膜の上面の高さを略一致させる工程と、
（５）前記第１の絶縁膜を除去すると共に前記第２の絶縁膜を前記第１の絶縁膜の膜厚分除去して、前記第２の絶縁膜の上面の高さを露出された前記半導体層の上面の高さと略一致させる工程と、
（６）全面に第２の導電体層を堆積する工程と、
（７）前記第２、第１の導電体層をパターニングして、ゲート電極とゲート電極から引き出されるゲート引き出し配線を形成する工程と、
を備えることを特徴とする半導体装置の製造方法、が提供される。
【００１３】
また、上記の目的を達成するため、本発明によれば、
（１′）絶縁体膜上の半導体層の上に、ゲート絶縁膜、第１の導電体層および第１の絶縁膜を順次形成する工程と、
（２′）エッチングにより素子分離溝を形成して、前記半導体層、前記ゲート絶縁膜、前記第１の導電体層および前記第１の絶縁膜を島状に加工する工程と、
（３′）全面に第２の絶縁膜を堆積する工程と、
（４′）平坦化処理を施して、前記第２の絶縁膜の上面の高さを前記第１の絶縁膜の上面の高さを略一致させる工程と、
（５′）残余の前記第１の絶縁膜を除去する工程と、
（６′）第３の導電体層を堆積しこれに平坦化処理を施して、上面の高さが前記第２の絶縁膜の上面の高さと略等しい第３の導電体層を形成する工程と、
（７′）全面に第２の導電体層を堆積する工程と、
（８′）前記第２、第３および第１の導電体層をパターニングして、ゲート電極とゲート電極から引き出されるゲート引き出し配線を形成する工程と、
を備えることを特徴とする半導体装置の製造方法、が提供される。
そして、好ましくは、前記第（２）または前記第（２′）の工程のエッチングを、前記第１の導電体層および前記半導体層、または、前記第１の絶縁膜、前記第１の導電体層および前記半導体層、の側面が逆テーパー形状となるように行なう。
【００１４】
【発明の実施の形態】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
（第１の実施の形態）
図１（ａ）〜図２（ｇ）は、本発明の第１の実施の形態の製造方法を示す工程順断面図である。
まず、図１（ａ）に示される、シリコン基板１１、埋め込み酸化膜１２およびシリコン膜１３からなるＳＯＩ基板を用意する。ここで、シリコン膜１３の膜厚は10nmと超薄膜である。このシリコン膜１３上にゲート絶縁膜１４、第１の多結晶シリコン膜１５およびストッパー窒化膜１６を順次堆積する〔図１（ｂ）〕。次に、エッチング端面がストッパー窒化膜１６では垂直に、第１の多結晶シリコン膜１５、ゲート絶縁膜１４およびシリコン膜１３では逆テーパー形状（シリコン膜１３の底面とその側面とのなす角度θが鈍角）になるように、ストッパー窒化膜１６、第１の多結晶シリコン膜１５、ゲート絶縁膜１４およびシリコン膜１３をエッチングして素子分離溝を形成する。次に、ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰ法によりＳＴＩ埋め込み絶縁膜１７の平坦化を行う〔図１（ｃ）〕。  このとき、第１の多結晶シリコン膜１５の上部にはストッパー窒化膜１６が設けられており、これがＣＭＰ工程においてストッパーとして作用するため、ゲート電極を形成するための第１の多結晶シリコン膜１５がＣＭＰ工程においては損傷されることはない。
【００１５】
ここで、エッチング工程において、エッチング端面を逆テーパー形状または順テーパーの形状に形成する方法について説明する。図３に、ＨＢｒ−Ｃｌ２−Ｏ２−ＳＦ６系混合ガス雰囲気下におけるエッチングの、ＳＦ６ガスの流量比とテーパー角（θ）との関係を示す。図３に示されるように、この混合ガスを用いた場合、ＳＦ６ガスの流量比を増加させると順テーパー形状が、ＳＦ６ガスの流量比を減少させたときには逆テーパー形状が得られる。
この理由については、次のように考えられる。図４は、図３と同じく、ＨＢｒ−Ｃｌ２−Ｏ２−ＳＦ６系混合ガス雰囲気下においてシリコンのエッチングを行なった場合に形成されるシリコンのテーパーの形状を示す模式断面図である。図４（ａ）は、この混合ガス雰囲気下において、ＳＦ６ガスの流量比が小さいとき、図４（ｂ）はＳＦ６ガスの流量比が大きいときに、形成されるテーパーの形状を示している。
【００１６】
ＳＦ６ガスの流量比が小さい場合〔図４（ａ）〕には、エッチングの初期においては、エッチング生成物が堆積してパターン端部に側面保護膜が形成される。この側面保護膜がエッチングからシリコンを保護する作用をもつために、マスク材とシリコンの境界部付近ではサイドエッチングが生じにくい。しかし、下部領域においては側面保護膜は形成されにくくなる。したがって、側面保護膜によるエッチングに対する保護作用は下部領域部分では小さくなり、主としてシリコンの下部領域部分においてサイドエッチングが生じる。その結果、最終的な形状としては、逆テーパー形状が得られる〔図４（ａ）〕。
【００１７】
一方、図４（ｂ）に示すように、ＳＦ６ガスの流量比が大きいときには、エッチング時に側面保護膜が形成されにくい。したがって、側面保護膜によるエッチングに対する保護作用がないため、エッチング初期からサイドエッチングが顕著になり、マスク材の下側領域部分が集中的にエッチングされる。したがって、最終形状としては、マスク材の下側領域でシリコンの上部領域部分がサイドエッチングの影響を強く受けた、順テーパー形状が得られる。
なお、素子分離溝を順テーパー形状に形成した場合との比較については、[比較例]において後述する。
【００１８】
ところで、本実施の形態においては、素子分離溝を形成するためのエッチングにおいて、ゲート電極材料である第１の多結晶シリコン膜１５と、シリコン膜１３の両者に対して、ともに逆テーパー形状を持つように形成した。しかし、第１の多結晶シリコン１５のみを逆テーパー形状としてもゲート電極部を形成する時に残留多結晶シリコンを防止することができる。ゲート電極部の形成時にはシリコン膜１３はエッチングされないからである。
また、ここでは、ストッパー窒化膜１６は垂直にエッチングされているが、逆テーパー形状に形成されていても全く問題はない。
【００１９】
次に、図１（ｄ）に示すように、ストッパー窒化膜１６とＳＴＩ埋め込み絶縁膜１７の一部を除去し、第１の多結晶シリコン膜１５を露出させる。この時、第１の多結晶シリコン膜１５とＳＴＩ埋め込み絶縁膜１７の表面の高さを等しくするために、ストッパー窒化膜１６とＳＴＩ埋め込み絶縁膜１７を等速エッチング条件のＲＩＥによりエッチングする。これにより、図１（ｄ）に示されるように、ストッパー窒化膜１６を除去すると、第１の多結晶シリコン膜１５とＳＴＩ埋め込み絶縁膜１７の高さは等しくなる。
【００２０】
以下に、等速エッチング法の条件設定方法について説明する。図５にＳｉＯ２（ＳＴＩ埋め込み絶縁膜１７）およびＳｉ３Ｎ４（ストッパー窒化膜１６）のエッチング速度とＯ２ガスの流量比との関係を示す。なお、このデータはＣＨＦ３−Ｏ２−Ａｒ系の混合ガスを用いたエッチングにより得られたものである。この図から、Ｏ２ガスの流量比が増加するに伴いＳｉＯ２のエッチング速度は低下し、一方、Ｓｉ３Ｎ４のエッチング速度は上昇して、ある箇所で両者のエッチング速度が等しくなることが分かる。
なお、図１（ｄ）に示す状態を得るためのエッチング操作は、等速条件で行なうことが望ましいが、完全に等速条件にてエッチングができなくとも、両者のエッチング速度比が２０％以内であれば、実用上は特に問題はない。
【００２１】
ところで、図１（ｃ）から図１（ｄ）に進む工程において、ストッパー窒化膜１６を熱リン酸によって除去するならば、ストッパー窒化膜１６の厚さ分だけ、ＳＴＩ埋め込み絶縁膜１７が上に突起した段差が生じる。このような段差は、続いて行われるゲート電極形成工程において、ゲート電極の形状を悪化させる。しかし、本実施の形態において等速エッチング法により、第１の多結晶シリコン膜１５とＳＴＩ埋め込み絶縁膜１７との間に段差が生じることを防止しているため、高精度のパターニングが可能である。
【００２２】
ここで、段差をなくす方法として、等速エッチング法以外にも、次の手段が有効である。図１（ｃ）において、ストッパー窒化膜１６とＳＴＩ埋め込み絶縁膜１７の上端部をＣＭＰ法により平坦化する。続いて、ＳＴＩ埋め込み絶縁膜１７を、ストッパー窒化膜１６と比べて速度の速いＲＩＥ条件において、ストッパー窒化膜１６の下部の高さまでエッチングする〔図２（ｈ）〕。次に、ストッパー窒化膜１６を熱リン酸により選択的に除去する。
次に、素子領域の外側までゲート電極を引き出すゲート引き出し配線を形成するための第２の多結晶シリコン膜１８を堆積する〔図２（ｅ）〕。続いて、リソグラフィと高密度プラズマエッチング技術により第２、第１の多結晶シリコン膜をパターニングして、第２の多結晶シリコン膜１８と第１の多結晶シリコン膜１５からなるゲート引き出し配線とゲート電極の積層構造を形成する〔図２（ｆ）〕。
次に、化学蒸着（Chemical Vapor Deposition；以下、ＣＶＤ）法により厚さが80nmの酸化物を全面に成膜した後に、異方性ドライエッチングを行なうことにより、ゲート電極の側壁等に側壁絶縁膜２０を形成する。次に、イオン注入と熱処理によりソース・ドレイン領域２１を形成する。続いて、スパッタ法により全面にコバルト膜を堆積した後に熱処理を行ない、シリサイド膜２２を形成しシリサイド化されなかったコバルト膜を除去する。次に、層間絶縁膜２３を厚く成膜した後に、コンタクトホールを開孔しスパッタ法によりアルミニウム等の金属膜を堆積しこれをパターニングしてメタル配線２４を形成する〔図２（ｇ）〕。
【００２３】
ここで、第２の多結晶シリコン膜１８が平坦な構造に対して、ゲート電極を形成するためのパターニングを行っているため〔図２（ｅ）〕、また、素子分離溝が逆テーパー形状になっているため、ＳＴＩ埋め込み絶縁膜１７の側壁に多結晶シリコン膜を残留させることがない。さらに、ゲート電極とソース・ドレイン領域２１間において電気的な短絡が生じない。また、ＳＴＩ埋め込み絶縁膜１７がシリコン膜１３よりも突き出した構造になるために、シリコン膜の側面をゲート電極が覆うことがなく従来法によるＳＴＩ分離を用いたときに問題となる逆狭チャネル効果を抑制することができる。さらに、ＳＴＩ埋め込み絶縁膜１７を埋め込んだ後に、パッド酸化膜（図１５の５４）の除去を目的としたＨＦ処理を行う必要がない。したがって、第１の従来例の場合のように、ＳＴＩ埋め込み絶縁膜５７が減少したりまたは喪失したりすることがない。したがって、超薄膜ＳＯＩ基板を用いた場合に問題となるシリコン膜端部下の埋め込み酸化膜１２のオーバーエッチングは発生しない。その結果、残留多結晶シリコン（図１６の符号６２）が発生せず、ゲート電極間、およびゲート電極とソース・ドレイン領域間における電気的な短絡を生じさせない。
【００２４】
（第２の実施の形態）
図６（ａ）〜図７（ｉ）は、本発明の第２の実施の形態の製造方法を示す工程順断面図である。まず、図６（ａ）に示すシリコン基板１１、埋め込み酸化膜１２および10nm厚のシリコン膜１３からなるＳＯＩ基板上に、ゲート絶縁膜１４、第１の多結晶シリコン膜１５およびストッパー窒化膜１６を順次堆積する〔図６（ｂ）〕。
次に、ストッパー窒化膜１６、第１の多結晶シリコン膜１５、ゲート絶縁膜１４およびシリコン膜１３を選択的にエッチングして素子分離溝を形成する。このとき、ストッパー窒化膜１６、第１の多結晶シリコン膜１５およびシリコン膜１３の側面が逆テーパ−形状を持つように加工する。次いで、ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰ法によりＳＴＩ埋め込み絶縁膜１７の平坦化を行なう〔図６（ｃ）〕。
【００２５】
次に、熱リン酸を用いてストッパー窒化膜１６を除去し、第１の多結晶シリコン膜１５の表面を露出させる〔図６（ｄ）〕。続いて、第２の多結晶シリコン膜１８を堆積し〔図６（ｅ）〕、さらに、ＣＭＰ法により第２の多結晶シリコン膜１８の平坦化を行う〔図７（ｆ）〕。このＣＭＰ工程においては、ＳＴＩ埋め込み絶縁膜１７をストッパー膜として用いることができる。
ここで、図８を参照すると、ＣＭＰ工程における、多結晶シリコンおよびシリコン酸化物（ＳＴＩ埋め込み絶縁膜）の研磨量の経時変化が示される。この図８から、多結晶シリコンの研磨速度（１minあたりの研磨量）は、シリコン酸化物の研磨速度の約１．５倍であることが分かり、多結晶シリコン膜をＣＭＰ法により研磨する際に、ＳＴＩ埋め込み絶縁膜をストッパーとして利用できることが分かる。
【００２６】
次に、ゲート引き出し配線を形成するための第３の多結晶シリコン膜２５を堆積し〔図７（ｇ）〕、リソグラフィと高密度プラズマエッチング技術により積層多結晶シリコン膜のパターニングを行い、第３の多結晶シリコン膜２５からなるゲート引き出し配線と、第１の多結晶シリコン膜１５および第１の多結晶シリコン膜１８の積層構造からなるゲート電極を形成する〔図７（ｈ）〕。その後、第１の実施の形態に記載した方法と同様の方法により、側壁絶縁膜２０、ソース・ドレイン領域２１、シリサイド膜２２の形成を行い、層間絶縁膜２３を堆積し、メタル配線２４を形成することによりＭＩＳＦＥＴが完成する〔図７（ｉ）〕。本実施の形態においては、等速エッチング法等を用いておらず、段差が生じたまま次の工程に移っている〔図６（ｄ）〕。しかしながら、第２の多結晶シリコン膜１８を堆積後〔図６（ｅ）〕、次のＣＭＰステップの際にＳＴＩ埋め込み絶縁膜１７をストッパーとして作用させることにより、第２の多結晶シリコン膜１８とＳＴＩ埋め込み絶縁膜１７との段差を解消させている〔図７（ｆ）〕。さらに、平坦な構造上に第３の多結晶シリコン膜２５を形成した後に〔図７（ｇ）〕、ゲート電極を形成するためのパターニングを行なっているため、残留多結晶シリコンの発生は抑えられる。したがって、第１の実施の形態と同様の効果が得られる。すなわち、ゲート電極とソース・ドレイン領域間、ゲート電極間同士の電気的な短絡が生じない。また、従来法によりＳＴＩ分離を用いたときに問題となる逆狭チャネル効果が抑制される。また、ＨＦ処理を行っていないため、ＳＴＩ埋め込み絶縁膜１７が膜減りしたり消失したりすることがない。
【００２７】
（第３の実施の形態）
図９（ａ）〜図１０（ｇ）は、本発明の第３の実施の形態の製造方法を示す工程順断面図である。本実施の形態は、第１の多結晶シリコン膜１５およびシリコン膜１３に逆テーパー形状を持たせない方法である。
図９（ａ）に示す、シリコン基板１１、埋め込み酸化膜１２およびシリコン膜１３を有するＳＯＩ基板上に、ゲート絶縁膜１４、第１の多結晶シリコン膜１５およびストッパー窒化膜１６を順次堆積する〔図９（ｂ）〕。次に、ストッパー窒化膜１６、第１の多結晶シリコン膜１５、ゲート絶縁膜１４およびシリコン膜１３を選択的にエッチングして素子分離溝を形成するが、このとき素子分離溝側面が垂直に形成されるようにする。続いて、ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰ法により平坦化する〔図９（ｃ）〕。
【００２８】
次に、等速エッチング法を用いることにより、ストッパー窒化膜１６を除去したときに、第１の多結晶シリコン膜１５の上面と、ＳＴＩ埋め込み絶縁膜１７の上面が、ほぼ同じ高さになるように加工する〔図９（ｄ）〕。また、この方法に代え、まず、ＳＴＩ埋め込み絶縁膜１７をストッパー窒化膜１６の下面とほぼ同じ高さまで一旦エッチングし〔図１０（ｈ）〕、その後に、熱リン酸によりストッパー窒化膜１６を除去する。以下、第１の実施の形態と同様の方法により工程を進めて〔図１０（ｅ）および（ｆ）〕、ＭＩＳＦＥＴが完成する〔図１０（ｇ）〕。
この方法においては、第１の多結晶シリコン膜１５に対するテーパー角θが直角の形状を持つ分だけ、第１の実施の形態と比べてゲート電極形成時における多結晶シリコンの残存性がやや劣るように思われる。しかしながら、この方法においては、等速エッチング法により第１の多結晶シリコン膜１５とＳＴＩ埋め込み絶縁膜１７を平坦化することにより、または、ＳＴＩ埋め込み絶縁膜１７をストッパー窒化膜１６の下端までエッチングして除去した〔図１０（ｈ）〕後にストッパー窒化膜１６を除去して平坦化することにより、残留多結晶シリコンの発生を抑えている。
【００２９】
（第４の実施の形態）
図１１（ａ）〜図１２（ｉ）は、本発明の第４の実施の形態の製造方法を示す工程順断面図である。図１１（ａ）に示す、シリコン基板１１、埋め込み酸化膜１２およびシリコン膜１３を有するＳＯＩ基板上に、ゲート絶縁膜１４、第１の多結晶シリコン膜１５およびストッパー窒化膜１６を順次堆積する〔図１１（ｂ）〕。次に、ストッパー窒化膜１６、第１の多結晶シリコン膜１５、ゲート絶縁膜１４およびシリコン膜１３を選択的にエッチングして側面が垂直な素子分離溝を形成し、ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰ法により平坦化する〔図１１（ｃ）〕。
次に、熱リン酸を用いてストッパー窒化膜１６を除去し、第１の多結晶シリコン膜１５の表面を露出させる〔図１１（ｄ）〕。
【００３０】
次に、第２の多結晶シリコン膜１８を堆積し〔図１１（ｅ）〕、ＣＭＰ法により第２の多結晶シリコン膜１８の平坦化を行う〔図１１（ｆ）〕。このＣＭＰ工程においては、ＳＴＩ埋め込み絶縁膜１７をストッパー膜として用いることができる。
次に、ゲート引き出し配線を形成するための第３の多結晶シリコン膜２５を堆積し〔図１２（ｇ）〕、リソグラフィと高密度プラズマエッチング技術により積層多結晶シリコン膜のパターニングを行い、第３の多結晶シリコン膜２５からなるゲート引き出し配線と、第２の多結晶シリコン膜１８および第１の多結晶シリコン膜１５の積層構造からなるゲート電極を形成する〔図１２（ｈ）〕。
その後、第１の実施の形態に記載した方法と同様の方法により、側壁絶縁膜２０、ソース・ドレイン領域２１、シリサイド膜２２の形成を行い、層間絶縁膜２３を堆積し、コンタクトホールを開孔した後、メタル配線２４を形成することによりＭＩＳＦＥＴが完成する〔図１２（ｉ）〕。
この方法においては、第２の多結晶シリコン膜１８を堆積した後にＳＴＩ埋め込み絶縁膜１７をストッパーとしてＣＭＰを行なって平坦化しているため、実施の形態２に示したと同様の効果が得られる。
【００３１】
次に、具体的な実施例について説明する。
（実施例１）
本発明の第１の実施の形態に基づく実施例を、図１および図２を参照して説明する。最初に、シリコン基板１１、膜の厚さが50nmから100nmの埋め込み酸化膜１２および10nm厚のシリコン膜１３からなるＳＯＩ基板を用意する〔図１（ａ）〕。そして、厚さ1.5nmのゲート絶縁膜１４を形成した後、厚さ50nmの第１の多結晶シリコン膜１５と厚さ50nmのストッパー窒化膜１６を順次堆積する〔図１（ｂ）〕。
次に、フォトリソグラフィによりレジスト膜を形成した後、これをマスクとしてストッパー窒化膜１６をエッチング側面が垂直になるようにエッチングし、続いて第１の多結晶シリコン膜１５、ゲート絶縁膜１４およびシリコン膜１３を順次逆テーパー形状になるようにエッチングして素子分離溝を形成する。
【００３２】
次に、厚さ300nmの高密度プラズマ酸化膜からなるＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰ法によりＳＴＩ埋め込み絶縁膜１７の平坦化を行う〔図１（ｃ）〕。ここで、高純度のコロイダルシリカスラリーを用いたＣＭＰ法では、高密度プラズマ酸化膜は窒化膜の研磨速度と比べて５倍以上の値が得られる。したがって、ＳＴＩ埋め込み絶縁膜１７のＣＭＰ研磨において、ストッパー窒化膜１６は、膜厚が50nmであってもストッパー膜として充分に機能する。
次に、ストッパー窒化膜１６とＳＴＩ埋め込み絶縁膜１７を等速エッチング条件のＲＩＥによりエッチングして、第１の多結晶シリコン膜１５を露出させる。
【００３３】
次に、ゲート引き出し配線を形成するために、厚さ100nmの第２の多結晶シリコン膜１８を堆積し〔図２（ｅ）〕、続いて、リソグラフィとおよび高密度プラズマエッチングを用いて積層多結晶シリコン膜のパターニングを行い、第２の多結晶シリコン膜１８からなるゲート引き出し配線と第１の多結晶シリコン膜１５からなるゲート電極の積層構造を形成する〔図２（ｆ）〕。
次に、ＣＶＤ法により全面に厚さ80nmのシリコン酸化膜を堆積し、異方性エッチングを行なって側壁絶縁膜２０を形成した後に、イオン注入と熱処理によりソース・ドレイン領域２１を形成する。このときのソース・ドレイン領域の形成条件としては、ｎＭＩＳＦＥＴ領域におけるソース・ドレイン層を、例えば、Ａｓ+をエネルギー：8keV、ドーズ量：4×1015ions／cm-2の条件でイオン注入をして形成し、また、ｐＭＩＳＦＥＴ領域におけるソース・ドレイン層を、例えば、B+をエネルギー：2keV、ドーズ量：5×1015ions／cm-2の条件で行う。さらに、活性化処理（熱処理）を1010℃において10秒間行う。
その後、厚さが5nmであるＣｏＳｉ２のシリサイド膜２２を形成し、続いて、厚さが500nmの層間絶縁膜２３を形成し、コンタクトホール開孔の後メタル配線２４を形成してＭＩＳＦＥＴが完成する〔図２（ｇ）〕。
【００３４】
（実施例２）
次に、本発明の第２の実施の形態にに基づく実施例を、図６および図７の工程順断面図を参照して説明する。
まず、図６（ａ）に示す、シリコン基板１１、厚さ50nmから100nmの埋め込み酸化膜１２、厚さが10nmのシリコン膜１３からなるＳＯＩ基板を用意する。次に、厚さ1.5nmのゲート絶縁膜１４を形成し、厚さ50nmの第１の多結晶シリコン膜１５および厚さ50nmのストッパー窒化膜１６を順次堆積する〔図６（ｂ）〕。
続いて、フォトリソグラフィによりレジスト膜を形成し、これをマスクとしてストッパー窒化膜１６、第１の多結晶シリコン膜１５、ゲート絶縁膜１４およびシリコン膜１３を順次逆テーパーを持たせるようにエッチングして素子分離溝を形成する。次に、厚さ300nmの高密度プラズマ酸化膜からなるＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰ法により平坦化を行う〔図６（ｃ）〕。
【００３５】
次に、熱リン酸を用いてストッパー窒化膜１６除去し、第１の多結晶シリコン膜１５を露出させ〔図６（ｄ）〕、続いて、厚さ100nmの第２の多結晶シリコン膜１８を堆積する〔図６（ｅ）〕。その後に、ＣＭＰ法により第２の多結晶シリコン膜１８の平坦化を行う〔図７（ｆ）〕。ここで、ＳＴＩ埋め込み絶縁膜１７は第２の多結晶シリコン膜１８を平坦化する際のストッパーとして作用する。
次に、図７（ｇ）に示されるように、ゲート引き出し配線を形成するための厚さ100nmの第３の多結晶シリコン膜２５を堆積する。続いて、リソグラフィと高密度プラズマエッチング技術により、積層多結晶シリコン膜のパターニングを行い、第３の多結晶シリコン膜２５からなるゲート引き出し配線と、第２の多結晶シリコン膜１８および第１の多結晶シリコン膜１５の積層構造からなるゲート電極とを形成する〔図７（ｈ）〕。
【００３６】
次に、ＣＶＤ法により全面に厚さ80nmのシリコン酸化膜を堆積し、異方性エッチングを行なって側壁絶縁膜２０を形成した後に、イオン注入と熱処理によりソース・ドレイン領域２１を形成する。このときのソース・ドレイン領域の形成条件としては、ｎＭＩＳＦＥＴ領域におけるソース・ドレイン層を、例えば、Ａｓ+をエネルギー：8keV、ドーズ量：4×1015ions／cm-2の条件でイオン注入をして形成し、また、ｐＭＩＳＦＥＴ領域におけるソース・ドレイン層を、例えば、B+をエネルギー：2keV、ドーズ量：5×1015ions／cm-2の条件で行う。さらに、活性化処理（熱処理）を1010℃において10秒間行う。
その後、厚さが5nmであるＣｏＳｉ２のシリサイド膜２２を形成し、続いて、厚さが500nmの層間絶縁膜２３を形成し、コンタクトホール開孔の後メタル配線２４を形成してＭＩＳＦＥＴが完成する〔図７（ｉ）〕。
【００３７】
[比較例]
ここで、第１の実施の形態に対し、多結晶シリコン膜１５、ゲート絶縁膜１４およびシリコン膜１３のエッチングの形状が、順テーパー形状になるように加工したときの例を、比較例として図１３（ａ）〜図１４（ｆ）を参照して説明する。
第１の実施の形態と同様に、シリコン基板１１、埋め込み酸化膜１２およびシリコン膜１３を有するＳＯＩ基板を用意し〔図１３（ａ）〕、その上にゲート絶縁膜１４、第１の多結晶シリコン膜１５およびストッパー窒化膜１６を順次堆積する〔図１３（ｂ）〕。
次に、ストッパー窒化膜１６を端面が垂直になるようにパターニングした後、多結晶シリコン膜１５、ゲート絶縁膜１４およびシリコン膜１３を順テーパ形状（θが鋭角）となるようにパターニングして素子分離溝を形成する。続いてＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰにより平坦化する〔図１３（ｃ）〕。次に、例えば、等速エッチング法により第１の多結晶シリコン膜１５とＳＴＩ埋め込み窒化膜１７とを平坦化した後に〔図１４（ｄ）〕、第２の多結晶シリコン膜１８を堆積する〔図１４（ｅ）〕。次に、プラズマエッチング等により積層多結晶シリコン膜をパターニングする工程において、ＳＴＩ埋め込み絶縁膜１７に上部を覆われた第１の多結晶シリコン膜１５の端面下部は、ＳＴＩ埋め込み絶縁膜１７の遮蔽効果によりエッチングされずに残留多結晶シリコン19を発生させてしまう〔図１４（ｆ）〕。この結果、この残留多結晶シリコン１９はゲート電極と接続しているために、並列するゲート電極間のリーク電流の発生、ゲート電極における寄生容量の増大等を招いてしまう。
【００３８】
この比較例のように、素子分離溝が順テーパー形状になるように加工すれば、残留多結晶シリコン１９が発生するので好ましくない。また、短チャネルのＳＯＩ−ＭＯＳＦＥＴにおいては、素子領域端下部コーナーにおいて、ドレイン電界が集中することにより、リーク電流が発生することがある。しかしながら、シリコン膜１３についても逆テーパーの形状を持つように加工して、素子領域端下部コーナーに鈍角を形成すると、電界が集中し難くなる。すなわち、素子分離溝が逆テーパー形状であると、リーク電流の発生を抑制できるという点で好ましい。
【００３９】
【発明の効果】
本発明の半導体装置においては、素子分離溝に接するゲート電極用多結晶シリコン膜が逆テーパー形状になるように形成されているので、ゲート電極形成時に残存多結晶シリコンの発生を未然に防止することができ、ゲート電極間のリーク電流の発生、ゲート電極における寄生容量の増大を抑制することができる。また、シリコン膜の側面を覆いシリコン膜から突出するように素子分離絶縁膜が形成されているので、リーク電流の増大を抑えることができると共に逆狭チャネル効果の発現を抑えることができる。さらに、シリコン膜をも逆テーパー状に形成することにより、電界の集中を緩和してリーク電流をより少なくすることができる。
また、本発明による製造方法においては、いずれの工程においてもＨＦによる処理を行っていないので、埋め込み酸化膜のオーバーエッチングによる残存多結晶シリコンをなくすことが可能となり、ゲート電極とソース・ドレイン領域との電気的な短絡、ゲート電極間のリーク電流の発生、ゲート電極における寄生容量の増大等を未然に防止することができる。また、ゲート電極を形成するためのフォトリソグラフィ工程を平坦な表面上で行っているので、残留多結晶シリコンの発生を防止することができると共に精度の高いパターニングが可能になる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の製造方法を示す工程順断面図（その１）。
【図２】  本発明の第１の実施の形態の製造方法を示す工程順断面図（その２）。
【図３】  エッチングの順テーパーと逆テーパーの生成条件を示す図。
【図４】  順テーパーと逆テーパーの生成原理を示す断面図。
【図５】  ＲＩＥにおけるシリコン酸化膜とシリコン窒化膜のエッチング速度の比較図。
【図６】  本発明の第２の実施の形態の製造方法を示す工程順断面図（その１）。
【図７】  本発明の第２の実施の形態の製造方法を示す工程順断面図（その２）。
【図８】  多結晶シリコンとシリコン酸化膜との研磨速度を比較した図。
【図９】  本発明の第３の実施の形態の製造方法を示す工程順断面図（その１）。
【図１０】  本発明の第３の実施の形態の製造方法を示す工程順断面図（その２）。
【図１１】  本発明の第４の実施の形態の製造方法を示す工程順断面図（その１）。
【図１２】  本発明の第４の実施の形態の製造方法を示す工程順断面図（その２）。
【図１３】  本発明の比較例の製造方法を示す工程順断面図（その１）。
【図１４】  本発明の比較例の製造方法を示す工程順断面図（その２）。
【図１５】  第１の従来例の製造方法を示す工程順断面図（その１）。
【図１６】  第１の従来例の製造方法を示す工程順断面図（その２）。
【図１７】  第２の従来例の製造方法を示す工程順断面図。
【図１８】  従来例の問題点を説明するための断面図。
【図１９】  第１の従来例の問題点を説明するための工程順断面図。
【図２０】  第2の従来例の問題点を説明するための工程順断面図。
【符号の説明】
１１、５１  シリコン基板
１２、５２  埋め込み酸化膜
１３、５３  シリコン膜
１４、６０、６８  ゲート絶縁膜
１５、７０  第１の多結晶シリコン膜
１６、５５  ストッパー窒化膜
１７、５７、６９  ＳＴＩ埋め込み絶縁膜
１８、７１  第２の多結晶シリコン膜
１９、６２  残留多結晶シリコン
２０、６３  側壁絶縁膜
２１、６４  ソース・ドレイン領域
２２、６５  シリサイド膜
２３、６６  層間絶縁膜
２４、６７  メタル配線
２５  第３の多結晶シリコン膜
５４  パッド酸化膜
５６  素子分離溝
５８  マスクパターン
５９  オーバーエッチング
６１  多結晶シリコン膜
７０ａ  ゲート電極
７１ａ  ゲート電極ライン
７２  端部
【図１】
2005235791.tif 000003
【図２】
2005235791.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2005235791.tif 000019
【図１８】
2005235791.tif 000020
【図１９】
2005235791.tif 000021
【図２０】
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