(57)【要約】【課題】内部クロックの周波数を高めることなく距離測定分解能を向上する。【解決手段】周期Ｔｃの内部クロックＣＬＫに基づいて変調信号および変調信号に同期するトリガ信号を生成する変調信号生成部と、変調信号で搬送波を変調した高周波信号を出力する変調部と、測定対象体で反射された高周波信号から抽出した変調信号とトリガ信号とに基づいて検出信号Ｓｄのパルス幅を求めるパルス幅算出部１６とを備え、パルス幅算出部１６は、検出信号ＳｄをＴｃ／ｎ，２×Ｔｃ／ｎ，・・・，（ｎ−１）×Ｔｃ／ｎずつ遅延させた遅延検出信号Ｓｄ２〜Ｓｄｎを出力する遅延回路ＤＬ１と、検出信号Ｓｄおよび遅延検出信号Ｓｄ２〜Ｓｄｎの入力時に内部クロックＣＬＫの立ち上がりエッジに同期してカウントするカウンタ回路ＣＮＴ１１〜ＣＮＴ１ｎと、各カウント値の総和にＴｃ／ｎを乗算して検出信号Ｓｄのパルス幅を求める演算回路１６ａとを備えた。【選択図】図２
2005181180.tif 000002
【特許請求の範囲】
【請求項１】
周期Ｔｃの内部クロックに基づいて所定パルス幅の変調信号を生成すると共に当該変調信号に同期してトリガ信号を生成する変調信号生成部と、搬送波を生成する搬送波生成部と、入力した前記変調信号で前記搬送波を変調して生成した高周波信号を出力する変調部と、送信アンテナを介して送信された前記高周波信号のうちの測定対象体で反射されて受信アンテナで受信された高周波信号から前記変調信号を抽出する変調信号抽出部と、前記トリガ信号と前記変調信号抽出部によって抽出された前記変調信号とに基づいて前記測定対象体までの距離を測定可能な検出信号を生成する検出信号生成部と、前記検出信号のパルス幅を算出するパルス幅算出部とを備え、
前記パルス幅算出部は、入力した前記検出信号をＴｃ／ｎ，２×Ｔｃ／ｎ，・・・，（ｎ−１）×Ｔｃ／ｎずつ遅延させた（ｎ−１）（以下においてｎは２以上の自然数）の遅延検出信号を生成する遅延回路と、前記検出信号および前記各遅延検出信号を入力している間だけ前記内部クロックの立ち上がりエッジまたは立ち下がりエッジに同期してそれぞれカウント動作を実行するｎ個のカウンタ回路と、当該各カウンタ回路のカウント値の総和を算出すると共に当該総和にＴｃ／ｎを乗算して前記検出信号のパルス幅を算出する演算回路とを備えているレーダ装置。
【請求項２】
周期Ｔｃの内部クロックに基づいて所定パルス幅の変調信号を生成すると共に当該変調信号に同期してトリガ信号を生成する変調信号生成部と、搬送波を生成する搬送波生成部と、入力した前記変調信号で前記搬送波を変調して生成した高周波信号を出力する変調部と、送信アンテナを介して送信された前記高周波信号のうちの測定対象体で反射されて受信アンテナで受信された高周波信号から前記変調信号を抽出する変調信号抽出部と、前記トリガ信号と前記変調信号抽出部によって抽出された前記変調信号とに基づいて前記測定対象体までの距離を測定可能な検出信号を生成する検出信号生成部と、前記検出信号のパルス幅を算出するパルス幅算出部とを備え、
前記パルス幅算出部は、入力した前記内部クロックをＴｃ／ｎ，２×Ｔｃ／ｎ，・・・，（ｎ−１）×Ｔｃ／ｎずつ遅延させた（ｎ−１）の遅延内部クロックを生成する遅延回路と、前記検出信号を入力している間だけ前記内部クロックおよび前記遅延内部クロックの立ち上がりエッジまたは立ち下がりエッジに同期してそれぞれカウント動作を実行するｎ個のカウンタ回路と、当該各カウンタ回路のカウント値の総和を算出すると共に当該総和にＴｃ／ｎを乗算して前記検出信号のパルス幅を算出する演算回路とを備えているレーダ装置。
【請求項３】
前記パルス幅算出部は、前記総和にＴｃ／ｎを乗算した値にＴｃ／（２×ｎ）を加算して前記検出信号のパルス幅を算出する請求項１または２記載のレーダ装置。
【請求項４】
周期Ｔｃの内部クロックに基づいて所定パルス幅の変調信号を生成すると共に当該変調信号に同期してトリガ信号を生成する変調信号生成部と、搬送波を生成する搬送波生成部と、入力した前記変調信号で前記搬送波を変調して生成した高周波信号を出力する変調部と、送信アンテナを介して送信された前記高周波信号のうちの測定対象体で反射されて受信アンテナで受信された高周波信号から前記変調信号を抽出する変調信号抽出部と、前記トリガ信号と前記変調信号抽出部によって抽出された前記変調信号とに基づいて前記測定対象体までの距離を測定可能な検出信号を生成する検出信号生成部と、前記検出信号のパルス幅を算出するパルス幅算出部とを備え、
前記パルス幅算出部は、入力した前記検出信号をＴｃ／（２×ｎ），２×Ｔｃ／（２×ｎ），・・・，（ｎ−１）×Ｔｃ／（２×ｎ）ずつ遅延させた（ｎ−１）の遅延検出信号を生成する遅延回路と、前記検出信号および前記各遅延検出信号を入力している間だけ前記内部クロックの立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれカウント動作を実行するｎ個のカウンタ回路と、当該各カウンタ回路のカウント値の総和を算出すると共に当該総和にＴｃ／（２×ｎ）を乗算して前記検出信号のパルス幅を算出する演算回路とを備えているレーダ装置。
【請求項５】
周期Ｔｃの内部クロックに基づいて所定パルス幅の変調信号を生成すると共に当該変調信号に同期してトリガ信号を生成する変調信号生成部と、搬送波を生成する搬送波生成部と、入力した前記変調信号で前記搬送波を変調して生成した高周波信号を出力する変調部と、送信アンテナを介して送信された前記高周波信号のうちの測定対象体で反射されて受信アンテナで受信された高周波信号から前記変調信号を抽出する変調信号抽出部と、前記トリガ信号と前記変調信号抽出部によって抽出された前記変調信号とに基づいて前記測定対象体までの距離を測定可能な検出信号を生成する検出信号生成部と、前記検出信号のパルス幅を算出するパルス幅算出部とを備え、
前記パルス幅算出部は、入力した前記内部クロックをＴｃ／（２×ｎ），２×Ｔｃ／（２×ｎ），・・・，（ｎ−１）×Ｔｃ／（２×ｎ）ずつ遅延させた（ｎ−１）の遅延内部クロックを生成する遅延回路と、前記検出信号を入力している間だけ前記内部クロックおよび前記遅延内部クロックの立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれカウント動作を実行するｎ個のカウンタ回路と、当該各カウンタ回路のカウント値の総和を算出すると共に当該総和にＴｃ／（２×ｎ）を乗算して前記検出信号のパルス幅を算出する演算回路とを備えているレーダ装置。
【請求項６】
前記パルス幅算出部は、前記総和にＴｃ／（２×ｎ）を乗算した値にＴｃ／（４×ｎ）を加算して前記検出信号のパルス幅を算出する請求項４または５記載のレーダ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、車両等に搭載されて障害物などの測定対象体までの距離を検出可能に構成されたレーダ装置に関するものである。
【背景技術】
【０００２】
この種のレーダ装置として、特開平７−２４４１５４号公報に開示されたレーダ装置が知られている。このレーダ装置は、同公報中の図１に示すように、トリガ信号発生回路１、送信手段４、反射信号受信回路２４および距離検出回路２６を備えて構成されている。この場合、反射信号受信回路２４は、ＰＤ６、対数増幅回路２１、Ａ／Ｄ変換器２２および反射波形メモリ２３を備えている。このレーダ装置では、トリガ信号発生回路１が、送信手段４に送信開始の信号を与えると共にＡ／Ｄ変換器２２に変換開始の信号（スタート信号）を与える。次いで、Ａ／Ｄ変換器２２は、トリガ信号発生回路１からのスタート信号を入力した時点からＡ／Ｄ変換を開始する。これにより、反射波形メモリ２３には、送信手段４による送信の開始からの反射信号の波形がサンプリング間隔毎に時間順にディジタルデータで記憶される。一方、距離検出回路２６は、反射波形メモリ２３に記憶されている反射信号の波形における立ち上がり点を検出すると共に、記憶されているディジタルデータのデータ点数とサンプリング間隔との積に基づいて、反射信号の波形についての記録開始（つまりＡ／Ｄ変換器２２によるＡ／Ｄ変換の開始）から検出した立ち上がり点までの時間を求め、求めた時間と光の速度とから反射体５までの距離を検出する。
【０００３】
【特許文献１】特開平７−２４４１５４号公報（第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、このレーダ装置には、以下の問題がある。すなわち、この種のレーダ装置では、一般的に、トリガ信号発生回路１や反射信号受信回路２４等は、装置内部に配設された水晶発振器によって出力される内部クロックに同期して動作するように設計されている。このため、このレーダ装置においても、スタート信号に基づいてＡ／Ｄ変換を開始するＡ／Ｄ変換器２２による反射信号の波形についての記録開始のタイミングやＡ／Ｄ変換器２２のサンプリングクロックは、内部クロックに同期していると考えられる。一方、反射信号は、反射体５までの距離に比例するため、反射信号の波形についての立ち上がり点はサンプリングクロックとは非同期となっている。このため、この非同期となる部分において、最長としてサンプリングクロックの１周期程度の不確定な時間が常に付随する。したがって、反射信号の波形についての記録開始時点から立ち上がり点までの時間に対する分解能が最長でサンプリングクロックの１周期程度となる結果、反射体５までの距離の分解能もサンプリングクロックの１周期と光の速度の乗算値程度であり、高い分解能にすることができないという問題点がある。さらに、上記の不確定な時間は、反射信号の波形についての記録開始から立ち上がり点までの時間に無関係に存在するため、反射信号の波形についての記録開始から立ち上がり点までの時間が短いほど、つまり、反射体までの距離が短いほど距離測定の誤差が大きくなるという問題点がある。
【０００５】
このような問題点はサンプリングクロックの周波数を高くすることで改善が可能である。しかしながら、一般的に、サンプリングクロック周波数を高くすればする程、高速な電子部品を使用する必要があり、このような電子部品は低速の電子部品と比較して高価であるため、レーダ装置の製造コストが高騰するという問題点がある。
【０００６】
本発明は、かかる問題点に鑑みてなされたものであり、内部クロックの周波数を高くすることなく距離測定の分解能を向上し得るレーダ装置を提供することを主目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るレーダ装置は、周期Ｔｃの内部クロックに基づいて所定パルス幅の変調信号を生成すると共に当該変調信号に同期してトリガ信号を生成する変調信号生成部と、搬送波を生成する搬送波生成部と、入力した前記変調信号で前記搬送波を変調して生成した高周波信号を出力する変調部と、送信アンテナを介して送信された前記高周波信号のうちの測定対象体で反射されて受信アンテナで受信された高周波信号から前記変調信号を抽出する変調信号抽出部と、前記トリガ信号と前記変調信号抽出部によって抽出された前記変調信号とに基づいて前記測定対象体までの距離を測定可能な検出信号を生成する検出信号生成部と、前記検出信号のパルス幅を算出するパルス幅算出部とを備え、前記パルス幅算出部は、入力した前記検出信号をＴｃ／ｎ，２×Ｔｃ／ｎ，・・・，（ｎ−１）×Ｔｃ／ｎずつ遅延させた（ｎ−１）の遅延検出信号を生成する遅延回路と、前記検出信号を入力している間だけ前記内部クロックおよび前記遅延内部クロックの立ち上がりエッジまたは立ち下がりエッジに同期してそれぞれカウント動作を実行するｎ個のカウンタ回路と、当該各カウンタ回路のカウント値の総和を算出すると共に当該総和にＴｃ／ｎを乗算して前記検出信号のパルス幅を算出する演算回路とを備えている。
【０００８】
また、本発明に係るレーダ装置は、周期Ｔｃの内部クロックに基づいて所定パルス幅の変調信号を生成すると共に当該変調信号に同期してトリガ信号を生成する変調信号生成部と、搬送波を生成する搬送波生成部と、入力した前記変調信号で前記搬送波を変調して生成した高周波信号を出力する変調部と、送信アンテナを介して送信された前記高周波信号のうちの測定対象体で反射されて受信アンテナで受信された高周波信号から前記変調信号を抽出する変調信号抽出部と、前記トリガ信号と前記変調信号抽出部によって抽出された前記変調信号とに基づいて前記測定対象体までの距離を測定可能な検出信号を生成する検出信号生成部と、前記検出信号のパルス幅を算出するパルス幅算出部とを備え、
前記パルス幅算出部は、入力した前記内部クロックをＴｃ／ｎ，２×Ｔｃ／ｎ，・・・，（ｎ−１）×Ｔｃ／ｎずつ遅延させた（ｎ−１）の遅延内部クロックを生成する遅延回路と、前記検出信号を入力している間だけ前記内部クロックおよび前記遅延内部クロックの立ち上がりエッジまたは立ち下がりエッジに同期してそれぞれカウント動作を実行するｎ個のカウンタ回路と、当該各カウンタ回路のカウント値の総和を算出すると共に当該総和にＴｃ／ｎを乗算して前記検出信号のパルス幅を算出する演算回路とを備えている。
【０００９】
この場合、上記のレーダ装置において、前記パルス幅算出部が前記総和にＴｃ／ｎを乗算した値にＴｃ／（２×ｎ）を加算して前記検出信号のパルス幅を算出するのが好ましい。
【００１０】
また、本発明に係るレーダ装置は、周期Ｔｃの内部クロックに基づいて所定パルス幅の変調信号を生成すると共に当該変調信号に同期してトリガ信号を生成する変調信号生成部と、搬送波を生成する搬送波生成部と、入力した前記変調信号で前記搬送波を変調して生成した高周波信号を出力する変調部と、送信アンテナを介して送信された前記高周波信号のうちの測定対象体で反射されて受信アンテナで受信された高周波信号から前記変調信号を抽出する変調信号抽出部と、前記トリガ信号と前記変調信号抽出部によって抽出された前記変調信号とに基づいて前記測定対象体までの距離を測定可能な検出信号を生成する検出信号生成部と、前記検出信号のパルス幅を算出するパルス幅算出部とを備え、前記パルス幅算出部は、入力した前記検出信号をＴｃ／（２×ｎ），２×Ｔｃ／（２×ｎ），・・・，（ｎ−１）×Ｔｃ／（２×ｎ）ずつ遅延させた（ｎ−１）の遅延検出信号を生成する遅延回路と、前記検出信号および前記各遅延検出信号を入力している間だけ前記内部クロックの立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれカウント動作を実行するｎ個のカウンタ回路と、当該各カウンタ回路のカウント値の総和を算出すると共に当該総和にＴｃ／（２×ｎ）を乗算して前記検出信号のパルス幅を算出する演算回路とを備えている。
【００１１】
周期Ｔｃの内部クロックに基づいて所定パルス幅の変調信号を生成すると共に当該変調信号に同期してトリガ信号を生成する変調信号生成部と、搬送波を生成する搬送波生成部と、入力した前記変調信号で前記搬送波を変調して生成した高周波信号を出力する変調部と、送信アンテナを介して送信された前記高周波信号のうちの測定対象体で反射されて受信アンテナで受信された高周波信号から前記変調信号を抽出する変調信号抽出部と、前記トリガ信号と前記変調信号抽出部によって抽出された前記変調信号とに基づいて前記測定対象体までの距離を測定可能な検出信号を生成する検出信号生成部と、前記検出信号のパルス幅を算出するパルス幅算出部とを備え、前記パルス幅算出部は、入力した前記内部クロックをＴｃ／（２×ｎ），２×Ｔｃ／（２×ｎ），・・・，（ｎ−１）×Ｔｃ／（２×ｎ）ずつ遅延させた（ｎ−１）の遅延内部クロックを生成する遅延回路と、前記検出信号を入力している間だけ前記内部クロックおよび前記遅延内部クロックの立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれカウント動作を実行するｎ個のカウンタ回路と、当該各カウンタ回路のカウント値の総和を算出すると共に当該総和にＴｃ／（２×ｎ）を乗算して前記検出信号のパルス幅を算出する演算回路とを備えている。
【００１２】
この場合、上記のレーダ装置において、前記パルス幅算出部が前記総和にＴｃ／（２×ｎ）を乗算した値にＴｃ／（４×ｎ）を加算して前記検出信号のパルス幅を算出するのが好ましい。
【発明の効果】
【００１３】
本発明に係るレーダ装置によれば、パルス幅算出部が、測定対象体までの距離を測定可能な検出信号をＴｃ／ｎ，２×Ｔｃ／ｎ，・・・，（ｎ−１）×Ｔｃ／ｎずつ遅延させた（ｎ−１）の遅延検出信号を生成し、検出信号および各遅延検出信号を入力している間だけ内部クロックの立ち上がりエッジまたは立ち下がりエッジに同期してそれぞれカウント動作を実行すると共にカウントして求めたｎ個のカウント値の総和を算出し、この総和にＴｃ／ｎを乗算して検出信号のパルス幅を算出することにより、検出信号のパルス幅をＴｃ／ｎの高い分解能で算出することができる。
【００１４】
また、本発明に係るレーダ装置によれば、パルス幅算出部が、内部クロックをＴｃ／ｎ，２×Ｔｃ／ｎ，・・・，（ｎ−１）×Ｔｃ／ｎずつ遅延させた（ｎ−１）の遅延内部クロックを生成し、測定対象体までの距離を測定可能な検出信号を入力している間だけ内部クロックおよび各遅延内部クロックの立ち上がりエッジまたは立ち下がりエッジに同期してそれぞれカウント動作を実行すると共にカウントして求めたｎ個のカウント値の総和を算出し、この総和にＴｃ／ｎを乗算して検出信号のパルス幅を算出することにより、検出信号のパルス幅をＴｃ／ｎの高い分解能で算出することができる。
【００１５】
また、パルス幅算出部が総和にＴｃ／ｎを乗算した値にＴｃ／（２×ｎ）を加算して検出信号のパルス幅を算出することにより、検出信号のパルス幅についての算出誤差を±Ｔｃ／（２×ｎ）の小さな範囲内に収めることができる。
【００１６】
また、本発明に係るレーダ装置によれば、パルス幅算出部が、測定対象体までの距離を測定可能な検出信号をＴｃ／（２×ｎ），２×Ｔｃ／（２×ｎ），・・・，（ｎ−１）×Ｔｃ／（２×ｎ）ずつ遅延させた（ｎ−１）の遅延検出信号を生成し、検出信号および各遅延検出信号を入力している間だけ内部クロックの立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれカウント動作を実行すると共にカウントして求めたｎ個のカウント値の総和を算出し、この総和にＴｃ／（２×ｎ）を乗算して検出信号のパルス幅を算出することにより、検出信号のパルス幅をＴｃ／（２×ｎ）の高い分解能で算出することができる。
【００１７】
また、本発明に係るレーダ装置によれば、パルス幅算出部が、内部クロックをＴｃ／（２×ｎ），２×Ｔｃ／（２×ｎ），・・・，（ｎ−１）×Ｔｃ／（２×ｎ）ずつ遅延させた（ｎ−１）の遅延内部クロックを生成し、測定対象体までの距離を測定可能な検出信号を入力している間だけ内部クロックおよび各遅延内部クロックの立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれカウント動作を実行すると共にカウントして求めたｎ個のカウント値の総和を算出し、この総和にＴｃ／（２×ｎ）を乗算して検出信号のパルス幅を算出することにより、検出信号のパルス幅をＴｃ／（２×ｎ）の高い分解能で算出することができる。
【００１８】
また、パルス幅算出部が総和にＴｃ／（２×ｎ）を乗算した値にＴｃ／（４×ｎ）を加算して検出信号のパルス幅を算出することにより、検出信号のパルス幅についての算出誤差を±Ｔｃ／（４×ｎ）の小さな範囲内に収めることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係るレーダ装置の最良の形態について、添付図面を参照して説明する。
【００２０】
最初に、レーダ装置１の構成について、図面を参照して説明する。
【００２１】
レーダ装置１は、図１に示すように、パルス生成部（本発明における変調信号生成部）２、搬送波生成部３、分配部４、変調部５、送信アンテナ６、受信アンテナ１１、ミキサ部（本発明における変調信号抽出部）１２、増幅部１３、コンパレータ部１４、検出信号生成部１５およびパルス幅算出部１６を備え、測定対象体（例えば車両）ＯＢとの間の距離Ｌを測定可能な検出信号Ｓｄを生成すると共に検出信号Ｓｄのパルス幅Ｔｗを算出可能に構成されている。
【００２２】
パルス生成部２は、内部に配設された水晶発振器（図示せず）から出力される内部クロックＣＬＫ（１周期：Ｔｃ）に基づいて、図１に示すように、パルス状のトリガ信号ＳTGを生成して検出信号生成部１５に出力する。また、パルス生成部２は、トリガ信号ＳTGに同期してパルス状のベースバンド信号（変調信号）ＳTBを生成して変調部５に出力する。また、パルス生成部２は、内部クロックＣＬＫをパルス幅算出部１６に出力する。搬送波生成部３は、一例として準ミリ波帯の所定周波数（例えば２４ＧＨｚ）の搬送波Ｓｃを連続して生成して分配部４に出力する。分配部４は、入力した搬送波Ｓｃを分配して変調部５およびミキサ部１２に出力する。変調部５は、入力したベースバンド信号ＳTBで搬送波Ｓｃを変調して高周波信号ＳTRを生成すると共に、生成した高周波信号ＳTRを送信アンテナ６から送信させる。一方、受信アンテナ１１は、送信アンテナ６を介して送信された高周波信号ＳTRのうちの車両ＯＢによって反射された高周波信号ＳTRを受信すると共に、高周波信号ＳRRとしてミキサ部１２に出力する。この場合、送信アンテナ６および受信アンテナ１１は、一例として、パッチアンテナで構成されている。
【００２３】
ミキサ部１２は、図１に示すように、入力した高周波信号ＳRRと分配部４から入力した搬送波Ｓｃとをミキシングしてダウンコンバートすることにより、高周波信号ＳRRからベースバンド信号ＳTBに対応する信号成分をベースバンド信号ＳRBとして抽出して増幅部１３に出力する。増幅部１３は、同図に示すように、入力したベースバンド信号ＳRBを増幅してコンパレータ部１４に出力する。コンパレータ部１４は、入力したベースバンド信号ＳRBを基準電源の基準電圧Ｖｒと比較して、ベースバンド信号ＳRBを波形整形して検出信号生成部１５に出力する。これにより、ベースバンド信号ＳRBに含まれている基準電圧Ｖｒを下回るノイズ成分がベースバンド信号ＳRBから除去される。
【００２４】
検出信号生成部１５は、トリガ信号ＳTGと波形整形されたベースバンド信号ＳRBとに基づいて、検出信号Ｓｄを生成して出力する。具体的には、検出信号生成部１５は、例えば、ＲＳフリップフロップ（図示せず）を備えて構成され、トリガ信号ＳTGの入力に同期して（一例としてトリガ信号ＳTGの立ち上がりエッジに同期して）ＲＳフリップフロップの出力信号をセットし、ベースバンド信号ＳRBの入力に同期して（一例としてベースバンド信号ＳRBの立ち上がりエッジに同期して）ＲＳフリップフロップの出力信号をリセットすることにより、トリガ信号ＳTGの入力に同期して立ち上がり、ベースバンド信号ＳRBの入力に同期して立ち下がる検出信号Ｓｄを生成する。この構成により、検出信号Ｓｄのパルス幅Ｔｗは、送信アンテナ６から送信された高周波信号ＳTRが車両ＯＢに達して戻ってくるまでの時間と同一の時間となる。
【００２５】
パルス幅算出部１６は、図２に示すように、遅延回路ＤＬ１、ｎ個のカウンタ回路ＣＮＴ１１〜ＣＮＴ１ｎ、および演算回路１６ａを備え、入力した検出信号Ｓｄのパルス幅Ｔｗを算出する。遅延回路ＤＬ１は、それぞれ同一の遅延時間（Ｔｃ／ｎ）（ｎは２以上の自然数。以下、同様）に規定された（ｎ−１）個の遅延素子ＤＬ１１〜ＤＬ１ｎ−１を備えると共に、各遅延素子ＤＬ１１〜ＤＬ１ｎ−１がこの順序で直列に接続されて構成されている。この構成により、遅延回路ＤＬ１は、遅延素子ＤＬ１１側から入力した検出信号ＳｄをＴｃ／ｎ，２×Ｔｃ／ｎ，・・・，（ｎ−１）×Ｔｃ／ｎずつ遅延させた（ｎ−１）の遅延検出信号Ｓｄ２〜Ｓｄｎを出力する。各カウンタ回路ＣＮＴ１１〜ＣＮＴ１ｎは、それぞれのクロック端子に内部クロックＣＬＫが入力され、内部クロックＣＬＫの一方のエッジ（一例として立ち上がりエッジ）に同期してカウント（アップ）動作可能に構成されている。また、各カウンタ回路ＣＮＴ１１〜ＣＮＴ１ｎは、検出信号Ｓｄ、遅延検出信号Ｓｄ２，Ｓｄ３，・・・，Ｓｄｎがイネーブル端子（同図中ではＥＮ）にそれぞれ入力されている。この構成により、各カウンタ回路ＣＮＴ１１〜ＣＮＴ１ｎは、検出信号Ｓｄ、遅延検出信号Ｓｄ２，Ｓｄ３，・・・，Ｓｄｎがそれぞれ入力されている間だけ内部クロックＣＬＫに同期してカウント動作を実行して、検出信号Ｓｄ、遅延検出信号Ｓｄ２，Ｓｄ３，・・・，Ｓｄｎのパルス幅に応じた（ほぼ比例した）カウント値Ｄ１〜Ｄｎをそれぞれ出力する。演算回路１６ａは、例えばＣＰＵで構成されて、各カウント値Ｄ１〜Ｄｎの総和Ｄｓｕｍを算出する。また、演算回路１６ａは、算出した総和ＤｓｕｍにＴｃ／ｎを乗算すると共に、乗算して得た値にＴｃ／（２×ｎ）を加算することにより、検出信号Ｓｄのパルス幅Ｔｗを算出する。また、演算回路１６ａは、算出したパルス幅Ｔｗを示すパルス幅データＤｔｗを出力する。
【００２６】
次に、レーダ装置１の全体的な動作について図１，３〜６を参照して説明する。なお、発明の理解を容易にするために、一例として、ｎ＝４の場合、つまり、パルス幅算出部１６が、４個のカウンタ回路ＣＮＴ１１〜ＣＮＴ１４と、３個の遅延素子ＤＬ１１〜ＤＬ１３で構成された遅延回路ＤＬ１とを備えて構成された例について説明する。
【００２７】
このレーダ装置１では、図１に示すように、パルス生成部２が、トリガ信号ＳTGを生成して検出信号生成部１５に出力すると共に、トリガ信号ＳTGに同期して生成したベースバンド信号ＳTBを変調部５に出力する。この際に、検出信号生成部１５は、パルス生成部２から入力したトリガ信号ＳTGに同期して検出信号Ｓｄの生成を開始する。一方、変調部５は、パルス生成部２から入力したベースバンド信号ＳTBで分配部４から出力された搬送波Ｓｃを変調して高周波信号ＳTRを生成して、送信アンテナ６に出力する。これにより、送信アンテナ６から高周波信号ＳTRが送信される。
【００２８】
一方、受信アンテナ１１は、パルス生成部２によるベースバンド信号ＳTB（つまりトリガ信号ＳTG）の出力から所定時間Ｔ１経過後に、車両ＯＢによって反射された高周波信号ＳTRを入力する。この場合、所定時間Ｔ１は、高周波信号ＳTRがレーダ装置１と車両ＯＢとの間の距離Ｌを往復する時間、つまり距離Ｌの２倍の距離（２×Ｌ）を伝搬するのに必要とされる時間を意味する。
【００２９】
次いで、ミキサ部１２は、受信アンテナ１１から入力した高周波信号ＳRRと搬送波Ｓｃとをミキシングすることにより、ベースバンド信号ＳRBを抽出する。次いで、ミキサ部１２から出力されたベースバンド信号ＳRBは、増幅部１３によって増幅されると共に、コンパレータ部１４によって波形整形された後に、検出信号生成部１５に入力される。続いて、検出信号生成部１５は、入力したベースバンド信号ＳRBに同期してＲＳフリップフロップの出力信号をリセットすることにより、検出信号Ｓｄの出力を停止する。これにより、検出信号生成部１５は、所定時間Ｔ１と同等のパルス幅Ｔｗを有する検出信号Ｓｄを出力する。
【００３０】
一方、パルス幅算出部１６では、遅延回路ＤＬ１が、検出信号生成部１５によって生成された検出信号ＳｄをＴｃ／４，２×Ｔｃ／４，３×Ｔｃ／４ずつ遅延させて、遅延検出信号Ｓｄ２，Ｓｄ３，Ｓｄ４を生成する。カウンタ回路ＣＮＴ１１は、検出信号Ｓｄを入力している間だけ内部クロックＣＬＫに同期してカウント動作を実行することにより、検出信号Ｓｄのパルス幅を示すカウント値Ｄ１を出力する。また、カウンタ回路ＣＮＴ１２，ＣＮＴ１３，ＣＮＴ１４は、遅延検出信号Ｓｄ２，Ｓｄ３，Ｓｄ４をそれぞれ入力している間だけ内部クロックＣＬＫに同期してカウント動作を実行することにより、遅延検出信号Ｓｄ２，Ｓｄ３，Ｓｄ４のパルス幅を示すカウント値Ｄ２，Ｄ３．Ｄ４をそれぞれ出力する。
【００３１】
この場合、図３に示すように、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における最初の４分の１の区間（同図中において斜線で示す区間）に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ）以上（ｍ×Ｔｃ＋Ｔｃ／４）未満のときは（ｍは自然数。以下、同様）、各遅延検出信号Ｓｄ２〜Ｓｄ４のいずれの立ち下がりエッジも、検出信号Ｓｄの立ち下がりエッジが属する同一の内部クロックＣＬＫの１周期の区間内に含まれる。したがって、図３に示すように、一例としてｍ＝３のときは、各カウンタ回路ＣＮＴ１１〜ＣＮＴ１４は、いずれも、同図において○印を付したタイミングで内部クロックＣＬＫの立ち上がりエッジに同期してカウント動作をそれぞれ３回実行する。このため、各カウント値Ｄ１〜Ｄ４はいずれも３になる。一方、図４に示すように、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における２番目の４分の１の区間（同図中において斜線で示す区間）に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ＋Ｔｃ／４）以上（ｍ×Ｔｃ＋Ｔｃ／２）未満のときは、各遅延検出信号Ｓｄ２〜Ｓｄ３の立ち下がりエッジは、検出信号Ｓｄの立ち下がりエッジが属する同一の内部クロックＣＬＫの１周期の区間内に含まれるが、遅延検出信号Ｓｄ４の立ち下がりエッジは、内部クロックＣＬＫの次の１周期の区間内に含まれる。このため、同図に示すように、一例としてｍ＝３のときは、各カウンタ回路ＣＮＴ１１〜ＣＮＴ１３は、いずれも、同図において○印を付したタイミングで内部クロックＣＬＫの立ち上がりエッジに同期してカウント動作を３回実行する。このため、各カウント値Ｄ１〜Ｄ３は、いずれも３になる。一方、カウンタ回路ＣＮＴ１４は、同図において○印を付したタイミングで内部クロックＣＬＫの立ち上がりエッジに同期してカウント動作を４回実行するため、カウント値Ｄ４は４になる。
【００３２】
同様にして、図５に示すように、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における３番目の４分の１の区間（同図中において斜線で示す区間）に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ＋Ｔｃ／２）以上（ｍ×Ｔｃ＋Ｔｃ×３／４）未満のときは、遅延検出信号Ｓｄ２の立ち下がりエッジは、検出信号Ｓｄの立ち下がりエッジが属する同一の内部クロックＣＬＫの１周期の区間内に含まれるが、他の遅延検出信号Ｓｄ３〜Ｓｄ４の立ち下がりエッジは、内部クロックＣＬＫの次の１周期の区間内にそれぞれ含まれる。このため、同図に示すように、一例としてｍ＝３のときは、各カウンタ回路ＣＮＴ１１〜ＣＮＴ１２は、いずれも、同図において○印を付したタイミングで内部クロックＣＬＫの立ち上がりエッジに同期してカウント動作を３回実行する。このため、各カウント値Ｄ１〜Ｄ２は、いずれも３になる。一方、カウンタ回路ＣＮＴ１３〜ＣＮＴ１４は、同図において○印を付したタイミングで内部クロックＣＬＫの立ち上がりエッジに同期して１回多くカウント動作を実行するため、各カウント値Ｄ３，Ｄ４は４になる。また、図６に示すように、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における最後の４分の１の区間（同図中において斜線で示す区間）に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ＋Ｔｃ×３／４）以上（（ｍ＋１）×Ｔｃ）未満のときは、すべての遅延検出信号Ｓｄ２〜Ｓｄ４の立ち下がりエッジは、検出信号Ｓｄの立ち下がりエッジが含まれる内部クロックＣＬＫの１周期の区間の次の１周期の区間内に含まれる。このため、同図に示すように、一例としてｍ＝３のときは、カウンタ回路ＣＮＴ１１は、同図において○印を付したタイミングで内部クロックＣＬＫの立ち上がりエッジに同期してカウント動作を３回実行する。このため、カウント値Ｄ１は３となる。一方、各カウンタ回路ＣＮＴ１２〜ＣＮＴ１４は、同図において○印を付したタイミングで内部クロックＣＬＫの立ち上がりエッジに同期して１回多くカウント動作を実行するため、各カウント値Ｄ２，Ｄ３，Ｄ４は４になる。
【００３３】
演算回路１６ａは、このようにして各カウンタ回路ＣＮＴ１１〜ＣＮＴ１４から出力される各カウント値Ｄ１〜Ｄ４の総和Ｄｓｕｍを算出すると共に、この総和ＤｓｕｍにＴｃ／４を乗算し、さらにＴｃ／（２×４）を加算することにより、検出信号Ｓｄのパルス幅Ｔｗを算出する。具体的には、検出信号Ｓｄのパルス幅が図３に示す長さのときは、各カウント値Ｄ１〜Ｄ４の総和Ｄｓｕｍが１２のため、演算回路１６ａは、検出信号Ｓｄのパルス幅Ｔｗを３．１２５×Ｔｃ（＝１２×Ｔｃ／４＋Ｔｃ／８）と算出する。また、検出信号Ｓｄのパルス幅が図４に示す長さのときは、各カウント値Ｄ１〜Ｄ４の総和Ｄｓｕｍが１３のため、演算回路１６ａは、検出信号Ｓｄのパルス幅Ｔｗを３．３７５×Ｔｃ（１３×Ｔｃ／４＋Ｔｃ／８）と算出する。また、検出信号Ｓｄのパルス幅が図５に示す長さのときは、各カウント値Ｄ１〜Ｄ４の総和Ｄｓｕｍが１４のため、演算回路１６ａは、検出信号Ｓｄのパルス幅Ｔｗを３．６２５×Ｔｃ（１４×Ｔｃ／４＋Ｔｃ／８）と算出する。また、検出信号Ｓｄのパルス幅が図６に示す長さのときは、各カウント値Ｄ１〜Ｄ４の総和Ｄｓｕｍが１５のため、演算回路１６ａは、検出信号Ｓｄのパルス幅Ｔｗを３．８７５×Ｔｃ（１５×Ｔｃ／４＋Ｔｃ／８）と算出する。したがって、パルス幅算出部１６は、Ｔｃ／４（検出信号Ｓｄおよび各遅延検出信号Ｓｄ２，Ｓｄ３，Ｓｄ４間の各位相差）の高い分解能で、しかもこの位相差（遅延素子ＤＬ１１〜ＤＬ１３の遅延時間Ｔｃ／４）の１／２の時間（＝Ｔｃ／８）を加算することによって±Ｔｃ／８の誤差内で検出信号Ｓｄのパルス幅Ｔｗを算出する。また、パルス幅算出部１６は、算出したパルス幅Ｔｗを示すパルス幅データＤｔｗを外部に出力する。この後、外部装置が、レーダ装置１から出力されたパルス幅データＤｔｗをそのまま利用して、パルス幅データＤｔｗの１／２の時間と光速とに基づいて、レーダ装置１と車両ＯＢとの間の距離Ｌを算出する。
【００３４】
このように、このレーダ装置１によれば、パルス幅算出部１６が、車両ＯＢまでの距離Ｌを測定可能な検出信号Ｓｄに基づいて、この検出信号Ｓｄを基準として位相がＴｃ／ｎずつずれた（ｎ−１）個の遅延検出信号Ｓｄ２，Ｓｄ３，・・・，Ｓｄｎを生成し、検出信号Ｓｄおよび各遅延検出信号Ｓｄ２，Ｓｄ３，・・・，Ｓｄｎの各パルス幅を内部クロックＣＬＫに同期してｎ個のカウンタ回路ＣＮＴ１１，ＣＮＴ１２，・・・，ＣＮＴ１ｎを用いてカウントすると共にカウントして求めたｎ個のカウント値Ｄ１，Ｄ２，・・・，Ｄｎの総和Ｄｓｕｍを算出し、この総和ＤｓｕｍにＴｃ／ｎを乗算して検出信号Ｓｄのパルス幅Ｔｗを算出することにより、検出信号Ｓｄのパルス幅ＴｗをＴｃ／ｎの高い分解能で算出することができる。また、このレーダ装置１によれば、さらに、パルス幅算出部１６が総和ＤｓｕｍにＴｃ／ｎを乗算した値に時間Ｔｃ／（２×ｎ）を加算することにより、±Ｔｃ／（２×ｎ）の誤差範囲内で検出信号Ｓｄのパルス幅Ｔｗを算出することができる。したがって、レーダ装置１によれば、近距離（例えば数十センチ）の測定対象体（例えば、車両ＯＢ）までの距離を検出するレーダ装置として使用したとしても、測定対象体までの距離を精度良く算出することができる。
【００３５】
なお、本発明は、上記の構成に限定されない。例えば、上記のレーダ装置１では、パルス幅算出部１６として、内部クロックＣＬＫの一方のエッジ（立ち上がりエッジまたは立ち下がりエッジ。一例として立ち上がりエッジ）に同期してカウント動作を実行するカウンタ回路ＣＮＴ１１〜ＣＮＴ１ｎを採用した例について説明したが、内部クロックＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期してカウント動作を実行するカウンタ回路ＣＮＴ２１，ＣＮＴ２２，・・・，ＣＮＴ２ｎで構成された図７に示すパルス幅算出部２２を採用してレーダ装置２１（図１参照）を構成することもできる。
【００３６】
このレーダ装置２１では、図１に示すように、パルス幅算出部１６に代えてパルス幅算出部２２が採用されているのを除いて、他の構成はレーダ装置１と同一に構成されている。このため、レーダ装置１と同一の構成については、同一の符号を付して重複する説明を省略し、レーダ装置１と相違する構成、つまりパルス幅算出部２２について主として説明する。
【００３７】
パルス幅算出部２２は、図７に示すように、遅延回路ＤＬ２、ｎ個のカウンタ回路ＣＮＴ２１〜ＣＮＴ２ｎ、および演算回路２２ａを備え、入力した検出信号Ｓｄのパルス幅Ｔｗを算出する。遅延回路ＤＬ２は、それぞれ同一の遅延時間（Ｔｃ／（２×ｎ））に規定された（ｎ−１）個の遅延素子ＤＬ２１〜ＤＬ２ｎ−１を備えると共に、各遅延素子ＤＬ２１〜ＤＬ２ｎ−１がこの順序で直列に接続されて構成されている。この構成により、遅延回路ＤＬ２は、遅延素子ＤＬ２１側から入力した検出信号ＳｄをＴｃ／（２×ｎ），２×Ｔｃ／（２×ｎ），・・・，（ｎ−１）×Ｔｃ／（２×ｎ）ずつ遅延させた（ｎ−１）の遅延検出信号Ｓｄ２〜Ｓｄｎを出力する。各カウンタ回路ＣＮＴ２１〜ＣＮＴ２ｎは、それぞれカウンタＡ、カウンタＢおよびインバータＣを備えて構成されている。カウンタＡは、検出信号Ｓｄまたは各遅延検出信号Ｓｄ２〜Ｓｄｎがイネーブル端子に入力されると共に、内部クロックＣＬＫがクロック端子に直接入力されて、検出信号Ｓｄを入力している間だけ内部クロックＣＬＫの一方のエッジ（一例として立ち上がりエッジ）に同期してカウント動作を実行する。これにより、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２ｎの各カウンタＡは、検出信号Ｓｄのパルス幅を示すカウント値（Ｄ１１，Ｄ２１，・・・，Ｄｎ１）を出力する。一方、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２ｎの各カウンタＢは、検出信号Ｓｄまたは各遅延検出信号Ｓｄ２〜Ｓｄｎがイネーブル端子に入力されると共に、インバータＣによって反転させられた内部クロックＣＬＫがクロック端子に入力されて、検出信号Ｓｄを入力している間だけ内部クロックＣＬＫの他方のエッジ（一例として立ち下がりエッジ）に同期してカウント動作を実行する。これにより、カウンタＢは、検出信号Ｓｄのパルス幅を示すカウント値（Ｄ１２，Ｄ２２，・・・，Ｄｎ２）を出力する。演算回路２２ａは、例えばＣＰＵで構成されて、各カウント値Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，・・・，Ｄｎ１，Ｄｎ２の総和Ｄｓｕｍを算出する。また、演算回路２２ａは、算出した総和ＤｓｕｍにＴｃ／（２×ｎ）を乗算すると共に、乗算して得た値にＴｃ／（４×ｎ）を加算する。これにより、演算回路２２ａは、検出信号Ｓｄのパルス幅Ｔｗを算出する。また、演算回路２２ａは、算出したパルス幅Ｔｗを示すパルス幅データＤｔｗを出力する。
【００３８】
次に、レーダ装置２１の全体的な動作について図７〜１１を参照して説明する。なお、発明の理解を容易にするために、一例として、ｎ＝４の場合、つまり、パルス幅算出部２２が、４個のカウンタ回路ＣＮＴ２１ＣＮＴ２４と、３個の遅延素子ＤＬ２１〜ＤＬ２３で構成された遅延回路ＤＬ２とを備えて構成された例について説明する。
【００３９】
このレーダ装置２１では、図１に示すように、レーダ装置１と同様にして、パルス生成部２、搬送波生成部３、分配部４、変調部５、ミキサ部１２、増幅部１３、コンパレータ部１４および検出信号生成部１５が作動して、検出信号生成部１５が検出信号Ｓｄを出力する。
【００４０】
この場合、パルス幅算出部２２では、遅延回路ＤＬ２が、検出信号ＳｄをＴｃ／（２×４），２×Ｔｃ／（２×４），３×Ｔｃ／（２×４）ずつ遅延させて、遅延検出信号Ｓｄ２，Ｓｄ３，Ｓｄ４を生成する。この際に、カウンタ回路ＣＮＴ２１では、カウンタＡが、内部クロックＣＬＫの立ち上がりエッジに同期してカウント動作を実行して、検出信号Ｓｄのパルス幅を示すカウント値Ｄ１１を出力する。また、カウンタＢは、内部クロックＣＬＫの立ち下がりエッジに同期してカウント動作を実行して、検出信号Ｓｄのパルス幅を示すカウント値Ｄ１２を出力する。同様にして、各カウンタ回路ＣＮＴ２２，ＣＮＴ２３，ＣＮＴ２４では、それぞれのカウンタＡが、内部クロックＣＬＫの立ち上がりエッジに同期してそれぞれカウント動作を実行して、遅延検出信号Ｓｄ２，Ｓｄ３，Ｓｄ４のパルス幅を示すカウント値Ｄ２１，Ｄ３１，Ｄ４１をそれぞれ出力する。また、それぞれのカウンタＢが、内部クロックＣＬＫの立ち下がりエッジに同期してカウント動作を実行して、遅延検出信号Ｓｄ２，Ｓｄ３，Ｓｄ４のパルス幅を示すカウント値Ｄ２２，Ｄ３２，Ｄ４２をそれぞれ出力する。
【００４１】
この場合、図８に示すように、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における最初の８分の１の区間（同図中において斜線で示す区間）に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ）以上（ｍ×Ｔｃ＋Ｔｃ／８）未満のときは、各遅延検出信号Ｓｄ２〜Ｓｄ４の各立ち下がりエッジは、検出信号Ｓｄの立ち下がりエッジが属する同一の内部クロックＣＬＫの半周期（１周期の前半の半周期）内に含まれる。したがって、同図に示すように、一例としてｍ＝３のときは、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４では、各カウンタＡ，Ｂが同図において○印を付したタイミングで（内部クロックＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して）カウント動作をそれぞれ３回実行する。この結果、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，・・・，Ｄ４１，Ｄ４２は、いずれも３になる。したがって、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値の合計は、図８において○印を付したように、それぞれ６になる。
【００４２】
また、図９に示すように、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における２番目の８分の１の区間（同図中において斜線で示す区間）に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ＋Ｔｃ／８）以上（ｍ×Ｔｃ＋Ｔｃ／４）未満のときは、遅延検出信号Ｓｄ２，Ｓｄ３の各立ち下がりエッジは、検出信号Ｓｄの立ち下がりエッジが属する同一の内部クロックＣＬＫの半周期内に含まれる。一方、遅延検出信号Ｓｄ４の立ち下がりエッジは、検出信号Ｓｄの立ち下がりエッジが含まれる内部クロックＣＬＫの半周期の次の半周期内に含まれる。したがって、カウンタ回路ＣＮＴ２４におけるカウンタＢのみがカウント動作を４回実行し、他のカウンタＡ，Ｂはカウント動作を３回実行する。この結果、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，・・・，Ｄ４１，Ｄ４２は、カウント値Ｄ４２のみが４になり、それ以外は３になる。したがって、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値の合計は、図９において○印を付したように、カウンタ回路ＣＮＴ２１〜ＣＮＴ２３がそれぞれ６で、カウンタ回路ＣＮＴ２４が７になる。
【００４３】
また、図１０に示すように、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における３番目の８分の１の区間（同図中において斜線で示す区間）に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ＋Ｔｃ／４）以上（ｍ×Ｔｃ＋Ｔｃ×３／８）未満のときは、遅延検出信号Ｓｄ２の立ち下がりエッジは、検出信号Ｓｄの立ち下がりエッジが属する同一の内部クロックＣＬＫの半周期内に含まれる。一方、遅延検出信号Ｓｄ３の立ち下がりエッジは、遅延検出信号Ｓｄ４と同様にして検出信号Ｓｄの立ち下がりエッジが含まれる内部クロックＣＬＫの半周期の次の半周期内に含まれる。したがって、カウンタ回路ＣＮＴ２３におけるカウンタＢがカウンタ回路ＣＮＴ２４におけるカウンタＢと同様にしてカウント動作を４回実行する。なお、他のカウンタＡ，Ｂのカウント動作は３回のままである。この結果、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，・・・，Ｄ４１，Ｄ４２は、カウント値Ｄ３２，Ｄ４２が４になり、それ以外は３になる。したがって、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値の合計は、図１０において○印を付したように、カウンタ回路ＣＮＴ２１，ＣＮＴ２２がそれぞれ６で、カウンタ回路ＣＮＴ２３，ＣＮＴ２４がそれぞれ７になる。
【００４４】
また、図１１に示すように、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における４番目の８分の１の区間（同図中において斜線で示す区間）に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ＋Ｔｃ×３／８）以上（ｍ×Ｔｃ＋Ｔｃ／２）未満のときは、各遅延検出信号Ｓｄ２〜Ｓｄ４の立ち下がりエッジは、検出信号Ｓｄの立ち下がりエッジが含まれる内部クロックＣＬＫの半周期の次の半周期内に含まれる。したがって、カウンタ回路ＣＮＴ２２におけるカウンタＢがカウンタ回路ＣＮＴ２３，ＣＮＴ２４におけるカウンタＢと同様にしてカウント動作を４回実行する。なお、他のカウンタＡ，Ｂのカウント動作は３回のままである。この結果、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，・・・，Ｄ４１，Ｄ４２は、カウント値Ｄ２２，３２，Ｄ４２が４になり、それ以外は３になる。したがって、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値の合計は、図１１において○印を付したように、カウンタ回路ＣＮＴ２１が６で、カウンタ回路ＣＮＴ２２，ＣＮＴ２３，ＣＮＴ２４がそれぞれ７になる。
【００４５】
以下、図示はしないが、上述したように、検出信号Ｓｄのパルス幅Ｔｗが長くなることによって検出信号Ｓｄの立ち下がりエッジが含まれる内部クロックＣＬＫの１周期Ｔｃ内における８分の１の区間が１つずつシフトするに従い、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，・・・，Ｄ４１，Ｄ４２の合計が１つずつ増加する。具体的には、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における５番目の８分の１の区間に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ＋Ｔｃ／２）以上（ｍ×Ｔｃ＋Ｔｃ×５／８）未満のときは、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値の合計は、それぞれ７になる。また、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における６番目の８分の１の区間に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ＋Ｔｃ×５／８）以上（ｍ×Ｔｃ＋Ｔｃ×６／８）未満のときは、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値の合計は、カウンタ回路ＣＮＴ２１〜ＣＮＴ２３がそれぞれ７で、カウンタ回路ＣＮＴ２４が８になる。また、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における７番目の８分の１の区間に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ＋Ｔｃ×６／８）以上（ｍ×Ｔｃ＋Ｔｃ×７／８）未満のときは、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値の合計は、カウンタ回路ＣＮＴ２１，ＣＮＴ２２がそれぞれ７で、カウンタ回路ＣＮＴ２３，ＣＮＴ２４がそれぞれ８になる。また、検出信号Ｓｄの立ち下がりエッジが内部クロックＣＬＫの１周期Ｔｃ内における最後の８分の１の区間に含まれているとき、つまり検出信号Ｓｄのパルス幅が（ｍ×Ｔｃ＋Ｔｃ×７／８）以上（ｍ×Ｔｃ＋Ｔｃ）未満のときは、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウンタＡ，Ｂのカウント値の合計は、カウンタ回路ＣＮＴ２１が７で、カウンタ回路ＣＮＴ２２〜ＣＮＴ２４がそれぞれ８になる。
【００４６】
演算回路２２ａは、このようにして各カウンタ回路ＣＮＴ２１〜ＣＮＴ２４から出力される各カウント値Ｄ１１〜Ｄ４２の総和Ｄｓｕｍを算出すると共に、この総和ＤｓｕｍにＴｃ／（２×４）を乗算し、さらにＴｃ／（４×４）を加算することにより、検出信号Ｓｄのパルス幅Ｔｗを算出する。具体的には、検出信号Ｓｄのパルス幅が図８に示す長さのとき、つまり検出信号Ｓｄのパルス幅が（３×Ｔｃ）以上（３×Ｔｃ＋Ｔｃ／８）未満のときは、各カウント値Ｄ１１〜Ｄ４２の総和Ｄｓｕｍは３×８＝２４のため、演算回路２２ａは、検出信号Ｓｄのパルス幅Ｔｗを３．０６２５×Ｔｃ（＝２４×Ｔｃ／８＋Ｔｃ／１６）と算出する。また、検出信号Ｓｄのパルス幅が図９に示す長さのとき、つまり検出信号Ｓｄのパルス幅が（３×Ｔｃ＋Ｔｃ／８）以上（３×Ｔｃ＋Ｔｃ×１／４）未満のときは、各カウント値Ｄ１１〜Ｄ４２の総和Ｄｓｕｍは３×７＋４＝２５のため、演算回路２２ａは、検出信号Ｓｄのパルス幅Ｔｗを３．１８７５×Ｔｃ（＝２５×Ｔｃ／８＋Ｔｃ／１６）と算出する。また、検出信号Ｓｄのパルス幅が（３×Ｔｃ＋Ｔｃ／４）以上（３×Ｔｃ＋Ｔｃ×３／８）未満のときは、各カウント値Ｄ１１〜Ｄ４２の総和Ｄｓｕｍは３×６＋４×２＝２６のため、演算回路２２ａは、検出信号Ｓｄのパルス幅Ｔｗを３．３１２５×Ｔｃ（＝２６×Ｔｃ／８＋Ｔｃ／１６）と算出する。また、検出信号Ｓｄのパルス幅が（３×Ｔｃ＋Ｔｃ×３／８）以上（３×Ｔｃ＋Ｔｃ／２）未満のときは、各カウント値Ｄ１１〜Ｄ４２の総和Ｄｓｕｍは３×５＋４×３＝２７のため、演算回路２２ａは、検出信号Ｓｄのパルス幅Ｔｗを３．４３７５×Ｔｃ（＝２７×Ｔｃ／８＋Ｔｃ／１６）と算出する。
【００４７】
また、検出信号Ｓｄのパルス幅が（３×Ｔｃ＋Ｔｃ／２）以上（３×Ｔｃ＋Ｔｃ×５／８）未満のときは、各カウント値Ｄ１１〜Ｄ４２の総和Ｄｓｕｍは３×４＋４×４＝２８のため、演算回路２２ａは、検出信号Ｓｄのパルス幅Ｔｗを３．５６２５×Ｔｃ（＝２８×Ｔｃ／８＋Ｔｃ／１６）と算出する。また、検出信号Ｓｄのパルス幅が（３×Ｔｃ＋Ｔｃ×５／８）以上（３×Ｔｃ＋Ｔｃ×６／８）未満のときは、各カウント値Ｄ１１〜Ｄ４２の総和Ｄｓｕｍは３×３＋４×５＝２９のため、演算回路２２ａは、検出信号Ｓｄのパルス幅Ｔｗを３．６８７５×Ｔｃ（＝２９×Ｔｃ／８＋Ｔｃ／１６）と算出する。また、検出信号Ｓｄのパルス幅が（３×Ｔｃ＋Ｔｃ×６／８）以上（３×Ｔｃ＋Ｔｃ×７／８）未満のときは、各カウント値Ｄ１１〜Ｄ４２の総和Ｄｓｕｍは３×２＋４×６＝３０のため、演算回路２２ａは、検出信号Ｓｄのパルス幅Ｔｗを３．８１２５×Ｔｃ（＝３０×Ｔｃ／８＋Ｔｃ／１６）と算出する。さらに、検出信号Ｓｄのパルス幅が（３×Ｔｃ＋Ｔｃ×７／８）以上（３×Ｔｃ＋Ｔｃ）未満のときは、各カウント値Ｄ１１〜Ｄ４２の総和Ｄｓｕｍは３×１＋４×７＝３１のため、演算回路２２ａは、検出信号Ｓｄのパルス幅Ｔｗを３．９３７５×Ｔｃ（＝３１×Ｔｃ／８＋Ｔｃ／１６）と算出する。したがって、パルス幅算出部２２は、Ｔｃ／８（検出信号Ｓｄおよび各遅延検出信号Ｓｄ２，Ｓｄ３，Ｓｄ４間の位相差）の高い分解能で検出信号Ｓｄのパルス幅Ｔｗを算出することができ、しかもこの位相差（遅延素子ＤＬ２１〜ＤＬ２３の遅延時間Ｔｃ／８）の１／２の時間（＝Ｔｃ／１６）を加算することによって±Ｔｃ／１６の誤差内で検出信号Ｓｄのパルス幅Ｔｗを算出することができる。したがって、このレーダ装置２１によれば、近距離（例えば数十センチ）の測定対象体までの距離を検出するレーダ装置として使用したとしても、測定対象体までの距離を一層精度良く算出することができる。
【００４８】
また、上記の構成では、検出信号Ｓｄを遅延させることにより、検出信号Ｓｄのパルス幅の分解能を高める構成について説明したが、内部クロックＣＬＫを遅延させることによって検出信号Ｓｄのパルス幅の分解能を高めるパルス幅算出部３２（図１２参照）を用いてレーダ装置３１を構成することもできる。
【００４９】
このレーダ装置３１は、図１に示すように、パルス幅算出部１６に代えてパルス幅算出部３２を使用する構成を除きレーダ装置１と同一に構成されている。このため、レーダ装置１と同一の構成については、同一の符号を付して重複する説明を省略し、レーダ装置１と相違する構成、つまりパルス幅算出部３２についてのみ説明する。
【００５０】
パルス幅算出部３２は、図１２に示すように、遅延回路ＤＬ１、ｎ個のカウンタ回路ＣＮＴ１１〜ＣＮＴ１ｎ、および演算回路１６ａを備え、入力した検出信号Ｓｄのパルス幅Ｔｗを算出する。なお、パルス幅算出部１６と同一の構成については同一の符号を付して重複する説明を省略する。遅延回路ＤＬ１は、遅延素子ＤＬ１１側から入力した内部クロックＣＬＫをＴｃ／（２×ｎ），２×Ｔｃ／（２×ｎ），・・・，（ｎ−１）×Ｔｃ／（２×ｎ）ずつ遅延させた（ｎ−１）の遅延内部クロックＣＬＫ２〜ＣＬＫｎを出力する。各カウンタ回路ＣＮＴ１１〜ＣＮＴ１ｎは、それぞれのイネーブル端子に検出信号Ｓｄがそれぞれ入力されている。また、各カウンタ回路ＣＮＴ１１〜ＣＮＴ１ｎでは、内部クロックＣＬＫ、遅延内部クロックＣＬＫ２，ＣＬＫ３，・・・，ＣＬＫｎがクロック端子にそれぞれ入力されている。この構成により、各カウンタ回路ＣＮＴ１１〜ＣＮＴ１ｎは、検出信号Ｓｄがそれぞれ入力されている間だけ内部クロックＣＬＫまたは遅延内部クロックＣＬＫ２，ＣＬＫ３，・・・，ＣＬＫｎの立ち上がりエッジに同期してカウント動作を実行して、検出信号Ｓｄのパルス幅に応じたカウント値Ｄ１〜Ｄｎをそれぞれ出力する。
【００５１】
次に、パルス幅算出部３２の動作について説明する。なお、一例として、ｎ＝４の場合、つまり、パルス幅算出部３２が、４個のカウンタ回路ＣＮＴ１１〜ＣＮＴ１４と、３個の遅延素子ＤＬ１１〜ＤＬ１３とを備えて構成された例について説明する。
【００５２】
このパルス幅算出部３２では、図１３に示すように、各カウンタ回路ＣＮＴ１１〜ＣＮＴ１４に供給される内部クロックＣＬＫ，遅延内部クロックＣＬＫ２，ＣＬＫ３，ＣＬＫ４は、それぞれの位相がＴｃ／４ずつずれた構成となる。このため、内部クロックの周波数を４倍まで高くした状態と等価となる。したがって、演算回路１６ａが各カウンタ回路ＣＮＴ１１〜ＣＮＴ１４のカウント値Ｄ１，Ｄ２，・・・，Ｄ４の総和Ｄｓｕｍを算出し、この総和ＤｓｕｍにＴｃ／ｎを乗算して検出信号Ｓｄのパルス幅Ｔｗを算出することにより、検出信号Ｓｄのパルス幅ＴｗをＴｃ／４（内部クロックＣＬＫおよび各遅延内部クロックＣＬＫ２，ＣＬＫ３，ＣＬＫ４の位相差）の高い分解能で算出することができる。加えて、演算回路１６ａが、総和ＤｓｕｍにＴｃ／ｎを乗算した値に、この位相差（遅延素子ＤＬ１１〜ＤＬ１３の遅延時間Ｔｃ／４）の１／２の時間（＝Ｔｃ／８）を加算することによって±Ｔｃ／８の誤差内で検出信号Ｓｄのパルス幅Ｔｗを算出することができる。
【００５３】
また、内部クロックＣＬＫを遅延させる構成をパルス幅算出部２２に対して適用することにより、図１４に示すパルス幅算出部４２を構成することができ、このパルス幅算出部４２を用いてレーダ装置４１（図１参照）を構成することもできる。このレーダ装置４１は、パルス幅算出部１６に代えてパルス幅算出部４２を使用する構成を除きレーダ装置１と同一に構成されている。したがって、同一の構成については同一の符号を付して重複する説明を省略し、相違するパルス幅算出部４２についてのみ説明する。パルス幅算出部４２は、遅延回路ＤＬ２、ｎ個のカウンタ回路ＣＮＴ２１〜ＣＮＴ２ｎ、および演算回路２２ａを備えている。なお、パルス幅算出部２２と同一の構成については同一の符号を付して重複する説明を省略する。遅延回路ＤＬ２は、遅延素子ＤＬ２１側から入力した内部クロックＣＬＫをＴｃ／（２×ｎ），２×Ｔｃ／（２×ｎ），・・・，（ｎ−１）×Ｔｃ／（２×ｎ）ずつ遅延させた（ｎ−１）の遅延内部クロックＣＬＫ２〜ＣＬＫｎを出力する。各カウンタ回路ＣＮＴ２１〜ＣＮＴ２ｎの各カウンタＡは、検出信号Ｓｄがイネーブル端子に入力されると共に、内部クロックＣＬＫ、または遅延内部クロックＣＬＫ２〜ＣＬＫｎがクロック端子に直接入力されて、検出信号Ｓｄを入力している間だけ各クロックの一方のエッジ（一例として立ち上がりエッジ）に同期してカウント動作を実行する。これにより、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２ｎの各カウンタＡは、検出信号Ｓｄのパルス幅を示すカウント値（Ｄ１１，Ｄ２１，・・・，Ｄｎ１）を出力する。一方、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２ｎの各カウンタＢは、検出信号Ｓｄがイネーブル端子に入力されると共に、インバータＣによって反転させられた内部クロックＣＬＫ、または遅延内部クロックＣＬＫ２〜ＣＬＫｎがクロック端子に入力されている。これにより、各カウンタＢは、検出信号Ｓｄを入力している間だけ内部クロックＣＬＫ、または遅延内部クロックＣＬＫ２〜ＣＬＫｎの他方のエッジ（一例として立ち下がりエッジ）に同期してカウント動作を実行して、検出信号Ｓｄのパルス幅を示すカウント値（Ｄ１２，Ｄ２２，・・・，Ｄｎ２）を出力する。演算回路２２ａは、各カウント値Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，・・・，Ｄｎ１，Ｄｎ２の総和Ｄｓｕｍを算出すると共に、算出した総和ＤｓｕｍにＴｃ／（２×ｎ）を乗算すると共に、乗算して得た値にＴｃ／（４×ｎ）を加算する。これにより、演算回路２２ａは、検出信号Ｓｄのパルス幅Ｔｗを算出する。また、演算回路２２ａは、算出したパルス幅Ｔｗを示すパルス幅データＤｔｗを出力する。
【００５４】
以上の構成により、パルス幅算出部４２では、図１５（同図では、一例としてｎ＝４の状態を示す）に示すように、各カウンタ回路ＣＮＴ２１〜ＣＮＴ２ｎに供給される内部クロックＣＬＫおよび遅延内部クロックＣＬＫ２〜ＣＬＫｎの立ち上がりエッジと立ち下がりエッジとが、すべてＴｃ／（２×ｎ）ずつずれた構成となる。このため、内部クロックの周波数を４倍まで高くした状態と等価となる。したがって、パルス幅算出部４２は、Ｔｃ／（２×ｎ）（内部クロックＣＬＫおよび各遅延内部クロックＣＬＫ２，ＣＬＫ３，ＣＬＫ４の位相差）の高い分解能で検出信号Ｓｄのパルス幅Ｔｗを算出することができる。加えて、演算回路２２ａが、この位相差（遅延素子ＤＬ２１〜ＤＬ２ｎ−１の遅延時間Ｔｃ／（２×ｎ））の１／２の時間（＝Ｔｃ／（４×ｎ））を加算することによって±Ｔｃ／（４×ｎ）の誤差内で検出信号Ｓｄのパルス幅Ｔｗを算出することができる。
【００５５】
なお、本発明は、上記の構成に限定されない。例えば、上記の各パルス幅算出部１６，３２では、同じ遅延時間（Ｔｃ／ｎ）に規定された複数の遅延素子ＤＬ１１〜ＤＬ１ｎ−１を直列に接続して構成された遅延回路ＤＬ１を用いた例について説明したが、例えば図１６に示すように、各々の遅延時間がＴｃ／ｎ，２×Ｔｃ／ｎ，・・・，（ｎ−１）×Ｔｃ／ｎにそれぞれ規定された（ｎ−１）個の遅延素子ＤＬ３１，ＤＬ３２，・・・，ＤＬ３ｎ−１を備え、各遅延素子ＤＬ３１〜ＤＬ３ｎ−１がそれぞれ外部から入力した信号を直接遅延させて各カウンタ回路ＣＮＴ１２〜ＣＮＴ１ｎに出力する構成の遅延回路ＤＬ３を遅延回路ＤＬ１に代えて使用することもできる。同様にして、上記の各パルス幅算出部２２，４２では、同じ遅延時間（Ｔｃ／（２×ｎ））に規定された複数の遅延素子ＤＬ２１〜ＤＬ２ｎ−１を直列に接続して構成された遅延回路ＤＬ２を用いた例について説明したが、例えば図１７に示すように、各々の遅延時間がＴｃ／（２×ｎ），２×Ｔｃ／（２×ｎ），・・・，（ｎ−１）×Ｔｃ／（２×ｎ）にそれぞれ規定された（ｎ−１）個の遅延素子ＤＬ４１，ＤＬ４２，・・・，ＤＬ４ｎ−１を備え、各遅延素子ＤＬ４１〜ＤＬ４ｎ−１がそれぞれ外部から入力した信号を直接遅延させて各カウンタ回路ＣＮＴ２２〜ＣＮＴ２ｎに出力する構成の遅延回路ＤＬ４を遅延回路ＤＬ２に代えて使用することもできる。また、例えば、上記の各パルス幅算出部１６，２２，３２，４２では、一例として、ｎ＝４の例について説明したが、ｎは２以上の自然数であればよい。したがって、ｎを３とすることもできるし、さらにｎを５以上にして、パルス幅Ｔｗの算出の分解能を一層高めることもできる。また、上記の各パルス幅算出部１６，２２，３２，４２では、クロックの立ち上がりエッジに同期してカウント動作を行うカウンタ回路を用いた例について説明したが、クロックの立ち下がりエッジに同期してカウント動作を行うカウンタ回路を用いることもできる。
【００５６】
また、上記の例では、パルス生成部２がトリガ信号ＳTGを検出信号生成部１５に直接する構成について説明したが、本発明はこれに限定されない。例えば、ベースバンド信号ＳTBで変調した高周波信号ＳTRを車両ＯＢを介することなく受信アンテナ１１またはミキサ部１２に直接的に出力して、検出信号生成部１５が、ミキサ部１２によって生成されたベースバンド信号ＳRB（本発明におけるトリガ信号）と、本発明における変調信号としてのベースバンド信号ＳRBとに基づいて検出信号Ｓｄを生成することができる。
【図面の簡単な説明】
【００５７】
【図１】レーダ装置１，２１，３１，４１の構成を示すブロック図である。
【図２】パルス幅算出部１６の構成を示すブロック図である。
【図３】パルス幅算出部１６の動作を説明するためのタイミングチャートである。
【図４】パルス幅算出部１６の動作を説明するためのタイミングチャートである。
【図５】パルス幅算出部１６の動作を説明するためのタイミングチャートである。
【図６】パルス幅算出部１６の動作を説明するためのタイミングチャートである。
【図７】パルス幅算出部２２の構成を示すブロック図である。
【図８】パルス幅算出部２２の動作を説明するためのタイミングチャートである。
【図９】パルス幅算出部２２の動作を説明するためのタイミングチャートである。
【図１０】パルス幅算出部２２の動作を説明するためのタイミングチャートである。
【図１１】パルス幅算出部２２の動作を説明するためのタイミングチャートである。
【図１２】パルス幅算出部３２の構成を示すブロック図である。
【図１３】パルス幅算出部３２の動作を説明するためのタイミングチャートである。
【図１４】パルス幅算出部４２の構成を示すブロック図である。
【図１５】パルス幅算出部４２の動作を説明するためのタイミングチャートである。
【図１６】遅延回路ＤＬ３の構成を示すブロック図である。
【図１７】遅延回路ＤＬ４の構成を示すブロック図である。
【符号の説明】
【００５８】
１，２１，３１，４１  レーダ装置
２  パルス生成部（変調信号生成部）
３  搬送波生成部
５  変調部
６  送信アンテナ
１１  受信アンテナ
１２  ミキサ部
１５  検出信号生成部
１６，２２，３２，４２  パルス幅算出部
１６ａ，２２ａ  演算回路
ＣＮＴ１１〜ＣＮＴ１ｎ，ＣＮＴ２１〜ＣＮＴ２ｎ  カウンタ回路
ＤＬ１〜ＤＬ４  遅延回路
ＯＢ  車両
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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