(57)【要約】【課題】ＣＭＯＳイメージセンサを構成するフォトダイオードセルの特性情報をＴＥＧセルにおいて得ることのできる技術を提供する。【解決手段】複数のアレイが配列され、複数のアレイの各々に複数のフォトダイオードセルＤＳが行列状に配列されたイメージセンサにおいて、複数個のフォトダイオードセルＤＳの中の１つをＴＥＧセルＴＳ１に置き換えて、フォトダイオードセルＤＳを構成する素子とほぼ同じ形状の素子をＴＥＧセルＴＳ１に形成する。ＴＥＧセルＴＳ１に置き換わることにより、フォトダイオードセルＤＳが本来あるべき位置に無くなり、そこの画像が欠落するが、欠落を許容するかＴＥＧセルＴＳ１と隣り合うフォトダイオードセルＤＳ（Ａ）〜ＤＳ（Ｈ）の画像データで補完する。【選択図】      図３
2005050941.tif 000002
【特許請求の範囲】
【請求項１】
複数のアレイが配列され、前記複数のアレイの各々に複数の素子が行列状に配列された半導体装置であって、前記複数のアレイの中の少なくとも１つのアレイにおいて、前記複数の素子の少なくとも１つがＴＥＧセルに置き換わっていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記複数の素子の少なくとも１つを第１ＴＥＧセルに置き換えたアレイを少なくとも１つ備え、前記複数の素子の少なくとも１つを前記第１ＴＥＧセルとは異なる第２ＴＥＧセルに置き換えたアレイを少なくとも１つ備えていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記ＴＥＧセルは、複数の製造工程において検査することのできる複数の検査機能を有することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記複数の素子は、フォトダイオードセルであることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記複数の素子は、半導体メモリのメモリセルであることを特徴とする半導体装置。
【請求項６】
複数のアレイが配列され、前記複数のアレイの各々に複数のフォトダイオードセルが行列状に配列され、前記複数のフォトダイオードセルの各々は１つのフォトダイオードと１つの電界効果トランジスタとの組み合わせからなるイメージセンサであって、前記複数のアレイの中の少なくとも１つのアレイにおいて、前記複数のフォトダイオードセルの少なくとも１つがＴＥＧセルに置き換わっていることを特徴とするイメージセンサ。
【請求項７】
請求項６記載のイメージセンサにおいて、前記ＴＥＧセルに、電界効果型トランジスタが形成されていることを特徴とするイメージセンサ。
【請求項８】
請求項６記載のイメージセンサにおいて、前記ＴＥＧセルに、コンタクトチェーンが形成されていることを特徴とするイメージセンサ。
【請求項９】
請求項６記載のイメージセンサにおいて、前記ＴＥＧセルは、複数の製造工程において検査することのできる複数の検査機能を有することを特徴とするイメージセンサ。
【請求項１０】
請求項６記載のイメージセンサにおいて、前記ＴＥＧセルの配置による画像データの欠落は、前記ＴＥＧセルを取り囲むフォトダイオードセルによって補完することを特徴とするイメージセンサ。
【請求項１１】
請求項６記載のイメージセンサにおいて、前記複数のフォトダイオードセルの少なくとも１つを第１ＴＥＧセルに置き換えたアレイを少なくとも１つ備え、前記複数のフォトダイオードセルの少なくとも１つを前記第１ＴＥＧセルとは異なる第２ＴＥＧセルに置き換えたアレイを少なくとも１つ備えていることを特徴とするイメージセンサ。
【請求項１２】
請求項１１記載のイメージセンサにおいて、前記第１または第２ＴＥＧセルに、電界効果トランジスタが形成されていることを特徴とするイメージセンサ。
【請求項１３】
請求項１１記載のイメージセンサにおいて、前記第１または第２ＴＥＧセルに、コンタクトチェーンが形成されていることを特徴とするイメージセンサ。
【請求項１４】
請求項１１記載のイメージセンサにおいて、前記第１または第２ＴＥＧセルは、複数の製造工程において検査することのできる複数の検査機能を有することを特徴とするイメージセンサ。
【請求項１５】
複数のアレイを配列し、前記複数のアレイの各々に複数の素子を行列状に配列し、前記複数のアレイの中の少なくとも１つのアレイにおいて、前記複数の素子の少なくとも１つに置き換えてＴＥＧセルを形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、複数の製造工程において前記ＴＥＧセルを用いた検査を行うことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記検査は、膜厚検査、合わせ検査、寸法検査、残膜検査、外観検査または特性検査であることを特徴とする半導体装置の製造方法。
【請求項１８】
複数のアレイを配列し、前記複数のアレイの各々に複数のフォトダイオードセルを行列状に配列し、前記複数のフォトダイオードセルの各々を１つのフォトダイオードと１つの電界効果トランジスタとの組み合わせにより形成し、前記複数のアレイの中の少なくとも１つのアレイにおいて、前記複数のフォトダイオードセルの少なくとも１つに置き換えてＴＥＧセルを形成することを特徴とするイメージセンサの製造方法。
【請求項１９】
請求項１８記載のイメージセンサの製造方法において、複数の製造工程において前記ＴＥＧセルを用いた検査を行うことを特徴とするイメージセンサの製造方法。
【請求項２０】
請求項１９記載のイメージセンサの製造方法において、前記検査は、膜厚検査、合わせ検査、寸法検査、残膜検査、外観検査または特性検査であることを特徴とするイメージセンサの製造方法。
【請求項２１】
請求項１９記載のイメージセンサの製造方法において、
（ａ）基板に素子分離部を形成して、前記素子分離部で囲まれた前記ＴＥＧセルの矩形の活性領域を形成する工程と、
（ｂ）前記基板の表面に第１絶縁膜を形成し、前記第１絶縁膜の膜厚を前記ＴＥＧセルで測定する工程と、
（ｃ）前記第１絶縁膜上に第１導体膜を形成する工程と、
（ｄ）前記第１導体膜上に第１レジストパターンを形成し、前記ＴＥＧセルの活性領域の内側に形成された枠状の第１レジストパターンで合わせを測定する工程と、
（ｅ）前記第１レジストパターンをマスクとしたエッチングにより、前記第１導体膜を加工する工程と、
（ｆ）前記第１導体膜の上層に第２絶縁膜を堆積する工程と、
（ｇ）第２レジストパターンをマスクとしたエッチングにより、前記第２絶縁膜にコンタクトホールを形成し、前記ＴＥＧセルの内側に形成されたコンタクトホールで残膜を検査する工程とを有することを特徴とするイメージセンサの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに適用して有効な技術に関する。
【０００２】
【従来の技術】
現在、画像を電気信号に変換する撮像デバイスとして、撮像管や光電子増倍管に換わりイメージセンサ（固体撮像デバイス）が用いられている。イメージセンサは、フォトダイオード等の光電変換素子を２次元に多数配列させ、各光電変換素子で得られた信号電荷をスイッチングまたは転送により出力端子まで順次走査し、そこから信号電荷を読み出すものである。イメージセンサとして、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）、ＣＰＤ（Ｃｈａｒｇｅ  Ｐｒｉｍｉｎｇ  Ｄｅｖｉｃｅ）、ＣＳＤ（Ｃｈａｒｇｅ  Ｓｗｅｅｐ  Ｄｅｖｉｃｅ）などの様々なタイプが開発されているが、高速化が要求される分野ではＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）タイプが主流になっている。
【０００３】
ＣＭＯＳイメージセンサにも幾つかの種類があるが、一般には１つのフォトダイオードと１つの電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下ＭＩＳＦＥＴと記す）との組み合わせで受光部の画素（フォトダイオードセル）が形成される。各画素は行列状に並べられて垂直、水平シフトレジスタに接続されており、各画素に入射された光をフォトダイオードで光電変換し、垂直、水平シフトレジスタによって各画素を順次走査することにより、全画素の信号が出力端子に読み出される。
【０００４】
ところで、このようなＣＭＯＳイメージセンサは半導体ウエハ上に形成されるが、通常製品本体を形成すると同時にＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）も形成される。ＴＥＧは、新しい製造プロセスの立ち上げ、製造プロセスの変更前または製品特性の管理などに、回路特性評価やプロセス特性評価のために搭載するテスト素子であり、上記ＣＭＯＳイメージセンサに限らず、一般に半導体製品を形成する半導体ウエハ上に形成される。
【０００５】
例えば、半導体ウエハの切断領域において半導体ウエハ上に形成されたＴＥＧパターンをエッチング処理によって除去した後、切断領域に沿って半導体ウエハを切断することにより、半導体ウエハから半導体チップを切り出す方法が開示されている（例えば、特許文献１参照）。
【０００６】
また、良品チップおよび不良チップと、ＴＥＧとを分別する閾値を設定し、ウエハ上の各チップに対してパターンマッチングを行い、その結果と閾値とから、各チップが良品チップおよび不良チップの場合のみ所望のパターンを有するチップと判定し、この判定結果を用いることによるチップレイアウト生成方法が開示されている（例えば、特許文献２参照）。
【０００７】
【特許文献１】
特開２００１−３０８０３６号公報
【０００８】
【特許文献２】
特開２０００−２９４６１２号公報
【０００９】
【発明が解決しようとする課題】
ＣＭＯＳイメージセンサでは、フォトダイオードセルが連続的に配置されてフォトダイオードセル間の隙間が数μｍ程度であるため、ＴＥＧはフォトダイオードセル間に配置されず、フォトダイオードセルアレイの外、すなわちスクライブ領域に配置される。スクライブ領域とは、半導体ウエハを個々の半導体チップに分割する目的で各半導体チップの周囲４辺に設けられる幅１００μｍ程度の切り代である。
【００１０】
ところが、本発明者が検討したところ、製品本体内とスクライブ領域とでは、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）またはエッチングなどの製造プロセスにおける加工ばらつきに起因してＣＭＯＳイメージセンサの形状が一致しない場合があり、必ずしもＴＥＧが製品素子の特性を反映しないことが明らかとなった。製品素子の仕上がり形状とＴＥＧの仕上がり形状とが異なると、製品素子に不良が生じてもＴＥＧに不良が生じないことがあり、製品素子の不良を検査工程で見つけ出すことが難しくなる。フォトダイオードセルアレイの面積は今後大きくなることが予想され、甚だしい場合には半導体ウエハの周辺のみにＴＥＧが配置されることになり、製品本体とＴＥＧとの形状不一致はより顕著となると考えられる。
【００１１】
本発明の目的は、ＣＭＯＳイメージセンサを構成するフォトダイオードセルの特性情報を得ることのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、複数のアレイが配列され、複数のアレイの各々に複数のフォトダイオードセルが行列状に配置され、複数のフォトダイオードセルの各々は１つのフォトダイオードと１つの電界効果トランジスタとの組み合わせからなるイメージセンサにおいて、複数のアレイの中の少なくとも１つのアレイにおいて、複数のフォトダイオードセルの少なくとも１つをＴＥＧセルに置き換えるものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本実施の形態１であるＣＭＯＳイメージセンサの受光部を構成するフォトダイオードセルの等価回路を図１に示す。
【００１７】
ＣＭＯＳイメージセンサの受光部を構成するフォトダイオードセルＤＳは、フォトダイオードＤと、フォトダイオードＤで蓄えた信号電荷をフォトダイオードセルＤＳの外につたえる際にスイッチとして機能するＭＩＳＦＥＴＱとからなる。各フォトダイオードセルＤＳは、ＭＩＳＦＥＴＱのゲートに画素選択線を介して印加されるパルスによってスイッチングされ、フォトダイオードＤに蓄えられた信号電荷がデータ線を介して出力に取り出される。光がフォトダイオードセルＤＳに入射されるとフォトダイオードＤで光電変換されて、光の強弱に応じた信号電荷が時間とともに蓄積される。
【００１８】
図２は、本実施の形態１である半導体ウエハ上に形成されたＣＭＯＳイメージセンサの一例を示す概略平面図である。図中、相対的に細い線で囲まれた領域は、リソグラフィ技術において１回の露光で照射される領域（以下、１ショット領域と言う）を示す。
【００１９】
例えば縦５００ピクセル、横４００ピクセルで配列された複数個のフォトダイオードセルを行列状に並べた１つのかたまりが、フォトダイオードセルアレイ（以下、単にアレイと言う）ＡＲ１であり、上記１ショット領域がアレイＡＲ１の１単位である。全てのアレイＡＲ１は、複数個のフォトダイオードセルと、その中の１つを置き換えたＴＥＧセルＴＳ１とによって構成されている。ＴＥＧセルＴＳ１は、フォトダイオードセルの特性情報を得るために設けられており、例えばＭＩＳＦＥＴまたはコンタクトチェーンなどが形成されている。
【００２０】
１つのＣＭＯＳイメージセンサは、複数個の上記アレイＡＲ１によって構成されている。図２では、半導体ウエハＳＷの主面に形成された５つのＣＭＯＳイメージセンサＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５（図中、相対的に太い線で囲まれた領域）を例示している。これら５つのＣＭＯＳイメージセンサＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５は、ウエハプロセスが完了した後、ダイシング工程において半導体ウエハＳＷから切り取られる。なお図示はしないが、各ＣＭＯＳイメージセンサＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５の周囲にはフォトダイオードセルの画像情報（信号電荷）を引き出して明暗を判断するなどの機能を有する周辺回路が形成されている。
【００２１】
ところで、フォトダイオードセルの特性をより正確に評価するためには、複数個のフォトダイオードセルが行列状に配列された１つのアレイＡＲ１の中で、複数個のＴＥＧセルＴＳ１を設けることが好ましい。しかしＴＥＧセルＴＳ１が多くなると画像の欠落が増えるため、本実施の形態１では、１つのアレイＡＲ１の中でフォトダイオードセルに置き換わるＴＥＧセルＴＳ１は１つとする。なお後に説明する実施の形態２，３においても、１つのアレイの中に配置されるＴＥＧセルが１つの場合を例示するが、１つに限定されるものではない。
【００２２】
図３は、前記図２のＡ領域を拡大して示す要部平面図である。
【００２３】
フォトダイオードセルＤＳは、例えば数１０μｍ角の大きさで行列状に配列されており、フォトダイオードセルＤＳの中の１つがＴＥＧセルＴＳ１に置き換わっている。ここではＴＥＧセルＴＳ１を構成する素子とし、フォトダイオードセルＤＳを構成するＭＩＳＦＥＴＱを評価することのできるＭＩＳＦＥＴＱｓを例示しているが、コンタクトチェーンなどの所望する素子をＴＥＧセルＴＳ１に形成することができる。このようにＴＥＧセルＴＳ１をアレイＡＲ１の中に配置した場合は、フォトダイオードセルＤＳを構成する素子とほぼ同じ形状の素子をＴＥＧセルＴＳ１に形成することができるので、ＴＥＧセルＴＳ１によってフォトダイオードセルの特性情報を得ることができる。
【００２４】
ＴＥＧセルＴＳ１に置き換わることにより、フォトダイオードセルＤＳが本来あるべき位置に無くなり、そこの画像が欠落するが、例えば２０万ピクセルの中の１つをＴＥＧセルに置き換えるので、その割合は許容することができる。あるいはＴＥＧセルＴＳ１と隣り合うフォトダイオードセルＤＳの画像データで補完することもできる。例えばＴＥＧセルＴＳ１を取り囲むフォトダイオードセルＤＳ（Ａ）〜ＤＳ（Ｈ）の情報を基に補完することができる。
【００２５】
図４は、本実施の形態１である半導体ウエハ上に形成されたＣＭＯＳイメージセンサの他の例を示す概略平面図である。
【００２６】
複数個のアレイによって５つのＣＭＯＳイメージセンサＳ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０が構成されているが、２種類のアレイＡＲ０，ＡＲ１を配列している。１つは複数個のフォトダイオードセルのみによって構成されるアレイＡＲ０であり、他の１つは複数個のフォトダイオードセルの中に１つのＴＥＧセルＴＳ１を配置したアレイＡＲ１である。ＴＥＧセルＴＳ１を配置したアレイＡＲ１の数を減らすことにより、欠落や補完するフォトダイオードセルの数が多くなりすぎるのを避けることができる。
【００２７】
図５は、本実施の形態１であるＴＥＧセルの一例を示す要部平面図、図６は、図５のＢ−Ｂ′線におけるＴＥＧセルの要部俯瞰図である。ここではアレイＡＲ１の中で１つのフォトダイオードセルＤＳに置き換えて配置されるＭＩＳＦＥＴＱｓが形成されたＴＥＧセルＴＳ１を説明する。
【００２８】
シリコン単結晶からなる半導体基板１の主面には、素子分離部２に囲まれた活性領域が形成され、活性領域にはｐ型不純物、例えばボロンが導入されてなるｐ型ウェル３が形成されている。半導体基板１の表面にはｎ型不純物が導入されてなるソース・ドレインを構成する一対のｎ型領域４が形成されており、一対のｎ型領域４の間には、しきい値電圧制御層が形成されている。
【００２９】
このしきい値電圧制御層の上には酸化シリコン膜からなるゲート絶縁膜５が形成されている。さらにゲート絶縁膜５の上にはシリコン多結晶膜からなるゲート電極６が形成され、ゲート電極６の側壁にはサイドウォール７が形成されている。なおゲート電極６は、シリコン多結晶膜およびシリサイド膜が下層から順に堆積された積層膜、またはシリコン多結晶膜および金属膜が下層から順に堆積された積層膜で構成してもよい。
【００３０】
さらにゲート電極６の上層には、例えば酸化シリコン膜からなる絶縁膜が形成されており、この絶縁膜には、ｎ型領域４などの必要部分に達するコンタクトホール８が開孔している。コンタクトホール８の内部にはバリア膜、例えば窒化チタン膜および金属膜、例えばタングステン膜が埋め込まれてプラグ９が形成されており、このプラグ９を介して、第１層配線Ｍ１がｎ型領域４およびゲート電極６に接続されている。
【００３１】
さらに第１層配線Ｍ１の上層には、例えば酸化シリコン膜からなる絶縁膜が形成されており、この絶縁膜には、第１層配線Ｍ１に達するビアホール１０が開孔している。ビアホール１０の内部にはプラグが形成されており、このプラグを介して、第２層配線Ｍ２が第１層配線Ｍ１に接続されている。
【００３２】
このようなＭＩＳＦＥＴＱｓが形成されたＴＥＧセルＴＳ１をアレイＡＲ１内に配置することにより、フォトダイオードセルＤＳを構成するＭＩＳＦＥＴＱとほぼ同じ形状のＭＩＳＦＥＴＱｓを形成することができるので、ＴＥＧセルＴＳ１によってフォトダイオードセルＤＳを構成するＭＩＳＦＥＴＱの特性情報を得ることができる。
【００３３】
図７は、本実施の形態１であるＴＥＧセルの他の例を示す要部平面図である。ここではアレイＡＲ１の中で１つのフォトダイオードセルＤＳに置き換えて配置されるコンタクトチェーンが形成されたＴＥＧセルＴＳ２を説明する。
【００３４】
半導体基板１１の主面には、素子分離部１２に囲まれた複数個の活性領域が並べて形成されている。半導体基板１１の上層に、例えば酸化シリコン膜からなる絶縁膜が形成されており、この絶縁膜には、半導体基板１１に達するコンタクトホール１３が１つの活性領域に２つ開孔している。コンタクトホール１３の内部にはバリア膜および金属膜が埋め込まれてプラグが形成されており、このプラグを介して、素子分離部１２を挟んで隣り合う２つのコンタクトホール１３が第１層配線Ｍ１で繋がれて、半導体基板１１と第１層配線Ｍ１との導通を検査するコンタクトチェーンを構成している。第１層配線Ｍ１の上層に、例えば酸化シリコン膜からなる絶縁膜が形成されており、この絶縁膜には、第１層配線Ｍ１からなる引き出し部分に達するビアホール１４が開孔している。さらにこのビアホール１４の内部に形成されたプラグを介して、第２層配線Ｍ２が第１層配線Ｍ１に接続されている。
【００３５】
このようなコンタクトチェーンが形成されたＴＥＧセルＴＳ２をアレイＡＲ１内に配置することにより、フォトダイオードセルＤＳに形成されるコンタクトホールとほぼ同じ形状、ほぼ同じ寸法を有するコンタクトホール１３を形成することができるので、ＴＥＧセルＴＳ２によってフォトダイオードＤＳに形成されるコンタクトホールの特性情報を得ることができる。
【００３６】
このように、本実施の形態１によれば、製品本体の中で、複数のフォトダイオードセルＤＳの少なくとも１つをＴＥＧセルＴＳ１に置き換えることにより、フォトダイオードセルＤＳを構成する素子とほぼ同じ形状の素子をＴＥＧセルＴＳ１に形成することができるので、フォトダイオードセルＤＳの特性情報をＴＥＧセルＴＳ１で得ることができる。
【００３７】
なお、これまで本発明をＣＭＯＳイメージセンサに適用した場合について説明したが、これに限定されるものではなく、例えば半導体メモリのメモリセルのように、半導体チップ内の大部分が素子の組み合わせの行列状になっているいかなる製品にも適用することができる。
【００３８】
図８は、本実施の形態１である半導体ウエハ上に形成されたＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルを示す要部平面図である。ここでは駆動用ＭＩＳＦＥＴＱｄ１の特性を評価する評価用ＭＩＳＦＥＴＱｄを有するＴＥＧセルＴＳ３を、メモリセルＭＣの一部に置き換えて配置した例を示す。なおＴＥＧセルＴＳ３では半導体基板上に形成された素子分離部から第２層配線までの主な構成パターンを図示するが、ＳＲＡＭのメモリセルＭＣでは、簡略化のため素子分離部およびＭＩＳＦＥＴのゲート電極のみを図示す。
【００３９】
ＳＲＡＭのメモリセルＭＣは、一対の駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２、一対の転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２および一対の負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２はｎチャネル型、負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２はｐチャネル型であり、このメモリセルＭＣは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されている。
【００４０】
メモリセルＭＣを構成する６個のＭＩＳＦＥＴは、半導体基板１５の素子分離部１６で周囲を囲まれた活性領域に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２のそれぞれはｐ型ウェル１７の活性領域に形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２はｎ型ウェル１８の活性領域に形成されている。転送ＭＩＳＦＥＴＱｔ１，Ｑｔ２は、ゲート絶縁膜上にゲート電極１９ａを有し、ＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２と負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２とは、ゲート絶縁膜上に共通のゲート電極１９ｂを有している。
【００４１】
６個のＭＩＳＦＥＴのゲート電極１９ａ，１９ｂを形成し、その上層に絶縁膜を形成するまでは、ＳＲＡＭのメモリセルＭＣとＴＥＧセルＴＳ３とは同一のレイアウト、同一の製造方法で形成される。その後、ＳＲＡＭのメモリセルＭＣとＴＥＧセルＴＳ３とは同一の製造方法で形成されるが、配線のレイアウトを変えることにより、評価用ＭＩＳＦＥＴＱｄを有するＴＥＧセルＴＳ３が、メモリセルＭＣの一部に置き換えて形成される。
【００４２】
例えば、評価用ＭＩＳＦＥＴＱｄのゲート電極１９ｃおよびソース・ドレイン（活性領域に形成されたｎ型領域）に、コンタクトホール２０の内部に埋め込まれたプラグを介して第１層配線Ｍ１が接続され、さらに第１層配線Ｍ１に、ビアホール２１の内部に埋め込まれたプラグを介して第２層配線Ｍ２が接続されており、この第２層配線Ｍ２に直接プローブ（探針）を接触させて、評価用ＭＩＳＦＥＴＱｄの特性を測定することができる。
【００４３】
このような評価用ＭＩＳＦＥＴＱｄを形成したＴＥＧセルＴＳ３をアレイ内に配置することにより、駆動用ＭＩＳＦＥＴＱｄ１とほぼ同じ形状の評価用ＭＩＳＦＥＴＱｄを形成することができるので、評価用ＭＩＳＦＥＴＱｄによって駆動用ＭＩＳＦＥＴＱｄ１の特性情報を得ることができる。
【００４４】
（実施の形態２）
図９は、本実施の形態２である半導体ウエハ上に形成されたＣＭＯＳイメージセンサの一例を示す概略平面図である。
【００４５】
複数個のアレイによって５つのＣＭＯＳイメージセンサＳ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５が構成されているが、互いに異なるＴＥＧセルが配置された２種類のアレイＡＲ１，ＡＲ２を交互に配列している。すなわち複数個のフォトダイオードセルの中に１つの第１ＴＥＧセルを配置したアレイＡＲ１と、複数個のフォトダイオードセルの中に１つの第２ＴＥＧセルを配置したアレイＡＲ２とが配列されている。第１ＴＥＧセルは、例えば前記図４に示したＭＩＳＦＥＴＱが形成されたＴＥＧセルＴＳ１であり、第２ＴＥＧセルは、例えば前記図６に示したコンタクトチェーンが形成されたＴＥＧセルＴＳ２である。このようにＣＭＯＳイメージセンサＳ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５の中に２種類のＴＥＧセルを配置することにより、評価する検査項目を増やすことができる。
【００４６】
図１０は、本実施の形態２である半導体ウエハ上に形成されたＣＭＯＳイメージセンサの他の例を示す要部平面図である。
【００４７】
複数個のアレイによって５つのＣＭＯＳイメージセンサＳ１６，Ｓ１７，Ｓ１８，Ｓ１９，Ｓ２０が構成されているが、３種類のアレイＡＲ０，ＡＲ１，ＡＲ２を配列している。すなわち複数個のフォトダイオードセルのみによって構成されるアレイＡＲ０と、複数個のフォトダイオードセルの中に１つの第１ＴＥＧセルを配置したアレイＡＲ１と、複数個のフォトダイオードセルの中に１つの第２ＴＥＧセルを配置したアレイＡＲ２とが配列されている。第１ＴＥＧセルは、例えば前記図４に示したＭＩＳＦＥＴＱが形成されたＴＥＧセルＴＳ１であり、第２ＴＥＧセルは、例えば前記図６に示したコンタクトチェーンが形成されたＴＥＧセルＴＳ２である。このようにＴＥＧセルＴＳ１，ＴＳ２を配置したアレイＡＲ１，ＡＲ２の数を減らすことにより、欠落や補完するフォトダイオードセルの数が多くなりすぎるのを避けることができる。
【００４８】
（実施の形態３）
図１１は、本実施の形態３であるＴＥＧセルの一例を示す要部平面図である。ＴＥＧセルＴＳ４は、ＣＭＯＳイメージセンサの製造工程において、例えば成膜工程での絶縁膜、導体膜などの膜厚測定、リソグラフィ工程での合わせ、寸法検査、エッチング工程での寸法、残膜検査などの検査を行うことができる。
【００４９】
半導体基板３１の主面には、素子分離部３２に囲まれた内側の活性領域と外側の活性領域とが形成され、内側の活性領域には枠状のゲート電極３３が設けられている。ゲート電極３３の両側の半導体基板３１の表面にはｎ型不純物が導入されてなるソース・ドレインを構成する一対のｎ＋型領域３４が形成され、外側の活性領域の半導体基板３１の表面にはｐ型不純物が導入されてなるｐ＋型領域３５が形成されている。
【００５０】
ゲート電極３３の上層には、例えば酸化シリコン膜からなる絶縁膜が形成され、この絶縁膜には、ゲート電極３３、ｎ＋型領域３４およびｐ＋型領域３５に達するコンタクトホール３６が開孔し、このコンタクトホール３６を通して第１層配線Ｍ１がゲート電極３３、ｎ＋型領域３４およびｐ＋型領域３５に接続されている。さらに第１層配線Ｍ１の上層には、例えば酸化シリコン膜からなる絶縁膜が形成され、この絶縁膜には、第１層配線Ｍ１に達するビアホール３７が開孔し、このビアホール３７を通して第２層配線Ｍ２が第１層配線Ｍ１に接続されている。
【００５１】
次に、本実施の形態３であるＴＥＧセルを用いた検査方法について、図１２〜図２０に示すＴＥＧセルの製造工程を用いて説明する。各図（ａ）は半導体基板の要部平面図、各図（ｂ）は半導体基板の要部断面図を示す。なおここで説明するＴＥＧセルＴＳ４は、複数個のフォトダイオードセルと同時に半導体基板上に形成されるが、フォトダイオードセルの図示および説明は省略する。
【００５２】
まず、図１２に示すように、例えばｐ型のシリコン単結晶からなる半導体基板（この段階では半導体ウエハ）３１を用意する。次に、素子分離領域の半導体基板３１に素子分離溝を形成した後、この素子分離溝に酸化シリコン膜を埋め込むことにより、素子分離部３２を形成する。なお、素子分離部３２の形成に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いてもよい。
【００５３】
次に、半導体基板３１にｐ型不純物、例えばボロンをイオン注入し、ｐ型ウェル４０を形成する。続いて熱酸化法またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板３１の表面にゲート絶縁膜４１となる厚さ１０ｎｍ程度の酸化シリコン膜を形成する。ここでＴＥＧセルＴＳ４を用いてゲート絶縁膜４１の厚さを測定する。
【００５４】
次に、図１３に示すように、ｎ型不純物、例えばリンが導入された厚さ２００ｎｍ程度のシリコン多結晶膜３３ａをＣＶＤ法で半導体基板３１上に堆積する。ここでＴＥＧセルＴＳ４を用いてシリコン多結晶膜３３ａの厚さを測定する。
【００５５】
次に、図１４に示すように、シリコン多結晶膜３３ａ上に、通常のフォトリソグラフィ技術によってレジストパターン４２を形成する。すなわち、レジストパターン４２は、フォトレジスト膜を塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことによりパターニングされている。ここでＴＥＧセルＴＳ４を用いてレジストパターン４２の合わせ、寸法を測定する。ＴＥＧセルＴＳ４におけるレジストパターン４２の形状を活性領域の矩形に対して内側に配置した枠状とすることにより、レジストパターン４２の合わせを測定することができる。
【００５６】
次に、図１５に示すように、レジストパターン４２をマスクとしてシリコン多結晶膜３３ａをエッチングし、シリコン多結晶膜３３ａからなるゲート電極３３を形成する。その後レジストパターン４２を除去する。ここでＴＥＧセルＴＳ４を用いてゲート電極３３の寸法、ゲート絶縁膜４１の残膜を測定し、さらに外観を検査する。ＴＥＧセルＴＳ４の中央部の相対的に大きい面積があるため残膜を測定することができる。
【００５７】
次に、図１６に示すように、半導体基板３１に、例えば９００℃程度のドライ酸化処理を施した後、半導体基板３１上に厚さ１５０ｎｍ程度の酸化シリコン膜を堆積する。続いてこの酸化シリコン膜を、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法で異方性エッチングしてゲート電極３３の側壁にサイドウォール４３を形成する。
【００５８】
次に、レジストパターンをマスクとして半導体基板３１にｎ型不純物、例えばリンまたはヒ素をイオン注入し、ＭＩＳＦＥＴのソース・ドレインを構成するｎ＋型領域３４を形成する。続いてレジストパターンをマスクとして、半導体基板３１にｐ型不純物、例えばボロンをイオン注入して、ｐ型ウェル４０の給電部となるｐ＋型領域３５を形成する。その後、半導体基板３１に、例えば窒素雰囲気中において９００〜１０００℃、１０秒程度の熱処理を施す。
【００５９】
次に、図１７に示すように、半導体基板３１上に、例えば酸化シリコン膜からなる絶縁膜４４を形成した後、この絶縁膜４４を、例えばＣＭＰ法で研磨することにより、その表面を平坦化する。続いてレジストパターンをマスクとしたドライエッチングによって絶縁膜４４にコンタクトホール３６を形成する。このコンタクトホール３６はｎ＋型領域３４およびｐ＋型領域３５上などの必要部分に形成する。ここでＴＥＧセルＴＳ４を用いてコンタクトホール３６の寸法を測定し、さらに外観を検査する。ＴＥＧセルＴＳ４の中央部の相対的に大きいコンタクトホール３６の酸化膜厚を測定して、絶縁膜４４の残膜が無いことのチェックを行うことができる。
【００６０】
次に、図１８に示すように、コンタクトホール３６の内部にバリア膜とタングステン等の金属からなるプラグを形成した後、半導体基板３１の全面に、例えばアルミニウム合金膜を形成した後、レジストパターンをマスクとしたエッチングによってアルミニウム合金膜を加工し、第１層配線Ｍ１を形成する。アルミニウム合金膜は、例えばスパッタ法により形成できる。
【００６１】
次に、図１９に示すように、半導体基板３１上に、例えば酸化シリコン膜からなる絶縁膜４５を形成した後、この絶縁膜４５を、例えばＣＭＰ法で研磨することにより、その表面を平坦化する。続いてレジストパターンをマスクとしたドライエッチングによって絶縁膜４５に第１層配線Ｍ１に達するビアホール３７を形成する。ここでＴＥＧセルＴＳ４を用いてビアホール３７の寸法を測定し、さらに外観を検査する。
【００６２】
次に、図２０に示すように、ビアホール３７の内部にバリア膜とタングステン等の金属からなるプラグを形成した後、半導体基板３１の全面に、例えばアルミニウム合金膜を形成した後、レジストパターンをマスクとしたエッチングによってアルミニウム合金膜を加工し、第２層配線Ｍ２からなる電極パッドを形成する。アルミニウム合金膜は、例えばスパッタ法により形成できる。その後は、上記電極パッドの一部を露出させて、半導体基板３１の全面がパッシベーション膜で覆われる。
【００６３】
半導体ウエハ上に回路を作り込むウエハプロセスが終わると、半導体ウエハ上の半導体チップを１個１個検査し、半導体チップの良・不良の判定を行う。ここでＴＥＧセルＴＳ４を用いて半導体チップの良・不良を判定する。例えば、半導体ウエハを測定用ステージに載置し、電極パッドにプローブを接触させる。プローブは測定機に接続されており、このプローブによって測定機とＴＥＧセルＴＳ４との間で信号の入出力などが行われる。
【００６４】
このように、本実施の形態３によれば、ＴＥＧセルＴＳ４に複合した機能を持たせることにより、限られた面積で製造過程において複数の検査をすることができる。さらにウエハプロセスのＱＣ（Ｑｕａｌｉｔｙ  Ｃｏｎｔｒｏｌ）データとフォトダイオードセルの特性とをダイレクトにつき合わせられるので、開発過程におけるプロセス不良などの問題点を見つけやすい。例えばＴＥＧセルＴＳ４でゲート絶縁膜４１の膜厚を測定していると、フォトダイオードセルを構成するＭＩＳＦＥＴの特性が変動した場合、その原因がゲート絶縁膜４１の膜厚にあるかないかを判断することができる。これにより、製品において突発的な不良を、ウエハプロセスまたは半導体チップの良・不良を判定するウエハ検査工程で発見でき、不良製品の出荷を防ぐことができる。
【００６５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６６】
例えば、前記実施の形態では、本発明をＣＭＯＳイメージセンサまたはＳＲＡＭのメモリセルに適用した場合について説明したが、これに限定されるものではなく、例えば直径が２００ｍｍ以上の大口径の半導体ウエハに大面積の半導体チップを１個〜数個の単位で製造し、かつ半導体チップ内の大部分が行列状の素子の組み合わせで構成される製品などに適用することができる。
【００６７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６８】
複数個のフォトダイオードセルが配列されたアレイ内で、フォトダイオードセルの少なくとも１つをＴＥＧセルに置き換えることにより、フォトダイオードセルを構成する素子とほぼ同じ形状の素子をＴＥＧセルに形成できるので、フォトダイオードセルの特性情報をＴＥＧセルによって得ることができる。
【図面の簡単な説明】
【図１】本実施の形態１であるＣＭＯＳイメージセンサの受光部を構成するフォトダイオードセルの等価回路図である。
【図２】本実施の形態１である半導体ウエハ上に形成されたＣＭＯＳイメージセンサの一例を示す概略平面図である。
【図３】図２のＡ領域を拡大して示す要部平面図である。
【図４】本実施の形態１である半導体ウエハ上に形成されたＣＭＯＳイメージセンサの他の例を示す概略平面図である。
【図５】本実施の形態１であるＴＥＧセルの一例を示す要部平面図である。
【図６】図５のＢ−Ｂ′線におけるＴＥＧセルの要部俯瞰図である。
【図７】本実施の形態１であるＴＥＧセルの他の例を示す要部平面図である。
【図８】本実施の形態１である半導体ウエハ上に形成されたＳＲＡＭのメモリセルを示す要部平面図である。
【図９】本実施の形態２である半導体ウエハ上に形成されたＣＭＯＳイメージセンサの一例を示す概略平面図である。
【図１０】本実施の形態２である半導体ウエハ上に形成されたＣＭＯＳイメージセンサの他の例を示す概略平面図である。
【図１１】本実施の形態３であるＴＥＧセルの一例を示す要部平面図である。
【図１２】（ａ）および（ｂ）は、それぞれ本実施の形態３であるＴＥＧセルの製造方法を示す半導体基板の要部平面図および要部断面図である。
【図１３】（ａ）および（ｂ）は、それぞれ図１２に続くＴＥＧセルの製造工程を示す半導体基板の要部平面図および要部断面図である。
【図１４】（ａ）および（ｂ）は、それぞれ図１３に続くＴＥＧセルの製造工程を示す半導体基板の要部平面図および要部断面図である。
【図１５】（ａ）および（ｂ）は、それぞれ図１４に続くＴＥＧセルの製造工程を示す半導体基板の要部平面図および要部断面図である。
【図１６】（ａ）および（ｂ）は、それぞれ図１５に続くＴＥＧセルの製造工程を示す半導体基板の要部平面図および要部断面図である。
【図１７】（ａ）および（ｂ）は、それぞれ図１６に続くＴＥＧセルの製造工程を示す半導体基板の要部平面図および要部断面図である。
【図１８】（ａ）および（ｂ）は、それぞれ図１７に続くＴＥＧセルの製造工程を示す半導体基板の要部平面図および要部断面図である。
【図１９】（ａ）および（ｂ）は、それぞれ図１８に続くＴＥＧセルの製造工程を示す半導体基板の要部平面図および要部断面図である。
【図２０】（ａ）および（ｂ）は、それぞれ図１９に続くＴＥＧセルの製造工程を示す半導体基板の要部平面図および要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離部
３  ｐ型ウェル
４  ｎ型領域
５  ゲート絶縁膜
６  ゲート電極
７  サイドウォール
８  コンタクトホール
９  プラグ
１０  ビアホール
１１  半導体基板
１２  素子分離部
１３  コンタクトホール
１４  ビアホール
１５  半導体基板
１６  素子分離部
１７  ｐ型ウェル
１８  ｎ型ウェル
１９ａ  ゲート電極
１９ｂ  ゲート電極
１９ｃ  ゲート電極
２０  コンタクトホール
２１  ビアホール
３１  半導体基板
３２  素子分離部
３３  ゲート電極
３３ａ  シリコン多結晶膜
３４  ｎ＋型領域
３５  ｐ＋型領域
３６  コンタクトホール
３７  ビアホール
４０  ｐ型ウェル
４１  ゲート絶縁膜
４２  レジストパターン
４３  サイドウォール
４４  絶縁膜
４５  絶縁膜
Ｄ  フォトダイオード
ＤＳ  フォトダイオードセル
ＤＳ（Ａ）〜ＤＳ（Ｈ）  フォトダイオードセル
Ｓ１〜Ｓ２０  ＣＭＯＳイメージセンサ
ＡＲ０  フォトダオードセルアレイ
ＡＲ１  フォトダオードセルアレイ
ＡＲ２  フォトダオードセルアレイ
Ｑ  ＭＩＳＦＥＴ
Ｑｓ  ＭＩＳＦＥＴ
Ｑｄ１、Ｑｄ２  駆動用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２  転送用ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２  負荷用ＭＩＳＦＥＴ
Ｑｄ  評価用ＭＩＳＦＥＴ
ＴＳ１  ＴＥＧセル
ＴＳ２  ＴＥＧセル
ＴＳ３  ＴＥＧセル
ＴＳ４  ＴＥＧセル
ＳＷ  半導体ウエハ
Ｍ１  第１層配線
Ｍ２  第２層配線
ＭＣ  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005050941.tif 000009
【図８】
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【図９】
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【図１０】
2005050941.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005050941.tif 000018
【図１７】
2005050941.tif 000019
【図１８】
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【図１９】
2005050941.tif 000021
【図２０】
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