(57)【要約】    【課題】  １ラインを高速で読み出すことと複数ラインを同時に読み出すことという互いにトレードオフの関係にある２つの機能をラインメモリ等を用いることなく実現することができるフレームメモリ回路を提供すること。    【解決手段】  入力された映像信号をＤＲＡＭに対して書込むとともにＤＲＡＭから映像信号データを読み出す処理を行うためのＤＲＡＭに対するコマンド列及びアドレスを生成するＤＲＡＭ制御部を具備してなるフレームメモリ回路において、前記ＤＲＡＭ制御部は、１ラインの画素データを高速で読み出す場合に用いるコマンド列と、複数ラインの各画素データを同時に読み出す場合に用いるコマンド列とをそれぞれ生成し、これらを切替えてＤＲＡＭに対するアクセスを制御することを特徴とするフレームメモリ回路である。【選択図】    図１
2005107899.tif 000002
【特許請求の範囲】
【請求項１】
入力された映像信号をＤＲＡＭに対して書込むとともにＤＲＡＭから映像信号データを読み出す処理を行うためのＤＲＡＭに対するコマンド列及びアドレスを生成するＤＲＡＭ制御部を具備してなるフレームメモリ回路において、前記ＤＲＡＭ制御部は、１ラインの画素データを高速で読み出す場合に用いるコマンド列と、複数ラインの各画素データを同時に読み出す場合に用いるコマンド列とをそれぞれ生成し、これらを切替えてＤＲＡＭに対するアクセスを制御することを特徴とするフレームメモリ回路。
【請求項２】
ＤＲＡＭ制御部は、１ラインの画素データを高速で読み出す場合に用いるコマンド列を生成する１ラインリード・ライトコマンド生成部と、複数ラインの各画素データを同時に読み出す場合に用いるコマンド列を生成する複数ラインリード・ライトコマンド生成部と、前記２つのコマンド生成部の出力のいずれか一方を選択してＤＲＡＭに出力するコマンド選択部と、ＤＲＡＭに書込むためのライトアドレスを生成するライトアドレス生成部と、ＤＲＡＭから１ラインのデータを読み出すためのリードアドレスを生成する１ライン読出リードアドレス生成部と、ＤＲＡＭから複数ラインのデータを読み出すためのリードアドレスを生成する複数ライン読出リードアドレス生成部と、前記ライトアドレス生成部の出力、若しくは、１ライン読出リードアドレス生成部の出力又は複数ライン読出リードアドレス生成部の出力のいずれかを選択して出力するアドレス選択部と、制御信号及びモード切替信号に基づいて前記各部に指令を出して制御を行うコマンド制御部とを具備してなることを特徴とする請求項１記載のフレームメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）の制御に関するものであり、メモリの制御方法を必要に応じて変更することにより、１つのメモリで複数の機能を実現することを特徴とするフレームメモリ回路に関するものである。
【背景技術】
【０００２】
従来より、ディジタル映像信号処理技術の１つとしてＤＲＡＭ（ダイナミックランダムアクセスメモリ）に映像情報を書込み・読出しする技術が用いられてきた。その書込み・読出しを行うためにメモリにアクセスする場合には、複数のコマンドを順次発行することで対応しており、ＤＲＡＭに効率的にアクセスするためにはコマンド列を最適化する必要がある。
【０００３】
例えば、特許文献１に記載の発明では、書込み間又は読み出し間にデータバスが使用されない時間帯が存在することによってデータ転送速度が低下してしまうという問題点に鑑みて、バーストデータの書込み・読出しサイクル中に、次に実行するコマンドを予約登録及び実行準備を行ってローアドレスが異なるメモリ領域にアクセスし、データバスが利用されないアイドル時間を削減することによってデータの転送効率を高くして高速なバーストデータ転送を実現するとともに、容易なメモリのインターフェースを提供している。
【０００４】
【特許文献１】特開２００１−３５１５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１記載の発明を用いることで、アイドル時間を削減することによってデータの転送効率を高くすることができるため、高解像度の映像を処理するために１ラインのデータを高速に読み出したい場合などに効果を発揮する。しかし、複数ラインの情報を必要とするキーストン補正のような処理においては、１ラインを高速で読み出すことよりも複数ラインを同時に読み出すことの方が重要であるため、上記の１ラインを高速で読み出す機能のみでは対応することができず、この場合には、ラインメモリを用いてライン情報を記憶させることで対応していたため、回路規模が大きくなってしまうという問題点があった。
【０００６】
また、キーストン補正処理を行えるようにコマンド列を最適化して複数ラインを同時に読み出せるようにすることで、ラインメモリを用いずに複数ラインを同時に読み出せるようにしたとしても、この場合、１周期のクロック数が大きくなってしまうため、この状態では、１ラインを高速で読み出す場合に対応することができない。
このように、１ラインを高速で読み出すことと、複数ラインを同時に読み出すことは、一方の条件を満たそうとすると他方には不利になるトレードオフの関係にあるため、これらに単一のコマンド制御方法で同時に対応することは実質不可能であった。
【０００７】
本発明は、上記問題点に鑑みなされたもので、１ラインを高速で読み出すためのコマンド列と、複数ラインを同時に読み出すためのコマンド列をそれぞれ切替えて使用することにより、１つのメモリで両方の機能を実現することができるフレームメモリ回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
請求項１記載の発明は、入力された映像信号をＤＲＡＭに対して書込むとともにＤＲＡＭから映像信号データを読み出す処理を行うためのＤＲＡＭに対するコマンド列及びアドレスを生成するＤＲＡＭ制御部を具備してなるフレームメモリ回路において、前記ＤＲＡＭ制御部は、１ラインの画素データを高速で読み出す場合に用いるコマンド列と、複数ラインの各画素データを同時に読み出す場合に用いるコマンド列とをそれぞれ生成し、これらを切替えてＤＲＡＭに対するアクセスを制御することを特徴とするフレームメモリ回路である。
【０００９】
請求項２記載の発明は、請求項１記載の発明に加えて、ＤＲＡＭ制御部は、１ラインの画素データを高速で読み出す場合に用いるコマンド列を生成する１ラインリード・ライトコマンド生成部と、複数ラインの各画素データを同時に読み出す場合に用いるコマンド列を生成する複数ラインリード・ライトコマンド生成部と、前記２つのコマンド生成部の出力のいずれか一方を選択してＤＲＡＭに出力するコマンド選択部と、ＤＲＡＭに書込むためのライトアドレスを生成するライトアドレス生成部と、ＤＲＡＭから１ラインのデータを読み出すためのリードアドレスを生成する１ライン読出リードアドレス生成部と、ＤＲＡＭから複数ラインのデータを読み出すためのリードアドレスを生成する複数ライン読出リードアドレス生成部と、前記ライトアドレス生成部の出力、若しくは、１ライン読出リードアドレス生成部の出力又は複数ライン読出リードアドレス生成部の出力のいずれかを選択して出力するアドレス選択部と、制御信号及びモード切替信号に基づいて前記各部に指令を出して制御を行うコマンド制御部とを具備してなるフレームメモリ回路である。
【発明の効果】
【００１０】
請求項１記載の発明によれば、１ラインを高速で読み出すことと複数ラインを同時に読み出すことという互いにトレードオフの関係にある２つの機能をラインメモリ等を用いることなく実現することができる。
【００１１】
請求項２記載の発明によれば、ＤＲＡＭ制御部において、１ラインを高速で読み出すためのコマンド列と、複数ラインを同時に読み出すためのコマンド列をそれぞれ切替えてＤＲＡＭにアクセスすることができ、互いにトレードオフの関係にある２つの機能をラインメモリ等を用いることなく実現することができる。
【発明を実施するための最良の形態】
【００１２】
本発明によるフレームメモリ回路は、入力された映像信号をＤＲＡＭに対して書込むとともにＤＲＡＭから映像信号データを読み出す処理を行うためのＤＲＡＭに対するコマンド列及びアドレスを生成するＤＲＡＭ制御部を具備してなるフレームメモリ回路において、前記ＤＲＡＭ制御部は、１ラインを高速で読み出す場合に用いるコマンド列と、複数ラインを同時に読み出す場合に用いるコマンド列とをそれぞれ生成し、これらを切替えてＤＲＡＭに対するアクセスを制御することを特徴とし、さらに詳しくは、ＤＲＡＭ制御部は、１ラインを高速で読み出す場合に用いるコマンド列を生成する１ラインリード・ライトコマンド生成部と、複数ラインを同時に読み出す場合に用いるコマンド列を生成する複数ラインリード・ライトコマンド生成部と、前記２つのコマンド生成部の出力のいずれか一方を選択してＤＲＡＭに出力するコマンド選択部と、ＤＲＡＭに書込むためのライトアドレスを生成するライトアドレス生成部と、ＤＲＡＭから１ラインのデータを読み出すためのリードアドレスを生成する１ライン読出リードアドレス生成部と、ＤＲＡＭから複数ラインのデータを読み出すためのリードアドレスを生成する複数ライン読出リードアドレス生成部と、前記ライトアドレス生成部の出力、若しくは、１ライン読出リードアドレス生成部の出力又は複数ライン読出リードアドレス生成部の出力のいずれかを選択して出力するアドレス選択部と、制御信号及びモード切替信号に基づいて前記各部に指令を出して制御を行うコマンド制御部とを具備してなる。
【実施例１】
【００１３】
本発明の実施の形態を図１及び図２に基づいて説明する。
図１において、データ入力端子１１から入力された映像信号のデータは、データ入出力制御部１２に入力され、このデータ入出力制御部１２からＤＲＡＭ１３に映像信号データの書込みが行われるとともに、ＤＲＡＭ１３から映像信号データが読出されデータ入出力制御部１２を介して出力され、例えば、キーストン補正回路１４などに入力される。このＤＲＡＭ１３への書込み、及び、ＤＲＡＭ１３からの読出しは、ＤＲＡＭ制御部２５によって制御している。
【００１４】
ＤＲＡＭ制御部２５は、コマンド制御部１７、１ラインリード・ライトコマンド生成部１８、４ラインリード・ライトコマンド生成部１９、コマンド選択部２０、ライトアドレス生成部２１、１ライン読出リードアドレス生成部２２、４ライン読出リードアドレス生成部２３、及び、アドレス選択部２４から構成されており、このＤＲＡＭ制御部２５によって、ＤＲＡＭ１３への書込みと読出しを制御する。
【００１５】
コマンド制御部１７は、制御信号入力端子１５からの制御信号と、モード切替信号入力端子１６からのモード切替信号とに基づいて、後段の各部でのコマンド生成及びアドレス生成を指示し、これらの生成したコマンド及びアドレスをモードに合わせて選択するための信号を生成している。
【００１６】
１ラインリード・ライトコマンド生成部１８は、コマンド制御部１７からのコマンド生成の指示に従って、１ラインの画素データを高速で読み出すモードにおけるコマンド列を生成するものであり、例えば、図２（ａ）に示すような、２０クロックを１周期とするコマンド列を生成する。この図２（ａ）において、「ＭＣＫ」はメモリクロック、「ＣＮＴ」はカウンタを示しており、任意のバンクである「ＢＡＮＫｎ」に対するコマンド列が順次生成される。
【００１７】
ここで、「ＡＣＴ（active  command）」は、メモリを活性化するための指示を行うコマンドであり、「Ｗｒｉｔｅ」は、ＤＲＡＭへのデータの書込み動作を指示するコマンドであり、「Ｒｅａｄ」は、ＤＲＡＭからのデータの読出し動作を指示するコマンドであり、「ＰＲ（precharge）」は、次のコマンドまでの準備動作を指示するコマンドであり、また、「ＮＯＰ（no  operation）」は、動作を行わない待機状態を表している。図２（ａ）に示すコマンド列では、ＤＲＡＭの制限から「ＡＣＴ」と「ＡＣＴ」の間は１０クロックの間隔を設ける必要があり、また、ＲＧＢの３個のデータのリード、ライトに各々３クロックを要する場合の例であり、その結果、１ラインを高速で読み出すためのコマンド列は最低でも１周期２０クロックを必要とする。
【００１８】
４ラインリード・ライトコマンド生成部１９は、コマンド制御部１７からのコマンド生成の指示に従って、４ラインの各画素データを略同時に読み出すモードにおけるコマンド列を生成するものであり、例えば、図２（ｂ）に示すような、２４クロックを１周期とするコマンド列を生成する。この図２（ｂ）において、「ＭＣＫ」はメモリクロック、「ＣＮＴ」はカウンタを示しており、「ＢＡＮＫ０」、「ＢＡＮＫ１」、「ＢＡＮＫ２」、「ＢＡＮＫ３」は、固定された４つのバンクを表しており、これら固定の４つのバンクに対するコマンド列を生成する。
【００１９】
ここで、４つのバンクに対してそれぞれ書込みと読出しを行う必要があるが、ＤＲＡＭ自体は１つであるためバンク毎の「Ｗｒｉｔｅ」コマンドと「Ｒｅａｄ」コマンドは互いに同時に処理することはできず、図２（ｂ）に示すように、書込み４回分と読出し４回分のコマンドがそれぞれ重ならないように構成される必要があるため、３クロック×８回分で２４クロックが１周期の最短となる。
【００２０】
コマンド選択部２０は、コマンド制御部１７からの選択信号に基づいて、前記１ラインリード・ライトコマンド生成部１８で生成した１ラインを高速で読み出すモードにおけるコマンド列、又は、前記４ラインリード・ライトコマンド生成部１９で生成した４ラインを略同時に読み出すモードにおけるコマンド列のいずれかのコマンド列を選択して、後段のＤＲＡＭ１３に出力する。
【００２１】
ライトアドレス生成部２１は、コマンド制御部１７からの制御信号に基づいて、ＤＲＡＭ１３にデータを書込む際のアドレスを生成して、後段のアドレス選択部２４に出力する。このライトアドレス生成部２１では、１ラインを高速で読み出すモードと４ラインを略同時に読み出すモードの両方のライトアドレスを生成するが、４ラインを略同時に読み出すモードにおいても書込みは１ラインずつしか行わないため、１ラインを高速で読み出すモードと兼用することが可能である。
【００２２】
１ライン読出リードアドレス生成部２２は、コマンド制御部１７からの制御信号に基づいて、１ラインを高速で読み出すモードにおいてＤＲＡＭ１３からデータを読み出す際のアドレスを生成して、後段のアドレス選択部２４に出力する。
【００２３】
４ライン読出リードアドレス生成部２３は、コマンド制御部１７からの制御信号に基づいて、４ラインを略同時に読み出すモードにおいてＤＲＡＭ１３からデータを読み出す際のアドレスを生成して、後段のアドレス選択部２４に出力する。
【００２４】
アドレス選択部２４は、コマンド制御部１７からの選択信号に基づいて、書込みの場合には、前記ライトアドレス生成部２１からのライトアドレスを後段のＤＲＡＭ１３に出力し、読み出しの場合には、前記１ライン読出リードアドレス生成部２２からのリードアドレス、又は、前記４ライン読出リードアドレス生成部２３からのリードアドレスのいずれかのアドレスを選択して、後段のＤＲＡＭ１３に出力する。
【００２５】
このような構成における作用を説明する。
データ入力端子１１から入力された映像信号のデータは、データ入出力制御部１２に入力され、このときコマンド制御部１７に制御信号入力端子１５及びモード切替信号１６からの指示により指定されたモードに合わせて、コマンドの生成及び書込み・読出しのアドレスの生成が行われ、ＤＲＡＭ１３に指示が送られる。
【００２６】
先ず、選択されたモードが１ラインの画素データを高速で読み出すモードである場合には、コマンド制御部１７からの指示によって、１ラインリード・ライトコマンド生成部１８で、図２（ａ）に示すような１周期２０クロックで構成されたコマンドの生成を行い、また、ライトアドレス生成部２１でＤＲＡＭ１３に書込むアドレスを生成するとともに、１ライン読出リードアドレス生成部２２で読み出したいＤＲＡＭ１３のアドレスを生成する。１ラインを高速で読み出すモードである場合には、データ入力端子１１から入力された映像信号のデータを１周期で１ラインＤＲＡＭ１３に書込み、１周期で１ラインの１画素又は複数画素のデータを読み出す構成となっている。
【００２７】
次に、選択されたモードが４ラインを略同時に読み出すモードである場合には、コマンド制御部１７からの指示によって、４ラインリード・ライトコマンド生成部１９で、図２（ｂ）に示すような１周期２４クロックで構成されたコマンドの生成を行い、また、ライトアドレス生成部２１でＤＲＡＭ１３に書込むアドレスを生成するとともに、４ライン読出リードアドレス生成部２３で読み出したいＤＲＡＭ１３のアドレスを生成する。４ラインの各画素データを略同時に読み出すモードである場合には、データ入力端子１１から入力された映像信号のデータを１周期で１ラインＤＲＡＭ１３に書込み、１周期で４ラインのデータを略同時に読み出す構成となっている。つまり、書込む際は入力されたデータを１ライン毎に書込むが、読出しは書込みよりも数ライン遅れた状態で４ラインを略同時に読み出すように構成している。
【００２８】
このようにしてＤＲＡＭ１３から読み出されたライン情報は、データ入出力制御部１２を介して出力される。さらに、４ラインを略同時に読み出すモードの場合には、このデータ入出力制御部１２の後段に設けられたキーストン補正回路１４によってキーストン補正が行われる。
【００２９】
図２（ａ）に示す１周期２０クロックで構成されたコマンド列と、図２（ｂ）に示す１周期２４クロックで構成されたコマンド列とのうち、従来はいずれか一方のコマンド列のみを用いて、１ラインを高速で読み出す場合と４ラインを略同時に読み出す場合との両者に対応していたため、必ず不都合が生じていた。具体的には、例えば、図２（ａ）に示す１周期２０クロックで構成されたコマンド列を用いると、１ラインを高速で読み出す場合には最適なコマンド列となっているが、このコマンド列を使用してキーストン補正を行うために４ラインを同時に読出すためにはラインメモリが必要になり、ラインメモリを用いたとしても２０クロック×４ラインの時間がかかってしまうことになり、また、回路規模が大きくなってしまう。逆に、図２（ｂ）に示す１周期２４クロックで構成されたコマンド列を用いると、キーストン補正を行うために４ラインを略同時に読み出す場合には最適なコマンド列となっているが、このコマンド列を使用して１ラインを高速で読み出そうとすると、１周期２４クロックを必要としてしまうため、高速処理には適さない。
【００３０】
本発明のフレームメモリ回路では、上記のような、互いにトレードオフの関係にある２つのニーズを満たすために、図２（ａ）に示す１周期２０クロックで構成されたコマンド列と、図２（ｂ）に示す１周期２４クロックで構成されたコマンド列とを切替えて使用することにより、従来の問題点であったラインメモリを使用することによる回路規模の増大を抑制し、高解像度映像処理とキーストン補正の両者にそれぞれ必要最小限のクロック周波数で対応することができる。また、必要最小限のクロック周波数でメモリにアクセスするため、従来よりも消費電力を削減することができる。
【００３１】
前記実施例では、複数のラインを略同時に読み出す構成の例として４ラインを同時に読み出す場合を想定し、これ実現する構成として４つのバンクを用意し、この４つのバンク全体で書込み４回分と読出し４回分のコマンドがそれぞれ重ならないように構成することで、３クロック×８回分で２４クロックをコマンド列の１周期として構成したが、本発明はこれに限られるものではない。例えば、８ラインを略同時に読み出せるように構成してもよい。この場合には、８つのバンクを用意し、この８つのバンク全体で書込み８回分と読出し８回分のコマンドがそれぞれ重ならないように構成して、３クロック×１６回分で４８クロックをコマンド列の１周期として構成することで対応することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明によるフレームメモリ回路の構成を示したブロック図である。
【図２】図１フレームメモリ回路において生成するコマンド列を表したもので、（ａ）は、１ラインを高速で読み出す場合に最適なコマンド列を表しており、（ｂ）は、４ラインを略同時に読み出す場合に最適なコマンド列を表している。
【符号の説明】
【００３３】
１１…データ入力端子、１２…データ入出力制御部、１３…ＤＲＡＭ、１４…キーストン補正回路、１５…制御信号入力端子、１６…モード切替信号入力端子、１７…コマンド制御部、１８…１ラインリード・ライトコマンド生成部、１９…４ラインリード・ライトコマンド生成部、２０…コマンド選択部、２１…ライトアドレス生成部、２２…１ライン読出リードアドレス生成部、２３…４ライン読出リードアドレス生成部、２４…アドレス選択部、２５…ＤＲＡＭ制御部。
【図１】
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【図２】
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