(57)【要約】【課題】レースコンディション問題を解決するデジタル回路を提供する。【解決手段】クロック信号及びイネーブル信号から発生するイネーブルクロック信号に応答して第１及び第２入力データを第１及び第２センスアンプ信号として発生させるセンスアンプ部と、第１及び第２センスアンプ信号を入力して第１及び第２カスコード信号を発生させるカスコード信号ラッチ部と、を含むデジタル回路が記載されている。第１及び第２センスアンプ信号または第１及び第２カスコード信号は、スイッチ部を通じて選択的に第１及び第２出力制御信号に伝達された後、所定の選択信号に応答するダイナミックＭＵＸ部により第１及び第２ＭＵＸ出力信号として出力する。【選択図】図３
2005218095.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号及びイネーブル信号を入力してイネーブルクロック信号及び選択信号を発生させる制御部と、
前記イネーブルクロック信号に応答して第１及び第２入力データを第１及び第２センスアンプ信号として発生させるセンスアンプ部と、
前記第１及び第２センスアンプ信号を入力して第１及び第２カスコード信号を発生させるカスコード信号ラッチ部と、
前記選択信号に応答して、前記第１及び第２センスアンプ信号または前記第１及び第２カスコード信号を選択的に第１及び第２出力制御信号に伝達するスイッチ部と、
所定の選択信号に応答して、前記第１及び第２出力制御信号を第１及び第２ＭＵＸ出力信号として出力するダイナミックＭＵＸ部と、を具備することを特徴とするデジタル回路。
【請求項２】
前記制御部は、
前記クロック信号を入力する第１インバータと、
前記第１インバータの出力に応答して前記イネーブル信号をラッチするラッチと、
前記クロック信号及び前記ラッチの第１出力を入力するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を入力して前記イネーブルクロック信号として発生させる第２インバータと、
前記ラッチの第２出力を入力して前記選択信号として発生させる第３インバータと、を具備することを特徴とする請求項１に記載のデジタル回路。
【請求項３】
前記カスコード信号ラッチ部は、
前記第１または第２センスアンプ信号のロジックレベル遷移に応答して前記第１及び第２カスコード信号のロジックレベルを変化させることを特徴とする請求項１に記載のデジタル回路。
【請求項４】
前記スイッチ部は、
前記選択信号に応答して、前記第１及び第２センスアンプ信号をそれぞれ前記第１及び第２出力制御信号に伝達する第１及び第２スイッチと、
反転された前記選択信号に応答して前記第１及び第２カスコード信号をそれぞれ前記第１及び第２出力制御信号に伝達する第３及び第４スイッチと、を具備することを特徴とする請求項１に記載のデジタル回路。
【請求項５】
前記ダイナミックＭＵＸ部は、
第１ＭＵＸ入力信号と接地電圧との間に直列連結され、前記選択信号と前記第１出力制御信号とにそれぞれゲーティングされる第１及び第２ＮＭＯＳトランジスタと、
第２ＭＵＸ入力信号と前記接地電圧との間に直列連結され、前記選択信号と第２出力制御信号とにそれぞれゲーティングされる第３及び第４ＮＭＯＳトランジスタと、
前記第１ＭＵＸ入力信号を入力して前記第１ＭＵＸ出力信号を発生させる第１インバータと、
前記第２ＭＵＸ入力信号を入力して前記第２ＭＵＸ出力信号を発生させる第２インバータと、を具備することを特徴とする請求項１に記載のデジタル回路。
【請求項６】
前記ダイナミックＭＵＸ部は、
前記クロック信号を入力してプリチャージ信号を発生させるバッファ部と、
電源電圧と前記第１ＭＵＸ入力信号との間に連結され、前記プリチャージ信号にゲーティングされる第１ＰＭＯＳトランジスタと、
前記電源電圧と前記第２ＭＵＸ入力信号との間に連結され、前記プリチャージ信号にゲーティングされる第２ＰＭＯＳトランジスタと、を具備することを特徴とする請求項５に記載のデジタル回路。
【請求項７】
クロック信号を入力する第１インバータと、
前記第１インバータの出力に応答して前記イネーブル信号をラッチするラッチと、
前記クロック信号と前記ラッチの第１出力とを入力するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を入力してイネーブルクロック信号として発生させる第２インバータと、
前記ラッチの第２出力を入力して選択信号として発生させる第３インバータと、
前記イネーブルクロック信号に応答して、第１及び第２入力データを第１及び第２センスアンプ信号として発生させるセンスアンプ部と、
前記第１及び第２センスアンプ信号を入力し、前記第１または第２センスアンプ信号のロジックレベル遷移に応答して、前記第１及び第２カスコード信号のロジックレベルを変化させるカスコード信号ラッチ部と、
前記選択信号に応答して、前記第１及び第２センスアンプ信号をそれぞれ第１及び第２出力制御信号に伝達する第１及び第２スイッチと、
反転された前記選択信号に応答して、前記第１及び第２カスコード信号をそれぞれ前記第１及び第２出力制御信号に伝達する第３及び第４スイッチと、
第１ＭＵＸ入力信号と接地電圧との間に直列連結され、前記選択信号と前記第１出力制御信号とにそれぞれゲーティングされる第１及び第２ＮＭＯＳトランジスタと、
第２ＭＵＸ入力信号と前記接地電圧との間に直列連結され、前記選択信号と前記第２出力制御信号とにそれぞれゲーティングされる第３及び第４ＮＭＯＳトランジスタと、
前記第１ＭＵＸ入力信号を入力して前記第１ＭＵＸ出力信号を発生させる第４インバータと、
前記第２ＭＵＸ入力信号を入力して第２ＭＵＸ出力信号を発生させる第５インバータと、を具備することを特徴とするデジタル回路。
【請求項８】
前記ダイナミックＭＵＸ部は、
前記クロック信号を入力してプリチャージ信号を発生させるバッファ部と、
電源電圧と前記第１ＭＵＸ入力信号との間に連結され、プリチャージ信号にゲーティングされる第１ＰＭＯＳトランジスタと、
前記電源電圧と前記第２ＭＵＸ入力信号との間に連結され、前記プリチャージ信号にゲーティングされる第２ＰＭＯＳトランジスタと、を具備することを特徴とする請求項７に記載のデジタル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル回路に係り、特にレースコンディション問題を解決するデジタル回路に関する。
【背景技術】
【０００２】
一般的に、レースコンディション問題とは、デジタル回路に入力される信号とデジタル回路をイネーブルさせる信号との間に信号の伝達速度の差により発生する問題をいう。レースコンディション問題を説明する一つの簡単な回路として、ダイナミックＭＵＸ部が挙げられる。
【０００３】
図１は、一般的なダイナミックＭＵＸ部を説明する図である。これを参照すると、ダイナミックＭＵＸ部１００は、クロック信号ＣＬＫに応答して動作するフリップフロップ１１０、クロック信号ＣＬＫをバッファリングするバッファ部１２０、バッファ部１２０の出力に応答してフリップフロップ１１０の出力データＤＡＴＡを伝達するＭＵＸ部１３０、そして、ＭＵＸ部１３０の出力を出力信号ＯＵＴとして送出するドライバ部１４０を含む。ダイナミックＭＵＸ部１００の動作はＭＵＸ部１３０で決定されるが、バッファ部１２０の出力であるノードＥ信号によりＭＵＸ部１３０がイネーブルされ、フリップフロップ１１０の出力であるデータＤＡＴＡをドライバ部１４０に伝達する。
【０００４】
ダイナミックＭＵＸ部１００の動作は図２に図示されている。クロック信号ＣＬＫによって、バッファ部１２０の遅延時間後にノードＥ信号が出力される。フリップフロップ１１０の実際的な出力データＤＡＴＡは、例えば、ロジックローレベルと設定する。ＭＵＸ部１３０の動作上、イネーブル信号であるノードＥ信号より、フリップフロップ１１０の出力データＤＡＴＡが先にＭＵＸ部１３０に印加されなければならない。
【０００５】
ところが、図２のタイミング図で分かるように、ロジックハイレベルのノードＥ信号が先ず発生した後にロジックローレベルのフリップフロップ１１０の出力データＤＡＴＡが発生する場合がある。それにより、ダイナミックＭＵＸ部１００（図１）の出力信号ＯＵＴは、ノードＥ信号の活性化時点でロジックローレベルで発生し、再びフリップフロップ１１０の出力データＤＡＴＡに応答して所望のロジックハイレベルで発生する。すなわち、フリップフロップ１１０の出力データＤＡＴＡがノードＥ信号より遅く印加されるため、イネーブル信号であるノードＥ信号の活性化時点でダイナミックＭＵＸ部１００（図１）の出力が期待された信号で出力されない。フリップフロップ１１０の出力データＤＡＴＡとノードＥ信号とが、それぞれＭＵＸ部１３０に印加される時間差がレースコンディション問題となるが、このようなレースコンディション問題は、ダイナミックＭＵＸ部１００（図１）の動作が不安定になる問題を引き起こす。
したがって、レースコンディション問題を解決するデジタル回路が必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、レースコンディション問題を解決するデジタル回路を提供するところにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明の一面によるデジタル回路は、クロック信号及びイネーブル信号を入力してイネーブルクロック信号及び選択信号を発生させる制御部と、イネーブルクロック信号に応答して第１及び第２入力データを第１及び第２センスアンプ信号として発生させるセンスアンプ部と、第１及び第２センスアンプ信号を入力して第１及び第２カスコード信号を発生させるカスコード信号ラッチ部と、選択信号に応答して、第１及び第２センスアンプ信号または第１及び第２カスコード信号を選択的に第１及び第２出力制御信号に伝達するスイッチ部と、所定の選択信号に応答して、第１及び第２出力制御信号を第１及び第２ＭＵＸ出力信号として出力するダイナミックＭＵＸ部と、を具備する。
【０００８】
前記目的を達成するために、本発明の他の一面によるデジタル回路は、クロック信号を入力する第１インバータと、第１インバータの出力に応答してイネーブル信号をラッチするラッチと、クロック信号とラッチの第１出力とを入力するＮＡＮＤゲートと、ＮＡＮＤゲートの出力を入力してイネーブルクロック信号として発生させる第２インバータと、ラッチの第２出力を入力して選択信号として発生させる第３インバータと、イネーブルクロック信号に応答して、第１及び第２入力データを第１及び第２センスアンプ信号として発生させるセンスアンプ部と、第１及び第２センスアンプ信号を入力し、第１または第２センスアンプ信号のロジックレベル遷移に応答して、第１及び第２カスコード信号のロジックレベルを変化させるカスコード信号ラッチ部と、選択信号に応答して、第１及び第２センスアンプ信号をそれぞれ第１及び第２出力制御信号に伝達する第１及び第２スイッチと、反転された選択信号に応答して、第１及び第２カスコード信号をそれぞれ第１及び第２出力制御信号に伝達する第３及び第４スイッチと、第１ ＭＵＸ入力信号と接地電圧との間に直列連結され、選択信号と第１出力制御信号とにそれぞれゲーティングされる第１及び第２ＮＭＯＳトランジスタと、第２ＭＵＸ入力信号と接地電圧との間に直列連結され、選択信号と第２出力制御信号とにそれぞれゲーティングされる第３及び第４ＮＭＯＳトランジスタと、第１ＭＵＸ入力信号を入力して第１ＭＵＸ出力信号を発生させる第４インバータと、第２ＭＵＸ入力信号を入力して第２ＭＵＸ出力信号を発生させる第５インバータと、を具備する。
【発明の効果】
【０００９】
したがって、本発明のデジタル回路によれば、ダイナミックＭＵＸ部のイネーブル信号である第１選択信号より、データ信号である第１及び第２出力制御信号が先ず印加されていないとしても、レースコンディション問題なしにダイナミックＭＵＸ部の動作が保証される。
【発明を実施するための最良の形態】
【００１０】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図に付された同一参照符号は同一部材を表わす。
【００１１】
図３は、本発明の一実施例によるデジタル回路を示す図である。これを参照すると、デジタル回路は、制御部３００とダイナミックＭＵＸ部４００とを含む。
制御部３００は、クロック信号Ｃｌｏｃｋを入力する第１インバータ３１０、第１インバータ３１０の出力に応答してイネーブル信号Ｅｎａｂｌｅをラッチするラッチ３２０、クロック信号Ｃｌｏｃｋとラッチ３２０の第１出力Ｑとを入力するＮＡＮＤゲート３３０、ＮＡＮＤゲート３３０の出力を入力してイネーブルクロック信号Ｅｎａｂｌｅ＿ｃｌｋとして発生させる第２インバータ３４０、ラッチ３２０の第２出力ｎＱを入力して選択信号Ｓｅｌｅｃｔｉｏｎとして発生させる第３インバータ３５０、イネーブルクロック信号Ｅｎａｂｌｅ＿ｃｌｋに応答して第１入力データＤａｔａ＿Ｈ及び第２入力データＤａｔａ＿Ｌを第１センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｈ及び第２センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｌとして発生させるセンスアンプ部３６０、第１センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｈ及び第２センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｌを入力して第１カスコード信号ｃａｓｃｏｄｅ＿Ｈ及び第２カスコード信号ｃａｓｃｏｄｅ＿Ｌとして発生させるカスコード信号ラッチ部３７０、選択信号を入力する第４インバータ３８０、選択信号Ｓｅｌｅｃｔｉｏｎに応答して第１センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｈ及び第２センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｌをそれぞれ第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌに伝達する第１及び第２スイッチ３９１、３９２、そして反転された選択信号／Ｓｅｌｅｃｔｉｏｎに応答して、第１カスコード信号ｃａｓｃｏｄｅ＿Ｈ及び第２カスコード信号ｃａｓｃｏｄｅ＿Ｌをそれぞれ第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌに伝達する第３及び第４スイッチ３９３、３９４を含む。
【００１２】
ダイナミックＭＵＸ部４００は、クロック信号Ｃｌｏｃｋを入力する第１インバータ４１０、第１インバータ４１０の出力を入力してプリチャージ信号ｐｒｅｃｈａｒｇｅを発生させる第２インバータ４２０、電源電圧ＶＤＤと第１ＭＵＸ入力信号ＭｕｘＩｎ＿Ｈとの間に連結され、プリチャージ信号ｐｒｅｃｈａｒｇｅにゲーティングされる第１ＰＭＯＳトランジスタ４３１、電源電圧ＶＤＤと第２ ＭＵＸ入力信号ＭｕｘＩｎ＿Ｌとの間に連結され、プリチャージ信号ｐｒｅｃｈａｒｇｅにゲーティングされる第２ＰＭＯＳトランジスタ４３２、第１ＭＵＸ入力信号ＭｕｘＩｎ＿Ｈと接地電圧Ｖｓｓとの間に直列連結され、第１選択信号ＳＥＬ＜０＞と第１出力第Ｕ信号Ｏｕｔ＿Ｈとにそれぞれゲーティングされる第１及び第２ＮＭＯＳトランジスタ４４１、４４２、第１ ＭＵＸ入力信号ＭｕｘＩｎ＿Ｈと接地電圧Ｖｓｓとの間に直列連結され、第２選択信号ＳＥＬ＜１＞と電源電圧ＶＤＤとにそれぞれゲーティングされる第３及び第４ＮＭＯＳトランジスタ４４３、４４４、第２ ＭＵＸ入力信号ＭｕｘＩｎ＿Ｌと接地電圧Ｖｓｓとの間に直列連結され、第１選択信号ＳＥＬ＜０＞と第２出力制御信号Ｏｕｔ＿Ｌとにそれぞれゲーティングされる第５及び第６ ＮＭＯＳトランジスタ４４５、４４６、そして第２ＭＵＸ入力信号ＭｕｘＩｎ＿Ｌと接地電圧Ｖｓｓとの間に直列連結され、第２選択信号ＳＥＬ＜１＞と接地電圧Ｖｓｓとにそれぞれゲーティングされる第７及び第８ＮＭＯＳトランジスタ４４７、４４８を含む。
【００１３】
デジタル回路の動作を図４のタイミング図を参照して具体的に説明する。
クロック信号Ｃｌｏｃｋとイネーブル信号Ｅｎａｂｌｅとに応答して、選択信号Ｓｅｌｅｃｔｉｏｎとイネーブルクロック信号Ｅｎａｂｌｅ＿ｃｌｋとが発生する。クロック信号Ｃｌｏｃｋのロジックローレベル区間に入力されるイネーブル信号Ｅｎａｂｌｅによって選択信号ｓｅｌｅｃｔｉｏｎが発生し、クロック信号Ｃｌｏｃｋのロジックハイレベル区間中のイネーブル信号Ｅｎａｂｌｅによってイネーブルクロック信号Ｅｎａｂｌｅ＿ｃｌｋが発生する。
【００１４】
イネーブルクロック信号Ｅｎａｂｌｅ＿ｃｌｋのロジックハイレベルに応答して、受信される第１入力データＤａｔａ＿Ｈ及び第２入力データＤａｔａ＿Ｌのロジックレベルによって、第１センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｈ及び第２センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｌが発生する。すなわち、最初のロジックハイレベルのイネーブルクロック信号Ｅｎａｂｌｅ＿ｃｌｋに応答して、第１センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｈがロジックハイレベルで発生し、２番目のロジックハイレベルのイネーブルクロック信号Ｅｎａｂｌｅ＿ｃｌｋに応答して、第２センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｌがロジックハイレベルで発生する。
【００１５】
第１カスコード信号ｃａｓｃｏｄｅ＿Ｈは、第１センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｈのロジックローレベルからロジックハイレベルへの遷移に応答してロジックハイレベルで発生し、第２センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｌのロジックローレベルからロジックハイレベルへの遷移に応答してロジックローレベルで発生する。第２カスコード信号ｃａｓｃｏｄｅ＿Ｌは、第１センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｈのロジックローレベルからロジックハイレベルへの遷移に応答してロジックローレベルで発生し、第２センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｌのロジックローレベルからロジックハイレベルへの遷移に応答してロジックハイレベルで発生する。
【００１６】
第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌそれぞれは、選択信号Ｓｅｌｅｃｔｉｏｎのロジックハイレベル区間に応答して第１センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｈ及び第２センスアンプ信号ｓｅｎｓｅａｍｐ＿Ｌのロジックレベルで発生し、選択信号Ｓｅｌｅｃｔｉｏｎのロジックローレベル区間に応答して第１カスコード信号ｃａｓｃｏｄｅ＿Ｈ及び第２カスコード信号ｃｓａｃｏｄｅ＿Ｌのロジックレベルでそれぞれ発生する。
【００１７】
プリチャージ信号ｐｒｅｃｈａｒｇｅは、クロック信号Ｃｌｏｃｋのロジックレベルで発生する。プリチャージ信号ｐｒｅｃｈａｒｇｅのロジックローレベル区間に応答して、第１ＭＵＸ入力信号ＭｕｘＩｎ＿Ｈ及び第２ＭＵＸ入力信号ＭｕｘＩｎ＿Ｌはロジックハイレベルで発生し、第１ＭＵＸ出力信号ＭｕｘＯｕｔ＿Ｈ及び第２ＭＵＸ出力信号ＭｕｘＯｕｔ＿Ｌはロジックローレベルで発生する。
【００１８】
一方、プリチャージ信号ｐｒｅｃｈａｒｇｅがロジックハイレベルである区間には、第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌと、第１選択信号Ｓｅｌ＜０＞または第２選択信号Ｓｅｌ＜１＞とに応答して第１ＭＵＸ入力信号ＭｕｘＩｎ＿Ｈ及び第２ＭＵＸ入力信号ＭｕｘＩｎ＿Ｌが発生する。例えば、第１選択信号Ｓｅｌ＜０＞がプリチャージ信号ｐｒｅｃｈａｒｇｅとほぼ同一に発生すると仮定すれば、第１選択信号Ｓｅｌ＜０＞のロジックハイレベル区間では、第１出力制御信号Ｏｕｔ＿Ｈ、第２出力制御信号Ｏｕｔ＿Ｌのロジックレベルによって第１ＭＵＸ出力信号ＭｕｘＯｕｔ＿Ｈ及び第２ＭＵＸ出力信号ＭｕｘＯｕｔ＿Ｌがそれぞれ発生する。
【００１９】
ここで、第１選択信号Ｓｅｌ＜０＞は、図１で説明したイネーブル信号であるノードＥ信号と同じく、第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌは、データＤａｔａと同じ機能を持つ。このようになれば、第１選択信号Ｓｅｌ＜０＞のロジックハイレベルへの活性化以前に、第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌのロジックレベルが先ず印加されて初めてレースコンディション問題が発生しなくなる。
【００２０】
ところが、本実施例では、第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌのロジックレベルが第１選択信号Ｓｅｌ＜０＞のロジックハイレベルへの活性化以後に入っても、レースコンディション問題が発生しない。なぜなら、タイミング図に図示したように、第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌのロジックレベルは、イネーブルクロック信号Ｅｎａｂｌｅ＿ｃｌｋのロジックハイレベル区間中に、第１データＤａｔａ＿Ｈ及び第２データＤａｔａ＿Ｌのロジックレベルによって発生した第１センスアンプ出力ｓｅｎｓｅａｍｐ＿Ｈ及び第２センスアンプ出力ｓｅｎｓｅａｍｐ＿Ｌのロジックレベル通りに発生する。すなわち、第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌそれぞれは、一方がロジックローレベルを保持する間に他方がロジックハイレベルに変わる。この時、プリチャージ信号ｐｒｅｃｈａｒｇｅ及び第１選択信号ＳＥＬ＜０＞はロジックハイレベル区間にあり、この区間中に第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌのロジックレベルによって第１出力ＭＵＸ信号Ｍｕｘｏｕｔ＿Ｈ及び第２出力ＭＵＸ信号Ｍｕｘｏｕｔ＿Ｌが発生する。最終的に、第１出力ＭＵＸ信号Ｍｕｘｏｕｔ＿Ｈ及び第２出力ＭＵＸ信号Ｍｕｘｏｕｔ＿Ｌは、イネーブルクロック信号Ｅｎａｂｌｅ＿ｃｌｋのロジックハイレベル区間である時の第１データＤａｔａ＿Ｈ及び第２データＤａｔａ＿Ｌのロジックレベル通りに発生する。
【００２１】
ここで、イネーブルクロック信号Ｅｎａｂｌｅ＿ｃｌｋのロジックハイレベル区間中に、ロジックハイレベル及びロジックローレベルの第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌが、第１選択信号Ｓｅｌ＜０＞のロジックハイレベル以前に印加されていないとしても、すなわち、第１選択信号Ｓｅｌ＜０＞のロジックハイレベルへの遷移から所定時間△１、△２後に第１出力制御信号Ｏｕｔ＿Ｈ及び第２出力制御信号Ｏｕｔ＿Ｌが入力されるとしても、第１出力ＭＵＸ信号Ｍｕｘｏｕｔ＿Ｈ及び第２出力ＭＵＸ信号Ｍｕｘｏｕｔ＿Ｌは、レースコンディション問題なしにロジックハイレベル及びロジックローレベルで発生する。
【００２２】
本発明は図面に図示された一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施例が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決めなければならない。
【産業上の利用可能性】
【００２３】
本発明のダイナミックＭＵＸ部は、レースコンディション問題を発生させないデジタル回路装置に適している。
【図面の簡単な説明】
【００２４】
【図１】一般的なダイナミックＭＵＸ部を説明する図である。
【図２】図１のダイナミックＭＵＸ部の動作タイミング図である。
【図３】本発明の一実施例によるデジタル回路を説明する図である。
【図４】図３のデジタル回路の動作タイミング図である。
【符号の説明】
【００２５】
３００  制御部
３１０  第１インバータ
３２０  ラッチ
３３０  ＮＡＮＤゲート
３４０  第２インバータ
３５０  第３インバータ
３６０  センスアンプ部
３７０  カスコード信号ラッチ部
３８０  第４インバータ
３９１、３９２、３９３、３９４  第１ないし第４スイッチ
４００  ダイナミックＭＵＸ部
４１０  第１インバータ
４２０  第２インバータ
４３１  第１ＰＭＯＳトランジスタ
４３２  第２ＰＭＯＳトランジスタ
４４１、４４２、４４３、４４４、４４５、４４６、４４７、４４８  第１ないし第８ＮＭＯＳトランジスタ
【図１】
2005218095.tif 000003
【図２】
2005218095.tif 000004
【図３】
2005218095.tif 000005
【図４】
2005218095.tif 000006