(57)【要約】【課題】  検査、調整の際及びセットに組み込み後に電源供給ピン等に予期せぬ過電圧が印加されないようにすることを目的とする。【解決手段】  選局手段６，７と復調手段５とを有し、電源供給ピン１ｃを含む複数の端子ピンを設けたデジタル放送受信用チューナにおいて、この電源供給ピン１ｃの少なくとも片側にアースピン１０ａ又は１０ｂを配置するようにしたものである。【選択図】        図２
2005102151.tif 000002
【特許請求の範囲】
【請求項１】
選局手段と復調手段とを有し、電源供給ピンを含む複数の端子ピンを設けたデジタル放送受信用チューナにおいて、
前記電源供給ピンの少なくとも片側にアースピンを配置するようにしたことを特徴とするデジタル放送受信用チューナ。
【請求項２】
選局手段と復調手段とを有し、電源供給ピンを含む複数の端子ピンを設けたデジタル放送受信用チューナにおいて、
複数種類の電圧の電源を夫々供給するようにした複数の電源供給ピンを設け、前記複数種類の電圧の電源の内、最大電圧の電源供給ピンの両側にアースピンを配置するようにしたことを特徴とするデジタル放送受信用チューナ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル放送受信用チューナに関する。
【背景技術】
【０００２】
従来、ＢＳデジタル放送受信用チューナとして図４、図５に示す如きものが提案されている。図５はこのＢＳデジタル放送受信用チューナの外観を示し、１はシールドケースで、このシールドケース１内に例えば図４に示す如きチューナ回路が設けられている。
【０００３】
図４において、２はＢＳアンテナ等により受信したＢＳデジタル放送信号が供給される入力端子を示し、この入力端子２に得られるＢＳデジタル放送信号を増幅回路３を介して可変アッテネータ４に供給する。この増幅回路３の電源として、電源供給ピン１ａに供給される、例えば５Ｖの直流電源を供給する。
【０００４】
この可変アッテネータ４は後述するＱＰＳＫ／８ＰＳＫ復調回路５に得られる信号レベルに応じて制御され、この可変アッテネータ４の出力側に得られる信号レベルを一定にする如くする。
【０００５】
この可変アッテネータ４の出力信号を選局手段を構成するＺｅｒｏ−ＩＦ  ＱＰＳＫ／８ＰＳＫダウンコンバータ６の増幅回路６ａを介して自動利得制御回路を構成する可変利得増幅回路６ｂに供給する。この可変利得増幅回路６ｂはＱＰＳＫ／８ＰＳＫ復調回路５に得られる信号レベルに応じて利得制御信号を生成する利得制御信号生成回路６ｃよりの利得制御信号により利得が制御される。
【０００６】
この可変利得増幅回路６ｂの出力信号を乗算回路６ｄ及び６ｅの夫々の一方の入力端子に供給する。
【０００７】
また、７はＰＬＬ回路より成る局部発振回路を示し、７ａはバリキャップの容量を制御して、発振周波数を可変する可変周波数発振回路で、この可変周波数発振回路７ａの発振信号を比較回路７ｂの一方の入力端子に供給すると共に端子ピン１ｆに得られる選局信号をこの比較回路７ｂの他方の入力端子に供給する。
【０００８】
この比較回路７ｂに得られる誤差信号をローパスフィルタ７ｃに供給する。このローパスフィルタ７ｃにおいては、この誤差信号の直流電圧と電源供給ピン１ｃに供給される、例えば３２Ｖの直流電圧とを加算してチューニング電圧とし、このチューニング電圧を可変周波数発振回路７ａのバリキャップに供給する如くしている。
【０００９】
この可変周波数発振回路７ａの発振信号を乗算回路６ｄの他方の入力端子に供給すると共にこの可変周波数発振回路７ａの発振信号を９０°移相回路６ｆを介して乗算回路６ｅの他方の入力端子に供給する。
【００１０】
この乗算回路６ｄの出力側に得られるＩ信号をローパスフィルタ６ｇ及び増幅回路６ｈの直列回路を介して半導体集積回路より成るＱＰＳＫ／８ＰＳＫ復調回路５に供給すると共にこの乗算回路６ｅの出力側に得られるＱ信号をローパスフィルタ６ｉ及び増幅回路６ｊの直列回路を介してこのＱＰＳＫ／８ＰＳＫ復調回路５に供給する。このＱＰＳＫ／８ＰＳＫ復調回路５の出力側に得られるトランスポートストリームパケットを８本の端子ピンより成る出力端子ピン１ｇよりバックエンド回路に供給する如くする。
【００１１】
またＺｅｒｏ−ＩＦ  ＱＰＳＫ／８ＰＳＫダウンコンバータ６及び局部発振回路７の電源として電源供給ピン１ｂに得られる安定な例えば５Ｖの直流電源を供給する如くする。
【００１２】
この半導体集積回路より成るＱＰＳＫ／８ＰＳＫ復調回路５には電源として、電源供給ピン１ｄ及び１ｅに夫々得られる例えば１．５Ｖ及び３．３Ｖの直流電源を供給する如くする。
【００１３】
従来このＢＳデジタル放送受信用チューナの電源供給ピン１ａ，１ｂ‥‥１ｅの配列は図５に示す如く隣接して連続的に配列する如くしていた。
【００１４】
またこのＢＳデジタル放送受信用チューナは、上述の他に同期信号用の端子ピン、クロック信号用の端子ピン、エラーインジケータ用の端子ピン等の端子ピンを有し、全部で３０本程度の端子ピンを有している。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、このＢＳデジタル放送受信用チューナにおいても小型化が望まれている。然しながら、従来のＢＳデジタル放送受信用チューナはこの３０本程度有する端子ピンの夫々の間隔が２．５４ｍｍ必要としており、小型化が困難であった。
【００１６】
そこで、３０本程度有する端子ピンの夫々の間隔を比較的小さく例えば２ｍｍとし、このＢＳデジタル放送受信用チューナの小型化を図り、電源供給ピン１ａ、１ｂ・・・１ｅを従来同様に連続的に配列することが考えられる。
【００１７】
この場合電源供給ピン１ａ、１ｂ・・・１ｅの隣接ピン間が例えば２ｍｍと比較的小さいので、このＢＳデジタル放送受信用チューナの製造時における検査、調整の際に、例えば３２Ｖの直流電源を供給するチェックピン等が電源供給ピン１ｃだけでなく隣接する電源供給ピン１ｂ、１ｄに接触するおそれがあり、誤ってこの電源供給ピン１ｂ、１ｄに接触したときには予期せぬ過電圧が供給されることとなり、この過電圧の侵入に対して十分な保護ができず、このデジタル放送受信用チューナの内部の部品の破壊をおこすおそれがある不都合があった。
【００１８】
また、斯るデジタル放送受信用チューナをセットに組み込むときは、セットのメイン基板に端子ピンを挿入し半田槽で半田付けを行うが、この時この電源供給ピン１ａ、１ｂ・・・１ｅの隣接ピン間が比較的小さいので半田によるブリッジが発生しやすく、例えば３２Ｖの直流電源を供給する電源供給ピン１ｃと電源供給ピン１ｂ又は１ｄと半田によるブリッジを生じたときは、組み込む前は良品であったデジタル放送受信用チューナであっても、予期せぬ過電圧が侵入し、このデジタル放送受信用チューナの内部の部品の破壊あるいはこのデジタル放送受信用チューナが組み込まれたセットの破壊をおこすおそれがある不都合があった。
【００１９】
この場合、組み込む前のデジタル放送受信用チューナは良品であるので、故障の原因の究明が比較的困難である不都合があった。
【００２０】
本発明は斯る点に鑑み、検査、調整の際及びセットに組み込み後に電源供給ピン等に予期せぬ過電圧が印加されないようにすることを目的とする。
【課題を解決するための手段】
【００２１】
本発明デジタル放送受信用チューナは、選局手段と復調手段とを有し、電源供給ピンを含む複数の端子ピンが設けられたデジタル放送受信用チューナにおいて、この電源供給ピンの少なくとも片側にアースピンを配置するようにしたものである。
【発明の効果】
【００２２】
斯る本発明によれば、電源供給ピンの少なくとも片側にアースピンを配置するようにしたので隣接ピンはアースピンであり、検査、調整の際及びセットに組み込み後に例えば３２Ｖを供給するチェックピン等が誤って接触又は半田ブリッジするピンはアースピンであり、他のピンに予期せぬ電圧を印加するおそれをなくすことができる。この場合、このアースピンに誤って例えば３２Ｖの高電圧を印加しても、デジタル放送受信用チューナの部品を破壊したり、このチューナに接続されている機器を破壊するおそれがない。
【発明を実施するための最良の形態】
【００２３】
以下、図１、図２及び図３を参照して本発明デジタル放送受信用チューナを実施するための最良の形態の例につき説明する。この図１、図２及び図３において図４及び図５に対応する部分には同一符号を付して示す。
【００２４】
図２は本例によるＢＳデジタル放送受信用チューナの側面外観を示し、図３は上面外観を示す。このシールドケース１内に例えば図１に示す如く図４同様のＢＳデジタル放送受信用のチューナ回路が設けられている。
【００２５】
この図１例においては、ＢＳアンテナ等により受信したＢＳデジタル放送信号が入力端子２に供給される。この入力端子２に得られるＢＳデジタル放送信号を増幅回路３を介して可変アッテネータ４に供給する。この増幅回路３の電源として電源供給ピン１ａに供給される、例えば５Ｖの直流電源を供給する。
【００２６】
この可変アッテネータ４は後述するＱＰＳＫ／８ＰＳＫ復調回路５に得られる信号レベルに応じて制御され、この可変アッテネータ４の出力側に得られる信号レベルを一定にする如くする。
【００２７】
この可変アッテネータ４の出力信号を選局手段を構成するＺｅｒｏ−ＩＦ  ＱＰＳＫ／８ＰＳＫダウンコンバータ６の増幅回路６ａを介して自動利得制御回路を構成する可変利得増幅回路６ｂに供給する。この可変利得増幅回路６ｂはＱＰＳＫ／８ＰＳＫ復調回路５に得られる信号レベルに応じて利得制御信号を生成する利得制御信号生成回路６ｃよりの利得制御信号により利得が制御される。
【００２８】
この可変利得増幅回路６ｂの出力信号を乗算回路６ｄ及び６ｅの夫々の一方の入力端子に供給する。
【００２９】
また、７はＰＬＬ回路より成る局部発振回路を示し、７ａはバリキャップの容量を制御して、発振周波数を可変する可変周波数発振回路で、この可変周波数発振回路７ａの発振信号を比較回路７ｂの一方の入力端子に供給すると共に端子ピン１ｆに得られる選局信号をこの比較回路７ｂの他方の入力端子に供給する。
【００３０】
この比較回路７ｂに得られる誤差信号をローパスフィルタ７ｃに供給する。このローパスフィルタ７ｃにおいては、この誤差信号の直流電圧と電源供給ピン１ｃに供給される、例えば３２Ｖの直流電圧とを加算してチューニング電圧とし、このチューニング電圧を可変周波数発振回路７ａのバリキャップに供給する如くしている。
【００３１】
この可変周波数発振回路７ａの発振信号を乗算回路６ｄの他方の入力端子に供給すると共にこの可変周波数発振回路７ａの発振信号を９０°移相回路６ｆを介して乗算回路６ｅの他方の入力端子に供給する。
【００３２】
この乗算回路６ｄの出力側に得られるＩ信号をローパスフィルタ６ｇ及び増幅回路６ｈの直列回路を介して半導体集積回路より成るＱＰＳＫ／８ＰＳＫ復調回路５に供給すると共にこの乗算回路６ｅの出力側に得られるＱ信号をローパスフィルタ６ｉ及び増幅回路６ｊの直列回路を介してこのＱＰＳＫ／８ＰＳＫ復調回路５に供給する。このＱＰＳＫ／８ＰＳＫ復調回路５の出力側に得られるトランスポートストリームパケットを８本の端子ピンより成る出力端子ピン１ｇよりバックエンド回路に供給する如くする。
【００３３】
またＺｅｒｏ−ＩＦ  ＱＰＳＫ／８ＰＳＫダウンコンバータ６及び局部発振回路７の電源として電源供給ピン１ｂに得られる安定な例えば５Ｖの直流電源を供給する如くする。
【００３４】
この半導体集積回路より成るＱＰＳＫ／８ＰＳＫ復調回路５には電源として、電源供給ピン１ｄ及び１ｅに夫々得られる例えば１．５Ｖ及び３．３Ｖの直流電源を供給する如くする。
【００３５】
本例においては、このＢＳデジタル放送受信用チューナの電源供給ピン１ａ，１ｂ‥‥１ｅ、出力端子ピン１ｇ、端子ピン１ｆ等の所定数の例えば３０本の端子ピンを、図２に示す如く等間隔に設ける。
【００３６】
本例においては、この電源供給ピン１ｂと電源供給ピン１ｃとの間及び電源供給ピン１ｃと次の端子ピン１ｆとの間に夫々このＢＳデジタル放送受信用チューナのアースに接続されたアースピン１０ａ及び１０ｂを配置する如くする。
【００３７】
因みに、本例による図２に示すデジタル放送受信用チューナの３０本の端子ピンにつき説明するに、図面上左側より第１番目の端子ピンは、いずれにも接続されていない空ピンである。
【００３８】
第２番目の端子ピンは例えば５Ｖの直流電源が供給される電源供給ピン１ａ、第３番目の端子ピンはローノイズブロックの電源供給ピン、第４番目の端子ピンは安定な例えば５Ｖの直流電源が供給される電源供給ピン１ｂ、第５番目の端子ピンはアースに接続されるアースピン１０ａ、第６番目の端子ピンは例えば３２Ｖの最大の直流電圧が供給される電源供給ピン１ｃ、第７番目の端子ピンはアースに接続されるアースピン１０ｂである。
【００３９】
第８番目の端子ピンは選局信号が供給される端子ピン１ｆ、第９番目の端子ピンは復調ＩＣのアドレス選択信号が供給される端子ピン、第１０番目の端子ピンはハードリセット信号が供給される端子ピン、第１１番目及び第１２番目の端子ピンはインターフェイスが接続される端子ピン、第１３番目の端子ピンはＴＭＣＣ信号内の起動制御信号が出力される端子ピンである。
【００４０】
また第１４番目の端子ピンはＴＭＣＣ信号内の変更指示信号が出力される端子ピン、第１５番目の端子ピンはフレーム同期信号が出力される端子ピン、第１６番目の端子ピンは例えば３．３Ｖの直流電圧が供給される電源供給ピン１ｅ、第１７番目〜第２４番目の端子ピンはトランスポートストリームパケットの出力端子ピン１ｇである。
【００４１】
第２５番目の端子ピンは例えば１．５Ｖの直流電圧が供給される電源供給ピン１ｄ、第２６番目の端子ピンはトランスポートストリームクロックを出力する端子ピン、第２７番目の端子ピンはトランスポートストリームデータの同期信号の端子ピン、第２８番目の端子ピンはトランスポートストリームデータのイネーブル端子ピン、第２９番目の端子ピンはトランスポートストリームデータスーパーフレームの同期信号の端子ピン、第３０番目の端子ピンはエラーインジケータを接続する端子ピンである。
【００４２】
本例によれば、電源供給ピン１ｂ及び１ｃとの間と電源供給ピン１ｃ、次の端子ピン１ｆの間とに夫々アースに接続されたアースピン１０ａ及び１０ｂを配置するようにしたので、例えば３２Ｖの電源が供給される電源供給ピン１ｃの隣接ピンはアースピン１０ａ及び１０ｂであり、検査、調整の際に例えば３２Ｖの電源が供給されるチェックピン等が誤って接触するピンはアースピン１０ａ，１０ｂであり、またこのデジタル放送受信用チューナをセットに組み込むときに、この電源供給ピン１ｃが半田ブリッジされるピンはこのアースピン１０ａ又は１０ｂであり、他の電源供給ピン１ｂ，１ｄに予期せぬ過電圧を印加することがない。
【００４３】
この場合、アースピン１０ａ，１０ｂに誤って例えば３２Ｖの高電圧を印加してもこのＢＳデジタル放送受信用チューナの部品を破壊したり、このＢＳデジタル放送受信用チューナを組み込むセットを破壊するおそれがない。
【００４４】
従って本例によれば、端子ピン間の間隔を小さくしてデジタル放送受信用チューナを安全により小型化を図ることができる。
【００４５】
尚、本発明は上述例に限ることなく本発明の要旨を逸脱することなく、その他種々の構成が採り得ることは勿論である。
【図面の簡単な説明】
【００４６】
【図１】本発明デジタル放送受信用チューナの実施の形態の例を示す構成図である。
【図２】本発明デジタル放送受信用チューナの実施の形態の例を示す外観側面図である。
【図３】図２の外観上面図である。
【図４】従来のデジタル放送受信用チューナの例を示す構成図である。
【図５】従来のデジタル放送受信用チューナの例を示す外観平面図である。
【符号の説明】
【００４７】
１‥‥シールドケース、１ａ，１ｂ，１ｃ，１ｄ，１ｅ‥‥電源供給ピン、２‥‥入力端子、３‥‥増幅回路、４‥‥可変アッテネータ、５‥‥ＱＰＳＫ／８ＰＳＫ復調回路、６‥‥Ｚｅｒｏ−ＩＦ  ＱＰＳＫ／８ＰＳＫダウンコンバータ、７‥‥局部発振回路、１０ａ，１０ｂ‥‥アースピン
【図１】
2005102151.tif 000003
【図２】
2005102151.tif 000004
【図３】
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【図４】
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【図５】
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