(57)【要約】【課題】  半導体の３次元実装において、積層する半導体チップを基板に対して正確に位置合わせできる半導体装置の製造方法を提供する。【解決手段】  基板１に、貫通電極１０ａと同一の工程で形成され、かつ同一の構造からなるアライメントマーク２０ａを形成し、このアライメントマーク２０ａを使って積層する半導体チップ３０，３１，３２，３３と基板１との位置合わせを行う。【選択図】        図８
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【特許請求の範囲】
【請求項１】
基板に複数の半導体チップを積層する工程を有する半導体装置の製造方法であって、前記基板における前記半導体チップの実装領域に貫通電極を形成するとともに、前記基板における前記半導体チップの非実装領域に前記貫通電極と同一の構造であるアライメントマークを形成し、前記貫通電極と前記アライメントマークとは同一の工程で形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記基板がシリコンからなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記基板に形成されたアライメントマークの位置情報を使い、前記基板と１層目の半導体チップとの位置合わせを行うことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記基板に形成されたアライメントマークの位置情報を使い、前記基板と２層目以降に積層する半導体チップとの位置合わせを行うことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記基板上に半導体チップを実装する実装領域を複数設け、前記アライメントマークを各実装領域ごとに形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項６】
前記基板上に半導体チップを実装する実装領域を複数設け、前記アライメントマークを半導体チップ前記非実装領域の少なくとも２箇所に形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項７】
請求項１ないし６のいずれか一項に記載の半導体装置の製造方法を用いて製造することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置を回路基板に実装する半導体装置の製造方法であって、前記半導体装置に形成したアライメントマーク部の位置情報を使い、前記半導体装置と回路基板との位置合わせを行う半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置を具備してなることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置、電子機器に関し、特に半導体の三次元実装に好適な半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
携帯性を有する電子機器において、小型化・薄型化が要求され、これらの機器の内部に使用される半導体をはじめとする電子部品についても同様の要望がなされている。さらに、近年、機器の多機能化の追求から、電子部品にはより一層の小型化・薄型化が望まれてきている。例えば半導体のパッケージングにおいては、ＣＳＰ（Chip Scale Package）といわれる小型のパッケージング方法が提案されている。
【０００３】
しかしながら市場の要求から、さらに半導体の実装密度を高めた、例えば特許文献１に開示されているような、三次元実装技術が案出されている。この半導体の三次元実装技術は半導体チップ同士を積層し、半導体チップ間を配線接続することで、多くの面積を占有することなく高密度実装を達成する技術である。
【特許文献１】特開２００２−５０７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体の三次元実装技術において、半導体チップにはその厚さ方向に貫通する貫通電極を持ち、また、貫通電極は積層する各半導体チップで同じ配列をしており、半導体チップを順次積層することによりこれら貫通電極を接続して、複数層にわたる半導体チップ間で電気的接続がなされる構成になっている。
ここで、半導体チップを基板に数層に積層していく場合、前層の半導体チップに形成された端子（貫通電極）を認識して、次に積層する半導体チップをアライメントするという方法がとられている。半導体チップの積層において位置のずれがある場合には、このずれが累積し、基板の端子と最上部の半導体チップの端子とでは大きな位置ずれが生じることになる。これは、積層する半導体チップが多くなるほどこの位置ずれは顕著であった。
【０００５】
さらに、このような場合には半導体チップを積層した外形全体に凹凸ができ、その突出部は後の工程でのハンドリング時に応力を受けやすくなる。特にこの三次元実装技術に用いられる半導体チップは、半導体チップ積層後の全体厚さを薄く抑える目的から、通常の半導体チップより厚さを薄く形成されており、ダメージを受けやすい構成となっている。このことから、半導体チップにクラックを生じやすくなり、半導体集積回路の信頼性低下、さらには回路破壊につながる可能性があった。
【０００６】
また、この三次元実装技術においては、半導体チップの端子間を貫通電極で配線を行うため、配線長を最小限にできる利点があり、特に高周波回路に対して優れた伝送特性が期待されている。ところが前述のように、半導体チップの位置ずれによって、半導体チップ間の接続経路が曲がって伝送経路が長くなり、伝送ロスを生じることになる。このため、三次元実装技術の優れた特性を十分に生かせないという課題がある。
【０００７】
本発明は、上記従来技術の問題点に鑑み成されたものであって、その目的とするところは、三次元実装技術における半導体チップの積層位置精度を向上させることにより、半導体装置の信頼性を向上させ、さらに三次元実装の特性を発揮できる半導体装置の製造方法、および半導体装置、電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、基板に複数の半導体チップを積層する工程を有する半導体装置の製造方法であって、前記基板における前記半導体チップの実装領域に貫通電極を形成するとともに、前記基板における前記半導体チップの非実装領域に前記貫通電極と同一の構造であるアライメントマークを形成し、前記貫通電極と前記アライメントマークとは同一の工程で作成することを特徴としている。
この半導体装置の製造方法によれば、貫通電極の形成工程と同じ工程でアライメントマークが形成できるため、別の複雑な工程を付加することなくアライメントマークを形成できる。さらに、このアライメントマークを使って基板と、積層する各半導体チップの位置合わせを同一の基準を用いて行うため、位置のずれが累積されず、基板に対する各半導体チップの積層位置が正確となる。
【０００９】
また、前記基板はシリコンからなることが好ましい。
一般に半導体チップはシリコンウエハーから形成されており、このような構成にすれば、基板の線膨張率が、半導体チップの線膨張率と同じになる。このため、基板と半導体チップの間に生ずる熱膨張率差に起因する、基板もしくは半導体チップの割れや、接続部の亀裂や剥離などの不具合を防止できる。
【００１０】
また、基板に形成されたアライメントマークの位置情報を使い、前記基板と１層目の半導体チップの位置合わせを行うことを特徴とする。
このようにすることで、まず基板と１層目である半導体チップの位置合わせが基板に対して正確に行うことができる。
【００１１】
また、基板に形成されたアライメントマークの位置情報を使い、前記基板と２層目以降に積層する半導体チップの位置合わせを行うことを特徴とする。
このようにすれば、基板と２層目以降積層する半導体チップの位置合わせが、基板に形成されたアライメントマークを基準にしてなされるため、基板に対して位置が正確であるだけでなく、２層目以降の半導体チップどうしの位置についても正確に位置合わせができることになる。
【００１２】
また、半導体チップを実装する実装領域を複数設けた基板においては、アライメントマークを実装領域ごとに形成することが好ましい。
このように、各半導体チップごとにアライメントマークを形成することにより、半導体チップを実装する場所の近くに位置合わせ基準ができ、より正確な基板と半導体チップの位置合わせが可能になる。
【００１３】
また、半導体チップを実装する実装領域を複数設けた基板においては、アライメントマークを非実装領域の少なくとも２箇所に形成されていればよい。
アライメントマークは基板の設計値から位置情報をもっており、また、半導体チップを基板に搭載するチップ搭載機においても原点位置としての位置情報を持っている。このような状態で、半導体チップの実装位置を確定するには最低３点の位置情報が必要であり、アライメントマークとしては少なくとも２箇所あれば足りる。
このようにすれば、アライメントマークを複数の半導体チップ実装領域で共用して使うことが可能であり、アライメントマークの数を少なくすることができ、基板設計の自由度を上げることもできる。
【００１４】
以上のように、基板に形成されたアライメントマークを使用して基板と半導体チップとの位置合わせがなされるため、半導体チップの積層位置精度を向上することができる。
このことから、従来の課題であった半導体チップの積層時のずれによる接続経路が長くなって伝送ロスが増えるという問題は解消され、三次元実装としての優れた特性であるところの伝送ロスの少ない特性が発揮できる。
また、半導体チップの積層位置精度が向上したことにより、半導体チップを積層した時の外形全体には、突出した半導体チップがなくなり、その後工程でのハンドリング時に半導体チップへのダメージが軽減される。このことから、ハンドリング時に生ずる半導体チップへのクラックを防止でき、半導体集積回路の信頼性低下や回路破壊をなくすことができる。
また一方では、ここで使用されるアライメントマークは貫通電極を作る工程と同じ工程で作ることができるため、別の複雑なアライメントマークを作る工程を付加する必要がなく、簡易な方法にて実施が可能となる。
【００１５】
次に、本発明の半導体装置は上記のような半導体装置の製造方法にて製造されたことを特徴とし、小型で高密度実装され、信頼性が高く、特性の優れた半導体装置を実現することができる。
また、上記のような半導体装置を回路基板に実装する半導体装置の製造方法であって、前記半導体装置に形成したアライメントマーク部の位置情報を使い、前記半導体装置と回路基板との位置合わせを行うことを特徴としている。
このようにすれば、半導体装置の回路基板との位置決めには、アライメントマーク部の精度の高い位置情報を使用できるため、位置ずれの少ない半導体装置の実装が可能となる。
さらに、本発明の電子機器は、この半導体装置を具備してなることを特徴とし、この場合も、小型・薄型で信頼性が高い電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。
【００１７】
本実施形態では、基板としてＷＬＣＳＰ（Wafer Level Chip Size Package）用基板を用いて、半導体の三次元実装を行う実施形態について説明する。
ＷＬＣＳＰ技術とは、ＣＳＰ（Chip Size Pacage）技術の一種であって、１枚の基板のなかに複数の半導体実装領域を持ち、半導体の実装から樹脂封止、端子形成などの工程までをこの１枚の基板にて流動し、最後にダイシングにより切り分けて、個々の半導体装置として完成させる技術である。
【００１８】
図１は半導体を積層するための基板を示す斜視図である。基板１には基板１の厚さ方向に貫通する貫通電極１０ａおよびアライメントマーク２０ａが複数形成されている。この貫通電極１０ａおよびアライメントマーク２０ａは銅にて形成されている。また、基板１はシリコンからなり、支持板５０が接着されており、薄厚化された基板１の強度を補強している。
【００１９】
図２は図１を拡大した部分平面図であり、貫通電極１０ａとアライメントマーク２０ａの配置パターンを示している。
四角形状に配置されたパターンがそれぞれ貫通電極１０ａである。そして、この複数の貫通電極１０ａを含み、複数の貫通電極１０ａで四角に囲まれた部分が半導体チップ実装領域４０である。また、それぞれの半導体チップ実装領域４０ごとに、しかも半導体チップの非実装領域にアライメントマーク２０ａが配置されている。このアライメントマーク２０ａは各半導体実装領域４０の四隅近くに形成され、連続するパターンであるため、隣接する半導体チップ実装領域のアライメントマーク２０ａが共用されている。なお、アライメントマーク２０ａはダイシングライン上に設計してもよい。
【００２０】
次に、本実施形態での基板を製造する工程について詳細に説明する。図４は本発明に関わる基板を製造する方法についての、工程を説明する部分断面模式図である。これらの工程では、基板１に貫通電極およびアライメントマークを基板に形成することを目的としている。
図４（ａ）に示すように、シリコンウエハーからなる基板１の上面にレジストが塗布され、次いで露光処理、現像処理を行い、所定の形状にパターニングされたレジスト層２が形成される。本実施形態では円形状のパターンが形成されており、これらのパターンは基板上に複数形成されている。
【００２１】
次に、図４（ｂ）に示すように、前述のレジスト層２をマスクとして、基板１の所定形状にパターニングされた部分をエッチングし、開口部３を形成する。その後、レジスト層２を剥離液あるいはアッシング等により剥離する。なお、エッチングにはドライエッチングを使用するのが好ましい。ドライエッチングは反応性イオンエッチングであってもよい。また、エッチングとしてウエットエッチングを用いてもよい。
【００２２】
次に、基板１の開口部３を形成した面に、酸化シリコンなどの絶縁層４を形成する。そして、開口部３を中心に円環状にレジストパターンをパターニングする。その後、この部分の絶縁層をエッチングして剥離し、図４（ｃ）に示すような断面となる。
その後、シリコン内への銅の拡散を防ぐ目的でＴｉＷ、ＴｉＮなどを、スパッタにより成膜する。更にその後、シード層として銅をスパッタにより成膜する。
【００２３】
この後、電気化学プレーティング（ＥＣＰ）法を用いてメッキ処理を施して、基板１の開口部３に銅を埋め込むとともに、前工程で形成した、開口部３より大きな同心円状のパターン部に銅がメッキされる。そして、レジストの除去後、バリア層、シード層はドライエッチングにより除去される。
このようにして、図４（ｄ）に示すように、後工程を経て基板１の貫通電極となる貫通電極部１０と、同じくアライメントマークとなるアライメントマーク部２０が形成される。
【００２４】
その後、図４（ｅ）に示すように、貫通電極部１０に接続し外部端子とのピッチ変換を目的とする再配置配線層７、および外部基板と接続した際の応力を緩和する応力緩和層５が形成される。この応力緩和層５は樹脂（たとえばポリイミド樹脂）で形成されている。なお、アライメントマーク部２０は、他とは配線されることはない。
【００２５】
図４（ｆ）に示すように、応力緩和層５の上に基板１と同等の大きさで平坦な、支持板５０を接着して取り付ける。この支持板５０は、再配置配線層７やレジスト層６、応力緩和層５の保護および、その後の基板１の加工に対して強度的に耐えうるよう、基板１を補強し、更にハンドリング性を向上させる目的で取り付けられる。この補強板５０の材質としてはガラスが用いられている。
【００２６】
次に、支持板５０を取り付けた反対の面を、貫通電極部１０およびアライメントマーク部２０が露出するまで研削する。その後、基板１をドライエッチングあるいはウエットエッチングして貫通電極部１０およびアライメントマーク部２０の先端を突出させる。
その後、突出した貫通電極部１０およびアライメントマーク部２０の外周を覆っている絶縁膜をドライエッチングにより除去する。または、貫通電極部１０およびアライメントマーク部２０の先端平面をポリッシュ加工してもよい。または、貫通電極部１０を突出させた後、その面に酸化シリコン、窒化シリコン、またはポリイミドなど絶縁層を形成し、貫通電極部１０およびアライメントマーク部２０の先端に銅が露出するまでポリッシュ加工してもよい。（図示せず）
このようにして、基板１に貫通電極１０ａとアライメントマーク２０ａが形成される。なお、これら先端の突出量は基板１から、およそ２０μｍに設定されている。
【００２７】
なお、この絶縁膜の除去と先端部のポリッシュ加工は、貫通電極部１０にとって外部基板との接続を可能にするために必要な処理であり、アライメントマーク部２０に対しては外部基板との接続はしないため必要ではないが、同じ工程で同時に処理されるため、貫通電極部１０と同様に行われる。
このように、貫通電極１０ａとアライメントマーク２０ａは同一の構造であり、また同一の工程で形成されるため、別の複雑な工程を設けることなくアライメントマーク２０ａを形成することができる。
【００２８】
また、他の実施形態としてアライメントマーク２０ａは、図３に示すように基板１の任意の位置に少なくとも２箇所形成して実施することも可能である。
基板１に形成した２箇所のアライメントマーク２０ａをチップ搭載機の画像処理により認識して、各実装領域４０の半導体チップを実装する位置を決定できる。
この場合、２箇所のアライメントマーク２０ａは、各実装領域４０の半導体チップ位置合わせにおいて共通して使用されることになる。また、半導体チップを積層する場合にも、この２箇所のアライメントマーク２０ａを共通して使用することになる。このような構成をとることにより、アライメントマークの数を少なくすることができ、また、任意の場所にアライメントマークを設定でき、基板設計の自由度を上げることができる。
なお、アライメントマーク２０ａのアライメントマークとして使う形状は丸形で説明をしたが、三角形、四角形、多角形やその他の変形した形状であってもよい。
【００２９】
次に、以上前述した基板１を用いた本発明の半導体装置について説明する。
図８は基板１に半導体チップを実装した状態を示す断面図である。基板１には、半導体チップ３０、３１、３２、３３が半導体チップの能動面を下にして、順次積層されている。基板１には貫通電極１０ａが形成され、半導体チップ３０、３１、３２には貫通電極１５、１６，１７が形成されている。また、半導体チップ３３には接続パッド１８が形成されている。これら貫通電極１５、１６，１７および接続パッド１８の配置は基板１に設けられた貫通電極１０ａと同じ配置になっており、半導体チップを積層することにより、接続が可能となっている。そして、基板１および各半導体チップ３０，３１，３２，３３の貫通電極間、さらに貫通電極と接続パッド間は鉛フリーの半田により接続されている。
本発明の半導体装置は、このような半導体チップの実装状態を持ち、図９（ｅ）に示すような樹脂封止されて外部基板と接続可能な端子９０をもった半導体装置１００として構成されている。
【００３０】
なお、ここで半導体チップを４層に積層した実施形態にて説明したが、この積層数は何層であってもよい。また、本実施形態では最上層である半導体チップ３３には、その上層に半導体チップを接続しないため、貫通電極を設けていない半導体チップとしたが、半導体チップの共通化あるいは工程の共通化のために、貫通電極を形成した半導体チップであってもよい。
【００３１】
次に、この半導体装置の製造方法について説明する。まず、三次元実装を行う工程の実施形態について説明する。
図５は一層目の半導体チップ３０を基板１に実装したときの断面図である。基板１には複数の実装領域を持つがそれぞれ同様の工程であり、以下、一つの実装領域を例にとって説明をする。
支持板５０を貼り付けた基板１の所定位置に半導体チップ３０を位置合わせをする際に、チップマウンターなどのチップ搭載装置の画像処理により２箇所のアライメントマーク２０ａを認識する。通常、この画像処理では、基板１上のパターンを２値化処理によりアライメントマークが認識され、その場所の認定がされる。アライメントマーク２０ａは基板１の設計値から位置情報がわかっており、チップ搭載装置の原点値と合わせて半導体チップ３０を搭載する位置を決定することができる。このようにして、半導体チップ３０の実装位置が決まると、所定位置に正確な実装が行われる。
一方、半導体チップ３０には銅よりなる貫通電極１５が形成されている。また、本実施例ではフェイスダウン方式の実装方法がとられているため、この貫通電極１５の半導体チップ３０能動面側には鉛フリーの半田が供給されており（図示せず）、加熱および加圧することにより、基板１の貫通電極１０ａと半導体チップ３０の貫通電極１５が接続固定される。
【００３２】
２層目以降の半導体チップの積層についても同様に行われる。つまり、図６に示すように、２層目の半導体チップ３１を１層目の半導体チップ３０の上に積層する際には、基板１に形成された２箇所のアライメントマーク２０ａを、チップ搭載機の画像処理にて認識して２層目の半導体チップ３１の積層位置が決められる。この２箇所のアライメントマーク２０ａは基板１の設計値から位置情報がわかっており、チップ搭載機の原点値と合わせて半導体チップ３１を積層する位置を決定することができる。また、２層目の半導体チップ３１にも銅よりなる貫通電極１６が形成されており、半導体チップ３１の能動面側の貫通電極１６表面には、鉛フリーの半田が供給されている。そして、２層目の半導体チップ３１をフェイスダウン状態で加熱および加圧することにより、１層目と２層目の半導体チップ３０、３１が貫通電極１５、１６を通して接続固定される。
【００３３】
３層目の半導体チップ３２を２層目の半導体チップ３１の上に積層する際も同様に、図７に示すように、基板１に形成された２箇所のアライメントマーク２０ａをチップ搭載機の画像処理により認識して、３層目の半導体チップ３２の積層位置が決められる。３層目の半導体チップ３２にも銅よりなる貫通電極１７が形成されており、半導体チップ３２の能動面側の貫通電極１７表面には、鉛フリーの半田が供給されている。そして、３層目の半導体チップ３２をフェイスダウン状態で加熱および加圧することにより２層目と３層目の半導体チップ３１、３２が貫通電極１６、１７を通して接続固定される。
【００３４】
４層目の半導体チップ３３を３層目の半導体チップ３２の上に積層する際には、図８に示すように、基板１に形成された２箇所のアライメントマーク２０ａをチップ搭載機の画像処理により認識して、４層目の半導体チップ３３の積層位置が決められる。４層目の半導体チップ３２の接続パッド１８には鉛フリーの半田が供給されている。そして、４層目の半導体チップ３３をフェイスダウン状態で加熱および加圧することにより３層目と４層目の半導体チップ３２、３３が貫通電極１７および接続パッド１８を通して接続固定される。
なお、本実施形態では最上層である半導体チップ３３には、その上層に半導体チップを接続しないため、貫通電極を設けていない半導体チップとしたが、半導体チップの共通化あるいは工程の共通化のために、貫通電極を形成した半導体チップであってもよい。
【００３５】
また、本実施形態の基板１、半導体チップ３０、３１、３２、３３においては、半導体チップ積層後の全体の厚さを薄く抑える目的から通常の半導体チップの厚さより薄く形成されている。
このように、１層目の半導体チップ３０、２層目の半導体チップ３１、３層目の半導体チップ３２、４層目の半導体チップ３３は基板１に形成された２箇所のアライメントマーク２０ａの位置情報をもとに、基板１に対してそれぞれ位置決めされることになる。
【００３６】
以上のように、各半導体チップを同一の基準となるアライメントマーク２０ａを使って基板１に積層することができるので、位置ずれの少ない半導体チップの積層ができる。
このことから、従来の課題であった半導体チップの積層時のずれによる接続経路が長くなって伝送ロスが増えるという問題は解消され、三次元実装としての優れた特性であるところの伝送ロスの少ない特性が発揮できる。
また、半導体チップの積層位置精度が向上したことにより、半導体チップを積層した時の外形全体には、突出した半導体チップがなくなり、その後工程でのハンドリング時に半導体チップへのダメージが軽減される。このことから、ハンドリング時に生ずる半導体チップへのクラックを防止でき、半導体集積回路の信頼性低下や回路破壊をなくすことができる。
【００３７】
なお、本実施形態では半導体チップを接続固定する方法として、１層ずつ半導体チップを加熱および加圧する方法にて行ったが、半導体チップの各層を仮圧着して所定の段数を積層後に、リフロー加熱により半導体チップの各層を接合することもできる。また、半導体チップ各層を仮圧着して所定の段数を積層後に、一括して加熱および加圧することにより半導体チップ各層を接合することもできる。
【００３８】
次に、以降の半導体装置として製造されるまでの工程について説明をする。
図９（ａ）において、支持板５０を貼り付けた基板１の上には、前工程で積層された半導体チップ群７０が複数形成されている。この状態で、基板１上の積層半導体チップ群７０を封止するために樹脂８０が充填される。この樹脂８０の充填方法としては、真空充填法が推奨される。樹脂８０の充填の際に、積層された半導体チップの隙間に気泡が滞留しやすく、この気泡が原因で半導体装置としての信頼性を低下させることがある。この真空充填法によれば、真空中（大気より減圧した状態の中）で充填作業を行うことにより樹脂８０を充填した内部の気泡を脱泡をすることができ、気泡を含まない均一な樹脂の充填が可能となる。この樹脂８０には熱硬化型樹脂（たとえはエポキシ系樹脂）が使用され、その後、加熱することにより樹脂が硬化し樹脂封止が行われる。
【００３９】
次に、図９（ｂ）に示すように支持板５０を基板１から剥離する。基板１には樹脂８０にて半導体チップを積層した半導体チップ群７０が樹脂封止されており、支持板５０を剥離しても基板１の強度は後工程の加工に対して耐えうる強度を保っている。
図９（ｃ）は図８（ｂ）のＢ矢視図であり、この面の基板１には基板の製造において再配置配線により形成された接続パッド９０が設けられている。この接続パッド９０は基板１に設けられた貫通電極に配線され、積層された半導体チップと接続されている。
【００４０】
以下、図示はしないが、この接続パッド９０に鉛フリーの半田ペーストの印刷や、半田ボールマウントなどの方法により鉛フリーの半田が供給される。そして、基板１を加熱処理をすることにより接続パッド９０上に半田端子が設けられる。
またその後、この半田端子と接続パッドとの接合部を補強するために半田端子の根元補強をすることもできる。この場合、耐熱性を持った樹脂、たとえばポリイミド樹脂をスピンコーティングにて基板表面に塗布し、半田端子上に覆われた樹脂についてはドライエッチングにて除去することで半田端子の補強ができる。
【００４１】
次に、図９（ｄ）に示すように、基板１上に樹脂８０にて封止された積層半導体チップ群７０をダイシングソーにより分割をし、図８（ｅ）に示すような半導体装置１００として完成する。なお、アライメントマーク部２０はダイシングライン上に配置されており、ダイシングソーのブレード幅はアライメントマーク２０ａの直径より厚くしてもよい。アライメントマークは銅にて形成されており、ダイシングソーのブレード幅がアライメントマークの直径より薄い場合には、ダイシング後、銅のだれが切断面に生じる。このように、ダイシングソーのブレード厚さをアライメントマークの直径より厚くすることにより、ダイシングによって生ずる銅のだれを抑制でき、シリコンと銅の接触を防止できる。
【００４２】
また、ダイシングソーによる基板の分割において、アライメントマーク部２０をダイシングラインからずらして、基板１のアライメントマーク部２０が半導体装置１００内に残るようにしてもよい。このようにすれば、半導体装置１００の端子面側にアライメントマーク部が残り、個片化された半導体装置１００を回路基板に実装する際のアライメントマークとして使用することができる。つまり、通常の位置決めには、半導体装置における半田端子の位置情報を使用して回路基板との位置決めがなされるが、この場合、アライメントマーク部の精度の高い位置情報を使用できるため、位置ずれの少ない半導体装置の実装が可能となる。
【００４３】
図１０は本発明の一実施形態としての携帯電話を示す斜視図である。電子機器としての携帯電話２００は前記半導体装置１００をその函体内に内臓し、電子機器の小型化薄型化および信頼性の高い電子機器を製造可能にしている。
なお、電子機器としては前記携帯電話に限られることはなく、様々な電子機器に適用することができる。たとえば、ノート型コンピュータ、マルチメディア対応のパーソナルコンピュータ及びエンジニアリング・ワークステーション（ＥＷＳ)、ページャ、ワードプロセッサ、液晶プロジェクタ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明に関る基板の斜視図。
【図２】本発明に関る基板の部分拡大平面図。
【図３】本発明に関る基板の他の実施形態を示す平面図。
【図４】本発明に関る基板の製造工程を説明する概略図
【図５】本発明に関る半導体チップの実装方法を説明する部分断面図。
【図６】本発明に関る半導体チップの実装方法を説明する部分断面図。
【図７】本発明に関る半導体チップの実装方法を説明する部分断面図。
【図８】本発明に関る半導体チップの実装方法を説明する部分断面図。
【図９】本発明に関る半導体装置の製造工程を説明する概略図。
【図１０】本発明の電子機器の一実施形態の概略構成図。
【符号の説明】
【００４５】
１・・・基板、１０・・・貫通電極部、１０ａ，１５，１６，１７・・・貫通電極、
１８・・・接続パッド、２０・・・アライメントマーク部、
２０ａ・・・アライメントマーク、３０，３１，３２，３３・・・半導体チップ、
４０・・・半導体チップ実装領域、５０・・・支持板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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