(57)【要約】【課題】  単層ポリシコンゲートから成る不揮発性メモリのセル面積を低減し、かつ超低消費電力で動作させる。【解決手段】  フローティングゲート６端下部のＮ型ウエル４の基板表面に、ゲート酸化膜５を介在させて設けられたＰ型不純物領域１１と、前記Ｎ型ウエル４が構成する接合に−５Ｖのような逆バイアス電圧を印加して、バンド間トンネル現象によって発生するホットエレクトロンを前記フローティングゲート６へ注入して書込みを行う。書込み時間はおおよそ１０μｓ、書込み動作時の前記接合の漏洩電流は１００ｎＡ程度に設計できるため、書込みに要するエネルギーは５ｐＪまで低減され、従来のスタックド・ゲート型メモリセルのチャンネルホットエレクトロン注入を用いた書込みのエネルギーに比較して１／１００以下に低減できる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に、第２導電型のソース、及びドレイン、フローティングゲート、電荷注入領域、及びコントロールゲートを持つ電気的に書き込み可能な不揮発性記憶素子において、前記電荷注入領域は、前記フローティングゲートの延在部分の下にゲート絶縁膜を介して形成された第１の第２導電型の半導体領域と、前記第１の第２導電型の半導体領域内に、前記フローティングゲート端下部に隣接して形成された第１導電型の半導体領域を備え、前記第１導電型の半導体領域はプログラ厶用ビット線へ接続されたことを特徴とする半導体装置。
【請求項２】
前記コントロールゲートは、前記第１導電型の半導体基板内に前記フローティングゲートの延在部分の下にゲート絶縁膜を介して形成された第２の第２導電型の半導体領域から成り、前記電荷注入領域を構成する前記第１の第２導電型の半導体領域とは電気的に分離されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記プログラム用ビット線へは、前記第１導電型の半導体領域と前記第１の第２導電型の半導体領域とが構成する半導体接合を逆方向バイアスする第１の電圧を印加し、前記第１の第２導電型の半導体領域はフローティング電位とし、前記コントロールゲートへは、前記第１の電圧とは反対極性の第２の電圧を印加し、前記フローティングゲート内へ電荷を注入して電気的な書き込みを行うことを特徴とする請求項１、及び請求項２記載の半導体装置。
【請求項４】
前記フローティングゲート、及び前記ゲート絶縁膜は、夫々、論理回路を構成する相補型ＭＩＳトランジスタのゲート、及びそれらのゲート絶縁膜を用いていることを特徴とする請求項１、請求項２、及び請求項３記載の半導体装置。
【請求項５】
第１導電型の半導体基板内に、第１の第２導電型ソース、及び第１の第２導電型ドレイン、フローティングゲート、電荷注入領域、及びコントロールゲートを持つ電気的に書き込み可能な記憶素子領域と、前記第１の第２導電型ドレインへ接続された第２の第２導電型ソース、読出し用ビット線へ接続された第２の第２導電型ドレイン、及びセレクトゲートを持つセレクトトランジスタを備えた不揮発性記憶素子において、前記電荷注入領域は、前記フローティングゲートの延在部分の下にゲート絶縁膜を介して形成された第１の第２導電型の半導体領域と、前記第１の第２導電型の半導体領域内に、前記フローティングゲート端下部に隣接して形成された第１導電型の半導体領域を備え、前記第１導電型の半導体領域はプログラム用ビット線へ接続されたことを特徴とする半導体装置。
【請求項６】
前記プログラム用ビット線へは、前記第１導電型の半導体領域と前記第１の第２導電型の半導体領域とが構成する半導体接合を逆方向バイアスする第１の電圧を印加し、前記第１の第２導電型の半導体領域は浮遊電位とし、前記コントロールゲートへは、前記第１の電圧とは反対極性の第２の電圧を印加し、前記フローティングゲート内へ電荷を注入して電気的な書き込みを行い、前記読出し用ビット線と前記セレクトゲートへは、電源電圧を印加して読出しを行うことを特徴とする請求項５記載の半導体装置。
【請求項７】
外部インタフェース回路及び論理回路を含み、厚膜ゲート絶縁膜を有する外部インタフェース回路用ＭＩＳトランジスタと、薄膜ゲート絶縁膜を有する論理回路用ＭＩＳトランジスタを含む半導体集積回路装置において、第１の第２導電型ソース、及び第１の第２導電型ドレイン、フローティングゲート、コントロールゲート、及び前記厚膜ゲート絶縁膜をゲート絶縁膜として用いて成るメモリトランジスタと、前記フローティングゲートの延在部分の下に前記第１のゲート絶縁膜を介して形成された第１の第２導電型の半導体領域と、前記第１の第２導電型の半導体領域内に前記フローティングゲート端下部に隣接して形成された第１導電型の半導体領域とから成る電荷注入領域と、前記第１の第２導電型ドレインへ接続された第２の第２導電型ソース、読出し用ビット線へ接続された第２の第２導電型ドレイン、セレクトゲート、及び前記厚膜ゲート絶縁膜をゲート絶縁膜として用いて成るセレクトトランジスタを有する不揮発性記憶素子群を含んだ電気的に書換え可能な不揮発性記憶回路を備えたことを特徴とする半導体装置。
【請求項８】
外部インタフェース回路及び論理回路を含み、厚膜ゲート絶縁膜を有する外部インタフェース回路用ＭＩＳトランジスタと、薄膜ゲート絶縁膜を有する論理回路用ＭＩＳトランジスタを含む半導体集積回路装置において、第１の第２導電型ソース、及び第１の第２導電型ドレイン、フローティングゲート、コントロールゲート、及び前記厚膜ゲート絶縁膜を第１のゲート絶縁膜として用いて成るメモリトランジスタと、前記フローティングゲートの延在部分の下に前記第１のゲート絶縁膜を介して形成された第１の第２導電型の半導体領域と、前記第１の第２導電型の半導体領域内に前記フローティングゲート端下部に隣接して形成された第１導電型の半導体領域とから成る電荷注入領域と、前記第１の第２導電型ドレインへ接続された第２の第２導電型ソース、読出し用ビット線へ接続された第２の第２導電型ドレイン、セレクトゲート、及び前記薄膜ゲート絶縁膜を第２のゲート絶縁膜として用いて成るセレクトトランジスタを有する不揮発性記憶素子群を含んだ電気的に書換え可能な不揮発性記憶回路を備えたことを特徴とする半導体装置。
【請求項９】
前記第１導電型の半導体領域はプログラム用ビット線へ接続され、前記プログラム用ビット線へは、前記第１導電型の半導体領域と前記第１の第２導電型の半導体領域とが構成する半導体接合を逆方向バイアスする第１の電圧を印加し、前記コントロールゲートへは、前記第１の電圧とは反対極性の第２の電圧を印加し、前記フローティングゲート内へ電荷を注入して前記不揮発性記憶回路の電気的な書き込みが行われることを特徴とする請求項７、又は請求項８記載の半導体装置。
【請求項１０】
記プログラム用ビット線へ、前記第１導電型の半導体領域と前記第１の第２導電型の半導体領域とが構成する半導体接合を順方向バイアスする第３の電圧を印加し、前記フローティングゲート内の電荷を放出して、前記不揮発性記憶回路の電気的な消去が行われることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記半導体集積回路装置は、被救済回路と、被救済回路を代替する救済回路とを含み、前記不揮発性記憶回路は、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路であることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に有して成るものであることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイであることを特徴とする請求項１１又は１２記載の半導体装置。
【請求項１４】
前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイであることを特徴とする請求項１１又は１２記載の半導体装置。
【請求項１５】
前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイであることを特徴とする請求項１１又は１２記載の半導体装置。
【請求項１６】
前記半導体集積回路装置は、アナログ回路と、その回路定数を調整する定数トリミング回路とを含み、前記不揮発性記憶回路は、前記定数トリミング回路の前記回路定数を特定するための情報の記憶回路であることを特徴とする請求項９記載の半導体装置。
【請求項１７】
前記半導体集積回路装置は、発振回路と、その発振周波数を調整する周波数トリミング回路とを含み、前記不揮発性記憶回路は、前記周波数トリミング回路の前記発振周波数を特定するための情報の記憶回路であることを特徴とする請求項９記載の半導体装置。
【請求項１８】
前記半導体集積回路装置は、参照電圧発生回路と、その発生した参照電圧を調整する電圧トリミング回路とを含み、前記不揮発性記憶回路は、前記電圧トリミング回路の前記参照電圧を特定するための情報の記憶回路であることを特徴とする請求項９記載の半導体装置。
【請求項１９】
前記半導体集積回路装置は、チップを特定するためのセキュリティ回路を含み、前記不揮発性記憶回路は、前記セキュリティ回路のチップを特定するための情報の記憶回路であることを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、電気的に消去及び書き込み可能な不揮発性記憶素子を有する半導体装置に関し、通常の相補型ＭＩＳトランジスタの製造工程に新たな工程を追加することなく製造可能であり、かつ低電圧、超低消費電力で書込みが可能な不揮発性記憶装置に関する。
【背景技術】
【０００２】  記憶するデータを所定の単位で一括して電気的に消去可能であり、かつ、データを電気的に書き込み可能な不揮発性記憶装置として、フラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が提供されている。フラッシュメモリは、電気的に消去及び書き込み可能な不揮発性記憶素子によってメモリセルが構成されており、一旦メモリセルに書き込まれたデータやプログラムを消去し、新たなデータやプログラムをメモリセルへ再度書き込み（プログラミング）する事が可能である。【０００３】  それため、このフラッシュメモリあるいはフラッシュメモリを内蔵するマクロコンピュータを応用システムに組み込んだ後、データの変更、プログラムのバグの修正、あるいはプログラムの更新等が必要になった場合、フラッシュメモリに記憶されたデータやプログラ厶を応用システム上で変更できるので、応用システムの開発期間の短縮化が図れ、また、応用システムのプログラム開発に柔軟性を得ることができる。【０００４】  一方、近年、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ）カードの応用分野が飛躍的に拡がりつつあり、中でも無線タグ、あるいはＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれる認証方式が、従来のバーコード読み取り方式に代わって、利用され始めている。ＲＦＩＤシステムにおいては、リーダー装置から発信された１０ＭＨｚから３ＧＨｚ程度の高周波を、数ｍｍから１ｍ程度の範囲内に存在するＲＦＩＤチップが受信し、チップ内部に備えたアンテナが受信した高周波から直流電圧を発生させ、内部回路を動作させる。ＲＦＩＤチップには、認証データが不揮発性メモリに記憶されており、このデータをＲＦ信号へ変調して送信し、前記リーダー装置で受信して、ＲＦＩＤチップの認証が行われている。ＲＦＩＤチップに搭載される不揮発性メモリには、大きく２つの要件がある。第１は、超低コストであることであり、これはＲＦＩＤチップの市場価格が５０円以下であることから必然である。第２は、超低消費電力で動作することである。本要件は、ＲＦＩＤチップが高周波を受信して、チップ内部で発生可能な電力が極めて小さいためであり、非接触状態で不揮発性メモリの他に、論理回路や、発信回路等を同時に動作する必要があることによる。【０００５】  本発明者らは、本発明を完成した後、下記の観点Ａ及び観点Ｂについて公知例調査を行った。【０００６】  観点Ａは、単層のポリシリコンゲートで不揮発性記憶トランジスタを構成し、かつ通常の相補型ＭＩＳトランジスタ（以下、ＣＭＯＳトランジスタという）の製造工程に新たな工程を追加することなく製造可能かどうか、すなわち低コストか否かの観点であり、観点Ｂは、書込み・消去動作に必要とされる消費電力、および書込み・消去の所要時間の観点である。【０００７】  その結果、観点Ａについては、特許文献１〜４、および非特許文献１が発見された。【０００８】  一方、観点Ｂについては、特許文献５、６、および非特許文献２が発見された。
【特許文献１】  米国特許第５，４４０，１５９号公報
【特許文献２】  米国特許第５，５０４，７０６号公報
【特許文献３】  特開平４−２１２４７１号公報
【特許文献４】  米国特許公報第５，４５７，３３５号
【特許文献５】  米国特許第６，６３１，０８７号公報
【特許文献６】  米国特許第６，６１７，６３７号公報
【非特許文献１】  大崎ら”Ａ  ｓｉｎｇｌｅ  Ｐｌｏｙ  ＥＥＰＲＯＭ  Ｃｅｌｌ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｕｓｅｉｎ  Ｓｔａｎｄａｒｄ  ＣＭＯＳ  Ｐｒｏｃｅｓｓｅｓ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  ｓｏｌｉｄ  ｓｔａｔｅ  ｃｉｒｃｕｉｔｓ”，ＶＯＬ．２９，ＮＯ．３，Ｍａｒｃｈ  １９９４，ｐｐ．３１１−３１６
【非特許文献２】  Ｊ．Ｈｙｄｅらによる”Ｆｌｏａｔｉｎｇ−Ｇａｔｅ  Ｔｒｉｍｍｃｄ，１４−Ｂｉｔ，２５０Ｍｓ／ｓ  Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ  ｉｎ  Ｓｔａｎｄａｒｄ  ０．２５μｍ  ＣＭＯＳ”，Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ，２００２，ｐｐ．３２８−３３１
【発明の開示】
【発明が解決しようとする課題】
【０００９】  第１の問題点として、従来からＮＯＲ型フラッシュメモリ製品において一般的に利用されている、フローティングゲートとコントロールゲートの縦積み構造のメモリセル、すなわちスタックド・ゲート型メモリセルでは、メモリセル構造が複雑であることに起因する製造コストの増加という問題点のあることが本発明者によって明らかにされた。特に、近年、市場が急拡大しているＲＦＩＤチップにおいて、不揮発性メモリにスタックド・ゲート型メモリセルを採用することは製造コストの増加をもたらす。本発明者の検討によれば、これは、下記のホトマスクや製造工程の増加が原因であると考えられる。すなわち、フラッシュメモリのトンネル酸化膜はロジック回路用トランジスタのゲート酸化膜、あるいはＤＲＡＭセルトランジスタのゲート酸化膜より厚いため、トンネル酸化膜の作り分け用マスク、フラッシュメモリのフローティングゲート用のポリシリコン膜の追加・加工マスク、フラッシュメモリのワード線を加工するマスク、フラッシュメモリのドレイン領域を形成するための不純物注入用マスク、さらに、書き込み・消去回路を構成する高耐圧トランジスタの低濃度Ｎ型ソース・ドレイン領域及び低濃度Ｐ型ソース・ドレイン領域を形成するための不純物注入用マスク、が必要になり、追加すべきマスク数は最低限でも６枚となる。このため、スタックド・ゲート型メモリセルを用いた不揮発性メモリを搭載したＲＦＩＤチップを提供することがコスト的に困難となっている。これを解決するには、単層ポリシリコンゲート構造の不揮発性記憶素子を形成すればよい。【００１０】  本発明者が従来の技術を調査し、検討した結果によれば以下の点が明らかにされた。先ず、米国特許第５，４４０，１５９号公報に開示されている電気的に書込み可能な不揮発性メモリセルにおいては、図３６にその平面構造を示すように、シリコン基板上の活性領域１８１、および１８２の領域内に、Ｎ型不純物領域１９０、および１９１をソース・ドレインとし、セレクトゲート１８３からなるセレクトトランジスタと、Ｎ型不純物領域１９１、および１９２をソース・ドレインとし、フローティングゲート１８４からなるメモリトランジスタと、Ｎ型不純物領域１８９をコントロールゲートとして構成されており、パターン１８５内の領域１８６においては、ゲート酸化膜厚が前記セレクトトランジスタのゲート酸化膜厚よりも薄く設計されている。本従来の不揮発性メモリセルの書込み動作は、前記コントロールゲート１８９へ１２Ｖを印加して、フローティングゲート１８４の電位を上昇させ、メモリトランジスタのチャンネル領域１８８の基板表面からのトンネル電流を用いた電子注入により行われる。【００１１】  本従来の不揮発性メモリセルでは、フローティングゲート１８４の下部のシリコン基板表面に高濃度のＮ型不純物領域１８９を形成するには、通常のＣＭＯＳトランジスタの製造工程を変更する必要がある点、および、書き込みに必要な動作電圧１２Ｖを制御するための回路用に高耐圧トランジスタが必要であるため、通常のＣＭＯＳトランジスタの製造工程へ大幅な工程追加が必要であるという第２の問題点がある。その結果、製造コストの増加は免れない。【００１２】  また、米国特���第６，６３１，０８７号公報に開示されている電気的に書き込み可能な不揮発性メモリセルにおいては、図３７にその断面構造を示すように、２つのＰチャネル型ＭＩＳトランジスタ（以下、ＰＭＯＳトランジスタという）と１つのＮチャンネル型ＭＩＳトランジスタ（以下、ＮＭＯＳトランジスタという）から構成されており、Ｎ型ウエル２０５領域内に設けられたＮ型不純物領域２０７、Ｐ型不純物領域２０８、および２０９を接続して５Ｖを印加して、ゲート酸化膜２０６による静電容量を介してフローティングゲート２１５の電位を上昇させ、Ｎ型ウエル２０４領域内のＮ型不純物領域２１２へ接地電位、Ｐ型不純物領域２１３、および２１４へ−５Ｖを印加して前記Ｐ型不純物領域２１３、および２１４の接合部の空乏層内においてバンド間トンネリング現象により発生するホットエレクトロンを前記フローティングゲート２１５中へ注入して、書込み動作を行っている。本従来のメモリセル構造では、２つのＰＭＯＳが設けられた前記Ｎ型ウエル２０４、および２０５の電位固定のためのＮ型不純物領域２０７、および２１２が必要であり、その結果、セルの面積が大きいという第３の問題点が本発明者によって見出された。メモリセル面積の大きさそのものは、製造コストの増加に直接的には影響しない。しかしながら、メモリ容量に従って不揮発性メモリモジュール面積が増加するため、チップ面積が増大し、１枚のウエハから取得できるチップ数を減少させるため、結果的にチップの製造単価の増加を招く。【００１３】  本発明の目的は、単層のポリシリコンゲートで構成された不揮発性メモリにおいて、低電圧・低消費電力で書込みが可能なメモリセル構造を提供することにある。【００１４】  本発明の別の目的は、単層のポリシリコンゲートで構成された不揮発性メモリにおいて、セル面積の小さいメモリセル構造、すなわち、大容量化を行っても廉価な不揮発性メモリモジュールを提供することにある。【００１５】  本発明のその他の目的は、通常のロジック回路プロセス、アナログ回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、低電圧・低消費電力で書込みが出来る不揮発性メモリを搭載した半導体装置を提供することにある。【００１６】  本発明の他の目的は、単層のポリシリコンゲートで構成された不揮発性メモリセルをメモリモジュールやアナログ回路の救済用回路、もしくはトリミング回路に利用する技術を提供することにある。【００１７】  本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】  本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【００１９】〔１〕第１の観点は、バンド間トンネリング（Ｂａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ、以下ＢＴＢＴという）現象によりフローティングゲート中へホットエレクトロン注入を行う素子として、トランジスタ構造であろ必要はなく、Ｐ型のシリコン基板上に延在したフローティングゲートの下部にゲート絶縁膜を介して形成されたＮ型ウエル領域と、このＮ型ウエルの表面領域に前記フローティングゲート端下部に隣接してＰ型不純物領域を配置した電荷注入領域を備えることにより、不揮発性メモリのセル面積の縮小化を企画するものである。【００２０】  前記電荷注入領域を含むＮ型ウエル領域は、常に外部から電位を固定しない状態、いわゆる浮遊電位として動作させるため、金属配線へのコンタクト接続するためのＮ型不純物領域を形成する必要がなく、結果的にメモリセル面積の縮小化に寄与する。【００２１】〔２〕第２の観点は、Ｐ型不純物領域からのＢＴＢＴ誘起のホットエレクトロン注入による書き込み動作の低消費電力化であり、Ｔ．Ｏｈｎａｋａｄｏらによる”Ｎｏｖｅｌ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ  Ｍｅｔｈｏｄ  Ｕｓｉｎｇ  Ｂａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｉｎｄｕｃｅｄ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ（ＢＢＨＥ）ｆｏｒ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｗｉｔｈ  ａ  Ｐ−ｃｈａｎｎｅｌ  Ｃｅｌｌ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，１９９５，ｐｐ．２７９−２８２に開示されているように、ＮＭＯＳトランジスタのゲートに負電圧を、ドレインへ正電圧を印加してゲートからドレインへトンネル電流による電子放出と、ＰＭＯＳトランジスタのゲートに正電圧を、ドレインへ負電圧を印加してドレインからゲートへＢＴＢＴ誘起のホットエレクトロン注入を比較すると、ドレインから基板へ流れる電流に対するゲート電流の比率、いわゆる注入効率が、ＰＭＯＳトランジスタではＮＭＯＳトランジスタの１００倍に高いことが分かっている。これは、通常、用いられているトンネル電流による書込み方式に比較して、本発明でのＰ型不純物領域からのＢＴＢＴ誘起のホットエレクトロン注入を利用した書込み方式では、書込み時間を一定とした場合には、ドレイン電流を１／１００以下に低減することが可能であり、低消費電力化を実現するものである。【００２２】〔３〕第３の観点は、フローティングゲートの電位を制御するコントロールゲートとして、トランジスタ構造ではなく、Ｐ型のシリコン基板上に形成されたＮ型ウエルの表面領域に、ゲート絶縁膜を介してフローティングゲートが配置され、前記Ｎ型ウエルの表面領域に、フローティングゲート両端部の一端部に隣接してＰ型不純物領域が、他端部に隣接してＮ型不純物領域が配置された構造とすることにより、メモリセル面積の縮小化を企画するものである。【００２３】〔４〕第４の観点は、フローティングゲートの電位を制御するコントロールゲートとして、トランジスタではなく、Ｐ型のシリコン基板上に形成された深いＮ型ウエル領域の内部にＰ型ウエル領域が形成され、このＰ型ウエルの表面領域にゲート絶縁膜を介してフローティングゲートが配置され、前記Ｐ型ウエルの表面領域に、フローティングゲート両端部の一端部に隣接してＰ型不純物領域が、他端部に隣接してＮ型不純物領域を配置する構造とした結果、コントロールゲートへ正電圧、あるいは負電圧のいずれもが印加可能となり、メモリセルの動作方式にセレクトの自由度を拡げるとともに、動作電圧を低く設計できることを意図するものである。【００２４】〔５〕第５の観点は、メモリセルをアレー状に配置する場合、フローティングゲートに接続された不揮発性メモリトランジスタに直列接続されたセレクトトランジスタを備えることにより、あるビット線に接続された任意のメモリトランジスタが偶発的に過消去状態（しきい電圧が負となる状態）に陥った場合に、前記メモリセルトランジスタ以外の同一ビット線上のメモリセルを読み出す際の読出し不良を発生させないことを特徴とする。【００２５】  また、半導体基板上に各々ＭＩＳトランジスタを有するロジック回路及び外部インタフェース回路を含むとき、外部インタフェース回路は外部端子にゲートが接続される入力ＭＩＳトランジスタの静電耐圧向上の為に比較的厚いゲート絶縁膜が採用され、また、外部から供給される３．３Ｖのような動作電源を降圧してロジック回路のような内部回路の動作電源とする半導体集積回路では、３．３Ｖを受けて動作する外部インタフェース回路のＭＩＳトランジスタは内部回路のＭＩＳトランジスタに比べて厚いゲート酸化膜を持つ。これに着目し、前記フローティングゲート下部のゲート絶縁膜、および不揮発性メモリトランジスタのゲート絶縁膜とが、前記外部インタフェース回路が有するＭＩＳトランジスタのゲート絶縁膜とほぼ等しい（プロセスばらつきによる許容誤差範囲で等しい）膜厚を設定すればよい。要するに、前記不揮発性メモリトランジスタ用のＭＩＳトランジスタのゲート絶縁膜と前記外部インタフェース回路に含まれるＭＩＳトランジスタのゲート絶縁膜とを同一プロセス若しくは共通のフォトマスクを利用して一緒に製造する。また、前記セレクトトランジスタのゲート絶縁膜は、ロジック回路のような内部回路を構成するＭＩＳトランジスタのゲート絶縁膜とほぼ等しい膜厚に設定してもよい。このように、単層ゲート構造の不揮発性メモリ回路におけるゲート絶縁膜厚を、他の回路のＭＩＳトランジスタのゲート絶縁膜厚と共通化することにより、半導体装置の製造プロセスを複雑化しないことを優先させて、不揮発性メモリ回路による長期の情報保持性能を実現することができる。【００２６】〔６〕第６の観点は前記不揮発性メモリの用途として、救済情報の記憶回路を考慮する。このとき半導体装置は、半導体基板上に、被救済回路と、前記被救済回路を代替する救済回路とを含み、前記不揮発性メモリ回路は、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路として利用される。【００２７】  前記救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に設けてもよい。ウエハ段階で検出された不良に対する救済をヒューズプログラム回路で行い、バーン・イン後に検出された不良に対して前記電気的なプログラム回路を用い��事により、救済効率を上げる事ができる。換言すれば、半導体集積回路の歩留まりが向上する。ヒューズプログラム回路だけではバーン・イン後に不良を救済する事ができない。電気的プログラ厶回路だけではヒューズプログラム回路との併用の場合に比べて回路規模若しくはチップ占有面積が大きくなる。【００２８】  前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイとしてよい。また、前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイとしてよい。
また、前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイとしてよい。
【発明の効果】
【００２９】  本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００３０】  すなわち、単層ポリシリコンゲートで構成された不揮発性メモリにおいて、フローティングゲート端下部のシリコン基板表面に、ゲート酸化膜を介在させて設けられたＰ型不純物領域と、そのＰ型不純物領域を内包するＮ型ウエルが構成する接合部の表面領域をバンド間トンネリングによる電子注入領域とするから、メモリセル面積を小さくして、超低消費電力の書込み動作が可能な不揮発性メモリを実現できる。【００３１】  電子注入領域が形成されるＮ型ウエル領域は、常に外部から強制的に電位を固定しない状態、すなわち浮遊電位としても動作させることができ、金属配線へのコンタクト接続するための高濃度不純物領域を形成する必要がないため、メモリセル面積を縮小化することができ、大容量の不揮発性メモリを廉価に提供することができる。【００３２】  不揮発性メモリ回路は、単層のポリシリコン層を用いた不揮発性メモリトランジスタであるため、デバイス構造を簡素化することができ、通常のロジック回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、低消費電力で動作する不揮発性メモリを搭載した半導体装置の実現を可能にする。
【発明を実施するための最良の形態】
【００３３】  図１には、本発明に係る半導体装置が有する不揮発性メモリを実施する最良の形態を説明するためのメモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板１の表面領域に深さ３００ｎｍの素子分離酸化膜２によって電気的に分離された、平均リン濃度２ｘ１０１７ｃｍ−３のＮ型ウエル４と平均ボロン濃度３ｘ１０１７ｃｍ−３のＰ型ウエル３が形成され、前記Ｎ型ウエル４の一方の表面領域に膜厚７ｎｍのシリコン酸化膜からなるゲート絶縁膜５を介して、膜厚２００ｎｍ、平均リン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート６が配置され、前記フローティングゲート６の両端部の一方に隣接して平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域７が、他方に隣接して平均ボロン濃度１ｘ１０２０ｃｍ−３のＰ型不純物領域８が配置され、前記Ｎ型不純物領域７と前記Ｐ型不純物領域８は接続されてワード線ＷＬへ接続され、前記Ｐ型ウエル３の表面領域に、前記ゲート絶縁膜５と前記フローティングゲート６が延在して配置され、平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域からなるソース９と、平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域からなるドレイン１０によりメモリトランジスタが構成され、前記ソース９はソース線Ｖｓｓへ接続され、前記ドレイン１０は読出しビット線ＲＢＬへ接続され、さらに、前記Ｎ型ウエル４の他方の表面領域に、前記ゲート絶縁膜５と前記フローティングゲート６が延在して配置され、平均ボロン濃度１ｘ１０２０ｃｍ−３のＰ型不純物領域１１が配置され、前記Ｐ型不純物領域１１は書込みビット線（ＰＢＬ）へ接続されて、本発明の超低消費電力不揮発性メモリが構成されている。【００３４】  図２には、図１に示された本発明に係る半導体装置が有する不揮発性メモリセルの電気的な等価回路が示される。同図において、メモリトランジスタＭＴのフローティングゲートにはカップリングキャパシタＣ２と、電荷注入領域のキャパシタＣＪが接続され、前記メモリトランジスタＭＴのドレインは読出しビット線ＲＢＬへ接続され、前記電荷注入領域は書込みビット線ＰＢＬへ接続され、前記カップリングキャパシタＣ２はワード線ＷＬへ接続されている。前記カップリングキャパシタＣ２は、前記メモリトランジスタＭＴのゲート静電容量と前記電荷注入領域のキャパシタＣＪとの和のおおよそ５倍以上に設計されており、前記ワード線ＷＬから前記フローティングゲートへの静電カップリング比は０．８３以上となる。【００３５】  図３には、図２に示された本発明に係る半導体装置が有する不揮発性メモリセルの平面構造が示される。同図において、前記２つのＮ型ウエル４の一方の表面領域に、前記ゲート絶縁膜５を介して、前記フローティングゲート６が配置され、前記Ｎ型不純物領域７と前記Ｐ型不純物領域８は、コンタクトホール１２を介して第１金属膜からなるワード線ＷＬ１３へ接続され、前記２つのＮ型ウエル４の他方の表面領域に、前記ゲート絶縁膜５を介して前記フローティングゲート６が延在し、前記フローティングゲート６の端部に隣接する前記Ｐ型不純物領域１１は、コンタクトホール１２を介して第１金属膜１６へ接続され、前記第１金属膜���６はスルーホール１７を介して第２金属膜からなる書込みビット線ＰＢＬ１８へ接続され、前記２つのＮ型ウエル４の中間に配置された前記Ｐ型ウエルの表面領域にも、前記ゲート絶縁膜５を介して、前記フローティングゲート６が延在し、前記フローティングゲート６の両端部に隣接して、前記ソース９とドレイン１０が配置され、前記ソース９はコンタクトホール１２を介して第１金属膜からなるソース線Ｖｓｓへ接続され、前記ドレイン１０はコンタクトホール１２を介して第１金属膜１４へ接続され、前記第１金属膜１４はスルーホール１７を介して第２金属膜からなる読出しビット線ＲＢＬ１９へ接続されている。【００３６】  図４には、図１に示された本発明の不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）は、ワード線ＷＬへ６Ｖのような正電圧を印加した後、書込みビット線ＰＢＬへ−５Ｖのような負電圧を印加する。前記Ｐ型不純物領域１１と前記Ｎ型ウエル４が構成する接合は−５Ｖの逆方向バイアスが印加され、前記フローティングゲート６の電位はワード線との静電カップリングにより約５Ｖへ上昇しているため、前記接合の空乏層の内、ゲート酸化膜直下の領域には強い縦方向電界が発生し、ＢＴＢＴ現象によるホットエレクトロンが発生する。前記ホットエレクトロンは電界方向に従って前記フローティングゲート６中へ注入される。この書込み動作では、書込みビット線の電流は約１００ｎＡ、書込み時間は約１０μｓ、書き込み後の前記メモリトランジスタのしきい電圧は約５Ｖであった。書込みに要するエネルギーは、５Ｖｘ１００ｎＡｘ１０μｓ＝５ｐＪである。従来のＮＯＲ型フラッシュメモリ製品において一般的に利用されている、スタックド・ゲート型メモリセルでは、チャネル・ホットエレクトロン注入が採用されており、書込みドレイン電圧５Ｖ、書込み電流５００μＡ、および書込み時間１μｓ程度であることから、書込みに要するエネルギーは、５Ｖｘ５００μＡｘ１μｓ＝２５００ｐＪである。したがって、本発明の不揮発性メモリセルの書込みエネルギーは従来技術の１／５００にまで低減でき、超低消費電力の書込み動作が実現される。【００３７】  読み出し動作（Ｒｅａｄ）は、読出しビット線に約１Ｖのような電圧を印加した後、ワード線ＷＬを電源電圧である３．３Ｖのような電圧を印加して、メモリトランジスタのしきい電圧を判定することにより行う。書込み状態、すなわち前記フローティングゲート６に電子蓄積のある場合には、メモリトランジスタのしきい電圧は３．３Ｖ以上に上昇しており、読出し時にはオフ状態となり、一方、消去状態、すなわち前記フローティングゲート６に電子蓄積のない場合には、メモリトランジスタのしきい電圧は３．３Ｖ以下に低下しており、読出し時にはオン状態となる。【００３８】  本発明の不揮発性メモリセルの消去動作には、いくつかの手段がある。第１の消去（Ｅｒａｓｅ（１））は、ワード線ＷＬを０Ｖとして、書込みビット線ＰＢＬへ６Ｖのような電圧を印加し、前記フローティングゲート６から前記Ｐ型不純物領域１１へのトンネル電流により電子放出を行うものであり、消去に要する時間は約１００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約２Ｖ���あった。第２の消去（Ｅｒａｓｅ（２））では、前記ソース線Ｖｓｓをフローティング状態とし、次にワード線ＷＬへ５Ｖのような電圧を印加した後、読出しビット線ＲＢＬへ５Ｖのような電圧を印加して、メモリトランジスタの前記ドレイン１０の接合部で発生するＢＴＢＴホットホールを前記フローティングゲート６へ注入して、前記フローティングゲート６内の蓄積電子を中和することにより行う。第２の消去時間は、約１００μｓ、消去後の前記メモリトランジスタのしきい電圧は約１．５Ｖであった。さらに、第３の消去（Ｅｒａｓｅ（３））では、ワード線ＷＬを０Ｖとして、読出しビット線ＲＢＬへ６Ｖのような電圧を印加し、前記フローティングゲート６から前記ドレイン１０へのトンネル電流により電子放出を行うものであり、消去に要する時間は約５０ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約２Ｖであった。
【実施例】
【００３９】《超低消費電力不揮発性メモリの第１の例》
図５には、本発明に係る半導体装置が有する第１の不揮発性メモリセルの断面構造が示される。同図において、深さ２μｍ、平均リン濃度１ｘ１０１７ｃｍ−３の深いＮ型ウエル２５１、前記深いＮ型ウエル２５１の内部に形成され、深さ１μｍ、平均ボロン濃度２ｘ１０１７ｃｍ−３のＰ型ウエル２５２が配置された、いわゆるトリプルウエル構造を用いた点を除いては、図１に示された本発明の不揮発性メモリの第１の例に同様のメモリセル構造である。図１に示されたメモリセル構造との相違点を挙げれば、前記トリプルウエル構造において、前記Ｐ型ウエル２５２の表面領域に膜厚７ｎｍのシリコン酸化膜からなるゲート絶縁膜５を介して、膜厚２００ｎｍ、平均リン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート６が配置され、前記フローティングゲート６の両端部の一方に隣接して平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域７が、他方に隣接して平均ボロン濃度１ｘ１０２０ｃｍ−３のＰ型不純物領域８が配置され、前記Ｎ型不純物領域７と前記Ｐ型不純物領域８は接続されてワード線ＷＬへ接続された点である。【００４０】  図６には、本発明の第１の不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）は、ワード線ＷＬへ６Ｖのような正電圧を印加した後、書込みビット線ＰＢＬへ−５Ｖのような負電圧を印加する。これにより、本発明の不揮発性メモリの第１の例に同様に、ＢＴＢＴ現象によって発生するホットエレクトロンを前記フローティングゲート６中へ注入して行われる。この書込み動作では、書込みビット線の電流は約１００ｎＡ、書込み時間は約１０μｓ、したがって書込みエネルギーは５ｐＪ、書込み後の前記メモリトランジスタのしきい電圧は約５Ｖであった。本書込み動作においては、前記Ｐ型ウエル２５２と前記深いＮ型ウエル２５１が構成する接合が順方向にバイアスされるため、前記深いＮ型ウエル２５１へも前記ワード線ＷＬと同様の６Ｖのような正電圧を印加する必要がある。【００４１】  読み出し動作（Ｒｅａｄ）は、本発明の不揮発性メモリの第１の例に同様に、読出しビット線ＲＢＬに約１Ｖのような電圧を印加した後、ワード線ＷＬを電源電圧である３．３Ｖのような電圧を印加して、メモリトランジスタのしきい電圧を判定することにより行う。【００４２】  本発明の第１の不揮発性メモリセルの消去動作にも、いくつかの手段がある。第１（Ｅｒａｓｅ（１））、第２（Ｅｒａｓｅ（２））、および第３の消去（Ｅｒａｓｅ（３））は、本発明の不揮発性メモリの第１の例に同様である。第４の消去（Ｅｒａｓｅ（４））では、前記ワード線ＷＬへ−６Ｖのような負電圧を印加して、前記フローティングゲート６の電位を負電位側へ振り込むことにより、前記Ｐ型ウエル３と前記フローティングゲート６の間のゲート絶縁膜５の電界強度を１０ＭＶ／ｃｍ以上とし、トンネル電流により前記フローティングゲート６内の蓄積電子を前記Ｐ型ウエル３側へ放出することにより行う。本消去時間は約２００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約２Ｖであった。本消去においては、前記ワード線ＷＬに−６Ｖのような負電圧を印加することから、前記Ｐ型ウエル２５２も−６Ｖのような負電位となり、前記Ｐ型ウエル２５２と前記深いＮ型ウエル２５１が構成する接合は逆方向にバイアスされる。そのため、本消去動作中には、前記深いＮ型ウエル２５１の電位は、接地電位、もしくは３．３Ｖのような電源電圧であっても構わない。第５の消去（Ｅｒａｓｅ（５））においては、前記ワード線ＷＬへ−３Ｖのような負電圧を印加し、読出しビット線ＲＢＬへ３．３Ｖのような正電圧を印加して、前記フローティングゲート６内の蓄積電子をトンネル電流により前記ドレイン１０側へ電子放出させる。この時の消去時間は約１００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約２Ｖでであった。本第５の消去動作では、消去に必要な最大６〜８Ｖ程度の高電圧を、前記ワード線ＷＬと前記読出しビット線ＲＢＬとに分割して印加することができるため、電圧制御回路の動作電圧を低下することが可能となり、使用するトランジスタの長期信頼性を著しく改善できる。第６の消去（Ｅｒａｓｅ（６））では、前記第５の消去において読出しビット線ＲＢＬへ３．３Ｖのような正電圧を印加したのに対して、書込みビット線ＰＢＬへ３．３Ｖのような正電圧を印加して消去動作を行うものである。本第６の消去によっても、前記第５の消去の場合と同等の効果が得られることは言うまでもない。【００４３】  図７には、本発明に係る半導体装置が有する第１の不揮発性メモリセルの平面構造が示される。同図において、深いＮ型ウエル２５１と前記深いＮ型ウエル２５１に内包されたＰ型ウエル２５２が付加された点を除いては、図３に示された前記本発明の不揮発性メモリの第１の例に同様の平面構造となっている。【００４４】《超低消費電力不揮発性メモリの第２の例》
図８には、本発明に係る半導体装置が有する第２の不揮発性メモリセルの断面構造が示される。同図において、平均ボロン濃度３ｘ１０１７ｃｍ−３のＰ型ウエル２４２の表面領域に、膜厚７ｎｍのゲート絶縁膜２４１を介して、膜厚２００ｎｍで平均リン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜から成るゲート長０．４μｍのセレクトゲート２４３が配置され、平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域から成るソース２４５、およびドレイン２４４から構成されたセレクトトランジスタが付加された点を除いては、図１に示された本発明の不揮発性メモリの第１の例に同様のメモリセル構造である。前記セレクトトランジスタのソース２４５は、前記メモリトランジスタのドレイン１０に接続され、前記セレクトトランジスタのドレイン２４４は読出しビット線ＲＢＬに接続されている。【００４５】  図９には、本発明に係る半導体装置が有する第２の不揮発性メモリセルの電気的な等価回路が示される。同図において、メモリトランジスタＭＴのフローティングゲートにはカップリングキャパシタＣ２と、電荷注入領域のキャパシタＣＪが接続され、前記メモリトランジスタＭＴのドレインはセレクトトランジスタＳＴへ接続され、前記セレクトトランジスタＳＴのドレインは読出しビット線ＲＢＬへ接続され、前記セレクトトランジスタＳＴのゲートは読み出しワード線ＲＷＬへ接続され、前記電荷注入領域は書込みビット線ＰＢＬへ接続され、前記カップリングキャパシタＣ２は書き込みワード線ＰＷＬへ接続されている。前記カップリングキャパシタＣ２は、前記メモリトランジスタＭＴのゲート静電容量と前記電荷注入領域のキャパシタＣＪとの和のおおよそ５倍以上に設計されており、前記ワード線ＷＬから前記フローティングゲートへの静電カップリング比は０．８３以上となる。【００４６】  図１０には、本発明の第２の不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）は、ワード線ＷＬへ６Ｖのような正電圧を印加した後、書込みビット線ＰＢＬへ−５Ｖのような負電圧を印加する。これにより、本発明の不揮発性メモリの第１の例に同様に、ＢＴＢＴ現象によって発生するホットエレクトロンを前記フローティングゲート６中へ注入して行われる。この書込み動作では、書込みビット線の電流は約１００ｎＡ、書込み時間は約５μｓ、したがって書込みエネルギーは２．５ｐＪ、書込み後の前記メモリトランジスタのしきい電圧は約２Ｖであった。【００４７】  本発明の第２の不揮発性メモリセルの消去動作（Ｅｒａｓｅ）は、書込みビット線ＰＢＬのみへ６Ｖのような電圧を印加し、前記フローティングゲート６から前記Ｐ型不純物領域１１へのトンネル電流により電子放出を行うものであり、消去に要する時間は約１００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約−１．５Ｖであった。【００４８】  読み出し動作（Ｒｅａｄ）は、前記読出しビット線ＲＢＬを３．３Ｖにプリチャージした後、前記読出しワード線ＲＷＬに３．３Ｖを印加して、前記セレクトトランジスタをオンさせ、前記メモリトランジスタの消去／書込み状態に対応するオン／オフ状態を判定することにより行う。【００４９】  図１１には、本発明の第２の不���発性メモリセルをアレー状に配置した４セル分の回路図が示される。図１２には、図１１に示された回路図に対応する平面構造が示される。同図には、Ｎ型ウエル２５、Ｐ型ウエル２４、カップリングキャパシタを形成するための活性領域２１、メモリトランジスタとセレクトトランジスタを形成するための活性領域２２、電荷注入領域を形成するための活性領域２３が配置され、フローティングゲート２６、前記セレクトトランジスタのセレクトゲート２７、Ｎ型不純物領域から成るＮ型ウエル接続領域３２、メモリトランジスタのソース３３、およびドレイン３４、セレクトトランジスタのドレイン３５、Ｐ型不純物領域から成る少数キャリア注入領域３１、電荷注入領域３６が配置され、前記Ｎ型ウエル接続領域３２と前記少数キャリア注入領域３１は、コンタクトホール３７を介して第１金属膜からなるワード線３８へ接続され、前記メモリトランジスタのソース３３はコンタクトホール３７を介して第１金属膜４１へ接続され、さらに前記第１金属膜４１はスルーホール４２を介して第２金属膜からなる共通ソース線Ｖｓｓ４３へ接続され、前記セレクトトランジスタのドレイン３５はコンタクトホール３７を介して第１金属膜３９へ接続され、さらに前記第１金属膜３９はスルーホール４２を介して第２金属膜からなる読出しビット線ＲＢＬ４４へ接続され、前記電荷注入領域３６はコンタクトホール３７を介して第１金属膜３８へ接続され、さらに前記第１金属膜３８はスルーホール４２を介して第２金属膜からなる書込みビット線ＰＢＬ４５へ接続されている。【００５０】  本発明の第２の不揮発性メモリセルのセル面積は、ワード線に平行な方向に第２金属配線のレイアウトピッチの２．５倍、ビット線に平行な方向にウエルのレイアウトピッチの２倍程度である。通常の３．３Ｖ系ＣＭＯＳトランジスタのレイアウトルールでは、第２金属配線およびウエルのレイアウトピッチが１μｍ、および４μｍ程度であることから、セル面積は２．５ｘ８＝２０μｍ２であった。【００５１】  図１３から図１５には、本発明の第２の不揮発性メモリの製造工程毎の断面構造が示される。各断面図は、図１１に示された平面構造において、Ａ→Ｂの記号で示された箇所に対応するものである。先ず、図１３に示された製造工程では、抵抗率１０ΩｃｍのＰ型シリコン基板５１の表面領域の所望の領域に、ドライエッチングにより開口し、化学気相堆積法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：以下ＣＶＤ法という）でシリコン酸化膜を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化した深さ３００ｎｍの溝型素子分離領域（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：以下ＳＴＩという）５２を形成した後、熱酸化法により膜厚１０ｎｍの表面酸化膜７２を成長し、イオン注入法によりリンイオンをエネルギー１ＭｅＶ、注入量１×１０１３ｃｍ−２エネルギー５００ｋｅＶ、注入量３×１０１２ｃｍ−２、およびエネルギー１５０ｋｅＶ、注入量１×１０１２ｃｍ−２注入してＮ型ウエル５４を形成し、ボロンイオンをエネルギー５００ｋｅＶ、注入量１×１０１３ｃｍ−２、エネルギー１５０ｋｅＶ、注入量３×１０１２ｃｍ−２、およびエネルギー５０ｋｅＶ、注入量１×１０１２ｃｍ−２注入してＰ型ウエル５３を形成した状態が示されている。【００５２】  図１４に示された製造工程では、前記表面酸化膜７２をウエットエッチングにより除去した後、熱酸化法により膜厚７ｎｍのゲート酸化膜５５を成長し、ＣＶＤ法で堆積した膜厚２００ｎｍのポリシリコン膜へ、イオン注入法により加速エネルギー１０ｋｅＶのリンイオンを注入量２ｘ１０１５ｃｍ−２注入した後、リソグラフィ法とドライエッチングにより加工してポリシリコンゲート５６を形成し、リソグラフィ法によりマスキングしてイオン注入法により加速エネルギー５０ｋｅＶの砒素イオンを注入量１ｘ１０１５ｃｍ−２注入してＮ型ウエル接続領域５８、メモリトランジスタのソース６０、およびドレイン６１、セレクトトランジスタのドレイン６２を形成した後、リソグラフィ法により膜厚１μｍのレジスト膜７３をパターンニングし、イオン注入法により加速エネルギー５０ｋｅＶの２弗化ボロン（ＢＦ２）イオン７４を注入量１ｘ１０１５ｃｍ−２注入して少数キャリア注入領域５９、および電荷注入領域６３を形成する。【００５３】  図１５に示された製造工程では、前期レジスト７３を灰化法により除去し、洗浄した後、ＣＶＤ法で堆積しエッチバック法により加工した膜厚１００ｎｍの酸化膜サイドスペーサ６６を形成し、前記ポリシリコンゲート５６、および露出した基板表面上に膜厚５０ｎｍのコバルトシリサイド膜５７を成長させ、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍのコンタクト層間膜６７を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのコンタクトホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）コンタクト６８を埋め込み、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第１金属配線６９を形成し、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍの第１層間膜７０を形成し、図示されていないが、リソグラフィ法とドライエッチングにより穴径０．３μｍのスルーホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）スルーコンタクトを埋め込み、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第２金属配線７１を形成した状態が示されている。【００５４】    図１６には、本発明の第２の不揮発性メモリのモジュールの直接周辺回路ブロックが示されている。セレクトトランジスタＳＴへ接続された読出しワード線ＲＷＬ、および、読出しビット線ＲＢＬは、夫々、電源電圧Ｖｃｃで動作するワードドライバとセンスアンプへ接続され、書込みワード線ＰＷＬ、および、書込みビット線ＰＢＬは、夫々、高電圧Ｖｐｐで動作するワードドライバと書込みドライバにより制御される。読出し動作用の電源電圧Ｖｃｃとして３．３Ｖ、書込み・消去動作用の高電圧Ｖｐｐとして６Ｖを用いて不揮発性メモリモジュールは動作する。【００５５】  《超低消費電力不揮発性メモリの第３の例》
図１７には、本発明に係る半導体装置が有する第３の不揮発性メモリの８セル分の回路図が示されている。図１８は、図１７の回路図に対応する平面構造が示されている。同図には、Ｎ型ウエル８４、Ｐ型ウエル８５、カップリングキャパシタを形成するための活性領域８１、メモリトランジスタを形成するための活性領域８２、電荷注入領域を形成するための活性領域８３が配置され、フローティングゲート８６、Ｎ型不純物領域から成るＮ型ウエル接続領域９０、メモリトランジスタのソース８７、およびドレイン８８、Ｐ型不純物領域から成る少数キャリア注入領域８９、電荷注入領域９１が配置され、前記Ｎ型ウエル接続領域９０と前記少数キャリア注入領域８９は、コンタクトホール９２を介して第１金属膜からなるワード線９６へ接続され、前記メモリトランジスタのソース８７はコンタクトホール９２を介して第１金属膜９５へ接続され、さらに前記第１金属膜９５はスルーホール９７を介して第２金属膜からなる共通ソース線Ｖｓｓ９８へ接続され、前記電荷注入領域９１はコンタクトホール９２を介して第１金属膜９４へ接続され、さらに前記第１金属膜９４はスルーホール９７を介して第２金属膜からなる書込みビット線ＰＢＬ９９へ接続され、前記メモリトランジスタのドレイン８８はコンタクトホール９２を介して第１金属膜９３へ接続され、さらに前記第１金属膜９３はスルーホール９７を介して第２金属膜からなる読出しビット線ＲＢＬ１００へ接続されている。【００５６】  本発明の第３の不揮発性メモリセルのセル面積は、ワード線に平行な方向に第２金属配線のレイアウトピッチの２．５倍、ビット線に平行な方向にウエルのレイアウトピッチの１．５倍程度である。通常の３．３Ｖ系ＣＭＯＳトランジスタのレイアウトルールでは、第２金属配線およびウエルのレイアウトピッチが１μｍ、および４μｍ程度であることから、セル面積は２．５ｘ６＝１５μｍ２であった。【００５７】  図１９から図２１には、本発明の第３の不揮発性メモリの製造工程毎の断面構造が示される。各断面図は、図１８に示された平面構造において、Ｃ→Ｄの記号で示された箇所に対応するものである。先ず、図１９に示された製造工程では、抵抗率１０ΩｃｍのＰ型シリコン基板１０１の表面領域の所望の領域に、ドライエッチングにより開口し、ＣＶＤ法でシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した深さ３００ｎｍのＳＴＩ１０２を形成した後、熱酸化法により膜厚１０ｎｍの表面酸化膜１２１を成長し、イオン注入法によりリンイオンをエネルギー１ＭｅＶ、注入量１×１０１３ｃｍ−２、エネルギー５００ｋｅＶ、注入量３×１０１２ｃｍ−２、およびエネルギー１５０ｋｅＶ、注入量１×１０１２ｃｍ−２注入してＮ型ウエル５４を形成し、ボロンイオンをエネルギー５００ｋｅＶ、注入量１×１０１３ｃｍ−２、エネルギー１５０ｋｅＶ、注入量３×１０１２ｃｍ−２、およびエネルギー５０ｋｅＶ、注入量１×１０１２ｃｍ−２注入してＰ型ウエル５３を形成した状態が示されている。【００５８】  図２０に示された製造工程では、前記表面酸化膜１２１をウエットエッチングにより除去した後、熱酸化法により膜厚７ｎｍのゲート酸化膜１０５を成長し、ＣＶＤ法で堆積した膜厚２００ｎ���のポリシリコン膜へ、イオン注入法により加速エネルギー１０ｋｅＶのリンイオンを注入量２ｘ１０１５ｃｍ−２注入した後、リソグラフィ法とドライエッチングにより加工してポリシリコンゲート１０６を形成し、リソグラフィ法によりマスキングしてイオン注入法により加速エネルギー５０ｋｅＶの砒素イオンを注入量ｘ１０１５ｃｍ−２注入してＮ型ウエル接続領域１０８、メモリトランジスタのソース１１０、およびドレイン１１１を形成した後、リソグラフィ法により膜厚１μｍのレジスト膜１２２をパターンニングし、イオン注入法により加速エネルギー５０ｋｅＶの２弗化ボロン（ＢＦ２）イオン１２３を注入量１ｘ１０１５ｃｍ−２注入して少数キャリア注入領域１０９、および電荷注入領域１１２を形成する。【００５９】  図２１に示された製造工程では、前期レジスト１２２を灰化法により除去し、洗浄した後、ＣＶＤ法で堆積しエッチバック法により加工した膜厚１００ｎｍの酸化膜サイドスペーサ１１３を形成し、前記ポリシリコンゲート１０６、および露出した基板表面上に膜厚５０ｎｍのコバルトシリサイド膜１０７を成長させ、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍのコンタクト層間膜１１４を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのコンタクトホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）コンタクト１１５を埋め込み、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第１金属配線１１６を形成し、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍの第１層間膜１１７を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのスルーホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）スルーコンタクト１１８を形成し、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第２金属配線１１９を形成した状態が示されている。【００６０】  本発明に係る半導体装置が有する第３の不揮発性メモリでは、ワード線本数３２、書込みおよび読出しビット線本数３２でアレーを構成し、メモリ容量は１０２４ビットであった。【００６１】《ＲＦＩＤ向け不揮発性メモリ》
図２２には、ＲＦＩＤチップに搭載した本発明による揮発性メモリモジュールの直接周辺回路ブロックが示されている。読出しビット線ＲＢＬは電源電圧Ｖｃｃで動作するセンスアンプへ接続され、書込みビット線ＰＢＬは高電圧Ｖｐｐで動作する書込みドライバにより制御され、ワード線ＷＬは電源電圧Ｖｃｃと高電圧Ｖｐｐの切り替え回路を含んだワードドライバで制御される。読出し動作用の電源電圧Ｖｃｃとして１．５Ｖ、書込み・消去動作用の高電圧Ｖｐｐとして６Ｖを用いて不揮発性メモリモジュールは動作する。【００６２】  本不揮発性メモリモジュールは、１２８個のメモリセルが１本のワード線ＷＬ上に接続されており（ｎ＝１２８）、ビット線ＲＢＬ、ＰＢＬ上には１セルのみ接続されているため、任意のメモリセルが偶発的に過消去を引き起こした場合にも、読出し不良は発生し得ない。【００６３】  図２３には、本発明による揮発性メモリモジュールが搭載されたＲＦＩＤチップの回路ブロックが示される。パッドＰ１、およびＰ２に、外部のリーダーから発信されたＲＦ信号を受信するため、チップ外部に配置されたアンテナＬが接続され、前記パッドＰ１−Ｐ２間には容量１２０ｐＦの電源キャパシタＣＴ、電圧クランプ回路（Ｖｏｌｔａｇｅ  Ｃｌａｍｐ）、電源モジュレーター（Ｍｏｄｕｌａｔｏｒ）、およびブリッジ整流器（Ｂｒｉｄｇｅ  Ｒｅｃｔｉｆｉｅｒ）が接続され、前記ブリッジ整流器の出力から内部電源電圧（Ｖｃｃ）と高電圧（Ｖｐｐ）を発生するＶｃｃ検出回路（Ｖｃｃ  Ｄｅｔｅｃｔｏｒ）、Ｖｐｐ昇圧回路（Ｖｐｐ  Ｇｅｎｅｒａｔｏｒ）が接続されている。また、前記ブリッジ整流器により、受信したＲＦ信号に含まれる動作モードを検出する回路（Ｍｏｄｅ  Ｓｅｌｅｃｔｏｒ）、クロック検出回路（Ｃｌｏｃｋ  Ｅｘｔｒａｃｔｏｒ）、および不揮発性メモリ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）への書込みデータを取り出す回路（Ｄａｔａ  Ｍｏｄｕｌａｔｏｒ）が接続され、動作モードがコントローラ（Ｃｏｎｔｒｏｌｌｅｒ）へ送られて不揮発性メモリの動作が制御される。書込み前記内部電源電圧Ｖｃｃと高電圧Ｖｐｐが不揮発性メモリへ供給されて、書込み、読出し動作が行われる。前期ブリッジ整流器の出力には電源安定化キャパシタＣＦが接続され、出力電圧を検出するための電圧レギュレータ（Ｒｅｇｕｌａｔｏｒ）の制御信号が前記電圧クランプ回路へフィードバックされて、電源電圧の安定化が図られている。【００６４】  本ＲＦＩＤチップは、ＲＦ周波数２．４５ＧＨｚで動作し、チップ内部で発生可能な総電力は１０〜５０μＷ程度である。この総電力の内、前記Ｖｐｐ昇圧回路で発生できる電源能力は６Ｖ、１μＡ程度であるが、メモリセルの書込み電流が２００ｎＡ以下であるため、動作上の支障は全くない。【００６５】  《高速読出し・超低消費電力不揮発性メモリの第１の例》
図２４には、本発明に係る半導体装置が有する第１の高速読出し可能な不揮発性メモリの４セル分の回路図が示されている。同図において、メモリトランジスタＭＴのフローティングゲートにはカップリングキャパシタＣ２と、電荷注入領域のキャパシタＣＪが接続され、前記メモリトランジスタＭＴのドレインはセレクトトランジスタＳＴへ接続され、前記セレクトトランジスタＳＴのドレインは読出しビット線ＲＢＬへ接続され、前記セレクトトランジスタＳＴのゲートは読み出しワード線ＲＷＬへ接続され、前記電荷注入領域は書込みビット線ＰＢＬへ接続され、前記カップリングキャパシタＣ２は書き込みワード線ＰＷＬへ接続されている。本不揮発性メモリでは、電源電圧１．５Ｖで動作する内部ロジック回路用トランジスタの膜厚３ｎｍのゲート酸化膜１（Ｔｏｘ１）と、電源電圧３．３Ｖで動作する外部インタフェース回路用トランジスタの膜厚７ｎｍのゲート酸化膜２（Ｔｏｘ２）を備えている。前記セレクトトランジスタＳＴは膜厚３ｎｍの前記ゲート酸化膜１（Ｔｏｘ１）からなり、前記メモリトランジスタＭＴ、前記カップリングキャパシタＣ２，および電荷注入領域のキャパシタＣＪは、膜厚７ｎｍの前記ゲート酸化膜２（Ｔｏｘ２）からなる。【００６６】  図２５には、本発明に係る半導体装置が有する第１の高速読出し可能な不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）は、ワード線ＷＬへ６Ｖのような正電圧を印加した後、書込みビット線ＰＢＬへ−５Ｖのような負電圧を印加する。これにより、本発明の不揮発性メモリの第１の例に同様に、ＢＴＢＴ現象によって発生するホットエレクトロンを前記フローティングゲート中へ注入して行われる。この書込み動作では、書込みビット線の電流は約１００ｎＡ、書込み時間は約５μｓ、したがって書込みエネルギーは２．５ｐＪ、書込み後の前記メモリトランジスタのしきい電圧は約２Ｖであった。【００６７】  消去動作（Ｅｒａｓｅ）は、書込みビット線ＰＢＬのみへ６Ｖのような電圧を印加し、前記フローティングゲートから前記電荷注入領域へのトンネル電流により電子放出を行うものであり、消去に要する時間は約１００ｍｓ、消去後の前記メモリトランジスタのしきい電圧は約−１．５Ｖであった。【００６８】  読み出し動作（Ｒｅａｄ）は、前記読出しビット線ＲＢＬを１．５Ｖにプリチャージした後、前記読出しワード線ＲＷＬに１．５Ｖを印加して、前記セレクトトランジスタをオンさせ、前記メモリトランジスタの消去／書込み状態に対応するオン／オフ状態を判定することにより行う。前記読出しビット線に接続されるセンスアンプ回路、および読出しワード線に接続されるワードドラーバー回路は、いずれも電源電圧１．５Ｖで動作する高速動作から構成されており、読出し時間は２０ｎｓ程度が得られた。【００６９】  図２６には、本発明に係る半導体装置が有する第１の高速読出し可能な不揮発性メモリセルの平面構造が示されている。同図において、前記セレクトトランジスタＳＴのゲート酸化膜厚を変更するためのパターン１３１が付加された点を除いては、図１２に示された本発明の第３の不揮発性メモリセルの平面構造に同一である。【００７０】  図２７から図３１には、本発明の第１の高速読出し可能な不揮発性メモリの製造工程毎の断面構造が示される。各断面図は、図２６に示された平面構造において、Ｅ→Ｆの記号で示された箇所に対応するものである。先ず、図２７に示された製造工程では、抵抗率１０ΩｃｍのＰ型シリコン基板５１の表面領域の所望の領域に、ドライエッチングにより開口し、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した深さ３００ｎｍのＳＴＩ５２を形成した後、熱酸化法により膜厚１０ｎｍの表面酸化膜７２を成長し、イオン注入法によりリンイオンをエネルギー１ＭｅＶ、注入量１×１０１３ｃｍ−２、エネルギー５００ｋｅＶ、注入量３×１０１２ｃｍ−２およびエネルギー１５０ｋｅＶ、注入量１×１０１２ｃｍ−２注入してＮ型ウエル５４を形成し、ボロンイオンをエネルギー５００ｋｅＶ、注入量１×１０１３ｃｍ−２、エネルギー１５０ｋｅＶ、注入量３×１０１２ｃｍ−２、およびエネルギー５０ｋｅＶ、注入量１×１０１２ｃｍ−２注入してＰ型ウエル５３を形成した状態が示されている。【００７１】  図２８に示された製造工程では、前記表面酸化膜７２をウエットエッチングにより除去した後、熱酸化法により膜厚５ｎｍのゲート酸化膜５５を成長し、リソグラフィ法によりパターニングした膜厚１μｍのレジスト膜１３３をマスクとしたウエットエッチングによりセレクトトランジスタが形成されるべき領域のみの前記ゲート酸化膜５５を除去する。【００７２】  図２９に示された製造工程では、前記レジスト膜１３３を灰化法により除去した後、熱酸化法により膜厚３ｎｍのゲート絶縁膜１３２を成長する。この熱酸化工程では、前記ゲート酸化膜５５も追加酸化が進行し、結果的に酸化膜厚は７ｎｍとなる。【００７３】  図３０に示された製造工程では、ＣＶＤ法で堆積した膜厚２００ｎｍのポリシリコン膜へ、イオン注入法により加速エネルギー１０ｋｅＶのリンイオンを注入量２ｘ１０１５ｃｍ−２注入した後、リソグラフィ法とドライエッチングにより加工してポリシリコンゲート５６を形成し、リソグラフィ法によりマスキングしてイオン注入法により加速エネルギー５０ｋｅＶの砒素イオンを注入量１ｘ１０１５ｃｍ−２注入してＮ型ウエル接続領域５８、メモリトランジスタのソース６０、およびドレイン６１、セレクトトランジスタのドレイン６２を形成した後、リソグラフィ法により膜厚１μｍのレジスト膜７３をパターンニングし、イオン注入法により加速エネルギー５０ｋｅＶの２弗化ボロン（ＢＦ２）イオン７４を注入量１ｘ１０１５ｃｍ−２注入して少数キャリア注入領域５９、および電荷注入領域６３を形成する。【００７４】  図３１に示された製造工程では、前期レジスト７３を灰化法により除去し、洗浄した後、ＣＶＤ法で堆積しエッチバック法により加工した膜厚１００ｎｍの酸化膜サイドスペーサ６６を形成し、前記ポリシリコンゲート５６、および露出した基板表面上に膜厚５０ｎｍのコバルトシリサイド膜５７を成長させ、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍのコンタクト層間膜６７を形成し、リソグラフィ法とドライエッチングにより穴径０．３μｍのコンタクトホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦��したタングステン（Ｗ）コンタクト６８を埋め込み、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第１金属配線６９を形成し、ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法により平坦化した膜厚８００ｎｍの第１層間膜７０を形成し、図示されていないが、リソグラフィ法とドライエッチングにより穴径０．３μｍのスルーホールを開口し、ＣＶＤ法で堆積し、ＣＭＰ法で平坦化したタングステン（Ｗ）スルーコンタクトを埋め込み、スパッタ法で堆積し、リソグラフィ法とドライエッチングにより膜厚５００ｎｍのアルミニウム（Ａｌ）から成る第２金属配線７１を形成した状態が示されている。この後、図示されてはいないが、パッシベーション工程を経てチップが完成する。【００７５】  《高速読出し・超低消費電力不揮発性メモリの第２の例》
図３２には、本発明に係る半導体装置が有する第２の高速読出し可能な不揮発性メモリセルの断面構造が示されている。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板２６１の表面領域に深さ３００ｎｍの素子分離酸化膜２６２によって電気的に分離された、平均リン濃度２ｘ１０１７ｃｍ−３のＮ型ウエル２６４、および２６５、平均ボロン濃度３ｘ１０１７ｃｍ−３のＰ型ウエル２６３が形成され、前記Ｎ型ウエル２６４の一方の表面領域に膜厚７ｎｍのシリコン酸化膜からなるゲート絶縁膜２６６を介して、膜厚２００ｎｍ、平均リン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート２６７が配置され、前記フローティングゲート２６７の両端部の一方に隣接して平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域２６９が、他方に隣接して平均ボロン濃度１ｘ１０２０ｃｍ−３のＰ型不純物領域２６８が配置され、前記Ｎ型不純物領域２６９と前記Ｐ型不純物領域２６８は接続されて書込みワード線ＰＷＬへ接続され、前記Ｐ型ウエル２６３の表面領域に、前記ゲート絶縁膜２６６と前記フローティングゲート２６７が延在して配置され、平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型不純物領域からなるソース２７０と、ドレイン２７１からなるＮチャンネルメモリトランジスタＭＮＴと、前記Ｎ型ウエル２６５の表面領域に、前記ゲート絶縁膜２６６と前記フローティングゲート２６７が延在して配置され、平均ボロン濃度１ｘ１０２０ｃｍ−３のＰ型不純物領域からなるソース２７３と、ドレイン２７２からなるＰチャンネルメモリトランジスタＭＰＴとを備え、前記ＮチャンネルメモリトランジスタＭＮＴのドレイン２７１と前記ＰチャンネルメモリトランジスタＭＰＴのドレイン２７２が接続されてインバーターを構成する。インバーターの出力はセレクトトランジスタＳＴのソースへ接続され、前記セレクトトランジスタＳＴのゲートは読み出しワード線ＲＷＬへ、前記セレクトトランジスタＳＴのドレインは読み出しビット線ＲＢＬへ接続されている。前記ＮチャンネルメモリトランジスタＭＮＴのソース２７０はソース線Ｖｓｓへ接続され、前記ＰチャンネルメモリトランジスタＭＰＴのソース２７３は書込みビット線ＰＢＬへ接続され、さらに、前記Ｎ型ウエル２６５の表面領域に、前記ゲート絶縁膜２６６と前記フローティングゲート２６７が延在して配置され、平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型ウエル接続領域２７４が配置され、前記Ｎ型ウエル接続領域２７４はウエル給電線ＶＮへ接続されて本発明の第２の高速読出し・超低消費電力不揮発性メモリが構成されている。【００７６】  図３３には、本発明の第２の高速読出し・超低消費電力不揮発性メモリの等価回路が示される。同図において、ＮチャンネルメモリトランジスタＭＮＴとＰチャンネルメモリトランジスタＭＰＴが直列接続されてインバーターを構成し、両メモリトランジスタのゲートはフローティングゲートとして動作させ、前記フローティングゲートにはカップリングキャパシタＣ２と、電荷注入領域のキャパシタＣＪが接続されている。前記ＮチャンネルメモリトランジスタＭＴのドレインはセレクトトランジスタＳＴへ接続され、前記セレクトトランジスタＳＴのドレインは読出しビ��ト線ＲＢＬへ接続され、前記セレクトトランジスタＳＴのゲートは読み出しワード線ＲＷＬへ接続され、前記ＰチャンネルメモリトランジスタＭＰＴのドレインは書込みビット線ＰＢＬへ接続され、電荷注入領域として作用する。前記ＰチャンネルメモリトランジスタＭＰＴの配置されたＮ型ウエルはＮ型ウエル接続領域を介してウエル給電線ＶＮへ接続されている。前記カップリングキャパシタＣ２は書き込みワード線ＰＷＬへ接続されている。前記カップリングキャパシタＣ２は、前記インバーターの入力ゲート静電容量と前記電荷注入領域のキャパシタＣＪとの和のおおよそ５倍以上に設計されており、前記ワード線ＷＬから前記フローティングゲートへの静電カップリング比は０．８３以上となる。【００７７】  図３４には、本発明に係る半導体装置が有する第２の高速読出し可能な不揮発性メモリセルの動作電圧条件が示される。書込み動作（Ｐｒｏｇｒａｍ）は、ワード線ＷＬへ６Ｖのような正電圧を印加した後、書込みビット線ＰＢＬへ−５Ｖのような負電圧を印加する。これにより、本発明の不揮発性メモリの第１の例に同様に、ＢＴＢＴ現象によって発生するホットエレクトロンを前記フローティングゲート中へ注入して行われる。この書込み動作では、書込みビット線の電流は約２００ｎＡ、書込み時間は約５μｓ、したがって書込みエネルギーは５ｐＪ、書込み後の前記ＮチャンネルメモリトランジスタＭＮＴはオフ状態、前記ＰチャンネルメモリトランジスタＭＰＴはオン状態となった。【００７８】  消去動作（Ｅｒａｓｅ）は、ウエル給電線ＶＮへのみへ６Ｖのような電圧を印加し、前記フローティングゲートからＮ型ウエルへのトンネル電流により電子放出を行うものであり、消去に要する時間は約２００ｍｓ、消去後の前記ＮチャンネルメモリトランジスタＭＮＴはオン状態、前記ＰチャンネルメモリトランジスタＭＰＴはオフ状態となった。【００７９】  読み出し動作（Ｒｅａｄ）は、前記読出しビット線ＲＢＬを３．３Ｖにプリチャージした後、前記読出しワード線ＲＷＬに３．３Ｖを印加して、前記セレクトトランジスタをオンさせ、前記インバーターのオン、オフ状態を判定する。待機状態（Ｓｔａｎｄｂｙ）では、すべての端子は接地電位０Ｖとするが、読出し動作の直前に書込みビット線ＰＢＬ、書込みワード線ＰＷＬ、およびウエル給電線ＶＮに３．３Ｖを印加した後、読出し動作を行う。【００８０】《システムＬＳＩ救済用不揮発性メモリ》
図３５には本発明に係る半導体装置の一例であるシステムＬＳＩのチップ平面図が概略的に示されている。同図に示されるシステムＬＳＩは、特に制限されないが、半導体基板の周縁に多数のボンディングパッド等の外部接続電極３００が配置され、その内側に外部入出力回路３０１、アナログ入出力回路３０２が設けられている。外部入出力回路３０１及びアナログ入出力回路３０２は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフト回路３０３は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフト回路３０３の内側には、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）３０４、中央処理装置（ＣＰＵ）３０５、キャッシュメモリ（ＣＡＣＨ）３０６、ロジック回路（ＬＯＧ）３０７、フェーズ・ロックド・ループ回路（ＰＬＬ）３０８、アナログ・ディジタル変換回路（ＡＤＣ）３０９、及びディジタル・アナログ変換回路（ＤＡＣ）３１０、システムコントローラ（ＳＹＳＣ）３１１を有する。３１２、３１３、３１４で示されるものは夫々電気的に消去及び書き込みが可能な不揮発性メモリ（ＥＰＲＯＭ）であり、図１で説明した不揮発性メモリセルを備える。【００８１】  前記ＳＲＡＭ３０４、ＣＰＵ３０５、ＬＯＧ３０７、ＣＡＣＨ３０６、ＳＹＳＣ３１１はレベルシフト回路３０３から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ＳＲＡＭ３０４は内部電源電圧を昇圧してワード線セレクトレベルを形成し、ワードドライバなどの動作電源に用いる。不揮発性メモリ（ＥＰＲＯＭ）３１２、３１３、３１４はデータ読み出し動作では内部電源電圧を用いて動作するが、消去・書き込み動作には高電圧を要し、当該高電圧は、内部昇圧回路によって形成してもよいし、また、システムＬＳＩのＥＰＲＯＭライタモードのような所定の動作モードにおいて所定の外部接続電極を介して外部から供給されるようにしてもよい。【００８２】  前記不揮発性メモリ（ＥＰＲＯＭ）３１２はＳＲＡＭ３０４の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用され、不揮発性メモリ（ＥＰＲＯＭ）３１３はアナログ回路の発信周波数のトリミングデータの格納に利用され、ヒューズによる救済用プログラム回路に代えて搭載されている。また、前記不揮発性メモリ（ＥＰＲＯＭ）３１４は、メモリ容量１ｋビットを搭載しており、チップのＩＤ情報、チップの動作モード情報、および所望のデータの格納に利用される。【００８３】  図３５に例示されるシステムＬＳＩは、特に制限されないが、単層ポリシリコンゲートプロセスによって単結晶シリコンのような１個の半導体基板上に形成された相補型のＭＩＳトランジスタ（絶縁ゲート電界効果トランジスタ）を有し、ＭＩＳトランジスタのゲート酸化膜厚は２種類に分類される。【００８４】  外部入出力回路３０１、アナログ入出力回路３０２、ＳＲＡＭ３０４、ＡＤＣ３０９、ＤＡＣ３１０、及び不揮発性メモリ３１２、３１３、３１４は、特に制限されないが、０．２μｍプロセス技術を用いた場合、ゲート長０．４μｍでゲート酸化膜厚８ｎｍのＭＩＳトランジスタを有する。これは、ゲート酸化膜で構成されるトンネル酸化膜に比較的厚い膜厚を設定することが情報保持性能を良好にする上で望ましく、その他にＭＩＳトランジスタの動作電圧に対してある程度の耐圧を確保する必要があるからである。したがって、前記不揮発性メモリ３１２、３１３、３１４の不揮発性メモリトランジスタを構成するＭＩＳトランジスタのゲート絶縁膜や、前記外部インタフェース回路３０１に含まれるＭＩＳトランジスタのゲート絶縁膜等は、プロセスばらつきによる許容誤差範囲内で等しい膜厚を有する事になる。前記ゲート絶縁膜厚のプロセスばらつきによる許容範囲は特に制限されないが、０．２５μｍ〜０．２μｍの最少加工寸法のプロセスでは、８．０ｎｍの目標膜厚に対して±０．５ｎｍ程度であり、０．１８μｍ〜０．１５μｍの最少加工寸法のプロセスでは、７．０ｎｍの目標膜厚に対して±０．３ｎｍ程度である。【００８５】  これに対して、降圧された比較的低い内部電圧を動作電源とする回路、即ち、ロジック回路３０７、キャッシュメモリ３０６、ＣＰＵ３０５は、ゲート長０．２μｍでゲート酸化膜厚４ｎｍのＭＩＳトランジスタで構成される。レベルシフト回路３０３は、特に制限されないが、双方のゲート酸化膜厚のＭＩＳトランジスタを有している。【００８６】  上記夫々ゲート酸化膜厚の異なるＭＩＳトランジスタのゲート電極は同一膜厚のポリシリコン層によって構成されている。ここでポリシリコン層の同一膜厚とは、プロセスばらつきによる許容範囲内で等しい膜厚であることを意味し、ゲート膜厚のプロセスばらつきによる許容範囲は特に制限されないが、３０ｎｍ〜２００ｎｍの目標膜厚で±１０％程度ある。上述のゲート酸化膜は膜厚の等しいもの同士で同じフォトマスクを用いて生成し、また、上述のポリシリコンゲートは膜厚の等しいもの同士で同じフォトマスクを用いて生成することができる。このように、単層ゲート構造の不揮発性記憶素子におけるゲート酸化膜厚を、他の回路のＭＩＳトランジスタのゲート酸化膜厚と共通化することにより、システムＬＳＩの製造プロセスを複雑化しないことを優先させて、フラッシュメモリの不揮発性記憶素子にある程度長い情報保持性能を持たせることができる。
【産業上の利用可能性】
【００８７】    本発明に係る半導体装置が有する不揮発性メモリは、単層のポリシリコン層を用いた不揮発性メモリトランジスタから構成されるため、デバイス構造を簡素化することができ、通常のロジック回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、低消費電力で動作する不揮発性メモリを搭載した半導体装置の実現を可能にする。例えば、液晶表示ドライバー（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｒｉｖｅｒ）内蔵マイコンを液晶パネル基板へ実装後に行われる色階調のトリミングデータの格納、家電製品に搭載される廉価なマイコン（１ドルマイコンと呼ばれる）の内部発信器の発信周波数のトリミングデータの格納、アナログ回路搭載マイコンの内部抵抗や回路定数のトリミングデータの格納、大容量ＳＲＡＭを搭載した高性能マイコンにおけるＳＲＡＭの救済情報の格納、非接触ＩＣカード、特に廉価なＲＦＩＤにおけるＩＤ情報の格納、等に最適であり、小容量、低消費電力、廉価な不揮発性メモリが要求される半導体装置へ搭載して、その市場競争力の強化に著しい効果がある。
【図面の簡単な説明】
【００８８】
【図１】本発明に係る半導体装置が有する不揮発性メモリを実施するための最良の形態を説明するメモリセルの断面構造を概略的に示す説明図である。
【図２】図１の不揮発性記憶メモリセルの等価回路図である。
【図３】図１の不揮発性メモリセルの平面構造を示す説明図である。
【図４】図１の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。
【図５】本発明に係る半導体装置が有する第１の不揮発性メモリセルの断面構造の一例を概略的に示す説明図である。
【図６】図５の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。
【図７】図５の不揮発性メモリセルの平面構造を示す説明図である。
【図８】本発明に係る半導体装置が有する第２の不揮発性メモリセルの断面構造の一例を概略的に示す説明図である。
【図９】図８の不揮発性メモリセルの等価回路図である。
【図１０】図８の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。
【図１１】図８の不揮発性メモリセルを採用した不揮発性メモリの詳細な一例を示す回路図である。
【図１２】図１１の不揮発性メモリセルの平面構造を示す説明図である。
【図１３】図１１のＡ−Ｂ位置での第１製造工程での縦断面構造を示す縦断面図である。
【図１４】図１１のＡ−Ｂ位置での第２製造工程での縦断面構造を示す縦断面図である。
【図１５】図１１のＡ−Ｂ位置での第３製造工程での縦断面構造を示す縦断面図である。
【図１６】図１１の不揮発性メモリの直接周辺回路を含む詳細な一例を示す回路図である。
【図１７】本発明に係る半導体装置が有する第３の不揮発性メモリの一例を示す回路図である。
【図１８】図１７の不揮発性メモリセルの平面構造を示す説明図である。
【図１９】図１８のＣ−Ｄ位置での第１製造工程での縦断面構造を示す縦断面図である。
【図２０】図１８のＣ−Ｄ位置での第２製造工程での縦断面構造を示す縦断面図である。
【図２１】図１８のＣ−Ｄ位置での第３製造工程での縦断面構造を示す縦断面図である。
【図２２】本発明に係る半導体装置が有するＲＦＩＤチップ向け揮発性メモリモジュールの直接周辺回路ブロックの一例を示す回路図である。
【図２３】図２２の不揮発性メモリを搭載したＲＦＩＤチップの回路構成を示すブロック図である。
【図２４】本発明に係る半導体装置が有する第１の高速読出し型の不揮発性メモリの一例を示す回路図である。
【図２５】図２４の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。
【図２６】図２４の不揮発性メモリセルの平面構造を示す説明図である。
【図２７】図２６のＣ−Ｄ位置での第１製造工程での縦断面構造を示す縦断面図である。
【図２８】図２６のＣ−Ｄ位置での第２製造工程での縦断面構造を示す縦断面図である。
【図２９】図２６のＣ−Ｄ位置での第３１製造工程での縦断面構造を示す縦断面図である。
【図３０】図２６のＣ−Ｄ位置での第４製造工程での縦断面構造を示す縦断面図である。
【図３１】図２６のＣ−Ｄ位置での第５製造工程での縦断面構造を示す縦断面図である。
【図３２】本発明に係る半導体装置が有する第２の高速読出し型の不揮発性メモリの一例を示す断面図である。
【図３３】図３２の不揮発性メモリセルの等価回路図である。
【図３４】図３２の不揮発性メモリセルに対する書き込み、消去、読み出し、待機時の夫々における電圧状態を例示する説明図である。
【図３５】本発明に係る不揮発性メモリを搭載したシステムＬＳＩチップの回路構成を示すブロック図である。
【図３６】本発明に係る第１の従来技術を説明するための平面構造図である。
【図３７】本発明に係る第２の従来技術を説明するための断面図である。
【符号の説明】
【００８９】１、５１、１０１、２６１−Ｐ型シリコン基板
２、２６２−素子分離酸化膜
３、２４、５３、８５、２４２、２５２、２６３−Ｐ型ウエル
４、２５、５４、８４、２０５、２６４−Ｎ型ウエル
５、５５、１０５、１３２、２４１、２６６−ゲート絶縁膜
６、２６、８６、１８４、２１５、２６７−フローティングゲート
７、１９０、１９１、２０７、２１２、２６９−Ｎ型不純物領域
８、１１、２０８、２０９、２１３、２１４、２６８−Ｐ型不純物領域
９、３３、６０、８７、１１０、２４５、２７０、２７３−ソース
１０、３４、３５、６１、６２、８８、１１１、２４４、２７１、２７２−ドレイン
１２、３７、９２−コンタクトホール
１３、３８−ワード線ＷＬ
１６、３８、３９、４１、９３、９４、９５、９６−第１金属膜
１７、４２、９７−スルーホール
１８、４５、９９−書込みビット線ＰＢＬ
１９、４４、１００−読出しビット線ＲＢＬ
２１、２２、２３、８１、８２、８３、１８１、１８２−活性領域
２７、１８３、２４３−セレクトゲート
３１、５９、８９、１０９−少数キャリア注入領域
３２、５８、９０、１０８、２７４−Ｎ型ウエル接続領域
３６、６３、９１、１１２−電荷注入領域
４３、９８−共通ソース線Ｖｓｓ
５２、１０２−ＳＴＩ
５６、１０６−ポリシリコンゲート
５７、１０７−コバルトシリサイド膜
６６、１１３−酸化膜サイドスペーサ
６７、１１４−コンタクト層間膜
６８、１１５−タングステンコンタクト
６９、１１６−第１金属配線
７０、１１７−第１層間膜
７１、１１９−第２金属配線
７２、１２１−表面酸化膜
７３、１２２、１３３−レジスト膜
７４、１２３−２弗化ボロン（ＢＦ２）イオン
１１８−タングステンスルーコンタクト
１８５−パターン
１８６−パターン内領域
１８８−チャンネル領域
１８９−コントロールゲート
２５１−深いＮ型ウエル
３００−外部接続電極
３０１−外部入出力回路
３０２−アナログ入出力回路
３０３−レベルシフト回路
３０４−スタティク・ランダム・アクセス・メモリＳＲＡＭ
３０５−中央処理装置ＣＰＵ
３０６−キャッシュメモリＣＡＣＨ
３０７−ロジック回路ＬＯＧ
３０８−フェーズ・ロックド・ループ回路ＰＬＬ
３０９−アナログ・ディジタル変換回路ＡＤＣ
３１０−ディジタル・アナログ変換回路ＤＡＣ
３１１−システムコントローラＳＹＳＣ
３１２３１３、３１４−不揮発性メモリＥＰＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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