(57)【要約】【課題】金属置換技術及びサリサイド技術の双方の利点を生かしつつ、ゲート電極及びソース／ドレイン領域の低抵抗化が可能な半導体装置の構造及びその製造方法を提供する。【解決手段】半導体基板１０上に形成された置換メタルよりなるゲート電極４８と、ゲート電極４８の上面上に形成されたシリサイド膜３０と、半導体基板１０内に形成された不純物拡散領域２８と、不純物拡散領域２８上に形成されたシリサイド膜３０とを有する。これにより、ゲート電極及びソース／ドレイン領域が低抵抗化され、高速・低電力のトランジスタを製造することができる。【選択図】      図１６
2005026273.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された置換メタルよりなるゲート電極と、
前記ゲート電極の上面上に形成された第１のシリサイド膜と、
前記半導体基板内に形成された不純物拡散領域と、
前記不純物拡散領域上に形成された第２のシリサイド膜と
を有することを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された置換メタルよりなるゲート電極と、
前記ゲート電極の上面上に形成されたキャップ絶縁膜と、
前記半導体基板内に形成された不純物拡散領域と、
前記不純物拡散領域上に形成された第２のシリサイド膜と
を有することを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された置換メタルよりなるゲート電極と、
前記半導体基板内に形成された不純物拡散領域と、
前記不純物拡散領域上に形成されたシリサイド膜と、
前記半導体基板上に形成され、前記ゲート電極とほぼ等しい高さを有する層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート電極に電気的に接続された配線層と
を有することを特徴とする半導体装置。
【請求項４】
半導体基板上に、金属に置換可能な被置換材料よりなるダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体基板内に、前記ダミーゲート電極に対して自己整合で不純物拡散領域を形成する工程と、
前記ダミーゲート電極上及び前記不純物拡散領域上に、自己整合でシリサイド膜を形成する工程と、
前記半導体基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ダミーゲート電極上の前記シリサイド膜に達する開口部を形成する工程と、
前記層間絶縁膜上に、金属膜を形成する工程と、
熱処理を行うことにより、前記ダミーゲート電極を構成する前記被置換材料を前記金属膜を構成する金属材料に置換し、前記金属材料よりなるゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に、金属に置換可能な被置換材料よりなり、上面がキャップ絶縁膜により覆われたダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体基板内に、前記ダミーゲート電極に対して自己整合で不純物拡散領域を形成する工程と、
前記不純物拡散領域上に、自己整合でシリサイド膜を形成する工程と、
前記半導体基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記キャップ絶縁膜に、前記ダミーゲート電極に達する開口部を形成する工程と、
前記層間絶縁膜上に、金属膜を形成する工程と、
熱処理を行うことにより、前記ダミーゲート電極を構成する前記被置換材料を前記金属膜を構成する金属材料に置換し、前記金属材料よりなるゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、置換メタルよりなるゲート電極を有する半導体装置及びその製造方法を提供する。
【０００２】
【従来の技術】
半導体装置の高集積化・大容量化に伴い、設計ルール（ライン／スペース）が厳しくなっている。また、それに伴って配線層の幅が細くなり、上下の配線層間を接続するコンタクトプラグを形成するためのビアホールの径が小さくなっている。このため、配線層やコンタクトプラグを形成するための材料として、より低抵抗の材料を用いることが必要とされている。
【０００３】
これまで、ＭＩＳトランジスタのゲート電極材料には、ソース／ドレイン拡散層を自己整合的に形成しうる材料、すなわちソース／ドレイン拡散層を形成するための活性化熱処理に耐えうる材料として、多結晶シリコンが広く用いられてきた。しかしながら、多結晶シリコンは金属と比較すると２桁程度比抵抗が高いため、ゲート電極の低抵抗化することが望まれていた。
【０００４】
近年、多結晶シリコンをアルミに置換する技術が提案されており、この技術を半導体装置の製造プロセスに適用する動きがある。本願発明者は、多結晶シリコンよりなるゲート電極を有するＭＩＳトランジスタを形成した後、上述の多結晶シリコンをアルミに置換する技術を用いてアルミ置換を行い、アルミよりなるゲート電極を有するＭＩＳトランジスタを形成する方法を特許文献１において提案している。また、ゲート電極の金属置換技術に関しては、特許文献２、非特許文献１等にも記載されている。
【０００５】
次に、金属置換技術を用いてゲート電極を形成する従来の半導体装置の製造方法について図２９及び図３０を用いて説明する。
【０００６】
まず、素子分離膜１０２により画定されたシリコン基板１００の素子領域内に、イオン注入により、Ｐウェル１０４を形成する。
【０００７】
次いで、素子領域上に、通常のＭＯＳトランジスタの形成方法と同様にして、多結晶シリコン膜よりなるダミーゲート電極１０６と、ゲート電極１０６の両側のシリコン基板１００内に形成されたソース／ドレイン拡散層１０８とを有するＭＯＳトランジスタを形成する。
【０００８】
次いで、ＭＯＳトランジスタが形成されたシリコン基板１００上に、ＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりダミーゲート電極１０６の表面が露出するまでシリコン酸化膜を平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜１１０を形成する（図２９（ａ））。
【０００９】
次いで、層間絶縁膜１１０上に、スパッタ法により、アルミ膜１１２及びチタン膜１１４を堆積する（図２９（ｂ））。
【００１０】
次いで、窒素雰囲気中で４００℃程度の熱処理を行う。この熱処理により、ダミーゲート電極１０６とアルミ膜１１２との間で界面から反応が進行し、ダミーゲート電極１０６を構成するシリコン原子がアルミ膜１１２方向に拡散するとともに、アルミ膜１１２を構成するアルミ原子がダミーゲート電極１０６方向に拡散する。これにより、ダミーゲート電極１０６を構成する多結晶シリコンはアルミに置換される。こうして、アルミよりなるゲート電極１１６が形成される（図２９（ｃ））。
【００１１】
次いで、例えばＣＭＰ法により、層間絶縁膜１１０上のアルミ膜１１２及びチタン膜１１４を除去する（図３０（ａ））。
【００１２】
次いで、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜１１８を形成する。
【００１３】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜１１８，１１０をパターニングし、ソース／ドレイン拡散層１０８に達するコンタクトホール１２０を形成する。
【００１４】
次いで、例えばスパッタ法によりバリアメタル膜とタングステン膜とを堆積後、層間絶縁膜１１８の表面が露出するまでＣＭＰ法によりこれら膜を平坦化し、コンタクトホール１２０に埋め込まれたコンタクトプラグ１２２を形成する。
【００１５】
次いで、導電膜を堆積後、フォトリソグラフィー及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ１２２を介してソース／ドレイン拡散層１０８に接続された配線層１２４を形成する（図３０（ｂ））。
【００１６】
こうして、ゲート電極が金属材料により置換された半導体装置が製造されていた。
【００１７】
【特許文献１】
特開平１１−０９７５３５号公報
【特許文献２】
特開２００１−２７４３７９号公報
【非特許文献１】
Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ９６，  ｐ．９４６−９４
【００１８】
【発明が解決しようとする課題】
一方、ゲート電極とソース／ドレイン領域とを同時に低抵抗化する技術として、ゲート電極上及びソース／ドレイン拡散層上に選択的にシリサイド膜を形成するサリサイド（ｓａｌｉｃｉｄｅ：  ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ）技術が知られている。
【００１９】
金属置換技術では、サリサイド技術により達成できる以上のゲート電極の低抵抗化を実現できるが、ソース／ドレイン領域の低抵抗化を図ることはできない。このため、金属置換技術にサリサイド技術を併用し、ゲート電極を金属置換するともに、ソース／ドレイン領域シリサイド化することが望まれるが、金属置換技術とサリサイド技術とを併合する検討は従来行われていなかった。
【００２０】
本発明の目的は、金属置換技術及びサリサイド技術の双方の利点を生かしつつ、ゲート電極及びソース／ドレイン領域の低抵抗化が可能な半導体装置の構造及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的は、半導体基板上に形成された置換メタルよりなるゲート電極と、前記ゲート電極の上面上に形成された第１のシリサイド膜と、前記半導体基板内に形成された不純物拡散領域と、前記不純物拡散領域上に形成された第２のシリサイド膜とを有することを特徴とする半導体装置によって達成される。
【００２２】
また、上記目的は、半導体基板上に形成された置換メタルよりなるゲート電極と、前記ゲート電極の上面上に形成されたキャップ絶縁膜と、前記半導体基板内に形成された不純物拡散領域と、前記不純物拡散領域上に形成された第２のシリサイド膜とを有することを特徴とする半導体装置によっても達成される。
【００２３】
また、上記目的は、半導体基板上に形成された置換メタルよりなるゲート電極と、前記半導体基板内に形成された不純物拡散領域と、前記不純物拡散領域上に形成されたシリサイド膜と、前記半導体基板上に形成され、前記ゲート電極とほぼ等しい高さを有する層間絶縁膜と、前記層間絶縁膜上に形成され、前記ゲート電極に電気的に接続された配線層とを有することを特徴とする半導体装置によっても達成される。
【００２４】
また、上記目的は、半導体基板上に、金属に置換可能な被置換材料よりなるダミーゲート電極を形成する工程と、前記ダミーゲート電極の両側の前記半導体基板内に、前記ダミーゲート電極に対して自己整合で不純物拡散領域を形成する工程と、前記ダミーゲート電極上及び前記不純物拡散領域上に、自己整合でシリサイド膜を形成する工程と、前記半導体基板上に、層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記ダミーゲート電極上の前記シリサイド膜に達する開口部を形成する工程と、前記層間絶縁膜上に、金属膜を形成する工程と、熱処理を行うことにより、前記ダミーゲート電極を構成する前記被置換材料を前記金属膜を構成する金属材料に置換し、前記金属材料よりなるゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００２５】
また、上記目的は、半導体基板上に、金属に置換可能な被置換材料よりなり、上面がキャップ絶縁膜により覆われたダミーゲート電極を形成する工程と、前記ダミーゲート電極の両側の前記半導体基板内に、前記ダミーゲート電極に対して自己整合で不純物拡散領域を形成する工程と、前記不純物拡散領域上に、自己整合でシリサイド膜を形成する工程と、前記半導体基板上に、層間絶縁膜を形成する工程と、前記層間絶縁膜及び前記キャップ絶縁膜に、前記ダミーゲート電極に達する開口部を形成する工程と、前記層間絶縁膜上に、金属膜を形成する工程と、熱処理を行うことにより、前記ダミーゲート電極を構成する前記被置換材料を前記金属膜を構成する金属材料に置換し、前記金属材料よりなるゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００２６】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１１を用いて説明する。
【００２７】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２８】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。なお、図２（ａ）は図１のＡ−Ａ′線断面に沿った概略断面図であり、図２（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【００２９】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。Ｎ型トランジスタ形成領域のシリコン基板１０内には、Ｐウェル１４が形成されている。素子領域上には、ゲート絶縁膜１６を介して、置換メタルであるアルミよりなるゲート電極４８が形成されている。ゲート電極４８の上面上には、キャップ絶縁膜２０が形成されている。ゲート電極４８の両側のシリコン基板１０内には、ゲート電極４８に自己整合してソース／ドレイン拡散層２８が形成されている。ソース／ドレイン拡散層２８上には、シリサイド膜３０が形成されている。こうして、ゲート電極４８及びソース／ドレイン拡散層２８を有するＮ型トランジスタが形成されている。
【００３０】
トランジスタが形成されたシリコン基板１０上には、層間絶縁膜３２が形成されている。層間絶縁膜３２には、シリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続されたコンタクトプラグ４０と、ゲート電極４８に接続された置換メタルであるアルミよりなるコンタクトプラグ５０とが埋め込まれている。
【００３１】
コンタクトプラグ４０，５０が埋め込まれた層間絶縁膜３２上には、コンタクトプラグ４０及びシリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続された配線層５６と、コンタクトプラグ５０を介してゲート電極４８に電気的に接続された配線層５８とが形成されている。
【００３２】
このように、本実施形態による半導体装置は、トランジスタのゲート電極４８が置換メタルであるアルミにより構成されているとともに、ソース／ドレイン拡散層２８上にシリサイド膜３０が形成されていることに主たる特徴がある。
【００３３】
Ｎ型トランジスタのゲート電極４８をアルミにより構成することにより、ゲート配線を低抵抗化することができ、トランジスタの高速化を図ることができる。なお、アルミの仕事関数は、Ｎ型トランジスタのゲート電極として好適でもある。また、ソース／ドレイン拡散層２８上にシリサイド膜３０を形成することにより、拡散層抵抗を低抵抗化することができ、トランジスタの更なる高速化を図ることができる。
【００３４】
ここで、ゲート電極４８を構成する材料は、厳密にいえばアルミを主体的に含む導電体である。本発明では、ゲート電極４８を、多結晶シリコンをアルミ置換する技術を用いて形成する。このため、ゲート電極４８には、置換を行う際の熱処理の温度に応じたシリコンが含まれている。すなわち、アルミ中のシリコンの濃度は、材料の原子構造が熱処理温度で安定に保たれる状態（相状態図の相と相との間の線上）に収束し、例えば、約３５０℃の熱処理を行う場合には約０．２％のシリコンが含まれ、約４００℃の熱処理を行う場合には約０．３％のシリコンが含まれ、約４５０℃の熱処理を行う場合には約０．５％のシリコンが含まれ、約５００℃の熱処理を行う場合には約０．７％のシリコンが含まれることとなる。ただし、本明細書では、便宜上、多結晶シリコンをアルミ置換することにより形成した導電体をも「アルミ」と称する。
【００３５】
次に、本実施形態による半導体装置の製造方法について図３乃至図１１を用いて説明する。なお、図３乃至図７は図１のＡ−Ａ′線断面に沿った工程断面図であり、図８乃至図１１は図１のＢ−Ｂ′線断面に沿った工程断面図である。
【００３６】
まず、ｐ型シリコン基板１０に、例えばＳＴＩ法により、素子領域を画定する素子分離膜１２を形成する。
【００３７】
次いで、イオン注入により、Ｎ型トランジスタ形成領域にＰウェル１４を形成する（図３（ａ）、図８（ａ））。なお、ウェルの形成とともに、閾値制御のためのイオン注入やパンチスルー防止のための不純物領域を形成するためのイオン注入を行ってもよい。
【００３８】
次いで、熱酸化法によりシリコン基板１０の表面を熱酸化し、素子領域上に例えばシリコン酸化膜よりなるゲート絶縁膜１６を形成する（図３（ｂ）、図８（ｂ））。なお、ゲート絶縁膜１６は、シリコン窒化酸化膜、アルミナ膜、高誘電率膜、その他の絶縁膜により形成してもよい。
【００３９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍの多結晶シリコン膜を堆積する。シリコンは、アルミ等の金属材料による置換が可能な被置換材料である。なお、多結晶シリコン膜の代わりに、アルミ置換が可能な他の材料、例えばゲルマニウム（Ｇｅ）膜、ＳｉＧｅ膜、ＳｉＧｅＣ膜、カーボン（Ｃ）膜、及び炭化シリコン（ＳｉＣ）膜や、ＣｏｘＳｉｙ膜，ＮｉｘＳｉｙ膜，ＴｉｘＳｉｙ膜、ＰｔｘＳｉｙ膜等のシリサイド膜を形成してもよい。
【００４０】
次いで、ポリシリコン膜上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなるキャップ絶縁膜２０を形成する。
【００４１】
次いで、フォトリソグラフィー及びドライエッチングにより、キャップ絶縁膜２０及び多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなり、上面がキャップ絶縁膜２０で覆われたダミーゲート電極２２を形成する。
【００４２】
次いで、ダミーゲート電極２２をマスクとして、例えば砒素（Ａｓ）イオンをイオン注入し、ダミーゲート電極２２の両側のシリコン基板１０内に、ＬＤＤ構造の低濃度不純物領域或いはエクステンションソース／ドレイン構造のエクステンション領域となる不純物拡散領域２４を形成する（図３（ｃ）、図８（ｃ））。
【００４３】
次いで、例えばＣＶＤ法により例えば膜厚１００ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、ダミーゲート電極２２の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜２６を形成する。
【００４４】
次いで、ダミーゲート電極２２及び側壁絶縁膜２６をマスクとして、例えば砒素（Ａｓ）イオンをイオン注入し、ダミーゲート電極２２及び側壁絶縁膜２６の両側のシリコン基板１０内に、高濃度のソース・ドレイン不純物領域を形成する。
【００４５】
次いで、所定の熱処理を行い注入した不純物を活性化し、ダミーゲート電極２２の両側のシリコン基板１０内にＬＤＤ構造或いはエクステンションＳ／Ｄ構造を有するＮ型のソース／ドレイン拡散層２８を形成する（図４（ａ）、図９（ａ））。
【００４６】
次いで、サリサイドプロセスにより、ソース／ドレイン拡散層２８上に、選択的にシリサイド膜３０を形成する（図４（ｂ））。例えば、全面にコバルトやチタンなどの金属膜を堆積し、熱処理によりシリコン露出部分と反応させてシリサイド膜を形成し、その後に未反応の金属膜を除去することにより、ソース／ドレイン拡散層２８上にシリサイド膜３０を形成する。
【００４７】
なお、本実施形態による半導体装置では、ダミーゲート電極２２上にキャップ絶縁膜２０を設けることにより、ダミーゲート電極２２上にはシリサイド膜を形成しないようにしている。一般的なサリサイドプロセスでは、ゲート電極を構成するポリシリコン膜と金属膜とを反応させ、ポリシリコン膜上にシリサイド膜を形成する。この場合、ポリシリコン膜の一部が消費されるため、ポリシリコン膜の膜厚はシリサイド化反応前よりも薄くなる。ところが、本発明のようにポリシリコン膜をアルミに置換する場合、置換前のポリシリコン膜の薄膜化は、ゲート抵抗の大幅な増大につながる。そこで、本実施形態による半導体装置では、ダミーゲート電極２２の上面を予めキャップ絶縁膜２０により覆っておき、ダミーゲート電極２２がシリサイド化反応するのを防止している。
【００４８】
次いで、例えばＣＶＤ法により例えば膜厚５００ｎｍのシリコン酸化膜を堆積した後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）法によりこのシリコン酸化膜を平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜３２を形成する（図５（ａ）、図９（ｂ））。
【００４９】
なお、キャップ絶縁膜２０の表面が露出するまでシリコン酸化膜を平坦化し、キャップ絶縁膜２０とほぼ等しい高さを有する層間絶縁膜３２を形成するようにしてもよい。この場合、後述する第５実施形態においてダミーゲート電極２２上のシリサイド膜３０を除去するように、キャップ絶縁膜２０を除去してもよい。
【００５０】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜３２に、シリサイド膜３０に達するコンタクトホール３４を形成する。
【００５１】
次いで、例えばＣＶＤ法により、例えば膜厚５ｎｍのチタン膜（Ｔｉ）と、例えば膜厚２０ｎｍの窒化チタン（ＴｉＮ）膜とを堆積し、ＴｉＮ／Ｔｉ構造のバリアメタル３６を形成する。
【００５２】
次いで、バリアメタル３６上に、例えばスパッタ法により、例えば膜厚３００ｎｍのタングステン膜３８を形成する。
【００５３】
次いで、例えばＣＭＰ法により、層間絶縁膜３２の表面が露出するまでタングステン膜３８及びバリアメタル３６を平坦に除去し、バリアメタル３６及びタングステン膜３８をコンタクトホール３４内に選択的に残存させる。こうして、コンタクトホール３４内に、バリアメタル３６及びタングステン膜３８よりなるコンタクトプラグ４０を形成する（図５（ｂ））。
【００５４】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜３２及びキャップ絶縁膜２０に、ダミーゲート電極２２に達するコンタクトホール４２を形成する（図９（ｃ））。
【００５５】
次いで、コンタクトプラグ４０が埋め込まれ、ダミーゲート電極２２に達するコンタクトホール４２が形成された層間絶縁膜３２上に、例えばスパッタ法により、例えば膜厚４００ｎｍのアルミ（Ａｌ）膜４４と、例えば膜厚２００ｎｍのチタン膜４６とを堆積する（図６（ａ）、図１０（ａ））。これにより、コンタクトホール４２内では、ダミーゲート電極２２とアルミ膜４４とが直接接触する。
【００５６】
次いで、窒素雰囲気中で、３００〜５００℃、例えば４００℃において、例えば３０分間熱処理を行う。この熱処理により、ダミーゲート電極２２とアルミ膜４４との間で界面から反応が進行し、ダミーゲート電極２２を構成するシリコン原子がアルミ膜４４方向に拡散するとともに、アルミ膜４４を構成するアルミ原子がダミーゲート電極２２方向に拡散する。なお、ゲート長０．１μｍ、高さ０．１５μｍの多結晶シリコン膜よりなるダミーゲート電極をアルミ置換する場合、窒素雰囲気中、４００℃、３０分間の熱処理を行うと、ゲート幅方向約１０μｍの領域をアルミ置換することができる。熱処理時間は、ゲート電極の形状及び熱処理温度等に応じて適宜選択することが望ましい。
【００５７】
これにより、ダミーゲート電極２２及びアルミ膜４４は、熱処理温度に応じた濃度のシリコンを含むアルミ膜に置換される。また、過剰なシリコンはチタン膜４６中に吸い出される。こうして、アルミよりなるゲート電極４８が形成される（図６（ｂ）、図１０（ｂ））。
【００５８】
アルミ置換の熱処理は、上述のように３００〜５００℃の範囲で行うことが望ましい。３００℃よりも低いと多結晶シリコンとアルミとの間の反応が起こらず、５００℃よりも高いとアルミと層間絶縁膜とが反応するからである。
【００５９】
次いで、例えばＣＭＰ法により、層間絶縁膜３２上のアルミ膜４４及びチタン膜４６を除去する（図７（ａ）、図１１（ａ））。この際、コンタクトホール４２内には、ゲート電極４８と一体形成されたアルミよりなるコンタクトプラグ５０が残存する。
【００６０】
次いで、層間絶縁膜３２上に、例えばスパッタ法により、例えば窒化チタン膜５２及びアルミ膜５４を堆積する。
【００６１】
次いで、フォトリソグラフィー及びドライエッチングにより、窒化チタン膜５２及びアルミ膜５４をパターニングし、窒化チタン膜５２及びアルミ膜５４よりなり、コンタクトプラグ４０を介してソース／ドレイン拡散層２８に電気的に接続された配線層５６と、コンタクトプラグ５０を介してゲート電極４８に電気的に接続された配線層５８とを形成する（図７（ｂ）、図１１（ｂ））。
【００６２】
このように、本実施形態によれば、ダミーゲート電極上にキャップ膜を設け、ソース／ドレイン拡散層上に選択的にシリサイド膜を形成するので、シリサイド化に伴うポリシリコン膜の消費によるゲート電極の高抵抗化を防止することができる。したがって、置換メタルゲートのメリットを損なうことなく、ソース／ドレイン拡散層上にシリサイド膜を形成することができ、トランジスタの高速化を図ることができる。
【００６３】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１２乃至図１５を用いて説明する。なお、図１乃至図１１に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００６４】
図１２は本実施形態による半導体装置の構造を示す概略断面図、図１３乃至図１５は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６５】
はじめに、本実施形態による半導体装置の構造について図１２を用いて説明する。なお、図１２（ａ）は図１のＡ−Ａ′線断面に沿った概略断面図であり、図１２（ｂ）は図１のＢ−Ｂ′線断面に沿った概略断面図である。
【００６６】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。Ｎ型トランジスタ形成領域のシリコン基板１０内には、Ｐウェル１４が形成されている。素子領域上には、ゲート絶縁膜１６を介して、置換メタルであるアルミよりなるゲート電極４８が形成されている。ゲート電極４８の両側のシリコン基板１０内には、ゲート電極４８に自己整合してソース／ドレイン拡散層２８が形成されている。ゲート電極４８上及びソース／ドレイン拡散層２８上には、シリサイド膜３０が形成されている。こうして、ゲート電極４８及びソース／ドレイン拡散層２８を有するＮ型トランジスタが形成されている。
【００６７】
トランジスタが形成されたシリコン基板１０上には、層間絶縁膜３２が形成されている。層間絶縁膜３２には、シリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続されたコンタクトプラグ４０と、ゲート電極４８に接続された置換メタルであるアルミよりなるコンタクトプラグ５０とが埋め込まれている。
【００６８】
コンタクトプラグ４０，５０が埋め込まれた層間絶縁膜３２上には、コンタクトプラグ４０及びシリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続された配線層５６と、コンタクトプラグ５０を介してゲート電極４８に電気的に接続された配線層５８とが形成されている。
このように、本実施形態による半導体装置は、基本的な構造は図１及び図２に示す第１実施形態による半導体装置と同様である。本実施形態の主たる特徴は、ゲート電極４８上にキャップ絶縁膜２０ではなくシリサイド膜３０が形成されている点、コンタクトプラグ５０がゲート電極４８上のシリサイド膜５０を貫いて直にゲート電極４８に接続されていることにある。
【００６９】
次に、本実施形態による半導体装置の製造方法について図１３乃至図１５を用いて説明する。なお、図１３は図１のＡ−Ａ′線断面に沿った工程断面図、図１４及び図１５は図１のＢ−Ｂ′線断面に沿った工程断面図である。
【００７０】
まず、例えば第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、Ｐウェル１４、ゲート絶縁膜１６等を形成する。
【００７１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍの多結晶シリコン膜を堆積する。
【００７２】
次いで、フォトリソグラフィー及びドライエッチングにより多結晶シリコン膜をパターニングし、多結晶シリコン膜よりなるダミーゲート電極２２を形成する。
【００７３】
なお、本実施形態による半導体装置の製造方法では、第１実施形態による半導体装置の製造方法のようにダミーゲート電極２２上にキャップ絶縁膜２０を形成することを要しない。したがって、キャップ絶縁膜２０の形成工程を行わない分、製造工程を簡略化することができる。
【００７４】
次いで、ダミーゲート電極２２をマスクとして、例えば砒素イオンをイオン注入し、ダミーゲート電極２２の両側のシリコン基板１０内に、ＬＤＤ構造の低濃度不純物領域或いはエクステンションソース／ドレイン構造のエクステンション領域となる不純物拡散領域２４を形成する（図１３（ａ））。
【００７５】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、側壁絶縁膜２６、ソース／ドレイン拡散層２８を形成する（図１３（ｂ））。
【００７６】
次いで、サリサイドプロセスにより、ダミーゲート電極２２及びソース／ドレイン拡散層２８上に、選択的にシリサイド膜３０を形成する。例えば、全面にコバルトやチタンなどの金属膜を堆積し、熱処理によりシリコン露出部分と反応させてシリサイド膜を形成し、その後に未反応の金属膜を除去することにより、ダミーゲート電極２２及びソース／ドレイン拡散層２８上にシリサイド膜３０を形成する（図１３（ｃ）、図１４（ａ））。
【００７７】
次いで、例えばＣＶＤ法により例えば膜厚５００ｎｍのシリコン酸化膜を堆積した後、例えばＣＭＰ法によりこのシリコン酸化膜を平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜３２を形成する（図１４（ｂ））。
【００７８】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜３２内に、ソース／ドレイン拡散層２８に電気的に接続されたコンタクトプラグ４０を形成する。
【００７９】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜３２及びダミーゲート電極２２上のシリサイド膜３０に、ダミーゲート電極２２に達するコンタクトホール４２を形成する（図１４（ｃ））。
【００８０】
次いで、コンタクトプラグ４０が埋め込まれ、ダミーゲート電極２２に達するコンタクトホール４２が形成された層間絶縁膜３２上に、例えばスパッタ法により、例えば膜厚４００ｎｍのアルミ膜４４と、例えば膜厚２００ｎｍのチタン膜４６とを堆積する（図１５（ａ））。これにより、コンタクトホール４２内では、ダミーゲート電極２２とアルミ膜４４とが直接接触する。
【００８１】
次いで、窒素雰囲気中で、３００〜５００℃、例えば４００℃において、例えば３０分間熱処理を行い、ダミーゲート電極２２及びアルミ膜４４を、熱処理温度に応じた濃度のシリコンを含むアルミ膜に置換する。こうして、アルミよりなるゲート電極４８を形成する（図１５（ｂ））。
【００８２】
なお、本実施形態による半導体装置の製造方法では、コンタクトホール４２内のシリサイド膜３０を除去している。コンタクトホール４２内にシリサイド膜３０を残存させると、ダミーゲート電極２２とアルミ膜４４との間にシリサイド膜３０が介在することになる。このため、シリサイドの材料によっては、アルミ置換の反応を阻害することが懸念される。そこで、本実施形態による半導体装置の製造方法では、コンタクトホール４２内のシリサイド膜３０を除去し、アルミ置換の反応がスムーズに行われるようにしている。
【００８３】
本実施形態による半導体装置の製造方法のようにダミーゲート電極２２上にシリサイド膜３０を形成する場合、ダミーゲート電極２２の一部が消費され、ゲート電極４８の抵抗値が増加することが懸念される。しかしながら、アルミは極めて比抵抗の低い材料であり、抵抗値の増加は少ない。また、ダミーゲート電極２２やシリサイド膜３０の膜厚を適宜設定することにより、ゲート電極４８の抵抗値の増加を抑えることができる。
【００８４】
この後、例えば第１実施形態による半導体装置の製造方法と同様にして、コンタクトプラグ５０、配線層５６，５８を形成する。
【００８５】
このように、本実施形態によれば、ダミーゲート電極上のシリサイド膜を除去し、金属材料とダミーゲート電極とが直に接するようにした後、ダミーゲート電極を金属に置換するので、ゲート電極上に形成されたシリサイド膜により置換反応が阻害されることを防止することができる。これにより、サリサイドプロセスを適用した場合でも、ゲート電極の金属置換をスムーズに行うことができる。
【００８６】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１６乃至図１８を用いて説明する。なお、図１乃至図１５に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００８７】
図１６は本実施形態による半導体装置の構造を示す概略断面図、図１７及び図１８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８８】
はじめに、本実施形態による半導体装置の構造について図１６を用いて説明する。なお、図１６（ａ）は図１のＡ−Ａ′線断面に沿った概略断面図であり、図１６（ｂ）は図１のＢ−Ｂ′線断面に沿った概略断面図である。
【００８９】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。Ｎ型トランジスタ形成領域のシリコン基板１０内には、Ｐウェル１４が形成されている。素子領域上には、ゲート絶縁膜１６を介して、置換メタルであるアルミよりなるゲート電極４８が形成されている。ゲート電極４８の両側のシリコン基板１０内には、ゲート電極４８に自己整合してソース／ドレイン拡散層２８が形成されている。ゲート電極４８上及びソース／ドレイン拡散層２８上には、シリサイド膜３０が形成されている。こうして、ゲート電極４８及びソース／ドレイン拡散層２８を有するＮ型トランジスタが形成されている。
【００９０】
トランジスタが形成されたシリコン基板１０上には、層間絶縁膜３２が形成されている。層間絶縁膜３２には、シリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続されたコンタクトプラグ４０と、シリサイド膜３０を介してゲート電極４８に接続された、置換メタルであるアルミよりなるコンタクトプラグ５０とが埋め込まれている。
【００９１】
コンタクトプラグ４０，５０が埋め込まれた層間絶縁膜３２上には、コンタクトプラグ４０及びシリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続された配線層５６と、コンタクトプラグ５０及びシリサイド膜３０を介してゲート電極４８に電気的に接続された配線層５８とが形成されている。
【００９２】
このように、本実施形態による半導体装置は、基本的な構造は図１２に示す第２実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、ゲート電極４８に電気的に接続されるコンタクトプラグ５０が、ゲート電極４８上に形成されたシリサイド膜３０を介して形成されていることにある。
【００９３】
次に、本実施形態による半導体装置の製造方法について図１７乃至図１８を用いて説明する。なお、図１７及び図１８は、図１のＢ−Ｂ′線断面に沿った工程断面図である。
【００９４】
まず、例えば第２実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、ダミーゲート電極２２、ソース／ドレイン拡散層２８、シリサイド膜３０、層間絶縁膜３２、コンタクトプラグ４０等を形成する。
【００９５】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜３２に、ダミーゲート電極２２上のシリサイド膜３０に達するコンタクトホール４２を形成する（図１７（ａ））。
【００９６】
次いで、コンタクトプラグ４０が埋め込まれ、ダミーゲート電極２２上のシリサイド膜３０に達するコンタクトホール４２が形成された層間絶縁膜３２上に、例えばスパッタ法により、例えば膜厚４００ｎｍのアルミ膜４４と、例えば膜厚２００ｎｍのチタン膜４６とを堆積する。これにより、コンタクトホール４２内では、アルミ膜４４は、シリサイド膜３０を介してダミーゲート電極２２上に形成される（図１７（ｂ））。
【００９７】
次いで、窒素雰囲気中で、３００〜５００℃、例えば４００℃において、例えば３０分間熱処理を行い、ダミーゲート電極２２及びアルミ膜４４を、熱処理温度に応じた濃度のシリコンを含むアルミ膜に置換する。こうして、アルミよりなるゲート電極４８を形成する（図１８（ａ））。
【００９８】
なお、第２実施形態では、シリサイド膜３０がアルミ置換の反応を阻害することを懸念して、コンタクトホール４２内のシリサイド膜３０を除去している。しかしながら、本願発明者等が検討を行ったところ、シリサイド膜３０として少なくともチタンシリサイドやコバルトシリサイド膜を用いた場合、このシリサイド膜３０がアルミ置換の反応を阻害することはなく、ダミーゲート電極２２を容易にアルミ置換できることを確認できた。したがって、このようなシリサイド材料を用いれば、本実施形態による半導体装置のように、コンタクトホール４２内のシリサイド膜３０を必ずしも除去する必要はない。
【００９９】
また、本願発明者等が検討を行ったところでは、ダミーゲート電極２２上にシリサイド膜３０が形成された状態でアルミ置換を行った場合でも、置換メタルとシリサイドとが反応してシリサイドのスパイクが形成されゲート電極を突き破ったり、シリサイドがゲート絶縁膜領域まで拡散したりするなど、信頼性に多大な影響を与える現象が生じないことを確認している。
【０１００】
この後、例えば第１実施形態による半導体装置の製造方法と同様にして、コンタクトプラグ５０、配線層５６，５８を形成する（図１８（ｂ））。
【０１０１】
このように、本実施形態によれば、ダミーゲート電極上のシリサイド膜を介してダミーゲート電極を金属に置換するので、製造工程を複雑にすることなく、サリサイドプロセスとメタル置換プロセスとを併用することができる。これにより、ゲート電極及びソース／ドレイン拡散層の双方の低抵抗化を、製造コストを増加することなく実現することができる。
【０１０２】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１９乃至図２３を用いて説明する。なお、図１乃至図１８に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１０３】
図１９は本実施形態による半導体装置の構造を示す概略断面図、図２０乃至図２３は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０４】
はじめに、本実施形態による半導体装置の構造について図１９を用いて説明する。なお、図１９（ａ）は図１のＡ−Ａ′線断面に沿った概略断面図であり、図１９（ｂ）は図１のＢ−Ｂ′線断面に沿った概略断面図である。
【０１０５】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。Ｎ型トランジスタ形成領域のシリコン基板１０内には、Ｐウェル１４が形成されている。素子領域上には、ゲート絶縁膜１６を介して、置換メタルであるアルミよりなるゲート電極４８が形成されている。ゲート電極４８の両側のシリコン基板１０内には、ゲート電極４８に自己整合してソース／ドレイン拡散層２８が形成されている。ゲート電極４８上及びソース／ドレイン拡散層２８上には、シリサイド膜３０が形成されている。こうして、ゲート電極４８及びソース／ドレイン拡散層２８を有するＮ型トランジスタが形成されている。
【０１０６】
トランジスタが形成されたシリコン基板１０上には、ゲート電極４８上に形成されたシリサイド膜３０とほぼ等しい高さを有する層間絶縁膜３２が形成されている。層間絶縁膜３２には、ソース／ドレイン拡散層２８に電気的に接続されたコンタクトプラグ４０が埋め込まれている。
【０１０７】
コンタクトプラグ４０が埋め込まれた層間絶縁膜３２上には、コンタクトプラグ４０及びシリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続された配線層５６と、シリサイド膜３０を介してゲート電極４８に電気的に接続された配線層５８とが形成されている。
【０１０８】
このように、本実施形態による半導体装置は、基本的な構造は図１２に示す第２実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、層間絶縁膜３２の高さがゲート電極４８上に形成されたシリサイド膜３０の高さとほぼ等しいことにある。
【０１０９】
次に、本実施形態による半導体装置の製造方法について図２０乃至図２３を用いて説明する。なお、図２０及び図２１は図１のＡ−Ａ′線断面に沿った工程断面図であり、図２２及び図２３は図１のＢ−Ｂ′線断面に沿った工程断面図である。
【０１１０】
まず、例えば第２実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、ダミーゲート電極２２、ソース／ドレイン拡散層２８、シリサイド膜３０等を形成する。
【０１１１】
次いで、例えばＣＶＤ法により例えば膜厚５００ｎｍのシリコン酸化膜を堆積した後、例えばＣＭＰ法によりシリサイド膜３０が露出するまでシリコン酸化膜を平坦化し、シリコン酸化膜よりなり、ダミーゲート電極２２上に形成されたシリサイド膜３０とほぼ等しい高さを有する層間絶縁膜３２を形成する（図２０（ａ）、図２２（ａ））。
【０１１２】
本実施形態による半導体装置の製造方法では、シリサイド膜３０が露出するまで層間絶縁膜３２を除去するため、シリサイド膜３０に達するコンタクトホール４２を形成する必要がない。したがって、コンタクトホール４２を形成するためのリソグラフィー工程及びドライエッチング工程を削減することができる。
【０１１３】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜３２内に、ソース／ドレイン拡散層２８に電気的に接続されたコンタクトプラグ４０を形成する（図２０（ｂ））。
【０１１４】
次いで、ダミーゲート電極２２上に形成されたシリサイド膜３０上及び層間絶縁膜３２上に、例えばスパッタ法により、例えば膜厚４００ｎｍのアルミ膜４４と、例えば膜厚２００ｎｍのチタン膜４６とを堆積する。これにより、アルミ膜４４は、シリサイド膜３０を介してダミーゲート電極２２上に形成される（図２０（ｃ）、図２２（ｂ））。
【０１１５】
次いで、窒素雰囲気中で、３００〜５００℃、例えば４００℃において、例えば５分間熱処理を行い、ダミーゲート電極２２及びアルミ膜４４を、熱処理温度に応じた濃度のシリコンを含むアルミ膜に置換する。こうして、アルミよりなるゲート電極４８を形成する（図２１（ａ）、図２２（ｃ））。
【０１１６】
この際、アルミ膜４４は、ダミーゲート電極２２上の全面にシリサイド膜３０を介して形成されているため、アルミ置換はダミーゲート電極２２上の全面において同時に進行する。したがって、ダミーゲート電極２２のゲート幅が長いような場合であっても、アルミ置換のための熱処理を短時間で行うことができる。
【０１１７】
次いで、例えばＣＭＰ法により、層間絶縁膜３２上のアルミ膜４４及びチタン膜４６を除去する（図２１（ｂ）、図２３（ａ））。
【０１１８】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜３２上に、コンタクトプラグ４０を介してソース／ドレイン拡散層２８に電気的に接続された配線層５６と、シリサイド膜３０を介してゲート電極４８に電気的に接続された配線層５８とを形成する（図２１（ｃ）、図２３（ｂ））。
【０１１９】
このように、本実施形態によれば、ダミーゲート電極を上面上から金属に置換するので、ゲート幅が長いような場合でも、短時間でダミーゲート電極を金属に置換することができる。
【０１２０】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図２４乃至図２８を用いて説明する。なお、図１乃至図２３に示す第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１２１】
図２４は本実施形態による半導体装置の構造を示す概略断面図、図２５乃至図２８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２２】
はじめに、本実施形態による半導体装置の構造について図２４を用いて説明する。なお、図２４（ａ）は図１のＡ−Ａ′線断面に沿った概略断面図であり、図２４（ｂ）は図１のＢ−Ｂ′線断面に沿った概略断面図である。
【０１２３】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。Ｎ型トランジスタ形成領域のシリコン基板１０内には、Ｐウェル１４が形成されている。素子領域上には、ゲート絶縁膜１６を介して、置換メタルであるアルミよりなるゲート電極４８が形成されている。ゲート電極４８の両側のシリコン基板１０内には、ゲート電極４８に自己整合してソース／ドレイン拡散層２８が形成されている。ソース／ドレイン拡散層２８上には、シリサイド膜３０が形成されている。こうして、ゲート電極４８及びソース／ドレイン拡散層２８を有するＮ型トランジスタが形成されている。
【０１２４】
トランジスタが形成されたシリコン基板１０上には、ゲート電極４８とほぼ等しい高さの層間絶縁膜３２が形成されている。層間絶縁膜３２には、シリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続されたコンタクトプラグ４０が埋め込まれている。
【０１２５】
コンタクトプラグ４０が埋め込まれた層間絶縁膜３２上には、コンタクトプラグ４０及びシリサイド膜３０を介してソース／ドレイン拡散層２８に電気的に接続された配線層５６と、ゲート電極４８に電気的に接続された配線層５８とが形成されている。
【０１２６】
このように、本実施形態による半導体装置は、トランジスタのゲート電極４８がアルミにより構成されているとともに、ソース／ドレイン拡散層２８上にシリサイド膜３０が形成されていることに特徴がある。また、層間絶縁膜３２が、アルミよりなるゲート電極４８とほぼ等しいことにも特徴がある。
【０１２７】
本実施形態による半導体装置におけるゲート電極４８の高さは、第４実施形態による半導体装置のゲート電極４８の高さにシリサイド膜３０の厚さを加えた分の高さに相当する。したがって、第４実施形態による半導体装置の場合よりもゲート電極のメタル領域が多く、より低抵抗である。したがって、トランジスタの更なる高速化を図ることができる。
【０１２８】
次に、本実施形態による半導体装置の製造方法について図２５乃至図２８を用いて説明する。なお、図２５及び図２６は図１のＡ−Ａ′線断面に沿った工程断面図であり、図２７及び図２８は図１のＢ−Ｂ′線断面に沿った工程断面図である。
【０１２９】
まず、例えば第４実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、ダミーゲート電極２２、ソース／ドレイン拡散層２８、シリサイド膜３０、層間絶縁膜３２、コンタクトプラグ４０等を形成する。
【０１３０】
次いで、例えばウェットエッチングにより、ダミーゲート電極２２上のシリサイド膜３０を選択的に除去する（図２５（ａ）、図２７（ａ））。
【０１３１】
次いで、ダミーゲート電極２２上及び層間絶縁膜３２上に、例えばスパッタ法により、例えば膜厚４００ｎｍのアルミ膜４４と、例えば膜厚２００ｎｍのチタン膜４６とを堆積する。これにより、アルミ膜４４は、ダミーゲート電極２２上に直に形成される（図２５（ｂ）、図２７（ｂ））。
【０１３２】
次いで、窒素雰囲気中で、３００〜５００℃、例えば４００℃において、例えば５分間熱処理を行い、ダミーゲート電極２２及びアルミ膜４４を、熱処理温度に応じた濃度のシリコンを含むアルミ膜に置換する。こうして、アルミよりなるゲート電極４８を形成する（図２５（ｃ）、図２７（ｃ））。
【０１３３】
次いで、例えばＣＭＰ法により、層間絶縁膜３２上のアルミ膜４４及びチタン膜４６を除去する。このとき、シリサイド膜３０を除去した領域にも、アルミ膜４４が残存する。したがって、ゲート電極４８は、層間絶縁膜３２とほぼ等しい高さとなる（図２６（ａ）、図２８（ａ））。
【０１３４】
次いで、例えば第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜３２上に、コンタクトプラグ４０を介してソース／ドレイン拡散層２８に電気的に接続された配線層５６と、ゲート電極４８に電気的に接続された配線層５８とを形成する（図２６（ｂ）、図２８（ｂ））。
【０１３５】
このように、本実施形態によれば、ダミーゲート電極を上面上から金属に置換するので、ゲート幅が長いような場合でも、短時間でダミーゲート電極を金属に置換することができる。また、ゲート電極上にシリサイド膜が残存せず、シリサイド膜が形成された領域をも含めて置換金属材料により構成できるので、ゲート電極の大幅な低抵抗化を図ることができる。これにより、トランジスタの高速化を図ることができる。
【０１３６】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１３７】
例えば、上記実施形態では、アルミ置換前のゲート電極を多結晶シリコン膜により形成したが、形成直後の状態において必ずしも多結晶シリコンである必要はない。多結晶シリコン膜の代わりに、単結晶シリコン膜やアモルファスシリコン膜を形成するようにいてもよい。なお、アモルファスシリコン膜により構成する場合であっても、不純物の活性化熱処理の際に結晶化するので、アルミ置換を行う際には多結晶の状態である。また、多結晶シリコン膜の代わりに、アルミ置換が可能な他の材料、例えばゲルマニウム膜、ＳｉＧｅ膜、ＳｉＧｅＣ膜、カーボン膜、及び炭化シリコン膜や、ＣｏｘＳｉｙ膜，ＮｉｘＳｉｙ膜，ＴｉｘＳｉｙ膜、ＰｔｘＳｉｙ膜等のシリサイド膜を用いることもできる。
【０１３８】
また、上記実施形態では、多結晶シリコン膜をアルミ置換する際に、アルミ源となるアルミ膜上にチタン膜を形成しているが、必ずしもチタン膜を設ける必要はない。チタン膜には過剰なシリコンを吸い出す作用があり、アルミ置換を促進する効果を有するが、チタン膜がなくともアルミ置換を行うことは可能である。
【０１３９】
また、チタンのみならず、ダミーゲート電極を吸い出す作用のある材料であればチタン膜の代わりに用いることができる。例えば、シリコンと反応してシリサイドを作りやすい、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）等の材料を適用することができる。
【０１４０】
また、上記実施形態では、多結晶シリコンをアルミに置換したが、他の金属材料に置換することも可能である。例えば、アルミの代わりに、銅、銀、ルテニウム、プラチナ、パラジウム、金等の金属を用い、多結晶シリコンをこれら金属に置換するようにしてもよい。なお、被置換材料を金属材料に置換することにより形成した置換メタルは、膜中に僅かに被置換材料を含む。例えばシリコンをアルミに置換する場合、置換アルミ中には、熱処理温度に応じて約０．２〜０．７％のシリコンが含有される。換言すれば、膜中の被置換材料の濃度を測定することにより、被置換材料を金属材料に置換することにより形成した置換メタルであるか否かを推測することが可能である。
【０１４１】
また、上記実施形態では、アルミ膜４４やチタン膜４６を堆積する際にスパッタ法を用いたが、ＣＶＤ法などの他の成膜方法を用いてもよい。半導体装置が高集積化してくると、コンタクトホール４２も微細化され、孔の奥まった部分にアルミを形成することが困難となる。このような場合、ＣＶＤ法のようなカバレッジに優れた堆積方法を適用すること望ましい。
【０１４２】
また、上記実施形態では、プラグ４０を形成した後に、ダミーゲート電極２２をメタルに置換し、置換メタルよりなるゲート電極４８を形成したが、プラグ４０は必ずしもこの順序で形成する必要はない。例えば、ゲート電極４８を形成した後にプラグ４０を形成するようにしてもよい。
【０１４３】
以上、詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【０１４４】
（付記１）  半導体基板上に形成された置換メタルよりなるゲート電極と、
前記ゲート電極の上面上に形成された第１のシリサイド膜と、
前記半導体基板内に形成された不純物拡散領域と、
前記不純物拡散領域上に形成された第２のシリサイド膜と
を有することを特徴とする半導体装置。
【０１４５】
（付記２）  付記１記載の半導体装置において、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記層間絶縁膜に形成された開口部を介して前記ゲート電極に電気的に接続された配線層とを更に有する
ことを特徴とする半導体装置。
【０１４６】
（付記３）  付記２記載の半導体装置において、
前記配線層は、前記開口部内に形成された前記置換メタルよりなるコンタクトプラグを介して前記ゲート電極に電気的に接続されている
ことを特徴とする半導体装置。
【０１４７】
（付記４）  付記２記載の半導体装置において、
前記層間絶縁膜は、前記第１のシリサイド膜の上面とほぼ等しい高さを有する
ことを特徴とする半導体装置。
【０１４８】
（付記５）  付記３記載の半導体装置において、
前記コンタクトプラグは、前記第１のシリサイド膜を貫いて前記ゲート電極に接続されている
ことを特徴とする半導体装置。
【０１４９】
（付記６）  半導体基板上に形成された置換メタルよりなるゲート電極と、
前記ゲート電極の上面上に形成されたキャップ絶縁膜と、
前記半導体基板内に形成された不純物拡散領域と、
前記不純物拡散領域上に形成された第２のシリサイド膜と
を有することを特徴とする半導体装置。
【０１５０】
（付記７）  付記６記載の半導体装置において、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記層間絶縁膜に形成された開口部を介して前記ゲート電極に電気的に接続された配線層とを更に有する
ことを特徴とする半導体装置。
【０１５１】
（付記８）  付記７記載の半導体装置において、
前記配線層は、前記開口部内に形成された前記置換メタルよりなるコンタクトプラグを介して前記ゲート電極に電気的に接続されている
ことを特徴とする半導体装置。
【０１５２】
（付記９）  半導体基板上に形成された置換メタルよりなるゲート電極と、
前記半導体基板内に形成された不純物拡散領域と、
前記不純物拡散領域上に形成されたシリサイド膜と、
前記半導体基板上に形成され、前記ゲート電極とほぼ等しい高さを有する層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート電極に電気的に接続された配線層と
を有することを特徴とする半導体装置。
【０１５３】
（付記１０）  付記１乃至９のいずれか１項に記載の半導体装置において、
前記不純物拡散領域は、前記ゲート電極に対して自己整合で形成されている
ことを特徴とする半導体装置。
【０１５４】
（付記１１）  半導体基板上に、金属に置換可能な被置換材料よりなるダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体基板内に、前記ダミーゲート電極に対して自己整合で不純物拡散領域を形成する工程と、
前記ダミーゲート電極上及び前記不純物拡散領域上に、自己整合でシリサイド膜を形成する工程と、
前記半導体基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ダミーゲート電極上の前記シリサイド膜に達する開口部を形成する工程と、
前記層間絶縁膜上に、金属膜を形成する工程と、
熱処理を行うことにより、前記ダミーゲート電極を構成する前記被置換材料を前記金属膜を構成する金属材料に置換し、前記金属材料よりなるゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１５５】
（付記１２）  付記１１記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記層間絶縁膜上の前記金属膜を除去することにより、前記開口部内に埋め込まれた前記金属材料よりなり、前記ゲート電極に接続されたコンタクトプラグを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５６】
（付記１３）  付記１１記載の半導体装置の製造方法において、
前記開口部を形成する工程では、前記ダミーゲート電極上の前記シリサイド膜が露出するまで前記層間絶縁膜を平坦化することにより、前記開口部を形成する
ことを特徴とする半導体装置の製造方法。
【０１５７】
（付記１４）  付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記開口部を形成する工程の後に、前記開口部内の前記シリサイド膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５８】
（付記１５）  半導体基板上に、金属に置換可能な被置換材料よりなり、上面がキャップ絶縁膜により覆われたダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体基板内に、前記ダミーゲート電極に対して自己整合で不純物拡散領域を形成する工程と、
前記不純物拡散領域上に、自己整合でシリサイド膜を形成する工程と、
前記半導体基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記キャップ絶縁膜に、前記ダミーゲート電極に達する開口部を形成する工程と、
前記層間絶縁膜上に、金属膜を形成する工程と、
熱処理を行うことにより、前記ダミーゲート電極を構成する前記被置換材料を前記金属膜を構成する金属材料に置換し、前記金属材料よりなるゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１５９】
（付記１６）  付記１５記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記層間絶縁膜上の前記金属膜を除去することにより、前記開口部内に埋め込まれた前記金属材料よりなり、前記ゲート電極に接続されたコンタクトプラグを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１６０】
（付記１７）  付記１５記載の半導体装置の製造方法において、
前記開口部を形成する工程では、前記キャップ絶縁膜が露出するまで前記層間絶縁膜を平坦化した後、前記キャップ絶縁膜を除去することにより、前記開口部を形成する
ことを特徴とする半導体装置の製造方法。
【０１６１】
【発明の効果】
以上の通り、本発明によれば、ソース／ドレイン領域上にシリサイド膜を形成するとともに、ゲート電極を金属材料により置換しうるので、ソース／ドレイン領域とゲート電極の双方の低抵抗化を達成することができる。これにより、高速、低電力のトランジスタを製造することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１６】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図１７】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１９】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図２０】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２４】本発明の第５実施形態による半導体装置の構造を示す概略断面図である。
【図２５】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２８】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２９】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図３０】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…Ｐウェル
１６…ゲート絶縁膜
２０…キャップ絶縁膜
２２…ダミーゲート電極
２４…不純物拡散領域
２６…側壁絶縁膜
２８…ソース／ドレイン拡散層
３０…シリサイド膜
３２…層間絶縁膜
３４，４２…コンタクトホール
３６…バリアメタル
３８…タングステン膜
４０，５０…コンタクトプラグ
４４…アルミ膜
４６…チタン膜
４８…ゲート電極
５２…窒化チタン膜
５４…アルミ膜
５６，５８…配線層
１００…シリコン基板
１０２…素子分離膜
１０４…Ｐウェル
１０６…ダミーゲート電極
１０８…ソース／ドレイン拡散層
１１０，１１８…層間絶縁膜
１１２…アルミ膜
１１４…チタン膜
１１６…ゲート電極
１２０…コンタクトホール
１２２…コンタクトプラグ
１２４…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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