(57)【要約】【課題】アナログ演算回路において、ＭＯＳトランジスタ（またはＭＩＳトランジスタ）の使用により動作電源の低電圧化を可能にするとともに、再現性にすぐれた低コストな構成でもって、入力電圧の乗算および／または除算を高精度に行わせる。【解決手段】２つのＶＧＡ（可変利得増幅器）１１，１２をそれぞれＭＩＳ（金属−絶縁物−半導体）トランジスタを用いて互いに同一または相似に構成するとともに、一方のＶＧＡ１１には所定の入力電圧Ｖｘに対する増幅出力電圧Ｖｏｘが第１の入力電圧Ｖ１に追従するような負帰還ループを形成し、この負帰還ループによって形成される一方のＶＧＡ１１の利得設定条件で他方のＶＧＡ１２に第２の入力電圧Ｖ２を増幅させることにより、第２の入力電圧を第１の入力電圧で乗算する演算動作を行わせる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
２つのＶＧＡ（可変利得増幅器）をそれぞれＭＩＳ（金属−絶縁物−半導体）トランジスタを用いて互いに同一または相似に構成するとともに、一方のＶＧＡには所定の入力電圧に対する増幅出力電圧が第１の入力電圧に追従するような負帰還ループを形成し、この負帰還ループによって形成される一方のＶＧＡの利得設定条件で他方のＶＧＡに第２の入力電圧を増幅させることにより、第２の入力電圧を第１の入力電圧で乗算する演算動作を行わせるようにしたことを特徴とするアナログ演算回路。
【請求項２】
入力電圧を乗算処理するアナログ演算回路であって、以下の構成要件（１）〜（５）を備えたことを特徴とするアナログ演算回路。
（１）一対のＭＩＳ（金属−絶縁物−半導体）トランジスタのソースを共通接続して差動対を形成するとともに、その共通ソース電流をその共通ソースに直列に介在するＭＩＳトランジスタで可変制御することにより利得が可変制御されるようにした第１の差動増幅回路と、この第１の差動増幅回路と同様に構成された第２の差動増幅回路とを有する。
（２）上記第１の差動増幅回路に所定の基準電圧を入力させる。
（３）第１の入力電圧を制御目標電圧とし、この制御目標電圧に上記第１の差動増幅回路の出力電圧を追従させるように上記共通ソース電流制御用ＭＩＳトランジスタのゲート制御電圧を可変制御する負帰還ループが形成されている。
（４）上記共通ソース電流制御用ＭＩＳトランジスタのゲート制御電圧が第１と第２の差動増幅回路間で共通化されている。
（５）上記第２の差動増幅回路に第２の入力電圧を入力させることにより、その第２の差動増幅回路から乗算処理された出力電圧を得る。
【請求項３】
入力電圧を除算処理するアナログ演算回路であって、以下の構成要件（１）〜（５）を備えたことを特徴とするアナログ演算回路。
（１）一対のＭＩＳトランジスタのソースを共通接続して差動対を形成するとともに、その共通ソース電流をその共通ソースに直列に介在するＭＩＳトランジスタで可変制御することにより利得が可変制御されるようにした第１の差動増幅回路と、この第１の差動増幅回路と同様に構成された第２の差動増幅回路とを有する。
（２）上記第１の差動増幅回路に除算電圧を入力させる。
（３）固定または可変操作される第１の被除算入力電圧を制御目標電圧とし、この制御目標電圧に上記第１の差動増幅回路の出力電圧を追従させるように上記共通ソース電流制御用ＭＩＳトランジスタのゲート制御電圧を可変制御する負帰還ループが形成されている。
（４）上記共通ソース電流制御用ＭＩＳトランジスタのゲート制御電圧が第１と第２の差動増幅回路間で共通化されている。
（５）固定または可変操作される第２の被除算入力電圧を上記第２の差動増幅回路に入力させることにより、その第２の差動増幅回路から除算処理された出力電圧を得る。
【請求項４】
請求項２または３において、第１の差動増幅回路と第２の差動増幅回路にそれぞれ２組のＭＩＳトランジスタ差動対を設けるとともに、一方の組の差動対は上記制御目標電圧が正極性となる領域で動作させ、他方の組の差動対はそれぞれ上記制御目標電圧が負極性となる領域で動作させることにより、上記制御目標電圧が正負いずれの極性の場合にも上記負帰還ループが形成されて、正負の符号を含めた乗算が行われるようにしたことを特徴とするアナログ演算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力電圧を乗算および／または除算処理するアナログ演算回路に関する。
【０００２】
【従来の技術】
乗算を行うアナログ演算回路としては、ギルバート・セル（Ｇｉｌｂｅｒｔ  Ｃｅｌｌ）型の乗算回路が有名で広く使われている（たとえば特開平１１−１２２０４６参照）。この乗算回路は、図３に示すように、バイポーラ・トランジスタＱ３１〜Ｑ３７を用いた２段直列の２重差動増幅回路によって構成される。
【０００３】
図３に示す回路では、トランジスタＱ３１，Ｑ３２のエミッタが共通接続されて第１の差動対（Ｑ３１−Ｑ３２）を形成し、同様に、トランジスタＱ３３，Ｑ３４のエミッタが共通接続されて第２の差動対（Ｑ３３−Ｑ３４）を形成している。この２つの差動対（Ｑ３１−Ｑ３２，Ｑ３３−Ｑ３４）の各共通エミッタは、第３の差動対（Ｑ３５−Ｑ３６）を形成するトランジスタＱ３５，３６を直列に介して共通の定電流回路に接続されている。定電流回路は所定のバイアス電圧Ｖｂにより定電流動作させられるトランジスタＱ３７により形成されている。
【０００４】
上記回路では、第１と第２の差動対（Ｑ３１−Ｑ３２，Ｑ３３−Ｑ３４）に入力されて増幅される第１の入力電圧Ｖ１の伝達利得が、第３の差動対（Ｑ３５，Ｑ３６）に入力される第２の入力電圧Ｖ２で可変制御されることにより、その２つの入力電圧Ｖ１，Ｖ２の積に比例する乗算出力電圧Ｖｏを得ることができる。
【０００５】
しかし、上述したアナログ演算回路は、電源電位Ｖｃｃと基準電位ＧＮＤの間にバイポーラ・トランジスタの差動対（Ｑ３１−Ｑ３２，Ｑ３３−Ｑ３４とＱ３５，Ｑ３６）が２段直列に介在し、これに加えて共通の定電流回路をなすバイポーラ・トランジスタＱ３７が直列に介在するため、動作に必要な電源電圧（Ｖｃｃ−ＧＮＤ）がどうしても高くなってしまう。このため、、電源の低電圧化が困難であるという問題があった。近年は、パソコンや携帯電話機などの各種電子機器の電源が低電圧化する傾向にあり、アナログ演算回路においても電源の低電圧化が必要となっている。
【０００６】
そこで、本発明者は、図４に示すように、ＭＯＳトランジスタＭ１〜Ｍ４を用いることにより、アナログ演算回路の動作に必要な電源を低電圧化することを検討した。同図に示すアナログ演算回路は、ＭＯＳトランジスタＭ１〜Ｍ４、抵抗Ｒ１〜Ｒ４、および演算増幅器２１を用いて構成される。
【０００７】
ＭＯＳトランジスタＭ１，Ｍ２はソース同士が共通接続されて差動対（Ｍ１−Ｍ２）を形成する。この差動対（Ｍ１−Ｍ２）の共通ソース電流ｉ１はＭＯＳトランジスタＭ３を介して基準電位Ｖｓｓ（ＧＮＤ：接地電位）に流れるようになっている。これにより、差動対（Ｍ１−Ｍ２）は第１の入力電圧Ｖ１と一定の参照電圧Ｖｒｆの差を増幅する。この増幅出力はＭ１，Ｍ２のドレイン間に２相信号形式で現れる。この２相信号が演算増幅器２１により増幅され、単相信号形式で出力される。演算増幅器２１は抵抗Ｒ１〜Ｒ４により、所定の増幅利得を持つように負帰還設定されている。
【０００８】
共通ソース電流ｉ１を流すＭＯＳトランジスタＭ３のゲートには、第２の入力電圧Ｖ２が印加されるＭＯＳトランジスタＭ４のゲートが接続されている。このＭＯＳトランジスタＭ４はドレイン・ゲート間が接続されていて、第２の入力電圧Ｖ２に応じた電流が流れるようになっているが、この電流がＭＯＳトランジスタＭ３にミラー転写されて流れるようになっている。
【０００９】
上記差動対（Ｍ１−Ｍ２）と演算増幅器２１とが構成する差動増幅回路１１の増幅利得（伝達利得）は、ＭＯＳトランジスタＭ３が流す共通ソース電流ｉ１によって可変設される。その共通ソース電流ｉ１は、上述したように、ＭＯＳトランジスタＭ４を介して、第２の入力電圧Ｖ２により可変設定される。つまり、図４に示した回路は、第２の入力電圧Ｖ２によって利得が可変制御されるＶＧＡ（可変利得増幅器）を構成する。
【００１０】
このＶＧＡで一方の入力電圧Ｖ１を出力へ増幅伝達させるとともに、その増幅利得（伝達利得）を他方の入力電圧Ｖ２で可変制御させることにより、その２つの入力電圧Ｖ１，Ｖ２の積に比例する乗算出力電圧Ｖｏ（Ｖｏ＝Ｖ１×Ｖ２：係数は省略）を得ることができる。
【００１１】
このアナログ演算回路は、ＭＯＳトランジスタ（ＭＩＳトランジスタ）の電圧損失（あるいは電圧降下）がバイポーラ・トランジスタのそれよりも小さいことに加えて、電源電位ＶｄｄとＶｄｄ間に直列に介在する差動対が１段だけなので、動作電源（Ｖｄｄ−Ｖｓｓ）の低電圧化に適している。
【００１２】
【発明が解決しようとする課題】
図４に示したアナログ演算回路は、ＭＯＳ差動対（Ｍ１−Ｍ２）の共通ソース電流ｉ１を入力電圧Ｖ２で可変制御させることにより乗算を行うが、その入力電圧Ｖ２による共通ソース電流ｉ１の制御特性は、ＭＯＳトランジスタＭ４の素子特性に依存する。ＭＯＳトランジスタは一般に、バイポーラ・トランジスタに対して動作電源の低電圧化には有利であるが、素子特性とくに直線性で劣る。このため、入力電圧Ｖ２を共通ソース電流ｉ１に変換する際の直線精度が悪く、これにより、演算精度が低下して乗算出力電圧Ｖｏの歪が大きくなるといった問題を生じることが判明した。
【００１３】
上記問題の解決には、ＭＯＳトランジスタの素子特性とくに電圧／電流変換の直線精度を向上させる必要があるが、これは現実に非常に困難である。たとえば、用途に適合する特性を持った素子だけを選別して使うといったことも考えられるが、この場合は、選別の手間ととともに素子の歩留まりを著しく低下させて非常な高コストになるといった問題が生じる。
【００１４】
この発明は以上のような問題を鑑みてなされたもので、ＭＯＳトランジスタ（またはＭＩＳトランジスタ）の使用により動作電源の低電圧化を可能にするとともに、再現性にすぐれた低コストな構成でもって、入力電圧の乗算および／または除算を高精度に行うことができるアナログ演算回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の第１の手段は、アナログ演算回路において、２つのＶＧＡ（可変利得増幅器）をそれぞれＭＩＳ（金属−絶縁物−半導体）トランジスタを用いて互いに同一または相似に構成するとともに、一方のＶＧＡには所定の入力電圧に対する増幅出力電圧が第１の入力電圧に追従するような負帰還ループを形成し、この負帰還ループによって形成される一方のＶＧＡの利得設定条件で他方のＶＧＡに第２の入力電圧を増幅させることにより、第２の入力電圧を第１の入力電圧で乗算する演算動作を行わせるようにしたことを特徴とする。この手段にれば、再現性にすぐれた低コストな構成でもって、入力電圧の乗算および／または除算を高精度に行わせることができる。また、ＭＯＳトランジスタ（またはＭＩＳトランジスタ）の使用による動作電源の低電圧化も可能である。
【００１６】
本発明の第２の手段は、入力電圧を乗算処理するアナログ演算回路であって、以下の構成要件（１）〜（５）を備えたことを特徴とする。
（１）一対のＭＩＳ（金属−絶縁物−半導体）トランジスタのソースを共通接続して差動対を形成するとともに、その共通ソース電流をその共通ソースに直列に介在するＭＩＳトランジスタで可変制御することにより利得が可変制御されるようにした第１の差動増幅回路と、この第１の差動増幅回路と同様に構成された第２の差動増幅回路とを有する。
（２）上記第１の差動増幅回路に所定の基準電圧を入力させる。
（３）第１の入力電圧を制御目標電圧とし、この制御目標電圧に上記第１の差動増幅回路の出力電圧を追従させるように上記共通ソース電流制御用ＭＩＳトランジスタのゲート制御電圧を可変制御する負帰還ループが形成されている。
（４）上記共通ソース電流制御用ＭＩＳトランジスタのゲート制御電圧が第１と第２の差動増幅回路間で共通化されている。
（５）上記第２の差動増幅回路に第２の入力電圧を入力させることにより、その第２の差動増幅回路から乗算処理された出力電圧を得る。
上記手段によれば、ＭＯＳトランジスタ（またはＭＩＳトランジスタ）の使用により動作電源の低電圧化を可能にするとともに、再現性にすぐれた低コストな構成でもって、入力電圧の乗算を高精度に行わせることができる。
【００１７】
上記手段により構成されたアナログ演算回路は、除算回路としても使用可能である。すなわち、本発明の第３の手段は、入力電圧を除算処理するアナログ演算回路であって、以下の構成要件（１）〜（５）を備えたことを特徴とする。
（１）一対のＭＩＳトランジスタのソースを共通接続して差動対を形成するとともに、その共通ソース電流をその共通ソースに直列に介在するＭＩＳトランジスタで可変制御することにより利得が可変制御されるようにした第１の差動増幅回路と、この第１の差動増幅回路と同様に構成された第２の差動増幅回路とを有する。
（２）上記第１の差動増幅回路に除算電圧を入力させる。
（３）固定または可変操作される第１の被除算入力電圧を制御目標電圧とし、この制御目標電圧に上記第１の差動増幅回路の出力電圧を追従させるように上記共通ソース電流制御用ＭＩＳトランジスタのゲート制御電圧を可変制御する負帰還ループが形成されている。
（４）上記共通ソース電流制御用ＭＩＳトランジスタのゲート制御電圧が第１と第２の差動増幅回路間で共通化されている。
（５）固定または可変操作される第２の被除算入力電圧を上記第２の差動増幅回路に入力させることにより、その第２の差動増幅回路から除算処理された出力電圧を得る。
【００１８】
さらに、本発明は、次の手段により、４象限領域で動作するアナログ演算回路とすることができる。すなわち、本発明の第４の手段は、上記第２または第３の手段において、第１の差動増幅回路と第２の差動増幅回路にそれぞれ２組のＭＩＳトランジスタ差動対を設けるとともに、一方の組の差動対は上記制御目標電圧が正極性となる領域で動作させ、他方の組の差動対はそれぞれ上記制御目標電圧が負極性となる領域で動作させることにより、上記制御目標電圧が正負いずれの極性の場合にも上記負帰還ループが形成されて、正負の符号を含めた乗算が行われるようにしたことを特徴とする。
【００１９】
【発明の実施の形態】
図１は、本発明によるアナログ演算回路の一実施例を示す。同図に示すアナログ演算回路は、ｎチャネル型ＭＯＳトランジスタＭ１〜Ｍ３，Ｍ５〜Ｍ７、抵抗Ｒ１〜Ｒ８、演算増幅器２１〜２３により、以下のような回路機能が構成されている。
【００２０】
まず、ＭＯＳトランジスタＭ１〜Ｍ３、抵抗Ｒ１〜Ｒ４、演算増幅器２１により、第１の差動増幅回路１１が構成されている。
ＭＯＳトランジスタＭ１，Ｍ２は、各ドレインがそれぞれ負荷抵抗Ｒ１，Ｒ２を介して電源電位Ｖｄｄに接続されるとともに、各ソースが共通接続されて差動対（Ｍ１−Ｍ２）を形成している。この差動対（Ｍ１−Ｍ２）の共通ソースはＭＯＳトランジスタＭ３を直列に介して基準電位Ｖｓｓ（ＧＮＤ＝０Ｖ）に接続されている。
【００２１】
これにより、２つのトランジスタＭ１，Ｍ２の一方のゲートと他方のゲート間に入力される電圧（Ｖｘ−Ｖｒｆ）が差動増幅される。この増幅出力はＭ１，Ｍ２のドレイン間に２相信号形式で現れる。この２相信号が演算増幅器２１により増幅され、単相信号形式で出力される。演算増幅器２１は抵抗Ｒ１〜Ｒ４により、所定の増幅利得を持つように負帰還設定されている。
【００２２】
この第１の差動増幅回路１１の利得は共通エミッタ電流ｉ１によって設定される。その共通エミッタ電流ｉ１はＭＯＳトランジスタＭ３により可変制御される。つまり、第１の差動増幅回路１１は、ＭＯＳトランジスタＭ３のゲート制御電圧Ｖｃｇよって利得が可変制御されるＶＧＡを構成している。
【００２３】
また、ＭＯＳトランジスタＭ５〜Ｍ７、抵抗Ｒ５〜Ｒ８、演算増幅器２２により、第１の差動増幅回路１２と同様の構成を有する第２の差動増幅回路１２が構成されている。
ＭＯＳトランジスタＭ５，Ｍ６は、各ドレインがそれぞれ負荷抵抗Ｒ５，Ｒ６を介して電源電位Ｖｄｄに接続されるとともに、各ソースが共通接続されて差動対（Ｍ５−Ｍ６）を形成している。この差動対（Ｍ５−Ｍ６）の共通ソースはＭＯＳトランジスタＭ７を直列に介して基準電位Ｖｓｓ（ＧＮＤ＝０Ｖ）に接続されている。
【００２４】
これにより、２つのトランジスタＭ５，Ｍ６の一方のゲートと他方のゲート間に入力される電圧（Ｖ２−Ｖｒｆ）が差動増幅される。この増幅出力はＭ５，Ｍ６のドレイン間に２相信号形式で現れる。この２相信号が演算増幅器２２により増幅され、単相信号形式で出力される。演算増幅器２２は抵抗Ｒ５〜Ｒ８により、所定の増幅利得を持つように負帰還設定されている。
【００２５】
この第２の差動増幅回路１２の利得は共通エミッタ電流ｉ２によって設定される。その共通エミッタ電流ｉ２はＭＯＳトランジスタＭ７により可変制御される。つまり、第２の差動増幅回路１２も、第１の差動増幅回路１１と同様、ＭＯＳトランジスタＭ７のゲート制御電圧Ｖｃｇよって利得が可変制御されるＶＧＡを構成している。
【００２６】
上述のように、第１と第２の差動増幅回路１１，１２は同一または相似の動作特性を持つように構成されている。さらに、その２つの差動増幅回路１１，１２にてそれぞれに共通エミッタ電流ｉ１，ｉ２を制御するＭＯＳトランジスタＭ３，Ｍ７は、そのゲートが共通接続されている。
【００２７】
上述した２つの差動増幅回路１１，１２はそれぞれ、共通に与えられる一定の参照電位Ｖｒｆを基準電位にして増幅動作を行う。ここで、第１の差動増幅回路１１には、増幅入力電圧として一定の基準電圧Ｖｘが入力される。この場合、基準電圧Ｖｘは電源の基準電位Ｖｓｓ（ＧＮＤ＝０Ｖ）よりも高い正の固定電圧（Ｖｘ＞０）とする。この基準電圧Ｖｘが入力された第１の差動増幅回路１１の増幅出力電圧Ｖｏｘは、演算増幅器２３に入力される。
【００２８】
演算増幅器２３は、上記出力電圧Ｖｏｘと第１の入力電圧Ｖ１との差を増幅する。この増幅出力は、共通ソース電流ｉ１を制御するＭＯＳトランジスタＭ３のゲートに負帰還入力される。つまり、第１の入力電圧Ｖ１を制御目標電圧とし、この制御目標電圧（Ｖ１）に上記出力電圧Ｖｏｘを追従させるようにＭＯＳトランジスタＭ３のゲート制御電圧Ｖｃｇを可変制御する負帰還ループが形成されている。
【００２９】
これにより、第１の差動増幅回路１１はＶｏｘ＝Ｖ１となるように負帰還制御され、その伝達利得Ａは、次式（１）に示すように、ＭＯＳトランジスタＭ３の素子特性等に関係無く、上記基準電圧Ｖｘと第１の入力電圧Ｖ１の比（Ｖ１／Ｖｘ）によって自己整合的に設定される。
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【００３０】
ここで、ＭＯＳトランジスタＭ３，Ｍ７はゲート同士が接続されることにより上記ゲート制御電圧Ｖｃｇを共有しているので、第１の差動増幅回路１１の伝達利得Ａはそのまま第２の差動増幅回路１２の伝達利得Ａとなる。これにより、第２の差動増幅回路１２に第２の入力電圧Ｖ２を入力させると、次式（２）の条件にしたがって増幅された出力電圧Ｖｏが得られる。
Ｖｏ＝Ａ・Ｖ２＝Ｖ１×Ｖ２／Ｖｘ  ・・・（２）
【００３１】
これにより、第１の入力電圧Ｖ１と第２の入力電圧Ｖ２の乗算を行わせることができる。この場合、ＭＯＳトランジスタは、前述したように、単独の素子としての直線精度を得ることは難しいが、同じような特性を持たせること、いわゆる相対精度については、比較的容易に高精度を得ることができる。
【００３２】
以上のように、上述したアナログ演算回路では、ＭＯＳトランジスタの使用によって動作電源（Ｖｄｄ−Ｖｓｓ）の低電圧化をはかることができるとともに、素子特性に依存しない、再現性にすぐれた低コストな構成でもって、入力電圧Ｖ１，Ｖ２の乗算を高精度に行うことができる。
【００３３】
さらに、上述したアナログ演算回路では、上記式（２）に示すように、第１の差動増幅回路１１に入力される基準電圧Ｖｘが除数として機能するようになっている。したがって、その基準電圧Ｖｘとして除算電圧を入力させれば、その除算電圧（Ｖｘ）による除算動作も高精度に行わせることができる。
【００３４】
図２は、本発明によるアナログ演算回路を４象限領域で動作させるようにした実施例を示す。上述したアナログ演算回路は、同図に示すような回路とすることにより、第１の入力電圧（制御目標電圧）Ｖ１が正負をまたいで変化した場合にも、正負の符号を含めて乗算を行うことができる４象限乗算回路とすることができる。
【００３５】
すなわち、図２に示すように、第１の差動増幅回路１１と第２の差動増幅回路１２にそれぞれ２組のＭＯＳトランジスタ差動対（Ｍ１１−Ｍ１２，Ｍ２１−Ｍ２２）（Ｍ１５−Ｍ１６，Ｍ２５−Ｍ２６）を設ける。各差動対（Ｍ１１−Ｍ１２，Ｍ２１−Ｍ２２）（Ｍ１５−Ｍ１６，Ｍ２５−Ｍ２６）はそれぞれ、ＭＯＳトランジスタＭ１３，Ｍ２３，Ｍ１７，Ｍ２７を介して電源の基準電位Ｖｓｓに流される共通ソース電流ｉ１１，ｉ１２，ｉ２１，ｉ２３により、利得が可変設定されるようになっている。
【００３６】
一方の組の差動対（Ｍ１１−Ｍ１２，Ｍ１５−Ｍ１６）は上記入力電圧Ｖ１がが正極性となる領域（Ｖ１＞ＧＮＤ）で動作し、他方の組の差動対（Ｍ２１−Ｍ２２，Ｍ２５−Ｍ２６）はそれぞれ上記入力電圧Ｖ１が負極性となる領域（Ｖ１＜ＧＮＤ）で動作するように、互いに並列接続されている。
【００３７】
これとともに、上記負帰還ループを形成する演算増幅器を２つ（２３，２４）設ける。一方の演算増幅器２３は、第１の入力電圧Ｖ１が正（Ｖ１＞ＧＮＤ）のときに、第１の差動増幅回路１１の出力電圧Ｖｏｘと第１の入力電圧Ｖ１の差を増幅してＭＯＳトランジスタＭ１３，Ｍ１７のゲートに負帰還させる。これにより、Ｖｏｘ＝Ｖ１となるような負帰還ループが形成されて、上記式（１）（２）の条件による乗算動作が行われる。
【００３８】
他方の演算増幅器２４は、第１の入力電圧Ｖ１が負（Ｖ１＜ＧＮＤ）のときに、第１の差動増幅回路１１の出力電圧Ｖｏｘと第１の入力電圧Ｖ１の差を増幅してＭＯＳトランジスタＭ２３，Ｍ２７のゲートに負帰還させる。これにより、この場合も、Ｖｏｘ＝Ｖ１となるような負帰還ループが形成されて、上記式（１）（２）の条件による乗算動作が行われる。
【００３９】
以上、本発明をその代表的な実施例に基づいて説明したが、本発明は上述した以外にも種々の態様が可能である。たとえば、ＭＯＳトランジスタがｐチャネル型の場合でも本発明の回路を構成することは可能である。また、本発明は、ゲート絶縁膜に酸化膜を用いた狭義のＭＯＳトランジスタに限定されず、酸化膜にゲート絶縁膜を使用したＭＩＳトランジスタも使用可能である。
【００４０】
【発明の効果】
アナログ演算回路において、ＭＯＳトランジスタ（またはＭＩＳトランジスタ）の使用により動作電源の低電圧化を可能にするとともに、再現性にすぐれた低コストな構成でもって、入力電圧の乗算および／または除算を高精度に行わせることができる。
【図面の簡単な説明】
【図１】本発明によるアナログ演算回路の一実施例を示す回路図である。
【図２】本発明によるアナログ演算回路を４象限領域で動作するに構成した実施例を示す回路図である。
【図３】従来のアナログ演算回路の構成を示す回路図である。
【図４】本発明に先立って検討したアナログ演算回路の構成を示す回路図である。
【符号の説明】
１１  第１の差動増幅回路（ＶＧＡ：可変利得増幅器）
１２  第２の差動増幅回路（ＶＧＡ：可変利得増幅器）
２１〜２４  演算増幅器
Ｍ１〜Ｍ７、Ｍ１１〜Ｍ２７  ＭＯＳトランジスタ
Ｒ１〜Ｒ８  抵抗
Ｖｄｄ，Ｖｓｓ  電源電位
Ｖ１  第１の入力電圧
Ｖ２  第２の入力電圧
Ｖｏ  演算出力電圧
Ｖｘ  基準電圧（除算電圧）
【図１】
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【図２】
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【図３】
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【図４】
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