(57)【要約】【課題】周辺回路部ゲート絶縁膜をセル部ゲート絶縁膜よりも薄膜化を可能にし、かつ、メモリセルカラム内の選択トランジスタの微細化を可能にした半導体記憶装置及びその製造方法を提供する。【解決手段】メモリセルトランジスタが、セル部ゲート絶縁膜２、第一導電層３、導電層間絶縁膜４、この導電層間絶縁膜４で第一導電層３から絶縁された第二導電層７からなるゲート電極構造を備える。選択トランジスタは、セル部ゲート絶縁膜２、第一導電層３、導電層間絶縁膜４、導電層間絶縁膜４中の開口部で第一導電層３と電気的に導通下第二導電層７からなるゲート電極構造を備える。周辺回路（２１，２２，２３，２４）は、セル部ゲート絶縁膜２より薄い周辺回路部ゲート絶縁膜１０からなるゲート電極構造を備える周辺回路トランジスタを有する。【選択図】      図３
2005026589.tif 000002
【特許請求の範囲】
【請求項１】
複数個のメモリセルトランジスタと該メモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイと、前記メモリセルトランジスタ及び選択トランジスタを駆動し、前記メモリセルトランジスタから情報を読み出す周辺回路とを備える半導体記憶装置であって、
前記メモリセルトランジスタは、セル部ゲート絶縁膜、第一導電層、導電層間絶縁膜、該導電層間絶縁膜で前記第一導電層から絶縁された第二導電層からなるゲート電極構造を備え、
前記選択トランジスタは、前記セル部ゲート絶縁膜、前記第一導電層、前記導電層間絶縁膜、前記導電層間絶縁膜中の開口部で前記第一導電層と電気的に導通した第二導電層からなるゲート電極構造を備え、
前記周辺回路は、前記セル部ゲート絶縁膜より薄い周辺回路部ゲート絶縁膜からなるゲート電極構造を備える周辺回路トランジスタを有することを特徴とする半導体記憶装置。
【請求項２】
前記第二導電層の上に更に第三導電層を備え、前記周辺回路トランジスタのゲート電極構造は、前記周辺回路部ゲート絶縁膜の上部に前記第二導電層と前記第三導電層からなる積層構造と同一構造の導電層を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイと前記周辺回路の境界領域に、前記メモリセルトランジスタのゲート電極構造と前記周辺回路トランジスタのゲート電極構造とが連結された構造からなるダミーゲートが配置されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記導電層間絶縁膜は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか１つの単層膜、或いはこれらの複数の組み合わせからなる積層膜であることを特徴とする請求項１乃至３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記周辺回路部ゲート絶縁膜は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか１つの単層膜、或いはこれらの複数の組み合わせからなる積層膜であることを特徴とする請求項１乃至３のいずれか１項記載の半導体記憶装置。
【請求項６】
前記第１及び第２導電層がそれぞれポリシリコンで形成されていることを特徴とする請求項１乃至５のいずれか１項記載の半導体記憶装置。
【請求項７】
前記第２導電層が、チタン、コバルト或いはニッケル金属のシリサイド層を備えることを特徴とする請求項１乃至５のいずれか１項記載の半導体記憶装置。
【請求項８】
前記第２導電層は、チタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つを含むことを特徴とする請求項１乃至５のいずれか１項記載の半導体記憶装置。
【請求項９】
前記第２導電層が、タングステン、アルミニウム、チタン或いは銅金属からなる配線に接続されていることを特徴とする請求項１乃至５のいずれか１項記載の半導体記憶装置。
【請求項１０】
前記複数個のメモリセルトランジスタがＮＡＮＤ型に接続されていることを特徴とする請求項１乃至９のいずれか１項記載の半導体記憶装置。
【請求項１１】
前記複数個のメモリセルトランジスタトランジスタがＡＮＤ型に接続されていることを特徴とする請求項１乃至９のいずれか１項記載の半導体記憶装置。
【請求項１２】
複数個のメモリセルトランジスタと該メモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイと、前記メモリセルトランジスタ及び選択トランジスタを駆動し、前記メモリセルトランジスタから情報を読み出す周辺回路とを備える半導体記憶装置の製造方法であって、
半導体基板の表面にセル部ゲート絶縁膜を形成する工程と、
該セル部ゲート絶縁膜上に第一導電層を形成する工程と、
該第一導電層の上に導電層間絶縁膜を形成する工程と、
前記選択トランジスタ形成予定領域の前記導電層間絶縁膜に導電層間導通孔を開口する工程と、
前記導電層間絶縁膜上に第二導電層を形成する工程と、
前記周辺回路形成予定領域の前記第二導電層、前記導電層間絶縁膜、前記第一導電層、前記セル部ゲート絶縁膜の一部を選択的に除去し、前記半導体基板の表面の一部を露出する工程と、
該露出した前記半導体基板の表面に前記セル部ゲート絶縁膜より薄い周辺回路部ゲート絶縁膜を形成する工程
とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項１３】
前記周辺回路部ゲート絶縁膜上に第三導電層を形成する工程を更に含むことを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記第三導電層を選択的にエッチングし、前記メモリセルアレイと前記周辺回路の境界領域に、前記メモリセルトランジスタのゲート電極構造と前記周辺回路トランジスタのゲート電極構造とが連結された前記第三導電層からなるダミーゲートと、前記周辺回路トランジスタのゲート電極とに分離する工程を更に含むことを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１５】
前記導電層間絶縁膜は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか１つの単層膜、或いはこれらの複数の組み合わせからなる積層膜であることを特徴とする請求項１３又は１４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に第一導電層（浮遊ゲート電極）と第二導電層（制御ゲート電極）との間に導電層間絶縁膜を挟んだゲート電極構造を有するメモリセルトランジスタを備えた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
第一導電層と第二導電層とを導電層間絶縁膜を介して積層したゲート電極構造を有するメモリセルトランジスタを備えた半導体記憶装置においては、第１導電層を活性領域に対して自己整合的に形成すれば、活性領域上には、メモリセル領域、周辺回路領域ともに、ゲート絶縁膜、第１導電層（浮遊ゲート電極）、導電層間絶縁膜及び第二導電層（制御ゲート電極）が順に積層した構造になる。この場合、図２９に示すように周辺回路のトランジスタＱｐ、及びメモリセルカラム内の選択トランジスタＱＳＧｋ，ＱＳＧｋ−１においては、既に形成されている第１導電層（浮遊ゲート電極）３に対し、第二導電層（制御ゲート電極）からどのように導通を取るかが問題となる。
【０００３】
セル部ゲート絶縁膜２は、メモリセルのデータ保持特性を保つために、例えばシリコン酸化膜を用いた場合、１０ｎｍ程度の膜厚が要求される。そのため、周辺回路のトランジスタＱｐを高性能化するときは周辺回路部ゲート絶縁膜１０をメモリセルより薄膜化したい。
【０００４】
このような回路設計上の要請から、従来、周辺回路のトランジスタＱｐ及びメモリセルカラム内の選択トランジスタＱＳＧｋ，ＱＳＧｋ−１では、一旦形成された第１導電層（浮遊ゲート電極）３を剥離し、新たに周辺回路専用のゲート絶縁膜とゲート電極を付け替えることにより、第１導電層３を持つメモリセルトランジスタと、第１導電層３を持たない周辺回路のトランジスタＱｐ、及びメモリセルカラム内の選択トランジスタＱＳＧｋ，ＱＳＧｋ−１を作り分けていた。
【０００５】
【特許文献１】
特開２００１−１６８３０６号公報
【０００６】
【発明が解決しようとする課題】
しかし、従来の半導体記憶装置及びその製造方法では、選択トランジスタＱＳＧｋ，ＱＳＧｋ−１部の電極剥離のためのフォトリソグラフィ技術工程が必要であり、この際の合わせずれや開口部の寸法ばらつき、及び、選択トランジスタＱＳＧｋ，ＱＳＧｋ−１を形成するときのフォトリソグラフィ技術の合わせずれを考慮して寸法を決める必要があるため、選択トランジスタＱＳＧｋ，ＱＳＧｋ−１の微細化は厳しいという不具合がある。
【０００７】
上記問題点を鑑み、本発明は、周辺回路部ゲート絶縁膜をセル部ゲート絶縁膜よりも薄膜化を可能にし、かつ、メモリセルカラム内の選択トランジスタの微細化を可能にした半導体記憶装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は複数個のメモリセルトランジスタとこのメモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイと、メモリセルトランジスタ及び選択トランジスタを駆動し、メモリセルトランジスタから情報を読み出す周辺回路とを備える半導体記憶装置に関する。即ち、本発明の第１の特徴に係る半導体記憶装置のメモリセルトランジスタは、セル部ゲート絶縁膜、第一導電層、導電層間絶縁膜、この導電層間絶縁膜で第一導電層から絶縁された第二導電層からなるゲート電極構造を備える。又、選択トランジスタは、セル部ゲート絶縁膜、第一導電層、導電層間絶縁膜、導電層間絶縁膜中の開口部で第一導電層と電気的に導通した第二導電層からなるゲート電極構造を備える。そして、周辺回路は、セル部ゲート絶縁膜より薄い周辺回路部ゲート絶縁膜からなるゲート電極構造を備える周辺回路トランジスタを有することを要旨とする。
【０００９】
本発明の第２の特徴は、複数個のメモリセルトランジスタとこのメモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイと、メモリセルトランジスタ及び選択トランジスタを駆動し、メモリセルトランジスタから情報を読み出す周辺回路とを備える半導体記憶装置の製造方法に関する。即ち、本発明の第１の特徴に係る半導体記憶装置の製造方法は、以下の各工程を含むことを要旨とする：
（イ）半導体基板の表面にセル部ゲート絶縁膜を形成する工程；
（ロ）このセル部ゲート絶縁膜上に第一導電層を形成する工程；
（ハ）この第一導電層の上に導電層間絶縁膜を形成する工程；
（ニ）選択トランジスタ形成予定領域の導電層間絶縁膜に導電層間導通孔を開口する工程；
（ホ）導電層間絶縁膜上に第二導電層を形成する工程；
（ヘ）周辺回路形成予定領域の第二導電層、導電層間絶縁膜、第一導電層、セル部ゲート絶縁膜の一部を選択的に除去し、半導体基板の表面の一部を露出する工程；
（ト）この露出した半導体基板の表面にセル部ゲート絶縁膜より薄い周辺回路部ゲート絶縁膜を形成する工程。
【００１０】
【発明の実施の形態】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
又、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの模式的回路構成を示すブロック図である。メモリセルアレイ２０の周辺にはトップ・ページバッファ２１、ボトム・ページバッファ２２、レフト・ロウデコーダ／チャージポンプ２３、ライト・ロウデコーダ／チャージポンプ２４等の周辺回路（２１，２２，２３，２４）が配置されている。
【００１３】
メモリセルアレイ２０は、図２に示すように、行方向に配列される複数のワード線ＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・と、このワード線ＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・と直交する列方向に配列される複数のビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・を備えている。そして、図２の列方向には、複数のワード線ＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図１及び図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤｋ，ＳＧＳｋが接続されている。トップ・ページバッファ２１及びボトム・ページバッファ２２は、ビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ／チャージポンプ２３、ライト・ロウデコーダ／チャージポンプ２４はワード線ＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【００１４】
図３（ａ）は、図１のビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・方向に沿った切断面におけるメモリセルアレイ２０の一部を示す模式的な断面図、図３（ｂ）は図１のＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・方向に沿った切断面に対応し、図３（ａ）のＢ−Ｂ方向から見たメモリセルアレイ２０の一部を示す模式的な断面図、図３（ｃ）は周辺回路２１，２２，２３，２４，・・・・・のトランジスタＱｐを示す模式的な断面図である。図３（ａ）に示すように、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタＱＣｋは、セル部ゲート絶縁膜２、第一導電層３、導電層間絶縁膜４、この導電層間絶縁膜４で第一導電層３から絶縁された第二導電層７からなるゲート電極構造を備えている。又、選択トランジスタＱＳＧｋ，ＱＳＧｋ−１は、図３（ａ）及び図３（ｂ）に示すように、セル部ゲート絶縁膜２、第一導電層３、導電層間絶縁膜４、導電層間絶縁膜４中の開口部で第一導電層３と電気的に導通した第二導電層７からなるゲート電極構造を備えている。図３（ａ）に示すように、選択トランジスタＱＳＧｋ，ＱＳＧｋ−１は、導電層間絶縁膜４の導電層間導通孔４１（図６参照。）を介して、第二導電層７と第一導電層３とが電気的な導通がなされている。
【００１５】
そして、周辺回路（２１，２２，２３，２４）は、図３（ｃ）に示すように、セル部ゲート絶縁膜２より薄い周辺回路部ゲート絶縁膜１０からなるゲート電極構造を備える周辺回路トランジスタＱｐを有する。又、図３（ｃ）に示すように、メモリセルアレイ２０と周辺回路（２１，２２，２３，２４）の境界領域に、メモリセルトランジスタのゲート電極構造と周辺回路トランジスタＱｐのゲート電極構造とが連結された構造からなるダミーゲート１１ｄが配置されている。
【００１６】
導電層間絶縁膜４として用いる「高誘電率の絶縁膜」としては、種々の絶縁膜が使用可能である。しかし、最小線幅が１００ｎｍ以下に微細化された半導体記憶装置では、第一導電層（浮遊ゲート電極）３と第二導電層（制御ゲート電極）７間の結合容量の関係から、ＳｉＯ２膜より比誘電率εｒが大きい材料が好ましい。特に、従来のＯＮＯ膜で得られていた比誘電率εｒ＝５〜５．５と同程度、若しくは更に比誘電率εｒが大きい材料が好ましい。例えば、εｒ＝６であるストロンチウム酸化物（ＳｒＯ）膜、εｒ＝７であるシリコン窒化物（Ｓｉ３Ｎ４）膜、εｒ＝８〜１１であるアルミニウム酸化物（Ａｌ２Ｏ３）膜、εｒ＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εｒ＝１６〜１７であるイットリウム酸化物（Ｙ２Ｏ３）膜、εｒ＝２２〜２３であるハフニウム酸化物（ＨｆＯ２）膜、εｒ＝２２〜２３であるジルコニウム酸化物（ＺｒＯ２）膜、εｒ＝２５〜２７であるタンタル酸化物（Ｔａ２Ｏ５）膜、εｒ＝４０であるビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ２Ｏ５やＢｉ２Ｏ３は多結晶シリコンとの界面における熱的安定性に欠ける（なお、ここで例示したそれぞれの比誘電率εｒの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εｒが５〜６以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εｒｅｆｆが５〜６以上になる組み合わせを選択することが好ましい。実効的な比誘電率εｒｅｆｆが６未満では、従来のＯＮＯ膜と同程度であり、ＯＮＯ膜以上の効果が期待できないが、ＯＮＯ膜を用いる場合を排除する趣旨ではない。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が導電層間絶縁膜４として使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ３）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ３）等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。なお、以下の説明では、導電層間絶縁膜４として、アルミナ膜を用いる場合について例示的に説明するが、これに限るものではないことは上記説明から明らかであろう。
【００１７】
周辺回路部ゲート絶縁膜１０もシリコン酸化物の他、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか１つの単層膜、或いはこれらの複数の組み合わせからなる積層膜を使用することが可能である。
【００１８】
図３において、第二導電層（制御ゲート電極）７の表面には、コバルトシリサイド（ＣｏＳｉ２）層１３が形成され、ソース・ドレインコンタクト部にもＣｏＳｉ２層１３が形成され、サリサイド構造を実現している。ＣｏＳｉ２層１３の他に、チタン（Ｔｉ）やニッケル（Ｎｉ）金属のシリサイドを用いても構わない。
【００１９】
図３では、第一導電層（浮遊ゲート電極）３及び第二導電層（制御ゲート電極）７は、リン（Ｐ）等のｎ型不純物をドープしたポリシリコン（以下において「ドープドポリシリコン」という。）膜で形成されている。しかし、第二導電層（制御ゲート電極）７は、ドープドポリシリコンに限定されるものではなく、チタン（Ｔｉ）、タングステンＣ、タングステン窒化物（ＷＮ）、チタン窒化物（ＴｉＮ，Ｔｉ２Ｎ）のいずれか１つ或いは複数の積層膜により形成されても良い。第二導電層（制御ゲート電極）７は、タングステン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）或いは銅（Ｃｕ）金属からなるワード線ＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・に接続されている。
【００２０】
第１の実施の形態に係る半導体記憶装置によれば、周辺回路部ゲート絶縁膜１０をセル部ゲート絶縁膜２よりも薄膜化を可能にし、かつ、メモリセルカラム内の選択トランジスタＱＳＧｋ，ＱＳＧｋ−１の微細化が可能になる。
図４〜図１３を用いて、本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。図４〜図１３のそれぞれにおいて、図（ａ）は、図１のビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・方向に沿った切断面におけるメモリセルアレイ２０の一部を示す工程断面図、図（ｂ）は図１のＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・方向に沿った切断面におけるメモリセルアレイ２０の一部を示す工程断面図、図（ｃ）は周辺回路２１，２２，２３，２４，・・・・・のトランジスタＱｐを示す工程断面図である。図４〜図１３のそれぞれにおいて、図（ｂ）は隣接する２つのメモリセルカラムの折り返し領域に対応し、それぞれ異なるメモリセルカラムに属する選択トランジスタＱＳＧｋ，ＱＳＧｋ−１の工程断面図に相当する。
【００２１】
（イ）先ず、ｐ型シリコン基板からなる半導体基板１上に、熱酸化法によるシリコン酸化膜等のセル部ゲート絶縁膜２を１ｎｍから１５ｎｍ程度形成する。ｐ型シリコン基板の代わりに、ｎ型シリコン基板上にｐ型ウェルを形成したものを半導体基板１として、この上に、セル部ゲート絶縁膜２を形成しても良い。このセル部ゲート絶縁膜２の上に化学気相成長法（ＣＶＤ法）によってリン（Ｐ）等のｎ型不純物をドープしたドープドポリシリコン膜等の第一導電層３を１０ｎｍから２００ｎｍ程度形成する。次いでＣＶＤ法によってこの第１ドープドポリシリコン膜の上に、シリコン窒化膜（Ｓｉ３Ｎ４膜）を５０ｎｍから２００ｎｍ程度形成し、引き続き、ＣＶＤ法によってシリコン酸化膜を５０ｎｍから４００ｎｍ程度形成する。次いで、このシリコン酸化膜上に、フォトレジスト膜６を塗布し、フォトリソグラフィ技術によりフォトレジスト膜を露光現像し、エッチングマスクを形成する。次いで、このフォトレジスト膜のエッチングマスクを用いて、シリコン酸化膜を反応性イオンエッチング（ＲＩＥ）法でエッチングする。エッチング後にフォトレジスト膜を除去し、シリコン酸化膜をマスクにしてシリコン窒化膜をＲＩＥ法で選択エッチングする。その後、第一導電層３、セル部ゲート絶縁膜２及び半導体基板（シリコン基板）１をＲＩＥ法でエッチングすることにより、素子分離溝を形成する。次いで、シリコン酸化膜等の素子分離絶縁膜５を２００ｎｍから１５００ｎｍ形成することによって素子分離溝を埋め込む。次いで、化学的機械的研磨（ＣＭＰ）法によりシリコン窒化膜をストッパーにして平坦化を行う。更に、素子分離絶縁膜５に用いているシリコン酸化膜と第一導電層３の上部のシリコン窒化膜のエッチング速度がほぼ等しいエッチングを用いて、素子分離絶縁膜５とシリコン窒化膜をエッチングし、平坦な表面を得る。その後、ＣＶＤ法によって、高誘電材料である酸化アルミニウム（Ａｌ２Ｏ３）膜を導電層間絶縁膜４として、素子分離絶縁膜５の表面と第一導電層３を含む全面に堆積する。図４（ｃ）には図示を省略しているが、周辺回路２１，２２，２３，２４，・・・・・の領域においても、シャロー・トレンチ・アイソレーション（ＳＴＩ）による素子分離絶縁膜５が形成されていることは勿論である。この結果、第１導電層３（浮遊ゲート電極）３はＳＴＩの素子分離絶縁膜５に囲まれた活性領域に自己整合的に形成されたことになる。
【００２２】
（ロ）この後、全面にマスク材として第１テトラエチルオルソシリケート（第１ＴＥＯＳ）膜を堆積する。そして、フォトリソグラフィ技術により、後に選択トランジスタＱＳＧｋ，ＱＳＧｋ−１ができる領域において、フォトレジスト膜を２００ｎｍ程度の幅で開口し、第１ＴＥＯＳ膜も開口する。その後、フォトレジスト膜を剥離し、第２ＴＥＯＳ膜を６０ｎｍ程度堆積し、ＲＩＥにて第２ＴＥＯＳ膜をエッチングし、図５（ａ）のように、開口部に側壁を形成する。
【００２３】
（ハ）続いて、第１及び第２ＴＥＯＳ膜をマスクとして、ＲＩＥ又は熱燐酸（Ｈ３ＰＯ４）等の酸化シリコン及びシリコンに対して、大きな選択比を持つエッチャントを用いて、導電層間絶縁膜（Ａｌ２Ｏ３膜）４をエッチングし、選択トランジスタ形成予定領域に図６（ａ）に示すように、導電層間導通孔４１を開口する。その後、図６に示すように、第１及び第２ＴＥＯＳ膜を弗酸（ＨＦ）などで除去する。
【００２４】
（ニ）引き続き第二導電層（制御ゲート電極）７となる第２ドープドポリシリコン膜をＣＶＤ法により、導電層間絶縁膜（Ａｌ２Ｏ３膜）４の上部の全面に堆積する。更に、フォトレジスト膜８を第２ドープドポリシリコン膜７上部に塗布し、フォトリソグラフィ技術により、図７（ｃ）に示すように、周辺回路のトランジスタＱｐ部のフォトレジスト膜８を開口する。
【００２５】
（ホ）次に、このフォトレジスト膜８をマスクとして、周辺回路部の第二導電層（制御ゲート電極）７、導電層間絶縁膜（Ａｌ２Ｏ３膜）４、第１導電層３（浮遊ゲート電極）３をＲＩＥにて選択的にエッチングして除去し、セル部ゲート絶縁膜２として形成した酸化膜の一部を露出させる第１開口部（窓部）を開口する。その後、フォトレジスト膜８を剥離し、図８に示すように、窒化シリコン膜９をＣＶＤ法で全面に堆積する。
【００２６】
（ヘ）その後、フォトレジスト膜を窒化シリコン膜９上に塗布し、図８で形成した周辺回路部のフォトレジスト膜の第１開口部よりも、やや小さめに、周辺回路部のフォトレジスト膜を第２開口部を開口する。フォトレジスト膜をマスクとして、第２開口部の窒化シリコン膜９をＲＩＥにてエッチングを行い、更に第２開口部に露出した酸化膜を弗酸にて、図９（ｃ）に示すようにエッチングし、半導体基板１の表面の一部を露出させる。
【００２７】
（ト）その後、第２開口部に露出した半導体基板１の表面の一部を熱酸化し、周辺回路のトランジスタＱｐのゲート酸化膜（周辺回路部ゲート絶縁膜）１０を形成する。そして、窒化シリコン膜９を熱燐酸等のウェットエッチングで除去する。更に、図１０に示すように、第二導電層（制御ゲート電極）７及び周辺回路のトランジスタＱｐ共用の第３ドープドポリシリコン膜をＣＶＤ法で堆積する。
【００２８】
（チ）この後、メモリセルアレイ２０に対して、フォトリソグラフィ技術により、メモリセルトランジスタの分離のためのフォトレジスト膜のパターニングを行う。即ち、フォトレジスト膜をマスクとして、メモリセルアレイ２０の第３ドープドポリシリコン膜１１，第２ドープドポリシリコン膜７、導電層間絶縁膜（Ａｌ２Ｏ３膜）４、第１ドープドポリシリコン膜３をＲＩＥにてエッチングし、図１１（ａ）に示すように、各メモリセルカラムのメモリセルトランジスタを互いに分離する。図１１（ａ）に示すように、導電層間絶縁膜４の導電層間導通孔４１を介して、選択トランジスタの第二導電層７と第一導電層３とは電気的な導通がなされている。メモリセルトランジスタの分離後、エッチングマスクとして用いたフォトレジスト膜を除去する。
【００２９】
（リ）続いて、第３ドープドポリシリコン膜１１の上に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術により、周辺回路部のパターニングのためにフォトレジスト膜を露光・現像する。この露光・現像により得られたフォトレジスト膜をマスクとして、周辺回路部のゲート酸化膜（周辺回路部ゲート絶縁膜）１０に対して選択性を持たせて、図１２（ｃ）に示すように、第３ドープドポリシリコン膜１１のＲＩＥを行う。周辺回路部には、第３ドープドポリシリコン膜１１からなるゲート電極１１ｇがパターニングされる。周辺回路部の第３ドープドポリシリコン膜１１パターニング終了後、エッチングマスクとして用いたフォトレジスト膜を除去する。この際、図１２（ｃ）に示すように、周辺回路部とメモリセルアレイ２０の境界部分には、フォトリソグラフィ工程におけるマスク合わせずれを考慮して、境界部にまたがるダミーゲート１１ｄが形成される。
【００３０】
（ヌ）この後、メモリセルアレイ２０のメモリセルトランジスタのソース／ドレイン拡散層のイオン注入、及びコンタクト拡散層のイオン注入を行う。更にドーズ量を変えて周辺回路部のトランジスタＱｐのソース／ドレイン拡散層のイオン注入、及びコンタクト拡散層のイオン注入を行う。更に、窒化シリコン膜１２を堆積し、更にＲＩＥにて図１３に示すように窒化シリコンの側壁１２を形成し、ソース／ドレイン拡散層及びコンタクト拡散層の上部にコンタクトホールを開口する。そして、コバルト（Ｃｏ）をスパッタリング法にて堆積し、アニールによりシリサイド化を行うことにより図３に示すように、コバルトシリサイド（ＣｏＳｉ２）層１３を形成する。
【００３１】
第１の実施の形態に係る半導体記憶装置の製造方法によれば、セル部ゲート絶縁膜２よりも薄膜化された周辺回路部ゲート絶縁膜１０を簡単に形成でき、かつ、微細化した選択トランジスタＱＳＧｋ，ＱＳＧｋ−１も簡単に製造でき、製造歩留まりも高い。特に、周辺回路部とメモリセルアレイ２０の境界部分にダミーゲート１１ｄを備えているので、フォトリソグラフィ工程におけるマスク合わせずれによるデバイス特性の影響を抑制できる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置は、第１の実施の形態に係る半導体記憶装置と同様に、複数個のメモリセルトランジスタとこのメモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイ２０と、メモリセルトランジスタ及び選択トランジスタを駆動し、メモリセルトランジスタから情報を読み出す周辺回路（２１，２２，２３，２４）とを備えるＮＡＮＤ型フラッシュメモリである（図１参照。）。
【００３２】
即ち、第２の実施の形態に係る半導体記憶装置のメモリセルトランジスタＱＣｋは、図２２（ａ）に示すように、セル部ゲート絶縁膜２、第一導電層３、導電層間絶縁膜４、この導電層間絶縁膜４で第一導電層３から絶縁された第二導電層７、第二導電層７に接した第三導電層１１からなるゲート電極構造を備えている。第二導電層７と第三導電層１１との２層構造で、制御ゲート電極（７，１１）を構成している。なお、図２２（ａ）は、図１のビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・方向に沿った切断面におけるメモリセルアレイ２０の一部を示す模式的な断面図、図２２（ｂ）は図１のＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・方向に沿った切断面に対応し、図２２（ａ）のＢ−Ｂ方向から見たメモリセルアレイ２０の一部を示す模式的な断面図、図２２（ｃ）は周辺回路２１，２２，２３，２４，・・・・・のトランジスタＱｐを示す模式的な断面図である。
【００３３】
対応する選択トランジスタＱＳＧｋ，ＱＳＧｋ−１は、図２２（ａ）及び図２２（ｂ）に示すように、セル部ゲート絶縁膜２、第一導電層３、導電層間絶縁膜４、導電層間絶縁膜４中の開口部で第一導電層３と電気的に導通した第二導電層７、第二導電層７に接した第三導電層１１からなるゲート電極構造を備えている。即ち、図２２（ａ）に示すように、選択トランジスタＱＳＧｋ，ＱＳＧｋ−１は、導電層間絶縁膜４の導電層間導通孔４１（図１８参照。）を介して、第二導電層７と第一導電層３とが電気的な導通がなされ、第三導電層１１も第二導電層７を介して、第一導電層３と電気的に導通している。
【００３４】
一方、周辺回路（２１，２２，２３，２４）は、図２２（ｃ）に示すように、セル部ゲート絶縁膜２より薄い周辺回路部ゲート絶縁膜１０からなるゲート電極構造を備える周辺回路トランジスタＱｐを有する。特に、周辺回路トランジスタのゲート電極構造は、図２２（ｃ）に示すように、周辺回路部ゲート絶縁膜１０の上部に制御ゲート電極（７，１１）と同一構造の導電層（７，１１）を備えている点が、第１の実施の形態に係る半導体記憶装置と異なる点である。図２２（ｃ）に示すように、メモリセルアレイ２０と周辺回路（２１，２２，２３，２４）の境界領域に、メモリセルトランジスタのゲート電極構造と周辺回路トランジスタＱｐのゲート電極構造とが連結された構造からなるダミーゲート１１ｄが配置されているのは、第１の実施の形態に係る半導体記憶装置と同様である。他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００３５】
第２の実施の形態に係る半導体記憶装置によれば、周辺回路部ゲート絶縁膜１０をセル部ゲート絶縁膜２よりも薄膜化を可能にし、かつ、メモリセルカラム内の選択トランジスタＱＳＧｋ，ＱＳＧｋ−１の微細化が可能になる。
【００３６】
図１４〜図２２を用いて、本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。第１の実施の形態に係る半導体記憶装置の製造方法と同様に、図１４〜図２２のそれぞれにおいて、図（ａ）は、図１のビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・方向に沿った切断面におけるメモリセルアレイ２０の一部を示す工程断面図、図（ｂ）は図１のＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・方向に沿った切断面におけるメモリセルアレイ２０の一部を示す工程断面図、図（ｃ）は周辺回路２１，２２，２３，２４，・・・・・のトランジスタＱｐを示す工程断面図である。図１４〜図２２のそれぞれにおいて、図（ｂ）は隣接する２つのメモリセルカラムの折り返し領域に対応し、それぞれ異なるメモリセルカラムに属する選択トランジスタＱＳＧｋ，ＱＳＧｋ−１の工程断面図に相当する。
【００３７】
（イ）先ず、第１の実施の形態に係る半導体記憶装置の製造方法と同様に、ｐ型シリコン基板からなる半導体基板１上に、セル部ゲート絶縁膜２、第一導電層３を堆積し、ＳＴＩによる素子分離絶縁膜５で、セル部ゲート絶縁膜２及び第一導電層３をそれぞれ分離する。その後、Ａｌ２Ｏ３膜を導電層間絶縁膜４として全面に堆積する。更に導電層間絶縁膜４の上に第１ＴＥＯＳ膜を図１４に示すように堆積する。図示を省略しているが、周辺回路２１，２２，２３，２４，・・・・・の領域においても、ＳＴＩによる素子分離絶縁膜５が形成されていることは勿論である。
【００３８】
（ロ）そして、フォトリソグラフィ技術により、フォトレジスト膜を露光・現像してパターニングし、このフォトレジスト膜をエッチングマスクとして用い、ＲＩＥ法により、周辺回路のトランジスタＱｐの形成予定領域の第１ＴＥＯＳ膜６、導電層間絶縁膜（Ａｌ２Ｏ３膜）４、第一導電層（ドープドポリシリコン膜）３を選択的に除去し、図１５（ｃ）に示すように、
セル部ゲート絶縁膜２として形成した酸化膜の一部を露出させる。
【００３９】
（ハ）その後、エッチングマスクとして用いたフォトレジスト膜を剥離し、図１６（ｃ）に示すように、導電層間絶縁膜（Ａｌ２Ｏ３膜）４上の第１ＴＥＯＳ膜６と開口部の酸化膜２を弗酸にて除去し、半導体基板１の表面の一部を露出させる。
【００４０】
（ニ）続いて、一部を露出した半導体基板１の表面を熱酸化し、周辺回路のトランジスタＱｐのゲート酸化膜１０を形成する。更に、図１７（ｃ）に示すように、第二導電層（制御ゲート電極）７及び周辺回路のトランジスタＱｐ共用の第２ドープドポリシリコン膜７を堆積する。
【００４１】
（ホ）そして、第２ドープドポリシリコン膜７の上の全面にマスク材として第２ＴＥＯＳ膜（図示省略）を堆積する。第２ＴＥＯＳ膜の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術により、フォトレジスト膜を露光・現像してパターニングし、このフォトレジスト膜をエッチングマスクとして用い第２ＴＥＯＳ膜を選択的に除去し、後に選択トランジスタＱＳＧｋ，ＱＳＧｋ−１ができる領域を、２００ｎｍ程度の幅で開口する。その後、フォトレジスト膜を剥離し、第３ＴＥＯＳ膜（図示省略）を６０ｎｍ堆積し、ＲＩＥにて第３ＴＥＯＳ膜をエッチングし、開口部に側壁を形成する（第１の実施の形態に係る半導体記憶装置の製造方法の図５と同様である。）。第３ＴＥＯＳ膜をマスクとして、ＲＩＥで第２ドープドポリシリコン膜７を選択的に除去する。更に、熱燐酸等の酸化シリコン及びシリコンに対して、大きな選択比を持つ方法にて導電層間絶縁膜（Ａｌ２Ｏ３膜）４をエッチングし、選択トランジスタ形成予定領域に図１８（ａ）に示すように、導電層間導通孔４１を開口する。する。第２及び第３ＴＥＯＳ膜を弗酸などで剥離する）。
【００４２】
（ヘ）引き続き、第２ドープドポリシリコン膜７上の自然酸化膜を除去するために、軽い弗酸処理を行い、メモリセルトランジスタの制御ゲート電極及び周辺回路のトランジスタＱｐのゲート電極共用の第３ドープドポリシリコン膜１１を、図１９に示すように堆積する。
【００４３】
（ト）この後、第３ドープドポリシリコン膜１１の上にフォトレジスト膜を塗布し、フォトリソグラフィ技術により、フォトレジスト膜を露光・現像してパターニングする。そして、このフォトレジスト膜をエッチングマスクとして用い、メモリセルアレイ２０の第３ドープドポリシリコン膜１１、第２ドープドポリシリコン膜７、導電層間絶縁膜（Ａｌ２Ｏ３膜）４、第１ドープドポリシリコン膜３をＲＩＥにてエッチングを行い、図２０（ａ）に示すように、各メモリセルカラムのメモリセルトランジスタを互いに分離する。図２０（ａ）に示すように、導電層間絶縁膜４の導電層間導通孔４１を介して、選択トランジスタの第二導電層７と第一導電層３とは電気的な導通がなされている。メモリセルトランジスタの分離後、エッチングマスクとして用いたフォトレジスト膜を除去する。
【００４４】
（チ）続いて、第３ドープドポリシリコン膜１１の上に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術によりフォトレジスト膜を露光・現像する。この露光・現像により得られたフォトレジスト膜をマスクとして、周辺回路部のゲート酸化膜（周辺回路部ゲート絶縁膜）１０に対して選択性を持たせて、図２１（ｃ）に示すように、第３ドープドポリシリコン膜１１及び第２ドープドポリシリコン膜７のＲＩＥを行い、ゲート電極（１１ｇ，７ｇ）を形成する。この後、フォトレジスト膜を除去する。この際、周辺回路部とメモリセルアレイ２０の境界部分には、周辺ゲート加工のためのフォトリソグラフィ技術のパターニングとの合わせずれを考慮して、図２１（ｃ）に示すように、境界部にまたがるダミーゲート（１１ｄ，７ｄ）を形成する（図２７）。
【００４５】
（リ）この後、メモリセルアレイ２０のメモリセルトランジスタのソース／ドレイン拡散層のイオン注入、及びコンタクト拡散層のイオン注入を行う。同様に、周辺回路部のトランジスタＱｐのソース／ドレイン拡散層のイオン注入、及びコンタクト拡散層のイオン注入を行う。更に、窒化シリコン膜１２を堆積し、更にＲＩＥにて図２２に示すように窒化シリコンの側壁１２を形成し、ソース／ドレイン拡散層及びコンタクト拡散層の上部にコンタクトホールを開口する。そして、Ｃｏをスパッタリング法にて堆積し、アニールによりシリサイド化を行うことにより図３に示すようなＣｏＳｉ２層１３を形成する。
【００４６】
第２の実施の形態に係る半導体記憶装置の製造方法によれば、セル部ゲート絶縁膜２よりも薄膜化された周辺回路部ゲート絶縁膜１０を簡単に形成でき、かつ、微細化した選択トランジスタＱＳＧｋ，ＱＳＧｋ−１も簡単に製造でき、製造歩留まりも高い。特に、周辺回路部とメモリセルアレイの境界部分にダミーゲート（１１ｄ，７ｄ）を備えているので、フォトリソグラフィ工程におけるマスク合わせずれによるデバイス特性の影響を抑制できる。
【００４７】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４８】
既に述べた第１及び第２の実施の形態の説明においては、ＮＡＮＤ型のフラッシュメモリを示したが、本発明の半導体記憶装置のメモリセルトランジスタの構造は、図２３に示すようなＡＮＤ型のフラッシュメモリや図示を省略したＤＩＮＯＲ型フラッシュメモリにも同様に適用可能である。
【００４９】
更に、第１及び第２の実施の形態に係る半導体記憶装置は、様々な適用例が可能である。例えば、図２４に示すように、第１及び第２の実施の形態に係る半導体記憶装置を半導体メモリデバイス５０として、メモリカード６０に適用可能である。図２４のメモリカード６０は、既に説明した半導体記憶装置（半導体メモリデバイス）５０に加えて、この半導体記憶装置５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ７０を具備している。コントローラ７０は、インタフェースユニット（Ｉ／Ｆ）７１，７２と、マイクロプロセッサユニット（ＭＰＵ）７３と、バッファＲＡＭ７４と、及びインタフェースユニット（Ｉ／Ｆ）７２内に含まれるエラー訂正コードユニット（ＥＣＣ）７５とを備えている。インタフェースユニット（Ｉ／Ｆ）７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）７２は、半導体メモリデバイス（半導体記憶装置）５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）７５は、エラー訂正コードを発生する。コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ７６の回路構成は適宜修正可能である。
【００５０】
更に、図２５に示すように、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用してメモリカード６０の構成することが可能である。ＮＡＮＤ型フラッシュメモリは、第１及び第２の実施の形態において説明した半導体記憶装置の構造を有する。図２５に示すフラッシュメモリ５０３は、コントローラ７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップを構成しても良い。更に又、マイクロプロセッサユニット（ＭＰＵ）７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵを実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４をすべてワンチップ化して、システムＬＳＩチップとして構成しても良い。
【００５１】
図２４又は図２５に示されたメモリカード６０は、図２６に示すようなメモリカードホルダ８０に収納して使用が可能である。メモリカードホルダ８０は、電子デバイス（図示省略）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ８０は、図２４又は図２５に開示されたメモリカード６０内のコントローラ７６、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、エラー訂正コードユニット（ＥＣＣ）７５、インタフェースユニット（Ｉ／Ｆ）７１，７２等の複数の機能と共に、様々な機能を実行可能である。或いは、図２７に示すように、半導体メモリデバイス（半導体記憶装置）５０とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むＩＣカード５００を構成しても良い。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。又プレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス（半導体記憶装置）５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。又、ＲＯＭ４１０、ＲＡＭ４２０、ＣＰＵ４３０、半導体記憶装置領域をすべてワンチップ化して、システムＬＳＩチップとして構成し、このようなシステムＬＳＩチップをＩＣカード５００内に内蔵されるようにしても良い。又、ＲＯＭ４１０を半導体記憶装置領域内に内蔵して、全体としてＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリを構成し、更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリと、ＲＡＭ４２０、ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップを構成しても良い。
【００５２】
更に、本発明の第１及び第２の実施の形態で説明した半導体記憶装置は、ユニバーサル・シリアル・バス（以下において「ＵＳＢ」という）フラッシュ装置８００を用いたシステムに応用することが可能である。即ち、図２８に示すように、このフラッシュメモリシステムはホストプラットホーム７００、及びＵＳＢフラッシュ装置８００より構成される。ホストプラットホーム７００は、ＵＳＢケーブル７５０を介して、ＵＳＢフラッシュ装置８００へ接続されている。ホストプラットホーム７００は、ＵＳＢホストコネクタ７０１を介してＵＳＢケーブル７５０に接続し、ＵＳＢフラッシュ装置８００はＵＳＢフラッシュ装置コネクタ８０１を介してＵＳＢケーブル７５０に接続する。ホストプラットホーム７００は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器７０２を有する。ＵＳＢフラッシュ装置８００は、ＵＳＢフラッシュ装置８００の他の要素を制御し、且つＵＳＢフラッシュ装置８００のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器８０２と、ＵＳＢフラッシュ装置コネクタ８０１と、本発明の第１及び第２の実施の形態で説明した半導体記憶装置を少なくとも１つ含んで構成されたフラッシュメモリモジュール８５０とを備える。
【００５３】
ＵＳＢフラッシュ装置８００がホストプラットホーム７００に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム７００は、ＵＳＢフラッシュ装置８００を認知してＵＳＢフラッシュ装置８００との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置８００との間でデータの送受信を行う。ホストプラットホーム７００は、他のエンドポイントを介してＵＳＢフラッシュ装置８００の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。ホストプラットホーム７００は、ＵＳＢホスト制御器７０２へ要求パケットを送ることによって、ＵＳＢフラッシュ装置８００からのサービスを求める。ＵＳＢホスト制御器７０２は、ＵＳＢケーブル７５０上にパケットを送信する。ＵＳＢフラッシュ装置８００がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器８０２によって受け取られる。
【００５４】
次に、ＵＳＢフラッシュ装置制御器８０２は、フラッシュメモリモジュール８５０から、或いはフラッシュメモリモジュール８５０へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器８０２は、フラッシュメモリモジュール８５０の出力を制御する制御ライン８１０を介して、又、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール８５０を制御する。又、フラッシュメモリモジュール８５０は、アドレスデータバス８１１によってもＵＳＢフラッシュ装置制御器８０２に接続されている。アドレスデータバス８１１は、フラッシュメモリモジュール８５０に対する読み出し、書き込み或いは消去のコマンドと、フラッシュメモリモジュール８５０のアドレス及びデータを転送する。
【００５５】
ホストプラットホーム７００が要求した種々の操作に対する結果及び状態に関してホストプラットホーム７００へ知らせるために、ＵＳＢフラッシュ装置８００は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム７００は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置８００は、新しい状態メッセージのパケットが存在しない場合に空パケットを、或いは状態パケットそのものを返す。以上のように、本発明の第１及び第２の実施の形態に係る半導体記憶装置を少なくとも１つ含んで構成されたフラッシュメモリモジュール８５０を適用することにより、ＵＳＢフラッシュ装置の様々な機能を実施可能である。又，上記ＵＳＢケーブル７５０を省略し、コネクタ間を直接接続することも可能である。
【００５６】
このように、本発明はここでは記載していない様々な実施の形態や応用例等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００５７】
【発明の効果】
本発明によれば、周辺回路部ゲート絶縁膜をセル部ゲート絶縁膜よりも薄膜化を可能にし、かつ、メモリセルカラム内の選択トランジスタの微細化を可能にした半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置を示す模式的な回路構成図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的なレイアウトパターン構成図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図で、図３（ａ）はビット線に沿った方向で切断したメモリセルアレイの一部を示す断面図、図３（ｂ）はワード線に沿った方向で切断したメモリセルアレイの一部を示す断面図、図３（ｃ）は周辺回路部トランジスタの断面図である。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その４）。
【図８】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その５）。
【図９】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その６）。
【図１０】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その７）。
【図１１】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その８）。
【図１２】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その９）。
【図１３】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１０）。
【図１４】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その１）。
【図１５】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その２）。
【図１６】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その３）。
【図１７】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その４）。
【図１８】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その５）。
【図１９】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その６）。
【図２０】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その７）。
【図２１】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その８）。
【図２２】本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である（その９）。
【図２３】本発明の第１又は第２の実施の形態に係る半導体記憶装置のメモリセルアレイの変形例を示す等価回路である。
【図２４】本発明の第１又は第２の実施の形態に係る半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図である。
【図２５】本発明の第１又は第２の実施の形態に係る半導体記憶装置を適用する他のメモリカードの内部構造を示す模式的ブロック構成図である。
【図２６】本発明の第１又は第２の実施の形態に係る半導体記憶装置を適用するメモリカード及びカードホルダの模式的構成図である。
【図２７】本発明の第１又は第２の実施の形態に係る半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図である。
【図２８】本発明の第１及び第２の実施の形態に係る半導体記憶装置をフラッシュメモリシステムに適用した場合の構成を示す模式的ブロック図である。
【図２９】従来の半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【符号の説明】
１…半導体基板
２…セル部ゲート絶縁膜
３…第一導電層（第１ドープドポリシリコン膜）
４…導電層間絶縁膜
５…素子分離絶縁膜
６，８…フォトレジスト膜
６…第１ＴＥＯＳ膜
７…第２ドープドポリシリコン膜
９…窒化シリコン膜
１０…周辺回路部ゲート絶縁膜
１１…第３ドープドポリシリコン膜
１１ｄ…ダミーゲート
１１ｇ…ゲート電極
１２…窒化シリコン膜
１３…コバルトシリサイド（ＣｏＳｉ２）層
２０…メモリセルアレイ
２１…トップ・ページバッファ
２２…ボトム・ページバッファ
２３…レフト・ロウデコーダ／チャージポンプ
２４…ライト・ロウデコーダ／チャージポンプ
４１…導電層間導通孔
５０…半導体メモリデバイス（半導体記憶装置）
６０…メモリカード
７０，７６…コントローラ
７１，７２…インタフェースユニット（Ｉ／Ｆ）
７３…ＭＰＵ
７４…バッファＲＡＭ
７５…エラー訂正コードユニット（ＥＣＣ）
８０…メモリカードホルダ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３０…ＣＰＵ
４３１…演算部
４３２…制御部
５００…ＩＣカード
５０３…フラッシュメモリ
６００…プレーンターミナル
７００…ホストプラットホーム
７０１…ＵＳＢホストコネクタ
７０２…ＵＳＢホスト制御器
７５０…ケーブル
７５０…ＵＳＢケーブル
８００…フラッシュ装置
８００…ＵＳＢフラッシュ装置
８０１…ＵＳＢフラッシュ装置コネクタ
８０２…ＵＳＢフラッシュ装置制御器
８１０…制御ライン
８１１…アドレスデータバス
８５０…フラッシュメモリモジュール
ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・…ビット線
ＱＳＧｋ，ＱＳＧｋ−１…選択トランジスタ
Ｑｐ…周辺回路のトランジスタ
ＳＧＤｋ，ＳＧＳｋ…選択ゲート配線
ＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・…ワード線
【図１】
2005026589.tif 000003
【図２】
2005026589.tif 000004
【図３】
2005026589.tif 000005
【図４】
2005026589.tif 000006
【図５】
2005026589.tif 000007
【図６】
2005026589.tif 000008
【図７】
2005026589.tif 000009
【図８】
2005026589.tif 000010
【図９】
2005026589.tif 000011
【図１０】
2005026589.tif 000012
【図１１】
2005026589.tif 000013
【図１２】
2005026589.tif 000014
【図１３】
2005026589.tif 000015
【図１４】
2005026589.tif 000016
【図１５】
2005026589.tif 000017
【図１６】
2005026589.tif 000018
【図１７】
2005026589.tif 000019
【図１８】
2005026589.tif 000020
【図１９】
2005026589.tif 000021
【図２０】
2005026589.tif 000022
【図２１】
2005026589.tif 000023
【図２２】
2005026589.tif 000024
【図２３】
2005026589.tif 000025
【図２４】
2005026589.tif 000026
【図２５】
2005026589.tif 000027
【図２６】
2005026589.tif 000028
【図２７】
2005026589.tif 000029
【図２８】
2005026589.tif 000030
【図２９】
2005026589.tif 000031