(57)【要約】【課題】ドライバが多重選択された場合においても共通接続配線上に大電流が流れる事故を防止する。【解決手段】多対１マルチプレクサを構成する複数の基本ユニット回路２にそれぞれデータ信号dataiと選択信号selectiとが入力され、各出力端子が共通接続配線１に接続される。各基本ユニット回路は、共通接続配線とデータ信号の状態の不一致を検出する不一致検出回路３と、選択信号の状態遷移を受けて共通接続配線のドライブタイミングを制御する制御回路４と、不一致検出回路の出力と制御回路の出力が共に活性状態の時、データ信号の状態にしたがって共通接続配線を駆動し、それ以外の時はハイインピーダンスを保持するトライステートバッファ７とからなる。共通接続配線１の状態は状態保持回路５により保持され、出力バッファ６を介して出力される。【選択図】      図１
2005274306.tif 000002
【特許請求の範囲】
【請求項１】
それぞれデータ信号と選択信号とが入力される複数の基本ユニット回路と、
前記複数の基本ユニット回路の出力端子に共通に接続された共通接続配線と、
前記共通接続配線に接続され、前記共通信号配線の信号を保持する保持回路と、
前記共通接続配線の信号を出力する出力バッファとを有するマルチプレクサが搭載されており、
前記基本ユニット回路はそれぞれ、
前記データ信号と前記共通接続配線の信号との不一致を検出する不一致検出回路と、
前記不一致検出回路が前記データ信号と前記共通接続配線の信号との不一致を検出したときに、前記データ信号の状態にしたがって前記共通接続配線を駆動するトライステートバッファとを具備したことを特徴とする半導体集積回路。
【請求項２】
それぞれデータ信号と選択信号とが入力される複数の基本ユニット回路と、
前記複数の基本ユニット回路の出力端子に共通に接続された共通接続配線と、
前記共通接続配線に接続され、前記共通接続配線の信号を保持する保持回路と、
前記共通接続配線の信号を出力する出力バッファとを有するマルチプレクサが搭載されており、
前記基本ユニット回路はそれぞれ、
前記データ信号と前記共通接続配線の信号との不一致を検出する不一致検出回路と、
前記選択信号の状態遷移を受けて前記共通接続配線のドライブタイミングを制御するドライブタイミング制御回路と、
前記不一致検出回路の出力信号及び前記ドライブタイミング制御回路の出力信号が共に活性状態の時に、前記データ信号の状態にしたがって前記共通接続配線を駆動する非同期型のトライステートバッファ
とを具備したことを特徴とする半導体集積回路。
【請求項３】
前記ドライブタイミング制御回路は、前記選択信号の状態遷移とともに、前記データ信号の状態遷移を受けて前記共通接続配線のドライブタイミングを制御することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
それぞれデータ信号と選択信号とが入力され、動作タイミングを制御するクロック信号が共通に入力される複数の基本ユニット回路と、
前記複数の基本ユニット回路の出力端子に共通に接続された共通接続配線と、
前記共通接続配線に接続され、前記共通接続配線の信号を保持する保持回路と、
前記共通接続配線の信号を出力する出力バッファとを有するマルチプレクサが搭載されており、
前記基本ユニット回路はそれぞれ、
前記データ信号と前記共通接続配線の信号との不一致を検出する不一致検出回路と、
前記不一致検出回路の出力信号、前記データ信号及び前記選択信号とが入力され、前記クロック信号が非活性状態の時には、前記データ信号と、前記不一致検出回路の出力信号に応じて前記選択信号とを出力し、前記クロック信号が活性状態の時には出力を保持するドライブタイミング生成回路と、
前記ドライブタイミング生成回路の出力信号を受け、前記クロック信号が活性状態の時に、前記データ信号の状態にしたがって前記共通接続配線を駆動するトライステートバッファ
とを具備したことを特徴とする半導体集積回路。
【請求項５】
メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの行を選択するローデコーダと、第１の制御信号及びアドレス信号に応じて前記ローデコーダを選択するためのセグメント選択信号を出力するセグメント選択回路と、前記ローデコーダによって選択されたメモリセルアレイの行から読み出される複数ビットの読み出しデータが出力される複数のデータ線と、前記複数のデータ線に読み出されるデータ信号、前記セグメント選択信号及び第２の制御信号が入力され、前記複数のデータ線に対応した数だけ設けられた複数の基本ユニット回路とをそれぞれ含む複数のメモリセグメントと、
前記複数の基本ユニット回路のうち対応する列の複数の基本ユニット回路の出力端子が共通に接続された複数の共通接続配線と、
前記複数の共通接続配線に接続され、前記共通接続配線の信号を保持する複数の保持回路と、
前記複数の共通接続配線の信号を出力する複数の出力バッファとを具備し、
前記基本ユニット回路はそれぞれ、
前記各データ信号と前記各共通接続配線の信号との不一致を検出する不一致検出回路と、
前記不一致検出回路の出力信号、前記データ信号及び前記セグメント選択信号及び前記第２の制御信号が入力され、前記第２の制御信号が非活性状態の時には、前記データ信号と、前記不一致検出回路の出力信号に応じて前記セグメント選択回路の出力信号とを出力し、前記第２の制御信号が活性状態の時には出力を保持するドライブタイミング生成回路と、
前記ドライブタイミング生成回路の出力信号を受け、前記第２の制御信号に同期して前記データ信号の状態にしたがって前記各共通接続配線を駆動し、前記第２の制御信号の活性期間にわたって状態を継続し、前記第２の制御信号が非活性状態になると出力がハイインピーダンス状態になるトライステートバッファとを有し、
通常動作時には前記セグメント選択信号と前記アドレス信号との組み合わせにより１つのメモリセグメント内の１行分のメモリセルが選択され、１行分のメモリセルからそれぞれ読み出されたデータ信号がそれぞれ対応する基本ユニット回路を経てそれぞれ対応する共通接続配線に出力され、
パッケージ後の状態でのバーイン時の動作時には、前記アドレス信号の状態によらずに複数のセグメント信号が同時に活性化され、全てのメモリセグメント内のメモリセルから読み出された複数のデータ信号が前記マルチプレクサを経て前記複数の共通接続配線に対して並列に読み出されることを特徴とする半導体記憶回路。
【請求項６】
メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの行を選択するローデコーダと、第１の制御信号及びアドレス信号に応じて前記ローデコーダを選択するためのセグメント選択信号を出力するセグメント選択回路と、前記ローデコーダによって選択されたメモリセルアレイの行から読み出される複数ビットの読み出しデータが出力される複数のデータ線と、前記複数のデータ線に読み出されるデータ信号、前記セグメント選択信号及び第２の制御信号が入力され、前記複数のデータ線に対応した数だけ設けられた複数の基本ユニット回路とをそれぞれ含む複数のメモリセグメントと、
前記複数の基本ユニット回路のうち対応する列の複数の基本ユニット回路の出力端子が共通に接続された複数の共通接続配線と、
前記複数の共通接続配線に接続され、前記共通接続配線の信号を保持する複数の保持回路と、
前記複数の共通接続配線の信号を出力する複数の出力バッファと、
前記複数のメモリセグメントに対して共通に設けられ、各出力端子が前記複数の共通接続配線のそれぞれに接続され、読み出し期待値データ信号及び期待値書き込み用の第３の制御信号が入力される期待値書き込み用の複数の第２の基本ユニット回路とを具備し、
前記複数の第１の基本ユニット回路はそれぞれ、
前記データ信号と前記共通接続配線の信号との不一致を検出する第１の不一致検出回路と、
前記第１の不一致検出回路の出力信号、前記データ信号及び前記セグメント選択信号及び前記第２の制御信号が入力され、前記第２の制御信号が非活性状態の時には、前記データ信号と、前記第１の不一致検出回路の出力信号に応じて前記セグメント選択回路の出力信号とを出力し、前記第２の制御信号が活性状態の時には出力を保持する第１のドライブタイミング生成回路と、
前記第１のドライブタイミング生成回路の出力信号を受け、前記第２の制御信号に同期し、前記データ信号の状態にしたがって前記各共通接続配線を駆動し、前記第２の制御信号の活性期間にわたって状態を継続し、前記第２の制御信号が非活性状態になると出力がハイインピーダンス状態になる第１のトライステートバッファとを有し、
前記複数の第２の基本ユニット回路はそれぞれ、
前記読み出し期待値データ信号と前記共通接続配線の信号との不一致を検出する第２の不一致検出回路と、
前記第２の不一致検出回路の出力信号、前記読み出し期待値データ信号及び前記第３の制御信号が入力され、前記第３の制御信号が非活性状態の時には、前記読み出し期待値データ信号と前記第２の不一致検出回路の出力信号とを出力し、前記第３の制御信号が活性状態の時には出力を保持する第２のドライブタイミング生成回路と、
前記第２のドライブタイミング生成回路の出力信号を受け、前記第３の制御信号に同期し、前記読み出し期待値データ信号の状態にしたがって前記各共通接続配線を駆動し、前記第３の制御信号の活性期間にわたって状態を継続し、前記第３の制御信号が非活性状態になると出力がハイインピーダンス状態になる第２のトライステートバッファとを有することを特徴とする半導体記憶装置。
【請求項７】
メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの行を選択するローデコーダと、第１の制御信号及びアドレス信号に応じて前記ローデコーダを選択するためのセグメント選択信号を出力するセグメント選択回路と、前記ローデコーダによって選択されたメモリセルアレイの行から読み出される複数ビットの読み出しデータが出力される複数のデータ線と、前記複数のデータ線に読み出されるデータ信号、前記セグメント選択信号及び第２の制御信号が入力され、前記複数のデータ線に対応した数だけ設けられた複数の基本ユニット回路とをそれぞれ含む複数のメモリセグメントと、
前記複数の基本ユニット回路のうち対応する列の複数の基本ユニット回路の出力端子が共通に接続された複数の共通接続配線と、
前記複数の共通接続配線に接続され、前記共通接続配線の信号を保持する複数の保持回路と、
前記複数の共通接続配線の信号を出力する複数の出力バッファと、
前記複数のメモリセグメントに対して共通に設けられ、各出力端子が前記複数の共通接続配線のそれぞれに接続され、読み出し期待値データ信号及び期待値書き込み用の第３の制御信号が入力される期待値書き込み用の複数の第２の基本ユニット回路と
を具備した半導体記憶回路のテスト方法であって、
前記複数のメモリセグメントを同時に選択し、前記読み出し期待値データ信号を設定した後に前記第３の制御信号を一時的に活性化して、前記読み出し期待値データ信号に応じて前記共通接続配線のデータを前記第２の基本ユニット回路により設定し、
前記アドレス信号により前記複数のメモリセグメント内の複数のメモリセルを選択し、前記複数のメモリセルからそれぞれ読み出されたデータ信号をそれぞれ対応する前記第１の基本ユニット回路に入力し、
前記複数のメモリセルから読み出された全てのデータが、予め共通接続配線に設定されたデータと同一ならば前記出力バッファの出力信号は変化せず、一つでも異なる場合には出力信号が反転状態となることによって、前記複数のメモリセグメントのメモリセルに対して並列テストを実施することを特徴とする半導体記憶回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（LSI）及び半導体記憶装置のメモリセグメント並列テスト方法に係り、特に多重選択可能なマルチプレクサに関するもので、例えばDRAMに使用されるものである。
【背景技術】
【０００２】
半導体メモリのデータ線など、多対１マルチプレクサを構成する場合、ワイヤードオア(Wired OR)ロジックが採用されている。ワイヤードオアロジックでは、１本の共通接続配線に対して、複数のドライバがカスケード接続される。ドライバの構成として、ドミノ回路を構成する方法と、トライステートバッファを用いる方法の二種類が知られている。ドミノ回路型ワイヤードオアロジックでは、プリチャージとドライブの２つの動作が必要になり、高速サイクル動作には向かないという欠点がある。トライステートバッファ型ワイヤードオアロジックでは、同時に複数のバッファが活性化され、互いに異なるデータが出力された場合に配線上を大電流が流れることにより、ＬＳＩが破壊するという危険がある。
【０００３】
図１４は、従来のドミノ回路型ワイヤードオアロジックを用いたマルチプレクサの一例を示す。４つの入力用のＮチャネルＭＯＳトランジスタ(NMOSFET)は、各ドレイン端子が共通接続配線82に接続され、各ゲートにそれぞれ対応してデータ信号data0、data1、data2、data3が入力される。
【０００４】
上記４つの入力用のNMOSFETの各ソースにそれぞれ対応して４つの選択用のNMOSFETの各ドレインが接続されている。この４つの選択用のNMOSFETは、各ソースがディスチャージ用の配線81に接続され、各ゲートにそれぞれ対応して選択信号select0、select1、select2、select3が与えられる。これにより、４組のナンドゲートが、共通接続配線82とディスチャージ用の配線81との間にそれぞれ電流パスを形成するように接続されている。
【０００５】
共通接続配線82は出力バッファ用のインバータ83を介して出力ノードに接続されている。この出力ノードに出力信号outが得られる。また、共通接続配線82には、予め高電位に充電（プリチャージ）状態にするプリチャージ（precharge）回路84と、共通接続配線82の信号を保持する保持回路85とが接続されている。プリチャージ回路84は、電流駆動能力が比較的大きなＰチャネルMOSトランジスタ(PMOSFET)からなり、ゲートにはクロック信号（タイミング信号）clockが入力される。クロック信号clockが低電位“Ｌ”の時、プリチャージ回路84は共通接続配線82を遅延なく高電位“Ｈ”へプリチャージする。
【０００６】
保持回路85は、電流駆動能力が比較的小さなPMOSFETからなり、ゲートは出力ノードに接続されている。保持回路85は、クロック信号clockが高電位になった後も、共通接続配線82を高電位に弱く保持する。
【０００７】
また、クロック信号clockは、電流駆動能力が比較的大きなインバータ86に入力され、このインバータ86の出力ノードはディスチャージ用の配線81に接続されている。クロック信号線clockが高電位へ遷移すると、インバータ86は遅延なくディスチャージ用の配線81を低電位状態へ放電（ディスチャージ）する。
【０００８】
図１５は、図１４に示したドミノ回路の動作例を示すタイミング図である。ここで、前述の４つの選択信号select0〜select3のうち何れかが高電位、すなわち選択状態であり、かつ、それにより選択されているデータ信号data0〜data3が高電位、すなわち“１”状態の時、共通接続配線82とディスチャージ用の配線81との間に電流パスが形成される。従って、共通接続配線82は低電位、すなわち“０”へと遷移する。逆に、前述の４つの選択信号select0〜select3のいずれもが低電位、すなわち何れも選択状態でないか、または、選択されたデータ信号data0〜data3の何れもが低電位、すなわち“０”状態である場合、共通接続配線82は高電位に留まる。共通接続配線82はインバータ83を介して出力ノードに接続されているので、出力信号outと共通接続配線82とは常に論理レベルが反対の状態になる。
【０００９】
一般に、ドミノ回路型のワイヤードオアロジックは、比較的寄生容量が小さく、電流駆動能力が大きなNMOSFETのみで構成される。従って、多入力論理を構成した場合においても高速な動作が期待できるという利点がある。
【００１０】
しかし、一方では、一回の論理演算動作のために、プリチャージとディスチャージの動作を繰り返さないとならないため、消費電流が大きく、さらに、サイクル時間が長くなるという欠点がある。
【００１１】
図１６は、トライステートバッファをワイヤードオア接続して構成される従来の多対１マルチプレクサの一例を示す。入力用の４つのトランスファゲートの各一端にそれぞれ対応してデータ信号data0〜data3が入力される。選択用の４つのトランスファゲートの各一端にそれぞれ対応して選択信号select0〜select3が与えられる。また、４つのトライステートバッファ87は、それぞれ対応して入力用のトランスファゲートからのデータ信号と選択用のトランスファゲートからの選択信号の他に、タイミング制御用のクロック信号clockが共通に入力される。４つのトライステートバッファ７の各出力端子は共通接続配線82に接続されている。共通接続配線82は、２個のインバータからなる非同期ラッチ回路88及び出力バッファ83を介して出力ノードに接続されている。
【００１２】
図１７は、図１６に示したマルチプレクサの動作例を示すタイミング図である。全てのトライステートバッファは、クロック信号clockに同期して動作し、クロック信号clockが低電位の時に出力がハイインピーダンス（high impedance）状態となる。ここで、全てのトライステートバッファの出力がハイインピーダンス状態の時には、共通接続配線82の状態は非同期ラッチ回路88により、“０”または“１”に弱く保持されている。それぞれ４つのトランスファゲートは、クロック信号clockが高電位へ遷移した後の選択信号とデータ信号の状態を保持する。保持された選択信号が高電位の場合、この選択信号により選択された選択状態のトライステートバッファは、同時に保持したデータ信号の状態にしたがって、共通接続信号線82を駆動する。この駆動状態は、クロック信号clockが高電位状態である期間続き、クロック信号clockが低電位に戻ると、トライステートバッファは再びハイインピーダンスへ戻る。
【００１３】
なお、クロック信号clockが高電位へ遷移する際に選択信号が低電位の場合、この選択信号により選択されなかった非選択状態のトライステートバッファの出力は、クロック信号clockが高電位である期間は、データ信号の状態に拘らず、ハイインピーダンス状態を保持する。このようにして、唯一選択されたトライステートバッファに入力されたデータ信号が、共通接続配線82を介して最終的に出力ノードに出力される。
【００１４】
しかし、図１６のマルチプレクサには１つの大きな問題がある。それは、互いに異なるデータが入力されている複数のトライステートバッファが同時に選択された場合、共通接続配線82に短絡電流が流れることである。多対１マルチプレクサを半導体メモリのデータバスに応用する場合、共通接続配線は長いデータバスとなり、多くのトライステートバッファ回路が接続され、1pFを越えるような大きな寄生容量が付く。データ転送の遅延を抑えるためには、大きなサイズのバッファが必要となる。このような構成において、トライステートバッファの同時選択という事故が発生すると、共通接続配線に10mAを越えるような電流が流れることになり、配線や半導体素子に損傷を与える危険がある。特に、高い電源電圧で動作させるバーイン時に、上記したような事故が発生すると深刻な事態となる。
【００１５】
上記したようにトライステートバッファをワイヤードオア接続して構成される従来のマルチプレクサは、互いに異なるデータが入力されている複数のトライステートバッファが同時に選択された場合に共通接続配線に短絡電流が流れるという問題がある。
【００１６】
なお、特許文献１には、出力バッファに対して３値出力バッファを付加し、出力バッファの出力ノードと３値出力バッファの出力ノードとをワイヤードオア接続した構成が開示されている。そして、出力バッファの出力レベルを出力レベル検出回路によって検出し、この検出結果に応じて３値出力バッファを駆動制御することにより、出力波形の立上がりあるいは立下がり期間に出力回路の駆動能力を高める。しかし、この特許文献１記載のものは、出力波形の立上がりあるいは立下がりを速めるものであり、多対１マルチプレクサの固有の問題に対応するものではない。
【特許文献１】特開平２−２３５４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は上記の問題点を解決すべくなされたもので、たとえドライバが多重選択された場合においても共通配線上に大電流が流れる事故を防止し得るマルチプレクサを搭載した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の半導体集積回路は、それぞれデータ信号と選択信号とが入力される複数の基本ユニット回路と、前記複数の基本ユニット回路の出力端子に共通に接続された共通接続配線と、前記共通接続配線に接続され、前記共通信号配線の信号を保持する保持回路と、前記共通接続配線の信号を出力する出力バッファとを有するマルチプレクサが搭載されており、前記基本ユニット回路はそれぞれ、前記データ信号と前記共通接続配線の信号との不一致を検出する不一致検出回路と、前記不一致検出回路が前記データ信号と前記共通接続配線の信号との不一致を検出したときに、前記データ信号の状態にしたがって前記共通接続配線を駆動するトライステートバッファとを具備している。
【００１９】
本発明の半導体記憶回路は、メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの行を選択するローデコーダと、第１の制御信号及びアドレス信号に応じて前記ローデコーダを選択するためのセグメント選択信号を出力するセグメント選択回路と、前記ローデコーダによって選択されたメモリセルアレイの行から読み出される複数ビットの読み出しデータが出力される複数のデータ線と、前記複数のデータ線に読み出されるデータ信号、前記セグメント選択信号及び第２の制御信号が入力され、前記複数のデータ線に対応した数だけ設けられた複数の基本ユニット回路とをそれぞれ含む複数のメモリセグメントと、前記複数の基本ユニット回路のうち対応する列の複数の基本ユニット回路の出力端子が共通に接続された複数の共通接続配線と、前記複数の共通接続配線に接続され、前記共通接続配線の信号を保持する複数の保持回路と、前記複数の共通接続配線の信号を出力する複数の出力バッファとを具備し、前記基本ユニット回路はそれぞれ、前記各データ信号と前記各共通接続配線の信号との不一致を検出する不一致検出回路と、前記不一致検出回路の出力信号、前記データ信号及び前記セグメント選択信号及び前記第２の制御信号が入力され、前記第２の制御信号が非活性状態の時には、前記データ信号と、前記不一致検出回路の出力信号に応じて前記セグメント選択回路の出力信号とを出力し、前記第２の制御信号が活性状態の時には出力を保持するドライブタイミング生成回路と、前記ドライブタイミング生成回路の出力信号を受け、前記第２の制御信号に同期して前記データ信号の状態にしたがって前記各共通接続配線を駆動し、前記第２の制御信号の活性期間にわたって状態を継続し、前記第２の制御信号が非活性状態になると出力がハイインピーダンス状態になるトライステートバッファとを有し、通常動作時には前記セグメント選択信号と前記アドレス信号との組み合わせにより１つのメモリセグメント内の１行分のメモリセルが選択され、１行分のメモリセルからそれぞれ読み出されたデータ信号がそれぞれ対応する基本ユニット回路を経てそれぞれ対応する共通接続配線に出力され、パッケージ後の状態でのバーイン時の動作時には、前記アドレス信号の状態によらずに複数のセグメント信号が同時に活性化され、全てのメモリセグメント内のメモリセルから読み出された複数のデータ信号が前記マルチプレクサを経て前記複数の共通接続配線に対して並列に読み出される。
【発明の効果】
【００２０】
本発明の半導体集積回路及び半導体記憶回路に搭載されたマルチプレクサによれば、例えドライバが多重選択された場合においても共通接続配線上に大電流が流れる事故を防止することが可能になる。
【発明を実施するための最良の形態】
【００２１】
＜第１の実施形態＞
図１は、第１の実施形態に係る非同期型の多対１のマルチプレクサの一例を示す。このマルチプレクサはLSIに搭載されており、複数（本例では４個）の基本ユニット回路２と、各基本ユニット回路２の出力端子がワイヤードオア接続されて共通に接続された共通接続配線１と、共通接続配線１に接続され、その状態を弱く保持する状態保持回路５と、共通接続配線１の状態を受けて出力信号outを生成する出力バッファ６とを具備する。
【００２２】
各基本ユニット回路２は、不一致検出回路3-i(i=0〜3)と、ドライブタイミング制御回路4-i(i=0〜3)と、同期型のトライステートバッファ7-i(i=0〜3)とから構成されている。
【００２３】
不一致検出回路3-i(i=0〜3)は、データ信号datai(i=0〜3)と共通接続配線１の状態との不一致を検出する。ドライブタイミング制御回路4-i(i=0〜3)は、データ信号datai(i=0〜3)と選択信号selectiの状態遷移を受けて共通接続配線１のドライブタイミングを制御する。トライステートバッファ7-i(i=0〜3)は、不一致検出回路3-iの出力信号及びドライブタイミング制御回路4-iの出力信号が共に“１”レベルの時に、データ信号dataiの状態にしたがって共通接続配線１を駆動する。なお、ここで、不一致検出回路3-iが検出するデータ信号dataiと共通接続配線１の状態との不一致とは、トライステートバッファ7-iがデータ信号dataiの状態にしたがって共通接続配線１を駆動した後の共通接続配線１の電位と、トライステートバッファ7-iが駆動する前の共通接続配線１の電位とが、不一致であることをいう。
【００２４】
不一致検出回路3-iは、共通接続配線１の信号を反転するインバータ回路（反転回路）31と、インバータ回路31の出力信号とデータ信号dataiとが入力され、不一致信号mismatchi(i=0〜3)を出力する排他的オア（exclusive OR）回路（排他的論理和回路）32とからなる。不一致検出回路3-iは、共通接続配線１の状態とデータ信号dataiの状態を比較し、不一致の時のみ高電位（“１”レベル）となる不一致信号mismatchiを生成する。
【００２５】
ドライブタイミング生成回路4-iは、選択信号selectiを遅延する遅延回路（delay）41と、遅延回路41の出力信号を反転するインバータ回路（反転回路）42と、インバータ回路42の出力信号と選択信号selectiとが入力されるアンド（AND）回路（論理積回路）43と、データ信号dataiを遅延する遅延回路（delay）44と、遅延回路44の出力信号とデータ信号dataiとが入力される排他的オア回路45と、排他的オア回路45の出力信号と選択信号selectiとが入力されるアンド回路46と、上記両アンド回路43、46の出力信号が入力され、ドライブタイミング信号enbi(i=0〜3)を出力するオア（OR）回路（論理和回路）47とからなる。
【００２６】
ドライブタイミング生成回路4-iは、選択信号selectiの状態が低電位から高電位、すなわち非選択状態から選択状態へ遷移した時から、または、選択信号selectが選択状態にあるデータ信号dataiの状態が遷移した時から、一定の時間のみ高電位となるドライブタイミング信号enbiを生成する。
【００２７】
トライステートバッファ7-iは、不一致検出回路3-iの出力信号mismatchi及びドライブタイミング制御回路4-iの出力信号enbiが入力されるアンド回路（論理積回路）71と、アンド回路71の出力信号を反転するインバータ回路（反転回路）72と、データ信号dataiが入力され、アンド回路71の出力及びインバータ回路72の出力信号に駆動されるCMOSクロックドインバータ（clocked inverter）回路73とからなる。トライステートバッファ7-iは、ドライブタイミング信号enbiと不一致信号mismatchiが共に高電位（活性状態）の時に、データ信号dataiにしたがって共通接続配線１を駆動する。なお、以下では、データ信号dataiの状態を、高電位のときを“１”状態、低電位のときを“０”状態として説明する。また、共通接続配線１には、データ信号dataiがCMOSクロックドインバータ回路73により反転された信号が出力される。つまり、共通接続線１の電位と状態の関係は負論理となっている。このため、以下では、共通信号配線１の状態を、高電位のときを “０”状態、低電位のときを“１”状態として説明する。
【００２８】
図２は、図１に示したマルチプレクサの動作例を示す波形図である。図１に示した非同期型のマルチプレクサは、動作タイミングを制御するクロック信号を必要としない。そして、共通接続配線１の状態と選択信号selectiにより選択されたデータ信号datai（一部のdata0、data1のみ示す）の状態が比較され、両者が異なる場合にのみ、トライステートバッファ7-iにより共通接続配線１がドライブされ、それ以外の時はトライステートバッファ7-iの出力がハイインピーダンス状態に保持される。共通接続配線１の状態は出力バッファ６から出力信号outとして出力される。つまり、選択信号selectiが高電位（活性、すなわち選択状態）であるデータ信号dataiの状態が出力信号outとして出力される。
【００２９】
次に、図２中に示す動作例を、複数の期間phase0-0〜phase7-1に分けて説明する。まず、phase0-0において、第１の選択信号select0が非選択状態から選択状態へ遷移する場合を考える。この時、選択信号select0と、選択信号select0が遅延回路41により遅延された後にインバータ回路42により反転された遅延反転選択信号がアンド回路43に入力されることで、一定時間高電位となるパルス信号が生成される。このパルス信号はオア回路47を経て、ドライブタイミング制御信号enb0となる。同時に、不一致検出回路3-0では、共通接続配線１の状態とデータ信号data0とに応じて不一致信号mismatch0が生成される。共通接続配線１は高電位、すなわち“０”状態であり、データ信号data0は高電位、すなわち“１”状態であるので、不一致信号mismatch0は高電位、すなわち不一致状態となる。トライステートバッファ7-0は、データ信号data0を受け、タイミング制御信号enb0及び不一致信号mismatch0が共に高電位である期間、共通接続配線１を低電位、すなわち“１”状態へ駆動する。最終的に、共通接続配線１の低電位を受けて出力信号outは高電位、すなわち“１”状態へ変化する。
【００３０】
その後、phase0-1において、データ信号data0が“１”状態であるのに対して、共通接続配線１が“１”状態になるので、不一致信号mismatch0は低電位状態、すなわち一致状態となる。この状態変化を受けてトライステートバッファ7-0はハイインピーダンス状態、すなわち共通接続配線１を駆動していない状態となる。この時、共通接続配線１は状態保持回路５により低電位に保持され、出力信号outは“１”状態に保持される。
【００３１】
次に、phase1-0において、第１の選択信号select0が選択状態を継続しながら、データ信号data0が高電位から低電位、つまり、“１”状態から“０”状態へ遷移した場合を考える。この時、データ信号data0が入力される遅延回路44と排他的オア回路45により構成されるパルス生成回路が動作し、一定時間高電位となるパルス信号が生成される。このパルス信号は、アンド回路46で選択信号select0とのアンド論理がとられた後、オア回路47を経てドライブタイミング信号enb0となる。同時に、不一致検出回路3-0は、共通接続配線１の状態とデータ信号data0を受け、不一致信号mismatch0を生成している。共通接続配線１は低電位、すなわち“１”状態であり、データ信号data0は低電位、すなわち“０”状態であるので、不一致信号mismatch0は高電位、すなわち不一致状態となる。トライステートバッファ7-0は、データ信号data0を受け、タイミング制御信号enb0及び不一致信号mismatch0が共に高電位である期間、共通接続配線１を高電位、すなわち“０”状態へ駆動する。最終的に、共通接続配線１の高電位を受け、出力信号outは低電位、すなわち“０”状態に変化する。
【００３２】
その後、phase1-1において、データ信号data0が“０”状態であるのに対して、共通接続配線１も“０”状態になるので、不一致信号mismatch0は低電位状態、すなわち一致状態となる。この状態変化を受けて、トライステートバッファ7-0はハイインピーダンス状態、すなわち共通接続配線１を駆動しない状態となる。この時、共通接続配線１は状態保持回路５により低電位に保持され、同時に、出力信号outは“０”状態を保持する。
【００３３】
次に、phase2-0において、第１の選択信号select0が選択状態を継続しながら、データ信号data0が低電位から高電位、つまり、“０”状態から“１”状態へ遷移する場合の動作は、前述のphase1-0の動作と比べて、データの状態が異なるだけで、動作は同様なので説明を省略する。出力信号outは“１”状態へ変化する。
【００３４】
その後、phase2-1において、データ信号data0が“１”状態であるのに対して、共通接続配線１も“１”状態になるので、不一致信号mismatch0は低電位状態、すなわち一致状態となる。この状態変化を受けて、トライステートバッファ7-0はハイインピーダンス状態、すなわち共通接続配線１を駆動しない状態となる。この時、共通接続配線１は状態保持回路５により低電位に保持され、同時に、出力信号outは“１”状態を保持する。
【００３５】
上記したphase0-0からphase2-1の期間、他の選択信号select1、select2、select3が低電位を保持し続けるので、他のトライステートバッファ7-1、7-2、7-3はハイインピーダンス状態となる。したがって、共通接続配線１には配線寄生容量に対する充放電以外の電流が流れることはない。
【００３６】
続いて、phase3において、第１の選択信号線select0が選択状態から非選択状態へ移る場合は、ドライブタイミング制御信号enb0が低電位を保持し続けるので、共通接続配線１及び出力信号outは変化せず、“１”状態を保持する。
【００３７】
次に、phase4-0において、第２の選択信号select1が非選択状態から選択状態へ遷移した場合の動作を考える。第２の選択信号select1の変化を受けて、ドライブタイミング制御信号enb1が一定期間高電位となる。同時に、不一致検出回路3-1は、共通接続配線１の状態とデータ信号data1とに基づいて不一致信号mismatch1を生成する。一方、共通接続配線１は、低電位、すなわち“１”状態であり、データ信号data1は高電位、すなわち“１”状態であるので、不一致信号mismatch1は低電位、すなわち一致状態となる。トライステートバッファ7-1は、不一致信号mismatch1が低電位であるので、ハイインピーダンス状態を維持する。結局、出力信号outは高電位、すなわち“１”状態を保持する。
【００３８】
このように、選択されたデータ信号の状態と共通接続配線の状態が同じならば、共通接続配線の状態は変化しない。つまり、出力信号outの状態が保持されることにより、所望の状態となる。
【００３９】
次に、phase5-0において、第２の選択信号select1が選択状態を継続しながら、データ信号data1が高電位から低電位、つまり、“１”状態から“０”状態へ遷移する。この場合の動作は、前述のphase1-0において第１の選択信号select0が選択状態を維持しながら第１のデータ信号data0が“１”状態から“０”状態へ遷移した場合の動作と同じであるので、説明を省略する。この動作により、出力信号outは低電位、すなわち“０”状態に変化する。
【００４０】
次に、phase6-0において、第２の選択信号select1が選択状態を保持しつつ、第１の選択信号線select0が非選択状態から選択状態へ遷移する場合を考える。この時、複数の選択信号（select0、select1）により、異なるデータ信号（data0、data1）が選択されることになる。この場合、従来のトライステート型マルチプレクサでは内部に短絡電流が流れ、危険な状態である。しかし、以下に述べるように、本実施形態のマルチプレクサではその危険が回避される。
【００４１】
すなわち、第１の信号線select0が非選択状態から選択状態に遷移したことを受け、ドライブタイミング制御回路4-0が動作し、ドライブタイミング信号enb0が一定期間高電位となる。第１のデータ信号data0の状態が高電位、すなわち“１”状態であるのに対して、共通接続配線１は高電位、すなわち“０”状態である。これらを受けて、第１の不一致検出回路3-0の不一致信号mismatch0は高電位、すなわち不一致状態となる。第１のトライステートバッファ7-0は、ドライブタイミング制御信号enb0と不一致信号mismatch0が共に高電位である期間、共通接続配線１を低電位、すなわち“１”状態へ駆動する。この時、第２の選択信号select1と第２のデータ信号data1は共に状態を保持しているので、第２のドライブタイミング制御回路4-1のドライブタイミング信号enb0は低電位を維持する。
【００４２】
これにより、動作が制御される第２のトライステートバッファ7-1は、ハイインピーダンス状態を維持するので、共通接続配線１には短絡電流が流れない。
【００４３】
最後に、複数の選択信号（select0、select1）がほぼ同時か、第２の選択信号select1にやや遅れて第１の選択信号select0が、非選択状態から選択状態へ遷移する場合を考える。phase7-0に示すように、それぞれ選択されるデータ信号（data0、data1）が互いに異なる状態の場合には、複数のトライステートバッファ7-0、7-1が同時に活性化され、互いに異なる状態へ共通接続配線１を駆動するので、共通接続配線１の状態が不定となり、出力信号outも不定となる。回路動作上好ましい状態ではないが、多重選択という違反入力であるので、出力が一意に決まらないというのは正しい結果であるとも言える。また、この時、共通接続配線１に短絡電流が流れる。しかし、遅延回路41、44の遅延時間を共通接続配線１の状態遷移時間と同程度に設定することにより、短絡電流により生じる素子や配線の劣化という危険が十分に防止できる。
【００４４】
上記したように第１の実施形態に係る非同期型のマルチプレクサによれば、プリチャージ動作を必要としないので、高速サイクル動作が可能になる。
【００４５】
＜第２の実施形態＞
図３は、第２の実施形態に係る非同期型のマルチプレクサの一例を示す。このマルチプレクサは、図１を参照して前述した第１の実施形態のマルチプレクサと比べて、トライステートバッファ7-i内のドライブタイミング生成回路4-iの回路構成が異なり、その他は同じであるので図１中と対応する箇所には同一符号を付している。
【００４６】
ドライブタイミング生成回路4-iは、図１を参照して前述したドライブタイミング生成回路4-iと比べて、遅延回路44、排他的オア回路45、アンド回路46及びオア回路47が省略され、アンド回路43の出力信号がドライブタイミング信号enbiとして用いられている点が異なる。このような構成のドライブタイミング生成回路4-iは、選択信号selectiの状態が低電位から高電位、すなわち非選択状態から選択状態へ遷移した時から一定の時間のみ高電位となるドライブタイミング信号enbiを生成する。
【００４７】
図４は、図３に示したマルチプレクサの動作例を示す波形図である。なお、図４中には、第１の実施形態のマルチプレクサの動作波形を対比のために破線で示している。第２の実施形態のマルチプレクサの動作は、図２を参照して前述した第１の実施形態のマルチプレクサの動作はほぼ同様であるので、詳細な説明は省略し、両者の動作が異なる部分にのみ以下に説明する。
【００４８】
図３に示した非同期型のマルチプレクサは、動作タイミングを制御するクロック信号を必要としない。但し、選択信号selectiが低電位から高電位へ遷移する時、すなわち非選択状態から選択状態へ遷移する時、選択されたデータ信号datai（図では一部のdata0、data1のみ示す）の状態を出力バッファ６から出力信号outとして出力する。つまり、選択信号selectiが高電位、すなわち選択状態であるデータ信号dataiの状態が出力ノードに出力信号outとして出力される。
【００４９】
次に、図４中に示す動作例を、複数の期間phase0-0〜phase7-1に分けて説明する。図４中、phase0-0、phase4-0、phase6-0に示すように、選択信号select0〜select3の何れか１つが低電位から高電位、すなわち、非選択状態から選択状態へ遷移する場合の動作は、第１の実施形態と同様である。
【００５０】
選択信号select0〜select3が遷移する時から一定時間の間、それぞれ対応するドライブタイミング制御信号enbi（図では一部のenb0、enb1のみ示す）が高電位、すなわち、活性化状態となる。この動作と並行して、不一致検出回路3-iは、共通接続配線１の状態とそれぞれのデータ信号datai（図では一部のdata0、data1のみ示す）の状態を比較して、不一致信号mismatchi（図では一部のmismatch0、mismatch1のみ示す）を生成している。
【００５１】
トライステートバッファ７-iは、対応するドライブタイミング制御信号enbiと不一致信号mismatchiとが共に高電位となる期間、共通接続配線１を駆動する。この共通接続配線１の状態を受けて、出力信号outは、選択信号selectiにより選択されたデータ信号dataiの状態となる。
【００５２】
一方、phase1-0、phase2-0、phase5-0に示すように、選択信号selectiが高電位の時、すなわち、選択状態を維持中にデータ信号dataiが遷移する場合の動作は、第１の実施形態の動作とは異なる。第２の実施形態の場合、ドライブタイミング制御回路4-i内にデータ信号dataiの状態遷移を検知する回路が含まれていない。つまり、データ信号dataiの状態が遷移してもドライブタイミング制御信号enbiは低電位を維持、すなわち、非活性状態を持続する。したがって、何れのトライステートバッファ7-iも活性化されることなく、共通接続配線１の状態は状態保持回路５によって保持される。結局、データ信号dataiの遷移するタイミングでは、出力信号outの状態は変化しない。なお、上記したphase0-0、phase4-0、phase6-0、phase1-0、phase2-0、phase5-0以外の残りのphase3、phase7-0などにおける動作は、第１の実施形態と同様である。
【００５３】
上記した第２の実施形態は特殊なタイミング制御を伴う非同期マルチプレクサを示したが、選択信号selectiの仕様については様々な変更が考えられる。また、基本ユニット回路２の個数に関しても、２個以上ならば幾つでもよい。
【００５４】
さらに、第１及び第２の実施形態では、共通接続配線１の電位と状態の関係は負論理となっていたが、内部の論理回路の構成を変更することにより、正論理を採用することもできる。同様に、不一致検出回路3-i、ドライブタイミング制御回路4-i、トライステートバッファ7-i、状態保持回路５、出力バッファ６の具体的な回路構成は様々なものが考えられる。
【００５５】
＜第３の実施形態＞
図５は、第３の実施形態に係る同期型のマルチプレクサの一例を示す。このマルチプレクサは、データ信号dataiと選択信号selectiとが入力される４つの基本ユニット回路２と、４つの基本ユニット回路２の出力端子が共通に接続された共通接続配線１と、共通接続配線１の状態を弱く保持する状態保持回路５と、共通接続配線１の状態を受け、出力信号を生成する出力バッファ６とからなる。
【００５６】
各基本ユニット回路２には、動作タイミングを制御するクロック信号clockが共通に入力される。各基本ユニット回路２は、不一致検出回路3-iとドライブタイミング生成回路4-iと、同期型のトライステートバッファ7-Iiとからなり、データ信号dataiと選択信号selectiとが入力され、選択信号selectiが高電位、すなわち選択状態であるデータ信号dataiの状態を、クロック信号clockに同期して共通接続配線１に出力する。
【００５７】
不一致検出回路3-iは、共通接続配線１の信号を遅延する遅延回路(delay)31と、この遅延回路31の出力信号とデータ信号dataiとが入力され、不一致信号mismatchiを出力する排他的オア回路32とからなる。不一致検出回路3-iは、共通接続配線１の状態とデータ信号dataiの状態を比較し、不一致の時のみ高電位となる不一致信号mismatchiを生成する。遅延回路31は、クロック信号clockに対する共通接続配線１のホールド余裕を得る役割を担う。
【００５８】
ドライブタイミング生成回路4-iは、選択信号selectiと不一致検出回路3-iの出力信号mismatchiとが入力されるアンド回路48と、データ信号dataiとアンド回路48の出力信号とが入力され、クロック信号clockにより駆動される２つのＤ型ラッチ回路491、492とにより構成されている。ドライブタイミング生成回路4-iは、クロック信号clockが低電位の時には、入力信号の状態を出力し、クロック信号clockが高電位の時には、出力を保持する。この場合、一方のＤ型ラッチ回路491は、データ信号dataiを中継し、他方のＤ型ラッチ回路492は不一致信号mismatchiを中継してドライブタイミング信号enbiを出力する。
【００５９】
トライステートバッファ7-iは、２つのＤ型ラッチ回路491、492の出力信号とクロック信号clockとが入力されるアンド回路74と、Ｄ型ラッチ回路491の出力信号の反転信号、Ｄ型ラッチ回路492の出力信号及びクロック信号clockとが入力されるアンド回路75と、これらの２つのアンド回路74、75の各出力信号がゲートに入力されるPMOSFET 76及びNMOSFET 77とからなる。
【００６０】
トライステートバッファ7-iは、クロック信号clockが低電位から高電位へ遷移する際の選択信号selectiと不一致信号mismatchiが共に高電位、すなわち、活性状態である場合には、その時のデータ信号dataiの状態にしたがって共通接続配線１を駆動する。一方、選択信号selectiと不一致信号mismatchiの何れか一方または両方が低電位であるトライステートバッファ7-iは、出力がハイインピーダンス状態となる。これらのトライステートバッファ7-iの状態は、クロック信号clockが高電位の期間、例えデータ信号dataiや選択信号selectiや共通接続配線１の状態が変化しても、維持される。クロック信号clockが低電位になると、全てのトライステートバッファ7-iの出力状態はハイインピーダンス状態となる。この時、状態保持回路５は、共通接続配線１の状態を保持し、出力信号outが不必要に遷移することを防いでいる。
【００６１】
図６は、図５に示したマルチプレクサの動作例を示す波形図である。まず、phase0-0、phase2-0、phase6-0に示すように、クロック信号clockが高電位へ遷移する際、第１の選択信号select0が高電位、すなわち選択状態であり、第１のデータ信号data0が高電位、すなわち“１”状態であり、共通接続配線１の状態が低電位、すなわち“０”状態である場合を考える。この時、第１のデータ信号data0と共通接続配線１の状態は不一致状態であるので、不一致信号mismatch0は高電位、すなわち、不一致状態となっている。不一致信号mismatch0と第１の選択信号select0が入力されるアンド回路48の出力は、クロック信号clockによって制御される第２のＤ型ラッチ回路492を経てドライブタイミング制御信号enb0となって第１のトライステートバッファ7-0へ入力される。一方、第１のデータ信号data0も第１のＤ型ラッチ回路491を経て第１のトライステートバッファ7-0へ入力される。そして、第１のＤ型ラッチ回路491でラッチされた信号（第１のデータ信号data0）は、クロック信号clockが低電位の期間に第１のトライステートバッファ7-0へ伝達され、クロック信号clockが高電位へ遷移する際に状態が確定し、その後、クロック信号clockが高電位である期間、高電位に保持される。
【００６２】
つまり、第１のトライステートバッファ7-0は、クロック信号clockが高電位である期間、共通接続配線１を高電位へ駆動する。この時、他のトライステートバッファ7-1、7-2、7-3は、それぞれ対応する選択信号select1、select2、select3が低電位であるので、ハイインピーダンス状態となる。したがって、共通接続配線１は高電位へ遷移し、それを受けて出力信号outは高電位、すなわち“１”状態となる。
【００６３】
次に、phase1-0に示すように、クロック信号clockが高電位へ遷移する際、第１の選択信号select0が高電位、すなわち選択状態であり、第１のデータ信号data0が低電位、すなわち“０”状態であり、共通接続配線１の状態が高電位、すなわち“１”状態である場合を考える。この時の動作は、共通接続配線１が低電位へ駆動される以外、前述したphase0-0、phase2-0、phase6-0における動作と同様である。その結果、出力信号outは低電位、すなわち“０”状態となる。
【００６４】
また、phase5-0に示すように、クロック信号clockが高電位へ遷移する際、第２の選択信号select1が高電位、すなわち選択状態であり、第２のデータ信号data1が低電位、すなわち“０”状態であり、共通接続配線１の状態が高電位、すなわち“１”状態である場合を考える。この時の動作は、第２のトライステートバッファ7-1が動作する以外、前述したphase1-0における動作と同様である。その結果、出力信号outは低電位、すなわち“０”状態となる。
【００６５】
なお、phase0-1、phase1-1、phase2-1、phase3-1、phase4-1、phase5-1、phase6-1、phase7-1に示すように、クロック信号clockが低電位の期間は、データ信号datai及び選択信号selectiの状態に関わらず、全てのトライステートバッファ7-iはハイインピーダンス状態となる。したがって、共通接続配線１は、状態保持回路５によって以前の状態に保持され、出力信号outも以前の状態に保持される。
【００６６】
次に、phase4-0に示すように、クロック信号clockが高電位へ遷移する際、第２の選択信号select1が高電位、すなわち選択状態であり、第２のデータ信号data1が高電位、すなわち“１”状態であり、共通接続配線１の状態が高電位、すなわち“１”状態である場合を考える。この時の動作は、本発明の特徴の一つである。第２のデータ信号data1と共通接続配線１の状態は一致しているので、第２の不一致信号mismatch1は低電位、すなわち一致状態となっている。第２の不一致信号mismatch1と第２の選択信号select1のアンド論理の結果は、クロック信号clockによって制御される第２のＤ型ラッチ回路492を経て、ドライブタイミング制御信号enb1となって、第２のトライステートバッファ7-1へ入力されている。ここで、第２のドライブタイミング制御信号enb1は低電位、すなわち非活性状態であるので、第２のトライステートバッファ7-1は、第２のデータ信号data1とクロック信号clockの状態に拘らず、ハイインピーダンス状態となる。また、他のトライステートバッファ7-0、7-2、7-3も、それぞれの選択信号select0、select2、select3が低電位、すなわち非選択状態であるので、ハイインピーダンス状態となる。共通接続配線１に接続された全てのトライステートバッファはハイインピーダンス状態であるので、状態保持回路５により、共通接続配線１の状態が以前の高電位（“１”状態）のまま保持される。その結果、出力信号outも“１”状態が保持されるが、これは、選択された第２のデータ信号data1が高電位、すなわち“１”状態であり、所望の結果である。つまり、本実施形態では、選択されたデータ信号dataと出力信号outの結果が一致している場合には、全てのトライステートバッファ7-Iがハイインピーダンス状態となることにより、以前の出力信号outの状態が保持される。
【００６７】
最後に、phase7-0に示すように、クロック信号clockが高電位へ遷移する際、第１の選択信号select0と第２の選択信号select1が共に高電位、すなわち多重選択状態であり、第１のデータ信号data0が高電位であり、第２のデータ信号data1が低電位である、すなわち互いに異なる状態である場合を考える。この時、共通接続配線１は高電位であり、第１のデータ線data0と状態が一致している。したがって、前述したphase4-0のように、選択されたデータ信号dataと出力信号outの結果が一致している場合と同様な動作となり、第１のトライステートバッファ7-0はハイインピーダンス状態となる。一方、第２の不一致信号mismatch1は高電位、すなわち不一致状態となり、これを受けて、第２のドライブタイミング制御信号enb1が高電位、すなわち活性化状態となり、さらに、これを受けて、第２のトライステートバッファ7-1が共通接続配線１を低電位へ駆動する。
【００６８】
上記したように第３の実施形態に係るマルチプレクサによれば、プリチャージ動作を必要としないので、高速サイクル動作が可能になる。また、如何なる多重選択状態においても、回路内部に短絡電流が流れることはなく、過剰電流による素子や配線の劣化という危険が防止できる。さらに、多重選択時の出力信号outの状態が一意に定まるという利点がある。多重選択時において、出力信号outと選択された全てのデータ信号dataiの状態が同じであるならば、出力信号outの状態は保持され、１つでも状態が異なるデータ信号dataiが存在すれば、出力信号outの状態は反転する。
【００６９】
＜第４の実施形態＞
図７は、第４の実施形態に係る半導体記憶装置例えばDRAM（Dynamic Random Access Memory）の一部の構成を示す。このDRAMは、図５を参照して前述した第３の実施形態に係るマルチプレクサを読み出しデータ回路に適用したものであり、図５中と対応する箇所には同じ符号を付し、その説明は省略する。
【００７０】
図７に示すDRAMは、複数（本例では４個）のメモリセグメント11を有している。各メモリセグメント11は、複数のメモリセル14が行列状に配置されたメモリセルアレイ(memory cell array)12と、セグメント選択用のアドレス信号address及びバーイン信号burn-inが入力され、セグメント選択信号segment selectiを出力するセグメント選択回路15と、セグメント選択信号segment selectiとメモリセルのアドレス信号addressとが入力され、メモリセルアレイ12の行を選択するローデコーダ(row decoder)13と、ローデコーダ13によって選択された１行分のメモリセル14から読み出される複数ビットのデータ信号datai-j（i=0〜3、j=0〜n、ただしｎは正の整数）が出力される複数のデータ線16と、各データ線16にそれぞれ接続された複数の基本ユニット回路２を有する。
【００７１】
各メモリセグメント11毎に設けられた複数の基本ユニット回路２のうち、対応する列の複数の基本ユニット回路２（本例ではそれぞれ４個）の出力ノードは複数の共通接続配線１のそれぞれに接続されている。この場合、各共通接続配線１は、複数のメモリセグメント11に共通に配設されており、各共通接続配線１にそれぞれ対応して、読み出し制御信号readにより駆動される同期型のマルチプレクサが設けられている。換言すれば、マルチプレクサの複数の基本ユニット回路２が複数のメモリセグメント11に分散されて配置されている。
【００７２】
各セグメント選択回路15は、セグメント選択用のアドレス信号addressが入力されるアンド回路151と、このアンド回路151の出力信号とバーイン信号burn-inとが入力されるオア回路152とから構成されている。
【００７３】
ここで、上記DRAMの通常使用時の動作について説明する。まず、通常使用状態ではバーイン信号burn-inが低電位に固定される。次に、アクセスするメモリセルのアドレス信号addressが与えられる。アドレス信号addressは複数ビットの信号からなり、上位２ビットのアドレス信号の組み合わせに応じて４つのメモリセグメント11のうちの１つが選択される。セグメント選択信号segment selectiとアドレス信号addressの下位の数ビットの信号がローデコーダ13に入力され、これらの組み合わせに応じて、行列状に配置された複数のメモリセル14のうち１行分のメモリセルが選択される。選択された１行分のメモリセル14から複数のデータ線16にデータ信号datai-jが読み出され、複数の基本ユニット回路２内の不一致検出回路3-i、ドライブタイミング制御回路4-i、トライステートバッファ7-iを経て、複数の共通接続配線１に出力される。さらに、状態保持回路５と出力バッファ６を介して出力信号outが読み出される。その動作は、図６を参照して前述した第３の実施形態と同じであるので、説明は省略する。
【００７４】
次に、上記DRAMのパッケージ後の状態でのバーイン時の動作について説明する。半導体記憶装置のバーインとは、製造の最終工程で実施されるテストの１種であり、通常使用条件よりも高電圧及び高温条件の下で半導体記憶装置を動作させ、装置内に内在する偶発不良の状態を悪化させる工程を有する。バーインを実施することにより、偶発不良が内在する半導体記憶装置は通常動作が不安定となり、それを最終出荷テストにて検出して、排除することによって、製品の品質を確保することができる。バーインを行う主な目的は、回路素子や配線に電気的ストレスを与えることである。半導体記憶装置では、メモリセルに如何に効率的なストレスを与えることができるかが重要である。メモリセルアレイを取り巻く周辺回路は、１回のアクセス動作、もしくは、少なくとも数回のアクセス動作のうち一度は電気的ストレスを受ける。これに対し、行列状に配置されているメモリセルは数千回のアクセスに１度の電気的ストレスを受けるに留まる。そこで、メモリセルにできるだけ多くの電気的ストレスを与えるため、メモリセグメントを複数同時に活性化する手法が採用されている。本実施形態のDRAMでは、それを実現するために、バーイン信号burn-inが入力される。
【００７５】
バーイン信号burn-inを高電位にすることにより、アドレス信号addressの状態によらず、全てのメモリセグメント11が選択される。つまり、バーイン動作においては、複数のメモリセグメント11のメモリセルから読み出されたデータが一度に読み出される。ここで、一度に読み出される複数のデータが互いに異なる場合が考えられる。例えば、偶発不良の存在による読み出しデータの固定不良や、宇宙線の影響による記憶データのソフトエラーが原因となり得る。この時、複数の読み出しデータが１つの共通接続配線１上で衝突し、共通接続配線１を介して短絡電流が流れ、素子や配線に必要以上のストレスを与えることになる。特にバーインは高電圧電源及び高温環境で実施されるため、問題は深刻である。また、そのような短絡現象が同時に複数の共通接続配線１やLSIで発生した場合、高価なバーイン装置を破壊する危険もある。
【００７６】
上記したように第４の実施形態のDRAMに搭載された同期型のマルチプレクサによれば、プリチャージ動作を必要としないので、高速サイクル動作が可能になる。また、如何なる場合においても、複数の基本ユニット回路２が共通に接続された共通接続配線１上で短絡電流が流れることがないので、素子や配線に必要以上のストレスを与えたり、高価なバーイン装置を破壊するような危険が回避できる。
【００７７】
＜第５の実施形態＞
図８は、第５の実施形態に係る半導体記憶装置、例えばDRAMの一例の一部を示す。このDRAMは、図７を参照して前述した第４の実施形態のDRAMを発展させ、複数のメモリセグメント11の並列テストに応用した例を示す。
【００７８】
本発明に係るマルチプレクサは、多重選択状態の時、共通接続配線１の状態に対して、全てのデータが同一状態ならば共通接続配線１は以前の状態を保持し、異なるデータが１つでも存在すれば共通接続配線１は状態が反転するという特性を積極的に利用したものである。このDRAMは、図７を参照して前述したDRAMと比べて、期待値書き込み用の複数の基本ユニット回路2-4が新たに付加された点、バーイン信号burn-inに代えてテスト信号testが用いられる点が異なり、その他は同じであるので図７中と同一符号を付している。期待値書き込み用の基本ユニット回路2-4は、各メモリセルアレイ12の１行分のメモリセルに対応した数、つまりｊ個設けられている。
【００７９】
ｊ個の期待値書き込み用の基本ユニット回路2-4の出力ノードは、他の基本ユニット回路2-0、2-3と同様に、メモリセルアレイ12の対応する列の共通接続配線１に接続されている。期待値書き込み用の各基本ユニット回路2-4は、他の基本ユニット回路２と同様に構成されており、不一致検出回路3-4と、ドライブタイミング制御回路4-4と、トライステートバッファ7-4とから構成されている。但し、期待値書き込み用の基本ユニット回路2-4には、データ信号datai-jの代わりに期待値データ信号expectが排他的オア回路32に入力され、読み出し信号readの代わりに期待値書き込み用の制御信号（プリセット信号）pre-setが２つのＤ型ラッチ回路491、492に入力される。
【００８０】
図９は、図８のDRAMにおける複数のメモリセグメントの並列テストの方法の一例を示すフローチャートである。まず、テスト信号testが高電位に設定される。これにより、４つのメモリセグメント11が同時に選択される。次に、各データの読み出し期待値データ信号expectが設定され、期待値書き込み制御信号pre-setが高電位にされた後、再び低電位に戻される。これで、読み出し期待値データ信号expectによる共通接続配線１の設定が完了する。次に、アドレス信号addressとして、アクセスするメモリセル14のローアドレスが設定される。予め、テスト信号testによって全てのメモリセグメント11が同時に選択されているので、アドレス信号addressのうちでメモリセグメント11を選択する上位２ビットは無効である。この状態で、読み出し信号readが高電位されると、読み出されたメモリセル14のデータと、予め共通接続配線１に設定された読み出し期待値データ信号expectによるデータとが各基本ユニット回路2-0〜2-3で比較される。そして、読み出された複数のメモリセル14の全てのデータが、予め共通接続配線１に設定された読み出し期待値と同一ならば出力信号outは期待した値となり、１つでも異なる場合には出力信号outは反転状態となる。
【００８１】
すなわち、本実施形態によって、DRAM中の複数のメモリセグメント11のメモリセル14に対して、並列テストを実施することが可能となり、テスト時間の短縮が可能となる。
【００８２】
＜第６の実施形態＞
図１０は、第６の実施形態に係るマルチプレクサの一例を示す。このマルチプレクサは、図５を参照して前述した第３の実施形態のマルチプレクサの基本ユニット回路２を変更したものである。
【００８３】
図１０中の各基本ユニット回路２の構成は、図５に示した基本ユニット回路２の構成と比べて、不一致検出回路3-i、ドライブタイミング制御回路4-i、トライステートバッファ7-iの３つの回路は、論理変換によって渾然一体となっており、区別ができない。なお、図１０において、101、102はＤ型ラッチ回路である。図１０中の各基本ユニット回路２の動作は、図５に示した基本ユニット回路２の動作と等価である。
【００８４】
この実施形態のように、基本ユニット回路２の実現には様々な形態が考えられるものであり、各実施形態に係るマルチプレクサの要点は、図１１に示すような真理値表を実現する基本ユニット回路２を用意し、その出力ノードを１つの共通接続配線１に接続することにある。
【００８５】
＜第７の実施形態＞
図１２は、第７の実施形態に係る同期型のマルチプレクサの一例を示す。このマルチプレクサは、図１０を参照して前述した第６の実施形態のマルチプレクサをさらに変形したものであり、各基本ユニット回路２において、Ｄ型ラッチ回路として、101、102の他に101a、102aが新しく加えられ、第６の実施形態に対して２倍の数のＤ型ラッチ回路が設けられている。新しく加えられたＤ型ラッチ回路101a、102aは、クロック信号clockが高電位から低電位に遷移する際のデータ信号dataiと選択信号selectiの状態を捕らえ、クロック信号clockが低電位である期間、状態を保持する。
【００８６】
図１３は、図１２に示したマルチプレクサの動作例を示す波形図である。この動作例は、図６を参照して前述した第３の実施形態のマルチプレクサの動作例と同様であるので、説明を省略する。
【００８７】
図１２中に示す各基本ユニット回路２において、選択信号selectiとデータ信号dataiと共通接続配線１の電位とから出力ノードqiの状態を求める論理は、図１１に示した真理値表に記載されたものと同じである。
【００８８】
上記したように第７の実施形態の同期型のマルチプレクサによれば、プリチャージ動作を必要としないので、高速サイクル動作が可能になる。しかも、クロック信号clockのライズエッジ（立上がり）とフォールエッジ（立下がり）の両方で出力信号outの状態が変化するダブルデータレート（DDR）動作を実現することができるので、外部システムがDDR動作を採用しているシステムで使用されるDRAMに適用することが容易になる。
【００８９】
なお、本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。例えば、以上の実施形態においては、半導体記憶装置としてDRAMを例に挙げて説明したが、半導体記憶装置はDRAMに限られない。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態に係る非同期型のマルチプレクサの一例を示す回路図。
【図２】図１に示したマルチプレクサの動作例を示す波形図。
【図３】第２の実施形態に係る非同期型のマルチプレクサの一例を示す回路図。
【図４】図３に示したマルチプレクサの動作例を示す波形図。
【図５】第３の実施形態に係る同期型のマルチプレクサの一例を示す回路図。
【図６】図５に示したマルチプレクサの動作例を示す波形図。
【図７】第４の実施形態に係るマルチプレクサを使用した半導体記憶装置の一例の一部を示す回路図。
【図８】第５の実施形態に係るマルチプレクサを使用した半導体記憶装置の一例の一部を示す回路図。
【図９】図８の半導体記憶装置における複数のメモリセグメントの並列テストの方法の一例を示すフローチャート。
【図１０】第６の実施形態に係るマルチプレクサの一例を示す回路図。
【図１１】各実施形態に係るマルチプレクサの基本ユニット回路の動作を表わす真理値表を示す図。
【図１２】第７の実施形態に係るマルチプレクサの一例を示す回路図。
【図１３】図１２に示したマルチプレクサの動作例を示す波形図。
【図１４】従来のマルチプレクサの一例を示す回路図。
【図１５】図１４に示したマルチプレクサの動作例を示すタイミング図。
【図１６】従来の多対１マルチプレクサの一例を示す回路図。
【図１７】図１６に示したマルチプレクサの動作例を示すタイミング図。
【符号の説明】
【００９１】
１…共通接続配線、2-i…基本ユニット回路、3-i…不一致検出回路、4-i…ドライブタイミング制御回路、５…状態保持回路、６…出力バッファ、7-i…トライステートバッファ、11…メモリセグメント、12…メモリセルアレイ、13…ローデコーダ、14…メモリセル、15…セグメント選択回路。
【図１】
2005274306.tif 000003
【図２】
2005274306.tif 000004
【図３】
2005274306.tif 000005
【図４】
2005274306.tif 000006
【図５】
2005274306.tif 000007
【図６】
2005274306.tif 000008
【図７】
2005274306.tif 000009
【図８】
2005274306.tif 000010
【図９】
2005274306.tif 000011
【図１０】
2005274306.tif 000012
【図１１】
2005274306.tif 000013
【図１２】
2005274306.tif 000014
【図１３】
2005274306.tif 000015
【図１４】
2005274306.tif 000016
【図１５】
2005274306.tif 000017
【図１６】
2005274306.tif 000018
【図１７】
2005274306.tif 000019
【手続補正書】
【提出日】平成16年11月30日(2004.11.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれデータ信号と選択信号とが入力される複数の基本ユニット回路と、
前記複数の基本ユニット回路の出力端子に共通に接続された共通接続配線と、
前記共通接続配線の信号を出力する出力バッファとを有するマルチプレクサ回路が搭載されており、
前記基本ユニット回路はそれぞれ、
前記データ信号と前記共通接続配線の信号との不一致を検出する不一致検出回路と、
前記不一致検出回路が前記データ信号と前記共通接続配線の信号との不一致を検出したときに、前記データ信号の状態にしたがって前記共通接続配線を駆動するトライステートバッファとを具備したことを特徴とする半導体集積回路。
【請求項２】
前記共通接続配線に接続され、前記共通接続配線の信号を保持する保持回路をさらに具備したことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記基本ユニット回路はそれぞれ、
前記選択信号の状態遷移を受けて前記共通接続配線のドライブタイミングを制御するドライブタイミング制御回路をさらに有し、
前記トライステートバッファは、前記不一致検出回路の出力信号及び前記ドライブタイミング制御回路の出力信号が共に活性状態の時に、前記データ信号の状態にしたがって前記共通接続配線を駆動することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記ドライブタイミング制御回路は、前記選択信号の状態遷移とともに、前記データ信号の状態遷移を受けて前記共通接続配線のドライブタイミングを制御する請求項３記載の半導体集積回路。
【請求項５】
前記不一致検出回路は、
前記共通接続配線に接続され、前記共通接続配線の信号を反転する第１の反転回路と、
前記データ信号と上記第１の反転回路の出力信号とが入力される第１の排他的論理和回路とを有することを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記ドライブタイミング制御回路は、
前記選択信号を遅延する第１の遅延回路と、
上記第１の遅延回路の出力信号を反転する第２の反転回路と、
前記選択信号と上記第２の反転回路の出力信号とが入力される第１の論理積回路と、
前記データ信号を遅延する第２の遅延回路と、
前記データ信号と上記第２の遅延回路の出力信号とが入力される第２の排他的論理和回路と、
前記選択信号と上記第２の排他的論理和回路の出力信号とが入力される第２の論理積回路と、
上記第１及び第２の論理積回路の出力信号が入力される論理和回路とを有することを特徴とする請求項３記載の半導体集積回路。
【請求項７】
前記ドライブタイミング制御回路は、
前記選択信号を遅延する第１の遅延回路と、
上記第１の遅延回路の出力信号を反転する第２の反転回路と、
前記選択信号と上記第２の反転回路の出力信号とが入力される第１の論理積回路とを有することを特徴とする請求項３記載の半導体集積回路。
【請求項８】
前記トライステートバッファは、
前記不一致検出回路及び前記ドライブタイミング制御回路の出力信号が入力される第３の論理積回路と、
上記第３の論理積回路の出力信号を反転する第３の反転回路と、
前記データ信号が入力され、出力端子が前記共通接続配線に接続され、前記第３の論理積回路及び前記第３の反転回路の出力信号に応じて動作が制御されるクロックドインバータ回路とを有することを特徴とする請求項３記載の半導体集積回路。
【請求項９】
それぞれデータ信号と選択信号とが入力され、動作タイミングを制御するクロック信号が共通に入力される複数の基本ユニット回路と、
前記複数の基本ユニット回路の出力端子に共通に接続された共通接続配線と、
前記共通接続配線の信号を出力する出力バッファとを有するマルチプレクサ回路が搭載されており、
前記基本ユニット回路はそれぞれ、
前記データ信号と前記共通接続配線の信号との不一致を検出する不一致検出回路と、
前記不一致検出回路の出力信号、前記データ信号及び前記選択信号とが入力され、前記クロック信号が非活性状態の時には、前記データ信号と、前記不一致検出回路の出力信号に応じて前記選択信号とを出力し、前記クロック信号が活性状態の時には以前の出力状態を維持するドライブタイミング制御回路と、
前記ドライブタイミング制御回路の出力信号を受け、前記クロック信号が活性状態の時に、前記データ信号の状態にしたがって前記共通接続配線を駆動するトライステートバッファ
とを具備したことを特徴とする半導体集積回路。
【請求項１０】
前記共通接続配線に接続され、前記共通接続配線の信号を保持する保持回路をさらに具備したことを特徴とする請求項９記載の半導体集積回路。
【請求項１１】
前記不一致検出回路は、
前記共通接続配線の信号を遅延する遅延回路と、
前記データ信号と上記遅延回路の出力信号とが入力される排他的論理和回路とを有することを特徴とする請求項９記載の半導体集積回路。
【請求項１２】
前記ドライブタイミング制御回路は、
前記選択信号と前記不一致検出回路の出力信号とが入力される第１の論理積回路と、
前記クロック信号に同期して前記データ信号をラッチする第１のラッチ回路と、
前記クロック信号に同期して前記第１の論理積回路の出力信号をラッチする第２のラッチ回路とを有することを特徴とする請求項１０記載の半導体集積回路。
【請求項１３】
前記トライステートバッファは、
前記第１のラッチ回路の出力信号、前記第２のラッチ回路の出力信号及び前記クロック信号が入力される第３の論理積回路と、
前記第１のラッチ回路の出力信号の反転信号、前記第２のラッチ回路の出力信号及び前記クロック信号が入力される第４の論理積回路と、
第１の電源電圧の供給ノードと前記共通接続配線との間に電流通路が挿入され、ゲートに前記第３の論理積回路の出力信号が入力される第１のトランジスタと、
第２の電源電圧の供給ノードと前記共通接続配線との間に電流通路が挿入され、ゲートに前記第４の論理積回路の出力信号が入力される第２のトランジスタとを有することを特徴とする請求項１０記載の半導体集積回路。
【請求項１４】
メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの行を選択するローデコーダと、第１の制御信号及びアドレス信号に応じて前記ローデコーダを選択するためのセグメント選択信号を出力するセグメント選択回路と、前記ローデコーダによって選択されたメモリセルアレイの行から読み出される複数ビットの読み出しデータが出力される複数のデータ線と、前記複数のデータ線に読み出されるデータ信号、前記セグメント選択信号及び第２の制御信号が入力され、前記複数のデータ線に対応した数だけ設けられた複数の第１の基本ユニット回路とをそれぞれ含む複数のメモリセグメントと、
前記複数の第１の基本ユニット回路のうち対応する列の複数の基本ユニット回路の出力端子が共通に接続された複数の共通接続配線と、
前記複数の共通接続配線の信号を出力する複数の出力バッファとを有し、
前記複数の第１の基本ユニット回路はそれぞれ、
前記各データ信号と前記各共通接続配線の信号との不一致を検出する第１の不一致検出回路と、
前記第１の不一致検出回路の出力信号、前記データ信号及び前記セグメント選択信号及び前記第２の制御信号が入力され、前記第２の制御信号が非活性状態の時には、前記データ信号と、前記不一致検出回路の出力信号に応じて前記セグメント選択回路の出力信号とを出力し、前記第２の制御信号が活性状態の時には以前の出力状態を維持する第１のドライブタイミング制御回路と、
前記第１のドライブタイミング制御回路の出力信号を受け、前記第２の制御信号に同期して前記データ信号の状態にしたがって前記各共通接続配線を駆動し、前記第２の制御信号の活性期間にわたって状態を継続し、前記第２の制御信号が非活性状態になると出力がハイインピーダンス状態になる第１のトライステートバッファとを有し、
通常動作時には前記セグメント選択信号と前記アドレス信号との組み合わせにより１つのメモリセグメント内の１行分のメモリセルが選択され、１行分のメモリセルからそれぞれ読み出されたデータ信号がそれぞれ対応する第１の基本ユニット回路を経てそれぞれ対応する共通接続配線に出力され、
パッケージ後の状態でのバーイン時の動作時には、前記アドレス信号の状態によらずに複数のセグメント信号が同時に活性化され、全てのメモリセグメント内のメモリセルから読み出された複数のデータ信号が前記第１の基本ユニット回路を経て前記複数の共通接続配線に対して並列に読み出されることを特徴とする半導体記憶回路。
【請求項１５】
前記複数の共通接続配線に接続され、前記共通接続配線の信号を保持する複数の保持回路をさらに有することを特徴とする請求項１４記載の半導体記憶回路。
【請求項１６】
前記第１の不一致検出回路は、
前記共通接続配線の信号を遅延する遅延回路と、
前記データ信号と上記遅延回路の出力信号とが入力される排他的論理和回路とを有することを特徴とする請求項１４記載の半導体記憶回路。
【請求項１７】
前記第１のドライブタイミング制御回路は、
前記セグメント選択信号と前記第１の不一致検出回路の出力信号とが入力される第１の論理積回路と、
前記第２の制御信号に同期して前記データ信号をラッチする第１のラッチ回路と、
前記第２の制御信号に同期して前記第１の論理積回路の出力信号をラッチする第２のラッチ回路とを有することを特徴とする請求項１４記載の半導体記憶回路。
【請求項１８】
前記第１のトライステートバッファは、
前記第１のラッチ回路の出力信号、前記第２のラッチ回路の出力信号及び前記第２の制御信号が入力される第３の論理積回路と、
前記第１のラッチ回路の出力信号の反転信号、前記第２のラッチ回路の出力信号及び前記第２の制御信号が入力される第４の論理積回路と、
電源電圧ノードと前記共通接続配線との間に電流通路が挿入され、ゲートに前記第３の論理積回路の出力信号が入力される第１のトランジスタと、
接地電圧ノードと前記共通接続配線との間に電流通路が挿入され、ゲートに前記第４の論理積回路の出力信号が入力される第２のトランジスタとを有することを特徴とする請求項１７記載の半導体記憶回路。
【請求項１９】
前記複数のメモリセグメントに対して共通に設けられ、各出力端子が前記複数の共通接続配線のそれぞれに接続され、読み出し期待値データ信号及び期待値書き込み用の第３の制御信号が入力される期待値書き込み用の複数の第２の基本ユニット回路をさらに有し、
前記複数の第２の基本ユニット回路はそれぞれ、
前記読み出し期待値データ信号と前記共通接続配線の信号との不一致を検出する第２の不一致検出回路と、
前記第２の不一致検出回路の出力信号、前記読み出し期待値データ信号及び前記第３の制御信号が入力され、前記第３の制御信号が非活性状態の時には、前記読み出し期待値データ信号と前記第２の不一致検出回路の出力信号とを出力し、前記第３の制御信号が活性状態の時には出力を保持する第２のドライブタイミング制御回路と、
前記第２のドライブタイミング制御回路の出力信号を受け、前記第３の制御信号に同期し、前記読み出し期待値データ信号の状態にしたがって前記各共通接続配線を駆動し、前記第３の制御信号の活性期間にわたって以前の状態を維持し、前記第３の制御信号が非活性状態になると出力がハイインピーダンス状態になる第２のトライステートバッファとを有することを特徴とする請求項１４記載の半導体記憶装置。
【請求項２０】
前記第２の不一致検出回路は、
前記共通接続配線の信号を遅延する第２の遅延回路と、
前記読み出し期待値データ信号と上記第２の遅延回路の出力信号とが入力される第２の排他的論理和回路とを有することを特徴とする請求項１９記載の半導体記憶回路。
【請求項２１】
前記第２のドライブタイミング制御回路は、
前記第３の制御信号に同期して前記読み出し期待値データ信号をラッチする第３のラッチ回路と、
前記第３の制御信号に同期して前記第２の不一致検出回路の出力信号をラッチする第４のラッチ回路とを有することを特徴とする請求項１９記載の半導体記憶回路。
【請求項２２】
前記第２のトライステートバッファは、
前記第３のラッチ回路の出力信号、前記第４のラッチ回路の出力信号及び前記第３の制御信号が入力される第５の論理積回路と、
前記第２のラッチ回路の出力信号の反転信号、前記第３のラッチ回路の出力信号及び前記第３の制御信号が入力される第６の論理積回路と、
第１の電源電圧の供給ノードと前記共通接続配線との間に電流通路が挿入され、ゲートに前記第５の論理積回路の出力信号が入力される第３のトランジスタと、
第２の電源電圧の供給ノードと前記共通接続配線との間に電流通路が挿入され、ゲートに前記第６の論理積回路の出力信号が入力される第４のトランジスタとを有することを特徴とする請求項１９記載の半導体記憶回路。
【請求項２３】
メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの行を選択するローデコーダと、第１の制御信号及びアドレス信号に応じて前記ローデコーダを選択するためのセグメント選択信号を出力するセグメント選択回路と、前記ローデコーダによって選択されたメモリセルアレイの行から読み出される複数ビットの読み出しデータが出力される複数のデータ線と、前記複数のデータ線に読み出されるデータ信号、前記セグメント選択信号及び第２の制御信号が入力され、前記複数のデータ線に対応した数だけ設けられた複数の第１の基本ユニット回路とをそれぞれ含む複数のメモリセグメントと、
前記複数の第１の基本ユニット回路のうち対応する列の複数の基本ユニット回路の出力端子が共通に接続された複数の共通接続配線と、
前記複数の共通接続配線の信号を出力する複数の出力バッファと、
前記複数のメモリセグメントに対して共通に設けられ、各出力端子が前記複数の共通接続配線のそれぞれに接続され、読み出し期待値データ信号及び期待値書き込み用の第３の制御信号が入力される期待値書き込み用の複数の第２の基本ユニット回路とを具備した半導体記憶回路のテスト方法であって、
前記複数のメモリセグメントを同時に選択し、前記読み出し期待値データ信号を設定した後に前記第３の制御信号を一時的に活性化して、前記読み出し期待値データ信号に応じて前記共通接続配線のデータを前記第２の基本ユニット回路により設定し、
前記アドレス信号により前記複数のメモリセグメント内の複数のメモリセルを選択し、前記複数のメモリセルからそれぞれ読み出されたデータ信号をそれぞれ対応する前記第１の基本ユニット回路に入力し、
前記複数のメモリセルから読み出された全てのデータが、予め共通接続配線に設定されたデータと同一ならば前記出力バッファの出力信号は変化せず、一つでも異なる場合には出力信号が反転状態となることによって、前記複数のメモリセグメントのメモリセルに対して並列テストを実施することを特徴とする半導体記憶回路のテスト方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の半導体集積回路は、それぞれデータ信号と選択信号とが入力される複数の基本ユニット回路と、前記複数の基本ユニット回路の出力端子に共通に接続された共通接続配線と、前記共通接続配線の信号を出力する出力バッファとを有するマルチプレクサ回路が搭載されており、前記基本ユニット回路はそれぞれ、前記データ信号と前記共通接続配線の信号との不一致を検出する不一致検出回路と、前記不一致検出回路が前記データ信号と前記共通接続配線の信号との不一致を検出したときに、前記データ信号の状態にしたがって前記共通接続配線を駆動するトライステートバッファとを具備している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の半導体記憶回路は、メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの行を選択するローデコーダと、第１の制御信号及びアドレス信号に応じて前記ローデコーダを選択するためのセグメント選択信号を出力するセグメント選択回路と、前記ローデコーダによって選択されたメモリセルアレイの行から読み出される複数ビットの読み出しデータが出力される複数のデータ線と、前記複数のデータ線に読み出されるデータ信号、前記セグメント選択信号及び第２の制御信号が入力され、前記複数のデータ線に対応した数だけ設けられた複数の基本ユニット回路とをそれぞれ含む複数のメモリセグメントと、前記複数の基本ユニット回路のうち対応する列の複数の基本ユニット回路の出力端子が共通に接続された複数の共通接続配線と、前記複数の共通接続配線の信号を出力する複数の出力バッファとを有し、前記複数の基本ユニット回路はそれぞれ、前記各データ信号と前記各共通接続配線の信号との不一致を検出する不一致検出回路と、前記不一致検出回路の出力信号、前記データ信号及び前記セグメント選択信号及び前記第２の制御信号が入力され、前記第２の制御信号が非活性状態の時には、前記データ信号と、前記不一致検出回路の出力信号に応じて前記セグメント選択回路の出力信号とを出力し、前記第２の制御信号が活性状態の時には以前の出力状態を維持するドライブタイミング制御回路と、前記ドライブタイミング制御回路の出力信号を受け、前記第２の制御信号に同期して前記データ信号の状態にしたがって前記各共通接続配線を駆動し、前記第２の制御信号の活性期間にわたって状態を継続し、前記第２の制御信号が非活性状態になると出力がハイインピーダンス状態になるトライステートバッファとを有し、通常動作時には前記セグメント選択信号と前記アドレス信号との組み合わせにより１つのメモリセグメント内の１行分のメモリセルが選択され、１行分のメモリセルからそれぞれ読み出されたデータ信号がそれぞれ対応する基本ユニット回路を経てそれぞれ対応する共通接続配線に出力され、パッケージ後の状態でのバーイン時の動作時には、前記アドレス信号の状態によらずに複数のセグメント信号が同時に活性化され、全てのメモリセグメント内のメモリセルから読み出された複数のデータ信号が前記基本ユニット回路を経て前記複数の共通接続配線に対して並列に読み出される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
ドライブタイミング制御回路4-iは、選択信号selectiを遅延する遅延回路（delay）41と、遅延回路41の出力信号を反転するインバータ回路（反転回路）42と、インバータ回路42の出力信号と選択信号selectiとが入力されるアンド（AND）回路（論理積回路）43と、データ信号dataiを遅延する遅延回路（delay）44と、遅延回路44の出力信号とデータ信号dataiとが入力される排他的オア回路45と、排他的オア回路45の出力信号と選択信号selectiとが入力されるアンド回路46と、上記両アンド回路43、46の出力信号が入力され、ドライブタイミング信号enbi(i=0〜3)を出力するオア（OR）回路（論理和回路）47とからなる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
ドライブタイミング制御回路4-iは、選択信号selectiの状態が低電位から高電位、すなわち非選択状態から選択状態へ遷移した時から、または、選択信号selectが選択状態にあるデータ信号dataiの状態が遷移した時から、一定の時間のみ高電位となるドライブタイミング信号enbiを生成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
＜第２の実施形態＞
図３は、第２の実施形態に係る非同期型のマルチプレクサの一例を示す。このマルチプレクサは、図１を参照して前述した第１の実施形態のマルチプレクサと比べて、トライステートバッファ7-i内のドライブタイミング制御回路4-iの回路構成が異なり、その他は同じであるので図１中と対応する箇所には同一符号を付している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
ドライブタイミング制御回路4-iは、図１を参照して前述したドライブタイミング制御回路4-iと比べて、遅延回路44、排他的オア回路45、アンド回路46及びオア回路47が省略され、アンド回路43の出力信号がドライブタイミング信号enbiとして用いられている点が異なる。このような構成のドライブタイミング制御回路4-iは、選択信号selectiの状態が低電位から高電位、すなわち非選択状態から選択状態へ遷移した時から一定の時間のみ高電位となるドライブタイミング信号enbiを生成する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
各基本ユニット回路２には、動作タイミングを制御するクロック信号clockが共通に入力される。各基本ユニット回路２は、不一致検出回路3-iとドライブタイミング制御回路4-iと、同期型のトライステートバッファ7-Iiとからなり、データ信号dataiと選択信号selectiとが入力され、選択信号selectiが高電位、すなわち選択状態であるデータ信号dataiの状態を、クロック信号clockに同期して共通接続配線１に出力する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
ドライブタイミング制御回路4-iは、選択信号selectiと不一致検出回路3-iの出力信号mismatchiとが入力されるアンド回路48と、データ信号dataiとアンド回路48の出力信号とが入力され、クロック信号clockにより駆動される２つのＤ型ラッチ回路491、492とにより構成されている。ドライブタイミング制御回路4-iは、クロック信号clockが低電位の時には、入力信号の状態を出力し、クロック信号clockが高電位の時には、出力を保持する。この場合、一方のＤ型ラッチ回路491は、データ信号dataiを中継し、他方のＤ型ラッチ回路492は不一致信号mismatchiを中継してドライブタイミング信号enbiを出力する。