(57)【要約】【課題】所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することができるタイミング信号発生回路および該タイミング信号発生回路を備える信号受信回路を提供する。【解決手段】抵抗値制御部２４は、複数種類の位相を有する複数のクロック信号Ｖａ、Ｖａｘ、Ｖｂ、Ｖｂｘを位相合成する際に、各クロック信号に対する合成の重み付けを制御する抵抗値制御信号を出力する。トランスコンダクタ・アンプ２２ａ〜２２ｄは、複数のクロック信号をそれぞれ受けて、抵抗値制御信号に応じて抵抗Ｒ１〜Ｒ４の抵抗値が変化することにより振幅が制御された複数の電流出力Ｉ１〜Ｉ４を出力する。複数のトランスコンダクタンス・アンプ２２ａ〜２２ｄの出力ＯＵＴ１と接続される出力端子ＯＵＴは、トランスコンダクタンス・アンプ２２ａ〜２２ｄが出力する電流出力Ｉ１〜Ｉ４を足し合わせて位相合成した信号を出力する。【選択図】  図１
2005026760.tif 000002
【特許請求の範囲】
【請求項１】
同一の周波数であって複数種類の位相を有する複数の入力信号を用いて位相合成する際に、各前記入力信号に対する合成の重み付けを制御する制御信号を出力する制御手段と、
複数の前記入力信号をそれぞれ受けて、各前記入力信号と同じ位相であって前記制御手段が出力する前記制御信号に応じて振幅を制御した複数の振幅制御後信号を出力する複数のトランスコンダクタンス・アンプと、
複数の前記トランスコンダクタンス・アンプが出力する複数の前記振幅制御後信号を足し合わせて位相合成したタイミング信号を出力する位相合成手段と
を具備することを特徴とするタイミング信号発生回路。
【請求項２】
前記位相合成手段は、複数の前記トランスコンダクタンス・アンプの出力を結線することで前記振幅制御後信号を足し合わせて位相合成した前記タイミング信号を出力する構成であることを特徴とする請求項１に記載のタイミング信号発生回路。
【請求項３】
前記入力信号として、位相が１８０度異なるものを一組として、複数組が入力される場合に、前記トランスコンダクタンス・アンプは、少なくとも２つのトランジスタと１つの可変抵抗回路と２つの電流源から構成され、前記一組の入力信号は２つの前記トランジスタのゲート端子にそれぞれ入力され、前記抵抗回路は、２つの前記トランジスタのソース端子間に設置され、２つの前記トランジスタのソース端子はそれぞれ２つの前記電流源を介して接地され、前記２つのトランジスタのドレイン端子より位相の１８０度異なる２つの出力電流を前記振幅制御後信号として出力し、
前記制御手段が出力する前記制御信号は、前記トランスコンダクタンス・アンプの有する前記可変抵抗回路の抵抗値を制御する信号であり、
前記位相合成手段は、複数の前記トランスコンダクタ・アンプにおける２つの出力電流を出力する前記ドレイン端子を別々にまとめて結線する構成により、複数の前記トランスコンダクタンス・アンプが出力する２つの前記出力電流を前記振幅制御後信号としてそれぞれ足し合わせて位相合成して位相の１８０度異なる２つの前記タイミング信号を生成する構成であること
を特徴とする請求項１に記載のタイミング信号発生回路。
【請求項４】
同一の周波数であって複数種類の位相を有する複数の入力信号を用いて位相合成する際に、各前記入力信号に対する合成の重み付けを制御する制御信号を出力する制御手段と、
複数の前記入力信号をそれぞれ受けて、各前記入力信号と同じ位相であって一定の振幅を有する複数の振幅制御後信号を出力する複数のトランスコンダクタンス・アンプと、
複数の前記トランスコンダクタンス・アンプが出力する複数の前記振幅制御後信号を選択的に足し合わせて位相合成したタイミング信号を出力する位相合成手段と
を具備することを特徴とするタイミング信号発生回路。
【請求項５】
入力信号の変化タイミングに応じて位相を調整したクロック信号を出力するタイミング信号発生回路と、前記入力信号を前記タイミング信号発生回路が出力する前記クロック信号に同期して受信および再生する受信回路とを備える信号受信回路であって、
前記タイミング信号発生回路は、
同一の周波数であって複数種類の位相を有する複数のクロック信号を用いて位相合成する際に、各前記クロック信号に対する合成の重み付けを制御する制御信号を出力する制御手段と、
複数の前記クロック信号をそれぞれ受けて、各前記クロック信号と同じ位相であって前記制御手段が出力する前記制御信号に応じて振幅を制御した複数の振幅制御後信号を出力する複数のトランスコンダクタンス・アンプと、
複数の前記トランスコンダクタンス・アンプが出力する複数の前記振幅制御後信号を足し合わせて位相合成したタイミング信号を出力する位相合成手段と
を具備することを特徴とする信号受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号などのタイミング信号を位相補間（フェーズインターポレータ）するタイミング信号発生回路および該タイミング信号発生回路を備えた信号受信回路に関するものである。
【０００２】
【従来の技術】
近年、複数のＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップ間や１つのチップ内における複数の素子や回路ブロック間での信号伝送を高速化する技術が必要になって来ている。具体的には、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とプロセッサとの間の信号伝送や、１つのＬＳＩチップにおける複数の素子や回路ブロック間での信号伝送を高速に行うことが必要となって来ている。
【０００３】
ＬＳＩ間の信号伝送を高速化するためには、信号を受信する回路が信号に対して正確なタイミングで動作することが必要である。この様な正確なタイミングを発生させる方法として、高精度で高速のタイミング信号を発生することができると共に、簡単な回路構成で広い動作周波数範囲を有し、且つ、ジッターの小さいタイミング信号を発生することのできるタイミング信号発生回路が開示されている（例えば、特許文献１参照。）。
【０００４】
また、正確なタイミングを発生させる方法の他の例として、例えば、ヒステリシス電圧を広範囲にわたって容易に調整することで、半導体素子の特性のバラツキによる影響を抑えた、優れた特性のシュミット回路（トリガ回路）を用いる方法が開示されている（例えば、特許文献２参照。）。また、正確なタイミングを発生させる方法の他の例として、小さい出力電流から大きい出力電流まで広い範囲の出力電流に渡り、常にリンギングの小さい電流スイッチが行える電流スイッチ回路が開示されている（例えば、特許文献３参照。）。
【０００５】
また、正確なタイミングを発生させる他の例として、帰還ループ中に位相可変タイミング信号発生（位相補間）回路を設けたクロック復元回路（信号受信回路）が知られている。
図１０は、クロック復元回路の一例を示すブロック図である。図１０のブロック図において、１１は、受信回路であり、入力信号を受信して再生信号を出力する。１２は、受信回路（変化点検出回路）であり、入力信号を受信して変化点検出信号を出力する。１３は、タイミング信号発生回路（位相補間回路）であり、受信回路１１が受信した入力信号を再生信号として出力するための第１のタイミング信号と、受信回路１２が受信した入力信号を変化点検出信号として出力するための第２のタイミング信号とを生成して出力する。尚、受信回路１１と受信回路１２の回路構成は同様であり、タイミング信号に応じて受信した入力信号をラッチして出力する構成である。
【０００６】
１４は、位相比較回路であり、タイミング信号発生回路１３が出力する第１のタイミング信号に応じて受信回路１１が出力する再生信号と、第２のタイミング信号に応じて受信回路１２が出力する変化点検出信号の比較を行うことで、第１、第２のタイミング信号の位相が適正であるか否かの位相判定を行い、その判定により第１、第２のタイミング信号の位相を早めるまたは遅らせるよう制御するための制御信号を出力する。尚、この位相制御については詳細を後述する。
【０００７】
ここで、上述したタイミング信号発生回路１３について更に説明する。上述のタイミング信号発生回路１３の出力は、基準クロックを基に位相制御信号に応じた任意の位相を有するクロックを第１、第２のタイミング信号として出力する。この時、出力クロック（＝第１、第２のタイミング信号）は以下に示す２種類のタイミング信号となる。
第１のタイミング信号＝受信回路１１において入力信号の再生を行うためのタイミング信号（以下、信号再生タイミング信号ＯＵＴとする）
第２のタイミング信号＝受信回路１２において入力信号の変化点を検出するためのタイミング信号（以下、変化点検出タイミング信号ＯＵＴＸとする）
【０００８】
また、タイミング信号発生回路１３は、信号再生タイミング信号ＯＵＴと変化点検出タイミング信号ＯＵＴＸの位相差ΔΦを、図１１に示すように入力信号１ｂｉｔ分の半分に相当する位相関係とする。図１１は、タイミング信号発生回路１３が出力する、信号再生タイミング信号ＯＵＴと変化点検出タイミング信号ＯＵＴＸの位相差ΔΦと入力信号の関係を示す図である。これにより、受信回路１１は、信号再生タイミング信号ＯＵＴの立ち上がりで確実に入力信号を受信してラッチすることができる。
【０００９】
次に、図１０に示したクロック復元回路１における帰還ループの動作について説明する。まず、タイミング信号発生回路１３が出力する２種類の第１、第２のタイミング信号を基に受信回路１１は信号再生、受信回路１２は変化点検出を行う。次に、位相比較回路１４は、受信回路１１が出力する再生信号と受信回路１２が出力する変化点検出信号を比較し、第１、第２のタイミング信号が適正な位相にあるか判定を行い、タイミング信号発生回路１３が出力する第１、第２のタイミング信号の位相を早めるか／遅くするかを制御する制御信号ＳＥを出力する。次に、タイミング信号発生回路１３は、位相比較回路１４からの制御信号ＳＥに応じて位相補正を行い、新たな位相の第１、第２のタイミング信号を受信回路１１、１２へ出力する。
【００１０】
以上の動作を繰り返す事によりクロック復元回路１の帰還ループは、図１１に示す様に変化点検出タイミング信号ＯＵＴＸが、入力信号の変化点付近に収束する。よって、入力信号１ｂｉｔに対して半分の位相差のある信号再生タイミング信号ＯＵＴは入力信号１ｂｉｔの中央の位相関係となり、受信回路１１は、入力信号における変化点間の中央部分となる確実なタイミングで入力信号を受信して再生信号を出力することができる。
以上に示したクロック復元回路１における帰還ループを実現するためには、高精度の位相制御が可能なタイミング信号発生回路１３が必要である。
【００１１】
次に、従来のタイミング信号発生回路１３の回路構成について図を用いて説明する。
図１２は、従来のタイミング信号発生回路１３の回路構成例を示す図である。図１２に示すように、従来のタイミング信号発生回路１３は、位相合成部２００、コンパレータ２０１、ＤＡＣ（デジタル／アナログ・コンバータ）２０４、により構成されている。また、位相合成部２００は、差動アンプ２０２ａ〜２０２ｄと、バイアス電流源２０３ａ〜２０３ｄと、出力電圧生成回路２０５とより構成されている。ここで、ＤＡＣ２０４は、例えば４チャネルの８ビットＤＡＣであり、位相比較回路１４から４種類の制御信号ＳＥ（８ビット）を受信して４種類の直流信号（アナログ信号）をバイアス電流源２０３ａ〜２０３ｄへ出力する。
【００１２】
尚、図１２に示すように、差動アンプ２０２ａ〜２０２ｄは、それぞれ、同じ回路構成であり、２つのｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であるトランジスタＴｒ１、Ｔｒ２を差動形式で接続して構成される。この時各差動アンプ２０２ａ〜２０２ｄのトランジスタＴｒ１、Ｔｒ２のゲート端子に４相の基準クロックであるクロック信号であるＶａ、Ｖａｘ、Ｖｂ、Ｖｂｘが入力される。尚、クロック信号Ｖａとクロック信号Ｖｂは９０度位相が異なり、クロック信号Ｖａとクロック信号Ｖａｘおよびクロック信号Ｖｂとクロック信号Ｖｂｘは１８０度位相が異なる。
【００１３】
具体的には、差動アンプ２０２ａのトランジスタＴｒ１のゲート端子にクロック信号Ｖａが入力され、トランジスタＴｒ２のゲート端子にＶａｘが入力される。また、差動アンプ２０２ｂのトランジスタＴｒ１のゲート端子にクロック信号Ｖｂが入力され、トランジスタＴｒ２のゲート端子にＶｂｘが入力される。また、差動アンプ２０２ｃのトランジスタＴｒ１のゲート端子にクロック信号Ｖａｘが入力され、トランジスタＴｒ２のゲート端子にＶａが入力される。また、差動アンプ２０２ｄのトランジスタＴｒ１のゲート端子にクロック信号Ｖｂｘが入力され、トランジスタＴｒ２のゲート端子にＶｂが入力される。
【００１４】
また、差動アンプ２０２ａ〜２０２ｄには、バイアス電流源２０３ａ〜２０３ｄが各々接続され、バイアス電流源２０３ａ〜２０３ｄは、ＤＡＣ２０４の制御に応じた電流を差動アンプ２０２ａ〜２０２ｄへ供給する。また、差動アンプ２０２ａ〜２０２ｄは、２つの出力端子を有し、各々のトランジスタＴｒ１、Ｔｒ２が接続されている。この差動アンプ２０２ａ〜２０２ｄの出力端子の一方はまとめてコンパレータ２０１の一方の入力端子に接続されている。また、差動アンプ２０２ａ〜２０２ｄの他方の出力端子はまとめてコンパレータ２０１の他方の入力端子に接続されている。
【００１５】
また、バイアス電流源２０３ａ〜２０３ｄは、ｎ型ＭＯＳＦＥＴであるトランジスタＴｒ３、Ｔｒ４によりカレントミラー回路を構成した回路である。これにより、バイアス電流源２０３ａ〜２０３ｄは、ＤＡＣ２０４から供給される４種類の直流信号に応じてトランジスタＴｒ３に流れる電流と同じ電流量の電流をトランジスタＴｒ４に流すので、差動アンプ２０２ａ〜２０２ｄへＤＡＣ２０４の制御に応じた電流を供給することができる。
【００１６】
また、出力電圧生成回路２０５は、ｐ型ＭＯＳＦＥＴであるトランジスタＴｒ５、Ｔｒ６より構成されており、トランジスタＴｒ５が差動アンプ２０２ａ〜２０２ｄのトランジスタＴｒ１からの出力電流値（ａ１〜ｄ１）を足し合わせた電流値を電圧値に変換してコンパレータ２０１の入力端子１へ出力し、トランジスタＴｒ６が差動アンプ２０２ａ〜２０２ｄのトランジスタＴｒ２からの出力電流値（ａ２〜ｄ２）を足し合わせた電流値を電圧値に変換してコンパレータ２０１の入力端子２へ出力する。
【００１７】
また、コンパレータ２０１は、入力端子１および入力端子２に入力される信号を比較して、例えば入力端子１に入力される電圧値の方が大きい場合はＬ（ロウ）レベル、入力端子１に入力される電圧値の方が小さい場合はＨ（ハイ）レベルとなる信号を出力端子ＯＵＴより出力する。この出力端子ＯＵＴより出力される信号が、上述した信号再生タイミング信号ＯＵＴであり、その信号再生タイミング信号ＯＵＴを反転させた変化点検出タイミング信号ＯＵＴＸを出力端子ＯＵＴＸより出力する。
【００１８】
また、ＤＡＣ２０４は、位相を早めるか／遅くするかを決定する４種類の制御信号ＳＥを受け取り、４種類の重み付け信号を生成している。すなわち、差動アンプ２０２ａが出力するクロック信号Ｖａと位相が同じ信号である出力電流ａ１、差動アンプ２０２ｂが出力するクロック信号Ｖｂと位相が同じ信号である出力電流ｂ１、差動アンプ２０２ｃが出力するクロック信号Ｖａｘと位相が同じ信号である出力電流ｃ１、差動アンプ２０２ｄが出力するクロック信号Ｖｂｘと位相が同じ信号である出力電流ｄ１のいずれか２つに他の２つより大きな電流が流れるよう重み付けを行う重み付け信号を出力している。ここで、出力電流ａ１、ｂ１、ｃ１、ｄ１は９０度ずつ位相がずれている（ａ１＝０度とするとｂ１＝９０度、ｃ１＝１８０度、ｄ１＝２７０度）。例えば、出力電流ａ１とｂ１に重み付けを行うと、その２つの出力電流ａ１とｂ１が重み付けに応じて足し合わさるので、出力電流ａ１とｂ１の中間位相（０度〜９０度の間の位相）を得ることができる（位相合成）。尚、出力電流ａ２〜ｄ２においても反転した位相で同様の位相合成処理が行われる。
【００１９】
ここで、上述した位相合成の原理について更に説明する。図１３は、位相合成の原理を示す図である。図１３においては、上述した４相入力しているクロック信号Ｖａ、Ｖａｘ、Ｖｂ、Ｖｂｘのうち２つのクロック信号Ｖａ、Ｖｂの位相合成を示している。ここで、クロック信号Ｖａの信号波形が波形φ０であり、クロック信号Ｖｂの信号波形が波形φ１であるとすると、波形φ０、φ１は時間ｔを変数とする以下の式で表現される。
φ０＝ｓ（ｔ）、φ１＝ｃ（ｔ）
【００２０】
ここでｓ（ｔ）、ｃ（ｔ）は、図１３に示すような時刻ｔの変化に応じて周期的に変化する三角波の関数である。また、図１３に示すようにφ０とφ１の周期は同じであり、その周期における位相が９０度ずれた関係である。すなわち、波形φ０に示す位相で変化するクロック信号Ｖａおよびその逆相のクロック信号Ｖａｘが差動アンプ２０２ａに入力され、波形φ１に示す位相で変化するクロック信号Ｖｂおよびその逆相のクロック信号Ｖｂｘが差動アンプ２０２ｂに入力される。
【００２１】
これに対して、ＤＡＣ２０４は、電流源２０３ａ〜２０３ｄの出力する電流量を制御することで差動アンプ２０２ａと差動アンプ２０２ｂの出力に１−ｘ、ｘ（０≦ｘ≦１）の重みを付ける。この時、残り２つの差動アンプ２０２ｃと差動アンプ２０２ｄには微小電流を供給することで、重みを小さくしておく。以上により、位相合成後の出力θとしてθ＝（１−ｘ）×ｓ（ｔ）＋ｘ×ｃ（ｔ）の合成信号が得られる。得られた出力信号は、波形ｓ（ｔ）の位相と波形ｃ（ｔ）の位相の中間位相の信号である。また、重み係数ｘを変化することで、波形ｓ（ｔ）の位相と波形ｃ（ｔ）の位相の間の任意の位相を持つ合成信号を得ることができる。
【００２２】
以上に説明したように、位相合成部２００は、４相の基準クロックであるクロック信号Ｖａ、Ｖａｘ、Ｖｂ、Ｖｂｘを入力とする４つの差動アンプ２０２ａ〜２０２ｄにおける２つの出力（ａ１〜ｄ１とａ２〜ｄ２）をそれぞれ連結した構成である。また、位相合成部２００は、ＤＡＣ２０４の出力の変化に応じて、各差動アンプ２０２ａ〜２０２ｄに接続されるバイアス電流源２０３ａ〜２０３ｄの各電流値を変化させる事で、２つの位相の基準クロック（例えばクロック信号Ｖａ、Ｖｂ）に重みを付けて足し合わせ、さらにコンパレータ２０１を介すことにより、２つのクロック信号ＶａおよびＶｂの中間位相となる信号（信号再生タイミング信号ＯＵＴ）を得るようになっている。
【００２３】
また、上述した図１２においては、４相の基準クロックを差動アンプ２０２ａ〜２０２ｄで受信する構成を示したが、この限りではない。例えば、２相の基準クロックが入力される２つの差動アンプを具備する位相補間回路について開示されている（例えば、特許文献４参照。）。
【００２４】
【特許文献１】
特開２０００−１９６４１８号公報
【特許文献２】
特開昭６３−７４２１０号公報
【特許文献３】
実開平５−２８１２７号公報
【特許文献４】
特開平１１−２６１４０８号公報（図１５）
【００２５】
【発明が解決しようとする課題】
しかしながら、位相合成部２００が、図１２に示すように差動アンプ形式で構成されている場合に、高精度な位相制御を実現しようとすると以下の問題が生ずる。
図１４は、図１２に示した４つの差動アンプ２０２ａ〜２０２ｄの１つである差動アンプ２０２ａを取り上げた、上述した問題を説明するための図である。図１４に示す、差動アンプ２０２ａに入力するクロック信号Ｖａの電位が高く（トランジスタＴｒ１の飽和領域以上）、クロック信号Ｖｂの電位が低い場合には、トランジスタＴｒ１に流れる電流Ｉ１は電流源２０３ａの電流値Ｉｃと等しくなる（Ｉ１＝Ｉｃ）。すなわち、出力電流ａ１＝Ｉ１＝Ｉｃである。このとき、トランジスタＴｒ２に流れる電流Ｉ２は０となる（出力電流ａ２＝Ｉ２＝０）。
【００２６】
つまり、トランジスタＴｒ２のゲート端子に入力するクロック信号Ｖｂの電位の変化に関係なくクロック信号Ｖａの電位が高いことで、トランジスタＴｒ２がオフする。これは、図１３に示すように変化するクロック信号Ｖｂの電圧変化に応じてトランジスタＴｒ２が線形動作できない事を意味する。トランジスタＴｒ２が入力電圧の大小に応じた出力を行う線形動作できないと、正確な位相情報を出力電流ａ２に伝える事が出来ない。
【００２７】
これを回避するには、差動アンプ２０２ａへの入力の振幅をトランジスタＴｒ１、Ｔｒ２の飽和領域に達しない範囲にまで低減して、最適なコモンモード電圧で入力できるように調整する回路を差動アンプ２０２ａの前段に挿入する方法が考えられるが、回路が複雑になってしまう。すなわち、差動アンプ形式で構成された位相補間回路を用いた場合、簡単な構成で高精度な位相変化を実現することは困難であった。そして、基準クロックに同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することのできるタイミング信号発生回路の提供が要望されている。
【００２８】
この発明は、上述した事情を考慮してなされたもので、所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することができるタイミング信号発生回路および該タイミング信号発生回路を備える信号受信回路を提供することを目的とする。
【００２９】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明によるタイミング信号発生回路においては、同一の周波数であって複数種類の位相を有する複数の入力信号を用いて位相合成する際に、各入力信号に対する合成の重み付けを制御する制御信号を出力する制御手段と、複数の入力信号をそれぞれ受けて、各入力信号と同じ位相であって制御手段が出力する制御信号に応じて振幅を制御した複数の振幅制御後信号を出力する複数のトランスコンダクタンス・アンプと、複数のトランスコンダクタンス・アンプが出力する複数の振幅制御後信号を足し合わせて位相合成したタイミング信号を出力する位相合成手段とを具備することを特徴とする。
【００３０】
これにより、本発明によるタイミング信号発生回路においては、例えば、複数種類の位相を有する複数のクロック信号を用いて位相合成する際に、複数のトランスコンダクタンス・アンプが、入力される複数のクロック信号と同じ位相であって振幅を制御した複数の振幅制御後信号を出力して、位相合成手段がそれらの振幅制御後信号を足し合わせて位相合成したタイミング信号を出力することができる。ここで、トランスコンダクタンス・アンプは、２つのトランジスタと１つの抵抗回路と２つの電流源とを備える簡単な構成である。また、トランスコンダクタ・アンプは、入力されるクロック信号と同位相であって抵抗回路の抵抗値を制御することで精度よく振幅を制御した振幅制御後信号を出力することができる。すなわち、本発明によるタイミング信号発生回路は、所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することができる。
【００３１】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の第１の実施形態であるタイミング信号発生回路の全体構成について図を用いて説明する。図１は、本発明の第１の実施形態によるタイミング信号発生回路の全体構成を示すブロック図である。尚、図１に示す第１の実施形態におけるタイミング信号発生回路は、例えば図１０に概略構成を示した信号受信回路１のタイミング信号発生回路１３に適用することが可能である。また、図１に示すタイミング信号発生回路は、図１２に示したタイミング信号発生回路１３における差動アンプ２０２ａ〜２０２ｄに替えてトランスコンダクタンス・アンプを用いた構成であるところが大きく異なる。
【００３２】
図１において、２１は、抵抗素子であり、電源と出力端子ＯＵＴ間に１つ、電源と出力端子ＯＵＴＸ間に１つ接続されており、後述するトランスコンダクタンス・アンプ（以下、単にアンプとする）２２ａ〜２２ｄの出力電流を電圧に変換する。尚、抵抗素子２１は、図１２に示した電圧変換回路２０５と同様の働きをするものであり、本実施形態においても、２つの抵抗素子２１の替わりに図１２に示した電圧変換回路２０５を用いてもよい。
【００３３】
アンプ２２ａ〜２２ｄは、トランジスタＴｒ２１、Ｔｒ２２および抵抗Ｒ１〜Ｒ４より構成されるトランスコンダクタンス・アンプである。図１に示すように、アンプ２２ａのトランジスタＴｒ２１のゲート端子にクロック信号Ｖａが入力され、トランジスタＴｒ２２のゲート端子にクロック信号Ｖａｘが入力されている。また、アンプ２２ｂのトランジスタＴｒ２１のゲート端子にクロック信号Ｖａｘが入力され、トランジスタＴｒ２２のゲート端子にクロック信号Ｖａが入力されている。また、アンプ２２ｃのトランジスタＴｒ２１のゲート端子にクロック信号Ｖｂが入力され、トランジスタＴｒ２２のゲート端子にクロック信号Ｖｂｘが入力されている。アンプ２２ｄのトランジスタＴｒ２１のゲート端子にクロック信号Ｖｂｘが入力され、トランジスタＴｒ２２のゲート端子にクロック信号Ｖｂが入力されている。
【００３４】
すなわち、このトランジスタＴｒ２１、Ｔｒ２２は、ｎ型ＭＯＳＦＥＴであり、それぞれのゲート端子には、基準クロックであるクロック信号Ｖａ、Ｖａｘまたはクロック信号Ｖｂ、Ｖｂｘのいずれか１組が入力される。尚、上述したようにクロック信号Ｖａとクロック信号Ｖａｘおよびクロック信号Ｖｂとクロック信号Ｖｂｘは位相が１８０度ずれている（逆相）。また、クロック信号Ｖａとクロック信号Ｖｂは、位相が９０度ずれている。
【００３５】
また、アンプ２２ａ〜２２ｄのトランジスタＴｒ２１、Ｔｒ２２のソース端子は、それぞれ後述する電流源２３を介してグランドに接続されている。また、各アンプ２２ａ〜２２ｄにおいて、トランジスタＴｒ２１、Ｔｒ２２のソース端子は、抵抗Ｒ１〜Ｒ４を介して相互に接続されている。
【００３６】
各アンプ２２ａ〜２２ｄのトランジスタＴｒ２１のドレイン端子（出力端子）は、全て出力端子ＯＵＴに接続されている。これにより、各アンプ２２ａ〜２２ｄのトランジスタＴｒ２１の出力電流（図１のＩ１〜Ｉ４）が足し合わされて出力電流Ｉｏとなり、抵抗素子２１により電圧に変換後に出力端子ＯＵＴから出力される。また、各アンプ２２ａ〜２２ｄのトランジスタＴｒ２２のドレイン端子（出力端子）は、全て出力端子ＯＵＴＸに接続されている。これにより、各アンプ２２ａ〜２２ｄのトランジスタＴｒ２２の出力電流が足し合わされて出力電流Ｉｏｘとなり、抵抗素子２１により電圧に変換後に出力端子ＯＵＴＸから出力される。また、抵抗Ｒ１〜Ｒ４の抵抗値は可変であり、後述する抵抗値制御部２４の制御に応じた抵抗値となる。
【００３７】
また、電流源２３は、電流Ｉ０を流す電流源である。また、抵抗値制御部２４は、例えば図１０の位相比較回路１４から受信した制御信号ＳＥを基に、抵抗Ｒ１〜Ｒ４の抵抗値を制御する。尚、この制御信号ＳＥとは、例えばアンプ２２ａ〜２２ｄのそれぞれに対する４種類の８ビットのデータ信号である。尚、本実施形態においては、出力端子ＯＵＴ、ＯＵＴＸより各アンプ２２ａ〜２２ｄの出力を直接出力しているが、この限りではなく、図１２に示したように、コンパレータを介して出力してもよい。このようにコンパレータを用いることで、出力端子ＯＵＴ、ＯＵＴＸより出力する信号の振幅を増幅することができる。また、本実施形態における出力端子ＯＵＴ、ＯＵＴＸから出力される２つの信号は、例えば、図１０の信号再生タイミング信号ＯＵＴと変化点検出タイミング信号ＯＵＴＸに対応する。
【００３８】
次に、図１に示したアンプ２２ａ〜２２ｄ（トランスコンダクタンス・アンプ）の動作について説明する。ここでは、アンプ２２ａについて説明する。
図２は、図１に示したアンプ２２ａの動作を説明するための図である。図２に示すように、アンプ２２ａは、トランジスタＴｒ２１、Ｔｒ２２と、抵抗Ｒ１により構成される。また、図２に示すようにトランジスタＴｒ２１のドレイン端子に接続されるアンプ２２ａの出力端子をＯＵＴ１、トランジスタＴｒ２２のドレイン端子に接続されるアンプ２２ａの出力端子をＯＵＴ２とする。また、出力端子Ｏｕｔ１、Ｏｕｔ２に出力する電流を、電流Ｉ１、Ｉ１ｘとする。また、クロック信号Ｖａ、Ｖａｘが入力されるトランジスタＴｒ２１、Ｔｒ２２の閾値電圧をＶｔｈとすると、トランジスタＴｒ２１のゲート端子とソース端子間にはＶａ−Ｖｔｈの電位差が生じ、トランジスタＴｒ２２のゲート端子とソース端子間にはＶａｘ−Ｖｔｈの電位差が生じる。
【００３９】
以上より、抵抗Ｒ１に流れる電流Ｉｒが以下の式で表される。
2005026760.tif 000003
これにより、出力電流Ｉ１、Ｉ１ｘ（＝トランジスタＴｒ２１、Ｔｒ２２に流れる電流）は、以下の式で表される。
Ｉ１  ＝Ｉ０＋Ｉｒ＝Ｉ０＋（Ｖａ−Ｖａｘ）／Ｒ１
Ｉ１ｘ＝Ｉ０−Ｉｒ＝Ｉ０−（Ｖａ−Ｖａｘ）／Ｒ１
【００４０】
以上に示すように、出力電流Ｉ１、Ｉ１ｘは、トランジスタＴｒ２１、Ｔｒ２２のソース端子間を結ぶ抵抗Ｒ１の値によって定まる値である。すなわち、従来技術のように差動アンプを用いた場合に見られたトランジスタの非線形動作を考慮する必要がなく、基準クロックであるクロック信号（Ｖａ、Ｖａｘ、Ｖｂ、Ｖｂｘ）の位相を出力に正確に伝えることができる。また、以上の特徴は、アンプ２２ａのみならず、アンプ２２ｂ〜２２ｄにおいても同様である。
【００４１】
次に、以上に示したアンプ２２ａ〜２２ｄの出力電流Ｉ１〜Ｉ４を足し合わせた図１における抵抗素子２１に流れる電流Ｉｏを求める。
まず、上述した式と、Ｖａ、Ｖａｘは差動関係にあるためＶａ＝−Ｖａｘとし、Ｖｂ、Ｖｂｘも同様に差動関係にあるのでＶｂ＝−Ｖｂｘとすると、アンプ２２ａ〜２２ｄの出力電流Ｉ１〜Ｉ４が以下の式で求まる。
Ｉ１＝Ｉ０＋（Ｖａ−Ｖａｘ）／Ｒ１＝Ｉ０＋２×Ｖａ／Ｒ１
Ｉ２＝Ｉ０＋（Ｖａｘ−Ｖａ）／Ｒ２＝Ｉ０＋２×Ｖａｘ／Ｒ２
Ｉ３＝Ｉ０＋（Ｖｂ−Ｖｂｘ）／Ｒ３＝Ｉ０＋２×Ｖｂ／Ｒ３
Ｉ４＝Ｉ０＋（Ｖｂｘ−Ｖｂ）／Ｒ４＝Ｉ０＋２×Ｖｂｘ／Ｒ４
【００４２】
ここで、出力端子ＯＵＴに電圧を出力するための抵抗素子２１に流れる電流ＩｏはＩ１〜Ｉ４の総和であるので、以下の式となる。
2005026760.tif 000004
以上より本実施形態のタイミング信号発生回路によれば、クロック信号の位相合成の結果は、入力されるクロック信号の電圧値と可変抵抗値によってのみ決定されるので、高精度の位相合成が可能である。
【００４３】
ここで、図１における可変抵抗の実現例を示す。
図３は、図１に示したタイミング信号発生回路における抵抗Ｒ１〜Ｒ４の実現例を含むタイミング信号発生回路を示す図である。図３に示すように、図１の抵抗Ｒ１〜Ｒ４を、複数個の抵抗素子ｒ１〜ｒｎ及び複数個のスイッチＳＷ１〜ＳＷｎ（ｎは任意の自然数）で構成したものである。各抵抗Ｒ１〜Ｒ４において、抵抗素子ｒ１およびスイッチＳＷ１を介してトランジスタＴｒ２１、Ｔｒ２２のソース端子間が接続されている。同様に、抵抗素子ｒ１とスイッチＳＷ１に並列に抵抗素子ｒ２とスイッチＳＷ２、抵抗素子ｒ３とスイッチＳＷ３、…、抵抗素子ｒｎとスイッチＳＷｎが接続されている。
【００４４】
尚、抵抗素子ｒ１〜ｒｎは、全て同じ抵抗値であっても良く、全て違う抵抗値であってもよい。また、抵抗値制御部２４は、各アンプ２２ａ〜２２ｄに接続されているスイッチＳＷ１〜ＳＷｎの内の少なくとも１つはオンするように制御する。また、抵抗値制御部２４は、各アンプ２２ａ〜２２ｄに接続されているスイッチＳＷ１〜ＳＷｎをオンすることで定まる抵抗値の合計が一定になるように制御することで、出力信号の振幅を一定に保つことができる。
【００４５】
図３において、例えば抵抗Ｒ１におけるスイッチＳＷ１〜ＳＷｎがオンしている個数が多ければ、抵抗Ｒ１の抵抗値が低下するため、クロック信号Ｖａの変化に応じた電流Ｉ１の変化量（振幅）が増大する。すなわち、電流Ｉ１の変化が出力電流Ｉｏの変化へ影響する割合が増大する。また、逆に抵抗Ｒ１においてスイッチＳＷ１〜ＳＷｎのオンしている個数が少なければ、抵抗Ｒ１の抵抗値が増加するため、クロック信号Ｖａの変化に応じた電流Ｉ１の変化量（振幅）が減少する。すなわち、電流Ｉ１の変化が出力電流Ｉｏの変化へ影響する割合が低下する。
【００４６】
以上に示すように、抵抗値制御部２４が抵抗Ｒ１〜Ｒ４の抵抗値を変えることで、電流Ｉ１〜Ｉ４のいずれかに重みを付けて出力電流Ｉｏに足し合わせることができる。すなわち、抵抗値制御部２４は、抵抗Ｒ１〜Ｒ４の抵抗値を変えることで位相合成用の位相の異なる４種類の出力電流Ｉ１〜Ｉ４の振幅を制御して任意の位相の出力電流Ｉｏが合成されるように制御することができる。
【００４７】
次に、本発明の第２の実施形態として、図１に示した抵抗Ｒ１〜Ｒ４の部分に、同様の機能を有するトランジスタ回路を用いた構成のタイミング信号発生回路について説明する。図４は、本発明の第２の実施形態におけるタイミング信号発生回路の回路構成例を示す図である。図４に示すトランスコンダクタンス・アンプ３１ａ〜３１ｄ（以下、アンプ３１ａ〜３１ｄとする）は、図１に示したトランスコンダクタンス・アンプ（アンプ２２ａ〜２２ｄ）の抵抗Ｒ１〜Ｒ４部分が、トランジスタＴｒ２３、Ｔｒ２４（ｎ型ＭＯＳＦＥＴ）を含むトランジスタ回路で構成されている。また、ＤＡＣ３２は、電流出力型のデジタル／アナログ−コンバータであり、制御信号に応じてアンプ３１ａ〜３１ｄに重み付けに応じた電流値の電流を供給する。尚、図４において図１と同じ符号を付与しているものは同じ機能を有するものであり、説明を省略する。
【００４８】
また、アンプ３１ａ〜３１ｄにおいて、トランジスタＴｒ２３のドレイン端子およびソース端子は、トランジスタＴｒ２１およびトランジスタＴｒ２２のソース端子に接続される。また、トランジスタＴｒ２３のゲート端子は、トランジスタＴｒ２４のドレイン端子およびゲート端子と、ＤＡＣ３２の出力端子に接続されている。また、トランジスタＴｒ２４のソース端子はグランドに接続される。
【００４９】
次に、上述したタイミング信号発生回路の動作について説明する。まず、ＤＡＣ３２の出力電流に応じた電圧をトランジスタＴｒ２４が生成し、トランジスタＴｒ２３のゲート端子にその電圧が印加される。これにより、トランジスタＴｒ２３がゲート端子に印加される電圧に応じて抵抗値が変化する可変抵抗として動作させる事ができる。すなわち、ＤＡＣ３２は、アンプ３１ａ〜３１ｄのトランジスタＴｒ２３にそれぞれ重み付けした電流値の電流を出力することで、トランジスタＴｒ２３のオン抵抗値を制御することができる。これにより、アンプ３１ａ〜３１ｄの出力する電流Ｉ１〜Ｉ４は、重み付けに応じた振幅となる。
【００５０】
以上より、ＤＡＣ３２から出力する電流量を多くすると、トランジスタＴｒ２４で発生する電圧が高くなり、トランジスタＴｒ２３のドレイン端子−ソース端子間の抵抗値が低下する。また、ＤＡＣ３２から出力する電流量を少なくすると、トランジスタＴｒ２４の電圧が低くなり、トランジスタＴｒ２３のドレイン端子−ソース端子間の抵抗値が高くなる。この時、トランジスタＴｒ２３においてオン抵抗値がゲート端子に印加される電圧の変化に対して線形的に変化する部分を利用することで、制度の良い制御を行なうことができる。
【００５１】
以上に示したように、ＤＡＣ３２アンプが重み付けした出力電流を出力することにより位相合成用の位相の異なる４種類の出力電流Ｉ１〜Ｉ４の振幅を制御して、任意の位相の出力電流Ｉｏが合成されるように制御することができる。
【００５２】
次に、本発明の第３の実施形態として、複数のトランスコンダクタンス・アンプの出力経路をスイッチで切換えて足し合わせることで、位相合成を実現する構成のタイミング信号発生回路について説明する。図５および図６は、本発明の第３の実施形態におけるタイミング信号発生回路の回路構成例を示す図である。図５は、クロック信号Ｖａ、Ｖａｘの位相合成の処理を、図６は、クロック信号Ｖｂ、Ｖｂｘの位相合成の処理を主に行う回路であり、位相合成の原理は同様である。また、図５には、クロック信号Ｖａ、Ｖａｘを位相合成した信号とクロック信号Ｖｂ、Ｖｂｘを位相合成した信号を足し合わせる回路構成も含む。尚、図５および図６において、図１と同じ符号を付与したものは、同じ機能を有するものなので、説明を省略する。
【００５３】
図５に示すように、トランスコンダクタンス・アンプａ１、ａ２、…、ａｎ（以下、アンプａ１〜ａｎとする）は、トランジスタＴｒ２１、Ｔｒ２２および抵抗素子Ｒより構成される。ここで、ｎは１から始まる任意の自然数である。尚、アンプａ１〜ａｎのトランジスタＴｒ２１、Ｔｒ２２と抵抗素子Ｒの接続関係や入力信号および電流源２３との接続関係は、図１に示したアンプ２２ａ〜２２ｄと同様なので説明を省略する。
【００５４】
また、アンプａ１〜ａｎの出力電流Ｉ１〜Ｉｎは、スイッチＳ１、Ｓ２、…、Ｓｎを介して足し合わされて出力電流Ｉｏａとなる。同様に図６の回路においてアンプｂ１〜ｂｎの出力電流Ｊ１〜Ｊｎは、スイッチＷ１〜Ｗｎを介して足し合わされて出力電流Ｉｏｂとなる。この出力電流Ｉｏａと出力電流Ｉｏｂが足し合わされて出力電流Ｉｏとなり、抵抗素子２１で電圧に変換されて出力端子ＯＵＴより出力される。
【００５５】
次に、スイッチＳ１〜Ｓｎの構成について説明する。スイッチＳ１〜Ｓｎは、電流ルート（経路）切換えスイッチであり、トランジスタＴｒ１０〜Ｔｒ１３およびインバータ４１より構成される。各スイッチＳ１〜ＳｎのトランジスタＴｒ１０およびトランジスタＴｒ１１のドレイン端子は、出力端子ＯＵＴに接続される。各スイッチＳ１〜ＳｎのトランジスタＴｒ１２およびトランジスタＴｒ１３のドレイン端子は、出力端子ＯＵＴＸに接続される。各スイッチＳ１〜ＳｎのトランジスタＴｒ１０およびトランジスタＴｒ１２のソース端子は、アンプａ１〜ａｎのトランジスタＴｒ２１のドレイン端子にそれぞれ接続される。各スイッチＳ１〜ＳｎのトランジスタＴｒ１１およびトランジスタＴｒ１３のソース端子は、アンプａ１〜ａｎのトランジスタＴｒ２２のドレイン端子にそれぞれ接続される。また、各スイッチＳ１〜Ｓｎは、スイッチ制御回路４２が出力する電流ルート切換え信号ＲＴＡ１〜ＲＴＡｎが入力される入力端子ＲＴＡ１〜ＲＴＡｎを備える。この入力端子ＲＴＡ１〜ＲＴＡｎは、各スイッチＳ１〜ＳｎのトランジスタＴｒ１１およびトランジスタＴｒ１２のゲート端子に接続される。また、入力端子ＲＴＡ１〜ＲＴＡｎは、各スイッチＳ１〜ＳｎのトランジスタＴｒ１０およびトランジスタＴｒ１３のゲート端子にインバータ４１を介して接続される。
【００５６】
また、スイッチ制御回路４２は、例えば図１０に示した位相比較回路１４より受信する制御信号ＳＥを基に、電流ルート切換え信号ＲＴＡ１〜ＲＴＡｎおよび電流ルート切換え信号ＲＴＢ１〜ＲＴＢｎを生成して出力する。尚、図６のスイッチＷ１〜Ｗｎは、入力端子ＲＴＢ１〜ＲＴＢｎを備え接続先がアンプｂ１〜ｂｎであること以外は図５のスイッチＳ１〜Ｓｎと同様の構成であり、説明を省略する。また、図６のアンプｂ１〜ｂｎは、図５に示したアンプａ１〜ａｎと同様の構成なので説明を省略する。
【００５７】
ここで、図５に示す回路を用いて本実施形態における位相合成の原理およびスイッチ制御回路４２での制御方法について説明する。まず、電流ルート切換え端子ＲＴＡ１に繋がるアンプａ１の動作について説明する。例えば、スイッチ制御回路４２が電流ルート切換え端子ＲＴＡ１を“Ｌ（ロウ）レベル”にすると、トランジスタＴｒ１０、Ｔｒ１３がオンしてトランジスタＴｒ１１、Ｔｒ１２はオフする。これにより、アンプａ１は、トランジスタＴｒ２１のゲート端子に入力されるクロック信号Ｖａと同位相の電流Ｉ１を、スイッチＳ１を介して出力端子ＯＵＴへ出力する。
【００５８】
また、例えば、スイッチ制御回路４２が電流ルート切換え端子ＲＴＡ１を“Ｈ（ハイ）レベル”にすると、トランジスタＴｒ１０、Ｔｒ１３がオフして、トランジスタＴｒ１１、Ｔｒ１２がオンする。これにより、アンプａ１は、トランジスタＴｒ２２のゲート端子に入力されるクロック信号Ｖａｘと同位相の電流Ｉ１ｘを、スイッチＳ１を介して出力端子ＯＵＴへ出力する。以上に示すように、スイッチ制御回路４２の制御によりアンプａ１〜ａｎよりクロック信号Ｖａと同位相の電流Ｉ１〜Ｉｎまたはクロック信号Ｖａｘと同位相の電流Ｉ１ｘ〜Ｉｎｘのいずれかを選択して出力端子ＯＵＴおよび出力端子ＯＵＴＸへ出力することができる。
【００５９】
次に、図５および図６に示したアンプａ１〜ａｎおよびアンプｂ１〜ｂｎ全体としての動作を説明する。
例えば、スイッチ制御回路４２が、全ての電流ルート切換え信号ＲＴＡ１〜ＲＴＡｎおよびＲＴＢ１〜ＲＴＢｎを“Ｌ（ロウ）”にした場合、アンプａ１〜ａｎおよびアンプｂ１〜ｂｎの出力電流を足し合わせた、出力端子ＯＵＴに見える電流変化ΔＩｏｕｔは以下の式となる。
2005026760.tif 000005
【００６０】
以上より、出力端子ＯＵＴより出力される信号の電流変化はクロック信号Ｖａとクロック信号Ｖｂに対して同一の重みで足し合わせた位相となる。すなわち、出力端子ＯＵＴより、クロック信号Ｖａの位相とクロック信号Ｖｂの位相の中間に位置する位相の出力が得られる。
【００６１】
また、例えば、スイッチ制御回路４２が、電流ルート切換え信号ＲＴＡ１〜ＲＴＡｎを全て“Ｌ”、ＲＴＢ１〜ＲＴＢｎのうち半分を“Ｌ”、残り半分を“Ｈ（ハイ）”とした場合、アンプａ１〜ａｎおよびアンプｂ１〜ｂｎの出力電流を足し合わせた、出力端子ＯＵＴより出力される電流変化ΔＩｏｕｔは以下の式となる。
2005026760.tif 000006
すなわち、出力端子ＯＵＴより出力される信号の電流変化はクロック信号Ｖａと同じ位相の出力が得られる。
【００６２】
以上に示したように、本実施形態におけるタイミング信号発生回路は、スイッチ制御回路４２が出力する電流ルート切換え信号で“Ｌ”と“Ｈ”を設定する組み合わせにより、クロック信号Ｖａ、Ｖａｘ、Ｖｂ、Ｖｂｘに応じた電流を足し合わせて任意の位相に合成して出力することができる。
【００６３】
尚、上述した第３の実施形態においては、スイッチ制御回路４２は、電流ルート切換え信号ＲＴＡ１〜ＲＴＡｎおよびＲＴＢ１〜ＲＴＢｎの内、“Ｈ”とする数を一定に制御する。すなわち、スイッチＳ１〜ＳｎおよびスイッチＷ１〜Ｗｎの内、オンする数を一定に制御することで、一定の振幅となる出力信号を出力端子ＯＵＴより出力することができる。
【００６４】
次に、本発明の第４の実施形態として、可変抵抗を備える２つのトランスコンダクタンス・アンプの出力経路をスイッチで切換えて足し合わせることで、位相合成を実現する構成のタイミング信号発生回路について説明する。図７は、本発明の第４の実施形態におけるタイミング信号発生回路の回路構成例を示す図である。図７に示すように、可変抵抗を含むトランスコンダクタンス・アンプＡ、Ｂ（以下、アンプＡ、Ｂとする）の出力側にそれぞれ電流ルート切換えスイッチＳＡ、ＳＢが接続されている。また、制御部５１は、例えば図１０に示した位相比較回路１４より受信する制御信号ＳＥを基に、電流ルート切換え信号ＲＴＡ、ＲＴＢおよび抵抗ＲＡ、ＲＢの抵抗値制御信号を生成して出力する。
【００６５】
尚、アンプＡ、Ｂの構成は、図１に示したアンプ２２ａと同様であり、スイッチＳＡ、ＳＢの構成は、図６に示したスイッチＳ１と同様であるので説明を省略する。また、アンプＡとスイッチＳＡと出力端子ＯＵＴ、ＯＵＴＸの接続関係も図６に示したアンプａ１とスイッチＳ１と出力端子ＯＵＴ、ＯＵＴＸの接続関係と同様であるので説明を省略する。
【００６６】
ここで、出力端子ＯＵＴにおける出力信号の電流値の変化は、電流ルート切換え信号ＲＴＡ、ＲＴＢの組み合わせで以下の様に示せる。
（１）ＲＴＡ＝Ｌ、ＲＴＢ＝Ｌ
2005026760.tif 000007
（２）ＲＴＡ＝Ｌ、ＲＴＢ＝Ｈ
2005026760.tif 000008
（３）ＲＴＡ＝Ｈ、ＲＴＢ＝Ｈ
2005026760.tif 000009
（４）ＲＴＡ＝Ｈ、ＲＴＢ＝Ｌ
2005026760.tif 000010
【００６７】
図８は、上述した電流ルート切換え信号ＲＴＡ、ＲＴＢの４パターンの組み合わせ（１）〜（４）に応じて定まる位相関係ｇ１〜ｇ４を示す図である。すなわち、電流ルート切換え信号ＲＴＡ、ＲＴＢの組み合わせ（１）〜（４）において（１）がクロック信号Ｖａ、Ｖｂの中間位相ｇ１
（２）がクロック信号Ｖａ、Ｖｂｘの中間位相ｇ２
（３）がクロック信号Ｖａｘ、Ｖｂｘの中間位相ｇ３
（４）がクロック信号Ｖａｘ、Ｖｂの中間位相ｇ４
を合成することができることを示している。
【００６８】
以上に示すように、上述した第１〜第３の実施形態と同様、本実施形態のタイミング信号発生回路においても、任意の位相を合成して出力することができる。また、本実施形態の構成にした場合には、他の実施形態と比べても分かるように、タイミング信号発生回路を構成する素子数が少なく、個々の素子が有する寄生容量の影響を低減できるため、高速動作に有利である。
【００６９】
次に、本発明の第５の実施形態として、負帰還により出力のコモンモード電圧（出力変化の中心電圧）を一定にできるタイミング信号発生回路について説明する。図９は、本発明の第５の実施形態におけるタイミング信号発生回路の回路構成例を示す図である。図９に示すように、出力負荷としてトランジスタＴｒ３０、Ｔｒ３１を用い、オペアンプ５１およびコンデンサ５２により負帰還を構成している。トランジスタＴｒ３０、Ｔｒ３１は、ｐ型ＭＯＳＦＥＴであり、ソース端子が電源に接続されている。また、トランジスタＴｒ３０のドレイン端子は、出力端子ＯＵＴおよびオペアンプ５１の入力端子１に接続されている。また、トランジスタＴｒ３１のドレイン端子は、出力端子ＯＵＴＸおよびオペアンプ５１の入力端子２に接続されている。また、オペアンプ５１の出力端子は、トランジスタ３０、３１のゲート端子に接続され、コンデンサ５２を介してグランドにも接続されている。
【００７０】
また、図９において、上述した以外のトランスコンダクタンス・アンプ２２ａ〜２２ｄ等の図１と同じ符号を有する構成は、図１に示したものと同様であるので説明を省略する。すなわち、図１に示した第１の実施形態におけるタイミング信号発生回路の抵抗素子２１の替わりに負帰還回路を設定して、出力のコモンモード電圧を一定にできる構成に変更したものが、本実施形態におけるタイミング信号発生回路である。
【００７１】
オペアンプ５１は、出力端子ＯＵＴに出力される信号と出力端子ＯＵＴＸに出力される信号の差分を増幅した信号を出力し、コンデンサ５２がこれを平坦化する。これにより、トランジスタＴｒ３０、Ｔｒ３１のゲート端子には、オペアンプ５１の出力信号の変化における中心電圧（直流成分）が供給される。すなわち、出力端子ＯＵＴおよび出力端子ＯＵＴＸのコモンモード電圧が増加すると、トランジスタＴｒ３０、Ｔｒ３１のゲート端子へ供給される電圧値も増加して、トランジスタＴｒ３０、Ｔｒ３１を流れる電流が減少する。また、出力端子ＯＵＴおよび出力端子ＯＵＴＸのコモンモード電圧が減少すると、トランジスタＴｒ３０、Ｔｒ３１のゲート端子へ供給される電圧値も減少して、トランジスタＴｒ３０、Ｔｒ３１を流れる電流が増加する。以上に示したように、第５の実施形態に示す負帰還の構成をタイミング信号発生回路に備えることで、出力のコモンモード電圧を安定させることができる。
【００７２】
ここで、出力のコモンモード電圧を安定させる理由を説明する。例えば、上述した第１〜第４の実施形態に示した構成の場合、出力電圧は、電源側に接続した抵抗負荷（抵抗素子２１）により決定する。また、出力端子ＯＵＴにおける電流変化は、可変抵抗値（例えば図１のＲ１〜Ｒ４）または電流ルート切換えスイッチ（例えば図５のスイッチＳ１）によりその振幅が変化する。すなわち、出力電圧振幅も変化する。そのため、位相合成の精度を向上させるためには、出力のコモンモード電圧を安定させる方が有利となる。
また、第５の実施形態で示した手段は、第１の実施形態のみならず第２〜第４の実施形態のどの構成にも適用可能である。
【００７３】
尚、第２〜第５の実施形態に示したタイミング信号発生回路も、第１の実施形態に示したタイミング信号発生回路と同様に、図１０のタイミング信号発生回路１３として、信号受信回路１に組み込まれて好適である。この時、出力端子ＯＵＴ、ＯＵＴＸから出力される２つの信号は、例えば、図１０の信号再生タイミング信号ＯＵＴと変化点検出タイミング信号ＯＵＴＸに対応する。
【００７４】
また、上述した第１の実施形態においては、図１０に示した位相比較回路１４が抵抗値制御部２４へ出力する制御信号ＳＥとして、例えば、抵抗Ｒ１〜Ｒ４の抵抗値を各々制御する複数ビットの抵抗値制御信号を４種類含むものである。また、制御信号ＳＥは上述した限りではなく、位相比較回路１４が位相を進めるまたは遅くする旨を伝達する１ビットの制御信号ＳＥを出力して、抵抗値制御部２４においてこれをデコードして抵抗Ｒ１〜Ｒ４を制御する抵抗値制御信号を生成するなどの構成でもよい。
【００７５】
同様に、第２の実施形態においては、図１０に示した位相比較回路１４がＤＡＣ３２へ出力する制御信号ＳＥは、例えば、ＤＡＣ３２のチャネル数（４チャネル）分の制御信号ＳＥ（例えば各８ビット）である。また、第３の実施形態においては、図１０に示した位相比較回路１４がスイッチ制御回路４２へ出力する制御信号ＳＥは、例えば、オンするスイッチ数を伝達する制御信号ＳＥである。また、第４の実施形態においては、図１０に示した位相比較回路１４が制御部５１へ出力する制御信号ＳＥは、例えば、抵抗ＲＡ、ＲＢの抵抗値を各々制御する複数ビットの抵抗値制御信号と、スイッチＳＡ、ＳＢをオン／オフするスイッチ制御信号とを含む制御信号ＳＥである。
【００７６】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
【００７７】
（付記１）  同一の周波数であって複数種類の位相を有する複数の入力信号を用いて位相合成する際に、各前記入力信号に対する合成の重み付けを制御する制御信号を出力する制御手段と、
複数の前記入力信号をそれぞれ受けて、各前記入力信号と同じ位相であって前記制御手段が出力する前記制御信号に応じて振幅を制御した複数の振幅制御後信号を出力する複数のトランスコンダクタンス・アンプと、
複数の前記トランスコンダクタンス・アンプが出力する複数の前記振幅制御後信号を足し合わせて位相合成したタイミング信号を出力する位相合成手段と
を具備することを特徴とするタイミング信号発生回路。
【００７８】
（付記２）  前記位相合成手段は、複数の前記トランスコンダクタンス・アンプの出力を結線することで前記振幅制御後信号を足し合わせて位相合成した前記タイミング信号を出力する構成であることを特徴とする付記１に記載のタイミング信号発生回路。
【００７９】
（付記３）  前記入力信号として、位相が１８０度異なるものを一組として、複数組が入力される場合に、前記トランスコンダクタンス・アンプは、少なくとも２つのトランジスタと１つの可変抵抗回路と２つの電流源から構成され、前記一組の入力信号は２つの前記トランジスタのゲート端子にそれぞれ入力され、前記抵抗回路は、２つの前記トランジスタのソース端子間に設置され、２つの前記トランジスタのソース端子はそれぞれ２つの前記電流源を介して接地され、前記２つのトランジスタのドレイン端子より位相の１８０度異なる２つの出力電流を前記振幅制御後信号として出力し、
前記制御手段が出力する前記制御信号は、前記トランスコンダクタンス・アンプの有する前記可変抵抗回路の抵抗値を制御する信号であり、
前記位相合成手段は、複数の前記トランスコンダクタ・アンプにおける２つの出力電流を出力する前記ドレイン端子を別々にまとめて結線する構成により、複数の前記トランスコンダクタンス・アンプが出力する２つの前記出力電流を前記振幅制御後信号としてそれぞれ足し合わせて位相合成して位相の１８０度異なる２つの前記タイミング信号を生成する構成であること
を特徴とする付記１に記載のタイミング信号発生回路。
【００８０】
（付記４）  前記可変抵抗回路は、直列に接続した抵抗素子とスイッチを、２つの前記トランジスタのソース端子間に並列に複数接続した構成であり、
前記制御手段が出力する前記制御信号は、前記可変抵抗回路の前記スイッチのオン／オフを制御する信号であること
を特徴とする付記３に記載のタイミング信号発生回路。
【００８１】
（付記５）  前記可変抵抗回路は、抵抗用トランジスタおよび前記抵抗用トランジスタのゲート端子への電圧印加回路により構成され、２つの前記トランジスタのソース端子間を前記抵抗用トランジスタで接続し、前記電圧印加回路は、前記制御手段からの前記制御信号に応じた電圧を前記抵抗用トランジスタのゲート端子に印加することで前記抵抗用トランジスタのオン抵抗値を制御する構成であり、
前記制御手段が出力する前記制御信号は、前記抵抗用トランジスタのオン抵抗値を制御する信号であること
を特徴とする付記３に記載のタイミング信号発生回路。
【００８２】
（付記６）  前記位相合成手段は、スイッチを更に備え、複数の前記トランスコンダクタンス・アンプが出力する複数の前記振幅制御後信号を前記スイッチにより選択的に足し合わせて位相合成を行うことを特徴とする付記１に記載のタイミング信号発生回路。
【００８３】
（付記７）  前記振幅制御後信号が電流出力である場合に、前記振幅制御後信号を足し合わせて位相合成した後に電圧値に変換した前記タイミング信号を出力する前記位相合成手段は、
前記電圧値の変動の平均電圧値を出力する平均電圧値出力手段と、
前記平均電圧値出力手段が出力する前記平均電圧値の増減に応じた負帰還が前記電圧値にかかるよう制御する負帰還制御手段と
を更に具備すること
を特徴とする付記３に記載のタイミング信号発生回路。
【００８４】
（付記８）  同一の周波数であって複数種類の位相を有する複数の入力信号を用いて位相合成する際に、各前記入力信号に対する合成の重み付けを制御する制御信号を出力する制御手段と、
複数の前記入力信号をそれぞれ受けて、各前記入力信号と同じ位相であって一定の振幅を有する複数の振幅制御後信号を出力する複数のトランスコンダクタンス・アンプと、
複数の前記トランスコンダクタンス・アンプが出力する複数の前記振幅制御後信号を選択的に足し合わせて位相合成したタイミング信号を出力する位相合成手段と
を具備することを特徴とするタイミング信号発生回路。
【００８５】
（付記９）  前記位相合成手段は、複数の前記トランスコンダクタンス・アンプの出力をスイッチ回路により選択的に結線することで前記振幅制御後信号を足し合わせて位相合成した前記タイミング信号を出力する構成であることを特徴とする付記８に記載のタイミング信号発生回路。
【００８６】
（付記１０）  前記入力信号として、位相が１８０度異なるものを一組として、複数組が入力される場合に、前記トランスコンダクタンス・アンプは、少なくとも２つのトランジスタと１つの抵抗回路と２つの電流源から構成され、前記一組の入力信号は２つの前記トランジスタのゲート端子にそれぞれ入力され、前記抵抗回路は、２つの前記トランジスタのソース端子間に設置され、２つの前記トランジスタのソース端子はそれぞれ２つの前記電流源を介して接地され、前記２つのトランジスタのドレイン端子より位相の１８０度異なる２つの出力電流を前記振幅制御後信号として出力し、
前記制御手段が出力する前記制御信号は、前記トランスコンダクタンス・アンプの出力する２つの前記出力電流の出力先を制御する信号であり、
前記位相合成手段は、複数の前記トランスコンダクタ・アンプにおける２つの出力電流をそれぞれ出力する２つの前記ドレイン端子と、２つの前記タイミング信号を出力する出力端子との接続を切り替える複数のスイッチ回路を備え、前記制御手段からの前記制御信号に応じて前記スイッチ回路が切替わることで、複数の前記トランスコンダクタンス・アンプが出力する２つの前記出力電流を前記振幅制御後信号として選択的に足し合わせて位相合成して位相の１８０度異なる２つの前記タイミング信号を生成する構成であること
を特徴とする付記８に記載のタイミング信号発生回路。
【００８７】
（付記１１）  前記抵抗回路は可変抵抗であり、
前記制御手段が出力する前記制御信号は、前記抵抗回路の抵抗値を制御する信号を更に含むこと
を特徴とする付記１０に記載のタイミング信号発生回路。
【００８８】
（付記１２）  前記抵抗回路は、直列に接続した抵抗素子とスイッチを、２つの前記トランジスタのソース端子間に並列に複数接続した構成であり、
前記制御手段が出力する前記制御信号に含まれる前記抵抗回路の抵抗値を制御する信号は、前記抵抗回路の前記スイッチのオン／オフを制御する信号であること
を特徴とする付記１１に記載のタイミング信号発生回路。
【００８９】
（付記１３）  前記抵抗回路は、抵抗用トランジスタおよび前記抵抗用トランジスタのゲート端子への電圧印加回路により構成され、２つの前記トランジスタのソース端子間を前記抵抗用トランジスタで接続し、前記電圧印加回路は、前記制御手段からの前記制御信号に応じた電圧を前記抵抗用トランジスタのゲート端子に印加することで前記抵抗用トランジスタのオン抵抗値を制御する構成であり、
前記制御手段が出力する前記制御信号に含まれる前記抵抗回路の抵抗値を制御する信号は、前記抵抗用トランジスタのオン抵抗値を制御する信号であること
を特徴とする付記１１に記載のタイミング信号発生回路。
【００９０】
（付記１４）  前記位相合成手段が位相合成後の前記タイミング信号を電圧値に変換する場合に、前記位相合成手段は、
前記電圧値の変動の平均電圧値を出力する平均電圧値出力手段と、
前記平均電圧値出力手段が出力する前記平均電圧値の増減に応じた負帰還が前記電圧値にかかるよう制御する負帰還制御手段と
を更に具備すること
を特徴とする付記１０に記載のタイミング信号発生回路。
【００９１】
（付記１５）  入力信号の変化タイミングに応じて位相を調整したクロック信号を出力するタイミング信号発生回路と、前記入力信号を前記タイミング信号発生回路が出力する前記クロック信号に同期して受信および再生する受信回路とを備える信号受信回路であって、
前記タイミング信号発生回路は、
同一の周波数であって複数種類の位相を有する複数のクロック信号を用いて位相合成する際に、各前記クロック信号に対する合成の重み付けを制御する制御信号を出力する制御手段と、
複数の前記クロック信号をそれぞれ受けて、各前記クロック信号と同じ位相であって前記制御手段が出力する前記制御信号に応じて振幅を制御した複数の振幅制御後信号を出力する複数のトランスコンダクタンス・アンプと、
複数の前記トランスコンダクタンス・アンプが出力する複数の前記振幅制御後信号を足し合わせて位相合成したタイミング信号を出力する位相合成手段と
を具備すること
を特徴とする信号受信回路。
【００９２】
（付記１６）  前記タイミング信号発生回路の前記位相合成手段は、複数の前記トランスコンダクタンス・アンプの出力を結線することで前記振幅制御後信号を足し合わせて位相合成した前記タイミング信号を出力する構成であることを特徴とする付記１５に記載の信号受信回路。
【００９３】
（付記１７）  前記タイミング信号発生回路において、
前記クロック信号として、位相が１８０度異なるものを一組として、複数組が入力される場合に、前記トランスコンダクタンス・アンプは、少なくとも２つのトランジスタと１つの可変抵抗回路と２つの電流源から構成され、前記一組のクロック信号は２つの前記トランジスタのゲート端子にそれぞれ入力され、前記抵抗回路は、２つの前記トランジスタのソース端子間に設置され、２つの前記トランジスタのソース端子はそれぞれ２つの前記電流源を介して接地され、前記２つのトランジスタのドレイン端子より位相の１８０度異なる２つの出力電流を前記振幅制御後信号として出力し、
前記制御手段が出力する前記制御信号は、前記トランスコンダクタンス・アンプの有する前記可変抵抗回路の抵抗値を制御する信号であり、
前記位相合成手段は、複数の前記トランスコンダクタ・アンプにおける２つの出力電流を出力する前記ドレイン端子を別々にまとめて結線する構成により、複数の前記トランスコンダクタンス・アンプが出力する２つの前記出力電流を前記振幅制御後信号としてそれぞれ足し合わせて位相合成して位相の１８０度異なる２つの前記タイミング信号を生成する構成であること
を特徴とする付記１５に記載の信号受信回路。
【００９４】
（付記１８）  前記タイミング信号発生回路において、
前記可変抵抗回路は、直列に接続した抵抗素子とスイッチを、２つの前記トランジスタのソース端子間に並列に複数接続した構成であり、
前記制御手段が出力する前記制御信号は、前記抵抗回路の前記スイッチのオン／オフを制御する信号であること
を特徴とする付記１７に記載の信号受信回路。
【００９５】
（付記１９）  入力信号の変化タイミングに応じて位相を調整したクロック信号を出力するタイミング信号発生回路と、前記入力信号を前記タイミング信号発生回路が出力する前記クロック信号に同期して受信および再生する受信回路とを備える信号受信回路であって、
前記タイミング信号発生回路は、
同一の周波数であって複数種類の位相を有する複数のクロック信号を用いて位相合成する際に、各前記クロック信号に対する合成の重み付けを制御する制御信号を出力する制御手段と、
複数の前記クロック信号をそれぞれ受けて、各前記クロック信号と同じ位相であって一定の振幅を有する複数の振幅制御後信号を出力する複数のトランスコンダクタンス・アンプと、
複数の前記トランスコンダクタンス・アンプが出力する複数の前記振幅制御後信号を選択的に足し合わせて位相合成したタイミング信号を出力する位相合成手段と
を具備すること
を特徴とする信号受信回路。
【００９６】
（付記２０）  前記タイミング信号発生回路の前記位相合成手段は、複数の前記トランスコンダクタンス・アンプの出力をスイッチ回路により選択的に結線することで前記振幅制御後信号を足し合わせて位相合成した前記タイミング信号を出力する構成であることを特徴とする付記１９に記載の信号受信回路。
【００９７】
【発明の効果】
以上に説明したように、本発明によるタイミング信号発生回路においては、例えば、複数種類の位相を有する複数のクロック信号を用いて位相合成する際に、複数のトランスコンダクタンス・アンプが、入力される複数のクロック信号と同じ位相であって振幅を制御した複数の振幅制御後信号を出力して、位相合成手段がそれらの振幅制御後信号を足し合わせて位相合成したタイミング信号を出力することができる。ここで、トランスコンダクタンス・アンプとは、一般的に２つのトランジスタと１つの抵抗回路と２つの電流源とを備える簡単な構成である。また、トランスコンダクタ・アンプは、入力されるクロック信号と同位相であって抵抗回路の抵抗値を制御することで精度よく振幅を制御した振幅制御後信号を出力することができる。すなわち、本発明によるタイミング信号発生回路は、所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるタイミング信号発生回路の全体構成を示すブロック図である。
【図２】図１に示したアンプ２２ａの動作を説明するための図である。
【図３】図１に示したタイミング信号発生回路における抵抗Ｒ１〜Ｒ４の実現例を示す図である。
【図４】本発明の第２の実施形態におけるタイミング信号発生回路の回路構成例を示す図である。
【図５】本発明の第３の実施形態におけるタイミング信号発生回路の回路構成例を示す図である。
【図６】本発明の第３の実施形態におけるタイミング信号発生回路の回路構成例を示す図である。
【図７】本発明の第４の実施形態におけるタイミング信号発生回路の回路構成例を示す図である。
【図８】上述した電流ルート切換え信号ＲＴＡ、ＲＴＢの４パターンの組み合わせ（１）〜（４）に応じて定まる位相関係を示す図である。
【図９】本発明の第５の実施形態におけるタイミング信号発生回路の回路構成例を示す図である。
【図１０】クロック復元回路の一例を示すブロック図である。
【図１１】タイミング信号発生回路１３が出力する、信号再生タイミング信号ＯＵＴと変化点検出タイミング信号ＯＵＴＸの位相差ΔΦと入力信号の関係を示す図である。
【図１２】従来のタイミング信号発生回路１３の回路構成例を示す図である。
【図１３】位相合成の原理を示す図である。
【図１４】図１２に示した４つの差動アンプ２０２ａ〜２０２ｄの１つである差動アンプ２０２ａを取り上げた、上述した問題を説明するための図である。
【符号の説明】
１          信号受信回路
１１、１２  受信回路
１３        タイミング信号発生回路
１４        位相比較回路
２１        抵抗素子
２２ａ〜２２ｄ  トランスコンダクタンス・アンプ（可変抵抗を含む）
２３        電流源
２４        抵抗値制御部
３２        ＤＡＣ
４２        スイッチ制御回路
５０        制御部
５１        オペアンプ
５２        コンデンサ
Ｔｒ２１〜Ｔｒ２４  トランジスタ（ｎ型ＭＯＳＦＥＴ）
Ｒ１〜Ｒ４  抵抗（可変抵抗）
ｒ１〜ｒｎ  抵抗素子
ＳＷ１〜ＳＷｎ  スイッチ
ａ１〜ａｎ、ｂ１〜ｂｎ  トランスコンダクタンス・アンプ
Ｓ１〜Ｓｎ、Ｗ１〜Ｗｎ  スイッチ
Ｔｒ１０〜Ｔｒ１３      トランジスタ（ｎ型ＭＯＳＦＥＴ）
Ａ、Ｂ          トランスコンダクタンス・アンプ
ＲＡ、ＲＢ      抵抗（可変抵抗）
ＳＡ、ＳＢ      スイッチ
Ｔｒ３０、Ｔｒ３１      トランジスタ（ｐ型ＭＯＳＦＥＴ）
【図１】
2005026760.tif 000011
【図２】
2005026760.tif 000012
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005026760.tif 000017
【図８】
2005026760.tif 000018
【図９】
2005026760.tif 000019
【図１０】
2005026760.tif 000020
【図１１】
2005026760.tif 000021
【図１２】
2005026760.tif 000022
【図１３】
2005026760.tif 000023
【図１４】
2005026760.tif 000024