(57)【要約】    【課題】  ＭＴＰ構造のキャパシタを備える強誘電体メモリ素子の製造方法を提供すること。    【解決手段】  半導体基板21の上部に第1絶縁膜24を形成するステップと、第1絶縁膜24を貫通して半導体基板21の一部とコンタクトするストレージノードコンタクトを形成するステップと、第1絶縁膜24上にストレージノードコンタクトに接続する下部電極32Aとハードマスクとの積層構造を形成するステップと、積層構造を含む全面に、第2絶縁膜形成用層を成膜するステップと、ハードマスクの表面が露出するまで、第2絶縁膜形成用層を研磨して平坦化し第2絶縁膜34Aを形成するステップと、ハードマスクを選択的に除去することにより、第2絶縁膜34Aの表面より高さが低い下部電極32Aの表面を露出させるステップと、下部電極32A及び第2絶縁膜34Aの上に、強誘電体膜35及び上部電極36を順に形成するステップとを含む。【選択図】図2F
2005026669.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に第1絶縁膜を形成するステップと、
該第1絶縁膜を貫通して前記半導体基板の一部とコンタクトするストレージノードコンタクトを形成するステップと、
前記第1絶縁膜上に、前記ストレージノードコンタクトに接続する下部電極とハードマスクとの積層構造を形成するステップと、
前記積層構造を含む全面に、第2絶縁膜形成用層を成膜するステップと、
前記ハードマスクの表面が露出するまで、前記第2絶縁膜形成用層を平坦化し、第2絶縁膜を形成するステップと、
前記ハードマスクを選択的に除去することにより、前記第2絶縁膜の表面より高さが低い前記下部電極の表面を露出させるステップと、
前記下部電極及び前記第2絶縁膜の上に、強誘電体膜及び上部電極を順に形成するステップと
を含むことを特徴とする強誘電体メモリ素子の製造方法。
【請求項２】
前記ハードマスクを構成する材料が、
チタニウムナイトライド、タンタルナイトライドまたはシリコン酸化物であることを特徴とする請求項1に記載の強誘電体メモリ素子の製造方法。
【請求項３】
前記下部電極の表面を露出させるステップが、
ウェットエッチング、またはドライエッチングにより、前記ハードマスクを除去する処理であることを特徴とする請求項1に記載の強誘電体メモリ素子の製造方法。
【請求項４】
前記ハードマスクのウェットエッチングが、
エッチング液として、NH4OH:H2O2:H2O(1:4:20)溶液、またはSPM(H2SO4:H2O2=4:1)溶液を利用する処理であることを特徴とする請求項3に記載の強誘電体メモリ素子の製造方法。
【請求項５】
前記ハードマスクのドライエッチングが、
エッチング用ガスとして、アルゴンと塩素との混合ガスを利用する処理であることを特徴とする請求項3に記載の強誘電体メモリ素子の製造方法。
【請求項６】
前記第2絶縁膜形成用層を研磨して平坦化し、第2絶縁膜を形成するステップが、
化学的機械研磨により、前記第2絶縁膜形成用層を部分的に研磨して平坦化するステップと、
エッチバックにより、前記ハードマスクの表面を露出させるステップと
を含むことを特徴とする請求項1に記載の強誘電体メモリ素子の製造方法。
【請求項７】
前記第2絶縁膜形成用層を研磨して平坦化し、第2絶縁膜を形成するステップが、
化学的機械研磨またはエッチバックにより、前記第2絶縁膜形成用層を一度に処理するステップであることを特徴とする請求項1に記載の強誘電体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、ＭＴＰ構造のキャパシタを備える強誘電体メモリ素子の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子（ＤＲＡＭ）には、キャパシタに電荷として蓄積された情報が、時間経過とともに失われることを防止するために、リフレッシュを行う機能が設けられている。最近のメモリの大容量化に伴って、キャパシタに強誘電体薄膜を用いることによって、ＤＲＡＭで必要とされるリフレッシュの限界を克服し、大容量のメモリとして利用できる素子の開発が進められてきた。このような強誘電体薄膜を利用する強誘電体メモリ素子(Ferro-electric Random Access Memory; 以下、「ＦｅＲＡＭ」と記す)は、不揮発性メモリ素子(Nonvolatile Memory device）の一種であって、電源が切られた状態でも格納されている情報が失われないという長所がある。また、動作速度もＤＲＡＭに匹敵するので、次世代記憶素子として注目されている。
【０００３】
最近は、高密度強誘電体メモリ素子にＭＴＰ(Merged Top electrode Plate line)構造が適用されている。
【０００４】
図1は、従来の技術に係るＭＴＰ構造の強誘電体メモリ素子を示す断面図である。図1を参照すると、半導体基板11に活性領域を画定する素子分離膜12が形成され、半導体基板11内に、トランジスタのソース・ドレインなどの領域を接合する接合領域13が形成されている。
【０００５】
また、半導体基板11の上部に第1絶縁膜14が形成され、第1絶縁膜14を貫通して接合領域13にコンタクトするストレージノードコンタクト15が形成され、ストレージノードコンタクト15及び第1絶縁膜14の上面に、ストレージノードコンタクト15に接続された下部電極16が形成されている。
【０００６】
また、隣接する下部電極（図示省略）との間を電気的に隔離するために、下部電極16は、表面が平坦化された第2絶縁膜17によって取り囲まれている。なお、第2絶縁膜17及び下部電極16は、その表面が実質的に平坦である。
【０００７】
さらに、第2絶縁膜17と下部電極16上に強誘電体膜18が形成され、強誘電体膜18上に上部電極19が形成されている。
【０００８】
図1に示した従来の技術に係る強誘電体メモリ素子は、上部電極19が、プレートライン(plate line）を兼ねるＭＴＰ構造を有する強誘電体メモリ素子となっている。
【０００９】
上記のＭＴＰ構造を有する強誘電体メモリ素子を製造する場合、従来の技術では、第2絶縁膜17が下部電極16を取り囲む形態となるようにパターニングを行い、下部電極16を1ビットずつ分離するためのエッチングを行った後、第2絶縁膜17の形成用層を成膜し、下部電極16の表面が露出するまで、化学的機械研磨(CMP; Chemical Mechanical Polishing)により、第2絶縁膜17の形成用層を平坦化し、第2絶縁膜17を形成する方法が採用されている。
【００１０】
しかし、下部電極16の表面を露出させるためには過度の化学的機械研磨を必要とする。この場合、下部電極16の表面と第2絶縁膜17の表面との間に段差Ｘが発生するとともに、主に金属膜である下部電極16の表面に、化学的機械研磨の際のスラリーなどに起因するスクラッチなどの欠陥が発生するという問題がある。特に、下部電極16と第2絶縁膜17との間の段差Ｘが大きい場合には、後続の工程で、スピンオン法によって強誘電体膜18の成膜を行うと、強誘電体膜18にクラックなどを誘発することがあるという問題点がある。
【００１１】
このようなクラックなどは、強誘電体膜18と下部電極16との間の界面特性を悪化させ、また下部電極16間の短絡を発生させ、セル面積の均一性の確保に対して悪影響を及ぼす。
【特許文献１】韓国特許公開公報  2003-23844号公報
【非特許文献１】論文「0.18 μM SBT-BASED EMBEDED FERAM OPERATING AT A LOW VOLTAGE OF 1.1 V」 (Y. NAGANO et al.)
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述した従来の問題点を解決するためになされたものであって、下部電極が絶縁膜内に埋め込まれるMTP構造を形成する際に、下部電極と絶縁膜との間の段差の発生を防止することができる強誘電体メモリ素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明に係る強誘電体メモリ素子の製造方法（１）は、半導体基板の上部に第1絶縁膜を形成するステップと、該第1絶縁膜を貫通して前記半導体基板の一部とコンタクトするストレージノードコンタクトを形成するステップと、前記第1絶縁膜上に、前記ストレージノードコンタクトに接続する下部電極とハードマスクとの積層構造を形成するステップと、前記積層構造を含む全面に、第2絶縁膜形成用層を成膜するステップと、前記ハードマスクの表面が露出するまで、前記第2絶縁膜形成用層を平坦化するステップと、前記ハードマスクを選択的に除去することにより、前記第２絶縁膜の表面より高さが低い前記下部電極の表面を露出させるステップと、前記下部電極及び前記第2絶縁膜の上に、強誘電体膜及び上部電極を順に形成するステップとを含むことを特徴としている。
【００１４】
また、本発明に係る強誘電体メモリ素子の製造方法（２）は、上記製造方法（１）において、前記ハードマスクを構成する材料が、チタニウムナイトライド、タンタルナイトライドまたはシリコン酸化物であることを特徴としている。
【００１５】
また、本発明に係る強誘電体メモリ素子の製造方法（３）は、上記製造方法（１）において、前記下部電極の表面を露出させるステップが、ウェットエッチング、またはドライエッチングにより、前記ハードマスクを除去する処理であることを特徴としている。
【発明の効果】
【００１６】
上述した本発明に係る製造方法によれば、下部電極を取り囲む絶縁膜を形成するための化学的機械研磨の際に、下部電極の表面にスクラッチが発生することを防止することができる。そのために、製造工程上の安定性と素子の信頼性を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の最も好ましい実施の形態を添付する図面を参照しながら説明する。図２Ａないし図２Ｆは、本発明の実施の形態に係る強誘電体メモリ素子の製造方法の概略を説明する図であり、各製造段階における素子の構造を示す断面図である。
【００１８】
図２Ａは、コンタクトプラグを形成し、第１絶縁膜の表面に接合層を形成した段階における素子の構造を示す断面図である。図２Ａに示したように、半導体基板21に、素子間を電気的に分離するための素子分離膜22を形成することにより、活性領域を画定する。また、半導体基板21内に、トランジスタのソース・ドレインなどの接合領域23を形成する。この場合、接合領域23は、例えば、ｎ型不純物をイオン注入することによって形成することができる。
【００１９】
次いで、半導体基板21の上部（素子分離膜22及び接合領域23の上面）に、第1絶縁膜24を成膜した後、その表面を平坦化する。ここで、第1絶縁膜24は、高密度プラズマ[HDP; High Density Plasma]法を用いて形成可能であり、第1絶縁膜24には酸化物を利用する。次に、コンタクトホール形成用マスク(図示せず）を利用して、第1絶縁膜24をエッチングすることによって、接合領域23を露出させたストレージノードコンタクトホール25を形成する。
【００２０】
次いで、ストレージノードコンタクトホール25内にストレージノードコンタクトを形成する。例えば、ストレージノードコンタクトホール25を含む第1絶縁膜24の上面にチタニウム(Ti）膜とチタニウムナイトライド(TiN)膜とを順に形成して、TiN/Tiバリヤ膜26を形成した後、急速熱処理[RTP; Rapid Thermal Process]などによって、接合領域23とTiN/Tiバリヤ膜26との界面にチタニウムシリサイド(TiSi2)膜27を形成する。それによって、オーミックコンタクトを形成する。この場合、急速熱処理は、温度：約830℃、加熱雰囲気：Ｎ2ガス、加熱時間：約20秒の条件で実施することが好ましい。
【００２１】
なお、チタニウムシリサイド膜27の形成には、化学気相成長法を利用することもできる。その場合には、TiN/Tiバリヤ膜26を直接成長させ、成長の過程で同時にチタニウムシリサイド膜27を生成させることができる。したがって、この方法の場合には、後の急速熱処理(RTP]を省略することができる。
【００２２】
次いで、第1チタニウムナイトライド膜28を成膜した後、ストレージノードコンタクトホール25に、タングステン層29を埋め込む。さらに、エッチバック処理を行うことによって、ストレージノードコンタクトホール25内の上面が第1絶縁膜24の上面より低い、すなわち上部が凹状に窪んだタングステンプラグ構造を形成する（以下、この処理を「リセス処理」と記す）。
【００２３】
この場合、第1チタニウムナイトライド膜28は、タングステン層29と接合領域23との間の相互拡散を防止するためのものであり、膜の厚さは200Å程度でよい。タングステン層29部の形状は、プラグのサイズによって決まるものであるが、直径が0.30μｍ程度の場合には、成膜する厚さは3000Å程度とするのがよい。
【００２４】
タングステンプラグ構造の形成時に、化学気相成長法を適用する場合、第1チタニウムナイトライド膜28の成膜を省略することができる。また、第1チタニウムナイトライド膜28を十分に厚く成膜して、ストレージノードコンタクトホール25を完全に埋め込んでもよく、この場合には、タングステンの成膜を必要としない。
【００２５】
一方、リセス処理の際のリセス部の深さ（凹状部の深さ）は、後続の工程における処理などを考慮して決めるのがよいが、500Å〜1500Å程度が適当である。
【００２６】
次いで、リセス処理されたタングステンプラグ構造の上部に、第2チタニウムナイトライド膜30を成膜して、ストレージノードコンタクトホール25を、少なくとも第1絶縁膜24の上面と同じレベルまで完全に埋め込む。この場合、第2チタニウムナイトライド膜30の厚さは、リセス部の深さによって決まるが、深さが1000Å程度の場合には、処理上の余裕を考慮して、1500Å程度の厚さに成膜すれば十分である。
【００２７】
次いで、第2チタニウムナイトライド膜30に対する化学的機械研磨により、第2チタニウムナイトライド膜30が、ストレージノードコンタクトホール25の上端部まで埋め込まれた状態になるように研磨する。この処理によって、埋め込みTiNプラグ構造を完成させる。
【００２８】
次いで、埋め込みTiNプラグの構造及び第1絶縁膜24の上面に接合層31を形成した後、マスクキング及びエッチング処理により、埋め込みTiNプラグの上部の接合層31を除去し、埋め込みTiNプラグの上面を露出させる。なお、接合層31には、アルミナ(Al2O3)、チタニア(TiO2)などを利用する。
【００２９】
例えば、接合層31としてアルミナを利用する場合は、アルミナをできるだけ薄く成膜する。アルミナの膜厚が薄いと、後続の熱処理などによりアルミナが破壊して除去されるので、埋め込みTiNプラグの上面を容易に露出させることができる。その場合には、マスクキングとエッチングを用いて、接合層31を除去する処理を行う必要がない。したがって、アルミナの厚さは5Å〜100Å程度とするのが好ましい。
【００３０】
後続の熱処理では、急速熱処理(RTP)により、第2チタニウムナイトライド膜30の上部の接合層31(アルミナ)にクラックを発生させる。この場合、タングステン層29と第2チタニウムナイトライド膜30の熱膨張係数が、第1絶縁膜24を構成するシリコン酸化膜の熱膨張係数より10倍程度大きいため、第2チタニウムナイトライド膜30とタングステン層29の上部のみに、クラックを発生させることができる。ここで、急速熱処理の条件は、温度：400℃〜1000℃程度、加熱雰囲気：窒素(N2)ガス又はアルゴン(Ar）ガスとするのが好ましい。なお、急速熱処理の際に、第2チタニウムナイトライド膜30及びタングステン層29が酸化されないようにする。
【００３１】
次いで、クラックが発生したアルミナ膜を、SC-1[NH4OH:H2O2:H2O=1:4:20]溶液でエッチングすることにより、第2チタニウムナイトライド膜30の上面を露出させる。
【００３２】
図２Ｂは、第1導電膜及びハードマスクを形成した段階における素子の構造を示す断面図である。図２Ｂに示したように、露出させた埋め込みTiNプラグの上面及び接合層31の上面に、第1導電膜32及びハードマスク33を順に形成する。この場合、第1導電膜32は、化学気相成長(CVD)法、物理気相成長(PVD)法、原子層成長(ALD)法及びプラズマ原子層成長(PEALD)法のうち、いずれかの方法を利用して成膜するのがよい。また、第1導電膜32の形成材料は、白金(Pt)、イリジウム(Ir)、ルテニウム(Ru)、レニウム(Re)及びロジウム(Rh)のうちのいずれか、又はこれらの材料の複合物とすることが好ましい。
【００３３】
例えば、第1導電膜32は、イリジウム(Ir)、イリジウム酸化物(IrO2)及び白金(Pt）の順に積層されたPt/IrO2/Ir膜で構成する。この場合、各層の厚さは、イリジウム(Ir）：100Å〜3000Å、イリジウム酸化物(IrO2）：10Å〜500Å、白金(Pt）：100Å〜5000Å程度とする。
【００３４】
また、ハードマスク33の形成用層は、化学気相成長(CVD)法、物理気相成長(PVD)法または原子層成長(ALD)法を利用して形成したチタニウムナイトライド(TiN)、タンタルナイトライド(TaN)またはSiOxの層であり、その厚さは100Å〜2000Å程度が適当である。
【００３５】
次いで、ハードマスク33形成用層上に感光膜を塗布し、露光及び現像によりパターニングして、下部電極を画定する感光膜パターン(図示せず）を形成した後、感光膜パターンをエッチングマスクとして、ハードマスク33形成用層をパターニングすることにより、ハードマスク33を形成する。その後、感光膜パターンを除去する。
【００３６】
図２Ｃは、ハードマスク33及び第1絶縁膜24上に、第2絶縁膜形成用層34を成膜した段階における素子の構造を示す断面図である。図２Ｃに示したように、パターニングされたハードマスク33をエッチングマスクとして、第1導電膜32を1ビットずつエッチングすることにより、下部電極32Aを形成する。この下部電極32Aを形成するエッチングの際には、ハードマスク33が100Å〜1000Å程度の厚さで残留しているようにしておき、ハードマスク33でマスクされていない領域の第1導電膜32とその下の接合層31の両者がエッチングされるようにする。
【００３７】
次いで、下部電極32Aとハードマスク33との積層構造物を含む全面に、第2絶縁膜34Aを形成するための絶縁層(第2絶縁膜形成用層)34を3000Å〜10000Åの厚さに形成する。この場合、第2絶縁膜形成用層34は、HDP(High Density Plasma)酸化膜、BPSG(Boron Phosphor Silicate Glass)、PSG(Phosphorous Silicate Glass)、MTO(Middle Temperature Oxide)、HTO(High Temperature Oxide)及びTEOS(Tetra Ethyl Ortho Silicate)のうちのいずれかの材料とするのがよい。
【００３８】
別の実施の形態として、酸素が下部電極32Aに拡散することを防止するために、第2絶縁膜形成用層34を成膜する前に、酸素拡散防止用絶縁膜を形成してもよい。この場合、酸素拡散防止用絶縁膜には、アルミナ(Al2O3)、シリコン窒化物(Si3N4)またはシリコンオキシナイトライド(SiON）などの材料が適している。
【００３９】
図２Ｄは、化学的機械研磨により第2絶縁膜形成用層34の表面を平坦化し、第2絶縁膜34Aを形成した段階における素子の構造を示す断面図である。図２Ｄに示したうに、ハードマスク33の表面が露出する前まで、第2絶縁膜形成用層34の化学的機械研磨を実施して部分的に平坦化する。さらに化学的機械研磨及びエッチバック処理を進めて、ハードマスク33の表面を露出させる。
【００４０】
別の実施の形態として、第2絶縁膜形成用層34の化学的機械研磨またはエッチバック処理を実施することにより、一度に、第2絶縁膜34Aの表面を平坦化すると同時に、ハードマスク33の表面を露出させるようにしてもよい。
【００４１】
上述のような一連のステップにより、下部電極32Aの上部のハードマスク33が露出し、下部電極32Aの周囲が第2絶縁膜34Aにより取り囲まれた形態となる。
【００４２】
図２Ｅは、下部電極３２Ａの表面が露出した段階における素子の構造を示す断面図である。図２Ｅに示したように、下部電極32Aのパターニング後も残留しているハードマスク33を、ウェットエッチングまたはドライエッチングを利用して除去する。例えば、SC-1(NH4OH:H2O2:H2O=1:4:20)、SPM(H2SO4:H2O2=4:1)などのウェットエッチング液を利用して除去する。この場合、SPMエッチング液を用いると、第2絶縁膜34Aが一部損傷する場合もあるが、SC-1エッチング液では、シリコン酸化膜はほとんどエッチングされない。ウェットエッチングの時間は、残留しているハードマスク33の厚さにもよるが、10秒〜1時間程度が好ましい。
【００４３】
また、アルゴン(Ar）と塩素(Cl2）との混合ガスを利用して、ハードマスク33を除去してもよい。
【００４４】
上述のようなハードマスク33のウェットエッチング、またはドライエッチングにより、下部電極32Aの表面が露出し、下部電極32Aの表面は周囲の第2絶縁膜34Aの上面より高さが低くなる。なお、ハードマスク33のウェットエッチングまたはドライエッチングは、接触式で研磨する化学的機械研磨とは異なって非接触式である。そのため、下部電極32Aの表面に、スクラッチなどの欠陥を誘発することがほとんどない。
【００４５】
図２Ｆは、強誘電体膜３５の上に上部電極３６を形成した段階における素子の構造を示す断面図である。図２Ｆに示したように、第2絶縁膜34Aに取り囲まれた下部電極32Aの全面及び第2絶縁膜34Aの上面に、強誘電体膜35と上部電極36用の第2導電膜（図示省略）とを順に蒸着する。次に、上部電極36用の第2導電膜のみを選択的にエッチングすることにより、上部電極36を形成する。
【００４６】
この場合、強誘電体膜35の成膜には、物理気相成長(PVD)法、化学気相成長(CVD)法、原子層成長(ALD)法、金属有機物(MOD)及びゾルゲル(Sol-gel）を利用したスピンコーティング(Spin coating)法のうちのいずれかの方法を利用するのがよい。
【００４７】
また、成膜用の材料には、通常のSBT、PZT及びBLTのうちのいずれか、又は不純物が添加されているか、組成が変更されたSBT、PZT、SBTN及びBLTのうちのいずれかを利用することができる。例えば、強誘電体膜35としてBLTを利用する場合、スピンオンコーティング法でBLTを成膜した後、残留する有機物や不純物を除去するために、150℃と250℃で1次ベーキングを実施し、その後、温度：475℃、加熱雰囲気：O2ガス、加熱時間：60秒程度の条件で1次急速熱処理を施す。次いで、温度：650℃、加熱雰囲気：O2ガス、加熱時間：120秒程度の条件で2次急速熱処理を施す。この2次急速熱処理で、BLTの核生成を起こさせる。次いで、拡散炉(diffusion furnace)を利用して、温度：650℃、加熱雰囲気：O2ガス、加熱時間：60分程度の条件で熱処理する。この熱処理によって、BLTの結晶化を促進させる。
【００４８】
上述のように、下部電極32Aが埋め込まれた構造上に強誘電体膜35を形成し、上部電極36の形成前に平坦化することによって、後続の工程における処理を含めて、表面が平坦な構造を容易に形成することができるようになる。
【００４９】
一方、上部電極36用の第2導電膜の材料には、下部電極32Aに適用された第1導電膜と同じ材料を使用することができる。なお、上部電極36は、いくつかのセルを同時に接続するプレートライン形態にパターン化するのがよい。
【００５０】
本発明は、上記の実施の形態として開示した範囲に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で多くの改良、変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５１】
【図１】従来の技術に係るMTP構造の強誘電体メモリ素子の構造を示す断面図である。
【図２Ａ】本発明の実施の形態に係る強誘電体メモリ素子の製造方法を説明する図であり、コンタクトプラグを形成し、第１絶縁膜の表面に接合層を形成した段階における素子の構造を示す断面図である。
【図２Ｂ】本発明の実施の形態に係る強誘電体メモリ素子の製造方法を説明する図であり、第1導電膜及びハードマスクを形成した段階における素子の構造を示す断面図である。
【図２Ｃ】本発明の実施の形態に係る強誘電体メモリ素子の製造方法を説明する図であり、ハードマスク及び第1絶縁膜上に、第2絶縁膜形成用層を成膜した段階における素子の構造を示す断面図である。
【図２Ｄ】本発明の実施の形態に係る強誘電体メモリ素子の製造方法を説明する図であり、化学的機械研磨により第2絶縁膜形成用層の表面を平坦化し、第2絶縁膜を形成した段階における素子の構造を示す断面図である。
【図２Ｅ】本発明の実施の形態に係る強誘電体メモリ素子の製造方法を説明する図であり、下部電極の表面が露出した段階における素子の構造を示す断面図である。
【図２Ｆ】本発明の実施の形態に係る強誘電体メモリ素子の製造方法を説明する図であり、強誘電体膜の上に上部電極を形成した段階における素子の構造を示す断面図である。
【符号の説明】
【００５２】
21      半導体基板
22      素子分離膜
23      接合領域
24      第1絶縁膜
26      TiN/Tiバリヤ膜
29      タングステン層
31      接合層
32A      下部電極
33      ハードマスク
34      第2絶縁膜形成用層
34A      第2絶縁膜
35      強誘電体膜
36      上部電極
【図１】
2005026669.tif 000003
【図２Ａ】
2005026669.tif 000004
【図２Ｂ】
2005026669.tif 000005
【図２Ｃ】
2005026669.tif 000006
【図２Ｄ】
2005026669.tif 000007
【図２Ｅ】
2005026669.tif 000008
【図２Ｆ】
2005026669.tif 000009