(57)【要約】【課題】  しきい電圧の分布を改善するＥＥＰＲＯＭ素子およびその製造方法を提供する。【解決手段】  半導体基板内に共通ソース領域、フローティング接合領域およびビットライン接合領域を具備し、前記共通ソース領域は接合深さが浅い高濃度不純物領域だけで構成され、フローティング接合領域およびビットライン接合領域の接合深さより浅い。ＨＶＮ−イオン注入をフローティング接合領域およびビットライン接合領域にのみ実施して共通ソース領域には実施せず、ＬＶＮ−イオン注入も共通ソース領域には適用しない。したがって、ＥＥＰＲＯＭ素子内に延びた有効チャンネル長を確保できてセルしきい電圧の分布を改善させうる。【選択図】  図３Ｂ
2005026696.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型を持つ半導体基板上に形成されたトンネル絶縁膜を含むメモリトランジスタ用ゲート絶縁膜と、
前記メモリトランジスタ用ゲート絶縁膜上に形成されたメモリトランジスタゲートと、
前記メモリトランジスタゲートと離間されて前記半導体基板上に形成された選択トランジスタ用ゲート絶縁膜と、
前記選択トランジスタ用ゲート絶縁膜上に形成された選択トランジスタゲートと、
前記トンネル絶縁膜下部の前記半導体基板内に形成された第２導電型のフローティング接合領域と、
前記フローティング接合領域と離間されて前記メモリトランジスタゲートの一側の前記半導体基板内に形成された前記第２導電型の共通ソース領域と、
前記フローティング接合領域と離間されて前記選択トランジスタゲートの一側の前記半導体基板内に形成された前記第２導電型のビットライン接合領域と、を含み、
前記共通ソース領域は第１ドーピング濃度の単一接合領域だけでなっており、前記共通ソース領域の接合深さは前記フローティング接合領域および前記ビットライン接合領域の接合深さよりさらに浅いことを特徴とするＥＥＰＲＯＭ素子。
【請求項２】
前記フローティング接合領域は第２ドーピング濃度の不純物領域とそれに接する第３ドーピング濃度の不純物領域よりなっており、前記第１ドーピング濃度および前記第２ドーピング濃度は前記第３ドーピング濃度より高いことを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
【請求項３】
前記フローティング接合領域内の前記第２ドーピング濃度の不純物領域および前記第３ドーピング濃度の不純物領域の接合深さは前記共通ソース領域の接合深さより深いことを特徴とする請求項２に記載のＥＥＰＲＯＭ素子。
【請求項４】
前記ビットライン接合領域は、前記第１ドーピング濃度を持つ不純物領域および前記第３濃度を持つ不純物領域の二重接合構造よりなることを特徴とする請求項２に記載のＥＥＰＲＯＭ素子。
【請求項５】
前記ビットライン接合領域内の前記第３ドーピング濃度の不純物領域の接合深さは前記共通ソース領域の接合深さより深く、前記ビットライン接合領域内の前記第１ドーピング濃度の不純物領域の接合深さは前記共通ソース領域の接合深さと同一であることを特徴とする請求項４に記載のＥＥＰＲＯＭ素子。
【請求項６】
前記メモリトランジスタゲートはフローティングゲート、ゲート間絶縁膜およびセンスラインを順次積層してなることを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
【請求項７】
前記フローティングゲートはポリシリコン膜よりなり、前記ゲート間絶縁膜はＳｉＯ２またはＯＮＯよりなり、前記センスラインはポリシリコン膜またはポリサイド膜よりなることを特徴とする請求項６に記載のＥＥＰＲＯＭ素子。
【請求項８】
前記選択トランジスタゲートは前記選択トランジスタ用ゲート絶縁膜上に形成された単一のワードラインよりなることを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
【請求項９】
前記選択トランジスタをなす単一のワードラインはポリシリコン膜またはポリサイド膜よりなることを特徴とする請求項８に記載のＥＥＰＲＯＭ素子。
【請求項１０】
前記選択トランジスタゲートはフローティングゲート、ゲート間絶縁膜およびワードラインを順次積層してなることを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
【請求項１１】
前記メモリトランジスタゲートおよび前記選択トランジスタゲートは自己整列スタック構造よりなることを特徴とする請求項１０に記載のＥＥＰＲＯＭ素子。
【請求項１２】
前記トンネル絶縁膜はＳｉＯ２またはＳｉＯＮよりなることを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
【請求項１３】
前記第１ドーピング濃度は約１．０×１０１５ないし約５．０×１０１５原子／ｃｍ３、前記第２ドーピング濃度は約１．０×１０１３ないし約９．０×１０１３原子／ｃｍ３、前記第３ドーピング濃度は約５．０×１０１２ないし約９．０×１０１２原子／ｃｍ３であることを特徴とする請求項２に記載のＥＥＰＲＯＭ素子。
【請求項１４】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、前記フローティング接合領域はＮ＋型不純物領域とＨＶＮ−型不純物領域とが互いに接して形成された領域であり、前記ビットライン接合領域はＮ＋型不純物領域とＨＶＮ−型不純物領域との二重接合領域であり、前記共通ソース領域はＮ＋型不純物領域の単一接合領域であることを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
【請求項１５】
（ａ）活性領域および非活性領域が限定された半導体基板上に第１絶縁膜を形成する段階と、
（ｂ）フローティング接合領域が形成される前記半導体基板部分に第１ドーピング濃度の不純物領域を形成する段階と、
（ｃ）前記第１ドーピング濃度の不純物領域上に薄いトンネル絶縁膜を形成する段階と、
（ｄ）前記トンネル絶縁膜を含む第１絶縁膜部分上にメモリトランジスタゲートを形成し、前記メモリトランジスタゲートと離間されて前記第１絶縁膜上に選択トランジスタゲートを形成する段階と、
（ｅ）前記半導体基板内に前記第１ドーピング濃度の不純物領域と接するように前記第１ドーピング濃度より低い第２ドーピング濃度の高電圧不純物領域を形成してフローティング接合領域を形成すると同時に、前記第２ドーピング濃度の高電圧不純物領域と離間されて前記選択トランジスタゲートの一側にビットライン接合領域形成のための前記第２ドーピング濃度の高電圧不純物領域を形成する段階と、
（ｆ）前記第１ドーピング濃度の不純物領域と離間されて前記メモリトランジスタゲートの一側に前記第２ドーピング濃度より高い第３ドーピング濃度の不純物領域を形成して前記第３ドーピング濃度の不純物領域のみよりなる共通ソース領域を形成し、ビットライン接合領域形成のための前記第２ドーピング濃度の高電圧不純物領域内に前記第３ドーピング濃度の不純物領域を形成してビットライン接合領域を形成する段階と、を含むことを特徴とするＥＥＰＲＯＭ素子の製造方法。
【請求項１６】
前記（ｄ）段階で前記メモリトランジスタゲートおよび前記選択トランジスタゲートを形成する方法は、
前記第１絶縁膜上に第１導電層およびゲート間絶縁膜を形成する段階と、
前記第１導電層および前記ゲート間絶縁膜を選択的にエッチングして前記メモリトランジスタゲートのフローティングゲートを形成する段階と、
前記ゲート間絶縁膜および前記第１絶縁膜上に第２導電層を形成する段階と、
前記第２導電層を選択的にエッチングして前記メモリトランジスタゲートのフローティングゲート上にセンスラインを形成し、前記第１絶縁膜上にワードラインを形成する段階と、を含むことを特徴とする請求項１５に記載のＥＥＰＲＯＭ素子の製造方法。
【請求項１７】
前記（ｄ）段階で前記メモリトランジスタゲートおよび前記選択トランジスタゲートを形成する方法は、
前記第１絶縁膜上に第１導電層およびゲート間絶縁膜を形成する段階と、
前記第１導電層および前記ゲート間絶縁膜を選択的にエッチングして前記メモリトランジスタゲートのフローティングゲートおよび前記選択トランジスタゲートのフローティングゲートを形成する段階と、
前記ゲート間絶縁膜および前記第１絶縁膜上に第２導電層を形成する段階と、
前記第２導電層を選択的にエッチングして前記メモリトランジスタゲートのフローティングゲート上にセンスラインを形成し、前記選択トランジスタゲートのフローティングゲート上にワードラインを形成する段階と、を含むことを特徴とする請求項１５に記載のＥＥＰＲＯＭ素子の製造方法。
【請求項１８】
前記（ｄ）段階で前記メモリトランジスタゲートおよび前記選択トランジスタゲートを形成する方法は、
前記第１絶縁膜上に第１導電層を形成する段階と、
前記第１導電層を選択的にエッチングして前記第１導電層のセンスライン方向の幅を限定する段階と、
前記結果物上にゲート間絶縁膜および第２導電層を形成する段階と、
前記第１導電層、ゲート間絶縁膜および第２導電層を選択的にエッチングして自己整列スタック構造を持つ前記メモリトランジスタゲートのフローティングゲート、ゲート間絶縁膜およびセンスラインの積層物および自己整列スタック構造を持つ前記選択トランジスタゲートのフローティングゲート、ゲート間絶縁膜およびワードラインの積層物を形成する段階と、を含むことを特徴とする請求項１５に記載のＥＥＰＲＯＭ素子の製造方法。
【請求項１９】
前記（ｅ）段階と前記（ｆ）段階間に前記メモリトランジスタゲートの側壁および前記選択トランジスタゲートの側壁に側壁スペーサを形成する段階をさらに含むことを特徴とする請求項１５に記載のＥＥＰＲＯＭ素子の製造方法。
【請求項２０】
前記（ｆ）段階で共通ソース領域のための前記第３ドーピング濃度の不純物領域およびビットライン接合領域のための前記第３ドーピング濃度の不純物領域が同時に形成されることを特徴とする請求項１５に記載のＥＥＰＲＯＭ素子の製造方法。
【請求項２１】
前記（ｆ）段階で共通ソース領域のための前記第３ドーピング濃度の不純物領域を形成してビットラインコンタクトのためのコンタクトホールを形成した後、前記コンタクトホールを通じてイオン注入してビットライン接合領域のための前記第３ドーピング濃度の不純物領域を形成することを特徴とする請求項１５に記載のＥＥＰＲＯＭ素子の製造方法。
【請求項２２】
前記第１ドーピング濃度は約１．０×１０１５ないし約５．０×１０１５原子／ｃｍ３、前記第２ドーピング濃度は約１．０×１０１３ないし約９．０×１０１３原子／ｃｍ３、前記第３ドーピング濃度は約５．０×１０１２ないし約９．０×１０１２原子／ｃｍ３であることを特徴とする請求項１５に記載のＥＥＰＲＯＭ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）素子およびその製造方法に係り、特にセルサイズの縮小によるセルしきい電圧の分布(distribution)不良を改善するＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ ｇａｔｅ Ｔｕｎｎｅｌ Ｏｘｉｄｅ）型ＥＥＰＲＯＭ素子およびその製造方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ素子は電源供給が中断されても記憶された情報をそのまま保持する特性を持つ不揮発性メモリのうち一つであって、電気的にデータをプログラミング／消去できるメモリ素子である。このようなＥＥＰＲＯＭ素子のうちＦＬＯＴＯＸ型ＥＥＰＲＯＭは周囲と絶縁されたフローティングゲートを具備してファウラーノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）現象によりフローティングゲートに電子を注入するか、またはフローティングゲートから電子を放出させることによって１または０レベルのデータを記憶させる。
【０００３】
このようなＥＥＰＲＯＭセルではセルメモリの容量が増加するにつれて単位セルサイズの縮小が要求されるが、セルサイズが縮小するにつれてセル特性が劣化する問題点が発生する。代表的な問題点のうち一つはセルサイズが縮小するにつれて消去されたセルおよびプログラミングされたセル全部に対してセルしきい電圧Ｖｔｈの分布が不良になるということである。このようなしきい電圧の分布不良の主原因はメモリトランジスタの有効チャンネル長が短くなるからである。したがって、セルサイズの拡大なしに有効チャンネル長を長くして、しきい電圧の分布を改善する技術が要求されている。
【０００４】
図１Ａは従来のＦＬＯＴＯＸ型ＥＥＰＲＯＭセルのレイアウト図であり、図１Ｂおよび図１Ｃはそれぞれ図１ＡのＹ−Ｙ’線およびＸ−Ｘ’線に沿った従来のＦＬＯＴＯＸ型ＥＥＰＲＯＭセルの断面図である。
【０００５】
図１Ａないし図１Ｃを参照すれば、ＥＥＰＲＯＭのメモリセルは長く形成された活性領域１０３に沿って２つのトランジスタが直列に連結されており、各活性領域１０３は素子分離用フィールド絶縁膜（図１Ｂの１０５）で形成された非活性領域により分離される。２個のトランジスタのうち一つはフローティングゲート１４１およびセンスライン１４３を持つメモリトランジスタであり、他の一つはワードライン１４５を持つ選択トランジスタである。ビットラインコンタクト１１８と連結された選択トランジスタのドレイン領域はビットライン接合領域１３９をなし、選択トランジスタのソース領域はメモリトランジスタのドレイン領域を兼ねるように形成されてフローティング接合領域１３０をなす。メモリトランジスタのソース領域は共通ソース領域をなす。
【０００６】
図１Ｃを参照すれば、フローティング接合領域１３０の一部上に薄肉のトンネル絶縁膜１１４を含むゲート絶縁膜１１６ａが形成されている。トンネル絶縁膜１１４を含むゲート絶縁膜１１６ａ上にはフローティングゲート１４１、ゲート間絶縁膜１４２およびコントロールゲート１４３が順次積層された構造を持つメモリトランジスタゲートが形成されている。このコントロールゲート１４３はライン形態に延びてセンスライン（１４３）を形成する（図１Ａ参照）。メモリトランジスタと所定距離ほど離間されたゲート絶縁膜１１６ｂ上には選択トランジスタゲート１４５が形成されている。この選択トランジスタゲート１４５はライン形態に延びてワードライン（１４５）を形成する（図１Ａ参照）。また、メモリトランジスタゲートおよび選択トランジスタゲートの側壁には側壁スペーサ１１５が形成されている。
【０００７】
トンネル絶縁膜１１４下部の半導体基板１００には選択トランジスタのゲート１４５の一側まで延びたフローティング接合領域１３０が形成されている。このフローティング接合領域１３０は、トンネル絶縁膜下部の半導体基板１００に形成された深いＮ＋型不純物領域１３１とその領域に接して形成された高電圧Ｎ−（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｎ−；ＨＶＮ−）型不純物領域１３２とよりなっている。ここでＨＶＮ−型とは、１５ないし２０Ｖの高電圧印加に適するようにドーピングされたＮ−型をいい、コンタクトと連結されるＮ＋型不純物領域と比較して接合深さがさらに深い。
【０００８】
共通ソース領域１３８は、Ｎ＋型不純物領域１３５がＨＶＮ−型不純物領域１３４内に形成された二重接合（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ；ＤＤ）構造よりなっている。同様に、ビットライン接合領域１３９もＮ＋型不純物領域１３６がＨＶＮ−型不純物領域１３３内に形成されたＤＤ構造よりなっている。このようなＨＶＮ−型不純物領域１３２、１３３、１３４はゲート電極により露出されたＮ＋型領域１３５、１３６より接合深さがさらに深い。
【０００９】
前記構造の従来のＥＥＰＲＯＭセルでは、まずフローティング接合領域１３０のＮ＋型不純物領域１３１を形成した後、ＨＶＮ−型不純物領域１３２、１３３、１３４を半導体基板１００に同時に同じ深さで形成する。その後、共通ソース領域およびビットライン接合領域内のＮ＋型不純物領域１３５、１３６を前記ＨＶＮ−型不純物領域１３２、１３３、１３４より浅い接合深さで形成してＤＤ構造を持つ共通ソース領域１２８およびビットライン接合領域１３９を形成する。
【００１０】
このような従来ＥＥＰＲＯＭセルでは、共通ソース領域１３８内のＨＶＮ−型不純物領域１３４がフローティング接合領域１３０およびビットライン接合領域１３９内のＨＶＮ−型不純物領域１３２、１３３と同時に深い接合深さで形成されるため、フローティング接合領域１３１側への側方拡散(lateral diffusion)が非常に大きくなってそれほどメモリトランジスタの有効チャンネル長が短くなる。これにより、しきい電圧の分布は不良になる。
【００１１】
図１Ｄは、従来技術による他のＥＥＰＲＯＭセルの断面図である。図１Ｄを参照すれば、図１ＣのＥＥＰＲＯＭセルと違って共通ソース領域１３８は浅い接合深さを持つＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造よりなっている。特許文献１にはＬＤＤ構造の共通ソース領域を具備したＥＥＰＲＯＭセルが開示されている。
【００１２】
図１ＤのＥＥＰＲＯＭでは、Ｎ＋型不純物領域１３５とチャンネル間に浅い深さの低電圧Ｎ−（Ｌｏｗ Ｖｏｌｔａｇｅ Ｎ−；ＬＶＮ−）型不純物領域１３７を形成することによってＬＤＤ構造の共通ソース領域１３８を形成する。したがって、ＬＶＮ−型不純物領域１３７はＨＶＮ−型不純物領域１３２、１３３より相対的に浅い接合深さで形成されて側方拡散距離が短くなるので、メモリトランジスタの有効チャンネル長が長くなってしきい電圧の分布不良を減らすことができる。
【００１３】
しかし、セルサイズがさらに縮小されれば、前記Ｎ型ＬＤＤ構造の共通ソース領域を持つＥＥＰＲＯＭ素子もしきい電圧の分布不良を示す。これによりさらに長い有効チャンネル長を確保できる技術が要求される。
【特許文献１】特開第２００２−３０５２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
したがって、本発明が解決しようとする技術的課題は、前述した問題点を解決するためのものであって、セルサイズが縮小しても安定した有効チャンネル長を確保することによってセルしきい電圧の分布を改善でき、これによりセル特性を向上させうるＥＥＰＲＯＭ素子を提供するところにある。
本発明が解決しようとする他の技術的課題は、前記ＥＥＰＲＯＭ素子を製造する方法を提供するところにある。
【課題を解決するための手段】
【００１５】
前記技術的課題を達成するために、本発明によるＥＥＰＲＯＭ素子は、第１導電型を持つ半導体基板上に形成されたトンネル絶縁膜を含むメモリトランジスタ用ゲート絶縁膜と、前記メモリトランジスタ用ゲート絶縁膜上に形成されたメモリトランジスタゲートと、前記メモリトランジスタゲートと離間されて前記半導体基板上に形成された選択トランジスタ用ゲート絶縁膜と、前記選択トランジスタ用ゲート絶縁膜上に形成された選択トランジスタゲートと、前記トンネル絶縁膜下部の前記半導体基板内に形成された第２導電型のフローティング接合領域と、前記フローティング接合領域と離間されて前記メモリトランジスタゲートの一側の前記半導体基板内に形成された前記第２導電型の共通ソース領域と、前記フローティング接合領域と離間されて前記選択トランジスタゲートの一側の前記半導体基板内に形成された前記第２導電型のビットライン接合領域と、を含み、前記共通ソース領域は第１ドーピング濃度の単一接合領域だけでなっており、前記共通ソース領域の接合深さは前記フローティング接合領域および前記ビットライン接合領域の接合深さよりさらに浅い。
【００１６】
前記フローティング接合領域は第２ドーピング濃度の不純物領域とそれに接する第３ドーピング濃度の不純物領域よりなることが望ましい。その場合、前記第１ドーピング濃度および前記第２ドーピング濃度は前記第３ドーピング濃度より高く、前記フローティング接合領域内の前記第２ドーピング濃度の不純物領域および前記第３ドーピング濃度の不純物領域の接合深さは前記共通ソース領域の接合深さより深い。
【００１７】
また、前記ビットライン接合領域は、前記第１ドーピング濃度を持つ不純物領域および前記第３濃度を持つ不純物領域のＤＤ構造よりなる。その場合、前記ビットライン接合領域内の前記第３ドーピング濃度の不純物領域の接合深さは前記共通ソース領域の接合深さより深く、前記ビットライン接合領域内の前記第１ドーピング濃度の不純物領域の接合深さは前記共通ソース領域の接合深さと同一であることが望ましい。
【００１８】
前記メモリトランジスタゲートはフローティングゲート、ゲート間絶縁膜およびセンスラインを順次積層してなる。その場合、前記フローティングゲートはポリシリコン膜よりなり、前記ゲート間絶縁膜はＳｉＯ２またはＯＮＯよりなり、前記センスラインはポリシリコン膜またはポリサイド膜よりなることが望ましい。
【００１９】
前記選択トランジスタゲートは前記選択トランジスタ用ゲート絶縁膜上に形成された単一のワードラインよりなる。その場合、前記選択トランジスタをなす単一のワードラインはポリシリコン膜またはポリサイド膜よりなることが望ましい。また、前記選択トランジスタゲートはフローティングゲート、ゲート間絶縁膜およびワードラインを順次積層してなる。
【００２０】
前記メモリトランジスタゲートおよび前記選択トランジスタゲートは自己整列スタック構造よりなり、前記トンネル絶縁膜はＳｉＯ２またはＳｉＯＮよりなる。
望ましくは、前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、前記フローティング接合領域はＮ＋型不純物領域とＨＶＮ−型不純物領域とが互いに接して形成された領域であり、前記ビットライン接合領域はＮ＋型不純物領域とＨＶＮ−型不純物領域とのＤＤ領域であり、前記共通ソース領域はＮ＋型不純物領域の単一接合領域である。
【００２１】
本発明の他の技術的課題を達成するために、本発明によるＥＥＰＲＯＭ製造方法は、（ａ）活性領域および非活性領域が限定された半導体基板上に第１絶縁膜を形成する段階と、（ｂ）フローティング接合領域が形成される前記半導体基板部分に第１ドーピング濃度の不純物領域を形成する段階と、（ｃ）前記第１ドーピング濃度の不純物領域上に薄いトンネル絶縁膜を形成する段階と、（ｄ）前記トンネル絶縁膜を含む第１絶縁膜部分上にメモリトランジスタゲートを形成し、前記メモリトランジスタゲートと離間されて前記第１絶縁膜上に選択トランジスタゲートを形成する段階と、（ｅ）前記半導体基板内に前記第１ドーピング濃度の不純物領域と接するように前記第１ドーピング濃度より低い第２ドーピング濃度の高電圧不純物領域を形成してフローティング接合領域を形成すると同時に、前記第２ドーピング濃度の高電圧不純物領域と離間されて前記選択トランジスタゲートの一側にビットライン接合領域形成のための前記第２ドーピング濃度の高電圧不純物領域を形成する段階と、（ｆ）前記第１ドーピング濃度の不純物領域と離間されて前記メモリトランジスタゲートの一側に前記第２ドーピング濃度より高い第３ドーピング濃度の不純物領域を形成して前記第３ドーピング濃度の不純物領域のみよりなる共通ソース領域を形成し、ビットライン接合領域形成のための前記第２ドーピング濃度の高電圧不純物領域内に前記第３ドーピング濃度の不純物領域を形成してビットライン接合領域を形成する段階と、を含む。
【００２２】
前記（ｄ）段階で前記メモリトランジスタゲートおよび前記選択トランジスタゲートを形成する方法は、前記第１絶縁膜上に第１導電層およびゲート間絶縁膜を形成する段階と、前記第１導電層および前記ゲート間絶縁膜を選択的にエッチングして前記メモリトランジスタゲートのフローティングゲートを形成する段階と、前記ゲート間絶縁膜および前記第１絶縁膜上に第２導電層を形成する段階と、前記第２導電層を選択的にエッチングして前記メモリトランジスタゲートのフローティングゲート上にセンスラインを形成し、前記第１絶縁膜上にワードラインを形成する段階とを含む。その場合、前記メモリトランジスタゲートのフローティングゲートを形成する段階で、前記選択トランジスタゲートのフローティングゲートを同時に形成できる。
【００２３】
また、前記（ｄ）段階で前記メモリトランジスタゲートおよび前記選択トランジスタゲートを形成する方法は、前記第１絶縁膜上に第１導電層およびゲート間絶縁膜を形成する段階と、前記第１導電層を選択的にエッチングして前記第１導電層のセンスライン方向の幅を限定する段階と、前記結果物上にゲート間絶縁膜および第２導電層を形成する段階と、前記第１導電層、ゲート間絶縁膜および第２導電層を選択的にエッチングして自己整列スタック構造を持つ前記メモリトランジスタゲートのフローティングゲート、ゲート間絶縁膜およびセンスラインの積層物および自己整列スタック構造を持つ前記選択トランジスタゲートのフローティングゲート、ゲート間絶縁膜およびワードラインの積層物を形成する段階とを含む。
【００２４】
前記（ｅ）段階と前記（ｆ）段階間に前記メモリトランジスタゲートの側壁および前記選択トランジスタゲートの側壁に側壁スペーサを形成する段階をさらに含む。
前記（ｆ）段階で共通ソース領域のための前記第３ドーピング濃度の不純物領域およびビットライン接合領域のための前記第３ドーピング濃度の不純物領域が同時に形成される。しかし、前記（ｆ）段階で共通ソース領域のための前記第３ドーピング濃度の不純物領域を形成してビットラインコンタクトのためのコンタクトホールを形成した後、前記コンタクトホールを通じてイオン注入してビットライン接合領域のための前記第３ドーピング濃度の不純物領域を形成することもある。
【発明の効果】
【００２５】
本発明によるＥＥＰＲＯＭ素子およびその製造方法によれば、共通ソース領域はＨＶＮ−型不純物領域より浅い接合深さを持ってＮ＋型不純物領域だけよりなる単一接合構造よりなっているために、フローティング接合領域へのサイド拡散が減少する。これによりセルサイズの増加なしに有効チャンネル長を長めうるのでしきい電圧の散布不良を改善でき、かつＥＥＰＲＯＭ素子のサイズをさらに縮小できる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して本発明の実施例を詳細に説明する。次に例示される実施例はいろいろな他の形態に変形でき、本発明の保護範囲が次に説明される実施例に限定されるものではない。本発明の実施例は当業者が本発明をより完全に説明するために提供されるものである。
【００２７】
図２は、本発明の一例によるＥＥＰＲＯＭセルの等価回路図である。図２に図示されたように、本発明のＥＥＰＲＯＭセルはメモリトランジスタＭＴＲおよび選択トランジスタＳＴＲを具備する。メモリトランジスタＭＴＲは“１”または“０”レベルのデータを記憶する役割をし、選択トランジスタＳＴＲはメモリビットを選択する役割をする。メモリトランジスタＭＴＲは共通ソース領域Ｓ、フローティング接合領域ＦＪＲ、フローティングゲートＦＧおよびコントロールゲートＣＧよりなる。選択トランジスタＳＴＲはフローティング接合領域ＦＪＲ、ビットライン接合領域ＤおよびゲートＧよりなる。ワードラインＷ／Ｌは選択トランジスタＳＴＲのゲートＧと連結され、ビットラインＢ／Ｌは選択トランジスタＳＴＲのビットライン接合領域Ｄと連結される。センスラインＳ／ＬはメモリトランジスタＭＴＲのコントロールゲートＣＧと連結される。選択トランジスタＳＴＲはフローティング接合領域ＦＪＲを通じてメモリトランジスタＭＴＲと連結される。
【００２８】
このように構成されたＦＬＯＴＯＸ型ＥＥＰＲＯＭセルの消去、プログラムおよびデータ読み出しは次のような方式よりなる。
まず、セルの消去について説明する。センスラインＳ／ＬおよびワードラインＷ／Ｌに１５〜２０Ｖの高電圧を印加し、ビットラインＢ／Ｌに０Ｖを印加し、共通ソースには０Ｖを印加するか、またはフローティングにすると、メモリトランジスタＭＴＲのフローティングゲートＦＧ内に電子が蓄積されてメモリトランジスタＭＴＲのしきい電圧Ｖｔｈが約３〜７Ｖ程度に高まる。これによりセルの消去動作がなされる。
【００２９】
次に、セルのプログラムについて説明する。センスラインＳ／Ｌに０Ｖを印加し、ワードラインＷ／ＬおよびビットラインＢ／Ｌに１５〜２０Ｖを印加して共通ソースをフローティングにすると、メモリトランジスタＭＴＲのフローティングゲートＦＧ内に蓄積された電子が放電されてメモリトランジスタＭＴＲのしきい電圧Ｖｔｈが約−４〜０Ｖ程度に低くなる。これによりセルのプログラム動作がなされる。
【００３０】
セルのデータ読み出しは、ソース領域Ｓに０Ｖ、センスラインＳ／Ｌに１．７ＶおよびワードラインＷ／Ｌに３．３Ｖ、ビットラインＢ／Ｌに２．５Ｖを印加してメモリトランジスタの電流フローの有無を判別することによって行われる。
【００３１】
図３Ａは本発明の一実施例によるＥＥＰＲＯＭセルのレイアウト図であり、図３Ｂは図３ＡのＸ−Ｘ’線断面図である。
図３Ａおよび図３Ｂを参照すれば、半導体基板２００は活性領域２０３およびその他のフィールド領域を具備する。半導体基板２００の活性領域２０３上には薄肉のトンネル絶縁膜２１４を含むメモリトランジスタのゲート絶縁膜２１６ａおよび選択トランジスタのゲート絶縁膜２１６ｂが形成されている。前記トンネル絶縁膜２１４はＳｉＯ２またはＳｉＯＮよりなる。
【００３２】
トンネル絶縁膜２１４を含むゲート絶縁膜２１６ａ上には、フローティングゲート２４１、ゲート間絶縁膜２４２およびコントロールゲート２４３が順次積層された構造を持つメモリトランジスタゲート２４０が形成される。前記コントロールゲートはライン形態に延びてセンスライン２４３を形成する（図３Ａ参照）。また、ゲート絶縁膜２１６ｂ上には単一ゲートよりなる選択トランジスタゲート２４５が形成される。前記選択トランジスタゲートはライン形態に延びてワードライン２４５を形成する（図３Ａ参照）。前記フローティングゲート２４１はポリシリコン膜よりなり、センスライン２４３およびワードライン２４５はポリシリコン膜またはＷＳｉｘなどのポリサイド膜よりなる。また、ゲート間絶縁膜２４２はＳｉＯ２またはＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）よりなる。
【００３３】
半導体基板２００には半導体基板の導電型（Ｐ型）および他の導電型（Ｎ型）を持つ３つの接合領域、すなわちフローティング接合領域２３０、共通ソース領域２３８およびビットライン接合領域２３９が形成される。
【００３４】
フローティング接合領域２３０は、トンネル絶縁膜２１４下部の半導体基板２００に選択トランジスタゲート２４５の一側まで延びるように形成される。このようなフローティング接合領域２３０は、トンネル絶縁膜２１４下部の半導体基板２００に深く形成されたＮ＋型不純物領域２３１およびそれに接して形成されたＮ−型不純物領域２３２で構成される。
【００３５】
共通ソース領域２３８は、フローティング接合領域２３０と一定間隔ほど離間されてメモリトランジスタのフローティングゲート２４１の一側に形成される。この共通ソース領域２３８はメモリトランジスタのソース領域に該当する。かかる共通ソース領域２３８はフローティング接合領域２３０のＮ＋型不純物領域２３１およびＮ−型不純物領域２３２より接合深さが浅く、Ｎ＋型不純物領域だけで構成される。したがって、従来のＤＤ構造またはＬＤＤ構造の共通ソース領域と違って、共通ソース領域２３８にはＮ−イオン注入が適用されない。
【００３６】
ビットライン接合領域２３９は、フローティング接合領域２３０と一定間隔ほど離間されて選択トランジスタのゲート２４５の一側に形成される。このビットライン接合領域２３９は選択トランジスタのドレイン領域に該当する。このようなビットライン接合領域２３９は、深いＮ−型不純物領域２３３およびその領域２３３内に形成された浅いＮ＋型不純物領域２３６よりなるＤＤ構造を持つ。このビットライン接合領域２３９にはビットラインコンタクトが連結される（図示せず）。
【００３７】
また、本発明の一実施例によるＥＥＰＲＯＭセルは、メモリトランジスタゲート２４０および選択トランジスタゲート２４５の両端側壁に側壁スペーサ２１５が形成される。
【００３８】
本発明の一実施例によるＥＥＰＲＯＭ素子において、共通ソース領域２３８をなすＮ＋型不純物領域２３５は、フローティング接合領域２３０のＮ−型不純物領域２３２およびビットライン接合領域２４５のＮ−型不純物領域２３３より相対的に浅い接合深さを持つように形成される。この時、Ｎ−型不純物領域２３２、２３３は１５ないし２０Ｖの高電圧印加時に使われうるＨＶＮ−型不純物領域であって、共通ソース領域２３８のＮ＋型不純物領域２３５より相対的に深く形成される。
【００３９】
したがって、Ｎ＋型不純物だけで構成された単一接合構造の共通ソース領域２３８では従来のＤＤ構造またはＬＤＤ構造の共通ソース領域と比較してフローティング接合領域２３０への側方拡散が減少する。これによりセルサイズの増加なしに有効チャンネル長を長くできるのでしきい電圧の分布不良を改善させうる。
【００４０】
図４Ａは、本発明の他の実施例によるＥＥＰＲＯＭセルのレイアウト図であり、図４Ｂは図４ＡのＸ−Ｘ’線断面図である。
図４Ａおよび図４Ｂに図示されたＥＥＰＲＯＭセルは、選択トランジスタのゲート２５０だけを除いては前述した図３Ａおよび図３Ｂに図示されたＥＥＰＲＯＭセルとは同じ構造よりなっている。すなわち、図４Ｂに図示されたように、選択トランジスタゲート２５０は、フローティング接合領域２３０とビットライン接合領域２３９間のゲート絶縁膜２１６ｂ上に形成されたフローティングゲート２４１ｂ、ゲート間絶縁膜２４２ｂおよびワードライン２４３ｂの積層構造を持つ。他のセルの他の部分については前述した図３Ａおよび図３Ｂを参照して説明したことと同じである。このような選択トランジスタゲート２５０構造でローティングゲート２４１ｂとワードライン２４３ｂとはコンタクト２５２を通じて電気的に連結される（図４Ａ参照）。
【００４１】
図５Ａは本発明のさらに他の実施例によるＥＥＰＲＯＭセルのレイアウト図であり、図５Ｂは図５ＡのＸ−Ｘ’線断面図である。
図５Ａおよび図５Ｂに図示されたＥＥＰＲＯＭセルは、メモリトランジスタのゲート２４０および選択トランジスタのゲート２５０が自己整列スタック構造よりなっているという点で図４Ａおよび図４Ｂに図示されたＥＥＰＲＯＭセルと異なる。すなわち、図５Ｂの断面図に図示されたように、本実施例でフローティングゲート２４１ａ、ゲート間絶縁膜２４２ａおよびセンスライン２４３ａは同じ幅でパターニングされてメモリトランジスタゲート２４０を形成し、フローティングゲート２４１ｂ、ゲート間絶縁膜２４２ｂおよびワードライン２４３ｂは同じ幅でパターニングされて選択トランジスタゲート２５０を形成する。また、メモリトランジスタゲート２４０の各層２４１ａ、２４２ａ、２４３ａは選択トランジスタゲート２５０の該当各層２４１ｂ、２４２ｂ、２４３ｂと同時に形成される。
【００４２】
図６ないし図１３は、図４Ｂに図示された本発明の実施例によるＥＥＰＲＯＭセルを製造する方法を説明するための断面図である。
図６を参照すれば、Ｐ型半導体基板２００上に第１絶縁膜２１６を形成する。この第１絶縁膜２１６は２５０ないし５００Åの厚さを持つＳｉＯ２などの酸化膜で形成されることが望ましい。図面には図示されていないが、前記第１絶縁膜２１６を形成する前に、活性領域を除外した領域に素子分離用フィールド酸化膜を形成して活性領域を限定する。
【００４３】
図７を参照すれば、第１絶縁膜２１６上にレジスト膜３１０を塗布した後、パターニングして第１絶縁膜２１６の一部を露出させる。第１絶縁膜２１６のうちレジスト膜３１０により露出された部位の下部はフローティング接合領域のうちＮ＋型不純物領域２３１が形成される部分である。このレジスト膜３１０をマスクとして半導体基板２００にＮ＋イオン注入を行ってＮ＋型不純物領域２３１を形成する。この時、Ｎ＋型不純物領域２３１を形成するために、砒素イオンを１００ｋｅＶの注入エネルギーで約１．０×１０１３ないし約９．０×１０１３原子／ｃｍ３のドーピング濃度になるように注入するか、燐イオンを４０ないし１００ｋｅＶの注入エネルギーで約１．０×１０１３ないし約１．０×１０１４原子／ｃｍ３のドーピング濃度になるように注入する。Ｎ＋型不純物領域２３１を形成した後にはレジスト膜３１０を除去する。
【００４４】
図８を参照すれば、第１絶縁膜２１６上にレジスト膜３１１をパターニングした後、そのレジスト膜３１１をマスクとして使用してＮ＋型不純物領域２３１上の第１絶縁膜２１６の一部をエッチングしてＮ＋型不純物領域２３１が形成された半導体基板２００の一部を露出させる。
【００４５】
図９を参照すれば、前記露出された半導体基板２００を熱酸化などの方法により酸化させて薄いトンネル絶縁膜２１４を形成する。この時、トンネル絶縁膜２１４はＳｉＯ２またはＳｉＯＮであって周囲の第１絶縁膜２１６より薄く成長させる。トンネル絶縁膜の厚さは例えば６０ないし８０Åであることが望ましい。トンネル絶縁膜２１６を形成した後にはレジスト膜３１１を除去する。
【００４６】
図１０を参照すれば、トンネル絶縁膜２１４を含む第１絶縁膜２１６上に第１導電層２４１およびゲート間絶縁膜２４２を順次積層して形成する。第１導電層２４１としてはポリシリコン膜を使用し、ゲート間絶縁膜２４２としてはＳｉＯ２またはＳｉＯＮを使用することが望ましい。
【００４７】
図１１を参照すれば、第１導電層２４１およびゲート間絶縁膜２４２を選択的にエッチングしてメモリトランジスタのフローティングゲート２４１ａおよびゲート間絶縁膜２４２ａと、選択トランジスタのフローティングゲート２４１ｂおよびゲート間絶縁膜２４２ｂとを形成し、その後、前記結果物上に第２導電層２４３を形成した後に選択的にエッチングしてゲート間絶縁膜２４２ａ、２４２ｂ上にセンスライン２４３ａおよびワードライン２４３ｂを形成する。前記第２導電層２４３としてはポリシリコン膜またはＷＳｉｘなどのポリサイド膜を使用することが望ましい。これによりフローティングゲート２４１ａ、ゲート間絶縁膜２４２ａおよびセンスライン２４３ａの積層構造を持つメモリトランジスタゲート２４０が形成され、フローティングゲート２４１ｂ、ゲート間絶縁膜２４２ｂおよびワードライン２４３ｂの積層構造を持つ選択トランジスタゲート２５０が形成される。
【００４８】
図１２を参照すれば、メモリトランジスタゲート２４０および選択トランジスタゲート２５０が形成された半導体基板２００上にレジスト膜３２０を塗布およびパターニングしてフローティング接合領域およびビットライン接合領域が形成される部分の第１絶縁膜２１６を露出させる。その後、前記レジスト膜３２０をマスクとして使用してＨＶＮ−型イオン注入を行うことによってＨＶＮ−型不純物領域２３２、２３３を形成する。前記ＨＶＮ−型不純物領域２３２はＮ＋型不純物領域２３１と接するように形成されてフローティング接合領域２３０を形成し、他のＨＶＮ−型不純物領域２３３はビットライン接合領域中のＮ−型不純物領域を形成する。
【００４９】
本実施例でＨＶＮ−型不純物領域２３２、２３３を形成するために、燐イオンを９０ｋｅＶの注入エネルギーで約５．０×１０１２ないし約９．０×１０１２原子／ｃｍ３のドーピング濃度になるように注入することが望ましい。このような注入条件で形成されたＨＶＮ−型不純物領域２３２、２３３は高電圧低濃度不純物領域であって、以後に形成される共通ソース領域およびビットライン接合領域中のＮ＋型不純物領域よりさらに深く形成される。ＨＶＮ−型不純物領域２３２、２３３を形成した後にはレジスト膜３２０を除去する。
【００５０】
図１３を参照すれば、前記結果物が形成された基板全面にスペーサ用絶縁膜を蒸着した後、異方性ドライエッチングしてメモリトランジスタゲート２４０および選択トランジスタゲート２５０の両側壁に側壁スペーサ２１５を形成する。その後、レジスト膜３３０を塗布しかつパターニングして、共通ソース領域になる部分およびビットライン接合領域のうちＮ＋不純物領域になる部分の半導体基板２００を露出させる。その後、前記レジスト膜３３０をマスクとして使用してＮ＋イオン注入を行うことによって共通ソース領域２３８をなすＮ＋型不純物領域２３５およびビットライン接合領域２３９中のＮ＋型不純物領域２３６を形成する。その後には、前記結果物上に厚い絶縁膜を形成した後、Ｎ＋不純物領域２３６が露出されるようにコンタクトホールを形成し、コンタクトホールを導電性物質で満たしてビットラインコンタクトを形成する（図示せず）。
【００５１】
本実施例でＮ＋型不純物領域２３５、２３６を形成するために、砒素イオンを５０ｋｅＶの注入エネルギーで約１．０×１０１５ないし約５．０×１０１５原子／ｃｍ３のドーピング濃度になるように注入することが望ましい。
【００５２】
本実施例で共通ソース領域２３８はＮ＋型不純物領域２３５のみよりなる単一接合構造よりなっており、ビットライン接合領域２３９はＨＶＮ−型不純物領域２３３内にＮ＋型不純物領域２３６が浅い深さで形成されたＤＤ構造よりなっている。また、共通ソース領域をなすＮ＋型不純物領域２３５およびビットライン接合領域中のＮ＋不純物領域２３６は同じ注入条件で形成され、その接合深さはＨＶＮ−型不純物領域２３１、２３３より浅い。
【００５３】
したがって、Ｎ＋型不純物領域２３５だけで構成された単一接合構造の共通ソース領域２３８では、従来のＤＤ構造またはＬＤＤ構造の共通ソース領域と比較してフローティング接合領域２３０への側方拡散が減少する。これにより、セルサイズの増加なしに有効チャンネル長を長くできるのでしきい電圧の分布不良を改善できる。また、ＥＥＰＲＯＭ素子の動作時に共通ソース領域２３８に０Ｖを印加するか、または共通ソース領域２３８をフローティングさせるだけで高電圧が印加されることはないために、別途にＬＤＤ構造またはＤＤ構造を採択しなくても良好なＥＥＰＲＯＭ動作特性を表すことができる。
【００５４】
一方、図３Ｂの断面構造を持つＥＥＰＲＯＭセルの製造方法は、選択トランジスタゲート５０にはフローティングゲートが形成されないという点で前述したＥＥＰＲＯＭセルの製造方法と異なる。すなわち、図３ＢのＥＥＰＲＯＭセルを製造するために、図１１の工程進行時に第１導電層２４１がトンネル絶縁膜を含む第１絶縁膜部分上にのみ残るようにエッチングしてメモリトランジスタゲート２４０にのみフローティングゲート２４１ａを形成し、選択トランジスタゲート２５０にはフローティングゲートを形成しない。残りの工程は前述した通りである。
【００５５】
図１４ないし図１７は、図５Ｂに図示された本発明の実施例によるＥＥＰＲＯＭセルを製造する方法を説明するための断面図である。本実施例でも図６ないし図１０の製造工程を経る。
【００５６】
図１４に図示されたように、図６ないし図１０に図示された工程を行って形成された、トンネル絶縁膜２１４を含む第１絶縁膜２１６、第１導電層２４１およびゲート間絶縁膜２４２の積層物上に第２導電層２４３を形成する。図面上には図示されていないが、ゲート間絶縁膜２４２を形成する前に第１導電層のセンスライン方向の幅（図５ＡでＸ−Ｘ’線に垂直なフローティングゲート２４１ａの幅）を限定するように第１導電層２４１を選択的にエッチングする。
【００５７】
図１５を参照すれば、第１導電層２４１、ゲート間絶縁膜２４２および第２導電層を選択的にエッチングしてメモリトランジスタのフローティングゲート２４１ａ、ゲート間絶縁膜２４２ａおよびセンスライン２４３ａと、選択トランジスタのフローティングゲート２４１ｂ、ゲート間絶縁膜２４２ｂおよびワードライン２４３ｂを形成する。前記第２導電層２４３としてはポリシリコン膜またはＷＳｉｘなどのポリサイド膜を使用することが望ましい。これにより、フローティングゲート２４１ａ、ゲート間絶縁膜２４２ａおよびセンスライン２４３ａが同じ幅で積層されることにより自己整合スタック構造(self-aligned stack structure)を持つメモリトランジスタゲート２４０が形成され、フローティングゲート２４１ｂ、ゲート間絶縁膜２４２ｂおよびワードライン２４３ｂが同じ幅で積層されることにより自己整合スタック構造を持つ選択トランジスタゲート２５０が形成される。
【００５８】
図１６を参照すれば、メモリトランジスタゲート２４０および選択トランジスタゲート２５０が形成された半導体基板２００上にレジスト膜３２０を塗布しかつパターニングして、フローティング接合領域およびビットライン接合領域が形成される部分の第１絶縁膜２１６を露出させる。その後、前記レジスト膜３２０をマスクとして使用してＨＶＮ−型イオン注入を行うことによってＨＶＮ−型不純物領域２３２、２３３を形成する。前記ＨＶＮ−型不純物領域２３２はＮ＋型不純物領域２３１と接するように形成されてフローティング接合領域を形成し、他のＨＶＮ−型不純物領域２３３はビットライン接合領域中のＮ−型不純物領域を形成する。
【００５９】
本実施例でＨＶＮ−型不純物領域２３２、２３３を形成するために、燐イオンを８０ないし９０ｋｅＶの注入エネルギーで１．０×１０１２ないし５．０×１０１３原子／ｃｍ２の注入量で注入する。このような注入条件で形成されたＨＶＮ−型不純物領域２３２、２３３は高電圧低濃度不純物領域であって、以後に形成される共通ソース領域およびビットライン接合領域中のＮ＋型不純物領域よりさらに深く形成される。ＨＶＮ−型不純物領域２３２、２３３を形成した後にはレジスト膜３２０を除去する。
【００６０】
図１７を参照すれば、前記結果物が形成された基板全面にスペーサ用絶縁膜を蒸着した後、異方性ドライエッチングを行ってメモリトランジスタゲート２４０および選択トランジスタゲート２５０の両側壁に側壁スペーサ２１５を形成する。その後、レジスト膜３３０を塗布しかつパターニングして共通ソース領域になる部分およびビットライン接合領域のうちＮ＋型不純物領域になる部分の半導体基板２００を露出させる。その後、前記レジスト膜３３０をマスクとして使用してＮ＋イオン注入を行うことによって共通ソース領域２３８をなすＮ＋型不純物領域２３５およびビットライン接合領域２３９中のＮ＋型不純物領域２３６を形成する。その後には前記結果物上に厚い絶縁膜を形成した後、Ｎ＋不純物領域２３６が露出されるようにコンタクトホールを形成し、コンタクトホールを導電性物質で満たしてビットラインコンタクトを形成する（図示せず）。
【００６１】
本実施例でＮ＋型不純物領域２３５、２３６を形成するために、砒素イオンを４０ないし６０ｋｅＶの注入エネルギーで１．０×１０１５ないし５．０×１０１５原子／ｃｍ２の注入量で注入する。
【００６２】
本実施例で共通ソース領域２３８はＮ＋型不純物領域２３５のみよりなる単一接合構造よりなっており、ビットライン接合領域２３９はＨＶＮ−型不純物領域２３３内にＮ＋型不純物領域２３６が浅い深さで形成されたＤＤ構造よりなっている。また、共通ソース領域をなすＮ＋型不純物領域２３５およびビットライン接合領域中のＮ＋不純物領域２３６は同じ注入条件で形成され、その接合深さはＨＶＮ−型不純物領域２３２、２３３より浅い。
【００６３】
以上説明した本発明の実施例では、共通ソース領域をなすＮ＋型不純物領域２３５およびビットライン接合領域中のＮ＋型不純物領域２３６が同時に形成されたが、共通ソース領域をなすＮ＋型不純物領域２３５が先ず形成され、ビットライン接合領域中のＨＶＮ−型不純物領域２３３が露出されるようにコンタクトホール（図示せず）が形成された後、そのコンタクトホールを通じてイオン注入してビットライン接合領域２３９のＮ＋型不純物領域２３６が形成されることもある。このようにコンタクトホールを形成した後にＮ＋型不純物領域２３６を形成することによってビットラインコンタクトおよびビットライン接合領域の合わせ不良(misalignment)を防止できる。
【産業上の利用可能性】
【００６４】
本発明は、セルサイズが縮小されても安定した有効チャンネル長を確保してセルしきい電圧の分布を改善させうるので高集積メモリ素子に適用できる。
【図面の簡単な説明】
【００６５】
【図１Ａ】従来技術によるＥＥＰＲＯＭセルのレイアウト図である。
【図１Ｂ】図１ＡのＹ−Ｙ’線断面図である。
【図１Ｃ】図１ＡのＸ−Ｘ’線断面図である。
【図１Ｄ】従来技術による他のＥＥＰＲＯＭセルの断面図である。
【図２】本発明の一実施例によるＥＥＰＲＯＭセルの等価回路図である。
【図３Ａ】本発明の一実施例によるＥＥＰＲＯＭセルのレイアウト図である。
【図３Ｂ】図３ＡのＸ−Ｘ’線によるＥＥＰＲＯＭセルの断面図である。
【図４Ａ】本発明の他の実施例によるＥＥＰＲＯＭセルのレイアウト図である。
【図４Ｂ】図４ＡのＸ−Ｘ’線によるＥＥＰＲＯＭセルの断面図である。
【図５Ａ】本発明のまた他の実施例によるＥＥＰＲＯＭセルのレイアウト図である。
【図５Ｂ】図５ＡのＸ−Ｘ’線による他のＥＥＰＲＯＭセルの断面図である。
【図６】図４Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図７】図４Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図８】図４Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図９】図４Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図１０】図４Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図１１】図４Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図１２】図４Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図１３】図４Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図１４】図５Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図１５】図５Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図１６】図５Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【図１７】図５Ｂに示した断面構造を持つＥＥＰＲＯＭセルの製造方法を説明するための工程別断面図である。
【符号の説明】
【００６６】
２００  半導体基板
２１５  側壁スペーサ
２１６ａ  メモリトランジスタのゲート絶縁膜
２１６ｂ  選択トランジスタのゲート絶縁膜
２３０  フローティング接合領域
２３１、２３５、２３６  Ｎ＋型不純物領域
２３２、２３３  ＨＶＮ−型不純物領域
２３８  共通ソース領域
２３９  ビットライン接合領域
２４０  メモリトランジスタゲート
２４１  フローティングゲート
２４２  ゲート間絶縁膜
２４３  コントロールゲート
２４５  選択トランジスタゲート
【図１Ａ】
2005026696.tif 000003
【図１Ｂ】
2005026696.tif 000004
【図１Ｃ】
2005026696.tif 000005
【図１Ｄ】
2005026696.tif 000006
【図２】
2005026696.tif 000007
【図３Ａ】
2005026696.tif 000008
【図３Ｂ】
2005026696.tif 000009
【図４Ａ】
2005026696.tif 000010
【図４Ｂ】
2005026696.tif 000011
【図５Ａ】
2005026696.tif 000012
【図５Ｂ】
2005026696.tif 000013
【図６】
2005026696.tif 000014
【図７】
2005026696.tif 000015
【図８】
2005026696.tif 000016
【図９】
2005026696.tif 000017
【図１０】
2005026696.tif 000018
【図１１】
2005026696.tif 000019
【図１２】
2005026696.tif 000020
【図１３】
2005026696.tif 000021
【図１４】
2005026696.tif 000022
【図１５】
2005026696.tif 000023
【図１６】
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【図１７】
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