(57)【要約】【課題】  より安定性を向上させることが可能なクロック周波数逓倍回路装置を提供する。【解決手段】  制御回路が、ステートマシンによって遷移される各ステートに応じてＤＣＯ及びカウンタ・データラッチ回路の動作シーケンスを制御する構成において、ステートマシンを、各ステート毎に必要な処理時間に応じて、ステートの遷移時間を変化させるように構成し、長い処理時間を要するステート（３）についてはその期間を長くし、処理時間が短いステート（１），（２），（４）〜（８）についてはその期間を短くする。【選択図】  図１
2005175781.tif 000002
【特許請求の範囲】
【請求項１】
複数個の論理反転回路がリング状に接続されて構成され、所定の位相差を有する多相クロック信号をデジタル的な発振動作で生成して出力するリングオシレータと、
基準クロック発振回路によって出力される基準クロック信号の周期を前記多相クロック信号の周期に基づいて計測し、その計測値に基づき前記基準クロック信号の周波数を前記多相クロック信号の位相差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成して出力する周波数逓倍手段と、
前記基準クロック信号に基づいて、前記周波数逓倍手段の動作シーケンスを制御するシーケンス制御手段と、
前記動作シーケンスを制御するためのステートを遷移させるように、各ステートを示すデータを発生させるステートマシンとを備え、
前記ステートマシンは、各ステート毎に必要な処理時間に応じて、ステートの遷移時間を変化させるように構成されていることを特徴とするクロック周波数逓倍回路装置。
【請求項２】
前記ステートマシンは、前記ステートの最小時間よりも短い周期のクロック信号を出力するクロック信号出力手段と、
このクロック信号をカウントするカウント手段と、
このカウント手段のカウント値と予め設定された複数のデータ値とを比較し、両者が一致した場合にタイミング信号を出力するタイミング信号出力手段とを備え、
前記タイミング信号に基づいてステートの遷移時間を変化させるように構成されていることを特徴とする請求項１記載のクロック周波数逓倍回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準クロック信号の周期を多相クロック信号の周期に基づいて計測し、その計測値に基づき基準クロック信号の周波数を多相クロック信号の位相差を分解能としてｎ逓倍したクロック信号を生成して出力するクロック周波数逓倍回路装置に関する。
【背景技術】
【０００２】
特許文献１には、デジタル的な発振動作により、基準クロック信号のｎ逓倍信号を生成して出力する、いわゆるＤＰＬＬ回路を用いて構成される周波数逓倍回路が開示されている。この特許文献１では、基準クロック信号ＰREFの８周期を１制御周期としており、３ビットのステートカウンタによって示されるカウンタ値が変化することに伴ってステートが遷移し、各ステート毎に行なうべき処理が実行されるようになっている。
【０００３】
ここで、ステートカウンタのカウント周期は基準クロック信号ＰREFの周期に一致しており、各ステートの期間は等間隔に設定されているが、実際の周波数逓倍回路の動作においては、各ステート毎に要求される処理時間は異なっている。しかし、ステートカウンタは特許文献１のように構成されるものが通常であるから、各ステートの内処理時間が最大となるものに合わせてステート周期を設定することになる。
【特許文献１】特開平８−２６５１１１号公報，図２，図４参照
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、特許文献１のように構成される周波数逓倍回路では、リングオシレータが基準クロック信号ＰREFに比較して極めて高速なクロック信号ＲＣＫを生成出力している。そのため、そのクロック信号ＲＣＫに同期して論理回路が動作する期間では消費電流が増大することになる。また、クロック信号ＲＣＫに同期して論理回路が動作する期間は各ステートの一部だけであることから、その動作期間における制御用の電源電圧は他の期間よりも若干低下する。
【０００５】
そして、リングオシレータは、複数個の論理反転回路をリング状に接続することで構成されるが、電源電圧が変化すると各論理回路のドライブ能力に変動を来たすため、その結果、リングオシレータが出力するクロック信号ＲＣＫの発振周波数が微妙に変化することがある。リングオシレータの発振周波数が変動すると、その影響により、周波数逓倍回路としての安定性が劣化することになってしまう。
【０００６】
本発明は上記事情に鑑みて成されたものであり、その目的は、より安定性を向上させることが可能なクロック周波数逓倍回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載のクロック周波数逓倍回路装置によれば、シーケンス制御手段が、ステートマシンによって遷移される各ステートに応じて周波数逓倍手段の動作シーケンスを制御する構成において、ステートマシンは、各ステート毎に必要な処理時間に応じて、ステートの遷移時間を変化させるように構成される。斯様に構成すれば、長い処理時間を要するステートについてはその期間を長くし、処理時間が短いステートについてはその期間を短くすることが可能となる。すると、１制御周期の全体に亘って回路が動作する期間が略連続するようになるのでその動作に伴う電流の消費状態も略均等になり、リングオシレータの発振動作が安定するようになる。従って、クロック周波数逓倍回路装置の精度をより向上させることができる。
【０００８】
請求項２記載のクロック周波数逓倍回路装置によれば、ステートマシンは、クロック信号出力手段によって出力される、ステートの最小時間よりも短い周期のクロック信号を、カウント手段がカウントする。そして、タイミング信号出力手段は、前記カウント値と予め設定された複数のデータ値とを比較して両者が一致した場合にタイミング信号を出力し、そのタイミング信号に基づいてステートの遷移時間を変化させる。従って、タイミング信号出力手段において、ステートを遷移させたいタイミングに応じてデータ値をセットしておけば、所望のタイミングで信号を発生させてステートを遷移させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の一実施例について図面を参照して説明する。図３は、ＤＰＬＬで構成される周波数逓倍回路（クロック周波数逓倍回路装置）１の概略構成を示す機能ブロック図である（尚、詳細な構成については、特開平８−２６５１１１号公報又は特開２０００−３５７９４７を参照）。制御回路（シーケンス制御手段）２には、発振回路３より出力される基準クロック信号ＰREF が与えられている。そして、制御回路２は、ステートマシン４６を内蔵している。そして、このステートマシン４６によって出力されるステートカウンタに基づいて、各種の制御タイミング信号をＤＣＯ（Digital Controlled Oscillator ，周波数逓倍手段）４及びカウンタ・データラッチ回路（周波数逓倍手段）５に出力するようになっている。
【００１０】
ＤＣＯ４は、内部にリングオシレータ（多相クロック信号出力手段）６を備えている。リングオシレータ６は、図４に示すように、論理反転回路として２個の２入力ＮＡＮＤゲート７，８と、３０個のＩＮＶ（インバータ）ゲート９〜３８（但し、１０〜２４，２６〜３７については符号の図示を省略）を備えて構成されている。これらの各論理反転回路は、各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート７の一方の入力端子はＮＡＮＤゲート８の出力端子に接続され、他方の入力端子には外部からのモード制御信号ＰＡが与えられるようになっている。
また、ＮＡＮＤゲート８の一方の入力端子はＩＮＶゲート３８の出力端子に接続され、他方の入力端子はＩＮＶゲート２５の出力端子に接続されている。そして、ＮＡＮＤゲート７から数えて偶数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ１６が出力されるようになっている。
【００１１】
リングオシレータ６は、モード制御信号ＰＡがロウレベルであれば、ＮＡＮＤゲート７の出力レベルはハイとなるので、ＮＡＮＤゲート７から数えて偶数段目のＩＮＶゲートの出力レベルはロウとなり、奇数段目のＩＮＶゲートの出力レベルはハイとなる。但し、偶数段目のＩＮＶゲート２５の出力レベルはロウであるから、ＮＡＮＤゲート８だけは偶数段目であるにもかかわらずハイレベルを出力する。この状態で、各論理反転回路の信号レベルは安定した状態にある。そして、モード制御信号ＰＡをロウレベルからハイレベルに変化させると、ＮＡＮＤゲート７の出力レベルは反転してロウに変化することで発振動作を開始する。
【００１２】
以上のように構成されるリングオシレータ６の各出力端子からは、各論理反転回路が反転するのに要する時間（即ち、ゲート遅延時間）をＴｄとすると、３２・Ｔｄを１周期とする多相クロック信号Ｒ１〜Ｒ１６が出力される。例えば、Ｔｄ＝約７５ｐｓとすると、多相クロック信号Ｒ１〜Ｒ１６の発振周波数は約４００ＭＨｚとなる。また、各多相クロック信号Ｒ１〜Ｒ１６は、夫々隣接する出力端子より出力されるものに対してＴｇ＝２・Ｔｄずつの位相差を有することになる。
【００１３】
再び、図２を参照して、カウンタ・データラッチ回路５には、制御回路２より出力される制御タイミング信号ＵＣＥ及びＣＬＲが与えられるようになっている。これらの制御タイミング信号ＵＣＥ及びＣＬＲは、基準クロック信号ＰREF １周期に相当するパルス幅を有しており、制御回路２におけるシーケンス制御周期の第３及び第７周期に夫々出力される信号である。
【００１４】
また、カウンタ・データラッチ回路５には、リングオシレータ６より出力されるクロック信号Ｒ１３がＲＣＫとして与えられ、そのクロック信号ＲＣＫによって内部のアップカウンタ（１６ビット）によるカウント動作を行う。そして、カウンタ・データラッチ回路５は、制御タイミング信号ＵＣＥが出力されている間、カウンタにアップカウント動作を行わせることで、基準クロック信号ＰREF １周期に相当する時間をクロック信号ＲＣＫによってカウントする。
そのカウントデータは、制御回路２よりシーケンス制御周期の第５周期で出力される制御タイミング信号ＤＬＳがＤＣＯ４を介して与えられるラッチ信号ＤＬＣのタイミングでラッチされ、第７周期で制御タイミング信号ＣＬＲが出力されるとラッチされたデータはクリアされる。
【００１５】
カウンタ・データラッチ回路５は、カウントした１６ビットのデータＤＴ１６〜ＤＴ１を、外部のＣＰＵ（図示せず）により与えられる逓倍数設定データＤＶの値例えば“６”に応じて６ビット右シフトし、そのシフト後のデータの１２ビットをラッチする。そして、ラッチされた１２ビットのデータは、ＣＤ１２〜ＣＤ１としてＤＣＯ４に出力される。ＤＣＯ４が出力する逓倍クロック信号ＰOUT ′は、デューティ比を調整するための分周回路３９を介して２分周されて、逓倍クロック信号ＰOUT として出力される。
また、モード制御信号ＰＡは、制御回路２にも与えられていると共に、例えば、基準クロック信号ＰREF １周期分程度の遅延時間を与える遅延回路４０を介して、制御回路２に動作開始信号ＰＳＴＢとしても与えられるようになっている。
【００１６】
図５は、ＤＣＯ４の詳細な構成を示す機能ブロック図である。カウンタ・データラッチ回路５より与えられるラッチデータＣＤ１２〜ＣＤ１の内、上位側の８ビットであるＣＤ１２〜ＣＤ５は、ダウンカウンタ４１のカウントデータとして所定のタイミングでロードされるようになっている。そして、ダウンカウンタ４１は、リングオシレータ６より出力されるクロック信号Ｒ１３によってロードされたカウントデータをダウンカウントするようになっている。
【００１７】
また、ラッチデータＣＤ１２〜ＣＤ１の内、下位側の４ビットであるＣＤ４〜ＣＤ１は、加算器４２を介してレジスタ４３のデータ入力端子Ｄに与えられる。レジスタ４３は、タイミング制御部４４より出力されるタイミング信号によって加算器４２の出力データを５ビットのデータＤ５〜Ｄ１として出力するようになっており、その内の下位４ビットデータＤ４〜Ｄ１はパルスセレクタ４５に与えられると共に、加算器４２に被加算値として入力される。また、レジスタ４３より出力されるデータＤ５は、加算器４２における加算に応じて発生するキャリー信号に相当するものであり、タイミング制御部４４に与えられる。
【００１８】
パルスセレクタ４５には、リングオシレータ６より出力される多相クロック信号Ｒ１６〜Ｒ１が与えられており、それらの多相クロック信号Ｒ１６〜Ｒ１の内、レジスタ４３より出力されるデータＤ４〜Ｄ１の値（１０進数値＋１）に相当する番号）に対応するものを１つ選択して、出力端子Ｐ１（Ｒ８〜Ｒ１），Ｐ２（Ｒ１６〜Ｒ９）の何れか一方からタイミング制御部４４に出力する。タイミング制御部４４には、リングオシレータ６より出力されるクロック信号Ｒ５が与えられている。
また、ダウンカウンタ４１は、ロードされたカウントデータをダウンカウントして行き、そのカウント値が“２”になると出力信号ＣＮ２をハイレベルにし、カウント値が“１”になると出力信号ＣＮ１をハイレベルにしてタイミング制御部４４に出力する。
【００１９】
タイミング制御部４４の構成については、詳細を省略するが、概略的には、ダウンカウンタ４１によりダウンカウントされたデータ値が“２（キャリー信号Ｄ５＝０の時）”または“１（キャリー信号Ｄ５＝１の時）”になると、その１・ＲＣＫ後にレジスタ４３より出力されるデータＤ４〜Ｄ１の値に対応する多相クロック信号Ｒ１６〜Ｒ１の何れか１つを自身に入力させるようになっている。そして、多相クロック信号Ｒ１６〜Ｒ１の入力タイミングに更に１・ＲＣＫ分の遅延をバッファにより与えて、逓倍クロック信号ＰOUT として出力するようになっている。それから、タイミング制御部４４は、ダウンカウンタ４１にＣＤ１２〜ＣＤ５をリロードするためのセット信号を出力し、また、レジスタ４３にトリガ信号を出力する。その時点から次の逓倍クロック信号の出力シーケンスが開始される。
【００２０】
以上の動作を総括すると、制御回路４６における１制御周期毎に、基準クロック信号ＰREF の１周期相当のカウントデータＤＴ１６〜ＤＴ１がカウントされ、その内の６ビット右シフトされた１２ビットデータＣＤ１２〜ＣＤ１がＤＣＯ４に与えられる。そして、上位８ビットのＣＤ１２〜ＣＤ５がダウンカウントされると、レジスタ４３より与えられる下位データＤ４〜Ｄ１の値（＋１）に対応する多相クロック信号Ｒ１６〜Ｒ１の何れか１つが選択されて逓倍クロック信号ＰOUT ′として出力される。
【００２１】
また、逓倍クロック信号ＰOUT ′が出力される毎にレジスタ４３に入力される４ビットデータは倍増される。データＤ５が「０」である場合、タイミング制御部４４ではダウンカウンタ４１の出力としてＣＮ２（ダウンカウント値「２」）が選択されており、レジスタ４３がオーバーフローしてデータＤ５が「１」になるとＣＮ１（ダウンカウント値「１」）が選択されることで、ダウンカウント期間が実質的に１期間増加するように制御している。
【００２２】
この場合、制御回路２における制御周期は８つのステートで構成されており、各ステートにおいては、以下のようにイベントが処理される。
＜ステート＞        ＜イベント＞
１              発振安定待ち
２                同上
３              ＵＣＥ出力（周期測定）
４              除算実行
５              ＤＬＳ出力除算結果ラッチ
６              −−−−−
７              ＣＬＲ出力（カウンタリセット，周期データクリア）
８              −−−−−
尚、ステート（１），（２）における発振安定待ちは、ＰＡがアクティブ（ハイ）になった時点からリングオシレータ６の発振動作が安定するまでの待機期間である。そして、ステート（３）における「周期測定」と、続くステート（６）における「除算実行」とは、カウンタ・データラッチ回路５がリングオシレータ６によって出力されるクロック信号ＲＣＫにより高速に動作する期間である。その他のステート（５）〜（８）については、これらに比較すると必要な処理時間は短くなっている。
そこで、本実施例では、制御回路２に内蔵されるステートマシン４６は、各ステート毎の遷移時間が変化可能となるように構成している。図２は、ステートマシン４６の構成を示すものである。ステートマシン４６は、クロックカウント部４７，デコーダ４８，ステートカウンタ部４９で構成されている。
【００２３】
クロックカウント部（カウント手段）４７は、８ビット構成のフリップフロップ（ＦＦ）５０のデータ入力側にデータセレクタ５１を備えており、データセレクタ５１は、フリップフロップ５０の出力データと、その出力データをインクリメントする加算器５２の出力データとの何れかを、スタート信号により選択してフリップフロップ５０に出力する。そして、フリップフロップ５０のクロック入力端子には、リングオシレータ６によって出力されるクロック信号ＲＣＫを、分周回路（クロック信号出力手段）６０によって分周したクロック信号ＲＣＫ’が与えられている。
【００２４】
デコーダ（タイミング信号出力手段）４８は、クロックカウント部４７より出力されるカウント値と予め設定されている複数のデコードデータとを比較し、前者と後者の何れか１つが一致したタイミングでモノパルスを出力する（ハイレベル設定：１’ｂ１）ように構成されている（その他は、デフォルトでロウレベル設定：１’ｂ０）。
ステートカウンタ部４９は、クロックカウント部４７と同様に、フリップフロップ５３（但し、３ビット構成），データセレクタ５４，加算器５５で構成されている。そして、データセレクタ５４は、デコーダ４８より出力されるタイミング信号がハイレベルになった場合に、加算器５５の出力データを選択してフリップフロップ５３に与えるようになっている。そして、フリップフロップ５３のクロック入力端子には、フリップフロップ５０と同様にクロック信号ＲＣＫ’が与えられている。
【００２５】
次に、本実施例の作用について図１も参照して説明する。例えば、基準クロック信号ＰREFの周波数が１６ｋＨｚであり、クロック信号ＲＣＫが４００ＭＨｚであるとすると、クロック信号ＲＣＫを２００分周すれば、分周クロック信号ＲＣＫ’は２ＭＨｚとなり、基準クロック信号ＰREFの１周期を１２８（０〜１２７）カウントすることになる。そして、上述した制御シーケンスの８つのステートについては、ステート（３）については、基準クロック信号ＰREFの１周期をカウントするため、当該周期相当の処理期間が必要となる。その他のステート（１），（２），（４）〜（８）については、僅かな処理時間で十分であるから、各ステートの処理時間を、以下のように割り当てる。尚、下記の「クロック」は、分周クロック信号ＲＣＫ’である。
【００２６】
ステート      処理時間（クロック）
１              １６
２              １６
３            １２８
４              ３２
５              １６
６              １６
７              １６
８              １６
尚、ステート（４）では除算処理を行なうため、他のステート（１），（２），（５）〜（８）よりは長めの時間を設定している。すると、トータルで２５６クロックとなるため、１制御周期を基準クロック信号ＰREFの２周期で繰り返すように設定する。そして、デコーダ４８においては、タイミング設定のカウント値を以下のように設定する。
【００２７】
ステート      デコードデータ
１                ０（２５６）
２              １６
３              ３２
４            １６０
５            １９２
６            ２０８
７            ２２４
８            ２４０
すると、デコーダ４８によって出力されるパルス信号の出力間隔は、各ステートに割り当てた処理時間に応じて出力されるようになり、ステートカウンタ部４９より出力されるカウンタ値は、その処理時間に応じて、０→１→２→・・・→７→０→１→２→・・・のように遷移するようになる（図１（ｃ）参照）。その結果、電流消費が最も高いレベルとなるステート（３）は、基準クロック信号ＰREFの１周期毎に繰り返されることになり、電源電圧の変動は平準化される。
【００２８】
また、モード制御信号ＰＡが図１（ｂ）に示すタイミングで出力された場合でも、周期測定を行うステート（３）は、基準クロック信号ＰREFの立ち上がりに一致したタイミングで開始されるようにする必要がある。そこで、別途、基準クロック信号ＰREFの立ち上がりに同期してリセットスタートされる７ビットカウンタを用意しておき、モード制御信号ＰＡがアクティブになった以降に前記カウンタのカウント値が「９６」に達した時点でクロックカウント部４７にスタート信号を与えるようにする。
【００２９】
以上のように本実施例によれば、制御回路２が、ステートマシン４６によって遷移される各ステートに応じてＤＣＯ４及びカウンタ・データラッチ回路５の動作シーケンスを制御する構成において、ステートマシン４３を、各ステート毎に必要な処理時間に応じて、ステートの遷移時間を変化させるように構成した。
従って、長い処理時間を要するステートについてはその期間を長くし、処理時間が短いステートについてはその期間を短くすることが可能となり、１制御周期の全体に亘って回路が動作する期間が略連続するようになるのでその動作に伴う電流の消費状態も略均等になり、リングオシレータ６の発振動作が安定するようになる。従って、周波数逓倍回路１の精度をより向上させることができる。
【００３０】
そして、ステートマシン４６は、分周回路６０により出力されるクロック信号ＲＣＫ’を、クロックカウント部４７でカウントし、デコーダ４８は、前記カウント値と予め設定された複数のデータ値とを比較して両者が一致した場合にパルス信号（タイミング信号）を出力し、ステートカウンタ部４９は、そのパルス信号に基づいてステートの遷移時間を変化させるようにした。従って、デコーダ４８において、ステートを遷移させたいタイミングに応じてデータ値をセットしておけば、所望のタイミングで信号を発生させてステートを遷移させることができる。
【００３１】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
ステートカウンタ部４９を、グレイコードカウンタで構成しても良い。
また、ステートマシンの構成は、上記実施例に限るものではなく、所望のタイミングで信号を発生させてステートを任意に遷移させるものであればどのようなロジックで構成しても良い。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施例であり、各信号波形を示すタイミングチャート
【図２】ステートマシンの構成を示す機能ブロック図
【図３】周波数逓倍回路の概略構成を示す機能ブロック図
【図４】リングオシレータの構成を示す論理回路図
【図５】ＤＣＯの詳細な構成を示す機能ブロック図
【符号の説明】
【００３３】
図面中、１は周波数逓倍回路（クロック周波数逓倍回路装置）、２は制御回路（シーケンス制御手段）、４はＤＣＯ（周波数逓倍手段）、５はカウンタ・データラッチ回路（周波数逓倍手段）、６はリングオシレータ、４７はクロックカウント部（カウント手段）、４８はデコーダ（タイミング信号出力手段）、４９はステートカウンタ部、６０は分周回路（クロック信号出力手段）を示す。
【図１】
2005175781.tif 000003
【図２】
2005175781.tif 000004
【図３】
2005175781.tif 000005
【図４】
2005175781.tif 000006
【図５】
2005175781.tif 000007