(57)【要約】【課題】異なるレベルの電源電圧を動作電源電圧として受ける回路の間のインターフェイス部において、パワーダウンモードなどの内部電源供給停止時における貫通電流を抑制しまた内部回の路誤動作を防止する。【解決手段】  第１の電源電圧（Ｖｄｄｌ）を受ける第２の内部回路（９）の出力信号をこの第１の電源電圧と異なる電圧レベルの第２の電源電圧（Ｖｄｄｈ）のレベルの信号に変換して第１の内部回路（９）へ出力信号を与えるレベル変換回路（１０）において、この第１の電源電圧供給停止時においてレベル変換回路において貫通電流が流れる経路を遮断する機構を設ける。【選択図】        図２
2005102086.tif 000002
【特許請求の範囲】
【請求項１】
第１の論理レベルが第１の電源電圧レベルである内部信号を第２の電源電圧レベルが第１の論理レベルであるレベル変換信号に変換するレベル変換回路を備え、前記レベル変換回路は、前記第２の電源電圧を供給するノードと前記第１および第２の電源電圧と異なるレベルの第３の電源電圧を供給するノードの間で特定動作モード時貫通電流が流れる経路を遮断する手段を含み、
前記特定動作モード時、前記第１の電源電圧の供給を停止しかつ前記第２の電源電圧を供給する電源回路を備える、半導体装置。
【請求項２】
前記レベル変換回路は、
前記第２の電源電圧を動作電源電圧として受け、それぞれの入力と出力とが交差接続される第１および第２のＣＭＯＳインバータで構成され、前記レベル変換信号を出力するラッチ回路と、
前記第１および第２のＣＭＯＳインバータそれぞれの出力ノードと前記第３の電圧を供給するノードとの間にそれぞれ接続され、それぞれのゲートに前記内部信号に対応する信号を受ける第１および第２の絶縁ゲート型電界効果トランジスタを備え、前記第１および第２の絶縁ゲート型電界効果トランジスタは、それぞれのゲートに相補信号を受ける、請求項１記載の半導体装置。
【請求項３】
前記レベル変換回路は、さらに、
前記第１のＣＭＯＳインバータの出力信号に応答して前記第１の絶縁ゲート型電界効果トランジスタのゲート電位を固定する第１のフィードバックトランジスタと、
前記第２のＣＭＯＳインバータの出力信号に応答して、前記第２の絶縁ゲート型電界効果トランジスタのゲート電位を固定する第２のフィードバックトランジスタを備える、請求項２記載の半導体装置。
【請求項４】
前記レベル変換回路は、
前記第１の電源電圧に対応するレベルの電圧を動作電源電圧として受け、前記特定動作モード時活性化されるイネーブル信号とレベル変換対象の前記内部信号とを受けるゲート回路と、
前記第１の電源電圧に対応するレベルの電圧を動作電源電圧として受け、前記ゲート回路の出力信号を反転するインバータと、
前記第２の電源電圧を動作電源電圧として受け、前記ゲート回路の出力信号と前記インバータの出力信号とに従って前記レベル変換信号を出力する変換段を備える、請求項１記載の半導体装置。
【請求項５】
前記変換段は、
第１の内部ノードと第３の電圧供給ノードの間に接続され、前記ゲート回路の出力信号をそのゲートに受ける第１の第１導電型の絶縁ゲート型電界効果トランジスタと、
第２の内部ノードと前記第３の電圧供給ノードとの間に接続され、前記インバータの出力信号をそのゲートに受ける第２の第１導電型の絶縁ゲート型電界効果トランジスタと、
前記第２の電源電圧供給ノードと前記第１の内部ノードとの間に接続されかつそのゲートが前記第２の内部ノードに接続される第１の第２導電型の絶縁ゲート型電界効果トランジスタと、
前記第２の電源電圧供給ノードと前記第２の内部ノードとの間に接続されかつそのゲートが前記第１の内部ノードに接続される第２の第２導電型の絶縁ゲート型電界効果トランジスタを備え、前記第１および第２の内部ノードの一方から、前記レベル変換信号が出力される、請求項４記載の半導体装置。
【請求項６】
前記電源回路は、
活性化時、基準電圧と前記第１の電源電圧との比較に従って前記第１の電源電圧のレベルを調整して前記第１の電源電圧を発生する第１の内部電源回路と、
常時活性化され、前記ゲート回路およびインバータへ動作電源電圧を供給する第２の内部電源回路とを含み、前記第１の内部電源回路は、前記特定動作モード時非活性化される、請求項４記載の半導体装置。
【請求項７】
前記第２の内部電源回路は、前記基準電圧と内部電圧との比較に従って前記内部電圧のレベルを調整して前記内部電圧を前記ゲート回路およびインバータの動作電源電圧として供給する、請求項６記載の半導体装置。
【請求項８】
外部からの動作モード指示信号に応答して前記ラッチイネーブル信号を発生する制御回路をさらに備える、請求項４記載の半導体装置。
【請求項９】
前記半導体装置は、前記第１の電源電圧の投入を検出して電源投入検出信号を生成する電源投入検出回路をさらに備え、
前記レベル変換回路は、前記電源投入検出信号に従って、前記レベル変換回路の内部ノードを初期化するリセットゲートをさらに備える、請求項１記載の半導体装置。
【請求項１０】
第１の電源電圧を動作電源電圧として受け、内部信号を反転するインバータ、
第２の電源電圧を供給する電源ノードと第１の内部ノードとの間に接続され、かつそのゲートが第２の内部ノードに接続される第１の第１導電型の絶縁ゲート型電界効果トランジスタ、
前記第２の電源電圧を供給する電源ノードと前記第２の内部ノードとの間に接続されかつそのゲートが前記第１の内部ノードに接続される第２の第１導電型の絶縁ゲート型電界効果トランジスタ、
前記第１の内部ノードと第３の電源電圧を供給する基準電源ノードとの間に並列に接続される第１および第２の第２導電型の絶縁ゲート型電界効果トランジスタを備え、前記第１の第２導電型の絶縁ゲート型電界効果トランジスタのゲートが前記第２の内部ノードに接続され、かつ前記第２の第２導電型の絶縁ゲート型電界効果トランジスタは、そのゲートに前記内部信号を受け、
前記第２の内部ノードと前記基準電源ノードとの間に並列に接続される第３および第４の第２導電型の絶縁ゲート型電界効果トランジスタを備え、前記第３の絶縁ゲート型電界効果トランジスタはそのゲートが前記第１の内部ノードに接続されかつ前記第４の絶縁ゲート型電界効果トランジスタはそのゲートに前記インバータの出力信号を受け、
前記第１の内部ノードの電圧に従って前記第２の第２導電型の絶縁ゲート型電界効果トランジスタのゲートを選択的に前記第３の電源電圧レベルに固定する第５の第２導電型の絶縁ゲート型電界効果トランジスタ、および
前記第２の内部ノードの電圧に従って、前記第４の第２導電型の絶縁ゲート型電界効果トランジスタのゲートを前記第３の電源電圧レベルに選択的に固定する第６の第２導電型の絶縁ゲート型電界効果トランジスタを備える、レベル変換回路。
レベル変換回路。
【請求項１１】
前記第１および第３の第２導電型の絶縁ゲート型電界効果トランジスタの電流駆動力は、前記第５および第６の第２導電型の絶縁ゲート型電界効果トランジスタの電流駆動力と同程度である、請求項１０記載のレベル変換回路。
【請求項１２】
第１の電源電圧を動作電源電圧として受け、内部信号を反転するインバータ、
第２の電源電圧を供給する電源ノードと第１の内部ノードとの間に互いに直列に接続される第１および第２の第１導電型の絶縁ゲート型電界効果トランジスタを備え、前記第１の絶縁ゲート型電界効果トランジスタは、そのゲートが第２の内部ノードに接続され、前記第２の絶縁ゲート型電界効果トランジスタは、そのゲートに前記内部信号を受け、
前記第２の電源電圧を供給する電源ノードと前記第２の内部ノードとの間に直列に接続される第３および第４の第１導電型の絶縁ゲート型電界効果トランジスタを備え、前記第３の絶縁ゲート型電界効果トランジスタは、そのゲートが前記第１の内部ノードに接続され、かつ前記第４の絶縁ゲート型電界効果トランジスタは、前記インバータの出力信号をそのゲートに受け、
前記第１の内部ノードと第３の電源電圧を供給する基準電源ノードとの間に並列に接続される第１および第２の第２導電型の絶縁ゲート型電界効果トランジスタを備え、前記第１の第２導電型の絶縁ゲート型電界効果トランジスタは、そのゲートに前記内部信号を受け、かつ前記第２の第２導電型の絶縁ゲート型電界効果トランジスタはそのゲートが前記第２の内部ノードに接続され、
前記第２の内部ノードと前記基準電源ノードとの間に並列に接続される第３および第４の第２導電型の絶縁ゲート型電界効果トランジスタを備え、前記第３の第２導電型の絶縁ゲート型電界効果トランジスタは、そのゲートに前記インバータの出力信号を受け、かつ前記第４の第２導電型の絶縁ゲート型電界効果トランジスタは、そのゲートが前記第１の内部ノードに接続される、レベル変換回路。
【請求項１３】
前記第１および第３の第２導電型の絶縁ゲート型電界効果トランジスタは、その電流駆動力が、前記第２および第４の第２導電型の絶縁ゲート型電界効果トランジスタの電流駆動力よりも大きい、請求項１２記載のレベル変換回路。
【請求項１４】
前記第１の内部ノードの電圧に従って選択的に前記第１の第２導電型の絶縁ゲート型電界効果トランジスタのゲートを所定電圧に固定する第２導電型の第１のフィードバックトランジスタと、
前記第２の内部ノードの電圧に従って選択的に前記第２導電型の第３の絶縁ゲート型電界効果トランジスタのゲートを前記所定電圧に固定する第２導電型の第２のフィードバックトランジスタとをさらに備える、請求項１２記載のレベル変換回路。
【請求項１５】
前記第１および第２のフィードバックトランジスタの電流駆動力は、前記第２導電型の第２および第４の絶縁ゲート型電界効果トランジスタの電流駆動力と同程度である、請求項１４記載のレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数レベルの内部電源電圧を使用する半導体装置に関し、特に、内部信号のレベル変換機能を有する半導体装置およびレベル変換回路に関し、より特定的には、データ保持モード時などの特定の動作モード時における消費電流を低減しかつ回路誤動作を防止するための構成に関する。
【背景技術】
【０００２】
異なるレベルの電圧を動作電源電圧として利用する回路の境界領域においては、トランジスタを正確にオン／オフさせるために、レベル変換回路が一般に用いられる。特に、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を構成要素とするＭＯＳ回路においては、ＭＯＳトランジスタのゲート−ソース間電圧を正確に、そのしきい値電圧以下に設定するために、低電圧を動作電源電圧として利用する回路から、高電圧を動作電源電圧として利用する回路への信号転送領域において、このようなレベル変換回路が用いられる。
【０００３】
このレベル変換回路は、第１の電源電圧レベルが第１の論理レベルの信号を、第１の論理レベルが第１の電源電圧よりも高い第２の電源電圧レベルの信号に変換する。このようなレベル変換回路の例は、特許文献１（特開２００１−２９８３５６号公報）および特許文献２（特開平７−１０６９４６号公報）に示されている。これらの特許文献１および２に示されるレベル変換回路においては、ラッチ型レベルシフト回路が示されており、このラッチ型レベルシフト回路において、データ信号変化時の貫通電流を低減するために、レベル変換後の信号に従って、レベル変換部（ラッチ部）のプルアップ用トランジスタのオン／オフを制御する構成が示される。
【特許文献１】特開２００１−２９８３５６号公報
【特許文献２】特開平７−１０６９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
複数の異なる電圧レベルの内部電圧を利用するＭＯＳ回路装置の１つに、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）がある。ＤＲＡＭにおいては、外部電源電圧から電圧レベルの異なる複数の内部電圧を生成し、また外部から、インターフェイス部の入出力用電源電圧が供給される。内部電圧は、メモリセルアレイ部に供給されるアレイ電源電圧Ｖｄｄｓと、周辺回路へ供給される周辺電源電圧Ｖｄｄｐと、メモリアレイの選択ワード線上に伝達される高電圧Ｖｐｐを含む。外部電源電圧がたとえば３．０Ｖの場合、周辺電源電圧Ｖｄｄｐは、たとえば２．５Ｖであり、周辺回路を高速で動作させる。アレイ電源電圧Ｖｄｄｓは、たとえば２．０Ｖであり、メモリセルキャパシタの絶縁耐性を保証し、また内部の信号振幅を小さくして、ビット線等の充放電電流を低減する。
【０００５】
また、選択ワード線へたとえば３．６Ｖの高電圧Ｖｐｐを供給することにより、メモリセルキャパシタに、メモリセルのアクセストランジスタのしきい値電圧の損失を伴うことなく、確実に、アレイ電源電圧レベルのデータを書込み、また高速でビット線とセルキャパシタとの間でアクセストランジスタを介して電荷を移動させる。
【０００６】
このようなＤＲＡＭを含むサーバなどの処理システムにおいては、多数の半導体装置が用いられる。したがって、システム全体の消費電流を低減するために、半導体装置における消費電流低減がことが重要な要因となる。また、携帯機器用途などにおいても、電源が電池であり、バッテリの寿命を長くするために、内部の半導体装置の消費電力を低減することが特に要求される。
【０００７】
通常、ＤＲＡＭ等のメモリへのアクセスが行なわれず、単にＤＲＡＭにおいてデータ保持が行なわれる場合、パワーダウンモードが設定される。このパワーダウンモードにおいては、動作モードを指示するコマンドを入力する回路を除いて、入出力回路に対する電源供給が遮断され、ＤＲＡＭ内部においては、所定期間で、データの保持を行なうリフレッシュ動作が実行される。
【０００８】
さらに消費電力を低減する場合、ディープパワーダウンモードが設定され、内部電源電圧の発生が停止される。このディープパワーダウンモードにおいて周辺電源電圧Ｖｄｄｐの発生が停止される場合、周辺電源電圧を動作電源電圧として受けて内部制御信号を生成する制御回路からの制御信号の電圧レベルが不定となる。たとえば、周辺電源電圧を動作電源電圧として受ける制御回路からの制御信号により、高電圧Ｖｐｐを発生する回路の動作が制御される場合、周辺電源電圧Ｖｄｄｐレベルの振幅の信号を高電圧Ｖｐｐレベルの振幅の信号に変換するレベル変換回路が利用される。周辺電源電圧Ｖｄｄｐレベルの信号から、外部電源電圧Ｖｄｄｑレベルの制御信号を生成する回路においても、同様、レベル変換回路が用いられる。
【０００９】
このレベル変換回路としては、前述のごとく、ラッチ型レベルシフト回路が一般に用いられる。このようなラッチ型レベルシフト回路の入力信号の電圧レベルが不定状態となり、その電圧レベルが浮上がった場合、交差結合されるＰチャネルＭＯＳトランジスタの一方を介して、この不定状態の入力信号を受けるＭＯＳトランジスタを介して貫通電流が流れる。したがって、このレベル変換回路部において、ディープパワーダウンモード時、不定状態となる信号により貫通電流が流れ、消費電流を低減することができなくなるという問題が生じる。また、このような貫通電流によりラッチ状態が反転し、次段回路が誤動作する可能性がある。
【００１０】
前述の特許文献１および２に示されるレベルシフト回路においては、信号変化時における貫通電流を低減するために、レベル変換後の信号をフィードバックして、信号変化時に貫通電流が流れる経路を遮断している。しかしながら、この構成において、ディープパワーダウンモード時において、入力信号を発生する回路への電源供給が停止され、この入力信号のレベルが不定状態となった場合、入力信号の浮上がりにより、貫通が流れる経路が形成され、消費電力が増大するという問題が生じる。
【００１１】
これらの特許文献１および２は、単に、信号変化時の貫通電流を抑制し、消費電力を低減しかつ高速で信号を変化させてレベル変換動作を行なわせることを意図している。これらの特許文献１および２においては、ディープパワーダウンモード時等のように、入力信号を供給する回路への電源電圧供給が遮断された状態における貫通電流の問題については何ら考慮されていない。
【００１２】
それゆえ、この発明の目的は、入力信号不定時においても確実に貫通電流を抑制することのできるレベル変換回路およびこれを用いた半導体装置を提供することである。
【００１３】
この発明の他の目的は、複数の内部電源電圧のうちの一部の電源電圧の不供給状態にあっても、正常に動作するレベル変換回路およびこれを用いた半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
この発明の第１の観点に係る半導体装置は、第１の論理レベルが第１の電源電圧レベルである内部信号を第２の電源電圧レベルが第１の論理レベルであるレベル変換信号に変換するレベル変換回路を含む。このレベル変換回路は、第２の電源電圧を供給するノードと第１および第２の電源電圧と異なるレベルの第３の電源電圧を供給するノードの間で特定動作モード時貫通電流が流れる経路を遮断する回路を含む。
【００１５】
この発明の第１の観点に係る半導体装置は、さらに、特定動作モード時、この第１の電源電圧の供給を停止しかつ第２の電源電圧を供給する電源回路を含む。
【００１６】
この発明の第２の観点に係るレベル変換回路は、第１の電源電圧を動作電源電圧として受け、内部信号を反転するインバータと、第２の電源電圧を供給する電源ノードと第１の内部ノードとの間に接続され、かつそのゲートが第２の内部ノードに接続される第１導電型の第１の絶縁ゲート型電界効果トランジスタと、第２の電源電圧を供給する電源ノードと第２の内部ノードとの間に接続されかつそのゲートが第１の内部ノードに接続される第１導電型の第２の絶縁ゲート型電界効果トランジスタと、第１の内部ノードと第３の電源電圧を供給する基準電源ノードとの間に並列に接続される第２導電型の第１および第２の絶縁ゲート型電界効果トランジスタを含む。第１の電界効果トランジスタは、そのゲートが第２の内部ノードに接続され、かつ第２導電型の第２の絶縁ゲート型電界効果トランジスタは、そのゲートに前記内部信号を受ける。
【００１７】
第２の観点に係るレベル変換回路は、さらに、第２の内部ノードと基準電源ノードとの間に並列に接続される第２導電型の第３および第４の絶縁ゲート型電界効果トランジスタを含む。第３の絶縁ゲート型電界効果トランジスタはそのゲートが第１の内部ノードに接続され、また、第４の絶縁ゲート型電界効果トランジスタは、そのゲートにインバータの出力信号を受ける。
【００１８】
第２の観点に係るレベル変換回路は、さらに、第１の内部ノードの電圧に従って第２の第２導電型の絶縁ゲート型電界効果トランジスタのゲートを選択的に第３の電源電圧レベルに固定する第５の第２導電型の絶縁ゲート型電界効果トランジスタと、第２の内部ノードの電圧に従って第４の第２導電型の絶縁ゲート型電界効果トランジスタのゲートを第３の電源電圧レベルに固定する第６の第２導電型の絶縁ゲート型電界効果トランジスタを備える。
【００１９】
この発明の第３の観点に係るレベル変換回路は、第１の電源電圧を動作電源電圧として受け、内部信号を反転するインバータと、第２の電源電圧を供給する電源ノードと第１の内部ノードとの間に互いに直列に接続される第１導電型の第１および第２の絶縁ゲート型電界効果トランジスタを含む。第１の絶縁ゲート型電界効果トランジスタは、そのゲートが第２の内部ノードに接続され、第２の絶縁ゲート型電界効果トランジスタは、そのゲートに前記内部信号を受ける。
【００２０】
この発明の第３の観点に係るレベル変換回路は、さらに、第２の電源電圧を供給する電源ノードと第２の内部ノードとの間に直列に接続される第１導電型の第３および第４の絶縁ゲート型電界効果トランジスタを含む。この第３の絶縁ゲート型電界効果トランジスタは、そのゲートが第１の内部ノードに接続され、また第４の絶縁ゲート型電界効果トランジスタは、インバータの出力信号をそのゲートに受ける。
【００２１】
この発明の第３の観点に係るレベル変換回路は、さらに、第１の内部ノードと第３の電源電圧を供給する基準電源ノードとの間に並列に接続される第２導電型の第１および第２の絶縁ゲート型電界効果トランジスタと、第２の内部ノードと基準電源ノードとの間に並列に接続される第２導電型の第３および第４の絶縁ゲート型電界効果トランジスタを含む。第１の絶縁ゲート型電界効果トランジスタはそのゲートに内部信号を受け、第２の絶縁ゲート型電界効果トランジスタはそのゲートが第２の内部ノードに接続される。第３の絶縁ゲート型電界効果トランジスタは、そのゲートにインバータの出力信号を受け、第４の絶縁ゲート型電界効果トランジスタは、そのゲートが第１の内部ノードに接続される。
【発明の効果】
【００２２】
第１の観点に係る半導体装置において、第１の電源電圧の供給が遮断される特定動作モード時においては、レベル変換回路において貫通電流が流れる経路が遮断されており、第１の電源電圧供給遮断時、レベル変換回路の入力信号が不定状態となっても確実に貫通電流を抑制することができる。
【００２３】
第２の観点に係るレベル変換回路においては、第１導電型の第１および第２の絶縁ゲート型電界効果トランジスタと第２導電型の第１および第２の絶縁ゲート型電界効果トランジスタにより、ＣＭＯＳインバータラッチが構成され、レベル変換後の出力信号はラッチ状態にある。第２導電型の第２および第４の絶縁ゲート型電界効果トランジスタは、ＣＭＯＳインバータの補助ラッチトランジスタとして機能し、入力信号不定時、第１および第または第３の絶縁ゲート型電界効果トランジスタが導通しても、ＣＭＯＳインバータのラッチ状態は変化せず、貫通電流が流れる経路が形成されてもラッチ状態を維持し、回路誤動作を防止する。また、第５および第６の絶縁ゲート型電界効果トランジスタにより出力電圧が固定的に維持され、出力信号のラッチ状態を確実に維持することができる。
【００２４】
第３の観点に係るレベル変換回路においては、第１導電型の第２および第４の絶縁ゲート型電界効果トランジスタが入力信号不定時にその貫通電流が抑制する方向にコンダクタンスが変化するため、貫通電流を抑制することができる。
【発明を実施するための最良の形態】
【００２５】
［実施の形態１］
図１は、この発明に従うレベル変換回路を含む半導体装置の全体の構成を概略的に示す図である。図１においては、半導体装置として、半導体記憶装置（同期型ＤＲＡＭ：ＳＤＲＡＭ）の構成が一例として示される。
【００２６】
図１において、この発明に従う半導体装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイ１と、このメモリセルアレイ１のメモリセルの選択および内部データの書込／読出を行なうアレイ周辺回路２と、外部からのクロック信号ＣＬＫと内部クロック信号の有効／無効を設定するクロックイネーブル信号ＣＫＥとを受け、内部クロック信号を生成するクロック入力バッファ３と、クロック入力バッファ３からの内部クロック信号に従って外部からのアドレス信号ＡＤを取込み内部アドレス信号を生成するアド入力バッファ４と、クロック入力バッファ３からの内部クロック信号に従って外部からのコマンドＣＭＤを取込み内部コマンドを生成する制御入力バッファ５と、このクロック入力バッファ３からの内部クロック信号に同期して制御入力バッファ５から与えられた内部コマンドをデコードし、指定された動作モードに従って各種内部動作を制御する信号を生成する制御回路６を含む。
【００２７】
制御回路６へは、また、アドレス入力バッファ４からの内部アドレス信号も与えられる。これは、特定のアドレスビットが動作モードを指定するために用いられる場合があり、またメモリセルアレイが複数バンクに指定されている場合、アドレス信号ＡＤに含まれるバンクアドレスに従って制御回路６が指定されたバンクを活性化するためである。
【００２８】
この制御入力バッファ５へ与えられるコマンドＣＭＤは、デコード後の動作モード指示信号であってもよく、また複数の制御信号の組合せで与えられ、クロック信号のエッジにおける論理レベルの組合わせにより動作モードを指定する形態であってもよい。
【００２９】
この半導体装置は、さらに、メモリセルアレイ１の選択メモリセルとデータの入出力を外部との間で行なう入出力バッファ７と、外部からの電源電圧ｅｘＶｄｄに従って各種内部電圧を生成する内部電圧発生回路８を含む。
【００３０】
内部電圧発生回路８は、内部電源電圧を生成する内部電源回路を含み、たとえば３．０Ｖの外部電源電圧ｅｘＶｄｄを内部で降圧して、たとえば２．０Ｖのアレイ電源電圧Ｖｄｄｓ、たとえば２．５Ｖレベルの周辺電源電圧Ｖｄｄｐを生成し、また、外部電源電圧ｅｘＶｄｄを昇圧してたとえば３．６Ｖレベルの高電圧Ｖｐｐを生成する。アレイ電源電圧Ｖｄｄｓは、メモリセルアレイ１に供給され、メモリセルアレイ１内に配置されるセンスアンプの動作電源電圧として利用される。周辺電源電圧Ｖｄｄｐおよび高電圧Ｖｐｐは、アレイ周辺回路２および制御回路６へ与えられる。外部とのインターフェイスとなる入力バッファ３−５および入出力バッファ７へは、専用のインターフェイス電源電圧ｅｘＶｄｄｑが与えられる。このインターフェイス用電源電圧ｅｘＶｄｄｑは、外部電源電圧ｅｘＶｄｄと同一電圧レベルであってもよく、また用いられるインターフェイスに応じてその電圧レベルが設定されてもよい。
【００３１】
この図１に示すように半導体装置においては、各種の電圧レベルの異なる内部電圧が用いられる。したがって、これらの内部電圧の境界領域においては、信号のレベルを変換することが、正確なＭＯＳトランジスタのオン／オフ制御のために必要とされる。
【００３２】
図２は、この電圧境界領域の概略構成を示す図である。図２において、内部電圧発生回路８は、外部電源電圧ｘＶｄｄから、第２の内部電圧Ｖｄｄｈを生成する第２電圧発生回路８ａと、外部電源電圧ｅｘＶｄｄから、第１の内部電圧Ｖｄｄｌを活性化時生成する第１電圧発生回路８ｂを含む。第２の内部電圧Ｖｄｄｈは、第１内部電圧Ｖｄｄｌよりも高い電圧レベルである。第２電圧発生回路８ａは、常時動作し、外部電源電圧ｅｘＶｄｄから第２の内部電圧Ｖｄｄｈを生成する。一方、第１電圧発生回路８ｂは、パワーカット指示信号ＺＰＷＣＴの活性化時その電圧発生動作が停止され、パワーカット指示信号ＺＰＷＣＴの非活性化時に活性化されて、第１内部電圧Ｖｄｄｌを生成する。これらの第１電圧発生回路８ｂおよび第２電圧発生回路８ａはそれぞれ、たとえば、内部降圧回路（ＶＤＣ）で構成される。
【００３３】
第２内部電圧Ｖｄｄｈは、第２の内部回路１１の動作電源電圧として与えられ、第１の内部電圧Ｖｄｄｌは、第１の内部回路９の動作電源電圧として供給される。この第１の内部回路９の出力信号に従って第２の内部回路１１の動作を制御する場合、第１の内部回路９の出力信号を、レベル変換回路１０により、第２内部電圧Ｖｄｄｈレベルの信号に変換して第２の内部回路１１へ供給する。このレベル変換回路１０においては、パワーカット指示信号ＺＰＷＣＴの活性化時、第１の内部電圧Ｖｄｄｌの発生が停止され、第１の内部回路９の出力信号が不定状態となり、貫通電流が流れる可能性がある。このため、レベル変換回路１０においては、パワーカット指示信号ＺＰＷＣＴの活性化時においても、第２の内部電圧Ｖｄｄｈから第３の電圧である接地電圧を供給する接地ノードへ貫通電流が流れる経路を遮断する機構が設けられる。
【００３４】
この貫通電流経路遮断機構をレベル変換回路１０に設けることにより、パワーカット指示信号ＺＰＷＣＴの活性化時消費電流を低減でき、またレベル変換回路１０における内部状態を維持して、第２の内部回路１１が誤動作するのを防止することができる。
【００３５】
なお、パワーカット指示信号ＺＰＷＣＴは、図１に示す制御回路６から生成される。この制御回路６のパワーカット指示信号を生成する部分においては、パワーカット時においても動作電源電圧が常時供給され、パワーカットモード時の動作を制御する。
【００３６】
また、図２に示す構成において、第１の内部電圧Ｖｄｄｌが第２の内部電圧Ｖｄｄｈよりも高い電圧レベルであってもよい。レベル変換回路１０は、Ｖｄｄｌ振幅の信号をＶｄｄｈレベルの振幅の信号に変換して出力する。そのような回路構成においても、貫通電流が流れる経路を遮断する機構が設けられ、パワーカット時において第２内部回路１１に対する入力信号が不定状態となるのを防止し、また、消費電流増大を抑制する。
【００３７】
図３は、図２に示す第１の電圧発生回路８ｂの具体的構成を示す図である。この図３においては、第１の内部電圧Ｖｄｄｌとして、周辺電源電圧Ｖｄｄｐが生成される。第２の内部電圧は、外部からの電源電圧ｅｘＶｄｄに対応する。したがって、図２に示す第２の電圧発生回路８ａは、この外部電源電圧ｅｘＶｄｄを伝達する外部電源線に対応する。
【００３８】
図３において、周辺電源電圧発生回路は、周辺電源線２０上の周辺電源電圧Ｖｄｄｐと基準電圧Ｖｒｅｆｐを、活性化時、比較する比較回路２１と、比較回路２１の出力信号に従って外部電源ノードから周辺電源線２０へ電流を供給するＰチャネルＭＯＳトランジスタで構成される電流ドライブトランジスタ２２と、ディープパワーダウンモード指示信号ＺＰＷＤＤ（パワーカット指示信号に対応）に従って比較回路２１を選択的に活性化する活性化トランジスタ２３と、ディープパワーダウンモード指示信号ＺＰＷＤＤに従って比較回路２１の出力ノードを外部電源電圧ｅｘＶｄｄレベルに設定するＰチャネルＭＯＳトランジスタ２４を含む。
【００３９】
比較回路２１は、外部電源電圧ｅｘＶｄｄを動作電源電圧として受ける。周辺電源電圧Ｖｄｄｐを発生する場合には、ディープパワーダウンモード指示信号ＺＰＷＤＤは、Ｈレベル（外部電源電圧レベル）であり、ＭＯＳトランジスタ２３がオン状態、ＭＯＳトランジスタ２４がオフ状態である。この状態においては、比較回路２１が、周辺電源電圧Ｖｄｄｐと基準電圧Ｖｒｅｆの差に応じた信号を、電流ドライブトランジスタ２２のゲートへ与え、応じて電流ドライブトランジスタ２２は、その駆動電流量が調整され、周辺電源電圧Ｖｄｄｐの電圧レベルを調整する。図３に示す構成においては、周辺電源電圧Ｖｄｄｐは、基準電圧Ｖｒｅｆの電圧レベルに等しくなるようにその電圧レベルが調整される。
【００４０】
ディープパワーダウンモード時において、ディープパワーダウンモード指示信号ＺＰＷＤＤが、Ｌレベルであり、ＭＯＳトランジスタ２３がオフ状態、ＭＯＳトランジスタ２４がオン状態となる。比較回路２１においては、動作電流が流れる経路が遮断され、比較動作が非活性化され、また、その出力ノードが、ＭＯＳトランジスタ２４により外部電源電圧ｅｘＶｄｄレベルに固定され、応じて電流ドライブトランジスタ２２はオフ状態を維持する。これにより、周辺電源電圧Ｖｄｄｐの発生は、ディープパワーダウンモードモード時停止される。
【００４１】
なお、以下では、具体的に、パワーカットモードの具体例として、周辺電源電圧Ｖｄｄｐの発生が停止されるディープパワーダウンモードを考える。しかしながら、この動作モードとしては、内部電圧の発生が停止されるモードであればよく、特にディープパワーダウンモードに限定されない。
【００４２】
図４は、図３に示すディープパワーダウンモード指示信号ＺＰＷＤＤを発生する部分の構成を概略的に示す図である。図４において、ディープパワーダウンモード指示信号発生部は、外部からのコマンドＣＭＤに従ってディープパワーダウンモードを検出するモード検出回路２５と、このモード検出回路２５からの出力信号ＺＰＷＤＤＦを、外部電源電圧ｅｘＶｄｄレベルの振幅の信号に変換してディープパワーダウンモード指示信号ＺＰＷＤＤを生成するレベル変換回路２６を含む。
【００４３】
モード検出回路２５およびレベル変換回路２６は、図１に示す制御回路６に含まれる。モード検出回路２５へは、制御用周辺電源電圧Ｖｄｄｐｃが常時与えられ、ディープパワーダウンモード時においても、ディープパワーダウンモード解除などのコマンドを受付けるために、常時、コマンドＣＭＤをモニタする。このモード検出回路２５へ与えられるコマンドＣＭＤは、専用のディープパワーダウンモード指示信号がデコードされて与えられてもよく、また複数の制御信号と特定のアドレスビットとの組合せで、ディープパワーダウンモードの指示および解除が指定されてもよい。
【００４４】
この図４に示す制御回路６のディープパワーダウンモード指示信号発生部において、モード検出回路２５へは、制御用周辺電源電圧Ｖｄｄｐｃが常時与えられており、モード検出回路２５の出力信号ＺＰＷＤＤＦがパワーダウンモード時に不定状態となる状態は防止される。したがって、レベル変換回路２６として、通常のラッチ型レベルシフト回路を利用することができる。
【００４５】
図５は、図２に示す第１および第２の内部回路９および１１の具体的構成を示す図である。図５において、制御回路６において、コマンドＣＭＤおよびアドレス信号ＡＤの特定のビットを受けてテストモード設定信号ＶＰＰＳＴＰＦを生成するテストモード設定回路２７が設けられる。このテストモード設定回路２７へは、ディープパワーダウンモード時その供給が停止される周辺電源電圧Ｖｄｄｐが与えられる。テストモード設定回路２７からのテストモード設定信号ＶＰＰＳＴＰＦは、高電圧ＶＰＰの発生を停止するテストモードを設定する。このテストモード時に、ワード線の昇圧動作を停止し、メモリセルのデータ保持特性のテストまたはスタンバイ時のリーク電流などのテストを行なう。
【００４６】
図１に示す内部電圧発生回路８においては、このテストモード設定回路２７からのテストモード設定信号ＶＰＰＳＴＰＦを、外部電源電圧ｅｘＶｄｄレベルの信号ＶＰＰＳＴＰに変換するレベル変換回路３０と、レベル変換回路３０からの変換テストモード設定信号ＶＰＰＳＴＰに従って選択的に活性化され、活性化時、高電圧ＶＰＰと基準電圧ＶＲＥＦＰとを比較し、その比較結果に従ってイネーブル信号ＥＮＡを生成するレベル検出回路３１と、レベル検出回路３１からのイネーブル信号ＥＮＡに従って選択的にチャージポンプ動作を行なって高電圧ＶＰＰを生成するＶＰＰポンプ３２とが設けられる。レベル検出回路３１が、図２に示す第２の内部回路１１に対応する。
【００４７】
レベル検出回路３１は、図３に示す周辺電源電圧発生回路と同様の構成を備え、変換テストモード設定信号ＶＰＰＳＴＰの非活性化時活性化され、基準電圧ＶＲＥＦＰと高電圧ＶＰＰの分圧電圧とのレベル差をバッファ処理し、イネーブル信号ＥＮＡを選択的に活性化する。ＶＰＰポンプ３２は、高電圧ＶＰＰが、基準電圧ＶＲＥＦＰが決定する電圧レベルより高い場合にはポンプ動作を停止し、一方、高電圧ＶＰＰが、基準電圧ＶＲＥＦＰが規定する電圧レベルより低い場合にはイネーブル信号ＥＮＡに従ってポンプ動作を行ない、高電圧ＶＰＰの電圧レベルを上昇させる。
【００４８】
この図５に示す構成において、テストモード設定回路２７へは、ディープパワーダウンモード時その供給が停止される周辺電源電圧Ｖｄｄｐが供給されるため、ディープパワーダウンモード時、テストモード設定信号ＶＰＰＳＴＰＦの電圧レベルが不定状態となる。しかしながら、レベル変換回路３０においては、先の図２に示すように、貫通電流経路遮断機構が設けられており、貫通電流を抑制しつつ変換テストモード設定信号ＶＰＰＳＴＰを所定電圧レベルに正確に維持する。
【００４９】
図６は、図５に示すレベル変換回路３０の構成の一例を示す図である。図６において、レベル変換回路３０は、外部電源電圧ｅｘＶｄｄを受ける電源ノードと内部ノードＮＤＡの間に接続されかつそのゲートが内部ノードＮＤＢに接続されるＰチャネルＭＯＳトランジスタＰＱ１と、内部ノードＮＤＡと接地電圧Ｖｓｓを受ける接地ノードＮＤＣの間に並列に接続されるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を含む。ＭＯＳトランジスタＮＱ１は、そのゲートにテストモード設定信号（以下、単に入力信号と称す）ＶＰＰＳＴＰＦを受け、ＮチャネルＭＯＳトランジスタＮＱ２は、そのゲートが内部ノードＮＤＢに接続される。
【００５０】
レベル変換回路３０は、さらに、入力信号ＶＰＰＳＴＰＦを受けるインバータＩＶ１と、外部電源ノードと内部ノードＮＤＢの間に接続されかつそのゲートが内部ノードＮＤＡに接続されるＰチャネルＭＯＳトランジスタＰＱ２と、内部ノードＮＤＢと接地ノードＮＤＣの間に並列に接続されるＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４を含む。インバータＩＶ１は、周辺電源電圧Ｖｄｄｐを動作電源電圧として受け、入力信号ＶＰＰＳＴＰＦを反転して、ＮチャネルＭＯＳトランジスタＮＱ３のゲートへこの反転信号を与える。ＮチャネルＭＯＳトランジスタＮＱ４は、そのゲートが内部ノードＮＤＡに接続される。
【００５１】
ＭＯＳトランジスタＰＱ１およびＮＱ２が第１のＣＭＯＳインバータを構成し、また、ＭＯＳトランジスタＰＱ２およびＮＱ４が第２のＣＭＯＳインバータを構成する。これらの第１および第２のＣＭＯＳインバータの入力部および出力部が交差結合されており、インバータラッチが形成される。
【００５２】
ＭＯＳトランジスタＮＱ１およびＮＱ３のチャネル長Ｌとチャネル幅Ｗの比、Ｗ／Ｌが、８０／３にたとえば設定され、ＭＯＳトランジスタＰＱ１およびＰＱ２のチャネル長とチャネル幅の比Ｗ／Ｌが、たとえば２０／３に設定され、ＭＯＳトランジスタＮＱ２およびＮＱ４のそれぞれの、チャネル長とチャネル幅の比Ｗ／Ｌが、３３／１００に設定される。
【００５３】
したがって、ＭＯＳトランジスタＮＱ２およびＮＱ４の電流駆動力が最も小さく、ＭＯＳトランジスタＮＱ１およびＮＱ３の電流駆動力が最も大きく、入力信号ＶＰＰＳＴＰＦおよびインバータＩＶ１の出力信号に従って内部ノードＮＤＡおよびＮＤＢの電圧レベルを高速で変化させる。ＭＯＳトランジスタＰＱ１およびＰＱ２により、この内部ノードＮＤＡおよびＮＤＢの電圧レベルをプルアップしかつラッチする。ＭＯＳトランジスタＰＱ１およびＰＱ２によるラッチ回路は、比較的そのラッチ力は小さく、ＭＯＳトランジスタＮＱ１およびＮＱ２の駆動電流に従って、そのラッチ状態が反転する。ＭＯＳトランジスタＮＱ２およびＮＱ４により入力信号ＶＰＰＳＴＰＦの不定時に、内部ノードＮＤＡおよびＮＤＢの電圧レベルを維持する。単に、入力信号不定時に内部ノードＮＤＡおよびＮＤＢの電圧レベルを維持するラッチ回路を構成するだけであり、その電流駆動力は、十分に小さくされる。
【００５４】
この図６に示すレベル変換回路３０の構成において、入力信号ＶＰＰＳＴＰＦは、周辺電源電圧Ｖｄｄｐと接地電圧Ｖｓｓとの間で変化する。周辺電源電圧Ｖｄｄｐが供給される通常動作モード時において、入力信号ＶＰＰＳＴＰＦが、Ｈレベル（第１の論理レベルに対応し、周辺電源電圧Ｖｄｄｐレベル）のときには、ＭＯＳトランジスタＮＱ１がオン状態、ＭＯＳトランジスタＮＱ３がオフ状態となる。したがって、ノードＮＤＡが放電され、ＭＯＳトランジスタＰＱ２のコンダクタンスが上昇し、ノードＮＤＢの電圧レベルが上昇する。この内部ノードＮＤＢの電圧レベル上昇に従ってＭＯＳトランジスタＰＱ１のコンダクタンスが小さくなり、またＭＯＳトランジスタＮＱ２のコンダクタンスが大きくなり、ノードＮＤＡが高速で接地電圧レベルに放電される。また、内部ノードＮＤＡの電圧レベル低下に従ってＭＯＳトランジスタＮＱ４のコンダクタンスが低下し、ＭＯＳトランジスタＰＱ２のコンダクタンスが上昇して供給電流が増大し、内部ノードＮＤＢからの変換テストモード設定信号（以下、単に出力信号と称す）ＶＰＰＳＴＰの電圧レベルが上昇し、最終的に、外部電源電圧ｅｘＶｄｄレベルにまで上昇する。
【００５５】
内部ノードＮＤＢが外部電源電圧ｅｘＶｄｄレベル、内部ノードＮＤＡが接地電圧Ｖｓｓレベルのときには、ＭＯＳトランジスタＰＱ１がオフ状態、ＭＯＳトランジスタＮＱ３およびＮＱ４がオフ状態である。したがって、このレベル変換回路３０において、外部電源ノードから接地ノードへ電流が流れる経路は存在せず、出力信号ＶＰＰＳＴＰは、安定に、外部電源電圧ｅｘＶｄｄレベルに維持される。
【００５６】
入力信号ＶＰＰＳＴＰＳが、接地電圧Ｖｓｓレベルに設定されたときには、逆に、ＭＯＳトランジスタＮＱ１がオフ状態、ＭＯＳトランジスタＮＱ３がオン状態となる。したがって、ノードＮＤＢが接地電圧レベルに放電され、一方、ノードＮＤＡが外部電源電圧ｅｘＶｄｄレベルに充電され、出力信号ＶＰＰＳＴＰが、接地電圧レベルに維持される。
【００５７】
ノードＮＤＡまたはＮＤＢの電圧レベルのプルアップ時において、ＭＯＳトランジスタＮＱ２およびＮＱ４の電流駆動力は十分小さいため、ＭＯＳトランジスタＰＱ１およびＮＱ２で構成されるＣＭＯＳインバータおよびＭＯＳトランジスタＰＱ２およびＮＱ４で構成されるＣＭＯＳインバータのラッチ能力は十分小さく、これらのＭＯＳトランジスタＮＱ１およびＮＱ３により、これらのＣＭＯＳインバータのラッチ状態を容易に反転させることができる。
【００５８】
次に、ディープパワーダウンモード時において、周辺電源電圧Ｖｄｄｐの供給が停止された状態を考える。また、この周辺電源電圧Ｖｄｄｐに電源ノイズがのり、入力信号ＶＰＰＳＴＰＦおよびノードＮＤＦの電圧レベルが浮上がった状態を考える。この場合、ＭＯＳトランジスタＮＱ２およびＮＱ４がそれぞれ、ＭＯＳトランジスタＰＱ１およびＰＱ２とＣＭＯＳインバータを構成し、インバータラッチを構成している。したがって、内部ノードＮＤＡおよびＮＤＢの一方を確実にＬレベルに固定することができ、内部ノードＮＤＡおよびＮＤＢが、ともに中間電圧レベルになるのを確実に防止することができる。
【００５９】
入力信号ＶＰＰＳＴＰまたはノードＮＤＦの電圧の浮上がりによるＭＯＳトランジスタＮＱ１およびＮＱ３の駆動電流量を考慮して、ＭＯＳトランジスタＰＱ１およびＰＱ２のサイズを調整して、その電流駆動力を十分に調整する。入力信号ＶＰＰＳＴＰＦおよびノードＮＤＦの電圧レベルの浮上がり時における内部ノードＮＤＡまたはＮＤＢの中間電圧レベルへの移動は十分に抑制でき、ラッチ状態を維持して、貫通電流を十分に抑制することができる。Ｈレベルの内部ノードにおいて、入力信号ＶＰＰＳＴＰＦまたはノードＮＤＦの電圧の浮上がりにより、弱いオン状態となったＭＯＳトランジスタＮＱ１またはＮＱ３を介して微小電流が流れるだけである。
【００６０】
したがって、レベル変換回路３０において外部電源ノードから接地ノードへ貫通電流が流れる経路が形成されても、外部電源電圧ｅｘＶｄｄレベルのＨレベルを記憶する内部ノードにおいて貫通電流が、信号電位の浮き上がりにより生じるだけであり、内部ノードＮＤＡおよびＮＤＢ両者が中間電位レベルとなって両経路において貫通電流が流れるの防止することができ、貫通電流が大きくなるのを十分に抑制することができ、またレベル変換回路３０のラッチ状態を十分に維持することができる。
【００６１】
以上のように、この発明の実施の形態１従えば、レベル変換回路において、相補電圧信号を出力する内部ノードに、さらに、Ｌレベル信号にプルダウンするラッチ回路（ＭＯＳトランジスタＮＱ２、ＮＱ４）を設けており、周辺電源電圧などの供給遮断時において、内部ノードの電圧レベルが浮上がり、外部電源ノードから接地ノードへの貫通電流を抑制することができ、またラッチ状態を確実に維持することができる。
【００６２】
［実施の形態２］
図７は、この発明の実施の形態２に従うレベル変換回路の構成を示す図である。この図７に示すレベル変換回路は、図６に示すレベル変換回路と以下の点でその構成が異なる。すなわち、内部ノードＮＤＡの電圧レベルに従って入力信号ＶＰＰＳＴＰＦを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタＮＱ５と、内部ノードＮＤＢの電圧レベルに従ってインバータＩＶ１の出力ノードＮＤＦを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタＮＱ６が設けられる。これらのＭＯＳトランジスタＮＱ５およびＮＱ６のサイズ（Ｗ／Ｌ）は、ＭＯＳトランジスタＮＱ２およびＮＱ４と同程度の大きさに設定され、十分小さくされる。
【００６３】
この図７に示すレベル変換回路の他の構成は、図６に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６４】
この図７に示すレベル変換回路の構成においては、内部ノードＮＤＡの電圧レベルが外部電源電圧ｅｘＶｄｄレベルのときには、ＭＯＳトランジスタＮＱ５がオン状態となり、入力信号ＶＰＰＳＴＰＦは、接地電圧レベルに維持される。このときには、入力信号ＶＰＰＳＴＰＦは、Ｌレベルであり、単に、この入力信号ＶＰＰＳＴＰＦの電圧レベルがＭＯＳトランジスタＮＱ５によりラッチされるだけである。同様、ＭＯＳトランジスタＮＱ６も、内部ノードＮＤＢの電圧レベルが外部電源電圧ｅｘＶｄｄレベルのときに、インバータＩＶ１の出力ノードＮＤＦを、接地電圧レベルに駆動する。この場合も、インバータＩＶ１の出力信号は、Ｌレベルであり、ＭＯＳトランジスタＮＱ６により、インバータＩＶ１の出力信号がラッチされる。
【００６５】
周辺電源電圧Ｖｄｄｐの供給が停止された状態で、入力信号ＶＰＰＳＴＰＦおよびインバータＩＶ１の出力ノードＮＤＦがともに浮上がった状態を考える。内部ノードＮＤＢが、外部電源電圧ｅｘＶｄｄレベルであり、内部ノードＮＤＡが接地電圧レベルの状態を具体的に考える。この場合、周辺電源電圧Ｖｄｄｐの供給停止により、入力信号ＶＰＰＳＴＰＦおよびインバータＩＶ１の出力ノードＮＤＦの電圧レベルが浮上がった場合、ノードＮＤＡは、ＭＯＳトランジスタＮＱ２により、接地電圧レベルに維持されており、ノードＮＤＡの浮き上がりは、防止される。同様、ノードＮＤＢにおいては、ＭＯＳトランジスタＮＱ３のゲート電位が上昇しても、ＭＯＳトランジスタＮＱ６が、ノードＮＤＢ上のＨレベルの電圧レベルに従ってオン状態であり、ノードＮＤＦの電圧上昇を吸収して接地電圧レベルに固定する。したがって、ＭＯＳトランジスタＮＱ３はオフ状態を維持し、この外部電源ノードから接地ノードへの貫通電流が流れる経路は確実に遮断される。このノードＮＤＢが接地電圧レベルに固定されるため、ＭＯＳトランジスタＰＱ１はオフ状態を維持し、ノードＮＤＡを介して外部電源ノードから接地ノードへ貫通電流が流れる経路は、確実に遮断される。
【００６６】
仮にＭＯＳトランジスタＰＱ１を介して外部電源ノードからノードＮＤＡへ、ＭＯＳトランジスタＰＱ１の基板領域などを介してのリーク電流経路（接合リーク電流経路）が形成される場合においても、ＭＯＳトランジスタＮＱ２により、このリーク電流は放電され、ノードＮＤＡの電位の上昇を防止することができ、ノードＮＤＡおよびＮＤＢのラッチ状態が変化することは確実に防止される。
【００６７】
図７に示すようにＭＯＳトランジスタＮＱ５およびＮＱ６により、入力信号ＶＰＰＳＴＰＦまたはノードＮＤＦの電圧をラッチするラッチ用ＭＯＳトランジスタを設けることにより、周辺電源電圧供給停止時においてＭＯＳトランジスタＮＱ１および／またはＮＱ３のゲート電位が浮上がっても、確実に、貫通電流が流れる経路を遮断することができ、消費電流を低減することができる。また、このレベル変換回路３０においては、ラッチ状態が確実に維持され、ディープパワーダウンモード移行時における信号ＶＰＰＳＴＰの論理レベルを確実に維持することができ、内部回路の誤動作を防止することができる。
【００６８】
以上のように、この発明の実施の形態２に従えば、出力信号を出力する内部ノードの電位に従って入力信号およびインバータの出力ノードの電位をラッチしており、確実に、周辺電源電圧供給停止時の貫通電流が流れる経路を遮断することができ、消費電流の増大を抑制することができまたラッチ状態を確実に維持することができる。
【００６９】
［実施の形態３］
図８は、この発明の実施の形態３に従うレベル変換回路３０の構成を示す図である。この図８において、レベル変換回路３０は、ラッチ指示信号ＺＬＡＴＣＨと入力信号ＶＰＰＳＴＰＦを受けるＮＡＮＤゲートＮＧ１と、ＮＡＮＤゲートＮＧ１の出力信号を受けるインバータＩＶ３を含む。これらのＮＡＮＤゲートＮＧ１およびインバータＩＶ３へは、動作電源電圧として、周辺電源電圧Ｖｄｄｐと別の経路により常時生成されるローカル周辺電源電圧Ｖｄｌｏｃが供給される。このローカル周辺電源電圧Ｖｄｌｏｃは、周辺電源電圧Ｖｄｄｐと同じ電圧レベル（たとえば２．５Ｖ）である。
【００７０】
レベル変換回路３０は、さらに、外部電源ノードと内部ノードＮＤＧの間に接続されかつそのゲートが内部ノードＮＤＨに接続されるＰチャネルＭＯＳトランジスタＰＱ３と、外部電源ノードとノードＮＤＨの間に接続されかつそのゲートがノードＮＤＧに接続されるＰチャネルＭＯＳトランジスタＰＱ４と、ノードＮＤＧと接地ノードの間に接続されかつそのゲートにＮＡＮＤゲートＮＧ１の出力信号を受けるＮチャネルＭＯＳトランジスタＮＱ７と、ノードＮＤＨと接地ノードの間に接続されかつそのゲートにインバータＩＶ３の出力信号を受けるＮチャネルＭＯＳトランジスタＮＱ８を含む。内部ノードＮＤＨから、出力信号ＶＰＰＳＴＰが出力される。このレベル変換段は、従来のラッチ型レベルシフト回路と同様の構成を有する。
【００７１】
ラッチ指示信号ＺＬＡＴＣＨは、パワーダウンモードを指示するコマンドに従って、周辺電源回路の遮断動作よりも早いタイミングで活性化される。この図８に示すレベル変換回路において、パワーダウンモード時においては、ラッチ指示信号ＺＬＡＴＣＨがＬレベルとなり、ＮＡＮＤゲートＮＧ１の出力信号がＬレベルに固定され、インバータＩＶ３の出力信号がＨレベルに固定される。したがって、入力信号ＶＰＰＳＴＰＦがパワーダウンモード時、不定状態となっても、ラッチ型レベルシフト回路部においては、入力信号の電圧レベルが固定されており、出力信号ＶＰＰＳＴＰを安定に貫通電流を生じさせることなく維持することができる。またラッチ指示信号ＺＬＡＴＣＨを、パワーダウンモード時Ｌレベルに固定することにより、このＮＡＮＤゲートＮＧ１において、入力信号ＶＰＰＳＴＰＦが不定状態となっても貫通電流が流れる経路を確実に遮断して、その出力信号をＨレベル（電圧Ｖｄｌｏｃレベル）に固定することができる（ＮＡＮＤゲートＮＧ１においては、内部出力ノードと接地ノードの間に、ラッチ指示信号ＺＬＡＴＣＨと入力信号ＶＰＰＳＴＰＦをゲートに受けるＮチャネルＭＯＳトランジスタが直列に接続される）。
【００７２】
図９は、この図８に示す制御信号および電源電圧のパワーダウンモード時の変化を示すタイミング図である。以下、図９を参照して、図８に示す各制御信号および電源電圧の変化について簡単に説明する。
【００７３】
通常動作モード時およびディープパワーダウンモード時にかかわらず、外部電源電圧ｅｘＶｄｄは、一定の電圧レベル（３．０Ｖ）に固定され、またローカル周辺電源電圧Ｖｄｌｏｃも、周辺電源電圧Ｖｄｄｐと同じ電圧レベル（２．５Ｖ）レベルに固定される。
【００７４】
ディープパワーダウンモードに入るとき、まず外部からのコマンドＣＭＤとしてパワーダウンモードコマンドＰＤが与えられ、内部で、パワーダウンモード信号ＰＤＭが活性化される。このパワーダウンモード信号ＰＤＭに従ってラッチ指示信号ＺＬＡＴＣＨをが、活性状態のＬレベルに駆動される。所定期間が経過した後に、パワーダウンモード信号ＰＤＭに従って、周辺電源電圧Ｖｄｄｐを発生する動作を活性化する周辺電源イネーブル信号ＶＤＰＥＮを非活性状態に設定する（この周辺電源イネーブル信号ＶＤＰＥＮは、図３に示すディープパワーダウンモード指示信号ＺＰＷＤＤに対応する）。
【００７５】
ディープパワーダウンモードに入ると、周辺電源電圧Ｖｄｄｐの発生が停止されるため、その電圧レベルが低下し、最終的に０Ｖ程度にまで低下する。
【００７６】
ディープパワーダウンモード解除時においては、パワーダウンモードイグジットコマンドＰＤＥを印加し、パワーダウンモード信号ＰＤＭをＬレベルに設定する。パワーダウンモード指示信号ＰＤＭの非活性化に従って、まず周辺電源イネーブル信号ＶＤＰＥＮが活性状態へ駆動される。この後、ラッチ指示信号ＺＬＡＴＣＨが、非活性状態のＨレベルへ駆動される。ラッチ指示信号ＺＬＡＴＣＨは、周辺電源電圧Ｖｄｄｐが安定化し、入力信号ＶＰＰＳＴＰＦが不定状態とならず、安定状態となったときに活性化される。通常、このディープパワーダウンモードから通常動作モード移行時まで、５００μｓ程度の時間が、周辺電源電圧安定化のために必要とされる。
【００７７】
この図９に示すように、ラッチ指示信号ＺＬＡＴＣＨを、周辺電源電圧Ｖｄｄｐが安定状態のときに活性化し、ＮＡＮＤゲートＮＧ１の出力信号を固定し、かつＮＡＮＤゲートＮＧ１における貫通電流経路を遮断した後に、周辺電源電圧Ｖｄｄｐの電圧発生動作を停止する。ディープパワーダウンモード中のレベル変換回路のラッチ状態を確実に維持することができる。
【００７８】
ディープパワーダウンモード解除時においては、まず周辺電源電圧イネーブル信号ＶＤＰＥＮを活性化して、周辺電源電圧Ｖｄｄｐの電圧レベルを所定電圧レベルに駆動し、この周辺電源電圧Ｖｄｄｐが安定化して、入力信号ＶＰＰＳＴＰＦの不定状態の可能性がなくなった時点で、ラッチ指示信号ＺＬＡＴＣＨを非活性化する。これにより、確実に、レベル変換回路３０において内部ノードが不定状態となるのを防止することができ、貫通電流を抑制することができ、ラッチ状態が変化するのを防止することができる。
【００７９】
図１０は、図８に示すラッチ指示信号ＺＬＡＴＣＨおよび周辺電源イネーブル信号ＶＤＰＥＮを発生する部分の構成の一例を示す図である。この図１０に示す構成は、図１に示す制御回路６に含まれる。
【００８０】
図１０において、制御回路６は、外部からのコマンドＣＭＤをデコードし、そのデコード結果に従ってパワーダウンモード信号ＰＤおよびパワーダウンモードイグジット信号ＰＤＥを生成するコマンドデコーダ４０と、コマンドデコーダ４０からのパワーダウンモード信号ＰＤに応答してセットされかつパワーダウンモードイグジット信号ＰＤＥに従ってリセットされかつその出力Ｑからパワーダウンモード信号ＰＤＭを出力するセット／リセットフリップフロップ４１と、パワーダウンモード信号ＰＤＭに従って周辺電源イネーブル信号ＶＤＰＥＮを生成する周辺電源制御回路４２と、パワーダウンモード信号ＰＤＭに従ってラッチ指示信号ＺＬＡＴＣＨを生成するラッチ指示発生回路４３を含む。
【００８１】
コマンドデコーダ４０、セット／リセットフリップフロップ４１、周辺電源制御回路４２およびラッチ指示発生回路４３へは、動作電源電圧として、制御用周辺電源電圧Ｖｄｄｐｃが与えられる。この電圧Ｖｄｄｐｃは、ローカル周辺電源電圧Ｖｄｌｏｃであってもよい。
【００８２】
周辺電源制御回路４２は、たとえばパワーダウンモード信号ＰＤＭの立上がりを所定時間遅延する立上がり遅延回路で構成され、ラッチ指示発生回路４３は、たとえばパワーダウンモード信号ＰＤＭの立下がりを遅延する立下がり遅延回路で構成される。これらの周辺電源制御回路４２およびラッチ指示発生回路４３は、また、コマンドデコーダ４０からのパワーダウン指示信号ＰＤおよびパワーダウンモードイグジット信号ＰＤＥに従ってセット／リセットされるフリップフロップで構成されてもよい（その出力信号の活性化タイミングを調整するために、遅延回路をセット入力またはリセット入力に対して設ける）。
【００８３】
周辺電源制御回路４２からの周辺電源イネーブル信号ＶＤＰＥＮは、振幅が電圧Ｖｄｄｐｃであり、図４に示すように、レベル変換回路を通して、外部電源電圧ｅｘＶｄｄレベルの信号に変換されて周辺電源回路へ与えられる。この周辺電源制御回路４２は、したがって、図４に示すモード検出回路２５に対応する。また、周辺電源イネーブル信号ＶＤＰＥＮは、ディープパワーダウンモード指示信号ＺＰＷＤＤＦに対応する。
【００８４】
図１１は、図８に示すローカル周辺電源電圧Ｖｄｌｏｃを発生する部分の構成の一例を示す図である。図１１においては、図１に示す内部電圧発生回路８において、図３に示す周辺電源電圧Ｖｄｄｐを発生する周辺電源回路の構成に加えて、さらに、ローカル周辺電源線５０上のローカル周辺電源電圧Ｖｄｌｏｃと基準電圧Ｖｒｅｆｐとを比較する比較回路５１と、比較回路５１の出力信号に従ってローカル周辺電源線５０上に電流を供給するＰチャネルＭＯＳトランジスタで構成される電流ドライブトランジスタ５２を含む。この比較回路５１は、外部電源電圧ｅｘＶｄｄを動作電源電圧として受け、常時比較動作を行なって、このローカル周辺電源電圧Ｖｄｌｏｃを生成する。
【００８５】
一方、周辺電源電圧Ｖｄｄｐを発生する回路構成は、図３に示す周辺電源電圧発生回路の構成と同じである。ただし、電圧発生の活性／非活性の制御信号として、ディープパワーダウンモード指示信号ＺＰＷＤＤに代えて、周辺電源イネーブル信号ＶＤＰＥＮ（レベル変換後）が与えられる。この周辺電源電圧Ｖｄｄｐを発生する部分については、図３に示す構成と同じ部分には同一の参照番号を付し、その詳細説明は省略する。
【００８６】
ローカル周辺電源電圧Ｖｄｌｏｃは、単に、図８に示すレベル変換回路３０におけるＮＡＮＤゲートＮＧ１およびインバータＩＶ３の電源電圧として利用されるだけであり、その電流駆動力は十分小さくされる。一方、周辺電源電圧Ｖｄｄｐは、制御回路およびアレイ周辺回路等の多くの回路要素へ供給されるため、その電流駆動力は十分大きくされる。したがって、電流ドライブトランジスタ２２のチャネル幅Ｗは、十分大きくされ、一方、電流ドライブトランジスタ５２のチャネル幅Ｗは十分小さくされ、その電流駆動力は十分小さくされる。
【００８７】
この図１１に示す構成を利用することにより、周辺電源電圧Ｖｄｌｏｃとして、周辺電源電圧Ｖｄｄｐと同じ電圧レベルの電圧を、ディープパワーダウンモード時においても低消費電流で生成することができる。
【００８８】
なお、この図１１に示す周辺電源電圧Ｖｄｌｏｃは、また、制御回路６に含まれるコマンド制御回路への電源電圧Ｖｄｄｐｃとして供給されてもよい。
【００８９】
以上のように、この発明の実施の形態３に従えば、入力信号が不定状態となる動作モード時そのレベル変換回路に対する入力信号の論理レベルをラッチ指示信号により固定しており、電源供給遮断時において、入力信号が不定状態となっても確実に、レベル変換回路に対する入力信号を一定電圧レベルに固定することができ、貫通電流を抑制し、かつそのラッチ状態を正確に維持することができる。
【００９０】
なお、実施の形態１または２のレベル変換回路が、レベル変換段において用いられてもよい。
【００９１】
［実施の形態４］
図１２は、この発明の実施の形態４に従う半導体装置の要部の構成を概略的に示す図である。この図１２に示す構成においては、レベル変換回路３０は、図８に示す構成を有し、ＮＡＮＤゲートＮＤ１およびインバータＩＶ３を含む。このレベル変換回路３０へは、先の図８に示す構成と同様、入力信号ＶＰＰＳＴＰＦとラッチ指示信号ＺＬＡＴＣＨが与えられ、外部電源電圧ｅｘＶｄｄレベルの振幅の出力信号ＶＰＰＳＴＰが生成される。
【００９２】
このレベル変換回路３０の近傍領域に、ローカル周辺電源電圧Ｖｄｌｏｃを生成するローカル周辺電源回路６０が配置される。このローカル周辺電源回路６０は、外部電源ノードとノードＮＤＩの間に接続される高抵抗の抵抗素子Ｚ１と、ノードＮＤＩと接地ノードの間に直列に接続されるそれぞれがダイオード接続されるＮチャネルＭＯＳトランジスタＱＴ１−ＱＴ３を含む。このローカル周辺電源回路６０の抵抗素子Ｚ１は十分抵抗値が高くされ、その電流駆動力は小さくされる。ノードＮＤＩからローカル周辺電源電圧ＶＤＬＯＣが生成され、その電圧レベルは、３・Ｖｔｈとなる。ここでＶｔｈは、ＭＯＳトランジスタＱＴ１−ＱＴ３各々のしきい値電圧であり、たとえば０．８Ｖである。したがってこの場合、ローカル周辺電圧Ｖｄｌｏｃは、２．４Ｖとなり、周辺電源電圧Ｖｄｄｐの２．５Ｖと同程度の電圧レベルであり、また、ローカル周辺電源電圧Ｖｄｌｏｃは、周辺電源電圧Ｖｄｄｐよりも低い電圧レベルであり、通常動作モード時に、レベル変換回路３０において正確に、周辺電源電圧Ｖｄｄｐレベルの振幅の入力信号ＶＰＰＳＴＰＦに従ってレベル変換動作を行なうことができる。
【００９３】
ローカル周辺電源回路６０は、電流駆動力は要求されないため、レベル変換回路３０近傍に配置することにより、そのローカル周辺電源電圧Ｖｄｌｏｃの配線を短くすることができ、所望の電圧レベルのローカル電源電圧を、配線抵抗による電圧降下を生じさせることなく伝達することができる。また、ローカル周辺電源回路６０は、電流駆動力はそれほど要求されないため、トランジスタサイズは十分に小さくすることができ、回路レイアウト面積を十分小さくすることができる。
【００９４】
以上のように、この発明の実施の形態４に従えば、レベル変換回路に含まれるディープパワーダウンモード時の電位固定用のゲート回路に対する電源電圧を供給する回路を専用にレベル変換回路３０の近傍に配置しており、所望の電圧レベルのローカル周辺電源電圧を小占有面積で低消費電力で生成して供給することができる。
【００９５】
［実施の形態５］
図１３は、この発明の実施の形態５に従うレベル変換回路の構成を示す図である。この図１３に示すレベル変換回路の構成は、図６に示すレベル変換回路の構成と以下の点が異なる。ＭＯＳトランジスタＮＱ１のゲートへは、周辺電源電圧投入検出信号ＺＰＯＲＰと入力信号ＺＶＰＰＳＴＰＦを受けるＮＡＮＤゲートＮＧ２の出力信号が与えられる。このＮＡＮＤゲートＮＧ２の出力信号がインバータＩＶ１を介してＭＯＳトランジスタＮＱ３のゲートへ与えられる。このＮＡＮＤゲートＮＧ２は、周辺電源電圧Ｖｄｄｐを動作電源電圧として受ける。入力信号ＺＶＰＰＳＴＦは、図６に示す入力信号ＶＰＰＳＴＰＦの反転信号である。この図１３に示すレベル変換回路３０の他の構成は、図６に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９６】
図１４は、図１３に示すレベル変換回路の動作を示す信号波形図である。以下、図１４を参照して、この図１３に示すレベル変換回路の動作について説明する。
【００９７】
ディープパワーダウンモードが指定され、周辺電源電圧Ｖｄｄｐの供給が停止されると、入力信号ＺＶＰＰＳＴＰＦの電圧レベルがＨレベルから低下する。同様、周辺電源電圧Ｖｄｄｐの電圧レベルも低下する。このとき、周辺電源電圧投入検出信号ＺＰＯＲＰも、周辺電源電圧Ｖｄｄｐを使用する回路から生成されており、その電圧レベルがＨレベルから接地電圧レベルに低下する。したがって、ＮＡＮＤゲートＮＧ２において、その入力信号ＺＶＰＰＳＴＰＦおよび周辺電源投入検出信号ＺＰＯＲＰがともに不定状態となり、ノードＮＤＪの電圧レベルが、周辺電源電圧Ｖｄｄｐの低下に伴い、ノイズ等の影響により上昇する場合が生じる。このとき、また、インバータＩＶ１の出力信号も同様不定状態となる。図１４に示す状態では、ノードＮＤＦの電圧レベルが、電源遮断前においてＨレベルであり、周辺電源電圧Ｖｄｄｐの低下とともに、ノードＮＤＦの電圧レベルは、入力信号ＺＶＰＰＳＴＰＦと同様に低下し、また、ノイズの影響によりその電圧レベルが上昇する。
【００９８】
ノードＮＤＪおよびＮＤＦの電圧レベルがともに上昇しても、レベル変換回路３０は、図６に示す構成と同様ラッチ状態を維持しており、その貫通電流は抑制され、また出力信号ＶＰＰＳＴＰは、Ｌレベルを維持する。
【００９９】
ディープパワーダウンモードが完了し、周辺電源電圧Ｖｄｄｐが投入されると、周辺電源電圧Ｖｄｄｐの電圧レベルが上昇し、周辺電源投入検出信号ＺＰＯＲＰの電圧レベルも応じて上昇する。周辺電源電圧Ｖｄｄｐが所定電圧レベルに到達し、安定化すると、周辺電源電圧投入検出信号ＺＰＯＲＰがＬレベルとなり、ＮＡＮＤゲートＮＧ２の出力信号がＨレベルとなり、ノードＮＤＪが、Ｈレベル、ノードＮＤＦがＬレベルに初期化される。
【０１００】
このとき、反転入力信号ＺＶＰＰＳＴＰＦも、周辺電源電圧投入検出信号ＺＰＯＲＰに従ってＨレベルに初期化される。したがって、周辺電源電圧投入検出信号ＺＰＯＲＰが、Ｈレベルに立上がると、再び、ＮＡＮＤゲートＮＧ２の出力信号がＬレベルとなり、ノードＮＤＪがＬレベル、ノードＮＤＦがＨレベルに設定され、出力信号ＶＰＰＳＴＰは、周辺電源投入検出信号ＺＰＯＲＰがＬレベルの期間Ｈレベルとなるものの、初期化動作完了後、再びこの出力信号ＶＰＰＳＴＰは、Ｌレベルに維持される。この初期化時においては、内部動作は禁止されており、高電圧ＶＰＰの発生が所定期間停止されても、特に問題は生じない。
【０１０１】
この図１４に示すように、周辺電源電圧Ｖｄｄｐのパワーダウン解除時において、周辺電源電圧投入検出信号ＺＰＯＲＰに従って内部ノードＮＤＪおよびＮＤＦを一旦所定電圧レベルに設定することにより、ノードＮＤＪおよびＮＤＦがパワーダウン状態時において不定状態にあっても、パワーダウンモード解除時において、ノードＮＤＪおよびＮＤＦの電圧レベルが誤った電圧レベルに駆動されてレベル変換回路３０のラッチ状態が変化するのを防止することができる。
【０１０２】
なお、図１３に示すレベル変換回路３０において、外部電源電圧ｅｘＶｄｄが投入されるとき、そのラッチ状態が不定状態となる。この場合でも、外部電源電圧ｅｘＶｄｄの投入後、周辺電源電圧Ｖｄｄｐが安定化すると、同様、電源投入検出信号ＺＰＯＲＰが生成されるため、確実に、外部電源電圧ｅｘＶｄｄの投入後、出力信号ＶＰＰＳＴＰをＬレベルに初期化することできる。
【０１０３】
図１５は、周辺電源電圧投入検出回路の構成の一例を示す図である。図１５において、周辺電源電圧投入検出回路は、周辺電源ノードとノード６６の間に結合される容量素子６８と、ノード６６に結合される３段の縦続接続されるインバータ６１−６３と、インバータ６２の出力信号を所定時間遅延する遅延回路６４と、遅延回路６４の出力信号に従ってノード６６を接地ノードに結合するＮチャネルＭＯＳトランジスタ６５と、ノード６６と接地ノードとの間に接続される高抵抗の抵抗素子６７を含む。インバータ６３から、周辺電源電圧投入検出信号ＺＰＯＲＰが出力される。
【０１０４】
インバータ６１−６３および遅延回路６４へは、動作電源電圧として、周辺電源電圧Ｖｄｄｐが供給される。
【０１０５】
通常動作時においては、遅延回路６４の出力信号がＬレベルであり、ＭＯＳトランジスタ６５がオフ状態である。ノード６６は、高抵抗の抵抗素子６７を介して接地電圧レベルに固定され、周辺電源電圧投入検出信号ＺＰＯＲＰはＨレベルである。
【０１０６】
ディープパワーダウンモード解除時において、周辺電源電圧Ｖｄｄｐが供給されると、このとき、遅延回路６４の出力信号は、まだ、Ｌレベルであり、ノード６６は、ＭＯＳトランジスタ６５がオフ状態であり、一方、高抵抗の抵抗素子６７を介して接地ノードへ結合される。ノード６６は、ほぼフローティング状態であり、周辺電源電圧Ｖｄｄｐの電圧レベル上昇に従って容量素子６８の容量結合によりノード６６の電圧レベルが上昇する。応じてインバータ６２の出力信号が周辺電源電圧Ｖｄｄｐの電圧レベルに従って上昇する。インバータ６２の出力信号が、インバータ６３の入力論理しきい値を超えると、インバータ６３からの周辺電源電圧投入検出信号ＺＰＯＲＰがＬレベルとなる。
【０１０７】
この後、遅延回路６４の遅延時間が経過すると、遅延回路６４の出力信号がＨレベルとなり、ＭＯＳトランジスタ６５がオン状態となり、ノード６６が接地電圧レベルに放電され、応じて、インバータ６３からの電源投入検出信号ＺＰＯＲＰがＨレベルとなる。このノード６６の電圧レベルの低下に従って遅延回路６４の出力信号がＬレベルとなるとＭＯＳトランジスタ６５がオフ状態となる。以降、ノード６６は、抵抗素子６７により、接地電圧レベルに維持され、応じて周辺電源電圧投入検出信号ＺＰＯＲＰも、Ｈレベルに維持される。
【０１０８】
また、この図１５に示す周辺電源電圧投入検出回路の構成において、インバータ６１−６３および遅延回路６４の動作電源電圧として、ローカル周辺電源電圧Ｖｄｌｏｃが供給されてもよい。この場合、パワーダウンモード時においても、周辺電源電圧投入検出信号ＺＰＯＲＰがＨレベルを維持し、周辺電源電圧Ｖｄｄｐの投入時ノード６６の電圧レベルが上昇すると、遅延回路６４の規定する遅延時間の間、周辺電源電圧投入検出信号ＺＰＯＲＰがＬレベルに設定される。
【０１０９】
以上のように、この発明の実施の形態５に従えば、レベル変換回路の内部ノードを、周辺電源電圧の投入検出信号に従って初期化しており、内部ノードが不定状態になってレベル変換段のラッチ回路の状態が初期化時不定状態となるのを防止でき、動作開始時確実にレベル変換回路のラッチ状態を元の状態に維持することができる。
【０１１０】
［実施の形態６］
図１６は、この発明の実施の形態６に従うレベル変換回路の構成を示す図である。図１６において、このレベル変換回路は、振幅Ｖｄｄｌの入力信号ＩＮを、振幅Ｖｄｄｈの出力信号ＯＵＴに変換する。電圧Ｖｄｄｈは、電圧Ｖｄｄｌよりも高い電圧レベルである。したがって、電圧Ｖｄｄｈは、たとえば外部電源電圧ｅｘＶｄｄに対応し、電圧Ｖｄｄｌは、周辺電源電圧Ｖｄｄｐに対応する。入力信号ＩＮおよび出力信号ＯＵＴは、レベル変換される信号であればよい。本実施の形態６においては、信号ＶＰＰＳＴＰＦおよびＶＰＰＳＴＰに限定されない。
【０１１１】
図１６において、レベル変換回路は、電源ノードとノードＮＤ１の間に接続されかつそのゲートがノードＮＤ４に接続されるＰチャネルＭＯＳトランジスタＰＴ１０と、ノードＮＤ１とノードＮＤ２の間に接続されかつそのゲートに入力信号ＩＮを受けるＰチャネルＭＯＳトランジスタＰＴ１１と、ノードＮＤ１０と接地ノードの間に並列に接続されるＮチャネルＭＯＳトランジスタＮＴ１０およびＮＴ１１を含む。ＭＯＳトランジスタＮＴ１０は、そのゲートに入力信号ＩＮを受け、ＭＯＳトランジスタＮＴ１１は、そのゲートがノードＮＴ４に接続される。
【０１１２】
レベル変換回路は、さらに、電源ノードとノードＮＤ３の間に接続かつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタＰＴ１２と、ノードＮＤ３とノードＮＤ４の間に接続されそのゲートに入力信号ＩＮをインバータＩＶ５を介して受けるＰチャネルＭＯＳトランジスタＰＴ１３と、ノードＮＤ４と接地ノードの間に並列に接続されるＮチャネルＭＯＳトランジスタＮＴ１２およびＮＴ１３を含む。ＭＯＳトランジスタＮＴ１２はそのゲートがノードＮＤ２に接続され、ＭＯＳトランジスタＮＴ１３は、そのゲートにインバータＩＶ５の出力信号ＩＮＢを受ける。
【０１１３】
レベル変換回路は、さらに、ノードＮＤ２の電位に従って入力信号ＩＮを接地ノードに結合するＮチャネルＭＯＳトランジスタＮＴ１５と、ノードＮＤ４の電位に従って、インバータＩＶ５の出力信号ＩＮＢを接地ノードに結合するＮチャネルＭＯＳトランジスタＮＴ１６を含む。
【０１１４】
ＭＯＳトランジスタＰＴ１０、ＰＴ１１、ＰＴ１２、ＰＴ１３、ＮＴ１０およびＮＴ１３のサイズ（チャネル幅とチャネル長の比，Ｗ／Ｌ）は、ＭＯＳトランジスタＮＴ１１、ＮＴ１２、ＮＴ１５およびＮＴ１６のサイズよりも十分大きくされる。このトランジスタのサイズの関係は、たとえば、図６に示すトランジスタのサイズの関係と同様である。
【０１１５】
図１７は、図１６に示すレベル変換回路のパワーカットモード時の動作を示す信号波形図である。以下、図１７を参照して、図１６に示すレベル変換回路の動作について説明する。なお、図１７においては、電圧Ｖｄｄｌが、電圧Ｖｄｄｈと等しい電圧レベルの場合の動作波形が一例として示される。図１７において横軸に時間を示し、縦軸に電圧を示す。各信号の電圧の目盛単位電圧は異なる。
【０１１６】
通常動作時、入力信号ＩＮがＨレベル（たとえば１．８Ｖ）の状態を考える。この場合、ノードＮＤ２は、ＭＯＳトランジスタＮＴ１０により接地電圧レベルに放電され、ＭＯＳトランジスタＰＴ１２がオン状態、ＭＯＳトランジスタＮＴ１２がオフ状態となる。また、インバータＩＶ５の出力信号ＩＮＢがＬレベルであるため、ＭＯＳトランジスタＰＴ１３がオン状態、ＭＯＳトランジスタＮＴ１３がオフ状態となる。したがって、ノードＮＤ４からの出力信号ＯＵＴは、ＭＯＳトランジスタＰＴ１２およびＰＴ１３により充電され、電圧Ｖｄｄｈレベルとなる。
【０１１７】
この状態で、電圧Ｖｄｄｌの供給を停止するパワーカットモードを設定した状態を考える。この場合、入力信号ＩＮがＨレベルからＬレベルに低下する。応じて、インバータＩＶ５において、電源線の容量結合により、その出力信号ＩＮＢが瞬間的に低下し、再び接地電圧（０Ｖ）に上昇する。出力信号ＯＵＴについても、同様、入力信号ＩＮのＬレベルへの低下により、ＭＯＳトランジスタＰＴ１１を介してリーク電流によりＭＯＳトランジスタＮＴ１２が瞬間的にオン状態となり、出力信号ＯＵＴに電源ノイズが生じる。これらの出力信号ＩＮＢおよびＯＵＴの電源ノイズは、それぞれ振幅が０．１４Ｖおよび０．０２Ｖと十分小さいものであり、図１７においては、少し誇張してその波形を示す。
【０１１８】
ＭＯＳトランジスタＰＴ１０およびＰＴ１１においては、基板領域を介してのリーク電流経路ＬＰ１が存在し、またＭＯＳトランジスタＰＴ１２およびＰＴ１３においても、その基板領域を介した寄生リークパスＬＰ２が存在する。入力信号ＩＮがＬレベルのときには、ＭＯＳトランジスタＰＴ１１がオン状態であり、ＭＯＳトランジスタＰＴ１０のリークパスＬＰ１が、ＭＯＳトランジスタＰＴ１１を介してノードＮＤ２へ電流を供給し、その電圧レベルを上昇させる。このとき、ＭＯＳトランジスタＮＴ１１が、ノードＮＤ４のＨレベルの出力信号ＯＵＴに従ってオン状態であり、小さな電流駆動力でノードＮＤ２のリーク電流を放電し、その電圧レベルの上昇を抑制する。図１７においては、ノードＮＤ２の電圧レベルは、たとえば０．５Ｖ程度であり、ＮチャネルＭＯＳトランジスタのしきい値電圧以下の電圧レベルに維持される。一方、ＭＯＳトランジスタＮＴ１６は、Ｈレベルの出力信号ＯＵＴによりオン状態であり、インバータＩＶ５の出力信号ＩＮＢをＬレベル（接地電圧レベル）に固定する。
【０１１９】
電圧Ｖｄｄｌの供給遮断時において、インバータＩＶ５の出力ＩＮＢの電圧レベルがノイズなどにより上昇し、ＭＯＳトランジスタＮＴ３の大きな電流駆動力により、このリークパスＬＰ２を介してのリーク電流およびＭＯＳトランジスタＰＴ１２およびＰＴ１３からの電流が放電されるのを抑制する。これにより、消費電流を低減し、またノードＮＤ２およびＮＤ４の電圧レベルがラッチ状態変化程度にまで近づくのを抑制でき、確実に、出力信号ＯＵＴを所定のＨレベルに維持することができる。
【０１２０】
ノードＮＤ２の電圧レベルは、ＭＯＳトランジスタＮＴ１１の電流駆動力とリークパスＬＰ１を介して供給されるリーク電流との関係により決定される。入力信号ＩＮは、ノードＮＤ２の電圧をゲートに受けるＭＯＳトランジスタＮＴ１５のサブスレッショルドリーク電流により、その浮き上がりが抑制される。一方、ＭＯＳトランジスタＮＴ１６は強いオン状態であり、インバータＩＶ５の出力信号ＩＮＢは、確実に、接地電圧レベルに維持される。
【０１２１】
したがって、大きな電流駆動力で、ＭＯＳトランジスタＰＴ１２およびＰＴ１３およびＮＴ１３を介して電源ノードから接地ノードへ貫通電流が流れる経路を遮断でき、消費電流を抑制することができる。また、ノードＮＤＡの電位の上昇を抑制し、インバータＩＶ５の出力信号ＩＮＢを接地電圧に固定することにより、ノードＮＤＡおよびＮＤＢの電圧差が小さくなり、レベル変換回路のラッチ状態が変化するのを防止することができる。
【０１２２】
ノードＮＤ２の電圧レベルがＭＯＳトランジスタＮＴ１２のゲートに与えられており、このノードＮＤ４から、接地ノードへＭＯＳトランジスタＮＴ１２を介してリーク電流が流れる。しかしながら、この場合、ＭＯＳトランジスタＮＴ１２のゲート電位は、そのしきい値電圧よりも小さく、サブスレッショルドリーク電流であり、また、その電流駆動力も十分に小さくされており、貫通電流は十分に抑制することができる。
【０１２３】
また、ＭＯＳトランジスタＰＴ１１およびＰＴ１３を設けることにより、入力信号ＩＮの変化時における貫通電流が流れる期間を短くでき、高速で、出力信号ＯＵＴを変化させることができる。これは、たとえば、ＭＯＳトランジスタＮＴ１０がオン状態へ移行するとき、ＭＯＳトランジスタＰＴ１１がオフ状態となり、ノードＮＤ２への電流供給経路を遮断し、高速でノードＮＤ２を放電するためである。
【０１２４】
以上のように、この発明の実施の形態６に従えば、出力ノードプルアップ用の交差結合されるＰチャネルＭＯＳトランジスタの間に、入力信号に従って、電流経路を遮断するＰチャネルＭＯＳトランジスタを設け、かつ出力ノードに、電流駆動力の小さな、リーク電流放電用のＭＯＳトランジスタを設けている。したがって、通常動作時、高速で出力信号を変化させ、また、電源電圧供給停止時においても、貫通電流を抑制することができる。また、出力ノードの電位に応じて、入力信号を接地電位レベルに固定するラッチ用のＭＯＳトランジスタを設けており、電源供給停止時における入力信号の浮き上がりを抑制でき、この電位浮き上がりによるラッチ状態の反転および貫通電流の発生を抑制することができる。
【０１２５】
［実施の形態７］
図１８は、この発明の実施の形態７に従う半導体装置の要部の構成を概略的に示す図である。図１８において、この半導体装置は、アレイ電源電圧Ｖｄｄｓを動作電源電圧として受けるＶｄｄｓ使用回路７４と、このＶｄｄｓ使用回路７４の動作の活性／非活性を制御するＶｄｄｓ回路活性化回路７０を含む。Ｖｄｄｓ回路活性化回路７０へは、周辺電源電圧Ｖｄｄｐが動作電源電圧として供給される。
【０１２６】
これらのＶｄｄｓ回路活性化回路７０とＶｄｄｓ使用回路７４の間に、ラッチ指示信号ＺＬＡＴＣＨに従ってその出力信号の電圧レベルを固定する固定回路７２が設けられる。この固定回路７２は、ラッチ指示信号ＺＬＡＴＣＨとＶｄｄｓ回路活性化回路７０からの活性制御信号ＶＤＳＥＮを受けるＮＡＮＤゲートＮＧ１０と、ＮＡＮＤゲートＮＧ１０の出力信号を受けてその出力信号をＶｄｄｓ使用回路７４へ伝達するインバータＩＶ１０を含む。これらのＮＡＮＤゲートＮＧ１０およびインバータＩＶ１０は、アレイ電源電圧Ｖｄｄｓを動作電源電圧として受ける。
【０１２７】
周辺電源電圧Ｖｄｄｐの供給時においては、ラッチ指示信号ＺＬＡＴＣＨは、Ｈレベルであり、固定回路７２は、バッファ回路として動作し、Ｖｄｄｓ回路活性化回路７０からの振幅が周辺電源電圧Ｖｄｄｐレベルの活性制御信号ＶＤＳＥＮを、アレイ電源電圧Ｖｄｄｓレベルの振幅の信号に変換して出力する。
【０１２８】
一方、周辺電源電圧Ｖｄｄｐの供給停止時においては、ラッチ指示信号ＺＬＡＴＣＨがＬレベルに設定され、固定回路７２の出力信号はＬレベルに固定される。この状態においては、ＮＡＮＤゲートＮＧ１０においては、活性制御信号ＶＤＳＥＮの電圧レベルにかかわらず、貫通電流が流れる経路は遮断され、活性制御信号ＶＤＳＥＮが不定状態となっても確実に、貫通電流を抑制することができ、また、Ｖｄｄｓ使用回路７４が、不定状態の信号ＶＤＳＥＮに従って誤動作するのを防止することができる。
【０１２９】
このＶｄｄｓ回路活性化回路７０とＶｄｄｓ使用回路７４の構成としては、たとえば、ＤＲＡＭにおいて、センスアンプにアレイ電源電圧Ｖｄｄｓを供給するセンス活性化トランジスタへ、周辺制御回路に含まれるセンスアンプ活性化回路からのセンス活性化信号を伝達する部分を一例として考えることができる。電圧ＶｄｄｐおよびＶｄｄｓが、それぞれ、２．５Ｖおよび２．０Ｖとほぼその電圧レベルが近く、また、高い方の電源電圧を受ける回路から低い方の電源電圧を受ける回路への信号を転送する経路であり、レベルシフタを設ける必要がない構成においても、ラッチ指示信号を与えて、周辺電源電圧Ｖｄｄｐを動作電源電圧として受ける回路の出力信号の電圧レベルを固定することにより、周辺電源電圧Ｖｄｄｐを使用する回路の出力信号が不定状態となっても、確実に貫通電流を抑止して、次段回路の誤動作を防止することができる。
【０１３０】
なお、上述の説明においては、制御信号として、高電圧ＶＰＰの発生の制御を行なうテストモード回路の構成を示している。しかしながら、たとえば入出力バッファ回路への外部電源電圧の供給を停止するための制御信号を生成するパワーカット信号を発生する部分において本発明が適用されてもよい。
【０１３１】
また、信号は接地電圧と動作電源電圧との間で変化している。しかしながら、レベル変換される信号としては、負電圧と動作電源電圧との間で変化する信号であってもよい。
【０１３２】
また、半導体装置としては、ＤＲＡＭに限定されず、他の半導体記憶装置であってもよく、また他の一般的な電源電圧の供給を停止するパワーダウンモードを備える半導体記憶装置であってもよい。本発明は、このディープパワーダウンモード時、電源供給が停止される回路と次段回路の間のインターフェイス部に適用することができる。
【産業上の利用可能性】
【０１３３】
本発明は、一般に、複数電源電圧を内部で使用する半導体装置に対して適用可能であり、低消費電力のために特定動作モード時内部の電源電圧の供給が停止される半導体装置に対して適用可能である。
【図面の簡単な説明】
【０１３４】
【図１】この発明が適用される半導体装置の構成の一例を示す図である。
【図２】この発明に従う半導体装置の原理的構成を概略的に示す図である。
【図３】図１に示す内部電圧発生回路に含まれる周辺電源電圧発生回路の構成の一例を示す図である。
【図４】図３に示すディープパワーダウンモード信号を発生する部分の構成の一例を概略的に示す図である。
【図５】この発明の実施の形態１に従う半導体装置の要部の構成を概略的に示す図である。
【図６】図５に示すレベル変換回路の構成の一例を示す図である。
【図７】この発明の実施の形態２に従うレベル変換回路の構成を示す図である。
【図８】この発明の実施の形態３に従うレベル変換回路の構成を示す図である。
【図９】図８に示すレベル変換回路に対する制御信号発生シーケンスを示す図である。
【図１０】図９に示す制御信号を発生する部分の構成の一例を示す図である。
【図１１】図８に示すローカル周辺電源圧発生部の構成の一例を示す図である。
【図１２】この発明の実施の形態４に従う半導体装置の要部の構成を概略的に示す図である。
【図１３】この発明の実施の形態５に従うレベル変換回路の構成を示す図である。
【図１４】図１３に示すレベル変換回路の動作を示す信号波形図である。
【図１５】図１３に示す周辺電源電圧投入検出信号を発生する部分の構成の一例を示す図である。
【図１６】この発明の実施の形態６に従うレベル変換回路の構成を示す図である。
【図１７】図１６に示すレベル変換回路の動作を示すタイミング図である。
【図１８】この発明の実施の形態７に従う半導体装置の構成を概略的に示す図である。
【符号の説明】
【０１３５】
１  メモリセルアレイ、２  アレイ周辺回路、３  クロック入力バッファ、４  アドレス入力バッファ、５  制御入力バッファ、６  制御回路、７  入出力バッファ、８  内部電圧発生回路、８ａ  第２電圧発生回路、８ｂ  第１電圧発生回路、９  第１の内部回路、１０  レベル変換回路、１１  第２の内部回路、３０  レベル変換回路、ＰＱ１，ＰＱ２  ＰチャネルＭＯＳトランジスタ、ＮＱ１−ＮＱ６  ＮチャネルＭＯＳトランジスタ、ＩＶ１  インバータ、ＮＧ１  ＮＡＮＤゲート、ＰＱ３，ＰＱ４  ＰチャネルＭＯＳトランジスタ、ＮＱ７，ＮＱ８  ＮチャネルＭＯＳトランジスタ、ＩＶ３  インバータ、５０  ローカル周辺電源線、５１  比較回路、５２  電流ドライブトランジスタ、６０  ローカル周辺電源回路、ＰＴ１，ＰＴ２  ＰチャネルＭＯＳトランジスタ、ＮＴ１−ＮＴ４  ＮチャネルＭＯＳトランジスタ、ＮＧ２  ＮＡＮＤゲート、ＰＴ１０−ＰＴ１３  ＰチャネルＭＯＳトランジスタ、ＮＴ１０−ＮＴ１３，ＮＴ１５，ＮＴ１６  ＮチャネルＭＯＳトランジスタ、７０  Ｖｄｄｓ回路活性化回路、７２  固定回路、７４  Ｖｄｄｓ使用回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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