(57)【要約】【課題】  素子が動作する際の素子自体の自己発熱によるボディー領域の温度上昇を抑制し，素子性能が劣化するのを防ぐことのできる半導体装置を提供する。【解決手段】  横型構造を有する半導体装置，例えばＳＯＩ基板１０に形成された電界効果トランジスタにおいて，ソース領域及びドレイン領域の間であってゲート電極１７下部にチャネルが形成され，そのチャネル下に位置するボディー領域１２と，ボディー領域１２の少なくともチャネル幅方向の片側に延在し，チャネル幅には影響を与えない形状で形成されたボディーフィン領域１５と，を有しており，ボディーフィン領域１５へ熱の拡散が生じることにより，素子の温度上昇を抑えることが可能となる。【選択図】    図１
2005175385.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された横型構造を有する半導体装置において：
ソース領域及びドレイン領域の間でありゲート電極下部に形成されるチャネル下に位置するボディー領域と，
前記ボディー領域の少なくとも前記チャネル幅方向の片側に延在し，前記チャネル幅に影響を与えない形状で形成されたボディーフィン領域と，
を有することを特徴とする半導体装置。
【請求項２】
前記半導体基板がＳＯＩ基板であることを特徴とする，請求項１に記載の半導体装置。
【請求項３】
前記ボディーフィン領域は，少なくとも前記ボディー領域近傍の前記チャネル長方向の幅が，ゲート長より小さいことを特徴とする，請求項１または２に記載の半導体装置。
【請求項４】
前記ボディーフィン領域は，前記ゲート電極のコンタクトホールの直下には形成されていないことを特徴とする，請求項１，２または３のいずれかに記載の半導体装置。
【請求項５】
前記ボディーフィン領域は，前記ボディー領域の前記チャネル幅方向の両側に形成されていることを特徴とする，請求項１，２，３または４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置，特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成され，動作時の自己発熱による性能の劣化を防ぐことのできる半導体装置に関するものである。
【背景技術】
【０００２】
近年，ＬＳＩ高速化と低消費電力化を実現する技術としてＳＯＩ基板を利用したＬＳＩが注目を集めている。ＳＯＩ基板を利用したＬＳＩは単結晶シリコン基板に埋め込み酸化膜層（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ層：以下，ＢＯＸ層と呼ぶ）があり，その上に形成されたシリコン層に半導体素子が形成された構造となっている。ＳＯＩ基板を用いた半導体装置は，ＢＯＸ層となる酸化膜があるために，素子の作製の際に形成される寄生容量が低減されるので，バルク基板に形成される半導体装置に比べて高速動作や消費電力の低減が可能となる。
【０００３】
しかし，ＳＯＩ基板はＢＯＸ層を有しているため，通常のバルクシリコン基板に比べて基板の熱伝導が低く，酸化膜はシリコンに比べて熱伝導率が約６０分の１である。従来のＳＯＩ基板上に形成されたＮＭＯＳトランジスタの概略平面図を図６（ａ）に示す。ＮＭＯＳトランジスタは，ＳＯＩ基板１のＢＯＸ層２にアクティブ領域が形成される。その上にゲート酸化膜６，ゲート電極７が形成され，ソース及びドレイン領域には高濃度のＮ＋拡散領域５を形成する。その後，コンタクトホール８形成しメタル配線９が施される。
【０００４】
このＳＯＩ基板上に形成された素子は，ＳＯＩ基板のアクティブ領域以外の周囲は，素子分離されており，絶縁体である酸化膜４で覆われている。図６（ａ）のＡＡ断面図を図６（ｂ）示す。このトランジスタの電流の通り道であるチャネルの下のＢＯＸ層２に近い部分をボディー領域３と呼ぶ。このボディー領域３は，チャネルを含めて完全に，酸化膜４で覆われている形状を取っている。
【０００５】
【特許文献１】特開平１０−１２７４６号公報
【特許文献２】特開２００２−２６１２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし，このＳＯＩ基板上に形成された素子は，アクティブ領域以外の周囲は素子分離されており，絶縁体である酸化膜で覆われているため，素子が動作するときは素子自体の自己発熱のため，ボディー領域の温度は素子周囲温度より高い温度状態になっている。素子の温度が上昇すると，半導体層中を移動する電子やホールの移動度は低下し，素子の駆動電流スピードが遅くなる。この現象を自己発熱現象と呼ぶ。
【０００７】
図７に図６のトランジスタの電流電圧特性を示す。一定の電圧（ＤＣ電圧）状態で測定されたドレイン電流値と，ＡＣ電圧状態（例えば，１００ＭＨｚで振幅が０ｄＢｍ）で測定されたドレイン電流値を示している。ＤＣ状態では，素子に常に電圧が印加されているため，ボディー領域の温度が上昇し，半導体素子の電子やホールの移動度の劣化が大きくなる。
【０００８】
一方，ＡＣ状態で測定されたドレイン電流は，ＤＣ状態よりも電圧印加状態が緩和されており，ボディー領域の温度の上昇が抑えられるため，ドレイン電流値がＤＣ状態での電流値よりも大きい。上記の電流の差は，自己発熱効果の影響である。このように，自己発熱効果の影響として，半導体素子の駆動電流が低下し，性能も低下することが問題となっていた。
【０００９】
そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，素子が動作する際の素子自体の自己発熱によるボディー領域の温度上昇を抑制し，素子性能が劣化するのを防ぐことのできる，新規かつ改良された半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために，本発明のある観点によれば，半導体基板に形成された横型構造，つまり電流の流れるチャネルが基板と水平方向に形成され，各電極が基板の同一面上に形成される半導体装置において，ソース領域及びドレイン領域の間であってゲート電極下部に酸化膜を介してチャネルが形成され，そのチャネル下に位置するボディー領域と，ボディー領域の少なくともチャネル幅方向の片側に延在し，チャネル幅には影響を与えない形状で形成されたボディーフィン領域と，を有することを特徴とする半導体装置が提供される。ここでチャネル幅方向とはドレイン領域からソース領域に電流の流れる方向（チャネル長方向）と垂直な方向である。
【００１１】
また，本発明はバルク構造を有する半導体装置に適用することもできるが，ボディー領域が絶縁層で囲まれているＳＯＩ基板に形成された半導体装置に適用するのがより効果的である。もちろんＳＯＩ基板の一種であるＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）基板に形成された半導体装置に適用しても効果的である。
【００１２】
ボディーフィン領域がチャネル幅に影響を与えない形状であるためには，ボディーフィン領域の少なくともボディー領域近傍のチャネル長方向の幅がゲート長（チャネル長）以下に，つまりゲート電極に隠れるように形成されていることが好ましい。また，製造工程においてコンタクトホールエッチング時にゲート電極金属を突き抜けてしまう不具合を考慮し，ボディーフィン領域はゲート電極のコンタクトホールの直下には形成しないことが望ましい。
【００１３】
従来のボディー領域をチャネル幅に影響を与えずにボディー領域から延在するボディーフィン領域を形成することによって，チャネル幅Ｗとチャネル長Ｌで決まるＷ／Ｌ単位あたりのトランジスタがもつ熱の量が下がり，トランジスタの自己発熱による素子温度の上昇を防ぐことができる。つまり，ボディーフィン領域が大きいほど，熱抵抗が下がり放熱効果を高くすることができる。放熱効果を高くするために，ボディーフィン領域はボディー領域のチャネル幅方向の両側に形成してもよい。
【発明の効果】
【００１４】
以上詳述したように本発明によれば，ボディー領域を延ばしたボディーフィン領域を形成することによって，素子（トランジスタ）の動作時の発熱による素子温度の上昇を防ぎ，素子内の電子やホールの移動度の劣化を抑えることができるので，トランジスタの電流特性を改善し，性能を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１６】
（第１の実施の形態）
図１に第１の実施の形態の半導体装置を示す。図１（ａ）はＳＯＩ構造のボディーフィン付，ＮＭＯＳトランジスタの概略平面図であり，図１（ｂ）は図１（ａ）のＡＡ部の概略断面図である。本実施の形態のＮＭＯＳトランジスタは，ボディー領域１２からボディー領域の突き出しとなり，かつ素子パラメータに影響を与えないようにフィン型のボディーフィン領域１５が形成されていることを特徴とする。
【００１７】
まずソース，ドレイン及びゲートが形成されるアクティブ領域を形成するため，ＳＯＩ基板１０に閥値調整用のイオン注入を施す。ここで，ＢＯＸ層１１上のボディー領域１２からゲート幅方向の片側に，例えばゲート電極１７のコンタクトホール１８方向に，ボディー領域１２から延在し，突き出しとなり，かつゲート電極１７の領域に隠れるように，フィン型のボディーフィン領域１５を含むマスクパターンでイオン注入を行う。
【００１８】
コンタクトホール１８をアクティブ領域上に形成することは，半導体プロセス上，好ましくないので，ボディーフィン領域１５は，コンタクトホール１８の直下に至らないように，コンタクトホール１８の手前までに形成している。
【００１９】
この時，ボディー領域１２を含むシリコン層の厚みを例えば４００Åに，チャネル（ゲート）幅Ｗを１０μｍ，ボディーフィン領域１５の幅Ｗｆを０．５μｍ，ボディーフィン領域１５の長さＷｌを０．５μｍ，として形成した。
【００２０】
アクティブ領域形成後，素子分離を行う。本実施の形態においては従来用いられるＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法を用いてアクティブ領域外にＢＯＸ層に達する酸化膜１４を形成する。素子分離の方法は，ＬＯＣＯＳ法に限定されるものでなく，ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いてもよい。
【００２１】
その後，ゲート酸化膜１６の厚みを約４．５ｎｍに形成し，ゲート電極１７をゲート（チャネル）長Ｌを約１μｍに形成する。ソース及びドレイン領域となるＮ＋拡散領域１９，及びＮ＋拡散領域２０を形成した後，絶縁膜２１形成，コンタクトホール１３，１８形成，メタル配線２２工程を施し，ＮＭＯＳトランジスタを形成する。
【００２２】
ＳＯＩ構造においては，ボディー領域は熱伝導率の低い酸化膜に完全に覆われているため，ボディー領域の熱の逃げ道がなく，温度上昇による移動度の劣化をもたらし易くなっているが，本実施の形態ではボディー領域をトランジスタのパラメータとしてのチャネル幅には影響しないように，片側に延ばしてボディーフィン領域を形成しており，ボディーフィン領域へ熱の拡散が生じるため，素子の温度上昇を抑え，移動度の劣化を低減することが可能となる。
【００２３】
これは，ボディー領域が酸化膜に完全に覆われているという条件については変わらないが，ボディーフィン領域を形成することによって，チャネル幅Ｗとチャネル長Ｌで決まるＷ／Ｌ単位あたりのトランジスタがもつ熱の量が下がり，熱抵抗を低減させることができる効果があるということである。つまり，ボディーフィン領域が大きいほど放熱効果を高くすることができる。
【００２４】
本実施の形態においては，ボディーフィン領域をゲート電極領域内にはみ出すことなく形成しているが，これにより，トランジスタのチャネル（ゲート）幅Ｗやチャネル（ゲート）長Ｌを変えることなく，素子パラメータに変化を起こさず，トランジスタ特性に影響を与えない。ボディー領域から延びるボディーフィン領域がボディー領域との境界部分でゲート電極領域より大きく形成されていると，ソース及びドレイン領域が広がって形成されたのと同じことになってしまい，ゲート幅が大きくなってしまう。
【００２５】
また，ゲート幅が変わらない，つまりＷ／Ｌで決定されるトランジスタに直接影響がない形状であれば，ボディーフィン領域が大きいほど放熱効果を高くできる。しかし，素子レイアウトの面積が増大してしまうと製造上のコストが高くなってしまうのでレイアウト面積に影響を及ぼさないことが好ましい。
【００２６】
例えば，図２の概略平面図に示すようなボディーフィン領域３５を形成することも可能であり，ボディーフィン領域３５のボディー領域の近傍の部分（チャネル長方向またはゲート長方向の長さ）がゲート長より小さくなっているので，ボディー領域から離れた部分でゲート長より大きく広がったフィン形状であっても，ゲート幅を大きくすることなく，大きなボディーフィン領域を形成することができる。
【００２７】
図３に従来例と比較した本実施の形態のドレイン電圧に対するドレイン電流特性を示す。ここで，従来例とは本実施の形態のボディーフィン領域が形成されていないもので，ゲート幅やゲート長などの素子寸法は本実施の形態とすべて同じものである。図からわかるように，ドレイン電流が従来よりも大きくなっている。ボディーフィンを形成することにより，自己発熱効果による半導体素子の電流の劣化を抑えることが可能であることがわかる。
【００２８】
（第２の実施の形態）
図４に，第２の実施の形態の半導体装置を示す。図４（ａ）はＳＯＩ構造のボディーフィン付，ＮＭＯＳトランジスタの概略平面図であり，図４（ｂ）はＡＡ部の概略断面図である。本実施の形態のＮＭＯＳトランジスタは，ボディー領域１２から延在してボディー領域１２の突き出しとなり，かつチャネル幅に影響を与えないようにフィン型のボディーフィン領域１５及びボディーフィン領域２５がチャネル幅方向の両側に形成されていることを特徴とする。
【００２９】
これは，第１の実施の形態でボディー領域１２の片側に形成したボディーフィン領域１５と同様のフィンをボディー領域１２のもう一方の側にも形成したものである。トランジスタ領域及びボディーフィン領域１５の寸法を例えば第１の実施の形態と同様に形成し，ボディーフィン領域２５の寸法は，幅を０．５μｍ，長さを０．５μｍとして形成した。勿論，このような寸法，形状に限られず，トランジスタ性能に影響を与えない形状であれば，フィンがより大きい方が放熱に対して効果的である。
【００３０】
本実施の形態においては素子中の発熱が両側に形成されたボディーフィン領域へ拡散されるので，第１の実施の形態よりも熱の拡散がより大きくなる。このため，電子やホールの移動度の低下は，第１の実施の形態よりもさらに少なくなる。図５に本実施の形態における電流電圧特性を示す。ボディーフィン領域以外の素子寸法は第１の実施の形態とすべて同じものであるが，ドレイン電流は，第１の実施の形態よりも大きくなっており，より効果的に電流の劣化を抑えることができることがわかる。
【００３１】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００３２】
第１の実施の形態，及び第２の実施の形態においては，ＮＭＯＳトランジスタについて説明しているが，イオン注入種を変え，電圧の極性を変えることによって，ＰＭＯＳトランジスタについての自己発熱効果によるドレイン電流を抑えることも可能である。
【００３３】
また，第１の実施の形態，及び第２の実施の形態においては，単体ゲート（フィンガー数が１つのゲート）のトランジスタについて説明したが，ゲートを櫛歯状にして作製された櫛型ゲート（フィンガー数が複数であるゲート）のトランジスタについても適用することが可能である。
【００３４】
また，第１の実施の形態，及び第２の実施の形態においては，ＳＯＩ基板に形成されたＭＯＳトランジスタについて説明したが，通常のバルク基板を用いた横型構造の半導体装置に適用してもよい。また，ＳＯＩ基板の１つであるサファイア基板（ＳＯＳ基板）に形成された半導体装置についても，本発明を適用することが可能であり，ボディー領域が基板のサファイアや素子分離領域の絶縁膜で囲まれているので，自己発熱を効果的に抑えることができる。
【産業上の利用可能性】
【００３５】
本発明は横型構造を有する半導体基板に形成された半導体装置に適用可能であり，特に，動作時の自己発熱により性能の劣化を低減することのできるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成された半導体装置に適用可能である。
【図面の簡単な説明】
【００３６】
【図１】第１の実施形態を示すＮＭＯＳトランジスタであり，（ａ）は素子部の概略平面図であり，（ｂ）は（ａ）のＡＡ部の概略断面図である。
【図２】第１の実施形態の他の例を示すＮＭＯＳトランジスタの素子部の概略平面図である。
【図３】第１の実施形態の，従来と比較した電圧に対する電流特性を示す説明図である。
【図４】第２の実施形態を示すＮＭＯＳトランジスタであり，（ａ）は素子部の概略平面図であり，（ｂ）は（ａ）のＡＡ部の概略断面図である。
【図５】第２の実施形態の，第１の実施形態と比較した電圧に対する電流特性を示す説明図である。
【図６】従来のＮＭＯＳトランジスタであり，（ａ）は素子部の概略平面図であり，（ｂ）は（ａ）のＡＡ部の概略断面図である。
【図７】従来のＤＣ及びＡＣ電圧に対する電流特性を示す説明図である。
【符号の説明】
【００３７】
１０      ＳＯＩ基板
１１      ＢＯＸ層
１２      ボディー領域
１３      コンタクトホール
１４      酸化膜
１５      ボディーフィン領域
１６      ゲート酸化膜
１７      ゲート電極
１８      コンタクトホール
１９      Ｎ＋拡散領域
２０      Ｎ＋拡散領域
２１      絶縁膜
２２      メタル配線
【図１】
2005175385.tif 000003
【図２】
2005175385.tif 000004
【図３】
2005175385.tif 000005
【図４】
2005175385.tif 000006
【図５】
2005175385.tif 000007
【図６】
2005175385.tif 000008
【図７】
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