(57)【要約】      （修正有）【課題】  回路素子のパラメータが正確には把握できない場合や製造プロセス上回路素子のパラメータに誤差が生ずる場合でも、従来より少ない設計労力で、従来より高い機能・高い性能が電子回路で得られるようにすることにある。【解決手段】  複数の回路素子を具えて所定の基本的機能を奏する電子回路１であって、前記複数の回路素子の中に、前記所定の基本的機能を奏する基本的回路３に関連する特定の複数の回路素子２であって、前記特定の複数の回路素子に与える複数の制御信号を保持する複数の保持回路５を具える電子回路に接続されて、その電子回路の出力信号を前記基本的機能に関して解析してその解析結果を出力するアナライザ９と、前記解析結果に基づき、前記複数の保持回路が保持する制御信号の値を、確率的探索手法に従って、前記電子回路の基本的機能が所定の仕様を満たすように変更する設定回路８と、を具えることを特徴としている。【選択図】図１
2005175448.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路素子を具えて所定の基本的機能を奏する電子回路であって、前記複数の回路素子の中に、前記所定の基本的機能を奏する基本的回路に関連する特定の複数の回路素子であって制御信号が示す値に応じて素子パラメータを変化させる回路素子を具えるとともに、前記特定の複数の回路素子に与える複数の制御信号を保持する複数の保持回路を具える電子回路に接続されて、その電子回路を調整する外部装置としての調整装置において、
前記電子回路の出力信号を前記基本的機能に関して解析してその解析結果を出力するアナライザと、
前記解析結果に基づき、前記複数の保持回路が保持する制御信号の値を、確率的探索手法に従って、前記電子回路の基本的機能が所定の仕様を満たすように変更する設定回路と、
を具えることを特徴とする、電子回路の調整装置。
【請求項２】
前記設定回路は、前記保持回路が保持する制御信号の値を、前記複数の制御信号の値にそれぞれ対応するデジタル値を繋げてなる染色体を用いて遺伝的アルゴリズムに従って前記制御信号の値を順次に変更して探索した、前記電子回路の基本的機能が所定の仕様を満たす状態となる最適値に変更することを特徴とする、請求項１記載の電子回路の調整装置。
【請求項３】
前記設定回路は、前記保持回路が保持する制御信号の値を、前記複数の制御信号の値にそれぞれ対応するデジタル値を繋げてなる解候補を用いて焼きなまし法に従って前記制御信号の値を順次に変更して探索した、前記電子回路の基本的機能が所定の仕様を満たす状態となる最適値に変更することを特徴とする、請求項１記載の電子回路の調整装置。
【請求項４】
前記電子回路と前記アナライザとにテスト信号を入力するテスト信号発生装置を具えることを特徴とする、請求項１から請求項３までの何れか記載の電子回路の調整装置。
【請求項５】
複数の回路素子を具えて所定の基本的機能を奏する電子回路であって、前記複数の回路素子の中に、前記所定の基本的機能を奏する基本的回路に関連する特定の複数の回路素子であって制御信号が示す値に応じて素子パラメータを変化させる回路素子を具えるとともに、前記特定の複数の回路素子に与える複数の制御信号を保持する複数の保持回路を具える電子回路に接続されて、その電子回路を調整する外部装置としての調整装置に用いられる設定回路において、
アナライザが前記電子回路の出力信号を前記基本的機能に関して解析して出力した解析結果に基づき前記制御信号の適応度を求める適応度評価手段と、
前記適応度に基づき、前記複数の保持回路が保持する制御信号の値を、確率的探索手法に従って、前記電子回路の基本的機能が所定の仕様を満たすように変更する制御信号変更手段と、
を具えることを特徴とする、電子回路の調整装置用設定回路。
【請求項６】
前記制御信号変更手段は、前記保持回路が保持する制御信号の値を、前記複数の制御信号の値にそれぞれ対応するデジタル値を繋げてなる染色体を用いて遺伝的アルゴリズムに従って前記制御信号の値を順次に変更して探索した、前記電子回路の基本的機能が所定の仕様を満たす状態となる最適値に変更することを特徴とする、請求項５記載の電子回路の調整装置用設定回路。
【請求項７】
前記制御信号変更手段は、前記保持回路が保持する制御信号の値を、前記複数の制御信号の値にそれぞれ対応するデジタル値を繋げてなる解候補を用いて焼きなまし法に従って前記制御信号の値を順次に変更して探索した、前記電子回路の基本的機能が所定の仕様を満たす状態となる最適値に変更することを特徴とする、請求項５記載の電子回路の調整装置用設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路素子を具えて所定の基本的機能を奏する電子回路およびその調整方法に関するものであり、アナログフィルタ回路およびその調整方法、高周波回路およびその調整方法、そして集積回路およびその調整方法も含むものである。特に、回路内の信号の振幅、位相、周波数等のアナログ値が重要である電子回路に対しては、本発明は極めて有効である。
【背景技術】
【０００２】
電子回路により実現される機能を所定の目標値まで高める方法として従来は、（１）回路設計上の努力、（２）電子回路に設置した調整箇所の調整、（３）半導体集積回路の製造上の誤差を小さくする努力あるいは製造した電子回路の選別等がなされてきた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら（１）の回路設計上の努力による方法では、電子回路を構成する素子の特性の変化による電子回路の機能の変化が小さくなる（素子感度がなるべく小さくなる）ように好結果が得られるまで設計を繰り返し行う必要があり、また、目標とする機能が高い場合には、回路素子の伝達特性等のパラメータの正確な把握が必要となって、それができない時には回路設計が技術的に困難となる場合があった。
【０００４】
さらに、電子回路に調整箇所を設ける場合は上記（２）の問題があるため、設計段階においてなるべく調整箇所が少なくなるように設計し、調整箇所が複数の場合には図２（ａ）に示す如く互いに独立した調整結果が得られるような回路設計上の努力がなされているが、かかる独立した調整結果が得られるような回路設計を行う場合には、調整が容易であるという長所がある反面、調整結果が独立するような特別な回路設計を要し、回路設計が煩雑なものとなるとともに、多数の高精度な素子の採用が必要となる。一例として、ある信号ｓが現れる信号源インピーダンスＺの点にトリマコンデンサＴＣを付加した場合を考えると、この場合には、信号ｓの位相遅延量を調整することが可能であるが、この調整と同時に信号ｓの振幅も変化してしまう。位相のみが変化し振幅の変化が生じないようにするためには、振幅変化を補償する回路を追加するか、別の複雑な位相遅延調整回路を用いる必要がある。
【０００５】
上記のように単一のパラメータだけを可変にする回路、あるいは単一のパラメータだけが可変となるような補正を施す回路を、ここでは「等化を行う回路」と呼ぶ。等化を行う回路の場合、そうでない回路の場合と比べて回路に必要な素子の数が多くなり、必要とされる素子の精度が高くなる場合が非常に多かった。
【０００６】
それゆえ、従来の方法では設計コストが高くなるとともに設計時間が長くなるという欠点があった。また、設計時に、電子回路に使用する素子として、特性が良好である高価な素子の採用を必要とする場合もあった。
【０００７】
また、（２）の調整箇所の調整において、図２（ｂ）に示す如く調整箇所の回路特性に与える影響が調整箇所ごとに独立していない場合には、設計が簡便で素子数も少なくて済み、高精度の素子も不要である反面、電子回路の動作を非常に細かい部分に分けて個々に測定しながら調整する必要があって、調整が非常に複雑になり、個々の測定ができない場合には調整は極めて困難であった。
【０００８】
上記のような複数の調整箇所の調整が独立でない場合、調整範囲の大きさが連携する調整箇所数と同じ次元数であるため、調整箇所の冪（べき）に比例して調整探索空間が広がり、組合せ爆発により、調整に非現実的な時間を要するか、調整不可能となる場合がある。一例として、８ビットの設定信号で調整される調整箇所が１０カ所あり、すべてが連携している場合を考えると、調整の探索空間は２＾８０≒１０＾２４という莫大な数の組み合わせとなり、従来の方法では、現実的な時間での調整は不可能であった。
【０００９】
また、調整箇所に用いられる半固定抵抗器やトリマコンデンサは、機械的な方法でパラメータを調整するため調整棒等で操作できるような大きな寸法とされ、調整にかかるコストも大きいという欠点があった。さらに、レーザートリミング等による調整では、調整箇所に物理的に修復不可能な変化を与えるため、一度調整に失敗すると永久にその電子回路を満足に調整することができなかった。
【００１０】
そして、（３）のうちの製造上の誤差を小さくする方法では、製造工程における半導体材料の加工精度に限界があり、しかも、精度の高い加工はコストが高いという問題があった。
【００１１】
また、（３）のうちの電子回路を選別する方法では、製造した電子回路の機能が所定の目標値を満たさない場合、その電子回路が不良品として扱われて通常は廃棄されるため、電子回路製造の歩留まりが下がり、著しく不経済であるという問題があった。
【００１２】
さらに、個々の回路についてみると、アナログフィルタ回路（以下、フィルタ回路と総称する）においては通常、入力信号の特定周波数帯の信号成分を除去したり、あるいは、特定の周波数帯の信号成分のみを取り出す処理（以下、フィルタ処理と総称する）を行うが、材質の不均一さ、製造誤差等に起因して、大量生産した場合にフィルタ特性が個々のフィルタ回路で大きく異なってしまい、希望信号と不要信号成分（フィルタ回路の通過帯域外の周波数成分）との分離が不完全な場合がある。またフィルタ回路自体が近年はＬＳＩ（大規模集積回路）化されるようになってきているが、かかるＬＳＩ化されたフィルタ回路では部品交換ができないため、フィルタ特性が許容範囲にないものは上述したように不良品扱いとなってしまう。
【００１３】
ミクサ（混合）回路においては、回路素子の特性のばらつきにより、希望信号以外の不要信号成分（ミクサ回路の映像周波数（イメージ周波数）成分、局部発振周波数成分、和周波数あるいは差周波数の高調波成分等）が少なからず出力される場合がある。
【００１４】
高周波回路においては、高周波成分（この明細書では概ね１００ｋＨｚ以上の周波数成分）を有する信号を取り扱うため、寄生インダクタンス、寄生容量の問題があり、さらに、回路素子の伝達特性の周波数依存性、特性インピーダンス不連続点における信号の散乱・反射を考慮する必要がある場合も多い。それゆえ、設計・製造に時間がかかり、開発コストおよび製造コストが嵩んでいた。
【００１５】
高周波集積回路は、従来は個別部品で構成されていた高周波回路を半導体集積回路技術によって集積化した回路である。この集積回路において所定の性能を実現するためには、インピーダンス整合等、その集積回路の中に含まれる個々の電子回路のパラメータを特定の値に正確に設定する必要がある。そのためには回路素子の正確な値を知ることや、プロセスにおける厳密な管理が必要であり、低周波の集積回路に比べると設計・製造に時間がかかり、開発コストおよび製造コストが嵩んでいた。
【００１６】
従来の集積回路の設計においては、コンピュータを用いる回路動作シミュレーションを行い、設計した回路の検証を行っている。しかしながら、素子パラメータの非線形性、基板内での信号の干渉、さらに高周波を扱う場合の寄生容量や寄生インダクタによる遅延等を正確にシミュレーションすることは不可能であり、実際には、試作した集積回路の特性を評価して再度設計を行うことが必要とされた。それゆえ、設計・製造に時間がかかり、開発コストおよび製造コストが嵩んでいた。
【００１７】
ところで従来、電子回路の最適化に遺伝的アルゴリズムを適用する試みもなされており、従来のかかる試みでは、電子回路内のレイアウト等を回路設計時に遺伝的アルゴリズムを用いて定めることが行なわれていた。しかしながらこの従来の方法は、回路動作のシミュレーションが計算機上で誤差なく完全に行なえる場合にのみ適用可能であった。これがため、電子回路内の信号のアナログ値が重要である場合には、上記従来の手法は適用することができなかった。
【００１８】
それゆえ本発明は、上述の点に鑑みて、回路素子のパラメータが正確には把握できない場合あるいは、製造プロセス上回路素子のパラメータに誤差が生ずる場合でも、従来より少ない設計労力で、従来技術による場合より高い機能・高い性能が得られるような電子回路およびその調整方法を提供することを目的としており、さらに、回路素子等のばらつきに起因する電子回路の機能・性能の低下を改善する方法をも提供することを目的としている。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、請求項１記載の本発明の電子回路は、図１にその概念を示すように、複数の回路素子を具えて所定の基本的機能を奏する電子回路１において、前記複数の回路素子の中の、前記所定の基本的機能を奏する基本的回路３に関連する特定の複数の回路素子２が、制御信号が示す値に応じて素子パラメータを変化させる回路素子で構成されており、前記電子回路１が、前記特定の複数の回路素子２に例えばデジタル／アナログ（Ｄ／Ａ）変換回路４を介して与える複数の制御信号を保持する複数の保持回路５を具え、前記複数の保持回路５が、それらの保持回路が保持する前記複数の制御信号の値を外部装置８，９により、確率的探索手法に従って、前記電子回路１の基本的機能が所定の仕様を満たすように変更されるものであることを特徴としている。なお、図１中、６は基本的回路３の入力端子、７は基本的回路３の出力端子である。
【００２０】
そして請求項１３記載の本発明の電子回路の調整方法は、これも図１にその概念を示すように、複数の回路素子を具えて所定の基本的機能を奏する電子回路１の調整方法において、前記複数の回路素子の中の、前記所定の基本的機能を奏する基本的回路３に関連する特定の複数の回路素子２を、制御信号が示す値に応じて素子パラメータを変化させる回路素子で構成し、前記特定の複数の回路素子２に例えばデジタル／アナログ（Ｄ／Ａ）変換回路４を介して与える複数の制御信号を、前記電子回路１に設けた複数の保持回路５で保持するとともに、前記電子回路１の基本的機能が所定の仕様を満たすように、前記複数の保持回路５が保持する複数の制御信号の値を外部装置８，９により、確率的探索手法に従って変更することを特徴としている。
【発明の効果】
【００２１】
かかる電子回路およびその調整方法によれば、所定の基本的機能を奏する電子回路１の複数の回路素子の中の、上記所定の基本的機能を奏する基本的回路３に関連する特定の複数の回路素子２が、制御信号が示す値に応じて素子パラメータを変化させる回路素子で構成されていて、それら特定の複数の回路素子２に例えばＤ／Ａ変換回路４を介して与えられる複数の制御信号を、電子回路１が具える複数の保持回路５が保持しており、それら複数の保持回路５が保持する複数の制御信号の値を、外部装置８，９が確率的探索手法に従って、電子回路１の基本的機能が所定の仕様を満たすように変更するので、上記所定の基本的機能を奏する基本的回路３に関連する回路素子のパラメータが正確には把握できない場合あるいは、製造プロセス上その回路素子のパラメータに誤差が生ずる場合でも、従来技術による場合よりも少ない設計労力で、その基本的機能に関して従来技術による場合よりも高い機能・高い性能を得ることができ、しかも回路素子等のばらつきに起因する電子回路の機能・性能の低下を改善することもできる。
【００２２】
ここで、電子回路の性能は一般に、その電子回路が具える調整可能な複数の回路素子の各々の伝達特性をパラメータとする関数Ｆで表すことができる。電子回路の機能が所定の仕様を満たすようにすることは、関数Ｆの解を求めることと等価である。本発明者はこの点に注目し、電子回路の調整に、先に述べた遺伝的アルゴリズムを適用可能なことを発見した。
【００２３】
遺伝的アルゴリズムは、確率的探索手法の一つであり、(1) 広域探索において有効に作用し、(2) 評価関数Ｆ以外には微分値等の派生的な情報が必要でなく、(3) しかも容易な実装性を持つ、アルゴリズムである。従って、本発明においては、請求項２および請求項１４の記載のように、上記外部装置８，９による複数の制御信号の値の変更に遺伝的アルゴリズムを用いても良い。
【００２４】
また、上記評価関数Ｆが特殊な条件をみたす場合には、遺伝的アルゴリズムの代わりに、これも確率的探索手法の一つである焼きなまし法を用いることにより探索効率を向上させることも可能である。従って、本発明においては、請求項３および請求項１５の記載のように、上記外部装置８，９による複数の制御信号の値の変更に焼きなまし法を用いても良い。
【００２５】
そして、本発明においては、請求項４および請求項１６の記載のように、外部装置が最適値を探索する際に、前記電子回路１の複数の評価結果を重みづけ積算する評価関数を用いることとしても良い。
【００２６】
また、請求項５記載の本発明の電子回路は、請求項１に記載の電子回路において、外部装置８，９を用いる代わりに、前記電子回路自身が設定手段を具えるようにしたことを特徴とするものであり、請求項１７記載の本発明の電子回路の調整方法は、請求項１３に記載の電子回路の調整方法において、外部装置８，９を用いる代わりに、前記電子回路に設けた設定手段で複数の制御信号の値を変更するようにしたことを特徴とするものである。
【００２７】
かかる本発明の電子回路および本発明の電子回路の調整方法によれば、先の電子回路およびその調整方法と同様の作用効果が得られ、しかも、外部装置に代えて電子回路自身が持つ設定手段を用いるので、電子回路単独で随時にかつ任意の場所で調整を行い得るというさらなる作用効果が得られる。
【００２８】
そしてこれらの発明の電子回路およびその調整方法においても、請求項６および請求項１８の記載のように、上記設定手段による複数の制御信号の値の変更に遺伝的アルゴリズムを用いても良い。
【００２９】
また、これらの発明の電子回路およびその調整方法においても、請求項７および請求項１９の記載のように、上記設定手段による複数の制御信号の値の変更に焼きなまし法を用いても良い。
【００３０】
さらにこれらの発明においても、請求項８および請求項２０の記載のように、設定手段が最適値を探索する際に、前記電子回路の複数の評価結果を重みづけ積算する評価関数を用いることとしても良い。
【００３１】
そして、上述した、この発明の電子回路および、この発明の電子回路の制御方法における基本的回路３は、請求項９および請求項２１の記載のように、アナログフィルタ回路であっても良く、また請求項１０および請求項２２の記載のように、特にＧｍ−Ｃフィルタ回路であっても良い。
【００３２】
さらに、上述した、この発明の電子回路および、この発明の電子回路の制御方法における基本的回路３は、請求項１１および請求項２３の記載のように、高周波回路であっても良く、また請求項１２および請求項２４の記載のように、集積回路であっても良く、その場合の集積回路は、特に高周波集積回路であって良い。
【発明を実施するための最良の形態】
【００３３】
以下に、この発明の実施の形態を実施例によって、図面に基づき詳細に説明する。但し、図面では、電源供給に係る要素等、回路動作に必要であっても本発明に直接関係のない要素の記述は省略してある。ここに、図３は、本発明の電子回路の第１実施例としてのＧｍ−Ｃフィルタ回路を例示する構成図である。
【００３４】
図３中、１Ｆは電子回路１としてのＧｍ−Ｃフィルタ回路を示しており、後述する設定回路８およびアナライザ９は外部装置となる。ここにおけるＧｍ−Ｃフィルタ回路１Ｆは、調整対象となる基本的回路としてのフィルタ回路本体３Ｆを具えており、そのフィルタ回路本体３Ｆは、図４に示すフィルタ回路３Ａを３組直列に接続した構成とされ、各フィルタ回路３Ａは、制御信号が示す値に応じて素子パラメータを変化させる回路素子としてのＧｍアンプ（利得あるいは伝達コンダクタンスを可変設定し得る増幅器）２Ａ、具体的には２Ａ１〜２Ａ１３と、通常の固定容量型コンデンサＣとで構成されている。なお、この実施例ではコンデンサＣを可変容量型にしていないが、コンデンサＣに、制御信号が示す値に応じて素子パラメータを変化させる可変容量型のものを使用すれば、製造時の性能の均一性をさらに高めることができる。
【００３５】
上記Ｇｍ−Ｃフィルタ回路に対する要求仕様の一例を表１に示す。このフィルタ回路は、中心周波数４５５ｋＨｚ、バンド幅２１ｋＨｚのバンドパスフィルタとして機能すべきものであり、その要求仕様中、特に、４４４．５±１ｋＨｚおよび４６５．５±１ｋＨｚにおいて減衰量が−３ｄＢになることが重要である。かかる要求仕様は、中心周波数がわずか１％ずれただけでも満たすことが出来なくなり、非常に厳しいものである。
【００３６】
【表１】
2005175448.tif 000003
【００３７】
ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等で構成されるデジタルフィルタ回路では、その出力値はデジタル回路での計算誤りが無い限り入力のデータに対して一意に決まるので、調整を行なう必要はない。しかしながら、本実施例のＧｍ−Ｃフィルタ回路はアナログフィルタ回路であり、Ｇｍアンプ２Ａの性能が製造誤差によって設計仕様より大きくばらつくことから、上記の仕様を満たすためには調整が必要不可欠である。
【００３８】
図４に示すフィルタ回路３Ａ中にはＧｍアンプ２Ａは１３個あり、入出力間を短絡したＧｍアンプは可変負荷抵抗として機能する。Ｇｍアンプ２Ａ１〜２Ａ６は、中心周波数に関係する増幅器、Ｇｍアンプ２Ａ７〜２Ａ１２は帯域幅に関係する増幅器、Ｇｍアンプ２Ａ１３は通過帯ゲインに関係する増幅器である。よって、調整対象となるフィルタ回路本体３Ｆは、全体で１３×３＝３９個のＧｍアンプ２Ａから構成されており、この実施例では、これら３９個のＧｍアンプ２Ａの伝達コンダクタンスの値を製造後に微調整することにより、フィルタ回路本体３ＦひいてはＧｍ−Ｃフィルタ回路１Ｆの特性が要求仕様を満たすようにする。しかしながらこのフィルタ回路本体３Ｆは、図２（ｂ）に例示したように、ある一つのＧｍアンプ２Ａの調整が他のＧｍアンプ２Ａの調整結果に影響を及ぼすような回路であるので、通常の方法では調整探索空間が組み合わせ爆発を起こしてしまう。それゆえ、本発明に基づく遺伝的アルゴリズムを用いた後述する調整手法が非常に有効である。
【００３９】
図３中、４はデジタル／アナログ（Ｄ／Ａ）変換回路を示しており、これらのＤ／Ａ変換回路４は各々、保持回路としてのレジスタ５に保持されているデジタル値に対応する大きさの電流を、対応するＧｍアンプ２Ａに制御信号（バイアス電流）として供給する。Ｄ／Ａ変換回路４およびレジスタ５は、Ｇｍアンプ２Ａとの一対一の対応のため、Ｇｍアンプ２Ａの個数と同数設けられる。レジスタ５は、保持しているデジタル値をＤ／Ａ変換回路４に出力し得るとともに、保持しているデジタル値を設定回路８により変更され得るものである。レジスタ５としては、電源が切断された後でもそのデジタル値を保持し続けることが出来る不揮発性のもの、例えば、ＥＥＰＲＯＭ、ＦｅＲＡＭ、ヒューズＲＯＭ等を使用することが特に望ましいが、内部電池等でバックアップされてそのデジタル値を保持し続けるものでも良い。
【００４０】
さらに、図３中、６はフィルタ処理の対象となる信号を入力する端子、７はフィルタ処理された信号を出力する端子をそれぞれ示す。
【００４１】
図５は、上記Ｇｍアンプ２Ａの構成を例示する構成図であり、この例のＧｍアンプ２Ａは、同一の半導体基板上に形成され、ゲート端子に入力した正負信号＋ＩＮおよび−ＩＮを増幅した信号をドレインに出力するＭＯＳＦＥＴであるＴｒ１およびＴｒ２と、負荷抵抗用ＭＯＳＦＥＴであるＴｒ３およびＴｒ４と、制御信号電流に比例するバイアス電流をＴｒ１およびＴｒ２に供給するためのカレントミラー回路をなすＴｒ５およびＴｒ６とから構成されていて、Ｔｒ３およびＴｒ４のソース側が電源ラインＶDDに接続され、Ｔｒ１およびＴｒ３のドレインが＋ＯＵＴに接続され、同様にＴｒ２およびＴｒ４のドレインが−ＯＵＴに接続されており、＋ＯＵＴおよび−ＯＵＴから出力が取り出される。そしてここでは、カレントミラー回路を構成するＴｒ５およびＴｒ６のソースが接地ラインＶSSに接続され、Ｔｒ１のソースとＴｒ２のソースとＴｒ６のドレインとが接続され、Ｔｒ５のゲートとドレインとの接続点に、制御信号電流であるＤ／Ａ変換器４の出力電流（バイアス電流）が入力される。
【００４２】
図６は、上記Ｄ／Ａ変換回路４の構成を例示する構成図であり、この例のＤ／Ａ変換回路４は、レジスタ５が４ビットのデータを保持するものである場合に対応している。このＤ／Ａ変換回路４では、レジスタ５に保持されているレジスタ値の各ビットが、図示しないデコーダ回路を介して各スイッチ回路Ｓｗ１〜Ｓｗ４にそれぞれ対応し、レジスタ値に応じて各スイッチ回路Ｓｗ１〜Ｓｗ４が作動するように構成されており、その結果発生するバイアス電流が、上記Ｇｍアンプ２Ａに制御信号として入力される。
【００４３】
すなわち、図６に示すＤ／Ａ変換回路４は、それぞれ発生電流の異なる電流を発生する定電流源である、調整信号発生源としてのバイアス電流源Ｂｓ１〜Ｂｓ５と、それらバイアス電流源Ｂｓ１〜Ｂｓ５を選択するためのスイッチ回路Ｓｗ１〜Ｓｗ４とから構成されており、バイアス電流源Ｂｓ１は、設計によって値が定まるバイアス基準電流Ｉref を発生させる。そしてここでは、電源ラインＶDDとバイアス電圧ラインＶO との間に、バイアス電流源Ｂｓ２〜Ｂｓ５と各バイアス電流源に対応するスイッチ回路Ｓｗ１〜Ｓｗ４とが直列に接続された各直列回路が互いに並列に接続されており、これにより、バイアス電流源Ｂｓ２〜Ｂｓ５の発生電流がバイアス基準電流Ｉref に加算され、バイアス電流源Ｂｓ１〜Ｂｓ５の発生電流を基にバイアス電流ＩBIASが形成されて、そのバイアス電流ＩBIASがＧｍアンプ２Ａに供給され得るように構成されている。
【００４４】
ここで、バイアス電流源Ｂｓ２はバイアス基準電流Ｉref に比例する１Ｉr の微小電流を発生し、同様に、バイアス電流源Ｂｓ３は上記バイアス電流１Ｉr の２倍の２Ｉr の微小電流、バイアス電流源Ｂｓ４は上記バイアス電流１Ｉr の４倍の４Ｉr の微小電流、バイアス電流源Ｂｓ５は上記バイアス電流１Ｉr の８倍の８Ｉr の微小電流をそれぞれ発生するように構成されている。そして、これら各バイアス電流源Ｂｓ２〜Ｂｓ５に対応するスイッチ回路Ｓｗ１〜Ｓｗ４は、レジスタ５のレジスタ値に基づきオンオフ制御され、レジスタ値の４ビット中のあるビットが“１”であるとき、そのビットに対応するスイッチ回路がオン状態となって対応するバイアス電流源から所定の微小電流が発生する。また、レジスタ値の４ビット中のあるビットが“０”であるとき、そのビットに対応するスイッチがオフ状態となって対応するバイアス電流源からの電流出力が停止される。
【００４５】
従って、ここでは各バイアス電流源Ｂｓ２〜Ｂｓ５の発生電流がそれぞれ、１Ｉr 、２Ｉr 、４Ｉr 、８Ｉr に設定されてバイアス基準電流Ｉref に加算されるようにされていることから、オン状態とするスイッチ回路の組み合わせによって、バイアス基準電流Ｉref ＋０Ｉr から、バイアス基準電流Ｉref ＋１５Ｉrまでの範囲で、バイアス電流ＩBIASを調整することができる。
【００４６】
図３中、８は設定回路であり、この設定回路８は、後述する遺伝的アルゴリズムに従って、複数のレジスタ５の保持値として最適な値を探索する。なお、設定回路８は、パーソナルコンピュータあるいはマイクロコンピュータにより構成することが可能であり、また、特開平９−２９４０６９号公報に公開されているプログラマブルＬＳＩ、あるいは、梶谷らによる論文「ＧＡによるニューラルネットワークの構造学習回路の実現」（日本神経回路学会誌ｖｏｌ．５，Ｎｏ．４、ｐｐ．１４５〜１５３、１９９８年）に記載されている回路で構成することもできる。
【００４７】
そして図３中、９はアナライザ、１０はテスト信号（検査信号）発生装置であり、テスト信号発生装置１０は、フィルタ回路本体３Ｆひいてはフィルタ回路１Ｆを調整するためのテスト信号を発生させ、このテスト信号はフィルタ回路本体３Ｆとアナライザ９とに入力される。アナライザ９は、フィルタ回路本体３Ｆの出力信号とテスト信号発生装置１０からのテスト信号とを入力され、それらの入力信号を分析してテスト信号に対応するフィルタ回路本体３Ｆの周波数応答値を計算し、その値を設定回路８に引き渡す。なお、アナライザ９とテスト信号発生回路１０とは一体に構成することもできる。
【００４８】
次に、上記Ｇｍ−Ｃフィルタ回路１Ｆの調整のための、本発明の調整方法の第１実施例について説明する。
【００４９】
上記Ｇｍ−Ｃフィルタ回路１Ｆが製造された後、検査工程で、図３に示すように、設定回路８、アナライザ９およびテスト信号発生回路１０がそのフィルタ回路１Ｆにそれぞれ接続され、テスト信号発生回路１０は、フィルタ回路１Ｆの入力端子６に検査信号を入力し、設定回路８は、図７に示す処理手順に従って、レジスタ５のレジスタ値の設定を行う。
【００５０】
この処理手順では、まずステップＳ１で、設定回路８が、あらかじめ定められた初期設定値をレジスタ５に書き込んでレジスタ値として保持させ、次のステップＳ２で、検査信号発生回路１０が検査信号を出力して、その検査信号に対し、上記初期設定値で初期設定したフィルタ回路１Ｆの特性で定まるフィルタ処理をフィルタ回路１Ｆに行わせ、次のステップＳ３で、そのフィルタ回路１Ｆのフィルタ処理出力をアナライザ９が解析してその結果を設定回路８に送り、次のステップＳ４で、設定回路８が、送られてきた周波数応答値を使用して、フィルタ回路１Ｆの性能が、所定の仕様、例えば上記表１に示す仕様を満たすような許容範囲にあるか否かを判定する。ここで許容範囲に無い場合には、ステップＳ５で、設定回路８が、レジスタ５が保持しているレジスタ値を変更し、次のステップＳ６で、その変更の結果が安定するまで一定時間待機し、次のステップＳ７で、全ての組み合わせが終了したか否かを判断し、全ての組み合わせが終了していればステップＳ８で不良品処理を行った後に当該処理を終了するが、全ての組み合わせが終了していなければステップＳ２へ戻る、という一連の処理が繰り返し実行される。そして上記ステップＳ４で、フィルタ回路１Ｆの性能が所定の仕様を満たすものとなったとの判定が得られた場合には、当該処理を終了する。
【００５１】
上述した初期設定値の決め方、および初期設定値からレジスタ値を変更する方法については、いくつかの方法を使用することができ、以下にその例を示す。すなわち、第１の方法は、想定されるレジスタ値の範囲におけるすべての組み合わせについて、適当な順序で順次設定値を切り替えていく方法であり、第２の方法は、乱数的に設定値を発生させる方法である。そして第３の方法は、設計時に得られる伝達トランスコンダクタンス値で初期設定を行ない、その初期設定値から＋方向と−方向に設定値を微小変化させる方法である。
【００５２】
調整対象のフィルタ回路本体３Ｆ内にＧｍ素子２Ａの数が少なく、レジスタ値の組み合わせ爆発を生じない場合は、第１、第２の方法を用いることができる。しかし、本実施例は、Ｇｍ素子２Ａの数が３９個と多いため、組み合わせ爆発の発生が想定される場合であるので、第３の方法を使用する。このとき、遺伝的アルゴリズムと呼ばれる方法を使用する。以下では、遺伝的アルゴリズムを用いた回路の調整方法について説明する。
【００５３】
上記遺伝的アルゴリズムの参考文献としては、例えば、出版社ADDISON-WESLEY PUBLISHING COMPANY, INC. が1989年に出版した、David E. Goldberg 著の「Genetic Algorithms in Search, Optimization, and Machine Learing 」がある。なお、本発明でいう遺伝的アルゴリズムとは、進化的計算手法のことをいい、進化的プログラミング（ＥＰ）の手法も含むものである。進化的プログラミングの参考文献としては、例えば、出版社 IEEE Press が1995年に出版した、D.B. Fogel著の「Evolutionary Computation: Toward a New Philosophy of Machine Intelligence 」がある。
【００５４】
フィルタ回路本体３Ｆの性能は、複数のＧｍ素子２Ａの伝達特性をパラメータとする評価関数Ｆで表すことができる。フィルタ回路本体３Ｆの性能が所定の仕様を満たすようにすることは、評価関数Ｆを最適にするパラメータ値を求めることと等価である。本発明者はこの点に着目し、フィルタ回路本体３Ｆの調整に上記の遺伝的アルゴリズムを適用可能なことを発見した。設定回路８は、この遺伝的アルゴリズムにしたがってレジスタ５のレジスタ値を変更する。
【００５５】
遺伝的アルゴリズムでは、先ず遺伝子を持つ仮想的な生物の集団を設定し、あらかじめ定めた環境に適応している個体が、その適応度の高さに応じて生存し、子孫を残す確率が増えるようにする。そして、遺伝的操作と呼ばれる手順で親の遺伝子を子に継承させる。このような世代交代を実行し、遺伝子および生物集団を進化させることにより、高い適応度を持つ個体が生物集団の大勢を占めるようになる。そしてその際の遺伝的操作としては、実際の生物の生殖においても生じる、遺伝子の交叉、および突然変異等が用いられる。
【００５６】
図８は、かかる遺伝的アルゴリズムの概略手順を示すフローチャートであり、ここでは、初めにステップＳ１１で、個体の染色体を決定する。すなわち、世代交代の際に親の個体から子孫の個体に、どのような内容のデータをどのような形式で伝えるかを定める。図９に染色体を例示する。ここでは、対象とする最適化問題の変数ベクトルｘを、Ｍ個の記号Ａｉ（ｉ＝１，２，・・Ｍ）の列で表わすことにし、これをＭ個の遺伝子座からなる染色体とみなす。各記号Ａｉは遺伝子であり、これらのとりうる値が対立遺伝子である。図９中、Ｃｈは染色体、Ｇｓは遺伝子座を示し、遺伝子座の個数Ｍは５である。対立遺伝子としては、ある整数の組、ある範囲の実数値、単なる記号の列などを問題に応じて定める。図９の例では、ａ〜ｅのアルファベットが対立遺伝子である。このようにして記号化された遺伝子の集合が個体の染色体である。
【００５７】
上記ステップＳ１１では次に、各個体が環境にどの程度適応しているかを表わす適応度の計算方法を決定する。その際、対象とする最適化問題の評価関数の値がより高い変数あるいはより低い変数ほど、それに対応する個体の適応度が高くなるように設計する。またその後に行う世代交代では、適応度の高い個体ほど、生き残る確率あるいは子孫を作る確率が他の適応度の低い個体よりも高くなるようにする。逆に、適応度の低い個体は、環境にうまく適応していない個体とみなして、消滅させる。これは、進化論における自然淘汰の原理を反映したものである。すなわち適応度は、生存の可能性という面から見て各個体がどの程度優れているかを表わす尺度となる。
【００５８】
遺伝的アルゴリズムでは、探索開始時においては、対象とする問題は一般にまったくのブラックボックスであり、どのような個体が望ましいかはまったく不明である。このため通常、初期の生物集団は乱数を用いてランダムに発生させる。従ってここにおける手順でも、ステップＳ１２で処理を開始した後のステップＳ１３では、初期の生物集団は乱数を用いてランダムに発生させる。なお、探索空間に対して何らかの予備知識がある場合は、評価値が高いと思われる部分を中心にして生物集団を発生させるなどの処理を行うこともある。ここで、発生させる個体の総数を、集団の個体数という。
【００５９】
次にステップＳ１４で、生物集団中の各個体の適応度を、先にステップＳ１１で決めた計算方法に基づいて計算する。各個体について適応度が求まったら、次にステップＳ１５で、次の世代の個体の基となる個体を集団から選択淘汰する。しかしながら選択淘汰を行うだけでは、現時点で最も高い適応度を持つ個体が生物集団中に占める割合が高くなるだけで、新しい探索点が生じないことになる。このため、次に述べる交叉と突然変異と呼ばれる操作を行う。
【００６０】
すなわち、次のステップＳ１６では、選択淘汰によって生成された次世代の個体の中から、所定の発生頻度で二つの個体のペアをランダムに選択し、染色体を組み変えて子の染色体を作る（交叉）。ここで、交叉が発生する確率を、交叉率と呼ぶ。交叉によって生成された子孫の個体は、親にあたる個体のそれぞれから形質を継承した個体である。この交叉の処理によって、個体の染色体の多様性が高まり進化が生じる。
【００６１】
交叉処理後は、次のステップＳ１７で、個体の遺伝子を一定の確率で変化させる（突然変異）。ここで、突然変異が発生する確率を突然変異率と呼ぶ。遺伝子の内容が低い確率で書き換えられるという現象は、実際の生物の遺伝子においても見られる現象である。ただし、突然変異率を大きくしすぎると、交叉による親の形質の遺伝の特徴が失われ、探索空間中をランダムに探索することと同様になるので注意を必要とする。
【００６２】
以上の処理によって次世代の集団が決定され、ここでは次に、ステップＳ１８で、生成された次世代の生物集団が探索を終了するための評価基準を満たしているか否かを調べる。この評価基準は、問題に依存するが、代表的なものとして次のようなものがある。
１生物集団中の最大の適応度が、あるしきい値より大きくなった。
２生物集団全体の平均の適応度が、あるしきい値より大きくなった。
３生物集団の適応度の増加率が、あるしきい値以下の世代が一定の期間以上続いた。
４世代交代の回数が、あらかじめ定めた回数に到達した。
【００６３】
上述の如き終了条件（評価基準）の何れかが満たされた場合は、ステップＳ１９へ進んで探索を終了し、その時点での生物集団中で最も適応度の高い個体を、求める最適化問題の解とする。終了条件が満たされない場合は、ステップＳ１４の各個体の適応度の計算の処理に戻って探索を続ける。このような世代交代の繰り返しによって、集団の個体数を一定に保ちつつ、個体の適応度を高めることが出来る。以上が遺伝的アルゴリズムの概略である。
【００６４】
上で述べた遺伝的アルゴリズムの枠組みは、実際のプログラミングの詳細を規定しない緩やかなものとなっており、個々の問題に対する詳細なアルゴリズムを規定するものではない。このため、遺伝的アルゴリズムを本実施例のフィルタ回路の調整に用いるには、以下の項目を回路の調整用に実現する必要がある。
(a) 染色体の表現方法
(b) 個体の評価関数
(c) 選択淘汰方法
(d) 交叉方法
(e) 突然変異方法
(f) 探索終了条件
【００６５】
図１０は、本実施例における遺伝的アルゴリズムを用いた設定回路８の処理手順を示すフローチャートである。なお、この図１０の処理は、図７のステップＳ３〜ステップＳ５の処理を具体的に示すものである。本実施例は、遺伝的アルゴリズムの染色体として、レジスタ５のレジスタ値を直接用いることを大きな特徴としており、これにより、染色体の情報をレジスタ値に変換するための回路や処理等を不要とすることができる。すなわち、本実施例における染色体は、図１１に示すように、３９個のＧｍアンプ２Ａに対応する３９個のレジスタ５のレジスタ値から構成されている。そして各Ｇｍアンプ２Ａに対応する各レジスタ５は、４ビットのものとされている。それゆえ、レジスタ長（＝染色体長）は、１５６ビットである。従って、上記実施例のフィルタ回路本体３Ｆの調整探索空間の大きさは、２＾１５６≒１０＾４７（１０の４７乗）であり、全探索による調整はいうまでもなく不可能である。
【００６６】
図６に示すＤ／Ａ変換回路４において本実施例では、１Ｉr の値を０．０１３Ｉref とした。なお、この値は、Ｇｍアンプの性能のバラツキに応じて定める。例えば、図１１中のレジスタ値１０１１では、スイッチ回路Ｓｗ４、Ｓｗ２およびＳｗ１がＯＮとなって、バイアス電流源Ｂｓ１の他、バイアス電流源Ｂｓ５、Ｂｓ３およびＢｓ２からもバイアス電流が供給され、この結果として、レジスタ値１０１１に対応するバイアス電流の値は、Ｉref ＋８×０．０１３Ｉref ＋２×０．０１３Ｉref ＋０．０１３Ｉref ＝１．１４３Ｉref となる。同様に、レジスタ値０１０１に対応するバイアス電流の値はＩref ＋４×０．０１３Ｉref＋０．０１３Ｉref ＝１．０６５Ｉref となり、レジスタ値０００１に対応するバイアス電流の値はＩref ＋０．０１３Ｉref ＝１．０１３Ｉref となる。
【００６７】
図１０の処理で使用する、遺伝的アルゴリズムの個体の評価関数Ｆとしては、個体の染色体が表現するレジスタ値でフィルタ回路本体３Ｆの動作を行わせ、その結果アナライザ９で得られた周波数応答値が理想的な周波数応答値にどのくらい近いかを表す関数を用いる。具体的には、以下の評価関数Ｆで計算される値を遺伝的アルゴリズムの適応度（ｆｉｔｎｅｓｓ）に用いる。
Ｆ＝Σｗｉ｜Ｓ（ｆｉ）−Ｏ（ｆｉ）｜
ｆｉｔｎｅｓｓ＝１／（１＋Ｆ）
【００６８】
上記の評価関数Ｆは、周波数ｆｉにおける理想的なゲインＳ（ｆｉ）［ｄＢ］とアナライザ９で計測されたフィルタ回路本体３ＦのゲインＯ（ｆｉ）［ｄＢ］との差分の絶対値の荷重和になっている。そして上記の適応度の値は、Ｆの値が小さければ小さいほど、大きな値になり、フィルタ回路本体３Ｆが理想的な応答を示す場合に、適応度の値は最大値の１．０になる。本実施例では、７種類の周波数の正弦波（４４０．０、４４４．５、４４９．７５、４５５．０、４６０．２５、４６５．５、４７０．０（ｋＨｚ））を検査信号発生回路１０で発生させて評価関数Ｆの値を求めた。また、特に４４４．５ｋＨｚおよび４６５．５ｋＨｚの検査信号に対するゲインに荷重係数５．０で重み付けし、その他の周波数でのゲインの荷重係数は１．０とした。
【００６９】
理想的な周波数応答の値は、ルートナイキスト条件より求めた。上記７種類の正弦波（４４０．０、４４４．５、４４９．７５、４５５．０、４６０．２５、４６５．５、４７０．０（ｋＨｚ））に対する理想応答値Ｓ（ｆｉ）は、その記載順でそれぞれ、−１９．０ｄＢ、−３．０ｄＢ、０ｄＢ、０ｄＢ、０ｄＢ、−３．０ｄＢ、−１９．０ｄＢである。従って、例えば、ある染色体が表現するレジスタ値で動作させたフィルタ回路本体３Ｆの、上記７種類の正弦波に対する周波数応答値がそれぞれ、−２３．０ｄＢ、−５．０ｄＢ、１．０ｄＢ、−１．０ｄＢ、−２．０ｄＢ、−７．０ｄＢ、−２５．０ｄＢであったとすると、その場合の評価関数Ｆの値は、
Ｆ＝｜−１９．０−（−２３．０）｜  
＋  ５．０×｜−３．０−（−５．０）｜  
＋  ｜０．０−１．０｜  
＋  ｜０．０−（−１．０）｜  
＋  ｜０．０−（−２．０）｜  
＋  ５．０×｜−３．０−（−７．０）｜  
＋  ｜−１９．０−（−２５．０）｜
＝  ４４．０
となり、適応度の値は、１．０／４５．０になる。
【００７０】
なお、回路の性能をより高めるためには、評価関数の計算に、周波数応答値のほかに、群遅延値も用いるとよい。
【００７１】
図１０に示す処理で用いるために、先に図７のステップＳ１で遺伝的アルゴリズムの初期集団として、一様乱数を用いて個体を複数作成する。つまりこの場合には、初期集団の各染色体の各遺伝子の値は確率０．５で１の値を、確率０．５で０の値をとることを意味する。本実施例では、集団の個体数は４０とした。但し、回路のばらつきの傾向について何らかの予備知識が存在する場合には、より適応度が高いと思われる個体を初期集団として作成することができる。
【００７２】
次いで、各個体の表現するレジスタ値でフィルタ回路本体３Ｆを動作させるとともに図７のステップＳ２で検査信号を発生させ、その後、図７のステップＳ３に対応する図１０のステップＳ２１で、アナライザ９によりフィルタ回路本体３Ｆのフィルタ処理出力を解析してその結果の周波数応答値を設定回路８に送り、次いで、図７のステップＳ４に対応する図１０のステップＳ２２およびステップＳ２３で、アナライザ９から送られてきた周波数応答値から、設定回路８により上記評価関数を用いて適応度を計算して、フィルタ回路本体３Ｆの性能が例えば表１に規定するような所定の仕様を満たす許容範囲にあるか否かを判定する。そして許容範囲に無い場合にはその後、設定回路８により、ステップＳ２４の選択淘汰、ステップＳ２５の交叉およびステップＳ２６の突然変異の処理を行って、次世代の個体の集団（解の候補の集団）を作り出す。
【００７３】
しかして、ステップＳ２３での判断でフィルタ回路本体３Ｆの性能が所定の仕様を満たしたときに、調整処理は終了するが、一定世代数繰り返して調整処理をおこなっても仕様を満たす染色体（レジスタ値）が得られない場合には、調整対象のフィルタ回路本体３Ｆひいてはフィルタ回路１は不良品と判断され、図７のステップＳ８で不良品としての処理を行う。なお、本実施例では、繰り返しを打ち切る世代数は５０とした。
【００７４】
上記ステップＳ２４の選択淘汰処理においては、図１２のフローチャートに示す方法を用いる。この方法は、まずステップＳ３１およびステップＳ３２で、集団中からランダムにふたつの個体Ａ、Ｂを選び、次いでステップＳ３３〜ステップＳ３５で、そのふたつの個体Ａ、Ｂのうち、より適応度の値が大きいほうの個体を次世代に生き残らせる個体とする。そして生き残った個体の数が集団の個体数に達するまで、ステップＳ３６からステップＳ３１へ戻ってその操作をくり返す。この方法では、適応度の大きい個体が次の世代の個体として選ばれる可能性が高いが、個体Ａ、Ｂをランダムに選択しているため適応度が低い個体でも次世代の個体として選ばれる可能性が残されることになる。このようにするのは、適応度が高い個体だけ残すと、生物集団の収束性が高まり、局所的な最適解にとらわれて調整に失敗しやすくなるためである。
【００７５】
上記ステップＳ２５の交叉処理では、図１３の説明図に示す方法を用いる。これは染色体をランダムな位置で部分的に入れ替える操作であり、１点交叉と呼ばれる手法である。図１３では、Ｃｈ１およびＣｈ２が選択淘汰の結果生き残った親Ａ、Ｂの染色体であり、ここにおける交叉処理では、これらの染色体を、ランダムに選んだ交叉位置ＣＰで切断する。図１３の例では、左から３ビット目と４ビット目の間を交叉位置としている。そして、切断した部分的な遺伝子型を入れ替えることによって、遺伝子Ｃｈ３およびＣｈ４をそれぞれ持つ子Ａ' 、子Ｂ'を生成し、これらをもとの個体Ａ、Ｂと置き換える。本実施例では、全個体数のうちの交叉を行う個体数の割合である交叉率は０．５とした。
【００７６】
ステップＳ２５での交叉にひき続いて実行する上記ステップＳ２６の突然変異は、各染色体の遺伝子の各ビットを、突然変異率の生起確率で、０を１、あるいは１を０に変更する操作である。図１４に突然変異の例を示す。この図では、染色体Ｃｈ５の、四角で囲んで示す左から２ビット目と右から３ビット目の遺伝子に突然変異が生じ、それぞれが染色体Ｃｈ６において対立遺伝子に変更されている。本実施例では、突然変異率は０．０１３を用いた。
【００７７】
以下に、図３に示すフィルタ回路１Ｆ（具体的にはそのフィルタ回路１Ｆ内のフィルタ回路本体３Ｆ）に本実施例の遺伝的アルゴリズムを用いた調整方法を適用した場合の実験結果について示す。この実験では、シリコンのＬＳＩチップで回路を作製した。
【００７８】
上記実験の結果、無調整では、作製した２０チップ中で要求仕様を満たすものは全く無かったが、それらのチップに対し本実施例の遺伝的アルゴリズムを用いた方法で調整を行ったところ、１８チップ（全体の９０％）が表１の要求仕様を満たすことができた。調整されたフィルタ回路１の周波数特性の一例を、図１５に示す。ここで、破線Ｌ１は要求仕様、一点鎖線Ｌ２は調整前のチップの特性、実線Ｌ３は調整後のチップの特性を示す。調整の結果、要求仕様を満たすようになったことがわかる。また図１６に、実験中の世代中の最良個体の評価関数値Ｆと世代の関係を示す。遺伝的アルゴリズムの世代が進むにつれて、理想的な周波数特性に近づき、評価値が改善されていることがわかる。この実験により、本実施例の調整方法の有効性が確認出来た。
【００７９】
上述したように、本実施例のフィルタ回路１Ｆでは、フィルタ回路本体３Ｆの複数の回路素子に、出力状態を変更可能な素子であるＧｍアンプ２Ａを使用し、それらのＧｍアンプ２Ａの出力状態をフィルタ回路本体３Ｆ全体の性能が好適となるように探索する。従って、フィルタ回路製造工程におけるプロセスの不均一や、部材の品質の不均一、設計上の誤差等に起因する回路素子の特性の誤差を吸収して、フィルタ回路本体３Ｆひいてはフィルタ回路１Ｆを所定の仕様を満たすように調整することができ、このことは、従来技術による場合より少ない設計労力で、従来技術による場合より高機能・高性能が得られることを意味する。
【００８０】
次に、本発明の第１実施例の電子回路の一変形例について説明する。先の実施例では、設定値を保持するレジスタ５およびその設定値をアナログ信号に変換してフィルタ回路本体３Ｆに与えるＤ／Ａ変換回路４がフィルタ回路１Ｆ内に実装される一方、設定回路８およびアナライザ９は外部装置としてフィルタ回路１Ｆに脱着可能に接続される。しかしながら本発明では、設定回路８やアナライザ９に相当する回路を設定手段としてフィルタ回路１Ｆに組み込んでもよい。
【００８１】
このように構成された変形例を図１７に示す。ここではフィルタ回路１Ｆ内にフィルタ回路本体３Ｆの他、設定回路８およびアナライザ９に相当する回路が組み込まれている。
【００８２】
すなわち、図１７の回路例は、先の実施例のアナライザ９の代わりに比較回路１１を使用し、基準の信号（理想の周波数応答値）とフィルタ回路本体３Ｆの出力とをその比較回路１１によって比較するものであり、この例では設定回路８、比較回路１１、検査信号発生回路１０および、基準信号を発生する基準信号発生回路１２がフィルタ回路１Ｆ内に組み込まれている。そして、フィルタ回路１Ｆの入力端子６および出力端子７と、フィルタ回路本体３Ｆの入力および出力との間には、切換スイッチ１３が設置されている。この切換スイッチ１３は、図示例のようにフィルタ回路１Ｆ内に設けられていても良いが、フィルタ回路１Ｆ外に設けられていても良い。ここで、切換スイッチ１３を操作すると、フィルタ回路本体３Ｆの出力が比較回路１１に入力されるとともに、設定回路８、比較回路１１、検査信号発生回路１０および基準信号発生回路１２が動作を開始し、設定値の調整を行う。設定が終了したら、切換スイッチ１３の操作で、フィルタ回路本体３Ｆの出力を出力端子７側に切り替える。なお、この例では、最適な解（設定値）が得られない場合に警告表示をする発光素子（ＬＥＤ）１４が設けられている。
【００８３】
かかる変形例によれば、製造時のフィルタ回路１Ｆの調整だけでなく、ユーザがフィルタ回路１Ｆを組み込んだ製品を購入した後、ユーザ自身がフィルタ回路１Ｆの調整を随時行うこともできる。これにより、フィルタ回路１Ｆの部品の特性が劣化した場合や、フィルタ回路１Ｆが置かれた環境の温度その他が変化した場合等に、フィルタ回路の性能特性に変化が生じても、その変化を補償することができ、ひいては、回路素子等のばらつきによる電子回路の機能・性能の低下を改善することができるというメリットがある。なお、切換スイッチ１３は手動に限らず、電源投入時に自動切換するように構成することもできる。
【００８４】
また、この変形例は、設定回路８として先の梶谷らによる論文記載の遺伝的アルゴリズム実行回路等を用いることにより、集積回路化にも適している。
【００８５】
次に、本発明の電子回路の第２実施例としてのバランス型ミクサ回路（イメージリジェクションミクサ回路）の一構成例を示す。
【００８６】
バランス型ミクサ回路は、無線通信装置の主要機能である周波数変換を行うための回路であり、周波数変換される信号（ＳＩ）と、周波数変換の基準となる局部発振信号（ＬＯ）とを入力して、入力信号（ＳＩ）と局部発振信号（ＬＯ）との周波数の差あるいは和の周波数信号を出力信号（ＳＯ）として出力する。一般に受信の場合には、ＳＩとＬＯの周波数の差の周波数成分がＳＯに出力され、ＳＩとＬＯの周波数の和の周波数成分はＳＯに全く出力されないことが望まれる。また一般に送信の場合には、ＳＩとＬＯの周波数の和の周波数成分がＳＯに出力され、ＳＩとＬＯの周波数の差の周波数成分はＳＯに全く出力されないことが望まれる。このように、ＳＩとＬＯの周波数の和あるいは差の周波数成分のうちＳＯに全く出力されないことが望まれる周波数成分は、イメージ周波数成分（イメージ信号）と呼ばれる。また、バランス型ミクサ回路は、数１００ｋＨｚからマイクロ波帯、ミリ波帯までの広い周波数範囲の高周波で用いられている。但し、使用する周波数に応じて回路素子、回路定数を変える必要がある。
【００８７】
実際に製造されるバランス型ミクサ回路では、製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差のために、回路動作が完全ではなくなり、イメージ信号が完全に打ち消されることなくミクサ回路の出力に現れてしまう。
【００８８】
そこで、この第２実施例では、バランス型ミクサ回路を構成する素子のうちの複数の素子の特性を可変にし、イメージ信号の出力が小さくなるように遺伝的アルゴリズムを用いて調整を行う。図１８は、この第２実施例のバランス型ミクサ回路の構成を示しており、このバランス型ミクサ回路（以下、「ミクサ回路」と称する）１Ｍは、第１実施例におけるフィルタ回路本体３Ｆの代わりに、ミクサ回路本体３Ｍを用いて構成されている。なお、図３に示すと同様の回路にはそれと同一の符号を付している。
【００８９】
具体的には、図１８は、本発明の電子回路を適用したミクサ回路を受信装置に用いる場合の一構成例であり、この実施例においては、設定回路８およびアナライザ９は外部装置となる。ミクサ回路本体３Ｍにおいて２Ｐ１および２Ｐ２は、制御信号が示す値に応じて素子パラメータを変化させる回路素子としての、伝達特性を変化させ得る分配・移相回路、２Ｐ３は、これも制御信号が示す値に応じて素子パラメータを変化させる回路素子としての、伝達特性を変化させ得る移相・合成回路、そして２Ｍ１および２Ｍ２は、これも制御信号が示す値に応じて素子パラメータを変化させる回路素子としての、動作点（トランジスタがバイアスされる点）および伝達特性を変化させ得る混合回路である。ここで、移相回路とは、信号の位相を変化させる回路を意味する。
【００９０】
また図１８中、４はＤ／Ａ変換回路であり、このＤ／Ａ変換回路４は、保持回路としてのレジスタ５に保持されているデジタル値に対応する大きさの電圧を、制御信号として、調整素子である２Ｐ１，２Ｐ２，２Ｐ３，２Ｍ１，２Ｍ２に供給する。ここで、Ｄ／Ａ変換回路４およびレジスタ５は、調整箇所の数だけ設けられる。
【００９１】
図１９は、上記Ｄ／Ａ変換回路４の一構成例を示す。ＶC は制御信号電圧の出力であり、またＶA ，ＶB は一定の電圧で、制御信号電圧ＶC の上限と下限に対応する。抵抗Ｒ２の抵抗値は抵抗Ｒ１の２倍である。Ｓｗ５〜Ｓｗ１０はレジスタ５の６ビットのビット列（染色体）の値により電気的に切り替えられ、Ｓｗ５がそのビット列のＭＳＢに、Ｓｗ１０がそのビット列のＬＳＢに対応している。ここではレジスタ５の６ビットのデータに応じてＳｗ５〜Ｓｗ１０が切換えられて、ＶC の電圧が変化する。
【００９２】
図１８中、６ａ，６ｂはそれぞれ、ミクサ回路１Ｍに入力する信号（ＳＩ）、局部発振信号（ＬＯ）の入力端子である。また７は、ミクサ回路１Ｍによって混合された出力信号（ＳＯ）を出力する端子である。
【００９３】
そして８は設定回路であり、遺伝的アルゴリズムに従って、第１実施例に詳述したと同様の方法で、複数のレジスタ５の保持値として最適な値を探索する。
【００９４】
上記混合回路２Ｍ１および２Ｍ２は、専ら半導体素子の非線形性を利用した回路であり、かかる混合回路の一構成例を図２０に示す。Ｔ１およびＴ２はこの混合回路の入力信号端子、Ｔ３は出力信号端子、Ｔ４はＡ／Ｄ変換器４からの制御信号電圧を入力する端子である。ＴｒはＦＥＴで、その非線形性により、周波数変換を行う混合回路の動作を行う。Ｃはコンデンサ、Ｌはコイル、Ｒは抵抗である。Ｔ１およびＴ２にそれぞれ入力された信号の周波数の和および差の周波数の成分がＴ３に出力される。ここで、入力信号の周波数の和の成分の場合は出力信号の位相も和となり、入力信号の周波数の差の成分の場合は出力信号の位相も差となる。混合回路２Ｍ１および２Ｍ２は、同一の回路定数を用いて、同一基板状に形成されることが好ましい。
【００９５】
かかる混合回路２Ｍ１および２Ｍ２は、制御信号電圧が変化すると、動作点が変化し、混合回路の伝送特性が変化し、信号伝達効率、位相特性が変化する。
【００９６】
上記分配・移相回路２Ｐ１の一構成例を図２１に示す。Ｔ５に入力される信号Ｗ１は、ウィルキンソン型ハイブリッド回路Ｈｂで信号Ｗ２およびＷ３に分配される。コンデンサＣ１およびＣ２の静電容量が等しいときには、理想的には、信号Ｗ２とＷ３とで互いに、振幅および位相がそれぞれ等しい。ここで、コンデンサＣ１およびＣ２の静電容量を変化させれば、Ｔ６およびＴ７に出力される信号Ｗ２およびＷ３の相互の振幅および位相、すなわち伝達特性を変化させることができる。
【００９７】
上記図２１に示す分配・移相回路２Ｐ１のコンデンサＣ１，Ｃ２の静電容量を変化させてその分配・移相回路２Ｐ１の伝達特性を変化させ得る回路の一構成例を図２２に示す。図２１におけるコンデンサＣ１およびＣ２をそれぞれ、コンデンサＣと可変容量ダイオードＤ１，Ｄ２の直列回路で置き換えてある。Ｔ８，Ｔ９には、Ｄ／Ａ変換器４からの制御信号電圧が入力され、この制御信号電圧は、抵抗Ｒを通して可変容量ダイオードＤ１，Ｄ２のカソードに、逆バイアス電圧として印加される。可変容量ダイオードＤ１，Ｄ２は、接合容量が逆バイアス電圧により変化するという性質により、制御信号電圧による静電容量値の変化を実現できる。可変容量ダイオードＤ１，Ｄ２としては、逆バイアス電圧による静電容量値の変化が得られるダイオードを用いることができ、また、バイポーラトランジスタやＦＥＴのバイアス電圧による容量変化を利用することもできる。
【００９８】
上記分配・移相回路２Ｐ２の一構成例を図２３に示す。Ｔ１０に入力される信号Ｗ４は、ウィルキンソン型ハイブリッド回路Ｈｂで信号Ｗ５およびＷ６に分配される。信号Ｗ５，Ｗ６は、それぞれ、Ｌ１，Ｌ２，Ｃ３から構成される移相回路Ｓｆ１と、Ｃ４，Ｃ５，Ｌ３から構成される移相回路Ｓｆ２とにより位相が変化する。Ｔ１１およびＴ１２に出力する信号は、理想的には互いに等振幅で９０度の位相差を与えられる。
【００９９】
上記移相・合成回路２Ｐ３は、図２３に示す分配・移相回路２Ｐ２の入力と出力を入れ替えたものである。すなわち、移相・合成回路２Ｐ３では、Ｔ１１およびＴ１２に入力される信号が、それぞれ、Ｌ１，Ｌ２，Ｃ３から構成される移相回路Ｓｆ１と、Ｃ４，Ｃ５，Ｌ３から構成される移相回路Ｓｆ２とにより位相が変化して、信号Ｗ５，Ｗ６となる。これらの信号Ｗ５，Ｗ６は、ウィルキンソン型ハイブリッド回路Ｈｂで合成されてＴ１０に出力される。Ｔ１１およびＴ１２に入力される信号は、理想的には互いに９０度の位相差を与えられて合成され、Ｔ１０に出力される。
【０１００】
かかる分配・移相回路２Ｐ２および移相・合成回路２Ｐ３において、Ｃ３，Ｃ４，Ｃ５の静電容量を変化させれば、信号の位相を変化させることができる。上記図２３に示す分配・移相回路２Ｐ２のコンデンサＣ３，Ｃ４，Ｃ５の静電容量を変化させてその分配・移相回路２Ｐ２の伝達特性を変化させ得る回路の一構成例を図２４に示す。可変容量ダイオードＤ３，Ｄ４，Ｄ５の静電容量は、Ｄ／Ａ変換器４からＴ１３，Ｔ１４を通して入力される制御信号電圧により変化する。Ｄ３，Ｄ４，Ｄ５の静電容量変化はＣ３，Ｃ４，Ｃ５の静電容量変化と等価である。従って、制御信号電圧に応じて分配・移相回路２Ｐ２および移相・合成回路２Ｐ３の出力の位相を変化させることができる。但し、同時に出力信号の振幅も変化してしまう。
【０１０１】
上記の回路構成によりミクサ回路１Ｍ内のミクサ回路本体３Ｍにおいては、理想的には、２個の同等の混合回路２Ｍ１および２Ｍ２に、入力信号ＳＩは同じ位相で、局部発振信号ＬＯは９０度の位相差で入力され、混合回路２Ｍ１および２Ｍ２の出力が９０度の位相差で合成されて、出力信号ＳＯが出力される。このとき、イメージ信号は、混合回路２Ｍ１および２Ｍ２の出力が逆位相の状態で合成されて打ち消し合うために、ＳＯには全く現れない。
【０１０２】
しかしながら、実際に製造されるミクサ回路１Ｍでは、製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差のためにミクサ回路本体３Ｍの回路動作が不完全となり、イメージ信号が完全に打ち消されることなくミクサ回路本体３Ｍの出力に現れてしまう。
【０１０３】
そこでこの実施例のミクサ回路１Ｍでは、分配・移相回路２Ｐ１の可変容量ダイオードＤ１，Ｄ２、分配・移相回路２Ｐ２の可変容量ダイオードＤ３〜Ｄ５、移相・合成回路２Ｐ３の可変容量ダイオードＤ３〜Ｄ５の静電容量値と、混合回路２Ｍ１，２Ｍ２の動作点とを調整することにより、希望信号が大きく、かつイメージ信号が小さくなるようにする。
【０１０４】
次に、上記ミクサ回路１Ｍの調整のための、本発明の調整方法の第２実施例について説明する。この実施例の調整方法も、基本的には先の第１実施例の調整方法と同様である。
【０１０５】
上記実施例のミクサ回路１Ｍが製造された後、検査工程で、図１８に示すように、設定回路８、アナライザ９およびテスト信号発生装置１０がそのミクサ回路１Ｍにそれぞれ接続され、テスト信号発生装置１０は、ミクサ回路１Ｍの入力端子６ａおよび６ｂにテスト信号を入力する。設定回路８は第１実施例の調整方法の場合と同様の処理手順に従って、分配・移相回路２Ｐ１、２Ｐ２および移相・合成回路２Ｐ３の伝達特性、混合回路２Ｍ１、２Ｍ２の伝達特性の設定を行う。遺伝的アルゴリズムの評価関数は、希望信号が大きく、イメージ信号が小さいときに良好の調整であると評価する。
【０１０６】
染色体、レジスタ値、制御信号電圧値は、第１実施例の方法の場合と同様に一対一で対応している。すなわち、図１１に示すと同様に、染色体は、上記実施例のミクサ回路本体３Ｍの８カ所の調整箇所に対応する８個のレジスタ５のレジスタ値から構成されている。そして各調整箇所に対応する各レジスタ５は、ここでは６ビットのものとされている。それゆえ、レジスタ長（＝染色体長）は、４８ビットである。従って、上記実施例のミクサ回路本体３Ｍの調整探索空間の大きさは、２＾４８≒１０＾１４（１０の１４乗）であり、全探索による調整はいうまでもなく不可能である。
【０１０７】
図１９に示すＤ／Ａ変換回路４において、本実施例では、ＶA ，ＶB の値をそれぞれ、２Ｖ（ボルト）と４Ｖ（ボルト）とした。この値は、調整箇所の回路の特性に応じて定める。例えば、レジスタ値１１１００１に対応する制御信号電圧値は、２＋（４−２）×（１／２＋１／4 ＋１／８＋１／６４）＝３．７８１Ｖ（ボルト）となる。
【０１０８】
また、遺伝的アルゴリズムの個体の評価関数Ｆとしては、個体の染色体が表現するレジスタ値でミクサ回路１の動作を行ない、その結果アナライザ９で得られた特性が、理想的なミクサの特性にどのくらい近いかを表す関数を用いる。具体的には、以下の評価関数Ｆで計算される値を遺伝的アルゴリズムの適応度（ｆｉｔｎｅｓｓ）に用いる。
Ｆ＝Σｗｉ｜Ｓ（ｆｉ）−Ｏ（ｆｉ）｜
ｆｉｔｎｅｓｓ＝１／（１＋Ｆ）
【０１０９】
上記の評価関数Ｆは、周波数ｆｉにおけるゲイン［ｄＢ］形式で与えられる理想的なミクサ回路１Ｍの出力Ｓ（ｆｉ）と、アナライザ９で計測されたミクサ回路本体３Ｍの出力Ｏ（ｆｉ）との差分の絶対値の荷重和になっている。そして上記の適応度の値は、Ｆの値が小さければ小さいほど、大きな値になり、ミクサ回路本体３Ｍが理想的な応答を示す場合に、適応度の値は最大値の１．０になる。本実施例では、所定の信号ＳＩおよびＬＯを検査信号発生回路１０で発生させ、Ｆの値を求める。目的出力ＳＯの周波数の出力における荷重係数を１．０とし、イメージ周波数の出力における荷重係数は３．０とする。そして理想的な特性としては、目的出力ＳＯの周波数の出力を所定の仕様の値（例えば０ｄＢ）とし、イメージ周波数の出力は−６０ｄＢとした。例えば、ある染色体が表現するレジスタ値で動作させたミクサ回路本体３Ｍの、目的出力ＳＯの周波数の出力およびイメージ周波数の出力が、それぞれ、−３．４ｄＢ、−４６ｄＢであったとすると、その場合の評価関数Ｆの値は、Ｆ＝１．０×｜０−（−３．４）｜＋３．０×｜−６０−（−４６）｜＝４５．４であり、適応度の値は、０．０２１６となる。
【０１１０】
図７のステップＳ４に対応する処理では、ミクサ回路本体３Ｍの性能が所定の仕様（例えば、イメージ周波数の出力が−４０ｄＢ以下）を満たすかどうかが判断され、性能を満たしたときに、調整処理は終了する。その一方、一定世代数繰り返して調整処理をおこなっても、仕様を満たす染色体（レジスタ値）が得られない場合は、調整対象のミクサ回路本体３Ｍひいてはミクサ回路１Ｍは不良品と判断され、その場合には不良品としての処理を行う。
【０１１１】
本実施例によれば、ミクサ回路１Ｍ内のミクサ回路本体３Ｍの回路素子に、伝達特性が可変である回路素子、すなわち動作点を可変としたＦＥＴ（電界効果トランジスタ）Ｔｒおよび静電容量を可変とした可変容量ダイオードＤ１〜Ｄ５を調整素子２として使用し、調整素子２の伝達特性を回路全体の機能が好適となるように探索するので、ミクサ回路製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差を吸収して、ミクサ回路１Ｍを所定の仕様を満たすように調整することができる。
【０１１２】
なお、本実施例は、ミクサ回路１Ｍが高周波集積回路で構成される場合に特に好適である。
【０１１３】
本実施例に関しては、以下の変形例を実施できる。
【０１１４】
（１）調整を行う際にアナライザで測定・解析するミクサ回路１Ｍの出力信号の測定項目を、目的信号ＳＯとイメージ信号の２種類だけでなく、この他に、漏洩するＬＯ信号、ＳＩ信号、高調波歪み成分等の多種類としても良く、このようにすれば、さらに調整精度を向上させることができる。
（２）上記の実施例では、分配・移相回路２Ｐ２の調整においてＣ３，Ｃ４，Ｃ５を可変としたが、後述の如くしてＬ１，Ｌ２、Ｌ３を可変としても良い。
（３）ミクサ回路１Ｍの内部で、整合の調整が有効である箇所に、伝達特性を可変可能な結合回路を設け、上記第２実施例の方法により、併せてその結合回路を調整すれは、さらに高い特性を得ることができる。
【０１１５】
次に、この発明の電子回路の第３実施例としての高周波増幅回路の一構成例を示す。図２５は、この第３実施例の高周波増幅回路の構成を示し、図２５中、１Ｈは高周波増幅回路であり、この高周波増幅回路１Ｈは、第１実施例におけるフィルタ回路本体３Ｆの代わりに、高周波増幅回路本体３Ｈを用いて構成されている。なお、図３に示すと同様の回路にはそれと同一の符号を付している。この実施例においては、設定回路８およびアナライザ９は外部装置となる。この高周波増幅回路１Ｈ内の高周波増幅回路本体３Ｈにおいて、２Ａ１４〜２Ａ１６はバイアス（動作点）の変更により伝達特性を変化させ得る増幅器、Ｃ６〜Ｃ１３は静電容量を変化させ得る可変容量素子であり、各々、図中の点線で示される制御信号によってパラメータが調整される。本実施例では、その調整箇所は１１カ所である。そこで本実施例においては、制御信号を発生させるＤ／Ａ変換器４およびレジスタ５が、１１組用いられる。また、Ｐ１〜Ｐ４は伝送線路であり、６、７はそれぞれ、入力信号端子、出力信号端子である。
【０１１６】
増幅器２Ａ１４〜２Ａ１６は、半導体素子を用いて構成されており、バイアス（動作点）の変更により増幅率、最大出力レベル、ひずみ率、効率、雑音指数、入出力インピーダンス、Ｓパラメータ（散乱因子）等の伝達特性が変化する。かかる増幅器の具体的な構成方法は周知なので、その詳細な説明は省略し、以下では本実施例に係わる回路の動作説明を行う。
【０１１７】
すなわちここでは、可変容量素子Ｃ６，Ｃ７の調整により、増幅器２Ａ１４の入力インピーダンスと、入力端子６の規格のインピーダンスとを整合状態にできる。また可変容量素子Ｃ８，Ｃ９の調整により、増幅器２Ａ１４の出力インピーダンスと増幅器２Ａ１５の出力インピーダンスとを整合状態にできる。このほかの可変容量素子、増幅器についても同様である。しかしながら、増幅器の動作点を変えると、上記の整合に関する調整の最適値も変わってしまう。このため、高周波増幅回路本体３Ｈを特性が所定の仕様を満たすような好適な状態に調整するには、可変容量素子Ｃ６からＣ１３までおよび増幅器２Ａ１４から２Ａ１６までの調整箇所を総合的に調整する必要がある。
【０１１８】
上記高周波増幅回路１Ｈの調整のための、本発明の調整方法の第３実施例について説明する。この実施例の調整方法も、基本的には先の第１実施例の調整方法と同様である。
【０１１９】
高周波増幅回路１Ｈが製造された後、検査工程で、図２５に示すように、設定回路８、アナライザ９およびテスト信号発生装置１０がその高周波増幅回路１Ｈにそれぞれ接続され、テスト信号発生装置１０は、高周波増幅回路１Ｈの入力端子６にテスト信号を入力する。アナライザ９は、例えば、雑音指数、ひずみ率、増幅率、最大信号レベルおよび効率を評価関数のための値として設定回路８に与え、設定回路８は、例えば、その雑音指数、ひずみ率、増幅率、最大信号レベルおよび効率の順に特性が重要であるとして重み付けをした評価関数を用いて評価を行う。設定回路８は、図７に示すと同様の処理手順に従って、高周波増幅回路本体３Ｈの可変容量素子Ｃ６〜Ｃ１３および増幅器２Ａ１４〜２Ａ１６の調整値の設定を行う。
【０１２０】
本実施例の方法によれば、高周波増幅回路１Ｈ内の高周波増幅回路本体３Ｈの複数の回路素子に、伝達特性、容量が可変である回路素子（調整素子）Ｃ６〜Ｃ１３および２Ａ１４〜２Ａ１６を使用し、それらの調整素子の特性を、回路全体の機能が好適となるように探索するので、高周波増幅回路製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差を吸収して、高周波増幅回路１Ｈが所定の仕様を満たす機能を有するように調整することができる。また、本実施例は、高周波増幅回路１Ｈが高周波集積回路で構成される場合に特に好適である。
【０１２１】
本実施例においては増幅器を３段としたが、本発明においては、いうまでもなく増幅器の段数を問わない。伝送線路の電気的長さは、増幅する信号の１／８波長から１／４波長の間であると効果的である。また、伝送線路の中間点にさらに可変容量素子を設け、隣接する可変容量素子を結ぶ伝送線路の電気的長さを１／８波長とすると、調整範囲が広くなるので、調整可能な増幅器のインピーダンスを広範なものとすることができる。
【０１２２】
本実施例は、高周波増幅回路１Ｈの広帯域な特性を得るための調整にも有効である。この場合に、多数の入力信号周波数を用いるとさらに調整精度を向上させることができる。
【０１２３】
以上の第１〜第３実施例に示すように、本発明は多様な電子回路に適用可能である。すなわち、調整対象の電子回路に複数の調整箇所を設け、該調整箇所を本発明による方法で調整することが可能である。次の第４実施例では、電子回路一般に本発明を適用した場合について述べる。
【０１２４】
図２６は、本実施例を適用した電子回路の一構成例である。図２６中、１は所定の基本的機能を奏する電子回路、３はその電子回路内の、前記所定の基本的機能を奏する基本的回路である。この実施例では、設定回路８およびアナライザ９は外部装置となる。調整対象の基本的回路３において、２は素子の伝達特性を電気的に変化させ得る調整素子であり、該基本的回路３は複数の調整素子２を有している。
【０１２５】
本実施例においても、先の第１〜第３実施例の方法と同様にして、調整素子２の伝達特性が調整される。
【０１２６】
すなわち、図２６中、４はＤ／Ａ変換回路であり、このＤ／Ａ変換回路４は、保持回路としてのレジスタ５に保持されているデジタル値に対応する大きさの電圧もしくは電流を、制御信号として調整素子２に供給する。ここにおけるＤ／Ａ変換回路４およびレジスタ５は、調整素子２の調整箇所の総数と一致した個数だけ設けられる。レジスタ５は、保持したデジタル値をＤ／Ａ変換回路に出力するとともに、外部装置、この実施例では設定回路８により、保持している値を変更され得る。レジスタ５には、電源が切断された後でもそのデジタル値を保持することが出来る不揮発性のもの、例えば、ＥＥＰＲＯＭ、ＦｅＲＡＭ、ヒューズＲＯＭ等を使用することが望ましい。
【０１２７】
図２６中、６、７はそれぞれ、電子回路１に入力する信号（入力信号）、および電子回路１から出力する信号（出力信号）のための端子である。
【０１２８】
図２６中、１０はテスト信号（検査信号）発生装置であり、電子回路１内の基本的回路３を調整するためのテスト信号を発生させる。このテスト信号は電子回路１とアナライザ９とに入力される。アナライザ９は、電子回路１の出力信号とテスト信号発生装置１０からのテスト信号を入力されて、それらの入力信号を分析し、テスト信号に対応する理想的な場合の出力信号と実際の出力信号との差分値を計算する。その差分値は、設定回路８に引き渡される。アナライザ９とテスト信号発生回路１０とは、一体の構成とすることもできる。
【０１２９】
基本的回路３は、２端子の回路素子（抵抗、コンデンサー、ダイオード（半導体ｐｎ接合ダイオード、ショットキーバリアダイオード、可変容量ダイオード、定電圧ダイオード、発光ダイオード、エサキダイオード、ＰＩＮダイオード、フォトダイオード等）やコイル、サーミスタ、バリスタ、圧電素子、スピーカ、電球、モータ・発電機、水晶発振子、ジョセフソン接合素子、発光素子、受光素子等）、３端子の回路素子（バイポーラ型トランジスタ（ｎｐｎ型トランジスタ、ｐｎｐ型トランジスタ、ＩＧＢＴ、サイリスタ素子、トライアック素子等）やユニポーラ型のトランジスタ（電界効果トランジスタ（ＦＥＴ））等、真空管その他）、４端子以上の回路素子（変成器、変圧器、複数の電極を有するトランジスタ、オペアンプ回路、論理ゲート回路素子、真空管、磁気増幅器、半導体集積回路等）および、上記回路素子の複合によって構成される回路素子を主要構成要素とするものである。
【０１３０】
本実施例では入出力端子６，７が一個ずつであるが、本発明では、電子回路１の入力信号端子６および出力信号端子７の数は、複数の場合を含む任意の場合で可能であり、例えば、発振器や、定電圧電源回路のように入力信号端子６を有しない場合でも可能である。また、双方向に信号を取り扱う回路の場合でも可能である。なお、この場合には、信号の方向に応じて入力端子６と出力端子７が変わるので、テスト信号発生器１０とアナライザ９の接続を切り替えて本発明の調整を実施する。
【０１３１】
電子回路１が、図２（ｂ）に例示するような複数の調整素子２を有し、ある調整素子２の調整が他の調整素子２の調整結果に影響を及ぼす回路であって、調整探索空間の組み合わせ爆発を起こす場合に、本発明は特に有効である。
【０１３２】
本実施例の電子回路１は、電気信号により調整される調整素子２、Ｄ／Ａ変換器４、レジスタ５を有することを大きな特徴としている。
【０１３３】
以下に本実施例の電子回路１の動作説明を行う。
【０１３４】
調整素子２は、利得可変増幅器、可変コンダクタンス素子、可変容量ダイオード等であり、素子の伝達特性を変化させ得る電子素子であり、Ｄ／Ａ変換器４の出力電圧あるいは出力電流の値に対応して素子のパラメータが変化するものである。そしてこの実施例は、かかる調整素子２の数が複数であることを特徴としている。複数の調整素子２は、同一種類の電子素子であるか否かを問わない。また調整素子２が基本的回路３に接続する端子の数は、２以外であってもよい。
【０１３５】
調整素子２は、Ｄ／Ａ変換器４の出力電圧あるいは出力電流の値に対応して動作点を変化させる能動素子を含む回路であってもよく、調整素子２がＧｍアンプ（利得可変増幅器）である場合、前述した図５の構成の他、図２７に示す構成を用いることができる。ここに、Ｔｒ１〜Ｔｒ５は、図５におけると同様、ＭＯＳＦＥＴとされている。
【０１３６】
Ｇｍアンプの他の一構成例を図２８に示す。図２８中、ＡＭ１は増幅回路であり、また２Ｆ１は帰還回路で、可変抵抗素子または／および可変容量素子により帰還回路の伝達特性を可変としたものである。帰還信号は、増幅回路ＡＭ１の入力側で合成される。帰還回路２Ｆ１の構成要素の可変抵抗素子や可変容量素子の抵抗値や静電容量値を変化させることにより、入出力（ＩＮ，ＯＵＴ）間の伝達特性（利得、遅延特性）を変更することができる。この他、電子情報通信学会編「モノリシックマイクロ波集積回路」のｐ．１６９からｐ．１７５に記載の回路で構成することもできる。
【０１３７】
調整素子２が利得コンダクタンス素子（電界効果トランジスタ等）である場合には、変化する伝達特性は抵抗値である。図２９（ａ）は、電界効果トランジスタＴｒ７を用いた調整素子の構成例を示す。ゲート電極Ｔ１５に入力する制御信号の電圧により、Ｔ１６，Ｔ１７間の抵抗値が変化する。図２９（ｂ）は、バイポーラトランジスタＴｒ８を用いた構成例を示す。ベース電極Ｔ１８に入力する制御信号の電流により、Ｔ１９，Ｔ２０間の抵抗値が変化する。
【０１３８】
調整素子２が可変容量ダイオード等（可変容量ダイオードの他、トランジスタのバイアス電圧による容量変化も利用できる）である場合（可変容量回路）、変化する伝達特性は静電容量値である。図３０（ａ）〜（ｆ）は、静電容量値を変化させる調整素子の構成例を示す。Ｄは可変容量ダイオード、Ｔｒ７は電界効果トランジスタ、Ｔｒ８はバイポーラトランジスタである。（ａ），（ｃ）および（ｅ）は静電容量の片側が接地された場合である。Ｔ２１に入力される制御信号電圧に応じてＴ２２の静電容量が変化する。（ｂ），（ｄ）および（ｆ）は接地されない場合で、Ｔ２２，Ｔ２３間の静電容量がＴ２１あるいはＴ２４に入力される制御信号電圧に応じて変化する。Ｔ２５には、通常はバイアスが印加されるが、制御信号電流を入力することも可能である。
【０１３９】
調整素子２でインダクタンスを変化させる場合には、トランジスタ等で構成されるインピーダンスコンバータ回路と前述の可変容量回路とを組み合わせることでその素子を構成可能である。このとき、インピーダンスコンバータ回路によりリアクタンスの符号が反転する。また、可飽和リアクトルを用いて、制御信号電流をバイアス電流とすれば、インダクタンスを変化させることができる。
【０１４０】
調整素子２で遅延時間（信号伝達タイミング）を変化させる場合の一構成例を図３１に示す。ｐチャネルＦＥＴであるＴｒ９，Ｔｒ１０および、ｎチャネルＦＥＴであるＴｒ１１，Ｔｒ１２が直列接続した回路であり、Ｔｒ１０，Ｔｒ１１はインバータ回路として機能する。このときＴｒ９およびＴｒ１２の抵抗値により回路の電流値が変化するので、浮遊容量（寄生容量）と負荷容量を充放電する時間が変化する。図３２に、上記インバータ回路への入力信号（入力クロック信号）およびそのインバータ回路からの出力信号（出力クロック信号）の波形を示す。それぞれ、Ｔ２７に入力する制御信号電圧によりＴＡの遅延時間、Ｔ２６に入力する制御信号電圧によりＴＢの遅延時間が調整できる。クロック信号の立ち上がりあるいは立ち下がりのどちらか一方の遅延調整で済む場合には、Ｔｒ９およびＴｒ１２の一方を省略可能である。
【０１４１】
図２６中、８は設定回路であり、この設定回路８は、遺伝的アルゴリズムに従って、第１実施例の説明において詳述したと同様の方法で複数のレジスタ５の保持値として最適な値を探索する。
【０１４２】
以下に、図２６に示す本実施例の電子回路１に適用される、本発明の第４実施例の調整方法を述べる。電子回路１の性能は、複数の調整素子２の伝達特性をパラメータとする評価関数Ｆで表すことができる。電子回路１の性能が所定の仕様を満たすようにすることは、評価関数Ｆを最適にするパラメータ値を求めることと等価である。設定回路８は、この評価関数Ｆを用い、上記したように遺伝的アルゴリズムに従ってレジスタ５の値を変更する。
【０１４３】
電子回路１内の基本的回路３の調整は、第１実施例の場合と同様、図７および図１０に示すフローチャートに従って行われる。本実施例は、遺伝的アルゴリズムの染色体として、レジスタ５の値を直接用いることを大きな特徴とする。これにより、染色体の情報をレジスタ値に変換するための回路等が不要になる。ここにおけるＤ／Ａ変換回路４は、調整素子２の種類に応じて、調整信号電圧あるいは調整信号電流を出力する。
【０１４４】
また、本実施例は、遺伝的アルゴリズムの個体の評価関数Ｆとして、個体の染色体が表現するレジスタ値で電子回路１の動作を行なわせた結果アナライザ９で得られた特性が、理想的な特性にどのくらい近いかを表す関数を用いる。
【０１４５】
図７のステップＳ１では、遺伝的アルゴリズムの初期集団として、一様乱数を用いて個体を複数作成する。つまり、初期集団の各染色体の各遺伝子の値は、確率０．５で１の値を、確率０．５で０の値をとることを意味する。
【０１４６】
しかる後、各個体の表現するレジスタ値で電子回路１を動作させ、ステップＳ３におけるアナライザ９での解析結果を使用して、ステップＳ４において設定回路８で、上記評価関数により適応度を計算する。その後、順次に、ステップＳ２４で選択淘汰、ステップＳ２５で交叉、ステップＳ２６で突然変異の処理を行ない、次世代の個体の集団（解の候補の集団）を作り出す。
【０１４７】
ステップＳ４では、電子回路１の性能が所定の仕様を満たすかどうかが判断され、所定の仕様を満たしたときに、調整処理は終了する。また、一定世代数繰り返して調整処理をおこなっても、仕様を満たす染色体（レジスタ値）が得られない場合は、調整対象の基本的回路３ひいては電子回路１は不良品と判断され、ステップＳ８で不良品としての処理を行う。
【０１４８】
以上説明したように、本実施例では、電子回路１内の基本的回路３の回路素子に、伝達特性が可変である回路素子、すなわち調整素子２を複数使用し、それらの調整素子２の伝達特性を、回路全体の機能が好適となるように探索する。従って、電子回路製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差を吸収して、電子回路１が所定の仕様を満たす機能を有するように調整することででき、このことは、従来技術による場合より少ない設計労力で、従来技術による場合より高機能・高性能が得られることを意味する。
【０１４９】
なお、本実施例の変形例として、先の第１実施例におけると同様に、設定回路８やアナライザ９に相当する回路を電子回路１内に組み込んでもよい。
【０１５０】
上述の第１〜第４実施例では、レジスタ５の初期設定値の取り方、および初期設定値からレジスタ値を変更する方法については遺伝的アルゴリズムを用いた。しかしながら、遺伝的アルゴリズムにおける適応度、つまり、レジスタ設定値が理想的な解にどのくらい近いかを表す評価関数Ｆにおいて、局所的な最適解の個数が少ない場合（おおむね一桁の個数）には、焼きなまし法とよばれるアルゴリズムを遺伝的アルゴリズムの代わりに用いることができる。
【０１５１】
焼きなまし法の詳細は、例えば、JOHN WILEY & SONS が1989年に出版した、E. Aarts and J. Korst 著の「Simulated Annealing and Boltzmann Machines」を参照されたい。焼きなまし法は、山登り法の一種であり、温度と呼ばれる制御パラメータによって、局所的な最適解に探索が捕らわれないような工夫を加えたものである。
【０１５２】
次に述べる本発明の第５実施例の電子回路およびその調整方法では、図３３に示すように、先の第４実施例と同様の回路構成において、設定回路８で、この焼きなまし法にしたがってレジスタ５の値を変更する。本実施例では特に、焼きなまし法における解の候補として、レジスタ５の値を直接用いることを大きな特徴とする。このようにすれば、第１実施例と同様に、解候補の情報をレジスタ値に変換するための回路等を不要とすることができる。ここではまた、解候補が理想的な解にどのくらい近いかを表す評価関数Ｆを用意する。
【０１５３】
すなわち本実施例の方法では、電子回路１を動作させ、図３３に示すように、ステップＳ４１におけるアナライザ９での解析結果を使用して、ステップＳ４２において設定回路８で、上記評価関数Ｆにより解候補の評価関数値を計算する。その後、ステップＳ４４において、この評価関数値が、前ループにおける評価関数値と比較して値が改善されたか否かを判断する。
【０１５４】
そして、改善された場合は、その時点でのレジスタ値を次のレジスタ候補値とし、ステップＳ４７へ進んで、そのレジスタ候補値に対し、乱数等によりその候補値の一部を変化させる操作を施す。この操作は遷移と呼ばれ、遺伝的アルゴリズムにおける突然変異の操作に相当する。
【０１５５】
ステップＳ４４において、値が改善されなかった場合は、ステップＳ４５で、受容関数と呼ばれる、値域が０以上１以下である後述の関数の値を計算する。この関数値と０〜１の間で発生させた一様乱数の値とを比較して、乱数値の方が小さかった場合は、受容するものとして前述のステップＳ４７へ進む。この場合には、評価関数の改悪方向に、探索が一時的に行われることになる。受容関数値より乱数値の方が大きかった場合は、ステップＳ４６でレジスタ候補値を前ループにおけるレジスタ値に戻した後、ステップＳ４７へ進む。
【０１５６】
受容関数は、以下の式で記述される。
ｅｘｐ（−（Ｆ（ｋ）−Ｆ（ｋ−１））／Ｔ（ｋ））
ここに、Ｆ（ｋ−１）は前ループにおける評価関数値、Ｆ（ｋ）は現ループにおける評価関数値である。また、Ｔ（ｋ）は温度と呼ばれるパラメータであり、温度が高いほど受容関数値が１に近づく。つまり、温度が高いほど、探索が評価関数の改悪方向に進むことになる。これは、探索が局所的な最適解に捕われることを避ける目的で行われる。よって、探索の初期の段階では温度を高く設定し、探索が進むにつれて温度を徐々に低くしていくことにより、最終的に真の最適解にたどりつくことが期待される。かかる操作が、焼きなまし、またはアニーリングと呼ばれている。
【０１５７】
焼きなまし法は、電子回路１の性能と調整素子２との関係が比較的単純で、電子回路１の評価関数Ｆが多数の局所最適解をもたない場合には、遺伝的アルゴリズムと比較して効率的な探索を行うことができる。しかしながら、評価関数Ｆが多数の局所最適解をもつ場合には、温度を非常にゆっくりと下げる必要があり、現実的な時間では所定の仕様を満たす解を発見することができない。その場合には、設定回路８で、遺伝的アルゴリズムを用いる必要がある。
【０１５８】
その後はステップＳ４８で、レジスタ候補値をレジスタ値とするようにレジスタ値を変更し、評価関数値が高く満足な解が得られる（電子回路１の特性が所定の仕様を満たす）まで上述の操作を繰り返すことにより、電子回路１の調整を行う。
【０１５９】
設定値の取り得る値の組み合わせをすべて探索した場合、あるいは一定回数、または一定時間繰り返して処理をおこなっても最適解が得られない場合は、調整対象の電子回路１は不良品と判断され、不良品としての処理を行う。
【０１６０】
上記の焼きなまし法により、電子回路１の評価関数Ｆが少数の局所最適解しか持たない場合に、回路素子等のばらつきによる電子回路の機能・性能の低下を改善することができる。
【０１６１】
図３４は、本発明の電子回路の第６実施例としてのアレイ型アナログデジタル（Ａ／Ｄ）変換回路の一構成例を示す。図３４中、１Ｃは電子回路としてのアレイ型Ａ／Ｄ変換回路を示しており、このＡ／Ｄ変換回路１Ｃは、調整対象となる基本的回路として、アレイ型Ａ／Ｄ変換回路本体３Ｃおよびサンプリングパルス発生回路３Ｓを具えている。なお、図３４中、図３に示すと同様の部分はそれと同一の符号を付している。
【０１６２】
アレイ型Ａ／Ｄ変換回路本体３Ｃは、複数のＡ／Ｄ変換器を並列に動作させることでＡ／Ｄ変換を高速に行うことができるものであり、その一構成例を図３５に示す。ここで、ＡＭ２はバッファ回路、ＳＨ１〜ＳＨｎはｎ個の同等に構成されたサンプルホールド回路、ＡＤＣ１〜ＡＤＣｎはｎ個の同等に構成されたＡ／Ｄ変換器、ＭＰ１はマルチプレクサ回路、φ１〜φｎはＨレベルおよびＬレベルの２値を持つサンプリングパルスを示す。
【０１６３】
このアレイ型Ａ／Ｄ変換回路本体３Ｃにおいて入力端子６に入力されたアナログ信号は、バッファ回路ＡＭ２を経て、ｎ個のサンプルホールド回路ＳＨ１〜ＳＨｎに並列に入力される。サンプルホールド回路ＳＨ１はサンプリングパルスφ１の立ち下がり（ＨレベルからＬレベルへの遷移）の瞬間における入力された信号の値を保持して出力する。サンプルホールド回路ＳＨ２はサンプリングパルスφ２の立ち下がりの瞬間における入力信号の値を保持して出力する。サンプルホールド回路ＳＨ３〜ＳＨｎも各々のサンプリングパルスφ３〜φｎに基づいて同様の動作をする。Ａ／Ｄ変換器ＡＤＣ１〜ＡＤＣｎは、それぞれ入力されたアナログ信号をデジタル信号に変換して出力する。マルチプレクサＭＰ１は、ｎ個の並列の入力信号を１つに合成して出力する。
【０１６４】
かかる構成を用いると、一個のＡ／Ｄ変換器ＡＤＣで得られる変換速度のｎ倍の変換速度が得られる。しかしながら、最高の変換精度を得るためには、サンプルホールド回路ＳＨ１〜ＳＨｎの特性がすべて等しく、かつ、サンプリングパルスφ１〜φｎの位相差、すなわち、φ１とφ２の位相差、φ２とφ３の位相差、以下同様にして、φｎ−１とφｎの位相差、φｎとφ１の位相差のすべてが等しいことが理想である。
【０１６５】
上記のアレイ型Ａ／Ｄ変換回路１Ｃに用いられるサンプリングパルス発生回路３Ｓの一構成例を図３６に示す。なお、ここでは便宜上ｎ＝４の場合について説明する。図３６中、２Ａ１７は遅延特性が可変である差動増幅器、φ１〜φ４は出力されるサンプリングパルス、ＰＬはＰＬＬ制御回路、Ｔ２８は同期信号の入力端子、Ｗ７は周波数制御信号で、すべての差動増幅器２Ａ１７に制御信号として入力される。
【０１６６】
ＰＬＬ制御回路ＰＬは、分周回路ＰＬ１、位相比較回路ＰＬ２、ループフィルタ（積分器）ＰＬ３からなり、サンプリングパルスφ１〜φ４をＴ２８からの同期信号に同期させるためのものである。分周回路ＰＬ１は、サンプリングパルスφ１の周波数を分周する。この分周比は同期信号とサンプリングパルスの周波数の比に等しい。位相比較回路ＰＬ２は、サンプリングパルスφ１と同期信号との位相のずれを検出し、差動増幅器２Ａ１７によるループ発振器の周波数を制御するための信号を発生する。ループフィルタＰＬ３は、積分処理により、直流電圧成分である安定した周波数制御信号を出力する。
【０１６７】
差動増幅器２Ａ１７はループ状に接続され、ループ型発振器を構成する。差動増幅器２Ａ１７がすべて同じ特性であるときは、φ１〜φ４の位相は、３６０度／４＝９０度ずつ異なったものとなる。
【０１６８】
アレイ型Ａ／Ｄ変換回路本体３Ｃにおける入力信号のサンプリングのタイミングを所定のタイミングとするためには、サンプリングパルス発生回路３Ｓの調整を行って、サンプリングパルスφ１〜φｎ（図示例ではφ１〜φ４）の位相を調整する必要がある。ところで、Ａ／Ｄ変換器ＡＤＣ１〜ＡＤＣｎの製造誤差等により、サンプリングパルスと実際のサンプリング動作との時間差は一様でない。そのため、サンプリングパルス発生回路３Ｓの特性をアレイ型Ａ／Ｄ変換回路本体３Ｃの特性に合わせて調整する必要があり、具体的には、個々の差動増幅器２Ａ１７における遅延量を調整する。
【０１６９】
差動増幅器２Ａ１７の一構成例を図３７に示す。Ｔｒ１３およびＴｒ１４はＭＯＳＦＥＴで、ゲートに入力される信号−ＩＮおよび＋ＩＮを増幅して、ドレインに信号＋ＯＵＴおよび−ＯＵＴを出力する。Ｔｒ１５およびＴｒ１６はＭＯＳＦＥＴで、ソースが電源ラインＶＤＤに接続し、ゲートにバイアス電圧ＶBIAS-Pが接続される。Ｔｒ１7 はＭＯＳＦＥＴで、ソースが電源ラインＶSSに接続し、ゲートにバイアス電圧ＶBIAS-Nが接続され、ドレインよりバイアス電流をＴｒ１３およびＴｒ１４に出力する。コンデンサＣおよび可変容量ダイオードＤは、＋ＯＵＴおよび−ＯＵＴの間に直列に接続され、可変容量ダイオードＤは、逆バイアス電圧に応じてその静電容量値が変化する。
【０１７０】
外部のＤ／Ａ変換器４からの制御信号電圧Ｗ８と、ＰＬＬ制御回路ＰＬからの周波数制御信号Ｗ７とは、抵抗Ｒ３および抵抗Ｒ４により合成されて、可変容量ダイオードＤの逆バイアス電圧を変化させ、その可変容量ダイオードＤの静電容量値を変化させる。これにより、＋ＯＵＴおよび−ＯＵＴの信号の遅延量が変化するので、レジスタ５の設定値に応じて差動増幅器２Ａ１７での信号遅延量を変化させることができる。
【０１７１】
かかるアレイ型Ａ／Ｄ変換回路１Ｃの調整のための、本発明の調整方法の第６実施例について説明する。この実施例の方法も、基本的には先の第１実施例の調整方法と同様である。
【０１７２】
アレイ型Ａ／Ｄ変換回路１Ｃひいてはその回路内のアレイ型Ａ／Ｄ変換回路本体３Ｃおよびサンプリングパルス発生回路３Ｓが製造された後、検査工程で、図３４に示すように、設定回路８、アナライザ９およびテスト信号発生装置１０が上記の回路３Ｃおよび３Ｓに接続され、テスト信号発生装置１０は、テスト信号を入力端子６に入力する。テスト信号は、例えば、同期信号に同期したなるべく歪みの少ない正弦波とする。
【０１７３】
サンプリングのタイミングが所定のタイミングからずれている場合、出力端子７からの出力はテスト信号から予想される値からずれたものとなる。そこで、設定回路８は、アナライザ９が出力する、出力信号の予想される値に対するデータのずれの大きさを評価関数で用いればよい。例えば出力信号の予想される値が２進標記で１０１０１１０１００であり、実際の出力信号が１０１０１１１００１の場合、データのずれの大きさは、次式で表される。
｜１０１０１１０１００−１０１０１１１００１｜＝１０１（二進数）
＝５    （十進数）
【０１７４】
本実施例の方法では、上記の如きデータのずれの大きさを評価関数に用いることで調整を実行する。設定回路８は、第１実施例の方法の場合と同様の処理手順に従って、差動増幅器２Ａ１７の調整値（Ｄの静電容量値）の設定を行う。
【０１７５】
すなわち、本実施例では、容量が可変である回路素子（可変容量ダイオード）Ｄを使用し、差動増幅器２Ａ１７での信号遅延量（回路素子Ｄの静電容量値）を回路全体の機能が好適となるように探索する。従って、本実施例によれば、アレイ型Ａ／Ｄ変換回路本体３Ｃおよびサンプリングパルス発生回路３Ｓの製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路素子の特性の誤差を吸収して、アレイ型Ａ／Ｄ変換回路本体３Ｃおよびサンプリングパルス発生回路３Ｓひいてはアレイ型Ａ／Ｄ変換回路１Ｃが所定の仕様を満たす機能を有するように調整することができる。
【０１７６】
上記のように本発明は、直接的な調整対象の回路（サンプリングパルス発生回路１Ｓ）を、その回路と共働して基本的回路を構成する他の回路（アレイ型Ａ／Ｄ変換回路本体３Ｃ）の特性を補償するように調整する場合にも有効である。
【０１７７】
図３８は、本発明の電子回路の第７実施例としての、データ伝送線路上にバッファを具えた回路（以下、「データ伝送回路」という）の一構成例を示す。ここで、データ伝送線路とは、主にデジタルデータを伝送するための線路をいい、データ伝送線路は、プリント基板配線、コネクタ部分、ケーブル、ＩＣ内部の配線等の複合であって複数の部分で構成されることが多い。かかるデータ伝送線路において、線路の特性インピーダンスが複数の部分で異なっていると、特性インピーダンスの変化する箇所で伝送する信号の反射を生じ、信号の波形に歪が生じ、デジタルデータの伝送誤りが生じることがある。そこで、本実施例では、歪を減らすためのコンデンサーを複数附加するとともに、それらのコンデンサーの静電容量値を、歪が最小になるように調整する。なお、図３８中、図３に示すと同様の部分はそれと同一の符号にて示す。
【０１７８】
図３８中、１Ｔはデータ伝送回路、３Ｔは基本的回路としての調整対象のデータ伝送回路本体、Ｐ５〜Ｐ８は伝送線路、ＡＭ３，ＡＭ４はバッファである。伝送線路Ｐ５〜Ｐ８はそれぞれ特性インピーダンスが異なっている。データ伝送回路本体３Ｔにおいて、Ｃ１４〜Ｃ１７は静電容量を変化させ得る可変容量素子であり、伝送線路に適宜接続されている。可変容量素子Ｃ１４〜Ｃ１７は、図３８中点線で示す制御信号によって各々パラメータを調整される。本実施例では、この調整箇所は４カ所である。従って、制御信号を発生させるＤ／Ａ変換器４およびレジスタ５は、４組用いられている。
【０１７９】
また図３８中、６，７はそれぞれ、入力信号端子および出力信号端子を示し、設定回路８およびアナライザ９は外部装置となっている。
【０１８０】
ここで、バッファＡＭ３は、入力信号端子６からの入力信号を伝送線路に送り出すための送信バッファとして機能し、バッファＡＭ４は、伝送線路からのデータ（信号）を出力信号端子７に出力するための受信バッファとして機能する。可変容量素子Ｃ１４〜Ｃ１７は、例えば第２実施例の場合と同様にして構成することができる。
【０１８１】
かかるデータ伝送回路本体３Ｔにおいては、１つの可変容量素子の調整値（静電容量）を変えると、ほかの可変容量素子の最適な調整値も変わってしまう。このため、伝送回路本体３Ｔを、その特性が所定の仕様（伝送誤りが最小である状態）を満たすような好適な状態に調整しようとすると、調整箇所Ｃ１４〜Ｃ１７を総合的に調整する必要がある。
【０１８２】
次に、上記データ伝送回路１Ｔの調整のための、本発明の調整方法の第７実施例について説明する。この実施例の方法も、基本的には先の第１実施例の調整方法と同様であり、この調整方法により、可変容量素子Ｃ１４〜Ｃ１７は、伝送線路Ｐ５〜Ｐ８を伝搬する信号の波形歪みが最小となるように調整される。
【０１８３】
上記実施例のデータ伝送回路１Ｔが製造された後、検査工程で、図３８に示すように、設定回路８、アナライザ９およびテスト信号発生装置１０がそのデータ伝送回路１Ｔに接続され、テスト信号発生装置１０は、伝送回路１Ｔの入力端子６にテスト信号を入力する。ここにおける評価関数は、例えば、データ伝送の誤り率を用い、理想的なデータ伝送の誤り率を０として評価する。設定回路８は、第１実施例の調整方法の場合と同様の処理手順に従って、データ伝送回路本体３Ｔの可変容量素子Ｃ１４〜Ｃ１７の調整値の設定を行う。
【０１８４】
本実施例では、データ伝送回路１Ｔの回路素子にその伝達特性、容量が可変である回路素子（調整素子）Ｃ１４〜Ｃ１７を使用し、その調整素子の特性を回路全体の機能が好適となるように探索する。従って、本実施例によれば、データ伝送回路１Ｔの製造工程におけるプロセスの不均一、部材の品質の不均一、設計上の誤差等に起因する回路構成素子の特性の誤差を吸収して、データ伝送回路１Ｔを、所定の仕様を満たす（データ伝送の誤り率が最小である）ように調整することができる。
【０１８５】
本実施例においては、伝送線路の数を４本としたが、本発明においては、いうまでもなく、異なるインピーダンスの伝送線路の数を問わない。なお、互いに隣接する可変容量素子の間隔は、取り扱うデータの最高ビットレート（周波数）に対応する波長の１／４より小さくなるようにすると効果的である。また、可変容量素子Ｃ１４〜Ｃ１７の他に、バッファＡＭ３，ＡＭ４の特性を調整すると、さらに効果的である。
【０１８６】
本発明においては、電子回路を動作させる条件が複数であってその条件毎に電子回路の最適な調整結果が異なる場合に、各調整素子に対しレジスタ５を複数組用意して、条件毎にレジスタ５を切り替える方法も可能である。
【０１８７】
また、電子回路の動作特性はその回路の温度により変化する場合があるので、最適な調整結果も温度とともに変わってしまう場合がある。さらに、電子回路の仕様（例えばフィルタ回路の中心周波数）を当初のものから変えた特性が必要になる場合がある。
【０１８８】
図３９は、条件毎にレジスタ５を切り替える場合の一構成例を示す。ここでは条件の数をｋとする。ＳＥＬは、条件に応じて対応するレジスタ５を切り替える選択器、５−１〜５−ｋは、ｋ個のレジスタ５である。ここで便宜上５−ｉにおけるｉをレジスタ番号と呼ぶ
【０１８９】
かかる構成を用いた場合の調整方法は、例えば次のようにすることができる。電子回路の温度が変化してもその回路の特性が一定となるようにしたい場合、温度とレジスタ番号とを対応させておき、検査工程で、それぞれのレジスタ番号に対応する温度で本発明の方法による調整を行い、調整結果をレジスタ５−１〜５−ｋに記憶させておく。そして電子回路を使用する際には、選択器ＳＥＬにより回路の温度を検出して対応するレジスタ番号を選択するようにする。
【０１９０】
なお、上記の調整方法において、いくつかのレジスタ番号に対応する温度での調整を省略することも可能であり、その場合には、他の調整されたレジスタ値から補間により推定されるレジスタ値を当該レジスタに記憶させておけばよい。補間の方法としては、直線近似、スプライン関数などを使うことが出来る。
【０１９１】
電子回路の特性を複数の仕様条件に対応させて切り替えることも可能である。この場合には、仕様条件とレジスタ番号とを対応させておき、検査工程で、それぞれのレジスタ番号に対応する仕様条件で本発明の方法による調整を行い、調整結果をレジスタ５−１〜５−ｋに記憶させておく。そして電子回路を使用する際には、選択器ＳＥＬにより仕様条件に対応するレジスタ番号を選択するようにする。
【０１９２】
なお、上記の調整方法においても同様に、いくつかのレジスタ番号に対応する仕様条件での調整を省略することも可能であり、他の調整されたレジスタの値から補間により推定されるレジスタ値を当該レジスタに記憶させておけばよい。
【０１９３】
この発明の電子回路における調整素子２は、図４０に示すように構成することも可能である。この場合には、Ｄ／Ａ変換器４は省略でき、レジスタ５のレジスタ値によって直接、調整素子２のパタメータを設定することができる。
【０１９４】
図４０は、調整素子２を、異なる特性を持つ素子をスイッチで切り替えて合成する場合の一構成例を示すものであり、図４０中、Ｃ２１〜Ｃ２５はそれぞれ異なる静電容量値を持つコンデンサ、Ｓｗ２１〜Ｓｗ２５はレジスタ５のレジスタ値に対応してオンオフするスイッチである。ここでは、５個のコンデンサの各々とそれに対応するスイッチとが直列に接続され、それらの直列回路が互いに並列に接続されており、コンデンサＣ２１の静電容量値を基準値ＣＵとして、他のコンデンサは２進の重み付けがなされ、コンデンサＣ２２の静電容量値は２ＣＵ、コンデンサＣ２３の静電容量値は４ＣＵ、コンデンサＣ２４の静電容量値は８ＣＵ、コンデンサＣ２５の静電容量値は１６ＣＵとされている。
【０１９５】
スイッチＳｗ２１〜Ｓｗ２５は、レジスタ５の対応するビットが１であるときはオンの状態となり、該ビットが０であるときはオフの状態となる。この回路の合成静電容量は、レジスタ５のレジスタ値に対応するスイッチＳｗ２１〜Ｓｗ２５のオンオフにより、０ＣＵ〜３１ＣＵの間で変化させることができる。
【０１９６】
この構成例は、調整素子２に対応するレジスタ５が５ビットのものである場合の例であるが、調整素子２は、ビット数に関わらず、ビット数と同じ数のコンデンサとスイッチを用いることで同様に構成することができる。
【０１９７】
また、コンデンサの代わりに他の素子、例えば、抵抗器、コイル、Ｇｍアンプ等をスイッチと直列に接続しても同様に構成可能であり、その場合には、それぞれ、抵抗値、インダクタンス値、伝達コンダクタンス値を変化させることができる。
【０１９８】
この一方、この発明の電子回路におけるレジスタ５は、図４１に示すように構成することも可能である。この場合には、レジスタ５のアナログ制御信号値によって直接、調整素子２のパタメータを設定することができる。すなわち、素子パラメータを制御する制御信号を保持する保持回路によって、制御信号としてアナログ値を保持する構成である。
【０１９９】
図４１中、Ｆｅｃは強誘電体を用いた電荷記憶素子であり、この電荷記憶素子Ｆｅｃは、外部からの電流により、蓄積する電荷を増減することができる。この電荷記憶素子Ｆｅｃにおいては、蓄積した電荷に応じて電圧が両端に発生する。そしてその蓄積した電荷は、外部から電流を意図的に流さない限り一定に保たれて、長期間（概ね１年〜１０年以上）保持される。これにより電荷記憶素子Ｆｅｃは、一定のアナログ電圧を保持することができる。
【０２００】
また図４１中、ＣＳは電荷記憶素子Ｆｅｃの書き込み制御回路、Ｗ９はＦｅｃの書き込み電流、Ｔｒ１８はＭＯＳＦＥＴである。Ｔｒ１８のドレインは電源ラインＶDDに、ゲートはＦｅｃと書き込み制御回路ＣＳとに、ソースは抵抗Ｒと書き込み制御回路ＣＳとに、それぞれ接続されている。電荷記憶素子Ｆｅｃの電圧はＴｒ１８のゲートに入力され、ゲートの入力電圧に対応した電圧がＴｒ１８のソースに発生し、調整素子への制御信号電圧Ｗ１０がそこから出力される。
【０２０１】
図４１中、Ｗ１１は設定回路８から出力される設定値であり、この設定値Ｗ１１はＤ／Ａ変換器ＤＡＣによりアナログ信号Ｗ１２に変換されて、書き込み制御回路ＣＳに入力される。電荷記憶素子Ｆｅｃに設定値を書き込む際には、書き込み制御回路ＣＳにより、制御信号電圧Ｗ１０の電圧値と設定値のアナログ信号Ｗ１２の電圧値とが等しくなるように書き込み電流Ｗ９を出力して、電荷記憶素子Ｆｅｃの蓄積電荷の量を調整する。
【０２０２】
電荷記憶素子Ｆｅｃへの書き込み時以外は、常に電荷記憶素子Ｆｅｃに接続される回路に流れる電流が極めて小さい必要があり、書き込み電流Ｗ９の電流値が０となるようにされている。
【０２０３】
この構成例によれば、レジスタ５はアナログ値の制御信号を記憶する記憶回路として機能するので、本発明の電子回路１においてＤ／Ａ変換器４を省略することができ、また、レジスタ５を小型化することもできる。
【０２０４】
本発明は、いうまでもなく、電子回路を用いる装置の全体、一部、あるいは複数の部分の何れにもに適応可能であり、電子回路の規模を問わない。
【０２０５】
また、本発明の方法による調整は、Ｄ／Ａ変換器４が、出力電圧／出力電流の精度が低く、単調性が保証されないものであっても、ほとんど支障がない。それゆえ、本発明で用いるＤ／Ａ変換器４は、半導体基板上で従来よりも小さい面積で作製することができる。
【０２０６】
以上、図示例に基づき説明したが、この発明は上述の例に限定されるものでなく、特許請求の範囲の記載の範囲内で当業者が容易に改変し得る他の構成をも含むものである。
【図面の簡単な説明】
【０２０７】
【図１】本発明の電子回路および本発明の電子回路の調整方法を示す概念図である。
【図２】従来技術の問題点を示す説明図である。
【図３】本発明の電子回路の第１実施例を例示する構成図である。
【図４】上記実施例の電子回路に用いるフィルタ回路を示す構成図である。
【図５】上記フィルタ回路に用いるＧｍアンプを例示する構成図である。
【図６】上記実施例の電子回路に用いるＤ／Ａ変換回路を例示する構成図である。
【図７】本発明の電子回路の調整方法の第１実施例の処理手順の概略を示すフローチャートである。
【図８】一般的な遺伝的アルゴリズムの手順の概略を示すフローチャートである。
【図９】遺伝的アルゴリズムで用いる染色体を例示する説明図である。
【図１０】上記実施例の方法における遺伝的アルゴリズムを用いた処理手順を示すフローチャートである。
【図１１】上記実施例の方法における遺伝的アルゴリズムで用いる染色体とそこから定まるレジスタ値およびバイアス電流値とを示す説明図である。
【図１２】上記実施例の方法における遺伝的アルゴリズムで行う選択淘汰処理の手順を示すフローチャートである。
【図１３】上記実施例の方法における遺伝的アルゴリズムで行う交叉処理の手順を示す説明図である。
【図１４】上記実施例の方法における遺伝的アルゴリズムで行う突然変異処理の手順を示す説明図である。
【図１５】上記実施例の方法による上記実施例の電子回路の調整実験の結果を示す特性図である。
【図１６】上記実験中の評価関数値と世代数との関係を示す特性図である。
【図１７】上記実施例の電子回路の一変形例を示す構成図である。
【図１８】本発明の電子回路およびその調整方法の第２実施例を例示する説明図である。
【図１９】上記実施例の電子回路に用いるＤ／Ａ変換回路を例示する構成図である。
【図２０】上記実施例の電子回路に用いる混合回路を例示する構成図である。
【図２１】上記実施例の電子回路に用いる分配・移相回路を例示する構成図である。
【図２２】上記分配・移相回路の具体的構成を例示する構成図である。
【図２３】上記実施例の電子回路に用いる他の分配・移相回路を例示する構成図である。
【図２４】上記他の分配・移相回路の具体的構成を例示する構成図である。
【図２５】本発明の電子回路およびその調整方法の第３実施例を例示する説明図である。
【図２６】本発明の電子回路およびその調整方法の第４実施例を例示する説明図である。
【図２７】上記実施例の電子回路に用いるＧｍアンプの一例を示す構成図である。
【図２８】上記実施例の電子回路に用いるＧｍアンプのさらに他の例を示す構成図である。
【図２９】上記実施例の電子回路に用いる調整素子の二つの例を示す構成図である。
【図３０】上記実施例の電子回路に用いる調整素子のさらに他の例を示す構成図である。
【図３１】上記実施例の電子回路に用いる調整素子のさらに他の例を示す構成図である。
【図３２】図３１に示す調整素子の特性を示す説明図である。
【図３３】本発明の電子回路およびその調整方法の第５実施例における焼きなまし方を用いた処理手順を示すフローチャートである。
【図３４】本発明の電子回路およびその調整方法の第６実施例を例示する説明図である。
【図３５】上記実施例の電子回路に用いるアレイ型Ａ／Ｄ変換回路本体を例示する構成図である。
【図３６】上記実施例の電子回路に用いるサンプリングパルス発生回路を例示する構成図である。
【図３７】上記サンプリングパルス発生回路に用いる差動増幅器を例示する構成図である。
【図３８】本発明の電子回路およびその調整方法の第７実施例を例示する説明図である。
【図３９】本発明の電子回路およびその調整方法で用い得るレジスタの他の構成を示す説明図である。
【図４０】本発明の電子回路およびその調整方法で用い得る調整素子の他の構成を示す説明図である。
【図４１】本発明の電子回路およびその調整方法で用い得る調整素子のさらに他の構成を示す説明図である。
【符号の説明】
【０２０８】
１  電子回路
２  調整素子
３  基本的回路
４  Ｄ／Ａ変換回路
５  保持回路
６  入力端子
７  出力端子
８  設定回路
９  アナライザ
１０  テスト信号発生回路
【図１】
2005175448.tif 000004
【図２】
2005175448.tif 000005
【図３】
2005175448.tif 000006
【図４】
2005175448.tif 000007
【図５】
2005175448.tif 000008
【図６】
2005175448.tif 000009
【図７】
2005175448.tif 000010
【図８】
2005175448.tif 000011
【図９】
2005175448.tif 000012
【図１０】
2005175448.tif 000013
【図１１】
2005175448.tif 000014
【図１２】
2005175448.tif 000015
【図１３】
2005175448.tif 000016
【図１４】
2005175448.tif 000017
【図１５】
2005175448.tif 000018
【図１６】
2005175448.tif 000019
【図１７】
2005175448.tif 000020
【図１８】
2005175448.tif 000021
【図１９】
2005175448.tif 000022
【図２０】
2005175448.tif 000023
【図２１】
2005175448.tif 000024
【図２２】
2005175448.tif 000025
【図２３】
2005175448.tif 000026
【図２４】
2005175448.tif 000027
【図２５】
2005175448.tif 000028
【図２６】
2005175448.tif 000029
【図２７】
2005175448.tif 000030
【図２８】
2005175448.tif 000031
【図２９】
2005175448.tif 000032
【図３０】
2005175448.tif 000033
【図３１】
2005175448.tif 000034
【図３２】
2005175448.tif 000035
【図３３】
2005175448.tif 000036
【図３４】
2005175448.tif 000037
【図３５】
2005175448.tif 000038
【図３６】
2005175448.tif 000039
【図３７】
2005175448.tif 000040
【図３８】
2005175448.tif 000041
【図３９】
2005175448.tif 000042
【図４０】
2005175448.tif 000043
【図４１】
2005175448.tif 000044