(57)【要約】【課題】３レベルインバータなどで、その構成素子耐圧を超えるサージ電圧を抑制し、素子破壊を未然に防止する。【解決手段】直流電源Ｅｐ，Ｅｎの直列回路にスイッチング素子Ｑ１〜Ｑ４の直列回路を接続し、直流電源Ｅｐ，Ｅｎの接続点とＱ１，Ｑ２の接続点との間にはダイオードＣＤ１を、直流電源Ｅｐ，Ｅｎの接続点とＱ３，Ｑの接続点との間にはダイオードＣＤ２をそれぞれ接続するとともに、スイッチング素子Ｑ１〜Ｑ４とダイオードＣＤ１，ＣＤ２にはそれぞれスナバ回路Ｓｎｂを接続し、例えばスナバ回路Ｓｎｂ（Ｑ２），（Ｑ３）のスナバコンデンサ容量を、スナバ回路Ｓｎｂ（ＣＤ１），（ＣＤ２）のそれよりも大きくする（Ｃｄｓ＋Ｃｄ２，Ｃｄ３）ことで、スイッチング素子ＱとダイオードＣＤの電圧上昇率に差を与え、サージ電圧を抑制し素子破壊を防ぐ。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１，第２の直流電源を直列に接続し、この直列接続された前記直流電源の正極と負極間に第１，第２，第３，第４のスイッチング素子を直列に接続するとともに、前記第１と第２のスイッチング素子の接続点と前記第１と第２の直流電源の接続点との間には第１のダイオードを接続し、前記第３と第４スイッチング素子の接続点と前記第１と第２の直流電源の接続点との間には第２のダイオードを接続した３レベルインバータにおいて、
前記第２，第３のスイッチング素子の電圧上昇率を、前記第１，第２のダイオードの電圧上昇率より小さくするか、または、前記第１，第２のダイオードの電圧上昇率を、前記第２，第３のスイッチング素子の電圧上昇率よりも小さくし、前記第２または第３のスイッチング素子の電圧上昇率と、前記第１または第２のダイオードの電圧上昇率との差を、電圧が上昇する一定の過渡期間中に、正または負の状態に一定に保つ手段を設けたことを特徴とする３レベルインバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電力変換装置、特に３つの異なる電圧を出力することができる３レベルインバータに関する。
【背景技術】
【０００２】
図４に、ＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）を用い、互いに異なる３レベルの電圧を出力する３レベルインバータの一般的な例を示す。
同図において、Ｓ１，Ｓ２，Ｓ３は直流電源または直流電圧Ｅｐ，Ｅｎに並列に接続される回路で、そのうちの１つであるＳ１が、ＩＧＢＴＱ１〜Ｑ４の直列回路にクランプダイオードＣＤ１，ＣＤ２の直列回路を並列に接続したものとして示されている。Ｓ２，Ｓ３もＳ１と同様に構成されることは言うまでもない。
【０００３】
このような３レベルインバータは、図５（ａ）〜（ｃ）のように動作し、各相ごとにＰ，Ｃ，Ｎの３つの異なるレベルの電圧を出力することができる。また、図５（ａ）〜（ｃ）は負荷電流の流れる方向により、図５（ａ１）〜（ｃ２）の６つの状態に細分化される。
図５のように出力パターンを変化させるには、ＩＧＢＴをオンまたはオフさせる必要があるが、その際に配線に寄生するインダクタンス（Ｌｍ）の影響により、サージ電圧が発生する。このため、ＩＧＢＴやクランプダイオードに素子定格を超える電圧が印加されるのを抑制し、素子破壊を未然に防止するために、例えば非特許文献１や特許文献１，２に開示されている、図６（ａ），（ｂ）のようなスナバ回路を用いてサージ電圧を抑制し、ＩＧＢＴやクランプダイオードの破壊を防止するのが一般的である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、図６（ａ）のようにコンデンサＣｓ、ダイオードＤｓおよび放電回路Ｓｒからなるスナバ回路Ｓｎｂ１をＩＧＢＴＱの両端に接続した場合、ＩＧＢＴがターンオフするときの電圧ＶＣＥの波形は図７（ａ）のようになる。なお、この図７（ａ）で直流電源Ｅｐ，Ｅｎに到達するまでの電圧上昇率ｄｖ／ｄｔは、素子の特性に依存する。
また、図６（ｂ）のようなスナバ回路Ｓｎｂ２の場合は、図６（ａ）のものと比べて電圧上昇率ｄｖ／ｄｔが緩やかになり、さらに点線で囲む部分のダイオードＤｓの逆回復動作を緩和できるという利点がある。
【０００５】
しかしながら、非特許文献１および特許文献１，２に示されるようなスナバ回路を３レベルインバータに適用した場合、その回路は図８のように構成されるが、このような回路では次のような問題が発生する。
例えば図８の回路で、図９のように変化するときの動作は、
（ｂ２）の状態→ＩＧＢＴＱ２ターンオフ（ｂｃ２）→ＩＧＢＴＱ４ターンオン（ｃ２）
となり、（ｂｃ２）期間ではＩＧＢＴＱ２にターンオフ信号が入っても同じ状態を継続する。
【０００６】
次に、ＩＧＢＴＱ４がターンオンして電圧が下降したときに、ＩＧＢＴＱ２の電圧が上昇してオフすると同時に、クランプダイオードＣＤ２の電圧がオフ（逆回復）する（図１０のＱ２ＶＣＥ波形参照）。ここで、ＩＧＢＴＱ３はオン状態を継続しているため、クランプダイオードＣＤ１には次の（１）式のような電圧が印加される。
ＶＣＥ（Ｑ２）＋ＶＣＥ（Ｑ３）＝ＶＡＫ（ＣＤ１）＋ＶＡＫ（ＣＤ２）…（１）
ここで、ＩＧＢＴＱ３はオン状態であるため、ＶＣＥ（Ｑ３）≒０とすると、
ＶＣＥ（Ｑ２）＝ＶＡＫ（ＣＤ１）＋ＶＡＫ（ＣＤ２）…（２）
∴ＶＡＫ（ＣＤ１）＝ＶＣＥ（Ｑ２）−ＶＡＫ（ＣＤ２）…（３）
となる。
【０００７】
したがって、クランプダイオードＣＤ１には、
ＶＣＥ（Ｑ２）＞ＶＡＫ（ＣＤ２）…（４）ならば逆電圧（図１０Ｃ２１，Ｃ２３期間）
ＶＣＥ（Ｑ２）＜ＶＡＫ（ＣＤ２）…（５）ならば順電圧（図１０Ｃ２２期間）
のような電圧が印加される。過渡期間でこの関係が変化すると、図１０に示す期間Ｃ２２が短くなって、クランプダイオードＣＤ１が微小オン逆回復動作となり、サージ電圧ΔＶｓｐが発生する（この点について必要ならば、「富士時報」Ｖｏｌ．７４，Ｎｏ．２，２００１，ｐ１４９“過渡オン状態からのダイオード逆回復現象の解析”の項を参照されたい）。
【０００８】
クランプダイオードＣＤ１にサージ電圧ΔＶｓｐが発生すると、ＩＧＢＴＱ２には下記（６）式に示すような電圧が印加されることになる。すなわち、
ＶＣＥ（Ｑ２）＋ＶＣＥ（Ｑ３）＋ＶＣＥ（Ｑ４）＝ＶＡＫ（ＣＤ１）＋Ｅｎ
であり、ＶＣＥ（Ｑ３），ＶＣＥ（Ｑ４）はオン状態であるため、ＶＣＥ（Ｑ３），ＶＣＥ（Ｑ４）≒０とすると、次式のようになる。
ＶＣＥ（Ｑ２）＝ＶＡＫ（ＣＤ１）＋Ｅｎ
＝ΔＶｓｐ＋Ｅｎ…（６）
したがって、ＩＧＢＴＱ２にはクランプダイオードＣＤ１のサージ電圧ΔＶｓｐと直流電圧Ｅｎとの和が印加されることになり、その耐圧レベルを超えるおそれがある。また、このサージ電圧ΔＶｓｐは非常に急峻で、スナバ回路では、スナバ回路自身の配線インダクタンス等の影響により、十分に抑制できないおそれがある。
【０００９】
また、電圧上昇率ｄｖ／ｄｔはＩＧＢＴのゲート抵抗を大きくしたり、過渡状態で抵抗を切り換える手段などでゲート電荷を緩やかに放電させることで、電圧上昇率ｄｖ／ｄｔを緩和させる方法が、例えば特許文献４に開示されている。しかし、上記のようなモードでは、ＩＧＢＴＱ２はＩＧＢＴＱ４がターンオンしたときに電圧が上昇する、つまり、ゲート電荷を放電した後であるため、上記のような手段を適用することができない。また、ＩＧＢＴＱ２の電圧上昇率ｄｖ／ｄｔ、およびクランプダイオードＣＤ２の逆回復動作に対する電圧上昇率ｄｖ／ｄｔは、ＩＧＢＴＱ４のターンオン動作に依存するが、これを緩和させる手段としてＩＧＢＴＱ４のターンオン動作を遅らせれば良いが、ターンオン損失が増加することになる。
【００１０】
【非特許文献１】平成9年電気学会全国大会  ８５５  補助コンデンサ付スナバ回路
【特許文献１】特開平１０−１３６６３７号公報（第３頁、図１）
【特許文献２】特開２０００−３３３４３９号公報（第３頁、図１−２）
【特許文献３】特開平１０−３０４６５０号公報（第６−７頁、図４）
【００１１】
したがって、この発明の課題は、ＩＧＢＴおよびクランプダイオードに印加される電圧を抑制し、ＩＧＢＴやクランプダイオードの破壊を防止することにある。
【課題を解決するための手段】
【００１２】
このような課題を解決するため、請求項１の発明では、第１，第２の直流電源を直列に接続し、この直列接続された前記直流電源の正極と負極間に第１，第２，第３，第４のスイッチング素子を直列に接続するとともに、前記第１と第２のスイッチング素子の接続点と前記第１と第２の直流電源の接続点との間には第１のダイオードを接続し、前記第３と第４のスイッチング素子の接続点と前記第１と第２の直流電源の接続点との間には第２のダイオードを接続した３レベルインバータにおいて、前記第２，第３のスイッチング素子の電圧上昇率を、前記第１，第２のダイオードの電圧上昇率より小さくするか、または、前記第１，第２のダイオードの電圧上昇率を前記第２，第３のスイッチング素子の電圧上昇率よりも小さくし、前記第２または第３のスイッチング素子の電圧上昇率と、前記第１または第２のダイオードの電圧上昇率との差を、電圧が上昇する一定の過渡期間中に、正または負の状態に一定に保つ手段を設けたことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、３レベルインバータでスイッチング素子とクランプダイオードが同時にオフするモードにおいて、スイッチング素子の電圧上昇率とクランプダイオードの電圧上昇率との差を、スイッチング素子電圧が上昇している過渡期間に、正または負の状態に一定に保つことにより、ＩＧＢＴおよびクランプダイオードに印加される電圧を抑制し、ＩＧＢＴやクランプダイオードの破壊を防止することが可能となる。
【発明を実施するための最良の形態】
【００１４】
図１はこの発明の実施の形態を示す回路図、図２はその動作を説明するための説明図である。
図１からも明らかなように、各ＩＧＢＴＱ１〜Ｑ４およびクランプダイオードＣＤ１，ＣＤ２には、それぞれ一般的なスナバ回路Ｓｎｂが接続されるとともに、ＩＧＢＴＱ２，Ｑ３に接続されるスナバ回路Ｓｎｂ（Ｑ２），Ｓｎｂ（Ｑ３）を構成するダイオードＤｓには、コンデンサＣｄｓに加えコンデンサＣｄ２，Ｃｄ３が並列に接続されている。したがって、ＩＧＢＴＱ２，Ｑ３に接続されるスナバ回路Ｓｎｂ（Ｑ２），Ｓｎｂ（Ｑ３）は、その他の素子に接続されているスナバ回路と比べて、ダイオードＤｓに並列に接続されているコンデンサの容量が大きくなっている。
【００１５】
このような構成において、図２（ａ）に示す期間（ｃ２）において、ＩＧＢＴＱ２とクランプダイオードＣＤ２が同時にオフして電圧が上昇するとき、ＩＧＢＴＱ２のスナバ回路Ｓｎｂ（Ｑ２）にはコンデンサＣｄ２が接続されているため、電圧が緩やかに上昇していく。また、クランプダイオードＣＤ２は、図１０と同様に電圧が上昇する。したがって、クランプダイオードＣＤ１には、ＩＧＢＴＱ２の電圧とクランプダイオードＣＤ２の電圧との差が印加されるから、図２（ｂ）のようにクランプダイオードＣＤ１のオン期間（Ｃ２２）が長くなる。クランプダイオードＣＤ１のオン期間が長くなることで、微小オンによる逆回復動作が抑制されることになる。その結果、サージ電圧ΔＶｓｐは発生しなくなり、素子の耐圧を超える心配がなくなる。
【００１６】
図３は図１の変形例を示す回路図である。
図１では、ＩＧＢＴＱ２，Ｑ３のスナバコンデンサＣｄｓの容量を増加させるようにしたが、図３（ａ）に示すように、ＩＧＢＴＱ２，Ｑ３にのみ充放電形スナバ回路を用いてｄｖ／ｄｔを抑制したり、または、図３（ｂ）のようにスナバダイオードＤｓと並列に、抵抗Ｒ２（またはＲ３）とコンデンサとの直列回路を接続するようにしても、効果は同じである。
【００１７】
また、図１のようにＩＧＢＴＱ２，Ｑ３のスナバコンデンサＣｄｓの容量を増加させる代わりに、クランプダイオードＣＤ１，ＣＤ２のスナバコンデンサＣｄｓの容量を増加させるようにしても良い。
以上では、３レベルインバータについて説明したが、この発明は３レベル以上の電圧を出力するマルチ（多）レベルインバータについても適用して、同等の効果を得ることができるものである。
【図面の簡単な説明】
【００１８】
【図１】この発明の実施の形態を示す回路図
【図２】図１の動作説明図
【図３】図１の変形例を示す回路図
【図４】３レベルインバータの従来例を示す回路図
【図５】図４の動作説明図
【図６】スナバ回路の従来例を示す回路図
【図７】図６の動作を説明するための波形図
【図８】従来のスナバ回路を用いた３レベルインバータを示す回路図
【図９】図８の部分的な動作説明図
【図１０】図８の動作説明図
【符号の説明】
【００１９】
Ｅｐ，Ｅｎ…直流電源、Ｑ１，Ｑ２，Ｑ３，Ｑ４…スイッチング素子（ＩＧＢＴ）、Ｓｎｂ…スナバ回路、ＣＤ１，ＣＤ２…クランプダイオード、Ｃｄｓ，Ｃｄ２，Ｃｄ３…コンデンサ、Ｄｓ…ダイオード、Ｒｄｓ，Ｒ２，Ｒ３…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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