(57)【要約】【課題】被保護素子（ＭＯＳＦＥＴ）のアバランシェ電圧より低くして、動作抵抗を小さくできるＥＳＤ保護素子を有する半導体装置を提供すること。【解決手段】第２ｎウェル領域１２の外周に第２ｎウェル領域１２と接するように第３ｎウェル領域１５を形成し、この第３ｎウェル領域の拡散深さＬ３を第１ｎウェル領域の拡散深さＬ１および第２ｎウェル領域の拡散深さＬ２より深くすることで、ＭＯＳＦＥＴ２１のアバランシェ電圧よりｐｎダイオードのアバランシェ電圧を低くする。また、第２ｎウェル領域の拡散深さＬ２を浅くすることで、ｐｎｐトランジスタの動作抵抗を小さくする。このようにして、ＭＯＳＦＥＴ２１のアバランシェ電圧より低く、且つ、動作抵抗が小さなＥＳＤ保護素子２０を形成することができる。【選択図】        図１
2005235844.tif 000002
【特許請求の範囲】
【請求項１】
同一半導体基板に横型のＭＩＳＦＥＴと、該横型のＭＩＳＦＥＴと並列接続して配置され、ベース領域とエミッタ領域をショートしたベース−エミッタショート型の縦型のバイポーラトランジスタとを有する半導体装置において、
前記バイポーラトランジスタとバイポーラ型のダイオードを前記半導体基板に並列接続して配置し、該ダイオードのカソード領域が前記バイポーラトランジスタのベース領域と接続し、前記ダイオードのアバランシェ電圧が、前記バイポーラトランジスタのアバランシェ電圧および前記ＭＩＳＦＥＴのアバランシェ電圧の両者より低いことを特徴とする半導体装置。
【請求項２】
前記ダイオードのカソード領域の拡散深さが、前記バイポーラトランジスタのベース領域の拡散深さより深いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダイオードのカソード領域の不純物濃度が、前記バイポーラトランジスタの不純物濃度より高いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型の第１半導体層上に該第１半導体層より低濃度の第１導電型の第２半導体層を形成し、該第２半導体層の表面層に離して形成される第２導電型の第１ウェル領域および第２ウェル領域と、該第１ウェル領域の表面層に形成される第１導電型の第３ウェル領域と、該第３ウェル領域の表面層に形成される第２導電型のソース領域およびドレイン領域と、該ソース領域とドレイン領域に挟まれた前記第３ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ソース領域上とドレイン領域上に形成されるソース電極とドレイン電極と、前記第２ウェル領域の表面層に第１導電型のエミッタ領域と、該エミッタ領域を貫通し第２ウェル領域に達して形成される第２導電型のショート領域と、前記第２ウェル領域と接して前記第２半導体層の表面層に該第２ウェル領域より拡散深さを深くして形成される第２導電型の第４ウェル領域と、前記エミッタ領域上とショート領域上に形成されるエミッタ電極と、前記第１半導体層の裏面に形成される裏面電極とを有することを特徴とする半導体装置。
【請求項５】
前記第４ウェル領域の不純物濃度が、前記第２ウェル領域の不純物濃度より高いことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２ウェル領域がバイポーラトランジスタのベース領域であり、前記第４ウェル領域がダイオードのカソード領域であることを特徴とする請求項４または５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）破壊などを防止するＥＳＤ保護素子を形成した半導体装置に関する。
【背景技術】
【０００２】
静電気放電は、半導体装置が配置されている機器の他の回路部や絶縁物、また半導体装置を取り扱う人間の人体などから発生し、半導体装置の破壊や損傷を引き起こす。ＥＳＤ（以下、ＥＳＤサージという）は、半導体装置の信頼性を左右する重要な要因であり、より安定な動作を確保するためにはＥＳＤサージに対する破壊耐量を十分に高めることが望ましい。特に自動車分野等では、電荷を帯びた人や物が接触する機会が多く、このＥＳＤ破壊耐量の大きいパワーＩＣが求められている。
このＥＳＤサージから素子を保護するＥＳＤ保護素子について開示している例について説明する。
第１の例では、横型高周波パワーＭＩＳＦＥＴのソース−ドレイン間に、ドレイン−基板間よりも耐圧を低くしたツェナーダイオードを設け、このツェナーダイオードをＥＳＤ保護素子として、ＥＳＤサージ電流に対する破壊強度を向上させることが記載されている（特許文献１）。
【０００３】
第２の例では、アップドレイン型ＭＯＳＦＥＴにおいて、ｎウェル層の表層部にディープｎ+ 領域（ドレイン領域）に隣接してｐベース領域が延設され、ｐベース領域は、ディープｎ+ 領域と一部が重なるように形成され、ｐ+ 領域（ｐベース領域）がソース電極と接続されている。これにより、ソース・ドレイン間にサージバイパス用ダイオード（ＥＳＤ保護素子）が形成されて、ＭＯＳＦＥＴをＥＳＤサージから保護できることが記載されている（特許文献２）。
つぎに、前記の例とは異なる構造の従来のＥＳＤ保護素子について説明する。
図５は、従来のＥＳＤ保護素子を有する半導体装置の要部断面図である。ＥＳＤ保護素子７０はベース−エミッタショート型のｐｎｐトランジスタ６８であり、被保護素子は横型ＭＯＳＦＥＴ２１である。
【０００４】
高濃度のｐ基板５１上にｐ基板５１より低濃度のｐエピタキシャル層５２（濃度は１×１０15ｃｍ-3程度）を形成し、このｐエピタキシャル層５２の表面層に不純物濃度が１×１０15〜１×１０16ｃｍ-3程度で、厚みが２〜５μｍ程度の第１ｎウェル領域５３を形成する。この第１ｎウェル領域５３の表面層に不純物濃度が５×１０16ｃｍ-3〜１×１０17程度で、厚みが１μｍ〜２μｍ程度のｐウェル領域５４を形成する。このｐウェル領域５４の表面層に、ｎソース領域５５とｎドレイン領域５６を形成し、このｎソース領域５５とｎドレイン領域５６に挟まれたｐウェル領域５４上には数十ｎｍ厚のゲート酸化膜５７を介してポリシリコンでゲート電極５８を形成する。ｎソース領域５５とｎドレイン領域５６の表面層にはオーミック接触のための図示しない高濃度のｎ層を形成する。ドレイン側には高耐圧化のためのＬＯＣＯＳ酸化膜５９を形成する。
【０００５】
一方、ｐエピタキシャル層５２の表面層に、前記の第１ｎウェル領域５３と離して、第１ｎウェル領域５３より不純物濃度が高く、拡散深さが深い第２ｎウェル領域６２を形成し、この第２ｎウェル領域６２の表面層にｐエミッタ領域６３とこのｐエミッタ領域６３をショートするｎショート領域６４を形成する。このｐエミッタ領域６３とｎショート領域６４上にエミッタ電極６６を形成し、ｐ基板５１の裏面に裏面電極６７を形成する。ｐ基板５１、ｐエピタキシャル層５２、第２ｎウェル領域６２、ｐエミッタ領域６３およびｎショート領域６４でベース−エミッタショート型のｐｎｐトランジスタ６８が形成され、このｐｎｐトランジスタ６８がＥＳＤ保護素子７０となる。
図６は、第２ｎウェル領域の拡散深さとアバランシェ電圧の関係を示す図である。第２ｎウェル領域６２の拡散深さＬ５が深くなるにつれてアバランシェ電圧は低下する。前記のように、第１ｎウェル領域５３の拡散深さＬ４より第２ｎウェル領域６２の拡散深さＬ５を深くすることで、ｐｎｐトランジスタ６８のアバランシェ電圧をＭＯＳＦＥＴ２１のアバランシェ電圧より低くして、ＥＳＤサージが印加されたとき、ＥＳＤ保護素子７０でそのＥＳＤサージ電流を流して電荷を引き抜いて、ＭＯＳＦＥＴ２１をＥＳＤ破壊から防止する。
【０００６】
また、ｐｎｐトランジスタ６８において、ベースオープンの場合（ｎショート領域６４を形成しない場合）、アバランシェ動作させるとベース−エミッタショートの場合に比べて、大幅にアバランシェ電圧が低下し、ＥＳＤサージでＥＳＤ保護素子に大電流が流れてＥＳＤ保護素子が破壊することがある。また、このアバランシェ電圧の温度依存性が大きくなる。
そのために、ベース−エミッタ間をショートしてｐエミッタ領域６３からｎベース領域（第２ｎウェル領域６２）への注入効率を抑制して、アバランシェ電圧の低下し過ぎを防止し、アバランシェ電圧の温度依存性を小さくしたベース−エミッタショート型のｐｎｐトランジスタがＥＳＤ保護素子７０として用いられる。
図７は、従来の別のＥＳＤ保護素子を有する半導体装置の要部断面図である。図５との違いは、製造コストを低減するために、第１ｎウェル領域５３と第２ｎウェル領域６２の不純物濃度と拡散深さを同じに形成して、ＥＳＤ保護素子７０とした点である。このように第１、第２ｎウェル領域５３、６２を同時に形成した場合、ＭＯＳＦＥＴ２１のアバランシェ電圧を上げるためと、ｐｎｐトランジスタ６８の電流増幅率ｈFEを増大させて動作抵抗を下げるために、第１、第２ｎウェル領域５３、６２の不純物濃度を同じ値で下げると、図８（ａ）に示すように、ｐｎｐトランジスタ６８とＭＯＳＦＥＴ２１のアバランシェ電圧は共に上がる。図８（ｂ）には、ｐｎｐトランジスタ６８の動作抵抗の第２ｎウェル領域６２の不純物濃度依存性を示す。
【０００７】
尚、ここでは、ＥＳＤサージ電流のピーク値の相当する電流（例えば６０Ａ）をＩP 、その電流値（ＩP ）での電圧値ＶP 、アバランシェ電圧ＶAVとしたとき、前記の動作抵抗は〔（ＶP −ＶAV）÷ＩP 〕の値をいう。
【特許文献１】特開平１０−２９０００８号公報  図１
【特許文献２】特開２００１−１２７２９４号公報  図３
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図５において、第２ｎウェル領域６２の拡散深さＬ５を深くすると、ｐｎｐトランジスタ６８のｎベース領域である第２ｎウェル領域６２の幅が大きくなり、正孔の輸送効率が低下して、ｐｎｐトランジスタ６８の電流増幅率ｈFEが小さくなり、動作抵抗が高くなってしまう。
動作抵抗が高くなり、ＥＳＤサージを印加してＥＳＤ保護素子７０に流れるＥＳＤサージ電流が大きくなると、動作抵抗とＥＳＤサージ電流の積が大きくなり、大電流領域でのコレクタ・エミッタ間の電圧がＭＯＳＦＥＴ２１のブレークダウン電圧を超えてしまい、ＭＯＳＦＥＴ２１をＥＳＤ破壊から保護できない。
一方、この動作抵抗を小さくするために、第２ｎウェル領域６２の拡散深さＬ５を浅くして、ｐｎｐトランジスタ６８の電流増幅率ｈFEを大きくすると、図６で示すように、拡散深さＬ５が浅すぎると、ｐｎｐトランジスタ６８のアバランシェ電圧が、ＭＯＳＦＥＴ２１のアバランシェ電圧より高くなり、ＥＳＤ保護素子７０がＭＯＳＦＥＴ２１をＥＳＤサージから保護できなくなる。
【０００９】
また、図７においては、、ｐｎｐトランジスタ６８の動作抵抗を小さくするために、第１、第２ｎウェル領域５３、６２の不純物濃度を低くし過ぎると、図８（ａ）に示すように、ｐｎｐトランジスタ６８のアバランシェ電圧がＭＯＳＦＥＴ２１のアバランシェ電圧より高くなり、ＥＳＤ保護素子７０でＭＯＳＦＥＴ２１を保護できなくなる。
この発明の目的は、前記の課題を解決して、被保護素子であるＭＯＳＦＥＴのアバランシェ電圧より低くして、動作抵抗を小さくできるＥＳＤ保護素子を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、同一半導体基板に横型のＭＩＳＦＥＴと、該横型のＭＩＳＦＥＴと並列接続して配置され、ベース領域とエミッタ領域をショートしたベース−エミッタショート型の縦型のバイポーラトランジスタとを有する半導体装置において、
前記バイポーラトランジスタとバイポーラ型のダイオードを前記半導体基板に並列接続して配置し、該ダイオードのカソード領域が前記バイポーラトランジスタのベース領域と接続し、前記ダイオードのアバランシェ電圧が、前記バイポーラトランジスタのアバランシェ電圧および前記ＭＩＳＦＥＴのアバランシェ電圧の両者より低い構成とする。
また、前記ダイオードのカソード領域の拡散深さが、前記バイポーラトランジスタのベース領域の拡散深さより深いとよい。
また、前記ダイオードのカソード領域の不純物濃度が、前記バイポーラトランジスタの不純物濃度より高いとよい。
【００１１】
また、第１導電型の第１半導体層上に該第１半導体層より低濃度の第１導電型の第２半導体層を形成し、該第２半導体層の表面層に離して形成される第２導電型の第１ウェル領域および第２ウェル領域と、該第１ウェル領域の表面層に形成される第１導電型の第３ウェル領域と、該第３ウェル領域の表面層に形成される第２導電型のソース領域およびドレイン領域と、該ソース領域とドレイン領域に挟まれた前記第３ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ソース領域上とドレイン領域上に形成されるソース電極とドレイン電極と、前記第２ウェル領域の表面層に第１導電型のエミッタ領域と、該エミッタ領域を貫通し第２ウェル領域に達して形成される第２導電型のショート領域と、前記第２ウェル領域と接して前記第２半導体層の表面層に該第２ウェル領域より拡散深さを深くして形成される第２導電型の第４ウェル領域と、前記エミッタ領域上とショート領域上に形成されるエミッタ電極と、前記第１半導体層の裏面に形成される裏面電極とを有する構成とする。
【００１２】
また、前記第４ウェル領域の不純物濃度が、前記第２ウェル領域の不純物濃度より高いとよい。
また、前記第２ウェル領域がバイポーラトランジスタのベース領域であり、前記第４ウェル領域がダイオードのカソード領域である構成とする。
【発明の効果】
【００１３】
この発明によると、ＥＳＤ保護素子をベース−エミッタショート型のｐｎｐトランジスタとｐｎダイオードを並列配置して形成し、ｐｎダイオードのアバランシェ電流でｐｎｐトランジスタを動作させることにより、ｐｎダイオードでアバランシェ電圧を決定し、ｐｎｐトランジスタで動作抵抗を決定することができる。その結果、被保護素子であるＭＯＳＦＥＴのアバランシェ電圧より低くしながら、動作抵抗を小さくできるＥＳＤ保護素子を形成できて、被保護素子をＥＳＤサージから確実に保護することができる。
また、ＥＳＤ保護素子を大面積化することでＥＳＤ破壊耐量を容易に高めることができる。
【発明を実施するための最良の形態】
【００１４】
実施するための最良の形態は、ＥＳＤ保護素子をベース−エミッタショート型のｐｎｐトランジスタとｐｎダイオードで構成し、ＥＳＤ保護素子のアバランシェ電圧をｐｎダイオードで決定し、ＥＳＤ保護素子の動作抵抗を主にベース−エミッタショート型のｐｎｐトランジスタで決定できるようにしたことである。このような構成とすることで、ＥＳＤ保護素子のアバランシェ電圧と動作電圧をほぼ独立に決定することができる。以下、実施例で詳細な説明をする。
【実施例１】
【００１５】
図１は、この発明の第１実施例の半導体装置の要部断面図である。この図は、ＥＳＤ保護素子２０およびＭＯＳＦＥＴ２１の断面図である。従来のＥＳＤ保護素子７０との違いは、第２ｎウェル領域１２の外周に第２ｎウェル領域１２と接するように第３ｎウェル領域１５を形成した点である。ｐエピタキシャル層２上に形成されているＭＯＳＦＥＴ２１は図５と同じ構造である。ＬＯＣＯＳ酸化膜９の厚みは約１μｍである。
高濃度のｐ基板１上に、このｐ基板１より低濃度のｐエピタキシャル層２（濃度は１×１０15ｃｍ-3程度）を形成し、このｐエピタキシャル層２の表面層に不純物濃度が１×１０15〜１×１０16ｃｍ-3程度で、拡散深さが２〜５μｍ程度の第１ｎウェル領域３を形成する。この第１ｎウェル領域３の表面層に不純物濃度が５×１０16〜１×１０17ｃｍ-3程度で、拡散深さが１μｍ〜２μｍ程度のｐウェル領域４を形成する。このｐウェル領域４の表面層に、ｎソース領域５とｎドレイン領域６を形成し、このｎソース領域５とｎドレイン領域６に挟まれたｐウェル領域４上には数十ｎｍ厚のゲート酸化膜７を介してポリシリコンでゲート電極８を形成する。ｎソース領域５とｎドレイン領域６の表面層にはオーミック接触のための図示しないｎ層を形成する。ドレイン側には高耐圧化のためのＬＯＣＯＳ酸化膜９を形成する。
【００１６】
一方、ｐエピタキシャル層２の表面層に、前記の第１ｎウェル領域３と離して、第１ｎウェル領域３より不純物濃度を例えば、０．８倍程度低く（同程度でも構わない）、拡散深さＬ２を第１ｎウェル領域３の拡散深さＬ１より０．８倍程度浅くして（同程度でも構わない）、第２ｎウェル領域１２を形成する。この第２ｎウェル領域１２の外周に第２ｎウェル領域１２と接して、第２ｎウェル領域１２より不純物濃度が高く、第２ｎウェル領域の拡散深さＬ２より拡散深さＬ３を深くした第３ｎウェル領域１５を形成し、第２ｎウェル領域１２の表面層にｐエミッタ領域１３とこのｐエミッタ領域１３をショートするｎショート領域１４を形成する。
この第３ウェル領域１５の不純物濃度は、例えば、第２ｎウェル領域１２の不純物濃度の１．５倍から１０倍程度高くし（倍率が高い程、動作抵抗低減に寄与する）、拡散深さＬ３は第２ｎウェル領域１２の拡散深さＬ２から１μｍ程度からｐ基板１に接する深さまで深くする（深い程、アバランシェ電圧は低下する）。
【００１７】
このｐエミッタ領域１３上とｎショート領域１４上にエミッタ電極１６を形成し、ｐ基板１の裏面に裏面電極１７を形成する。ｐ基板１、ｐエピタキシャル層２、第２ｎウェル領域１２、ｐエミッタ領域１３およびｎショート領域１４でベース−エミッタショート型のｐｎｐトランジスタ１８が形成され、ｐ基板１、ｐエピタキシャル層２および第３ｎウェル領域１５でｐｎダイオード１９が形成され、この両者でＥＳＤ保護素子２０が形成される。このＥＳＤ保護素子２０の効果については図２、図３を用いて説明する。
尚、図１中のＳはｎソース電極１０と接続するソース端子、Ｄはｎドレイン電極１１と接続するドレイン端子、Ｅはｐエミッタ電極１６と接続するエミッタ端子、Ｒは裏面電極１７と接続する裏面端子であり、裏面端子Ｒは、ｐｎｐトランジスタのコレクタ端子およびｐｎダイオードのアノード端子となる。また、ＤとＥは接続され、図示しないが、ＳとＲも接続している。
【００１８】
また、図１のゲート酸化膜７は窒化膜などの絶縁膜で形成してもよく、その場合は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  ＦＥＴ）はＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  ＦＥＴ）となる。
図２は、このＥＳＤ保護素子の等価回路図であり、図３は、ＥＳＤ保護素子の電流・電圧曲線を示す図である。
ＥＳＤサージ電圧がエミッタ端子Ｅと裏面端子Ｒ間に印加されるとまずｐｎダイオード１９がアバランシェ動作して図１で示したｐ基板１−ｐエピタキシャル層２、第３ｎウェル領域１５−第２ｎウェル領域１２−ｎショート領域１４の経路でｐｎダイオード１９のアバランシェ電流（ＩD ）が流れる。このアバランシェ電流（ＩD)がベース−エミッタショート型のｐｎｐトランジスタ１８のベース電流となり、ｐエミッタ領域１３から第２ｎウェル領域１２に正孔が注入されて、ｐｎｐトランジスタ１８が動作して、ｐｎｐトランジスタにコレクタ電流（ＩC ）が流れ、ＥＳＤサージ電流はｐｎダイオード１９とｐｎｐトランジスタ１８の双方に流れる。第２ｎウェル領域１２の拡散深さＬ２が従来の第２ｎウェル領域６２の拡散深さＬ５と比べて浅いために、このｐｎｐトランジスタ１８の電流増幅率ｈFEが大きくなる。
【００１９】
そのため、従来のｐｎｐトランジスタ６８と比べて動作抵抗が小さくなり、ＥＳＤサージ電流が流れた時のエミッタ・コレクタ間の電圧（図３の横軸で示す電圧）は大電流アバランシェ領域でも、ＭＯＳＦＥＴ２１のブレークダウン電圧より低く抑えられて、ＭＯＳＦＥＴをＥＳＤサージから保護することができる。ここで、図８で説明した動作抵抗について再度詳細に説明する。
図３は、動作抵抗を説明する図である。ＥＳＤ保護素子２０にＥＳＤサージ電圧の相当する電圧（１０ｋＶから１５ｋＶ程度）を印加する。そうすると、ｐｎダイオード１９のアバランシェ電圧ＶAV1 で電流が流れ始め、ＥＳＤ保護素子２０には点線で示した曲線で電流は増大し、ＥＳＤサージ電流に相当した電流が流れる。その電流のピーク電流値ＩP （例えば６０Ａ）での電圧ＶP を測定する。これらの値を用いて、〔（ＶP −ＶAV1 ）÷ＩP 〕の値を求めて動作抵抗とする。
【００２０】
尚、前記の第２ｎウェル領域１２の不純物濃度と拡散深さを第１ｎウェル領域３と同じにすると、製造コストの低減が図れる。
また、第３ｎウェル領域１５の形成箇所は、第２ｎウェル領域１２の外周である必要は必ずしもなく、第２ｎウェル領域１２の一部に形成して構わない。
【実施例２】
【００２１】
図４は、この発明の第２実施例の半導体装置の要部断面図である。図１のＥＳＤ保護素子２０を３個並列接続して大面積にした場合であり、この並列数を増やすことで、容易にＥＳＤ破壊耐量を大きくすることができる。
【図面の簡単な説明】
【００２２】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１のＥＳＤ保護素子の等価回路図
【図３】図１のＥＳＤ保護素子の電流・電圧曲線を示す図
【図４】この発明の第２実施例の半導体装置の要部断面図
【図５】従来のＥＳＤ保護素子を有する半導体装置の要部断面図
【図６】第２ｎウェル領域の拡散深さとアバランシェ電圧の関係を示す図
【図７】従来の別のＥＳＤ保護素子を有する半導体装置の要部断面図
【図８】従来のＥＳＤ保護素子において、同図（ａ）はｎウェル領域の不純物濃度とアバランシェ電圧の関係を示す図、（同図（ｂ）はｎウェル領域の不純物濃度と動作抵抗の関係を示す図
【符号の説明】
【００２３】
１    ｐ基板
２    ｐエピタキシャル層
３    第１ｎウェル領域
４    ｐウェル領域
５    ｎソース領域
６    ｎドレイン領域
７    ゲート酸化膜
８    ゲート電極
９    ＬＯＣＯＳ酸化膜
１０    ソース電極
１１    ドレイン電極
１２    第２ｎウェル領域
１３    ｐエミッタ領域
１４    ｎショート領域
１５    第３ｎウェル領域
１６    エミッタ電極
１７    裏面電極
１８    ｐｎｐトランジスタ
１９    ｐｎダイオード
２０    ＥＳＤ保護素子
２１    ＭＯＳＦＥＴ
Ｓ    ソース端子
Ｄ    ドレイン端子
Ｅ    エミッタ端子
Ｒ    裏面端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005235844.tif 000009
【図８】
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