(57)【要約】    【課題】  強誘電体メモリ装置において、データ読み出し電位差を大きくすると共に、消費電流を低減できるように且つ高速動作が可能となるようにする。    【解決手段】  メモリセル１１〜１４のデータを読み出すためのビット線対ＢＬ０，ＢＬ１に、ビット線ＢＬ０の容量値を調整する第１調整キャパシタＣＡ０と、ビット線ＢＬ１の容量値を調整する第２調整キャパシタＣＡ１と、ビット線ＢＬ０と第１調整キャパシタＣＡ０との間の電気的な接続を制御する第１スイッチトランジスタＴＡ０と、ビット線ＢＬ１と第２調整キャパシタＣＡ１との間の電気的な接続を制御する第２スイッチトランジスタＴＡ１とによって構成されたビット線容量調整回路２１が設けられている。【選択図】        図１
2005175311.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、それぞれが強誘電体キャパシタにデータを保持する複数の強誘電体メモリセルと、
前記複数の強誘電体メモリセルに列ごとに設けられたビット線対と、
前記ビット線対の電位差を増幅するセンスアンプ回路と、
前記ビット線対に設けられたビット線容量調整回路とを備え、
前記ビット線容量調整回路は、前記センスアンプ回路が前記ビット線対の電位差を増幅できるように前記ビット線対の容量値を調整する容量調整手段と、前記ビット線と前記容量調整手段との間の電気的な接続を制御する接続手段とを有することを特徴とする強誘電体メモリ装置。
【請求項２】
前記接続手段は、前記ビット線対に前記データに応じた電位差が読み出される際には前記容量調整手段と前記ビット線対とを接続する一方、前記センスアンプ回路が前記ビット線対の電位差を増幅する際には前記容量調整手段と前記ビット線対とを切り離すように制御されることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記容量調整手段は第１調整キャパシタ及び第２調整キャパシタを含み、
前記接続手段は、前記第１調整キャパシタの第１電極と前記ビット線対の一方のビット線との間の電気的な接続を制御する第１接続部と、前記第２調整キャパシタの第１電極と前記ビット線対の他方のビット線との間の電気的な接続を制御する第２接続部と含むことを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
前記第１調整キャパシタ及び前記第２調整キャパシタは、前記センスアンプ回路が前記ビット線対の電位差を増幅できるように、前記強誘電体メモリセルにおける強誘電体キャパシタのヒステリシス特性と前記各ビット線の寄生容量値とに基づいてそれぞれの容量値が設計されていることを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項５】
前記第１調整キャパシタ及び前記第２調整キャパシタは同一の容量値を有することを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項６】
前記第１調整キャパシタ及び前記第２調整キャパシタは、それぞれの第２電極に同一の電位が供給されることを特徴とする請求項４又は５に記載の強誘電体メモリ装置。
【請求項７】
前記容量調整手段は、前記第１調整キャパシタの第１電極と接続され、前記第１調整キャパシタの電荷量を初期化する第１調整キャパシタ初期化部と、前記第２調整キャパシタの第１電極と接続され、前記第２調整キャパシタの電荷量を初期化する第１調整キャパシタ初期化部とをさらに備えていることを特徴とする請求項４〜６のうちのいずれか１項に記載の強誘電体メモリ装置。
【請求項８】
前記第１調整キャパシタ及び前記第２調整キャパシタの容量膜は絶縁性材料からなることを特徴とする請求項４〜７のうちのいずれか１項に記載の強誘電体メモリ装置。
【請求項９】
前記第１調整キャパシタ及び前記第２調整キャパシタの容量膜は強誘電体材料からなることを特徴とする請求項４〜８のうちのいずれか１項に記載の強誘電体メモリ装置。
【請求項１０】
前記第１調整キャパシタ及び前記第２調整キャパシタは、前記容量膜を構成する前記強誘電体材料の分極状態が反転しないように、それぞれの第２電極に所定の電圧が供給されることを特徴とする請求項９に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関し、特に、消費電力が小さく且つ確実な読み出し動作を高速に行うことが可能な強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来より、不揮発性のメモリ装置として、強誘電体キャパシタの分極状態としてデータを保持し、強誘電体材料がヒステリシス特性を持つことを利用してデータを読み出す強誘電体メモリ装置が知られている。
【０００３】
近年では、例えば特許文献１に記載されているように、データが読み出されるビット線対の容量値を調整して正確な読み出し動作が可能となるように構成された強誘電体メモリ装置が考案されている。
【０００４】
以下に、従来の強誘電体メモリ装置として、特許文献１に記載された強誘電体メモリ装置について図面を参照しながら説明する。
【０００５】
図１１は従来の強誘電体メモリ装置の回路構成を示している。図１１に示すように、従来の強誘電体メモリ装置は、行列状に配列された複数のメモリセル１０１〜１０８と、それぞれが、列方向に並ぶメモリセル同士を互いに接続するビット線ＢＬ０〜ＢＬ３と、行方向に並ぶメモリセル同士を互いに接続するワード線ＷＬ０〜ＷＬ３及びセルプレート線ＣＰ０〜ＣＰ３とを有している。
【０００６】
メモリセル１０１〜１０８は、第１選択トランジスタＴＭ００〜ＴＭ０３，ＴＭ２０〜ＴＭ２３及び第２選択トランジスタＴＭ１０〜ＴＭ１３，ＴＭ３０〜ＴＭ３３と、第１強誘電体キャパシタＣＭ００〜ＣＭ０３，ＣＭ２０〜ＣＭ２３及び第２強誘電体キャパシタＣＭ１０〜ＣＭ１３，ＣＭ３０〜ＣＭ３３とによって構成されている。各メモリセルに保持されたデータを読み出す際には、ワード線ＷＬ０〜ＷＬ３のいずれかを活性化して１行のメモリセルを選択し、選択されたメモリセルの第１選択トランジスタ及び第２選択トランジスタを導通状態とすることにより、各ビット線の電位が第１強誘電体キャパシタ及び第２強誘電体キャパシタの分極状態に応じて変化してデータとして読み出される。
【０００７】
ここで、メモリセル１０１〜１０８において、第１強誘電体キャパシタＣＭ００〜ＣＭ０３，ＣＭ２０〜ＣＭ２３と第２強誘電体キャパシタＣＭ１０〜ＣＭ１３，ＣＭ３０〜ＣＭ３３とには互いに異なるデータが書き込まれている。すなわち、各ビット線ＢＬ０〜ＢＬ３のうち、同じメモリセルに接続された２つのビット線は相補的なビット線対を構成し、各ビット線対の電位差をセンスアンプ回路１０９，１１０によってそれぞれ増幅して出力用のデータに生成する。
【０００８】
各ビット線ＢＬ０〜ＢＬ３には、センスアンプ回路１０９，１１０が各ビット線対の電位差を確実に増幅できるようにビット線容量を調整するための回路として、第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３からなるビット線容量調整回路１１１，１１２が設けられている。
【０００９】
図１２は従来の強誘電体メモリ装置の読み出し動作のタイミングを示している。図１２においては、図１１に示した従来の強誘電体メモリ装置におけるメモリセル１０１及びメモリセル１０２に書き込まれたデータを順次読み出す際のデータ読み出し方法について説明する。
【００１０】
図１２に示すように、まず、初期状態として、プリチャージ制御信号ＲＬを論理ハイレベル（“Ｈ”レベル）とすることにより、プリチャージトランジスタＴＲ０〜ＴＲ３を導通状態にする。これにより、各ビット線ＢＬ０〜ＢＬ３の電位が接地電位Ｖｓｓにプリチャージされる。
【００１１】
次に、時刻ｔ１においてプリチャージ制御信号ＲＬを論理ローレベル（“Ｌ”レベル）とした後、時刻ｔ２においてワード線ＷＬ０の電位を“Ｈ”レベルにしてメモリセル１０１の第１選択トランジスタＴＭ００及び第２選択トランジスタＴＭ０１を導通状態にする。続いて、時刻ｔ３においてセルプレート線ＣＰ０を活性化することにより、第１強誘電体キャパシタＣＭ００の第２電極及び第２強誘電体キャパシタＣＭ１０の第２電極に電源電位Ｖｄｄを印加する。
【００１２】
これにより、メモリセル１０１において、第１強誘電体キャパシタＣＭ００及び第２強誘電体キャパシタＣＭ１０は、第１電極側が接地電圧Ｖｓｓで且つ第２電極側が電源電圧Ｖｄｄとなる電界が印加された状態となり、各強誘電体キャパシタの分極状態とビット線ＢＬ０，ＢＬ１の寄生容量とに応じた電荷がビット線ＢＬ０，ＢＬ１に読み出される。
【００１３】
具体的には、各メモリセル１０１において、“Ｈ”データを保持する第１強誘電体キャパシタＣＭ００と“Ｌ”データを保持する第２強誘電体キャパシタＣＭ１０とでは、印加電圧に応じた分極状態の変化量が互いに異なっており、ビット線ＢＬ０の電位が相対的に高い電位Ｖｈとなり、ビット線ＢＬ１の電位が相対的に低い電位Ｖｌとなる。従って、ビット線対ＢＬ０，ＢＬ１にデータ読みだし電位差ＶｒとしてＶｒ＝Ｖｈ−Ｖｌの電位差が生じる。
【００１４】
次に、時刻ｔ４においてセンスアンプ回路１０９を駆動して、相対的に高い電位にあるビット線ＢＬ０の電位が電源電位となり、且つ、相対的に低い電位にあるビット線ＢＬ１の電位が接地電位となるまで、ビット線ＢＬ０，ＢＬ１との電位差（Ｖｒ）を増幅する。
【００１５】
次に、時刻ｔ５においてセルプレート線ＣＰ０を“Ｌ”レベルにする。これにより、メモリセル１０１の第１強誘電体キャパシタＣＭ００は、第１電極が電源電圧Ｖｄｄで第２電極が接地電圧Ｖｓｓとなる電圧が印加され、第１強誘電体キャパシタＣＭ００に対して“Ｈ”データが再度書き込まれる。
【００１６】
次に、センスアンプ回路１０９の駆動を停止した後、時刻ｔ６においてプリチャージ制御信号ＲＬを“Ｈ”レベルとすることにより、プリチャージトランジスタＴＲ０〜ＴＲ３がオン状態となるので、ビット線ＢＬ０〜ＢＬ３が接地される。これにより、ビット線ＢＬ０の電位が電源電位Ｖｄｄから接地電位Ｖｓｓにして初期状態に戻し、続いて時刻ｔ７においてワード線ＷＬ０を“Ｌ”レベルにしてメモリセル１０１の読み出しが終了する。
【００１７】
その後、時刻ｔ１１〜時刻ｔ１７までの工程において、ワード線ＷＬ０及びセルプレート線ＣＰ０に換えてワード線ＷＬ１及びセルプレート線ＣＰ１を駆動することにより、時刻ｔ１〜時刻ｔ７までと同様にして、メモリセル１０２のデータをビット線対ＢＬ０，ＢＬ１に読み出すことができる。
【００１８】
従来の強誘電体メモリ装置では、ビット線ＢＬ０〜ＢＬ３のそれぞれに調整キャパシタＣＡ０〜ＣＡ３を設けることにより、セルプレート線を“Ｈ”レベルにした際に生じるビット線対の電位差Ｖｒ（以下、データ読み出し電位差と称する。）が最大となるように構成されている。
【００１９】
ここで、データ読み出し電位差Ｖｒは、強誘電体キャパシタＣＭ０〜ＣＭ３のヒステリシス特性と、ビット線ＢＬ０〜ＢＬ３の配線容量（ビット線容量）とによって決まる値であるが、ビット線容量が小さいとデータ読み出し電位差Ｖｒが小さくなり、センスアンプ回路１０９，１１０が各ビット線対の電位差を増幅できない。従来の強誘電体メモリ装置では、各ビット線ＢＬ０〜ＢＬ３にビット線容量を調整するための第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３を設けることにより、各ビット線ＢＬ０〜ＢＬ３の容量値を大きくして、センスアンプ回路１０９，１１０が各ビット線対の電位差を確実に増幅できるようにしている。
【特許文献１】特許第２８７６９７５号明細書
【特許文献２】特開平７−２６２７６８号公報
【特許文献３】特開平４−２８５７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、前記従来の強誘電体メモリ装置によると、ビット線容量を調整するための調整キャパシタが設けられていることにより、消費電流の増大や読み出し動作期間の増大が問題となる。以下に、従来の強誘電体メモリ装置の問題について説明する。
【００２１】
図１３は前記従来の強誘電体メモリ装置におけるビット線容量とデータ読み出し電位差及びセンスアンプ回路の動作電流との関係を示しており、横軸はビット線容量を表し、左側の縦軸はデータ読み出し電位差を表し、右側の縦軸はセンスアンプ回路駆動電流を表している。
【００２２】
図１３に示すように、従来の強誘電体メモリ装置において、データ読み出し電位差Ｖｒの値は、ビット線容量ＣBLの値に応じて上に凸の曲線に従って変化する。ビット線の容量値ＣBLが寄生容量値ＣPBL のみである場合には、データ読み出し電位差の値はＶ１である。ビット線容量調整回路１１１，１１２は、第１調整キャパシタ及び第２調整キャパシタの容量値ＣAJを、ビット線の容量値ＣBLが寄生容量値ＣPBL と調整キャパシタの容量値ＣAJとを合わせた値（ＣPBL ＋ＣAJ）であるときに、データ読み出し電位差Ｖｒが最大値付近の値Ｖｒ２となるように調整されている。
【００２３】
しかし、センスアンプ回路の動作電流の値はビット線容量ＣBLの値に比例して増大するため、センスアンプ回路１０９、１１０の動作電流の値Ｉ２は、ビット線容量の値に比例して大きくなるため、ビット線容量ＣBLの値が寄生容量値ＣPBL のみである場合の動作電流の値Ｉ１と比べて大きくなってしまう。
【００２４】
また、ビット線ＢＬ０〜ＢＬ３に第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３が接続されていると、センスアンプ回路１０９，１１０による電位差の増幅及びプリチャージトランジスタＴＲ０〜ＴＲ３によるプリチャージ動作の際に、各調整キャパシタに対する充電又は放電を行うこととなるため、センスアンプ回路の駆動期間（図１２においてＰ１で表す期間）及びビット線のプリチャージ期間（図１２においてＰ２で表す期間）が長くなり読み出し動作の高速化が困難となる。
【００２５】
このように、前記従来の強誘電体メモリ装置は、データ読み出し電位差を大きくして誤動作を少なくするという効果を得られるものの、消費電流が増大してしまうと共に、読み出し動作の高速化が困難であるという問題を有している。
【００２６】
本発明は、前記従来の問題を解決し、強誘電体メモリ装置において、データ読み出し電位差を大きくしながらも、消費電流が増大しないように且つ動作速度が低減しないようにすることを目的とする。
【課題を解決するための手段】
【００２７】
前記の目的を達成するため、本発明は、各ビット線に、ビット線容量を調整するためのキャパシタと、該キャパシタとビット線との間の電気的な接続を制御するための接続手段とからなるビット線容量調整回路を設ける構成とする。
【００２８】
具体的に、本発明の強誘電体メモリ装置は、行列状に配列され、それぞれが強誘電体キャパシタにデータを保持する複数の強誘電体メモリセルと、複数の強誘電体メモリセルに列ごとに設けられたビット線対と、ビット線対の電位差を増幅するセンスアンプ回路と、ビット線対に設けられたビット線容量調整回路とを備え、ビット線容量調整回路は、センスアンプ回路がビット線対の電位差を増幅できるようにビット線対の容量値を調整する容量調整手段と、ビット線と容量調整手段との間の電気的な接続を制御する接続手段とを有する。
【００２９】
本発明の強誘電体メモリ装置によると、接続手段を用いて容量調整手段とビット線との間の電気的な接続を制御できるため、強誘電体メモリセルの読み出し動作において、ビット線に強誘電体メモリセルに保持されたデータに応じて電位差を読み出す際には、容量調整手段とビット線とを接続してビット線の容量値を大きくすることによりビット線対の電位差を大きくする一方、センスアンプ回路の動作によりビット線の電位差を増幅する際には容量調整手段とビット線とを切り離してビット線の容量値を小さくすることができる。従って、センスアンプ回路がビット線の電位差を増幅できるように正確な読み出しを可能にしながらも、センスアンプ回路の動作電流を低減できると共にセンスアンプ回路による増幅期間を短縮して読み出し動作の高速化が可能である。
【００３０】
本発明の強誘電体メモリ装置において、接続手段は、ビット線対にデータに応じた電位差が読み出される際には容量調整手段とビット線対とを接続する一方、センスアンプ回路がビット線対の電位差を増幅する際には容量調整手段とビット線対とを切り離すように制御されることが好ましい。
【００３１】
このようにすると、センスアンプ回路の動作によりビット線の電位差を増幅する際に容量調整手段とビット線とが切り離されるため、センスアンプ回路の動作電流が確実に低減されると共にセンスアンプ回路による増幅期間を確実に短縮できる。
【００３２】
本発明の強誘電体メモリ装置において、容量調整手段は第１調整キャパシタ及び第２調整キャパシタを含み、接続手段は、第１調整キャパシタの第１電極とビット線対の一方のビット線との間の電気的な接続を制御する第１接続部と、第２調整キャパシタの第１電極とビット線対の他方のビット線との間の電気的な接続を制御する第２接続部と含むことが好ましい。
【００３３】
このようにすると、ビット線対における各ビット線の容量値を確実に調整することができる。
【００３４】
本発明の強誘電体メモリ装置において、第１調整キャパシタ及び第２調整キャパシタは、センスアンプ回路がビット線対の電位差を増幅できるように、強誘電体メモリセルにおける強誘電体キャパシタのヒステリシス特性と各ビット線の寄生容量値とに基づいてそれぞれの容量値が設計されていることが好ましい。
【００３５】
このようにすると、ビット線対に読み出される電位差が大きくなるように第１調整キャパシタ及び第２調整キャパシタの容量値が設計されるため、センスアンプ回路はビット線対の電位差を確実に増幅できる。
【００３６】
本発明の強誘電体メモリ装置において、第１調整キャパシタ及び第２調整キャパシタは同一の容量値を有することが好ましい。
【００３７】
本発明の強誘電体メモリ装置において、第１調整キャパシタ及び第２調整キャパシタは、それぞれの第２電極に同一の電位が供給されることが好ましい。
【００３８】
本発明の強誘電体メモリ装置において、容量調整手段は、第１調整キャパシタの第１電極と接続され、第１調整キャパシタの電荷量を初期化する第１調整キャパシタ初期化部と、第２調整キャパシタの第１電極と接続され、第２調整キャパシタの電荷量を初期化する第１調整キャパシタ初期化部とをさらに備えていることが好ましい。
【００３９】
このようにすると、ビット線対への電位差の読み出しに伴って第１調整キャパシタ及び第２調整キャパシタの電荷量が変化しても、センスアンプ回路の駆動中において第１調整キャパシタ及び第２調整キャパシタの電荷量を初期化することができるので、読み出し動作のさらなる高速化が可能である。
【００４０】
本発明の強誘電体メモリ装置において、第１調整キャパシタ及び第２調整キャパシタの容量膜は絶縁性材料からなることが好ましい。
【００４１】
本発明の強誘電体メモリ装置において、第１調整キャパシタ及び第２調整キャパシタの容量膜は強誘電体材料からなることが好ましい。
【００４２】
このようにすると、強誘電体材料は比誘電率が大きい材料であるため、第１調整キャパシタ及び第２調整キャパシタの占有面積を小さくしても十分な容量値を確保できるので、強誘電体メモリ装置の微細化が可能である。
【００４３】
本発明の強誘電体メモリ装置において、第１調整キャパシタ及び第２調整キャパシタは、容量膜を構成する強誘電体材料の分極状態が反転しないように、それぞれの第２電極に所定の電圧が供給されることが好ましい。
【発明の効果】
【００４４】
本発明の第１の強誘電体メモリ装置によると、センスアンプ回路の動作によりビット線の電位差を増幅する際には容量調整手段とビット線とを切り離してビット線の容量値を小さくすることができるため、センスアンプ回路がビット線の電位差を増幅できるように正確な読み出しを可能にしながらも、センスアンプ回路の動作電流を低減できると共にセンスアンプ回路による増幅期間を短縮して読み出し動作の高速化が可能である。
【発明を実施するための最良の形態】
【００４５】
（第１の実施形態）
本発明の第１の実施形態に係る強誘電体メモリ装置について図面を参照しながら説明する。
【００４６】
図１は本発明の第１の実施形態に係る強誘電体メモリ装置の回路構成を示している。図１に示すように、第１の実施形態の強誘電体メモリ装置は、行列状に配列され且つそれぞれがデータを保持するための強誘電体キャパシタを有する複数のメモリセル１１〜１８と、該複数のメモリセル１１〜１８のうちの行方向に並ぶメモリセル同士を接続するワード線ＷＬ０〜ＷＬ３及びセルプレート線ＣＰ０〜ＣＰ３と、複数のメモリセル１１〜１８のうちの列方向に並ぶ各メモリセル同士を接続するビット線ＢＬ０〜ＢＬ３とを備え、ビット線対ＢＬ０，ＢＬ１及びビット線対ＢＬ２，ＢＬ３のそれぞれには、ビット線対の各ビット線を所定の電位にプリチャージするためのプリチャージ回路１９及びプリチャージ回路２０と、各ビット線の配線容量を調整するためのビット線容量調整回路２１及びビット線容量調整回路２２と、各ビット線の電位差を検出して増幅するためのセンスアンプ回路２３及びセンスアンプ回路２４とが設けられている。
【００４７】
ビット線対ＢＬ０，ＢＬ１に接続された各メモリセル１１〜１４は、ゲートがワード線ＷＬ０〜ＷＬ３と接続され且つドレインがビット線ＢＬ０と接続されたｎチャネル型のＭＯＳトランジスタである第１選択トランジスタＴＭ００〜ＴＭ０３と、ゲートがワード線ＷＬ０〜ＷＬ３と接続され且つドレインがビット線ＢＬ１と接続されたｎチャネル型のＭＯＳトランジスタである第２選択トランジスタＴＭ１０〜ＴＭ１３と、第１電極が第１選択トランジスタＴＭ００〜ＴＭ０３のソースと接続され且つ第２電極がセルプレート線ＣＰ０〜ＣＰ３と接続された第１強誘電体キャパシタＣＭ００〜ＣＭ０３と、第１電極が第２選択トランジスタＴＭ１０〜ＴＭ１３のソースと接続され且つ第２電極がセルプレート線ＣＰ０〜ＣＰ３と接続された第２強誘電体キャパシタＣＭ１０〜ＣＭ１３とによって構成されている。
【００４８】
ビット線対ＢＬ２，ＢＬ３に接続された各メモリセル１５〜１８は、ゲートがワード線ＷＬ０〜ＷＬ３と接続され且つドレインがビット線ＢＬ２と接続されたｎチャネル型のＭＯＳトランジスタである第１選択トランジスタＴＭ２０〜ＴＭ２３と、ゲートがワード線ＷＬ０〜ＷＬ３と接続され且つドレインがビット線ＢＬ３と接続されたｎチャネル型のＭＯＳトランジスタである第２選択トランジスタＴＭ３０〜ＴＭ３３と、第１電極が第１選択トランジスタＴＭ２０〜ＴＭ２３のソースと接続され且つ第２電極がセルプレート線ＣＰ０〜ＣＰ３と接続された第１強誘電体キャパシタＣＭ２０〜ＣＭ２３と、第１電極が第２選択トランジスタＴＭ３０〜ＴＭ３３のソースと接続され且つ第２電極がセルプレート線ＣＰ０〜ＣＰ３と接続された第２強誘電体キャパシタＣＭ３０〜ＣＭ３３とによって構成されている。
【００４９】
ここで、各メモリセル１１〜１８にデータを書き込む際には、第１強誘電体キャパシタＣＭ００〜ＣＭ０３，ＣＭ２０〜ＣＭ２３と第２強誘電体キャパシタＣＭ１０〜ＣＭ１３，ＣＭ３０〜ＣＭ３３とに互いに異なるデータが書き込まれるように構成されており、データ読み出しの際には、第１強誘電体キャパシタＣＭ００〜ＣＭ０３，ＣＭ２０〜ＣＭ２３のデータを読み出すビット線ＢＬ０，ＢＬ２と、第２強誘電体キャパシタＣＭ１０〜ＣＭ１３，ＣＭ３０〜ＣＭ３３のデータを読み出すビット線ＢＬ１，ＢＬ３とは相補的に動作する。
【００５０】
プリチャージ回路１９，２０は、ゲートにプリチャージ制御信号ＲＬを受け且つドレインがビット線ＢＬ０，ＢＬ２と接続され且つソースが接地されたｎチャネル型のＭＯＳトランジスタであるプリチャージトランジスタＴＲ０，ＴＲ２と、ゲートにプリチャージ制御信号ＲＬを受け且つドレインがビット線ＢＬ１，ＢＬ３と接続され且つソースが接地されたｎチャネル型ＭＯＳトランジスタであるプリチャージトランジスタＴＲ１，ＴＲ３とによって構成されている。
【００５１】
ビット線容量調整回路２１，２２は、ゲートにビット線容量調整制御信号ＡＬを受け且つドレインがビット線ＢＬ０，ＢＬ２と接続されたｎチャネル型のＭＯＳトランジスタからなる第１スイッチトランジスタＴＡ０，ＴＡ２と、第１電極が第１スイッチトランジスタＴＡ０，ＴＡ２のソースと接続され且つ第２電極が接地されたＭＯＳキャパシタからなる第１調整キャパシタＣＡ０，ＣＡ２と、ゲートにビット線容量調整制御信号ＡＬを受け且つドレインがビット線ＢＬ１，ＢＬ３と接続されたｎチャネル型のＭＯＳトランジスタからなる第２スイッチトランジスタＴＡ１，ＴＡ３と、第１電極が第２スイッチトランジスタＴＡ１，ＴＡ３のソースと接続され且つ第２電極が接地されたＭＯＳキャパシタからなる第２調整キャパシタＣＡ１，ＣＡ３とによって構成されている。
【００５２】
ここで、ビット線容量調整回路２１，２２において、ノードＮＡ０，ＮＡ２は第１スイッチトランジスタＴＡ０，ＴＡ２と第１調整キャパシタＣＡ０，ＣＡ２とを接続し、ノードＮＡ１，ＮＡ３は第２スイッチトランジスタＴＡ１，ＴＡ３と第２調整キャパシタＣＡ１，ＣＡ３とを接続している。
【００５３】
なお、ビット線容量調整回路２１，２２は、第１調整キャパシタＣＡ０，ＣＡ２の第２電極及び第２調整キャパシタＣＡ１，ＣＡ３の第２電極を接地と接続しているが、この構成に限られず、それぞれの第２電極を適当な電位供給線と接続して所望の電位を供給できるように構成されていてもよい。
【００５４】
センスアンプ回路２３及びセンスアンプ回路２４は、それぞれビット線対ＢＬ０，ＢＬ１及びビット線対ＢＬ２，ＢＬ３における各ビット線の電位差を検出して増幅する回路であり、従来のセンスアンプ回路と同様であるので図示と説明とを省略する。
【００５５】
以下に、前述のように構成された本発明の第１の実施形態の強誘電体メモリ装置の読み出し動作について図面を参照しながら説明する。
【００５６】
図２は本発明の第１の実施形態に係る強誘電体メモリ装置の読み出し動作のタイミングを示している。ここで、メモリセル１１の第１強誘電体キャパシタＣＭ００に“Ｈ”データがあらかじめ書き込まれており、メモリセル１２の第１強誘電体キャパシタＣＭ００に“Ｌ”データがあらかじめ書き込まれているとして、メモリセル１１のデータを読み出した後にメモリセル１２のデータを読み出す場合の動作タイミングについて説明する。
【００５７】
なお、メモリセル１１の読み出しの際には、メモリセル１１と同じ行に並ぶメモリセル１５のデータがビット線対ＢＬ２，ＢＬ３に読み出され、メモリセル１２の読み出しの際にはメモリセル１２と同じ行に並ぶメモリセル１６のデータがビット線対ＢＬ２，ＢＬ３に読み出されるが、ビット線対ＢＬ２，ＢＬ３の動作タイミングはビット線対ＢＬ０，ＢＬ１と同様であるので説明を省略する。
【００５８】
図２に示すように、まず、初期状態として、プリチャージ制御信号ＲＬ及びビット線容量調整制御信号ＡＬを論理ハイレベル（“Ｈ”レベル）とし、すべてのワード線ＷＬ０〜ＷＬ３及びセルプレート線ＣＰ０〜ＣＰ３の電位を論理ローレベル（“Ｌ”レベル）とする。ここで、“Ｈ”レベルとして例えば電源電位Ｖｄｄを用い、“Ｌ”レベルとして例えば接地電位Ｖｓｓを用いる。
【００５９】
初期状態では、プリチャージ制御信号ＲＬが“Ｈ”レベルであるため、プリチャージ回路１９においてプリチャージトランジスタＴＲ０，ＴＲ１は導通状態となっているので、各ビット線ＢＬ０，ＢＬ１の電位は接地電位Ｖｓｓにプリチャージされる。また、ビット線容量調整制御信号ＡＬが“Ｈ”レベルであるため、第１スイッチトランジスタＴＡ０はビット線ＢＬ０と第１調整キャパシタＣＡ０とを接続し、第２スイッチトランジスタＴＡ１はビット線ＢＬ１と第２調整キャパシタＣＡ１とを接続している。
【００６０】
従って、ビット線ＢＬ０の容量値ＣBL0 は、ビット線ＢＬ０の寄生容量値をＣPBL0とし、第１調整キャパシタＣＡ０の容量値をＣAJ0 とすると、ＣBL0 ＝ＣPBL0 ＋ＣAJ0 である。ここで、ビット線ＢＬ０の寄生容量値ＣPBL0には、ビット線ＢＬ０と接続されたメモリセル１１〜１４及びセンスアンプ回路２３に含まれる各トランジスタのソース・ドレイン容量並びに隣接するワード線、セルプレート線及び他のビット線との間のカップリング容量等が含まれる。また、ノードＮＡ０，ＮＡ１の電位はビット線ＢＬ０，ＢＬ１の電位と同じ電位（接地電位Ｖｓｓ）である。
【００６１】
次に、時刻ｔ１においてプリチャージ制御信号ＲＬを“Ｌ”レベルにしてビット線ＢＬ０，ＢＬ１をフローティング状態にした後、時刻ｔ２においてワード線ＷＬ０を“Ｈ”レベルにしてメモリセル１１を選択すると共に、時刻ｔ３においてセルプレート線ＣＰ０を“Ｈ”レベルにする。これにより、メモリセル１１の第１強誘電体キャパシタＣＭ００及び第２強誘電体キャパシタＣＭ１０に、第１電極が接地電位Ｖｓｓで第２電極が電源電位Ｖｄｄとなる電圧が印加される。この印加電圧により、第１強誘電体キャパシタＣＭ００及び第２強誘電体キャパシタＣＭ１０のそれぞれの残留分極に応じてビット線ＢＬ０及びビット線ＢＬ１の電位が変化する。ここでは、第１強誘電体キャパシタＣＭ００には“Ｈ”データが書き込まれており、第２強誘電体キャパシタＣＭ１０には“Ｌ”データが書き込まれているため、ビット線ＢＬ０の電位が相対的に高い電位Ｖｈとなりビット線ＢＬ１の電位が相対的に低い電位Ｖｌとなる。従ってビット線対ＢＬ０，ＢＬ１には、データ読み出し電位差Ｖｒとして、Ｖｒ＝Ｖｈ−Ｖｌの電位差が生じることとなる。
【００６２】
ここで、時刻ｔ３においてはビット線容量調整信号ＡＬが“Ｈ”レベルのままであるため、ビット線ＢＬ０の容量値ＣBL0 はＣBL0 ＝ＣP0＋ＣA0のままであるので、従来の強誘電体メモリセルと同様にデータ読み出し電位差が大きくされている。なお、このとき、ノードＮＡ０の電位は電位はビット線ＢＬ０と同じ電位Ｖｈとなり、ノードＮＡ１の電位はビット線ＢＬ１と同じ電位Ｖｌとなる。
【００６３】
次に、時刻ｔ４においてビット線容量調整制御信号ＡＬを“Ｌ”レベルにする。これにより、ビット線容量調整回路２１において第１スイッチトランジスタＴＡ０及び第２スイッチトランジスタＴＡ１が非導通状態となるため、第１調整キャパシタＣＡ０がビット線ＢＬ０から切り離されると共に、第２調整キャパシタＣＡ１がビット線ＢＬ１から切り離されるので、ビット線ＢＬ０の容量値は、ビット線ＢＬ０容量値は、寄生容量値ＣPBL0と第１調整キャパシタＣＡ０の容量値ＣAJ0 との合計値（ＣPBL0＋ＣAJ0 ）から寄生容量値ＣPBL0のみに調整される。
【００６４】
続いて、時刻ｔ５においてセンスアンプ回路２３を駆動する。これにより、ビット線ＢＬ０の電位が電源電位Ｖｄｄ（“Ｈ”レベル）となり且つビット線ＢＬ１の電位が接地電位Ｖｓｓ（“Ｌ”レベル）となるまでビット線対ＢＬ０，ＢＬ１の電位差（データ読み出し電位差）Ｖｒが増幅される。なお、図２にはセンスアンプ回路２３の駆動開始からビット線対ＢＬ０，ＢＬ１が所定の電位差に増幅されるまでの期間を増幅期間Ｐ１として表している。この時、メモリセル１１の第２強誘電体キャパシタＣＭ１０は、第１電極が電源電圧Ｖｄｄで第２電極が接地電圧Ｖｓｓとなる電圧が印加され、第２強誘電体キャパシタＣＭ１０に対して“Ｈ”データが再度書き込まれる。
【００６５】
ここで、センスアンプ回路２３を駆動する際に、ノードＮＡ０，ＮＡ１はビット線ＢＬ０，ＢＬ１から切り離されているため、センスアンプ回路２３による第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１に対する充電及び放電が生じることはなく、ノードＮＡ０，ＮＡ１の電位はそれぞれＶｈ，Ｖｌのまま変化しない。
【００６６】
次に、時刻ｔ６においてセルプレート線ＣＰ０を“Ｌ”レベルにする。これにより、メモリセル１１の第１強誘電体キャパシタＣＭ００は、第１電極が電源電圧Ｖｄｄで第２電極が接地電圧Ｖｓｓとなる電圧が印加され、第１強誘電体キャパシタＣＭ００に対して“Ｈ”データが再度書き込まれる。
【００６７】
次に、センスアンプ回路２３の動作を停止した後、時刻ｔ７においてプリチャージ制御信号ＲＬを“Ｈ”レベルにしてプリチャージ回路１９を駆動する。これにより、ビット線対ＢＬ０，ＢＬ１の電位が共に接地電位Ｖｓｓにプリチャージされる。なお、図２にはプリチャージ回路１９の駆動開始からビット線ＢＬ０，ＢＬ１の電位が共に接地電位Ｖｓｓとなるまでの期間をプリチャージ期間Ｐ２として表している。
【００６８】
ここで、プリチャージ回路１９を駆動する際に、ノードＮＡ０，ＮＡ１はビット線ＢＬ０，ＢＬ１から切り離されているため、ノードＮＡ０，ＮＡ１の電位はそれぞれＶｈ，Ｖｌのまま変化せず、第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１が保持する電荷はプリチャージ回路１９の動作によって影響を受けない。
【００６９】
次に、時刻ｔ８においてワード線ＷＬ０を“Ｌ”レベルにした後、時刻ｔ９においてビット線容量調整御線ＡＬを再度“Ｈ”レベルにすることにより、第１スイッチトランジスタＴＡ０及び第２スイッチトランジスタＴＡ１を導通状態にして、ビット線ＢＬ０と第１調整キャパシタＣＡ０とを接続すると共に、ビット線ＢＬ１と第２調整キャパシタＣＡ１とを接続する。これにより、ノードＮＡ０，ＮＡ１はプリチャージ回路１９を介して接地電位Ｖｓｓに接続され、第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１がそれぞれの第１電極側から放電されて初期状態と同じ状態となり、メモリセル１１に対する読み出し動作を終了する。
【００７０】
その後、時刻ｔ１１〜時刻ｔ１９までの工程は、ワード線ＷＬ０及びセルプレート線ＣＰ０に換えてワード線ＷＬ１及びセルプレート線ＣＰ１を駆動することを除いて、時刻ｔ１〜時刻ｔ９までの工程と同一である。これにより、メモリセル１１に対する読み出し動作と同様にしてメモリセル１２のデータがビット線対ＢＬ０，ＢＬ１に読み出される。
【００７１】
第１の実施形態の強誘電体装置の読み出し動作の特徴は、センスアンプ回路２３，２４の動作中にビット線容量調整回路２１，２２の第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３をビット線ＢＬ０〜ＢＬ３から切り離すことにある。
【００７２】
以下に、第１の実施形態に係る強誘電体メモリ装置と従来の強誘電体メモリ装置との対比を図１３を用いて説明する。
【００７３】
第１の実施形態の強誘電体装置の読み出し動作において、ワード線ＷＬ０〜ＷＬ３及びセルプレート線ＣＰ０〜ＣＰ３を“Ｈ”レベルにする工程（例えば、図２の時刻ｔ３）よりも前に、ビット線容量調整回路２１，２２の第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３を各ビット線ＢＬ０〜ＢＬ３に接続している。このとき、ビット線ＢＬ０〜ＢＬ３の配線容量（ビット線容量）ＣBLは、各ビット線の寄生容量値をＣP 、各調整キャパシタの容量値をＣAJとすると、ＣBL＝ＣP ＋ＣAJである。ここで、第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３の容量値は、各ビット線ＢＬ０〜ＢＬ３の寄生容量値とメモリセル１１〜１８の各強誘電体キャパシタのヒステリシス特性とに基づいて、データ読み出し時の電位差Ｖｒが最大値又は最大値に近い値となるように設定されている。
【００７４】
なお、第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３の容量値は個別に設定する必要はなく、ビット線ＢＬ０〜ＢＬ３のそれぞれの寄生容量値はほぼ同じ値であるため、第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３を同じ容量値に設定されても、正確なデータ読み出しが可能となるように各ビット線ＢＬ０〜ＢＬ３の容量値を調整できる。
【００７５】
また、センスアンプ回路２３，２４の駆動開始からプリチャージ回路１９，２０によるビット線のプリチャージが完了するまでの間（例えば、図２の時刻ｔ４から時刻ｔ９までの間）においては、ビット線容量調整回路２１，２２の第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３を各ビット線ＢＬ０〜ＢＬ３から切り離している。このとき、ビット線容量の値ＣBLは寄生容量値ＣP のみである。
【００７６】
ここで、図１３に示すように、センスアンプ回路の動作電流はビット線容量の値に比例して大きくなる。第１の実施形態に係る強誘電体メモリ装置では、センスアンプ回路２３，２４の動作時におけるビット線容量がＣP であり、従来の強誘電体メモリ装置よりもビット線容量が小さくなるように制御されるため、センスアンプ回路２３，２４の動作電流の値は従来よりも小さい値となる。
【００７７】
従って、第１の実施形態の強誘電体メモリ装置によると、データ読み出し電位差を大きくして確実な読み出し動作を可能にしながらも、センスアンプ回路２３，２４の動作電流を低減することが可能である。
【００７８】
さらに、第１の実施形態の強誘電体メモリ装置の読み出し動作は、センスアンプ回路２３，２４がビット線対の電位を増幅する期間において、ビット線容量調整回路２１，２２の第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３を各ビット線ＢＬ０〜ＢＬ３から切り離しているため、第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３に対する放電及び充電を行う必要がないので、センスアンプ回路２３，２４による増幅期間Ｐ１は従来よりも短縮される。
【００７９】
また、第１の実施形態の強誘電体メモリ装置の読み出し動作は、プリチャージ回路１９，２０がビット線ＢＬ０〜ＢＬ３をプリチャージする期間においても、ビット線容量調整回路２１，２２の第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３を各ビット線ＢＬ０〜ＢＬ３から切り離しているため、プリチャージ回路１９，２０によるプリチャージ期間Ｐ２は従来よりも短縮される。
【００８０】
このように、第１の実施形態の強誘電体メモリ装置によると、センスアンプ回路２３，２４による増幅期間Ｐ１及びプリチャージ回路１９，２０によるプリチャージ期間Ｐ２を従来よりも短縮できるため、メモリセル１１〜１８のデータ読み出しのサイクルを短縮して従来よりも高速動作が可能となる。
【００８１】
以上説明したように、第１の実施形態に係る強誘電体メモリ装置によると、第１調整キャパシタＣＡ０，ＣＡ２とビット線ＢＬ０，ＢＬ２との間の電気的な接続を制御する第１スイッチトランジスタＴＡ０，ＴＡ２と、第２調整キャパシタＣＡ１，ＣＡ３とビット線ＢＬ１，ＢＬ３との間の電気的な接続を制御する第２スイッチトランジスタＴＡ１，ＴＡ３とを有するビット線容量調整回路２１，２２を備えているため、正確なデータ読み出しが可能となるように各ビット線の容量値を調整しながらも、センスアンプ回路２３，２４の動作電流の低減と高速動作とが可能である。
【００８２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る強誘電体メモリ装置について図面を参照しながら説明する。
【００８３】
図３は本発明の第２の実施形態に係る強誘電体メモリ装置の回路構成を示している。図３において、図１と同一の構成部材については同一の符号を付すことにより説明を省略する。
【００８４】
図３に示すように、第２の実施形態の強誘電体メモリ装置は、メモリセル１１〜１８、ワード線ＷＬ０〜ＷＬ３、セルプレート線ＣＰ０〜ＣＰ３及びビット線ＢＬ０〜ＢＬ３を備え、ビット線対ＢＬ０，ＢＬ１及びビット線対ＢＬ２，ＢＬ３には、プリチャージ回路１９及びプリチャージ回路２０と、ビット線容量調整回路２１Ａ及びビット線容量調整回路２２Ａと、センスアンプ回路２３及びセンスアンプ回路２４とがそれぞれに設けられている。
【００８５】
ビット線容量調整回路２１Ａ，２２Ａは、ゲートにビット線容量調整制御信号ＡＬを受け且つドレインがビット線ＢＬ０，ＢＬ２と接続されたｎチャネル型のＭＯＳトランジスタからなる第１スイッチトランジスタＴＡ０，ＴＡ２と、第１電極が第１スイッチトランジスタＴＡ０，ＴＡ２のソースと接続され且つ第２電極が調整プレート線ＡＣＰと接続された強誘電体キャパシタからなる第１調整キャパシタＣＡ０，ＣＡ２と、ゲートにビット線容量調整制御信号ＡＬを受け且つドレインがビット線ＢＬ１，ＢＬ３と接続されたｎチャネル型のＭＯＳトランジスタからなる第２スイッチトランジスタＴＡ１，ＴＡ３と、第１電極が第２スイッチトランジスタＴＡ１，ＴＡ３のソースと接続され且つ第２電極が調整プレート線ＡＣＰと接続された強誘電体キャパシタからなる第２調整キャパシタＣＡ１，ＣＡ３とによって構成されている。
【００８６】
第２の実施形態の強誘電体メモリ装置は、ビット線容量調整回路２１Ａ，２２Ａにおいて、ビット線容量を調整するための調整キャパシタに、ＭＯＳ型キャパシタに換えて強誘電体キャパシタを用いている点が第１の実施形態と異なっている。
【００８７】
以下に、前述のように構成された本発明の第２の実施形態の強誘電体メモリ装置の読み出し方法について図面を参照しながら説明する。
【００８８】
図４は本発明の第２の実施形態に係る強誘電体メモリ装置の読み出し動作のタイミングを示している。
【００８９】
図４に示すように、まず、初期状態として、プリチャージ制御信号ＲＬ及びビット線容量調整制御信号ＡＬを“Ｈ”レベルとし、ワード線ＷＬ０〜ＷＬ３及びセルプレート線ＣＰ０〜ＣＰ３を“Ｌ”レベルとする。
【００９０】
また、調整プレート線ＡＣＰには、読み出し動作中に常に負の電位Ｖｎを供給する。従って第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１は、初期状態においては第１電極側が接地電位Ｖｓｓであるため、第１電極側が正極となる分極状態にある。
【００９１】
次に、時刻ｔ１においてプリチャージ制御信号ＲＬを“Ｌ”レベルにしてビット線ＢＬ０，ＢＬ１をフローティング状態にした後、時刻ｔ２においてワード線ＷＬ０を“Ｈ”レベルにしてメモリセル１１を選択すると共に、時刻ｔ３においてセルプレート線ＣＰ０を“Ｈ”レベルにする。これにより、メモリセル１１の第１強誘電体キャパシタＣＭ００及び第２強誘電体キャパシタＣＭ１０に、第１電極が接地電位Ｖｓｓで第２電極が電源電位Ｖｄｄとなる電圧がそれぞれ印加され、ビット線ＢＬ０の電位が相対的に高い電位Ｖｈとなりビット線ＢＬ１の電位が相対的に低い電位Ｖｌとなる。従ってビット線対ＢＬ０，ＢＬ１には、データ読み出し電位差Ｖｒとして、Ｖｒ＝Ｖｈ−Ｖｌの電位差が生じることとなる。
【００９２】
このとき、第１調整キャパシタＣＡ０は、ノードＮＡ０から第１電極に正の電位（Ｖｈ）が供給されることにより分極状態が変化するものの、調整セルプレート線ＡＣＰから第２電極に負の電位Ｖｎが供給されているため、第１電極側が第２電極よりも高電位であるので、分極の反転が生じることはなく、第１電極が正極となる分極状態が維持される。同様に、第２調整キャパシタＣＡ１は、ノードＮＡ１から第１電極に正の電位（Ｖｌ）が供給されるが、第１電極が正極となる分極状態が維持される。
【００９３】
次に、時刻ｔ４においてビット線容量調整制御信号ＡＬを“Ｌ”レベルにする。これにより、ビット線容量調整回路２１Ａにおいて、第１スイッチトランジスタＴＡ０及び第２スイッチトランジスタＴＡ１が非導通状態となるため、第１調整キャパシタＣＡ０がビット線ＢＬ０から切り離されると共に、第２調整キャパシタＣＡ１がビット線ＢＬ１から切り離される。このときビット線ＢＬ０の容量値は、ビット線ＢＬ０の寄生容量値ＣP に低下する。
【００９４】
続いて、時刻ｔ５においてセンスアンプ回路２３を駆動する。これにより、ビット線ＢＬ０の電位が電源電位Ｖｄｄとなり且つビット線ＢＬ１の電位が接地電位Ｖｓｓとなるまでビット線対ＢＬ０，ＢＬ１の電位差（データ読み出し電位差）Ｖｒが増幅される。なお、図４にはセンスアンプ回路２３の駆動開始からビット線対ＢＬ０，ＢＬ１が所定の電位差に増幅されるまでの期間を増幅期間Ｐ１として表している。
【００９５】
ここで、センスアンプ回路２３を駆動する際に、ノードＮＡ０，ＮＡ１はビット線ＢＬ０，ＢＬ１から切り離されているため、センスアンプ回路２３による第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１に対する充電及び放電が生じることはなく、ノードＮＡ０，ＮＡ１の電位はそれぞれＶｈ，Ｖｌのまま変化しない。また第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１の分極状態もセンスアンプ回路２３の動作によって変化しない。
【００９６】
次に、時刻ｔ６においてセルプレート線ＣＰ０を“Ｌ”レベルにする。これにより、メモリセル１１の第１強誘電体キャパシタＣＭ００は、第１電極が電源電圧Ｖｄｄで第２電極が接地電圧Ｖｓｓとなる電圧が印加される。これにより、第１強誘電体キャパシタＣＭ００に対して“Ｈ”データが再度書き込まれる。
【００９７】
次に、センスアンプ回路２３の動作を停止した後、時刻ｔ７においてプリチャージ制御信号ＲＬを“Ｈ”レベルにしてプリチャージ回路１９を駆動する。これにより、ビット線対ＢＬ０，ＢＬ１の電位が共に接地電位Ｖｓｓにプリチャージされる。
【００９８】
ここで、プリチャージ回路１９を駆動する際に、ノードＮＡ０，ＮＡ１はビット線ＢＬ０，ＢＬ１から切り離されているため、ノードＮＡ０，ＮＡ１の電位はそれぞれＶｈ，Ｖｌのまま変化せず、第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１の分極状態はプリチャージ回路１９の動作によって変化しない。
【００９９】
次に、時刻ｔ８においてワード線ＷＬ０を“Ｌ”レベルにした後、時刻ｔ９においてビット線容量調整御線ＡＬを再度“Ｈ”レベルにすることにより、第１スイッチトランジスタＴＡ０及び第２スイッチトランジスタＴＡ１を導通状態にして、ビット線ＢＬ０と第１調整キャパシタＣＡ０とを接続すると共に、ビット線ＢＬ１と第２調整キャパシタＣＡ１とを接続する。これにより、ノードＮＡ０，ＮＡ１はプリチャージ回路１９を介して接地電位Ｖｓｓに接続され、第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１がそれぞれの第１電極側に接地電位Ｖｓｓが印加されて初期状態と同じ分極状態となり、メモリセル１１に対する読み出し動作を終了する。
【０１００】
その後、時刻ｔ１１〜時刻ｔ１９までの工程は、ワード線ＷＬ０及びセルプレート線ＣＰ０に換えてワード線ＷＬ１及びセルプレート線ＣＰ１を駆動することを除いて、時刻ｔ１〜時刻ｔ９までの工程と同一である。これにより、メモリセル１１に対する読み出し動作と同様にしてメモリセル１２のデータがビット線対ＢＬ０，ＢＬ１に読み出される。
【０１０１】
なお、第２の実施形態の強誘電体メモリ装置の読み出し動作において、調整セルプレート線ＡＣＰに供給する電位Ｖｎは負の値に限られず、メモリセル１１〜１８の読み出しに伴って生じるビット線ＢＬ０〜ＢＬ３の電位の変化によって分極反転が生じないような電位であればよい。
【０１０２】
以上説明したように、第２の実施形態の強誘電体メモリ装置によると、調整セルプレート線ＡＣＰに常に負の電位を供給しているため、ビット線容量調整回路２１Ａ，２２Ａの第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３に分極反転が生じないので、強誘電体キャパシタを用いてビット線ＢＬ０〜ＢＬ３の容量値が所望の値となるように確実に調整できる。ここで、強誘電体材料は、他の絶縁性材料と比べて誘電率が極めて大きい材料であるため、ＭＯＳキャパシタを用いた第１の実施形態と比べて、第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３の占有面積を小さくすることができるので、第１の実施形態よりも微細化された強誘電体メモリ装置を得ることができる。
【０１０３】
（第３の実施形態）
以下、本発明の第３の実施形態に係る強誘電体メモリ装置について図面を参照しながら説明する。
【０１０４】
図５は本発明の第２の実施形態に係る強誘電体メモリ装置の回路構成を示している。図５において、図１と同一の構成部材については同一の符号を付すことにより説明を省略する。
【０１０５】
図５に示すように、第３の実施形態の強誘電体メモリ装置は、メモリセル１１〜１８、ワード線ＷＬ０〜ＷＬ３、セルプレート線ＣＰ０〜ＣＰ３及びビット線ＢＬ０〜ＢＬ３を備え、ビット線対ＢＬ０，ＢＬ１及びビット線対ＢＬ２，ＢＬ３には、プリチャージ回路１９及びプリチャージ回路２０と、ビット線容量調整回路２１Ｂ及びビット線容量調整回路２２Ｂと、センスアンプ回路２３及びセンスアンプ回路２４とがそれぞれに設けられている。
【０１０６】
ビット線容量調整回路２１Ｂ，２２Ｂは、ゲートにビット線容量調整制御信号ＡＬを受け且つドレインがビット線ＢＬ０，ＢＬ２と接続されたｎチャネル型のＭＯＳトランジスタからなる第１スイッチトランジスタＴＡ０，ＴＡ２と、第１電極が第１スイッチトランジスタＴＡ０，ＴＡ２のソースと接続され且つ第２電極が接地されたＭＯＳキャパシタからなる第１調整キャパシタＣＡ０，ＣＡ２と、ゲートにビット線容量調整制御信号ＡＬを受け且つドレインがビット線ＢＬ１，ＢＬ３と接続されたｎチャネル型のＭＯＳトランジスタからなる第２スイッチトランジスタＴＡ１，ＴＡ３と、第１電極が第２スイッチトランジスタＴＡ１，ＴＡ３のソースと接続され且つ第２電極が接地されたＭＯＳキャパシタからなる第２調整キャパシタＣＡ１，ＣＡ３と、ゲートに調整キャパシタ初期化信号ＡＲＬを受け且つソースが接地され且つドレインが第１調整キャパシタＣＡ０，ＣＡ２の第１電極と接続されたｎチャネル型のＭＯＳトランジスタからなる第１調整キャパシタ初期化トランジスタＴＡＲ０，ＴＡＲ２と、ゲートに調整キャパシタ初期化信号ＡＲＬを受け且つソースが接地され且つドレインが第２調整キャパシタＣＡ１，ＣＡ３の第１電極と接続されたｎチャネル型のＭＯＳトランジスタからなる第２調整キャパシタ初期化トランジスタＴＡＲ１，ＴＡＲ３とによって構成されている。
【０１０７】
ここで、ビット線容量調整回路２１Ｂ，２２Ｂにおいて、ノードＮＡ０，ＮＡ２は第１スイッチトランジスタＴＡ０，ＴＡ２と第１調整キャパシタＣＡ０，ＣＡ２と第１調整キャパシタ初期化トランジスタＴＡＲ０，ＴＡＲ２とを接続し、ノードＮＡ１，ＮＡ３は第２スイッチトランジスタＴＡ１，ＴＡ３と第２調整キャパシタＣＡ１，ＣＡ３と第２調整キャパシタ初期化トランジスタＴＡＲ１，ＴＡＲ３とを接続している。
【０１０８】
第３の実施形態の強誘電体メモリ装置は、ビット線容量調整回路２１Ｂ，２２Ｂに、第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３の電位を第１電極側から初期化するための第１調整キャパシタ初期化トランジスタＴＡＲ０，ＴＡＲ２及び第２調整キャパシタ初期化トランジスタＴＡＲ１，ＴＡＲ３が設けられている点が第１の実施形態と異なっている。
【０１０９】
以下に、前述のように構成された本発明の第３の実施形態の強誘電体メモリ装置の読み出し方法について図面を参照しながら説明する。
【０１１０】
図６は本発明の第３の実施形態に係る強誘電体メモリ装置の読み出し動作のタイミングを示している。
【０１１１】
図６に示すように、まず、初期状態として、プリチャージ制御信号ＲＬ及びビット線容量調整制御信号ＡＬを“Ｈ”レベルとし、ワード線ＷＬ０〜ＷＬ３及びセルプレート線ＣＰ０〜ＣＰ３を“Ｌ”レベルとする。また、調整キャパシタ初期化信号ＡＲＬは“Ｌ”レベルとする。
【０１１２】
次に、時刻ｔ１においてプリチャージ制御信号ＲＬを“Ｌ”レベルにしてビット線ＢＬ０，ＢＬ１をフローティング状態にした後、時刻ｔ２においてワード線ＷＬ０を“Ｈ”レベルにしてメモリセル１１を選択すると共に、時刻ｔ３においてセルプレート線ＣＰ０を“Ｈ”レベルにする。これにより、メモリセル１１の第１強誘電体キャパシタＣＭ００及び第２強誘電体キャパシタＣＭ１０に、第１電極が接地電位Ｖｓｓで第２電極が電源電位Ｖｄｄとなる電圧がそれぞれ印加され、ビット線ＢＬ０の電位が相対的に高い電位Ｖｈとなりビット線ＢＬ１の電位が相対的に低い電位Ｖｌとなる。従ってビット線対ＢＬ０，ＢＬ１には、データ読み出し電位差Ｖｒとして、Ｖｒ＝Ｖｈ−Ｖｌの電位差が生じることとなる。このとき、ノードＮＡ０の電位は電位はビット線ＢＬ０と同じ電位Ｖｈとなり、ノードＮＡ１の電位はビット線ＢＬ１と同じ電位Ｖｌとなる。
【０１１３】
次に、時刻ｔ４においてビット線容量調整制御信号ＡＬを“Ｌ”レベルにする。これにより、ビット線容量調整回路２１Ａにおいて、第１スイッチトランジスタＴＡ０及び第２スイッチトランジスタＴＡ１が非導通状態となるため、第１調整キャパシタＣＡ０がビット線ＢＬ０から切り離されると共に、第２調整キャパシタＣＡ１がビット線ＢＬ１から切り離される。このときビット線ＢＬ０の容量値は、ビット線ＢＬ０の寄生容量値ＣP に低下する。
【０１１４】
続いて、時刻ｔ５においてセンスアンプ回路２３を駆動する。これにより、ビット線ＢＬ０の電位が電源電位Ｖｄｄ（“Ｈ”レベル）となり且つビット線ＢＬ１の電位が接地電位Ｖｓｓ（“Ｌ”レベル）となるまでビット線対ＢＬ０，ＢＬ１の電位差（データ読み出し電位差）Ｖｒが増幅される。
【０１１５】
また、センスアンプ回路２３を駆動している間の所定の時間にわたって、調整キャパシタ初期化信号ＡＲＬを“Ｈ”レベルにする。これにより、第１調整キャパシタ初期化トランジスタＴＡＲ０及び第２調整キャパシタ初期化トランジスタＴＡＲ１を導通状態にしてノードＮＡ０，ＮＡ１を接地電位Ｖｓｓに接続し、第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１の電荷がそれぞれの第１電極側から放電されて初期状態と同じ状態になる。
【０１１６】
次に、時刻ｔ６においてセルプレート線ＣＰ０を“Ｌ”レベルにする。これにより、メモリセル１１の第１強誘電体キャパシタＣＭ００は、第１電極が電源電圧Ｖｄｄで第２電極が接地電圧Ｖｓｓとなる電圧が印加される。これにより、第１強誘電体キャパシタＣＭ００に対して“Ｈ”データが再度書き込まれる。
【０１１７】
次に、センスアンプ回路２３の動作を停止した後、時刻ｔ７においてプリチャージ制御信号ＲＬを“Ｈ”レベルにしてプリチャージ制御信号ＲＬを“Ｈ”レベルにしてプリチャージ回路１９を駆動する。これにより、ビット線対ＢＬ０，ＢＬ１の電位が共に接地電位Ｖｓｓにプリチャージされる。
【０１１８】
ここで、プリチャージ回路１９を駆動する際に、ノードＮＡ０，ＮＡ１はビット線ＢＬ０，ＢＬ１から切り離されているため、ノードＮＡ０，ＮＡ１の電位は共に接地電位Ｖｓｓのまま変化せず、第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１が保持する電荷はプリチャージ回路１９の動作によって影響を受けない。
【０１１９】
次に、時刻ｔ８においてビット線容量調整御線ＡＬを“Ｈ”レベルにした後、時刻ｔ９においてワード線ＷＬ０を“Ｌ”レベルにすることにより、第１スイッチトランジスタＴＡ０及び第２スイッチトランジスタＴＡ１を導通状態にして、ビット線ＢＬ０と第１調整キャパシタＣＡ０とを接続すると共に、ビット線ＢＬ１と第２調整キャパシタＣＡ１とを接続し、初期状態と同じ状態にしてメモリセル１１に対する読み出し動作を終了する。
【０１２０】
その後、時刻ｔ１１〜時刻ｔ１９までの工程は、ワード線ＷＬ０及びセルプレート線ＣＰ０に換えてワード線ＷＬ１及びセルプレート線ＣＰ１を駆動することを除いて、時刻ｔ１〜時刻ｔ９までの工程と同一である。これにより、メモリセル１１に対する読み出し動作と同様にしてメモリセル１２のデータがビット線対ＢＬ０，ＢＬ１に読み出される。
【０１２１】
なお、第３の強誘電体メモリ装置の読み出し動作において、調整キャパシタ初期化信号ＡＲＬを“Ｈ”レベルにする期間は、センスアンプ回路２３の駆動中に限られず、ビット線容量調整制御信号ＡＬを“Ｌ”レベルにした後（時刻ｔ４より後）、ビット線容量調整制御信号ＡＬを再度“Ｈ”レベルにする（時刻ｔ９）までの間であればよい。
【０１２２】
第３の実施形態の強誘電体メモリ装置によると、ビット線容量調整回路２１Ｂ，２２Ｂは、第１調整キャパシタ初期化トランジスタＴＡＲ０，ＴＡＲ２及び第２調整キャパシタ初期化トランジスタＴＡＲ１，ＴＡＲ３を備えているため、センスアンプ回路２３，２４の動作期間中に第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３を初期化できるので、プリチャージ回路１９，２０を用いて第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３を初期化する第１の実施形態と比べて、プリチャージ回路１９，２０の駆動期間を短縮することができ、より高速な動作が可能である。
【０１２３】
（第４の実施形態）
以下、本発明の第４の実施形態に係る強誘電体メモリ装置について図面を参照しながら説明する。
【０１２４】
図７は本発明の第４の実施形態に係る強誘電体メモリ装置の回路構成を示している。図７において、図５と同一の構成部材については同一の符号を付すことにより説明を省略する。
【０１２５】
図５に示すように、第３の実施形態の強誘電体メモリ装置は、メモリセル１１〜１８、ワード線ＷＬ０〜ＷＬ３、セルプレート線ＣＰ０〜ＣＰ３及びビット線ＢＬ０〜ＢＬ３を備え、ビット線対ＢＬ０，ＢＬ１及びビット線対ＢＬ２，ＢＬ３には、プリチャージ回路１９及びプリチャージ回路２０と、ビット線容量調整回路２１Ｃ及びビット線容量調整回路２２Ｃと、センスアンプ回路２３及びセンスアンプ回路２４とがそれぞれに設けられている。
【０１２６】
ビット線容量調整回路２１Ｃ，２２Ｃは、ゲートにビット線容量調整制御信号ＡＬを受け且つドレインがビット線ＢＬ０，ＢＬ２と接続されたｎチャネル型のＭＯＳトランジスタからなる第１スイッチトランジスタＴＡ０，ＴＡ２と、第１電極が第１スイッチトランジスタＴＡ０，ＴＡ２のソースと接続され且つ第２電極が調整プレート線ＡＣＰと接続された強誘電体キャパシタからなる第１調整キャパシタＣＡ０，ＣＡ２と、ゲートにビット線容量調整制御信号ＡＬを受け且つドレインがビット線ＢＬ１，ＢＬ３と接続されたｎチャネル型のＭＯＳトランジスタからなる第２スイッチトランジスタＴＡ１，ＴＡ３と、第１電極が第２スイッチトランジスタＴＡ１，ＴＡ３のソースと接続され且つ第２電極が調整プレート線ＡＣＰと接続された強誘電体キャパシタからなる第２調整キャパシタＣＡ１，ＣＡ３と、ゲートに調整キャパシタ初期化信号ＡＲＬを受け且つソースが接地され且つドレインが第１調整キャパシタＣＡ０，ＣＡ２の第１電極と接続されたｎチャネル型のＭＯＳトランジスタからなる第１調整キャパシタ初期化トランジスタＴＡＲ０，ＴＡＲ２と、ゲートに調整キャパシタ初期化信号ＡＲＬを受け且つソースが接地され且つドレインが第２調整キャパシタＣＡ１，ＣＡ３の第１電極と接続されたｎチャネル型のＭＯＳトランジスタからなる第２調整キャパシタ初期化トランジスタＴＡＲ１，ＴＡＲ３とによって構成されている。
【０１２７】
第４の実施形態の強誘電体メモリ装置は、ビット線容量調整回路２１Ｃ，２２Ｃにおいて、ビット線容量を調整するための調整キャパシタに、ＭＯＳキャパシタに換えて強誘電体キャパシタを用いている点が第３の実施形態と異なっている。
【０１２８】
以下に、前述のように構成された本発明の第４の実施形態の強誘電体メモリ装置の読み出し方法について図面を参照しながら説明する。
【０１２９】
図８は本発明の第４の実施形態に係る強誘電体メモリ装置の読み出し方法の動作タイミングを示している。
【０１３０】
図８に示すように、まず、初期状態として、プリチャージ制御信号ＲＬ及びビット線容量調整制御信号ＡＬを“Ｈ”レベルとし、ワード線ＷＬ０〜ＷＬ３、セルプレート線ＣＰ０〜ＣＰ３及び調整キャパシタ初期化信号ＡＲＬを“Ｌ”レベルとする。
【０１３１】
また、調整プレート線ＡＣＰには、読み出し動作中に常に負の電位Ｖｎを供給する。従って第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３は、初期状態においては第１電極側が接地電位Ｖｓｓであるため、第１電極側が正極となる分極状態にある。
【０１３２】
次に、時刻ｔ１においてプリチャージ制御信号ＲＬを“Ｌ”レベルにしてビット線ＢＬ０，ＢＬ１をフローティング状態にした後、時刻ｔ２においてワード線ＷＬ０を“Ｈ”レベルにしてメモリセル１１を選択すると共に、時刻ｔ３においてセルプレート線ＣＰ０を“Ｈ”レベルにする。これにより、メモリセル１１の第１強誘電体キャパシタＣＭ００及び第２強誘電体キャパシタＣＭ１０に、第１電極が接地電位Ｖｓｓで第２電極が電源電位Ｖｄｄとなる電圧がそれぞれ印加され、ビット線ＢＬ０の電位が相対的に高い電位Ｖｈとなりビット線ＢＬ１の電位が相対的に低い電位Ｖｌとなる。従ってビット線対ＢＬ０，ＢＬ１には、データ読み出し電位差Ｖｒとして、Ｖｒ＝Ｖｈ−Ｖｌの電位差が生じることとなる。
【０１３３】
このとき、第１調整キャパシタＣＡ０は、ノードＮＡ０から第１電極に正の電位（Ｖｈ）が供給されることにより分極状態が変化するものの、調整セルプレート線ＡＣＰから第２電極に負の電位Ｖｎが供給されているため、第１電極側が第２電極よりも高電位であるので、分極の反転が生じることはなく、第１電極が正極となる分極状態が維持される。同様に、第２調整キャパシタＣＡ１は、ノードＮＡ１から第１電極に正の電位（Ｖｌ）が供給されるが、第１電極が正極となる分極状態が維持される。
【０１３４】
次に、時刻ｔ４においてビット線容量調整制御信号ＡＬを“Ｌ”レベルにする。これにより、ビット線容量調整回路２１Ａにおいて、第１スイッチトランジスタＴＡ０及び第２スイッチトランジスタＴＡ１が非導通状態となるため、第１調整キャパシタＣＡ０がビット線ＢＬ０から切り離されると共に、第２調整キャパシタＣＡ１がビット線ＢＬ１から切り離される。このときビット線ＢＬ０の容量値は、ビット線ＢＬ０の寄生容量値ＣP に低下する。
【０１３５】
続いて、時刻ｔ５においてセンスアンプ回路２３を駆動する。これにより、ビット線ＢＬ０の電位が電源電位Ｖｄｄ（“Ｈ”レベル）となり且つビット線ＢＬ１の電位が接地電位Ｖｓｓ（“Ｌ”レベル）となるまでビット線対ＢＬ０，ＢＬ１の電位差（データ読み出し電位差）Ｖｒが増幅される。ここで、センスアンプ回路２３を駆動する際に、ノードＮＡ０，ＮＡ１はビット線ＢＬ０，ＢＬ１から切り離されているため、第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１の分極状態もセンスアンプ回路２３の動作による影響を受けない。
【０１３６】
また、センスアンプ回路２３を駆動している間の所定の時間にわたって、調整キャパシタ初期化信号ＡＲＬを“Ｈ”レベルにする。これにより、第１調整キャパシタ初期化トランジスタＴＡＲ０及び第２調整キャパシタ初期化トランジスタＴＡＲ１を導通状態にしてノードＮＡ０，ＮＡ１を接地電位Ｖｓｓに接続し、第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１の第１電極に接地電位Ｖｓｓを印加して初期状態と同じ分極状態にする。
【０１３７】
次に、時刻ｔ６においてセルプレート線ＣＰ０を“Ｌ”レベルにする。これにより、メモリセル１１の第１強誘電体キャパシタＣＭ００は、第１電極が電源電圧Ｖｄｄで第２電極が接地電圧Ｖｓｓとなる電圧が印加される。これにより、第１強誘電体キャパシタＣＭ００に対して“Ｈ”データが再度書き込まれる。
【０１３８】
次に、センスアンプ回路２３の動作を停止した後、時刻ｔ７においてプリチャージ制御信号ＲＬを“Ｈ”レベルにしてプリチャージ制御信号ＲＬを“Ｈ”レベルにしてプリチャージ回路１９を駆動する。これにより、ビット線対ＢＬ０，ＢＬ１の電位が共に接地電位Ｖｓｓにプリチャージされる。
【０１３９】
ここで、プリチャージ回路１９を駆動する際に、ノードＮＡ０，ＮＡ１はビット線ＢＬ０，ＢＬ１から切り離されているため、ノードＮＡ０，ＮＡ１の電位は共に接地電位Ｖｓｓのまま変化せず、第１調整キャパシタＣＡ０及び第２調整キャパシタＣＡ１の分極状態はプリチャージ回路１９の動作によって影響を受けない。
【０１４０】
次に、時刻ｔ８においてビット線容量調整御線ＡＬを“Ｈ”レベルにした後、時刻ｔ９においてワード線ＷＬ０を“Ｌ”レベルにすることにより、第１スイッチトランジスタＴＡ０及び第２スイッチトランジスタＴＡ１を導通状態にして、ビット線ＢＬ０と第１調整キャパシタＣＡ０とを接続すると共に、ビット線ＢＬ１と第２調整キャパシタＣＡ１とを接続し、初期状態と同じ状態にしてメモリセル１１に対する読み出し動作を終了する。
【０１４１】
その後、時刻ｔ１１〜時刻ｔ１９までの工程は、ワード線ＷＬ０及びセルプレート線ＣＰ０に換えてワード線ＷＬ１及びセルプレート線ＣＰ１を駆動することを除いて、時刻ｔ１〜時刻ｔ９までの工程と同一である。これにより、メモリセル１１に対する読み出し動作と同様にしてメモリセル１２のデータがビット線対ＢＬ０，ＢＬ１に読み出される。
【０１４２】
なお、第２の実施形態の強誘電体メモリ装置の読み出し動作において、調整セルプレート線ＡＣＰに供給する電位Ｖｎは負の値に限られず、メモリセル１１〜１８の読み出しに伴って生じるビット線ＢＬ０〜ＢＬ３の電位の変化によって分極反転が生じないような電位であればよい。
【０１４３】
以上説明したように、第４の実施形態の強誘電体メモリ装置によると、強誘電体キャパシタを用いてビット線ＢＬ０〜ＢＬ３の容量値が所望の値となるように確実に調整できるため、ＭＯＳキャパシタを用いた第３の実施形態と比べて、第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３の占有面積を小さくすることができるので、第３の実施形態よりも微細化された強誘電体メモリ装置を得ることができる。
【０１４４】
（第５の実施形態）
以下、本発明の第５の実施形態に係る強誘電体メモリ装置について図面を参照しながら説明する。
【０１４５】
図９は本発明の第５の実施形態に係る強誘電体メモリ装置の回路構成を示している。図９において、図１と同一の構成部材については同一の符号を付すことにより説明を省略する。
【０１４６】
図９に示すように、第５の実施形態の強誘電体メモリ装置は、それぞれがデータを保持するための強誘電体キャパシタを有し且つ行列状に配列された複数のメモリセル３１〜３８と、ワード線ＷＬ０〜ＷＬ３、セルプレート線ＣＰ０〜ＣＰ３及びビット線ＢＬ０〜ＢＬ３と、各ビット線ＢＬ０にリファレンス電位を生成するため電荷を保持するリファレンスセル３９〜４２と、該リファレンスセル３９〜４２が保持する電荷に応じて各ビット線ＢＬ０〜ＢＬ３にリファレンス電位を供給するスイッチ回路４３を備え、ビット線対ＢＬ０，ＢＬ１及びビット線対ＢＬ２，ＢＬ３のそれぞれには、プリチャージ回路１９及びプリチャージ回路２０と、ビット線容量調整回路２１及びビット線容量調整回路２２と、センスアンプ回路２３及びセンスアンプ回路２４とが設けられている。
【０１４７】
ビット線対ＢＬ０，ＢＬ１に接続された各メモリセル３１〜３４は、ゲートがワード線ＷＬ０〜ＷＬ３と接続され且つドレインがビット線対ＢＬ０，ＢＬ１の一方のビット線に交互に接続されたｎチャネル型のＭＯＳトランジスタであるメモリセル選択トランジスタＴＭ０〜ＴＭ３と、第１電極がメモリセル選択トランジスタＴＭ０〜ＴＭ３のソースと接続され且つ第２電極がセルプレート線ＣＰ０〜ＣＰ３と接続されたメモリセル強誘電体キャパシタＣＭ０〜ＣＭ３とによって構成されている。
【０１４８】
ビット線対ＢＬ２，ＢＬ３に接続された各メモリセル３５〜３８は、ゲートがワード線ＷＬ０〜ＷＬ３と接続され且つドレインがビット線対ＢＬ０，ＢＬ１の一方のビット線に交互に接続されたｎチャネル型のＭＯＳトランジスタであるメモリセル選択トランジスタＴＭ４〜ＴＭ７と、第１電極がメモリセル選択トランジスタＴＭ４〜ＴＭ７のソースと接続され且つ第２電極がセルプレート線ＣＰ０〜ＣＰ３と接続されたメモリセル強誘電体キャパシタＣＭ４〜ＣＭ７とによって構成されている。
【０１４９】
リファレンスセル３９〜４２は、ゲートがリファレンスワード線ＲＷＬ０，ＲＷＬ１と接続され且つドレインがビット線ＢＬ０〜ＢＬ３と接続されたｎチャネル型のＭＯＳトランジスタであるリファレンスセル選択トランジスタＴＲＦ０〜ＴＲＦ３と、第１電極がリファレンスセル選択トランジスタＴＲＦ０〜ＴＲＦ３のソースと接続され且つ第２電極がリファレンスセルプレート線ＲＣＰ０，ＲＣＰ１と接続されたリファレンスセル強誘電体キャパシタＣＲＦ０〜ＣＲＦ３とによって構成されている。ここで、リファレンスワード線ＲＷＬ０及びリファレンスセルプレート線ＲＣＰ０はリファレンスセル４０，４２と接続され、リファレンスワード線ＲＷＬ１及びリファレンスセルプレート線ＲＣＰ１はリファレンスセル３９，４１と接続されている。
【０１５０】
スイッチ回路４３は、ゲートがイコライズ制御信号ＲＥＱ０と接続され、ソース及びドレインがビット線ＢＬ１，ＢＬ３と接続されたイコライズトランジスタＴＥＱ０と、ゲートがイコライズ制御信号ＲＥＱ１と接続され、ソース及びドレインがビット線ＢＬ０，ＢＬ２と接続されたイコライズトランジスタＴＥＱ１とによって構成されている。
【０１５１】
第５の実施形態の強誘電体メモリ装置は、各メモリセルに１トランジスタ１キャパシタ（１Ｔ１Ｃ）型のメモリセルを用いている点が、各メモリセルに２トランジスタ２キャパシタ（２Ｔ２Ｃ）型のメモリセルを用いた第１の実施形態と異なっている。
【０１５２】
１Ｔ１Ｃ型のメモリセルでは、データの読み出しの際に、各ビット線対の一方のビット線にメモリセルを読み出し、他方のビット線にリファレンス電位を供給するように構成されている。
【０１５３】
第５の実施形態の強誘電体メモリ装置では、リファレンスセル３９，４２に“Ｈ”データを書き込むと共にリファレンスセル４０，４１に“Ｌ”データを書き込んで用い、ビット線ＢＬ０又はビット線ＢＬ２と接続された各メモリセルのデータを読み出す際には、リファレンスセル４０とリファレンスセル４２とに基づいてリファレンス電位を生成する一方、ビット線ＢＬ１又はビット線ＢＬ３と接続された各メモリセルのデータを読み出す際には、リファレンスセル３９とリファレンスセル４１とに基づいてリファレンス電位を生成する。
【０１５４】
以下に、前述のように構成された本発明の第５の実施形態の強誘電体メモリ装置の動作について図面を参照しながら説明する。
【０１５５】
図１０は本発明の第１の実施形態に係る強誘電体メモリ装置の読み出し動作のタイミングを示している。ここで、メモリセル３１のメモリセル強誘電体キャパシタＣＭ０に“Ｈ”データがあらかじめ書き込まれており、メモリセル３２のメモリセル強誘電体キャパシタＣＭ１に“Ｌ”データがあらかじめ書き込まれているとして、メモリセル３１のデータを読み出した後にメモリセル３２のデータを読み出す場合の動作タイミングについて説明する。
【０１５６】
なお、メモリセル３１の読み出しの際には、メモリセル３１と同じ行に並ぶメモリセル３５のデータがビット線ＢＬ２に読み出され、メモリセル３２の読み出しの際にはメモリセル３２と同じ行に並ぶメモリセル３６のデータがビット線ＢＬ３に読み出される。ここではメモリセル３５のメモリセル強誘電体キャパシタＣＭ５に“Ｌ”データがあらかじめ書き込まれており、メモリセル３６のメモリセル強誘電体キャパシタＣＭ６に“Ｈ”データがあらかじめ書き込まれているとする。
【０１５７】
図１０に示すように、まず、初期状態として、プリチャージ制御信号ＲＬ及びビット線容量調整制御信号ＡＬを“Ｈ”レベルとし、ワード線ＷＬ０〜ＷＬ３、セルプレート線ＣＰ０〜ＣＰ３、リファレンスワード線ＲＷＬ０，ＲＷＬ１、リファレンスセルプレート線ＲＣＰ０，ＲＣＰ１及びイコライズ制御信号ＲＥＱ０，ＲＥＱ１をすべて“Ｌ”レベルとする。
【０１５８】
初期状態では、プリチャージ制御信号ＲＬが“Ｈ”レベルであるため各ビット線ＢＬ０，ＢＬ１の電位は接地電位Ｖｓｓにプリチャージされており、ビット線容量調整制御信号ＡＬが“Ｈ”レベルであるため、ビット線ＢＬ０の容量値ＣBL0 はＣBL0 ＝ＣPBL0 ＋ＣAJ0 である。また、ノードＮＡ０，ＮＡ１の電位はビット線ＢＬ０，ＢＬ１の電位と同じ電位（接地電位Ｖｓｓ）である。
【０１５９】
次に、時刻ｔ１においてプリチャージ制御信号ＲＬを“Ｌ”レベルにビット線ＢＬ０，ＢＬ１をフローティング状態にした後、時刻ｔ２においてワード線ＷＬ０及びリファレンスワード線ＲＷＬ０を“Ｈ”レベルにしてメモリセル３１，３５及びリファレンスセル４０，４２を選択すると共に、時刻ｔ３においてセルプレート線ＣＰ０及びリファレンスセルプレート線ＲＣＰ０を“Ｈ”レベルにする。これにより、メモリセル強誘電体キャパシタＣＭ０，ＣＭ５及びリファレンスセル強誘電体キャパシタＣＲＦ１，ＣＲＦ３は、第１電極が接地電位Ｖｓｓで第２電極が電源電位Ｖｄｄとなる電圧が印加される。この印加電圧により、メモリセル強誘電体キャパシタＣＭ０，ＣＭ５及びリファレンスセル強誘電体キャパシタＣＲＦ１，ＣＲＦ３のそれぞれの残留分極に応じてビット線ＢＬ０〜ＢＬ３の電位が変化する。
【０１６０】
ここでは、メモリセル３１に“Ｈ”データが書き込まれており、リファレンスセル４０に“Ｌ”データが書き込まれているため、ビット線ＢＬ１の電位が相対的に高い電位Ｖｈとなり、ビット線ＢＬ０の電位が相対的に低い電位Ｖｌとなる。同様に、メモリセル３５に“Ｌ”データが書き込まれており、リファレンスセル４２に“Ｈ”データが書き込まれているため、ビット線ＢＬ２の電位がＶｌとなり、ビット線ＢＬ３の電位がＶｈとなる。
【０１６１】
次に、時刻ｔ４において、ビット線容量調整制御信号ＡＬを“Ｌ”レベルにする。これにより、ビット線容量調整回路２１において第１スイッチトランジスタＴＡ０及び第２スイッチトランジスタＴＡ０１が非道通状態となるため、第１調整キャパシタＣＡ０がビット線ＢＬ０から切り離されると共に、第２調整キャパシタＣＡ１がビット線ＢＬ１から切り離される。
【０１６２】
次に、時刻ｔ５において、イコライズ制御信号ＲＥＱ０を“Ｈ”レベルにする。これにより、スイッチ回路４３においてイコライズトランジスタＴＥＱ０が導通状態となるため、ビット線ＢＬ１とビット線ＢＬ３とが電気的に接続されるので、ビット線ＢＬ１及びビット線ＢＬ３に、“Ｈ”データの電位（Ｖｈ）と“Ｌ”データの電位（Ｖｌ）とに基づいて基準電位Ｖｒｆが生じることとなる。ここで、基準電位ＶｒｆはＶｈの値とＶｌの値との中間の値であり、ビット線対ＢＬ０，ＢＬ１には、データ読み出し電位差Ｖｒとして、Ｖｒ＝Ｖｈ−Ｖｒｆの電位差が生じ、ビット線対ＢＬ２，ＢＬ３にはＶｒ＝Ｖｒｆ−Ｖｌの電位差が生じることとなる。
【０１６３】
また、イコライズ制御信号ＲＥＱ０を“Ｈ”レベルにする際に第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３は各ビット線ＢＬ０〜ＢＬ３と切り離された状態であるため、ノードＮＡ０〜ＮＡ３の電位はＶｈ又はＶｌから変化しない。
【０１６４】
次に、時刻ｔ６において、イコライズ制御信号ＲＥＱ０を“Ｌ”レベルにすると、イコライズトランジスタＴＥＱ０が遮断状態となるため、ビット線ＢＬ１とビット線ＢＬ３とが電気的に切り離される。
【０１６５】
続いて、時刻ｔ７においてセンスアンプ回路２３，２４を駆動する。これにより、ビット線対ＢＬ０，ＢＬ１及びビット線対ＢＬ２，ＢＬ３の電位差が増幅される。ここで、センスアンプ回路２３，２４を駆動する際に、ノードＮＡ０〜ＮＡ３はビット線ＢＬ０〜ＢＬ３から切り離されているため、センスアンプ回路２３，２４による第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３に対する充電及び放電が生じることはなく、ノードＮＡ０，ＮＡ１の電位はそれぞれＶｈ，Ｖｒｆのまま変化せず、またノードＮＡ２，ＮＡ３の電位はそれぞれＶｒｆ，Ｖｌのまま変化しない。
【０１６６】
次に、時刻ｔ８においてセルプレート線ＣＰ０を“Ｌ”レベルにする。これにより、メモリセル３１のメモリセル強誘電体キャパシタＣＭ０は、第１電極が電源電圧Ｖｄｄで第２電極が接地電圧Ｖｓｓとなる電圧が印加されて“Ｈ”データが再度書き込まれる。
【０１６７】
次に、センスアンプ回路２３，２４の動作を停止した後、時刻ｔ９においてプリチャージ制御信号ＲＬを“Ｈ”レベルにしてビット線ＢＬ０〜ＢＬ３の電位が共に接地電位Ｖｓｓにプリチャージする。この際に、ノードＮＡ０〜ＮＡ３はビット線ＢＬ０〜ＢＬ３から切り離されているため、第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３が保持する電荷はプリチャージ回路１９，２０の動作によって影響を受けず、ノードＮＡ０〜ＮＡ３の電位も変化しない。
【０１６８】
次に、時刻ｔ１０においてワード線ＷＬ０を“Ｌ”レベルにし、メモリセル３１のメモリセル選択トランジスタＴＭ０が閉じ、メモリセル３１に対する動作は完了する。このとき、リファレンスセル４０とリファレンスセル４２と接続されたワード線ＲＷＬ０ｈａ“Ｈ”レベルを保持している。
【０１６９】
次に、時刻ｔ１１において、プリチャージ制御信号ＲＬを“Ｌ”レベルにし、プリチャージを解除した後、時刻ｔ１２において、リファレンスセル４０とリファレンスセル４２との初期化動作として、まずビット線ＢＬ０とビット線ＢＬ３とは外部より“Ｈ”レベルに、ビット線ＢＬ１とＢＬ２とは外部より“Ｌ”レベルにする。このとき、リファレンスセルプレート線ＲＣＬ０は“Ｈ”レベルを保持しているので、リファレンスセル４０のリファレンスセル強誘電体キャパシタＣＲＦ１は、第１電極が“Ｌ”レベル、第２電極が“Ｈ”レベルとなり、リファレンスセル４２には初期状態と同様の“Ｌ”データが書き込まれる。
【０１７０】
さらに、時刻ｔ１３において、リファレンスセルプレート線ＲＣＬ０を“Ｌ”レベルにすることにより、リファレンスセル４２のリファレンスセル強誘電体キャパシタＣＲＦ３は、第１電極が“Ｌ”レベル、第２電極が“Ｌ”レベルとなり、リファレンスセル４２には初期状態と同様の“Ｈ”データが書き込まれる。
【０１７１】
その後、時刻ｔ１５において、リファレンスワード線ＲＷＬ０を“Ｌ”レベルにし、リファレンスセル４０とリファレンスセル４２とをビット線ＢＬ１，ＢＬ３から切り離した後、時刻ｔ１６においてビット線容量調整制御信号ＡＬを“Ｈ”レベルにすることにより、第１スイッチトランジスタＴＡ０，ＴＡ２及び第２スイッチトランジスタＴＡ１，ＴＡ３を導通状態にして、ビット線ＢＬ０，ＢＬ２と第１調整キャパシタＣＡ０，ＣＡ２とを接続すると共に、ビット線ＢＬ１，ＢＬ３と第２調整キャパシタＣＡ１，ＣＡ３とを接続する。これにより、ノードＮＡ０〜ＮＡ３はプリチャージ回路１９，２０を介して接地電位Ｖｓｓに接続され、第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３がそれぞれの第１電極側から放電されて初期状態と同じ状態となり、メモリセル３１，３５に対する読み出し動作を終了する。
【０１７２】
その後、時刻ｔ２１〜時刻ｔ３６までの工程は、ワード線ＷＬ０及びセルプレート線ＣＰ０に換えてワード線ＷＬ１及びセルプレート線ＣＰ１を駆動し、リファレンスワード線ＲＷＬ０及びリファレンスセルプレート線ＲＣＰ０に換えてリファレンスワード線ＲＷＬ１及びリファレンスセルプレート線ＲＣＰ１を駆動し、イコライズ制御信号ＲＥＱ０に換えてイコライズ制御信号ＲＥＱ１を駆動することを除いて、時刻ｔ１〜時刻ｔ１６までの工程と同一である。これにより、メモリセル３２のデータがビット線対ＢＬ０，ＢＬ１に読み出されると共にメモリセル３６のデータがビット線対ＢＬ２，ＢＬ３に読み出される。
【０１７３】
以上説明したように、第５の実施形態に係る強誘電体メモリ装置によると、センスアンプ回路２３，２４がビット線対の電位を増幅する期間において、ビット線容量調整回路２１，２２の第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３を各ビット線ＢＬ０〜ＢＬ３から切り離しているため、センスアンプ回路２３，２４の動作電流を低減できると共に、センスアンプ回路２３，２４による増幅期間を短縮して高速化が可能である。また、プリチャージ回路１９，２０がビット線ＢＬ０〜ＢＬ３をプリチャージする期間においても、ビット線容量調整回路２１，２２の第１調整キャパシタＣＡ０，ＣＡ２及び第２調整キャパシタＣＡ１，ＣＡ３を各ビット線ＢＬ０〜ＢＬ３から切り離しているため、プリチャージ回路１９，２０によるプリチャージ期間を短縮して高速化が可能である。
【０１７４】
このように、１Ｔ１Ｃ型のメモリセルを用いた場合であっても、第１の実施形態と同一のビット線容量調整回路２１，２２により、データ読み出し電位差を大きくして確実な読み出し動作を可能にしながらも、センスアンプ回路２３，２４の動作電流の低減と高速動作とが可能である。
【０１７５】
なお、第５の実施形態では、各ビット線の容量を調整する回路として、第１の実施形態のビット線容量調整回路２１，２２を用いた強誘電体メモリ装置について説明したが、これに限られず、ビット線容量調整回路２１，２２に換えて、第２の実施形態のビット線容量調整回路２１Ａ，２２Ａ、第３の実施形態のビット線容量調整回路２１Ｂ，２２Ｂ、又は、第４の実施形態のビット線容量調整回路２１Ｃ，２２Ｃを用いてもよい。
【産業上の利用可能性】
【０１７６】
本発明に係る強誘電体メモリ装置は、確実なデータ読み出しを可能にしながらも消費電流の低減と読み出し動作の高速化が可能であるという効果を有し、消費電力が小さく且つ確実な読み出し動作を高速に行うことが可能な強誘電体メモリ装置等として有用である。
【図面の簡単な説明】
【０１７７】
【図１】本発明の第１の実施形態に係る強誘電体メモリ装置の構成を示す回路図である。
【図２】本発明の第１の実施形態に係る強誘電体メモリ装置において、データを読み出す際の動作波形を示すタイミングチャート図である。
【図３】本発明の第２の実施形態に係る強誘電体メモリ装置の構成を示す回路図である。
【図４】本発明の第２の実施形態に係る強誘電体メモリ装置の読み出し動作を示すタイミングチャート図である。
【図５】本発明の第３の実施形態に係る強誘電体メモリ装置の構成を示す回路図である。
【図６】本発明の第３の実施形態に係る強誘電体メモリ装置の読み出し動作を示すタイミングチャート図である。
【図７】本発明の第４の実施形態に係る強誘電体メモリ装置の構成を示す回路図である。
【図８】本発明の第４の実施形態に係る強誘電体メモリ装置の読み出し動作を示すタイミングチャート図である。
【図９】本発明の第５の実施形態に係る強誘電体メモリ装置の構成を示す回路図である。
【図１０】本発明の第５の実施形態に係る強誘電体メモリ装置の読み出し動作を示すタイミングチャート図である。
【図１１】従来の強誘電体メモリ装置の構成を示す回路図である。
【図１２】従来の強誘電体メモリ装置の読み出し動作を示すタイミングチャート図である。
【図１３】従来の強誘電体メモリ装置におけるビット線容量とビット線対の電位差との関係を示すグラフである。
【符号の説明】
【０１７８】
１１〜１８          メモリセル
１９，２０          プリチャージ回路
２０，２１          ビット線容量調整回路
２２，２３          センスアンプ回路
３１〜３８          メモリセル
３９〜４２          リファレンスセル
４３                スイッチ回路
ＢＬ０〜ＢＬ３      ビット線
ＷＬ０〜ＷＬ３      ワード線
ＣＰ０〜ＣＰ３      セルプレート線
ＲＬ                プリチャージ制御信号
ＡＬ                ビット線容量調整制御信号
ＡＲＬ              調整キャパシタ初期化信号
ＴＭ００〜ＴＭ０３  第１選択トランジスタ
ＴＭ１０〜ＴＭ１３  第２選択トランジスタ
ＴＭ２０〜ＴＭ２３  第１選択トランジスタ
ＴＭ３０〜ＴＭ３３  第２選択トランジスタ
ＣＭ００〜ＣＭ０３  第１強誘電体キャパシタ
ＣＭ１０〜ＣＭ１３  第２強誘電体キャパシタ
ＣＭ２０〜ＣＭ２３  第１強誘電体キャパシタ
ＣＭ３０〜ＣＭ３３  第２強誘電体キャパシタ
ＴＲ０〜ＴＲ３      プリチャージトランジスタ
ＴＡ０，ＴＡ２      第１スイッチトランジスタ（接続手段）
ＴＡ１，ＴＡ３      第２スイッチトランジスタ（接続手段）
ＣＡ０，ＣＡ２      第１調整キャパシタ（容量調整手段）
ＣＡ１，ＣＡ３      第２調整キャパシタ（容量調整手段）
ＴＡＲ０，ＴＡＲ２  第１調整キャパシタ初期化トランジスタ
ＴＡＲ１，ＴＡＲ３  第２調整キャパシタ初期化トランジスタ
ＲＷＬ０〜ＲＷＬ３  リファレンスワード線
ＲＣＰ０〜ＲＣＰ３  リファレンスセルプレート線
ＲＥＱ０，ＲＥＱ１  イコライズ制御信号
ＴＭ０〜ＴＭ７      メモリセル選択トランジスタ
ＣＭ０〜ＣＭ７      メモリセル強誘電体キャパシタ
ＴＲＦ０〜ＴＲＦ３  リファレンスセル選択トランジスタ
ＣＲＦ０〜ＣＲＦ３  リファレンスセル強誘電体キャパシタ
ＴＥＱ０，ＴＥＱ１  イコライズトランジスタ
【図１】
2005175311.tif 000003
【図２】
2005175311.tif 000004
【図３】
2005175311.tif 000005
【図４】
2005175311.tif 000006
【図５】
2005175311.tif 000007
【図６】
2005175311.tif 000008
【図７】
2005175311.tif 000009
【図８】
2005175311.tif 000010
【図９】
2005175311.tif 000011
【図１０】
2005175311.tif 000012
【図１１】
2005175311.tif 000013
【図１２】
2005175311.tif 000014
【図１３】
2005175311.tif 000015