(57)【要約】【課題】キャパシタの上部電極膜に配線接続用の領域を工程数少なく確保できるようにしたメモリ装置及びその製造方法を提供する。【解決手段】局所配線１５ａを覆う第二層間絶縁膜８上に強誘電体キャパシタＣを形成し、この強誘電体キャパシタＣを覆うように第二層間絶縁膜８上にアルミナ（Ａｌ２Ｏ３）を形成する。次に、このアルミナをエッチバックして強誘電体キャパシタＣの側面にサイドウォール１０を形成する。さらに、サイドウォール１０を形成した後で、局所配線１５ａ上の第二層間絶縁膜８をエッチングして除去し、当該局所配線１５ａ上を露出させるビアホール２３を形成する。そして、この局所配線１５ａ上からビアホール２３内を通り強誘電体キャパシタＣ上にかけてアルミ配線を形成する。【選択図】  図４
2005026332.tif 000002
【特許請求の範囲】
【請求項１】
下部電極膜と、この下部電極膜上に設けられた誘電体膜と、この誘電体膜上に設けられ上部電極膜とからなるキャパシタを有するメモリ装置であって、
導電層を覆う層間絶縁膜と、
前記層間絶縁膜上に設けられた前記キャパシタと
前記キャパシタの側面に設けられた絶縁性のサイドウォールと、
前記導電層上の前記層間絶縁膜に設けられた当該導電層上を露出させる開口部と、
前記導電層上から前記開口部内を通り前記キャパシタ上にかけて設けられた配線層とを備え、
前記配線層と前記キャパシタの下部電極膜とは前記サイドウォールによって電気的に絶縁されていることを特徴とするメモリ装置。
【請求項２】
下部電極膜と、この下部電極膜上に設けられた誘電体膜と、この誘電体膜上に設けられた上部電極膜とからなるキャパシタを有するメモリ装置の製造方法であって、
導電層を覆う層間絶縁膜上に前記キャパシタを形成する工程と、
前記キャパシタの側面に絶縁性のサイドウォールを形成する工程と、
前記サイドウォールを形成した後で前記導電層上の前記層間絶縁膜をエッチングして除去し、当該導電層上を露出させる開口部を形成する工程と、
前記導電層上から前記開口部内を通り前記キャパシタ上にかけて配線層を形成する工程と、を含むことを特徴とするメモリ装置の製造方法。
【請求項３】
前記サイドウォールを形成する工程では、
前記キャパシタを覆うように前記層間絶縁膜上にサイドウォール用の絶縁膜を形成し、前記サイドウォール用の絶縁膜をエッチバックすることにより、前記サイドウォールを形成することを特徴とする請求項２に記載のメモリ装置の製造方法。
【請求項４】
前記キャパシタは強誘電体キャパシタであり、前記絶縁膜は水素バリア機能を有することを特徴とする請求項２または請求項３に記載のメモリ装置の製造方法。
【請求項５】
前記強誘電体キャパシタの側面にサイドウォールを形成する工程と、前記導電層上を露出させる開口部を形成する工程との間に、
前記強誘電体キャパシタを酸素を含む雰囲気中で熱処理する工程を含むことを特徴とする請求項４に記載のメモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置及びその製造方法に関し、特に、導電層を覆う層間絶縁膜上に形成されたキャパシタの側面に絶縁膜からなるサイドウォールを形成し、次に、この層間絶縁膜に導電層上を露出させる開口部を形成し、その後、この導電層上から開口部内を通りキャパシタ上にかけて配線層を形成することによって、キャパシタの上部電極膜に配線接続用の領域を工程数少なく確保できるようにしたものである。
【０００２】
【従来の技術】
従来から、強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍｅｍｏｒｙ）が広く知られている。この強誘電体メモリは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。この種の強誘電体メモリにおいても、他のＤＲＡＭ（ｄａｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）等の半導体装置と同様にその微細化、高集積化が進みつつある。
【０００３】
図５は従来例に係る強誘電体メモリ３００の構成例を示す断面図である。図５において、この強誘電体メモリ３００は、シリコン基板（図示せず）と、このシリコン基板に形成されたＭＯＳトランジスタ（図示せず）と、このＭＯＳトランジスタを覆うようにシリコン基板上に設けられた第一層間絶縁膜（図示せず）と、この第一層間絶縁膜上に設けられた局所配線（ｌｏｃａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔ）３１５ａ及び３１５ｂと、これらの局所配線３１５ａ及び３１５ｂを覆うように第一層間絶縁膜上に設けられた第二層間絶縁膜３０８とを備えている。
【０００４】
これらの中で、局所配線３１５ａ及び３１５ｂは、図示しない第一層間絶縁膜（シリコン酸化膜）と、第二層間絶縁膜（シリコン酸化膜）３０８との間で水平方向に設けられた配線パターンのことであり、例えば、第一層間絶縁膜のコンタクトホール内に設けられたプラグ電極と、第二層間絶縁膜３０８のビアホール内に設けられたアルミ配線３１２とを接続するものである。これらの局所配線３１５ａ及び３１５ｂは、通常、窒化チタン（ＴｉＮ）で形成されることが多い。局所配線技術は、配線設計の自由度を高めるために必要不可欠な技術であり、ＤＲＡＭだけでなくＦｅＲＡＭにも適用されている。
【０００５】
また、図５に示すように、この強誘電体メモリ３００は、第二層間絶縁膜３０８上に設けられたシリコン窒化膜３１４と、このシリコン窒化膜３１４上に設けられた強誘電体キャパシタＣ´と、この強誘電体キャパシタＣ´を覆う水素バリア膜３１０とを備えている。この強誘電体メモリ３００は、例えば、アルミ配線３１２によってその上部電極が導通した２つの強誘電体キャパシタＣ´と、シリコン基板に形成された１個のＭＯＳトランジスタとでメモリセルを構成する、いわゆる１Ｔ２Ｃ型の構造を有している。
【０００６】
図６（Ａ）〜（Ｃ）は、上述した強誘電体メモリ３００の製造方法を示す工程図である。なお、この工程図では、シリコン基板にＭＯＳトランジスタを形成する工程と、このＭＯＳトランジスタを覆うようにシリコン基板に第一層間絶縁膜を形成する工程と、ＭＯＳトランジスタのソース領域上とドレイン領域上の第一層間絶縁膜上にそれぞれコンタクトホールを形成する工程と、これらのコンタクトホール内を埋め込むようにプラグ電極を形成する工程等を省いて記載している。
【０００７】
図６（Ａ）においてに、図示しない第一層間絶縁膜（シリコン酸化膜）上に窒化チタンからなる局所配線３１５ａ及び３１５ｂを形成した後、これらの局所配線３１５ａ及び３１５ｂを覆うように第一層間絶縁膜上に第二層間絶縁膜３０８をＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）で形成する。次に、この第二層間絶縁膜上３０８にシリコン窒化膜３１４をＣＶＤで形成する。
【０００８】
そして、このシリコン窒化膜３１４上に、下部電極膜（Ｐｔ）３０９ａと、強誘電体膜（ＰＺＴ）３０９ｂと、上部電極膜（Ｐｔ）３０９ｃとを順次形成する。さらに、これらの積層膜をフォトリソグラフィ技術と、ドライエッチング技術とを用いて、所定形状にパターニングし、強誘電体キャパシタＣ´を形成する。その後、図６（Ａ）に示すように、この強誘電体キャパシタＣ´上に水素バリア膜３１０を形成する。この水素バリア膜３１０は、例えばアルミナ（Ａｌ２Ｏ３）である。水素による、強誘電体膜の還元作用により、強誘電体膜が劣化してしまうので、この水素バリア膜３１０で強誘電体膜３０９ｂへの水素の拡散を防ぐ。
【０００９】
次に、フォトリソグラフィ技術を用いて、この水素バリア膜３１０上に強誘電体キャパシタＣ´の上方を開口し、他を覆うレジストパターンを形成する。そして、このレジストパターンを用いて水素バリア膜３１０にドライエッチングを施して、図６（Ｂ）に示すように、強誘電体キャパシタＣ´上の水素バリア膜３１０にアルミ配線接続用の開口部３２１を形成する。
【００１０】
次に、図６（Ｃ）に示すように、この水素バリア膜３１０で覆われた強誘電体キャパシタＣ´を覆うように、シリコン窒化膜３１４上に第三層間絶縁膜（シリコン酸化膜）３１１を形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、ＭＯＳトランジスタのソース領域と接続する局所配線３１５ａ上と、水素バリア膜３１０に設けられた開口部３２１から露出した上部電極膜３０９ｃにビアホール３２３を形成する。その後、このビアホール３２３内を埋め込むようにして、第三層間絶縁膜３１１上にアルミ配線３１２を形成して、図５に示した強誘電体メモリ３００を完成させる。
【００１１】
【特許文献１】
特開２００２−２６１１６１号公報
【００１２】
【発明が解決しようとする課題】
ところで、従来例に係る強誘電体メモリ３００の製造方法によれば、図６（Ｂ）に示したように、強誘電体キャパシタＣ´上に水素バリア膜３１０を形成した後で、この水素バリア膜３１０上にフォトリソグラフィ技術を用いてレジストパターン（図示せず）を形成し、このレジストパターンをマスクにして水素バリア膜３１０にエッチング処理を施してアルミ配線接続用の開口部３２１を形成していた。
【００１３】
また、この開口部３２１を形成した後で、図６（Ｃ）に示したように、強誘電体キャパシタＣ´上に第三層間絶縁膜３１１を形成していた。そして、この第三層間絶縁膜３１１上にフォトリソグラフィ技術（工程）を用いてレジストパターン（図示せず）を形成し、このレジストパターンをマスクにして第三層間絶縁膜３１１にビアホール３２３を形成していた。
【００１４】
しかしながら、強誘電体キャパシタＣ´の上部電極膜３０９ｃにアルミ配線接続用の領域を確保するために形成するために、開口部３２１と、第三層間絶縁膜３１１と、ビアホール３２３とを形成しなければならず、フォトリソグラフィ工程やＣＶＤ工程が多い。そのため、強誘電体メモリ３００の完成に多くの時間を要してしまうという問題があった。
【００１５】
そこで、この発明はこのような問題を解決したものであって、キャパシタの上部電極膜に配線接続用の領域を工程数少なく確保できるようにしたメモリ装置及びその製造方法の提供を目的とする。
【００１６】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係るメモリ装置は、下部電極膜と、この下部電極膜上に設けられた誘電体膜と、この誘電体膜上に設けられ上部電極膜とからなるキャパシタを有するメモリ装置であって、導電層を覆う層間絶縁膜と、前記層間絶縁膜上に設けられた前記キャパシタと、前記キャパシタの側面に設けられた絶縁性のサイドウォールと、前記導電層上の前記層間絶縁膜に設けられた当該導電層上を露出させる開口部と、前記導電層上から前記開口部内を通り前記キャパシタ上にかけて設けられた配線層とを備え、前記配線層と前記キャパシタの下部電極膜とは前記サイドウォールによって電気的に絶縁されていることを特徴とするものである。
【００１７】
本発明に係るメモリ装置によれば、キャパシタの下部電極膜と配線層とが電気的に絶縁された状態で、このキャパシタの上部電極膜と配線層とが電気的に接続されている。このような構造のメモリ装置を製造する場合には、キャパシタが形成された層間絶縁膜上にサイドウォール用の絶縁膜を形成し、このサイドウォール用の絶縁膜をエッチバックすることにより、キャパシタの上部電極膜に配線接続用の領域を確保することができる。従って、従来方式と比べて、メモリ装置の製造工程の短縮に貢献することができる。
【００１８】
本発明に係る第１のメモリ装置の製造方法は、下部電極膜と、この下部電極膜上に設けられた誘電体膜と、この誘電体膜上に設けられた上部電極膜とからなるキャパシタを有するメモリ装置の製造方法であって、導電層を覆う層間絶縁膜上に前記キャパシタを形成する工程と、前記キャパシタの側面に絶縁性のサイドウォールを形成する工程と、前記サイドウォールを形成した後で前記導電層上の前記層間絶縁膜をエッチングして除去し、当該導電層上を露出させる開口部を形成する工程と、前記導電層上から前記開口部内を通り前記キャパシタ上にかけて配線層を形成する工程と、を含むことを特徴とするものである。
【００１９】
また、本発明に係る第２のメモリ装置の製造方法は、上述した第１のメモリ装置の製造方法において、前記サイドウォールを形成する工程では、前記キャパシタを覆うように前記層間絶縁膜上にサイドウォール用の絶縁膜を形成し、前記サイドウォール用の絶縁膜をエッチバックすることにより、前記サイドウォールを形成することを特徴とするものである。
【００２０】
本発明に係る第１、第２のメモリ装置の製造方法によれば、キャパシタの側面に絶縁性のサイドウォールを形成することで、このキャパシタの側面を電気的に絶縁させた状態で、当該キャパシタの上部電極膜を露出させることができる。従って、従来方式と比べて、キャパシタを覆うように層間絶縁膜上に他の層間絶縁膜を形成し、この他の層間絶縁膜を選択的にエッチングしてキャパシタの上部電極膜に配線接続用の開口部を形成しなくても、キャパシタの上部電極膜に配線接続用の領域を確保することができ、メモリ装置の製造工程数を少なくすることができる。
【００２１】
本発明に係る第３のメモリ装置の製造方法は、上述した第１、第２のメモリ装置の製造方法において、前記キャパシタは強誘電体キャパシタであり、前記絶縁膜は水素バリア機能を有することを特徴とするものである。
本発明に係る第３のメモリ装置の製造方法によれば、キャパシタの側面に水素バリア機能を有するサイドウォールを形成するので、従来方式と比べて、フォトマスクやフォトレジストを用いて、キャパシタ上の水素バリア膜に配線接続用の開口部を形成する必要がなく、当該開口部を形成するためのフォトリソグラフィ工程を省くことができる。
【００２２】
本発明に係る第４のメモリ装置の製造方法は、上述した第３のメモリ装置の製造方法において、前記強誘電体キャパシタの側面にサイドウォールを形成する工程と、前記導電層上を露出させる開口部を形成する工程との間に、前記強誘電体キャパシタを酸素を含む雰囲気中で熱処理する工程を含むことを特徴とするものである。
【００２３】
本発明に係る第４のメモリ装置の製造方法によれば、強誘電体キャパシタの強誘電体膜を結晶化、或いは再結晶化させることができる。また、強誘電体キャパシタを酸素を含む雰囲気中で熱処理する際に、導電層上は層間絶縁膜で覆われているので、導電層を酸素に晒さずに済み、導電層の酸化を防ぐことができる。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係るメモリ装置の製造方法について説明する。
図１は本発明の実施形態に係る強誘電体メモリ（ＦｅＲＡＭ）１００の構成例を示す断面図である。
【００２５】
図１に示す強誘電体メモリ１００は、シリコン基板１上に複数個のＭＯＳトランジスタＴと、複数個の強誘電体キャパシタＣとを備えており、例えば１個のＭＯＳトランジスタＴと、２個の強誘電体キャパシタＣとで、いわゆる１Ｔ２Ｃ型のメモリセルを構成している。
図１に示すように、ＭＯＳトランジスタＴは、シリコン基板１に形成されたゲート酸化膜２と、このゲート酸化膜２上に形成されたゲート電極（ワード線）３と、このゲート電極３下のチャネル領域両側のシリコン基板１に形成されたソース領域４ａ及びドレイン領域４ｂと、から構成されている。
【００２６】
また、強誘電体キャパシタＣは、第二層間絶縁膜８上に積層された下部電極膜９ａと、強誘電体膜９ｂと、上部電極膜９ｃとから構成されており、この強誘電体キャパシタＣの側面（側壁）には、強誘電体膜９ｂへの水素の拡散を防止する水素バリア膜１０が形成されている。この水素バリア膜１０は、例えば、アルミナ（Ａｌ２Ｏ３）で形成されたものである。以下で、この強誘電体キャパシタＣの側面に残された水素バリア膜１０を、サイドウォールともいう。
【００２７】
さらに、図１に示すように、２個の強誘電体キャパシタＣと１個のＭＯＳトランジスタＴとからなるメモリセルのビット線は、ソース領域４ａ上のコンタクトホール内に形成されたプラグ電極１３ａ及び１３ｂと、局所配線（ｌｏｃａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔ）１５ａ及び１５ｂと、アルミ配線１２とによって構成されている。プラグ電極１３ａ及び１３ｂは例えばタングステン（Ｗ）からなり、アルミ配線１２は例えばＡｌ−Ｃｕ等のアルミ合金膜からなるものである。また、局所配線１５ａ及び１５ｂはチタンナイトライド（ＴｉＮ）膜からなるものである。
【００２８】
この局所配線１５ａ及び１５ｂは、第１層間絶縁膜５上において、例えば、図１の紙面に対して垂直方向に配線することが可能である。このため、例えば、プラグ電極１３ａ上にアルミ配線１２が直接接続している形の強誘電体メモリと比べて、その配線設計の自由度が高くなっている。
図１に示すように、この局所配線１５ａ上の第二層間絶縁膜８にビアホールが形成されている。そして、アルミ配線１２は、この局所配線１５ａ上からビアホール内を通り強誘電体キャパシタＣ上にかけて形成されている。
【００２９】
本発明に係る強誘電体メモリ１００によれば、強誘電体キャパシタＣの下部電極膜９ａとアルミ配線１２とが電気的に絶縁された状態で、この強誘電体キャパシタＣの上部電極膜９ａとアルミ配線１２とが電気的に接続されている。
このような構造の強誘電体メモリ１００を製造する場合には、強誘電体キャパシタＣが形成された第二層間絶縁膜８上にアルミナを形成し、このアルミナをエッチバックすることにより、強誘電体キャパシタＣの上部電極膜９ｃにアルミ配線接続用の領域を確保することができる。従って、従来方式と比べて、強誘電体メモリの製造工程の短縮に貢献することができる。
【００３０】
図２（Ａ）〜図４（Ｂ）は、この強誘電体メモリ１００の製造方法を示す工程図である。次に、上記の強誘電体キャパシタＣの側面にサイドウォール１０を形成する工程と、局所配線１５ａ上からビアホール内を通り強誘電体キャパシタＣ上にかけてアルミ配線１２を形成する工程とを含めて、強誘電体メモリ１００の製造方法について説明する。
【００３１】
図２（Ａ）において、まず始めに、周知のＣＭＯＳプロセスを用いてシリコン基板１にＭＯＳトランジスタＴを形成する。
具体的には、まず始めに、シリコン基板１にシリコン酸化膜からなる素子分離層１４を形成する。この素子分離層の形成は、例えばＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により行う。次に、この素子分離層１４で囲まれたＭＯＳトランジスタ形成領域のシリコン基板１上にゲート酸化膜２を形成する。このゲート酸化膜２の厚さは、例えば１０［ｎｍ］程度である。このゲート酸化膜の形成は、例えば熱酸化法により行う。
【００３２】
そして、ＣＶＤ法を用いて、このゲート酸化膜２の上面にリン等の不純物を含む多結晶シリコン膜を形成する。この多結晶シリコン膜の厚さは、例えば３００［ｎｍ］である。さらに、フォトリソグラフィ技術とドライエッチング技術を用いて、この多結晶シリコン膜を所定形状にパターニングし、ゲート電極３を形成する。
【００３３】
次に、このゲート電極３をマスクとして、シリコン基板１にリン等の不純物をイオン注入し、ゲート電極３下（チャネル領域）の両側のシリコン基板１に、ソース領域４ａとドレイン領域４ｂとを同時に形成する。このようにして、シリコン基板１にＭＯＳトランジスタＴを完成させる。
次に、図２（Ａ）に示すように、このＭＯＳトランジスタＴを覆うようにシリコン基板１上に第一層間絶縁膜５を形成する。この第一層間絶縁膜５は、例えばノンドープのシリコン酸化膜（以下で、ＮＳＧ：ｎｏｎ  ｄｏｐｅ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓという）であり、その膜厚は８００〜１０００［ｎｍ］程度である。この第一層間絶縁膜５は、例えばＣＶＤ法を用いて形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術を用いて、ソース領域４ａ上と、ドレイン領域４ｂ上の第一層間絶縁膜５にそれぞれコンタクトホールを形成する（この後の工程で、コンタクトホール内にアルミ配線を形成する場合には、ウエット及びドライエッチング技術を用いる。）。
【００３４】
次に、図２（Ａ）に示すように、これらのコンタクトホール内にタングステン（Ｗ）等の高融点金属膜からなるプラグ電極１３ａ及び１３ｂを形成する。ここでは、ソース領域４ａ上にプラグ電極１３ａを形成し、ドレイン領域４ｂにプラグ電極１３ｂを形成する。これらのプラグ電極１３ａ及び１３ｂは、例えば、ＣＶＤによる第一層間絶縁膜５上へのＷ膜の堆積と、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）によるＷ膜の平坦化によって形成する。
【００３５】
次に、これらのプラグ電極１３ａ及び１３ｂが形成された第一層間絶縁膜５上に、上述した局所配線用のＴｉＮ膜を形成する。このＴｉＮ膜は、例えばＴｉターゲットと、Ｎ２プラズマを用いた反応性スパッタリング法を用いて２００［ｎｍ］程度の厚さに形成する。そして、フォトリソグラフィ技術により、このＴｉＮ膜を所定形状にパターニングして、図２（Ｂ）に示すように、第一層間絶縁膜５上に局所配線１５ａ及び１５ｂを形成する。ここでは、プラグ電極１３ａ上に局所配線１５ａを形成し、プラグ電極１３ｂ上に局所配線１５ｂを形成する。
【００３６】
次に、図２（Ｃ）に示すように、この局所配線１５ａ及び１５ｂを覆うようにして、第一層間絶縁膜５上に第二層間絶縁膜８を形成する。この第二層間絶縁膜８は、例えばＭＯＳトランジスタＴ側への酸素の拡散を防ぐことが可能なシリコン窒化膜であり、その膜厚は６００〜７５０［ｎｍ］程度である。この第二層間絶縁膜８は、例えばＣＶＤ法を用いて形成する。
【００３７】
次に、この第二層間絶縁膜８上に強誘電体キャパシタを形成する。この強誘電体キャパシタの形成は、スパッタリング法による電極材料の形成技術と、周知のゾルーゲル法を用いた強誘電体膜の形成技術等を用いて行う。
具体的には、図２（Ｃ）に示すように、この第二層間絶縁膜８上に白金（Ｐｔ）等の下部電極膜９ａを形成する。この下部電極膜９ａの形成は、例えばスパッタリング法を用いて行う。次に、この下部電極膜９ａ上にＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、またはＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）等の強誘電体膜の原料液をスピンコート法により下部電極膜上に塗布する。そして、この塗布された原料液を４００［℃］程度の乾燥雰囲気中で乾燥させる。このような塗布・乾燥の工程を数回繰り返して、強誘電体膜９ｂを所望の膜厚に形成する。ここでは、強誘電体膜９ｂとして、例えばＰＺＴを１５０［ｎｍ］程度の厚さに形成する。
【００３８】
次に、この強誘電体膜９ｂを形成したシリコン基板１を７００［℃］程度の酸素を含む雰囲気中で熱処理して、この強誘電体膜９ｂを結晶化させる（Ｏ２アニール）。そして、この結晶化された強誘電体膜９ｂ上に白金（Ｐｔ）等の上部電極膜９ｃを形成する。この上部電極膜９ｃの形成は、例えばスパッタリング法を用いて行う。その後、フォトリソグラフィ技術とドライエッチング技術とを用いて、この上部電極膜９ｃと、強誘電体膜９ｂと、下部電極膜９ａとを所定形状にパターニングし、図３（Ａ）に示す強誘電体キャパシタＣを形成する。
【００３９】
次に、図３（Ｂ）に示すように、この強誘電体キャパシタＣを形成した第二層間絶縁膜８の上面全体に、スパッタリング法を用いて、水素バリア膜１０を形成する。この実施形態では、水素バリア膜１０の一例として、アルミナ（Ａｌ２Ｏ３）を１０〜５０［ｎｍ］程度の厚さに形成する。
そして、この水素バリア膜１０をスパッタエッチング装置を用いてエッチバックし、図３（Ｃ）に示すように、強誘電体キャパシタＣの側面に水素バリア膜１０を残すと共に、強誘電体キャパシタＣの上方及び第二層間絶縁膜８上から水素バリア膜１０を除去する。水素バリア膜１０が除去された上部電極膜９ｃ上がアルミ配線接続用の領域となる。
【００４０】
ここで、エッチバックとは、周知のように、フォトレジスト等からなるマスクを用いずに水素バリア膜を全面的にエッチングするエッチング技術のことである。このエッチバックのエッチング条件の一例を表１に示す。
【００４１】
［表１］
ＢＣｌ３ガス流量        ２０［ＳＣＣＭ］
Ｃ１２  ガス流量          ８０［ＳＣＣＭ］
ＲＦパワー            ９００／４５０［Ｗ］（Ｓｏｕｒｃｄ／  Ｂｉａｓ）
圧力                      ０．３［Ｐａ］
エッチングレート    約１３０［ｎｍ／ｍｉｎ］
次に、図３（Ｃ）に示したように、強誘電体キャパシタＣの側面にサイドウォール１０を形成した後で、このシリコン基板１にリカバリーＯ２アニールを施す。このリカバリーＯ２アニールの温度条件は、強誘電体膜がＳＢＴからなる場合は例えば５００〜７００［℃］、好ましくは６００〜６５０［℃］程度である。また、強誘電体膜がＰＺＴからなる場合は例えば４００〜６５０［℃］程度、好ましくは５００〜６００［℃］程度である。リカバリ−Ｏ２アニールの処理時間は、上記の温度条件を考慮して、例えば０．５〜３［ｈｏｕｒ］の範囲内で規定する。
【００４２】
このようなリカバリーＯ２アニールをシリコン基板１に施すことで、強誘電体キャパシタＣのパターニング時や、サイドウォールの形成時に強誘電体膜９ｂに生じたエッチングダメージを取り除くことができ、この強誘電体膜の結晶性を回復させることができる（再結晶化させることができる）。
また、上述したように、この実施形態では、第二層間絶縁膜８をシリコン窒化膜で構成しているので、このリカバリーＯ２アニール時や、Ｏ２アニール時に、局所配線１５ａ及び１５ｂや、ＭＯＳトランジスタＴへの酸素の拡散を防ぐことができる。従って、局所配線１５ａ及び１５ｂの酸化や、ＭＯＳトランジスタＴのゲート絶縁膜２の厚膜化等を防ぐことができ、局所配線１５ａ及び１５ｂの電気抵抗の増大や、ＭＯＳトランジスタＴの特性の変動を防ぐことができる。
【００４３】
次に、図４（Ａ）に示すように、シリコン基板１にリカバリーＯ２アニールを施した後で、フォトリソグラフィ技術と、エッチング技術を用いて局所配線１５ａ上の第二層間絶縁膜８をエッチングして除去し、この局所配線１５上に当該局所配線１５上を露出させるビアホール２３を形成する。このビアホール２３形成時のエッチング条件の一例を表２に示す。
【００４４】
［表２］
ＣＨＦ３ガス流量      １５０［ＳＣＣＭ］
Ｏ２ガス流量            ２０［ＳＣＣＭ］
ＲＦパワー            ５００［Ｗ］
圧力                  ３００［ｍＴｏｒｒ］
エッチングレート    約３４０［ｎｍ／ｍｉｎ］
そして、図４（Ｂ）に示すように、このビアホール内を埋め込むようにして、強誘電体キャパシタＣが形成された第二層間絶縁膜上にＡｌ−Ｃｕ等のアルミ合金膜１２´を形成する。このアルミ合金膜１２´は、例えばスパッタリング法によって形成する。そして、フォトリソグラフィ技術とエッチング技術を用いて、このアルミ合金膜１２´をパターニングする。これにより、図１に示したように、局所配線１５ａ上からビアホール内を通り強誘電体キャパシタＣ上にかけてアルミ配線１２を形成する。
【００４５】
そして、このアルミ配線１２を形成した後で、シリコン基板１に水素化処理を施す。水素化処理とは、シリコン基板１を水素を含む雰囲気中で熱処理する処理のことである。ＭＯＳトランジスタＴのゲート酸化膜２等には、強誘電体メモリ１００を製造する過程でのドライエッチング等によって、ダングリングボンドが生じてしまう。そこで、このダングリングボンドを水素化処理によって水素終端させ、図１に示した強誘電体メモリ１００を完成させる。
【００４６】
このように、本発明の強誘電体メモリ１００の製造方法によれば、エッチバックにより強誘電体キャパシタＣの側面にアルミナからなるサイドウォール１０を形成することで、この強誘電体キャパシタＣの側面を電気的に絶縁させた状態で、この強誘電体キャパシタＣの上部電極膜９ｃを露出させることができる。
従って、従来方式と比べて、フォトリソグラフィ技術を用いて、強誘電体メモリ上の水素バリア膜に開口部３２１を形成しなくて済む（図６（Ｂ）参照）。また、この強誘電体キャパシタＣ´を覆うように第ニ層間絶縁膜３０８上に第三層間絶縁膜３１１を形成する必要がない。さらに、この第三層間絶縁膜３１１上にレジストパターンを形成し、このレジストパターンをマスクにして第三層間絶縁膜をエッチングして除去し、強誘電体キャパシタＣ´上にアルミ配線接続用のビアホール３２３を形成する必要もない。
【００４７】
従来方式のように、フォトリソグラフィ工程と、ＣＶＤ工程を行わなくても、強誘電体キャパシタＣの上部電極膜９ｃにアルミ配線接続用の領域を確保することができるので、強誘電体メモリの製造工程数を少なくすることができる。
また、フォトリソグラフィ工程を減らすことで、高価なフォトマスクの使用数も減らすことができる。これにより、強誘電体メモリの製造コストの低減に寄与することができる。
【００４８】
さらに、従来方式と比べて、本発明に係る強誘電体メモリ１００の製造方法によれば、第三層間絶縁膜を形成していないので、ビアホール２３を形成する時に、このビアホールのアスペクト比（ビアホールの高さ／ビアホールの径）を低減することができる（図４（Ａ）参照）。従って、このビアホール２３内にアルミ合金膜１２´を良好に埋め込むことができ、アルミ配線１２と局所配線１５ａとの接続の信頼性を高めることができる。
【００４９】
この実施形態では、下部電極膜９ａが本発明の下部電極膜に対応し、強誘電体膜９ｂが本発明の誘電体膜に対応し、上部電極膜９ｃが本発明の上部電極膜に対応している。また、強誘電体キャパシタＣが本発明のキャパシタに対応し、局所配線１５ａが本発明の導電層に対応している。さらに、第二層間絶縁膜８が本発明の層間絶縁膜に対応し、アルミナ（Ａｌ２Ｏ３）が本発明のサイドウォール用の絶縁膜に対応している。また、サイドウォール１０が本発明のサイドウォールに対応し、ビアホール２３が本発明の開口部に対応している。さらに、アルミ配線１２が本発明の配線層に対応し、強誘電体メモリ１００が本発明のメモリ装置に対応している。
【００５０】
なお、この実施形態では、サイドウォール１０をアルミナ（Ａｌ２Ｏ３）で形成する場合について説明したが、これに限られることはなく、サイドウォール１０をイリジウムオキサイド（ＩｒＯＸ）で形成しても良い。サイドウォール１０をイリジウムオキサイドで形成する場合には、強誘電体キャパシタＣが形成された第二層間絶縁膜８上にイリジウムオキサイドを形成し、このイリジウムオキサイドをエッチバックする。このイリジウムオキサイドのエッチバック条件の一例を表３に示す。
【００５１】
［表３］
ＢＣｌ３ガス流量        ２０［ＳＣＣＭ］
Ｃ１２  ガス流量          ８０［ＳＣＣＭ］
ＲＦパワー            ９００／４５０［Ｗ］（Ｓｏｕｒｃｄ／  Ｂｉａｓ）
圧力                      ０．３［Ｐａ］
エッチングレート    約１４５［ｎｍ／ｍｉｎ］
このイリジウムオキサイドは、アルミナと同様に水素バリア機能を有する絶縁膜なので、アルミ配線１２を形成した後の水素化処理においても、強誘電体キャパシタＣの側面を水素から保護することができる。
【００５２】
また、この実施形態では、本発明のメモリ装置の一例として、強誘電体キャパシタＣを有するＦｅＲＡＭの場合について説明したが、本発明のメモリ装置はこれに限られることはなく、例えばＤＲＡＭでも良い。この場合には、キャパシタの側面を水素から保護する必要がないので、サイドウォール１０をアルミナでなく、シリコン酸化膜等で形成することも可能である。
【００５３】
従来方式のＤＲＡＭの製造方法と比べて、第三層間絶縁膜３１１（図６（Ｃ）参照）の形成工程を省くことができるので、ＤＲＡＭの製造工程を短縮することができる。また、キャパシタの上方をフォトレジストで覆った状態で、局所配線１５ａ上にビアホール２３を形成することができるので、キャパシタへのエッチングダメージを低減することができる。
【００５４】
さらに、この実施形態では、第二層間絶縁膜８をシリコン窒化膜のみで構成する場合について説明したが、これに限られることはない。この第二層間絶縁膜８を下層をＮＳＧ、上層をシリコン窒化膜とする積層構造の膜で構成しても良い。このような構成によれば、上層にシリコン窒化膜があるので、上述の実施形態と同様に、強誘電体膜９ｂの結晶化を行うＯ２アニールや、この強誘電体膜９ｂの結晶性を回復させるリカバリーＯ２アニール時に、酸素のシリコン基板１側への拡散を防ぐことができる。
【図面の簡単な説明】
【図１】実施形態に係る強誘電体メモリ１００の構成例を示す図。
【図２】強誘電体メモリ１００の製造方法（その１）を示す図。
【図３】強誘電体メモリ１００の製造方法（その２）を示す図。
【図４】強誘電体メモリ１００の製造方法（その３）を示す図。
【図５】従来例に係る強誘電体メモリ３００の構成例を示す図。
【図６】強誘電体メモリ３００の製造方法を示す図。
【符号の説明】
１  シリコン基板、２  ゲート酸化膜、３  ゲート電極（ワード線）、４ａ  ソース領域、４ｂ  ドレイン領域、５  第一層間絶縁膜、８  第二層間絶縁膜、９ａ  下部電極膜、９ｂ  強誘電体膜、９ｃ  上部電極膜、１０  水素バリア膜、１２  アルミ配線、１２´  アルミ合金膜、１３ａ、１３ｂ  プラグ電極、１４  素子分離層、１５ａ、１５ｂ  局所配線、２３  ビアホール、１００  強誘電体メモリ、Ｃ  強誘電体キャパシタ、Ｔ  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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