(57)【要約】【課題】  容量素子の耐圧を確保しつつ、容量密度を向上できる技術を提供する。【解決手段】  酸化シリコン膜１０上に金属膜を成膜し、その金属膜上にＳｉＮ膜を成膜し、そのＳｉＮ膜上に金属膜を堆積し、最上層の金属膜をフォトレジスト膜をマスクとしてエッチングして上部電極１７を形成した後、上部電極１７を覆う酸化シリコン膜１８を堆積し、酸化シリコン膜１８およびＳｉＮ膜をフォトレジスト膜をマスクとしたエッチングによりパターニングして容量絶縁膜１６Ａを形成し、パターニングされた酸化シリコン膜１８をマスクとして最下層の金属膜をスパッタエッチングすることによって下部電極１５Ｄを形成する。【選択図】  図８
2005175262.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板もしくは絶縁体基板からなる基板上に形成された容量素子を有する半導体装置であって、
前記容量素子は、前記基板上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とから形成され、
前記下部電極、前記容量絶縁膜および前記上部電極は前記基板上にて平坦に形成され、
平面において、前記上部電極の外周は、前記下部電極の外周より内側に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板は、ＧａＡｓまたはＩｎＰを主成分とし、
前記絶縁体基板は、酸化シリコンまたは酸化アルミニウムを主成分とすることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記基板上に複数の受動素子が形成された第１モジュールを含み、
前記容量素子は、前記第１モジュールに含まれることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１モジュールは、集積受動デバイスであることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、
８００ＭＨｚ以上の周波数で動作する第２モジュールを含み、
前記容量素子は、前記第２モジュールに含まれることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２モジュールは、８００ＭＨｚ以上の周波数で動作する回路を複数段有する電力増幅器であり、
前記容量素子は、前記回路間の段間整合回路を形成することを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
平面において、前記容量絶縁膜の前記外周は、前記下部電極の外周と同じ位置または前記下部電極の前記外周より内側に配置されていることを特徴とする半導体装置。
【請求項８】
（ａ）半導体基板もしくは絶縁体基板からなる基板上に第１導電性膜、第１絶縁膜および第２導電性膜を順次堆積する工程、
（ｂ）前記第２導電性膜をパターニングして上部電極を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１導電性膜をパターニングして下部電極を形成し、前記上部電極と前記容量絶縁膜と前記下部電極とから容量素子を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
（ｂ１）前記（ｂ）工程後かつ前記（ｃ）工程の前に、前記第１絶縁膜をパターニングして容量絶縁膜を形成する工程、
を含み、
前記第１導電性膜および前記第２導電性膜は金属を主成分とすることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第１導電性膜は、
（ａ１）前記基板上に第１金属膜を形成する工程、
（ａ２）前記第１金属膜上に第２金属膜を形成する工程、
（ａ３）前記第２金属膜上に第３金属膜を形成する工程、
を含む工程によって形成し、
前記第２金属膜は金を主成分とし、
前記第１金属膜および第３金属膜はモリブデン、チタン、タングステン、チタンタングステンまたはタングステンシリサイドのうちの選択された１種類以上を主成分とすることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記半導体基板は、ＧａＡｓまたはＩｎＰを主成分とし、
前記絶縁体基板は、酸化シリコンまたは酸化アルミニウムを主成分とすることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記基板上に第２絶縁膜を形成する工程、
（ｃ２）前記第２絶縁膜をパターニングする工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第２絶縁膜をマスクとして前記第１導電性膜をエッチングすることによって前記第１導電性膜をパターニングする工程、
を含み、
前記第１導電性膜は金を含み、
前記第２絶縁膜は酸化シリコンまたは窒化シリコンを主成分とすることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項８記載の半導体装置の製造方法において、
前記第２導電性膜および前記第１絶縁膜は、平面において前記上部電極の外周が前記下部電極の外周より内側に配置されるようにパターニングし、
前記（ｃ）工程後、
（ｄ）前記基板上に第３絶縁膜を形成する工程、
（ｅ）前記上部電極上の前記第３絶縁膜に前記上部電極に達する第１開口部を形成する工程、
（ｆ）前記第１開口部内に前記上部電極と電気的に接続する第１配線を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項８記載の半導体装置の製造方法において、
前記第２導電性膜は、平面において前記上部電極の外周が前記下部電極の外周より内側に配置されるようにパターニングし、
前記（ｃ）工程後、
（ｄ）前記基板上に第３絶縁膜を形成する工程、
（ｅ）前記上部電極上の前記第３絶縁膜に前記上部電極に達する第１開口部を形成し、平面で前記上部電極が位置しない領域において、前記下部電極上の前記第３絶縁膜および前記容量絶縁膜に前記下部電極に達する第２開口部を形成する工程、
（ｆ）前記第１開口部内に前記上部電極と電気的に接続する第１配線を形成し、前記第２開口部内に前記下部電極と電気的に接続する第２配線を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項８記載の半導体装置の製造方法において、
前記上部電極、前記容量絶縁膜および前記下部電極は、前記基板上にて平坦となるように形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項８記載の半導体装置の製造方法において、
前記基板上には前記容量素子およびバイポーラトランジスタを形成し、
前記バイポーラトランジスタを形成する工程は、
（ｇ１）前記基板上に第１導電型のコレクタ層を形成する工程、
（ｇ２）前記コレクタ層上に第２導電型のベース層を形成する工程、
（ｇ３）前記ベース層上に第１導電型のエミッタ層を形成する工程、
（ｇ４）前記エミッタ層上に前記エミッタ層と電気的に接続するエミッタ電極を形成する工程、
（ｇ５）前記エミッタ層をエッチングする工程、
（ｇ６）前記（ｇ５）工程後、前記ベース層上に前記ベース層と電気的に接続するベース電極を形成する工程、
（ｇ７）前記（ｇ５）工程後、前記ベース層をパターニングし、前記コレクタ層の第１領域を露出する工程、
（ｇ８）前記第１領域上に前記コレクタ層と電気的に接続するコレクタ電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、基板上においてトランジスタおよび抵抗素子などと集積して形成する容量素子の形成工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、特許文献１、特許文献２、特許文献３および特許文献４には、同一の基板上にＨＢＴ（Hetero-junction Bipolar Transistor：ヘテロ接合バイポーラトランジスタ）、抵抗素子および容量素子を形成する技術が開示されている。
【特許文献１】特開２００１−７７２０４号公報
【特許文献２】特開２００１−３２６２８４号公報
【特許文献３】特開２００１−１５６１７９号公報
【特許文献４】特開２００２−２５２３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＨＢＴは、単一電源動作が可能な高出力デバイスとして、高出力増幅器に用いることが検討されている。また、ＨＢＴは、高効率で動作する等の特徴を有していることから、たとえば携帯電話などの移動体通信機器向けに応用する技術が検討されている。ＨＢＴを移動体通信機器向けに応用する場合には、ＨＢＴ素子の高性能化ばかりでなく、ＨＢＴが形成された半導体チップ（以下、単にチップと記す）の小型化、および同一チップ内に抵抗素子や容量素子などの受動素子とＨＢＴとを形成することが求められる。
【０００４】
本発明者は、移動体通信機器に含まれる高周波モジュールに用いられるＨＢＴについて検討しており、このＨＢＴを抵抗素子や容量素子などの受動素子と併せて１つのチップ内に形成する技術について検討している。その中で、本発明者は以下のような課題を見出した。その課題について図３９および図４０を用いて説明する。
【０００５】
図３９は、本発明者が検討したチップの一例の要部断面図である。このチップ内には、ＨＢＴと抵抗素子や容量素子などの受動素子とが形成されているが、図３９中では容量素子の断面を図示している。本発明者が検討したそのチップ内の容量素子を形成する工程は、以下の通りである。たとえばＧａＡｓ（ガリウムヒ素）を主成分とする半絶縁性基板（以下、単に基板と記す）１０１上に成膜された絶縁膜１０２上において、金属膜１０３を成膜し、その金属膜１０３をパターニングする。続いて、基板１０１上にその金属膜１０３を覆う層間絶縁膜１０４を堆積した後、その層間絶縁膜１０４に金属膜１０３に達する開口部１０５を形成する。続いて、その開口部１０５内を含む層間絶縁膜１０４上に絶縁膜１０６堆積した後、その絶縁膜１０６をパターニングする。続いて、基板１０１上に金属膜１０７を堆積した後、その金属膜１０７をパターニングすることによって、金属膜１０３を下部電極とし、絶縁膜１０６を容量絶縁膜とし、金属膜１０７を上部電極とする容量素子Ｃ１１形成するものである。本発明者は、このような工程で容量素子Ｃ１１を形成すると、開口部１０５の側壁の下部領域１０５Ａにおいて絶縁膜１０６が折れ曲がり、膜厚が他の領域より薄くなる、もしくは膜質の低下が起きていることを見出した。絶縁膜１０６の膜厚が薄くなることにより、容量素子Ｃ１１の耐圧は下部領域１０５Ａにおいて低下してしまうことから、絶縁膜１０６の膜厚を薄くすることによって容量素子Ｃ１１の容量密度を向上させる手段を用いることができない課題が存在している。また絶縁膜の成膜条件によっては、下部領域１０５Ａにおいて絶縁膜を薄くならないようにすることもできるが、この場合でも膜質の低下が起きていることが多い。すなわち、膜質の低下により、平坦部での絶縁耐圧に比べ領域１０５Ａでの絶縁耐圧が半分以下に低下する現象が起きやすい。これは、絶縁膜の形成にはプラズマＣＶＤ（Chemical Vapor Deposition）装置等を用いるが、段差部での膜質および膜厚の制御は平坦部での制御に比べて困難であるためである。また、容量素子Ｃ１１を形成するに当たり、開口部１０５を形成する工程および絶縁膜１０６をパターニングする工程が必要となることから、チップの製造工程数が増加してしまう課題も存在する。
【０００６】
図４０は、本発明者が検討したチップの他の一例の要部断面図である。図４０に示したチップも図３９に示したチップと同様に、チップ内にＨＢＴと抵抗素子や容量素子などの受動素子とが形成されているが、図４０中では容量素子の断面を図示している。本発明者が検討したそのチップ内の容量素子を形成する工程は、金属膜１０３をパターニングする工程までは図３９を用いて説明したチップと同様である。その後、基板１０１上に絶縁膜１０６を堆積する。続いて、絶縁膜１０６１上に金属膜１０７を堆積した後、その金属膜１０７をパターニングすることによって、金属膜１０３を下部電極とし、絶縁膜１０６を容量絶縁膜とし、金属膜１０７を上部電極とする容量素子Ｃ１１形成するものである。なお、図４０に示した例では、絶縁膜１０６は層間絶縁膜も兼ねる。本発明者は、このような工程で容量素子Ｃ１１を形成した場合には、金属膜１０３の側壁下部の領域１０３Ａ、側壁部および側壁上部の領域１０３Ｂに至る領域おいて絶縁膜１０６の膜厚が他の領域より薄くなる、または膜質の低下が起きやすいことを見出した。このように、絶縁膜１０６を成膜するに当たって、絶縁膜１０６が部分的に薄くなる、もしくは膜質の低下が起きてしまうと、図３７に示した例と同様に、絶縁膜１０６の膜厚を薄くすることによって容量素子Ｃ１１の容量密度を向上させる手段を用いることが困難になる課題が存在する。
【０００７】
本発明の目的は、容量素子の耐圧を確保しつつ、容量密度を向上できる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置は、
半導体基板もしくは絶縁体基板からなる基板上に形成された容量素子を有し、
前記容量素子は、前記基板上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とから形成され、
前記下部電極、前記容量絶縁膜および前記上部電極は前記基板上にて平坦に形成され、
平面において、前記上部電極の外周は、前記下部電極の外周より内側に配置されているものである。
【００１１】
また、本発明による半導体装置の製造方法は、
（ａ）半導体基板もしくは絶縁体基板からなる基板上に第１導電性膜、第１絶縁膜および第２導電性膜を順次堆積する工程、
（ｂ）前記第２導電性膜をパターニングして上部電極を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１導電性膜をパターニングして下部電極を形成し、前記上部電極と前記容量絶縁膜と前記下部電極とから容量素子を形成する工程、
を含むものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
すなわち、容量素子の耐圧を確保しつつ、容量密度を向上することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
本実施の形態１の半導体装置は、たとえば基板上にＦＥＴ（Field Effect Transistor）、抵抗素子および容量素子が集積化されて形成されたものである。この本実施の形態１の半導体装置について、図１〜図１３を用いてその製造工程に沿って説明する。
【００１６】
まず、図１に示すように、抵抗率が１×１０-7Ω・ｃｍ程度の半絶縁性のＧａＡｓ基板１を用意する。続いて、たとえば有機金属気相成長（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法によって、ＧａＡｓ基板１上にｎ型の導電型を有する不純物（たとえばＳｉ（シリコン））がドープされたｎ型ＧａＡｓ層２を成長させる。続いて、メサエッチング法によってＦＥＴが形成される領域以外のｎ型ＧａＡｓ層２をエッチングし、素子分離部３を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ＦＥＴが形成される領域のｎ型ＧａＡｓ層２上にＡｕＧｅ（金ゲルマニウム）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を順次蒸着することにより、ｎ型ＧａＡｓ層２とオーミック接触するソース電極４およびドレイン電極５を形成する。続いて、ソース電極４およびドレイン電極５の形成に用いたフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ＦＥＴが形成される領域のｎ型ＧａＡｓ層２上にＰｔ（白金）とＡｕとを含む積層膜を蒸着することにより、ｎ型ＧａＡｓ層２とショットキー接続するゲート電極６を形成する。ここまでの工程によりＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）を形成することができる。ゲート電極６の形成後、前記フォトレジスト膜は除去する。
【００１７】
次に、図２に示すように、たとえばＣＶＤ法によってＧａＡｓ基板１上に膜厚５００ｎｍ程度の酸化シリコン膜７を堆積する。続いて、その酸化シリコン膜７上にＷＳｉＮ（窒化タングステンシリサイド）膜を堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてそのＷＳｉＮ膜をエッチングすることにより、抵抗素子９を形成する。この抵抗素子９の形成後、そのフォトレジスト膜は除去する。本実施の形態１では、抵抗素子９はＷＳｉＮ膜から形成する場合について例示したが、ＷＳｉＮ膜の代わりにＮｉＣｒ（ニッケルクロム）膜から形成してもよい。
【００１８】
次に、図３に示すように、たとえばＧａＡｓ基板１上に酸化シリコン膜１０を堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜７、１０をエッチングし、ソース電極４に達する開口部１１、ゲート電極６に達する開口部１２、ドレイン電極５に達する開口部１３、および抵抗素子９に達する開口部１４を形成する。
【００１９】
次に、図４に示すように、酸化シリコン膜１０上に開口部１１〜１４を埋め込む金属膜（第１導電性膜）１５を成膜する。図５に示すように、この金属膜１５は、たとえば膜厚０．１μｍ程度のＭｏ（モリブデン）膜（第１金属膜）１５Ａ、膜厚０．８μｍ程度のＡｕ（金）膜（第２金属膜）１５Ｂおよび膜厚０．１μｍ程度のＭｏ膜（第３金属膜）１５Ｃを順次堆積することによって成膜することができる。また、金属膜１５の最上層となるＭｏ膜１５Ｃの上部に、さらにＴｉＷ（チタンタングステン）膜を積層してもよい。もしくは、Ｍｏ膜１５ＡおよびＭｏ膜１５Ｃを用いる代わりに、Ｔｉ（チタン）膜、Ｗ（タングステン）膜、ＴｉＷ膜またはＷＳｉ（タングステンシリサイド）膜を用いてもよい。続いて、たとえばその金属膜１５上にプラズマＣＶＤ法によって膜厚１００ｎｍ程度のＳｉＮ（窒化シリコン）膜（第１絶縁膜）１６を堆積する。続いて、そのＳｉＮ膜１６上に２００ｎｍ程度の金属膜（第２導電性膜）を堆積する。本実施の形態１においては、その金属膜としてＴｉＷ膜またはＷＳｉ膜を例示することができる。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてその金属膜をエッチングすることにより、後の工程で形成される容量素子の上部電極１７を形成する。上部電極１７を形成するエッチングには、たとえばドライエッチング法を用いる。通常、ドライエッチングでは、上部電極１７を加工するエッチングだけで止めることは困難で、下地のＳｉＮ膜１６の一部を削ることになる。これは、上部電極１７以外の金属膜を完全にエッチングするために、ドライエッチング装置の加工のばらつきを考慮して、いわゆるオーバーエッチングを行うためである。また場合により、図６に示すように、下地のＳｉＮ膜１６（第１絶縁膜）を完全に削ったり、もしくはさらにその下の、Ｍｏ膜１５Ｃの一部を削ったりしてもよい。この場合では、後述する図７に示す形状と異って容量素子の容量絶縁膜は平面で上部電極とほぼ同一形状で形成される。またドライエッチング法以外に、フォトレジストマスクによるリフトオフ法で、Ｍｏなとの上部電極１７をパターニングしてもよい。この場合は、ＳｉＮ膜１６が削られることなく、図４に示す断面と同じ断面となる。
【００２０】
次に、図７に示すように、ＧａＡｓ基板１上に膜厚０．８μｍ程度の酸化シリコン膜１８を堆積し、その酸化シリコン膜（第２絶縁膜）１８で上部電極１７を覆う。酸化シリコン膜１８の代わりにＳｉＮ膜を用いてもよい。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、酸化シリコン膜１８およびＳｉＮ膜１６をパターニングする。この時、金属膜１５の最上層のＭｏ膜１５Ｃについてもパターニングしてしまってもよい。それにより、ＳｉＮ膜１６から後の工程で形成される容量素子の容量絶縁膜１６Ａを形成することができる。容量絶縁膜１６Ａを形成した後、容量絶縁膜１６Ａを形成に用いたフォトレジスト膜は除去する。
【００２１】
次に、図８に示すように、酸化シリコン膜１８をマスクとしてＡｒイオンによるスパッタエッチングを行い、金属膜１５をパターニングする。それにより、金属膜１５から容量素子の下部電極１５Ｄ、ソース電極４と電気的に接続する配線１５Ｅ、ゲート電極６と電気的に接続する配線１５Ｆ、ドレイン電極５と電気的に接続する配線１５Ｇ、および抵抗素子９と電気的に接続する配線１５Ｈを形成することができる。ここまでの工程により、下部電極１５Ｄ、容量絶縁膜１６Ａおよび上部電極１７からなる容量素子Ｃを形成することができる。ここで、図９は、その容量素子Ｃの平面図であり、図９中のＡ−Ａ線に沿った断面は図８中における容量素子Ｃの断面に相当する。本実施の形態１においては、図９に示すように、下部電極１５Ｄ（容量絶縁膜１６Ａ）は、上部電極１７を取り囲むようにパターニングされる。この時、金属膜１５をスパッタエッチングによってパターニングしたのは、金属膜１５を形成するＡｕが化学反応によってエッチングすることが困難な材質だからである。また、金属膜１５は物理的にエッチング（スパッタエッチング）することでパターニングされることから、スパッタエッチングによって削られた金属膜１５を形成するＡｕおよびＭｏが飛散するが、金属膜１５のパターニング時には上部電極１７は酸化シリコン膜１８によって覆われているこので、そのＡｕおよびＭｏが上部電極１７に付着してしまう不具合を防ぐことができる。それにより、上部電極１７と下部電極１５Ｄとが電気的に短絡してしまう不具合を防ぐことができる。
【００２２】
ところで、容量素子を形成するに当たって、たとえば下部電極および配線のパターニングを先に行い、その下部電極上に層間絶縁膜を成膜し、その層間絶縁膜に下部電極に達する開口部を形成した後、その開口部内に容量絶縁膜および上部電極を形成する場合には、特にその開口部の側壁の最下部において容量絶縁膜が折れ曲がり、容量絶縁膜の膜厚が薄くなったり、膜質が低下したりするために、容量素子の耐圧が低下してしまうことが懸念される。本発明者が行った実験によれば、容量絶縁膜の膜厚を１００ｎｍ程度として成膜した場合において、８０Ｖ〜１００Ｖ程度の破壊耐圧となるべきところが、５０Ｖ程度以下の低い破壊耐圧となってしまう場合が多発した。そのため、容量絶縁膜の膜厚を薄くすることによって容量素子の容量密度を向上させることが困難になってしまうことが懸念される。一方、上記の本実施の形態１の容量素子Ｃの形成方法によれば、そのような開口部を形成することなく下部電極１５Ｄとなる金属膜１５（図４参照）、容量絶縁膜１６ＡとなるＳｉＮ膜１６および上部電極１７となる金属膜を連続して成膜するので、容量絶縁膜が局部的に薄くなってしまう不具合を防ぐことができる。また、図９を用いて説明したように、下部電極１５Ｄ（容量絶縁膜１６Ａ）は、平面で上部電極１７を取り囲むようにパターニングされていることから、上部電極１７下においては、容量絶縁膜１６Ａが下部電極１５Ｄの側壁上部および側壁下部に配置されてしまうことを防ぐことができる。すなわち、容量絶縁膜１６Ａが折れ曲がり、容量絶縁膜１６Ａの膜厚が局所的に薄くなったり、膜質が低下したりすることによって、容量素子Ｃの耐圧が低下してしまうことを防ぐことができる。それにより、容量素子Ｃの破壊耐圧を向上することができる。その結果、本実施の形態１によれば、容量絶縁膜の膜厚を薄くすることによって容量素子の容量密度を向上させることが可能となる。本発明者が行った実験によれば、上記開口部を設けて容量素子を形成する場合には容量絶縁膜の膜厚を１５０ｎｍ程度としていたものを、本実施の形態１の容量素子Ｃの場合には容量絶縁膜１００ｎｍ程度とすることができ、容量密度は約１．５倍にできることがわかった。すなわち、本実施の形態１によれば、開口部を設けて形成した容量素子と同じ容量値の容量素子Ｃを形成した場合には、容量素子Ｃが占める面積を約１．５分の１に縮小することが可能となる。
【００２３】
また、本実施の形態１の容量素子Ｃの形成方法によれば、下部電極１５Ｄとなる金属膜１５、容量絶縁膜１６ＡとなるＳｉＮ膜１６および上部電極１７となる金属膜を連続して成膜するので、下部電極１５Ｄと上部電極１７との間に入り込んでしまう異物の密度を低減することができる。それにより、その異物による欠陥に起因する容量耐圧の低下を防ぐことが可能となる。
【００２４】
次に、図１０に示すように、ＧａＡｓ基板１上に膜厚０．５μｍ程度のＳｉＮ膜および膜厚０．５μｍ程度の酸化シリコン膜を順次堆積することにより、絶縁膜（第３絶縁膜）１９を成膜する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその絶縁膜１９をエッチングすることにより、配線１５Ｅ〜配線１５Ｈのそれぞれに達する開口部２０、平面で上部電極１７の配置されていない領域において下部電極１５Ｄに達する開口部（第２開口部）２１、および上部電極１７に達する開口部（第１開口部）２２を同時に形成する。この時、開口部２２の開口面積は、開口部２１の開口面積より大きくなるように形成される。続いて、開口部２０〜２２内を含む絶縁膜１９上に膜厚０．２μｍ程度のＭｏ膜および膜厚３μｍ程度のＡｕ膜を順次堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしたエッチングにより、そのＡｕ膜およびＭｏ膜をパターニングし、配線１５Ｅ〜配線１５Ｈのそれぞれと電気的に接続する配線２３、下部電極１５Ｄと電気的に接続する配線（第２配線）２４、および上部電極と電気的に接続する配線（第１配線）２５を形成する。ここで、図１１は、配線２３、２４、２５の形成時における容量素子Ｃの平面図であり、図１１中のＡ−Ａ線に沿った断面は図１０中における容量素子Ｃの断面に相当する。図１１に示すように、開口部２２は、平面で上部電極１７に取り囲まれるように形成される。開口部２２が平面で上部電極１７から外れた位置に形成されると、開口部２２内に配置される配線２５によって上部電極１７と下部電極１５Ｄとが短絡されてしまう不具合が懸念されるが、開口部２２を平面で上部電極１７に取り囲まれるように形成することにより、そのような不具合を防ぐことが可能となる。
【００２５】
ところで、前記図３９の説明で述べたような下部電極および配線のパターニングを先に行い、その下部電極上に層間絶縁膜を成膜し、その層間絶縁膜に下部電極に達する開口部１０５を形成した後、その開口部内に容量絶縁膜および上部電極を形成する工程で容量素子を形成する場合には、その容量絶縁膜が形成される開口部と、他の領域で下部電極もしくは下部電極と同層の配線とを電気的に接続するための開口部Ｆとを同じ工程で形成することが困難になる。ここで、開口部Ｆは、上記例では開口部２０に相当するものである。仮に開口部Ｆと同時に容量部の開口部１０５（図３９参照）を同時に形成したとすると、この後に容量絶縁膜を成膜することになるため、開口部Ｆ内にも容量絶縁膜は成膜されてしまうことになる。そのため、その開口部内に成膜された容量絶縁膜によって下部電極もしくは下部電極と同層の配線とその上層の配線とが電気的に接続できなくなってしまうことになる。このような不具合を防ぐために、上記２つの開口部は別工程で形成することが求められる。また、別案として、開口部１０５のみを先に形成し、次に容量絶縁膜を全面に形成し、容量絶縁膜のパターニングを行わずに、下部電極もしくは下部電極と同層の配線とを電気的に接続するための開口部Ｆを形成する方法も考えられる。この方法では、その開口部Ｆを形成する際に容量絶縁膜および層間絶縁膜の異なった２層をエッチングすることになる。容量絶縁膜および層間絶縁膜の異なった２層を一括してエッチングして開口部を形成する場合には、形成される開口部の形状を制御することが困難になることから、この方法の実施も困難である。結局、容量絶縁膜および層間絶縁膜はそれぞれ別工程でエッチングすることが求められる。すなわち、下部電極と電気的に接続する配線を形成するための開口部は、２工程で形成することが求められる。一方、本実施の形態１によれば、下部電極１５Ｄと電気的に接続する配線２４を形成するための開口部２１および配線１５Ｅ〜配線１５Ｈのそれぞれに達する開口部２０は、上部電極１７に達する開口部２２を形成する工程と同じ工程で形成できるので、半導体装置の製造工程を簡略化できる。なお、下部電極１５Ｄと電気的に接続するための開口部２１と配線２４とは、場合により省略してもよい。たとえば、図１２に示すように、下部電極１５Ｄを直接抵抗素子９と接続する配線１５もしくはドレイン部の配線１５Ｇに結線してもよい。
【００２６】
また、図示は省略するが、配線２３、２４、２５を形成したＡｕ膜およびＭｏ膜の一部を平面渦巻状にパターニングし、インダクタを形成してもよい。
【００２７】
次に、図１３に示すように、ＧａＡｓ基板１上に、たとえばポリイミド樹脂膜を塗布することによって保護膜２６を形成する。その後、ＧａＡｓ基板１をダイシング法などによって切断することによって個々のチップへ切り出し、本実施の形態１の半導体装置を製造する。
【００２８】
（実施の形態２）
本実施の形態２の半導体装置は、前記実施の形態１と同様に基板上にＦＥＴ、抵抗素子および容量素子が集積化されて形成されたものである。この本実施の形態２の半導体装置について、図１４〜図１８を用いてその製造工程に沿って説明する。
【００２９】
本実施の形態２の半導体装置の製造工程は、前記実施の形態１における素子分離部３（図１参照）を形成した工程までは同様である。その後、たとえばＷＳｉ（タングステンシリサイド）膜からなる金属膜１５Ｉ、前記実施の形態１におけるＳｉＮ膜１６と同様のＳｉＮ膜１６、および前記実施の形態１においてＳｉＮ膜１６上に積層した金属膜と同様の金属膜を順次ＧａＡｓ基板１上に堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてその金属膜をエッチングすることにより、後の工程で形成される容量素子の上部電極１７を形成する。この上部電極１７の形成後、そのフォトレジスト膜は除去する。上部電極１７の平面パターンについては、前記実施の形態１において図９を用いて説明したパターンと同様である。
【００３０】
次に、図１５に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたドライエッチングにより、ＳｉＮ膜１６および金属膜１５Ｉをパターニングする。それにより、ＳｉＮ膜１６から容量素子の容量絶縁膜１６Ａを形成し、金属膜１５からゲート電極６Ａと容量素子の下部電極１５Ｊを形成することができる。金属膜１５Ｉのドライエッチング時には、エッチングガスとして、たとえばＳＦ6ガスを用いることができる。また、容量絶縁膜１６Ａおよび下部電極１５Ｊの平面パターンについては、前記実施の形態１において図９を用いて説明したパターンと同様である。ここまでの工程により、下部電極１５Ｊ、容量絶縁膜１６Ａおよび上部電極１７からなる容量素子Ｃ１を形成することができる。このような本実施の形態２によれば、ゲート電極６Ａと容量素子Ｃ１の下部電極１５Ｊを同じ工程で形成することができるので、前記実施の形態１に比べて半導体装置の製造工程を簡略化することが可能となる。また、前記実施の形態１においては、容量素子Ｃの下部電極１５Ｄ（図８参照）となった金属膜１５が化学的に安定なＡｕ膜１５Ｂ（図７参照）を含んでいたことから、金属膜１５のパターニングには物理的なエッチング方法（スパッタエッチング法）を用いたが、本実施の形態２においては、金属膜１５ＩはＷＳｉ膜から形成されているので、金属膜１５Ｉはドライエッチング法によるパターニングが可能となる。なお、上記の本実施の形態１にでは、下部電極１５Ｊとゲート電極６Ａとを同じ工程で形成する場合について説明したが、別の工程で形成してもよい。
【００３１】
次に、図１６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ＦＥＴが形成される領域のｎ型ＧａＡｓ層２上にＡｕＧｅ（金ゲルマニウム）膜、Ｎｉ（ニッケル）膜およびＡｕ膜を順次蒸着することにより、前記実施の形態１と同様のｎ型ＧａＡｓ層２とオーミック接触するソース電極４およびドレイン電極５を形成する。ここまでの工程によりＭＥＳＦＥＴを形成することができる。ソース電極４およびドレイン電極５の形成後、前記フォトレジスト膜は除去する。
【００３２】
次に、図１７に示すように、ＧａＡｓ基板１上に前記実施の形態１における酸化シリコン膜７と同様の酸化シリコン膜７を堆積する。続いて、その酸化シリコン膜７上にＷＳｉＮを堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてそのＷＳｉＮ膜をエッチングすることにより、前記実施の形態１における抵抗素子９と同様の抵抗素子９を形成する。
【００３３】
次に、図１８に示すように、ＧａＡｓ基板１上に前記実施の形態１における絶縁膜１９と同様の絶縁膜１９を成膜する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその絶縁膜１９をエッチングすることにより、ソース電極４、ゲート電極６Ａおよびドレイン電極５のそれぞれに達する開口部２０Ａと、抵抗素子９に達する開口部２０Ｂと、前記実施の形態１における開口部２１、２２と同様の開口部２１、２２とを形成する。続いて、開口部２０Ａ、２０Ｂ、２１、２２内を含む絶縁膜１９上に膜厚０．２μｍ程度のＭｏ膜および膜厚３μｍ程度のＡｕ膜を順次堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしたエッチングにより、そのＡｕ膜およびＭｏ膜をパターニングし、ソース電極４、ゲート電極６Ａおよびドレイン電極５のそれぞれと電気的に接続する配線２３Ａ、抵抗素子９と電気的に接続する配線２３Ｂ、下部電極１５Ｊと電気的に接続する配線２４、および上部電極と電気的に接続する配線２５を形成する。その後、ＧａＡｓ基板１上に、前記実施の形態１の保護膜２６と同様の保護膜２６を形成し、本実施の形態２の半導体装置を製造する。
【００３４】
なお、下部電極１５Ｊと電気的に接続するための開口部２１と配線２４とは、場合により省略してもよい。たとえば、ゲート電極６Ａを延長し、直接下部電極１５Ｊに結線してもよい。この場合、開口部２１が無くて済むので、レイアウト面積を縮小できる。
【００３５】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００３６】
（実施の形態３）
本実施の形態３の半導体装置は、基板上にＨＢＴ、抵抗素子および容量素子が集積化されて形成されたものである。この本実施の形態３の半導体装置について、その製造工程に沿って説明する。
【００３７】
まず、図１９に示すように、抵抗率が１×１０-7Ω・ｃｍ程度の半絶縁性のＧａＡｓ基板１を用意する。続いて、ＭＯＣＶＤ法により、サブコレクタ層となるｎ+型（第１導電型）ＧａＡｓ層３２を７００ｎｍ程度成長させる。続いて、ｎ+型ＧａＡｓ層３２の上部にコレクタ層となるｎ-型ＧａＡｓ層３３およびベース層となるｐ+型（第２導電型）ＧａＡｓ層３４を順次ＭＯＣＶＤ法で形成する。
【００３８】
次いで、エミッタ層となるｎ型ＩｎＧａＰ層３５をＭＯＣＶＤ法で堆積し、さらにその上部にエミッタコンタクト層となるｎ+型ＩｎＧａＡｓ層３６を４００ｎｍ程度形成する。このｎ+型ＩｎＧａＡｓ層３６は、後の工程で形成するエミッタ電極とのオーミックコンタクトを図るために用いられる。このように、ベース層（ｐ+型ＧａＡｓ層３４）とエミッタ層（ｎ型ＩｎＧａＰ層３５）とに異種の半導体（ヘテロ接合）を用いる。
【００３９】
次いで、導電性膜として、たとえばＷＳｉ膜をスパッタリング法によって３００ｎｍ程度堆積する。続いて、フォトリソグラフィ技術およびドライエッチング技術を用いてそのＷＳｉ膜を加工し、エミッタ電極３７を形成する。
【００４０】
次に、図２０に示すように、エミッタ電極３７をマスクに、エミッタコンタクト層（ｎ+型ＩｎＧａＡｓ層３６）をウエットエッチングし、エミッタ層（ｎ型ＩｎＧａ層３５）を露出させる。なお、この際、エミッタ層（ｎ型ＩｎＧａＰ層３５）をエッチングし、ベース層（ｐ+型ＧａＡｓ層３４）を露出させてもよい。
【００４１】
続いて、下層からＰｔ、Ｔｉ（チタン）、Ｍｏ、ＴｉおよびＡｕの積層膜よりなるベース電極３８を形成する。ベース電極３８は、たとえばリフトオフ法により形成され、その厚さは３００ｎｍ程度である。その後、熱処理（アロイ処理）を施すことにより、ベース電極３８の最下層のＰｔとエミッタ層（ｎ型ＩｎＧａＰ層３５）およびベース層（ｐ+型ＧａＡｓ層３４）を反応させる。この反応部によりベース電極３８とベース層（ｐ+型ＧａＡｓ層３４）とをオーミック接続することができる。
【００４２】
続いて、フォトリソグラフィ技術およびウエットエッチング技術を用いて、エミッタ層（ｎ型ＩｎＧａＰ層３５）およびベース層（ｐ+型ＧａＡｓ層３４）をエッチングし、ベースメサ３４Ａを形成する。エッチング液として、たとえばリン酸と過酸化水素との混合水溶液を用いる。このエッチングによりエミッタ層（ｎ型ＩｎＧａＰ層３５）およびベースメサ３４Ａがトランジスタ毎に分離する。
【００４３】
次に、図２１に示すように、ＧａＡｓ基板１上に絶縁膜（たとえば酸化シリコン膜）３９を１００ｎｍ程度堆積する。この絶縁膜３９は、ベース電極３８を保護するために形成するが、省略することも可能である。続いて、選択的に絶縁膜３９およびコレクタ層（ｎ-型ＧａＡｓ層３３）をエッチングすることにより、サブコレクタ層（ｎ+型ＧａＡｓ層３２）に達する開口部（第１領域）４０を形成する。
【００４４】
次に、図２２に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして、ＧａＡｓ基板１の全面に下層からＡｕＧｅ、ＮｉおよびＡｕを順次形成し、そのフォトレジスト膜の上部および露出したサブコレクタ層（ｎ+型ＧａＡｓ層３２）上に積層膜を形成する。続いて、剥離液（エッチング液）によってそのフォトレジスト膜を除去する。このようにフォトレジスト膜が除去されると、その上部の積層膜も剥離され、サブコレクタ層（ｎ+型ＧａＡｓ層３２）上の一部にのみ積層膜が残存し、コレクタ電極４１となる。ここまでの工程により、本実施の形態３のｎｐｎ型ＨＢＴを形成することができる。
【００４５】
次に、図２３に示すように、絶縁膜３９を除去し、コレクタ電極４１の外側のコレクタ層（ｎ-型ＧａＡｓ層３３）およびサブコレクタ層（ｎ+型ＧａＡｓ層３２）をエッチングし、素子分離部４２を形成することによって各ＨＢＴを電気的に分離する。
【００４６】
次に、図２４に示すように、ＧａＡｓ基板１上に絶縁膜（たとえば酸化シリコン膜）４３をＣＶＤ法で堆積する。なお、前述の絶縁膜３９（図２２参照）を残存させたまま、各ＨＢＴを電気的に分離するためのコレクタ層（ｎ-型ＧａＡｓ層３３）およびサブコレクタ層（ｎ+型ＧａＡｓ層３２）のエッチングを行い、絶縁膜３９上に絶縁膜４３を形成してもよい。
【００４７】
続いて、たとえばその絶縁膜４３上にＷＳｉＮを堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてそのＷＳｉＮ膜をエッチングすることにより、抵抗素子４４を形成する。本実施の形態３では、抵抗素子４４はＷＳｉＮ膜から形成する場合について例示したが、ＷＳｉＮ膜の代わりにＮｉＣｒ膜から形成してもよい。
【００４８】
次に、図２５に示すように、ＧａＡｓ基板１上に絶縁膜４５（たとえば酸化シリコン膜）を堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜４５、４３をエッチングし、エミッタ電極３７に達する開口部（図示は省略）、ベース電極３８に達する開口部４６、コレクタ電極４１に達する開口部４７、および抵抗素子４４に達する開口部４８を形成する。
【００４９】
次に、図２６に示すように、絶縁膜４５上に開口部４６〜４８（図２５参照）を埋め込む膜厚１μｍ程度の金属膜４９、膜厚１００ｎｍ程度の絶縁膜５０、膜厚１μｍ程度の金属膜５１、膜厚１００ｎｍ程度の絶縁膜５２および膜厚２００ｎｍ程度の金属膜５３を順次成膜する。金属膜４９、５１は、たとえば膜厚０．１μｍ程度のＭｏ膜、膜厚０．８μｍ程度のＡｕ膜および膜厚０．１μｍ程度のＭｏ膜を順次堆積することによって成膜することができる。絶縁膜５０、５２は、下層より酸化シリコン膜、ＳｉＮ膜および酸化シリコン膜を順次堆積することによって成膜することができる。金属膜５３は、たとえば膜厚２００ｎｍ程度のＷＳｉ膜を堆積することによって成膜することができる。本実施の形態３では、後の工程において、これら金属膜４９、絶縁膜５０、金属膜５１、絶縁膜５２および金属膜５３から第１〜第３の３段の容量電極を有し、各容量電極間に絶縁膜５０または絶縁膜５２からなる容量絶縁膜を有する容量素子を形成する。
【００５０】
次に、図２７に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして金属膜５３をエッチングすることにより、後の工程で形成される容量素子の第３容量電極５４を形成する。
【００５１】
次に、図２８に示すように、ＧａＡｓ基板１上に膜厚０．８μｍ程度の酸化シリコン膜５５を堆積し、その酸化シリコン膜５５で第３容量電極５４を覆う。酸化シリコン膜５５の代わりにＳｉＮ膜を用いてもよい。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、酸化シリコン膜５５および絶縁膜５２をパターニングする。それにより、絶縁膜５２から容量素子の第２容量絶縁膜５６を形成することができる。
【００５２】
続いて、酸化シリコン膜５５をマスクとしてＡｒイオンによるスパッタエッチングを行い、金属膜５１をパターニングする。それにより、金属膜５１から容量素子の第２容量電極５７を形成することができる。ここで、図２９は、第２容量電極５７が形成された時点における、第３容量電極５４、第２容量絶縁膜５６および第２容量電極５７の位置関係を示す平面図であり、図２９中のＡ−Ａ線に沿った断面は図２８中における第３容量電極５４、第２容量絶縁膜５６および第２容量電極５７の断面に相当する。本実施の形態３においては、図２９に示すように、第２容量電極５７（容量絶縁膜５６）は、平面で第３容量電極５４を取り囲むようにパターニングされる。この時、金属膜５１をスパッタエッチングによってパターニングしたのは、金属膜５１を形成するＡｕが化学反応によってエッチングすることが困難な材質だからである。また、金属膜５１は物理的にエッチング（スパッタエッチング）することでパターニングされることから、スパッタエッチングによって削られた金属膜５１を形成するＡｕおよびＭｏが飛散するが、金属膜５１のパターニング時には、第３容量電極５４は酸化シリコン膜５５によって覆われているこので、そのＡｕおよびＭｏが第３容量電極５４に付着してしまう不具合を防ぐことができる。それにより、第３容量電極５４と第２容量電極５７とが電気的に短絡してしまう不具合を防ぐことができる。
【００５３】
次に、図３０に示すように、ＧａＡｓ基板１上に膜厚０．８μｍ程度の酸化シリコン膜５８を堆積し、その酸化シリコン膜５８で酸化シリコン膜５５、第３容量電極５４、第２容量絶縁膜５６および第２容量電極５７を覆う。酸化シリコン膜５８の代わりにＳｉＮ膜を用いてもよい。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、酸化シリコン膜５５および絶縁膜５０をパターニングする。それにより、絶縁膜５０から容量素子の第１容量絶縁膜５９を形成することができる。
【００５４】
続いて、酸化シリコン膜５８をマスクとしてＡｒイオンによるスパッタエッチングを行い、金属膜４９をパターニングする。それにより、金属膜４９から容量素子の第１容量電極６０、エミッタ電極３７と電気的に接続する配線（図示は省略）、ベース電極３８と電気的に接続する配線６２、コレクタ電極４１と電気的に接続する配線６３、および抵抗素子４４と電気的に接続する配線６４を形成することができる。ここまでの工程により、第１容量電極６０、第１容量絶縁膜５９、第２容量電極５７、第２容量絶縁膜５６および第３容量電極５４からなる容量素子Ｃ２を形成することができる。ここで、図３１は、第１容量電極６０が形成された時点における、第１容量電極６０、第１容量絶縁膜５９、第２容量電極５７、第２容量絶縁膜５６および第３容量電極５４の位置関係を示す平面図であり、図３１中のＡ−Ａ線に沿った断面は図３０中における容量素子Ｃ２の断面に相当する。本実施の形態３においては、図３１に示すように、第１容量電極６０（容量絶縁膜５９）は、平面で第２容量電極５７を取り囲むようにパターニングされる。この時、金属膜４９をスパッタエッチングによってパターニングしたのは、金属膜５１と同様に金属膜４９を形成するＡｕが化学反応によってエッチングすることが困難な材質だからである。また、金属膜５１と同様に金属膜４９は物理的にエッチング（スパッタエッチング）することでパターニングされることから、スパッタエッチングによって削られた金属膜４９を形成するＡｕおよびＭｏが飛散するが、金属膜４９のパターニング時には、第３容量電極５４は酸化シリコン膜５５および酸化シリコン膜５８によって覆われ、第２容量電極５７は酸化シリコン膜５８によって覆われているこので、そのＡｕおよびＭｏが第３容量電極５４および第２容量電極５７に付着してしまう不具合を防ぐことができる。それにより、第１容量電極６０が第２容量電極５７および第３容量電極５４と電気的に短絡してしまう不具合を防ぐことができる。
【００５５】
本実施の形態３では、３段の容量電極（第１容量電極６０、第２容量電極５７および第３容量電極５４）を有する容量素子Ｃ２を形成する場合について説明したが、同様の工程によって４段以上の容量電極を有する容量素子を形成してもよい。このように、ｎ＋１段（ｎは２以上）の容量電極を有する容量素子を形成する場合には、まず、すべての容量電極および容量絶縁膜となる金属膜および絶縁膜を成膜し、それら薄膜の成膜後において、上記酸化シリコン膜５５、５８をマスクとして用いたパターニング方法と同様のパターニング方法によって上層の薄膜から順次パターニングしていく。それにより、ｎ＋１段の容量電極を有する容量素子を形成する場合にも、各容量電極間が電気的に短絡してしまう不具合を防ぐことができる。
【００５６】
また、図２９および図３１を用いて説明したように、第１容量電極６０（第１容量絶縁膜５９）は平面で第２容量電極５７（第２容量絶縁膜５６）を取り囲むようにパターニングされ、第２容量電極５７（第２容量絶縁膜５６）は平面で第３容量電極５４を取り囲むようにパターニングされていることから、第３容量電極５４下においては第２容量絶縁膜５７が第２容量電極５７の側壁上部および側壁下部に配置されてしまうことを防ぎ、第２容量電極５７下においては第１容量絶縁膜５９が第１容量電極６０の側壁上部および側壁下部に配置されてしまうことを防ぐことができる。それにより、第１容量絶縁膜５９および第２容量絶縁膜５６が折れ曲がり、第１容量絶縁膜５９および第２容量絶縁膜５６膜厚が局所的に薄くなる、あるいは膜質が低下するために、容量素子Ｃ２の耐圧が低下してしまうことを防ぐことができる。その結果、容量素子Ｃ２の破壊耐圧を向上することができるようになるので、容量絶縁膜の膜厚を薄くすることによって容量素子の容量密度を向上させることが可能となる。すなわち、本実施の形態３によれば、ｎ＋１段の容量電極を有する容量素子を形成する場合にも、容量絶縁膜が局所的に薄くなる、あるいは膜質が低下してしまうことを防ぐことができるので、容量素子の破壊耐圧を向上することができるようになる。
【００５７】
また、本実施の形態３の容量素子の形成方法によれば、ｎ＋１段の容量電極となる金属膜および各金属膜間に配置される容量絶縁膜を連続して成膜するので、その金属膜および容量絶縁膜間に入り込んでしまう異物の密度を低減することができる。それにより、その異物による欠陥に起因する容量耐圧の低下を防ぐことが可能となる。
【００５８】
次に、図３２に示すように、ＧａＡｓ基板１上に膜厚０．５μｍ程度のＳｉＮ膜および膜厚０．５μｍ程度の酸化シリコン膜を順次堆積することにより、絶縁膜６５を成膜する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして絶縁膜６５、４５、４３をエッチングすることにより、エミッタ電極３７に達する開口部６６、配線６２〜配線６４のそれぞれに達する開口部６７、平面で第２容量電極５７および第３容量電極５４の配置されていない領域において第１容量電極６０に達する開口部６８、平面で第３容量電極５４の配置されていない領域において第２容量電極５７に達する開口部６９、および第３容量電極５４に達する開口部７０を形成する。この時、開口部７０の開口面積は、開口部６８、６９の開口面積より大きくなるように形成される。
【００５９】
続いて、開口部６６〜７０内を含む絶縁膜６５上に膜厚０．２μｍ程度のＭｏ膜および膜厚３μｍ程度のＡｕ膜を順次堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしたエッチングにより、そのＡｕ膜およびＭｏ膜をパターニングし、エミッタ電極３７と電気的に接続する配線７１、配線６２〜配線６４のそれぞれと電気的に接続する配線７２、第１容量電極６０と電気的に接続する配線７３、第２容量電極５７と電気的に接続する配線７４、および第３容量電極５４と電気的に接続する配線７５を形成する。ここで、図３３は、配線７１〜７５の形成時における容量素子Ｃ２の平面図であり、図３３中のＡ−Ａ線に沿った断面は図３２中における容量素子Ｃ２の断面に相当する。図３３に示すように、開口部７０は平面で第３容量電極５４に取り囲まれるように形成され、開口部６９は平面で第２容量電極５７に取り囲まれるように形成される。開口部７０が平面で第３容量電極５４から外れた位置に形成されると、開口部７０内に配置される配線７５によって第３容量電極５４と第２容量電極５７および第１容量電極６０とが短絡されてしまう不具合が懸念され、開口部６９が平面で第２容量電極５７から外れた位置に形成されると、開口部６９内に配置される配線７４によって第２容量電極５７と第１容量電極６０とが短絡されてしまう不具合が懸念されるが、開口部７０を平面で第３容量電極５４に取り囲まれるように形成し、開口部６９を平面で第２容量電極５７に取り囲まれるように形成することにより、そのような不具合を防ぐことが可能となる。
【００６０】
本発明者は、容量素子Ｃ２を形成するに当たって、たとえば第１容量電極６０および配線６１、６２、６３のパターニングを先に行い、第１容量電極６０および配線６１、６２、６３上に層間絶縁膜を成膜し、その層間絶縁膜に第１容量電極６０に達する開口部を形成した後、その開口部内に第１容量絶縁膜５９および第２容量電極５７を形成（パターニングを含む）し、さらに第１容量絶縁膜５９および第２容量電極５７上に層間絶縁膜を成膜し、その層間絶縁膜に第２容量電極５７に達する開口部を形成した後、その開口部内に第２容量絶縁膜５６および第３容量電極５４を形成（パターニングを含む）する工程で容量素子Ｃ２を形成する手段について検討した。このような手段を用いた場合には、本実施の形態３の容量素子Ｃ２の形成方法に比べて、第１容量絶縁膜５９および第２容量電極５７を形成するための開口部を形成する工程と、第１容量絶縁膜５９をパターニングする工程と、第２容量絶縁膜５６および第３容量電極５４を形成するための開口部を形成する工程と、第２容量絶縁膜５６をパターニングする工程とが増加してしまうことになる。なお、この場合、３層配線の構成となり、第２容量電極５７と同時に形成した金属層は第２の配線としても使用し、第３容量電極５４と同時に形成した金属層は第３の配線としても使用する。従って、通常、最上層の第３の配線上に保護絶縁膜を形成し、この保護絶縁膜にボンディングパッド等を形成するための開口部を形成することになる。一方、本実施の形態３の容量素子Ｃ２の形成方法によれば、配線層は２層でよく、これらの工程を省略できるので、半導体装置の製造工程を簡略化することができる。また、ｎ段の積層容量絶縁膜とｎ＋１段の容量電極を有する容量素子を形成するに当たり、ｎが３以上の場合においても、従来技術ではｎ＋１層の配線層が必要となるのに対し、本実施の形態３では配線層を２層で済ませることができ、工程を簡略化できる。
【００６１】
次に、図３４に示すように、ＧａＡｓ基板１上に絶縁膜７６を堆積した後、配線７１〜７５に達する開口部７７を形成する。本実施の形態３において、絶縁膜７６としては、ＳｉＮ膜または酸化シリコン膜およびＳｉＮ膜を順次堆積した積層膜を例示することができる。その後、ＧａＡｓ基板１をダイシング法などによって切断することによって個々のチップへ切り出し、本実施の形態３の半導体装置を製造する。
【００６２】
なお本実施の形態３の図３２および図３４では、第１容量電極６０に達する開口部６８を設けて第２の配線７３で上部に引き出しているが、この配線７３は必ずしも必要ではない。第１容量電極６０と同時形成した第1の配線で抵抗素子４４と接続する配線６４もしくはベース電極３８と接続する配線６２などに接続してもよい。これに対し、第２容量電極５７に達する開口部６９と配線７４は、第２容量電極５７と配線７４とが電気的に結線するために省略できない。この手法を繰り返すことで、ｎ段の積層容量絶縁膜を有する容量素子を形成するに当たり、ｎが３以上の場合においても、本実施の形態３によれば配線層は２層で済ませることができる。
【００６３】
図３５は、上記チップの平面図である。図３５に示すように、チップＣＨＰには、上記の本実施の形態のＨＢＴ、抵抗素子４４および容量素子Ｃ２の他に、容量素子ＣＭ１、ＣＭ３、ＣＭ４、およびインダクタＬＭ１、ＬＭ３などが形成されている。図示は省略するが、容量素子ＣＭ１、ＣＭ３、ＣＭ４は、容量素子Ｃ２と同様の工程および形状で形成されている。図３６は図３５に示したチップＣＨＰが配線基板に搭載されて形成された高周波電力増幅装置の要部平面図であり、図３７はその高周波電力増幅装置の要部回路図である。この高周波電力増幅装置は、たとえば使用周波数が約８００ＭＨｚ〜９００ＭＨｚのＧＳＭ（Global System for Mobile Communication）方式、使用周波数が約１．８ＧＨｚ〜１．９ＧＨｚのＤＣＳ（Digital Cellular System）方式、またはそれら２方式の両方に対応する送信用パワーアンプモジュール（第２モジュール）ＰＡＭである。この送信用パワーアンプモジュールＰＡＭを形成する配線基板ＰＬＳ上には、チップＣＨＰ以外にもコンデンサＣＢ１、ＣＢ２、ＣＣ１、ＣＣ２、ＣＨ１、ＣＨ２、およびインダクタＬＣ１、ＬＣ２、ＬＨ１、ＷＢなどが搭載されている。コンデンサＣＢ１、ＣＢ２、ＣＣ１、ＣＣ２、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、およびインダクタＬＣ１、ＬＣ２、ＬＨ１、ＷＢは、たとえばフェイスダウンボンディングにより直接配線基板ＰＬＳへ実装された個々のチップである。
【００６４】
上記送信用パワーアンプモジュールＰＡＭにおける外部電極端子は、入力端子としてのＲＦ−ｉｎ、出力端子としてのＲＦ−ｏｕｔ、基準電位（電源電位）としてのＶｃｃ１、Ｖｃｃ２、およびバイアス端子としてのＶｂｂ１、Ｖｂｂ２である。
【００６５】
ＲＦ−ｉｎとＲＦ−ｏｕｔとの間には、２段の増幅段が従属接続されている。第１段増幅段および第２段増幅段は、それぞれ第１回路ブロックＣＣＢ１および第２回路ブロックＣＣＢ２で形成されている。
【００６６】
ＲＦ−ｉｎは所定の段間整合回路を介して第１回路ブロックＣＣＢに含まれるＨＢＴＱ１のベース電極に電気的に接続されている。このＨＢＴＱ１によって高周波電力の増幅を行うものである。また、その段間整合回路は、容量素子ＣＭ１およびインダクタＬＭ１によって形成されている。増幅系は２弾構成であることから、第２段増幅段である第２回路ブロックＣＣＢ２に含まれるＨＢＴＱ２のベース電極は、前段のＨＢＴＱ１のコレクタ電極に所定の段間整合回路を介して接続されている。ＨＢＴＱ１とＨＢＴＱ２との間に配置された段間整合回路は、容量素子ＣＭ３、ＣＭ４およびインダクタＬＭ３によって形成されている。
【００６７】
（実施の形態４）
前記実施の形態３では、コンデンサＣＢ１、ＣＢ２、ＣＣ１、ＣＣ２、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４（図３６参照）は、配線基板ＰＬＳへ直接実装されるチップとして形成する場合について例示したが、本実施の形態４では、これらコンデンサ（受動素子）ＣＢ１、ＣＢ２、ＣＣ１、ＣＣ２、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４を集積受動デバイス（Integrated Passive Device；ＩＰＤ（第１モジュール））として１つのチップ内に形成する場合について説明する。
【００６８】
図３８は、上記集積受動デバイスの要部断面図であり、特にコンデンサＣＨ２、ＣＨ３、ＣＨ４が示されている。これらコンデンサＣＨ２、ＣＨ３、ＣＨ４は、ＧａＡｓ基板１上において、前記実施の形態１にて図４〜図１３を用いて説明した容量素子Ｃを形成する工程と同様の工程で形成されている。このように、コンデンサＣＢ１、ＣＢ２、ＣＣ１、ＣＣ２、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４を集積受動デバイスとして１つのチップ内に形成することにより、コンデンサＣＢ１、ＣＢ２、ＣＣ１、ＣＣ２、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４をそれぞれ個々のチップとして送信用パワーアンプモジュールＰＡＭ（図３６参照）に組み込む場合に比べて小型に組み込むことが可能となる。それにより、送信用パワーアンプモジュールＰＡＭ自体を小型化することも可能となる。
【００６９】
上記のような本実施の形態３によっても、前記実施の形態１と同様の効果を得ることができる。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７１】
たとえば、前記実施の形態１では、ＧａＡｓ基板上にＦＥＴを形成する場合について説明したが、ＧａＡｓ基板を用いる代わりにＩｎＰなどの半絶縁性の化合物半導体基板を用いてもよい。また前記実施の形態４では石英基板、アルミナ基板などの酸化シリコンあるいは酸化アルミニウムを主成分とする絶縁体基板を用いてもよい。石英基板、アルミナ基板はＧａＡｓなどに比べ低価格であり、ＩＰＤの製造原価を下げることができる。ＭＩＭ（Metal Insulator Metal）容量の高周波特性の観点からは、シリコンなどの比較的導電性の高い半導体基板を用いるより半絶縁性の化合物基板を用いる方が好ましく、さらに石英などの絶縁性基板を用いる方が一層好ましい。
【産業上の利用可能性】
【００７２】
本発明の半導体装置は、たとえば送信用パワーアンプモジュールなどの高周波電力増幅装置に適用することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図７】図４に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１０】図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】図９に続く半導体装置の製造工程中の要部平面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１３】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の実施の形態２である半導体装置の製造方法を説明する要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】本発明の実施の形態３である半導体装置の製造方法を説明する要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】本発明の実施の形態３である半導体装置の製造工程中の要部平面図である。
【図３０】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３１】図２９に続く半導体装置の製造工程中の要部平面図である。
【図３２】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３１に続く半導体装置の製造工程中の要部平面図である。
【図３４】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３５】本発明の実施の形態３である半導体装置を形成するチップの平面図である。
【図３６】図３５に示したチップを含む高周波電力増幅装置の要部平面図である。
【図３７】図３６に示した高周波電力増幅装置の要部回路図である。
【図３８】本発明の実施の形態３である半導体装置を説明する要部断面図である。
【図３９】本発明者が検討した半導体装置の要部断面図である。
【図４０】本発明者が検討した半導体装置の要部断面図である。
【符号の説明】
【００７４】
１  ＧａＡｓ基板
２  ｎ型ＧａＡｓ層
３  素子分離部
４  ソース電極
５  ドレイン電極
６  ゲート電極
７  酸化シリコン膜
９  抵抗素子
１０  酸化シリコン膜
１１〜１４  開口部
１５  金属膜（第１導電性膜）
１５Ａ  Ｍｏ膜（第１金属膜）
１５Ｂ  Ａｕ膜（第２金属膜）
１５Ｃ  Ｍｏ膜（第３金属膜）
１５Ｄ  下部電極
１５Ｅ〜１５Ｈ  配線
１５Ｉ  金属膜
１５Ｊ  下部電極
１６  ＳｉＮ膜（第１絶縁膜）
１６Ａ  容量絶縁膜
１７  上部電極
１８  酸化シリコン膜（第２絶縁膜）
１９  絶縁膜（第３絶縁膜）
２０、２０Ａ、２０Ｂ  開口部
２１  開口部（第２開口部）
２２  開口部（第１開口部）
２３、２３Ａ、２３Ｂ  配線
２４  配線（第２配線）
２５  配線（第１配線）
２６  保護膜
３２  ｎ+型ＧａＡｓ層
３３  ｎ-型ＧａＡｓ層
３４  ｐ+型ＧａＡｓ層
３４Ａ  ベースメサ
３５  ｎ型ＩｎＧａＰ層
３６  ｎ+型ＩｎＧａＡｓ層
３７  エミッタ電極
３８  ベース電極
３９  絶縁膜
４０  開口部（第１領域）
４１  コレクタ電極
４２  素子分離部
４３  絶縁膜
４４  抵抗素子
４５  絶縁膜
４６〜４８  開口部
４９、５１、５３  金属膜
５０、５２  絶縁膜
５４  第３容量電極
５５  酸化シリコン膜
５６  第２容量絶縁膜
５７  第２容量電極
５８  酸化シリコン膜
５９  第１容量絶縁膜
６０  第１容量電極
６１  絶縁膜
６２〜６４  配線
６５  絶縁膜
６６〜７０  開口部
７１〜７５  配線
７６  絶縁膜
７７  開口部
１０１  基板
１０２  絶縁膜
１０３  金属膜
１０３Ａ、１０３Ｂ  領域
１０４  層間絶縁膜
１０５  開口部
１０５Ａ  領域
１０６  絶縁膜
１０７  金属膜
Ｃ、Ｃ１、Ｃ２、Ｃ１１  容量素子
ＣＨＰ  チップ
ＣＭ１、ＣＭ３、ＣＭ４  容量素子
ＣＢ１、ＣＢ２、ＣＣ１、ＣＣ２、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４  コンデンサ（受動素子）
ＣＣＢ１  第１回路ブロック
ＣＣＢ２  第２回路ブロック
ＬＣ１、ＬＣ２、ＬＨ１、Ｍ１、ＬＭ３、ＷＢＬ  インダクタ
ＰＡＭ  送信用パワーアンプモジュール（第２モジュール）
ＰＬＳ  配線基板
Ｑ１、Ｑ２  ＨＢＴ
【図１】
2005175262.tif 000003
【図２】
2005175262.tif 000004
【図３】
2005175262.tif 000005
【図４】
2005175262.tif 000006
【図５】
2005175262.tif 000007
【図６】
2005175262.tif 000008
【図７】
2005175262.tif 000009
【図８】
2005175262.tif 000010
【図９】
2005175262.tif 000011
【図１０】
2005175262.tif 000012
【図１１】
2005175262.tif 000013
【図１２】
2005175262.tif 000014
【図１３】
2005175262.tif 000015
【図１４】
2005175262.tif 000016
【図１５】
2005175262.tif 000017
【図１６】
2005175262.tif 000018
【図１７】
2005175262.tif 000019
【図１８】
2005175262.tif 000020
【図１９】
2005175262.tif 000021
【図２０】
2005175262.tif 000022
【図２１】
2005175262.tif 000023
【図２２】
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【図２３】
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【図２４】
2005175262.tif 000026
【図２５】
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【図２６】
2005175262.tif 000028
【図２７】
2005175262.tif 000029
【図２８】
2005175262.tif 000030
【図２９】
2005175262.tif 000031
【図３０】
2005175262.tif 000032
【図３１】
2005175262.tif 000033
【図３２】
2005175262.tif 000034
【図３３】
2005175262.tif 000035
【図３４】
2005175262.tif 000036
【図３５】
2005175262.tif 000037
【図３６】
2005175262.tif 000038
【図３７】
2005175262.tif 000039
【図３８】
2005175262.tif 000040
【図３９】
2005175262.tif 000041
【図４０】
2005175262.tif 000042