(57)【要約】【課題】  高電圧発生回路及びそれを含む半導体メモリ装置を提供する。【解決手段】  高電圧発生回路に含まれる電圧検出ブロックは、電圧分配器と、放電部と、比較器と、制御信号発生器とを含む。電圧分配器は、高電圧を分配して出力ノードに分配電圧を出力し、放電部は、第１の制御信号に応答して高電圧を電源電圧に放電する。比較器は、出力ノード上の分配電圧が基準電圧に到達したかの成否を判別し、制御信号発生器は、比較器の出力信号及び第１の制御信号に応答して第２の制御信号を出力する。電圧分配器は、高電圧が放電される期間中高電圧が比較器の低電圧トランジスタに印加されることを防止する高電圧防止手段を含み、これは、高いブレークダウン電圧を有する空乏型又は増加型ＮＭＯＳトランジスタから構成される。低電圧トランジスタに高電圧が直接印加されることを遮断することで、低電圧トランジスタのブレークダウン現象を防止することができる。【選択図】  図４
2005185088.tif 000002
【特許請求の範囲】
【請求項１】
高電圧を分配して出力ノードに分配電圧を出力する電圧分配器と、
第１の制御信号に応答して前記高電圧を電源電圧に放電する放電部と、
前記出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する比較器と、そして
前記比較器の出力信号及び前記第１の制御信号に応答して第２の制御信号を出力する制御信号発生器と、
を含み、
前記電圧分配器は、前記高電圧が放電される期間中前記高電圧が前記比較器の低電圧トランジスタに印加されることを防止する高電圧防止手段を含むこと
を特徴とする電圧検出回路。
【請求項２】
前記電圧分配器は、第１の抵抗と、第２の抵抗と、そして低電圧トランジスタと、をさらに含み、前記第１の抵抗の一端は、前記高電圧に連結され、前記第２の抵抗の一端は、前記出力ノードに連結され、前記低電圧トランジスタは、前記第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第３の制御信号を入力されるように連結されたゲートと、を有し、そして
前記高電圧防止手段は、前記第１の抵抗の他端に連結されたドレーンと、前記出力ノードに連結されたソースと、そして電源電圧に連結されたゲートと、を有する高電圧トランジスタから構成されること
を特徴とする請求項１に記載の電圧検出回路。
【請求項３】
前記高電圧トランジスタは、負のスレッショルド電圧を有する空乏型ＮＭＯＳトランジスタであること
を特徴とする請求項２に記載の電圧検出回路。
【請求項４】
前記電圧分配器は、第１の抵抗と、第２の抵抗と、そして低電圧トランジスタと、をさらに含み、前記第１の抵抗の一端は、前記高電圧に連結され、前記第２の抵抗の一端は、前記出力ノードに連結され、前記低電圧トランジスタは、前記第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第３の制御信号を入力されるように連結されたゲートと、を有し、そして
前記高電圧防止手段は、前記第１の抵抗の他端に連結されたドレーンと、前記出力ノードに連結されたソースと、そして第４の制御信号を入力されるように連結されたゲートと、を有する高電圧トランジスタから構成されること
を特徴とする請求項１に記載の電圧検出回路。
【請求項５】
前記第３及び第４の制御信号は、前記放電動作が遂行されるとき非活性化され、前記高電圧トランジスタは、増加型ＮＭＯＳトランジスタであること
を特徴とする請求項４に記載の電圧検出回路。
【請求項６】
前記電圧分配器は、第１の抵抗と、第２の抵抗と、そして第１の高電圧トランジスタと、をさらに含み、前記第１の抵抗の一端は、前記高電圧に連結され、前記第２の抵抗の一端は、前記出力ノードに連結され、前記第１の高電圧トランジスタは、前記第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第３の制御信号を入力されるように連結されたゲートと、を有し、そして
前記高電圧防止手段は、前記出力端子に連結されたドレーンと、前記比較器に連結されたソースと、そして第４の制御信号を入力されるように連結されたゲートと、を有する第２の高電圧トランジスタから構成されること
を特徴とする請求項１に記載の電圧検出回路。
【請求項７】
前記第３及び第４の制御信号は、前記放電動作が遂行されるとき非活性化され、前記第１及び第２の高電圧トランジスタは、それぞれ増加型ＮＭＯＳトランジスタであること
を特徴とする請求項６に記載の電圧検出回路。
【請求項８】
ポンプ制御信号に応答して高電圧を発生する高電圧ポンプ回路と、
前記高電圧が目標電圧に到達したかの成否により前記ポンプ制御信号を発生する電圧検出回路と、
を含み、
前記電圧検出回路は、高電圧を分配して出力ノードに分配電圧を出力する電圧分配器と、
前記出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する比較器と、
前記比較器の出力信号に応答して前記ポンプ制御信号を出力するポンプ制御信号発生器と、
を含み、
前記電圧分配器は、
一端が前記高電圧に連結された第１の抵抗と、
前記第１の抵抗の他端に連結されたドレーンと、前記出力ノードに連結されたソースと、そして電源電圧に連結されたゲートと、を有する高電圧空乏型ＭＯＳトランジスタと、
一端が前記出力ノードに連結された第２の抵抗と、
前記第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第１の制御信号を入力されるように連結されたゲートと、を有する低電圧ＮＭＯＳトランジスタと、
から構成されることを特徴とする高電圧発生回路。
【請求項９】
前記電圧検出回路は、第２の制御信号及びそれの相補信号に応答して前記高電圧を電源電圧に放電する放電部をさらに含むこと
を特徴とする請求項８に記載の高電圧発生回路。
【請求項１０】
ポンプ制御信号に応答して高電圧を発生する高電圧ポンプ回路と、
前記高電圧が目標電圧に到達したかの成否により前記ポンプ制御信号を発生する電圧検出回路と、
を含み、
前記電圧検出回路は、高電圧を分配して出力ノードに分配電圧を出力する電圧分配器と、
前記出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する比較器と、
前記比較器の出力信号に応答して前記ポンプ制御信号を出力するポンプ制御信号発生器と、
を含み、
前記電圧分配器は、
一端が前記高電圧に連結された第１の抵抗と、
前記第１の抵抗の他端に連結されたドレーンと、前記出力ノードに連結されたソースと、そして第１の制御信号を入力されるように連結されたゲートと、を有する高電圧増加型ＭＯＳトランジスタと、
一端が前記出力ノードに連結された第２の抵抗と、
前記第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第２の制御信号を入力されるように連結されたゲートと、を有する低電圧ＮＭＯＳトランジスタと、
から構成されることを特徴とする高電圧発生回路。
【請求項１１】
前記電圧検出回路は、第３の制御信号及びそれの相補信号に応答して前記高電圧を電源電圧に放電する放電部をさらに含むこと
を特徴とする請求項１０に記載の高電圧発生回路。
【請求項１２】
ポンプ制御信号に応答して高電圧を発生する高電圧ポンプ回路と、
前記高電圧が目標電圧に到達したかの成否により前記ポンプ制御信号を発生する電圧検出回路と、
を含み、
前記電圧検出回路は、高電圧を分配して出力ノードに分配電圧を出力する電圧分配器と、
前記出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する比較器と、
前記比較器の出力信号に応答して前記ポンプ制御信号を出力するポンプ制御信号発生器と、
を含み、
前記電圧分配器は、
一端が前記高電圧に連結され、他端が前記出力ノードに連結された第１の抵抗と、
一端が前記出力ノードに連結された第２の抵抗と、
前記出力ノードに連結されたドレーンと、前記比較器に連結されたソースと、そして第１の制御信号を入力されるように連結されたゲートと、を有する第１の高電圧増加型ＮＭＯＳトランジスタと、
前記第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第２の制御信号を入力されるように連結されたゲートと、を有する第２の高電圧増加型ＮＭＯＳトランジスタと、
から構成されることを特徴とする高電圧発生回路。
【請求項１３】
前記電圧検出回路は、第３の制御信号及びそれの相補信号に応答して前記高電圧を電源電圧に放電する放電部をさらに含むこと
を特徴とする請求項１２に記載の高電圧発生回路。
【請求項１４】
行と列とで配列されたメモリセルアレイと、前記行のうち少なくとも一つを選択し、選択された行をワードライン電圧に駆動する行選択回路と、そして前記ワードライン電圧として高電圧を発生する高電圧発生回路と、を含む半導体メモリ装置であって、
前記高電圧発生回路は、ポンプ制御信号に応答して高電圧を発生する高電圧ポンプ回路と、そして前記高電圧が目標電圧に到達したかの成否により前記ポンプ制御信号を発生する電圧検出回路と、を含み、
前記電圧検出回路は、高電圧を分配して出力ノードに分配電圧を出力する電圧分配器と、第１の制御信号に応答して前記高電圧を電源電圧に放電する放電部と、前記出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する比較器と、そして前記比較器の出力信号及び前記第１の制御信号に応答して前記ポンプ制御信号を出力するポンプ制御信号発生器と、を含み、
前記電圧分配器は、
一端が前記高電圧に連結された第１の抵抗と、
前記第１の抵抗の他端に連結されたドレーンと、前記出力ノードに連結されたソースと、そして電源電圧に連結されたゲートと、を有する高電圧空乏型ＭＯＳトランジスタと、
一端が前記出力ノードに連結された第２の抵抗と、
前記第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第２の制御信号を入力されるように連結されたゲートと、を有する低電圧ＮＭＯＳトランジスタと、
から構成されることを特徴とする半導体メモリ装置。
【請求項１５】
行と列とで配列されたメモリセルアレイと、前記行のうち少なくとも一つを選択し、選択された行をワードライン電圧に駆動する行選択回路と、そして前記ワードライン電圧として高電圧を発生する高電圧発生回路と、を含む半導体メモリ装置であって、
前記高電圧発生回路は、ポンプ制御信号に応答して高電圧を発生する高電圧ポンプ回路と、そして前記高電圧が目標電圧に到達したかの成否により前記ポンプ制御信号を発生する電圧検出回路と、を含み、
前記電圧検出回路は、高電圧を分配して出力ノードに分配電圧を出力する電圧分配器と、第１の制御信号に応答して前記高電圧を電源電圧に放電する放電部と、前記出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する比較器と、そして前記比較器の出力信号及び前記第１の制御信号に応答して前記ポンプ制御信号を出力するポンプ制御信号発生器と、を含み、
前記電圧分配器は、
一端が前記高電圧に連結された第１の抵抗と、
前記第１の抵抗の他端に連結されたドレーンと、前記出力ノードに連結されたソースと、そして第２の制御信号を入力されるように連結されたゲートと、を有する高電圧増加型ＭＯＳトランジスタと、
一端が前記出力ノードに連結された第２の抵抗と、
前記第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第３の制御信号を入力されるように連結されたゲートと、を有する低電圧ＮＭＯＳトランジスタと、
から構成されることを特徴とする半導体メモリ装置。
【請求項１６】
行と列とで配列されたメモリセルアレイと、前記行のうち少なくとも一つを選択し、選択された行をワードライン電圧に駆動する行選択回路と、そして前記ワードライン電圧として高電圧を発生する高電圧発生回路と、を含む半導体メモリ装置であって、
前記高電圧発生回路は、ポンプ制御信号に応答して高電圧を発生する高電圧ポンプ回路と、そして前記高電圧が目標電圧に到達したかの成否により前記ポンプ制御信号を発生する電圧検出回路と、を含み、
前記電圧検出回路は、高電圧を分配して出力ノードに分配電圧を出力する電圧分配器と、第１の制御信号に応答して前記高電圧を電源電圧に放電する放電部と、前記出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する比較器と、そして前記比較器の出力信号及び前記第１の制御信号に応答して前記ポンプ制御信号を出力するポンプ制御信号発生器と、を含み、
前記電圧分配器は、
一端が前記高電圧に連結され、他端が前記出力ノードに連結された第１の抵抗と、
一端が前記出力ノードに連結された第２の抵抗と、
前記出力ノードに連結されたドレーンと、前記比較器に連結されたソースと、そして第２の制御信号を入力されるように連結されたゲートと、を有する第１の高電圧増加型ＮＭＯＳトランジスタと、
前記第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第３の制御信号を入力されるように連結されたゲートと、を有する第２の高電圧増加型ＮＭＯＳトランジスタと、
から構成されることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものであり、より詳しくは、電源電圧より高い電圧を使用する半導体集積回路装置に関するものである。
【背景技術】
【０００２】
一般に、半導体集積回路装置は、外部から供給された電源電圧を用いて内部動作を遂行する。これと併せて、半導体集積回路装置は、外部から供給された電源電圧より高い電圧を内部的に生成し、そのように生成された高電圧を用いて内部動作を遂行する。例えば、３．３Ｖ又はそれより高い電圧を使用する半導体集積回路装置において、電源電圧に動作する回路領域（以下、低電圧回路領域と称する。）のＭＯＳトランジスタは、内部的に生成された高電圧に耐えることができるブレークダウン電圧を有する。こうした場合、高電圧で動作する回路領域（以下、高電圧回路領域と称する。）は、低電圧回路領域と直接連結されても良い。たとえ高電圧回路領域が低電圧回路領域に直接連結されても、低電圧回路領域のＭＯＳトランジスタは、高電圧回路領域からの高電圧によりブレークダウンされない。これは、低電圧回路領域のＭＯＳトランジスタが高電圧に耐えることができるブレークダウン電圧を有するためである。
【０００３】
漸次的に電源電圧が低くなり、半導体集積回路装置の高集積化が加速化されることによって、低電圧回路領域のＭＯＳトランジスタは、電流容量が大きく、狭い面積を占める低電圧トランジスタから構成されている。これにより、低電圧回路領域のＭＯＳトランジスタのブレークダウン電圧はやはり低くなる。特に、低電圧トランジスタのブレークダウン電圧が高電圧回路領域に使用される高電圧より低くなる場合、低電圧回路領域と高電圧回路領域が直接連結されるとき低電圧回路領域の低電圧トランジスタは、高電圧回路領域からの高電圧によりブレークダウンされる可能性がある。
【特許文献１】米国特許第５，２７６，６４６号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記背景に鑑みて、本発明の目的は、高電圧による低電圧トランジスタのブレークダウン現象を防止することができる半導体集積回路装置を提供することにある。
【０００５】
本発明の他の目的は、高電圧による低電圧トランジスタのブレークダウン現象を防止することができる高電圧発生回路及びそれを含む半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
このような目的を達成するために、本発明の特徴によれば、電圧検出回路は、電圧分配器と、放電部と、比較器と、そして制御信号発生器と、を含む。電圧分配器は、高電圧を分配して出力ノードに分配電圧を出力し、放電部は、第１の制御信号に応答して高電圧を電源電圧に放電する。比較器は、出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する。制御信号発生器は、比較器の出力信号及び第１の制御信号に応答して第２の制御信号を出力する。電圧分配器は、高電圧が放電される期間中高電圧が比較器の低電圧トランジスタに印加されることを防止する高電圧防止手段を含む。
【０００７】
この実施の形態において、電圧分配器は、第１の抵抗と、第２の抵抗と、そして低電圧トランジスタと、をさらに含み、第１の抵抗の一端は、高電圧に連結され、第２の抵抗の一端は、出力ノードに連結され、低電圧トランジスタは、第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第３の制御信号を入力されるように連結されたゲートと、を有し、そして高電圧防止手段は、第１の抵抗の他端に連結されたドレーンと、出力ノードに連結されたソースと、そして電源電圧に連結されたゲートと、を有する高電圧トランジスタから構成される。高電圧トランジスタは、負のスレッショルド電圧を有する空乏型（ディプレッション型）ＮＭＯＳトランジスタである。又は、高電圧防止手段は、第１の抵抗の他端に連結されたドレーンと、出力ノードに連結されたソースと、そして第４の制御信号を入力されるように連結されたゲートと、を有する高電圧トランジスタから構成される。高電圧トランジスタは、増加型（エンハンスメント型）ＮＭＯＳトランジスタである。
【０００８】
この実施の形態において、電圧分配器は、第１の抵抗と、第２の抵抗と、そして第１の高電圧トランジスタと、をさらに含み、第１の抵抗の一端は、高電圧に連結され、第２の抵抗の一端は、出力ノードに連結され、第１の高電圧トランジスタは、第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第３の制御信号を入力されるように連結されたゲートと、を有し、そして高電圧防止手段は、出力端子に連結されたドレーンと、比較器に連結されたソースと、そして第４の制御信号を入力されるように連結されたゲートと、を有する第２の高電圧トランジスタから構成される。第３及び第４の制御信号は、放電動作が遂行されるとき非活性化され、第１及び第２の高電圧トランジスタは、それぞれ増加型ＮＭＯＳトランジスタである。
【０００９】
本発明の他の特徴によれば、高電圧発生回路は、高電圧ポンプ回路と電圧検出回路とを含む。高電圧ポンプ回路は、ポンプ制御信号に応答して高電圧を発生し、電圧検出回路は、高電圧が目標電圧に到達したかの成否によりポンプ制御信号を発生する。電圧検出回路は、高電圧を分配して出力ノードに分配電圧を出力する電圧分配器と、出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する比較器と、比較器の出力信号に応答してポンプ制御信号を出力するポンプ制御信号発生器と、を含む。電圧分配器は、一端が高電圧に連結された第１の抵抗と、第１の抵抗の他端に連結されたドレーンと、出力ノードに連結されたソースと、そして電源電圧に連結されたゲートと、を有する高電圧空乏型ＭＯＳトランジスタと、一端が出力ノードに連結された第２の抵抗と、第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第１の制御信号を入力されるように連結されたゲートと、を有する低電圧ＮＭＯＳトランジスタと、から構成される。その上に、電圧検出回路は、第２の制御信号及びそれの相補信号に応答して高電圧を電源電圧に放電する放電部を含む。
【００１０】
本発明のさらに他の特徴によれば、高電圧発生回路は、高電圧ポンプ回路と電圧検出回路とを含む。高電圧ポンプ回路は、ポンプ制御信号に応答して高電圧を発生し、電圧検出回路は、高電圧が目標電圧に到達したかの成否によりポンプ制御信号を発生する。 電圧検出回路は、高電圧を分配して出力ノードに分配電圧を出力する電圧分配器と、出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する比較器と、そして比較器の出力信号に応答してポンプ制御信号を出力するポンプ制御信号発生器と、を含む。電圧分配器は、一端が高電圧に連結された第１の抵抗と、第１の抵抗の他端に連結されたドレーンと、出力ノードに連結されたソースと、そして第１の制御信号を入力されるように連結されたゲートと、を有する高電圧増加型ＭＯＳトランジスタと、一端が出力ノードに連結された第２の抵抗と、第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第２の制御信号を入力されるように連結されたゲートと、を有する低電圧ＮＭＯＳトランジスタと、から構成される。その上に、電圧検出回路は、第３の制御信号及びそれの相補信号に応答して高電圧を電源電圧に放電する放電部を含む。
【００１１】
本発明のさらに他の特徴によれば、高電圧発生回路は、高電圧ポンプ回路と電圧検出回路とを含む。高電圧ポンプ回路は、ポンプ制御信号に応答して高電圧を発生し、電圧検出回路は、高電圧が目標電圧に到達したかの成否によりポンプ制御信号を発生する。電圧検出回路は、高電圧を分配して出力ノードに分配電圧を出力する電圧分配器と、出力ノード上の分配電圧が基準電圧に到達したかの成否を判別する比較器と、比較器の出力信号に応答してポンプ制御信号を出力するポンプ制御信号発生器と、を含む。電圧分配器は、一端が高電圧に連結され、他端が出力ノードに連結された第１の抵抗と、一端が出力ノードに連結された第２の抵抗と、出力ノードに連結されたドレーンと、比較器に連結されたソースと、そして第１の制御信号を入力されるように連結されたゲートと、を有する第１の高電圧増加型ＮＭＯＳトランジスタと、第２の抵抗の他端に連結されたドレーンと、接地電圧に連結されたソースと、そして第２の制御信号を入力されるように連結されたゲートと、を有する第２の高電圧増加型ＮＭＯＳトランジスタと、から構成される。その上に、電圧検出回路は、第３の制御信号及びそれの相補信号に応答して高電圧を電源電圧に放電する放電部を含む。
【００１２】
本発明のさらに他の特徴によれば、半導体メモリ装置が提供され、メモリ装置は、 行と列とで配列されたメモリセルアレイと、行のうち少なくとも一つを選択し、選択された行をワードライン電圧に駆動する行選択回路と、そしてワードライン電圧として高電圧を発生する高電圧発生回路と、を含む。特に、本発明に従う半導体メモリ装置の場合、高電圧発生回路は、前述した全ての特徴を含むように構成されることである。
【発明の効果】
【００１３】
前述したように、低電圧トランジスタに高電圧が直接印加されることを遮断することによって、低電圧トランジスタのブレークダウン現象を防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施の形態について添付図面を参照して詳細に説明する。
【００１５】
図１は、一般的な高電圧発生回路を示すブロック図である。図１に示された高電圧発生回路１００は、特許文献１に“ＨＩＧＨ  ＶＯＬＴＡＧＥ  ＧＥＮＥＲＡＴＩＮＧ  ＣＩＲＣＵＩＴ  ＦＯＲ  Ａ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＣＩＲＣＵＩＴ”という題目に掲載されており、参照することによりここに含まれる。
【００１６】
図１を参照すると、高電圧発生回路１００は、高電圧ポンプブロック（ｈｉｇｈ  ｖｏｌｔａｇｅ  ｐｕｍｐ  ｂｌｏｃｋ）１１０と電圧検出ブロック（ｖｏｌｔａｇｅ  ｄｅｔｅｃｔｏｒ  ｂｌｏｃｋ）１２０とを含む。高電圧ポンプブロック１１０は、ポンプ制御信号ＰＵＭＰ＿ＯＳＣに応答して高電圧Ｖｐｐを発生し、高電圧Ｖｐｐは、周辺回路及び電圧検出ブロック１２０に供給される。ポンプ制御信号ＰＵＭＰ＿ＯＳＣは、一定周期を有するクロック信号である。電圧検出ブロック１２０は、高電圧Ｖｐｐが目標電圧に到達したかの成否を検出し、検出結果としてポンプ制御信号ＰＵＭＰ＿ＯＳＣを発生する。例えば、高電圧Ｖｐｐが目標電圧より低いとき、電圧検出ブロック１２０は、所定周期に発振するポンプ制御信号ＰＵＭＰ＿ＯＳＣを発生する。高電圧ポンプブロック１１０は、ポンプ制御信号ＰＵＭＰ＿ＯＳＣに応答してポンプ動作を遂行し、その結果高電圧が目標電圧まで増加されることである。高電圧Ｖｐｐが目標電圧に到達するとき、電圧検出ブロック１２０は、ポンプ制御信号ＰＵＭＰ＿ＯＳＣを非活性化させる。これは、高電圧ポンプブロック１１０がもうそれ以上動作しないようにする。こうした方式を通じて高電圧Ｖｐｐが一定に維持される。
【００１７】
図２は、関連技術による図１に示された電圧検出ブロック１２０を示す回路図である。図２を参照すると、電圧検出ブロック１２０は、電圧分配器（ｖｏｌｔａｇｅ  ｄｉｖｉｄｅｒ）１２１と、比較器（ｃｏｍｐａｒａｔｏｒ）１２２と、ポンプ制御信号発生器（ｐｕｍｐ  ｃｏｎｔｒｏｌ  ｓｉｇｎａｌ  ｇｅｎｅｒａｔｏｒ）１２３と、放電部（ｄｉｓｃｈａｒｇｅ  ｓｅｃｔｉｏｎ）１２４と、そしてインバータＩＮＶ３，ＩＮＶ４と、を含む。電圧分配器１２１は、抵抗Ｒ１，Ｒ２とＮＭＯＳトランジスタＭＮ１とから構成され、抵抗Ｒ１，Ｒ２の抵抗比により高電圧Ｖｐｐを分配して分配電圧Ｖｄｉｖを出力する。比較器１２２は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３とＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４とから構成され、分配電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとを比較する。ポンプ制御信号発生器１２３は、ＮＡＮＤゲートＧ１，Ｇ２とインバータＩＮＶ１，ＩＮＶ２とから構成され、比較器１２２の出力、インバータＩＮＶ３，ＩＮＶ４を通じて伝達された制御信号／Ｃ２，Ｃ２、そして発振信号ＯＳＣに応答してポンプ制御信号ＰＵＭＰ＿ＯＳＣを発生する。放電部１２４は、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ５，ＭＮ６とから構成され、インバータＩＮＶ３，ＩＮＶ４の出力／Ｃ２，Ｃ２に応答して高電圧Ｖｐｐを電源電圧に放電する。
【００１８】
図２において、ＮＭＯＳトランジスタＭＮ５，ＭＮ６は、高電圧Ｖｐｐを耐えることができる程度の高いブレークダウン電圧を有する高電圧トランジスタから構成され、残りトランジスタは、相対的に低いブレークダウン電圧を有する低電圧トランジスタから構成される。
【００１９】
図３は、図１に示された高電圧発生回路の動作を説明するためのタイミング図である。
【００２０】
図３を参照すると、制御信号Ｃ１，Ｃ２は、全てハイレベルになり、高電圧発生回路１００には、発振回路（図示せず）から発振信号ＯＳＣが供給される。ポンプ動作が遂行される初期、又は高電圧Ｖｐｐが目標電圧に到達する以前には、制御信号Ｃ２がハイレベルであり、分配電圧Ｖｄｉｖが基準電圧（Ｖｒｅｆ：例えば、０．８Ｖ）より低いので、ポンプ制御信号発生器１２３は、発振信号ＯＳＣに同期されたポンプ制御信号ＰＵＭＰ＿ＯＳＣを発生する。高電圧ポンプブロック１１０は、所定周期に発振するポンプ制御信号ＰＵＭＰ＿ＯＳＣに応答してポンプ動作を遂行し、その結果高電圧Ｖｐｐは、目標電圧を向いて増加する。高電圧Ｖｐｐが目標電圧に到達すれば、比較器１２２は、ロー−レベル信号を出力する。ＮＡＮＤゲートＧ１に比較器１２２の出力としてロー−レベル信号とインバータＩＮＶ４の出力（ハイ−レベル信号）が印加されるので、ポンプ制御信号発生器１２３は、発振信号ＯＳＣに関係なくローレベルのポンプ制御信号ＰＵＭＰ＿ＯＳＣを出力する。これは、高電圧ポンプブロック１１０が動作しないことを意味する。もし高電圧Ｖｐｐが内部動作により低くなれば、電圧検出ブロック１２０は、所定周期に発振するポンプ制御信号ＰＵＭＰ＿ＯＳＣを発生する。これは、低くなった高電圧Ｖｐｐが再び目標電圧に増加される。
【００２１】
所望の内部動作が完了されれば、図３に示されたように、制御信号Ｃ１，Ｃ２のそれぞれは、ハイレベルからローレベルに遷移する。制御信号Ｃ１がローレベルに遷移するとき、ＮＭＯＳトランジスタＭＮ１はターンオフされる。これと同時に、制御信号Ｃ２がローレベルに遷移するとき、放電部１２４のトランジスタＭＰ４，ＭＮ５は、インバータＩＮＶ３，ＩＮＶ４の出力により、それぞれターンオンされる。トランジスタＭＰ４，ＭＰ５がターンオンされることによって、高電圧Ｖｐｐは、トランジスタＭＮ６，ＭＮ５，ＭＰ４を通じて電源電圧に放電される。関連技術による高電圧発生回路は、高電圧Ｖｐｐが放電されるとき、ＮＭＯＳトランジスタＭＮ１，ＭＮ３がブレークダウンされるという問題を有し、これの具体的な説明は次の通りである。
【００２２】
制御信号Ｃ１，Ｃ２が全てハイレベルであるとき、ＮＤ１のノードには、単に低い電圧（例えば、基準電圧と同じか、或いはそれより低い電圧）のみがかかる。だが、高電圧Ｖｐｐを放電するために制御信号Ｃ１，Ｃ２が全てローレベルになるとき、図３に示されたように、ＮＤ１のノードには、瞬間的に高電圧Ｖｐｐが加えられる。ＮＤ１のノードに加えられた高電圧がＮＭＯＳトランジスタＭＮ１，ＭＮ３のドレーン及びゲートに印加されるので、低電圧トランジスタとしてＮＭＯＳトランジスタＭＮ１，ＭＮ３がブレークダウンされる。
【００２３】
図４は、本発明の第１の実施の形態に従う電圧検出ブロックを示す回路図である。図４では、単に電圧検出ブロック２００のみが示されているが、図４の電圧検出ブロック２００が、図１に示された高電圧発生回路に使用されることは自明である。
【００２４】
図４を参照すると、本発明の第１の実施の形態に従う電圧検出ブロック２００は、電圧分配器２２１と、比較器２２２と、ポンプ制御信号発生器２２３と、放電部２２４と、そしてインバータＩＮＶ１２，ＩＮＶ１３と、を含む。電圧分配器２２１は、抵抗Ｒ１０，Ｒ１２とＮＭＯＳトランジスタＭＮ１０，ＭＮ１１とから構成され、抵抗Ｒ１０，Ｒ１２の抵抗比により高電圧Ｖｐｐを分配して分配電圧Ｖｄｉｖを出力する。ＮＭＯＳトランジスタＭＮ１０は、負のスレッショルド電圧を有する高電圧空乏型ＭＯＳトランジスタであり、ＮＭＯＳトランジスタＭＮ１１は、低電圧トランジスタである。抵抗Ｒ１０とＮＭＯＳトランジスタＭＮ１０は、高電圧ＶｐｐとＮＤ１０のノードとの間に直列連結される。ＮＭＯＳトランジスタＭＮ１０のゲートは、電源電圧に連結される。抵抗Ｒ１２とＮＭＯＳトランジスタＭＮ１１は、ＮＤ１０のノードと接地電圧との間に直列連結される。ＮＭＯＳトランジスタＭＮ１１は制御信号Ｃ１により制御される。電圧分配器２２１のこうした構造によれば、ＮＭＯＳトランジスタＭＮ１１がターンオフされるとき、ＮＤ１０のノードは、（ＶＣＣ−（−Ｖｔｈ））（−Ｖｔｈは、ＮＭＯＳトランジスタのスレッショルド電圧）の電圧に制限される。すなわち、空乏型ＭＯＳトランジスタＭＮ１０は、電圧分配器２２１の正常動作に影響を及ぼさない反面、高電圧ＶｐｐがＮＤ１０のノードにかかることを防止し、これは更に後述されることになる。
【００２５】
続けて、図４を参照すると、比較器２２２は、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１，ＭＰ１２とＮＭＯＳトランジスタＭＮ１２，ＭＮ１３，ＭＮ１４とから構成され、差動増幅器（ｄｉｆｆｅｒｅｎｔｉａｌ  ａｍｐｌｉｆｉｅｒ）を構成するように連結されている。比較器２２２を構成するトランジスタは、高電圧トランジスタより低いブレークダウン電圧を有する低電圧トランジスタから構成される。比較器２２２は、分配電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとを比較し、比較結果によりハイ−レベル又はロー−レベル信号を出力する。ポンプ制御信号発生器２２３は、ＮＡＮＤゲートＧ１０，Ｇ１２とインバータＩＮＶ１０，ＩＮＶ１１とから構成され、図面に示されたように連結されている。ポンプ制御信号発生器２２３は、比較器２２２の出力、インバータＩＮＶ１３の出力信号Ｃ２、そして発振信号ＯＳＣに応答してポンプ制御信号ＰＵＭＰ＿ＯＳＣを発生する。ポンプ制御信号発生器２２３は、ＮＡＮＤゲートＧ１０の入力信号が全てハイレベルであるときにのみ所定周期に発振するポンプ制御信号ＰＵＭＰ＿ＯＳＣを発生する。放電部２２４は、ＰＭＯＳトランジスタＭＰ１３とＮＭＯＳトランジスタＭＮ１５，ＭＮ１６とから構成され、インバータＩＮＶ１２，ＩＮＶ１３の出力／Ｃ２，Ｃ２に応答して高電圧Ｖｐｐを電源電圧に放電する。
【００２６】
図５は、図４に示された電圧検出ブロックを含む高電圧発生回路の動作を説明するためのタイミング図である。
【００２７】
図５を参照すると、制御信号Ｃ１，Ｃ２は、全てハイレベルになり、高電圧発生回路１００には、発振回路（図示せず）から発振信号ＯＳＣが供給される。ポンプ動作が遂行される初期、又は高電圧Ｖｐｐが目標電圧に到達する以前には、制御信号Ｃ２がハイレベルであり、分配電圧Ｖｄｉｖが基準電圧（Ｖｒｅｆ：例えば、０．８Ｖ）より低いので、ポンプ制御信号発生器２２３は、発振信号ＯＳＣに同期されたポンプ制御信号ＰＵＭＰ＿ＯＳＣを発生する。すなわち、ポンプ制御信号発生器２２３のＮＡＮＤゲートＧ１０に印加される信号が全てハイレベルであるとき、所定周期に発振するポンプ制御信号ＰＵＭＰ＿ＯＳＣが生成される。図１の高電圧ポンプブロック１１０は、所定周期に発振するポンプ制御信号ＰＵＭＰ＿ＯＳＣに応答してポンプ動作を遂行し、図５に示されたように、その結果高電圧Ｖｐｐは、目標電圧を向いて増加される。この際、電圧分配器２２１の空乏型ＭＯＳトランジスタＭＮ１０は、抵抗Ｒ１０にかかる電圧を電圧降下なしでＮＤ１０のノードに伝達する。
【００２８】
続けて、高電圧Ｖｐｐが目標電圧に到達すれば、比較器２２２は、ロー−レベル信号を出力する。比較器２２２の出力としてロー−レベル信号とインバータＩＮＶ１３の出力（ハイ−レベル信号）がＮＡＮＤゲートＧ１０に入力されるので、図５に示されたように、ポンプ制御信号発生器２２３は、発振信号ＯＳＣに関係なくローレベルのポンプ制御信号ＰＵＭＰ＿ＯＳＣを出力する。これは、高電圧ポンプブロック１１０がもうそれ以上動作しないことを意味する。もし高電圧Ｖｐｐが内部動作により低くなれば、電圧検出ブロック２００は、高電圧Ｖｐｐが目標電圧まで高くなるときまで所定周期に発振するポンプ制御信号ＰＵＭＰ＿ＯＳＣを発生する。これは、低くなった高電圧Ｖｐｐが再び目標電圧に増加される。
【００２９】
所望の内部動作が完了されれば、図５に示されたように、制御信号Ｃ１，Ｃ２のそれぞれは、ハイレベルからローレベルに遷移する。制御信号Ｃ１がローレベルに遷移するとき、電圧分配器２２１のＮＭＯＳトランジスタＭＮ１１はターンオフされる。これと同時に、制御信号Ｇ２がローレベルに遷移することによって、放電部２２４のトランジスタＭＰ１３，ＭＮ１５はターンオンされる。高電圧Ｖｐｐは、ターンオンされたトランジスタＭＮ１６，ＭＮ１５，ＭＰ１３を通じて電源電圧に放電される。高電圧ＶｐｐがターンオンされたトランジスタＭＮ１６，ＭＮ１５，ＭＰ１３を通じて電源電圧に放電されるとき、関連技術とは違って、ＮＤ１０のノードは、（ＶＣＣ−Ｖｔｈ）（ＭＮ１０のスレッショルド電圧）の電圧に制限される。ＮＭＯＳトランジスタＭＮ１０のスレッショルド電圧が負の値を有するので、ＮＤ１０のノードは、最大（ＶＣＣ＋Ｖｔｈ）の電圧を有する。従って、低電圧トランジスタとしてＮＭＯＳトランジスタＭＮ１１，ＭＮ１３のブレークダウン現象は起こらない。
【００３０】
図６は、本発明の第２の実施の形態に従う電圧検出ブロックを示す回路図である。図６において、図４に示されたものと同一な機能を有する構成要素は同一な参照番号で表記される。図６に示された電圧検出ブロックは、電圧分配器２２１の高電圧空乏型ＭＯＳトランジスタＭＮ１０が高電圧増加型ＮＭＯＳトランジスタ（ｈｉｇｈ−ｖｏｌｔａｇｅ  ｅｎｈａｎｃｅｍｅｎｔ  ＮＭＯＳ  ｔｒａｎｓｉｓｔｏｒ）ＭＮ１０'に代替されたという点を除外すれば、図４に示されたものと実質的に同一である。電圧分配器２２１の増加型ＮＭＯＳトランジスタＭＮ１０'は、制御信号Ｃ３により制御される。制御信号Ｃ３のハイ−レベル電圧は、抵抗Ｒ１にかかる電圧が電圧降下なしでＮＤ１０のノードに伝達されることができるように設定されることである。制御信号Ｃ３は、放電動作が遂行される以前までハイレベルに設定され、放電動作が遂行されるときローレベルに設定される。すなわち、ＮＭＯＳトランジスタＭＮ１１のターンオフ状態で高電圧Ｖｐｐが放電部２２４を通じて放電されるとき、高電圧増加型ＮＭＯＳトランジスタＭＮ１０'は、ターンオフされ、その結果ＮＭＯＳトランジスタＭＮ１１，ＭＮ１３には、ブレークダウン現象が起こらない。
【００３１】
図７は、本発明の第３の実施の形態に従う電圧検出ブロックを示す回路図である。図７において、図４に示されたものと同一な機能を有する構成要素は同一な参照番号で表記される。図７に示された電圧検出ブロックは、電圧分配器２２１の高電圧空乏型ＭＯＳトランジスタＭＮ１０が除去され、低電圧用ＮＭＯＳトランジスタＭＮ１１が高電圧用ＮＭＯＳトランジスタＭＮ１１'に代替され、ＮＤ１０のノードと比較器２２２との間に高電圧用ＮＭＯＳトランジスタＭＮ１７が追加されたという点を除外すれば、図４に示されたものと実質的に同一である。電圧分配器２２１の増加型ＮＭＯＳトランジスタＭＮ１７は、制御信号Ｃ３により制御される。制御信号Ｃ３のハイ−レベル電圧は、ＮＤ１０のノードにかかる電圧が電圧降下なしで比較器２２２のＮＭＯＳトランジスタＭＮ１３に伝達されることができるように設定されることである。制御信号Ｃ３は、放電動作が遂行される以前までハイレベルに設定され、放電動作が遂行されるとき、ローレベルに設定される。すなわち、高電圧Ｖｐｐが放電部２２４を通じて放電されるとき、高電圧増加型ＮＭＯＳトランジスタＭＮ１１'，ＭＮ１７は、ターンオフされる。従って、ＮＭＯＳトランジスタＭＮ１３には、ブレークダウン現象が起こらない。
【００３２】
図８は、本発明に従う高電圧発生回路を含む半導体メモリ装置を概略的に示すブロック図である。
【００３３】
図８を参照すると、本発明に従う半導体メモリ装置３００は、メモリセルアレイ３１０を含み、アレイ３１０は、行と列とで配列された複数のメモリセルを含む。ここで、メモリセルは、揮発性メモリセルと非揮発性メモリセルとを含む。行選択回路３２０は、行アドレス情報に応答してメモリセルアレイ３１０の行（又はワードライン）を選択し、選択されたワードラインを各動作モードに必要なワードライン電圧に駆動する。高電圧発生回路３３０は、各動作モードに必要なワードライン電圧として高電圧Ｖｐｐを発生する。高電圧発生回路３３０は、前述したように、高電圧ポンプブロックと電圧検出ブロックとを含み、電圧検出ブロックは、図４、図６そして図７に示されたもののうちいずれか一つで構成される。列選択回路３４０は、列アドレス情報に応答してメモリセルアレイ３１０の列(又はビットライン)を選択し、データ入出力回路３５０は、選択されたビットラインを通じてメモリセルにデータを書き込み、メモリセルからデータを読み出す。
【００３４】
以上で、本発明に従う回路の構成及び動作を前述した説明及び図面により示したが、これは例示的なものに過ぎなく、本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能なものは勿論である。
【図面の簡単な説明】
【００３５】
【図１】一般的な高電圧発生回路を示すブロック図である。
【図２】関連技術による図１に示された電圧検出ブロックを示す回路図である。
【図３】図１に示された高電圧発生回路の動作を説明するためのタイミング図である。
【図４】本発明の第１の実施の形態に従う電圧検出ブロックを示す回路図である。
【図５】図４に示された電圧検出ブロックを含んだ高電圧発生回路の動作を説明するためのタイミング図である。
【図６】本発明の第２の実施の形態に従う電圧検出ブロックを示す回路図である。
【図７】本発明の第３の実施の形態に従う電圧検出ブロックを示す回路図である。
【図８】本発明に従う高電圧発生回路を含んだ半導体メモリ装置を概略的に示すブロック図である。
【符号の説明】
【００３６】
１００：高電圧発生回路
１１０：高電圧ポンプブロック
１２０，２００：電圧検出ブロック
１２１，２２１：電圧分配器
１２２，２２２：比較器
１２３，２２３：ポンプ制御信号発生器
１２４，２２４：放電部
【図１】
2005185088.tif 000003
【図２】
2005185088.tif 000004
【図３】
2005185088.tif 000005
【図４】
2005185088.tif 000006
【図５】
2005185088.tif 000007
【図６】
2005185088.tif 000008
【図７】
2005185088.tif 000009
【図８】
2005185088.tif 000010