(57)【要約】【課題】  機能追加やバグ修正に伴うマスク変更を行う際、本来の修正に必要なマスク以外の配線層マスクの修正が必要とならず、拡散期間延長、マスク費の増大を防止する。【解決手段】  レイアウト上のセルＣ１の入力端子Ａ１が、使用するｎ層配線（ｎは２以上の自然数）プロセスの全配線層を用いて電源ＰＧ２１又はグランドＰＧ１１に接続された配線構造と、配線構造と対となるように全配線層を用いて配線構造とは反対の電位のみに接続されたダミーの配線構造とを備えた。これにより、所望の回路変更を全ての配線層の単一層のみで行うことができ、機能追加やバグ修正に伴うマスク修正に必要な配線層のみで、チップバージョンを変更する所望の配線修正が行え、拡散期間の短縮、マスク費用削減が実現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
レイアウト上のセルの入力端子が、使用するｎ層配線（ｎは２以上の自然数）プロセスの全配線層を用いて電源又はグランドに接続された配線構造と、前記配線構造と対となるように全配線層を用いて前記配線構造とは反対の電位のみに接続されたダミーの配線構造とを備えた半導体装置。
【請求項２】
請求項１記載の半導体装置の任意のｍ層配線層（ｎ≧ｍ）の単一の配線層のみで、配線構造とダミーの配線構造の配線を切断し、前記配線構造が反対の電位に接続されるように前記配線の接続変更を行い、残りの配線を接続することで前記ｍ層配線層のみで前記ダミーの配線構造を保持するように修正することを特徴とする半導体装置のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マスク作成後の回路変更に伴うレイアウト変更についての半導体装置および半導体装置のレイアウト方法に関するものである。
【背景技術】
【０００２】
図３は従来の半導体装置を示した図である。
【０００３】
図３においてＣ３はマスクレイアウト上のスタンダードセル、Ａ３はスタンダードセルＣ３の第２層目配線で出来た入力端子、Ｙ３はスタンダードセルＣ３の第２層目配線で出来た出力端子、ＷＹ３はスタンダードセルＣ３の出力端子Ｙ３と次段のスタンダードセルとを繋ぐ配線、ＰＧ５１は第１層目配線で出来たグランド、ＰＧ６１は第１層目配線で出来た電源、Ｗ５１は第２層目配線、Ｖ５１は第２層目配線とグランドＰＧ５１とを接続するコンタクト、Ｗ５２は配線修正後の第２層目配線、Ｖ５２は配線修正後の第２層目配線と電源ＰＧ５１とを接続するコンタクトである。従来チップバージョン用のスタンダードセルの入力端子Ａ３を、グランドに接続する場合、第２層目配線Ｗ５１により、グランドＰＧ５１にコンタクトＶ５１を介して接続されている。上記のような構成の回路において、機能追加やバグ修正で回路修正が必要となり、チップバージョンを変更するために入力端子Ａ３を電源ＰＧ６１に繋ぎ替える修正を行う場合、本来の回路変更とは別に、第２層目のマスク修正も別途行う（特許文献１参照）。
【特許文献１】特願平１１−１０５７８２号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の半導体装置では、マスク作成後に、機能追加やバグ修正に伴うマスク変更を行う際、チップバージョンを変更するために、本来のマスク変更とは別に不要な再マスク作成を行わなければならない問題を有している。
【０００５】
したがって、この発明の目的は、上記問題点を解決するもので、機能追加やバグ修正に伴うマスク変更を行う際、チップバージョンを変更するためだけに、本来の修正に必要なマスク以外の配線層マスクの修正が必要とならず、拡散期間延長や、マスク費が増大することを防止することが出来る半導体装置および半導体装置のレイアウト方法を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、この発明の請求項１記載の半導体装置は、レイアウト上のセルの入力端子が、使用するｎ層配線（ｎは２以上の自然数）プロセスの全配線層を用いて電源又はグランドに接続された配線構造と、前記配線構造と対となるように全配線層を用いて前記配線構造とは反対の電位のみに接続されたダミーの配線構造とを備えた。
【０００７】
請求項２記載の半導体装置のレイアウト方法は、請求項１記載の半導体装置の任意のｍ層配線層（ｎ≧ｍ）の単一の配線層のみで、配線構造とダミーの配線構造の配線を切断し、前記配線構造が反対の電位に接続されるように前記配線の接続変更を行い、残りの配線を接続することで前記ｍ層配線層のみで前記ダミーの配線構造を保持するように修正する。
【発明の効果】
【０００８】
この発明の請求項１記載の半導体装置によれば、レイアウト上のセルの入力端子が、使用するｎ層配線プロセスの全配線層を用いて電源又はグランドに接続された配線構造と、配線構造と対となるように全配線層を用いて配線構造とは反対の電位のみに接続されたダミーの配線構造とを備えたので、所望の回路変更を全ての配線層の単一層のみで行うことができる。また本来の修正に必要なマスク以外の配線層マスクの修正が必要とならない。すなわち、予め最初のマスク作成の際に、チップバージョン用のスタンダードセルの入力端子を、使用するプロセスの全配線層を用いて、所望の電位に固定しておき、同じように使用するプロセスの全配線層を用いて、これとは反対の電位のみに接続されたダミーの配線構造を準備しておくことで、所望の回路変更を全ての配線層の単一層のみで行うことができる。これにより、機能追加やバグ修正に伴うマスク修正に必要な配線層のみで、チップバージョンを変更する所望の配線修正が行え、拡散期間の短縮、マスク費用削減が実現できる。
【０００９】
この発明の請求項２記載の半導体装置のレイアウト方法によれば、請求項１記載の半導体装置の任意のｍ層配線層（ｎ≧ｍ）の単一の配線層のみで、配線構造とダミーの配線構造の配線を切断し、配線構造が反対の電位に接続されるように配線の接続変更を行い、残りの配線を接続することでｍ層配線層のみでダミーの配線構造を保持するように修正するので、マスク変更を必要とする際に、何度でもすべての配線層の単一層のみで、チップパージョンを変更するための配線修正を行うことができる。
【発明を実施するための最良の形態】
【００１０】
この発明の第１の実施の形態を図１に基づいて説明する。図１は本発明の第１の実施形態における半導体装置の構造を示した概念図である。
【００１１】
図１において、Ｃ１はスタンダードセル、Ａ１はスタンダードセルＣ１の入力端子、Ｙ１はスタンダードセルＣ１の出力端子、ＷＹ１はスタンダードセルＣ１の出力端子Ｙ１と次段のスタンダードセルとを繋ぐ配線、Ｗ１１は第１層目配線、Ｗ１２は第２層目配線、Ｗ１３は第３層目配線、Ｗ１４は第４層目配線、Ｗ１５は第５層目配線、ＰＧ１１は第１層目配線で出来たグランド、第４層目配線Ｗ１４と第５層目配線Ｗ１５はコンタクトＶ１４により接続されており、第３層目配線Ｗ１３と第４層目配線Ｗ１４はコンタクトＶ１３により接続されており、第２層目配線Ｗ１２と第３層目配線Ｗ１３はコンタクトＶ１２により接続されており、第１層目配線Ｗ１１と第２層目配線Ｗ１２はコンタクトＶ１１により接続されており、第１層目配線Ｗ１１はグランドＰＧ１１に接続されている。
【００１２】
Ｗ２１は第１層目配線、Ｗ２２は第２層目配線、Ｗ２３は第３層目配線、Ｗ２４は第４層目配線、Ｗ２５は第５層目配線、ＰＧ２１は第１層目配線で出来た電源、第４層目配線Ｗ２４と第５層目配線Ｗ２５はコンタクトＶ２４により接続されており、第３層目配線Ｗ２３と第４層目配線Ｗ２４はコンタクトＶ２３により接続されており、第２層目配線Ｗ２２と第３層目配線Ｗ２３はコンタクトＶ２２により接続されており、第１層目配線Ｗ２１と第２層目配線Ｗ２２はコンタクトＶ２１により接続されており、第１層目配線Ｗ２１は電源ＰＧ２１に接続されている。ＷＲ１３は配線変更後の第３層目配線である。また、グランドＰＧ１１と電源ＰＧ２１とは反対の電位を意味し、回路によりグランドがＰＧ２１、電源がＰＧ１１の場合もあるとする。このように、レイアウト上のセルＣ１の入力端子Ａ１が、使用するｎ層配線（ｎは２以上の自然数）プロセスの全配線層を用いて電源ＰＧ２１又はグランドＰＧ１１に接続された配線構造（Ｗ１１側）と、配線構造と対となるように全配線層を用いて配線構造とは反対の電位のみに接続されたダミーの配線構造（Ｗ２１側）とを備えている。
【００１３】
以上のように構成されたレイアウトに於いて以下にこの半導体装置のレイアウト方法を説明する。
【００１４】
機能追加やバグ修正により、チップバージョンの変更が必要となり、スタンダードセルＣ１の入力端子Ａ１をグランドＰＧ１１から電源ＰＧ２１に接続修正を行う際に、第３層目の配線を用いて配線修正を行う場合を想定して以下説明を行う。まず、第３層目配線Ｗ１３と第３層目配線Ｗ２３をそれぞれ切断し、新しく第３層目配線ＷＲ１３を配線し、コンタクトＶ１３とコンタクトＶ２２に接続する。これにより単一層のみで所望の配線修正を行うことが出来る。同様に第１層目配線から第５層目配線のいずれの配線を用いた場合も同様に所望の配線修正を行うことが出来る。
【００１５】
以上のように構成された配線構造を予めレイアウト設計段階からチップバージョン用のスタンダードセルに持たせておくことで、マスク変更時に、すべての配線層の単一層のみで配線修正を行うことが出来る。
【００１６】
また、本実施形態によれば、ｎ層プロセスの場合も同様にｎ層目配線までを用いた同様の配線構造を有することで、すべての配線層の単一層のみで配線修正を行うことが出来る。
【００１７】
この発明の第２の実施の形態を図２に基づいて説明する。図２は本発明の第２の実施形態の半導体装置におけるマスクレイアウト図である。使用するプロセスが４層配線プロセスの場合を想定して以下に説明を行う。
【００１８】
図２において、Ｃ２はマスクレイアウト上のスタンダードセル、Ａ２はスタンダードセルＣ２の入力端子、Ｙ２はスタンダードセルＣ２の出力端子、ＷＹ２はスタンダードセルＣ２の出力端子Ｙ２と次段のスタンダードセルとを繋ぐ配線、Ｗ３１は第１層目配線、Ｗ３２は第２層目配線、Ｗ３３は第３層目配線、Ｗ３４は第４層目配線、ＰＧ３１は第１層目配線で出来たグランド、第３層目配線Ｗ３３と第４層目配線Ｗ３４はコンタクトＶ３３により接続されており、第２層目配線Ｗ３２と第３層目配線Ｗ３３はコンタクトＶ３２により接続されており、第１層目配線Ｗ３１と第２層目配線Ｗ３２はコンタクトＶ３１により接続されており、第１層目配線Ｗ３１はグランドＰＧ３１に接続されている。
【００１９】
Ｗ４１は第１層目配線、Ｗ４２は第２層目配線、Ｗ４３は第３層目配線、Ｗ４４は第４層目配線、ＰＧ４１は第１層目配線で出来た電源、第３層目配線Ｗ４３と第４層目配線Ｗ４４はコンタクトＶ４３により接続されており、第２層目配線Ｗ４２と第３層目配線Ｗ４３はコンタクトＶ４２により接続されており、第１層目配線Ｗ４１と第２層目配線Ｗ４２はコンタクトＶ４１により接続されており、第１層目配線Ｗ４１は電源ＰＧ４１に接続されている。ＷＲ３３は配線修正後の第３層目の配線、ＷＲ４３は配線修正後の第３層目の配線である。このように、レイアウト上のセルＣ２の入力端子Ａ２が、使用するｎ層配線（ｎは２以上の自然数）プロセスの全配線層を用いて電源ＰＧ４１又はグランドＰＧ３１に接続された配線構造（Ｗ３１側）と、配線構造と対となるように全配線層を用いて配線構造とは反対の電位のみに接続されたダミーの配線構造（Ｗ４１側）とを備えている。
【００２０】
以上のように構成されたレイアウトに於いて以下にこの半導体装置のレイアウト方法を説明する。機能追加やバグ修正により、チップバージョンの変更が必要となり、スタンダードセルＣ２の入力端子Ａ２をグランドＰＧ３１から電源ＰＧ４１に接続修正を行う際に、第３層目の配線を用いて配線修正を行う場合、第３層目配線Ｗ３３と第３層目配線Ｗ４３をそれぞれ切断し、新しく第３層目配線ＷＲ４３を配線し、コンタクトＶ４２とコンタクトＶ３３と接続する。これにより単一層のみで所望の配線修正を行うことが出来る。さらに新たに第３層目配線ＷＲ３３を配線し、残ったコンタクトＶ３２とコンタクトＶ４３に再接続することで本発明の実施形態に於ける配線構造およびダミー配線構造を保持することが出来る。これによりマスク変更を必要とする際に、何度でもすべての配線層の単一層のみで、チップパージョンを変更するための配線修正を行うことが出来る。
【００２１】
上記第１、第２の実施形態に示す半導体装置を用いることで、機能追加やバグ修正に伴うチップバージョンの配線変更を行う際、全配線層の単一層のみで、且つ何度でも所望の論理を満たすように、レイアウト変更を行うことが出来る。
【産業上の利用可能性】
【００２２】
本発明に係る半導体装置および半導体装置のレイアウト方法は、所望の回路変更を全ての配線層の単一層のみで行うことができることにより、機能追加やバグ修正に伴うマスク修正に必要な配線層のみで、チップバージョンを変更する所望の配線修正が行え、拡散期間の短縮、マスク費用削減が実現できる等の効果を有し、マスク作成後の回路変更に伴うレイアウト変更に有用である。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態における半導体装置の構造を示した概念図である。
【図２】本発明の第２の実施形態の半導体装置におけるマスクレイアウト図である。
【図３】従来例におけるマスクレイアウト図である。
【符号の説明】
【００２４】
Ｃ１  スタンダードセル
Ａ１  入力端子
Ｙ１  出力端子
ＷＹ１  配線
Ｗ１１  第１層目配線
Ｗ１２  第２層目配線
Ｗ１３  第３層目配線
Ｗ１４  第４層目配線
Ｗ１５  第５層目配線
Ｗ２１  第１層目配線
Ｗ２２  第２層目配線
Ｗ２３  第３層目配線
Ｗ２４  第４層目配線
Ｗ２５  第５層目配線
Ｖ１１  コンタクト
Ｖ１２  コンタクト
Ｖ１３  コンタクト
Ｖ１４  コンタクト
Ｖ２１  コンタクト
Ｖ２２  コンタクト
Ｖ２３  コンタクト
Ｖ２４  コンタクト
ＰＧ１１  グランド
ＰＧ２１  電源
Ｃ２  マスク上のスタンダードセル
Ａ２  入力端子
Ｙ２  出力端子
ＷＹ２  配線
Ｗ３１  第１層目配線
Ｗ３２  第２層目配線
Ｗ３３  第３層目配線
Ｗ３４  第４層目配線
Ｗ４１  第１層目配線
Ｗ４２  第２層目配線
Ｗ４３  第３層目配線
Ｗ４４  第４層目配線
Ｖ３１  コンタクト
Ｖ３２  コンタクト
Ｖ３３  コンタクト
Ｖ４１  コンタクト
Ｖ４２  コンタクト
Ｖ４３  コンタクト
ＰＧ３１  グランド
ＰＧ４１  電源
ＷＲ３３  第３層目配線
ＷＲ４３  第３層目配線
Ｃ３  マスク上のスタンダードセル
Ａ３  入力端子
Ｙ３  出力端子
ＷＹ３  配線
Ｗ５１  第１層目配線
Ｗ５２  第１層目配線
Ｖ５１  コンタクト
Ｖ５２  コンタクト
ＰＧ５１  グランド
ＰＧ６１  電源
【図１】
2005175208.tif 000003
【図２】
2005175208.tif 000004
【図３】
2005175208.tif 000005