(57)【要約】【課題】  スタック型メモリセルの書き込み／消去動作電圧を低減し、これによりメモリセルの高集積化や消費電力低減を実現することが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供する。【解決手段】  トンネル効果で電気伝導するゲート絶縁膜２と、このゲート絶縁膜２上の浮遊ゲート電極２１と、この浮遊ゲート電極２１上に配置され、膜厚の半分よりも下層側に正電荷層を有する電極間絶縁膜１１と、この電極間絶縁膜１１上の制御ゲート電極２４とを備えるメモリセルトランジスタを複数個配置する。【選択図】      図５
2005235987.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、
該ゲート絶縁膜上の浮遊ゲート電極と、
該浮遊ゲート電極上に配置され、膜厚の半分よりも下層側に正電荷層を有する電極間絶縁膜と、
該電極間絶縁膜上の制御ゲート電極
とを備えるメモリセルトランジスタを複数個配置したことを特徴とする半導体記憶装置。
【請求項２】
基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、
該ゲート絶縁膜上の浮遊ゲート電極と、
該浮遊ゲート電極上に配置され、１×１０10ｃｍ-2以上、６×１０16ｃｍ-2以下の素電荷密度の正電荷層を有する電極間絶縁膜と、
該電極間絶縁膜上の制御ゲート電極
とを備えるメモリセルトランジスタを複数個配置したことを特徴とする半導体記憶装置。
【請求項３】
前記正電荷層は、不純物元素と正に帯電した前記電極間絶縁膜を構成する原子との結合構造を含む層、又は、前記電極間絶縁膜中の膜構造欠陥を含む層であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記電極間絶縁膜は、前記正電荷層の上層に前記正電荷層から離間した負電荷層を更に有することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、
該ゲート絶縁膜上の浮遊ゲート電極と、
該浮遊ゲート電極上に配置され、膜厚の半分よりも下層側に正電荷層を有する界面絶縁膜と、
該界面絶縁膜上に配置され、該界面絶縁膜よりも高誘電率の電極間絶縁膜と、
該電極間絶縁膜上の制御ゲート電極
とを備えるメモリセルトランジスタを複数個配置したことを特徴とする半導体記憶装置。
【請求項６】
基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、
該ゲート絶縁膜上の浮遊ゲート電極と、
該浮遊ゲート電極上に配置され、１×１０10ｃｍ-2以上、６×１０16ｃｍ-2以下の素電荷密度の正電荷層を有する界面絶縁膜と、
該界面絶縁膜上に配置され、該界面絶縁膜よりも高誘電率の電極間絶縁膜と、
該電極間絶縁膜上の制御ゲート電極
とを備えるメモリセルトランジスタを複数個配置したことを特徴とする半導体記憶装置。
【請求項７】
前記電極間絶縁膜は、負電荷層を有することを特徴とする請求項５又は６に記載の半導体記憶装置。
【請求項８】
基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜、該ゲート絶縁膜上の浮遊ゲート電極、該浮遊ゲート電極上の電極間絶縁膜、該電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置の製造方法であって、
前記電極間絶縁膜のストイキオメトリー条件の第１成膜と、
該第１成膜後の、前記ストイキオメトリー条件からずらした第２成膜と、
該第２成膜後の、前記第１成膜と前記第２成膜の合計膜厚よりも厚い、前記ストイキオメトリー条件の第３成膜
とを連続的に行い、正電荷層を、前記電極間絶縁膜の膜厚の半分よりも下層側の前記電極間絶縁膜中に形成することを特徴とする半導体記憶装置の製造方法。
【請求項９】
基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜、該ゲート絶縁膜上の浮遊ゲート電極、該浮遊ゲート電極上の電極間絶縁膜、該電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置の製造方法であって、
前記電極間絶縁膜の成膜後に、射影飛程が、前記電極間絶縁膜の膜厚の半分以上、前記電極間絶縁膜の膜厚以下になるように加速エネルギーを選んで、ボロンイオンを注入し、正電荷層を、前記電極間絶縁膜の膜厚の半分よりも下層側の前記電極間絶縁膜中に形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及び半導体記憶装置の製造方法に係り、特に、スタック型メモリセルの電極間絶縁膜に関する。
【背景技術】
【０００２】
半導体技術の進歩、特に微細加工技術の進歩により、メモリセルの微細化、半導体記憶装置の高集積化が急速に進められ、これにより、加工ばらつき、リソグラフィ時のあわせずれ等に起因するメモリセル間の形状（面積）のばらつきの問題が顕在化している。微細化が進んでも、カップリング比のセル間のばらつきの増加を抑制できるＥＥＰＲＯＭとして、ｐ型シリコン基板上にゲート絶縁膜を介して形成された浮遊ゲート電極と、この浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極とを備え、浮遊ゲート電極に対向する部分のゲート絶縁膜の形状と、浮遊ゲート電極に対向する部分の電極間絶縁膜の形状が自己性整合的に決定されたスタック型メモリセルが提案されている（特許文献１参照。）。
【０００３】
特許文献１に記載されたスタック型メモリセルは、ｐ型シリコン基板の全面に熱酸化によりゲート絶縁膜（トンネル酸化膜）となる例えば厚さ１０ｎｍのシリコン酸化膜を形成する。ゲート絶縁膜上に浮遊ゲート電極となる第１多結晶シリコン膜を形成する。次に反応性イオンエッチング（ＲＩＥ）法を用いて第１多結晶シリコン膜、シリコン酸化膜、半導体基板を同一マスク形状で順次エッチングし、垂直側壁を有する素子分離溝を形成する。次に全面に素子分離絶縁膜となるシリコン酸化膜を形成した後、化学的機械的研磨（ＣＭＰ）法を用いてシリコン酸化膜を第１多結晶シリコン膜の表面までエッチングすることにより、素子分離絶縁膜を形成するとともに、表面を平坦化する。次に、ＯＮＯ積層膜（シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜）からなる電極間絶縁膜を全面に形成し、電極間絶縁膜上に制御ゲート電極となる第２多結晶シリコン膜を形成し、ＲＩＥ法などを用いて、第２多結晶シリコン膜、電極間絶縁膜、第１多結晶シリコン膜を同一マス形状で順次シリコン基板に対して垂直にエッチングして、制御ゲート電極、電極間絶縁膜、浮遊ゲート電極を形成する。最後に、制御ゲート電極をマスクにして、ｎ型不純物をイオン注入することにより、ｎ型拡散層領域を自己整合的に形成して、ＥＥＰＲＯＭのスタック型メモリセルが完成する。
【０００４】
このように、フラッシュメモリ等に使われるスタック型メモリセルは、シリコン基板上に、ゲート絶縁膜（トンネル酸化膜）、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極が順次積層された構造になっている。このメモリセルの書き込み動作時のエネルギーバンド図を図３５（ａ）に示す。シリコン基板１と制御ゲート電極２４間に書き込み電圧を印加することにより、ゲート絶縁膜（トンネル酸化膜）２に電界が生じて、所望量のトンネル電流が流れる。そして、所定時間内に浮遊ゲート電極２１に所定の電荷量を蓄積して、メモリセルの「書き込み状態」を実現する。このとき、電極間絶縁膜１１にも電界が生じることになるが、セル構造や絶縁膜材料を工夫することで、電極間絶縁膜１１のトンネルリーク電流は無視できる程度に少なくなっている。
【０００５】
又、スタック型メモリセルの消去時のエネルギーバンド図を図３５（ｂ）に示す。書き込み時とは逆向きの消去電圧を印加して、浮遊ゲート電極２１の蓄積電荷を抜き、メモリセルの「消去状態」を実現する。このメモリセルの書き込み／消去動作においては、シリコン酸化膜等からなるゲート絶縁膜（トンネル酸化膜）２に十分なトンネル電流を生じさせるために、通常２０Ｖ以上の高い書き込み／消去電圧を印加する必要がある。この高電圧動作が、メモリセルの高集積化や消費電力低減を実現する上で障害となっている。
【０００６】
一方、近年、電極間絶縁膜１１の材料にアルミナ（Ａｌ2Ｏ3）膜を使うことが提案されている（非特許文献１参照。）。アルミナ膜は、従来のＯＮＯ積層膜に比べて誘電率が高いので、電極間絶縁膜１１の面積を縮小することができるため、セルサイズの微細化に適した材料である。同様の理由で、ハフニウム（Ｈｆ）酸化膜、ジルコニウム（Ｚｒ）酸化膜、タンタル（Ｔａ）酸化膜等の高誘電体酸化膜、又は高誘電体酸化膜に不純物を添加した絶縁膜が、電極間絶縁膜１１材料の候補として挙げられる。
【０００７】
しかし、上記の高誘電体絶縁膜をシリコンからなる浮遊ゲート電極２１上に形成すると、両者の界面に低誘電率のシリコン酸化膜が形成されてしまう。これは、浮遊ゲート電極２１表面の洗浄処理時、ＣＶＤ等の高誘電体絶縁膜形成時、高誘電体絶縁膜形成後の改質アニール時、等に形成される。なお、シリコン酸化膜形成を回避しようとして浮遊ゲート電極２１表面を窒化処理したり、界面シリコン酸化膜の誘電率を上げるためにシリコン酸化膜を窒化処理したりする場合もある。いずれにしても、結果的に、高誘電体の電極間絶縁膜２３と浮遊ゲート電極２１との界面には、電極間絶縁膜２３よりも低誘電率で高バリヤハイトの界面絶縁膜２２が形成される。
【０００８】
この場合の書き込み動作時のエネルギーバンド図を図３４（ａ）に示す。シリコン基板１と制御ゲート電極２４間に書き込み電圧を印加して、ゲート絶縁膜（トンネル酸化膜）２に所望量のトンネル電流を流し、浮遊ゲート電極２１に電荷量を蓄積する。このとき、低誘電率の界面絶縁膜２２には大きな電位差が生じるため、図３４（ａ）と図３５（ａ）の比較からわかるように、浮遊ゲート電極２１中の電荷が感じるトンネル距離が短くなる。この結果、浮遊ゲート電極２１から制御ゲート電極２４へのトンネル電流が増大し、所定時間内に浮遊ゲート電極２１に所定の電荷量を蓄積することが困難になる。
【０００９】
なお、消去時のエネルギーバンド図を図３４（ｂ）に示す。書き込み時とは逆向きの消去電圧を印加して、浮遊ゲート電極２１の蓄積電荷を抜くが、このときには、電極間絶縁膜２３のリーク電流は増大しないので、消去動作は問題ない。
【００１０】
以上のように、従来のスタック型メモリセルにおいては、書き込み／消去動作電圧が高いために、メモリセルの高集積化や消費電力低減を実現することが困難である。又、低誘電率の界面絶縁膜２２のために、浮遊ゲート電極２１から制御ゲート電極２４へのトンネル電流が増大し、書き込み動作速度の低下、或いは、書き込み動作が困難になる問題があった。
【特許文献１】特開平８−３１６３４８号公報
【非特許文献１】１９９７年ＶＬＳＩ技術シンポジウム(1997 Symposium on VLSI Technology)，ダイジェスト・オブ・テクニカルペーパー(Digest of Technical Papers) p.117
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記従来の問題点に鑑みてなされたものであって、スタック型メモリセルの書き込み／消去動作電圧を低減し、これによりメモリセルの高集積化や消費電力低減を実現することが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の第１の特徴は、（イ）基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、（ロ）このゲート絶縁膜上の浮遊ゲート電極と、（ハ）この浮遊ゲート電極上に配置され、膜厚の半分よりも下層側に正電荷層を有する電極間絶縁膜と、（ニ）この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置であることを要旨とする。
【００１３】
本発明の第２の特徴は、（イ）基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、（ロ）このゲート絶縁膜上の浮遊ゲート電極と、（ハ）この浮遊ゲート電極上に配置され、１×１０10ｃｍ-2以上、６×１０16ｃｍ-2以下の素電荷密度の正電荷層を有する電極間絶縁膜と、（ニ）この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置であることを要旨とする。
【００１４】
本発明の第３の特徴は、（イ）基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、（ロ）このゲート絶縁膜上の浮遊ゲート電極と、（ハ）この浮遊ゲート電極上に配置され、膜厚の半分よりも下層側に正電荷層を有する界面絶縁膜と、（ニ）この界面絶縁膜上に配置され、この界面絶縁膜よりも高誘電率の電極間絶縁膜と、（ホ）この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置であることを要旨とする。
【００１５】
本発明の第４の特徴は、（イ）基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、（ロ）このゲート絶縁膜上の浮遊ゲート電極と、（ハ）この浮遊ゲート電極上に配置され、１×１０10ｃｍ-2以上、６×１０16ｃｍ-2以下の素電荷密度の正電荷層を有する界面絶縁膜と、（ニ）この界面絶縁膜上に配置され、この界面絶縁膜よりも高誘電率の電極間絶縁膜と、（ホ）この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置であることを要旨とする。
【００１６】
本発明の第５の特徴は、基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜、このゲート絶縁膜上の浮遊ゲート電極、この浮遊ゲート電極上の電極間絶縁膜、この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置の製造方法に関する。即ち、（イ）電極間絶縁膜のストイキオメトリー条件の第１成膜と、（ロ）この第１成膜後の、ストイキオメトリー条件からずらした第２成膜と、（ハ）この第２成膜後の、第１成膜と第２成膜の合計膜厚よりも厚い、ストイキオメトリー条件の第３成膜とを連続的に行い、正電荷層を、電極間絶縁膜の膜厚の半分よりも下層側の電極間絶縁膜中に形成する半導体記憶装置の製造方法であることを要旨とする。
【００１７】
本発明の第６の特徴は、基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜、このゲート絶縁膜上の浮遊ゲート電極、この浮遊ゲート電極上の電極間絶縁膜、この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置の製造方法に関する。即ち、電極間絶縁膜の成膜後に、射影飛程が、電極間絶縁膜の膜厚の半分以上、電極間絶縁膜の膜厚以下になるように加速エネルギーを選んで、ボロンイオンを注入し、正電荷層を、電極間絶縁膜の膜厚の半分よりも下層側の電極間絶縁膜中に形成する半導体記憶装置の製造方法であることを要旨とする。
【発明の効果】
【００１８】
本発明の半導体記憶装置及び半導体記憶装置の製造方法によれば、スタック型メモリセルの書き込み／消去動作電圧を低減し、これによりメモリセルの高集積化や消費電力低減を実現することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の第１〜第４の実施の形態に係る半導体記憶装置の説明に入る前に、これらの実施の形態に係る半導体記憶装置の原理について、図１のエネルギーバンド図を用いて、簡単に説明する。
【００２０】
図１（ａ）は、シリコン（Ｓｉ）からなる半導体基板１上に、ゲート絶縁膜（トンネル酸化膜）２、ゲート電極（浮遊ゲート電極）２１を積層した構造において、ゲート電極２１に電圧を印加した場合に、ゲート絶縁膜２には電界が生じて、トンネル電流（ファウラー・ノルドハイム電流）が流れる様子を示す。図１（ｂ）は、図１（ａ）と同じ電圧印加状態において、ゲート絶縁膜２中に正電荷がある場合のエネルギーバンド図である。半導体基板１の界面側のゲート絶縁膜２への電界が増加し、トンネル電流量が増大することを示している。
【００２１】
図１（ｃ）は、トンネル電流量が図１（ａ）と同じになるように、印加電圧を調節した場合のエネルギーバンド図である。即ち、トンネル電流量が図１（ａ）と同じになるように、印加電圧を図１（ａ）より下げるので、ゲート電極２１の界面側のゲート絶縁膜２の電界は低減する。このように、ゲート絶縁膜２中に正電荷を設けることで、印加電圧を下げて、正の固定電荷層の位置より下流の電界を緩和しながら、所望のトンネル電流量を得ることができる。
【００２２】
図１（ｄ）は、正の固定電荷層の位置の下流側に負電荷がある場合のエネルギーバンド図である。この場合でも、印加電圧は図１（ａ）より下がる。即ち、ゲート絶縁膜２中に正電荷と負電荷を距離をおいて設けることで、印加電圧を下げて、正電荷と負電荷の中間領域の電界を緩和しながら、所望のトンネル電流量を得ることができる。
【００２３】
次に、本発明の第１〜第４の実施の形態において、上記原理をスタック型メモリセルに活用した場合について、図面を参照して説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第１〜第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２４】
（第１の実施の形態）
図２は本発明の第１の実施の形態に係る半導体記憶装置の一例としてのＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）の模式的回路構成を示すブロック図である。メモリセルアレイ９０の周辺にはトップ・ページバッファ９１、ボトム・ページバッファ９２、レフト・ロウデコーダ／チャージポンプ９３、ライト・ロウデコーダ／チャージポンプ９４等の周辺回路（９１，９２，９３，９４）が配置されている。
【００２５】
メモリセルアレイ９０は、図３に示すように、行方向に配列される複数のワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・と、このワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・を備えている。そして、図３の列方向には、複数のワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するスタック型のメモリセルトランジスタが配列されている。図２及び図３の場合は、列方向に３２個のメモリセルトランジスタが配列されてスタック型のメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤk，ＳＧＳkが接続されている。トップ・ページバッファ９１及びボトム・ページバッファ９２は、ビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ／チャージポンプ９３、ライト・ロウデコーダ／チャージポンプ９４はワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【００２６】
図４（ａ）は図３のＢ−Ｂ方向（列方向）から見たスタック型のメモリセルアレイ９０の一部を示す模式的な断面図、図４（ｂ）は図３のＡ−Ａ方向（行方向）から見たスタック型のメモリセルアレイ９０の一部を示す模式的な断面図である。即ち、図４（ａ）は、図２のＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・方向に沿った切断面に相当し、図４（ｂ）は図２のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・方向に沿った切断面に相当する。図４の断面図に示すように、ｐ型の半導体基板１の表面にスタック型のメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース／ドレイン領域８１，８２，８３，・・・・・が形成され、それぞれのソース／ドレイン領域８１，８２，８３，・・・・・の間に定義されるチャネル領域上に、厚さ５〜１０ｎｍの、トンネル効果で電気伝導するゲート絶縁膜（トンネル酸化膜）２が配置されている。ソース／ドレイン領域８１，８２，８３，・・・・・は、ｐ型の半導体基板１中に高濃度にｎ型不純物をドープしたｎ+型の半導体領域である。ソース／ドレイン領域８３は、ビット線コンタクト領域として機能している。ｐ型の半導体基板１の代わりに、ｎ型の半導体基板中に設けられたｐ型のウェル領域（ｐウェル）でも良い。
【００２７】
そして、このゲート絶縁膜２上には、電荷を蓄積するための浮遊ゲート電極２１と、浮遊ゲート電極２１の上の厚さ１０〜５０ｎｍ程度の電極間絶縁膜１１と、電極間絶縁膜１１上の制御ゲート電極２４が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。同様に、選択トランジスタも、図４（ｂ）に示すように、ゲート絶縁膜２、浮遊ゲート電極２１、電極間絶縁膜１１、電極間絶縁膜１１中の開口部で浮遊ゲート電極２１と電気的に導通した制御ゲート電極２４からなるゲート電極構造を備えているが、電極間絶縁膜１１の電極間絶縁膜短絡窓を介して、制御ゲート電極２４と浮遊ゲート電極２１とが電気的に導通している。図４（ａ）に示すように、隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊ゲート電極２１は、ＳＴＩを構成する素子分離絶縁膜７を介して行方向（ワード線方向）に対向している。素子分離絶縁膜７は、図３の平面図に示すように、列方向（カラム方向）に平行に走行している。
【００２８】
なお、図４に示す構造は一例であり、素子分離絶縁膜７の高さは、図４（ａ）のように、電極間絶縁膜１１の最上部の位置より低い構造に限られるものではない。例えば、素子分離絶縁膜７の高さは、電極間絶縁膜１１の最上部の位置と同程度の水平レベル、或いは、電極間絶縁膜１１の最上部の位置よりも高い水平レベルであっても構わない。素子分離絶縁膜７の高さが、電極間絶縁膜１１の最上部の位置と同程度の水平レベル、或いは、この位置よりも高い水平レベルであれば、電極間絶縁膜１１は、図４（ａ）に示すように、行方向に隣接するメモリセルカラムに共通となるように、連続した膜として形成されている必要は、必ずしもない。
【００２９】
第１の実施の形態に係る半導体記憶装置では、図４に示すように、半導体基板１上に、ゲート絶縁膜２、浮遊ゲート電極２１、電極間絶縁膜１１、制御ゲート電極２４が順次積層されたスタック型メモリセル構造において、電極間絶縁膜１１の下層領域に、図５（ａ）のエネルギーバンド図に示すように、正の電荷層、好ましくは正の固定電荷層を設けている。ここで「下層領域」とは、電極間絶縁膜１１の厚さの中心位置（中心レベル）よりも下層（浮遊ゲート電極２１側）という意味である。「正の固定電荷層」は、例えばボロン（硼素）と結合して正に帯電した酸素原子（＝Ｂ−Ｏ-）、ホールトラップとなるＥ'センターや酸素の空位(vacancy)等の膜構造欠陥により生成される。酸素の空位は、酸化膜の場合ではＳｉ−Ｏ−Ｓｉ結合から酸素原子が抜けた欠陥が対応する。
【００３０】
図５（ａ）は、第１の実施の形態に係る半導体記憶装置のメモリセルの書き込み動作時のエネルギーバンド図に対応し、ゲート絶縁膜（トンネル酸化膜）２の厚さが８ｎｍのときに、電極間絶縁膜１１として厚さ１２ｎｍのアルミナ膜を用いた場合について示している。更に、図５（ａ）は、電極間絶縁膜１１の下層領域の、浮遊ゲート電極２１との界面から２ｎｍ離れた位置に、素電荷密度４×１０13ｃｍ-2で正の固定電荷が分布している場合であるが、素電荷密度はこの値に限定されるものではない。なお、「素電荷密度」は、単位面積当たりの素電荷の個数で表している。「電荷量密度」に換算するには、素電荷ｑ＝１．６×１０-19Ｃを、「素電荷密度」に乗すれば良い。なお、電荷がイオンにより生成している場合、「イオン密度」に換算するには、「素電荷密度」をイオンの価数ｎで割れば良い。正の固定電荷層の素電荷密度は、１×１０10ｃｍ-2以上で一部の効果はあるが、望ましくは、１×１０12ｃｍ-2以上、６×１０16ｃｍ-2程度以下である。６×１０16ｃｍ-2程度を越える素電荷密度でも、その効果は期待できるが、欠陥により電極間絶縁膜１１の膜質の低下が著しくなるので、リーク電流の増大や表面モホロジーの低下が生じるので、好ましくない。第１の実施の形態に係る半導体記憶装置においては、ゲート絶縁膜２に所望のトンネル電流（ファウラー・ノルドハイム電流）が流れるように制御ゲート電極２４に印加した書き込み電圧は、正の固定電荷層がない場合（図５（ａ）中、点線で示す）より、４×１０13ｃｍ-2の正の固定電荷層の存在により、５Ｖ低減される。１×１０12ｃｍ-2以上の素電荷密度で正電荷を分布すれば、書き込み電圧は、０．１Ｖ以上の低減効果が見込める。更に、浮遊ゲート電極２１中の電荷が感じる電極間絶縁膜１１のトンネル距離は長くなるため、電極間絶縁膜１１のトンネルリーク電流が低減される。リーク電流は電荷無しでも検出限界（１×１０-12Ａ／ｃｍ2）以下であるが、トンネル計算からは、１×１０10ｃｍ-2の正の固定電荷層がある場合でも１桁以上の低減効果が見込める。
【００３１】
図５（ｂ）は、第１の実施の形態に係る半導体記憶装置の消去動作時のエネルギーバンド図である。ゲート絶縁膜２に所望のトンネル電流が流れるように制御ゲート電極２４に印加した消去電圧は、正の固定電荷層がない場合（図５（ｂ）中、点線で示す）より、増加する。更に、制御ゲート電極２４中の電荷が感じる電極間絶縁膜１１のトンネル距離は短くなるため、電極間絶縁膜１１のトンネルリーク電流は増加する。図５（ｂ）の消去時の電極間絶縁膜１１を介するリーク電流は、１×１０-10Ａ／ｃｍ2〜１×１０-5Ａ／ｃｍ2程度であり、消去電圧の増大は、３〜１０Ｖ程度である。この問題を回避する構造は、第３の実施の形態に係る半導体記憶装置において説明する。
【００３２】
なお、第１の実施の形態に係る半導体記憶装置において、正の固定電荷層の厚みに、原理的な制限はない。したがって、電極間絶縁膜１１の全体に正の固定電荷層が分布していても良く、電極間絶縁膜１１の全体に均一に分布していても良く、正の固定電荷層の位置は電極間絶縁膜１１の下層領域である必要はない。
【００３３】
又、正の固定電荷層は所定の厚みの範囲に局在していても良く、単位面積当たりの素電荷密度が同等で、電荷重心位置（重心レベル）が同等ならば、同様の効果がある。具体的には、浮遊ゲート電極２１と電極間絶縁膜１１との界面或いは界面近傍に、正の固定電荷層が局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。つまり、正の固定電荷層の電荷重心が電極間絶縁膜１１の下層側になるような分布であれば、素電荷密度が小さくても所望の効果を得られるため好ましい。このため、正の固定電荷層の厚みが、薄いほど電荷重心を界面に近づけることができるので好ましく、製造方法を考慮した現実的な観点からは、絶縁膜の１分子層程度の厚さ（原子間隔の２倍程度）の正の固定電荷層が好ましい。
【００３４】
又、第１の実施の形態に係る半導体記憶装置において、正電荷は固定電荷である必要はなく、可動電荷でも構わない。しかし、固定電荷の方が、セル動作時の電荷状態の変化がないため、セルの電気的特性を変動させないので、望ましい。ここで、「固定電荷」とは、セル動作電界程度では存在位置が動かない電荷のことを意味する。典型的には、そのトラップ準位が電極間絶縁膜１１のエネルギーバンドギャップの中央付近にあるものである。
【００３５】
図４において、浮遊ゲート電極２１は、燐（Ｐ）、砒素（Ａｓ）等のｎ型不純物をドープした第１の多結晶シリコン（以下において「ドープドポリシリコン」という。）膜３と、同様にｎ型不純物をドープした第２の多結晶シリコン膜８との２層構造で形成されている。第２の多結晶シリコン膜８の不純物密度を第１の多結晶シリコン膜３の不純物密度より高くしても良い。制御ゲート電極２４は、ｎ型不純物をドープした第３の多結晶シリコン膜１２、タングステンシリサイド（ＷＳｉ２）膜１３及びキャップ絶縁膜１４の３層構造から構成されている。シリサイド膜１３としては、タングステンシリサイド（ＷＳｉ２）膜１３の他、コバルトシリサイド（ＣｏＳｉ2）膜、チタンシリサイド（ＴｉＳｉ２）膜、モリブデンシリサイド（ＭｏＳｉ２）膜等の金属シリサイド膜が使用可能である。シリサイド膜１３の代わりに、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜１３の代わりに、アルミニウム（Ａｌ）或いは銅（Ｃｕ）等の高導電率の金属膜を第３の多結晶シリコン膜１２の上に配置して、この高導電率の金属膜がワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・を兼用するようにしても良い。又、タングステン窒化物（ＷＮ）膜、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）膜のいずれか１つ或いは複数の積層膜を、シリサイド膜１３の代わりに第３の多結晶シリコン膜１２の上に配置しても良い。なお、図示を省略しているが、周辺トランジスタは、図４に示した選択トランジスタとほぼ同じ積層構造、若しくは、選択トランジスタの積層構造から、浮遊ゲート電極２１及び電極間絶縁膜１１分を除去した、制御ゲート電極２４のみの構造に対応するようなゲート電極２１を有するトランジスタで構成される。
【００３６】
図４（ａ）に示す構造では、隣接した第２の多結晶シリコン膜８の間に設けられた凹部に電極間絶縁膜１１と第３の多結晶シリコン膜１２とが下に凸となるトポロジーで挿入されているが、この隣接した第２の多結晶シリコン膜８の間に設けられた凹部に、絶縁膜を挿入しても良い。
【００３７】
図４（ｂ）に示すビット線方向に沿った断面図に明らかなように、第１の実施の形態に係る半導体記憶装置では、各メモリセルトランジスタの浮遊ゲート電極２１が、列方向セル分離絶縁膜１６を介して対向している。
【００３８】
なお、図４（ｂ）では、第１の多結晶シリコン膜３、第２の多結晶シリコン膜８、電極間絶縁膜１１、第３の多結晶シリコン膜１２、シリサイド膜１３、キャップ絶縁膜１４及びセル分離下地膜１５からなる積層構造（２１，１１，２４）の側壁に、厚さ６ｎｍ程度のシリコン酸化膜からなるセル分離下地膜１５が形成されている。しかし、列方向セル分離絶縁膜１６と、積層構造（２１，１１，２４）の側壁との密着や界面状態の問題を問わなければ、セル分離下地膜１５を省略しても良い。
【００３９】
行方向に隣接するセルカラムの選択トランジスタの間には、列方向セル分離絶縁膜１６とコア充填絶縁膜１８との２層構造が用いられている。コア充填絶縁膜としては、例えば、ＢＰＳＧ膜等が使用可能である。即ち、列方向セル分離絶縁膜１６の構成する凹部の中央を充填するように、コア充填絶縁膜１８が配置され、このコア充填絶縁膜１８の中央部を貫通して、コンタクトプラグ５２が埋め込まれている。コンタクトプラグ５２は、低いコンタクト抵抗で、ビット線コンタクト領域８３にオーミック接触をしている。コンタクトプラグ５２は、層間絶縁膜１９の上に配置されたビット線（ＢＬ2j）５１に接続されている。図４（ａ）では、ビット線ＢＬ2j，ＢＬ2j+1が層間絶縁膜１９の上に配置されているが、層間絶縁膜１９にダマシン溝を形成し、このダマシン溝の内部に、銅（Ｃｕ）を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【００４０】
電極間絶縁膜１１には、種々の絶縁膜が使用可能である。冒頭で述べたように、微細化された半導体記憶装置では、浮遊ゲート電極２１と制御ゲート電極２４の対向面積が小さくなる。しかし、半導体記憶装置として機能させるためには、浮遊ゲート電極２１と制御ゲート電極２４の電極間絶縁膜１１を介した容量は一定の値を確保する必要がある。特に、最小線幅が１００ｎｍ程度以下に微細化された半導体記憶装置では、浮遊ゲート電極２１と制御ゲート電極２４間の結合容量の関係から、ＳｉＯ2膜より比誘電率εrが大きい材料が好ましい。例えば、ＯＮＯ膜では、上層のシリコン酸化膜、真ん中のシリコン窒化膜、下層のシリコン酸化膜の膜厚の比率は種々選択可能であるが、おおよそ、比誘電率εr＝５〜５．５程度が得られる。この他、εr＝６であるストロンチウム酸化物（ＳｒＯ）膜、εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜、εr＝８〜１１であるアルミナ（Ａｌ2Ｏ3）膜、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける（なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが５〜６以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが５〜６以上になる組み合わせを選択することが好ましい。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が電極間絶縁膜１１として使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。電極間絶縁膜１１の厚さは、膜材料の誘電率によって大きく変わり、アルミナ膜の場合は１０〜２０ｎｍ程度が好ましい。
【００４１】
図４〜図１０を用いて、第１の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。又、以下の説明では、電極間絶縁膜１１にアルミナ（Ａｌ2Ｏ3）膜を用いる場合について例示的に説明するが、これに限るものではないことは上記説明から明らかであろう。
【００４２】
（イ）先ず、ｐ型の半導体基板１上に、厚さ８ｎｍ程度の、トンネル効果で電気伝導するゲート絶縁膜（トンネル酸化膜）２を形成し、その上に、減圧ＣＶＤ法により厚さ４０ｎｍ程度の第１の多結晶シリコン膜３を堆積する。引き続き、減圧ＣＶＤ法により、厚さ９０ｎｍ程度の第１のシリコン窒化膜４、厚さ２３０ｎｍ程度の第１のシリコン酸化膜５を堆積する。次に、８５０℃程度、３０分程度の水素燃焼酸化で処理後、フォトリソグラフィ技術を用いて、フォトレジストを所望のパターンに加工し、これをエッチングマスクとしてＲＩＥ法により、第１のシリコン窒化膜４及び第１のシリコン酸化膜５をエッチングする。又、フォトレジストを除去した後、第１の多結晶シリコン膜３をＲＩＥ法を用いてエッチングする。更にゲート絶縁膜２、半導体基板１を同様の方法でエッチングして半導体基板１に素子分離溝を形成する。引き続き、高密度プラズマ（ＨＤＰ）法等のプラズマＣＶＤ法により、図６に示すように、厚さ５５０ｎｍ程度の第３のシリコン酸化膜７を堆積する（なお、図示を省略しているが、第３のシリコン酸化膜７の堆積の前に、１０００℃程度の酸化性雰囲気で半導体基板１を加熱し、厚さ６ｎｍ程度の第２のシリコン酸化膜を、露出した素子分離溝の側壁に形成しておけば、第３のシリコン酸化膜７の素子分離溝の側壁への密着が良くなり、好ましい。）。その後、ＣＭＰ法により、第３のシリコン酸化膜７を第１のシリコン窒化膜４が露出するまで削って、平坦にし、素子分離溝に第３のシリコン酸化膜７を埋め込み、ＳＴＩ構造の素子分離絶縁領域を形成する。更に、緩衝フッ酸（ＢＨＦ）処理により、第３のシリコン酸化膜（素子分離絶縁膜）７を４４ｎｍ程度エッチングし、リン酸（Ｈ3ＰＯ4）、処理により、第１のシリコン窒化膜４を選択的に除去する。
【００４３】
（ロ）次に、減圧ＣＶＤ法により、厚さ６０ｎｍ程度の第２の多結晶シリコン膜８と、厚さ１３０ｎｍ程度の第４のシリコン酸化膜９を堆積する。その後、通常のフォトリソグラフィ技術により、素子分離絶縁膜７の上方に窓部が形成されるように、フォトレジストをパターニングする。このフォトレジストをエッチングマスクとして、ＲＩＥ法により、素子分離絶縁膜７の上部の第４のシリコン酸化膜９を選択的に除去する。次にフォトレジストを除去した後、減圧ＣＶＤ法にて厚さ４５ｎｍ程度の第５のシリコン酸化膜１０を図７に示すように堆積する。そして、図８に示すように、第５のシリコン酸化膜１０を、素子分離絶縁膜７の上方の第２の多結晶シリコン膜８が露出するまで、全面エッチバックする。これにより、第４のシリコン酸化膜９の上部の第５のシリコン酸化膜１０も除去される。更に、この全面エッチバックにより、図８（ｂ）に示すように、素子分離絶縁膜７の上方の第４のシリコン酸化膜９中の窓部の側壁に、第５のシリコン酸化膜側壁（サイドウォール）１０ａ，１０ｂ，１０ｃ，１０ｄを残留させる。側壁（サイドウォール）１０ａ，１０ｂ，１０ｃ，１０ｄにより、素子分離絶縁膜７の上方には、通常のフォトリソグラフィ技術によるよりも、狭い窓部を有したエッチングマスクが形成される。
【００４４】
（ハ）次に、素子分離絶縁膜７の上方に狭い窓部を有するエッチングマスクを用いて、ＲＩＥ法で、素子分離絶縁膜７上の第２の多結晶シリコン膜８を選択的に除去し、隣接するセルカラムの第２の多結晶シリコン膜８を図９（ａ）に示すように、互いに分離する。その後酸素プラズマ処理とＨＦ処理を用いて、第４のシリコン酸化膜９と、第５のシリコン酸化膜１０とを除去する。更に、図１０に示すように、原子層堆積（ＡＬＤ）法により、厚さ１２ｎｍ程度のアルミナ（Ａｌ2Ｏ3）膜を電極間絶縁膜１１として、セルカラム間で分離された第２の多結晶シリコン膜８の上に堆積する。電極間絶縁膜１１は、例えば、図１８に示すような原子層堆積（ＡＬＤ）装置の成長室（チャンバー）４１にて、４００℃、６５０Ｐａの条件で、アルミニウム（Ａｌ）原子ソースとして、トリメチルアルミニウム（ＴＭＡ）を１．６９×１０-1Ｐａ・ｍ3／ｓ（＝１００ｓｃｃｍ）で、酸素（Ｏ）原子ソースとしてオゾン（Ｏ3）を２００ｇ／Ｎｍ3で、交互に供給して表面反応で、原子層単位でアルミナ膜のＡＬＤ成膜（第１成膜）を行えば良い。各原子層の供給サイクル時間は１秒づつとする。１０サイクルの成膜（第１成膜）後に、オゾン供給時間のみを０．１秒に変更して、更に１０サイクルの成膜（第２成膜）を行う。この結果、下層の原子層には、ほぼ化学量論的組成（ストイキオメトリー）なアルミナ膜（Ａｌ2Ｏ3）が１ｎｍ程度形成され、上層の原子層には酸素の組成がストイキオメトリーの半分程度のアルミナ膜が１ｎｍ程度形成される。酸素の組成がストイキオメトリーの半分程度になることにより、アルミナ膜中の酸素の空位(vacancy)が、正の固定電荷を有する原子層（固定電荷層）を生成する。その後、サイクル時間を１秒づつに戻して、更にＡＬＤ成膜（第３成膜）を続けて全膜厚１２ｎｍのアルミナ膜を形成すれば良い。なお、オゾン供給時間を短縮する変わりに、オゾン供給量を低減しても同様の膜が得られる。
【００４５】
（ニ）次に、フォトレジスト５４を全面に塗布後、通常のフォトリソグラフィ技術によりフォトレジスト５４をパターニングし、このフォトレジスト５４をエッチングマスクとして、ＲＩＥ法により、後に選択トランジスタができる領域の電極間絶縁膜１１に図１１（ｂ）に示すように電極間絶縁膜短絡窓６１ａ，６１ｂを設ける。図１１（ｂ）では、右側に２つの電極間絶縁膜短絡窓６１ａ，６１ｂが設けられている。フォトレジスト５４を除去後、減圧ＣＶＤ法により、図１２に示すように、厚さ８０ｎｍ程度の第３の多結晶シリコン膜１２を堆積する。図１２（ｂ）の右側の２つの電極間絶縁膜短絡窓６１ａ，６１ｂを介して、第３の多結晶シリコン膜１２と第２の多結晶シリコン膜８とは、接続される。更に、第３の多結晶シリコン膜１２の上に、ＰＶＤ法により、厚さ７０ｎｍ程度のタングステンシリサイド（ＷＳｉ2）膜からなるシリサイド膜１３を堆積する。更に、図１２に示すように、この厚さ７０ｎｍ程度のシリサイド膜１３の上に、第２のシリコン窒化膜１４をキャップ絶縁膜として、減圧ＣＶＤ法にて厚さ３００ｎｍ程度堆積する。
【００４６】
（ホ）その後、通常のフォトリソグラフィ技術を用いて新たなフォトレジストを所望のパターンに加工し、これをエッチングマスクとしてＲＩＥ法を用いて第２のシリコン窒化膜（キャップ絶縁膜）１４をエッチングし、カラム内セル分離用エッチングマスクを形成する。次に、カラム内セル分離用エッチングマスクの形成に用いた新たなフォトレジストを除去する。この後、キャップ絶縁膜１４をカラム内セル分離用エッチングマスクとして、ＲＩＥ法で、図１３（ｂ）に示すように、シリサイド膜１３、第３の多結晶シリコン膜１２、電極間絶縁膜１１、第２の多結晶シリコン膜８、及び第１の多結晶シリコン膜３を、ゲート絶縁膜２が露出するまで選択的にエッチングし、行方向（ワード線方向）に延びる複数のスリット状のセル分離溝を形成し、セルカラム内のメモリセルトランジスタと選択トランジスタを分離する。セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの第３の多結晶シリコン膜１２，シリサイド膜１３及び第２のシリコン窒化膜（キャップ絶縁膜）１４とからなる制御ゲート電極２４が互いに分離する。同様に、各メモリセルトランジスタの第１の多結晶シリコン膜３と第２の多結晶シリコン膜８とからなる浮遊ゲート電極２１も、セルカラム内でセル分離溝により分離される。図１３（ｂ）の右側の、電極間絶縁膜１１に電極間絶縁膜短絡窓６１ａ，６１ｂを有する選択トランジスタもカラム方向（列方向）において、セル分離溝で互いに分離される。
【００４７】
（ヘ）次に、８００℃程度、１２０秒程度の窒素雰囲気で加熱し、更に１０００℃程度の酸化性雰囲気で加熱することで厚さ６ｎｍ程度のシリコン酸化膜からなるセル分離下地膜１５を図１３に示すように、制御ゲート電極２４のセル分離溝に露出した側壁部、及び浮遊ゲート電極２１のセル分離溝に露出した側壁部に形成する。そして、セル分離溝で互いに分離された第１の多結晶シリコン膜３、第２の多結晶シリコン膜８、電極間絶縁膜１１、第３の多結晶シリコン膜１２、シリサイド膜１３、キャップ絶縁膜１４及びセル分離下地膜１５からなる積層構造（２１，１１，２４）をマスクとして、自己整合的に、セル分離溝に露出したゲート絶縁膜２を介して、半導体基板１に砒素イオン(75Ａｓ+）、或いは燐イオン(31Ｐ+）等のｎ型不純物のイオンを注入する。イオン注入後の活性化アニールにより、図１３（ｂ）に示すように、半導体基板１の表面に、ソース／ドレイン領域８１，８２，８３，・・・・・を形成する。
【００４８】
（ト）次に、図１４に示すように、列方向セル分離絶縁膜１６を堆積し、セル分離溝で互いに分離したメモリセルトランジスタと選択トランジスタのそれぞれの間を埋め込む。その後、ＲＩＥ法による全面エッチバックを行い、キャップ絶縁膜１４の上部の列方向セル分離絶縁膜１６を除去する。次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、ＲＩＥ法により、カラム方向（列方向）に隣接する２つの選択トランジスタの間の列方向セル分離絶縁膜１６を選択的に除去する。更に、図１６に示すように、減圧ＣＶＤ法により、厚さ４０ｎｍ程度のシリコン窒化膜からなるストッパ膜１７を全面に堆積し、８５０℃程度の酸化性雰囲気で加熱する。更に、図１７に示すように、ストッパ膜１７の上に、コア充填絶縁膜（ＢＰＳＧ膜）１８を厚さ３００ｎｍ程度堆積する。更に、その後８００℃程度の窒素雰囲気で加熱することにより、コア充填絶縁膜（ＢＰＳＧ膜）１８をリフローさせる。次に、ＣＭＰ法を用いてコア充填絶縁膜１８を、ストッパ膜１７が露出するまで平坦化する。ストッパ膜１７は、ＣＭＰ法での対シリコン酸化膜の選択比が高ければ、シリコン窒化膜に限定されるものではない。この上に、プラズマＣＶＤ法を用いて、厚さ３５０ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１９を堆積し、窒素雰囲気で熱処理を行う。次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、ＲＩＥ法により、２つの選択トランジスタの間にコンタクトホールを開口する。このコンタクトホールにタングステン等のコンタクトプラグ５２を埋め込み、更にビット線５１のパターニングをすれば、図４に示す第１の実施の形態に係る半導体記憶装置が完成する。コンタクトプラグ５２の埋め込み工程は、ストッパ膜１７であるシリコン窒化膜とコア充填絶縁膜１８であるＢＰＳＧ膜のエッチングの選択比を利用して、自己整合的にコンタクトホールを開口してから、行っても良い。
【００４９】
既に、述べたように、正の固定電荷層の厚さは、薄いほど電荷重心を界面に近づけることができ、小さい素電荷密度で所望の効果を得られる。第１の実施の形態に係る半導体記憶装置の製造方法によれば、ＡＬＤ法を用いているので、アルミナ（Ａｌ2Ｏ3）膜の１分子層の厚さ（原子間隔の２倍程度）の精度で、正の固定電荷層の厚さを制御できる。
【００５０】
図１８に示すようなＡＬＤ装置は、超高真空に排気可能な成長室（チャンバー）４１の内部に基板１を搭載するサセプタ４８が収納されている。成長室（チャンバー）４１は、例えばターボ分子ポンプ４７と油回転ポンプ４９等の組み合わせで真空排気される。成長室（チャンバー）４１とターボ分子ポンプ４７との間にはゲートバルブ４６が設けられている。成長室（チャンバー）４１の上方には、加熱用赤外線ランプ４２が配置され、基板１の表面を赤外線で加熱する。成長室（チャンバー）４１には、電磁バルブ等のシャットオフバルブ５１ａと流量制御バルブ５２ａを介して、トリメチルアルミニウム（ＴＭＡ）を導入するアルミニウム（Ａｌ）原子ソース導入系が設けられている。成長室（チャンバー）４１には、更に、シャットオフバルブ５１ｂと流量制御バルブ５２ｂを介して、オゾン（Ｏ3）を導入する酸素（Ｏ）原子ソース導入系が設けられている。酸素（Ｏ）原子ソース導入系には、高周波誘導コイル５３が設けられ、オゾン（Ｏ3）を活性化できるようになっている。又、成長室（チャンバー）４１には、基板１の表面温度を測定するパイロメータ４３と、成膜速度をモニタするＨｅ−Ｎｅレーザ４５を光源とし、この反射光を測定する検出器４４が備えられている。成膜速度をモニタは、図１８に示す測定系に限定される必要はなく、ＡＬＤ成膜の特徴からは、省略可能である。
【００５１】
図１８に示すようなＡＬＤ装置においては、シャットオフバルブ５１ａ及び５１ｂの開閉を制御することにより、アルミニウム（Ａｌ）原子の供給と、酸素（Ｏ）原子の供給を交互に行い、原子層単位でアルミナ膜のＡＬＤ成膜を行える。更に、各サイクルにおけるオゾン供給時間を制御することにより、成膜するアルミナ膜（Ａｌ2Ｏ3）のストイキオメトリーを制御することができる。即ち、特定の原子層の酸素の供給量を減らし、ストイキオメトリーからずらすことにより、正の固定電荷を有する原子層（固定電荷層）を堆積できる。なお、図１８に示すようなＡＬＤ装置を用いれば、アルミナ（Ａｌ2Ｏ3）膜以外でも、下層の原子層領域に正の固定電荷層を有する種々の絶縁膜が、原子層レベル、分子層レベルの精度で堆積できる。
【００５２】
図１０において、ＡＬＤ法により、厚さ１２ｎｍ程度のアルミナ（Ａｌ2Ｏ3）膜を電極間絶縁膜１１として形成し、酸素の組成をストイキオメトリーから減らすことにより、正の固定電荷層の形成する方法を示したが、これに限定されるものではない。正の固定電荷層の形成方法は、例えば、ＣＶＤ法において、同様に、膜形成途中の段階で、酸素の供給量を抑えて、酸素の組成がストイキオメトリーから少ない方向にずれた領域を形成して実現しても良い。例えば、正の固定電荷層を有するハフニウムシリケート（ＨｆＳｉＯ2）膜は、ＭＯＣＶＤ装置を用いて以下のようにして堆積可能である。
【００５３】
（ａ）枚葉式のＭＯＣＶＤ装置の成長室（チャンバー）にて、６００℃、１．３ｋＰａの条件で、ハフニウム原子ソースとして、テトラジエチルアミドハフニウム（ＴＤＥＡＨ）を５０ｍｇ／分で、シリコン原子ソースとしてテトラジメチルアミドシリコン（ＴＤＭＡＳ）を１００ｍｇ／分で、酸素原子ソースとして酸素ガスを３．３８Ｐａ・ｍ3／ｓ（＝２０００ｓｃｃｍ）で同時に供給して、ハフニウムシリケート膜のＭＯＣＶＤ成膜を、３０秒間成膜する。
【００５４】
（ｂ）その後、酸素ガス流量のみを３．３８×１０-1Ｐａ・ｍ3／ｓ（＝２００ｓｃｃｍ）に変更して、更に３０秒間の成膜を行う。この結果、下層には、ほぼストイキオメトリーのハフニウムシリケート膜（ＨｆＳｉＯ2）が２ｎｍ程度形成され、上層には酸素の組成がストイキオメトリーの半分程度のハフニウムシリケート膜が２ｎｍ程度形成される。
【００５５】
（ｃ）その後、酸素ガス流量を３．３８Ｐａ・ｍ3／ｓに戻して、更にＭＯＣＶＤ成膜を続けて全膜厚１５ｎｍのハフニウムシリケート膜を形成する。
【００５６】
なお、ＣＶＤ法やＡＬＤ法で電極間絶縁膜１１を形成する場合には、ソースガスにジボラン（Ｂ2Ｈ6）等のボロン（Ｂ）含有ガスを添加して導入しても良い。
【００５７】
ＣＶＤ法の場合は、正の固定電荷層の膜厚均一性を確保できる最小厚みは、絶縁膜の５分子層程度（２ｎｍ程度）である。
【００５８】
更に、図１０において、ＣＶＤ法等により、電極間絶縁膜１１を堆積後に、ボロンイオン（11Ｂ+）を電極間絶縁膜１１中に注入しても良い。即ち、電極間絶縁膜１１の成膜後に、射影飛程Ｒpが、電極間絶縁膜１１の膜厚の半分以上、電極間絶縁膜１１の膜厚以下になるように加速エネルギーＥACCを選んで、ボロンイオン(11Ｂ+）を注入し、正電荷層を、電極間絶縁膜１１の膜厚の半分よりも下層側の電極間絶縁膜１１中に形成すれば良い。イオン注入により、生成される正の固定電荷層の素電荷密度は、イオン注入のドーズ量Φの１０〜１００％である。電極間絶縁膜１１の下層領域に形成される正の固定電荷層の素電荷密度を制御するためには、例えば、予め、ＭＯＳキャパシタを形成して、Ｃ−Ｖ測定によりフラットバンド電圧のシフト量ΔＶFを求め、イオン注入のドーズ量Φと生成される正の固定電荷層の素電荷密度の対応関係をアニール条件と共に調べておけば良い。ＣＶＤ法やＡＬＤ法で電極間絶縁膜１１を堆積し、酸素の組成をストイキオメトリーから減らす場合や、ソースガスにボロン（Ｂ）含有ガスを添加する場合も、同様に、ＭＯＳキャパシタを形成して、Ｃ−Ｖ測定によりフラットバンド電圧のシフト量ΔＶFを求め、ＣＶＤ法やＡＬＤ法の堆積条件と生成される正の固定電荷層の素電荷密度の対応関係を調べておけば、正の固定電荷層の素電荷密度を制御できる。
【００５９】
イオン注入の場合は、ＥACC＝５ｋｅＶ程度の低加速でフッ化ボロンイオン（49ＢＦ2+）等の重い粒子を注入すれば、正の固定電荷層の最小厚みは、射影飛程Ｒpの標準偏差ΔＲp〜５ｎｍ程度に制御できる。
【００６０】
なお、図１０に示すＡＬＤ法の第１成膜を省略し、最初に酸素空位などを有する電荷層の成膜（第２成膜）を行えば、少ない素電荷密度で所望の効果が得られる。但し、第１成膜を省略し電荷層が浮遊ゲート電極２１に接していると、浮遊ゲート電極２１に蓄積した電荷が電荷層に捕獲されたり再放出されたりする場合があり、メモリセルの誤動作や信頼性劣化となるので、第１成膜により、間に電荷のない（ストイキオメトリーな）絶縁層をはさんだ方が望ましい。
【００６１】
既に述べたように、第１の実施の形態に係る半導体記憶装置において、正電荷は固定電荷である必要はなく、可動電荷でも構わない。例えば、ナトリウムイオン（Ｎａ+）やカリウムイオン（Ｋ+）などの可動イオンを、電極間絶縁膜１１形成後に熱拡散で導入することができる。又、イオン注入で導入することもできる。
【００６２】
上記の第１の実施の形態の説明においては、ＮＡＮＤ型のフラッシュメモリについて例示的に説明したが、本発明の半導体記憶装置のメモリセルトランジスタの構造は、図１９に示すようなＡＮＤ型のフラッシュメモリに適用可能である。更には、図示を省略したＤＩＮＯＲ型フラッシュメモリ等他の不揮発性半導体記憶装置にも同様に適用可能である。
【００６３】
（第２の実施の形態）  
本発明の第２の実施の形態に係る半導体記憶装置は、それぞれ独立して電荷蓄積状態が制御される電荷蓄積層を有するメモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備えるＮＡＮＤ型フラッシュメモリである。図２０は、第１の実施の形態に係る半導体記憶装置において説明した図３のＢ−Ｂ方向に沿った断面図に対応する。図２０に示すように、第２の実施の形態に係る半導体記憶装置のメモリセルアレイは、半導体基板１上に複数本のメモリセルカラム間に配置された素子分離絶縁膜７と、その素子分離絶縁膜７により互いに分離された浮遊ゲート電極２１と、浮遊ゲート電極２１の頂部上にそれぞれ配置された、正の電荷層、好ましくは正の固定電荷層を有する界面絶縁膜２２と、素子分離絶縁膜７と界面絶縁膜２２上にそれぞれ配置された電極間絶縁膜２３と、電極間絶縁膜２３上に配置された制御ゲート電極２４とを備える。正の固定電荷層は、厚さ０．５〜３ｎｍの低誘電率の界面絶縁膜２２の下層領域に設けられている。低誘電率の界面絶縁膜２２の厚さの下限値は、界面絶縁膜２２の単分子層の厚さであり、材料にもよるが０．３ｎｍ〜０．５ｎｍ程度である。ここで「下層領域」とは、第１の実施の形態と同様に、界面絶縁膜２２の厚さの中心位置（中心レベル）よりも下層（浮遊ゲート電極２１側）という意味である。
【００６４】
より詳細に説明すれば、半導体基板１と浮遊ゲート電極２１間には、トンネル効果で電気伝導するゲート絶縁膜２となる厚さ５〜１０ｎｍのトンネル酸化膜が配置され、このゲート絶縁膜（トンネル酸化膜）２を介して、複数の浮遊ゲート電極２１が、互いに距離をおいて隣接している。各々の浮遊ゲート電極２１間には、浮遊ゲート電極２１の約半分の高さまで、素子分離絶縁膜７が埋め込まれている。浮遊ゲート電極２１の側面の一部と上面は、正の固定電荷層を有する界面絶縁膜２２で覆われている。即ち、界面絶縁膜２２は、浮遊ゲート電極２１の上部端面からこの上部端面に連続する側面まで延長形成されている。このため、界面絶縁膜２２が、延長形成される最先端の位置は、素子分離絶縁膜７の上部端面の位置までである。界面絶縁膜２２の上部に配置される厚さ１０〜５０ｎｍの電極間絶縁膜２３は、界面絶縁膜２２とは異なる絶縁膜からなり、隣接するメモリセルカラムと連続して配置されているが、図２０に示すとおり、界面絶縁膜２２は、隣接するメモリセルカラムから分離して配置されている。このため、正の固定電荷層を生成する電荷トラップ準位に起因したメモリセルカラム間の電荷移動が防止されるので、電荷トラップ準位に伴うセルしきい値変動を抑制できる。電極間絶縁膜２３として用いる絶縁膜としては、第１の実施の形態に係る半導体記憶装置で説明した種々の絶縁膜が採用可能である。電極間絶縁膜２３の上部に配置される制御ゲート電極２４は、隣接するメモリセルカラムと連続して配置されている。
【００６５】
半導体基板１上に、ゲート絶縁膜２、浮遊ゲート電極２１、正の固定電荷層を有する界面絶縁膜２２、高誘電率の電極間絶縁膜２３、制御ゲート電極２４が順次積層されたスタック型メモリセルの書き込み動作時のエネルギーバンド図を図２１（ａ）に示す。図２１（ａ）は、ゲート絶縁膜（トンネル酸化膜）２の厚さが８ｎｍのときに、界面絶縁膜２２として厚さ１ｎｍのシリコン酸化膜、電極間絶縁膜１１として厚さ１２ｎｍのアルミナ膜を用いた場合について示している。図２１（ａ）は、界面絶縁膜２２の下層領域の、界面絶縁膜２２と浮遊ゲート電極２１との界面近傍に、素電荷密度４×１０13ｃｍ-2で正の固定電荷が分布している場合であるが、素電荷密度はこの値に限定されるものではない。正の固定電荷層の素電荷密度は、１×１０10ｃｍ-2以上で一部の効果はあるが、望ましくは、１×１０12ｃｍ-2以上、６×１０16ｃｍ-2程度以下である。６×１０16ｃｍ-2程度を越える素電荷密度では、欠陥により界面絶縁膜２２の膜質の低下が著しくなるので、リーク電流が増大し、好ましくない。
【００６６】
ゲート絶縁膜２に所望のトンネル電流（ファウラー・ノルドハイム電流）が流れるように制御ゲート電極２４に印加した書き込み電圧は、正の固定電荷層がない場合（図２１（ａ）中、点線で示す）より、４×１０13ｃｍ-2の正の固定電荷層の存在により、５Ｖ低減される。１×１０12ｃｍ-2以上の素電荷密度で正電荷を分布すれば、書き込み電圧は、０．１Ｖ以上の低減効果が見込める。更に、浮遊ゲート電極２１中の電荷が感じる電極間絶縁膜１１のトンネル距離は長くなるため、電極間絶縁膜２３のトンネルリーク電流が低減される。リーク電流は電荷無しで１×１０-2Ａ／ｃｍ2で、４×１０13ｃｍ-2の正の固定電荷層がある場合では１０桁以上の低減効果ある。１×１０11ｃｍ-2の正の固定電荷層がある場合でも１桁以上の低減効果が見込める。
【００６７】
図２１（ｂ）は、第２の実施の形態に係る半導体記憶装置の消去動作時のエネルギーバンド図である。ゲート絶縁膜２に所望のトンネル電流（ファウラー・ノルドハイム電流）が流れるように制御ゲート電極２４に印加した消去電圧は、正の固定電荷層がない場合（図２１（ｂ）中、点線で示す）より、増加する。更に、制御ゲート電極２４中の電荷が感じる電極間絶縁膜２３のトンネル距離は短くなるため、電極間絶縁膜２３のトンネルリーク電流は増加する。図２１（ｂ）の消去時の電極間絶縁膜２３を介するリーク電流は、１×１０-10Ａ／ｃｍ2〜１×１０-5Ａ／ｃｍ2程度であり、消去電圧の増大は、３〜１０Ｖ程度である。この問題を回避する必要がある場合のスタック型メモリセル構造は、第４の実施の形態に係る半導体記憶装置において説明する。
【００６８】
図２１（ａ）では、界面絶縁膜２２としてシリコン酸化膜を例示したが、界面絶縁膜２２は、シリコン酸化膜に限定されるものではない。例えば、界面絶縁膜２２としてシリコン窒化膜（Ｓｉ3Ｎ4膜）又はシリコン酸窒化膜（ＳｉＮxＯy膜）を用いてよい。シリコン窒化膜又はシリコン酸窒化膜中では、Ｓｉ−Ｎ+−Ｓｉのように正に帯電した２配位の窒素原子が存在していて、これが正の固定電荷になると考えられる。
【００６９】
なお、第２の実施の形態に係る半導体記憶装置のスタック型メモリセル構造における正の固定電荷層の位置は界面絶縁膜２２の下層領域である必要はない。しかし、浮遊ゲート電極２１と界面絶縁膜２２との界面或いは界面近傍に局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。又、正電荷は固定電荷である必要はなく、可動電荷でも構わない。しかし、固定電荷の方が、セル動作時の電荷状態の変化がないため、セルの電気的特性を変動させないので、望ましい。
【００７０】
なお、第２の実施の形態に係る半導体記憶装置のスタック型メモリセル構造における正の固定電荷層の厚みに、原理的な制限はない。したがって、界面絶縁膜２２の全体に正の固定電荷層が分布していても良く、界面絶縁膜２２の全体に均一に分布していても良く、正の固定電荷層の位置は界面絶縁膜２２の下層領域である必要はない。
【００７１】
しかしながら、正の固定電荷層は所定の厚みの範囲に局在していても良く、単位面積当たりの素電荷密度が同等で、電荷重心位置（重心レベル）が同等ならば、同様の効果がある。具体的には、浮遊ゲート電極２１と界面絶縁膜２２との界面或いは界面近傍に、正の固定電荷層が局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。つまり、正の固定電荷層の電荷重心が界面絶縁膜２２の下層側になるような分布であれば、素電荷密度が小さくても所望の効果を得られるため好ましい。このため、正の固定電荷層の厚みが、薄いほど電荷重心を界面に近づけることができるので好ましく、製造方法を考慮した現実的な観点からは、絶縁膜の１分子層程度の厚さ（原子間隔の２倍程度）の正の固定電荷層が好ましい。
【００７２】
又、第２の実施の形態に係る半導体記憶装置において、正電荷は固定電荷である必要はなく、可動電荷でも構わない。第１の実施の形態で説明したように、例えば、ナトリウムイオン（Ｎａ+）やカリウムイオン（Ｋ+）などの可動イオンを、電極間絶縁膜１１形成後に熱拡散やイオン注入で導入することができる。しかし、固定電荷の方が、セル動作時の電荷状態の変化がないため、セルの電気的特性を変動させないので、望ましい。
【００７３】
界面絶縁膜２２の上部に配置される電極間絶縁膜２３は、界面絶縁膜２２とは異なる絶縁膜からなり、隣接するメモリセルカラムと連続して配置されている。電極間絶縁膜２３として用いる絶縁膜としては、第１の実施の形態に係る半導体記憶装置で説明した種々の絶縁膜が採用可能である。電極間絶縁膜２３の厚さは、膜材料の誘電率に依存し、アルミナ膜の場合は１０〜２０ｎｍ程度が好ましい。電極間絶縁膜２３の上部に配置される制御ゲート電極２４は、隣接するメモリセルカラムと連続して配置されている。
【００７４】
第２の実施の形態に係るメモリセル構造の製造方法を、図２２〜図２６を用いて説明する。図２２〜図２６では、図３のＡ−Ａ方向の断面図は省略している。なお、以下に述べる第２の実施の形態に係るメモリセル構造の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００７５】
（イ）先ず、所望の不純物をドーピングした半導体基板（Ｓｉ基板）１の表面に、ゲート絶縁膜２となる厚さ１０ｎｍのトンネル酸化膜を熱酸化法で形成する。その後、浮遊ゲート電極２１となる厚さ１００ｎｍの燐ドープの多結晶シリコン層２１、素子分離加工のためのマスク膜１０１を順次、ＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク膜１０１、多結晶シリコン層２１、トンネル酸化膜（ゲート絶縁膜）２を順次エッチング加工し、更に半導体基板１の露出領域をエッチングして、図２２に示すように、深さ１００ｎｍの素子分離溝４１を形成する。
【００７６】
（ロ）次に、全面に素子分離用のシリコン酸化膜７を堆積して、素子分離溝４１を完全に埋め込む。その後、表面部分のシリコン酸化膜７をＣＭＰ法で、マスク膜１０１が露出するまで除去し、図２３に示すように表面を平坦化する。この結果、素子分離溝４１にはシリコン酸化膜からなる素子分離絶縁膜７が埋め込まれる。
【００７７】
（ハ）次に、露出したマスク膜１０１を選択的にエッチング除去する。更に、その後、シリコン酸化膜７の表面近傍の領域を希フッ酸（ＨＦ）溶液を用いて部分的にエッチング除去し、多結晶シリコン層（浮遊ゲート電極）２１の側壁面を露出させる。側壁面の高さは５０ｎｍとする。この希フッ酸処理後の水洗のときに、図２４に示すように、浮遊ゲート電極（多結晶シリコン層）２１の表面に、厚さ１ｎｍ以下の自然酸化膜（ケミカル酸化膜）１０９ｂが形成される。
【００７８】
（ニ）次に、半導体基板１を減圧ＣＶＤ炉内に導入し、８５０℃の一酸化窒素（ＮＯ）ガス雰囲気で、熱処理すると、自然酸化膜（ケミカル酸化膜）１０９ｂ及びこの下部の浮遊ゲート電極（多結晶シリコン層）２１の表面が直接熱窒化され、酸素を含んだシリコン窒化膜（ＳｉＮxＯy膜）とシリコン酸化膜の積層絶縁膜が形成される。正確な、正の固定電荷層の生成メカニズムは検討の余地があるが、下層のシリコン酸窒化膜（ＳｉＮxＯy膜）中には、Ｓｉ−Ｎ+−Ｓｉのように正に帯電した２配位の窒素原子が形成され、これにより正の固定電荷層を形成しているものと思われる。又、一酸化窒素（ＮＯ）ガス雰囲気での熱処理により、自然酸化膜（ケミカル酸化膜）１０９ｂに窒素を導入すると、酸化膜中の酸素原子と導入した窒素原子が置換することが知られているので、この置換反応の際に、酸素空位（膜構造欠陥）が形成され、正の固定電荷層を形成するモデルも考えられる。次に、希フッ酸でシリコン窒化膜（ＳｉＮxＯy膜）の上部のシリコン酸化膜を除去すると、正の固定電荷層を有する界面絶縁膜となるＳｉＮxＯy膜２２だけが残る。残った界面絶縁膜（ＳｉＮxＯy膜）２２の膜厚は約１ｎｍ程度である。なお、一酸化窒素（ＮＯ）ガスによる熱窒化以外に、アンモニア（ＮＨ3）ガスや亜酸化窒素（Ｎ2Ｏ）ガス等で熱窒化しても良いし、窒素ラジカルでラジカル窒化して正の固定電荷層を有する界面絶縁膜２２を形成しても良い。
【００７９】
（ホ）次に、図２６に示すように、全面に厚さ１２ｎｍの電極間絶縁膜としてのＡｌ2Ｏ3膜２３を、正の固定電荷層を有する界面絶縁膜（ＳｉＮxＯy膜）２２の上部に、減圧ＣＶＤ法で堆積する。
【００８０】
（へ）この後、全面に多結晶シリコン層／タングステンシリサイド（ＷＳｉ2）層を堆積し、２層構造の制御ゲート電極２４を形成する。制御ゲート電極２４の厚さは、例えば、１００ｎｍとする。更に、ＲＩＥのマスク材をＣＶＤ法で堆積する。その後、レジストマスクを用いたＲＩＥ法により、マスク材、制御ゲート電極２４、電極間絶縁膜（Ａｌ2Ｏ3膜）２３、正の固定電荷層を有する界面絶縁膜（Ｓｉ3Ｎ4膜）２２、浮遊ゲート電極２１、ゲート絶縁膜（トンネル酸化膜）２を順次エッチング加工して、ワード線方向のスリットを形成し、各メモリセルを分離する。これにより、浮遊ゲート電極２１及び制御ゲート電極２４の形状が確定する。
【００８１】
（ト）次に、ワード線方向のスリットの露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜を熱酸化法で形成後、イオン注入法を用いて、メモリセルトランジスタのソース／ドレイン拡散層を形成すれば、図２０に示す第２の実施の形態に係るメモリセル構造が完成する。実際には、第１の実施の形態に係る半導体記憶装置の製造方法と同様に、更に、全面を覆うように層間絶縁膜をＣＶＤ法で形成し、配線層等を形成することは勿論である。
【００８２】
なお、第２の実施の形態に係る半導体記憶装置及びその製造方法は、ＮＡＮＤ型フラッシュメモリに限られるのではなく、電荷蓄積層である浮遊ゲートを持つ構造の１つ以上のトランジスタからなる不揮発性メモリセルアレイ、例えば図１９に等価回路が示されるＡＮＤ型フラッシュメモリなどにも適用できることは勿論である。
【００８３】
図２４及び図２５で、正の固定電荷層を有する界面絶縁膜２２の形成方法として、ケミカル酸化膜を、一酸化窒素（ＮＯ）ガス、アンモニア（ＮＨ3）ガス、或いは亜酸化窒素（Ｎ2Ｏ）ガス等で熱窒化、若しくは窒素ラジカルでラジカル窒化する方法を説明したが、正の固定電荷層を有する界面絶縁膜２２の形成方法は、これらの方法に限定されるものではない。例えば、以下の変形例に示すように、シリコン窒化膜又はシリコン酸窒化膜からなる界面絶縁膜２２を形成後に、オゾン（Ｏ3）や水蒸気等を酸化剤として、正の固定電荷層を有する界面絶縁膜２２を形成しても良い。
【００８４】
図２７は図３のＢ−Ｂ方向に沿った断面図に対応する。本発明の第２の実施の形態の変形例に係る半導体記憶装置は、図２７に示すように、素子分離絶縁層７で側壁が覆われた浮遊ゲート電極２１と、浮遊ゲート電極２１の頂部上にそれぞれ配置された正の固定電荷層を有する界面絶縁膜２５を備える。正の固定電荷層を有する界面絶縁膜２５は、浮遊ゲート電極２１の上部端面からこの上部端面に連続する側面まで延長形成されている。正の固定電荷層を有する界面絶縁膜２５が、素子分離絶縁膜７と浮遊ゲート電極２１の境界面となる浮遊ゲート電極２１の側面にまで延長形成されている点では、第２の実施の形態に係る半導体記憶装置の場合と類似な構造ではあるが、第２の実施の形態に係る半導体記憶装置の場合とは異なり、正の固定電荷層を有する界面絶縁膜２５は、浮遊ゲート電極２１の上部端面の一部及びこの上部端面に連続する側面の一部に食い込む形で、浮遊ゲート電極２１の側面の一部と上面を被覆している。即ち、正の固定電荷層を有する界面絶縁膜２５は、浮遊ゲート電極２１の上部端面の一部及びこの上部端面に連続する側面の一部を構成する半導体材料が他の元素と反応した結果生成された絶縁膜である点が、第２の実施の形態に係る半導体記憶装置の場合と異なる点である。具体的には、正の固定電荷層を有する界面絶縁膜２５が、浮遊ゲート電極２１を構成する多結晶シリコン層の表面が直接熱窒化されて形成された、酸素を含んだシリコン窒化膜（ＳｉＮxＯy膜）の場合について、ここでは例示する。但し、ＳｉＮxＯy膜の組成ｙ＝０の場合、即ち酸素を含まないシリコン窒化膜（Ｓｉ3Ｎ4膜）でも良いことは勿論である。
【００８５】
即ち、第２の実施の形態の変形例に係るメモリセル構造では、浮遊ゲート電極２１を構成する浮遊ゲート電極２１の側壁は素子分離絶縁膜７で覆われており、浮遊ゲート電極２１の上面はＳｉＮxＯy膜からなる正の固定電荷層を有する界面絶縁膜２５で覆われている。更に、素子分離絶縁膜７と浮遊ゲート電極２１の境界面のうち、電極間絶縁膜（Ａｌ2Ｏ3膜）２３に近い領域にもＳｉＮxＯy膜からなる正の固定電荷層を有する界面絶縁膜２５が設けられている。又、浮遊ゲート電極２１の側面において、正の固定電荷層を有する界面絶縁膜２５が延長形成される最先端の位置は、素子分離絶縁膜７の上部端面の位置よりも深い位置になっている点も第２の実施の形態に係る半導体記憶装置の場合と異なる点である。他は、図２０に示したメモリセルの構造と実質的に同様であるので、重複した記載を省略する。図２７に示す第２の実施の形態の変形例に係るモリセル構造においても、正の固定電荷層を有する界面絶縁膜２５が、隣接するメモリセルカラムから分離形成されているので、正の固定電荷層を生成する電荷トラップ準位に起因したメモリセルカラム間の電荷移動が防止できる。
【００８６】
なお、図２７では、正の固定電荷層を有する界面絶縁膜（ＳｉＮxＯy膜）２５と電極間絶縁膜（Ａｌ2Ｏ3膜）２３の２層積層構造の場合を例示したが、第２の実施の形態の変形例に係るモリセル構造は、これに限るものではない。電極間絶縁膜（Ａｌ2Ｏ3膜）２３は、第２の実施の形態に係る半導体記憶装置で説明したような他の高誘電体絶縁膜でも良いし、多層膜でも良い。又、ＯＮＯ膜でも良い。更に、浮遊ゲート電極２１と正の固定電荷層を有する界面絶縁膜（ＳｉＮxＯy膜）２５との間に、電荷が容易に透過できる程度の薄いシリコン酸化膜（ＳｉＯ2膜）が存在する場合にも、本発明は適用できる。このシリコン酸化膜の厚さは典型的には２ｎｍ以下が好ましい。更に、正の固定電荷層を有する界面絶縁膜２５は、酸素を含んだシリコン窒化膜（ＳｉＮxＯy膜）に限定されるものではない。
【００８７】
第２の実施の形態の変形例に係るメモリセル構造の製造方法を、図２８〜図３１を用いて説明する。図２８〜図３１では、図３のＡ−Ａ方向の断面図は省略している。なお、以下に述べる第２の実施の形態の変形例に係るメモリセル構造の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００８８】
（イ）先ず、第２の実施の形態に係るメモリセル構造の製造方法と同様に、半導体基板（Ｓｉ基板）１の表面に、ゲート絶縁膜２となるトンネル酸化膜を熱酸化法で形成する。その後、浮遊ゲート電極２１となる多結晶シリコン層２１、素子分離加工のためのマスク膜を順次、ＣＶＤ法で堆積する。その後、ＲＩＥ法により、マスク膜、多結晶シリコン層２１、トンネル酸化膜（ゲート絶縁膜）２を順次エッチング加工し、更に半導体基板１の露出領域をエッチングして、素子分離溝を形成する。次に、全面に素子分離用のシリコン酸化膜７を堆積して、素子分離溝を完全に埋め込む。その後、表面部分のシリコン酸化膜７をＣＭＰ法で、マスク膜が露出するまで除去し、更にＣＭＰ法でマスク膜が完全に除去されるまで表面を削って、図２８に示すように表面を平坦化する。図２８は、素子分離溝にはシリコン酸化膜からなる素子分離絶縁膜７が埋め込まれた状態を示す。
【００８９】
（ロ）そして、８５０℃の一酸化窒素（ＮＯ）ガス雰囲気で熱処理すると、図２９に示すように、露出した浮遊ゲート電極（多結晶シリコン層）２１の表面が直接熱窒化され、酸素を含んだシリコン窒化膜（ＳｉＮxＯy膜）２５とシリコン酸化膜１０９ｅの積層絶縁膜が形成される。更に、減圧ＣＶＤ炉中で、オゾン（Ｏ3）又は水蒸気等を酸化剤として、この積層絶縁膜を酸化し、シリコン窒化膜（ＳｉＮxＯy膜）２５中に正の固定電荷層を生成する。シリコン窒化膜（ＳｉＮxＯy膜）２５中には、Ｓｉ−Ｎ+−Ｓｉのように正に帯電した２配位の窒素原子が形成され、これが正の固定電荷になっていると考えられる。又、一酸化窒素（ＮＯ）ガス雰囲気での熱処理により、シリコン酸化膜７に窒素を導入すると、シリコン酸化膜７中の酸素原子と導入した窒素原子が置換することが知られており、この置換反応の際に、酸素空位（膜構造欠陥）が形成され、正の固定電荷層が生成されるるモデルも考えられる。この後、図３０に示すように、希フッ酸でシリコン酸化膜１０９ｅを除去し、正の固定電荷層を有する界面絶縁膜となるＳｉＮxＯy膜２５だけを残す。残った正の固定電荷層を有する界面絶縁膜（ＳｉＮxＯy膜）２５の膜厚は約１ｎｍ程度である。
【００９０】
（ハ）次に、図３１に示すように、全面に減圧ＣＶＤで厚さ１５ｎｍの電極間絶縁膜として、Ａｌ2Ｏ3膜２３を堆積する。その後、制御ゲート電極２４となる導電層を全面に形成し、更に、ＲＩＥのマスク材をＣＶＤ法で堆積する。その後、レジストマスクを用いたＲＩＥ法により、マスク材、制御ゲート電極２４、電極間絶縁膜（Ａｌ2Ｏ3膜）２３、正の固定電荷層を有する界面絶縁膜（ＳｉＮxＯy膜）２５、浮遊ゲート電極２１、ゲート絶縁膜（トンネル酸化膜）２を順次エッチング加工して、ワード線方向のスリットを形成し、各メモリセルを分離する。これにより、浮遊ゲート電極２１及び制御ゲート電極２４の形状が確定する。次に、ワード線方向のスリットの露出面に電極側壁酸化膜を形成後、イオン注入法でメモリセルトランジスタのソース／ドレイン拡散層を形成すれば、図２７に示す第２の実施の形態の変形例に係るメモリセル構造が完成する。実際には、層間絶縁膜を介して、更に配線層等が形成されることは勿論である。
【００９１】
このようにして、第２の実施の形態の変形例に係る半導体記憶装置の製造方法によれば、浮遊ゲート電極２１の頂部近傍に、選択的に、Ｓｉ−Ｎ+−Ｓｉのように正に帯電した２配位の窒素原子や、酸素空位（膜構造欠陥）等による正の固定電荷層を有する界面絶縁膜２５を形成できる。
【００９２】
（第３の実施の形態）  
図５（ｂ）に示したように、本発明の第１の実施の形態に係る半導体記憶装置においては、は消去動作時の消去電圧は、正の電荷層（好ましくは正の固定電荷層）がない場合より増加し、更に、制御ゲート電極２４中の電荷が感じる電極間絶縁膜１１のトンネル距離は短くなるため、電極間絶縁膜１１のトンネルリーク電流は増加する。本発明の第３の実施の形態に係る半導体記憶装置においては、この問題を回避するメモリセル構造について、図３２のエネルギーバンド図を用いて説明する。
【００９３】
本発明の第３の実施の形態に係る半導体記憶装置の断面構造は、図４に示した構造と同様の、半導体基板１上に、トンネル効果で電気伝導するゲート絶縁膜２、浮遊ゲート電極２１、電極間絶縁膜１１、制御ゲート電極２４が順次積層されたスタック型メモリセル構造である。しかし、電極間絶縁膜１１の下層領域に正の固定電荷層を設け、更に正の固定電荷層位置よりも上層に負の電荷層、好ましくは負の固定電荷層を設けている点が、第１の実施の形態に係る半導体記憶装置のメモリセル構造とは異なる。ここで「下層領域」とは、第１の実施の形態と同様に、電極間絶縁膜１１の厚さの中心位置（中心レベル）よりも下層（浮遊ゲート電極２１側）という意味である。「正の固定電荷層」は、第１の実施の形態で説明したように、例えばボロン（硼素）等の不純物と結合して正に帯電した酸素原子や酸素空位等の膜構造欠陥により生成される。「負の固定電荷層」は、例えば燐（Ｐ）や砒素（Ａｓ）等の不純物と結合して負に帯電した酸素原子により生成される。正の固定電荷層の位置（水平レベル）と負の固定電荷層の位置（水平レベル）との間隔は、任意に選定できるが、狭い方が好ましい。好ましくは、例えば０．５〜５ｎｍ程度、好ましくは１〜３ｎｍ程度に選定すれば良い。正の固定電荷層と負の固定電荷層との間隔の下限は、電極間絶縁膜１１を構成しているＳｉ−Ｏ等のボンドの長さ（原子間距離）になる。酸化膜の場合では、Ｓｉ−Ｏの原子間距離としては、シラノン（Ｓｉ（ＯＨ））で０．１６５４ｎｍ，クォーツで０．１５９５ｎｍ，クリストバライトで０．１６０５ｎｍ，ステンショバライトで０．１７５７ｎｍ等の値が報告されている。又、Ｓｉ−Ｓｉ原子間距離は０．２８５ｎｍ程度であるので、正の固定電荷層と負の固定電荷層との間隔の下限は、これらの値よりは大きくする必要がある。正の固定電荷層と負の固定電荷層とでダイポールを形成する場合は、Ｓｉ−ＯやＳｉ−Ｓｉの原子間距離の２倍程度が最低限必要であろうから、正の固定電荷層と負の固定電荷層との間隔の下限は、０．５ｎｍ程度になる。
【００９４】
即ち、原理的には、負の固定電荷層の位置は、正の固定電荷層位置よりも上層（制御ゲート電極側）にあればどこでも良い。しかし、正の固定電荷層の位置（水平レベル）が負の固定電荷層の位置（水平レベル）の近傍にある方が、少量の素電荷密度でも以下に述べる効果を、より有効に得ることができるので、望ましい。
【００９５】
図３２（ａ）は、第３の実施の形態に係る半導体記憶装置のメモリセルの書き込み動作時のエネルギーバンド図であり、図３２（ｂ）は、消去時のエネルギーバンド図である。図３２は、第１の実施の形態に係る半導体記憶装置と同様に、ゲート絶縁膜（トンネル酸化膜）２の厚さが８ｎｍのときに、電極間絶縁膜１１として厚さ１２ｎｍのアルミナ膜を用いた場合について示している。図３２は、正の固定電荷層の位置（水平レベル）と負の固定電荷層の位置（水平レベル）の距離が２ｎｍの場合について示している。
【００９６】
第３の実施の形態に係る半導体記憶装置によれば、電極間絶縁膜１１に正の固定電荷層と負の固定電荷層を距離をおいて設けることにより、書き込み電圧の低減と、書き込み時の電極間絶縁膜１１を流れるリーク電流の低減を実現しつつ、消去時の電極間絶縁膜１１を流れるリーク電流を抑制できる。図３２は、電極間絶縁膜１１の下層領域の、電極間絶縁膜１１と浮遊ゲート電極２１との界面から２ｎｍ離れた位置に素電荷密度４×１０13ｃｍ-2で正の固定電荷層が分布し、電極間絶縁膜１１と浮遊ゲート電極２１との界面から４ｎｍはなれた位置に素電荷密度４×１０13ｃｍ-2で負の固定電荷層が分布している場合であるが、素電荷密度はこれらの値に限定されるものではない。正／負の固定電荷層の素電荷密度は、１×１０10ｃｍ-2以上で一部の効果はあるが、望ましくは、１×１０12ｃｍ-2以上、６×１０16ｃｍ-2程度以下である。ここで、「素電荷密度」は、第1の実施の形態で定義したと同様に、単位面積当たりの正の素電荷若しくは負の素電荷の個数で表している。６×１０16ｃｍ-2程度を越える素電荷密度では、欠陥により電極間絶縁膜１１の膜質の低下が著しくなるので、リーク電流が増大し、好ましくない。図３２に示すように、電極間絶縁膜１１の下層領域に正素電荷密度と同程度の負素電荷密度を分布させることで、図５（ｂ）で説明した正電荷の副作用が抑制できる。消去時の電極間絶縁膜リーク電流は、検出限界（１×１０-2Ａ／ｃｍ2）以下となり、消去電圧の増大は、１Ｖ程度以下に抑えられる。この結果、消去時の電極間絶縁膜１１を介するリーク電流を抑制できる。なお、このとき、書き込み電圧は電荷無しに比べて、１Ｖ程度低減される。なお、書き込み時の特性改善（リーク電流低減／書き込み電圧低減）を優先する場合は、正素電荷密度＞負素電荷密度に設定すれば良い。消去時の特性改善（リーク電流低減／消去電圧低減）を優先する場合は、正素電荷密度＜負素電荷密度に設定すれば良い。
【００９７】
なお、第３の実施の形態に係る半導体記憶装置において、正の固定電荷層及び負の固定電荷層の厚みに、原理的な制限はなく、正の固定電荷層及び負の固定電荷層の位置は電極間絶縁膜１１の下層領域である必要はない。しかしながら、浮遊ゲート電極２１と電極間絶縁膜１１との界面或いは界面近傍に、正の固定電荷層が局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。つまり、正の固定電荷層の電荷重心が電極間絶縁膜１１の下層側になるような分布であれば、素電荷密度が小さくても所望の効果を得られるため好ましい。
【００９８】
このため、正の固定電荷層の厚みが、薄いほど電荷重心を界面に近づけることができるので好ましい。更に、正の固定電荷層及び負の固定電荷層の厚みが、薄いほど、正の固定電荷層と負の固定電荷層とを互いに近づけることができるので、小さい素電荷密度で所望の効果を得られる。製造方法を考慮した現実的な観点からは、絶縁膜の１分子層程度の厚さ程度（原子間隔の２倍程度）の正の固定電荷層及び負の固定電荷層が好ましい。
【００９９】
又、正電荷と負電荷は固定電荷である必要はなく、可動電荷でも構わない。第１及び第２の実施の形態と同様に、例えば、ナトリウムイオン（Ｎａ+）やカリウムイオン（Ｋ+）などの正の可動イオンを、電極間絶縁膜１１形成後に熱拡散やイオン注入等で導入し、正の可動電荷層を形成できる。更に、例えば、フッ素イオン（Ｆ-）や塩素イオン（Ｃｌ-）などの負の可動イオンを、電極間絶縁膜１１形成後に熱拡散やイオン注入等で導入し、負の可動電荷層を形成することができる。しかし、固定電荷の方が、セル動作時の電荷状態の変化がないため、セルの電気的特性を変動させないので、望ましい。
【０１００】
負の固定電荷層の形成方法は、例えば、燐元素や砒素元素をイオン注入等で電極間絶縁膜１１中に導入すれば良い。又、ＣＶＤやＡＬＤで電極間絶縁膜１１を形成する場合には、ソースガスに燐又は砒素含有ガスを添加して導入しても良い。又、ＣＶＤやＡＬＤで電極間絶縁膜１１を形成する場合には、膜形成途中の段階で、酸素の供給量を抑えて、酸素の組成がストイキオメトリーから少ない方向にずれた領域を形成しても良い。
【０１０１】
イオン注入により、生成される負の固定電荷層の素電荷密度は、イオン注入のドーズ量Φの１０〜１００％である。例えば、ハフニウムシリケート（ＨｆＳｉＯ2）膜中に燐イオン(31Ｐ+）をイオン注入してから、ＭＯＳキャパシタを形成し、１０００℃、１分の活性化アニールを行った場合、燐イオン(31Ｐ+）のドーズ量Φ＝１×１０13ｃｍ-2のとき、フラットバンド電圧のシフト量ΔＶFから算出された負の固定電荷層の素電荷密度は３×１０12ｃｍ-2（膜中央に電荷中心があると仮定）となる。ハフニア（ＨｆＯ2）膜やアルミナ（Ａｌ2Ｏ3）膜でも同様の結果が得られる。更に、砒素イオン(75Ａｓ+）をイオン注入した場合も、ＭＯＳキャパシタのＣ−Ｖ測定により負の固定電荷層が発生することが認められる。このように、正の固定電荷層位置よりも上層に生成する負の固定電荷層の素電荷密度の制御は、電極間絶縁膜１１の下層領域に形成される正の固定電荷層の素電荷密度を制御の場合と同様に、予め、負の固定電荷層評価用ＭＯＳキャパシタを、正の固定電荷層評価用ＭＯＳキャパシタは別個に形成して、Ｃ−Ｖ測定によりフラットバンド電圧のシフト量ΔＶFを求め、イオン注入のドーズ量Φと生成される負の固定電荷層の素電荷密度との対応関係をアニール条件と共に調べておけば良い。
【０１０２】
ＣＶＤ法やＡＬＤ法で電極間絶縁膜１１を堆積し、酸素の組成をストイキオメトリーから減らす場合や、ソースガスにボロン（Ｂ）含有ガスを添加する場合も、同様に、負の固定電荷層評価用ＭＯＳキャパシタを正の固定電荷層評価用ＭＯＳキャパシタは別個に形成して、Ｃ−Ｖ測定によりフラットバンド電圧のシフト量ΔＶFを求め、ＣＶＤ法やＡＬＤ法の堆積条件と生成される負の固定電荷層の素電荷密度との対応関係を調べておけば、負の固定電荷層の素電荷密度を制御できる。
【０１０３】
（第４の実施の形態）
図２１（ｂ）に示したように、本発明の第２の実施の形態に係る半導体記憶装置においては、消去電圧は、正の固定電荷層がない場合より増加し、制御ゲート電極２４中の電荷が感じる電極間絶縁膜２３のトンネル距離は短くなるため、電極間絶縁膜２３のトンネルリーク電流は増加する。この問題を回避するメモリセル構造を、本発明の第４の実施の形態に係る半導体記憶装置において説明する。
【０１０４】
本発明の第４の実施の形態に係る半導体記憶装置は、図２０と同様に、半導体基板１上に、トンネル効果で電気伝導するゲート絶縁膜２、浮遊ゲート電極２１、正の電荷層（正の固定電荷層）を有する界面絶縁膜２２、高誘電率の電極間絶縁膜２３、制御ゲート電極２４が順次積層されたスタック型メモリセル構造において、正の固定電荷層を有する界面絶縁膜２２の下層領域に正の固定電荷層を有し、更に高誘電率の電極間絶縁膜２３の下層領域に負の電荷層（負の固定電荷層）を有する点が、第２の実施の形態に係る半導体記憶装置とは異なる。
【０１０５】
図３３（ａ）は、第４の実施の形態に係る半導体記憶装置のメモリセルの書き込み動作時のエネルギーバンド図であり、図３３（ｂ）は、消去時のエネルギーバンド図である。図３３は、ゲート絶縁膜（トンネル酸化膜）２の厚さが８ｎｍのときに、界面絶縁膜２２として厚さ１ｎｍのシリコン酸化膜、電極間絶縁膜２３として厚さ１２ｎｍのアルミナ膜を用いた場合について示している。図３３は、界面絶縁膜２２の下層領域の、界面絶縁膜２２と浮遊ゲート電極２１との界面近傍に素電荷密度４×１０13ｃｍ-2で正の固定電荷層が分布し、電極間絶縁膜２３の下層領域の、電極間絶縁膜２３と界面絶縁膜２２との界面近傍に素電荷密度４×１０13ｃｍ-2で負の固定電荷層が分布している場合であるが、素電荷密度はこの値に限定されるものではない。正／負の固定電荷層の素電荷密度は、１×１０10ｃｍ-2以上で一部の効果はあるが、望ましくは、１×１０12ｃｍ-2以上、６×１０16ｃｍ-2程度以下である。６×１０16ｃｍ-2程度を越える素電荷密度では、欠陥により界面絶縁膜２２及び電極間絶縁膜２３の膜質の低下が著しくなるので、リーク電流が増大し、好ましくない。
【０１０６】
第４の実施の形態に係る半導体記憶装置のメモリセルによれば、正の固定電荷層を有する界面絶縁膜２２と負の固定電荷層を有する電極間絶縁膜２３を設けることにより、図２１（ｂ）に示した正電荷の副作用を抑制できる。消去時の電極間絶縁膜リーク電流は、検出限界（１×１０-2Ａ／ｃｍ2）以下となり、消去電圧の増大は、１Ｖ程度以下に抑えられる。この結果、消去時の電極間絶縁膜２３を介するリーク電流を抑制できる。
【０１０７】
なお、このとき、書き込み電圧は電荷無しに比べて、１Ｖ程度低減される。なお、書き込み時の特性改善（リーク電流低減／書き込み電圧低減）を優先する場合は、正素電荷密度＞負素電荷密度に設定すれば良い。消去時の特性改善（リーク電流低減／消去電圧低減）を優先する場合は、正素電荷密度＜負素電荷密度に設定すれば良い。
【０１０８】
書き込み電圧の低減と、書き込み時の電極間絶縁膜２３リーク電流の低減を実現しつつ、消去時の電極間絶縁膜２３リーク電流を抑制できる。
【０１０９】
なお、第４の実施の形態に係る半導体記憶装置において、正の固定電荷層及び負の固定電荷層の厚みに、原理的な制限はない。即ち、正の固定電荷層の位置は界面絶縁膜２２の下層領域である必要はなく、界面絶縁膜２２の全体に分布していても良い。
【０１１０】
しかしながら、正の固定電荷層及び負の固定電荷層は所定の厚みの範囲に局在していても良く、浮遊ゲート電極２１と界面絶縁膜２２との界面或いは界面近傍に、正の固定電荷層が局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。つまり、正の固定電荷層の電荷重心が界面絶縁膜２２の下層側になるような分布であれば、素電荷密度が小さくても所望の効果を得られるため好ましい。
【０１１１】
又、負の固定電荷層の位置は、電極間絶縁膜２３の下層領域である必要はなく、電極間絶縁膜２３の全体に分布していても良い。しかし、界面絶縁膜２２と電極間絶縁膜２３との界面、或いは界面近傍に局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。即ち、負の固定電荷層の厚みが、薄いほど電荷重心を界面絶縁膜２２と電極間絶縁膜２３との界面に近づけることができ、正の固定電荷層と負の固定電荷層とを互いに近づけることができるので、小さい素電荷密度で所望の効果を得られる。製造方法を考慮した現実的な観点からは、絶縁膜の１分子層程度の厚さ程度（原子間隔の２倍程度）の正の固定電荷層及び負の固定電荷層が好ましい。
【０１１２】
又、正電荷と負電荷は固定電荷である必要はなく、可動電荷でも構わない。第３の実施の形態と同様に、ナトリウムイオン（Ｎａ+）やカリウムイオン（Ｋ+）などの正の可動イオンを、界面絶縁膜２２に導入し、フッ素イオン（Ｆ-）や塩素イオン（Ｃｌ-）などの負の可動イオンを、電極間絶縁膜２３に導入しても良い。しかし、固定電荷の方が、セル動作時の電荷状態の変化がないため、セルの電気的特性を変動させないので、望ましい。
【０１１３】
（その他の実施の形態）  
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１１４】
例えば、既に述べた第１〜第４の実施の形態の説明においては、説明を簡略にするために、半導体基板をｐ型としたが、半導体基板はｎ型であっても差し支えがなく、ｐ型とｎ型とを全て逆転すれば、第１〜第４の実施の形態に係る半導体記憶装置及びその製造方法の趣旨は同様に生きることは明らかであろう。
【０１１５】
又、既に述べた第１の実施の形態においては、制御ゲート電極２４は、第３の多結晶シリコン膜１２、シリサイド膜１３及びキャップ絶縁膜１４の３層構造から構成されていると説明したが、これは例示であり、キャップ絶縁膜１４を省略した２層構造や、多結晶シリコン膜（ドープドポリシリコン）からなる単層構造でも構わないし、４層以上の多層構造でも構わない。同様に、浮遊ゲート電極２１は、第１の多結晶シリコン膜３と第２の多結晶シリコン膜８との２層構造で形成されていると説明したが、単一の多結晶シリコン膜（ドープドポリシリコン）からなる単層構造でも構わないし、３層以上の多層構造でも構わない。
【０１１６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１１７】
【図１】図１は、本発明の第１〜第４の実施の形態に係る半導体記憶装置のメモリセル構造の基本となる、原理を説明するエネルギーバンド図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置を示す模式的な回路構成図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な平面図である。
【図４】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図で、図４（ａ）は図３のＢ−Ｂ方向に沿った方向で切断した断面図、図４（ｂ）は図３のＡ−Ａ方向に沿った方向で切断した断面図である。
【図５】本発明の第１の実施の形態に係る半導体記憶装置のメモリセル構造を説明するエネルギーバンド図である。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図で、図６（ａ）は図３のＢ−Ｂ方向に沿った断面図に対応するビット線に沿った方向で切断した断面図、図６（ｂ）は図３のＡ−Ａ方向に沿った断面図に対応するワード線に沿った断面図である。
【図７】図７（ａ）は、図６（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図７（ｂ）は、図６（ｂ）に続く、ワード線に沿った工程断面図である。
【図８】図８（ａ）は、図７（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図８（ｂ）は、図７（ｂ）に続く、ワード線に沿った工程断面図である。
【図９】図９（ａ）は、図８（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図９（ｂ）は、図８（ｂ）に続く、ワード線に沿った工程断面図である。
【図１０】図１０（ａ）は、図９（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１０（ｂ）は、図９（ｂ）に続く、ワード線に沿った工程断面図である。
【図１１】図１１（ａ）は、図１０（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１１（ｂ）は、図１０（ｂ）に続く、ワード線に沿った工程断面図である。
【図１２】図１２（ａ）は、図１１（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１２（ｂ）は、図１１（ｂ）に続く、ワード線に沿った工程断面図である。
【図１３】図１３（ａ）は、図１２（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１３（ｂ）は、図１２（ｂ）に続く、ワード線に沿った工程断面図である。
【図１４】図１４（ａ）は、図１３（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１４（ｂ）は、図１３（ｂ）に続く、ワード線に沿った工程断面図である。
【図１５】図１５（ａ）は、図１４（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１５（ｂ）は、図１４（ｂ）に続く、ワード線に沿った工程断面図である。
【図１６】図１６（ａ）は、図１５（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１６（ｂ）は、図１５（ｂ）に続く、ワード線に沿った工程断面図である。
【図１７】図１７（ａ）は、図１６（ａ）に続く、ビット線に沿った方向で切断した工程断面図、図１７（ｂ）は、図１６（ｂ）に続く、ワード線に沿った工程断面図である。
【図１８】原子層堆積（ＡＬＤ）装置の概略を説明する模式図である。
【図１９】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの変形例を示す等価回路である。
【図２０】本発明の第２の実施の形態に係る半導体記憶装置のメモリセル構造を示す模式的な断面図である。
【図２１】図２１（ａ）は、本発明の第２の実施の形態に係る半導体記憶装置のメモリセル構造を説明するエネルギーバンド図である。
【図２２】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その１）。
【図２３】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その２）。
【図２４】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その３）。
【図２５】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その４）。
【図２６】本発明の第２の実施の形態に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その５）。
【図２７】本発明の第２の実施の形態の変形例に係る半導体記憶装置のメモリセル構造を示す模式的な断面図である。
【図２８】本発明の第２の実施の形態の変形例に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その１）。
【図２９】本発明の第２の実施の形態の変形例に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その２）。
【図３０】本発明の第２の実施の形態の変形例に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その３）。
【図３１】本発明の第２の実施の形態の変形例に係る半導体記憶装置のメモリセルの製造方法を説明する模式的な工程断面図である（その４）。
【図３２】図３２は、本発明の第３の実施の形態に係る半導体記憶装置のメモリセル構造を説明するエネルギーバンド図である。
【図３３】図３３は、本発明の第４の実施の形態に係る半導体記憶装置のメモリセル構造を説明するエネルギーバンド図である。
【図３４】従来の半導体記憶装置のメモリセル構造を説明するエネルギーバンド図である。
【図３５】従来の他の半導体記憶装置のメモリセル構造を説明するエネルギーバンド図である。
【符合の説明】
【０１１８】
１…半導体基板
２…ゲート絶縁膜
３…第１の多結晶シリコン膜
４…第１のシリコン窒化膜
５…第１のシリコン酸化膜
７…第３のシリコン酸化膜（素子分離絶縁膜）
８…第２の多結晶シリコン膜
９…第４のシリコン酸化膜
１０…第５のシリコン酸化膜
１１，２３…電極間絶縁膜
１２…第３の多結晶シリコン膜
１３…シリサイド膜
１４…キャップ絶縁膜（第２のシリコン窒化膜）
１５…セル分離下地膜
１６…列方向セル分離絶縁膜
１７…ストッパ膜
１８…コア充填絶縁膜
１９…層間絶縁膜
２１…浮遊ゲート電極（ゲート電極）
２２…界面絶縁膜
２４…制御ゲート電極
２５…界面絶縁膜（ＳｉＮxＯy膜）
４１…素子分離溝
４２…加熱用赤外線ランプ
４３…パイロメータ
４４…検出器
４５…Ｈｅ−Ｎｅレーザ
４６…ゲートバルブ
４７…ターボ分子ポンプ
４８…サセプタ
４９…油回転ポンプ
５１…ビット線
５１ａ，５１ｂ…シャットオフバルブ
５２…コンタクトプラグ
５２ａ…流量制御バルブ
５２ｂ…流量制御バルブ
５３…高周波誘導コイル
５４…フォトレジスト
６１ａ，６１ｂ…電極間絶縁膜短絡窓
８１，８２，８３，…ソース／ドレイン領域
８３…ビット線コンタクト領域
９０…メモリセルアレイ
９１…トップ・ページバッファ
９２…ボトム・ページバッファ
９３…レフト・ロウデコーダ／チャージポンプ
９４…ライト・ロウデコーダ／チャージポンプ
１０１…マスク膜
１０９ｅ…シリコン酸化膜
ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，…ビット線
ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，…ワード線
【図１】
2005235987.tif 000003
【図２】
2005235987.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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