(57)【要約】【課題】時分割駆動を用いた電気光学装置において、回路動作の安定化を図る。【解決手段】時分割回路４３は、出力線ＤＯ１の時系列的なデータを時分割して、複数の信号線ＳＬ１〜ＳＬ６に振り分ける。信号線単位で設けられたインバータ４５は、信号線ＳＬのデータを入力として、データ線Ｘの電位レベルを設定する。電位供給部４４中のプルアップ抵抗Ｒは、信号線ＳＬのフローティング状態を規制するために、信号線ＳＬに所定の電位Ｖｄｄを供給する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
電気光学装置において、
複数の画素分のデータが時系列的に出力される出力線と、
前記出力線に対応して設けられた複数の信号線と、
前記出力線に対応して設けられた複数のデータ線であって、前記データ線のそれぞれに前記画素が接続された複数のデータ線と、
前記出力線に出力された前記時系列的なデータを時分割し、当該時分割されたデータを前記複数の信号線に振り分ける時分割回路と、
前記信号線と前記データ線との間に設けられ、前記信号線のデータを入力として、前記データ線の電位レベルを設定する設定回路と、
前記信号線に接続され、前記信号線のフローティング状態を規制するために、前記信号線に所定の電位を供給する電位供給部と
を有することを特徴とする電気光学装置。
【請求項２】
前記電位供給部は、プルアップ抵抗またはプルダウン抵抗を介して、前記所定の電位を前記信号線に供給することを特徴とする請求項１に記載された電気光学装置。
【請求項３】
前記電位供給部は、制御信号に応じて導通するスイッチング素子を介して、前記所定の電位を前記信号線に供給することを特徴とする請求項１に記載された電気光学装置。
【請求項４】
前記設定回路は、インバータであることを特徴とする請求項１から３のいずれかに記載された電気光学装置。
【請求項５】
前記設定回路は、前記信号線の電位振幅を前記画素を駆動するのに必要な電位振幅に変換するレベルシフタレベルシフタであることを特徴とする請求項１から３のいずれかに記載された電気光学装置。
【請求項６】
前記設定回路は、アナログスイッチで構成されたアナログマルチプレクサであることを特徴とする請求項１から３のいずれかに記載された電気光学装置。
【請求項７】
前記設定回路は、前記信号線のデータをラッチするラッチ回路であることを特徴とする請求項１から３のいずれかに記載された電気光学装置。
【請求項８】
前記複数のデータ線の一部に設けられているとともに、制御信号に応じたタイミングで、前記設定回路から出力されたデータをラッチする少なくとも一つのラッチ回路をさらに有することを特徴とする請求項１から７のいずれかに記載された電気光学装置。
【請求項９】
前記少なくとも一つのラッチ回路は、前記時分割されたデータが振り分けられる順序が最先となる前記データ線に少なくとも設けられていることを特徴とする請求項８に記載された電気光学装置。
【請求項１０】
電気光学装置において、
複数の画素分のデータが時系列的に出力される出力線と、
前記出力線に対応して設けられた複数のデータ線であって、前記データ線のそれぞれに前記画素が接続された複数のデータ線と、
前記出力線に出力された前記時系列的なデータを時分割し、当該時分割されたデータを前記複数のデータ線に振り分ける時分割回路と、
前記複数のデータ線の一部に設けられているとともに、制御信号に応じたタイミングで、前記時分割回路から出力されたデータをラッチする少なくとも一つのラッチ回路と
を有することを特徴とする電気光学装置。
【請求項１１】
前記少なくとも一つのラッチ回路は、前記時分割されたデータが振り分けられる順序が最先となる前記データ線に少なくとも設けられていることを特徴とする請求項１０に記載された電気光学装置。
【請求項１２】
請求項１から１１のいずれかに記載された電気光学装置を実装したことを特徴とする電子機器。
【請求項１３】
電気光学装置の駆動方法において、
複数の画素分のデータを出力線に時系列的に出力する第１のステップと、
前記出力線に出力された前記時系列的なデータを時分割し、当該時分割されたデータを前記出力線に対応して設けられた複数の信号線に振り分ける第２のステップと、
前記信号線と、前記画素に接続されたデータ線との間に設けられた設定回路によって、前記信号線のデータを入力として、前記データ線の電位レベルを設定する第３のステップと、
前記信号線のフローティング状態を規制するために、前記信号線に所定の電位を供給する第４のステップと
を有することを特徴とする電気光学装置の駆動方法。
【請求項１４】
電気光学装置の駆動方法において、
複数の画素分のデータを出力線に時系列的に出力する第１のステップと、
前記出力線に出力された前記時系列的なデータを時分割し、当該時分割されたデータを前記出力線に対応して設けられた複数のデータ線に振り分ける第２のステップと、
前記複数のデータ線に出力されたデータの一部を、所定のタイミングでラッチする第３のステップと
を有することを特徴とする電気光学装置の駆動方法。
【請求項１５】
前記第３のステップは、少なくとも、前記時分割されたデータが振り分けられる順序が最先となる前記データ線に出力されたデータをラッチするステップであることを特徴とする請求項１４に記載された電気光学装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置、電気光学装置の駆動方法および電子機器に係り、特に、時分割駆動に関する。
【０００２】
【従来の技術】
例えば、特許文献１および特許文献２には、ドライバＩＣの出力ピン数の削減を図り、出力ピン間のピッチを確保すべく、時分割駆動を用いたアクティブマトリクス型の電気光学装置が開示されている。時分割駆動は、ドライバＩＣ等の上位回路より出力された複数の画素分の時系列的なデータを時分割し、個々のデータを対応するデータ線に振り分ける技術である。
【０００３】
【特許文献１】
特開平１１−３２７５１８号公報
【特許文献２】
特開２００１−１３４２４５号公報。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、時分割駆動を用いた電気光学装置において、回路動作の安定化を図ることである。
【０００５】
また、本発明の別の目的は、時分割駆動を用いた電気光学装置において、データの書き込みに関する時間的な制約を解消し、高精細化への対応を容易にすることである。
【０００６】
【課題を解決するための手段】
かかる課題を解決するために、第１の発明は、複数の画素分のデータが時系列的に出力される出力線と、出力線に対応して設けられた複数の信号線と、出力線に対応して設けられた複数のデータ線であって、データ線のそれぞれに画素が接続された複数のデータ線と、出力線に出力された時系列的なデータを時分割し、時分割されたデータを複数の信号線に振り分ける時分割回路と、信号線とデータ線との間に設けられ、信号線のデータを入力として、データ線の電位レベルを設定する設定回路と、信号線に接続され、信号線のフローティング状態を規制するために、信号線に所定の電位を供給する電位供給部とを有する電気光学装置を提供する。
【０００７】
ここで、第１の発明において、電位供給部は、プルアップ抵抗またはプルダウン抵抗を介して、所定の電位を信号線に供給してもよいし、制御信号に応じて導通するスイッチング素子を介して、所定の電位を信号線に供給してもよい。
【０００８】
第１の発明において、設定回路は、インバータであってもよいし、信号線の電位振幅を画素を駆動するのに必要な電位振幅に変換するレベルシフタレベルシフタであってもよい。また、設定回路は、アナログスイッチで構成されたアナログマルチプレクサであってもよいし、信号線のデータをラッチするラッチ回路であってもよい。
【０００９】
第１の発明において、複数のデータ線の一部に設けられているとともに、制御信号に応じたタイミングで、設定回路から出力されたデータをラッチする少なくとも一つのラッチ回路をさらに設けてもよい。この場合、少なくとも一つのラッチ回路は、時分割されたデータが振り分けられる順序が最先となるデータ線に少なくとも設けられていることが好ましい。
【００１０】
第２の発明は、複数の画素分のデータが時系列的に出力される出力線と、出力線に対応して設けられた複数のデータ線であって、データ線のそれぞれに画素が接続された複数のデータ線と、出力線に出力された時系列的なデータを時分割し、時分割されたデータを複数のデータ線に振り分ける時分割回路と、複数のデータ線の一部に設けられているとともに、制御信号に応じたタイミングで、時分割回路から出力されたデータをラッチする少なくとも一つのラッチ回路とを有する電気光学装置を提供する。
【００１１】
ここで、第２の発明において、少なくとも一つのラッチ回路は、時分割回路が時分割されたデータを複数の信号線に出力する順序が最先となるデータ線に少なくとも設けられていることが好ましい。
【００１２】
第３の発明は、上述した第１または第２の発明に係る電気光学装置を実装した電子機器を提供する。
【００１３】
第４の発明は、複数の画素分のデータを出力線に時系列的に出力する第１のステップと、出力線に出力された時系列的なデータを時分割し、時分割されたデータを出力線に対応して設けられた複数の信号線に振り分ける第２のステップと、信号線と、画素に接続されたデータ線との間に設けられた設定回路によって、信号線のデータを入力として、データ線の電位レベルを設定する第３のステップと、信号線のフローティング状態を規制するために、信号線に所定の電位を供給する第４のステップとを有する電気光学装置の駆動方法を提供する。
【００１４】
第５の発明は、複数の画素分のデータを出力線に時系列的に出力する第１のステップと、出力線に出力された時系列的なデータを時分割し、時分割されたデータを出力線に対応して設けられた複数のデータ線に振り分ける第２のステップと、複数のデータ線に出力されたデータの一部を、所定のタイミングでラッチする第３のステップとを有する電気光学装置の駆動方法を提供する。
【００１５】
ここで、第５の発明において、第３のステップは、少なくとも、時分割されたデータを振り分けられる順序が最先となるデータ線に出力されたデータをラッチするステップであることが好ましい。
【００１６】
【発明の実施の形態】
（第１の実施形態）
図１は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、例えば、ＴＦＴ（薄膜トランジスタ）等のスイッチング素子によって液晶素子を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍドット×ｎライン分の画素２がマトリクス状（二次元平面的）に並んでいる。また、表示部１には、それぞれが行方向（Ｘ方向）に延在しているｎ本の走査線Ｙ１〜Ｙｎと、それぞれが列方向（Ｙ方向）に延在しているｍ本のデータ線Ｘ１〜Ｘｍとが設けられており、これらの交差に対応して画素２が配置されている。
【００１７】
図２は、液晶を用いた画素２の等価回路図である。１つの画素２は、スイッチング素子であるＴＦＴ２１、液晶容量２２および蓄積容量２３によって構成されている。ＴＦＴ２１のソースは１本のデータ線Ｘに接続され、そのゲートは１本の走査線Ｙに接続されている。同一列に並んだ画素２に関しては、それぞれのＴＦＴ２１のソースが同じデータ線Ｘに接続されている。また、同一行に並んだ画素２に関しては、それぞれのＴＦＴ２１のゲートが同じ走査線Ｙに接続されている。ＴＦＴ２１のドレインは、並列に設けられた液晶容量２２と蓄積容量２３とに共通接続されている。液晶容量２２は、画素電極２２ａと、対向電極２２ｂと、これらの電極２２ａ，２２ｂ間に挟持された液晶（液晶層）とによって構成されている。蓄積容量２３は、画素電極２２ａと、図示しない共通容量電極との間に形成されており、電位Ｖｃｓが供給される。この蓄積容量２３によって、液晶に蓄積される電荷のリークが抑制される。画素電極２２ａ側には、ＴＦＴ２１を介して、データに応じた電位が印加される。データの書込期間において、データ線Ｘより画素２にデータが供給されると、液晶容量２２と蓄積容量２３とが充放電される。これにより、画素電極２２ａと対向電極２２ｂとの間の電位差に応じて、液晶層の透過率が設定され、画素２の階調が設定される。
【００１８】
制御回路５は、図示しない上位装置より入力される垂直同期信号Ｖｓ、水平同期信号Ｈｓ、ドットクロック信号ＤＣＬＫ等の外部信号に基づいて、走査線駆動回路３およびデータ線駆動回路４を同期制御する。この同期制御の下、走査線駆動回路３およびデータ線駆動回路４は、互いに協働して表示部１の表示制御を行う。
【００１９】
走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されており、走査線Ｙ１〜Ｙｎに走査信号ＳＥＬを出力することによって、走査線Ｙ１〜Ｙｎの線順次走査を行う。走査信号ＳＥＬは、高電位レベル（以下「Ｈレベル」という）または低電位レベル（以下「Ｌレベル」という）の２値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線ＹはＨレベルに、これ以外のすべての走査線ＹはＬレベルに設定される。これにより、所定の期間（１Ｆ）において、最上から最下に向かって、データの書込対象となる画素行が順番に選択される線順次走査が行われる。
【００２０】
データ線駆動回路４は、走査線駆動回路３と協働して、データの書込対象となる画素行に供給すべきデータをデータ線Ｘ１〜Ｘｍに出力する。図１に示したように、このデータ線駆動回路４は、ドライバＩＣ４１と、ドライバＩＣ４１の出力ピンＰＩＮ１〜ＰＩＮｉの個数に相当するｉ個の回路ユニット４２とで構成されている。ドライバＩＣ４１は、画素２がマトリクス状に形成された表示パネルの外部に設けられており、自己が備えるｉ本の出力ピンＰＩＮ１〜ＰＩＮｉには、出力線ＤＯ１〜ＤＯｉが接続されている。出力線単位で設けられたｉ個の回路ユニット４２は、製造コストの低減等を図るべく、例えば低温ポリシリコンで表示パネルに一体的に形成することが好ましい。
【００２１】
ドライバＩＣ４１には、シフトレジスタ、ラッチ回路、複数画素分の時系列的なデータを生成するための切替スイッチ群といった主要な回路が内蔵されている。このドライバＩＣ４１は、今回データを書き込む画素行に対するデータの出力と、次回にデータを書き込む画素行に関するデータの点順次的なラッチとを同時に行う。まず、１水平走査期間（１Ｈ）において、データ線Ｘの本数ｍに相当するｍ個のデータが順次ラッチされる。次の１Ｈにおいて、ラッチされたｍ個のデータが一斉に出力される。これらの出力データは、切替スイッチ群において、所定の個数（本実施形態では６つ）毎にグループ化され、６画素分の時系列的なデータとして、対応する出力ピンＰＩＮ１〜ＰＩＮｉより出力される。
【００２２】
本実施形態では、時間軸変調方式の一種であるサブフィールド駆動を用いて、画素２の駆動が行われる。図３は、サブフィールド駆動の概略的な説明図である。画素２の階調を規定するデータは、一例として、４ビットで構成される１６階調データである。画像の最小表示単位である１フレームは、４つのサブフィールドＳＦ１〜ＳＦ４に分割されている。表示すべき階調との関係において、サブフィールドＳＦ１〜ＳＦ４は、１：２：４：８の重み付けを与える長さに設定されている。ただし、この重み付けは、例えば、０．９：２．１：３．９：８：１の如く、液晶の特性に応じて調整することもある。
【００２３】
画素２の表示階調は、画素２をオン状態に設定するサブフィールドＳＦの組み合わせに応じて決定されるが、この組み合わせは、データの階調値によって一義的に特定される。以下、ある階調表示を行う際に、画素２を駆動するオン電圧Ｖｏｎを供給するサブフィールドＳＦを「オン・サブフィールドＳＦｏｎ」という。また、オン電圧Ｖｏｎとは異なるオフ電圧Ｖｏｆｆを供給するサブフィールドＳＦを「オフ・サブフィールドＳＦｏｆｆ」という。例えば、階調値が９の場合、オン・サブフィールドＳＦｏｎは、重み付け１のＳＦ１および重み付け８のＳＦ４であり、オフ・サブフィールドＳＦｏｆｆは、重み付け２のＳＦ２および重み付け４のＳＦ３となる。この場合、２つのサブフィールドＳＦ１，ＳＦ４の重み付けの合計は９となり、この重み付け相当の階調表示が行われる。画素２に作用する実効電圧は、１フレームに占めるオン・サブフィールドＳＦｏｎの長さに依存しており、これが長くなるほど実効電圧も高くなる。その結果、例えば、ノーマリブラックモードで動作する液晶の場合には、オン・サブフィールドＳＦｏｎが長くなるにつれて、高輝度（白表示）になっていく。ドライバＩＣ４１は、表示すべき階調に応じて、個々のサブフィールドＳＦ１〜ＳＦ４において、オン電圧Ｖｏｎまたはオフ電圧Ｖｏｆｆのいずれかを決定し、二値的なデジタルデータとして、出力線ＤＯ１〜ＤＯｉより外部に出力する。
【００２４】
なお、図３に示した、サブフィールドＳＦの分割数、重み付けの設定、または、階調値に応じた組み合わせ方は一例にすぎず、また、すべてのサブフィールドＳＦの重み付けを同一に設定してもよい（等間隔サブフィールド駆動）。
【００２５】
また、本実施形態では、ドライバＩＣ４１の出力ピン数を削減して、隣接ピン間のピッチを確保すべく、時分割駆動法が用いられる。図１に示したように、上位の出力線ＤＯ１〜ＤＯｉおよび下位のデータ線Ｘ１〜Ｘｍは、一対多の接続関係になっている。すなわち、データ線Ｘ１〜Ｘｍが６本毎にグループ化され、それぞれのグループが１本の出力線ＤＯに対応付けられている。回路ユニット４２は、前段のドライバＩＣ４１より出力された時系列的なデータを時分割し、これによって得られた個々のデータを、同一グループ内の６本のデータ線Ｘのそれぞれに対して振り分けていく。出力線単位で設けられたｉ個の回路ユニット４２は、同様の構成を有しており、また、すべてが同時並行的に動作するので、以下の説明では、出力線ＤＯ１の回路系のみに着目し説明する。
【００２６】
図４は、本実施形態にかかるデータ線駆動回路４の要部回路図であり、ドライバＩＣ４１の後段に位置する単一の回路ユニット４２の構成を示している（図１参照）。この回路ユニット４２は、時分割回路４３、電位供給部４４およびインバータ４５で構成されている。
【００２７】
時分割回路４３は、出力線ＤＯ１に供給された６画素分の時系列的なデータを時分割して、６本の信号線ＳＬ１〜ＳＬ６のそれぞれに振り分ける。この時分割回路４３は、１つのグループを構成する信号線ＳＬ１〜ＳＬ６に対応して、６個の選択スイッチを有しており、それぞれの選択スイッチは、制御回路５からの選択信号ＳＳ１〜ＳＳ６のいずれかによって導通制御される。これらの選択信号ＳＳ１〜ＳＳ６は、同一のグループ内における選択スイッチのオン期間を規定しており、ドライバＩＣ４１からの時系列的な信号出力と同期している。
【００２８】
インバータ４５は、信号線ＳＬとデータ線Ｘとの間において信号線単位で設けられており、信号線ＳＬに供給されたデータに応じて、データ線Ｘの電位レベルを設定する設定回路として機能する。このようなインバータ４５を設けた理由は、データ線Ｘへの電流供給能力を確保することにより、データ線Ｘの充放電を高速化し、データの書き込みに要する時間を短縮するためである。これにより、時分割駆動方式であっても、短時間でのデータ書き込みが可能となるので、高精細化への対応が容易になる。
【００２９】
図５は、時分割駆動のタイミングチャートである。まず、最上の走査線Ｙ１の走査信号ＳＥＬがＨレベルになる選択期間（１Ｈ）におけるデータ書込対象は、画素Ｐ（１，１）〜Ｐ（６，１）、すなわち、最上の走査線Ｙ１とデータ線Ｘ１〜Ｘ６との各交差に対応する６つの画素となる。ドライバＩＣ４１からは、Ｐ（１，１）〜Ｐ（６，１）に関する６ドット分のデータが時系列的に出力線ＤＯ１に出力されるる。この出力と同期して、選択信号ＳＳ１〜ＳＳ６が排他的に順次Ｈレベルになり、時分割回路４３を構成する６つの選択スイッチは、互いにオフセットしたオン時間で択一的にオンしていく（オンする順序はＳＳ１，ＳＳ２，・・・，ＳＳ６の順）これにより、時系列的なデータは、６つに時分割され、１ドット分のデータとなって対応する信号線ＳＬ１〜ＳＬ６に順次振り分けられていく。そして、振り分けられた個々のデータは、信号線単位で設けられたインバータ４５でのレベル反転を経て、対応するデータ線Ｘに供給される。インバータ４５の電流供給能力によって、データ線Ｘの充放電が迅速に行われ、その電位はデータに応じた電位レベルに設定される。
【００３０】
２番目の走査線Ｙ２の走査信号ＳＥＬがＨレベルになる選択期間（１Ｈ）におけるデータ書込対象は、画素Ｐ（１，２）〜Ｐ（６，２）、すなわち、２番目の走査線Ｙ２とデータ線Ｘ１〜Ｘ６との各交差に対応する６つの画素となる。ドライバＩＣ４１は、出力線ＤＯ１に対して、Ｐ（１，２）〜Ｐ（６，２）に関する６ドット分のデータを時系列的に出力する。出力された時系列的なデータは、６つに時分割された上で、信号線ＳＬ１〜ＳＬ６のそれぞれに振り分けられる。そして、振り分けられたデータは、インバータ４５でのレベル反転を経て、対応するデータ線Ｘに供給される。これにより、時分割されたデータに応じた電位レベルにデータ線Ｘが充放電される。これ以降についても同様であり、最下の走査線Ｙｎが選択されるまで、それぞれの画素行における６ドット分のデータ書き込みが線順次的に行われていく。このような線順次的なデータの書き込みは、１フレームを４つのサブフィールドＳＦ１〜ＳＦ４に分割した場合、１フレーム中に４回行われることになる。
【００３１】
ここで、インバータ４５によって信号線ＳＬとデータ線Ｘとを電気的に分離したことにともない、それぞれの信号線ＳＬには、電位供給部４４が接続されている。本実施形態において、電位供給部４４は、プルアップ抵抗Ｒと容量Ｃとで構成されている。所定の電源電位Ｖｄｄと信号線ＳＬとの間に設けられたプルアップ抵抗Ｒは、信号線ＳＬのフローティング状態を規制するために設けられており、このプルアップ抵抗Ｒを介して、信号線ＳＬに電源電位Ｖｄｄが供給される。また、所定の基準電位Ｖｓｓと信号線ＳＬとの間に設けられた容量Ｃは、信号線ＳＬの電位を安定化するためのものであり、積極的に形成した容量素子であってもよいが、信号線ＳＬ自体が有する配線容量であってもよい。このようなプルアップ抵抗Ｒを設ける理由は、インバータ４５の入力レベルのふらつきを抑制して、インバータ４５に貫通電流が流れるのを防止するためである。プルアップ抵抗Ｒを設けない場合、時分割回路４３中の選択スイッチがオフのとき、この選択スイッチに対応する信号線ＳＬは、電位が供給されないフローティング状態になる。フローティング状態の信号線ＳＬにノイズが乗ると、インバータ４５に過大な貫通電流が流れることがあり、誤動作や消費電力の増大を招く。このような現象を防止すべく、プルアップ抵抗Ｒを設けて、信号線ＳＬの電位のふらつきを抑制し、インバータ４５における貫通電流の発生を防止する。
【００３２】
本実施形態によれば、信号線ＳＬのフローティング状態を規制するために、電位供給部４４を構成するプルアップ抵抗Ｒを介して信号線ＳＬに電源電位Ｖｄｄを供給する。これにより、ノイズの影響等を受けることなく、インバータ４５の動作の安定化を図ることができる。
【００３３】
なお、本実施形態では、電位供給部４４をプルアップ抵抗Ｒを主体に構成しているが、プルアップ抵抗Ｒに代えて、一端が接地電位Ｖｓｓに接続されたプルダウン抵抗を用いても同様の効果を得ることができる。
【００３４】
また、本実施形態によれば、信号線ＳＬとデータ線Ｘとの間に、電流供給能力が大きなインバータ４５を介在させることにより、データ線Ｘの充放電を迅速に行うことができる。したがって、時分割回路４３のスイッチング動作に時間的な制約を伴う時分割駆動であっても（この制約はサブフィールド駆動と併用した場合に顕著になる）、データの書き込みを十分に行うことが可能になるので、高精細化への対応が容易になる。なお、信号線ＳＬとデータ線Ｘとの間に設けるインバータ４５の個数は複数であってもよく、特に、信号の論理レベルの反転が生じないようにするためには、偶数個に設定すればよい。
【００３５】
（第２の実施形態）
図６は、第２の実施形態にかかるデータ線駆動回路４の要部回路図であり、ドライバＩＣ４１の後段に位置する単一の回路ユニット４２の構成を示している（後述する図８〜１１についても同様）。本実施形態は、上述したプルアップ抵抗Ｒの代わりに、リセット回路で電位供給部４４を構成する。具体的には、所定のリセット電位Ｖｒｓｔと信号線ＳＬとの間に、スイッチングトランジスタＳＷを信号線単位で設け、これら６つのスイッチングトランジスタＳＷを制御信号ＲＳＴで導通制御する。それ以外の点については第１の実施形態と同様であるから、図４に示した符号と同一の符号を付して、ここでの説明を省略する。
【００３６】
図７は、本実施形態にかかる時分割駆動のタイミングチャートである。制御信号ＲＳＴは、最後の選択信号ＳＳ６がＬレベルに立ち下がってから、次の選択期間で最初の選択信号ＳＳ１がＨレベルに立ち上がるまでの期間において、Ｈレベルに設定される。したがって、時分割回路４３中のすべての選択スイッチがオフするオフ期間において、制御信号ＲＳＴによってスイッチングトランジスタＳＷが一斉にオンし、すべての信号線ＳＬ１〜ＳＬ６に対してリセット電位Ｖｒｓｔが供給される。これにより、時分割回路４３のオフ期間に、信号線ＳＬ１〜ＳＬ６がフローティング状態になるのを規制できるので、第１の実施形態と同様に、後段のインバータ４５の動作を安定化させることができる。
【００３７】
本実施形態では、画素２の駆動動作中にリセット電位Ｖｒｓｔを供給する例について説明したが、電気光学装置に電源を投入した直後から駆動動作に入る前までの初期状態において、このようなリセット電位Ｖｒｓｔの供給を行ってもよい。
【００３８】
なお、以下に述べる各実施形態では、信号線ＳＬのフローティング状態を規制する電位供給部４４として、第１の実施形態にかかるプルアップ抵抗（プルダウン抵抗）または、第２の実施形態にかかるリセット回路のどちらを適用してもよい。
【００３９】
（第３の実施形態）
図８は、第３の実施形態にかかるデータ線駆動回路４の要部回路図である。本実施形態では、データ線Ｘの電位レベルを設定する設定回路として、インバータ４５の代わりに、データの電位を論理レベルから画素２を駆動するのに必要な駆動レベルに変換するレベルシフタ４６を用いる。このレベルシフタ４６の前段の信号線ＳＬ上には電位供給部４４が設けられている。
【００４０】
レベルシフタ４６は、その前後の回路系が互いに異なる電源系で駆動できるように電源系を分離し、論理レベルの電位振幅｜Ｖｄｄ−Ｖｓｓ｜を画素２の駆動レベルの電位振幅｜Ｖｄｄ２−Ｖｓｓ｜へと変換する。レベルシフタ４６よりも前段の回路系は、論理レベル、すなわち、第１の電源電位Ｖｄｄ（例えば、１．８Ｖ）で駆動する。また、レベルシフタ４６よりも後段の回路系は、画素２を駆動するのに必要な駆動レベル、本実施形態では、第１の電源電位Ｖｄｄよりも高い第２の電源電位Ｖｄｄ２（例えば、３．０Ｖ）で駆動する。レベルシフタ４６の直前に設けられたインバータ４７は、出力ピンＰＩＮ１より出力されたデータの電位レベルを反転させる。そして、レベルシフタ４６のＩ端子（入力端子）には、出力ピンＰＩＮ１からの信号がそのまま供給され、／Ｉ端子（反転入力端子）には、インバータ４７によってレベル反転された信号が供給される。
【００４１】
レベルシフタ４６は、一例として、６つのトランジスタで構成されており、第２の電源電位Ｖｄｄ２と基準電位Ｖｓｓとの間には、２つのトランジスタ列が並列に設けられている。一方のトランジスタ列は、２つのｐチャネルトランジスタＴｐ１，Ｔｐ２とｎチャネルトランジスタＴｎ１とで構成されており、他方のトランジスタ列は、２つのｐチャネルトランジスタＴｐ３，Ｔｐ４とｎチャネルトランジスタＴｎ２とで構成されている。トランジスタＴｐ１，Ｔｐ３のソースには、第２の電源電位Ｖｄｄ２が印加されているとともに、トランジスタＴｎ１，Ｔｎ２のソースには基準電位Ｖｓｓが印加されている。トランジスタＴｐ２のソースはトランジスタＴｐ１のドレインに接続されているとともに、トランジスタＴｐ２のドレインはトランジスタＴｎ１のドレインに接続されている。トランジスタＴｐ４のソースはトランジスタＴｐ３のドレインに接続されているとともに、トランジスタＴｐ４のドレインはトランジスタＴｎ２のドレインに接続されている。２つのトランジスタＴｐ２，Ｔｎ１のゲートは、Ｉ端子に共通接続されているとともに、両者を接続する接続ノードａは、トランジスタＴｐ３のゲートに接続されている。同様に、２つのトランジスタＴｐ４，Ｔｎ２のゲートは、／Ｉ端子に共通接続されているとともに、両者を接続する接続ノードｂは、トランジスタＴｐ１のゲートとＯ端子（出力端子）とに共通接続されている。また、トランジスタＴｐ３のゲートは、接続ノードａに接続されている。
【００４２】
このレベルシフタ４６は、下表に示すように、Ｉ端子より入力した論理レベルの信号を画素２の駆動レベルの信号へと変換し、これをＯ端子を介して、後段のデータ線Ｘに出力する。
［表１］
（レベルシフタ４６の動作表）
Ｉ端子（ＳＬ１）          Ｈレベル（Ｖｄｄ）    Ｌレベル（Ｖｓｓ）
Ｔｐ１                      オフ状態            オン状態
Ｔｐ２                      オフ状態            オン状態
Ｔｐ３                      オン状態            オフ状態
Ｔｐ４                      オン状態            オフ状態
Ｔｎ１                      オン状態            オフ状態
Ｔｎ２                      オフ状態            オン状態
Ｏ端子（Ｘ１）            Ｈレベル（Ｖｄｄ２）    Ｌレベル（Ｖｓｓ）
本実施形態によれば、レベルシフタ４６の前段の信号線ＳＬに電位供給部４４を設けることにより、信号線ＳＬのフローティング状態を規制する。これにより、信号線ＳＬの電位を入力としたレベルシフタ４６の動作を安定化させることができる。
【００４３】
（第４の実施形態）
図９は、第４の実施形態にかかるデータ線駆動回路４の要部回路図である。本実施形態では、データ線Ｘの電位レベルを設定する設定回路として、アナログスイッチで構成されたアナログマルチプレクサ４８を用いる。このアナログマルチプレクサ４８の前段の信号線ＳＬ上には電位供給部４４が設けられている。
【００４４】
アナログマルチプレクサ４８は、２つの固定電位Ｖａ，Ｖｂの間に２つのアナログスイッチＴＭ１，ＴＭ２を直列接続した構成を有する。これらの電位Ｖａ，Ｖｂのレベルは、画素２を駆動するのに必要な駆動レベルに設定されている。アナログスイッチＴＭ１のｐチャネルトランジスタのゲートおよびアナログスイッチＴＭ２のｎチャネルトランジスタのゲートには、出力線ＤＯ１の信号が供給される。また、アナログスイッチＴＭ１のｎチャネルトランジスタのゲートおよびアナログスイッチＴＭ２のｐチャネルトランジスタのゲートには、インバータ４８ａを介して、出力線ＤＯ１の反転信号が供給される。そして、２つのアナログスイッチＴＭ１，ＴＭ２の接続ノードにおける電位レベル（ＶａまたはＶｂ）が、アナログマルチプレクサ４８の出力信号として、データ線Ｘに出力される。
【００４５】
アナログマルチプレクサ４８は、下表に示すように、入力端子（ＤＯ１）より入力した論理レベルの信号を画素２の駆動レベルの信号へと変換し、これを出力端子（ＴＭ１，ＴＭ２の接続ノード）より、データ線Ｘに出力する。
［表２］
（アナログマルチプレクサ４８の動作表）
入力端子（ＳＬ１）                Ｈレベル（Ｖｄｄ）    Ｌレベル（Ｖｓｓ）
ＴＭ１のｐチャネルトランジスタ      オフ状態            オン状態
ＴＭ１のｎチャネルトランジスタ      オフ状態            オン状態
ＴＭ２のｐチャネルトランジスタ      オン状態            オフ状態
ＴＭ２のｎチャネルトランジスタ      オン状態            オフ状態
出力端子（Ｘ１）                  Ｈレベル（Ｖａ）      Ｌレベル（Ｖｂ）
本実施形態によれば、アナログマルチプレクサ４８の前段の信号線ＳＬに電位供給部４４を設け、信号線ＳＬのフローティング状態を規制する。これにより、信号線ＳＬの電位を入力としたレベルシフタ４６の動作を安定化させることができる。
【００４６】
なお、設定回路としてアナログマルチプレクサ４８を用いる場合には、サブフィールド駆動（デジタル駆動）のみならず、電圧階調法（アナログ駆動）にも適用可能である。
【００４７】
（第５の実施形態）
図１０は、第５の実施形態にかかるデータ線駆動回路４の要部回路図である。本実施形態では、データ線Ｘの電位レベルを設定する設定回路として、ラッチ回路４９を用いる。このラッチ回路４９は、一方の出力を他方の入力とした２つのインバータで構成され、信号線ＳＬのデータをラッチし、その電位レベルをデータ線Ｘに出力する。ラッチ回路４９の前段の信号線ＳＬ上には電位供給部４４が設けられている。
【００４８】
上述した各実施形態と同様に、本実施形態においても、信号線ＳＬのフローティング状態を規制することにより、信号線ＳＬの電位を入力としたラッチ回路４９の動作を安定化させることができる。
【００４９】
なお、上述した第１から第５の実施形態では、設定回路として、インバータ４５、レベルシフタ４６、アナログマルチプレクサ４８、ラッチ回路４９を例に説明した。しかしながら、本発明はこれに限定されるものではなく、例えば、アンプ等を含めて、信号線ＳＬのデータを入力として、データ線Ｘの電位レベルを設定する設定回路に対して広く適用可能である。
【００５０】
（第６の実施形態）
図１１は、第６の実施形態にかかるデータ線駆動回路４の要部回路図であり、ドライバＩＣ４１の後段に位置する単一の回路ユニット４２の構成を示している。本実施形態は、上述したラッチ回路４９（以下、第１のラッチ回路４９という）の後段に、ラッチ信号ＬＡＴおよび反転ラッチ信号／ＬＡＴによってデータをラッチするタイミングが制御される第２のラッチ回路５０ａ，５０ｂを追加した２段ラッチ構成になっている。
【００５１】
第２のラッチ回路５０ａ，５０ｂは、すべてのデータ線Ｘ１〜Ｘ６に対応して設けられているのではなく、その一部、具体的には、時分割回路４３によって時分割されたデータが振り分けられる順序が最先となるデータ線Ｘ１と、次に振り分けられるデータ線Ｘ２のみに設けられている。データ線Ｘ１，Ｘ２の回路系に関して、第１のラッチ回路４９の出力は、ラッチ信号ＬＡＴおよび反転ラッチ信号／ＬＡＴによって導通制御されるアナログスイッチ５１を介して、第２のラッチ回路５０ａ，５０ｂに入力される。これらのラッチ回路５０ａ，５０ｂは、ラッチ信号ＬＡＴがＨレベル（反転ラッチ信号／ＬＡＴがＬレベル）の場合に、ラッチすべきデータを書き換え、ラッチ信号ＬＡＴがＬレベル（反転ラッチ信号／ＬＡＴがＨレベル）の場合に、データを保持する。そして、ラッチ回路５０ａの出力はデータ線Ｘ１に、ラッチ回路５０ｂの出力はデータ線Ｘ２にそれぞれ供給される。
【００５２】
第２のラッチ回路５０ａ，５０ｂは、ラッチ信号ＬＡＴに応じたタイミングで、第１のラッチ回路４９から出力されたデータをラッチする。図１２は、本実施形態にかかる時分割駆動のタイミングチャートである。選択信号ＳＳ１，ＳＳ２，・・・，ＳＳ６は、この順序で順次Ｈレベルに設定されるので、出力線ＤＯ１における６画素分の時系列的なデータは、信号線ＳＬ１，ＳＬ２，・・・，ＳＬ６の順で振り分けられていく。ここで、第２のラッチ回路５０ａ，５０ｂが設けられていないデータ線Ｘ３〜Ｘ６には、信号線ＳＬ３〜ＳＬ６に振り分けられたデータが第１のラッチ回路４９を介してそのまま供給される。これに対して、第２のラッチ回路５０ａ，５０ｂが設けられたデータ線Ｘ１，Ｘ２には、信号線ＳＬ１，ＳＬ２にデータが割り振られた時点では、第２のラッチ回路５０に保持された前回のデータが未だ供給され続ける。そして、ラッチ信号ＬＡＴがＨレベルに立ち上がった時点で、第２のラッチ回路５０ａ，５０ｂが今回のデータを取り込み、これによって、今回のデータがデータ線Ｘ１，Ｘ２に供給される。
【００５３】
本実施形態によれば、データの書き込みに時間的な制約を伴う時分割駆動においても、十分な書込期間を確保することが可能になる。この点を、図５に示したタイミングチャート（第２のラッチ回路５０ａ，５０ｂを設けない場合）との対比において説明する。図５のケースにおいて、最上の走査線Ｙ１に対応する画素行Ｐ（１，１）〜Ｐ（６，１）に対するデータの書込期間は、走査線Ｙ１がＨレベルになっている期間である。しかしながら、時分割回路４３中の選択スイッチのオン時間がオフセットしているため、データの書込期間はデータ線Ｘ１〜Ｘ６毎に相違し、割り振られる順番が遅くなるほど書込期間も短くなる。そして、この時間的な制約が最も厳しいデータ線Ｘ６に関しては、図５に示したΔｔの期間内に、データ線Ｘ６の充放電を行って、画素Ｐ（６，１）へのデータの書き込みを完了する必要がある。この期間Δｔ内で、画素Ｐ（６，１）へのデータ書き込みを十分に行えない場合には、走査線Ｙ１の選択終了タイミングｔｅを遅らせる必要がある。しかしながら、このタイミングｔｅを遅らせると、次の画素行Ｐ（１，２）〜Ｐ（６，２）に関する時系列データの転送開始タイミングも遅らせる必要が生じるため、駆動動作の高速化を阻害する。このようなデータの書き込み不足の問題は、表示の高精細化が進むにつれて、期間Δｔも短くなる傾向があるので顕在化する。
【００５４】
これに対して、図１２のケースでは、まず、選択信号ＳＳ１がＨレベルに立ち上がるタイミングｔ１では、画素Ｐ（１，２）のデータが信号線ＳＬ１に振り分けられる。しかしながら、このタイミングｔ１では、ラッチ信号ＬＡＴがＬレベルのままなので、データ線Ｘ１に対応した第２のラッチ回路５０ａは、現在保持している画素Ｐ（１，１）のデータをデータ線Ｘ１に出力し続ける。それとともに、最上の走査線Ｙ１が未だ選択されているので、画素行Ｐ（１，１）〜Ｐ（６，１）に対するデータの書き込みが継続される。つぎに、選択信号ＳＳ２がＨレベルに立ち上がるタイミングｔ２では、画素Ｐ（２，２）のデータが信号線ＳＬ２に振り分けられる。しかしながら、このタイミングｔ２においても、ラッチ信号ＬＡＴがＬレベルのままなので、データ線Ｘ２に対応した第２のラッチ回路５０ｂは、現在保持している画素Ｐ（２，１）のデータをデータ線Ｘ２に出力し続ける。それとともに、このタイミングｔ２でも、最上の走査線Ｙ１が未だ選択されているので、画素行Ｐ（１，１）〜Ｐ（６，１）に対するデータの書き込みが継続される。タイミングｔ３になると、ラッチ信号ＬＡＴがＬレベルからＨレベルに立ち上がる。そして、最上の走査線Ｙ１の選択が終了して、次の走査線Ｙ２の選択が開始される。タイミングｔ３において、信号線ＳＬ１，ＳＬ２上のデータが第２のラッチ回路５０ａ，５０ｂにラッチされ、データ線Ｘ１，Ｘ２に出力される。
【００５５】
以上の説明から分かるように、本実施形態では、ラッチ回路５０ａ，５０ｂを設けることにより、走査線Ｙ１の選択終了タイミングｔｅ’を次の画素行Ｐ（１，２）〜Ｐ（６，２）の転送開始タイミングｔ１以降に設定することが可能になる。したがって、上述した期間Δｔを長く設定することが可能となり、データの書き込みに関する時間的な制約を有効に解消することができる。その結果、時間的な制約を伴う時分割駆動であっても、高精細化への対応が容易になる。
【００５６】
なお、本実施形態では、第２のラッチ回路を２つ用いているが、その個数はこれに限定されるものではなく、少なくとも、データの振り分け順序が最先となるデータ線Ｘ１に１つ設けられていれば足りる。また、この順序に従い、第２のラッチ回路の個数を増やしていけば、上記期間Δｔをより長く設定することが可能となる。
【００５７】
また、本実施形態では、第２のラッチ回路の前段にラッチ回路４９を設けた構成について説明した。しかしながら、本発明はこれに限定されるものではなく、前段の回路は、上述したインバータ４５やレベルシフタ４６等であってもよいし、前段の回路を省略してもよい。
【００５８】
また、上述した各実施形態では、液晶素子を用いた場合を例に説明したが、本発明はこれに限定されるものではなく、有機ＥＬ素子、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子に対しても適用可能である。
【００５９】
さらに、上述した各実施形態に係る電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。
【００６０】
【発明の効果】
本発明によれば、時分割駆動において、信号線に所定の電位を供給して、信号線のフローティング状態を規制することにより、信号線のデータを入力とした設定回路の動作を安定させることができる。また、時分割されたデータの一部を所定のタイミングでラッチすることにより、データの書き込みに関する時間的な制約を解消でき、高精細化への対応が容易になる。
【図面の簡単な説明】
【図１】電気光学装置のブロック構成図。
【図２】液晶を用いた画素の等価回路図。
【図３】サブフィールド駆動の概略的な説明図。
【図４】第１の実施形態にかかるデータ線駆動回路の要部回路図。
【図５】第１の実施形態にかかる時分割駆動のタイミングチャート。
【図６】第２の実施形態にかかるデータ線駆動回路の要部回路図。
【図７】第２の実施形態にかかる時分割駆動のタイミングチャート。
【図８】第３の実施形態にかかるデータ線駆動回路の要部回路図。
【図９】第４の実施形態にかかる時分割駆動のタイミングチャート。
【図１０】第５の実施形態にかかるデータ線駆動回路の要部回路図。
【図１１】第６の実施形態にかかるデータ線駆動回路の要部回路図。
【図１２】第６の実施形態にかかる時分割駆動のタイミングチャート。
【符号の説明】
１  表示部
２  画素
３  走査線駆動回路
４  データ線駆動回路
５  制御回路
４１  ドライバＩＣ
４２  回路ユニット
４３  時分割回路
４４  電位供給部
４５  インバータ
４６  レベルシフタ
４７  インバータ
４８  アナログマルチプレクサ
４９  ラッチ回路
５０ａ，５０ｂ  第２のラッチ回路
５１  アナログスイッチ
【図１】
2005003816.tif 000003
【図２】
2005003816.tif 000004
【図３】
2005003816.tif 000005
【図４】
2005003816.tif 000006
【図５】
2005003816.tif 000007
【図６】
2005003816.tif 000008
【図７】
2005003816.tif 000009
【図８】
2005003816.tif 000010
【図９】
2005003816.tif 000011
【図１０】
2005003816.tif 000012
【図１１】
2005003816.tif 000013
【図１２】
2005003816.tif 000014