(57)【要約】【課題】  ＣＰＵによる制御を必要とせず、簡単な構成によって外部出力電圧を切り換えることができる半導体集積回路を提供する【解決手段】  切替端子４ｂへは、メモリボード５から第１または第２のレベルをとる切替信号が加えられる。電圧切替回路４は、切替信号が第１のレベルの時、出力すべき信号（メモリボード５のアドレス信号）を５Ｖ電源電圧に基づく信号に変換して出力し、切替信号が第２のレベルの時、出力すべき信号を３．３Ｖ電源電圧に基づく信号に変換して出力する。【選択図】    図１
2005175910.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧と、第２の電源電圧とを有する半導体集積回路において、
外部から第１または第２のレベルをとる切替信号が加えられる切替端子と、
前記切替信号が第１のレベルの時、出力すべき信号を前記第１の電源電圧に基づく信号に変換して出力し、前記切替信号が第２のレベルの時、前記出力すべき信号を前記第２の電源電圧に基づく信号に変換して出力する電圧切替回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記電圧切替回路は、
前記第１、第２の電源電圧を制御して出力端子へ出力する複数のトランジスタと、
前記切替信号に基づいて前記トランジスタをオン／オフ制御する信号を生成する制御回路と、
を具備することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記複数のトランジスタは、前記第１の電源電圧をオン／オフ制御する第１のトランジスタ、前記第２の電源電圧をオン／オフ制御する第２のトランジスタ、接地電圧をオン／オフ制御する第３のトランジスタであることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１、第２のトランジスタのうち、低電圧電源をオン／オフ制御するトランジスタの基板を前記切替信号に基づいてオン／オフする第４のトランジスタを設けたことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記制御回路は、前記切替回路のディスエーブル状態を指示する信号を受けて前記複数のトランジスタをオフとする回路をさらに有することを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２系統の電源による信号出力が可能な半導体集積回路に関する。
【背景技術】
【０００２】
従来、例えば、メモリのアクセス電圧は５Ｖが一般的であったが、近年、３．３Ｖのメモリも使用されるようになっており、５Ｖのメモリと３．３Ｖのメモリが混在している。このため、メモリコントロール回路を有する半導体集積回路（以下、ＬＳＩという）には、５Ｖのメモリと３．３Ｖのメモリを共に駆動することができることが要求されている。
従来、このような要求を満たすＬＳＩは各種製造されいる。しかしながら、従来のこの種のＬＳＩはメモリの駆動電圧の切替制御を内蔵のＣＰＵ（中央処理装置）が行うようになっており、このため、各種のコントロール回路およびレジスタが必要となり、構成が複雑になる問題があった。また、システムの初期化シーケンスの前にＣＰＵによる電源投入時のイニシャルプログラムの実行が必要となり、回路全体の立ち上がりが遅くなる問題があった。
なお、従来のこの種の技術文献として特許文献１が知られている。
【特許文献１】特許第3133175号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は上記事情を考慮してなされたもので、その目的は、ＣＰＵによる制御を必要とせず、簡単な構成によって外部出力電圧を切り換えることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００４】
請求項１に記載の発明は、第１の電源電圧と、第２の電源電圧とを有する半導体集積回路において、外部から第１または第２のレベルをとる切替信号が加えられる切替端子と、前記切替信号が第１のレベルの時、出力すべき信号を前記第１の電源電圧に基づく信号に変換して出力し、前記切替信号が第２のレベルの時、前記出力すべき信号を前記第２の電源電圧に基づく信号に変換して出力する電圧切替回路とを具備することを特徴とする半導体集積回路である。
【０００５】
請求項２に記載の発明は、請求項１に記載の半導体集積回路において、前記電圧切替回路は、前記第１、第２の電源電圧を制御して出力端子へ出力する複数のトランジスタと、前記切替信号に基づいて前記トランジスタをオン／オフ制御する信号を生成する制御回路とを具備することを特徴とする。
【０００６】
請求項３に記載の発明は、請求項２に記載の半導体集積回路において、前記複数のトランジスタは、前記第１の電源電圧をオン／オフ制御する第１のトランジスタ、前記第２の電源電圧をオン／オフ制御する第２のトランジスタ、接地電圧をオン／オフ制御する第３のトランジスタであることを特徴とする。
請求項４に記載の発明は、請求項３に記載の半導体集積回路において、前記第１、第２のトランジスタのうち、低電圧電源をオン／オフ制御するトランジスタの基板を前記切替信号に基づいてオン／オフする第４のトランジスタを設けたことを特徴とする。
【０００７】
請求項５に記載の発明は、請求項２に記載の半導体集積回路において、前記制御回路は、前記切替回路のディスエーブル状態を指示する信号を受けて前記複数のトランジスタをオフとする回路をさらに有することを特徴とする。
【発明の効果】
【０００８】
この発明によれば、切替信号が第１のレベルの時、出力すべき信号を第１の電源電圧に基づく信号に変換して出力し、切替信号が第２のレベルの時、出力すべき信号を第２の電源電圧に基づく信号に変換して出力する電圧切替回路を設けたので、ＣＰＵによる制御を必要とせず、簡単な構成によって外部出力電圧を切り換えることができる効果が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるＬＳＩ・１の構成を示すブロック図である。この図に示すＬＳＩ・１は、ＣＰＵ２と、メモリコントロール回路３と、電圧切替回路４とから構成されている。そして、電圧切替回路４の出力端子４ａからメモリボード５へアドレス信号に対応するアドレス電圧を出力し、また、メモリボード５から”ハイ”電圧または”ロー”電圧を切替端子４ｂに受ける。メモリボード５は複数のメモリチップが搭載されたボードであり、メモリチップの駆動電圧が５Ｖの場合は”ハイ”電圧を、３．３Ｖの場合は”ロー”電圧を電圧切替回路４へ出力する。
【００１０】
図２は電圧切替回路４の構成を示す回路図である。この図において、４ａ、４ｂは上述した出力端子および切替端子、４ｃはメモリコントロール回路３からアドレス信号が供給されるアドレス端子、４ｄはメモリコントロール回路３からアウトプットイネーブル信号が供給されるイネーブル端子である。１１〜１３はレベルシフト回路であり、入力される電圧を所定レベルまで上昇させて出力する。１６，１７はインバータ、２０、２１は負論理のアンドゲート、２２、２３はナンドゲート、２４は負論理のアンドゲートである。そして、上述した構成要素１６〜２４によって出力電圧を切り換えるための切替制御部２７が構成されている。
【００１１】
また、３１はＰチャンネルＦＥＴ（電界効果トランジスタ）であり、そのソースが３．３Ｖ電源ＶＤ３に接続され、ゲートがナンドゲート２２の出力端に接続され、ドレインがＦＥＴ３３のドレインに接続され、基板がＦＥＴ３２のドレインに接続されている。ＦＥＴ３２はＰチャンネルＦＥＴであり、ソースが３．３Ｖ電源ＶＤ３に接続され、ゲートがインバータ１６の出力端に接続され、基板がドレインに接続されている。ＦＥＴ３３はＮチャンネルＦＥＴであり、ゲートがアンドゲート２４の出力端に接続され、ソースが接地され、基板がソースに接続されている。そして、上述したＦＥＴ３１のドレインとＦＥＴ３３のドレインの接続点が出力端子４ａに接続されている。
【００１２】
３４はＰチャンネルＦＥＴであり、そのソースが５Ｖ電源ＶＤ５に接続され、ゲートがアンドゲート２３の出力端に接続され、ドレインが出力端子４ａに接続され、基板がソースに接続されている。そして、上述したＦＥＴ３１〜３４によって、アドレス信号に基づく５Ｖまたは３．３Ｖの電圧を出力する電圧出力回路３７が構成されている。また、３５はＰチャンネルＦＥＴであり、そのソースが５Ｖ電源ＶＤ５に接続され、ゲートがソースに接続され、ドレインが出力端子４ａに接続され、基板がソースに接続されている。３６はＮチャンネルＦＥＴであり、そのドレインが出力端子４ａに接続され、ゲートがソースに接続され、ソースが接地され、基板がソースに接続されている。これらのＦＥＴ３５、３６は共にダイオードとして機能し、出力端子の発生するサージ電圧を吸収する。
【００１３】
次に、上述した回路の動作を説明する。
まず、イネーブル端子４ｄへアウトプットイネーブル信号として”ハイ”電圧が供給されると、アンドゲート２０、２１の出力が共に”ロー”電圧となる。これにより、ナンドゲート２２、２３の各第２入力端へ”ロー”電圧が供給され、ナンドゲート２２、２３から”ハイ”電圧が出力され、ＦＥＴ３１、３４がオフとなる。また、アンドゲート２４の出力が”ロー”電圧となり、ＦＥＴ３３がオフとなる。このように、イネーブル端子４ｄへ”ハイ”電圧が供給されると、ＦＥＴ３１、３３、３４がオフとなり、電圧切替回路４がディスエーブル状態となる。
【００１４】
次に、イネーブル端子４ｄへアウトプットイネーブル信号として”ロー”電圧が供給されると、電圧切替回路４がイネーブル状態となり、以下に説明する過程で出力端子４ａからアドレス端子４ｃのアドレス信号に対応するアドレス電圧が出力される。すなわち、まず、切替端子４ｂへ”ロー”電圧が供給されている場合は、インバータ１６の出力が”ハイ”電圧、インバータ１７の出力が”ロー”電圧となり、アンドゲート２０の出力が”ロー”電圧、アンドゲート２１の出力が”ハイ”電圧となる。これにより、ナンドゲート２２の第２入力端へ”ロー”電圧が供給され、ナンドゲート２２の出力がその第１入力端の信号にかかわらず”ロー”電圧となり、ＦＥＴ３１がオフとなる。また、この時、ＦＥＴ３２もゲートがハイのためオフとなる。一方、アンドゲート２１の出力が”ハイ”となっているので、ナンドゲート２３の第２入力端へ”ハイ”電圧が供給されると、ナンドゲート２３の出力は、”ロー”となるレベルシフト回路１１の出力に応じて、言い換えれば、アドレス端子４ｃのアドレス信号に応じて変化し、アドレス信号が”ハイ”電圧の時は”ロー”電圧となり、ＦＥＴ３４がオンとなり、アドレス信号が”ロー”電圧の時は”ハイ”電圧となり、ＦＥＴ３４がオフとなる。
【００１５】
他方、イネーブル端子４ｄへ”ロー”電圧が供給されると、アンドゲート２４の入力端は”ロー”となる。これにより、アドレス信号が”ハイ”電圧の時はアンドゲート２４の出力が”ロー”電圧となり、ＦＥＴ３３がオフとなり、アドレス信号が”ロー”電圧の時はアンドゲート２４の出力が”ハイ”電圧となり、ＦＥＴ３３がオンとなる。
このように、切替端子４ｂが”ロー”電圧の時は、アドレス端子４ｃのアドレス信号が”ハイ”電圧の時ＦＥＴ３４がオン、ＦＥＴ３３がオフとなり、出力端子４ａから５Ｖ電源ＶＤ５の電圧が出力される。一方、アドレス端子４ｃのアドレス信号が”ロー”電圧の時はＦＥＴ３４がオフ、ＦＥＴ３３がオンとなり、出力端子４ａから接地電圧が出力される。すなわち、５Ｖ出力が得られる。
【００１６】
次に、切替端子４ｂの信号が”ハイ”電圧の時は、インバータ１６の出力が”ロー”電圧、インバータ１７の出力が”ハイ”電圧となり、アンドゲート２０の出力が”ハイ”電圧、アンドゲート２１の出力が”ロー”電圧となる。これにより、ナンドゲート２３の第２入力端へ”ロー”電圧が供給され、ナンドゲート２３の出力がその第１入力端の信号にかかわらず”ハイ”電圧となり、ＦＥＴ３４がオフとなる。一方、ナンドゲート２２の第２入力端（アンドゲート２０の出力に接続）は”ハイ”であるので、ナンドゲート２２の出力は、アドレス端子４ｃのアドレス信号に応じて変化し、アドレス信号が”ハイ”電圧の時は”ロー”電圧となり、ＦＥＴ３１がオンとなり、アドレス信号が”ロー”電圧の時は”ハイ”電圧となり、ＦＥＴ３１がオフとなる。また、この時、ＦＥＴ３２がオンとなり、ＦＥＴ３１のソースと基板が接続される。また、アンドゲート２４の出力は上記と同様に動作する。すなわち、アドレス信号が”ハイ”電圧の時はアンドゲート２４の出力が”ロー”電圧となり、ＦＥＴ３３がオフとなり、アドレス信号が”ロー”電圧の時はアンドゲート２４の出力が”ハイ”電圧となり、ＦＥＴ３３がオンとなる。
【００１７】
このように、切替端子４ｂが”ハイ”電圧の時は、アドレス端子４ｃのアドレス信号が”ハイ”電圧の時ＦＥＴ３１がオン、ＦＥＴ３３がオフとなり、出力端子４ａから３．３Ｖ電源ＶＤ３の電圧が出力され、一方、アドレス端子４ｃのアドレス信号が”ロー”電圧の時はＦＥＴ３１がオフ、ＦＥＴ３７がオンとなり、出力端子４ａから接地電圧が出力される。すなわち、３Ｖ出力が得られる。
以上が、図１および図２に示す実施形態の詳細である。この実施形態によれば、切替端子４ｂへ”ロー”電圧または”ハイ”電圧を加えるだけで、ＬＳＩ・１の出力を３．３Ｖとしたり５Ｖとしたりすることができる。
【００１８】
なお、上記の構成において、ＦＥＴ３２は、５Ｖ出力時（切替端子４ｂが”ロー”電圧）において、ＦＥＴ３１の基板とソースとの間の接続をオフとし、これにより、５Ｖ出力時に出力端子４ａの電圧が５Ｖになった時、ＦＥＴ３１のダイオード接続を通してＦＥＴ３１のドレインからゲートへ電流が流れることを防ぐためのものである。
また、上記実施形態はメモリボードを駆動するＬＳＩであったが、この発明は、メモリボードに限らず、他の種々の回路を駆動するＬＳＩに適用することができる。
【図面の簡単な説明】
【００１９】
【図１】この発明の一実施形態による半導体集積回路の構成を示すブロック図である。
【図２】同実施形態における電圧切替回路４の構成を示す回路図である。
【符号の説明】
【００２０】
１…半導体集積回路、４…電圧切替回路、４ａ…出力端子、４ｂ…切替端子、４ｃ…アドレス端子、４ｄ…イネーブル端子、５…メモリボード、１１〜１３…レベルシフタ、１６、１７…インバータ、２０、２１、２４…負論理アンドゲート、２２、２３…ナンドゲート、２７…切替制御部、３１〜３４…ＦＥＴ、３７…電圧出力回路。
【図１】
2005175910.tif 000003
【図２】
2005175910.tif 000004