(57)【要約】      （修正有）【課題】ゲート電極の疎密によらずにエクステンション領域等の浅い拡散層の張り出し幅を均一にでき、これによって素子特性を均一にすることが可能な半導体装置の製造方法を提供する。【解決手段】半導体基板１上のゲート電極５をマスクにしたイオン注入と、その後の熱処理によって浅い拡散層としてエクステンション領域７を形成し、ゲート電極７の側壁に絶縁性のサイドウォールを形成した後、エクステンション領域７と同一導電型のソース・ドレイン拡散層を形成する半導体装置の製造方法において、エクステンション領域を形成するための熱処理の前に、半導体基板１の表面層に、半導体基板１内において不活性な元素Ｂをイオン注入することを特徴としている。不活性な元素Ｂのイオン注入は、半導体基板１の全面に対して、半導体基板１の表面層における点欠陥量が飽和する程度に行われる。【選択図】図１
2005175105.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上のゲート電極をマスクにしたイオン注入とその後の熱処理によって浅い拡散層を形成し、当該ゲート電極の側壁に絶縁性のサイドウォールを形成した後、前記浅い拡散層と同一導電型のソース・ドレイン拡散層を形成する半導体装置の製造方法において、
前記浅い拡散層を形成するための熱処理の前に、前記半導体基板の表面層に、当該半導体基板内において不活性な元素をイオン注入する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記不活性な元素のイオン注入は、前記半導体基板の全面に対して行われる
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記不活性な元素のイオン注入は、前記半導体基板の表面層における点欠陥量が飽和する程度に行われる
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記不活性な元素のイオン注入は、前記ゲート電極の配置間隔が密な領域に対してのみ行われる
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記不活性な元素は、前記半導体基板を構成する元素および不活性ガス元素のうちの少なくとも１種である
ことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上のゲート電極をマスクにしたイオン注入とその後の熱処理によって浅い拡散層を形成し、当該ゲート電極の側壁に絶縁性のサイドウォールを形成した後、前記浅い拡散層と同一導電型のソース・ドレイン拡散層を形成する半導体装置の製造方法において、
前記浅い拡散層を形成するためのイオン注入は、他の領域と比較して前記ゲート電極の配置間隔が疎な領域におけるゲート電極間にダミーパターンを配置した状態で行われる
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にはソース・ドレイン拡散層の内側にソー・ドレイン拡散層と同一導電型の浅い拡散層を備えたＭＯＳ型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
図９は、ＭＯＳ型の半導体装置の製造手順を示す断面工程である。この図に示すように、ＭＯＳ型の半導体装置を製造する場合には、先ず図９（１）に示すように、半導体基板１０１の表面側に素子分離１０２を形成してアクティブ領域１０３を分離し、さらにこの半導体基板１０１上にゲート絶縁膜１０４を介してゲート電極１０５を形成する。次いで、図９（２）に示すように、例えばｎＭＯＳ領域（またはｐＭＯＳ領域）のみを開口させたマスク１０６を半導体基板１０１上に形成する。その後、図９（３）に示すように、このマスク１０６とゲート電極１０５とをマスクにしたイオン注入によって、半導体基板１０１におけるアクティブ領域１０３の表面層にソース・ドレイン拡散層のエクステンション領域となる浅い拡散層を形成するための不純物Ａを導入する。次いで、図９（４）に示すように、熱処理を行うことによってアクティブ領域１０３内に導入した不純物を活性化させてエクステンション領域１０７を形成する。
【０００３】
以上の後には、図９（５）に示すように、ゲート電極１０５の側壁に絶縁性のサイドウォール１０８を形成し、ゲート電極１０５およびサイドウォール１０８をマスクに用いたイオン注入とその後の熱処理によってソース・ドレイン拡散層１０９を形成する。しかる後、ゲート電極１０５を埋め込む状態で層間絶縁膜１１０を形成し、この層間絶縁膜１１０にソース・ドレイン拡散層１０９に達する接続孔およびこの内部に埋め込まれたソース・ドレイン拡散層電極１１１を形成し、さらにこれらの電極１１１に接続する配線１１２を層間絶縁膜１１０上に形成する。
【０００４】
また、このような半導体装置の製造工程においては、重金属等の汚染物質が半導体基板１０１内に取り込まれることによって電気的特性が劣化する。これを防止するために、ソース・ドレイン拡散層１０９を形成するためのイオン注入に前後させて、半導体基板１０１の表面近傍に点欠陥領域を形成するためのシリコンイオンの注入工程を行い、その後熱処理を施すことによりソース・ドレイン拡散層１０９の不純物を活性化させる手順も提案されている。これにより、半導体基板１０１内の汚染物質が点欠陥領域に移動し、後に半導体基板１０１表面の点欠陥領域を除去することで、汚染物質を同時に除去することができる（以上、下記特許文献１参照）。
【０００５】
【特許文献１】特開平６−１０４２６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した製造方法においては、次のような課題があった。すなわち、エクステンション領域形成のためのイオン注入では、半導体基板の表面層に点欠陥が発生するが、１つのゲート電極に対する点欠陥の量（点欠陥の数であり、点欠陥量と記す）には、ゲート電極の疎密によってばらつきが生じる。そして、このような点欠陥量のばらつきは、点欠陥によってエンハンスト（アシスト）される初期の不純物の拡散速度に影響を与える。つまり、点欠陥の存在下において不純物の活性化のための熱処理を行った場合、熱処理の初期の段階においては、点欠陥によって不純物の拡散がエンハンストされるため、点欠陥量が相対的に多い部分においては、不純物の拡散速度が速められるのである。
【０００７】
このため、ゲート電極の配置状態が密な領域と比較して、ゲート電極の配置状態が疎な領域では、各ゲート電極に対する点欠陥量が多く、したがって熱処理においての初期の不純物の拡散速度が速いため、エクステンション領域の広がりが大きくなる。この結果、図１０に示すように、ゲート電極１０５の下方におけるエクステンション領域１０７間の間隔をｐｎ接合間距離Ｌａ，Ｌｂとした場合、ゲート電極１０の配置状態が疎な領域ａにおけるｐｎ接合間距離Ｌａは、ゲート電極１０の配置状態が密な領域ｂにおけるｐｎ接合間距離Ｌｂよりも小さくなる。そして、このようなｐｎ接合間距離Ｌａ，Ｌｂのばらつきは、そのまま素子特性のばらつきとなる。
【０００８】
そこで本発明は、ゲート電極の疎密によらずにエクステンション領域等の浅い拡散層のゲート電極下への張り出し幅を均一にでき、これによって素子特性を均一にすることが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
このような目的を達成するための本発明は、イオン注入とその後の熱処理によってゲート電極の両脇の半導体基板の表面層に浅い拡散層を形成した後、ゲート電極の側壁に絶縁性のサイドウォールを形成し、次いで浅い拡散層と同一導電型のソース・ドレイン拡散層を形成する半導体装置の製造方法に関する。そして、特に第１の方法は、浅い拡散層を形成するための熱処理の前に、半導体基板内において不活性な元素を半導体基板の表面層にイオン注入することを特徴としている。
【００１０】
このような第１の方法では、浅い拡散層を形成するための熱処理の前には、半導体基板の表面層に浅い拡散層を形成するための不純物と共に、不活性な元素がイオン注入されることになる。このため、ゲート電極の配置状態に疎密があって、これによってゲート電極の周囲における不純物のイオン注入量に差があったとしても、不活性な元素のイオン注入も含む全体的なイオン注入量が平均化され、イオン注入によって発生する点欠陥量が平均化されることになる。したがって、その後に行われる熱処理においては、ゲート電極の配置状態の疎密によらずに、点欠陥によってエンハンストされる不純物の初期の拡散速度が平均化され、浅い拡散層の広がりが平均化される。また、熱処理によって点欠陥が修復されるため、その後のサイドウォール形成工程およびソース・ドレイン拡散層形成工程において、浅い拡散層の広がりにばらつき生じることもない。
【００１１】
また、第２の方法は、浅い拡散層を形成するためのイオン注入を行う際には、他の領域と比較してゲート電極の配置間隔が疎な領域におけるゲート電極間にダミーパターンを配置した状態で行われることを特徴としている。
【００１２】
このような第２の方法では、ゲート電極の配置間隔が疎な領域におけるゲート電極間にダミーパターンを配置することにより、ゲート電極及びダミーパターンの配置間隔が平均化される。このため、ゲート電極の周囲における、浅い拡散層を形成するための不純物のイオン注入量は、ゲート電極の配置状態の疎密に係わらず平均化され、イオン注入によって発生する点欠陥量が平均化されることになる。したがって、その後に行われる熱処理においては、第１の方法と同様に、ゲート電極の配置状態の疎密によらずに、またその後のサイドウォール形成工程およびソース・ドレイン拡散層形成工程によらずに、点欠陥によってエンハンストされる不純物の初期の拡散速度が平均化され、浅い拡散層の広がりが平均化される。
【発明の効果】
【００１３】
以上説明したように、本発明の第１および第２の半導体装置の製造方法によれば、ゲート電極の配置状態の疎密によらずに、またその後のサイドウォール形成工程およびソース・ドレイン拡散層形成工程に左右されずに、浅い拡散層の広がりを平均化することができるため、ゲート電極の下方におけるｐｎ接合間の距離を均一化でき、素子特性のばらつきが抑えられた半導体装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、各実施形態においては、半導体基板の表面側にｎＭＯＳトランジスタおよびｐＭＯＳトランジスタがそれぞれの配置密度で複数設けられたＣＭＯＳ構成の半導体装置の製造方法を説明する。しかしながら、本発明はＣＭＯＳ構成の半導体装置への適用に限定されることはなく、ＭＯＳトランジスタがそれぞれの配置密度で配置されている半導体装置に同様に適用可能である。
【００１５】
＜第１実施形態＞
図１は、本発明の第１実施形態を説明するための断面工程図である。以下、この図１に基づいて第１実施形態を説明する。
【００１６】
先ず、図１（１）に示すように、単結晶シリコンからなる半導体基板１の表面側に素子分離２を形成し、アクティブ領域３ａ，３ｂを分離する。その後、この半導体基板１上にゲート絶縁膜４を介してゲート電極５を形成する。ゲート電極５は、アクティブ領域３ａ，３ｂを横切るように配置され、各アクティブ領域３ａ，３ｂにそれぞれのピッチで配置されている。
【００１７】
次いで、図１（２）に示すように、例えばｎＭＯＳ領域（またはｐＭＯＳ領域）のみを開口させたマスク６を半導体基板１上に形成する。このマスク６は、例えばリソグラフィープロセスによって形成されるレジストパターンであって良い。尚、図面においては、代表してｎＭＯＳ領域（またはｐＭＯＳ領域）のみを示した。
【００１８】
その後、図１（３）に示すように、このマスク６とゲート電極５とをマスクにしたイオン注入によって、半導体基板１におけるアクティブ３ａ，３ｂの表面層に、浅い拡散層としてソース・ドレイン拡散層のエクステンション領域を形成するための不純物Ａをイオン注入によって導入する。ここでは、半導体基板１の極表面層のみに浅いエクステンション領域が形成されるように、イオン注入における加速電圧を調整したイオン注入が行われる。また、このイオン注入においては、例えば１０15個／ｃｍ2程度のドーズ量で不純物Ａが導入されることとする。
【００１９】
尚、ここで導入する不純物Ａは、ｎＭＯＳ領域であればヒ素（Ａｓ）、リン（Ｐ）などのｎ型の不純物Ａが用いられる。一方、ｐＭＯＳ領域であればホウ素（Ｂ）、またはインジウム（Ｉｎ）などのｐ型の不純物Ａが用いられる。尚、これら不純物Ａは、それぞれがイオンの状態で半導体基板中に導入（イオン注入）され、例えばホウ素（Ｂ）は２フッ化ホウ素イオン（ＢＦ2+）の状態でイオン注入される。
【００２０】
以上の図１（２），図１（３）の工程は、ｐＭＯＳ領域（またはｎＭＯＳ領域）を覆うようにマスク６を交換して繰り返し行われ、これによりｎＭＯＳ領域とｐＭＯＳ領域の両方に、それぞれの導電型の不純物Ａを導入する。そして、これらの工程が終了した後には、マスク６を半導体基板１上から除去する。
【００２１】
以上までの工程は従来と同様に行われる。そして、次の図１（４）に示す工程が、本第１実施形態に特有の工程となる。すなわち、マスク（６）が除去された半導体基板１の全面に対して、半導体基板１内において不活性な元素Ｂをイオン注入によって導入する。
【００２２】
ここで、半導体基板１内において不活性な元素Ｂとは、半導体基板１内に導入した場合にキャリアとなることのない、またはなり難い元素であることとする。このような不活性な元素Ｂとしては、アルゴン（Ａｒ）のような不活性ガス元素、さらには半導体基板１が単結晶シリコンからなる場合にはシリコンが好適に用いられる。また、化合物半導体によって半導体基板１を構成した場合には、半導体基板１を構成する元素を用いても良い。この他にも、単結晶シリコンや化合物半導体からなる半導体基板１内に導入した場合にキャリアとなり難い元素として、インジウム（Ｉｎ）や窒素（Ｎ）等を用いても良い。これらの元素は、元素イオンまたはたは分子イオンの状態で半導体基板１中にイオン注入される。
【００２３】
また、本工程では、エクステンション領域の形成深さにまで不活性な元素Ｂがイオン注入される程度に加速電圧を調整したイオン注入が行われる。また、このイオン注入においては、このイオン注入と、上述した不純物Ａのイオン注入とによって半導体基板１に生じる点欠陥量が飽和する程度に、またこれらのイオン注入によって半導体基板１部分が非晶質化する程度のドーズ量で、不活性な元素Ｂが導入されることとする。
【００２４】
次に、図１（５）に示すように、熱処理を行うことによって、半導体基板１中にイオン注入によって導入した不純物の活性化を行い、活性化された不純物を含有するエクステンション領域７を形成する。この熱処理は、ＲＴＡ（Rapid Thermal Annealing）による急速加熱によって行われることとする。
【００２５】
以上の後の工程は従来と同様に行われる。すなわち、図２に示すように、ゲート電極５の側壁に絶縁性のサイドウォール８を形成し、ゲート電極５およびサイドウォール８をマスクに用いたイオン注入とその後の熱処理によってソース・ドレイン拡散層９を形成する。しかる後、ゲート電極５を埋め込む状態で基板１上に層間絶縁膜１０を形成し、この層間絶縁膜１０にソース・ドレイン拡散層９に達する接続孔およびこの内部に埋め込まれたソース・ドレイン電極１１を形成し、さらにこれらの電極１１に接続する配線１２を層間絶縁膜１０上に形成し、半導体装置を完成させる。
【００２６】
以上説明した第１実施形態の製造方法によれば、図１（５）に示したエクステンション領域７を形成するための熱処理の前に、図１（３）を用いて説明したように、このエクステンション領域７をするための不純物Ａと共に、図１（４）を用いて説明したように不活性な元素Ｂがイオン注入されることになる。このため、各アクティブ領域３ａ，３ｂにおけるゲート電極５の配置状態に疎密があって、これによってゲート電極５の周囲における不純物のイオン注入量に差があったとしても、全体的なイオン注入量が平均化され、上述した熱処理の前に、イオン注入によって発生する点欠陥量を平均化することができる。
【００２７】
したがって、図１（５）を用いて説明した熱処理においては、ゲート電極５の配置状態の疎密によらずに、点欠陥によってエンハンストされる不純物の初期の拡散速度が平均化され、熱処理によって形成されるエクステンション領域７の広がり、すなわちゲート電極５の下方への張り出し幅が平均化される。また、この熱処理によって点欠陥が修復されるため、その後のサイドウォール形成工程およびソース・ドレイン拡散層形成工程において、浅い拡散層の広がりにばらつき生じることもない。この結果、図３に示すように、アクティブ領域３ａおよび、このアクティブ領域３ａよりもゲート電極５の配置密度が密であるアクティブ領域３ｂにおいてのエクステンション領域７間の間隔、すなわちｐｎ接合間距離Ｌａ，Ｌｂを平均化することができ、素子特性のばらつきが抑えられた半導体装置を得ることが可能になる。
【００２８】
以上説明した第１実施形態においては、図１（３）を用いて説明したエクステンション領域を形成するための不純物Ａのイオン注入を行った後に、図１（４）を用いて説明した不活性な元素Ｂのイオン注入を行う手順を説明した。しかしながら、不活性な元素Ｂのイオン注入は、図１（５）を用いて説明した熱処理の前であれば良い。したがって、以下の第２実施形態および第３実施形態に示すように不活性な元素をイオン注入する手順を変更しても良い。
【００２９】
＜第２実施形態＞
次に説明する第２実施形態は、上述した第１実施形態において説明した不活性な元素をイオン注入する手順のみを変更した例である。尚、各工程は上述した第１実施形態と同様に行われるため、ここでは工程順のみを説明し各工程の詳細な説明は省略する。
【００３０】
先ず、図４（１）に示すように、半導体基板１上にゲート電極５を形成する。次に、図４（２）に示すように、半導体基板１の全面に対して不活性な元素Ｂのイオン注入を行う。その後、図４（３）に示すように、ｎＭＯＳ領域（またはｐＭＯＳ領域）のみを開口させたマスク６を半導体基板１上に形成し、さらに図４（４）に示すように、マスク６およびゲート電極５をマスクにした不純物Ａのイオン注入を行う。また、これらの図４（３），図４（４）の工程は、ｐＭＯＳ領域（またはｎＭＯＳ領域）を覆うようにマスク６を交換して繰り返し行われ、これによりｎＭＯＳ領域とｐＭＯＳ領域の両方に、それぞれの導電型の不純物Ａを導入する。その後、マスク６を半導体基板１上から除去し、次いで図４（５）に示すように熱処理を行うことによってエクステンション領域７を形成する。
【００３１】
そして、以上の後の工程は第１実施形態で説明したように、従来と同様に行われる。
【００３２】
以上のような手順であっても、エクステンション領域７を形成するための熱処理の前に、不純物のイオン注入と共に、不活性な元素のイオン注入が行われるため、上述した第１実施形態と同様の効果を得ることができる。
【００３３】
＜第３実施形態＞
次に説明する第３実施形態は、上述した第１実施形態において説明した不活性な元素をイオン注入する工程をｎＭＯＳ領域とｐＭＯＳ領域とで別工程として行う例である。尚、各工程は上述した第１実施形態と同様に行われるため、ここでは工程順のみを説明し各工程の詳細な説明は省略する。
【００３４】
先ず、図５（１）に示すように、半導体基板１上にゲート電極５を形成した後、図５（２）に示すようにｎＭＯＳ領域（またはｐＭＯＳ領域）のみを開口させたマスク６を半導体基板１上に形成する。次いで、図５（３）に示すように、このマスク６およびゲート電極５上からｎ型（またはｐ型）の不純物Ａをイオン注入した後、引き続き図５（４）に示すようにマスク６およびゲート電極５上から不活性な元素Ｂをイオン注入する。そして、これらの図５（２）〜図５（４）の工程は、ｐＭＯＳ領域（またはｎＭＯＳ領域）を覆うようにマスク６を交換して繰り返し行う。この際、不活性な元素Ｂは、ｐＭＯＳ領域とｎＭＯＳ領域とで同一元素であっても異なる元素であっても良い。これによりｎＭＯＳ領域とｐＭＯＳ領域の両方に、それぞれの導電型の不純物Ａとそれぞれの不活性な元素Ｂとを導入した後、マスク６を半導体基板１上から除去し、次いで図４（５）に示すように熱処理を行うことによってエクステンション領域７を形成しても良い。
【００３５】
そして、以上の後の工程は第１実施形態で説明したように、従来と同様に行われる。
【００３６】
以上のような手順であっても、エクステンション領域７を形成するための熱処理の前に、不純物Ａのイオン注入と共に、不活性な元素Ｂのイオン注入が行われるため、上述した第１実施形態と同様の効果を得ることができる。そして、特に本第３実施形態の手順によれば、ｎＭＯＳ領域とｐＭＯＳ領域とにおいて、不活性な元素Ｂのイオン注入を別々に行うことができる。したがって、ｎＭＯＳとｐＭＯＳの点欠陥量をそれぞれ最適化できる。
【００３７】
＜第４実施形態＞
次に説明する第４実施形態では、不活性な元素を選択的にイオン注入する手順を、図６に基づいて説明する。
【００３８】
先ず、図６（１）に示すように、半導体基板１上にゲート電極５を形成した後、図６（２）に示すようにｎＭＯＳ領域（またはｐＭＯＳ領域）のみを開口させたマスク６を半導体基板１上に形成する。次いで、図６（３）に示すように、このマスク６およびゲート電極５上からｎ型（またはｐ型）の不純物Ａをイオン注入した後、マスク６を半導体基板１上から除去する。また、これらの図６（２），図６（３）の工程は、ｐＭＯＳ領域（またはｎＭＯＳ領域）を覆うようにマスク６を交換して繰り返し行われ、これらの工程が終了した後にはマスク６を半導体基板１上から除去する。以上までは、第１実施形態と同様行う。
【００３９】
そして、本第４実施形態においては、マスク６を半導体基板１上から除去した後、図６（４）に示すように、半導体基板１上に、新たなマスク（第２マスクと記す）２１を形成する。この第２マスク２１は、他のアクティブ領域３ａと比較して、ゲート電極５の配置状態が密なアクティブ領域３ｂを露出させる開口を有し、ゲート電極５の配置状態が疎なアクティブ領域３ａを覆う形状で形成されることとする。尚、この第２マスク２１は、ｎＭＯＳ領域とｐＭＯＳ領域とで共通であって良い。
【００４０】
以上の後、図６（５）に示すように、マスク２１上から不活性な元素Ｂのイオン注入を行い、ゲート電極５の配置状態が密なアクティブ領域３ａのみに不活性な元素Ｂをイオン注入する。ここで用いられる不活性な元素Ｂおよび、イオン注入における加速電圧は、第１実施形態で説明したと同様である。ただし、このイオン注入におけるドーズ量は、先の図６（３）において行われた不純物Ａのイオン注入によって、アクティブ領域３ａとアクティブ領域３ｂに生じた点欠陥量の差が、この不活性な元素Ｂのイオン注入によってアクティブ領域３ｂに生じる点欠陥量によって補正され、アクティブ領域３ａとアクティブ領域３ｂとに生じる点欠陥量の差が略等しくなる程度に設定される。
【００４１】
以上の後、第２マスク２１を除去し、次いで図６（６）に示すように、熱処理を行うことによって、半導体基板１中にイオン注入によって導入した不純物の活性化を行い、活性化された不純物を含有するエクステンション領域７を形成する。この熱処理は、ＲＴＡによる急速加熱によって行われることとする。
【００４２】
そして、以上の後の工程は第１実施形態で説明したように、従来と同様に行われる。
【００４３】
このような第４実施形態の製造方法では、エクステンション領域７を形成するための熱処理の前に、不純物Ａのイオン注入と共に、ゲート電極の配置密度が密な部分に対して選択的に不活性な元素Ｂのイオン注入を行うことにより、ゲート電極の周囲におけるイオン注入量が平均化される。したがって、上述した熱処理の前に、イオン注入によって発生する点欠陥量を平均化することができる。
【００４４】
したがって、第１実施形態と同様に、図６（５）を用いて説明した熱処理においては、ゲート電極５の配置状態の疎密によらずに、点欠陥によってエンハンストされる不純物の初期の拡散速度が平均化され、ｐｎ接合間距離を平均化することができ、素子特性のばらつきが抑えられた半導体装置を得ることが可能になる。
【００４５】
＜第５実施形態＞
次に説明する第５実施形態では、エクステンション領域形成の際に、不活性な元素のイオン注入を行わず、不純物のイオン注入領域を制限することによって点欠陥量を平均化する方法を図７に基づいて説明する。
【００４６】
先ず、図７（１）に示すように、半導体基板１上にゲート電極５を形成する。
【００４７】
その後、図７（２）に示すようにｎＭＯＳ領域（またはｐＭＯＳ領域）のみを開口させたマスク３１を半導体基板１上に形成する。本第５実施形態においては、このマスク３１の開口形状を１つの特徴としている。すなわち、図８の平面図にも合わせて示すように、このマスク３１は、ｎＭＯＳ領域（またはｐＭＯＳ領域）のみを開口させた形状であると共に、ゲート電極５の配置状態が疎なアクティブ領域３ａにおいては、ゲート電極５間にダミーパターンとして配置される。ゲート電極５間にダミーパターンとして配置されるマスク３１部分は、例えばゲート電極５脇に０．３μｍ以上の幅で半導体基板１の表面が露出することのないように配置されることとする。そして、これにより、各ゲート電極５脇におけるアクティブ領域３ａ，３ｂの露出面積を、ゲート電極７の配置状態の疎密によらずに略平均化させる。
【００４８】
以上後、図７（３）に示すように、このマスク３１およびゲート電極５上からｎ型（またはｐ型）の不純物Ａをイオン注入する。このイオン注入は、第１実施形態において図１（３）を用いて説明したと同様行う。
【００４９】
また、以上の図７（２），図７（３）の工程は、ｐＭＯＳ領域（またはｎＭＯＳ領域）を覆うようにマスク３１を交換して繰り返し行われ、これによりｎＭＯＳ領域とｐＭＯＳ領域の両方に、それぞれの導電型の不純物Ａを導入する。そして、これらの工程が終了した後には、マスク３１を半導体基板１上から除去する。
【００５０】
次に、図７（４）に示すように、熱処理を行うことによって、半導体基板１中にイオン注入によって導入した不純物の活性化を行い、活性化された不純物を含有するエクステンション領域７を形成する。この熱処理は、ＲＴＡによる急速加熱によって行われることとする。
【００５１】
以上の後の工程は、第１実施形態において図２を用いて説明したように従来と同様に行われ、半導体装置を完成させる。
【００５２】
以上説明した第５実施形態の製造方法によれば、図７（２）を用いて説明したように、ゲート電極５の配置間隔が疎な領域３ａにおけるゲート電極５間にダミーパターンとしてマスク３１を配置することにより、ゲート電極５脇における半導体基板１の開口面積が平均化される。したがって、ゲート電極５の周囲における、エクステンション領域を形成するための不純物のイオン注入量は、ゲート電極５の配置状態の疎密に係わらず平均化され、このイオン注入によって発生する点欠陥量が平均化されることになる。したがって、その後に行われる熱処理においては、第１〜第４実施形態と同様に、点欠陥によってエンハンストされる不純物の初期の拡散速度が平均化される。また、熱処理によって点欠陥が修復されるため、その後のサイドウォール形成工程およびソース・ドレイン拡散層形成工程において、浅い拡散層の広がりにばらつき生じることもない。この結果、第１〜第４実施形態と同様に、ｐｎ接合間距離Ｌａ，Ｌｂを平均化することができ、素子特性のばらつきが抑えられた半導体装置を得ることが可能になる。
【図面の簡単な説明】
【００５３】
【図１】第１実施形態の製造方法を説明する断面工程図である。
【図２】半導体装置の製造方法を説明する断面図である。
【図３】第１実施形態の効果を説明する断面図である。
【図４】第２実施形態の製造方法を説明する断面工程図である。
【図５】第３実施形態の製造方法を説明する断面工程図である。
【図６】第４実施形態の製造方法を説明する断面工程図である。
【図７】第５実施形態の製造方法を説明する断面工程図である。
【図８】図７（２）のマスクの形状を説明する平面図である。
【図９】従来の半導体装置の製造方法を説明する断面工程図である。
【図１０】従来の製造方法の課題を説明する断面図である。
【符号の説明】
【００５４】
１…半導体基板、５…ゲート電極、７…エクステンション領域（浅い拡散層）、８…サイドウォール、９…ソース・ドレイン拡散層、３１…マスク（ダミーパターン）、Ａ…不純物、Ｂ…不活性な元素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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