(57)【要約】      （修正有）【課題】バイアス電圧が低く、スイッチング時間の短い、高電力を切り替えられる高周波数スイッチを提供する。【解決手段】高周波数スイッチングトランジスタ１００は、第１導電性型を有するコレクタ領域１０４と、第１導電性型とは異なる第２導電性型を有している第１障壁領域１０８と、第１障壁領域１０８のドーパント濃度よりも低いドーパント濃度を有している半導体領域１１４と、第１導電性型を有する第２障壁領域１２０と、第２導電性型を有するベース領域１２２と、第２導電性型を有し、半導体領域１１４よりも高いドーパント濃度を有する第３障壁領域１２８と、第１導電性型を有するエミッタ領域１３０を備えている。【選択図】図１
2005175482.tif 000002
【特許請求の範囲】
【請求項１】
高周波数スイッチングトランジスタ（１００）において、
第１導電性型を有するコレクタ領域（１０４）と、
コレクタ領域（１０４）に隣接しており、第１導電性型とは異なる第２導電性型を有している第１障壁領域（１０８）と、
第１障壁領域（１０８）に隣接しており、第１障壁領域（１０８）のドーパント濃度よりも低い、または、０に等しいドーパント濃度を有している半導体領域（１１４）と、
半導体領域（１１４）に隣接しており、第１導電性型を有する第２障壁領域（１２０）と、
第２障壁領域（１２０）に隣接しており、第２導電性型を有するベース領域（１２２）と、
半導体領域（１１４）に隣接しており、第２導電性型を有し、半導体領域（１１４）よりも高いドーパント濃度を有する第３障壁領域（１２８）と、
上記第３障壁領域（１２８）に隣接しており、第１導電性型を有するエミッタ領域（１３０）とを備える高周波数スイッチングトランジスタ。
【請求項２】
上記の第１導電性型を有する材料がｎドープされた半導体材料であり、上記の第２導電性型を有する材料がｐドープされた半導体材料である、請求項１に記載の高周波数スイッチングトランジスタ（１００）。
【請求項３】
上記の第２障壁領域（１２０）が、第３障壁領域（１２８）に隣接しているか、または、第３障壁領域（１２８）に対して所定の間隔を開けて配置されている、請求項１または２に記載の高周波数スイッチングトランジスタ（１００）。
【請求項４】
上記所定の間隔が２０μｍ以下である、請求項３に記載の高周波数スイッチングトランジスタ（１００）。
【請求項５】
上記の第１障壁領域（１０８），第２障壁領域（１２０）または第３障壁領域（１２８）のドーパント濃度が、１０15〜１０18個のドーパント原子／ｃｍ3である、請求項１〜４のいずれか１項に記載の高周波数スイッチングトランジスタ（１００）。
【請求項６】
上記の第１障壁領域（１０８），第２障壁領域（１２０）または第３障壁領域（１２８）のドーパント濃度が、１０16〜１０17個のドーパント原子／ｃｍ3である、請求項５に記載の高周波数スイッチングトランジスタ（１００）。
【請求項７】
上記の半導体領域（１１４）のドーパント濃度が、１０14個のドーパント原子／ｃｍ3未満である、請求項１〜６のいずれか１項に記載の高周波数スイッチングトランジスタ（１００）。
【請求項８】
上記のコレクタ領域（１０４），ベース領域（１２２）またはエミッタ領域（１３０）のドーパント濃度が、１０19個のドーパント原子／ｃｍ3以上である、請求項１〜７のいずれか１項に記載の高周波数スイッチングトランジスタ（１００）。
【請求項９】
上記の第１障壁領域（１０８），第２障壁領域（１２０）または第３障壁領域（１２８）の厚さが、０．１μｍ〜２μｍの範囲内にある、請求項１〜８のいずれか１項に記載の高周波数スイッチングトランジスタ（１００）。
【請求項１０】
上記の第１障壁領域（１０８），第２障壁領域（１２０）または第３障壁領域（１２８）の厚さが、０．２μｍ〜１μｍの範囲内にある、請求項９に記載の高周波数スイッチングトランジスタ（１００）。
【請求項１１】
上記のベース領域（１２２）およびエミッタ領域（１３０）が基板に形成されており、主に横方向に互いに隣り合った状態で配置されている、請求項１〜１０のいずれか１項に記載の高周波数スイッチングトランジスタ（１００）。
【請求項１２】
上記のコレクタ領域（１０４）およびエミッタ領域（１３０）が基板に形成されており、ほぼ重なり合った状態で配置されている、請求項１〜１１のいずれか１項に記載の高周波数スイッチングトランジスタ（１００）。
【請求項１３】
上記の半導体領域（１１４）の厚さが、４μｍ〜１０μｍの範囲内にある、請求項１２に記載の高周波数スイッチングトランジスタ（１００）。
【請求項１４】
上記の半導体領域（１１４）の厚さが、５μｍ〜８μｍの範囲内にある、請求項１３に記載の高周波数スイッチングトランジスタ（１００）。
【請求項１５】
上記の半導体領域（１１４），記第２障壁領域（１２０）および第３障壁領域（１２８）の側部に、境界構造（１４２）が配置されており、
この境界構造（１２４）によって、半導体領域（１１４），第２障壁領域（１２０）および第３障壁領域（１２８）の横の広がり（１４４）が定められている、請求項１３または１４に記載の高周波数スイッチングトランジスタ（１００）。
【請求項１６】
上記の境界構造（１４２）が絶縁材料を有している、請求項１５に記載の高周波数スイッチングトランジスタ（１００）。
【請求項１７】
上記の半導体領域（１１４），第２障壁領域（１２０）および第３障壁領域（１２８）の横の広がり（１４４）が、２０μｍ〜２００μｍの範囲内にある、請求項１５または１６に記載の高周波数スイッチングトランジスタ（１００）。
【請求項１８】
上記の半導体領域（１１４）が、正方形の底面領域を備え、
この底面領域が、上記の第１障壁領域（１０８）の主領域に対して平行に配置されており、最大の横の広がり（１４４）であるベース領域側端部を有している、請求項１５〜１７のいずれか１項に記載の高周波数スイッチングトランジスタ（１００）。
【請求項１９】
上記のコレクタ領域（１０４）が、接触構造（１４６）の接触点を介して導電接続され、
上記の接触構造（１４０）が、第２障壁領域（１２０）とベース領域（１２２）との間の境界領域よりも高く、コレクタ領域（１０４）の上側に配置されている、請求項１２〜１８のいずれか１項に記載の高周波数スイッチングトランジスタ（１００）。
【請求項２０】
上記の接触構造（１４６）の少なくとも一部が絶縁材料からなる、請求項１９に記載の高周波数スイッチングトランジスタ（１００）。
【請求項２１】
上記のコレクタ領域が、半絶縁体材料を含む基板（１０２）に配置されている、請求項１２〜２０のいずれか１項に記載の高周波数スイッチングトランジスタ（１００）。
【請求項２２】
高周波数回路において、
請求項１〜２１のいずれか１項に記載の高周波数スイッチングトランジスタを備えるスイッチと、
このスイッチを、制御信号に応じて開閉するように設計されている制御回路とを備え、
この制御手段が、スイッチを閉じるために、ベース領域（１２２）とエミッタ領域（１３０）との間に負のスイッチング電圧を印加するように形成されている、高周波数回路。
【請求項２３】
回路入力部が高周波数源と接続され、
この高周波数源から供給される電圧信号が高周波数電圧振幅を有しており、
上記のスイッチング電圧が、高周波数電圧振幅の半分以下である、請求項２２に記載の高周波数回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、高周波数スイッチングトランジスタに関するものである。また、本発明は、特に、従来技術の高周波数トランジスタよりもゲート電圧の低いことで知られている高周波数トランジスタに関するものである。
【背景技術】
【０００２】
高周波数スイッチの目的は、高周波数信号を導通または遮断することである。導通状態（forward case）では、高周波数スイッチは、できるだけ低いオーム抵抗を有していることが好ましい。また、遮断状態（blocking case）では、高周波数スイッチは、できるだけ小さい不変容量（constant capacity）を有していることが好ましい。高周波数スイッチは、異なる種類の回路素子によって実現されていてもよい。集積回路技術では、多くの場合、高周波数スイッチを、シリコン基板を用いて形成している。従って、一般的に、２種類のトランジスタ（バイポーラまたはＭＯＳトランジスタ）を形成できる。シリコンバイポーラトランジスタでは、これを操作するエミッタベース電流を、特性曲線の三極真空管領域（triode area）上で十分に大きくするとともに、コレクタ電流飽和値よりもはるかに小さくすることで、導通状態を簡単に実現できる。トランジスタの寸法を正しく決定すれば、この制御電流は、１ｍＡ未満に留まる。また、遮断状態には、より多くの解決すべき問題がある。なぜなら、オフ状態では、ベース電圧および基板バイアス電圧のそれぞれを、遮断すべき高周波数振幅と同じ値にする必要があるからである。すなわち、高周波数信号値以上のベースエミッタバイアス電圧を、遮断方向に印加しなければならず、このために、コレクタベースダイオードを、導通方向に設定できない。従って、切り替え可能な電力は、利用できるバイアス電圧に限られる。
【０００３】
このため、例えばバッテリーで作動する移動式無線システムでは、約２０ボルトのバイアス電圧が必要となり、移動式無線システムの操作電圧（例えば、２．８ボルト）よりもかなり高くなってしまうという問題が生じる。
【０００４】
なお、ＲＦ−ＩＣ（radio frequency integrated circuits；無線周波数集積回路）の外部に、バイアスされていない、より低い電圧で駆動できるＰＩＮダイオードまたはＧａＡｓトランジスタスイッチを設けることで、より高い電力を得られる高周波数スイッチを実現できる。しかしながら、構成を追加することとなるため、高コストとなってしまうという欠点がある。
【０００５】
また、高周波数スイッチとしてＰＩＮダイオードを使うことの他の欠点は、やや長いスイッチング時間を必要とすることである。このため、ＰＩＮダイオードを高周波数技術および最高周波数技術に使用することは困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来技術に鑑み、本発明の目的は、バイアス電圧が低く、スイッチング時間の短い、高電力を切り替えられる高周波数スイッチを提供することにある。
【課題を解決するための手段】
【０００７】
この目的は、請求項１に記載の高周波数スイッチングトランジスタによって達成される。
本発明の提供する高周波数スイッチングトランジスタは、
第１導電性型を有するコレクタ領域と、
コレクタ領域に隣接しており、第１導電性型とは異なる第２導電性型を有している第１障壁領域と、
第１障壁領域に隣接しており、第１障壁領域のドーパント濃度よりも低い、または、ゼロに等しいドーパント濃度を有している半導体領域と、
半導体領域に隣接しており、第１導電性型を有する第２障壁領域と、
第２領域に隣接しており、第２導電性型を有するベース領域と、
半導体領域に隣接しており、第２導電性型を有し、半導体領域よりも高いドーパント濃度を有する第３障壁領域と、
第３障壁領域に隣接しており、第１導電性型を有するエミッタ領域とを備えている。
【０００８】
本発明は、「エミッタ領域とベース領域との間、または、ベース領域とコレクタ領域との間に、所定の遮断電圧を印加することにより、半導体領域に電荷担体がほとんどなくなる可能性がある」という認識に基づくものである。特に、第１および第３障壁領域は、遮断電圧が印加されるときに、電荷担体が半導体領域に「流入」することを防止する機能を果たす。遮断電圧をエミッタとベースとの間にこのように印加することによって、遮断電位が、半導体領域に蓄積される可能性がある。この遮断電位に対処するためには、スイッチングトランジスタを遮断するためにエミッタとベースとの間に印加するスイッチング電圧よりも著しく高い電圧を、コレクタとエミッタとの間に印加する必要がある。このような設計により、低いスイッチング電圧（すなわち、遮断電圧）によって遮断でき、エミッタとコレクタとの間に印加される高周波数信号を高電圧振幅によって遮断できる、高周波数スイッチを実現できる。これにより、高周波数スイッチングトランジスタのスイッチング操作を、低バイアス電圧（すなわち、スイッチング電圧または遮断電圧）によって行える。また、このとき、エミッタとコレクタとの間で、高電力を切り替えられる。
【０００９】
さらに、遮断電圧を印加しても、ベース領域に隣接している第２障壁領域によって、エミッタとベースとの間の半導体流域に電荷担体が逆流することを回避できる。従って、エミッタとコレクタとの間に印加される電圧によらず、遮断電位を、確実に、エミッタとベースとの間に印加された遮断電圧のまま維持できる。
【００１０】
さらに、ベース領域およびベース領域に隣接している第２障壁領域を、エミッタ領域およびエミッタ領域に隣接している第３障壁から所定の間隔を開けて配置してもよい。これにより、空間電荷領域が形成され、導通電圧の小さい場合、遮断電位をほぼ完全に低減できる。このことの他の利点は、間隔を自由に選択することにより、規定の方法でスイッチング電圧を設定できる点、および、本発明の方法のターンオンプロセス（turn on process）におけるターンオン遅延（turn-on delay）を、従来の方法よりも著しく短くできる点である。
【発明を実施するための最良の形態】
【００１１】
添付の図を参考にしながら、本発明の好ましい実施形態を以下に説明する。
【００１２】
図１は、本発明の高周波数スイッチングトランジスタの一実施形態を示す断面図である。図２（ａ）〜（ｃ）は、図１に示した本発明の高周波数スイッチングトランジスタの実施形態に関する、エミッタ領域断面のシミュレーション結果を示すグラフである。図３（ａ）〜（ｃ）は、図１に示した高周波数スイッチングトランジスタのベース接触領域断面に関する複数のシミュレーション結果を示すグラフである。図４は、図１に示した高周波数スイッチングトランジスタのエミッタとベースとの間の領域に関する複数のシミュレーション結果を示すグラフである。図５（ａ）（ｂ）は、本発明の高周波数スイッチングトランジスタに関する、他の実施形態の断面図である。
【００１３】
図１に、本発明の高周波数スイッチングトランジスタの一実施形態を示す。高周波数スイッチングトランジスタ１００は、半絶縁基板（semiisolating substrate）１０２を備えている。この半絶縁基板１０２に、コレクタ領域１０４が埋め込まれている。コレクタ領域１０４は、例えば半絶縁基板１０２よりも高いｎ+ドーパント濃度を有する、ｎドープされた半導体材料を備えている（すなわち、コレクタ領域１０４は、いわゆる埋め込み層ｎカソードである）。コレクタ領域１０４における半導体領域は、１ｃｍ3あたりに１０19個を上回るドーパント原子を含んでいるようなドーパント濃度であることが好ましい。さらに、コレクタ領域１０４は、高周波数スイッチングトランジスタ１００のコレクタを形成している。さらに、第１障壁領域１０８は、コレクタ領域１０４の表面１０６に配置されており、ｐドープされた半導体材料を含んでいることが好ましい。高周波数スイッチングトランジスタ１００の中央領域１１０では、半導体領域１１４が、第１障壁領域１０８の表面１１２上に配置されている。この半導体領域１１４は、ｐドープされた半導体材料を含んでいることが好ましい。しかし、この場合、半導体領域１１４のドーパント濃度は、第１障壁領域１０８のドーパント濃度よりも低い。第１障壁領域１０８のドーパント濃度は、１０16〜１０17個のドーパント原子／ｃｍ3であることが好ましいが、１０15〜１０18個のドーパント原子／ｃｍ3の値域内であってもよい。これに対し、半導体領域のドーパント濃度は、１０14個のドーパント原子／ｃｍ3未満であることが好ましい。
【００１４】
さらに、第１障壁領域１０８は、コレクタ領域１０４の表面１０６と第１障壁領域１０８の表面１１２との間隔に相当する厚みを有していることが好ましい。この厚みは、０．２μｍ〜１μｍの範囲内である。しかし、第１障壁領域１０８の厚みを、０．１μｍ〜２μｍの範囲に設定してもよい。
【００１５】
さらに、第２障壁層１２０が、半導体領域１１４の表面１１８の一部１１６に配置されている。第２障壁領域１２０は、ｎドープされた半導体材料を含んでいることが好ましい。さらに、ベース領域１２２は、第２障壁領域１２０に埋め込まれている。半導体領域の表面１１８とベース領域１２２との間にある第２障壁領域１２０のドーパント濃度および厚みに関しては、第１障壁領域１０８に関する説明が同じように当てはまる。さらに、ベース領域１２２は、第２障壁領域１２０と面一の終端部（flush termination）が表面１２４上に生じるように、第２障壁領域１２０に埋め込まれている。
【００１６】
さらに、第３障壁領域１２６は、半導体領域１１４の表面１１８の一部１２６上に配置されている。第３障壁領域１２６は、同じく、ｐドープされた半導体材料を含んでいることが好ましい。エミッタ領域１３０は、面一の終端部が第３障壁領域１２８とエミッタ領域１３０との間の表面１２４上に生じるように、第３障壁領域１２８に埋め込まれている。第３障壁領域１２８のドーパント濃度、および、半導体領域１１４の表面１１８とエミッタ領域１３０との間の第３障壁領域１２８の厚みについては、第１障壁領域１０８に関する説明が同じように当てはまる。
【００１７】
第１障壁領域１０８の表面１１２と半導体領域１１４の表面１１８との間の半導体領域１１４の厚みは、５μｍ〜８μｍの範囲内であることが好ましいが、４μｍ〜１０μｍの範囲内であってもよい。このことから、８μｍの間隔の間隔１３２が、コレクタ領域１０４とエミッタ領域１３０との間に生じてもよい。
【００１８】
さらに、絶縁被覆層１３４が、表面１２４に配置されている。絶縁被覆層１３４は、エミッタ接触構造１３６を介してエミッタ領域１３０と接触するための開口部と、ベース接触構造１３８を用いてベース領域１２２と接触するための開口部と、コレクタ接触構造１４０を介してコレクタ領域１０４と接触するための開口部とを有している。さらに、高周波数スイッチングトランジスタ１００は、境界構造１４２を備えている。この境界構造１４２は、半導体領域１１４および第３障壁領域１２８を左側で制限し、半導体領域１１４および第２障壁領域１２０を右側で制限している。境界構造１４２は、絶縁性材料を含み、第２障壁領域１２０および第３障壁領域１２８と面一になるように、表面１２４まで形成されていることが好ましい。さらに、境界構造１４２は、第１障壁領域１０８およびコレクタ領域１０４に突出している。従って、半導体領域１１４と、第２障壁領域１２０と、第３障壁１２８との横の広がり１４４は、この境界構造１４２によって決められている。横の広がり１４４は、２０μｍ〜２００μｍの範囲内にあることが好ましい。さらに、高周波数スイッチングトランジスタ１００を、２次元的に形成してもよい。この場合、境界構造は、ほぼ正方形の底面（square base）を有する体積（volume）の境界を定める。なお、この四角形のベースは、第１障壁領域１０８の主な領域に対して平行に配置されており、ベース領域側端部を有している。このベース領域側端部は、最大の横の広がり１４４である。さらに、ベース領域は、図１の図面に対して垂直である。
【００１９】
さらに、境界構造１４２によって定められている横の広がり１４４を有する領域の外側に、接触構造１４６が配置されている。接触構造１４６は、導電性領域１４８と絶縁性領域１５０とを備えている。さらに、接触構造１４６の導電性領域１４８によって、コレクタ接触領域１４０をコレクタ領域１０４と導電接続できる。その結果、コレクタ接触領域１４０を介したコレクタ領域１０４との導電接続が可能となる。この場合、コレクタ接触領域１４０は、例えば第２障壁領域１２０とベース領域１２２との間の境界領域のように、コレクタ領域１０４の上側に、より高く配置される。
【００２０】
さらに、第２障壁領域１２０は、第３障壁領域１２８から所定の間隔１５２を開けて配置されていてもよい。図１では、第２障壁領域１２０と第３障壁領域１２８との間の所定の間隔１５２がゼロである。しかし、所定の間隔１５２は、最大で２０μｍでもよい。
【００２１】
このように、図１は、回路用途のために最適化された集積可能なｎｐｎバイポーラトランジスタの構造の断面を示す図である。トレンチシンカー（trench sinker;接触構造１４６）を有する埋め込み層（コレクタ領域１０４）を用いているため、表面１２４からコレクタ接触領域１４０を用いてコレクタ領域１０４と接触できる。さらに、高周波数スイッチングトランジスタ１００は、トレンチ（境界構造１４２）によって取り囲まれている。なお、このトレンチは、担体（career）を僅かに注入されており、隣接している可能性のある（図１には図示していない）高周波数スイッチングトランジスタとの接続を防止するものである。エミッタベースコレクタドーピング特性は、低くｎ（またはｐ）ドープされた、本質的といえる（almost intrinsic）ベースＩゾーン（半導体領域１１４）を有している。より高いｐドーピングは、エミッタ領域１３０およびコレクタ領域１０４に直接導入され、隣接している各コレクタ領域１０４およびエミッタ領域１３０から半導体領域１１４への電子放出に対する障壁を形成する（第１障壁領域１０８および第３障壁領域１２８）。その結果、高周波数スイッチングトランジスタ１００の障壁能力が、効果を発揮する。ベース接触部は、本質的なベース領域（すなわち、半導体領域１１４）に形成されており、第２障壁領域１２０および第２障壁領域１２０に埋め込まれたベース領域１２２が生じる。さらに、ｐドープされた半導体材料を含むベース領域１２２は、ホール放出に対する障壁を形成するｎドープされたゾーン（すなわち、第２障壁領域１２０）によって取り囲まれている。
【００２２】
従って、図１に示す本発明の高周波数スイッチングトランジスタの実施形態では、ｎドープされた半導体材料が、第１導電性型となり、ｐドープされた半導体材料が、第２導電性型となっている。その結果、ベース領域１２２は、エミッタまたはコレクタとは異なり、負の電圧においてホールを受け取れるが、正の極性では、閾値電圧に達するときだけホールを返す、という特性を得る。この閾値電圧は、エミッタ領域１３０とベース領域１２２（および、それぞれ、第３障壁領域１２８と第２障壁領域１２０）との間の空間電荷領域の形成によって決まる（エミッタ注入閾値電圧）。この空間電荷領域は、とりわけ、第２障壁領域１２０と第３障壁領域１２８との間の所定の間隔１５２に依存する。さらに、ベース領域１２２とコレクタ領域１０４との間の注入閾値電圧について考慮する必要がある。なお、この注入閾値電圧は、同じく、第１障壁領域１０８と第２障壁領域１２０との間の空間電荷領域によって生じるものである。さらに、第１障壁領域１０８と第３障壁領域１２８との間の空間電荷領域形成によって引き起こされるコレクタ放出閾値電圧について考慮する必要がある。従って、第１障壁領域１０８と、第２障壁領域１２０と、第３障壁領域１２８との間の各間隔を選択することによって（すなわち、図１に示す高周波数スイッチングトランジスタ１００の適切な構造によって）、エミッタ注入閾値電圧を低く（例えば２．５ボルト）する一方、コレクタ放出閾値電圧を高く（例えば２０ボルト）できる。各放出閾値電圧未満では、空間電荷領域を障壁領域に形成することによって、短期間制御では電流が流通方向にあまり流れなくなるほど、ターンオン操作（turn on procedure）が遅延する。
【００２３】
さらに、高周波数スイッチングトランジスタ１００は、高周波数回路（ここには図示せず）に形成されていてもよい。また、この高周波数回路は、制御回路を備えていてもよい。なお、この制御回路は、高周波数スイッチングトランジスタによって、制御信号に応じて、スイッチを開閉するように形成されている。この場合、制御手段は、スイッチを閉じるために、障壁領域とエミッタ領域との間に、負のスイッチング電圧を印加するように形成されている。このため、スイッチは、スイッチ入力部（例えば高周波数スイッチングトランジスタのコレクタ領域）を有していてもよく、このスイッチ入力部は、高周波数源と接続されていてもよい。電圧信号は、高周波数電圧振幅を有する高周波数源から供給される。また、このとき、スイッチング電圧は、高周波数電圧振幅の半分以下である。従って、遮断状態では、トランジスタが、コレクタ領域１０４とエミッタ領域１３０との間の例えば最大で２０ボルトの高周波数電圧振幅に耐える。しかし、トランジスタについては、２．５ボルトを上回るベースエミッタ電圧を有する制御回路によって、オン状態に切り替えられる。
【００２４】
オフ状態に戻るように切り替えるために、高周波数スイッチングトランジスタは、負のベースエミッタ電圧を必要とする。このベースエミッタ電圧は、非常に高いので、ほとんど全ての電荷担体（例えば電子またはホール）を、ベース領域から（すなわち、特に半導体領域１１４から）取り除ける。ベースエミッタ電圧は、特に、第１障壁領域１０８、第２障壁領域１２０、および、第３障壁領域１２８のドーピングによって決まり、約２．５ボルトに設定できる。この場合、２．５ボルトを僅かに上回る供給電圧（スイッチング電圧）によって、高周波数スイッチングトランジスタをスイッチオンおよびオフできる回路（特に、高周波数スイッチングトランジスタ１００）を実現できる。さらに、切り替えられる高周波数信号の高周波数振幅については、スイッチング電圧よりもかなり高く（例えば２０ボルト）してもよい。
【００２５】
図２（ａ）に、図１に示す高周波数スイッチングトランジスタ構造における、エミッタ領域の断面の典型的なドーパント特性２００を示す。図２（ａ）に示すグラフの横座標に、図１に示す高周波数スイッチングトランジスタ１００の表面１２４の位置を示す。図２（ａ）に示すグラフの縦座標に、ドーパント濃度を対数表示（logarithmical illustration）で示す。従って、図２（ａ）から、図１に示すエミッタ領域１３０を形成する高い（例えば、１０19個を上回るドーパント原子／ｃｍ3の）ドーパント濃度を有する半導体領域が、左部分２０２に配置されていることがわかる。図１に示す第３障壁領域１２８を形成する第２部分２０４は、これに隣接している。
【００２６】
さらに、図２（ａ）に、半導体領域１１４のドーパント濃度を示す。半導体領域１１４のドーパント濃度は、第３障壁領域よりも低い。これを、図２（ａ）に示すドーパント特性２００の第３領域２０６によって示す。図１に示す高周波数スイッチングトランジスタ１００の第１障壁領域１０８は、同じく、半導体領域１１４よりも高いドーパント濃度を有している。このことは、図に示すドーパント特性２００の部分２０８からわかる。さらに、コレクタ領域１０４を、図２（ａ）のドーパント特性２００の部分２１０に示す。
【００２７】
十分に大きな負のベースエミッタ電圧（例えば−３ボルト）が、ベース接触部に印加されると、ベース領域のほぼ全体（例えば図１に示す半導体領域１１４）から、電荷担体がなくなる。半導体領域１１４に生じる電位は、ｐおよびｎ障壁領域における空間電荷によって決定される。
【００２８】
図２（ｂ）は、遮断状態における特定のコレクタエミッタドーパント特性についての電位曲線を示す図である。この状態では、図２（ａ）に示すように（すなわち、ベース領域とエミッタ領域との間に遮断電圧を印加しているときに）、図１に示すコレクタ領域１０４とエミッタ領域１３０との間に、電圧は印加されていない（すなわち、ＶCE＝０ボルト）。従って、高くｐドープされた２つの拡散特性（diffusion profiles；すなわち、第１障壁領域１０８および第３障壁領域１２８）は、電位曲線において、ベース領域へ（特に、半導体領域１１４へ）の電子放出に対する障壁をそれぞれ生成する。この障壁は、コレクタエミッタ電圧が０ボルトのときのエミッタ領域１３０に関して、１．５ボルトの遮断電位を有している。正のコレクタエミッタ電圧の高い場合、遮断電位は、左側において（すなわち、エミッタ領域１３０において）低減され、コレクタエミッタ電圧が負である場合は、右側において（すなわち、コレクタ領域１０４の付近において）低減される。
【００２９】
図２（ｃ）では、コレクタエミッタ電圧は１５ボルト（すなわち、ＶCE＝１５Ｖ）であり、この場合、遮断電位は、既にほとんど低減されているが、約０．５Ｖの残留電位が、以前として部分２１４に存在していることがわかる。しかし、遮断電位は、依然として非常に有効であるので、コレクタ領域１０４とエミッタ領域１３０との間に、明確な電流は流れない。
【００３０】
図３（ａ）に、図１に示す高周波数スイッチングトランジスタ１００のベース領域１２２の領域における、断面の典型的なドーパント特性３００を示す。従って、同じく、ベース領域１２２は、ドーパント特性３００の部分３０２からわかり、第２障壁領域は、第２部分３０４から分かり、半導体領域１１４は、第３部分３０６から分かり、第１障壁領域１０８は、第４部分３０８からわかり、コレクタ領域１０４は、ドーパント特性３００の第５部分３１０からわかる。高周波数スイッチングトランジスタを遮断するために、負のベースエミッタ電圧を印加するとき、図３（ｂ）に示すような特性曲線がベース領域に生じる。この場合、同じく−３ボルトの負の電圧が、ベース領域１２２とエミッタ領域１３０とに印加される。従って、コレクタ領域１０４とエミッタ領域１３０との間の電圧が０ボルトである場合、電子は、ベース領域（すなわち、特に半導体領域１１４）を離れて右へ動き、ホールは左へ動く。このことは、全てのコレクタエミッタ電圧に対しても当てはまる。従って、負の電圧をコレクタ領域１０４に印加する場合（図３ｃ参照）、ホールがベースへ（すなわち、第２障壁領域１２０および半導体領域１１４へ）逆流することを防止する電位障壁が、ベース領域１２２の正面に残る。
【００３１】
図４に、典型的なドーパント特性４００を示すグラフ、および、エミッタ領域１３０とベース領域１２２との間の電位曲線を示す２つのグラフを示す。図４（ａ）に、ドーパント濃度の曲線を、ドーパント特性４００によって示す。この図では、エミッタ領域３１０の位置は、ドーパント特性４００の第１部分４０２によってわかり、第３障壁領域１２８の位置は、第２部分４０４によってわかり、第２領域の位置は、第３部分４０６によってわかり、ベース領域１２２の位置は、ドーパント特性４００の第４部分４０８からわかる。この場合、カソード−アノード間隔（cathode-anode distance）４１０が約１．５μｍに設定されており、非常に短くなっている。従って、ベース領域１２２とエミッタ領域１３０との間の正の電圧が小さいときに、電位障壁（すなわち、第３障壁領域１２８と第２障壁領域１２０との間の遮断電位）を、ほぼ完全に低減できている。このような電位曲線を図４（ｃ）に示す。
【００３２】
ベース領域とエミッタ領域との間に例えば−３ボルトの遮断電位を印加した電位曲線を、図４（ｂ）に示す。ベース領域とエミッタ領域との間の正の電圧が小さくても（例えば＋２．５Ｖ）、電位障壁をこのように低減することにより、ターンオンプロセスのターンオン遅延を、例えば１ｎｓより小さくできる。このことから、従来の高周波数スイッチングトランジスタと比較して、スイッチング動作（switching behavior）を大幅に速められる。エミッタベース間隔の下限は、「エミッタベースダイオードの破壊電圧を、オフ状態でのバイアス電圧（すなわち、約−３ボルトの遮断電圧）より高くしなければならない」という条件から定められる。このため、ベース領域とエミッタ領域との間の最小間隔は、約０．１μｍとなる。このように、上記した本発明の高周波数スイッチングトランジスタの実施形態によれば、トランジスタを大幅に縮小（significant shrink）できる。
【００３３】
コレクタベース破壊電圧が、コレクタ放出閾値電圧より小さくなるときが、縮小の限界である。これは、２０ボルトトランジスタ（すなわち、２０ボルトのコレクタ放出閾値電圧）では、ベースコレクタ間隔が例えば約０．８μｍのときである。この場合、放出障壁（すなわち、第１障壁領域、第２障壁領域および第３障壁領域）は、図１に示すものよりもかなり平坦であることが好ましく、また、高くドープされているほうがよい。なお、縮小することによって生じる不利な点は、導通状態での非線形性が増大するため、制御電流を、縮小度の２乗にほぼ反比例するように増やす必要のある点である。境界状態（boundary case）では、制御電流が０．１ｍＡ〜１０ｍＡ増加する。
【００３４】
制御電流の増加は、トレンチエッチングの限界によって制限されるため、一般的には、最大で１００μｍのトレンチの深さに制限されている。その結果、制御電流を１μＡ以下まで著しく低下できる。制御電流が増加することで生じる不利な点は、スイッチング操作が遅くなること、および、製造コストが増大することである。
【００３５】
なお、上記では、本発明の高周波数スイッチングトランジスタとして、ｎｐｎバイポーラトランジスタについて説明した。しかしながら、本発明の高周波数スイッチングトランジスタを、ｐｎｐトランジスタとしてもよい。このｐｎｐトランジスタは、ｎｐｎトランジスタの構成において、ｐおよびｎドープされた領域を交換し、ドープされた全ての領域の導電性型を交換することによって形成される。ｐｎｐトランジスタの機能についても、ｎｐｎトランジスタにおける電子およびホールの役割をそれぞれ交換することで、同じように説明できる。なお、少ない電荷担体（minority charge carriers；この場合は電子）の移動度が比較的高いので、オン状態での性能がかなり低下する。このため、ｐｎｐトランジスタでは、同じ抵抗を得るためにより高い電流が必要となる。しかし、この場合、より強い調波（stronger harmonics）が同時に生成される。ｐｎｐトランジスタのオフ状態は、強い制限を受けない。
【００３６】
上記したような障壁構造によって、横型トランジスタ（lateral transistor）を構成してもよい。横型のｎｐｎ高周波数スイッチングトランジスタの実施形態を、図５（ａ）に示す。図１に示した高周波数スイッチングトランジスタ１００では、コレクタ領域１０４の垂直に配置された場所がエミッタ領域１３０の下側であるような、垂直構造である。一方、図５（ａ）の構成は、これと異なり、コレクタ領域１０４およびコレクタ領域１０４に隣接している第１障壁領域１０８が、その大部分が表面１２４と面一となった状態で終端するように、配置されている。このため、ベース領域１２２、エミッタ領域１３０、および、コレクタ領域１０４は、ほぼ同じ高さで水平に配置されている。また、半導体領域１１４は、基板１０２から形成されていてもよい。さらに、第２障壁領域１２０は、ホール障壁を形成し、一方、第１障壁領域１０８および第３障壁領域１２８は、電子障壁を形成している。
【００３７】
図５（ｂ）に、横型ｐｎｐトランジスタを示す。この横型ｐｎｐトランジスタは、図５（ａ）に示すｎｐｎトランジスタと同様に構成されている。しかし、図５（ａ）に示すトランジスタとは異なり、各領域における２つの導電性型が入れ代わっている。すなわち、第１障壁領域１０８および第３障壁領域１２８がホール障壁を形成している一方、第２障壁領域１２０が電子障壁を形成している。
【００３８】
しかしながら、図５に示す２つの変化形は、オン状態での操作には適していない。なぜなら、これらは、限定された注入領域を有していないからである。このことは、分離型トランジスタでは不良パラメータの原因となる。集積回路では、これらが、遮断されたトランジスタとスイッチオンされたトランジスタとを接続してしまう。このことは最も望ましくないことである。しかし、横型トランジスタは、特に簡単に製造でき、オフ状態での特性は良好である。従って、オフ状態のみを使用する用途（例えば、アンテナ避雷部）に使用できる。この避雷部は、「コレクタエミッタ閾値電圧を上回る任意極性の電圧によって、トランジスタが導通する」という原理に基づくものである。遮断方向におけるバイアス電圧が低い場合、高周波数電圧振幅を有する負荷には何の効力もない。
【００３９】
以上のように、ホール注入障壁をｎｐｎバイポーラトランジスタのベース接触部に挿入し、電子注入障壁をコレクタに挿入することによって、流動分極化（flow polarization）時にコレクタベースダイオードが導電性になることを防止できる。ｐｎｐバイポーラトランジスタでは、ホール放出障壁と電子放出障壁とが入れ代わっており、その逆も同様である。
【００４０】
このように、電子放出障壁は、高くｎドープした接触領域に隣接している弱くドープしたｐ層からなる。また、ホール放出障壁は、高くｐドープされた接触領域と隣接する、弱くｎドープした層からなる。トランジスタのｎ+ｐｎ+ドーパント特性は、中央のほとんどドープされていないＩゾーンを有するｎ+ｐＩｐｎ+ドーパント特性で置き換えられる。ｐｐ+ベース接触部は、Ｉｎｐ+ドーパント特性で置き換えられる。
【図面の簡単な説明】
【００４１】
【図１】本発明の高周波数スイッチングトランジスタの一実施形態を示す断面図である。
【図２】図２（ａ）〜（ｃ）は、図１に示した本発明の高周波数スイッチングトランジスタの実施形態に関する、エミッタ領域断面のシミュレーション結果を示すグラフである。
【図３】図３（ａ）〜（ｃ）は、図１に示した高周波数スイッチングトランジスタのベース接触領域断面に関する複数のシミュレーション結果を示すグラフである。
【図４】図１に示した高周波数スイッチングトランジスタのエミッタとベースとの間の領域に関する複数のシミュレーション結果を示すグラフである。
【図５】図５（ａ）（ｂ）は、本発明の高周波数スイッチングトランジスタに関する、他の実施形態の断面図である。
【符号の説明】
【００４２】
１００    高周波数スイッチングトランジスタ
１０２    基板
１０４    コレクタ領域
１０６    コレクタ領域の表面
１０８    第１障壁領域
１１０    高周波数スイッチングトランジスタの中央領域
１１２    障壁領域１０８の表面
１１４    半導体領域
１１６    半導体領域１１４の表面の一部
１１８    半導体領域１１４の表面
１２０    第２障壁領域
１２２    ベース領域
１２４    表面
１２６    半導体領域１１４の表面１１８における他の部分
１２８    第３障壁領域
１３０    エミッタ領域
１３２    コレクタ領域１０４とエミッタ領域１３０との間の間隔
１３４    絶縁被覆層
１３６    エミッタ接触領域
１３８    ベース接触領域
１４０    コレクタ接触領域
１４２    境界構造
１４４    横の広がり
１４６    接触構造
１４８    接触構造１４６の導電性領域
１５０    接触構造１４６の絶縁部分
１５２    第２障壁領域１２０と第３障壁領域１２８との間の所定の間隔
２００    ドーパント特性
２０２    ドーパント特性２００の第１部分
２０４    ドーパント特性２００の第２部分
２０６    ドーパント特性２００の第３部分
２０８    ドーパント特性２００の第４部分
２１０    ドーパント特性２００の第５部分
２１２    遮断電位
２１４    残留遮断電位
３００    ドーパント特性
３０２    ドーパント特性３００の第１部分
３０４    ドーパント特性３００の第２部分
３０６    ドーパント特性３００の第３部分
３０８    ドーパント特性３００の第４部分
３１０    ドーパント特性３００の第５部分
４００    ドーパント特性
４０２    ドーパント特性４００の第１部分
４０４    ドーパント特性４００の第２部分
４０６    ドーパント特性４００の第３部分
４０８    ドーパント特性４００の第４部分
４１０    ドーパント特性４００の第５部分
４１０    エミッタベース間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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