(57)【要約】【課題】プラグのアスペクト比を低くすることができ、特性や信頼性を向上させることが可能な半導体装置を提供する。【解決手段】トランジスタが設けられた半導体基板１００と、半導体基板の上方に設けられ、第１の下部電極１１１，１１２，１１３と、第１の上部電極１１５．１１６と、第１の上部電極と第１の下部電極との間に設けられた第１の誘電体膜１１４とを含む第１のキャパシタと、第１の上部電極に接続された配線１２４と、配線とトランジスタのソース及びドレイン１０１の一方とを電気的に接続する第１のプラグ１２３とを備えた半導体装置であって、第１の上部電極の上面及び配線の下面は、実質的に同じ平面内に存在する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
トランジスタが設けられた半導体基板と、
前記半導体基板の上方に設けられ、第１の下部電極と、第１の上部電極と、前記第１の上部電極と前記第１の下部電極との間に設けられた第１の誘電体膜とを含む第１のキャパシタと、
前記第１の上部電極に接続された配線と、
前記配線と前記トランジスタのソース及びドレインの一方とを電気的に接続する第１のプラグと、
を備え、
前記第１の上部電極の上面及び前記配線の下面は、実質的に同じ平面内に存在する
ことを特徴とする半導体装置。
【請求項２】
前記配線は、前記半導体基板の主面に平行な方向に延伸している
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線と前記第１のプラグとの境界は、実質的に前記平面内に存在する
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のプラグは、前記半導体基板の主面に垂直な方向に延伸している
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記下部電極と前記トランジスタのソース及びドレインの他方とを電気的に接続する第２のプラグをさらに備えた
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記半導体基板の上方に設けられ、第２の下部電極と、第２の上部電極と、前記第２の上部電極と前記第２の下部電極との間に設けられた第２の誘電体膜とを含む第２のキャパシタをさらに備え、
前記第２の上部電極は前記配線に接続され、前記第２の上部電極の上面は実質的に前記平面内に存在する
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１のキャパシタと前記第２のキャパシタとの間に少なくとも設けられた絶縁領域をさらに備え、
前記第１のプラグは前記絶縁領域内に形成されている
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記配線を覆い、前記キャパシタへの水素の拡散を防止する拡散バリア膜をさらに備えた
ことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記拡散バリア膜は、アルミニウム酸化物膜及びタンタル酸化物膜の少なくとも一つを含む
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記配線は、アルミニウム膜、プラチナ膜、イリジウム膜、ルテニウム膜、イリジウム酸化物膜、ルテニウム酸化物膜、ＳｒＲｕＯ３  膜及びＴｉＮ膜のなかの少なくとも一つを含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記配線は、エッチングによって形成されたものである
ことを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記誘電体膜は、強誘電体膜を含む
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の開発が進められている。
【０００３】
図１０は、従来技術に係る強誘電体メモリの一例を模式的に示した断面図である。図１０に示すように、従来は、キャパシタの上部電極２０１とトランジスタのソース又はドレイン２０２とを、プラグ２０３、配線２０４、プラグ２０５及びプラグ２０６によって接続していた。
【０００４】
しかしながら、キャパシタの上部電極２０１に接続されたプラグ２０３を設けていたため、プラグ２０３の高さに応じてプラグ２０５の高さを高くする必要があり、プラグ２０５のアスペクト比が高くなるという問題があった。アスペクト比が高くなると、プラグ２０５を層間絶縁膜２０７等の絶縁膜に形成された穴内に確実に埋め込むことが困難になり、コンタクト不良等、特性や信頼性の悪化につながる。
【０００５】
公知技術として、特許文献１には、強誘電体キャパシタの上部電極上に配線を直接形成する構成が記載されている。しかしながら、この配線はプレート線であり、トランジスタのソース又はドレインに接続されるものではない。したがって、特許文献１に記載された配線は、プラグを介してトランジスタのソース又はドレインに接続されたものとは基本的に異なる。
【０００６】
【特許文献１】
特開平１０−１７８１５５号公報
【０００７】
【発明が解決しようとする課題】
このように、従来は、トランジスタのソース又はドレインに接続されるプラグのアスペクト比が高くなり、コンタクト不良等、特性や信頼性が悪化するという問題があった。
【０００８】
本発明は、上記従来の課題に対してなされたものであり、プラグのアスペクト比を低くすることができ、特性や信頼性を向上させることが可能な半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明の一視点に係る半導体装置は、トランジスタが設けられた半導体基板と、前記半導体基板の上方に設けられ、第１の下部電極と、第１の上部電極と、前記第１の上部電極と前記第１の下部電極との間に設けられた第１の誘電体膜とを含む第１のキャパシタと、前記第１の上部電極に接続された配線と、
前記配線と前記トランジスタのソース及びドレインの一方とを電気的に接続する第１のプラグと、を備え、前記第１の上部電極の上面及び前記配線の下面は、実質的に同じ平面内に存在することを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１１】
図１は、本発明の実施形態に係る半導体装置（強誘電体メモリ）の構成例を模式的に示した断面図である。本半導体装置は、セルトランジスタ（Ｔ）のソース及びドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した、ＴＣ並列ユニット直列接続型強誘電体メモリである。以下、図１を参照して、本半導体装置の構成について説明する。
【００１２】
ｐ型シリコン基板（半導体基板）１００の表面領域には、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）型の素子分離領域（図示せず）が形成されており、シリコン基板１００上にはＭＩＳトランジスタが形成されている。このＭＩＳトランジスタは、ゲート絶縁膜１０２、ワード線となるゲート電極（多結晶シリコン膜１０４及びタングステンシリサイド膜（ＷＳｉｘ  膜）１０５からなるポリサイド構造）、ゲートキャップ膜１０６、シリコン窒化膜で形成されたゲート側壁膜１０３及びソース／ドレイン拡散層１０１によって形成されている。
【００１３】
ＭＩＳトランジスタは、層間絶縁膜１０７によって覆われており、層間絶縁膜１０７に形成されたコンタクトホール内には、ソース／ドレイン拡散層１０１の一方に接続されたｎ＋  多結晶シリコンプラグ１０８が形成されている。また、層間絶縁膜１０７上には層間絶縁膜１０９が形成されており、層間絶縁膜１０７及び層間絶縁膜１０９に形成されたコンタクトホール内には、ソース／ドレイン拡散層１０１の他方に接続されたｎ＋  多結晶シリコンプラグ１１０が形成されている。なお、ｎ＋  多結晶シリコンプラグ１１０上には、例えばＴｉＮ／Ｔｉといった積層構造のバリアメタル膜（図示せず）が形成されている。
【００１４】
層間絶縁膜１０９上には、下部電極、上部電極及び強誘電体膜（誘電体膜）からなる強誘電体キャパシタが形成されている。下部電極には、イリジウム膜（Ｉｒ膜）１１１、チタン膜（Ｔｉ膜）１１２及びＳＲＯ膜（ＳｒＲｕＯ３  膜）１１３の積層構造が用いられる。下部電極上に形成された強誘電体膜１１４には、ＰＺＴ膜（Ｐｂ（ＺｒｘＴｉ１−ｘ  ）Ｏ３  膜）が用いられる。また、強誘電体膜１１４上に形成された上部電極には、ＳＲＯ膜１１５及びプラチナ膜（Ｐｔ膜）１１６の積層構造が用いられる。
【００１５】
キャパシタの外側には、拡散バリア膜１１９、ＣＶＤ酸化膜１２０、拡散バリア膜１２１及び層間絶縁膜１２２によって絶縁領域が形成されている。拡散バリア膜１１９及び１２１は、水素に対するバリア性を有するものであり、例えば層間絶縁膜に用いられるシリコン酸化膜よりも水素に対するバリア性が高い。なお、拡散バリア膜１１９及び１２１は、酸素に対するバリア性も有していることが好ましい。本実施形態では、Ａｌ２Ｏ３  膜（アルミナ膜）を拡散バリア膜１１９及び１２１として用いている。ＣＶＤ酸化膜１２０は、上部電極加工用のハードマスクとして用いられる。
【００１６】
隣接するキャパシタ間には、シリコン基板１００の主面に垂直な方向に延伸したヴィアプラグ１２３が形成されており、このヴィアプラグ１２３は多結晶シリコンプラグ１０８に接続されている。このヴィアプラグ１２３は、層間絶縁膜１０９、拡散バリア膜１２１及び層間絶縁膜１２２を貫通するヴィアホール内に、Ａｌ膜を埋め込んだものである。なお、ヴィアシリコンプラグ１２３の底面及び側面には、例えばＴａ、ＴａＮ或いはそれらの積層構造からなるバリアメタル膜（図示せず）が形成されている。
【００１７】
上部電極を構成するＰｔ膜１１６には配線（Ａｌ配線）１２４が直接接続されており、配線１２４とソース／ドレイン拡散層１０１の一方とはヴィアプラグ１２３及び多結晶シリコンプラグ１０８によって接続されている。また、ヴィアプラグ１２３を挟んで互いに隣接するキャパシタの上部電極どうしも、配線１２４によって接続されている。このように、配線１２４全体がシリコン基板１００の主面に平行な方向に延伸しており、Ｐｔ膜１１６の上面及び配線１２４の下面は実質的に同じ平面内に存在する。また、配線１２４とヴィアプラグ１２３との境界も、実質的に上記平面内に存在する。
【００１８】
配線１２４は、拡散バリア膜１２５によって覆われている。この拡散バリア膜１２５は、拡散バリア膜１１９及び１２１と同様、水素に対するバリア性を有するものであり（酸素に対するバリア性も有していることが好ましい）、Ａｌ２Ｏ３  膜（アルミナ膜）で形成されている。さらに、拡散バリア膜１２５上には層間絶縁膜１２６が形成されている。
【００１９】
次に、図１に示した半導体装置の製造方法について、図２〜図９を用いて説明する。
【００２０】
まず、図２に示すように、シリコン基板１００の表面に溝を形成し、この溝内にシリコン酸化膜を埋め込んでＳＴＩ型の素子分離領域（図示せず）を形成する。続いて、スイッチ動作を行うためのＭＩＳトランジスタを以下のようにして形成する。まず、熱酸化により全面に厚さ６ｎｍ程度のシリコン酸化膜（ゲート絶縁膜１０２）を形成する。続いて、砒素をドープしたｎ＋  多結晶シリコン膜１０４、ＷＳｉｘ  膜１０５及びシリコン窒化膜１０６（ゲートキャップ膜）を、順次形成する。その後、多結晶シリコン膜１０４、ＷＳｉｘ  膜１０５及びシリコン窒化膜１０６を、通常の光リソグラフィ法及びＲＩＥ法によって加工し、ゲート電極を形成する。さらに、シリコン窒化膜を堆積し、このシリコン窒化膜をＲＩＥによって加工し、ゲート電極の側壁にゲート側壁膜１０３を形成する。なお、詳細な説明は省略するが、本工程において、イオン注入法等によってソース／ドレイン拡散層１０１も形成される。
【００２１】
次に、全面に層間絶縁膜１０７としてＣＶＤ酸化膜を堆積し、さらにＣＭＰ（化学的機械研磨）法によってＣＶＤ酸化膜を平坦化する。続いて、ソース／ドレイン拡散層１０１の一方に達するコンタクトホールを層間絶縁膜１０７に形成する。その後、スパッタリング法或いはＣＶＤ法によって薄いチタン膜（図示せず）を堆積し、さらにフォーミングガス中で熱処理を行うことでＴｉＮ膜（図示せず）を形成する。続いて、ＣＶＤ法によりｎ＋  多結晶シリコン膜を全面に堆積し、さらにＣＭＰ法によってコンタクトホール外のｎ＋  多結晶シリコン膜を除去する。これにより、コンタクトホール内にｎ＋  多結晶シリコン膜が選択的に埋め込まれたプラグ１０８が形成される。その後、全面に層間絶縁膜１０９としてＣＶＤ窒化膜を堆積する。続いて、ソース／ドレイン拡散層１０１の他方に達するコンタクトホールを層間絶縁膜１０７及び１０９に形成する。さらに、ＴｉＮ膜（図示せず）及びｎ＋  多結晶シリコン膜をコンタクトホール内に埋め込み、多結晶シリコンプラグ１１０を形成する。
【００２２】
次に、全面にスパッタリング法によって、厚さ５ｎｍのＴｉ膜（図示せず）及び厚さ１０ｎｍのＴｉＮ膜（図示せず）を堆積する。続いて、キャパシタの下部電極として、厚さ１２０ｎｍ程度のＩｒ膜１１１、厚さ２．５ｎｍ程度のＴｉ膜１１２及び厚さ１０ｎｍ程度のＳＲＯ膜１１３を、スパッタリング法によって全面に形成する。続いて、キャパシタの誘電体膜（強誘電体膜）としてＰＺＴ膜１１４をスパッタリング法によって全面に形成し、さらに酸素雰囲気中での急速加熱処理（ＲＴＡ）により、ＰＺＴ膜１１４を結晶化する。続いて、キャパシタの下部電極として、厚さ１０ｎｍ程度のＳＲＯ膜１１５及びＰｔ膜１１６を、スパッタリング法によって全面に形成する。その後、拡散バリア膜１１７としてＡｌ２Ｏ３  膜を、スパッタリング法によって全面に堆積する。さらに、上部電極加工用のハードマスクとして用いられるＣＶＤ酸化膜１１８を堆積する。
【００２３】
次に、図３に示すように、光リソグラフィ法及びＲＩＥ法によってＣＶＤ酸化膜１１８及び拡散バリア膜１１７をパターンニングする。
【００２４】
次に、図４に示すように、パターニングされたＣＶＤ酸化膜１１８及び拡散バリア膜１１７をマスクとして、プラチナ膜１１６、ＳＲＯ膜１１５及びＰＺＴ膜１１４をＲＩＥ法によってエッチングする。続いて、拡散バリア膜１１９としてＡｌ２Ｏ３  膜をスパッタリング法によって全面に形成する。さらに、下部電極加工用のハードマスクとして用いられるＣＶＤ酸化膜１２０を、ＣＶＤ法によって全面に形成する。
【００２５】
次に、図５に示すように、光リソグラフィ法とＲＩＥ法によってＣＶＤ酸化膜１２０及び拡散バリア膜１１９をパターンニングする。
【００２６】
次に、図６に示すように、パターニングされたＣＶＤ酸化膜１２０及び拡散バリア膜１１９をマスクとして、ＳＲＯ膜１１３、Ｔｉ膜１１２及びＩｒ膜１１１をパターニングする。これにより、キャパシタ構造の形成が終了する。その後、全面に拡散バリア膜１２１としてＡｌ２Ｏ３  膜をスパッタリング法によって形成する。キャパシタ構造は、この拡散バリア膜１２１によって覆われる。続いて、層間絶縁膜１２２としてＣＶＤ酸化膜をＣＶＤ法によって全面に堆積する。さらに、キャパシタ加工時にＰＺＴ膜１１４に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。
【００２７】
次に、図７に示すように、ＣＭＰ法によってＰｔ膜１１６が露出するまでエッチバック処理を行う。このエッチバック処理により、全面が平坦化される。続いて、光リソグラフィ法とＲＩＥ法とによって、ＣＶＤ酸化膜１２２、拡散バリア層膜１２１及びＣＶＤ窒化膜１０９をエッチングし、多結晶シリコンプラグ１０８に達するヴィアホールを形成する。
【００２８】
次に、図８に示すように、ＴｉＮ／Ｔｉ構造のバリアメタル膜（図示せず）をスパッタリング法によって全面に堆積し、さらにバリアメタル膜上にＡｌ膜をスパッタリング法によって全面に堆積する。これにより、ヴィアホール内にヴィアプラグ１２３用の導電部分が形成されるとともに、ヴィアホール以外の領域には配線用の導電部分１２４ａが形成される。
【００２９】
次に、図９に示すように、光リソグラフィ法とＲＩＥ法によって導電部分１２４ａをパターニングして配線１２４を形成する。その後、全面に拡散バリア膜１２５としてＡｌ２Ｏ３  膜をスパッタリング法によって形成する。
【００３０】
さらに、層間絶縁膜１２６としてＣＶＤ酸化膜を全面に堆積することで、図１に示すような構造が得られる。その後の工程は図示しないが、ドライブ線及びビット線の形成工程、さらに上層メタル配線の形成工程等を経て、強誘電体メモリが完成する。
【００３１】
以上のように、本実施形態の強誘電体メモリでは、上部電極を構成するＰｔ膜１１６と配線１２４の下面とが実質的に同じ平面内に存在しており、従来のように上部電極に接続されたプラグを設けていない。したがって、ヴィアプラグ１２３のアスペクト比を低くすることができ、ヴィアプラグ１２３をヴィアホール内に確実に形成することができる。その結果、コンタクト不良等を防止することができ、特性や信頼性に優れた強誘電体メモリを得ることができる。
【００３２】
また、本実施形態では、従来のように上部電極に接続されたプラグを設けていないため、従来よりもリソグラフィ工程を減らすことが可能であり、製造工程の削減や歩留まりの向上をはかることが可能となる。
【００３３】
また、従来の強誘電体メモリでは、上部電極に接続されたプラグ及び配線をダマシン法によって絶縁膜内に形成している。そのため、キャパシタ構造を形成した後にシンター工程等の水素雰囲気下での処理を行う場合、該絶縁膜によってキャパシタへの水素の拡散をある程度防止することが可能である。本実施形態では、上部電極上に直接配線用の導電膜を形成し、この導電膜をエッチングによってパターニングして配線１２４を形成する。そのため、上述したような絶縁膜によって水素の拡散を抑えることは難しいが、配線１２４上に形成した拡散バリア膜１２５によって水素の拡散を抑制することができるため、キャパシタに対する水素ダメージを防止することができる。
【００３４】
なお、上述した実施形態では、配線をアルミニウム膜（Ａｌ膜）で形成しているが、プラチナ膜（Ｐｔ膜）、イリジウム膜（Ｉｒ膜）、ルテニウム膜（Ｒｕ膜）、イリジウム酸化物膜（ＩｒＯ２  膜）、ルテニウム酸化物膜（ＲｕＯ２  膜）、ＳＲＯ膜或いはＴｉＮ膜を用いてもよい。また、これらの導電膜を積層した膜を用いることも可能である。また、配線膜の形成方法には、スパッタリング法の他に、ＣＶＤ法を用いることも可能である。
【００３５】
また、上述した実施形態では、拡散バリア膜をＡｌ２Ｏ３  膜（アルミニウム酸化物膜）で形成したが、タンタル酸化物膜を用いてもよい。また、拡散バリア膜の形成方法には、スパッタリング法の他に、ＣＶＤ法を用いることも可能である。
【００３６】
また、上述した実施形態では、キャパシタの強誘電体膜としてＰＺＴ膜を用いたが、ＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９  膜）等、ＰＺＴ膜以外の金属酸化物膜を用いてもよい。
【００３７】
また、キャパシタの電極材料に、イリジウム膜（Ｉｒ膜）、ルテニウム膜（Ｒｕ膜）、イリジウム酸化物膜（ＩｒＯ２  膜）、ルテニウム酸化物膜（ＲｕＯ２  膜）等を用いることも可能である。
【００３８】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００３９】
【発明の効果】
本発明によれば、プラグのアスペクト比を低くすることができるため、コンタクト不良等を防止することができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の構成例を模式的に示した断面図である。
【図２】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図７】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図８】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図９】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１０】従来技術に係る半導体装置の構成例を模式的に示した断面図である。
【符号の説明】
１００…シリコン基板、    １０１…ソース／ドレイン拡散層、
１０２…ゲート絶縁膜、    １０３…ゲート側壁膜、
１０４…多結晶シリコン膜、    １０５…ＷＳｉ２  膜、
１０６…ゲートキャップ膜、
１０７、１０９、１２２、１２６…層間絶縁膜、
１０８、１１０…多結晶シリコンプラグ、
１１１…イリジウム膜、    １１２…チタン膜、
１１３…ＳＲＯ膜、    １１４…強誘電体膜、
１１５…ＳＲＯ膜、    １１６…プラチナ膜、
１１７、１１９、１２１、１２５…拡散バリア膜、
１１８、１２０…ＣＶＤ酸化膜、    １２３…ヴィアプラグ、
１２４…配線
【図１】
2005050899.tif 000003
【図２】
2005050899.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005050899.tif 000009
【図８】
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【図９】
2005050899.tif 000011
【図１０】
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