(57)【要約】【課題】容量素子の電極を配線あるいは抵抗体として利用する半導体装置において、容量素子の高さを増加させること無く、かつ下部電極と上部電極との容量結合を抑制した半導体装置を提供することを目的とする。【解決手段】本発明の半導体装置は、ｐ型シリコン基板１に、素子分離領域となる第１の溝２の内部にシリコン酸化膜３が埋め込まれ、さらにその内部に形成された第２の溝５の内部にｎ型多結晶シリコン抵抗体６が埋め込まれた構造となっている。多結晶シリコン抵抗体６は第２の溝５を完全に埋めきらず、表面に凹部を有する形状であり、その凹部内に絶縁層７が形成されており、絶縁層７表面と基板１の表面とはほぼ同じ高さを保った構造となっている。さらにポリサイド構造の上部電極が形成されており、多結晶シリコン抵抗体６、容量絶縁膜１０とともに容量素子を形成している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された第１の溝と、前記第１の溝内に埋め込まれた第１の絶縁層と、前記第１の絶縁層に形成された第２の溝と前記第２の溝内に埋め込まれた抵抗体と、前記抵抗体の上に配置された電極とを備えた半導体装置であって、
前記抵抗体は表面に凹部を有し、前記凹部内には前記第２の絶縁層が埋め込まれ、前記第２の絶縁層と前記半導体基板表面とは略同じ高さであり、前記抵抗体のうち前記第１の絶縁層および前記第２の絶縁層と接していない面上には絶縁膜が形成されており、前記電極と前記抵抗体とは前記第２の絶縁層および前記絶縁膜を挟んで配置されていることを特徴とする半導体装置。
【請求項２】
前記第２の絶縁層の厚みは前記絶縁膜よりも厚いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記抵抗体は容量素子の下部電極、前記絶縁膜は前記容量素子の容量絶縁膜、前記電極は前記容量素子の上部電極をなすことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記半導体基板表面にはＭＩＳトランジスタが形成されており、前記ＭＩＳトランジスタのゲート電極と前記電極とは同じ構造であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記第１の絶縁層は素子分離層であることを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体基板に第１の溝を形成する工程と、
前記第１の溝を含む前記半導体基板全面に第１の絶縁膜を形成する工程と、
前記第１の溝内に形成された前記第１の絶縁膜に第２の溝を形成する工程と、
前記第２の溝を含む前記半導体基板全面に抵抗体となる導電性の膜を形成する工程と、
前記第２の溝内に形成された前記導電性の膜表面の凹部を含む前記半導体基板全面に第２の絶縁膜を形成する工程と、
前記１の溝内および前記第２の溝内以外に形成された前記第２の絶縁膜、前記導電性の膜および前記第１の絶縁膜を選択的に除去して、前記第１の溝内に前記第１の絶縁膜を、前記第２の溝内に前記抵抗体を、前記抵抗体の凹部に前記第２の絶縁膜をそれぞれ埋め込む工程と、
露出された前記抵抗体の表面上に第３の絶縁膜を形成する工程と、
前記第１の溝上に電極を形成する工程とを備えた半導体装置の製造方法。
【請求項７】
半導体基板に第１の溝を形成する工程と、
前記第１の溝を含む前記半導体基板全面に第１の絶縁膜を形成する工程と、
前記第１の溝内に形成された前記第１の絶縁膜に第２の溝を形成する工程と、
前記第２の溝を含む前記半導体基板全面に抵抗体となる導電性の膜を形成する工程と、
前記第２の溝内に形成された前記導電性の膜表面の凹部を含む前記半導体基板全面に第２の絶縁膜を形成する工程と、
前記１の溝内および前記第２の溝内以外に形成された前記第２の絶縁膜、前記導電性の膜および前記第１の絶縁膜を選択的に除去して、前記第１の溝内に前記第１の絶縁膜を、前記第２の溝内に前記抵抗体を、前記抵抗体の凹部に前記第２の絶縁膜をそれぞれ埋め込む工程と、
露出された前記抵抗体の表面上および前記半導体基板表面上に第３の絶縁膜を形成する工程と、
前記第１の溝上および前記半導体基板表面に形成された前記第３の絶縁膜上の所定の領域に同時に電極を形成する工程とを備えた半導体装置の製造方法。
【請求項８】
前記導電性の膜の厚みは前記第２の溝幅の２分の１以下で、かつ前記第２の溝深さより薄いことを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
化学機械研磨法により、前記第２の絶縁膜、前記導電性の膜および前記第１の絶縁膜を除去することを特徴とする請求項６ないし８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＲＡＭ等の半導体装置で用いられる抵抗あるいは電極の構造およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の容量素子を一体形成する半導体装置において、製造コストの低減および加工時のリソマージンの確保等の観点から基板表面からの容量素子上部までの高さ低減が求められており、半導体基板の大口径化、加工寸法の微細化に伴い、この要求はさらに強くなってきている。
【０００３】
このような要求を満たすために、容量素子の電極の一部を半導体基板内に埋め込む技術が提案されてきた（例えば特許文献１、２参照）。
【０００４】
図９に従来の技術における半導体装置の断面構造図を示す。
【０００５】
図９において、ｐ型シリコン基板１１に、素子分離領域となる第１の溝１２が形成されており、その内部にシリコン酸化膜１３が埋め込まれ、さらにシリコン酸化膜１３の内部にリンを含有したｎ型多結晶シリコン抵抗体１６が埋め込まれた構造となっている。
【０００６】
シリコン基板１１表面には別途、ＭＯＳトランジスタのゲート絶縁膜１８、ゲート電極１９が形成されている。ゲート電極１９は、例えば、上部がタングステンシリサイドで下部がリンを含有したｎ型多結晶シリコンである積層形成されたポリサイド構造である。ゲート電極１９は、多結晶シリコン抵抗体１６の上に形成された容量絶縁膜２０の上部にも形成されており、これらは容量素子を形成している。
【０００７】
図１０から図１５は図９に示した従来の技術における半導体装置の製造工程説明図である。
【０００８】
まず、ｐ型シリコン基板１１に公知のフォトリソグラフィーとドライエッチング技術により第１の溝１２を形成する（図１０）。
【０００９】
次に、第１の溝１２を含む基板１１の表面に化学気相成長法（以下、ＣＶＤ法という）によってシリコン酸化膜１３を形成し（図１１）、さらにマスクパターン１４を第１の溝１２の領域直上の酸化膜１３表面に形成した後、ドライエッチングにより第２の溝１５を開口する（図１２）。マスクパターン１４を除去した後、化学機械研磨法（以下、ＣＭＰ法という）により第１の溝１２の内部以外のシリコン酸化膜１３を選択的に除去する（図１３）。
【００１０】
リンを含有した多結晶シリコンをＣＶＤ法により基板全面に形成した後、公知のフォトリソグラフィーとドライエッチング技術により第２の溝１５領域の内部以外の領域を選択的に除去して抵抗体１６を形成する（図１４）。
【００１１】
次にシリコン基板１１を熱酸化してゲート絶縁膜１８を形成するとともに、多結晶シリコン抵抗体１６の表面も酸化してシリコン酸化膜からなる容量絶縁膜２０を形成する。
【００１２】
この上にＣＶＤ法によって上部がタングステンシリサイドで下部がリンを含有した多結晶シリコンの積層膜を形成し、公知のリソグラフィーとドライエッチング技術によりゲート電極１９と容量素子の上部電極とを同時に形成する（図１５）。
【００１３】
図１６から図１８は、図９に示す従来例の別の半導体装置の製造工程説明図であり、多結晶シリコン抵抗体１６を形成するまでは上記のフローと同じなので省略し、以降の工程について説明する。
【００１４】
抵抗体１６を形成した後、ＣＶＤ法によりシリコン酸化膜を形成する（図１６）。次に、抵抗体１６直上のシリコン酸化膜の上にマスクパターン２１を形成し、エッチングによりパターン直下のシリコン酸化膜以外を除去して容量絶縁膜２０を形成する（図１７）。
【００１５】
次にシリコン基板１１を熱酸化してゲート絶縁膜１８を形成した後、ＣＶＤ法によって上部がタングステンシリサイドで下部がリンを含有した多結晶シリコンの積層膜を形成し、公知のリソグラフィーとドライエッチング技術によりゲート電極１９と容量素子の上部電極とを同時に形成する（図１８）。
【特許文献１】特開２０００−３４０６４５号公報
【特許文献２】特開平４−１２５９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、最近の半導体装置においては素子の高密度化を図るため、容量素子の電極の一部を素子間の信号をやりとりするための配線として利用する要求が出てきている。
【００１７】
このような場合を考えると、上記のうち図１０から図１５に示した製造方法では、ゲート絶縁膜１８と容量絶縁膜２０とを同時に形成しているため、抵抗体の上に形成される容量絶縁膜厚はゲート酸化膜厚に応じて薄膜化される。よって、上部に走るポリサイド構造の配線に信号が加わると、絶縁膜２０を介して抵抗体１６に容量結合による高電界が加わり、抵抗値が大幅に変動してしまうという課題があった。
【００１８】
一方、図１６から図１８に示した製造方法によれば、容量絶縁膜２０とゲート絶縁膜１８とは別工程で形成するため、それぞれ最適化が可能であるが、マスク工程が追加されること、また抵抗体１６の表面がシリコン基板１１の表面とほぼ同じ高さになっているため、その上に容量絶縁膜を形成することは容量素子の高さ低減を阻害する要因ともなっている。
【００１９】
そこで、本発明は、上記課題を解決するべく、容量素子の高さを増加させること無く、かつ基板内に埋め込まれた下部電極となる抵抗体と上部電極との容量結合を抑制した高集積かつ高性能の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記課題を解決するため、本発明の半導体装置は、半導体基板に形成された第１の溝と、前記第１の溝内に埋め込まれた第１の絶縁層と、前記第１の絶縁層に形成された第２の溝と前記第２の溝内に埋め込まれた抵抗体と、前記抵抗体の上に配置された電極とを備えた半導体装置であって、前記抵抗体は表面に凹部を有し、前記凹部内には前記第２の絶縁層が埋め込まれ、前記第２の絶縁層と前記半導体基板表面とは略同じ高さであり、前記抵抗体のうち前記第１の絶縁層および前記第２の絶縁層と接していない面上には絶縁膜が形成されており、前記電極と前記抵抗体とは前記第２の絶縁層および前記絶縁膜を挟んで配置されていることを特徴とする。
【００２１】
前記第２の絶縁層の厚みは前記絶縁膜よりも厚いことが好ましい。
【００２２】
前記抵抗体は容量素子の下部電極、前記絶縁膜は前記容量素子の容量絶縁膜、前記電極は前記容量素子の上部電極をなすことが好ましい。
【００２３】
前記半導体基板表面にはＭＩＳトランジスタが形成されており、前記ＭＩＳトランジスタのゲート電極と前記電極とは同じ構造であることがさらに好ましい。
【００２４】
前記第１の絶縁層は素子分離層であることが好ましい。
【００２５】
本発明の半導体装置の製造方法は、半導体基板に第１の溝を形成する工程と、前記第１の溝を含む前記半導体基板全面に第１の絶縁膜を形成する工程と、前記第１の溝内に形成された前記第１の絶縁膜に第２の溝を形成する工程と、前記第２の溝を含む前記半導体基板全面に抵抗体となる導電性の膜を形成する工程と、前記第２の溝内に形成された前記導電性の膜表面の凹部を含む前記半導体基板全面に第２の絶縁膜を形成する工程と、前記１の溝内および前記第２の溝内以外に形成された前記第２の絶縁膜、前記導電性の膜および前記第１の絶縁膜を選択的に除去して、前記第１の溝内に前記第１の絶縁膜を、前記第２の溝内に前記抵抗体を、前記抵抗体の凹部に前記第２の絶縁膜をそれぞれ埋め込む工程と、露出された前記抵抗体の表面上に第３の絶縁膜を形成する工程と、前記第１の溝上に電極を形成する工程とを備えている。
【００２６】
また、本発明の別の半導体装置の製造方法は、半導体基板に第１の溝を形成する工程と、前記第１の溝を含む前記半導体基板全面に第１の絶縁膜を形成する工程と、前記第１の溝内に形成された前記第１の絶縁膜に第２の溝を形成する工程と、前記第２の溝を含む前記半導体基板全面に抵抗体となる導電性の膜を形成する工程と、前記第２の溝内に形成された前記導電性の膜表面の凹部を含む前記半導体基板全面に第２の絶縁膜を形成する工程と、前記１の溝内および前記第２の溝内以外に形成された前記第２の絶縁膜、前記導電性の膜および前記第１の絶縁膜を選択的に除去して、前記第１の溝内に前記第１の絶縁膜を、前記第２の溝内に前記抵抗体を、前記抵抗体の凹部に前記第２の絶縁膜をそれぞれ埋め込む工程と、露出された前記抵抗体の表面上および前記半導体基板表面上に第３の絶縁膜を形成する工程と、前記第１の溝上および前記半導体基板表面に形成された前記第３の絶縁膜上の所定の領域に電極を形成する工程とを備えている。
【００２７】
前記導電性の膜の厚みは前記第２の溝幅の２分の１以下で、かつ前記第２の溝深さより薄いことが好ましい。
【００２８】
化学機械研磨法により、前記第２の絶縁膜、前記導電性の膜および前記第１の絶縁膜を除去することが好ましい。
【発明の効果】
【００２９】
以上のように、本発明の半導体装置によれば、容量素子の上部電極と下部電極との間に容量絶縁膜よりも厚い絶縁層を設けることができるため、それぞれの電極を配線として利用しても、容量結合等による配線抵抗の変動が無く、素子の高集積化が図れる。
【００３０】
また、溝内に埋め込まれた抵抗体が表面に凹部を有する形状であり、さらにその凹部内に絶縁層を埋め込むため、容量素子の高さを増加させずに済み、その上層に配線等を形成する場合でも十分なリソマージンを確保でき、素子の微細化および製造コストの低減が図れる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３２】
図１は本発明の実施の形態における半導体装置の断面構造を示すものであり、図２から図８は本発明による半導体装置の製造工程説明図である。
【００３３】
まず、図１を用いて本発明における半導体装置の構造を説明する。ｐ型シリコン基板１に、素子分離領域となる第１の溝２が形成されており、その内部にシリコン酸化膜３が埋め込まれ、さらにシリコン酸化膜３の内部に第２の溝５が形成され、その内部にリンを含有したｎ型多結晶シリコン抵抗体６が埋め込まれた構造となっている。多結晶シリコン抵抗体６は第２の溝５を完全に埋めきらず、表面に凹部を有する形状であり、その凹部内に絶縁層７が形成されており、絶縁層７表面と基板１の表面とはほぼ同じ高さを保った構造となっている。
【００３４】
シリコン基板１表面には別途、ＭＯＳトランジスタのゲート絶縁膜８、ゲート電極９が形成されている。ゲート電極９は、例えば、上部がタングステンシリサイドで下部がリンを含有した多結晶シリコンである積層形成されたポリサイド構造である。ゲート電極９は、多結晶シリコン抵抗体６の上に形成された容量絶縁膜１０の上部にも形成されており、多結晶シリコン抵抗体６、容量絶縁膜１０とともに容量素子を形成している。
【００３５】
本実施の形態によれば、多結晶シリコン抵抗体６とポリサイド構造の上部電極との間に容量絶縁膜１０よりも厚い絶縁層７も設けているため、上部電極および抵抗体５をそれぞれ配線として利用した場合に、いずれかに信号が加わった時でも、容量結合による配線間干渉を抑制でき、上部電極と抵抗体とをそれぞれ信号伝達用配線として利用しても、それぞれの配線抵抗を安定化させることができる。
【００３６】
この場合、溝内の抵抗体６上面の中央部では絶縁層７を挟むため、容量が低下してしまうが、上面の周囲部では容量絶縁膜１０はゲート絶縁膜８と同程度に十分に薄膜化されているため、容量素子全体として見れば十分に容量を大きくすることが可能である。
【００３７】
また、抵抗体６の表面に凹部を有し、その中に絶縁層７が埋め込まれた形状となっているため、容量素子としてみた場合に基板表面からの高さを増加させること無く、上部の電極と下部電極である抵抗体との容量結合を低下させられる。
【００３８】
本発明の実施の形態における半導体装置の製造方法の説明図を、図２〜図８に示す。
【００３９】
まず、ｐ型シリコン基板１に公知のフォトリソグラフィーとドライエッチング技術により第１の溝２を形成する（図２）。
【００４０】
次に、第１の溝２を含む基板１の表面にＣＶＤ法によってシリコン酸化膜３を形成し（図３）、さらにマスクパターン４を第１溝２の直上の酸化膜３表面に形成した後、ドライエッチングにより第２の溝５を開口する（図４）。
【００４１】
マスクパターン４を除去した後、リンを含有したｎ型多結晶シリコン膜をＣＶＤ法により基板全面に形成する。この際、多結晶シリコンの膜厚が第２の溝５の溝幅の２分の１以下で、かつその溝深さより薄くなるように形成する（図５）。このようにすることより、第２の溝５内で多結晶シリコンの表面の一部はシリコン基板１の表面より下部に位置するようになり、凹部が形成される。
【００４２】
次に、ＣＶＤ法により、多結晶シリコン膜の上にシリコン酸化膜を形成する（図６）。この時、シリコン酸化膜は多結晶シリコン膜表面にできた凹部を埋め込み、その部分でシリコン基板１の表面よりも高くなるように堆積する。
【００４３】
ＣＭＰ法を用いて絶縁層７となるシリコン酸化膜、多結晶シリコン、シリコン酸化膜３の多層膜をシリコン基板１の表面とほぼ同じ高さになるまで研磨し、選択的に除去する（図７）。
【００４４】
その結果、第１の溝２領域の内部にシリコン酸化膜３が埋め込まれ、さらにシリコン酸化膜３の内部に形成された第２の溝５領域の内部に多結晶シリコン抵抗体６が、さらにその上部に絶縁層７が形成されており、絶縁層７表面と基板１の表面とはほぼ同じ高さを保った構造とすることができる。
【００４５】
また、多結晶シリコンはシリコン酸化膜に挟まれているため、ＣＭＰ工程で多結晶シリコンをオーバーエッチしても下層のシリコン酸化膜３がエッチングストッパーの役割を果たし、基板を損傷することが無い。
【００４６】
次にシリコン基板１を熱酸化してゲート絶縁膜８を形成するとともに、多結晶シリコン抵抗体６の表面も酸化してシリコン酸化膜からなる容量絶縁膜１０を形成する。
【００４７】
この上にＣＶＤ法によって上部がタングステンシリサイドで下部がリンを含有した多結晶シリコンの積層膜を形成し、公知のリソグラフィーとドライエッチング技術によりゲート電極９と容量素子の上部電極とを同時に形成する（図８）。
【００４８】
なお、本実施の形態では、絶縁層７はＣＶＤ法によって形成したが、多結晶シリコン表面の熱酸化や熱酸窒化によって形成してもよく、あるいは酸素や窒素、炭素等のイオン注入およびその後の熱処理による多結晶シリコン表面の改質によってもよい。
【００４９】
また、シリコン酸化膜以外の絶縁膜、例えば低誘電率のＳｉＯＣ膜等であってもよい。
【００５０】
同様にシリコン酸化膜３に関しても、他の絶縁膜であってもよい。
【００５１】
ゲート絶縁膜、容量絶縁膜ともにシリコン酸化膜以外でもよく、本実施の形態に開示した構造、製法に限定されるものではない。
【００５２】
ゲート電極および抵抗体５に関しても同様に本実施の形態に開示した構造、製法に限定されるものではない。
【００５３】
シリコン基板や抵抗体、ゲート電極の導電型も本実施の形態に限定されるものではない。
【００５４】
また、シリコン抵抗体６は信号伝達用の配線として利用する以外にも、アナログ回路等で用いられる抵抗体として用いてもよい。
【産業上の利用可能性】
【００５５】
本発明の半導体装置は、容量素子を一体形成した高集積の半導体装置として特に有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態における半導体装置の断面構造図
【図２】本発明の実施の形態における半導体装置の製造工程説明図
【図３】本発明の実施の形態における半導体装置の製造工程説明図
【図４】本発明の実施の形態における半導体装置の製造工程説明図
【図５】本発明の実施の形態における半導体装置の製造工程説明図
【図６】本発明の実施の形態における半導体装置の製造工程説明図
【図７】本発明の実施の形態における半導体装置の製造工程説明図
【図８】本発明の実施の形態における半導体装置の製造工程説明図
【図９】従来の技術における半導体装置の断面構造図
【図１０】従来の技術における半導体装置の製造工程説明図
【図１１】従来の技術における半導体装置の製造工程説明図
【図１２】従来の技術における半導体装置の製造工程説明図
【図１３】従来の技術における半導体装置の製造工程説明図
【図１４】従来の技術における半導体装置の製造工程説明図
【図１５】従来の技術における半導体装置の製造工程説明図
【図１６】従来の技術における半導体装置の別の製造工程説明図
【図１７】従来の技術における半導体装置の別の製造工程説明図
【図１８】従来の技術における半導体装置の別の製造工程説明図
【符号の説明】
【００５７】
１、１１  ｐ型シリコン基板
２、１２  第１の溝
３、１３  シリコン酸化膜
４、１４  マスクパターン
５、１５  第２の溝
６、１６  ｎ型多結晶シリコン抵抗体
７  絶縁層
８、１８  ゲート絶縁膜
９、１９  ポリサイド構造のゲート電極
１０、２０  容量絶縁膜
２１  マスクパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2005175193.tif 000014
【図１３】
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【図１４】
2005175193.tif 000016
【図１５】
2005175193.tif 000017
【図１６】
2005175193.tif 000018
【図１７】
2005175193.tif 000019
【図１８】
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