(57)【要約】【課題】１つのロットに含まれる各ウェハ間の段差のばらつきをより簡便に抑制するための、半導体装置の製造方法および半導体装置の製造装置を提供する。【解決手段】基板上に第１絶縁膜を堆積し、第１絶縁膜を貫通して基板に到達する凹部を形成する工程（ａ）と、基板上に第２絶縁膜を堆積する工程（ｂ）とをそれぞれ、複数の処理チャンバーを有する装置で並行して実施する。その後、第１絶縁膜および第２絶縁膜を、基板の上面が露出するまで除去し、凹部に埋め込み絶縁膜を形成する。工程（ａ）と工程（ｂ）では、使用する処理チャンバーの間の第１絶縁膜と第２絶縁膜の膜厚の大小関係が逆になるように、複数の処理チャンバーのうちの１つを選択する。このことによって、１つのロットに含まれる各ウェハの段差ｄの大小の傾向を相殺でき、ウェハ間のばらつきを抑制することが出来る。【選択図】  図９
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【特許請求の範囲】
【請求項１】
基板上に第１絶縁膜を堆積し、上記第１絶縁膜を貫通して上記基板に到達する凹部を形成する工程（ａ）と、
基板上に第２絶縁膜を堆積する工程（ｂ）と、
上記第１絶縁膜および上記第２絶縁膜を、上記基板の上面が露出するまで除去する工程（ｃ）とを備え、
上記工程（ａ）および（ｂ）のそれぞれが、複数の処理チャンバーを有する装置で並行して実施される半導体装置の製造方法であって、
上記工程（ａ）および（ｂ）において、上記工程（ａ）で使用する処理チャンバーの間の上記第１絶縁膜の膜厚の大小関係と、上記工程（ｂ）で使用する処理チャンバーの間の上記第２絶縁膜の膜厚の大小関係とが逆になるように、上記複数の処理チャンバーのうちの１つを選択する、半導体装置の製造方法。
【請求項２】
基板上に第１絶縁膜を堆積し、上記第１絶縁膜を貫通して上記基板に到達する凹部を形成する工程（ａ）と、
基板上に第２絶縁膜を堆積する工程（ｂ）と、
上記第１絶縁膜および上記第２絶縁膜を、上記基板の上面が露出するまで除去する工程（ｃ）とを備え、
上記工程（ａ）、（ｂ）および（ｃ）のそれぞれが、複数の処理チャンバーを有する装置で並行して実施される半導体装置の製造方法であって、
１つのロットに含まれる全ての基板には、上記工程（ａ）、（ｂ）および（ｃ）を通じて特定の処理チャンバ−が用いられる、半導体装置の製造方法。
【請求項３】
基板上に第１絶縁膜を堆積し、上記第１絶縁膜を貫通して上記基板に到達する凹部を形成する工程（ａ）と、
基板上に第２絶縁膜を堆積する工程（ｂ）と、
上記第２絶縁膜を研磨によって除去し、上記第１絶縁膜の上面を露出させる工程（ｃ）と、
上記第１絶縁膜をエッチングによって除去し、上記凹部に上記埋め込み絶縁膜を形成する工程（ｄ）とを備え、
上記工程（ａ）〜（ｄ）のそれぞれが、複数の処理チャンバーを有する装置で並行して実施される半導体装置の製造方法であって、
上記工程（ｃ）の後の上記第１絶縁膜の膜厚が、上記工程（ｃ）を行なう装置の複数の処理チャンバーの間でほぼ均一となるように、上記工程（ｃ）において、上記各処理チャンバーの研磨時間を調節する、半導体装置の製造方法。
【請求項４】
基板上に第１絶縁膜を堆積し、上記第１絶縁膜を貫通して上記基板に到達する凹部を形成する工程（ａ）と、
基板上に第２絶縁膜を堆積する工程（ｂ）と、
上記第２絶縁膜を研磨によって除去し、上記第１絶縁膜の上面を露出させる工程（ｃ）と、
上記第２絶縁膜の一部を、ウェットエッチングによって除去する工程（ｄ）と、
上記第１絶縁膜をエッチングによって除去し、上記凹部に上記埋め込み絶縁膜を形成する工程（ｅ）とを備え、
上記工程（ａ）〜（ｅ）のそれぞれが、複数の処理チャンバーを有する装置で並行して実施される半導体装置の製造方法であって、
上記工程（ｄ）の後の上記第２絶縁膜の膜厚が、上記工程（ｄ）を行なう装置の複数の処理チャンバーの間でほぼ均一となるように、上記工程（ｄ）において、上記各処理チャンバーにおける上記第２絶縁膜の一部が除去される量を調節する、半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか１つに記載の半導体装置の製造方法において、
上記第１絶縁膜はＳｉＮ膜であり、上記第２絶縁膜はＮＳＧ膜である、半導体装置の製造方法。
【請求項６】
複数の処理チャンバーを有し、基板上に第１絶縁膜を堆積する第１絶縁膜堆積手段と、
複数の処理チャンバーを有し、上記第１絶縁膜を貫通して上記基板に到達する凹部を形成するエッチング手段と、
複数の処理チャンバーを有し、基板上に第２絶縁膜を堆積する第２絶縁膜堆積手段と、
複数の処理チャンバーを有し、上記第１絶縁膜および上記第２絶縁膜を、上記基板の上面が露出するまで除去する研磨手段と、
上記エッチング手段の上記各処理チャンバー間に起因する上記第１絶縁膜の膜厚の大小関係と、上記第２絶縁膜堆積手段の上記各処理チャンバー間に起因する上記第２絶縁膜の膜厚の大小関係とが逆になるように、上記エッチング手段の上記複数の処理チャンバーのうちの１つと、上記第２絶縁膜堆積手段の上記複数の処理チャンバーのうちの１つとを選択する選択手段とを備える、半導体装置の製造装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造における、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：以下、ＳＴＩと称する）の形成に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化と共に、素子間の電気的な分離を行なうためにＳＴＩ構造を用いることが必須となっている。ＳＴＩは、ドライエッチングでＳｉ基板に溝を形成し、シリコン窒化膜（以下ＳｉＮ膜）をストッパーとして、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：以下、ＣＭＰと称する）技術を用いてＳｉ基板に形成された溝に埋め込んだ素子分離膜を平坦化する。ＳＴＩでは、基板を分離する絶縁膜が平坦になり、その後に行なうイオン注入工程やゲート配線形成工程のリソグラフィーでの微細化を容易にすることができる。
【０００３】
しかしながら、ストッパーとなるＳｉＮ膜を、ＣＭＰによる研磨後に剥離するため、ＳｉＮ膜の厚み分だけＳｉ基板と埋め込まれた素子分離膜との間に微細な段差が残る。その段差が一様でない場合、リソグラフィー工程においてマスクのパターニングに不具合が生じる。その他に例えば、段差が高くなった場合にはゲート配線を形成する際のエッチングで、段差部分に除去されるべき金属膜が残存して、ゲート配線のショートを生じることもある。
【０００４】
これらの不具合を解決するために、下記特許文献１では、ＣＭＰ後のＳｉＮ膜の膜厚を測定して、その値を元にＳｉ基板と素子分離膜との段差が所望の段差になるように、ウェットエッチングを用いて溝に埋め込まれた絶縁膜をエッチングする方法が開示されている。
【０００５】
以下、下記特許文献１に開示されている方法を、図１および図２を参照しながら具体的に説明する。
【０００６】
まず、図１（ａ）に示す工程で、Ｓｉ基板１を用意し、Ｓｉ基板１上にＳｉ基板１の表面を保護するための保護酸化膜２と、ＣＭＰのストッパーとなるＳｉＮ膜３とを順次堆積する。
【０００７】
次に、図１（ｂ）に示す工程で、リソグラフィーおよびドライエッチングを行なって、凹部４を形成する。
【０００８】
次に、図１（ｃ）に示す工程で、例えば高密度プラズマＣＶＤ法などを用いて、凹部４に絶縁膜５をボイドができないように埋め込む。
【０００９】
次に、図１（ｄ）に示す工程で、ＣＭＰによる基板表面の平坦度を向上するために、ＳｉＮ膜３の上に堆積された絶縁膜５をリソグラフィーおよびエッチングによって除去し、凹部６を形成する。
【００１０】
次に、図２（ａ）に示す工程で、ＣＭＰによる平坦化を行い、凹部４に埋め込まれた素子分離膜８を得る。
【００１１】
次に、図２（ｂ）に示す工程で、ＳｉＮ膜３の膜厚を測定して、ウェットエッチングにより素子分離膜８の上部を除去し、素子分離膜８の膜厚をコントロールする。
【００１２】
次に、図２（ｃ）に示す工程で、ＳｉＮ膜３を除去する。続いて、基板表面の洗浄などを行なうことによって、凹部４と、凹部４に埋め込まれた素子分離膜８とからなるＳＴＩ１０が得られる。
【００１３】
上述の方法によれば、図２（ｂ）に示す工程で、素子分離膜８の膜厚をコントロールしているため、最終的に所望の段差ｄを有するウェハが得られる。
【００１４】
【特許文献１】特開２００１−３３２６１４号公報。
【００１５】
【発明が解決しようとする課題】
実際の量産現場では、１つのロットに含まれる各ウェハに対して、複数のＣＶＤ装置、複数のエッチング装置、および複数のＣＭＰ装置などを用いて並行処理が行われる。通常、並行処理では、例えばＣＭＰ装置などの各チャンバーの特性により、各ウェハ間のＣＭＰによる被研磨膜の研磨量にばらつきが発生する。
【００１６】
上記特許文献１の方法を実施する際に上述の並行処理を行なう場合、１つのロットに含まれる各ウェハ間の段差ｄのばらつきを抑制するためには、図２（ｂ）に示す工程で、１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚を全て測定し、ウェハ毎に素子分離膜８のエッチング量をコントロールする必要がある。これは非常に煩雑である。また、上記特許文献１の方法を実施するための製造装置あるいは製造システムも非常に複雑な構成となる。従って、上記特許文献１の方法は、実際の量産にはあまり適していない。
【００１７】
本発明は、上記事情に鑑みてなされたものであり、１つのロットに含まれる各ウェハ間の段差のばらつきをより簡便に抑制するための、半導体装置の製造方法および半導体装置の製造装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、基板上に第１絶縁膜を堆積し、上記第１絶縁膜を貫通して上記基板に到達する凹部を形成する工程（ａ）と、基板上に第２絶縁膜を堆積する工程（ｂ）と、上記第１絶縁膜および上記第２絶縁膜を、上記基板の上面が露出するまで除去する工程（ｃ）とを備え、上記工程（ａ）および（ｂ）のそれぞれが、複数の処理チャンバーを有する装置で並行して実施される半導体装置の製造方法であって、上記工程（ａ）および（ｂ）において、上記工程（ａ）で使用する処理チャンバーの間の上記第１絶縁膜の膜厚の大小関係と、上記工程（ｂ）で使用する処理チャンバーの間の上記第２絶縁膜の膜厚の大小関係とが逆になるように、上記複数の処理チャンバーのうちの１つを選択する。
【００１９】
このことによって、１つのロットに含まれる各基板における基板表面と第２絶縁膜の最上面との段差のばらつきを抑制することができる。
【００２０】
本発明の別の半導体装置の製造方法は、基板上に第１絶縁膜を堆積し、上記第１絶縁膜を貫通して上記基板に到達する凹部を形成する工程（ａ）と、基板上に第２絶縁膜を堆積する工程（ｂ）と、上記第１絶縁膜および上記第２絶縁膜を、上記基板の上面が露出するまで除去する工程（ｃ）とを備え、上記工程（ａ）、（ｂ）および（ｃ）のそれぞれが、複数の処理チャンバーを有する装置で並行して実施される半導体装置の製造方法であって、１つのロットに含まれる全ての基板には、上記工程（ａ）、（ｂ）および（ｃ）を通じて特定の処理チャンバ−が用いられる。
【００２１】
このことによって、１つのロットに含まれる全ての基板が特定の処理チャンバーで処理される。従って、１つのロットに含まれる各基板における基板表面と第２絶縁膜の最上面との段差の、処理チャンバー間に依存したばらつきを抑制することができる。
【００２２】
本発明のさらに別の半導体装置の製造方法は、基板上に第１絶縁膜を堆積し、上記第１絶縁膜を貫通して上記基板に到達する凹部を形成する工程（ａ）と、基板上に第２絶縁膜を堆積する工程（ｂ）と、上記第２絶縁膜を研磨によって除去し、上記第１絶縁膜の上面を露出させる工程（ｃ）と、上記第１絶縁膜をエッチングによって除去し、上記凹部に上記埋め込み絶縁膜を形成する工程（ｄ）とを備え、上記工程（ａ）〜（ｄ）のそれぞれが、複数の処理チャンバーを有する装置で並行して実施される半導体装置の製造方法であって、上記工程（ｃ）の後の上記第１絶縁膜の膜厚が、上記工程（ｃ）を行なう装置の複数の処理チャンバーの間でほぼ均一となるように、上記工程（ｃ）において、上記各処理チャンバーの研磨時間を調節する。
【００２３】
このことによって、１つのロットに含まれる各基板における基板表面と第２絶縁膜の最上面との段差の、処理チャンバー間に依存したばらつきを抑制することができる。
【００２４】
本発明のまたさらに別の半導体装置の製造方法は、基板上に第１絶縁膜を堆積し、上記第１絶縁膜を貫通して上記基板に到達する凹部を形成する工程（ａ）と、基板上に第２絶縁膜を堆積する工程（ｂ）と、上記第２絶縁膜を研磨によって除去し、上記第１絶縁膜の上面を露出させる工程（ｃ）と、上記第２絶縁膜の一部を、ウェットエッチングによって除去する工程（ｄ）と、上記第１絶縁膜をウェットエッチングによって除去し、上記凹部に上記埋め込み絶縁膜を形成する工程（ｅ）とを備え、上記工程（ａ）〜（ｅ）のそれぞれが、複数の処理チャンバーを有する装置で並行して実施される半導体装置の製造方法であって、上記工程（ｄ）の後の上記第２絶縁膜の膜厚が、上記工程（ｄ）を行なう装置の複数の処理チャンバーの間でほぼ均一となるように、上記工程（ｄ）において、上記各処理チャンバーにおける上記第２絶縁膜の一部が除去される量を調節する。
【００２５】
このことによって、１つのロットに含まれる各基板における基板表面と第２絶縁膜の最上面との段差の、処理チャンバー間に依存したばらつきを抑制することができる。
【００２６】
上記第１絶縁膜はＳｉＮ膜であり、上記第２絶縁膜はＮＳＧ膜である構成としてもよい。
【００２７】
本発明の半導体装置の製造装置は、複数の処理チャンバーを有し、基板上に第１絶縁膜を堆積する第１絶縁膜堆積手段と、複数の処理チャンバーを有し、上記第１絶縁膜を貫通して上記基板に到達する凹部を形成するエッチング手段と、複数の処理チャンバーを有し、基板上に第２絶縁膜を堆積する第２絶縁膜堆積手段と、複数の処理チャンバーを有し、上記第１絶縁膜および上記第２絶縁膜を、上記基板の上面が露出するまで除去する研磨手段と、上記エッチング手段の上記各処理チャンバー間に起因する上記第１絶縁膜の膜厚の大小関係と、上記第２絶縁膜堆積手段の上記各処理チャンバー間に起因する上記第２絶縁膜の膜厚の大小関係とが逆になるように、上記エッチング手段の上記複数の処理チャンバーのうちの１つと、上記第２絶縁膜堆積手段の上記複数の処理チャンバーのうちの１つとを選択する選択手段とを備える。
【００２８】
このことによって、１つのロットに含まれる各基板における基板表面と第２絶縁膜の最上面との段差の、処理チャンバー間に依存したばらつきが抑制された半導体装置を提供することができる。
【００２９】
【発明の実施の形態】
（発明の原理）
まず、上記特許文献１の方法において、図２（ｂ）に示す工程を実施しなかった場合に、１つのロットに含まれる各ウェハ間の段差ｄにばらつきが発生する原因を、図を参照しながら説明する。
【００３０】
図３〜６は、図１（ａ）〜図１（ｄ）に示す各工程で発生するＳｉＮ膜３および絶縁膜５（本実施形態では（Ｎｏｎ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ膜：本明細書中ではＮＳＧ膜と略す）の膜厚のばらつきと、上記ＳｉＮ膜３および絶縁膜５の膜厚のばらつきの、図２（ｃ）に示す工程においてＳｉ基板１と素子分離膜８との段差ｄのばらつきに対する影響を示した図である。各図の横軸は、１つのロットに含まれるウェハのＩＤ番号を示す。図３（ａ）、図４（ａ）、図５（ａ）および図６（ａ）の縦軸は、ＳｉＮ膜３または絶縁膜５の膜厚を示す。図３（ｂ）、図４（ｂ）、図５（ｂ）および図６（ｂ）の縦軸は、段差ｄの大きさを示す。図７は、段差ｄが最も影響される工程を説明する表を示している。
【００３１】
なお、以下に述べる説明では、プラズマＣＶＤ装置およびドライエッチング装置は、全て２チャンバーで想定してその例を示している。
【００３２】
図３（ａ）は、ＳｉＮ膜３を減圧ＣＶＤ装置で成膜したとき（すなわち、図１（ａ）に示す工程）の、１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚を示す。図３（ａ）に示すように、減圧ＣＶＤ装置などを用いる場合、ＳｉＮ膜３を成膜する工程はバッチ処理で行われる。このため、１つのロットに含まれる各ウェハ間でのＳｉＮ膜３の膜厚のばらつきは約±２ｎｍ以下と小さい。
【００３３】
一方、図３（ｂ）は、各ウェハについて、図２（ｃ）に示す工程におけるＳｉ基板１と素子分離膜８との段差ｄから、図１（ｂ）〜図１（ｄ）に示す工程におけるＳｉＮ膜３および絶縁膜５の膜厚をそれぞれ差し引いた結果を示している。すなわち、１つのロットに含まれる各ウェハについて、図１（ｂ）〜図１（ｄ）に示す工程においてＳｉＮ膜３および絶縁膜５の膜厚がばらつかなかったと仮定した場合の図２（ｃ）に示す工程におけるＳｉ基板１と素子分離膜８との段差ｄを表す。
【００３４】
図３（ｂ）に示すように、ＳｉＮ膜３の成膜工程におけるＳｉＮ膜３の膜厚のばらつきは、段差ｄのばらつきに反映されているが、そのばらつきが約±２ｎｍ以下であり、あまり大きなばらつきではないめ、あまり問題にならないことがわかる。
【００３５】
図４（ａ）は、凹部４をＳｉＮ膜３をエッチングマスクとしてドライエッチング装置を用いて形成したとき（すなわち、図１（ｂ）に示す工程）の、１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚を示す。
【００３６】
一方、図４（ｂ）は、各ウェハについて、図２（ｃ）に示す工程におけるＳｉ基板１と素子分離膜８との段差ｄから、図１（ａ）、（ｃ）および（ｄ）に示す工程におけるＳｉＮ膜３および絶縁膜５の膜厚をそれぞれ差し引いた結果を示している。すなわち、１つのロットに含まれる各ウェハについて、図１（ａ）、（ｃ）および（ｄ）に示す工程においてＳｉＮ膜３および絶縁膜５の膜厚がばらつかなかったと仮定した場合の図２（ｃ）に示す工程におけるＳｉ基板１と素子分離膜８との段差ｄを表す。
【００３７】
図４（ｂ）に示すように、凹部４の形成工程におけるＳｉＮ膜３膜厚のばらつきは、段差ｄのばらつきを約±５ｎｍ以上にすることがあり、段差ｄのばらつきに大きく影響していることがわかる。
【００３８】
図５（ａ）は、凹部４に絶縁膜５を高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）装置を用いて成膜したとき（すなわち、図１（ｃ）に示す工程）の、１つのロットに含まれる各ウェハの絶縁膜５の膜厚を示す。
【００３９】
一方、図５（ｂ）は、各ウェハについて、図２（ｃ）に示す工程におけるＳｉ基板１と素子分離膜８との段差ｄから、図１（ａ）、（ｂ）および（ｄ）に示す工程におけるＳｉＮ膜３および絶縁膜５の膜厚をそれぞれ差し引いた結果を示している。すなわち、１つのロットに含まれる各ウェハについて、図１（ａ）、（ｂ）および（ｄ）に示す工程においてＳｉＮ膜３および絶縁膜５の膜厚がばらつかなかったと仮定した場合の図２（ｃ）に示す工程におけるＳｉ基板１と素子分離膜８との段差ｄを表す。
【００４０】
図５（ｂ）に示すように、高密度プラズマＣＶＤによる絶縁膜５の成膜工程における絶縁膜５の膜厚ばらつきが、段差ｄのばらつきを約±５ｎｍ以上にすることがあり、段差ｄのばらつきに大きく影響していることがわかる。
【００４１】
図６（ａ）は、ＣＭＰによる基板表面の平坦度を向上するために、ＳｉＮ膜３の上に堆積された絶縁膜５をリソグラフィーおよびエッチングによって除去し、凹部６を形成するとき（すなわち、図１（ｄ）に示す工程）の、１つのロットに含まれる各ウェハの凹部６内の絶縁膜５の膜厚を示す。
【００４２】
一方、図６（ｂ）は、各ウェハについて、図２（ｃ）に示す工程におけるＳｉ基板１と素子分離膜８との段差ｄから、図１（ａ）、（ｂ）および（ｃ）に示す工程におけるＳｉＮ膜３および絶縁膜５の膜厚をそれぞれ差し引いた結果を示している。すなわち、１つのロットに含まれる各ウェハについて、図１（ａ）、（ｂ）および（ｃ）に示す工程においてＳｉＮ膜３および絶縁膜５の膜厚がばらつかなかったと仮定した場合の図２（ｃ）に示す工程におけるＳｉ基板１と素子分離膜８との段差ｄを表す。
【００４３】
図６（ｂ）に示すように、凹部６の形成工程における凹部６内の絶縁膜５の膜厚のばらつきは、一般に凹部６の形成される面積割合が各ウェハにおいて１０％以下であるため、段差ｄのばらつきにほとんど影響がないことがわかる。
【００４４】
一般に量産現場で用いられるプラズマＣＶＤ装置およびドライエッチング装置は、複数のチャンバーを備えている。今回は、全て２チャンバーで想定してその例を示している。このため、チャンバー間の特性の差が、１つのロット内の各ウェハに形成された膜の膜厚のばらつきとして顕在化する。凹部４の形成工程におけるＳｉＮ膜３の膜厚のばらつきは、チャンバーが異なることによって±５ｎｍ程度になることがある。また、高密度プラズマＣＶＤによる成膜でも、チャンバーが異なることによって±５ｎｍ程度絶縁膜５の膜厚がばらつくことがある。
【００４５】
以上まとめると、図７に示すように、凹部４の形成工程において、ＳｉＮ膜３が厚く残るチャンバーＥ１で処理したウェハは、段差ｄが高くなる。逆に、凹部４の形成工程において、ＳｉＮ膜３が薄く残るチャンバーＥ２で処理したウェハは、段差ｄが低くなる。
【００４６】
さらに、図７に示すように、高密度プラズマＣＶＤによる絶縁膜５の成膜工程において、絶縁膜５が厚く堆積されるチャンバーＣ１で処理したウェハは、段差ｄが高くなる。逆に、高密度プラズマＣＶＤによる絶縁膜５の成膜工程において、絶縁膜５が薄く堆積されるチャンバーＣ２で処理したウェハは、段差ｄが低くなる。
【００４７】
本実施形態は、上述の考察に基づいて実施されるものである。以下、本発明の実施形態を図面を参照しながら詳細に説明する。
【００４８】
（第１の実施形態）
本実施形態の半導体装置の製造方法は、図１および図２に示す上記特許文献１に開示されている方法と、ほぼ同じ工程で実施される。但し、以下に述べる点が上記特許文献１に開示されている方法と異なる。
【００４９】
図８および図９を参照しながら、本発明の第１の実施形態について説明する。なお、本実施形態では、凹部４の形成工程および絶縁膜５の成膜工程に用いられる各装置が２つのチャンバーで構成されている場合を説明する。
【００５０】
図８（ａ）は、１つのロットについて、段差ｄに影響する凹部４の形成工程におけるＳｉＮ膜３の膜厚と、ＨＤＰ−ＣＶＤ装置を用いた絶縁膜５の成膜工程における絶縁膜５の膜厚とを示す図である。なお、横軸は１つのロットに含まれるウェハのＩＤ番号を示し、縦軸はＳｉＮ膜３および絶縁膜５の膜厚を示している。図８（ｂ）は、本実施形態による１つのロットに含まれる各ウェハの段差ｄのばらつきを示す図である。なお、横軸は１つのロットに含まれるウェハのＩＤ番号を示し、縦軸は段差ｄの大きさを示している。図９は、本実施形態に使用されるエッチング装置およびＨＤＰ−ＣＶＤ装置の構成を表す模式図である。
【００５１】
本実施形態では、図９に示すエッチング装置１００およびＨＤＰ−ＣＶＤ装置２００を用いる。
【００５２】
エッチング装置１００は、チャンバーＥ１およびＥ２を備えており、図７および図８（ａ）に示すように、チャンバーＥ１は、ＳｉＮ膜３の膜厚がチャンバーＥ２よりも厚くなる特性を有する。また、ＨＤＰ−ＣＶＤ装置２００は、チャンバーＣ１およびＣ２を備えており、図７および図８（ａ）に示すように、チャンバーＣ１は、絶縁膜５の膜厚がチャンバーＣ２よりも厚くなる特性を有する。
【００５３】
凹部４の形成工程におけるＳｉＮ膜３の膜厚と段差ｄとの関係、および、ＨＤＰ−ＣＶＤ装置を用いた絶縁膜５の成膜工程における絶縁膜５の膜厚と段差ｄとの関係は、図７に示すように予めわかっている。また、エッチング装置１００を用いた凹部４の形成工程において使用されるチャンバー間でのＳｉＮ膜３の膜厚の傾向と、ＨＤＰ−ＣＶＤ装置２００を用いた絶縁膜５の成膜工程において使用されるチャンバー間での絶縁膜５の膜厚の傾向は、ロット管理データとして蓄積することができる。
【００５４】
そこで、図９に示されるように、凹部４の形成工程において、段差ｄが大きくなる傾向のエッチング装置１００のチャンバーＥ１で処理したウェハは、絶縁膜５の成膜工程では、段差ｄが小さくなる傾向のＨＤＰ−ＣＶＤ装置２００のチャンバーＣ２で処理を行なう。逆に、凹部４の形成工程に段差ｄが小さくなる傾向のエッチング装置１００のチャンバーＥ２で処理したウェハは、絶縁膜５の成膜工程では、段差ｄが大きくなるＨＤＰ−ＣＶＤ装置２００のチャンバーＣ１で処理を行なう。このことによって、１つのロットに含まれる各ウェハの段差ｄの大小の傾向が相殺されることになる。
【００５５】
従って、図８（ｂ）に示すように、最終的に得られる１つのロットに含まれる各ウェハの段差ｄのばらつきを抑制することができる。その結果、歩留まりの低下が抑制された半導体装置の製造方法を提供することが出来る。
【００５６】
最近では、ロット管理のデータがコンピュータで管理されることが一般的である。このため、凹部４の形成工程および絶縁膜５の成膜工程でのチャンバー毎のＳｉＮ膜３および絶縁膜５の膜厚のばらつきの傾向もコンピュータに蓄積される構成とすることが好ましい。このことによって、コンピューターを用いてウェハ毎に自動的に使用するチャンバーを指定することもできる。
【００５７】
なお、本実施形態では、凹部４の形成工程および絶縁膜５の成膜工程に用いられる各装置が２つのチャンバーで構成されている場合を説明したが、これに限定されず、凹部４の形成工程および絶縁膜５の成膜工程に用いられる各装置が複数のチャンバーで構成されていれば、本実施形態の半導体装置の製造方法を適用し、本実施形態と同様の効果が得られる。
【００５８】
（第２の実施形態）
本実施形態の半導体装置の製造方法は、図１および図２に示す上記特許文献１に開示されている方法と、ほぼ同じ工程で実施される。但し、以下に述べる点が上記特許文献１に開示されている方法と異なる。
【００５９】
本発明の第２の実施形態について、図１０を参照しながら説明する。図１０は、本実施形態の半導体装置の製造方法に用いる製造装置を示す概略図である。
【００６０】
図１０に示すように、本実施形態の製造装置３００は、ロットα、β、γ毎にウェハを格納するウェハ格納ケース１４と、ウェハを搬送するための真空ロードロック室１５と、成膜やエッチングを行なうためのチャンバーＡ、ＢおよびＣとを備える３チャンバー構成の製造装置である。
【００６１】
上述のように、図２（ｃ）に示す工程における１つのロットに含まれる各ウェハの段差ｄのばらつきは、凹部４の形成工程におけるＳｉＮ膜３の膜厚のばらつき、ならびに絶縁膜５の成膜工程における絶縁膜５の膜厚のばらつきが支配的であることがわかっている。
【００６２】
そこで例えば、本実施形態の製造装置３００が、トレンチエッチング装置であると仮定した場合、図１０に示されるように、ロットαのウェハはチャンバーＡでのみ処理され、ロットβのウェハはチャンバーＢでのみ処理され、ロットγのウェハはチャンバーＣでのみ処理される。つまり、本実施形態の製造装置３００によれば、ロットα、βおよびγを、それぞれ１つのチャンバーで処理することと同じとなる。従って、１つのロットに含まれる各ウェハ間でのＳｉＮ膜３の膜厚の、チャンバー間に依存したばらつきを実質的になくすことができる。従って、１つのロットに含まれる各ウェハの段差ｄのばらつきを抑制することができる。また、同時に処理するロット数と、チャンバー数とを合わせることによって、さらに多くのウェハを処理することができる。
【００６３】
また例えば、本実施形態の製造装置３００が、ＨＤＰ−ＣＶＤ装置であると仮定した場合、図１０に示されるように、ロットαのウェハはチャンバーＡでのみ処理され、ロットβのウェハはチャンバーＢでのみ処理され、ロットγのウェハはチャンバーＣでのみ処理される。このことによって、ロットα、β、γが、それぞれ１つのチャンバーで処理することと同じとなる。従って、１つのロットに含まれる各ウェハ間での絶縁膜５の膜厚の、チャンバー間に依存したばらつきを実質的になくすことができる。従って、１つのロットに含まれる各ウェハの段差ｄのばらつきを抑制することができる。また、同時に処理するロット数と、チャンバー数とを合わせることによって、さらに多くのウェハを処理することができる。
【００６４】
上述のように、段差ｄのばらつきに影響する工程に、本実施形態の製造装置３００を適用することによって、１つのロットに含まれる各ウェハの段差ｄのばらつきを抑制することができる。また、同時にチャンバー数と同じ数のロットを処理することによって、生産性を損ねることがない。
【００６５】
従って、本実施形態によれば、１つのロットに含まれる各ウェハの段差ｄのばらつきを低減することができ、歩留まりの低下が抑制された半導体装置の製造方法を提供することができる。
【００６６】
なお、本実施形態では、ロットα、β、γ毎にウェハを格納するウェハ格納ケース１４と、チャンバーＡ、ＢおよびＣとを備える３チャンバー構成の製造装置を用いる方法を説明したが、これに限定されず、複数のロット毎にウェハを格納する複数のウェハ格納ケース１４と、ウェハ格納ケース１４と同数のチャンバーとを備える構成の製造装置を用いてもよい。
【００６７】
（第３の実施形態）
本実施形態の半導体装置の製造方法は、図１および図２に示す上記特許文献１に開示されている方法と、ほぼ同じ工程で実施される。但し、以下に述べる点が上記特許文献１に開示されている方法と異なる。なお、以下に述べる説明では、ドライエッチング装置、ＣＭＰ装置およびウェットエッチング装置は、全て２チャンバーで想定してその例を示している。
【００６８】
本発明の第３の実施形態について、図１１および図１２を参照しながら説明する。
【００６９】
図１１（ａ）は、凹部４をＳｉＮ膜３をエッチングマスクとしてドライエッチング装置を用いて形成したとき（すなわち、図１（ｂ）に示す工程）の、１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚を示す。横軸は、１つのロットに含まれるウェハのＩＤ番号を示し、縦軸は、ＳｉＮ膜３の膜厚を示す。
【００７０】
図１１（ｂ）は、本実施形態を適用した場合の、１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚を示す図である。横軸は、１つのロットに含まれるウェハのＩＤ番号を示し、縦軸は、ＳｉＮ膜３の膜厚を示す。
【００７１】
図１２（ａ）は、ＣＭＰによる平坦化（すなわち、図２（ａ）に示す工程）後の、１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚のばらつきを示した図である。横軸は、１つのロットに含まれるウェハのＩＤ番号を示し、縦軸は、ＳｉＮ膜３の膜厚を示している。
【００７２】
図１２（ｂ）は、本実施形態を適用した場合の、１つのロットに含まれる各ウェハの段差ｄのばらつきを示す図である。なお、横軸は１つのロットに含まれるウェハのＩＤ番号を示し、縦軸は段差ｄの大きさを示している。
【００７３】
上述の「発明の原理」の欄で図４（ａ）および図４（ｂ）を参照しながら述べたように、凹部４の形成工程における、１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚のばらつきは、そのまま、ＣＭＰによる平坦化後にも段差ｄのばらつきに反映されることがわかっている。
【００７４】
そこで、本実施形態の半導体装置の製造方法では、凹部４の形成工程（すなわち、図１（ｂ）に示す工程）後に、各チャンバーで処理されたウェハのＳｉＮ膜３の膜厚測定を行ない、その膜厚を各チャンバーの代表的なＳｉＮ膜３の膜厚とする。さらに、各チャンバーの代表的なＳｉＮ膜３の膜厚の差が低減され、膜厚がほぼ均一となるように、ＣＭＰ工程（すなわち、図２（ａ）に示す工程）の研磨時間を各チャンバーで調整する。例えば、凹部４の形成工程（すなわち、図１（ｂ）に示す工程）後に、ＳｉＮ膜３の膜厚が厚くなるチャンバーで処理されたウェハに対して、ＣＭＰ工程（すなわち、図２（ａ）に示す工程）の研磨時間を延長する、あるいは、ＳｉＮ膜３の膜厚が薄くなるチャンバーで処理されたウェハに対して、ＣＭＰ工程（すなわち、図２（ａ）に示す工程）の研磨時間を短縮するように制御する。
【００７５】
このことによって、図１１（ａ）に示すように、凹部４の形成工程後に１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚のばらつきがあっても、図１１（ｂ）に示すように、１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚のばらつきが抑制される。その結果、１つのロットに含まれる各ウェハの段差ｄのばらつきが抑制され、歩留まりの低下が抑制された半導体装置の製造方法を提供することが出来る。
【００７６】
また、本実施形態において、凹部４の形成工程の後に、各チャンバーの代表的なＳｉＮ膜３の膜厚もコンピュータに蓄積される構成とすることが好ましい。このことによって、コンピューターを用いてウェハ毎に自動的に使用するチャンバーを指定することもできる。
【００７７】
なお、本実施形態では、凹部４の形成工程に用いられる装置が２つのチャンバーで構成されている場合を説明したが、これに限定されず、凹部４の形成工程に用いられる各装置が複数のチャンバーで構成されていれば、本実施形態の半導体装置の製造方法を適用し、本実施形態と同様の効果が得られる。
【００７８】
次に、本実施形態のもう１つの半導体装置の製造方法について、図面を参照しながら説明する。
【００７９】
本実施形態のもう１つの半導体装置の製造方法は、図１および図２に示す上記特許文献１に開示されている方法と、ほぼ同じ工程で実施される。但し、以下に述べる点が上記特許文献１に開示されている方法と異なる。なお、以下に述べる説明では、ドライエッチング装置、ＣＭＰ装置およびウェットエッチング装置は、全て２チャンバーで想定してその例を示している。
【００８０】
上述の「発明の原理」の欄で図４（ａ）および図４（ｂ）を参照しながら述べたように、凹部４の形成工程における、１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚のばらつきは、そのまま、ＣＭＰによる平坦化後にも段差ｄのばらつきに反映されることがわかっている。
【００８１】
そこで、本実施形態のもう１つの半導体装置の製造方法では、ＣＭＰによる平坦化（すなわち、図２（ａ）に示す工程）の後に、図２（ｂ）に示す工程で、各チャンバーで処理されたウェハのＳｉＮ膜３の膜厚測定を行ない、その膜厚を各チャンバーの代表的なＳｉＮ膜３の膜厚とする。さらに、各チャンバーの代表的なＳｉＮ膜３の膜厚の差に起因して生じる段差ｄのばらつきが抑制されるように、素子分離膜８の選択的なウェットエッチングを行なって、各チャンバー間で処理されたウェハの素子分離膜８の膜厚を調節し、ほぼ均一とする。このとき、ウェットエッチング時間を各チャンバーで調整する。例えば、ＣＭＰによる平坦化（すなわち、図２（ａ）に示す工程）後に、ＳｉＮ膜３の膜厚が厚くなるチャンバーで処理されたウェハに対して、図２（ｂ）に示す工程で、ウェットエッチング時間を延長する、あるいは、ＳｉＮ膜３の膜厚が薄くなるチャンバーで処理されたウェハに対して、図２（ｂ）に示す工程で、ウェットエッチング時間を短縮するように制御する。
【００８２】
このことによって、図１２（ａ）に示すように、ＣＭＰ工程後に１つのロットに含まれる各ウェハのＳｉＮ膜３の膜厚のばらつきがあっても、図１２（ｂ）に示すように、１つのロットに含まれる各ウェハの段差ｄのばらつきが抑制される。その結果、歩留まりの低下が抑制された半導体装置の製造方法を提供することが出来る。
【００８３】
また、本実施形態において、ＣＭＰによる平坦化（すなわち、図２（ａ）に示す工程）後に、各チャンバーの代表的なＳｉＮ膜３の膜厚がコンピュータに蓄積される構成とすることが好ましい。このことによって、コンピューターを用いてウェハ毎に自動的に使用するチャンバーを指定することもできる。
【００８４】
なお、本実施形態では、ＣＭＰ装置が２つのチャンバーで構成されている場合を説明したが、これに限定されず、ＣＭＰ装置が複数のチャンバーで構成されていれば、本実施形態の半導体装置の製造方法を適用し、本実施形態と同様の効果が得られる。
【００８５】
（その他の実施形態）
上記実施形態１〜３は、いずれもＳＴＩを形成する方法として説明しているが、これに限定されない。半導体基板上に第１絶縁膜を堆積し、第１絶縁膜を貫通して上記半導体基板に到達する凹部が形成された基板上に第２絶縁膜を形成し、ＣＭＰなどにより基板上に形成された絶縁膜を除去することによって、凹部内に埋め込み絶縁膜を作製する際に、本発明の各実施形態を適用することができる。本発明の各実施形態を適用することによって、１つのロットに含まれる各ウェハにおいて、埋め込み絶縁膜の最上面と半導体基板の表面との段差のばらつきが抑制される。
【００８６】
以上、本発明により、１つのロットに含まれる各ウェハ間の段差のばらつきをより簡便に抑制する半導体装置の製造方法が提供される。
【００８７】
（産業上の利用可能性）
以上説明したように、本発明は、ＳＴＩを有する半導体装置の製造等に有用である。
【００８８】
【発明の効果】
本発明によれば、１つのロットに含まれる各基板における基板表面と第２絶縁膜の最上面との段差のばらつきを抑制することができる。段差のばらつきをより簡便に抑制する半導体装置の製造方法および半導体装置の製造装置が提供される。
【図面の簡単な説明】
【図１】図１は、従来の半導体装置の製造方法を示す工程断面図である。
【図２】図２は、従来の半導体装置の製造方法を示す工程断面図である。
【図３】図３（ａ）および図３（ｂ）は、図１（ａ）に示す工程で発生するＳｉＮ膜および絶縁膜の膜厚を示し、ＳｉＮ膜および絶縁膜の膜厚のばらつきの、図２（ｃ）に示す工程においてＳｉ基板と素子分離膜との段差ｄのばらつきに対する影響を示した図である。
【図４】図４（ａ）および図４（ｂ）は、図１（ｂ）に示す工程で発生するＳｉＮ膜および絶縁膜の膜厚のばらつきと、ＳｉＮ膜および絶縁膜の膜厚のばらつきの、図２（ｃ）に示す工程においてＳｉ基板と素子分離膜との段差ｄのばらつきに対する影響を示した図である。
【図５】図５（ａ）および図５（ｂ）は、図１（ｃ）に示す工程で発生するＳｉＮ膜および絶縁膜の膜厚のばらつきと、ＳｉＮ膜および絶縁膜の膜厚のばらつきの、図２（ｃ）に示す工程においてＳｉ基板と素子分離膜との段差ｄのばらつきに対する影響を示した図である。
【図６】図６（ａ）および図４（ｂ）は、図１（ｄ）に示す工程で発生するＳｉＮ膜および絶縁膜の膜厚のばらつきと、ＳｉＮ膜および絶縁膜の膜厚のばらつきの、図２（ｃ）に示す工程においてＳｉ基板と素子分離膜との段差ｄのばらつきに対する影響を示した図である。
【図７】図７は、Ｓｉ基板と素子分離膜との段差ｄが最も影響される工程を説明する表を示す。
【図８】図８（ａ）は、１つのロットについて、段差ｄに影響する凹部の形成工程におけるＳｉＮ膜の膜厚と、ＨＤＰ−ＣＶＤ装置を用いた絶縁膜の成膜工程における絶縁膜の膜厚とを示す図である。図８（ｂ）は、１つのロットに含まれる各ウェハの段差ｄのばらつきを示す図である。
【図９】図９は、本実施形態に使用されるエッチング装置およびＨＤＰ−ＣＶＤ装置の構成を表す模式図である。
【図１０】図１０は、半導体装置の製造方法に用いる製造装置を示す概略図である。
【図１１】図１１（ａ）は、凹部をＳｉＮ膜をエッチングマスクとしてドライエッチング装置を用いて形成したとき（すなわち、図１（ｂ）に示す工程）の、１つのロットに含まれる各ウェハのＳｉＮ膜の膜厚を示す。図１１（ｂ）は、１つのロットに含まれる各ウェハの段差ｄを示す図である。
【図１２】図１２（ａ）は、ＣＭＰによる平坦化（すなわち、図２（ａ）に示す工程）後の、１つのロットに含まれる各ウェハのＳｉＮ膜の膜厚のばらつきを示した図である。図１２（ｂ）は、１つのロットに含まれる各ウェハの段差ｄのばらつきを示す図である。
【符号の説明】
１  Ｓｉ基板
２  保護絶縁膜
３  ＳｉＮ膜
４  凹部
５  絶縁膜
６  凹部
８  素子分離膜
１０  ＳＴＩ
１４  ウェハ格納ケース
１５  真空ロードロック室
１００  エッチング装置
２００  ＨＤＰ−ＣＶＤ装置
３００  製造装置
【図１】
2005026471.tif 000003
【図２】
2005026471.tif 000004
【図３】
2005026471.tif 000005
【図４】
2005026471.tif 000006
【図５】
2005026471.tif 000007
【図６】
2005026471.tif 000008
【図７】
2005026471.tif 000009
【図８】
2005026471.tif 000010
【図９】
2005026471.tif 000011
【図１０】
2005026471.tif 000012
【図１１】
2005026471.tif 000013
【図１２】
2005026471.tif 000014