(57)【要約】【課題】  薄膜トランジスタの閾電圧の変動を補正する機能を自ら備えたトランジスタ回路を提供する。【解決手段】  トランジスタ回路は、基板に形成された複数の薄膜トランジスタＴｒ１〜Ｔｒ３と、所定の動作を行なう様に各トランジスタのゲート、ソース又はドレインを接続する配線とを含む。動作中、薄膜トランジスタＴｒ２には、配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスがかかる。動作の妨げとならないタイミングでトランジスタＴｒ２のゲートとソースの間に逆バイアスを印加してその閾電圧の変動を抑制する。具体的には、トランジスタＴｒ２に並列接続した追加トランジスタＴｒ３を補完的に駆動して上記した動作の妨げとならないタイミングを作り出し、該作り出されたタイミングでトランジスタＴｒ２に逆バイアスを印加する。【選択図】図３
2005164893.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成された複数の薄膜トランジスタと、所定の動作を行なう様に各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とを含むトランジスタ回路であって、
動作中少くとも１個配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスがかかる薄膜トランジスタを含むとともに、
該動作の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手段を備えたことを特徴とするトランジスタ回路。
【請求項２】
当該薄膜トランジスタに並列接続した追加薄膜トランジスタと、該追加薄膜トランジスタを当該薄膜トランジスタに対して補完的に駆動して上記した動作の妨げとならないタイミングを作り出す補完手段とを備え、
前記逆バイアス印加手段は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加することを特徴とする請求項１記載のトランジスタ回路。
【請求項３】
当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタも同じＮチャネル型又はＰチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと逆相の関係になるパルスを前記追加薄膜トランジスタのゲートに印加することを特徴とする請求項２記載のトランジスタ回路。
【請求項４】
当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタは反対のＰチャネル型又はＮチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと同相の関係になるパルスを前記追加薄膜トランジスタに印加することを特徴とする請求項２記載のトランジスタ回路。
【請求項５】
行状の走査線と列状の走査線との各交差部に配され、該走査線によって選択された時該信号線から信号をサンプリングし且つサンプリングした信号に応じて負荷素子を駆動する画素回路であって、
基板に形成された複数の薄膜トランジスタと、各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とからなり、
負荷素子の駆動中少くとも１個配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスがかかる薄膜トランジスタを含むとともに、
負荷素子の駆動の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手段を備えたことを特徴とする画素回路。
【請求項６】
当該薄膜トランジスタに並列接続した追加薄膜トランジスタと、該追加薄膜トランジスタを当該薄膜トランジスタに対して補完的に動作して上記した負荷素子の駆動の妨げとならないタイミングを作り出す補完手段とを備え、
前記逆バイアス印加手段は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加することを特徴とする請求項５記載の画素回路。
【請求項７】
当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタも同じＮチャネル型又はＰチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと逆相の関係になるパルスを前記追加薄膜トランジスタのゲートに印加することを特徴とする請求項６記載の画素回路。
【請求項８】
当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタは反対のＰチャネル型又はＮチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと同相の関係になるパルスを前記追加薄膜トランジスタに印加することを特徴とする請求項６記載の画素回路。
【請求項９】
前記複数の薄膜トランジスタは、該走査線によって選択された時導通し該信号線から信号をサンプリングして保持容量に保持するサンプリング用薄膜トランジスタと、該保持容量に保持された信号電位に応じて該負荷素子に対する通電量を制御するドライブ用薄膜トランジスタと、該負荷素子に対する通電をオン／オフ制御するスイッチング用薄膜トランジスタとを含み、前記逆バイアス印加手段は、該ドライブ用薄膜トランジスタ及び該スイッチング用薄膜トランジスタの少くとも一方に逆バイアスをかけることを特徴とする請求項５記載の画素回路。
【請求項１０】
該ドライブ用薄膜トランジスタの閾電圧の変動をキャンセルする様に、該ドライブ用薄膜トランジスタのゲートに印加される信号電位のレベルを調整する閾電圧キャンセル手段を含むことを特徴とする請求項９記載の画素回路。
【請求項１１】
該負荷素子の特性変動を吸収する様に、該ドライブ用薄膜トランジスタのゲートに印加される信号電位のレベルを自動的に制御するブートストラップ手段を含むことを特徴とする請求項９記載の画素回路。
【請求項１２】
行状の走査線と、列状の走査線と、これらが交差する部分に配された画素回路とからなる表示装置であって、
該画素回路は、該走査線によって選択された時該信号線から映像信号をサンプリングし且つサンプリングした映像信号に応じて発光素子を駆動し、
該画素回路は、基板に形成された複数の薄膜トランジスタと、各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とからなり、
発光素子の駆動中少くとも１個配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスがかかる薄膜トランジスタを含むとともに、
発光素子の駆動の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手段を備えたことを特徴とする表示装置。
【請求項１３】
当該薄膜トランジスタに並列接続した追加薄膜トランジスタと、該追加薄膜トランジスタを当該薄膜トランジスタに対して補完的に動作して該発光素子の駆動の妨げとならないタイミングを作り出す補完手段とを備え、
前記逆バイアス印加手段は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加することを特徴とする請求項１２記載の表示装置。
【請求項１４】
当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタも同じＮチャネル型又はＰチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと逆相の関係になるパルスを前記追加薄膜トランジスタのゲートに印加することを特徴とする請求項１３記載の表示装置。
【請求項１５】
当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタは反対のＰチャネル型又はＮチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと同相の関係になるパルスを前記追加薄膜トランジスタに印加することを特徴とする請求項１３記載の表示装置。
【請求項１６】
前記複数の薄膜トランジスタは、該走査線によって選択された時導通し該信号線から映像信号をサンプリングして保持容量に保持するサンプリング用薄膜トランジスタと、該保持容量に保持された信号電位に応じて該発光素子に対する通電量を制御するドライブ用薄膜トランジスタと、該発光素子に対する通電をオン／オフ制御するスイッチング用薄膜トランジスタとを含み、前記逆バイアス印加手段は、該ドライブ用薄膜トランジスタ及び該スイッチング用薄膜トランジスタの少くとも一方に逆バイアスをかけることを特徴とする請求項１２記載の表示装置。
【請求項１７】
該ドライブ用薄膜トランジスタの閾電圧の変動をキャンセルする様に、該ドライブ用薄膜トランジスタのゲートに印加される信号電位のレベルを調整する閾電圧キャンセル手段を含むことを特徴とする請求項１６記載の表示装置。
【請求項１８】
該負荷素子の特性変動を吸収する様に、該ドライブ用薄膜トランジスタのゲートに印加される信号電位のレベルを自動的に制御するブートストラップ手段を含むことを特徴とする請求項１６記載の表示装置。
【請求項１９】
基板に形成された複数の薄膜トランジスタと、所定の動作を行なう様に各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とを含むトランジスタ回路の駆動方法であって、
動作中少くとも１個の薄膜トランジスタに対し配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスをかける順バイアス印加手順と、
該動作の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手順とを行なうことを特徴とするトランジスタ回路の駆動方法。
【請求項２０】
当該薄膜トランジスタに並列接続した追加薄膜トランジスタを、当該薄膜トランジスタに対して補完的に駆動して、上記した動作の妨げとならないタイミングを作り出す補完手順を含み、
前記逆バイアス印加手順は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加することを特徴とする請求項１９記載のトランジスタ回路の駆動方法。
【請求項２１】
行状の走査線と列状の走査線との各交差部に配され、該走査線によって選択された時該信号線から信号をサンプリングし且つサンプリングした信号に応じて負荷素子を駆動するために、基板に形成された複数の薄膜トランジスタと、各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とからなる画素回路の駆動方法であって、
負荷素子の駆動中少くとも１個の薄膜トランジスタに対して、配線を介しゲートとソースの間に反復的若しくは持続的に順バイアスをかける順バイアス印加手順と、
負荷素子の駆動の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手順とを行なうことを特徴とする画素回路の駆動方法。
【請求項２２】
当該薄膜トランジスタに並列接続した追加薄膜トランジスタを、当該薄膜トランジスタに対して補完的に動作して、上記した負荷素子の駆動の妨げとならないタイミングを作り出す補完手順を含み、
前記逆バイアス印加手順は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加することを特徴とする請求項２１記載の画素回路の駆動方法。
【請求項２３】
行状の走査線と、列状の走査線と、これらが交差する部分に配された画素回路とからなり、該画素回路は、該走査線によって選択された時該信号線から映像信号をサンプリングし且つサンプリングした映像信号に応じて発光素子を駆動し、該画素回路は、基板に形成された複数の薄膜トランジスタと、各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とからなる表示装置の駆動方法であって、
発光素子の駆動中少くとも１個の薄膜トランジスタに対して、配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスをかける順バイアス印加手順と、
発光素子の駆動の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手順とを行なうことを特徴とする表示装置の駆動方法。
【請求項２４】
当該薄膜トランジスタに並列接続した追加薄膜トランジスタを、当該薄膜トランジスタに対して補完的に動作して、該発光素子の駆動の妨げとならないタイミングを作り出す補完手順を含み、
前記逆バイアス印加手順は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加することを特徴とする請求項２３記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基板上に集積形成された薄膜トランジスタで構成されるトランジスタ回路に関する。又、トランジスタ回路の一形態である画素回路に関する。更には、この画素回路をマトリクス状に配列した表示装置に関する。このアクティブマトリクス型の表示装置は例えば液晶ディスプレイや有機ＥＬディスプレイなどのフラットディスプレイパネルを包含する。
【背景技術】
【０００２】
電界効果型トランジスタの一種である薄膜トランジスタは、ガラスなどの絶縁性基板の上に成膜された非晶質シリコン膜若しくは多結晶シリコン膜を素子領域とするものである。近年この薄膜トランジスタはアクティブマトリクス型のディスプレイデバイスの画素スイッチとして開発が盛んに行なわれている。薄膜トランジスタはゲートとドレインとソースを備えており、ゲートに印加される電圧に応じて、ソース／ドレイン間に電流を流す。薄膜トランジスタが飽和領域で動作する時、ドレイン電流Ｉｄｓは以下のトランジスタ特性式によって与えられる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２
ここでＶｇｓはソースを基準としたゲート電圧を表わし、Ｖｔｈは閾電圧を表わし、Ｃｏｘはゲート容量を表わし、Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、μは半導体薄膜の移動度を表わしている。このトランジスタ特性式から明らかな様に、薄膜トランジスタはゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えると、ドレイン電流Ｉｄｓを流す構造となっている。
【０００３】
幾つかの薄膜トランジスタを結線して所定の機能を奏するトランジスタ回路が構成される。一般にトランジスタ回路は、基板に形成された複数の薄膜トランジスタと、所定の動作を行なう様に各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とで構成されている。この様なトランジスタ回路の典型例として画素回路が挙げられる。画素回路は行状の走査線と列状の信号線とが交差する部分に各々形成されており、全体としてアクティブマトリクス表示装置を構成する。画素回路は走査線によって選択された時動作し、信号線から映像信号をサンプリングして、有機ＥＬ発光素子などの負荷素子を駆動する。この様な薄膜トランジスタを能動素子とするアクティブマトリクス型の有機ＥＬディスプレイデバイスは、例えば特許文献１に開示されている。
【特許文献１】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したトランジスタ特性式から明らかな様に、飽和領域においては薄膜トランジスタはゲート電圧が閾電圧を超えた時オンしドレイン電流が流れる一方、ゲート電圧が閾電圧を下回るとカットオフする。しかしながら、薄膜トランジスタの閾電圧Ｖｔｈは必ずしも一定ではなく経時的に変動する。この閾電圧の変動によりカットオフ動作に乱れが生じ、トランジスタ回路の誤動作につながるという問題がある。又、上述のトランジスタ特性式から明らかな様に、ゲート電圧が一定であっても閾電圧が変動するとドレイン電流も変動してしまう。発光素子を電流駆動する画素回路の場合、閾電圧の変動がドレイン電流の変動をもたらし、ひいては発光素子の輝度の劣化となって現われるという課題がある。
【課題を解決するための手段】
【０００５】
上述した従来の技術の課題に鑑み、本発明は薄膜トランジスタの閾電圧の変動を補正する機能を自ら備えたトランジスタ回路、画素回路及び表示装置とこれらの駆動方法を提供することを目的とする。係る目的を達成する為に以下の手段を講じた。即ち、基板に形成された複数の薄膜トランジスタと、所定の動作を行なう様に各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とを含むトランジスタ回路であって、動作中少くとも１個配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスがかかる薄膜トランジスタを含むとともに、該動作の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手段を備えたことを特徴とする。
【０００６】
好ましくは、当該薄膜トランジスタに並列接続した追加薄膜トランジスタと、該追加薄膜トランジスタを当該薄膜トランジスタに対して補完的に駆動して上記した動作の妨げとならないタイミングを作り出す補完手段とを備え、前記逆バイアス印加手段は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加することを特徴とする。例えば、当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタも同じＮチャネル型又はＰチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと逆相の関係になるパルスを前記追加薄膜トランジスタのゲートに印加する。或いは、当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタは反対のＰチャネル型又はＮチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと同相の関係になるパルスを前記追加薄膜トランジスタに印加する。
【０００７】
又本発明は、行状の走査線と列状の走査線との各交差部に配され、該走査線によって選択された時該信号線から信号をサンプリングし且つサンプリングした信号に応じて負荷素子を駆動する画素回路であって、基板に形成された複数の薄膜トランジスタと、各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とからなり、負荷素子の駆動中少くとも１個配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスがかかる薄膜トランジスタを含むとともに、負荷素子の駆動の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手段を備えたことを特徴とする。
【０００８】
好ましくは、当該薄膜トランジスタに並列接続した追加薄膜トランジスタと、該追加薄膜トランジスタを当該薄膜トランジスタに対して補完的に動作して上記した負荷素子の駆動の妨げとならないタイミングを作り出す補完手段とを備え、前記逆バイアス印加手段は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加することを特徴とする。例えば当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタも同じＮチャネル型又はＰチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと逆相の関係になるパルスを前記追加薄膜トランジスタのゲートに印加する。或いは当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタは反対のＰチャネル型又はＮチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと同相の関係になるパルスを前記追加薄膜トランジスタに印加する。
【０００９】
好ましくは、前記複数の薄膜トランジスタは、該走査線によって選択された時導通し該信号線から信号をサンプリングして保持容量に保持するサンプリング用薄膜トランジスタと、該保持容量に保持された信号電位に応じて該負荷素子に対する通電量を制御するドライブ用薄膜トランジスタと、該負荷素子に対する通電をオン／オフ制御するスイッチング用薄膜トランジスタとを含み、前記逆バイアス印加手段は、該ドライブ用薄膜トランジスタ及び該スイッチング用薄膜トランジスタの少くとも一方に逆バイアスをかける。又、該ドライブ用薄膜トランジスタの閾電圧の変動をキャンセルする様に、該ドライブ用薄膜トランジスタのゲートに印加される信号電位のレベルを調整する閾電圧キャンセル手段を含む。更に、該負荷素子の特性変動を吸収する様に、該ドライブ用薄膜トランジスタのゲートに印加される信号電位のレベルを自動的に制御するブートストラップ手段を含む。
【００１０】
又本発明は、行状の走査線と、列状の走査線と、これらが交差する部分に配された画素回路とからなる表示装置であって、該画素回路は、該走査線によって選択された時該信号線から映像信号をサンプリングし且つサンプリングした映像信号に応じて発光素子を駆動し、該画素回路は、基板に形成された複数の薄膜トランジスタと、各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とからなり、発光素子の駆動中少くとも１個配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスがかかる薄膜トランジスタを含むとともに、発光素子の駆動の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手段を備えたことを特徴とする。
【００１１】
好ましくは、当該薄膜トランジスタに並列接続した追加薄膜トランジスタと、該追加薄膜トランジスタを当該薄膜トランジスタに対して補完的に動作して該発光素子の駆動の妨げとならないタイミングを作り出す補完手段とを備え、前記逆バイアス印加手段は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加することを特徴とする。例えば当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタも同じＮチャネル型又はＰチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと逆相の関係になるパルスを前記追加薄膜トランジスタのゲートに印加する。或いは当該薄膜トランジスタはＮチャネル型又はＰチャネル型であり、前記追加薄膜トランジスタは反対のＰチャネル型又はＮチャネル型であり、前記補完手段は、当該薄膜トランジスタのゲートに印加されるパルスと同相の関係になるパルスを前記追加薄膜トランジスタに印加する。
【００１２】
好ましくは、前記複数の薄膜トランジスタは、該走査線によって選択された時導通し該信号線から映像信号をサンプリングして保持容量に保持するサンプリング用薄膜トランジスタと、該保持容量に保持された信号電位に応じて該発光素子に対する通電量を制御するドライブ用薄膜トランジスタと、該発光素子に対する通電をオン／オフ制御するスイッチング用薄膜トランジスタとを含み、前記逆バイアス印加手段は、該ドライブ用薄膜トランジスタ及び該スイッチング用薄膜トランジスタの少くとも一方に逆バイアスをかける。又、該ドライブ用薄膜トランジスタの閾電圧の変動をキャンセルする様に、該ドライブ用薄膜トランジスタのゲートに印加される信号電位のレベルを調整する閾電圧キャンセル手段を含む。更に、該負荷素子の特性変動を吸収する様に、該ドライブ用薄膜トランジスタのゲートに印加される信号電位のレベルを自動的に制御するブートストラップ手段を含む。
【００１３】
又本発明は、基板に形成された複数の薄膜トランジスタと、所定の動作を行なう様に各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とを含むトランジスタ回路の駆動方法であって、動作中少くとも１個の薄膜トランジスタに対し配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスをかける順バイアス印加手順と、該動作の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手順とを行なうことを特徴とする。更に、当該薄膜トランジスタに並列接続した追加薄膜トランジスタを、当該薄膜トランジスタに対して補完的に駆動して、上記した動作の妨げとならないタイミングを作り出す補完手順を含み、前記逆バイアス印加手順は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加する。
【００１４】
又本発明は、行状の走査線と列状の走査線との各交差部に配され、該走査線によって選択された時該信号線から信号をサンプリングし且つサンプリングした信号に応じて負荷素子を駆動するために、基板に形成された複数の薄膜トランジスタと、各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とからなる画素回路の駆動方法であって、負荷素子の駆動中少くとも１個の薄膜トランジスタに対して、配線を介しゲートとソースの間に反復的若しくは持続的に順バイアスをかける順バイアス印加手順と、負荷素子の駆動の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手順とを行なうことを特徴とする。更に、当該薄膜トランジスタに並列接続した追加薄膜トランジスタを、当該薄膜トランジスタに対して補完的に動作して、上記した負荷素子の駆動の妨げとならないタイミングを作り出す補完手順を含み、前記逆バイアス印加手順は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加する。
【００１５】
又本発明は、行状の走査線と、列状の走査線と、これらが交差する部分に配された画素回路とからなり、該画素回路は、該走査線によって選択された時該信号線から映像信号をサンプリングし且つサンプリングした映像信号に応じて発光素子を駆動し、該画素回路は、基板に形成された複数の薄膜トランジスタと、各薄膜トランジスタのゲート、ソース又はドレインを接続する配線とからなる表示装置の駆動方法であって、発光素子の駆動中少くとも１個の薄膜トランジスタに対して、配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスをかける順バイアス印加手順と、発光素子の駆動の妨げとならないタイミングで当該薄膜トランジスタのゲートとソースの間に逆バイアスを印加して当該薄膜トランジスタの閾電圧の変動を抑制する逆バイアス印加手順とを行なうことを特徴とする。更に、当該薄膜トランジスタに並列接続した追加薄膜トランジスタを、当該薄膜トランジスタに対して補完的に動作して、該発光素子の駆動の妨げとならないタイミングを作り出す補完手順を含み、前記逆バイアス印加手順は、該作り出されたタイミングで当該薄膜トランジスタに逆バイアスを印加する。
【発明の効果】
【００１６】
薄膜トランジスタは、正のゲート電圧（順バイアス）が反復的若しくは持続的に印加されると、閾電圧が正方向にシフトする傾向がある。逆に負のゲート電圧（逆バイアス）が反復的若しくは持続的に印加されると、閾電圧は負方向に変動する傾向がある。トランジスタ回路の機能や動作条件によっては、回路配線を介してゲートとソースの間に反復的若しくは持続的に順バイアスが係る薄膜トランジスタが含まれることがある。当該薄膜トランジスタはこの様な順バイアスにより閾電圧が経時的にシフトする。これを放置すると当該トランジスタのカットオフ動作の乱れなどにより、トランジスタ回路の誤動作を招く恐れがある。そこで、本発明では、トランジスタ回路の動作上若しくは機能上、反復的若しくは持続的に順バイアスの印加が避けられない薄膜トランジスタについては、動作の妨げとならないタイミングで逆バイアスを印加している。これにより、順バイアスで正方向にシフトした閾電圧を負方向に戻すことができ、結果的に閾電圧の変動を抑制できる。
【００１７】
場合によっては順バイアスの印加がほとんど継続的に行なわれる様な薄膜トランジスタでは、逆バイアスを印加する為に十分なタイミングを取れない場合がある。この様な薄膜トランジスタに対しては、追加薄膜トランジスタを並列接続し、当該薄膜トランジスタに対して追加トランジスタを補完的に駆動することで、逆バイアスを印加するタイミングを強制的に作り出す様にしている。これにより、継続的な順バイアスの印加で閾電圧の上方シフトが避けられない薄膜トランジスタについても、補完用の追加薄膜トランジスタを並列接続することで、強制的に閾電圧を下方修正することができる。
【発明を実施するための最良の形態】
【００１８】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係るトランジスタ回路の第一実施形態を表わしており、（Ａ）は構成を表わす回路図、（Ｂ）は動作を表わすタイミングチャート、（Ｃ）は原理を表わすグラフである。（Ａ）に示す様に、本トランジスタ回路は、基板に形成された２個の薄膜トランジスタＴｒ１，Ｔｒ２と、インバータ動作を行なう様に各薄膜トランジスタＴｒ１，Ｔｒ２のゲート、ソース又はドレインを接続する配線とで構成されている。すなわち、本トランジスタ回路は２個のＮチャネル型トランジスタＴｒ１，Ｔｒ２を用いてインバータを構成したものである。Ｎチャネル型の薄膜トランジスタは非晶質シリコン膜を活性層として安価に製作できるので、コスト的に有利である。尚インバータは単なる例示であって、本発明に係るトランジスタ回路は薄膜トランジスタで構成されていればよく、その機能や動作を問わない。
【００１９】
具体的な回路構成であるが、Ｔｒ１のゲートには所定のゲート電圧Ｖ１が印加され、ドレインは電源電圧Ｖｃｃの供給を受け、ソースは出力Ｖｏｕｔを供給する様になっている。図示の例では出力端子に負荷容量ＣＬが接続されている。負荷容量ＣＬの一端には出力Ｖｏｕｔが印加され、他端はＶｓｓに接地されている。ゲート電圧Ｖ１はＴｒ１の閾電圧とＶｃｃとの和よりも大きく設定されている為、Ｔｒ１は常時オン状態にある。Ｔｒ２のゲートには入力信号Ｖｉｎが印加され、ソースはＶｓｓに接地され、ドレインはＴｒ１のソースと接続して出力ノードを構成している。
【００２０】
（Ｂ）に示す様に、本トランジスタ回路はインバータ動作を行なっており、入力信号Ｖｉｎを反転して出力信号Ｖｏｕｔを得る。すなわち、Ｖｉｎがローレベル（Ｌ）の時、Ｖｏｕｔはハイレベル（Ｈ）になり、ＶｉｎがＨの時ＶｏｕｔはＬとなる。Ｔｒ２に着目すると、Ｖｉｎがローレベルの時オフ状態となって、出力ノードは接地電位Ｖｓｓから切り離される。この時Ｔｒ１は常時オン状態となっているので出力ノードはＶｃｃにプルアップされる。この結果Ｖｏｕｔはハイレベル（Ｖｃｃ）になる。逆にＶｉｎがハイレベルになるとＴｒ２がオンして、出力ノードがＶｓｓに向かってプルダウンされる。負荷容量ＣＬから放電される電流とＴｒ１から供給される電流の和が、Ｔｒ２を流れる電流と釣り合った時Ｖｏｕｔのローレベルが確定する。通常ＶｏｕｔのローレベルはＶｓｓよりも若干高くなっている。
【００２１】
以上の説明から明らかな様に、ＶｉｎのローレベルはＴｒ２の閾電圧より低ければよく、通常はＶｓｓに設定される。一方、ＶｉｎのハイレベルはＴｒ２の閾電圧より十分高ければよい。しかしながら、この通常の設定では、Ｔｒ２のゲートにハイレベルの順バイアスが反復的に印加されることとなり、Ｔｒ２の閾電圧の上方変動をもたらす。これを放置するとＶｉｎのハイレベルが上方変動した閾電圧を下回ってしまう恐れがあり、誤動作の原因となる。そこで本発明ではＶｉｎのローレベルをＶｓｓを下回る負電位として、いわゆる逆バイアスが定期的にＴｒ２に印加される様にしている。この逆バイアスにより上方シフトした閾電圧が下方修正され、結果としてＴｒ２の閾電圧変動を抑制できる。すなわち第一実施形態では入力信号Ｖｉｎの供給源自体が逆バイアス印加手段を構成しており、インバータ動作の妨げとならないタイミング（図示の例ではローレベルのタイミング）で薄膜トランジスタＴｒ２のゲートとソースの間に逆バイアスを印加して薄膜トランジスタＴｒ２の閾電圧の変動を抑制している。
【００２２】
（Ｃ）は薄膜トランジスタＴｒ２の閾電圧の変化を示すグラフである。横軸にソース電位を基準としたゲート電圧Ｖｇｓを取り、縦軸に閾電圧Ｖｔｈを取ってある。反復的若しくは持続的に絶えず正のゲート電圧（順バイアス）が印加されると、Ｖｔｈは上方変動し、極端になると正常なオン／オフ動作が行なえない。逆に負のゲート電圧（逆バイアス）を印加し続けると、Ｖｔｈは下方変動する。本発明はこの現象を利用しており、順バイアスの継続的な印加による閾電圧の上方シフトを、回路の動作の支障とならないタイミングで逆バイアスを印加することにより下方修正し、以って閾電圧の変動を抑制するものである。
【００２３】
図２は、図１に示したトランジスタ回路における入力信号Ｖｉｎと出力信号Ｖｏｕｔの他の実施例を示すタイミングチャートである。本実施例では入力パルスＶｉｎのデューティが５０％からずれており、ローレベルの期間が短くハイレベルの期間が長くなっている。この入力パルスＶｉｎを反転した出力パルスＶｏｕｔは、逆にハイレベルの期間が短くローレベルの期間が長くなっている。インバータが組み込まれる回路ブロックの動作状況によっては、この様な入力信号Ｖｉｎが使われる状況も有り得る。
【００２４】
本実施例においても、トランジスタＴｒ２のゲートに順バイアスが印加される合間を縫って逆バイアス（ローレベル）が印加されている。しかしながら、逆バイアス印加時間が短い為、必ずしも十分な閾電圧変動抑制効果が得られない場合がある。すなわち、順バイアス（ハイレベル）の継続的な変化による閾電圧の上方変動が激しい為、逆バイアスによる下方修正効果が追いつかない場合もある。しかしながら、逆バイアスを加えない場合に比べ、所定の閾電圧変動抑制効果が得られることは明らかである。
【００２５】
図３は、本発明に係るトランジスタ回路の第二実施形態を示す模式図であり、（Ａ）は構成を表わす回路図であり、（Ｂ）は動作を表わすタイミングチャートである。理解を容易にする為、図１に示した第一実施形態と対応する部分には対応する参照番号を付してある。本実施形態は図１の実施形態を改良したものであり、特に図２を参照して説明した様に、十分な逆バイアス印加時間を確保できない場合に対処することを目的とする。
【００２６】
（Ａ）に示す様に、対象となるトランジスタＴｒ２（当該トランジスタ）と並列に追加の薄膜トランジスタＴｒ３が接続されている。当該トランジスタＴｒ２のゲートには入力信号Ｖｉｎ１が印加されている。前述した様に、入力信号Ｖｉｎ１の信号源が同時に逆バイアス印加手段を構成している。一方追加トランジスタＴｒ３のゲートには他の入力信号Ｖｉｎ２が印加されている。この入力信号Ｖｉｎ２の信号源は本実施形態の特徴要素である補完手段を構成している。すなわちこの補完手段は、追加トランジスタＴｒ３を当該トランジスタＴｒ２に対して補完的に駆動してＴｒ２に関し動作の妨げとならないタイミングを強制的に作り出している。逆バイアス印加手段は、この強制的に作り出されたタイミングで当該薄膜トランジスタＴｒ２に逆バイアスを印加し、Ｔｒ２の閾電圧の変動を抑制している。
【００２７】
本実施形態では、当該トランジスタＴｒ２はＮチャネル型であり、追加トランジスタＴｒ３も同じＮチャネル型である。この場合、補完手段は当該トランジスタＴｒ２に印加される信号パルスＶｉｎ１と逆相の関係になる信号パルスＶｉｎ２を追加トランジスタＴｒ３のゲートに印加する。Ｔｒ２とＴｒ３がＰチャネル型の場合も、Ｖｉｎ１とＶｉｎ２は互いに逆相の関係になる。一方Ｔｒ２とＴｒ３の片方がＮチャネル型で他方がＰチャネル型の場合、Ｖｉｎ１とＶｉｎ２は同相の関係にする。
【００２８】
引続き（Ｂ）を参照して（Ａ）に示したトランジスタ回路の動作を説明する。タイミングＴ１ではＶｉｎ１がローレベルとなりＶｉｎ２もローレベルとなる。この時互いに並行接続したトランジスタＴｒ２，Ｔｒ３は両方ともオフ状態になるので、出力ノードはＴｒ１によってＶｃｃ側にプルアップされる。この結果出力信号Ｖｏｕｔはハイレベルとなる。次のタイミングＴ２では、Ｖｉｎ１がハイレベルに切り替わる一方、Ｖｉｎ２はローレベルを維持する。互いに並行接続したＴｒ２，Ｔｒ３のうち片方のＴｒ２がオンするので、出力ノードはＶｓｓ側にプルダウンされる。この結果Ｖｏｕｔはローレベルに切り替わる。次のタイミングＴ３では逆にＶｉｎ１がローレベルに遷移する一方、Ｖｉｎ２がハイレベルに遷移する。これにより互いに並行接続したトランジスタＴｒ２，Ｔｒ３のうち片方のＴｒ３がオン状態になる為、出力ノードは引続きＶｓｓ側にプルダウンされる。従ってＶｏｕｔはローレベルを維持する。これにより入出力信号の一周期が終了し、次の周期に移行する。
【００２９】
Ｖｉｎ１とＶｉｎ２を比較すれば明らかな様に、タイミングＴ２，Ｔ３で両者は互いに逆相の関係にある。特にタイミングＴ３に着目すると、Ｔｒ２がオフして非動作状態に置かれる一方、これを補完する為にＴｒ３がオンして動作状態になる。Ｔｒ２の代わりにＴｒ３がオン状態となることで、出力ノードは引続きＶｓｓ側にプルダウンされ、目的とする出力信号Ｖｏｕｔを得ることができる。Ｔｒ３の補完機能により、Ｔｒ２に関し動作の妨げとならないタイミングＴ３が作り出されている。Ｖｉｎ１の信号源である逆バイアス印加手段は、この作り出されたタイミングＴ３で当該トランジスタＴｒ２に逆バイアスを印加している。タイミングチャートから明らかな様に、順バイアスの印加される期間Ｔ２と逆バイアスが印加される期間Ｔ１＋Ｔ３はほぼバランスが取れており、閾電圧の上方変動を過不足なく下方修正することが可能になる。
【００３０】
図４はトランジスタ回路の第三実施形態を示しており、図３に示した第二実施形態の改良例である。（Ａ）は本実施形態の構成を示す回路図であり、（Ｂ）は動作を示すタイミングチャートである。
【００３１】
インバータ回路を両方ともＮチャネル型のトランジスタＴｒ１，Ｔｒ２で構成した場合、Ｔｒ１は常に動作状態に置かれる。換言するとＴｒ１は常時順バイアスが印加された状態にあり、閾電圧は経時的に上方シフトする。この上方シフトが極端に進行すると、正常な動作を妨げる場合がある。そこで本実施形態は、Ｔｒ１に対しても補完用のトランジスタＴｒ４を並行接続している。
【００３２】
（Ｂ）に示す様に、タイミングＴ１及びＴ２では、Ｔｒ１に対するゲート電圧Ｖ１がハイレベルにある一方、Ｔｒ４に対するゲート電圧Ｖ２がローレベルにある。逆にタイミングＴ３及びＴ４では、Ｖ１がローレベルに切り替わる一方、Ｖ２がハイレベルになる。これにより、トランジスタＴｒ１及びＴｒ４は互いに補完的に動作し、Ｔｒ１とＴｒ４の組からなるスイッチは全体として常にオン状態に維持される。その際、一方のゲート電圧Ｖ１はタイミングＴ３，Ｔ４でローレベルとなり閾電圧修正用の逆バイアスを印加することが可能である。一方Ｖ２はタイミングＴ１及びＴ２でローレベルとなる為、同様にトランジスタＴｒ４に対し閾電圧変動抑制用の逆バイアスを印加することができる。
【００３３】
図５は、本発明に係るトランジスタ回路の応用例であるアクティブマトリクス表示装置及びこれに含まれる画素回路を示す概略のブロック図である。図示する様に、アクティブマトリクス表示装置は主要部となる画素アレイ１と周辺の回路群とで構成されている。周辺の回路群は水平セレクタ２、ドライブスキャナ３、ライトスキャナ４などを含んでいる。
【００３４】
画素アレイ１は行状の走査線ＷＳと列状の信号線ＤＬと両者の交差する部分にマトリクス状に配列した画素回路５とで構成されている。信号線ＤＬは水平セレクタ２によって駆動される。走査線ＷＳはライトスキャナ４によって走査される。尚、走査線ＷＳと平行に別の走査線ＤＳも配線されており、これはドライブスキャナ３によって走査される。各画素回路５は、走査線ＷＳによって選択された時信号線ＤＬから信号をサンプリングする。更に走査線ＤＳによって選択された時、該サンプリングされた信号に応じて負荷素子を駆動する。この負荷素子は各画素回路５に形成された電流駆動型の発光素子などである。
【００３５】
図６は、図５に示した画素回路５の基本的な構成を示す参考図である。本画素回路５は、サンプリング用薄膜トランジスタ（サンプリングトランジスタＴｒ１）、ドライブ用薄膜トランジスタ（ドライブトランジスタＴｒ２）、スイッチング用薄膜トランジスタ（スイッチングトランジスタＴｒ３）、保持容量Ｃ１、負荷素子（有機ＥＬ発光素子）などで構成されている。
【００３６】
サンプリングトランジスタＴｒ１は走査線ＷＳによって選択された時導通し、信号線ＤＬから映像信号をサンプリングして保持容量Ｃ１に保持する。ドライブトランジスタＴｒ２は保持容量Ｃ１に保持された信号電位に応じて発光素子ＥＬに対する通電量を制御する。スイッチングトランジスタＴｒ３は走査線ＤＳによって制御され、発光素子ＥＬに対する通電をオン／オフする。すなわち、ドライブトランジスタＴｒ２は通電量に応じて発光素子ＥＬの発光輝度（明るさ）を制御する一方、スイッチングトランジスタＴｒ３は発光素子ＥＬの発光時間を制御している。これらの制御により、各画素回路５に含まれる発光素子ＥＬは映像信号に応じた輝度を呈し、画素アレイ１に所望の表示が映し出される。
【００３７】
図７は、図６に示した画素アレイ１及び画素回路５の動作説明に供するタイミングチャートである。１フィールド期間（１ｆ）の先頭で、１水平期間（１Ｈ）の間１行目の画素回路５に走査線ＷＳを介して選択パルスｗｓ［１］が印加され、サンプリングトランジスタＴｒ１が導通する。これにより信号線ＤＬから映像信号がサンプリングされ、保持容量Ｃ１に書き込まれる。保持容量Ｃ１の一端はドライブトランジスタＴｒ２のゲートに接続している。従って、映像信号が保持容量Ｃ１に書き込まれると、ドライブトランジスタＴｒ２のゲート電位が、書き込まれた信号電位に応じて上昇する。この時、他の走査線ＤＳを介してスイッチングトランジスタＴｒ３に選択パルスｄｓ［１］が印加される。この間発光素子ＥＬは発光を続ける。１フィールド期間１ｆの後半はｄｓ［１］がローレベルになるので発光素子ＥＬは非発光状態となる。パルスｄｓ［１］のデューティを調整することで、発光期間と非発光期間の割合を調整でき、所望の画面輝度が得られる。次の水平期間に移行すると、２行目の画素回路に対し、各走査線ＷＳ，ＤＳからそれぞれ走査用の信号パルスｗｓ［２］，ｄｓ［２］が印加される。
【００３８】
ここで図６に戻り参考例として示した画素回路５の問題点につき説明する。参考例の画素回路５は、Ｔｒ１〜Ｔｒ３が全てＮチャネル型の薄膜トランジスタで構成されており、コスト的に有利な非晶質シリコン膜を活性層に使えるという利点がある。しかしながら、ドライブトランジスタＴｒ２のドレインが電源電圧Ｖｃｃに接続される一方、ソースがスイッチングトランジスタＴｒ３を介して発光素子ＥＬのアノードに接続されており、いわゆるソースフォロワとなっていることで問題がある。トランジスタＴｒ２のゲートには保持容量Ｃ１に保持された信号電圧が印加されており、基本的には一定に維持されている。しかしながら、ソース電位は発光素子ＥＬの電流／電圧特性の経時的な変化に伴い変動する。一般には発光素子ＥＬの経時劣化に伴いアノード電位は上昇しその結果ソース電位も上昇する。ドライブトランジスタＴｒ２は飽和領域で動作しており、前述したトランジスタ特性式で示す様に、ドレイン電流Ｉｄｓはソース電位を基準にしたゲート電位Ｖｇｓに依存している。ゲート電圧自体は一定に保たれているにも関わらず、Ｔｒ２はソースフォロワとして動作するのでソース電位が発光素子ＥＬの特性劣化に伴い変動し、これに応じてＶｇｓも変化する。従ってドレイン電流Ｉｄｓが変動し発光素子ＥＬの輝度劣化につながるという問題がある。
【００３９】
更にドライブトランジスタＴｒ２はそれ自身閾電圧Ｖｔｈの経時変動がある。前述のトランジスタ特性式から明らかな様に、飽和領域で動作する場合仮にＶｇｓを一定に保っても、閾電圧Ｖｔｈが変動すると、ドレイン電流ＩＤＳも変化してしまい、これに伴って発光素子ＥＬの輝度も変動してしまう。特に、非晶質シリコン薄膜を活性層（チャネル領域）とする薄膜トランジスタは閾電圧の経時的な変動が目立つ為、これに対処しないと発光素子の輝度を正確に制御することはできない。
【００４０】
図８は図６に示した画素回路に改良を加えた別の参考例に係る画素回路を表わしており、（Ａ）は構成を表わした回路図、（Ｂ）は動作を表わしたタイミングチャートである。
【００４１】
（Ａ）に示す様にこの改良例は、図６の画素回路に、ブートストラップ回路６と閾電圧キャンセル回路７を加えた構成となっている。ブートストラップ回路６は発光素子ＥＬの特性変動を吸収する様に、ドライブトランジスタＴｒ２のゲート（Ｇ）に印加される信号電位のレベルを自動的に制御するものであり、スイッチングトランジスタＴｒ４を含んでいる。このスイッチングトランジスタＴｒ４のゲートには走査線ＷＳが接続し、ソースは電源電位Ｖｓｓに接続し、ドレインは保持容量Ｃ１の一端に接続するとともにドライブトランジスタＴｒ２のソース（Ｓ）に接続している。走査線ＷＳに選択パルスが印加されると、サンプリングトランジスタＴｒ１がオンするとともにスイッチングトランジスタＴｒ４もオンする。これにより、結合容量Ｃ２を介して保持容量Ｃ１に映像信号Ｖｓｉｇが書き込まれる。この後走査線ＷＳから選択パルスが解除されるとスイッチングトランジスタＴｒ４がオフする為、保持容量Ｃ１は電源電位Ｖｓｓから切り離され、ドライブトランジスタＴｒ２のソース（Ｓ）に結合される。この後走査線ＤＳに選択パルスが印加されるとスイッチングトランジスタＴｒ３がオンしドライブトランジスタＴｒ２を通って駆動電流が発光素子ＥＬに供給される。発光素子ＥＬは発光を開始するとともにその電流／電圧特性に応じアノード電位が上昇しドライブトランジスタＴｒ２のソース電位の上昇をもたらす。この時保持容量Ｃ１はＶｓｓから切り離されている為ソース電位の上昇とともに保持された信号電位も上昇（ブートストラップ）し、ドライブトランジスタＴｒ２のゲート（Ｇ）の電位上昇をもたらす。すなわち、発光素子ＥＬの特性変動があっても、ドライブトランジスタＴｒ２のゲート電圧Ｖｇｓは常に保持容量Ｃ１に保持された正味の信号電位と一致する様になっている。この様なブートストラップ動作により、発光素子ＥＬの特性変動があっても、常にドライブトランジスタＴｒ２のドレイン電流は保持容量Ｃ１に保持された信号電位によって一定に保たれ、発光素子ＥＬの輝度の変化が生じない。この様なブートストラップ手段６を追加することで、ドライブトランジスタＴｒ２は発光素子ＥＬに対し正確な定電流源として機能できる。
【００４２】
閾電圧キャンセル回路７はドライブトランジスタＴｒ２の閾電圧の変動をキャンセルする様にドライブトランジスタＴｒ２のゲート（Ｇ）に印加される信号電位のレベルを調節するものであり、スイッチングトランジスタＴｒ５，Ｔｒ６を含んでいる。スイッチングトランジスタＴｒ５のゲートは別の走査線ＡＺに接続され、ドレイン／ソースはドライブトランジスタＴｒ２のゲートとドレインとの間に接続されている。スイッチングトランジスタＴｒ６のゲートは同じく走査線ＡＺに接続され、ソースは所定のオフセット電圧Ｖｏｆｓに接続され、ドレインは結合容量Ｃ２の一方の電極に接続されている。尚、図示の例ではオフセット電圧Ｖｏｆｓ、電源電位Ｖｓｓ、カソード電圧（ＧＮＤ）はそれぞれ異なった電位を取り得るが、場合により全て共通の電位（例えばＧＮＤ）に合わせてもよい。
【００４３】
走査線ＡＺに制御パルスが印加されるとスイッチングトランジスタＴｒ５が導通し、Ｖｃｃ側からドライブトランジスタＴｒ２のゲートに向かって電流が流れる為、ゲート（Ｇ）電位が上昇する。これによりドライブトランジスタＴｒ２にドレイン電流が流れ出し、ソース（Ｓ）の電位が上昇する。ちょうどゲート電位（Ｇ）とソース電位（Ｓ）の電位差ＶｇｓがドライブトランジスタＴｒ２の閾電圧Ｖｔｈと一致したところで、前述のトランジスタ特性式に従って、ドレイン電流は流れなくなる。この時のソース／ゲート間電圧ＶｇｓがトランジスタＴｒ２の閾電圧Ｖｔｈとして保持容量Ｃ１に書き込まれる。この保持容量Ｃ１に書き込まれたＶｔｈは信号電位Ｖｓｉｇに上載せしてドライブトランジスタＴｒ２のゲートに印加されるので、閾電圧Ｖｔｈの効果はキャンセルされる。従ってドライブトランジスタＴｒ２の閾電圧Ｖｔｈが経時的に変動しても、閾電圧キャンセル回路７はこの変動をキャンセルすることができる。
【００４４】
（Ｂ）は各走査線ＷＳ，ＤＳ，ＡＺに印加される走査パルス波形とドライブトランジスタＴｒ２のゲート（Ｇ）及びソース（Ｓ）の電位波形を表わすタイミングチャートである。図示する様にＶｔｈキャンセル期間に入ると走査線ＡＺにパルスが印加され、スイッチングトランジスタＴｒ５が導通して、Ｔｒ２のゲート電位が上昇する。その後走査線ＤＳのパルスが立ち下がる為電源Ｖｃｃ側からの電流供給が断たれる。これによりゲート電位とソース電位の差が縮小しちょうどＶｔｈとなったところで電流が０になる。この結果、ＶｔｈがＴｒ２のゲート／ソース間に接続された保持容量Ｃ１に書き込まれる。次に走査線ＷＳに選択パルスが印加されるとサンプリングトランジスタＴｒ１がオンし、結合容量Ｃ２を介して保持容量Ｃ１に信号Ｖｓｉｇが書き込まれる。これにより、ドライブトランジスタＴｒ２のゲートに入力される信号Ｖｉｎは先に書き込まれたＶｔｈと所定のゲインで保持されたＶｓｉｇの和となる。更に走査線ＤＳにパルスが印加され、スイッチングトランジスタＴｒ３がオンする。これによりドライブトランジスタＴｒ２が入力ゲート信号Ｖｉｎに応じてドレイン電流を発光素子ＥＬに供給し、発光が開始する。これにより発光素子ＥＬのアノード電位がΔＶだけ上昇するが、ブートストラップ効果によりこのΔＶがドライブトランジスタＴｒ２に対する入力信号Ｖｉｎに上載せされる。以上の閾電圧キャンセル機能及びブートストラップ機能により、ドライブトランジスタＴｒ２の閾電圧変動や発光素子ＥＬの特性変動があっても、これらをキャンセルして発光輝度を一定に保つことが可能である。
【００４５】
ところでドライブトランジスタＴｒ２のゲートには１フィールド期間１ｆを通してソースよりも高い電圧が印加されており、常時順バイアスがかかった状態となっている。ゲートに対する順バイアスの継続的な印加により、ドライブトランジスタＴｒ２の閾電圧Ｖｔｈは上方変動する。この変動は閾電圧キャンセル回路７によりキャンセル可能であるが、変動が程度を超えるとキャンセル機能が追いつかず発光素子ＥＬの輝度変化をもたらす恐れがある。又スイッチングトランジスタＴｒ３は発光期間中オン状態となり順バイアスがかかっている。これによりスイッチングトランジスタＴｒ３の閾電圧は上方変動し、最悪の場合にはスイッチングトランジスタＴｒ３が常時カットオフ状態に陥ることも有り得る。
【００４６】
図９は本発明に係る画素回路の一実施形態を示しており、図８の画素回路の問題点に対処する為、ドライブトランジスタＴｒ２及びスイッチングトランジスタＴｒ３にそれぞれ閾電圧変動抑制用の逆バイアス印加手段を付けたものである。
【００４７】
ドライブトランジスタＴｒ２に対する逆バイアス印加手段は、スイッチングトランジスタＴｒ７で構成されている。Ｔｒ７のゲートには追加の走査線ＷＳ２が接続し、ソースには負電源Ｖｍｂが接続し、ドレインはドライブトランジスタＴｒ２のゲート（Ｇ）に接続している。この走査線ＷＳ２はサンプリングトランジスタＴｒ１やスイッチングトランジスタＴｒ４に接続する走査線ＷＳ１と走査タイミングが異なる為、両者を別々に分けて、ＷＳ１とＷＳ２にしている。ここで負電源Ｖｍｂの電位は接地電位ＧＮＤよりも低く設定されている。従って画素回路の動作に影響を与えないタイミングでＷＳ２に選択パルスが印加されると、Ｔｒ７がオンしドライブトランジスタＴｒ２のゲート（Ｇ）に逆バイアス（Ｖｍｂ）を印加することができる。これにより順バイアスの継続的な印加で上方シフトしたトランジスタＴｒ２の閾電圧Ｖｔｈを下方修正することができる。
【００４８】
スイッチングトランジスタＴｒ３に対する逆バイアス印加手段は、走査線ＤＳ１に接続したドライブスキャナ３（図５参照）に組み込まれている。発光期間ではスイッチングトランジスタＴｒ３のゲートに走査線ＤＳ１を介して順バイアスが印加され、ドレイン電流がＶｃｃからＧＮＤに向かって流れる。非発光期間に入ると走査線ＤＳ１の電位がＧＮＤ以下となり、スイッチングトランジスタＴｒ３に逆バイアスが印加される。これによりＴｒ３の閾電圧の上方変動を下方修正できる。
【００４９】
図１０は、図９に示した画素回路の動作説明に供するタイミングチャートである。走査線ＷＳ１に印加されるパルスをｗｓ１で表わし、走査線ＷＳ２に印加されるパルスをｗｓ２で表わし、走査線ＡＺに印加されるパルスをａｚで表わし、走査線ＤＳ１に印加されるパルスをｄｓ１で表わしている。更に、ドライブトランジスタＴｒ２のゲート電位（Ｇ）、ドレイン電位（Ｄ）及びソース電位（Ｓ）の変動をパルスｄｓ１のレベル変化と重ねて表わしてある。尚、ドライブトランジスタＴｒ２のドレイン電位（Ｄ）は同時にスイッチングトランジスタＴｒ３のソース電位となっている。
【００５０】
Ｖｔｈキャンセル期間ではパルスａｚがトランジスタＴｒ５及びＴｒ６に印加され、ドライブトランジスタＴｒ２の閾電圧Ｖｔｈが検知される。この検知されたＶｔｈはＴｒ２のゲート電位（Ｇ）とソース電位（Ｓ）との間の差として保持容量Ｃ１に保持される。次にパルスｗｓ１がサンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４に印加されると、映像信号Ｖｓｉｇがサンプリングされ、結合容量Ｃ２を介して保持容量Ｃ１に書き込まれる。保持容量Ｃ１に書き込まれたＶｔｈ及びＶｓｉｇの和が、Ｔｒ２のゲート電位（Ｇ）とソース電位（Ｓ）の差としてタイミングチャートに表われている。更に発光期間に入ってスイッチングトランジスタＴｒ３にパルスｄｓ１が印加されると、ドライブトランジスタＴｒ２を通してドレイン電流が発光素子ＥＬに流れる。これによりソース電位（Ｓ）が上昇するが、ブートストラップ機能によりゲート電位（Ｇ）との電位差は一定に保たれる。ソース電位（Ｓ）の上昇に伴ってドレイン電位（Ｄ）も上昇する。このドレイン電位（Ｄ）はスイッチングトランジスタＴｒ３のソース電位となっているが、パルスＤＳ１の振幅はこのドレイン電位（Ｄ）よりも十分高く設定されているので、トランジスタＴｒ３のオン動作に必要な順バイアスＶａが印加できる。その後非発光期間に入るとパルスＤＳ１がローレベルに切り替わり、トランジスタＴｒ３はカットオフする。ドレイン電流の遮断によりドライブトランジスタＴｒ２のドレイン電位（Ｄ）はＶｃｃ側からＧＮＤまで下がる。この時パルスＤＳ１のローレベルはＧＮＤよりも低く設定されている為、スイッチングトランジスタＴｒ３のゲートには逆バイアスＶｂが印加される。又非発光期間にはトランジスタＴｒ７のゲートにパルスｗｓ２が印加される。これによりＴｒ７が導通し逆バイアスＶｍｂがドライブトランジスタＴｒ２のゲート（Ｇ）に印加される。
【００５１】
以上の説明から明らかな様に、ドライブトランジスタＴｒ２及びスイッチングトランジスタＴｒ３にそれぞれ適切なタイミングで逆バイアスが印加される為、それぞれの閾電圧の変動を抑制できる。しかしながら、スイッチングトランジスタＴｒ３については若干改善すべき余地があるので、この点につき説明を加える。トランジスタＴｒ３の動作点を考える場合、パルスｄｓ１の電圧レベルとドライブトランジスタのドレイン電圧（Ｄ）を考えればよいことは上述の通りである。発光期間中スイッチングトランジスタＴｒ３はオンしているので、パルスｄｓ１のＨ電位はドレイン電位（Ｄ）よりもＴｒ３のＶｔｈ以上高くなっており、Ｖａ電圧がかかっている。つまり発光期間ではトランジスタＴｒ３のゲート／ソース間に順バイアスがかかる。この後非発光期間になるとパルスＤＳ１のＬレベルがＧＮＤ以下となるので逆バイアスが印加される。この逆バイアス期間では、ドレイン電位（Ｄ）がリークなどの原因でカソード電位（ＧＮＤ）若しくはその付近まで低下してしまう。この期間トランジスタＴｒ３はオフ状態である為、結局トランジスタＴｒ３のゲート／ソース間にはＶｂだけ逆バイアスがかかる。よってトランジスタＴｒ３には順バイアス及び逆バイアスの両者がかかる為、Ｔｒ３のＶｔｈ変動はある程度防ぐことができる。しかしながら、１フィールド期間（１ｆ）に占める発光時間を長くすると非発光時間は圧迫を受け短くなる。よって逆バイアス印加時間も短くなるが、その分閾電圧の下方修正を効果的に行なう必要があり、Ｖｂの絶対値を大きく設定する必要がある。しかしながら、Ｖｂの絶対値を大きくするとパルスｄｓ１の振幅が増え、コスト増につながる。又トランジスタＴｒ３の耐圧にも大きく影響してしまい、コストのみならず歩留りにも影響がある。
【００５２】
図１１は、図９に示した画素回路を更に改良した実施形態を表わしており、理解を容易にする為図９の画素回路と対応する部分には対応する参照番号を付してある。改良点は、問題となったトランジスタＴｒ３と並列に追加のトランジスタＴｒ８を接続するとともに、そのゲートに走査線ＤＳ２を介して補完手段を接続したことである。この補完手段は追加トランジスタＴｒ８をスイッチングトランジスタＴｒ３に対して補完的に駆動して、Ｔｒ３に関し動作の妨げとならないタイミングを作り出している。走査線ＤＳ１を介してスイッチングトランジスタＴｒ３に接続した逆バイアス印加手段は、この作り出されたタイミングでトランジスタＴｒ３に逆バイアスを印加する様にしている。
【００５３】
図１２は、図１１に示した画素回路の動作説明に供するタイミングチャートである。理解を容易にする為図１０に示した先の実施形態のタイミングチャートと対応する部分には対応する参照符号を使っている。特徴点は、スイッチングトランジスタＴｒ３のゲートに印加されるパルスＤＳ１と追加トランジスタＴｒ８のゲートに印加されるパルスＤＳ２が互いに逆相の関係にあることである。発光期間中スイッチングトランジスタＴｒ３のゲートには順バイアスＶａが印加される。これは図９の実施形態と同様である。次に非発光期間に入るとパルスＤＳ１がＧＮＤを下回ってローレベルとなり、スイッチングトランジスタＴｒ３がオフになる。この時トランジスタＴｒ８が補完的に動作してオン状態となる為、ドライブトランジスタＴｒ２には引続き電源Ｖｃｃ側から電流が供給される。従ってドライブトランジスタＴｒ２のドレイン電位（Ｄ）はカソード電位（ＧＮＤ）まで落ちず、電源電位Ｖｃｃ若しくはその近辺の電位を取ることができる。この為非発光期間に含まれる逆バイアス期間中、スイッチングトランジスタＴｒ３のゲート／ソース間電圧は絶対値でＶｃｃ＋Ｖｂとなり、非常に大きな逆バイアスを印加することができる。これにより、スイッチングトランジスタＴｒ３に大振幅のパルスＤＳ１を印加しなくても、閾電圧の上方変動を効果的に下方修正することが可能である。この様に、非晶質シリコン薄膜トランジスタや多結晶シリコン薄膜トランジスタの閾電圧が変動しても画素回路で補正をかけることができる為、発光素子ＥＬの輝度劣化を防ぐことができ、高品質なアクティブマトリクス型ディスプレイを提供できる。特に発光のオンオフ制御を行なうトランジスタのゲートに印加されるパルスの振幅を大きくする必要がない為、ドライバの低コスト化が実現できる。そしてドライブトランジスタのＶｔｈ変動を補正しながら、スイッチングトランジスタのＶｔｈ変動も容易に補正できる。
【図面の簡単な説明】
【００５４】
【図１】本発明に係るトランジスタ回路の第一実施形態を示す模式図である。
【図２】図１に示したトランジスタ回路の動作説明に供するタイミングチャートである。
【図３】本発明に係るトランジスタ回路の第二実施形態を示す模式図である。
【図４】本発明に係るトランジスタ回路の第三実施形態を示す模式図である。
【図５】本発明に係るアクティブマトリクス表示装置及びこれに含まれる画素回路の概要を示すブロック図である。
【図６】画素回路の参考例を示すブロック図である。
【図７】図６に示した画素回路の動作説明に供するタイミングチャートである。
【図８】画素回路の別の参考例を示す模式図である。
【図９】本発明に係る画素回路の第一実施形態を示す回路図である。
【図１０】図９に示した画素回路の動作説明に供するタイミングチャートである。
【図１１】本発明に係る画素回路の第二実施形態を示す回路図である。
【図１２】図１１に示した画素回路の動作説明に供するタイミングチャートである。
【符号の説明】
【００５５】
１・・・画素アレイ、２・・・水平セレクタ、３・・・ドライブスキャナ、４・・・ライトスキャナ、５・・・画素回路
【図１】
2005164893.tif 000003
【図２】
2005164893.tif 000004
【図３】
2005164893.tif 000005
【図４】
2005164893.tif 000006
【図５】
2005164893.tif 000007
【図６】
2005164893.tif 000008
【図７】
2005164893.tif 000009
【図８】
2005164893.tif 000010
【図９】
2005164893.tif 000011
【図１０】
2005164893.tif 000012
【図１１】
2005164893.tif 000013
【図１２】
2005164893.tif 000014