(57)【要約】【課題】インラインにて、埋め込み電極の形状を評価し、管理することを目的とする。【解決手段】絶縁膜３中に形成された電極２がテーパー形状である場合、電極２の形成条件により、電極２の側面と底面とのなすテーパー角θが一定であることを利用し、電極２の幅方向の寸法を高さ方向の寸法へ変換することにより、電極２の周囲に発生するリセス量Ｚを評価する。これにより、電極２とは別に設けたリセス量評価用マークの寸法や重ね合わせのシフト量Ｓから、電極２のリセス量Ｚが所望の範囲内であることを保証することが可能となる。【選択図】図１
2005274389.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたテーパー形状の導電層の側面と前記基板とのなす角度θにより、前記導電層の上面と、前記導電層の間に形成された絶縁膜の上面との段差Zを評価する形状評価方法。
【請求項２】
前記角度θと、
前記導電層の上面の幅Ｘｔｏｐと、
前記絶縁膜の上面と同じ高さにおける前記導電層の幅Ｘｚとにより表される、
式Ｚ＝｛（Ｘｚ-Ｘｔｏｐ）／２｝ｔａｎθ
により前記段差Ｚを求めることを特徴とする請求項１記載の形状評価方法。
【請求項３】
前記角度θと、
前記導電層の底面の幅Ｘｂｔｍと、
前記絶縁膜の上面と同じ高さにおける前記導電層の幅Ｘｚと、
前記導電層の膜厚ｄとにより表される、
式Ｚ＝ｄ−｛（Ｘｂｔｍ−Ｘｚ）／２｝ｔａｎθ
により前記段差Ｚを求めることを特徴とする請求項１記載の形状評価方法。
【請求項４】
前記角度θと、
前記導電層の上面の端部から前記絶縁膜の上面と同じ高さにおける前記導電層の端部までの水平方向のシフト量Ｓとにより表される、
式Ｚ＝Ｓｔａｎθ
により前記段差Ｚを求めることを特徴とする請求項１記載の形状評価方法。
【請求項５】
基板上に形成されたテーパー形状の導電層の間に絶縁膜を形成する工程（ａ）と、
前記導電層の上面が露出するまで前記絶縁膜を除去する工程（ｂ）と、
前記導電層の側面と前記基板とのなす角度θを用いて、前記導電層の上面と前記絶縁膜の上面との段差Ｚを評価する工程（ｃ）とを備えることを特徴とする形状評価方法。
【請求項６】
前記段差Ｚを評価する工程（ｃ）は、
測長ＳＥＭによって、前記絶縁膜の上面と同じ高さにおける前記導電層の幅ＸZを測定する工程を含むことを特徴とする請求項５記載の形状評価方法。
【請求項７】
前記段差Ｚを評価する工程（ｃ）は、
測長ＳＥＭによって、前記導電層の上面の幅Ｘｔｏｐを測定する工程を含むことを特徴とする請求項６記載の形状評価方法。
【請求項８】
前記絶縁膜を形成する工程（ａ）の前に前記導電層を形成する工程（ｄ）をさらに備え、
前記導電層を形成する工程（ｄ）の後に、
測長ＳＥＭによって、前記導電層の底面の幅Ｘｂｔｍを測定する工程を含むことを特徴とする請求項６記載の形状評価方法。
【請求項９】
前記段差Ｚを評価する工程（ｃ）は、
重ね合わせ測定装置によって、前記導電層の上面の端部から前記絶縁膜の上面と同じ高さにおける前記導電層の端部までの水平方向のシフト量Sを測定する工程を含むことを特徴とする請求項５記載の形状評価方法。
【請求項１０】
前記導電層は、少なくとも一部に貴金属を含むことを特徴とする請求項１から請求項９のいずれか１つに記載の形状評価方法。
【請求項１１】
基板上に形成された導電層と、
前記導電層の間に形成された絶縁膜とを備え、
前記導電層の一部は、前記導電層の上面と前記絶縁膜の上面との段差を評価するためのマークであることを特徴とする半導体装置。
【請求項１２】
前記マークの大きさは、前記導電層の大きさより小さいことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
隣り合う前記マーク間の距離は、隣り合う前記導電層間の距離より大きいことを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記マークの大きさ、前記マーク間の距離、又は前記マークの個数のうち少なくとも１つが異なる２種類以上の前記マークを備えていることを特徴とする請求項１１記載の半導体装置。
【請求項１５】
前記マークは、前記マークの下方に形成されたコンタクトをさらに含むことを特徴とする請求項１１記載の半導体装置。
【請求項１６】
前記コンタクトの大きさ、前記コンタクトの数、又は前記コンタクトの密度のうち少なくとも1つが異なる２種類以上の前記マークを備えていることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
基板上に形成された導電層と、
前記導電層の間に形成された絶縁膜と、
前記導電層と同じ層に形成され、重ね合わせ測定装置の信号検出線により、前記導電層の上面の端部から前記絶縁膜の上面と同じ高さにおける前記導電層の端部までの水平方向のシフト量を評価するマークパターンを備えたことを特徴とする半導体装置。
【請求項１８】
前記マークパターンは第１のマークパターンと第２のマークパターンとからなり、
前記第１のマークパターンからの信号検出線による前記第１のマークパターンの中心位置のシフト量と、前記第２のマークパターンからの信号検出線による前記第２のマークパターンの中心位置のシフト量のうちどちらか一方のシフト量はゼロである、若しくは前記第１のマークパターンの中心位置のシフト量と、前記第２のマークパターンの中心位置のシフト量は絶対値が等しく、異符号であることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記第１のマークパターンと前記第２のマークパターンのうちどちらか一方は、信号検出線に対して非対称に配置されていることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記第１のマークパターンと前記第２のマークパターンのうちどちらか一方は、信号検出線の各軸に対して独立に軸対称に配置されていることを特徴とする請求項１８記載の半導体装置。
【請求項２１】
前記導電層は、少なくとも一部に貴金属材料を含むことを特徴とする請求項１１から請求項２０のうちいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体メモリの電極の形状を評価する装置及びその評価方法に関するものである。
【背景技術】
【０００２】
誘電体メモリの開発は、プレーナ型構造を使用した１〜６４ｋｂｉｔの小容量のものが量産され始め、最近ではスタック型構造を使用した２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のものが開発の中心となってきている。このスタック型誘電体メモリの構造は、下部電極の直下に半導体基板と電気的に接続するコンタクトプラグを配置して、セルサイズを縮小し、集積度の向上を目標としている。特に、下部電極容量規定型のスタック構造では、下部電極を先にパターニングした後に誘電体膜を成膜する。現在の成膜方法はスピン塗布法などが主流であるために、下地となる下部電極の上面の平坦度が必要となる。
【０００３】
そのため我々は、下部電極を埋め込み絶縁膜で被覆し、ＣＭＰで平坦化して下部電極を露出する、あるいはＣＭＰで平坦化した後にウェットエッチもしくはドライエッチで下部電極を露出する方法を提案してきた（例えば、特許文献１を参照）。この方法によるプロセス上のスペックは、下部電極が露出されることに加え、オーバー研磨、オーバーエッチが入り過ぎないことである。これを下部電極と埋め込み絶縁膜との微小段差、即ち下部電極の周辺に発生する段差（以下、リセス量と言う。）をインライン管理することが重要である。一般にＣＭＰ後の表面形状（プラグ、ダマシン、ＳＴＩのリセス、酸化膜のエロージョン、スクラッチの深さなど）を観察するツールとしては、ＡＦＭや、蝕針式の段差測定器が用いられてきた（例えば、非特許文献１を参照）。
【特許文献１】特開２００２−２４６５６３号公報
【非特許文献１】詳説半導体ＣＭＰ技術（工業調査会） （第３３９頁）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したような一般的な方法を下部電極のリセス量を評価するのに用いた場合、下記のような問題点がある。まず、ＡＦＭは、スキャン長が５００μm以下と短いため、面内全体を管理するには不十分である。次に、段差測定器においては、測定針がパターンに接触するために、被測定物にダメージを与える可能性がある。最近の高精度の段差測定器には、一定の針圧保持機能を備えたものがあるが、電極材料としてPtなどの延性の高いものが用いられるために、測定針によって電極にスクラッチが入ることが懸念される。また、蝕針式のため、電極材料のPtが測定針を介して他デバイスへのクロスコンタミを発生する危険性があり、測定器の専用化も必要とあって、開発効率が悪い。
【０００５】
また、いずれの方法でも、1.0μm前後、あるいはそれ以下の微細な電極のリセス量を評価するためには、線ではなく面での測定が必要である。従って、例えばＡＦＭでは測定点1点につき測定時間が1時間程度とかなりかかるため、インラインで管理するには実用性に欠ける面があった。
【０００６】
また、インラインで電極の仕上がりの形状を管理する方法としては、特願昭62-222592に示されたＡｌのヒロックの高さを測定する方法や、特願昭61-290006に示されるように数種類の凹み形状のｐＳｉ埋め込み具合により電極の埋め込み状態を管理する手法がある。しかし、埋め込み絶縁膜をCMPすることにより下部電極を露出するという方法におけるリセス管理方法については示されていない。
【０００７】
本発明は、上記従来の問題に鑑みて、下部電極で容量を規定する型の誘電体メモリにおいて、埋め込み絶縁膜と下部電極とのリセス量を効率よく、容易に評価し、インラインで下部電極の形状を評価する方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、基板上に形成されたテーパー形状の導電層の側面と基板とのなす角度θにより、導電層の上面と、導電層の間に形成された絶縁膜の上面との段差Zを評価することを特徴とする。このように、導電層の形成条件によって一定である導電層の側面と基板とのなす角すなわちテーパー角度θを用いて、基板に平行な面ではなく、基板に垂直な方向に導電層の上面と絶縁膜の上面とのリセス量を算出することにより、導電層である本体素子（電極）の形状を評価することができる。従って、インラインにて、リセス量を評価できるため、本体素子の平坦度を評価することができ、次の工程での成膜の品質を保証することができる。
【０００９】
また上述の本発明は、テーパー角度θと、導電層の上面の幅Ｘｔｏｐと、絶縁膜の上面と同じ高さにおける導電層の幅Ｘｚとにより表される、式Ｚ＝｛（Ｘｚ-Ｘｔｏｐ）／２｝ｔａｎθにより段差Ｚを求めることに特徴を有する。この式により、導電層の幅すなわち導電層の上面の寸法Ｘｔｏｐの値と、導電層の埋め込み絶縁膜と同一面での導電層の幅Ｘｚの値と、テーパー角度θが分かれば、導電層と埋め込み絶縁膜とのリセス量を計算で導出することができる。
【００１０】
また上述の本発明は、テーパー角度θと、導電層の底面の幅Ｘｂｔｍと、絶縁膜の上面と同じ高さにおける導電層の幅Ｘｚと、導電層の膜厚ｄとにより表される、式Ｚ＝ｄ−｛（Ｘｂｔｍ−Ｘｚ）／２｝ｔａｎθにより段差Ｚを求めることに特徴を有する。この式より、導電層の埋め込み絶縁膜と同一面の寸法Ｘｚ及び導電層の底面の寸法Ｘｂｔｍと導電層のテーパー角度θ及び膜厚ｄが分かれば、リセス量を計算で導出することができる。
【００１１】
また上述の本発明は、テーパー角度θと、導電層の上面の端部から絶縁膜の上面と同じ高さにおける導電層の端部までの水平方向のシフト量Ｓとにより表される、式Ｚ＝Ｓｔａｎθにより段差Ｚを求めることに特徴を有する。この式より、導電層の埋め込み絶縁膜と同一面の端部から導電層の上面の端部までの絶縁膜の上面に平行方向へのシフト量と導電層のテーパー角度が分かれば、リセス量を計算で導出することができる。
【００１２】
また上記課題を解決するために本発明は、基板上に形成されたテーパー形状の導電層の間に絶縁膜を形成する工程（ａ）と、導電層の上面が露出するまで絶縁膜を除去する工程（ｂ）と、導電層の側面と基板とのなす角度θを用いて、導電層の上面と絶縁膜の上面との段差を評価する工程（ｃ）とを備えていることに特徴を有する。このように、ＣＭＰ法を用いて埋め込み絶縁膜を平坦化する工程と、ＣＭＰ法、ドライエッチ、ウェットエッチのいずれかの方法を用いて導電層を露出する工程とにより形成された導電層の周囲の段差を評価することにより、この後の誘電体膜の成膜工程において、誘電体膜の膜厚に影響を与えるリセス量を管理することができる。また本発明は、導電層の側面と基板とのなす角度θを用いることにより、容易にリセス量を得ることができる。これにより、例えばスピン塗布法により誘電体膜を成膜する場合に要求される下地の導電層と絶縁膜の平坦性を評価することができる。また、ＣＭＰ法を用いて埋め込み絶縁膜を平坦化する工程と、ＣＭＰ法、ドライエッチ、ウェットエッチのいずれかの方法を用いて導電層を露出する工程により形成された導電層は本発明の段差評価対象として最適である。
【００１３】
また上述の本発明の段差を評価する工程（ｃ）は、測長ＳＥＭによって、絶縁膜の上面と同じ高さにおける導電層の幅Ｘｚを測定することを特徴とする。また、さらに測長ＳＥＭによって、導電層の上面の幅Ｘｔｏｐを測定することに特徴を有する。これにより、インラインにおいて、導電層の寸法Ｘｚ、Ｘｔｏｐを測定することができ、式Ｚ＝｛（Ｘｚ-Ｘｔｏｐ）／２｝ｔａｎθにより、導電層の周囲のリセス量を評価することができる。
【００１４】
また、上述の本発明は、絶縁膜を形成する工程（ａ）の前に導電層をパターニングにより形成する工程（ｄ）をさらに備え、導電層を形成する工程（ｄ）の後に、測長ＳＥＭによって、導電層の底面の幅Ｘｂｔｍを測定することを特徴とする。これにより、式Ｚ＝ｄ−｛（Ｘｂｔｍ−Ｘｚ）／２｝ｔａｎθにより、導電層のリセス量を評価することができる。
【００１５】
また上述の本発明の段差を評価する工程（ｃ）は、重ね合わせ測定装置によって、導電層の上面の端部から絶縁膜の上面と同じ高さにおける導電層の端部までの水平方向のシフト量Sを測定することを特徴とする。これにより、インラインにおいて、シフト量を測定することができ、式Ｚ＝Ｓｔａｎθにより、リセス量を管理できる。また、重ね合わせ測定装置を用いるため、面内の多数の箇所の測定を短時間ですることが可能であり、より有効に導電層のリセス量を管理することができる。
【００１６】
また上述の本発明は、導電層が少なくとも一部に貴金属を含むことに特徴を有する。このように、貴金属材料を用いた導電層をエッチングによりパターニングする際、導電層に90°以下の一定のテーパー角θが形成される。つまり、導電層の底面とエッチングされた側面とのなす角度が鋭角となる。従って、貴金属材料及びエッチング条件を固定すれば、ほぼ安定して同じテーパー角θをもつ導電層を得ることができる。すなわち、テーパー角θを定数とみなすことができるため、基板と平行方向の導電膜の寸法が分かれば、導電層の上面と埋め込み絶縁膜の上面とのリセス量を効率よく算出することができる。従って、導電層の形状評価の効率を上げることが出来る。
【００１７】
また上記課題を解決するために本発明の半導体装置は、基板上に形成された導電層と、導電層の間に形成された絶縁膜とを備え、導電層の一部が導電層の上面と絶縁膜の上面との段差を評価するためのマークであることに特徴を有する。このように、導電層からなる電極である本体素子とは別に、本体素子のリセス量を評価するためのマークを搭載した構造である。
【００１８】
このように、マークは本体素子と同じ導電層から形成されているため、本体素子と同様にテーパー形状を有する。このような構成において、チップ内に占めるマークの面積よりも本体素子の面積の方が圧倒的に大きく、ＣＭＰによる研磨体積の小さいマークの方が本体素子よりも早く露出されるため、マークの寸法Ｘ'ｚとＸ'ｔｏｐの差を大きく取ることができ、測長ＳＥＭによる寸法測定の誤差が相対的に小さくなる。従って、例えば本体素子の寸法測定が困難なとき、本体素子のリセス量よりも大きいリセス量をもつマークを本体素子の代用とすることでより誤差の少ない本体素子のリセス量を見積もることができる。また、例えばマークの形状等に工夫をこらすことで、本体素子のリセス量をあらゆる角度から多面的に評価することが可能である。本体素子のリセス量の定量化管理がしやすくなる。
【００１９】
また上述の本発明において、マークの大きさは、導電層の大きさより小さいことを特徴とする。また上述の本発明において、隣り合うマーク間の距離は、隣り合う導電層間の距離より大きいことを特徴とする。
【００２０】
このように、本体素子の導電層より小さい寸法のマークまたは本体素子の導電層間のスペースより大きいスペースのマークを搭載しているため、マークの配置密度が小さい。従って、マークの導電層の大きさを本体素子より小さくすること、またはマークの導電層間のスペースを広げることにより、さらにCMPの研磨体積を小さくすることができ、マークの方が本体素子より埋め込み絶縁膜から早く露出する。また、段差緩和特性を向上させることになり、本体素子のリセスの発生量の変化に比べて、マークのリセスの発生量はより大きく変化することになる。つまり、マークの取り得るリセス量の範囲が広がることから測定感度が高くなり、上述の測定誤差の影響がより小さくなるため、導電層のリセス量の定量化をさらに精度よく行なうことができる。
【００２１】
また上述の本発明の半導体装置は、マークの大きさ、マーク間の距離、又はマークの個数のうち少なくとも1つが異なる２種類以上のマークを備えていることを特徴とする。このように、マークの大きさ、配置密度、又は規模の異なる複数のマークを搭載し、マークの露出の程度を適宜制御することにより、マークの露出の有無のみで、本体素子のリセス量が所望の規格範囲内か否かを判定することができる。
【００２２】
また上述の本発明において、マークは、マークの下方に形成されたコンタクトをさらに含むことを特徴とする。さらに、コンタクトの大きさ、コンタクトの数、又はコンタクトの密度のうち少なくとも1つが異なる２種類以上のマークを備えていることを特徴とする。これにより、コンタクト層形成時に発生するエロージョン量をコンタクトの大きさ、数、又は配置密度によって制御することにより、マークの露出の程度を調整することができる。従って、マークの露出の程度をコンタクトにより適宜調整した複数のマークを搭載することにより、マークの露出の有無のみで、本体素子のリセス量が所望の規格範囲内か否かを判定することができる。
【００２３】
また上記課題を解決するために本発明の半導体装置は、基板上に形成された導電層と、導電層の間に形成された絶縁膜と、導電層と同じ層に形成され、重ね合わせ測定装置の信号検出線により、導電層の上面の端部から絶縁膜の上面と同じ高さにおける導電層の端部までの水平方向のシフト量を評価するマークパターンを備えたことに特徴を有する。さらに、マークパターンは第１のマークパターンと第２のマークパターンとからなり、第１のマークパターン又は第２のマークパターンのうちどちらか一方からの信号検出線による重ね合わせのズレ量はゼロであることを特徴とする。また、マークパターンは第１のマークパターンと第２のマークパターンとからなり、第１のマークパターンからの信号検出線による第１のマークパターンの中心位置のシフト量と、第２のマークパターンからの信号検出線による第２のマークパターンの中心位置のシフト量のうちどちらか一方のシフト量はゼロである、若しくは第１のマークパターンの中心位置のシフト量と、第２のマークパターンの中心位置のシフト量は絶対値が等しく、異符号であることを特徴とする。
【００２４】
このように、導電層と同一層に形成されたマークパターンからの重ね合わせ測定装置による信号をマークパターンのエッジで検出するように配置したシフト量評価用のマークパターンを搭載している。従って、このマークパターンからの重ね合わせのズレ量、つまり信号検出線によるマークパターンの中心位置のシフト量はゼロとなり、他方のマークパターンからの重ね合わせのズレ量をシフト量として検出することができる。また、重ね合わせ測定装置を用いるので、短時間で面内多数の測定が可能であり、より有効に本体素子のリセス量を管理することが可能である。
【００２５】
また上述の本発明において、第１のマークパターン、又は第２のマークパターンのうちどちらか一方は、重ね合わせ測定装置の信号検出線に対して非対称に配置されていることを特徴とする。または、第１のマークパターン、又は第２のマークパターンのうちどちらか一方は、重ね合わせ測定装置の信号検出線の各軸に対して独立に軸対称に配置されていることを特徴とする。つまり、マークパターンが信号検出パターンのX軸とY軸に対してそれぞれ独立に軸対称に配置されている。従って、重ね合わせのアルゴリズム（重ね合わせ測定装置の信号の入出力等の条件）を変更することなく、計算式（Ｚ＝Ｓｔａｎθ）のみでリセス量を評価することが可能である。
【発明の効果】
【００２６】
以上のように本発明は、絶縁膜中に形成されたテーパー形状の電極のテーパー角度を利用することにより、電極の周囲に発生するリセス量をインラインで評価することができる。
【発明を実施するための最良の形態】
【００２７】
以下に、本発明の実施形態について、図面を参照しながら説明する。
【００２８】
（第１の実施形態）
本発明の第１の実施形態における段差評価方法について、図１から図３を参照しながら説明する。図１は、第１の実施形態における段差評価方法の概略図である。図２は、本発明における半導体装置の製造方法の工程断面図である。図３は、第１の実施形態における電極の幅ＸｚおよびＸｔｏｐの測定方法の概略図である。
【００２９】
まず始めに、本発明における段差の評価対象である半導体装置およびその製造方法について、図２を参照しながら説明する。
【００３０】
本発明における半導体装置の製造方法は、まず図２（ａ）に示すように、半導体基板１の上に、膜厚１００〜３００ｎｍのＰｔ膜からなる導電膜２Ａを形成し、導電膜２Ａの上に所望のレジストパターン４を形成する。次に、ドライエッチングにより、レジストパターン４をマスクとして導電膜２Ａをパターニングし、図２（ｂ）に示すように、導電層である電極２を形成する。この時、エッチングされたPtを主成分とする生成物の再付着速度とプラズマによるエッチング速度がトレードオフの関係にあるため、電極２の側壁は、図２（ｂ）に示すように、結果的にレジストパターン４の幅の太る方向にテーパー角θがつく。なお、導電膜２Ａは、半導体基板１の上に限らず、例えば半導体基板の上に形成された層間絶縁膜の上に形成した構成でもよい。
【００３１】
ここで、導電膜は、少なくとも一部に貴金属を含んでおればよい。従って、貴金属材料及びエッチング条件を固定すれば、ほぼ安定して同じテーパー角θをもつ導電層を得ることができ、テーパー角θを定数とみなすことができる。
【００３２】
次に、図２（ｃ）に示すように、電極２を覆うように、半導体基板１の全体に亘って、膜厚３００〜７００ｎｍ程度のＳｉＯ2からなる絶縁膜３を堆積する。ここで、絶縁膜３は、他の工程において還元などの影響が少ないO3NSG膜でもよい。続いて、ＣＭＰ法により、図２（ｄ）に示すように、絶縁膜３を研磨し、絶縁膜３の表面を平坦化する。さらに、ＣＭＰ法により、図２（ｅ）に示すように、電極２の表面が露出するまで絶縁膜３を除去する。この時、図２（ｅ）に示すように、電極２の上面と絶縁膜３の上面との間に段差Ｚが発生している。ここで、ＣＭＰ法の代わりに、ドライエッチング法やウェットエッチング法を用いてもよい。
【００３３】
以上のように、電極２が絶縁膜３の中に埋め込まれた平坦性の高い半導体基板が形成される。この後、スピン塗布法により、誘電体膜を電極２と絶縁膜３との上に形成する。このとき、電極２の周囲に発生するリセスが誘電体膜の膜厚に大きく影響を与えるため、下地である電極２と絶縁膜３の平坦性が要求される。従って、電極２と周囲の絶縁膜３との段差Ｚであるリセス量Ｚを管理しなければならない。
【００３４】
そこで、続いて、第１の実施形態における上述した半導体装置のリセス量の評価方法について、図１および図３を参照しながら説明する。但し、図２と同一構成要素は同符号を付して説明を省略する。
【００３５】
ここで、図１において、電極２のテーパー角をθ、電極２の上面の寸法幅をＸｔｏｐ、絶縁膜３の上面と同じ高さにおける電極２の幅をＸｚ、求めたいリセス量をＺとする。
【００３６】
まず電極２の上面を露出した後、測長ＳＥＭを用いて、電極２の高さ方向、つまり基板に垂直方向のＳＥＭ波形λを測定する。これにより、図３（ｂ）に示すように、電極２の断面図である図３（ａ）に対応して、電極２の上面から見たＳＥＭ像の信号λを得ることができる。従って、リセス量に対応したシャープな波形が得られ、例えば波形の立ち上がりの部分からＸｚの値が求められ、波形の台地の上面の寸法からＸｔｏｐの値を得ることができる。
【００３７】
次に、このようにして得られた各値を用いて、リセス量Ｚを以下の式（１）によって求める。
【００３８】
Ｚ＝｛（Ｘｚ−Ｘｔｏｐ）／２｝ｔａｎθ  ・・・（１）
ここで、式（１）において、例えば、Ｘｚ＝０．６０［μｍ］、Ｘｔｏｐ＝０．５０［μｍ］、θ＝６０°とすると、リセス量Ｚは８６ｎｍとなる。
【００３９】
上述したように、測長ＳＥＭにより、インラインにおいて、絶縁膜３の上面と同じ高さにおける電極２の幅Ｘｚと、電極２の上面の寸法Ｘｔｏｐとの値を測定することができるため、すでに分かっている電極２のテーパー角θを用いることにより、本体素子（電極２）のリセス量を容易に評価することができる。従って、歩留まりを向上することが可能となる。
【００４０】
なお、本実施形態において、導電層からなる電極の一部を、リセス量評価用のマークとしてもよい。
【００４１】
（第２の実施形態）
本発明の第２の実施形態における段差評価方法について、図４および図５を参照しながら説明する。図４は、第２の実施形態における段差評価方法の概略図である。図５は、第２の実施形態における電極の寸法の測定方法の概略図である。なお、図１と同一構成要素は同符号を付して説明を省略する。
【００４２】
ここで、図４において、電極２のテーパー角をθとし、電極２の底面の寸法をＸｂｔｍとし、絶縁膜３の上面と同じ高さにおける電極２の寸法をＸｚとし、電極２の膜厚をｄとし、求めたいリセス量をＺとする。
【００４３】
第２の実施形態は第１の実施形態と異なり、電極２の上面の幅Ｘｔｏｐの代わりに、電極２の底面の幅Ｘｂｔｍを測定することにより、リセス量Ｚを評価することに特徴を持つ。以下に、詳しく説明する。但し、第１の実施形態と同一部分は説明を省略する。
【００４４】
まず電極２を形成した後、測長ＳＥＭを用いて、電極２の高さ方向、つまり基板に垂直方向のＳＥＭ波形を測定する。これにより、図５（ｂ）に示すように、電極２の断面図である図５（ａ）に対応して、電極２の上面から見たＳＥＭ像の信号λを得ることができる。従って、リセス量に対応したシャープな波形が得られ、例えば波形の立ち上がりの部分からＸｂｔｍの値を得ることができ、波形の台地の上面の寸法からＸｔｏｐの値を得ることができる。
【００４５】
次に、このようにして得られた各値を用いて、リセス量Ｚを以下の式（２）によって求める。
【００４６】
Ｚ＝ｄ−｛（Ｘｂｔｍ−Ｘｚ）／２｝ｔａｎθ  ・・・（２）
ここで、式（２）において、例えば、Ｘｚ=0.60[μm]、Ｘｂｔｍ=0.90[μm]、ｄ=300[nm]、θ=60°とすると、リセス量Ｚは40nmとなる。
【００４７】
上述したように、測長ＳＥＭの測定により、インラインでＸｚ、Ｘｔｏｐを算出することができ、本体素子（電極）のリセス量を評価することができる。
【００４８】
上述した測長ＳＥＭの波形は、あくまでＳＥＭ像の濃淡を示すものであり、場合によっては立ち上がりの10％（図５において、点ｐから立ち上がり方向へ10％）のところが実際の段差に対応することもある。また、材料、つまり電極の上面の見え方によっては、下に凸の波形になる場合もある。ただし、いずれにしても段差に対応する箇所においてＳＥＭの信号（波形）の変化が見られるので、ＳＥＭ観察前の電子の照射条件（プリコンディション）や、観察時の電子の加速電圧などを適宜調整することにより、Ｘｚ, Ｘｔｏｐ, Ｘｂｔｍの寸法を測定することができる。
【００４９】
なお、本実施形態において、導電層からなる電極の一部をリセス量評価用のマークとしてもよい。
【００５０】
（第３の実施形態）
本発明の第３の実施形態における段差評価方法について、図６および図７を参照しながら説明する。図６は、第３の実施形態に係る段差評価方法の概略図である。図７は、第３の実施形態における重ね合わせ装置を用いたシフト量の測定方法の概略図である。図１と同一構成要素は、同符号を付して説明を省略する。
【００５１】
第３の実施形態は、第１の実施形態と異なり、電極２の上面の幅Ｘｔｏｐと、絶縁膜３の上面と同じ高さでの電極２の幅Ｘｚとの差であるシフト量Ｓ（Ｓ＝（Ｘｚ―Ｘｔｏｐ）/２）を、重ね合わせ測定装置によって測定することを特徴とする。以下に詳しく説明するが、第１の実施形態と同一部分は説明を省略する。
【００５２】
まず、本実施形態における段差評価方法は、図６に示すように、電極２のテーパー角θと、電極２の上面の端部から埋め込み絶縁膜３と同じ高さにおける電極２の端部までの水平方向のシフト量Sとにより、リセス量Ｚを求めるものである。
【００５３】
本実施形態の半導体装置は、図７（ａ）に示すように、電極２（図示せず）と、重ね合わせ測定装置によりシフト量Ｓを測定するために、例えば導電層からなるマークパターンAおよびマークパターンBとを備えている。ここで、マークパターンは、電極と同一材料からなり、電極の形成と同時に電極と同一層に形成されるため、電極と同様にマークパターンの断面形状はテーパー角θを有している。また、図７（ａ）に示すように、マークパターンAは、マークパターンBの周囲を囲み、アウターボックスパターンＡ'に対して非対称に配置されており、マークパターンＢは、インナーボックスパターンＢ'に対して対称に配置されている。ここで、アウターボックスパターンＡ'およびインナーボックスパターンＢ'とは、重ね合わせ測定装置の信号検出線のことである。言い換えれば、アウターボックスパターンＡ'およびインナーボックスパターンＢ'は、どの領域を信号検出線とするかを決めるパターンのことである。
【００５４】
このような構成において、まずＣＭＰ法により電極２の上面を露出した後、図７（ａ）に示すように、マークパターンAを用いて、マークパターンＡ上からの信号をアウターボックスパターンの信号検出線A'により検出する。一方、マークパターンBを用いて、マークパターンB上からの信号をインナーボックスパターンの信号検出線B'により検出する。
【００５５】
次に、測定したそれぞれの信号により、マークパターンＡとマークパターンＢのそれぞれの中心位置の座標を算出する。このようにして求めたマークパターンＡの中心とマークパターンＢの中心との位置の差が、マークパターンＡとマークパターンＢとのシフト量Ｓとなる。
【００５６】
基本的に、マークパターンAとマークパターンBとを同じ層に形成すると、アウターボックスパターンA'とインナーボックスパターンB'とのシフト量はゼロとなる。しかし、本実施形態は、図７（ａ）に示すように、マークパターンＢは、インナーボックスパターンＢ'の信号検出線に対して対称に配置し、マークパターンＡは、アウターボックスパターンＡ'の信号検出線に対して、非対称に配置している。そのため、マークパターンBからの信号検出線は、インナーボックスパターンＢ'に対して左右対称にテーパーがつくため、図７（ｂ）に示すように、テーパーによるズレ量Ｓ１とＳ２の信号が打ち消し合う。一方、マークパターンAからの信号検出線は、アウターボックスパターンＡ'に対して同じ方向にテーパーがつくため、図７（ｂ）に示すように、テーパーによるズレ量Ｓ３とＳ４との信号は打ち消し合わない。従って、例えば図７（ｂ）に示す左側に形成されたテーパーによるズレ量（（S３＋S4）／２）をシフト量Sの信号として検出することができる。
【００５７】
以上のように、重ね合わせ測定装置を用いて、埋め込み絶縁膜３と同じ高さにあるマークパターンの幅とマークパターンの上面の幅とのシフト量Sを測定することができる。
【００５８】
次に、上述のようにして得られた値を用いて、リセス量Ｚを以下の式（３）によって求める。
【００５９】
Ｚ＝S tanθ  ・・・（３）
ここで、式（３）において、例えば、S=40［nm］、θ=60°とすると、リセス量Ｚは69nmとなる。
【００６０】
図７（ｃ）は、電極の上面を露出した場合、電極の上面を露出した後さらにエッチングした場合、電極をドライエッチングした場合の各場合におけるシフト量Ｓの平均値の累積度数分布図である。図７（ｃ）に示すように、累積度数分布が５０％（破線）のときを見ると、電極の上面が露出した後のシフト量Ｓは約３２nmであり、電極露出後に追加で例えば８秒間ドライエッチをした場合のシフト量Ｓは約３８nmであり、電極を完全にドライエッチした後のシフト量Ｓは約４４nmであった。このように、図７（ｃ）の図中に示すように、電極の周囲の段差が大きくなるにつれて、シフト量Ｓも大きくなることから、シフト量Ｓはリセス量Ｚの増減に対応することがわかった。つまり、例えばシフト量Ｓが４０ｎｍ以上であった場合、電極がほぼ完全に露出するまでエッチングを行なったことがわかる。従って、式（３）を用いることにより、インラインにおいてシフト量を測定するだけで、リセス量Ｚを評価することができる。
【００６１】
また、重ね合わせ測定装置を用いれば、測定が高速で、且つ精度が高く、短時間で面内の多数の測定が可能となり、より効果的に本体素子のリセス量を管理することができる。
【００６２】
なお、本実施形態において、マークパターンBを例えば電極２とし、この電極２の周囲を囲むように電極と同一層にマークパターンAを形成してもよい。この場合、マークパターンAは、電極と同様に導電層からなり、電極形成と同時に形成される。このように電極２をマークパターンＢとすることにより、例えば、電極付近の空きスペースや半導体装置のコーナー部などにマークパターンＡのみを設ければよいため、面積を増加させることがない。
【００６３】
上述したように、上記第１の実施形態から第３の実施形態に係る３つの段差評価方法は、いずれも導電層からなる電極にテーパー角θがついていることを利用したものである。つまり、導電膜をエッチングして電極を形成すると、電極の側面と底面とのなす角度が鋭角（90°以下である）となることを利用し、電極の各部位の寸法が分かれば、電極周囲のリセス量を求めることができるという方法である。
【００６４】
また、上述したパラメータのうち、テーパー角θは導電層のエッチング条件を安定領域に設定すれば、変動なく一定である。例えば、導電層がPtやＩｒなどの貴金属材料の場合、これらのエッチングは通常60〜80°の範囲で一定のテーパー角がつく。従って、貴金属材料及びエッチング条件を固定すれば、ほぼ安定して同じテーパー角θが得られる。すなわち、テーパー角θを定数とみなすことができる。
【００６５】
さらに、電極の上面の寸法Ｘｔｏｐは、リソグラフィのレジストパターンの寸法によって決まる値である。また、電極の対面の寸法Ｘｂｔｍもテーパー角θが一定であるため、一義的に決まる値である。さらに、電極の膜厚ｄについても、導電層の形成方法であるスパッタ法やCVＤ法の観点から、値は大きく変動するものではない。
【００６６】
以上のことから、電極周囲のリセス量は、埋め込み絶縁膜と同一高さにおける電極の寸法Ｘｚ、あるいは電極の上面の端部から埋め込み絶縁膜と同一高さの電極の端部までの水平方向のシフト量Ｓという物理量が敏感に影響しており、これらの物理量によってリセス量は変化する。従って、実質的に、埋め込み絶縁膜と同一高さにおける導電層である電極の寸法Ｘｚ、あるいは電極の上面の端部から埋め込み絶縁膜と同一高さの電極の端部までの水平方向のシフト量Ｓの値のみを測定すれば、リセス量を管理することが可能となる。
【００６７】
（第４の実施形態）
以下に、本発明の第４の実施形態における半導体装置について説明する。
【００６８】
第４の実施形態に係る半導体装置は、上述した第１の実施形態および第２の実施形態における段差評価方法において使用する半導体装置であり、本体素子となる電極２とは異なるマークを設けていることを特徴とする。以下に、本実施形態における第１から第５の半導体装置について、図８から図１２を参照しながら説明する。図８から図１２は、各半導体装置におけるマークのリセス量と本体素子（電極）のリセス量との関係を示す図である。
【００６９】
（第１の場合）
本実施形態の第１の半導体装置は、第１の実施形態において説明したように本体素子である電極２と、図８の図中に示すように、本体素子とは異なり、電極２のリセス量を評価するマークＣとを有している。ここで、マークＣは、本体素子（電極２）の形成と同時に形成され、本体素子と同じ寸法の導電層からなり、本体素子と同じ配置密度で搭載している。但し、本実施形態の半導体装置に搭載するマークＣの規模は、本体素子の規模よりも小さい。つまり、搭載するマークＣの数は、本体素子の数よりも少ない。
【００７０】
図８は、マークＣのリセス量Ｚ'と本体素子のリセス量Ｚとの関係を示す図である。図８は、実験によって得られたマークＣのリセス量Ｚ'をプロットしたものである。図８中の式は、最小２乗法によって求めた近似式である。この近似式を用いることにより、本体素子のリセス量Ｚ（ｙ）はマークＣのリセス量Ｚ'（ｘ）によって求めることができる。
【００７１】
一般的に、埋め込み絶縁膜３を平坦化する際にＣＭＰ法を用いると、パターン規模の小さいものほど段差緩和特性に優れ、絶縁膜３に埋め込まれた導電層が早く露出する。すなわち、パターン規模の大きい本体素子の電極２が露出していれば、それよりパターン規模の小さいマークＣの上面は、それよりも前に必ず露出している。従って、マークＣの上面の寸法Ｘ'ｚ、あるいはマークＣの他の寸法（例えば、Ｘ'ｔｏｐ、Ｘ'ｂｔｍ、Ｓ'）を測長ＳＥＭや重ね合わせ測定装置を用いて測定することにより、マークＣのリセス量Ｚ'がわかり、このリセス量Ｚ'に基づいて、図８に示す校正直線により、本体素子のリセス量Ｚを得ることができる。
【００７２】
このようにマークＣを搭載した半導体装置によると、特に、エッチングによって本体素子の電極２の上面がダルな形状（言い換えれば、測長SEMの波形においてＸtopのエッジが肩落ちしている形状）となり、電極２の上面がぎりぎり露出した場合に、その電極２の寸法測定が困難なとき、電極２のリセス量Ｚよりも大きいリセス量Ｚ'をもつマークＣを電極２の代用とすることで本体素子のリセス量Ｚを見積もることができる。
【００７３】
（第２の場合）
続いて、上述した第１の場合と異なり、本体素子（電極２）より小さい寸法の導電層からなるリセス量評価用のマークＤを搭載した第２の半導体装置について、図９を参照しながら説明する。図９は、マークＤのリセス量Ｚ'と本体素子のリセス量Ｚとの関係を示す図である。但し、第１の場合と同一内容については説明を省略する。
【００７４】
本実施形態の第２の半導体装置は、図９の図中に示すように、本体素子より小さい寸法の導電層からなるマークＤを、本体素子と同じ配置密度で、かつ本体素子より小さい規模で搭載している。
【００７５】
このような構成において、一般的に、埋め込み絶縁膜を平坦化する際にＣＭＰ法を用いると、マークＤのように、パターン規模の小さいものほど段差緩和特性に優れ、導電層の上面が早く露出する。さらに、マークＤは本体素子である電極２より小さい寸法であるため、研磨面積が少ない分、よりマークＤの露出が早くなる。このように、マークＤのパターン規模が小さい上に、マークＤの寸法が小さいことから、第１の場合における第１の半導体装置よりもより早くマーク露出する。従って、上述したマークＣと同様に、マークＤの上面の寸法Ｘ'ｚ、あるいはマークＤの他の寸法（例えば、Ｘ'ｔｏｐ、Ｘ'ｂｔｍ、Ｓ'）を測定することにより、マークＤのリセス量Ｚ'がわかり、このリセス量Ｚ'に基づいて、図９に示す校正直線により、本体素子のリセス量Ｚを得ることができる。
【００７６】
このようにマークＤを搭載した半導体装置によると、マークＤの取り得るリセス量Ｚ'の範囲が広がることから、より正確に本体素子のリセス量Ｚを見積もることができる。また、上記第１の半導体装置と比較し、マークＤの寸法が小さいことから、リセス量評価用マークを設けることによる半導体装置の面積の増大を最小限に抑えることができる。
【００７７】
（第３の場合）
続いて、上述した第１の場合と異なり、本体素子（電極２）より小さい配置密度でリセス量評価用のマークＥを搭載した第３の半導体装置について、図１０を参照しながら説明する。図１０は、マークＥのリセス量Ｚ'と本体素子のリセス量Ｚとの関係を示す図である。但し、第１の場合と同一内容については説明を省略する。
【００７８】
本実施形態の第３の半導体装置は、図１０の図中に示すように、本体素子と同じ寸法の導電層からなるマークＥを、本体素子より小さい配置密度で、かつ本体素子より小さい規模となるように搭載している。
【００７９】
このような構成において、マークＥ間距離が本体素子間距離よりも広いことから、本体素子よりもマークＥの配置密度が疎になるため、マークＥの周辺の被エッチング領域が増加することから、一般的にマークＥを構成する導電層のテーパー角は大きくなる。また、上述したようにパターン規模の差により、パターン規模の小さいマークＥの方が本体素子よりも早く絶縁膜３から露出する。従って、上述したマークＣと同様に、マークＥの上面の寸法Ｘ'ｚ、あるいはマークＥの他の寸法（例えば、Ｘ'ｔｏｐ、Ｘ'ｂｔｍ、Ｓ'）を測定することにより、マークＥのリセス量Ｚ'がわかり、このリセス量Ｚ'に基づいて、図９に示す校正直線により、本体素子のリセス量Ｚを得ることができる。
【００８０】
このようにマークＥを搭載した半導体装置によると、本体素子の電極２に比べて、マークＥが早く露出することに加えて、マークＥのテーパー角が電極２のテーパー角よりも大きくなる分、測長SEMの装置が有する誤差の影響を受けにくくなり、マークＥの寸法Ｘ'ｚから本体素子のリセス量Ｚへの変換誤差Ｒ2が小さくなるため、より正確に本体素子のリセス量を見積もることができる。
【００８１】
（第４の場合）
続いて、上述した第１の場合と異なり、本体素子と同じ寸法の導電層の下に、コンタクト層を配したリセス量評価用のマークＦを搭載した第４の半導体装置について、図１１を参照しながら説明する。図１１は、マークＦのリセス量Ｚ'と本体素子のリセス量Ｚとの関係を示す図である。但し、第１の場合と同一内容は説明を省略する。
【００８２】
本実施形態の第４の半導体装置は、図１１の図中に示すように、本体素子と同じ寸法の導電層からなるマークＦを、本体素子と同じ配置密度で、かつ本体素子より小さい規模で搭載している。また、マークＦは導電層の真下に例えばタングステン（Ｗ）からなるコンタクト層を有している。
【００８３】
このような構成において、一般に、微細プロセスでのコンタクトは、WやpSiやCuを成膜した後、ＣＭＰ法により埋め込んで形成することが多い。この場合、コンタクト層とそれ以外の領域とは異なる材料からなるので、ＣＭＰ工程において、エロージョンが発生し、エロージョンの分だけコンタクト層の領域がくぼんでしまう。つまり、コンタクト層の上面と、コンタクト領域の周囲の上面との高さが異なることから、コンタクト層の上に形成される導電層の上面は、他の領域に形成される本体素子である電極の上面よりも低い位置になる。
【００８４】
このようにマークＦを搭載した半導体装置によると、マークＦの導電層は、エロージョンの量に対応する分だけ、マークＦ以外の領域にある本体素子よりも露出が遅くなる。図１１に示すように、マークＦの上面が露出してきた時、つまりマークＦのリセス量Ｚ'が０の時、少なくとも本体素子のリセス量Ｚは35nmとなる。従って、マークＦの上面の露出の有無により、本体素子の露出を確認することができる。
【００８５】
また、上述した第４の半導体装置によると、コンタクトサイズ、コンタクトの配置密度、又はコンタクトの個数などにより、発生するエロージョン量が異なることを利用し、マークＦの露出の程度を調整することができる。また、実際には本体素子の電極直下にもコンタクト層があることから、マークＦの直下のコンタクトサイズ、コンタクトの配置密度、又はコンタクトの個数を本体素子と異なる設定にすれば、同様にマークＦの露出調整が可能である。
【００８６】
なお、本実施形態において、コンタクト層は、半導体装置の製造方法におけるコンタクトプラグの形成と同様の公知技術により形成される。また、コンタクト層はマークＦの真下でなく、マークＦの導電層が形成された領域内の下にあればよい。
【００８７】
（第５の場合）
続いて、上述した第１の場合と異なり、本体素子（電極２）より大きい配置密度でリセス量評価用のマークＧ又はマークＨを搭載した半導体装置について、図１２を参照しながら説明する。但し、上記第１から第４の場合と同一内容については説明を省略する。
【００８８】
本実施形態の第５の半導体装置は、図１２の図中に示すように、本体素子と同じ寸法の導電層からなりマークGとマークHとを、本体素子より配置密度が高く、かつ本体素子より小さい規模で搭載しており、マークHは導電層の真下にコンタクト層を有している。ここで、配置密度が高いとは、導電層間の距離が本体素子の電極間の距離より小さいということである。
【００８９】
このような構成において、マークGの配置密度が高いため被エッチング領域が小さくなる、つまりスペースが小さくなることにより、隣接するマーク上の絶縁膜が一体となって段差緩和特性が悪くなるため、一般的にマークGを構成する導電層のテーパー角は小さくなる。従って、本体素子よりマークGの露出は遅くなる。一方、マークHも配置密度が高い上に、導電層の下にコンタクト層を有していることから、エロージョンによる効果が加わり、マークGよりも露出が遅くなる。
【００９０】
図１２は、本体素子のリセス量とマークG及びマークHのリセス量との関係を示す図である。図１２に示すように、マークGが露出してきた時、つまりマークGのリセス量Z'Gが０の時、本体素子のリセス量Zは25nmとなる。一方、マークHが露出してきた時、つまりマークHのリセス量Z'Hが０の時、本体素子のリセス量Zは75nmとなる。従って、図１２に示すように、マークGが露出し、かつマークHが露出していない場合、本体素子のリセス量Zは50±25［nm］という範囲αの中にあることが分かる。つまり、このように導電層の露出する程度が異なるマークを少なくとも２種類以上搭載した半導体装置によると、例えばマークGが露出し、かつマークHが露出していない時、本体素子のリセス量Zが50±25［nm］の範囲内であることを保証することができる。ここで、本体素子のリセス量Zの範囲αは、異なる種類のマークを組み合わせることによって調整することができる。
【００９１】
なお、本実施形態は、本体素子よりマークの露出の方が遅くなるように設定したが、本発明はこれに限定されない。本発明によれば、マークの配置や組み合わせを適宜調整し、本体素子およびマークの露出の程度を調整することができる。
【００９２】
このように第５の半導体装置によると、絶縁膜３からのマークの露出の有無によって、マークおよび本体素子の各部位を測長することなく本体素子のリセス量Zが所望の範囲内にあるかどうかをインラインにて確認することができる。
【００９３】
上述した全ての実施形態において、各マークは、半導体装置のどの領域に設けてもよいが、チップの周縁（端部、角）に設けると、電極以外の形成工程において邪魔にならないためよい。
【００９４】
（第５の実施形態）
本発明の第５の実施形態における半導体装置およびそれを用いた段差評価方法について説明する。
【００９５】
第５の実施形態に係る半導体装置は、上述した第３の実施形態における段差評価方法において使用する半導体装置であり、本体素子（電極）のシフト量を評価するために、マークパターンを備えていることを特徴とする。以下に、本実施形態における第１から第４の半導体装置について、図１３から図１６を参照しながら説明する。図１３から図１６は、各半導体装置のマークパターンの平面図である。なお、第３の実施形態と同一内容および図７と同一構成要素については説明を省略する。
【００９６】
（第１の場合）
本実施形態における第１の半導体装置は、第３の実施形態において説明した本体素子である電極２と、シフト量評価用のマークパターンとを備えた構成である。以下に、図１３を参照しながら説明する。図１３は、本実施形態における第１の半導体装置のマークパターンの平面図である。
【００９７】
図１３に示すように、本実施形態の第１の場合のシフト量評価用マークパターンは、導電層からなり、マークパターンBの周囲にマークパターンAが配置されている。
【００９８】
例えば、このマークパターンAは、図１３に示す平面図において、長辺が14μmであり、短辺が２μmである長方形の導電層が、マークパターンＢの四方を囲むように配置された構成をしている。一方、マークパターンＢは、例えば、図１３に示すように、平面図において、一辺が１０μmの正方形である。ここで、マークパターンAとマークパターンBは、同一層に形成されている。
【００９９】
また、マークパターンＡは、アウターボックスパターンの信号検出線A'に対して、非対称に配置されており、一方、マークパターンBは、インナーボックスパターンの信号検出線B'に対して、完全に重なるように配置されている。ここで、アウターボックスパターンA'は、一辺が２０μｍの正方形をしており、インナーボックスパターンB'は、一辺が１０μｍの正方形をしている。ただし、信号検出線のパターンは、マークパターンからの信号を検出できる形状であれば、これらのボックス形状に限られない。
【０１００】
このような構成のマークパターンAおよびマークパターンBを搭載した半導体装置において、重ね合わせ測定装置を用いたシフト量Ｓの測定方法について以下に説明する。
【０１０１】
マークパターンＡは、アウターボックスパターンの信号検出線A'に対して、非対称に配置されているため、アウターボックスパターンA'で検出したマークパターンＡの信号線は、同方向のテーパーのために信号は打ち消し合わずに左側のテーパーによるシフト量Sを信号として検出する。
【０１０２】
一方、マークパターンＢは、インナーボックスパターンＢ'に対称に配置されているため、インナーボックスパターンで検出したマークパターンＢの信号線は、左右対称にテーパーが付き、シフト量の信号が打ち消し合う。つまり、図７（ｂ）に示すように、マークパターンＢからの信号Ｓ１とＳ２は打ち消し合い、マークパターンＡからの信号Ｓ３とＳ４がシフト量Ｓとなる。
【０１０３】
上述したように、半導体装置にシフト量評価用のマークパターンを搭載することにより、重ね合わせ測定装置を用いて、半導体装置の面内の多数のシフト量Sを短時間で測定することが可能となる。従って、半導体装置を外に出すことなく、インラインで本体素子のリセス量を管理することができる。ここで、本体素子のリセス量は、式（３）により、シフト量Ｓから求められる。
【０１０４】
（第２の場合）
続いて、上述した第１の半導体装置と異なる形状をしたシフト量評価用のマークパターンを備えた本実施形態における第２の半導体装置およびそれを用いた段差評価方法について、図１４を参照しながら説明する。図１４は、本実施形態の第２の半導体装置におけるマークパターンの平面図である。図１３と同一構成要素は同符号を付して説明を省略する。また、上述第１の場合と同一部分については説明を省略する。
【０１０５】
図１４に示すように、本実施形態の第２の場合のシフト量評価用マークパターンは、同一層に形成されたマークパターンAとマークパターンBとから構成される。マークパターンＡは、図１４の平面図において、Ｌ字形状をしており、幅が約６μｍで、一辺が２６μｍであり、アウターボックスパターンＡ'の外側に形成されている。一方、マークパターンＢは、インナーボックスパターンＢ'を囲み、外郭が正方形状をしている。つまり、マークパターンＢは一辺が１０μｍの正方形状の開口を有している。
【０１０６】
マークパターンＡは、アウターボックスパターンＡ'の信号検出線に対して非対称に配置する。一方、マークパターンＢは、インナーボックスパターンＢ'の信号検出線に対して、同方向のテーパーが生まれるようにマークパターンBに開口部を設け、且つアウターボックスパターンＡ'に対して、疎密によってエッチングのテーパー角に差が発生するように配置する。図１４に示すように、マークパターンＢは、例えば外周から２．５μｍ内側に開口部が形成され、アウターボックスパターンＡ'に対してマークパターンが疎密となるようにしている。なお、アウターボックスパターンＡ'に対して疎密の影響を与える程度の寸法であれば２．５μｍでなくてもよい。
【０１０７】
このような構成のマークパターンAおよびマークパターンBを搭載した半導体装置において、重ね合わせ測定装置を用いると、マークパターンＡは、アウターボックスパターンの信号検出線A'に対して、非対称に配置されているため、アウターボックスパターンＡ'で検出したマークパターンＡの信号線は、同方向のテーパーのために信号は打ち消し合わずに左側のテーパーによるシフト量Sを信号として検出する。
【０１０８】
一方、マークパターンＢの開口部は、インナーボックスパターンＢ'に対称に配置されているため、インナーボックスパターンで検出したマークパターンＢの開口部での信号線は、左右対称にテーパーが付き、シフト量の信号が打ち消し合う。
【０１０９】
従って、アウターボックスパターンＡ'で検出したマークパターンＡのシフト量Sにより、 式（３）を用いて、本体素子のリセス量を求めることができる。
【０１１０】
（第３の場合）
続いて、上述した第１の場合と異なり、マークパターンＡをアウターボックスパターンに対して対称に配置した第３の半導体装置について、図１５を参照しながら説明する。図１５は、本実施形態の第3の半導体装置におけるマークパターンの平面図である。図１３と同一構成要素は同符号を付して説明を省略する。また、第１の場合と同一部分については説明を省略する。
【０１１１】
図１５に示すように、本実施形態の第３の場合のシフト量評価用マークパターンは、同一層に形成されたマークパターンAとマークパターンBとから構成される。
【０１１２】
このマークパターンAは、図１５に示す平面図において、例えば、長辺が14μmであり、短辺が２μmである長方形の導電層が、マークパターンＢの四方を囲むように配置された構成をしている。一方、マークパターンＢは、図１５に示す平面図において、例えば一辺が１０μmの正方形である。
【０１１３】
また、マークパターンＡは、アウターボックスパターンの信号検出線A'のＸ軸とＹ軸に対してそれぞれ独立に、軸対称に配置している。つまり、図１５に示すように、アウターボックスパターンＡ'においてＸ軸に対称にＡ１とＡ２を配置し、アウターボックスパターンＡ'においてＹ軸に対称にＡ３とＡ４とを配置している。また、マークパターンＡ１およびＡ２は、アウターボックスパターンＡ'の外側に、マークパターンＡ３およびＡ４は、アウターボックスパターンＡ'を跨ぐように配置されている、一方、マークパターンBは、インナーボックスパターンの信号検出線B'に対して、完全に重なるように対称に配置されている。
【０１１４】
このような構成のマークパターンAおよびマークパターンBを搭載した半導体装置において、重ね合わせ測定装置を用いると、マークパターンＢは、インナーボックスパターンＢ'に対称に配置されているため、インナーボックスパターンで検出したマークパターンＢの信号線は、左右対称にテーパーが付き、シフト量の信号が打ち消し合う。一方、マークパターンＡは、アウターボックスパターンの信号検出線A'に対して、軸対称に配置されているため、アウターボックスパターンＡ'のX方向の信号検出線の幅は、マークパターンＡ１、Ａ２のテーパー分だけ小さくなり２０μｍ−２Ｓとなる。同様に、Y方向の信号検出線の幅は２０μｍとなる。従って、この両者の差からシフト量Sを検出することができる。
【０１１５】
上述第3の場合に示したような形状のマークパターンを半導体装置に搭載したことにより、第１および第２の場合と比較して、シフト量Sが2倍の測定量になるので、重ね合わせ装置の設備の有する誤差がシフト量へ与える影響が少なくなり、測定精度が向上する。従って、式（３）を用いることにより、より正確な本体素子のリセス量を得ることができる。
【０１１６】
（第４の場合）
続いて、上述した第３の場合と異なり、マークパターンＡ３およびＡ４をアウターパターンＡ'の内側に配置した第４の半導体装置について、図１６を参照しながら説明する。図１６は、本実施形態の第４の半導体装置におけるマークパターンの平面図である。図１３と同一構成要素は同符号を付して説明を省略する。また、第３の場合と同一部分については説明を省略する。
【０１１７】
図１６に示すように、本実施形態の第４の場合のシフト量評価用マークパターンは、同一層に形成されたマークパターンAとマークパターンBとから構成される。
【０１１８】
このマークパターンAは、図１６に示す平面図において、アウターボックスパターンＡ'のＸ軸およびＹ軸に対してそれぞれ独立に軸対称に配置している。つまり、マークパターンＡ１およびＡ２がアウターボックスパターンＡ'の外側に、マークパターンＡ３およびＡ４がアウターボックスパターンＡ'の内側に配置している。一方、マークパターンＢは、図１６に示す平面図において、インナーボックスパターンの信号検出線B'に対して、完全に重なるように対称に配置されている。
【０１１９】
このような構成のマークパターンAおよびマークパターンBを搭載した半導体装置において、重ね合わせ測定装置を用いると、マークパターンＢは、インナーボックスパターンＢ'に対称に配置されているため、インナーボックスパターンで検出したマークパターンＢの信号線は、左右対称にテーパーが付き、シフト量の信号が打ち消し合う。一方、マークパターンＡは、アウターボックスパターンの信号検出線A'に対して、軸対称に配置されているため、アウターボックスパターンＡ'のX方向の信号検出線の幅は２０μｍ−２Ｓとなり、Y方向の信号検出線の幅は２０μｍ＋２Ｓとなる。従って、この両者の差からシフト量Sを検出することができる。
【０１２０】
上述第４の場合に示したような形状のマークパターンを半導体装置に搭載したことにより、第１および第２の場合と比較して、シフト量Sが4倍の測定量となるので、重ね合わせ装置の設備の有する誤差がシフト量へ与える影響が少なくなり、測定精度が向上する。従って、式（３）により、より正確なリセス量を得ることができる。
【０１２１】
なお、第５の実施形態の各半導体装置において、マークパターンＡ、Ｂは上記形状に限定されるものではない。重ね合わせ装置によって、本体素子のリセス量を測定するために最良の形状であればどんな形状でも、同様の効果を奏することができる。
【０１２２】
以上のように、本発明によれば、測長ＳＥＭあるいは重ね合わせ測定装置を用いて、埋め込まれた電極の寸法を測定することにより、一定の関係式から、インラインでリセス量を測定することができる。従って、測定したリセス量に基づいて、電極の上に容量絶縁膜を形成する次の工程を制御し、リセス量に見合った条件により成膜することができるため、品質のよい半導体装置を提供することができる。また、本発明において、電極の寸法を測定するために、本体素子（電極）とは異なる、リセス量測定専用のマークを搭載したため、電極の形状の多面的な情報を効率よく収集することができる。
【０１２３】
なお、上記各実施形態において、絶縁膜中に埋め込まれた電極のリセス量測定について説明したが、本発明の段差測定装置は電極に限らず、他の構成からなる段差も同様に測定することもできる。
【産業上の利用可能性】
【０１２４】
本発明に係る段差評価方法および半導体装置は、絶縁膜中に埋め込まれた電極等の段差量を測定するのに有用である。
【図面の簡単な説明】
【０１２５】
【図１】本発明の第１の実施形態における段差評価方法の要部断面図
【図２】本発明における半導体装置の製造方法の工程断面図
【図３】本発明の第１の実施形態におけるＸｚ、Ｘｔｏｐの測定方法の概略図
【図４】本発明の第２の実施形態における段差評価方法の要部断面図
【図５】本発明の第２の実施形態におけるＸｂｔｍの測定方法の概略図
【図６】本発明の第３の実施形態における段差評価方法の要部断面図
【図７】本発明の第３の実施形態におけるシフト量Ｓの測定方法の概略図であり、（ａ）マークパターンの平面図、（ｂ）マークパターンの断面図、（ｃ）シフト量の累積度数分布図
【図８】本発明の第４の実施形態におけるマークＣのリセス量と本体素子のリセス量との関係図
【図９】本発明の第４の実施形態におけるマークＤのリセス量と本体素子のリセス量との関係図
【図１０】本発明の第４の実施形態におけるマークＥのリセス量と本体素子のリセス量との関係図
【図１１】本発明の第４の実施形態におけるマークＦのリセス量と本体素子のリセス量との関係図
【図１２】本発明の第４の実施形態におけるマークＧ、Ｈのリセス量と本体素子のリセス量との関係図
【図１３】本発明の第５の実施形態における第１の半導体装置の要部平面図
【図１４】本発明の第５の実施形態における第２の半導体装置の要部平面図
【図１５】本発明の第５の実施形態における第３の半導体装置の要部平面図
【図１６】本発明の第５の実施形態における第４の半導体装置の要部平面図
【符号の説明】
【０１２６】
１  半導体基板
２  電極（導電層）
２Ａ  導電膜
３  埋め込み絶縁膜
４  レジストパターン
Ｘｚ  絶縁膜３の上面と同じ高さにおける電極２の幅
Ｘｔｏｐ  電極２の上面の寸法幅
Ｘｂｔｍ  電極２の底面の幅
Ｚ  リセス量
θ  テーパー角
Ｓ  シフト量
λ  測長SEM波形
Ａ  マークパターン
Ａ'  アウターボックスパターン
Ｂ  マークパターン
Ｂ'  インナーボックスパターン
Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ  マーク
【図１】
2005274389.tif 000003
【図４】
2005274389.tif 000004
【図６】
2005274389.tif 000005
【図８】
2005274389.tif 000006
【図９】
2005274389.tif 000007
【図１０】
2005274389.tif 000008
【図２】
2005274389.tif 000009
【図３】
2005274389.tif 000010
【図５】
2005274389.tif 000011
【図７】
2005274389.tif 000012
【図１１】
2005274389.tif 000013
【図１２】
2005274389.tif 000014
【図１３】
2005274389.tif 000015
【図１４】
2005274389.tif 000016
【図１５】
2005274389.tif 000017
【図１６】
2005274389.tif 000018
【手続補正書】
【提出日】平成17年1月28日(2005.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
基板上に形成されたテーパー形状の導電層の側面と前記基板とのなす角度θにより、前記導電層の上面と、前記導電層の間に形成された絶縁膜の上面との段差Ｚを評価する形状評価方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記段差Ｚを評価する工程（ｃ）は、
測長ＳＥＭによって、前記絶縁膜の上面と同じ高さにおける前記導電層の幅ＸZを測定する工程を含むことを特徴とする請求項５記載の形状評価方法。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
前記段差Ｚを評価する工程（ｃ）は、
重ね合わせ測定装置によって、前記導電層の上面の端部から前記絶縁膜の上面と同じ高さにおける前記導電層の端部までの水平方向のシフト量Ｓを測定する工程を含むことを特徴とする請求項５記載の形状評価方法。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
基板上に形成された導電層と、
前記導電層の間に形成された絶縁膜とを備え、
一部の前記導電層は、前記導電層の上面と前記絶縁膜の上面との段差を評価するためのマークであることを特徴とする半導体装置。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
前記マークの大きさ、前記マーク間の距離、及び前記マークの個数のうち少なくとも１つが異なる２種類以上の前記マークを備えていることを特徴とする請求項１１記載の半導体装置。
【手続補正６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１６
【補正方法】変更
【補正の内容】
【請求項１６】
前記コンタクトの大きさ、前記コンタクトの数、及び前記コンタクトの密度のうち少なくとも1つが異なる２種類以上の前記マークを備えていることを特徴とする請求項１５記載の半導体装置。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記課題を解決するために本発明は、基板上に形成されたテーパー形状の導電層の側面と基板とのなす角度θにより、導電層の上面と、導電層の間に形成された絶縁膜の上面との段差Ｚを評価することを特徴とする。このように、導電層の形成条件によって一定である導電層の側面と基板とのなす角すなわちテーパー角度θを用いて、基板に平行な面ではなく、基板に垂直な方向に導電層の上面と絶縁膜の上面とのリセス量を算出することにより、導電層である本体素子（電極）の形状を評価することができる。従って、インラインにて、リセス量を評価できるため、本体素子の平坦度を評価することができ、次の工程での成膜の品質を保証することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また上述の本発明の段差を評価する工程（ｃ）は、重ね合わせ測定装置によって、導電層の上面の端部から絶縁膜の上面と同じ高さにおける導電層の端部までの水平方向のシフト量Ｓを測定することを特徴とする。これにより、インラインにおいて、シフト量を測定することができ、式Ｚ＝Ｓｔａｎθにより、リセス量を管理できる。また、重ね合わせ測定装置を用いるため、面内の多数の箇所の測定を短時間ですることが可能であり、より有効に導電層のリセス量を管理することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
まず、本実施形態における段差評価方法は、図６に示すように、電極２のテーパー角θと、電極２の上面の端部から埋め込み絶縁膜３と同じ高さにおける電極２の端部までの水平方向のシフト量Ｓとにより、リセス量Ｚを求めるものである。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
本実施形態の半導体装置は、図７（ａ）に示すように、電極２（図示せず）と、重ね合わせ測定装置によりシフト量Ｓを測定するために、例えば導電層からなるマークパターンＡおよびマークパターンＢとを備えている。ここで、マークパターンは、電極と同一材料からなり、電極の形成と同時に電極と同一層に形成されるため、電極と同様にマークパターンの断面形状はテーパー角θを有している。また、図７（ａ）に示すように、マークパターンＡは、マークパターンＢの周囲を囲み、アウターボックスパターンＡ'に対して非対称に配置されており、マークパターンＢは、インナーボックスパターンＢ'に対して対称に配置されている。ここで、アウターボックスパターンＡ'およびインナーボックスパターンＢ'とは、重ね合わせ測定装置の信号検出線のことである。言い換えれば、アウターボックスパターンＡ'およびインナーボックスパターンＢ'は、どの領域を信号検出線とするかを決めるパターンのことである。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
このような構成において、まずＣＭＰ法により電極２の上面を露出した後、図７（ａ）に示すように、マークパターンＡを用いて、マークパターンＡ上からの信号をアウターボックスパターンの信号検出線Ａ'により検出する。一方、マークパターンＢを用いて、マークパターンＢ上からの信号をインナーボックスパターンの信号検出線Ｂ'により検出する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
基本的に、マークパターンＡとマークパターンＢとを同じ層に形成すると、アウターボックスパターンＡ'とインナーボックスパターンＢ'とのシフト量はゼロとなる。しかし、本実施形態は、図７（ａ）に示すように、マークパターンＢは、インナーボックスパターンＢ'の信号検出線に対して対称に配置し、マークパターンＡは、アウターボックスパターンＡ'の信号検出線に対して、非対称に配置している。そのため、マークパターンＢからの信号検出線は、インナーボックスパターンＢ'に対して左右対称にテーパーがつくため、図７（ｂ）に示すように、テーパーによるズレ量Ｓ１とＳ２の信号が打ち消し合う。一方、マークパターンＡからの信号検出線は、アウターボックスパターンＡ'に対して同じ方向にテーパーがつくため、図７（ｂ）に示すように、テーパーによるズレ量Ｓ３とＳ４との信号は打ち消し合わない。従って、例えば図７（ｂ）に示す左側に形成されたテーパーによるズレ量（（Ｓ３＋Ｓ4）／２）をシフト量Ｓの信号として検出することができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
以上のように、重ね合わせ測定装置を用いて、埋め込み絶縁膜３と同じ高さにあるマークパターンの幅とマークパターンの上面の幅とのシフト量Ｓを測定することができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
Ｚ＝Ｓ tanθ  ・・・（３）
ここで、式（３）において、例えば、Ｓ=40［nm］、θ=60°とすると、リセス量Ｚは69nmとなる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
なお、本実施形態において、マークパターンＢを例えば電極２とし、この電極２の周囲を囲むように電極と同一層にマークパターンＡを形成してもよい。この場合、マークパターンＡは、電極と同様に導電層からなり、電極形成と同時に形成される。このように電極２をマークパターンＢとすることにより、例えば、電極付近の空きスペースや半導体装置のコーナー部などにマークパターンＡのみを設ければよいため、面積を増加させることがない。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
このようにマークＣを搭載した半導体装置によると、特に、エッチングによって本体素子の電極２の上面がダルな形状（言い換えれば、測長SEMの波形においてＸｔｏｐのエッジが肩落ちしている形状）となり、電極２の上面がぎりぎり露出した場合に、その電極２の寸法測定が困難なとき、電極２のリセス量Ｚよりも大きいリセス量Ｚ'をもつマークＣを電極２の代用とすることで本体素子のリセス量Ｚを見積もることができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
本実施形態の第５の半導体装置は、図１２の図中に示すように、本体素子と同じ寸法の導電層からなりマークＧとマークＨとを、本体素子より配置密度が高く、かつ本体素子より小さい規模で搭載しており、マークＨは導電層の真下にコンタクト層を有している。ここで、配置密度が高いとは、導電層間の距離が本体素子の電極間の距離より小さいということである。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
このような構成において、マークＧの配置密度が高いため被エッチング領域が小さくなる、つまりスペースが小さくなることにより、隣接するマーク上の絶縁膜が一体となって段差緩和特性が悪くなるため、一般的にマークＧを構成する導電層のテーパー角は小さくなる。従って、本体素子よりマークＧの露出は遅くなる。一方、マークＨも配置密度が高い上に、導電層の下にコンタクト層を有していることから、エロージョンによる効果が加わり、マークＧよりも露出が遅くなる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
図１２は、本体素子のリセス量とマークＧ及びマークＨのリセス量との関係を示す図である。図１２に示すように、マークＧが露出してきた時、つまりマークＧのリセス量Ｚ'Gが０の時、本体素子のリセス量Ｚは25nmとなる。一方、マークＨが露出してきた時、つまりマークＨのリセス量Ｚ'Hが０の時、本体素子のリセス量Ｚは75nmとなる。従って、図１２に示すように、マークＧが露出し、かつマークＨが露出していない場合、本体素子のリセス量Ｚは50±25［nm］という範囲αの中にあることが分かる。つまり、このように導電層の露出する程度が異なるマークを少なくとも２種類以上搭載した半導体装置によると、例えばマークＧが露出し、かつマークＨが露出していない時、本体素子のリセス量Ｚが50±25［nm］の範囲内であることを保証することができる。ここで、本体素子のリセス量Ｚの範囲αは、異なる種類のマークを組み合わせることによって調整することができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
図１３に示すように、本実施形態の第１の場合のシフト量評価用マークパターンは、導電層からなり、マークパターンＢの周囲にマークパターンＡが配置されている。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
例えば、このマークパターンＡは、図１３に示す平面図において、長辺が14μmであり、短辺が２μmである長方形の導電層が、マークパターンＢの四方を囲むように配置された構成をしている。一方、マークパターンＢは、例えば、図１３に示すように、平面図において、一辺が１０μmの正方形である。ここで、マークパターンＡとマークパターンＢは、同一層に形成されている。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
また、マークパターンＡは、アウターボックスパターンの信号検出線Ａ'に対して、非対称に配置されており、一方、マークパターンＢは、インナーボックスパターンの信号検出線Ｂ'に対して、完全に重なるように配置されている。ここで、アウターボックスパターンＡ'は、一辺が２０μｍの正方形をしており、インナーボックスパターンＢ'は、一辺が１０μｍの正方形をしている。ただし、信号検出線のパターンは、マークパターンからの信号を検出できる形状であれば、これらのボックス形状に限られない。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
このような構成のマークパターンＡおよびマークパターンＢを搭載した半導体装置において、重ね合わせ測定装置を用いたシフト量Ｓの測定方法について以下に説明する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
マークパターンＡは、アウターボックスパターンの信号検出線Ａ'に対して、非対称に配置されているため、アウターボックスパターンＡ'で検出したマークパターンＡの信号線は、同方向のテーパーのために信号は打ち消し合わずに左側のテーパーによるシフト量Ｓを信号として検出する。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
図１４に示すように、本実施形態の第２の場合のシフト量評価用マークパターンは、同一層に形成されたマークパターンＡとマークパターンＢとから構成される。マークパターンＡは、図１４の平面図において、Ｌ字形状をしており、幅が約６μｍで、一辺が２６μｍであり、アウターボックスパターンＡ'の外側に形成されている。一方、マークパターンＢは、インナーボックスパターンＢ'を囲み、外郭が正方形状をしている。つまり、マークパターンＢは一辺が１０μｍの正方形状の開口を有している。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
マークパターンＡは、アウターボックスパターンＡ'の信号検出線に対して非対称に配置する。一方、マークパターンＢは、インナーボックスパターンＢ'の信号検出線に対して、同方向のテーパーが生まれるようにマークパターンＢに開口部を設け、且つアウターボックスパターンＡ'に対して、疎密によってエッチングのテーパー角に差が発生するように配置する。図１４に示すように、マークパターンＢは、例えば外周から２．５μｍ内側に開口部が形成され、アウターボックスパターンＡ'に対してマークパターンが疎密となるようにしている。なお、アウターボックスパターンＡ'に対して疎密の影響を与える程度の寸法であれば２．５μｍでなくてもよい。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正の内容】
【０１０７】
このような構成のマークパターンＡおよびマークパターンＢを搭載した半導体装置において、重ね合わせ測定装置を用いると、マークパターンＡは、アウターボックスパターンの信号検出線Ａ'に対して、非対称に配置されているため、アウターボックスパターンＡ'で検出したマークパターンＡの信号線は、同方向のテーパーのために信号は打ち消し合わずに左側のテーパーによるシフト量Ｓを信号として検出する。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
従って、アウターボックスパターンＡ'で検出したマークパターンＡのシフト量Ｓにより、 式（３）を用いて、本体素子のリセス量を求めることができる。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
図１５に示すように、本実施形態の第３の場合のシフト量評価用マークパターンは、同一層に形成されたマークパターンＡとマークパターンＢとから構成される。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
このマークパターンＡは、図１５に示す平面図において、例えば、長辺が14μmであり、短辺が２μmである長方形の導電層が、マークパターンＢの四方を囲むように配置された構成をしている。一方、マークパターンＢは、図１５に示す平面図において、例えば一辺が１０μmの正方形である。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
また、マークパターンＡは、アウターボックスパターンの信号検出線Ａ'のＸ軸とＹ軸に対してそれぞれ独立に、軸対称に配置している。つまり、図１５に示すように、アウターボックスパターンＡ'においてＸ軸に対称にＡ１とＡ２を配置し、アウターボックスパターンＡ'においてＹ軸に対称にＡ３とＡ４とを配置している。また、マークパターンＡ１およびＡ２は、アウターボックスパターンＡ'の外側に、マークパターンＡ３およびＡ４は、アウターボックスパターンＡ'を跨ぐように配置されている、一方、マークパターンＢは、インナーボックスパターンの信号検出線Ｂ'に対して、完全に重なるように対称に配置されている。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正の内容】
【０１１４】
このような構成のマークパターンＡおよびマークパターンＢを搭載した半導体装置において、重ね合わせ測定装置を用いると、マークパターンＢは、インナーボックスパターンＢ'に対称に配置されているため、インナーボックスパターンで検出したマークパターンＢの信号線は、左右対称にテーパーが付き、シフト量の信号が打ち消し合う。一方、マークパターンＡは、アウターボックスパターンの信号検出線Ａ'に対して、軸対称に配置されているため、アウターボックスパターンＡ'のX方向の信号検出線の幅は、マークパターンＡ１、Ａ２のテーパー分だけ小さくなり２０μｍ−２Ｓとなる。同様に、Y方向の信号検出線の幅は２０μｍとなる。従って、この両者の差からシフト量Ｓを検出することができる。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正の内容】
【０１１５】
上述第3の場合に示したような形状のマークパターンを半導体装置に搭載したことにより、第１および第２の場合と比較して、シフト量Ｓが2倍の測定量になるので、重ね合わせ装置の設備の有する誤差がシフト量へ与える影響が少なくなり、測定精度が向上する。従って、式（３）を用いることにより、より正確な本体素子のリセス量を得ることができる。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
図１６に示すように、本実施形態の第４の場合のシフト量評価用マークパターンは、同一層に形成されたマークパターンＡとマークパターンＢとから構成される。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
このマークパターンＡは、図１６に示す平面図において、アウターボックスパターンＡ'のＸ軸およびＹ軸に対してそれぞれ独立に軸対称に配置している。つまり、マークパターンＡ１およびＡ２がアウターボックスパターンＡ'の外側に、マークパターンＡ３およびＡ４がアウターボックスパターンＡ'の内側に配置している。一方、マークパターンＢは、図１６に示す平面図において、インナーボックスパターンの信号検出線Ｂ'に対して、完全に重なるように対称に配置されている。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
このような構成のマークパターンＡおよびマークパターンＢを搭載した半導体装置において、重ね合わせ測定装置を用いると、マークパターンＢは、インナーボックスパターンＢ'に対称に配置されているため、インナーボックスパターンで検出したマークパターンＢの信号線は、左右対称にテーパーが付き、シフト量の信号が打ち消し合う。一方、マークパターンＡは、アウターボックスパターンの信号検出線Ａ'に対して、軸対称に配置されているため、アウターボックスパターンＡ'のX方向の信号検出線の幅は２０μｍ−２Ｓとなり、Y方向の信号検出線の幅は２０μｍ＋２Ｓとなる。従って、この両者の差からシフト量Ｓを検出することができる。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
上述第４の場合に示したような形状のマークパターンを半導体装置に搭載したことにより、第１および第２の場合と比較して、シフト量Ｓが4倍の測定量となるので、重ね合わせ装置の設備の有する誤差がシフト量へ与える影響が少なくなり、測定精度が向上する。従って、式（３）により、より正確なリセス量を得ることができる。