(57)【要約】【課題】  完全差動構成で遅延時間を任意に設定することができる遅延回路を実現する。【解決手段】  コレクタが第１の抵抗及び第１の出力信号に接続され、ベースに第１の入力信号が入力される第１のトランジスタと、コレクタが第２の抵抗及び第２の出力信号に接続され、ベースに第２の入力信号が入力される第２のトランジスタと、前記第１のトランジスタのエミッタと前記第２のトランジスタのエミッタとの接続点に接続される定電流源と、電源端子が前記第２のトランジスタのコレクタと前記第２の抵抗との接続点に接続され、入力端子に前記第１の入力信号が入力される第１のエミッタフォロア部と、電源端子が前記第１のトランジスタのコレクタと前記第１の抵抗との接続点に接続され、入力端子に前記第２の入力信号が入力される第２のエミッタフォロア部と、両端が前記第１のエミッタフォロア部の出力端子と前記第２のエミッタフォロア部の出力端子とに接続されたコンデンサとを備えたことを特徴とする遅延回路。【選択図】                    図１
2005102030.tif 000002
【特許請求の範囲】
【請求項１】
コレクタが第１の抵抗及び第１の出力信号に接続され、ベースに第１の入力信号が入力される第１のトランジスタと、
コレクタが第２の抵抗及び第２の出力信号に接続され、ベースに第２の入力信号が入力される第２のトランジスタと、
前記第１のトランジスタのエミッタと前記第２のトランジスタのエミッタとの接続点に接続される定電流源と、
電源端子が前記第２のトランジスタのコレクタと前記第２の抵抗との接続点に接続され、入力端子に前記第１の入力信号が入力される第１のエミッタフォロア部と、
電源端子が前記第１のトランジスタのコレクタと前記第１の抵抗との接続点に接続され、入力端子に前記第２の入力信号が入力される第２のエミッタフォロア部と、
両端が前記第１のエミッタフォロア部の出力端子と前記第２のエミッタフォロア部の出力端子とに接続されたコンデンサと
を備えたことを特徴とする遅延回路。
【請求項２】
前記第１のエミッタフォロア部または前記第２のエミッタフォロア部は、
コレクタが前記電源端子に接続され、ベースが前記入力端子に接続されたトランジスタと、
このトランジスタのエミッタと前記出力端子との接続点に接続された定電流源と
から形成されることを特徴とする請求項１記載の遅延回路。
【請求項３】
前記第１の入力信号と前記第２の入力信号との差の振幅を遅延時間に基づく所定の値とすることを特徴とする請求項１若しくは請求項２記載の遅延回路。
【請求項４】
前記第１のエミッタフォロア部内における定電流源の出力電流値または前記第２のエミッタフォロア部内における定電流源の出力電流値を遅延時間に基づく所定の値とすることを特徴とする請求項２若しくは請求項３記載の遅延回路。
【請求項５】
コレクタが第１の抵抗及び第１の出力信号に接続され、ベースに第１の入力信号が入力される第１のトランジスタと、
コレクタが第２の抵抗及び第２の出力信号に接続され、ベースに第２の入力信号が入力される第２のトランジスタと、
前記第１のトランジスタのエミッタと前記第２のトランジスタのエミッタとの接続点に接続される定電流源と、
電源端子が前記第２のトランジスタのコレクタと前記第２の抵抗との接続点に接続される第１のエミッタフォロア部と、
電源端子が前記第１のトランジスタのコレクタと前記第１の抵抗との接続点に接続される第２のエミッタフォロア部と、
両端が前記第１のエミッタフォロア部の出力端子と前記第２のエミッタフォロア部の出力端子とに接続されたコンデンサと、
出力電圧が前記第１のエミッタフォロア部の入力端子および前記第２のエミッタフォロア部の入力端子に出力される振幅可変部と
を備えたことを特徴とする遅延回路。
【請求項６】
前記第１のエミッタフォロア部または前記第２のエミッタフォロア部は、
コレクタが前記電源端子に接続され、ベースが前記入力端子に接続されたトランジスタと、
このトランジスタのエミッタと前記出力端子との接続点に接続された定電流源と
から形成されることを特徴とする請求項５記載の遅延回路。
【請求項７】
前記振幅可変部は、
コレクタが第３の抵抗に接続され、ベースに前記第１の入力信号が入力される第３のトランジスタと、
コレクタが第４の抵抗に接続され、ベースに前記第２の入力信号が入力される第４のトランジスタと、
前記第３のトランジスタのエミッタと前記第４のトランジスタのエミッタとの接続点に接続され、遅延時間に基づく所定の出力電流値を有する可変電流源と、
入力端子が前記第４のトランジスタのコレクタと前記第４の抵抗との接続点に接続され、出力端子が前記第１のエミッタフォロア部の入力端子に接続される第３のエミッタフォロア部と、
入力端子が前記第３のトランジスタのコレクタと前記第３の抵抗との接続点に接続され、出力端子が前記第２のエミッタフォロア部の入力端子に接続される第４のエミッタフォロア部と
を備えることを特徴とする請求項５若しくは請求項６記載の遅延回路。
【請求項８】
前記第３のエミッタフォロア部または前記第４のエミッタフォロア部は、
コレクタが前記電源端子に接続され、ベースが前記入力端子に接続されたトランジスタと、
このトランジスタのエミッタと前記出力端子との接続点に接続された定電流源と
から形成されることを特徴とする請求項７記載の遅延回路。
【請求項９】
前記振幅可変部は、可変抵抗器であることを特徴とする請求項５若しくは請求項６記載の遅延回路。
【請求項１０】
前記振幅可変部は、その利得を変化させることができる可変ゲインアンプであることを特徴とする請求項５若しくは請求項６記載の遅延回路。
【請求項１１】
前記振幅可変部は、デジタルアナログ変換器であることを特徴とする請求項５若しくは請求項６記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号を所定の時間遅延させる回路に関し、特にＥＣＬ（Emitter Coupled Logic）回路に用いて好適な遅延回路に関する。
【背景技術】
【０００２】
パルス信号を遅延させる遅延回路に関連する先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特開平４−２２７３１３号公報
【特許文献２】特開平７−１０６９３０号公報
【０００４】
図５はＥＣＬ回路で用いられる差動回路の構成図である。図５において、電源端子ＰＳ３１はグランドに接続され、電源端子ＰＳ３２は電源ＶＥに接続される。電源端子ＰＳ３１とＰＳ３２との間には、抵抗Ｒ３１，Ｒ３２，トランジスタＱ３１，Ｑ３２および定電流源ＩＳ３で構成される差動回路が接続される。出力ＯＵＴＰ３は抵抗Ｒ３２とトランジスタＱ３２のコレクタの接続点から、出力ＯＵＴＮ３は抵抗Ｒ３１とトランジスタＱ３１のコレクタの接続点から取られる。
【０００５】
このＥＣＬ回路は、入力端子ＩＮＰ３、ＩＮＮ３に印加される電圧ＶＩＮＰ３、ＶＩＮＮ３よってトランジスタＱ３１、Ｑ３２のオン、オフを制御し、定電流源ＩＳ３の出力電流を抵抗Ｒ３１，Ｒ３２のいずれかに切り換えて流すようにすることにより、出力端子ＯＵＴＰ３、ＯＵＴＮ３の電圧ＶＯＵＴＰ３、ＶＯＵＴＮ３を変化させる。
【０００６】
図６に、図５のＥＣＬ回路のタイミングチャートを示す。なお、（Ａ）の入力ＶＩＮ３および（Ｆ）の出力ＶＯＵＴ３はそれぞれ入力、出力の差動値であり、下記（１）、（２）で示される。
ＶＩＮ３＝ＶＩＮＰ３−ＶＩＮＮ３  ・・・・・・  （１）
ＶＯＵＴ３＝ＶＯＵＴＰ３―ＶＯＵＴＮ３  ・・・  （２）
【０００７】
時刻ｔ１以前ではＶＩＮＮ３＞ＶＩＮＰ３であり、Ｑ３２がオン、Ｑ３１がオフになり、（Ｃ）に示すように定電流源ＩＳ３の出力電流は抵抗Ｒ３２、トランジスタＱ３２に流れる。そのため、ＶＯＵＴＮ３＞ＶＯＵＴＰ３になり、出力ＶＯＵＴ３は負の値になる。
【０００８】
時刻ｔ１で入力ＶＩＮ３が正の値になると、トランジスタＱ３１がオン、Ｑ３２がオフになり、（Ｂ）に示すように、定電流源ＩＳ３の出力電流は抵抗Ｒ３１、トランジスタＱ３１に流れる。そのため、出力ＶＯＵＴ３は正の値になる。このようにして、入力ＶＩＮ３が出力ＶＯＵＴ３に伝搬される。
【０００９】
しかしながら、（Ｆ）に示すように、入力ＶＩＮ３が変化しても出力ＶＯＵＴ３はすぐには変化せず、若干の遅延時間が存在する。図６では、この遅延時間をｔｐｄで表している。この遅延時間はトランジスタＱ３１，Ｑ３２の製造プロセスのばらつきや、抵抗Ｒ３１，Ｒ３２の抵抗値のばらつきによって変化する。
【００１０】
そのため、複数のＥＣＬ回路を組み合わせた回路では、個々のＥＣＬ回路の遅延時間ｔｐｄを合わせなければならないという課題があった。また、多チャンネルの入力をＥＣＬ回路で受信する場合には、遅延時間ｔｐｄがばらついているとチャンネル間のスキューを調整することができず、後段のロジック回路が誤動作してしまうという課題もあった。
【００１１】
特許文献１には、複数のデジタル信号間の時間合わせ等に用いられるデジタル可変遅延回路が記載されている。以下、図７に基づいて、この発明を簡単に説明する。
【００１２】
図７において、トランジスタＱｐ、Ｑｎは入力ＶＩＮＰ４、ＶＩＮＮ４によってそのオン、オフが制御される。トランジスタＱｐ、Ｑｎのエミッタのそれぞれには、電圧Ｖｃでその出力電流が制御される定電流源ＩＳ４１、ＩＳ４２が接続される。また、トランジスタＱｐ、Ｑｎのエミッタ間にはコンデンサＣ４が接続され、このコンデンサＣ４両端の電圧Ｖｎ４、Ｖｐ４は出力比較器ＯＰ４に入力される。
【００１３】
入力ＶＩＮＰ４、ＶＩＮＮ４が変化するとトランジスタＱｐ、Ｑｎのオン、オフ状態が変化し、コンデンサＣ４は定電流源ＩＳ４１またはＩＳ４２で充電される。そのため、その両端電圧Ｖｐ４、Ｖｎ４は、定電流源ＩＳ４１、ＩＳ４２の出力電流値によって決まる時定数で変化する。
【００１４】
このことにより、出力Ｖｏｐ４、Ｖｏｎ４は入力ＶＩＮＰ４、ＶＩＮＮ４に対して所定の時間だけ遅延させることができる。この遅延時間は、電圧Ｖｃによって定電流源ＩＳ４１、ＩＳ４２の出力電流値を変化させることによって、可変する事ができる。
【００１５】
特許文献２には、異なった構成のデータ遅延回路が記載されている。以下、図８に基づいてこのデータ遅延回路を簡単に説明する。
【００１６】
図８において、トランジスタＴＲ１とＴＲ２に入力信号ＤＡＴＡ１を印加し、これらトランジスタＴＲ１，ＴＲ２の各々に直列接続されたトランジスタＴＲ３とＴＲ４に前記ＤＡＴＡ１と同位相であり、かつ振幅が調整された信号ＤＡＴＡ２を印加する。
【００１７】
このような構成とすることにより、トランジスタＴＲ１とＴＲ２のコレクタ間に接続されたコンデンサＣ５両端に印加される電圧は、ＤＡＴＡ２の振幅に依存するようになる。コンデンサＣ５は定電流源ＩＳ５の出力電流によって充電されるので、ＤＡＴＡ２の振幅を変化させることにより、このデータ遅延回路の出力ＤＡＴＡ３の遅延時間を調整することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、図７および図８に記載された遅延回路には次のような課題があった。
【００１９】
図７に記載されたデジタル可変遅延回路は、電圧Ｖｃを変化させることによって遅延時間を簡単に可変することができる。しかしながら、出力Ｖｏｐ４、Ｖｏｎ４をコンデンサＣ４両端の電圧から得ているために、高精度かつ高入力インピーダンスの出力比較器ＯＰ４が必要になる。そのため、回路構成が複雑かつ高価になってしまうという課題があった。
【００２０】
図８に記載されたデータ遅延回路は、遅延時間をほぼゼロにすることができるという利点はある。しかしながら、入力信号ＤＡＴＡ１と同位相でかつその振幅を可変することができる信号ＤＡＴＡ２を作成しなければならず、やはり回路構成が複雑になってしまうという課題があった。
【００２１】
従って本発明が解決しようとする課題は、簡単な構成でかつ入力信号と出力信号間の遅延時間を簡単に可変することができる遅延回路を実現することにある。
【課題を解決するための手段】
【００２２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、コレクタが第１の抵抗及び第１の出力信号に接続され、ベースに第１の入力信号が入力される第１のトランジスタと、コレクタが第２の抵抗及び第２の出力信号に接続され、ベースに第２の入力信号が入力される第２のトランジスタと、前記第１のトランジスタのエミッタと前記第２のトランジスタのエミッタとの接続点に接続される定電流源と、電源端子が前記第２のトランジスタのコレクタと前記第２の抵抗との接続点に接続され、入力端子に前記第１の入力信号が入力される第１のエミッタフォロア部と、電源端子が前記第１のトランジスタのコレクタと前記第１の抵抗との接続点に接続され、入力端子に前記第２の入力信号が入力される第２のエミッタフォロア部と、両端が前記第１のエミッタフォロア部の出力端子と前記第２のエミッタフォロア部の出力端子とに接続されたコンデンサとを備えたことを特徴とし、簡単な構成で遅延時間を任意に設定することが可能になる。
【００２３】
請求項２記載の発明は、請求項１記載の発明において、前記第１のエミッタフォロア部または前記第２のエミッタフォロア部は、コレクタが前記電源端子に接続され、ベースが前記入力端子に接続されたトランジスタと、このトランジスタのエミッタと前記出力端子との接続点に接続された定電流源とから形成されることを特徴とし、エミッタフォロア部の構成を簡単にすることが可能になる。
【００２４】
請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、前記第１の入力信号と前記第２の入力信号との差の振幅を遅延時間に基づく所定の値とすることを特徴とし、簡単に遅延時間を可変することが可能になる。
【００２５】
請求項４記載の発明は、請求項２若しくは請求項３記載の発明において、前記第１のエミッタフォロア部内における定電流源の出力電流値または前記第２のエミッタフォロア部内における定電流源の出力電流値を遅延時間に基づく所定の値とすることを特徴とし、簡単に遅延時間を可変することが可能になる。
【００２６】
請求項５記載の発明は、コレクタが第１の抵抗及び第１の出力信号に接続され、ベースに第１の入力信号が入力される第１のトランジスタと、コレクタが第２の抵抗及び第２の出力信号に接続され、ベースに第２の入力信号が入力される第２のトランジスタと、前記第１のトランジスタのエミッタと前記第２のトランジスタのエミッタとの接続点に接続される定電流源と、電源端子が前記第２のトランジスタのコレクタと前記第２の抵抗との接続点に接続される第１のエミッタフォロア部と、電源端子が前記第１のトランジスタのコレクタと前記第１の抵抗との接続点に接続される第２のエミッタフォロア部と、両端が前記第１のエミッタフォロア部の出力端子と前記第２のエミッタフォロア部の出力端子とに接続されたコンデンサと、出力電圧が前記第１のエミッタフォロア部の入力端子および前記第２のエミッタフォロア部の入力端子に出力される振幅可変部とを備えたことを特徴とし、簡単な構成で遅延時間を任意に設定することが可能になる。
【００２７】
請求項６記載の発明は、請求項５記載の発明において、前記第１のエミッタフォロア部または前記第２のエミッタフォロア部は、コレクタが前記電源端子に接続され、ベースが前記入力端子に接続されたトランジスタと、このトランジスタのエミッタと前記出力端子との接続点に接続された定電流源とから形成されることを特徴とし、エミッタフォロア部の構成を簡単にすることが可能になる。
【００２８】
請求項７記載の発明は、請求項５若しくは請求項６記載の発明において、前記振幅可変部は、コレクタが第３の抵抗に接続され、ベースに前記第１の入力信号が入力される第３のトランジスタと、コレクタが第４の抵抗に接続され、ベースに前記第２の入力信号が入力される第４のトランジスタと、前記第３のトランジスタのエミッタと前記第４のトランジスタのエミッタとの接続点に接続され、遅延時間に基づく所定の出力電流値を有する可変電流源と、入力端子が前記第４のトランジスタのコレクタと前記第４の抵抗との接続点に接続され、出力端子が前記第１のエミッタフォロア部の入力端子に接続される第３のエミッタフォロア部と、入力端子が前記第３のトランジスタのコレクタと前記第３の抵抗との接続点に接続され、出力端子が前記第２のエミッタフォロア部の入力端子に接続される第４のエミッタフォロア部とを備えることを特徴とし、遅延時間を変化させるようにしたことにより、高速動作が可能になり、かつ簡単に遅延時間を可変することが可能になる。
【００２９】
請求項８記載の発明は、請求項７記載の発明において、前記第３のエミッタフォロア部または前記第４のエミッタフォロア部は、コレクタが前記電源端子に接続され、ベースが前記入力端子に接続されたトランジスタと、このトランジスタのエミッタと前記出力端子との接続点に接続された定電流源とから形成されることを特徴とし、エミッタフォロア部の構成を簡単にすることが可能になる。
【００３０】
請求項９記載の発明は、請求項５若しくは請求項６記載の発明において、前記振幅可変部は、可変抵抗器であることを特徴とし、構成を簡単にして、既存技術を用いることが可能になる。
【００３１】
請求項１０記載の発明は、請求項５若しくは請求項６記載の発明において、前記振幅可変部は、その利得を変化させることができる可変ゲインアンプであることを特徴とし、構成を簡単にして、既存技術を用いることが可能になる。
【００３２】
請求項１１記載の発明は、請求項６記載の発明において、前記振幅可変部は、デジタルアナログ変換器であることを特徴とし、構成を簡単にして、既存技術を用いることが可能になる。
【発明の効果】
【００３３】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，３および請求項４記載の発明によれば、差動回路における２つの出力の各々にエミッタフォロア部を接続し、このエミッタフォロア部に前記差動回路の入力信号を入力すると共に、その出力間にコンデンサを接続するようにした。
【００３４】
入力信号の振幅あるいはエミッタフォロア部内の定電流源の出力電流を可変させることにより、遅延時間を任意に設定できるという効果がある。また、完全差動構成で実現できるという効果もある。さらに、遅延発生部が並列に接続されているために、最小遅延が小さくなるという効果もある。さらに、抵抗、トランジスタおよび定電流源で構成されるため、全構成をＩＣ内部に作り込むことができるという効果もある。
【００３５】
請求項５，６、７および請求項８記載の発明によれば、差動回路における２つの出力の各々にエミッタフォロア部を接続し、このエミッタフォロア部の出力間にコンデンサを接続すると共に、それらの入力端子に振幅可変部から振幅が可変できる信号を入力するようにした。
【００３６】
振幅可変部の出力信号の振幅を可変することにより、遅延時間を任意に設定できるという効果がある。また、完全差動構成で実現でき、遅延発生部が並列に接続されているために最小遅延が小さくなるという効果もある。また、可変電流源の出力電流の値を変化させるだけで、遅延時間を調整できるという効果もある。さらに、可変定電流源を有する振幅可変部を差動回路と、この差動回路の出力に接続された２つのエミッタフォロア部という構成にすることにより高速動作が可能になるという効果もある。
【００３７】
請求項９、１０あるいは請求項１１記載の発明によれば、請求項５若しくは請求項６記載の発明において、振幅可変部として可変抵抗、可変ゲインアンプあるいはデジタルアナログ変換部を使用するようにした。既存の技術を利用できるという効果がある。
【発明を実施するための最良の形態】
【００３８】
以下本発明について図面を用いて詳細に説明する。図１は本発明に係る遅延回路の一実施例を示す構成図である。図１において、１は遅延回路であり、電源端子ＰＳ１およびＰＳ２、入力端子ＩＮＰ１およびＩＮＮ１およびＩＮＰＭおよびＩＮＮＭ、出力端子ＯＵＴＰ１およびＯＵＴＮ１が設置されている。入力端子ＩＮＰ１とＩＮＰＭ、およびＩＮＮ１とＩＮＮＭは外部で接続されている。
【００３９】
電源端子ＰＳ１は共通電位点に接続され、電源端子ＰＳ２と共通電位点との間には電源ＶＥが設置される。入力端子ＩＮＰ１、ＩＮＮ１には入力信号ＳＩＮが入力される。また、共通電位点と入力端子ＩＮＰ１との間に設置されている電源ＶＣはコモンモード電圧源である。電源ＶＣ、ＶＥの接続は図５の従来例と同じである。
【００４０】
Ｒ１，Ｒ２は抵抗であり、それらの一端は電源端子ＰＳ１に接続される。Ｑ１，Ｑ２はトランジスタであり、それらのコレクタはそれぞれ抵抗Ｒ１，Ｒ２の他端に接続される。トランジスタＱ１、Ｑ２のベースはそれぞれ入力端子ＩＮＰ１、ＩＮＮ１に接続される。また、抵抗Ｒ２とトランジスタＱ２のコレクタの接続点は出力端子ＯＵＴＰ１に、抵抗Ｒ１とトランジスタＱ１のコレクタの接続点は出力端子ＯＵＴＮ１に接続される。
【００４１】
ＩＳ１は定電流源である。トランジスタＱ１とＱ２のエミッタは共通接続され、この定電流源ＩＳ１の一端に接続される。また、この定電流源ＩＳ１の他端は電源端子ＰＳ２に接続される。
【００４２】
１１および１２はエミッタフォロア部である。エミッタフォロア部１１はトランジスタＱ３と、このトランジスタＱ３のエミッタに接続された定電流源ＩＳ２で構成される。この定電流源ＩＳ２の他端は電源端子ＰＳ２に接続される。
【００４３】
トランジスタＱ３のベースはこのエミッタフォロア部１１の入力端子であり、入力端子ＩＮＰＭに接続される。また、トランジスタＱ３のコレクタは同電源端子であり、抵抗Ｒ２とトランジスタＱ２のコレクタの接続点に接続される。
【００４４】
エミッタフォロア部１２はトランジスタＱ４と、このトランジスタＱ４のエミッタに接続された定電流源ＩＳ３で構成される。この定電流源ＩＳ３の他端は電源端子ＰＳ２に接続される。
【００４５】
トランジスタＱ４のベースはこのエミッタフォロア部１２の入力端子であり、入力端子ＩＮＮＭに接続される。また、トランジスタＱ４のコレクタは同電源端子であり、抵抗Ｒ１とトランジスタＱ１のコレクタの接続点に接続される。
【００４６】
エミッタフォロア部１１，１２の出力端子はそれぞれトランジスタＱ３，Ｑ４のエミッタである。Ｃ１はコンデンサであり、その両端がエミッタフォロア部１１，１２の出力端子に接続される。なお、ＶｃａｐはコンデンサＣ１両端の電圧、ＩｃａｐはコンデンサＣ１に流れる充電電流を表す。
【００４７】
次に、図２タイムチャートに基づいてこの実施例の動作を説明する。なお、定電流源ＩＳ１〜ＩＳ３の出力電流をＩＥＥとする。図２において、（Ａ）のＶＩＮ１は入力端子ＩＮＰ１の電圧ＶＩＮＰ１とＩＮＮ１端子の電圧ＶＩＮＮ１との差であり、下記（３）式で与えられる。なお、このＶＩＮ１の振幅をＡＩＮとする。
ＶＩＮ１＝ＶＩＮＰ１−ＶＩＮＮ１  ・・・・・・・  （３）
【００４８】
（Ｂ）のＩｃ（Ｑ１）、（Ｃ）のＩｃ（Ｑ２）、（Ｆ）のＩｃ（Ｑ３）および（Ｇ）のＩｃ（Ｑ４）はそれぞれトランジスタＱ１，Ｑ２、Ｑ３、Ｑ４のコレクタ電流である。また、（Ｈ）のＩ（Ｒ１）、（Ｉ）のＩ（Ｒ２）はそれぞれ抵抗Ｒ１，Ｒ２に流れる電流である。
【００４９】
（Ｊ）のＶ（ＯＵＴＰ１）、（Ｋ）のＶ（ＯＵＴＮ１）はそれぞれ出力端子ＯＵＴＰ１、ＯＵＴＮ１の電圧である。（Ｌ）の出力信号ＶＯＵＴ１はこれらＶ（ＯＵＴＰ１）、Ｖ（ＯＵＴＮ１）の差であり、下記（４）式で与えられる。
ＶＯＵＴ１＝Ｖ（ＯＵＴＰ１）−Ｖ（ＯＵＴＮ１）  ・・・・・・  （４）
【００５０】
時刻ｔ２でＶＩＮＰ１が正、ＶＩＮＮ１が負になると、（Ａ）に示すようにＶＩＮ１は負から正に変化する。ＶＩＮＰ１は正、ＶＩＮＮ１は負になるので、トランジスタＱ１はオン、トランジスタＱ２はオフになる。そのため、（Ｂ）、（Ｃ）に示すようにトランジスタＱ１のコレクタ電流Ｉｃ（Ｑ１）はＩＥＥに、トランジスタＱ２のコレクタ電流Ｉｃ（Ｑ２）はゼロになる。この部分の動作は図５の従来例と同じである。
【００５１】
前述したように、トランジスタＱ３のベースにはＶＩＮＰ１が印加され、そのエミッタは定電流源ＩＳ２に接続されている。同様に、トランジスタＱ４のベースにはＶＩＮＮ１が印加され、そのエミッタは定電流源ＩＳ３に接続されている。そのため、トランジスタＱ３，Ｑ４はエミッタフォロアのような動作をし、それらのエミッタ電圧はベース電圧に追従して変化しようとする。
【００５２】
そのため、（Ｄ）に示すようにコンデンサＣ１の両端電圧Ｖｃａｐの振幅もＡＩＮになる。但し、Ｖｃａｐが変化するためにはコンデンサＣ１が充電されなければならない。この充電電流はトランジスタＱ３と定電流源ＩＳ２からなるエミッタフォロア部１１と、トランジスタＱ４と定電流源ＩＳ３からなるエミッタフォロア部１２から供給される。
【００５３】
その結果、（Ｅ）に示すように、充電電流はＩＥＥに制限され、Ｖｃａｐはｔｃ１の時間をかけてゆっくり上昇する。この上昇する時間は入力信号ＶＩＮ１の立ち上がり時間には影響されず、下記（５）式で決定される。
ｔｃｌ＝Ｃ１×ＡＩＮ／Ｉ３＝Ｃ１×ＡＩＮ／ＩＥＥ  ・・・・・  （５）
なお、Ｃ１はコンデンサＣ１の容量、Ｉ３は定電流源ＩＳ３の出力電流値である。前述したように、Ｉ３＝ＩＥＥと仮定している。
【００５４】
（Ｅ）に示すように、コンデンサＣ１の充電電流Ｉｃａｐはｔｃ１の期間だけ流れる。そのため、トランジスタＱ３、Ｑ４のコレクタ電流Ｉｃ（Ｑ３）、Ｉｃ（Ｑ４）は（Ｆ）、（Ｇ）のように変化する。すなわち、入力信号がないときはＩｃ（Ｑ３）、Ｉｃ（Ｑ４）はＩＥＥの直流電流が流れているが、ｔｃ１の期間においてＩｃ（Ｑ３）はＩＥＥだけ増加して２×ＩＥＥになり、Ｉｃ（Ｑ４）はＩＥＥだけ減少して０になる。
【００５５】
以上、ＶＩＮ１が立ち上がる場合について説明したが、立ち下がるときも同様である。立ち下がるとき、コンデンサＣ１は逆方向に充電されるので、充電電流Ｉｃａｐの方向は逆になり、Ｖｃａｐはｔｃ２の時間をかけて減少する。時間ｔｃ２は下記（６）式で与えられる。
ｔｃ２＝Ｃ１×ＡＩＮ／Ｉ２＝Ｃ１×ＡＩＮ／ＩＥＥ  ・・・・・  （６）
なお、Ｉ２は定電流源ＩＳ２の出力電流値であり、この値をＩＥＥとしている。
【００５６】
また、充電電流Ｉｃａｐの方向が逆になるので、（Ｆ）、（Ｇ）に示すように、トランジスタＱ３のコレクタ電流Ｉｃ（Ｑ３）はｔｃ２の期間ＩＥＥだけ減少して０になり、トランジスタＱ４のコレクタ電流Ｉｃ（Ｑ４）はこの期間ＩＥＥだけ増加して２×ＩＥＥになる。
【００５７】
次に、トランジスタＱ１，Ｑ２と定電流源ＩＳ１から構成される従来の構成に、トランジスタＱ３，Ｑ４と定電流源ＩＳ２、ＩＳ３、コンデンサＣ１からなる回路を並列に接続した効果について説明する。
【００５８】
出力端子ＯＵＴＰ１、ＯＵＴＮ１の電圧Ｖ（ＯＵＴＰ１）、Ｖ（ＯＵＴＮ１）は抵抗Ｒ１，Ｒ２に流れる電流によって決定される。抵抗Ｒ１，Ｒ２に流れる電流Ｉ（Ｒ１）、Ｉ（Ｒ２）は、トランジスタＱ１〜Ｑ４のコレクタ電流Ｉｃ（Ｑ１）〜Ｉｃ（Ｑ４）から下記（７）、（８）式で求められる。
Ｉ（Ｒ１）＝Ｉｃ（Ｑ１）＋Ｉｃ（Ｑ４）  ・・・・・・・・  （７）
Ｉ（Ｒ２）＝Ｉｃ（Ｑ２）＋Ｉｃ（Ｑ３）  ・・・・・・・・  （８）
【００５９】
Ｉｃ（Ｑ１）〜Ｉｃ（Ｑ４）の変化は（Ｂ）、（Ｃ）および（Ｆ）、（Ｇ）に示されている。これらの変化から前記（７）、（８）式を用いて抵抗Ｒ１，Ｒ２に流れる電流の変化を計算すると（Ｈ）、（Ｉ）に示すようになり、Ｖ（ＯＵＴＰ１）、Ｖ（ＯＵＴＮ１）の変化は（Ｊ）、（Ｋ）になる。これから、出力信号ＶＯＵＴ１の変化は（Ｌ）になる。
【００６０】
すなわち、出力信号ＶＯＵＴ１の立ち上がりは入力信号ＶＩＮ１の立ち上がりに比してｔｃ１だけ、立ち下がりはｔｃ２だけ遅らせることができる。ｔｃ１，ｔｃ２の値は前記（５）、（６）式で決定されるので、定電流源ＩＳ２，ＩＳ３の出力電流の値または入力信号ＶＩＮ１の振幅ＡＩＮを変化させることにより、任意の値に設定することができる。
【００６１】
また、前述の説明では定電流源ＩＳ２とＩＳ３の出力電流値を同じＩＥＥとして説明したが、これらの値を異ならせることにより、入力信号ＶＩＮ１の立ち上がりと立ち下がりとで異なった遅延時間を設定することもできる。また、これら定電流源ＩＳ２、ＩＳ３の出力電流値は、定電流源ＩＳ１の出力電流値と異なっていてもよい。
【００６２】
図３に本発明の他の実施例を示す。図３において、２は遅延回路であり、振幅可変部２１および遅延部１で構成されている。遅延部１の構成は図１実施例の遅延回路とほぼ同じであるので、同一要素には同じ符号を付して説明を省略する。
【００６３】
遅延回路２は電源端子ＰＳ３〜ＰＳ５、入力端子ＩＮＰおよびＩＮＮ、出力端子ＯＵＴＰ、ＯＵＴＮを有している。入力端子ＩＮＰ、ＩＮＮには入力信号ＳＩＮが入力される。電源端子ＰＳ３は共通電位点に接続され、電源端子ＰＳ５は電源ＶＥに接続される。
【００６４】
また、電源端子ＰＳ３と入力端子ＩＮＰとの間にはコモンモード電圧源ＶＣが接続される。ＩＣＮＴは出力電流を可変できる可変電流源であり、電源端子ＰＳ４とＰＳ５との間に接続される。
【００６５】
振幅可変部２１は抵抗Ｒ１１、Ｒ１２，トランジスタＱ１１、Ｑ１２、エミッタフォロア部２１１，２１２で構成される。エミッタフォロア部２１１はトランジスタＱ１３と定電流源ＩＳ１１、エミッタフォロア部２１２はトランジスタＱ１４と定電流源ＩＳ１２で構成される。
【００６６】
これらエミッタフォロア部２１１，２１２の電源端子はそれぞれトランジスタＱ１３，Ｑ１４のコレクタ、入力端子はそれぞれトランジスタＱ１３，Ｑ１４のベース、出力端子はそれぞれトランジスタＱ１３，Ｑ１４のエミッタである。
【００６７】
抵抗Ｒ１１とＲ１２の一端、およびトランジスタＱ１３とＱ１４のコレクタは電源端子ＰＳ３に接続される。抵抗Ｒ１１の他端はトランジスタＱ１１のコレクタに、抵抗Ｒ１２の他端はトランジスタＱ１２の他端に接続される。
【００６８】
トランジスタＱ１１のベースは入力端子ＩＮＰに、トランジスタＱ１２のベースは入力端子ＩＮＮに接続される。これらトランジスタＱ１１，Ｑ１２のエミッタは共通接続され、電源端子ＰＳ４に接続される。
【００６９】
トランジスタＱ１３のベースは抵抗Ｒ１２とトランジスタＱ１２のコレクタとの接続点に接続され、そのエミッタは定電流源ＩＳ１１に接続される。トランジスタＱ１４のベースは抵抗Ｒ１１とトランジスタＱ１１のコレクタとの接続点に接続され、そのエミッタは定電流源ＩＳ１２に接続される。定電流源ＩＳ１１、ＩＳ１２の他端は電源端子ＰＳ５に接続される。
【００７０】
トランジスタＱ１３のエミッタと定電流源ＩＳ１１の接続点は、遅延部１の入力端子ＩＮＰＭに接続される。トランジスタＱ１４のエミッタと定電流源ＩＳ１２の接続点は、遅延部１の入力端子ＩＮＮＭに入力される。入力端子ＩＮＰＭとＩＮＮＭ間の電圧をＶｍｏｄとする。
【００７１】
遅延部１の入力端子ＩＮＰ１、ＩＮＮ１には入力信号ＳＩＮが入力される。また、その電源端子ＰＳ１は遅延回路２の電源端子ＰＳ３に、遅延部１の電源端子ＰＳ２は遅延回路２の電源端子ＰＳ５に接続される。遅延部１の出力端子ＯＵＴＰ１、ＯＵＴＮ１はそれぞれ遅延回路２の出力端子ＯＵＴＰ、ＯＵＴＮに接続される。
【００７２】
次に、この実施例の動作を図４タイムチャートに基づいて説明する。（Ａ）のＶＩＮは入力端子ＩＮＰ、ＩＮＮに印加される電圧の差、（Ｂ）、（Ｃ）はそれぞれトランジスタＱ１，Ｑ２のコレクタ電流である。
【００７３】
（Ｄ）は入力端子ＩＮＰＭ、ＩＮＮＭ間の電圧Ｖｍｏｄ、（Ｅ）、（Ｆ）はそれぞれコンデンサＣ１の両端電圧Ｖｃａｐ、充電電流Ｉｃａｐである。（Ｇ）、（Ｈ）は出力端子ＯＵＴＰ、ＯＵＴＮの電圧Ｖ（ＯＵＴＰ）、Ｖ（ＯＵＴＮ）、（Ｉ）のＶＯＵＴはこれらＶ（ＯＵＴＰ）、Ｖ（ＯＵＴＮ）の差である。
【００７４】
入力信号ＶＩＮの正負によってトランジスタＱ１１，Ｑ１２のオン、オフが切り替わり、それに応じて可変電流源ＩＣＮＴの出力電流は抵抗Ｒ１１またはＲ１２に交互に流れる。抵抗Ｒ１１，Ｒ１２の抵抗値をＲｍｏｄ、可変電流源ＩＣＮＴの出力電流値を同じＩＣＮＴで表すと、抵抗Ｒ１１またはＲ１２両端の電圧は、トランジスタＱ１１，Ｑ１２のオン、オフに応じて０またはＲｍｏｄ×ＩＣＮＴになる。
【００７５】
これらの電圧はエミッタフォロア部２１１，２１２でインピーダンス変換され、入力端子ＩＮＰＭ、ＩＮＮＭに出力される。従って、これらの入力端子間の電圧Ｖｍｏｄにおける振幅をＡｍｏｄとすると、
Ａｍｏｄ＝２×ＩＣＮＴ×Ｒｍｏｄ  ・・・・・・・  （９）
になる。
【００７６】
遅延部１の構成は図１実施例と同じなので、前記（９）式のＡｍｏｄを前記（５）、（６）式のＡＩＮに代入すると、
ｔｃ１＝Ｃ１×Ａｍｏｄ／Ｉ３＝
２×Ｃ１×Ｒｍｏｄ×ＩＣＮＴ／ＩＥＥ  ・・・・・  （１０）
ｔｃ２＝Ｃ１×Ａｍｏｄ／Ｉ２＝
２×Ｃ１×Ｒｍｏｄ×ＩＣＮＴ／ＩＥＥ  ・・・・・  （１１）
になる。すなわち、可変電流源ＩＣＮＴの出力電流値を変化させることにより、入力信号の立ち上がり時、立ち下がり時の遅延時間ｔｃ１、ｔｃ２を任意の値に設定することができる。
【００７７】
このことについて図４を用いて説明する。図４（Ｄ）はＶｍｏｄの波形であり、可変電流源ＩＣＮＴの出力電流値を変化させることにより、振幅Ａｍｏｄを点線のように可変できることを表している。
【００７８】
（Ｅ）はコンデンサ両端の電圧Ｖｃａｐの変化を表したものである。前述したように、Ｖｃａｐは入力端子ＩＮＰＭ、ＩＮＮＭ間に印加される電圧に等しくなるので、Ａｍｏｄの変化に応じてＶｃａｐも点線のように変化する。（Ｆ）は充電電流Ｉｃａｐの変化を表したものである。コンデンサＣ１の充電電流は変化しないので、Ｖｃａｐが大きくなるに従って、点線のように充電時間が増加する。
【００７９】
（Ｇ）、（Ｈ）は出力端子ＯＵＴＰ、ＯＵＴＮの電圧の変化、（Ｉ）はそれらの差ＶＯＵＴの変化である。Ａｍｏｄが大きくなるに従って、点線のように遅延時間が増加することを示している。
【００８０】
なお、振幅可変部２１は必ずしも図３に記載された構成でなくてもよく、例えば可変抵抗やその利得を変化させることができる可変ゲインアンプ、あるいはデジタルアナログ変換器を用いることもできる。ただし、ＥＣＬ回路の用いた場合、高速で動作させるためには、図３の構成が適している。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の一実施例の動作を説明するためのタイムチャートである。
【図３】本発明の他の実施例を示す構成図である。
【図４】本発明の他の実施例における動作を説明するためのタイムチャートである。
【図５】従来のＥＣＬ回路の構成図である。
【図６】従来のＥＣＬ回路の動作を説明するためのタイムチャートである。
【図７】従来の遅延回路の構成図である。
【図８】従来の遅延回路の構成図である。
【符号の説明】
【００８２】
Ｒ１，Ｒ２，Ｒ１１，Ｒ１２  抵抗
Ｑ１〜Ｑ４，Ｑ１１〜Ｑ１４  トランジスタ
ＩＳ１〜ＩＳ３、ＩＳ１１、ＩＳ１２  定電流源
ＩＣＮＴ  可変電流源
ＰＳ１〜ＰＳ５  電源端子
ＩＮＰ１、ＩＮＮ１、ＩＮＰＭ、ＩＮＮＭ、ＩＮＰ、ＩＮＮ  入力端子
ＯＵＴＰ１、ＯＵＴＮ１、ＯＵＴＰ、ＯＵＴＮ  出力端子
１，２  遅延回路
２１  振幅可変部
１１、１２、２１１、２１２  エミッタフォロア部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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