(57)【要約】【課題】  クロック遅延回路において、遅延時間が調整可能で高精度な位相のクロック信号を出力させる。【解決手段】  入力クロック信号Ｓ１は、遅延時間が約１周期の第１の可変遅延回路１０１、または遅延時間が微小な第２の可変遅延回路１０２を介してそれぞれ位相比較回路１０４に入力されて位相が比較され、その位相差がなくなるように、第１の可変遅延回路１０１の遅延時間が制御される。第１の可変遅延回路１０１を構成する何れかの遅延インバータからは、出力クロック信号Ｓ４が出力され、これに基づいて、出力回路１０６によりデータがラッチされ、出力データとして出力される。出力クロック信号Ｓ４の位相は、第２の可変遅延回路１０２の遅延時間を調整することによって、高い精度で調整することができる。【選択図】  図１
2005050228.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数の遅延素子を有し、入力クロック信号を第１の制御信号に応じて遅延させ、第１の遅延クロック信号を出力する第１の可変遅延回路と、
上記入力クロック信号を第２の制御信号に応じて遅延させ、第２の遅延クロック信号を出力する第２の可変遅延回路と、
上記第１の遅延クロック信号と第２の遅延クロック信号との位相差に応じて、上記第１の制御信号を出力する位相差比較遅延制御回路と、
を備え、
上記第２の可変遅延回路の遅延時間は、上記入力クロック信号の周期よりも短く設定される一方、
上記第１の可変遅延回路の遅延時間は、上記第２の可変遅延回路の遅延時間よりもほぼ上記入力クロック信号の周期の整数倍だけ長く設定されるとともに、
上記第１の可変遅延回路における少なくとも何れか１つの遅延素子からの出力を出力クロック信号として出力し得るように構成されたことを特徴とするクロック遅延回路。
【請求項２】
直列に接続された複数の遅延素子を有し、入力クロック信号を第１の制御信号に応じて遅延させ、第１の遅延クロック信号を出力する第１の可変遅延回路と、
上記第１の遅延クロック信号をさらに第２の制御信号に応じて遅延させ、第２の遅延クロック信号を出力する第２の可変遅延回路と、
上記入力クロック信号と第２の遅延クロック信号との位相差に応じて、上記第１の制御信号を出力する位相差比較遅延制御回路と、
を備え、
上記第２の可変遅延回路の遅延時間は、上記入力クロック信号の周期よりも短く設定される一方、
上記第１の可変遅延回路の遅延時間と上記第２の可変遅延回路の遅延時間との合計は、ほぼ上記入力クロック信号の周期の整数倍と等しく設定されるとともに、
上記第１の可変遅延回路における少なくとも何れか１つの遅延素子からの出力を出力クロック信号として出力し得るように構成されたことを特徴とするクロック遅延回路。
【請求項３】
請求項１および請求項２のうちの何れか１項のクロック遅延回路であって、
同一の上記第１の制御信号に対する遅延時間がそれぞれ互いに異なる複数の第１の可変遅延回路を備えるとともに、
何れか１つの第１の可変遅延回路から出力される第１の遅延クロック信号を選択的に上記位相差比較遅延制御回路または上記第２の可変遅延回路に入力するとともに、その第１の可変遅延回路における遅延素子から出力される出力クロック信号を選択的に出力するように構成されたことを特徴とするクロック遅延回路。
【請求項４】
請求項１から請求項３のうちの何れか１項のクロック遅延回路であって、
上記第１の可変遅延回路における上記複数の遅延素子のうちの何れか１つからの出力を選択的に出力クロック信号として出力し得るように構成されたことを特徴とするクロック遅延回路。
【請求項５】
請求項１および請求項２のうちの何れか１項のクロック遅延回路と、
上記入力クロック信号に同期したデータを、上記クロック遅延回路から出力される出力クロック信号に同期して保持し出力する保持回路と、
を備えたことを特徴とするデータ出力回路。
【請求項６】
請求項３および請求項４のうちの何れか１項のクロック遅延回路と、
上記入力クロック信号に同期したデータを、上記クロック遅延回路から出力される出力クロック信号に同期して保持し出力する保持回路と、
を備えたことを特徴とするデータ出力回路。
【請求項７】
請求項６のデータ出力回路であって、
さらに、上記保持回路に保持されるデータの品質を判定する判定手段を備え、
上記判定手段の判定結果に応じて、上記選択的に出力される出力クロック信号が制御されるように構成されたことを特徴とするデータ出力回路。
【請求項８】
請求項５から請求項７のうちの何れか１項のデータ出力回路であって、
上記保持回路から出力されるデータとともに、上記クロック遅延回路から出力される上記出力クロック信号を出力するように構成されたことを特徴とするデータ出力回路。
【請求項９】
請求項１から請求項４のうちの何れか１項のクロック遅延回路と、
上記第１の可変遅延回路における複数の遅延素子からそれぞれ出力される出力クロック信号に同期して、上記入力クロック信号に同期したデータを保持し出力する複数の保持回路と、
上記複数の保持回路にそれぞれ保持されるデータの品質を判定する判定手段と、
上記判定手段の判定結果に応じて、上記複数の保持回路のうちの何れか１つに保持されたデータを選択的に出力するデータ選択回路と、
を備えたことを特徴とするデータ出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いてクロック信号を遅延させ、例えばメモリアクセスを適切に行えるようなクロック信号を出力するクロック遅延回路、および上記クロック信号に同期したデータを出力するデータ出力回路に関するものである。
【背景技術】
【０００２】
近年、半導体装置の動作周波数が高くなり、例えば半導体装置が外部に接続されたメモリとの間でデータの授受を適切に行い得るタイミングの許容範囲（タイミングウィンドウ）が狭くなってきている。また、上記タイミングウィンドウの位置も、メモリの機能や特性の多様化に伴い、メーカなどによって異なるものとなりがちである。このため、クロック信号とデータ信号との位相関係を適切に制御することが必要とされている。クロック信号の位相を制御するためのクロック遅延回路としては、例えば図１７に示すようなＤＬＬを用いたものが知られている（例えば、特許文献１）。
【０００３】
同図において、
第１の可変遅延回路９０１は、入力クロック信号を制御信号に応じた約１周期の時間だけ遅延させるものである。
【０００４】
位相比較回路９０２は、第１の可変遅延回路９０１によって遅延したクロック信号と、入力クロック信号との位相差に応じた位相差信号を出力するものである。
【０００５】
位相制御回路９０３は、上記位相差信号に応じて、第１の可変遅延回路９０１による遅延時間を制御する遅延制御信号を出力するものである。
【０００６】
第２の可変遅延回路９０４は、第１の可変遅延回路９０１と同じ構成を有し、上記第１の可変遅延回路９０１に入力されるのと同じ遅延制御信号に応じて、第１の可変遅延回路９０１と同じ時間だけ入力クロック信号を遅延させるものである。
【０００７】
出力回路９０５は、上記第２の可変遅延回路９０４から出力されるクロック信号を基準信号として、入力されるデータをラッチし、ラッチしたデータを出力するようになっている。
【０００８】
上記のようなクロック遅延回路では、次のようにして、例えば入力クロック信号を１周期の時間だけ遅延させたクロック信号が生成される。すなわち、位相比較回路９０２には、入力クロック信号と、その入力クロック信号が第１の可変遅延回路９０１によって約１周期の時間だけ遅延した信号が入力される。位相比較回路９０２は上記２つのクロック信号の位相差に応じた位相差信号を出力し、位相制御回路９０３は、上記位相差信号に応じた遅延制御信号を出力する。この遅延制御信号によって第１の可変遅延回路９０１の遅延時間が帰還制御されることにより、遅延時間が１周期の時間に等しくなった状態で帰還制御が安定する。すなわち、第１の可変遅延回路９０１の遅延時間はちょうど入力クロック信号の１周期の時間になる。また、上記第１の可変遅延回路９０１に入力されるのと同じ遅延制御信号が第２の可変遅延回路９０４にも入力されることにより、第２の可変遅延回路９０４の遅延時間も入力クロック信号の１周期の時間になる。出力回路９０５は、上記遅延したクロック信号を基準信号として、入力されるデータをラッチし、出力データとして出力する。
【特許文献１】特開平１０−７４３９０号公報（段落０００３、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来の構成では、原理的には、第１、第２の可変遅延回路９０１・９０４の特性が同じであれば、第２の可変遅延回路９０４から出力されるクロック信号は入力クロック信号が正確に１周期の時間だけ遅延したものとなる。しかしながら、実際には、製造ばらつきなどのために第１、第２の可変遅延回路９０１・９０４の特性が一致していないと、両者の遅延時間が等しくならず、正確に１周期の時間だけ遅延したクロック信号が得られない。このため、例えばデータのラッチタイミングがずれて、適切にデータをラッチさせることなどが困難であるという問題点があった。
【００１０】
また、上記のようなＤＬＬを用いた構成では、１周期の時間だけ遅延したタイミングを基準として所定の時間だけずれたタイミングのクロック信号を得ることは困難であり、クロック信号とデータ信号との位相関係を最適な関係に制御することができないという問題点も有していた。
【００１１】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、製造ばらつきがある場合などでも、正確な遅延時間のクロック信号を得ることができ、また、ＤＬＬによって定まるタイミングを基準としてクロック信号の遅延時間を任意に制御することができ、適切な位相のクロック信号によってデータが確実にラッチされるようにすることにある。
【課題を解決するための手段】
【００１２】
第１の発明は、
クロック遅延回路であって、
直列に接続された複数の遅延素子を有し、入力クロック信号を第１の制御信号に応じて遅延させ、第１の遅延クロック信号を出力する第１の可変遅延回路と、
上記入力クロック信号を第２の制御信号に応じて遅延させ、第２の遅延クロック信号を出力する第２の可変遅延回路と、
上記第１の遅延クロック信号と第２の遅延クロック信号との位相差に応じて、上記第１の制御信号を出力する位相差比較遅延制御回路と、
を備え、
上記第２の可変遅延回路の遅延時間は、上記入力クロック信号の周期よりも短く設定される一方、
上記第１の可変遅延回路の遅延時間は、上記第２の可変遅延回路の遅延時間よりもほぼ上記入力クロック信号の周期の整数倍だけ長く設定されるとともに、
上記第１の可変遅延回路における少なくとも何れか１つの遅延素子からの出力を出力クロック信号として出力し得るように構成されたことを特徴とする。
【００１３】
第２の発明は、
クロック遅延回路であって、
直列に接続された複数の遅延素子を有し、入力クロック信号を第１の制御信号に応じて遅延させ、第１の遅延クロック信号を出力する第１の可変遅延回路と、
上記第１の遅延クロック信号をさらに第２の制御信号に応じて遅延させ、第２の遅延クロック信号を出力する第２の可変遅延回路と、
上記入力クロック信号と第２の遅延クロック信号との位相差に応じて、上記第１の制御信号を出力する位相差比較遅延制御回路と、
を備え、
上記第２の可変遅延回路の遅延時間は、上記入力クロック信号の周期よりも短く設定される一方、
上記第１の可変遅延回路の遅延時間と上記第２の可変遅延回路の遅延時間との合計は、ほぼ上記入力クロック信号の周期の整数倍と等しく設定されるとともに、
上記第１の可変遅延回路における少なくとも何れか１つの遅延素子からの出力を出力クロック信号として出力し得るように構成されたことを特徴とする。
【００１４】
第３の発明は、
請求項１および請求項２のうちの何れか１項のクロック遅延回路であって、
同一の上記第１の制御信号に対する遅延時間がそれぞれ互いに異なる複数の第１の可変遅延回路を備えるとともに、
何れか１つの第１の可変遅延回路から出力される第１の遅延クロック信号を選択的に上記位相差比較遅延制御回路または上記第２の可変遅延回路に入力するとともに、その第１の可変遅延回路における遅延素子から出力される出力クロック信号を選択的に出力するように構成されたことを特徴とする。
【００１５】
第４の発明は、
請求項１から請求項３のうちの何れか１項のクロック遅延回路であって、
上記第１の可変遅延回路における上記複数の遅延素子のうちの何れか１つからの出力を選択的に出力クロック信号として出力し得るように構成されたことを特徴とする。
【００１６】
第５の発明は、
データ出力回路であって、
請求項１および請求項２のうちの何れか１項のクロック遅延回路と、
上記入力クロック信号に同期したデータを、上記クロック遅延回路から出力される出力クロック信号に同期して保持し出力する保持回路と、
を備えたことを特徴とする。
【００１７】
第６の発明は、
データ出力回路であって、
請求項３および請求項４のうちの何れか１項のクロック遅延回路と、
上記入力クロック信号に同期したデータを、上記クロック遅延回路から出力される出力クロック信号に同期して保持し出力する保持回路と、
を備えたことを特徴とする。
【００１８】
第７の発明は、
請求項６のデータ出力回路であって、
さらに、上記保持回路に保持されるデータの品質を判定する判定手段を備え、
上記判定手段の判定結果に応じて、上記選択的に出力される出力クロック信号が制御されるように構成されたことを特徴とする。
【００１９】
第８の発明は、
請求項５から請求項７のうちの何れか１項のデータ出力回路であって、
上記保持回路から出力されるデータとともに、上記クロック遅延回路から出力される上記出力クロック信号を出力するように構成されたことを特徴とする。
【００２０】
第９の発明は、
データ出力回路であって、
請求項１から請求項４のうちの何れか１項のクロック遅延回路と、
上記第１の可変遅延回路における複数の遅延素子からそれぞれ出力される出力クロック信号に同期して、上記入力クロック信号に同期したデータを保持し出力する複数の保持回路と、
上記複数の保持回路にそれぞれ保持されるデータの品質を判定する判定手段と、
上記判定手段の判定結果に応じて、上記複数の保持回路のうちの何れか１つに保持されたデータを選択的に出力するデータ選択回路と、
を備えたことを特徴とする。
【００２１】
上記第１の発明では、第１、第２の遅延クロック信号の位相差に応じて第１の可変遅延回路による遅延時間が制御されることにより、上記第１、第２の遅延クロック信号の位相差が０になった状態（または入力クロック信号の周期の整数倍になった状態）で帰還制御が安定する。このため、第１、第２の可変遅延回路を構成する各遅延素子の特性がばらついたり、電源電圧や温度の変動などによって変動したりした場合などでも、第１の可変遅延回路全体の遅延時間は、入力クロック信号の周期（の整数倍）と第２の可変遅延回路の遅延時間との合計の時間に保たれる。
【００２２】
一方、第１の可変遅延回路を構成する遅延素子は、通常、近接して形成され、特性のばらつきを小さく抑えることが容易にできるので、第１の可変遅延回路全体の遅延時間（入力クロック信号の周期と第２の可変遅延回路の遅延時間との合計の時間）に対する、出力クロック信号を出力する遅延素子の位置での遅延時間の割合は、高い精度で一定に保たれる。
【００２３】
したがって、入力クロック信号に対して上記のような高精度な出力クロック信号を得ることができる。
【００２４】
さらに、第２の制御信号によって上記第２の可変遅延回路の遅延時間を制御することによって、出力クロック信号の位相を所望の位相に調整することも容易にできる。
【００２５】
上記第２の発明では、入力クロック信号と第２の遅延クロック信号との位相差に応じて第１の可変遅延回路による遅延時間が制御されることにより、上記入力クロック信号と第２の遅延クロック信号との位相差が０になった状態（または入力クロック信号の周期の整数倍になった状態）で帰還制御が安定する。このため、第１、第２の可変遅延回路を構成する各遅延素子の特性が変動した場合などでも、第１、第２の可変遅延回路全体の遅延時間は、入力クロック信号の周期と等しい時間に保たれる。
【００２６】
一方、第１の可変遅延回路を構成する遅延素子は、通常、近接して形成され、特性のばらつきを小さく抑えることが容易にできるので、第１の可変遅延回路全体の遅延時間に対する、出力クロック信号を出力する遅延素子の位置での遅延時間の割合は、高い精度で一定に保たれる。
【００２７】
したがって、やはり、入力クロック信号に対して、第１の発明と同様に高精度な出力クロック信号を得ることができる。
【００２８】
また、上記のような構成においても、第２の制御信号によって上記第２の可変遅延回路の遅延時間を制御することによって、出力クロック信号の位相を所望の位相に調整することも容易にできる。
【００２９】
上記第３の発明では、複数の第１の可変遅延回路のうちの何れかが選択的に用いられるようにすることによって、出力クロック信号の位相をより広いレンジで調整することができる。
【００３０】
上記第４の発明では、第１の可変遅延回路における複数の遅延素子のうちの何れか１つからの出力を選択的に出力クロック信号として出力させることによって、やはり、出力クロック信号の位相をより広いレンジで調整することができる。
【００３１】
上記第５または第６の発明では、上記のように所望の位相に調整された出力クロック信号に同期してデータが保持されることによって、適切なデータが出力される。
【００３２】
上記第７の発明では、複数の第１の可変遅延回路から出力される出力クロック信号や、第１の可変遅延回路における複数の遅延素子から出力される出力クロック信号のうちの何れによって、適切にデータが保持されるかどうかが判定され、その判定結果に応じて、上記複数の第１の可変遅延回路のうちの何れか、または第１の可変遅延回路における複数の遅延素子のうちの何れかが選択される。それゆえ、自動的に、適切な位相の出力クロック信号によるデータの保持、出力が行われる。
【００３３】
上記第８の発明では、保持されて出力されるデータとともに、そのデータをラッチした出力クロック信号が出力されるので、上記出力されるデータを処理する回路を適切に動作させることができる。
【００３４】
上記第９の発明では、
複数の保持回路によって、それぞれ、第１の可変遅延回路における複数の遅延素子から出力される出力クロック信号に基づいてデータが保持されるとともに、何れの保持回路に適切にデータが保持されるかどうかが判定され、その判定結果に応じて、上記複数の保持回路のうちの何れかが選択される。それゆえ、上記判定が短時間で行われるとともに、自動的に、適切な位相の出力クロック信号によるデータの保持、出力が行われる。
【発明の効果】
【００３５】
本発明は、ＤＬＬに用いられる第２の可変遅延回路の遅延時間を制御することによって、ＤＬＬのロック位相を微小に変化させ、第１の可変遅延回路を構成する所定の遅延素子からの出力クロック信号の位相を、１つの遅延素子の遅延時間以下の分解能で高精度に調整することができるので、遅延素子の特性の製造ばらつき等の影響を極力抑えることができ、また、そのような出力クロック信号を用いることによって、データを適切なタイミングで保持し、出力することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００３７】
《発明の実施形態１》
図１は実施形態１のクロック遅延回路、およびクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。同図において、
第１の可変遅延回路１０１は、後述する第１の遅延制御回路１０５からの遅延制御信号に応じて、ほぼ入力クロック信号Ｓ１の１周期（またはその整数倍）の時間（正確には、さらに、後述する第２の可変遅延回路１０２による微小時間長い時間）だけ、入力クロック信号Ｓ１を遅延させた遅延クロック信号Ｓ２を出力するものである。この第１の可変遅延回路１０１は、具体的には、例えば図２に示すように、それぞれ第１の遅延制御回路１０５からの遅延制御信号を電源電圧として遅延時間が可変な複数（例えば偶数）の遅延インバータ１０１ａが直列に接続されて構成されている。上記複数の遅延インバータ１０１ａのうちの何れか（例えば偶数番目の遅延インバータ１０１ａ）からは、出力クロック信号Ｓ４が出力されるようになっている。
【００３８】
第２の可変遅延回路１０２は、第２の遅延制御回路１０３からの遅延制御信号に応じて、入力クロック信号Ｓ１を微小時間（０よりも長く、入力クロック信号Ｓ１の１周期分の時間よりも短い時間、より具体的には、所望の出力クロック信号Ｓ４の位相およびその調整範囲に応じた時間）だけ遅延させた遅延クロック信号Ｓ３を出力するものである。この第２の可変遅延回路１０２は、具体的には、例えば図３に示すように、それぞれ第２の遅延制御回路１０３からの遅延制御信号を電源電圧として遅延時間が可変な複数（例えば偶数）の遅延インバータ１０２ａが直列に接続されて構成されている。
【００３９】
位相比較回路１０４は、第１の可変遅延回路１０１によって遅延した遅延クロック信号Ｓ２と、第２の可変遅延回路１０２によって遅延した遅延クロック信号Ｓ３との位相差に応じた位相差信号を出力するものである。
【００４０】
第１の遅延制御回路１０５は、例えばローパスフィルタを含み、上記位相差に応じた電圧の遅延制御信号を第１の可変遅延回路１０１に出力するようになっている。
【００４１】
出力回路１０６は、入力されたデータを上記第１の可変遅延回路１０１から出力される出力クロック信号Ｓ４に同期したタイミングでラッチし、出力データとして出力するようになっている。
【００４２】
上記のように構成されたデータ出力回路では、次のようにして出力クロック信号Ｓ４の位相の制御および調整が行われる。
【００４３】
まず、第１の可変遅延回路１０１、および第２の可変遅延回路１０２から出力される遅延クロック信号Ｓ２・Ｓ３が位相比較回路１０４に入力され、これらの位相差に応じた遅延制御信号が第１の遅延制御回路１０５から出力されることにより、上記位相差が０（正確には入力クロック信号Ｓ１の周期Ｔの整数倍）になるように帰還制御（ＤＬＬ）される。より具体的には、例えば図４に示すように、入力クロック信号Ｓ１の周期をＴ、第１の可変遅延回路１０１の遅延時間をｔ１、第２の可変遅延回路１０２の遅延時間をｔ２とすると、上記第１の可変遅延回路１０１の遅延時間ｔ１が、ｔ１＝Ｔ＋ｔ２になった状態で帰還制御が定常状態になる。
【００４４】
また、上記定常状態において、第１の可変遅延回路１０１を構成する遅延インバータ１０１ａの全数、および入力段から出力クロック信号Ｓ４の出力段までの数をｎ１、ｎ２とすると、出力クロック信号Ｓ４の入力クロック信号Ｓ１に対する位相差Δｔは、図５に示すように、Δｔ＝（ｎ２／ｎ１）×ｔ１＝（ｎ２／ｎ１）×（Ｔ＋ｔ２）になる（同図ではΔｔ＜Ｔになっている場合の例を示している。）。そこで、第２の可変遅延回路１０２の遅延時間ｔ２を調整し（同図の例ではｔ２を長くし）、ｔ２＝（ｎ１／ｎ２−１）×Ｔになるようにすると、上記出力クロック信号Ｓ４の位相差Δｔ＝Ｔ、すなわち、入力クロック信号Ｓ１に対して、ちょうど１周期の時間Ｔだけ遅れた位相の出力クロック信号Ｓ４が得られる。
【００４５】
そこで、出力回路１０６は、上記時間Ｔだけ遅延した出力クロック信号Ｓ４を基準信号として、入力されるデータを正確にラッチし、出力データとして出力する。
【００４６】
上記のように、第２の可変遅延回路１０２の遅延時間を制御することによって、ＤＬＬのロック位相を高い分解能で調整することができるので、所望の高精度な位相の出力クロック信号を得ることができ、それゆえ、データを適切なタイミングで保持し、出力させることができる。
【００４７】
なお、上記の例では、説明の簡単化のために、入力クロック信号Ｓ１に対してちょうど１周期分だけ位相の遅れた出力クロック信号Ｓ４が得られる例を示したが、これに限らず、第１の可変遅延回路１０１における出力クロック信号Ｓ４を出力する遅延インバータ１０１ａを適切に設定することによって、種々の位相の出力クロック信号Ｓ４を得ることができる。具体的には、例えば、第１の可変遅延回路１０１から出力回路１０６に至るまでの配線によってＴ／４の遅延が生じるとした場合、第２の可変遅延回路１０２の遅延インバータ１０２ａの数をｎ３とすると、第１の可変遅延回路１０１における（ｎ１−ｎ３）×３／４段目付近の遅延インバータ１０１ａから出力クロック信号Ｓ４を出力させ、必要に応じて第２の可変遅延回路１０２による遅延時間を調整することにより、出力回路１０６に入力される出力クロック信号Ｓ４の位相が、入力クロック信号Ｓ１の位相に対してちょうど１周期遅れた位相になるようにすることができる。
【００４８】
また、上記の例では第１の可変遅延回路１０１における遅延インバータ１０１ａ等の段数が偶数段である例を示したが、各部の段数、および遅延時間が対応するように設定すれば、これに限るものではない。
【００４９】
《発明の実施形態２》
図６は実施形態２のクロック遅延回路、およびクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。なお、以下の実施形態において、前記実施形態１等と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００５０】
このクロック遅延回路は、実施形態１（図１）に比べて、第１の可変遅延回路１０１に代えて第１の可変遅延回路２０１が設けられている。この第１の可変遅延回路２０１は、例えば図７に示すように、第１の可変遅延回路１０１と同様に偶数個の遅延インバータ１０１ａが直列に接続されて構成されている。ただし、出力クロック信号Ｓ４は、入力クロック信号Ｓ１が入力される遅延インバータ１０１ａから奇数番目の遅延インバータ１０１ａから出力されるようになっている。
【００５１】
また、第２の可変遅延回路１０２は、第１の可変遅延回路１０１と位相比較回路１０４との間に設けられている。位相比較回路１０４には、上記第２の可変遅延回路１０２から出力される遅延クロック信号Ｓ３が入力され、直接入力された入力クロック信号Ｓ１との位相が比較されるようになっている。
【００５２】
上記のように構成されたデータ出力回路では、次のようにして出力クロック信号Ｓ４の位相の制御および調整が行われる。
【００５３】
入力クロック信号Ｓ１は、第１の可変遅延回路２０１によって遅延した後、さらに第２の可変遅延回路１０２によってさらに微小時間だけ遅延し、遅延クロック信号Ｓ３として位相比較回路１０４に入力される。位相比較回路１０４は上記遅延クロック信号Ｓ３と入力クロック信号Ｓ１との位相差に応じた位相差信号を出力し、これに応じた遅延制御信号を第１の遅延制御回路１０５が出力して第１の可変遅延回路２０１の遅延時間を制御することにより、上記位相差が０になるように帰還制御される。より具体的には、例えば図８に示すように、入力クロック信号Ｓ１の周期をＴ、第１の可変遅延回路２０１の遅延時間をｔ１、第２の可変遅延回路１０２の遅延時間をｔ２とすると、上記第１の可変遅延回路２０１の遅延時間ｔ１が、ｔ１＝Ｔ−ｔ２になった状態で帰還制御が定常状態になる。
【００５４】
また、上記定常状態において、第１の可変遅延回路２０１を構成する遅延インバータ１０１ａの全数、および入力段から出力クロック信号Ｓ４の出力段までの数をｎ１、ｎ２とすると、出力クロック信号Ｓ４の入力クロック信号Ｓ１に対する位相差Δｔは、図８に併せて示すように、Δｔ＝（ｎ２／ｎ１）×ｔ１＋Ｔ／２＝｛（ｎ２／ｎ１）＋１／２｝×Ｔ−（ｎ２／ｎ１）×ｔ２になる（同図ではΔｔ＞Ｔになっている場合の例を示している。また、出力クロック信号Ｓ４を出力する遅延インバータ１０１ａは奇数段目なので、実際の遅延時間＋Ｔ／２を実質的な遅延時間と見なしている。）。そこで、第２の可変遅延回路１０２の遅延時間ｔ２を調整し（同図の例ではｔ２を長くし）、ｔ２＝｛１−ｎ１／（２×ｎ２）｝×Ｔになるようにすると、上記出力クロック信号Ｓ４の位相差Δｔ＝Ｔ、すなわち、入力クロック信号Ｓ１に対して、ちょうど１周期の時間Ｔだけ遅れた位相の出力クロック信号Ｓ４が得られる。
【００５５】
そこで、やはり、出力回路１０６は、上記時間Ｔだけ遅延した出力クロック信号Ｓ４を基準信号として、入力されるデータを正確にラッチし、出力データとして出力する。
【００５６】
上記のように、本実施形態のデータ出力回路においても、第２の可変遅延回路１０２の遅延時間を制御することによって、所望の高精度な位相の出力クロック信号を得ることができるとともに、少なくとも位相比較回路１０４の一方の入力としては入力クロック信号Ｓ１が直接入力され、そのジッタが小さく抑えられるので、より高精度な位相の出力クロック信号を得ることができる。
【００５７】
《発明の実施形態３》
図９は実施形態３のクロック遅延回路、およびクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【００５８】
このクロック遅延回路は、実施形態１のクロック遅延回路（図１）における第１の可変遅延回路１０１に代えて、第１の可変遅延回路３０１を備えるとともに、さらに、出力クロック選択回路３０７が設けられている。上記第１の可変遅延回路３０１は、例えば図１０に示すように、実施形態１の第１の可変遅延回路１０１と同様に複数の遅延インバータ１０１ａが直列に接続されて構成されているが、少なくとも２つ以上の偶数段目の遅延インバータ１０１ａからそれぞれ出力クロック信号Ｓ４が出力されるようになっている。上記２つ以上の遅延インバータ１０１ａから出力される出力クロック信号Ｓ４は、そのうちの何れかが出力クロック選択回路３０７により所定の選択信号に応じて選択され、選択出力クロック信号Ｓ５として出力されるようになっている。出力回路１０６は、入力されたデータを上記選択出力クロック信号Ｓ５に同期したタイミングでラッチし、出力データとして出力するようになっている。
【００５９】
上記のように複数の遅延インバータ１０１ａから出力される出力クロック信号Ｓ４のうちの何れかを選択するとともに、選択された出力クロック信号Ｓ４の位相を第２の可変遅延回路１０２により調整することによって、選択出力クロック信号Ｓ５の遅延時間を広いレンジ（入力クロック信号Ｓ１に対してちょうど１周期遅れた位相よりも所定量だけずれた位相の範囲）で、かつ、高い分解能で調整することができるので、入力されたデータを最適な位相でラッチすることがより容易にできる。
【００６０】
また、出力データと伴に選択出力クロック信号Ｓ５が出力されることによって、後段の回路を適切なタイミングで動作させることができる。なお、上記選択出力クロック信号Ｓ５は必要に応じて出力されるようにすればよく、必ずしも出力するようにしなくてもよい。また、他の実施形態においても、同様に選択出力クロック信号や出力クロック信号が出力されるようにしてもよい。また、さらに、出力クロック選択回路３０７と連動する別の出力クロック選択回路を設け、出力回路１０６でデータをラッチさせるのとは別の（例えば所定時間だけずれたタイミングの）出力クロック信号が選択出力クロック信号Ｓ５として出力されるようにしてもよい。
【００６１】
《発明の実施形態４》
図１１は実施形態４のクロック遅延回路、およびクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【００６２】
このクロック遅延回路は、実施形態２のクロック遅延回路（図６）における第１の可変遅延回路２０１に代えて、第１の可変遅延回路４０１を備えるとともに、さらに、実施形態３と同じ出力クロック選択回路３０７（図９）が設けられている。上記第１の可変遅延回路４０１は、例えば図１２に示すように、実施形態２の第１の可変遅延回路２０１と同様に複数の遅延インバータ１０１ａが直列に接続されて構成されているが、少なくとも２つ以上の奇数段目の遅延インバータ１０１ａから出力クロック信号Ｓ４が出力されるようになっている。上記２つ以上の遅延インバータ１０１ａから出力される出力クロック信号Ｓ４は、実施形態３と同様に何れかが出力クロック選択回路３０７により選択され、選択出力クロック信号Ｓ５として出力されるようになっている。
【００６３】
上記のように構成される場合にも、複数の遅延インバータ１０１ａから出力される出力クロック信号Ｓ４のうちの何れかを選択するとともに、選択された出力クロック信号Ｓ４の位相を第２の可変遅延回路１０２により調整することによって、入力されたデータを最適な位相でラッチすることがより容易にできる。
【００６４】
《発明の実施形態５》
図１３は実施形態５のクロック遅延回路、およびクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【００６５】
このクロック遅延回路には、実施形態３のクロック遅延回路（図９）に加えて、第１の可変遅延回路３０１とは遅延インバータ１０１ａの段数が異なる少なくとも１つの第１の可変遅延回路３０１’と、第１の可変遅延回路３０１・３０１’の何れかから出力された遅延クロック信号Ｓ２を選択して位相比較回路１０４に入力させる比較クロック選択回路５０８が設けられている。また、出力クロック選択回路３０７は、上記第１の可変遅延回路３０１・３０１’における複数の遅延インバータ１０１ａからそれぞれ出力される出力クロック信号Ｓ４のうちの何れかを選択するようになっている。
【００６６】
このように構成することにより、第１の可変遅延回路３０１だけでは調整できないような範囲のタイミングでも、第１の可変遅延回路３０１’によって調整することが可能となる。より具体的には、第１の可変遅延回路３０１・３０１’を切り替えることによって、ＤＬＬをロックさせることのできる入力クロック信号Ｓ１の周波数範囲を拡大することができ、また、各第１の可変遅延回路３０１・３０１’について得られる出力クロック信号Ｓ４の位相は離散的（１／遅延インバータ１０１ａの段数の整数倍）であるが、第１の可変遅延回路３０１・３０１’で上記段数が異なることによって、より多くの段階の位相の出力クロック信号Ｓ４を得ることができる。
【００６７】
なお、上記第１の可変遅延回路３０１・３０１’は、必ずしも複数の遅延インバータ１０１ａから出力クロック信号Ｓ４を出力するものに限らず、実施形態１の第１の可変遅延回路１０１のように１つの遅延インバータ１０１ａだけから出力クロック信号Ｓ４を出力するものを用い、出力クロック選択回路３０７は何れかの第１の可変遅延回路だけを選択するようにしてもよい。
【００６８】
《発明の実施形態６》
図１４は実施形態６のクロック遅延回路、およびクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【００６９】
このクロック遅延回路には、実施形態４のクロック遅延回路（図１１）に加えて、実施形態５（図１３）と同様に、第１の可変遅延回路４０１とは遅延インバータ１０１ａの段数が異なる少なくとも１つの第１の可変遅延回路４０１’と、第１の可変遅延回路４０１・４０１’の何れかから出力された遅延クロック信号Ｓ２を選択して位相比較回路１０４に入力させる比較クロック選択回路５０８が設けられている。また、出力クロック選択回路３０７は、上記第１の可変遅延回路４０１・４０１’における複数の遅延インバータ１０１ａからそれぞれ出力される出力クロック信号Ｓ４のうちの何れかを選択するようになっている。
【００７０】
このように構成することによっても、やはり、上記実施形態５と同様に、第１の可変遅延回路４０１だけでは調整できないような範囲のタイミングでも、第１の可変遅延回路４０１’によって調整することが可能となる。
【００７１】
《発明の実施形態７》
図１５は実施形態７のクロック遅延回路、およびクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【００７２】
このクロック遅延回路は、実施形態３（図９）の構成に加えて、出力回路１０６にラッチされるデータの品質を判定する判定回路６０１と、制御回路６０２と、記憶回路６０３とを備え、第２の遅延制御回路１０３から出力される遅延制御信号および出力クロック選択回路３０７による選択が自動的に制御されて、適切なタイミングでデータのラッチがなされるように構成されたものである。
【００７３】
より詳しくは、上記判定回路６０１は、例えば、制御回路６０２から出力される所定のテストデータと、そのテストデータが記憶素子等に一旦書き込まれた後に読み出され、出力回路１０６により選択出力クロック信号Ｓ５に応じたタイミングでラッチされたデータとが一致しているかどうかを判定するようになっている。
【００７４】
また、制御回路６０２は、第２の遅延制御回路１０３が出力する遅延制御信号と、出力クロック選択回路３０７による出力クロック信号Ｓ４の選択とを順次種々に切り替え、上記判定回路６０１によってラッチデータと元のテストデータとが一致したと判定された場合の遅延制御信号と選択との組み合わせを記憶回路６０３に記憶させるとともに、その記憶内容に基づいて第２の遅延制御回路１０３と出力クロック選択回路３０７とを制御するようになっている。
【００７５】
このように構成されることにより、適切なタイミングの選択出力クロック信号Ｓ５が出力回路１０６に入力されるので、データのラッチが確実に行われる。
【００７６】
ここで、上記のような判定は、例えばデータ出力回路の製造時等に行われるようにしてもよいし、電源ＯＮ時や所定の時間が経過するごと、温度変動や電源電圧変動が検出されたときなどに行われるようにしてもよい。
【００７７】
なお、第２の遅延制御回路１０３による遅延制御と出力クロック選択回路３０７による選択との組み合わせに対してデータ一致の判定をするのに限らず、例えば、まず、出力クロック選択回路３０７による選択だけに基づいて判定し、これによって一致するデータがラッチされない場合に、さらに第２の遅延制御回路１０３による遅延制御も行われるようにしたり、また、その逆の制御が行われるようにしたりしてもよい。
【００７８】
また、上記のように出力クロック選択回路３０７を用いて出力クロック信号Ｓ４の選択を順次切り替えて適切なタイミングを判定するのに代えて、各出力クロック信号Ｓ４に対応する複数の出力回路１０６を設けるとともに、何れかの出力回路１０６によってラッチされたデータを選択的に出力するデータ選択回路を設け、各出力回路１０６にそれぞれの出力クロック信号Ｓ４に基づいて並行してデータをラッチさせて、適切なタイミングでデータをラッチした出力回路１０６の出力がデータ選択回路によって選択されるようにしてもよい。この場合には、適切なタイミングの出力クロック信号Ｓ４を短時間に判別することができる。
【００７９】
また、上記のようにして適切なタイミングの出力クロック信号Ｓ４を判別する構成は、複数の出力クロック信号Ｓ４を出力する第１の可変遅延回路３０１を備えた構成に限らず、１つまたは複数の出力クロック信号Ｓ４を出力する複数の第１の可変遅延回路を備えた構成に適用してもよい。
【００８０】
《発明の実施形態８》
図１６は実施形態８のクロック遅延回路、およびクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【００８１】
このクロック遅延回路は、実施形態４（図１１）の構成に加えて、実施形態７（図１５）と同様に、判定回路６０１と、制御回路６０２と、記憶回路６０３とを備え、第２の遅延制御回路１０３から出力される遅延制御信号および出力クロック選択回路３０７による選択が自動的に制御されて、適切なタイミングでデータのラッチがなされるように構成されたものである。
【００８２】
このクロック遅延回路においては、制御回路６０２の制御により第２の遅延制御回路１０３から出力される遅延制御信号が、第１の可変遅延回路４０１と位相比較回路１０４との間に設けられた第２の可変遅延回路１０２に入力される点を除いて、適切なタイミングでデータをラッチ可能な第２の遅延制御回路１０３から出力される遅延制御信号の制御および出力クロック信号Ｓ４の選択がなされる動作は実施形態７と同じであり、やはり、適切なタイミングの出力クロック信号Ｓ４が出力回路１０６に入力されるので、データのラッチが確実に行われる。
【００８３】
なお、本実施形態８においても、実施形態７について説明したような変形は同様に適用可能である。
【産業上の利用可能性】
【００８４】
本発明にかかるクロック遅延回路およびデータ出力回路は、ＤＬＬに用いられる第２の可変遅延回路の遅延時間を制御することによって、ＤＬＬのロック位相を微小に変化させ、第１の可変遅延回路を構成する所定の遅延素子からの出力クロック信号の位相を、１つの遅延素子の遅延時間以下の分解能で高精度に調整することができるので、遅延素子の特性の製造ばらつき等の影響を極力抑えることができ、また、そのような出力クロック信号を用いることによって、データを適切なタイミングで保持し、出力することができるという効果を有し、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いてクロック信号を遅延させ、例えばメモリアクセスを適切に行えるようなクロック信号を出力するクロック遅延回路、および上記クロック信号に同期したデータを出力するデータ出力回路等として有用である。
【図面の簡単な説明】
【００８５】
【図１】実施形態１のクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【図２】同、第１の可変遅延回路１０１の構成を示す回路図である。
【図３】同、第２の可変遅延回路１０２の構成を示す回路図である。
【図４】同、クロック遅延回路のＤＬＬの動作を示すタイミングチャートである。
【図５】同、クロック遅延回路の調整時の動作を示すタイミングチャートである。
【図６】実施形態２のクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【図７】同、第１の可変遅延回路２０１の構成を示す回路図である。
【図８】同、クロック遅延回路の調整時の動作を示すタイミングチャートである。
【図９】実施形態３のクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【図１０】同、第１の可変遅延回路３０１の構成を示す回路図である。
【図１１】実施形態４のクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【図１２】同、第１の可変遅延回路４０１の構成を示す回路図である。
【図１３】実施形態５のクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【図１４】実施形態６のクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【図１５】実施形態７のクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【図１６】実施形態８のクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【図１７】従来のクロック遅延回路を有するデータ出力回路の構成を示すブロック図である。
【符号の説明】
【００８６】
１０１      第１の可変遅延回路
１０１ａ    遅延インバータ
１０２      第２の可変遅延回路
１０２ａ    遅延インバータ
１０３      第２の遅延制御回路
１０４      位相比較回路
１０５      第１の遅延制御回路
１０６      出力回路
２０１      第１の可変遅延回路
３０１      第１の可変遅延回路
３０１’    第１の可変遅延回路
３０７      出力クロック選択回路
４０１      第１の可変遅延回路
４０１’    第１の可変遅延回路
５０８      比較クロック選択回路
６０１      判定回路
６０２      制御回路
６０３      記憶回路
Ｓ１      入力クロック信号
Ｓ２      遅延クロック信号
Ｓ３      遅延クロック信号
Ｓ４      出力クロック信号
Ｓ５      選択出力クロック信号
【図１】
2005050228.tif 000003
【図２】
2005050228.tif 000004
【図３】
2005050228.tif 000005
【図４】
2005050228.tif 000006
【図５】
2005050228.tif 000007
【図６】
2005050228.tif 000008
【図７】
2005050228.tif 000009
【図８】
2005050228.tif 000010
【図９】
2005050228.tif 000011
【図１０】
2005050228.tif 000012
【図１１】
2005050228.tif 000013
【図１２】
2005050228.tif 000014
【図１３】
2005050228.tif 000015
【図１４】
2005050228.tif 000016
【図１５】
2005050228.tif 000017
【図１６】
2005050228.tif 000018
【図１７】
2005050228.tif 000019