(57)【要約】【課題】  デジタルの階調表示データに対応するγ補正特性を変更し得る表示素子駆動装置、及びその表示素子駆動装置を備えた表示装置を提供する。【解決手段】  液晶駆動回路は、デジタルの階調表示データに応じてγ補正される階調表示用駆動電圧を生成するＤ／Ａ変換回路３６を備える。Ｄ／Ａ変換回路３６は、デジタルの階調表示データを構成する階調数よりも多い１群の電圧種の表示用アナログ電圧の中からγ補正される階調表示用駆動電圧を生成するＤＡＣ回路５０と、デジタルの各階調表示データに対応させて、１群の電圧種の表示用アナログ電圧の中から、γ補正される階調表示用駆動電圧を設定する記憶回路４０とを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
デジタルの階調表示データに応じてγ補正される階調表示用駆動電圧を生成するデジタル−アナログ変換手段を備えた表示素子駆動装置において、
上記デジタル−アナログ変換手段は、
上記デジタルの階調表示データを構成する階調数よりも多い１群の電圧種の表示用アナログ電圧の中からγ補正される階調表示用駆動電圧を生成する拡張階調電圧生成手段と、
上記デジタルの各階調表示データに対応させて、上記１群の電圧種の表示用アナログ電圧の中から、γ補正される階調表示用駆動電圧を設定するγ補正電圧設定手段とを備えていることを特徴とする表示素子駆動装置。
【請求項２】
前記拡張階調電圧生成手段における１群の表示用アナログ電圧の電圧種は、前記階調表示データを構成する階調数の少なくとも２倍以上であることを特徴とする請求項１記載の表示素子駆動装置。
【請求項３】
前記γ補正電圧設定手段は、前記γ補正される階調表示用駆動電圧の組み合わせパターンを２進データにて記憶する記憶手段を備えていることを特徴とする請求項１又は２記載の表示素子駆動装置。
【請求項４】
前記記憶手段は、前記γ補正される階調表示用駆動電圧の組み合わせパターンを変更可能となっていることを特徴とする請求項３記載の表示素子駆動装置。
【請求項５】
前記記憶手段は、デジタルの階調表示データを、該階調表示データを構成するビット数よりも多いビット数のデジタルデータに変換するビット変換手段を有していることを特徴とする請求項１〜４のいずれか１項に記載の表示素子駆動装置。
【請求項６】
前記ビット変換手段は、
デジタルの階調表示データを、該階調表示データを構成するビット数よりも２ビット多いビットに変換する選択回路と、
この選択回路のビットから、該選択回路のビットよりも１ビット少ないビットを出力する出力回路とを有していることを特徴とする請求項５記載の表示素子駆動装置。
【請求項７】
前記拡張階調電圧生成手段は、抵抗Ｒと抵抗２Ｒとを組み合わせたはしご回路によるデジタル／アナログ変換回路からなっていることを特徴とする請求項１記載の表示素子駆動装置。
【請求項８】
前記記憶手段は、前記γ補正される階調表示用駆動電圧の組み合わせパターンを予め複数記憶していると共に、
上記予め複数の記憶されたγ補正される階調表示用駆動電圧の組み合わせパターンは、切り替え可能となっていることを特徴とする請求項１又は２記載の表示素子駆動装置。
【請求項９】
前記予め複数の記憶されたγ補正される階調表示用駆動電圧の組み合わせパターンは、液晶交流化駆動を行う際の正電圧印加と負電圧印加とに応じて切り替えられることを特徴とする請求項８記載の表示素子駆動装置。
【請求項１０】
前記拡張階調電圧生成手段とγ補正電圧設定手段とを組み合わせたものを複数個設け、これらを時分割駆動することにより、上記組み合わせたものの数よりも多いソース信号ラインに出力することを特徴とする請求項１記載の表示素子駆動装置。
【請求項１１】
前記請求項１〜１０のいずれか１項に記載の表示素子駆動装置を備えたことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子等の表示素子を駆動する表示素子駆動装置、及びその表示素子駆動装置を備えた表示装置に関するものであり、特に、液晶駆動装置に用いられる階調表示基準電圧発生回路に関する。
【背景技術】
【０００２】
表示素子としての液晶表示素子を駆動する液晶駆動装置等に用いられる階調表示基準電圧発生回路は、２つの電圧の中間電圧を作る回路である。例えば、アクティブマトリックス方式の液晶表示装置における液晶駆動部では、抵抗分割を用いて中間電圧が作られる。そして、抵抗分割用の抵抗には、γ補正と呼ばれる抵抗比を持たせており、この抵抗比の比率に応じて液晶材料の光学特性を補正し、より自然な階調表示を実現するようにしている。すなわち、階調値とその階調に応じた表示電圧とは必ずしも線形関係にはないので、γ補正が必要となる。
【０００３】
以下に、上記階調表示基準電圧発生回路を備えた液晶表示装置の構成、その液晶表示装置におけるアクティブマトリックスＴＦＴ（Thin Film Transistor：薄膜トランジスタ）方式の液晶パネルの構成、その液晶駆動波形、及び、そのソースドライバの構成について説明する。
【０００４】
上記アクティブマトリックス方式の液晶表示装置１１０の構成は、図２１に示すように、液晶表示部１１０ａと、それを駆動する液晶駆動装置としての液晶駆動回路１１０ｂとに分かれる。
【０００５】
上記液晶表示部１１０ａは、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）方式の液晶パネル１０１を有している。一方、上記液晶駆動回路１１０ｂには、ＩＣ(集積回路)にてなるソースドライバ１０３及びゲートドライバ１０４と、コントローラ１０５と、液晶駆動電源１０６とが搭載されている。
【０００６】
上記構成において、外部から入力された表示データは、上記コントローラ１０５を介してデジタル信号である表示データＤとしてソースドライバ１０３に入力される。ソースドライバ１０３は、入力された表示データＤを時分割して第１ソースドライバ〜第ｎソースドライバにラッチし、その後、コントローラ１０５から入力される上記水平同期信号に同期してＤ／Ａ変換する。そして、時分割された表示データＤをＤ／Ａ変換して成る階調表示用のアナログ電圧(以下、「階調表示電圧」と言う)を、図示しないソース信号ラインを介して、液晶パネル１０１内における対応する上記液晶表示素子に出力する。
【０００７】
一方、上記液晶パネル１０１には、図２２に示すように、画素電極１１１、画素容量１１２、画素電極１１１への電圧印加をオン・オフ制御するＴＦＴ１１３、ソース信号ライン１１４、ゲート信号ライン１１５、及び対向電極１０２が設けられている。ここで、画素電極１１１、画素容量１１２及びＴＦＴ１１３によって１画素分の上記液晶表示素子Ａが構成される。
【０００８】
上記ソース信号ライン１１４には、図２１に示すソースドライバ１０３から、表示対象画素の明るさに応じた上記階調表示電圧が与えられる。一方、ゲート信号ライン１１５には、ゲートドライバ１０４から、列方向に並んだＴＦＴ１１３を順次オンするような走査信号が与えられる。そして、オン状態のＴＦＴ１１３を介して、当該ＴＦＴ１１３のドレインに接続された画素電極１１１にソース信号ライン１１４の階調表示電圧が印加され、上記対向電極１０２との間の画素容量１１２に蓄積される。こうして、液晶の光透過率が上記階調表示電圧に応じて変化されて、画素表示が行われる。
【０００９】
次に、ソースドライバ１０３を構成する第ｎソースドライバについて、図２３に基いて、説明する。
【００１０】
第ｎソースドライバ１３０では、入力されたデジタル信号の表示データＤは、Ｒ(赤)・Ｇ（緑)・Ｂ(青)の表示データ(ＤＲ・ＤＧ・ＤＢ)を有している。そして、この表示データＤは、一旦、入力ラッチ回路１３１にラッチされた後、前記コントローラ１０５からスタートパルスＳＰ及びクロックＣＫによってシフトするシフトレジスタ回路１３２の動作に合わせて、時分割によってサンプリングメモリ回路１３３に記憶される。その後、コントローラ１０５からの図示しない水平同期信号に基づいてホールドメモリ回路１３４に一括転送される。なお、Ｓはカスケード出力である。
【００１１】
階調表示基準電圧発生回路１３９は、外部基準電圧発生回路(図２１における液晶駆動電源１０６に相当)から供給される電圧ＶＲに基づいて、各レベルの基準電圧を発生する。ホールドメモリ回路１３４のデータは、レベルシフタ回路１３５を介してＤ／Ａ変換回路１３６に送出され、各レベルの基準電圧に基づいてアナログ電圧に変換される。そして、出力回路１３７によって、液晶駆動電圧出力端子１３８から、上記階調表示電圧として、各液晶表示素子Ａのソース信号ライン１１４に出力される。すなわち、上記基準電圧のレベル数が上記表示可能な階調数となる。
【００１２】
図２４に、上述のような複数の基準電圧を発生して中間電圧を生成する階調表示基準電圧発生回路１３９の構成を示す。上記階調表示基準電圧発生回路１３９は、６４通りの基準電圧を発生するようにしている。
【００１３】
この階調表示基準電圧発生回路１３９は、Ｖ０,Ｖ８,Ｖ１６,Ｖ２４,Ｖ３２,Ｖ４０,Ｖ４８,Ｖ５６及びＶ６４で表わされる９個の中間調電圧入力端子と、γ補正のための抵抗比を持たせた抵抗素子Ｒ０〜Ｒ７と、各抵抗素子Ｒ０〜Ｒ７の両端間に直列に８個ずつ接続された合計６４個の図示しない抵抗にて構成されている。このように、γ補正と呼ばれる抵抗比をソースドライバ１０３に内蔵し、上記階調表示電圧に変換するための液晶駆動出力電圧に折れ線特性を持たせるようにしている。したがって、上記抵抗比の比率によって液晶材料の光学特性を補正することによって、液晶材料の光学特性に合わせた自然な階調表示を行うことができる。なお、従来の階調表示基準電圧発生回路１３９におけるγ補正された液晶駆動出力電圧の特性例を、図２５に示す。
【００１４】
上記従来の階調表示基準電圧発生回路１３９においては、図２５に示す液晶駆動出力電圧の折れ線特性にて表される最適なγ補正特性は、液晶材料の種類や液晶パネルの画素数によって異なり、液晶モジュール毎に異なる。そして、ソースドライバ１０３に内蔵される階調表示基準電圧発生回路１３９の抵抗分割比は、ソースドライバ１０３の設計段階において決定されている。したがって、適用する液晶モジュールの液晶材料の種類や液晶パネルの画素数に応じてγ補正特性を変更する場合には、その都度、ソースドライバ１０３を作り換えなければならないと言う問題がある。
【００１５】
このため、液晶材料や液晶パネルの特性に応じてγ補正特性を変更できる階調表示基準電圧発生回路が、特許文献１や特許文献２にて提案されている。
【００１６】
例えば、特許文献１では、用意した抵抗をスイッチにより接続することにより、分割抵抗比を変更できるようにしている。また、特許文献２では、抵抗にて分割された階調電圧を定電流回路を使用したγ補正回路を使用し、分割抵抗比を変更できるようにしている。
【特許文献１】特開２００１−１３４７８号公報（平成１３年１月１９日公開）
【特許文献２】特開２００１−１６６７５１号公報（平成１３年６月２２日公開）
【非特許文献１】「アナログＩＣの基礎（１４６，１４７ページ）」、白土義男著、東京電気大学出版局発行（１９８１年３月３０日第１版１刷発行、１９９３年２月２５日第２版１刷発行）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記従来の表示素子駆動装置、及びその表示素子駆動装置を備えた表示装置におけるγ補正の方法は、抵抗にて分割された電圧を各々微調整するため、予め分割された電圧値を超えての調整ができないという問題が発生する。
【００１８】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、デジタルの階調表示データに対応するγ補正特性を変更し得る表示素子駆動装置、及びその表示素子駆動装置を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の表示素子駆動装置は、上記課題を解決するために、デジタルの階調表示データに応じてγ補正される階調表示用駆動電圧を生成するデジタル−アナログ変換手段を備えた表示素子駆動装置において、上記デジタル−アナログ変換手段は、上記デジタルの階調表示データを構成する階調数よりも多い１群の電圧種の表示用アナログ電圧の中からγ補正される階調表示用駆動電圧を生成する拡張階調電圧生成手段と、上記デジタルの各階調表示データに対応させて、上記１群の電圧種の表示用アナログ電圧の中から、γ補正される階調表示用駆動電圧を設定するγ補正電圧設定手段とを備えていることを特徴としている。
【００２０】
上記の発明によれば、拡張階調電圧生成手段は、階調数よりも多い１群の電圧種の表示用アナログ電圧から、階調表示用駆動電圧を生成する。そして、γ補正電圧設定手段は、階調数よりも多い１群の電圧種の表示用アナログ電圧の中からγ補正される階調表示用駆動電圧を設定する。
【００２１】
したがって、入力されるデジタルの階調表示データとγ補正される階調表示用駆動電圧との関係は、固定されたものではなく、γ補正電圧設定手段の設定により変更することができる。
【００２２】
この結果、デジタルの階調表示データに対応するγ補正特性を変更し得る表示素子駆動装置を提供することができる。
【００２３】
また、本発明の表示素子駆動装置は、上記記載の表示素子駆動装置において、前記拡張階調電圧生成手段における１群の表示用アナログ電圧の電圧種は、前記階調表示データを構成する階調数の少なくとも２倍以上であることを特徴としている。
【００２４】
上記の発明によれば、拡張階調電圧生成手段における１群の表示用アナログ電圧の電圧種は、階調表示データを構成する階調数の少なくとも２倍以上であるので、階調表示データを構成する階調数の少なくとも２倍以上の１群の表示用アナログ電圧の電圧種から所望の階調表示用駆動電圧を選択することができる。
【００２５】
また、本発明の表示素子駆動装置は、上記記載の表示素子駆動装置において、前記γ補正電圧設定手段は、前記γ補正される階調表示用駆動電圧の組み合わせパターンを２進データにて記憶する記憶手段を備えている。
【００２６】
上記の発明によれば、γ補正される階調表示用駆動電圧の組み合わせパターンは、記憶手段に記憶される。この記憶回路は２進データにての記憶するので、その変更は容易である。
【００２７】
また、本発明の表示素子駆動装置は、上記記載の表示素子駆動装置において、前記記憶手段は、前記γ補正される階調表示用駆動電圧の組み合わせパターンを変更可能となっていることを特徴としている。
【００２８】
上記の発明によれば、記憶手段は、前記γ補正される階調表示用駆動電圧の組み合わせパターンを変更可能となっているので、確実に、デジタルの階調表示データに対応するγ補正特性を変更し得る表示素子駆動装置を提供することができる。
【００２９】
また、本発明の表示素子駆動装置は、上記記載の表示素子駆動装置において、前記記憶手段は、デジタルの階調表示データを、該階調表示データを構成するビット数よりも多いビット数のデジタルデータに変換するビット変換手段を有していることを特徴としている。
【００３０】
上記の発明によれば、記憶手段では、ビット変換手段が、デジタルの階調表示データを、該階調表示データを構成するビット数よりも多いビット数のデジタルデータに変換する。
【００３１】
したがって、ビットデータにより、容易に、階調表示データを構成するビット数よりも多いビット数のデジタルデータに変更することができる。
【００３２】
また、本発明の表示素子駆動装置は、上記記載の表示素子駆動装置において、前記ビット変換手段は、デジタルの階調表示データを、該階調表示データを構成するビット数よりも２ビット多いビットに変換する選択回路と、この選択回路のビットから、該選択回路のビットよりも１ビット少ないビットを出力する出力回路とを有していることを特徴としている。
【００３３】
上記の発明によれば、デジタルの階調表示データを、該階調表示データを構成するビット数よりも２ビット多いビットに変換する選択回路と、この選択回路のビットから、該選択回路のビットよりも１ビット少ないビットを出力する出力回路とによって、具体的に、ビットデータにより、容易に、階調表示データを構成するビット数よりも多いビット数のデジタルデータに変更することができる。
【００３４】
また、本発明の表示素子駆動装置は、上記記載の表示素子駆動装置において、前記拡張階調電圧生成手段は、抵抗Ｒと抵抗２Ｒとを組み合わせたはしご回路によるデジタル／アナログ変換回路からなっていることを特徴としている。
【００３５】
上記の発明によれば、抵抗Ｒと抵抗２Ｒとを組み合わせたはしご回路によるデジタル／アナログ変換回路によって、簡単な構成で、デジタルの階調表示データに対応するγ補正特性を変更し得る表示素子駆動装置を提供することができる。
【００３６】
また、本発明の表示素子駆動装置は、上記記載の表示素子駆動装置において、前記記憶手段は、前記γ補正される階調表示用駆動電圧の組み合わせパターンを予め複数記憶していると共に、上記複数の記憶されたγ補正される階調表示用駆動電圧の組み合わせパターンは、切り替え可能となっていることを特徴としている。
【００３７】
上記の発明によれば、前記記憶手段は、前記γ補正される階調表示用駆動電圧の組み合わせパターンを予め複数記憶している。そして、これら組み合わせパターンは、切り替え可能となっている。
【００３８】
したがって、複数のγ補正される階調表示用駆動電圧の組み合わせパターンを切り替えることにより、容易に、デジタルの階調表示データに対応するγ補正特性を変更し得る表示素子駆動装置を提供することができる。
【００３９】
また、本発明の表示素子駆動装置は、上記記載の表示素子駆動装置において、前記予め複数の記憶されたγ補正される階調表示用駆動電圧の組み合わせパターンは、液晶交流化駆動を行う際の正電圧印加と負電圧印加とに応じて切り替えられることを特徴としている。
【００４０】
上記の発明によれば、予め複数の記憶されたγ補正される階調表示用駆動電圧の組み合わせパターンは、液晶交流化駆動を行う際の正電圧印加と負電圧印加とに応じて切り替えられる。
【００４１】
したがって、液晶交流化駆動であっても、正電圧印加と負電圧印加とに応じて容易にデジタルの階調表示データに対応するγ補正特性を変更し得る表示素子駆動装置を提供することができる。
【００４２】
また、本発明の表示素子駆動装置は、上記記載の表示素子駆動装置において、前記拡張階調電圧生成手段とγ補正電圧設定手段とを組み合わせたものを複数個設け、これらを時分割駆動することにより、上記組み合わせたものの数よりも多いソース信号ラインに出力することを特徴としている。
【００４３】
上記の発明によれば、デジタル−アナログ変換手段には、拡張階調電圧生成手段とγ補正電圧設定手段とを組み合わせたものが複数個設けられる。そして、これらを時分割駆動することにより、上記組み合わせたものの数よりも多いソース信号ラインに出力する。
【００４４】
すなわち、拡張階調電圧生成手段とγ補正電圧設定手段とを組み合わせたものを共有化し、時分割駆動する。これにより、回路規模の削減が可能となる。
【００４５】
また、本発明の表示装置は、上記課題を解決するために、前記記載の表示素子駆動装置を備えていることを特徴としている。
【００４６】
上記の発明によれば、表示装置は前記記載の表示素子駆動装置を備えているので、デジタルの階調表示データに対応するγ補正特性を変更し得る表示装置を提供することができる。
【発明の効果】
【００４７】
本発明の表示素子駆動装置、及びその表示素子駆動装置を備えた表示装置は、デジタル−アナログ変換手段は、上記デジタルの階調表示データを構成する階調数よりも多い１群の電圧種の表示用アナログ電圧の中からγ補正される階調表示用駆動電圧を生成する拡張階調電圧生成手段と、上記デジタルの各階調表示データに対応させて、上記１群の電圧種の表示用アナログ電圧の中から、γ補正される階調表示用駆動電圧を設定するγ補正電圧設定手段とを備えているものである。
【００４８】
それゆえ、入力されるデジタルの階調表示データとγ補正される階調表示用駆動電圧との関係は、固定されたものではなく、γ補正電圧設定手段の設定により変更することができる。
【００４９】
この結果、デジタルの階調表示データに対応するγ補正特性を変更し得る表示素子駆動装置を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００５０】
〔実施の形態１〕
本発明の一実施形態について図１ないし図１４に基づいて説明すれば、以下の通りである。
【００５１】
本実施の形態のアクティブマトリックス方式の表示装置としての液晶表示装置１０の構成は、図１０に示すように、液晶表示部１０ａと、それを駆動する液晶駆動装置としての液晶駆動回路１０ｂとに分かれる。
【００５２】
上記液晶表示部１０ａは、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）方式の液晶パネル１を有している。この液晶パネル１内には、図示しない液晶表示素子と後に詳述する共通電極である対向電極２とが設けられている。
【００５３】
一方、上記液晶駆動回路１０ｂには、ＩＣ(集積回路)にてなるソースドライバ３及びゲートドライバ４と、コントローラ５と、液晶駆動電源６とが搭載されている。上記コントローラ５は、ソースドライバ３に表示データＤ及び制御信号Ｓ1を入力する一方、ゲートドライバ４には垂直同期信号Ｓ２を入力する。さらに、ソースドライバ３及びゲートドライバ４に水平同期信号を入力する。
【００５４】
上記構成において、外部から入力された表示データは、上記コントローラ５を介してデジタル信号である表示データＤとしてソースドライバ３に入力される。ソースドライバ３は、入力された表示データＤを時分割して第１ソースドライバ〜第ｎソースドライバにラッチし、その後、コントローラ５から入力される上記水平同期信号に同期してＤ／Ａ変換する。そして、時分割された表示データＤをＤ／Ａ変換して成る階調表示用のアナログ電圧(以下、「階調表示電圧」と言う)を、図示しないソース信号ラインを介して、液晶パネル１内における対応する上記液晶表示素子に出力する。
【００５５】
一方、上記液晶パネル１には、図１１に示すように、画素電極１１、画素容量１２、画素電極１１への電圧印加をオン・オフ制御するＴＦＴ１３、ソース信号ライン１４、ゲート信号ライン１５、及び対向電極２が設けられている。ここで、画素電極１１、画素容量１２及びＴＦＴ１３によって１画素分の上記液晶表示素子Ａが構成される。
【００５６】
上記ソース信号ライン１４には、図１０に示すソースドライバ３から、表示対象画素の明るさに応じた上記階調表示電圧が与えられる。一方、ゲート信号ライン１５には、ゲートドライバ４から、列方向に並んだＴＦＴ１３を順次オンするような走査信号が与えられる。そして、オン状態のＴＦＴ１３を介して、当該ＴＦＴ１３のドレインに接続された画素電極１１にソース信号ライン１４の階調表示電圧が印加され、上記対向電極２との間の画素容量１２に蓄積される。こうして、液晶の光透過率が上記階調表示電圧に応じて変化されて、画素表示が行われる。
【００５７】
図１２及び図１３に、液晶駆動波形の一例を示す。図１２及び図１３において、２１、２５はソースドライバ３の駆動波形であり、２２、２６はゲートドライバ４の駆動波形である。また、２３、２７は対向電極２の電位であり、２４、２８は画素電極１１の電圧波形である。ここで、液晶材料に印加される電圧は、画素電極１１と対向電極２との電位差であり、図中においては斜線で示している。
【００５８】
例えば、図１２の場合は、上記ゲートドライバ４の駆動波形２２のレベルが「Ｈ」の期間だけＴＦＴ１３がオンし、ソースドライバ３の駆動波形２１と対向電極２の電位２３との差の電圧が画素電極１１に印加される。その後、ゲートドライバ４の駆動波形２２のレベルは「Ｌ」となり、ＴＦＴ１３はオフ状態となる。その場合に、画素には画素容量１２が存在するために、上述の電圧が維持される。
【００５９】
図１３の場合も同様である。ただし、図１２と図１３とは、液晶材料に印加される電圧が異なる場合を示しており、図１２の場合は、図１３の場合と比べて印加電圧が高くなっている。このように、液晶材料に印加する電圧をアナログ電圧として変化させることによって、液晶の光透過率をアナログ的に変え、多階調表示を実現する。なお、表示可能な階調数は、液晶材料に印加されるアナログ電圧の選択肢の数によって決定される。
【００６０】
次に、ソースドライバ３を構成する第ｎソースドライバについて説明する。
【００６１】
第ｎソースドライバ３０は、図１４に示すように、入力ラッチ回路３１、シフトレジスタ回路３２、サンプリングメモリ回路３３、ホールドメモリ回路３４、レベルシフタ回路３５、Ｄ／Ａ変換回路(デジタル／アナログ変換回路)３６、出力回路３７を有している。
【００６２】
上記第ｎソースドライバ３０では、入力されたデジタル信号の表示データＤは、Ｒ(赤)・Ｇ（緑)・Ｂ(青)の表示データ(ＤＲ・ＤＧ・ＤＢ)を有している。そして、この表示データＤは、一旦、入力ラッチ回路３１にラッチされた後、前記コントローラ５からスタートパルスＳＰ及びクロックＣＫによってシフトするシフトレジスタ回路３２の動作に合わせて、時分割によってサンプリングメモリ回路３３に記憶される。その後、コントローラ５からの図示しない水平同期信号に基づいてホールドメモリ回路３４に一括転送される。なお、Ｓはカスケード出力である。
【００６３】
ホールドメモリ回路３４のデータは、レベルシフタ回路３５を介してＤ／Ａ変換回路３６に送出され、各レベルの基準電圧に基づいてアナログ電圧に変換される。そして、出力回路３７によって、液晶駆動電圧出力端子３８から、上記階調表示電圧として、各液晶表示素子Ａのソース信号ライン１４に出力される。すなわち、上記基準電圧のレベル数が上記表示可能な階調数となる。
【００６４】
ここで、本実施の形態のＤ／Ａ変換回路３６について、詳述する。
【００６５】
本実施の形態のＤ／Ａ変換回路３６は、〔背景技術〕で述べた階調表示基準電圧発生回路１３９とＤ／Ａ変換回路１３６との機能を備えるものとなっている。したがって、上記Ｄ／Ａ変換回路３６は、外部基準電圧発生回路である図１０に示す液晶駆動電源６から供給される電圧ＶＲに基づいて、各レベルの基準電圧を発生するものとなっている。このため、本実施の形態では、Ｄ／Ａ変換回路３６内に基準電圧発生手段も備えることから、〔背景技術〕で述べた階調表示基準電圧発生回路１３９はなくなる。
【００６６】
上記機能を有する本実施の形態のＤ／Ａ変換回路３６は、図１に示すように、γ補正電圧設定手段及び記憶手段としての記憶回路４０と拡張階調電圧生成手段としてのＤＡＣ回路５０とからなっている。上記記憶回路４０には、入力端子Ｄ０・Ｄ１が設けられており、これら入力端子Ｄ０・Ｄ１に入力する信号は、図１４に示すレベルシフタ回路３５からの出力信号に相当する。また、ＤＡＣ回路５０の出力電圧Ｖoutが、図１４に示すＤ／Ａ変換回路３６からの出力電圧に相当する。
【００６７】
上記Ｄ／Ａ変換回路３６では、デジタルの各階調表示データに対応させて、１群の表示用アナログ電圧から、γ補正されるアナログ電圧値の組み合わせパターンを設定するようになっている。
【００６８】
説明を簡単にするため、本実施の形態では、２ビット入力により、８階調の電圧から、４階調の電圧を選んで、γ補正曲線を作成する場合を説明する。なお、実際の使用では、階調数を多くし、細かな電圧を設定できるようにする。例えば８ビットの入力を使用し１０２４階調の電圧から、２５６の電圧を選択して補正曲線を作成する等である。
【００６９】
本実施の形態では、図２（ａ）に示す真理値表１のように、階調値０、１、２、３を示す２進数２ビットの各階調表示データ入力値Ｄ０・Ｄ１が与えられた場合に、図３に示す出力電圧Ｖoutが出力されるようになっている。例えば、階調値０では（１／８）Ｖｄｄの出力電圧Ｖoutが出力され、階調値１では、（４／８）Ｖｄｄの階調表示用駆動電圧としての出力電圧Ｖoutが出力され、階調値２では、（５／８）Ｖｄｄの出力電圧Ｖoutが出力され、階調値４では、（６／８）Ｖｄｄの出力電圧Ｖoutが出力されるようになっている。この各出力電圧Ｖoutのパターンは、γ補正されるアナログ電圧値の組み合わせパターンの一つを示している。そして、このようなγ補正されるアナログ電圧値の組み合わせパターンは、図２（ｂ）に示すように、電圧値Ｖｄｄを８つに等分割した８種類の出力電圧Ｖoutに対して、順に、２進３ビットにて「０００」〜「１１１」が付されており、そのいずれかを選択することにより、該当する出力電圧Ｖoutが出力される。例えば、階調値１では、２進数３ビットの「１００」を選択すれば、上記の（４／８）Ｖｄｄの出力電圧Ｖoutが出力されるようになっている。
【００７０】
逆に、階調値１をγ補正したアナログ電圧値として、（３／８）Ｖｄｄの出力電圧Ｖoutを出力したいときには、２進数３ビット「Ｄ２’，Ｄ１’，Ｄ０’」において、「０１１」を選択すれば、容易に、上記の（３／８）Ｖｄｄの出力電圧Ｖoutに変更することができる。
【００７１】
すなわち、本実施の形態では、図２（ａ）の真理値表１に示すように、階調値０、１、２、３を示す２進数２ビットの各階調表示データ入力値Ｄ０・Ｄ１が与えられた場合に、この値を、「Ｄ２’，Ｄ１’，Ｄ０’」として、「００１」、「１００」、「１０１」、「１１１」を選択するための選択論理審理値Ａ・Ｂ・Ｃ・Ｄが使用されている。本実施の形態では、選択論理審理値Ａ・Ｂ・Ｃ・Ｄは、２進数４ビット「１０００」、「０１００」、「００１０」、「０００１」となっている。このため、選択論理審理値Ａ・Ｂ・Ｃ・Ｄの設定を変えることにより、２進数３ビット「Ｄ２’，Ｄ１’，Ｄ０’」の各値を変更して、容易に出力電圧Ｖoutを変更することができる。
【００７２】
上記の機能を果たす記憶回路４０は、具体的には、図４に示すように、選択回路４１と出力手段としての真理値出力回路４５とからなっている。選択回路４１は、２つの入力Ｄ０・Ｄ１の値により、図２（ａ）に示す真理値表１にて、４つの選択論理審理値Ａ・Ｂ・Ｃ・Ｄを得る回路である。選択回路４１は、例えば、図５に示すように、ＡＮＤ回路４２及びＮＯＴ回路４３にて構成される。
【００７３】
すなわち、選択回路４１では、例えば、２つの入力Ｄ０＝０、入力Ｄ１＝０が入力されたときに、選択論理審理値Ａの出力では、いずれの値もＮＯＴ回路４３・４３に通してＡＮＤ回路４２に入力されるので、ＮＯＴ回路４３・４３の出力（１，１）となり、ＡＮＤ回路４２の出力は、その論理積により、出力「１」が取り出される。また、選択論理審理値Ｂの出力では、入力Ｄ０＝０は直接ＡＮＤ回路４２に入力されると共に、入力Ｄ１＝０はＮＯＴ回路４３に通してＡＮＤ回路４２に入力されるので、ＡＮＤ回路４２の出力は、その論理積により、出力「０」が取り出される。さらに、選択論理審理値Ｃの出力では、入力Ｄ０＝０はＮＯＴ回路４３に通してＡＮＤ回路４２に入力されると共に、入力Ｄ１＝０は直接ＡＮＤ回路４２に入力されるので、ＡＮＤ回路４２の出力は、その論理積により、出力「０」が取り出される。選択論理審理値Ｄの出力では、２つの入力Ｄ０＝０、入力Ｄ１＝０のいずれの値も直接ＡＮＤ回路４２に入力されるので、ＡＮＤ回路４２の出力は、その論理積により、出力「０」が取り出される。
【００７４】
一方、記憶回路４０における真理値出力回路４５は、図４に示すように、４×３のマトリクス回路にてなっており、各選択論理審理値Ａ・Ｂ・Ｃ・Ｄの出力は、３個のいずれかのトランジスタＴＲａ・ＴＲｂの各ゲートに接続される。トランジスタＴＲａは通常のＮｃｈトランジスタであり、ゲート信号が「１」になるとソースドレイン間が導通する。一方、トランジスタＴＲｂはトランジスタＴＲｂと同じ構造であるが、ゲート電圧印加が「１」であろうと、「０」であろうと、常にソースドレイン間が導通しないトランジスタである。トランジスタＴＲａ・ＴＲｂは、トランジスタの製造工程で分けることができる。例えば、トランジスタのＰＮ工程において、トランジスタＴＲａはＰＮ有り、トランジスタＴＲｂはＰＮ無しとに作り分けることができる。この作り分けは、製造に使うマスクの作り方により変更可能である。同様に、他の工程にてマスクを使用し通常に動作するトランジスタと動作しないトランジスタを作り分けすることができる。このようにしてトランジスタＴＲａ・ＴＲｂを作り分けることにより、予めデータを記憶しておくことができる。このような記憶回路４０は、一般にマスクＲＯＭと呼ばれる回路である。
【００７５】
真理値出力回路４５では、ＰｃｈトランジスタであるトランジスタＴＲｃにて、２進数３ビット「Ｄ２’，Ｄ１’，Ｄ０’」のラインをＶｄｄ「１」にした後、入力Ｄ０・Ｄ１によって、選択論理審理値Ａ・Ｂ・Ｃ・Ｄの一つが「１」になり、「１」になったラインにつながるトランジスタＴＲａ・ＴＲｂが選択される。例えば、選択論理審理値Ａが選択された場合、２進数３ビット「Ｄ０’」のラインはトランジスタＴＲｂが導通しないので、Ｖｄｄ「１」になる。２進数３ビット「Ｄ２’，Ｄ１’」のラインはトランジスタＴＲａが接続されているので、ゲート電圧が「１」になることにより導通し、ＧＮＤ「０」となる。
【００７６】
同様に、選択論理審理値Ｂを選択した場合、２進数３ビットＤ０’＝０、２進数３ビットＤ１’＝１、２進数３ビットＤ２’＝１となる。このようにして、２ビットにより選択信号に３ビットのデータが出力されるように予め設定することができる。
【００７７】
この設定は、本例で示すように、ＲＯＭ(Read Only Memory)を使用する以外に、電気的に書き換え可能なＥＥＰＲＯＭ（Electrically Erasable Programmable ＲＯＭ）やＲＡＭ（Random Access・Memory）等でも可能である。
【００７８】
一方、Ｄ／Ａ変換回路３６のＤＡＣ回路５０は、一般的にＲ−２ＲＤＡＣ回路又ははしご回路によるＤＡＣ（Ｄ／Ａ converter：Ｄ／Ａ変換器）と呼ばれるものである。すなわち、ＤＡＣ回路５０は、出力電圧Ｖoutと接地との間に複数の抵抗Ｒ…と接地に最も近いところに抵抗２Ｒを接続する一方、各抵抗Ｒ…、２Ｒからは抵抗２Ｒ…をそれぞれ分岐させ、その分岐したものに２進数３ビット「Ｄ２’，Ｄ１’，Ｄ０’」を出力させるものである。例えば、２進数３ビット「Ｄ２’，Ｄ１’，Ｄ０’」が「０，０，１」であれば、（１／８）Ｖｄｄを得ることができる。なお、ＤＡＣ回路５０の説明は、例えば、非特許文献１に示されているため、詳しくは説明しないが、２進数３ビット「Ｄ２’，Ｄ１’，Ｄ０’」の値により、図２（ｂ）に示す真理値表２のような関係をとる。なお、電源電圧をＶｄｄとしている。
【００７９】
このようにして、記憶回路４０の内容つまりＲＯＭデータにより、８階調の電圧から任意に４レベルの電圧を選択できる。したがって、図３に示すグラフの補正曲線の他に、例えば、図６（ａ）（ｂ）に示す真理値表３・２、及び図７に示すグラフのように、図３に示すグラフとは反対の傾斜曲線、又は、図６（ａ）（ｂ）に示す真理値表４・２、及び図９に示すグラフのような折れ線も選択できる。なお、図８（ａ）（ｂ）に示す真理値表４・２、及び図９に示すグラフのような折れ線は、あくまで、単に選択枝の例示をしめすものであり、実際のγ補正ではこのような選択になることはない。
【００８０】
この結果、階調データと階調データをアナログデータに変換するＤＡコンバータとの間に階調データのビット数を増加させる手段を配置し、増加したビットにγ補正のデータを付加する。
【００８１】
そして、上記ビットを増加させる手段に書き換え可能な記憶手段を使用することにより、γ曲線が変更する場合も簡単に変更できる。
【００８２】
すなわち、多階調のＤ／Ａ変換回路３６により発生する電圧のうち、予め設定した階調の電圧を選択して、階調データにおける、階調電圧の補正を任意に設定が可能となる。
【００８３】
このように、本実施の形態の液晶駆動回路１０ｂでは、ＤＡＣ回路５０は、階調数よりも多い１群の電圧種の表示用アナログ電圧から、出力電圧Ｖoutを生成する。そして、記憶回路４０は、階調数よりも多い１群の電圧種の表示用アナログ電圧の中からγ補正される出力電圧Ｖoutを設定する。
【００８４】
したがって、入力されるデジタルの階調表示データとγ補正される階調表示用駆動電圧との関係は、固定されたものではなく、γ補正電圧設定手段の設定により変更することができる。
【００８５】
この結果、デジタルの階調表示データに対応するγ補正特性を変更し得る液晶駆動回路１０ｂを提供することができる。
【００８６】
また、本実施の形態の液晶駆動回路１０ｂは、ＤＡＣ回路５０における１群の表示用アナログ電圧の電圧種は、上記階調表示データを構成する階調数の少なくとも２倍以上であるので、階調表示データを構成する階調数の少なくとも２倍以上の１群の表示用アナログ電圧の電圧種から所望の階調表示用駆動電圧を選択することができる。
【００８７】
また、本実施の形態の液晶駆動回路１０ｂでは、γ補正される階調表示用駆動電圧の組み合わせパターンは、記憶回路４０に記憶される。この記憶回路４０は２進データにて記憶するので、その変更は容易である。
【００８８】
また、本実施の形態の液晶駆動回路１０ｂでは、記憶回路４０は、γ補正される階調表示用駆動電圧の組み合わせパターンを変更可能となっているので、確実に、デジタルの階調表示データに対応するγ補正特性を変更し得る液晶駆動回路１０ｂを提供することができる。
【００８９】
また、本実施の形態の液晶駆動回路１０ｂでは、ビット変換手段としての記憶回路４０が、デジタルの階調表示データを、該階調表示データを構成するビット数よりも多いビット数のデジタルデータに変換する。
【００９０】
したがって、ビットデータにより、容易に、階調表示データを構成するビット数よりも多いビット数のデジタルデータに変更することができる。
【００９１】
また、本実施の形態の液晶駆動回路１０ｂでは、デジタルの階調表示データを、該階調表示データを構成するビット数よりも２ビット多いビットに変換する選択回路４１と、この選択回路４１のビットから、該選択回路４１のビットよりも１ビット少ないビットを出力する真理値出力回路４５とによって、具体的に、ビットデータにより、容易に、階調表示データを構成するビット数よりも多いビット数のデジタルデータに変更することができる。
【００９２】
また、本実施の形態の液晶駆動回路１０ｂでは、ＤＡＣ回路５０は、抵抗Ｒと抵抗２Ｒとを組み合わせたはしご回路によるデジタル／アナログ変換回路からなっている。
【００９３】
したがって、抵抗Ｒと抵抗２Ｒとを組み合わせたはしご回路によるデジタル／アナログ変換回路によって、簡単な構成で、デジタルの階調表示データに対応するγ補正特性を変更し得る液晶駆動回路１０ｂを提供することができる。
【００９４】
また、本実施の形態の液晶表示装置は、液晶駆動回路１０ｂを備えているので、デジタルの階調表示データに対応するγ補正特性を変更し得る表示装置を提供することができる。
〔実施の形態２〕
本発明の他の実施の形態について図１５ないし図１８に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００９５】
本実施の形態の液晶駆動回路１０ｂは、図１５に示すように、図１に示す４×３ビットの記憶回路４０を２個用意した４×３×２ビットの記憶回路６０にする。４×３ビットの具体的な構成は、図１６（ａ）（ｂ）に示すように、記憶回路６０ａ・６０ｂからなっており、図２に示す記憶回路４０が２個ある構成になる。ただし、選択回路４１は、記憶回路６０ｂにのみ設けられている。
【００９６】
このように、４×３ビットの記憶回路４０が２個あることにより、８階調の電圧から４電圧を選択するパターンを２種類用意しておくことができる。本実施の形態では、記憶回路６０の切り替えを行うのが、同図に示すＳ信号になる。このＳ信号により、入力Ｄ０・Ｄ１が同じデータの場合でも、選択される電圧は別の電圧にすることができる。
【００９７】
図１７（ａ）（ｂ）に示すように、真理値表５・２に電圧の選択例を示す。これにより、Ｓ信号が０と１との場合で、図１８のグラフに示すように、例えば、全く反対の電圧を選択することができる。
【００９８】
本設定例は、液晶駆動の交流化を簡単にできることを示している。表示データ（Ｄ０、Ｄ１）が同じであり、反対の電圧を液晶に加えることができるので、Ｓ信号の切り替えだけで液晶駆動の交流化が行える。
【００９９】
さらに、このとき、記憶回路６０の設定を変えることにより、交流化においてγ補正の曲線を変更することも簡単に行うことができる。すなわち、液晶交流化駆動において、正電圧印加と負電圧印加とに応じてデジタルの階調表示データに対応するγ補正特性を変更する。
【０１００】
なお、本実施の形態では、４×３ビットの記憶回路４０を２個使用した記憶回路６０について述べたが、必ずしもこれに限らず、ビット数、選択信号を増加させることにより、任意の階調電圧、階調パターンへの対応が可能である。
【０１０１】
例えば、表示するデータによりγ補正曲線のパターンを変更することや、表示の状態（例えば携帯電話の待ち受け時）により階調数を少なくし低消費電力化を図る等への応用が可能である。
【０１０２】
また、上記記憶回路６０内により多くの複数のγ曲線データを記憶しておき、選択信号によりγ曲線データを選択することにより、ドライバの動作途中でも、γ曲線を変更できる。また、本変更手段は、予め分割された電圧値がないので、γ補正の調整を自由に行うことができる。
【０１０３】
このように、本実施の形態の液晶駆動回路１０ｂでは、記憶手段としての記憶回路６０は、γ補正される階調表示用駆動電圧の組み合わせパターンを複数としての２個予め記憶している。そして、これら組み合わせパターンは、切り替え可能となっている。
【０１０４】
したがって、複数のγ補正される階調表示用駆動電圧の組み合わせパターンを切り替えることにより、容易に、デジタルの階調表示データに対応するγ補正特性を変更し得る液晶駆動回路１０ｂを提供することができる。
【０１０５】
また、本実施の形態の液晶駆動回路１０ｂでは、予め複数の記憶されたγ補正される階調表示用駆動電圧の組み合わせパターンは、液晶交流化駆動を行う際の正電圧印加と負電圧印加とに応じて切り替えることが可能となっている。
【０１０６】
したがって、液晶交流化駆動であっても、正電圧印加と負電圧印加とに応じて容易にデジタルの階調表示データに対応するγ補正特性を変更し得る液晶駆動回路１０ｂを提供することができる。
【０１０７】
また、本実施の形態の液晶表示装置は、液晶駆動回路１０ｂを備えているので、デジタルの階調表示データに対応するγ補正特性を変更し得る表示装置を提供することができる。
〔実施の形態３〕
本発明のさらに他の実施の形態について図１９及び図２０に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１及び実施の形態２と同じである。また、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１０８】
前述の実施の形態１及び実施の形態２にて示した液晶駆動回路１０ｂでは、図１及び図１５に示すＤ／Ａ変換回路３６が液晶の画素の各ソース信号ライン１４の１本につき、１回路備えられることになるが（図１４参照）、Ｄ／Ａ変換回路３６を削減するために時分割駆動することにより、Ｄ／Ａ変換回路３６を共有化したＤ／Ａ変換回路７０とすることが可能である。
【０１０９】
すなわち、図１４に示すように、第ｎソースドライバ３０は、１水平同期期間に相当するラッチ信号ＬＳでラッチすると、ＤＡ変換された駆動電圧は、１水平期間中、駆動電圧を出力し続ける。
【０１１０】
これに対して、１水平同期期間中、常に各ソース信号ライン１４に出力をし続けるのではなく、例えば、図１９（ａ）（ｂ）に示すように、レベルシフタ回路３５とＤ／Ａ変換回路３６の入力との間にセレクタ回路７１を備えると共に、Ｄ／Ａ変換回路３６の出力と出力回路３７との間にセレクタ回路７２を備える。また、図１のＤ／Ａ変換回路３６を例えば１０回路設置したＤ／Ａ変換回路７０とし、１水平同期期間内の所定の期間Ｔ１で出力端子０１〜０１０に係わるレベルシフタ回路３５、図１のＤ／Ａ変換回路３６、及び出力回路３７をセレクタ回路７１・７２で接続する。そして、まず、液晶パネル１のソース信号ライン１４に出力し、次に、期間Ｔ２でセレクタ回路７１・７２を切り替え、図２０に示すように、出力０１１〜０２０にて出力させ、この切り替え操作を１水平同期期間内で、Ｔ１、Ｔ２、Ｔ３、Ｔ４、…と時分割で行っていく。
【０１１１】
セレクタ回路７１・７２がオフ（非選択時）した時、ハイインピーダンスになるようにしておけば、出力回路３７の入力段に小さい容量、又は浮遊容量で非選択の出力回路の出力電圧Ｖoutは維持できる。このようにして、図１の回路の共有化が可能であり、回路規模の削減が可能となる。なお、同図１９（ａ）では、「図１の回路」と記載しているが、図１５の回路でもよい。
【０１１２】
このように、本実施の形態の液晶駆動回路１０ｂでは、デジタル−アナログ変換手段としてのＤ／Ａ変換回路７０には、記憶回路４０とＤＡＣ回路５０とを組み合わせたＤ／Ａ変換回路３６が複数個設けられる。そして、これらを時分割駆動することにより、上記組み合わせたＤ／Ａ変換回路３６の個数よりも多いソース信号ライン１４に出力する。
【０１１３】
すなわち、記憶回路４０とＤＡＣ回路５０とを組み合わせたＤ／Ａ変換回路３６を共有化し、時分割駆動する。これにより、回路規模の削減が可能となる。
【０１１４】
また、本実施の形態の液晶表示装置は、液晶駆動回路１０ｂを備えているので、デジタルの階調表示データに対応するγ補正特性を変更し得る表示装置を提供することができる。
【０１１５】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１１６】
本発明の表示素子駆動装置、及びその表示素子駆動装置を備えた表示装置は、例えば、表示素子としての液晶素子を用いたアクティブマトリクス型の液晶表示装置及びそのソースドライバに適用することができる。
【０１１７】
また、表示装置としては、液晶表示素子を備えた液晶表示装置に限らず、電気泳動型ディスプレイ、ツイストボール型ディスプレイ、微細なプリズムフィルムを用いた反射型ディスプレイ、デジタルミラーデバイス等の光変調素子を用いたディスプレイの他、発光素子として、有機ＥＬ発光素子、無機ＥＬ発光素子、ＬＥＤ（Light Emitting Diode) 等の発光輝度が可変の素子を用いたディスプレイ、フィールドエミッションディスプレイ（ＦＥＤ）、プラズマディスプレイにも利用することができる。
【図面の簡単な説明】
【０１１８】
【図１】本発明における表示素子駆動装置の実施の形態を示すものであり、Ｄ／Ａ変換回路の構成を示すブロック図である。
【図２】（ａ）（ｂ）は、上記Ｄ／Ａ変換回路における記憶回路を真理値表にて示す説明図である。
【図３】図２（ａ）（ｂ）に示す真理値表にて得られるγ補正電圧のパターンを示すグラフである。
【図４】上記Ｄ／Ａ変換回路における記憶回路の構成を詳細に示すブロック図である。
【図５】上記記憶回路における選択回路の構成を示す回路図である。
【図６】（ａ）（ｂ）は、上記Ｄ／Ａ変換回路において、他のγ補正電圧のパターンを得るための真理値表を示す説明図である。
【図７】図６（ａ）（ｂ）に示す真理値表にて得られるγ補正電圧のパターンを示すグラフである。
【図８】（ａ）（ｂ）は、上記Ｄ／Ａ変換回路において、さらに他のγ補正電圧のパターンを得るための真理値表を示す説明図である。
【図９】図８（ａ）（ｂ）に示す真理値表にて得られるγ補正電圧のパターンを示すグラフである。
【図１０】上記表示素子駆動装置を搭載するアクティブマトリックスＴＦＴ方式の液晶表示装置の構成を示すブロック図である。
【図１１】上記液晶表示装置の画素の構成を示すブロック図である。
【図１２】上記液晶表示装置において、ゲートドライバの駆動波形のレベルが「Ｈ」のときの画素の印加電圧を示す波形図である。
【図１３】上記液晶表示装置において、ゲートドライバの駆動波形のレベルが「Ｌ」のときの画素の印加電圧を示す波形図である。
【図１４】上記液晶表示装置における第ｎソースドライバの構成を示すブロック図である。
【図１５】本発明における表示素子駆動装置の他の実施の形態を示すものであり、Ｄ／Ａ変換回路の構成を示すブロック図である。
【図１６】（ａ）（ｂ）は、上記Ｄ／Ａ変換回路における記憶回路の構成を詳細に示すブロック図である。
【図１７】（ａ）（ｂ）は、上記Ｄ／Ａ変換回路における記憶回路を真理値表にて示す説明図である。
【図１８】図１７（ａ）（ｂ）に示す真理値表にて得られるγ補正電圧のパターンを示すグラフである。
【図１９】（ａ）は、本発明における表示素子駆動装置のさらに他の実施の形態を示すものであり、共有化したＤ／Ａ変換回路の構成を示すブロック図であり、（ｂ）は、ＡＳＷ（アナログスイッチ）の構成を示す回路図である。
【図２０】上記Ｄ／Ａ変換回路を真理値表にて示す説明図である。
【図２１】従来のアクティブマトリックスＴＦＴ方式の液晶表示装置の構成を示すブロック図である。
【図２２】上記液晶表示装置の画素の構成を示すブロック図である。
【図２３】上記液晶表示装置における第ｎソースドライバの構成を示すブロック図である。
【図２４】上記第ｎソースドライバの階調表示基準電圧発生回路の構成を示す回路図である。
【図２５】上記第ｎソースドライバによって得られるγ補正電圧設定状態を示すグラフである。
【符号の説明】
【０１１９】
１    液晶パネル
３    ソースドライバ
４    ゲートドライバ
５    コントローラ
１０    液晶表示装置（表示装置）
１０ａ  液晶表示部
１０ｂ  液晶駆動回路（液晶駆動装置）
１１    画素電極
１２    画素容量
１３    ＴＦＴ
１４    ソース信号ライン
１５    ゲート信号ライン
３１    入力ラッチ回路
３２    シフトレジスタ回路
３３    サンプリングメモリ回路
３４    ホールドメモリ回路
３５    レベルシフタ回路
３６    Ｄ／Ａ変換回路
３７    出力回路
４０    記憶回路（γ補正電圧設定手段）
４１    選択回路
４２    ＡＮＤ回路
４３    ＮＯＴ回路
５０    ＤＡＣ回路（拡張階調電圧生成手段、記憶手段）
６０    記憶回路（γ補正電圧設定手段）
Ｄ０    入力端子
Ｄ１    入力端子
Ｖout   出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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