(57)【要約】【課題】  オン電流の低減を防止しつつ、オフ電流の低減および信頼性の向上が図られた薄膜半導体装置を提供する。【解決手段】  薄膜半導体装置は、基材１の主表面１ａ上に形成され、この基材１の主表面１ａからの高さが第１の高さｈ１である第１頂面７ａを含む第１領域７と、第１領域７の両側に位置し、基材１の主表面１ａからの高さが上記第１の高さｈ１よりも低い第２の高さｈ２である第２頂面８ａを含む第２領域８とを有する多結晶シリコン層６と、第１頂面７ａにゲート絶縁膜としての第２のシリコン酸化膜９を介して形成されたゲート電極１０と、ゲート電極１０の下方に位置し、第１頂面７ａから深さ方向に向かって第１領域７に延在するチャネル領域と、チャネル領域を挟み込むように位置し、第２頂面８ａから深さ方向に向かって第２領域８に延在するソース／ドレイン領域とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基材の主表面上に形成され、前記基材の主表面からの高さが第１の高さである第１頂面を含む第１領域と、前記第１領域の両側に位置し、前記基材の主表面からの高さが前記第１の高さよりも低い第２の高さである第２頂面を含む第２領域とを有する多結晶半導体薄膜と、
前記第１頂面に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の下方に位置し、前記第１頂面から深さ方向に向かって前記第１領域に延在するチャネル領域と、
前記チャネル領域を挟み込むように位置し、前記第２頂面から深さ方向に向かって前記第２領域に延在するソース／ドレイン領域とを備えた、半導体装置。
【請求項２】
前記第１の高さと前記第２の高さとの差が、１００ｎｍ以上１０００ｎｍ以下である、請求項１に記載の半導体装置。
【請求項３】
基材の主表面上に非晶質半導体薄膜を形成する工程と、
前記非晶質半導体薄膜にレーザー光を照射し、前記非晶質半導体薄膜を多結晶半導体薄膜に改質する工程と、
エッチング処理を施し、前記基材の主表面からの高さが第１の高さである第１頂面を含む第１領域と、前記第１領域の両側に位置し、前記基材の主表面からの高さが前記第１の高さよりも低い第２の高さである第２頂面を含む第２領域とを前記多結晶半導体薄膜に形成する工程と、
前記第１頂面に絶縁膜を介してゲート電極を形成する工程と、
前記第２頂面から深さ方向に向かって前記第２領域に延在するようにソース／ドレイン領域を形成する工程とを備えた、半導体装置の製造方法。
【請求項４】
前記非晶質半導体薄膜に照射する前記レーザー光の波長が、３７０ｎｍ以上７１０ｎｍ以下である、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記非晶質半導体薄膜に照射する前記レーザー光が、ＮｄをドープしたＹＡＧ（Ｙ3Ａｌ5Ｏ12）レーザー、ＮｄをドープしたＹＶＯ4レーザー、ＮｄをドープしたＹＬＦ（ＬｉＹＦ4）レーザー、Ｎｄをドープしたガラスレーザー、ＹｂをドープしたＡＧ（Ｙ3Ａｌ5Ｏ12）レーザー、ＹｂをドープしたＹＶＯ4レーザー、ＹｂをドープしたＹＬＦ（ＬｉＹＦ4）レーザーおよびＹｂをドープしたガラスレーザーからなる群から選択される一の発振装置から出射されたレーザー光の第２高調波または第３高調波である、請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、より特定的には、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）およびその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置等に用いられるＴＦＴは、非晶質シリコンＴＦＴ（アモルファスシリコンＴＦＴ）と多結晶シリコンＴＦＴ（ポリシリコンＴＦＴ）とに大別される。このうち、ポリシリコンＴＦＴは、アモルファスシリコンＴＦＴに比べキャリアの移動度が高いため、応答性に優れており、駆動回路の高集積化が可能であるという利点を有している。ポリシリコンＴＦＴの製造プロセスは比較的低温で行えるため、安価なガラス基板上に素子を形成することが可能であり、製造コストの削減にも寄与する。
【０００３】
ポリシリコンＴＦＴにおいては、オフ電流の低減や信頼性の向上のために、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が採用される。一般にＬＤＤ構造は、ソース／ドレイン領域間に位置するチャネル領域の両側に電界緩和領域（ＬＤＤ領域）を設けることによって構成される。
【０００４】
しかしながら、近年の半導体装置の微細化に伴い、所望の形状およびサイズのＬＤＤ領域を半導体薄膜中に制御性よく製作することが困難になってきている。このため、素子間におけるＬＤＤ領域の形状およびサイズにばらつきが生じ、結果として素子間の特性ばらつきが生じてしまう。
【０００５】
この問題を解決するものとして、電界緩和領域を膜厚方向に形成する技術が知られている（たとえば、非特許文献１参照）。この技術は、他の部分とは膜厚の異なる部分を有する半導体薄膜中に素子を形成し、電流経路の一部を膜厚方向にとることにより、電界緩和効果を得るものである。
【０００６】
図１４は、上記非特許文献１に開示のＴＦＴの構造を示す模式断面図である。図１４に示すように、非特許文献１に開示のＴＦＴにあっては、上部が極薄のシリコン酸化膜１１６によって覆われた非晶質シリコン層１１５と、この非晶質シリコン層１１５の両側に位置し、ソース／ドレイン領域が形成された多結晶シリコン層１０８と、極薄のシリコン酸化膜１１６を介して非晶質シリコン層１１５の頂面に形成された多結晶シリコン層１１７とからなるフィールドを有する。ここで、非晶質シリコン層１１５と、この非晶質シリコン層１１５の両側に位置する多結晶シリコン層１０８とは、連続する一体の膜１０７として形成され、非晶質シリコン層１１５の膜厚に比べ多結晶シリコン層１０８の膜厚は薄く形成されている。非晶質シリコン層１１５上に位置する多結晶シリコン層１１７の頂面には、ゲート絶縁膜１０９を介してゲート電極１１０が設けられている。なお、極薄のシリコン酸化膜１１６上に位置する多結晶シリコン層１１７は、上記非晶質シリコン層１１５および多結晶シリコン層１０８を含む一体の膜１０７とは別体の膜として形成されている。
【０００７】
このように構成することにより、ＴＦＴのＯＮ動作に際してソース／ドレイン領域間に流れる電流の経路は、図１４中に矢印Ｃ３で示すように、非晶質シリコン層１１５から極薄のシリコン酸化膜１１６を貫通して多結晶シリコン層１１７に至り、多結晶シリコン層１１７の頂面と平行な方向に進んだ後に再び極薄のシリコン酸化膜１１６を貫通して非晶質シリコン層１１７に至るように構成されることになる。すなわち、半導体薄膜の主表面と平行な方向のみならず膜厚方向にも電流経路が形成されるようになる。このため、非晶質シリコン層１１５が電界緩和効果を奏するＬＤＤ領域として機能するようになり、オフ電流の低減と信頼性の向上が図られるようになる。また、半導体薄膜の主表面と平行な方向にのみ電流経路が形成されるＴＦＴに比べ、制御性よくＬＤＤ領域を形成することが可能になる。
【０００８】
非晶質シリコン層１１５および多結晶シリコン層１０８，１１７は、以下のプロセスを経て形成される。まず、基材の主表面上に所定の膜厚にて形成された第１層の非晶質シリコン層の所定部位を写真製版技術を用いて薄膜化する。そして、第１層の非晶質シリコン層の膜厚の厚い部分上に第２層の非晶質シリコン層を極薄のシリコン酸化膜を介して形成する。つづいて、エキシマレーザー光を照射し、第１層の非晶質シリコン層の薄膜化された部分と第２層の非晶質シリコン層とを多結晶シリコン層に改質する。このとき、第１層の非晶質シリコン層と第２層の非晶質シリコン層との間に位置する極薄のシリコン酸化膜によってレーザ光がブロッキングされるため、第１層の非晶質シリコン層の膜厚の厚い部分は改質されず、非晶質シリコン層として残存することになる。このような工程を経ることにより、上記構成のＴＦＴが製作される。
【非特許文献１】Ｋｅｅ−Ｃｈａｎ  Ｐａｒｋ  ｅｔ  ａｌ．，”Ａ  Ｎｅｗ  Ｐｏｌｙ−Ｓｉ  Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｐｏｌｙ−Ｓｉ／ａ−Ｓｉ  Ｄｏｕｂｌｅ  Ａｃｔｉｖｅ  Ｌａｙｅｒ”，ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，Ｖｏｌ．２１，Ｎｏ．１０，２０００，ｐｐ．４８８−４９０
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記非特許文献１に開示のＴＦＴの構造を採用した場合には、ＬＤＤ構造が非晶質シリコン層１１５と極薄のシリコン酸化膜１１６で構成されるため、オフ電流の低減のみならずオン電流も著しく低下し、駆動能力が大幅に低下するという問題が生じる。また、極薄のシリコン酸化膜１１６を介して積層された多結晶シリコン層１１７／非晶質シリコン層１１５からなる積層膜を形成するためには、複雑な製造プロセスを経る必要があり、製造工程が煩雑化するとともに、結晶化アニールの際にも高い制御性が要求されるようになり、製造コストが増大するという問題も生じる。
【００１０】
本発明は、上述の問題点を解決すべくなされたものであり、オン電流の低減を防止しつつ、オフ電流の低減および信頼性の向上が図られた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に基づく半導体装置は、多結晶半導体層と、ゲート電極と、上記多結晶半導体層中に形成されたチャネル領域と、ソース／ドレイン領域とを備える。多結晶半導体層は、基材の主表面上に形成され、この基材の主表面からの高さが第１の高さである第１頂面を含む第１領域と、第１領域の両側に位置し、基材の主表面からの高さが上記第１の高さよりも低い第２の高さである第２頂面を含む第２領域とを有する。ゲート電極は、第１頂面に絶縁膜を介して形成される。チャネル領域は、ゲート電極の下方に位置し、第１頂面から深さ方向に向かって第１領域に延在する。ソース／ドレイン領域は、チャネル領域を挟み込むように位置し、第２頂面から深さ方向に向かって第２領域に延在する。
【００１２】
本発明に基づく半導体装置の製造方法は、以下の工程を備える。
（ａ）基材の主表面上に非晶質半導体薄膜を形成する工程。
（ｂ）非晶質半導体薄膜にレーザー光を照射し、非晶質半導体薄膜を多結晶半導体薄膜に改質する工程。
（ｃ）エッチング処理を施し、基材の主表面からの高さが第１の高さである第１頂面を含む第１領域と、第１領域の両側に位置し、基材の主表面からの高さが第１の高さよりも低い第２の高さである第２頂面を含む第２領域とを多結晶半導体薄膜に形成する工程。
（ｄ）第１頂面に絶縁膜を介してゲート電極を形成する工程。
（ｅ）第２頂面から深さ方向に向かって第２領域に延在するようにソース／ドレイン領域を形成する工程。
【発明の効果】
【００１３】
本発明によれば、オン電流の低減を防止しつつ、オフ電流の低減および信頼性の向上が図られた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図を参照して説明する。
【００１５】
（実施の形態１）
本発明の実施の形態１における半導体装置は、液晶表示装置等に用いられるポリシリコンＴＦＴであって、オン電流の低減を防止しつつオフ電流の低減と信頼性の向上が図られたポリシリコンＴＦＴである。
【００１６】
（半導体装置の構造）
まず、本実施の形態における半導体装置の構造について説明する。図１は、本実施の形態における半導体装置の構造を示す模式断面図である。
【００１７】
図１に示すように、本実施の形態における半導体装置は、基材１としてのガラス基板２／第１のシリコン窒化膜３／第１のシリコン酸化膜４からなる積層体の上に島化した多結晶シリコン層６を有している。多結晶シリコン層６は、基材１の主表面１ａからの高さがｈ１である第１領域７と、基材１の主表面１ａからの高さがｈ２である第２領域８とから構成され、第２領域８は第１領域７の両側に位置している。多結晶シリコン層６の第２領域８には所定の濃度で不純物がドープされており、ＴＦＴのソース／ドレイン領域を形成している。多結晶シリコン層６の第１領域７には、ＴＦＴの動作時の電流経路となるチャネル領域が形成されている。
【００１８】
多結晶シリコン層６は、その一部がゲート絶縁膜を構成し、他の部分が層間絶縁膜を構成する第２のシリコン酸化膜９によって覆われている。多結晶シリコン層６の第１領域７の頂面である第１頂面７ａ上には、上記第２のシリコン酸化膜９を介してゲート電極１０が形成されている。このゲート電極１０は、たとえばクロム（Ｃｒ）膜にて構成される。第２のシリコン酸化膜９のゲート電極１０によって覆われていない部分およびゲート電極１０は、層間絶縁膜としての第３のシリコン酸化膜１１によって覆われている。
【００１９】
多結晶シリコン層６の第２領域８上に位置する第２のシリコン酸化膜９および第３のシリコン酸化膜１１の所定部位には、コンタクトホール１２が設けられており、このコンタクトホール１２を充填し、かつ第３のシリコン酸化膜１１上に延在するように導体層１３が設けられている。この導体層１３は、ソース／ドレイン領域が形成された第２領域８の頂面である第２頂面８ａに電気的に接続されており、ソース／ドレイン領域の電極となるものである。この導体層１３は、たとえばアルミニウム膜によって構成される。ソース／ドレイン領域の電極である導体層１３によって覆われた部分以外の第３のシリコン酸化膜１１上には、保護膜としての第２のシリコン窒化膜１４が形成されている。
【００２０】
本半導体装置においては、多結晶シリコン層６の第１領域７の膜厚（基材１の主表面１ａからの高さである第１の高さｈ１に相当）が、多結晶シリコン層６の第２領域８の膜厚（基材１の主表面１ａからの高さである第２の高さｈ２に相当）よりも分厚く形成されている。これら第１領域７と第２領域８の膜厚差は、好ましくは１００ｎｍ以上１０００ｎｍ以下である。
【００２１】
以上において説明した本実施の形態における半導体装置の特徴的な構成を要約すれば、以下の通りである。本実施の形態における半導体装置は、多結晶半導体層としての多結晶シリコン層６と、ゲート電極１０と、上記多結晶シリコン層６中に形成されたチャネル領域と、ソース／ドレイン領域とを備えており、多結晶シリコン層６は、基材１の主表面１ａ上に形成され、この基材１の主表面１ａからの高さが第１の高さｈ１である第１頂面７ａを含む第１領域７と、この第１領域７の両側に位置し、基材１の主表面１ａからの高さｈ２が上記第１の高さｈ１よりも低い第２の高さである第２頂面８ａを含む第２領域８とを有する。ゲート電極１０は、第１頂面にゲート絶縁膜としての第２シリコン酸化膜９を介して形成され、チャネル領域は、ゲート電極１０の下方に位置し、第１頂面７ａから深さ方向に向かって第１領域７に延在する。ソース／ドレイン領域は、チャネル領域を挟み込むように位置し、第２頂面８ａから深さ方向に向かって第２領域８に延在する。
【００２２】
そして、より好ましくは、上記第１の高さｈ１と上記第２の高さｈ２との差が１００ｎｍ以上１０００ｎｍ以下である。
【００２３】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。図２ないし図７は、本実施の形態における半導体装置の製造方法を示す第１ないし６工程図である。
【００２４】
まず、図２を参照して、ガラス基板２上にプラズマ気相成長法を用いて第１のシリコン窒化膜３を形成する。つづいて、第１のシリコン窒化膜３上に同じくプラズマ気相成長法を用いて第１のシリコン酸化膜４を形成する。以上により、ガラス基板２／第１のシリコン窒化膜３／第１のシリコン酸化膜４の積層体からなる基材１を準備する。ここで、ガラス基板２上に形成する第１のシリコン窒化膜３および第１のシリコン酸化膜４は、たとえばそれぞれの膜厚が１００ｎｍとなるように形成する。なお、上記第１のシリコン窒化膜３および第１のシリコン酸化膜４の形成後に、これらの膜質の向上のためのアニール処理等の熱処理を施してもよい。
【００２５】
次に、図３を参照して、基材１の主表面１ａである第１のシリコン酸化膜４の主表面上に、プラズマ気相成長法もしくは熱気相成長法を用いて非晶質シリコン層５を形成する。この非晶質シリコン層５の膜厚は、たとえば１５０ｎｍ程度である。
【００２６】
その後、レーザー光を図中矢印Ａ方向から照射し、非晶質シリコン層５の改質を行なう。照射するレーザー光としては、ＮｄをドープしたＹＡＧ（Ｙ3Ａｌ5Ｏ12）レーザー、ＮｄをドープしたＹＶＯ4レーザー、ＮｄをドープしたＹＬＦ（ＬｉＹＦ4）レーザー、Ｎｄをドープしたガラスレーザー、ＹｂをドープしたＡＧ（Ｙ3Ａｌ5Ｏ12）レーザー、ＹｂをドープしたＹＶＯ4レーザー、ＹｂをドープしたＹＬＦ（ＬｉＹＦ4）レーザーおよびＹｂをドープしたガラスレーザーからなる群から選択される一の発振装置から出射されたレーザー光の第２高調波または第３高調波を用いる。
【００２７】
これらレーザー光を用いれば、当該レーザー光が膜厚の厚い非晶質シリコン層５の全体に進入するようになるため、膜全体を改質させることが可能である。これにより、非晶質シリコン層５を結晶性の高い多結晶シリコン層６（図４参照）に改質させることが可能である。なお、これらのレーザー光の波長は、概ね３７０ｎｍ以上７１０ｎｍである。具体的には、たとえばＮｄをドープしたＹＡＧ（Ｙ3Ａｌ5Ｏ12）レーザーの第２高調波の波長は、５３２ｎｍである。なお、照射するレーザー光としては、上記レーザー光の固体パルスレーザーを用いてもよいし、連続波発振レーザーをパルス化して用いてもよい。また、製造後のＴＦＴの閾値を調整するために、上記レーザー光の照射後、膜全体に少量のボロン（Ｂ）イオンあるいはリン（Ｐ）イオンを、たとえばイオン注入法などにより注入してもよい。
【００２８】
次に、図４を参照して、非晶質シリコン層５を改質することによって得られた多結晶シリコン層６の所定領域上にパターニングされたレジスト膜２１を形成する。そして、このレジスト膜２１をマスクとして用いて多結晶シリコン層６にドライエッチング処理を施し、多結晶シリコン層６をレジスト膜２１のパターン形状に島化する。
【００２９】
つづいて、図５に示すように、レジスト膜２１を除去し、ＴＦＴの能動層となる領域のみを覆うレジスト膜２２を島化された多結晶シリコン層６上に形成する。そして、レジスト膜２２をマスクとして用いて島化された多結晶シリコン層６にドライエッチング処理を施し、レジスト膜２２によって覆われていない部分の多結晶シリコン層６を薄膜化する。具体的には、図中に示すｈ１−ｈ２の高さ分だけ多結晶シリコン層６をエッチングする。以上により、多結晶シリコン層６に、相対的に膜厚が厚い部分である第１領域７と、相対的に膜厚が薄い部分である第２領域８とを形成する。
【００３０】
次に、図６に示すように、レジスト膜２２を除去し、多結晶シリコン層６を覆うようにプラズマ気相成長法にて第２のシリコン酸化膜９を形成する。この第２のシリコン酸化膜９のうち、多結晶シリコン層６の第１領域７の頂面である第１頂面７ａを覆う部分は、ゲート絶縁膜として機能する部分である。第２のシリコン酸化膜９の膜厚は、たとえば５０ｎｍとする。なお、第２のシリコン酸化膜９を形成する前に、予め硫酸やフッ酸などを用いて多結晶シリコン層６の表面を洗浄しておいてもよい。
【００３１】
つづいて、スパッタ法により、第２のシリコン酸化膜９上にクロム膜を成膜する。そして、多結晶シリコン層６の第１領域７上の部分のみを覆うレジスト膜２３を形成し、このレジスト膜２３をマスクとして用いてクロム膜にパターニングを施し、ゲート電極１０を形成する。
【００３２】
その後、レジスト膜２３を残存させた状態のまま、イオン注入法またはイオンドーピング法を用いて不純物の注入を行なう。具体的には、イオン加速器を用いて図中矢印Ｂ方向に向かってリンイオンを注入する。これにより、レジスト膜２３によって覆われていない多結晶シリコン層６の第２領域８のみに不純物拡散層が形成され、ソース／ドレイン領域が形成される。なお、本実施の形態では、ｎ型トランジスタを製作する場合を想定し、打ち込む不純物をリンイオンとした場合を例示しているが、ｐ型トランジスタを製作する場合には、たとえばボロンイオンを注入することによって不純物拡散層を形成する。
【００３３】
次に、図７に示すように、レジスト膜２３を除去し、プラズマ気相成長法によって第３のシリコン酸化膜１１をたとえば５００ｎｍの膜厚にて形成する。つづいて、注入したリンイオンを電気的に活性化させるためにアニール処理を施す。このアニール処理には、レーザーアニール法を用いてもよい。
【００３４】
つづいて、第３のシリコン酸化膜１１上に所定の形状にパターニングされたレジスト膜２４を形成し、このレジスト膜２４をマスクとして用いて層間絶縁膜である第２のシリコン酸化膜９および第３のシリコン酸化膜１１にエッチング処理を施し、ソース／ドレイン領域が形成された多結晶シリコン層６の第２領域８上にコンタクトホール１２を形成する。なお、このとき、意識的にオーバーエッチング施し、多結晶シリコン層６の表面が僅かにエッチングされるようにする。このようにすることにより、後工程で形成される導体層１３と多結晶シリコン層６との電気的なコンタクト特性が良好になる。
【００３５】
次に、スパッタ法を用い、上記コンタクトホール１２が充填されかつ上記第２のシリコン酸化膜１１上に延在するようにアルミニウム膜を形成し、このアルミニウム膜をパターニングすることにより、導体層１３（図１参照）を形成する。そして、露出した部分の第３のシリコン酸化膜１１を覆うように保護膜としての第２のシリコン窒化膜１４を形成する。なお、第３のシリコン酸化膜１１を形成する前に、多結晶シリコン層６に生じた結晶欠陥を修復する目的でプラズマ状態の水素中に当該半導体装置を暴露させてもよい。
【００３６】
以上の工程を経ることにより、図１に示す構造の半導体装置を得ることが可能になる。
【００３７】
以上において説明した本実施の形態における半導体装置の製造方法の特徴的な工程を要約すると以下の通りである。本実施の形態における半導体装置の製造方法は、（ａ）基材１の主表面１ａ上に非晶質半導体薄膜としての非晶質シリコン層５を形成する工程と、（ｂ）上記非晶質シリコン層５にレーザー光を照射し、多結晶半導体薄膜としての多結晶シリコン層６に改質する工程と、（ｃ）エッチング処理を施し、基材１の主表面１ａからの高さが第１の高さｈ１である第１頂面７ａを含む第１領域７と、この第１領域７の両側に位置し、基材１の主表面１ａからの高さが上記第１の高さｈ１よりも低い第２の高さｈ２である第２頂面８ａを含む第２領域８とを上記多結晶シリコン層６に形成する工程と、（ｄ）第１頂面７ａに絶縁膜としての第２のシリコン酸化膜９を介してゲート電極１０を形成する工程と、（ｅ）第２頂面８ａから深さ方向に向かって第２領域８に延在するようにソース／ドレイン領域を形成する工程とを含む。
【００３８】
そして、より好ましくは、上記レーザ光として波長３７０ｎｍ以上７１０ｎｍ以下のレーザー光を用いる。そのレーザー光としては、たとえば、ＮｄをドープしたＹＡＧ（Ｙ3Ａｌ5Ｏ12）レーザー、ＮｄをドープしたＹＶＯ4レーザー、ＮｄをドープしたＹＬＦ（ＬｉＹＦ4）レーザー、Ｎｄをドープしたガラスレーザー、ＹｂをドープしたＡＧ（Ｙ3Ａｌ5Ｏ12）レーザー、ＹｂをドープしたＹＶＯ4レーザー、ＹｂをドープしたＹＬＦ（ＬｉＹＦ4）レーザーおよびＹｂをドープしたガラスレーザーからなる群から選択される一の発振装置から出射されたレーザー光の第２高調波または第３高調波を用いる。
【００３９】
（ＬＤＤ構造）
次に、上記半導体装置におけるＬＤＤ構造について説明する。図８は、本実施の形態におけるＬＤＤ構造および電流経路について説明するための模式断面図である。
【００４０】
図８に示すように、本実施の形態における半導体装置にあっては、多結晶シリコン層６に、相対的に膜厚が厚い部分である第１領域７と、相対的に膜厚が薄い部分である第２領域８とが存在している。このため、ＴＦＴのＯＮ動作に際してソース／ドレイン領域間に流れる電流の経路は、図８中に矢印Ｃ１で示すように、膜厚の薄い第２領域８に形成されたソース領域から膜厚の厚い第１領域７に至り、第１領域７のソース領域寄りの部分を膜厚方向に進んだ後に第１領域７の頂面である第１頂面７ａと平行な方向に進み、第１領域７のドレイン領域寄りの部分を膜厚方向に進んだ後に再び膜厚の薄い第２領域８に形成されたドレイン領域に至るように構成されることになる。
【００４１】
すなわち、半導体薄膜の主表面と平行な方向のみならず、ドレイン領域近傍の第１領域７において膜厚方向にも電流経路が形成されるようになり、このため同領域において電界緩和効果が得られ、結果としてＬＤＤ効果が得られることになる。したがって、オフ電流の低減と信頼性の向上が実現されるようになる。ここで、信頼性の向上とは、電界緩和効果によってバイアスストレスによる劣化が抑制されることを意味する。また、同領域はすべて多結晶シリコン層にて構成されているため、ＬＤＤ効果によるオン電流の低下を最小限に抑制することができ、駆動能力の高い半導体装置を実現することが可能となる。
【００４２】
ここで、本実施の形態における半導体装置においては、第１領域７の膜厚に比べて第２領域８の膜厚が薄く形成されており、その膜厚差は１００ｎｍ以上１０００ｎｍ以下に調節されている。これは、膜厚差が１００ｎｍよりも小さい場合には、膜厚の増加によるオフ電流の増加がドレイン領域近傍における電界緩和効果を上回ることによって発明の主目的が達成されなくなるためであり、また、膜厚差が１０００ｎｍよりも大きい場合には、電界緩和効果が過剰になってオン電流が減少してしまうためである。すなわち、膜厚差を１００ｎｍ以上１０００ｎｍ以下とすることにより、逆ゲートバイアス時のオフ電流の減少とドレイン領域近傍における電界緩和効果との両立が図られるとともに、オン電流の減少による駆動力の低下が抑制されるようになる。
【００４３】
また、上記半導体装置の構造および製造方法を採用することにより、簡便にかつ制御性よくＬＤＤ領域を形成することが可能になるため、低コストで高性能の半導体装置を提供することが可能になる。
【００４４】
（実施の形態２）
本発明の実施の形態２における半導体装置は、上述の実施の形態１における半導体装置と同様に、液晶表示装置等に用いられるポリシリコンＴＦＴであって、オン電流の低減を防止しつつオフ電流の低減と信頼性の向上が図られたポリシリコンＴＦＴである。
【００４５】
（半導体装置の構造）
まず、本実施の形態における半導体装置の構造について説明する。図９は、本実施の形態における半導体装置の構造を示す模式断面図である。なお、上述の実施の形態１と同様の部分については図中同一の符号を付し、ここではその説明を繰り返さない。
【００４６】
図９に示すように、本実施の形態における半導体装置は、上述の実施の形態１の半導体装置と実質的にほぼ同一の構造を有しているが、後述する製造工程の違いにより、ゲート絶縁膜となる第２のシリコン酸化膜９の形状が上述の実施の形態１の半導体装置と異なる。具体的には、上述の実施の形態１における半導体装置においては、第２のシリコン酸化膜９が多結晶シリコン層６を全面的に覆うように形成され、多結晶シリコン層６の第１領域７上に位置する部分の第２のシリコン酸化膜９がゲート絶縁膜として機能し、それ以外の部分の第２のシリコン酸化膜９が層間絶縁膜として機能するように構成されているのに対し、本実施の形態における半導体装置においては、第２のシリコン酸化膜９が多結晶シリコン層６の第１領域７上にのみ形成されており、層間絶縁膜がすべて第３のシリコン酸化膜１１にて形成されている。
【００４７】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。図１０ないし図１２は、本実施の形態における半導体装置の製造方法を示す第４ないし６工程図である。
【００４８】
本実施の形態における半導体装置の製造方法は、その第１工程から第３工程までが上述の実施の形態１における半導体装置の製造方法と同様である。すなわち、本実施の形態における半導体装置の製造方法にあっては、図２ないし図４に示す工程を経た後、図１０ないし図１２に示す工程を経ることになる。このため、図２ないし図４に示す第１ないし第３工程についての説明はここでは繰り返さない。
【００４９】
図１０を参照して、基材１の主表面１ａ上に形成された島化された多結晶シリコン層６上に位置するレジスト膜２１（図４参照）を除去し、島化された多結晶シリコン層６を覆うように、プラズマ気相成長法によって第２のシリコン酸化膜９を形成する。第２のシリコン酸化膜９の膜厚は、たとえば５０ｎｍとする。なお、第２のシリコン酸化膜９を形成する前に、予め硫酸やフッ酸などを用いて多結晶シリコン層６の表面を洗浄しておいてもよい。
【００５０】
次に、上記第２のシリコン酸化膜９を覆うように、スパッタ法によってクロム膜を形成する。つづいて、図１１に示すように、ＴＦＴの能動層となる領域のみを覆うレジスト膜２５を島化された多結晶シリコン層６上に位置するクロム膜上に形成する。そして、レジスト膜２５をマスクとして用い、レジスト膜２５にて覆われていない部分のクロム膜をエッチングにより除去し、さらにレジスト膜２５によって覆われていない部分の第２のシリコン酸化膜９をエッチングにより除去する。さらに、島化された多結晶シリコン層６にドライエッチング処理を施し、レジスト膜２５によって覆われていない部分の多結晶シリコン層６を薄膜化する。具体的には、図中に示すｈ１−ｈ２の高さ分だけ多結晶シリコン層６をエッチングする。以上により、多結晶シリコン層６に、相対的に膜厚が厚い部分である第１領域７と、相対的に膜厚が薄い部分である第２領域８とが形成されるとともに、ゲート絶縁膜として機能する第２のシリコン酸化膜９およびゲート電極１０のパターニングが完了する。
【００５１】
つづいて、レジスト膜２５を残存させた状態のまま、イオン注入法またはイオンドーピング法を用いて不純物の注入を行なう。具体的には、イオン加速器を用いて図中矢印Ｂ方向に向かってリンイオンを注入する。これにより、レジスト膜２５によって覆われていない多結晶シリコン層６の第２領域８のみに不純物拡散層が形成され、ソース／ドレイン領域が形成される。なお、本実施の形態では、ｎ型トランジスタを製作する場合を想定し、打ち込む不純物をリンイオンとした場合を例示しているが、ｐ型トランジスタを製作する場合には、たとえばボロンイオンを注入することによって不純物拡散層を形成する。
【００５２】
次に、図１２に示すように、レジスト膜２５を除去し、プラズマ気相成長法によって第３のシリコン酸化膜１１をたとえば５００ｎｍの膜厚にて形成する。つづいて、注入したリンイオンを電気的に活性化させるためにアニール処理を施す。このアニール処理には、レーザーアニール法を用いてもよい。
【００５３】
つづいて、第３のシリコン酸化膜１１上に所定の形状にパターニングされたレジスト膜２６を形成し、このレジスト膜２６をマスクとして用いて層間絶縁膜である第３のシリコン酸化膜１１にエッチング処理を施し、ソース／ドレイン領域が形成された多結晶シリコン層６の第２領域８上にコンタクトホール１２を形成する。なお、このとき、意識的にオーバーエッチング施し、多結晶シリコン層６の表面が僅かにエッチングされるようにする。このうようにすることにより、後工程で形成される導体層１３と多結晶シリコン層６との電気的なコンタクト特性が良好になる。
【００５４】
次に、スパッタ法を用い、上記コンタクトホール１２が充填されかつ上記第２のシリコン酸化膜１１上に延在するようにアルミニウム膜を形成し、このアルミニウム膜をパターニングすることにより、導体層１３（図９参照）を形成する。そして、露出した部分の第３のシリコン酸化膜１１を覆うように保護膜としての第２のシリコン窒化膜１４を形成する。なお、第３のシリコン酸化膜１１を形成する前に、多結晶シリコン層６に生じた結晶欠陥を修復する目的でプラズマ状態の水素中に当該半導体装置を暴露させてもよい。
【００５５】
以上の工程を経ることにより、図９に示す構造の半導体装置を得ることが可能になる。
【００５６】
（ＬＤＤ構造）
次に、上記半導体装置におけるＬＤＤ構造について説明する。図１３は、本実施の形態におけるＬＤＤ構造および電流経路について説明するための模式断面図である。
【００５７】
図１３に示すように、本実施の形態における半導体装置にあっては、多結晶シリコン層６に、相対的に膜厚が厚い部分である第１領域７と、相対的に膜厚が薄い部分である第２領域８とが存在している。このため、ＴＦＴのＯＮ動作に際してソース／ドレイン領域間に流れる電流の経路は、図１３中に矢印Ｃ２で示すように、膜厚の薄い第２領域８に形成されたソース領域から膜厚の厚い第１領域７に至り、第１領域７のソース領域寄りの部分を膜厚方向に進んだ後に第１領域７の頂面である第１頂面７ａと平行な方向に進み、第１領域７のドレイン領域寄りの部分を膜厚方向に進んだ後に再び膜厚の薄い第２領域８に形成されたドレイン領域に至るように構成されることになる。
【００５８】
このため、上述の実施の形態１に記載した効果と同様の効果を得ることが可能になる。
【００５９】
なお、今回開示した上記各実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１における半導体装置の構造を示す模式断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法を示す第１工程図である。
【図３】本発明の実施の形態１における半導体装置の製造方法を示す第２工程図である。
【図４】本発明の実施の形態１における半導体装置の製造方法を示す第３工程図である。
【図５】本発明の実施の形態１における半導体装置の製造方法を示す第４工程図である。
【図６】本発明の実施の形態１における半導体装置の製造方法を示す第５工程図である。
【図７】本発明の実施の形態１における半導体装置の製造方法を示す第６工程図である。
【図８】本発明の実施の形態１における半導体装置の電流経路を示す模式断面図である。
【図９】本発明の実施の形態２における半導体装置の構造を示す模式断面図である。
【図１０】本発明の実施の形態２における半導体装置の製造方法を示す第４工程図である。
【図１１】本発明の実施の形態２における半導体装置の製造方法を示す第５工程図である。
【図１２】本発明の実施の形態２における半導体装置の製造方法を示す第６工程図である。
【図１３】本発明の実施の形態２における半導体装置の電流経路を示す模式断面図である。
【図１４】従来のＴＦＴの構造および電流経路を示す模式断面図である。
【符号の説明】
【００６１】
１  基材、１ａ  主表面、２  ガラス基板、３  第１のシリコン窒化膜、４  第１のシリコン酸化膜、５  非晶質シリコン層、６  多結晶シリコン層、７  第１領域、７ａ  第１頂面、８  第２領域、８ａ  第２頂面、９  第２のシリコン酸化膜、１０  ゲート電極、１１  第３のシリコン酸化膜、１２  コンタクトホール、１３  導体層、１４  第２のシリコン窒化膜、２１〜２６  レジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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