(57)【要約】【課題】低電力消費及び高スルーレートを有するランプ信号発生回路を提供する。【解決手段】ランプ信号を発生させるランプ信号発生器、ランプ信号発生器の出力信号を受信してバッファリングするバッファ、ランプ信号発生器の出力信号とバッファの出力信号とを受信し、受信された信号の電圧を比較してその比較結果を出力する比較器、及び比較器の出力信号に応答して、第１電源とバッファの出力端との間をスイッチングするスイッチング回路を備えるランプ信号発生回路。バッファは、第１入力端と第２入力端と出力端とを備え、比較器は、第１入力端と第２入力端と出力端とを備え、バッファの第１入力端はランプ信号発生器の出力端と接続し、バッファの第２入力端はバッファの出力端と接続し、比較器の第１入力端はバッファの出力端と接続し、比較器の第２入力端はランプ信号発生器の出力端と接続し、比較器の出力端はスイッチング回路の制御端と接続する。第１電源は供給電源または接地電源であることが好ましい。【選択図】図４
2005218117.tif 000002
【特許請求の範囲】
【請求項１】
ランプ信号を発生させるランプ信号発生器と、
前記ランプ信号発生器の出力信号を受信してバッファリングするバッファと、
前記ランプ信号発生器の出力信号と前記バッファの出力信号とを受信し、受信された信号の電圧を比較してその比較結果を出力する第１比較器と、
前記第１比較器の出力信号に応答して、第１電源と前記バッファの出力端との間をスイッチングする第１スイッチング回路と、を備えることを特徴とするランプ信号発生回路。
【請求項２】
前記バッファは、第１入力端と第２入力端と出力端とを備え、
前記第１比較器は、第１入力端と第２入力端と出力端とを備え、
前記バッファの第１入力端は前記ランプ信号発生器の出力端と接続し、前記バッファの第２入力端は前記バッファの出力端と接続し、
前記第１比較器の第１入力端は前記バッファの出力端と接続し、前記第１比較器の第２入力端は前記ランプ信号発生器の出力端と接続し、前記第１比較器の出力端は前記第１スイッチング回路の制御端と接続することを特徴とする請求項１に記載のランプ信号発生回路。
【請求項３】
前記第１電源は、供給電源または接地電源であることを特徴とする請求項１に記載のランプ信号発生回路。
【請求項４】
前記第１スイッチング回路は、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであることを特徴とする請求項１に記載のランプ信号発生回路。
【請求項５】
前記第１比較器は、所定の入力オフセット電圧を有することを特徴とする請求項１に記載のランプ信号発生回路。
【請求項６】
前記ランプ信号発生器の出力信号と前記バッファの出力信号とを受信し、受信された信号の電圧を比較してその比較結果を出力する第２比較器と、
前記第２比較器の出力信号に応答して、第２電源と前記バッファの出力端との間をスイッチングする第２スイッチング回路と、を更に備えることを特徴とする請求項１に記載のランプ信号発生回路。
【請求項７】
前記第２比較器は、所定の入力オフセット電圧を有することを特徴とする請求項６に記載のランプ信号発生回路。
【請求項８】
前記ランプ信号発生器の出力信号と前記バッファの出力信号とを受信し、受信された信号の電圧を比較して、その比較結果を出力する第２比較器と、
前記第２比較器の出力信号に応答して、第２電源と前記バッファの出力端との間をスイッチングする第２スイッチング回路と、を更に備えることを特徴とする請求項２に記載のランプ信号発生回路。
【請求項９】
前記第２比較器は、第１入力端と第２入力端と出力端とを備え、
前記第２比較器の第１入力端は前記バッファの出力端と接続し、前記第２比較器の第２入力端は前記ランプ信号発生器の出力端と接続し、前記第２比較器の出力端は前記第２スイッチング回路の制御端と接続することを特徴とする請求項８に記載のランプ信号発生回路。
【請求項１０】
前記第１電源は供給電源であり、前記第２電源は接地電源であることを特徴とする請求項６に記載のランプ信号発生回路。
【請求項１１】
前記第１スイッチング回路はＰＭＯＳトランジスタであり、前記第２スイッチング回路はＮＭＯＳトランジスタであることを特徴とする請求項６に記載のランプ信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ランプ信号発生回路に係り、更に詳細には、低電力及び高スルーレートを有するＣＭＯＳイメージセンサに用いられるランプ信号発生回路に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ：以下、ＣＩＳという）は、電荷結合素子（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：以下、ＣＣＤという）に比べて低電圧動作が可能であり、消費電力が小さく、標準ＣＭＯＳ工程を用い、また集積化に有利な長所がある。したがって、今後はＣＩＳがＣＣＤを代替すると予想される。
【０００３】
しかし、ＣＩＳは、ＣＣＤとは違ってアクティブピクセルセンサ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ：以下、ＡＰＳという）から出力されるアナログ信号をデジタル信号に変化させるための高解像度のアナログ−デジタル変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、ＡＤＣという）を必要とする。
【０００４】
アナログ信号をデジタル信号に変化させる方法は、１つのＡＤＣを用いる方法とカラムＡＤＣを用いる方法とに分類される。１つのＡＤＣを用いる方法は、高速で動作する１つのＡＤＣを用いて、所定時間内にあらゆるカラムのＡＰＳから出力されるアナログ信号をデジタル信号に変換させる。したがって、ＡＤＣのためのチップの面積は減少するという長所があるが、１つのＡＤＣが高速で動作しなければならないため、ＣＩＳが消耗する電力は大きいという問題点がある。
【０００５】
しかし、カラムＡＤＣを用いる方法は、簡単な構造を有するＡＤＣを各カラムごとに配置するため、ＡＤＣのためのチップの面積は増加するという問題点があるが、ＣＩＳが消耗する電力は小さいという長所がある。カラムＡＤＣを用いる場合、１つの単位ブロックはランプ信号発生器と比較器とを備える。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が達成しようとする技術的な課題は、低電力消費及び高スルーレートを有するランプ信号発生回路を提供することにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するためのランプ信号発生回路は、ランプ信号を発生させるランプ信号発生器、前記ランプ信号発生器の出力信号を受信してバッファリングするバッファ、前記ランプ信号発生器の出力信号と前記バッファの出力信号とを受信し、受信された信号の電圧を比較してその比較結果を出力する比較器、及び前記比較器の出力信号に応答して、第１電源と前記バッファの出力端との間をスイッチングするスイッチング回路を備える。前記バッファは、第１入力端と第２入力端と出力端とを備え、前記比較器は、第１入力端と第２入力端と出力端とを備え、前記バッファの第１入力端は前記ランプ信号発生器の出力端と接続し、前記バッファの第２入力端は前記バッファの出力端と接続し、前記比較器の第１入力端は前記バッファの出力端と接続し、前記比較器の第２入力端は前記ランプ信号発生器の出力端と接続し、前記比較器の出力端は前記スイッチング回路の制御端と接続する。前記第１電源は供給電源または接地電源であることが好ましい。
【発明の効果】
【０００８】
本発明に係るランプ信号発生回路は、１つのバッファを用いる場合でも、バッファの出力電圧Ｖｂの定着時間Ｔｓが短縮される利点がある。
また、本発明に係るランプ信号発生回路は、高スルーレートが必要な場合にのみスイッチング回路を介してバッファの出力端に電流を供給するため、ランプ信号発生回路で消費される電力を減少させることができるという利点がある。
【発明を実施するための最良の形態】
【０００９】
本発明と本発明の動作上の利点及び、本発明の実施によって達成される目的を十分に理解するには、本発明の好ましい実施例を示す添付図面及び、添付図面に記載された内容を参照しなければならない。
以下、添付図面を参照して本発明の好ましい実施例を説明することで、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
【００１０】
図１は、従来のランプ信号発生回路を備えるＣＭＯＳイメージセンサの一部を示す。図示されたように、ＣＭＯＳイメージセンサの一部１００はＡＰＳアレイ１１０、比較器アレイ１２０及びランプ信号発生回路１３０を備える。
ＡＰＳアレイ１１０は複数のアクティブピクセルを備え、比較器アレイ１２０はＡＰＳアレイ１１０のカラム数だけの比較器１２０―１ないし１２０―ｎ（ここでｎは自然数）を備える。ランプ信号発生回路１３０は、ランプ信号を発生させて比較器アレイ１２０を構成する複数の比較器１２０―１ないし１２０―ｎに印加する。
【００１１】
したがって、複数の比較器１２０―１ないし１２０―ｎのそれぞれは、対応するＡＰＳから出力された信号Ｖｉｎｐｎ（ｎは自然数）とランプ信号とを受信し、相互関連した二重サンプリングを行い、その結果としてデジタル信号を発生させる。したがって、複数の比較器１２０―１ないし１２０―ｎのそれぞれはＡＤＣの役割もする。
また、ＣＭＯＳイメージセンサの一部１００は、デジタル信号を保存するためのバッファを更に備え得る。
【００１２】
図２は、ピクセル１つの信号をデジタル信号に変換させるイメージセンサの単位ブロック図を示す。図１及び図２を参照すると、イメージセンサの単位ブロック２００は、単位ＡＰＳピクセル２１０、比較器２２０及びランプ信号発生回路１３０を備える。
周知のように、ＡＰＳ単位ピクセル２１０は、フォトダイオードＰＤ、複数のトランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘ及び電流源ＩＮを備える。フォトダイオードＰＤは外部の光によって電圧を発生させ、伝達トランジスタＴｘは、フォトダイオードＰＤによって発生した電圧をソースフォロアトランジスタＤｘのゲートに伝達し、リセットトランジスタＲｘは、ソースフォロアトランジスタＤｘのゲートにリセット電圧を印加し、選択トランジスタＳｘは、ソースフォロアトランジスタＤｘによって発生した電圧をノード２１３に印加し、電流源ＩＮはノード２１３と接地電圧（または接地電源）ＶＳＳとの間に接続される。
【００１３】
ランプ信号発生回路１３０は、ランプ信号発生器１３１及びバッファ増幅器１３２を備える。ランプ信号発生器１３１はアナログランプ電圧を発生させ、バッファ増幅器１３２はランプ電圧を受信し、その受信されたランプ電圧があらゆる比較器に供給されるようにランプ電圧をバァファリングする。
ここで、バッファ増幅器１３２の出力ノード１３３と接続される比較器の数は、ＶＧＡ解像度の場合は約６４０個であり、ＳＸＧＡ解像度の場合は約１２８０個である。したがって、バッファ増幅器１３２がランプ信号発生器１３１の出力信号（電圧）を駆動する能力は非常に大きくなければならない。
したがって、バッファ増幅器１３２は、ランプ電圧の駆動能力を増加させるために他のバッファ増幅器と直列に接続される場合がある。それを２段構造のバッファ増幅器という。その場合、バッファ増幅器の利得は１であることが好ましい。
【００１４】
比較器２２０は、説明の便宜のために、二つのインバータと複数のスイッチＳ１ないしＳ４と複数のキャパシタＣ０、Ｃ１、Ｃ２とを備える。比較器２２０は、単位ＡＰＳピクセル２１０から出力される信号Ｖｉｎｐとランプ信号発生回路１３０から出力される信号Ｖｂとを受信し、受信された信号から相互関連した二重サンプリングを行い、その結果としてデジタル信号Ｖｏｕｔを発生させる。したがって、比較器２２０はＡＤＣの役割もする。
【００１５】
図３は、図２に示すイメージセンサの単位ブロック図の各ノードの電圧波形を示すタイミング図である。図１ないし図３を参照して、イメージセンサの単位ブロックの各ノードの波形を説明すれば次の通りである。
ここで、ＴＲＳはリセットサンプリング区間を示し、ＴＳＳは信号サンプリング区間を示す。
【００１６】
リセットサンプリング区間ＴＲＳで、ＡＰＳ単位ピクセル２１０の出力電圧Ｖｉｎｐはリセット電圧をＶｒｅｓｅｔを維持するが、信号サンプリング区間ＴＳＳで、ＡＰＳ単位ピクセル２１０の出力電圧Ｖｉｎｐは信号電圧Ｖｓｉｇに減少する。また、外部の光の強度が増加する場合、ノード２２１の電圧Ｖａは大幅に減少するため、ノード１３３の電圧ＶｂはキャパシタＣ１のカップリングによって大幅に減少する。
【００１７】
したがって、バッファ増幅器１３２の出力ノード１３３は、カラムの数だけのイメージセンサの単位ブロックのあらゆる比較器２２０と接続しているため、バッファ増幅器１３２の出力ノード１３３のキャパシタンスは、バッファ増幅器１３２の出力ノード１３３と接続するあらゆる比較器２２０を構成するキャパシタＣ１のキャパシタンスの和となる。
したがって、バッファ増幅器１３２の出力ノード１３３の電圧Ｖｂが本来の電圧に戻るには長時間ＴＳを要する。時間ＴＳは定着時間を意味する。
【００１８】
２段構造のバッファ増幅器を用いる場合、ランプ信号発生回路１３０がランプ信号を駆動する能力が増加するため、定着時間ＴＳは短縮される。しかし、２段構造のバッファ増幅器の出力ノードと接続するキャパシタンス（すなわち、キャパシタＣ１のキャパシタンス×解像度）によって周波数応答が不安定になる。また、２段構造のバッファ増幅器の出力ノードの電圧が電源線の雑音に敏感に反応するため、高解像度に用い得るランプ信号発生器を実現し難い。
【００１９】
ランプ信号発生回路に１つのバッファ増幅器１３２を用いる場合、周波数応答の不安定及び電源線の雑音に対する出力電圧の敏感性は少ないが、定着時間ＴＳを短縮するためにバッファ増幅器１３２の電流駆動能力を増加させなければならないため、ランプ信号発生器１３１が消費する電力は増加するという問題点がある。
したがって、本発明は、１つのバッファ増幅器を用いつつも定着時間の遅延問題を解決すると共に、ランプ信号発生器で消費される電力を減少させ得る新たな構造を有するランプ信号発生回路を提供する。
【００２０】
図４は、本発明の一実施例に係るランプ信号発生回路を示す。図４を参照すると、ランプ信号発生回路４００は、ランプ信号発生器１３１、バッファ１３２、比較器４０１及びスイッチング回路４０２を備える。
ランプ信号発生器１３１はランプ信号を発生させる。バッファ１３２は、第１入力端（＋）と第２入力端（−）と出力端とを備える。バッファ１３２の第１入力端（＋）はランプ信号発生器１３１の出力端４０３と接続し、バッファ１３２の第２入力端（−）はバッファ１３２の出力端１３３と接続する。
【００２１】
比較器４０１は、第１入力端（＋）と第２入力端（−）と出力端とを備える。比較器４０１の第１入力端（＋）はバッファ１３２の出力端１３３と接続し、比較器４０１の第２入力端（−）はランプ信号発生器１３１の出力端４０３と接続し、比較器４０１の出力端はスイッチング回路４０２の制御端と接続する。
【００２２】
スイッチング回路４０２は、供給電源ＶＤＤとバッファ１３２の出力端１３３との間に接続され、比較器４０１の出力電圧Ｖｇに応答してスイッチングされる。スイッチング回路４０２はＰＭＯＳトランジスタで実現でき、ＰＭＯＳトランジスタは、ゲートに入力される制御電圧Ｖｇに応答して供給電源ＶＤＤから供給された電流をバッファ１３２の出力端１３３に供給する。
【００２３】
図５は、図４に示すたランプ信号発生回路の各ノードの電圧波形を示すタイミング図である。図２、図４及び図５を参照してランプ信号発生回路の動作を説明すれば次の通りである。
ここで、ＴＲＳはリセットサンプリング区間を示し、ＴＳＳは信号サンプリング区間を示す。
【００２４】
信号サンプリング区間ＴＳＳで外部の光の強度が増加する場合、ＡＰＳ単位ピクセル２１０の出力電圧Ｖｉｎｐは大幅に減少する。したがって、ノード２２１の電圧Ｖａは大幅に減少するため、ノード１３３の電圧ＶｂもキャパシタＣ１のカップリングによって大幅に減少する。
【００２５】
しかし、ランプ信号発生器１３１の出力端４０３の電圧Ｖｒは一定に維持される。したがって、比較器４０１の（＋）入力端の電圧Ｖｂは（−）入力端４０３の電圧Ｖｒより低くなるため、比較器４０１の出力電圧Ｖｇは０Ｖとなる。したがって、ＰＭＯＳトランジスタ４０２はターンオンされるため、比較器４０１の（＋）入力端の電圧Ｖｂは供給電源ＶＤＤの電圧レベルに上がる。
【００２６】
（＋）入力端の電圧Ｖｂが上がって、比較器４０１の二入力端の差Ｖｒ−Ｖｂが比較器４０１のオフセット電圧より小さくなれば、比較器４０１の出力電圧Ｖｇは供給電源ＶＤＤの電圧レベルに上がる。したがって、ＰＭＯＳトランジスタ４０２はターンオフされ、バッファ１３２の出力電圧Ｖｂはバッファ１３２によってランプ信号発生器１３１の出力電圧Ｖｒによって増加する。
【００２７】
ここで、オフセット電圧は比較器４０１の内部の整合トランジスタ間の大きさの不整合を引き起こして発生させたものである。したがって、バッファ１３２の出力電圧Ｖｂがランプ信号発生器１３１の出力電圧Ｖｒに近接するか、バッファ１３２がランプ信号発生器１３１の出力電圧Ｖｒを正常にバッファリングする間、オフセット電圧は比較器４０１の出力電圧Ｖｇを供給電源ＶＤＤの電圧レベルに維持させることができるため、スイッチング回路４０２はオフされる。
【００２８】
したがって、本発明に係るランプ信号発生回路は１つのバッファ１３２を用いる場合であっても、バッファ１３２の出力電圧Ｖｂの定着時間ＴＳが減少するという利点がある。また、本発明に係るランプ信号発生回路は、高スルーレートが必要な場合にのみにスイッチング回路４０２を介して出力端１３３に電流を供給するため、ランプ信号発生回路で消費される電力を減少させ得るという利点がある。
【００２９】
図６は、本発明の他の実施例に係るランプ信号発生器の回路図を示す。図６に示すランプ信号発生回路４００は、ネガティブスルーレートを改善するための回路である。ランプ信号発生回路は、ランプ信号発生器１３１、バッファ１３２、比較器５０１及びスイッチング回路５０２を備える。
【００３０】
ランプ信号発生器１３１はランプ信号を発生させる。バッファ１３２は第１入力端（＋）と第２入力端（−）と出力端とを備える。バッファ１３２の第１入力端（＋）はランプ信号発生器１３１の出力端と接続し、バッファ１３２の第２入力端（−）はバッファ１３２の出力端１３３と接続する。
【００３１】
比較器５０１は第１入力端（＋）と第２入力端（−）と出力端とを備える。比較器５０１の第１入力端（＋）はバッファ１３２の出力端１３３と接続し、比較器５０１の第２入力端（−）はランプ信号発生器１３１の出力端と接続し、比較器５０１の出力端はスイッチング回路５０２の制御端と接続する。
【００３２】
スイッチング回路５０２は、接地電源ＶＳＳとバッファ１３２の出力端１３３との間に接続され、比較器５０１の出力電圧Ｖｇに応答してスイッチングされる。
スイッチング回路５０２は、ＮＭＯＳトランジスタで実現でき、ＮＭＯＳトランジスタは、ゲートに入力される制御電圧Ｖｇに応答してバッファ１３２の出力端１３３を接地電源ＶＳＳと接続させる。
【００３３】
図７は、本発明の更に他の実施例に係るランプ信号発生器の回路図を示す。図７に示すランプ信号発生回路は、ポジティブとネガティブスルーレートを改善するための回路である。
ランプ信号発生回路は、ランプ信号発生器１３１、バッファ１３２、第１比較器４０１、第２比較器５０１、第１スイッチング回路４０２及び第２スイッチング回路５０２を備える。
【００３４】
ランプ信号発生器１３１はランプ信号を発生させる。バッファ１３２は第１入力端（＋）と第２入力端（−）と出力端とを備える。バッファ１３２の第１入力端（＋）はランプ信号発生器１３１の出力端４０３と接続し、バッファ１３２の第２入力端（−）はバッファ１３２の出力端１３３と接続する。
【００３５】
第１比較器４０１は、第１入力端（＋）と第２入力端（−）と出力端とを備える。第１比較器４０１の第１入力端（＋）はバッファ１３２の出力端１３３と接続し、第１比較器４０１の第２入力端（−）はランプ信号発生器１３１の出力端４０３と接続し、第１比較器４０１の出力端は第１スイッチング回路４０２の制御端と接続する。
【００３６】
第１スイッチング回路４０２は、供給電源ＶＤＤとバッファ１３２の出力端１３３との間に接続され、第１比較器４０１の出力電圧Ｖｇに応答してスイッチングされる。第１スイッチング回路４０２はＰＭＯＳトランジスタで実現でき、ＰＭＯＳトランジスタはゲートに入力される制御電圧Ｖｇに応答して供給電源ＶＤＤから発生した電流をバッファ１３２の出力端１３３に供給する。
【００３７】
第２比較器５０１は、第１入力端（＋）と第２入力端（−）と出力端４０３とを備える。第２比較器５０１の第１入力端（＋）はバッファ１３２の出力端１３３と接続し、第２比較器５０１の第２入力端（−）はランプ信号発生器１３１の出力端と接続し、第２比較器５０１の出力端は第２スイッチング回路５０２の制御端と接続する。
【００３８】
第２スイッチング回路５０２は、接地電源ＶＳＳとバッファ１３２の出力端１３３との間に接続され、第２比較器５０１の出力電圧Ｖｇに応答してスイッチングされる。
第２スイッチング回路５０２はＮＭＯＳトランジスタで実現でき、ＮＭＯＳトランジスタは、ゲートに入力される制御電圧Ｖｇに応答してバッファ１３２の出力端１３３を接地電源ＶＳＳと接続させる。
【００３９】
本発明は、図示した一実施例を参考にして説明したが、これは例示的なものに過ぎず、当業者ならばこれから多様な変形及び均等な他の実施例が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
【産業上の利用可能性】
【００４０】
本発明に係るランプ信号発生回路は、低電力及び高スルーレートを有するＣＭＯＳイメージセンサに用いられる。
【図面の簡単な説明】
【００４１】
【図１】従来のランプ信号発生回路を備えるＣＭＯＳイメージセンサの一部を示す図である。
【図２】１つのピクセル信号をデジタル信号に変換させるイメージセンサの単位ブロック図である。
【図３】図２に示す単位ブロック図の各ノードの電圧波形を示すタイミング図である。
【図４】本発明の一実施例に係るランプ信号発生回路図である。
【図５】図４に示すランプ信号発生回路の各ノードの電圧波形を示すタイミング図である。
【図６】本発明の他の実施例に係るランプ信号発生回路図である。
【図７】本発明の更に他の実施例に係るランプ信号発生回路図である。
【符号の説明】
【００４２】
１３１    ランプ信号発生器
１３２    バッファ
１３３    出力端
４００    ランプ信号発生回路
４０１    比較器
４０２    スイッチング回路
【図１】
2005218117.tif 000003
【図２】
2005218117.tif 000004
【図３】
2005218117.tif 000005
【図４】
2005218117.tif 000006
【図５】
2005218117.tif 000007
【図６】
2005218117.tif 000008
【図７】
2005218117.tif 000009