(57)【要約】【課題】  本発明は、表示装置及び表示装置の駆動方法に関し、例えば１つの画素を複数のサブ画素により構成し、これら複数のサブ画素の駆動により階調を表現する方式の液晶表示装置に適用して、信号線の本数を減少させ、これにより階調数を増大させることができ、さらには解像度を向上させることができるようにする。【解決手段】  本発明は、１つの画素３２Ａを構成する複数のサブ画素３２ＡＡ、３２ＡＢ、３２ＡＣ、３２ＡＤについても、信号線ＳＩＧにより時分割で駆動する。【選択図】        図１
2005164814.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に画素を配置してなる表示部と、ゲート線により前記画素を順次選択する垂直駆動回路と、前記画素の階調を指示する階調データに応じて前記垂直駆動回路により選択された画素の駆動信号を出力する水平駆動回路とを有する表示装置において、
前記画素は、
順次表示に供する部位の面積が増大し、それぞれゲート信号に応動して信号線の信号レベルを取得して保持し、該取得して保持した信号レベルに応じて前記表示に供する部位を駆動する複数のサブ画素を有し、
前記垂直駆動回路は、
前記各画素の選択において、前記ゲート線により前記サブ画素を順次選択し、
前記水平駆動回路は、
該サブ画素の選択に対応して、時分割により前記複数のサブ画素に係る駆動信号を前記信号線に出力する
ことを特徴とする表示装置。
【請求項２】
前記サブ画素は、
前記信号線の信号レベルを取得して保持するメモリと、
前記ゲート信号に応動して前記メモリに前記信号線の信号レベルを供給するスイッチ回路と、
前記表示に供する部位の一方の電極に印加される共通電圧に対する同相又は逆相の駆動信号を、前記メモリの内容に応じて選択し、前記表示に供する部位の他方の電極に印加するスイッチ回路と
を備えることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記表示に供する部位は、
液晶セルであり、
前記表示部は、
同一の色彩によるカラーフィルタが垂直方向に延長するように設けられたストライプ方式により形成された
ことを特徴とする請求項１に記載の表示装置。
【請求項４】
前記表示に供する部位は、
液晶セルであり、
前記表示部は、
同一の色彩によるカラーフィルタが水平方向に延長するように設けられたストライプ方式により形成された
ことを特徴とする請求項１に記載の表示装置。
【請求項５】
前記水平駆動回路は、
前記垂直駆動回路により順次選択される画素に係る対応する前記階調データの各ビットを、前記垂直駆動回路による前記サブ画素の選択に対応して順次シリアル転送により前記信号線に出力する
ことを特徴とする請求項１に記載の表示装置。
【請求項６】
前記水平駆動回路は、
前記表示部における水平方向の画素数に対応する数により前記階調データを順次循環的に取得して保持するラインメモリと、
前記ラインメモリに保持した前記階調データをそれぞれシリアル転送により前記信号線に出力するパラレルシリアル変換回路とを備える
ことを特徴とする請求項１に記載の表示装置。
【請求項７】
前記水平駆動回路は、
前記シリアル転送に係る前記階調データの区切りで、前記信号線への接続をローインピーダンスの状態に保持する
ことを特徴とする請求項５に記載の表示装置。
【請求項８】
前記水平駆動回路は、
前記シリアル転送に係る前記階調データの区切りで、前記信号線への接続をローインピーダンスの状態に保持する
ことを特徴とする請求項６に記載の表示装置。
【請求項９】
マトリックス状に画素を配置してなる表示部を有し、前記画素が、順次表示に供する部位の面積が増大し、それぞれゲート信号に応動して信号線の信号レベルを取得して保持し、該取得して保持した信号レベルに応じて前記表示に供する部位を駆動する複数のサブ画素を有する表示装置の駆動方法において、
前記ゲート線により前記画素を順次選択すると共に、前記画素の階調を指示する階調データに応じて前記ゲート線により選択された画素の駆動信号を出力することにより、前記信号線に沿って配置された前記画素を順次駆動し、
前記各画素の選択において、前記ゲート線により前記サブ画素を順次選択すると共に、該サブ画素の選択に対応して、時分割により前記複数のサブ画素に係る駆動信号を前記信号線に出力することにより、各画素においては、前記信号線に沿って配置された前記サブ画素を順次駆動する
ことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び表示装置の駆動方法に関し、例えば１つの画素を複数のサブ画素により構成し、これら複数のサブ画素の駆動により階調を表現する方式の液晶表示装置に適用することができる。本発明においては、１つの画素を構成する複数のサブ画素についても、信号線により時分割で駆動することにより、多ビットメモリ方式による表示装置において、信号線の本数を減少させ、これにより階調数を増大させることができ、さらには解像度を向上させることができるようにする。
【背景技術】
【０００２】
従来、液晶表示装置においては、マトリックス状に画素を配置してなる表示部を駆動回路により駆動して所望の画像を表示するようになされており、この駆動回路による駆動方式にいわゆる電圧階調法、フレームレート制御階調法が適用されるようになされている。
【０００３】
このような駆動方式に対して、液晶表示装置においては、例えば特開平６−１３８８４４号公報に開示されているように、ほぼ２倍により面積が順次増大する複数のサブ画素により１つの画素を形成し、これら複数のサブ画素の表示、非表示を制御することにより、表示に供する領域の面積を可変して各画素の階調を可変するいわゆる面積階調方式も提案されるようになされている。しかしてこの方法の場合、各サブ画素の駆動においては、単なる２値による表示、非表示の制御であることにより、表示に供する入力データの各ビットの論理値により対応するサブ画素を駆動して、駆動回路の構成を簡略化することができると考えられる。また例えば特開平９−２４３９９５号公報等に提案されているように、各サブ画素にメモリを設け、このメモリの記録により各サブ画素を駆動することにより、駆動回路の消費電力を格段的に低減することができると考えられる。以下、このような面積階調方式であって、各画素にメモリを設けた方式を多ビットメモリ方式と呼ぶ。
【０００４】
しかしながら多ビットメモリ方式においては、電圧階調法等による液晶表示装置に対して、単に画素の構成を多ビットメモリ方式による画素に置き換え、またこの画素の置き換えに対応するように水平駆動回路の構成を変更しただけでは、１つの画素を複数のサブ画素により構成した分、水平駆動回路からの信号線の本数が増大し、その分、階調数を増大させ、さらには解像度を向上させることが困難な問題がある。
【０００５】
すなわち図１２は、この多ビットメモリ方式による液晶表示装置について、本願出願人が検討した構成を示すブロック図である。この液晶表示装置１においては、電圧階調法による液晶表示装置を利用した構成であり、この電圧階調法による液晶表示装置の表示部を多ビットメモリ方式による画素により構成し、この画素の構成に対応するように水平駆動回路の構成を変更したものである。
【０００６】
すなわちこの液晶表示装置１において、表示部２は、いわゆる反射型液晶表示パネルであり、赤色、緑色、青色のカラーフィルタを設けてなる画素をマトリックス状に配置して形成される。ここで図１３にこの表示部２の１つの画素２Ａの構成を示すように、各画素２Ａは、表示に供する部位である電極３Ａ、３Ｂ、３Ｃ、３Ｄの面積が１：２：４：８に設定されてなるサブ画素２ＡＡ〜２ＡＤにより形成される。ここで各サブ画素２ＡＡ〜２ＡＤは、このような電極３Ａ〜３Ｄの面積が一定の比例関係に設定される点を除いて同一に形成され、図１４に示す画素回路４Ａ〜４Ｄによりそれぞれ電極３Ａ〜３Ｄによる液晶セル５Ａ〜５Ｄを駆動する。
【０００７】
すなわち画素回路４Ａ〜４Ｄは、図１４の接続図によるブロック図を図１５に示すように、ゲート及びドレインがそれぞれ共通に接続されたＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱ１及びＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱ２からなるＣＭＯＳインバータ６と、同様に、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４からなるＣＭＯＳインバータ７とが正側電源ラインＶＤＤと負側電源ラインＶＳＳとの間に並列に設けられ、これらＣＭＯＳインバータ６、７がループ状に接続されてＳＲＡＭ（Static Random Access Memory ）構成によるメモリが形成される。
【０００８】
画素回路４Ａ〜４Ｄは、ＮＭＯＳトランジスタＱ５によりこれらＣＭＯＳインバータ６、７に信号線ＳＩＧを接続して信号線ＳＩＧの信号レベルをメモリに供給するスイッチ回路８が形成され、これにより図１６に示すように、ゲート信号ＧＡＴＥ（図１６（Ｂ））によるＮＭＯＳトランジスタＱ５の制御により、信号線ＳＩＧ（図１６（Ａ））によるデータをメモリにセットするようになされている（図１６（Ｃ））。なおここでＶ１は、このスイッチ回路８による入力側であるインバータ６の入力側の電位である。
【０００９】
画素回路４Ａ〜４Ｄは、このようにしてメモリに保持してなるデータに応じて、液晶セル５Ａ（５Ｂ〜５Ｄ）の共通電極に印加される共通電圧ＶＣＯＭ（図１６（Ｇ））に対して、同相の駆動信号ＦＲＰ（図１６（Ｄ））又は逆相の駆動信号ＸＦＲＰ（図１６（Ｅ））を選択して液晶セル５Ａ（５Ｂ〜５Ｄ）に印加し、これにより液晶セル５Ａ（５Ｂ〜５Ｄ）を駆動する。すなわち画素回路４Ａ〜４Ｄは、ＮＭＯＳトランジスタＱ６及びＰＭＯＳトランジスタＱ７からなるスイッチ回路９をインバータ７の出力によりオンオフ制御し、このスイッチ回路９を介して共通電位ＶＣＯＭと逆相の駆動信号ＸＦＲＰを液晶セル５Ａ（５Ｂ〜５Ｄ）に印加する。また同様のＮＭＯＳトランジスタＱ８及びＰＭＯＳトランジスタＱ９からなるスイッチ回路１０をインバータ６の出力によりオンオフ制御し、このスイッチ回路１０を介して共通電位ＶＣＯＭと同相の駆動信号ＦＲＰを液晶セル５Ａ（５Ｂ〜５Ｄ）に印加する。
【００１０】
これにより図１６に示すように、信号線ＳＩＧの電位を切り換えた場合、続くゲート信号ＧＡＴＥの立ち上がりの時点ｔ１より液晶セル５Ａ（５Ｂ〜５Ｄ）に印加される電圧Ｖ５（図１６（Ｆ））が共通電位ＶＣＯＭに対して同相から逆相に切り換わり、液晶セル５Ａ（５Ｂ〜５Ｄ）の表示、非表示を切り換えることができるようになされている。なおこの図１６に示す例は、いわゆるノーマリーブラックによる場合である。
【００１１】
このようにして構成されてなる表示部２に対して、ＤＣ−ＤＣコンバータ１２は、タイミングジェネレータ１４から出力される基準信号ＤＤＣＶにより動作し、外部から入力される電源ＶＤＤから動作用の電源ＶＤＤ２等を生成して出力する。
【００１２】
インターフェース（ＩＦ）１３は、この液晶表示装置１に同時並列的に入力される赤色、緑色、青色の各画素の階調を指示する階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕に対して、この階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕に同期したマスタークロックＭＣＫ（ＭＣＫ５）、水平同期信号ＨＳＹＮＣ（ＨＤ）、垂直同期信号ＶＳＹＮＣ（ＶＤ）等を入力してタイミングジェネレータ１４に出力し、タイミングジェネレータ１４は、このインターフェース１３からの入力信号を基準にして各部の動作に必要な各種基準信号を生成して出力する。
【００１３】
垂直駆動回路１６は、図１７に示すように、タイミングジェネレータ１４で生成された基準信号により表示部２の画素をライン単位で選択するゲート信号ＧＴＡＥを生成して出力する。すなわち垂直駆動回路１６は、表示部２に形成されてなるライン数Ｍに応じた周期で信号レベルが切り換わる垂直クロックＶＣＫ（図１８（Ａ））、垂直同期信号ＶＤに同期して垂直クロックＶＣＫの１／２周期で信号レベルが立ち上がる垂直スタート信号ＶＳＴ（図１８（Ｂ））、垂直クロックＶＣＫの遷移期間をマスクするイネーブル信号ＥＮＢ（図１８（Ｃ））をタイミングジェネレータ１４から入力する。垂直駆動回路１６は、垂直クロックＶＣＫを基準にして動作するシフトレジスタ１８がライン数Ｍの分だけ直列接続されて設けられ、このシフトレジスタ１８により垂直スタート信号ＶＳＴを順次転送する。これにより垂直駆動回路１６は、各ラインを順次循環的に選択するゲート信号を生成する。
【００１４】
垂直駆動回路１６は、各シフトレジスタ１８の出力信号をそれぞれバッファ１９に入力し、このバッファ１９の出力をゲート信号ＧＡＴＥとして各画素２Ａに出力する（図１８（Ｄ１）〜（Ｄ３））。これにより垂直駆動回路１６は、表示部２の各画素２Ａをライン単位で順次選択するようになされている。なおここで図１８においてＧＰ１、ＧＰ２、ＧＰ３は、それぞれ水平方向に並ぶ画素２Ａのグループを示す符号である。
【００１５】
これに対して水平駆動回路２０は、図１９に示すように、表示部２の水平方向に並ぶ画素２Ａの数Ｎの分、サンプリングラッチ（ＳＬ）群２１が設けられ、各サンプリングラッチ群２１に設けられたサンプリングラッチ（ＳＬ）２２により各階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕の対応するビットをサンプリングする。また各サンプリングラッチ群２１に対応して第２ラッチ群２３が設けられ、各第２ラッチ群２３に設けられた第２ラッチ２４によりサンプリングラッチ２２のラッチ結果をラッチして各画素２Ａの信号線ＳＩＧに出力する。これにより水平駆動回路２０は、垂直駆動回路１６により選択された画素２Ａを信号線ＳＩＧにより駆動するようになされている。
【００１６】
これらによりこの液晶表示装置１においては、水平駆動回路２０において、各サブ画素２ＡＡ〜２ＡＤに対応する階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕の各ビットをサンプリングして出力するだけでよいことにより、その分、電圧階調法による液晶表示装置等に比して駆動回路の構成を簡略化することができる。また垂直駆動回路、水平駆動回路の動作を停止して単に駆動信号ＦＲＰ、ＸＦＲＰを供給し続けるだけで静止画像を表示し得、これにより電圧階調法による液晶表示装置等に比して消費電力も低減することができる。
【００１７】
しかしながらこのように単に多ビットメモリ方式による画素２Ａによる表示部２、水平駆動回路を形成したのでは、階調データのビット数分の信号線ＳＩＧを各画素２Ａに接続することが必要なことにより、電圧階調法による液晶表示装置等に比して多数の信号線を表示部に作成しなければならない。
【００１８】
これにより多ビットメモリ方式による液晶表示装置においては、多ビット化が困難で、その分、１つの画素を構成するサブ画素の数を増大させて階調数を多くすることが困難な問題があり、また高解像度化が困難な問題があった。
【特許文献１】特開平６−１３８８４４号公報
【特許文献２】特開平９−２４３９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は以上の点を考慮してなされたもので、多ビットメモリ方式による表示装置において、信号線の本数を減少させ、これにより階調数を増大させ、さらには解像度を向上させることができる表示装置、表示装置の駆動方法を提案しようとするものである。
【課題を解決するための手段】
【００２０】
かかる課題を解決するため請求項１の発明においては、マトリックス状に画素を配置してなる表示部と、ゲート線により画素を順次選択する垂直駆動回路と、画素の階調を指示する階調データに応じて垂直駆動回路により選択された画素の駆動信号を出力する水平駆動回路とを有する表示装置に適用して、画素は、順次表示に供する部位の面積が増大し、それぞれゲート信号に応動して信号線の信号レベルを取得して保持し、該取得して保持した信号レベルに応じて表示に供する部位を駆動する複数のサブ画素を有し、垂直駆動回路は、各画素の選択において、ゲート線によりサブ画素を順次選択し、水平駆動回路は、該サブ画素の選択に対応して、時分割により複数のサブ画素に係る駆動信号を信号線に出力する。
【００２１】
また請求項９の発明においては、マトリックス状に画素を配置してなる表示部を有し、画素が、順次表示に供する部位の面積が増大し、それぞれゲート信号に応動して信号線の信号レベルを取得して保持し、該取得して保持した信号レベルに応じて表示に供する部位を駆動する複数のサブ画素を有する表示装置の駆動方法に適用して、ゲート線により画素を順次選択すると共に、画素の階調を指示する階調データに応じてゲート線により選択された画素の駆動信号を出力することにより、信号線に沿って配置された画素を順次駆動し、各画素の選択において、ゲート線によりサブ画素を順次選択すると共に、該サブ画素の選択に対応して、時分割により複数のサブ画素に係る駆動信号を信号線に出力することにより、各画素においては、信号線に沿って配置されたサブ画素を順次駆動する。
【００２２】
請求項１の構成により、マトリックス状に画素を配置してなる表示部と、ゲート線により画素を順次選択する垂直駆動回路と、画素の階調を指示する階調データに応じて垂直駆動回路により選択された画素の駆動信号を出力する水平駆動回路とを有する表示装置に適用して、画素は、順次表示に供する部位の面積が増大し、それぞれゲート信号に応動して信号線の信号レベルを取得して保持し、該取得して保持した信号レベルに応じて表示に供する部位を駆動する複数のサブ画素を有し、垂直駆動回路は、各画素の選択において、ゲート線によりサブ画素を順次選択し、水平駆動回路は、該サブ画素の選択に対応して、時分割により複数のサブ画素に係る駆動信号を信号線に出力すれば、１つの画素を構成する複数のサブ画素についても、信号線により時分割で駆動することにより、これにより信号線の本数を減少させ、その分、階調数を増大させ、さらには解像度を向上させることができる。
【００２３】
これにより請求項９の構成によれば、多ビットメモリ方式による表示装置において、信号線の本数を減少させ、これにより階調数を増大させ、さらには解像度を向上させることができる表示装置の駆動方法を提供することができる。
【発明の効果】
【００２４】
本発明によれば、多ビットメモリ方式による表示装置において、信号線の本数を減少させ、これにより階調数を増大させ、さらには解像度を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００２６】
（１）実施例の構成
図２は、この実施例に係る液晶表示装置を示すブロック図である。この液晶表示装置３１においては、表示部３２、垂直駆動回路３３、水平駆動回路３４、タイミングジェネレータ（ＴＧ）３５、インターフェース（ＩＦ）３６、ＤＣ−ＤＣコンバータ（ＤＤＣ）３７を一体にガラス基板上に形成して作成され、表示部３２にカラー画像を表示する。このためこの液晶表示装置３１では、表示に供する各画素の階調を指示する各４ビットによる赤色、緑色、青色の階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕がラスタ走査順に同時並列的に入力されるようになされている。
【００２７】
この液晶表示装置３１において、表示部３２は、垂直方向に同一の色彩によるカラーフィルタが延長し、かつ水平方向に順次循環してなるいわゆる縦ストライプ方式の反射型液晶表示パネルにより形成され、この縦ストライプに係るカラーフィルタが画像データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕に対応する３色により形成されるようになされている。
【００２８】
また表示部３２は、このようなカラーフィルタが設けられている画素がそれぞれ水平方向及び垂直方向にＮ×Ｍ画素によりマトリックス状に配置されて形成され、各画素が多ビットメモリ方式による画素により形成されるようになされている。
【００２９】
すなわち各画素３２Ａにおいては、図１３との対比により図１に示すように、表示に供する部位である電極４３Ａ、４３Ｂ、４３Ｃ、４３Ｄの面積がほぼ２倍により変化するサブ画素３２ＡＡ〜３２ＡＤにより形成され、これら各サブ画素３２ＡＡ〜３２ＡＤには、それぞれ同一に構成された画素回路４４Ａ〜４４Ｄが設けられるようになされている。
【００３０】
ここで画素回路４４Ａ〜４４Ｄは、図１４及び図１５について上述した画素回路４Ａ〜４Ｄに比して、信号線ＳＩＧが共通化されている点を除いて同一に形成され、その分、この表示部３２においては、信号線の数を少なくした分、容易に多ビット化して高階調化、高解像度化できるようになされている。
【００３１】
しかしてこれにより各画素３２Ａにおいては、ＭＯＳトランジスタにより、信号線ＳＩＧの信号レベルを取得して保持するインバータ６、７によるメモリと、ゲート信号ＧＡＴＥ１〜４に応動してこのメモリに信号線ＡＩＧの信号レベルを供給するスイッチ回路８と、表示に供する部位３Ａ〜３Ｄの一方の電極に印加される共通電圧ＶＣＯＭに対する同相又は逆相の駆動信号ＦＲＰ、ＸＦＲＰを、メモリの保持結果に応じて選択し、表示に供する部位３Ａ〜３Ｄの他方の電極に印加するスイッチ回路９、１０とがそれぞれ各サブ画素３２ＡＡ〜３２ＡＤに設けられるようになされている。
【００３２】
このようにして信号線ＳＩＧを各サブ画素３２ＡＡ〜３２ＡＤで共通化した分、この液晶表示装置３１においては、各サブ画素３２ＡＡ〜３２ＡＤに対する信号線ＳＩＧを時分割により駆動する。
【００３３】
このため図３に示すように、水平駆動回路３４は、表示部３２の水平方向に並ぶ画素３２Ａの数Ｎの分、サンプリングラッチ（ＳＬ）群５１が設けられ、各サンプリングラッチ群５１に設けられたサンプリングラッチ（ＳＬ）５２により各階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕の対応するビットをサンプリングする。また各サンプリングラッチ群５１に対応して第２ラッチ群５３が設けられ、各第２ラッチ群５３に設けられた第２ラッチ５４によりサンプリングラッチ５２のラッチ結果をラッチする。これにより水平駆動回路３４は、表示部３２における水平方向の画素数Ｎに対応する数により階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕を順次循環的に取得して保持するラインメモリを構成し、これにより順次ラスタ走査順に入力される階調データをライン単位で出力するようになされている。
【００３４】
なお水平駆動回路３４は、タイミングジェネレータ３５から出力される水平方向の走査開始のタイミングで立ち上がるスタートパルスＨＣＫ（図２）を水平方向の基準クロックＨＣＫにより順次転送して各サンプリングラッチ群５１のサンプリングパルスＳＰを生成するようになされ、また同様にタイミングジェネレータ３５から出力されるアウトプットイネーブルＯＥにより第２ラッチ群５３の動作を制御するようになされている。
【００３５】
このようにして各４ビットのシリアル転送による階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕を水平方向の各画素に対応するパラレル転送に変換した後、水平駆動回路３４は、各第２ラッチ群５３の出力段にそれぞれ設けられたセレクタ５５により順次循環的に各第２ラッチ群５３の出力ビットを選択出力し、これによりこのようなパラレル転送に係る各データをビット単位のシリアル転送により信号線ＳＩＧに出力する。
【００３６】
すなわち図４及び図５に示すように、セレクタ５５は、ナンド回路５６に第２ラッチ群５３の出力データに係る各ビットＬＯ１〜ＬＯ４を入力し、それぞれタイミングジェネレータ３５から出力されるセレクト信号ＳＥＬ１〜ＳＥＬ４（図５（Ｂ１）〜（Ｂ４））によりこれら各ビットＬＯ１〜ＬＯ４の出力をゲートし、これらナンド回路５６の出力をナンド回路５７によりまとめて信号線ＳＩＧ（図５（Ｃ））に出力し、これにより各画素３２Ａへの階調データをシリアル転送により出力する。
【００３７】
この処理において、この実施例においては、セレクト信号ＳＥＬ１〜ＳＥＬ４の設定により、このシリアル転送に係る階調データの区切りで、セレクタ５５の出力がオフ状態に保持され、これにより図５においてｉｎｖａｌｉｄにより示すように、階調データの区切りでも信号線ＳＩＧへの接続をローインピーダンスの状態に保持する。これにより水平駆動回路３４においては、データの遷移期間において、信号線ＳＩＧをローレベルに保持してなることによる各種の誤動作等を防止するようになされている。
【００３８】
このような水平駆動回路３４によるシリアル転送に対応して、垂直駆動回路３３は、ゲート線により画素３２Ａを順次選択する。またこの各画素３２Ａの選択において、各サブ画素３２ＡＡ〜３２ＡＤに接続されたゲート線により各サブ画素３２ＡＡ〜３２ＡＤを順次選択する。
【００３９】
すなわち垂直駆動回路３３は、図６に示すように、表示部３２のライン数Ｍに応じた段数によるシフトレジスタ６１が直列接続により設けられ、図７に示すように、タイミングジェネレータ３５から出力される垂直クロックＶＣＫ（図７（Ａ））により、垂直同期信号ＶＤに同期して信号レベルが立ち上がる垂直スタート信号ＶＳＴ（図７（Ｂ））を順次転送し、これによりライン単位で表示部３２の画素３２Ａを順次選択する選択信号ＧＰ１〜ＧＰＭ（図７（Ｃ））を生成する。
【００４０】
また垂直駆動回路３３は、各シフトレジスタ６１から出力される選択信号ＧＰ１〜ＧＰＭをそれぞれ対応するカウンタ６２に入力する。ここで各カウンタ６２は、水平駆動回路３４からの信号線ＳＩＧへのシリアルデータ出力に同期したクロックＧＣＫ（図７（Ｄ））、このクロックＧＣＫによるシリアルデータ出力に係る遷移期間で信号レベルが立ち上がるイネーブル信号ＥＮＢ（図７（Ｅ））がタイミングジェネレータ３５から入力され、それぞれ選択信号ＧＰ１〜ＧＰＭ、クロックＧＣＫによるカウント値によりイネーブル信号ＥＮＢをゲートして出力することにより、サブ画素３２ＡＡ〜３２ＡＤを順次選択する選択信号ＧＣ１−１〜ＧＣ１−４、ＧＣ２−１〜ＧＣ２−４、……、ＧＣＭ−１〜ＧＣＭ−４（図７（Ｆ１）〜（Ｆ４））を出力する。
【００４１】
すなわち図８に示すように、カウンタ６２は、クロックＧＣＫにより動作するシフトレジスタ６４をイネーブル信号ＥＮＢにより制御した状態で、垂直クロックＶＣＫに同期したリセットパルスＲＳＴによりこのシフトレジスタ６４をリセットし、選択信号ＧＰ１をシフトレジスタ６４にセットする。また選択信号ＧＰ１の極性をインバータ６５により反転し、このインバータ６５の出力によりナンド回路６６でシフトレジスタ６４の出力をゲートする。これによりカウンタ６２は、選択信号ＧＰ１が立ち上がった直後におけるイネーブル信号ＥＮＢの１周期の立ち上がりをこれらシフトレジスタ６４、インバータ６５、ナンド回路６６で選択する。
【００４２】
カウンタ６２は、クロックＧＣＫにより動作する４段のシフトレジスタ６７により、このナンド回路６６の出力を順次転送し、これにより各シフトレジスタ６７からサブ画素３２ＡＡ〜３２ＡＤを順次選択する選択信号ＧＣ１−１〜ＧＣ１−４、ＧＣ２−１〜ＧＣ２−４、……、ＧＣＭ−１〜ＧＣＭ−４（図７（Ｆ１）〜（Ｆ４））を出力する。
【００４３】
垂直駆動回路３３は、これら選択信号ＧＣ１−１〜ＧＣ１−４、ＧＣ２−１〜ＧＣ２−４、……、ＧＣＭ−１〜ＧＣＭ−４（図７（Ｆ１）〜（Ｆ４））をそれぞれバッファ６３を介して、各画素３２Ａのサブ画素３２ＡＡ〜３２ＡＤに設けられているゲート線ＧＡＴＥ１−１〜ＧＡＴＥ１−４、ＧＡＴＥ２−１〜ＧＡＴＥ２−４、……、ＧＡＴＥＭ−１〜ＧＡＴＥＭ−４に出力し、これにより各画素３２Ａの選択においても、サブ画素３２Ａ〜３２Ｄを順次選択するようになされている。
【００４４】
液晶表示装置３１において、タイミングジェネレータ３５、インターフェース３６、ＣＤ−ＤＣコンバータ３７は、これら水平駆動回路３４等の動作に対応する各種動作基準信号、電源等を出力するようになされている。
【００４５】
（２）実施例の動作
以上の構成において、この液晶表示装置３１では（図２）、描画に係るコントローラ等からそれぞれ赤色、緑色、青色による各画素の階調を指示する４ビットによる階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕が順次同時並列的にラスタ走査順に入力され、この階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕が水平駆動回路３４により順次サンプリングされて表示部３２のライン単位でまとめられる（図３）。またこの水平駆動回路３４によるライン単位の処理に対応するように、垂直駆動回路３３により順次循環的に表示部３２の各ラインを選択する選択信号ＧＰ１〜ＧＰＭが生成される（図６）。液晶表示装置３１は、このようにして生成された選択信号ＧＰ１〜ＧＰＭにより表示部３２の各画素３２Ａが順次ライン単位で選択され、この垂直駆動回路３３による画素３２Ａの選択に対応した水平駆動回路３４からの駆動信号の信号線への出力により、表示部３２の各画素３２Ａが対応する階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕による階調に設定され、これらにより階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕に応じた画像が表示される。
【００４６】
これらの処理において、この液晶表示装置３１では（図３）、水平駆動回路３４において、ライン単位でまとめられてなる各階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕の各ビットＬＯ１〜ＬＯ４がセレクタ５５により順次循環的に選択されてシリアル転送により各画素３２Ａの１つの信号線ＳＩＧに出力される。またこの水平駆動回路３４からのシリアル転送に対応するように、垂直駆動回路３３（図６）においては、各画素３２Ａを選択する選択信号ＧＰ１〜ＧＰＭを基準にしてカウンタ６２によりイネーブル信号ＥＮＢを処理して、各画素３２Ａを構成するサブ画素３２ＡＡ〜３２ＡＤを順次選択する選択信号ＧＣ１−１〜ＧＣ１−４が生成され、この選択信号ＧＣ１−１〜ＧＣ１−４が各サブ画素３２ＡＡ〜３２ＡＤのゲート線ＧＡＴＥ１〜ＧＡＴＥ４に出力される。
【００４７】
これによりこの液晶表示装置３１では、１つの画素３２Ａを構成する複数のサブ画素３２ＡＡ〜３２ＡＤについても、１つの信号線ＳＩＧにより時分割で駆動するようになされ、その分多ビットメモリ方式による場合にあっても、信号線の本数を減少させることができるようになされ、またその分、容易に多ビット化して階調数を増大させることができ、さらには解像度を向上させることができるようになされている。
【００４８】
しかして液晶表示装置３１のサブ画素３２ＡＡ〜３２ＡＤにおいては（図１）、垂直駆動回路３３から出力される選択信号ＧＣ１−１〜ＧＣ１−４によるスイッチ回路８の制御により、インバータ６、７によるメモリが信号線ＳＩＧに接続され、この信号線ＳＩＧに時分割で出力される各階調データに係る各ビットの論理レベルが対応するサブ画素３２ＡＡ〜３２ＡＤのメモリに設定される。またこのメモリの内容によるスイッチ回路９、１０の制御により、液晶セルの共通電極に印加されてなる共通電圧ＶＣＯＭに対して、同相又は逆相による駆動信号ＦＲＰ又はＸＦＲＰが液晶セルに印加され、これにより面積階調法により階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕による画像が表示される。
【００４９】
このようにして表示部３２を駆動するにつき、この液晶表示装置３１では、順次入力される階調データＲ〔４−１〕、Ｇ〔４−１〕、Ｂ〔４−１〕をシフトレジスタ群５１、第２ラッチ群５３によりラインメモリでライン単位でまとめることにより、電圧階調法等による液晶表示装置の構成を利用して構成することができ、その分、設計等に要する工数を低減することができる。
【００５０】
またシリアル転送により信号線ＳＩＧを駆動する際に、階調データの区切りで信号線ＳＩＧへの接続をローインピーダンスの状態に切り換えることにより、各種予想外の不具合の発生を有効に回避することができる。
【００５１】
（３）実施例の効果
以上の構成によれば、１つの画素を構成する複数のサブ画素についても、信号線により時分割で駆動することにより、多ビットメモリ方式による表示装置において、信号線の本数を減少させ、これにより階調数を増大させることができ、さらには解像度を向上させることができる。
【００５２】
またこのとき信号線の信号レベルを取得して保持するメモリと、ゲート信号に応動してメモリに信号線の信号レベルを供給するスイッチ回路と、表示に供する部位の一方の電極に印加される共通電圧に対する同相又は逆相の駆動信号を、メモリの内容に応じて選択して印加するスイッチ回路とを設けて１つのサブ画素を形成することにより、具体的に、多ビットメモリ方式による表示装置に適用して、階調数を増大させ、さらには解像度を向上させることができる。
【００５３】
また液晶表示装置に適用して、同一の色彩によるカラーフィルタが垂直方向に延長するように設けられたストライプ方式により形成することにより、縦方向ストライプによる液晶表示装置において、多ビットメモリ方式により階調数を増大させ、解像度を向上させることができる。
【００５４】
また垂直駆動回路により順次選択される画素に係る対応する階調データの各ビットを、垂直駆動回路によるサブ画素の選択に対応して順次シリアル転送により信号線に出力するように水平駆動回路を構成することにより、具体的に水平駆動回路を構成して多ビットメモリ方式により階調数を増大させ、解像度を向上させることができる。
【００５５】
また表示部における水平方向の画素数に対応する数により階調データを順次循環的に取得して保持するラインメモリと、このラインメモリに保持した階調データをそれぞれシリアル転送により信号線に出力するパラレルシリアル変換回路とにより水平駆動回路を構成することにより、電圧階調法に係る構成を利用して水平駆動回路を構成することができる。
【００５６】
またシリアル転送に係る階調データの区切りで、信号線への接続をローインピーダンスの状態に保持することにより、各種の不具合を防止することができる。
【実施例２】
【００５７】
この実施例においては、図４について上述したセレクタ５５に代えて、図９に示すセレクタ７５により順次各階調データの各ビットＬＯ１〜ＬＯ４を選択して信号線ＳＩＧを駆動する。なおこの実施例においては、このセレクタ７５に係る構成が異なる点を除いて、実施例１の液晶表示装置３１と同一に構成される。
【００５８】
すなわちこのセレクタ７５は、アンド回路７６にそれぞれ階調データの各ビットＬＯ１〜ＬＯ４を入力し、それぞれタイミングジェネレータ３５から出力されるセレクト信号ＳＥＬ１〜ＳＥＬ４によりこれら各ビットＬＯ１〜ＬＯ４の出力をゲートし、これらアンド回路７６の出力をオア回路７７によりまとめて信号線ＳＩＧに出力する。
【００５９】
この実施例のようにアンド回路、オア回路による論理回路により階調データをパラレルシリアル変換してシリアル転送するようにしても、実施例１と同一の効果を得ることができる。
【実施例３】
【００６０】
この実施例においては、図４について上述したセレクタ５５に代えて、図１０に示すセレクタ８５により順次各階調データの各ビットＬＯ１〜ＬＯ４を選択して信号線ＳＩＧを駆動する。なおこの実施例においては、このセレクタ８５に係る構成が異なる点を除いて、実施例１の液晶表示装置３１と同一に構成される。
【００６１】
すなわちこのセレクタ８５は、階調データの各ビットＬＯ１〜ＬＯ４をそれぞれ選択出力するスイッチ回路８６Ａ〜８６Ｄが設けられ、タイミングジェネレータ３５から出力されるセレクト信号ＳＥＬ１〜ＳＥＬ４によりこれらスイッチ回路５６Ａ〜５６Ｄを制御して階調データの各ビットＬＯ１〜ＬＯ４を順次循環的に選択して信号線ＳＩＧに出力する。
【００６２】
この実施例のようにスイッチ回路により階調データをパラレルシリアル変換してシリアル転送するようにしても、実施例１と同一の効果を得ることができる。
【実施例４】
【００６３】
この実施例においては、図８について上述したカウンタ６２に代えて、図１１に示すタイミング信号生成回路９２により各サブ画素３２ＡＡ〜３２ＡＤを選択する選択信号ＧＣ１−１〜ＧＣ１−４を生成する。なおこの実施例においては、このタイミング信号生成回路９２に係る構成が異なる点を除いて、実施例１の液晶表示装置３１と同一に構成される。
【００６４】
すなわちこのタイミング信号生成回路９２は、ナンド回路９３にそれぞれタイミングジェネレータ３５から出力されるセレクト信号ＳＥＬ１〜ＳＥＬ４を入力し、これらセレクト信号ＳＥＬ１〜ＳＥＬ４をシフトレジスタ６１から出力される選択信号ＧＰ１によりゲートする。さらに各ナンド回路９３の出力をナンド回路９４に入力し、ここでイネーブル信号ＥＮＢをゲートして各選択信号ＧＣ１−１〜ＧＣ１−４を生成する。
【００６５】
この実施例のようにナンド回路により各サブ画像を選択する選択信号ＧＣ１−１〜ＧＣ１−４を生成するようにしても、実施例１と同一の効果を得ることができる。
【実施例５】
【００６６】
なお上述の実施例においては、同一色彩のカラーフィルタが垂直方向に延長してなるいわゆる縦方向ストライプにより表示部を形成する場合について述べたが、本発明はこれに限らず、同一色彩のカラーフィルタが水平方向に延長してなるいわゆる横方向ストライプにより表示部を形成する場合、モザイク状にカラーフィルタを配置して表示部を形成する場合、さらにはデルタ状にカラーフィルタを配置して表示部を形成する場合等に広く適用することができる。
【００６７】
また上述の実施例においては、共通電圧に対して同相、逆相の駆動信号を選択的に印加することにより、１つのサブ画素をオンオフの２階調により駆動する場合について述べたが、本発明はこれに限らず、さらに位相の異なる多数の駆動信号を選択的に印加することにより、さらには時間軸方向の変調により、１つのサブ画素を２階調より多くの階調により駆動する場合にも広く適用することができる。
【００６８】
また上述の実施例においては、１つの画素を形成する複数のサブ画素の全てで信号線を共通化する場合について述べたが、本発明はこれに限らず、サブ画素のレイアウトによっては、１つの画素を形成する複数のサブ画素の一部についてのみ、信号線を共通化するようにしてもよい。
【００６９】
また上述の実施例においては、ガラス基板上に表示部等を作成してなる液晶表示装置に本発明を適用する場合について述べたが、本発明はこれに限らず、ＥＬ（Electro Luminescence）表示装置等、種々の表示装置に広く適用することができる。
【産業上の利用可能性】
【００７０】
本発明は、例えば１つの画素を複数のサブ画素により構成し、これら複数のサブ画素の駆動により階調を表現する方式の液晶表示装置に適用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例に係る液晶表示装置の１画素を示す接続図である。
【図２】本発明の実施例に係る液晶表示装置を示すブロック図である。
【図３】図２の液晶表示装置の水平駆動回路を示すブロック図である。
【図４】図３の水平駆動回路におけるセレクタを示す接続図である。
【図５】図４のセレクタの動作の説明に供するタイムチャートである。
【図６】図２の液晶表示装置の垂直駆動回路を示すブロック図である。
【図７】図６の垂直駆動回路の動作の説明に供するタイムチャートである。
【図８】図６の垂直駆動回路におけるカウンタを示す接続図である。
【図９】他の実施例に係る液晶表示装置に適用されるセレクタを示す接続図である。
【図１０】図９とは異なる他の実施例に係る液晶表示装置に適用されるセレクタを示す接続図である。
【図１１】他の実施例に係る液晶表示装置の水平駆動回路の一部構成を示す接続図である。
【図１２】多ビットメモリ方式により液晶表示装置を示すブロック図である。
【図１３】図１２の液晶表示装置の１画素を示す接続図である。
【図１４】図１３の１画素に設けられる画素回路を示す接続図である。
【図１５】図１４の画素回路の等化回路を示すブロック図である。
【図１６】図１４の画素回路の動作の説明に供するタイムチャートである。
【図１７】図１２の液晶表示装置の垂直駆動回路を示す接続図である。
【図１８】図１７の垂直駆動回路の説明に供するタイムチャートである。
【図１９】図１２の液晶表示装置の水平駆動回路を示す接続図である。
【符号の説明】
【００７２】
１、３１……液晶表示装置、２、３２……表示部、２Ａ、３２Ａ……画素、２ＡＡ〜２ＡＤ、３２ＡＡ〜３２ＡＤ……サブ画素、３Ａ〜３Ｄ、４３Ａ、４３Ｂ、４３Ｃ、４３Ｄ……電極、４Ａ〜４Ｄ、４４Ａ〜４４Ｄ……画素回路、５Ａ〜５Ｄ……液晶セル、６、７、６５……インバータ、８、９、１０、５６Ａ〜５６Ｄ……スイッチ回路、１６、３３……垂直駆動回路、１８、６１、６４、６７……シフトレジスタ、１９、６３……バッファ、２０、３４……水平駆動回路、２１、５１……サンプリングラッチ群、２２、５２……サンプリングラッチ、２３、５３……第２ラッチ群、２４、５４……第２ラッチ、５５、７５、８５……セレクタ、６２……カウンタ
【図１】
2005164814.tif 000003
【図２】
2005164814.tif 000004
【図３】
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【図４】
2005164814.tif 000006
【図５】
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【図６】
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【図７】
2005164814.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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