(57)【要約】【課題】本発明はナノチューブセル及びこれを利用したメモリ装置に関し、キャパシタ素子とPNPNナノチューブスィッチを利用してクロスポイントセルを具現することにより、全体的なメモリのサイズを縮小可能にする技術を開示する。【解決手段】このような本発明は、別のゲート制御信号が不要なPNPNナノチューブスィッチ１０とキャパシタ素子CAPで成る単位ナノチューブセルをワードラインWLとビットラインBLとの間に配置し、クロスポイントセルアレイを具現することにより全体的なチップサイズを縮小し、読出し及び書込み動作を効率的に改善して回路の動作特性を改善できるようにする。【選択図】図３
2005235378.tif 000002
【特許請求の範囲】
【請求項１】
一端子がワードラインと連結されたキャパシタ素子と、
連続的に直列連結された少なくとも２つ以上のPNPNダイオード素子を備えるが、前記２つ以上のPNPNダイオード素子は２つのグループに区分され、各々のグループが前記キャパシタ素子の他端子とビットラインとの間に並列連結され、前記ワードラインと前記ビットラインに印加される電圧の大きさに従い選択的にスイッチングされるPNPNナノチューブスィッチとを備え、
前記PNPNナノチューブスィッチは、前記ワードラインに第１の電圧が印加される前記キャパシタ素子に格納されたデータを読み出すようスイッチングされ、前記ビットラインに前記第１の電圧より大きい第２の電圧が印加される場合、前記キャパシタ素子にデータを書き込むようスイッチング動作を行うことを特徴とするナノチューブセル。
【請求項２】
前記PNPNナノチューブスィッチは
前記キャパシタ素子のボトム電極と前記ビットラインとの間に順方向に連結された第１のPNPNダイオードスィッチと、
前記キャパシタ素子のボトム電極と前記ビットラインとの間に逆方向に連結された第２のPNPNダイオードスィッチとを備えることを特徴とする請求項１に記載のナノチューブセル。
【請求項３】
前記第１のPNPNダイオードスィッチの上部P型領域は前記ボトム電極と連結され、下部N型領域は前記ビットラインと連結されることを特徴とする請求項２に記載のナノチューブセル。
【請求項４】
前記第２のPNPNダイオードスィッチの下部N型領域は前記ボトム電極と連結され、上部P型領域は前記ビットラインと連結されることを特徴とする請求項２に記載のナノチューブセル。
【請求項５】
前記PNPNナノチューブスィッチは
前記ワードラインの電圧レベルがハイで前記ビットラインの電圧レベルがローの場合、前記第１のPNPNダイオードスィッチがターンオンされ、前記キャパシタ素子に格納されたハイデータを前記ビットラインに出力し、
前記ワードラインの電圧レベルがネガティブトリガー電圧で前記ビットラインの電圧レベルがハイの場合、前記第２のPNPNダイオードスィッチがターンオンされ、前記ビットラインから印加されるデータを前記キャパシタ素子に出力するよう動作することを特徴とする請求項２に記載のナノチューブセル。
【請求項６】
前記PNPNナノチューブスィッチは上下、左右にナノメートルスケールの直径を有する前記２つ以上のPNPNダイオード素子がチューブの形態で連続的に直列連結されることを特徴とする請求項１に記載のナノチューブセル。
【請求項７】
基板の上部に形成された絶縁層と、前記絶縁層の上部にシリコン層でなり連続的に直列連結された少なくとも２つ以上のPNPNダイオード素子を備える PNPNナノチューブスィッチと、
トップ電極、絶縁膜及びボトム電極を備えワードラインまたはビットラインから印加される電流の大きさに従い、これに対応するデータを読出し／書込みするキャパシタ素子と、
前記PNPNナノチューブスィッチの両端ノードにビットラインコンタクトノードを介し連結されたビットラインと、
前記２つ以上のPNPNダイオード素子が連結される共通ノードと前記ボトム電極の間を連結するコンタクトノードと、
前記トップ電極の上部に形成されるワードラインとを備えることを特徴とするナノチューブセル。
【請求項８】
前記シリコン層は成長シリコン、ポリシリコンのうち少なくともいずれか１つでなり、複数個のPNPNダイオードスィッチが連続して直列連結されたダイオードチェーンを形成することを特徴とする請求項７に記載のナノチューブセル。
【請求項９】
ローとカラム方向に複数個配列された単位ナノチューブセルを含む複数個のナノチューブセルアレイと、
前記複数個のナノチューブセルアレイのワードラインを選択的に駆動する複数個のワードライン駆動部と、
前記複数個のナノチューブセルアレイから印加されるデータをセンシングして増幅する複数個のセンスアンプとを備え、
前記単位ナノチューブセルは
一端子がワードラインと連結されたキャパシタ素子と、
連続的に直列連結された少なくとも２つ以上のPNPNダイオード素子を備えるが、前記２つ以上のPNPNダイオード素子は２つのグループに区分され、各々のグループが前記キャパシタ素子の他端子とビットラインとの間に並列連結され、前記ワードラインと前記ビットラインに印加される電圧の大きさに従い選択的にスイッチングされるPNPNナノチューブスィッチとを備えることを特徴とするナノチューブセルを利用したメモリ装置。
【請求項１０】
前記複数個のセンスアンプにより共有されるデータバスと、
前記データバスから印加されるデータを増幅するメインアンプと、
前記メインアンプから印加される増幅データをバッファリングするデータバッファと、
前記データバッファから印加される出力データを外部に出力するか、外部から印加される入力データを前記データバッファに印加する入／出力ポートをさらに備えることを特徴とする請求項９に記載のナノチューブセルを利用したメモリ装置。
【請求項１１】
前記複数個のナノチューブセルアレイの各々は、
ロー及びカラム方向に各々配列された複数個のワードラインと複数個のビットラインの間の交差領域に位置する複数個の単位ナノチューブセルと、
前記複数個のビットラインに各々一対一対応して連結された複数個のビットラインプルダウン素子とを備えることを特徴とする請求項９または１０に記載のナノチューブセルを利用したメモリ装置。
【請求項１２】
前記複数個のセンスアンプは複数個のビットラインに各々一対一対応して連結され、センスアンプイネーブル信号の活性化時に基準電圧と前記ビットラインの電圧を比較及び増幅することを特徴とする請求項９または１０に記載のナノチューブセルを利用したメモリ装置。
【請求項１３】
前記複数個のナノチューブセルアレイの各々は、
ロー及びカラム方向に各々配列された複数個のワードラインと、ビットライン、ビットラインバーでなる複数個のビットライン対の間の交差領域に位置する複数個の単位ナノチューブセルと、
前記ビットライン、ビットラインバーに各々一対一対応して連結された複数個のビットラインプルダウン素子とを備えることを特徴とする請求項９または１０に記載のナノチューブセルを利用したメモリ装置。
【請求項１４】
前記複数個のセンスアンプの各々は一対のビットラインと対応して連結され、センスアンプイネーブル信号の活性化時に前記一対のビットラインから印加される電圧を増幅することを特徴とする請求項９または１０に記載のナノチューブセルを利用したメモリ装置。
【請求項１５】
前記PNPNナノチューブスィッチは
前記キャパシタ素子のボトム電極と前記ビットラインとの間に順方向に連結された第１のPNPNダイオードスィッチと、
前記キャパシタ素子のボトム電極と前記ビットラインとの間に逆方向に連結された第２のPNPNダイオードスィッチとを備えることを特徴とする請求項９または１０に記載のナノチューブセルを利用したメモリ装置。
【請求項１６】
前記第１のPNPNダイオードスィッチの上部P型領域は前記ボトム電極と連結され、下部N型領域は前記ビットラインと連結されることを特徴とする請求項１５に記載のナノチューブセルを利用したメモリ装置。
【請求項１７】
前記第２のPNPNダイオードスィッチの下部N型領域は前記ボトム電極と連結され、上部P型領域は前記ビットラインと連結されることを特徴とする請求項１５に記載のナノチューブセルを利用したメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はナノチューブセル及びこれを利用したメモリ装置に関し、キャパシタ素子と別のゲート制御信号が不要なPNPNナノチューブスィッチを利用して、クロスポイントセルを具現することにより、全体的なメモリのサイズを縮小可能にする技術である。
【背景技術】
【０００２】
図１は、従来のDRAMセルの構成を示す図である。
従来のDRAMセルはワードラインWLの状態に従い、スイッチング動作してビットラインとキャパシタ素子CAPを連結させる１つのトランジスタ素子TRと、トランジスタ素子TRの一端とプレートラインPLとの間に連結された１つのキャパシタ素子CAPを備えて成る。
【０００３】
ここで、従来のDRAMセルのスイッチング素子はゲート制御信号によりスイッチング動作が制御されるNMOSトランジスタを主に用いる。ところが、このようなNMOSトランジスタをスイッチング素子に用いてセルアレイを具現する場合、全体的なチップサイズが拡大されることになるという問題点がある。
【０００４】
一方、DRAMセルのリフレッシュ特性はNMOSトランジスタの漏洩電流特性により決定される。ところが、NMOSトランジスタのチャンネル長がナノメートル(１０億分の１)スケールに小さくなると、NMOSトランジスタのサブ閾値電圧(Sub Vt)の電流特性によりショートチャンネル漏洩電流は一層増加することになる。これにより、DRAMセルのリフレッシュ特性を満足するのに困難が発生する。さらに、DRAMセルで比較的大きい面積を占めるストレージノード(SN)端でジャンクション漏洩電流が発生することになるという問題点がある。
【０００５】
したがって、前述のようにキャパシタ素子と別のゲート制御信号が不要なPNPNナノチューブスィッチを利用して、クロスポイントセルを具現することにより、全体的なチップのサイズを縮小可能にする本発明の必要性が持ち上がった。
【特許文献１】米国特許第6,229,161号明細書
【特許文献２】米国特許第4,882,706号明細書
【特許文献３】米国特許第4,677,455号明細書
【特許文献４】米国特許第4,066,915号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、前記のような問題点を解決するため案出されたもので次のような目的を有する。
第一、DRAMでSOI(Silicon On Insulator)ウエハーを利用して比較的簡単な工程でPNPNナノチューブスィッチを具現することができるようにするのにその目的がある。
【０００７】
第二、キャパシタ素子と別のゲート制御信号が不要なPNPNナノチューブスィッチを利用してクロスポイントセルを具現することにより、メモリの全体的なサイズを縮小可能にするのにその目的がある。
【０００８】
第三、前述のキャパシタ素子とPNPNナノチューブスィッチを利用したセルアレイで読出し／書込み動作を効率的に駆動してメモリセルの動作特性を改善することができるようにするのにその目的がある。
【課題を解決するための手段】
【０００９】
本発明に係るナノチューブセルは、一端子がワードラインと連結されたキャパシタ素子と、連続的に直列連結された少なくとも２つ以上のPNPNダイオード素子とを備えるが、２つ以上のPNPNダイオード素子は２つのグループに区分され各々のグループがキャパシタ素子の他端子とビットラインとの間に並列連結され、ワードラインとビットラインに印加される電圧の大きさに従い選択的にスイッチングされるPNPNナノチューブスィッチを備え、PNPNナノチューブスィッチはワードラインに第１の電圧が印加されるキャパシタ素子に格納されたデータを読み出すようスイッチングされ、ビットラインに前記第１の電圧より大きい第２の電圧が印加される場合、キャパシタ素子にデータを書き込むようスイッチング動作を行うことを特徴とする。
【００１０】
さらに、本発明に係るナノチューブセルは、基板の上部に形成された絶縁層と、絶縁層の上部にシリコン層でなり、連続的に直列連結された少なくとも２つ以上のPNPNダイオード素子を備えるPNPNナノチューブスィッチと、トップ電極、絶縁膜及びボトム電極を備えてワードラインまたはビットラインから印加される電流の大きさに従い、これに対応するデータを読出し／書込みするキャパシタ素子と、PNPNナノチューブスィッチの両端ノードにビットラインコンタクトノードを介し連結されたビットラインと、２つ以上のPNPNダイオード素子が連結される共通ノードとボトム電極との間を連結するコンタクトノードと、トップ電極の上部に形成されるワードラインとを備えることを特徴とする。
【００１１】
本発明に係るナノチューブセルを利用したメモリ装置は、ローとカラム方向に複数個配列された単位ナノチューブセルを含む複数個のナノチューブセルアレイと、複数個のナノチューブセルアレイのワードラインを選択的に駆動する複数個のワードライン駆動部と、複数個のナノチューブセルアレイから印加されるデータをセンシングして増幅する複数個のセンスアンプとを備え、単位ナノチューブセルは一端子がワードラインと連結されたキャパシタ素子と、連続的に直列連結された少なくとも２つ以上のPNPNダイオード素子を備えるが、２つ以上のPNPNダイオード素子は２つのグループに区分され各々のグループがキャパシタ素子の他端子とビットラインとの間に並列連結され、ワードラインとビットラインに印加される電圧の大きさに従い選択的にスイッチングされるPNPNナノチューブスィッチとを備えることを特徴とする。
【発明の効果】
【００１２】
本発明は次のような效果を提供する。
第一、DRAMでSOI(Silicon On Insulator)ウエハーを利用し比較的簡単な工程でナノチューブスィッチを具現することによりセルサイズを縮小することができるようにする。
【００１３】
第二、キャパシタ素子と別のゲート制御信号が不要なPNPNナノチューブスィッチを利用してクロスポイントセルを具現することにより、メモリの全体的なサイズを縮小することができるようにする。
【００１４】
第三、前述のキャパシタ素子とPNPNナノチューブスィッチを利用したセルアレイで読出し／書込み動作を効率的に駆動してメモリセルの動作特性を改善することができるようにする。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明に係る実施の形態に対し詳しく説明する。
【００１６】
図２は、本発明に係るナノチューブセルの概念を説明するための図である。
本発明に係るナノチューブセルは上下、左右にナノメートルスケールの直径を有するPNPNスィッチ素子がチューブの形態で連続的に直列連結される。このような構成を有するナノチューブセルは、スィッチのサイズが小さくなることと係りなく漏洩電流をさらに縮小させることができ、スケール上から原子レベルまでサイズを縮小することができる。
【００１７】
さらに、PNPNナノチューブスィッチのサイズにおいてショートチャンネルの特性と係りなくP領域とN領域を区別してナノメートルスケールの直径を具現することができるので特別な工程を要しない。
【００１８】
特に、スィッチ素子に加えられる電圧レベルを調整してオン／オフを制御することにより、別のゲート制御信号が不要なのでメモリの全体サイズを縮小することができるようにする。このようなPNPNナノチューブスィッチの動作電圧特性を変更しようとする場合、P領域とN領域のドーピング濃度や面積を調整すればよい。
【００１９】
図３は、本発明に係るナノチューブセルの構成を示す図である。
単位ナノチューブセルは、１つのキャパシタ素子CAPと１つのPNPNナノチューブスィッチ１０を備える。ここで、PNPNナノチューブスィッチ１０はPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２を含む。PNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２は、キャパシタ素子CAPのボトム電極とビットラインBLとの間に並列連結される。
【００２０】
PNPNダイオードスィッチ１１はキャパシタ素子CAPの一側電極とビットラインBLとの間に逆方向に連結され、PNPNダイオードスィッチ１２はキャパシタ素子CAPの一側の電極とビットラインBLとの間に順方向に連結される。キャパシタ素子CAPの他側の電極はワードラインWLと連結される。
【００２１】
図４は、図３のナノチューブセルの断面構成を示す図である。
PNPNナノチューブスィッチ１０はシリコン基板３０の上部に形成された絶縁層３１と、絶縁層３１の上部にシリコン層３２を備えて、SOI(Silicon On Insulator)構造をなす。ここで、シリコン基板３０の上部にSiO２でなる絶縁層３１が積層され、絶縁層３１の上部にはシリコン層３２が形成される。シリコン層３２は、成長シリコンまたはポリシリコンでなるPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２が積層され、直列連結されたナノチューブ形態のダイオードチェーンを形成する。
【００２２】
PNPNダイオードスィッチ１１、１２はP型領域とN型領域が互いに直列連結され、PNPNダイオードスィッチ１２はPNPNダイオードスィッチ１１と隣接したN型領域にP型領域とN型領域が互いに直列連結された構造を有する。
【００２３】
そして、PNPNダイオードスィッチ１２のN型領域とPNPNダイオードスィッチ１１のP型領域の上部には、ビットラインコンタクトノードBLCNを介しビットラインBLが形成される。さらに、PNPNダイオードスィッチ１２のP型領域とPNPNダイオードスィッチ１１のN型領域は、共通コンタクトノードCNを介しキャパシタ素子CAPのボトム電極２２と連結される。
【００２４】
ここで、キャパシタ素子CAPはトップ電極２０、絶縁膜２１及びボトム電極２２を備える。そして、キャパシタ素子CAPのトップ電極２０はワードラインWLと連結される。
【００２５】
図５は、図３のPNPNナノチューブスィッチ１０に関する平面図である。
PNPNナノチューブスィッチ１０は、シリコン層３２でなるPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２が直列チェーン形態に連続的に連結される。すなわち、１つのPNPNナノチューブスィッチ１０は直列連結されたPNPNダイオードスィッチ１２とPNPNダイオードスィッチ１１を備える。そして、１つのナノチューブセルと同一の方向に隣接したナノチューブセルはPNPNダイオードスィッチ１２、PNPNダイオードスィッチ１１が互いに直列連結される。
【００２６】
そして、PNPNナノチューブスィッチ１０は複数個の層に配列されるが、上部PNPNナノチューブスィッチ１０と下部PNPNナノチューブスィッチ１０の各々は絶縁層３１を介し分離されている。
【００２７】
これに従い、直列連結されたダイオード素子の中で１つのPNPNダイオードスィッチ１２と１つのPNPNダイオードスィッチ１１を連続的に選択し、１つのナノチューブセル領域を形成することができるようにする。
【００２８】
図６は、図３のナノチューブセルの平面図である。
成長シリコンやポリシリコンでなるシリコン層３２は、直列連結されたPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２を形成する。そして、各々のシリコン層３２は絶縁層３１を介し上部及び下部が絶縁される。PNPNナノチューブスィッチ１０でPNPNダイオードスィッチ１２のP型領域とPNPNダイオードスィッチ１１のN型領域は、キャパシタ素子CAPの共通コンタクトノードCNと共通に連結されるよう隣接して形成される。
【００２９】
さらに、PNPNダイオードスィッチ１２のN型領域とPNPNダイオードスィッチ１１のP型領域は、ビットラインコンタクトノードBLCNを介しビットラインBLに連結される。ビットラインコンタクトノードBLCNは、隣接するナノチューブセルのビットラインコンタクトノードBLCNと共通連結される。すなわち、同一のビットラインコンタクトノードBLCNは、PNPNダイオードスィッチ１１のP型領域と隣接するセルのPNPNダイオードスィッチ１２のN型領域と共通連結される。
【００３０】
さらに、キャパシタ素子CAPの上部にはワードラインWLが形成される。
【００３１】
図７は、図３のPNPNナノチューブスィッチ１０の動作を説明するための図である。
ノードSN電極を基準に見るとき、ビットラインBLの印加電圧が陽の方向に増加すれば、PNPNダイオードスィッチ１１の動作特性により動作電圧Voではナノチューブスィッチ１０がオフ状態を維持して電流が流れない。
【００３２】
以後、ビットラインBLの印加電圧がさらに増加し臨界電圧Vcとなれば、ダイオードの順方向動作特性によりPNPNダイオードスィッチ１１がターンオンされ、PNPNナノチューブスィッチ１０がターンオンされることにより、電流が急激に増加することになる。このとき、ビットラインBLの印加電圧が臨界電圧Vc以上になる場合、消耗される電流Iの値はビットラインBLに連結されてロードで作用する抵抗(図示省略)の値に起因する。
【００３３】
PNPNダイオードスィッチ１１がターンオンされた以後には、ビットラインBLに非常に小さい電圧V0だけが印加されても多量の電流が流れることができるようになる。このとき、PNPNダイオードスィッチ１２は逆方向動作特性によりオフ状態を維持することになる。
【００３４】
一方、ノードSN電極を基準に見るとき、ビットラインBLの印加電圧が陰の方向に増加すれば、すなわち、ワードラインWLに一定電圧が印加される場合、PNPNダイオードスィッチ１２の順方向動作特性により絶対値動作電圧｜Vo｜ではナノチューブスィッチ１０がオフ状態を維持して電流が流れない。
【００３５】
以後、ワードラインWLの印加電圧がさらに増加され絶対値臨界電圧｜Vc｜となれば、ダイオードの順方向動作特性によりPNPNダイオードスィッチ１２がターンオンされ、PNPNナノチューブスィッチ１０がターンオンされることにより電流が急激に増加することになる。このとき、PNPNダイオードスィッチ１１は逆方向動作特性によりオフ状態を維持する。
【００３６】
図８ａ〜図８ｃは、本発明に係るナノチューブセルのワードラインWL 電圧依存性を説明するための図である。
図８ａに示されているように、ワードラインWLとノードSNとの間に連結されたキャパシタ素子CAPに流れる電圧をV(WS)とし、ノードSNとビットラインBLとの間に連結されたPNPNナノチューブスィッチ１０に流れる電圧をV(SB)と称する。
【００３７】
図８ｂは、本発明に係るナノチューブセルに格納されたデータがロジックローの場合、ワードラインWL電圧依存性を説明するための図である。
先ず、ビットラインBLの電圧をグラウンド電圧レベルに固定させた状態でワードラインWLの電圧を増加させる場合、ワードラインWLの電圧はキャパシタ素子CAPとPNPNナノチューブスィッチ１０で電圧分配される。
【００３８】
すなわち、キャパシタ素子CAPにロジックローのデータが格納された場合、初期電圧V(WS)値が０V(ロー)となる。そして、ビットラインBLの電圧がグラウンドレベルの状態でワードラインWLの電圧が増加する場合、キャパシタ素子CAPの小さい寄生キャパシタ容量により小さい電圧V(WS)が配分される。
【００３９】
一方、殆どのワードラインWL電圧はPNPNナノチューブスィッチ１０に大きい電圧V(SB)で配分される。このとき、ワードラインWLの印加電圧がPNPNダイオードスィッチ１２の臨界電圧Vcに到逹できない場合、PNPNダイオードスィッチ１１、１２は引続きオフ状態を維持することになる。これにより、キャパシタ素子CAPに格納されたローデータはビットラインBLに伝えられない。
【００４０】
図８ｃは、本発明に係るナノチューブセルに格納されたデータがロジックハイの場合、ワードラインWL電圧依存性を説明するための図である。
先ず、ビットラインBLの電圧をグラウンド電圧レベルに固定させた状態でワードラインWLの電圧を増加させる場合、ワードラインWLの電圧はキャパシタ素子CAPとPNPNナノチューブスィッチ１０で電圧配分される。
【００４１】
すなわち、キャパシタ素子CAPにロジックハイのデータが格納された場合、初期電圧V(WS)値が一定電圧(ハイ)となる。そして、ビットラインBLの電圧がグラウンドレベルの状態でワードラインWLの電圧が増加する場合、PNPNナノチューブスィッチ１０の小さい寄生キャパシタ容量により電圧V(SB)＝ワードラインWL印加電圧V(WL)＋初期状態の電圧V(WS)となる。このとき、ワードラインWL電圧が臨界電圧Vc値になる以前までPNPNナノチューブスィッチ１０がターンオフ状態を維持する。
【００４２】
以後、電圧V(SB)がPNPNダイオードスィッチ１２の臨界電圧Vcに到逹する場合、PNPNダイオードスィッチ１２がターンオンされキャパシタ素子CAPに格納されたハイデータがビットラインBLに伝えられる。このとき、ビットラインBLに印加される電荷は初期状態でノードSNに格納された電荷とワードラインWL電圧により誘導された電荷値である。すなわち、本発明ではこの値を図７に示されているようにV0の値に定義する。このとき、PNPNダイオードスィッチ１１は逆方向動作特性によりオフ状態を維持する。
【００４３】
図９は、本発明に係るナノチューブセルを利用したメモリ装置の構成を示す図である。
本発明は複数個のナノチューブセルアレイ４０、複数個のワードライン駆動部５０、複数個のセンスアンプ６０、データバス７０、メインアンプ８０、データバッファ９０及び入／出力ポート１００を備える。
【００４４】
各々のナノチューブセルアレイ４０は、図３と同一の構造の単位ナノチューブセル等がローとカラム方向に複数個配列される。ロー方向に配列された複数個のワードラインWLはワードライン駆動部５０に連結される。そして、カラム方向に配列された複数個のビットラインBLはセンスアンプ６０に連結される。
【００４５】
ここで、１つのナノチューブセルアレイ４０は１つのワードライン駆動部５０と１つのセンスアンプ６０と対応して連結される。
【００４６】
そして、複数個のセンスアンプ６０は１つのデータバス７０を共有する。データバス７０はメインアンプ８０と連結され、メインアンプ８０はデータバス７０を介し各々のセンスアンプ６０から印加されるデータを増幅する。
【００４７】
データバッファ９０は、メインアンプ８０から印加される増幅されたデータをバッファリングして出力する。入／出力ポート１００はデータバッファ９０から印加される出力データを外部に出力するか、外部から印加される入力データをデータバッファ９０に印加する。
【００４８】
図１０は、図９のナノチューブセルアレイ４０に関するレイアウト図である。
ナノチューブセルアレイ４０は複数個のワードラインWLが各々ロー方向に配列され、複数個のビットラインBLが各々カラム方向に配列される。そして、ワードラインWLとビットラインBLが交差する領域にのみ単位ナノチューブセルCが位置することになるので、追加的な面積が不要なクロスポイントセルを具現することができるようにする。
【００４９】
ここで、クロスポイントセルとは別のワードラインWLゲート制御信号を利用するNMOSトランジスタ素子を備えない。そして、２つの連結電極ノードを備えたPNPNナノチューブスィッチ１０を利用してキャパシタ素子CAPをビットラインBLとワードラインWLの交差点に直ちに位置させることができるようにする構造を言う。
【００５０】
図１１は、図９のナノチューブセルアレイ４０に関する詳細な回路図である。
ナノチューブセルアレイ４０は複数個のワードラインWL<０>〜WL<n>が各々ロー方向に配列され、複数個のビットラインBL<０>〜BL<m>が各々カラム方向に配列される。そして、ワードラインWLとビットラインBLが交差する領域にのみ単位ナノチューブセルCが位置することになる。ここで、１つの単位ナノチューブセルCはキャパシタ素子CAPとPNPNナノチューブスィッチ１０を備える。
【００５１】
そして、各々のビットラインBLには複数個のセンスアンプ６０が一対一対応して連結される。各々のセンスアンプ６０はセンスアンプイネーブル信号SENの活性化時に既に設定された基準電圧REFとビットラインBLから印加される電圧を比べて、その結果を増幅することになる。
【００５２】
さらに、ビットラインBL<０>にはビットラインプルダウン素子N１が連結され、ビットラインBL<m>にはビットラインプルダウン素子N２が連結される。これにより、ビットラインプルダウン信号BLPDの活性化時に接地電圧をビットラインBLに印加してビットラインBLをグラウンドレベルにプルダウンさせる。
【００５３】
このような構造を有するナノチューブセルアレイ４０は、各々のキャパシタ素子CAPが１つのデータを格納することができるようにする。
【００５４】
図１２は、図１１のセンスアンプ６０に関する詳細な回路図である。
センスアンプ６０は増幅部６１とカラム選択スイッチング部６２を備える。
【００５５】
ここで、増幅部６１はPMOSトランジスタP１〜P３及びNMOSトランジスタN３〜N５を備える。PMOSトランジスタP１は電源電圧端とPMOSトランジスタP２、P３の共通ソース端子との間に連結され、ゲート端子を介しセンスアンプイネーブル信号SEPが印加される。PMOSトランジスタP２、P３は交差結合構造に連結され、PMOSトランジスタP１を介し印加される電源電圧をラッチする。
【００５６】
そして、NMOSトランジスタN５は接地電圧端とNMOSトランジスタN３、N４の共通ソース端子との間に連結され、ゲート端子を介しセンスアンプイネーブル信号SENが印加される。NMOSトランジスタN３、N４は交差結合構造に連結されNMOSトランジスタN５を介し印加される接地電圧をラッチする。
【００５７】
ここで、センスアンプイネーブル信号SENとセンスアンプイネーブル信号SEPは位相が相反する信号であり、センスアンプイネーブル信号SENが活性化される場合、増幅部６１が動作することになる。そして、増幅部６１の一側の出力端はビットラインBL<m>と連結され、他側の出力端は基準電圧REF印加端と連結される。
【００５８】
さらに、カラム選択スイッチング部６２はNMOSトランジスタN６、N７を備える。NMOSトランジスタN６はビットラインBL<m>とデータバス７０との間に連結され、ゲート端子を介し印加されるカラム選択信号CS<n>によりデータ／Dの入／出力を制御する。NMOSトランジスタN７は基準電圧REF印加端とデータバス７０との間に連結され、ゲート端子を介し印加されるカラム選択信号CS<n>によりデータDの入／出力を制御する。
【００５９】
図１３は、図９のナノチューブセルアレイ４０に関する他の実施の形態を示す図である。
ナノチューブセルアレイ４０は複数個のワードラインWL<０>〜WL<n>が各々ロー方向に配列され、複数個のビットライン対BL、／BLがカラム方向に各々配列される。そして、ワードラインWLとビットライン対BL、／BLが交差する領域にのみ単位ナノチューブセルCが位置することになる。１つの単位ナノチューブセルCはキャパシタ素子CAPとPNPNナノチューブスィッチ１０を備える。
【００６０】
そして、一対のビットラインBL、／BLには１つのセンスアンプ６０が一対一対応して連結される。各々のセンスアンプ６０はセンスアンプイネーブル信号SENの活性化時に動作してビットライン対BL、／BLから印加されるデータを増幅することになる。
【００６１】
さらに、ビットライン／BL<０>にはビットラインプルダウン素子N８が連結され、ビットラインBL<０>にはビットラインプルダウン素子N９が連結される。これにより、ビットラインプルダウン信号BLPDの活性化時に接地電圧をビットライン対BL、／BLに各々印加してビットライン対BL、／BLをグラウンド電圧レベルにプルダウンさせる。
【００６２】
このような構造を有するナノチューブセルアレイ４０はビットライン対BL、／BLに連結された２つのキャパシタ素子CAPが１つのデータを格納することができるようにする。
【００６３】
図１４は、図１３のセンスアンプ６０に関する詳細な回路図である。
センスアンプ６０は、増幅部６３とカラム選択スイッチング部６４を備える。
【００６４】
ここで、増幅部６３はPMOSトランジスタP４〜P６及びNMOSトランジスタN１０〜N１２を備える。PMOSトランジスタP４は電源電圧端とPMOSトランジスタP５、P６の共通ソース端子との間に連結され、ゲート端子を介しセンスアンプイネーブル信号SEPが印加される。PMOSトランジスタP５、P６は交差結合構造に連結され、PMOSトランジスタP４を介し印加される電源電圧をラッチする。
【００６５】
そして、NMOSトランジスタN１２は接地電圧端とNMOSトランジスタN１０、N１１の共通ソース端子との間に連結され、ゲート端子を介しセンスアンプイネーブル信号SENが印加される。NMOSトランジスタN１０、N１１は交差結合構造に連結され、NMOSトランジスタN１２を介し印加される接地電圧をラッチする。
【００６６】
ここで、センスアンプイネーブル信号SENとセンスアンプイネーブル信号SEPは位相が相反する信号であり、センスアンプイネーブル信号SENが活性化される場合、増幅部６３が動作することになる。そして、増幅部６３の一側の出力端はビットライン／BL<m>と連結され、他の位置が出力端はビットラインBL<m>と連結される。
【００６７】
さらに、カラム選択スイッチング部６４はNMOSトランジスタN１３、N１４を備える。NMOSトランジスタN１３はビットライン／BL<m>とデータバス７０との間に連結され、ゲート端子を介し印加されるカラム選択信号CS<n>によりデータ／Dの入／出力を制御する。NMOSトランジスタN１４はビットラインBL<m>とデータバス７０との間に連結され、ゲート端子を介し印加されるカラム選択信号CS<n>によりデータDの入／出力を制御する。
【００６８】
図１５は、本発明に係るナノチューブセルを利用したメモリ装置の読出しモード時の動作タイミング図である。
先ず、t０区間ではビットラインプルダウン信号BLPDが活性化され、接地電圧をビットラインBLに印加することによりビットラインBLがグラウンドレベルにプリチャージされる。
【００６９】
次に、t１区間の進入時にワードラインWLがハイに遷移してワードラインWLに一定の電圧が印加されると、PNPNナノチューブスィッチ１０のPNPNダイオードスイッチ１２がターンオンされる。これに従い、ナノチューブセルに格納されたデータがビットラインBLに伝えられる。そして、ビットラインプルダウン信号BLPDはローに遷移する。
【００７０】
このとき、キャパシタ素子CAPに格納されたデータがローデータの場合、PNPNダイオードスィッチ１２がターンオフ状態を維持し、ビットラインBLの電圧レベルは変動しない。一方、キャパシタ素子CAPに格納されたデータがハイデータの場合にのみPNPNダイオードスィッチ１２がターンオンされ、ビットラインBLの電圧レベルが高いセンシング電圧レベルに上昇する。
【００７１】
次に、t２区間にはセンスアンプイネーブル信号SENが活性化され、ビットラインBL上のデータを増幅する。
【００７２】
以後、t３区間にはワードラインWLの電圧が臨界電圧Vc以下の値である負電圧に遷移する。すなわち、ビットラインBLのロー電圧レベルとワードラインWLの負電圧レベルとの差は、PNPNナノチューブスィッチ１０のPNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vcの状態に到逹することができない。
【００７３】
しかし、ビットラインBLのハイ増幅電圧とワードラインWLの負電圧と差により、PNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vc以上の電圧が加えられることになる。これにより、PNPNダイオードスィッチ１１がターンオン状態となりナノチューブセルにデータ「１」が再格納される。
【００７４】
このとき、PNPNダイオードスィッチ１１がターンオンされた以後には、図７の動作特性で見るようにビットラインBLに小さい電圧V0を印加しても多量の電流が流れることができるようになる。従って、t３区間でワードラインWLの電圧が負電圧から再度ロー状態に上昇しても電流は十分流れることができるようになる。
【００７５】
さらに、t３区間でカラム選択信号CSがハイに遷移すれば、カラム選択スイッチング部６２のNMOSトランジスタN６、N７がターンオンされ、ビットラインBL上のデータD、／Dがデータバス７０に出力され、単位ナノチューブセルCに格納されたデータを読み出すことができるようになる。
【００７６】
図１６は、本発明に係るナノチューブセルを利用したメモリ装置の書込みモード時の動作タイミング図である。
【００７７】
先ず、t０区間ではビットラインプルダウン信号BLPDが活性化され、接地電圧をビットラインBLに印加することによりビットラインBLがグラウンドレベルにプリチャージされる。
【００７８】
次に、t１区間の進入時にワードラインWLがハイに遷移し、ワードラインWLに一定電圧が印加されると、PNPNナノチューブスィッチ１０のPNPNダイオードスイッチ１２がターンオンされる。これにより、ナノチューブセルに格納されたデータがビットラインBLに伝えられる。そして、ビットラインプルダウン信号BLPDはローに遷移し、データバス７０を介し書み込む新しいデータD、／Dが入力される。
【００７９】
このとき、キャパシタ素子CAPに格納されたデータがローデータの場合、PNPNダイオードスィッチ１２がターンオフ状態を維持してビットラインBLの電圧レベルは変動しない。一方、キャパシタ素子CAPに格納されたデータがハイデータの場合にのみPNPNダイオードスィッチ１２がターンオンされ、ビットラインBLの電圧レベルが高いセンシング電圧レベルに上昇する。
【００８０】
次に、t２区間にはセンスアンプイネーブル信号SENが活性化され、ビットラインBL上のデータを増幅する。
【００８１】
以後、t３区間にはワードラインWLの電圧が臨界電圧Vc以下の値である負電圧に遷移する。すなわち、ビットラインBLのロー電圧レベルとワードラインWLの負電圧レベルとの差は、PNPNナノチューブスィッチ１０のPNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vcの状態に到逹することができない。
【００８２】
しかし、ビットラインBLのハイ増幅電圧とワードラインWLの負電圧との差により、PNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vc以上の電圧が加えられることになる。これにより、PNPNダイオードスィッチ１１がターンオン状態となりナノチューブセルにデータ「１」が書き込まれる。
【００８３】
このとき、PNPNダイオードスィッチ１１がターンオンされた以後は、図７の動作特性で見るようにビットラインBLに小さい電圧V0を印加しても多量の電流が流れることができるようになる。従って、t３区間でワードラインWLの電圧が負電圧で再度ロー状態に上昇しても電流は十分流れることができるようになる。
【００８４】
さらに、t３区間でカラム選択信号CSがハイに遷移すれば、カラム選択スイッチング部６２のNMOSトランジスタN６、N７がターンオンされ、データバス７０を介し入力されたデータD、／DがビットラインBLに印加される。
【図面の簡単な説明】
【００８５】
【図１】従来のDRAMセルの構成を示す図である。
【図２】本発明に係るナノチューブセルの概念を説明するための図である。
【図３】本発明に係るナノチューブセルの構成を示す図である。
【図４】図３のナノチューブセルの断面図である。
【図５】図３のPNPNナノチューブスィッチに関する平面図である。
【図６】図３のナノチューブセルの平面図である。
【図７】図３のPNPNナノチューブスィッチの動作を説明するための図である。
【図８ａ】本発明に係るナノチューブセルのワードライン電圧依存性を説明するための図である。
【図８ｂ】本発明に係るナノチューブセルに格納されたデータがロジックローの場合、ワードラインWL電圧依存性を説明するための図である。
【図８ｃ】本発明に係るナノチューブセルに格納されたデータがロジックハイの場合、ワードラインWL電圧依存性を説明するための図である。
【図９】本発明に係るナノチューブセルを利用したメモリ装置の構成を示す図である。
【図１０】図９のナノチューブセルアレイに関するレイアウト図である。
【図１１】図９のナノチューブセルアレイに関する詳細な回路図である。
【図１２】図１１のセンスアンプに関する詳細な回路図である。
【図１３】図９のナノチューブセルアレイに関する他の実施の形態を示す図である。
【図１４】図１３のセンスアンプに関する詳細な回路図である。
【図１５】本発明に係るナノチューブセルを利用したメモリ装置の読出しモード時の動作タイミング図である。
【図１６】本発明に係るナノチューブセルを利用したメモリ装置の書込みモード時の動作タイミング図である。
【符号の説明】
【００８６】
１０  PNPNナノチューブスィッチ
１１、１２  PNPNダイオードスィッチ
２０  トップ電極
２１  絶縁膜
２２  ボトム電極
３０  シリコン基板
３１  絶縁層
３２  シリコン層
４０  ナノチューブセルアレイ
５０  ワードライン駆動部
６０  センスアンプ
６１、６３  増幅部
６２、６４  カラム選択スイッチング部
７０  データバス
８０  メインアンプ
９０  データバッファ
１００  入／出力ポート
【図１】
2005235378.tif 000003
【図２】
2005235378.tif 000004
【図３】
2005235378.tif 000005
【図４】
2005235378.tif 000006
【図５】
2005235378.tif 000007
【図６】
2005235378.tif 000008
【図７】
2005235378.tif 000009
【図８ａ】
2005235378.tif 000010
【図８ｂ】
2005235378.tif 000011
【図８ｃ】
2005235378.tif 000012
【図９】
2005235378.tif 000013
【図１０】
2005235378.tif 000014
【図１１】
2005235378.tif 000015
【図１２】
2005235378.tif 000016
【図１３】
2005235378.tif 000017
【図１４】
2005235378.tif 000018
【図１５】
2005235378.tif 000019
【図１６】
2005235378.tif 000020