(57)【要約】【課題】  アナログ回路のコンプレッサ、その他アナログ回路の音声信号用エフェクタ等に用いられていたＣｄｓカプラの物理特性をデジタル回路においてシミュレートする。【解決手段】  カットオフ周波数の異なる複数のローパスデジタルフィルタ１１０，１２０，１３０によって入力信号をフィルタリングした結果を合成し、Ｃｄｓカプラの入出力特性をシミュレートする。増幅器１１１，加算器１１３は入力信号のレベルが高くなるほど増幅器１１４のゲインを増加させ、ローパスフィルタ１１０のカットオフ周波数を高くする。これによって、入力信号の立ち上がりに急速に追従する一方、入力信号が立ち下がった時に徐々に出力レベルが低くなるというＣｄｓカプラの物理特性が忠実に模擬される。【選択図】  図６
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【特許請求の範囲】
【請求項１】
各々に供給された信号に対して各々カットオフ周波数が異なるローパスフィルタ処理を行う複数のフィルタ処理過程と、
入力信号に対して前記フィルタ処理過程を並列に実行しこれら各フィルタ処理過程の結果を合成し、または、該入力信号に対して前記各フィルタ処理過程を縦続的に実行することによって、光伝導素子の物理特性を模擬する合成過程と
を処理装置に実行させることを特徴とする光伝導素子の特性模擬方法。
【請求項２】
前記入力信号のレベルが高くなるほど前記各フィルタ処理過程におけるカットオフ周波数を高くするフィルタ特性変更過程
をさらに有することを特徴とする請求項１記載の光伝導素子の特性模擬方法。
【請求項３】
請求項１または２記載の光伝導素子の特性模擬方法を実行することを特徴とする光伝導素子の特性模擬装置。
【請求項４】
請求項１または２記載の光伝導素子の特性模擬方法を処理装置に実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、楽音信号に対する効果付与に用いて好適な光伝導素子の特性模擬方法、光伝導素子の特性模擬装置およびプログラムに関する。
【背景技術】
【０００２】
従来より、Ｃｄｓと光源とから成るＣｄｓカプラを用いて、アナログ音声信号のダイナミックレンジを圧縮するコンプレッサ、その他アナログ音声信号に特殊効果を付与を実現する技術が知られている（特許文献１，２）。ここで、Ｃｄｓカプラの回路図を図１に示しておく。図において１０２はＬＥＤであり、供給された電流にほぼ比例した輝度の光を放射する。１０４はＣｄｓであり、そのアドミタンスはＬＥＤ１０２の受光量に応じて変化する。そして、両者を外光から遮蔽するパッケージに封入することにより、Ｃｄｓカプラ１００が構成される。アナログ回路のコンプレッサまたはエフェクタ等において、回路を構成する抵抗器としてこのＣｄｓ１０４を用いると、ＬＥＤ１０２に供給する電流に応じて回路特性が変動し、圧縮量やエフェクト量等を動的に変動させることができるのである。
【特許文献１】実開昭４８−５３９３９号公報
【特許文献２】特開昭６２−１８７３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、音声信号用のコンプレッサやエフェクタ等は、デジタル信号処理によって実現されることが一般的であるため、Ｃｄｓカプラ自体はこれらの機器にはほとんど用いられていない。しかし、Ｃｄｓカプラを用いた回路によって得られる音声信号には独特の味わいがあるため、近年のエフェクタ等においてそれをシミュレートすべきという要請も高かった。例えば、位相変調信号をＣｄｓカプラ１００に供給する、アナログ回路のオールパスフィルタ（位相変調回路）を構成すると、変調信号の周波数が高いほどオールパスフィルタの平均カットオフ周波数が高くなるという現象が見られる。また、例えばＣｄｓカプラ１００に対して二等辺三角形状の三角波を入力すると、立ち上がりが速く立ち下がりが遅い非対称三角波が得られる。
この発明は上述した事情に鑑みてなされたものであり、Ｃｄｓその他光伝導素子に特有の特性を模擬することができる光伝導素子の特性模擬方法、光伝導素子の特性模擬装置およびプログラムを提供することを目的としている。
【課題を解決するための手段】
【０００４】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。なお、括弧内は例示である。
請求項１記載の光伝導素子の特性模擬方法にあっては、各々に供給された信号に対して各々カットオフ周波数が異なるローパスフィルタ処理を行う複数のフィルタ処理過程（１０，２０，３０）と、入力信号に対して前記フィルタ処理過程を並列に実行しこれら各フィルタ処理過程の結果を合成し、または、該入力信号に対して前記各フィルタ処理過程を縦続的に実行することによって、光伝導素子（Ｃｄｓ）の物理特性を模擬する合成過程（４２，４４，４６，４８）とを処理装置に実行させることを特徴とする。
さらに、請求項２記載の構成にあっては、請求項１記載の光伝導素子の特性模擬方法において、前記入力信号のレベルが高くなるほど前記各フィルタ処理過程におけるカットオフ周波数を高くするフィルタ特性変更過程（１１１，１１３，１１４）をさらに有することを特徴とする。
また、請求項３記載の光伝導素子の特性模擬装置にあっては、請求項１または２記載の光伝導素子の特性模擬方法を実行することを特徴とする。
また、請求項４記載のプログラムにあっては、請求項１または２記載の光伝導素子の特性模擬方法を処理装置に実行させることを特徴とする。
【発明の効果】
【０００５】
このように、本発明によれば、各々カットオフ周波数が異なるローパスフィルタ処理結果を合成されるから、光伝導素子の物理特性を正確に模擬することができる。さらに、入力信号のレベルが高くなるほど各フィルタ処理過程におけるカットオフ周波数を高くする構成によれば、光伝導素子のメモリ効果等を一層忠実に再現することができる。
【発明を実施するための最良の形態】
【０００６】
1．実施例の前提理論
まず、図１を参照しつつ、各実施例において模擬しようとするＣｄｓカプラ１００の特性について説明する。
まず、ＬＥＤ１０２に流す電流を増加しＬＥＤ１０２の輝度を上昇させるとＣｄｓ１０４のアドミタンスが上昇し（抵抗値が下降し）、逆にＬＥＤ１０２の輝度を下降させるとＣｄｓ１０４のアドミタンスが下降する。ここで、ＬＥＤ１０２の輝度が上昇する場合にはＣｄｓ１０４のアドミタンスは比較的速く追従して上昇するが、ＬＥＤ１０２の輝度が下降した場合には、ある程度の時間遅れを伴って徐々にＣｄｓ１０４のアドミタンスが下降するという現象が見られる。このような特性は「メモリ効果」と称されている。上述したように、Ｃｄｓカプラ１００を用いてアナログ回路のオールパスフィルタ（位相変調回路）を構成すると、変調信号の周波数が高いほどオールパスフィルタの平均カットオフ周波数が高くなるという現象が見られ、また、Ｃｄｓカプラ１００に対して二等辺三角形状の三角波を入力すると、立ち上がりが速く立ち下がりが遅い非対称三角波が得られるという現象も見られる。これらの現象もかかるメモリ効果に起因するものと考えられる。
【０００７】
また、Ｃｄｓ１０４の受光面はある程度の面積を有しているが、ここに照射される単位面積あたりの光量は受光面の部分に応じて異なるため、「メモリ効果」による時間遅れの時定数は、Ｃｄｓ１０４の受光面の部分に応じて異なる。換言すれば、Ｃｄｓ１０４の受光面は分布定数的に時定数が変化するローパスフィルタを構成していると考えることができる。そこで、後述する各実施例においては、時定数の異なる複数のローパスフィルタを組み合わせることによってＣｄｓ１０４の物理的特性をシミュレートすることとした。
【０００８】
2．第１実施例
2．1．実施例のハードウエア構成
次に、本発明の第１実施例のエフェクト装置のハードウェア構成を図２を参照して説明する。
図２において、１は入出力インターフェースであり、外部機器との間で音声信号を入出力する。２は信号処理部であり、一または複数のＤＳＰによって構成され、入出力インターフェース２から入力された音声信号をデジタル信号処理する。３は操作部であり、各種スイッチ等によって構成されている。４は表示部であり、ユーザに対して各種情報を表示する。５はＣＰＵであり、ＲＯＭ７に記憶された制御プログラムに従って、バス８を介して各部を制御する。６はＲＡＭであり、ＣＰＵ５のワークメモリとして使用される。
【０００９】
2．2．実施例の動作
2．2．1．Ｃｄｓシミュレータのアルゴリズム
本実施例のエフェクト装置は、入力された音声信号に対して、信号処理部２において各種の特殊効果を施し、その結果を入出力インターフェース１を介して出力する。以下、信号処理部２において実行される処理のアルゴリズムを説明するが、最初にＣｄｓカプラ１００の動作をシミュレートするＣｄｓシミュレータのアルゴリズムを図３を参照し説明する。なお、図３は、信号処理部２において実行されるマイクロプログラムのアルゴリズムをブロック図によって表現したものである。図３のアルゴリズムは、メモリ効果が全くなかったと仮定したときのＣｄｓ１０４のアドミタンス（これはＬＥＤ１０２に供給される電流に比例する）を入力アドミタンス信号ＳＡinとし、この入力アドミタンス信号ＳＡinに基づいてメモリ効果を加味した出力アドミタンス信号ＳＡoutを出力するものである。
【００１０】
図３において１２は減算器であり、入力アドミタンス信号ＳＡinから遅延回路１８の出力信号を減算する。なお、遅延回路１８は、入力された信号を「１」サンプリング周期だけ遅延させる回路である。１４は増幅器であり、減算器１２の減算結果を所定のゲインｃ1で増幅する。１６は加算器であり、増幅器１４の出力信号と遅延回路１８の出力信号とを加算し、この結果を遅延回路１８に供給する。以上の構成要素１２〜１８によってＩＩＲ(infinite impulse response)フィルタであるローパスフィルタ１０が構成されている。
【００１１】
ここで、ローパスフィルタ１０の動作を定性的に説明しておく。まず、増幅器１４の出力レベルが「０」であるとすると、遅延回路１８に保持されている値がそのまま遅延回路１８の入力端に供給されるから、遅延回路１８の出力信号に変化が生じることはない。しかし、実際には遅延回路１８の出力信号と、入力アドミタンス信号ＳＡinとの差分に応じた信号が加算器１６に逐次供給されるため、遅延回路１８の出力信号は、入力アドミタンス信号ＳＡinのレベルに徐々に近接してゆくことになる。そして、この近接してゆく速度はゲインｃ1に比例する。すなわち、ゲインｃ1が高いほど遅延回路１８の出力信号の追従速度が高くなる。換言すれば、ゲインｃ1が高くなるほど時定数が小さくなることが解る。
【００１２】
２０および３０はローパスフィルタであり、各々構成要素１２〜１８と同様の構成要素２２〜２８および構成要素３２〜３８から構成されている。但し、増幅器１４，２４，３４におけるゲインｃ1，ｃ2，ｃ3には、「ｃ1＞ｃ2＞ｃ3」の関係がある。これにより、各ローパスフィルタには異なる時定数が付与されることになる。４２，４４，４６は増幅器であり、加算器１６，２６，３６の各出力信号に対して各々ゲインｍ1，ｍ2，ｍ3を乗算する。４８は加算器であり、増幅器４２，４４，４６の出力信号を加算し、その結果を出力アドミタンス信号ＳＡoutとして出力する。
【００１３】
ここで、ゲインｍ1，ｍ2，ｍ3には、「ｍ1＋ｍ2＋ｍ3＝１」の関係がある。これは、ＣｄｓシミュレータのＤＣゲインを「１」にするためである。以上の構成要素により、Ｃｄｓシミュレータ６６が構成されている。Ｃｄｓシミュレータ全体の特性は、上述した各ゲインｃ1，ｃ2，ｃ3およびゲインｍ1，ｍ2，ｍ3によって決定されるが、これらのゲインは、シミュレートしようとするＣｄｓカプラに応じて、ロールオフが「６ｄＢ／ｏｃｔ」よりも緩やかなローパスフィルタ状にの特性になるように設定される。
【００１４】
次に、本実施例のＣｄｓシミュレータと、単なるローパスフィルタ（ロールオフが「６ｄＢ／ｏｃｔ」のフィルタ）とに対して同一のカットオフ周波数を設定したと仮定して、両者の特性を比較してみる。まず、上記Ｃｄｓシミュレータにおいては、入力アドミタンス信号ＳＡinのうち、Ｃｄｓシミュレータのカットオフ周波数よりも相当に高い周波数成分に対しても比較的高いゲインを付与することができる。これにより、単なるローパスフィルタと比較すると、入力アドミタンス信号ＳＡinが立ち上がった時に、あるレベルまでは出力アドミタンス信号ＳＡoutを急峻に立上げることができる。
【００１５】
また、本実施例のＣｄｓシミュレータにおいては、カットオフ周波数よりも相当に低い周波数成分に対しても、比較的高い減衰量を保持することができる。これにより、入力アドミタンス信号ＳＡinが立ち下がった時に、出力アドミタンス信号ＳＡoutが入力アドミタンス信号ＳＡinに追従するまでの時間を長くすることができる。このように、本実施例のＣｄｓシミュレータにあっては、通常のローパスフィルタでは実現できないＣｄｓの物理特性がシミュレートできることが解る。
【００１６】
2．2．2．コンプレッサのアルゴリズム
次に、上記Ｃｄｓシミュレータを用いて構成したコンプレッサのアルゴリズムを図４を参照し説明する。
図において５０は増幅器であり、入力された音声信号Ｓinを所定の入力ゲインで増幅する。５２は可変増幅器であり、後述する信号Ｓ68をゲインとして、増幅器５０の出力信号を増幅する。５４は減衰器であり、可変増幅器５２の出力信号Ｓ52を所定の減衰率で減衰し、その結果を信号Ｓ54として出力する。５８は減算器であり、信号Ｓ54から所定のスレッショルド値Ｔｈを減算し、その結果を信号Ｓ58として出力する。６０は半波整流器であり、信号Ｓ58を半波整流し、その結果を信号Ｓ60として出力する。６２はハイパスフィルタであり、信号Ｓ60の直流成分を除去し、その結果を信号Ｓ62として出力する。６４は全波整流器であり、信号Ｓ62を全波整流し、その結果を上述した入力アドミタンス信号ＳＡinとしてＣｄｓシミュレータ６６に供給する。
【００１７】
ここで、図５(a)〜(c)を参照し、上記信号Ｓ54〜Ｓ62，ＳＡinの関係を説明する。まず、信号Ｓ54の波形は同図(a)に示すような交流波形であり、スレッショルド値Ｔｈは図示の一点鎖線に示すレベルであったとする。この場合、減算器５８から出力される信号Ｓ58は、信号Ｓ54のゼロクロス点を上記スレッショルド値Ｔｈまでシフトしたような波形になる。これにより、半波整流器６０の出力信号Ｓ60は、図５(b)に示すように、信号Ｓ58のうちゼロクロス点以下の区間のレベルを「０」にした信号に等しくなる。ここで、信号Ｓ60の平均値は図５(b)に一点鎖線で示すレベルである。次に、この信号Ｓ60から直流成分を除去した信号Ｓ62は、信号Ｓ60のゼロクロス点を該平均値にシフトしたような波形になる。従って、該信号Ｓ62を全波整流して成る入力アドミタンス信号ＳＡinは、図５(c)に示すような波形になる。
【００１８】
図５の各図によれば、信号Ｓ54の振幅が常にスレッショルド値Ｔｈ以下である場合には入力アドミタンス信号ＳＡinは常に「０」であり、信号Ｓ54がスレッショルド値Ｔｈを超える時間が長いほど、また超えるレベルが大きいほど入力アドミタンス信号ＳＡinのレベルが高くなることが解る。次に、６８はアドミタンス／減衰量変換部であり、Ｃｄｓシミュレータ６６から供給された出力アドミタンス信号ＳＡoutに基づいて、信号Ｓ68のレベルを設定する。すなわち、信号Ｓ68は、出力アドミタンス信号ＳＡoutが大きくなるほど小さくなるように設定される。
【００１９】
従って、音声信号Ｓinのレベルが高くなるほど入力アドミタンス信号ＳＡinのレベルも高くなり、これによって可変増幅器５２のゲインが下がることが解る。このように、可変増幅器５２においてゲイン調節された信号Ｓ52は、減衰器５４に供給されるとともに増幅器５６に供給される。増幅器５６においては、信号Ｓ52が所定の出力ゲインで増幅された後、音声信号Ｓinのダイナミックレンジを圧縮した出力信号Ｓoutとして出力される。
【００２０】
3．第２実施例
次に、本発明の第２実施例のエフェクト装置について説明する。本実施例のハードウェア構成およびコンプレッサの全体のアルゴリズムは第１実施例と同様である。但し、本実施例においては、第１実施例におけるＣｄｓシミュレータ６６に代えて、図６に示すＣｄｓシミュレータが適用される。なお、図６において図３の各部に対応する部分には同一の符号を付す。
【００２１】
図６において１１２は減算器、１１４は増幅器、１１６は加算器、１１８は遅延回路であり、第１実施例（図３）の構成要素１２〜１８と同様に構成されている。但し、本実施例における増幅器１１４は動的にゲイン調節される可変増幅器である。１１１は増幅器であり、入力アドミタンス信号ＳＡinを所定のゲインｃ1aで増幅する。１１３は加算器であり、増幅器１１１の出力信号に対して定数ｃ10を加算する。そして、この加算結果「ＳＡin・ｃ1a＋ｃ10」が増幅器１１４におけるゲインとして適用されることになる。これら構成要素１１１〜１１８によってローパスフィルタ１１０が構成されている。すなわち、定数ｃ10は、入力アドミタンス信号ＳＡinが「０」であるときのローパスフィルタ１１０の時定数を決定する定数であり、ゲインｃ1aは、入力アドミタンス信号ＳＡinが「１」だけ変化するときの時定数の減少分に対応する値になる。
【００２２】
１２０および１３０はローパスフィルタであり、各々構成要素１１１〜１１８と同様の構成要素１２１〜１２８および構成要素１３１〜１３８から構成されている。但し、各加算器１１３，１２３，１３３に供給される定数ｃ10，ｃ20，ｃ30には、「ｃ10＞ｃ20＞ｃ30」の関係がある。本実施例においては、入力アドミタンス信号ＳＡinのレベルが高くなるほど増幅器１１４，１２４，１３４のゲインが増加し、各ローパスフィルタ１１０，１２０，１３０の時定数が小さくなる。すなわち、入力アドミタンス信号ＳＡinが低いレベルから高いレベルに立ち上がると、出力アドミタンス信号ＳＡoutが入力アドミタンス信号ＳＡinに対して急速に追従する一方、入力アドミタンス信号ＳＡinが高いレベルから低いレベルに立ち下がると、出力アドミタンス信号ＳＡoutが徐々に立ち下がるのである。
【００２３】
このように、本実施例においては、入力アドミタンス信号ＳＡinの立ち上がりおよび立ち下がり時においてローパスフィルタ１１０，１２０，１３０の特性が切り替わるため、立ち上がりが早くメモリ時間が長いというＣｄｓの挙動を一層忠実にシミュレートすることができる。
【００２４】
4．第３実施例
次に、本発明の第３実施例のエフェクト装置について説明する。本実施例のハードウェア構成およびコンプレッサの全体のアルゴリズムは第１実施例と同様である。但し、本実施例においては、第１実施例におけるＣｄｓシミュレータ６６に代えて、図７に示すＣｄｓシミュレータが適用される。
【００２５】
図７において２１２は減算器、２１３は増幅器、２１４は加算器、２１５は遅延回路であり、第１実施例（図３）の構成要素１２〜１８と同様に構成されている。従って、構成要素２１２〜２１５によって、増幅器２１３におけるゲインｃ1に応じた時定数を有するローパスフィルタが構成される。２１６は増幅器であり、該ローパスフィルタによってフィルタリングされた信号に対して所定のゲインｓ1（但し、０≦ｓ1≦１）を付与する。また、２１１は増幅器であり、フィルタリングされていない入力アドミタンス信号ＳＡinに対してゲイン「１−ｓ1」を付与する。２１７は加算器であり、両増幅器２１１，２１６の出力信号を加算する。上記構成要素２１１〜２１７によって、シェルビングフィルタ２１０が構成されている。
【００２６】
シェルビングフィルタ２１０において、上記ゲインｓ1を「１」に設定すると、シェルビングフィルタ２１０は第１実施例のローパスフィルタ１０と等価になる。そして、ゲインｓ1を「０」を超える値にすると、その値に応じて高域成分が増幅器２１１を介して加算器２１７に供給される。ここで、入力アドミタンス信号ＳＡinのうち充分高い周波数成分は、増幅器２１１のみを介して加算器２１７に供給されるから、そのゲインは「１−ｓ1」である。一方、充分低い周波数成分は増幅器２１１，２１６の双方を介して加算器２１７に供給されるから、そのゲインは「１」である。そして、上記構成要素２１２〜２１５から成るローパスフィルタのカットオフ周波数付近では、周波数が高くなるほどゲインは「１」から「１−ｓ1」に向かって徐々に低下する。このように、シェルビングフィルタ２１０は、ローパスフィルタの一種であるが、その周波数特性は階段状になることが解る。
【００２７】
２２０および２３０はシェルビングフィルタであり、各々構成要素２１１〜２１７と同様の構成要素２２１〜２２７および構成要素２３１〜２３７から構成されている。但し、増幅器２１３，２２３，２３４におけるゲインｃ1，ｃ2，ｃ3には、第１実施例と同様に「ｃ1＞ｃ2＞ｃ3」の関係がある。そして、各シェルビングフィルタのカットオフ周波数に対して充分に高い周波数成分に対する減衰率は、各々ゲインｓ1，ｓ2，ｓ3によって決定される。本実施例のＣｄｓシミュレータは、これらシェルビングフィルタ２１０，２２０，２３０が縦続接続されることによって構成されている。
【００２８】
第１，第２実施例において説明したアルゴリズムにおいては、Ｃｄｓシミュレータ全体の特性は、ロールオフが「６ｄＢ／ｏｃｔ」よりも緩やかなローパスフィルタの特性になるため、本実施例のようなシェルビングフィルタの縦続接続によっても同様な特性を実現することができる。
【００２９】
5．第４実施例
次に、本発明の第４実施例のエフェクト装置について説明する。本実施例のハードウェア構成およびコンプレッサの全体のアルゴリズムは第１実施例と同様である。但し、本実施例においては、第１実施例におけるＣｄｓシミュレータ６６に代えて、図８に示すＣｄｓシミュレータが適用される。
【００３０】
図８において３１１，３１３，３１６は増幅器、３１２は減算器、３１４，３１７は加算器、３１５は遅延回路であり、第３実施例（図７）の構成要素２１１〜２１７と同様に構成されている。但し、本実施例における増幅器３１３は動的にゲイン調節される可変増幅器である。３１８は増幅器であり、入力アドミタンス信号ＳＡinを所定のゲインｃ1aで増幅する。３１９は加算器であり、増幅器３１８の出力信号に対して定数ｃ10を加算する。そして、この加算結果「ＳＡin・ｃ1a＋ｃ10」が増幅器３１３におけるゲインとして適用されることになる。これら構成要素３１１〜３１９によってシェルビングフィルタ３１０が構成されている。すなわち、第２実施例と同様に、定数ｃ10は入力アドミタンス信号ＳＡinが「０」であるときのローパスフィルタ１１０の時定数を決定する定数であり、ゲインｃ1aは、入力アドミタンス信号ＳＡinが「１」だけ変化するときの時定数の減少分に対応する値になる。
【００３１】
３２０，３３０はシェルビングフィルタであり、各々構成要素３１１〜３１９と同様の構成要素３２１〜３２９および構成要素３３１〜３３９から構成されている。但し、各加算器３１９，３２９，３３９に供給される定数ｃ10，ｃ20，ｃ30には、「ｃ10＞ｃ20＞ｃ30」の関係がある。本実施例のＣｄｓシミュレータは、これらシェルビングフィルタ３１０，３２０，３３０が縦続接続されることによって構成されている。
【００３２】
本実施例においては、第２実施例と同様に、入力アドミタンス信号ＳＡinのレベルが高くなるほど増幅器３１３，３２３，３３３のゲインが増加するため、図８のＣｄｓシミュレータにおいては、入力アドミタンス信号ＳＡinが低いレベルから高いレベルに立ち上がると、出力アドミタンス信号ＳＡoutが入力アドミタンス信号ＳＡinに対して急速に追従する一方、入力アドミタンス信号ＳＡinが高いレベルから低いレベルに立ち下がると、出力アドミタンス信号ＳＡoutが徐々に立ち下がるという特性を有する。
【００３３】
このように、本実施例においては、入力アドミタンス信号ＳＡinの立ち上がりおよび立ち下がり時においてシェルビングフィルタ３１０，３２０，３３０の特性が切り替わるため、上述した第２実施例と同様に、立ち上がりが早くメモリ時間が長いというＣｄｓの挙動を一層忠実にシミュレートすることができる。
【００３４】
6．変形例
本発明は上述した実施例に限定されるものではなく、例えば以下のように種々の変形が可能である。
(1)上記各実施例においては、エフェクト装置のローパスフィルタ１０上で動作するマイクロプログラムによってエフェクト装置およびＣｄｓシミュレータの機能を実現したが、このプログラムのみをＣＤ−ＲＯＭ、フレキシブルディスク等の記録媒体に格納して頒布し、あるいは伝送路を通じて頒布することもできる。
【００３５】
(2)また、上記各実施例におけるローパスフィルタまたはシェルビングフィルタの構成は各実施例に述べたものに限定されるわけではない。例えば、これらのフィルタはＦＩＲ(finite impulse response)フィルタによって構成してもよい。また、ＩＩＲ(infinite impulse response)フィルタも各実施例に示したもの以外に各種の方式が知られており、これらを適用してよいことは言うまでも無い。また、これらフィルタの伝達関数も双１次変換等によって求めても良い。
【００３６】
(3)また、上記各実施例は、本発明をコンプレッサに適用した例を説明したが、本発明はコンプレッサに限定されるものではなく、例えばフェーザ（位相シフトを行うオールパスフィルタ）、フランジャー、コーラス、トレモロ、パンニング等、各種の音声信号のエフェクト処理等に適用してもよい。
【図面の簡単な説明】
【００３７】
【図１】従来のＣｄｓカプラ１００の回路図である。
【図２】本発明の各実施例のハードウエアブロック図である。
【図３】第１実施例のＣｄｓシミュレータのアルゴリズムのブロック図である。
【図４】第１実施例のコンプレッサのアルゴリズムのブロック図である。
【図５】図４における各部の波形図である。
【図６】第２実施例のＣｄｓシミュレータのアルゴリズムのブロック図である。
【図７】第３実施例のＣｄｓシミュレータのアルゴリズムのブロック図である。
【図８】第４実施例のＣｄｓシミュレータのアルゴリズムのブロック図である。
【符号の説明】
【００３８】
２：信号処理部、３：操作部、４：表示部、５：ＣＰＵ、６：ＲＡＭ、７：ＲＯＭ、８：バス、１０，２０，３０：ローパスフィルタ、１２：減算器、１４：増幅器、１６：加算器、１８：遅延回路、４２，４４，４６：増幅器、４８：加算器、５０：増幅器、５２：可変増幅器、５４：減衰器、５６：増幅器、５８：減算器、６０：半波整流器、６２：ハイパスフィルタ、６４：全波整流器、６６：Ｃｄｓシミュレータ、６８：アドミタンス／減衰量変換部、１００：Ｃｄｓカプラ、１０２：ＬＥＤ、１０４：Ｃｄｓ、１１０，１２０，１３０：ローパスフィルタ、１１１：増幅器、１１２：減算器、１１３：加算器、１１４：増幅器、２１０，２２０，２３０：シェルビングフィルタ、３１０，３２０，３３０：シェルビングフィルタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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