(57)【要約】【課題】  壁面の状態が良好な溝の深いトレンチを、溝の幅が拡大するのを抑制しつつ形成する。【解決手段】  半導体基板主面に溝が形成されている半導体装置において、前記溝が、半導体基板主面から連続する表層部と、表層部から連続する中間部と、中間部から連続する深層部とからなり、前記表層部、前記中間部及び前記深層部の側壁は、上部が下部に比べて幅の広い順テーパー形状に夫々形成されている。また、その製造方法では、前記所定の溝が形成される領域の中央部分を開口させた第１のマスクを形成する工程と、半導体基板主面に、前記第１のマスクを用いた異方性のエッチングにより、中間溝を形成する工程と、前記所定の溝が形成される領域を開口させた第２のマスクを形成する工程と、半導体基板主面に、前記第２のマスクを用いた等方性のエッチングにより半導体基板主面及び前記第１の溝をエッチングして所定の溝を形成する工程とを有している。【選択図】        図２
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【特許請求の範囲】
【請求項１】
半導体基板主面に溝が形成されている半導体装置において、
前記溝が、半導体基板主面から連続する表層部と、表層部から連続する中間部と、中間部から連続する深層部とからなり、前記表層部、前記中間部及び前記深層部の側壁は、上部が下部に比べて幅の広い順テーパー形状に夫々形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板主面に所定の溝が形成されている半導体装置の製造方法において、
前記所定の溝が形成される領域の中央部分を開口させた、第１のマスクを形成する工程と、
半導体基板主面に、前記第１のマスクを用いた異方性のエッチングにより、中間溝を形成する工程と、
前記所定の溝が形成される領域を開口させた、第２のマスクを形成する工程と、
半導体基板主面に、前記第２のマスクを用いた等方性のエッチングにより半導体基板主面及び前記中間溝をエッチングして、半導体基板主面から連続する表層部と、表層部から連続する中間部と、中間部から連続する深層部とからなり、前記表層部、前記中間部及び前記深層部の側壁が、夫々下部に比べて上部の幅が広い順テーパー形状となる所定の溝を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記中間溝を形成する異方性エッチングでは、溝の側壁を側壁保護膜で覆い等方性の反応ガスを用いたドライエッチングを行ない、この側壁保護膜形成及び等方性ガスを用いたエッチングを繰り返すことにより、前記中間溝を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記所定の溝が、ｐｉｎダイオードのトレンチであることを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記所定の溝の内部に保護膜或いは金属膜を形成することを特徴とする請求項２乃至請求項４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチ構造を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ｐｎ接合ダイオードのｐｎ接合間に薄い真性半導体のｉ型半導体層をはさんだｐｉｎダイオードは、例えば携帯電話端末のアンテナスイッチとして用いられているが、デジタル方式の携帯電話端末では、小型化、低消費電力化、高周波化およびマルチバンド化が急速に進んでいるため、アンテナスイッチとして用いられるｐｉｎダイオードには、半導体装置外形の小型化、低動作電流化、送受信電力の低損失性、信号の漏れを少なくするための端子間容量の低減、高周波化によるインピーダンス変動の防止等が求められている。
【０００３】
低電流動作及び送受信電力の損失低減のためには、ｐｉｎ接合のｉ型半導体層を薄くしてｉ型半導体層の抵抗値を低減させることが考えられる。しかしながら、ｉ型半導体層の抵抗値とｉ型半導体層の接合容量とは反比例するので、ｉ型半導体層を薄くするのに伴ってｉ型半導体層には空乏層が広がり、ｉ型半導体層の接合容量が増大してしまう。
【０００４】
また、前記端子間容量及びインピーダンスは、ｉ型半導体層の接合容量の増減に大きな影響を受ける。つまり、端子間容量の低減およびインピーダンス変動の低減を実現するためには、ｉ型半導体層の接合容量の低減が求められる。
【０００５】
このため、ｉ型半導体層の抵抗値の低減とｉ型半導体層の接合容量の低減とを両立させるために、半導体基板主面のｐｉｎ接合の周辺に、トレンチと呼ばれる溝状の分離領域を形成し、このトレンチにより前記空乏層を遮断し、空乏層が広がった際のｉ型半導体層とｐ型半導体層との接合面積及びｉ型半導体層とｎ型半導体層との接合面積を小さくすることで、ｉ型半導体層の接合容量を小さくする技術が用いられている。
【０００６】
このトレンチでは、その内部壁面に露出するｐｉｎ接合を保護膜によって被覆しているが、前記トレンチの内部壁面の形状が、垂直となる場合や、トレンチの底部の幅が上部の幅より大きい逆テーパー形状となる場合には、トレンチの側壁を覆う保護膜のカバレージが低下して充分な膜厚が得られないために、トレンチ形成部から半導体基板が汚染して、ダイオードの耐圧が劣化するといった問題を生じることがある。
【０００７】
このため、下記特許文献１には、ｐｉｎダイオードのトレンチ溝を、等方性のエッチングにより底部が上部に比べて細い順テーパー形状に形成し、オーバーハングとなることを防止する技術が記載されている。
【０００８】
【特許文献１】特開２００２−１２４６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従前は前記ｐｉｎダイオードのトレンチの深さとして、１８μｍ程度で対応可能であったが、近年では、顧客要求の特性を満足させるためには、２０μｍ以上の深い溝を形成する必要があり、場合によっては３３μｍ程度の深い溝を形成する必要がある場合もある。このような２０μｍ以上の深い溝を等方性のエッチングによって形成した場合には、サイドエッチングによって溝の幅が広がってしまい、トレンチの占有面積が増加するので、半導体チップを小型化するチップシュリンクが困難になる。
【００１０】
溝の幅が拡大するのを防止するために、異方性のドライエッチングを用いて溝を形成した場合には、トレンチの壁面が略垂直に形成されるため、壁面に形成する保護膜或いは配線のカバレッジに問題が生じてしまう。加えて、トレンチ壁面の状態が悪化するため、保護膜の付着に問題が生じてしまう。
【００１１】
本発明の課題は、これらの問題点を解決し、壁面の状態が良好な溝の深いトレンチを、溝の幅が拡大するのを抑制しつつ形成することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面に溝が形成されている半導体装置において、前記溝が、半導体基板主面から連続する表層部と、表層部から連続する中間部と、中間部から連続する深層部とからなり、前記表層部、前記中間部及び前記深層部の側壁は、上部が下部に比べて幅の広い順テーパー形状に夫々形成されている。
【００１３】
また、その製造方法では、前記所定の溝が形成される領域の中央部分を開口させた第１のマスクを形成する工程と、半導体基板主面に、前記第１のマスクを用いた異方性のエッチングにより、中間溝を形成する工程と、前記所定の溝が形成される領域を開口させた第２のマスクを形成する工程と、半導体基板主面に、前記第２のマスクを用いた等方性のエッチングにより半導体基板主面及び前記中間溝をエッチングして、半導体基板主面から連続する表層部と、表層部から連続する中間部と、中間部から連続する深層部とからなり、前記表層部、前記中間部及び前記深層部の側壁が、夫々下部に比べて上部の幅が広い順テーパー形状となる所定の溝を形成する工程とを有している。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、トレンチの溝形状を、下部から上部に向かって拡がった順テーパー形状に形成することができるという効果がある。
（２）本発明によれば、上記効果（１）により、トレンチの側壁がオーバーハング形状となるのを防止して、側壁への保護膜或いは金属膜等の薄膜を充分な膜厚で形成することが可能となるという効果がある。
（３）本発明によれば、上記効果（２）により、保護膜の膜厚を確保して側壁からの半導体基板の汚染を防止することができるという効果がある。
（４）本発明によれば、上記効果（２）により、保護膜の膜厚を確保して半導体装置の耐圧劣化を防止することができるという効果がある。
（５）本発明によれば、上記効果（２）により、金属膜の膜厚を確保して側壁に形成された配線の不良・断線を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１６】
図１は、本発明の一実施の形態である半導体装置のｐｉｎダイオードを示す平面図であり、図２は図１中のａ‐ａ線に沿った部分縦断面図である。
【００１７】
このｐｉｎダイオード１は、ｎ型半導体層となるｎ＋型単結晶シリコン等の半導体基体２にｉ型半導体層３をエピタキシャル形成した半導体基板の主面にｐ型半導体層４を形成して、ｎ＋型半導体基体２とｉ型半導体層３とｐ型半導体層４とを順に積層したｐｉｎ接合を構成している。
【００１８】
半導体基板主面は、表面保護膜５によって被覆されており、表面保護膜５を開口したｐ型半導体層４の接続領域に例えばアルミニュウムを主成分としたアノード電極６を接続し、半導体基板裏面のｎ型半導体層２に例えば金を主成分としたカソード電極７を形成した構成となっている。
【００１９】
このｐｉｎ接合は、空乏層を遮断するために、その周囲を溝状の分離領域であるトレンチ８によって環状に囲まれている。このトレンチ８は、側壁からのｐｉｎ接合の汚染を防止するために表面保護膜５によって被覆されている。
【００２０】
本実施の形態のトレンチ８では、溝の断面形状が、半導体基板主面から連続する表層部８ａと、表層部８ａから連続する中間部８ｂと、中間部８ｂから連続する深層部８ｃとからなり、表層部８ａ、中間部８ｂ及び深層部８ｃの側壁は、上部が下部に比べて幅の広い順テーパー形状に夫々形成されている。
【００２１】
トレンチ８によって、本実施の形態のｐｉｎダイオード１は、ｉ型半導体層３に広がる空乏層を遮断することができるので、ｉ型半導体層３とｎ＋型半導体基体２との接合面積及びｉ型半導体層３とｐ型半導体層４との接合面積を小さくすることによって、ｉ型半導体層３の接合容量を小さくすることが可能となる。
【００２２】
ｐ型半導体層４と接続するアノード電極６は、ｐｉｎダイオード１の電気的特性を向上させるために小さく形成することが望ましい。このため、アノード電極６の径を縮小して直径が５０μｍ以下とした場合には、充分なスペースが確保されないために、アノード電極６に直接ボンディングワイヤを接続することが困難になる。
【００２３】
このため、本実施の形態のｐｉｎダイオード１では、アノード電極６とは別に、ワイヤボンディングのためのボンディング電極９を形成し、ボンディング電極９とアノード電極６とを、接続配線１０によって電気的に接続してある。アノード電極６、ボンディング電極９、接続配線１０は、同層の金属膜で構成されており、アノード電極６及び接続配線１０は、半導体基板主面全面に形成された最終保護膜１１によって被覆され、ボンディング電極９上に位置する最終保護膜１１を部分的に開口して、ボンディング電極９の接続領域としている。
【００２４】
このｐｉｎダイオード１は、図３に実装状態の縦断面図を示すように、ｐｉｎダイオード１のカソード電極７側が一方のリード１２に接着導通され、またアノード電極６と他方のリード１３とが金等のボンディングワイヤ１４により接続導通されており、ｐｉｎダイオード１、ボンディングワイヤ１４及びリード１２，１３の上面がレジン等の封止体１５によって樹脂封止され、封止体１５の底面にリード１２，１３の下面が露出している。実装基板等に実装する際には、このリード１２，１３の下面を実装基板の配線に接続する。製品外形としては、例えば、通常１００６と呼称される１ｍｍ×０．６ｍｍの平面寸法となっている。
【００２５】
続いて、この半導体装置の製造方法について、図４乃至図１１を用いて工程毎に説明する。
先ず、ｎ＋型半導体基体２にｉ型半導体層３となる真性半導体のエピタキシャル層を成長させ、エピタキシャル層の表面に、例えばドーピング材料となるＰＢＦを塗布し、約９００℃程度の雰囲気中にて熱拡散させて、エピタキシャル層にＢ（ホウ素）を注入し、窒素雰囲気中にて、約１０００℃程度の熱処理を加えてアニールを行なってｐ型半導体層４を形成する。ｐ型半導体層４、ｉ型半導体層３及びｎ＋型半導体基体２によってｐｉｎ接合が構成されている。この状態を図４に示す。
【００２６】
次に、ｐｉｎ接合を形成した半導体基板主面に、高温低圧ＣＶＤにより酸化シリコン膜１６を堆積させ、酸化シリコン膜１６上にホトリソグラフィによりパターニングしたレジストマスク１７を形成する。このレジストマスク１７は、図５に部分平面図を示すように、所定のトレンチ８形成領域の中央部分に幅１０μｍ程度の環状に開口を形成してある。
【００２７】
次に、レジストマスク１７及び酸化シリコン膜１６をマスクとして用いた異方性エッチングにより深さ９μｍ程度の中間溝１８を形成する。この状態の縦断面図を図６に示す。なお、この異方性エッチングについては、後に詳述する。
【００２８】
次に、レジストマスク１７を除去し、図７に部分平面図を示すように、トレンチ８の形成領域に幅４６μｍ程度の環状にトレンチ８形成領域を開口したレジストマスク１９を形成し、続いて、レジストマスク１９を用いた異方性エッチングによりトレンチ８形成領域の酸化シリコン膜１６を除去する。
【００２９】
次に、レジストマスク１９及び酸化シリコン膜１６をマスクとして、等方性ガスを用いたドライエッチングにより、ｐ型半導体層４、ｉ型半導体層３及びｎ＋型半導体基体２の一部を、中間溝１８の底面から中間溝１８よりも大きな１８μｍ程度の深さにエッチングする。この状態の部分縦断面図を図８に示す。
【００３０】
この等方性エッチングでは、レジストマスク１９から露出する半導体基板主面、中間溝１８の側面及び底面から、夫々エッチングが進行するため、溝の断面形状が、半導体基板主面から連続する表層部８ａと、表層部８ａから連続する中間部８ｂと、中間部８ｂから連続する深層部８ｃとからなり、表層部８ａ、中間部８ｂ及び深層部８ｃの側壁は、上部が下部に比べて幅の広い順テーパー形状に夫々形成される。
【００３１】
トレンチ８では、ドライエッチング時のエッチングガスの流量およびエッチング時間を調節して、溝の断面形状が、半導体基板主面と表層部８ａとが９０°以上の角度で交わり、表層部８ａと中間部８ｂとが９０°以上の角度で交わり、中間部８ｂと深層部８ｃとが９０°以上の角度で交わり、深層部８ｃの底部と側壁とのなす角度が９０°以上となり、下部が上部に比べて細い順テーパー形状とする。即ち、本実施の形態のトレンチ８では、溝の表面に形成される角部が全て鈍角となっている。
【００３２】
次に、レジストマスク１９及び酸化シリコン膜１６を除去した後に、トレンチ８内部を含む半導体基板主面の全面に、表面保護膜５となる例えば熱酸化による酸化シリコン膜にＣＶＤによるＰＳＧ(Phospho Silicate Glass)膜を積層した積層膜を形成し、この積層膜上に、アノード電極６の接続領域を開口させたレジストマスク２０をホトリソグラフィにより形成し、このレジストマスク２０を用いたドライエッチングによって、積層した酸化シリコン膜及びＰＳＧ膜を選択的に除去して表面保護膜５のパターニングを行ない、前記接続領域となる半導体基板主面のｐ型半導体層４を露出させる。この状態を図９に示す。
【００３３】
次に、レジストマスク２０を除去した後に、半導体基板主面の全面にスパッタ等によりアルミニュウムを主とした金属膜を堆積させ、アノード電極６、ボンディング電極９、接続配線１０の形成領域を覆うレジストマスク２１をホトリソグラフィにより形成し、このレジストマスク２１を用いたドライエッチングによって、前記金属膜を選択的に除去してパターニングを行ない、アノード電極６、ボンディング電極９、接続配線１０を形成する。この状態を図１０に示す。
【００３４】
次に、レジストマスク２１を除去した後に、半導体基板主面に窒化シリコン膜及び酸化シリコン膜を順次堆積させた積層膜からなる最終保護膜１１を形成し、ボンディング電極９の接続領域を開口したレジストマスク２２をホトリソグラフィにより形成し、このレジストマスク２２を用いたドライエッチングによって最終保護膜１１を選択的に除去してパターニングを行ない、直径が１００μｍ程度にボンディング電極９の接続領域を露出させる。この状態を図１１に示す。
【００３５】
この後、半導体基板を洗浄し、半導体基板主面とは反対側の裏面の半導体基体２に蒸着等により、例えばＡｕ（金）／Ｓｂ（アンチモン）／Ａｕを積層した金属膜を堆積させ、その金属膜をウェットエッチングしてカソード電極７を形成すると図２に示す状態となる。なお、カソード電極の材質はＡｕ／Ｓｂ／Ａｕからなる多層膜としたが、Ａｇ（銀）を用いてもよい。
【００３６】
従来のエッチングでは、図１２に示すように、２０μｍ以上の深さの溝をエッチングによって形成した場合には、半導体基板主面近傍では、溝の壁面が下部に比べて上部の幅の狭い逆テーパー形状となり、溝の内方にせり出した所謂オーバーハング状態となってしまう。この逆テーパー形状の部分では、表面保護膜５及び最終保護膜１１を充分な膜厚に形成することが難しくなるため、表面保護膜５及び最終保護膜１１のカバレージが不足し成膜不良が生じていた。同様の問題は、接続配線１０についても生じている。
【００３７】
本実施の形態では、前述した方法によって、トレンチ８の表層部８ａ、中間部８ｂ及び深層部８ｃの側壁が、上部が下部に比べて幅の広い順テーパー形状にすることにより、トレンチ８の側壁および底面に、表面保護膜５及び以降の工程で形成される最終保護膜１１を安定して堆積させることができる。
【００３８】
従って、トレンチ８の内部に形成する表面保護膜５及び最終保護膜１１を充分な膜厚に形成することが可能となるため、表面保護膜５及び最終保護膜１１の膜厚不足を防止することができるので、トレンチ８側壁からのｐｉｎ接合の汚染を防止することが可能となる、併せてｐｉｎダイオードの耐圧劣化を防止することが可能となる。
【００３９】
また、接続配線１０は、表面保護膜５上にトレンチ８の内部を横断して配置される。このため、トレンチ８の断面形状が、下部が上部に比べて細い順テーパー形状になることにより、トレンチ８の側壁および底面に、接続配線１０となる金属膜を安定して堆積させることができる。つまり、トレンチ８の内部に形成する接続配線１０を充分な膜厚に形成することが可能となる。このため、金属膜の膜厚不足による接続配線１０の不良・断線の発生を防止することができる。
【００４０】
前述した中間溝１８を形成する異方性エッチングでは、通常の異方性ドライエッチングによって中間溝１８を形成することも可能であるが、エッチング速度が０．５μｍ／ｍｉｎ〜１μｍ／ｍｉｎと遅く、２０μｍ以上の深い溝を形成する場合には、多くの時間を要するために、工程全体の進行を遅らせる要因となってしまう。このため、本実施の形態では、３μｍ／ｍｉｎとエッチング速度が速い等方性ガスを用いたドライエッチングを繰り返すことにより、異方性のエッチングを行なう。
【００４１】
このため、先ず図５に示す状態から、レジストマスク１７及び酸化シリコン膜１６を用いて等方性ガスとしてＳＦ６を使用したドライエッチングにより、図１３に示すように、深さ１μｍ程度の溝を形成する。続いて、図１４に示すように、フロンガスＦ１３４ａ（ＣＨ２Ｆ−ＣＨ３）を用いて側壁保護膜２３を前記溝の壁面を含む全面に堆積させた後に、等方性ガスとしてＳＦ６を使用し、底面のエッチングが進行するエッチング条件でドライエッチングを行なうと、図１５に示すように、側壁保護膜２３が溝の側壁に残った状態で溝の底面の半導体基板が露出する。
【００４２】
この状態から更にエッチングを進行させて、図１６に示すように、露出した半導体基板に深さ１μｍ程度のエッチングを行なう。この側壁保護膜２３の形成及び等方性ガスを使用したエッチングを繰り返すことにより所定の深さの中間溝１８を形成し、残存する側壁保護膜２３をウエットエッチによって除去すると、図６に示した状態となる。
【００４３】
このように、側壁保護膜２３によって溝の側壁を保護して水平方向へのエッチングの進行を抑制し、垂直方向へのエッチングを進行させることにより、等方性ガスを使用したドライエッチングで異方性のエッチングを行ない、溝の形成に要する時間を短縮することができる。
【００４４】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００４５】
例えば、前述した実施の形態では、単体の半導体チップに１個のダイオードが形成される場合について例示したが、単体の半導体チップに複数個のダイオードを形成する場合に、個々の素子を電気的に分離するために前述したトレンチを用いてもよい。
【００４６】
また、前述した半導体装置の製造方法は、トレンチ構造を有するｐｉｎダイオードの製造に限られるものではなく、トレンチ構造を有する他の半導体装置の製造に用いることも可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施の形態であるｐｉｎダイオードを示す平面図である。
【図２】図１中のａ−ａ線に沿った部分縦断面図である。
【図３】本発明の一実施の形態である半導体装置の実装状態を示す縦断面図である。
【図４】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図５】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分平面図である。
【図６】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図７】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分平面図である。
【図８】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図９】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１０】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１１】本発明の一実施の形態であるｐｉｎダイオードを工程毎に示す部分縦断面図である。
【図１２】従来のエッチングによるトレンチを示す縦断面図である。
【図１３】本発明の一実施の形態である製造方法に用いた異方性エッチングを工程毎に示す部分縦断面図である。
【図１４】本発明の一実施の形態である製造方法に用いた異方性エッチングを工程毎に示す部分縦断面図である。
【図１５】本発明の一実施の形態である製造方法に用いた異方性エッチングを工程毎に示す部分縦断面図である。
【図１６】本発明の一実施の形態である製造方法に用いた異方性エッチングを工程毎に示す部分縦断面図である。
【符号の説明】
【００４８】
１…ｐｉｎダイオード、２…半導体基体、３…ｉ型半導体層、４…ｐ型半導体層、５…表面保護膜、６…アノード電極、７…カソード電極、８…トレンチ、８ａ…表層部、８ｂ…中間部、８ｃ…深層部、９…ボンディング電極、１０…接続配線、１１…最終保護膜、１２，１３…リード、１４…ボンディングワイヤ、１５…封止体、１６…酸化シリコン膜、１７，１９，２０，２１，２２…レジストマスク、１８…中間溝、２３…側壁保護膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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