(57)【要約】【課題】ジッタ抑圧を重視したＰＬＬでは、入力変化時の引き込みに時間がかかった。そこで、ＰＬＬ回路の引きこみ時間を短くすると同時にジッタ性能を向上させる事を目的とする。【解決手段】ＰＬＬ回路に入力する２つのパルスの位相誤差を検出する位相速度検出回路と、誤差を外部から設定された値と大小比較する大小比較回路とを備え、誤差が設定値より大きければＰＬＬ回路のループゲインを大きくする事で、引きこみ時間短縮とジッタ性能確保を両立せせる事ができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
同期分離回路などから出力された第１のパルスと後述するカウンター回路から出力される第２のパルスとをロックさせる事により第１のパルスのてい倍したクロックを生成出力するＰＬＬ回路と、前記ＰＬＬ回路から出力されるクロックをカウントして第２のパルスを生成するカウンター回路と、前記第１のパルスをリセット入力とし前記カウンター回路から出力される第２のパルスをセット入力とするセットリセットフリップフロップ（ＲＳＦＦ）回路と、前記ＲＳＦＦ回路からの出力信号のＨｉｇｈ期間の時間を測定し、その出力値のＭＡＸを正規化して出力する時間測定回路と、前記時間測定回路の出力信号の位相速度を検出する位相速度検出回路と、前記位相速度検出回路の出力信号の絶対値を出力する絶対値回路と、前記絶対値回路の出力信号と外部より設定する値との大小比較を行なう大小比較回路と、前記大小比較回路からの出力信号に応じて前記ＰＬＬ回路のループゲインの値を変えて収束速度を制御するゲイン回路とを具備し、前記ＰＬＬ回路が第１のパルス入力にロックしていない状態では引きこみ速度を早めるように動作する事を特徴とする高速引きこみ回路。
【請求項２】
前記位相速度検出回路は入力された信号をディレイさせるディレイ回路と、前記ディレイ回路からの出力信号を反転させる反転回路と、入力された信号と前記反転回路からの出力信号とを加算しかつキャリーインにはＨＩＧＨを入力する加算回路とを具備し、入力された信号の変化量を出力する事を特徴とする請求項１記載の高速引きこみ回路。
【請求項３】
前記時間測定回路は入力信号のＨｉｇｈ期間フリーランクロックなどによりカウントアップする事でその時間を測定するＨ期間カウンター回路と、前記Ｈ期間カウンター回路の出力値のＭＡＸを正規化する為に外部より掛け算固定値と前記Ｈ期間カウンター回路の出力信号を掛け算する掛け算回路を具備し、出力信号のＭＡＸ値を正規化して出力する事を特徴とする請求項１記載の高速引きこみ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されるパルスにＰＬＬ回路がすばやく引きこみかつ引きこんだ後は重いループゲインを設定する事により、引きこみ前後にて安定したＰＬＬ動作を行なう手段を提供するものである。
【０００２】
【従来の技術】
近年、映像信号の水平画素数を液晶パネルに合わせて作りなおしたいという要望があり、それを具現化するためにはＰＬＬ回路にてクロックを要望される画素数に合った周波数のクロックを作りなおす必要がある。
【０００３】
以下、図面を参照しながら、上述した従来の回路の一例について説明を行う。
【０００４】
図４は、従来回路のブロック構成図を示すものである。
【０００５】
図４のブロック構成図において、４０１は入力信号４０５からライトクロック信号４０６を生成したり、ライト水平同期パルス４０７を生成したりするクロック＆Ｈパルス生成回路であり、４０２はクロック＆Ｈパルス生成回路４０１から出力するライト水平同期パルス４０７と後述するリード水平同期パルス４０９とを入力し、ライト水平同期パルス４０７にロックしたリードクロック信号４０８を生成するＰＬＬ回路であり、４０３はＰＬＬ回路４０２からのリードクロック信号４０８をカウントアップしリード水平同期パルス４０９を生成するカウンター回路であり、４０４は入力信号４０５、ライトクロック信号４０６、ライト水平同期パルス４０７、リードクロック信号４０８、リード水平同期パルス４０９を入力し、入力信号４０５の水平画素を変換する事を目的としたメモリー回路である。
【０００６】
以上のように構成された従来回路について、以下その動作について説明する。
【０００７】
まず、入力信号４０５からそれに同期したライト水平同期パルス４０７、ライトクロック信号４０６を生成し、メモリー回路４０４のライトクロック入力、ライトリセットパルス入力に入れる。
【０００８】
ＰＬＬ回路４０２とカウンター４０３とはライト水平同期パルス４０７とリード水平同期パルス４０９とをロックさせるように動作し、結果的にリードクロック信号４０８はライト水平同期パルス４０７をてい倍したクロックとなる。
【０００９】
カウンター回路４０３のカウント数を変える事により、要望されている水平画素数に沿ったリードクロック信号４０８とリード水平同期パルス４０９を得る事ができる。
【００１０】
またこれらをメモリー回路４０４のリードクロック入力、リードリセットパルス入力に入れることにより、メモリー回路４０４からは要望されている水平画素の信号を得る事が出来るが、ここでは詳細の動作は省略する。
【００１１】
また、種々の液晶モニタサイズに適応したＰＬＬＩＣも製品化されている（例えば、非特許文献１参照）。
【００１２】
【非特許文献１】
モニタ／プロジェクタ用ＰＬＬ  ＩＣ（ＣＸＡ３２６６Ｑ）製品情報、［平成１５年６月９日検索］インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｓｏｎｙ．ｃｏ．ｊｐ／〜ｓｅｍｉｃｏｎ／ｊａｐａｎｅｓｅ／ｉｍｇ／ｓｏｎｙｊ０１／ｅ６８０１０２９．ｐｄｆ＞
【００１３】
【発明が解決しようとする課題】
しかしながら上記のような構成では、次のような問題点を有している。
【００１４】
通常動作中のリードクロック信号４０８、リード水平パルス４０９のジッタなどを抑圧するためにＰＬＬ回路４０２のループゲインを重くしている場合に、入力信号４０５のフォーマットが変わり、カウンター回路４０３のカウント数を変更するとＰＬＬ回路４０２に入力するライト水平同期パルス４０７とリード水平同期パルス４０９がロックするまでに時間がかかる。
【００１５】
そのため、ＰＬＬ回路４０２のループゲインはあまり高く設定する事ができないという課題を有していた。
【００１６】
【課題を解決するための手段】
上記問題点を解決するために本発明の高速引きこみ回路は、同期分離回路などから出力された第１のパルスと後述するカウンター回路から出力される第２のパルスとをロックさせる事により第１のパルスのてい倍したクロックを生成出力するＰＬＬ回路と、前記ＰＬＬ回路から出力されるクロックをカウントして第２のパルスを生成するカウンター回路と、前記第１のパルスをリセット入力とし前記カウンター回路から出力される第２のパルスをセット入力とするセットリセットフリップフロップ（ＲＳＦＦ）回路と、前記ＲＳＦＦ回路からの出力信号のＨｉｇｈ期間の時間を測定し、その出力値のＭＡＸを正規化して出力する時間測定回路と、前記時間測定回路の出力信号の位相速度を検出する位相速度検出回路と、前記位相速度検出回路の出力信号の絶対値を出力する絶対値回路と、前記絶対値回路の出力信号と外部より設定する値との大小比較を行なう大小比較回路と、前記大小比較回路からの出力信号に応じて前記ＰＬＬ回路のループゲインの値を変えて収束速度を制御するゲイン回路を備えたものである。
【００１７】
【発明の実施の形態】
本発明の請求項１に記載の発明は同期分離回路などから出力された第１のパルスと後述するカウンター回路から出力される第２のパルスとをロックさせる事により第１のパルスのてい倍したクロックを生成出力するＰＬＬ回路と、前記ＰＬＬ回路から出力されるクロックをカウントして第２のパルスを生成するカウンター回路と、前記第１のパルスをリセット入力とし前記カウンター回路から出力される第２のパルスをセット入力とするセットリセットフリップフロップ（ＲＳＦＦ）回路と、前記ＲＳＦＦ回路からの出力信号のＨｉｇｈ期間の時間を測定し、その出力値のＭＡＸを正規化して出力する時間測定回路と、前記時間測定回路の出力信号の位相速度を検出する位相速度検出回路と、前記位相速度検出回路の出力信号の絶対値を出力する絶対値回路と、前記絶対値回路の出力信号と外部より設定する値との大小比較を行なう大小比較回路と、前記大小比較回路からの出力信号に応じて前記ＰＬＬ回路のループゲインの値を変えて収束速度を制御するゲイン回路を備え、前記ＰＬＬ回路が第１のパルス入力にロックしていない状態では引きこみ速度を早めるという作用を有し、入力された信号のフォーマットが変わった場合に引きこみ時間がおそいという問題が解決できる効果を特徴とする高速引きこみ回路である。
【００１８】
本発明の請求項２に記載の発明は位相速度検出回路において、前記位相速度検出回路は入力された信号をディレイさせるディレイ回路と、前記ディレイ回路からの出力信号を反転させる反転回路と、入力された信号と前記反転回路からの出力信号とを加算しかつキャリーインにはＨＩＧＨを入力する加算回路とを備えていることを特徴とする高速引きこみ回路であり、入力された信号の位相速度を検出するという作用を有する。
【００１９】
本発明の請求項３に記載の発明はゲイン回路において、前記時間測定回路は入力信号のＨｉｇｈ期間フリーランクロックなどによりカウントアップする事でその時間を測定するＨ期間カウンター回路と、前記Ｈ期間カウンター回路の出力値のＭＡＸを正規化する為に外部より掛け算固定値と前記Ｈ期間カウンター回路の出力信号を掛け算する掛け算回路を備えていることを特徴とする高速引きこみ回路であり、出力信号のＭＡＸ値を正規化して出力するという作用を有する。
【００２０】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００２１】
（実施の形態１）
図１は本発明の第１の実施例における高速引きこみ回路のブロック構成図を示すものである。
【００２２】
図１において、１０１は同期分離回路などから出力されたパルス１１０と後述するカウンター回路１０２から出力されるパルス１１１とをロックさせる事によりパルス１１０のてい倍クロックを出力するＰＬＬ回路、１０２はＰＬＬ回路１０１から出力されるクロックをカウントしてパルス１１１を生成するカウンター回路、１０３はパルス１１０をリセット入力としカウント回路１０２から出力されるパルス１１１をセット入力とするセットリセットフリップフロップ（ＲＳＦＦ）回路、１０４はＲＳＦＦ回路１０３からの出力信号１１２のＨｉｇｈの期間内にあるフリーランのクロックの数をカウントする事で測定すると同時に、測定したＭＡＸ値を正規化して信号を出力する時間測定回路、１０５は時間測定回路１０４の出力信号１１３の位相速度を検出する位相速度検出回路、１０６は位相速度検出回路１０５の出力信号１１４の絶対値を出力する絶対値回路、１０７は絶対値回路１０６の出力信号と外部より設定した大小比較設定値１０９との大小比較を行なう大小比較回路であり、大小比較設定値１０９の方が小さい場合はＨｉｇｈを出力する回路、１０８は大小比較回路１０７からの出力信号がＨｉｇｈの場合は、ＰＬＬ回路１０１のループゲインの値を大きくして、収束速度を早めるように制御するゲイン回路である。
【００２３】
以上のように構成された高速引きこみ回路について、以下図１、２、３、５、６、７、８を用いてその動作を説明する。
【００２４】
まず、ＰＬＬ回路１０１とカウンター回路１０２では、入力されるパルス１１０のてい倍クロックを作成されるように動作しているが、通常パルス１１１とパルス１１０はロック状態にある。
【００２５】
そのロック状態を図示したのが図５であるが、パルス１１１をＲＳＦＦ回路１０３のセット入力端子に、パルス１１０をＲＳＦＦ回路１０３のリセット入力端子に入れるため、ＲＳＦＦ回路１０３の出力信号１１２は図５（ｃ）のようになる。
【００２６】
出力信号１１２のＨｉｇｈ期間の時間を測定するのが時間測定回路１０４であり、その具体回路は図３に示してあるが、３０１は入力信号３０３がＨｉｇｈの期間内にフリーランクロックが何クロックあるかをカウントアップし、Ｈ期間の時間を測定するＨ期間測定回路、３０２はＨ期間測定回路３０１の出力信号に掛け算固定値を掛け算する掛け算回路である。
【００２７】
Ｈ期間測定回路３０１のＭＡＸ値はＲＳＦＦ回路からの出力信号が図５（ｄ）、（ｅ）、（ｆ）の状態にあるときだが、この状態の時に時間測定回路３０１から出力される値をＡとする。
【００２８】
入力信号１１０の周波数は決まっている事およびＨ期間測定回路３０１にてカウントアップに使うクロックの周波数も決まっている事より、出力値Ａはある決まった値Ｂになる事が予想される。
【００２９】
値Ｂのビットにて出力できるＭＡＸ値をＣ（Ｂのビット数を仮に４ビットとするＣ＝ｆｈとなる）とすると、図３に示す掛け算固定値３０４は次のように設定する。
【００３０】
掛け算固定値３０４＝Ｃ／Ｂ
掛け算固定値３０４をこのような値にする事で、時間測定回路１０４の出力信号１１３のＭＡＸ値はそのビットにて示す事ができる最大の値に正規化することが出来る。（出力信号１１３のビット数が４ビットなら、そのＭＡＸ値をｆｈに正規化する事が出来る）
位相速度検出回路１０５は図２にその具体例を示してあるが、２０１は入力信号２０４をディレイさせるディレイ回路、２０２はディレイ回路２０１の出力信号を反転させる反転回路、２０３は入力信号２０４と反転回路２０２の出力信号を加算し、キャリーインにはＨｉｇｈを入力する加算回路、２０７はキャリーアウト出力信号、２０８は加算回路２０２の出力信号である。
【００３１】
最終出力する信号は出力信号２０８だけであり、２０９は出力しない。
【００３２】
ここでパルス１１０と１１１がロック状態にある場合が図６（ｃ）、ロック状態にない場合が図６（ａ）、（ｂ）であり、（ａ）、（ｂ）の２通りあるのは位相ずれの方向が違うことを示してある。
【００３３】
また図６の点線は時間測定回路１０４からの出力信号１１３（入力信号２０４）のＭＡＸ値を正規化した後のＭＡＸ値を示してある。（出力信号１１３のビット数が４ビットなら点線が示す値はｆｈである）
ここで、位相速度検出回路の動作を図７を用いて説明する。
【００３４】
図７（ａ）に示す５ｈ／Ｅｈは入力信号２０４、Ａｈ／３ｈは出力信号２０９であり、それぞれの時間における加算回路２０３の出力信号２０８は、図７の点線にて囲んである部分においては、図２のブロック図に示す回路どおりに計算してあるが、これをみると入力信号２０４の変化量が同じ（位相速度が同じ）であれば、その出力信号２０８はどの部分においても一定値を出力している事が分かる。
【００３５】
同様に図７（ｂ）に示すＡｈ／３ｈと５ｈ／Ｅｈとにおける加算回路２０３の出力信号２０８も一定値を出力していることがわかる。
【００３６】
パルス１１０とパルス１１１とがロックしていない状態では図８に示すように、その位相誤差分に相当する値が出力信号２０８より出力され、その出力の絶対値を（絶対値回路１０６にて）取った後、大小比較回路１０７に入力する。
【００３７】
この大小比較回路１０７では絶対値回路１０６からの出力信号が大小比較設定値１０９よりも大きければ、Ｈｉｇｈを出力し、ゲイン回路１０８ではＨｉｇｈが入力された場合、ＰＬＬ回路１０１のループゲインを上げるように動作する為、図８（ｂ）、（ｄ）のようにパルス１１０と１１１とがロックしていない場合は、ＰＬＬ回路１０１のループゲインが大きくなり、結果的にＰＬＬ回路１０１の引きこみ速度が早くなる為、パルス１１０と１１１のロック速度を早めることが出来る。
【００３８】
以上のように本実施例によれば、ＰＬＬ回路に入力させる２つのパルスの位相速度を測定し、その位相速度に応じたループゲインをＰＬＬ回路に入力する事により、ＰＬＬ回路の引きこみ時間を早めることができる。
【００３９】
【発明の効果】
以上のように本発明はＰＬＬ回路と、カウンター回路と、ＲＳＦＦ回路と、時間測定回路と、位相速度検出回路と、絶対値回路と、大小比較回路と、ゲイン回路とを設けることにより、ＰＬＬ回路に入力させる２つのパルスの位相速度を測定し、その位相速度に応じたループゲインをＰＬＬ回路に入力する事により、ＰＬＬ回路の引きこみ時間を早める効果を得る事ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における高速引きこみ回路のブロック図
【図２】本発明の第１の実施例における位相速度検出回路のブロック図
【図３】本発明の第１の実施例における時間測定回路のブロック図
【図４】従来回路のブロック図
【図５】本発明の第１の実施例における高速引きこみ回路の動作説明図
【図６】本発明の第１の実施例における高速引きこみ回路の動作説明図
【図７】本発明の第１の実施例における位相速度検出回路の動作説明図
【図８】本発明の第１の実施例における高速引こみ回路の動作説明図
【符号の説明】
１０１  ＰＬＬ回路
１０２  カウンター回路
１０３  ＲＳＦＦ回路
１０４  時間測定回路
１０５  位相速度検出回路
１０６  絶対値回路
１０７  大小比較回路
１０８  ゲイン回路
１０９  大小比較設定値
１１０  入力信号
１１１  カウンター１０２からの出力パルス
１１２  ＲＳＦＦ回路１０３からの出力信号
１１３  時間測定回路１０４からの出力信号
１１４  位相速度検出回路１０５からの出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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