(57)【要約】      （修正有）【課題】不揮発性の並列処理の実現。【解決手段】本発明は並列プロセッサを含む。その並列プロセッサは、複数の不揮発性メモリセル(110,112,114,116)を含む。その並列プロセッサはさらに、複数のプロセッサ素子(120,122,124,126)を含む。各プロセッサ素子(120,122,124,126)には、少なくとも１つの不揮発性メモリセル(110,112,114,116)が対応する。そのプロセッサ素子(120,122,124,126)はそれぞれ、少なくとも１つの対応する不揮発性メモリセル(110,112,114,116)からのデータにアクセスする。そのプロセッサ素子はそのデータに関する処理を実行する。その不揮発性メモリセル(110,112,114,116)は磁気メモリセルを含むことができる。【選択図】  図１
2005050337.tif 000002
【特許請求の範囲】
【請求項１】
並列プロセッサであって、
複数の不揮発性メモリセル（１１０、１１２、１１４、１１６）と、
複数のプロセッサ素子（１２０、１２２、１２４、１２６）であって、少なくとも１つの不揮発性メモリセル（１１０、１１２、１１４、１１６）が前記プロセッサ素子（１２０、１２２、１２４、１２６）のそれぞれに対応し、前記プロセッサ素子（１２０、１２２、１２４、１２６）がそれぞれ、前記少なくとも１つの対応する不揮発性メモリセル（１１０、１１２、１１４、１１６）からのデータにアクセスし、そのデータに関する処理を実行する、複数のプロセッサ素子とを含む、並列プロセッサ。
【請求項２】
前記不揮発性メモリセル（１１０、１１２、１１４、１１６）が、磁気メモリセル（２００）からなる、請求項１に記載の並列プロセッサ。
【請求項３】
各プロセッサ素子（１２０、１２２、１２４、１２６）が、複数の不揮発性メモリセル（１１０、１１２、１１４、１１６）にアクセスすることができる、請求項１に記載の並列プロセッサ。
【請求項４】
各不揮発性メモリセル（１１０、１１２、１１４、１１６）が、対応する少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル（４６０）と接続されて動作する、請求項２に記載の並列プロセッサ。
【請求項５】
各磁気メモリセル（２００）が、基板（３５０）に隣接して形成され、前記対応するプロセッサ素子（３４０）が前記磁気メモリセル（２００）に隣接して前記基板（３５０）に形成される、請求項２に記載の並列プロセッサ。
【請求項６】
各磁気メモリセル（２００）が、基板（３５０）に隣接して形成され、前記対応するプロセッサ素子（３４０）および前記ＤＲＡＭセル（４６０）が、前記磁気メモリセル（２００）に隣接して前記基板（３５０）に形成される、請求項４に記載の並列プロセッサ。
【請求項７】
前記複数のプロセッサ素子（７２１、７２２、７２３、７２４）から処理済みのデータを受信するためのマスタープロセッサ（７６０）をさらに含む、請求項１に記載の並列プロセッサ。
【請求項８】
前記マスタープロセッサ（７６０）が前記データをさらに処理する、請求項７に記載の並列プロセッサ。
【請求項９】
イメージセンサのアレイをさらに含み、前記イメージセンサがそれぞれ、各磁気メモリセル（１１０、１１２、１１４、１１６）に対応する、請求項１に記載の並列プロセッサ。
【請求項１０】
各イメージセンサが、対応する不揮発性メモリ素子に格納され得る画像データを受信する、請求項９に記載の並列プロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して電子メモリに関する。より詳細には、本発明は不揮発性メモリ並列プロセッサに関する。
【背景技術】
【０００２】
コンピュータシステムは益々高性能化しており、ユーザが、絶えず増え続ける種々のコンピューティングタスクをより高速に実行することを可能にしている。この結果、コンピュータシステムによって、複雑な計算は、より高速に実行されることが必要とされる。
【０００３】
並列処理は、複数の演算または計算が並列に実行される方法である。すなわち、演算を逐次的に実行するのではなく、演算が同時に実行される。同時に演算された結果は、個々に終了した後に結合され得る。その最終的な結果として、全ての計算がより高速に実行され得る。
【０００４】
並列処理は、莫大な数の入力または出力を受信または生成する用途に関して特に有用であり、複数の入力および出力の処理を提供することができる。たとえば、画像の受信または生成が並列処理から利益を得ることができる。画像処理は、多数の画像要素（たとえばピクセル）上で実行される演算を含むことができる。
【０００５】
現時点では、並列処理コンピューティングシステムは一般に揮発性である。すなわち、並列処理コンピューティングシステムへの電源が切られる場合には、そのコンピューティングシステムは一般に動作しなくなる。いくつかの用途では、これによりコンピューティングシステムの効率が低下する。パワーシャットダウン中に並列処理データを維持することができ、その処理が容易に再開され得るようにすることが有利になる可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
不揮発性の並列処理の方法を有することが望ましい。その並列処理は画像処理に適応可能であることが望ましい。さらに、その並列処理システムは容易に集積可能であることが望ましい。
【課題を解決するための手段】
【０００７】
本発明は、並列処理の装置および方法を含む。その装置および方法は、画像処理に適応可能である。さらに、その並列処理装置は効率的に集積化され得る。
【０００８】
本発明の一実施形態は並列プロセッサを含む。その並列プロセッサは、複数の不揮発性メモリセルを含む。その並列プロセッサはさらに、複数のプロセッサ素子を含む。各プロセッサ素子には、少なくとも１つの不揮発性メモリセルが対応する。そのプロセッサ素子はそれぞれ、少なくとも１つの対応する不揮発性メモリセルからのデータにアクセスする。そのプロセッサ素子はそのデータに関する処理を実行する。その不揮発性メモリセルは磁気メモリセルを含むことができる。
【０００９】
本発明の他の態様および利点は、本発明の原理を一例として例示する、添付図面に関連してなされる以下の詳細な説明から明らかになるであろう。
【発明の効果】
【００１０】
本発明によれば、各プロセッサ素子に少なくとも１つの不揮発性メモリセルが対応している並列処理の装置が提供される。これにより、パワーシャットダウン中に並列処理データを維持することが可能となり、その処理が容易に再開されることが可能となる。この装置は画像処理に適応可能であり、効率的に集積化されることも可能である。
【発明を実施するための最良の形態】
【００１１】
例示のための図面に示されるように、本発明は、複数のプロセッサ素子を用いて、ＭＲＡＭ素子に格納されたデータを並列処理する装置および方法において具現化される。その並列処理装置は効率的に集積化され得る。
【００１２】
図１は本発明の一実施形態を示す。より具体的には、図１の実施形態は並列プロセッサを含む。その並列プロセッサは、複数の不揮発性メモリセル１１０、１１２、１１４、１１６を含む。さらに、その並列プロセッサは、複数のプロセッサ素子１２０、１２２、１２４、１２６を含む。図１に示されるように、各プロセッサ素子１２０、１２２、１２４、１２６には、少なくとも１つの不揮発性メモリセル１１０、１１２、１１４、１１６が対応する。プロセッサ素子１２０、１２２、１２４、１２６はそれぞれ、少なくとも１つの対応する不揮発性メモリセル１１０、１１２、１１４、１１６からのデータにアクセスすることができる。プロセッサ素子１２０、１２２、１２４、１２６は、不揮発性メモリセル１１０、１１２、１１４、１１６に格納されているデータを処理することができる。
【００１３】
図１には、制御およびデータ線１４０、１４１、１４２、１４３が含まれており、いくつかの実施形態において、プロセッサ素子１２０、１２２、１２４、１２６が、その対応する不揮発性メモリセル１１０、１１２、１１４、１１６だけでなく、複数の不揮発性メモリセル１１０、１１２、１１４、１１６からのデータにアクセスできることが示されている。
【００１４】
不揮発性メモリセル１１０、１１２、１１４、１１６に格納されたデータは、並列プロセッサの電源が切られたときに保持される。したがって、図１の並列プロセッサを実現するシステムは、電源が復旧された後に、迅速に回復することができる。さらに、磁気メモリのようないくつかのタイプの不揮発性メモリは、高速のアクセス時間を提供することができ、それによりシステム性能を改善することができる。
【００１５】
後述されるように、不揮発性メモリセル１１０、１１２、１１４、１１６は、プロセッサ素子１２０、１２２、１２４、１２６と集積化され得る。後述されるように、不揮発性メモリセル１１０、１１２、１１４、１１６は、磁気メモリセルとすることができる。一実施形態では、各磁気メモリセル１１０、１１２、１１４、１１６は、基板に隣接して形成され、対応するプロセッサ素子１２０、１２２、１２４、１２６は、磁気メモリセルに隣接する基板に形成される。
【００１６】
後述されるように、一実施形態では、各不揮発性メモリセルは、対応する少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルと接続されて動作する。不揮発性メモリおよびＤＲＡＭがそれぞれ性能上の利点を提供するので、この実施形態は性能上の利点を提供することができる。２つのタイプのメモリを組み合わせることにより、それぞれのタイプのメモリによって提供される利点を利用することができる。
【００１７】
図１の実施形態はマスタープロセッサ１３０を含む。マスタープロセッサは、各プロセッサ素子１２０、１２２、１２４、１２６からの処理済みのデータを結合することができる。各プロセッサ素子１２０、１２２、１２４、１２６が並列にデータを処理することができるので、その構成はシングルプロセッサ構成より優れた利点を提供することができる。別の構成では、マスタープロセッサ１３０を含まず、代わりにプロセッサ素子１２０、１２２、１２４、１２６のうちの少なくとも１つがマスタープロセッサの機能を提供する。さらに、マスタープロセッサの機能を提供するプロセッサ素子１２０、１２２、１２４、１２６は、時間とともに変更することができる。
【００１８】
図２は、本発明の一実施形態による磁気メモリセル（ＭＲＡＭ）２００を示す。ＭＲＡＭメモリセル２００は、センス層２２０と、誘電体領域２３０と、基準層２１０とを含む。センス層２２０内の磁化の向きは固定されておらず、矢印Ｍ１によって示されるように、２つの安定した向きを有することができる。基準層２１０（ピン留めされた磁気領域とも呼ばれる）は、矢印Ｍ２によって示されるように、固定された磁気的な向きを有する。誘電体領域２３０は一般的に、センス層２２０と基準層２１０との間で絶縁を行う。
【００１９】
前述されたように、センス層２２０の磁化の向きは、２つの安定した向きを有することができる。これらの２つの向きは、基準層２１０の磁気的な向きに対して平行または反平行のいずれかであり、ＭＲＡＭメモリセル２００の論理状態を決定する。
【００２０】
ＭＲＡＭメモリセル２００の磁気的な向きは、ワード線およびビット線に流れる電流を制御することにより、それゆえ、その電流によって誘導される対応する磁界によって設定される（書き込まれる）。ワード線およびビット線が連係して、選択されたメモリセルの磁化の向きを切り替える（すなわち、メモリセルに書込みを行う）ように動作するので、ワード線およびビット線は、まとめて書込み線と呼ぶことができる。さらに、書込み線を用いて、メモリセルに格納された論理値を読み出すこともできる。
【００２１】
センス層２２０の磁化の向きは、ＭＲＡＭメモリセルへの書込み動作中にビット線（ＢＬ）およびワード線（ＷＬ）に加えられる電流に応じて決定される。ビット線およびワード線に加えられる電流は、ビット線およびワード線に流れる電流の方向、それゆえビット線およびワード線に流れる電流によって生成される誘導磁界の方向に応じて、センス層の磁化の向きを設定する。
【００２２】
ＭＲＡＭメモリセル２００は、ＭＲＡＭメモリセルの両端の抵抗を検出することにより読み出される。その抵抗は、ワード線およびビット線を通じて検出される。
【００２３】
基準層２１０およびセンス層２２０は、強磁性材料から作成され得る。
【００２４】
ＭＴＪメモリセルのセンス層２２０および基準層２１０の磁化が同じ方向を向く場合には、そのＭＴＪメモリセルの向きは「平行」であると呼ばれ得る。ＭＴＪメモリセルのセンス層２２０および基準層２１０の磁化が反対の方向を向く場合には、そのＭＴＪメモリセルの向きは「反平行」であると呼ばれ得る。２つの向き、平行および反平行はそれぞれ、低抵抗または高抵抗のＭＴＪメモリセル状態に対応することができる。
【００２５】
誘電体領域２３０によって、基準層２１０とセンス層２２０との間に量子力学的トンネル効果が生じる。そのトンネル効果は電子スピンに依存し、それによりＭＴＪメモリセルの抵抗は基準層２１０およびセンス層２２０の磁化の方向の相対的な向きの関数になる。ＭＴＪメモリセルの抵抗状態を検出して、基準層２１０およびセンス層２２０の磁化の向きを判定することができる。
【００２６】
ＭＴＪメモリセルの抵抗は、ＭＴＪメモリセルの磁化の向きが平行である場合には第１の値（Ｒ）であり、磁化の向きが反平行である場合には第２の値（Ｒ＋Δ）である。しかしながら、本発明は、２つの層の磁化の向きに、すなわち２つだけの層の磁化の向きには限定されない。
【００２７】
誘電体領域２３０は、酸化アルミニウム、二酸化ケイ素、酸化タンタル、窒化ケイ素、窒化アルミニウム、または酸化マグネシウムから作成され得る。しかしながら、他の誘電体およびある特定の半導体も誘電体領域２３０のために使用され得る。誘電体領域２３０の厚みは、約０．５ナノメートル〜約３ナノメートルの範囲にすることができる。しかしながら、本発明はこの範囲に限定されない。
【００２８】
センス層２２０は、強磁性材料から作成され得る。基準層２１０は、人工反磁性体とも呼ばれる合成フェリ磁性体（ＳＦ）として実施され得る。
【００２９】
不揮発性メモリセルは、強誘電体ＦｅＲＡＭおよびフラッシュメモリを含む他のタイプのメモリを含むことができる。これらの他の不揮発性タイプのメモリは、デジタルエレクトロニクスの分野においてよく知られている。
【００３０】
図３は、本発明の一実施形態によるＭＲＡＭセル２００およびプロセッサ素子３４０を示す。図３に示されるようなＭＲＡＭセル２００は、基板３５０上に形成される。基板３５０は、対応するプロセッサ素子３４０を含むことができる。
【００３１】
後述されるように、図３に示される構造は、ＭＲＡＭセル２００がトランジスタ素子を全く含まないので望ましい。したがって、ＭＲＡＭセルは、集積回路の導体処理中に形成され得る。すなわち、基板３５０内の半導体は一般に、基板３５０上に形成される導線を含む。ＭＲＡＭセルは、その導線の形成中に形成されるという利点を提供する。これは、製作を容易にし、ＭＲＡＭセル２００が対応するプロセッサ素子３４０に隣接して形成されることを可能にする。
【００３２】
構造的には、ＭＲＡＭセルのアレイは、プロセッサ素子のアレイ上に形成され得る。物理的には、各ＭＲＡＭセルは対応するプロセッサ素子上に形成され得る。これは、メモリアレイおよび並列プロセッサの空間効率のよい具現化態様を提供する。
【００３３】
図４は、本発明の一実施形態によるＭＲＡＭセル２００、プロセッサ素子３４０、およびＤＲＡＭセル４６０を示す。図３に示されるようなＭＲＡＭセル２００は、基板３５０およびＤＲＡＭセル４６０上に形成される。
【００３４】
図４のＭＲＡＭ／ＤＲＡＭメモリセル構造によって、ＤＲＡＭセル４６０およびＭＲＡＭセル２００の両方に対して、同時に書込みおよび読出しを行うことが可能になる。ＭＲＡＭセル２００およびＤＲＡＭセル４６０の両方に１つのワード線ＷＬを接続することができる。
【００３５】
ＭＲＡＭ／ＤＲＡＭメモリセルを共用することにより、共通の基板上にＭＲＡＭおよびＤＲＡＭメモリセルの集積化が可能になる。後に示されるように、集積化メモリセルにより、集積化メモリセルアレイの形成が可能になり、大量のデータが、ＭＲＡＭセルからＤＲＡＭセルに、および／またはＤＲＡＭセルからＭＲＡＭセルに容易に転送され得る。
【００３６】
図５は、本発明の一実施形態による集積化されたＭＲＡＭセルおよびＤＲＡＭセルの回路図を示す。この実施形態は、第１のメモリセル５１０と、その第１のメモリセル５１０に接続されて動作する不揮発性メモリセル５２０とを含む共用ＤＲＡＭ／ＭＲＡＭメモリセル５００を含む。
【００３７】
第１のメモリセル５１０は、ＤＲＡＭメモリセルを含むことができる。図５に示されるＤＲＡＭメモリセルは、ＤＲＡＭ制御トランジスタＱＤおよび記憶キャパシタＣＤを含む。電荷が記憶キャパシタＣＤに格納され、ワード線ＷＬおよびビット線ＤＢＬを通じて記憶キャパシタＣＤから検出される。
【００３８】
不揮発性メモリセル５２０は、ＭＲＡＭメモリセルを含むことができる。図５に示されるＭＲＡＭメモリセルは、ＭＲＡＭ制御トランジスタＱＭおよび磁気抵抗トンネル接合（ＭＴＪ）メモリセルを含む。ＭＲＡＭメモリセル５２０の磁気的な状態は、ビット線ＭＢＬおよび書込みワード線ＭＷＬに流れる電流によって生成される磁界により設定される。ＭＲＡＭセル５２０の磁気的な状態は、センス線ＭＳＬおよびビット線ＭＢＬを通じて、ＭＴＪメモリセルの抵抗を検出することにより検出される。前述のように、ＭＴＪメモリセルの磁気的な向きは、ＭＴＪメモリセルの両端の抵抗を決定する。
【００３９】
図６は、本発明の一実施形態による共用ＭＲＡＭ／ＤＲＡＭメモリセルを示す。図６は、図４および図５のＭＲＡＭ／ＤＲＡＭメモリセルの物理的な具現化態様の一実施形態である。
【００４０】
この実施形態は、シリコンの基板６００上に製作され得る。基板６００内の拡散領域を用いて、ＭＲＡＭ制御トランジスタＱＭおよびＤＲＡＭ制御トランジスタＱＤのドレイン（Ｄ）とソース（Ｓ）を形成することができる。
【００４１】
基板６００内に形成されたトレンチが、導電性材料および誘電性材料で満たされ、ＤＲＡＭキャパシタＣＤを形成することができる。
【００４２】
第１のメタライゼーション層を用いて、ＭＲＡＭ制御トランジスタのソース（Ｓ）、ＭＲＡＭ制御トランジスタのゲート（Ｇ）、ＤＲＡＭ制御トランジスタのドレイン（Ｄ）、ＤＲＡＭ制御トランジスタのゲート（Ｇ）、およびＤＲＡＭキャパシタへの導電性コンタクトを形成することができる。ＭＲＡＭ制御トランジスタのソースは、グランド（ＧＮＤ）に接続され得る。ＭＲＡＭ制御トランジスタのゲート（Ｇ）は、ワード線（ＷＬ）に接続され得る。ＤＲＡＭ制御トランジスタのドレイン（Ｄ）は、ＤＲＡＭビット線ＤＢＬに接続され得る。ＤＲＡＭ制御トランジスタのソース（Ｓ）は、ＤＲＡＭキャパシタＣＤの第１の端子に接続される。この接続は、ＤＲＡＭキャパシタＣＤの第１の端子に極めて近接してＤＲＡＭ制御トランジスタのソース（Ｓ）を形成し、ソース（Ｓ）および第１の端子が電気的に接続されるようにすることにより形成され得る。ＤＲＡＭキャパシタＣＤの第２の端子は、グランド（ＧＮＤ）に接続され得る。
【００４３】
第２のメタライゼーション層を用いて、ＭＲＡＭメモリセルの磁気トンネル接合（ＭＴＪ）メモリセルへの導電性コンタクトを形成することができる。その導電性コンタクトは、ＭＲＡＭビット線ＭＢＬに接続され得る。
【００４４】
また、第３のメタライゼーション層を用いて、ＭＲＡＭメモリセルの磁気トンネル接合デバイスへの導電性コンタクトを形成することもできる。その導電性コンタクトは、ＭＲＡＭセンス線ＭＳＬに接続され得る。
【００４５】
第４のメタライゼーション層を用いて、ＭＲＡＭ書込みワード線ＭＷＬを形成することができる。
【００４６】
それらのメタライゼーション層は、タンタル、銅、またはアルミニウムから形成され得る。
【００４７】
図７は、本発明の別の実施形態による複数のＭＲＡＭセル７１１〜７１４と、複数のプロセッサ素子７２１〜７２４と、マスタープロセッサ７６０とを示す。図７に示されるように、複数のプロセッサ素子７２１〜７２４は、マスタープロセッサ７６０に接続される。
【００４８】
マスタープロセッサ７６０は、各プロセッサ素子から処理済みのデータを受信することができる。その際、マスタープロセッサ７６０は、各プロセッサ素子からの処理済みのデータを結合して、必要に応じて、結合されたデータをさらに処理することができる。
【００４９】
図８は、本発明の別の実施形態によるイメージセンサ８０１〜８０４のアレイと、複数のＭＲＡＭセル８１１〜８１４と、複数のＤＲＡＭセル８３１〜８３４と、複数のプロセッサ素子８２１〜８２４と、マスタープロセッサ８６０とを示す。
【００５０】
イメージセンサ８０１〜８０４は、アモルファスシリコンダイオード、薄膜光センサ、およびアクティブピクセルセンサを含むことができる。イメージセンサはＭＲＡＭセル上に製作され得る。イメージセンサはＭＲＡＭセルに電気的に接続される。
【００５１】
各イメージセンサは画像を受け取り、受け取った画像の強度に比例する電圧を生成する。ローカルプロセッサ素子が、対応するＭＲＡＭセルに格納される、生成された電圧のデジタル表現を生成する。
【００５２】
各プロセッサ素子８２１〜８２４は、イメージセンサ８０１〜８０４によって受け取られた画像の画像処理を実行することができる。その処理は並列に実行され、その後、マスタープロセッサ８６０において集約され得る。ＤＲＡＭセル８３１〜８３４を用いて、処理を最適化することができる。
【００５３】
図８Ａ、図８Ｂおよび図８Ｃは、イメージセンサのアレイ、ＤＲＡＭセル、およびプロセッサ素子をさらに詳細に示す。
【００５４】
図８Ａは、センサピクセルのアレイ８５０内の隣接するセンサピクセルＸ、Ｙ、Ｚのアレイの平面図を示す。
【００５５】
図８Ｂは、隣接するセンサピクセルＸ、Ｙ、Ｚ、対応するＭＲＡＭセルＸ、Ｙ、Ｚ、および対応するローカルプロセッシング素子Ｘ、Ｙ、Ｚの断面を示す。センサピクセルは、薄膜センサアレイとすることができる。ＭＲＡＭセルは、ＭＲＡＭアレイの一部とすることができる。センサピクセルは、図８Ｃに示されるように、光を受光することができる。
【００５６】
図８Ｃは、センサ（それは光検出ダイオード８９１およびセンサキャパシタ８９２を含むことができる）と、ローカルプロセッシング素子８９３と、不揮発性ＭＲＡＭセル８９４とを含む個々のセンサピクセルのブロック図を示す。ローカルプロセッシング素子８９３および不揮発性ＭＲＡＭセルは、双方向インターフェースを含むことができる。ローカルプロセッシング素子８９３は、データ（ＤＯＵＴ）および制御（ＣＯＮＴＲＯＬ）を含む、マスタープロセッサへのインターフェースを含むことができる。
【００５７】
図９は、本発明の別の実施形態による、発光素子９０１〜９０４のアレイ、複数のＭＲＡＭセル９１１〜９１４、複数のＤＲＡＭセル９３１〜９３４、複数のプロセッサ素子９２１〜９２４、およびマスタープロセッサ９６０を示す。
【００５８】
後述されるように、ＭＲＡＭセルを用いて、各発光素子から放射される光の強度を調整可能に設定する値を格納することができる。
【００５９】
前述のように、プロセッサ素子９２１〜９２４は、画像処理を並列に実行することができ、並列でない処理システムよりも効率的な処理を提供することができる。
【００６０】
図１０は、本発明の一実施形態によるＭＲＡＭおよび発光素子の回路図を示す。この実施形態は、光を発する発光ダイオード（ＬＥＤ）１０１０を含む。ＬＥＤ１０１０から放出される光の量は、ＬＥＤ１０１０に流れるバイアス電流に依存することができる。
【００６１】
ＬＥＤ１０１０によって放出される光の強度は、磁気トンネル接合１０２０の抵抗によって制御され得る。上述のように、磁気トンネル接合１０２０の抵抗は、磁気トンネル接合１０２０の状態に依存する。したがって、磁気トンネル接合１０２０の状態が、ＬＥＤ１０１０から放出される光の強度を制御する。磁気トンネル接合１０２０の状態は、磁界Ｈａｐｐをかけることにより決定される。
【００６２】
図１０に示される実施形態はさらに、バイアストランジスタ１０３０およびバイアスコントローラ１０４０も含む。バイアスコントローラ１０４０は、ＬＥＤ１０１０に流れるバイアス電流が磁気トンネル接合１０２０の抵抗に、それゆえ磁気トンネル接合１０２０の状態に依存するように構成され得る。
【００６３】
図１０の実施形態は、光源の強度が磁気トンネル接合の状態に基づいて変調される回路の一例にすぎない。磁気トンネル接合の抵抗に応じて光源の変調を可能にする多くの他の回路が実現可能である。
【００６４】
代替の実施形態では、発光源は垂直共振器型面発光レーザ（ＶＣＳＥＬ）のようなレーザダイオードである。また、本発明は、他の変調される光源を用いることもできる。
【００６５】
図１１は、本発明の一実施形態によるＭＲＡＭ構造および発光素子を含む基板を示す。その基板は、制御トランジスタ１１２０と、磁気トンネル接合１１３０と、制御可能な発光デバイス１１４０とを含む。
【００６６】
制御トランジスタ１１２０、磁気トンネル接合１１３０、および制御可能な発光デバイス１１４０は、導線１１５２、１１５４、１１５６を通じて電気的に接続され得る。
【００６７】
制御トランジスタ１１２０は、基板１１１０に形成されることができ、ソース１１１２と、ドレイン１１１４と、ポリシリコンゲート１１１６とを含む。磁気トンネル接合１１３０は、制御トランジスタ１１２０上に形成され得る。制御トランジスタ１１２０は、発光デバイス１１４０に電気的に接続され得る。
【００６８】
制御トランジスタ１１２０を形成するために、標準的な半導体処理ステップを用いることができる。
【００６９】
発光デバイス１１４０は、ｐ−コンタクト１１４２と、ｐ−ＧａＡｓ層１１４３と、ｐ−ＡｌＧａＡｓ層１１４４と、ｉ−ＧａＡｓ層１１４５と、ｎ−ＡｌＧａＡｓ層１１４６と、ｎ−コンタクト１１４７とを含むＰＩＮダイオードを含むことができる。
【００７０】
発光デバイス１１４０を形成するために、標準的な半導体処理ステップを用いることができる。
【００７１】
標準的な半導体処理ステップを用いて、導線１１５２、１１５４、１１５６を形成することができる。ＭＴＪ１１３０の導電層を形成するために、類似の半導体処理ステップを用いることができる。
【００７２】
図１１の実施形態は、選択性の櫛形フィルタリングを提供することができる、集積化されたＭＴＪ１１３０および発光デバイス１１４０を提供する。前述のように、そのフィルタリングは、ＭＴＪ１１３０の材料および物理的な特性に依存する。
【００７３】
図１２は、本発明の一実施形態による動作を含む流れ図である。その動作は、並列処理の１つの方法を提供する。
【００７４】
第１の動作１２１０は、複数の不揮発性メモリセルにデータを格納することを含む。
【００７５】
第２の動作１２２０は、複数のプロセッサ素子でデータを処理することを含み、各プロセッサ素子には少なくとも１つの不揮発性メモリセルが対応し、プロセッサ素子はそれぞれ、少なくとも１つの対応する不揮発性メモリセルからのデータにアクセスし、そのデータに関する処理を実行する。
【００７６】
本発明の特定の実施形態が説明および図示されてきたが、本発明はそのように説明および図示された特定の形態または部品の構成に限定されるべきではない。本発明は添付の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施形態を示す図である。
【図２】本発明の一実施形態による磁気メモリセルを示す図である。
【図３】本発明の一実施形態によるＭＲＡＭセルおよびプロセッサ素子を示す図である。
【図４】本発明の一実施形態によるＭＲＡＭセル、プロセッサ素子、およびＤＲＡＭセルを示す図である。
【図５】本発明の一実施形態による、集積されたＭＲＡＭセルおよびＤＲＡＭセルの回路図である。
【図６】本発明の一実施形態による、集積されたＭＲＡＭセルおよびＤＲＡＭセルの構造を示す図である。
【図７】本発明の別の実施形態による、複数のＭＲＡＭセル、複数のプロセッサ素子、複数のＤＲＡＭセル、およびマスタープロセッサを示す図である。
【図８】本発明の別の実施形態による、イメージセンサのアレイ、複数のＭＲＡＭセル、複数のＤＲＡＭセル、複数のプロセッサ素子、およびマスタープロセッサを示す図である。
【図８Ａ】イメージセンサのアレイ、ＤＲＡＭセル、およびプロセッサ素子をさらに詳細に示す図である。
【図８Ｂ】イメージセンサのアレイ、ＤＲＡＭセル、およびプロセッサ素子をさらに詳細に示す図である。
【図８Ｃ】イメージセンサのアレイ、ＤＲＡＭセル、およびプロセッサ素子をさらに詳細に示す図である。
【図９】本発明の別の実施形態による、発光素子のアレイ、複数のＭＲＡＭセル、複数のＤＲＡＭセル、複数のプロセッサ素子、およびマスタープロセッサを示す図である。
【図１０】本発明の一実施形態によるＭＲＡＭおよび発光素子の回路図である。
【図１１】本発明の一実施形態によるＭＲＡＭ構造および発光素子を含む基板を示す図である。
【図１２】本発明の一実施形態による動作を含む流れ図である。
【符号の説明】
【００７８】
110、112、114、116  不揮発性メモリセル
120、122、124、126、340、721〜724、821〜824  プロセッサ素子
130、760、860  マスタープロセッサ
200、711〜714、811〜814  磁気メモリセル
350  基板
460、831〜834  ＤＲＡＭセル
801〜804  イメージセンサ
【図１】
2005050337.tif 000003
【図２】
2005050337.tif 000004
【図３】
2005050337.tif 000005
【図４】
2005050337.tif 000006
【図５】
2005050337.tif 000007
【図６】
2005050337.tif 000008
【図７】
2005050337.tif 000009
【図８】
2005050337.tif 000010
【図８Ａ】
2005050337.tif 000011
【図８Ｂ】
2005050337.tif 000012
【図８Ｃ】
2005050337.tif 000013
【図９】
2005050337.tif 000014
【図１０】
2005050337.tif 000015
【図１１】
2005050337.tif 000016
【図１２】
2005050337.tif 000017