(57)【要約】      （修正有）【課題】半導体パッケージの実装時に発生する反りおよび捩れを抑え、実装後の高さを一定にして、半導体パッケージを実装したボードの寸法精度を大幅に向上できる半導体装置、電子回路装置および半導体装置の実装方法を提供することを課題とする。【解決手段】マザーボード３０上に半導体パッケージ２０がマウントされ、はんだの溶解でパッド間がはんだ接合される際、マザーボード３０のパッケージ実装面と、サブストレート２１のはんだ接合面との間が、半導体パッケージ２０の底面、即ちサブストレート２１の底面の四隅に設けられたスタンドオフ２３，２３によって適正なはんだ接合間隔に保たれる。【選択図】    図５
2005026518.tif 000002
【特許請求の範囲】
【請求項１】
パッケージの底面に、該パッケージの実装後の高さを一定に保つ複数の台座を設けたことを特徴とする半導体装置。
【請求項２】
前記パッケージの底面は該パッケージの半導体チップを搭載した基板の底面であって、該底面の四隅若しくは少なくとも３カ所に前記台座を設けた請求項１記載の半導体装置。
【請求項３】
前記台座は、前記半導体チップを被覆するモールド樹脂と一体に形成される請求項２記載の半導体装置。
【請求項４】
前記台座は、前記半導体チップを被覆するモールド樹脂の封止樹脂が前記基板の四隅に設けた通路を介して前記パッケージの底面に流れ出ることにより形成される請求項３記載の半導体装置。
【請求項５】
前記台座は、前記半導体チップを被覆する封止樹脂を前記基板の外周縁から下方に突出させて形成される請求項１記載の半導体装置。
【請求項６】
前記パッケージの上面に、はんだ実装時の前記基板の反りを防止するカバーを取り外し可能に被嵌した請求項２記載の半導体装置。
【請求項７】
半導体チップを搭載した基板を有し、前記基板の底部に取付高さを一定に保つ複数の台座を設けた半導体パッケージと、
前記半導体パッケージを前記基板に設けられた前記台座により一定の高さに保って実装したマザーボードと
を具備したことを特徴とする電子回路装置。
【請求項８】
前記台座は、前記半導体チップを被覆するモールド樹脂と一体に形成される請求項７記載の電子回路装置。
【請求項９】
前記台座は、前記半導体チップを被覆する封止樹脂を前記基板の外周縁から下方に突出させて形成される請求項７記載の電子回路装置。
【請求項１０】
半導体パッケージの底面に、該パッケージの実装後の高さを一定に保つ複数の台座を設け、前記台座を介在して前記半導体パッケージを主基板にはんだ実装したことを特徴とする半導体装置の実装方法。
【請求項１１】
前記台座は、前記半導体チップを被覆するモールド樹脂と一体に形成される請求項１０記載の半導体装置の実装方法。
【請求項１２】
前記台座は、前記半導体チップを被覆する封止樹脂を前記基板の外周縁から下方に突出させて形成される請求項１０記載の半導体装置の実装方法。
【請求項１３】
前記はんだ実装時に於いて、前記半導体パッケージの上面に、はんだ実装時の当該パッケージの反りを防止するカバーを被嵌する請求項１０記載の半導体装置の実装方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばパーソナルコンピュータ等の電子機器に適用して好適な半導体装置、電子回路装置および半導体装置の実装方法に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータ、無線通信機器等、複数の半導体装置を内部実装する電子機器に於いては、小型化の要求に応えるため、内蔵する電子部品の小型化、多ピン化が進んでおり、電子部品の中でも半導体パッケージは益々薄形化の傾向にある。この種半導体パッケージに於いては、例えばリフローはんだ付け等による、はんだ実装時の反り防止対策が必要とされ、種々の対策が提案されている（例えば、特許文献１参照）。
【０００３】
上記半導体パッケージに於いて、より薄形化を実現するためには、チップ厚を薄くしたり、モールド樹脂厚を薄くしたり、半田ボールを止めるなど、構成要素のすべてを対象に薄くするための構造変更が必要とされる。
【０００４】
この構造変更の影響を受けて、上記はんだ実装時に、半導体パッケージの反り、捩れ等が益々発生し易くなり、既存の対策だけでは、はんだ付けがされなかったり、コーナーパッド付近ではんだ付けショートが発生したり、さらに、反り、捩れが発生することで、実装後の部品の高さが、不揃いになり、高くなってしまう問題がある。特に、上記したような極く薄形化された半導体パッケージをマザーボード等の所定の回路基板に多数実装する際は、その半導体パッケージ各々の反り、捩れの発生による実装高さの不揃いにより、パッケージ実装後のボードの寸法精度に影響がでてくる。
【０００５】
【特許文献１】
特開平１１−１６３１８６号公報
【０００６】
【発明が解決しようとする課題】
上述したように、半導体パッケージの実装技術に於いては、半導体パッケージの薄形化に伴い、より信頼性の高い実装技術が望まれる。
【０００７】
本発明は上記実情に鑑みなされたもので、半導体パッケージの実装時に発生する反りおよび捩れを抑え、実装後の高さを一定にして、半導体パッケージを実装したボード（基板）の寸法精度を大幅に向上できる、半導体装置、電子回路装置、および半導体装置の実装方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、パッケージの底面に、該パッケージの実装後の高さを一定に保つ複数の台座を設けた半導体装置を特徴とする。さらに前記半導体装置に於いて、パッケージ内の半導体チップを搭載した基板の底面をパッケージの底面として、該底面の四隅若しくは少なくとも３カ所に前記台座を設けたことを特徴とする。
【０００９】
これにより、半導体パッケージの実装後の高さを一定にでき、かつ適正なはんだ接合間隔を保って、半導体パッケージを実装したボード（回路基板）の寸法精度を向上でき、反りおよび捩れの発生を抑制できるとともに、適正なはんだ接合間隔の確保により信頼性の高いはんだ実装環境を実現できる。
【００１０】
さらに本発明は、前記半導体装置に於いて、前記台座を半導体チップを被覆するモールド樹脂と一体に形成することを特徴とする。これにより、容易かつ経済的に有利な構成で、前記台座を形成することができる。
【００１１】
また、本発明は、半導体チップを搭載した基板を有し、前記基板の底部に取付高さを一定に保つ複数の台座を設けた半導体パッケージと、前記半導体パッケージを前記基板に設けられた前記台座により一定の高さに保って実装したマザーボードとを具備した電子回路装置を特徴とする。
【００１２】
このような台座を設けた半導体パッケージを実装したマザーボードを用いて装置の回路を構成することで、装置の小型化、動作の安定化を図ることができる。
【００１３】
また、本発明は、半導体装置の実装方法に於いて、半導体パッケージの底面に、該パッケージの実装後の高さを一定に保つ複数の台座を設け、前記台座を介在して前記半導体パッケージを主基板にはんだ実装したことを特徴とする。さらに、前記はんだ実装時に於いて、前記半導体パッケージの上面に、はんだ実装時の当該パッケージの反りを防止するカバーを被嵌して、はんだ実装時に発生する反りおよび捩れを抑えて実装高さ精度をより向上させたことを特徴とする。
【００１４】
このような半導体装置の実装方法を適用することで、比較的簡単な半導体パッケージの実装工程にて、半導体パッケージの実装後の高さを一定にでき、かつコーナーパッド付近でのはんだ付けショート等を含む各種のはんだ付け不良を回避して、信頼性の高い半導体パッケージの実装が行える。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１６】
図１は本発明の第１実施形態に於ける半導体パッケージの構成を示したもので、（ａ）は断面図、（ｂ）は上面図、（ｃ）は下面図である。
【００１７】
半導体パッケージ２０は、サブストレート（基板）２１と、モールド樹脂２２とを有して構成される。サブストレート２１の裏面が半導体パッケージ２０の裏面となる。
【００１８】
サブストレート２１の裏面（半導体パッケージ２０の裏面）には、当該サブストレート２１の四隅に予め定めた一定の高さ（肉厚）をもつスタンドオフ（台座）２３，２３，…が設けられる。このスタンドオフ２３，２３，…の形成例については後述する。
【００１９】
モールド樹脂２２は、サブストレート２１に搭載した半導体チップ（図示せず）を被覆するもので、この実施形態では、このモールド樹脂成型時に於いて上記スタンドオフ２３，２３，…が同時に成形される。このスタンドオフ２３，２３，…の成形例については後述する。
【００２０】
図２は上記第１実施形態に於ける反り防止カバーの構成を示したもので、（ａ）は断面図、（ｂ）は上面図、（ｃ）は下面図である。
【００２１】
反り防止カバー１０は、鍔部１１、および開口部１２を有して構成される。反り防止カバー１０は、例えばステンレス等の金属薄板を加工成形することによって得られる。
【００２２】
反り防止カバー１０は、半導体パッケージ２０の上面に、取り外し可能に被嵌され、半導体パッケージ２０の例えばリフローはんだ付け等によるはんだ実装時に発生する反りおよび捩れを抑える作用をもつ。
【００２３】
鍔部１１は反り防止カバー１０を半導体パッケージ２０の上面に被嵌した際に、反り防止カバー１０を半導体パッケージ２０に保持する作用を有する。
【００２４】
開口部１２ははんだ実装時に於ける反り防止カバー１０の熱変形を回避するとともに鍔部１１による保持力を確保する。また、はんだ実装後に於ける反り防止カバー１０の取り外し作業を容易化する。
【００２５】
図３乃至図５はそれぞれ上記第１実施形態に於ける半導体パッケージ２０のはんだ実装工程を説明するためのもので、各工程の状態をそれぞれ断面図で示している。
【００２６】
図３は半導体パッケージ２０に反り防止カバー１０を被嵌した状態を示し、図４は反り防止カバー１０が被嵌された半導体パッケージ２０をマザーボード（主基板）３０上にはんだ実装する状態を示し、図５は半導体パッケージ２０をマザーボード（主基板）３０上にはんだ実装した後の状態（反り防止カバー１０を半導体パッケージ２０から取り外した状態）を示している。
【００２７】
上記したようなスタンドオフ２３，２３，…を設けた半導体パッケージ２０をマザーボード（主基板）３０にリフローはんだ付け等によりはんだ実装する際は、図３に示すように、はんだ付けの対象となる半導体パッケージ２０の上面に反り防止カバー１０を被嵌する。尚、この反り防止カバー１０は半導体パッケージ２０の製造工程に於いて予め被嵌することも可能である。
【００２８】
次に、図４に示すように、上記反り防止カバー１０が被嵌された半導体パッケージ２０をマザーボード（主基板）３０上にマウントし、例えばはんだリフローライン上で、はんだ実装（溶解はんだによる電極−パッド間のはんだ接合）を行う。
【００２９】
上記数に示す工程で、半導体パッケージ２０をマザーボード３０上にはんだ実装した後、図５に示すように、マザーボード３０上に実装された半導体パッケージ２０から反り防止カバー１０を取り外す。
【００３０】
上記図４に示すはんだ付け工程に於いて、マザーボード３０上に半導体パッケージ２０がマウントされ、はんだの溶解でパッド間がはんだ接合される際、マザーボード３０のパッケージ実装面と、サブストレート２１のはんだ接合面との間が、半導体パッケージ２０の底面、即ちサブストレート２１の底面の四隅に設けられたスタンドオフ２３，２３，…によって適正なはんだ接合間隔に保たれる。これによって、マザーボード３０上に実装された半導体パッケージ２０の高さを一定にでき、反りおよび捩れの発生を抑制できるとともに、適正なはんだ接合間隔の確保により信頼性の高いはんだ実装が行える。
【００３１】
上記第１実施形態に於ける半導体パッケージ２０に設けたスタンドオフ２３，２３，…の具体的な配置例を図６に示し、そのスタンドオフ２３，２３，…の成形例を図７に示している。図６に示す例は、半導体パッケージ２０の底面となるサブストレート２１の底面に、各辺に沿って設けられたパッド（電極接続用パッド）２４，２４，…の内側の四隅に一定の高さ（肉厚）をもつスタンドオフ２３，２３，…を設けている。
【００３２】
図７に示すスタンドオフ２３，２３，…の成形例は、半導体パッケージの製造工程に於いて、サブストレート２１の四隅にそれぞれ穿孔加工を施し、モールド樹脂成型時に於いて、封止樹脂が上記穿孔加工により形成された孔（通路）Ｐを通してサブストレート２１の底面に流れ出ることにより形成されるもので、半導体チップを被覆するモールド樹脂２２と一体成形される。
【００３３】
図８は本発明の第２実施形態に於ける半導体パッケージの構成を示したもので、（ａ）は断面図、（ｂ）は上面図、（ｃ）は下面図である。
【００３４】
半導体パッケージ５０は、サブストレート（基板）５１と、モールド樹脂５２とを有して構成される。サブストレート５１の裏面が半導体パッケージ５０の裏面となる。
【００３５】
サブストレート５１には半導体チップ（図示せず）が搭載され、サブストレート５１上に搭載された半導体チップがモールド樹脂５２により被覆される。さらに、上記モールド樹脂５２は、サブストレート５１の外周縁から下方に突出して、スタンドオフ（台座）５３，５３，…を形成している。即ち、サブストレート５１に搭載した半導体チップのモールド樹脂成型時に於いて、サブストレート５１の外周縁から下方に突出して、スタンドオフ５３，５３，…が同時に成形される。このスタンドオフ５３，５３，…は、サブストレート５１の外周縁下方に、例えばサブストレート５１の外周縁の各角部毎に４つ設けた構成、あるいはサブストレート５１の外周縁の所定の３辺の各位置に１つずつ設けた構成、あるいはサブストレート５１の外周縁の各辺の中央部に１つずつ設けた構成等のいずれであってもよい。
【００３６】
この第２実施形態に於ける半導体パッケージの実装状態を図９に示している。
この第２実施形態に於ける半導体パッケージ５０は、マザーボード（主基板）３０上に於いて、上記スタンドオフ５３，５３，…により、マザーボード３０のパッケージ実装面と、サブストレート５１のはんだ接合面との間が適正なはんだ接合間隔に保たれ、マザーボード３０のパッケージ実装面と、サブストレート５１のはんだ接合面との間が、はんだ４０により適正なはんだ接合間隔を保ってはんだ付けされる。
【００３７】
これによって、マザーボード３０上に実装された半導体パッケージ５０の高さを一定にでき、反りおよび捩れの発生を抑制できるとともに、適正なはんだ接合間隔の確保により信頼性の高いはんだ実装が行える。
【００３８】
【発明の効果】
以上詳記したように本発明によれば、半導体パッケージの実装時に発生する反りおよび捩れを抑え、実装後の高さを一定にして、半導体パッケージを実装したボード（基板）の寸法精度を大幅に向上できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に於ける半導体パッケージの構成を示す図。
【図２】上記第１実施形態に於ける反り防止カバーの構成を示す図。
【図３】上記第１実施形態に於ける半導体パッケージのはんだ実装工程を説明するための図。
【図４】上記第１実施形態に於ける半導体パッケージのはんだ実装工程を説明するための図。
【図５】上記第１実施形態に於ける半導体パッケージのはんだ実装工程を説明するための図。
【図６】上記第１実施形態に於ける半導体パッケージのスタンドオフ（台座）の具体的な配置例を示す図。
【図７】上記第１実施形態に於けるスタンドオフ（台座）の成形例を示す図。
【図８】本発明の第２実施形態に於ける半導体パッケージの構成を示す図。
【図９】上記第２実施形態に於ける半導体パッケージの実装状態を示す図。
【符号の説明】
１０…反り防止カバー、１１…鍔部、１２…開口部、２０…半導体パッケージ、２１，５１…サブストレート（基板）、２２，５２…モールド樹脂、２３，５３…スタンドオフ（台座）、２５…半導体チップ、２６…接着剤、３０…マザーボード（主基板）、４０…はんだ。
【図１】
2005026518.tif 000003
【図２】
2005026518.tif 000004
【図３】
2005026518.tif 000005
【図４】
2005026518.tif 000006
【図５】
2005026518.tif 000007
【図６】
2005026518.tif 000008
【図７】
2005026518.tif 000009
【図８】
2005026518.tif 000010
【図９】
2005026518.tif 000011