(57)【要約】【課題】ｐｎ接合部の面積を縮小して出力容量を低減することが可能な半導体素子を提供する。【解決手段】ＳＯＩ基板上に形成された低不純物濃度のｐ型活性層３の表面から絶縁層２に到達する深さでｎ型ドレイン層６が形成されている。これにより、活性層３とドレイン層６との間に存在するｐｎ接合面積が縮小されるので、出力容量が低減される。また、制御電極８下の絶縁膜７の膜厚が、ソース層５、ベース層４上は薄い膜厚で、活性層３からドレイン層６上にかけて膜厚が連続的に厚くなるように形成されており、必要な耐圧の確保と良好な特性とが共に実現される。【選択図】  図１
2005026336.tif 000002
【特許請求の範囲】
【請求項１】
表面に絶縁層が形成された半導体基板と、
前記絶縁層上に形成された、第１の不純物濃度を有する第１導電型の第１半導体層と、
前記第１半導体層において、この第１半導体層の表面から前記絶縁層の表面まで到達するように形成された、前記第１の不純物濃度より高い濃度を有する第１導電型の第２半導体領域と、
前記第１半導体層において、前記第２半導体領域と所定距離を空けて、前記第１半導体層の表面から前記絶縁層の表面まで到達するように形成された、第２の不純物濃度を有する第２導電型の第３半導体領域と、
前記第２半導体領域の表面部分に形成された、前記第２の不純物濃度より高い濃度を有する第２導電型の第４半導体領域と、
前記第１半導体層、前記第２半導体層、前記第３半導体層、前記第４半導体層のそれぞれの表面上に渡って形成された絶縁膜と、
前記絶縁膜上に形成された制御電極と、
を備え、
前記第１半導体層と前記第３半導体領域との間で形成される第１、第２導電型の接合が、前記絶縁膜を介して前記制御電極の下部、又は前記制御電極における前記第３半導体領域側の端部の下部に位置することを特徴とする半導体素子。
【請求項２】
前記絶縁膜の厚さが、前記第１半導体層上から前記第３半導体領域上に向かうにつれて厚くなるように連続的に変化し、前記第１半導体層と前記第３半導体領域との間で形成される第１、第２導電型の接合の上部における前記絶縁膜の厚さが、前記第４半導体領域の上部における前記絶縁膜の厚さより厚いことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記絶縁膜において、前記制御電極の下部に位置する部分の厚さが、最も薄い部分が５０ｎｍ〜１５０ｎｍの範囲にあり、最も厚い部分が１５０ｎｍ〜４５０ｎｍの範囲にあることを特徴とする前記請求項１記載の半導体素子。
【請求項４】
前記絶縁膜は、シリコン酸化膜、あるいはシリコン酸化膜及びシリコン窒化膜の積層構造を有することを特徴とする請求項１乃至３のいずれかに記載の半導体素子。
【請求項５】
前記第１半導体層と前記第３半導体領域との間で形成される第１、第２導電型の接合が、前記制御電極における前記第３半導体領域側の端面から０〜０．８μｍの範囲の下部に位置することを特徴とする請求項１乃至４のいずれかに記載の半導体素子。
【請求項６】
前記第１半導体層の前記第１の不純物濃度が１×１０１５ｃｍ−３以下であり、前記第１半導体層と前記第２半導体領域との間の前記所定間隔が、０．５μｍ以下であることを特徴とする請求項１乃至５のいずれかに記載の半導体素子。
【請求項７】
前記第２半導体領域の表面から前記絶縁層の表面上に到達するように形成された第１の溝と、前記第３半導体領域の表面から前記絶縁層の表面上に到達するように形成された第２の溝とをさらに備えることを特徴とする請求項１乃至６のいずれかに記載の半導体素子。
【請求項８】
前記第１及び第２の溝を埋め込むように形成された、シリコン酸化膜、又は不純物が導入されていない多結晶シリコン膜をさらに備えることを特徴とする請求項７記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に関する。
【０００２】
【従来の技術】
半導体素子の高集積化に伴い、出力段に用いられるＭＯＳＦＥＴ等の素子には、高いドレイン電圧と低いオン抵抗とが要求される。これらの要求に応えるために、後述する特許文献１には、絶縁層を有する半導体基板（ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板）を用いた素子が開示されている。
【０００３】
この従来の素子によれば、高いドレイン電圧と低いオン抵抗とは実現される。しかし、出力容量に関しては、この文献における図１に示されたｎ型オフセット層７とｐ型高抵抗半導体層３との間に存在する接合面積が大きいので、この接合部における容量が大きくなるという問題があった。
【０００４】
以下に、従来の半導体装置を開示する文献名を記載する。
【０００５】
【特許文献１】
特許第３２１７５５４号
【０００６】
【発明が解決しようとする課題】
上述したように、従来の半導体素子には、出力容量を低減することができないという問題があった。
【０００７】
本発明は上記事情に鑑み、ｐｎ接合部の面積を縮小し出力容量を低減することが可能な半導体素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体素子は、
表面に絶縁層が形成された半導体基板と、
前記絶縁層上に形成された、第１の不純物濃度を有する第１導電型の第１半導体層と、
前記第１半導体層において、この第１半導体層の表面から前記絶縁層の表面まで到達するように形成された、前記第１の不純物濃度より高い濃度を有する第１導電型の第２半導体領域と、
前記第１半導体層において、前記第２半導体領域と所定距離を空けて、前記第１半導体層の表面から前記絶縁層の表面まで到達するように形成された、第２の不純物濃度を有する第２導電型の第３半導体領域と、
前記第２半導体領域の表面部分に形成された、前記第２の不純物濃度より高い濃度を有する第２導電型の第４半導体領域と、
前記第１半導体層、前記第２半導体層、前記第３半導体層、前記第４半導体層のそれぞれの表面上に渡って形成された絶縁膜と、
前記絶縁膜上に形成された制御電極とを備え、
前記第１半導体層と前記第３半導体領域との間で形成される第１、第２導電型の接合が、前記絶縁膜を介して前記制御電極の下部、又は前記制御電極における前記第３半導体領域側の端部の下部に位置することを特徴とする。
【０００９】
ここで、前記絶縁膜の厚さが、前記第１半導体層上から前記第３半導体領域上に向かうにつれて厚くなるように連続的に変化し、前記第１半導体層と前記第３半導体領域との間で形成される第１、第２導電型の接合の上部における前記絶縁膜の厚さが、前記第４半導体領域の上部における前記絶縁膜の厚さより厚いことが望ましい。
【００１０】
前記絶縁膜において、前記制御電極の下部に位置する部分の厚さが、最も薄い部分が５０ｎｍ〜１５０ｎｍの範囲にあり、最も厚い部分が１５０ｎｍ〜４５０ｎｍの範囲にあってもよい。
【００１１】
前記絶縁膜は、シリコン酸化膜、あるいはシリコン酸化膜及びシリコン窒化膜の積層構造を有するものであってもよい。
【００１２】
前記第１半導体層と前記第３半導体領域との間で形成される第１、第２導電型の接合が、前記制御電極における前記第３半導体領域側の端面から０〜０．８μｍの範囲の下部に位置することが望ましい。
【００１３】
前記第１半導体層の前記第１の不純物濃度が１×１０１５ｃｍ−３以下であり、前記第１半導体層と前記第２半導体領域との間の前記所定間隔が、０．５μｍ以下であってもよい。
【００１４】
前記第２半導体領域の表面から前記絶縁層の表面上に到達するように形成された第１の溝と、前記第３半導体領域の表面から前記絶縁層の表面上に到達するように形成された第２の溝とをさらに備えることもできる。
【００１５】
前記第１及び第２の溝を埋め込むように形成された、シリコン酸化膜、又は不純物が導入されていない多結晶シリコン膜をさらに備えてもよい。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態による半導体素子の断面構造を示す。
【００１８】
この素子は、ＳＯＩ基板を用いて形成されており、半導体基板１の表面上に絶縁層２を介して高抵抗のｐ−型活性層３が形成されている。ここで、ｐ−型活性層３の不純物濃度は、例えば１×１０１５ｃｍ−３以下であることが望ましい。
【００１９】
このｐ−型活性層３において選択的に、表面から絶縁層２に到達する深さに渡って、ｐ−型活性層３より不純物濃度が高く、パンチスルー防止用及び閾値制御用のｐ型ベース層４が形成されている。
【００２０】
このｐ型ベース層４の表面部分には、ｎ＋型ソース層５が選択的に形成されている。ｐ型ベース層４の表面及びｎ＋型ソース層５の表面に接続するように、ソース電極９が設けられている。
【００２１】
また、ｐ−型活性層３には、ｐ型ベース層４と所定間隔、例えば０．５μｍ以下の間隔を空けて選択的に、その表面から絶縁層２に到達する深さに渡って、ｎ型ドレイン層６が形成されている。このｎ型ドレイン層６の表面上には、ドレイン電極１０が設けられている。
【００２２】
また、ｎ＋型ソース層５、ｐ型ベース層４、ｐ−型活性層３及びｎ型ドレイン層６の表面上には、絶縁膜７を介して制御電極８が設けられている。
【００２３】
ここで絶縁膜７は、ｎ＋型ソース層５及びｐ型ベース層４の表面上においてほぼ一定の薄い膜厚を有し、ｐ−型活性層３の表面上からｎ型ドレイン層６の表面上に向かって厚くなるように連続的に膜厚が変化している。例えば、制御電極８の下部に位置する部分の厚さが、最も薄い部分が５０ｎｍ〜１５０ｎｍの範囲にあり、最も厚い部分が１５０ｎｍ〜４５０ｎｍの範囲にあることが望ましい。
【００２４】
このような構成を有する本実施の形態による半導体素子によれば、ｎ型ドレイン層６が絶縁層２に到達する深さまで形成されていることで、ｎ型ドレイン層６とｐ−型活性３層との間に形成されるｐｎ接合部の面積が縮小される。これにより、ドレイン／ソース間容量が減少し、出力容量を低減することが可能である。
【００２５】
また、ｐ−型活性層３の不純物濃度が低く高抵抗であることにより、ｎ型ドレイン層６とｐ−型活性層３との間に形成されるｐｎ接合部に生成される空乏層が大きく拡がることができるので、ｐｎ接合部における空乏層の距離が拡大され、さらにドレイン／ソース間容量を減少させることができる。
【００２６】
ところで、本実施の形態では、ｎ型ドレイン層６が絶縁層２に到達する深さまで形成されており、ｐ型ベース層４が絶縁層２に到達する深さまで形成されている。絶縁層２におけるｐ−型活性層３との界面において＋電荷が存在し、ｐ−型活性層３の界面にはｎ−型反転層が形成された状態にある。
【００２７】
従って、ｎ型ドレイン層６が絶縁層２に到達するように形成されていると、このｎ−型反転層とｎ型ドレイン層６とが接続され、ｎ−型反転層が長く存在するとこの部分をリーク電流が流れ得る状態になる。そこで、ｐ型ベース層４を絶縁層２に到達するように形成し、ｎ−型反転層を止めることでで、リーク電流の発生を防止している。
【００２８】
ここで、絶縁膜７の膜厚は、特性を考慮してｎ＋型ソース層５及びｐ型ベース層４の表面上において薄い膜厚を有し、耐圧を高めるためｐ−型活性層３の表面上からｎ型ドレイン層６の表面上に向かって連続的に厚くなるように形成されている。
【００２９】
図２に、この絶縁膜７の部分を拡大して示す。
【００３０】
絶縁膜７は、例えば素子分離領域の形成に用いられているＬＯＣＯＳ法により形成してもよい。この場合、絶縁膜７の表面上には、膜厚の薄い部分の上にシリコン窒化膜１７が存在し、シリコン窒化膜１７が存在しない部分の膜厚が連続的に厚く変化した状態となる。
【００３１】
ここで、シリコン窒化膜１７を残存させた状態で引き続き制御電極８を形成してもよく、これによりシリコン窒化膜１７を削除する工程を減らすことができる。あるいはシリコン窒化膜１７を除去した後、制御電極８を形成してもよい。
【００３２】
（２）第２の実施の形態
本発明の第２の実施の形態による半導体素子について説明する。
【００３３】
上記第１の実施の形態では、制御電極８と、ｐ−型半導体層３とｎ型ドレイン層６とのｐｎ接合部の端部２０との位置関係について、限定していない。
【００３４】
これに対し本実施の形態では、図１に示された制御電極８におけるｎ型ドレイン６側の端面２１をＸ方向の座標”０”とし、この位置から図中左方向に向かってｐ−型半導体層３とｎ型ドレイン層６とのｐｎ接合部の端部２０までの距離ｘについて、限定を有する。この距離ｘは、０≦ｘ≦０．８μｍの範囲内にある。
【００３５】
このように、本実施の形態では、ｐ−型活性層３の表面において存在するｎ型ドレイン領域６との間のｐｎ接合の位置２０が制御電極８の端面２１近傍に位置しているので、これによりドレイン電圧を確保し、かつオン抵抗と出力容量積（ＣＲ積）の低減が可能である。このことについて、図３及び図４を用いてさらに説明する。
【００３６】
図３に、制御電極８におけるｎ型ドレイン６側の端面２１から、ｐ−型活性層３とｎ型ドレイン領域６との間のｐｎ接合部の端部２０の位置までの距離ｘと、ドレイン電圧に関する耐圧との関係を示す。例えば、必要な耐圧が４３Ｖ以上であるとすると、グラフ上から距離ｘは、−０．２μｍ≦ｘ≦０．８μｍの範囲であることがわかる。
【００３７】
ここで、特性上ｐｎ接合部の端部２０が制御電極８の下方に位置することが特性上望ましいことを考慮し、距離ｘは、０μｍ≦ｘ≦０．８μｍの範囲とする。
【００３８】
図４に、制御電極８におけるｎ型ドレイン６側の端面２１から、ｐ−型活性層３とｎ型ドレイン領域６との間のｐｎ接合部の端部２０の位置までの距離ｘと、オン抵抗×オフ時の出力容量（ＣＲ積）との関係を示す。
【００３９】
このグラフから、距離ｘが大きいほどＣＲ積が小さくなり特性上望ましいことがわかる。
【００４０】
ここで、耐圧特性から求めた０μｍ≦ｘ≦０．８μｍの範囲におけるＣＲ積を求めると、２．６４ｐＦΩ≦ＣＲ積≦２．９０ｐＦΩとなる。
【００４１】
図３及び図４からわかるように、制御電極８の端面２１からｐｎ接合部の端部２０までの距離ｘが大きい程、ＣＲ積は低減できるが、距離ｘが大きくなりすぎると耐圧が確保されなくなる。また、距離ｘが小さくなり過ぎると、耐圧が低下してしまい、かつＣＲ積も大きくなってしまう。
【００４２】
そこで、上述したように、本実施の形態では距離ｘを０μｍ≦ｘ≦０．８μｍと限定することで、所望の耐圧を確保し、かつＣＲ積の増大を抑制することができる。
【００４３】
また、ＬＯＣＯＳ法等を用いて、制御電極８下の絶縁膜７を膜厚が連続的に変化するように形成すると、ｐ−型活性層３表面にストレス性ダメージが与えられてチャネル移動度が低下するおそれがある。しかし、ｐｎ接合部の端部２０の位置を上述したように設定し、制御電極８の端面２１とｐｎ接合部の端部２０の位置とが重なるようにすることで、ストレス性ダメージの影響を低減することが可能である。
【００４４】
（３）第３の実施の形態
図５に、本発明の第３の実施の形態による半導体素子の断面構造を示す。
【００４５】
本実施の形態も上記第１の実施の形態と同様にＳＯＩ基板を用いて形成されており、半導体基板１の表面上に絶縁層２を介して高抵抗のｐ−型活性層３が形成されている。
【００４６】
そして上記第１の実施の形態と同様に、ｐ−型活性層３において選択的に、表面から絶縁層２に到達する深さに渡ってパンチスルー防止用及び閾値制御用のｐ型ベース層４が形成され、このｐ型ベース層４の表面部分にはｎ＋型ソース層５が選択的に形成されている。ｐ型ベース層４の表面及びｎ＋型ソース層５の表面に接続するように、ソース電極９が設けられている。
【００４７】
ｐ−型活性層３には、ｐ型ベース層４と所定間隔を空けて選択的に、その表面から絶縁層２に到達する深さに渡って、ｎ型ドレイン層６が形成され、ｎ型ドレイン層６の表面上にドレイン電極１０が設けられている。
【００４８】
ｎ＋型ソース層５、ｐ型ベース層４、ｐ−型活性層３及びｎ型ドレイン層６の表面上に、絶縁膜７を介して制御電極８が設けられている。
【００４９】
ここで絶縁膜７は、ｎ＋型ソース層５及びｐ型ベース層４の表面上においてほぼ一定の薄い膜厚を有し、ｐ−型活性層３の表面上からｎ型ドレイン層６の表面上に向かって厚くなるように連続的に膜厚が変化している。
【００５０】
さらに、本実施の形態は上記第１の実施の形態と異なり、ｐ型ベース層４の表面において、ソース電極９の端面のうち制御電極８側と反対側の端面近傍の表面から絶縁層２に達する溝１１と、ｎ型ドレイン層６の表面において、ドレイン電極１０の端面のうち制御電極９側と反対側の端面近傍の表面から絶縁層２に達する溝１２とが形成されている。
【００５１】
この溝１１、１２は、シリコン酸化膜、又は不純物が導入されていない多結晶シリコン膜等の絶縁膜１３、１４によって埋め込まれている。
【００５２】
ｎ型ドレイン層６とｐ型ベース層４との間には、図５に示されたように、絶縁層２を介して容量Ｃ１、Ｃ２が存在する。本実施の形態では、溝１１、１２を形成したことにより、ｎ型ドレイン層６と半導体基板１との間、ｐ型ベース層４と半導体基板１との間の接合面積が縮小されるので、この間の容量Ｃ１、Ｃ２が縮小される。この結果、ソース／ドレイン間の寄生容量の低減が可能である。
【００５３】
また本実施の形態によれば、上記第１の実施の形態と同様に、ｎ型ドレイン層６が絶縁層２に到達する深さまで形成されていることで、ｎ型ドレイン層６とｐ−型活性３層との間に形成されるｐｎ接合部の面積が縮小される。これにより、ドレイン／ソース間容量が減少し、出力容量が低減される。
【００５４】
また、ｐ−型活性層３の不純物濃度が低く高抵抗であることにより、ｎ型ドレイン層６とｐ−型活性層３との間に形成されるｐｎ接合部に生成される空乏層が大きく拡がることができるので、ｐｎ接合部における空乏層の距離が拡大されさらにドレイン／ソース間容量を減少させることが可能である。
【００５５】
（４）第４の実施の形態
本発明の第４の実施の形態について、図６を参照して説明する。
【００５６】
上記第１〜３の実施の形態では、絶縁膜７が、ｎ＋型ソース層５及びｐ型ベース層４の表面上においてほぼ一定の薄い膜厚を有し、ｐ−型活性層３の表面上からｎ型ドレイン層６の表面上に向かって厚くなるように連続的に膜厚が変化している。
【００５７】
これは上述したように、例えば４０Ｖ以上というような高耐圧が得られるように、必要な部分だけ、即ちｐ−型活性層３の表面上からｎ型ドレイン層６の表面上に向かって連続的に厚くなるように形成し、他の部分は特性を考慮してｎ＋型ソース層５及びｐ型ベース層４の表面上において薄く形成している。
【００５８】
これに対し、本実施の形態では例えば２０Ｖ前後というような比較的低耐圧での使用を前提としている。このような場合は、絶縁膜７ａは薄い膜厚で形成した方が良好な特性が得られ、また工程上の簡易であるので、ほぼ均一に比較的薄い膜厚で形成している。
【００５９】
上述した実施の形態はいずれも一例であって、本発明を限定するものではない。
【００６０】
例えば、導電型は上記実施の形態におけるものと異なっていてもよく、また制御電極下の絶縁膜は上記実施の形態において用いたＬＯＣＯＳ法以外の方法で形成してもよい。
【００６１】
【発明の効果】
本発明の半導体装置によれば、絶縁層上の第１導電型の半導体層表面に形成された第２導電型の半導体領域が、絶縁層に到達する深さで形成されていることにより、この第１導電型の半導体層と第２導電型の半導体領域との間に存在する第１、第２導電型の接合面積が縮小されるので、出力容量を低減することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体素子の断面構造を示した縦断面図。
【図２】同半導体素子における制御電極下の絶縁膜を拡大して示した部分拡大図。
【図３】本発明の第２の実施の形態による半導体素子において、制御電極端面からのｐｎ接合位置と、耐圧との関係を示したグラフ。
【図４】同半導体素子において、制御電極端面からのｐｎ接合位置と、オン抵抗×出力容量との関係を示したグラフ。
【図５】本発明の第３の実施の形態による半導体素子の断面構造を示した縦断面図。
【図６】本発明の第４の実施の形態による半導体素子の断面構造を示した縦断面図。
【符号の説明】
１  半導体基板
２  絶縁層
３  ｐ−型高抵抗層
４  ｐ型ベース層
５  ｎ＋型ソース層
６  ｎ型ドレイン層
７、７ａ、１７  絶縁膜
８  制御電極
９  ソース電極
１０  ドレイン電極
１１、１２  溝
１３、１４  絶縁膜
【図１】
2005026336.tif 000003
【図２】
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【図３】
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【図４】
2005026336.tif 000006
【図５】
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【図６】
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