(57)【要約】【課題】半導体集積回路内に半導体集積回路の遅延値を測定する遅延時間測定回路を備えることによって、テストパターンの削減とテスト時間の短縮を図る半導体集積回路およびそのテスト方法を提供する。【解決手段】ＬＳＩテスター１０４より入力する入力クロック信号１０５と、入力クロック信号１０５を分周して生成される分周クロック信号１０７との遅延時間を測定する遅延時間測定回路１０２と、この測定された遅延値１０６を保持するレジスタ１０９と、レジスタ１０９に保持された遅延値１０６の読み出しを制御する読み出し制御回路１１３とを備える半導体集積回路１０１であって、この構造により、ＬＳＩテスター１０４より入力クロック信号１０５を一度半導体集積回路１０１に入力することによって分周クロック信号１０７の遅延値１０６を測定することができるため、テストパターンの削減、テスト時間の短縮をすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体集積回路外部より入力される入力信号と、前記入力信号より半導体集積回路内部で生成される内部の基準信号との遅延時間を測定する遅延時間測定回路と、前記遅延時間の値を保持する保持回路と、前記保持回路に保持された前記遅延時間の値を読み出す読み出し制御回路とを備えることを特徴とする半導体集積回路。
【請求項２】
前記遅延時間測定回路により測定された前記遅延時間の値を半導体集積回路の外部に出力する専用外部端子を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記遅延時間測定回路により測定された前記遅延時間の値を保持する前記保持回路であるレジスタと、前記レジスタに保持された前記遅延時間の値を出力端子より出力する前記読み出し制御回路とを備えることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記遅延時間測定回路は、カウンタ用クロック信号と前記入力信号と半導体集積回路内部で生成される前記基準信号とを入力し、前記入力信号と前記基準信号との前記遅延時間を測定し、測定した前記遅延時間を出力するカウンタにより構成されることを特徴とする請求項１、２あるいは請求項３のいずれかに記載の半導体集積回路。
【請求項５】
前記遅延時間測定回路は、前記入力信号と半導体集積回路内部で生成される前記基準信号とを入力し、前記入力信号と前記基準信号との前記遅延時間を測定し、測定した前記遅延時間を出力するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）により構成されることを特徴とする請求項１、２あるいは請求項３のいずれかに記載の半導体集積回路。
【請求項６】
半導体集積回路外部より入力される入力信号と、前記入力信号より半導体集積回路内部で生成される内部の基準信号との遅延時間を測定する遅延時間測定回路と、前記遅延時間の値を保持する保持回路と、前記保持回路に保持された前記遅延時間の値を読み出す読み出し制御回路とを備える半導体集積回路において、前記半導体集積回路をテストするＬＳＩテスターは前記入力信号を前記半導体集積回路に入力し、前記遅延時間測定回路により測定された前記遅延時間が保持されている前記保持回路より前記読み出し制御回路を介して前記遅延時間を読み出すことを特徴とする半導体集積回路のテスト方法。
【請求項７】
半導体集積回路外部より入力される入力信号と、前記入力信号より半導体集積回路内部で生成される内部の基準信号との遅延時間を測定する遅延時間測定回路と、前記遅延時間を出力する専用外部端子を備える半導体集積回路において、前記半導体集積回路をテストするＬＳＩテスターは前記入力信号を前記半導体集積回路に入力し、前記遅延時間測定回路により測定された前記遅延時間を前記専用外部端子より読み出すことを特徴とする半導体集積回路のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路外部より入力される入力信号と、前記入力信号より半導体集積回路内部で生成される信号との遅延時間を測定する回路を有する半導体集積回路およびテスト方法に関するものである。
【０００２】
【従来の技術】
図６に、従来の半導体集積回路の内部構成とＬＳＩテスターとの結線図の例を示し、図７に、図６に示す各信号のタイミングチャートを示す。
【０００３】
図６において、６０１は従来の半導体集積回路、６０２は分周回路、６０３は半導体集積回路６０１の機能を確認・評価するためのＬＳＩテスター、６０４はＬＳＩテスター６０３より入力される入力クロック信号、６０５は分周回路６０２より出力される内部の基準信号となる分周クロック信号、６０６は入力データ信号を示す。
【０００４】
一般的に、半導体集積回路６０１は、ＬＳＩテスター６０３より入力される入力クロック信号６０４を半導体集積回路６０１内部で分周した分周クロック信号６０５を基準信号として動作している。この分周クロック信号６０５は入力クロック信号６０４よりゲート遅延・配線遅延分だけ遅延している。半導体集積回路６０１は遅延した分周クロック信号６０５を基準として動作しているため、半導体集積回路６０１を動作させるための入力データ信号６０６をＬＳＩテスター６０３より入力するには、この分周クロック信号６０５の遅延時間を考慮したタイミングで入力しなければならない。また、半導体集積回路６０１の出力信号（図示せず）に関しても、分周クロック信号６０５の遅延時間を考慮したストローブタイミングで期待値と比較しなければならない。
【０００５】
通常、半導体集積回路６０１の機能を確認する際、ＬＳＩテスター６０３を用いて評価する。ＬＳＩテスター６０３ではこの遅延時間を測定するため、半導体集積回路６０１において分周クロック信号６０５を半導体集積回路６０１外部に出力するような構造にしておき、図７に示すようにＬＳＩテスター６０３より何度か入力クロック信号６０４を含むテストパターン（以降テストパターンという）を入力し、その出力した分周クロック信号６０５の立ち上がりの変化点（Ａ）をストローブタイミングを少しずつ移動させながら期待値と比較して、探すことにより、遅延時間Ｔ１を求めていた。この遅延時間Ｔ１をもとにして、入力データ信号６０６の遅延時間Ｔ２を求め、遅延時間Ｔ２を追加した入力データ信号６０６を半導体集積回路６０１に入力している。
【０００６】
出力信号（図示せず）の期待値比較に関しては、期待値比較を行うためのストローブ信号を自動生成し出力する回路を半導体集積回路内部に追加することで、信号遅延時間Ｔ１の影響に対応していた（例えば、特許文献１）。
【０００７】
【特許文献１】
特開２００１−２６４３９０号公報（第３頁  図１）
【０００８】
【発明が解決しようとする課題】
上述したように、半導体集積回路は、半導体集積回路外部より入力された入力クロック信号を分周した分周クロック信号を基準信号として動作しており、この分周クロック信号は入力クロック信号より遅延している。ＬＳＩテスターを用いて半導体集積回路の機能を確認する際、分周クロック信号の遅延時間を考慮してＬＳＩテスターより入力する入力データ信号の入力タイミングを調整する必要がある。また、半導体集積回路の出力信号に関しても、期待値比較のタイミングは遅延時間を考慮して調整する必要がある。ＬＳＩテスター上で遅延時間を求めるためには何度かテストパターンを半導体集積回路に入力する必要がある。また、遅延時間は、半導体集積回路の動作環境により変化するため、ＬＳＩテスターでのテストごとに毎回測定する必要がある。そのため、テストパターンサイズとテスト時間が増加するという課題があった。
【０００９】
本発明は上記課題を解決するものであり、半導体集積回路内部にある分周クロック信号と入力クロック信号との遅延時間を測定する回路と、測定した遅延時間の値を読み出す読み出し制御回路とを半導体集積回路内に備えることにより、テストパターンサイズとテスト時間を短縮する半導体集積回路およびテスト方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体集積回路は、半導体集積回路外部より入力される入力信号と、入力信号より半導体集積回路内部で生成される内部の基準信号との遅延時間を測定する遅延時間測定回路と、遅延時間の値を保持する保持回路と、保持回路に保持された遅延時間の値を読み出す読み出し制御回路とを備えている。
【００１１】
この構成によれば、半導体集積回路のテスト時、遅延時間測定回路より出力された遅延時間をＬＳＩテスターで観測することにより、半導体集積回路内部で生成される基準信号の遅延時間を求めることができる。したがって、ＬＳＩテスターは、テストごとにテストパターンを半導体集積回路に入力し、遅延時間を求める必要がなく、テストパターンとテスト時間を短縮することができる。
【００１２】
また、本発明の半導体集積回路は、遅延時間測定回路により測定された遅延時間の値を半導体集積回路の外部に出力する専用外部端子を備えている。
【００１３】
この構成によれば、ＬＳＩテスターは、遅延時間測定回路から遅延時間の値を直接読み出すことができ、読み出しのためのプログラム実行時間が短くなる。したがって、ＬＳＩテスターのテスト時間を短縮することができる。
【００１４】
また、本発明の半導体集積回路は、遅延時間測定回路により測定された遅延時間の値を保持する保持回路であるレジスタと、レジスタに保持された遅延時間の値を出力端子より出力する読み出し制御回路とを備えている。
【００１５】
この構成によれば、遅延時間の値は、外部から読み出し可能なレジスタに保存されている。したがって、半導体集積回路は遅延時間の値を読み出すための出力端子を増設する必要がなく、半導体集積回路の集積規模およびチップサイズの増大を抑制することができる。
【００１６】
また、本発明の半導体集積回路において、遅延時間測定回路は、カウンタ用クロック信号と入力信号と半導体集積回路内部で生成される基準信号とを入力とし、入力信号と基準信号の遅延時間を測定し、測定した遅延時間を出力するカウンタにより構成される。
【００１７】
この構成によれば、遅延時間測定回路を比較的簡単な回路構成にすることができる。
【００１８】
また、本発明の半導体集積回路において、遅延時間測定回路は、入力信号と半導体集積回路内部で生成される基準信号とを入力し、入力信号と基準信号の遅延時間を測定し、測定した遅延時間を出力するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ
Ｌｏｏｐ）により構成される。
【００１９】
この構成によれば、遅延時間測定回路の測定値の精度を高めることができる。
【００２０】
さらに、本発明の半導体集積回路のテスト方法は、半導体集積回路外部より入力される入力信号と、入力信号より半導体集積回路内部で生成される内部の基準信号との遅延時間を測定する遅延時間測定回路と、遅延時間の値を保持する保持回路と、保持回路に保持された値を読み出す読み出し制御回路とを備える半導体集積回路において、半導体集積回路をテストするＬＳＩテスターは入力信号を半導体集積回路に入力し、遅延時間測定回路により測定された遅延時間が保持されている保持回路より読み出し制御回路を介して遅延時間を読み出す。
【００２１】
また、本発明の半導体集積回路のテスト方法は、半導体集積回路外部より入力される入力信号と、入力信号より半導体集積回路内部で生成される内部の基準信号との遅延時間を測定する遅延時間測定回路と、遅延時間を出力する外部端子を備える半導体集積回路において、半導体集積回路をテストするＬＳＩテスターは入力信号を半導体集積回路に入力し、遅延時間測定回路により測定された遅延時間を専用外部端子より読み出す。
【００２２】
【発明の実施の形態】
以下に本発明の実施の形態について説明する。
【００２３】
（実施の形態１）
図１に本発明の実施の形態１における半導体集積回路の構成とＬＳＩテスターとの結線図を示す。
【００２４】
図１において、１０１は本発明の半導体集積回路、１０２は遅延時間測定回路、１０３は分周回路、１０４は半導体集積回路１０１の機能を確認・評価するためのＬＳＩテスター、１０５はＬＳＩテスター１０４より入力される入力クロック信号、１０６は遅延時間測定回路１０２より出力される遅延値、１０７は分周回路１０３より出力される半導体集積回路１０１内部の基準信号である分周クロック信号、１０８はＬＳＩテスター１０４より入力される分周クロック信号１０７に応じて変化する入力データ信号、１０９は遅延値１０６の値を保持するレジスタ、１１０〜１１２は、半導体集積回路１０１の外部端子、１１３は読み出し制御回路を示す。
【００２５】
半導体集積回路１０１へＬＳＩテスター１０４より入力された入力クロック信号１０５は、分周回路１０３で分周され、分周クロック信号１０７が生成される。また、入力クロック信号１０５と分周クロック信号１０７は遅延時間測定回路１０２に入力され、信号間の遅延時間が測定される。遅延時間は、遅延時間測定回路１０２から遅延値１０６として出力され、レジスタ１０９へその値が保持される。ＬＳＩテスター１０４は、レジスタ１０９の遅延値１０６の値を読み出し制御回路１１３によって読み出し、信号間の遅延値を求めることができる。
【００２６】
ここで読み出し制御回路１１３は、ＬＳＩテスター１０４からレジスタ１０９の遅延値１０６の値の読み出し要求があると、外部端子から出力するように制御する。
【００２７】
また、このレジスタ１０９が、マイコンの汎用レジスタのように外部から読み書きができる場合には、既存の読み出し回路がテスト時にも活用することができ、テスト用に兼用することができる。
【００２８】
ここで、遅延時間測定回路１０２の一例を説明する。
【００２９】
図２は本発明の実施の形態１における遅延時間測定回路の一例を示す構成図である。
【００３０】
図３には本発明の実施の形態１における遅延時間測定回路のタイミングチャートを示す。
【００３１】
図２、図３において、２０１はカウンタ用クロック信号、２０２は入力クロック信号、２０３は分周クロック信号、２０４は分周クロック反転信号、２０５は論理積信号、２０６はカウンタ出力信号、２０７はカウンタを示す。
【００３２】
遅延時間測定回路に入力された入力クロック信号２０２と分周クロック信号２０３の分周クロック反転信号２０４により、論理積信号２０５が形成される。カウンタ２０７には、カウンタ用クロック信号２０１と、計数指示信号となる論理積信号２０５が入力される。カウンタ２０７は、計数指示信号である論理積信号２０５が“Ｈ”レベルの間は、カウンタ用クロック信号２０１でカウントアップ動作を行い、計数指示信号である論理積信号２０５が“Ｌ”レベルの間は、カウンタ出力信号２０６に“０”を出力する。入力クロック信号２０２と分周クロック反転信号２０４との論理積信号２０５を計数指示信号としてカウンタ２０７に入力することにより、入力クロック信号２０２と分周クロック信号２０３との遅延の分だけカウンタ２０７のカウント動作を実行させることができるため、その時のカウンタ出力信号２０６が入力クロック信号２０２と分周クロック信号２０３との遅延値となる。
【００３３】
論理積信号２０５が“Ｈ”レベルであってカウンタ２０７がカウント動作している間、レジスタ１０９に、カウンタ出力信号２０６が転送される。論理積信号２０５が“Ｌ”レベルとなり、カウンタ２０７が動作を停止すると、最後のカウンタ出力信号２０６がレジスタ１０９に保持される。この保持された値が入力クロック信号２０２と分周クロック信号２０３の遅延値となる。
【００３４】
ＬＳＩテスター１０４から入力クロック信号２０２を含むテストパターンを半導体集積回路１０１に一度入力するだけで入力クロック信号２０２に対する分周クロック信号２０３の遅延値１０６がレジスタ１０９に保持され、ＬＳＩテスター１０４はレジスタ１０９に保持された遅延値１０６を読み出すことにより遅延値を求めることができる。このことにより、ＬＳＩテスターはテストパターンを半導体集積回路に入力し、半導体集積回路を動作させて、ストローブタイミングを変化させながら、遅延値を求める場合に比べ、テストパターンサイズを削減し、半導体集積回路のテスト時間を短縮することができる。
【００３５】
また、ＬＳＩテスターは、従来の端子を用いて信号間の遅延値を読み出すことができるため、端子の増加が必要ない。さらに、レジスタに信号間の遅延値が保持されるため、いつでもその遅延値を読み出すことができる。
【００３６】
（実施の形態２）
図４に本発明の実施の形態２における半導体集積回路の構成とＬＳＩテスターとの結線図を示す。
【００３７】
図４において、４０１は本発明の半導体集積回路、４０２は遅延時間測定回路、４０３は分周回路、４０４は半導体集積回路４０１の機能を確認・評価するためのＬＳＩテスター、４０５はＬＳＩテスター４０４より入力される入力クロック信号、４０６は遅延時間測定回路４０２より出力される遅延値、４０７は分周回路４０３より出力される入力クロック信号４０５の分周クロック信号、４０８はＬＳＩテスター４０４より入力される分周クロック信号４０７に応じて変化する入力データ信号、４０９〜４１２は、半導体集積回路４０１の外部端子を示す。
【００３８】
半導体集積回路４０１へＬＳＩテスター４０４より入力された入力クロック信号４０５は、分周回路４０３で分周され、分周クロック信号４０７が生成される。
【００３９】
また、入力クロック信号４０５と分周クロック信号４０７は遅延時間測定回路４０２に入力され、信号間の遅延時間が測定される。測定された遅延時間は、遅延時間測定回路４０２から遅延値４０６として専用の外部端子４１０よりＬＳＩテスター４０４へ出力される。
【００４０】
ここで、遅延時間測定回路４０２の一例を示す。
【００４１】
図５に本発明の実施の形態２における遅延時間測定回路４０２の一例を示す。
【００４２】
図５において、５０１は入力クロック信号、５０２は分周クロック信号、５０３は入力クロック遅延信号、５０４は分周クロック信号５０２と入力クロック遅延信号５０３の位相比較結果信号、５０５は入力クロック信号５０１に対する分周クロック信号５０２の遅延値、５０６は入力クロック遅延信号選択信号、５０７はＤＬＬ、５０８は遅延素子、５０９はセレクタ、５１０は位相比較器、５１１は遅延信号選択器を示す。
【００４３】
ＤＬＬ５０７は、内部に遅延素子５０８を複数持ち、入力された入力クロック信号５０１を内部で遅延させ、セレクタ５０９により選択された入力クロック遅延信号５０３を出力する。入力クロック遅延信号５０３の選択は、遅延信号選択器５１１からの入力クロック遅延信号選択信号５０６によって行われる。位相比較器５１０は、入力クロック遅延信号５０３と分周クロック信号５０２を入力とし、その信号間の位相を比較し、一致／不一致を示す位相比較結果信号５０４を出力する。その位相比較結果信号５０４は、遅延信号選択器５１１へ入力される。遅延信号選択器５１１は、位相比較結果信号５０４が一致を示していた場合は、その時選択していた遅延値を入力クロック信号５０１に対する分周クロック信号５０２の遅延値５０５として出力し、位相比較結果信号５０４が不一致を示していた場合は、入力クロック遅延信号選択信号５０６を変更し、ＤＬＬ５０７から出力される入力クロック遅延信号５０３を切替え、再度位相比較を行う。
【００４４】
この時、ＤＬＬ５０７や位相比較器５１０は、新たに回路を追加する場合と、通常動作時の回路をＬＳＩテスト時に流用する場合が考えられる。
【００４５】
上述の遅延時間測定回路を用いることにより、ＬＳＩテスターから入力クロック信号を含むテストパターンを半導体集積回路に一度入力するだけで入力クロック信号に対する分周クロック信号の遅延値を求めることができるため、テストパターンサイズを削減し、半導体集積回路のテスト時間を短縮することができる。
【００４６】
また、この際の半導体集積回路の端子増加数は１端子のみであるが、外部端子４１０と外部端子４１１を兼用化することで、端子数を増加することなく実現が可能である。
【００４７】
なお、上述した実施の形態１では、遅延時間測定回路はカウンタを用い、遅延値はレジスタに保持しており、実施の形態２では、遅延時間測定回路はＤＬＬを用い、遅延値は外部端子から直接出力する２種類の組合せについて示した。
【００４８】
しかし、遅延時間測定回路はカウンタを用い、半導体集積回路の外部端子から遅延値を出力する組合せ、あるいは、遅延時間測定回路はＤＬＬを用い、測定した遅延値はレジスタに保持する組合せもある。
【００４９】
【発明の効果】
以上のように、本発明にかかる半導体集積回路およびそのテスト方法によれば、ＬＳＩテスターを用いて半導体集積回路の機能を確認する場合に、半導体集積回路の外部より入力する入力クロック信号と半導体集積回路内部で分周される分周クロック信号との遅延時間を、入力クロック信号を流すだけで測定し、半導体集積回路外部よりその遅延時間を観測できるようになる。これにより、半導体集積回路の端子数をほとんど増加することなく、テストパターンの削減、およびテスト時間の短縮を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路の構成とＬＳＩテスターとの結線図
【図２】本発明の実施の形態１における遅延時間測定回路の一例を示す構成図
【図３】本発明の実施の形態１における遅延時間測定回路の各信号のタイミングチャート
【図４】本発明の実施の形態２における半導体集積回路の構成とＬＳＩテスターとの結線図
【図５】本発明の実施の形態２における遅延時間測定回路の一例を示す構成図
【図６】従来の半導体集積回路の内部構成とＬＳＩテスターとの結線図
【図７】従来の半導体集積回路の内部の各信号のタイミングチャート
【符号の説明】
１０１，４０１，６０１  半導体集積回路
１０２，４０２  遅延時間測定回路
１０３，４０３，６０２  分周回路
１０４，４０４，６０３  ＬＳＩテスター
１０５，２０２，４０５，５０１，６０４  入力クロック信号
１０６，４０６，５０５  遅延値
１０７，２０３，４０７，５０２，６０５  分周クロック信号
１０８，４０８，６０６  入力データ信号
１０９  レジスタ
１１０〜１１２，４０９〜４１２  外部端子
１１３  読み出し制御回路
２０１  カウンタ用クロック信号
２０４  分周クロック反転信号
２０５  論理積信号
２０６  カウンタ出力信号
２０７  カウンタ
５０３  入力クロック遅延信号
５０４  位相比較結果信号
５０６  入力クロック遅延信号選択信号
５０７  ＤＬＬ
５０８  遅延素子
５０９  セレクタ
５１０  位相比較器
５１１  遅延信号選択器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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