(57)【要約】【課題】製造プロセスによる制限を受けず、動作帯域を広くすることができる広帯域増幅器を提供する。【解決手段】入力段の増幅部であるＮＭＯＳ１１ａ，１１ｂと並列に、ＮＭＯＳ３１ａ，３１ｂ及び定電流源３２ａ，３２ｂからなるソースフォロア回路を設ける。更に、ソースフォロア回路の出力側であるＮＭＯＳ３１ａ，３１ｂのソースを、それぞれ位相補償用のキャパシタ３３ａ，３３ｂを介して、入力段の増幅部の出力側のノードＮｂ，Ｎａに接続する。これにより、広帯域増幅器の位相余裕が大きくなり、使用する製造プロセスによって動作帯域が制限されることなく、より広い動作帯域を得ることができる。【選択図】      図１
2005020267.tif 000002
【特許請求の範囲】
【請求項１】
差動型の第１及び第２の入力信号を増幅して増幅された差動信号をそれぞれ第１及び第２のノードに出力する第１の増幅部と、前記第１及び第２のノードに出力された前記差動信号を更に増幅して差動型の出力信号を出力する第２の増幅部とを有する広帯域増幅器において、
ゲートに前記第１の入力信号が与えられ、ソースが第１の定電流源に接続されると共に位相補償用の第１のキャパシタを介して前記第２のノードに接続された第１のＭＯＳトランジスタによる第１のソースフォロア回路と、
ゲートに前記第２の入力信号が与えられ、ソースが第２の定電流源に接続されると共に位相補償用の第２のキャパシタを介して前記第１のノードに接続された第２のＭＯＳトランジスタによる第２のソースフォロア回路とを、
設けたことを特徴とする広帯域増幅器。
【請求項２】
各々のゲートに差動型の第１及び第２の入力信号が与えられ、ソースがそれぞれ第１及び第２の定電流源に接続された第１及び第２のＭＯＳトランジスタによるソースフォロア回路と、
前記第１及び第２のＭＯＳトランジスタのソースの信号を増幅して増幅された差動信号をそれぞれ第１及び第２のノードに出力する第１の増幅部と、
前記第１のＭＯＳトランジスタのソースと前記第２のノードとの間に接続された位相補償用の第１のキャパシタと、
前記第２のＭＯＳトランジスタのソースと前記第１のノードとの間に接続された位相補償用の第２のキャパシタと、
前記第１及び第２のノードに出力された前記差動信号を更に増幅して差動型の出力信号を出力する第２の増幅部とを、
備えたことを特徴とする広帯域増幅器。
【請求項３】
前記第１の増幅部をゲインブースト付きカスコードで構成したことを特徴とする請求項１または２記載の広帯域増幅器。
【請求項４】
前記第１及び第２のキャパシタをＭＯＳ容量で構成したことを特徴とする請求項１、２または３記載の広帯域増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ集積回路の分野において、スイッチド・キャパシタ回路に用いる広帯域増幅器に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平７−７９１２３号公報
【特許文献２】
特開平８−１１６２２３号公報
【特許文献３】
特開２００３−６９３５２号公報
【非特許文献１】
２００１  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（２００１），ＹＯＮＧ−Ｉｎ  他「Ａ  １０ｂ  １００ＭＳａｍｌｅ／ｓ  ＣＭＯＳ  Ｐｉｐｅｌｉｎｄ  ＡＤＣ  ｗｉｔｈ  １．８Ｖ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ」  ｐ．１３０−１３１
【非特許文献２】
２００１  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（２００１），Ｄａｎ  Ｋｅｌｌｙ  Ｙａｎｇ他「Ａ  ３Ｖ  ３４０ｍＷ  １４ｂ  ７５ＭＳＰＳ  ＣＭＯＳ  ＡＤＣ  ｗｉｔｈ  ８５ｄＢ  ＳＦＤＲ  ａｔ  Ｎｙｑｕｉｓｔ」  ｐ．１３４−１３５
【非特許文献３】
Ａｌｅｎ  Ｂ．  Ｇｒｅｂｅｎｅ  「アナログ集積回路」（昭和５０）近代科学社  ｐ．２６２−２６３
【０００４】
図２（ａ），（ｂ）は、前記非特許文献１に記載された従来のパイプラインＡＤＣ（アナログ・ディジタル変換器）のサンプル・ホールド回路と、これに用いられる演算増幅器の回路図である。
【０００５】
図２（ａ）に示すように、このサンプル・ホールド回路は、一般的な“Ｆｌｉｐ  Ａｒｏｕｎｄ  ＳＨＡ”と呼ばれている構成のもので、差動入力信号ＶＩｐ，ＶＩｍが、それぞれスイッチＳ１ｐ，Ｓ１ｍを介して与えられるノードＮＩｐ，ＮＩｍを有している。ノードＮＩｐ，ＮＩｍは、それぞれキャパシタＣＳｐ，ＣＳｍを介して演算増幅器１０の＋入力端子と−入力端子に接続されると共に、それぞれスイッチＳ２ｐ，Ｓ２ｍを介してこの演算増幅器１０の−出力端子と＋出力端子に接続されている。
【０００６】
演算増幅器１０の＋入力端子と−入力端子には、それぞれスイッチＳ３ｐ，Ｓ３ｍを介して基準電圧Ｖｃｍが与えられるようになっている。また、演算増幅器１０の＋出力端子と−出力端子は、それぞれ負荷キャパシタＣＬｐ，ＣＬｍを介して接地電位ＧＮＤに接続されると共に、スイッチＳ４によって短絡されるようになっている。
【０００７】
なお、実際の素子としては接続されていないが、演算増幅器１０の＋入力端子及び−入力端子と接地電位ＧＮＤの間には、この演算増幅器１０の高周波での動作に悪影響を与える入力容量ＣＩｐ，ＣＩｍが形成されている。
【０００８】
一方、演算増幅器１０は、図２（ｂ）に示すように、入力段と出力段を有する一般的な２段の差動増幅器で構成されている。
【０００９】
入力段１０−１は、差動入力信号が与えられるＮチャネルＭＯＳトランジスタ（以下、ＭＯＳトランジスタを単に「ＭＯＳ」、ＮチャネルＭＯＳトランジスタを「ＮＭＯＳ」という）１１ａ，１１ｂを有しており、これらのＮＭＯＳ１１ａ，１１ｂのゲートが、それぞれ演算増幅器１０の＋入力端子及び−入力端子となっている。ＮＭＯＳ１１ａ，１１ｂのソースは共通接続され、並列に接続された定電流源１２とＮＭＯＳ１３を介して電位ＶＳＳに接続されている。
【００１０】
ＮＭＯＳ１１ａ，１１ｂのドレインは、それぞれＮＭＯＳ１４ａ，１４ｂを介してノードＮａ，Ｎｂに接続されている。ノードＮａは、直列接続されたＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）１５ａ，１６ａを介して電位ＶＤＤに接続され、ノードＮｂは、直列接続されたＰＭＯＳ１５ｂ，１６ｂを介して電位ＶＤＤに接続されている。
【００１１】
出力段１０−２は、ゲートがそれぞれノードＮａ，Ｎｂに接続されたＮＭＯＳ１７ａ，１７ｂを有している。ＮＭＯＳ１７ａ，１７ｂのソースは共通接続され、並列に接続された定電流源１８とＮＭＯＳ１９を介して電位ＶＳＳに接続されている。ＮＭＯＳ１７ａ，１７ｂのドレインは、それぞれＰＭＯＳ２０ａ，２０ｂを介して電位ＶＤＤに接続されている。
【００１２】
ＮＭＯＳ１７ａ，１７ｂのドレインが、それぞれ演算増幅器１０の＋出力端子及び−出力端子となっており、このＮＭＯＳ１７ａのドレインとノードＮａの間には、ゼロ点補正用の抵抗２１ａと位相補償用のミラー容量２２ａが直列に接続され、ＮＭＯＳ１７ｂのドレインとノードＮｂの間には、同様の抵抗２１ｂとミラー容量２２ｂが直列に接続されている。
【００１３】
なお、ＰＭＯＳ１６ａ，１６ｂ，２０ａ，２０ｂのゲートはバイアス電位ＶＢ１に、ＰＭＯＳ１５ａ，１５ｂのゲートはバイアス電位ＶＢ２に、ＮＭＯＳ１４ａ，１４ｂのゲートはバイアス電位ＶＢ３にそれぞれ接続されている。また、ＰＭＯＳ１３，１９のゲートは、それぞれバイアス電位ＶＢ４，ＶＢ５に接続されている。
【００１４】
図３は、図２（ａ）のサンプル・ホールド回路における、ホールド動作時の高周波小信号に対する等価回路を示す図である。
【００１５】
この図３に示すように、ホールド動作時には、演算増幅器１０の入力段１０−１と出力段１０−２が順次接続され、この出力段１０−２の出力側と接地電位ＧＮＤの間に、負荷用のキャパシタＣＬｐ，ＣＬｍ（容量をＣｌとする）が接続される。また、出力段１０−２の入出力間がミラー容量２２ａ，２２ｂ（容量をＣｍとする）で接続され、この出力段１０−２の出力側と入力段１０−１の入力側の間がキャパシタＣＳｐ，ＣＳｍ（容量をＣｓとする）で接続される。更に、入力段１０−１の入力側と接地電位ＧＮＤの間には入力容量Ｃｉ１が形成され、出力段１０−２の入力側と接地電位ＧＮＤの間には入力容量Ｃｉ２が形成される。
【００１６】
この等価回路において、動作帯域を示す閉ループ帯域幅ＢＷｃｌは、演算増幅器１０の帯域幅をＢＷｏｐとし、帰還率をβとすると、次の（１）式で表される。
【数１】
2005020267.tif 000003
【００１７】
ここで、ｇｍ１，ｇｍ２は、それぞれ入力段１０−１と出力段１０−２の相互コンダクタンスである。
【００１８】
上記（１）式において、一般的に、Ｃｍ（１＋ｇｍ２）》Ｃｉ１、かつ、ｇｍ２》１であるので、同式は次の（２）式のように近似される。
【数２】
2005020267.tif 000004
【００１９】
入力段１０−１の相互コンダクタンスｇｍ１と入力容量Ｃｉ１は、ＮＭＯＳ１１ａ，１１ｂのゲート幅をＷ、ゲート長をＬ、電子移動度をμ、ゲート酸化膜単位容量をＣｏｘ、及びドレイン電流をＩｄとすると、次の（３），（４）式のように表される。
【数３】
2005020267.tif 000005
【００２０】
（３），（４）式を（２）式に代入することにより、閉ループ帯域幅ＢＷｃｌは、次の（５）式のようになる。
【数４】
2005020267.tif 000006
【００２１】
上記（５）式は、ミラー容量で位相補償を行う２段構成の演算増幅器を用いたサンプル・ホールド回路の動作帯域が、この演算増幅器の入力段の入力ＭＯＳのゲート長Ｌとゲート幅Ｗの寸法で決定されることを示している。従って、動作帯域を最大にするためには、ゲート長Ｌを、製造プロセスによる限界の最小ゲート長Ｌｍｉｎ  とし、ゲート幅Ｗを（５）式から得られる最適な寸法、即ち最適ゲート幅Ｗｏｐｔ  に設定すれば良い。
【００２２】
最適ゲート幅Ｗｏｐｔ  は、（５）式の分母をＷで微分して、その値が０となるＷを求めることにより、次の（６）式に示す値となる。
【数５】
2005020267.tif 000007
【００２３】
この最小ゲート長Ｌｍｉｎ  と最適ゲート幅Ｗｏｐｔ  を使用すると、図２のサンプル・ホールド回路の最大動作帯域ＢＷｍａｘ  は、次の（７）式となる。
【数６】
2005020267.tif 000008
【００２４】
【発明が解決しようとする課題】
しかしながら、従来の演算増幅器では、次のような課題があった。
即ち、（７）式で示すように、この演算増幅器を使用したサンプル・ホールド回路の最大動作帯域ＢＷｍａｘ  は、電子移動度μ、ゲート酸化膜単位容量Ｃｏｘ、及び最小ゲート長Ｌｍｉｎ  で決定される。しかし、これらの値は、使用される製造プロセスによって決定されるので、最大動作帯域ＢＷｍａｘ  が製造プロセスで制限され、しかも、その最大動作帯域ＢＷｍａｘ  が位相補償用のミラー容量Ｃｍの値によって減少されるという課題があった。本発明は、製造プロセスによる制限を受けず、動作帯域を広くすることができる広帯域増幅器を提供するものである。
【００２５】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、差動型の第１及び第２の入力信号を増幅して増幅された差動信号をそれぞれ第１及び第２のノードに出力する第１の増幅部と、前記第１及び第２のノードに出力された前記差動信号を更に増幅して差動型の出力信号を出力する第２の増幅部とを有する広帯域増幅器において、ゲートに前記第１の入力信号が与えられ、ソースが第１の定電流源に接続されると共に位相補償用の第１のキャパシタを介して前記第２のノードに接続された第１のＭＯＳによる第１のソースフォロア回路と、ゲートに前記第２の入力信号が与えられ、ソースが第２の定電流源に接続されると共に位相補償用の第２のキャパシタを介して前記第１のノードに接続された第２のＭＯＳによる第２のソースフォロア回路とを設けたことを特徴としている。
【００２６】
第２の発明は、広帯域増幅器を、各々のゲートに差動型の第１及び第２の入力信号が与えられ、ソースがそれぞれ第１及び第２の定電流源に接続された第１及び第２のＭＯＳによるソースフォロア回路と、前記第１及び第２のＭＯＳのソースの信号を増幅して増幅された差動信号をそれぞれ第１及び第２のノードに出力する第１の増幅部と、前記第１のＭＯＳのソースと前記第２のノードとの間に接続された位相補償用の第１のキャパシタと、前記第２のＭＯＳのソースと前記第１のノードとの間に接続された位相補償用の第２のキャパシタと、前記第１及び第２のノードに出力された前記差動信号を更に増幅して差動型の出力信号を出力する第２の増幅部とで構成したことを特徴としている。
【００２７】
本発明によれば、以上のように広帯域増幅器を構成したので、ソースフォロア回路の出力側と第１の増幅部の出力側のノードとを接続する位相補償用のキャパシタによって、この広帯域増幅器の位相余裕が大きくなる。これにより、製造プロセスによる制限を受けず、動作帯域を広くすることができる。
【００２８】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す広帯域増幅器の構成図であり、図２（ｂ）中の要素と共通の要素には共通の符号が付されている。
【００２９】
この広帯域増幅器１０Ａは、図２（ｂ）の従来の演算増幅器１０と同様の入力段１０−１と出力段１０−２に加え、この入力段１０−１と並列にソースフォロア回路１０−３を追加している。また、従来、出力段１０−２の入出力間に接続されていた位相補償用のミラー容量を削除して、代わりにソースフォロア回路１０−３の出力側と出力段１０−２の入力側の間に、位相補償用のキャパシタを挿入している。
【００３０】
即ち、この広帯域増幅器１０Ａの入力段１０−１は、差動入力信号が与えられるＮＭＯＳ１１ａ，１１ｂを有しており、これらのＮＭＯＳ１１ａ，１１ｂのゲートが、それぞれ広帯域増幅器１０Ａの＋入力端子及び−入力端子となっている。ＮＭＯＳ１１ａ，１１ｂのソースは共通接続され、並列に接続された定電流源１２とＮＭＯＳ１３を介して電位ＶＳＳに接続されている。
【００３１】
ＮＭＯＳ１１ａ，１１ｂのドレインは、それぞれＮＭＯＳ１４ａ，１４ｂを介してノードＮａ，Ｎｂに接続されている。ノードＮａは、直列接続されたＰＭＯＳ１５ａ，１６ａを介して電位ＶＤＤに接続され、ノードＮｂは、直列接続されたＰＭＯＳ１５ｂ，１６ｂを介して電位ＶＤＤに接続されている。
【００３２】
出力段１０−２は、ゲートがそれぞれノードＮａ，Ｎｂに接続されたＮＭＯＳ１７ａ，１７ｂを有している。ＮＭＯＳ１７ａ，１７ｂのソースは共通接続され、並列に接続された定電流源１８とＮＭＯＳ１９を介して電位ＶＳＳに接続されている。ＮＭＯＳ１７ａ，１７ｂのドレインは、それぞれＰＭＯＳ２０ａ，２０ｂを介して電位ＶＤＤに接続されると共に、それぞれこの広帯域増幅器１０Ａの＋出力端子及び−出力端子となっている。
【００３３】
更に、この広帯域増幅器１０Ａは、ソースフォロア回路１０−３として、ゲートがそれぞれ＋入力端子及び−入力端子に接続されたＮＭＯＳ３１ａ，３１ｂを有している。ＮＭＯＳ３１ａ，３１ｂのソースは、それぞれ定電流源３２ａ，３２ｂを介して電位ＶＳＳに接続され、ドレインは電位ＶＤＤに直接接続されている。また、ＮＭＯＳ３１ａのソースは、位相補償用のキャパシタ３３ａを介してノードＮｂに接続され、ＮＭＯＳ３１ｂのソースは、位相補償用のキャパシタ３３ｂを介してノードＮａに接続されている。
【００３４】
なお、ＰＭＯＳ１６ａ，１６ｂ，２０ａ，２０ｂのゲートはバイアス電位ＶＢ１に、ＰＭＯＳ１５ａ，１５ｂのゲートはバイアス電位ＶＢ２に、ＮＭＯＳ１４ａ，１４ｂのゲートはバイアス電位ＶＢ３にそれぞれ接続されている。また、ＰＭＯＳ１３，１９のゲートは、それぞれバイアス電位ＶＢ４，ＶＢ５に接続されている。
【００３５】
図４は、図１の広帯域増幅器１０Ａを、図２（ａ）のサンプル・ホールド回路に使用した場合の、ホールド動作時の高周波小信号に対する等価回路を示す図である。
【００３６】
この図４に示すように、ホールド動作時には、広帯域増幅器１０Ａの入力段１０−１と出力段１０−２が順次接続され、この出力段１０−２の出力側と接地電位ＧＮＤの間に、負荷用のキャパシタＣＬｐ，ＣＬｍ（容量をＣｌとする）が接続される。また、出力段１０−２の出力側と入力段１０−１の入力側の間が、キャパシタＣＳｐ，ＣＳｍ（容量をＣｓとする）で接続される。
【００３７】
更に、入力段１０−１と並列にソースフォロア回路１０−３が接続され、このソースフォロア回路１０−３の出力側は、位相補償用のキャパシタ３３ａ，３３ｂ（容量をＣｍとする）を介して、出力段１０−２の入力側に接続される。なお、入力段１０−１、出力段１０−２及びソースフォロア回路１０−３の入力側と接地電位ＧＮＤの間には、それぞれ入力容量Ｃｉ１，Ｃｉ２，Ｃｉ３が形成されている。
【００３８】
この等価回路において、広帯域増幅器１０Ａの帯域幅をＢＷｏｐ、帰還率をβとし、入力段１０−１の小信号出力抵抗Ｒｏ１がソースフォロア回路１０−３の小信号出力抵抗Ｒｏ３よりも十分大きく、かつ入力段１０−１の第１極がソースフォロア回路１０−３とＣｍ及びＲｏ１とＣｉ２とで決定されるゼロ点よりも低いとすると、動作帯域を示す閉ループ帯域幅ＢＷｃｌは、次の（８）式で表される。
【数７】
2005020267.tif 000009
【００３９】
ここで、ｇｍ２は出力段１０−２の相互コンダクタンス、χはソースフォロア回路１０−３を構成するＮＭＯＳ３１ａ，３１ｂの閾値電圧の基板バイアス電圧に対する変化の割合を表す係数である。
【００４０】
この（８）式に示すように、動作帯域は出力段１０−２の相互コンダクタンスｇｍ２に比例するので、この相互コンダクタンスｇｍ２を大きく設定することにより、動作帯域を増加させることができる。
【００４１】
なお、相互コンダクタンスｇｍ２を大きく設定すると、これに伴って入力容量Ｃｉ２も増加するが、位相補償用のキャパシタ３３ａ，３３ｂの容量Ｃｍを大きくすることにより、この入力容量Ｃｉ２の増加による動作帯域の減少を補うことができる。また、容量Ｃｍを大きくすると、ソースフォロア回路１０−３とＣｍ及びＲｏ１とＣｉ２とで決定されるゼロ点が低周波数方向へ移動するが、これと同時に入力段１０−１の第１極も低周波数方向へ移動するので、広帯域増幅器１０Ａの位相余裕は低下しない。
【００４２】
以上のように、この第１の実施形態の広帯域増幅器１０Ａは、入力段１０−１と並列にソースフォロア回路１０−３を設け、このソースフォロア回路１０−３の出力側を、位相補償用のキャパシタ３３を介して出力段１０−２の入力側に接続している。これにより、使用する製造プロセス（例えば、トランジスタのゲート長）によって動作帯域が制限されることがなくなり、より広い動作帯域を得ることができる。
【００４３】
（第２の実施形態）
図５は、本発明の第２の実施形態を示す広帯域増幅器の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４４】
この広帯域増幅器１０Ｂは、図１の広帯域増幅器１０Ａにおいて入力段１０−１と並列に設けられたソースフォロア回路１０−３を削除し、これに代えて、この入力段１０−１の前段に、ソースフォロア回路１０−４を設けている。
【００４５】
即ち、この広帯域増幅器１０Ｂは、差動型のソースフォロア回路１０−４を構成するＮＭＯＳ４１ａ，４１ｂと定電流源４２ａ，４２ｂを有しており、これらのＮＭＯＳ４１ａ，４１ｂのゲートが、この広帯域増幅器１０Ｂの−入力端子及び＋入力端子となっている。
【００４６】
ＮＭＯＳ４１ａ，４１ｂのソースは、それぞれ定電流源４２ａ，４２ｂを介して電位ＶＳＳに接続され、ドレインは電位ＶＤＤに直接接続されている。また、ＮＭＯＳ４１ａのソースは、ＮＭＯＳ１１ａのゲートに接続されると共に、位相補償用のキャパシタ４３ａを介してノードＮｂに接続されている。同様に、ＮＭＯＳ４１ｂのソースは、ＮＭＯＳ１１ｂのゲートに接続されると共に、位相補償用のキャパシタ４３ｂを介してノードＮａに接続されている。その他の構成は、図１中のＮＭＯＳ３１ａ，３１ｂ、定電流源３２ａ，３２ｂ、及びキャパシタ３３ａ，３３ｂを削除したものと同様である。
【００４７】
図６は、図５の広帯域増幅器１０Ｂを、図２（ａ）のサンプル・ホールド回路に使用した場合の、ホールド動作時の高周波小信号に対する等価回路を示す図である。
【００４８】
図６に示すように、ホールド動作時には、広帯域増幅器１０Ｂのソースフォロア回路１０−４と入力段１０−１と出力段１０−２が順次接続され、この出力段１０−２の出力側と接地電位ＧＮＤの間に、負荷用のキャパシタＣＬｐ，ＣＬｍ（容量をＣｌとする）が接続される。また、出力段１０−２の出力側とソースフォロア回路１０−４の入力側の間がキャパシタＣＳｐ，ＣＳｍ（容量をＣｓとする）で接続される。更に、入力段１０−１の入力側と出力側の間が、位相補償用のキャパシタ４３ａ，４３ｂ（容量をＣｍとする）を介して接続される。なお、入力段１０−１、出力段１０−２及びソースフォロア回路１０−４の入力側と接地電位ＧＮＤの間には、それぞれ入力容量Ｃｉ１，Ｃｉ２，Ｃｉ４が形成されている。
【００４９】
この等価回路において、広帯域増幅器１０Ｂの帯域幅をＢＷｏｐ、帰還率をβとし、入力段１０−１の小信号出力抵抗Ｒｏ１がソースフォロア回路１０−４の小信号出力抵抗Ｒｏ４よりも十分大きく、かつ入力段１０−１の第１極がソースフォロア回路１０−４とＣｍ及びＲｏ１とＣｉ２とで決定されるゼロ点よりも低いとすると、動作帯域を示す閉ループ帯域幅ＢＷｃｌは、次の（９）式で表される。
【数８】
2005020267.tif 000010
【００５０】
ここで、ｇｍ２は出力段１０−２の相互コンダクタンス、χはソースフォロア回路１０−４を構成するＮＭＯＳ４１ａ，４１ｂの閾値電圧の基板バイアス電圧に対する変化の割合を表す係数である。
【００５１】
この（９）式に示すように、動作帯域は出力段１０−２の相互コンダクタンスｇｍ２に比例するので、この相互コンダクタンスｇｍ２を大きく設定することにより、動作帯域を増加させることができる。
【００５２】
なお、第１の実施形態と同様に、相互コンダクタンスｇｍ２を大きく設定すると、これに伴って入力容量Ｃｉ２も増加するが、位相補償用の容量Ｃｍを大きくすることにより、この入力容量Ｃｉ２の増加による動作帯域の減少を補うことができる。また、容量Ｃｍを大きくすると、ソースフォロア回路１０−４とＣｍ及びＲｏ１とＣｉ２とで決定されるゼロ点が低周波数方向へ移動するが、これと同時に入力段１０−１の第１極も低周波数方向へ移動するので、広帯域増幅器１０Ｂの位相余裕を低下させることはない。
【００５３】
一方、この広帯域増幅器１０Ｂでは、ソースフォロア回路１０−４のＮＭＯＳ４１ａ，４１ｂのソース電位が、第１の実施形態の広帯域増幅器１０Ａにおけるソースフォロア回路１０−３のＮＭＯＳ３１ａ，３１ｂのソース電位よりも、入力段のＮＭＯＳ１１ａ，１１ｂの閾値電圧分だけ高くなっている。しかしながら、帰還率βの減少については、広帯域増幅器１０Ａでは入力段１０−１の入力容量Ｃｉ１とソースフォロア回路１０−３の入力容量Ｃｉ３の合計で生ずるが、広帯域増幅器１０Ｂではソースフォロア回路１０−４の入力容量Ｃｉ４のみで生ずる。従って、この広帯域増幅器１０Ｂは、係数χの小さいプロセスや、ＭＯＳ入力容量の大きいプロセスを使用する場合に適した回路である。
【００５４】
以上のように、この第２の実施形態の広帯域増幅器１０Ｂは、入力段１０−１の前段にソースフォロア回路１０−４を設け、このソースフォロア回路１０−４の出力側を、位相補償用のキャパシタ４３を介して出力段１０−２の入力側に接続している。これにより、第１の実施形態と同様の利点が得られる。
【００５５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００５６】
（ａ）  図７は、本発明のその他の実施形態を示す広帯域増幅器の構成図である。この広帯域増幅器１０Ｃは、図１の広帯域増幅器１０Ａの入力段１０−１を、ゲインブースト付きカスコードで構成したものである。即ち、ＮＭＯＳ１４ａ，１４ｂのゲートには、バイアス電圧ＶＢ３に代えて、それぞれのソース電圧が帰還用のアンプ２１ａ，２１ｂで増幅されて与えられるようになっている。更に、ＰＭＯＳ１５ａ，１５ｂのゲートには、バイアス電圧ＶＢ２に代えて、それぞれのソース電圧が帰還用のアンプ２２ａ，２２ｂで増幅されて与えられるようになっている。このように構成することにより、ホールド動作時の等価回路において、入力段１０−１の出力抵抗Ｒｏ１が著しく大きくなり、この入力段１０−１の第１極とソースフォロア回路１０−３とＣｍ及びＲｏ１とＣｉ２とで決定されるゼロ点との周波数軸上の距離が離れるので、広帯域増幅器の位相余裕を更に大きくすることが可能になる。
【００５７】
（ｂ）  図５の広帯域増幅器１０Ｂの入力段１０−１を、上記（ａ）と同様に、ゲインブースト付きカスコードで構成しても良い。これにより、同様の効果が得られる。
【００５８】
（ｃ）  図１及び図７中のキャパシタ３３ａ，３３ｂ、及び図５中のキャパシタ４３ａ，４３ｂを、ＭＯＳトランジスタのソースとドレインを共通に接続して、ゲートとの間のキャパシタンスを用いたＭＯＳ容量で構成しても良い。これにより、メタルフリンジングやＭＩＭ及びＰＩＰ等の容量素子で構成したキャパシタに比べて、レイアウト面積を小さくすることが可能になる。
【００５９】
【発明の効果】
請求項１の発明によれば、入力段である第１の増幅部に並列にソースフォロア回路を設け、このソースフォロア回路の出力側を位相補償用のキャパシタを介して出力段である第２の増幅部の入力側に接続している。これにより、位相余裕が大きくなり、使用する製造プロセスによって動作帯域が制限されることなく、より広い動作帯域を得ることができる。
【００６０】
請求項２の発明によれば、入力段である第１の増幅部の前段にソースフォロア回路を設け、このソースフォロア回路の出力側を、位相補償用のキャパシタを介して出力段である第２の増幅部の入力側に接続している。これにより、請求項１と同様の効果が得られる。
【００６１】
請求項３の発明によれば、第１の増幅部をゲインブースト付きカスコードで構成しているので、この第１の増幅部の出力抵抗が著しく大きくなり、位相余裕を更に大きくすることができる。
【００６２】
請求項４の発明によれば、位相補償用のキャパシタをＭＯＳ容量で構成しているので、レイアウト面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す広帯域増幅器の構成図である。
【図２】従来のサンプル・ホールド回路と演算増幅器の回路図である。
【図３】図２のサンプル・ホールド回路のホールド動作時の等価回路を示す図である。
【図４】図１の広帯域増幅器によるホールド動作時の等価回路を示す図である。
【図５】本発明の第２の実施形態を示す広帯域増幅器の構成図である。
【図６】図５の広帯域増幅器によるホールド動作時の等価回路を示す図である。
【図７】本発明のその他の実施形態を示す広帯域増幅器の構成図である。
【符号の説明】
１０Ａ，１０Ｂ，１０Ｃ    広帯域増幅器
１１，１３，１４，１７，１９，３１，４１    ＮＭＯＳ
１２，１８，３２，４２    定電流源
１５，１６，２０    ＰＭＯＳ
３３，４３    キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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