(57)【要約】【課題】ソース線の低抵抗化を図ることができる半導体装置を提供すること。【解決手段】本発明の半導体装置１は、チャネル幅方向Ｘに隣接する複数のメモリセル２を基板３上に備え、各メモリセル２が、半導体基板３上に形成されたゲート線７と、その両側のソース線９ｂ及びドレイン拡散層１１ａとを少なくとも有し、ソース線９ｂ及びゲート線７が、チャネル幅方向Ｘに隣接する複数のメモリセル２同士で共有され、隣接するメモリセル２のドレイン拡散層１１ａがそれらの間に形成される素子分離層５により互いに分離され、ソース線９ｂの表面がほぼ平坦であることを特徴とする。  本発明の半導体装置によると、ソース線９ｂの表面がほぼ平坦であるので、例えば、イオン注入によりソース線９ｂを形成する場合、不純物領域が均一の深さで確実に形成され、ソース線９ｂの低抵抗化を図ることができる。【選択図】図１
2005175210.tif 000002
【特許請求の範囲】
【請求項１】
チャネル幅方向に隣接する複数のメモリセルを基板上に備え、各メモリセルが、半導体基板上に形成されたゲート線と、その両側のソース線及びドレイン拡散層とを少なくとも有し、
ソース線及びゲート線が、チャネル幅方向に隣接する複数のメモリセル同士で共有され、
隣接するメモリセルのドレイン拡散層がそれらの間に形成される素子分離層により互いに分離され、
ソース線の表面がほぼ平坦であることを特徴とする半導体装置。
【請求項２】
素子分離層は、トレンチ素子分離層である請求項１に記載の半導体装置。
【請求項３】
ソース線の表面は、ゲート線の上部表面よりも高い位置にある請求項１又は２に記載の半導体装置。
【請求項４】
ソース線の表面に金属シリサイド層をさらに備える請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
（１）半導体基板の表面層に、チャネル幅方向に隣接する複数のメモリセルを区画する素子分離層を形成し、
（２）半導体基板上に、チャネル幅方向に隣接する複数のメモリセル同士で共有されるゲート線を素子分離層と交差する方向に形成し、
（３）ゲート線の少なくとも一方側の半導体基板に不純物を拡散させることで、素子分離層によりメモリセル毎に分離されたドレイン拡散層を少なくとも形成し、
（４）ゲート線の他方側の素子分離層を除去することで半導体基板を露出させ、
（５）露出した半導体基板上に半導体層を積層し、
（６）半導体層の表面を平坦化し、
（７）平坦化した半導体層に不純物を拡散させることでチャネル幅方向に隣接する複数のメモリセル同士で共有されるソース線を形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
（１）半導体基板の表面層に、チャネル幅方向に隣接する複数のメモリセルを区画する素子分離層を形成し、
（２）半導体基板上に、チャネル幅方向に隣接する複数のメモリセル同士で共有されるゲート線を素子分離層と交差するする方向に形成し、
（３）ゲート線の少なくとも一方側の半導体基板に不純物を拡散させることで、素子分離領域によりメモリセル毎に分離されたドレイン拡散層を少なくとも形成し、
（４）ゲート線の他方側の素子分離層を除去することで半導体基板を露出させ、
（５）露出した半導体基板上に、不純物を添加しながら半導体層を積層することでチャネル幅方向に隣接する複数のメモリセル同士で共有されるソース線を形成し、
（６）半導体層の表面を平坦化する
ことを特徴とする半導体装置の製造方法。
【請求項７】
素子分離層は、トレンチ素子分離層である請求項５又は６に記載の製造方法。
【請求項８】
ソース線の表面に金属シリサイド層を形成する工程をさらに備える請求項５から７のいずれか１つに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、更に詳しくは、ソース線の低抵抗化が可能な半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、音声や動画などの大容量なデータを取り扱う携帯電話などのニーズが高まり、フラッシュメモリ等の半導体装置の高集積化が急ピッチに進んでいる。高集積化が進められると、メモリセルを構成しているゲート電極及びソース／ドレイン領域が微細化され、ゲート抵抗やソース／ドレイン抵抗が増大し、動作速度の高速化を図る上で好ましくない。そのため、ゲート電極やソース／ドレイン領域に金属シリサイド層を形成し、ゲート抵抗やソース／ドレイン抵抗の低抵抗化を図ることが行われている。
【０００３】
また、メモリセルを微細化する方法として、ゲート線をマスクの一部として自己整合的にソース領域に形成されていた分離酸化膜の一部をエッチング工程により除去すると共に、イオン注入工程によってゲート線に沿ったソース線を形成する技術（ＳＡＳ：Ｓｅｌｆ  Ａｌｉｇｎ−Ｓｏｕｒｃｅ）が用いられている。
【０００４】
このような従来の自己整合プロセスによりソース線が形成されたメモリセル部を有する半導体装置の製造方法を図面を用いて以下に簡単に説明する。
【０００５】
図２３は、従来の半導体装置５１の平面図である。従来の半導体装置５１は、チャネル幅方向Ｘに隣接する複数のメモリセル５２を基板５３上に備える。各メモリセル５２は、半導体基板５３上に形成されたゲート線５７と、ソース拡散層５９ａと、ドレイン拡散層６１ａとを備える。ソース拡散層５９ａ、ドレイン拡散層６１ａは、隣接するゲート線５７の間の領域であるソース領域５９、ドレイン領域６１にそれぞれ形成される。
【０００６】
また、ゲート線５７は、チャネル幅方向Ｘに隣接する複数のメモリセル５２同士で共有される。ソース領域５９からは素子分離層５５が除去され、各メモリセルのソース拡散層５９ａは互いに電気的に接続され、ソース線５９ｂを形成する。また、隣接するメモリセル５２のドレイン拡散層６１ａは、それらの間に形成される素子分離層５５により互いに分離される。ドレイン領域６１には、各メモリセル２に対してコンタクト部６３が形成されており、ソース領域５９には、１つの共通コンタクト部６５が形成されている。
【０００７】
図２４から２８は、従来の半導体装置の製造方法を示す工程断面図であり、各図において（ａ）は図２３に示すＡ−Ａ断面図、（ｂ）は図２３に示すＢ−Ｂ断面図、（ｃ）は図２３に示すＣ−Ｃ断面図である。
【０００８】
まず、半導体基板５３上に行方向（図２３中に示す左右方向）に所要の間隔をおいて列方向（図２３に示す上下方向）に延びる素子分離層５５を形成する。次に、第１のゲート絶縁膜５７ａを介して導電性膜層として第１のポリシリコン膜からなるフローティングゲート５７ｂを少なくとも素子分離層５５で挟まれる活性領域上にのみ残るように、複数のライン状のパターンに形成する。
次に、薄いＯＮＯ膜からなる第２のゲート絶縁膜５７ｃを介してコントロールゲート５７ｄとなる第２のポリシリコン膜を堆積した後に、素子分離層５５と交差するようにメモリセルのコントロールゲート５７ｄと第２のゲート絶縁膜５７ｃとフローティングゲート５７ｂを順次エッチングにより選択的にパターニングし、ゲート線５７を形成し、図２４に示す構造を得る。図２４（ａ）において、フローティングゲート５７ｂは、紙面垂直方向に島状に分割されている。
【０００９】
次に、ソース領域５９に開口を有するフォトレジスト６７を形成し、これとコントロールゲート５７ｄをマスクの一部として自己整合的にソース領域５９に形成されていた素子分離層５５をエッチング工程により除去し、図２５に示す構造を得る。
【００１０】
次に、コントロールゲート５７ｄをマスクにヒ素からなるｎ型不純物のイオン注入を行い、トランジスタのソース拡散層５９ａ及びドレイン拡散層６１ａを形成するとともに、ソース領域５９全体にｎ型拡散層を形成し、各トランジスタのソース拡散層５９ａを電気的に接続することによりソース線５９ｂを形成し、図２６に示す構造を得る。
【００１１】
次に、ゲート線５７の側面にサイドウォール６９を形成し、その後、コントロールゲート５７ｄ表面、ソース領域５９、及びドレイン領域６１に金属シリサイド層７１を形成し、図２７に示す構造を得る。
【００１２】
次に、基板５３全面にＣＶＤ法などにより層間絶縁膜７３を形成し、コンタクトホールを開口し、そこに導電材料を埋め込むことにより、コンタクト６３、６５を形成し、所望の配線７７を行い、図２８に示す構造を得る。
【００１３】
上記の方法では、基板５３から素子分離層５５を除去した後の凹凸を有する面（図２５（ｂ）参照）に不純物イオンを注入することにより、ソース線５９ｂを形成している（図２６（ｂ）参照）。しかし、基板５３の凹凸のため、ソース線５９ｂが適切に形成されず、低抵抗のソース線５９ｂが得られない場合があるという問題がある。
【００１４】
この問題は、素子分離層５５がシャロトレンチアイソレーション（ＳＴＩ）のような素子分離プロセスにより形成された場合に顕著に表れる。この場合、素子分離層５５は、基板５３に形成されたトレンチに酸化膜が埋め込まれた構造をしているため、素子分離層５５が除去された後の凹部の側面は、急峻な傾斜を有している。このため、ソース線５９ｂ形成のためのイオン注入の際に、不純物がトレンチの側壁に十分注入されず、低抵抗のソース線５９ｂを形成することが困難になる。またソース領域５９の表面に急峻な凹部が存在していると、金属シリサイド層を形成したときに、高融点金属の段差へのカバレッジが悪くなり、その部分がシリサイド化されずソース線５９ｂの低抵抗化が図れないという問題もある。
【００１５】
ソース線が高抵抗化すると、メモリセルの動作不良（例えば、アクセス時間の遅延バラツキ等）を引き起こすと同時に、微細化を妨げる要因になるので、ソース線を低抵抗化することが重要である。
【００１６】
（従来技術１）特許文献１には、トレンチ側壁の角度をイオン注入角度よりも大きくした構造が開示されている。この構造では、トレンチ側壁の傾斜部にもイオン注入をすることができるため低抵抗のソース拡散層配線を形成することが可能となる。
【００１７】
（従来技術２）また、同文献には、ソース線となる部分のシリコン基板と素子分離層とをそれぞれのエッチングレートが同一選択比条件で等方性エッチングすることにより、ソース線となる部分を平坦にした後で、その部分にイオン注入を行い、ソース線を形成する方法が開示されている。
【特許文献１】特開２０００−３６５４６公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、従来技術１によると、トレンチ側壁に傾斜を設けるため、トレンチの深さに制約が生じ、また、半導体装置の微細化が困難になる場合がある。
また、従来技術２は、コントロールゲートをソース側とドレイン側の２回のフォトステップで加工するような製造方法であることから、コントロールゲートの線幅制御性が悪くなり、その結果メモリセルの特性ばらつく場合がある。
【００１９】
本発明は、かかる事情を鑑みてなされたものであり、ソース線の低抵抗化を図ることができる半導体装置を提供することを課題とするものである。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、チャネル幅方向に隣接する複数のメモリセルを基板上に備え、各メモリセルが、半導体基板上に形成されたゲート線と、その両側のソース線及びドレイン拡散層とを少なくとも有し、ソース線及びゲート線が、チャネル幅方向に隣接する複数のメモリセル同士で共有され、隣接するメモリセルのドレイン拡散層がそれらの間に形成される素子分離層により互いに分離され、ソース線の表面がほぼ平坦であることを特徴とする。
【発明の効果】
【００２１】
本発明の半導体装置によると、ソース線の表面がほぼ平坦なので、例えば、イオン注入によりソース線を形成する場合、不純物領域が均一の深さで確実に形成され、ソース線の低抵抗化を図ることができる。また、ソース線に金属シリサイドを形成する場合、金属シリサイドが確実に形成されるため、ソース線をさらに低抵抗化することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の半導体装置は、チャネル幅方向に隣接する複数のメモリセルを基板上に備え、各メモリセルが、半導体基板上に形成されたゲート線と、その両側のソース線及びドレイン拡散層とを少なくとも有し、ソース線及びゲート線が、チャネル幅方向に隣接する複数のメモリセル同士で共有され、隣接するメモリセルのドレイン拡散層がそれらの間に形成される素子分離層により互いに分離され、ソース線の表面がほぼ平坦であることを特徴とする。
【００２３】
このような半導体装置は、以下の方法によって製造することができる。
（第１の方法）
第１の方法に係る半導体装置の製造方法は、（１）半導体基板の表面層に、チャネル幅方向に隣接する複数のメモリセルを区画する素子分離層を形成し、（２）半導体基板上に、チャネル幅方向に隣接する複数のメモリセル同士で共有されるゲート線を素子分離層と交差する方向に形成し、（３）ゲート線の少なくとも一方側の半導体基板に不純物を拡散させることで、素子分離層によりメモリセル毎に分離されたドレイン拡散層を少なくとも形成し、（４）ゲート線の他方側の素子分離層を除去することで半導体基板を露出させ、（５）露出した半導体基板上に半導体層を積層し、（６）半導体層の表面を平坦化し、（７）平坦化した半導体層に不純物を拡散させることでチャネル幅方向に隣接する複数のメモリセル同士で共有されるソース線を形成することを特徴とする。
【００２４】
まず、上記工程（１）、すなわち、半導体基板の表面層に、チャネル幅方向に隣接する複数のメモリセルを区画する素子分離層を形成する工程について説明する。
【００２５】
半導体基板には、例えば、Ｓｉ、Ｇｅなどの元素半導体基板、ＧａＡｓなどの化合物半導体基板などを用いることができる。これらは、単結晶であっても、多結晶であってもよい。基板は、ｎ型でもｐ型でもよく、半導体装置が形成される領域にウェルが形成されていてもよい。半導体基板には、特に、ｐ型シリコン単結晶基板を用いることが好ましい。
【００２６】
素子分離層は、例えば、ＬＯＣＯＳ法や、ＳＴＩ法によって形成することができる。素子分離層がＳＴＩ法などによって形成されたトレンチ素子分離層である場合、素子分離層は、急峻な側壁を有するが、この場合でも、本発明によれば、低抵抗なソース線を形成することができる。一般に、トレンチ素子分離層を形成すると、素子分離層を狭くすることができるため、本発明によると、半導体装置の小型化を図ることができる。
【００２７】
次に、上記工程（２）、すなわち、半導体基板上に、チャネル幅方向に隣接する複数のメモリセル同士で共有されるゲート線を素子分離層と交差する方向に形成する工程について説明する。
【００２８】
ゲート線は、例えば、半導体装置がＦＥＴやＤＲＡＭの場合は、半導体基板上に順次形成された絶縁膜及び導電膜がパターニングされて形成され、半導体装置が不揮発性半導体記憶装置の場合は、半導体基板上に順次形成された第１絶縁膜、第１導電膜、第２絶縁膜、及び第２導電膜がパターニングされて形成される。なお、この場合、最下層の絶縁膜は、パターニングされてもされなくてもよい。また、フローティングゲートとして働く第２絶縁膜は、通常、島状にパターニングされる。各絶縁膜には、酸化シリコン膜又は窒化シリコン膜などを用いることができ、各導電膜には、ポリシリコン膜（低抵抗化のために、好ましくはリンなどがドープされる。）や、Ａｌなどの金属膜を用いることができる。また、ゲート線は、後工程でエッチングストッパ膜として働く酸化シリコンなどの絶縁膜を最上層に備えてもよい。
また、ゲート線は、素子分離層と交差する方向、好ましくは直交するように形成されることが好ましい。
【００２９】
次に、上記工程（３）、すなわち、ゲート線の少なくとも一方側の半導体基板に不純物を拡散させることで、素子分離層によりメモリセル毎に分離されたドレイン拡散層を少なくとも形成する工程について説明する。
【００３０】
「ゲート線の少なくとも一方側」とは、ゲート線の一方側又は両側を意味する。一方側に不純物を拡散させ、この工程ではドレイン拡散層のみを形成し、後工程でソース拡散層とソース線を同時に形成してもよく、また、両側に不純物を拡散させ、この工程でドレイン拡散層及びソース拡散層を形成し、後工程でソース拡散層を電気的に接続してソース線を形成してもよい。
基板上には素子分離層が形成されており、その状態で不純物を拡散させるので、各メモリセルのドレイン拡散層（又は、ドレイン拡散層及びソース拡散層）は、自然に電気的に分離される。
【００３１】
不純物には、ｐ型不純物としてはＢ、Ａｌなどを含むソースを用いることができ、ｎ型不純物としてＰ、Ａｓなどを含むソースを用いることができる。
「不純物を拡散させる」には、不純物を熱処理などにより拡散させることや、不純物イオン注入を行うことなど、不純物層を形成する手段が広く含まれる。
この工程（３）は、工程（２）の後に行ってもよく、工程（７）と同時に行ってもよい。すなわち、工程（３）を行わずに後工程を進め、工程（７）でソース線を形成する際に、ドレイン拡散層を同時に形成するようにしてもよく、この場合も本発明の範囲に含まれる。
【００３２】
また、工程（２）又は（３）の後に、各ゲート線の側面にサイドウォールを形成する工程を備えてもよい。
【００３３】
サイドウェールは、窒化シリコンや酸化シリコンなどの絶縁材料により形成することができる。サイドウォールを形成することにより、フローティングゲートとコントロールゲートとを確実に絶縁することができ、また、ゲート線とソース線を確実に絶縁することができる。
【００３４】
工程（３）の前にサイドウォールを形成する工程を備える場合には、不純物領域がフローティングゲートの直下にまで延びるように、不純物を添加することが好ましい。
【００３５】
次に、上記工程（４）、すなわち、ゲート線の他方側の素子分離層を除去することで半導体基板を露出させる工程について説明する。
【００３６】
この工程は、例えば、（ａ）上記工程で得られた半導体基板上に窒化シリコン膜などの絶縁膜を形成し、（ｂ）ゲート線の一方側をレジストで覆い、（ｃ）そのレジスト及びゲート線（サイドウォールが形成されている場合は、ゲート線及びサイドウォール）をマスクとする異方性エッチングにより絶縁膜に開口を形成し、（ｄ）絶縁膜をマスクとして素子分離層を除去する工程により実施することができる。なお、工程（ｃ）の後に、レジストを除去する工程を備えてもよい。この工程で形成した絶縁膜は、後の半導体層平坦化工程でのストッパ膜として用いることができる。
【００３７】
また、この工程は、（ａ）ゲート線の一方側をレジストで覆い、（ｂ）そのレジスト及びゲート線（サイドウォールが形成されている場合は、ゲート線及びサイドウォール）をマスクとする異方性エッチングにより素子分離層を除去する工程により実施してもよい。また、この工程の後に、（ｃ）レジストを除去し、（ｄ）ゲート線上に半導体層平坦化工程でのストッパ膜として用いる窒化シリコン膜などの絶縁膜を形成する工程を備えてもよい。
この工程により、素子分離層が除去され、素子分離層があった場所に凹部が形成される。この凹部を後工程で平坦化し、表面が平坦なソース線を得る。
【００３８】
次に、上記工程（５）、すなわち、露出した半導体基板上に半導体層を積層する工程について説明する。
【００３９】
半導体層は、例えば、露出した半導体基板上に選択的に半導体基板と同じ材料をエピタキシャル成長させることによって形成することができる。また、半導体層は、多結晶や非結晶の半導体層であってもよい。
半導体層は、工程（４）で素子分離層を除去して形成された凹部の底がゲート線の上部表面よりも高くなるように積層することが好ましい。「ゲート線の上部表面」とは、半導体層平坦化工程で用いるストッパ膜が形成されている場合には、その膜の上部表面をいう。この高さまで積層することにより、後工程である半導体層平坦化工程で、半導体層の表面を平坦化することができ、表面が平坦なソース線を得ることができる。
また、凹部の少なくとも一部が、ゲート線の上部表面よりも高くなるように半導体層を積層することもでき、この場合でも、ゲート線の上部表面からはみ出している部分を削り取ることにより、半導体層の表面の平坦性を向上させることができる。
なお、この工程は、露出した半導体基板上に、不純物を添加しながら半導体層を積層する工程であってもよい。
【００４０】
次に、上記工程（６）、すなわち、半導体層の表面を平坦化する工程について説明する。
【００４１】
半導体層の平坦化は、例えば、ＣＭＰ法を用いて行うことができ、前工程でゲート線上に窒化シリコン膜などを形成している場合には、その膜をストッパ膜として用いることができる。また、ストッパ膜が形成されていなくても、平坦化を行う時間などの条件を調節することにより、半導体層を平坦化することができる。
【００４２】
なお、「平坦化」には、完全に平坦にすることのみならず、凹凸の程度を減少させることが広く含まれる。凹凸の程度が減少すれば、不純物添加によるソース線形成が容易になり、本発明の目的を達成することができるからである。従って、「平坦」には、本発明の目的を達成することができる程度の凹凸が存在する場合も含まれる。
【００４３】
工程（６）の後に、半導体層をエッチバックする工程を備えてもよい
【００４４】
この工程は、前工程で形成したソース領域に開口を有する窒化シリコン膜などをマスクとして、又はソース領域に開口を有するレジストをマスクとして、半導体層をエッチング除去することにより実施することができる。
【００４５】
前工程でソース拡散層を形成している場合には、ソース拡散層が露出するまで、又はその少し手前までエッチバックすることにより、後工程でソース拡散層同士を電気的に接続して、ソース線を形成しやすくなる。また、前工程でソース拡散層を形成していない場合には、例えば、元の基板表面の位置まで半導体層をエッチバックすることにより、後工程でソース拡散層とソース線を同時に形成しやすくなる。
【００４６】
次に、上記工程（７）、すなわち、平坦化した半導体層に不純物を拡散させることでチャネル幅方向に隣接する複数のメモリセル同士で共有されるソース線を形成する工程について説明する。
【００４７】
前工程で、半導体層が平坦化されているので、半導体層に不純物を拡散させることにより、均一かつ確実に低抵抗なソース線を形成することができる。
【００４８】
また、ソース線の表面に金属シリサイド層を形成する工程をさらに備えてもよく、この場合、ソース線をさらに低抵抗化することができる。また、ドレイン拡散層や、ゲート線に金属シリサイド層を形成してもよく、この場合、ドレイン領域や、ゲート線を低抵抗化することができる。
金属シリサイドを形成する金属としては、例えば、コバルトやニッケルを用いることができる。
【００４９】
また、この工程の後、層間絶縁膜を形成し、コンタクトホールを形成し、コンタクトホールに導電膜を埋め込むことによりコンタクトを形成し、コンタクトに所望の配線を接続する工程を備えてもよい。
【００５０】
（第２の方法）
第２の方法に係る半導体装置の製造方法は、（１）半導体基板の表面層に、チャネル幅方向に隣接する複数のメモリセルを区画する素子分離層を形成し、（２）半導体基板上に、チャネル幅方向に隣接する複数のメモリセル同士で共有されるゲート線を素子分離層と交差するする方向に形成し、（３）ゲート線の少なくとも一方側の半導体基板に不純物を拡散させることで、素子分離領域によりメモリセル毎に分離されたドレイン拡散層を少なくとも形成し、（４）ゲート線の他方側の素子分離層を除去することで半導体基板を露出させ、（５）露出した半導体基板上に、不純物を添加しながら半導体層を積層することでチャネル幅方向に隣接する複数のメモリセル同士で共有されるソース線を形成し、（６）半導体層の表面を平坦化することを特徴とする。
【００５１】
上記工程（１）〜（４）は、第１の方法と共通している。
従って、まず、上記工程（５）、すなわち、露出した半導体基板上に、不純物を添加しながら半導体層を積層することでチャネル幅方向に隣接する複数のメモリセル同士で共有されるソース線を形成する工程について説明する。
第１の方法との違いは、第２導電型不純物を添加しながら半導体層を積層するか否かである。この違いのため、第２の方法で積層した半導体層は導電性を有する。この半導体層により、ソース拡散層は、互いに電気的に接続され、ソース線が形成される。この工程でソース線が形成されるので、第１の方法の工程（７）は、第２の方法では必要ない。
第２の方法では、工程（３）でゲート線の両側の半導体基板に不純物を拡散させることで、素子分離領域によりメモリセル毎に分離されたドレイン拡散層及びソース拡散層を形成しておくことが好ましい。
また、ソース線とゲート線とを絶縁するため、工程（５）の前にゲート線の側面にサイドウォールを形成する工程を備えることが好ましい。
【００５２】
次に、上記工程（６）、すなわち、半導体層の表面を平坦化する工程について説明する。
【００５３】
この工程は、第１の方法と共通している。この工程により、半導体層の表面が平坦化されるので、例えば、後工程で半導体層（ソース線）の表面に金属シリサイド層などを形成する場合、金属シリサイド層を均一かつ確実に形成することができ、ソース線の低抵抗化を図ることができる。また、この場合、ソース線の表面がゲート線の上部付近に位置するため、従来のように、ゲート線間の狭い溝の底に高融点金属等の導電性材料を堆積する必要がなくなり、容易にソース線の表面をシリサイド化できるため、半導体装置の微細化が可能となる。
その他、第１の方法についての説明で、第２の方法について当てはまるものについては、第２の方法に当てはまる。
【００５４】
なお、本明細書において、「半導体基板上に」には、半導体基板に接触して、保護膜や絶縁膜などを介して半導体基板に接触して、又は半導体基板と非接触で上方に、などが含まれる。その他の膜上に、層上になどについても同様である。
【実施例１】
【００５５】
図１は、本発明の実施例１に係る半導体装置１の平面図である。また、図２（ａ）は図１に示すＡ−Ａ断面図、（ｂ）は図１に示すＢ−Ｂ断面図、（ｃ）は図１に示すＣ−Ｃ断面図である。図１、図２を用いて、本実施例の半導体装置１の構造について説明する。
【００５６】
本実施例の半導体装置１は、チャネル幅方向Ｘに隣接する複数のメモリセル２を基板３上に備える。各メモリセル２は、半導体基板３上に形成されたゲート線７と、ソース拡散層９ａと、ドレイン拡散層１１ａとを備える。ソース拡散層９ａ、ドレイン拡散層１１ａは、それぞれソース領域９、ドレイン領域１１に形成される。また、ソース線９ｂ及びゲート線７は、チャネル幅方向Ｘに隣接する複数のメモリセル２同士で共有され、隣接するメモリセル２のドレイン拡散層１１ａは、それらの間に形成される素子分離層５により互いに分離される。また、図２（ｂ）に示すようにソース線９ｂは、平坦化され、その表面付近に金属シリサイド層１２が形成されている。
【００５７】
また、図２に示すように、基板３全面に層間絶縁膜１３が形成されている。ドレイン領域１１には、各メモリセルに対するコンタクト部１４が形成されており、ソース領域９には、１つの共通コンタクト部１５が形成されている。コンタクト部１４、１５は、それぞれ配線１６に接続されている。
【００５８】
また、素子分離層５は、トレンチ内に絶縁材料を埋め込むことによって形成されているため、急峻な側面を有し、メモリセル領域の面積の縮小に伴う素子分離性能の劣化が無い。
【００５９】
図３から図１２は、本実施例の半導体装置１の製造方法を示す工程断面図である。以下、図３から図１２を用いて、本実施例の半導体装置１の製造方法について説明する。各図において、（ａ）は図１に示すＡ−Ａ断面図、（ｂ）は図１に示すＢ−Ｂ断面図、（ｃ）は図１に示すＣ−Ｃ断面図である。
【００６０】
まず、ｐ型半導体基板３上に、行方向（図１中に示す左右方向）に所要の間隔をおいて列方向（図１に示す上下方向）に延びるトレンチ深さ２５０ｎｍの素子分離層５を形成する。次に、１０ｎｍの第１のゲート絶縁膜７ａを介して厚さ１００ｎｍの導電性膜層としての第１のポリシリコン膜からなるフローティングゲート７ｂを少なくとも素子分離層５で挟まれる活性領域上にのみ残るように、複数のライン状のパターンに形成し、図３に示す構造を得る。
【００６１】
次に、厚さ１５ｎｍのＯＮＯ膜からなる第２のゲート絶縁膜７ｃを介して、コントロールゲート７ｄとなる厚さ２００ｎｍの第２のポリシリコン膜とさらに第１の絶縁膜２１として厚さ５０ｎｍシリコン窒化膜を堆積する。次に、素子分離層５に交差するようにメモリセルの第１の絶縁膜２１、コントロールゲート７ｄ、第２のゲート絶縁膜７ｃとフローティングゲート７ｂを順次エッチングにより選択的にパターニングすることにより、ゲート線７を形成し、図４に示す構造を得る。図４（ａ）において、フローティングゲート７ｂは、紙面垂直方向に島状に分割されている。
【００６２】
従来の方法とは、コントロールゲート７ｄ上にシリコン窒化膜からなる第１の絶縁膜２１を形成している点が異なっている。
【００６３】
次に、ヒ素からなるｎ+不純物をメモリセルのコントロールゲート７ｄをマスクにして、ソース領域９及びドレイン領域１１にイオン注入を行い、ソース拡散層９ａ及びドレイン拡散層１１ａを形成する。イオン注入は、例えばヒ素を１０〜３０ＫｅＶのエネルギーで、基板に対して垂直に１×１０14〜１×１０15／ｃｍ2程度で注入することにより行う。
【００６４】
なお、この工程は、後で行うゲート線７の側面にサイドウォールを形成する工程の後に行ってもよい。この場合は、不純物領域がフローティングゲート７ｂ直下にまで延びるように、所望なイオン種や注入量、角度などを設定する。
【００６５】
さらに、ＬＰＣＶＤ法等を用いて基板３全面にシリコン窒化膜からなる第２の絶縁膜２３を５０ｎｍ堆積し、図５に示す構造を得る。
【００６６】
次に、ソース領域９に開口を有するフォトレジスト２５を形成した後、第１の絶縁膜２１が露出するまで（第２の絶縁膜２３の膜厚相当分）第２の絶縁膜２３の全面エッチバックを行い、ソース領域の第２の絶縁膜２３を開口させ、ソース領域の半導体基板３を露出させ、図６に示す構造を得る。
【００６７】
次に、フォトレジスト２５を残したまま、ソース領域９の素子分離層５をエッチング除去し、図７に示す構造を得る。この時、素子分離層５のエッチングは、第１の絶縁膜２１及び第２の絶縁膜２３であるシリコン窒化膜に対してほとんど反応しないＣ4Ｆ8ガスなどのエッチングガスなどで異方性エッチングを行う。このため、第１の絶縁膜２１及び第２の絶縁膜２３であるシリコン窒化膜はほとんど膜減りせず、コントロールゲート７ｄ及びフローティングゲート７ｂ側面は第１の絶縁膜２１あるいは第２の絶縁膜２３のいずれかの絶縁膜で保護される。なお、素子分離層５をエッチングする前に、フォトレジスト２５を除去しておいてもよく、この場合においても第１の絶縁膜２１及び第２の絶縁膜２３であるシリコン窒化膜の膜減りは抑えられる。
【００６８】
次に、フォトレジスト２５を除去し、選択エピタキシャル成長法を用いて、ソース領域９に選択的にシリコン層２７を高さ方向に成長させ、図８に示す構造を得る。選択エピタキシャル成長の条件としては、６００〜８００℃の温度下で、１×１０-3〜５×１０-2Ｐａの圧力で、原料ガスとして例えばジシラン（Ｓｉ2Ｈ6）をＨ2雰囲気中に流すことで、単結晶シリコンを高さ方向に異方性成長させる。また、シリコン層２７は、表面または内部にグレインを有するものであってもよい。成長させる膜厚としては、例えば基板表面から第１の絶縁膜２１上層までの高さ（３７５ｎｍ）と、トレンチ段差分（２５０ｎｍ）を加えた膜厚分の６２５ｎｍ程度成長させる。ここで、第１の絶縁膜２１は、ゲート部をエピタキシャル成長させないための保護膜として働く。
【００６９】
次に、ＣＭＰ法を用いて、第２の絶縁膜２３が露出するまで、シリコン層２７を研磨し、ソース領域９上のシリコン層２７表面を平坦化させ、図９に示す構造を得る。これにより、素子分離層５を除去したときに形成されたソース領域９の凹凸（図７（ｂ）参照）が平坦化される。
【００７０】
次に、図１０に示すように第１の絶縁膜２１及び第２の絶縁膜２３であるシリコン窒化膜に対して選択性のあるＨＢｒガスなどの条件を用いて、シリコン層２７をエッチバックし、前工程で形成したソース拡散層９ａを露出させ、図１０に示す構造を得る。
ここで、第２の絶縁膜２３は、ＣＭＰのストッパ膜として、また、素子分離層５及びシリコン層２７のエッチング工程でのエッチングストッパ膜として働く。
【００７１】
次に、コントロールゲート７ｄ上の第１の絶縁膜２１及び第２の絶縁膜２３を異方性エッチングで除去し、コントロールゲート７ｄ及びソース９／ドレイン領域１１を露出させた後、ヒ素等のｎ+不純物をイオン注入することにより、ソース線９ｂを形成し、図１１に示す構造を得る。イオン注入は、例えばヒ素を１０〜５０ＫｅＶのエネルギーで、基板に対して垂直に１×１０14〜５×１０14／ｃｍ2程度の条件で行う。
【００７２】
次に、ＣｏやＮｉ等の高融点金属でサリサイドプロセスを用いて、コントロールゲート７ｄ及びソース９／ドレイン領域１１にシリサイド層１２を形成し、図１２に示す構造を得る。
【００７３】
この後は、従来の製造方法と同様に、基板３全面にＣＶＤ法等により層間絶縁膜１３を被覆した後、コンタクトホールを開口し、そこに導電材料を埋め込むことによりコンタクト１４、１５を形成し、所望の配線１６を接続して図２に示すような自己整合プロセスによりソース線９ｂが形成されたメモリセル２を備える半導体装置を得る。
なお、いうまでもないがソース９／ドレイン領域１１の濃度プロファイル制御のための、熱処理工程は上述した工程に適宜挿入可能である。
【００７４】
本実施例によれば、ソース領域の基板の凹凸が解消されていることから、基板へのイオン注入によるソース線形成が容易となり、またサリサイド形成不良が抑制できるため、ソース線の低抵抗化が可能となる。
【００７５】
上記製造方法によれば、トレンチ素子分離層の側面の傾斜が急峻で、深い場合でも、ソース線を平坦化することができるため、素子分離幅の微細化が可能となり、素子の小型化が可能となる。また、低抵抗化、抵抗分布の均一化が行なわれるため、メモリデバイスの動作不安定も解消される。
【実施例２】
【００７６】
実施例２に係る半導体装置図３１の平面図は、図１と同一である。また、半導体装置図３１の断面図を図１３に示す。図１３（ａ）は図１に示すＡ−Ａ断面図、（ｂ）は図１に示すＢ−Ｂ断面図、（ｃ）は図１に示すＣ−Ｃ断面図である。
【００７７】
本実施例の特徴は、図１３の断面図に示すように、ソース領域９のシリコン層２７がコントロールゲート７ｄ上部にまでせりあげられている点である。シリコン層２７とゲート線７は、絶縁膜２１、２３により電気的に絶縁されている。また、本実施例では、コントロールゲート７ｄは、ポリシリコン膜７ｄ１とタングステンシリサイド膜７ｄ２とからなるポリサイド構造となっている。
【００７８】
シリコン層２７の表面は、第１の実施例同様に平坦な形状を有している。またこの表面直下を連なるようにソース線９ｂが形成されており、かつ基板表面に均一に金属シリサイド層１２が形成されているため、第１の実施例同様にソース線９ｂの抵抗ばらつきが抑えられる。更に、ソース線９ｂの拡散層厚が厚くなるため、ソース線９ｂの抵抗が低くなり高速動作が可能となる。
【００７９】
図１４〜図２２を用いて、図１３に示した半導体記憶装置３１の製造方法を説明する。各図において、（ａ）は図１に示すＡ−Ａ断面図、（ｂ）は図１に示すＢ−Ｂ断面図、（ｃ）は図１に示すＣ−Ｃ断面図である。
【００８０】
まず、ｐ型半導体基板３上に、行方向（図１中に示す左右方向）に所要の間隔をおいて列方向（図１に示す上下方向）に延びる素子分離層５を形成する。次に、第１のゲート絶縁膜７ａを介して、導電性膜層としての第１のポリシリコン膜からなるフローティングゲート７ｂを少なくとも素子分離層５で挟まれる活性領域上にのみ残るように、複数のライン状のパターンに形成し、図１４に示す構造を得る。
【００８１】
次に、薄いＯＮＯ膜からなる第２のゲート絶縁膜７ｃを介してコントロールゲート７ｄとなる第２のポリシリコン膜７ｄ１とタングステンシリサイド膜７ｄ２と、さらに厚さ５０ｎｍの第１の絶縁膜２１としてのシリコン窒化膜を堆積する。次に、素子分離層５と直交するようにメモリセルの第１の絶縁膜２１、コントロールゲート７ｄ、第２のゲート絶縁膜７ｃ、及びフローティングゲート７ｂを順次エッチングにより選択的にパターニングすることによりゲート線７を形成し、図１５に示す構造を得る。図１５（ａ）において、フローティングゲート７ｂは、紙面垂直方向に島状に分割されている。
【００８２】
次に、メモリセルのコントロールゲート７ｄをマスクにして、ソース領域９及びドレイン領域１１に、ヒ素からなるｎ+不純物のイオン注入を行い、ソース拡散層９ａ及びドレイン拡散層１１ａを形成する。
【００８３】
さらに、ＬＰＣＶＤ等を用いて全面にシリコン窒化膜からなる第２の絶縁膜２３を５０ｎｍ堆積し、図１６に示す構造を得る。
【００８４】
次に、ソース領域９に開口を有するフォトレジスト２５を形成した後、第１の絶縁膜２１が露出するまで（第２の絶縁膜２３の膜厚相当分）、第２の絶縁膜２３の全面エッチバックを行い、ソース形成領域の半導体基板表面のみを露出させ、図１７に示す構造を得る。
【００８５】
次に、フォトレジスト２５を残したまま、ソース領域９の素子分離層５をエッチング除去し、図１８に示す構造を得る。
【００８６】
次に、フォトレジスト２５を除去し、選択エピタキシャル成長法を用いて、ＰＨ3などのｎ+不純物ガスを含ませながら、ソース領域９に選択的にシリコン層２７を形成し、図１９に示す構造を得る。選択エピタキシャル成長の条件としては、６００〜８００℃の温度下で、１１×１０-3〜５×１０-2Ｐａの圧力で、原料ガスとして例えばジシラン（Ｓｉ2Ｈ6）をＨ2雰囲気中に流すことで、単結晶シリコンを高さ方向に異方性成長させる。シリコン層２７は、表面または内部にグレインを有するものであってもよい。
【００８７】
次に、ＣＭＰ法を用いて、第２の絶縁膜２３が露出するまで、シリコン層２７を研磨し、ソース領域９のシリコン層２７表面を平坦化し、図２０に示す構造を得る。これにより、素子分離層５を除去したときに形成されたソース領域９の凹凸（図１８（ｂ）参照）を無くす。
【００８８】
ここまでは、コントロールゲート７ｄを第２のポリシリコン膜７ｄ１とタングステンシリサイド膜７ｄ２とから形成する点、選択エピタキシャル成長時に不純物を導入する点以外に関しては、上述した実施例１と全く同じである。
【００８９】
次に、ドレイン領域１１の基板表面が露出するまで第２の絶縁膜２３の全面異方性エッチングを行い、図２１に示す構造を得る。
【００９０】
次に、ソース領域９及びドレイン領域１１のシリコン基板表面にシリサイド層１２を形成し、図２２に示す構造を得る。
【００９１】
この後は、第１の実施例同様、基板全面にＣＶＤ法等により層間絶縁膜１３を被覆した後、コンタクトホールを開口しそこに導電材料を埋め込むことによりコンタクト１４、１５を形成し、所望の配線１６を接続して図１３に示すような自己整合プロセスによりソース領域が形成されたメモリセルを備える半導体装置を得る。
【００９２】
本実施例によれば、ソース領域９の表面がシリコン層２７により基板上部に位置するため、ソース領域９の基板３表面部に凹部が無くなり、従来のようなコントロールゲート間の狭い溝の底に高融点金属材料を形成する必要がなくなるため、容易に基板３表面をシリサイド化できるため、ソース線の抵抗ばらつきを抑制することができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施例１に係る半導体装置の平面図である。
【図２】本発明の実施例１に係る半導体装置の断面図である。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図５】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図６】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図７】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図８】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図９】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図１３】本発明の実施例２に係る半導体装置の断面図である。
【図１４】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図である。
【図１５】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図である。
【図１６】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図である。
【図１７】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図である。
【図１８】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図である。
【図１９】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図である。
【図２０】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図である。
【図２１】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図である。
【図２２】本発明の実施例２に係る半導体装置の製造方法を示す工程断面図である。
【図２３】従来の半導体装置の平面図である。
【図２４】従来の半導体装置の製造方法を示す工程断面図である。
【図２５】従来の半導体装置の製造方法を示す工程断面図である。
【図２６】従来の半導体装置の製造方法を示す工程断面図である。
【図２７】従来の半導体装置の製造方法を示す工程断面図である。
【図２８】従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００９４】
１、５１  半導体装置
２、５２  メモリセル
３、５３  ｐ型半導体基板
５、５５  素子分離層
７、５７  ゲート線
７ａ、５７ａ  第１のゲート絶縁膜
７ｂ、５７ｂ  フローティングゲート
７ｃ、５７ｃ  第２のゲート絶縁膜
７ｄ、５７ｄ  コントロールゲート
９、５９  ソース領域
９ａ、５９ａ  ソース拡散層
９ｂ、５９ｂ  ソース線
１１、６１  ドレイン領域
１１ａ、６１ａ  ドレイン拡散層
１２、７１  金属シリサイド層
１３、７３  層間絶縁膜
１４、１５、６３、６５  コンタクト部
１６、７７  配線
２１  第１の絶縁膜
２３  第２の絶縁膜
２５、６７  フォトレジスト
２７  シリコン層
６９  サイドウォール
Ｘ  チャネル幅方向
【図１】
2005175210.tif 000003
【図２】
2005175210.tif 000004
【図３】
2005175210.tif 000005
【図４】
2005175210.tif 000006
【図５】
2005175210.tif 000007
【図６】
2005175210.tif 000008
【図７】
2005175210.tif 000009
【図８】
2005175210.tif 000010
【図９】
2005175210.tif 000011
【図１０】
2005175210.tif 000012
【図１１】
2005175210.tif 000013
【図１２】
2005175210.tif 000014
【図１３】
2005175210.tif 000015
【図１４】
2005175210.tif 000016
【図１５】
2005175210.tif 000017
【図１６】
2005175210.tif 000018
【図１７】
2005175210.tif 000019
【図１８】
2005175210.tif 000020
【図１９】
2005175210.tif 000021
【図２０】
2005175210.tif 000022
【図２１】
2005175210.tif 000023
【図２２】
2005175210.tif 000024
【図２３】
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【図２４】
2005175210.tif 000026
【図２５】
2005175210.tif 000027
【図２６】
2005175210.tif 000028
【図２７】
2005175210.tif 000029
【図２８】
2005175210.tif 000030