(57)【要約】【課題】  容易に形成することができるイコライザ。【解決手段】  アナログイコライザ９は、混合器１１とアナログ遅延回路１２とを備える。混合器１１は、入力差動信号ＤＩＮ＋，ＤＩＮ−とアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−とを混合し混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−として出力する。これにより、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅情報を保ちつつ連続的に遅延させることが可能なＩＩＲフィルタ型（フィードバック型）のアナログイコライザ９を実現することができる。【選択図】  図２
2005102015.tif 000002
【特許請求の範囲】
【請求項１】
混合器と、アナログ遅延回路とを備えるアナログイコライザであって、
前記混合器は、
入力信号と前記アナログ遅延回路からの遅延信号とを混合し混合信号として出力し、
前記アナログ遅延回路は、
前記混合器からの混合信号を遅延し遅延信号として出力する
ことを特徴とするアナログイコライザ。
【請求項２】
入力信号を遅延し遅延信号として出力するアナログ遅延回路と、
前記入力信号と前記アナログ遅延回路からの遅延信号とを混合する混合器とを備える
ことを特徴とするアナログイコライザ。
【請求項３】
請求項１または請求項２において、
前記アナログ遅延回路における遅延量を制御する遅延制御部をさらに備える
ことを特徴とするアナログイコライザ。
【請求項４】
請求項３において、
前記遅延制御部は、
所定のクロックに応じて遅延制御信号を出力し、
前記アナログ遅延回路は、
前記遅延制御部からの遅延制御信号に従って遅延量を制御する
ことを特徴とするアナログイコライザ。
【請求項５】
請求項４において、
前記遅延制御部はＰＬＬ回路を含み、
前記ＰＬＬ回路は、
遅延制御信号出力部と、電圧制御発振回路とを含み、
前記遅延制御信号出力部は、
前記所定のクロックと前記電圧制御発振回路からのクロックとの周波数差あるいは位相差に基づき前記遅延制御信号を出力し、
前記電圧制御発振回路は、
前記遅延制御信号出力部からの遅延制御信号に従って遅延量を調整することにより、クロックを出力する前記発振回路とを含み、
前記アナログ遅延回路における遅延量は、
前記電圧制御発振回路における遅延量と対応している
ことを特徴とするアナログイコライザ。
【請求項６】
請求項４において、
前記遅延制御部はＤＬＬ回路を含み、
前記ＤＬＬ回路は、
遅延制御信号出力部と、電圧制御遅延回路とを含み、
前記遅延制御信号出力部は、
前記所定のクロックと前記電圧制御遅延回路からのクロックとの位相差に基づき前記遅延制御信号を出力し、
前記電圧制御遅延回路は、
前記遅延制御信号出力部からの遅延制御信号に応じた遅延量だけ前記所定のクロックを遅延させて出力し、
前記アナログ遅延回路における遅延量は、
前記電圧制御遅延回路における遅延量と対応している
ことを特徴とするアナログイコライザ。
【請求項７】
請求項１または請求項２において、
前記混合器に入力される信号（前記入力信号および前記遅延信号）の振幅を整合する整合回路をさらに備える
ことを特徴とするアナログイコライザ。
【請求項８】
請求項５または請求項６において、
前記アナログ遅延回路に入力される信号の振幅と前記アナログ遅延回路より出力される信号の振幅とを整合する整合回路をさらに備える
ことを特徴とするアナログイコライザ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体ＬＳＩに関する装置で、さらに詳しくは受信回路に関する装置である。
【背景技術】
【０００２】
高速な電気信号を導電体ケーブルを介して伝送する際、表皮効果等により信号の帯域が制限されるため、相互符号間干渉（ＩＳＩ）が発生し、受信端での信号品質が低下する。この信号品質の低下により、信号の振幅が減少する場合がある。その結果、例えば、ＨｉｇｈまたはＬｏｗで入力信号を判別するデジタル回路は、データを認識できず誤作動を起こすおそれがある。そして、この現象は、ケーブル長の増加や、伝送信号の高速化に従って、さらに顕著になる。このような現象を解消するためには、受信信号をイコライズする必要がある。
【０００３】
ＪＳＳＣ  Ｍａｙ  ２０００  ｐｐ７５７−７６４によれば、この課題を解決するために、特殊なクロックリカバリ回路によってクロックを取得し、そのクロックを用いて受信信号をサンプリングし、サンプリングした信号列を合成することにより、イコライズする方法を開示している。
【非特許文献１】ＪＳＳＣ  Ｍａｙ  ２０００  ｐｐ７５７−７６４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、この方法では、クロックでデータをサンプリングするために、受信信号の位相とサンプリングクロックの位相とを合わせなければならず、特殊なクロックリカバリ回路が必要となる。あるいは、スイッチがクロックに合わせて高速に切り替わるため、サンプリング時にノイズが発生する可能性がある。
【課題を解決するための手段】
【０００５】
この発明の１つの局面に従うと、アナログイコライザは、混合器と、アナログ遅延回路とを備える。混合器は、入力信号とアナログ遅延回路からの遅延信号とを混合し混合信号として出力する。アナログ遅延回路は、混合器からの混合信号を遅延し遅延信号として出力する。
【０００６】
上記アナログイコライザでは、入力信号の振幅情報を保ちつつ入力信号を連続的に遅延させることにより、サンプリングクロックと入力信号との位相差の補正，サンプリング時に発生するノイズの改善等をすることなく、容易にイコライザを構成することができる。
【０００７】
この発明のもう１つの局面に従うと、アナログイコライザは、アナログ遅延回路と、混合器とを備える。アナログ遅延回路は、入力信号を遅延し遅延信号として出力する。混合器は、入力信号とアナログ遅延回路からの遅延信号とを混合する。
【０００８】
上記アナログイコライザでは、入力信号の振幅情報を保ちつつ入力信号を連続的に遅延させることにより、サンプリングクロックと入力信号との位相差の補正，サンプリング時に発生するノイズの改善等をすることなく、容易にイコライザを構成することができる。
【０００９】
好ましくは、上記アナログイコライザは、遅延制御部を備える。遅延制御部は、上記アナログ遅延回路における遅延量を制御する。
【００１０】
上記アナログイコライザでは、遅延制御信号によってアナログ遅延回路の遅延量を制御することにより、配線やゲートの遅延による位相差を調整することが可能となる。
【００１１】
好ましくは、上記遅延制御部は、所定のクロックに応じて遅延制御信号を出力する。上記アナログ遅延回路は、遅延制御部からの遅延制御信号に従って遅延量を制御する。
【００１２】
上記アナログイコライザでは、入力信号に対応したクロックを元にして遅延制御信号を出力することにより、アナログ遅延回路の遅延量を入力信号の転送レートに合わせることが可能となる。
【００１３】
好ましくは、上記遅延制御部は、ＰＬＬ回路を含む。ＰＬＬ回路は、遅延制御信号出力部と、電圧制御発振回路とを含む。遅延制御信号出力部は、上記所定のクロックと電圧制御発振回路からのクロックとの周波数差あるいは位相差に基づき上記遅延制御信号を出力する。電圧制御発振回路は、遅延制御信号出力部からの遅延制御信号に従って遅延量を制御することにより、クロックを出力する。上記アナログ遅延回路における遅延量は、電圧制御発振回路における遅延量と対応している。
【００１４】
上記アナログイコライザでは、入力信号に対応したクロックを元にして遅延制御信号を出力することにより、アナログ遅延回路の遅延量を入力信号の転送レートに合わせることが可能となる。また、アナログ遅延回路の遅延量と電圧制御発振回路の遅延量とが対応していることにより、アナログ遅延回路の遅延量を容易に設定することができる。
【００１５】
好ましくは、上記遅延制御部は、ＤＬＬ回路を含む。ＤＬＬ回路は、遅延制御信号出力部と、電圧制御遅延回路とを含む。遅延制御信号出力部は、上記所定のクロックと電圧制御遅延回路からのクロックとの位相差に基づき上記遅延制御信号を出力する。電圧制御遅延回路は、遅延制御信号出力部からの遅延制御信号に応じた遅延量だけ上記所定のクロックを遅延させて出力する。上記アナログ遅延回路における遅延量は、電圧制御遅延回路における遅延量と対応している。
【００１６】
上記アナログイコライザでは、入力信号に対応したクロックを元にして遅延制御信号を出力することにより、アナログ遅延回路の遅延量を入力信号の転送レートに合わせることが可能となる。また、アナログ遅延回路の遅延量と電圧制御遅延回路の遅延量とが対応していることにより、アナログ遅延回路の遅延量を容易に設定することができる。
【００１７】
好ましくは、上記アナログイコライザは、整合回路をさらに備える。整合回路は、上記混合器に入力される信号（上記入力信号および上記遅延制御信号）の振幅を整合する。
【００１８】
上記アナログイコライザでは、入力信号の振幅に依存せずイコライザの強度調整が可能となる。
【００１９】
好ましくは、上記アナログイコライザは、整合回路をさらに備える。整合回路は、上記アナログ遅延回路に入力される信号の振幅と上記アナログ遅延回路より出力される信号の振幅とを整合する。
【００２０】
上記アナログイコライザでは、アナログ遅延回路における遅延量は、電圧制御発振回路（または電圧制御遅延信号）における遅延量に近づく。これにより、アナログ遅延回路における遅延量の調整をさらに容易にすることができる。
【発明の効果】
【００２１】
入力信号の振幅情報を保ちつつ連続的に遅延させることにより、容易にイコライザを構成することができる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２３】
（第１の実施形態）
〈受信ＬＳＩの全体構成〉
この発明の第１の実施形態による受信ＬＳＩの全体構成を図１に示す。この装置は、位相ロックループ（ＰＬＬ）３と、受信回路２とを備える。
【００２４】
〈ＰＬＬの内部構成〉
位相ロックループ（ＰＬＬ）３は、従来に存在するものと同様の構成であり，位相比較回路（ＰＦＤ）４，チャージポンプ（ＣＰ）５，ローパスフィルタ（ＬＰＦ）６と、電圧制御発振回路（ＶＣＯ）７と、分周器（ＤＩＶ）８とを含む。発振回路（ＶＣＯ）７は、リング状に接続された複数の遅延素子を含む。位相比較回路（ＰＦＤ）４は，リファレンスクロックＲｅｆＣｌｋと分周器（ＤＩＶ）８より出力されるクロックとを比較し、比較の結果に応じた誤差信号を出力する。チャージポンプ（ＣＰ）５は、位相比較回路（ＰＦＤ）４より出力された誤差信号に応じた電圧を出力する。ローパスフィルタ（ＬＰＦ）６は、チャージポンプ（ＣＰ）５より出力される電圧の高域成分を除去し、遅延制御信号として出力する。この遅延制御信号は、発振回路（ＶＣＯ）７に含まれる遅延素子（図示せず）と、アナログイコライザ９の内部に存在するアナログ遅延回路１２の遅延素子１３（図３参照）とに与えられる。発振回路（ＶＣＯ）７の遅延素子は、ローパスフィルタ（ＬＰＦ）６より出力される遅延制御信号に基づき遅延量を変更する。これにより、発振回路（ＶＣＯ）７よりデータ受信用のクロックとシステムクロックとが発生する。分周器（ＤＩＶ）８は、発振回路（ＶＣＯ）７より出力されるクロックを分周し、分周したクロックを位相比較回路（ＰＦＤ）４に出力する。
【００２５】
〈受信回路２の内部構成〉
受信回路２は、アナログイコライザ９と、クロックデータリカバリ回路（ＣＤＲ）１０とを含む。アナログイコライザ９は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）６より出力される遅延制御信号に基づいて受信信号をイコライズする。クロックデータリカバリ回路（ＣＤＲ）１０は、アナログイコライザ９からの差動信号よりデータをキャプチャする。
【００２６】
〈アナログイコライザ９の内部構成〉
アナログイコライザ９の内部構成を図２に示す。アナログイコライザ９は、混合器１１と、アナログ遅延回路１２とを備える。混合器１１は、入力差動信号ＤＩＮ＋，ＤＩＮ−とアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−とを入力し、これらの差動信号を混合し混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−を出力する。アナログ遅延回路１２は、混合器１１からの混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−を遅延制御信号に応じた遅延量だけ遅延させて遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−として出力する。
【００２７】
〈混合器１１の内部構成〉
混合器１１の内部構成を図３に示す。混合器１１は、一般的な抵抗負荷のオペアンプにもう１対の差動入力段を追加した構成になっている。混合器１１は、ＭＯＳトランジスタＮ１〜Ｎ４と、負荷抵抗Ｒと、電流源Ｉ，αＩとを含む。ＭＯＳトランジスタＮ１，Ｎ２のゲートには、入力差動信号ＤＩＮ＋，ＤＩＮ−が与えられる。ＭＯＳトランジスタＮ３，Ｎ４のゲートには、遅延差動信号ＤＤＯＵＴ−，ＤＤＯＵＴ＋が与えられる。そして、２対の差動信号ＤＩＮ＋、ＤＩＮ−及び、ＤＤＯＵＴ＋、ＤＤＯＵＴ−の電位差ΔＶＤＩＮ（”ＶＤＩＮ＋”−”ＶＤＩＮ−”）及び、ΔＶＤＤＯＵＴ（”ＶＤＤＯＵＴ＋”−”ＶＤＤＯＵＴ−”）に応じて、差動出力信号ＤＭＯＵＴ＋、ＤＭＯＵＴ−を出力する。また、電流源Ｉ，αＩの電流比αを変えることにより、それぞれの差動信号入力が、作動出力信号に与える強度を調整することができる。この回路例において、入力信号と出力信号との関係を簡単に表すと、”ＶＤＭＯＵＴ＋”−”ＶＤＭＯＵＴ−”＝Ａ×（ΔＶＤＩＮ−α×ΔＶＤＤＯＵＴ）となる。ここで、Ａは、混合器のゲインであり、電流Ｉ、負荷抵抗Ｒ、及び、ＭＯＳトランジスタＮ１〜Ｎ４の特性によって決まる値である。
【００２８】
〈アナログ遅延回路１２の内部構成〉
アナログ遅延回路１２の内部構成を図４に示す。アナログ遅延回路１２は、縦続接続された複数段（ここでは４段）の遅延素子１３を含む。遅延素子１３は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）６からの遅延制御信号に応じた遅延量だけ混合器１１からの混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−を遅延させる。また、遅延素子１３は、位相ロックループ（ＰＬＬ）３に含まれる発信回路（ＶＣＯ）７を構成する遅延素子と同様の特性を持っている。つまり、両者の遅延素子（アナログ遅延回路１２の遅延素子１３と発振回路（ＶＣＯ）７の遅延素子）は、遅延制御信号に対応する遅延量が等しい。これにより、アナログ遅延回路１２は、遅延制御信号に従って遅延量を容易に設定することができる。
【００２９】
〈アナログイコライザ９の動作〉
次に、図１に示した受信ＬＳＩに含まれるアナログイコライザ９の動作について説明する。
【００３０】
水晶発振器（図示せず）等によって生成されたリファレンスクロックＲｅｆＣｌｋが位相ロックループ（ＰＬＬ）３（図１参照）に入力される。リファレンスクロックＲｅｆＣｌｋは、受信データのデータレートに対応しており、そのデータレートの何分の一かのクロックである。位相ロックループ（ＰＬＬ）３において、位相比較回路（ＰＦＤ）４，チャージポンプ（ＣＰ）５，およびローパスフィルタ（ＬＰＦ）６を介して遅延制御信号が生成され、発振回路（ＶＣＯ）７に含まれる遅延素子（図示せず）とアナログイコライザ９に含まれるアナログ遅延回路１２の遅延素子（図４参照）に出力される。次に、発振回路（図１参照）は、遅延制御信号を受けてデータ受信用のクロックとシステムクロックとを発生する。
【００３１】
一方、アナログイコライザ９に含まれる混合器１１（図２参照）において、入力差動信号ＤＩＮ＋，ＤＩＮ−は、それぞれのＭＯＳトランジスタＮ１，Ｎ２（図３参照）に入力され、混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−が出力される。
【００３２】
アナログ遅延回路１２に含まれる遅延素子（図４参照）は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）６より出力された遅延制御信号を受けて、混合器１１（図２参照）より出力された混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−を遅延させて遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−を出力する。このとき、アナログ遅延回路１２（図２参照）による遅延量は、入力差動信号ＤＩＮ＋，ＤＩＮ−が示すデータの最小単位である。つまり、レベルの遷移（例えば、ＬｏｗレベルからＨｉｇｈレベルへの切り替わり）が生じる間隔（遷移と遷移との間隔）のうち最小の間隔分だけ遅延する。本実施形態では、データの最小間隔を１ビットとし、アナログ遅延回路１２の遅延量も１ビットとする。
【００３３】
アナログ遅延回路１２（図２参照）で遅延された遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−は、混合器１１のＭＯＳトランジスタＮ４，Ｎ３（図３参照）に入力される。また、入力差動信号ＤＩＮ＋，ＤＩＮ−は、それぞれＭＯＳトランジスタＮ１，Ｎ２（図３参照）に入力される。その結果、入力差動信号ＤＩＮ＋と遅延差動信号ＤＤＯＵＴ−とが足し合わされ混合差動信号ＤＭＯＵＴ＋として出力され、入力差動信号ＤＩＮ−と遅延差動信号ＤＤＯＵＴ＋とが足し合わされ混合差動信号ＤＭＯＵＴ−として出力される。このように、入力差動信号ＤＩＮ＋，ＤＩＮ−に、入力差動信号ＤＩＮ＋，ＤＩＮ−自身を１ビット遅延してさらに反転した信号（遅延差動信号ＤＤＯＵＴ−，ＤＤＯＵＴ＋）を足し合わせることにより、入力差動信号ＤＩＮ＋，ＤＩＮ−より前に存在する振幅の影響が削除された信号（混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−）が出力される。このとき、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅（（ＤＩＮ＋）−（ＤＩＮ−））の極性と遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅（（ＤＤＯＵＴ−）−（ＤＤＯＵＴ＋））の極性とが同じ場合、混合器１１から出力される混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−の振幅（（ＤＭＯＵＴ＋）−（ＤＭＯＵＴ−））は入力差動信号ＤＩＮ＋，ＤＩＮ−だけが入力された場合の出力振幅よりも大きくなり、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅の極性と遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅の極性とが異なる場合、混合器１１から出力される混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−の振幅は入力差動信号ＤＩＮ＋，ＤＩＮ−だけが入力された場合の出力振幅よりも小さくなる。
【００３４】
混合器１１（図２参照）によって混合された混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−は、さらにアナログ遅延回路１２（図２参照）およびクロックデータリカバリ回路（ＣＤＲ）１０（図１参照）に出力される。
【００３５】
〈差動信号の変化〉
次に、上述の処理における入力差動信号ＤＩＮ＋，ＤＩＮ−の変化の一例を図５を参照しつつ説明する。
【００３６】
まず、混合器１１は、入力差動信号ＤＩＮ＋，ＤＩＮ−（図５（ａ））とアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−（図５（ｂ））とを混合し、混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−（図５（ｃ））を出力する。ここで、入力差動信号ＤＩＮ＋，ＤＩＮ−に対して上述の処理を行わない場合と図５（ｃ）と図５（ｅ）とを参照しつつ比較する。
【００３７】
図５（ｅ）は、上述の処理を行わずに混合器１１より出力される混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−と同等の振幅まで入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅を増幅したものである。図５（ｃ）と図５（ｅ）とを比較し黒丸で囲った部分に注目すると、上述の処理を行わない場合（図５（ｅ））では振幅は小さいままであり、一方、上述の処理を行った場合（図５（ｃ））では振幅が増幅してることがわかる。さらに、これらの差動信号（図５（ｃ）および図５（ｅ））の振幅をＣＭＯＳレベルまで増幅したもの（図（ｄ）および図（ｆ））では、その違いがさらに明瞭になる。後段の装置（例えばデジタル装置等）は、上述の処理が行われていない差動信号（図５（ｆ））を入力する場合では黒丸で囲った部分の振幅を検出することができない。一方、上述の処理が行われた差動信号（図５（ｄ））を入力する場合では黒丸で囲った部分の振幅を検出することができる。
【００３８】
このように、上述の処理によりイコライズを行うことができる。
【００３９】
〈効果〉
以上のように、アナログ遅延回路１２に含まれる遅延素子１３は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）６からの遅延制御信号に対応する遅延量だけ混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−を遅延する。アナログ遅延回路１２に含まれる遅延素子１３は、位相ロックループ（ＰＬＬ）３に含まれる発振回路（ＶＣＯ）７の遅延素子と同じ特性を有する。これにより、アナログ遅延回路１２における遅延量を容易に設定することができ、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅情報を保ちつつ連続的に遅延させることが可能なＩＩＲフィルタ型（フィードバック型）のアナログイコライザ９を実現することができる。
【００４０】
また、電流源Ｉ，αＩより出力される電流量Ｉ，αＩを調整することができるので、入力差動信号ＤＩＮ＋，ＤＩＮ−と遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−との混合比を調整することができる。これにより、アナログ遅延回路１２より出力される遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−によって入力差動信号ＤＩＮ＋，ＤＩＮ−に及ぼされる影響を調整することが可能となる。
【００４１】
また、リファレンスクロックＲｅｆＣｌｋは、一般的には受信データのデータレートの何分の一かのクロックである。また、データレートは、あらかじめ規格等で定められている。よって、リファレンスクロックＲｅｆＣｌｋをデータレートに対応するように設定することは容易である。つまり、アナログ遅延回路１２において、受信データのデータレートに対応した遅延量を設定することは容易であり、データレートと遅延量との位相がずれても位相ロックループ（ＰＬＬ）のようにその位相差を補正することができる。
【００４２】
また、アナログ遅延回路１２の遅延量を調整するために位相ロックループ（ＰＬＬ）３を利用することにより回路規模を抑えることができる。
【００４３】
なお、種々のデータレートに対応するように、遅延素子１３の個数が異なるアナログイコライザ９を複数個備えることも考えられる。または、遅延素子１３の個数を変更することができるアナログイコライザ９を備えることも考えられる。これにより、種々のデータレートに対してイコライズ処理を行うことが可能となる。
【００４４】
なお、本実施形態におけるアナログイコライザ９は２ＴＡＰ構成になっているが、混合器１１の入力ノードを増やしアナログ遅延回路１２の段数を増やすことによりＴＡＰ数を増やすことができる。
【００４５】
なお、アナログ遅延回路１２の遅延素子１３と発振回路の遅延素子とが同じ特性を有していなくても構わない。本実施形態において、両者に含まれる遅延素子の特性を同等なものにしたのは、遅延制御信号に対応する遅延量の設定を容易にするためである。つまり、遅延制御信号と遅延素子１３の遅延量との関係がわかっていればよい。
【００４６】
なお、アナログ遅延回路１２に入力される混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−の振幅とアナログ遅延回路１２により出力される遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅とを合わせることにより、アナログ遅延回路１２による遅延量が発振回路（ＶＣＯ）７に含まれる遅延素子の遅延量にさらに近づけることができる。これにより、アナログ遅延回路１２における遅延量をさらに容易に設定することができる。
【００４７】
なお、混合器１１において、遅延制御信号にオフセットを加えてもよい。これにより、入力差動信号ＤＩＮ＋と遅延差動信号ＤＤＯＵＴ−との設置位置の違いによる位相差等を補正することができる。
【００４８】
なお、ここではＰＬＬ３を用いた例を示したがＤＬＬ等を用いたシステムにおいても同様のことが可能である。
【００４９】
なお、本実施形態では、アナログ遅延回路１２の遅延量を調整するために位相ロックループ（ＰＬＬ）３を利用することにより回路規模を抑えることができるが、位相ロックループ（ＰＬＬ）３を利用せずアナログイコライザ専用の遅延調整部を用いて遅延量を調整することも可能である。
【００５０】
（第２の実施形態）
〈受信ＬＳＩの全体構成〉
この発明の第２の実施形態による受信ＬＳＩの全体構成は第１の実施形態と同様であるが、アナログイコライザ９の内部構成が異なる。
【００５１】
〈アナログイコライザ９の内部構成〉
上記受信ＬＳＩに含まれるアナログイコライザ９の内部構成を図６に示す。図６に示すアナログイコライザ９は、図２に示したアナログイコライザ９に加えてアンプ１４を備える。アンプ１４は、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅がアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅に合うように入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅を増幅し増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−として出力する。混合器１１は、アンプ１４からの増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−とアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−とを混合し混合差動信号ＤＭＯＵＴ＋，ＤＭＯＵＴ−として出力する。
【００５２】
〈効果〉
このように、混合器１１に入力される差動信号（増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−および遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−）の振幅が等しくなるため、これらの混合比の調整を容易に行うことが可能となる。つまり、イコライザの強度調整が可能となる。
【００５３】
（第３の実施形態）
〈受信ＬＳＩの全体構成〉
この発明の第３の実施形態による受信ＬＳＩの全体構成は、図１に示したものと同じであるが、アナログイコライザ９の内部構成が異なる。詳しく述べると、第３の実施形態によるアナログイコライザ９は、第１の実施形態によるものと比較すると、混合器１１および遅延回路の配置が異なる。
【００５４】
〈アナログイコライザ９の内部構成〉
次に、第２の実施形態によるアナログイコライザ９の内部構成を図７に示す。
【００５５】
アナログイコライザ９は、第１の実施形態と同様に、混合器１１と、アナログ遅延回路１２とを含む。各回路の配置は、図７に示すようにＦＩＲフィルタ型を示す。
【００５６】
〈アナログイコライザ９の動作〉
次に、図７に示したアナログイコライザ９の動作について説明する。
【００５７】
水晶発振器（図示せず）等によって生成されたリファレンスクロックＲｅｆＣｌｋが位相ロックループ（ＰＬＬ）３（図１参照）に入力される。位相ロックループ（ＰＬＬ）３において、位相比較回路（ＰＦＤ）４，チャージポンプ（ＣＰ）５，およびローパスフィルタ（ＬＰＦ）６を介して遅延制御信号が生成され、発振回路（ＶＣＯ）７に含まれる遅延素子（図示せず）とアナログイコライザ９に含まれるアナログ遅延回路１２（図７参照）の遅延素子（図４参照）に出力される。次に、発振回路（図１参照）は、遅延制御信号を受けてデータ受信用のクロックとシステムクロックとを発生する。
【００５８】
一方、アナログ遅延回路１２（図７参照）に含まれる遅延素子（図４参照）は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）６（図１参照）より出力された遅延制御信号を受けて、入力差動信号ＤＩＮ＋，ＤＩＮ−を遅延し、遅延した遅延差動信号ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−を出力する。
【００５９】
アナログ遅延回路１２（図７参照）で遅延させて遅延差動信号ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−は、混合器１１のＭＯＳトランジスタＮ４，Ｎ３（図３参照）に入力される。また、入力差動信号ＤＩＮ＋，ＤＩＮ−は、それぞれＭＯＳトランジスタＮ１，Ｎ２（図３参照）に入力される。その結果、入力差動信号ＤＩＮ＋と遅延差動信号ＤＤＯＵＴ１＋とが足し合わされ混合差動信号ＤＭＯＵＴ１＋として出力され、入力差動信号ＤＩＮ−と遅延差動信号ＤＤＯＵＴ１−とが足し合わされ混合差動信号ＤＭＯＵＴ１−として出力される。このとき、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅（（ＤＩＮ＋）−（ＤＩＮ−））の極性と遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅（（ＤＤＯＵＴ１−）−（ＤＤＯＵＴ１＋））の極性とが同じ場合、混合器１１から出力される混合差動信号ＤＭＯＵＴ１＋，ＤＭＯＵＴ１−の振幅（（ＤＭＯＵＴ１＋）−（ＤＭＯＵＴ１−））は入力差動信号ＤＩＮ＋，ＤＩＮ−だけが入力された場合の出力振幅よりも大きくなり、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅の極性と遅延差動信号ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−の振幅の極性とが異なる場合、混合器１１から出力される混合差動信号ＤＭＯＵＴ１＋，ＤＭＯＵＴ１−の振幅は入力差動信号ＤＩＮ＋，ＤＩＮ−だけが入力された場合の出力振幅よりも小さくなる。
【００６０】
混合器１１（図７参照）によって混合された遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−は、アナログ遅延回路１２（図７参照）クロックリカバリ回路（ＣＤＲ）（図１参照）に出力される。
【００６１】
〈効果〉
以上のように、アナログ遅延回路１２に含まれる遅延素子は、位相ロックループ（ＰＬＬ）３に含まれるローパスフィルタ（ＬＰＦ）より出力された遅延制御信号に対応する遅延量だけ入力差動信号ＤＩＮ＋，ＤＩＮ−を遅延する。アナログ遅延回路１２に含まれる遅延素子は、位相ロックループ（ＰＬＬ）３に含まれる発振回路（ＶＣＯ）７の遅延素子と同じ特性を有する。これにより、アナログ遅延回路１２における遅延量を容易に設定することができる。
【００６２】
（第４の実施形態）
〈受信ＬＳＩの全体構成〉
この発明の第４の実施形態による受信ＬＳＩの全体構成は第３の実施形態と同様であるが、アナログイコライザ９の内部構成が異なる。
【００６３】
〈アナログイコライザ９の内部構成〉
上記受信ＬＳＩに含まれるアナログイコライザ９の内部構成を図８に示す。図８に示すアナログイコライザ９は、図７に示したアナログイコライザ９に加えてアンプ１４を備える。アンプ１４は、入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅がアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ＋，ＤＤＯＵＴ−の振幅に合うように入力差動信号ＤＩＮ＋，ＤＩＮ−の振幅を増幅し増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−として出力する。混合器１１は、アンプ１４からの増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−とアナログ遅延回路１２からの遅延差動信号ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−とを混合し混合差動信号ＤＭＯＵＴ１＋，ＤＭＯＵＴ１−として出力する。
【００６４】
〈効果〉
このように、混合器１１に入力される差動信号（増幅入力差動信号ＤＡＩＮ＋，ＤＡＩＮ−および遅延差動信号ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−）の振幅が等しくなるため、これらの混合比の調整を容易に行うことが可能となる。
【産業上の利用可能性】
【００６５】
この発明によるアナログイコライザは、容易に遅延量を設定することができるので、ケーブルを介して伝送される電気信号を受信する装置等について有用である。
【図面の簡単な説明】
【００６６】
【図１】この発明の第１の実施形態による受信ＬＳＩの全体構成を示すブロック図である。
【図２】図１に示したアナログイコライザ９の内部構成を示すブロック図である。
【図３】図２に示した混合器１１の内部構成を示す回路図である。
【図４】図２に示したアナログ遅延回路１２の内部構成を示すブロック図である。
【図５】アナログイコライザ９における入力差動信号ＤＩＮ＋，ＤＩＮ−の変化を示す波形図である。
【図６】この発明の第２の実施形態におけるアナログイコライザ９の内部構成を示すブロック図である。
【図７】この発明の第３の実施形態におけるアナログイコライザ９の内部構成を示すブロック図である。
【図８】この発明の第４の実施形態におけるアナログイコライザ９の内部構成を示すブロック図である。
【符号の説明】
【００６７】
１    受信ＬＳＩ
２    受信回路
３    位相ロックループＰＬＬ
４    位相比較回路ＰＦＤ
５    チャージポンプＣＰ
６    ローパスフィルタＬＰＦ
７    発信回路ＶＣＯ
８    分周器ＤＩＶ
９    アナログイコライザ
１０    クロックデータリカバリ回路ＣＤＲ
１１    混合器
１２    アナログ遅延回路
１３    遅延素子
１４    アンプ
Ｎ１，Ｎ２，Ｎ３，Ｎ４    ＭＯＳトランジスタ
Ｒ    負荷抵抗
Ｉ，αＩ    電流源
ＲｅｆＣｌｋ    リファレンスクロック
ＤＩＮ＋，ＤＩＮ−    入力差動信号
ＤＤＯＵＴ＋，ＤＤＯＵＴ−，ＤＤＯＵＴ１＋，ＤＤＯＵＴ１−    遅延差動信号
ＤＭＯＵＴ＋，ＤＭＯＵＴ−，ＤＭＯＵＴ１＋，ＤＭＯＵＴ１−    混合差動信号
ＤＡＩＮ＋，ＤＡＩＮ−    増幅入力差動信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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