(57)【要約】【課題】  省スペースで且つＥＳＤから効果的に内部回路を保護できるＥＳＤ保護回路を提供することを目的とする。【解決手段】  正のＥＳＤが電源端子ＶＤＤに印加されると、抵抗１２３とキャパシタ１２４による時定数で決まる時間だけ、ＰＭＯＳ１２１がオンし、抵抗１２２の両端に発生する電圧によりＮＭＯＳ１１１のゲート電圧が上昇する。これにより、基板電位が引き上げられ、ＮＭＯＳ１１１の寄生バイポーラトランジスタ１１１ａが低いドレイン電圧でオンし、ＥＳＤによる電流が電源線２０２を介して電源端子ＶＳＳに流れ、内部回路２００は保護される。【選択図】  図１
2005235947.tif 000002
【特許請求の範囲】
【請求項１】
静電気放電から内部回路を保護する静電気放電保護回路において、
第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電解効果トランジスタを備えた電源クランプ部と、
前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記第１の電源線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電解効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電解効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記第１の電源線に、他方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【請求項２】
前記ゲート電圧制御部は、前記静電気放電の印加時に、前記ｎチャネル型ＭＯＳ電解効果トランジスタの寄生バイポーラトランジスタがオンする電圧が前記内部回路の破壊電圧より低くなるように、前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御することを特徴とする請求項１記載の静電気放電保護回路。
【請求項３】
前記第１の抵抗は、直列に接続された複数のｎチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする請求項１記載の静電気放電保護回路。
【請求項４】
前記第２の抵抗は、直列に接続された複数のｐチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする請求項１記載の静電気放電保護回路。
【請求項５】
前記キャパシタは、並列に接続された複数のｎチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする請求項１記載の静電気放電保護回路。
【請求項６】
第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続された内部回路を、入力信号端子に印加された静電気放電から保護する静電気放電保護回路において、
前記入力信号端子に接続された信号線と、前記第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電解効果トランジスタと、
前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記第１の電源線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電解効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電解効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記第１の電源線に、他方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【請求項７】
前記第１の抵抗は、直列に接続された複数のｎチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする請求項６記載の静電気放電保護回路。
【請求項８】
前記第２の抵抗は、直列に接続された複数のｐチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする請求項６記載の静電気放電保護回路。
【請求項９】
前記キャパシタは、並列に接続された複数のｎチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする請求項６記載の静電気放電保護回路。
【請求項１０】
第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続された内部回路を、入力信号端子に印加された静電気放電から保護する静電気放電保護回路において、
前記入力信号端子に接続された信号線と、前記第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電解効果トランジスタと、
前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記信号線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電解効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電解効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記信号線に、他方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電気放電保護回路に関し、特に静電気放電から内部回路を保護する静電気放電保護回路に関する。
【背景技術】
【０００２】
微細化が進んでいるＬＳＩ（Large Scale Integrated circuit）などの半導体デバイスでは、静電気による外部からの電荷で半導体デバイスが放電して、特性の劣化や破壊を引き起こす問題がある。
【０００３】
そのためＬＳＩは、電源端子や信号の入出力端子に印加された静電気放電（ＥＳＤ：Electro Static Discharge）から内部回路を保護する、静電気放電保護回路（以下ＥＳＤ保護回路と称す）を具備している。
【０００４】
図８は、従来のＥＳＤ保護回路の回路図である。
ＥＳＤ保護回路８００は、内部回路９００へのＥＳＤの印加を防止するｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）電解効果トランジスタ（以下ＮＭＯＳという）８１１を有した電源クランプ部８１０と、電源クランプ部８１０のＮＭＯＳ８１１のゲート電圧を制御するゲート電圧制御部８２０とからなる。
【０００５】
電源クランプ部８１０は、電源端子ＶＤＤに接続された電源線９０１と、電源端子ＶＳＳに接続された電源線９０２との間に電気的に接続されたＮＭＯＳ８１１を有している。ＮＭＯＳ８１１の一方の入出力端子（ドレインまたはソース）は抵抗８１２を介して電源線９０１に、他方の入出力端子は電源線９０２に接続される。また、図中には、ＮＭＯＳ８１１の寄生バイポーラトランジスタ８１１ａと寄生抵抗８１１ｂ及び寄生ダイオード８１１ｃを、概念的に点線で示している。
【０００６】
なお、例えば、電源端子ＶＤＤには正の直流電圧が印加され、電源端子ＶＳＳはＧＮＤ（グランド）に接続される。
ゲート電圧制御部８２０は、ＣＭＯＳ（Complementary MOS）インバータの構成となっており、ｐチャネル型ＭＯＳ電解効果トランジスタ（以下ＰＭＯＳという）８２１と、ＮＭＯＳ８２２とからなる。ＰＭＯＳ８２１は、一方の入出力端子を電源線９０１に接続し、他方の入出力端子をＮＭＯＳ８２２の一方の入出力端子及び電源クランプ部８１０のＮＭＯＳ８１１のゲート端子に接続している。ＮＭＯＳ８２２は、一方の入出力端子をＰＭＯＳ８２１の他方の入出力端子及び電源クランプ部８１０のＮＭＯＳ８１１のゲート端子に接続し、他方の入出力端子を電源線９０２に接続している。また、ＰＭＯＳ８２１とＮＭＯＳ８２２のゲート端子はともに電源線９０１に接続している。
【０００７】
以下従来のＥＳＤ保護回路８００の動作を説明する。
例えば、電源端子ＶＤＤに正の直流電圧を印加し、電源端子ＶＳＳを基準（ＧＮＤ）とすると、ゲート電圧制御部８２０のＰＭＯＳ８２１はオフし、ＮＭＯＳ８２２がオンする。これによって、電源クランプ部８１０のＮＭＯＳ８１１のゲート端子は、電源線９０２と電気的に接続されオフ状態となる。これにより、電源端子ＶＤＤからの正の直流電圧が内部回路９００に供給され、内部回路９００は所定の動作を行う。
【０００８】
電源端子ＶＤＤに電源端子ＶＳＳを基準（ＧＮＤ）とした正のＥＳＤが印加された場合、ＮＭＯＳ８１１のｎ型のドレイン接合領域の空乏層では、アバランシェ（電子なだれ）降伏が発生する。これにより基板電位が上がり、寄生バイポーラトランジスタ８１１ａのベース−エミッタ間の電位差が約０．７Ｖになると寄生バイポーラトランジスタ８１１ａがオンし、ＥＳＤによる電流は、電源線９０２を介して電源端子ＶＳＳに流れ、内部回路９００は保護される。電源端子ＶＳＳに電源端子ＶＤＤを基準（ＧＮＤ）とした負のＥＳＤが印加された場合も、これと同様の作用で内部回路９００が保護される。
【０００９】
電源端子ＶＳＳに電源端子ＶＤＤを基準（ＧＮＤ）とした正のＥＳＤが印加された場合、約０．７Ｖでオンする寄生ダイオード８１１ｃに順方向バイアスがかかり、これがオンすることによってＥＳＤによる電流は電源端子ＶＤＤに流れ、内部回路９００は保護される。電源端子ＶＤＤに電源端子ＶＳＳを基準（ＧＮＤ）とした負のＥＳＤが印加された場合も、これと同様の作用で内部回路９００が保護される。
【００１０】
また、この図８の回路では、ＮＭＯＳ８１１のドレイン−ゲート間の図示しない寄生容量を用いて、ＮＭＯＳ８１１のゲート電圧を上昇させている。これにより、基板電位が上がり、寄生バイポーラトランジスタ８１１ａのオンする電圧を下げてオンしやすくしている。
【００１１】
また、容量素子（例えば数ｐＦ程度）をＮＭＯＳのゲート−ドレイン間に接続して、ゲート電圧を制御するＥＳＤ保護回路が開示されている（例えば、特許文献１参照）。
【特許文献１】特開平６−１６３８２４号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、寄生容量を用いて電源クランプ部のＮＭＯＳの寄生バイポーラトランジスタをオンする電圧を下げる従来のＥＳＤ保護回路では、寄生容量は１ｆ（フェムト）Ｆ以下と小さいためその電圧を十分に下げることができないという問題があった。その場合、内部回路にＥＳＤによる電流が流れてしまい、素子が破壊してしまう恐れがあった。
【００１３】
また、大きな容量素子（例えば数ｐＦ程度）をＮＭＯＳのゲート−ドレイン間に接続して、ゲート電圧を上げる従来のＥＳＤ保護回路は、容量素子を入れることにより面積が増大してしまう問題がある。また、ＥＳＤ保護回路は、複数のトランジスタがアレイ状に配置されたＬＳＩのＩＯ領域に形成されることが多く、容量素子を形成する工程が増えてしまうことは問題であった。また、仮に複数のＮＭＯＳを並列に接続して、１ｆＦ以下の寄生容量によって数ｐＦ程度の容量を得ようとすると、多数のＮＭＯＳを使用する必要があり、いずれにしても面積の増大が問題であった。
【００１４】
本発明はこのような点に鑑みてなされたものであり、省スペースで且つＥＳＤから効果的に内部回路を保護できるＥＳＤ保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記問題を解決するために、ＥＳＤから内部回路を保護するＥＳＤ保護回路において、図１に示すように、電源端子ＶＤＤに接続された電源線２０１と、電源端子ＶＳＳに接続された電源線２０２との間に電気的に接続されたＮＭＯＳ１１１を備えた電源クランプ部１１０と、ＮＭＯＳ１１１のゲート電圧を制御するゲート電圧制御部１２０とを有し、ゲート電圧制御部１２０は、一方の入出力端子を電源線２０１に接続し、他方の入出力端子を前ＮＭＯＳ１１１のゲート端子に接続したＰＭＯＳ１２１と、一方の端子をＰＭＯＳ１２１の他方の入出力端子及びＮＭＯＳ１１１のゲート端子に、他方の端子を電源線２０２に接続した抵抗１２２と、一方の端子を電源線２０１に、他方の端子をＰＭＯＳ１２１のゲート端子に接続した抵抗１２３と、一方の端子を抵抗１２３の他方の端子及びＰＭＯＳ１２１のゲート端子に、他方の端子を電源線２０２に接続したキャパシタ１２４と、を有することを特徴とする静電気放電保護回路１００が提供される。
【００１６】
上記の構成によれば、正のＥＳＤが電源端子ＶＤＤに印加されると、抵抗１２３とキャパシタ１２４による時定数で決まる時間だけ、ＰＭＯＳ１２１がオンし、抵抗１２２の両端に発生する電圧によりＮＭＯＳ１１１のゲート電圧が上昇する。これにより、基板電位が引き上げられ、ＮＭＯＳ１１１の寄生バイポーラトランジスタ１１１ａが低いドレイン電圧でオンし、ＥＳＤによる電流が電源線２０２を介して電源端子ＶＳＳに流れ、内部回路２００は保護される。
【発明の効果】
【００１７】
本発明によれば、正のＥＳＤが第１の電源端子に印加されると、一方の端子を第１の電源線に、他方の端子をＰＭＯＳのゲート端子に接続した抵抗と、一方の端子を抵抗の他方の端子及びＰＭＯＳのゲート端子に、他方の端子を第２の電源線に接続したキャパシタによる時定数で決まる時間だけＰＭＯＳがオンし、一方の端子をＰＭＯＳの他方の入出力端子及びＮＭＯＳのゲート端子に、他方の端子を第２の電源線に接続した抵抗の両端に発生する電圧によりＮＭＯＳのゲート電圧が上昇する。これにより、基板電位が引き上げられ、ＮＭＯＳの寄生バイポーラトランジスタを低いドレイン電圧でオンさせることができ、内部回路を保護することができる。
【００１８】
また、キャパシタはＰＭＯＳをオンさせる時間の設定に用いられるため、小さい容量で足り、省スペース化が可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明の実施の形態のＥＳＤ保護回路の原理を示す回路図である。
ＥＳＤ保護回路１００は、ＥＳＤから内部回路２００を保護する回路であって、電源端子ＶＤＤに接続された電源線２０１と、電源端子ＶＳＳに接続された電源線２０２との間に電気的に接続されたＮＭＯＳ１１１を備えた電源クランプ部１１０と、ＮＭＯＳ１１１のゲート電圧を制御するゲート電圧制御部１２０を有している。
【００２０】
電源クランプ部１１０において、ＮＭＯＳ１１１の一方の入出力端子（ドレインまたはソース）は抵抗１１２を介して電源線２０１に接続し、他方の入出力端子を電源線２０２に接続している。また、図中には、ＮＭＯＳ１１１の寄生バイポーラトランジスタ１１１ａ、寄生抵抗１１１ｂ及び寄生ダイオード１１１ｃを、概念的に点線で示している。寄生バイポーラトランジスタ１１１ａのコレクタはＮＭＯＳ１１１のドレイン、エミッタはＮＭＯＳ１１１のソースと対応している。図１では、電源線２０１側をドレインとした場合について示している。
【００２１】
ここで、抵抗１１２は、ＥＳＤによる電流を多く流せるようにＮＭＯＳ１１１が複数ある場合に、それら複数のＮＭＯＳ１１１の特性のばらつきにより、ある寄生バイポーラトランジスタ１１１ａのみがオンしてＥＳＤの電荷が集中してしまうことを防止する（詳細は後述する）。
【００２２】
ゲート電圧制御部１２０は、一方の入出力端子を電源線２０１に接続し、他方の入出力端子をＮＭＯＳ１１１のゲート端子に接続したＰＭＯＳ１２１と、一方の端子をＰＭＯＳ１２１の他方の入出力端子及びＮＭＯＳ１１１のゲート端子に、他方の端子を電源線２０２に接続した抵抗１２２と、一方の端子を電源線２０１に、他方の端子をＰＭＯＳ１２１のゲート端子に接続した抵抗１２３と、一方の端子を抵抗１２３の他方の端子及びＰＭＯＳ１２１のゲート端子に、他方の端子を電源線２０２に接続したキャパシタ１２４と、を有する。
【００２３】
ＰＭＯＳ１２１は、抵抗１２３及びキャパシタ１２４による時定数で決まる時間だけオンし、抵抗１２２の両端に発生する電圧により電源クランプ部１１０のゲート電圧を上昇させる。
【００２４】
以下、ＥＳＤ保護回路１００の動作を説明する。
例えば、電源端子ＶＤＤに正の直流電圧を印加し、電源端子ＶＳＳを基準（ＧＮＤ）とすると、ゲート電圧制御部１２０のＰＭＯＳ１２１はオフとなる。この場合、電源クランプ部１１０のＮＭＯＳ１１１のゲート端子は、電源線２０２と電気的に接続されオフとなる。これにより、電源端子ＶＤＤからの正の直流電圧が内部回路２００に供給され、内部回路２００は所定の動作を行う。
【００２５】
電源端子ＶＤＤに電源端子ＶＳＳを基準（ＧＮＤ）とした正のＥＳＤが印加された場合、ＮＭＯＳ１１１のｎ型のドレイン接合領域の空乏層では、ドレイン電圧がある電圧Ｖａまで上昇するとアバランシェ（電子なだれ）降伏が発生する。これにより基板電流が流れ、基板電位が上昇する。寄生バイポーラトランジスタ１１１ａのベース−エミッタ間の電位差が約０．７Ｖになると寄生バイポーラトランジスタ１１１ａがオンする。これにより、ＥＳＤによる電流が電源線２０２を介して電源端子ＶＳＳに流れ、内部回路２００は保護される。
【００２６】
このとき、ゲート電圧制御部１２０において、抵抗１２３とキャパシタ１２４による時定数で決まる時間だけ、ＰＭＯＳ１２１がオンし、抵抗１２２の両端に発生する電圧によりＮＭＯＳ１１１のゲート電圧が上昇する。これにより、ゲート下のＳｉ（シリコン）表面上にチャネルを形成する。チャネル内の電子はドレイン接合領域の空乏層に入り込み、電子・正孔対を生成し、生成した電子はドレインへ、正孔は基板に流れアバランシェ降伏を誘発する。これにより、寄生バイポーラトランジスタ１１１ａがオンしやすくなる。すなわち、低いドレイン電圧でＮＭＯＳ１１１の寄生バイポーラトランジスタ１１１ａがオンするようになる。
【００２７】
電源端子ＶＳＳに電源端子ＶＤＤを基準（ＧＮＤ）とした負のＥＳＤが印加された場合も、これと同様の作用で内部回路２００が保護される。
一方、電源端子ＶＳＳに電源端子ＶＤＤを基準（ＧＮＤ）とした正のＥＳＤが印加された場合、約０．７Ｖでオンする寄生ダイオード１１１ｃに順方向バイアスがかかり、これがオンすることによってＥＳＤによる電流は電源端子ＶＤＤに流れ、内部回路２００は保護される。電源端子ＶＤＤに電源端子ＶＳＳを基準（ＧＮＤ）とした負のＥＳＤが印加された場合も、これと同様の作用で内部回路２００が保護される。
【００２８】
このように、本発明の実施の形態のＥＳＤ保護回路１００によれば、電源クランプ部１１０のＮＭＯＳ１１１の寄生バイポーラトランジスタ１１１ａが、低いドレイン電圧でオンするので、ＥＳＤによる電流が、内部回路２００よりも電源クランプ部１１０に先に流れるようになり、内部回路２００を保護することができる。
【００２９】
また、本発明の実施の形態のＥＳＤ保護回路１００では、キャパシタ１２４は、ＰＭＯＳ１２１をオンする時間（ＮＭＯＳ１１１のゲート電圧を上昇させる時間）を調整するために使われるので、大きな容量値を必要とせず、数ｆＦ程度で済む。よって、ＥＳＤ保護回路１００の面積を増加させることがない。
【００３０】
以下本発明の実施の形態のＥＳＤ保護回路の詳細を説明する。
図２は、本発明の実施の形態のＥＳＤ保護回路の詳細な回路図である。
ＥＳＤ保護回路３００は、電源端子ＶＤＤに接続された電源線４０１と、電源端子ＶＳＳに接続された電源線４０２との間に電気的に接続されたＮＭＯＳ３１１を備えた電源クランプ部３１０と、電源クランプ部３１０のＮＭＯＳ３１１のゲート電圧を制御するゲート電圧制御部３２０を有している。
【００３１】
電源クランプ部３１０において、ＮＭＯＳ３１１の一方の入出力端子（ドレインまたはソース）は抵抗３１２を介して電源線４０１に接続し、他方の入出力端子は電源線４０２に接続している。また、図中には、ＮＭＯＳ３１１の寄生バイポーラトランジスタ３１１ａ、寄生抵抗３１１ｂ及び寄生ダイオード３１１ｃを概念的に点線で示している。寄生バイポーラトランジスタ３１１ａのコレクタはＮＭＯＳ３１１のドレイン、エミッタはＮＭＯＳ３１１のソースに相当する。
【００３２】
なお、ＥＳＤ時に大量の電流を流せるように、ＮＭＯＳ３１１は、複数並列に接続されており、抵抗３１２は特性によるばらつき（アバランシェ降伏が生じる電圧のばらつき）を抑えて、同時に複数のＮＭＯＳ３１１における寄生バイポーラトランジスタ３１１ａがオンするようにしている。
【００３３】
この抵抗３１２の機能について具体的に説明する。ＮＭＯＳ３１１が複数並列に接続されている場合、電源端子ＶＤＤに正のＥＳＤが印加時にアバランシェ降伏を起こして、それぞれの寄生バイポーラトランジスタ３１１ａがオンする電圧にばらつきがある。また、配線抵抗による電圧降下で、電源端子ＶＤＤに近い側のものにかかる電圧と遠い側のものにかかる電圧に差が生じる。そのため、どの寄生バイポーラトランジスタ３１１ａがオンするか不明である（ただしアバランシェ降伏電圧が低く、電源端子ＶＤＤ側に近いものが最初にオンしやすい）。また、１つがオンすると、ＥＳＤの電荷は電源端子ＶＳＳ側へ放電されるため、電源線４０１の電位は上がらない。そのため他のものはオンせず、オンしたものに電荷が集中して流れるためにオンしたＮＭＯＳ３１１は破壊してしまう。一方、抵抗３１２をいれておくと、１つの寄生バイポーラトランジスタ３１１ａがオンして、ＥＳＤの電荷を電源端子ＶＳＳ側に放電しても、この抵抗３１２により電源線４０１の電位はある一定以上に保たれる。そして他の寄生バイポーラトランジスタ３１１ａがオンしやすくなる。これにより、全ての寄生バイポーラトランジスタ３１１ａをオンさせてＥＳＤの電荷を放電し、１つのものにＥＳＤの電荷が集中することを防止している。
【００３４】
ゲート電圧制御部３２０は、一方の入出力端子を電源線４０１に接続し、他方の入出力端子をＮＭＯＳ３１１のゲート端子に接続したＰＭＯＳ３２１と、ＰＭＯＳ３２１の他方の入出力端子と電源線４０２との間に直列に複数接続したＮＭＯＳ３２２−１、３２２−２、３２２−３、３２２−４からなる抵抗部３２２とを有する。さらに、電源線４０１と、ＰＭＯＳ３２１及び抵抗部３２２のゲート端子間に直列に複数接続したＰＭＯＳ３２３−１、３２３−２、３２３−３、３２３−４からなる抵抗部３２３と、抵抗部３２３と、電源線４０２との間に接続したＮＭＯＳ３２４と、を有する。また、ＰＭＯＳ３２３−１、３２３−２、３２３−３、３２３−４と、ＮＭＯＳ３２４のゲート端子は電源線４０２と接続している。
【００３５】
ゲート電圧制御部３２０において、抵抗部３２２は、直列に４つ接続したＮＭＯＳ３２２−１、３２２−２、３２２−３、３２２−４のオン抵抗にて、図１の抵抗１２２に相当する機能を果たしている。また同様に、抵抗部３２３も、直列に４つ接続したＰＭＯＳ３２３−１、３２３−２、３２３−３、３２３−４のオン抵抗にて、図１の抵抗１２３に相当する機能を果たしている。また、ＮＭＯＳ３２４は、その寄生容量にて、図１のキャパシタ１２４に相当する機能を果たしている。
【００３６】
なお、図示を省略しているが、ＰＭＯＳ３２１は、ＮＭＯＳ３１１のゲート電圧を調整するために複数並列に接続されている。また、ＮＭＯＳ３２４も寄生容量によりＰＭＯＳ３２１をオンする時間を調整するために、複数（例えば、１０個）並列に接続している。また、図２では、抵抗部３２３において、ＮＭＯＳ３２２−１、３２２−２、３２２−３、３２２−４と、４つ直列に接続した場合について図示しているが、これらのオン抵抗の総和によって、電源クランプ部３１０のＮＭＯＳ３１１のゲート電圧が適切な電圧（例えば、２．５Ｖ）になるように、数を調節する。同様に、抵抗部３２３におけるＰＭＯＳ３２３−１、３２３−２、３２３−３、３２３−４の数も、時定数を調整するために条件に応じて適宜変更してもよい。
【００３７】
以下、ＥＳＤ保護回路３００の動作を説明する。
例えば、電源端子ＶＤＤに正の直流電圧を印加し、電源端子ＶＳＳを基準（ＧＮＤ）とすると、抵抗部３２３のＰＭＯＳ３２３−１〜３２３−４はオンし、ゲート電圧制御部３２０のＰＭＯＳ３２１はオフとなる。この場合、ＮＭＯＳ３２２−１〜３２２−４がオンするので、電源クランプ部３１０のＮＭＯＳ３１１のゲート端子は、抵抗部３２２を介して電源線４０２と電気的に接続されオフとなる。これにより、電源端子ＶＤＤからの正の直流電圧が内部回路４００に供給され、内部回路４００は所定の動作を行う。
【００３８】
電源端子ＶＤＤに電源端子ＶＳＳを基準（ＧＮＤ）とした正のＥＳＤが印加された場合、ＮＭＯＳ３１１のｎ型のドレイン接合領域の空乏層では、ドレイン電圧がある電圧Ｖａまで上昇するとアバランシェ（電子なだれ）降伏が発生する。これにより基板電流が流れ、基板電位が上昇する。寄生バイポーラトランジスタ３１１ａのベース−エミッタ間の電位差が約０．７Ｖになると寄生バイポーラトランジスタ３１１ａがオンする。これにより、ＥＳＤによる電流が電源線４０２を介して電源端子ＶＳＳに流れ、内部回路４００は保護される。
【００３９】
このとき、ゲート電圧制御部３２０において、抵抗部３２３とＮＭＯＳ３２４の寄生容量による時定数で決まる時間だけ、ＰＭＯＳ３２１がオンし、抵抗部３２２の両端に発生する電圧によりＮＭＯＳ３１１のゲート電圧が上昇する。これにより、ゲート下のＳｉ（シリコン）表面上にチャネルを形成する。チャネル内の電子はドレイン接合領域の空乏層に入り込み、電子・正孔対を生成し、生成した電子はドレインへ、正孔は基板に流れアバランシェ降伏を誘発する。これにより、寄生バイポーラトランジスタ３１１ａがオンしやすくなる。すなわち、低いドレイン電圧でＮＭＯＳ３１１の寄生バイポーラトランジスタ３１１ａがオンするようになる。
【００４０】
電源端子ＶＳＳに電源端子ＶＤＤを基準（ＧＮＤ）とした負のＥＳＤが印加された場合も、これと同様の作用で内部回路４００が保護される。
一方、電源端子ＶＳＳに電源端子ＶＤＤを基準（ＧＮＤ）とした正のＥＳＤが印加された場合、約０．７Ｖでオンする寄生ダイオード３１１ｃに順方向バイアスがかかり、これがオンすることによってＥＳＤによる電流は電源端子ＶＤＤに流れ、内部回路４００は保護される。電源端子ＶＤＤに電源端子ＶＳＳを基準（ＧＮＤ）とした負のＥＳＤが印加された場合も、これと同様の作用で内部回路４００が保護される。
【００４１】
以下、図２のＥＳＤ保護回路３００の電源端子ＶＤＤに対して、３０００ＶのＥＳＤを印加したときの、過渡特性のシミュレーション結果を示す。また、図８で示した従来のＥＳＤ保護回路８００によるシミュレーション結果を合わせて示す。なお、シミュレーションには市販の回路シミュレーションソフト（ＨＳＰＩＣＥ）を用いた。
【００４２】
図３は、従来のＥＳＤ保護回路におけるＥＳＤ印加時の過渡特性を示す図である。
横軸は時間（ｓ）で、縦軸は電圧（Ｖ）であり、電源クランプ部８１０のＮＭＯＳ８１１のドレイン電圧と、ゲート電圧を示している。
【００４３】
電圧Ｖｔは、ＮＭＯＳ８１１の寄生バイポーラトランジスタ８１１ａがオンするときの電圧を示している。従来のＥＳＤ保護回路８００では、ＮＭＯＳ８１１のゲート電圧を図示しない寄生容量により図３のように０．６８Ｖ程度しか上昇させることができない。そのため、電圧Ｖｔは７Ｖと高い。
【００４４】
電圧Ｖｔは、内部回路４００の破壊電圧、具体的には、内部回路４００に使われている図示しないトランジスタ（ＥＳＤによる電流を流してはならない素子）の電圧より低くなるようにする必要がある。また、通常のＭＯＳトランジスタ動作時に寄生バイポーラトランジスタ３１１ａがオンするのを防ぐために、通常の電源電圧（最大定格）よりも高くする必要がある。本発明の実施の形態のＥＳＤ保護回路３００では、電圧ＶｔをＮＭＯＳ３１１のゲート電圧を調整することで設定する。
【００４５】
ＮＭＯＳ３１１のゲート電圧は、チャネル内の電子がドレイン領域の空乏層に入り込み生成された電子・正孔対の数が多くなるようにする。生成した正孔は基板電流として見えるため、基板電流が一番多いときが生成した電子・正孔対の数が一番多い。このようなゲート電圧の場合に、適切な電圧Ｖｔが得られる。
【００４６】
なお、ゲート電圧が低すぎると生成される電子・正孔対の数が少なく、基板電流も少ないため、基板電位が上がらず寄生バイポーラトランジスタ３１１ａがオンしにくい。
また、ゲート電圧が高すぎるとチャネル内の抵抗で電圧降下が生じ生成される電子・正孔対の数が減少し、基板電流が少なくなるので、寄生バイポーラトランジスタ３１１ａはオンしない。
【００４７】
図４は、本発明の実施の形態のＥＳＤ保護回路におけるＥＳＤ印加時の過渡特性を示す図である。
横軸は時間（ｓ）で、縦軸は電圧（Ｖ）であり、電源クランプ部３１０のＮＭＯＳ３１１のドレイン電圧と、ゲート電圧を示している。
【００４８】
なお、図４の過渡特性は、電源クランプ部３１０のＮＭＯＳ３１１を３６個並列に接続し、ゲート電圧制御部３２０のＰＭＯＳ３２１を３４個並列に接続し、ＮＭＯＳ３２４を１０個並列に接続した場合について、シミュレーションを行ったものである。なお、図中のＭＯＳ電解効果トランジスタは全て、ゲート長Ｌを０．３４μｍ、ゲート幅Ｗを１．５６μｍとしている。
【００４９】
本発明の実施の形態のＥＳＤ保護回路３００では、ＮＭＯＳ３１１のゲート電圧を、図４のように、２．５Ｖまで上昇させる。これにより、電圧Ｖｔは４．５Ｖと低くできる。
このように、本発明の実施の形態のＥＳＤ保護回路３００によれば、電源クランプ部３１０のＮＭＯＳ３１１の寄生バイポーラトランジスタ３１１ａが、低いドレイン電圧でオンするので、ＥＳＤによる電流が、内部回路４００よりも電源クランプ部３１０に先に流れるようになり、内部回路４００を保護することができる。
【００５０】
また、本発明の実施の形態のＥＳＤ保護回路３００では、ＰＭＯＳ３２１をオンする時間（ＮＭＯＳ３１１のゲート電位を上昇させる時間）を調整するキャパシタは、大きな容量値を必要とせず、数ｆＦ程度で済む。そのため、ＮＭＯＳ３２４の寄生容量を用いることができるので、ＥＳＤ保護回路３００の面積を増加させることがない。
【００５１】
また、本発明の実施の形態のＥＳＤ保護回路３００では、抵抗やキャパシタは、ＮＭＯＳ３２２−１、３２２−２、３２２−３、３２２−４、ＰＭＯＳ３２３−１、３２３−２、３２３−３、３２３−４、ＮＭＯＳ３２４を用いることで実現できる。これにより、余計な素子を形成する工程を省くことができ、特に、ＩＯマクロのようなトランジスタがアレイ状に配置されている場合に、効率よく作ることが可能になる。
【００５２】
次に、電源端子ＶＤＤ、ＶＳＳではなく、内部回路の入力信号端子にＥＳＤが印加された場合に、内部回路を保護するＥＳＤ保護回路について説明する。
図５は、内部回路の入力信号端子にＥＳＤが印加された場合に、内部回路を保護するＥＳＤ保護回路の回路図である。
【００５３】
図１と同一の構成要素については同一符号として説明を省略する。
内部回路２００の入力信号端子ＶＩＮにＥＳＤが印加された場合に、内部回路２００を保護するＥＳＤ保護回路５００は、電源端子ＶＤＤに接続された電源線２０１と、入力信号端子ＶＩＮに接続された信号線２０３との間に電気的接続されたＰＭＯＳ５０１と、信号線２０３と、電源端子ＶＳＳに接続された電源線２０２との間に電気的に接続されたＮＭＯＳ５０２と、ＰＭＯＳ５０１のゲート電圧を制御するゲート電圧制御部５１０と、ＮＭＯＳ５０２のゲート電圧を制御するゲート電圧制御部５２０と、を有する。
【００５４】
なお、ＮＭＯＳ５０２は抵抗５０３を介して信号線２０３に接続している。抵抗５０３は、ＥＳＤによる電流を多く流せるようにＮＭＯＳ５０２が複数並列に接続されている場合に、前述したように、複数のＮＭＯＳ５０２の特性によるばらつき（アバランシェ降伏が生じる電圧のばらつき）を抑えて、複数の寄生バイポーラトランジスタ５０２ａが同時にオンするようにしている。
【００５５】
また、図中で、内部回路２００の電源間容量２００ａ、ＰＭＯＳ５０１の寄生バイポーラトランジスタ５０１ａ、寄生抵抗５０１ｂ、寄生ダイオード５０１ｃ、ＮＭＯＳ５０２の寄生バイポーラトランジスタ５０２ａ、寄生抵抗５０２ｂ、寄生ダイオード５０２ｃは、寄生素子として概念的に点線で示している。図５では、電源線２０１側をドレインとした場合について示している。
【００５６】
ＰＭＯＳ５０１のゲート電圧を制御するゲート電圧制御部５１０は、ＣＭＯＳインバータ構造をなしており、例えば、図８で示した従来のＥＳＤ保護回路８００のゲート電圧制御部８２０において、ＰＭＯＳ８２１とＮＭＯＳ８２２のゲート端子をＧＮＤに接続した回路構成となっている。
【００５７】
図６は、図５のＥＳＤ保護回路においてＮＭＯＳのゲート電圧を制御するゲート電圧制御部の構成を示したものである。
なお、ここでは、ＥＳＤ保護回路５００において、ＰＭＯＳ５０１と、ゲート電圧制御部５１０に係わる部分については図示を省略している。
【００５８】
ＮＭＯＳ５０２のゲート電圧を制御するゲート電圧制御部５２０は、図１で示したゲート電圧制御部１２０と同一の構成の回路を用いることができる。すなわち、ゲート電圧制御部５２０は、一方の入出力端子を電源線２０１に接続し、他方の入出力端子をＮＭＯＳ５０２のゲート端子に接続したＰＭＯＳ５２１と、一方の端子をＰＭＯＳ５２１の他方の入出力端子及びＮＭＯＳ５０２のゲート端子に、他方の端子を電源線２０２に接続した抵抗５２２と、一方の端子を電源線２０１に、他方の端子をＰＭＯＳ５２１のゲート端子に接続した抵抗５２３と、一方の端子を抵抗５２３の他方の端子及びＰＭＯＳ５２１のゲート端子に、他方の端子を電源線２０２に接続したキャパシタ５２４と、を有する。
【００５９】
以下、ＥＳＤが入力信号端子ＶＩＮに印加されたときのＥＳＤ保護回路５００の動作を説明する。
電源端子ＶＤＤを基準（ＧＮＤ）にして入力信号端子ＶＩＮに正のＥＳＤが印加された場合、図５で示したＰＭＯＳ５０１に順方向バイアスがかかるので、寄生ダイオード５０１ｃがオンし、電流は電源端子ＶＤＤに流れ、内部回路２００は保護される。
【００６０】
電源端子ＶＤＤを基準（ＧＮＤ）にして入力信号端子ＶＩＮに負のＥＳＤが印加された場合、ＥＳＤによる電流が流れる経路は以下の３通りとなり、内部回路２００を保護する。（１）ＰＭＯＳ５０１の寄生バイポーラトランジスタ５０１ａがオンして、ＥＳＤによる電流が入力信号端子ＶＩＮに流れる経路。（２）電源側のＥＳＤ保護回路１００の図１で示したＮＭＯＳ１１１の寄生バイポーラトランジスタ１１１ａと、ＮＭＯＳ５０２の寄生ダイオード５０２ｃがオンして、ＥＳＤによる電流が入力信号端子ＶＩＮに流れる経路。（３）内部回路２００の電源間容量２００ａと、ＮＭＯＳ５０２の寄生ダイオード５０２ｃとで放電して、ＥＳＤによる電流が入力信号端子ＶＩＮに流れる経路。
【００６１】
なお、ＰＭＯＳ５０１の寄生バイポーラトランジスタ５０１ａは、ＮＭＯＳ１１１と比べて、小電流しか流せない。そのため、ＰＭＯＳ５０１の寄生バイポーラトランジスタ５０１ａがオンする電圧をＶｔ１ｐ、ＮＭＯＳ５０２の寄生ダイオード５０２ｃがオンする電圧Ｖｆｎ、電源側のＥＳＤ保護回路１００の寄生バイポーラトランジスタ１１１ａのオンする電圧をＶｔ１ｎとすると、Ｖｔ１ｎ＋Ｖｆｎ＜Ｖｔ１ｐの関係になるように設計し、上記の（２）の電流経路がメインになるようにする。
【００６２】
一方、電源端子ＶＳＳを基準（ＧＮＤ）にして入力信号端子ＶＩＮに正のＥＳＤが印加された場合、ＥＳＤによる電流が流れる経路は以下の３通りである。（１）ＮＭＯＳ５０２の寄生バイポーラトランジスタ５０２ａがオンして、ＥＳＤによる電流が電源端子ＶＳＳに流れる経路。（２）ＰＭＯＳ５０１の寄生ダイオード５０１ｃと、電源側のＥＳＤ保護回路１００の図１で示したＮＭＯＳ１１１の寄生バイポーラトランジスタ１１１ａがオンして、ＥＳＤによる電流が電源端子ＶＳＳに流れる経路。（３）ＰＭＯＳ５０１の寄生ダイオード５０１ｃと内部回路２００の電源間容量２００ａが放電して、ＥＳＤによる電流が電源端子ＶＳＳに流れる経路。
【００６３】
また、電源端子ＶＳＳを基準（ＧＮＤ）にして入力信号端子ＶＩＮに負のＥＳＤが印加された場合、ＮＭＯＳ５０２の寄生ダイオード５０２ｃに順方向バイアスがかかるので、寄生ダイオード５０２ｃがオンし、ＥＳＤによる電流が入力信号端子ＶＩＮに流れる。
【００６４】
以下、ＶＳＳを基準（ＧＮＤ）にして入力信号端子ＶＩＮに正のＥＳＤが印加された場合における、（１）の場合のＥＳＤ保護回路５００の動作の詳細を、図５、図６を参照して説明する。
【００６５】
電源端子ＶＳＳを基準（ＧＮＤ）にして入力信号端子ＶＩＮに正のＥＳＤが印加された場合、ＮＭＯＳ５０２のｎ型のドレイン接合領域の空乏層では、アバランシェ降伏が発生する。これにより基板電流が流れ、基板電位が上昇する。寄生バイポーラトランジスタ５０２ａのベース−エミッタ間の電位差が約０．７Ｖになると寄生バイポーラトランジスタ５０２ａがオンする。これにより、ＥＳＤによる電流が電源線２０２を介して電源端子ＶＳＳに流れ、内部回路２００は保護される。
【００６６】
このとき、電源端子ＶＤＤに接続した電源線２０１は、図５のＰＭＯＳ５０１の寄生ダイオード５０１ｃがオンしているので、ＥＳＤによる電流が流れ電位が引き上げられている。そのため、ゲート電圧制御部５２０において、電源線２０１に接続された抵抗５２３とキャパシタ５２４による時定数で決まる時間だけ、ＰＭＯＳ５２１がオンし、抵抗５２２の両端に発生する電圧によりＮＭＯＳ５０２のゲート電位が上昇する。これにより、ゲート下のＳｉ（シリコン）表面上にチャネルを形成する。チャネル内の電子はドレイン接合領域の空乏層に入り込み、電子・正孔対を生成し、生成した電子はドレインへ、正孔は基板に流れアバランシェ降伏を誘発する。これにより、寄生バイポーラトランジスタ５０２ａがオンしやすくなる。すなわち、低いドレイン電圧でＮＭＯＳ５０２の寄生バイポーラトランジスタ５０２ａがオンするようになる。
【００６７】
低いドレイン電圧でＮＭＯＳ５０２の寄生バイポーラトランジスタ５０２ａがオンできるようになると、上記の（２）のＰＭＯＳ５０１の寄生ダイオード５０１ｃと、電源側のＥＳＤ保護回路１００のＮＭＯＳ１１１の寄生バイポーラトランジスタ１１１ａがオンして、ＥＳＤによる電流が電源端子ＶＳＳに流れる経路のほかに、（１）の経路を素早く確保できる。これにより、電源側のＥＳＤ保護回路１００のＮＭＯＳ１１１の負担を減らすことができる。
【００６８】
なお、前述した図２のＥＳＤ保護回路３００と同様に、ＰＭＯＳ５２１を、ＮＭＯＳ５０２のゲート電圧を調整するために複数並列に接続してもよい。
また、ＥＳＤ保護回路３００と同様に、抵抗５２２を、直列に接続された複数のＮＭＯＳにて構成することができる。同様に抵抗５２３を直列に接続された複数のＰＭＯＳで構成することができる。さらに、キャパシタ５２４も並列に接続された複数のＮＭＯＳで構成することができる。これらの素子の数は、ＮＭＯＳ５０２のゲート電圧が、基板電流が多く流れる適切な電圧（例えば、２．５Ｖ）になり、ＰＭＯＳ５２１がオンする時間を調整するために、適宜変更可能である。
【００６９】
これにより、余計な素子を形成する工程を省くことができ、特に、ＩＯマクロのようなトランジスタがアレイ状に配置されている場合に、効率よく作ることが可能になる。
また、内部回路の入力信号端子にＥＳＤが印加された場合に、内部回路を保護するＥＳＤ保護回路は、以下のような回路としてもよい。
【００７０】
図７は、内部回路の入力信号端子にＥＳＤが印加された場合に、内部回路を保護するＥＳＤ保護回路の他の実施の形態を示した回路図である。
この図７で示すＥＳＤ保護回路は、図５で示した回路とＮＭＯＳ５０２のゲート電圧を制御するゲート電圧制御部５３０が異なっている。他の構成要素については同一符号または図示を省略している。
【００７１】
ＮＭＯＳ５０２のゲート電圧を制御するゲート電圧制御部５３０は、一方の入出力端子を信号線２０３に接続し、他方の入出力端子をＮＭＯＳ５０２のゲート端子に接続したＰＭＯＳ５３１と、一方の端子をＰＭＯＳ５３１の他方の入出力端子及びＮＭＯＳ５０２のゲート端子に、他方の端子を電源線２０２に接続した抵抗５３２と、一方の端子を信号線２０３に、他方の端子をＰＭＯＳ５３１のゲート端子に接続した抵抗５３３と、一方の端子を抵抗５３３の他方の端子及びＰＭＯＳ５３１のゲート端子に、他方の端子を電源線２０２に接続したキャパシタ５３４と、を有する。
【００７２】
図７のＥＳＤ保護回路の動作は、図１で示したＥＳＤ保護回路１００において、電源端子ＶＤＤを入力信号端子ＶＩＮに置き換えたときと同じである。ただし、入力信号端子ＶＩＮであるので、通常の動作で“Ｈ（Ｈｉｇｈレベル）”、“Ｌ（Ｌｏｗレベル）”の入出力がある。“Ｈ”の場合、ＰＭＯＳ５３１のゲート端子が“Ｈ”なのでＮＭＯＳ５０２は動作しない。“Ｌ”の場合、ＰＭＯＳ５３１はオンするが、ＮＭＯＳ５０２のゲート端子が“Ｌ”であるので動作しない。入力信号端子ＶＩＮに電源端子ＶＳＳを基準（ＧＮＤ）とした正のＥＳＤが印加されると、抵抗５３３、キャパシタ５３４により、ＮＭＯＳ５０２のゲート電圧はある時間だけ持ち上る。これにより、寄生バイポーラトランジスタ５０２ａはオンし、ＥＳＤによる電流は電源端子ＶＳＳ側に流れ、内部回路２００は保護される。
【００７３】
なお、前述した図２のＥＳＤ保護回路３００と同様に、ＰＭＯＳ５３１を、ＮＭＯＳ５０２のゲート電圧を調整するために複数並列に接続してもよい。
また、ＥＳＤ保護回路３００と同様に、抵抗５３２を、直列に接続された複数のＮＭＯＳにて構成することができる。同様に抵抗５３３を直列に接続された複数のＰＭＯＳで構成することができる。さらに、キャパシタ５３４も並列に接続された複数のＮＭＯＳで構成することができる。これらの素子の数は、ＮＭＯＳ５０２のゲート電圧が、基板電流が多く流れる適切な電圧（例えば、２．５Ｖ）になり、ＰＭＯＳ５３１がオンする時間を調整するために、適宜変更可能である。
【産業上の利用可能性】
【００７４】
本発明は、ＬＳＩの内部回路をＥＳＤから保護するＥＳＤ保護回路に適用される。
（付記１）  静電気放電から内部回路を保護する静電気放電保護回路において、
第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電解効果トランジスタを備えた電源クランプ部と、
前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記第１の電源線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電解効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電解効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記第１の電源線に、他方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【００７５】
（付記２）  前記ゲート電圧制御部は、前記静電気放電の印加時に、前記ｎチャネル型ＭＯＳ電解効果トランジスタの寄生バイポーラトランジスタがオンする電圧が前記内部回路の破壊電圧より低くなるように、前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御することを特徴とする付記１記載の静電気放電保護回路。
【００７６】
（付記３）  前記第１の抵抗は、直列に接続された複数のｎチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする付記１記載の静電気放電保護回路。
（付記４）  前記第２の抵抗は、直列に接続された複数のｐチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする付記１記載の静電気放電保護回路。
【００７７】
（付記５）  前記キャパシタは、並列に接続された複数のｎチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする付記１記載の静電気放電保護回路。
（付記６）  第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続された内部回路を、入力信号端子に印加された静電気放電から保護する静電気放電保護回路において、
前記入力信号端子に接続された信号線と、前記第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電解効果トランジスタと、
前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記第１の電源線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電解効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電解効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記第１の電源線に、他方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【００７８】
（付記７）  前記第１の抵抗は、直列に接続された複数のｎチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする付記６記載の静電気放電保護回路。
（付記８）  前記第２の抵抗は、直列に接続された複数のｐチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする付記６記載の静電気放電保護回路。
【００７９】
（付記９）  前記キャパシタは、並列に接続された複数のｎチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする付記６記載の静電気放電保護回路。
（付記１０）  前記第１の電源線と、前記信号線との間に電気的に接続された他のｐチャネル型ＭＯＳ電解効果トランジスタと、前記他のｐチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御する他のゲート電圧制御部とを更に有することを特徴とする付記６記載の静電気放電保護回路。
【００８０】
（付記１１）  前記他のゲート電圧制御部は、入力端子を接地したＣＭＯＳインバータであることを特徴とする付記１０記載の静電気放電保護回路。
（付記１２）  第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続された内部回路を、入力信号端子に印加された静電気放電から保護する静電気放電保護回路において、
前記入力信号端子に接続された信号線と、前記第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電解効果トランジスタと、
前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記信号線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電解効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電解効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記信号線に、他方の端子を前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電解効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【００８１】
（付記１３）  前記第１の抵抗は、直列に接続された複数のｎチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする付記１２記載の静電気放電保護回路。
（付記１４）  前記第２の抵抗は、直列に接続された複数のｐチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする付記１２記載の静電気放電保護回路。
【００８２】
（付記１５）  前記キャパシタは、並列に接続された複数のｎチャネル型ＭＯＳ電解効果トランジスタであることを特徴とする付記１２記載の静電気放電保護回路。
（付記１６）  前記第１の電源線と、前記信号線との間に電気的に接続された他のｐチャネル型ＭＯＳ電解効果トランジスタと、前記他のｐチャネル型ＭＯＳ電解効果トランジスタのゲート電圧を制御する他のゲート電圧制御部とを更に有することを特徴とする付記１２記載の静電気放電保護回路。
【００８３】
（付記１７）  前記他のゲート電圧制御部は、入力端子を接地したＣＭＯＳインバータであることを特徴とする付記１６記載の静電気放電保護回路。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態のＥＳＤ保護回路の原理を示す回路図である。
【図２】本発明の実施の形態のＥＳＤ保護回路の詳細な回路図である。
【図３】従来のＥＳＤ保護回路におけるＥＳＤ印加時の過渡特性を示す図である。
【図４】本発明の実施の形態のＥＳＤ保護回路におけるＥＳＤ印加時の過渡特性を示す図である。
【図５】内部回路の入力信号端子にＥＳＤが印加された場合に、内部回路を保護するＥＳＤ保護回路の回路図である。
【図６】図５のＥＳＤ保護回路においてＮＭＯＳのゲート電圧を制御するゲート電圧制御部の構成を示したものである。
【図７】内部回路の入力信号端子にＥＳＤが印加された場合に、内部回路を保護するＥＳＤ保護回路の他の実施の形態を示した回路図である。
【図８】従来のＥＳＤ保護回路の回路図である。
【符号の説明】
【００８５】
１００  ＥＳＤ保護回路
１１０  電源クランプ部
１１１  ＮＭＯＳ
１１１ａ  寄生バイポーラトランジスタ
１１１ｂ  寄生抵抗
１１１ｃ  寄生ダイオード
１１２、１２２、１２３  抵抗
１２０  ゲート電圧制御部
１２１  ＰＭＯＳ
１２４  キャパシタ
２００  内部回路
２０１、２０２  電源線
ＶＤＤ、ＶＳＳ  電源端子
【図１】
2005235947.tif 000003
【図２】
2005235947.tif 000004
【図３】
2005235947.tif 000005
【図４】
2005235947.tif 000006
【図５】
2005235947.tif 000007
【図６】
2005235947.tif 000008
【図７】
2005235947.tif 000009
【図８】
2005235947.tif 000010
【手続補正書】
【提出日】平成16年8月10日(2004.8.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
静電気放電から内部回路を保護する静電気放電保護回路において、
第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電界効果トランジスタを備えた電源クランプ部と、
前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記第１の電源線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電界効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電界効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記第１の電源線に、他方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【請求項２】
前記ゲート電圧制御部は、前記静電気放電の印加時に、前記ｎチャネル型ＭＯＳ電界効果トランジスタの寄生バイポーラトランジスタがオンする電圧が前記内部回路の破壊電圧より低くなるように、前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート電圧を制御することを特徴とする請求項１記載の静電気放電保護回路。
【請求項３】
前記第１の抵抗は、直列に接続された複数のｎチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする請求項１記載の静電気放電保護回路。
【請求項４】
前記第２の抵抗は、直列に接続された複数のｐチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする請求項１記載の静電気放電保護回路。
【請求項５】
前記キャパシタは、並列に接続された複数のｎチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする請求項１記載の静電気放電保護回路。
【請求項６】
第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続された内部回路を、入力信号端子に印加された静電気放電から保護する静電気放電保護回路において、
前記入力信号端子に接続された信号線と、前記第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電界効果トランジスタと、
前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記第１の電源線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電界効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電界効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記第１の電源線に、他方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【請求項７】
前記第１の抵抗は、直列に接続された複数のｎチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする請求項６記載の静電気放電保護回路。
【請求項８】
前記第２の抵抗は、直列に接続された複数のｐチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする請求項６記載の静電気放電保護回路。
【請求項９】
前記キャパシタは、並列に接続された複数のｎチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする請求項６記載の静電気放電保護回路。
【請求項１０】
第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続された内部回路を、入力信号端子に印加された静電気放電から保護する静電気放電保護回路において、
前記入力信号端子に接続された信号線と、前記第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電界効果トランジスタと、
前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記信号線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電界効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電界効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記信号線に、他方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
図８は、従来のＥＳＤ保護回路の回路図である。
ＥＳＤ保護回路８００は、内部回路９００へのＥＳＤの印加を防止するｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ（以下ＮＭＯＳという）８１１を有した電源クランプ部８１０と、電源クランプ部８１０のＮＭＯＳ８１１のゲート電圧を制御するゲート電圧制御部８２０とからなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
なお、例えば、電源端子ＶＤＤには正の直流電圧が印加され、電源端子ＶＳＳはＧＮＤ（グランド）に接続される。
ゲート電圧制御部８２０は、ＣＭＯＳ（Complementary MOS）インバータの構成となっており、ｐチャネル型ＭＯＳ電界効果トランジスタ（以下ＰＭＯＳという）８２１と、ＮＭＯＳ８２２とからなる。ＰＭＯＳ８２１は、一方の入出力端子を電源線９０１に接続し、他方の入出力端子をＮＭＯＳ８２２の一方の入出力端子及び電源クランプ部８１０のＮＭＯＳ８１１のゲート端子に接続している。ＮＭＯＳ８２２は、一方の入出力端子をＰＭＯＳ８２１の他方の入出力端子及び電源クランプ部８１０のＮＭＯＳ８１１のゲート端子に接続し、他方の入出力端子を電源線９０２に接続している。また、ＰＭＯＳ８２１とＮＭＯＳ８２２のゲート端子はともに電源線９０１に接続している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
なお、図示を省略しているが、ＰＭＯＳ３２１は、ＮＭＯＳ３１１のゲート電圧を調整するために複数並列に接続されている。また、ＮＭＯＳ３２４も寄生容量によりＰＭＯＳ３２１をオンする時間を調整するために、複数（例えば、１０個）並列に接続している。また、図２では、抵抗部３２２において、ＮＭＯＳ３２２−１、３２２−２、３２２−３、３２２−４と、４つ直列に接続した場合について図示しているが、これらのオン抵抗の総和によって、電源クランプ部３１０のＮＭＯＳ３１１のゲート電圧が適切な電圧（例えば、２．５Ｖ）になるように、数を調節する。同様に、抵抗部３２３におけるＰＭＯＳ３２３−１、３２３−２、３２３−３、３２３−４の数も、時定数を調整するために条件に応じて適宜変更してもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
なお、図４の過渡特性は、電源クランプ部３１０のＮＭＯＳ３１１を３６個並列に接続し、ゲート電圧制御部３２０のＰＭＯＳ３２１を３４個並列に接続し、ＮＭＯＳ３２４を１０個並列に接続した場合について、シミュレーションを行ったものである。なお、図中のＭＯＳ電界効果トランジスタは全て、ゲート長Ｌを０．３４μｍ、ゲート幅Ｗを１．５６μｍとしている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
本発明は、ＬＳＩの内部回路をＥＳＤから保護するＥＳＤ保護回路に適用される。
（付記１）  静電気放電から内部回路を保護する静電気放電保護回路において、
第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電界効果トランジスタを備えた電源クランプ部と、
前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記第１の電源線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電界効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電界効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記第１の電源線に、他方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
（付記２）  前記ゲート電圧制御部は、前記静電気放電の印加時に、前記ｎチャネル型ＭＯＳ電界効果トランジスタの寄生バイポーラトランジスタがオンする電圧が前記内部回路の破壊電圧より低くなるように、前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート電圧を制御することを特徴とする付記１記載の静電気放電保護回路。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
（付記３）  前記第１の抵抗は、直列に接続された複数のｎチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする付記１記載の静電気放電保護回路。
（付記４）  前記第２の抵抗は、直列に接続された複数のｐチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする付記１記載の静電気放電保護回路。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
（付記５）  前記キャパシタは、並列に接続された複数のｎチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする付記１記載の静電気放電保護回路。
（付記６）  第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続された内部回路を、入力信号端子に印加された静電気放電から保護する静電気放電保護回路において、
前記入力信号端子に接続された信号線と、前記第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電界効果トランジスタと、
前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記第１の電源線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電界効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電界効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記第１の電源線に、他方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
（付記７）  前記第１の抵抗は、直列に接続された複数のｎチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする付記６記載の静電気放電保護回路。
（付記８）  前記第２の抵抗は、直列に接続された複数のｐチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする付記６記載の静電気放電保護回路。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
（付記９）  前記キャパシタは、並列に接続された複数のｎチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする付記６記載の静電気放電保護回路。
（付記１０）  前記第１の電源線と、前記信号線との間に電気的に接続された他のｐチャネル型ＭＯＳ電界効果トランジスタと、前記他のｐチャネル型ＭＯＳ電界効果トランジスタのゲート電圧を制御する他のゲート電圧制御部とを更に有することを特徴とする付記６記載の静電気放電保護回路。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
（付記１１）  前記他のゲート電圧制御部は、入力端子を接地したＣＭＯＳインバータであることを特徴とする付記１０記載の静電気放電保護回路。
（付記１２）  第１の電源端子に接続された第１の電源線と、第２の電源端子に接続された第２の電源線との間に電気的に接続された内部回路を、入力信号端子に印加された静電気放電から保護する静電気放電保護回路において、
前記入力信号端子に接続された信号線と、前記第２の電源線との間に電気的に接続されたｎチャネル型ＭＯＳ電界効果トランジスタと、
前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート電圧を制御するゲート電圧制御部とを有し、
前記ゲート電圧制御部は、
一方の入出力端子を前記信号線に接続し、他方の入出力端子を前記ｎチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続したｐチャネル型ＭＯＳ電界効果トランジスタと、
一方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタの前記他方の入出力端子及び前記ｎチャネル型ＭＯＳ電界効果トランジスタの前記ゲート端子に、他方の端子を前記第２の電源線に接続した第１の抵抗と、
一方の端子を前記信号線に、他方の端子を前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に接続した第２の抵抗と、
一方の端子を前記第２の抵抗の前記他方の端子及び前記ｐチャネル型ＭＯＳ電界効果トランジスタのゲート端子に、他方の端子を前記第２の電源線に接続したキャパシタと、
を有することを特徴とする静電気放電保護回路。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
（付記１３）  前記第１の抵抗は、直列に接続された複数のｎチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする付記１２記載の静電気放電保護回路。
（付記１４）  前記第２の抵抗は、直列に接続された複数のｐチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする付記１２記載の静電気放電保護回路。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
（付記１５）  前記キャパシタは、並列に接続された複数のｎチャネル型ＭＯＳ電界効果トランジスタであることを特徴とする付記１２記載の静電気放電保護回路。
（付記１６）  前記第１の電源線と、前記信号線との間に電気的に接続された他のｐチャネル型ＭＯＳ電界効果トランジスタと、前記他のｐチャネル型ＭＯＳ電界効果トランジスタのゲート電圧を制御する他のゲート電圧制御部とを更に有することを特徴とする付記１２記載の静電気放電保護回路。