(57)【要約】【課題】安定な動作が可能な半導体記憶装置を提供する。【解決手段】本発明に係る半導体記憶装置は、ＦＢＣ１と、ＮＦＥＴ２及びＰＦＥＴ３を有する周辺回路４とをＳＯＩ基板５上に、絶縁層６で分離して形成したものである。ＳＯＩ基板５は、Ｎ基板７上に形成されるＮ拡散層８と、Ｎ拡散層８の一部に形成されるＰ拡散層９と、Ｎ拡散層８及びＰ拡散層９の上面に形成される薄膜状の埋め込み酸化膜１０とを有する。ＰＦＥＴ３の下方にＮ拡散層１４を、ＮＦＥＴ２の下方にＰ拡散層１２を配置するため、ＮＦＥＴ２やＰＦＥＴ３のバックチャネルを確実にオフでき、埋め込み酸化膜１０が薄いＰＤ−ＳＯＩ上にＦＢＣ１を配置する場合にも周辺回路４を安定に動作させることができる。【選択図】  図１
2005026353.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、
前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）と、
絶縁膜により前記ＦＢＣと分離して前記第１半導体層に形成され、前記ＦＢＣと信号の送受を行う論理回路と、
前記ＦＢＣの下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第２半導体層と、
前記論理回路の下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第３半導体層と、を備え、
前記第２及び第３半導体層は、互いに異なる電位に設定されることを特徴とする半導体記憶装置。
【請求項２】
前記論理回路は、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを有するＣＭＯＳ回路であり、
前記第２半導体層は、前記ＦＢＣ及び前記ＮＭＯＳＦＥＴの下方に位置し、
前記第３半導体層は、前記ＰＭＯＳＦＥＴの下方に位置することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記論理回路は、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを有するＣＭＯＳ回路であり、
前記第３半導体層は、互いに分離して形成される第４及び第５半導体層を有し、
前記第４半導体層は、前記ＰＭＯＳＦＥＴの下方に位置し、前記埋め込み絶縁膜の下面に形成され、
前記第５半導体層は、前記ＮＭＯＳＦＥＴの下方に位置し、前記埋め込み絶縁膜の下面に形成され、
前記第２、第４及び第５半導体層は、互いに異なる電位に設定されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記基板はＰ型であり、
前記第２、第４及び第５半導体層はいずれもＮ型であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記基板はＮ型であり、
前記第２、第４及び第５半導体層はいずれもＰ型であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記基板はＰ型であり、
前記第２、第４及び第５半導体層はいずれもＰ型であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記基板はＮ型であり、
前記第２、第４及び第５半導体層はいずれもＮ型であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項８】
前記基板の電位は、前記ＮＭＯＳＦＥＴのドレイン電圧とドレイン電流との間で履歴現象が起きないように設定されることを特徴とする請求項３〜７のいずれかに記載の半導体記憶装置。
【請求項９】
前記基板の電圧は、前記ＰＭＯＳＦＥＴのドレイン電圧とドレイン電流との間で履歴現象が起きないように設定されることを特徴とする請求項３〜７のいずれかに記載の半導体記憶装置。
【請求項１０】
前記第２及び第３半導体層の電圧を外部から設定するための電圧設定端子を備えることを特徴とする請求項１〜９のいずれかに記載の半導体記憶装置。
【請求項１１】
チップ内で生成した内部電圧により、前記第２及び第３半導体層の電圧をそれぞれ設定する電圧生成回路を備えることを特徴とする請求項１〜９のいずれかに記載の半導体記憶装置。
【請求項１２】
前記第２及び第３半導体層の電圧を複数候補の中から一つ選択する複数のヒューズ回路を備えることを特徴とする請求項１〜９のいずれかに記載の半導体記憶装置。
【請求項１３】
前記ＦＢＣ及び前記周辺回路のプレート電圧をそれぞれ前記第２及び第３半導体層の電圧として、前記ＦＢＣ及び前記周辺回路のしきい値電圧を監視し、その監視結果に基づいて前記第２及び第３半導体層の電圧を調整する自動調整回路を備えることを特徴とする請求項１〜９のいずれかに記載の半導体記憶装置。
【請求項１４】
前記自動調整回路は、前記しきい値電圧を監視するためのモニタートランジスタを有し、このモニタートランジスタのプレートは、その他の回路のプレートから分離されていることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記第２及び第３半導体層の少なくとも一方は、ポリシリコンを材料として形成されることを特徴とする請求項１〜１４のいずれかに記載の半導体記憶装置。
【請求項１６】
基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、
前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）と、
絶縁膜により前記ＦＢＣと分離して前記第１半導体層に形成され、前記ＦＢＣと信号の送受を行う論理回路と、を備え、
前記ＦＢＣの下方の前記埋め込み酸化膜の厚さよりも、前記論理回路の下方の前記埋め込み酸化膜の厚さを厚くすることを特徴とする半導体記憶装置。
【請求項１７】
前記ＦＢＣのチャネル領域の不純物濃度よりも、前記論理回路のチャネル領域の不純物濃度を高くすることを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１８】
基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、
前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）と、
絶縁膜により前記ＦＢＣと分離して前記第１半導体層に形成され、前記ＦＢＣと信号の送受を行う論理回路と、
前記ＦＢＣ及び前記論理回路のそれぞれに対応して、前記埋め込み絶縁膜の内部にそれぞれ分離して形成される複数のポリシリコン層または金属層と、を備えることを特徴とする半導体記憶装置。
【請求項１９】
基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、
前記第１半導体層に互いに分離して形成されるＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴからなるＣＭＯＳ回路と、
前記ＰＭＯＳＦＥＴの下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第２半導体層と、
前記ＮＭＯＳＦＥＴの下方に位置し、前記第２半導体層とは分離して前記埋め込み絶縁膜の下面に沿って形成される第３半導体層と、を備え、
前記ＰＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴの各バックゲートがオンしないように、前記第２及び第３半導体層は互いに異なる電位に設定されることを特徴とする半導体集積回路。
【請求項２０】
前記基板はＰ型であり、
前記基板は、前記第２及び第３半導体層に与えられる電位のうち、いずれか低い方の電位以下の電位に設定されることを特徴とする請求項１９に記載の半導体集積回路。
【請求項２１】
前記基板はＮ型であり、
前記基板は、前記第２及び第３半導体層に与えられる電位のうち、いずれか高い方の電位以上の電位に設定されることを特徴とする請求項１９に記載の半導体集積回路。
【請求項２２】
前記第２あるいは第３半導体層の電圧を調整する自動調整回路を備え、
前記自動調整回路は、前記ＰＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴの少なくとも一方のプレート電位が供給される、フィードパックループ中に挿入されるしきい値電圧監視用のモニタートランジスタを有することを特徴とする請求項１９〜２１のいずれかに記載の半導体集積回路。
【請求項２３】
前記モニタートランジスタのプレートノードは、その他の回路のプレートから分離されていることを特徴とする請求項２２に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及び半導体集積回路に係わり、特に電界効果トランジスタ（ＦＥＴ）のフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）メモリに関する。
【０００２】
【従来の技術】
トレンチキャパシタ（ｔｒｅｎｃｈ  ｃａｐａｃｉｔｏｒ）やスタックトキャパシタ（ｓｔａｃｋｅｄ  ｃａｐａｃｉｔｏｒ）を有する従来の１つのトランジスタ（ｏｎｅ  ｔｒａｎｓｉｓｔｏｒ）と１つのキャパシタ（ｏｎｅ  ｃａｐａｃｉｔｏｒ）からなるＤＲＡＭセルは、微細化に伴ってその作製が困難になることが懸念されている。このようなＤＲＡＭセルに代わり得るメモリセルとして、Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）の上などに形成されるＦＥＴのフローティングのチャネルボディに多数キャリアを蓄積して情報を記憶する新メモリセルＦＢＣが提案されている（特許文献１，２参照）。
【０００３】
ＦＢＣは、チャネルボディの上面側にチャネルを形成するための主ゲートと、下面側に容量結合するように形成される補助ゲートとを有する。
【０００４】
このメモリセルには、部分空乏型ＳＯＩ（ＰＤ−ＳＯＩ）上に形成するもの（特許文献１，２参照）と完全空乏型ＳＯＩ（ＦＤ−ＳＯＩ）上に形成するもの（特許文献３参照）がある。後者はトランジスタの微細化が進み、ＳＯＩのシリコンの膜厚が薄くなった状況にも対応できるＦＢＣである。
【０００５】
ＦＢＣは一般にメモリ信号量を確保するためにチャネルボディに固定容量が必要であるが、埋め込み酸化膜（ＢＯＸ）を薄膜化してその容量をチャネルボディと基板間に持たせる方式が選択肢の一つである。このとき、ＦＢＣセルアレー直下の基板電位はチャネルボディに正孔を蓄積できるように負電位にすることが求められる。
【０００６】
【特許文献１】
特開２００３−６８８７７
【特許文献２】
特開２００２−２４６５７１
【特許文献３】
特開２００３−３１６９３
【０００７】
【発明が解決しようとする課題】
しかしながら、周辺回路のトランジスタ、特に周辺のＰＦＥＴの下の基板電位も負電位になると、埋め込み酸化膜が薄いためにＰＦＥＴのバックチャンネルがＯＮしてしまい、正常なトランジスタ動作を妨げるという問題がある。
【０００８】
一方、ＦＤ−ＳＯＩ上にＦＢＣを形成する場合、メモリの周辺回路とＦＢＣメモリを混載した場合の論理回路のトランジスタのデザインをどのようにするかが今までは不明確であった。
【０００９】
特に、Ｐ型ＦＥＴ（ＰＦＥＴ）もＮ型ＦＥＴ（ＮＦＥＴ）も極薄のシリコン上に形成し、通常実施されているように基板電圧を０Ｖに設定すると、Ｎ型ポリシリコンゲートのＰＦＥＴのしきい値電圧はその絶対値が高過ぎるし、ＮＦＥＴはディプリション型（マイナスのしきい値電圧を持つ電界効果トランジスタ）になってしまい、実用性がない。また、これらのしきい値電圧はシリコンの膜厚に依存して変化するので、極薄シリコンの場合、その厚みの微妙な変化が大きなしきい値電圧の変化をもたらし、デバイスの安定な動作を妨げるという問題もある。
【００１０】
本発明は、このような点に鑑みてなされたものであり、その目的は、安定な動作が可能な半導体記憶装置及び半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）と、絶縁膜により前記ＦＢＣと分離して前記第１半導体層に形成され、前記ＦＢＣと信号の送受を行う論理回路と、前記ＦＢＣの下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第２半導体層と、前記論理回路の下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第３半導体層と、を備え、前記第２及び第３半導体層は、互いに異なる電位に設定される。
【００１２】
また、本発明は、基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）と、絶縁膜により前記ＦＢＣと分離して前記第１半導体層に形成され、前記ＦＢＣと信号の送受を行う論理回路と、を備え、前記ＦＢＣの下方の前記埋め込み酸化膜の厚さよりも、前記論理回路の下方の前記埋め込み酸化膜の厚さを厚くする。
【００１３】
また、本発明は、基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）と、絶縁膜により前記ＦＢＣと分離して前記第１半導体層に形成され、前記ＦＢＣと信号の送受を行う論理回路と、前記ＦＢＣ及び前記論理回路のそれぞれに対応して、前記埋め込み絶縁膜の内部にそれぞれ分離して形成される複数のポリシリコン層または金属層と、を備える。
【００１４】
また、本発明は、基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、前記第１半導体層に互いに分離して形成されるＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴからなるＣＭＯＳ回路と、前記ＰＭＯＳＦＥＴの下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第２半導体層と、前記ＮＭＯＳＦＥＴの下方に位置し、前記第２半導体層とは分離して前記埋め込み絶縁膜の下面に沿って形成される第３半導体層と、を備え、前記ＰＭＯＳＦＥＴ及び前記ＮＭＯＳＦＥＴの各バックゲートがオンしないように、前記第２及び第３半導体層は互いに異なる電位に設定される。
【００１５】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置及び半導体集積回路について、図面を参照しながら具体的に説明する。
【００１６】
（第１の実施形態）
図１は本発明に係る半導体記憶装置の第１の実施形態の断面図である。図１の半導体記憶装置は、ＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）１と、Ｎ型ＭＯＳＦＥＴ（以下、ＮＦＥＴ）２及びＰ型ＭＯＳＦＥＴ（以下、ＰＦＥＴ）３を有する周辺回路４とを部分欠乏型（ｐａｒｔｉａｌｌｙ  ｄｅｐｌｅｔｅｄ）ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板５上に、絶縁層６で分離して形成したものである。
【００１７】
ＳＯＩ基板５は、Ｎ型シリコン基板（Ｎ基板）７上に形成されるＮ拡散層８と、Ｎ拡散層８の一部に形成されるＰ拡散層９と、Ｎ拡散層８及びＰ拡散層９の上面に形成される薄膜状の埋め込み酸化膜１０とを有する。埋め込み酸化膜１０の上面に、上述したＦＢＣ１、ＮＦＥＴ２及びＰＦＥＴ３が形成される。
【００１８】
Ｐ拡散層９は、ＦＢＣ１とＮＦＥＴ２の下方に形成される。Ｎ基板７とＮ拡散層８の電位はＶｓｕｂ＝２Ｖであり、Ｐ拡散層９の電位ＶＰＬ＝−１Ｖに設定される。
【００１９】
一方、図２は、ＦＢＣ１の下方にＮ拡散層１１を形成し、ＮＦＥＴ２とＰＦＥＴ３の下方にＰ拡散層１２を形成した部分空乏型ＳＯＩ上の半導体記憶装置の断面構造を示す図である。Ｎ拡散層１１は、Ｐ拡散層１２の一部に形成される。図２の半導体記憶装置は、Ｐ拡散層１２の下面のＰ基板１３とＰ拡散層１２の電位をＶｓｕｂ＝−１Ｖにし、Ｎ拡散層８の電位をＶＰＬ＝−１Ｖに設定している。
【００２０】
図２の場合、Ｐ拡散層１２がマイナス電位であるため、周辺回路４の一部を構成するＰＦＥＴ３のバックチャネルがオンして誤動作を起こすおそれがある。
【００２１】
これに対して、図１の半導体記憶装置では、ＦＢＣ１とＮＦＥＴ２の下方にＰ拡散層９を配置し、ＰＦＥＴ３の下方にＮ拡散層８を配置し、Ｐ拡散層９を０Ｖに設定し、Ｎ拡散層８を２Ｖに設定するため、ＮＦＥＴ２やＰＦＥＴ３のバックチャネルがオンするおそれはなく、誤動作は起きない。
【００２２】
図３は図１とは異なる構造の半導体記憶装置の断面図である。図３の部分空乏型ＳＯＩ上の半導体記憶装置では、ＦＢＣ１とＰＦＥＴ３の下方にそれぞれ別個のＮ拡散層１１，１４を配置している。これらＮ拡散層１１，１４は、Ｐ基板１３上に形成されるＰ拡散層１２の一部に互いに分離して形成されている。ＦＢＣ１の下方のＮ拡散層１１の電位はＶＰＬ＝−１Ｖに設定され、ＰＦＥＴ３の下方のＮ拡散層１４の電位はＶＰＬ＝２Ｖに設定される。
【００２３】
図３の半導体記憶装置においても、ＰＦＥＴ３とＮＦＥＴ２のバックチャネルがオンするおそれはない。
【００２４】
図４は図３とは異なる構造の部分空乏型ＳＯＩ上の半導体記憶装置の断面図である。図４の半導体記憶装置では、ＦＢＣ１、ＮＦＥＴ２及びＰＦＥＴ３の下方にそれぞれ別個のＮ拡散層１１，１５，１４を配置している。これらＮ拡散層１１，１５，１４は、Ｐ基板１３上に互いに分離して形成され、各Ｎ拡散層１１，１５，１４はそれぞれ異なる電位に設定される。ＦＢＣ１の下方のＮ拡散層１１の電位はＶＰＬ＝−１Ｖに設定され、ＮＦＥＴ２の下方のＮ拡散層１５の電位はＶＰＬ＝０Ｖに設定され、ＰＦＥＴ３の下方のＮ拡散層１４の電位はＶＰＬ＝２Ｖに設定され、Ｐ基板１３の電位はＶｓｕｂ＝−１Ｖに設定される。
【００２５】
図４の半導体記憶装置においても、ＰＦＥＴ３とＮＦＥＴ２のバックチャネルがオンするおそれはない。
【００２６】
図４において、Ｐ基板１３をＮ基板７に置き換え、Ｎ拡散層１１，１４，１５をＰ拡散層に置き変えた場合でも、同様の効果が得られる。この場合、Ｐ拡散層の電位を図４よりも１Ｖ高くし、Ｎ基板７の電位を３Ｖに設定すればよい。
【００２７】
以下、表面のシリコン層が薄い完全空乏型（ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ）ＳＯＩについて説明する。
【００２８】
図５はＮＦＥＴで形成されるＦＤ−ＦＢＣ（完全欠乏型のＦＢＣ）の特性のシミュレーション結果を示す図である。図５において、Ｌ＝０．０７μｍ、ｔｏｘ＝５０Å（＝５×１０−７ｃｍ）、ｔｓｉ＝１００Å（＝１０−６ｃｍ）、ｔＢＯＸ＝１００Å（＝１０−６ｃｍ）、チャネルボディ内のＰ型不純物濃度ＮＡ＝１．０×１０１５ｃｍであり、ゲート材料はＮ型のポリシリコンである。
【００２９】
図５のシミュレーション結果から、”０”データを記憶したＦＢＣ１のしきい値電圧Ｖｔｈ０と、”１”データを記憶したＦＢＣ１のしきい値電圧Ｖｔｈ１の差ΔＶｔｈを大きくするには、シリコン基板と埋め込み酸化膜１０の界面に存在して低抵抗化のために１．０×１０１９ｃｍ−３になるようにドーピングしたＮ拡散層に、基板電圧Ｖｓｕｂ＝−２Ｖ程度の電圧を与えるのが適当である。
【００３０】
図６はＦＤ−ＳＯＩ上に形成される周辺回路４のＮ型ポリシリコンゲートＮＦＥＴのシミュレーション結果を示す図である。図６では、Ｌ＝０．１５μｍ、ｔｏｘ＝５０Å（＝５×１０−７ｃｍ）、ｔＳｉ＝１００Å（＝１０−６ｃｍ）、ｔＢＯＸ＝１００Å（＝１０−６ｃｍ）、ＮＡ＝１．０×１０１５ｃｍ−３を仮定している。
【００３１】
この図６は、図５と同様に、シリコン基板と埋め込み酸化膜１０（ＢＯＸ）の界面に、低抵抗化のために１．０×１０１９ｃｍ−３になるようにドーピングしたＮ拡散層を有するＬ＝０．１５μｍ及びＷ＝１０μｍのＮＦＥＴのしきい値電圧Ｖｔｈと基板電圧Ｖｓｕｂとの関係を示している。Ｖｓｕｂ＝０Ｖではトランジスタがディプリション型（しきい値電圧がマイナス）であるため、使用できない。したがって、Ｖｔｈ＝０．４〜０．５Ｖの好ましい値に設定するためには、Ｖｓｕｂ＝−１．０〜−１．２Ｖ程度に設定する必要がある。
【００３２】
周辺トランジスタとして、ＳＯＩ上の薄膜トランジスタを使用する場合は、しきい値電圧の絶対値そのものの他に、ドレイン電流の履歴現象（Ｈｙｓｔｅｒｅｓｉｓ）に留意すべきである。
【００３３】
シリコン膜厚が厚いか、チャネルボディの不純物濃度が高いようなＰＤ−ＳＯＩ上にトランジスタを形成する場合にも、このようなドレイン電流の履歴現象は見られるが、ＰＤ−ＳＯＩの場合に履歴現象を防ぐためには、チャネルボディの電位を固定する為のコンタクトを設ければよかった。
【００３４】
これに対して、ＦＤ−ＳＯＩ上のトランジスタには、ＰＤ−ＳＯＩ上のトランジスタに見られるような履歴現象はないといわれているが、基板電位Ｖｓｕｂの値によっては、埋め込み酸化膜１０と基板との界面に多数キャリアが蓄積することが有り得るため、履歴現象が起こる場合がある。
【００３５】
ところが、ＦＤ−ＳＯＩ上のトランジスタでは、履歴現象を防ぐためにＰＤ−ＳＯＩの場合のようにチャネルボディにコンタクトを取ることは出来ない。何故ならば、チャネルボディには中性領域（ｃｈａｒｇｅ  ｎｅｕｔｒａｌ  ａｒｅａ）が存在しないからである。
【００３６】
したがって、ＦＤ−ＳＯＩ上に形成したトランジスタのしきい値電圧を調整するために基板電位を変化させる場合には、その基板電位においてドレイン電流の履歴現象が起こるかどうかのチェックをする必要が出てくる。
【００３７】
図７〜図１０は、上と同じ構造のＮＦＥＴ２のドレイン電流をドレイン電圧を０Ｖから１．５Ｖまで大きくしてゆき、その後０Ｖへ戻して行く場合の履歴現象の有無を示す図である。図７はＶｓｕｂ＝０Ｖの場合、図８はＶｓｕｂ＝−１．０Ｖの場合、図９はＶｓｕｂ＝−１．５Ｖの場合、図１０はＶｓｕｂ＝−２Ｖの場合の履歴現象の様子を示している。
【００３８】
これらの図から、Ｖｓｕｂ＝−１．５Ｖよりも基板電位を深くしてゆくと履歴現象が起こり、トランジスタ特性が不安定になることが分かる。したがって、上のしきい値電圧の設定（Ｖｔｈ＝０．４〜０．５Ｖ）において、Ｖｓｕｂ＝−１．０〜−１．２Ｖとしたが、この範囲ではトランジスタは履歴現象を示さずに安定に動作することが分かる。
【００３９】
図１１はＦＤ−ＳＯＩ上に形成される周辺回路４のＮ型ポリシリコンゲートＰＦＥＴ３とＰ型ポリシリコンゲートＰＦＥＴ３の特性のシミュレーション結果を示す図である。図１１では、Ｌ＝０．２μｍ、ｔｏｘ＝５０Å（＝５×１０−７ｃｍ）、ｔＳｉ＝１００Å（＝１０−６ｃｍ）、ｔＢＯＸ＝１００Å（＝１０−６ｃｍ）、ＮＤ（チャネルボディ内のＮ型不純物濃度）＝５．０×１０１６ｃｍ−３を仮定している。ＦＢＣ１と同様に、シリコン基板と埋め込み酸化膜１０（ＢＯＸ）の界面に、低抵抗化のために１．０×１０１９ｃｍ−３にドーピングしたＮ型拡散層を設けるものとしている。
【００４０】
この図１１は周辺回路４のＰＦＥＴ３のしきい値電圧の基板電圧Ｖｓｕｂの依存性を示しているが、Ｎ型ポリシリコンゲートＰＦＥＴ３の場合、Ｖｓｕｂ＝０Ｖではしきい値電圧が−１．２Ｖと高過ぎて使えない。一方、Ｐ型ポリシリコンゲートＰＦＥＴ３の場合、Ｖｓｕｂ＝０からプラスの方向に対して適当なＶｔｈの値になっていることがわかる。ここで注意すべきは、Ｖｓｕｂ＝０とは、ＰＦＥＴ３のソース電位（ソースドレインのうち、電位が高い方）を指す。
【００４１】
ＰＦＥＴ３の場合も、ＮＦＥＴ２の場合と同様にドレイン電流の履歴現象を起こす危険性があるので、設定基板電位範囲において履歴現象が起きないことを確認する必要がある。
【００４２】
図１２〜図１５はＰＦＥＴ３の履歴現象の有無を示す図であり、図１２はＶｓｕｂ＝−１Ｖの場合、図１３はＶｓｕｂ＝０Ｖの場合、図１４はＶｓｕｂ＝１Ｖの場合、図１５はＶｓｕｂ＝２Ｖの場合を示している。
【００４３】
図１２〜図１５に示すように、この構造のＰＦＥＴ３はＶｓｕｂ＞１Ｖでのみ履歴現象を起こすので、Ｐ型ポリシリコンＰＦＥＴ３のしきい値電圧の設定（Ｖｔｈ＝−０．７〜−０．３Ｖ）においてＶｓｕｂ≧０としたが、Ｖｓｕｂ＝０〜１Ｖと制限すると、この範囲ではトランジスタは履歴現象を示さず安定に動作することが分かる。
【００４４】
以上の手順で、ＦＢＣ１、ＮＦＥＴ２及びＰＦＥＴ３の最適な基準電位が求まると、次に、これら基準電圧を同一基板上のＳＯＩトランジスタに与えるために、図１６のような基板構成を考える。
【００４５】
図１６の半導体記憶装置は、ＦＢＣ１、ＮＦＥＴ２及びＰＦＥＴ３それぞれの領域の下方の基板と埋め込み酸化膜１０との境界に、低抵抗化のためのＮ拡散層１１，１５，１４を形成して、各Ｎ拡散層１１，１５，１４を互いに分離している。これらＮ拡散層１１，１５，１４には、上述した最適な基板電位、この場合にはプレート電位ＶＰＬを与える。
【００４６】
図１６では、ＦＢＣ１下のＮ拡散層をＶＰＬ＝−２Ｖに設定し、ＮＦＥＴ２下のＮ拡散層をＶＰＬ＝−１Ｖに設定し、ＰＦＥＴ３下のＮ拡散層をＶＰＬ＝２．５Ｖにそれぞれ設定する。Ｐ型の基板は、ＰＮ接合が順方向になって大電流が流れるのを防ぐために、これらの電位のうちで最も低い値に設定する。この場合はＶｓｕｂ＝−２Ｖに設定する。この設定により、基板とＮ拡散層との間に存在するＰＮ接合は全て逆方向にバイアスされることになり、大電流が流れることはない。
【００４７】
図１７はＳＯＩ基板５からなるシリコンチップのレイアウト図である。図１７の灰色領域は埋め込み酸化膜１０の下に形成されるＮ拡散層１１，１５，１４の領域である。中央に４個のＦＢＣ１領域があり、これら領域にはＶＰＬ＝−２Ｖが印加される。これらＦＢＣ１領域の間にある３ヶ所にはＮＦＥＴ２領域とＰＦＥＴ３領域がストライプ状に形成され、それぞれＶＰＬ＝−１ＶとＶＰＬ＝２．５Ｖが印加される。また、セルアレーを取り囲むように、ＮＦＥＴ２領域とＰＦＥＴ３領域が形成されている。
【００４８】
図１８はＮ拡散層１１と配線層１６との接続部分を示す断面図である。図示のように、ＳＯＩ基板５上に配線層１６が形成され、この配線層１６とＮ拡散層１１は、ＳＯＩ基板５の表面から埋め込み酸化膜１０を貫通するコンタクト１８により接続されている。
【００４９】
Ｎ拡散層１１に印加されるプレート電位ＶＰＬは、（１）チップ外部から与えられる場合、（２）チップ内で発生された固定値である場合、（３）ダイソート時に適当な値に調整してその値をプログラムすることが出来るような機構が組み込まれている場合、（４）チップ内で自動調整できる場合の４通りがあり得る。
【００５０】
上記の（１）の場合、図１９に示すように、各Ｎ拡散層に対応するパッド１９１９から、対応するプレート電圧ＶＰＬが入力される。
【００５１】
図２０は上記の（２）の場合の回路図である。この回路は、ＶＰＬがＧＮＤよりも低い場合、すなわち、ＮＦＥＴ２領域に対応する回路を示している。図２０の回路は、オペアンプ２０と、発振器（Ｏｓｃｉｌｌａｔｏｒ）２１と、コンデンサＣ１と、ダイオードＤ１，Ｄ２と、直列接続された抵抗Ｒ，ｒとを有する。ダイオードＤ１，Ｄ２はＧＮＤとＶＰＬの間に縦続接続されている。コンデンサＣ１は、発振器２１の出力とダイオードＤ１，Ｄ２との間に接続され、抵抗Ｒ，ｒの接続点の電圧がオペアンプ２０の正入力端子に接続されている。ＶＰＬがＶｃｃ＝２．０Ｖよりも高い場合、すなわちＰＦＥＴ３領域に対応する回路図は図２１のようになる。
【００５２】
図２２は図２０及び図２１の発振器２１の詳細構成を示す回路図である。それぞれがＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる奇数個のインバータＩＶ１〜ＩＶ５を縦続接続して、最終段のインバータＩＶ５の出力を初段のインバータＩＶ１の入力にフィードバックしたＣＭＯＳ構成のリング発振器２１である。初段のインバータＩＶ１のＮＭＯＳトランジスタと接地端子との間にはＮＭＯＳトランジスタＱ１が接続されている。このＮＭＯＳトランジスタのゲートに入力されるＥｎａｂｌｅ信号により、リング発振器２１の発振／停止が制御される。
【００５３】
図２３は上記の（３）の場合の図２０に対応する回路図である。図２３の回路は、オペアンプ２０と、発振器２１と、コンデンサＣ１と、ダイオードＤ１，Ｄ２と、抵抗ｒ１〜ｒ４，Ｒと、フューズ素子ｆ１〜ｆ４とを有する。直列接続されたフューズ素子ｆ１及び抵抗ｒ１と、フューズ素子ｆ２及び抵抗ｒ２と、フューズ素子ｆ３及び抵抗ｒ３と、フューズ素子ｆ４及び抵抗ｒ４とは並列接続され、フューズ素子ｆ１〜ｆ４の一端は抵抗Ｒに接続され、抵抗ｒ１〜ｒ４の一端はＶＰＬに接続されている。
【００５４】
必要に応じてフューズ素子ｆ１〜ｆ４をレーザで溶断して抵抗ｒ１〜ｒ４を選択することにより、（１）式に従ってＶＰＬを調整できる。
【００５５】
ＶＰＬ＝｛（Ｒ＋ｒ）ＶＲＥＦ−ｒＶｃｃ｝／Ｒ    …（１）
（１）式中のｒは、抵抗ｒ１〜ｒ４から少なくとも１個選択した場合の合成抵抗である。
【００５６】
図２４及び図２５は上記の（４）の場合の回路図であり、図２４はＦＢＣ１及びＮＦＥＴ２に対応する回路図、図２５はＰＦＥＴ３に対応する回路図である。
【００５７】
図２４及び図２５のいずれも、オペアンプ２０と、発振器２１と、コンデンサｃ１と、ダイオードＤ１，Ｄ２と、抵抗γとを有する。図２４のＦＢＣ１またはＮＦＥＴ２のプレートにはＶＰＬが入力され、図２５のＰＦＥＴ３のプレートにはＶＰＬが入力される。
【００５８】
図２４及び図２５のいずれも、ＶＰＬをプレートに入力することにより、各トランジスタのしきい値電圧をモニターし、しきい値電圧によりＶＰＬ自体を変化させる。
【００５９】
これにより、シリコン膜厚ｔｓｉやゲート絶縁膜ｔｏｘがチップごとに変化して、しきい値電圧が設計値からずれても、フィードバックループが働いて自動的に設計値に設定することができる。
【００６０】
フィードバックループ中のＭＯＳＦＥＴのプレートは、他から分離されていることが望ましい。何故ならば、プレート容量が大きすぎてフィードバックループの時定数が大きすぎ、適切な設定値に至るまでに時間がかかりすぎることや発振現象が起こりやすくなるからである。シリコン層が薄いＦＤ−ＳＯＩの場合はシリコン層の膜厚ｔＳｉのウェファー間のばらつきがしきい値電圧に与える影響は大きいので、この調整機能は非常に重要になる。
【００６１】
なお、基板電位Ｖｓｕｂは、ＦＢＣ用、ＮＦＥＴ用及びＰＦＥＴ用の３種類のＶＰＬの中で、最も低い電位に設定される。
【００６２】
このように、第１の実施形態では、ＰＦＥＴ３の下方にＮ拡散層１４を、ＮＦＥＴ２の下方にＰ拡散層１２を配置するため、ＮＦＥＴ２やＰＦＥＴ３のバックチャネルを確実にオフでき、埋め込み酸化膜１０（ＢＯＸ）が厚いＰＤ−ＳＯＩ上にＦＢＣ１を配置する場合にも周辺回路４を安定に動作させることができる。
【００６３】
また、ＳＯＩトランジスタの微細化と共にシリコン膜厚が薄くなり、ＦＤ−ＳＯＩを使用する場合に、ＦＢＣ１とＣＭＯＳ回路を最適の動作条件で動作させることができる。また、本実施形態によれば、製造工程の揺らぎによるＦＤ−ＳＯＩのトランジスタのしきい値電圧のばらつきを自動的に調整してＦＢＣ１のみならずＣＭＯＳ回路の安定な動作を保証することができる。
【００６４】
（第２の実施形態）
第２の実施形態は、第１の実施形態と異なり、ＦＢＣ１、ＮＦＥＴ２及びＰＦＥＴ３のプレート電位をＰ拡散層で与えるものである。
【００６５】
図２６は本発明に係る半導体記憶装置の第２の実施形態の断面図である。図２６の半導体記憶装置は、Ｐ基板１３上に全体にわたって形成されるＮ拡散層（Ｎ型ウェル）３１と、Ｎ拡散層３１に互いに分離して形成される複数のＰ拡散層３２，３３，３４とを備えている。これらＰ拡散層３２，３３，３４は、ＦＢＣ１、ＮＦＥＴ２及びＰＦＥＴ３のそれぞれに対応して設けられ、プレート電位を供給する。
【００６６】
ただし、Ｎ型シリコンとＰ型シリコンの仕事関数の差（１Ｖ）の影響で、図１６と同じトランジスタ特性を持たせるためには、各Ｐ拡散層３２，３３，３４に与える電位は図１６の場合の電位よりもそれぞれ１Ｖ高い値になる。Ｎ拡散層３１にはＰ拡散層３２〜３４に与える電位のうちで最も高い電位０Ｖあるいは正の電位を与える。Ｐ基板１３の電位は特に与える必要はなく、フローティングで構わない。
【００６７】
一方、図２７は図２６の変形例であり、Ｎ基板７を用いた例を示す図である。図２７の場合、Ｎ基板７の上面にＰ拡散層４１が形成され、その上面に、Ｎ拡散層４０，４２，４３がそれぞれ分離して形成される。Ｎ拡散層４０，４２，４３はそれぞれＦＢＣ１、ＮＦＥＴ２及びＰＦＥＴ３に対応して設けられる。
【００６８】
図２８は図２６の変形例を示す断面図であり、Ｐ基板１３の代わりにＮ基板７を用いた例を示している。図２８の例でも、ＦＢＣ１、周辺ＮＦＥＴ２及び周辺ＰＦＥＴ３それぞれに基板バイアスを与える方法として、以下の（１）〜（４）が可能である。
（１）チップ外部から与える。（２）チップ内で発生された固定値を与える（３）ダイソート時に適当な値に調整してその値をプログラムする（４）チップ内で自動調整する。
【００６９】
基板電位Ｖｓｕｂは、ＦＢＣ用、ＮＦＥＴ用及びＰＦＥＴ用の３種類のＶＰＬの中で、最も高い電位に設定される。
【００７０】
（第３の実施形態）
第３の実施形態は、ＦＢＣ１のプレート電位をＰ拡散層で与え、ＮＦＥＴ２とＰＦＥＴ３のプレート電位をＮ拡散層で与えるものである。
【００７１】
図２９は本発明に係る半導体記憶装置の第３の実施形態の断面図である。Ｐ基板１３の上面全体にわたって形成されるＰ拡散層４１と、Ｐ拡散層４１上に互いに分離して形成されるＮ拡散層４２，４３とを備えている。Ｎ拡散層４２はＮＦＥＴ２の下方に形成され、Ｎ拡散層４３はＰＦＥＴ３の下方に形成されている。Ｐ基板１３とＰ拡散層４１には同一の電位が与えられる。
【００７２】
Ｐ型シリコンとＮ型シリコンの仕事関数の違い約１Ｖの影響で、図２９の場合は図１６に比べて約１Ｖ高い電位をＰ基板１３に与えることで実質的に同じ特性のＦＢＣ１が実現できる。したがって、図１６のＦＢＣ１と同じ特性のＦＢＣ１を図２９で実現するためには、Ｖｓｕｂ＝−１Ｖを与える必要がある。
【００７３】
なお、この実施形態の場合でも、ＦＢＣ１、周辺ＮＦＥＴ２及び周辺ＰＦＥＴ３それぞれに基板バイアスを（１）チップ外部から与える、（２）チップ内で発生された固定値を与える、（３）ダイソート時に適当な値に調整してその値をプログラムする、（４）チップ内で自動調整することができる。
【００７４】
基板電位Ｖｓｕｂは、ＦＢＣ用、ＮＦＥＴ用及びＰＦＥＴ用の３種類のＶＰＬの中で、最も低い電位に設定される。
【００７５】
（第４の実施形態）
第４の実施形態は、ＦＢＣ１とＮＦＥＴ２のプレート電位をＰ拡散層で与え、ＰＦＥＴ３のプレート電位をＮ拡散層で与えるものである。
【００７６】
図３０は本発明に係る半導体記憶装置の第４の実施形態の断面図である。図３０の半導体記憶装置は、Ｎ基板７の上面全体にわたって形成されるＮ拡散層８と、Ｎ拡散層８の一部に互いに分離して形成される複数のＰ拡散層４４，４５とを備えている。Ｐ拡散層４４はＦＢＣ１の下方に形成され、Ｐ拡散層４５はＮＦＥＴ２の下方に形成される。
【００７７】
Ｎ基板７にはＶｓｕｂ＝２．５Ｖが印加され、Ｐ拡散層４４はＶＰＬ＝−１Ｖに設定され、Ｐ拡散層４５はＶＰＬ＝０Ｖに設定される。
【００７８】
第４の実施形態においても、ＦＢＣ１、周辺ＮＦＥＴ２及び周辺ＰＦＥＴ３それぞれに基板バイアスを（１）チップ外部から与える、（２）チップ内で発生された固定値を与える、（３）ダイソート時に適当な値に調整してその値をプログラムする、（４）チップ内で自動調整することができる。
【００７９】
基板電位Ｖｓｕｂは、ＦＢＣ用、ＮＦＥＴ用及びＰＦＥＴ用の３種類のＶＰＬの中で、最も高い電位に設定される。
【００８０】
（第５の実施形態）
第５の実施形態は、シリコン層が厚いＰＤ−ＳＯＩ基板５を用いる例を示している。
【００８１】
図３１は本発明に係る半導体記憶装置の第５の実施形態の断面図であり、ＦＢＣ１と周辺回路４で埋め込み酸化膜１０の厚さを変えた場合の例を示している。
【００８２】
図３１の半導体記憶装置は、Ｐ基板の上面に形成される埋め込み酸化膜１０と、ＦＢＣ１の位置に対応して形成されるＮ拡散層１１とを備え、埋め込み酸化膜１０は、周辺回路４部分だけ厚く形成されている。
【００８３】
周辺回路４部分の埋め込み酸化膜１０を厚くするため、Ｐ基板を−１Ｖに設定しておいてもＰＦＥＴ３のバックチャンネルがＯＮする心配がない。
【００８４】
なお、第５の実施形態でも、ＦＢＣ１、周辺ＮＦＥＴ２及び周辺ＰＦＥＴ３それぞれに基板バイアスを（１）チップ外部から与える、（２）チップ内で発生された固定値を与える、（３）ダイソート時に適当な値に調整してその値をプログラムする、（４）チップ内で自動調整することができる。
【００８５】
基板電位Ｖｓｕｂは、ＦＢＣ用、ＮＦＥＴ用及びＰＦＥＴ用の３種類のＶＰＬの中で、最も低い電位に設定される。
【００８６】
（第６の実施形態）
第６の実施形態は、シリコン層が厚いＰＤ−ＳＯＩ基板５を用いる場合に、すべてのデバイスで同一の基板バイアスに設定できるようにしたものである。
【００８７】
図３２は本発明に係る半導体記憶装置の第６の実施形態の断面図である。図３２の半導体記憶装置は、Ｐ基板の上面全体にわたって形成されるＰ拡散層４１と、Ｐ拡散層４１の上面に形成される埋め込み酸化膜１０とを備えている。埋め込み酸化膜１０は、周辺回路４部分だけ厚く形成されている。
【００８８】
（第７の実施形態）
第７の実施形態は、ＦＢＣの部分がＦＤ−ＳＯＩ上にあると同時に、周辺回路部分がＰＤ−ＳＯＩ上にあるものである。
【００８９】
図３３は本発明に係る半導体記憶装置の第７の実施形態の断面図である。図３３の半導体記憶装置の周辺回路部分は、基本的な構造は図３１と同じであり、ＦＢＣ１のチャネルチャネルボディの濃度はＮＡ＝１．０×１０１５ｃｍ−３、ＮＦＥＴ２のチャネルチャネルボディの濃度はＮＡ＝５．０×１０１７ｃｍ−３、ＰＦＥＴ３のチャネルチャネルボディの濃度はＮＤ＝５．０×１０１７ｃｍ−３である。
【００９０】
ＦＢＣ１はＦＤ−ＳＯＩであるが、周辺回路４のＮＦＥＴ２及びＰＦＥＴ３はＰＤ−ＳＯＩ化するものである。ＢＯＸの厚さもＦＢＣ１アレー部分では薄く、周辺回路４部分では厚くしている。
【００９１】
これにより、周辺回路４のトランジスタ特性は基板電位に依存することがなくなり、ＦＢＣ１のプレート電位はＮ拡散層で−２Ｖを与えることができる。
【００９２】
なお、図３３の代わりに図３４のような断面構造にしてもよい。図３４は、図３３と基本的な構造は同じであるが、ＦＢＣ１のプレートをＰ型拡散層で与えるものであり、Ｖｓｕｂ＝−１Ｖである。
【００９３】
上述した実施形態では、周辺回路４の電源電圧がＶＣＣ（＝２．０Ｖ）とＶＳＳ（＝０Ｖ）の一組である場合を説明したが、複数組ある場合にも拡張可能である。この場合には、各電源電圧毎に埋め込み酸化膜１０（ＢＯＸ）下の拡散層を分離して最適な電圧を与えるような構成をとればよい。
【００９４】
また、上述した実施形態では、埋め込み酸化膜１０（ＢＯＸ）の下には拡散層で電位を与える構造であったが、この構造には限定されない。例えば、Ｎ型不純物あるいはＰ型不純物を導入したポリシリコン層で電位を与えてもよい。
【００９５】
さらに、図３５に示すように、埋め込み酸化膜１０の内部に、Ｐ型またはＮ型ポリシリコンまたは金属からなるプレート５１，５２，５３を埋め込んで、電位を与えてもよい。図３５の例では、ＦＢＣ１の下方のＮ型ポリシリコンからなるプレート５１にＶＰＬ＝−２Ｖを与え、ＮＦＥＴ２の下方のプレート５２にＶＰＬ＝−１Ｖを与え、ＰＦＥＴ３の下方のプレート５３にＶＰＬ＝２．５Ｖを与える例を示している。
【００９６】
ＦＢＣ１の下方のプレート５１は、アレー単位で配置してもよい。あるいは、本実施形態は、各ワード線に沿ってプレートを設けるダブルゲート構造のＦＢＣ１にも適用可能である。
【００９７】
上述した各実施形態では、ＦＢＣ１を有する半導体記憶装置について説明したが、本発明は、ＦＢＣ１を持たない半導体集積回路にも適用可能である。
【００９８】
【発明の効果】
以上詳細に説明したように、本発明によれば、ＦＢＣと論理回路のそれぞれに対応させて別個の半導体層を設けるため、周辺回路を安定動作させることができる。
【００９９】
また、本発明によれば、ＣＭＯＳ回路を構成するＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのバックゲートがオンしないように、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのそれぞれに対応させて別個の半導体層を設けるため、ＣＭＯＳ回路の安定動作が可能になる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の実施形態の断面図。
【図２】ＦＢＣ１の下方にＮ拡散層１１を形成し、ＮＦＥＴ２とＰＦＥＴ３の下方にＰ拡散層１２を形成した半導体記憶装置の断面構造を示す図。
【図３】図１とは異なる構造の半導体記憶装置の断面図。
【図４】図３とは異なる構造の半導体記憶装置の断面図。
【図５】ＮＦＥＴで形成されるＦＤ−ＦＢＣ（完全欠乏型のＦＢＣ）の特性をシミュレーションした結果を示す図。
【図６】ＦＤ−ＳＯＩ上に形成される周辺回路４のＮ型ポリシリコンゲートＮＦＥＴのシミュレーション結果を示す図。
【図７】ＮＦＥＴの履歴現象の有無を示す図。
【図８】ＮＦＥＴの履歴現象の有無を示す図。
【図９】ＮＦＥＴの履歴現象の有無を示す図。
【図１０】ＮＦＥＴの履歴現象の有無を示す図。
【図１１】ＦＤ−ＳＯＩ上に形成される周辺回路４のＮ型ポリシリコンゲートＰＦＥＴ３とＰ型ポリシリコンゲートＰＦＥＴ３の特性のシミュレーション結果を示す図。
【図１２】ＰＦＥＴの履歴現象の有無を示す図。
【図１３】ＰＦＥＴの履歴現象の有無を示す図。
【図１４】ＰＦＥＴの履歴現象の有無を示す図。
【図１５】ＰＦＥＴの履歴現象の有無を示す図。
【図１６】ＦＢＣ、ＮＦＥＴ、ＰＦＥＴのそれぞれに対してＮ拡散層を配置した半導体記憶装置の断面図。
【図１７】ＳＯＩ基板５からなるシリコンチップのレイアウト図。
【図１８】Ｎ拡散層１１と配線層１６との接続部分を示す断面図。
【図１９】パッドからプレート電圧を供給する例を示す図。
【図２０】プレート電圧をチップ内で発生した固定値にする例を示す図。
【図２１】ＶＰＬがＶｃｃ＝２．０Ｖよりも高い場合、すなわちＰＦＥＴ３領域に対応する回路図。
【図２２】図２０の発振器２１の詳細構成を示す回路図。
【図２３】ダイソート時にプレート電圧を適当な値に設定する例を示す回路図。
【図２４】プレート電圧をチップ内で自動調整する場合の回路図。
【図２５】プレート電圧をチップ内で自動調整する場合の回路図。
【図２６】本発明に係る半導体記憶装置の第２の実施形態の断面図。
【図２７】図２６の変形例であり、Ｎ基板を用いた半導体記憶装置の断面図。
【図２８】図２６の変形例を示す断面図。
【図２９】本発明に係る半導体記憶装置の第３の実施形態の断面図。
【図３０】本発明に係る半導体記憶装置の第４の実施形態の断面図。
【図３１】本発明に係る半導体記憶装置の第５の実施形態の断面図。
【図３２】本発明に係る半導体記憶装置の第６の実施形態の断面図。
【図３３】本発明に係る半導体記憶装置の第７の実施形態の断面図。
【図３４】ＦＢＣ１のチャネルチャネルボディの濃度をＮＡ＝１．０×１０１５ｃｍ−３、ＮＦＥＴ２のチャネルチャネルボディの濃度をＮＡ＝５．０×１０１７ｃｍ−３、ＰＦＥＴ３のチャネルチャネルボディの濃度をＮＤ＝５．０×１０１７ｃｍ−３にした場合の断面図。
【図３５】埋め込み酸化膜１０の内部に、Ｐ型またはＮ型ポリシリコンまたは金属からなるプレート５１，５２，５３を埋め込んだ場合の断面図。
【符号の説明】
１  ＦＢＣ
２  ＮＦＥＴ
３  ＰＦＥＴ
４  周辺回路
５  ＳＯＩ基板
６  絶縁層
７  Ｎ基板
８  Ｎ拡散層
９  Ｐ拡散層
１０  埋め込み酸化膜
１１  Ｎ拡散層
１２  Ｐ拡散層
１３  Ｐ基板
１４  Ｎ拡散層
１５  Ｎ拡散層
２１  発振器
【図１】
2005026353.tif 000003
【図２】
2005026353.tif 000004
【図３】
2005026353.tif 000005
【図４】
2005026353.tif 000006
【図５】
2005026353.tif 000007
【図６】
2005026353.tif 000008
【図７】
2005026353.tif 000009
【図８】
2005026353.tif 000010
【図９】
2005026353.tif 000011
【図１０】
2005026353.tif 000012
【図１１】
2005026353.tif 000013
【図１２】
2005026353.tif 000014
【図１３】
2005026353.tif 000015
【図１４】
2005026353.tif 000016
【図１５】
2005026353.tif 000017
【図１６】
2005026353.tif 000018
【図１７】
2005026353.tif 000019
【図１８】
2005026353.tif 000020
【図１９】
2005026353.tif 000021
【図２０】
2005026353.tif 000022
【図２１】
2005026353.tif 000023
【図２２】
2005026353.tif 000024
【図２３】
2005026353.tif 000025
【図２４】
2005026353.tif 000026
【図２５】
2005026353.tif 000027
【図２６】
2005026353.tif 000028
【図２７】
2005026353.tif 000029
【図２８】
2005026353.tif 000030
【図２９】
2005026353.tif 000031
【図３０】
2005026353.tif 000032
【図３１】
2005026353.tif 000033
【図３２】
2005026353.tif 000034
【図３３】
2005026353.tif 000035
【図３４】
2005026353.tif 000036
【図３５】
2005026353.tif 000037