(57)【要約】【課題】  他の画素の書き込み時において画素電極とソース配線の間のエラー電界を低減することができ、高い表示品質を有する液晶表示装置及びその駆動方法を提供すること。【解決手段】  本発明にかかる液晶表示装置は互いに交差するゲート配線とソース配線と、ＴＦＴ１０を介してソース配線３と接続された画素電極６と画素電極６と対向配置された共通電極５とを備えた横方向電界方式の液晶表示装置であって、１水平周期において、画素電極６に画素電位Ｖｓを書き込む書き込み期間Ａと画素電位Ｖｓを書き込まない非書き込み期間Ｂとを有するようゲート配線１に走査信号Ｇを入力し、書き込み期間Ａにおいてソース配線３に画素電位Ｖｓを出力し、非書き込み期間Ｂにおいてソース配線に共通電位Ｖｃｏｍを入力するものである。【選択図】  図６
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【特許請求の範囲】
【請求項１】
基板上に形成された複数のゲート配線と、
前記ゲート配線と絶縁膜を介して交差するソース配線と、
前記ソース配線と接続されたスイッチング素子と、
前記スイッチング素子を介して前記ソース配線と接続され、液晶を駆動する駆動電圧に基づく画素電位が入力される画素電極と、
前記画素電極と対向配置され、共通電位が入力される共通電極とを備えた液晶表示装置であって、
前記液晶表示装置の１水平周期において、前記画素電極に画素電位を書き込む書き込み期間と前記画素電位を書き込まない非書き込み期間とを有するよう前記ゲート配線に走査信号を入力し、
前記書き込み期間において前記ソース配線に前記画素電位を入力し、前記非書き込み期間において前記ソース配線に画素電位よりも前記共通電位に近い電位を入力する液晶表示装置。
【請求項２】
前記非書き込み期間において、前記ソース配線に前記共通電位と略等しい電位が入力される請求項１記載の液晶表示装置。
【請求項３】
隣接する前記ソース配線に印加される前記画素電位の極性が異なるよう反転駆動され、
前記非書き込み期間において、前記ソース配線を他のソース配線と電気的に接続することにより前記共通電位に近い電位を入力する請求項１記載の液晶表示装置。
【請求項４】
所定の階調電圧に基づいて前記画素電位を前記ソース配線に入力する駆動回路と、
供給された参照電圧に基づいて前記階調電圧を前記駆動回路に供給する電圧供給回路とをさらに備え、
前記参照電圧を変化させることにより前記ソース配線に画素電位よりも前記共通電位に近い電位を入力する請求項１又は２記載の液晶表示装置。
【請求項５】
前記画素電極の画素電位と前記共通電極の共通電位によって生じる電界に基づいて、前記基板と水平な方向に液晶を駆動する請求項1乃至４いずれかに記載の液晶表示装置。
【請求項６】
基板上に形成された複数のゲート配線と、
前記ゲート配線と絶縁膜を介して交差するソース配線と、
前記ソース配線と接続されたスイッチング素子と、
前記スイッチング素子を介して前記ソース配線と接続され、液晶を駆動する駆動電圧に基づく画素電位が入力される画素電極と、
前記画素電極と対向配置され、共通電位が入力される共通電極とを備えた液晶表示装置の駆動方法であって、
１水平周期において、
前記画素電極に画素電位を書き込む書き込み期間を形成するよう前記ゲート配線に走査信号を供給するステップと、
前記書き込み期間において前記ソース配線に前記画素電位を入力するステップと、
前記画素電位を書き込まない非書き込み期間を有するようゲート配線に走査信号を供給するステップと、
前記非書き込み期間において前記ソース配線に画素電位よりも前記共通電位に近い電位を入力するステップとを有する液晶表示装置の駆動方法。
【請求項７】
前記非書き込み期間において前記ソース配線に前記共通電位と略等しい電位を入力する請求項５記載の液晶表示装置の駆動方法。
【請求項８】
前記液晶表示装置が前記画素電極の画素電位と前記共通電極の共通電位によって生じる電界に基づいて、前記基板と水平な方向に液晶を駆動する横方向電界方式の液晶表示装置であることを特徴とする請求項６又は７記載の液晶表示装置の駆動方法。
【請求項９】
基板上に形成された複数のゲート配線と、
前記ゲート配線と絶縁膜を介して交差するソース配線と、
前記ソース配線と接続されたスイッチング素子と、
前記スイッチング素子を介して前記ソース配線と接続され、液晶を駆動する駆動電圧に基づく画素電位が入力される画素電極と、
前記画素電極と対向配置され、共通電位が入力される共通電極とを備えた液晶表示装置であって、
前記液晶表示装置の１水平周期に対応する期間において、
前記スイッチング素子がＯＮからＯＦＦに切り替わるタイミングを含む第１の期間と、
前記第１の期間よりも前に存在する第２の期間とを有し、
前記第１の期間において、前記ソース配線に前記画素電位を入力し、前記第２の期間において前記ソース配線に画素電位よりも前記共通電位に近い電位を入力する液晶表示装置。
【請求項１０】
基板上に形成された複数のゲート配線と、
前記ゲート配線と絶縁膜を介して交差するソース配線と、
前記ソース配線と接続されたスイッチング素子と、
前記スイッチング素子を介して前記ソース配線と接続され、液晶を駆動する駆動電圧に基づく画素電位が入力される画素電極と、
前記画素電極と対向配置され、共通電位が入力される共通電極とを備えた液晶表示装置の駆動方法であって、
前記液晶表示装置の１水平周期に対応する期間において、
前記ソース配線に画素電位よりも前記共通電位に近い電位を入力するステップと、
前記ソース配線に前記画素電位よりも前記共通電位に近い電位を入力した後、前記スイッチング素子がＯＮからＯＦＦに切り替わるタイミングまで、画素電位を供給するステップとを備える液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置及びその製造方法に関し、さらに詳しくは横電界方式の液晶表示装置及びその製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置において、液晶に印加する電界の方向を基板に対して平行な方向とする横方向電界方式（ＩＰＳ：Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｇ）が、主に超広視野角を得る手法として用いられている（特許文献１）。この方式を採用すると、視角方向を変化させた際のコントラストの変化、階調レベルの反転がほとんど無くなることが明らかにされている（非特許文献１）。図１１（ａ）は、従来の一般的な横方向電界方式の液晶表示装置の画素部を示す平面図である。そして、図１１（ｂ）は、その一部を拡大した断面図である。図において、１００はＴＦＴアレイ基板、２００はカラーフィルタ（ＣＦ）基板である。また、１は絶縁性基板上に形成された複数本の走査信号線であるゲート配線、２はゲート絶縁膜、３はソース配線、４はソース配線３上に設けられた絶縁膜、５ａ、５ｂはゲート配線と同層に設けられた共通電極である。６は共通電極と対向配置された画素電極である。特に、この例では、共通電極５は、共通電極５ａ及び共通電極５ｂに分離して配置されている。そのため、ソース配線に電圧が印加された状態においては、その電圧によって電界Ｅが発生し、ＴＦＴアレイ基板１００とＣＦ基板２００の間に設けられた液晶の配向状態を変えてしまう。このため、図１１に示される構成では、結局図上Ｌ１で示される幅が広く必要であり光の透過が制限されるため、開口率が低くなるという問題点もあった。
【０００３】
このような問題点を解決するために、図１２（ａ）及び図１２（ｂ）に示す構造が提案されている。この構造では、共通電極５がソース配線３を覆い、両者が重なり合うように配置されている。このような構成によれば、ソース配線３から発生する電界が共通電極５によって遮られるため、液晶まで及ばず、液晶の配向状態の変化を低減することができる。このため、光の透過を制限する幅Ｌ２を狭くでき、開口率を高くすることができる。
【０００４】
このような横方向電界方式の液晶表示装置では、図１３に示すように共通電極５の共通電位Ｖｃｏｍと画素電極６の電位Ｖｓにより基板と水平な方向に電界が発生する。この電界により、基板と水平な方向に液晶を駆動して、所望の画像を表示させる。
【０００５】
通常、ＩＰＳ方式の液晶表示装置ではアクティブマトリクス型の液晶表示装置が採用される。アクティブマトリクス型液晶表示装置では図１２に示すような画素がマトリクス状に配置される。従って、ゲート配線１及びソース配線３がそれぞれ複数配置される。そして、ゲート配線１とソース配線３との交差点近傍にはスイッチング素子であるＴＦＴが配置される。
【０００６】
ゲート配線には接続されたＴＦＴのＯＮ／ＯＦＦが切り替わるよう走査信号が供給される。一方、ソース配線には液晶を駆動するための表示信号が供給される。このＴＦＴがＯＮとなっている期間において、ソース配線３と画素電極が導通して、画素電極に表示信号が書き込まれる。画素電極と対向配置された共通電極には共通電位が供給されている。この、表示信号に基づいて画素電極と共通電極との間で生じる駆動電圧により液晶を駆動する。複数のゲート配線のうち、ＴＦＴがＯＮとなるゲート配線は端から順番に走査されていく。そして、ＴＦＴがＯＮとなるゲート配線に同期して複数のソース配線３に表示信号が順次供給されていく。それぞれの画素に対する表示信号はＴＦＴがＯＮとなっている期間に書き込まれる。
【０００７】
このように全てのゲート配線に接続されたＴＦＴがＯＮになる周期は垂直周期と呼ばれ、一般的に垂直周期の周波数は６０Ｈｚとなる。すなわち、１／６０ｓｅｃの間に上端のゲート配線から下端のゲート配線が順番に走査されていき、全ての画素電極に対して表示信号の書き込みが行われる。従って、１秒間に６０回画面の書き換えが行われる。さらにそれぞれのゲート配線のＴＦＴがＯＮとなる周期は水平周期と呼ばれ、水平周期の周波数は（垂直周期の周波数）×（ゲート配線の本数）となる。従って、１本のゲート配線１に割り当てられた書き込み時間は、一般的に、（１／６０ｓｅｃ）÷（ゲート配線の本数）となる。
【０００８】
次にゲート配線に入力される走査信号及びソース配線３に入力される表示信号について図１４を用いて説明する。図１４はゲート配線に入力される走査信号及びソース配線に入力される表示信号を模式的に示すタイミングチャートである。図１４においてＧはゲート配線に入力される走査信号を示し、Ｓはソース配線に入力される表示信号を示している。さらにＶｃｏｍは共通電極に供給される共通電位を示し、Ｖｓは画素電極に供給される画素電位を示している。図１４では１本のゲート配線１に対する走査信号と１本のソース配線に対する表示信号に着目して図示している。
【０００９】
図１４に示すように、走査信号Ｇには１水平周期（図１４における１Ｈ）に対応する幅の正のゲートパルスが加わる。これにより、ＴＦＴがＯＮ状態となる。このＴＦＴがＯＮ状態となっている水平周期において、表示信号Ｓはその画素に対応する画素電位Ｖｓとなる。この画素電位Ｖｓが画素電極６に書き込まれる。画素電極６と共通電極５との間の電界により液晶が駆動する。すなわち、画素電位Ｖｓと共通電位Ｖｃｏｍとの間の電位差（Ｖｓ−Ｖｃｏｍ）が駆動電圧となる。
【００１０】
走査信号Ｇは、次の水平周期において隣のゲート配線１に接続されたＴＦＴがＯＮとなるため、ゲートパルスが加わらない。すなわち、走査信号Ｇは１垂直周期において１つのゲートパルスが加わる信号となる。一方、表示信号Ｓは、次の水平周期において、隣のゲート配線に対応する画素電極に書き込むための画素電位Ｖｓとなる。従って、表示信号Ｓでは連続する１水平周期に対して、１列に配置された複数の画素電極のそれぞれの画素電位Ｖｓが順番に配置された信号となる。
【００１１】
１列に配置された複数の画素電極のそれぞれの画素電位Ｖｓが順番に配置された表示信号が１本のソース配線３に供給される。従って、ソース配線３には、ＴＦＴがＯＦＦとなっている画素に対しても同一ソース配線上の他の画素の画素電位Ｖｓが供給される。この他の画素の画素電位Ｖｓにより、以下に示す問題点があった。
【００１２】
図１２に示すようにソース配線３は画素電極６の近傍に配置されている。ＴＦＴがＯＦＦ状態となっている画素において、ソース配線３と画素電極６とが異なる電位となってしまう。例えば、同一ソース配線上の隣接する画素において、白表示と黒表示をさせる場合、画素電極６に黒表示となる電位が印加され、ソース配線３に白表示となる電位が印加される。従って、画素電極６とソース配線３との間に、画素６と共通電極５との間と異なるエラー電界が生じてしまう。このような他の画素の書き込み時において生じる画素電極６とソース配線３の間のエラー電界によって、液晶印加電圧に影響を及ぼし液晶の配向が乱される。これにより、クロストーク等、表示品位の劣化を引き起こすという問題点があった。
【特許文献１】特開平８−２５４７１２号公報
【非特許文献１】M.Oh-e, 他,Asia Display'95,pp.577-580
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述のように従来の横方向電界の液晶表示装置では、他の画素の書き込み時において生じる画素電極６とソース配線３の間のエラー電界によって、液晶の配向が乱され、表示不良が発生してしまうという問題点があった。この問題点を解決するためには図１２における共通電極５の幅を広くしなければならないため、開口率が制限されるという問題点があった。このような開口率の制限により、開口率が向上できず、光の使用効率が低下するという問題点があった。
【００１４】
このように従来の横方向電界方式の液晶表示装置では、他の画素の書き込み時において画素電極６とソース配線３の間のエラー電界によって、開口率が制限されるという問題点があった。
【００１５】
本発明はこのような問題点に鑑みてなされたものであり、他の画素の書き込み時において画素電極６とソース配線３の間のエラー電界を低減することができ、高い表示品質を有する液晶表示装置及びその駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１６】
本発明の第１の態様にかかる液晶表示装置は、基板（例えば、本発明の実施の形態にかかるＴＦＴアレイ基板１００）上に形成された複数のゲート配線（例えば、本発明の実施の形態にかかるゲート配線１）と、前記ゲート配線と絶縁膜を介して交差するソース配線（例えば、本発明の実施の形態にかかるソース配線３）と、前記ソース配線と接続されたスイッチング素子（例えば、本発明の実施の形態にかかるＴＦＴ１００）と、前記スイッチング素子を介して前記ソース配線と接続され、液晶を駆動する駆動電圧に基づく画素電位（例えば、本発明の実施の形態にかかるＶｓ）が入力される画素電極（例えば、本発明の実施の形態にかかる画素電極６）と、前記画素電極と対向配置され、共通電位（例えば、本発明の実施の形態にかかる共通電位Ｖｃｏｍ）が入力される共通電極（例えば、本発明の実施の形態にかかる共通電極５）とを備えた液晶表示装置であって、前記液晶表示装置の１水平周期において、前記画素電極に画素電位を書き込む書き込み期間（例えば、本発明の実施の形態１にかかる書き込み期間Ａ）と前記画素電位を書き込まない非書き込み期間（例えば、本発明の実施の形態１にかかる非書き込み期間Ｂ）とを有するよう前記ゲート配線に走査信号を入力し、前記書き込み期間において前記ソース配線に前記画素電位を入力し、前記非書き込み期間において前記ソース配線に画素電位よりも前記共通電位に近い電位を入力するものである。これにより、画素電極６とソース配線３の間のエラー電界を低減することができ、表示品質を向上することができる。
【００１７】
本発明の第２の態様にかかる液晶表示装置は、上述の表示装置であって、前記非書き込み期間において、前記ソース配線に前記共通電位と略等しい電位が入力されるものである。これにより、画素電極６とソース配線３の間のエラー電界を低減することができ、表示品質を向上することができる。
【００１８】
本発明の第３の態様にかかる液晶表示装置は、上述の表示装置であって、隣接する前記ソース配線に印加される前記画素電位の極性が異なるよう反転駆動され、前記非書き込み期間において、前記ソース配線を他のソース配線と電気的に接続することにより前記共通電位に近い電位を入力するものである。これにより、簡易な構成で画素電極６とソース配線３の間のエラー電界を低減することができ、表示品質を向上することができる。
【００１９】
本発明の第４の態様にかかる液晶表示装置は、上述の表示装置であって、所定の階調電圧に基づいて前記画素電位を前記ソース配線に入力する駆動回路と、供給された参照電圧に基づいて前記階調電圧を前記駆動回路に供給する電圧供給回路とをさらに備え、前記参照電圧を変化させることにより前記ソース配線に画素電位よりも前記共通電位に近い電位を入力するものである。これにより、簡易な構成で画素電極６とソース配線３の間のエラー電界を低減することができ、表示品質を向上することができる。
【００２０】
本発明の第５の態様にかかる液晶表示装置は、上述の表示装置であって、前記画素電極の画素電位と前記共通電極の共通電位によって生じる電界に基づいて、前記基板と水平な方向に液晶を駆動するものである。これにより、画素電極６とソース配線３の間のエラー電界を低減することができ、開口率を向上することができる。
【００２１】
本発明の第６の態様にかかる液晶表示装置の駆動方法は、基板上に形成された複数のゲート配線と、前記ゲート配線と絶縁膜を介して交差するソース配線と、前記ソース配線と接続されたスイッチング素子と、前記スイッチング素子を介して前記ソース配線と接続され、液晶を駆動する駆動電圧に基づく画素電位が入力される画素電極であって、前記ソース配線とほぼ平行に形成された部分を有する画素電極と、前記画素電極と対向配置され、共通電位が入力される共通電極とを備え、前記画素電極と前記共通電極との間の電界によって前記基板と平行な方向に液晶を駆動する横方向電界方式の液晶表示装置の駆動方法であって、１水平周期において、前記画素電極に画素電位を書き込む書き込み期間を形成するよう前記ゲート配線に走査信号を供給するステップと、前記書き込み期間において前記ソース配線に前記画素電位を入力するステップと、前記画素電位を書き込まない非書き込み期間を有するようゲート配線に走査信号を供給するステップと、前記非書き込み期間において前記ソース配線に画素電位よりも前記共通電位に近い電位を入力するステップとを有するものである。これにより、画素電極６とソース配線３の間のエラー電界を低減することができ、表示品質を向上することができる。
【００２２】
本発明の第７の態様にかかる液晶表示装置の駆動方法は、上述の液晶表示装置の駆動方法において、前記非書き込み期間において前記ソース配線に前記共通電位と略等しい電位を出力するものである。これにより、画素電極６とソース配線３の間のエラー電界を低減することができ、表示品質を向上することができる。
【００２３】
本発明の第８の態様にかかる液晶表示装置の駆動方法は、上述の液晶表示装置の駆動方法において、前記液晶表示装置が前記画素電極の画素電位と前記共通電極の共通電位によって生じる電界に基づいて、前記基板と水平な方向に液晶を駆動する横方向電界方式の液晶表示装置であることを特徴とするものである。これにより、画素電極６とソース配線３の間のエラー電界を低減することができ、開口率を向上することができる。
【００２４】
本発明の第９の態様にかかる液晶表示装置は基板上に形成された複数のゲート配線と、前記ゲート配線と絶縁膜を介して交差するソース配線と、前記ソース配線と接続されたスイッチング素子と、前記スイッチング素子を介して前記ソース配線と接続され、液晶を駆動する駆動電圧に基づく画素電位が入力される画素電極と、前記画素電極と対向配置され、共通電位が入力される共通電極とを備えた液晶表示装置であって、前記液晶表示装置の１水平周期に対応する期間において、前記スイッチング素子がＯＮからＯＦＦに切り替わるタイミングを含む第１の期間と、前記第１の期間よりも前に存在する第２の期間とを有し、前記第１の期間において、前記ソース配線に前記画素電位を入力し、前記第２の期間において前記ソース配線に画素電位よりも前記共通電位に近い電位を入力するものである。これにより、画素電極６とソース配線３の間のエラー電界を低減することができ、開口率を向上することができる。
【００２５】
本発明の第９の態様にかかる液晶表示装置は基板上に形成された複数のゲート配線と、前記ゲート配線と絶縁膜を介して交差するソース配線と、前記ソース配線と接続されたスイッチング素子と、前記スイッチング素子を介して前記ソース配線と接続され、液晶を駆動する駆動電圧に基づく画素電位が入力される画素電極と、前記画素電極と対向配置され、共通電位が入力される共通電極とを備えた液晶表示装置の駆動方法であって、前記液晶表示装置の１水平周期に対応する期間において、前記ソース配線に画素電位よりも前記共通電位に近い電位を入力するステップと、前記ソース配線に前記画素電位よりも前記共通電位に近い電位を入力した後、前記スイッチング素子がＯＮからＯＦＦに切り替わるタイミングまで、画素電位を供給するステップとを備えるものである。これにより、画素電極６とソース配線３の間のエラー電界を低減することができ、開口率を向上することができる。
【発明の効果】
【００２６】
本発明によれば、他の画素の書き込み時において発生するエラー電界を低減することができ、高い表示品質を有する液晶表示装置及びその駆動方法を提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
発明の実施の形態１．
【００２８】
一般に、アクティブマトリクス型の液晶表示装置は、一定の距離を隔て一対のカラーフィルタ（ＣＦ）基板とＴＦＴアレイ基板とが対向配置されている。そして、これらの基板間に液晶層が挟持されている。そして、ＴＦＴアレイ基板上に、ゲート絶縁膜を介して互いに交差するゲート配線及びソース配線が形成されている。さらに、ゲート配線及びソース配線と接続された薄膜トランジスタ等のスイッチング素子が形成されている。また、スイッチング素子には、ソース配線と平行に設けられた複数本の電極よりなる櫛状の画素電極が接続されている。さらに、画素電極の複数本の電極と平行かつ交互に配置された複数本の電極よりなる櫛状の共通電極が形成されている。この画素電極及び共通電極間に電圧を印加することによって、基板面にほぼ平行な電界を液晶層に印加している。透過型の液晶表示装置では背面側にバックライトとして面状光源装置が取り付けられる。バックライトからの光を液晶層により選択的に透過させることにより、所望の画像を表示させる。
【００２９】
本発明にかかる液晶表示装置の構成について図１を用いて説明する。図１は液晶表示装置の液晶表示パネルにおけるＴＦＴアレイ基板の示す平面図である。ＴＦＴアレイ基板はアクティブマトリクス型の液晶表示装置に用いられるものである。１はゲート配線、３はソース配線、１１は表示領域、１２は額縁領域、３０は制御部、３１はゲートドライバＩＣ、３２はソースドライバＩＣ、１００はＴＦＴアレイ基板である。
【００３０】
表示領域１１には複数のゲート配線１と複数のソース配線３が互いに交差するように形成されている。ゲート配線１及びソース配線３はそれぞれ、非表示領域である額縁領域まで延在されている。表示領域１１の周辺の額縁領域１２には、ゲートドライバＩＣ３１及びソースドライバＩＣ３２が例えば、ＡＣＦを介して接続されている。ＴＦＴアレイ基板上にはさらに、ゲート配線１と垂直な辺の端部にゲートドライバＩＣ３１が複数配置され、ソース配線３と垂直な辺の端部にはソースドライバＩＣ３２が複数配置される。すなわち、ゲートドライバＩＣ３１及びソースドライバＩＣ３２はＴＦＴアレイ基板１００の隣の辺の端部にそれぞれ配置される。複数のゲートドライバＩＣ３１は基板の１辺に沿って、ＴＦＴアレイ基板１００の端部に配置される。複数のソースドライバＩＣ３２は複数のゲートドライバＩＣ３１が配置された辺と隣に辺に沿って、ＴＦＴアレイ基板１００の端部に配置される。
【００３１】
ゲートドライバＩＣ３１が設けられた辺とソースドライバＩＣ３２が設けられた辺が交差する角部の近傍には各ドライバＩＣに電源及び信号を供給する制御部３０が形成されている。この制御部３０はＦＰＣ等の配線を介してＴＦＴアレイ基板１００に載置された各ドライバＩＣと接続される。制御部３０は例えば、パーソナルコンピューター等の外部入力装置からの情報に基づいて各ドライバＩＣにデジタル化された表示データ（たとえば、赤、緑、青に対応するＲＧＢの各信号）および各種の制御信号を出力する。制御部３０からの電源により各ドライバＩＣが駆動し、制御部３０からの制御信号及び表示データに基づいて走査信号又は表示信号をそれぞれゲート配線１又はソース配線３に出力する。ゲートドライバＩＣ３１への主な制御信号は、垂直同期信号やゲートドライバ用クロック信号等がある。一方、ソースドライバＩＣ３２への主な制御信号は、水平同期信号、スタートパルス信号およびソースドライバ用クロック信号等である。さらに、制御部３０は参照電圧により生成された階調電圧をソースドライバＩＣ３２に出力する。ソースドライバＩＣ３２は、入力された表示データを時分割で内部にラッチし、その後、制御部３０から入力される水平同期信号に同期して、ＤＡ（デジタル／アナログ）変換を行う。これにより得られた表示用のアナログ電圧に基づいてソースドライバＩＣ３２の出力端子からソース配線３に表示信号が出力される。
【００３２】
ゲート配線１とソース配線３の交差点近傍にはスイッチング素子であるＴＦＴ（図示せず）が形成されている。ゲート配線１には接続されたＴＦＴのＯＮ／ＯＦＦが切り替わるよう走査信号が供給される。一方、ソース配線３には液晶を駆動するための表示信号が供給される。ＴＦＴがＯＮとなっている期間において、ソース配線３とそれぞれの画素に形成された画素電極が導通され、画素電極に表示信号が書き込まれる。ＴＦＴがＯＮしている状態では画素電極には表示信号に基づいて画素電位Ｖｓが入力される。一方、画素電極と対向配置された共通電極には常時、共通電位Ｖｃｏｍが供給されている。この、表示信号に基づいて画素電極と共通電極との間で生じる駆動電圧により液晶を駆動する。駆動電圧は画素電位Ｖｓと共通電位Ｖｃｏｍとの差により生じ、具体的にはＶｓ−Ｖｃｏｍとなる。
【００３３】
複数のゲート配線１のうち、ＴＦＴがＯＮとなるゲート配線は上端から順番に走査されていく。そして、ＴＦＴがＯＮとなるゲート配線１に同期してそれぞれのソース配線３に表示信号が順次供給されていく。すなわち、それぞれの画素に対する表示信号はＴＦＴがＯＮとなっている期間に書き込まれる。ＴＦＴがＯＮ状態となっているゲート配線１に対して画素電位Ｖｓを書き込むよう、ソース配線３に表示信号が供給される。これらの走査信号と表示信号はゲートドライバＩＣ又はソースドライバＩＣ３２によりそれぞれ供給される
【００３４】
このように全てのゲート配線に接続されたＴＦＴがＯＮになる周期は垂直周期（あるいは垂直走査周期）と呼ばれる。一般的に垂直走査の周波数は６０Ｈｚとなる。すなわち、１／６０ｓｅｃの間に上端のゲート配線から下端のゲート配線が順番に走査されていき、全ての画素電極に対して表示信号の書き込みが行われる。この場合、１秒間に６０回画面の書き換えが行われる。さらに、それぞれのゲート配線１のＴＦＴがＯＮとなる周期は水平周期（あるいは水平走査周期）と呼ばれる。水平走査の周波数は（垂直周期の周波数）×（ゲート配線の本数）となる。従って、１本のゲート配線１に割り当てられた書き込み時間すなわち水平周期は、一般的に、１／６０ｓｅｃ÷（ゲート配線の本数）となる。この１本のゲート配線１に割り当てられた時間内に、そのゲート配線に対応する画素電極に画素電位Ｖｓが書き込まれる。この走査を上端から順番に走査していき、画面の書き換えを行う。そして、下端まで書き込むが終了したら、再度上端から書き込みを繰り返して行う。
【００３５】
このＴＦＴが形成されている画素の構成について図２を用いて説明する。図２はＩＰＳ方式の液晶表示装置における画素の構成を示す平面図である。
【００３６】
図２において、３はソース配線であり、一画素の端部において、後述の共通電極５と画素電極６の間に生じる電界の方向とほぼ垂直方向に延在している。このソース配線３の膜厚は、例えば、２００ｎｍ〜５００ｎｍである。５は後述の画素電極６の複数本の電極と平行かつ交互に配置された複数本の電極よりなる櫛状の共通電極であり、対向電極とも呼ばれる。この共通電極５の膜厚は、例えば１００ｎｍである。６は薄膜トランジスタに接続され、ソース配線３と平行に設けられた複数本の電極より構成された櫛状の画素電極であり、クロム（Ｃｒ）等の金属やＩＴＯ（Indium Tin Oxide）等の透明性導電膜により形成されている。７はクロム（Ｃｒ）等の金属よりなる共通容量配線であり、スルーホールを介して共通電極５と接続されている。この例では、ソース配線３、共通電極５、画素電極６は、中央部において１回屈曲している。そして、この屈曲点は、共通容量配線７に設けられている。このように、屈曲した電極構成により、２方向の液晶の駆動方向を得ることができ、横電界方式の液晶パネルで特定方向におこる視角特性の悪化を改善することができる。
【００３７】
図２に示されるように、電界の生じる方向である、横方向に隣接する画素間に設けられたソース配線３と共通電極５は互いにオーバーラップしている。換言すると、ソース配線３上に絶縁膜４及び有機平坦化膜９を介して共通電極５がソース配線３を包みこむようにして重なり合って設けられている。ゲート配線１とソース配線３との交差点近傍にはＴＦＴ１０が形成される。このＴＦＴ１０のＯＮ／ＯＦＦはゲート配線１に入力された走査信号のゲートパルスにより行われる。ＴＦＴ１０がＯＮした状態で、ソース配線３と画素電極６が導通され、画素電位が書き込まれる。
【００３８】
図２に示されるような画素が形成された液晶表示装置の製造工程について図３を用いて説明する。図３はＴＦＴアレイ基板の製造工程を示す工程断面図である。まず、図３（ａ）に示すように、絶縁性基板上にＣｒ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等やそれらを主成分とする合金、またはＩＴＯ等の透光性を有する導電膜、またはそれらの多層膜等をスパッタ法や蒸着法等により成膜し、写真製版・加工によりゲート配線１、ゲート電極、共通容量配線を形成する。次に、図３（ｂ）に示すように、窒化シリコン等よりなるゲート絶縁膜２を形成し、さらに非晶質Ｓｉ、多結晶poly‐Ｓｉ等よりなる半導体膜９３、ｎ型のＴＦＴの場合はＰ等の不純物を高濃度にドーピングしたｎ+ 非晶質Ｓｉ、ｎ+ 多結晶poly‐Ｓｉ等よりなるコンタクト膜を、連続的に例えばプラズマＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤ法で成膜する。次いで、コンタクト膜および半導体膜９３を島状に加工する。
【００３９】
次に、図３（ｃ）に示すように、Ｃｒ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等やそれらを主成分とする合金、またはＩＴＯ等の透光性を有する導電膜、またはそれらの多層膜等をスパッタ法や蒸着法で成膜後、写真製版と微細加工技術によりソース配線３、ソース電極、ドレイン電極、保持容量電極等を形成する。さらに、ソース電極及びドレイン電極あるいはそれらを形成したホトレジストをマスクとしてコンタクト膜をエッチングし、チャネル領域から取り除く。
【００４０】
次いで、窒化シリコンや酸化シリコン等の無機材料あるいは有機膜からなる絶縁膜４を成膜する。その後、写真製版とそれに続くエッチングによりコンタクトホールを形成する。コンタクトホールを設けることによりソース配線３又はゲート配線１が露出する。絶縁膜４は無機膜及び有機膜との積層膜でもよい。これにより、図３（ｄ）に示す構成となる。
【００４１】
絶縁膜４の上から図３（ｅ）に示すように、Ｃｒ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等やそれらを主成分とする合金、またはＩＴＯ等の透光性を有する導電膜、またはそれらの多層膜等を成膜後、パターニングすることで画素電極、共通電極５を形成する。これにより断線修復領域における有機平坦化膜９の開口部あるいは薄膜化された箇所の上に共通電極を形成することができる。
【００４２】
以上の工程により、本実施の形態における横方向電界方式の液晶表示装置を構成するＴＦＴアレイ基板１００を作製することができる。さらに、このＴＦＴ基板１００と対向配置されたＣＦ基板の間に液晶を挟持し、シール材にて接合する。このときラビング、光配向等の方法により液晶分子を所定の角度で配向させる。なお、液晶を配向させる方法は、既知のどのような方法を用いてもよい。さらに、ゲート配線、ソース配線、共通容量配線にそれぞれゲートドライバＩＣ３１、ソースドライバＩＣ３２、共通容量配線用電源を接続することにより液晶表示装置を作製する。
【００４３】
図２に示す構成ではソース配線３と画素電極６とが近接して形成されている。本発明では他の画素における書き込み時に近接して配置されたソース配線３と画素電極との間のエラー電界を低減するため、以下のような信号処理を行っている。この信号処理について図４を用いて説明する。図４は走査信号及び表示信号を示すタイミングチャートである。
【００４４】
図４においてＧはゲート配線に入力される走査信号を示し、Ｓはソース配線に入力される表示信号を示している。さらにＶｃｏｍは共通電極に供給される共通電位を示し、Ｖｓは画素電極に書き込まれる画素電位を示している。図４では１本のゲート配線１に対する走査信号と１本のソース配線に対する表示信号とに着目して図示している。
【００４５】
図４に示すように選択されたゲート配線１に対して正のゲートパルスが加わる。これにより、ＴＦＴがＯＮ状態となり、画素電極６に対して画素電位Ｖｓの書き込みが実行される。すなわち、ＴＦＴがＯＮ状態となる期間において、表示信号がその画素に対する画素電位Ｖｓとなり画素電極に対する書き込みが行われる。そして、画素電極６と共通電極５との間の電界により液晶が駆動する。すなわち、画素電位Ｖｓと共通電位Ｖｃｏｍとの間の電位差（Ｖｓ−Ｖｃｏｍ）が駆動電圧となり、この駆動電圧に基づいて液晶が基板と水平方向に駆動する。なお、複数のゲート配線１のうち、上端から順番にこのゲートパルスが１水平周期（図４における１Ｈ）ずつ、ずれて入力されていく。そして、ゲートパルスが入力されたゲート配線に対応した画素の画素電極６に、順次、画素電位Ｖｓの書き込みが行われていく。
【００４６】
本発明において、ＴＦＴがＯＮ状態となるゲートパルスの幅を１水平周期の略半分のパルス幅としている。１水平周期の前半でＴＦＴ１０がＯＮ状態となり、後半でＴＦＴ１０がＯＦＦ状態となるよう切り替わる。ソース配線３に入力される表示信号はこの前半部分に対応する期間において画素電位Ｖｓとなり、後半部分に対応する期間において共通電位Ｖｃｏｍあるいは画素電位Ｖｓより共通電位Ｖｃｏｍに近い電位となる。走査信号の立ち下がるタイミングでＴＦＴがＯＮからＯＦＦに切り替わるため、このタイミングにおける表示信号の電位が画素電極に書き込まれた状態で保持される。実際の駆動では、図４に示すように走査信号と表示信号との間で、立ち上がりタイミング及び立ち下がりタイミングに差を設け、走査信号の立ち上がりタイミングを早くするようにしてもよい。
【００４７】
図４に示すようにＴＦＴがＯＮとなる期間に対応し、ソース配線３に画素電位Ｖｓが供給される期間を書き込み期間Ａする。そして、ＴＦＴがＯＦＦとなる期間に対応し、ソース配線に共通電位Ｖｃｏｍあるいは共通電位に近い電位が供給される期間を非書き込み期間Ｂとする。表示信号Ｓは書き込み期間Ａで画素電位Ｖｓとなり、非書き込み期間Ｂで共通電位Ｖｃｏｍ又は共通電位Ｖｃｏｍに近い電位となる。１水平周期において、ＴＦＴ１０がＯＮとなる期間が前半となり、ＴＦＴがＯＦＦとなる期間が後半となるため、書き込み期間Ａが前半となり、非書き込み期間Ｂが後半となる。なお、図４では非書き込み期間Ｂにおける電位を共通電位Ｖｃｏｍとして図示している。
【００４８】
次の水平周期でも同様に前半が書き込み期間Ａとなり、後半が非書き込み期間Ｂとなる。なお、本実施の形態では垂直ライン単位で極性を切り換える反転駆動を行っている。すなわち、隣接するソース配線３に印加される画素電位Ｖｓの極性が異なるよう表示信号Ｓが反転されているため、画素電位Ｖｓが正の極性で共通電位Ｖｃｏｍよりも高いレベルであった水平周期の次の水平周期における画素電位Ｖｓは負の極性となり共通電位Ｖｃｏｍよりも低いレベルとなる。さらに次の水平周期における画素電位Ｖｓは正の極性となり共通電位Ｖｓよりも高いレベルとなる。これが繰り返されて、表示信号Ｓが入力される。なお、隣のゲート配線１ではこの水平周期（画素電位Ｖｓが共通電位Ｖｃｏｍよりも低いレベルとなっている水平周期）においてゲートパルスが加わり、反転された画素電位Ｖｓが画素電極６に書き込まれる。このようにして、１水平周期の前半に対応する書き込み期間Ａの電位に基づいて画素電位Ｖｓがそれぞれの画素電極６に順番に書き込まれていく。
【００４９】
図１３に示す構成で共通電極５と画素電極６の間の電圧はＶｃｏｍ−Ｖｓとなる。他のゲート配線１に対応する画素の書き込み時において、書き込み期間Ａではソース配線３の電位は隣の画素の画素電位となる。従って、ソース配線３と画素電極６との電圧は隣接する画素の画素電位と共通電位との差となり、エラー電界が発生する。特に、反転駆動した場合、書き込み画素に隣接する画素の画素電位と共通電位との電位差が大きくなる。しかし、本発明では非書き込み期間Ｂにおいて、ソース配線３の電位が共通電極５と同じ共通電位Ｖｃｏｍとしている。これにより、他のゲート配線１に対応する画素の書き込み時において、画素電極６と共通電極５との間の電圧と画素電極６とソース配線３との間の電圧が等しくなる。具体的には、画素電極６と共通電極５との間の電圧及び画素電極６とソース配線３との間の電圧は共にＶｃｏｍ−Ｖｓとなり、等しくなる。従って、これらの間に生じる電界は略等しい方向となり、エラー電界を実効的に低減することができる。このようにして、エラー電界により液晶の配向が乱されることを防ぐことができ、表示不良の発生を低減することができる。これにより、図１２に示す共通電極の幅Ｌ２を狭くすることができるため、開口率を向上することができ、光の使用効率の高い液晶表示装置を提供することができる。
【００５０】
このような信号処理はゲートドライバＩＣ３１及びソースドライバＩＣ３２により行うことができる。このような信号処理をおこなうためのソースドライバＩＣ３２の構成について図５及び図６を用いて説明する。図５はソースドライバＩＣ３２の構成を模式的に示す回路図である。図６は走査信号及び表示信号等を示すタイミングチャートである。図５及び図６では１本のゲート配線及び隣接する２本のソース配線３について図示している。２本のソース配線３のうち、一方のソース配線３をソース配線３ａとし、他方をソース配線３ｂとする。本実施の形態では隣接するソース配線３を短絡させることにより、非書き込み期間Ｂにおける画素電位Ｖｓより共通電位Ｖｃｏｍに近い電位を生成している。
【００５１】
ソースドライバＩＣ３２には制御部３０からのデジタル表示データがデータ線３５を介して入力されている。さらにソースドライバＩＣ３２には参照電圧により生成された階調電圧が制御部３０から供給されている。階調電圧はソースドライバＩＣ３２に配置されたＤＡコンバータ（図示せず）に入力される。ソースドライバＩＣ３２は、入力された表示データを時分割で内部にラッチし、その後、制御部３０から入力される水平同期信号に同期して、ＤＡ（デジタル／アナログ）変換を行う。すなわち、ＤＡコンバータは階調電圧に基づいて、表示データに対応するアナログ電圧を出力する。このアナログ電圧が演算増幅器３６により増幅され表示信号Ｓとなり、ソースドライバＩＣ３２の出力端子からソース配線３に出力される。
【００５２】
このようにソースドライバＩＣ３２により生成された表示信号ＳはゲートドライバＩＣにより生成された走査信号Ｇと同期して出力される。隣接する２本のソース配線３ａ、３ｂに対して反転駆動を行っているため、隣接するソース配線には、共通電位Ｖｃｏｍに対して正負それぞれの極性の画素電位Ｖｓが供給される。ここで、ソース配線３ａに供給される画素電位をＶｓａとし、ソース配線３ｂに供給される画素電位をＶｓｂとすると、反転駆動を行っているため、Ｖｓａ＞Ｖｃｏｍとなり、Ｖｓｂ＜Ｖｃｏｍとなる。
【００５３】
図５に示すようにソースドライバＩＣ３２においてソース配線３ａにはスイッチＳ１が接続され、ソース配線３ｂにはスイッチＳ２が接続されている。ソースドライバＩＣ３２にはさらに、ソース配線３ａとソース配線３ｂとの間に、ソース配線３ａとソース配線３ｂを短絡させるためのスイッチＳ３が形成されている。
【００５４】
ゲートドライバＩＣ３１において１水平周期の半分の幅のゲートパルスを１水平周期で生成して、走査信号Ｇとしている。ゲートパルスが加わっている期間ではＴＦＴ１０がＯＮ状態となるため、書き込み期間Ａとなる。書き込み期間ＡにおいてはＴＦＴ１０がＯＮとなるよう走査信号にゲートパルスが加わる。そして書き込み期間ＡではスイッチＳ１及びスイッチＳ２がＯＮとなり、スイッチＳ３のみＯＦＦとなる。これにより、それぞれのソース配線３と演算増幅器３６が導通する。ソース配線３ａには画素電位Ｖｓａが入力され、ソース配線３ｂには画素電位Ｖｓｂが供給される。書き込み期間Ａでは、画素電極６が画素電位Ｖｓとなるようにソース配線３から電荷が充電されていく。そして、ゲートパルスが立ち下がる前に充電が終了して、画素電極６が画素電位Ｖｓとなる。画素電極６はＴＦＴ１０がＯＦＦとなるタイミングの電位すなわち画素電位Ｖｓで保持される。
【００５５】
一方、非書き込み期間Ｂにおいては、ＴＦＴ１０がＯＦＦとなるよう走査信号Ｇにゲートパルスが加わらない。非書き込み期間ＢではスイッチＳ１及びスイッチＳ２がＯＦＦとなり、スイッチＳ３のみＯＮとなる。これによりソース配線３ａとソース配線３ｂが電気的に接続され、短絡する。画素電極６に充電されていた電荷が放電され、ソース配線３ａとソース配線３ｂの電位は等電位となる。ソース配線３ａ、３ｂの電位はＶｓａ＋Ｖｓｂの平均値となり、具体的には（Ｖｓａ＋Ｖｓｂ）／２となる。ここで反転駆動を行っているため、ＶｓａとＶｓｂは共通電位Ｖｃｏｍに対して符号が反対である。よって、ソース配線３ａ、３ｂともに共通電位Ｖｃｏｍに近くなる。例えば、共通電位Ｖｃｏｍに対してＶｓａが正の時、Ｖｓｂが負であるため、（Ｖｓａ＋Ｖｓｂ）／２はＶｓａ及びＶｓｂよりもＶｃｏｍに近くなる。これによりエラー電界を低減することができる。さらに共通電位Ｖｃｏｍに対するＶｓａの電位差と共通電位Ｖｃｏｍに対するＶｓｂの電位差が等しいとき、ソース配線３の電位は共通電位Ｖｃｏｍと等しくなる。非書き込み期間Ｂにおいてソース配線３に共通電位Ｖｃｏｍが入力されるため、エラー電界をさらに低減することができる。
【００５６】
図６には、図５に示された２つの画素電極と２本のソース配線３に供給された電位が示されている。ソース配線３ａに対応する画素電極６では書き込み期間Ａの立ち下がるタイミングの電位が保持されるため、その後の電位は画素電位Ｖｓａとなる。ソース配線３ａは、書き込み期間Ａにおいて画素電極６と同じ電位であるが、非書き込み期間Ｂにおいて共通電位Ｖｃｏｍあるいは共通電位に近い電位が供給される。同様にソース配線３ｂに対応する画素電極６では書き込み期間Ａの立ち下がるタイミングの電位が保持されるため、その後の電位は画素電位Ｖｓｂとなる。ソース配線３ｂは、書き込み期間Ａにおいて画素電極６と同じ電位であるが、非書き込み期間Ｂでは共通電位Ｖｃｏｍあるいは共通電位に近い電位が供給される。
【００５７】
これにより、図６に示されたＴＦＴ１０がＯＮとなるゲート配線１以外のゲート配線に対応する画素において、ソース配線３と画素電極との間のエラー電界を低減することができる。ソースドライバＩＣ３２において、隣接するソース配線間を短絡させるスイッチＳ３を設けることにより、簡易な構成で上述の信号処理を行うことができる。このような信号処理により、エラー電界によって液晶の配向が乱され、表示不良が発生してしまうことを防ぐことができる。よって、開口率の制限が緩和され、開口率を向上させることができる。高開口率で表示品位の高い液晶表示装置を提供することができる。なお、それぞれのスイッチの切り替えは制御部３０からの制御信号により行うことができる。
【００５８】
なお、上述の実施の形態では隣接するソース配線３ａ、３ｂを電気的に接続させたが、隣接するソース配線以外のソース配線３を電気的に接続させてもよい。反転駆動されており、反対の極性を有するソース配線３同士を電気的に接続することにより、エラー電界を低減することができる。もちろん、接続する配線数は２本に限らず、３本以上のソース配線を電気的に接続させてもよい。ソースドライバＩＣ３２において、隣接するソース配線３を短絡させるチャージシェア機能を利用して、ソース配線電位をリセットすることにより、簡易な構成によりエラー電界を低減できる。
発明の実施の形態２．
【００５９】
本実施の形態では、隣接するソース配線間を短絡させる代わりに、階調電圧を生成するための参照電圧を共通電位Ｖｃｏｍとすることにより、エラー電界を低減させている。この構成について図７乃至図９を用いて説明する。図７は本実施の形態にかかる制御部３０の電圧供給回路３７の構成を示す回路図である。図８は本実施の形態におけるソースドライバＩＣ３２の構成を示す回路図である。図９は走査信号及び表示信号を示すタイミングチャートである。なお、本実施の形態において、実施の形態１と同様の構成については説明を省略する。
【００６０】
本実施の形態の制御部３０には図７に示すように階調電圧を生成する電圧供給回路３７が形成されている。電圧供給回路３７には階調電圧を生成するため参照電圧Ｖｒｅｆが供給されている。そして参照電圧Ｖｒｅｆとグランドとの間には、複数の抵抗が設けられている。この複数の抵抗の間から取り出されたアナログ電圧は、参照電圧Ｖｒｅｆ及びそれぞれの抵抗の比によって決定される。例えば、参照電位Ｖｒｅｆ側から取り出されたアナログ電圧はグランド側から取り出されたアナログ電圧よりも高くなる。このアナログ電圧が演算増幅器３８により増幅され、階調電圧となる。この階調電圧ＶＧＭＡ１〜ＶＧＭＡ４がソースドライバＩＣ３２のＤＡコンバータに入力される。なお、図７にはＶＧＭＡ１〜ＶＧＭＡ４までの４つの階調電圧が示されているが、これに限るものではない。階調電圧の数は表示色に応じて決定される。
【００６１】
本実施の形態では、電圧供給回路３７において、参照電圧側及びグランド側に共通電位Ｖｃｏｍと切り替えるためのスイッチＳ４及びＳ５がそれぞれ形成されている。例えば、参照電位側ではスイッチＳ４がａ接点の時、参照電圧Ｖｒｅｆが供給され、スイッチＳ４がｂ接点の時、共通電位Ｖｃｏｍが供給される。グランド側ではスイッチＳ５がａ接点の時、接地電位が供給され、スイッチＳ５がｂ接点の時、共通電位Ｖｃｏｍが供給される。スイッチＳ４及びスイッチＳ５がａ接点の時、階調電圧ＶＧＭＡ１〜ＶＧＭＡ４は所定の階調電圧となる。一方、スイッチＳ４及びスイッチＳ５がｂ接点に切り替わると、ＶＧＭＡ１〜ＶＧＭＡ４は全て共通電位Ｖｃｏｍと等しくなる。このように階調電圧を生成するための参照電圧ＶｒｅｆをスイッチＳ４、Ｓ５により共通電位Ｖｃｏｍに切り替えることにより、容易に階調電圧を共通電位Ｖｃｏｍとすることができる。
【００６２】
この階調電圧ＶＧＭＡ１〜ＶＧＭＡ４は図８に示すようにソースドライバＩＣ３２のＤＡコンバータ３４に入力される。ソースドライバＩＣ３２は、入力された表示データを時分割で内部にラッチし、その後、制御部３０から入力される水平同期信号に同期して、ＤＡ（デジタル／アナログ）変換を行う。ＤＡコンバータ３４では、階調電圧ＶＧＭＡ１〜ＶＧＭＡ４に基づいて、データ線３５から入力された表示データに対応するアナログ電圧を生成する。このアナログ電圧が演算増幅器３６により増幅され表示信号Ｓとなり、ソースドライバＩＣ３２の出力端子からソース配線３に出力される。
【００６３】
書き込み期間ＡにおいてはＴＦＴ１０がＯＮとなるよう走査信号にゲートパルスが加わる。そして書き込み期間ＡではスイッチＳ１及びスイッチＳ２がＯＮとなり、スイッチＳ３のみＯＦＦとなる。スイッチＳ４及びスイッチＳ５はａ接点となる。図７で示した電圧供給回路３７に参照電圧Ｖｒｅｆが供給されるため、階調電圧ＶＧＭＡ１〜ＶＧＭＡ４は所定の階調電圧となる。これにより、ソース配線３ａには画素電位Ｖｓａが入力され、ソース配線３ｂには画素電位Ｖｓｂが供給される。書き込み期間Ａでは、画素電極６が画素電位Ｖｓとなるようにソース配線３から電荷が充電されていく。そして、ゲートパルスが立ち下がる前に充電が終了して、画素電極６が画素電位Ｖｓとなる。画素電極６はＴＦＴ１０がＯＦＦとなるタイミングの電位で保持される。
【００６４】
一方、非書き込み期間Ｂにおいては、ＴＦＴ１０がＯＦＦとなるよう走査信号にゲートパルスが加わらない。非書き込み期間ＢでもスイッチＳ１〜スイッチＳ３は切り替わらず、スイッチＳ１及びスイッチＳ２がＯＮ、スイッチＳ３がＯＦＦのままである。一方、スイッチＳ４及びスイッチＳ５はｂ接点に切り替わる。図７で示した電圧供給回路３７に共通電位Ｖｃｏｍが供給されるため、階調電圧ＶＧＭＡ１〜ＶＧＭＡ４は全て共通電位Ｖｃｏｍと等しくなる。ＤＡコンバータ３４から出力されるアナログ電圧も共通電位Ｖｃｏｍと等しくなる。従って、非書き込み期間Ｂにおいてソース配線３に共通電位Ｖｃｏｍが入力されるため、図８で示したゲート配線１以外のゲート配線１に対応する画素におけるエラー電界を低減することができる。
【００６５】
図９には、図８に示された２つの画素電極と２本のソース配線３に供給された電位が示されている。ソース配線３ａに対応する画素電極６では書き込み期間Ａの立ち下がるタイミングの電位が保持されるため、その後の電位は画素電位Ｖｓａとなる。ソース配線３ａは、書き込み期間Ａにおいて画素電極６と同じ電位であるが、非書き込み期間Ｂにおいて共通電位Ｖｃｏｍが供給される。同様にソース配線３ｂに対応する画素電極６では書き込み期間Ａの立ち下がるタイミングの電位が保持されるため、その後の電位は画素電位Ｖｓｂとなる。ソース配線３ｂは、書き込み期間Ａにおいて画素電極６と同じ電位であるが、非書き込み期間Ｂにおいて共通電位Ｖｃｏｍが供給される。
【００６６】
本実施の形態では隣接する画素電極６の画素電位Ｖｓａ、Ｖｓｂによらず、非書き込み期間Ｂにおいてソース配線３を共通電位Ｖｃｏｍとすることができる。すなわち、画素電位Ｖｓａと共通電極Ｖｃｏｍとの電位差及び画素電位Ｖｓｂと画素電極Ｖｃｏｍとの電位差が大きく異なる場合でもあっても、非書き込み期間Ｂにおいてソース配線３を共通電位Ｖｃｏｍとすることができるため、さらにエラー電界を実効的に低減することができる。これにより、表示品位を向上させることができ、開口率をさらに向上することができる。もちろん、電圧供給回路３７において切り替える電位は共通電位Ｖｃｏｍに近い電位であれば、エラー電界を低減することができる。
【００６７】
制御部３０の電圧供給回路３７において、参照電圧Ｖｒｅｆを共通電位Ｖｃｏｍに切り替えるスイッチＳ４及びスイッチＳ５を設けることにより、簡易な構成で階調電圧を共通電位Ｖｃｏｍとすることができる。このような信号処理により、エラー電界によって液晶の配向が乱され、表示不良が発生してしまうことを防ぐことができる。よって、開口率の制限が緩和され、開口率を向上させることができる。このように階調電圧を生成する電圧供給回路を制御することにより、簡易な構成で表示品位の高く高開口率の液晶表示装置を提供することができる。なお、電圧供給回路３７のスイッチＳ４及びスイッチＳ５は、参照電位Ｖｒｅｆを共通電位Ｖｃｏｍに切り替えるものに限らず、共通電位Ｖｃｏｍと近い電位に切り替えるものであればよい。このようにソースドライバＩＣ３２に供給する階調電圧を制御することにより、簡易な構成でソース配線電位をリセットすることができる。
【００６８】
非書き込み期間Ｂにおいて、ソース配線３に共通電位Ｖｃｏｍあるいは画素電位Ｖｓよりも共通電位Ｖｃｏｍに近い電位を供給する構成は上述の構成に限るものではない。さらに、画素の構成も上述の構成に限るものではなく、他の画素の書き込み時において生じる画素電極６とソース配線３の間のエラー電界が生じる液晶表示装置に対して利用することができる。
【００６９】
書き込み期間Ａと非書き込み期間Ｂは略等しい期間としたが、いずれか一方の期間が長くてもよい。さらに、前半が非書き込み期間Ｂとなり、後半が書き込み期間Ａとなってもよい。また、１水平周期において書き込み期間Ａ又は非書き込み期間Ｂの２つ以上あってもよい。
【００７０】
発明の実施の形態３．
本実施の形態にかかる液晶表示装置の信号について図１０を用いて説明する。図１０は本実施の形態にかかる液晶表示装置の信号処理を示すタイミングチャートである。本実施の形態では上述の実施の形態に比べて走査信号Ｇ及び表示信号Ｓが異なるものである。実施の形態１と実施の形態２と同様の構成については説明を省略する。
【００７１】
本実施の形態では、１水平周期の正のゲートパルスがゲート信号Ｇとなる。すなわち、ゲート配線１には１水平周期の時間幅のゲートパルスが加わる。ソース信号Ｓは１水平周期に対応して期間Ａと期間Ｂとが存在する。この期間Ｂは期間Ａの後にあり、ゲートパルスが立ち下がるタイミングを含んでいる。すなわち、期間Ｂにおいて、ゲート信号Ｇは正から０となる。従って、期間ＢにおいてＴＦＴがＯＮからＯＦＦに切り替わる。一方、期間ＡはＴＦＴがＯＮとなった状態のままである。本実施の形態では期間Ｂが書き込み期間となり、期間Ａが非書き込み期間となっている。期間Ａと期間Ｂとの合計時間は１水平周期に対応する時間であり、ゲートパルスが正である期間より若干遅れている。期間Ａと期間Ｂとは略同じ時間となっている。
【００７２】
期間Ａにおいて、ソース信号Ｓには共通電位Ｖｃｏｍあるいは画素電位Ｖｓより共通電位Ｖｃｏｍに近い電位が供給される。共通電位Ｖｃｏｍあるいは画素電位Ｖｓより共通電位Ｖｃｏｍに近い電位の供給方法は実施の形態１又は実施の形態２と同様であるため説明を省略する。ＴＦＴがＯＮとなった状態で期間Ａから期間Ｂに移る。ＴＦＴがＯＮからＯＦＦに切り替わるタイミングを有する期間Ｂでは、ソース信号Ｓにその画素に対応する画素電位Ｖｓが供給される。ソース配線３に画素電位Ｖｓが供給されている間にＴＦＴがＯＮからＯＦＦに切り替わるため、画素電極は画素電位Ｖｓで保持される。すなわち、書き込み期間Ｂでは、画素電極６が画素電位Ｖｓとなるようにソース配線３から電荷が充電されていく。そして、ゲートパルスが立ち下がる前に充電が終了して、画素電極６が画素電位Ｖｓとなる。画素電極６はＴＦＴ１０がＯＦＦとなるタイミングの電位で保持される。これにより、画素電極６は画素電位Ｖｓで保持され、正確な表示を行うことができる。
【００７３】
非書き込み期間である期間Ａにおいてソース配線３に共通電位Ｖｃｏｍが入力されるため、エラー電界を低減することができる。なお、本実施の形態において期間ＡにＴＦＴがＯＦＦからＯＮに切り替わるタイミングが含まれていてもよい。また、期間Ｂの幅は画素電位の充電が終了する時間を有するよう決定される。
【図面の簡単な説明】
【００７４】
【図１】本発明にかかる液晶表示装置の構成を示す平面図である。
【図２】本発明にかかる液晶表示装置の画素部の平面図である。
【図３】本発明にかかる液晶表示装置の製造フローを示す図である。
【図４】本発明にかかる液晶表示装置の信号処理を示すタイミングチャートである。
【図５】本発明の実施の形態１にかかるドライバＩＣの構成を示す回路図である。
【図６】本発明の実施の形態１にかかる液晶表示装置の信号処理を示すタイミングチャートである。
【図７】本発明の実施の形態２にかかる制御部の構成を示す回路図である。
【図８】本発明の実施の形態２にかかるドライバＩＣの構成を示す回路図である。
【図９】本発明の実施の形態２にかかる液晶表示装置の信号処理を示すタイミングチャートである。
【図１０】本発明の実施の形態３にかかる液晶表示装置の信号処理を示すタイミングチャートである。
【図１１】従来の横方向電界方式の液晶表示装置における画素の構成を示す図である。
【図１２】従来の横方向電界方式の液晶表示装置における画素の構成を示す図である。
【図１３】横方向電界方式の液晶表示装置において発生する電界を示す模式図である。
【図１４】従来の液晶表示装置の信号処理を示すタイミングチャートである。
【符号の説明】
【００７５】
１  ゲート配線、  ２  ゲート絶縁膜、  ３  ソース配線、  ４  絶縁膜、
５  共通電極、  ６  画素電極、  ７  共通容量電極、  ８  ゲート電極
１０  ＴＦＴ（薄膜トランジスタ）、  １１  表示領域、  １２  額縁領域
３０  制御部、  ３１  ゲートドライバＩＣ、  ３２  ソースドライバＩＣ、
３４  ＤＡコンバータ、  ３５  データ線、  ３６  演算増幅器、
３７  電圧供給回路、  ３８  演算増幅器  １００  ＴＦＴアレイ基板、
２００  ＣＦ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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