(57)【要約】【課題】ＡＤ変換処理時間を短縮する。【解決手段】外部端子を介して取り込まれたアナログ信号をディジタル信号に変換可能なＡＤ変換器を含んで半導体集積回路が構成されるとき、比較用電圧を生成するためのラダー抵抗回路（１８２）と、このラダー抵抗回路の出力電圧を取り込む演算増幅器（ＯＰ１，ＯＰ２）と、この演算増幅器の入力端子と出力端子とを短絡することで上記演算増幅器のオフセット補正を可能とするスイッチ（ＳＷ１，ＳＷ２）と、上記演算増幅器の出力電圧と上記アナログ信号とを比較するためのコンパレータ回路（１８６）とを含んで上記ＡＤ変換器を構成することにより、ラダー抵抗回路から出力される電流を低減し、サンプリングキャパシタの充放電の高速化を図る。【選択図】        図１
2005026805.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を取り込むための外部端子と、上記外部端子を介して取り込まれたアナログ信号をディジタル信号に変換可能なＡＤ変換器と、を含む半導体集積回路であって、
上記ＡＤ変換器は、比較用電圧を生成するためのラダー抵抗回路と、
上記ラダー抵抗回路の出力電圧を取り込む演算増幅器と、
上記演算増幅器の入力端子と出力端子とを短絡することで上記演算増幅器のオフセット補正を可能とするスイッチと、
上記演算増幅器の出力電圧と上記アナログ信号とを比較するためのコンパレータ回路と、を含むことを特徴とする半導体集積回路。
【請求項２】
上記演算増幅器と上記スイッチとはノンオーバラップ信号により互いに異なるタイミングで動作される請求項１記載の半導体集積回路。
【請求項３】
上記ラダー抵抗回路は、互いに直列接続された複数の抵抗と、上記抵抗の直列接続ノード毎に設けられ、対応する上記直列接続ノードの出力電圧によって充電される第１キャパシタと、を含む請求項１又は２項記載の半導体集積回路。
【請求項４】
上記演算増幅器は、入力された制御信号に応じて出力端子を高インピーダンス状態にするためのトランスファ回路を含む請求項１乃至３の何れか１項記載の半導体集積回路。
【請求項５】
上記演算増幅器をレイル・ツー・レイルタイプとした請求項１乃至４の何れか１項記載の半導体集積回路。
【請求項６】
上記外部端子と上記コンパレータとの間に、第２演算増幅器が介在された請求項１乃至５の何れか１項記載の半導体集積回路。
【請求項７】
上記第２演算増幅器の入力端子と出力端子とを短絡することで上記第２演算増幅器のオフセット補正を可能とする第２スイッチを含む請求項６記載の半導体集積回路。
【請求項８】
上記第２演算増幅器と上記第２スイッチは、ノンオーバラップ信号により互いに異なるタイミングで動作される請求項７記載の半導体集積回路。
【請求項９】
上記２演算増幅器は、入力された制御信号に応じて出力端子を高インピーダンス状態にするための第２トランスファ回路を含む請求項６乃至８の何れか１項記載の半導体集積回路。
【請求項１０】
上記第２演算増幅器をレイル・ツー・レイルタイプとした請求項６乃至９の何れか１項記載の半導体集積回路。
【請求項１１】
入力されたディジタル信号をアナログ信号に変換するためのＤＡ変換器と、
上記ＤＡ変換器の後段に配置され、上記ＤＡ変換器の出力に基づいて外部負荷を駆動するための第３演算増幅器と、を含んで成る請求項１乃至１０の何れか１項記載の半導体集積回路。
【請求項１２】
上記第３演算増幅器の入力端子と出力端子とを短絡することによって上記第３演算増幅器のオフセット補正を可能とする第３スイッチを含む請求項１１記載の半導体集積回路。
【請求項１３】
上記第３演算増幅器と上記第３スイッチは、ノンオーバラップ信号により互いに異なるタイミングで動作される請求項１２記載の半導体集積回路。
【請求項１４】
上記３演算増幅器は、入力された制御信号に応じて出力端子を高インピーダンス状態にするための第３トランスファ回路を含む請求項１１乃至１３の何れか１項記載の半導体集積回路。
【請求項１５】
上記第３演算増幅器をレイル・ツー・レイルタイプとした請求項１１乃至１４の何れか１項記載の半導体集積回路。
【請求項１６】
上記ＤＡ変換器の後段に上記第３演算増幅器と並列に第２キャパシタを設けたことを特徴とする請求項１１乃至１５の何れか１項記載の半導体集積回路。
【請求項１７】
一つの半導体基板に形成されたマイクロコンピュータである請求項１乃至１６の何れか１項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、さらにはそれに含まれるＡＤ（アナログ・ディジタル）変換器やＤＡ（ディジタル・アナログ）変換器における変換速度の向上や変換時間の短縮化を図るための技術に関し、例えばマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
ＡＤ変換器やＤＡ変換器を含む半導体集積回路、特にマイクロコンピュータにおいては、外部から入力されたアナログ信号をＡＤ変換器でディジタル信号に変換してからＣＰＵ（中央処理装置）に供給される。また、上記ＣＰＵでの演算処理結果はＤＡ変換器でアナログ信号に変換して外部出力することもできる。そのようなＡＤ変換器において、アナログスイッチ及びアナログ入力電圧のサンプリングホールド回路、さらにはアナログ・マルチプレクサにおいて既に入力されている前の電圧の影響を低減するための技術として、絶縁ゲート型のトランジスタと、このトランジスタと並列に接続されたボルテージフォロワ回路とによりアナログスイッチ回路を構成し、オン動作時に先ずボルテージフォロワを先に活性化させてからトランジスタを導通状態にさせるようにした技術が知られている（例えば特許文献１参照）。
【０００３】
また、入力側から見た比較回路の入力容量を小さく見せて動作の高速化及び低消費電力化を図るため、リセット動作において、帰還用スイッチがオンすることによりボルテージフォロワとなる差動増幅アンプが、基準電圧（リセット電圧）供給端子と、比較回路内の差動アンプを構成する入力ゲートとの間に設けられたＡＤコンバータが知られている（例えば特許文献２参照）。
【０００４】
【特許文献１】
特開２００２−１１１４６１号公報（第２２段落）
【特許文献２】
特開平０９−３２１６２７号公報（図１）
【０００５】
【発明が解決しようとする課題】
本願発明者の検討によれば、例えばＡＤ変換器におけるサンプリング時間が３．２μｓであるのに対して変換処理時間が約１０μｓ必要とされるなど、サンプリング時間に対して変換処理時間が長いことを考えると、変換処理中の高速化及び誤差低減が重要と考えられるが、それについては上記引用文献１には記載されていない。
【０００６】
また、比較用電圧を生成するためのラダー抵抗回路を有するＡＤ変換器においてＡＤ変換処理時間の高速化を図るには、ラダー抵抗回路のインピーダンスを下げる必要がある。しかしながら、ラダー抵抗回路のインピーダンスを下げると、ラダー抵抗回路での消費電力が大きくなったり、プロセスばらつきに対して敏感になるので好ましくない。さらに、変換処理の精度を向上させるには、ノイズに対して強くするためにサンプリング容量を大きくする必要があり、そうすると、サンプリング容量の充放電に時間がかかるため、変換処理速度が遅くなってしまう。
【０００７】
本発明の目的は、ラダー抵抗回路自体のインピーダンスを下げることなく、ＡＤ変換処理時間を短縮するための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、アナログ信号を取り込むための外部端子と、上記外部端子を介して取り込まれたアナログ信号をディジタル信号に変換可能なＡＤ変換器とを含んで半導体集積回路が構成されるとき、比較用電圧を生成するためのラダー抵抗回路と、上記ラダー抵抗回路の出力電圧を取り込む演算増幅器と、上記演算増幅器の入力端子と出力端子とを短絡することで上記演算増幅器のオフセット補正を可能とするスイッチと、上記演算増幅器の出力電圧と上記アナログ信号とを比較するためのコンパレータ回路とを含んで上記ＡＤ変換器を構成する。
【００１１】
上記の手段によれば、上記演算増幅器の介在により、ラダー抵抗回路の負荷を上記演算増幅器の入力インピーダンスとすることで、上記ラダー抵抗回路から出力される電流を低減し、また、上記演算増幅器の低インピーダンス出力によってサンプリングキャパシタの充放電を高速に行う。このことが、ラダー抵抗回路自体のインピーダンスを下げることなく、ＡＤ変換処理時間の短縮化を達成する。そして、上記演算増幅器の入力端子と出力端子とを短絡することで上記演算増幅器のオフセット補正を可能とするスイッチを設けることができる。スイッチＳＷ１，ＳＷ２により演算増幅器のオフセットが補正されることにより、サンプリングキャパシタ充電時間特性が改善される。
【００１２】
上記スイッチを介して演算増幅器の出力端子側に電流が流れ込むのを防止するためには、上記演算増幅器と上記スイッチとはノンオーバラップ信号により互いに異なるタイミングで動作させるようにすると良い。
【００１３】
上記演算増幅器に並列接続されたスイッチが導通されて充放電が行われている場合には、上記ラダー抵抗回路の出力インピーダンスが見えてくるのため、上記演算増幅器のオフセット分の充放電が遅くなる。それを回避するには、上記抵抗ラダー回路における複数の抵抗の直列接続ノードと、低電位側電源との間に、キャパシタを設けて、各ノードにおける電圧レベルを保持するようにすると良い。そのようにすると、上記スイッチが導通されて充放電が行われている場合には、対応する上記キャパシタのチャージシェアにより、オフセット補正時の充放電の高速化を図ることができる。
【００１４】
演算増幅器は、スタンバイ状態から開始すると、各部のバイアス電圧レベルが安定するまでに時間がかかるため、変換中はスタンバイ制御信号をハイレベルにして上記演算増幅器を動作状態としておくことで速やかに増幅動作を行えるようにすると良い。このとき、不所望な電圧が上記コンパレータ回路に伝達されないようにするため、出力制御信号によって、上記演算増幅器の出力端子を高インピーダンス状態にする。
【００１５】
レイル・ツー・レイルタイプの演算増幅器は、出力振幅をほぼ電源電圧レベルまで振らせるようことができることから、上記抵抗ラダー回路によって形成された比較用電圧を精度良く上記コンパレータ回路に伝達するには、上記演算増幅器にレイル・ツー・レイルタイプのものを適用すると良い。
【００１６】
アナログ信号源としてのセンサのＳＮ比を良くするため、ＡＤ変換器のアナログ入力端子とセンサ信号間に直列抵抗器（数１０〜数１００ｋΩ）を設置して、フィルタ回路や過電圧防止回路としたり、アナログ信号源全体のインピーダンスとして数１０〜数１００ｋΩを有するセンサ回路が使用されることが考えられるが、かかる場合においては、上記外部端子と上記コンパレータとの間に、第２演算増幅を介在させ、アナログ信号源から出力される電流を低減させると良い。そして、上記第２演算増幅器の入力端子と出力端子とを短絡することで上記第２演算増幅器のオフセット補正を可能とする第２スイッチを設け、上記オフセット補正を行うことで変換精度の向上を図ることができる。このとき、上記第２スイッチを介して第２演算増幅器の出力端子側に電流が流れ込むのを防止するためには、上記第２演算増幅器と上記第２スイッチは、ノンオーバラップ信号により互いに異なるタイミングで動作させると良い。上記２演算増幅器には、入力された制御信号に応じて出力端子を高インピーダンス状態にするための第２トランスファ回路を含めることができる。また、上記第２演算増幅器をレイル・ツー・レイルタイプとすることができる。
【００１７】
さらに、入力されたディジタル信号をアナログ信号に変換するためのＤＡ変換器と、上記ＤＡ変換器の後段に配置され、上記ＤＡ変換器の出力に基づいて外部負荷を駆動するための第３演算増幅器とを設けることにより、上記ＤＡ変換器から出力される電流の低減を図ることができ、また、上記第３演算増幅器によって外部負荷を高速に駆動することができる。上記第３演算増幅器の入力端子と出力端子とを短絡することによって上記第３演算増幅器のオフセット補正を可能とする第３スイッチを設けることができる。上記第３演算増幅器と上記第３スイッチは、ノンオーバラップ信号により互いに異なるタイミングで動作させることができる。上記３演算増幅器は、入力された制御信号に応じて出力端子を高インピーダンス状態にするための第３トランスファ回路を含めることができる。そして、上記第３演算増幅器をレイル・ツー・レイルタイプとすることができる。
【００１８】
【発明の実施の形態】
図２には、本発明にかかる半導体集積回路の一例であるマイクロコンピュータの構成例が示される。図１に示されるマイクロコンピュータ２０は、特に制限されないが、プログラム制御方式により所定の演算処理を実行するＣＰＵ（中央処理装置）１０、ＣＰＵ１０の作業領域を提供するとともにプログラムの実行に伴って得られたデータを一時的に格納したりするためのＲＡＭ（ランダムアクセスメモリ）１１、ウェイト挿入などのバスステート制御のためのＢＳＣ（バスステートコントローラ）１２、ＣＰＵ１０が実行するプログラムや制御に必要な固定データが格納されるフラッシュメモリモジュール１３、外部との間で各種信号の入出力を可能とするための入出力回路１４、ディジタル信号をアナログ信号に変換するためのＤＡ変換器１５、ＤＡ変換器１５で得られたアナログ信号を外部出力可能なＤＡ出力部１６、外部からアナログ信号を入力するためのＡＤ入力部１７、入力されたアナログ信号をディジタル信号に変換するためのＡＤ変換器１８、及びその他のモジュール１９を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。また、各種制御信号を伝達するためのコントロールバスＣＮＴ、内部アドレス信号を伝達するための内部アドレスバスｉＡＢ、内部データを伝達するための内部データバスｉＤＢ、周辺回路のアドレス信号をで伝達するための周辺アドレスバスＰＡＤ、周辺回路のデータを伝達するための周辺データバスＰＤＢが形成される。各機能モジュール間で信号のやり取りが可能とされる。例えばこのマイクロコンピュータ２０が自動車の制御システムに搭載される場合には、自動車に取付けられた各種センサからのアナログ信号がＡＤ入力部１７を介してＡＤ変換器１８に入力され、そこで、ディジタル信号に変換されてからＣＰＵ１０での演算処理に供される。そしてその演算処理結果はＤＡ変換器１５でアナログ信号に変換されてからＤＡ出力部１６を介して外部出力されることもある。
【００１９】
図１には、上記ＡＤ変換器１８の構成例が示される。ＡＤ変換器１８は、アナログ部２１とディジタル部２２とに分けられる。
【００２０】
アナログ部２１は次のように構成される。
【００２１】
アナログ部２１は、上記ディジタル部２２から出力されたディジタル信号に応じた基準電圧ＶＲＥＦ１，ＶＲＥＦ２を生成するための局部ＤＡ変換器１８１と、外部端子を介して取り込まれたアナログ信号ＡＮ０〜ＡＮ７を選択的にコンパレータ回路１８６に伝達するためのアナログマルチプレクサ１８５、上記アナログマルチプレクサ１８５を介して取り込まれたアナログ信号ＡＤＣＯＭと、上記局部ＤＡ変換器１８１で生成された基準電圧ＶＲＥＦ１，ＶＲＥＦ２とを比較するためのコンパレータ回路１８６とを含む。
【００２２】
上記局部ＤＡ変換器１８１は、上記ディジタル部２２から出力された１０ビット構成のディジタル信号の上位８ビットをデコードするための上位８ビット用デコーダ１８３と、上記ディジタル部２２から出力された１０ビット構成のディジタル信号の下位２ビットをデコードするための下位２ビット用デコーダ１８４と、上位８ビット用デコーダ１８３のデコード出力信号に基づいて生成された比較用電圧ＶＲＥＦ１をコンパレータ回路１８６に伝達するための演算増幅器ＯＰ１と、この演算増幅器ＯＰ１の入力端子と出力端子とを短絡することで演算増幅器ＯＰ１のオフセット補正を可能とするトランスファスイッチＳＷ１と、下位２ビット用デコーダ１８４のデコード出力信号に基づいて生成された比較用電圧ＶＲＥＦ２をコンパレータ回路１８６に伝達するための演算増幅器ＯＰ２と、この演算増幅器ＯＰ２の入力端子と出力端子とを短絡することで演算増幅器ＯＰ２のオフセット補正を可能とするトランスファスイッチＳＷ２とを含む。
【００２３】
上記演算増幅器ＯＰ１及び演算増幅器ＯＰ２は、入力信号をＭＯＳトランジスタのゲート電極で受けるため、ＭＯＳトランジスタの入力インピーダンスが非常に高い。また、上記演算増幅器ＯＰ１及び演算増幅器ＯＰ２は、ＭＯＳトランジスタのソース電極からの信号出力を行うため、出力インピーダンスが非常に低い。例えば演算増幅器ＯＰ１は、ラダー抵抗回路１８２における上位８ビット用の比較電圧ＶＲＥＦ１を高インピーダンスで受け、演算増幅器ＯＰ２は、ラダー抵抗回路１８２における下位２ビット用の比較電圧ＶＲＥＦ２を高インピーダンスで受けることができる。ここで、演算増幅器ＯＰ１，ＯＰ２が存在しない場合には、ラダー抵抗回路１８２によってコンパレータ回路１８６におけるサンプリングキャパシタＣ１，Ｃ４を駆動しなければならないのに対して、演算増幅器ＯＰ１，ＯＰ２が存在する場合には、ラダー抵抗回路１８２から見た負荷は演算増幅器ＯＰ１，ＯＰ２の入力インピーダンスとされ、負荷が大幅に低減される。そして、コンパレータ回路１８６のサンプリングキャパシタＣ１，Ｃ２は、演算増幅器ＯＰ１，ＯＰ２の低インピーダンス出力によって高速に駆動される。これにより、コンパレータ回路１８６でのサンプリング時間が大幅に低減され、それによりＡＤ変換の高速化が図られる。
【００２４】
上記演算増幅器ＯＰ１及び演算増幅器ＯＰ２には、レイル・ツー・レイル（Ｒａｉｌ  ｔｏ  Ｒａｉｌ）タイプが使われる。レイル・ツー・レイルタイプの演算増幅器は、出力振幅をほぼ電源電圧レベルまで振らせることができるため、抵抗ラダー回路１８２によって形成された比較用電圧を広範囲にわたり精度良くコンパレータ回路１８６に伝達することができる。
【００２５】
上記ディジタル部２２は、コントロール回路１８７、データレジスタ群１８８、ステータスレジスタ１８９、コントロールレジスタ１９０、逐次比較レジスタ１９２、バスインタフェース１９３を含む。データレジスタ群１８８、ステータスレジスタ１８９、及びコントロールレジスタ１９０は、モジュールデータバス１９１を介してバスインタフェース１９３に結合され、さらに内部データバス１９４を介して周辺データバスＰＤＢに結合されることにより、異なる機能モジュール間においてデータのやり取りが可能とされる。
【００２６】
上記逐次比較レジスタ１９２には、コンパレータ回路１８６での逐次比較のためのディジタルデータがコントロール回路１８７により書込まれる。このディジタルデータは、コンパレータ回路１８６での逐次比較結果Ｃｏｕｔに応じて逐次更新される。コンパレータ１８６での逐次比較は、特に制限されないが、図１３に示されるように行われる。すなわち、入力アナログ信号がＡＶｒｅｆの３／４の値より大きいか小さいかの判定が行われ、大きいと判断された場合にはＡＶｒｅｆの１／１の値より小さいか否かの判定が行われ、この判定においてＡＶｒｅｆの１／１の値より小さいと判断された場合にはＡＶｒｅｆの３／４の値より大きいか小さいかの判別が行われる。このようにして逐次比較が行われる。
【００２７】
コンパレータ回路１８６での逐次比較に基づいて決定されたデータはデータレジスタ群１８８に書込まれる。データレジスタ群１８８は、外部端子を介して取り込まれる８系統のアナログ信号ＡＮ０〜ＡＮ７に対応する８個のデータレジスタＲＧ０〜ＲＧ７を含み、アナログ信号ＡＮ０〜ＡＮ７のＡＤ変換結果は、対応するデータレジスタＲＧ０〜ＲＧ７に書込まれるようになっている。データレジスタＲＧ０〜ＲＧ７のデータは、バスインタフェース１９３を介して周辺データバスＰＤＢに出力され、ＣＰＵ１０での演算処理に使用される。ステータスレジスタ１８９には、ＡＤ変換器１８における変換動作のステータスが設定され、コントロールレジスタ１９０に基づいてＣＰＵ１０から伝達された制御データが格納される。コントロール回路１８７は、上記コントロールレジスタ１９０の制御データに従って、ラダー抵抗回路１８２におけるスイッチ群や、演算増幅器ＯＰ１，ＯＰ２、そのオフセット補正用のトランスファスイッチＳＷ１，ＳＷ２、アナログマルチプレクサ１８５、及びコンパレータ回路１８６など、本ＡＤ変換器１８における各部の動作を制御する。ＡＤ変換の開始タイミングは、コントロールバスＣＮＴを介して伝達されたＡＤ変換開始トリガ信号ＡＤＴＲＧによって決定される。そしてＡＤ変換が完了した場合に、コントロール回路１８７によってＣＰＵ１０に対する割り込み信号ＡＤＩがアサートされる。ＣＰＵ１０はこの割り込み信号ＡＤＩによってＡＤ変換完了を知ることもできる。尚、本ＡＤ変換器１８は、コントロールバスＣＮＴを介して伝達されたメインクロック信号やＡ／Ｄクロック信号に同期動作される。
【００２８】
次に、上記ラダー抵抗回路１８２について詳細に説明する。図３には上記ラダー抵抗回路１８２が拡大して示される。
【００２９】
上記ラダー抵抗回路１８２は、互いに直列接続された複数の抵抗Ｒ０〜Ｒ２５６を含む。抵抗Ｒ１〜Ｒ２５６は互いに抵抗値が等しくされる。抵抗Ｒ０は、抵抗Ｒ１の１／２の値とされる。抵抗Ｒ０の一端は低電位側電源ＡＶｓｓに結合され、抵抗Ｒ２５６の一端は参照電圧ＡＶｒｅｆに結合される。これにより、参照電圧Ｖｒｅｆ、低電位側電源ＡＶｓｓ間の電圧が、抵抗Ｒ０〜Ｒ２５６の値に応じて分圧される。上記複数の抵抗Ｒ０〜Ｒ２５６の直列接続ノードから分圧出力のためのタップが引き出され、このタップは、タップ選択のためのＭＯＳトランジスタによるスイッチＳＭ０〜ＳＭ２５５を介して演算増幅器ＯＰ１の入力端子に結合される。スイッチＳＭ０〜ＳＭ２５５は、上位８ビット用デコーダ１８３のデコード結果に基づいて選択的にスイッチ動作される。このスイッチ動作により、対応するタップの電圧（比較用電圧ＶＲＥＦ１）が選択的に演算増幅器ＯＰ１に伝達される。また、上記複数の抵抗Ｒ０〜Ｒ２５６における中央部の直列接続ノードからは下位２ビットの決定に使用される電圧（ＶＲＥＦ２）を形成するためのタップが引き出され、このタップは、タップ選択のためのｎチャネル型ＭＯＳトランジスタによるスイッチＳＬ１２７〜ＳＬ１３０を介して演算増幅器ＯＰ２の入力端子に結合される。スイッチＳＬ１２７〜ＳＬ１３０は、下位２ビット用デコーダ１８４のデコード結果に基づいて選択的にスイッチ動作される。このスイッチ動作により、対応するタップの電圧（比較用電圧ＶＲＥＦ２）が選択的に演算増幅器ＯＰ２に伝達される。そして、上記複数の抵抗Ｒ０〜Ｒ２５６の直列接続ノードと、低電位側電源ＡＶｓｓとの間には、キャパシタＣＣ０〜ＣＣ２５５が設けられている。このキャパシタＣＣ０〜ＣＣ２５５は、対応するノードからの電圧印加により充電されることで、各ノードにおける電圧レベルを保持するように作用する。すなわち、トランスファスイッチＳＷ１，ＳＷ２が導通された状態では、ラダー抵抗回路１８２からコンパレータ回路１８６におけるサンプリングキャパシタＣ１，Ｃ４が見えてくるため、ラダー抵抗回路１８２から比較的大きな電流が流れるためにラダー抵抗回路１８２のタップ電圧が不所望に低下することが考えられる。そのため、キャパシタＣＣ０〜ＣＣ２５５を設け、トランスファスイッチＳＷ１，ＳＷ２が導通される場合には、キャパシタＣＣ０〜ＣＣ２５５によるチャージシェアでタップ電圧の低下を回避している。
【００３０】
次に、上記コンパレータ回路１８６について詳細に説明する。図４には、コンパレータ回路１８６の構成例が示される。図４に示されるコンパレータ回路１８６は、特に制限されないが、チョッパー型とされ、サンプリング用キャパシタＣ１，Ｃ４、セレクタＳＷ３、比較部ｃｍｐ、スイッチ回路ＳＷ４、及び制御回路４０６を含む。
【００３１】
セレクタＳＷ３は、演算増幅器ＯＰ１を介して伝達された比較用電圧ＶＲＥＦ１と、アナログマルチプレクサ１８５を介して伝達されたアナログ信号ＡＤＣＯＭとを、制御信号ＲＦＳＬＡＡに応じて選択的にサンプリング用キャパシタＣ１に伝達する。セレクタＳＷ３は、それぞれｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが並列接続されて成るトランスファスイッチ４０１，４０２と、このトランスファスイッチ４０１，４０２を動作させるためのインバータ４０３，４０４とを含んで成る。
【００３２】
演算増幅器ＯＰ２を介して伝達された比較用電圧ＶＲＥＦ２はサンプリング用キャパシタＣ４に伝達される。上記サンプリング用キャパシタＣ１，Ｃ４の他端は、比較部ｃｍｐの入力端子に結合される。比較部ｃｍｐは、サンプリングキャパシタＣ１，Ｃ２を介して入力アナログ信号ＡＤＣＯＭと、比較用電圧ＶＲＥＦ１，ＶＲＥＦ２との比較を行う。特に制限されないが、この比較部ｃｍｐは、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、キャパシタＣ２，Ｃ３、ノアゲートＮＯＲ１とを含んで成る。インバータＩＮＶ１の出力信号はキャパシタＣ２を介して後段のインバータＩＮＶ２に伝達され、このインバータＩＮＶ２の出力信号は、キャパシタＣ３を介して後段のインバータＩＮＶ３に伝達され、このインバータＩＮＶ３の出力信号は、後段に配置されたノアゲートＮＯＲ１の一方の入力端子に伝達される。ノアゲートＮＯＲ１の他方の入力端子には、制御信号ＢＳＯＮＡＡが伝達される。制御信号ＢＳＯＮＡＡがローレベルの場合に、ノアゲートＮＯＲ１から比較結果の出力が行われる。尚、制御信号ＢＳＯＮＡＡがハイレベルの場合には、ノアゲートＮＯＲ１の出力端子はローレベルに固定される。
【００３３】
スイッチ回路ＳＷ４は、インバータＩＮＶ１の入出力端子間を短絡可能なｎチャネル型ＭＯＳトランジスタＭ１７、インバータＩＮＶ２の入出力端子間を短絡可能なｎチャネル型ＭＯＳトランジスタＭ１８、インバータＩＮＶ３の入出力端子間を短絡可能なｎチャネル型ＭＯＳトランジスタＭ１９とを含んで成る。上記ＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ１９は、制御信号ＢＳＯＮＡＡによって動作制御される。
【００３４】
制御回路４０６は、制御信号ＣＳＴＰＡＡに基づいて比較部ＣＭＰの動作を制限する機能を有し、インバータＩＮＶ１の入力端子を低電位側電源ＡＶｓｓに結合可能なｎチャネル型ＭＯＳトランジスタＭ２３、インバータＩＮＶ２の入力端子を低電位側電源ＡＶｓｓに結合可能なｐチャネル型ＭＯＳトランジスタＭ２４、インバータＩＮＶ３の入力端子を低電位側電源ＡＶｓｓに結合可能なｎチャネル型ＭＯＳトランジスタＭ２５、及び上記ｐチャネル型ＭＯＳトランジスタＭ２４を駆動するためのインバータ４０５を含んで成る。制御信号ＣＳＴＰＡＡは、ｎチャネル型ＭＯＳトランジスタＭ２３，Ｍ２５のゲート電極に伝達される。また、制御信号ＣＳＴＰＡＡは、インバータ４０５を介してｐチャネル型ＭＯＳトランジスタＭ２４のゲート電極に伝達される。
【００３５】
上記構成のコンパレータ回路１８６において、サンプリング期間には、制御信号ＡＮＳＬＡＡがハイレベルにされることで、トランスファスイッチ４０２が導通され、制御信号ＢＳＯＮＡＡがハイレベルにされることで、ＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ１９が導通される。これにより、コンパレータ回路１８６の入力と出力とはインバータＩＮＶ１〜ＩＮＶ３の論理しきい値付近に設定される。その後、制御信号ＡＮＳＬＡＡがローレベルにされることで、今度はトランスファスイッチ４０１が導通され、制御信号ＢＳＯＮＡＡがローレベルにされることで、ＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ１９が非導通状態にされる。この状態で、局部ＤＡ変換器１８１から供給される比較用電圧ＶＲＥＦ１，ＶＲＥＦ２を用いて、入力アナログ信号の電圧判定が（逐次比較）が行われる。
【００３６】
上記制御信号ＲＦＳＬＡＡ，ＢＳＯＮＡＡ，ＡＮＳＬＡＡ，ＣＳＴＰＡＡは、図１に示されるコントロール回路１８７から供給される。
【００３７】
図５には、演算増幅器ＯＰ１の構成例が示される。演算増幅器ＯＰ１，ＯＰ２は互いに同一構成とされるため、ここでは演算増幅器ＯＰ１について詳細に説明する。図５に示される構成は、レイル・ツー・レイルタイプとされる。レイル・ツー・レイルタイプの演算増幅器は、入力電圧範囲が正負電源電圧範囲まで広げられているため、高電位側電源ＡＶｃｃの電圧レベルが低めの場合にも、入力電圧範囲が狭くなるのを回避することができるため、ラダー抵抗回路１８２のように出力電圧が広範囲に変化する場合に好適な回路とされる。
【００３８】
図５に示される演算増幅器ＯＰ１は、特に制限されないが、第１差動部５１、第２差動部５２、出力部５３と、インバータ５２２〜５２５とを含んで成る。入力端子Ｖｉｎからの入力電圧は第１差動部５１及び第２差動部５２の双方で増幅され、後段の出力部５３に伝達される。
【００３９】
第１差動部５１は、ｐチャネル型ＭＯＳトランジスタ５０１，５０２，５０３，５０４，５０５と、ｎチャネル型ＭＯＳトランジスタ５０６，５０７とが結合されて成る。ｐチャネル型ＭＯＳトランジスタ５０２，５０３は、それらのソース電極がｐチャネル型ＭＯＳトランジスタ５０１を介して高電位側電源ＡＶｃｃに結合されることで差動対を形成する。ｎチャネル型ＭＯＳトランジスタ５０６，５０７は、上記差動対のカレントミラー型負荷を形成する。入力端子Ｖｉｎからの入力電圧はｐチャネル型ＭＯＳトランジスタ５０２のゲート電極に伝達される。ｐチャネル型ＭＯＳトランジスタ５０３のゲート電極には、この演算増幅器ＯＰ１の出力信号が帰還される。ｐチャネル型ＭＯＳトランジスタ５０１は第１差動部５１に流れる電流量を定めるための定電流源である。
【００４０】
第２差動部５２は、ｐチャネル型ＭＯＳトランジスタ５０８，５０９、ｎチャネル型ＭＯＳトランジスタ５１０，５１２，５１３，５１４，５１５が結合されて成る。ｎチャネル型ＭＯＳトランジスタ５１２，５１４は、それらのソース電極がｎチャネル型ＭＯＳトランジスタ５１５を介して低電位側電源ＡＶｓｓに結合されることで差動対を形成する。上記ｐチャネル型ＭＯＳトランジスタ５０８，５０９は、上記差動対のカレントミラー型負荷を形成する。入力端子Ｖｉｎからの入力電圧はｎチャネル型ＭＯＳトランジスタ５１２のゲート電極に伝達される。ｎチャネル型ＭＯＳトランジスタ５１４のゲート電極には、この演算増幅器ＯＰ１の出力信号が帰還される。ｎチャネル型ＭＯＳトランジスタ５１５は第２差動部５２に流れる電流量を定めるための定電流源である。
【００４１】
出力部５３は、ｐチャネル型ＭＯＳトランジスタ５１６，５１８と、ｎチャネル型ＭＯＳトランジスタ５１７，５１９と、トランスファスイッチ５２０とが結合されて成る。トランスファスイッチはｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが並列接続されて成る。ｐチャネル型ＭＯＳトランジスタ５１８とｎチャネル型ＭＯＳトランジスタ５１９とが直列接続される。ｐチャネル型ＭＯＳトランジスタ５１８のソース電極は高電位側電源ＡＶｃｃに結合され、ｎチャネル型ＭＯＳトランジスタ５１９のソース電極は低電位側電源ＡＶｓｓに結合される。ｎチャネル型ＭＯＳトランジスタ５１７のゲート電極には上記第１差動部５１の出力信号が伝達され、ｐチャネル型ＭＯＳトランジスタ５１８のゲート電極には、上記第２差動部５２の出力信号が伝達される。ｐチャネル型ＭＯＳトランジスタ５１８とｎチャネル型ＭＯＳトランジスタ５１９との直列接続ノードは後段のトランスファスイッチ５２０を介して出力端子ＯＰＯＵＴに結合される。ｐチャネル型ＭＯＳトランジスタ５１６、ｎチャネル型ＭＯＳトランジスタ５１７は、ＰＯＳＴＢＹからの信号によりそれぞれ第２差動対、第１差動対の出力かＡＶｃｃ，ＡＶｓｓを選択するために設けられる。
【００４２】
出力制御信号ＯＰＯＮは、インバータ５２２，５２３を介してトランスファスイッチ５２０に伝達される。出力制御信号ＯＰＯＮがコントロール回路１８７によってハイレベルとされたときにトランスファスイッチ５２０は導通される。これにより、ｐチャネル型ＭＯＳトランジスタ５１８とｎチャネル型ＭＯＳトランジスタ５１９との直列接続ノードからの出力信号は、トランスファスイッチ５２０を介して出力端子ＯＰＯＵＴに伝達される。これに対して、出力制御信号ＯＰＯＮがコントロール回路１８７によってローレベルとされた場合には、トランスファスイッチ５２０は非導通状態とされ、出力端子ＯＰＯＵＴは高インピーダンス状態とされる。
【００４３】
スタンバイ制御信号ＯＰＳＴＢＹは、インバータ５２１を介してｎチャネル型ＭＯＳトランジスタ５１７のゲート電極及びｐチャネル型ＭＯＳトランジスタ５０１のゲート電極に伝達され、さらにインバータ５２５を介してｎチャネル型ＭＯＳトランジスタ５１５のゲート電極及びｐチャネル型ＭＯＳトランジスタ５１６のゲート電極に伝達される。スタンバイ制御信号ＯＰＳＴＢＹがコントロール回路１８７によってハイレベルとされた場合には、ｐチャネル型ＭＯＳトランジスタ５０１，ｎチャネル型ＭＯＳトランジスタ５１５がオンされ、ｐチャネル型ＭＯＳトランジスタ５１６及びｎチャネル型ＭＯＳトランジスタ５１７がオフされることにより演算増幅器ＯＰ１は動作状態とされる。それに対して、スタンバイ制御信号ＯＰＳＴＢＹがコントロール回路１８７によってローレベルとされた場合には、ｐチャネル型ＭＯＳトランジスタ５０１，ｎチャネル型ＭＯＳトランジスタ５１５がオフされ、ｐチャネル型ＭＯＳトランジスタ５１６及びｎチャネル型ＭＯＳトランジスタ５１７がオンされることにより演算増幅器ＯＰ１はスタンバイ状態とされる。演算増幅器は、スタンバイ状態から開始すると、各部のバイアス電圧レベルが安定するまでに時間がかかる。そこで、本例では、変換中はスタンバイ制御信号ＯＰＳＴＢＹをハイレベルにして演算増幅器ＯＰ１，ＯＰ２を動作状態としておくことで速やかに増幅動作を行えるようにしている。このとき、不所望な電圧がコンパレータ回路１８６に伝達されないようにするため、出力制御信号ＯＰＯＮによって、出力端子ＯＰＯＵＴが高インピーダンス状態にされる。
【００４４】
本例では、図６に示されるように、ラダー抵抗回路１８２と、コンパレータ回路１８６との間に、演算増幅器ＯＰ１，ＯＰ２を設け、この演算増幅器ＯＰ１，ＯＰ２を介してラダー抵抗回路１８２の出力電圧をコンパレータ回路１８６に供給することにより、ラダー抵抗回路１８２から出力される電流を低減することができ、また、出力インピーダンスの低い演算増幅器ＯＰ１やＯＰ２によってサンプリングキャパシタＣ１，Ｃ４の充放電を高速に行うことができるので、ＡＤ変換速度の高速化を達成することができる。さらに、上記演算増幅器ＯＰ１，ＯＰ２にレイル・ツー・レイルタイプのものを適用しており、出力振幅をほぼ電源電圧レベルまで振らせることができるため、電源電圧が比較的低い場合においても、抵抗ラダー回路１８２によって形成された比較用電圧を精度良くコンパレータ回路１８６に伝達することができる。
【００４５】
演算増幅器ＯＰ１，ＯＰ２には、図１５の入出力特性から明らかなように、オフセットが存在するが、この演算増幅器ＯＰ１，ＯＰ２に、オフセット補正用のトランスファスイッチＳＷ１，ＳＷ２をそれぞれ並列接続することにより、オフセット補正を行うことができるため、ＡＤ変換精度の低下を防ぐことができる。オフセット補正用のトランスファスイッチＳＷ１は、例えば図７に示されるようにｎチャネル型ＭＯＳトランジスタ７１とｐチャネル型ＭＯＳトランジスタ７２とを並列接続して構成することができる。コントロール回路１８７から出力される制御信号ＴＲＯＮをｎチャネル型ＭＯＳトランジスタ７１のゲート電極に伝達すると共に、インバータ７３を介してｐチャネル型ＭＯＳトランジスタ７２のゲート電極に伝達する。制御信号ＴＲＯＮがコントロール回路１８７によってハイレベルにされたときにはＭＯＳトランジスタ７１，７２が同時にオンされることにより、演算増幅器ＯＰ１の入出力端子間が短絡されることで当該演算増幅器ＯＰ１のオフセット補正が行われる。
【００４６】
図１２にはＡＤ変換動作とオフセット補正との関係が示される。
【００４７】
ＡＤ変換処理は▲１▼〜▲３▼のように繰り返し行われる。個々のＡＤ変換処理は、サンプリングと変換処理とを含む。この変換処理においては、比較用電圧レベルが逐次変化され、そのレベル変化毎に電圧比較が行われる。そのような電圧比較において、演算増幅器ＯＰ１，ＯＰ２は、スタンバイ制御信号ＯＰＳＴＢＹがハイレベルにされることで常時動作状態とされる。制御信号ＯＰＯＮとＴＲＯＮはノンオーバラップの関係にある。制御信号ＯＰＯＮがハイレベルとされることで、演算増幅器ＯＰ１は動作状態とされる。このとき、制御信号ＴＲＯＮはローレベルとされることでオフセット補正は行われない。制御信号ＯＰＯＮがローレベルとなり、演算増幅器ＯＰ１の出力端子が高インピーダンス状態にされた後に、制御信号ＴＲＯＮがハイレベルとなり、トランスファスイッチＳＷ１が導通されることによってオフセット補正が行われる。また、ＰＯＳＴＢＹはサンプリング時においてｐチャネル型ＭＯＳトランジスタ５０１をオフ、ｎチャネル型ＭＯＳトランジスタ５１５をオフ、ｐチャネル型ＭＯＳトランジスタ５１６をオン、ｎチャネル型ＭＯＳトランジスタ５１７をオンし、変換処理時においてｐチャネル型ＭＯＳトランジスタ５０１をオン、ｎチャネル型ＭＯＳトランジスタ５１５をオン、ｐチャネル型ＭＯＳトランジスタ５１６をオフ、ｎチャネル型ＭＯＳトランジスタ５１７をオフされるように制御されることにより、サンプリング時には第１差動部、第２差動部及びＡＶｃｃとＡＶｓｓ間で直列に接続されているｐチャネル型ＭＯＳトランジスタ５１８、ｎチャネル型ＭＯＳ５１９で構成される回路の電流消費を抑え、変換処理時において第１差動部、第２差動部及びＡＶｃｃとＡＶｓｓ間で直列に接続されているｐチャネル型ＭＯＳトランジスタ５１８、ｎチャネル型ＭＯＳトランジスタ５１９で構成される回路を動作可能状態にすることにより、消費電流を抑えつつ、ＡＤ変換処理を高速に行うことができる。
【００４８】
図１６には、オフセット補正についてのシミュレーション結果が示され、図１７には、図１６における主要部１６１が拡大して示される。
【００４９】
オフセット補正を行ったほうが、それを行わない場合に比べて、目標レベル（例えば４．４Ｖ）に達するまでに要する時間が短くて済むことが分かる。従って、オフセット補正は、ＡＤ変換の高速化に有効とされる。
【００５０】
演算増幅器ＯＰ１，ＯＰ２を設けることにより、出力インピーダンスの低い演算増幅器ＯＰ１やＯＰ２からサンプリングキャパシタＣ１，Ｃ４の充放電を速やかに行うことができるので、サンプリング時間の短縮化により、ＡＤ変換速度の高速化を達成することができる。しかし、トランスファスイッチＳＷ１が導通されて充放電が行われている場合には、ラダー抵抗回路１８２の出力インピーダンスが見えてくるので、演算増幅器ＯＰ１のオフセット分の充放電は遅い。そこで、演算増幅器ＯＰ１のオフセット分の充放電を高速に行うために、図８に示されるように、抵抗ラダー回路１８２における複数の抵抗Ｒ０〜Ｒ２５６の直列接続ノードと、低電位側電源ＡＶｓｓとの間に、キャパシタＣＣ０〜ＣＣ２５５が設けられ、各ノードにおける電圧レベルを保持するようにしている（図１参照）。このようにすれば、トランスファスイッチＳＷ１が導通されて充放電が行われている場合には、対応するキャパシタＣＣ０〜ＣＣ２５５のチャージシェアにより、オフセット補正時の充放電の高速化を図ることができる。
【００５１】
ここで、制御信号ＯＰＯＮとＴＲＯＮをノンオーバラップの関係にするのは次の理由による。
【００５２】
制御信号ＯＰＯＮとＴＲＯＮとがオーバーラップすると、演算増幅器ＯＰ１の出力端子が高インピーダンス状態ではない期間に、トランスファスイッチＳＷ５が導通されることになり、その場合、演算増幅器ＯＰ１の出力論理によっては、図１４に示されるように、ラダー抵抗回路１８２からトランスファスイッチＳＷ１を介して演算増幅器ＯＰ１の出力端子側に電流７５が流れ込むことにより、キャパシタＣＣ２５４の蓄積電荷が失われ、キャパシタＣＣ２５４の存在意義が失われてしまう。そこで、制御信号ＯＰＯＮとＴＲＯＮとをノンオーバラップの関係とすることで、トランスファスイッチＳＷ１を介して演算増幅器ＯＰ１の出力端子側に電流７５が流れ込むのを防止し、上記不所望な状態を回避する。
【００５３】
尚、演算増幅器ＯＰ２とそれに並列接続されるトランスファスイッチＳＷ２においても同様の作用効果を奏する。
【００５４】
上記の例によれば、以下の作用効果を得ることができる。
【００５５】
（１）ラダー抵抗回路１８２とコンパレータ回路１８６との間に、演算増幅器ＯＰ１，ＯＰ２、トランスファスイッチＳＷ１，ＳＷ２が介在されない場合には、図９のサンプリングキャパシタ充電時間特性曲線６１で示されるように、サンプリングキャパシタＣ１，Ｃ４の充電電圧が目標値に達するまでの時間が比較的長くなり、変換中誤差が比較的大きいのに対して、ラダー抵抗回路１８２とコンパレータ回路１８６との間に、演算増幅器ＯＰ１，ＯＰ２、トランスファスイッチＳＷ１，ＳＷ２を介在させた場合には、ラダー抵抗回路１８２から出力される電流を低減することができ、また、出力インピーダンスの低い演算増幅器ＯＰ１やＯＰ２によってサンプリングキャパシタＣ１，Ｃ４の充放電を高速に行うことができる。さらに、トランスファスイッチＳＷ１，ＳＷ２により演算増幅器のオフセットが補正されることにより、図１０のサンプリングキャパシタ充電時間特性曲線６２で示されるように、上記サンプリングキャパシタ充電時間特性曲線６１に比べて、目標電圧に達するまでの時間が短縮され、演算増幅器ＯＰ１，ＯＰ２、トランスファスイッチＳＷ１，ＳＷ２によるサンプリングキャパシタ充電時間特性の改善効果が得られる。
【００５６】
（２）制御信号ＯＰＯＮとＴＲＯＮとがオーバーラップすると、演算増幅器ＯＰ１の出力端子が高インピーダンス状態ではない期間に、トランスファスイッチＳＷ５が導通されることになり、その場合、演算増幅器ＯＰ１の出力論理によっては、図１４に示されるように、ラダー抵抗回路１８２からトランスファスイッチＳＷ１を介して演算増幅器ＯＰ１の出力端子側に電流７５が流れ込むことにより、キャパシタＣＣ２５４の蓄積電荷が失われ、キャパシタＣＣ２５４の存在意義が失われてしまうのに対して、本例では、制御信号ＯＰＯＮとＴＲＯＮとをノンオーバラップの関係とすることで、トランスファスイッチＳＷ１を介して演算増幅器ＯＰ１の出力端子側に電流７５が流れ込むのを防止し、上記不所望な状態を容易に回避することができる。
【００５７】
（３）トランスファスイッチＳＷ１が導通されて充放電が行われている場合には、ラダー抵抗回路１８２の出力インピーダンスが見えてくるため、演算増幅器ＯＰ１のオフセット分の充放電が遅くなるのに対して、本例では、演算増幅器ＯＰ１のオフセット分の充放電を高速に行うために、図８に示されるように、抵抗ラダー回路１８２における複数の抵抗Ｒ０〜Ｒ２５６の直列接続ノードと、低電位側電源ＡＶｓｓとの間に、キャパシタＣＣ０〜ＣＣ２５５を設けて、各ノードにおける電圧レベルを保持するようにしている。これによりトランスファスイッチＳＷ１が導通されて充放電が行われている場合には、対応するキャパシタＣＣ０〜ＣＣ２５５のチャージシェアにより、オフセット補正時の充放電の高速化が図られるため、図１１のサンプリングキャパシタ充電時間特性曲線６３で示されるように、上記サンプリングキャパシタ充電時間特性曲線６２に比べて、目標電圧に達するまでの時間がさらに短縮され、上記キャパシタＣＣ０〜ＣＣ２５５のチャージシェアによるサンプリングキャパシタ充電時間特性の改善効果が得られる。
【００５８】
（４）演算増幅器ＯＰ１，ＯＰ２は、スタンバイ状態から開始すると、各部のバイアス電圧レベルが安定するまでに時間がかかるため、変換中はスタンバイ制御信号ＯＰＳＴＢＹをハイレベルにして上記演算増幅器ＯＰ１，ＯＰ２を動作状態としておくことで速やかに増幅動作を行うことができる。このとき、不所望な電圧がコンパレータ回路１８６に伝達されないようにするため、出力制御信号によって、上記演算増幅器ＯＰ１，ＯＰ２の出力端子が高インピーダンス状態にされる。
【００５９】
（５）演算増幅器ＯＰ１，ＯＰ２にレイル・ツー・レイルタイプのものを適用することにより、出力振幅をほぼ電源電圧レベルまで振らせることができるため、電源電圧が比較的低い場合においても、抵抗ラダー回路１８２によって形成された比較用電圧を精度良くコンパレータ回路１８６に伝達することができる。
【００６０】
図１８には、上記ＡＤ変換器１８の別の構成例が示される。
【００６１】
図１８に示されるＡＤ変換器１８が、図１に示されるのと異なるのは、アナログマルチプレクサ１８５と、コンパレータ回路１８６との間に、演算増幅器ＯＰ３と、この演算増幅器ＯＰ３に並列接続されたトランスファスイッチＳＷ６とが設けられた点である。演算増幅器ＯＰ３及びトランスファスイッチＳＷ６の具体的な構成及びその動作制御は、図１における演算増幅器ＯＰ１及びトランスファスイッチＳＷ１に等しいため、それについての詳細な説明を省略する。
【００６２】
例えば本マイクロコンピュータ２０が、自動車の制御システムのように外部ノイズが多い劣悪な環境下で稼動するシステムに適用される場合には、アナログ信号源としてのセンサのＳＮ比を良くするため、ＡＤ変換器のアナログ入力端子とセンサ信号間に直列抵抗器（数１０〜数１００ｋΩ）を設置して、フィルタ回路としたり、アナログ信号源全体のインピーダンスとして数１０〜数１００ｋΩを有するセンサ回路が使用されることが考えられる。かかる場合においては、図１８に示されるように、アナログマルチプレクサ１８５と、コンパレータ回路１８６との間に、演算増幅器ＯＰ３と、この演算増幅器ＯＰ３に並列接続されたトランスファスイッチＳＷ６とを設けることにより、アナログ信号源から出力される電流の低減を図ることができ、また、サンプリングキャパシタＣ１を演算増幅器ＯＰ３の出力により高速に駆動することができる。このため、ＡＤ変換の高速化を図ることができる。また、トランスファスイッチＳＷ６により演算増幅器のオフセット補正が行われることにより、アナログ信号のサンプリング精度の向上を図ることができる。さらに、演算増幅器ＯＰ３と、この演算増幅器ＯＰ３に並列接続されたトランスファスイッチＳＷ６との動作制御使用される信号とをノンオーバラップ信号とすることにより、トランスファスイッチＳＷ６を介して演算増幅器ＯＰ３の出力端子側に不所望な電流が流れるのを回避することができる。そして、演算増幅器ＯＰ３にレイル・ツー・レイルタイプを適用することにより、演算増幅器ＯＰ３の出力電圧をほぼ電源電圧レベルまで振らすことができる。
【００６３】
図１９には、上記ＡＤ変換器１８のさらに別の構成例が示される。
【００６４】
図１９に示されるＡＤ変換器１８が図１９に示されるのと大きく異なるのは、演算増幅器ＯＰ１の出力端子をサンプリングキャパシタＣ１に直接結合させた点である。演算増幅器ＯＰ１は、制御信号ＯＰＯＮで動作制御可能なトランスファスイッチ５２０が内蔵され、出力端子を高インピーダンス状態にすることができるため、セレクタＳＷ３を介することなく、演算増幅器ＯＰ１の出力端子をサンプリングキャパシタＣ１に直接結合させることが可能である。この場合、演算増幅器ＯＰ１によるサンプリングキャパシタＣ１に駆動において、セレクタＳＷ３のインピーダンスが関与されないため、その分、キャパシタＣＣ０〜ＣＣ２５４の値を小さくすることができる。また、図１や図１９において必要とされたトランスファスイッチＳＷ１によるオフセット補正機能は、セレクタＳＷ３によって実現することができるので、トランスファスイッチＳＷ１を省略することができる。
【００６５】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
例えば、図２０に示されるように、ＤＡ変換器１５の後段に配置されたＤＡ出力部１６において、演算増幅器ＯＰ４と、この演算増幅器ＯＰ４に並列接続されたトランスファスイッチＳＷ７とが設けられた点である。演算増幅器ＯＰ４の出力信号は、パッド２０１を介して外部出力される。演算増幅器ＯＰ４は、ＤＡ変換器１５よりも低い出力インピーダンスにより外部負荷を駆動する。従って、ＤＡ変換器１５の出力信号を直接外部出力する場合に比べて、負荷容量２０３の充放電を高速に行うことができる。尚、演算増幅器ＯＰ４及びトランスファスイッチＳＷ７の具体的な構成及びその動作制御は、図１における演算増幅器ＯＰ１及びトランスファスイッチＳＷ１に等しい。また、ＤＡ変換器１５の出力インピーダンスは高いために、トランスファスイッチＳＷ７がオンした状態においての演算増幅器ＯＰ４のオフセット分の充放電時では出力においてＤＡ変換器１５の出力インピーダンスが見えるために、ＤＡ出力部に演算増幅器ＯＰ４と並列に容量（キャパシタ）２０４を設けることにより、ＤＡ変換器１５の出力電圧を保持しておき、演算増幅器ＯＰ４のオフセット分の充放電時においては容量２０４と負荷容量２０３によりチャージシェアを行うことによりオフセット補正時の充放電の高速化が図られる。尚、図２０においては容量２０４をチップの外部端子に外付けしているが、この容量２０４をチップ内部に設けることにより、容量２０４を外付けするための外部端子を不要とし、それによって外部端子数の低減、さらにはコスト削減を図ることができる。
【００６７】
演算増幅器ＯＰ４と、この演算増幅器ＯＰ４に並列接続されたトランスファスイッチＳＷ７とを設けることにより、ＤＡ変換器１５から出力される電流の低減を図ることができ、また、演算増幅器ＯＰ４によって外部負荷を高速に駆動することができる。また、トランスファスイッチＳＷ７により演算増幅器ＯＰ４のオフセット補正が行われることにより、アナログ信号のサンプリング精度の向上を図ることができる。さらに、演算増幅器ＯＰ４と、この演算増幅器ＯＰ４に並列接続されたトランスファスイッチＳＷ７との動作制御使用される信号とをノンオーバラップ信号とすることにより、トランスファスイッチＳＷ７を介して演算増幅器ＯＰ４の出力端子側に不所望な電流が流れるのを回避することができる。そして、演算増幅器ＯＰ４にレイル・ツー・レイルタイプを適用することにより、演算増幅器ＯＰ４の出力電圧をほぼ電源電圧レベルまで振らすことができる。尚、演算増幅器ＯＰ４と、この演算増幅器ＯＰ４に並列接続されたトランスファスイッチＳＷ７をＤＡ変換器１５における信号出力段に設け、上記演算増幅器ＯＰ４を介してＤＡ変換結果を外部出力するようにしても良い。
【００６８】
また、図２で示されたマイクロコンピュータ等のロジックＬＳＩに本発明を適用することにより、ＡＤ入力部から入力されたものをＡＤ変換したものをＣＰＵで処理をする、ＣＰＵで処理をしたものをＤＡ変換してＤＡ出力部で出力する、ＡＤ入力部から入力されたものをＡＤ変換したものをＣＰＵで処理してＤＡ変換して出力するような行為をすばやくすることができる。
【００６９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００７０】
本発明は、少なくともアナログ信号とディジタル信号との間の変換を行うことを条件に適用することができる。
【００７１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７２】
すなわち、演算増幅器と、上記演算増幅器の入力端子と出力端子とを短絡することで上記演算増幅器のオフセット補正を可能とするスイッチとの介在により、ラダー抵抗回路から出力される電流を低減することができ、また、上記演算増幅器によってサンプリングキャパシタの充放電を高速に行うことができる。これにより、ラダー抵抗回路自体のインピーダンスを下げることなく、ＡＤ変換処理時間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の一例であるマイクロコンピュータに含まれるＡＤ変換器の構成例ブロック図である。
【図２】上記マイクロコンピュータの全体的な構成例ブロック図である。
【図３】図１に示されるＡＤ変換器における主要部の拡大図である。
【図４】上記ＡＤ変換器に含まれるコンパレータ回路の構成例回路図である。
【図５】上記ＡＤ変換器に含まれる演算増幅器の構成例回路図である。
【図６】上記ＡＤ変換器における主要部の動作説明のための回路図である。
【図７】上記ＡＤ変換器における主要部の動作説明のための回路図である。
【図８】上記ＡＤ変換器における主要部の動作説明のための回路図である。
【図９】上記ＡＤ変換器の比較対象とされる回路の動作タイミング図である。
【図１０】上記ＡＤ変換器における主要部の作用説明のためのタイミング図である。
【図１１】上記ＡＤ変換器における主要部の作用説明のためのタイミング図である。
【図１２】上記ＡＤ変換器の動作説明図である。
【図１３】上記ＡＤ変換器の動作説明図である。
【図１４】上記ＡＤ変換器において不所望な電流が流れる理由を説明するための回路図である。
【図１５】上記ＡＤ変換器に含まれる演算増幅器の入出力特性図である。
【図１６】上記ＡＤ変換器に含まれる演算増幅器のシミュレーション結果を示す特性図である。
【図１７】図１６における主要部を拡大した特性図である。
【図１８】上記ＡＤ変換器の別の構成例回路図である。
【図１９】上記ＡＤ変換器の別の構成例回路図である。
【図２０】上記マイクロコンピュータにおける主要部の構成例回路図である。
【符号の説明】
１０  ＣＰＵ
１５  ＤＡ変換器
１６  ＤＡ出力部
１７  ＡＤ入力部
１８  ＡＤ変換器
２０  マイクロコンピュータ
１８２  ラダー抵抗回路
１８５  アナログマルチプレクサ
１８６  コンパレータ回路
１８７  コントロール回路
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４  演算増幅器
ＳＷ１，ＳＷ２，ＳＷ６，ＳＷ７  トランスファスイッチ
ＣＣ０〜ＣＣ２５４  キャパシタ
Ｃ１，Ｃ４  サンプリングキャパシタ
【図１】
2005026805.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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