(57)【要約】【課題】温度、電源電圧が変化し、出力が数サイクル以上遅延した場合においても単一のテストパターンで測定可能なＬＳＩテスト回路およびそのテスト方法を提供する。【解決手段】ＬＳＩテスタ装置１から発生した基準クロック信号１０１をＬＳＩデバイス３に入力し、ＬＳＩデバイス３より出力した出力クロック信号１０４と、出力クロック信号１０４と同周期の基準出力信号１０５とを入力し、出力クロック信号１０４と基準出力信号１０５の遅延量に応じて、ＬＳＩテスタ装置１からＬＳＩデバイス３へ入力するテストパターンの入力信号１０２に遅延を付加する入力遅延回路４をＬＳＩテスタ装置１とＬＳＩデバイス３の間に備える。【選択図】  図１
2005003628.tif 000002
【特許請求の範囲】
【請求項１】
テストパターン入力信号を発生させるＬＳＩテスタ装置から発生させた基準クロック信号をＬＳＩデバイスに入力し、前記ＬＳＩデバイスから出力される出力クロック信号と、
前記出力クロック信号と同周期で前記ＬＳＩテスタ装置より出力する基準出力信号とを入力し、
前記出力クロック信号と前記基準出力信号間の遅延量を測定し、前記遅延量に応じて前記ＬＳＩテスタ装置から前記ＬＳＩデバイスへ入力する前記テストパターン入力信号に遅延を付加する入力遅延回路を前記ＬＳＩテスタ装置と前記ＬＳＩデバイスとの間に備えることを特徴とするＬＳＩテスト回路。
【請求項２】
前記入力遅延回路を前記ＬＳＩテスタ装置内に備えることを特徴とする請求項１記載のＬＳＩテスト回路。
【請求項３】
前記入力遅延回路は前記出力クロック信号と前記基準出力信号との位相差を検出する位相検出器と前記テストパターン入力信号を遅延させる複数の遅延素子と遅延量を選択する選択回路とを備えることを特徴とする請求項１あるいは請求項２に記載のＬＳＩテスト回路。
【請求項４】
前記入力遅延回路は前記出力クロック信号と前記基準出力信号との位相差を検出する位相検出器と遅延素子と前記遅延素子の遅延量を選択する選択回路と前記選択回路の出力信号が変化するまで入力値を保持するフリップフロップとを備えることを特徴とする請求項１あるいは請求項２に記載のＬＳＩテスト回路。
【請求項５】
前記入力遅延回路の前記位相検出器に入力される信号は、前記基準クロック信号を前記ＬＳＩデバイスに入力し前記ＬＳＩデバイスから出力される前記出力クロック信号と、前記出力クロック信号と同周期の前記ＬＳＩテスタ装置より出力させた前記基準出力信号を前記ＬＳＩデバイスに入力し前記ＬＳＩデバイス内部を通過して出力した信号とにより構成されることを特徴とする請求項３または請求項４のいずれかに記載のＬＳＩテスト回路。
【請求項６】
テストパターン入力信号を発生させるＬＳＩテスタ装置から発生させた基準クロック信号をＬＳＩデバイスに入力し、前記ＬＳＩデバイスから出力される出力クロック信号と、前記出力クロック信号と同周期で前記ＬＳＩテスタ装置より出力する基準出力信号とを入力し、前記出力クロック信号と前記基準出力信号間の遅延量を測定し、前記測定した遅延量に応じて前記ＬＳＩテスタ装置から前記ＬＳＩデバイスへ入力する前記テストパターン入力信号に遅延を付加する入力遅延回路を前記ＬＳＩテスタ装置と前記ＬＳＩデバイスとの間に備えるＬＳＩテスト回路において、前記出力クロック信号と前記基準出力信号間の前記測定した遅延量と、
前記テストパターン入力信号に付加する遅延量との、加算値が一定になるように前記テストパターン入力信号に付加する遅延量を制御することを特徴とするＬＳＩテスト回路のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩデバイスの動作が正常に行われたか検査を行うＬＳＩテスト時に用いられるＬＳＩテスト回路およびそのテスト方法に関する。
【０００２】
【従来の技術】
ＬＳＩテストはＬＳＩの製造時、または使用時に起こる故障の存在とその原因を見つけるために一般に製造の最終段階で行われる。
【０００３】
ＬＳＩテストには基本的にＬＳＩの静的な特性を測定するＤＣテストとＬＳＩテスタ装置よりテストパターンを入力し、動的な機能を測定するファンクションテストがあり、ファンクションテストではＬＳＩテスタ装置よりＬＳＩデバイスを動作させるのに必要な基準クロック信号を入力し、基準クロック信号ごとにＬＳＩテスタ装置からＬＳＩデバイスにテストパターンの入力信号が入力されることで、ＬＳＩデバイスが動作し、出力信号が出力される。
【０００４】
この出力信号がＬＳＩテスタ装置に取り込まれ、基準クロック信号ごとに設定されているストローブタイミングでテストパターンに記述されている出力期待値との比較を行うことでＬＳＩデバイスの良品、不良品の検査が行われる。
【０００５】
ＬＳＩテストにおいて、ファンクションテストはＬＳＩの故障を判別するために行っているために、一般には検査するＬＳＩの実動作テストパターンを入力するのではなく、故障検出用テストパターン自動作成ツール等を用いて作成した故障検出用テストパターンで検査し、ＬＳＩデバイスの良品、不良品の判別を実施している。
【０００６】
ＬＳＩテストでは、このファンクションテストは一般に電源電圧高条件、電源電圧通常条件、電源電圧低条件の３状態で行われる。
【０００７】
各電源電圧条件において、ＬＳＩデバイス内部の各部で遅延量が変化するため、それぞれの条件でも問題なく動作するように十分マージンを持ってテストパターンを作成する必要があるが、故障検出用のテストパターンは十分低速な速度で検査を実行しても問題はないため、従来は十分なマージンを考慮してテストパターンの作成を行う必要はなかった。
【０００８】
また、ＬＳＩ内部の遅延量を求め、最適なストローブタイミングを出力し、測定する方法（たとえば特許文献１）があるが、その場合は、ＬＳＩデバイス内部にＬＳＩテスト時のみ用いる余分なピンを出力端子ごとに接続する必要があった。
【０００９】
したがって本発明は上記問題点に鑑み、電源電圧の変化や温度条件の変化、プロセスパラメータの変動等によりＬＳＩデバイス内部の遅延時間が変動し、出力信号の基準となる出力クロック信号が遅延した場合においても、同一のテストパターンで測定できることを可能にするＬＳＩテスト回路を提供することをその目的とする。
【００１０】
【特許文献１】
特開２００１−２６４３９０号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、近年、ＬＳＩデバイスの高速化、高集積度に伴い、この故障検出用テストパターンのみでは、十分な故障検出を行うことが困難になりつつある。
【００１２】
このためＬＳＩデバイスの実動作的な機能を実施するようなテストパターンを作成し、ファンクションテスト時に追加し実行することで故障検出精度を高めている。
【００１３】
実動作的な機能を確認する場合、低速な速度で測定を実施するのでは、十分な故障検出を行うことができない場合が多いため、実動作に近い高速な基準クロック信号をＬＳＩテスタ装置より入力することにより、実動作的な機能の測定を実施していた。
【００１４】
しかし、各電源電圧条件、温度条件、またプロセスパラメータの変動により、ＬＳＩデバイス内部の遅延が基準クロック信号の１サイクル以上となる場合も存在し、出力される値も本来の期待値出力から１サイクル以上遅延した値となる。
【００１５】
この場合、基準クロック信号内でストローブを立てる位置でのテストパターンの期待値と実際の出力波形の間に１サイクル以上のずれが生じるため、動作的には良品であってもＬＳＩテスタ装置上では不良品と判断される問題が生じる。
【００１６】
このため各電源電圧、温度条件によるＬＳＩデバイス内の信号の遅延を考慮したテストパターンを用意することにより、各電源電圧、温度条件ごとでＬＳＩデバイス内での遅延による出力信号と、テストパターンの期待値が一致するようにして測定を行う方法があるが、プロセスパラメータのずれ等により、ＬＳＩデバイス内部の遅延値にずれが生じた場合には、ＬＳＩデバイスの実際の出力信号と作成したテストパターンの期待値とは異なるものとなり不良と判断される場合もある。このため電源電圧、温度条件ごとにテストパターンを用意する方法では、測定できない場合も存在する。
【００１７】
さらに、条件ごとにテストパターンを用意して測定する方法では、従来よりもテストパターン数が増加するために、テストパターン読み込み時間の増加に伴うテスト時間の増大、テストパターン量の増加が生じ、より高速、高性能なＬＳＩテスタ装置が必要となる場合も発生するためテストコストが増大する原因となっていた。
【００１８】
ところで、ＬＳＩデバイスではＬＳＩテスタ装置により入力される基準クロック信号から各種クロックをＬＳＩデバイス内部で分周することにより生成し、その各種クロックにより内部回路を動作させ、信号を出力する。
【００１９】
信号の出力は、ＬＳＩデバイス内部で生成された回路内での遅延がついた各種クロックを基準として信号が出力されるため、ＬＳＩテストプログラム上で内部生成した各種クロックと入力した基準クロック信号との遅延量を測定し、その遅延量に応じてＬＳＩテスタ装置内での期待値比較のタイミングを変更させて測定させる方法がある。
【００２０】
しかしこの場合、始めにクロックの遅延量を求め、その後、期待値のタイミングを計算し、ファンクションテストを実行するために、評価時に必要となる電源電圧、周波数の２次元特性プロット（ＳＨＭＯＯと呼ばれる）を取得するのは困難となる。
【００２１】
また、測定ごとに遅延量を算出し、計算を行う必要が発生するために、テスト時間の増大が生じる。
【００２２】
また、ＬＳＩ内部の遅延量を求め、最適なストローブタイミングを出力し、測定する方法があるが、その場合は、ＬＳＩデバイス内部にＬＳＩテスト時のみ用いる余分なピンを出力端子ごとに接続する必要があった。
【００２３】
したがって本発明は上記問題点に鑑み、電源電圧の変化や温度条件の変化、プロセスパラメータの変動等によりＬＳＩデバイス内部の遅延時間が変動し、出力信号の基準となる出力クロック信号が遅延した場合においても、同一のテストパターンで測定できることを可能にするＬＳＩテスト回路を提供することをその目的とする。
【００２４】
【課題を解決するための手段】
本発明のＬＳＩテスト回路は、テストパターン入力信号を発生させるＬＳＩテスタ装置から発生させた基準クロック信号をＬＳＩデバイスに入力し、ＬＳＩデバイスから出力される出力クロック信号と、出力クロック信号と同周期でＬＳＩテスタ装置より出力する基準出力信号とを入力し、出力クロック信号と基準出力信号間の遅延量を測定し、その遅延量に応じてＬＳＩテスタ装置からＬＳＩデバイスへ入力するテストパターン入力信号に遅延を付加する入力遅延回路をＬＳＩテスタ装置とＬＳＩデバイスとの間に備える。
【００２５】
この構成によれば、電源電圧や温度条件やプロセスパラメータの変動により、ＬＳＩデバイス内部の信号の遅延量が変化した場合においても、入力遅延回路によりＬＳＩデバイス内部の信号の遅延量に応じて、各条件におけるテストパターン入力信号の入力タイミングを最適な位置に変更できるため、テストパターンを変更させることなしに、すべての条件での測定を行うことが可能となる。
【００２６】
１テストパターンですべての条件に対応できるため、ＬＳＩテスタ装置で使われるテスタメモリ量の削減、およびテストパターン読み込み回数（テスト時間）の短縮が行える。
【００２７】
ＬＳＩデバイス評価時に従来では各条件ごとに取得を行っていた電源電圧、周波数の２次元特性プロット（ＳＨＭＯＯ）も１つのテストパターンで取得することが可能となる。
【００２８】
ＬＳＩテスト時のみ本機能を利用する点に着目して、テスト回路をＬＳＩデバイスの外で持つため、ＬＳＩデバイス内部に余分な回路を追加する必要はない。
【００２９】
また、本発明のＬＳＩテスト回路は、入力遅延回路をＬＳＩテスタ装置内に備える。
【００３０】
この構成によって、ＬＳＩテストボードに入力遅延回路を備える必要がなく、従来のＬＳＩテストボードが使用できる。
【００３１】
また、本発明のＬＳＩテスト回路において、入力遅延回路は出力クロック信号と基準出力信号との位相差を検出する位相検出器とテストパターン入力信号を遅延させる複数の遅延素子と遅延量を選択する選択回路とを備える。
【００３２】
この構成によって、出力クロック信号と基準出力信号との遅延量を高精度で検出でき、テストパターン入力信号ごとに最適の遅延量を付加することができる。また、ＰＬＬ等汎用電子部品を使って入力遅延回路を構成でき、ＬＳＩテストボードの製作が容易になる利点がある。
【００３３】
また、本発明のＬＳＩテスト回路において、入力遅延回路は出力クロック信号と基準出力信号との位相差を検出する位相検出器と遅延素子と遅延素子の遅延量を選択する選択回路と選択回路の出力信号が変化するまで入力値を保持するフリップフロップとを備える。
【００３４】
この構成によれば、８ビットや１６ビット等のバス構成になっているＬＳＩデバイスへ入力するテストパターン入力信号に対して、同じ遅延量を付加すればよい。このような場合に、入力遅延回路の回路構成を簡単化することができる。
【００３５】
また、本発明のＬＳＩテスト回路において、入力遅延回路の位相検出器に入力される信号は、基準クロック信号をＬＳＩデバイスに入力しＬＳＩデバイスから出力される出力クロック信号と、出力クロック信号と同周期のＬＳＩテスタ装置より出力させた基準出力信号をＬＳＩデバイスに入力しＬＳＩデバイス内部を通過して出力した信号と、により構成される。
【００３６】
この構成によれば、ＬＳＩデバイス内部に信号を通過させて入力遅延回路に入力することで、より正確に信号の遅延量を測定することが可能となる。
【００３７】
さらに、本発明のＬＳＩテスト回路のテスト方法は、テストパターン入力信号を発生させるＬＳＩテスタ装置から発生させた基準クロック信号をＬＳＩデバイスに入力し、ＬＳＩデバイスから出力される出力クロック信号と、出力クロック信号と同周期でＬＳＩテスタ装置より出力する基準出力信号とを入力し、出力クロック信号と基準出力信号間の遅延量を測定し、その測定した遅延量に応じてＬＳＩテスタ装置からＬＳＩデバイスへ入力するテストパターン入力信号に遅延を付加する入力遅延回路をＬＳＩテスタ装置とＬＳＩデバイスとの間に備えるＬＳＩテスト回路において、出力クロック信号と基準出力信号間の測定した遅延量と、テストパターン入力信号に付加する遅延量との、加算値が一定になるようにテストパターン入力信号に付加する遅延量を制御する。
【００３８】
【発明の実施の形態】
（実施の形態１）
以下、本発明のＬＳＩテスト回路の実施の形態１について、図面を参照しながら説明する。
【００３９】
図１は本発明の実施の形態１におけるＬＳＩテスト回路の接続図である。
【００４０】
図１において、ＬＳＩテスタ装置１からは、ＬＳＩデバイス３の機能を検査するために基準クロック信号１０１、テストパターンの入力信号１０２および基準出力信号１０５がＬＳＩテストボード２に入力されている。
【００４１】
また、ＬＳＩデバイス３からは出力信号１０３と出力クロック信号１０４が出力され、出力信号１０３は、ＬＳＩテストボード２を介してＬＳＩテスタ装置１に接続されている。
【００４２】
ＬＳＩデバイス３から出力される出力クロック信号１０４は、ＬＳＩテストボード２上の入力遅延回路４に接続され、ＬＳＩデバイス３に入力されるテストパターンの入力信号１０２は入力遅延回路４を通して遅延信号５よりＬＳＩデバイス３に入力されている。
【００４３】
またＬＳＩテスタ装置１は出力クロック信号１０４と同じ周期の基準出力信号１０５を発生させ、ＬＳＩテストボード２を介して入力遅延回路４に入力する。この基準出力信号１０５は出力クロック信号１０４と同じ周期であるが、入力遅延回路４には基準クロック信号１０１に対して遅延なしで入力されている信号である。
【００４４】
図２は入力遅延回路４の構成の一実施例を示す図である。
【００４５】
ここで、２３はＬＳＩテスタ装置１からのテストパターンの入力信号１０２を遅延させる遅延素子部であり、これはインバータやバッファ等で構成されたものである。この遅延素子部２３は入力信号の本数により複数個用意される。
【００４６】
選択回路２４は位相検出器２５により出力クロック信号１０４と基準出力信号１０５の信号の位相差を求めた結果から所定の遅延値を選択する回路（セレクタ）である。位相検出器２５は、出力クロック信号１０４が基準出力信号１０５に比べどのくらいの位相が遅れているか検出し、位相差に応じて遅延値を選択する信号を出力する。
【００４７】
なお、位相検出器２５の構成に関しては、従来のＰＬＬ等の原理により実現が可能である。
【００４８】
位相検出器２５での位相差をもとに、遅延素子部２３で追加される遅延値が選択回路２４で選択され、入力信号１０２に遅延が付加される。遅延が付加された出力信号２７が出力され、ＬＳＩデバイス３に入力される。
【００４９】
遅延素子部２３で選択される遅延値はＬＳＩデバイス３の遅延が最大になる条件のテストパターンから、遅延が最小になる条件のテストパターンまでの入力遅延に対応できるように、テストパターンを動作させる基準クロック信号１０１の１サイクルごとに用意される。
【００５０】
入力遅延回路４を用いてファンクションテストを行う場合、ＬＳＩテスタ装置１からのテストパターンの入力信号１０２は、遅延値が最大となる条件のテストパターンを利用する。
【００５１】
基準クロック信号１０１は、ＬＳＩテストボード２を通り、ＬＳＩデバイス３に入力される。ＬＳＩデバイス３内の論理回路を通過し、遅延が付加され、出力クロック信号１０４、出力信号１０３が生成され出力される。出力クロック信号１０４は入力遅延回路４に入力され、基準出力信号１０５と位相検出器２５で比較され、遅延値に応じて選択回路２４でどの遅延素子の組み合わせを選択するかが決まる。
【００５２】
一般的に、温度が高く、電源電圧が低い場合、ＬＳＩデバイス内のトランジスタ、バッファにおける信号の駆動能力は最小となるため、ＬＳＩデバイス内部の遅延量は最大となる。
【００５３】
この場合は、ＬＳＩデバイス３内の遅延量が最大となるので、入力信号１０２に付加する遅延量を最小にすることにより、トータルの遅延量をＬＳＩデバイスの遅延量にかかわらず一定になるようにする。ここでは、入力遅延回路４内の選択回路２４では入力信号１０２に遅延素子による遅延が追加されない信号が選択され、ＬＳＩテスタ装置１からの入力信号１０２に遅延なしで出力信号２７がＬＳＩデバイス３に入力される。
【００５４】
図３はＬＳＩデバイス３内の遅延最大時のシミュレーション波形を示した図である。ここで基準クロック信号１０１を基準としてテストパターンの入力信号１０２が動作する。入力遅延回路４に入力される基準出力信号１０５と出力クロック信号１０４により、遅延値が計算され、図３のように、基準出力信号１０５と出力クロック信号１０４の遅延量が大きい場合には、入力信号１０２は、もっとも遅延値が小さくなる値が選択回路２４により選択され出力信号２７として出力される。この出力信号２７が、ＬＳＩデバイス３に入力される。ＬＳＩデバイス３から出力信号１０３が出力し、ＬＳＩテスタ装置１に入力し、出力期待値と比較し、良否の判定を行う。
【００５５】
つぎに、温度が低く、電源電圧が高い状態の場合、トランジスタ、バッファの信号の駆動能力は最大となるため、ＬＳＩデバイス３内部の遅延量は最小となる。
【００５６】
図４はＬＳＩデバイス３内の遅延最小時のシミュレーション波形を示した図である。ＬＳＩテスタ装置１より入力される基準クロック信号１０１を基準としてテストパターンが動作する。位相検出器２５では、入力遅延回路４に入力される基準出力信号１０５と出力クロック信号１０４より遅延値が計算され、基準出力信号１０５と出力クロック信号１０４の遅延差が小さい場合には、選択回路２４により、入力信号１０２にもっとも遅延値が大きい遅延が付加されるように選択される。
【００５７】
このため、ＬＳＩデバイス３に印加されるテストパターンの入力は入力遅延回路４により大きい遅延値が付加された出力信号２７となり、このＬＳＩデバイス３の出力信号１０３の波形は図３の小さい遅延値を付加した出力信号１０３波形と等価なものになり、同一の出力期待値のテストパターンで測定が可能となる。
【００５８】
上記のようにＬＳＩデバイス３内部での信号の遅延値が小さいときには入力遅延回路４でＬＳＩテスタ装置１からの入力信号１０２に付加する遅延値を大きくとり、逆にＬＳＩデバイス３内部での信号の遅延値が大きいときには入力遅延回路４のＬＳＩテスタ装置１からの入力信号１０２に付加する遅延を小さくするために、ＬＳＩデバイス３内部の遅延に応じて入力信号１０２に遅延を付加することによりＬＳＩテスタ装置１を用いた実動作時のファンクションテストを１つのテストパターンで行うことが可能となる。
【００５９】
すなわち、入力遅延回路４では、基準出力信号１０５と出力クロック信号１０４との位相差より、ＬＳＩデバイス３内部の遅延量を求めるとともに、ＬＳＩデバイス３内部での信号の遅延量と、入力信号１０２に付加する遅延量との加算値が一定値になるように、付加する遅延量を制御している。
【００６０】
このことにより、ファンクションテスト時には、温度、電源電圧条件が変化した場合においても、本ＬＳＩテスト回路を持つことで１つのファンクションテストパターンで測定が可能となる。
【００６１】
特にＬＳＩデバイスの電源電圧、周波数の２次元特性プロット（ＳＨＭＯＯ）を取得する際には、各温度、電源電圧条件に適応したストローブ位置にテストプログラムを変更して測定するのは困難になるため、本発明のＬＳＩテスト回路を用いることで測定が可能となる。また、ＬＳＩテストプログラムも変更する必要はない。
【００６２】
さらに、ＬＳＩテスタ装置１内部に図１の入力遅延回路４部分を内蔵することでも、同様の効果が得られる。
【００６３】
この場合には、ＬＳＩテストボード上で入力遅延回路を付加することなしに前記機能を利用することが可能となる。この場合は、ＬＳＩテストボードに関しては従来のものを用いればよい。
【００６４】
（実施の形態２）
図５は本発明の実施の形態２における入力遅延回路を示す図である。
【００６５】
ところで、図２の入力遅延回路において、遅延素子部２３は入力信号１０２ごとに必要であり、入力信号１０２の本数が多い場合、その本数分の遅延素子部２３を用意する必要があり入力遅延回路の規模が大きくなる。
【００６６】
一方、入力信号１０２は一般的には８ビットや１６ビット等のバス構成になっている場合が多く、これらの信号には、同じ量の遅延をかければよい場合が多い。実施の形態２はこのような場合に対応する入力遅延回路である。
【００６７】
ＬＳＩテスタ装置１からの基準出力信号１０５とＬＳＩデバイス３から出力される出力クロック信号１０４が位相検出器５５に入力されている。
【００６８】
また、基準クロック信号１０１が遅延素子部５３に接続されており、遅延素子部５３を通して選択回路５４に接続されている。位相検出器５５で検出された値をもとに選択回路５４で基準クロック信号１０１にどの遅延を追加するかが決まる。
【００６９】
遅延素子部５３により遅延がついた基準クロック信号１０１が選択回路５４を通りフリップフロップ（以下ＦＦ）５８のクロック入力に接続されている。
【００７０】
ＬＳＩテスタ装置１からの入力信号１０２はこのＦＦ５８の入力Ｄ端子に接続されており、選択回路５４の出力信号の立上がり時にＦＦ５８の出力Ｑ端子から遅延した信号として出力される。出力Ｑ端子から出力された出力信号５７がＬＳＩデバイス３への入力信号として、ＬＳＩデバイス３に入力される。
【００７１】
ＦＦ５８の出力Ｑ端子の出力信号５７は選択回路５４の出力信号の立上がりタイミングまでＦＦ５８の入力Ｄ端子に入力された入力信号１０２が出力しないため、遅延素子と考えることができ図２の入力遅延回路と同様の機能を持つ。
【００７２】
なお、その他の構成は図１と同じであるため、実際の信号の動作も本発明の実施の形態１の図３，図４と同様の動作となる。
【００７３】
（実施の形態３）
図６は本発明の実施の形態３におけるＬＳＩデバイスに入力されるクロックの一部の回路構成を示す図である。
【００７４】
基準クロック信号１０１は、ＬＳＩデバイス３の入力ＩＯパッド６０３を介してＬＳＩテスタ装置１よりＬＳＩデバイス３に入力される。
【００７５】
基準クロック信号１０１は論理回路部６０４を通り、ＦＦ６０５のクロック信号として入力される。この論理回路部６０４ではＬＳＩデバイス３に同時にクロックを供給するためのバランスバッファや遅延調整回路等で構成されているために、遅延が生じる。
【００７６】
ＦＦ６０５、また組み合わせ回路部６０６を通り分周されたクロック信号は、出力ＩＯパッド６０７を介して出力クロック信号１０４として出力され、この信号が出力クロック信号１０４として入力遅延回路４に入力される。
【００７７】
また、ＬＳＩテスタ装置１から基準出力信号１０５が入力ＩＯパッド６１１を介してＬＳＩデバイス３に入力される。入力された信号６１２は、ＬＳＩデバイス３内を通過し、出力ＩＯパッド６１３を介して遅延した基準出力信号６１４として出力され、この遅延した基準出力信号６１４が基準出力信号として入力遅延回路４に入力される。
【００７８】
ＬＳＩデバイス３内部を通過して入力遅延回路４に入力されている遅延した基準出力信号６１４はＬＳＩデバイス３内部の入力ＩＯパッド６１１、出力ＩＯパッド６１３を通過する際、遅延がつく。このため入力遅延回路４に入力される遅延した基準出力信号６１４はＬＳＩデバイス３のＩＯパッドを除いた内部遅延６５０を測定することとなるため、入力遅延回路４において、出力クロック信号１０４と遅延した基準出力信号６１４の位相差を求めることにより正確に回路内部の遅延を測定することが可能となる。
【００７９】
なお、実施の形態１，２では入力遅延回路４にＬＳＩテスタ装置１からの基準出力信号１０５を直接入力するが、実施の形態１，２においても、実施の形態３のようにＬＳＩテスタ装置１からの基準出力信号１０５をＬＳＩデバイス３に一度入力し回路内を通過させた遅延した基準出力信号６１４を入力遅延回路４に入力しても同様の効果が得られる。
【００８０】
【発明の効果】
以上のように本発明は、出力信号の遅延値がファンクションテスト時に利用される基準クロック信号の数サイクル以上変化した場合でも、同一のテストプログラム、テストパターンでの測定、および電源電圧、周波数の２次元特性プロット（ＳＨＭＯＯ）測定が可能となる。
【００８１】
また、テストパターンが１種類で済むため、パターンメモリ容量の節約、テスト時間（テストパターン読み込み時間）の短縮が行える。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＬＳＩテスト回路の接続図
【図２】本発明の実施の形態１における入力遅延回路図
【図３】遅延最大時のシミュレーション波形図
【図４】遅延最小時のシミュレーション波形図
【図５】本発明の実施の形態２における入力遅延回路図
【図６】本発明の実施の形態３におけるＬＳＩデバイスのクロックの回路構成図
【符号の説明】
１  ＬＳＩテスタ装置
２  ＬＳＩテストボード
３  ＬＳＩデバイス
４  入力遅延回路
５  遅延信号
２３  遅延素子部
２４，５４  選択回路
２５  位相検出器
２７，５７，１０３  出力信号
５３  遅延素子部
５５  位相検出器
５８，６０５  フリップフロップ（ＦＦ）
１０１  基準クロック信号
１０２  入力信号
１０４  出力クロック信号
１０５  基準出力信号
６０３，６１１  入力ＩＯパッド
６０４  論理回路部
６０６  組み合わせ回路部
６０７，６１３  出力ＩＯパッド
６１２  信号
６１４  遅延した基準出力信号
６５０  内部遅延
【図１】
2005003628.tif 000003
【図２】
2005003628.tif 000004
【図３】
2005003628.tif 000005
【図４】
2005003628.tif 000006
【図５】
2005003628.tif 000007
【図６】
2005003628.tif 000008