(57)【要約】【課題】  制御サイクルが極めて短い（１０ｍｓｅｃ程度）制御装置において、主系から従系へ演算中の内部データやカウンタデータをそのまま引き継いで使用でき、これにより、制御装置内で指令値に変動がなくスムースに切り替わることができる高速二重系制御装置を提供する。【解決手段】  主系と従系の制御ユニット１２，１３と、制御ユニットのいずれかを選択する主従選択モジュール２０とを備えた高速二重系制御装置１０。主系及び従系の制御ユニット１２，１３は、それぞれデュアルポートメモリ１４と制御演算ユニット１５を有する。主系と従系のデュアルポートメモリ１４は、リアルタイムで制御データを共有している。また主系と従系の制御演算ユニット１５は、自己のデュアルポートメモリの制御データに基づき同一の制御演算を行う。さらに、主従選択モジュール２０により、主系・従系の異常を高速で監視・判定し、いずれかが異常な場合、正常な方を主系に切り替えを行う。【選択図】      図２
2005050088.tif 000002
【特許請求の範囲】
【請求項１】
主系と従系の制御ユニットと、該制御ユニットのいずれかを選択する主従選択モジュールとを備えた高速二重系制御装置であって、
前記主系及び従系の制御ユニットは、それぞれデュアルポートメモリと制御演算ユニットを有し、
主系と従系のデュアルポートメモリは、リアルタイムで制御データを共有しており、
主系と従系の制御演算ユニットは、自己のデュアルポートメモリの制御データに基づき同一の制御演算を行い、
主従選択モジュールにより、主系・従系の異常を高速で監視・判定し、いずれかが異常な場合、正常な方を主系に切り替えを行う、ことを特徴とする高速二重系制御装置。
【請求項２】
前記デュアルポートメモリは、それぞれ自系メモリエリアと他系メモリエリアを有し、
一方の自系メモリエリアと他方の他系メモリエリアは光ケーブルで接続され、自系メモリエリアのデータを制御サイクルより短い間隔で他系メモリエリアに上書きするようになっている、ことを特徴とする請求項１に記載の高速二重系制御装置。
【請求項３】
主系の制御演算ユニットは、自己の自系メモリエリアから制御データを読み込み、自系メモリエリアに制御データを上書きし、
従系の制御演算ユニットは、自己の従系メモリエリアから制御データを読み込み、自系メモリエリアに制御データを上書きする、ことを特徴とする請求項２に記載の高速二重系制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主系と従系の制御装置を備え、一方に異常が発生したときに直ちに他方の制御装置に切り替えて制御を継続する高速二重系制御装置に係わり、更に詳しくは二重系ガスタービン制御装置に関する。
【背景技術】
【０００２】
制御装置の信頼性を高めるために複数の制御装置を備えた多重系制御装置が、従来から提案されている（例えば、特許文献１〜４）。
【０００３】
特許文献１の「動作異常監視システム」は、図３に示すように、二重系の中央処理装置において、主系中央処理装置５１が伝送可能であるときパルス信号を出力する伝送可能パルス発生回路５５と、中央処理装置に接続さ伝送信号を伝送する主系シリアル伝送ライン５４と、デジタル出力部５６に接続され伝送可能信号を伝送する伝送可能通知ライン５８と、入力されたパルス信号に基づいて主系中央処理装置５１の異常を監視するパルス監視回路５７を有する複数のローカル処理装置５３とを備えたものである。
【０００４】
特許文献２の「三重系フォールトトレラントシステムのデータ変更方法」は、図４に示すように、第１から第３ユニット６１，６１，６３が並設接続され、各ユニットの入出力部６４から周期的に入力された各系のプラントデータを制御演算部６５で演算した後、その各系の演算結果を多数決処理してプラントの操作系に周期的に出力する三重系フォールトトレラントシステムにおいて、第１から第３ユニットの入出力部６４をデータ変更用動機信号線６６で相互に接続し、各ユニットが外部のマンマシンインターフェンス６７より変更データを受信した後、同期信号線６６を介して全ユニット６１，６２，６３に同期信号を出力し、全ユニットを同期させて上記変更データにより制御データを変更するものである。
【０００５】
特許文献３の「バックアップ装置及びその方法」は、図５に示すように、現用機７１と予備機７２はそれぞれ内蔵のディスク装置７３を所有する。また共有ディスク装置７４を設け、内蔵のディスク装置と同一の内容を書き込むことにより二重化構成とする。現有機は、アクセス時間の短い内蔵ディスク装置から読み出し、電文処理の結果と引継ぎ情報を共有ディスクと自身の内蔵ディスクに書き込む。現用機で障害が発生すると、予備機は共有ディスク装置から引継ぎ情報を読みだすことにより障害の発生した現用機の内容を引き継ぐ。さらに、予備機は共有ディスク装置の内容を自身の内蔵ディスク装置にコピーするものである。
【０００６】
特許文献３の「二重化装置の制御メモリ冗長方式」は、図６に示すように、予備系の制御装置８２の診断中に、現用系の制御装置８１のハード回路群８３に障害が発生したものとすると、この障害発生が障害監視回路８４により検出され、障害監視回路８４から障害検出信号とアラームがそれぞれ発生される。ＣＰＵ８５に入力されたアラームは、ＣＰＵ８６にメイトアラームとして受信され、ＣＰＵ８６の制御に基づき制御装置８２の診断を中止させる。障害検出信号が入力される外部ゲート８７の出力信号は、コピーメモリ選択回路８８を試験用メモリ回路８９の出力記憶データを選択するように切り替える。これにより、試験用メモリ回路８９に書き込まれていた制御装置８１の正常動作時の制御メモリ９０の記憶データが読み出されて、制御メモリ９１に書き込まれるものである。
【０００７】
【特許文献１】特許第３３２４３５５号公報（特開平９−０８４１５６号公報）
【特許文献２】特開２０００−６６９１２号公報
【特許文献３】特開平６−１７５７８８号公報
【特許文献４】特開平８−３０５５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した従来の多重系制御装置では、複数の制御装置がそれぞれ別の記憶装置を備えているが、各記憶装置内のデータを同期させるために、少なくとも数１００ｍｓｅｃ以上を必要とする問題点があった。
すなわち、高速で運転するガスタービン等の制御装置では、制御サイクルが１０ｍｓｅｃ程度と極めて短く、この制御サイクルにおいて、主系から従系へ切り替える場合でも、制御装置内で演算中の内部データやカウンタデータをそのまま引き継いで使用でき、指令値に変動がなくスムースに切り替わることが必要とされる。
しかし、上述した従来の多重系制御装置では、従系制御装置が主系制御装置からの正常動作信号を受信し、これが切れたときに従系制御装置に制御が切り替わるが、制御中の内部データを制御サイクル（１０ｍｓｅｃ程度）よりも短い時間で引き継いで使用できないため、この必要条件を満たせない問題点があった。
【０００９】
本発明は、かかる問題点を解決するために創案されたものである。すなわち、本発明の目的は、制御サイクルが極めて短い（１０ｍｓｅｃ程度）制御装置において、主系から従系へ演算中の内部データやカウンタデータをそのまま引き継いで使用でき、これにより、制御装置内で指令値に変動がなくスムースに切り替わることができる高速二重系制御装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明によれば、主系と従系の制御ユニットと、該制御ユニットのいずれかを選択する主従選択モジュールとを備えた高速二重系制御装置であって、
前記主系及び従系の制御ユニットは、それぞれデュアルポートメモリと制御演算ユニットを有し、
主系と従系のデュアルポートメモリは、リアルタイムで制御データを共有しており、
主系と従系の制御演算ユニットは、自己のデュアルポートメモリの制御データに基づき同一の制御演算を行い、
主従選択モジュールにより、主系・従系の異常を高速で監視・判定し、いずれかが異常な場合、正常な方を主系に切り替えを行う、ことを特徴とする高速二重系制御装置が提供される。
【００１１】
本発明の好ましい実施形態によれば、前記デュアルポートメモリは、それぞれ自系メモリエリアと他系メモリエリアを有し、一方の自系メモリエリアと他方の他系メモリエリアは光ケーブルで接続され、自系メモリエリアのデータを制御サイクルより短い間隔で他系メモリエリアに上書きするようになっている。
【００１２】
主系の制御演算ユニットは、自己の自系メモリエリアから制御データを読み込み、自系メモリエリアに制御データを上書きし、従系の制御演算ユニットは、自己の従系メモリエリアから制御データを読み込み、自系メモリエリアに制御データを上書きする、ことが好ましい。
【発明の効果】
【００１３】
上記本発明の構成によれば、主系と従系のデュアルポートメモリは、リアルタイムで制御データを共有しているので、いずれかが異常な場合、正常な方を主系に切り替えることにより、主系から従系へ演算中の内部データやカウンタデータをそのまま引き継いで使用できる。
また、デュアルポートメモリが、それぞれ自系メモリエリアと他系メモリエリアを有し、一方の自系メモリエリアと他方の他系メモリエリアは光ケーブルで接続され、自系メモリエリアのデータを制御サイクルより短い間隔（例えば数μｓｅｃ）で他系メモリエリアに上書きするので、従系の他系メモリエリアの制御データを常に主系の制御データに保持でき、実質的にリアルタイムで制御データを共有できる。
【００１４】
従って、本発明の装置により、以下の効果が得られる。
（１）従系の制御ユニットを停止・再起動させた場合に、短時間（例えば数μｓｅｃ）で主系と同じ制御演算が可能となる。
（２）主系の一部の入力が不具合にあったとき、従系の入力データを利用できる。
（３）正常動作信号以外のデータも利用することにより、正常動作の判定を強化できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の好ましい実施形態を図面を参照して説明する。なお各図において、共通する部分には同一の符号を付し、重複した説明は省略する。
【００１６】
図１は、本発明の高速二重系制御装置の模式図である。この図において、本発明の高速二重系制御装置１０は、主系と従系の制御ユニット１２，１３と、制御ユニット１２，１３のいずれかを選択する主従選択モジュール２０とを備える。
この高速二重系制御装置１０は、例えば、高速で運転するガスタービン等の制御装置であり、図示しない複数のセンサから温度、流量、圧力等のデータを受信し、アクチュエータ１（制御弁等）を制御するようになっている二重系ガスタービン制御装置である。ガスタービン用制御装置の場合、制御サイクルは約１０ｍｓｅｃ程度である。
【００１７】
図１において、本発明の高速二重系制御装置１０は、更に２つのセレクタ４を備える。各セレクタ４には、２つの制御ユニット１２，１３の出力が並列に入力され、それぞれ同一のアクチュエータ１に出力するようになっている。また、２つのセレクタ４は、主従選択モジュール１４で制御され、２つの制御ユニット１２，１３のいずれかの出力のみを選択し出力するようになっている。
【００１８】
主従選択モジュール２０は、主系・従系の２つの制御ユニット１２，１３の異常を高速で監視・判定し、いずれかが異常な場合、正常な方を主系に切り替えを行う。従って、この切り替えにより、主系と従系は逆転する。例えば、図１において、１２が主系、１３が従系であるとすると、切り替え後は１２が従系、１３が主系となる。なお、以下１２を主系、１３を従系として説明する。
【００１９】
図１において、主系及び従系の制御ユニット１２，１３は、それぞれデュアルポートメモリ１４と制御演算ユニット１５（ＣＰＵ）を有する。主系と従系のデュアルポートメモリ１４は、リアルタイムで制御データを共有するようになっている。また、主系と従系の制御演算ユニット１５は、自己のデュアルポートメモリ１４の制御データに基づき同一の制御演算を行う。
【００２０】
図２は、本発明の高速二重系制御装置１０の構成図である。この図に示すように、デュアルポートメモリ１４は、それぞれ自系メモリエリア１４ａと他系メモリエリア１４ｂを有する。このデュアルポートメモリ１４は、同一の基板に設けられている。
また、一方の自系メモリエリア１４ａと他方の他系メモリエリア１４ｂは２本の光ケーブル１６で接続され、自系メモリエリア１４ａのデータを制御サイクルより短い間隔（例えば、約２μｓｅｃ、8ｂｙｔｅ転送）で他方の他系メモリエリア１４ｂに上書きするようになっている。
【００２１】
また、本発明の高速二重系制御装置１０おいて、主系の制御演算ユニット１２は、自己の自系メモリエリア１４ａから制御データを読み込み、自系メモリエリア１４ａに制御データを上書きする。従って、主系の制御演算ユニット１２でアクチュエータ１を制御している際に、常に最新の制御データでアクチュエータを制御することができる。
一方、従系の制御演算ユニット１３は、自己の従系メモリエリア１４ｂから制御データを読み込み、自系メモリエリア１４ａに制御データを上書きする。従って、主系の制御演算ユニット１２でアクチュエータ１を制御している際に、常に最新の制御データ（主系の自系メモリエリア１４ａ）を従系の他系メモリエリア１４ｂに保持でき、実質的にリアルタイムで制御データを共有できる。
【００２２】
主系から従系への共有データの転送は、例えば、書き込み処理では、シーケンス番号から最も古いデータを判断し共有データを更新し、読み込み処理では、シーケンス番号から最も新しいデータを判断し共有データを取得する。さらに、書込中フラグにより、書き込み中の読み込みを保護し、チェックサムにて書き込みデータの整合性を確保するのがよい。
【００２３】
通信エラーの処理は、各基板において、チェックサムエラー及び通信エラーを高速制御演算周期で監視し、連続数回（例えば３回）発生した場合に、自己診断を実施するのがよい。この自己診断により、自己の基板が異常の場合には、その異常信号を出力し、他の基板が異常の場合には、その異常信号を出力する。
【００２４】
通信ダウンの処理は、通信ダウンを高速制御演算周期で監視し、連続数回（例えば３回）発生した場合に、通信ダウンの異常信号を出力する。
【００２５】
上記各異常信号は、主従選択モジュール２０に入力され、これに基づき、主系・従系の２つの制御ユニット１２，１３の異常を高速で監視・判定し、正常な方を主系に切り替えを行う。
【００２６】
上述したように、本発明の構成によれば、主系と従系のデュアルポートメモリ１４は、リアルタイムで制御データを共有しているので、いずれかが異常な場合、正常な方を主系に切り替えることにより、主系から従系へ演算中の内部データやカウンタデータをそのまま引き継いで使用できる。
また、デュアルポートメモリ１４が、それぞれ自系メモリエリア１４ａと他系メモリエリア１４ｂを有し、一方の自系メモリエリアと他方の他系メモリエリアは光ケーブルで接続され、自系メモリエリアのデータを制御サイクルより短い間隔（例えば数μｓｅｃ）で他系メモリエリアに上書きするので、従系の他系メモリエリアの制御データを常に主系の制御データに保持でき、実質的にリアルタイムで制御データを共有できる。
【００２７】
なお、本発明は、上述した実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々に変更することができることは勿論である。例えば、本発明は、ガスタービン用制御装置に限定されず、その他の装置にも自由に適用することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の高速二重系制御装置の模式図である。
【図２】本発明の高速二重系制御装置の構成図である。
【図３】特許文献１の構成図である。
【図４】特許文献２の構成図である。
【図５】特許文献３の構成図である。
【図６】特許文献４の構成図である。
【符号の説明】
【００２９】
１  アクチュエータ、４  セレクタ、
１０  高速二重系制御装置、１２，１３  制御ユニット、
１４  デュアルポートメモリ、
１４ａ  自系メモリエリア、１４ｂ  他系メモリエリア、
１５  制御演算ユニット（ＣＰＵ）、
１６  光ケーブル、２０  主従選択モジュール
【図１】
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【図２】
2005050088.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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