(57)【要約】【課題】  本発明は、ステッピングモータを低騒音かつ低振動に駆動する駆動装置を提供する。【解決手段】  参照信号生成部１１０ａは、階段波生成部２が生成した階段波を積分回路３で積分することにより、レベルが経時的に連続的に変化しかつ電流制限値を表す参照信号ＶＣＴＡを生成する。ブリッジ整流回路１３０ａはＰＷＭ制御部１２０ａからの制御に応じて、巻線１９ａへの給電電流を参照信号ＶＣＴＡによって表される電流制限値に電流チョッパ方式で制御するとともに、給電停止中にトランジスタ１０及び１２をオン状態にして巻線１９ａと共に形成される閉回路に回生電流を還流させる同期整流を行う。同期整流禁止制御部１１５ａは、参照信号の減少速度が比較的速い期間には給電停止中にトランジスタ１０又は１２がオン状態になることを禁止し回生電流の減衰を加速する。【選択図】          図１
2005185019.tif 000002
【特許請求の範囲】
【請求項１】
駆動対象であるステッピングモータが備える巻線への給電電流を測定する給電電流測定手段と、
レベルが経時的に連続的に変化し、かつ電流制限値を表す参照信号を生成する参照信号生成手段と、
導通状態において前記巻線へ給電し、非導通状態において前記巻線への給電を停止するチョッピング用スイッチング手段と、
所定の周期で前記チョッピング用スイッチング手段を導通状態にし、かつ前記測定される給電電流が前記参照信号によって表される電流制限値よりも大きくなった時点で、前記チョッピング用スイッチング手段を非導通状態にするパルス幅変調制御手段と、
前記巻線と共に閉回路を形成する同期整流用スイッチング手段と、
前記チョッピング用スイッチング手段が非導通状態にされている期間において、前記同期整流用スイッチング手段を導通状態にすることによって、前記巻線からの回生電流を前記同期整流用スイッチング手段を経由して還流させる同期整流制御手段と、
前記参照信号によって表される電流制限値が減少しつつある期間の少なくとも一部分において、前記同期整流制御手段が前記同期整流用スイッチング手段を導通状態にすることを禁止する同期整流禁止手段と
を備えることを特徴とするステッピングモータ駆動装置。
【請求項２】
前記参照信号生成手段は、
階段波を生成する階段波生成部と、
当該階段波を積分することによって前記参照信号を生成する積分回路とから構成される
ことを特徴とする請求項１に記載のステッピングモータ駆動装置。
【請求項３】
前記積分回路は、前記階段波の変化速度に応じて前記積分の時定数を変更することによって、前記参照信号を前記階段波の平均勾配に追従させて生成する
ことを特徴とする請求項２に記載のステッピングモータ駆動装置。
【請求項４】
前記積分回路は、前記階段波の変化速度を示す速度指定信号を取得し、当該取得される速度指定信号に応じて前記積分の時定数を変更する
ことを特徴とする請求項３に記載のステッピングモータ駆動装置。
【請求項５】
前記階段波生成部は、ステップ単位時間を刻むパルス信号をカウントすることにより前記階段波を生成し、
前記ステッピングモータ駆動装置は、さらに、
当該パルス信号の頻度を弁別する弁別手段を備え、
前記積分回路は、当該弁別の結果に応じて前記積分の時定数を変更する
ことを特徴とする請求項３に記載のステッピングモータ駆動装置。
【請求項６】
前記ステッピングモータ駆動装置は、さらに、
前記階段波の各ステップのレベルを表す情報信号を受信する情報信号受信手段を備え、
前記階段波生成部は、当該受信された情報信号をステップ単位時間毎にＤ／Ａ変換することによって前記階段波を生成する
ことを特徴とする請求項２に記載のステッピングモータ駆動装置。
【請求項７】
前記ステッピングモータ駆動装置は、さらに、
前記チョッピング用スイッチング手段、前記同期整流用スイッチング手段、及び他の複数のスイッチング手段を含んで構成され、前記給電電流を整流するブリッジ整流回路と、
当該ブリッジ整流回路を構成する各スイッチング手段を、それぞれ導通状態又は非導通状態の何れか所定の状態にすることによって、前記巻線への給電極性を反転させる給電極性反転手段を備える
ことを特徴とする請求項１に記載のステッピングモータ駆動装置。
【請求項８】
前記給電極性反転手段は、
前記巻線への給電極性を示す給電極性信号を取得する取得部と、
当該取得された給電極性信号を、前記参照信号によって表される電流制限値が所定量減少するために要する時間遅延させる遅延部と
を有し、
当該遅延された給電極性信号に従って前記巻線への給電極性を反転させる
ことを特徴とする請求項７に記載のステッピングモータ駆動装置。
【請求項９】
前記参照信号生成手段は、
階段波を生成する階段波生成部と、
当該階段波を積分することによって前記参照信号を生成する積分回路とから構成され、
前記パルス幅変調手段は、前記階段波のレベルが０である期間、前記チョッピング用スイッチング手段を非導通状態に維持する
ことを特徴とする請求項８に記載のステッピングモータ駆動装置。
【請求項１０】
前記給電電流測定手段は、前記巻線と直列に接続される抵抗体であり、当該抵抗体に発生する電圧によって前記給電電流を測定する
ことを特徴とする請求項１に記載のステッピングモータ駆動装置。
【請求項１１】
前記抵抗体は、導通状態にされる半導体素子である
ことを特徴とする請求項１０に記載のステッピングモータ駆動装置。
【請求項１２】
前記給電電流測定手段は、前記測定された給電電流に正のオフセットを加算した電流値を測定結果とし、
前記パルス幅変調制御手段は、所定の周期で前記チョッピング用スイッチング手段を導通状態にし、かつ前記オフセット加算後の電流値が前記参照信号によって表される電流制限値よりも大きくなった時点で、前記チョッピング用スイッチング手段を非導通状態にする
ことを特徴とする請求項１０に記載のステッピングモータ駆動装置。
【請求項１３】
前記ステッピングモータは複数の相それぞれに対応する巻線を備え、
前記給電電流測定手段は巻線毎に給電電流を測定し、
前記参照信号生成手段は巻線毎に電流制限値を表す参照信号を生成し、
前記チョッピング用スイッチング手段は巻線毎に給電とその停止とを行い、
前記パルス幅変調制御手段は、前記チョッピング用スイッチング手段を制御することによって、巻線毎に所定の周期で給電を開始しかつ前記測定される給電電流が前記参照信号によって表される電流制限値よりも大きくなった時点で給電を停止し、
前記同期整流用スイッチング手段は巻線毎に設けられ、対応する巻線と共に閉回路を形成し、
前記同期整流制御手段は、前記同期整流用スイッチング手段を個別に制御することによって、巻線毎の回生電流をそれぞれ対応する同期整流用スイッチング手段を経由して還流させ、
前記同期整流禁止手段は、巻線毎に前記参照信号によって表される電流制限値が減少しつつある期間の少なくとも一部分において、前記同期整流制御手段がその巻線に対応する同期整流用スイッチング手段を導通状態にすることを禁止する
ことを特徴とする請求項１に記載のステッピングモータ駆動装置。
【請求項１４】
駆動対象であるステッピングモータが備える巻線と共に閉回路を形成する同期整流用スイッチング手段を備えた駆動回路を用いて行われるステッピングモータ駆動方法であって、
前記巻線への給電電流を測定する給電電流測定ステップと、
レベルが経時的に連続的に変化し、かつ電流制限値を表す参照信号を生成する参照信号生成ステップと、
所定の周期で前記巻線への給電を開始し、かつ前記測定される給電電流が前記参照信号によって表される電流制限値よりも大きくなった時点で給電を停止するパルス幅変調制御ステップと
前記給電が停止されている期間において、前記同期整流用スイッチング手段を導通状態にすることによって、前記巻線からの回生電流を前記同期整流用スイッチング手段を経由して還流させる同期整流制御ステップと、
前記参照信号によって表される電流制限値が減少しつつある期間の少なくとも一部分において、前記同期整流制御ステップが前記同期整流用スイッチング手段を導通状態にすることを禁止する同期整流禁止ステップと
を含むことを特徴とするステッピングモータ駆動方法。
【請求項１５】
前記参照信号生成ステップは、
階段波を生成する階段波生成サブステップと、
当該階段波を積分することによって前記参照信号を生成する積分サブステップとを含む
ことを特徴とする請求項１４に記載のステッピングモータ駆動方法。
【請求項１６】
前記積分サブステップは、前記階段波の変化速度に応じて前記積分の時定数を変更することによって、前記参照信号を前記階段波の平均勾配に追従させて生成する
ことを特徴とする請求項１５に記載のステッピングモータ駆動方法。
【請求項１７】
前記ステッピングモータ駆動方法は、さらに、
前記巻線への給電極性を示す給電極性信号を取得する取得ステップと、
当該取得された給電極性信号を、前記参照信号によって表される電流制限値が所定量減少するために要する時間、遅延させる遅延ステップと、
当該遅延された給電極性信号に従って前記巻線への給電極性を反転させる給電極性反転ステップと
を含むことを特徴とする請求項１４に記載のステッピングモータ駆動方法。
【請求項１８】
前記給電電流測定ステップは、
前記測定された給電電流に正のオフセットを加算するオフセット加算サブステップを含み、
当該オフセット加算後の電流値を測定結果とし、
前記パルス幅変調制御ステップは、前記所定の周期で前記巻線への給電を開始し、かつ前記オフセット加算後の電流値が前記参照信号によって表される電流制限値よりも大きくなった時点で給電を停止する
ことを特徴とする請求項１４に記載のステッピングモータ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ステッピングモータ駆動装置に関し、特に、ステッピングモータを低騒音かつ低振動に駆動する技術に関する。
【背景技術】
【０００２】
近年、ＤＳＣ（Digital Still Camera:デジタル静止画カメラ、いわゆるデジカメ）やＤＶＣ（Digital Video Camera:デジタルビデオカメラ）といった撮影用電子機器における光学系アクチュエータとして、絞り、焦点、ズームなどの調整に、ステッピングモータが用いられている。
撮影用電子機器に用いられるステッピングモータの動作には、特に低騒音性及び低振動性が求められる。ステッピングモータが発する騒音は機器の内蔵マイクにキャッチされ雑音として録音され、振動はぶれ等を生じさせ録画画質を劣化させるからである。
【０００３】
この要求に応えて、ステッピングモータの動作を低騒音化及び低振動化させる駆動技術が、例えば特許文献１に開示されている。
図３３は、当該文献に開示されている駆動装置である。なお、ここでは、原理説明に必要な構成要素のみを記載する。
図３３において、２０は制御対象であるステッピングモータ、４５は回転子、１９ａ及び１９ｂはそれぞれ第１巻線及び第２巻線である。
【０００４】
アップダウンカウンタ回路４３ａは、アップダウン信号ＤＡに応じてクロック信号ＣＬＫＰをアップカウント、又はダウンカウントし、当該カウント値を示す４ビット信号ＤＡ１〜ＤＡ４をＤ／Ａコンバータ４４ａへ供給する。
Ｄ／Ａコンバータ４４ａは、４ビット信号ＤＡ１〜ＤＡ４に応じた電圧信号ＶＣＡを出力する。電圧信号ＶＣＡは、ステップ状に増加及び減少する階段波である。クロック信号ＣＬＫＰの周波数、及びステップレベルの段差の大きさに応じて、電圧信号ＶＣＡの変化速度は可変である。クロック信号ＣＬＫＰのパルス頻度が大きいほど、また、ステップレベルの段差が大きいほど、電圧信号ＶＣＡは高速な変化を示す。また、クロック信号ＣＬＫＰを停止することによって電圧信号ＶＣＡを一定値に維持できる。
【０００５】
駆動回路３９ａは、駆動信号ＶＣＡを非反転パワーアンプ４１ａで増幅すると共に、反転パワーアンプ４２ａで増幅し、両パワーアンプの各出力端の間に接続された第１巻線１９ａを電圧駆動する。
上述した構成要素と同様の構成要素が第２巻線１９ｂについても設けられ、同様の作用によって、階段波に基いて第２巻線１９ｂを電圧駆動する。
【０００６】
この構成は、巻線への給電開始時に印加電圧を段階的に増加させ、そして給電停止時に印加電圧を段階的に減少させるので、給電の開始及び停止時の急激なトルク変動によって生じる振動と騒音とが緩和される。
【特許文献１】特開平６−３４３２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来技術の駆動装置によれば、階段波のステップダウン時の巻線電流の減衰が緩慢であり、巻線電流の階段波への追従性が悪い。このことは、振動及び騒音の低減を意図して例えば正弦波を近似した階段波を与えたとしても、巻線電流は近似された正弦波に正確に追従しないので、意図した振動及び騒音の低減効果が得られないという第１の問題を引き起こす。
【０００８】
この問題は、撮影用電子機器への適用において特に重大であり、ステッピングモータ動作の一層の低騒音化及び低振動化への要求が依然として存在する。
また、上記従来技術の駆動装置は、巻線電流を常時流すため消費電力が大きいという第２の問題がある。
上記の問題に鑑み、本発明は、駆動対象であるステッピングモータの動作を低騒音化及び低振動化する駆動装置の提供を第１の目的とする。
【０００９】
また、ステッピングモータを駆動する際の消費電力を低減する駆動装置の提供を第２の目的とする。
【課題を解決するための手段】
【００１０】
上記問題を解決するため、本発明のステッピングモータ駆動装置は、駆動対象であるステッピングモータが備える巻線への給電電流を測定する給電電流測定手段と、レベルが経時的に連続的に変化し、かつ電流制限値を表す参照信号を生成する参照信号生成手段と、導通状態において前記巻線へ給電し、非導通状態において前記巻線への給電を停止するチョッピング用スイッチング手段と、所定の周期で前記チョッピング用スイッチング手段を導通状態にし、かつ前記測定される給電電流が前記参照信号によって表される電流制限値よりも大きくなった時点で、前記チョッピング用スイッチング手段を非導通状態にするパルス幅変調制御手段と、前記巻線と共に閉回路を形成する同期整流用スイッチング手段と、前記チョッピング用スイッチング手段が非導通状態にされている期間において、前記同期整流用スイッチング手段を導通状態にすることによって、前記巻線からの回生電流を前記同期整流用スイッチング手段を経由して還流させる同期整流制御手段と、前記参照信号によって表される電流制限値が減少しつつある期間の少なくとも一部分において、前記同期整流制御手段が前記同期整流用スイッチング手段を導通状態にすることを禁止する同期整流禁止手段とを備える。
【００１１】
また、前記参照信号生成手段は、階段波を生成する階段波生成部と、当該階段波を積分することによって前記参照信号を生成する積分回路とから構成されてもよい。
また、前記ステッピングモータ駆動装置は、さらに、前記チョッピング用スイッチング手段、前記同期整流用スイッチング手段、及び他の複数のスイッチング手段を含んで構成され、前記給電電流を整流するブリッジ整流回路と、当該ブリッジ整流回路を構成する各スイッチング手段を、それぞれ導通状態又は非導通状態の何れか所定の状態にすることによって、前記巻線への給電極性を反転させる給電極性反転手段を備えてもよい。
【００１２】
また、前記ステッピングモータ駆動装置において、前記給電電流測定手段は、前記巻線と直列に接続される抵抗体であり、当該抵抗体に発生する電圧によって前記給電電流を測定してもよく、また、前記抵抗体は、導通状態にされる半導体素子であってもよい。
【発明の効果】
【００１３】
前述した構成のステッピングモータ駆動装置によれば、給電電流はレベルが経時的に連続的に変化する参照信号によって表される目標値に制御される。給電電流が階段波によって表される目標値に制御されていた従来の技術と比べて、目標値のステップアップ時、及びステップダウン時のトルク変動によって生じていた振動と騒音とが解消される。
また、振動及び騒音を的確に抑制するために、例えば正弦波を近似した参照信号によって表される電流制限値に従って巻線電流を制御する場合、参照信号の減少速度が比較的速い期間には同期整流を禁止して巻線電流を高速に減衰させることで参照信号への追従性を高め、他の期間には同期整流を行って巻線電流の減衰を緩和させることで電力効率を高めることができる。
【００１４】
参照信号の減少速度に応じて同期整流を実行する期間と禁止する期間とを設けることによって、振動及び騒音の抑制効果と共に、良好な電力効率が得られる。
また、このステッピングモータ駆動装置は、巻線への給電電流を電流チョッパ方式でＰＷＭ制御するので、電圧制御を行って巻線へ給電する場合に比べて低電力化を実現する。
また、前記積分回路は、前記階段波の変化速度に応じて前記積分の時定数を変更することによって、前記参照信号を前記階段波の平均勾配に追従させて生成してもよく、また、前記階段波の変化速度を示す速度指定信号を取得し、当該取得される速度指定信号に応じて前記積分の時定数を変更してもよい。
【００１５】
また、前記階段波生成部は、ステップ単位時間を刻むパルス信号をカウントすることにより前記階段波を生成し、前記ステッピングモータ駆動装置は、さらに、当該パルス信号の頻度を弁別する弁別手段を備え、前記積分回路は、当該弁別の結果に応じて前記積分の時定数を変更してもよい。
これらの構成によれば、異なる速度で変化する複数の階段波それぞれに追従して滑らかな参照信号が生成される。その結果、様々な回転数において振動と騒音とを抑制する効果が発揮される。
【００１６】
前記ステッピングモータ駆動装置は、さらに、前記階段波の各ステップのレベルを表す情報信号を受信する情報信号受信手段を備え、前記階段波生成部は、当該受信された情報信号をステップ単位時間毎にＤ／Ａ変換することによって前記階段波を生成してもよい。
この構成によれば、情報信号に応じて任意の波形を近似する階段波を生成できる。特に、正弦波を近似した階段波を用いることによって、優れた振動と騒音との抑制効果が発揮される。
【００１７】
また、前記給電極性反転手段は、前記巻線への給電極性を示す給電極性信号を取得する取得部と、当該取得された給電極性信号を、前記参照信号によって表される電流制限値が所定量減少するために要する時間遅延させる遅延部とを有し、当該遅延された給電極性信号に従って前記巻線への給電極性を反転させてもよい。
この構成によれば、前記参照信号によって表される電流制限値が十分に０に接近していない時点で前記給電極性信号が反転する場合に、前記給電極性信号の反転後、電流制限値が十分に０に接近するために必要な時間が経過してから給電制御極性を反転することができる。これにより、巻線電流のリップル成分を、前記給電極性信号の反転後直ちに給電制御極性を反転する場合に比べて小さく抑えることができ、その結果、モータ駆動時の振動及び騒音の低減効果を的確に得ることができる。
【００１８】
また、前記参照信号生成手段は、階段波を生成する階段波生成部と、当該階段波を積分することによって前記参照信号を生成する積分回路とから構成され、前記パルス幅変調手段は、前記階段波のレベルが０である期間、前記チョッピング用スイッチング手段を非導通状態に維持してもよい。
この構成によれば、前述した効果に加えて、参照信号が０である期間に巻線への給電を完全に停止するので電力効率が向上する。
【００１９】
また、前記給電電流測定手段は、前記測定された給電電流に正のオフセットを加算した電流値を測定結果とし、前記パルス幅変調制御手段は、所定の周期で前記チョッピング用スイッチング手段を導通状態にし、かつ前記オフセット加算後の電流値が前記参照信号によって表される電流制限値よりも大きくなった時点で、前記チョッピング用スイッチング手段を非導通状態にしてもよい。
【００２０】
この構成によれば、前記給電電流測定手段からの出力が所定値よりも小さい巻線電流値に応答しないために巻線電流が当該所定値未満に制御されない状況を、個体差及び温度変動等の最悪条件下においても回避できる。つまり、巻線電流は０に至るまで確実に前記参照信号によって表される電流制限値に制御される。その結果、巻線電流が所定値未満に制御されない場合に給電制御極性の反転時に生じる段差（リップル成分）が除去され、モータ駆動時の振動及び騒音の低減効果を的確に得ることができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態に係るステッピングモータ駆動装置について、図面を参照しながら説明する。
（第１の実施形態）
本発明の第１の実施形態に係るステッピングモータ駆動装置は、レベルが経時的に連続的に変化し、かつ当該レベルによって電流制限値を表す参照信号を生成する。レベルが経時的に連続的に変化する信号とは、階段状のレベル変化を示さない信号を言い、一例として、正弦波信号、立ち上がり及び立ち下りがスロープ状である三角波信号、台形波信号等が該当する。
【００２２】
そして、当該ステッピングモータ駆動装置は、当該生成された参照信号によって表される電流制限値に応じてモータ巻線への給電電流をＰＷＭ（Pulse Width Modulation:パルス幅変調）制御、より詳細には電流チョッパ方式でＰＷＭ制御する。
また、当該ステッピングモータ駆動装置は、モータ巻線への給電を停止している期間に、導通状態にした同期整流用スイッチを経由してモータ巻線からの回生電流を還流させる同期整流を行う。しかし、前記参照信号によって表される電流制限値が減少しつつある期間の少なくとも一部分においては前記同期整流用スイッチを導通状態にせず、前記同期整流用スイッチと並列に接続されるフライホイルダイオードを経由してモータ巻線からの回生電流を還流させる。つまり、同期整流を禁止する。
【００２３】
以下、当該ステッピングモータ駆動装置について、図面を参照しながら詳細に説明する。
（全体構成）
図１は当該ステッピングモータ駆動装置の全体構成を示す機能ブロック図である。なお、同図には制御対象であるステッピングモータをも記載している。
【００２４】
図１において、２０は制御対象であるステッピングモータ、４５は回転子、１９ａ及び１９ｂはそれぞれ異なる相に対応する第１巻線、第２巻線である。
当該ステッピングモータ駆動装置は、ＰＷＭ基準信号生成部１、参照信号生成部１１０ａ、同期整流禁止制御部１１５ａ、ＰＷＭ制御部１２０ａ、ブリッジ整流回路１３０ａ、給電電流測定部１４０ａ、及び電源８から構成される。
【００２５】
巻線毎に設けられる構成要素の内容は同一なので、以下、第１巻線用の構成要素を代表して説明する。
参照信号生成部１１０ａは、階段波生成部２、及び積分回路３から構成される。ＰＷＭ制御部１２０ａは、コンパレータ４、フリップフロップ５、及び通電論理部６から構成される。ブリッジ整流回路１３０ａは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以降単にトランジスタと言う）１０〜１３、及びフライホイルダイオード１４〜１７から構成される。
【００２６】
巻線１９ａへの給電時には、トランジスタ１１及び１３の何れか給電極性に応じた一方が通電論理部６からのゲート制御信号に従って給電電流をチョッピングする。また回生時には、トランジスタ１０及び１２の両方が導通状態にされて巻線１９ａからの回生電流を同期整流するか、又は、トランジスタ１０及び１２の一方が導通状態、他方が非導通状態にされ、非導通状態にされるトランジスタと並列に接続されたフライホイルダイオードを介して回生電流を還流させる。
【００２７】
給電電流測定部１４０ａは、オン抵抗調整回路２４、トランジスタ２３、及びアンプ２１から構成される。
（階段波生成部２の詳細）
図２は、階段波生成部２の詳細な構成を示す機能ブロック図である。速度切替部は、速度指定信号ＦＤＡに応じて、階段波のステップ単位時間を刻むクロック信号ＣＬＫＰ、又はクロック信号ＣＬＫＰを２分周して得られる信号の何れかを選択して、信号Ａとしてアップダウンカウンタへ供給する。
【００２８】
アップダウンカウンタは、アップダウン信号ＤＡに応じて、信号Ａをアップカウント、又はダウンカウントする。ＲＯＭ（Read Only Memory）は、例えば正弦波を近似する階段波の各ステップレベルを示すデータを予め記憶していて、前記アップダウンカウンタのカウント値ＤＡ０〜ＤＡ３でアドレスされるステップレベルデータＤＤ０、ＤＤ１、・・・、ＤＤｎを出力する。このステップレベルデータは、Ｄ／Ａコンバータによってアナログ電圧に変換され、正弦波を近似する階段波信号ＶＣＡとして出力される。
【００２９】
当該アップダウンカウンタ、ＲＯＭ、及び当該Ｄ／Ａコンバータは、何れもごく一般的な周知回路であるため、詳細な説明を省略する。
図３は、階段波生成部２における主要信号の時間変化を示す波形図であり、速度指定信号ＦＤＡ（不図示）がハイレベルである場合を例示している。
時刻ｔ１０から時刻ｔ１１まで、クロック信号ＣＬＫＰ、ハイレベルの給電極性信号ＰＨＣＡ、及びハイレベルのアップダウン信号ＤＡが供給される。これらの信号に応じて、アップダウンカウンタは０から１５まで増加するカウント値ＤＡ０〜ＤＡ３を出力し、Ｄ／ＡコンバータはＲＯＭから読み出されたステップレベルデータＤＤ０〜ＤＤｎをＤ／Ａ変換することにより１／４周期の正弦波を近似する階段波ＶＣＡを生成する。
【００３０】
時刻ｔ１１からｔ１２まで、ローレベルのアップダウン信号ＤＡが与えられる。アップダウンカウンタは１５から０まで減少するカウント値ＤＡ０〜ＤＡ３を出力し、Ｄ／Ａコンバータは後続する１／４周期の正弦波を近似する階段波ＶＣＡを生成する。
時刻ｔ１２において、カウント値ＤＡ０〜ＤＡ３が０に達すると同時に、給電極性信号ＰＨＣＡがローレベルに転じる。
【００３１】
時刻ｔ１２からｔ１４まで、給電極性信号ＰＨＣＡがローレベルに保たれた状態で、残りの１／２周期の正弦波を近似する階段波ＶＣＡが生成される。
なお、速度指定信号ＦＤＡがローレベルの場合、クロック信号ＣＬＫＰを２分周して得られる信号が信号Ａとなり、図３に例示した場合の半分の周波数の正弦波を近似する階段波ＶＣＡが生成される。この場合、給電極性信号ＰＨＣＡ及びアップダウン信号ＤＡは予め適切なタイミングに調整されてから供給されるものとする。
【００３２】
（積分回路３の詳細）
図４は、積分回路３の詳細な構成を示す回路図である。この回路は、バタワース型のローパスフィルタとして周知であり、階段波ＶＣＡを速度指定信号ＦＤＡに応じた積分時定数で積分することによって、階段波ＶＣＡの平均勾配に追従する参照信号ＶＣＴＡを出力する。
【００３３】
このために、速度指示信号ＦＤＡによって制御されるＳＷ１及びＳＷ２を用いて、積分時定数を決定する調整抵抗が可変に構成される。
図５（Ａ）及び（Ｂ）は、積分時定数に応じて異なる増減速度の階段波に追従する参照信号が得られることを示す概念図である。
階段波が高速に増減することを示すハイレベルの速度指定信号ＦＤＡが与えられると、ＳＷ１及びＳＷ２は短絡し、前記調整抵抗は低く、積分時定数は短く設定される。図５（Ａ）は、この場合に、高速に増減する階段波ＶＣＡの平均勾配に追従する参照信号ＶＣＴＡが得られることを示している。
【００３４】
階段波が低速に増減することを示すローレベルの速度指定信号ＦＤＡが与えられると、ＳＷ１及びＳＷ２は開放され、前記調整抵抗は高く、積分時定数は長く設定される。図５（Ｂ）は、この場合に、低速に増減する階段波ＶＣＡの平均勾配に追従する参照信号ＶＣＴＡが得られることを示している。
このようにして得られた参照信号ＶＣＴＡのレベルは連続的に変化し、階段波ＶＣＡに見られた階段状のレベル変化はもはや存在しない。
【００３５】
（同期整流禁止制御部１１５ａの詳細）
図６は、同期整流禁止制御部１１５ａの詳細な構成を示す機能ブロック図である。同期整流禁止制御部１１５ａは、カウント値ＤＡ０〜ＤＡ３、及びアップダウン信号ＤＡに基づいて、カウント値が減少しつつある期間の少なくとも一部分に同期整流禁止信号ＭＭＣＰＡを出力する。この具体例によれば、同期整流禁止信号ＭＭＣＰＡは、アップダウン信号ＤＡがカウントダウン（ローレベル）を示し、かつカウント値ＤＡ０〜ＤＡ３が７から０までのいずれかの値を示す場合に出力される。
【００３６】
図７は、同期整流禁止制御に関する主要信号の時間変化を示す波形図であり、図３に示した信号の一部と共に、参照信号ＶＣＴＡ及び同期整流禁止信号ＭＭＣＰＡを示している。図に見られるように、同期整流禁止信号ＭＭＣＰＡは、参照信号ＶＣＴＡの減少速度が比較的速い期間に出力される。
（巻線電流のＰＷＭ制御動作の詳細）
次に、ＰＷＭ基準信号生成部１、参照信号生成部１１０ａ、同期整流禁止制御部１１５ａ、ＰＷＭ制御部１２０ａ、ブリッジ整流回路１３０ａ、及び給電電流測定部１４０ａが協働して行う巻線電流の供給及び回生制御動作について詳細に説明する。
【００３７】
まず、同期整流を行う場合について説明する。
図８は、この場合の巻線電流の制御に関係する主要な制御信号の時間変化を示す波形図であり、給電極性信号ＰＨＣＡがローレベル、かつ同期整流禁止信号ＭＭＣＰＡがローレベルである場合を例示している。
ＰＷＭ基準信号生成部１は、巻線への給電期間の開始を指示するＰＷＭ基準信号（不図示）を、所定周期で生成する。
【００３８】
フリップフロップ５は当該ＰＷＭ基準信号の立ち下りに同期してセットされ、巻線への給電電流が参照信号ＶＣＴＡによって表される電流を超えるとコンパレータ４から出力される信号によってリセットされる。フリップフロップ５が出力する給電指令信号Ｑは、ハイレベル及びローレベルによってそれぞれ給電期間及び回生期間を示す。
貫通保護論理部７は、短縮された給電期間を示す信号ＣＨＡ１、及び短縮された回生期間を示す信号ＣＨＡ２を生成する。通電論理部６は、各ゲート信号ＧＡ１〜ＧＡ４を、信号ＣＨＡ１、信号ＣＨＡ２、及び給電極性信号ＰＨＣＡに応じて出力する。
【００３９】
ここで、ゲート信号ＧＡ１及びＧＡ３は、ローレベルの場合に対応するトランジスタを導通させる負論理信号、ゲート信号ＧＡ２及びＧＡ４は、ハイレベルの場合に対応するトランジスタを導通させる正論理信号であることに注意する。
給電指令信号Ｑの１周期は、信号ＣＨＡ１及び信号ＣＨＡ２のレベルの組み合わせに応じて、短縮された給電期間、短縮された回生期間、及びそれ以外の貫通保護期間に分けられる。
【００４０】
給電極性信号ＰＨＣＡは常時ローレベルであり、ＧＡ１は短縮された回生期間にのみローレベル（トランジスタ１０は短縮された回生期間にのみＯＮ）となり、ＧＡ２は短縮された給電期間にのみハイレベル（トランジスタ１１は短縮された給電期間にのみＯＮ）となる。また、ＧＡ３は常時ローレベル（トランジスタ１２は常時ＯＮ）となり、ＧＡ４は常時ローレベル（トランジスタ１３は常時ＯＦＦ）となる。
【００４１】
図９は、通電論理部６の制御に応じて形成される巻線電流の経路を説明する概念図である。
短縮された給電期間において、経路Ａの電流経路が形成される。経路Ａに沿って巻線への給電が行われ、給電電流は徐々に増加する。
給電電流が参照信号ＶＣＴＡによって表される電流を超えると貫通保護期間となり、経路Ｂの電流経路が形成される。巻線からの回生電流は、フライホイルダイオード１４及びトランジスタ１２を経由する経路Ｂに沿って還流し徐々に減衰する。
【００４２】
短縮された回生期間において、経路Ｃの電流経路が形成される。巻線からの回生電流は、トランジスタ１０及び１２を経由する経路Ｃに沿って還流し徐々に減衰する。この経路Ｃに沿って回生電流が還流する状態が同期整流である。
なお、貫通保護期間は、電流経路を切り替える際にトランジスタ１０及び１１が同時に導通して給電用の電源を短絡させることがないように設けられる。
【００４３】
ＰＷＭ基準信号が与えられる度に上述した動作が繰り返され、巻線電流は参照信号ＶＣＴＡによって表される電流制限値に制御される。
次に、同期整流を行わない場合について説明する。
図１０は、同期整流を行わない場合の巻線電流の制御に関係する主要な制御信号の時間変化を示す波形図であり、給電極性信号ＰＨＣＡがローレベル、かつ同期整流禁止信号ＭＭＣＰＡがハイレベルである場合を例示している。
【００４４】
同期整流を行わない場合、同期整流禁止信号ＭＭＣＰＡがハイレベルとなって信号ＣＨＡ２をマスクするので、ゲート信号ＧＡ１は短縮された回生期間においてもハイレベルに維持され、トランジスタ１０はＯＮにならない。このため、巻線電流は一貫してフライホイルダイオード１４を経由する経路Ｂに沿って還流し徐々に減衰する。つまり、同期整流は行われない。
【００４５】
同期整流を行わない場合、フライホイルダイオード１４のロス電圧によって回生電流が抑制されるので、巻線１９ａに蓄積されたエネルギーは同期整流を行う場合よりも急速に減少する。このため、回生電流は同期整流を行う場合よりも速やかに減衰する。
なお、給電極性信号ＰＨＣＡがハイレベルの場合には、前述した動作と同様の動作が、図９に示した回路図において左右を反転して生じる。
【００４６】
以上説明した構成によれば、参照信号ＶＣＴＡの減少速度が比較的速い期間に同期整流禁止信号ＭＭＣＰＡを出力して同期整流を禁止することにより、当該期間には巻線電流を急速に減衰させて電流制限値への追従性を向上させ、他の期間には巻線電流の減衰を緩和して電力効率を向上させることができる。
（同期整流を禁止する作用）
同期整流を行わない場合に、巻線からの回生電流が同期整流を行う場合よりも急速に減衰することは、次の等価回路を用いて説明される。
【００４７】
図１１（Ａ）及び（Ｂ）は、それぞれ図９に示した経路Ｃ及び経路Ｂの等価回路である。何れの等価回路も、モータの回転に起因して巻線に発生する逆起電力を考慮しかつトランジスタのオン抵抗を無視して表している。同図中、Ｉは巻線電流、Ｌは巻線のリアクタンス値、Ｒは巻線の抵抗値、Ｅは巻線に発生する逆起電力である。
ここで、ｔを給電から回生に切り替わる時点を０とする時刻、Ioを時刻０における巻線電流、τをＬ／Ｒ（時定数）、Vdをフライホイルダイオードによるロス電圧とすると、同期整流を行う図１１（Ａ）の等価回路におけるコイル電流値Iaは、
（式１）  Ia＝(Io+Ｅ/Ｒ)×exp(-ｔ/τ)-Ｅ/Ｒ  （０≦ｔ）
同期整流を行わない図１１（Ｂ）の等価回路におけるコイル電流値Ibは、
（式２）  Ib＝(Io+(Ｅ+Vd)/Ｒ)×exp(-ｔ/τ)-(Ｅ+Vd)/Ｒ  （０≦ｔ）
と表される。
【００４８】
図１２は、前記式１及び式２それぞれによって表される回生電流の減衰特性の一例を表すグラフである。この例は、Vdを０．７Ｖ程度とし、Ｅを−Vdよりもやや小さい程度として描いている。
式１から、モータの回転が高速になるほど−（Ｅ／Ｒ）の値が大きくなって巻線電流の減衰が妨げられることが示される。このことは、特にモータの高速回転時において電流制限値の絶対値が急速に減少する期間にまで同期整流を行うと、巻線電流の減衰が鈍化して電流制限値への追従性が悪くなることを意味する。
【００４９】
同期整流を禁止すれば、式２に示すように、ステッピングモータから発生する逆起電力がフライホイルダイオードのロス電圧で打ち消されて巻線電流の減衰が加速され、電流制限値への追従性が改善される。
（まとめ）
本発明における参照信号ＶＣＴＡは、階段状のレベル変化を示さないから、階段波を参照信号に用いる場合の、ステップアップ時、及びステップダウン時のトルク変動に起因する振動と騒音とが、本発明によって完全に解消される。
【００５０】
また、振動及び騒音の抑制を意図して、例えば正弦波を近似した参照信号によって表される電流制限値に巻線電流を制御する場合、参照信号の減少速度が比較的速い期間には同期整流を禁止して巻線電流を高速に減衰させることで参照信号への追従性を高め、他の期間には同期整流を行って巻線電流の減衰を緩和することで電力効率を高める。
このように、参照信号の減少速度に応じて同期整流を実行する期間と禁止する期間とを設けることによって、振動及び騒音の抑制効果を的確に得ると同時に、良好な電力効率をも得ることができる。
【００５１】
また、このステッピングモータ駆動装置は、巻線への給電電流を電流チョッパ方式でＰＷＭ制御するので、電圧制御を行って巻線へ給電する場合に比べて低電力化を達成する。
なお、給電電流測定部１４０ａは、オン抵抗調整回路２４とトランジスタ２３とに代えて単に抵抗器を用いて構成してもよく、またオペアンプ２１を省いて構成することもできる。
（第２の実施形態）
本発明の第２の実施形態に係るステッピングモータ駆動装置は、第１の実施形態に係るステッピングモータ駆動装置と比べて、クロック信号のパルス頻度を弁別することによって前述した速度指定信号を装置内部で生成し、当該生成された速度指定信号を用いて参照信号を生成する点で異なる。以下、主に第１の実施形態との違いを説明する。
【００５２】
（参照信号生成に係る主要部の構成）
図１３は、第２の実施形態における、参照信号生成に関する構成を示す機能ブロック図である。第１の実施形態と比べて、パルス頻度弁別部２２が追加される。パルス頻度弁別部２２は、第１の実施形態において外部から供給されていた速度指定信号ＦＤＡを、クロック信号ＣＬＫＰのパルス頻度を弁別することによって生成する。
【００５３】
図１４は、パルス頻度弁別部２２の構成を示す機能ブロック図である。
第１モノマルチ部は、デジタル構成された単安定マルチバイブレータであり、クロック信号ＣＬＫＰの周期毎にトリガされ、弁別用信号ＭＣＬＫの８パルス期間にわたって出力信号ＯＵＴ１を出力する。
第２モノマルチ部は、デジタル構成された単安定マルチバイブレータであり、出力信号ＯＵＴ１の出力終了でトリガされ、弁別用信号ＭＣＬＫの８パルス期間にわたって出力信号ＯＵＴ２を出力する。
【００５４】
信号Ｊ１は、ＯＵＴ１及びＯＵＴ２の何れもが出力されている期間を示し、信号Ｊ２は、ＯＵＴ１及びＯＵＴ２の何れもが出力されていない期間を示す。
パルス頻度弁別部２２は、ＯＵＴ２の出力中に次のＯＵＴ１の出力が開始されるか、ＯＵＴ２の出力終了後に次のＯＵＴ１の出力が開始されるかに応じて、クロック信号ＣＬＫＰの周期の長短（すなわちパルス頻度）を弁別する。
【００５５】
（パルス頻度弁別部２２の動作）
図１５は、パルス頻度弁別部２２における主要信号の時間変化を示す波形図である。
図１５の左半分は、クロック信号ＣＬＫＰの周期が短い（すなわちパルス頻度が高い）場合を表している。この場合、ＯＵＴ２の出力中に次のＯＵＴ１の出力が開始されるので、信号Ｊ１がクロック信号ＣＬＫＰの周期毎に出力され、信号Ｊ２は出力されず、その結果、フリップフロップが繰り返しセットされ、速度指定信号ＦＤＡがハイレベルに維持される。
【００５６】
図１５の右半分は、クロック信号ＣＬＫＰの周期が長い（すなわちパルス頻度が低い）場合を表している。この場合、ＯＵＴ２の出力終了後に次のＯＵＴ１の出力が開始されるので、信号Ｊ１は出力されず、信号Ｊ２がクロック信号ＣＬＫＰの周期毎に出力されるので、フリップフロップが繰り返しリセットされ、その結果、速度指定信号ＦＤＡがローレベルに維持される。
（第３の実施形態）
本発明の第３の実施形態に係るステッピングモータ駆動装置は、第２の実施形態に係るステッピングモータ駆動装置と比べて、参照信号ＶＣＴＡの生成に関する構成が変更される。以下、主に第２の実施形態との違いを説明する。
【００５７】
（参照信号生成に係る主要部の構成）
図１６は、第３の実施形態における、参照信号生成に関する構成を示す機能ブロック図であり、第２の実施形態と比べて、積分回路３に代えて積分回路２５が用いられる点で異なる。
（積分回路２５の詳細）
積分回路２５は、速度指定信号ＦＤＡと速度プログラム信号ＰＲＧとの両方に基いて制御されるスイッチを用いて、積分時定数を決定する調整抵抗が可変に構成される。
【００５８】
図１７は、積分回路２５の詳細な構成を示す機能ブロック図である。ＲＯＭは、所期の積分時定数を得るための各スイッチの短絡／開放状態を示す情報を複数の積分時定数について予め保持している。積分回路２５は、速度指定信号ＦＤＡと速度プログラム信号ＰＲＧとに応じて、当該ＲＯＭから各スイッチの短絡／開放状態を示す情報を読み出し、読み出された情報に示される短絡／開放状態を指示する信号を各スイッチに出力する。
【００５９】
この構成によって、積分回路２５は、速度指定信号ＦＤＡに応じて階段波ＶＣＡのステップの周期に適合すると同時に、速度プログラム信号ＰＲＧに応じて、例えば、階段波ＶＣＡのステップの深さにも適合して、階段波ＶＣＡの平均勾配に追従する参照信号ＶＣＴＡを得るための積分時定数を設定することができる。
好適な具体例として、第１の実施形態で説明したように正弦波を近似した階段波ＶＣＡを用いる場合、階段波ＶＣＡのステップの深さが相対的に深くなる期間、例えば階段波生成部のアップダウンカウンタが０から７までのカウント値を示す期間に速度プログラム信号ＰＲＧを与えてもよい。このような速度プログラム信号ＰＲＧに基づいて得られる参照信号ＶＣＴＡは、時間的に変動する階段波ＶＣＡの平均勾配に精度良く追従して正弦波により近い波形となるので、振動及び騒音の抑制効果を高めることができる。
（第４の実施形態）
本発明の第４の実施形態に係るステッピングモータ駆動装置は、第１の実施形態に係るステッピングモータ駆動装置と比べて、給電極性信号を遅延させる構成が追加される点で異なる。以下、主に第１の実施形態との違いを説明する。
【００６０】
（全体構成）
図１８は第４の実施形態に係るステッピングモータ駆動装置の全体構成を示す機能ブロック図である。なお、同図には制御対象であるステッピングモータをも記載している。このステッピングモータ駆動装置は、第１の実施形態に係るステッピングモータ駆動装置（図１参照）に反転時期調整部１１６ａを追加して構成される。反転時期調整部１１６ａは、給電極性信号ＰＨＣＡに所定の遅延を与えてから通電論理部６へ出力する。
【００６１】
（反転時期調整部１１６ａの詳細）
図１９は、反転時期調整部１１６ａの詳細な構成を示す機能ブロック図である。反転時期調整部１１６ａは、給電極性信号ＰＨＣＡと、遅延用信号ＣＬＫとを入力され、遅延給電極性信号Ｇを出力する。
ここで、遅延用信号ＣＬＫは階段波ＶＣＡのステップ単位時間よりも短い周期のクロック信号であり、例えば、ＰＷＭ基準信号生成部１から出力されるＰＷＭ基準信号を兼用してもよい。
【００６２】
反転時期調整部１１６ａは、給電極性信号ＰＨＣＡの立ち上がりエッジ及び立下りエッジを遅延用信号ＣＬＫに基づいて同期微分してそれぞれ信号Ａ及び信号Ｅを生成し、さらに信号Ａ及び信号Ｅを延長して信号Ｃ及び信号Ｆを生成する。そして、信号Ｃ、信号Ｆ、及び給電極性信号ＰＨＣＡから、遅延給電極性信号Ｇを合成して出力する。
図２０は、反転時期調整に関する主要信号の時間変化を示す波形図である。この例では、信号Ｃ及び信号Ｆの出力期間を階段波ＶＣＡのステップ単位時間に略一致させている。この時間は、参照信号ＶＣＴＡのレベルが階段波ＶＣＡの略１ステップ分減少するために要する時間に相当する。
【００６３】
（給電極性の反転時期を遅延させる効果）
図２１は、給電極性の反転時期を遅延させる効果を示す概念図であり、（Ａ）は給電極性信号ＰＨＣＡを遅延させた場合の巻線電流の時間変化、（Ｂ）は給電極性信号ＰＨＣＡを遅延させない場合の巻線電流の時間変化を、それぞれ表す波形図である。なお、各縦線は給電指令信号Ｑの立下りの時期を示す。
【００６４】
給電極性信号ＰＨＣＡが反転すると巻線への給電制御極性が反転するので、参照信号ＶＣＴＡに応じて制御される巻線電流値の正負に対応する電流方向が入れ替わる。当該符号を加味した参照信号ＶＣＴＡ×ＰＨＣＡを図示する。巻線への給電電流は、電流方向をも考慮してこのＶＣＴＡ×ＰＨＣＡに制限される。
給電極性信号ＰＨＣＡの反転時期が階段波ＶＣＡのレベルが０に達する時期と略同時であるとして、給電極性信号ＰＨＣＡを遅延させなければ、給電極性信号ＰＨＣＡが反転した後のＰＷＭ基準信号の最初の立下りから、その時流れている回生電流とは逆方向に巻線電流が参照信号ＶＣＴＡによって表される電流制限値に達するまで、電源回路から給電が行われる。この動作は図２１（Ｂ）に示される。この場合、巻線電流のリップル成分が増大してモータ駆動時の振動及び騒音の低減が阻害される。
【００６５】
これに対し、給電極性信号ＰＨＣＡを参照信号ＶＣＴＡのレベルが階段波ＶＣＡの略１ステップ分減少するために要する時間遅延させれば、参照信号ＶＣＴＡのレベルが十分に０に近づいてから給電制御極性を切り替えることになるので、給電極性信号ＰＨＣＡを遅延しない場合に比べて巻線電流のリップル成分を小さく抑えることができる。この動作は図２１（Ａ）に示される。この場合、モータ駆動時の振動及び騒音の低減効果を的確に得ることができる。
【００６６】
なお、給電極性信号ＰＨＣＡを遅延させた上に、さらに階段波ＶＣＡのレベルが０である期間に巻線への給電を停止することも考えられる。このような制御は、例えば、参照信号生成部１１０ａにおけるカウント値ＤＡ０〜ＤＡ３が０である場合に給電禁止信号を出力するデコード回路と、当該給電禁止信号によってフリップフロップ５をセットするＰＷＭ基準信号をマスクするゲート回路とを用いて行うことができる。当該給電禁止信号には、図６の最上部に記載したゲート回路から出力される信号を用いてもよい。
【００６７】
この構成によれば、階段波ＶＣＡのレベルが０である期間、巻線への給電を完全に停止して電力効率の向上を図ることができる。
（反転時期調整部の変形例）
図２２は、反転時期調整部の変形例を示す機能ブロック図である。この変形例は、図１９に示した反転時期調整部の、信号Ａ及び信号Ｅをそれぞれ延長して信号Ｃ及び信号Ｆを生成する回路部分を、デジタル構成された単安定マルチバイブレータに置換したものであり、図１９に示した反転時期調整部と同様に動作して、給電極性信号ＰＨＣＡを遅延させる。
（実施の形態５）
本発明の第５の実施形態に係るステッピングモータ駆動装置は、第１の実施形態に係るステッピングモータ駆動装置と比べて、給電電流測定用のアンプ２１の出力に正のオフセットを意図的に加算するように構成される点で異なる。以下、主に第１の実施形態との違いを説明する。
【００６８】
（正のオフセットを加算する構成）
図２３（Ａ）及び（Ｂ）はそれぞれ、給電電流を測定するためのアンプ２１の出力に正のオフセットを意図的に加算する構成の一例を示す機能ブロック図である。何れの構成も、給電電流測定部１４０ａ（図１参照）におけるアンプ２１の非反転入力端に定電流源及び抵抗を付加して得られる。
【００６９】
図２３（Ａ）の構成によれば、トランジスタ２３による電圧降下にオフセット電圧Ｉ×Ｒを加算して得られる入力電圧が増幅されて出力され、図２３（Ｂ）の構成によれば、トランジスタ２３による電圧降下にオフセット電圧Ｉ×（Ｒ1＋Ｒ2）／（Ｒ1×Ｒ2）を加算して得られる入力電圧が増幅されて出力される。
図２４は、アンプの入出力特性分布を示すグラフである。アンプ自体のオフセットを０とすると、アンプ本来の入出力特性は、個体差や温度変動等のため、原点を通る特性Ｂを中心として負のオフセットを持つ特性Ａから正のオフセットを持つ特性Ｃまでの範囲に分布する。
【００７０】
特性ＡによればＶDEADよりも小さい入力ＶINに対して出力ＶOUTが現れない。出力ＶOUTは、ＰＷＭ制御用のフリップフロップ５をリセットしてチョッピング用のトランジスタを非導通状態にするための信号だから、この特性Ａを持つアンプを用いて測定した巻線電流に基づいてＰＷＭ制御を行えば、巻線電流が少なくともＶDEADに相当する電流を超えるまではチョッピング用のトランジスタがオフされない。つまり、巻線電流をＶDEADに相当する電流よりも小さく制御することができない。
【００７１】
図２５は、このために生じる不具合を説明するための概念図であり、巻線電流の測定に特性Ａのアンプ及び特性Ｂのアンプをそれぞれ用いる場合の巻線電流の時間変化を示している。
特性Ａのアンプを用いる場合、巻線電流はＶDEADに相当する電流よりも小さく制御できないから、巻線電流は太い点線で示したように参照信号ＶＣＴＡによって表される電流制限値にＶDEADに相当する電流を加算した見かけの電流制限値に制御される。この場合、給電制御極性が反転する時点で見かけの電流制限値に生じる段差のために巻線電流のリップル成分が増大し、モータ駆動時の振動及び騒音の低減が阻害される。
【００７２】
これに対し、特性Ｂのアンプを用いる場合、その出力は巻線電流が０に至るまで応答するから、巻線電流は太い実線で示したように参照信号ＶＣＴＡによって表される電流制限値に正確に制御される。この場合、モータ駆動時の振動及び騒音の低減効果を的確に得ることができる。
そこでアンプに意図的に正のオフセットを持たせることによって特性分布を図２４の特性Ｂから特性Ｄまでの範囲にシフトさせれば、個体差及び温度変動等の最悪条件下においてもアンプが特性Ａに従って動作することを回避でき、その結果、モータ駆動時の振動及び騒音の低減効果を的確に得ることができる。
【００７３】
（正のオフセットを加算する構成の変形例）
図２６は、アンプの出力に正のオフセットを意図的に加算するための他の構成を示す回路図である。この回路図はオペアンプの等価回路を例示しており、図に見られるように８個のトランジスタを含む。
このうち所定のトランジスタのゲート長及びゲート幅の比を図２６に示したように製造することによって、定電流源及び抵抗を付加することなく、アンプ自体の入出力特性に正のオフセットを持たせることができる。
【００７４】
このように製造したオペアンプを電流検出用のアンプとして用いる構成も、本発明に含まれる。
（実施の形態６）
本発明の第６の実施形態に係るステッピングモータ駆動装置は、第４の実施形態に係るステッピングモータ駆動装置（図１８参照）と比べて、階段波の各ステップのレベルを表すシリアルデータを受信し、当該シリアルデータに基いて階段波を生成し、当該階段波から参照信号を生成する点で異なる。以下、主に第４の実施形態との違いを説明する。
【００７５】
（全体構成）
図２７は、本実施形態におけるステッピングモータ駆動装置の全体構成を示す機能ブロック図である。
第４の実施形態と同一の構成要素には同一の符号を付して示し、説明を省略する。また、巻線毎に設けられる構成要素の内容は同一なので、ここでは第１巻線１９ａ用の構成要素のみを代表して記載し、他の記載を省略する。
【００７６】
当該ステッピングモータ駆動装置は、ＰＷＭ基準信号生成部１、シリアルデータ通信部３２、パルス頻度弁別部２２、参照信号生成部１６０ａ、同期整流禁止制御部１１５ａ、反転時期調整部１１６ａ、ＰＷＭ制御部１２０ａ、ブリッジ整流回路１３０ａ、給電電流測定部１４０ａ、及び電源８から構成される。
シリアルデータ通信部３２は、巻線毎の階段波における各ステップのレベルを表すシリアル情報信号ＤＡＴＡを、通信制御用信号ＥＮＡＢ及びＣＬＫを用いた制御の下で受信し、当該受信したシリアル情報信号をパラレル変換する。そして、当該変換後のパラレルデータを、ステップ単位時間毎に、クロック信号ＣＬＫＰと共に各巻線に対応する参照信号生成部１６０ａへ供給する。
【００７７】
参照信号生成部１６０ａにおける階段波生成部３１ａは、階段波生成部２から、速度切替部、アップダウンカウンタ、及びＲＯＭを省いて構成したものであり、実質的にＤ／Ａコンバータである。シリアルデータ通信部３２から供給される、各ステップのレベルを表すパラレルデータを、ステップ単位時間毎にＤ／Ａ変換することによって、階段波ＶＣＡを生成する。
【００７８】
（シリアルデータの詳細）
図２８は、受信されるシリアルデータの１単位を示したタイミングチャートであり、１巻線用の階段波の１ステップ分を示している。各巻線用の階段波の各ステップに関するシリアルデータがこのような単位で表され、連続して受信される。ＥＮＡＢは単位期間信号、ＣＬＫはビット同期信号、ＤＡＴＡは情報信号である。
【００７９】
１単位の情報信号ＤＡＴＡは、８ビットで構成される。最初の３ビットが巻線を識別するアドレスＡ２〜Ａ０、次の１ビットが増減方向ビットＤＤ、残りの４ビットがステップのレベルを表すデータＤ３〜Ｄ０である。
また、図２８には、シリアルデータ通信部３２における主要信号の時間変化をも、通信タイミングに合わせて示している。
【００８０】
（シリアルデータ通信部３２の詳細）
図２９は、シリアルデータ通信部３２の詳細な構成を示す機能ブロック図である。シリアルデータ通信部３２は、アドレスカウンタ回路３５、データカウンタ回路３４、シリアルパラレル変換回路３３、ライト信号生成回路３６、アドレスデコーダ回路３７、及びレジスタ回路３８から構成される。
【００８１】
図３０は、アドレスカウンタ回路３５、データカウンタ回路３４、シリアルパラレル変換回路３３、及びライト信号生成回路３６の詳細な構成を示す機能ブロック図である。
アドレスカウンタ回路３５は、各単位の前半４ビット分のビット同期信号ＣＬＫをカウントすることによって、前半４ビットの情報信号の受信が完了したことを示すアドレス完了信号ＡＤＯ及びＡＤＴを出力する。
【００８２】
データカウンタ回路３４は、アドレス完了信号ＡＤＯ信号によってトリガされ、後半４ビット分のビット同期信号ＣＬＫをカウントすることによって、８ビット全ての情報信号ＤＡＴＡの受信が完了したこと示すデータ完了信号ＤＡＴＣを出力する。
シリアルパラレル変換回路３３は、図中上段の４つのフリップフロップで構成されるシフトレジスタによって、情報信号ＤＡＴＡをパラレル変換する。そして、アドレス完了信号ＡＤＴの立上りで、前半４ビットに含まれるアドレスＳＡＤ０〜ＳＡＤ２及び増減方向ビットＤＤを、図中下段の４つのフリップフロップにラッチする。これによって、アドレスＳＡＤ０〜ＳＡＤ２及び増減方向ビットＤＤが、後半４ビットに含まれるデータＳＤ０〜ＳＤ３から分離される。
【００８３】
ライト信号生成回路３６は、ＤＡＴＣ信号、及び単位期間信号ＥＮＡＢの両方が出力されている間、ライト信号ＲＥＣを出力する。
図３１は、アドレスデコーダ回路３７の詳細な構成を示す機能ブロック図である。
アドレスデコーダ回路３７は、レジスタ回路３８に設けられる５ビットのレジスタ組の１つに、データＳＤ０〜ＳＤ３、及び増減方向ビットＤＤの記録を指示する信号ＲＣＫＡ、及びＲＣＫＢを、ライト信号ＲＥＣ、及びアドレスＳＡＤ０〜ＳＡＤ２に応じて生成する。信号ＲＣＫＡ及びＲＣＫＢは、それぞれ、階段波のステップ単位時間を示す巻線毎のクロック信号ＣＬＫＰＡ及びＣＬＫＰＢとしても用いられる。
【００８４】
図３２は、レジスタ回路３８の詳細な構成を示す機能ブロック図である。
レジスタ回路３８は、巻線１９ａ及び１９ｂにそれぞれ対応して５ビットのレジスタ組Ａ及びＢを備えている。ＲＣＫＡ信号が与えられるとデータＳＤ０〜ＳＤ３、及び増減方向ビットＤＤをレジスタ組Ａに記録し、記録したデータを５ビットパラレル信号ＤＡ０Ａ〜ＤＡ３Ａ、ＤＡとして出力する。ＲＣＫＢ信号が与えられるとデータＳＤ０〜ＳＤ３、及び増減方向ビットＤＤをレジスタ組Ｂに記録し、記録したデータを５ビットパラレル信号ＤＡ０Ｂ〜ＤＡ３Ｂ、ＤＢとして出力する。
【００８５】
以上説明したように、階段波生成部３１ａは、パラレルデータＤＡ０Ａ〜ＤＡ３Ａをクロック信号ＣＬＫＰＡで示されるステップ単位時間毎にＤ／Ａ変換することによって、階段波ＶＣＡを生成する。
この場合の階段波ＶＣＡの各ステップレベルは、ステップ毎にシリアルデータで指示されるので、第１の実施形態で例示したような正弦波を近似する階段波のみならず、任意の波形を近似する階段波ＶＣＡを得ることができる。
（その他の変形例）
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）本発明は、実施の形態で説明したステッピングモータ駆動方法を、コンピュータシステムを用いて実現するためのコンピュータプログラムであるとしてもよいし、前記プログラムを表すデジタル信号であるとしてもよい。
【００８６】
また、本発明は、前記プログラム又は前記デジタル信号を記録したコンピュータ読取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ、ＭＯ、ＤＶＤ、半導体メモリ等であるとしてもよい。
また、本発明は、電気通信回線、無線又は有線通信回線、若しくはインターネットに代表されるネットワーク等を経由して伝送される前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
【００８７】
また、前記プログラム又は前記デジタル信号は、前記記録媒体に記録されて移送され、若しくは、前記ネットワーク等を経由して移送され、独立した他のコンピュータシステムにおいて実施されるとしてもよい。
（２）各実施の形態では、トランジスタ１３及び１１によって給電電流をチョッピング制御するとしたが、トランジスタ１２及び１０によって給電電流をチョッピング制御しても、振動と騒音との抑制効果が同様に得られる。
（３）各実施の形態では、２相の巻線を備えるステッピングモータを例示したが、本発明が２相のステッピングモータに限定されるものでないことはいうまでもない。他の相数、例えば５相のステッピングモータの各巻線を、レベルが経時的に連続的に変化する参照信号を用いて給電制御する場合も、本発明に含まれる。
（４）第１の実施の形態では、参照信号生成部は、階段波生成部と積分回路とを有し、階段波生成部は階段波を生成し、積分回路は当該生成された階段波を積分することによってレベルが経時的に連続的に変化する参照信号を生成するとしたが、参照信号生成部の内部構成は、当該構成に限定されない。
【００８８】
例えば、参照信号生成部が、アナログ発振回路を用いてレベルが経時的に連続的に変化する参照信号を生成する場合も、本発明に含まれる。
【産業上の利用可能性】
【００８９】
本発明に係るステッピングモータ駆動装置は、例えば撮影用電子機器において静音かつ低振動動作を要求されるステッピングモータの駆動に利用できる。
【図面の簡単な説明】
【００９０】
【図１】実施形態１に係るステッピングモータ駆動装置の構成を示す機能ブロック図である。
【図２】階段波生成部の構成を示す機能ブロック図である。
【図３】階段波生成部における主要信号の時間変化を示す波形図である。
【図４】積分回路の構成を示す機能ブロック図である。
【図５】（Ａ）及び（Ｂ）積分時定数に応じて異なる速度の階段波に追従する参照信号が得られることを示す概念図である。
【図６】同期整流禁止制御部の構成を示す機能ブロック図である。
【図７】同期整流禁止制御に関する主要信号の時間変化を示す波形図である。
【図８】ＰＷＭ制御に関する主要信号の時間変化を示す波形図である。
【図９】通電論理部の制御に応じて形成される巻線電流の経路を説明する概念図である。
【図１０】ＰＷＭ制御に関する主要信号の時間変化を示す波形図である。
【図１１】（Ａ）及び（Ｂ）回生時の電流経路の逆起電力を考慮した等価回路である。
【図１２】電流経路に応じた回生電流の減衰特性を表すグラフである。
【図１３】参照信号生成に関する変形例を示す機能ブロック図である。
【図１４】パルス頻度弁別部の構成を示す機能ブロック図である。
【図１５】パルス頻度弁別部における主要信号の時間変化を示す波形図である。
【図１６】参照信号生成に関する他の変形例を示す機能ブロック図である。
【図１７】当該構成における積分回路の構成を示す機能ブロック図である。
【図１８】実施形態２に係るステッピングモータ駆動装置の構成を示す機能ブロック図である。
【図１９】反転時期調整部の構成を示す機能ブロック図である。
【図２０】反転時期調整部における主要信号の時間変化を示す波形図である。
【図２１】（Ａ）及び（Ｂ）給電極性の反転時期を調整する効果を示す概念図である。
【図２２】反転時期調整部の他の構成を示す機能ブロック図である。
【図２３】（Ａ）及び（Ｂ）給電電流測定部の変形例を示す機能ブロック図である。
【図２４】アンプの入出力特性分布を示すグラフである。
【図２５】入出力特性に応じた巻線電流の時間変化を示す波形図である。
【図２６】入出力特性にオフセットを持たせたオペアンプの等価回路である。
【図２７】階段波生成に関する変形例を示す機能ブロック図である。
【図２８】受信されるシリアルデータ、及びシリアルデータ通信部における主要信号の時間変化を示す波形図である。
【図２９】シリアルデータ通信部の構成を示す機能ブロック図である。
【図３０】アドレスカウンタ回路、データカウンタ回路、シリアルパラレル変換回路、及びライト信号生成回路の構成を示す機能ブロック図である。
【図３１】アドレスデコーダ回路の構成を示す機能ブロック図である。
【図３２】レジスタ回路の構成を示す機能ブロック図である。
【図３３】従来のステッピングモータ駆動装置の構成を示す機能ブロック図である。
【符号の説明】
【００９１】
１    ＰＷＭ基準信号生成部
２    階段波生成部
３    積分回路
４    コンパレータ
５    フリップフロップ
６    通電論理部
７    貫通保護論理部
８    電源
１０〜１３  トランジスタ
１４〜１７  フライホイルダイオード
１９ａ、１９ｂ  巻線
２１    アンプ
２２    パルス頻度弁別部
２３    トランジスタ
２４    オン抵抗調整回路
２５    積分回路
３１ａ  階段波生成部
３２    シリアルデータ通信部
３３    シリアルパラレル変換回路
３４    データカウンタ回路
３５    アドレスカウンタ回路
３６    ライト信号生成回路
３７    アドレスデコーダ回路
３８    レジスタ回路
３９ａ  駆動回路
４１ａ  非反転パワーアンプ
４２ａ  反転パワーアンプ
４３ａ  アップダウンカウンタ回路
４４ａ  Ｄ／Ａコンバータ
１１０ａ  参照信号生成部
１１５ａ  同期整流禁止制御部
１１６ａ  反転時期調整部
１２０ａ  ＰＷＭ制御部
１３０ａ  ブリッジ整流回路
１４０ａ  給電電流測定部
１６０ａ  参照信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【手続補正書】
【提出日】平成16年10月4日(2004.10.4)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
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