(57)【要約】【課題】本発明は、オフセットキャンセル型オペアンプ回路に関し、その出力からオペアンプのオフセット分を除去しつつ出力動作を連続的に行うことを目的とする。【解決手段】反転入力端子に信号が入力されかつ出力端子から信号を出力する第１及び第２オペアンプ１０，１２を並列に設ける。それらのオペアンプ１０，１２の出力端子側と非反転入力端子との間にオフセット補正キャパシタ２０，２２を設ける。第１オペアンプ１０の反転入力端子及び出力端子を共に開放させつつ両者を短絡させた状態でそのオフセット補正キャパシタ２０に電荷を蓄える。この際には、第２オペアンプ１２の反転入力端子に信号を入力させ出力端子から信号を出力させる。同様に、第２オペアンプ１２のオフセット補正キャパシタ２２に電荷を蓄える際には、第１オペアンプ１０を正規に動作させる。上記の作動を一定クロック周期ごとに切り換える。【選択図】        図１
2005020291.tif 000002
【特許請求の範囲】
【請求項１】
並列に設けられ、それぞれ一の入力端子と出力端子との間にキャパシタが介在された第１及び第２のオペアンプと、
前記第１及び第２のオペアンプのうち一方のオペアンプを演算器として機能させかつ他方のオペアンプのキャパシタにオフセットに応じた電荷を蓄える第１の状態と、該他方のオペアンプを演算器として機能させかつ該一方のオペアンプのキャパシタにオフセットに応じた電荷を蓄える第２の状態と、を所定時間ごとに交互に切り換えるスイッチ手段と、
を備えることを特徴とするオフセットキャンセル型オペアンプ回路。
【請求項２】
前記スイッチ手段は、前記第１及び第２のオペアンプのそれぞれに対応して設けられた、前記一の入力端子とは反対側の他の入力端子と出力端子との間に介在する第１のスイッチと、出力端子と前記キャパシタとの間に介在する第２のスイッチと、前記一の入力端子及び前記キャパシタと所定の電源との間に介在する第３のスイッチと、前記第２のスイッチ及び前記キャパシタと前記所定の電源との間に介在する第４のスイッチと、前記他の入力端子の入力側に接続する第５のスイッチと、出力端子の出力側に接続する第６のスイッチと、を有することを特徴とする請求項１記載のオフセットキャンセル型オペアンプ回路。
【請求項３】
前記スイッチ手段は、前記第１のオペアンプ側に設けられた前記第１乃至第６のスイッチと、前記第２のオペアンプ側に設けられた前記第１乃至第６のスイッチとを、互いに２相クロックの逆相で作動させることを特徴とする請求項２記載のオフセットキャンセル型オペアンプ回路。
【請求項４】
前記スイッチ手段は、キャパシタにオフセットに応じた電荷を蓄えるオペアンプ側の第１のスイッチ、第２のスイッチ、及び第３のスイッチをオンし、第４のスイッチ、第５のスイッチ、及び第６のスイッチをオフすることを特徴とする請求項２又は３記載のオフセットキャンセル型オペアンプ回路。
【請求項５】
前記スイッチ手段は、演算器として機能させるオペアンプ側の第４のスイッチ、第５のスイッチ、及び第６のスイッチをオンし、第１のスイッチ、第２のスイッチ、及び第３のスイッチをオフすることを特徴とする請求項２又は３記載のオフセットキャンセル型オペアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オペアンプ回路に関し、特に、そのオフセットをキャンセルして信号出力を行ううえで好適なオフセットキャンセル型オペアンプ回路に関する。
【０００２】
【従来の技術】
従来より、スイッチトキャパシタを用いてオペアンプのオフセットをキャンセルする増幅回路が知られている（例えば、特許文献１参照）。この増幅回路は、非反転入力端子が接地するオペアンプの反転入力端子に接続すると共に、アナログ入力端子及び接地端子の何れか一方に選択的に接続する第１のキャパシタと、オペアンプの反転入力端子と出力端子との間に介在する第２のキャパシタと、を備えている。また、上記の増幅回路は、第２のキャパシタの一端をオペアンプの出力端子及び接地端子の何れか一方に選択的に接続させるスイッチと、オペアンプの反転入力端子と出力端子との間に介在する複数のスイッチと、を備えている。かかる増幅回路においては、スイッチが適当に２相クロックで作動されることにより、第１及び第２のキャパシタに、オペアンプのオフセットが反映された電荷が蓄積される。このため、上記の増幅回路によれば、オペアンプのオフセットをキャンセルした状態での入力信号に応じた信号を出力することが可能となる。
【０００３】
【特許文献１】
特開平５−２４３８５７号公報
【０００４】
【発明が解決しようとする課題】
ところで、上記した増幅回路においては、オペアンプのオフセットをキャンセルした出力を行ううえで第１及び第２のキャパシタに電荷を蓄える期間を必要とするが、この第２のキャパシタに電荷を蓄える期間中は、反転入力端子と出力端子とが連通されるため、出力端子にオフセット電圧しか現れない時期がある。このため、上記の回路構成を入力側にスイッチトキャパシタが設けられていない構成に適用しようとすると、上記の電荷蓄積期間中に、オペアンプを動作させることができず、その出力動作を連続的に行うことができない不都合が生じてしまう。
【０００５】
本発明は、上述の点に鑑みてなされたものであり、その出力からオペアンプのオフセット分を除去しつつ出力動作を連続的に行うことが可能なオフセットキャンセル型オペアンプ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的は、請求項１に記載する如く、並列に設けられ、それぞれ一の入力端子と出力端子との間にキャパシタが介在された第１及び第２のオペアンプと、前記第１及び第２のオペアンプのうち一方のオペアンプを演算器として機能させかつ他方のオペアンプのキャパシタにオフセットに応じた電荷を蓄える第１の状態と、該他方のオペアンプを演算器として機能させかつ該一方のオペアンプのキャパシタにオフセットに応じた電荷を蓄える第２の状態と、を所定時間ごとに交互に切り換えるスイッチ手段と、
を備えるオフセットキャンセル型オペアンプ回路により達成される。
【０００７】
本発明において、並列に設けられた第１及び第２のオペアンプは、一方が演算器として機能する際は他方が自己のキャパシタにオフセットに応じた電荷を蓄積する。オペアンプがそのキャパシタにオフセットに応じた電荷を蓄積した状態から演算器として機能する状態に切り替わると、そのオペアンプは、オフセットを考慮した電圧を基準にして入力信号に応じた信号を出力する。この場合には、オペアンプのオフセット分が除去された出力信号が出力される。従って、演算器として機能するオペアンプとキャパシタに電荷を蓄積するオペアンプとを所定時間ごとに交互に切り換えることとすれば、その出力からオペアンプのオフセット分を除去しつつ出力動作を連続的に行うことができる。
【０００８】
この場合、請求項２に記載する如く、請求項１記載のオフセットキャンセル型オペアンプ回路において、前記スイッチ手段は、前記第１及び第２のオペアンプのそれぞれに対応して設けられた、前記一の入力端子とは反対側の他の入力端子と出力端子との間に介在する第１のスイッチと、出力端子と前記キャパシタとの間に介在する第２のスイッチと、前記一の入力端子及び前記キャパシタと所定の電源との間に介在する第３のスイッチと、前記第２のスイッチ及び前記キャパシタと前記所定の電源との間に介在する第４のスイッチと、前記一の入力端子の入力側に接続する第５のスイッチと、出力端子の出力側に接続する第６のスイッチと、を有することとすればよい。
【０００９】
また、請求項３に記載する如く、請求項２記載のオフセットキャンセル型オペアンプ回路において、前記スイッチ手段は、前記第１のオペアンプ側に設けられた前記第１乃至第６のスイッチと、前記第２のオペアンプ側に設けられた前記第１乃至第６のスイッチとを、互いに２相クロックの逆相で作動させることとすれば、一のオペアンプを演算器として機能させつつ他のオペアンプのキャパシタに電荷を蓄積させる状態を、２つのオペアンプ間で交互に切り換えて実現することができる。
【００１０】
尚、請求項４に記載する如く、請求項２又は３記載のオフセットキャンセル型オペアンプ回路において、前記スイッチ手段は、キャパシタにオフセットに応じた電荷を蓄えるオペアンプ側の第１のスイッチ、第２のスイッチ、及び第３のスイッチをオンし、第４のスイッチ、第５のスイッチ、及び第６のスイッチをオフすることとすれば、他の入力端子と出力端子とが短絡しかつ出力端子とキャパシタとが連通した状態で一の入力端子に所定の電源電圧が供給されるため、キャパシタにオフセットに応じた電荷を蓄えることができる。
【００１１】
また、請求項５に記載する如く、請求項１記載のオフセットキャンセル型オペアンプ回路において、前記スイッチ手段は、演算器として機能させるオペアンプ側の第４のスイッチ、第５のスイッチ、及び第６のスイッチをオンし、第１のスイッチ、第２のスイッチ、及び第３のスイッチをオフすることとすれば、キャパシタの機能によりオフセットを考慮した電圧を基準にした出力動作を実現することができる。
【００１２】
【発明の実施の形態】
図１は、本発明の第１実施例であるオフセットキャンセル型オペアンプ回路（以下、単にオペアンプ回路と称す）の構成図を示す。本実施例のオペアンプ回路は、図１に示す如く、同一の性能を有する２つの第１及び第２オペアンプ１０，１２を備えている。第１及び第２オペアンプ１０，１２は、入力端子ＩＮ側と出力端子ＯＵＴ側との間に互いに並列に設けられている。本実施例のオペアンプ回路は、また、入力端子ＩＮ側と出力端子ＯＵＴ側との間に介在するコンデンサ１４と、入力端子ＩＮとコンデンサ１４の一端との間に介在する抵抗１６と、を備える積分回路を構成している。
【００１３】
第１オペアンプ１０の反転入力端子と出力端子との間には、スイッチＳＷ１ａが介在されている。第１オペアンプ１０の非反転入力端子と出力端子との間には、オフセット補正キャパシタ２０及びスイッチＳＷ２ａが直列に接続されて介在されている。オフセット補正キャパシタ２０はその非反転入力端子側に設けられ、スイッチＳＷ２ａはその出力端子側に設けられている。
【００１４】
第１オペアンプ１０の非反転入力端子すなわちオフセット補正キャパシタ２０の一端には、スイッチＳＷ３ａを介して、リファレンス電圧Ｖｒｅｆを有する所定電源２４が接続されている。また、所定電源２４とオフセット補正キャパシタ２０の他端すなわちスイッチＳＷ２ａのオペアンプ出力端子側とは反対側の端子との間には、スイッチＳＷ４ａが介在されている。
【００１５】
また、第１オペアンプ１０の反転入力端子は、スイッチＳＷ５ａを介して、抵抗１６すなわち入力端子ＩＮ側に接続されている。第１オペアンプ１０の出力端子は、スイッチＳＷ６ａを介して出力端子ＯＵＴに接続されている。上記したコンデンサ１４は、スイッチＳＷ５ａのオペアンプ反転入力端子側とは反対側の端子に接続されていると共に、スイッチＳＷ６ａのオペアンプ出力端子側とは反対側の端子に接続されている。
【００１６】
スイッチＳＷ１ａ〜ＳＷ６ａには、コントローラ（図示せず）が接続されている。コントローラは、スイッチＳＷ１ａ〜ＳＷ６ａを互いに逆相の２相クロック（Φ１，Φ２）で作動させる。具体的には、スイッチＳＷ１ａ、ＳＷ２ａ、及びＳＷ３ａは、クロック位相Φ１で動作し、ハイ信号が供給された場合にオン状態となる。また、スイッチＳＷ４ａ、ＳＷ５ａ、及びＳＷ６ａは、クロック位相Φ２で動作し、ハイ信号が供給された場合にオン状態となる。この場合、スイッチＳＷ１ａ〜ＳＷ３ａとスイッチＳＷ４ａ〜ＳＷ６ａとは同時にオンすることはなく、何れか一のグループのスイッチがオン状態となる。
【００１７】
同様に、第２オペアンプ１２の反転入力端子と出力端子との間には、スイッチＳＷ１ｂが介在されている。第２オペアンプ１２の非反転入力端子と出力端子との間には、オフセット補正キャパシタ２２及びスイッチＳＷ２ｂが直列に接続されて介在されている。オフセット補正キャパシタ２２はその非反転入力端子側に設けられ、スイッチＳＷ２ｂはその出力端子側に設けられている。
【００１８】
第２オペアンプ１２の非反転入力端子すなわちオフセット補正キャパシタ２２の一端には、スイッチＳＷ３ｂを介して、上記した所定電源２４と同様にリファレンス電圧Ｖｒｅｆを有する所定電源２６が接続されている。また、所定電源２６とオフセット補正キャパシタ２２の他端すなわちスイッチＳＷ２ｂのオペアンプ出力端子側とは反対側の端子との間には、スイッチＳＷ４ｂが介在されている。
【００１９】
また、第２オペアンプ１２の反転入力端子は、スイッチＳＷ５ｂを介して、抵抗１６すなわち入力端子ＩＮ側に接続されている。第２オペアンプ１２の出力端子は、スイッチＳＷ６ｂを介して出力端子ＯＵＴに接続されている。上記したコンデンサ１４は、また、スイッチＳＷ５ｂのオペアンプ反転入力端子側とは反対側の端子に接続されていると共に、スイッチＳＷ６ｂのオペアンプ出力端子側とは反対側の端子に接続されている。
【００２０】
上記したスイッチＳＷ１ｂ〜ＳＷ６ｂにも、コントローラが接続されている。コントローラは、スイッチＳＷ１ｂ〜ＳＷ６ｂを互いに逆相の２相クロック（Φ１，Φ２）で作動させる。具体的には、スイッチＳＷ１ｂ、ＳＷ２ｂ、及びＳＷ３ｂは、上記したスイッチＳＷ１ａ〜ＳＷ３ａとは逆にクロック位相Φ２で動作し、ハイ信号が供給された場合にオン状態となる。また、スイッチＳＷ４ｂ、ＳＷ５ｂ、及びＳＷ６ｂは、上記したスイッチＳＷ４ａ〜ＳＷ６ａとは逆にクロック位相Φ１で動作し、ハイ信号が供給された場合にオン状態となる。この場合、スイッチＳＷ１ｂ〜ＳＷ３ｂとスイッチＳＷ４ｂ〜ＳＷ６ｂとは同時にオンすることはなく、何れか一のグループのスイッチがオン状態となる。
【００２１】
すなわち、上記の構成において、第１オペアンプ１０側に設けられたスイッチＳＷ１ａ乃至ＳＷ６ａと、第２オペアンプ１２側に設けられたスイッチＳＷ１ｂ乃至６ｂとは、互いに対応するものに対して逆相で動作する。
【００２２】
図２は、本実施例のオペアンプ回路の動作を説明するための図を示す。尚、第１オペアンプ１０側の回路と第２オペアンプ１２側の回路とは、２相クロックの逆相で作動することを除いて異なるところがないため、以下では、主に第１オペアンプ１０側の回路について説明する。この点、図２には、第１オペアンプ１０側の回路のみを示している。
【００２３】
本実施例のオペアンプ回路において、クロック位相Φ１でスイッチＳＷ１ａ，ＳＷ２ａ，ＳＷ３ａがオン状態になると、スイッチＳＷ４ａ，ＳＷ５ａ，ＳＷ６ａはオフ状態となる（図２（Ａ））。この場合には、第１オペアンプ１０の反転入力端子が入力端子ＩＮと非接続になり、その出力端子が出力端子ＯＵＴと非接続もなると共に、第１オペアンプ１０の反転入力端子と出力端子とが短絡接続される。また、この場合には、オフセット補正キャパシタ２０の他端が第１オペアンプ１０の出力端子に接続すると共に、第１オペアンプ１０の非反転入力端子およびオフセット補正キャパシタ２０の一端が所定電源２４に接続する。
【００２４】
かかる回路が構成されると、第１オペアンプ１０の非反転入力端子にリファレンス電圧Ｖｒｅｆが印加される状況下でその出力端子が反転入力端子に接続するので、その第１オペアンプ１０の出力端子に、リファレンス電圧Ｖｒｅｆと第１オペアンプ１０のオフセット電圧Ｖｏｆｆとが加算された“Ｖｒｅｆ＋Ｖｏｆｆ”の電圧が現れる。この際、オフセット補正キャパシタ２０には、その容量Ｃ１とその両端の差圧すなわちオフセット電圧Ｖｏｆｆとに応じた電荷（Ｑ＝Ｃ１×Ｖｏｆｆ）が蓄積・保存される。以下、この状態をオフセット検知モードと称す。
【００２５】
かかる状態から、クロック位相Φ２でスイッチＳＷ４ａ，ＳＷ５ａ，ＳＷ６ａがオン状態になると、スイッチＳＷ１ａ，ＳＷ２ａ，ＳＷ３ａはオフ状態となる（図２（Ｂ））。この場合には、第１オペアンプ１０の反転入力端子が入力端子ＩＮと接続し、その出力端子が出力端子ＯＵＴと接続すると共に、第１オペアンプ１０の反転入力端子と出力端子とが開放される。また、この場合には、第１オペアンプ１０の非反転入力端子およびオフセット補正キャパシタ２０の一端が所定電源２４と非接続になり、オフセット補正キャパシタ２０の他端が第１オペアンプ１０の出力端子と非接続となる一方で、そのオフセット補正キャパシタ２０の他端が所定電源２４と接続する。
【００２６】
かかる回路が構成されると、オフセット補正キャパシタ２０にＣ１×Ｖｏｆｆの電荷が保存された状態でそのオフセット補正キャパシタ２０の他端にリファレンス電圧Ｖｒｅｆが印加されるので、オフセット補正キャパシタ２０の一端すなわち第１オペアンプ１０の非反転入力端子に、Ｖｒｅｆ−Ｖｏｆｆの電圧が印加されるものとなる。そして、かかる状態で第１オペアンプ１０の反転入力端子に、入力端子ＩＮに入力された信号が供給されることとなる。この場合には、第１オペアンプ１０の出力端子に、そのオフセットを補正した、入力信号に応じた信号（具体的には、入力電圧の積分値に応じた電圧）が現れる。以下、この状態を動作モードと称す。
【００２７】
以後、第１オペアンプ１０側のオペアンプ回路において、オフセット検知モードと動作モードとが所定時間ごとに交互に繰り返し行われる。従って、かかるオペアンプ回路によれば、第１オペアンプ１０側から出力端子ＯＵＴにクロック位相Φ２のタイミングで、その第１オペアンプ１０のオフセットがキャンセルされた次式（１）に示す信号Ｖｏｕｔが出力される。
【００２８】
Ｖｏｕｔ＝−１／（Ｃ・Ｒ）・∫Ｖｉｎ・ｄｔ                    ・・・（１）
但し、Ｃはコンデンサ１４の容量値であり、Ｒは抵抗１６の抵抗値であり、また、Ｖｉｎは入力端子ＩＮに入力される電圧である。
【００２９】
同様に、第２オペアンプ１２側のオペアンプ回路においても、オフセット検知モードと動作モードとが所定時間ごとに交互に繰り返し行われる。この第２オペアンプ１２側の回路は、第１オペアンプ１０側の回路に対して２相クロックの逆相で作動する。従って、かかるオペアンプ回路によれば、オペアンプ１２側から出力端子ＯＵＴにクロック位相Φ１のタイミングで、その第２オペアンプ１２のオフセットがキャンセルされた上記（１）式と同様の信号が出力される。
【００３０】
このように、本実施例のオペアンプ回路においては、第１オペアンプ１０側の回路および第２オペアンプ１２側の回路のうちの一方がオフセット検知モードにあると他方が動作モードにあり、また、他方がオフセット検知モードにあると一方が動作モードにある。すなわち、一のオペアンプ１０，１２を演算器として機能させつつ他のオペアンプ１２，１０のキャパシタ２２，２０に電荷を蓄積させる状態が、２つのオペアンプ間で２相クロックで交互に切り換えて実現される。
【００３１】
具体的には、クロック位相Φ１のタイミングで第１オペアンプ１０側のオフセット補正キャパシタ２０にオフセットに応じた電荷が蓄えられ、かつ、第２オペアンプ１２側から出力端子ＯＵＴへ向けて入力電圧の積分値が出力される。また、クロック位相Φ２のタイミングで第２オペアンプ１２側のオフセット補正キャパシタ２２にオフセットに応じた電荷が蓄えられ、かつ、第１オペアンプ１０側から出力端子ＯＵＴへ向けて入力電圧の積分値が出力される。従って、本実施例のオペアンプ回路によれば、２つのオペアンプ１０，１２により連続的に積分器としての動作が確保されている。
【００３２】
また、上記した２つのオペアンプ１０，１２においては、オフセット補正キャパシタ２０，２２の機能によりオフセットを考慮した電圧を基準にした出力動作が実現される。このため、第１及び第２オペアンプ１０，１２が動作モード時に出力する信号は共に、そのオフセットを補正したものとなる。従って、本実施例のオペアンプ回路によれば、その出力からオペアンプのオフセット分を除去しつつ積分器としての出力動作を連続的に行うことが可能となっている。
【００３３】
次に、本発明の第２実施例について説明する。
【００３４】
図３は、本実施例のオフセットキャンセル型オペアンプ回路（以下、単にオペアンプ回路と称す）の構成図を示す。尚、図３において、上記第１実施例の図１に示す構成と同一の部分については、同一の符号を付してその説明を省略する。すなわち、本実施例のオペアンプ回路は、入力端子ＩＮ側と出力端子ＯＵＴ側との間に介在する抵抗３０と、入力端子ＩＮと抵抗３０の一端との間に介在する抵抗３２と、を備える増幅回路を構成している。
【００３５】
抵抗３０は、一端がスイッチＳＷ５ａのオペアンプ反転入力端子側とは反対側の端子及びスイッチＳＷ５ｂのオペアンプ反転入力端子側とは反対側の端子に接続されていると共に、他端がスイッチＳＷ６ａのオペアンプ出力端子側とは反対側の端子及びスイッチＳＷ６ｂのオペアンプ出力端子側とは反対側の端子に接続されている。
【００３６】
かかるオペアンプ回路によれば、第１オペアンプ１０側から出力端子ＯＵＴにクロック位相Φ２のタイミングで、その第１オペアンプ１０のオフセットがキャンセルされた次式（２）に示す信号Ｖｏｕｔが出力される。同様に、第２オペアンプ１２側から出力端子ＯＵＴにクロック位相Φ１のタイミングで、その第２オペアンプ１２のオフセットがキャンセルされた次式（２）に示す信号Ｖｏｕｔが出力される。
【００３７】
Ｖｏｕｔ＝−Ｒ２／Ｒ１・Ｖｉｎ                                  ・・・（２）
但し、Ｒ１は抵抗３２の抵抗値であり、Ｒ２は抵抗３０の抵抗値であり、また、Ｖｉｎは入力端子ＩＮに入力される電圧である。
【００３８】
本実施例のオペアンプ回路においても、上記第１実施例のオペアンプ回路と同様に、第１オペアンプ１０側の回路および第２オペアンプ１２側の回路のうちの一方がオフセット検知モードにあると他方が動作モードにあり、また、他方がオフセット検知モードにあると一方が動作モードにある。すなわち、一のオペアンプ１０，１２を演算器として機能させつつ他のオペアンプ１２，１０のキャパシタ２２，２０に電荷を蓄積させる状態が、２つのオペアンプ間で２相クロックで交互に切り換えて実現される。
【００３９】
具体的には、クロック位相Φ１のタイミングで第１オペアンプ１０側のオフセット補正キャパシタ２０にオフセットに応じた電荷が蓄えられ、かつ、第２オペアンプ１２側から出力端子ＯＵＴへ向けて入力電圧を所定倍（−Ｒ２／Ｒ１）だけ増幅した電圧が出力される。また、クロック位相Φ２のタイミングで第２オペアンプ１２側のオフセット補正キャパシタ２２にオフセットに応じた電荷が蓄えられ、かつ、第１オペアンプ１０側から出力端子ＯＵＴへ向けて入力電圧を所定倍（−Ｒ２／Ｒ１）だけ増幅した電圧が出力される。従って、本実施例のオペアンプ回路によれば、２つのオペアンプ１０，１２により連続的に逆相の増幅器としての動作が確保されている。このため、本実施例によれば、その出力からオペアンプのオフセット分を除去しつつ増幅器としての出力動作を連続的に行うことが可能となっている。
【００４０】
尚、上記第１及び第２の実施例においては、第１及び第２オペアンプが特許請求の範囲に記載した「第１のオペアンプ」及び「第２のオペアンプ」に、オフセット補正キャパシタ２０，２２が特許請求の範囲に記載した「キャパシタ」に、スイッチＳＷ１ａ，ＳＷ１ｂが特許請求の範囲に記載した「第１のスイッチ」に、スイッチＳＷ２ａ，ＳＷ２ｂが特許請求の範囲に記載した「第２のスイッチ」に、スイッチＳＷ３ａ，ＳＷ３ｂが特許請求の範囲に記載した「第３のスイッチ」に、スイッチＳＷ４ａ，ＳＷ４ｂが特許請求の範囲に記載した「第４のスイッチ」に、スイッチＳＷ５ａ，ＳＷ５ｂが特許請求の範囲に記載した「第５のスイッチ」に、スイッチＳＷ６ａ，ＳＷ６ｂが特許請求の範囲に記載した「第６のスイッチ」に、それぞれ相当している。また、コントローラが、スイッチＳＷ１ａ〜ＳＷ６ａ並びにスイッチＳＷ１ｂ〜ＳＷ６ｂを、互いに対応する物に対して２相クロックの逆相で作動させることにより特許請求の範囲に記載した「スイッチ手段」が実現されている。
【００４１】
ところで、上記第１及び第２の実施例においては、積分回路又は増幅回路に適用することとしているが、微分回路等その他のアプリケーションに適用することも可能である。また、オペアンプ１０，１２の反転入力端子に入力信号を供給する構成に適用することとしているが、その非反転入力端子に入力信号を供給する構成に適用することも可能である。
【００４２】
また、上記第１及び第２の実施例においては、互いに並列に設けられる第１オペアンプ１０の性能と第２オペアンプ１２の性能とが同一であるが、異なる性能のオペアンプ同士を並列に接続することとしてもよい。
【００４３】
【発明の効果】
上述の如く、請求項１及び２記載の発明によれば、その出力からオペアンプのオフセット分を除去しつつ出力動作を連続的に行うことができる。
【００４４】
請求項３記載の発明によれば、一のオペアンプを演算器として機能させつつ他のオペアンプのキャパシタに電荷を蓄積させる状態を、２つのオペアンプ間で交互に切り換えて実現することができる。
【００４５】
請求項４記載の発明によれば、第１及び第２のオペアンプのうち一方側のキャパシタにオフセットに応じた電荷を蓄えることができる。
【００４６】
また、請求項５記載の発明によれば、第１及び第２のオペアンプのうち一方側について、キャパシタの機能によりオフセットを考慮した電圧を基準にした出力動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例であるオフセットキャンセル型オペアンプ回路の構成図である。
【図２】本実施例のオフセットキャンセル型オペアンプ回路の動作を説明するための図である。
【図３】本発明の第２実施例であるオフセットキャンセル型オペアンプ回路の構成図である。
【符号の説明】
１０  第１オペアンプ
１２  第２オペアンプ
２０，２２  オフセット補正キャパシタ
ＳＷ１ａ〜ＳＷ６ａ，ＳＷ１ｂ〜ＳＷ６ｂ  スイッチ
【図１】
2005020291.tif 000003
【図２】
2005020291.tif 000004
【図３】
2005020291.tif 000005