(57)【要約】【課題】装置本体又は筐体を物理的に破壊することなく、任意に特定した区間のパルス遅延量を測定する。【解決手段】パルス信号が伝搬される信号経路上の特定区間における遅延量を測定する遅延量測定回路を、例えば特定区間に入力されるパルス信号Ｓ１と特定区間から出力されるパルス信号Ｓ２の論理和を演算出力する論理和回路として実現する。このとき、論理和回路の出力端には遅延量を正確に反映した信号波形を有する遅延情報パルスＳ３が現れる。【選択図】図７
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【特許請求の範囲】
【請求項１】
パルス信号が伝搬される信号経路上の特定区間における遅延量を測定する遅延量測定回路であって、
前記特定区間に入力されるパルス信号と前記特定区間から出力されるパルス信号の論理和を、遅延情報パルスとして出力する
ことを特徴とする遅延量測定回路。
【請求項２】
パルス信号が伝搬される信号経路上の特定区間における遅延量を測定する遅延量測定回路であって、
前記特定区間に入力されるパルス信号と前記特定区間から出力されるパルス信号の論理積を、遅延情報パルスとして出力する
ことを特徴とする遅延量測定回路。
【請求項３】
パルス信号が伝搬される信号経路上の特定区間における遅延量を測定する遅延量測定回路であって、
前記特定区間に入力されるパルス信号を遅延量が既知のインバータで反転した反転パルス信号と、前記特定区間から出力されるパルス信号の論理和を、遅延情報パルスとして出力する
ことを特徴とする遅延量測定回路。
【請求項４】
パルス信号が伝搬される信号経路上の特定区間における遅延量を測定する遅延量測定回路であって、
前記特定区間に入力されるパルス信号を遅延量が既知のインバータで反転した反転パルス信号と、前記特定区間から出力されるパルス信号の論理積を、遅延情報パルスとして出力する
ことを特徴とする遅延量測定回路。
【請求項５】
パルス信号が伝搬される信号経路上の特定区間における遅延量を測定する遅延量測定回路であって、
前記特定区間から出力されるパルス信号を遅延量が既知のインバータで反転した反転パルス信号と、前記特定区間から入力されるパルス信号の論理和を、遅延情報パルスとして出力する
ことを特徴とする遅延量測定回路。
【請求項６】
パルス信号が伝搬される信号経路上の特定区間における遅延量を測定する遅延量測定回路であって、
前記特定区間から出力されるパルス信号を遅延量が既知のインバータで反転した反転パルス信号と、前記特定区間から入力されるパルス信号の論理積を、遅延情報パルスとして出力する
ことを特徴とする遅延量測定回路。
【請求項７】
表示単位がマトリクス状に配置された表示領域と、前記表示単位にデータ値を書き込む複数のデータ線と、前記表示単位へのデータ値の書き込みを制御する複数の走査信号線と、前記データ線を駆動する水平駆動回路と、前記走査信号線を駆動する垂直駆動回路とを有する表示装置であって、
前記駆動回路で使用するパルス信号の信号経路のうち特定区間の遅延量の測定用に、請求項１〜６のいずれか１つに記載の遅延量測定回路を配置した
ことを特徴とする表示装置。
【請求項８】
請求項７に記載の表示装置は、
表示パネル上の特定区間について測定した遅延情報パルスを外部に取り出す出力端子を有する
ことを特徴とする表示装置。
【請求項９】
請求項８に記載の表示装置は、
前記表示パネルの内部から取り出した遅延情報パルスの信号波形から遅延量を特定し、当該遅延量に基づいて表示パネルに供給するパルス信号の位相を調整する外部駆動回路を有する
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の１つは、パルス信号が伝搬される信号経路上の特定区間における遅延量を測定する遅延量測定回路に関する。また、発明の１つは、当該遅延量測定回路を搭載した表示装置に関する。
【背景技術】
【０００２】
図１に、液晶表示装置（ＬＣＤ：Liquid
Crystal Display）の一般的なパネル構成例を示す。液晶パネル１は、画素がマトリクス状に配置された表示領域２と、その他の周辺回路３〜６とを有する。
【０００３】
表示領域２には、互いに交差する信号線とゲート線が形成されている。交点位置には、表示単位のドットを点灯又は消灯するアクティブ素子が配置される。アクティブ素子には、通常、ＴＦＴ（Thin Film Transistor）が使用される。
【０００４】
一方、周辺回路には、例えば水平駆動回路３、プリチャージ回路４、垂直駆動回路５、レベルシフト回路（バッファ回路を含む。）６が形成される。水平駆動回路３は、１水平走査期間内に各信号線に対応する選択パルスを発生する。プリチャージ回路４は、アクティブ素子に書き込んだ画像信号を次の書き込みまで保持するプリチャージ電位を発生する。
【０００５】
垂直駆動回路５は、１水平走査期間内に１つの選択パルスを発生する。選択パルスは、対応するゲート線に出力される。画像信号の書き込みは、選択パルスが与えられた信号線とゲート線の交点位置のアクティブ素子によって行われる。
【０００６】
レベルシフト回路６は、パネル外部から与えられる各種のパルス信号をパネル内部の電圧レベルにシフトする回路である。レベルシフト後のパルス信号（クロックを含む。）は、他の周辺回路に与えられる。
【０００７】
これら周辺回路又は信号経路には、論理素子（インバータ、ＳＷ等）が、数多く用いられている。パネル外部から与えられた駆動パルスは、これら論理素子を伝搬し、パネル内部を駆動する。ところが、これら論理素子をパルス信号が通過すると、パルス信号には遅延が生じる。
【０００８】
図２に、遅延システムを示す。図２（Ａ）は、伝搬経路の一例である。この例の場合、２つのインバータと、ＣＭＯＳスイッチとが直列に接続される。なお、図２（Ｂ）は、Ａ点に現れるパルス波形図である。図２（Ｃ）は、Ｂ点に現れるパルス波形図である。以下同様に、図２（Ｄ）、（Ｅ）は、Ｃ点、Ｄ点に現れるパルス波形図である。
【０００９】
図２（Ｆ）に示すように、各素子においてパルス信号は遅延される。このとき、各素子の遅延量は、インバータやＣＭＯＳスイッチを構成するＴＦＴのサイズ及び特性により変化する。図３に、理想的なタイミング関係を示す。
【００１０】
図３は、水平駆動回路３で用いられるパルス信号について表している。因みに、ＨＳＴは、シフトレジスタ駆動用のスタートパルスである（図３（Ａ））。ＨＣＫとＨＣＫＸは、シフトレジスタ駆動用のクロックである（図３（Ｂ）、（Ｃ））。ＤＣＫ１とＤＣＫ２は、ドット抜き出し用のクロックである（図３（Ｄ）、（Ｅ））。
【００１１】
ＴＰ１〜３は、サンプリングパルス生成用の転送パルスである（図３（Ｆ）〜（Ｈ））。ＳＰ１〜３は、ドットクロックと転送パルスから生成されたサンプリングパルスである（図３（Ｉ）〜（Ｋ））。
【特許文献１】特開２００２−１８２６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、これらパルス信号の伝搬経路はそれぞれ異なっている。また、伝搬経路上に存在する論理素子の種類や素子数も一般に異なる。このため、遅延量は、パルス信号の種類により異なっている。
【００１３】
通常は、かかる遅延量の違いも考慮してタイミング設計が行われる。しかし、製造プロセス上のバラツキや経年変化により、遅延量が設計値と異なる場合がある。図４に、ＨＣＫ、ＨＣＫＸの遅延量が、ＨＳＴの遅延量よりも大きい場合の例を示す。また図５に、ＤＣＫ１、ＤＣＫ２の遅延量が大きい場合の例を示す。
【００１４】
図４及び図５に示すように、遅延量が適切な関係に管理されないと、予期せぬ位置にサンプリングパルスが発生してしまう。例えば、１つのドットクロックに対して２つのサンプリングパルスが発生してしまう。
【００１５】
図４（Ｉ）に示すサンプリングパルスの場合、本来現れるはずのない位置に２つ目のサンプリングパルスの発生が認められる。その発生位置は、図４（Ｋ）に示す他のサンプリングパルスと同じである。
【００１６】
図５（Ｉ）〜（Ｋ）の場合、それぞれ１つの転送パルス内に２つ目のサンプリングパルスの発生が認められる。図５の場合、１つのドットクロックに２つのサンプリングパルスの発生が認められる（図５（Ｉ）、（Ｋ））。またその位置関係は、サンプリングパルス３（ＳＰ３）よりもサンプリングパルス１（ＳＰ１）の方が先になる。
【００１７】
かかる２重サンプリングパルスの発生は、表示画面にゴーストを発生させる原因になる。図６（Ｂ）に、２重サンプリングパルスでゴーストが発生する様子を示す。なお、図６（Ａ）中、点線は遅延量が正常（遅延量がゼロ）な場合のサンプリングパルスの波形を示す。一方、図６（Ａ）中、実線は遅延後のサンプリングパルスの波形を示す。
【００１８】
かかる画像品質の劣化を避けるため、パネル内部のある区間（例えば、論理素子を用いた遅延区間）のパルス遅延量を検出する必要がある。しかし、従来はパルス遅延量を正確に測定するには、ＬＣＤパネルを破壊し、測定区間の遅延量を直接計測する必要があった。
【課題を解決するための手段】
【００１９】
本発明は以上の技術的課題を考慮し、装置本体又は筐体を物理的に破壊することなく、任意に特定した区間のパルス遅延量の測定を目的とする。
【００２０】
（１）発明１
図７に、発明の１つに係る遅延量測定回路の回路構成例を示す。この発明に係る遅延測定回路は、特定区間に入力されるパルス信号（以下「入力パルス」ともいう。）Ｓ１と特定区間から出力されるパルス信号（以下「出力パルス」ともいう。）Ｓ２の論理和を、遅延情報パルスＳ３として出力する。
【００２１】
この発明は、監視対象とするパルス信号（クロックその他の矩形波を含む。）が、特定区間の入力側に凸波形として現れ、特定区間の出力側に凸波形として現れる場合に採用して好適である。このとき、遅延量測定回路は、オアゲート構成となる。
【００２２】
オアゲート構成の場合、遅延情報パルスＳ３の波形は図８に示すようになる。図８（Ａ）は、遅延量が大きい場合の出力パルス波形である。図８（Ｂ）は、遅延量が小さい場合の出力パルス波形である。
【００２３】
図８（Ａ）の場合、遅延情報パルスＳ３には２つのパルス波形が現れる。この場合、１つ目のパルス波形の立ち上がり（立ち下がり）から２つ目のパルス波形の立ち上がり（立ち下がり）までの時間を測定することで、該当区間の遅延量を正確に測定できる。
【００２４】
図８（Ｂ）の場合、遅延情報パルスＳ３には１つのパルス波形が現れる。これは、特定区間における遅延量が入力パルスのパルス幅に相当する時間よりも短いために起こる。この場合は、入力パルス幅よりも広がった分のパルス幅を測定することで、該当区間の遅延量を正確に測定できる。
【００２５】
（２）発明２
図９に、発明の１つに係る遅延量測定回路の回路構成例を示す。この発明に係る遅延測定回路は、特定区間に入力されるパルス信号Ｓ１と前記特定区間から出力されるパルス信号Ｓ２の論理積を、遅延情報パルスＳ３として出力する。
【００２６】
この発明は、監視対象とするパルス信号が、特定区間の入力側に凹波形として現れ、特定区間の出力側に凹波形として現れる場合に採用して好適である。このとき、遅延量測定回路は、アンドゲート構成となる。
【００２７】
アンドゲート構成の場合、遅延情報パルスＳ３の波形は図１０に示すようになる。図１０（Ａ）は、遅延量が大きい場合の出力パルス波形である。図１０（Ｂ）は、遅延量が小さい場合の出力パルス波形である。
【００２８】
図１０（Ａ）の場合、遅延情報パルスＳ３には２つのパルス波形が現れる。この場合、１つ目のパルス波形の立ち上がり（立ち下がり）から２つ目のパルス波形の立ち上がり（立ち下がり）までの時間を測定することで、該当区間の遅延量を正確に測定できる。
【００２９】
図１０（Ｂ）の場合、遅延情報パルスＳ３には１つのパルス波形が現れる。これは、特定区間における遅延量が入力パルスのパルス幅に相当する時間よりも短いために起こる。この場合は、入力パルス幅よりも広がった分のパルス幅を測定することで、該当区間の遅延量を正確に測定できる。
【００３０】
（３）発明３
図１１に、発明の１つに係る遅延量測定回路の回路構成例を示す。この発明に係る遅延測定回路は、特定区間に入力されるパルス信号Ｓ１を、遅延量が既知のインバータ８で反転した反転パルス信号Ｓ１１と、特定区間から出力されるパルス信号Ｓ２の論理和を、遅延情報パルスＳ３として出力する。
【００３１】
この発明は、監視対象とするパルス信号が、特定区間の入力側に凹波形として現れ、特定区間の出力側に凸波形として現れる場合に採用して好適である。インバータ８で入力パルスを反転することで、遅延量測定回路（オアゲート）には、共に凸波形の入力パルスと出力パルスが入力される。この関係は、発明１と同じである。
【００３２】
従って、遅延情報パルスＳ３の波形は図８と同じになる。ただし、この出力波形には、既知の遅延量を有するインバータ８の情報が含まれている。従って、特定区間の遅延量を特定する際には、インバータ８の既知の遅延量を考慮する。例えば、測定された遅延量に既知の遅延量を加算する。以下、同様である。
【００３３】
（４）発明４
図１２に、発明の１つに係る遅延量測定回路の回路構成例を示す。この発明に係る遅延測定回路は、特定区間に入力されるパルス信号Ｓ１を、遅延量が既知のインバータ８で反転した反転パルス信号Ｓ１１と、特定区間から出力されるパルス信号Ｓ２の論理積を、遅延情報パルスＳ３として出力する。
【００３４】
この発明は、監視対象とするパルス信号が、特定区間の入力側に凸波形として現れ、特定区間の出力側に凹波形として現れる場合に採用して好適である。インバータ８で入力パルスを反転することで、遅延量測定回路（アンドゲート）には、共に凹波形の入力パルスと出力パルスが入力される。この関係は、発明２と同じである。
【００３５】
従って、遅延情報パルスＳ３の波形は図１０と同じになる。ただしこの場合も、出力波形には、既知の遅延量を有するインバータ８の情報が含まれている。従って、特定区間の遅延量を特定する際には、インバータ８の既知の遅延量を考慮する。
【００３６】
（５）発明５
図１３に、発明の１つに係る遅延量測定回路の回路構成例を示す。この発明に係る遅延測定回路は、特定区間から出力されるパルス信号Ｓ２を、遅延量が既知のインバータ８で反転した反転パルス信号Ｓ１２と、特定区間から入力されるパルス信号Ｓ１の論理和を、遅延情報パルスＳ３として出力する。
【００３７】
この発明は、監視対象とするパルス信号が、特定区間の入力側に凸波形として現れ、特定区間の出力側に凹波形として現れる場合に採用して好適である。すなわち、発明４と同じ場合に選択可能な他の回路例である。
【００３８】
この場合、インバータ８で出力パルスを反転することで、遅延量測定回路（オアゲート）には、共に凸波形の入力パルスと出力パルスが入力される。この関係は、発明１と同じである。従って、遅延情報パルスＳ３の波形は図８と同じになる。
【００３９】
この場合も、出力波形には、既知の遅延量を有するインバータ８の情報が含まれている。従って、特定区間の遅延量を特定する際には、インバータ８の既知の遅延量を考慮する。
【００４０】
（６）発明６
図１４に、発明の１つに係る遅延量測定回路の回路構成例を示す。この発明に係る遅延測定回路は、特定区間から出力されるパルス信号Ｓ２を、遅延量が既知のインバータ８で反転した反転パルス信号Ｓ１２と、特定区間から入力されるパルス信号Ｓ１の論理積を、遅延情報パルスＳ３として出力する。
【００４１】
この発明は、監視対象とするパルス信号が、特定区間の入力側に凹波形として現れ、特定区間の出力側に凸波形として現れる場合に採用して好適である。すなわち、発明３と同じ場合に選択可能な他の回路例である。
【００４２】
この場合、インバータ８で出力パルスを反転することで、遅延量測定回路（アンドゲート）には、共に凹波形の入力パルスと出力パルスが入力される。この関係は、発明２と同じである。従って、遅延情報パルスＳ３の波形は図１０と同じになる。
【００４３】
この場合も、出力波形には、既知の遅延量を有するインバータ８の情報が含まれている。従って、特定区間の遅延量を特定する際には、インバータ８の既知の遅延量を考慮する。
【００４４】
（７）発明７
前述した各発明に係る遅延量測定回路は、多数のパルス信号間で厳密な位相関係が要求される電子機器であれば全てに搭載可能である。かかる電子機器の一例に、表示装置がある。
【００４５】
表示装置の中でも、表示単位がマトリクス状に配置された表示領域と、表示単位にデータ値を書き込む複数のデータ線と、表示単位へのデータ値の書き込みを制御する複数の走査信号線と、データ線を駆動する水平駆動回路と、走査信号線を駆動する垂直駆動回路とを有するものに好適である。
【００４６】
かかる表示装置は、いわゆるフラットディスプレイと呼ばれる。例えば、液晶ディスプレイ（パネル）、プラズマディスプレイ（パネル）、フィールドエミッションディスプレイ（パネル）、ＬＥＤ（Light Emitting Diode）ディスプレイ（パネル）、有機ＥＬ（electro luminescence ）ディスプレイ（パネル）その他に適用し得る。
【００４７】
ここでの表示単位は、例えばドット、画素を意味する。また、表示装置の駆動方式は、アクティブマトリクス方式だけでなく、単純マトリクス方式も考えられる。
【００４８】
因みに、これら表示装置は、遅延量測定回路の出力（遅延情報パルスＳ３）を、表示パネルの外部に取り出すことができる出力端子を有することが望ましい。一般に、表示パネルと一体に形成される駆動回路（論理素子）は、半導体集積回路として形成される場合に比して精度が低い。
【００４９】
このため、任意の特定区間の遅延量を、遅延情報パルスＳ３の波形としてパネル外部に取り出すことができることは、製造出荷時の品質管理だけでなく、運用中に発生した不具合の原因を検証する上でも非常に有効である。
【００５０】
また、出力端子を搭載する表示パネルの場合には、表示装置の解体や破壊を行うことなく、遅延量の測定を完了できるため、検証に要する作業時間の短縮も実現できる。また、正確な遅延量を特定できれば、内部位相が適切な関係になるように、表示パネルに供給するパルス信号の位相を調整することも可能である。
【発明の効果】
【００５１】
以上のように、発明に係る遅延量測定回路を用いることにすれば、装置本体又は筐体を物理的に破壊することなく、任意に特定した区間のパルス遅延量の測定することができる。
【発明を実施するための最良の形態】
【００５２】
以下、アクティブマトリックス型の液晶表示装置を例に、発明に係る遅延量測定回路を説明する。なお、本明細書で特に図示又は記載していない技術は、当該技術分野において知られているものを適用する。
【００５３】
図１５に、液晶パネル１１の概略構成を示す。なお、図１５は、図１と対応する部分に同一符号を付して表している。この液晶パネル１１に特有な構成は、水平駆動回路１３に搭載された遅延量測定回路１３Ａ〜１３Ｃの部分である。他の部分は、図１の回路構成と同じである。
【００５４】
なお、液晶パネル１１の基体は、ガラス基板である。ガラス基板上に形成される各種の配線パターンや回路は、低温ポリシリコンプロセスやアモルファスシリコンプロセスを用いて形成される。
【００５５】
なお、外部駆動回路１４は、液晶パネル１１に各種の駆動パルスを供給する回路である。この駆動パルスには、プリチャージ回路４に対する駆動パルス、垂直駆動回路５に対する駆動パルス、水平駆動回路１３に対する駆動パルスがある。
【００５６】
プリチャージ回路４に対する駆動パルスには、水平シフトレジスタの駆動開始を指示するスタートパルスＰＳＴ、ドット抜き出し用のパルスＰＣＧがある。垂直駆動回路５に対する駆動パルスには、垂直シフトレジスタの駆動開始を指示するスタートパルスＶＳＴ、垂直シフトレジスタの駆動クロックＶＣＫＬ、ＶＣＫＲ、垂直シフトレジスタの走査方向を規定するパルスＤＷＮ、垂直シフトレジスタのイネーブルパルスＥＮＢＬ、ＥＮＢＲがある。
【００５７】
水平駆動回路１３に対する駆動パルスには、水平シフトレジスタの駆動回路を指示するスタートパルスＨＳＴ、水平シフトレジスタの駆動クロックＨＣＫ、ＨＣＫＸ、ドット抜き出し用のクロックＤＣＫ１、ＤＣＫ１Ｘ、ＤＣＫ２、ＤＣＫ２Ｘがある。
【００５８】
遅延量測定回路１３Ａ〜１３Ｃは、これら水平駆動回路１３の３種類の駆動パルスに対応する。この実施形態の場合、遅延量測定回路１３Ａは、スタートパルスＨＳＴの測定用、遅延量測定回路１３Ｂは、駆動クロックＨＣＫ、ＨＣＫＸの測定用、遅延量測定回路１３Ｃは、ドット抜き出し用のクロックＤＣＫ１、ＤＣＫ１Ｘ、ＤＣＫ２、ＤＣＫ２Ｘの測定用である。
【００５９】
図１６に、スタートパルスＨＳＴの伝搬経路と測定対象とする特定区間を示す。図１６に示すように、スタートパルスＨＳＴは、レベルシフト回路１５と２段のインバータＩＮＶ１、ＩＮＶ２を経てシフトレジスタ（図示せず）に入力される。なお、スタートパルスＨＳＴの負荷は小さい。このため、バッファ段を構成するインバータの段数も少なく、またＴＦＴもサイズの小さいものを使用する。
【００６０】
このうちレベルシフト回路１５は、液晶パネル外部の信号レベル（例えば、３．３〔Ｖ〕）を液晶パネル内部の信号レベル（例えば、１５〔Ｖ〕）に変換するための回路である。レベルシフト回路は、どの駆動パルスにも共通する。従って、遅延量は、２段のインバータＩＮＶ１、ＩＮＶ２の部分について測定する。
【００６１】
この特定区間は、２段のインバータの部分である。このため、特定区間の入力側と出力側には同位相のパルス波形が現れる。ここで、スタートパルスＨＳＴのパルス波形は、図３（Ａ）に示すように凸形状である。従って、遅延量測定回路１３Ａには、図７に示したように、オアゲートを適用する。
【００６２】
図１７に、駆動クロックＨＣＫ、ＨＣＫＸの伝搬経路と測定対象とする特定区間を示す。図１７に示すように、駆動クロックＨＣＫ、ＨＣＫＸは、レベルシフト回路１５と３段のインバータＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３を経てシフトレジスタ（図示せず）に入力される。
【００６３】
なお、２段目と３段目のインバータＩＮＶ１２、ＩＮＶ１３の間には位相調整回路１６が配置する。位相調整回路１６は、２つの経路間に逆向きに接続されたインバータＩＮＶ１４、１５でなる。インバータＩＮＶ１４、１５は、インバータＩＮＶ１２の出力電位に位相差がある間、各出力電位が各入力電位の反転電位になるように動作する。
【００６４】
因みに、駆動クロックＨＣＫ、ＨＣＫＸの負荷は大きい。このため、バッファ段には３段ものインバータが接続されている。また、インバータを構成するＴＦＴもサイズの大きいものが使用されている。
【００６５】
ここでの特定区間は、３段のインバータと位相調整回路１６の部分である。このため、特定区間の入力側と出力側に現れるパルス波形は逆位相になる。因みに、駆動クロックＨＣＫ、ＨＣＫＸのパルス波形は、図３（Ｂ）、（Ｃ）に示すように、ディーティー比が５０％である。このため、いずれの状態を監視対象としても遅延量を測定可能である。
【００６６】
この駆動クロックＨＣＫ、ＨＣＫＸに関しては、遅延量測定回路１３Ｂとして、図１１〜図１４に示すいずれの回路構成も適用可能である。勿論、この場合には、遅延量が既知のインバータ８を使用する。
【００６７】
図１８に、ドット抜き出し用のクロックＤＣＫ１、ＤＣＫ２の伝搬経路と測定対象とする特定区間を示す。図１８に示すように、ドット抜き出し用のクロックＤＣＫ１とＤＣＫ２は、レベルシフト回路１５と４段のインバータＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２４を経てゲート回路（図示せず）に入力される。
【００６８】
なお、ドット抜き出し用のクロックＤＣＫ１、ＤＣＫ２の負荷は大きい。また、これらクロックは、サンプリングパルスのためエッジ波形も急峻に保つ必要がある。このため、バッファ段には４段ものインバータが接続されている。また、インバータを構成するＴＦＴもサイズの大きいものが使用されている。
【００６９】
ここでの特定区間は、４段のインバータの部分である。このため、特定区間の入力側と出力側には同位相のパルス波形が現れる。ここで、ドット抜き出し用のクロックＤＣＫ１、ＤＣＫ２のパルス波形は、図３（Ｄ）及び（Ｅ）に示すように凸形状である。従って、遅延量測定回路１３Ａには、図７に示したように、オアゲートを適用する。
【００７０】
ところで、前述した遅延量測定回路１３Ａ〜１３Ｃは、測定した遅延量を遅延情報パルスＳ３Ａ、Ｓ３Ｂ、Ｓ３Ｃとして液晶パネル１１の出力端子に印加する。このため、これら遅延情報パルスＳ３Ａ、Ｓ３Ｂ、Ｓ３Ｃを製造時の検査工程で個別に検査すれば、液晶パネルの初期不良を簡単に検出することができる。なお、この検査では、各遅延量がそれぞれのスペックを満たしているか否かに基づいて行えば良い。
【００７１】
この実施形態では、出力端子から出力される遅延情報パルスＳ３Ａ、Ｓ３Ｂ、Ｓ３Ｃを外部駆動回路１４にフィードバックする。各遅延情報パルスがどの特定区間に対応するかは、外部駆動回路１４の設計時に自明である。勿論、外部駆動回路１４は、パルス波形から各特定区間の遅延量を正確に測定できる。
【００７２】
従って、外部駆動回路１４は、液晶パネル１１内の位相関係が適切な関係（図３）を満たすように、液晶パネル１１に供給する駆動パルスの位相を個別に調整又は制御することができる。この位相調整機能を外部駆動回路１４に搭載することにより、液晶パネルの駆動に伴うＴＦＴのしきい値電圧Ｖｔｈの増加や経年変化に基づく遅延量の変動にも表示性能の劣化を有効に回避できる。
【００７３】
図１９に、外部駆動回路１４の回路例を示す。外部駆動回路１４は、ゲート回路１４Ａ、比較器１４Ｂ、駆動パルス出力回路部１４Ｃを有する。ゲート回路１４Ａは、液晶パネル１１の出力信号である遅延情報パルスＳ３Ａ、Ｓ３Ｂ、Ｓ３Ｃから実際の遅延量を求める回路である。
【００７４】
比較器１４Ｂは、実際の遅延量と初期遅延量とを比較する回路である。初期遅延量は、内蔵メモリ１４Ｂ１に格納する。比較器１４Ｂは、初期遅延量と遅延量との差分が一定時間（許容範囲）を越えたとき、その補正信号を出力する。
【００７５】
駆動パルス出力回路部１４Ｃは、液晶パネル１１に駆動パルスを供給する回路部である。駆動パルス出力回路部１４Ｃの基本的な構成は周知である。ただし、駆動パルス出力回路部１４Ｃは、前段から補正信号が与えられた場合、補正対象とする駆動パルスの出力タイミングを調整する機能を有する。この結果、液晶パネル１１内の駆動パルスが初期遅延量を満たすように制御される。
【００７６】
図２０に、駆動パルスが適切な位相関係を満たす場合の表示画面例を示す。図２０は、図６に対応する図面である。図２０と図６を比較して分かるように、図２０には、サンプリングパルスの遅延量が適切に管理されているため、ゴーストが発生していない。
【００７７】
なお、以上の実施形態においては、水平駆動回路１３に供給される３種類の駆動パルスそれぞれについて特定区間を定め、その遅延量を測定したが、任意の１つ又は２つの駆動パルスについてのみ遅延量を測定できるようにしても良い。その場合、遅延量が変動し易い駆動パルスを測定対象とする。
【００７８】
また、以上の実施形態においては、水平駆動回路１３の駆動パルスについて遅延量を測定したが、他の駆動パルスについても遅延量を測定することとし、任意に定めた特定区間について遅延量測定回路を配置しても良い。
【図面の簡単な説明】
【００７９】
【図１】液晶パネルの従来構成例を示す図である。
【図２】パルス信号に遅延が発生する仕組みを示す図である。
【図３】駆動パルスの位相関係が正常な場合のサンプリングパルス例を示す図である。
【図４】水平シフトレジスタの駆動クロックの伝搬遅延量が大きくなった場合のサンプリングパルス例を示す図である。
【図５】ドットクロックの伝搬遅延量が大きくなった場合のサンプリングパルス例を示す図である。
【図６】駆動パルスの位相関係が不適切な場合の画面表示例を示す図である。
【図７】特定区間の入力パルスと出力パルスが共に凸波形の場合の遅延量測定回路例を示す図である。
【図８】特定区間の入力パルスと出力パルスが共に凸波形の場合に得られる遅延情報パルス例を示す図である。
【図９】特定区間の入力パルスと出力パルスが共に凹波形の場合の遅延量測定回路例を示す図である。
【図１０】特定区間の入力パルスと出力パルスが共に凹波形の場合に得られる遅延情報パルス例を示す図である。
【図１１】特定区間の入力パルスと出力パルスが逆位相の場合の遅延量測定回路例を示す図である（その１）。
【図１２】特定区間の入力パルスと出力パルスが逆位相の場合の遅延量測定回路例を示す図である（その２）。
【図１３】特定区間の入力パルスと出力パルスが逆位相の場合の遅延量測定回路例を示す図である（その３）。
【図１４】特定区間の入力パルスと出力パルスが逆位相の場合の遅延量測定回路例を示す図である（その４）。
【図１５】実施形態に係る液晶パネルの構成例を示す図である。
【図１６】水平シフトレジスタのスタートパルスを伝搬するバッファ段の構成例を示す図である。
【図１７】水平シフトレジスタの駆動クロックを伝搬するバッファ段の構成例を示す図である。
【図１８】ドットクロックを伝搬するバッファ段の構成例を示す図である。
【図１９】外部駆動回路の構成例を示す図である。
【図２０】駆動パルスの位相関係が適切な場合の画面表示例を示す図である。
【符号の説明】
【００８０】
１、１１    液晶パネル
２          表示領域
３、１３    水平駆動回路
４          プリチャージ回路
５          垂直駆動回路
６          レベルシフト回路
１３Ａ〜Ｃ  遅延量測定回路
１４      外部駆動回路
１４Ａ    ゲート回路
１４Ｂ    比較器
１４Ｃ    駆動パルス出力回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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