(57)【要約】【課題】  メモリセルからの読み出しを、誤りなく安定して行う。【解決手段】  半導体集積回路として、複数のビット線、これらのビット線に交差する複数のワード線、並びにビット線のいずれか及びワード線のいずれかに接続されたメモリセルがマトリクス状に配置されたメモリセルアレイを有する複数のメモリマクロと、複数のメモリマクロと同一基板上に形成されていて、第１の負電圧を生成して出力する主電源回路ブロックとを備える。複数のメモリマクロは、複数のワード線のそれぞれを、非選択時には主電源回路ブロックから出力された第１の負電圧に基づいて得られた負電圧に保持する。【選択図】      図１
2005235254.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線、これらのビット線に交差する複数のワード線、並びに前記ビット線のいずれか及び前記ワード線のいずれかに接続されたメモリセルがマトリクス状に配置されたメモリセルアレイを有する複数のメモリマクロと、
前記複数のメモリマクロと同一基板上に形成されていて、第１の負電圧を生成して出力する主電源回路ブロックとを備え、
前記複数のメモリマクロは、
前記複数のワード線のそれぞれを、非選択時には前記主電源回路ブロックから出力された前記第１の負電圧に基づいて得られた負電圧に保持するものである
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記複数のメモリマクロのそれぞれに対応する複数のローカル電源回路ブロックを更に備え、
前記複数のローカル電源回路ブロックは、それぞれ、
前記第１の負電圧に基づいて、これよりも絶対値が小さい第２の負電圧を生成して、対応するメモリマクロに与えるものであり、
前記複数のメモリマクロは、
前記複数のワード線のそれぞれを、非選択時には前記第２の負電圧に保持するものである
ことを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記複数のローカル電源回路ブロックは、それぞれ、
そのゲート及びドレインに前記第１の負電圧が与えられ、そのソースが前記第２の負電圧となるＰＭＯＳトランジスタを有するものである
ことを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記複数のローカル電源回路ブロックは、それぞれ、
前記ＰＭＯＳトランジスタのドレインとソースとの間に接続され、電源が投入されたことを示す電源投入信号に応じて導通するスイッチ素子を更に有するものである
ことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記複数のローカル電源回路ブロックは、それぞれ、
前記電源投入信号が低論理レベルの信号である場合には、前記電源投入信号を前記第１の負電圧の信号に変換して出力するレベルシフタを更に有するものであり、
前記スイッチ素子は、
その基板電圧として前記第１の負電圧が与えられ、そのゲートに前記レベルシフタの出力が与えられ、そのソース及びドレインに前記ＰＭＯＳトランジスタのドレイン及びソースがそれぞれ接続されたＮＭＯＳトランジスタである
ことを特徴とする半導体集積回路。
【請求項６】
請求項２に記載の半導体集積回路において、
前記複数のメモリマクロは、それぞれ、
前記複数のワード線を駆動するロウデコーダを更に有し、
前記ローカル電源回路ブロックは、
メッシュ状の配線を更に備え、かつ、対応するメモリマクロのロウデコーダに隣接して配置されており、前記メッシュ状の配線を介して前記隣接するロウデコーダに前記第２の負電圧を与えるものである
ことを特徴とする半導体集積回路。
【請求項７】
請求項２に記載の半導体集積回路において、
前記複数のメモリマクロは、それぞれ、
前記複数のワード線を駆動するロウデコーダを更に有し、
前記ロウデコーダは、
いずれのワード線が選択されているかを示すプリデコード信号をデコードし、得られたデコード結果を出力するデコード回路と、
前記デコード結果が低論理レベルの信号であるときには、前記第２の負電圧を出力し、前記デコード結果が高論理レベルの信号であるときには、電源電圧を出力するレベルシフタと、
前記複数のワード線のうちの１つに接続され、前記レベルシフタの出力に応じて、前記電源電圧又は前記第２の負電圧を、当該ワード線に出力する駆動回路とを有するものである
ことを特徴とする半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路において、
前記ロウデコーダは、
前記駆動回路に接続されたワード線が故障していることを示す救済信号が入力されると、当該ワード線に接地電圧を与える接地手段を更に有し、
前記レベルシフタは、
前記救済信号が入力された場合には、当該ワード線に電圧を与えるパスを前記駆動回路に遮断させるものである
ことを特徴とする半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路において、
前記接地手段は、
ソースに接地電圧が与えられ、ドレインに前記駆動回路に接続されたワード線が接続され、ゲートに前記救済信号が与えられた高閾値トランジスタである
ことを特徴とする半導体集積回路。
【請求項１０】
請求項８に記載の半導体集積回路において、
前記デコード回路は、
前記プリデコード信号を入力とし、前記デコード結果を求めて出力する第１のＮＡＮＤ回路を有するものであり、
前記レベルシフタは、
前記第１のＮＡＮＤ回路の出力の論理レベルを反転させて出力する第１のインバータと、
前記救済信号の論理レベルを反転させて出力する第２のインバータと、
前記第１のインバータの出力と前記第２のインバータの出力との論理積を求めて出力する第２のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力と前記救済信号との論理和を求め、その結果が低論理レベルである場合には、前記第２の負電圧を出力するＮＯＲ回路とを有するものであり、
前記駆動回路は、
ソースに前記電源電圧が与えられ、ドレインに前記複数のワード線のうちの１つが接続され、ゲートに前記第２のＮＡＮＤ回路の出力が与えられたＰＭＯＳトランジスタと、
ソースに前記第２の負電圧が与えられ、ドレインに当該ワード線が接続され、ゲートに前記ＮＯＲ回路の出力が与えられたＮＭＯＳトランジスタとを有するものである
ことを特徴とする半導体集積回路。
【請求項１１】
複数のビット線、これらのビット線に交差する複数のワード線、並びに前記ビット線のいずれか及び前記ワード線のいずれかに接続されたメモリセルがマトリクス状に配置されたメモリセルアレイを有し、前記複数のワード線のそれぞれを、非選択時には所定の負電圧に保持する複数のメモリマクロのレイアウトデータを生成する工程と、
前記複数のメモリマクロと同一基板上に形成され、第１の負電圧を生成して出力する主電源マクロのレイアウトデータを生成する工程と、
前記複数のメモリマクロのそれぞれに対応し、前記第１の負電圧に基づいて、これよりも絶対値が小さい第２の負電圧を生成して、対応するメモリマクロに前記所定の負電圧として与える複数のローカル電源マクロのレイアウトデータを生成する工程とを備え、
前記ローカル電源マクロのレイアウトデータを生成する工程は、
前記ローカル電源マクロの高さを、対応するメモリマクロの高さにするものである
半導体集積回路の設計方法。
【請求項１２】
複数のビット線と、
前記複数のビット線に交差する複数のワード線と、
前記ビット線のいずれか及び前記ワード線のいずれかに接続され、マトリクス状に配置された複数のメモリセルとを備え、
前記複数のビット線の１つに接続された複数のメモリセルのうち、選択されていないメモリセルと当該ビット線との間のリーク電流の和が、選択されたメモリセルの読み出し電流よりも小さくなるような負電圧を、前記選択されていないメモリセルに接続されたワード線に与えるように構成された
メモリマクロ。
【請求項１３】
請求項１２に記載のメモリマクロにおいて、
前記負電圧は前記メモリマクロの外部から入力される
ことを特徴とするメモリマクロ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイを備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体技術の進歩によりシステム全体が１チップに搭載されるシステムＬＳＩの時代になってきている。ほとんどのシステムＬＳＩは、それぞれがメモリセルアレイを有する多くのメモリマクロを搭載しているが、電源電圧の低下に伴い、メモリセルを構成するトランジスタの閾値電圧が下がり、ソース・ドレイン間のリーク電流（以下では、単にリーク電流という）の増加が顕著になってきている。リーク電流の増加により待機時電流が増加する為、待機時のリーク電流を低減する技術の開発が各社で行われている。また特許文献１に開示されている半導体記憶装置のように、リーク電流が増加した際のＤＲＡＭ（dynamic random-access memory）セルの電荷保持特性を改善する試みもなされている。
【特許文献１】特開平７−３０７０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、１本のビット線に多数のメモリセルが接続されるメモリマクロにおいては、メモリセルからのリーク電流が増大すると、ビット線の電位がプリチャージレベルから変化してしまう。すると、本来のメモリセルからの読み出し電流によるビット線の電位の変化よりも、リーク電流によるビット線の電位の変化の方が大きくなり、メモリセルに記憶されているデータの読み出しに失敗することが問題となる。特に、同一のビット線に接続された複数のメモリセルが記憶しているデータが、２値のうちの一方に偏った場合に、このようなことが生じやすい。
【０００４】
本発明は、同一のビット線に多数のメモリセルが接続された半導体集積回路において、メモリセルからの読み出しを、誤りなく、安定して行うことを目的とする。
【課題を解決するための手段】
【０００５】
前記課題を解決するため、請求項１の発明が講じた手段は、半導体集積回路として、複数のビット線、これらのビット線に交差する複数のワード線、並びに前記ビット線のいずれか及び前記ワード線のいずれかに接続されたメモリセルがマトリクス状に配置されたメモリセルアレイを有する複数のメモリマクロと、前記複数のメモリマクロと同一基板上に形成されていて、第１の負電圧を生成して出力する主電源回路ブロックとを備え、前記複数のメモリマクロは、前記複数のワード線のそれぞれを、非選択時には前記主電源回路ブロックから出力された前記第１の負電圧に基づいて得られた負電圧に保持するものである。
【０００６】
請求項１の発明によると、非選択のワード線に接続されたメモリセルと、ビット線との間のリーク電流を小さくすることができる。プリチャージ後のビット線電位がリーク電流によってほとんど変化しないので、選択されたワード線に接続されたメモリセルからの読み出しを誤りなく行うことができる。
【０００７】
請求項２の発明は、請求項１に記載の半導体集積回路において、前記複数のメモリマクロのそれぞれに対応する複数のローカル電源回路ブロックを更に備え、前記複数のローカル電源回路ブロックは、それぞれ、前記第１の負電圧に基づいて、これよりも絶対値が小さい第２の負電圧を生成して、対応するメモリマクロに与えるものであり、前記複数のメモリマクロは、前記複数のワード線のそれぞれを、非選択時には前記第２の負電圧に保持するものである。
【０００８】
請求項２の発明によると、各メモリマクロ毎にローカル電源回路ブロックを備えるので、他のメモリマクロで電流を消費する際に主電源回路ブロックからの出力電圧に発生する乱れを、各メモリマクロ内の非選択ワード線に伝達しないようにすることができる。また、第２の負電圧の絶対値を小さな値とするので、各メモリマクロにおける消費電力を抑え、かつ、信頼性の問題が発生するのを抑えることができる。
【０００９】
請求項３の発明では、請求項２に記載の半導体集積回路において、前記複数のローカル電源回路ブロックは、それぞれ、そのゲート及びドレインに前記第１の負電圧が与えられ、そのソースが前記第２の負電圧となるＰＭＯＳトランジスタを有するものである。
【００１０】
請求項４の発明では、請求項３に記載の半導体集積回路において、前記複数のローカル電源回路ブロックは、それぞれ、前記ＰＭＯＳトランジスタのドレインとソースとの間に接続され、電源が投入されたことを示す電源投入信号に応じて導通するスイッチ素子を更に有するものである。
【００１１】
請求項４の発明によると、電源投入後、第２の負電圧がすばやく所定の電圧になるようにすることができる。
【００１２】
請求項５の発明では、請求項４に記載の半導体集積回路において、前記複数のローカル電源回路ブロックは、それぞれ、前記電源投入信号が低論理レベルの信号である場合には、前記電源投入信号を前記第１の負電圧の信号に変換して出力するレベルシフタを更に有するものであり、前記スイッチ素子は、その基板電圧として前記第１の負電圧が与えられ、そのゲートに前記レベルシフタの出力が与えられ、そのソース及びドレインに前記ＰＭＯＳトランジスタのドレイン及びソースがそれぞれ接続されたＮＭＯＳトランジスタであることを特徴とする。
【００１３】
請求項６の発明では、請求項２に記載の半導体集積回路において、前記複数のメモリマクロは、それぞれ、前記複数のワード線を駆動するロウデコーダを更に有し、前記ローカル電源回路ブロックは、メッシュ状の配線を更に備え、かつ、対応するメモリマクロのロウデコーダに隣接して配置されており、前記メッシュ状の配線を介して前記隣接するロウデコーダに前記第２の負電圧を与えるものである。
【００１４】
請求項６の発明によると、メッシュ状の配線の抵抗は小さいので、ロウデコーダに第２の負電圧をほぼそのまま供給することができる。
【００１５】
請求項７の発明では、請求項２に記載の半導体集積回路において、前記複数のメモリマクロは、それぞれ、前記複数のワード線を駆動するロウデコーダを更に有し、前記ロウデコーダは、いずれのワード線が選択されているかを示すプリデコード信号をデコードし、得られたデコード結果を出力するデコード回路と、前記デコード結果が低論理レベルの信号であるときには、前記第２の負電圧を出力し、前記デコード結果が高論理レベルの信号であるときには、電源電圧を出力するレベルシフタと、前記複数のワード線のうちの１つに接続され、前記レベルシフタの出力に応じて、前記電源電圧又は前記第２の負電圧を、当該ワード線に出力する駆動回路とを有するものである。
【００１６】
請求項７の発明によると、デコード結果に応じて、駆動回路が第２の負電圧をワード線に出力するので、メモリセルとビット線との間のリーク電流を小さくすることができる。
【００１７】
請求項８の発明では、請求項７に記載の半導体集積回路において、前記ロウデコーダは、前記駆動回路に接続されたワード線が故障していることを示す救済信号が入力されると、当該ワード線に接地電圧を与える接地手段を更に有し、前記レベルシフタは、前記救済信号が入力された場合には、当該ワード線に電圧を与えるパスを前記駆動回路に遮断させるものである。
【００１８】
請求項８の発明によると、故障したワード線を、電源電圧や負電圧を供給する電源回路からフローティング状態にし、かつ、接地電圧に固定することができる。
【００１９】
請求項９の発明では、請求項８に記載の半導体集積回路において、前記接地手段は、ソースに接地電圧が与えられ、ドレインに前記駆動回路に接続されたワード線が接続され、ゲートに前記救済信号が与えられた高閾値トランジスタであることを特徴とする。
【００２０】
請求項９の発明によると、高閾値トランジスタを使用しているので、救済信号が通常の論理レベルの信号であっても、高閾値トランジスタを経由するリーク電流を抑えることができる。
【００２１】
請求項１０の発明では、請求項８に記載の半導体集積回路において、前記デコード回路は、前記プリデコード信号を入力とし、前記デコード結果を求めて出力する第１のＮＡＮＤ回路を有するものであり、前記レベルシフタは、前記第１のＮＡＮＤ回路の出力の論理レベルを反転させて出力する第１のインバータと、前記救済信号の論理レベルを反転させて出力する第２のインバータと、前記第１のインバータの出力と前記第２のインバータの出力との論理積を求めて出力する第２のＮＡＮＤ回路と、前記第１のＮＡＮＤ回路の出力と前記救済信号との論理和を求め、その結果が低論理レベルである場合には、前記第２の負電圧を出力するＮＯＲ回路とを有するものであり、前記駆動回路は、ソースに前記電源電圧が与えられ、ドレインに前記複数のワード線のうちの１つが接続され、ゲートに前記第２のＮＡＮＤ回路の出力が与えられたＰＭＯＳトランジスタと、ソースに前記第２の負電圧が与えられ、ドレインに当該ワード線が接続され、ゲートに前記ＮＯＲ回路の出力が与えられたＮＭＯＳトランジスタとを有するものである。
【００２２】
請求項１１の発明は、半導体集積回路の設計方法として、複数のビット線、これらのビット線に交差する複数のワード線、並びに前記ビット線のいずれか及び前記ワード線のいずれかに接続されたメモリセルがマトリクス状に配置されたメモリセルアレイを有し、前記複数のワード線のそれぞれを、非選択時には所定の負電圧に保持する複数のメモリマクロのレイアウトデータを生成する工程と、前記複数のメモリマクロと同一基板上に形成され、第１の負電圧を生成して出力する主電源マクロのレイアウトデータを生成する工程と、前記複数のメモリマクロのそれぞれに対応し、前記第１の負電圧に基づいて、これよりも絶対値が小さい第２の負電圧を生成して、対応するメモリマクロに前記所定の負電圧として与える複数のローカル電源マクロのレイアウトデータを生成する工程とを備え、前記ローカル電源マクロのレイアウトデータを生成する工程は、前記ローカル電源マクロの高さを、対応するメモリマクロの高さにするものである。
【００２３】
請求項１２の発明は、メモリマクロとして、複数のビット線と、前記複数のビット線に交差する複数のワード線と、前記ビット線のいずれか及び前記ワード線のいずれかに接続され、マトリクス状に配置された複数のメモリセルとを備え、前記複数のビット線の１つに接続された複数のメモリセルのうち、選択されていないメモリセルと当該ビット線との間のリーク電流の和が、選択されたメモリセルの読み出し電流よりも小さくなるような負電圧を、前記選択されていないメモリセルに接続されたワード線に与えるように構成されたものである。
【００２４】
請求項１３の発明では、請求項１２に記載のメモリマクロにおいて、前記負電圧は前記メモリマクロの外部から入力されることを特徴とする。
【発明の効果】
【００２５】
本発明によると、プリチャージ後のビット線電位がリーク電流によって変化することを抑制することができるので、メモリセルからの読み出しを、誤りなく、安定して行うことができる。動作マージンを確保するためにアクセス時間を増大させる必要もなくなるので、メモリセルからの読み出しを高速に行うことができる。
【００２６】
また、動作マージンを大きくすることができるので、プロセスばらつきや電源電圧の変動によって生じる特性の変動に対して強い半導体集積回路を得ることができる。更に、動作マージンを大きくすることができるので、高速に動作する半導体集積回路の設計を容易に行うことができ、設計期間を短縮することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２８】
図１は、本発明の実施形態に係る半導体集積回路の構成を示すブロック図である。図１の半導体集積回路１００は、システムＬＳＩであって、主電源回路ブロック（ＭＰＣ）２と、メモリマクロ１０，３０と、ローカル電源回路ブロック（ＬＰＣ）１２，３２とを備えている。メモリマクロ１０は、メモリセルアレイ１４と、ロウデコーダ１５と、データ入出力回路１６と、制御回路１７とを有している。メモリマクロ３０も同様に、メモリセルアレイ３４と、ロウデコーダ３５と、データ入出力回路３６と、制御回路３７とを有している。主電源回路ブロック２は、主電源マクロとも呼ばれ、ローカル電源回路ブロック１２，３２は、ローカル電源マクロとも呼ばれる。
【００２９】
主電源回路ブロック２は、供給された電源から第１の負電圧ＶＢＢ１を生成し、ローカル電源回路ブロック１２，３２に供給している。ローカル電源回路ブロック１２，３２は、それぞれロウデコーダ１５，３５に隣接して配置されている。ローカル電源回路ブロック１２，３２は、供給された第１の負電圧ＶＢＢ１から第２の負電圧ＶＢＢ２を生成し、ロウデコーダ１５，３５のそれぞれに供給している。主電源回路ブロック２は、メモリマクロ１０，３０と同一基板上に形成されている。以下では、主にメモリマクロ１０に関して説明するが、メモリマクロ３０に関しても同様に説明することができる。
【００３０】
図２は、図１のローカル電源回路ブロック１２の回路図である。ローカル電源回路ブロック１２は、ＰチャネルＭＯＳ（metal oxide semiconductor）トランジスタ（以下では、ＰＭＯＳトランジスタと称する）１２２と、ＮチャネルＭＯＳトランジスタ（以下では、ＮＭＯＳトランジスタと称する）１２４と、レベルシフタ１２６とを備えている。ＰＭＯＳトランジスタ１２２は、そのゲートとドレインとが接続されており、ダイオードとして動作する。ＰＭＯＳトランジスタ１２２のドレインには第１の負電圧ＶＢＢ１（例えば−０．５Ｖ）が供給されており、ソースには第２の負電圧ＶＢＢ２（例えば−０．１Ｖ）が生じている。ＰＭＯＳトランジスタ１２２の基板電圧は、そのソース電圧に等しい。ＮＭＯＳトランジスタ１２４は、スイッチ素子を構成している。
【００３１】
以下では、高論理レベル、低論理レベルをそれぞれ“Ｈ”，“Ｌ”で表し、特に示さない場合には、“Ｈ”は電源電圧ＶＤＤ（例えば５Ｖ）、“Ｌ”は接地電圧ＶＳＳ（例えば０Ｖ）であるとする。
【００３２】
レベルシフタ１２６は、レベルが“Ｈ”又は“Ｌ”となる電源投入信号ＰＯＮを入力信号とし、レベルが“Ｌ”である入力信号をレベルが第１の負電圧ＶＢＢ１である信号に変換して出力し、レベルが“Ｈ”である入力信号をそのまま出力する。レベルシフタ１２６の出力は、ＮＭＯＳトランジスタ１２４のゲートに与えられている。ＮＭＯＳトランジスタ１２４のソース及びドレインには、それぞれ第１及び第２の負電圧ＶＢＢ１及びＶＢＢ２が与えられている。また、ＮＭＯＳトランジスタ１２４には、その基板電圧として第１の負電圧ＶＢＢ１が与えられている。
【００３３】
ここで、第２の負電圧ＶＢＢ２は、第１の負電圧ＶＢＢ１よりもＰＭＯＳトランジスタ１２２の閾値に相当する電圧だけ高い電圧となる。すなわち、ローカル電源回路ブロック１２は、第１の負電圧ＶＢＢ１に基づいて、これよりも絶対値が小さい第２の負電圧ＶＢＢ２を生成している。
【００３４】
第２の負電圧ＶＢＢ２は、各メモリマクロ１０，３０におけるワード線の待機時の電圧として用いられる。このように第２の負電圧ＶＢＢ２の絶対値を小さな値とするのは、ワード線の非選択時（待機時）の電圧を、必要以上に低い電圧にしなくてもよいからである。第２の負電圧ＶＢＢ２を用いると、各メモリマクロ１０，３０における消費電力を抑え、かつ、信頼性の問題が発生するのを抑えることができる。
【００３５】
また、本実施形態では、ローカル電源回路ブロック１２をメモリマクロ１０に隣接して配置しているので、微小な電圧（−０．１Ｖ）を供給する配線を短くして、他配線からのノイズの影響を避けることができる。更に、各メモリマクロ毎にローカル電源回路ブロックを備えているので、他のメモリマクロで電流を消費する際に主電源回路ブロック２からの出力電圧に発生する乱れを、微小な電圧を保持している各メモリマクロ内の非選択ワード線に伝達しないようにすることができる。なお、メモリマクロ１０が、ローカル電源回路ブロック１２を含むようにしてもよい。
【００３６】
図３は、図２のローカル電源回路ブロック１２における電圧を示すグラフである。以下では、論理レベルの高電位、低電位をそれぞれ“Ｈ”，“Ｌ”で表し、特に示さない場合には、“Ｈ”は電源電圧ＶＤＤ、“Ｌ”は接地電圧ＶＳＳであるとする。電源投入信号ＰＯＮは、半導体集積回路１００に電源が投入された時刻ＴＬの直後から所定の期間のみ“Ｈ”となる信号である。
【００３７】
ローカル電源回路ブロック１２がＮＭＯＳトランジスタ１２４を備えていないとすると、第２の負電圧は、図３の電圧ＶＢＢＮのようにゆっくり低下するので、目標とする電圧（−０．１Ｖ）に達するまでに長い時間を要する。これに対し、ローカル電源回路ブロック１２では、電源投入信号ＰＯＮが“Ｈ”になるとＮＭＯＳトランジスタ１２４がオンになるので、第２の負電圧ＶＢＢ２がすばやく目標とする電圧に達し、セットアップを完了することができる。
【００３８】
ＮＭＯＳトランジスタ１２４には基板電圧として第１の負電圧ＶＢＢ１を与える必要があるので、ＮＭＯＳトランジスタ１２４は、トランジスタ毎に基板分離可能なトリプルウエル構造を有するようにすることが望ましい。
【００３９】
図４は、図１のロウデコーダ１５の構成例を示す回路図である。図４では、ワード線ＷＬ０を駆動する部分の回路図を示している。図４の回路は、デコード回路としてのＮＡＮＤ回路１５２と、レベルシフタ１５４と、ＰＭＯＳトランジスタ１５７と、ＮＭＯＳトランジスタ１５８とを備えている。ＰＭＯＳトランジスタ１５７と、ＮＭＯＳトランジスタ１５８とは、駆動回路１５６を構成している。
【００４０】
ＮＡＮＤ回路１５２には、プリデコーダ（図示せず）が出力し、いずれのワード線が選択されているかを示すプリデコード信号ＰＤＳが入力されている。ＮＡＮＤ回路１５２は、プリデコード信号ＰＤＳをデコードし、得られたデコード結果を出力する。すなわち、ＮＡＮＤ回路１５２は、ワード線ＷＬ０を選択するプリデコード信号ＰＤＳが入力された場合にのみ、出力のレベルを“Ｌ”にする。
【００４１】
レベルシフタ１５４は、よく知られているような構成を有しており、電源電圧ＶＤＤと接地電圧ＶＳＳとの間のレベルの入力信号を、電源電圧ＶＤＤと第２の負電圧ＶＢＢ２との間のレベルの信号に変換して出力する。例えば、レベルシフタ１５４は、入力信号が“Ｈ”であるときには電源電圧ＶＤＤを出力し、入力信号が“Ｌ”であるときには、第２の負電圧ＶＢＢ２を出力する。
【００４２】
レベルシフタ１５４の出力は、ＰＭＯＳトランジスタ１５７及びＮＭＯＳトランジスタ１５８のゲートに与えられている。ＰＭＯＳトランジスタ１５７のソースには電源電圧ＶＤＤが、ＮＭＯＳトランジスタ１５８のソースには第２の負電圧ＶＢＢ２が与えられている。ＰＭＯＳトランジスタ１５７及びＮＭＯＳトランジスタ１５８のドレインは、ワード線ＷＬ０に接続されている。したがって、駆動回路１５６は、ワード線ＷＬ０が選択されている場合には電源電圧ＶＤＤを、ワード線ＷＬ０が選択されていない場合には第２の負電圧ＶＢＢ２をワード線ＷＬ０に出力する。
【００４３】
図５は、図２のメモリセルアレイ１４の構成例を示す回路図である。メモリセルアレイ１４は、複数のビット線と、これらのビット線に交差する複数のワード線と、マトリクス状に配置されたメモリセルを有している。各メモリセルは、ビット線のいずれか及びワード線のいずれかに接続されている。図５では、メモリセルアレイ１４の１列分のメモリセルを示している。これらのセルは、ＳＲＡＭ（static random-access memory）セルである。
【００４４】
メモリセルアレイ１４は、図５に示された列について、メモリセル１４１，１４２，１４３，…と、プリチャージ回路１１２と、センスアンプ１１４と、対となるビット線ＢＬ，ＸＢＬとを有している。メモリセル１４１〜１４３等は、各ワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、このビット線対との交点付近にアレイ状に配置されている。他の列も、図５の回路と同様に構成されている。
【００４５】
メモリセル１４１は、ＮＭＯＳトランジスタ１３１，１３２，１３５，１３６と、ＰＭＯＳトランジスタ１３３，１３４とを備えている。ＮＭＯＳトランジスタ１３１，１３２は、アクセストランジスタとして動作する。メモリセル１４２，１４３等も、メモリセル１４１と同様に構成されている。
【００４６】
ここで、ＮＭＯＳトランジスタ１３１と１３５との接続点である第１のノードＮ１の電位は“Ｌ”に、ＮＭＯＳトランジスタ１３２と１３６との接続点である第２のノードＮ２の電位は“Ｈ”に保たれているとする。また、メモリセル１４２の第１及び第２のノードの電位は、それぞれ“Ｈ”，“Ｌ”に保たれており、メモリセル１４１以外のメモリセル１４３等も、メモリセル１４２と同様に電位を保持しているとする。すなわち、メモリセル１４１と、同じ列に属する他のメモリセルとが、異なる値を記憶している場合について説明する。
【００４７】
プリチャージ回路１１２は、ビット線ＢＬ，ＸＢＬを“Ｈ”にプリチャージする。例えば、メモリセル１４１からデータが読み出される際には、選択されたワード線ＷＬ０が“Ｈ”になり、ＮＭＯＳトランジスタ１３１，１３２がオンになるので、ビット線ＢＬからＮＭＯＳトランジスタ１３１，１３５に電荷が流れ込み、ビット線ＢＬの電位が低下する。センスアンプ１１４は、ビット線ＢＬとビット線ＸＢＬとの間の電位差を増幅して、メモリマクロの外部に出力する。したがって、メモリセル１４１が記憶するデータを読み出すことができる。
【００４８】
ところが、非選択ワード線に接地電圧ＶＳＳを与える場合には、ビット線からのリーク電流が無視できないことがある。図６は、非選択ワード線に接地電圧ＶＳＳを与える場合のビット線電位の変化を示すグラフである。
【００４９】
この場合、図６の時刻ＴＰにおいて、プリチャージ回路１１２によるプリチャージが終了すると、選択されないメモリセル１４２，１４３，…に、そのアクセストランジスタを経由して、“Ｈ”にプリチャージされたビット線ＸＢＬからリーク電流ＬＩが流れ込み、ビット線ＸＢＬの電位が低下する。特に、図５に示されているように、読み出し対象のメモリセル１４１が保持するデータとは異なるデータを保持するメモリセルが多い場合には、ビット線ＸＢＬの電位が速く低下する。その後、選択されたメモリセル１４１のデータを読み出すために、ワード線ＷＬ０が“Ｈ”になると、メモリセル１４１に読み出し電流ＲＩが流れ込み、ビット線ＢＬの電位が低下し始める。
【００５０】
メモリセル１４１のデータを正しく読み出すためには、センスアンプ１１４が動作を開始する時刻ＴＳにおいて、ビット線ＢＬの電位がビット線ＸＢＬの電位よりも低くなければならない。ところが逆に、図６のように、時刻ＴＳにおいてビット線ＸＢＬの電位の方がビット線ＢＬの電位よりも低い場合には、メモリセル１４１のデータを正しく読み出すことができない。すなわち、メモリマクロ１０が誤動作をしてしまう。
【００５１】
正常に読み出しを行うためには、センスアンプの動作タイミングを大きく後ろに遅らせる必要がある。しかし、このようにすると、メモリセルに対するアクセス時間が長くなってしまう。
【００５２】
そこで、図１の半導体集積回路では、リーク電流ＬＩを減らすために、ロウデコーダ１５が非選択ワード線には第２の負電圧ＶＢＢ２を与えている。すると、ビット線ＢＬ，ＸＢＬに接続された各メモリセルのアクセストランジスタのゲート電圧が負になるので、非選択メモリセルへのリーク電流ＬＩが抑制され、リーク電流ＬＩに起因するビット線ＢＬ，ＸＢＬの電位の低下が抑制される。
【００５３】
図７は、非選択ワード線に第２の負電圧ＶＢＢ２を与える場合のビット線電位の変化を示すグラフである。図７に示すようにセンスアンプ１１４が動作を開始する時刻ＴＳにおいて、ビット線ＢＬの電位がビット線ＸＢＬの電位よりも低いので、メモリセル１４１のデータを正しく読み出すことができる。
【００５４】
このように、ロウデコーダ１５は、少なくとも、ビット線ＢＬ，ＸＢＬに接続された同じ列のメモリセルのうち、選択されていないメモリセル１４２，１４３等とビット線ＸＢＬとの間のリーク電流ＬＩの和が、選択されたメモリセル１４１の読み出し電流ＲＩよりも小さくなるような負電圧を、選択されていないメモリセル１４２，１４３等に接続された非選択ワード線ＷＬ１，ＷＬ２等に与えるようにする。
【００５５】
より詳しくは、ロウデコーダ１５は、プリチャージが終了する時刻ＴＰからセンスアンプ１１４が動作を開始する時刻ＴＳまでの間において、ビット線ＢＬ，ＸＢＬに接続された同じ列のメモリセルのうち、選択されていないメモリセル１４２，１４３等とビット線ＸＢＬとの間のリーク電流ＬＩによるビット線ＸＢＬの電位の変化が、選択されたメモリセル１４１の読み出し電流ＲＩによるビット線ＢＬの電位の変化よりも小さくなるような負電圧を、非選択ワード線ＷＬ１，ＷＬ２等に与えるようにする。
【００５６】
ゲート電圧を０．１Ｖ下げることによって、通常、トランジスタのリーク電流を１桁から１桁半小さい値に低減することができるので、大きな負電圧を供給する必要はない。必要最小限の大きさの負電圧を供給することが、消費電力を抑え、かつ信頼性を保つためにも有利である。
【００５７】
図８は、図１のメモリマクロ１０とローカル電源回路ブロック１２との配置を示すレイアウト図である。第１の負電圧ＶＢＢ１と第２の負電圧ＶＢＢ２との差が小さいので、ローカル電源回路ブロック１２を構成するＰＭＯＳトランジスタ１２２及びＮＭＯＳトランジスタ１２４のゲート幅は、大きくなければならない。特に、ＰＭＯＳトランジスタ１２２は、そのゲート幅が大きいことが必要とされる。そこで、図８に示されているように、ローカル電源回路ブロック１２の形状を長方形としている。
【００５８】
通常、メモリマクロにおいては、データ入出力回路１６がデータＤＡＴＡの入出力を行い、制御回路１７には制御信号ＣＮＴ及びアドレス信号ＡＤＤが入力されるので、これらの回路には信号の入出力端子がある。このため、これらの回路に隣接してローカル電源回路ブロック１２を配置することは困難である。また、図４を参照して説明したように、負電圧を使用するのはロウデコーダ１５である。そこで、ローカル電源回路ブロック１２を、その長い方の辺がメモリマクロ１０のロウデコーダ１５に隣接するように配置している。
【００５９】
また、ローカル電源回路ブロック１２は、配線１２７，１２８を備えている。ＰＭＯＳトランジスタ１２２及びＮＭＯＳトランジスタ１２４には、配線１２７を経由して第１の負電圧ＶＢＢ１が供給され、これらのトランジスタは、配線１２８を介して第２の負電圧ＶＢＢ２をロウデコーダ１５に与えている。配線１２８は、図８に示されているように、メッシュ状の配線であって、ローカル電源回路ブロック１２とロウデコーダ１５との間に複数の経路を有している。配線１２８の抵抗は小さいので、配線１２８にはほとんど電圧が生じず、ロウデコーダ１５に第２の負電圧をほぼそのまま供給することができる。ローカル電源回路ブロック１２をロウデコーダ１５に隣接して配置しているので、このようなメッシュ状の配線１２８を用いることができる。
【００６０】
図９は、図１のロウデコーダの他の構成例を示す回路図である。図９では、ワード線ＷＬ０を駆動する部分の回路図を示している。図９の回路は、デコード回路としてのＮＡＮＤ回路２５２と、レベルシフタ２５４と、駆動回路２５６と、接地手段としての高閾値トランジスタ（ＮＭＯＳトランジスタ）２５９とを備えている。
【００６１】
レベルシフタ２５４は、インバータ２８２，２８３と、ＮＡＮＤ回路２８４と、ＮＯＲ回路２８５とを備えている。駆動回路２５６は、ＰＭＯＳトランジスタ２５７と、ＮＭＯＳトランジスタ２５８とを備えている。ＮＡＮＤ回路２５２は、図４のＮＡＮＤ回路１５２と同様のものである。高閾値トランジスタ２５９は、そのソースに接地電圧ＶＳＳが与えられ、ドレインにワード線ＷＬ０が接続され、ゲートに救済信号ＳＰＥが与えられている。高閾値トランジスタ２５９は、ゲート電圧がソース電圧よりも大きい所定の値以上であるときにオンになるトランジスタである。
【００６２】
図１０は、図９のＮＯＲ回路２８５の構成を示す回路図である。ＮＯＲ回路２８５は、ＰＭＯＳトランジスタ２９１，２９２と、ＮＭＯＳトランジスタ２９３，２９４とを備えている。
【００６３】
通常、ＳＲＡＭのメモリマクロは、予備のビット線を備え、これらのビット線に接続されたメモリセルを欠陥救済用のメモリセルとして用いる。メモリマクロは、アナログ信号をビット線で扱うからである。しかし、図１の半導体集積回路のように、非選択のワード線に負電圧を供給する場合には、ワード線のロバストネス性が低下するため、ワード線の欠陥救済も必要になってくる。
【００６４】
図９のロウデコーダは、ワード線の欠陥救済を行うために用いられる。非選択のワード線に負電圧を供給すると、ワード線が隣接するワード線、電源配線、ビット線等との間でショートし、故障した場合には、ローカル電源回路ブロック等の負電圧を供給する電源回路への負担が大きくなる。すると、消費電力の増大や電源回路の能力不足といった問題が発生する。そこで、図９のロウデコーダは、救済対象の故障したワード線を負電圧の電源線から切り離すようにしている。
【００６５】
図９において、救済信号ＳＰＥは、これに対応するワード線ＷＬ０が故障した場合に、このワード線ＷＬ０を駆動するロウデコーダの回路動作を止めるために用いられる。まず、救済信号ＳＰＥが“Ｌ”である場合について説明する。この場合、レベルシフタ２５４は、駆動回路２５６にワード線ＷＬ０を駆動させる。すなわち、レベルシフタ２５４は、ＮＡＮＤ回路２５２の出力が“Ｈ”であれば、ＰＭＯＳトランジスタ２５７及びＮＭＯＳトランジスタ２５８に“Ｈ”を出力し、ＮＡＮＤ回路２５２の出力が“Ｌ”であれば、ＰＭＯＳトランジスタ２５７には接地電圧ＶＳＳを、ＮＭＯＳトランジスタ２５８に第２の負電圧ＶＢＢ２を出力する。
【００６６】
次に、救済信号ＳＰＥが“Ｈ”である場合について説明する。単にロウデコーダの動きを止めるのみでは、故障したワード線を負電圧を与える配線から切り離すことが不可能である。そこで、ワード線ＷＬ０が故障していることを示す救済信号が入力されると、すなわち、救済信号ＳＰＥが“Ｈ”になると、レベルシフタ２５４は、ワード線ＷＬ０に電圧を与えるパスを駆動回路２５６に遮断させ、ショートしたワード線ＷＬ０を、電源電圧ＶＤＤや負電圧ＶＢＢ２を供給する電源回路からフローティング状態にする。具体的には、レベルシフタ２５４は、ＰＭＯＳトランジスタ２５７に電源電圧ＶＤＤを与え、ＮＭＯＳトランジスタ２５８に負電圧ＶＢＢ２を与える。
【００６７】
また、このとき、救済信号ＳＰＥが入力された高閾値のトランジスタ２５９が導通するので、ワード線ＷＬ０の電圧が接地電圧ＶＳＳに固定される。ワード線の電圧を固定するのは、他のメモリセルの読み出しの際に、故障したワード線に接続されているメモリセルが邪魔をすることを防ぐためである。
【００６８】
図９のロウデコーダにおいては、高閾値トランジスタ２５９を使用しているので、救済信号ＳＰＥが電圧ＶＤＤ又はＶＳＳとなる通常の論理レベルの信号であっても、高閾値トランジスタ２５９を経由するリーク電流を抑えることができる。このため、ワード線が故障していない場合に、ワード線から、第２の負電圧ＶＢＢ２を供給するローカル電源回路ブロック１２へのリーク電流を抑制することができる。高閾値トランジスタ２５９を用いると、救済信号ＳＰＥを、論理レベルが電源電圧ＶＤＤ又は第２の負電圧ＶＢＢ２となるように変換する必要がないので、信号レベルを変換する回路が不要であり、回路の面積増大を避けることができる。
【００６９】
図１０のＮＭＯＳトランジスタ２９３，２９４のソースには、第２の負電圧ＶＢＢ２が供給されているのに対し、救済信号ＳＰＥやノードＡのレベルは、電圧ＶＤＤ又はＶＳＳとなり、第２の負電圧ＶＢＢ２とはならない。このため、ＮＭＯＳトランジスタ２９３，２９４にリーク電流が流れる場合がある。
【００７０】
ノードＡのレベルは、図９の回路が対応するワード線が選択された場合にのみ“Ｌ”となる。この場合において、救済信号ＳＰＥが“Ｌ”であると、ＮＭＯＳトランジスタ２９３，２９４にリーク電流が流れる。
【００７１】
しかし、ノードＡのレベルはほとんどの場合“Ｈ”である。この場合、ＮＭＯＳトランジスタ２９４がオンになるので、ＮＭＯＳトランジスタ２９３のリーク電流を考慮する必要はない。すなわち、ほとんどの場合、ＮＭＯＳトランジスタ２９３，２９４のリーク電流を考慮する必要はない。
【００７２】
図１の半導体集積回路の設計時には、コンパイラが、設計データライブラリのデータに基づいて、まずメモリマクロ１０，３０のレイアウトデータを生成し、次に主電源回路ブロック（主電源マクロ）２のレイアウトデータを生成し、更にメモリマクロの構成に合わせてローカル電源回路ブロック（ローカル電源マクロ）１２，３２のレイアウトデータを生成し、生成されたデータを出力する。
【００７３】
すなわち、コンパイラは、ローカル電源回路ブロック１２，３２の高さを、対応するメモリマクロ１０，３０の高さ（例えば、ロウデコーダ１５，３５が接する辺の長さ）に合わせるようにする。この際、コンパイラは、ローカル電源回路ブロック１２，３２の幅を、必要な面積を確保しながらできるだけ狭くすることが望ましい。
【００７４】
以上のように、図１の半導体集積回路によると、リーク電流によるビット線電位の変動を防ぎ、メモリセルからのデータ読み出し時におけるビット線電位を正常な値に保つことができるので、リーク電流に起因する誤動作を防ぐことができる。また、動作マージンを確保するために、メモリセルへのアクセス時間を長く設定する必要がないので、高速に動作するメモリマクロを構成することが可能になる。
【００７５】
なお、以上の実施形態においては、メモリセルとしてＳＲＡＭセルを用いた場合について説明したが、ＤＲＡＭセルを用いた場合も同様に、リーク電流によるビット線電位の変化を防ぐことができる。
【産業上の利用可能性】
【００７６】
以上説明したように、本発明に係るメモリマクロ及び半導体集積回路は、メモリセルからの読み出しを、誤りなく、安定して行うことができ、メモリセルアレイを備えた半導体集積回路等として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図２】図１のローカル電源回路ブロックの回路図である。
【図３】図２のローカル電源回路ブロックにおける電圧を示すグラフである。
【図４】図１のロウデコーダの構成例を示す回路図である。
【図５】図２のメモリセルアレイの構成例を示す回路図である。
【図６】非選択ワード線に接地電圧を与える場合のビット線電位の変化を示すグラフである。
【図７】非選択ワード線に第２の負電圧を与える場合のビット線電位の変化を示すグラフである。
【図８】図１のメモリマクロとローカル電源回路ブロックとの配置を示すレイアウト図である。
【図９】図１のロウデコーダの他の構成例を示す回路図である。
【図１０】図９のＮＯＲ回路の構成を示す回路図である。
【符号の説明】
【００７８】
２  主電源回路ブロック
１０，３０  メモリマクロ
１２，３２  ローカル電源回路ブロック
１４，３４  メモリセルアレイ
１５，３５  ロウデコーダ
１６，３６  データ入出力回路
１７，３７  制御回路
１００  半導体集積回路
１２２  ＰＭＯＳトランジスタ
１２４  ＮＭＯＳトランジスタ（スイッチ素子）
１２６，１５４，２５４  レベルシフタ
１５２  ＮＡＮＤ回路（デコード回路）
１５６，２５６  駆動回路
２５２  第１のＮＡＮＤ回路
２５７  ＰＭＯＳトランジスタ
２５８  ＮＭＯＳトランジスタ
２５９  高閾値トランジスタ（接地手段）
２８２  第１のインバータ
２８３  第２のインバータ
２８４  第２のＮＡＮＤ回路
２８５  ＮＯＲ回路
ＶＢＢ１  第１の負電圧
ＶＢＢ２  第２の負電圧
【図１】
2005235254.tif 000003
【図２】
2005235254.tif 000004
【図３】
2005235254.tif 000005
【図４】
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【図５】
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【図６】
2005235254.tif 000008
【図７】
2005235254.tif 000009
【図８】
2005235254.tif 000010
【図９】
2005235254.tif 000011
【図１０】
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