(57)【要約】  【課題】オン抵抗を増大させることなくアバランシェ耐量やＥＳＤ耐量などの耐量の向上が可能な半導体装置を提供する。  【解決手段】平面形状において、ｎ形半導体層３、ｐ＋形ウェル領域５、ｎ＋＋形ソース領域６、ｐ＋＋形ベースコンタクト領域７がｎ＋＋形ドレイン領域４を囲むように形成されている。ボディコンタクト領域１２とｎ形半導体層３とでｐｎ接合が形成されたダイオード構造を構成するボディコンタクトダイオード領域１３の耐圧を、ＭＯＳＦＥＴ構造が構成されたＭＯＳＦＥＴ領域１４の耐圧よりも小さくしてある。ボディコンタクトダイオード領域１３におけるｎ＋＋形ドレイン領域４とｐ＋形ウェル領域５との間のドリフト距離がＭＯＳＦＥＴ領域１４におけるｎ＋＋形ドレイン領域４とｐ＋形ウェル領域５との間のドリフト距離よりも短く設定してある。【選択図】      図１
2005026724.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層の上に第１導電形の半導体層を形成したＳＯＩ構造の基板を有し、前記半導体層の表面側に形成され前記半導体層よりも高不純物濃度の第１導電形のドレイン領域と、前記ドレイン領域と離間して且つ前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域と、前記ウェル領域内で前記ウェル領域の表面側に形成され前記半導体層よりも高不純物濃度の第１導電形のソース領域と、前記ドレイン領域と前記ソース領域との間の前記ウェル領域の表面にゲート絶縁膜を介して配置されたゲート電極と、前記ドレイン領域に接続されたドレイン電極と、前記ウェル領域と前記ソース領域とに跨って接続されたソース電極と、前記ウェル領域内で前記ソース領域を分断する形で形成され前記ウェル領域のうちゲート電極直下の部分とソース電極とを電気的に接続する第２導電形のボディコンタクト領域とを備え、前記ボディコンタクト領域と前記半導体層とから構成されたボディコンタクトダイオード領域の耐圧がボディコンタクトダイオード領域以外のＭＯＳＦＥＴ領域の耐圧よりも小さくなるような構造を有し、前記ボディコンタクトダイオード領域における前記ドレイン領域と前記ウェル領域との間のドリフト距離が前記ＭＯＳＦＥＴ領域における前記ドレイン領域と前記ウェル領域との間のドリフト距離よりも短く設定されてなることを特徴とする半導体装置。
【請求項２】
前記ボディコンタクトダイオード領域におけるドリフト距離を前記ＭＯＳＦＥＴ領域におけるドリフト距離よりも短く設定するにあたって、前記ボディコンタクトダイオード領域における前記ウェル領域と前記ゲート電極とを前記ドレイン領域側へずらしてなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ボディコンタクトダイオード領域における前記ドレイン領域と前記ウェル領域との間に介在する前記半導体層に、前記ドレイン領域側から前記ウェル領域側へ向かって不純物濃度が徐々に低くなる濃度分布が設けられ、前記ボディコンタクトダイオード領域における前記ドレイン領域と前記ウェル領域との間のドリフト距離が前記ＭＯＳＦＥＴ領域における前記ドレイン領域と前記ウェル領域との間のドリフト距離よりも短く設定されてなることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記ボディコンタクトダイオード領域の耐圧が前記ＭＯＳＦＥＴ領域の耐圧よりも小さくなるように前記ボディコンタクトダイオード領域に施す耐圧調整のための構造が、前記ボディコンタクトダイオード領域において前記ＭＯＳＦＥＴ領域から離れた部分に局所的に施されてなることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。
【請求項５】
前記ボディコンタクトダイオード領域と前記ＭＯＳＦＥＴ領域とが前記半導体層中において離間して形成され、前記ボディコンタクトダイオード領域と前記ＭＯＳＦＥＴ領域とは、各々のドレイン領域同士、ウェル領域同士およびゲート電極同士がそれぞれ電気的に接続されてなることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。
【請求項６】
前記ボディコンタクトダイオード領域は、耐圧の小さな高濃度接合の直列接続によって構成されてなることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＳＯＩ構造を利用した半導体装置に関するものである。
【背景技術】
【０００２】
近年、高周波信号をオン・オフするスイッチ要素として半導体スイッチのニーズが高まっている。このような半導体スイッチとしては、アナログスイッチや半導体リレーなどが知られている。半導体リレーは、発光ダイオードのような発光素子と、フォトダイオードのような受光素子と、受光素子の出力によりオンオフされる半導体スイッチ素子（出力接点用の半導体スイッチ素子）とをパッケージに内蔵したものである。高周波の信号のオン・オフに用いる半導体スイッチでは、オン時における抵抗が小さく且つ電流−電圧特性が線形（つまりオフセットがない）であり、オフ時における出力容量が小さく高周波遮断特性が良いことが要求される。また、この類の半導体スイッチにおいてはある程度の高耐圧が要求され、オン・オフの切り換えの瞬間に生じるスパイク電圧などに対する耐量も必要である。
【０００３】
ところで、半導体リレーの出力接点用に用いられる半導体スイッチ素子としては、ＳＯＩ構造を利用した横型二重拡散型ＭＯＳＦＥＴ（Lateral  Double  Diffused  MOSFET：以下、ＳＯＩ−ＬＤＭＯＳＦＥＴと称す）がある（例えば、特許文献１、２、３参照）。
【０００４】
ＳＯＩ−ＬＤＭＯＳＦＥＴは、例えば図１３に示す構造を有している。このＳＯＩ−ＬＤＭＯＳＦＥＴは、図１３に示すように、単結晶シリコンよりなる半導体基板１の一主面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。
【０００５】
なお、ＳＯＩ構造を有する基板（いわゆるＳＯＩウェハ）の形成方法としては、単結晶シリコン中に酸素イオンを注入して内部に絶縁層を形成するＳＩＭＯＸ（Separation  Implanted  Oxygen）法、２枚の単結晶シリコン基板の一方若しくは両方に熱酸化膜を形成しそれらを貼り合わせる貼り合わせＳＯＩ法、半導体基板上に形成した絶縁層上に単結晶シリコンを成長させるＳＯＩ成長法、陽極酸化によってシリコンを部分的に多孔質化し酸化することによって形成する方法などが知られている。ＳＯＩ成長法での単結晶シリコンは、気相、液相、固相のいずれかで成長させる。
【０００６】
このＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形半導体層３内に、ｐ＋形ウェル領域５とｎ＋＋形ドレイン領域４とが離間して形成され、ｎ＋＋形ソース領域６がｐ＋形ウェル領域５内の表面側に形成されている。ここに、ｐ＋形ウェル領域５は、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成され、且つ、所定の耐圧を保持できるようにｎ＋＋形ドレイン領域４から所定距離（ドリフト距離）だけ離間して形成されている。また、ｎ＋＋形ドレイン領域４はｎ形半導体層３の表面側に形成されている。
【０００７】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６とｎ＋＋形ドレイン領域４との間に位置する部位の上には、ゲート絶縁膜８を介してポリシリコンなどからなる絶縁ゲート型のゲート電極９が形成されている。また、ｎ＋＋形ドレイン領域４上にはドレイン電極１０が形成され、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６とに跨る形でソース電極１１が形成されている。ここに、ソース電極１１とｐ＋形ウェル領域５とは、ｐ＋形ウェル領域５内に設けられたｐ＋＋形ベースコンタクト領域７を介して電気的に接続されている。ところで、上述のＳＯＩ−ＬＤＭＯＳＦＥＴは、ｎ＋＋形ソース領域６の平面形状がｎ＋＋形ドレイン領域４を囲むドーナツ状に形成してあるが、後述のバイポーラアクションの発生を防止して故障の誘発を防止する（つまり、破壊耐量を向上させる）目的で、ｎ＋＋形ソース領域６を平面形状の周方向において一定間隔で分断し且つｐ＋形ウェル領域５のうちソース電極１１に接続された部分とゲート電極９直下の部分とが電気的に接続されるように形成されたｐ＋形半導体領域よりなるボディコンタクト領域１２を有している。
【０００８】
以下、上記ＳＯＩ−ＬＤＭＯＳＦＥＴの動作について説明するが、まず、ボディコンタクト領域１２が設けられていない場合の動作を説明する。
【０００９】
上述したＳＯＩ−ＬＤＭＯＳＦＥＴでは、ゲート電極９とソース電極１１との間にゲート電極９が高電位になるように電圧を印加することによって、ｐ＋形ウェル領域５におけるゲート絶縁膜８直下が強反転状態となってチャネルが形成され、チャネルを通してｎ＋＋形ドレイン領域４とｎ＋＋形ソース領域６との間に電流（電子電流）が流れオン状態となる。このときは、電流通路にｐｎ接合が介在しないので、電流−電圧特性は微小電流領域で線形になる（つまりオフセットがない）。
【００１０】
これに対し、ＳＯＩ−ＬＤＭＯＳＦＥＴがオフの状態において、図１４に示すようにドレイン電極１０とソース電極１１との間に、ドレイン電極１０が高電位となるドレイン電圧ＶＤが印加されている場合、ｐ＋形ウェル領域５とｎ形半導体層３とのｐｎ接合に空乏層が形成される。そして、ドレイン電圧ＶＤが耐圧を越えると、電界が最も大きくなるｐ＋形ウェル領域５とｎ形半導体層３とのｐｎ接合近傍で、なだれ増倍的に電子・正孔対が生成される（ブレークダウンが起こる）。こうして生成されたキャリアはポテンシャルの勾配に従って移動する。すなわち、正孔ｈはｐ＋形ウェル領域５を通ってソース電極１１へ移動し、電子ｅはｎ形半導体層３、ｎ＋＋形ドレイン領域４を通ってドレイン電極１０へ移動する。ここにおいて、上述の正孔ｈはｐ＋形ウェル領域５におけるｎ＋＋形ソース領域６直下を通過してソース電極１１へ移動する。
【００１１】
ところで、ＳＯＩ−ＬＤＭＯＳＦＥＴにおいて出力容量を小さくするにはｎ形半導体層３の厚さを薄くすればよいが、ｎ形半導体層３の厚みが薄くなると、ｎ＋＋形ソース領域６と絶縁層２との間の距離が小さくなるので、ｎ＋＋形ソース領域６と絶縁層２との間におけるｐ＋形ウェル領域５の断面積が小さくなって、ｐ＋形ウェル領域５の抵抗Ｒ（図１４参照）の抵抗値が大きくなり、ｐ＋形ウェル領域５の抵抗Ｒでの電圧降下が大きくなる。
【００１２】
一方、上述のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形半導体層３、ｐ＋形ウェル領域５、ｎ＋＋形ソース領域６をそれぞれコレクタ、ベース、エミッタとする寄生ｎｐｎバイポーラトランジスタＴｒが形成されているので、上述の抵抗Ｒでの電圧降下が増大することによって、寄生ｎｐｎバイポーラトランジスタＴｒのベース・エミッタ間が順バイアスされ、やがてこの寄生ｎｐｎバイポーラトランジスタＴｒがオンする。このような寄生ｎｐｎバイポーラトランジスタＴｒが動作される現象（バイポーラアクション、寄生バイポーラ効果などと呼ばれている）はＳＯＩ−ＬＤＭＯＳＦＥＴのチップ面内において一部の領域で発生するので、当該一部領域の温度が上昇し（いわゆるホットスポットが生じ）、電子・正孔対の生成が加速されて流れる電流が大きくなり、さらにこの一部領域の温度が上昇するという正帰還がかかるようになり、ついには電流の集中によって故障を誘発する。なお、バイポーラアクションは、オフ時の電界が最も高くなるｐ＋形ウェル領域５の平面形状が湾曲しているコーナ部分で最も発生しやすいことが実験により分かっている。
【００１３】
以上の説明は上記ボディコンタクト領域１２が設けられていない場合の動作説明であったが、上記ＳＯＩ−ＬＤＭＯＳＦＥＴでは、バイポーラアクションの発生を防止して故障の誘発を防止する（つまり、破壊耐量を向上させる）目的で、上記ボディコンタクト領域１２を一定間隔で設けることにより、ｐ＋形ウェル領域５のうちソース電極１１に接続された部分とゲート電極９直下の部分との間の抵抗を小さくしてある。このボディコンタクト領域１２を備えた上記ＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｐ＋形ウェル領域５とｎ形半導体層３とのｐｎ接合近傍で生成された（発生した）電子・正孔対の正孔ｈをボディコンタクト領域１２を通してソース電極１１側に引き抜くことができる（図１５中の実線で示す矢印はボディコンタクト領域１２を通る正孔ｈの経路を示し、同図中の破線で示す矢印はｐ＋形ウェル領域５におけるｎ＋＋形ソース領域６直下を通る正孔ｈの経路を示す）ので、バイポーラアクションが発生しにくく、アバランシェ耐量やＥＳＤ耐量などの耐量が向上する。なお、上記ボディコンタクト領域１２が形成されたＳＯＩ−ＬＤＭＯＳＦＥＴでは、図１６中に矢印が示された領域にチャネルが形成される。
【００１４】
ところで、ｎ＋＋形ドレイン領域４の平面形状はＳＯＩ−ＬＤＭＯＳＦＥＴのオン抵抗、許容電流、コンタクト面積、耐圧、素子全体の面積、内包されるドレインパッドの面積などの制約から決定される。所定のオン抵抗以下の素子を構成するためにはチャネル幅を所定の長さ以上に保つ必要があり、限られた面積の中でチャネル幅を長くするには、例えば図１７に示すようなくし形構造やいわゆるストライプ構造（図示せず）を形成するのが一般的である。図１７に示すＳＯＩーＬＤＭＯＳＦＥＴでは、ｎ＋＋形ドレイン領域４の平面形状を略くし形に形成してある。
【特許文献１】特開平１１−８７６９６号公報
【特許文献２】特開平１１−１５０２７２号公報
【特許文献３】特開平１１−１５０２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述のボディコンタクト領域１２を備えたＳＯＩ−ＬＤＭＯＳＦＥＴでは、アバランシェ耐量やＥＳＤ耐量などの耐量を向上させることができるが、より一層の耐量の向上が要求されている。ここで、アバランシェ耐量やＥＳＤ耐量などの耐量を向上させるにはボディコンタクト領域１２を増やすのが有効であることが知られているが、ｎ＋＋形ソース領域６がボディコンタクト領域１２により分断されているので、実効的なチャネル幅が減少し、オン抵抗が増大するという不具合があった。
【００１６】
本発明は上記事由に鑑みて為されたものであり、その目的は、オン抵抗を増大させることなくアバランシェ耐量やＥＳＤ耐量などの耐量の向上が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
請求項１の発明は、上記目的を達成するために、絶縁層の上に第１導電形の半導体層を形成したＳＯＩ構造の基板を有し、前記半導体層の表面側に形成され前記半導体層よりも高不純物濃度の第１導電形のドレイン領域と、前記ドレイン領域と離間して且つ前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域と、前記ウェル領域内で前記ウェル領域の表面側に形成され前記半導体層よりも高不純物濃度の第１導電形のソース領域と、前記ドレイン領域と前記ソース領域との間の前記ウェル領域の表面にゲート絶縁膜を介して配置されたゲート電極と、前記ドレイン領域に接続されたドレイン電極と、前記ウェル領域と前記ソース領域とに跨って接続されたソース電極と、前記ウェル領域内で前記ソース領域を分断する形で形成され前記ウェル領域のうちゲート電極直下の部分とソース電極とを電気的に接続する第２導電形のボディコンタクト領域とを備え、前記ボディコンタクト領域と前記半導体層とから構成されたボディコンタクトダイオード領域の耐圧がボディコンタクトダイオード領域以外のＭＯＳＦＥＴ領域の耐圧よりも小さくなるような構造を有し、前記ボディコンタクトダイオード領域における前記ドレイン領域と前記ウェル領域との間のドリフト距離が前記ＭＯＳＦＥＴ領域における前記ドレイン領域と前記ウェル領域との間のドリフト距離よりも短く設定されてなることを特徴とする。
【００１８】
この発明によれば、前記ボディコンタクト領域と前記半導体層とから構成されたボディコンタクトダイオード領域の耐圧がボディコンタクトダイオード領域以外のＭＯＳＦＥＴ領域の耐圧よりも小さくなるような構造を有しているから、耐圧以上の電圧がドレイン電極とソース電極との間に印加された時、前記ボディコンタクトダイオード領域でアバランシェ・ブレークダウンを生じることにより、前記半導体層、前記ウェル領域、前記ソース領域で形成される寄生バイポーラトランジスタを有する前記ＭＯＳＦＥＴ領域でのキャリアの発生が抑制されるので、前記寄生バイポーラトランジスタがオンするのを防止することができ、ボディコンタクト領域の面積を増やすことなくアバランシェ耐量やＥＳＤ耐量を向上することができるから、オン抵抗を増加させることなくアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。また、前記ボディコンタクトダイオード領域における前記ドレイン領域と前記ウェル領域との間のドリフト距離が前記ＭＯＳＦＥＴ領域における前記ドレイン領域と前記ウェル領域との間のドリフト距離よりも短く設定されているので、ドリフト距離の設定だけで前記ボディコンタクトダイオード領域の耐圧が前記ＭＯＳＦＥＴ領域の耐圧よりも小さくなって、オン抵抗を増大させることなくアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００１９】
請求項２の発明は、請求項１の発明において、前記ボディコンタクトダイオード領域におけるドリフト距離を前記ＭＯＳＦＥＴ領域におけるドリフト距離よりも短く設定するにあたって、前記ボディコンタクトダイオード領域における前記ウェル領域と前記ゲート電極とを前記ドレイン領域側へずらしてなることを特徴とする。
【００２０】
この発明によれば、前記ウェル領域と前記ドレイン領域との間に介在する前記半導体層と前記絶縁層との境界部分の面積を低減でき、前記絶縁層を介した寄生容量を低減することができる。
【００２１】
請求項３の発明は、請求項１または請求項２の発明において、前記ボディコンタクトダイオード領域における前記ドレイン領域と前記ウェル領域との間に介在する前記半導体層に、前記ドレイン領域側から前記ウェル領域側へ向かって不純物濃度が徐々に低くなる濃度分布が設けられ、前記ボディコンタクトダイオード領域における前記ドレイン領域と前記ウェル領域との間のドリフト距離が前記ＭＯＳＦＥＴ領域における前記ドレイン領域と前記ウェル領域との間のドリフト距離よりも短く設定されてなることを特徴とする。
【００２２】
この発明によれば、請求項１または請求項２の発明と同様にオン抵抗を増大させることなくアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができ、また、ドリフト領域の濃度分布の適正な調整で、理想的な耐圧を得ることができ、ドリフト距離を短くすることによってオン抵抗が低減される。
【００２３】
請求項４の発明は、請求項１ないし請求項３の発明において、前記ボディコンタクトダイオード領域の耐圧が前記ＭＯＳＦＥＴ領域の耐圧よりも小さくなるように前記ボディコンタクトダイオード領域に施す耐圧調整のための構造が、前記ボディコンタクトダイオード領域において前記ＭＯＳＦＥＴ領域から離れた部分に局所的に施されてなることを特徴とする。
【００２４】
この発明によれば、請求項１ないし請求項３の発明と同様にオン抵抗を増大させることなくアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができ、また、アバランシェ・ブレークダウンを生じる領域が前記ＭＯＳＦＥＴ領域から離れていることで、発生したキャリアおよびアバランシェエネルギによる熱が前記ＭＯＳＦＥＴ領域に伝わり難く、寄生バイポーラトランジスタへの電流集中が緩和され、請求項１ないし請求項３の発明よりもアバランシェ耐量やＥＳＤ耐量のような耐量をさらに向上させることができる。
【００２５】
請求項５の発明は、請求項１ないし請求項３の発明において、前記ボディコンタクトダイオード領域と前記ＭＯＳＦＥＴ領域とが前記半導体層中において離間して形成され、前記ボディコンタクトダイオード領域と前記ＭＯＳＦＥＴ領域とは、各々のドレイン領域同士、ウェル領域同士およびゲート電極同士がそれぞれ電気的に接続されてなることを特徴とする。
【００２６】
この発明によれば、アバランシェ・ブレークダウンを生じる領域が前記ＭＯＳＦＥＴ領域から離れていることで、生成するキャリアおよびアバランシェエネルギによる熱が前記ＭＯＳＦＥＴ領域に伝わり難く、寄生バイポーラトランジスタへの電流集中が緩和され、請求項１ないし請求項３の発明よりもアバランシェ耐量やＥＳＤ耐量のような耐量をさらに向上させることができる。
【００２７】
請求項６の発明は、請求項５の発明において、前記ボディコンタクトダイオード領域は、耐圧の小さな高濃度接合の直列接続によって構成されてなることを特徴とする。
【００２８】
この発明によれば、接合容量を抑制することができ、素子の寄生容量を抑制することができる。
【発明の効果】
【００２９】
請求項１の発明では、ドリフト距離の設定だけでボディコンタクトダイオード領域の耐圧がＭＯＳＦＥＴ領域の耐圧よりも小さくなって、オン抵抗を増大させることなくアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００３０】
以下の参考例および実施形態においては、説明の便宜上、第１導電形をｎ形、第２導電形をｐ形として説明するが、ｎ形とｐ形とは入れ換えてもよい。
【００３１】
（参考例）
本参考例では、図２に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。図１３および図１７に示した従来例と同様に、本参考例においても、単結晶シリコンよりなる半導体基板１の上に絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されている。ｎ形半導体層３内には、ｐ＋形ウェル領域５とｎ＋＋形ドレイン領域４とが離間して形成され、ｎ＋＋形ソース領域６がｐ＋形ウェル領域５内で表面側に形成されている。ここに、ｐ＋形ウェル領域５は、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成され、且つ、所定の耐圧を保持できるようにｎ＋＋形ドレイン領域４から所定距離（ドリフト距離）だけ離間して形成されている。
【００３２】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６とｎ＋＋形ドレイン領域４との間に位置する部位の上には、ゲート絶縁膜８を介してポリシリコンなどからなる絶縁ゲート型のゲート電極９が形成されている。また、ｎ＋＋形ドレイン領域４上にはドレイン電極１０が形成され、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６とに跨る形でソース電極１１が形成されている。ここに、ソース電極１１とｐ＋形ウェル領域５とは、ｐ＋形ウェル領域５内に設けられたｐ＋＋形ベースコンタクト領域７を介して電気的に接続されている。
【００３３】
本参考例におけるＳＯＩ−ＬＤＭＯＳＦＥＴは、平面形状において、ｎ＋＋形ドレイン領域４が図１７に示すような略くし形の形状に形成され、ｎ形半導体層３、ｐ＋形ウェル領域５、ｎ＋＋形ソース領域６、ｐ＋＋形ベースコンタクト領域７がｎ＋＋形ドレイン領域４を囲むように形成されている。また、本参考例においても、ｐ＋形ウェル領域５内でｎ＋＋形ソース領域６を分断する形で形成されｐ＋形ウェル領域５のうちゲート電極９直下の部分とソース電極１１とを電気的に接続するｐ＋形半導体（シリコン）よりなるボディコンタクト領域１２を備えている。
【００３４】
ここにおいて、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴは、ボディコンタクト領域１２を、ｐ＋形ウェル領域５が平面形状においてｎ＋＋形ドレイン領域４側へ凸となる形で湾曲した部分にのみ選択的に形成されている点に特徴がある。ここで、図２（ａ）のＹ−Ｙ’断面である図２（ｃ）について見ると、ｎ＋＋形ソース領域６がなく、ボディコンタクト領域１２とｎ形半導体層３とでｐｎ接合が形成されたダイオード構造となっている。このダイオード構造を構成する領域（つまり、ボディコンタクト領域１２とｎ形半導体層３とから構成された領域）をボディコンタクトダイオード領域１３と称する。言い換えれば、図２（ｃ）はボディコンタクトダイオード領域１３の断面図を示している。一方、図２（ａ）のＸ−Ｘ’断面である図２（ｂ）を見ると、ＭＯＳＦＥＴ構造が構成されている。要するに、ボディコンタクト領域１２が形成されていない部分ではＭＯＳＦＥＴ構造となっている。このＭＯＳＦＥＴ構造を構成する領域をＭＯＳＦＥＴ領域１４と称する。言い換えれば、図２（ｂ）はＭＯＳＦＥＴ領域１４の断面図を示している。
【００３５】
ところで、本参考例のように、ｎ＋＋形ドレイン領域４が図１７に示すような略くし形の形状に形成されたＳＯＩ−ＬＤＭＯＳＦＥＴにおいては、部分的な平面形状にしたがって耐圧が異なることがデバイスシミュレーションや実験によりわかっている。ｎ＋＋形ドレイン領域４が平面形状においてｐ＋形ウェル領域５側へ凸となる形で湾曲している部分（図２（ａ）における領域Ａ１）と、ｐ＋形ウェル領域５が平面形状において直線状に形成されている部分（図２（ａ）における領域Ａ２）、ｐ＋形ウェル領域５が平面形状においてｎ＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図２（ａ）における領域Ａ３）それぞれの耐圧を比較した結果を図３に示す。ただし、図３の縦軸の耐圧ＢＶでは最も小さな耐圧で規格化した数値を示してある。また、図３は、ｐ＋形ウェル領域５が平面形状においてｎ＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図２（ａ）における領域Ａ３）においてもｎ＋＋形ソース領域６が有る場合についての耐圧を示してあるが、当該部分においてｎ＋＋形ソース領域６を削除してボディコンタクト領域１２を設けても耐圧は変化しない。
【００３６】
図３から分かるように、上記領域Ａ１の耐圧が最も高く、次に、上記領域Ａ２の耐圧が高く、上記領域Ａ３の耐圧が最も低くなる。つまり、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴ全体の耐圧はｐ＋形ウェル領域５が平面形状においてｎ＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図２（ａ）における領域Ａ３）が決定している。これは耐圧を決定する表面電界の分布がＳＯＩ−ＬＤＭＯＳＦＥＴの平面形状（表面形状）によって変化するためであるが、ここでは説明を省略する。
【００３７】
ここにおいて、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、上述のように、ボディコンタクト領域１２を、ｐ＋形ウェル領域５が平面形状においてｎ＋＋形ドレイン領域４側へ凸となる形で湾曲した部分にのみ選択的に形成してあるので、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さく設定することができる。
【００３８】
しかして、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、耐圧以上の電圧がドレイン電極１０とソース電極１１との間に印加された時、ボディコンタクトダイオード領域１３でアバランシェ・ブレークダウンを生じることにより、過剰なキャリアはボディコンタクトダイオード領域１３で生成される（発生する）ので、ｎ形半導体層３、ｐ＋形ウェル領域５、ｎ＋＋形ソース領域６で形成される寄生ｎｐｎバイポーラトランジスタを有するＭＯＳＦＥＴ領域１４でのキャリアの発生が抑制されるので、上記寄生ｎｐｎバイポーラトランジスタがオンすることによる素子破壊を防止することができ、ボディコンタクト領域１２の面積を増やすことなくアバランシェ耐量やＥＳＤ耐量を向上することができるから、オン抵抗を増加させることなくアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００３９】
すなわち、ボディコンタクト領域１２の面積を同じにした従来のＳＯＩ−ＬＤＭＯＳＦＥＴと比較すると、より有効にアバランシェ耐量やＥＳＤ耐量のような耐圧を向上することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００４０】
（実施形態１）
本実施形態では図１に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００４１】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は参考例と略同じであり、ボディコンタクトダイオード領域１３においてｎ＋＋形ドレイン領域４をｐ＋形ウェル領域５側へ延設することによって、ボディコンタクトダイオード領域１３におけるｎ＋＋形ドレイン領域４とｐ＋形ウェル領域５との間の距離（ドリフト距離と称す）がＭＯＳＦＥＴ領域１４におけるｎ＋＋形ドレイン領域４とｐ＋形ウェル領域５との間のドリフト距離よりも短く設定されている点に特徴がある。なお、参考例と同様の構成要素には同一の符号を付して説明を省略する。
【００４２】
本実施形態では、上記ドリフト距離を適宜調整することによって、ボディコンタクトダイオード領域１３の耐圧を参考例で説明したｐ＋形ウェル領域５が平面形状においてｎ＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図２（ａ）の領域Ａ３）の耐圧と同等の耐圧に設定することができる。
【００４３】
つまり、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３におけるドリフト距離を調整することで、ＳＯＩ−ＬＤＭＯＳＦＥＴの耐圧を低下させることなく、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さな値に設定することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、参考例と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００４４】
また、本実施形態では、ｎ＋＋形ドレイン領域４のみの設計によって耐圧の調整を行うので、設計変更を容易に行うことができるという利点がある。
【００４５】
（実施形態２）
本実施形態では図４に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００４６】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は参考例と略同じであり、ボディコンタクトダイオード領域１３においてｐ＋形ウェル領域５をｎ＋＋形ドレイン領域４側へ延設することによって、ボディコンタクトダイオード領域１３における上記ドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短く設定してある点に特徴がある。ここにおいて、ボディコンタクトダイオード領域１３では、ゲート電極９の位置をｎ＋＋形ドレイン領域４側へずらしてある。なお、参考例と同様の構成要素には同一の符号を付して説明を省略する。
【００４７】
本実施形態では、上記ドリフト距離を適宜調整することによって、ボディコンタクトダイオード領域１３の耐圧を参考例で説明したｐ＋形ウェル領域５が平面形状においてｎ＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図２（ａ）の領域Ａ３）の耐圧と同等の耐圧に設定することができる。
【００４８】
つまり、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３におけるドリフト距離を調整することで、ＳＯＩ−ＬＤＭＯＳＦＥＴの耐圧を低下させることなく、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さな値に設定することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、参考例と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。さらに、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形半導体層３と絶縁層２とが接する境界部分の面積を狭くすることができるので、ドレイン電極１０・半導体基板１間の寄生容量を低減することができるという利点もある。
【００４９】
なお、図４に示した例では、ボディコンタクトダイオード領域１３においてｐ＋形ウェル領域５をｎ＋＋形ドレイン領域４側へ延設することによって、ボディコンタクトダイオード領域１３における上記ドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短く設定してあるが、ｐ＋形ウェル領域５をｎ＋＋形ドレイン領域４側へずらすことによってボディコンタクトダイオード領域１３における上記ドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短く設定してもよい。
【００５０】
（実施形態３）
本実施形態では図５に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００５１】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は参考例と略同じであり、ボディコンタクトダイオード領域１３におけるｎ＋＋形ドレイン領域４とｐ＋形ウェル領域５との間に介在するｎ形半導体層３に濃度プロファイル（濃度分布）を設け、ｐ＋形ウェル領域５とｎ形半導体層（ドリフト領域）３との接合部分のｎ形半導体層３のｎ形不純物濃度が、ＭＯＳＦＥＴ領域１４におけるｐ＋形ウェル領域５とｎ形半導体層３との接合部分のｎ形半導体層３のｎ形不純物濃度よりも低く（薄く）設定されている点、ボディコンタクトダイオード領域１３におけるｐ＋形ウェル領域５とゲート電極９とを実施形態２と同様にｎ＋＋形ドレイン領域４側へ延設することによって、ボディコンタクトダイオード領域１３におけるドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短く設定してある点に特徴がある。なお、参考例と同様の構成要素には同一の符号を付して説明を省略する。
【００５２】
本実施形態では、ボディコンタクトダイオード領域１３におけるｐ＋形ウェル領域５とｎ＋＋形ドレイン領域４との間に介在するｎ形半導体層（ドリフト領域）３のｎ形不純物濃度プロファイルを適宜調整することによって、ボディコンタクトダイオード領域１３の耐圧を参考例で説明したｐ＋形ウェル領域５が平面形状においてｎ＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図２（ａ）の領域Ａ３）の耐圧と同等の耐圧に設定することができる。ここに、ｎ形不純物濃度プロファイル（ｎ形半導体層３の濃度分布）は、図６に示すように、ｎ＋＋形ドレイン領域４のｐ＋形ウェル領域５側の端部からｐ＋形ウェル領域５に近づくにつれてｎ形不純物濃度が一様に低くなる（一度も上昇に転じることなく徐々に低くなる）ような濃度プロファイルをもたせてある。
【００５３】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３におけるｎ形半導体層３のｎ形不純物濃度プロファイルを適切に調整することで、耐圧を決定する表面電界分布が理想的な分布を示すようになり、この部分の耐圧を上昇させることができ、この耐圧の上昇分も含めて、ドリフト距離の調整によってボディコンタクトダイオード領域１３の耐圧を参考例で説明した領域Ａ３（図２（ａ）参照）の耐圧と同等の耐圧に設定することができる。つまり、本実施形態では、実施形態１や実施形態２よりもドリフト距離を短くした上で、ＳＯＩ−ＬＤＭＯＳＦＥＴの耐圧を低下させることなく、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さな値に設定することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、参考例よりも効果的に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。しかも、ドリフト距離を最大限に短くすることができるので、オン抵抗を小さくできるという利点も有する。
【００５４】
なお、本実施形態においても、実施形態２で説明したように、ボディコンタクトダイオード領域１３におけるｐ＋形ウェル領域５をｎ＋＋形ドレイン領域４側へずらすことによって、ボディコンタクトダイオード領域１３における上記ドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短く設定してもよい。また、実施形態１と同様にボディコンタクトダイオード領域１３においてｎ＋＋形ドレイン領域４をｐ＋形ウェル領域５側へ延設することによってボディコンタクトダイオード領域１３におけるドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短くするようにしてもよい。
【００５５】
（実施形態４）
本実施形態では図７および図８に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００５６】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は実施形態１と略同じであり、ボディコンタクトダイオード領域１３においてＭＯＳＦＥＴ領域１４から離れた部分におけるｎ＋＋形ドレイン領域４をｐ＋形ウェル領域５側へ延設することによって、ドリフト距離をＭＯＳＦＥＴ領域１４のドリフト距離よりも局所的に短く設定してある点に特徴がある。ここに、図７（ａ）および図８中の４ａはｎ＋＋形ドレイン領域４のうち上記延設された部位を示す。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５７】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、実施形態１と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。また、アバランシェ・ブレークダウンを生じる領域がＭＯＳＦＥＴ領域１４から遠くにある（離れている）ので、発生したキャリアおよびアバランシェエネルギによる熱がＭＯＳＦＥＴ領域１４に伝わり難く、寄生ｎｐｎバイポーラトランジスタへの電流集中が緩和され、実施形態１よりも有効にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという利点を有している。なお、実施形態２，３においても、ボディコンタクトダイオード領域１３におけるドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも局所的に短く設定してもよい。
【００５８】
（実施形態５）
本実施形態では図９および図１０に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００５９】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴは、実施形態１ないし実施形態４と同様の構造を有するＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とを備え、かつ、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とがｎ形半導体層３中において離間して形成され、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とは、各々のｎ＋＋形ドレイン領域４，４’同士がドレイン電極１０で電気的に接続され、各々のｐ＋形ウェル領域５とｐ＋＋形ベースコンタクト領域７とがソース電極１１で電気的に接続され、各々のゲート電極９，９同士が電気的に接続されるように構成されている。なお、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とは、それぞれ外周形状が閉じた曲線により構成されている。
【００６０】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、実施形態１ないし実施形態４と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。また、アバランシェ・ブレークダウンを生じる領域がＭＯＳＦＥＴ領域１４から遠くにある（離れている）ので、発生したキャリアおよびアバランシェエネルギによる熱がＭＯＳＦＥＴ領域１４に伝わり難く、寄生ｎｐｎバイポーラトランジスタへの電流集中が緩和され、実施形態１ないし実施形態４よりも有効にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという利点を有している。
【００６１】
（実施形態６）
本実施形態では図１１および図１２に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００６２】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴは、実施形態５と同様にＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とを備え、かつ、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とがｎ形半導体層３中において離間して形成され、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とは、各々のｎ＋＋形ドレイン領域４，４’同士がドレイン電極１０で電気的に接続され、ｐ＋形ウェル領域５とｐ＋＋形ベースコンタクト領域７とがソース電極１１で電気的に接続されていて、ボディコンタクトダイオード領域１３が耐圧の小さな高濃度接合（ｐ＋＋ｎ＋＋接合）の直列接続によって構成されている。すなわち、図１１および図１２中の１３ｐ１，１３ｐ２はそれぞれｐ＋＋形領域を示し、１３ｎ１，１３ｎ２はそれぞれｎ＋＋形領域を示す。なお、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とは、それぞれ外周形状が閉じた曲線により構成されている。
【００６３】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３の耐圧を接合の濃度と直列に接続する高濃度接合の数によって調整することができ、この耐圧を実施形態５におけるボディコンタクトダイオード領域１３の耐圧と同等にすることによって、実施形態５と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。また、アバランシェ・ブレークダウンを生じる領域がＭＯＳＦＥＴ領域１４から遠くにある（離れている）ので、発生したキャリアおよびアバランシェエネルギによる熱がＭＯＳＦＥＴ領域１４に伝わり難く、寄生ｎｐｎバイポーラトランジスタへの電流集中が緩和され、実施形態１ないし実施形態５よりも有効にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという利点を有している。さらに、ボディコンタクトダイオード領域１３にｐｎ接合（ｐ＋＋ｎ＋＋接合）が直列に多段構成されることによって、ｐｎ接合容量を抑制することができ、素子の寄生容量を低減することにも効果があるという利点を有している。
【図面の簡単な説明】
【００６４】
【図１】実施形態１を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図２】参考例を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図３】同上の特性説明図である。
【図４】実施形態２を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図５】実施形態３を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図６】同上の表面濃度の説明図である。
【図７】実施形態４を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図８】同上の要部概略平面図である。
【図９】実施形態５を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図１０】同上の要部概略平面図である。
【図１１】実施形態６を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図１２】同上の要部概略平面図である。
【図１３】従来例を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図１４】同上の動作説明図である。
【図１５】同上の動作説明図である。
【図１６】同上の説明図である。
【図１７】同上の概略平面図である。
【符号の説明】
【００６５】
１  半導体基板
２  絶縁層
３  ｎ形半導体層
４  ｎ＋＋形ドレイン領域
５  ｐ＋形ウェル領域
６  ｎ＋＋形ソース領域
７  ｐ＋＋形ベースコンタクト領域
８  ゲート絶縁膜
９  ゲート電極
１０  ドレイン電極
１１  ソース電極
１２  ボディコンタクト領域
１３  ボディコンタクトダイオード領域
１４  ＭＯＳＦＥＴ領域
【図１】
2005026724.tif 000003
【図２】
2005026724.tif 000004
【図３】
2005026724.tif 000005
【図４】
2005026724.tif 000006
【図５】
2005026724.tif 000007
【図６】
2005026724.tif 000008
【図７】
2005026724.tif 000009
【図８】
2005026724.tif 000010
【図９】
2005026724.tif 000011
【図１０】
2005026724.tif 000012
【図１１】
2005026724.tif 000013
【図１２】
2005026724.tif 000014
【図１３】
2005026724.tif 000015
【図１４】
2005026724.tif 000016
【図１５】
2005026724.tif 000017
【図１６】
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【図１７】
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