(57)【要約】【課題】本発明は、ウェハに形成された半導体素子を効率的に分離する半導体素子分離方法を提供する。【解決手段】回路形成後のスクライブ部にドライエッチにて所定の有溝のエッチングを行う。その後ウェハ表面に支持基板を貼り付け、ウェハ裏面を研削によって生じるクラックが有溝部に到達しない深さまで研削したのちに、ウェハ裏面をドライエッチにてエッチングすることでスクライブ部の有溝を裏面に連通させ、個々の半導体素子に分離し、ダイシングテープへ転写させる。【選択図】図１
2005050997.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路を形成したウェハを個々の半導体素子に分離する半導体素子分離方法であって、半導体回路を形成したウェハのスクライブ部を、ドライエッチ法にて所定の深さまでエッチングしたのちに、ウェハの表面を支持基板に貼り付けた状態で前記ウェハの裏面をスクライブ部が露出しない厚みまで研削したのちに、ドライエッチ法にてスクライブ部が露出するまで、エッチングすることを特徴とする半導体素子分離方法。
【請求項２】
請求項１記載の半導体素子分離方法であって、分離した半導体素子を前記支持基板からテープ材に貼りかえることを特徴とする半導体素子分離方法。
【請求項３】
請求項１記載の半導体素子分離方法であって、前記ウェハの裏面を所定の深さまでエッチングする工程に、プラズマエッチングを用いることを特徴とする半導体素子分離方法。
【請求項４】
請求項３記載の半導体素子分離方法にあって、前記プラズマエッチングはウェハと回路上の金属材料とに選択性のある、ドライエッチングであることを特徴とする半導体素子分離方法。
【請求項５】
請求項１記載の半導体素子分離方法にあって、前記ウェハを支持基板に貼り付ける工程に熱剥離型ワックス材、熱剥離粘着材、紫外線剥離型粘着材のいずれかを用いることを特徴とする半導体素子分離方法。
【請求項６】
請求項５記載の半導体素子分離方法にあって、前記支持基板材料に石英ガラス、サファイアガラス、あるいは硬化ガラスからなる透明基板を用いることを特徴とする半導体素子分離方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数の半導体回路を形成したウェハを個々の半導体素子に分離する半導体素子分離方法に関するものである。
【背景技術】
【０００２】
電子機器の小型化、薄型化が進み、電子機器に使用される半導体素子に対してもより一層の薄型化の要求が高まっている。また、複数の半導体素子を積層して一つのパッケージに収納する積層型半導体装置の開発も進められており、薄型化された半導体素子を使用される用途は広まっている。従来の半導体素子の厚みは２００〜４００μｍ程度であったが、最近では５０μｍ以下の厚みの半導体素子も作成されるようになって来ている。
【０００３】
一般的に、半導体素子はウェハ上に複数個の回路を形成する。回路形成面に半導体素子が形成されたウェハは、まずバックグラインド工程にかけられる。バックグラインドでは、ウェハの回路形成面とは反対側の裏面を研削することにより、ウェハの厚みを減少させる。ウェハの厚みを所定の厚みにした後、ウェハはダイシング工程にかけられ、所定の大きさの個々の半導体素子に分離される。
【０００４】
ダイシング工程では高速で回転するダイヤモンド砥粒を含有するダイヤモンドブレードを切削溝であるウェハのスクライブラインに沿って加圧移動させることによって、ウェハを切削し個々の半導体素子に分離する。
【０００５】
また、特許文献１では、いわゆる先ダイシング法によって、事前にウェハの表面に、あらかじめ有底の溝入れ工程を行ったのち、ウェハをテープに貼り付け、ウェハの裏面を研削することによって、溝と裏面とを連通させることで、素子分離することを開示している。
【特許文献１】特開平５−３３５４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般に半導体基板を薄膜に研削するにはバックグラインドが用いられる。バックグラインドは高速で回転する砥石車を半導体基板に垂直に押し当てることで、半導体基板を精密かつ高速に研削する。
【０００７】
バックグラインドによって研削されたウェハの裏面には、微細なクラックが生じている。クラックを生じたままにしておくと、クラックの部分を起点として半導体素子に割れが生じる可能性があるといった問題がある。この問題は半導体素子が薄くなればなるほど顕著となってくる。このため、バックグラインドを行った後に、ウェハの裏面に生じたクラックを除去する必要がある。
【０００８】
バックグラインドは半導体基板のような脆性材料を単一で研削する場合には有効な技術であるが、金属材料を研削する場合には砥石への目詰まりを起こしやすい。このため、半導体素子内に貫通する金属電極孔を有する半導体基板を研削する場合には、バックグラインドではなくラッピングを用いるケースがある。ラッピングは研磨粉を半導体基板に塗布しながら研磨する技術であるが、研磨粉による粉塵が発生するため、クリーンルームの汚染の懸念があり、又金属孔内に入りこんだ研磨粉の除去がしづらいという問題がある。
【０００９】
ウェハをダイシング法で切削する場合、ダイシングブレードの厚みに相当するウェハの部分はダイシングブレードによって削り取られる、いわゆるカーフロスが生じるため、この部分のウェハは半導体素子を形成する領域として使用できない。
【００１０】
また、ダイシング法ではダイシングブレードによって削り取られた部分の周囲には微小なクラック又はチッピングが生じたり、過大な応力が発生するおそれがある、このため半導体素子の周囲部分には所定の幅の禁止領域を設けており、この領域には半導体回路を形成することはできない。
【００１１】
カーフロスの幅と禁止領域の幅とを合わせると、一つのダイシングラインで最大２００乃至３００μｍ程度の無効領域が生じてしまう。この無効領域は半導体素子の面積にかかわらず一定となるので、半導体素子の面積が小さいほど、ウェハ上の無効領域の面積比率が増えてしまう。
【００１２】
本発明は上記の課題を解決するためになされたものであり、ウェハに形成された半導体素子を効率的に薄膜化し、分離することのできる半導体素子分離方法を提供することを主な目的とする。
【課題を解決するための手段】
【００１３】
本発明の素子分離方法では、裏面研削工程の前にあらかじめ、スクライブ部にドライエッチにて基板の表面側にある所定のスクライブ部に有溝のエッチングを行う。その後ウェハ表面に支持基板を貼り付け、ウェハ裏面を研削によって生じるクラックが有溝部に到達しない深さまで研削したのちに、引き続きウェハ裏面をドライエッチにてエッチングすることでスクライブ部の有溝を裏面に連通させる。これによって、半導体素子を個々の素子に分離させると同時に研削時に生ずるクラックを除去する。その後、支持基板上にある個々の半導体素子をダイシングテープへ転写（貼りかえる）することによって、薄膜化されて加工強度の低くなった半導体素子を直接保持することなく、ダイシングテープ上に固定させる。
【発明の効果】
【００１４】
本発明によれば、ウェハに形成された半導体素子を薄膜化させる個々の半導体素子に分離するほとんどの工程において、支持基板を活用することによってハンドリングに起因する損傷を防止することができ、またバックグラインドで生じた微小なクラックの影響を受けることなく薄膜化させることができる。またダイシングによって発生するチッピングや過度の応力を発生させることなく無効領域の面積を大幅に減少させることによって、ウェハの使用可能な領域を増大することができる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の実施の形態について、図面を参照しながら説明する。
【００１６】
（実施の形態１）
図１および図２は、本発明の実施の形態１における半導体素子分離方法により半導体素子を分離する工程を示す図である。
【００１７】
まず、図１（ａ）に示すように、複数の半導体素子が形成されたウェハ２の表面のスクライブ部にレジストマスク４を形成する。次に、ドライエッチングにてスクライブ部のみを所定の深さまでエッチングする。所定の深さとは、半導体素子の厚み（例えば５０μｍ程度）である（図１（ｂ））。
【００１８】
エッチング後のウェハ２はレジストを除去するアッシング工程によって、レジストがウェハ表面から除去され、スクライブ部にはスクライブ溝６が形成される（図１（ｃ））。
【００１９】
スクライブ溝６形成後のウェハ２はワックスあるいは熱剥離粘着材を塗布したテープを用いて、支持基板８に貼り付けられる。支持基板８は次工程以降でのウェハの割れを保護するために、表面を平滑に研磨した基板を選定する必要がある（図１（ｄ））。
【００２０】
ウェハ２は、バックグラインド工程にかけられ、図１（ｅ）に示すように所定の厚みまで研削される。ここでいう所定の厚みとは、バックグラインドによって発生する微小なクラックがすでに形成されたスクライブ溝部に到達しない厚みである。例えば、半導体素子の厚みを５０μｍとするときには、バックグラインド工程では、ウェハ２の厚みを７０μｍ程度とし、残りの２０μｍは、次のドライエッチングによって除去する。このエッチングはバックサイドエッチングと称される。バックサイドエッチングではウェハ２の裏面をマスクなしで一括エッチングする。これによりウェハ２が所定の厚みにされると自動的にスクライブ溝も裏面から露出し、半導体素子は個々の素子に分離される（図２（ｆ））。
【００２１】
バックサイドエッチングによって個々の素子に分離されたウェハ２は、ダイシングテープ１０に貼り付けられる（図２（ｇ））。
【００２２】
貼り付けた後、支持基板とウェハ２とを加熱する。加熱することによって支持基板とウェハとの間のＷＡＸを溶融させるか、あるいは熱剥離テープならば自己剥離させることによって、半導体素子１２を損傷することなく、支持基板８を分離することができる（図２（ｈ））。
【００２３】
ダイシングテープ１０に貼り付けた際に用いた粘着剤が紫外線硬化型粘着材である場合は、半導体素子１２を剥離する前に紫外線（ＵＶ）が照射させて粘着材を硬化させ、半導体素子が剥離されやすいようにする（図２（ｉ））。
【００２４】
（実施の形態２）
図３および図４は、本発明の実施の形態２における半導体素子分離方法により半導体素子を分離する工程を示す図である。
【００２５】
（実施の形態２の構成）
本発明の実施の形態２による半導体素子分離方法は、貫通する金属孔を形成した半導体素子を回路形成した半導体基板を素子分離するにあたり、上述の実施の形態１による半導体素子分離方法において、支持基板貼り付け工程に紫外線自己剥離型粘着材と透明な支持基板と金属との選択性のあるドライエッチを採用したものである。
【００２６】
図３（ａ）に示すように、あらかじめ貫通電極孔１４を形成した半導体素子を複数形成したウェハ２の表面のスクライブ部にレジストマスク４を形成する。次に、ドライエッチングにてスクライブ部のみを所定の深さまでエッチングする。所定の深さとは、貫通電極孔と同等程度の厚み（例えば５０μｍ程度）である（図３（ｂ））。
【００２７】
エッチング後のウェハ２はレジストを除去するアッシング工程によって、レジストがウェハ表面から除去され、スクライブ部にはスクライブ溝６が形成される（図３（ｃ））。
【００２８】
図３（ｃ）に示すスクライブ溝形成工程が終了したのち、ウェハ２は支持基板８に紫外線自己剥離粘着材を塗布したテープを用いて貼り付けられる。このときに用いる支持基板はサファイア、石英ガラス、硬化ガラスといった紫外線を透過する材料であり、次工程以降でのウェハの割れを保護するために、表面を平滑に研磨した基板を選定する必要がある（図３（ｄ））。
【００２９】
ウェハ２は、バックグラインド工程にかけられ、図３（ｅ）に示すように所定の厚みまで研削される。ここでいう所定の厚みとは、バックグラインドによって発生する微小なクラックがすでに形成されたスクライブ溝部と貫通金属電極孔に到達しない厚みである。例えば、半導体素子の厚みと金属電極孔の厚みを５０μｍとするときには、バックグラインド工程では、ウェハ２の厚みを７０μｍ程度とし、残りの２０μｍは、次のドライエッチングによって除去する。このエッチングはバックサイドエッチングと称される（図３（ｅ））。
【００３０】
バックグラインドが終えたウェハはその後、バックグラインドによって発生したマイクロクラックを除去することと同時に貫通金属電極孔を露出させるため、ドライエッチにて裏面を一括エッチングする、バックサイドエッチを行う。このドライエッチでは請求項５に示すところのウェハと貫通電極孔を構成する電極材料とに選択性のあるドライエッチを行うことによって貫通電極孔１４の形状を維持したまま、露出させることができる。これにより自動的にスクライブ溝も裏面から露出し、半導体素子は個々の素子に分離される（図４（ｆ））。
【００３１】
個々の半導体素子の露出した金属電極孔の電気伝導性を向上させるため、スパッタもしくは蒸着法にてメタル層１６を形成する（図４（ｇ））。
【００３２】
図４（ｈ）に示すダイシングテープ１０に貼り付ける工程が終了したのち、ウェハ２には支持基板側より紫外線を照射することによって、支持基板とウェハとを固定していたテープの粘着力を低下させ、自己剥離させることによって、半導体素子１２を損傷させることなく、支持基板から分離することができる（図４（ｉ））。
【００３３】
なお、ウェハ２と支持基板とを固定する材料として、前記実施の形態１で示した熱剥離粘着材を用いたテープを用いても同様な効果は期待できる。
【００３４】
ダイシングテープ１０に貼り付けた際に用いた粘着剤が紫外線硬化型粘着材である場合は、半導体素子１２を剥離する前に紫外線（ＵＶ）が照射させて粘着材を硬化させ、半導体素子が剥離しやすいようにする。
【産業上の利用可能性】
【００３５】
本発明にかかる半導体素子分離方法は、半導体ウェハに形成された半導体素子を効率的に薄膜化し、分離する際に有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１による半導体素子分離方法の工程図
【図２】本発明の実施の形態１による半導体素子分離方法の工程図
【図３】本発明の実施の形態２による半導体素子分離方法の工程図
【図４】本発明の実施の形態２による半導体素子分離方法の工程図
【符号の説明】
【００３７】
２  ウェハ
４  レジストマスク
６  スクライブ溝
８  支持基板
１０  ダイシングテープ
１２  半導体素子
１４  貫通電極孔
【図１】
2005050997.tif 000003
【図２】
2005050997.tif 000004
【図３】
2005050997.tif 000005
【図４】
2005050997.tif 000006