(57)【要約】【課題】情報の書き込みが行われた後の記憶素子の抵抗値が、必要以上に低い値になることを防止し、情報の書き込みを容易に行える記憶装置を提供する。【解決手段】記憶素子５と、記憶素子５へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子６とを有する記憶セル２が複数配置され、記憶素子５に、電圧が印加されることにより、記憶素子５の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、記憶素子５の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、書き込みが行われた情報の消去を行う際に、記憶セル２に印加される電圧をＶｅとし、能動素子６のゲートに印加される電圧をＶｇとし、情報の消去を行う際に必要となる最低限の電圧をＶｔとし、能動素子６がオン状態で、能動素子６のソース・ドレイン間の電圧Ｖに対して、能動素子６に流れるドレイン電流を関数｛Ｉ（Ｖｇ，Ｖ）｝で表すとすると、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒは、Ｒ≧Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝の関係を満たすようにする。【選択図】      図４
2005026576.tif 000002
【特許請求の範囲】
【請求項１】
記憶素子と、前記記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、
前記記憶素子に、電圧が印加されることにより、前記記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、
前記記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、前記記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、
前記書き込みが行われた情報の消去を行う際に、前記記憶セルに印加される電圧をＶｅとし、前記能動素子のゲートに印加される電圧をＶｇとし、
前記情報の消去を行う際に必要となる最低限の電圧をＶｔとし、
前記能動素子がオン状態で、前記能動素子のソース・ドレイン間の電圧Ｖに対して、前記能動素子に流れるドレイン電流を関数｛Ｉ（Ｖｇ，Ｖ）｝で表すとすると、
前記情報の書き込みが行われた後の前記記憶素子の抵抗値Ｒは、
Ｒ≧Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝
の関係を満たす
ことを特徴とする記憶装置。
【請求項２】
記憶素子と、前記記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、
前記記憶素子に、電圧が印加されることにより、前記記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、
前記記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、前記記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、
前記情報の書き込みが行われた後の前記記憶素子の抵抗値Ｒは、
Ｒ≧１．７ｋΩ
の関係を満たす
ことを特徴とする記憶装置。
【請求項３】
記憶素子と、前記記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、
前記記憶素子に、電圧が印加されることにより、前記記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、
前記記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、前記記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、
前記情報の書き込みが行われる際に、前記記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、
前記記憶セルに前記電圧が印加される時間をＴｗ〔ｓｅｃ〕とし、
前記書き込みが行われた情報の消去を行う際に、前記記憶セルに印加される電圧をＶｅ〔Ｖ〕とし、前記能動素子のゲートに印加される電圧をＶｇ〔Ｖ〕とし、
前記情報の消去を行う際に必要となる最低限の電圧をＶｔ〔Ｖ〕とし、
前記能動素子がオン状態で、前記能動素子のソース・ドレイン間の電圧Ｖに対して、前記能動素子に流れるドレイン電流を関数｛Ｉ（Ｖｇ，Ｖ）｝で表すとすると、
１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝の関係を満たす
ことを特徴とする記憶装置。
【請求項４】
記憶素子と、前記記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、
前記記憶素子に、電圧が印加されることにより、前記記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、
前記記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、前記記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、
前記情報の書き込みが行われる際に、前記記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、
前記記憶セルに前記電圧が印加される時間をＴｗ〔ｓｅｃ〕とするとき、
１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧１７００
の関係を満たす
ことを特徴とする記憶装置。
【請求項５】
記憶素子と、前記記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、
前記記憶素子に、電圧が印加されることにより、前記記憶素子の抵抗値が変化して、情報の記録が行われ、前記記憶素子から前記情報を読み出す際に用いられる負荷回路を有する構成の記憶装置であって、
前記記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、前記記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、
前記情報の書き込みが行われた後の前記記憶素子の抵抗値をＲとし、
前記負荷回路の抵抗値をＲｌｏとするとき、
Ｒ＋Ｒｌｏ≦２５０ｋΩ
の関係を満たす
ことを特徴とする記憶装置。
【請求項６】
記憶素子と、前記記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、
前記記憶素子に、電圧が印加されることにより、前記記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、
前記記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、前記記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、
前記情報の書き込みが行われた後の前記記憶素子の抵抗値Ｒは、
Ｒ≦１２５ｋΩ
の関係を満たす
ことを特徴とする記憶装置。
【請求項７】
記憶素子と、前記記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、
前記記憶素子に、電圧が印加されることにより、前記記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、
前記記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、前記記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、
前記情報の書き込みが行われる際に、前記記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、
前記記憶セルに前記電圧が印加される時間をＴｗ〔ｓｅｃ〕とするとき、
１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≦１２５０００
の関係を満たす
ことを特徴とする記憶装置。
【請求項８】
記憶素子と、前記記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、
前記記憶素子に、電圧が印加されることにより、前記記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、
前記記憶素子の抵抗値を高い状態から低い状態に変化させる記録動作を、情報の書き込みと定義し、前記記憶素子の抵抗値を低い状態から高い状態に変化させる記録動作を、情報の消去と定義したとき、
前記情報の書き込みが行われる際に、前記記憶素子に印加される前記電圧が、前記記憶セル以外の昇圧を行っていない周辺回路に印加される電源電圧もしくは前記能動素子の標準的な動作電圧よりも高い
ことを特徴とする記憶装置。
【請求項９】
前記情報の書き込みが行われる際に、前記記憶セルに印加される電圧をＶｗとし、
前記能動素子の最大定格電圧をＶｏ２とし、
前記能動素子がオン状態で、前記能動素子のソース・ドレイン間の電圧がＶｏ２の際に、前記能動素子に流れるドレイン電流をＩＶｏ２とすると、
前記情報の書き込みが行われた後の前記記憶素子の抵抗値Ｒは、
Ｒ≧（Ｖｗ−Ｖｏ２）／ＩＶｏ２
の関係を満たすことを特徴とする請求項８に記載の記憶装置。
【請求項１０】
前記記憶セルの前記能動素子のゲート長が、前記記憶セル以外の能動素子のゲート長より大きく形成されていることを特徴とする請求項９に記載の記憶装置。
【請求項１１】
前記情報の書き込みが行われる際に、前記記憶セルに印加される電圧をＶｗとし、
前記能動素子の標準動作電圧をＶｏ３とし、
前記能動素子がオン状態で、前記能動素子のソース・ドレイン間の電圧がＶｏ３の際に、前記能動素子に流れるドレイン電流をＩＶｏ３とすると、
前記情報の書き込みが行われた後の前記記憶素子の抵抗値Ｒは、
Ｒ≧（Ｖｗ−Ｖｏ３）／ＩＶｏ３
の関係を満たすことを特徴とする請求項８に記載の記憶装置。
【請求項１２】
前記情報の書き込みが行われる際に、前記記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、
前記記憶セルに前記電圧が印加される時間をＴｗ〔ｓｅｃ〕とし、
前記情報の書き込みが行われる際に、前記記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、
前記能動素子の最大定格電圧をＶｏ２〔Ｖ〕とし、
前記能動素子がオン状態で、前記能動素子のソース・ドレイン間の電圧がＶｏ２〔Ｖ〕の際に、前記能動素子に流れるドレイン電流をＩＶｏ２〔Ａ〕とするとき、
１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧（Ｖｗ−Ｖｏ２）／ＩＶｏ２
の関係を満たすことを特徴とする請求項８に記載の記憶装置。
【請求項１３】
前記記憶セルの前記能動素子のゲート長が、前記記憶セル以外の能動素子のゲート長より大きく形成されていることを特徴とする請求項１２に記載の記憶装置。
【請求項１４】
前記情報の書き込みが行われる際に、前記記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、
前記記憶セルに前記電圧が印加される時間をＴｗ〔ｓｅｃ〕とし、
前記情報の書き込みが行われる際に、前記記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、
前記能動素子の標準動作電圧をＶｏ３〔Ｖ〕とし、
前記能動素子がオン状態で、前記能動素子のソース・ドレイン間の電圧がＶｏ３〔Ｖ〕の際に、前記能動素子に流れるドレイン電流をＩＶｏ３〔Ａ〕とするとき、
１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧（Ｖｗ−Ｖｏ３）／ＩＶｏ３
の関係を満たすことを特徴とする請求項８に記載の記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶装置に関する。
【０００２】
【従来の技術】
近年、対向する例えば２つの電極間に電圧を印加し、片方の電極表面、もしくは内部において金属物質をイオン化させ、このようにして生成されたイオンを対向する電極方向に拡散させることで、２つの電極間の抵抗値が、電圧を印加する以前の抵抗値とは異なる抵抗値となるようにして、このような抵抗値の変化により２値以上の情報の記録が行えるようにした記憶素子が知られている（特許文献１参照）。
【０００３】
このような記憶素子の具体的な構成を、図１２に示す。尚、図１２は、記憶素子の拡大断面図である。
記憶素子３５は、例えば２つの電極（第１の電極３１及び第２の電極３２）との間に、電極間材料層３３が挟まれた構成である。
【０００４】
このような構成の記憶素子３５では、例えば、電極間材料層３３としてイオン導電体を用いて、さらに２つの電極３１，３２のいずれか一方の電極（例えば第１の電極３１）にイオン導電体中にイオンとして拡散する金属を含ませることによって、記憶素子３５の２つの電極３１，３２間に電圧を印加した場合に、電極間材料層３３に電荷が供給され、電極３１中に含まれる金属がイオン導電体からなる電極間材料層３３中にイオンとして拡散することによって、イオン導電体中の抵抗或いはキャパシタンス等の電気特性が変化して、情報の記録動作を行うことができる。
【０００５】
尚、図１２では、第１の電極３１及び第２の電極３２との間に、電極間材料層（イオン導電体）３３のみが挟まれた構成の記憶素子３５を示したが、図示せざるも、例えば第１の電極及び第２の電極との間に、電極間材料層（イオン導電体）とバリア層が挟まれた構成の記憶素子もある。
【０００６】
次に、このような記憶素子での情報の記録動作を、具体的に説明する。
尚、記憶素子の抵抗値を高い状態から低い状態に変化させる記録動作を、情報の「書き込み」と定義し、記憶素子の抵抗値を低い状態から高い状態に変化させる記録動作を、情報の「消去」と定義する。
また、情報の書き込みが行われていない状態の記憶素子の抵抗値は、高抵抗な状態にされているものとする。
【０００７】
先ず、情報の書き込みを行う際には、例えばある閾値以上の電圧を、記憶素子３５の例えば第１の電極３１に印加する。
このように閾値以上の電圧が第１の電極３１に印加されると、先ず、第１の電極３１に含まれている電気化学的に活性である金属が、電極間材料層３３中に陽イオンとして拡散する。そして、電極間材料層３３中に拡散した陽イオンは、第２の電極３２から電子を受け取ることで析出し、電気的析出物（電子伝導パス）が形成される。これにより、第１の電極３１及び第２の電極３２との間の電極間材料層３３の抵抗値が低抵抗な状態となる。即ち、記憶素子３０に情報が書き込まれた状態となる。
【０００８】
一方、書き込まれた情報の消去を行う際には、前述した電極間材料層３３中に形成された電気的析出物が溶解するような電圧を、第２の電極３２に印加する。
このような電圧が、第２の電極３２に印加されると、電極間材料層３３中に形成されていた電気的析出物が溶解して消滅し、第１の電極３１及び第２の電極３２との間の電極間材料層３３の抵抗値が元の高抵抗な状態に戻る。即ち、記憶素子３５に書き込まれた情報が消去される。
【０００９】
このような抵抗値の変化により、記憶素子３５では情報の記録動作が行われる。
【００１０】
【特許文献１】
特表２００２−５３６８４０号公報
【００１１】
【発明が解決しようとする課題】
ところで、上述した記憶素子を用いて、例えば記憶装置を構成した場合、以下に示すような問題点が生じることが予想される。
【００１２】
先ず、一般的な記憶装置（例えばＤＲＡＭ）の構成を、図１３と共に説明し、その後に、問題点が生じることが予想される理由を具体的に説明する。
【００１３】
一般的な記憶装置（例えばＤＲＡＭ）４１では、図１３に示すように、複数個の記憶セル４２が、列方向（縦方向）及び行方向（横方向）に配列されて、記憶セルアレイ４３を形成している。各記憶セル４２には、記憶素子４５がそれぞれ設けられている。
【００１４】
このような記憶装置４１においては、記憶セルアレイの４３の中から、任意の記憶セル４２を選択して、記憶素子４５に情報の記録や読み出しを行うために、例えば記憶セルアレイ４３の中から任意の列を選択するためのビット線Ｂ、任意の行を選択するためのワード線Ｗが設けられている。
また、例えば記憶素子４５へのアクセスを制御する例えばＭＯＳ型のトランジスタからなる能動素子（アクセストランジスタ）４６や、記憶素子４５に電源電圧やグランド電圧を供給するための電源線４４が設けられている。
【００１５】
尚、ビット線Ｂは、例えば記憶素子４５に情報を記録したり、記録された情報を読み出したりする際の所謂情報線（データ線）でもあり、ワード線Ｗは、例えばアクセストランジスタ４６を、オン状態またはオフ状態にさせるための所謂制御線でもある。
【００１６】
そして、このような構成の記憶装置４１では、例えばアクセストランジスタ４６のゲートＧに接続されたワード線Ｗに制御電圧が印加されて、アクセストランジスタ４６がオン状態にされたときだけ、記憶素子４５に情報の記録が行われるように構成されている。
例えば、記憶素子４５に対して情報を記録する場合は、アクセストランジスタ４６を通じて制御されることにより、記憶素子４５へ電圧や電流等の供給が行われる。
【００１７】
ここで、図１２に示したような構成の記憶素子３５を複数用いて、このような記憶装置４１を構成し、上述したと同様に任意の記憶素子３５に情報の記録動作を行う場合、記憶セル４２において、記憶素子３５と共に設けられているアクセストランジスタ４６が大きくなってしまう。
【００１８】
即ち、図１２に示した記憶素子３５では、情報の書き込みが行われた後の抵抗値が約２００Ωと低い抵抗値とされており、また、書き込みが行われた情報を消去する際の、記憶素子３５に印加される電圧の閾値は、数百ｍＶ（例えば約２００ｍＶ〜３００ｍＶ）とされている（前記特許文献１参照）。
【００１９】
従って、記憶装置４１において、このような条件で任意の記憶セル４２の記憶素子３５に消去動作を行うようにする場合は、記憶素子３５に閾値（２００ｍＶ）以上の電圧を印加するために、１．０ｍＡ以上の電流を、アクセストランジスタ４６を通して記憶素子３５へ供給することが必要になる。
【００２０】
ここで、一般的なトランジスタの各種特性を年代別に示した、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）のロードマップによれば、例えば２００１年から２００６年までの間、半導体装置のデザインルールの縮小は、１３０ｎｍ世代から７０ｎｍ世代まで進行するが、使用する電源電圧は略１．０Ｖで一定であり、電流能力は、チャネル幅１μｍ当たり約６００μＡで一定であるとされている。
【００２１】
従って、記憶装置４１において、アクセストランジスタ４６として、例えば電源電圧１．２Ｖ、デザインルール１３０ｎｍ世代のトランジスタ（ＭＯＳ型のトランジスタ）を用いた場合、書き込みが行われた情報を消去する際に、アクセストランジスタ４６を通して１ｍＡ以上の電流を記憶素子３５に供給するためには、ＩＴＲＳのロードマップより、チャネル幅が約１．７μｍのトランジスタを、各記憶セル４２に設ける必要が生じてしまう。
このような場合、記憶セル４２の面積が、例えば同じデザインルールで設計されたＤＲＡＭの記憶セルよりも、大幅に大きくなる。
【００２２】
一方、本発明者らは、上記特許文献１に開示された、電極間材料層３３の断面積の大きさが直径４μｍの記憶素子３５と、比較例として、例えば電極間材料層の断面積の大きさが０．５μｍの記憶素子とに、上記特許文献１に開示された電圧挿引きによる書き込み方法よりも、短時間で情報の書き込みを行うことが可能となる電圧パルスによる書き込み方法を用いて、それぞれ情報の書き込みを行い、情報の書き込みが行われた後の記憶素子の抵抗値の状態を調べた。
そして、このように、電圧パルスによる書き込み方法を用いて、具体的に、例えば印加電圧１．０Ｖ、書き込み時間１００ｍｓｅｃの条件で、情報の書き込みを行った後の記憶素子の抵抗値の状態を調べた結果、書き込みが行われた後の記憶素子の抵抗値は、どちらの記憶素子においても、２．０ｋΩであった。即ち、本発明者らは、情報の書き込みが行われた後の記憶素子の抵抗値は、電極間材料層の断面積に依存しないことを見いだした。
【００２３】
従って、例えば、上記特許文献１に開示されている記憶素子の構造で、且つ開示されている書き込み条件で、さらには、開示されている電極間材料層の断面の大きさが直径４μｍの場合よりも、さらに微細化された記憶素子に、情報の書き込みが行われたとしても、上述したように、書き込みが行われた後の記憶素子の抵抗値は、電極間材料層の断面積に依存しないので、書き込みが行われた後の記憶素子の抵抗値は、上記特許文献１に開示されている直径４μｍの記憶素子の抵抗値（２００Ω）と同じ値のままである。
また、上記特許文献１には、例えば、情報の書き込みを行うことにより形成される電子伝導パスとして、断面積の著しく小さい電子伝導パスが開示されている。
これは、本発明者らが見いだした、情報の書き込みが行われた後の記憶素子の抵抗値が、電極間材料層の断面積に依存しないこと、また、上記特許文献１に開示されている記憶素子の構造で、且つ開示されている書き込み条件で、さらには、開示されている電極間材料層の断面の大きさが、直径４μｍの場合よりも、さらに微細化された記憶素子に、情報の書き込みが行われたとしても、抵抗値が２００Ωのままであることが正当であることを裏付けている。
【００２４】
このように、例えば記憶装置４１が微細化されても、情報の書き込みが行われた記憶素子３５の抵抗値は、２００Ωと低い抵抗値のままであるので、上述したように、アクセストランジスタ４６を通して１ｍＡ以上の電流を記憶素子３５に供給するためには、大きいアクセストランジスタを、各記憶セル４２に設ける必要が生じてしまう。
このような場合も、上述したように、記憶セル４２の面積が、例えば同じデザインルールで設計されたＤＲＡＭの記憶セルよりも、大幅に大きくなる。
【００２５】
以上のように、記憶装置４１において、情報の書き込みが行われた後の記憶素子３５の抵抗値が低い値である場合は、大きい電流量を供給することが必要となり、書き込みが行われた情報の消去が容易ではない。
【００２６】
一方、書き込まれた情報の消去を容易にするために、情報の書き込みが行われた後の記憶素子３５の抵抗値を高くすることが考えられる。
【００２７】
しかしながら、書き込みが行われた後の記憶素子３５の抵抗値が高い場合、例えば書き込まれた情報の読み出し動作が遅くなってしまう。
これは、記憶素子３５の抵抗値の変化により、情報の記録動作を行う場合のすべての記憶装置においていえることである。
【００２８】
以下、このように情報を読み出す際に要する時間が長くなってしまう要因を、図１４に示す読み出し回路の構成と、実際の読み出し動作と共に説明する。
尚、図１４に示す読み出し回路は、例えば図１３に示した記憶装置４１において、後述するように、記憶素子３５に書き込まれている情報が、情報“００”か、情報“０１”かを読み出す場合に必要となる、最小限の回路構成とした場合である。
【００２９】
読み出し回路６０は、例えば、入り口付近に設けられた、制御用のトランジスタ（スイッチングトランジスタ）６１，６１１と、ビット線Ｂを流れる電流（セル電流）を電流電圧変化するための負荷回路６２，６２１、さらには、各記憶セル４２，４２１の記憶素子３５，３５１に書き込まれている情報を検出するためのセンスアンプ６３等が、配線を介して接続されて構成されている。
尚、図中右側に設けられた記憶セル４２１は、図中左側に設けられた記憶セル４２の記憶素子３５に書き込まれている情報を読み出す際に、ビット線Ｂに流れるセル電流の状態を比較するための、所謂リファレンスセルとなっている。
その他の部分は、図１３に示す記憶装置４１と同様であるので、対応する部分には同一符号を付している。
【００３０】
ここで、記憶素子３５を、例えば情報の書き込みが行われる際に、書き込みの条件を制御することで、抵抗変化の途中段階の低抵抗状態を作りだすことができる構成とする。
即ち、書き込みを行っていない記憶素子３５の抵抗値が例えば１００ｋΩであり、書き込みの条件を制御することにより、例えば５０ｋΩと、２０ｋΩと、１０ｋΩの低抵抗状態を作り出せるものとする。
そして、１００ｋΩの記憶素子３５を情報“００”保持状態、この時の抵抗値をＲｍｈｉｇｈとして、５０ｋΩの記憶素子３５を情報“０１”保持状態、この時の抵抗値をＲｍｌｏｗ１として、２０ｋΩの記憶素子３５を情報“１０”保持状態、この時の抵抗値をＲｍｌｏｗ２として、１０ｋΩの記憶素子３５を情報“１１”保持状態、この時の抵抗値をＲｍｌｏｗ３とする。
このように、抵抗変化の途中段階の低抵抗状態を作りだすことができる構造の記憶素子３５では、１つの記憶素子３５で２ビットの情報を保持させることができる。
【００３１】
ここで、情報“００”の保持状態、即ち記憶素子３５が高抵抗状態Ｒｍｈｉｇｈにある場合の、読み出し動作について考えてみる。
例えば、読み出し回路６０において、電源線４４から記憶素子３５を通してビット線Ｂに流れる電流（セル電流）は、センスアンプ６３より「極めて小さい」もしくは「ゼロ」と検出される。
従って、読み出し動作を行うことにより、ビット線Ｂを流れる電流が、「極めて小さい」もしくは「ゼロ」とみなされれば、上述したように、記憶素子３５の抵抗値が高抵抗状態として判別される。
【００３２】
このように、情報“００”が保持されている状態を読み出すのは、比較的簡単であり、例えば情報“００”以外の情報が保持されていると誤って読み間違える可能性は少ない。
【００３３】
一方、例えば記憶素子３５において、情報“０１”が保持されている状態（即ち記憶素子３５の抵抗値が高抵抗な状態から低抵抗になった状態）にある場合、この保持された情報を読み出す場合は、電源線４４から記憶素子３５を通ってビット線Ｂに流れる電流（セル電流）の大きさが、前述した情報“００”を保持している状態と比較して大きいか小さいかを判定するようにする。
もしくは、比較対照のため、例えば情報“０１”が書き込まれているリファレンスセル４２１の電源線４４から記憶素子３５１を通ってビット線Ｂに流れる電流（セル電流）の大きさと同等であるかを判定するようにする。
そして、判定を正確に行うためには、ビット線Ｂに流れる電流の変化、もしくはこの電流を、例えば負荷回路６２１において電流電圧変換した際の電圧変化を、ある時間を待って検出することが必要となる。
【００３４】
ここで、記憶素子３５において、例えば情報“００”を保持している状態よりも低抵抗ではあるものの、絶対的な大きさとして、その抵抗値が大きい場合は、その検出を速やかに行うことが困難となる。
これは、抵抗値が大きいと、記憶素子３５を通してビット線Ｂに流れる電流が小さくなるため、ビット線Ｂに付随する寄生容量を充電する速度が遅くなり、結果としてビット線Ｂの電位変化の遅延が大きくなることが原因として考えられる。
即ち、時定数が大きく、ビット線Ｂの電位変化の遅延が大きいことが原因である。
【００３５】
これに加えて、例えば情報“０１”の保持状態よりもさらに抵抗が低い状態を情報“１０”（２進数）の保持状態、これよりもさらに抵抗が低い状態を情報“１１”（２進数）の保持状態として、２値よりも多くの情報を記録することを可能にする記憶装置を考えると、抵抗が一番高い状態、即ち情報“００”を保持する場合は、情報“００”以外が保持されている状態と読み間違える可能性が低い一方、２番目に抵抗が高い状態、即ち情報“０１”を保持する場合は、ビット線の電位変化の遅延の点から、情報を速やかに判別することが最も難しい。
【００３６】
このように、記憶装置４１において、情報の書き込みが行われた後の記憶素子３５の抵抗値が高い値である場合は、記憶素子３５に書き込まれた情報を読み出す際に要する時間が長くなってしまう。
【００３７】
上述した点に鑑み、本発明は、情報の記録が行われた後の記憶素子の抵抗値が、必要以上に低くなることを防止し、情報の記録動作を容易に行うことができる記憶装置を提供する。
また、本発明は、情報の記録が行われた後の記憶素子の抵抗値が、必要以上に高くなることを防止し、情報の記録動作を高速に行うことができる記憶装置を提供する。
【００３８】
【課題を解決するための手段】
本発明は、記憶素子と、記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、記憶素子に、電圧が印加されることにより、記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、書き込みが行われた情報の消去を行う際に、記憶セルに印加される電圧をＶｅとし、能動素子のゲートに印加される電圧をＶｇとし、情報の消去を行う際に必要となる最低限の電圧をＶｔとし、能動素子がオン状態で、能動素子のソース・ドレイン間の電圧Ｖに対して、能動素子に流れるドレイン電流を関数｛Ｉ（Ｖｇ，Ｖ）｝で表すとすると、情報の書き込みが行われた後の記憶素子の抵抗値Ｒは、Ｒ≧Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝の関係を満たすようにする。
【００３９】
上述した本発明の記憶装置によれば、書き込みが行われた情報の消去を行う際に、記憶セルに印加される電圧をＶｅとし、能動素子のゲートに印加される電圧をＶｇとし、情報の消去を行う際に必要となる最低限の電圧をＶｔとし、能動素子がオン状態で、能動素子のソース・ドレイン間の電圧Ｖに対して、能動素子に流れるドレイン電流を関数｛Ｉ（Ｖｇ，Ｖ）｝で表すとすると、情報の書き込みが行われた後の記憶素子の抵抗値Ｒは、Ｒ≧Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝の関係を満たすようにしたので、情報の書き込みが行われた後の記憶素子の抵抗値が必要以上に低くなることを防止できる。
これにより、書き込みが行われた情報を消去する際に、大きい電流量を、能動素子を通して記憶素子に供給する必要がなくなる
【００４０】
また、本発明は、記憶素子と、記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、記憶素子に、電圧が印加されることにより、記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、情報の書き込みが行われた後の記憶素子の抵抗値Ｒは、Ｒ≧１．７ｋΩの関係を満たすようにする。
【００４１】
上述した本発明の記憶装置によれば、情報の書き込みが行われた後の記憶素子の抵抗値Ｒは、Ｒ≧１．７ｋΩの関係を満たすようにしたので、情報の書き込みが行われた後の記憶素子の抵抗値が必要以上に低くなることを防止できる。
これにより、書き込みが行われた情報を消去する際に、大きい電流量を、能動素子を通して記憶素子に供給する必要がなくなる。
【００４２】
また、本発明は、記憶素子と、記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、記憶素子に、電圧が印加されることにより、記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、記憶セルに電圧が印加される時間をＴｗ〔ｓｅｃ〕とし、書き込みが行われた情報の消去を行う際に、記憶セルに印加される電圧をＶｅ〔Ｖ〕とし、能動素子のゲートに印加される電圧をＶｇ〔Ｖ〕とし、情報の消去を行う際に必要となる最低限の電圧をＶｔ〔Ｖ〕とし、能動素子がオン状態で、能動素子のソース・ドレイン間の電圧Ｖに対して、能動素子に流れるドレイン電流を関数｛Ｉ（Ｖｇ，Ｖ）｝で表すとすると、１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝の関係を満たすようにする。
【００４３】
上述した本発明の記憶装置によれば、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、記憶セルに電圧が印加される時間をＴｗ〔ｓｅｃ〕とし、書き込みが行われた情報の消去を行う際に、記憶セルに印加される電圧をＶｅ〔Ｖ〕とし、能動素子のゲートに印加される電圧をＶｇ〔Ｖ〕とし、情報の消去を行う際に必要となる最低限の電圧をＶｔ〔Ｖ〕とし、能動素子がオン状態で、能動素子のソース・ドレイン間の電圧Ｖに対して、能動素子に流れるドレイン電流を関数｛Ｉ（Ｖｇ，Ｖ）｝で表すとすると、１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝の関係を満たすようにしたので、例えば、情報の書き込みが行われた後の記憶素子の抵抗値が、必要以上に低くならないように、情報の書き込みが行われる際に記憶セルに印加される電圧Ｖｗや、記憶セルに電圧Ｖｗが印加される時間Ｔｗ等を規定できる。
また、書き込みが行われた情報を消去する際に、大きい電流量を、能動素子を通して記憶素子に供給する必要がなくなる。
【００４４】
また、本発明は、記憶素子と、記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、記憶素子に、電圧が印加されることにより、記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、記憶セルに電圧が印加される時間をＴｗ〔ｓｅｃ〕とするとき、１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧１７００の関係を満たすようにする。
【００４５】
上述した本発明の記憶装置によれば、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、記憶セルに電圧が印加される時間をＴｗ〔ｓｅｃ〕とするとき、１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧１７００の関係を満たすようにしたので、例えば、情報の書き込みが行われた後の記憶素子の抵抗値が、１７００（１．７ｋΩ）よりも低くならないように、例えば、情報の書き込みが行われる際に記憶素子に印加される電圧Ｖｗ、または記憶セルに電圧Ｖｗが印加される時間Ｔｗ等を規定できる。
また、書き込みが行われた情報を消去する際に、大きい電流量を、能動素子を通して記憶素子に供給する必要がなくなる。
【００４６】
また、本発明は、記憶素子と、記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、記憶素子に、電圧が印加されることにより、記憶素子の抵抗値が変化して、情報の記録が行われ、記憶素子から情報を読み出す際に用いられる負荷回路を有する構成の記憶装置であって、記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、情報の書き込みが行われた後の記憶素子の抵抗値をＲとし、負荷回路の抵抗値をＲｌｏとするとき、Ｒ＋Ｒｌｏ≦２５０ｋΩの関係を満たすようにする。
【００４７】
上述した本発明の記憶装置によれば、情報の書き込みが行われた後の記憶素子の抵抗値をＲとし、負荷回路の抵抗値をＲｌｏとするとき、Ｒ＋Ｒｌｏ≦２５０ｋΩの関係を満たすようにしたので、情報の書き込みが行われた後の記憶素子の抵抗値が必要以上に高くならない。これにより、読み出すときの遅延を抑制することができる。
【００４８】
また、本発明は、記憶素子と、記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、記憶素子に、電圧が印加されることにより、記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、情報の書き込みが行われた後の記憶素子の抵抗値Ｒは、Ｒ≦１２５ｋΩの関係を満たすようにする。
【００４９】
上述した本発明の記憶装置によれば、情報の書き込みが行われた後の記憶素子の抵抗値Ｒは、Ｒ≦１２５ｋΩの関係を満たすようにしたので、情報の書き込みが行われた後の記憶素子の抵抗値が必要以上に高くならない。これにより、読み出すときの遅延を抑制することができる。
【００５０】
また、本発明は、記憶素子と、記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、記憶素子に、電圧が印加されることにより、記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、記憶素子の抵抗値が高い状態から低い状態に変化する記録動作を、情報の書き込みと定義し、記憶素子の抵抗値が低い状態から高い状態に変化する記録動作を、情報の消去と定義したとき、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、記憶セルに電圧が印加される時間をＴｗ〔ｓｅｃ〕とするとき、１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≦１２５０００の関係を満たすようにする。
【００５１】
上述した本発明の記憶装置によれば、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、記憶セルに電圧が印加される時間をＴｗ〔ｓｅｃ〕とするとき、１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≦１２５０００の関係を満たすようにしたので、例えば、情報の書き込みが行われた後の記憶素子の抵抗値が、１２５０００（１２５ｋΩ）よりも高くなり過ぎないように、例えば、情報の書き込みが行われる際に記憶素子に印加される電圧Ｖｗ、または記憶セルに電圧Ｖｗが印加される時間Ｔｗを規定できる。
また、情報の書き込みが行われた後の記憶素子の抵抗値が必要以上に高くならず、読み出すときの遅延を抑制することができる。
【００５２】
また、本発明は、記憶素子と、前記記憶素子へのアクセスを制御するＭＯＳ型のトランジスタからなる能動素子とを有する記憶セルが複数配置され、記憶素子に、電圧が印加されることにより、記憶素子の抵抗値が変化して、情報の記録が行われる構成の記憶装置であって、記憶素子の抵抗値を高い状態から低い状態に変化させる記録動作を、情報の書き込みと定義し、記憶素子の抵抗値を低い状態から高い状態に変化させる記録動作を、情報の消去と定義したとき、情報の書き込みが行われる際に、記憶素子に印加される前記電圧が、記憶セル以外の昇圧を行っていない周辺回路に印加される電源電圧もしくは能動素子の標準的な動作電圧よりも高い構成とする。
【００５３】
上述した、本発明の記憶装置によれば、情報の書き込みが行われる際に、記憶素子に印加される前記電圧が、記憶セル以外の昇圧を行っていない周辺回路に印加される電源電圧もしくは能動素子の標準的な動作電圧よりも高いので、例えば、情報の書き込みの際に、目的とする抵抗値となるために要する時間を短くできる。
【００５４】
また、上述した構成の記憶装置において、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗとし、能動素子の最大定格電圧をＶｏ２とし、能動素子がオン状態で、能動素子のソース・ドレイン間の電圧がＶｏ２の際に、能動素子に流れるドレイン電流をＩＶｏ２とすると、情報の書き込みが行われた後の記憶素子の抵抗値Ｒは、Ｒ≧（Ｖｗ−Ｖｏ２）／ＩＶｏ２の関係を満たすようにした場合は、上述した作用に加えて、例えば、情報の書き込みが行われる際に、記憶素子に印加される電圧が、記憶セル以外の昇圧を行っていない周辺回路に印加される電源電圧もしくは能動素子の標準的な動作電圧よりも高くした場合において、例えば、能動素子や記憶素子、さらには、これらに接続された配線等の破壊を防止できる。
また、上述した構成において、さらに、記憶セルの能動素子のゲート長が、記憶セル以外の能動素子のゲート長より大きく形成されている場合は、例えば、記憶セルの能動素子のゲート長が、記憶セル以外の能動素子のゲート長より短い場合、または記憶セル以外の能動素子のゲート長と同等の場合と比較して、能動素子の最大定格電圧を大きくすることができる。
【００５５】
また、上述した構成の記憶装置において、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗとし、能動素子の標準動作電圧をＶｏ３とし、能動素子がオン状態で、能動素子のソース・ドレイン間の電圧がＶｏ３の際に、能動素子に流れるドレイン電流をＩＶｏ３とすると、情報の書き込みが行われた後の記憶素子の抵抗値Ｒは、Ｒ≧（Ｖｗ−Ｖｏ３）／ＩＶｏ３の関係を満たすようにした場合は、上述した作用に加えて、例えば、情報の書き込みが行われる際に、記憶素子に印加される電圧が、記憶セル以外の昇圧を行っていない周辺回路に印加される電源電圧もしくは能動素子の標準的な動作電圧よりも高くした場合において、例えば、能動素子や記憶素子、さらには、これらに接続された配線等の破壊を防止できる。
また、さらに、能動素子を、この能動素子を設計する際に定めた標準的な動作電圧で動作させることができ、例えば、能動素子を繰り返し使用した際に生じる、能動素子の特性の劣化を抑えることができる。
【００５６】
また、上述した構成において、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗとし、記憶セルに電圧が印加される時間をＴｗ〔Ｖ〕とし、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、能動素子の最大定格電圧をＶｏ２〔Ｖ〕とし、能動素子がオン状態で、能動素子のソース・ドレイン間の電圧がＶｏ２〔Ｖ〕の際に、能動素子に流れるドレイン電流をＩＶｏ２〔Ａ〕とするとき、１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧（Ｖｗ−Ｖｏ２）／ＩＶｏ２の関係を満たすようにした場合は、上述した作用に加えて、例えば、情報の書き込みが行われる際に、記憶素子に印加される電圧が、記憶セル以外の昇圧を行っていない周辺回路に印加される電源電圧もしくは能動素子の標準的な動作電圧よりも高くした場合において、情報の書き込みが行われる際に記憶セルに印加される電圧Ｖｗや、記憶セルに電圧Ｖｗが印加される時間Ｔｗ等の条件を含めて、能動素子や記憶素子、さらには、これらに接続された配線等の破壊を防止できる。
【００５７】
また、上述した構成において、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗとし、記憶セルに電圧が印加される時間をＴｗ〔Ｖ〕とし、情報の書き込みが行われる際に、記憶セルに印加される電圧をＶｗ〔Ｖ〕とし、能動素子の最大定格電圧をＶｏ３〔Ｖ〕とし、能動素子がオン状態で、能動素子のソース・ドレイン間の電圧がＶｏ３〔Ｖ〕の際に、能動素子に流れるドレイン電流をＩＶｏ３〔Ａ〕とするとき、１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧（Ｖｗ−Ｖｏ３）／ＩＶｏ３の関係を満たすようにした場合は、上述した作用に加えて、例えば、情報の書き込みが行われる際に、記憶素子に印加される電圧が、記憶セル以外の昇圧を行っていない周辺回路に印加される電源電圧もしくは能動素子の標準的な動作電圧よりも高くした場合において、情報の書き込みが行われる際に記憶セルに印加される電圧Ｖｗや、記憶セルに電圧Ｖｗが印加される時間Ｔｗ等の条件を含めて、能動素子や記憶素子、さらには、これらに接続された配線等の破壊を防止できる。
また、さらに、能動素子を、この能動素子を設計する際に定めた標準的な動作電圧で動作させることができ、例えば、能動素子を繰り返し使用した際の、能動素子の特性の劣化を抑えることができる。
【００５８】
【発明の実施の形態】
先ず、本発明に係る記憶装置の一実施の形態を、図１を用いて説明する。図１は、記憶装置の回路図（平面図）を示している。
記憶装置１では、複数の記憶セル２が、それぞれビット線Ｂとワード線Ｗの２つの配線の交点付近に配置され、記憶セルアレイ３を構成している。
図１では、縦方向に４本のビット線Ｂ（Ｂ１，Ｂ２，Ｂ３，Ｂ４）が、横方向に４本ワード線Ｗ（Ｗ１，Ｗ２，Ｗ３，Ｗ４）が所定の間隔で配置されている場合を示している。従って、縦４×横４により、記憶セル２が、１６個配置された構成となっている。
【００５９】
ビット線の一端、即ち記憶セルアレイ３の外側には、センスアンプ及びカラムアドレスデコーダー等の周辺回路が設けられ、ワード線の一端、即ち記憶セルアレイ３の外側には、ロウアドレスデコーダー等の周辺回路が設けられている。４は電源線であり、この電源線４の一端には電源が設けられている。
【００６０】
カラムアドレスデコーダー及びロウアドレスデコーダーは、記憶セルアレイ３の中から、情報の記録（書き込み及び消去）や読み出しの対象となる任意の記憶セル２を選択するために設けられており、センスアンプは、各記憶セル２の記憶素子５に記録されている情報を読み出すために設けられている。
【００６１】
ビット線は、例えば記憶セルアレイ３の中から任意の列（縦軸）を選択する役割や、任意の記憶セル２に情報を書き込んだり読み出したりする際の所謂情報線（データ線）の役割を兼ね、ワード線は、例えば記憶セルアレイ３の中から任意の列（横軸）を選択する役割や、記憶セル２へのアクセスを制御する後述する例えばアクセストランジスタを、オン状態またはオフ状態にさせる所謂制御線の役割を兼ねている。
【００６２】
次に、記憶セルアレイを構成する記憶セルの構成について図２を用いて説明する。
尚、図２は、図１に示す記憶装置の記憶セルアレイを構成する複数の記憶セルのうち、ビット線Ｂ４とワード線Ｗ４との交点付近に配置された記憶セル２の拡大平面図である。
記憶セル２は、例えば記憶素子５と、能動素子６とから構成されている。
能動素子６としては、例えばＭＯＳ型のトランジスタからなるアクセストランジスタを用いている。
【００６３】
記憶素子５は、図３に示すように、例えば２つの電極（例えば第１の電極１１及び第２の電極１２）との間に、電極間材料層１３が挟まれた構成である。
第１の電極１１は、酸化還元反応活性種（レドックス活性種）からなる層（所謂レドックス活性種層）１１１と、一般的な半導体装置で用いられる電極材料からなる層（所謂電極材料層）１１２とが積層された２層構造で構成されている。
レドックス活性種層１１１は例えばＡｇから、電極間材料層１１２は例えばＴｉＷ（チタンタングステン）から構成されている。
【００６４】
電極間材料層１３は、例えばＧｅＳｂＴｅから構成されている。また、電極間材料層１３は、例えば４０ｎｍの膜厚で形成されている。
【００６５】
電極間材料層１３は、電荷が供給されることにより、第１の電極１１中に含まれているレドックス活性種であるＡｇが酸化されて陽イオンとなり、第１の電極１１と対向する第２の電極１２の方向に電極間材料層１３中を拡散し、第２の電極１２から電子を受け取って析出することで、第１の電極１１と第２の電極１２との間に電子伝導パスを形成し、第１の電極１１と第２の電極１２との間が、抵抗値の低い状態となる。
一方、これとは反対方向に電圧を印加することにより、形成された電子伝導パスのレドックス活性種であるＡｇが溶出して、第１の電極１１と第２の電極１２との間の電子伝導パスが消滅し、第１の電極１１と第２の電極１２との間が、抵抗値の高い状態となる。
このように、第１電極１１と第２の電極１２とに印加する電圧の方向を変えることにより、抵抗値が高い状態と低い状態の間を繰り返し変化させることが可能である。これにより、第１の電極１１と第２の電極１２との間の抵抗値の状態によって情報を記録することが可能な構成となっている。
尚、初期状態では、電極間材料１３中に電子伝導パスが形成されていないため、第１の電極１１と第２の電極１２との間は、抵抗値が高い状態となっている。そして、第１の電極１１と第２の電極１２との間の抵抗値の状態に連動して、記憶素子５の抵抗値も同様に高い状態と低い状態の間を変化する。
【００６６】
また、第２の電極１２は、通常の半導体装置で用いられている電極材料、例えばＴｉＷ（チタンタングステン）から構成されている。第２の電極１２は、一般的な半導体装置に用いられる膜厚で形成されており、例えば１００ｎｍの膜厚で形成されている。
【００６７】
尚、図１及び図２の場合、例えばアクセストランジスタ６のゲートは、配線を介してワード線Ｗに接続されている。また、ソース及びドレインの一方は、配線を介してビット線Ｂ線に接続され、もう一方は、配線を介して記憶素子５の例えば第１の電極１１に接続されている。記憶素子５の第２の電極１２は配線を介して電源線４に接続されている。
【００６８】
次に、このような構成の記憶装置において、記憶セルアレイの中から任意の記憶セルを選択し、この記憶セルの記憶素子に情報を記録（書き込み及び消去）する場合の動作について説明する。
先ず、記憶セルアレイ３から任意の記憶セル２を選択するまでの動作を説明する。
尚、任意の記憶セルとしては、ビット線Ｂ４とワード線Ｗ４との交点付近に配置された記憶セル２を対象として説明する。
また、記憶素子１の抵抗値を高い状態から低い状態に変化させる記録動作を、情報の「書き込み」と定義し、記憶素子１の抵抗値を低い状態から高い状態に変化させる記録動作を、情報の「消去」と定義して説明を行う。
【００６９】
先ず、記憶セルアレイ３において、情報の書き込み対象とされている記憶セル２が接続されている列が選択され、その列に対応するビット線Ｂ４に情報の書き込み用の電圧が印加される。
この際、その他のビット線（Ｂ１〜Ｂ３）には、上述の情報の書き込み用の電圧が印加されない。
【００７０】
次に、記憶セルアレイ３において、情報の書き込み対象としている記憶セル２が接続されている行が選択され、その行に対応するワード線Ｗ４に、アクセストランジスタ６がオン状態となり記憶セル２の記憶素子５へ情報の書き込みが行われるような制御電圧を印加する。
この際、行に対応していないその他のワード線（Ｗ１〜Ｗ３）には、上述の制御電圧が印加されないので、アクセストランジスタ６がオフ状態のままである。
【００７１】
これにより、選択していない記憶セル２に、期待していない情報の書き込みが行われることを防止しつつ、選択した記憶セル２のみに所望の書き込み用の電圧が印加されて、情報の書き込みが行われることになる。
【００７２】
続いて、このようにして選択された任意の記憶セル２において、記憶素子５に情報の記録（書き込み及び消去）や読み出しが行われる場合の記録動作を説明する。
【００７３】
例えば、情報の書き込みが行われる場合は、上述したように、ビット線Ｂ４より配線を介して書き込み用の電圧（正電圧）が第１の電極１１に印加される。
これにより、例えば第１の電極１１のレドックス活性種層１１１に含まれているＡｇがイオン化し、第２の電極１２の方向に電極間材料層１３中を拡散し、第２の電極１２から電子を受け取って析出することで、第１の電極１１と第２の電極１２との間に電子伝導パスを形成し、第１の電極１１と第２の電極１２との間が抵抗値の低い状態となる。これにより、記憶素子５の抵抗値も低くなるので、情報の書き込みが行われる。
【００７４】
また、例えば、情報の消去を行う場合は、第２の電極１２に接続されている配線を介して、書き込み時とは逆極性の消去用の電圧が第２の電極１２に印加される。
これにより、電極間材料層１３中に析出して電子伝導パスを形成していたＡｇが再びイオン化して溶出することにより、上記の電子伝導パスが消滅する。これにより、第１の電極１１と第２の電極１２の間の抵抗値が元の高い状態に戻り、記憶素子５の抵抗値も高くなるので、情報の消去が行われる。
【００７５】
ここで、このような記録動作を行う上述した記憶装置１において、情報の書き込みが行われた後の記憶素子５の抵抗値が例えば必要以上に低い値となった場合、
書き込まれた情報を消去する際は、前述したように、アクセストランジスタ６を通して記憶素子５に大きい電流量を供給しなければならなくなる
【００７６】
このように、大きい電流量を記憶素子５に供給するためには、チャネル幅の大きい大面積のアクセストランジスタ６を各記憶セル２に備えないと、記録された情報を消去するのが困難となる。これは、アクセストランジスタ６として用いられるＭＯＳ型のトランジスタでは、チャネルに流すことが可能な電流量がチャネル幅に比例するためである。
【００７７】
そこで、本実施の形態においては、情報の書き込みが行われた後の記憶素子５の抵抗値が必要以上に低くならないようにするために、情報の書き込みが行われた後の記憶素子５の抵抗値を規定するようにした。
尚、情報の書き込みが行われた後の記憶素子５の抵抗値を規定するにあたっては、半導体製造プロセスにおいて、露光によるパターン形成可能な最小サイズのアクセストランジスタ６を用いて、そのアクセストランジスタ６が供給できる電流の範囲内で、記憶素子５に書き込まれた情報の消去が行えるように、書き込みが行われた後の記憶素子５の抵抗値を規定するようにした。
【００７８】
先ず、情報の書き込みが行われた後の記憶素子の抵抗値Ｒ、例えば抵抗値Ｒの下限値Ｒｌｏｗを規定するようにした一実施の形態を、図４と共に説明する。
具体的には、情報の書き込みが行われた後の記憶素子５の抵抗値として、最低限の消去用の電圧を印加して、書き込みが行われた情報を消去することが可能となるような抵抗値を求めるようにした。
【００７９】
図４では、記憶素子５とアクセストランジスタ６とを直列に接続した記憶セル２に対して、消去を行うためにＶｅを印加し、アクセストランジスタ６のゲートＧに、アクセストランジスタ６をオン状態にするための電圧Ｖｏｎ（ゲート電圧Ｖｇ）を印加し、ビット線Ｂを接地している状態を図４Ａに示し、この図４Ａに示す状態の、記憶素子５とアクセストランジスタ６の負荷特性を図４Ｂに示している。
【００８０】
ここで、図４Ｂの縦軸は、アクセストランジスタ６及び記憶素子５に流れる電流（Ａ）を示し、横軸は、アクセストランジスタ６及び記憶素子５に印加される電圧（Ｖ）を示している。
また、図４Ｂ中の実線は、アクセストランジスタ６がオン状態である際の電流電圧特性を示し、点線は、情報の書き込みが行われた後の記憶素子５の抵抗値の負荷特性を示している。また、情報の消去を行う際に必要となる最低限の電圧（閾値電圧）をＶｔで示している。さらに、点Ｏは、図４Ａの点Ｏにおける動作点を示している。
【００８１】
また、アクセストランジスタ６がオン状態になるためのゲート電圧Ｖｏｎ（Ｖｇ）を、アクセストランジスタ６のゲートＧに印加した状態で、アクセストランジスタ６のソースＳ、ドレインＤ間に印加される電圧（ソース・ドレイン間電圧）Ｖに対して、アクセストランジスタ６に流れるドレイン電流を関数｛Ｉ（Ｖｇ，Ｖ）｝で表すと、アクセストランジスタ６に流れるドレイン電流はＩ（Ｖｇ，Ｖｅ−Ｖｔ）で示される。
【００８２】
ここで、アクセストランジスタ６がオン状態になるためのゲート電圧Ｖｏｎ（Ｖｇ）を、アクセストランジスタ６のゲートＧに印加している状態で、例えば書き込みが行われた情報を消去するために、記憶セル２に電圧Ｖｅが印加された場合、点Ｏを挟んで記憶素子５側には電圧Ｖｔが、アクセストランジスタ６には電圧Ｖｅ−Ｖｔが印加されることとなる。
【００８３】
そして、図４Ａより、点線と実線との交点Ｏにおける抵抗値Ｒの負荷特性は、以下に示すような式（１）で表される。
（１）  Ｒ＝Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝
【００８４】
ここで、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒの下限値Ｒｌｏｗを求めるには、上述したように、書き込みが行われた情報の消去を行う際に必要となる最低限の電圧Ｖｔ以上の電圧を、記憶素子５に印加する必要がある。
【００８５】
従って、本実施の形態においては、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）は、以下に示すような式（２）で表される。
（２）  Ｒ≧Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝
【００８６】
本実施の形態の記憶装置１によれば、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、式（２）に示す関係を満たすように規定したので、この式（２）に示す関係を満たすように、各条件（Ｖｅ，Ｖｔ，Ｖｇ，｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝等）を規定して、記録動作を行うことにより、記憶素子５の抵抗値Ｒが必要以上に低下することがない。
これにより、書き込みが行われた情報を消去する際に、大きい電流量を、アクセストランジスタ６を通して記憶素子５に供給する必要がなくなる。
【００８７】
尚、式（２）で規定した抵抗値Ｒは、図１、図２及び図４Ａに示したように、アクセストランジスタ６を接地電圧側（ビット線）、記憶素子５を電源電圧側（電源線４）に配置した、所謂ソース接地型の回路における場合を示しているが、このような構成とは反対に、後述する図９に示すような、アクセストランジスタ６を電源電圧側（電源線４）、記憶素子５を接地電圧側（ビット線）に配置した、所謂ドレイン接地型の回路における場合においても同様に、抵抗値Ｒを式（２）により規定することができる。
【００８８】
次に、本発明の記憶装置の他の実施の形態を、図５と共に説明する。
具体的には、情報の書き込みが行われた後の記憶素子の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）に示される、トランジスタの電流能力から規定した場合である。
【００８９】
即ち、アクセストランジスタ６として用いられるトランジスタ（ＭＯＳ型のトランジスタ）においては、例えばゲート長の微細化が進む一方で、チャネル幅の微細化は、トランジスタのナロウチャネル効果を抑制することが困難である等の理由により、ゲート長の微細化ほど進行していない。
例えば、デザインルール１３０ｎｍ世代のトランジスタにおいて、最小デザインルールのトランジスタとしても、チャネル幅は２００ｎｍ程度である。このようなトランジスタの電流能力は、ＩＴＲＳのロードマップに示されているトランジスタの電流能力と略一致しており、半導体装置として標準的な能力のトランジスタであることが分かる。
【００９０】
また、ＩＴＲＳのロードマップによれば、例えば２００１年から２００６年までの間にデザインルールの縮小が１３０ｎｍ世代から７０ｎｍ世代まで進行しても、トランジスタの電流能力は、電源電圧１．２Ｖ、デザインルール１３０ｎｍ世代のトランジスタの電流能力と略同等の電流能力が継続することが公表されている。（この電流能力は、前述したように、チャネル幅１μｍ当たり約６００μＡである）
【００９１】
そこで、本実施の形態においては、図１に示した記憶装置１において、アクセストランジスタ６として、電源電圧１．２Ｖ、デザインルール１３０ｎｍ世代で、この世代として最小のチャネル幅（２００ｎｍ）のトランジスタ（ＭＯＳ型のトランジスタ）が用いられることを想定して、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を規定するようにした。
【００９２】
図５では、記憶素子５とアクセストランジスタ６とを直列に接続した記憶セル２に対して、消去を行うためにＶｅを印加し、アクセストランジスタ６のゲートＧに、アクセストランジスタ６をオン状態にするための電圧Ｖｏｎ（ゲート電圧Ｖｇ）を印加し、ビット線Ｂを接地している状態を図５Ａに示し、この図５Ａに示す状態の、記憶素子５とアクセストランジスタ６の負荷特性を図５Ｂに示している。
【００９３】
ここで、アクセストランジスタ６がオン状態になるためのゲート電圧Ｖｏｎ（Ｖｇ）を、アクセストランジスタ６のゲートＧに印加している状態で、例えば書き込みが行われた情報を消去するために、記憶セル２に電圧Ｖｅ（１．２Ｖ）が印加された場合、点Ｏを挟んで記憶素子５側には電圧Ｖｔ（０．２Ｖ）が、アクセストランジスタ６には電圧Ｖｅ−Ｖｔ（１．０Ｖ）が印加されることとなる。
また、アクセストランジスタ６のソースＳ及びドレインＤ間に、１．０Ｖのソース・ドレイン間電圧Ｖｅ−Ｖｔが印加される際に、アクセストランジスタ６には、１２０μＡのドレイン電流Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）が流れることとなる。
尚、アクセストランジスタ６に流れる、１２０μＡのドレイン電流は、上述したように、電流能力が約６００μＡの場合で、アクセストランジスタ６として、チャネル幅０．２μｍ（２００ｎｍ）のトランジスタが用いられた際に流れるドレイン電流を表している。
【００９４】
これらの値を、上述した式（２）に代入して、情報の書き込みが行われた後の記憶素子の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を求めると、以下に示すような式（３）で表される。
（３）  Ｒ≧１．７ｋΩ
【００９５】
即ち、式（３）は、本実施の形態の記憶装置１において、アクセストランジスタ６として電源電圧１．２Ｖ、デザインルール１３０ｎｍ世代のトランジスタ（ＭＯＳ型のトランジスタ）をアクセストランジスタ６として用いることを想定した場合、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、１．７ｋΩ以上であることが必要であることを意味している。
【００９６】
本実施の形態の記憶装置１によれば、電源電圧１．２Ｖ、デザインルール１３０ｎｍ世代のトランジスタ（ＭＯＳ型のトランジスタ）をアクセストランジスタに用いた場合に、情報の書き込みが行われた後の記憶素子の抵抗値Ｒを、式（３）に示す関係を満たすように規定したので、情報の書き込みが行われた後の記憶素子の抵抗値Ｒが、必要以上に低くなることはない。
これにより、例えば書き込まれた情報を消去する際に、大きい電流量を、アクセストランジスタ６を通じて記憶素子５に供給する必要がなくなる。
【００９７】
尚、式（３）で規定した抵抗値Ｒは、図１及び図２、並びに図５Ａに示したように、アクセストランジスタ６を接地電圧側（ビット線）、記憶素子５を電源電圧側（電源線４）に配置した、所謂ソース接地型の回路における場合を示しているが、このような構成とは反対に、アクセストランジスタ６を電源電圧側（電源線４）、記憶素子を接地電圧側（Ｂ線）に配置した、後述する図９に示すような、所謂ドレイン接地型の回路における場合においても同様に、抵抗値Ｒを式（３）により規定することができる。
【００９８】
次に、本発明に係る記憶装置のさらに他の実施の形態を、図６と共に説明する。
具体的には、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、情報の書き込みが行われる際に記憶セル２に印加される電圧Ｖｗや、記憶セル２に電圧Ｖｗが印加される時間Ｔｗ等から規定するようにした場合である。
【００９９】
ここで、図６では、縦軸が、情報の書き込みが行われた後の記憶素子の抵抗値Ｒを示し、横軸が、記憶セル２に電圧Ｖｗ〔Ｖ〕が印加される時間Ｔｗ〔ｓｅｃ〕を示している。
また、記憶セル２に印加される電圧Ｖｗ〔Ｖ〕としては、使用に耐える最も高い電圧を３Ｖと仮定し、さらに、１Ｖ及び２Ｖの場合も示した。図中、実線が３Ｖを示し、点線が２Ｖを示し、一点鎖線が１Ｖを示している。
【０１００】
図６より、情報の書き込みが行われる際に、記憶セル２に印加される電圧Ｖｗ〔Ｖ〕の印加時間Ｔｗ〔ｓｅｃ〕が長くなると、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが低下していくことが分かる。
このような関係から、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を求めると、以下に示すような式（４）で表される。
（４）  Ｒ＝１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝
【０１０１】
ここで、上述したように、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを、以下に示すような式（２）で表した。
（２）  Ｒ≧Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝
尚、Ｖｅ、Ｖｔ、（Ｖｅ−Ｖｔ）、Ｖｇ、｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝の具体的な説明は、上述した通りであるので、重複説明は省略する。
【０１０２】
そこで、本実施の形態では、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、情報の書き込みが行われる際に記憶セル２に印加される電圧Ｖｗ〔Ｖ〕や、記憶セル２に電圧Ｖｗ〔Ｖ〕が印加される時間Ｔｗ〔ｓｅｃ〕等を含めて規定できるようにするために、抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、以下に示すような式（５）で表した。
（５）  Ｒ＝１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧Ｖｔ／｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝
【０１０３】
即ち、例えば、記憶セル２に電圧Ｖｗが印加される時間Ｔｗを除く、すべての条件（Ｖｗ、Ｖｔ、Ｖｇ、｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝）の具体的な値が分かっている場合は、この値を式（５）に代入することで、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、必要以上に低くならないような関係を満たすように、上述した時間Ｔｗを求めることができる。
【０１０４】
また、例えば、記憶セル２に印加される電圧Ｖｗを除く、すべての条件（Ｔｗ、Ｖｔ、Ｖｇ、｛Ｉ（Ｖｇ，Ｖｅ−Ｖｔ）｝）の具体的な値が分かっている場合は、この値を式（５）に代入することで、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、必要以上に低くならないような関係を満たすように、上述した電圧Ｖｗを求めることができる。
【０１０５】
本実施の形態の記憶装置１によれば、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、式（５）に示す関係を満たすように規定したので、上述した、抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、式（１）を満たすように規定した実施の形態、式（３）に示す関係を満たすように規定した実施の形態に比べて、さらに、情報の書き込みが行われる際に記憶セル２に印加される電圧Ｖｗ、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗを含めて、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を規定することができる。
【０１０６】
また、情報の書き込みが行われる際に記憶セル２に印加される電圧Ｖｗ及び記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗのうち、どちらか一方（例えばＶｗ）の具体的な値しか分かっていない場合であっても、式（５）より、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、必要以上に低くならないような条件を満たすように、もう一方（例えばＴｗ）の具体的な値を求めることができる。
【０１０７】
また、上述した実施の形態の場合と同様に、書き込みが行われた情報を消去する際に、大きい電流量を、アクセストランジスタ６を通じて記憶素子５に供給する必要がなくなる。
【０１０８】
尚、式（５）で規定した抵抗値Ｒは、図１及び図２に示したように、アクセストランジスタ６を接地電圧側（ビット線）、記憶素子５を電源電圧側（電源線４）に配置した、所謂ソース接地型の回路における場合を示しているが、このような構成とは反対に、アクセストランジスタ６を電源電圧側（電源線４）、記憶素子５を接地電圧側（ビット線）に配置した、後述する図９に示すような、所謂ドレイン接地型の回路における場合においても同様に、抵抗値Ｒを式（５）により規定することができる。
【０１０９】
次に、本発明の記憶装置のさらに他の実施の形態を説明する。
具体的には、ＩＴＲＳに示される、トランジスタの電流能力、また、情報の書き込みが行われる際に記憶セルに印加される電圧Ｖｗ〔Ｖ〕や、この電圧Ｖｗ〔Ｖ〕が印加される時間Ｔｗ〔ｓｅｃ〕から、情報の書き込みが行われた後の記憶素子の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を規定した場合である。
【０１１０】
上述した実施の形態では、図１に示した記憶装置１において、電源電圧１．２Ｖ、デザインルール１３０ｎｍ世代のトランジスタ（ＭＯＳ型のトランジスタ）を、アクセストランジスタ６として用いることを仮定した場合、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒは、式（３）に示すように表した。
（３）  Ｒ≧１．７ｋΩ
【０１１１】
一方、上述した実施の形態では、図６に示した、情報の書き込みが行われる際に、記憶セル２に印加される電圧Ｖｗ〔Ｖ〕の印加時間Ｔｗ〔ｓｅｃ〕が長くなると、情報の書き込みが行われた後の記憶素子５の抵抗値が低下する関係から、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒは、式（４）に示すように表した。
（４）  Ｒ＝１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝
【０１１２】
そこで、本実施の形態では、ＩＴＲＳに示される、トランジスタの電流能力、また、情報の書き込みが行われる際に記憶セルに印加される電圧Ｖｗ〔Ｖ〕や、この電圧Ｖｗ〔Ｖ〕が印加される時間Ｔｗ〔ｓｅｃ〕を含めて、情報の書き込みが行われた後の記憶素子の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を規定できるようにするために、抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、以下に示すような式（６）で表した。
（６）  Ｒ＝１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧１７０００
【０１１３】
即ち、式（６）は、本実施の形態の記憶装置１において、アクセストランジスタ６として、電源電圧１．２Ｖ、デザインルール１３０ｎｍ世代のトランジスタ（ＭＯＳ型のトランジスタ）を用いることを想定した場合、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）が、１７０００（１．７ｋΩ）以上であることが必要であることを意味している。
そして、このような構成の記憶装置１において、情報の書き込みが行われた後の記憶素子５の抵抗値の下限値Ｒ（Ｒｌｏｗ）が１７０００（１．７ｋΩ）以上となるように、各条件（Ｔｗ及びＶｗ）の値を規定して、情報の記録動作を行うことにより、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、１７０００（１．７ｋΩ）よりもさらに低くなるようなことはない。
【０１１４】
次に、このような式（６）を満たす、具体的な実施例を説明する。
例えば、情報の書き込みが行われる際に、記憶セル２に印加される電圧Ｔｗが２Ｖである場合、式（６）より、記憶セル２に印加される電圧Ｔｗの印加時間Ｔｗは、５１ｍｓｅｃ以下と求められる。
即ち、前述した構成の記憶装置１において、情報の書き込みが行われる際に、２Ｖの電圧Ｖｗが記憶セル２に印加されるような場合は、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが１７０００（１．７ｋΩ）よりも低くならないようにするために、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗを、５１ｍｓｅｃ以下としなくてはならない。
【０１１５】
また、情報の書き込みが行われる際に、記憶セル２に印加される電圧Ｔｗが３Ｖである場合、式（６）より、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗは、１４ｍｓｅｃ以下と求められる。
即ち、前述した構成の記憶装置１において、情報の書き込みが行われる際に、３Ｖの電圧Ｖｗが記憶セル２に印加されるような場合は、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが１７０００（１．７ｋΩ）よりも低くならないようにするために、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗを、１４ｍｓｅｃ以下としなくてはならない。
【０１１６】
このように、記憶セル２に印加される電圧Ｖｗの具体的な値（２Ｖ又は３Ｖ）が規定されている場合において、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗを求める場合を説明したが、例えば、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗの具体的な値が規定されている場合において、記憶セル２に印加される電圧Ｖｗを求める場合も考えられる。
【０１１７】
また、記憶セル２に印加される電圧Ｖｗとしては、２Ｖまたは３Ｖの場合を示したが、電圧Ｖｗとしては、記憶素子５に印加した際に抵抗値に変化が生じ、且つ記憶素子５やアクセストランジスタ６の破壊が生じないような電圧であれば、２Ｖまたは３Ｖに限定されるものではない。
【０１１８】
本実施の形態の記憶装置１によれば、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、式（６）に示す関係を満たすように規定したので、上述した抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、式（５）に示すような関係を満たすように規定した実施の形態と同様に、抵抗値Ｒ（抵抗値Ｒの下限値Ｒｌｏｗ）を、情報の書き込みが行われる際に記憶素子５に印加される電圧Ｖｗ及び記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗ等を含めて規定することができる。
【０１１９】
また、情報の書き込みが行われる際の、記憶セル２に印加される電圧Ｖｗ及び記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗのうち、どちらか一方（例えばＶｗ）の具体的な値しか分かっていない場合であっても、式（６）より、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、１７０００（１．７ｋΩ）よりも低くならないように、もう一方（例えばＴｗ）の具体的な値を求めることができる。
【０１２０】
また、上述した実施の形態の場合と同様に、例えば書き込まれた情報を消去する際に、大きい電流量を、アクセストランジスタ６を通じて記憶素子５に供給する必要がなくなる。
【０１２１】
尚、式（５）で規定した抵抗値Ｒは、図１及び図２に示したように、アクセストランジスタ６を接地電圧側（ビット線）、記憶素子５を電源電圧側（電源線４）に配置した、所謂ソース接地型の回路における場合を示しているが、このような構成とは反対に、アクセストランジスタ６を電源電圧側（ビット線）、記憶素子５を接地電圧側（電源線４）に配置した、後述する図９に示すような、所謂ドレイン接地型の回路における場合においても同様に、抵抗値Ｒを式（５）により規定することができる。
【０１２２】
以上より、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ、即ち抵抗値Ｒの下限値Ｒｌｏｗを規定した実施の形態の説明を終了する。
【０１２３】
ところで、情報の書き込みを行う際に記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗと、情報の書き込みが行われた後の記憶素５子の抵抗値Ｒとの関係を、図６に示したが、図６より、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、目的の抵抗値になるための時間（即ち電圧Ｖｗの印加時間Ｔｗ）は、電圧Ｖｗの大きさに依存していることが分かる。
即ち、情報の記録を行う際に、記憶セル２に印加される電圧Ｖｗを大きくすることにより、より短い時間で目的の抵抗値Ｒを得ることができる。
【０１２４】
そこで、以下に示す実施の形態では、記憶セル２に印加される電圧Ｖｗを高くすることで、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを、目的とする抵抗値に短時間で変化させるようにする。
【０１２５】
先ず、本実施の形態の理解を容易にするために、一般的な記憶装置（例えばＤＲＡＭ）の構成を説明する。
【０１２６】
一般的な記憶装置（例えばＤＲＡＭ）において、アクセストランジスタとして、例えば電源電圧１．２Ｖ、デザインルール１３０ｎｍ世代のトランジスタ（ＭＯＳ型のトランジスタ）を用いた場合、情報の記録が行われる際に記憶セルに印加される電圧Ｖｗは、アクセストランジスタやセンスアンプ等の周辺回路に印加される電源電圧（１．２Ｖ）と略同等の電圧（例えば１．０Ｖ）が印加されることが通常である。
【０１２７】
しかし、本実施の形態の記憶装置１では、前述した一般的な記憶装置（例えばＤＲＡＭ）の場合と同様に、アクセストランジスタ６として、例えば電源電圧１．２Ｖ、デザインルール１３０ｎｍ世代のアクセストランジスタ（ＭＯＳ型のトランジスタ）を用いた場合、情報の書き込みの際に記憶セル２に印加される電圧Ｖｗとして、前述した一般的な記憶装置のように、アクセストランジスタやセンスアンプ等の周辺回路に印加される電源電圧（１．２Ｖ）と略同等の電圧（例えば１．０Ｖ）が記憶セル２に印加されるのではなく、電源電圧（１．２Ｖ）よりも高い電圧（例えば２．０Ｖ、３．０Ｖ）が記憶セル２に印加されるように構成する。
【０１２８】
このように、本実施の形態の記憶装置１によれば、情報の書き込みが行われる際に、アクセストランジスタ６やセンスアンプ等の周辺回路に印加される電源電圧（１．２Ｖ）よりも高い電圧Ｖｗ（例えば２Ｖ、３Ｖ）が記憶セル２に印加されるようにしたので、高い電圧Ｖｗが印加される分、情報の書き込み後の記憶素子の抵抗値Ｒが、短時間で目的とする抵抗値Ｒに変化する。即ち、短時間で情報の書き込みを行うことができる。
【０１２９】
本実施の形態の記憶装置１においては、電圧Ｖｗとして、アクセストランジスタ６やセンスアンプ等の周辺回路に印加される電源電圧よりも高い電圧が記憶素子５に印加されるように構成したが、例えば、アクセストランジスタ６の標準的な動作電圧よりも高い電圧が記憶素子５に印加されるように構成することもできる。
この場合においても、上述したように、高い書き込み用の電圧が印加される分、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、短時間で目的とする抵抗値Ｒに変化する。
【０１３０】
尚、本実施の形態の記憶装置１のように、書き込み用の電圧Ｖｗを印加することで、情報の記録動作を行うのではなく、書き込み用の電流を供給することで、情報の記録動作を行う場合は、その電流を注入することで上昇する記憶素子５の端子電圧を、記憶装置１のアドレスデコーダーやセンスアンプ等の周辺回路の部分に印加される電源電圧よりも高くして行う。
また、このような電流の場合においても、アクセストランジスタの標準的な動作電圧よりも高い電圧が記憶素子５に印加されるようにする。
【０１３１】
また、記憶装置（例えばＤＲＡＭ等）のセンスアンプにおいては、周辺回路の一部のゲート電極に高い電圧を印加するために昇圧が行われている場合がある。この場合は、記憶セル２に印加される電圧Ｖｗを、特に、昇圧が行われていないアドレスデコーダーやセンスアンプに印加される電源電圧よりも高くする。
【０１３２】
ここで、このように、情報の書き込みを行う際に記憶セル２に印加される電圧Ｖｗを、アクセストランジスタ６やセンスアンプ等の周辺回路に印加される電源電圧よりも高くして、情報の書き込みが行われた場合、記憶素子５が破壊されてしまう問題が生じることが考えられる。
【０１３３】
そこで、以下に示す実施の形態では、上述したように、情報の書き込みが行われる際に記憶セル２に印加される電圧Ｖｗを、アクセストランジスタ６やセンスアンプ等の周辺回路に印加される電源電圧よりも高くした場合、もしくはアクセストランジスタ６の標準的な動作電圧よりも高くした場合において、記憶素子５が破壊されてしまわないように、情報の書き込みが行われた後の記憶素子５の抵抗値を規定するようにした。
【０１３４】
本実施の形態を説明するにあたり、先ず、記憶素子５の破壊が生じる要因を、図７を用いて説明する。
図７では、記憶素子５とアクセストランジスタ６とを直列に接続した記憶セル２に対して、書き込みを行うためにＶｗを印加し、アクセストランジスタ６のゲートＧに、最大定格値の電圧Ｖｍａｘを印加し、ビット線Ｂを接地している状態を図７Ａに示し、この図７Ａに示す状態の、記憶素子５とアクセストランジスタ６の負荷特性を図７Ｂに示している。
【０１３５】
ここで、図７Ｂの縦軸は、アクセストランジスタ６及び記憶素子５に流れる電流〔Ａ〕を示し、横軸は、アクセストランジスタ６及び記憶素子５に印加される電圧〔Ｖ〕を示している。
また、図中の実線は、アクセストランジスタ６がオン状態である際の電流電圧特性を示し、点線は、情報の書き込みにより低抵抗状態に変化した記憶素子５の負荷特性を示し、一点鎖線は、情報の書き込みが行われる前の高抵抗状態の記憶素子５の負荷特性を示している。
尚、アクセストランジスタ６がオン状態である際の電流電圧特性は、ソース・ドレイン間電圧の最大定格値である１．５Ｖに至るまで示している。また、図７Ａに示す点Ｏは、図７Ｂの点Ｏ１又はＯ２における動作点を示す。
【０１３６】
ここで、最大定格値とは、アクセストランジスタ６がパンチスルーや寄生バイポーラ動作を起こし、通常期待されている大きさの電流より大きい電流が流れてしまうことや、このように大きい電流が流れることによりアクセストランジスタが破壊されてしまうこと等、期待された動作以外の動作が生じてしまう電流の大きさを表している。
【０１３７】
図７において、例えば情報の書き込みが行われる前の記憶素子の抵抗値が１００ｋΩであった場合、３．０Ｖの電圧Ｖｗを記憶セル２に印加した際に、流れる電流は３０μＡである。一点鎖線がこの状態の負荷特性を示している。
このような状態の記憶素子５とアクセストランジスタ６とを直列に接続した場合、その動作点は一点鎖線で示した負荷特性と、実線で示したアクセストランジスタ６の電流電圧特性との交点Ｏ１の位置で表される。
【０１３８】
この際、アクセストランジスタ６には交点Ｏ１における電圧Ｖｏ１が印加され、記憶素子には（Ｖｗ−Ｖｏ１）が印加された状態となる。従って、記憶セル２に書き込み用の電圧Ｖｗ（３．０Ｖ）を印加した場合、その大部分の電圧が記憶素子５に印加されている。
【０１３９】
ここで、書き込み用の電圧Ｖｗ（３．０Ｖ）を印加し続けると、記憶素子５の抵抗値が低下する。そして、これに従い、記憶素子５の抵抗値の負荷特性もその傾きの絶対値が大きくなっていく。
そして、アクセストランジスタ６のソース・ドレイン間電圧が最大定格値（１．５Ｖ）に達した時点での、記憶セル２の動作点は、記憶素子５の負荷特性を示す点線と、アクセストランジスタ６の電圧電流特性を示す実線との交点Ｏ２の位置で表される。この交点Ｏ２における電圧Ｖｏ２がアクセストランジスタ６の最大定格値に等しくなっている。
【０１４０】
このような状態になっても、記憶セル２に電圧Ｖｗ（３．０Ｖ）をさらに印加し続けていくと、記憶素子５はさらに低抵抗になろうとする。この場合、アクセストランジスタ６にソース・ドレイン間電圧の最大定格値以上の電圧が印加されることとなり、アクセストランジスタ６や記憶素子５、さらには、接続されている配線やそれらを取り囲む絶縁膜が破壊されてしまう。
【０１４１】
そこで、本実施の形態では、情報の書き込みが行われた後の記憶素子の抵抗値Ｒを、式（７）を満たすようにする。
（７）  Ｒ≧（Ｖｗ−Ｖｏ２）／（ＩＶｏ２）
尚、上述したように、Ｖｗは、情報の書き込みを行う際に、記憶セル２に印加される電圧を示し、Ｖｏ２は、アクセストランジスタ６のソース・ドレイン間電圧の最大定格値を示し、（ＩＶｏ２）はアクセストランジスタ６がオン状態で、ソース・ドレイン間電圧がＶｏ２の場合に流れるドレイン電流を示している。
【０１４２】
本実施の形態の記憶装置１によれば、情報の書き込みが行われた後の記憶素子の抵抗値Ｒを、式（７）に示す関係を満たすように規定したので、アクセストランジスタ６やセンスアンプ等の周辺回路に印加される電源電圧よりも高い電圧を記憶素子５に印加するようにした構成、もしくは、アクセストランジスタ６の標準的な動作電圧よりも高い電圧を記憶素子５に印加するようにした構成において、書き込みが行われた後の記憶素子５の抵抗値が必要以上に低くならず、アクセストランジスタ６にソース・ドレイン間電圧の最大定格値以上の電圧が印加されることを防止できる。
これにより、アクセストランジスタ６や記憶素子５、さらには、接続されている配線やそれらを取り囲む絶縁膜が破壊されることを防ぐことができる。
【０１４３】
ここで、本実施の形態においては、記憶装置１を構成する各メモリセルにおいて、アクセストランジスタ６のゲート長を、アクセストランジスタ６以外のトランジスタのゲート長よりも大きくして構成することもできる。
【０１４４】
このような場合は、アクセストランジスタ６のソース・ドレイン間電圧の最大定格値を大きくすることができる。
これにより、アクセストランジスタ６のゲート長が、アクセストランジスタ６以外のトランジスタのゲート長より短い場合（同等の場合も含む）と比較して、アクセストランジスタ６に、ソース・ドレイン間電圧の最大定格値が印加される場合の抵抗値が、より低い抵抗値となる。
従って、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒの許容範囲を拡大することできる。
【０１４５】
また、本実施の形態においては、アクセストランジスタ６、もしくは、このアクセストランジスタ６と同じゲート長を有する周辺回路のトランジスタの標準的な動作電圧をＶｏ３とした場合、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを、式（８）を満たすようにすることもできる。
（８）  Ｒ≧（Ｖｗ−Ｖｏ３）／（ＩＶｏ３）
尚、Ｖｗは、情報の書き込みを行う際に、記憶セル２に印加される電圧を示し、Ｖｏ３は、アクセストランジスタ６、もしくはアクセストランジスタ６と同じゲート長を有する周辺回路のトランジスタの標準的な動作電圧を示し、（ＩＶｏ３）はアクセストランジスタ６がオン状態で、ソース・ドレイン間電圧がＶｏ３の場合に流れるドレイン電流を示している。
【０１４６】
本実施の形態の記憶装置１によれば、情報の書き込みが行われた後の記憶素子の抵抗値Ｒを、式（８）に示す関係を満たすように規定したので、アクセストランジスタ６やセンスアンプ等の周辺回路に印加される電源電圧よりも高い電圧を記憶素子５に印加するようにした構成、もしくは、アクセストランジスタ６の標準的な動作電圧よりも高い電圧を記憶素子５に印加するようにした構成において、
例えば、アクセストランジスタ６にソース・ドレイン間電圧の最大定格値以上の電圧が印加されることを防止でき、アクセストランジスタ６や記憶素子５、さらには、接続されている配線やそれらを取り囲む絶縁膜が破壊されることを防ぐことができる。
【０１４７】
また、さらに、アクセストランジスタ６を、このアクセストランジスタ６を設計する際に定めた標準的な動作電圧（推奨動作電源電圧）以下で動作させることが可能となり、例えば、アクセストランジスタ６を繰り返し使用した際の、トランジスタの特性の劣化を抑えることができる。
これにより、トランジスタの信頼性の低下を防ぐことができる。
【０１４８】
次に、本発明の記憶装置のさらに他の実施の形態を説明する。
具体的には、上述した、アクセストランジスタ６やセンスアンプ等の周辺回路に印加される電源電圧よりも高い電圧を記憶素子に印加するようにした構成、もしくは、アクセストランジスタ６の標準的な動作電圧よりも高い電圧を印加するようにした実施の形態において、情報の書き込みが行われる際に、記憶セル２に印加される電圧Ｖｗと、記憶セル２に電圧Ｖｗが印加される時間Ｔｗ、さらには、アクセストランジスタ６の最大定格電圧Ｖｏ２等の条件を含めて、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを規定するようにした場合である。
【０１４９】
上述した式（４）では、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値の下限値Ｒｌｏｗ）を、以下に示すように表した。
（４）  Ｒ＝１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝
【０１５０】
また、上述した式（７）では、情報の書き込みが行われた後の記憶素子の抵抗値Ｒを、以下に示すように表した。
（７）  Ｒ≧（Ｖｗ−Ｖｏ２）／（ＩＶｏ２）
【０１５１】
そこで、本実施の形態では、式（４）と式（７）により、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを、以下に示す式（９）の関係を満たすように規定した。
（９）  Ｒ＝１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧（Ｖｗ−Ｖｏ２）／（ＩＶｏ２）
【０１５２】
ここで、このような式（９）を満たす、具体的な実施例を説明する。
例えば、アクセストランジスタ６のソース・ドレイン間電圧の最大規格値Ｖｏ２が１．５Ｖ、アクセストランジスタ６がオン状態で、ソース・ドレイン間電圧がＶｏ２の場合に流れるドレイン電流ＩＶｏ２が１２０ｍＡ、情報の書き込みが行う際に、記憶セル２に印加される電圧Ｖｗが２Ｖである場合、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗは、例えば１．９ｍｓｅｃ以下（Ｔｗ≦１．９ｍｓｅｃ）と求められる。
即ち、上述した条件において、１．９ｍｓｅｃ以下の時間で書き込みを行えば、アクセストランジスタ６に、ソース・ドレイン間電圧の最大定格値以上の電圧が印加されず、アクセストランジスタ６が破壊されることがない。
【０１５３】
また、例えばアクセストランジスタ６のソース・ドレイン間電圧の最大定格値Ｖｏ２が１．５Ｖ、アクセストランジスタがオン状態で、ソース・ドレイン間電圧がＶｏ２の場合に流れるドレイン電流ＩＶｏ２が１２０ｍＡ、情報の書き込みが行われる際に、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗは、例えば１０μｓｅｃ（Ｔｗ≦１０μｓｅｃ）で表される。
即ち、上述した条件において、１０μｓｅｃ以下の時間で書き込みを行えば、アクセストランジスタ６に、ソース・ドレイン間電圧の最大定格値以上の電圧が印加されず、アクセストランジスタ６が破壊されることがない。
【０１５４】
このように、本実施の形態の記憶装置１によれば、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを、式（９）に示す関係を満たすように規定したので、抵抗値Ｒを、情報の書き込みが行われる際に記憶素子５に印加される電圧Ｖｗや記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗ、さらには、アクセストランジスタ６の最大定格電圧Ｖｏ２等の条件を含めて規定することができる。
【０１５５】
また、上述した実施の形態の場合と同様に、アクセストランジスタ６やセンスアンプ等の周辺回路に印加される電源電圧よりも高い電圧を記憶素子５に印加するようにした構成、もしくは、アクセストランジスタ６の標準的な動作電圧よりも高い電圧を印加するようにした構成において、書き込みが行われた後の記憶素子５の抵抗値Ｒが必要以上に低くならず、アクセストランジスタ６にソース・ドレイン間電圧の最大定格値以上の電圧が印加されることを防止できる。
これにより、アクセストランジスタ６や記憶素子５、さらには、接続されている配線やそれらを取り囲む絶縁膜が破壊されることを防ぐことができる。
【０１５６】
尚、情報の記録が行われる際の、記憶セル２に印加される電圧Ｖｗと、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒの具体的な数値が規定されている場合において、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗを求める場合を説明したが、例えば、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗと、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒの具体的な数値が規定されている場合において、記憶セル２に印加される電圧Ｖｗを求めることもできる。
【０１５７】
また、本実施の形態においても、前述した実施の形態と同様に、記憶装置１を構成する各メモリセルにおいて、アクセストランジスタ６のゲート長を、アクセストランジスタ６以外のトランジスタのゲート長よりも大きくして構成することができる。
【０１５８】
この場合は、上述したように、アクセストランジスタ６のソース・ドレイン間電圧の最大定格値を大きくすることができ、アクセストランジスタ６のゲート長が、アクセストランジスタ６以外のトランジスタのゲート長より短い場合（同等の場合も含む）と比較して、アクセストランジスタ６に、ソース・ドレイン間電圧の最大定格値が印加される場合の抵抗値が、より低い抵抗値となる。
従って、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒの許容範囲を拡大することできる。
【０１５９】
ここで、本実施の形態では、以下に示すように構成することもできる。
具体的には、上述した、アクセストランジスタ６やセンスアンプ等の周辺回路に印加される電源電圧よりも高い電圧を記憶素子に印加するようにした構成、もしくは、アクセストランジスタ６の標準的な動作電圧よりも高い電圧を印加するようにした実施の形態において、情報の書き込みが行われる際に、記憶セル２に印加される電圧Ｖｗと、記憶セル２に電圧Ｖｗが印加される時間Ｔｗ、さらには、アクセストランジスタ６、もしくはアクセストランジスタ６と同じゲート長を有する周辺回路のトランジスタの標準的な動作電圧Ｖｏ３等の条件を含めて、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを規定するようにした場合である。
【０１６０】
上述した式（４）では、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値の下限値Ｒｌｏｗ）を、以下に示すように表した。
（４）  Ｒ＝１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝
【０１６１】
また、上述した式（８）では、情報の書き込みが行われた後の記憶素子の抵抗値Ｒを、以下に示すように表した。
（８）  Ｒ≧（Ｖｗ−Ｖｏ３）／（ＩＶｏ３）
【０１６２】
そこで、本実施の形態では、式（４）と式（８）により、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを、以下に示す式（１０）の関係を満たすように規定した。
（１０）  Ｒ＝１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≧（Ｖｗ−Ｖｏ３）／（ＩＶｏ３）
【０１６３】
このように、本実施の形態の記憶装置１によれば、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを、式（１０）に示す関係を満たすように規定したので、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを、情報の書き込みが行われる際に記憶素子５に印加される電圧Ｖｗや記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗ、さらには、アクセストランジスタ６、もしくはアクセストランジスタ６と同じゲート長を有する周辺回路のトランジスタの標準的な動作電圧Ｖｏ３等を含めて規定することができる。
【０１６４】
また、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを、式（９）に示す関係を満たすように規定した実施の形態の場合と同様に、アクセストランジスタ６やセンスアンプ等の周辺回路に印加される電源電圧よりも高い電圧を記憶素子５に印加するようにした構成、もしくは、アクセストランジスタ６の標準的な動作電圧よりも高い電圧を印加するようにした構成において、例えば、アクセストランジスタ６にソース・ドレイン間電圧の最大定格値以上の電圧が印加されることを防止でき、アクセストランジスタ６や記憶素子５、さらには、接続されている配線やそれらを取り囲む絶縁膜が破壊されることを防ぐことができる。
【０１６５】
また、さらに、アクセストランジスタ６を、このアクセストランジスタ６を設計する際に定めた標準的な動作電圧、即ち、推奨動作電圧以下で動作させることが可能となり、例えば、アクセストランジスタ６を繰り返し使用した際の、トランジスタの特性の劣化を抑えることができる。
これにより、トランジスタの信頼性の低下を防ぐことができる。
【０１６６】
以上より、記憶セル２に印加される電圧Ｖｗを高くすることで、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを、目的とする抵抗値に短時間で変化させるようにした実施の形態の説明を終了する。
【０１６７】
ところで、前述したように、情報の書き込みが行われた後の記憶素子の抵抗値が必要以上に高いと、任意の記憶セルの記憶素子に書き込みが行われた情報の読み出しに要する時間が長くなってしまう。これは、記憶装置が、要求されている動作周波数で動作しなくなることを意味している。
【０１６８】
そこで、以下に示す実施の形態では、情報の書き込みが行われた後の記憶素子の抵抗値Ｒが、読み出しに要する時間が長くなってしまうような抵抗値Ｒになることを防ぐために、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒに上限値Ｒｈｉｇｈを設けるようにした。
【０１６９】
尚、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒの上限値Ｒｈｉｇｈは、例えば記憶装置１が、携帯用電子機器のような民生用電子機器において、その内部に用いられているシステムＬＳＩと共に用いられることを想定して規定した。
ここで、携帯用電子機器の内部に用いられているシステムＬＳＩの動作周波数は、例えば２０ＭＨｚ〜４０ＭＨｚとされている。つまり、記憶装置１としては、少なくとも、２０ＭＨｚ以上の動作周波数が要求される。
【０１７０】
まず、一般的な記憶装置（例えばＤＲＡＭ）における、任意の記憶セル２の記憶素子５に記録された情報を読み出す際に必要となる特性（読み出し特性）を、以下に示す。
尚、この読み出し特性は、図８に示す読み出し回路３０の構成と共に説明する。
【０１７１】
読み出し回路３０は、例えば、入り口付近に設けられた、制御用のトランジスタ（スイッチングトランジスタ）３１，３１１と、ビット線を流れる電流（セル電流）を電流電圧変化するための負荷回路３２，３２１、さらには、各記憶セル２，２１の記憶素子５，５１に記録されている情報を検出するためのセンスアンプ３３等が、配線を介して接続されて構成されている。
尚、図中右側に設けられた記憶セル２１は、図中左側に設けられた記憶セル２の記憶素子５に記録されている情報を読み出す際に、ビット線に流れるセル電流の状態を比較するための、所謂リファレンスセルとなっている。
その他の部分は、図１に示す記憶装置１と同様であるので、対応する部分には同一符号を付している。
【０１７２】
先ず、サイクルタイムＴｃの内、任意の記憶セル２に対するアクセスを終了し、読み出しを行うビット線の状態変化が始まってから、センスアンプ３３よりその状態の検出を終えるまでの時間Ｔｓｅｎｓｉｎｇが占める比率Ｒｓｅｎｓｉｎｇは５０％程度と表される。
【０１７３】
また、読み出しを行っているビット線に流れる電流が、もしくはこの電流が負荷回路３２で電流電圧変換された電位が、変化し始めてから定常状態となるまでの時間（即ちビット線の状態変化に要する時間）をＴｆｕｌｌとし、変化し始めてからこれを検出し始めるまでの時間（即ちビット線の状態が変化して行くのを待っている時間）をＴｗａｉｔとすると、Ｔｆｕｌｌに対するＴｗａｉｔの比率Ｒｗａｉｔｅは５０％程度と表される。
つまり、一般的な記憶装置においては、ビット線の状態変化が終了するのを待たず、これが定常状態に達するまでの時間の５０％の時間で、ビット線を流れる電流、もしくはこの電流を電流電圧変化した電圧の検出を行っている。
【０１７４】
また、任意の記憶セル２に対するアクセスを終了し、読み出しを行うビット線の状態変化が始まってから、その状態の検出を終えるまでの時間Ｔｓｅｎｓｉｎｇのうち、上述したビット線の状態が変化して行くのを待っている時間Ｔｗａｉｔの割合Ｒｗａｉｔｅ２は５０％程度である。上述した時間Ｔｓｅｎｓｉｎｇのうち、残された時間Ｔｓｎｓにおいて、ビット線の電流、もしくはこの電流を電流電圧変換した電圧を検出する処理を行っている。
【０１７５】
このような関係をまとめると、以下に示すようになる。
読み出しを１サイクル行うために要する時間：Ｔｃ
ビット線の状態変化を待つ時間Ｔｗａｉｔｅ：Ｔｃの２５％、且つＴｆｕｌｌの５０％
ビット線電流もしくは電圧を検出する時間Ｔｓｎｓ：Ｔｃの２５％
このような処理以外の処理：Ｔｃの５０％（例えば、読み出しを行う記憶セル２にアクセスする処理、読み出した情報を出力するための処理、読み出しによって電圧が変化したビット線の状態を、読み出し前の電位に戻す処理等）
【０１７６】
ここで、本実施の形態の記憶装置１において、一般的な記憶装置と同様に、少なくとも２０ＭＨｚの動作周波数、即ち、５０ｎｓｅｃのサイクルタイムで動作させるには、サイクルタイムＴｃの２５％を占める、ビット線の状態変化を待つ時間Ｔｗａｉｔｅを、１２．５ｎｓｅｃ以下にすることが必要となる。
また、上述したように、ビット線の状態変化を待つ時間Ｔｗａｉｔｅは、ビット線の状態変化に要する時間Ｔｆｕｌｌの５０％に等しいことも考え合わせた場合、５０ｎｓｅｃのサイクルタイムで動作させるには、ビット線の状態変化に要する時間Ｔｆｕｌｌを２５ｎｓｅｃ以下にすることが必要となる。
【０１７７】
次に、このような関係を元に、任意の記憶セル２の記憶素子５に書き込まれた情報を読み出す際に発生する、読み出し線（ビット線）の状態変化の時定数を求めるようにした。
本実施の形態の記憶装置１において、例えば、図８に示すような読み出し回路３０を構成した場合、電流が流れる読み出し線（ビット線）にかかる抵抗値Ｒｔｏｔａｌは、以下に示すような式（１１）で表される。
（１１）  Ｒｔｏｔａｌ＝Ｒｍ＋Ｒｏａ＋Ｒｏｓｗ＋Ｒｌｏａｄ
尚、Ｒｍは、記憶セル２の記憶素子５の抵抗値を示し、Ｒｏａは、記憶セル２のアクセストランジスタ６のオン状態の抵抗値を示し、Ｒｏｓｗは、読み出し回路３０に設けられた、スイッチングトランジスタ３１のオン状態の抵抗値を示し、Ｒｌｏａｄは、負荷回路３２の抵抗値を示している。
【０１７８】
ここで、記憶素子５を、例えば情報の書き込みが行われる際に、書き込みの条件を制御することで、抵抗変化の途中段階の低抵抗状態を作りだすことができる構成とする。
即ち、前述したように、書き込みを行っていない記憶素子５の抵抗値が例えば１００ｋΩであり、書き込みの条件を制御することにより、例えば５０ｋΩと、２０ｋΩと、１０ｋΩの低抵抗状態を作り出せるものとする。
そして、１００ｋΩの記憶素子５を情報“００”保持状態、この時の抵抗値をＲｍｈｉｇｈとして、５０ｋΩの記憶素子５を情報“０１”保持状態、この時の抵抗値をＲｍｌｏｗ１として、２０ｋΩの記憶素子５を情報“１０”保持状態、この時の抵抗値をＲｍｌｏｗ２として、１０ｋΩの記憶素子５を情報“１１”保持状態、この時の抵抗値をＲｍｌｏｗ３とする。
【０１７９】
ここで、情報“００”の保持状態、即ち記憶素子５が高抵抗状態Ｒｍｈｉｇｈにある場合の、読み出し動作について考えてみると、前述したように、読み出し回路３０において、電源線４から記憶素子５を通してビット線Ｂに流れる電流（セル電流）は、センスアンプ３３より「極めて小さい」もしくは「ゼロ」と検出される。
従って、読み出し動作を行うことにより、ビット線Ｂを流れる電流が、「極めて小さい」もしくは「ゼロ」とみなされれば、記憶素子５の抵抗値が高抵抗状態として判別される。
【０１８０】
このように、情報“００”が保持されている状態を読み出すのは、比較的簡単であり、例えば情報“００”以外の情報が保持されていると誤って読み間違える可能性は少ない。
【０１８１】
一方、例えば記憶素子５において、情報“０１”が保持されている状態（即ち記憶素子５の抵抗値が高抵抗な状態から低抵抗になった状態）にある場合、この保持された情報を読み出す場合は、電源線４から記憶素子５を通ってビット線Ｂに流れる電流（セル電流）の大きさが、前述した情報“００”を保持している状態と比較して大きいか小さいかを判定するようにする。
もしくは、比較対照のため、例えば情報“０１”が書き込まれているリファレンスセル２１の電源線４から記憶素子５１を通ってビット線Ｂに流れる電流（セル電流）の大きさと同等であるかを判定するようにする。
そして、判定を正確に行うためには、ビット線Ｂに流れる電流の変化、もしくはこの電流を、例えば負荷回路３２１において電流電圧変換した際の電圧変化を、ある時間を待って検出することが必要となる。
【０１８２】
ここで、前述したように、記憶素子５では、例えば情報“００”が保持された、抵抗値が高い状態（Ｒｍｈｉｇｈ）よりも、情報“０１”が保持された、抵抗値が低い状態（Ｒｍｌｏｗ１）の方が、情報の読み出しが困難である。
即ち、情報の書き込みが行われた後の記憶素子５の抵抗値が低くなった場合の方が、読み出しが困難である。
【０１８３】
このように、記憶素子５の抵抗値が、Ｒｍｌｏｗ１の状態にある場合において、電流が流れる読み出し線（ビット線）にかかる抵抗値Ｒｔｏｔａｌを求めると、以下に示すような式（１２）で表される。
（１２）  Ｒｔｏｔａｌ＝Ｒｍｌｏｗ１＋Ｒｏａ＋Ｒｏｓｗ＋Ｒｌｏａｄ
【０１８４】
一方、任意の記憶セル２の記憶素子５から情報の読み出しを行う際の読み出し線（ビット線）にかかる寄生容量の大きさをＣｐとすると、この記憶セル２における時定数は、以下に示すような式（１３）で表される。
（１３）  Ｔｘ＝Ｃｐ・Ｒｔｏｔａｌ
【０１８５】
ここで、上述したように、記憶装置１を、２０ＭＨｚ以上の動作周波数、即ち５０ｎｓｅｃのサイクルタイムＴｃで動作させるためには、時定数Ｔｘ（即ち上述したビット線の状態変化に要する時間Ｔｆｕｌｌ）を、２５ｎｓｅｃ以下にすることが必要である。
そこで、このような条件を式で表すと、以下に示すような式（１４）で表される。
（１４）  Ｃｐ・Ｒｔｏｔａｌ≦２５ｎｓｅｃ
【０１８６】
ここで、一般的な記憶装置（例えばＤＲＡＭ）では、記憶セルの容量は、約２０ｆＦ（フェムトファラド）である一方、任意の記憶セルの記憶素子に記録されている情報を読み出す際の読み出し線（例えばビット線）にかかる寄生容量の大きさは、約１００ｆＦである。
従って、本実施の形態においては、記憶素子５の抵抗値が、Ｒｍｌｏｗ１の状態にある場合において、電流が流れる読み出し線（ビット線）にかかる抵抗値Ｒｔｏｔａｌを以下に示すような式（１５）を満たすようにすることで、２０ＭＨｚ以上の動作周波数、即ち５０ｎｓｅｃのサイクルタイムＴｃで、記憶装置１を動作させることができる。
（１５）  Ｒｔｏｔａｌ≦２５０ｋΩ
【０１８７】
ここで、このような式（１５）において、式（１２）に示したように、電流が流れる読み出し線（ビット線）にかかる抵抗値Ｒｔｏｔａｌを構成する４つの抵抗成分（Ｒｍｌｏｗ１、Ｒｏａ、Ｒｏｓｗ、Ｒｌｏａｄ）のうち、Ｒｏａ及びＲｏｓｗは、大きさが小さいため、無視できるものと仮定する。
従って、２０ＭＨｚ以上の動作周波数、即ち５０ｎｓｅｃのサイクルタイムＴｃで、記憶装置１を動作させることを可能にするための、情報の書き込みが行われた後の記憶素子の抵抗値Ｒ（抵抗値Ｒの上限値Ｒｈｉｇｈ）は、式（１６）に示すように表される。
（１６）  Ｒ＋Ｒｌｏａｄ≦２５０ｋΩ
ここで、Ｒは、情報の書き込みが行われた後の記憶素子５の抵抗値（Ｒｍｌｏｗ１）を示している。
【０１８８】
本実施の形態の記憶装置１によれば、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの上限値Ｒｈｉｇｈ）を、式（１６）に示す関係を満たすように規定したことで、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、必要以上に高くなることがない。
また、この式（１６）は、記憶装置１が、２０ＭＨｚ以上の動作周波数（５０ｎｓｅｃのサイクルタイムＴｃ）で動作させることを前提として、規定したものであるので、従来のような、記憶素子３５を通してビット線Ｂに流れる電流が小さいために、ビット線Ｂに付随する寄生容量を充電する速度が遅くなり、結果としてビット線の電位変化の遅延が大きくなるという問題も生じない。
従って、情報の読み出しに要する時間が長くなることを防止できる。
【０１８９】
次に、本発明の記憶装置のさらに他の実施の形態を説明する。
例えば、図８に示した読み出し回路２０の構成において、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（Ｒｍｌｏｗ１）と、負荷回路３２の抵抗値Ｒｌｏａｄの大きさを同じにした場合、センスアンプ３３への入力電圧が電源電圧の１／２となるため、増幅率をもっとも大きく設定することができる。また、入力電圧を電源電圧の１／２程度まで変化させるレベルシフト回路が不要となるため、読み出し回路３０の構造を簡略化することができる。
【０１９０】
そこで、本実施の形態の記憶装置１では、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの上限値Ｒｈｉｇｈ）を、以下の式（１７）に示すように表すようにした。
（１７）  Ｒ≦１２５ｋΩ（＝２５０／２ｋΩ）
ここで、Ｒは、上述した実施の形態の場合と同様、情報の書き込みが行われた後の記憶素子５の抵抗値（Ｒｍｌｏｗ１）を示している。
【０１９１】
本実施の形態の記憶装置１によれば、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの上限値Ｒｈｉｇｈ）を、式（１７）に示す関係を満たすように規定したので、前述した実施の形態の場合と同様に、情報の書き込みが行われた後の記憶素子５の抵抗値が、必要以上に高くなることがない。
また、この抵抗値は、記憶装置１が、２０ＭＨｚ以上の動作周波数（５０ｎｓｅｃのサイクルタイムＴｃ）で動作させることを前提として、規定したものであるので、従来のような、記憶素子３５を通してビット線Ｂに流れる電流が小さいために、ビット線Ｂに付随する寄生容量を充電する速度が遅くなり、結果としてビット線の電位変化の遅延が大きくなるような問題も生じない。
これにより、情報の読み出しに要する時間が長くなるような問題を防止できる。
【０１９２】
次に、本発明の記憶装置のさらに他の実施の形態を説明する。
具体的には、情報の書き込みが行われる際に、記憶セル２に印加される電圧Ｖｗと、記憶セル２に電圧Ｖｗが印加される時間Ｔｗの関係から、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ、即ち抵抗値Ｒの上限値Ｒｈｉｇｈを求めるようにした場合である。
【０１９３】
即ち、上述したように、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒを求めると、以下に示すような式（４）で表される。
（４）  Ｒ＝１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝
【０１９４】
一方、上述したように、情報の書き込みが行われた後の記憶素子の抵抗値Ｒは、以下に示すような式（１７）で表される。
（１７）  Ｒ≦１２５ｋΩ
【０１９５】
そこで、本実施の形態の記憶装置１では、情報の書き込みが行われる際に記憶セル２に印加される電圧Ｖｗ〔Ｖ〕や、この電圧Ｖｗが印加される時間Ｔｗ〔ｓｅｃ〕を含めて、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ（抵抗値Ｒの上限値Ｒｈｉｇｈ）を規定できるようにするために、抵抗値Ｒ（抵抗値Ｒの上限値Ｒｈｉｇｈ）を以下に示すような式（１８）で表した。
（１８）  Ｒ＝１０＾｛−０．２７５・ｌｏｇ（Ｔｗ）＋３．１７５−０．１５・（Ｖｗ）｝≦１２５ｋΩ
【０１９６】
即ち、式（１８）は、本実施の形態の記憶装置１において、アクセストランジスタ６として電源電圧１．２Ｖ、デザインルール１３０ｎｍ世代のトランジスタ（ＭＯＳ型のトランジスタ）を用いることを想定した場合、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ、即ち抵抗値の上限値Ｒｈｉｇｈが、１２５ｋΩ以下であることが必要であることを意味している。
そして、このような構成の記憶装置１において、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが１２５ｋΩ以下となるように、各条件（Ｔｗ及びＶｗ）の値を規定して、情報の記録動作を行うことにより、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、１２５ｋΩよりもさらに高くなるようなことはない。
【０１９７】
次に、このような式（１８）を満たす、具体的な実施例を説明する。
例えば、情報の書き込みが行われる際に、記憶セルに印加される電圧Ｖｗが２Ｖである場合、式（１８）より、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗは、８．３ｎｓｅｃと求められる。
即ち、記憶装置１において、記憶素子５に情報の書き込みを行う際に、記憶セル２に印加される電圧Ｖｗが２Ｖである場合、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが１２５ｋΩ以下になるようにするためには、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗを、８．３ｎｓｅｃ以上にしなくてはならない。
【０１９８】
また、例えば、情報の書き込みが行われる際に、記憶セルに印加される電圧Ｖｗが３Ｖである場合、式（１８）より、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗは、２．４ｎｓｅｃと求められる。
即ち、記憶装置１において、記憶素子５に情報の書き込みを行う際に、記憶セル２に印加される電圧Ｖｗが３Ｖである場合、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが１２５ｋΩ以下となるようにするためには、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗを、２．４ｎｓｅｃ以上にしなくてはならない。
【０１９９】
このように、記憶セル２に印加される電圧Ｖｗの具体的な値（２Ｖ又は３Ｖ）が規定されている場合において、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗを求める場合を説明したが、例えば、記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗの具体的な値が規定されている場合において、記憶セル２に印加される電圧Ｖｗを求める場合も考えられる。
【０２００】
また、記憶セル２に印加される電圧Ｖｗとしては、２Ｖまたは３Ｖの場合を示したが、電圧Ｖｗとしては、記憶素子５に印加した際に抵抗値に変化が生じ、且つ記憶素子５やアクセストランジスタ６の破壊が生じないような電圧であれば、２Ｖまたは３Ｖに限定されるものではない。
【０２０１】
本実施の形態の記憶装置１によれば、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒ、即ち抵抗値の上限値Ｒｈｉｇｈを、式（１８）に示す関係を満たすように規定したので、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒの上限値Ｒｈｉｇｈを、情報の書き込みが行われる際に記憶素子５に印加される電圧Ｖｗ及び記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗを含めて規定することができる。
【０２０２】
また、情報の書き込みが行われる際の、記憶セル２に印加される電圧Ｖｗ及び記憶セル２に印加される電圧Ｖｗの印加時間Ｔｗのうち、どちらか一方（例えばＶｗ）の具体的な値しか分かっていない場合であっても、式（１８）より、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒが、１２５ｋΩよりも高くならないような条件を満たすように、もう一方（例えばＴｗ）の具体的な値を求めることができる。
【０２０３】
また、上述した実施の形態の場合と同様に、式（１８）で表される抵抗値Ｒは、記憶装置１が、２０ＭＨｚ以上の動作周波数（５０ｎｓｅｃのサイクルタイムＴｃ）で動作させることを前提として、規定したものであるので、従来のような、記憶素子３５を通してビット線Ｂに流れる電流が小さいことにより、ビット線Ｂに付随する寄生容量を充電する速度が遅くなり、結果としてビット線の電位変化の遅延が大きくなる問題も生じない。
これにより、情報の読み出しに要する時間が長くなることを防止できる。
【０２０４】
尚、情報の記録が行われる際の、記憶セルに印加される電圧Ｖｗと、情報の書き込みが行われた後の記憶素子の抵抗値Ｒの具体的な数値が規定されている場合において、記憶セルに印加される電圧Ｖｗの印加時間Ｔｗを求める場合を説明したが、例えば、記憶セルに印加される電圧Ｖｗの印加時間Ｔｗと、情報の書き込みが行われた後の記憶素子の抵抗値Ｒの具体的な数値が規定されている場合において、記憶セルに印加される電圧Ｖｗを求めることもできる。
【０２０５】
以上より、情報の書き込みが行われた後の記憶素子５の抵抗値Ｒの上限値Ｒｈｉｇｈを規定した実施の形態の説明を終了する。
【０２０６】
上述した実施の形態においては、記憶装置の記憶セルアレイの構成として、図１に示すような構成の記憶装置１を挙げて説明を行ったが、記憶セルアレイの構成としては、図１に示すような構成に限られない。
例えば、図９に示すように、記憶セル２において、アクセストランジスタ６のゲートＧが配線を介してワード線Ｗに接続されているのは同じであるが、記憶素子５が配線を介してビット線Ｂに接続され、アクセストランジスタ６が配線を介して電源線４に接続された構成の記憶セルアレイ３とすることもできる。
【０２０７】
また、例えば図１０に示すように、記憶セル２において、アクセストランジスタ６のゲートＧが配線を介してワード線Ｗに接続され、記憶素子５が配線を介して電源線４に接続されているのは同じであるが、電源線がビット線Ｂと平行して接続されている構成の記憶セルアレイ３とすることもできる。
【０２０８】
また、上述した実施の形態では、記憶素子５として、図３に示したように、電極間材料１３を２層構造とした場合を挙げて説明を行ったが、例えば図１１Ａ又は図１１Ｂに示すように、電極間材料１３を単層構造とすることもできる。
【０２０９】
例えば、図１１Ａに示す構成の記憶素子５は、第１の電極１１と第２の電極１２が、電極間材料層１３を挟んだ構成で、第１の電極１１の内部に、酸化還元反応活性種（レドックス活性種）１４が固溶もしくは分散した構成となっている。
その他の構成は、図３に示した場合と同様であるので、対応する部分には同一符号を付して重複説明を省略する。
【０２１０】
また、図１１Ｂに示す構成の記憶素子５は、例えば２つの電極（例えば第１の電極１１と第２の電極１２）との間に、電極間材料層１３が挟まれた構成となっている。
この電極間材料層１３は、例えば酸化還元反応活性種（レドックス活性種）１４が固溶もしくは分散した電極間材料層１３１と、レドックス活性種１４が固溶もしくは分散していない電極間材料層１３２との２層構造となっている。
その他の構成は、図３に示した場合と同様であるので、対応する部分には同一符号を付して重複説明を省略する。
【０２１１】
尚、上述した記録動作は、ビット線に書き込み用の電圧を印加して、電源線４に書き込み用の電圧よりも低い電圧（接地電圧）を印加して行う場合を説明したが、記録動作を、このような場合と反対にすることもできる。即ち、電源線４に書き込み用の電圧を印加して、ビット線に書き込み用の電圧よりも低い接地電圧を印加して行うこともできる。
【０２１２】
また、上述した実施の形態では、任意の記憶セル２の記憶素子５に情報の書き込みを行う場合を説明したが、各記憶セル２に印加する電圧を工夫することで、複数個の記憶セル２に同時に情報の書き込みを行うことも可能である。
【０２１３】
また、上述した実施の形態では、電圧が印加されて記憶セル２の記憶素子５に情報の書き込みが行われる場合において、能動素子（アクセストランジスタ）６等を制御することを説明したが、用いる素子や能動素子の種類によっては、電流が供給されて記憶セル２の記憶素子５に情報の書き込みが行われる場合も考えられる。この場合も能動素子（アクセストランジスタ）６等を制御することにより、同様の効果を得ることができる。
【０２１４】
また、上述した実施の形態では、記憶セル２の記憶素子５に書き込まれた情報を読み出す際、図８に示すような読み出し回路３０を用いて、情報の読み出しを行う場合を説明したが、この他にも、記憶セル２の記憶素子５に書き込まれている情報を読み出す方法は複数考えられる。例えば情報の書き込み動作と同様に記憶セル２の記憶素子５にアクセスして、記憶セル２の記憶素子５に情報が書き込まれる場合の電圧よりも低い電圧を印加するようにして行うこともできる。
【０２１５】
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【０２１６】
【発明の効果】
本発明の記憶装置によれば、情報の書き込みが行われた後の記憶素子の抵抗値を規定するようにしたので、情報の書き込みが行われた後の記憶素子の抵抗値が、必要以上に低くなる或いは高くなることを防止することができる。
【０２１７】
これにより、能動素子が大きくならずに、書き込みが行われた情報の消去を容易に行うことが可能になる。
また、例えば任意の記憶セルの記憶素子に書き込まれた情報を読み出す際に要する時間、即ち読み出し時間の遅延を防止することができ、必要とされる動作周波数で記憶装置を動作させることが可能になる。
【０２１８】
従って、記憶セルの構成が大きくなり、記憶装置が大型化してしまうことを防止することができ、製造コストが抑えられた記憶装置を提供することができる。
また、例えば集積度が向上された記憶装置を提供することができる。
【０２１９】
また、本発明の記憶装置によれば、例えば、記憶素子や能動素子等が破壊されずに、情報の書き込みが行われた後の記憶素子の抵抗値が、目的とする抵抗値になるための時間を速くすることができる。
従って、情報の記録動作が高速化した記憶装置を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の記憶装置の記憶セルアレイの回路構成を示す平面図である。
【図２】図１の記憶セルアレイを構成する記憶セルの回路構成を示す拡大平面図である。
【図３】図２の記憶セルに設けられた記憶素子の拡大断面図である。
【図４】Ａ  記憶セルの状態を表す拡大平面図である。
Ｂ  図４Ａに示す状態での記憶素子及びアクセストランジスタの抵抗値の負荷特性を表すグラフである。
【図５】Ａ  記憶セルの状態を表す拡大平面図である。
Ｂ  図５Ｂに示す状態での記憶素子及びアクセストランジスタの抵抗値の負荷特性を表すグラフである。
【図６】抵抗値と印加時間との関係を示すグラフである。
【図７】Ａ  記憶セルの状態を表す拡大平面図である。
Ｂ  図７Ａの状態での記憶素子及びアクセストランジスタの抵抗値の負荷特性を表すグラフである。
【図８】記憶装置の読み出し回路の構成を示す図である。
【図９】図１の記憶装置の記憶セルアレイの他の回路構成を示す平面図（その１）である。
【図１０】図１の記憶装置の記憶セルアレイの他の回路構成を示す平面図（その２）である。
【図１１】Ａ、Ｂ  図３の記憶素子の他の構成を示す拡大断面図である。
【図１２】従来の記憶素子の構成を示す拡大断面図である。
【図１３】従来の記憶装置の記憶セルアレイの回路構成を示す平面図である。
【図１４】記憶装置の読み出し回路の構成を示す図である。
【符号の説明】
１・・・記憶装置、２・・・記憶セル、３・・・記憶セルアレイ、４・・・電源線、５・・・記憶素子、６・・・能動素子（アクセストランジスタ）、１１・・・第１の電極、１１１・・・レドックス活性種層、１１２・・・電極材料層、１２・・・第２の電極、１３・・・電極間材料層、１４・・・陽イオン、３０・・・読み出し回路、３１・・・スイッチングトランジスタ、３２・・・負荷回路、３３・・・センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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