(57)【要約】【課題】ハンプ現象の発生を抑制し、特性のばらつきを抑制することができる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１０の活性領域を区分するように形成された素子分離用溝Ｔに素子分離絶縁膜ＩＳＯが埋め込まれており、この活性領域における半導体基板１０の表面にゲート絶縁膜１９が形成され、その上層にゲート電極２０が形成されており、ゲート絶縁膜１９は、活性領域の端部において他の領域よりも厚膜化された領域を有する構成とする。半導体基板に素子分離用溝を形成し、半導体基板の表面より高い位置まで素子分離用溝を埋め込んで第１素子分離絶縁膜を形成し、半導体基板の活性領域の端部が露出するまで第１素子分離絶縁膜の一部を除去し、露出した端部に端部絶縁膜を形成し、半導体基板の表面より高い位置まで素子分離用溝を埋め込んで第２素子分離絶縁膜を形成して製造する。【選択図】図１
2005026357.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の活性領域を区分するように前記半導体基板に形成された素子分離用溝と、
前記素子分離用溝に埋め込まれた素子分離絶縁膜と、
前記活性領域における前記半導体基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を有し、
前記ゲート絶縁膜は、前記活性領域の端部において他の領域よりも厚膜化された領域を有する
半導体装置。
【請求項２】
前記活性領域の端部における前記半導体基板の表面が曲面に加工されており、前記曲面に加工された部分の前記半導体基板に表面において前記ゲート絶縁膜が他の領域よりも厚膜化されている
請求項１に記載の半導体装置。
【請求項３】
第１トランジスタと前記第１トランジスタよりも耐圧の高い第２トランジスタを有する半導体装置であって、
半導体基板と、
前記半導体基板の活性領域を区分するように前記半導体基板に形成された素子分離用溝と、
前記素子分離用溝に埋め込まれた素子分離絶縁膜と、
第１トランジスタ領域の前記活性領域における前記半導体基板の表面に形成された第１ゲート絶縁膜と、
第２トランジスタ領域の前記活性領域における前記半導体基板の表面に形成された第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と
前記第２ゲート絶縁膜上に形成された第２ゲート電極と
を有し、
前記第１ゲート絶縁膜は、前記活性領域の端部において他の領域よりも厚膜化された領域を有する
半導体装置。
【請求項４】
半導体基板上に素子分離領域を開孔するパターンのマスク層を形成する工程と、
前記マスク層をマスクとして前記半導体基板を所定の深さまで除去し、素子分離用溝を形成する工程と、
前記半導体基板の表面より高い位置まで前記素子分離用溝を埋め込んで第１素子分離絶縁膜を形成する工程と、
前記マスク層をマスクとして前記半導体基板の前記活性領域の端部が露出するまで前記第１素子分離絶縁膜の一部を除去する工程と、
露出した前記端部における前記半導体基板の表面を酸化して端部絶縁膜を形成する工程と、
前記半導体基板の表面より高い位置まで前記素子分離用溝を埋め込んで前記第１素子分離絶縁膜の上層に第２素子分離絶縁膜を形成する工程と、
前記マスク層を除去する工程と
を有する半導体装置の製造方法。
【請求項５】
前記マスク層を除去する工程の後、前記活性領域における前記半導体基板の表面に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側部における前記活性領域の前記半導体基板中にソース・ドレイン領域を形成する工程をさらに有する
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜を形成する工程の後、前記ゲート電極を形成する工程の前に、前記ゲート電極を除去する工程と、改めてゲート絶縁膜を形成する工程とをさらに有する
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を除去する工程と、改めてゲート絶縁膜を形成する工程とを複数回繰り返す
請求項６に記載の半導体装置の製造方法。
【請求項８】
素子分離用溝を形成する工程の後、前記第１素子分離絶縁膜を形成する工程の前に、前記マスク層の側面を後退させる工程をさらに有する
請求項４に記載の半導体装置の製造方法。
【請求項９】
素子分離用溝を形成する工程の後、前記第１素子分離絶縁膜を形成する工程の前に、前記素子分離用溝の表面に溝表面絶縁膜を形成する工程をさらに有する
請求項４に記載の半導体装置の製造方法。
【請求項１０】
前記端部絶縁膜を形成する工程と、前記第１素子分離絶縁膜および前記第２素子分離絶縁膜を形成する工程において、エッチング速度を異ならせてエッチングすることが可能な絶縁材料によりそれぞれ形成する
請求項４に記載の半導体装置の製造方法。
【請求項１１】
前記端部絶縁膜を形成する工程においては、前記半導体基板の熱酸化により形成し、
前記第１素子分離絶縁膜および前記第２素子分離絶縁膜を形成する工程においては化学気相成長法により形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記マスク層を形成する工程において、耐酸化性の膜を形成する
請求項４に記載の半導体装置の製造方法。
【請求項１３】
第１トランジスタと前記第１トランジスタよりも耐圧の高い第２トランジスタを有する半導体装置の製造方法であって、
第１トランジスタ形成領域および第２トランジスタ形成領域において、半導体基板上に素子分離領域を開孔するパターンのマスク層を形成する工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記マスク層をマスクとして前記半導体基板を所定の深さまで除去し、素子分離用溝を形成する工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記半導体基板の表面より高い位置まで前記素子分離用溝を埋め込んで第１素子分離絶縁膜を形成する工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記マスク層をマスクとして前記半導体基板の前記活性領域の端部が露出するまで前記第１素子分離絶縁膜の一部を除去する工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域において、露出した前記端部における前記半導体基板の表面を酸化して端部絶縁膜を形成する工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記半導体基板の表面より高い位置まで前記素子分離用溝を埋め込んで前記第１素子分離絶縁膜の上層に第２素子分離絶縁膜を形成する工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記マスク層を除去する工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記活性領域における前記半導体基板の表面に、ゲート絶縁膜を形成する工程と、
前記第１トランジスタ形成領域において、前記ゲート絶縁膜を除去する工程と、
前記第１トランジスタ形成領域において改めてゲート絶縁膜を形成し、前記第２トランジスタ形成領域において前記ゲート絶縁膜を厚膜化する工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記ゲート電極の両側部における前記活性領域の前記半導体基板中にソース・ドレイン領域を形成する工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成された素子分離絶縁膜で分離された活性領域にＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ等の半導体素子の微細化が進み、それに伴って素子を分離する絶縁膜の構造もＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いた構造から、ＳＴＩ法を用いた構造が一般的に使用されるようになっている。
【０００３】
ＳＴＩ法による素子分離構造は、ＬＯＣＯＳ法による素子分離構造に比べ、素子の端部にバーズビークを生じない、熱処理時間が短い、などの有利性ため微細化に適しており、０．２５μｍ以下の寸法で形成される半導体装置に用いられている。
【０００４】
以下、従来例に係るＳＴＩ法により素子分離された活性領域に、例えば１．２Ｖ、１．８Ｖおよび２．５Ｖの異なる電源電圧で駆動する複数のＭＯＳトランジスタが形成された半導体装置の製造方法について図面を参照して説明する。
まず、図１２（ａ）に示すように、シリコン半導体基板１００において、主表面上に例えばパッド熱酸化膜１０１を１〜１０ｎｍ程度の膜厚で形成し、その上層に窒化シリコン膜１０２を１００〜５００ｎｍ程度の膜厚で形成する。
次に、１．２Ｖで駆動する第１トランジスタ形成領域Ｒｔｒ１、１．８Ｖで駆動する第２トランジスタ形成領域Ｒｔｒ２および２．５Ｖで駆動する第３トランジスタ形成領域Ｒｔｒ３を区分する素子分離領域Ｒｉｓｏを選択的に開口するようにレジスト膜ＲＳ１を形成し、素子分離領域Ｒｉｓｏに露出した窒化シリコン膜１０２およびパッド酸化膜１０１をＲＩＥ（反応性イオンエッチング）法によって順次エッチングする。
さらに、素子分離領域Ｒｉｓｏに露出したシリコン半導体基板１００をＲＩＥ法によってエッチングし、素子分離用溝Ｔを２００〜５００ｎｍの深さとなるように形成する。
【０００５】
次に、図１２（ｂ）に示すように、アッシング処理などによりレジスト膜ＲＳ１を除去し、シリコン半導体基板１００の表面が露出した素子分離用溝Ｔの側面および底面に薄いライナー熱酸化膜１０３を形成する。
【０００６】
次に、図１３（ａ）に示すように、熱リン酸溶液で少しエッチングすることにより、窒化シリコン膜の側面を後退させる。この工程は、プルバック工程とも呼ばれる。
【０００７】
次に、図１３（ｂ）に示すように、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により素子分離用溝Ｔを埋め込んで全面に素子分離絶縁膜１０４を形成し、その後、窒化シリコン膜１０２をストッパとしてＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法による研磨を行い、素子分離絶縁膜１０４の表面を平坦化する。図面上は、ライナー熱酸化膜１０３と素子分離絶縁膜１０４を一体にし、それらの界面を点線で示している。
【０００８】
次に、図１４（ａ）に示すように、熱リン酸溶液によって窒化シリコン膜１０２を除去する。
【０００９】
次に、第１トランジスタ形成領域Ｒｔｒ１、第２トランジスタ形成領域Ｒｔｒ２および第３トランジスタ形成領域Ｒｔｒ３のそれぞれにおいて、それぞれの駆動電圧に対応したゲート絶縁膜の形成を行う。
図１４（ｂ）に示すように、まず、ウェットエッチングによりパッド酸化膜１０１をエッチング除去する。このとき、素子分離用溝Ｔに埋め込んだ素子分離絶縁膜１０４の表層部分もエッチングされる。
【００１０】
次に、図１５（ａ）に示すように、第１トランジスタ形成領域Ｒｔｒ１、第２トランジスタ形成領域Ｒｔｒ２および第３トランジスタ形成領域Ｒｔｒ３のそれぞれにおいて、露出しているシリコン半導体基板１００の表面に、熱酸化法によりゲート絶縁膜１０５を所定の膜厚で形成する。
【００１１】
次に、図１５（ｂ）に示すように、第３トランジスタ形成領域Ｒｔｒ３を保護するレジスト膜ＲＳ２をパターン形成し、これをマスクとしてエッチングを行い、第１トランジスタ形成領域Ｒｔｒ１および第２トランジスタ形成領域Ｒｔｒ２におけるゲート絶縁膜１０５を除去する。
このとき、レジスト膜ＲＳ２で開口している領域における素子分離用溝Ｔに埋め込まれた素子分離絶縁膜１０４の上層もエッチング除去される。
図面上、第１トランジスタ形成領域Ｒｔｒ１および第２トランジスタ形成領域Ｒｔｒ２のシリコン半導体基板１００の表面高さと素子分離絶縁膜１０４の表面高さが同じように描かれているが、ライナー熱酸化膜１０３と素子分離絶縁膜１０４の膜質（緻密さ、結晶性など）により、ウェットエッチングでのエッチングレートが異なり、通常ライナー熱酸化膜１０３の方がよりエッチングレートが遅いため、エッチングの条件によっては、素子分離絶縁膜１０４の表面高さが第１トランジスタ形成領域Ｒｔｒ１および第２トランジスタ形成領域Ｒｔｒ２のシリコン半導体基板１００の表面高さよりも低くなってしまう場合もある。
【００１２】
次に、図１６（ａ）に示すように、レジスト膜ＲＳ２を除去した後、第１トランジスタ形成領域Ｒｔｒ１および第２トランジスタ形成領域Ｒｔｒ２のそれぞれにおいて、露出しているシリコン半導体基板１００の表面に、熱酸化法によりゲート絶縁膜１０６を所定の膜厚で形成する。
このとき、第３トランジスタ形成領域Ｒｔｒ３におけるゲート絶縁膜１０５は厚膜化する。
【００１３】
次に、図１６（ｂ）に示すように、第２トランジスタ形成領域Ｒｔｒ２および第３トランジスタ形成領域Ｒｔｒ３を保護するレジスト膜ＲＳ３をパターン形成し、これをマスクとしてエッチングを行い、第１トランジスタ形成領域Ｒｔｒ１におけるゲート絶縁膜１０６を除去する。
このとき、レジスト膜ＲＳ３で開口している領域における素子分離用溝Ｔに埋め込まれた素子分離絶縁膜１０４の上層は、さらにエッチング除去され、シリコン半導体基板１００の第１トランジスタ形成領域Ｒｔｒ１の端部が露出する。
【００１４】
次に、図１７（ａ）に示すように、レジスト膜ＲＳ３を除去した後、第１トランジスタ形成領域Ｒｔｒ１において、露出しているシリコン半導体基板１００の表面に、熱酸化法によりゲート絶縁膜１０７を１〜３ｎｍの膜厚で形成する。
このとき、第２トランジスタ形成領域Ｒｔｒ２におけるゲート絶縁膜１０６および第３トランジスタ形成領域Ｒｔｒ３におけるゲート絶縁膜１０５はそれぞれ厚膜化し、ゲート絶縁膜１０６は３〜５ｎｍ程度に、ゲート絶縁膜１０５は５〜７ｎｍ程度になる。
このようにして、第１トランジスタ形成領域Ｒｔｒ１のゲート絶縁膜（第１ゲート絶縁膜）１０７、第２トランジスタ形成領域Ｒｔｒ２のゲート絶縁膜（第２ゲート絶縁膜）１０６および第３トランジスタ形成領域Ｒｔｒ３のゲート絶縁膜（第３ゲート絶縁膜）１０５がそれぞれの膜厚で形成される。
【００１５】
次に、図１７（ｂ）に示すように、第１ゲート絶縁膜１０７、第２ゲート絶縁膜１０６および第３ゲート絶縁膜１０５の上層にＣＶＤ法によりポリシリコンを堆積させ、パターン加工して、ゲート電極１０８を形成する。
以上のようにして、１．２Ｖで駆動する第１トランジスタＴｒ１、１．８Ｖで駆動する第２トランジスタＴｒ２および２．５Ｖで駆動する第３トランジスタＴｒ３が形成される。
【００１６】
ここで、図１７（ｂ）中の点線で囲んだ領域のように、素子分離用溝Ｔに埋め込まれた素子分離絶縁膜１０４の表面が後退していることから、ゲート電極材料が入り込んで形成される。
この部分は、ゲート電極が回り込んで形成されていることによる電界集中が発生することと、基板表面よりも低濃度領域となることから、主たるトランジスタよりも閾値の低い寄生トランジスタ（エッジトランジスタ）となる。
【００１７】
上記のエッジトランジスタが形成されたＭＯＳトランジスタのサブスレッシュホールド特性は、図１８に示すような特性になる。図中、縦軸はドレイン電流Ｉｄ、横軸はゲート電圧ＶＧである。
つまり、通常の活性領域となる平面に形成されたトランジスタの特性曲線ａに、低電圧領域で電流が流れてしまうエッジトランジスタの特性曲線ｂが加算され、サブスレッシュホールド領域に段差を有する特性曲線ｃとなる。この段差はハンプと称される。
【００１８】
このハンプ現象は、上記のように駆動電圧が異なるトランジスタを同一基板に形成（マルチゲート絶縁膜形成）する場合、ゲート絶縁膜のエッチングおよび再形成工程が繰り返され、図１７（ｂ）中の点線で囲んだ領域のように、素子分離用溝Ｔに埋め込まれた素子分離絶縁膜１０４の表面が後退している領域が発生することにより起こる。
【００１９】
上記のような問題を解決する方法が特許文献１および２などにおいて提案されている。
【００２０】
【特許文献１】
特開２０００−４９２２２号公報
【特許文献２】
特開２００２−１１０７８２号公報
【００２１】
【発明が解決しようとする課題】
しかしながら、上記の従来の製造方法では、マルチゲート絶縁膜形成を行なう際に、トレンチ素子分離絶縁膜の端部に窪みが生じやすく、トランジスタの特性にハンプ現象が発生するのを抑制することは困難である。
ハンプ現象により、トランジスタの特性ばらつきが大きくなり、隣接するトランジスタの閾値のばらつきが大きくなるとＭＯＳトランジスタをアナログ回路に使用することが困難となってしまう。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ハンプ現象の発生を抑制し、特性のばらつきを抑制することができる半導体装置およびその製造方法を提供することである。
【００２３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、半導体基板と、前記半導体基板の活性領域を区分するように前記半導体基板に形成された素子分離用溝と、前記素子分離用溝に埋め込まれた素子分離絶縁膜と、前記活性領域における前記半導体基板の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有し、前記ゲート絶縁膜は、前記活性領域の端部において他の領域よりも厚膜化された領域を有する。
【００２４】
上記の本発明の半導体装置は、半導体基板の活性領域を区分するように形成された素子分離用溝に素子分離絶縁膜が埋め込まれており、この活性領域における半導体基板の表面にゲート絶縁膜が形成され、その上層にゲート電極が形成されている。
ここで、ゲート絶縁膜は、活性領域の端部において他の領域よりも厚膜化された領域を有する。
【００２５】
また、上記目的を達成するため、本発明の半導体装置は、第１トランジスタと前記第１トランジスタよりも耐圧の高い第２トランジスタを有する半導体装置であって、半導体基板と、前記半導体基板の活性領域を区分するように前記半導体基板に形成された素子分離用溝と、前記素子分離用溝に埋め込まれた素子分離絶縁膜と、第１トランジスタ領域の前記活性領域における前記半導体基板の表面に形成された第１ゲート絶縁膜と、第２トランジスタ領域の前記活性領域における前記半導体基板の表面に形成された第２ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し、前記第１ゲート絶縁膜は、前記活性領域の端部において他の領域よりも厚膜化された領域を有する。
【００２６】
上記の本発明の半導体装置は、第１トランジスタと第１トランジスタよりも耐圧の高い第２トランジスタを有する半導体装置である。
半導体基板の活性領域を区分するように形成された素子分離用溝に素子分離絶縁膜が埋め込まれており、第１トランジスタ領域の活性領域における半導体基板の表面に第１ゲート絶縁膜が形成され、その上層に第１ゲート電極が形成されており、また、第２トランジスタ領域の活性領域における半導体基板の表面に第２ゲート絶縁膜が形成され、その上層に第２ゲート電極が形成されている。
ここで、第１ゲート絶縁膜は、活性領域の端部において他の領域よりも厚膜化された領域を有する。
【００２７】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に素子分離領域を開孔するパターンのマスク層を形成する工程と、前記マスク層をマスクとして前記半導体基板を所定の深さまで除去し、素子分離用溝を形成する工程と、前記半導体基板の表面より高い位置まで前記素子分離用溝を埋め込んで第１素子分離絶縁膜を形成する工程と、前記マスク層をマスクとして前記半導体基板の前記活性領域の端部が露出するまで前記第１素子分離絶縁膜の一部を除去する工程と、露出した前記端部における前記半導体基板の表面を酸化して端部絶縁膜を形成する工程と、前記半導体基板の表面より高い位置まで前記素子分離用溝を埋め込んで前記第１素子分離絶縁膜の上層に第２素子分離絶縁膜を形成する工程と、前記マスク層を除去する工程とを有する。
【００２８】
上記の本発明の半導体装置の製造方法は、まず、半導体基板上に素子分離領域を開孔するパターンのマスク層を形成し、マスク層をマスクとして半導体基板を所定の深さまで除去し、素子分離用溝を形成し、半導体基板の表面より高い位置まで素子分離用溝を埋め込んで第１素子分離絶縁膜を形成する。
次に、マスク層をマスクとして半導体基板の活性領域の端部が露出するまで第１素子分離絶縁膜の一部を除去し、露出した端部における半導体基板の表面を酸化して端部絶縁膜を形成する。
次に、半導体基板の表面より高い位置まで素子分離用溝を埋め込んで第１素子分離絶縁膜の上層に第２素子分離絶縁膜を形成し、マスク層を除去する。
【００２９】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、第１トランジスタと前記第１トランジスタよりも耐圧の高い第２トランジスタを有する半導体装置の製造方法であって、第１トランジスタ形成領域および第２トランジスタ形成領域において、半導体基板上に素子分離領域を開孔するパターンのマスク層を形成する工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記マスク層をマスクとして前記半導体基板を所定の深さまで除去し、素子分離用溝を形成する工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記半導体基板の表面より高い位置まで前記素子分離用溝を埋め込んで第１素子分離絶縁膜を形成する工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記マスク層をマスクとして前記半導体基板の前記活性領域の端部が露出するまで前記第１素子分離絶縁膜の一部を除去する工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域において、露出した前記端部における前記半導体基板の表面を酸化して端部絶縁膜を形成する工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記半導体基板の表面より高い位置まで前記素子分離用溝を埋め込んで前記第１素子分離絶縁膜の上層に第２素子分離絶縁膜を形成する工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記マスク層を除去する工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記活性領域における前記半導体基板の表面に、ゲート絶縁膜を形成する工程と、前記第１トランジスタ形成領域において、前記ゲート絶縁膜を除去する工程と、前記第１トランジスタ形成領域において改めてゲート絶縁膜を形成し、前記第２トランジスタ形成領域において前記ゲート絶縁膜を厚膜化する工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第１トランジスタ形成領域および第２トランジスタ形成領域において、前記ゲート電極の両側部における前記活性領域の前記半導体基板中にソース・ドレイン領域を形成する工程とを有する。
【００３０】
上記の本発明の半導体装置の製造方法は、第１トランジスタと第１トランジスタよりも耐圧の高い第２トランジスタを有する半導体装置の製造方法である。
まず、第１トランジスタ形成領域および第２トランジスタ形成領域において、半導体基板上に素子分離領域を開孔するパターンのマスク層を形成し、マスク層をマスクとして半導体基板を所定の深さまで除去し、素子分離用溝を形成し、半導体基板の表面より高い位置まで素子分離用溝を埋め込んで第１素子分離絶縁膜を形成する。
次に、第１トランジスタ形成領域および第２トランジスタ形成領域において、マスク層をマスクとして半導体基板の活性領域の端部が露出するまで第１素子分離絶縁膜の一部を除去し、露出した端部における半導体基板の表面を酸化して端部絶縁膜を形成する。
次に、第１トランジスタ形成領域および第２トランジスタ形成領域において、半導体基板の表面より高い位置まで素子分離用溝を埋め込んで第１素子分離絶縁膜の上層に第２素子分離絶縁膜を形成する。
次に、第１トランジスタ形成領域および第２トランジスタ形成領域において、マスク層を除去し、活性領域における前記半導体基板の表面に、ゲート絶縁膜を形成する。
次に、第１トランジスタ形成領域においてゲート絶縁膜を除去する。
次に、第１トランジスタ形成領域において改めてゲート絶縁膜を形成し、第２トランジスタ形成領域においてゲート絶縁膜を厚膜化する。
次に、第１トランジスタ形成領域および第２トランジスタ形成領域において、ゲート絶縁膜上にゲート電極を形成し、ゲート電極の両側部における活性領域の半導体基板中にソース・ドレイン領域を形成する。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づいて説明する。
【００３２】
第１実施形態
本実施形態に係る半導体装置は、例えば１．２Ｖで駆動するＭＯＳトランジスタと、１．８Ｖあるいは２．５Ｖなどの上記と異なる電源電圧で駆動するＭＯＳトランジスタの複数のトランジスタが形成された半導体装置である。
例えば、１．２Ｖで駆動するＭＯＳトランジスタと、１．８Ｖあるいは２．５Ｖなどの上記と異なる電源電圧で駆動するＭＯＳトランジスタは、いずれもアナログ回路用のトランジスタである。
図１は本実施形態に係る半導体装置の断面図であり、最も駆動電圧の低い（例えば１．２Ｖ）ＭＯＳトランジスタＴｒの部分について示している。
【００３３】
図１に示すように、例えば、シリコン半導体基板１０の活性領域を区分するように２００〜５００ｎｍの深さで形成された素子分離用溝Ｔに、ライナー熱酸化膜（溝表面絶縁膜）１３を介して酸化シリコンからなる素子分離絶縁膜ＩＳＯが埋め込まれている。
上記の活性領域におけるシリコン半導体基板１０の表面に、例えば酸化シリコンからなり、例えば１〜３ｎｍの膜厚のゲート絶縁膜１９が形成され、その上層にポリシリコンからなるゲート電極２０が形成されている。
また、ゲート電極２０の両側部における活性領域のシリコン半導体基板１０中に、シリコン半導体基板の導電型と逆の導電型である不図示のソース・ドレイン領域が形成されている。
以上のようにして、ＭＯＳトランジスタＴｒが構成されている。
【００３４】
図１に示すＭＯＳトランジスタＴｒにおいて、ここで、ゲート絶縁膜１９は、活性領域の端部において他の領域よりも厚膜化された領域を有する。例えば、活性領域の端部におけるシリコン半導体基板１０の表面が曲面に加工されており、この曲面に加工された部分のシリコン半導体基板１０に表面において厚膜化された領域を有する。
ここで、上記の活性領域の端部とは、素子分離用溝Ｔの側面とシリコン半導体基板１０の表面から構成される角部近傍を含む領域またはその一部であり、例えば素子分離用溝Ｔの側面の最上部近傍領域やシリコン半導体基板１０の素子分離用溝Ｔに臨む活性領域の縁部近傍のみであってもよい。
【００３５】
また、本実施形態に係る半導体装置においては、シリコン半導体基板１０の不図示の領域に１．８Ｖあるいは２．５Ｖなどの電源電圧で駆動するＭＯＳトランジスタが形成されており、これらは上記の１．２Ｖで駆動するＭＯＳトランジスタＴｒと実質的に同様の構成となっている。
但し、ゲート絶縁膜については膜厚が異なり、例えば１．８Ｖで駆動するＭＯＳトランジスタの場合には３〜５ｎｍ程度、２．５Ｖで駆動するＭＯＳトランジスタの場合には５〜７ｎｍ程度の膜厚となっている。
また、上記の１．２Ｖで駆動するＭＯＳトランジスタＴｒとは異なる電源電圧で駆動するＭＯＳトランジスタにおいては、ゲート絶縁膜の膜厚について、素子分離用溝Ｔに臨む活性領域の端部において他の領域よりも厚膜化された領域を有する構成は必ずしも必要ではない。
【００３６】
本実施形態に係る半導体装置によれば、トランジスタの活性領域の端部におけるゲート絶縁膜の膜厚を厚く形成されており、この領域における電界集中が緩和され、従来例のような寄生トランジスタの発生が抑制される。
従って、ハンプ現象の発生が抑制され、特性のばらつきが抑制された半導体装置である。
【００３７】
次に、本実施形態に係る半導体装置の製造方法について、図１に対応する断面図である図２〜６を参照して説明する。
【００３８】
まず、図２（ａ）に示すように、例えば、シリコン半導体基板１０において、主表面上に例えばパッド熱酸化膜１１を１〜１０ｎｍ程度の膜厚で形成し、その上層に後述の素子分離用溝を形成する工程におけるマスク層となり、耐酸化性の膜である窒化シリコン膜１２を１００〜５００ｎｍ程度の膜厚で形成する。
次に、例えば活性領域であるトランジスタ形成領域Ｒｔｒを区分する素子分離領域Ｒｉｓｏを選択的に開口するように不図示のレジスト膜を形成し、素子分離領域Ｒｉｓｏに露出した窒化シリコン膜１２およびパッド酸化膜１１をＲＩＥ（反応性イオンエッチング）法によって順次エッチングする。
さらに、素子分離領域Ｒｉｓｏに露出したシリコン半導体基板１０をＲＩＥ法によってエッチングし、素子分離用溝Ｔを２００〜５００ｎｍの深さとなるように形成する。
次に、アッシング処理などにより不図示のレジスト膜を除去する。
【００３９】
次に、図２（ｂ）に示すように、例えば熱酸化により、シリコン半導体基板１０の表面が露出した素子分離用溝Ｔの側面および底面に薄いライナー熱酸化膜１３を形成する。ライナー熱酸化膜１３とパッド酸化膜１１は両者ともシリコン半導体基板１０の熱酸化により形成され、これらは一体となって形成される。
【００４０】
次に、図２（ｃ）に示すように、例えば、プルバック工程として、熱リン酸溶液で少しエッチングすることにより、窒化シリコン膜１２の側面を後退させる。このプルバック工程により、活性領域であるトランジスタ形成領域Ｒｔｒの端部におけるシリコン半導体基板１０の表面が曲面に加工される。
図面上、窒化シリコン膜１２は側面と上面が後退しており、後退前における表面位置を点線で示している。
【００４１】
次に、図３（ａ）に示すように、例えば、ＨＤＰ（Ｈｉｇｈ  ＤｅｎｓｉｔｙＰｌａｓｍａ）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により素子分離用溝Ｔを埋め込んで全面に第１素子分離絶縁膜１４を形成し、その後、窒化シリコン膜１２をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法による研磨を行い、第１素子分離絶縁膜１４の表面を平坦化する。
このようにして、シリコン半導体基板１０の表面より高い位置まで素子分離用溝Ｔを埋め込んで第１素子分離絶縁膜１４を形成する。
【００４２】
次に、図３（ｂ）に示すように、例えば、マスク層である窒化シリコン膜１２をマスクとしてウェットエッチングにより第１素子分離絶縁膜１４の一部を除去し、同時にライナー熱酸化膜１３とパッド酸化膜１１の一部についても除去し、シリコン半導体基板１０の活性領域であるトランジスタ形成領域Ｒｔｒの端部Ｅを露出させる。
ここで、上記のトランジスタ形成領域Ｒｔｒの端部Ｅとは、素子分離用溝Ｔの側面とシリコン半導体基板１０の表面から構成される角部近傍を含む領域またはその一部であり、例えば素子分離用溝Ｔの側面の最上部近傍領域やシリコン半導体基板１０の素子分離用溝Ｔに臨むトランジスタ形成領域Ｒｔｒの縁部近傍のみであってもよい。
【００４３】
次に、図３（ｃ）に示すように、例えば、上記の工程により露出した端部Ｅにおけるシリコン半導体基板１０の表面を熱酸化により酸化して端部絶縁膜１５を形成する。
ここで、窒化シリコン膜１２は耐酸化性を有し、露出していないシリコン半導体基板１０の表面の酸化を防止する。
端部絶縁膜１５の形成条件としては、例えば８００〜１０００℃の熱酸化により１０〜５０ｎｍ程度の膜厚となるように行う。この膜厚については、形成するトランジスタのゲート絶縁膜の膜厚、後述のゲート絶縁膜のウェットエッチングのオーバーエッチング量などから決定することができる。例えば、２．５Ｖの駆動電圧のトランジスタのゲート絶縁膜が５〜７ｎｍの場合、オーバーエッチング１００％、エッチング回数３回とすれば、１４ｎｍ×３＋α程度の膜厚を目安とすることができる。
この結果、端部絶縁膜１５部分の膜厚は、ライナー熱酸化膜１３とパッド酸化膜１１よりも厚く形成されるが、ライナー熱酸化膜１３とパッド酸化膜１１と同様に熱酸化により形成された膜であるので、これらと一体に形成される。
【００４４】
次に、図４（ａ）に示すように、例えば、ＨＤＰを用いたＣＶＤ法により素子分離用溝Ｔを埋め込んで全面に第２素子分離絶縁膜１６を形成し、その後、窒化シリコン膜１２をストッパとしてＣＭＰ法による研磨を行い、第２素子分離絶縁膜１６の表面を平坦化する。
このようにして、シリコン半導体基板１０の表面より高い位置まで素子分離用溝Ｔを埋め込んで第２素子分離絶縁膜１６を形成する。
このように、例えば、端部絶縁膜を１５形成する工程と、第１素子分離絶縁膜１４および第２素子分離絶縁膜１６を形成する工程においては、エッチング速度を異ならせてエッチングすることが可能な絶縁材料によりそれぞれ形成する。
第１素子分離絶縁膜１４と第２素子分離絶縁膜１６は両者ともにＨＤＰを用いたＣＶＤ法により形成された膜であり、図面上一体に示し、その境界を一点鎖線で示している。
【００４５】
次に、図４（ｂ）に示すように、例えば熱リン酸溶液によって窒化シリコン膜１２を除去する。
【００４６】
次に、トランジスタの駆動電圧に対応したゲート絶縁膜の形成を行う。図面に示す１．２Ｖで駆動するＭＯＳトランジスタは、不図示の１．８Ｖあるいは２．５Ｖで駆動するＭＯＳトランジスタと同時に形成しており、以下のように、ゲート絶縁膜の形成と除去を２回繰り返した後、改めてゲート絶縁膜を形成する。
【００４７】
即ち、図４（ｃ）に示すように、まず、例えばウェットエッチングによりパッド酸化膜１１をエッチング除去する。このとき、素子分離用溝Ｔに埋め込んだ第２素子分離絶縁膜１６の表層部分もエッチングされる。
ここで、端部絶縁膜１５、ライナー熱酸化膜１３およびパッド酸化膜１１は熱酸化により形成された膜であり、一方、第１素子分離絶縁膜１４と第２素子分離絶縁膜１６はＨＤＰを用いたＣＶＤ法により形成された膜であり、膜質に差を有する。通常、熱酸化により形成した膜よりもＣＶＤ法により形成した膜の方がエッチングレートが大きく、図面に示すように、パッド酸化膜１１を除去するエッチングにおいて第２素子分離絶縁膜１６はパッド酸化膜１１の膜厚分よりも大きく表面が後退する。図面上、上記のエッチング前におけるパッド酸化膜１１と第２素子分離絶縁膜１６の表面位置を点線で示している。
【００４８】
次に、図５（ａ）に示すように、トランジスタ形成領域Ｒｔｒそれぞれにおいて露出しているシリコン半導体基板１０の表面に、熱酸化法によりゲート絶縁膜１７を所定の膜厚で形成する。
【００４９】
次に、図５（ｂ）に示すように、例えば、２．５Ｖで駆動するトランジスタ形成領域を保護する不図示のレジスト膜をパターン形成し、これをマスクとしてウェットエッチングを行い、１．２Ｖで駆動するトランジスタ形成領域Ｒｔｒおよび不図示の１．８Ｖで駆動するトランジスタ形成領域におけるゲート絶縁膜１７を除去する。
このとき、１．２Ｖで駆動するトランジスタ形成領域Ｒｔｒおよび不図示の１．８Ｖで駆動するトランジスタ形成領域においては第２素子分離絶縁膜１６の上層もエッチング除去されるが、端部絶縁膜１５部分は第２素子分離絶縁膜１６よりもエッチングレートが小さく、エッチング量が抑制されている。
図面上、上記のエッチング前におけるゲート絶縁膜１７と第２素子分離絶縁膜１６の表面位置を点線で示している。
【００５０】
次に、図５（ｃ）に示すように、２．５Ｖで駆動するトランジスタ形成領域を保護する不図示のレジスト膜を除去した後、１．２Ｖで駆動するトランジスタ形成領域Ｒｔｒおよび不図示の１．８Ｖで駆動するトランジスタ形成領域のそれぞれにおいて、露出しているシリコン半導体基板１０の表面に、熱酸化法によりゲート絶縁膜１８を所定の膜厚で形成する。
このとき、２．５Ｖで駆動するトランジスタ形成領域におけるゲート絶縁膜は厚膜化する。
【００５１】
次に、図６（ａ）に示すように、１．８Ｖで駆動するトランジスタ形成領域および２．５Ｖで駆動するトランジスタ形成領域を保護する不図示のレジスト膜をパターン形成し、これをマスクとしてウェットエッチングを行い、１．２Ｖで駆動するトランジスタ形成領域Ｒｔｒにおけるゲート絶縁膜１８を除去する。
この工程においても、１．２Ｖで駆動するトランジスタ形成領域Ｒｔｒにおいては第２素子分離絶縁膜１６の上層もエッチング除去されるが、端部絶縁膜１５部分は第２素子分離絶縁膜１６よりもエッチングレートが小さく、エッチング量が抑制されており、シリコン半導体基板１０のトランジスタ形成領域Ｒｔｒの端部の露出は抑制されている。
図６（ａ）以降は、第１素子分離絶縁膜１４と第２素子分離絶縁膜１６の境界を明示せず、両者を合わせて素子分離絶縁膜ＩＳＯとして示しており、図６（ａ）においては、上記のエッチング前におけるゲート絶縁膜１８と素子分離絶縁膜ＩＳＯの表面位置を点線で示している。
【００５２】
次に、図６（ｂ）に示すように、１．８Ｖで駆動するトランジスタ形成領域および２．５Ｖで駆動するトランジスタ形成領域を保護する不図示のレジスト膜を除去した後、１．２Ｖで駆動するトランジスタ形成領域Ｒｔｒにおいて、露出しているシリコン半導体基板１０の表面に、熱酸化法によりゲート絶縁膜１９を１〜３ｎｍの膜厚で形成する。
このとき、１．８Ｖで駆動するトランジスタ形成領域におけるゲート絶縁膜は３〜５ｎｍ程度に、２．５Ｖで駆動するトランジスタ形成領域におけるゲート絶縁膜は５〜７ｎｍ程度に、それぞれ厚膜化する。
このようにして、１．２Ｖで駆動するトランジスタ形成領域Ｒｔｒのゲート絶縁膜（第１ゲート絶縁膜）１９、１．８Ｖで駆動するトランジスタ形成領域のゲート絶縁膜（第２ゲート絶縁膜）および２．５Ｖで駆動するトランジスタ形成領域のゲート絶縁膜（第３ゲート絶縁膜）がそれぞれの膜厚で形成される。
【００５３】
次に、第１ゲート絶縁膜１９、第２ゲート絶縁膜および第３ゲート絶縁膜の上層にＣＶＤ法によりポリシリコンを堆積させ、パターン加工して、ゲート電極２０を形成する。
以上のようにして、図１に示すような１．２Ｖで駆動するトランジスタＴｒ、１．８Ｖで駆動するトランジスタおよび２．５Ｖで駆動するトランジスタが形成される。
【００５４】
本実施形態に係る半導体装置の製造方法によれば、ゲート絶縁膜の形成と除去繰り返す工程においても素子分離絶縁膜ＩＳＯの端部に窪みが生じにくく、シリコン半導体基板１０のトランジスタ形成領域Ｒｔｒの端部の露出は抑制されており、トランジスタ形成領域Ｒｔｒの端部におけるゲート絶縁膜の膜厚を厚く形成することができるのでこの領域における電界集中が緩和され、従来例のような寄生トランジスタの発生が抑制される。
従って、ハンプ現象の発生を抑制し、特性のばらつきを抑制して半導体装置を製造することができる。
【００５５】
上記において、１．２Ｖで駆動するＭＯＳトランジスタと、１．８Ｖあるいは２．５Ｖなどの上記と異なる電源電圧で駆動するＭＯＳトランジスタの複数のトランジスタを有する半導体装置について説明しているが、これに限定されず、例えば１．２Ｖで駆動するＭＯＳトランジスタのみを有する場合においても、本実施形態に示すトランジスタの構成および製造方法に適用可能である。
また、上記のアナログ回路用のトランジスタの他に、デジタル回路用のトランジスタを有していてもよい。この場合のアナログ回路用のトランジスタとしても、上記の例えば１．２Ｖで駆動するＭＯＳトランジスタのみを有する場合に適用可能である。
【００５６】
第２実施形態
本実施形態に係る半導体装置は、実質的に第１実施形態に係る半導体装置と同様であるが、例えば、アナログ回路用のＭＯＳトランジスタ（以下アナログトランジスタとも称する）として１．２Ｖで駆動するＭＯＳトランジスタと、１．８Ｖあるいは２．５Ｖなどの上記と異なる電源電圧で駆動するＭＯＳトランジスタの複数のトランジスタを有し、さらにデジタル回路用のＭＯＳトランジスタ（以下デジタルトランジスタとも称する）を有する半導体装置である。
【００５７】
図７は本実施形態に係る半導体装置の断面図であり、図面上右側の領域にアナログトランジスタＴｒ、左側の領域にデジタルトランジスタＴｒ’を有する。
アナログトランジスタＴｒとしては、最も駆動電圧の低い（例えば１．２Ｖ）ＭＯＳトランジスタ部分について示している。
【００５８】
図７に示すように、例えば、シリコン半導体基板１０の活性領域を区分するように２００〜５００ｎｍの深さで形成された素子分離用溝Ｔに、ライナー熱酸化膜１３を介して酸化シリコンからなる素子分離絶縁膜ＩＳＯが埋め込まれている。
アナログトランジスタＴｒとして、上記の活性領域におけるシリコン半導体基板１０の表面に、例えば酸化シリコンからなり、例えば１〜３ｎｍの膜厚のゲート絶縁膜１９が形成され、その上層にポリシリコンからなるゲート電極２０が形成され、また、ゲート電極２０の両側部における活性領域のシリコン半導体基板１０中に、シリコン半導体基板の導電型と逆の導電型である不図示のソース・ドレイン領域が形成されている。
デジタルトランジスタＴｒ’は、上記のアナログトランジスタＴｒとほぼ同様の構成を有する。
【００５９】
図７に示すアナログトランジスタＴｒにおいて、ここで、ゲート絶縁膜１９は、活性領域の端部において他の領域よりも厚膜化された領域を有する。
ここで、上記の活性領域の端部とは、素子分離用溝Ｔの側面とシリコン半導体基板１０の表面から構成される角部近傍を含む領域またはその一部であり、例えば素子分離用溝Ｔの側面の最上部近傍領域やシリコン半導体基板１０の素子分離用溝Ｔに臨む活性領域の縁部近傍のみであってもよい。
また、デジタルトランジスタにおいても、ゲート絶縁膜１９は、活性領域の端部において他の領域よりも厚膜化された領域を有するが、例えば、その厚膜化の程度はアナログトランジスタＴｒにおいてゲート絶縁膜１９が活性領域の端部において他の領域より厚膜化されている程度よりも小さい。
【００６０】
また、本実施形態に係る半導体装置においては、シリコン半導体基板１０の不図示の領域に１．８Ｖあるいは２．５Ｖなどの電源電圧で駆動するアナログトランジスタが形成されており、これらは上記の１．２Ｖで駆動するアナログトランジスタＴｒと実質的に同様の構成となっている。
但し、ゲート絶縁膜については膜厚が異なり、例えば１．８Ｖで駆動するアナログトランジスタの場合には３〜５ｎｍ程度、２．５Ｖで駆動するアナログトランジスタの場合には５〜７ｎｍ程度の膜厚となっている。
また、上記の１．２Ｖで駆動するアナログトランジスタＴｒとは異なる電源電圧で駆動するアナログトランジスタにおいては、ゲート絶縁膜の膜厚について、素子分離用溝Ｔに臨む活性領域の端部において他の領域よりも厚膜化された領域を有する構成は必ずしも必要ではない。
【００６１】
本実施形態に係る半導体装置によれば、アナログおよびデジタルトランジスタの活性領域の端部におけるゲート絶縁膜の膜厚を厚く形成されており、この領域における電界集中が緩和され、従来例のような寄生トランジスタの発生が抑制される。
従って、ハンプ現象の発生が抑制され、特性のばらつきが抑制された半導体装置である。
【００６２】
次に、本実施形態に係る半導体装置の製造方法について、図７に対応する断面図である図８〜１１を参照して説明する。
【００６３】
まず、第１実施形態の図２（ｂ）に示す工程までを本実施形態においても同様に行う。
即ち、例えば、シリコン半導体基板１０の主表面上に例えばパッド熱酸化膜１１とマスク層となる窒化シリコン膜１２を形成し、活性領域であるアナログトランジスタ形成領域Ｒｔｒとデジタルトランジスタ形成領域Ｒｔｒ’を区分する素子分離領域Ｒｉｓｏを選択的に開口するようにレジスト膜を形成し、素子分離領域Ｒｉｓｏに露出した窒化シリコン膜１２およびパッド酸化膜１１を順次エッチングし、素子分離領域Ｒｉｓｏに露出したシリコン半導体基板１０をエッチングして素子分離用溝Ｔを形成し、レジスト膜を除去した後、素子分離用溝Ｔの側面および底面に薄いライナー熱酸化膜１３を形成する。
【００６４】
次に、図８（ａ）に示すように、デジタルトランジスタ形成領域Ｒｔｒ’を保護し、アナログトランジスタ形成領域Ｒｔｒを開口するレジスト膜ＲＳをパターン形成する。
【００６５】
次に、図８（ｂ）に示すように、アナログトランジスタ形成領域Ｒｔｒにおいて、例えば、プルバック工程として、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）などで少しエッチングすることにより、窒化シリコン膜１２の側面を後退させる。デジタルトランジスタ形成領域Ｒｔｒ’においては窒化シリコン膜１２の側面を後退させない。
図面上、窒化シリコン膜１２は側面と上面が後退しており、後退前における表面位置を点線で示している。
【００６６】
次に、図８（ｂ）に示すように、例えば、ＨＤＰを用いたＣＶＤ法により素子分離用溝Ｔを埋め込んで全面に第１素子分離絶縁膜１４を形成し、その後、窒化シリコン膜１２をストッパとしてＣＭＰ法による研磨を行い、第１素子分離絶縁膜１４の表面を平坦化する。
このようにして、シリコン半導体基板１０の表面より高い位置まで素子分離用溝Ｔを埋め込んで第１素子分離絶縁膜１４を形成する。
【００６７】
次に、図８（ｃ）に示すように、例えば、マスク層である窒化シリコン膜１２をマスクとしてウェットエッチングにより第１素子分離絶縁膜１４の一部を除去し、同時にライナー熱酸化膜１３とパッド酸化膜１１の一部についても除去し、シリコン半導体基板１０の活性領域であるアナログトランジスタ形成領域Ｒｔｒの端部Ｅおよびデジタルトランジスタ形成領域Ｒｔｒ’の端部Ｅ’を露出させる。
端部（Ｅ，Ｅ’）とは、上記のように、素子分離用溝Ｔの側面の最上部近傍領域やシリコン半導体基板１０の素子分離用溝Ｔに臨むアナログトランジスタ形成領域Ｒｔｒとデジタルトランジスタ形成領域Ｒｔｒ’の縁部近傍などを含む領域またはその一部である。
ここで、上記のようにプルバック工程を行っていないことにより、デジタルトランジスタ形成領域Ｒｔｒ’の端部Ｅ’として露出する部分がアナログトランジスタ形成領域Ｒｔｒの端部Ｅよりも小さい。
【００６８】
次に、図９（ａ）に示すように、例えば、上記の工程により露出したアナログトランジスタ形成領域Ｒｔｒの端部Ｅおよびデジタルトランジスタ形成領域Ｒｔｒ’の端部Ｅ’におけるシリコン半導体基板１０の表面を熱酸化により酸化して端部絶縁膜（１５，１５’）を形成する。
この結果、端部絶縁膜１５部分の膜厚は、ライナー熱酸化膜１３とパッド酸化膜１１よりも厚く形成されるが、ライナー熱酸化膜１３とパッド酸化膜１１と同様に熱酸化により形成された膜であるので、これらと一体に形成される。
ここで、上記のようにデジタルトランジスタ形成領域Ｒｔｒ’の端部Ｅ’として露出する部分がアナログトランジスタ形成領域Ｒｔｒの端部Ｅよりも小さいことにより、端部Ｅ’の端部絶縁膜１５’の膜厚は端部Ｅの端部絶縁膜１５よりも若干薄く形成される。
【００６９】
次に、図９（ｂ）に示すように、例えば、ＨＤＰを用いたＣＶＤ法により素子分離用溝Ｔを埋め込んで全面に第２素子分離絶縁膜１６を形成し、その後、窒化シリコン膜１２をストッパとしてＣＭＰ法による研磨を行い、第２素子分離絶縁膜１６の表面を平坦化する。
このようにして、シリコン半導体基板１０の表面より高い位置まで素子分離用溝Ｔを埋め込んで第２素子分離絶縁膜１６を形成する。
第１素子分離絶縁膜１４と第２素子分離絶縁膜１６は両者ともにＨＤＰを用いたＣＶＤ法により形成された膜であり、図面上一体に示し、その境界を一点鎖線で示している。
【００７０】
次に、図９（ｃ）に示すように、例えば熱リン酸溶液によって窒化シリコン膜１２を除去する。
【００７１】
次に、トランジスタの駆動電圧に対応したゲート絶縁膜の形成を行う。図面に示す１．２Ｖで駆動するアナログトランジスタは、不図示の１．８Ｖあるいは２．５Ｖで駆動するアナログトランジスタと同時に形成しており、以下のように、ゲート絶縁膜の形成と除去を２回繰り返した後、改めてゲート絶縁膜を形成する。デジタルトランジスタについては、１．２Ｖで駆動するアナログトランジスタと同様にして形成する。
【００７２】
即ち、図１０（ａ）に示すように、まず、例えばウェットエッチングによりパッド酸化膜１１をエッチング除去する。このとき、素子分離用溝Ｔに埋め込んだ第２素子分離絶縁膜１６の表層部分もエッチングされる。
ここで、端部絶縁膜（１５，１５’）、ライナー熱酸化膜１３およびパッド酸化膜１１は熱酸化により形成された膜であり、一方、第１素子分離絶縁膜１４と第２素子分離絶縁膜１６はＨＤＰを用いたＣＶＤ法により形成された膜であり、膜質に差を有するので、パッド酸化膜１１を除去するエッチングにおいて第２素子分離絶縁膜１６はパッド酸化膜１１の膜厚分よりも大きく表面が後退する。図面上、上記のエッチング前におけるパッド酸化膜１１と第２素子分離絶縁膜１６の表面位置を点線で示している。
【００７３】
次に、図１０（ｂ）に示すように、アナログトランジスタ形成領域Ｒｔｒおよびデジタルトランジスタ形成領域Ｒｔｒ’それぞれにおいて露出しているシリコン半導体基板１０の表面に、熱酸化法によりゲート絶縁膜１７を所定の膜厚で形成する。
【００７４】
次に、図１０（ｃ）に示すように、例えば、アナログトランジスタである２．５Ｖで駆動するアナログトランジスタ形成領域を保護する不図示のレジスト膜をパターン形成し、これをマスクとしてウェットエッチングを行い、１．２Ｖで駆動するアナログトランジスタ形成領域Ｒｔｒ、不図示の１．８Ｖで駆動するアナログトランジスタ形成領域およびデジタルトランジスタ形成領域Ｒｔｒ’において、ゲート絶縁膜１７を除去する。
図面上、上記のエッチング前におけるゲート絶縁膜１７と第２素子分離絶縁膜１６の表面位置を点線で示している。
【００７５】
次に、図１１（ａ）に示すように、２．５Ｖで駆動するアナログトランジスタ形成領域を保護する不図示のレジスト膜を除去した後、１．２Ｖで駆動するアナログトランジスタ形成領域Ｒｔｒ、不図示の１．８Ｖで駆動するアナログトランジスタ形成領域およびデジタルトランジスタ形成領域Ｒｔｒ’のそれぞれにおいて、露出しているシリコン半導体基板１０の表面に、熱酸化法によりゲート絶縁膜１８を所定の膜厚で形成する。
このとき、２．５Ｖで駆動するアナログトランジスタ形成領域におけるゲート絶縁膜は厚膜化する。
【００７６】
次に、図１１（ｂ）に示すように、１．８Ｖで駆動するアナログトランジスタ形成領域および２．５Ｖで駆動するアナログトランジスタ形成領域を保護する不図示のレジスト膜をパターン形成し、これをマスクとしてウェットエッチングを行い、１．２Ｖで駆動するアナログトランジスタ形成領域Ｒｔｒおよびデジタルトランジスタ形成領域Ｒｔｒ’におけるゲート絶縁膜１８を除去する。
図１１（ｂ）以降は、第１素子分離絶縁膜１４と第２素子分離絶縁膜１６の境界を明示せず、両者を合わせて素子分離絶縁膜ＩＳＯとして示しており、図１１（ａ）においては、上記のエッチング前におけるゲート絶縁膜１８と素子分離絶縁膜ＩＳＯの表面位置を点線で示している。
【００７７】
次に、図１１（ｃ）に示すように、１．８Ｖで駆動するアナログトランジスタ形成領域および２．５Ｖで駆動するアナログトランジスタ形成領域を保護する不図示のレジスト膜を除去した後、１．２Ｖで駆動するアナログトランジスタ形成領域Ｒｔｒおよびデジタルトランジスタ形成領域Ｒｔｒ’において、露出しているシリコン半導体基板１０の表面に、熱酸化法によりゲート絶縁膜１９を１〜３ｎｍの膜厚で形成する。
このとき、１．８Ｖで駆動するアナログトランジスタ形成領域におけるゲート絶縁膜は３〜５ｎｍ程度に、２．５Ｖで駆動するアナログトランジスタ形成領域におけるゲート絶縁膜は５〜７ｎｍ程度に、それぞれ厚膜化する。
このようにして、１．２Ｖで駆動するアナログトランジスタ形成領域Ｒｔｒのゲート絶縁膜（第１ゲート絶縁膜）１９、１．８Ｖで駆動するトランジスタ形成領域のゲート絶縁膜（第２ゲート絶縁膜）および２．５Ｖで駆動するトランジスタ形成領域のゲート絶縁膜（第３ゲート絶縁膜）がそれぞれの膜厚で形成され、また、デジタルトランジスタ形成領域Ｒｔｒ’においても上記の第１ゲート絶縁膜１９と同様の膜厚のゲート絶縁膜が形成される。
【００７８】
次に、第１ゲート絶縁膜１９、第２ゲート絶縁膜、第３ゲート絶縁膜およびデジタルトランジスタ形成領域Ｒｔｒ’のゲート絶縁膜の上層に、ＣＶＤ法によりポリシリコンを堆積させ、パターン加工して、ゲート電極２０を形成する。
以上のようにして、図７に示すような１．２Ｖで駆動するアナログトランジスタＴｒ、１．８Ｖで駆動するアナログトランジスタ、２．５Ｖで駆動するアナログトランジスタおよびデジタルトランジスタＴｒ’が形成される。
【００７９】
本実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、アナログトランジスタ形成領域Ｒｔｒにおいて、ゲート絶縁膜の形成と除去繰り返す工程においても素子分離絶縁膜の端部に窪みが生じにくく、シリコン半導体基板１０のアナログトランジスタ形成領域Ｒｔｒの端部の露出は抑制されており、アナログトランジスタ形成領域Ｒｔｒの端部におけるゲート絶縁膜の膜厚を厚く形成することができるのでこの領域における電界集中が緩和され、従来例のような寄生トランジスタの発生が抑制される。
従って、ハンプ現象の発生を抑制し、特性のばらつきを抑制して半導体装置を製造することができる。
【００８０】
また、デジタルトランジスタ形成領域Ｒｔｒ’においては、端部絶縁膜の膜厚がアナログトランジスタよりも若干薄いため、素子分離絶縁膜の端部に形成される窪みはアナログトランジスタ形成領域よりも大きくはなるものの従来よりは抑制されており、これに応じて寄生トランジスタの発生が抑制される。
特に、デジタルトランジスタは通常飽和領域で使用されるので、サブスレッシュホールド領域で使用されることはなく、ハンプ現象が問題となることはアナログトランジスタよりも小さい。このため、上記のように素子分離絶縁膜の端部に形成される窪みがアナログトランジスタの場合よりも大きくなっても問題とはならない。
【００８１】
上記において、アナログトランジスタとして、１．２Ｖで駆動するトランジスタと、１．８Ｖあるいは２．５Ｖなどの上記と異なる電源電圧で駆動するトランジスタの複数のトランジスタを有する半導体装置について説明しているが、これに限定されず、例えば１．２Ｖで駆動するトランジスタのみを有する場合においても、本実施形態に示すトランジスタの構成および製造方法に適用可能である。
【００８２】
本発明は、上記の実施形態に限定されない。
例えば、端部絶縁膜の膜厚は、形成するトランジスタの駆動電圧やその種類などに応じて適宜変更することが可能である。
また、活性領域を区分するために形成された溝の形状、大きさおよびその形成方法は所望のトランジスタによって変更できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００８３】
【発明の効果】
以上説明してきたように、本発明の半導体装置は、ハンプ現象の発生が抑制され、特性のばらつきが抑制された半導体装置である。
【００８４】
また、本発明の半導体装置の製造方法によれば、ハンプ現象の発生を抑制し、特性のばらつきを抑制して半導体装置を製造することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７は本発明の第２実施形態に係る半導体装置の断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ａ）および（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３（ａ）および（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）および（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５（ａ）および（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】図１６（ａ）および（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１７】図１７（ａ）および（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】図１８はハンプ現象を説明するＭＯＳトランジスタのサブスレッシュホールド特性曲線である。
【符号の説明】
１０…シリコン半導体基板、１１…パッド熱酸化膜、１２…窒化シリコン膜、１３…ライナー熱酸化膜、１４…第１素子分離絶縁膜、１５，１５’…端部絶縁膜、１６…第２素子分離絶縁膜、１７，１８，１９…ゲート絶縁膜、２０…ゲート電極、ＩＳＯ…素子分離絶縁膜、Ｔｒ…ＭＯＳ（アナログ）トランジスタ、Ｔｒ’…デジタルトランジスタ、Ｔ…素子分離用溝、Ｒｉｓｏ…素子分離領域、Ｒｔｒ…（アナログ）トランジスタ形成領域、Ｒｔｒ’…デジタルトランジスタ形成領域、ＲＳ…レジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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