(57)【要約】【課題】 被試験装置の内部インピーダンス変化に関係ない電流ソースを有するテスト刺激信号を発生させる装置を提供する。【解決手段】電圧ソース発生器とＶ／Ｉ変換部とを備えることを特徴とするテスト刺激信号発生装置。電圧ソース発生器は、内部のメモリに保存されたソースデータをアナログ信号に変換し、アナログ信号とＤＣ電圧レベルの基準信号とを合成して電圧ソーステスト刺激信号を発生させる。Ｖ／Ｉ変換部は、電圧ソーステスト刺激信号を電流ソーステスト刺激信号に変換して、被試験装置の入力ピンに出力する。Ｖ／Ｉ変換部は、被試験装置の入力ピンに存在する内部インピーダンス値の変化に関係なく、電流ソーステスト刺激信号の電流を設定された値で保持する。本発明に係るテスト刺激信号発生装置は、被試験装置の内部インピーダンス変化に関係ない電流ソースを有するテスト刺激信号を発生させて、被試験装置の動作性能を正確にテストできる。【選択図】図３
2005195600.tif 000002
【特許請求の範囲】
【請求項１】
被試験装置の動作性能をテストするテストシステムで、テスト刺激信号を発生させるテスト刺激信号発生装置において、
内部のメモリに保存されたソースデータをアナログ信号に変換し、前記アナログ信号とＤＣ電圧レベルの基準信号とを合成して、電圧ソーステスト刺激信号を発生させる電圧ソース発生器と、
前記電圧ソーステスト刺激信号を電流ソーステスト刺激信号に変換して、前記被試験装置の入力ピンに出力するＶ／Ｉ変換部とを備え、
前記Ｖ／Ｉ変換部は、前記被試験装置の前記入力ピンに存在する内部インピーダンス値の変化に関係なく設定された値で保持される電流を有する、前記電流ソーステスト刺激信号を発生させることを特徴とするテスト刺激信号発生装置。
【請求項２】
前記電圧ソーステスト刺激信号は、前記電圧ソース発生器の出力ピンを介してそれぞれ出力され、
前記Ｖ／Ｉ変換部は、
前記電圧ソース発生器の前記出力ピンにそれぞれ連結されて、設定された電圧レベルを有する前記電圧ソーステスト刺激信号を、所定の電流値を有する前記電流ソーステスト刺激信号にそれぞれ変換する複数のＶ／Ｉ変換回路を備えることを特徴とする請求項１に記載のテスト刺激信号発生装置。
【請求項３】
前記複数のＶ／Ｉ変換回路のそれぞれは、
第１抵抗を通じて、前記電圧ソース発生器の出力ピンに非反転端子が連結され、第２抵抗を通じて、グラウンド電圧に反転端子が連結され、第１ノードに出力端子が連結され、前記非反転端子に印加される前記設定された電圧に応答して、前記第１ノードに第１電圧を出力するＯＰアンプと、
前記ＯＰアンプの反転端子と前記第１ノードとの間に連結されて、前記ＯＰアンプの負の帰還ループを形成する第３抵抗と、
前記ＯＰアンプの非反転端子と第２ノードとの間に連結されて、前記ＯＰアンプの正の帰還ループを形成する第４抵抗と、
前記第１ノードと前記第２ノードとの間に連結され、前記第１ノードの前記第１電圧と前記第２ノードの第２電圧とによって決定される第１電流を流す第５抵抗と、を備えることを特徴とする請求項２に記載のテスト刺激信号発生装置。
【請求項４】
前記第２電圧は、前記被試験装置の内部バイアス電圧であることを特徴とする請求項３に記載のテスト刺激信号発生装置。
【請求項５】
前記第１電流は、前記第２ノードで、第２電流と第３電流とに分配されて出力され、前記電流ソーステスト刺激信号は前記第２電流値を有することを特徴とする請求項３に記載のテスト刺激信号発生装置。
【請求項６】
前記第４抵抗の抵抗値は、前記第５抵抗の抵抗値より大きく、
前記第２電流は、前記第４抵抗を通じて流れる前記第３電流より大きいことを特徴とする請求項５に記載のテスト刺激信号発生装置。
【請求項７】
前記設定された電圧は、前記第１電圧と前記第２電圧との差と同じレベルであり、
前記第５抵抗の抵抗値が変更されれば、前記第１電流の大きさが変更されることを特徴とする請求項３に記載のテスト刺激信号発生装置。
【請求項８】
前記第１ないし前記第４抵抗は、すべて同じ抵抗値を有することを特徴とする請求項３に記載のテスト刺激信号発生装置。
【請求項９】
前記電圧ソース発生器は、相補的な電圧レベルをそれぞれ有する複数の電圧ソーステスト刺激信号対を発生させ、
前記Ｖ／Ｉ変換部は、
前記複数の電圧ソーステスト刺激信号対を、それぞれ同じ範囲の電流値を有する複数の電流ソーステスト刺激信号対にそれぞれ変換して出力する、複数のＶ／Ｉ変換回路対を備えることを特徴とする請求項１に記載のテスト刺激信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト装置に係り、特に、テスト刺激信号発生装置に関する。
【背景技術】
【０００２】
一連の製造工程を経て完成された半導体装置は、使用者に販売される前に、予めその不良検査が行われる。半導体装置の検査は、自動テスト装備（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ：以下、ＡＴＥ）またはＩＣテスターのような専用ハードウェアによって行われる。ＡＴＥは、自動で半導体装置の動作性能を検査する装備であって、被試験装置（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：以下、ＤＵＴ）にテスト刺激信号（例えば、電気信号）を印加し、該当被試験装置から出力される応答信号（例えば、電流値または電圧値）を評価する。ここで、被試験装置に印加されるテスト刺激信号は、通例的にテスト刺激信号発生装置によって発生される。テスト刺激信号発生装置によって発生されるテスト刺激信号は、通例的に設定されたレベル範囲の電圧ソースを有する。
【０００３】
一方、一部半導体装置、特に、通信システムで用いられる半導体装置の動作特性を評価するためには、電流ソースを有するテスト刺激信号が必要である。したがって、テスト刺激信号発生装置によって発生されるテスト刺激信号の電圧ソースは、電流ソースに変換される必要がある。従来は、抵抗を用いてテスト刺激信号の電圧ソースを電流ソースに変換していた。
【０００４】
図１は、従来技術に係るテスト刺激信号発生装置と被試験装置とを示す図面である。図１を参照すれば、テスト刺激信号発生装置１０は、電圧ソース発生器２０と抵抗Ｒｅ１、Ｒｅ２とを含む。前記抵抗Ｒｅ１、Ｒｅ２は、前記電圧ソース発生器２０の出力ピン３１、３２と、ＤＵＴ ４０の入力ピン４１、４２との間にそれぞれ連結される。図１では、簡略化のために、前記ＤＵＴ ４０の入力ピン４１、４２のみが示され、他の部分は省略されている。また、前記ＤＵＴ ４０内部の抵抗Ｒｎ１、Ｒｎ２は、前記入力ピン４１、４２にそれぞれ存在する寄生抵抗を等価回路で示したものである。前記電圧ソース発生器２０は、クロック発生器２１、ソースメモリ２２、Ｄ／Ａ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）コンバータ２３、低周波数フィルター２４、増幅制御部２５、第１及び第２信号合成器２６、２７、第１及び第２ドライバーアンプ２８、２９、及びＤＣ電圧発生器３０を含む。前記電圧ソース発生器２０は、電圧ソースを有するテスト刺激信号ＴＳＶ１、ＴＳＶ２を発生させる。前記テスト刺激信号ＴＳＶ１、ＴＳＶ２は、例えば、サイン波のようなアナログ信号であり、相補的な電圧Ｖｐｐ、Ｖｐｎレベルをそれぞれ有する。前記テスト刺激信号ＴＳＶ１、ＴＳＶ２がアナログ信号であるため、前記電圧Ｖｐｐ、Ｖｐｎのレベルがそれぞれ周期的に変更される。
【０００５】
図１を参照すれば、電圧ソースを有する前記テスト刺激信号ＴＳＶ１、ＴＳＶ２は、前記抵抗Ｒｅ１、Ｒｅ２によって電流ソースを有するテスト刺激信号ＴＳＩ１、ＴＳＩ２に変換される。ここで、前記抵抗Ｒｅ１、Ｒｅ２のそれぞれに流れる電流Ｉｐｐ、Ｉｐｎは、前記電圧Ｖｐｐ、Ｖｐｎと前記ＤＵＴ ４０内部のバイアス電圧Ｖｐｉｎ１、Ｖｐｉｎ２とによって決定される。それを数式で表せば次の通りである。
【０００６】
【数１】
2005195600.tif 000003
【０００７】
前記数式１で前記バイアス電圧Ｖｐｉｎ１、Ｖｐｉｎ２は、前記ＤＵＴ ４０の内部インピーダンス、すなわち、前記入力ピン４１、４２に存在する前記抵抗Ｒｎ１、Ｒｎ２と前記電流Ｉｐｐ、Ｉｐｎとによって決定される。したがって、前記抵抗Ｒｎ１、Ｒｎ２の値が変更されれば、前記バイアス電圧Ｖｐｉｎ１、Ｖｐｉｎ２のレベルも変更される。また、前記数式１を参照すれば、前記電流Ｉｐｐ、Ｉｐｎは前記バイアス電圧Ｖｐｉｎ１、Ｖｐｉｎ２の影響を受ける。ここで、前記バイアス電圧Ｖｐｉｎ１はＩｐｐ×Ｒｎ１であり、前記バイアス電圧Ｖｐｉｎ２はＩｐｎ×Ｒｎ２であるため、前記電流Ｉｐｐ、Ｉｐｎは次の数式で表される。
【０００８】
【数２】
2005195600.tif 000004
【０００９】
好ましくは、前記ＤＵＴ ４０の動作性能を正確にテストするためには、前記入力ピン４１、４２のそれぞれに印加される前記電流Ｉｐｐ、Ｉｐｎが同一でなければならない。前記電流Ｉｐｐ、Ｉｐｎが同一となるためには、前記バイアス電圧Ｖｐｉｎ１、Ｖｐｉｎ２が同一でなければならない。しかし、製造工程の条件によって、前記入力ピン４１、４２にそれぞれ存在する前記抵抗Ｒｎ１、Ｒｎ２の値が相異なることがあるため、同じレベルの前記バイアス電圧Ｖｐｉｎ１、Ｖｐｉｎ２を有するように、前記ＤＵＴ ４０を製造することは非常に難しい。
【００１０】
例えば、前記抵抗Ｒｅ１、Ｒｅ２がそれぞれ１Ωであり、前記抵抗Ｒｎ１、Ｒｎ２がそれぞれ３Ω、１Ωであり、前記電圧Ｖｐｐ、Ｖｐｎがそれぞれ１２ｍＶないし８ｍＶ範囲に変更されると仮定しよう。その値を前記数学式２に代入すれば、前記電流Ｉｐｐは３ｍＡ〜２ｍＡであり、前記電流Ｉｐｎは６ｍＡないし４ｍＡであるとそれぞれ計算される。このように、前記入力ピン４１、４２に存在する前記抵抗Ｒｎ１、Ｒｎ２間の差によって、前記入力ピン４１、４２に入力される前記電流Ｉｐｐ、Ｉｐｎの間にも差が発生する。
【００１１】
ここで、前記電圧Ｖｐｐ、Ｖｐｎのレベルを調節することで、前記電流Ｉｐｐ、Ｉｐｎを同じ値に調節できる。例えば、前記電圧Ｖｐｐが１２ｍＶないし８ｍＶ範囲に変更され、前記電圧Ｖｐｎが６ｍＶないし４ｍＶ範囲に変更されるように調節すれば、前記電流Ｉｐｐ、Ｉｐｎが全て３ｍＡないし２ｍＡ範囲で同一となる。
【００１２】
しかし、図１を参照すれば、前記第１ドライバーアンプ２８と前記第２ドライバーアンプ２９との入力端には、前記ＤＣ電圧発生器３０によって同じＤＣ電圧がそれぞれ入力される。したがって、前記電圧Ｖｐｐと前記電圧Ｖｐｎとを相異なるレベルの範囲に調節することは不可能である。
【００１３】
図２は、図１に示されたテスト刺激信号発生装置１０から発生される、テスト刺激信号ＴＳＩ１、ＴＳＩ２の波形を示す図面である。図２Ａないし図２Ｃは、前記ＤＵＴ ４０の内部インピーダンス値、すなわち、抵抗Ｒｎ１、Ｒｎ２の値が、例えば、それぞれ５０Ω、１００Ω、１５０Ωである時の前記テスト刺激信号ＴＳＩ１、ＴＳＩ２の波形を示す。図２を参照すれば、前記ＤＵＴ ４０の内部インピーダンス値が増加するほど、前記テスト刺激信号ＴＳＩ１、ＴＳＩ２の電流Ｉｐｐ、Ｉｐｎが減少する。
【００１４】
前述したように、従来のテスト刺激信号発生装置１０によって発生された前記テスト刺激信号ＴＳＩ１、ＴＳＩ２は、前記ＤＵＴ ４０の内部インピーダンス値によってその電流Ｉｐｐ、Ｉｐｎの値が変更されるため、前記ＤＵＴ ４０の動作性能を正確にテストできないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が達成しようとする技術的課題は、被試験装置の内部インピーダンス変化に関係ない電流ソースを有するテスト刺激信号を発生させて、被試験装置の動作性能を正確にテストできるテスト刺激信号発生装置を提供するところにある。
【課題を解決するための手段】
【００１６】
前記技術的課題を達成するための本発明に係るテスト刺激信号発生装置は、被試験装置の動作性能をテストするテストシステムで、テスト刺激信号を発生させて前記被試験装置の入力ピンに出力するテスト刺激信号発生装置において、電圧ソース発生器とＶ／Ｉ（ｖｏｌｔａｇｅ ｔｏ ｃｕｒｒｅｎｔ）変換部とを備えることを特徴とする。電圧ソース発生器は、内部のメモリに保存されたソースデータをアナログ信号に変換し、アナログ信号とＤＣ電圧レベルの基準信号とを合成して電圧ソーステスト刺激信号を発生させる。Ｖ／Ｉ変換部は、電圧ソーステスト刺激信号を電流ソーステスト刺激信号に変換して、被試験装置の入力ピンに出力する。Ｖ／Ｉ変換部は、被試験装置の入力ピンに存在する内部インピーダンス値の変化に関係なく、電流ソーステスト刺激信号の電流を設定された値で保持する。
【発明の効果】
【００１７】
本発明に係るテスト刺激信号発生装置は、被試験装置の内部インピーダンス変化に関係ない電流ソースを有するテスト刺激信号を発生させて、被試験装置の動作性能を正確にテストできる。
【発明を実施するための最良の形態】
【００１８】
本発明と本発明の動作上の利点及び、本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施例を示す添付図面及び図面に記載された内容を参照せねばならない。
以下、添付図面を参照して、本発明の好ましい実施例を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１９】
図３は、本発明に係るテスト刺激信号発生装置と被試験装置とを示す図面である。図３を参照すれば、テスト刺激信号発生装置１００は、電圧ソース発生器１１０とＶ／Ｉ変換部１３０とを含む。前記電圧ソース発生器１１０は、所定電圧Ｖｉｎ１、Ｖｉｎ２レベルのテスト刺激信号ＴＳＳＶ１、ＴＳＳＶ２を発生させる。前記電圧ソース発生器１１０は、クロック発生器１１１、ソースメモリ１１２、Ｄ／Ａコンバータ１１３、低周波数フィルター１１４、増幅制御部１１５、第１及び第２信号合成器１１６、１１７、一対のドライバーアンプ１１８、１１９、及びＤＣ電圧発生器１２０を含む。前記クロック発生器１１１はサンプリングクロック信号ＳＣＬＫを発生させる。図３で、前記電圧ソース発生器１１０が一対のドライバーアンプ１１８、１１９を含むと示されているが、前記電圧ソース発生器１１０は追加のドライバーアンプを備えても良い。前記ソースメモリ１１２は、テスト刺激信号のソースデータであるサンプリングデータＳＤＡＴＡを保存し、前記サンプリングクロック信号ＳＣＬＫに応答して前記サンプリングデータＳＤＡＴＡを出力する。前記Ｄ／Ａコンバータ１１３は前記サンプリングクロック信号ＳＣＬＫに応答して、前記サンプリングデータＳＤＡＴＡをアナログ信号ＡＳＩＧに変換する。前記低周波数フィルター１１４は前記アナログ信号ＡＳＩＧをフィルターリングして、低周波数成分のみを出力する。前記増幅制御部１１５は、前記低周波数フィルター１１４から受信される前記アナログ信号ＡＳＩＧの増幅比率を制御し、その制御された増幅割合で前記アナログ信号ＡＳＩＧを増幅させて出力する。前記第１信号合成器１１６と前記第２信号合成器１１７とは、前記増幅制御部１１５によって増幅された前記アナログ信号ＡＳＩＧと、前記ＤＣ電圧発生器１２０とによって発生されたＤＣ電圧レベルの基準信号ＲＥＦとをそれぞれ合成して、内部信号ＩＮ１、ＩＮ２を出力する。前記ドライバーアンプ１１８の非反転端子（＋）には前記内部信号ＩＮ１が入力され、その反転端子（−）はグラウンド電圧に連結される。また、前記ドライバーアンプ１１９の反転端子（−）には前記内部信号ＩＮ２が入力され、その非反転端子（＋）はグラウンド電圧に連結される。前記ドライバーアンプ１１８、１１９は前記内部信号ＩＮ１、ＩＮ２にそれぞれ応答して、前記テスト刺激信号ＴＳＳＶ１、ＴＳＳＶ２を出力ピン１２１、１２２にそれぞれ出力する。
【００２０】
ここで、前記テスト刺激信号ＴＳＳＶ１、ＴＳＳＶ２は、例えば、サイン波のようなアナログ信号であり、相補的な電圧Ｖｉｎ１、Ｖｉｎ２レベルを有する。前記テスト刺激信号ＴＳＳＶ１、ＴＳＳＶ２がアナログ信号であるため、前記電圧Ｖｉｎ１、Ｖｉｎ２のそれぞれは、設定された範囲内で周期的に変更される。
【００２１】
前記Ｖ／Ｉ変換部１３０は、電圧ソース発生器１１０から受信される電圧ソースを有する前記テスト刺激信号ＴＳＳＶ１、ＴＳＳＶ２を、電流ソースを有するテスト刺激信号ＴＳＳＩ１、ＴＳＳＩ２に変換して出力する。前記Ｖ／Ｉ変換部１３０は、前記電圧ソース発生器１１０の前記出力ピン１２１、１２２にそれぞれ連結されるＶ／Ｉ変換回路１３１、１３２を含む。前記Ｖ／Ｉ変換回路１３１は、抵抗Ｒ１１ないしＲ１５とＯＰ（Ｏｐｅｒａｔｉｏｎａｌ）アンプ１４１とを含む。前記抵抗Ｒ１１は、前記電圧ソース発生器１１０の出力ピン１２１と前記ＯＰアンプ１４１の非反転端子（＋）との間に連結され、前記抵抗Ｒ１２は、グラウンド電圧と前記ＯＰアンプ１４１の反転端子（−）との間に連結される。前記抵抗Ｒ１３は、前記ＯＰアンプ１４１の反転端子（−）とノードＮＤ１との間に連結されて、前記ＯＰアンプ１４１の負の帰還ループを形成する。前記抵抗Ｒ１４は、前記ＯＰアンプ１４１の非反転端子（＋）とノードＮＤ２との間に連結されて、前記ＯＰアンプ１４１の正の帰還ループを形成する。前記抵抗Ｒ１５の一方の端子は前記ノードＮＤ１に連結され、他方の端子は前記ノードＮＤ２及びＤＵＴ ２００の入力ピン２０１に連結される。
【００２２】
前記ＯＰアンプ１４１は、前記非反転端子（＋）に入力される電圧Ｖｉｎ１レベルの前記テスト刺激信号ＴＳＳＶ１に応答して、前記ノードＮＤ１に電圧Ｖｏｐ１を出力する。一方、前記ノードＮＤ２は電圧Ｖｏｐ２レベルとなる。前記電圧Ｖｏｐ２は、前記ＤＵＴ ２００の内部バイアス電圧、すなわち、前記ＤＵＴ ２００内部の抵抗Ｒｉ１によって発生される電圧である。したがって、前記抵抗Ｒｉ１の大きさが変更されれば、前記電圧Ｖｏｐ２も変更される。前記抵抗Ｒｉ１は、前記ＤＵＴ ２００の入力ピン２０１に存在する寄生抵抗を等価回路で示したものである。ここで、前記電圧Ｖｉｎ１、Ｖｏｐ１、Ｖｏｐ２の関係を数式で表せば下記の通りである。
【００２３】
【数３】
2005195600.tif 000005
【００２４】
前記数式３を参照すれば、前記電圧Ｖｏｐ１は前記電圧Ｖｉｎ１、Ｖｏｐ２によって決定される。また、前記ＤＵＴ ２００の内部バイアス電圧Ｖｏｐ２が増加または減少されれば、前記ＯＰアンプ１４１から出力される前記電圧Ｖｏｐ１は、前記電圧Ｖｏｐ２と同じ割合で増加または減少される。したがって、前記電圧Ｖｏｐ１、Ｖｏｐ２間の差異値である前記電圧Ｖｉｎ１は、一定の範囲内に保持される。
【００２５】
前記抵抗Ｒ１５には、前記電圧Ｖｏｐ１と前記電圧Ｖｏｐ２とによって決定された電流Ｉ１が流れ、前記電流Ｉ１は、前記ノードＮＤ２で電流Ｉｐ１、Ｉｐ２に分配されて出力される。前記ノードＮＤ２から出力される前記テスト刺激信号ＴＳＳＩ１は前記電流Ｉｐ１値を有する。ここで、前記抵抗Ｒ１５の値より前記抵抗Ｒ１４の値が十分に大きく設定されれば、前記抵抗Ｒ１４に流れる漏洩電流Ｉｐ２が減少されて、前記電流Ｉｐ１は前記電流Ｉ１とほぼ同じ大きさを有する。
【００２６】
好ましくは、前記抵抗Ｒ１１ないしＲ１４の大きさは同一に設定され、前記抵抗Ｒ１５は前記抵抗Ｒ１１ないしＲ１４より十分に小さな抵抗値を有するように設定される。例えば、前記抵抗Ｒ１１ないしＲ１４が１００ｋΩと設定されれば、前記抵抗Ｒ１５は１ｋΩと設定される。一方、前記抵抗Ｒ１５に流れる前記電流Ｉ１は、次の数式で計算される。
【００２７】
【数４】
2005195600.tif 000006
【００２８】
前記数式４を参照すれば、前記電流Ｉ１の大きさは、前記電圧Ｖｏｐ１、Ｖｏｐ２と前記抵抗Ｒ１５とによって決定される。したがって、前記抵抗Ｒ１５の大きさを変更することによって、前記電流Ｉ１の大きさが制御され得る。また、前記数式３を参照すれば、前記電圧Ｖｉｎ１が常に一定範囲内で保持されるため、前記電流Ｉ１が前記ＤＵＴ ２００の内部インピーダンス変化に関係なく、常に一定範囲内で保持され得る。つまり、前記ＤＵＴ ２００入力ピン２０１に印加される前記テスト刺激信号ＴＳＳＩ１の電流Ｉｐ１値が、常に一定範囲内に保持される。
【００２９】
前記Ｖ／Ｉ変換回路１３２は、抵抗Ｒ２１ないしＲ２５とＯＰアンプ１４２とを含む。前記抵抗Ｒ２１は、前記電圧ソース発生器１１０の出力ピン１２２と、前記ＯＰアンプ１４２の非反転端子（＋）との間に連結され、前記抵抗Ｒ２２は、グラウンド電圧と前記ＯＰアンプ１４２の反転端子（−）との間に連結される。前記抵抗Ｒ２３は、前記ＯＰアンプ１４２の反転端子（−）とノードＮＤ３との間に連結され、前記抵抗Ｒ２４は、前記ＯＰアンプ１４２の非反転端子（＋）とノードＮＤ４との間に連結される。前記抵抗Ｒ２５の一方の端子は前記ノードＮＤ３に連結され、他方の端子は前記ノードＮＤ４及び前記ＤＵＴ ２００の入力ピン２０２に連結される。
【００３０】
前記ＯＰアンプ１４２は、前記非反転端子（＋）に入力される電圧Ｖｉｎ２レベルの前記テスト刺激信号ＴＳＳＶ２に応答して、前記ノードＮＤ３に出力電圧Ｖｏｎ１を出力する。一方、前記ノードＮＤ４は電圧Ｖｏｎ２レベルとなる。前記電圧Ｖｏｎ２は、前記ＤＵＴ ２００の内部バイアス電圧、すなわち、前記ＤＵＴ ２００内部の抵抗Ｒｉ２によって発生される電圧である。したがって、前記抵抗Ｒｉ２の大きさが変更されれば、前記電圧Ｖｏｎ２も変更される。前記抵抗Ｒｉ２は、前記ＤＵＴ ２００の入力ピン２０２に存在する寄生抵抗を等価回路で示したものである。ここで、前記電圧Ｖｉｎ２、Ｖｏｎ１、Ｖｏｎ２の関係を数式で表せば下記の通りである。
【００３１】
【数５】
2005195600.tif 000007
【００３２】
前記数式５を参照すれば、前記電圧Ｖｏｎ１は前記電圧Ｖｉｎ２、Ｖｏｎ２によって決定される。また、前記電圧Ｖｏｎ２が増加または減少されれば、前記ＯＰアンプ１４２から出力される前記電圧Ｖｏｎ１は、前記電圧Ｖｏｎ２と同じ割合で増加または減少される。したがって、前記電圧Ｖｏｎ１、Ｖｏｎ２間の差異値である前記電圧Ｖｉｎ２は一定範囲内に保持される。
【００３３】
前記抵抗Ｒ２５には、前記電圧Ｖｏｎ１と前記電圧Ｖｏｎ２とによって決定された電流Ｉ２が流れ、前記電流Ｉ２は、前記ノードＮＤ４で電流Ｉｎ１、Ｉｎ２に分配されて出力される。前記ノードＮＤ４から出力される前記テスト刺激信号ＴＳＳＩ２は、前記電流Ｉｎ１値を有する。ここで、前記抵抗Ｒ２５の値より前記抵抗Ｒ２４の値が十分に大きく設定されれば、前記抵抗Ｒ２４に流れる漏洩電流Ｉｎ２が減少されて、前記電流Ｉｎ１は前記電流Ｉ２とほぼ同じ大きさを有する。
【００３４】
好ましくは、前記抵抗Ｒ２１ないしＲ２４の大きさは同一に設定され、前記抵抗Ｒ２５は前記抵抗Ｒ２１ないしＲ２４より十分に小さな抵抗値を有するように設定される。例えば、前記抵抗Ｒ２１ないしＲ２４が１００ｋΩと設定されれば、前記抵抗Ｒ２５は１ｋΩと設定される。また、前記抵抗Ｒ２１ないしＲ２４と前記抵抗Ｒ１１ないしＲ１４との大きさは同一に設定され、前記抵抗Ｒ１５、Ｒ２５の大きさが同一に設定される。一方、前記抵抗Ｒ２５に流れる前記電流Ｉ２は次の数式で計算される。
【００３５】
【数６】
2005195600.tif 000008
【００３６】
前記数式６を参照すれば、前記電流Ｉ２の大きさは、前記電圧Ｖｏｎ１、Ｖｏｎ２と前記抵抗Ｒ２５とによって決定される。したがって、前記抵抗Ｒ２５の大きさを変更することによって、前記電流Ｉ２の大きさが制御され得る。また、前記数式５を参照すれば、前記電圧Ｖｉｎ２が常に一定範囲内に保持されるため、前記電流Ｉ２が前記ＤＵＴ ２００の内部インピーダンス変化に関係なく、常に一定範囲内に保持され得る。つまり、前記ＤＵＴ ２００入力ピン２０２に印加される前記テスト刺激信号ＴＳＳＩ２の電流Ｉｎ１値が、常に一定範囲内に保持される。
【００３７】
前述したように、本発明に係るテスト刺激信号発生器１００は、前記ＤＵＴ ２００内部の前記抵抗Ｒｉ１、Ｒｉ２間の大きさの差によって、内部バイアス電圧Ｖｏｐ２、Ｖｏｎ２間に差が発生しても、前記入力ピン２０１、２０２に同じ大きさの電流Ｉｐ１、Ｉｎ１を提供できる。例えば、前記電圧Ｖｉｎ１、Ｖｉｎ２がそれぞれ１Ｖであり、前記電圧Ｖｏｐ２が２Ｖであり、前記電圧Ｖｏｎ２が２．５Ｖであると仮定しよう。その場合、前記数式３と前記数式５とによって、前記電圧Ｖｏｐ１は３Ｖとなり、前記電圧Ｖｏｎ１は３．５Ｖとなる。前記ＤＵＴ ２００の内部バイアス電圧Ｖｏｐ２、Ｖｏｎ２が変更されるとしても、前記電圧Ｖｉｎ１、Ｖｉｎ２が一定に保持されるため、前記入力ピン２０１、２０２に入力される前記電流Ｉｐ１、Ｉｎ１の大きさも同一に保持され得る。
【００３８】
一方、図３で、前記電圧ソース発生器１１０が追加のドライバーアンプを更に含む時、前記電圧ソース発生器１１０は、追加されるドライバーアンプの数と同数の出力ピンを追加で備え、その追加された出力ピンのそれぞれには追加のＶ／Ｉ変換回路が連結され得る。
【００３９】
次いで、図４を参照して、前記のように構成された本発明に係るテスト刺激信号発生装置１００によって発生されるテスト刺激信号ＴＳＳＩ１、ＴＳＳＩ２の電流Ｉｐ１、Ｉｎ１と、前記ＤＵＴ ２００の内部インピーダンス値との関係を説明する。図４は、図３に示されたテスト刺激信号発生装置１００から発生される前記テスト刺激信号ＴＳＳＩ１、ＴＳＳＩ２の波形を示す図面である。
【００４０】
図４Ａないし図４Ｃは、前記ＤＵＴ ２００の内部インピーダンス値、すなわち、前記抵抗Ｒｉ１、Ｒｉ２の値が、例えば、それぞれ５０ｋΩ、１００ｋΩ、１５０ｋΩである時の前記テスト刺激信号ＴＳＳＩ１、ＴＳＳＩ２の波形を示す。図４を参照すれば、前記ＤＵＴ ２００の内部インピーダンス値の変化に関係なく、前記テスト刺激信号ＴＳＳＩ１、ＴＳＳＩ２の電流Ｉｐ１、Ｉｎ１は一定に保持される。したがって、前記ＤＵＴ ２００の入力ピン２０１、２０２に存在する前記抵抗Ｒｉ１、Ｒｉ２の値が相異なる場合でも、前記入力ピン２０１、２０２に入力される前記電流Ｉｐ１、Ｉｎ１は同一に保持される。その結果、前記ＤＵＴ ２００の動作性能を正確にテストできる。
【００４１】
本発明は、図面に示された実施例を参照して説明されているが、これは例示されたものに過ぎず、当業者ならば、これらから多様な変形及び均等な他の実施例が可能であるということが理解できるだろう。したがって、本発明の真正の技術的保護範囲は、特許請求の範囲の技術的思想によって決められねばならない。
【図面の簡単な説明】
【００４２】
【図１】従来技術に係るテスト刺激信号発生装置と被試験装置とを示す図面である。
【図２Ａ】図１に示されたテスト刺激信号発生装置から発生されるテスト刺激信号の波形を示す図面である。
【図２Ｂ】図１に示されたテスト刺激信号発生装置から発生されるテスト刺激信号の波形を示す図面である。
【図２Ｃ】図１に示されたテスト刺激信号発生装置から発生されるテスト刺激信号の波形を示す図面である。
【図３】本発明に係るテスト刺激信号発生装置と被試験装置とを示す図面である。
【図４Ａ】図３に示されたテスト刺激信号発生装置から発生されるテスト刺激信号の波形を示す図面である。
【図４Ｂ】図３に示されたテスト刺激信号発生装置から発生されるテスト刺激信号の波形を示す図面である。
【図４Ｃ】図３に示されたテスト刺激信号発生装置から発生されるテスト刺激信号の波形を示す図面である。
【符号の説明】
【００４３】
１００  テスト刺激信号発生装置
１１０  電圧ソース発生器
１１１  クロック発生器
１１２  ソースメモリ
１１３  Ｄ／Ａコンバータ
１１４  低周波数フィルター
１１５  増幅制御部
１１６  第１信号合成器
１１７  第２信号合成器
１１８、１１９  ドライバーアンプ
１２０  ＤＣ電圧発生器
１２１、１２２  出力ピンに
１３０  Ｖ／Ｉ変換部
１３１、１３２  Ｖ／Ｉ変換回路
１４１、１４２  ＯＰアンプ
２００  ＤＵＴ
２０１、２０２  入力ピン
ＳＣＬＫ  サンプリングクロック信号
ＳＤＡＴＡ  サンプリングデータ
ＡＳＩＧ  アナログ信号
ＲＥＦ  基準信号
ＩＮ１、ＩＮ２  内部信号
ＴＳＶ１、ＴＳＳＶ２  テスト刺激信号
Ｖｉｎ１、Ｖｉｎ２、Ｖｏｐ１、Ｖｏｐ２  電圧
ＴＳＳＩ１、ＴＳＳＩ２  テスト刺激信号
Ｒ１１〜Ｒ１５、Ｒ２１〜Ｒ２５  抵抗
ＮＤ１〜ＮＤ３  ノード
Ｉ１、Ｉ２、Ｉｐ１、Ｉｐ２、Ｉｎ１、Ｉｎ２  電流
【図１】
2005195600.tif 000009
【図２Ａ】
2005195600.tif 000010
【図２Ｂ】
2005195600.tif 000011
【図２Ｃ】
2005195600.tif 000012
【図３】
2005195600.tif 000013
【図４Ａ】
2005195600.tif 000014
【図４Ｂ】
2005195600.tif 000015
【図４Ｃ】
2005195600.tif 000016