(57)【要約】【課題】局所配線層を形成した半導体基板を酸素を含む雰囲気中で熱処理した場合に、この局所配線層の酸化を防止できるようにした半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１上に形成した第１層間絶縁膜５上に局所配線１５を形成し、この局所配線１５を覆うように第１層間絶縁膜５上に第２層間絶縁膜８を形成する。次に、この第２層間絶縁膜８上に強誘電体キャパシタＣを形成し、この強誘電体キャパシタＣを覆うように第２層間絶縁膜８上に第３層間絶縁膜１１を形成し、強誘電体キャパシタＣ上と、局所配線１５上にそれぞれビアホールＶ１、Ｖ２を形成する。そして、このシリコン基板１にリカバリーＯ２アニールを施す。局所配線１５の上側部分、又はこの局所配線の上側から下側にかけて全ての部分をＴｉＡｌＮで形成することによって、この局所配線１５の酸化を防ぐことができる。【選択図】  図３
2005026331.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた三層以上の層間絶縁膜と、
前記層間絶縁膜同士の複数の膜間のうち、一の前記膜間に設けられた強誘電体キャパシタと、
前記層間絶縁膜同士の他の前記膜間に設けられた局所配線層と、
前記局所配線層上の前記層間絶縁膜と、前記強誘電体キャパシタ上の前記層間絶縁膜とにそれぞれ設けられた配線接続用の開口部とを備え、
前記局所配線層は少なくともその上側部分が難酸化性の導電膜からなることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた三層以上の層間絶縁膜と、
前記層間絶縁膜同士の複数の膜間のうち、一の前記膜間に設けられた強誘電体キャパシタと、
前記層間絶縁膜同士の他の前記膜間に設けられた局所配線層と、
前記局所配線層上の前記層間絶縁膜と、前記強誘電体キャパシタ上の前記層間絶縁膜とにそれぞれ設けられた配線接続用の開口部と、
前記開口部から露出した前記局所配線層上を覆うように前記開口部内に設けられた難酸化性の導電膜と、を備えたことを特徴とする半導体装置。
【請求項３】
半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に強誘電体キャパシタ及び局所配線層の一方を形成する工程と、
前記強誘電体キャパシタ及び前記局所配線層の一方が形成された前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜よりも上層に形成された他の層間絶縁膜上に前記強誘電体キャパシタ及び前記局所配線層の他方を形成する工程と、
前記強誘電体キャパシタ及び前記局所配線層の他方が形成された前記他の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
前記局所配線層上の層間絶縁膜と、前記強誘電体キャパシタ上の層間絶縁膜とに配線接続用の開口部をそれぞれ形成する工程と、
前記開口部を形成した後で、前記半導体基板を酸素を含む雰囲気中で熱処理する工程とを含み、
前記局所配線層を形成する工程では、
前記局所配線層の少なくとも上側部分を難酸化性の導電膜で形成することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に強誘電体キャパシタ及び局所配線層の一方を形成する工程と、
前記強誘電体キャパシタ及び前記局所配線層の一方が形成された前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜よりも上層に形成された他の層間絶縁膜上に前記強誘電体キャパシタ及び前記局所配線層の他方を形成する工程と、
前記強誘電体キャパシタ及び前記局所配線層の他方が形成された前記他の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
前記局所配線層上の層間絶縁膜と、前記強誘電体キャパシタ上の層間絶縁膜とに配線接続用の開口部をそれぞれ形成する工程と、
前記開口部から露出した前記局所配線層上を覆うように前記開口部内に難酸化性の導電膜を形成する工程と、
前記難酸化性の導電膜を形成した後で、前記半導体基板を酸素を含む雰囲気中で熱処理する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記他の層間絶縁膜は、前記第２の層間絶縁膜であることを特徴とする請求項３又は請求項４に記載の半導体装置の製造方法。
【請求項６】
前記難酸化性の導電膜は、チタンアルミナイトライドであることを特徴とする請求項３又は請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、シリコン基板に形成されたＭＯＳトランジスタのソース又はドレインを層間絶縁膜上に引き出すための局所配線（ｌｏｃａｌ  ｉｎｔｅｒｃｏｎｅｃｔ）を難酸化性の導電膜であるチタンアルミナイトライド（ＴｉＡｌＮ）で構成し、これにより、強誘電体膜の結晶性を回復させるリカバリーＯ２アニール工程等において、局所配線の酸化を防止できるようにしたものである。
【０００２】
【従来の技術】
従来から、強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍｅｍｏｒｙ）が広く知られている。この強誘電体メモリは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。この種の強誘電体メモリにおいても、他のＤＲＡＭ（ｄａｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）等の半導体装置と同様にその微細化、高集積化が進みつつある。
【０００３】
特許文献１には、微細な接続プラグと局所配線を有するメモリ・ロジック混載半導体装置が記載されている。ここで、接続プラグとは、層間絶縁膜等に設けられた開口部にタングステン等の高融点金属が埋め込まれて形成された電極のことであり、層間絶縁膜を挟んで上下に設けられた素子間を垂直方向に電気的に接続するものである。
【０００４】
また、局所配線とは、下側の層間絶縁膜と、上側の層間絶縁膜との間で水平方向に設けられた配線パターンのことであり、例えばプラグ電極間を接続するものである。この局所配線は、通常、窒化チタン（ＴｉＮ）で形成されることが多い。局所配線技術は、配線設計の自由度を高めるために必要不可欠な技術であり、ＤＲＡＭだけでなくＦｅＲＡＭにも適用されている。
【０００５】
【特許文献１】
特開２００２−２６１１６１号公報
【０００６】
【発明が解決しようとする課題】
ところで、従来例に係るメモリ・ロジック混載半導体装置の製造方法によれば、局所配線を窒化チタン（ＴｉＮ）で形成していた。しかしながら、この局所配線技術をＦｅＲＡＭに適用した場合には、ＦｅＲＡＭを製造する過程で局所配線が酸化されてしまい、その電気抵抗が増大してしまうという問題があった。
【０００７】
即ち、強誘電体キャパシタを構成する強誘電体膜は、ドライエッチング等によってその結晶構造にダメージを受け易い。
そのため、ＦｅＲＡＭを製造する過程では、層間絶縁膜にドライエッチングを施して、強誘電体キャパシタ上と局所配線上とにそれぞれ配線接続用の開口部（ビアホール）を形成した後で、シリコン基板１を酸素を含む雰囲気中で熱処理して、強誘電体膜の結晶性を回復させるという、ＦｅＲＡＭ特有の「リカバリーＯ２アニール」と呼ばれる工程がある。
【０００８】
このリカバリーＯ２アニール時に、局所配線の上面はビアホールから露出しているので、局所配線は酸素を含む雰囲気に晒された状態で加熱されてしまい、その表面から内側にかけて酸化されてしまう。
このように局所配線が酸化されてしまうと、局所配線自体の電気抵抗が増大してしまう。また、この局所配線上にビアホールを通してアルミ配線等を形成した時に、局所配線とアルミ配線との間に酸化部分が介在してしまうので、接合部分の電気抵抗が高くなってしまう。
【０００９】
そこで、この発明はこのような問題を解決したものであって、局所配線層を形成した半導体基板を酸素を含む雰囲気中で熱処理した場合に、この局所配線層の酸化を防止できるようにした半導体装置及びその製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられた三層以上の層間絶縁膜と、前記層間絶縁膜同士の複数の膜間のうち、一の前記膜間に設けられた強誘電体キャパシタと、前記層間絶縁膜同士の他の前記膜間に設けられた局所配線層と、前記局所配線層上の前記層間絶縁膜と、前記強誘電体キャパシタ上の前記層間絶縁膜とにそれぞれ設けられた配線接続用の開口部とを備え、前記局所配線層は少なくともその上側部分が難酸化性の導電膜からなることを特徴とするものである。
【００１１】
ここで、強誘電体キャパシタを構成する強誘電体膜は、その形成後のドライエッチング工程等でその結晶性を損なうようなダメージを受けてしまう。このため、通常は、強誘電体キャパシタ上の層間絶縁膜に配線接続用の開口部を形成した後で、この強誘電体キャパシタを含む半導体基板を酸素を含む雰囲気中で熱処理し、これにより、強誘電体膜の結晶性を回復させている。
【００１２】
本発明に係る第１の半導体装置によれば、配線接続用の開口部から露出する局所配線層のうち、少なくともその上側部分がチタンアルミナイトライド（ＴｉＡｌＮ）等の難酸化性の導電膜で構成されている。
従って、この開口部から局所配線層上を露出させた状態で、この半導体基板を酸素を含む雰囲気中で熱処理した場合に、この局所配線層の酸化を防止することができ、局所配線層の電気抵抗を低く抑えることができる。
【００１３】
本発明に係る第２の半導体装置は、半導体基板と、前記半導体基板上に設けられた三層以上の層間絶縁膜と、前記層間絶縁膜同士の複数の膜間のうち、一の前記膜間に設けられた強誘電体キャパシタと、前記層間絶縁膜同士の他の前記膜間に設けられた局所配線層と、前記局所配線層上の前記層間絶縁膜と、前記強誘電体キャパシタ上の前記層間絶縁膜とにそれぞれ設けられた配線接続用の開口部と、前記開口部から露出した前記局所配線層上を覆うように前記開口部内に設けられた難酸化性の導電膜と、を備えたことを特徴とするものである。
【００１４】
本発明に係る第２の半導体装置によれば、配線接続用の開口部から露出する局所配線層上は、ＴｉＡｌＮ等の難酸化性の導電膜で覆われているので、この半導体基板を酸素を含む雰囲気中で熱処理した場合に、この局所配線層の酸化を防止することができる。従って、局所配線の電気抵抗を低く抑えることができる。
本発明に係る第１の半導体装置の製造方法は、半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に強誘電体キャパシタ及び局所配線層の一方を形成する工程と、前記強誘電体キャパシタ及び前記局所配線層の一方が形成された前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜よりも上層に形成された他の層間絶縁膜上に前記強誘電体キャパシタ及び前記局所配線層の他方を形成する工程と、前記強誘電体キャパシタ及び前記局所配線層の他方が形成された前記他の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、前記局所配線層上の層間絶縁膜と、前記強誘電体キャパシタ上の層間絶縁膜とに配線接続用の開口部をそれぞれ形成する工程と、前記開口部を形成した後で、前記半導体基板を酸素を含む雰囲気中で熱処理する工程とを含み、前記局所配線層を形成する工程では、前記局所配線層の少なくとも上側部分を難酸化性の導電膜で形成することを特徴とするものである。
【００１５】
本発明に係る第１の半導体装置の製造方法によれば、半導体基板を酸素を含む雰囲気中で熱処理する際に、局所配線層の酸化を防ぐことができる。従って、局所配線層の電気抵抗を低く抑えつつ、強誘電体膜の結晶性を回復させることができる。
本発明に係る第２の半導体装置の製造方法は、半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に強誘電体キャパシタ及び局所配線層の一方を形成する工程と、前記強誘電体キャパシタ及び前記局所配線層の一方が形成された前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜よりも上層に形成された他の層間絶縁膜上に前記強誘電体キャパシタ及び前記局所配線層の他方を形成する工程と、前記強誘電体キャパシタ及び前記局所配線層の他方が形成された前記他の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、前記局所配線層上の層間絶縁膜と、前記強誘電体キャパシタ上の層間絶縁膜とに配線接続用の開口部をそれぞれ形成する工程と、前記開口部から露出した前記局所配線層上を覆うように前記開口部内に難酸化性の導電膜を形成する工程と、前記難酸化性の導電膜を形成した後で、前記半導体基板を酸素を含む雰囲気中で熱処理する工程とを含むことを特徴とするものである。
【００１６】
本発明に係る第２の半導体装置の製造方法によれば、半導体基板を酸素を含む雰囲気中で熱処理する際に、局所配線層の酸化を防ぐことができる。従って、局所配線層の電気抵抗を低く抑えつつ、強誘電体膜の結晶性を回復させることができる。
本発明に係る第３の半導体装置の製造方法は、上記した第１、第２の半導体装置の製造方法において、他の層間絶縁膜は、前記第２の層間絶縁膜であることを特徴とするものである。
【００１７】
また、本発明に係る第４の半導体装置の製造方法は、上記した第１〜第３の半導体装置の製造方法において、難酸化性の導電膜は、チタンアルミナイトライドであることを特徴とするものである。
本発明に係る第４の半導体装置の製造方法によれば、チタンアルミナイトライドは酸素を含む雰囲気中で熱処理してもほとんど酸化されず、また下地膜への酸素の拡散を防ぐ性質を有しているので、局所配線層の酸化を良好に防ぐことができる。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
（１）第１実施形態
図１は本発明の第１実施形態に係る強誘電体メモリ（ＦｅＲＡＭ）１００の構成例を示す断面図である。
【００１９】
図１に示す強誘電体メモリ１００は、シリコン基板１上に複数個のＭＯＳトランジスタＴと、複数個の強誘電体キャパシタＣとを備えており、例えば１個のＭＯＳトランジスタＴと、１個の強誘電体キャパシタＣとで、いわゆる１Ｔ１Ｃ型のメモリセルを構成している。
図１に示すように、ＭＯＳトランジスタＴは、シリコン基板１にゲート酸化膜２を介して形成されたゲート電極（ワード線）３と、このゲート電極３下のチャネル領域両側のシリコン基板１に形成されたソース領域４Ａ及びドレイン領域４Ｂと、から構成されている。
【００２０】
また、強誘電体キャパシタＣは、第２層間絶縁膜８上に積層された下部電極膜９Ａと、強誘電体膜９Ｂと、上部電極膜９Ｃとから構成されており、この強誘電体キャパシタＣの上面及び側面には、強誘電体膜への水素の拡散を防止する水素バリア膜１０が形成されている。
さらに、図１に示すように、この強誘電体キャパシタＣとＭＯＳトランジスタＴとからなるメモリセルのビット線は、ソース領域４Ａ上のコンタクトホール内に形成されたプラグ電極１３と、局所配線（ｌｏｃａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔ）１５と、アルミ配線１２とによって構成されている。プラグ電極１３は例えばタングステン（Ｗ）からなり、アルミ配線１２は例えばＡｌ−Ｃｕ等のアルミ合金膜からなるものである。また、局所配線１５はチタンナイトライド（ＴｉＮ）膜６と、このＴｉＮ膜の上面を覆うチタンアルミナイトライド（ＴｉＡｌＮ）膜７とからなるものである。
【００２１】
この局所配線１５は、例えば、図１の紙面に対して垂直方向に配線することが可能である。それゆえ、プラグ電極１３上にアルミ配線１２が直接接続している形の強誘電体メモリと比べて、その配線設計の自由度が高くなっている。
また、この局所配線１５はＴｉＡｌＮ／ＴｉＮの積層構造を有している（ＴｉＡｌＮ／ＴｉＮは、ＴｉＡｌＮが上層、ＴｉＮが下層であることを示す）。ＴｉＡｌＮ膜７は導電性の膜であり、かつ、酸素を含む雰囲気中で熱処理してもほとんど酸化されず、下地のＴｉＮ膜６への酸素の拡散を防ぐ性質を有している。
【００２２】
従って、上記のリカバリーＯ２アニール時に、局所配線１５の上面がビアホールＶ１から露出していても、この局所配線１５の上層はＴｉＡｌＮ膜７で構成されているので、このＴｉＡｌＮ膜７や、下層のＴｉＮ膜６の酸化を防ぐことができる。
図２（Ａ）〜図３（Ｂ）は、この強誘電体メモリ１００の製造方法を示す工程図である。次に、上記の局所配線１５を形成する工程と、リカバリーＯ２アニール工程とを含めて、強誘電体メモリ１００の製造方法について説明する。
【００２３】
図２（Ａ）において、まず始めに、周知のＣＭＯＳプロセスを用いてシリコン基板１にＭＯＳトランジスタＴを形成する。
具体的には、まず始めに、熱酸化法によって、シリコン基板１上にゲート酸化膜２を形成する。このゲート酸化膜２の厚さは、例えば１０［ｎｍ］程度である。次に、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を用いて、このゲート酸化膜２の上面にリン等の不純物を含む多結晶シリコン膜を形成する。この多結晶シリコン膜の厚さは、例えば３００［ｎｍ］である。そして、フォトリソグラフィ技術とドライエッチング技術を用いて、この多結晶シリコン膜を所定形状にパターニングし、ゲート電極３を形成する。
【００２４】
次に、このゲート電極３をマスクとして、シリコン基板１にリン等の不純物をイオン注入し、ゲート電極３下（チャネル領域）の両側のシリコン基板１に、ソース領域４Ａとドレイン領域４Ｂとを同時に形成する。このようにして、シリコン基板１にＭＯＳトランジスタＴを完成させる。
次に、図２（Ａ）に示すように、このＭＯＳトランジスタＴを覆うようにシリコン基板１上に第１層間絶縁膜５を形成する。この第１層間絶縁膜５は、例えばノンドープのシリコン酸化膜（以下で、ＮＳＧ：ｎｏｎ  ｄｏｐｅ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓという）であり、その膜厚は８００〜１０００［ｎｍ］程度である。この第１層間絶縁膜５は、例えばＣＶＤ法を用いて形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術を用いて、ソース領域４Ａ上の第１層間絶縁膜５にコンタクトホールを形成する（この後の工程で、コンタクトホール内にアルミ配線を形成する場合には、ウエット及びドライエッチング技術を用いる。）。
【００２５】
次に、図２（Ａ）に示すように、このコンタクトホール内にタングステン（Ｗ）等の高融点金属膜からなるプラグ電極１３を形成する。このプラグ電極１３は、例えば、ＣＶＤによる第１層間絶縁膜５上へのＷ膜の堆積と、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）によるＷ膜の平坦化によって形成する。
次に、図２（Ｂ）に示すように、このプラグ電極１３が形成された第１層間絶縁膜５上に、上述した局所配線１５の下層の膜となるＴｉＮ膜６を形成する。このＴｉＮ膜６は、例えばＴｉターゲットと、Ｎ２プラズマを用いた反応性スパッタリング法を用いて２００［ｎｍ］程度の厚さに形成する。
【００２６】
さらに、このＴｉＮ膜６上に局所配線１５の上層の膜となるＴｉＡｌＮ膜７を形成する。このＴｉＡｌＮ膜７は、スパッタリング法によって形成する。例えば、ＴｉＡｌのターゲットを用い、反応ガスとして、ＡｒとＮ２を用い、プラズマ中にて約４００［℃］程度で反応させることによって、ＴｉＡｌＮ膜７を８０〜１００［ｎｍ］程度の厚さに形成する。
【００２７】
次に、フォトリソグラフィ技術を用いて、このＴｉＡｌＮ膜７上にレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクにして、ＴｉＡｌＮ膜７とＴｉＮ膜６とにドライエッチングを施し、パターニングする。ＴｉＡｌＮ膜７のドライエッチングは、例えばエッチングガスにＣｌ２、又は、Ｃｌ２／Ａｒ、又は、ＢＣｌ３／Ａｒを用いたＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）で行う。また、ＴｉＮ膜６のドライエッチングは、例えばエッチングガスにＣｌ２、又は、Ｃｌ２／Ａｒ、又は、ＢＣｌ３／Ａｒを用いたＲＩＥで行う。
【００２８】
上記のＴｉＡｌＮ膜７と、ＴｉＮ膜６のドライエッチングは、ＲＩＥに対応した同一のエッチング装置内で連続して行うことが可能である。このようにして、第１層間絶縁膜５上に局所配線１５を完成させる。
次に、図２（Ｃ）に示すように、この局所配線１５を覆うようにして、第１層間絶縁膜５上に第２層間絶縁膜８を形成する。この第２層間絶縁膜８は、例えばＮＳＧであり、その膜厚は６００〜７５０［ｎｍ］程度である。この第２層間絶縁膜８は、例えばＣＶＤ法を用いて形成する。
【００２９】
そして、図３（Ａ）に示すように、この第２層間絶縁膜８上に強誘電体キャパシタＣを形成する。この強誘電体キャパシタＣの形成は、スパッタリング法による電極材料の形成技術と、周知のゾルーゲル法を用いた強誘電体膜の形成技術等を用いて行う。
具体的には、まず始めに、第２層間絶縁膜８上に白金（Ｐｔ）等の下部電極膜９Ａを形成する。この下部電極膜９Ａの形成は、例えばスパッタリング法を用いて行う。次に、この下部電極膜９Ａ上にＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、またはＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）等の強誘電体膜の原料液をスピンコート法により下部電極膜上に塗布する。そして、この塗布された原料液を４００［℃］程度の乾燥雰囲気中で乾燥させる。このような塗布・乾燥の工程を数回繰り返して、強誘電体膜９Ｂを所望の膜厚に形成する。ここでは、強誘電体膜９Ｂとして、例えばＰＺＴを１５０［ｎｍ］程度の厚さに形成する。
【００３０】
次に、この強誘電体膜９Ｂを形成したシリコン基板１を７００［℃］程度の酸素を含む雰囲気中で熱処理して、この強誘電体膜９Ｂを結晶化させる。そして、この結晶化された強誘電体膜９Ｂ上に白金（Ｐｔ）等の上部電極膜９Ｃを形成する。この上部電極膜９Ｃの形成は、例えばスパッタリング法を用いて行う。その後、フォトリソグラフィ技術とドライエッチング技術とを用いて、この上部電極膜９Ｃと、強誘電体膜９Ｂと、下部電極膜９Ａとを所定形状にパターニングし、図３（Ａ）に示す強誘電体キャパシタＣを形成する。
【００３１】
次に、図示しないが、強誘電体キャバシタＣの一端部において、フォトリソグラフィ技術及びドライエッチング技術を用いて上部電極膜９Ｃ及び強誘電体膜９Ｂをエッチングして除去し、下部電極膜９Ａを露出させる。この上部電極膜９Ｃ及び強誘電体膜９Ｂ下から露出した下部電極膜９Ａが、強誘電体キャバシタＣの下側の配線接続部となる。
【００３２】
次に、この強誘電体キャパシタＣを形成した第２層間絶縁膜８の上面全体に、スパッタリング法を用いて、アルミナ（Ａｌ２Ｏ３）などの水素バリア膜１０を形成する。この水素バリア膜１０の厚さは、例えば１０〜５０［ｎｍ］程度である。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて、強誘電体キャパシタＣ上の水素バリア膜１０に開口部を形成する。この開口部から露出した上部電極膜９Ｃが、強誘電体キャバシタＣの上側の配線接続部となる。
【００３３】
また、ここでは、後工程であるビアホールＶ１の形成（図３（Ｂ）参照）を容易且つ確実に行うために、少なくとも強誘電体キャパシタＣの上面及び側面だけに水素バリア膜１０を残し、それ以外の領域の第２層間絶縁膜上からは水素バリア膜１０を除去しておくことが好ましい。この水素バリア膜１０の選択的除去は、上記の開口部の形成工程と同時に行うと良い。
【００３４】
次に、図３（Ａ）に示すように、強誘電体キャパシタＣを覆うように第２層間絶縁膜８上に第３層間絶縁膜１１を形成する。この第３層間絶縁膜１１は、例えばＮＳＧ、或いは、ＮＳＧ＋ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）＋ＮＳＧのサンドイッチ構造の膜であり、その膜厚は２０００〜３０００［ｎｍ］程度である。ＮＳＧは、例えばＣＶＤ法を用いて形成する。
【００３５】
次に、図３（Ｂ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、第３層間絶縁層１１の上面から局所配線１５の上面に至るビアホールＶ１と、第３層間絶縁層１１の上面から強誘電体キャパシタＣの上面に至るビアホールＶ２を同時に形成する。
そして、図３（Ｂ）に示すように、強誘電体キャパシタＣ上と、局所配線１５上とにビアホールＶ１、Ｖ２を形成した状態で、このシリコン基板１にリカバリーＯ２アニールを施す。このカバリーＯ２アニールは、例えば、シリコン基板１を酸素を含む雰囲気中で、４５０［℃］で３０秒間熱処理することによって行う。
【００３６】
強誘電体キャパシタＣを構成する強誘電体膜９Ｂは、その結晶化後に、強誘電体キャパシタＣのパターニング工程や、水素バリア膜１０への開口部の形成工程で行われるドライエッチングによって、その結晶性を損なわれている。そこで、ビアホールＶ１、Ｖ２を形成した後で、シリコン基板１にリカバリーＯ２アニールを施すことによって、強誘電体膜９Ｂの結晶性を回復させる。
【００３７】
ところで、図３（Ｂ）に示すように、このリカバリーＯ２アニール時には、ビアホールＶ１から局所配線１５が露出している。しかし、上述したように、このビアホールＶ１から露出した局所配線１５の上層の膜は難酸化性のＴｉＡｌＮ膜７で構成されているので、このＴｉＡｌＮ膜７や、このＴｉＡｌＮ膜７の下側にあるＴｉＮ膜６の酸化を防ぐことができる。
【００３８】
このリカバリーＯ２アニールを行った後で、ビアホールＶ１、Ｖ２が形成された第３層間絶縁膜１１上にＡｌ−Ｃｕ等のアルミ合金膜を形成する。このアルミ合金膜は、例えばスパッタリング法によって形成する。そして、フォトリソグラフィ技術とエッチング技術を用いて、このアルミ合金膜を所定形状にパターニングしてアルミ配線を形成する。これにより、図１に示した強誘電体メモリ１００を完成させる。
【００３９】
このように、本発明の強誘電体メモリ１００の製造方法によれば、強誘電体膜９Ｂの結晶性を回復させるリカバリーＯ２アニール時に、局所配線１５の酸化を防ぐことができる。従って、局所配線１５自体の電気抵抗や、この局所配線１５とアルミ配線１２との接触部分の電気抵抗（接触抵抗）を低く抑えることができ、強誘電体メモリの低消費電力化に貢献することができる。
【００４０】
なお、この第１実施形態では、局所配線１５をＴｉＮ膜６と、このＴｉＮ膜６の上面に形成されたＴｉＡｌＮ膜７とで構成する場合について説明した。しかしながら、本発明の局所配線１５は、このような積層構造に限られることはない。
例えば、図４に示すように、局所配線１５´をＴｉＮ膜６と、このＴｉＮ膜の上面及び側面に形成されたＴｉＡｌＮ膜７´とで構成しても良い。このような構造は、ＴｉＮ膜６を第１層間絶縁膜５上に形成した後で、このＴｉＮ膜６を配線形状にパターニングする。次に、このパターニングされたＴｉＮ膜６上にＴｉＡｌＮ膜７´を形成する。そして、このＴｉＡｌＮ膜７´をＴｉＮ膜６の上面及び側面を完全に覆う程度に、大きくパターニングする。
【００４１】
このような構成によれば、フォトリソグラフィの合わせズレによって、ビアホールＶ１がＴｉＮ膜６の側面上にかかるように形成されてしまった場合でも、このＴｉＮ膜６の側面はＴｉＡｌＮ膜７´によって覆われている。従って、このＴｉＮ膜６の側面は酸素に晒されずに済むので、局所配線の酸化をより一層確実に防ぐことができる。
【００４２】
また、図５に示すように、この局所配線１５´´はＴｉＡｌＮ膜７´´だけで構成されていても良い。このような構成によれば、ＴｉＮ膜の成膜工程を省くことができるので、局所配線の製造工程を簡略にすることができる。
この第１実施形態では、シリコン基板１が本発明の半導体基板に対応している。また、第１層間絶縁膜５と、第２層間絶縁膜８と、第３層間絶縁膜１１とが本発明の層間絶縁膜に対応している（第１層間絶縁膜５が本発明の第１の層間絶縁膜に対応し、第２層間絶縁膜８が本発明の第２の層間絶縁膜に対応し、第３層間絶縁膜１１が本発明の第３の層間絶縁膜に対応している。）。
【００４３】
さらに、強誘電体キャパシタＣが本発明の強誘電体キャパシタに対応し、局所配線１５、１５´、１５´´が本発明の局所配線層に対応している。また、ビアホールＶ１、Ｖ２が本発明の配線接続用の開口部に対応し、リカバリーＯ２アニールが本発明の酸素を含む雰囲気中での熱処理に対応している。さらに、ＴｉＡｌＮ膜７、７´、７´´が本発明の難酸化性の導電膜に対応し、強誘電体メモリ１００、１００´、１００´´が本発明の半導体装置に対応している。
（２）第２実施形態
図６は本発明の第２実施形態に係る強誘電体メモリ２００の構成例を示す断面図である。この強誘電体メモリ２００において、上記の強誘電体メモリ１００と異なる点は、局所配線の構造と、ビアホールＶ１の側壁に沿ってＴｉＡｌＮ膜が設けられた点である。その他の構成は、強誘電体メモリ１００と同様である。従って、図６において図１と対応する部分には同一符号を付し、その詳細な説明は省略する。
【００４４】
図６において、この強誘電体メモリ２００では、局所配線２５がＴｉＮ膜６だけで構成されている。また、このＴｉＮ膜６だけで構成された局所配線２５上には、この局所配線２５上から第３層間絶縁膜１１の上面に至るビアホールＶ１が設けられている。そして、このビアホールＶ１から露出した局所配線２５上と、このビアホールＶ１の側壁と、このビアホールＶ１の上方開口端付近の第３層間絶縁膜１１上とにかけて、ＴｉＡｌＮ膜２７が連続して設けられている。
【００４５】
図６に示すように、アルミ配線１２は、このＴｉＡｌＮ膜２７の上面の全てを覆うようにして、ビアホールＶ１内と、第３層間絶縁膜１１上と、ビアホールＶ２内にかけて形成されている。
このような構造によれば、ＴｉＡｌＮ膜２７を形成した後で、シリコン基板１にリカバリーＯ２アニールを施すことによって、強誘電体膜９Ｂの結晶性を回復させることができる。また、このリカバリーＯ２アニール時に、ＴｉＮ膜６からなる局所配線２５はＴｉＡｌＮ膜２７で覆われているので、局所配線２５の酸化を防ぐことができる。
【００４６】
図７（Ａ）〜図８（Ｂ）は、本発明の第２実施形態に係る強誘電体メモリ２００の製造方法を示す工程図である。次に、このＴｉＡｌＮ膜２７の形成工程と、その後に行うリカバリーＯ２アニール工程とを含めて、強誘電体メモリ２００の製造方法について説明する。なお、図７（Ａ）において、プラグ電極１３を形成する工程までは、強誘電体メモリ１００の製造方法と同様なので、その説明は省略する。
【００４７】
図７（Ａ）に示すように、プラグ電極１３が形成された第１層間絶縁膜５上に、上述した局所配線となるＴｉＮ膜６を形成する。このＴｉＮ膜６は、例えばＴｉターゲットと、Ｎ２プラズマを用いた反応性スパッタリング法を用いて２００［ｎｍ］程度の厚さに形成する。
次に、フォトリソグラフィ技術を用いて、このＴｉＮ膜６上にレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクにして、ＴｉＮ６にドライエッチングを施す。このようにして、第１層間絶縁膜５上に局所配線２５を完成させる。
【００４８】
次に、図７（Ｂ）に示すように、この局所配線２５を覆うようにして、第１層間絶縁膜５上にＮＳＧ等からなる第２層間絶縁膜８を形成する。さらに、この第２層間絶縁膜８上に強誘電体キャパシタＣを形成し、この強誘電体キャバシタＣの下側の配線接続部（図示せず）を形成する。そして、この強誘電体キャパシタＣの上面及び側面に水素バリア膜１０を形成する。図７（Ｂ）に示すように、この水素バリア膜１０に接続用の開口部を形成した後、第２層間絶縁膜８上にＰＳＧ等からなる第３層間絶縁膜１１を形成する。
【００４９】
次に、図８（Ａ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、第３層間絶縁層１１の上面から局所配線２５の上面に至るビアホールＶ１を形成する。そして、このビアホールＶ１から露出した局所配線２５上と、このビアホールＶ１の側壁を覆うようにして、第３層間絶縁膜１１上にＴｉＡｌＮ膜を形成する。このＴｉＡｌＮ膜は、例えば、スパッタリング法によって８０〜１００［ｎｍ］程度の厚さに形成する。
【００５０】
次に、フォトリソグラフィ技術とエッチング技術を用いて、図８（Ｂ）に示すように、ビアホールＶ１から露出した局所配線２５上と、このビアホールＶ１の側壁と、このビアホールＶ１の上方開口端付近の第３層間絶縁膜１１上にかけてＴｉＡｌＮ膜２７を連続して残し、他の領域の第３層間絶縁膜１１からはＴｉＡｌＮ膜を除去する。
【００５１】
その後、フォトリソグラフィ技術とエッチング技術を用いて、この第３層間絶縁膜１１にビアホールＶ２を形成する。そして、強誘電体キャパシタＣの上面をビアホールＶ２から露出させた状態で、このシリコン基板１にリカバリーＯ２アニールを施す。このリカバリーＯ２アニールの処理条件は、例えば第１実施形態と同様である。
【００５２】
これにより、強誘電体膜９Ｂの結晶性を回復させることができる。また、このリカバリーＯ２アニール時には、ビアホールＶ１から露出した局所配線２５上はＴｉＡｌＮ膜２７で覆われている。従って、局所配線２５の酸化を防止することができる。
このリカバリーＯ２アニールを行った後で、ビアホールＶ１、Ｖ２が形成された第３層間絶縁膜１１上にＡｌ−Ｃｕ等のアルミ合金膜を形成する。そして、このアルミ合金膜を所定形状にパターニングしてアルミ配線を形成する。これにより、図６に示した強誘電体メモリ２００を完成させる。
【００５３】
このように、本発明に係る強誘電体メモリ２００の製造方法によれば、強誘電体膜９Ｂの結晶性を回復させるリカバリーＯ２アニール時に、局所配線２５の酸化を防ぐことができる。従って、局所配線２５自体の電気抵抗や、この局所配線２５からアルミ配線１２にかけての接合部分の電気抵抗を低く抑えることができ、強誘電体メモリの低消費電力化に貢献することができる。
【００５４】
この第２実施形態では、局所配線２５が本発明の局所配線層に対応し、ＴｉＡｌＮ膜２７が本発明の難酸化性の導電膜に対応している。また、強誘電体メモリ２００が本発明の半導体装置に対応している。
なお、この第１、第２実施形態では、難酸化性の導電膜の一例として、チタンアルミナイトライド（ＴｉＡｌＮ）を用いる場合について説明したが、難酸化性の導電膜はこれに限られることない。例えば、難酸化性の導電膜として、イリジウムオキサイド（ＩｒＯＸ）等を用いることも可能である。
【図面の簡単な説明】
【図１】第１実施形態に係る強誘電体メモリ１００の構成例を示す図。
【図２】強誘電体メモリ１００の製造方法（その１）を示す図。
【図３】強誘電体メモリ１００の製造方法（その２）を示す図。
【図４】第１実施形態に係る強誘電体メモリ１００´の構成例を示す図。
【図５】第１実施形態に係る強誘電体メモリ１００´´の構成例を示す図。
【図６】第２実施形態に係る強誘電体メモリ２００の構成例を示す図。
【図７】強誘電体メモリ２００の製造方法（その１）を示す図。
【図８】強誘電体メモリ２００の製造方法（その２）を示す図。
【符号の説明】
１  シリコン基板、２  ゲート酸化膜、３  ゲート電極（ワード線）、４Ａ  ソース領域、４Ｂ  ドレイン領域、５  第１層間絶縁膜、６  ＴｉＮ膜、７、２７  ＴｉＡｌＮ膜、８  第２層間絶縁膜、９Ａ  下部電極膜、９Ｂ  強誘電体膜、９Ｃ上部電極膜、１０  水素バリア膜、１１  第３層間絶縁膜、１２  アルミ配線、１３  プラグ電極、１５、１５´、１５´´、２５  局所配線、１００、１００´、１００´´、２００  強誘電体メモリ、Ｖ１、Ｖ２  ビアホール、Ｃ強誘電体キャパシタ、Ｔ  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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