(57)【要約】【課題】  耐圧の異なるトランジスタが同一基板に混載された半導体装置であって、信頼性の高い配線層を有する半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、支持基板１０と、  前記支持基板１０に設けられた膜厚が異なる領域を複数有する絶縁層１２と、  前記絶縁層１２上に設けられた膜厚が異なる第１および第２半導体層１４ａ，ｂと、  前記複数の第１および第２半導体層１４ａ，ｂの上面の高さはほぼ同一である。【選択図】      図１
2005175080.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と、該第１領域と比して膜厚が大きい第２領域とを有する絶縁層と、
前記第１領域の絶縁層の上方に設けられた第１半導体層と、
前記第１半導体層に設けられた第１トランジスタと、
前記第２領域の絶縁層の上方に設けられ、前記第１半導体層と比して膜厚が小さい第２半導体層と、
前記第２半導体層に設けられた第２トランジスタと、を含み、
前記第１および第２トランジスタのチャネル領域の半導体層の表面の高さは同一である、半導体装置。
【請求項２】
請求項１において、
前記絶縁層は、ＳＯＩ基板の絶縁層である、半導体装置。
【請求項３】
請求項１において、
前記絶縁層は、ガラス基板である、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１半導体層と、前記第２半導体層とは素子分離領域により分離されている、半導体装置。
【請求項５】
請求項４において、
前記素子分離領域は、前記第２半導体層の膜厚と同じだけの深さを有する、半導体装置。
【請求項６】
（ａ）支持基板の上に、絶縁層と半導体層とが積層されたＳＯＩ基板を準備する工程と、
（ｂ）前記絶縁層の第１領域を覆うマスクをした状態で、該絶縁層の第２領域を厚膜化することにより、前記第１領域に第１半導体層を形成し、前記第２領域には、該第１半導体層と比して膜厚の小さい第２半導体層を形成する工程と、
（ｃ）前記第１半導体層に第１トランジスタを形成する工程と、
（ｄ）前記第２半導体層に第２トランジスタを形成する工程と、を含む、半導体装置の製造方法。
【請求項７】
（Ａ）絶縁体基板を準備する工程と、
（Ｂ）前記絶縁体基板の第２領域をマスクした状態で第１領域に溝部を形成する工程と、
（Ｃ）前記絶縁体基板の上方に半導体層を形成し、前記第１領域には第１半導体層を形成し、前記第２領域には、該第１半導体層と比して膜厚の小さい第２半導体層を形成する工程と、
（Ｄ）前記第１半導体層には、第１トランジスタを形成する工程と、
（Ｅ）前記第２半導体層には、第２トランジスタを形成する工程と、を含む、半導体装置の製造方法。
【請求項８】
請求項７において、
前記（Ｃ）において、前記半導体層の形成は、
（Ｃ−１）前記絶縁体基板の上にアモルファスシリコン層を形成する工程と、
（Ｃ−２）前記アモルファスシリコン層を結晶化する工程と、を含む、半導体装置の製造方法。
【請求項９】
請求項６〜８のいずれかにおいて、
前記第１半導体層と前記第２半導体層の上面の高さが同一となるように形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上に膜厚の異なる半導体層が複数設けられている半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴い、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）化が注目を集めている。そのため、種々の耐圧の異なるデバイスを同一基板に混載する技術や、デジタルのデバイスとアナログのデバイスを混載する技術の開発が行なわれるようになっている。たとえば、特許文献１には、同一基板上であって、異なる膜厚を有する半導体層に駆動電圧が異なる電界効果型トランジスタが混載された半導体装置が開示されている。
【特許文献１】特開２００１−１４４１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述のように、同一基板上で、異なる半導体層に電界効果型トランジスタを形成する場合、半導体層の膜厚が異なるため、ソース領域およびドレイン領域の表面の高さや、ゲート電極が形成される領域の表面の高さが異なることとなってしまう。そのため、ゲート電極のパターニングの際に、フォトリソグラフィの焦点深度が異なり、精度の高いパターニングをできないことがある。その他には、コンタクトホールを形成時のフォトリソグラフィの焦点深度も同様に異なり、コンタクトホールの形状が異なることとなってしまう。その結果、エッチング残りが生じてしまったり、エッチングダメージが生じてしまうこととなり、配線と、ソース領域およびドレイン領域間のコンタクト抵抗が不安定となり、半導体装置の信頼性のさらなる向上が望まれていた。
【０００４】
本発明の目的は、耐圧の異なるトランジスタが同一基板に混載された半導体装置であって、精度の高いパターニングを実現し、信頼性の高いトランジスタおよび配線層を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、
第１領域と、該第１領域と比して膜厚が大きい第２領域とを有する絶縁層と、
前記第１領域の絶縁層の上方に設けられた第１半導体層と、
前記第１半導体層に設けられた第１トランジスタと、
前記第２領域の絶縁層の上方に設けられ、前記第１半導体層と比して膜厚が小さい第２半導体層と、
前記第２半導体層に設けられた第２トランジスタと、を含み、
前記第１および第２トランジスタのチャネル領域の半導体層の表面の高さは同一である
。
【０００６】
本発明の半導体装置は、駆動電圧が異なる第１および第２トランジスタが同一基板に混載されている。第１トランジスタは、第１半導体層に設けられ、第２トランジスタは、第２半導体層に設けられている。第２半導体層は、第１半導体層と比して膜厚が小さく、それぞれの表面の高さは同一である。すなわち、第１半導体層は、第１領域の絶縁層上に設けられ、第２半導体層は、第１領域と比して膜厚が大きい絶縁層上に形成されている。そのため、駆動電圧の異なるトランジスタを同一基板上に混載する場合に、それぞれのトランジスタに適した膜厚の半導体層に作り分けることが可能となる。その結果、高速動作性の向上および低消費電力化が図られた半導体装置を提供することができる。また、半導体層の表面の高さは、第１および第２トランジスタにおいても同一であるため、ゲート電極のパターニングなどにおいて、精度の高いパターニングを行なうことができる。その結果、微細化が図られた半導体装置を提供することができる。
【０００７】
本発明は下記の態様をとることができる。
【０００８】
（I）本発明の半導体装置において、前記絶縁層は、ＳＯＩ基板の絶縁層であることができる。
【０００９】
（II）本発明の半導体装置において、前記絶縁層は、ガラス基板であることができる。
【００１０】
（III）本発明の半導体装置におい、前記第１半導体層と、前記第２半導体層とは素子分離領域により分離されていることができる。
【００１１】
（IV）前記素子分離領域は、前記第２半導体層の膜厚と同じだけの深さを有することができる。
【００１２】
本発明の半導体装置の製造方法は、
（ａ）支持基板の上に、絶縁層と半導体層とが積層されたＳＯＩ基板を準備する工程と、
（ｂ）前記絶縁層の第１領域を覆うマスクをした状態で、該絶縁層の第２領域を厚膜化することにより、前記第１領域に第１半導体層を形成し、前記第２領域には、該第１半導体層と比して膜厚の小さい第２半導体層を形成する工程と、
（ｃ）前記第１半導体層に第１トランジスタを形成する工程と、
（ｄ）前記第２半導体層に第２トランジスタを形成する工程と、を含む。
【００１３】
本発明の半導体装置の製造方法は、
（Ａ）絶縁体基板を準備する工程と、
（Ｂ）前記絶縁体基板の第２領域をマスクした状態で第１領域に溝部を形成する工程と、
（Ｃ）前記絶縁体基板の上方に半導体層を形成し、前記第１領域には第１半導体層を形成し、前記第２領域には、該第１半導体層と比して膜厚の小さい第２半導体層を形成する工程と、
（Ｄ）前記第１半導体層には、第１トランジスタを形成する工程と、
（Ｅ）前記第２半導体層には、第２トランジスタを形成する工程と、を含む。
【００１４】
本発明の半導体装置の製造方法によれば、第１トランジスタが形成される第１領域をマスクした状態で、第２トランジスタが形成される第２領域の絶縁層を厚膜化することにより、第１および第２半導体層の上面の高さは同一であり、かつ、それぞれの膜厚が異なる基板を形成することができる。その結果、駆動電圧の異なるトランジスタを同一基板に混載する場合などに、各トランジスタの用途に応じて作り分けることができる。
【００１５】
本発明の半導体装置の製造方法において、
前記（Ｃ）の、前記半導体層の形成は、
（Ｃ−１）前記絶縁体基板の上にアモルファスシリコン層を形成する工程と、
（Ｃ−２）前記アモルファスシリコン層を結晶化する工程と、を含むことができる。
【００１６】
本発明の半導体装置の製造方法において、前記第１半導体層と前記第２半導体層の上面の高さが同一となるように形成されることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態の一例について述べる。
【００１８】
１．第１の実施の形態
１．１  第１半導体装置
図１は、本実施の形態にかかる第１半導体装置を模式的に示す断面図である。本実施の形態の半導体装置では、駆動電圧が異なる２種の電界効果型トランジスタを同一基板に混載する場合を例として説明する。
【００１９】
本実施の形態にかかる第１半導体装置は、支持基板１０の上に、絶縁層１２が設けられている。絶縁層１２は、膜厚の異なる領域を複数有する。すなわち、高耐圧トランジスタ１００Ａが設けられている第１トランジスタ領域１０ＨＶの絶縁層１２は、低耐圧トランジスタ１００Ｂが設けられている第２トランジスタ領域１０ＬＶの絶縁層１２と比して小さい膜厚を有している。このとき、絶縁層１２は、支持基板１０と接する下面の高さは、すべての領域にわたり同一であり、絶縁層１２の上面の高さのみが異なる形状となっている。
【００２０】
絶縁層１２の上には、第１および第２半導体層１４ａ，ｂが設けられている。第１および第２半導体層１４ａ，ｂにおいて、その上面の高さはほぼ同一である。すなわち、絶縁層１２の膜厚に応じて、膜厚の異なる第１および第２半導体層１４ａ，ｂが設けられている。本実施の形態では、第１トランジスタ領域１０ＨＶの絶縁層１２の上に膜厚の大きい第１半導体層１４ａが、第２トランジスタ領域１０ＬＶの絶縁層１２の上には、第１半導体層１４ａと比して膜厚の小さい第２半導体層１４ｂとが形成されている。
【００２１】
第１半導体層１４ａと、第２半導体層１４ｂの相互間には、素子分離領域１６が設けられている。第１半導体装置においては、素子分離領域１６は、第２半導体層１４ｂの膜厚と同じ深さを有するものである。
【００２２】
第１半導体層１４ａには、高耐圧トランジスタ１００Ａが設けられ、第２半導体層１４ｂには、低耐圧トランジスタ１００Ｂが設けられている。
【００２３】
高耐圧トランジスタ１００Ａは、第１半導体層１４ａの上に設けられたゲート絶縁層４０と、ゲート絶縁層４０の上に設けられたゲート電極４２と、ゲート電極４２の側方に設けられたサイドウォール絶縁層４４と、を有する。サイドウォール絶縁層４４が設けられている位置より外側の第１半導体層１４ａには、ソース領域またはドレイン領域となる高濃度不純物層４６が設けられている。また、高濃度不純物層４６と、ゲート絶縁層４０が設けられた領域の下方となるチャネル領域との間には、エクステンション領域となる低濃度不純物層４８が設けられている。
【００２４】
低耐圧トランジスタ１００Ｂは、第２半導体層１４ｂの上に設けられたゲート絶縁層３０と、ゲート絶縁層３０の上に設けられたゲート電極３２と、ゲート電極３２の側方に設けられたサイドウォール絶縁層３４と、第２半導体層１４ｂには、エクステンション領域となる低濃度不純物層３８と、ソース領域またはドレイン領域となる高濃度不純物層３６とが設けられている。
【００２５】
本発明の半導体装置は、駆動電圧が異なる第１および第２トランジスタ１００Ａ，Ｂが同一基板に混載されている。第１トランジスタ１００Ａは、第１半導体層１４ａに設けられ、第２トランジスタ１００Ｂは、第２半導体層１４ｂに設けられている。第２半導体層１４ｂは、第１半導体層１４ａと比して小さい膜厚を有し、かつ、第１半導体層１４ａと第２半導体層１４ｂの表面の高さは同一である。すなわち、第１半導体層１４ａは、第１トランジスタ領域１０ＨＶの絶縁層１２上に設けられ、第２半導体層１４ｂは、第１トランジスタ領域１０ＨＶと比して大きい膜厚を有する第２トランジスタ領域１０ＬＶの絶縁層１２上に形成されている。そのため、駆動電圧の異なるトランジスタ１００Ａ，Ｂを同一基板上に混載する場合に、それぞれのトランジスタ１００Ａ，Ｂに適した膜厚の半導体層に作り分けることが可能となる。その結果、高速動作性の向上および低消費電力化が図られた半導体装置を提供することができる。
【００２６】
また、第１および第２半導体層１４ａ，ｂの表面の高さは、第１および第２トランジスタ１００Ａ，Ｂにおいても同一であるため、ゲート電極３２，４２を形成する際のパターニングなどにおいて、精度の高いパターニングを行なうことができる。その結果、微細化が図られた半導体装置を提供することができる。
【００２７】
１．２．  第１半導体装置の製造方法
次に、半導体装置の製造方法について説明する。
【００２８】
まず、第１半導体装置の製造方法について、図２〜１３を参照しながら説明する。図２〜１３は、第１半導体装置の製造工程を模式的に示す断面図である。
【００２９】
（１）まず、図２に示すように、支持基板１０の上に絶縁層１２と半導体層１３が積層されたＳＯＩ基板を準備する。ついで、第１トランジスタ領域１０ＨＶの半導体層１３を覆うようにマスク層であるレジスト層Ｒ１を形成する。
【００３０】
（２）次に、図３に示すように、レジスト層Ｒ１で覆われていない領域の絶縁層１２を厚膜化する。この厚膜化は、たとえば、絶縁層１２に酸素イオンを注入することにより行なわれる。その後、レジスト層Ｒ１を公知の方法により除去する。これにより、図３に示すように、第１トランジスタ領域１０ＨＶには、第１半導体層１４ａが形成され、第２トランジスタ領域１０ＬＶには第１半導体層１４ａと比して膜厚の小さい第２半導体層１４ｂが形成される。
。
【００３１】
（３）次に、第１半導体層１４ａと第２半導体層１４ｂとを分離するための素子分離領域１６を形成する。素子分離領域１６の形成では、まず、図４に示すように、素子分離領域１６を形成したい領域の上方に開口を有するマスク層Ｒ２を形成する。
【００３２】
（４）次に、レジスト層Ｒ２をマスクとして、第２半導体層１４ｂをエッチングし、素子分離領域１６を形成する。この素子分離領域１６は、各トランジスタ１００Ａ，Ｂを形成した後に形成される層間絶縁層の形成の際に埋めこまれることになる。
【００３３】
以上の（１）〜（４）の工程により、半導体層の上面の高さはほぼ同一で、かつ、膜厚の異なる半導体層を有するＳＯＩ基板を形成することができる。ついで、第１および第２半導体層１４ａ，ｂに第１および第２トランジスタ１００Ａ，Ｂを形成する工程について説明する。
【００３４】
（５）次に、図６に示すように、第１トランジスタ１００Ａのためのゲート絶縁層４０を形成する。ゲート絶縁層４０は、基板の全面に形成され、その形成方法としては、熱酸化法、プラズマＣＶＤ法などを挙げることができる。ゲート絶縁層４０の膜厚は、第１トランジスタ１００Ａの駆動電圧により適宜決定される。
【００３５】
ついで、第１トランジスタ領域１０ＨＶ以外の領域に形成されたゲート絶縁層４０を除去する。この工程は、第１トランジスタ領域１０ＨＶ覆うマスク層としてレジスト層Ｒ３を形成し、その後、露出しているゲート絶縁層４０を除去することにより行なうことができる。ゲート絶縁層４０の除去は、たとえば、希フッ酸などによるウェットエッチングにより行なうことができる。その後、レジスト層を除去する。
【００３６】
（６）次に、図７に示すように、低電圧で駆動する第２トランジスタ１００Ｂのためのゲート絶縁層３０を形成する。ゲート絶縁層３０の形成は、たとえば、熱酸化法、ＣＶＤ法などにより行われる。ゲート絶縁層３０の膜厚は、第２トランジスタ１００Ｂの駆動電圧により適宜決定される。
【００３７】
（７）次に、図８に示すように、第１トランジスタ１００Ａのためのチャネルドーピングを行なう。このチャネルドーピングでは、第１トランジスタ領域１０ＨＶの領域に開口を有するマスク層としてレジスト層Ｒ４を形成した後に、所定の導電型の不純物を半導体層１４ａに導入することにより行なわれる。
【００３８】
（８）次に、図９に示すように、第２トランジスタ１００Ｂのためのチャネルドーピングを行なう。このチャネルドーピングでは、第１トランジスタ１００Ａ領域にマスク層Ｒ５を形成した後に、所定の導電型の不純物を半導体層１４ｂに導入することにより行なわれる。
【００３９】
（９）次に、図１０に示すように、第１および第２トランジスタ１００Ａ，Ｂのためのゲート電極４２，３２を形成する。ゲート電極４２，３２の形成では、第１トランジスタ領域１００Ａおよび第２トランジスタ領域１００Ｂの全面に導電層（図示せず）を形成する。導電層の材質としては、たとえば、多結晶シリコン層などを挙げることができる。
【００４０】
ついで、図１０に示すように、導電層をパターニングすることにより、第１トランジスタ１００Ａおよび第２トランジスタ１００Ｂのゲート電極４２，３２を形成する。導電層のパターニングは、一般的なリソグラフィおよびエッチング技術により行なうことができる。
【００４１】
（１０）次に、図１１に示すように、第１トランジスタ１００Ａのエクステンション領域となる低濃度不純物層４８を形成する。低濃度不純物層４８の形成は、第１トランジスタ形成領域１０ＨＶの領域に開口を有するようにレジスト層Ｒ６を形成し、所定の導電型の不純物を半導体層に導入することにより行なわれる。
【００４２】
（１１）次に、図１２に示すように、第２トランジスタ１００Ｂのエクステンション領域となる低濃度不純物層３８の形成を行なう。低濃度不純物層３８の形成は、第２トランジスタ領域１００Ｂの領域に開口を有するようにレジスト層Ｒ７を形成し、所定の導電型の不純物を半導体層に導入することにより行なわれる。
【００４３】
（１２）次に、図１３に示すように、第１トランジスタ１００Ａと第２トランジスタ１００Ｂのゲート電極４２，３２の側面にサイドウォール絶縁層４４，３４を形成する。サイドウォール絶縁層４４，３４の形成は、たとえば、絶縁層を基板の上方の全面に形成した後、その絶縁層に異方性のエッチングを施すことにより行なわれる。
【００４４】
（１３）次に、図１に参照されるように、第１および第２トランジスタ１００Ａ，Ｂのソース領域またはドレイン領域となる高濃度不純物層４６，３６の形成を行なう。高濃度不純物層４６，３６の形成は、所定の導電型の不純物を第１および第２半導体層１４ａ，ｂに導入することにより行なわれる。また、高濃度不純物層４６，３６の形成では、不純物を第１および第２半導体層１４ａ，ｂに導入した後、必要に応じて熱処理などの拡散処理を行なってもよい。
【００４５】
このようにして、本実施の形態にかかる半導体装置を製造することができる。
【００４６】
本発明の半導体装置の製造方法によれば、第１トランジスタ１００Ａが形成される第１トランジスタ領域１０ＨＶをマスクした状態で、第２トランジスタ１００Ｂが形成される第２トランジスタ領域１０ＬＶの絶縁層１２を厚膜化することにより、第１および第２半導体層１４ａ，ｂの上面の高さは同一であり、かつ、それぞれの膜厚が異なる基板を形成することができる。その結果、駆動電圧の異なるトランジスタ１００Ａ，Ｂを同一基板に混載する場合などに、各トランジスタの用途に応じて作り分けることができ、高速動作性および低消費電力化が図られた半導体装置を製造することができる。
【００４７】
２．第２の実施の形態
２．１  第２半導体装置
次に、第２の実施の形態にかかる第２半導体装置について図１４を参照しながら説明する。図１４は、第２の実施の形態の半導体装置の断面図を模式的に示す図である。
【００４８】
第２半導体装置は、基板にガラス基板や石英基板などの絶縁体基板を用いた例である。本実施の形態では、絶縁体基板として、ガラス基板を用いた例について説明する。ガラス基板２０は、第１トランジスタ領域１０ＨＶと第２トランジスタ領域１０ＬＶとを有し、第１トランジスタ領域１０ＨＶおよび第２トランジスタ領域１０ＬＶにわたりその下面は同じ高さを有する。ガラス基板２０において、第１トランジスタ領域１０ＨＶのガラス基板２０の厚さは、第２トランジスタ領域１０ＬＶのガラス基板２０の厚さと比して小さい。ガラス基板２０の上には、第１および第２半導体層１４ａ，ｂが設けられている。第１および第２半導体層１４ａ，ｂは、それぞれ第１トランジスタ領域１０ＨＶ、第２トランジスタ領域１０ＬＶにわたり、その上面の高さはほぼ同一である。つまり、第１トランジスタ領域１０ＨＶの第１半導体層１４ａは、その下に設けられているガラス基板２０の厚さが小さい分、第２トランジスタ領域１００Ｂの第２半導体層１４ｂと比して大きい膜厚を有する。
【００４９】
第１トランジスタ領域１０ＨＶの第１半導体層１４ａと、第２トランジスタ領域１０ＬＶの第２半導体層１４ｂとの間には、素子分離領域１６が設けられている。素子分離領域１６は、第２トランジスタ領域１０ＬＶの第２半導体層１４ｂの厚さと同じだけの深さを有するものであることができる。このように、素子分離領域１６が第２半導体層１４ｂの厚さと同じだけの深さを有することにより、第１半導体層１４ａに素子分離領域を形成する場合と比して、埋め込み性が良好な素子分離領域１６を得ることができる。
【００５０】
第１トランジスタ領域１０ＨＶの第１半導体層１４ａには、第１トランジスタ１００Ａが形成され、第２トランジスタ領域１０ＬＶの第２半導体層１４ｂには第２トランジスタ１００Ｂが形成される。第１トランジスタ１００Ａと第２トランジスタ１００Ｂは、前述の第１半導体装置に形成されているトランジスタと同様の構成をとることができる。ここでは、その詳細な説明は省略することとする。
【００５１】
本実施の形態の半導体装置は、ガラス基板などの絶縁体基板２０上に膜厚の異なる第１および第２半導体層１４ａ，ｂを有する。そのため、特に駆動電圧の異なるＴＦＴを同一基板に複数形成する場合に、トランジスタの用途に応じて作り分けることができる。その結果、高速動作性および低消費電力化が図られた半導体装置を提供することができる。また、第１および第２半導体層１４ａ，ｂの表面の高さは、各トランジスタ１００Ａ，Ｂにおいて同一であるため、ゲート電極３２，４２のパターニングなどにおいて、精度の高いパターニングを行なうことができる。その結果、微細化が図られた半導体装置を提供することができる。
【００５２】
２．２．第２半導体装置の製造方法
次に、第２半導体装置の製造方法について、図１５〜１８を参照しながら説明する。図１５〜１８は、第２半導体装置の製造方法を模式的に示す断面図である。
【００５３】
（１）絶縁体基板として、本実施の形態の半導体装置の製造方法ではガラス基板２０を用いた場合を例として説明する。まず、図１５に示すように、第１トランジスタ領域１０ＨＶ以外の領域のガラス基板２０を覆うように、マスク層としてレジスト層Ｒ８を形成する。
【００５４】
（２）次に、図１６に示すように、レジスト層Ｒ８をマスクとして、第１トランジスタ領域１０ＨＶを含む領域のガラス基板２０をエッチングする。ガラス基板２０のエッチングは、公知の一般的な方法により行なうことができる。このようにして、第１トランジスタ領域１０ＨＶのガラス基板２０の厚さを、第２トランジスタ領域１０ＬＶのガラス基板２０の厚さと比して小さくすることができる。
【００５５】
（３）次に、図１７に示すように、ガラス基板２０の全面にアモルファスシリコン層１３を形成する。その後、アモルファスシリコン層１３を結晶化することにより、第１トランジスタ領域１０ＨＶには、単結晶シリコン層１４ａが、第２トランジスタ領域１０ＬＶには、単結晶シリコン層１４ｂが形成されることとなる。アモルファスシリコン層１３の結晶化は、レーザーアニールにより行なうことができる。
【００５６】
また、図１８に示すように、結晶化を終えた後に第１トランジスタ領域１０ＨＶおよび第２トランジスタ領域１０ＬＶにおいて単結晶シリコン層１４ａ，ｂの高さがほぼ同一となるように、単結晶シリコン１４ａ，ｂの上面を平坦化してもよい。単結晶シリコン層１４ａ，ｂの平坦化は、たとえば、ＣＭＰ法により行なうことができる。以上の工程により、第１トランジスタ領域１０ＨＶには、単結晶シリコン層１４ａからなる第１半導体層が形成され、第２トランジスタ領域１０ＬＶには第１半導体層と比して膜厚の小さい第２半導体層が形成される。
【００５７】
（４）次に、図１４に参照されるように、素子分離領域１６を形成する。素子分離領域１６の形成では、素子分離領域を形成したい領域の上方に開口を有するマスク層（図示せず）を形成する。ついで、単結晶シリコン層１４ｂをエッチングし、溝部を形成する。この溝部は、各種トランジスタを形成した後に行なわれる層間絶縁層の形成の際に埋めこまれることなる。
【００５８】
以上の（１）〜（４）の工程により、ガラス基板２０などの絶縁体基板の上に、上面の高さはほぼ同一で、かつ、膜厚の異なる第１および第２半導体層１４ａ，ｂを有する基板を形成することができる。
ついで、第１および第２半導体層１４ａ，ｂに第１トランジスタ１００Ａ，第２トランジスタ１００Ｂを形成する。第１および第２トランジスタ１００Ａ，Ｂの形成工程は、第１半導体装置の製造方法と同様に行なうことができる。
【００５９】
本実施の形態の半導体装置の製造方法によれば、ガラス基板２０などの絶縁体基板の第２トランジスタ領域１０ＬＶをマスクした状態で、第１トランジスタ領域１０ＨＶの絶縁体基板２０が所望の膜厚になるまでエッチングする。その後、絶縁体基板２０の上方に第１および第２半導体層１４ａ，ｂを形成することで、第１および第２半導体層１４ａ，ｂの上面の高さは同一であり、かつ、第１および第２半導体層１４ａ，ｂの膜厚が異なる基板を形成することができる。その結果、駆動電圧の異なるトランジスタを同一基板に混載する場合などに、各トランジスタの用途に応じて作り分けることができる。特に、絶縁体基板上に、異なる膜厚の第１および第２半導体層１４ａ，ｂを形成できるため、ＴＦＴの形成にとりわけ有効である。
【００６０】
なお、本発明は、上述の第１および第２の実施の形態に限定されることなく、本発明の要旨の範囲内で変形が可能である。
【００６１】
第１の実施の形態および第２の実施の形態において、２つの駆動電圧が異なるトランジスタが同一基板に混載されている場合について記載したが、これは便宜的なものであって、３つ以上のトランジスタが形成されている場合にも適用することができる。
【００６２】
第１の実施の形態の半導体装置の製造方法において、ゲート電極４２，３２の形成や、高濃度不純物層４６，３６の形成を同一の工程で行なう場合について説明したが、これに限定されず、別々の工程で行なっても良い。
【００６３】
第２の実施の形態の半導体装置の製造方法においては、ゲート電極の材料として、メタルゲートを形成してもよい。また、上述の説明では、アモルファスシリコン層１３を形成した後に結晶化を行ない、単結晶シリコン層を得た場合について説明したが、必ずしも、アモルファスシリコン層１３の全ての領域が単結晶化されている必要はない。少なくとも第１トランジスタ１００Ａおよび第２トランジスタ１００Ｂのチャネル領域となる箇所が単結晶化されていればよい。
【図面の簡単な説明】
【００６４】
【図１】第１の実施の形態の半導体装置を模式的に示す断面図。
【図２】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図３】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図４】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図５】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図６】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図７】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図８】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図９】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１０】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１１】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１２】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１３】第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１４】第２の実施の形態の半導体装置を模式的に示す断面図。
【図１５】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１６】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１７】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【図１８】第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００６５】
１０ＨＶ  第１トランジスタ領域，  １０ＬＶ  第２トランジスタ領域、  １００Ａ  第１トランジスタ、  １００Ｂ  第２トランジスタ、  １０  支持基板、  １２  絶縁層、  １４ａ  第１第２半導体層１４ｂ  第２半導体層、  １６  堆積半導体層、  ３０，４０  ゲート絶縁層、  ３２，４２  ゲート電極、  ３４，４４  サイドウォール絶縁層、  ３６，４６  ソース領域およびドレイン領域  ３８，４８  低濃度不純物層、  ５０  コンタクトホール、  ５２  コンタクト層、  ５４  配線層、  ６０  層間絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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