(57)【要約】【課題】高周波ＢｉＣＭＯＳデバイスに、可変容量比の大きいバリキャップを集積回路化する。【解決手段】  Ｐ型Ｓｉ基板１０上に集積化された、第１導電型の半導体領域と第２導電型の半導体領域とのＰＮ接合で構成される可変容量素子であって、第２導電型の半導体領域は、高不純物濃度を有する第１のＮ＋埋め込み層１１、高不純物濃度を有する第２のＮ＋埋め込み層１２、低不純物濃度を有するＮ−埋め込み層１３、低不純物濃度を有するＮ型エピタキシャル層１４、中不純物濃度を有するＮ型カソードウェル層５２、高不純物濃度を有するＮ型カソード層２６で構成し、第２のＮ＋埋め込み層１２をＰ型Ｓｉ基板１０中奥深く形成し、第２のＮ＋埋め込み層１２の上のＰ型Ｓｉ基板１０中にＮ型エピタキシャル層１４と同程度の不純物濃度を持つＮ−埋め込み層１３を形成する。【選択図】図１１
2005175135.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に集積化された、第１導電型の半導体領域と第２導電型の半導体領域とのＰＮ接合を用いた可変容量素子であって、
前記第２導電型の半導体領域は、高不純物濃度を有する第１の半導体領域、高不純物濃度を有する第２の半導体領域、低不純物濃度を有する第３の半導体領域、低不純物濃度を有する第１の半導体膜、中不純物濃度を有する第４の半導体領域、高不純物濃度を有する第５の半導体領域で構成され、前記第２導電型の半導体領域の前記半導体基板表面から最深部に前記第２の半導体領域が設けられ、前記第２導電型の半導体領域中で前記半導体基板表面からの最深部に前記第２の半導体領域が設けられ、前記第２の半導体領域上部と接触して前記第１の半導体領域と前記第３の半導体領域が隣接して設けられ、前記第１の半導体領域および前記第３の半導体領域の上部と接触して前記第１の半導体膜が設けられ、前記第３の半導体領域上の前記第１の半導体膜内に前記第４の半導体領域が設けられ、前記第１の半導体領域上の前記第１の半導体膜内に第５の半導体領域が設けられており、
前記第４の半導体領域内に高不純物濃度を有する第１導電型の第６の半導体領域が設けられており、
前記第５の半導体領域と前記第６の半導体領域とにそれぞれ電極が設けられ、前記第４の半導体領域と前記第６の半導体領域との間に形成されたＰＮ接合が逆バイアスされるように前記電極間に電圧を印加するようにしたことを特徴とする半導体装置。
【請求項２】
半導体基板上に、高不純物濃度を有する第２導電型の第１の半導体領域を形成する第１の工程と、
前記第１の半導体領域に隣接した低不純物濃度を有する第２導電型の第３の半導体領域と、前記第１の半導体領域と前記第３の半導体領域の底部に接触した高不純物濃度を有する第２導電型の第２の半導体領域とを形成する第２の工程と、
前記第１の半導体領域および前記第３の半導体領域表面上に低不純物濃度を有する第２導電型の第１の半導体膜を形成する第３の工程と、
前記第１の半導体膜内の前記第１の半導体領域の上に、第２導電型の第５の半導体領域を形成する第４の工程と、
前記第１の半導体膜内の前記第３の半導体領域の上に、第１導電型の高不純物濃度を有する第６の半導体領域と、この第６の半導体領域の直下に中不純物濃度を有する第２導電型の第５の半導体領域とを形成する第５の工程と
を備えていること特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置を製造する方法であって、他の半導体装置と半導体基板上に集積化する製造方法において、前記第５の半導体領域を形成する工程を、半導体領域を形成する工程の中で最後に設けることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に高周波ＳｉＢｉＣＭＯＳおよび高周波ＳｉＧｅＢｉＣＭＯＳデバイス等に集積回路化されたバリキャップ（可変容量素子）およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話等の移動体通信機器の小型化が進む中で、周波数シンセサイザ（ＰＬＬ）と電圧制御発振器（ＶＣＯ）などの従来外付けモジュールの１チップ化が急速に進んでいる。ＶＣＯをＰＬＬ半導体チップに内蔵化するためには、ＶＣＯ回路を構成するバリキャップを、低い直列抵抗、与えられた電圧変化に対する大きな容量変化等の基本特性を損なうことなく、ＰＬＬ製造に用いられる高周波ＢｉＣＭＯＳプロセスに、集積化する必要がある。
【０００３】
従来、半導体基板上に形成されるバリキャップとしては、ＰＮ接合の空乏層容量を利用して印加電圧によって容量値の制御を行うバリキャップが多用されている。印加電圧に対し大きな容量変化を得るためには、バリキャップ構造を、ＰＮ接合面から離れるに従って不純物濃度が減少する超階段接合にして、ＰＮ接合を形成する領域の表面不純物濃度、不純物濃度プロファイル等を最適化することが重要となる。
【０００４】
ここで、高周波ＢｉＣＭＯＳプロセスに集積化されたバリキャップとその製造方法の従来技術を、図１４〜図１６に示す工程図と図１７に示す不純物濃度プロファイルを参照しながら説明する。
【０００５】
まず、図１４に示すように、公知の技術を用いてＳｉ基板１１０の上には、ＮＰＮバイポーラトランジスタ１０１の形成領域にＮ＋埋め込み層１１１とＮ型エピタキシャル層１１２と、ＬＯＣＯＳ膜１１３と、トレンチ素子分離１１４と、保護酸化膜１１５と、Ｎ型コレクタウォール層１１６とが形成され、バリキャップ１０２の形成領域にＮ＋埋め込み層１１１とＮ型エピタキシャル層１１２と、ＬＯＣＯＳ膜１１３と、トレンチ素子分離１１４と、保護酸化膜１１５と、Ｎ型カソード層１１７とが形成され、ＰチャネルＭＯＳトランジスタ１０３の形成領域にＮ＋埋め込み層１１１と、Ｎ型エピタキシャル層１１２と、ＬＯＣＯＳ膜１１３と、保護酸化膜１１５と、Ｎ型ウェル層１１８とが形成され、ＮチャネルＭＯＳトランジスタ１０４の形成領域にＮ型エピタキシャル層１１２と、ＬＯＣＯＳ膜１１３と、保護酸化膜１１５と、Ｐ型ウェル層１１９とが形成される。
【０００６】
次に、バリキャップ１０２の形成領域を開口して形成されたレジスト膜（図示せず）をマスクにして、リンのイオンを注入する。レジスト膜を除去した後、アニーリングによってＮ型ウェル層１２０を形成する。
【０００７】
次に、図１５に示すように、公知の技術を用いて、第１の多結晶シリコン膜からなるベース引出し電極１２２ａと、第２の多結晶シリコン膜からなるエミッタ電極１２３ａおよびコレクタ電極１２３ｂと、Ｐ型外部ベース層１２４と、Ｐ型活性ベース層１２５と、Ｎ型エミッタ層１２６ａ、Ｎ型コレクタコンタクト層１２６ｂを有するＮＰＮバイポーラトランジスタ１０１が形成される。同時に、バリキャップ１０２の形成領域には、第２の多結晶シリコン膜からなるカソード電極１２３ｃと、Ｎ型カソードコンタクト層１２６ｃが形成される。さらに、同時に、ＰチャネルＭＯＳトランジスタ１０３およびＮチャネルＭＯＳトランジスタ１０４の形成領域に、ゲート酸化膜１２１と、第１の多結晶シリコン膜からなるゲート電極１２２ｂとが形成される。
【０００８】
次に、バリキャップ１０２のアノード形成領域とＰチャネルＭＯＳトランジスタ１０３の形成領域とを開口して形成されたレジスト膜（図示せず）をマスクにして、ＢＦ２のイオンを注入する。レジスト膜を除去した後、今度はＮチャネルＭＯＳトランジスタ１０４の形成領域を開口したレジスト膜（図示せず）をマスクにして、ヒ素のイオンを注入する。
【０００９】
これらの注入によって（正確には最後の平坦化の熱処理によって）、ＰチャネルＭＯＳトランジスタ１０３のＰ型のＬＤＤ層１２７とＮチャネルＭＯＳトランジスタ１０４のＮ型のＬＤＤ層１２９と、そして、バリキャップ１０２にＰ型ＬＤＤ層１２７と同じ不純物プロファイルを有する第１のＰ型アノード層１２８が形成される。
【００１０】
次に、図１６に示すように、バリキャップ１０２のアノード形成領域とＰチャネルＭＯＳトランジスタ１０３の形成領域とを開口して形成されたレジスト膜（図示せず）をマスクにして、ＢＦ２のイオンを注入する。レジスト膜を除去した後、今度はＮチャネルＭＯＳトランジスタ１０４の形成領域を開口したレジスト膜（図示せず）をマスクにして、ヒ素のイオンを注入する。
【００１１】
最後に、基板上に層間絶縁膜を堆積した後、平坦化の熱処理を施す。この熱処理によって、ＰチャネルＭＯＳトランジスタ１０３のＰ型のソース・ドレイン層１３１とＮチャネルＭＯＳトランジスタ１０４のＮ型のソース・ドレイン層１３３と、そして、バリキャップ１０２にＰ型ソース・ドレイン層１３１と同じ不純物プロファイルを有する第２のＰ型アノード層１３２が形成される。
【００１２】
以上の構成により、共通のＳｉ基板１１０の上に、バリキャップ１０２と、高周波ＮＰＮバイポーラトランジスタ１０１と、ＰチャネルＭＯＳトランジスタ１０３と、ＮチャネルＭＯＳトランジスタ１０４とを集積化して製造することができる。
【特許文献１】特開平７−１９３１５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来製造方法で高周波ＢｉＣＭＯＳデバイスに集積化されたバリキャップでは、与えた電圧変化に対する容量変化が小さい問題があった。この原因を、図１７に示す従来の技術で形成されたバリキャップ１０２の不純物濃度プロファイル（図１６の直線ｃｄに沿った不純物濃度プロファイル）を用いて説明する。なお、図１７中の各拡散層プロファイルは、前述の拡散層の番号を記載している。
【００１４】
高周波ＢｉＣＭＯＳデバイスでは、ＮＰＮバイポーラトランジスタ１０１の高速動作を実現するため、Ｓｉ基板１１０上のＮ型エピタキシャル層１１２は膜厚が０．６μｍ程度と薄く形成される。このためＮ型ウェル層１２０の厚さｔ２は０．２μｍ程度と非常に薄くなる。このため、既に中バイアス電圧程度で空乏層がＮ＋埋め込み層１１１に到達し、それ以上電圧を印加しても容量変化しなくなってしまう。
【００１５】
しかも、従来の製造方法では、Ｎ型ウェル層１２０を他のウェル層と同様に、ゲート酸化膜形成以前に形成するため、後のゲート酸化やエミッタ、ベース形成アニール等の熱処理が施されるため、容量変化比を最大にする超階段接合の最適な不純物濃度プロファイルを得ることが困難である。
【００１６】
すなわち、図１３に示されるように、逆バイアス電圧と容量との特性において、従来のバリキャップの特性１３４は、電圧Ｖ１における容量Ｃ１１と電圧Ｖ２における容量Ｃ１２と比Ｃ１１／Ｃ１２は小さい値しか得ることができない。
【００１７】
本発明の目的は、前記従来技術における問題点を解決するものであり、高周波ＢｉＣＭＯＳデバイスに集積化して、かつ容量変化比が大きいバリキャップを実現し得る素子構造、およびその製造方法を提供するものである。
【課題を解決するための手段】
【００１８】
前記目的を達成するために、本発明のバリキャップは、請求項１に記載の構造と、請求項２および請求項３に記載の方法で製造される。
【００１９】
請求項１記載の発明に係る半導体装置は、半導体基板上に集積化された、第１導電型の半導体領域と第２導電型の半導体領域とのＰＮ接合を用いた可変容量素子であって、前記第２導電型の半導体領域は、高不純物濃度を有する第１の半導体領域、高不純物濃度を有する第２の半導体領域、低不純物濃度を有する第３の半導体領域、低不純物濃度を有する第１の半導体膜、中不純物濃度を有する第４の半導体領域、高不純物濃度を有する第５の半導体領域で構成され、前記第２導電型の半導体領域の前記半導体基板表面から最深部に前記第２の半導体領域が設けられ、前記第２導電型の半導体領域中で前記半導体基板表面からの最深部に前記第２の半導体領域が設けられ、前記第２の半導体領域上部と接触して前記第１の半導体領域と前記第３の半導体領域が隣接して設けられ、前記第１の半導体領域および前記第３の半導体領域の上部と接触して前記第１の半導体膜が設けられ、前記第３の半導体領域上の前記第１の半導体膜内に前記第４の半導体領域が設けられ、前記第１の半導体領域上の前記第１の半導体膜内に第５の半導体領域が設けられており、前記第４の半導体領域内に高不純物濃度を有する第１導電型の第６の半導体領域が設けられており、前記第５の半導体領域と前記第６の半導体領域とにそれぞれ電極が設けられ、前記第４の半導体領域と前記第６の半導体領域との間に形成されたＰＮ接合が逆バイアスされるように前記電極間に電圧を印加するようにしたことを特徴とする。
【００２０】
請求項２記載の発明に係る半導体装置の製造方法は、半導体基板上に、高不純物濃度を有する第２導電型の第１の半導体領域を形成する第１の工程と、前記第１の半導体領域に隣接した低不純物濃度を有する第２導電型の第３の半導体領域と、前記第１の半導体領域と前記第３の半導体領域の底部に接触した高不純物濃度を有する第２導電型の第２の半導体領域とを形成する第２の工程と、前記第１の半導体領域および前記第３の半導体領域表面上に低不純物濃度を有する第２導電型の第１の半導体膜を形成する第３の工程と、前記第１の半導体膜内の前記第１の半導体領域の上に、第２導電型の第５の半導体領域を形成する第４の工程と、前記第１の半導体膜内の前記第３の半導体領域の上に、第１導電型の高不純物濃度を有する第６の半導体領域と、この第６の半導体領域の直下に中不純物濃度を有する第２導電型の第５の半導体領域とを形成する第５の工程とを備えていること特徴とする。
【００２１】
請求項３記載の発明に係る半導体装置の製造方法は、請求項１記載の半導体装置を、少なくとも請求項２に記載の半導体装置の製造法を有して、他の半導体装置と半導体基板上に集積化する製造方法において、前記第５の半導体領域を形成する工程を、半導体領域を形成する工程の中で最後に設けることを特徴とする。
【００２２】
前記低不純物濃度を有する第３の半導体領域により、高逆バイアス電圧を印加しても、空乏層の伸びが抑制されず容量変化させることができる。さらに、前記高不純物濃度を有する第１の半導体領域と、第２の半導体領域と、第３の半導体領域とによって、第３の半導体領域を設けることによる直列抵抗の増加を抑制できる。
【００２３】
また、前記中不純物濃度を有する第５の半導体領域を形成する工程を、ＢｉＣＭＯＳデバイスを製造工程の最後（配線形成は除く）に設けることで超階段接合の不純物濃度プロファイルを詳細に制御可能となる。
【００２４】
このため、容量変化比の大きいバリキャップを、高周波ＢｉＣＭＯＳデバイスと集積することができる。
【発明の効果】
【００２５】
以上説明したように、本発明に係る半導体装置およびその製造方法によれば、薄い膜厚のエピタキシャル層の上に形成される高周波ＢｉＣＭＯＳデバイスと、容量変化比の大きいバリキャップを集積化して、安定に形成できる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態を図面に基づいて説明する。
【００２７】
図１〜図１１は本発明の実施形態に係る半導体集積装置の製造方法の工程を示す断面図である。
【００２８】
本実施形態に係る半導体装置は、ボロンを導入した比抵抗が１０Ω・ｃｍ程度で面方位が（１００）のシリコンよりなるＰ型Ｓｉ基板１０の上に、ＮＰＮバイポーラトランジスタ１と、ＰチャネルＭＯＳトランジスタ３と、ＮチャネルＭＯＳトランジスタ４とが形成されたＢｉＣＭＯＳデバイスに集積化されたバリキャップ２である。ただし、図１〜１０では、理解を容易にするために前記半導体装置を２つの領域に分けて表しており、図１（ａ）〜図１０（ａ）はバリキャップおよびＮＰＮバイポーラトランジスタ領域を、図１（ｂ）〜図１０（ｂ）はＭＯＳトランジスタ領域を示す。さらに、ＮＰＮバイポーラトランジスタ１と、バリキャップ２と、ＰチャネルＭＯＳトランジスタ３と、ＮチャネルＭＯＳトランジスタ４とを互いに隣接させて表示しているが、現実には、各素子が図１〜図１１に示す位置関係で形成されるとは限らない。
【００２９】
まず、図１に示す工程において、Ｐ型Ｓｉ基板１０表面に、ＮＰＮバイポーラトランジスタ１およびＰチャネルＭＯＳトランジスタ３を形成する領域と、バリキャップ２のカソード電極領域５を開口したレジスト膜Ｒｅ１を形成し、このレジスト膜Ｒｅ１をマスクとして、Ｐ型Ｓｉ基板１０内にアンチモンまたはヒ素のイオンを注入する。イオン注入のドーズ量は１×１０１５ｃｍ−２程度で加速エネルギーは４０ｋｅＶ程度である。
【００３０】
次に、酸素ガスを用いたプラズマアッシングによりレジスト膜Ｒｅ１を除去した後、アニーリングにより、表面濃度が１０１９ｃｍ−３のオーダーで、接合深さが１〜２μｍの第１のＮ＋埋め込み層１１を形成する。
【００３１】
次に、図２に示す工程において、Ｐ型Ｓｉ基板１０表面に、ＮＰＮバイポーラトランジスタ１と、ＰチャネルＭＯＳトランジスタ３と、バリキャップ２とを形成する領域を開口したレジスト膜Ｒｅ２を形成し、このレジスト膜Ｒｅ２をマスクとして、Ｐ型Ｓｉ基板１０内に、リンのイオンを２度注入する。最初のイオン注入はドーズ量が１×１０１５ｃｍ−２程度で加速エネルギーは６００〜１０００ｋｅＶ程度で、２度目のイオン注入はドーズ量が５×１０１１ｃｍ−２程度で加速エネルギーは３００〜４００ｋｅＶ程度である。
【００３２】
次に、酸素ガスを用いたプラズマアッシングによりレジスト膜Ｒｅ２を除去した後、アニーリングにより、前記第１のＮ＋埋め込み層１１の直下に濃度が１０１９ｃｍ−３のオーダーで、接合深さが１〜２μｍの第２のＮ＋埋め込み層１２と、バリキャップ２の領域内に表面濃度が５×１０１５〜２×１０１６ｃｍ−３で、接合深さが１μｍ程度のＮ−埋め込み層１３を形成する。なお、この場合、前記第１のＮ＋埋め込み層１１中にもＮ−埋め込み層１３が形成されるが、第１のＮ＋埋め込み層１１の濃度が３桁程度高いため、その不純物プロファイルは変わらない。
【００３３】
次に、図３に示す工程で、エピタキシャル層と、ＬＯＣＯＳ膜と、トレンチ素子分離溝の形成を行う。
【００３４】
まず、Ｐ型Ｓｉ基板１０の表面にＮ型エピタキシャル層１４を公知の技術によって形成する。Ｎ型エピタキシャル層１４は、リンなどのＮ型不純物が５×１０１５〜２×１０１６ｃｍ−３でドーピングされており、厚さは０．４〜０．７μｍである。
【００３５】
次に、Ｎ型エピタキシャル層１４の表面全面に、膜厚が２０ｎｍ程度のバッファ酸化膜１５を形成した後、ＬＯＣＯＳ膜形成時の選択的マスクとして用いるシリコン窒化膜１６を形成する。シリコン窒化膜は減圧ＣＶＤ法により１２０ｎｍ程度の厚さだけ堆積し、フォトリソグラフィーおよびエッチングにより素子分離形成領域を開口させておく。このシリコン窒化膜１６をマスクとして、パイロジェニック酸化により素子分離用のＬＯＣＯＳ膜１７を形成する。このＬＯＣＯＳ膜の膜厚は４００〜６００ｎｍである。
【００３６】
次に、全面にトレンチ分離溝形成時の選択的マスクとして用いるシリコン窒化膜１８を減圧ＣＶＤ法により１６０ｎｍ程度の厚さだけ堆積する。フォトリソグラフィーによりトレンチ素子分離形成領域を開口させ、ドライエッチングによりシリコン窒化膜１８と続いてＬＯＣＯＳ膜１７を除去して、Ｎ型エピタキシャル層１４を露出させる。
【００３７】
次に、酸素ガスを用いたプラズマアッシングによりレジストを除いた後、前記シリコン窒化膜１８をマスクとして、前記Ｎ型エピタキシャル層１４と前記Ｐ型Ｓｉ基板１０をドライエッチングしてトレンチ素子分離用の溝１９を形成する。この溝は幅が０．６〜１μｍで、深さは３〜６μｍである。深さは、十分な素子分離特性を得るため、前記第２のＮ＋埋め込み層１２と前記Ｐ型Ｓｉ基板１０の境界より少なくとも１μｍ程度深くなるように設定している。
【００３８】
次に、全面にボロンのイオンを、ドーズ量が７×１０１２ｃｍ−２程度、加速エネルギーが２０ｋｅＶ程度の条件で注入する。ここで、加速エネルギーは、前記シリコン窒化膜１８、前記ＬＯＣＯＳ膜１７、前記シリコン窒化膜１６をマスクとし、トレンチ素子分離溝１９底部のＰ型Ｓｉ基板１０にのみボロンが導入されるように調整している。最後に、パイロジェニック酸化によってトレンチ素子分離溝１９の側壁と底部に酸化膜２０を形成するとともに、この熱処理によって、Ｐ型チャネルストッパ層２１がトレンチ素子分離溝１９底部に形成される。
【００３９】
次に、図４に示す工程で、トレンチ素子分離溝１９を埋め込むポリシリコン膜２２を形成する。ポリシリコン膜２２は、減圧ＣＶＤ法で１０００〜１５００ｎｍの膜厚で全面に堆積し、続いてドライエッチングでエッチバックすることによってトレンチ素子分離溝１９に埋め込まれる。
【００４０】
次に、前記シリコン窒化膜１８をマスクにして、パイロジェニック酸化によりポリシリコン膜２２表面にキャップ酸化膜２３を形成する。キャップ酸化膜２３の膜厚は４００〜６００ｎｍと、ＬＯＣＯＳ膜１７と同程度に設定している。
【００４１】
最後に、リン酸液を用いて、シリコン窒化膜１８およびシリコン窒化膜１６を除いた後、バッファ酸化膜１５をフッ化アンモニウムとフッ酸との混合液を用いて除去する。
【００４２】
これによって、Ｎ型エピタキシャル層１４上のＮＰＮバイポーラトランジスタ１と、バリキャップ２領域にトレンチ素子分離が形成される。
【００４３】
次に、図５に示す工程で、Ｎ型エピタキシャル層１４表面の素子形成領域に膜厚２０ｎｍ程度の保護酸化膜２４を、パイロジェニック酸化で形成した後、ＮＰＮバイポーラトランジスタ１のコレクタ引出し領域６と、バリキャップ２のカソード電極領域５を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、Ｎ型エピタキシャル層１４内にリンのイオンを注入する。イオン注入のドーズ量は３×１０１５ｃｍ−２程度で加速エネルギーは６０ｋｅＶ程度である。
【００４４】
次に、酸素ガスを用いたプラズマアッシングによりレジスト膜を除去した後、アニーリングにより、ＮＰＮバイポーラトランジスタ１のＮ型コレクタウォール層２５およびバリキャップ２のＮ型カソード層２６を形成する。Ｎ型コレクタウォール層２５およびＮ型カソード層２６は１×１０１８〜１×１０１９ｃｍ−３の濃度を有し、第１のＮ＋埋め込み層１１に到達する程度の深さを有している。
【００４５】
次に、ＰチャネルＭＯＳトランジスタ３領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、Ｎ型エピタキシャル層１４内に、しきい値制御およびパンチスルー防止、チャネルストッパ形成、Ｎ型ウェル層形成のイオン注入を行う。一例として、しきい値制御の注入はＢＦ２イオンをドーズ量６×１０１２〜７×１０１２ｃｍ−２で加速エネルギーは９０ｋｅＶ程度で、パンチスルー防止の注入はリンイオンをドーズ量６×１０１２〜７×１０１２ｃｍ−２で加速エネルギーは１６０ｋｅＶ程度で、チャネルストッパ形成の注入はリンイオンをドーズ量６×１０１２〜８×１０１２ｃｍ−２で加速エネルギーは３５０ｋｅＶ程度で、Ｎ型ウェル層形成の注入はリンイオンをドーズ量１×１０１３〜３×１０１３ｃｍ−２で加速エネルギーは７００ｋｅＶ程度で行う。
【００４６】
次に、ＮチャネルＭＯＳトランジスタ４領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、Ｎ型エピタキシャル層１４内に、しきい値制御およびチャネルストッパ形成、Ｐ型ウェル層形成のイオン注入を行う。一例として、しきい値制御の注入はボロンイオンをドーズ量４×１０１２〜５×１０１２ｃｍ−２で加速エネルギーは３０ｋｅＶ程度で、チャネルストッパ形成の注入はボロンイオンをドーズ量６×１０１２〜８×１０１２ｃｍ−２で加速エネルギーは１８０ｋｅＶ程度で、Ｐ型ウェル層形成の注入はボロンイオンをドーズ量４×１０１２〜６×１０１２ｃｍ−２で加速エネルギーは４００ｋｅＶ程度で行う。
【００４７】
次に、アニーリングによって、ＰチャネルＭＯＳトランジスタ３の形成領域には前記の複数注入からなり第１のＮ＋埋め込み層１１に達するＮ型ウェル層２７が形成され、ＮチャネルＭＯＳトランジスタ４の形成領域には前記の複数注入からなりＰ型Ｓｉ基板１０に達するＰ型ウェル層２８が形成される。Ｎ型ウェル層２７は、表面部のしきい値制御のＰ型拡散層と第１のＮ＋埋め込み層１１に達するＮ型拡散層で構成され、Ｐ型拡散層の深さは０．１〜０．２μｍで濃度が１×１０１７〜５×１０１７ｃｍ−３で、Ｎ型拡散層は濃度が１×１０１７〜５×１０１７ｃｍ−３である。Ｐ型ウェル層２８の拡散層の深さは１．２〜２．０μｍで、表面の濃度は１×１０１７〜５×１０１７ｃｍ−３である。
【００４８】
次に、図６に示す工程で、フッ化アンモニウムとフッ酸との混合液を用いて、前記保護酸化膜２４を除去した後、Ｎ型エピタキシャル層１４上の全面に、パイロジェニック酸化を施して、厚さ１０ｎｍ程度のゲート酸化膜２９を形成する。
【００４９】
次に、ＮＰＮバイポーラトランジスタ１およびバリキャップ２の形成領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、フッ化アンモニウムとフッ酸との混合溶液を用いて、ＮＰＮバイポーラトランジスタ１およびバリキャップ２の領域のゲート酸化膜２９を選択的にエッチングして除去する。
【００５０】
次に、レジスト膜を除去した後、Ｎ型エピタキシャル層１４上の全面に減圧ＣＶＤ法により厚さ２００〜３００ｎｍの電極形成用の第１の多結晶シリコン膜を堆積する。そして、ＮＰＮバイポーラトランジスタ１の形成領域を開口したレジスト膜（図示せず）をマスクとして、ドーズ量が５×１０１５〜１×１０１６ｃｍ−２、加速エネルギーが２０ｋｅＶ程度の条件で、ボロンイオンを注入する。レジスト膜を除去した後、各ＭＯＳトランジスタ３，４の形成領域を開口したレジスト膜（図示せず）をマスクとして、ドーズ量が１×１０１５〜３×１０１６ｃｍ−２、加速エネルギーが３０ｋｅＶ程度の条件で、リンのイオンを注入する。
【００５１】
次に、レジスト膜を除去した後、減圧ＣＶＤ法により、第１の多結晶シリコン膜の上に厚さ１２０〜２００ｎｍの酸化膜を堆積する。次に、所望の領域を被ったレジスト膜（図示せず）をマスクに、酸化膜および第１の多結晶シリコン膜をパターニングして、ＮＰＮバイポーラトランジスタ１のベース引出し電極３０Ａと、各ＭＯＳトランジスタ３，４のゲート電極３０Ｂ、３０Ｃと、電極上絶縁膜３１Ａ、３１Ｂおよび３１Ｃとを形成する。このとき、酸化膜のエッチングは、ＣＨＦ３、アンモニアおよび酸素の混合ガスを用いて行い、アモルファスシリコン膜の異方性エッチングは、ＳＦ６とＣ２ＣｌＦ５との混合ガスを用いて行う。そして、ベース引出し電極３０Ａのシート抵抗は５０〜２００Ω／□であり、各ＭＯＳトランジスタ３，４のゲート電極３０Ｂ、３０Ｃのシート抵抗は２０〜４０Ω／□である。また、このパターニング時に、ＮＰＮバイポーラトランジスタ１のエミッタ・ベース形成領域３２が開口される。
【００５２】
次に、レジスト膜を除去した後、酸素雰囲気中の温度９００℃程度で３０分程度の熱処理により、各電極３０Ａ、３０Ｂ、３０Ｃの側面と、ＮＰＮバイポーラトランジスタ１とバリヤップ２のＮ型エピタキシャル層１４表面に、厚さ１５〜３０ｎｍの酸化膜３３Ａ、３３Ｂ、３３Ｃと酸化膜３４Ａ、３４Ｂ、３４Ｃ、３４Ｄをそれぞれ形成する。この熱処理により、ＮＰＮバイポーラトランジスタ１のベース引出し電極３０Ａ中のボロンの不純物をＮ型エピタキシャル層１４に導入し、接合深さが０．２〜０．３μｍで表面の不純物濃度が１×１０２０〜５×１０２０ｃｍ−３の外部ベース層３５を形成する。
【００５３】
次に、レジスト膜（図示せず）とＮＰＮバイポーラトランジスタ１のベース引き出し電極３０Ａとをマスクとして、ドーズ量が２×１０１３〜４×１０１３ｃｍ−２、加速エネルギーが１０ｋｅＶ程度の条件で、ボロンイオンをエミッタ・ベース形成領域３２に注入し、接合深さが０．１５〜０．２５μｍで表面の不純物濃度が１×１０１９〜３×１０１９ｃｍ−３の活性ベース層３６を形成する。その後、レジスト膜を除去する。
【００５４】
次に、図７に示す工程で、基板の全面上に、減圧ＣＶＤ法により膜厚４０ｎｍ程度の各電極の側面の絶縁膜を形成するためのシリコン窒化膜３７を堆積する。さらに、減圧ＣＶＤ法により、シリコン窒化膜３７の上に、膜厚が１００〜２００ｎｍの第２の多結晶シリコン膜を堆積する。その後、第２の多結晶シリコン膜の異方性エッチングを行って、ベース引出し電極３０Ａの側面に導体側壁３８Ａ、３８Ｂを、各ゲート電極３０Ｂ、３０Ｃの側面に導体側壁３８Ｃ、３８Ｄをそれぞれ形成する。
【００５５】
次に、ＮＰＮバイポーラトランジスタ１のエミッタ引き出し部およびコレクタ引き出し部と、バリキャップ２のカソード部を開口したレジスト膜（図示せず）を形成し、このレジスト膜と導体側壁３８Ａをマスクとするエッチングにより、シリコン窒化膜３７を選択的に除去する。エミッタ引き出し部開口においては、ベース引出し電極３０Ａの側面にシリコン窒化膜３７が残される。
【００５６】
次に、フッ化アンモニウムとフッ酸との混合液を用いて、前記シリコン窒化膜３７を開口したＮＰＮバイポーラトランジスタ１のエミッタ引き出し部およびコレクタ引き出し部と、バリキャップ２のカソード部の酸化膜３４Ａ、３４Ｂ、３４Ｄを除く。これにより、ＮＰＮバイポーラトランジスタ１において、ベース引出し電極３０Ａの側面酸化膜３３Ａ、シリコン窒化膜３７、導体側壁３８Ａよりなる厚さ２００〜３００ｎｍの３層膜側壁が形成され、同時にエミッタ引き出し部開口部が自己整合的に形成される。
【００５７】
次に、図８に示す工程で、レジスト膜を除去した後。基板の全面上に減圧ＣＶＤ法により膜厚１５０〜３００ｎｍの、ＮＰＮバイポーラトランジスタ１のエミッタ電極３９、コレクタ電極４０とバリキャップ２のカソード電極４１を形成するための第３の多結晶シリコン膜を堆積した後、この第３の多結晶シリコン膜にドーズ量が６×１０１５〜２×１０１６ｃｍ−２で加速エネルギーが６０ｋｅＶ程度の条件で、ヒ素イオンを注入する。
【００５８】
次に、第３の多結晶シリコン膜の全面上に減圧ＣＶＤ法により膜厚５０〜１００ｎｍの酸化膜（図示せず）を堆積する。その後、１０５０℃程度で、１５〜３０秒のランプアニール（ＲＴＡ）を施し、第２の多結晶シリコン膜中のヒ素の不純物を、ＮＰＮバイポーラトランジスタ１の活性ベース層３６およびＮ型コレクタウォール層２５と、バリキャップ２のＮ型カソード層２６とに拡散させてエミッタ層４２、Ｎ型コンタクト層４３、４４をそれぞれ形成する。エミッタ層４２の接合深さは０．０３〜０．１μｍで、表面の不純物濃度は１×１０２０〜５×１０２０ｃｍ−３である。このアニールにおいて、上記第３の多結晶シリコン膜の上に形成された酸化膜によって、第３の多結晶シリコン膜中のヒ素不純物の大気中への拡散が防止される。
【００５９】
次に、フッ化アンモニウムとフッ酸との混合液を用いて第３の多結晶シリコン膜上の酸化膜を除去した後、所望の領域を被ったレジスト膜（図示せず）をマスクに、第３の多結晶シリコン膜をＲＩＥによりパターニングして、シート抵抗が１５０〜３５０Ω／□のＮＰＮバイポーラトランジスタ１のエミッタ電極３９およびコレクタ電極４０と、バリキャップ２のカソード電極４１とを形成する。このＲＩＥでは、エッチング条件を調整によって、エミッタ・ベース形成領域内に埋め込まれている導体側壁３８Ａ以外の導体側壁３８Ｂ、３８Ｃ、３８Ｄが除去される。次に、リン酸を用いたエッチングにより、シリコン窒化膜を除去する。
【００６０】
次に、図９に示す工程で、バリキャップ２のアノード領域とＰチャネルＭＯＳトランジスタ３の形成領域とを開口したレジスト膜（図示せず）を形成し、このレジスト膜とゲート電極３０Ｂおよび側面酸化膜３３Ｂをマスクとして、ドーズ量が２×１０１２〜３×１０１２ｃｍ−２で加速エネルギーが４０ｋｅＶ程度の条件で、斜め方向からＢＦ２のイオンを注入して、バリキャップ２の第１のＰ型アノード層４５と、ＰチャネルＭＯＳトランジスタ３のＰ型ＬＤＤ層４６を形成する。第１のＰ型アノード層４５とＰ型ＬＤＤ層４６の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０１８ｃｍ−３程度である。
【００６１】
次に、レジスト膜を除去して、新たにＮチャネルＭＯＳトランジスタ４の領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜とゲート電極３０Ｃおよび側面酸化膜３３Ｃをマスクとして、ドーズ量が１×１０１３ｃｍ−２程度で加速エネルギーが８０ｋｅＶ程度の条件で、斜め方向からヒ素のイオンを注入して、ＮチャネルＭＯＳトランジスタ４のＮ型ＬＤＤ層４７を形成する。Ｎ型ＬＤＤ層４７の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０１８ｃｍ−３程度である。その後、レジスト膜を除去する。
【００６２】
次に、図１０に示す工程で、基板の全面上に、減圧ＣＶＤ法により、厚さ１５０〜３００ｎｍの側壁形成用酸化膜を堆積し、この酸化膜の異方性エッチングを行うことにより、各ＭＯＳトランジスタのゲート電極３０Ｂ、３０Ｃの側面上に、絶縁体側壁４８Ａ、４８Ｂをそれぞれ形成する。尚、この時、エミッタ電極３９、コレクタ電極４０、ベース引出し電極３０Ａ、カソード電極４１の側面上にも同様の絶縁体側壁が形成される。
【００６３】
次に、バリキャップ２のアノード領域とＰチャネルＭＯＳトランジスタ３の形成領域とを開口したレジスト膜（図示せず）を形成し、このレジスト膜とゲート電極３０Ｂおよび絶縁体側壁４８Ａをマスクとして、ドーズ量が３×１０１５〜５×１０１５ｃｍ−２で加速エネルギーが３０ｋｅＶ程度の条件で、ＢＦ２のイオンを注入して、バリキャップ２の第２のＰ型アノード層４９と、ＰチャネルＭＯＳトランジスタ３のＰ型ソース・ドレイン層５０を形成する。第２のＰ型アノード層とソース・ドレイン層の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０２０ｃｍ−３程度である。
【００６４】
次に、レジスト膜を除去して、新たにＮチャネルＭＯＳトランジスタ４の領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜とゲート電極３０Ｃおよび絶縁体側壁４８Ｂをマスクとして、ドーズ量が３×１０１５〜７×１０１５ｃｍ−２で加速エネルギーが３０ｋｅＶ程度の条件で、ヒ素のイオンを注入して、ＮチャネルＭＯＳトランジスタ４のＮ型ソース・ドレイン層５１を形成する。ソース・ドレイン層の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０２０ｃｍ−３程度である。その後、レジスト膜を除去する。
【００６５】
次に、図１１に示す工程で、バリキャップ２のアノード領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクにドーズ量が７×１０１２〜３×１０１３ｃｍ−２で加速エネルギーが７０〜１２０ｋｅＶでリンのイオンを注入する。
【００６６】
次に、基板上に層間絶縁膜となるＢＰＳＧ膜等の膜（図示せず）を堆積し、８５０℃程度の温度で、６０分程度の熱処理で平坦化する。この熱処理によって、バリキャップ２のＰ型アノード層４５，４９の直下にＮ型カソードウェル層５２が形成される。Ｎ型カソードウェル層５２は、Ｐ型アノード層との接合部の濃度が５×１０１６ｃｍ−３〜５×１０１７ｃｍ−３で、拡散深さが０．１〜０．４μｍ程度である。
【００６７】
最後に、図示は省略するが、バリキャップ２のＰ型アノード層の上と、カソード電極４１の上と、他の素子の所定の領域の上に、それぞれコンタクトホールを形成し、その上に、アルミ配線を形成する。
【００６８】
本実施形態のバリキャップの製造方法によれば、バリキャップは図１２に示される不純物濃度プロファイルを有することができる。この不純物濃度プロファイルは図１１中の直線ａｂに沿ってＰ型アノード層表面から基板の深さ方向へのものである。
【００６９】
図１２に示されるように、第２のＮ＋埋め込み層１２はＰ型Ｓｉ基板１０中奥深く形成され、第２のＮ＋埋め込み層１２の上のＰ型Ｓｉ基板１０中にはＮ型エピタキシャル層１４と同程度の不純物濃度を持つＮ−埋め込み層１３が形成される。このため、Ｎ型カソードウェル層５２と、Ｎ型エピタキシャル層１４と、Ｎ−埋め込み層１３とからなるＮ型領域の厚さｔ１は、０．４〜１μｍと従来の構造にくらべ２〜５倍に厚くできる。さらにＮ型カソードウェル層５２は、自身のアニール以外の熱処理が施されないので、超階段接合の最適な不純物濃度プロファイルを詳細に制御でき、かつ安定して、実現できる。
【００７０】
したがって、図１３に示されるように、容量と逆バイアス電圧との特性において、本実施形態のバリキャップの特性５３は、容量値が電圧変化に対し大きく変化し、かつ高バイアス電圧においても容量変化する特性となる。例えば、電圧Ｖ１における容量Ｃ１と電圧Ｖ２における容量Ｃ２と比Ｃ１／Ｃ２は、２〜３と従来にくらべ大幅に大きくできる。
【００７１】
なお、本実施形態では、低濃度Ｎ型領域の厚さｔ２の増加によって、直列抵抗の増加が懸念されるが、第２のＮ＋埋め込み層１２の不純物濃度、プロファイルの最適化と、カソード領域に設けた第１のＮ＋埋め込み層１１、Ｎ型カソード層２６によって、従来と同程度の直列抵抗を実現している。
【産業上の利用可能性】
【００７２】
本発明は、容量変化比の大きいバリキャップを、高周波ＢｉＣＭＯＳデバイスと集積することができる、という作用効果を奏するものであり、携帯電話等の移動体通信機器に用いる素子およびその素子の製造方法に利用可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施形態に係る半導体装置の製造工程のうち第１のＮ＋埋め込み層を形成する工程を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造工程のうち第２のＮ＋埋め込み層及びＮ−埋め込み層を形成する工程を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程のうちＮ型エピタキシャル層、ＬＯＣＯＳ膜、トレンチ素子分離溝などを形成する工程を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程のうちトレンチ素子分離を形成する工程を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程のうちＮ型カソード層、Ｎ型コレクタウォール層、Ｎ型ウェル層、Ｐ型ウェル層などを形成する工程を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造工程のうちベース層、ベース引出し電極、ゲート酸化膜、ゲート電極などを形成する工程を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造工程のうちエミッタ引き出し部開口などを形成する工程を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の製造工程のうちエミッタ層、エミッタ電極、コレクタ電極、カソード電極などを形成する工程を示す断面図である。
【図９】本発明の実施形態に係る半導体装置の製造工程のうちＰ型アノード層、ＬＤＤ層などを形成する工程を示す断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造工程のうちＰ型アノード層、ソース・ドレイン層などを形成する工程を示す断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造工程のうちＮ型カソードウェルを形成する工程を示す断面図である。
【図１２】本発明の実施形態に係る半導体装置の効果を示す結果であって、不純物濃度プロファイルをＰ型アノード層表面から基板深さ方向にとったグラフである。
【図１３】本発明の実施形態に係る半導体装置の効果を示す結果であって、容量の逆バイアス電圧依存性を示すグラフである。
【図１４】従来の半導体装置の製造工程のうちＮ型カソードウェル層などを形成する工程を示す断面図である。
【図１５】従来の半導体装置の製造工程のうちＰ型アノード層、ＬＤＤ層などを形成する工程を示す断面図である。
【図１６】従来の半導体装置の製造工程のうちＰ型アノード層、ソース・ドレイン層などを形成する工程を示す断面図である。
【図１７】従来の半導体装置の不純物濃度プロファイルをＰ型アノード層表面から基板深さ方向にとったグラフである。
【符号の説明】
【００７４】
１    ＮＰＮバイポーラトランジスタ
２    バリキャップ
３    ＰチャネルＭＯＳトランジスタ
４    ＮチャネルＭＯＳトランジスタ
１０  Ｐ型Ｓｉ基板
１１  第１のＮ＋埋め込み層
１２  第２のＮ＋埋め込み層
１３  Ｎ−埋め込み層
１４  Ｎ型エピタキシャル層
１５  バッファ酸化膜
１６  シリコン窒化膜膜
１７  ＬＯＣＯＳ膜
１８  シリコン窒化膜
１９  トレンチ素子分離溝
２０  酸化膜
２１  Ｐ型チャネルストッパ層
２２  埋め込みポリシリコン膜
２３  キャップ酸化膜
２４  保護酸化膜
２５  Ｎ型コレクタウォール層
２６  Ｎ型カソード層
２７  Ｎ型ウェル層
２８  Ｐ型ウェル層
２９  ゲート酸化膜
３０Ａ  ベース引出し電極
３０Ｂ、３０Ｃ  ゲート電極
３１Ａ、３１Ｂ、３１Ｃ  電極上絶縁膜
３２  エミッタ・ベース形成領域
３３Ａ、３３Ｂ、３３Ｃ  酸化膜
３４Ａ、３４Ｂ、３４Ｃ、３４Ｄ  酸化膜
３５  外部ベース層
３６  活性ベース層
３７  シリコン窒化膜
３８Ａ、３８Ｂ、３８Ｃ、３８Ｄ  導体側壁
３９  エミッタ電極
４０  コレクタ電極
４１  カソード電極
４２  エミッタ層
４３、４４  Ｎ型コンタクト層
４５  第１のＰ型アノード層
４６  Ｐ型ＬＤＤ層
４７  Ｎ型ＬＤＤ層
４８Ａ、４８Ｂ  絶縁体側壁
４９  第２のＰ型アノード層
５０  Ｐ型ソース・ドレイン層
５１  Ｎ型ソース・ドレイン層
５２  Ｎ型カソードウェル層
【図１】
2005175135.tif 000003
【図２】
2005175135.tif 000004
【図３】
2005175135.tif 000005
【図４】
2005175135.tif 000006
【図５】
2005175135.tif 000007
【図６】
2005175135.tif 000008
【図７】
2005175135.tif 000009
【図８】
2005175135.tif 000010
【図９】
2005175135.tif 000011
【図１０】
2005175135.tif 000012
【図１１】
2005175135.tif 000013
【図１２】
2005175135.tif 000014
【図１３】
2005175135.tif 000015
【図１４】
2005175135.tif 000016
【図１５】
2005175135.tif 000017
【図１６】
2005175135.tif 000018
【図１７】
2005175135.tif 000019