(57)【要約】【課題】ＤＭＡテスト項目に応じ動作モードを切り換えることで検査時間の短縮と高い動作周波数での検査精度の向上とを実現するメモリ、及びそれを内蔵するシステムＬＳＩを提供する。【解決手段】メモリマクロ(1)はモード制御端子(SEL)の状態に応じ動作モードを切り換える。Ｉ／Ｏコモンモード：入力セレクタ(3)は第一のデータ入力バス(61)を選択し、出力セレクタ(4)は第一のデータ出力バス(71)を選択する。カラムデコーダ(10)は一アドレス当たりビット線を8本選択する。こうしてデータ入出力端子(PDQ0〜7)全てが双方向に利用される。Ｉ／Ｏセパレートモード：入力セレクタ(3)は第二のデータ入力バス(62)を選択し、出力セレクタ(4)は第二のデータ出力バス(72)を選択する。カラムデコーダ(10)は一アドレス当たりビット線を4本選択する。こうしてデータ入出力端子の半分(PDQ0〜3)がデータ入力に利用され、残り半分(PDQ4〜7)がデータ出力に利用される。【選択図】        図1
2005235248.tif 000002
【特許請求の範囲】
【請求項１】
個別のアドレスがそれぞれ割り当てられる複数のメモリセル、を含むメモリセルアレイ；
前記アドレスを指定するためのアドレス信号を入力するためのアドレス入力端子；
データを双方向に伝達可能なデータ入出力端子；
データを入力するためのデータ入力専用端子；
前記データ入力専用端子とは別の端子であり、データを出力するためのデータ出力専用端子；
第一の動作モード又は第二の動作モードのいずれかを指定するためのモード制御信号、を入力するためのモード制御端子；
前記アドレス入力端子を通し入力される前記アドレス信号からデータの書き込み先又は読み出し元の前記アドレスを解読するためのアドレス解読部；及び、
前記アドレス解読部により解読された前記アドレスに対応する前記メモリセルに対しデータの書き込み又は読み出しを行うための部分であり、前記モード制御信号に従い動作モードを決定し、前記第一の動作モードでは前記データ入出力端子を通しデータの入出力を行い、前記第二の動作モードでは前記データ入力専用端子を通しデータを入力し、かつ前記データ出力専用端子を通しデータを出力する、ためのデータ入出力部；
を有する半導体記憶装置であり、
前記データ入力専用端子と前記データ出力専用端子との少なくとも一方の数が前記データ入出力専用端子の数より少ない、半導体記憶装置。
【請求項２】
前記第二の動作モードでは、前記データ入出力端子が前記データ入力専用端子と前記データ出力専用端子とに分けられて兼用される、請求項１記載の半導体記憶装置。
【請求項３】
前記第二の動作モードでは、前記データ入出力端子が前記データ出力専用端子として兼用される、請求項１記載の半導体記憶装置。
【請求項４】
前記データ入出力部へのデータ入力元として、前記第一の動作モードでは前記データ入出力端子を、前記第二の動作モードでは前記データ入力専用端子を、それぞれ前記データ入出力部に接続するためのセレクタ；
を有する、請求項３記載の半導体記憶装置。
【請求項５】
前記データ入力専用端子が一つである、請求項４記載の半導体記憶装置。
【請求項６】
前記データ入力専用端子が二つ含まれ；
前記第二の動作モードでは、前記セレクタが、前記データ入出力部に接続されるバスのうち、偶数番号の信号線に前記データ入力専用端子の一方を接続し、奇数番号の信号線に前記データ入力専用端子の他方を接続する；
請求項４記載の半導体記憶装置。
【請求項７】
前記データ入力専用端子が二つ含まれ；
前記第二の動作モードでは、前記セレクタが、前記データ入出力部に接続されるバスの信号線に対し、二つの前記データ入力専用端子を物理的に交互に接続する；
請求項４記載の半導体記憶装置。
【請求項８】
(A)  所定のアドレス信号を入力するためのアドレス入力端子；
データを双方向に伝達可能なデータ入出力端子；
データを入力するためのデータ入力専用端子；
前記データ入力専用端子とは別の端子であり、データを出力するためのデータ出力専用端子；及び、
第一の動作モード又は第二の動作モードのいずれかを指定するためのモード制御信号、を入力するためのモード制御端子；
を含み、外部装置に接続されるための外部端子；並びに、
(B)  個別のアドレスがそれぞれ割り当てられる複数のメモリセル、を含むメモリセルアレイ；
前記アドレス入力端子を通し入力される前記アドレス信号からデータの書き込み先又は読み出し元の前記アドレスを解読するためのアドレス解読部；及び、
前記アドレス解読部により解読された前記アドレスに対応する前記メモリセルに対しデータの書き込み又は読み出しを行うための部分であり、前記モード制御信号に従い動作モードを決定し、前記第一の動作モードでは前記データ入出力端子を通し前記外部装置との間でデータ交換を行い、前記第二の動作モードでは前記データ入力専用端子を通しデータを前記外部装置から入力し、かつ前記データ出力専用端子を通しデータを前記外部装置へ出力する、ためのデータ入出力部；
を有する半導体記憶装置；
を具備する半導体集積回路であり、
前記データ入力専用端子と前記データ出力専用端子との少なくとも一方の数が前記データ入出力専用端子の数より少ない、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＤＲＡＭのような半導体記憶装置（以下、メモリともいう）、及びそれをメモリマクロとして内蔵する半導体集積回路（以下、システムＬＳＩともいう）に関する。特に、多ビット構成を有し、データ入出力についてＩ／Ｏコモンモード及びＩ／Ｏセパレートモードのような複数の動作モードで動作可能な半導体記憶装置に関する。
【背景技術】
【０００２】
システムＬＳＩでは近年、メモリマクロ（混載メモリ）の大容量化が進んでいる。大容量のメモリマクロとしては、多ビット構成のメモリが多用される。多ビット構成とは、メモリセルアレイに対し複数ビットのデータを同時に読み書きするための構成をいう。多ビット構成のメモリマクロでは、データ転送速度を高く維持したまま動作周波数を低減できる。それ故、システムＬＳＩの性能を高く維持したまま、その消費電力を低減できる。
【０００３】
メモリの検査には、ダイレクトメモリアクセステスト（以下、ＤＭＡテストと略す）と呼ばれるものがある。ＤＭＡテストでは、検査対象のメモリが外部端子を通し外部のテスタに接続され、そのテスタから直接アクセスされる。特に多ビット構成のメモリに対するＤＭＡテストでは、そのメモリに対し同時に入出力可能なデータ単位（以下、ワードという）のビット数（以下、ワード長という）が、外部端子数の制約とテスタの構造上の制約とから制限される。その場合、通常動作時のアドレスにＤＭＡテスト用アドレスが追加され、ワード長が短縮される。それにより、外部端子の総数が限られたメモリに対してもＤＭＡテストが実行可能である。
【０００４】
ＤＭＡテストでのデータ入出力方式はＩ／Ｏコモン方式とＩ／Ｏセパレート方式との二種類に大別される。
Ｉ／Ｏコモン方式では、データ入出力が共通の端子（以下、データ入出力端子という）と共通のデータバスとを通して行われる。従って、ワード長が確保されたまま外部端子数が必要最小限に抑えられる。
Ｉ／Ｏセパレート方式では、データ入力とデータ出力とがそれぞれ異なる端子（以下、データ入力専用端子及びデータ出力専用端子という）と異なるデータバスとを通して行われる。従って、動作周波数が高くても入力データと出力データとの間の衝突が回避されるので、データ入出力に対する信頼性が確保される。
【０００５】
多ビット構成のメモリには更に、Ｉ／Ｏコモン方式とＩ／Ｏセパレート方式とのそれぞれに相当する動作モード（以下、それぞれをＩ／ＯコモンモードとＩ／Ｏセパレートモードという）を併せ持つものが知られる（特許文献１参照。但し、特許文献１自体はそれらの動作モードをＤＭＡテスト時の動作モードとして開示するものではない）。そのメモリは複数のデータ入出力端子とそれより多数のアドレス入力端子とを有する（特許文献１図1参照）。Ｉ／Ｏコモンモードでは、データ入出力端子がデータ入力と出力との両方に利用され、アドレス入力端子がアドレス入力に利用される（特許文献１図2及び図3参照）。Ｉ／Ｏセパレートモードでは、データ入出力端子がデータ出力にのみ利用され、アドレス入力端子がデータ入力とアドレス入力とに対し時分割使用される。それにより、Ｉ／Ｏセパレートモードでのワード長はＩ／Ｏコモンモードでのワード長と等しい（特許文献１図4及び図5参照）。動作モードは所定のコマンドにより切換可能である。従って、そのメモリに対するデータ入出力は、例えばそのメモリに接続される回路の種類又は動作周波数等、そのメモリの用途に適した動作モードで実行される。その上、そのメモリでは、使用される端子とバス、及びワード長が動作モードによらず一定である。
【０００６】
【特許文献１】特開平10−50054号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＤＭＡテストでのデータ入出力がＩ／Ｏコモン方式で行われるとき、データ入力とデータ出力との両方に対し同じ外部端子が共用される。それにより、ワード長が外部端子数の制約下で実質上最大（例えば8）に設定される。
一方、ＤＭＡテストでのデータ入出力がＩ／Ｏセパレート方式で行われるとき、データ入力とデータ出力とに対しそれぞれ別の外部端子が利用される。特にワード長が外部端子数の制約下での実質的な最大値より小さい（例えば、データ入力とデータ出力とのそれぞれについて4）。
従って、Ｉ／Ｏコモン方式によるＤＭＡテストではＩ／Ｏセパレート方式によるＤＭＡテストに比べ、より少ないワード数でより多くのメモリセルがアクセスされる。それ故、Ｉ／Ｏコモン方式はＩ／Ｏセパレート方式より検査時間の短縮の面で有利である。
【０００８】
しかし、Ｉ／Ｏコモン方式によるＤＭＡテストでは、動作周波数が高いほど入力データと出力データとがバス上で衝突しやすい。その結果、検査精度が損なわれやすい。ＤＭＡテストには例えば、実動作周波数でリード／ライト動作を反復する検査項目が含まれる。そのような高速動作の検査ではＩ／Ｏセパレート方式がＩ／Ｏコモン方式より検査精度の向上の面で有利である。システムＬＳＩでは特に近年、実動作周波数が高い。従って、その高い実動作周波数での検査についてはＩ／Ｏセパレート方式の採用が望まれる。
【０００９】
上記のように、ＤＭＡテストではそれぞれの検査項目ごとに適切なデータ入出力方式が異なる。従って、ＤＭＡテストの検査項目に応じＩ／ＯコモンモードとＩ／Ｏセパレートモードとを切換可能なメモリが望ましい。しかし、例えば特許文献１に記載されるような従来のメモリでは、アドレス入力端子がＩ／Ｏセパレートモードでのデータ入力とアドレス入力とに対し時分割使用される。従って、テスタが、Ｉ／Ｏセパレートモードではデータ出力とアドレス出力とについて共通の出力端子を時分割使用しなければならない。そのような構成は、例えばデータとアドレスとの時分割多重のタイミング等により制約されるので、ＤＭＡテストの更なる高速化を困難にした。
【００１０】
本発明は、ＤＭＡテストの検査項目に応じ切換可能な複数の動作モードを備えることにより、検査時間の更なる短縮と、特に高い動作周波数での検査項目について検査精度の更なる向上とを実現する多ビット構成のメモリ、及びそれをメモリマクロとして内蔵するシステムＬＳＩの提供を目的とする。
【課題を解決するための手段】
【００１１】
本発明による半導体記憶装置（メモリ）は、
(A)  個別のアドレスがそれぞれ割り当てられる複数のメモリセル、を含むメモリセルアレイ；
(B)  アドレスを指定するためのアドレス信号を入力するためのアドレス入力端子；
(C)  データを双方向に伝達可能なデータ入出力端子；
(D)  データを入力するためのデータ入力専用端子；
(E)  データ入力専用端子とは別の端子であり、データを出力するためのデータ出力専用端子；
(F)  第一の動作モード又は第二の動作モードのいずれかを指定するためのモード制御信号、を入力するためのモード制御端子；
(G)  アドレス入力端子を通し入力されるアドレス信号からデータの書き込み先又は読み出し元のアドレスを解読するためのアドレス解読部；及び、
(H)  アドレス解読部により解読されたアドレスに対応するメモリセルに対しデータの書き込み又は読み出しを行うための部分であり、モード制御信号に従い動作モードを決定し、(a)  第一の動作モードではデータ入出力端子を通しデータの入出力を行い、(b)  第二の動作モードではデータ入力専用端子を通しデータを入力し、かつデータ出力専用端子を通しデータを出力する、ためのデータ入出力部；を有する。
本発明によるこのメモリでは特に、データ入力専用端子とデータ出力専用端子との少なくとも一方の数がデータ入出力専用端子の数より少ない。
【００１２】
第一の動作モードは例えばＩ／Ｏコモンモードであり、データが共通のデータ入出力端子を通し入出力される。第二の動作モードは例えばＩ／Ｏセパレートモードであり、データ入力がデータ入力専用端子を通し行われ、データ出力がデータ出力専用端子を通し行われる。
本発明による上記のメモリでは従来のメモリとは異なり、第二の動作モードでデータ入力又はデータ出力に利用される外部端子数が、第一の動作モードでデータ入出力に利用される外部端子数より少ない。従って、外部端子の総数が限られていても、データ入力専用端子とデータ出力専用端子とが確保される。すなわち、本発明による上記のメモリでは従来のメモリとは異なり、第二の動作モードで同じ外部端子（例えばアドレス入力端子）がデータ入力又はデータ出力とデータ以外の信号（例えばアドレス信号）の入力とに対し時分割使用されなくても良い。それ故、第二の動作モードでの高速化が容易である。
【００１３】
本発明による上記のメモリでは、第二の動作モードで、データ入出力端子がデータ入力専用端子とデータ出力専用端子とに分けられて兼用されても良い。そのとき、データ入力専用端子とデータ出力専用端子とのいずれの数もデータ入出力専用端子の数より少ない。こうして、第二の動作モードでデータ入出力に利用される外部端子数が削減される。
【００１４】
本発明による上記のメモリではその他に、第二の動作モードで、データ入出力端子がデータ出力専用端子として兼用されても良い。そのメモリは更に、次のようなセレクタを有しても良い。そのセレクタは、データ入出力部へのデータ入力元として、(A)  第一の動作モードではデータ入出力端子を、(B)  第二の動作モードではデータ入力専用端子を、それぞれデータ入出力部に接続する。そのメモリはそのセレクタにより動作モードを切り換える。そのとき、アドレス解読部とデータ入出力部とがいずれの動作モードでも共通の構成で良い。
【００１５】
それに加え、そのメモリではデータ入力専用端子が一つであっても良い。その場合、データ入出力部からメモリセルアレイへ入力されるワードは、例えば、データ入力専用端子からデータ入出力部へ入力される一ビットと同じ値のビットのみを含む。第二の動作モードでのＤＭＡテストがそのワードを使用する検査項目に限られるとき、そのメモリをメモリマクロとして内蔵するシステムＬＳＩでは、第二の動作モードで使用される外部端子の数が第一の動作モードで使用される数より一つだけ多ければ良い。
【００１６】
そのメモリでは上記とは別に、データ入力専用端子が二つであっても良い。そのとき更に、第二の動作モードではセレクタが、データ入出力部に接続されるバスのうち、(a)  偶数番号の信号線にデータ入力専用端子の一方を接続し、(b)  奇数番号の信号線にデータ入力専用端子の他方を接続しても良い。その場合、データ入出力部からメモリセルアレイへ入力されるワードは、同じ値のビットのみを含み、又は異なる値のビットを交互に含む。それにより、外部端子の総数が少なく維持されたまま、第二の動作モードで実行可能な検査項目が増える。
【００１７】
データ入力専用端子が二つある場合、第二の動作モードでセレクタが、データ入出力部に接続されるバスの信号線に対し、二つのデータ入力専用端子を物理的に交互に接続しても良い。それにより、例えば、第二の動作モードでは電気的ノイズの影響に関する検査が実行可能である。
【発明の効果】
【００１８】
本発明による半導体記憶装置（メモリ）は上記の通り、第一の動作モードと第二の動作モードとを備える。それらの動作モードは例えばＤＭＡテストの検査項目に応じ切り換えられる。例えば、比較的低速での検査は第一の動作モードで行われる。一方、高い実動作周波数での検査は第二の動作モードで行われる。それにより、検査時間が短く維持されたまま、特に高い実動作周波数での検査について検査精度が向上する。
【００１９】
本発明によるメモリでは更に、従来のメモリとは異なり、第二の動作モードでのデータ入力専用端子の数又はデータ出力専用端子の数の少なくとも一方が、データ入出力専用端子の数よりも少ない。すなわち、第二の動作モードでデータ入出力に利用される外部端子数が第一の動作モードでデータ入出力に利用される外部端子数より少ない。従って、例えばＤＭＡテスト時、データ入出力に利用可能な外部端子数が限られていても、データ入力専用端子とデータ出力専用端子とが確保できる。すなわち、本発明による上記のメモリでは従来のメモリとは異なり、第二の動作モードで同じ外部端子（例えばアドレス入力端子）がデータ入力又はデータ出力とデータ以外の信号（例えばアドレス信号）の入力とに対し時分割使用されなくても良い。それ故、第二の動作モードでのＤＭＡテストについて、更なる高速化が容易である。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
《実施形態１》
図1は、本発明の実施形態１によるメモリを示すブロック図である。このメモリは例えばシンクロナスＤＲＡＭであり、8ビットの多ビット構成を有する。このメモリは更にシステムＬＳＩにメモリマクロ1として内蔵される。そのシステムＬＳＩではメモリマクロ1が、同じチップ上に実装される他のマクロセル（例えばＣＰＵコア及びＩ／Ｏドライバ等の半導体回路）にバス接続される（図示せず）。そのシステムＬＳＩは更に外部端子として、データ入出力端子PDQ0〜7、アドレス入力端子AD0〜10、イネーブル入力端子NOE、モード制御端子SEL、及びコマンド入力端子を含む。コマンド入力端子は例えば、クロック端子CLK、ロウアドレスストローブ端子RAS、カラムアドレスストローブ端子CAS、及びライト制御端子WEを含む。これらの外部端子はメモリマクロ1に対するＤＭＡテストで使用される。
【００２１】
メモリマクロ1は、メモリセルアレイ2、データ入出力部、アドレス解読部、及びコマンドデコーダ11を含む。データ入出力部は、入力セレクタ3、出力セレクタ4、トライステートバッファ73、及び、センスアンプ5を含む。アドレス解読部は、アドレスバッファ8、ロウデコーダ9、及び、カラムデコーダ10を含む。
【００２２】
メモリセルアレイ2は多数のメモリセルの二次元格子配列（例えば2048行×(512×8)列）である。メモリセルはそれぞれ1ビットのデータを記憶する。メモリセルアレイ2では各行（図1では縦方向）のメモリセルがワード線で接続され、各列（図1では横方向）のメモリセルがビット線で接続される。ワード線とビット線とがそれぞれ一つずつ選択されるとき、それらの交点に位置するメモリセルのデータが読み書きされる。
【００２３】
入力セレクタ3は、二種類のデータ入力バス61と62、センスアンプ5、モード制御端子SEL、及び、コマンドデコーダ11に接続される。第一のデータ入力バス（DIN_8[7:0]）61は8本の信号線から成り、8つのデータ入出力端子PDQ0〜7に接続される。第二のデータ入力バス（DIN_4[3:0]）62は4本の信号線から成り、4つのデータ入出力端子PDQ0〜3に接続される。
入力セレクタ3はデータ入出力端子PDQ0〜7からメモリセルアレイ2へのデータ入力時、データ入力バス61と62とを通し入力されるデータを一つのワードとして、次のようにセンスアンプ5へ伝達する。入力セレクタ3はまずモード制御端子SELを通し、モード制御信号を検出する。ここで、モード制御信号はメモリマクロ1に対し動作モードを指定するための信号である。例えば、モード制御信号のネゲートは第一の動作モード（Ｉ／Ｏコモンモード）を示し、アサートは第二の動作モード（Ｉ／Ｏセパレートモード）を示す。入力セレクタ3は、Ｉ／Ｏコモンモードでは第一のデータ入力バス61を入力元として選択し、Ｉ／Ｏセパレートモードでは第二のデータ入力バス62を入力元として選択する。入力セレクタ3は次に、コマンドデコーダ11から入力される制御信号CTLにタイミングを合わせ、第一のデータ入力バス61からセンスアンプ5へは8ビットのワードを中継し、第二のデータ入力バス62からセンスアンプ5へは4ビットのワードを中継する。
【００２４】
出力セレクタ4は、二種類のデータ出力バス71と72、センスアンプ5、モード制御端子SEL、及びコマンドデコーダ11に接続される。第一のデータ出力バス（DO_8[7:0]）71は8本の信号線から成り、トライステートバッファ73を通し8つのデータ入出力端子PDQ0〜7に接続される。第二のデータ出力バス（DO_4[3:0]）72は4本の信号線から成り、4つのデータ入出力端子PDQ0〜3に接続される。トライステートバッファ73のストローブ端子はイネーブル入力端子NOEに接続される。
出力セレクタ4はメモリセルアレイ2からデータ入出力端子PDQ0〜7へのデータ出力時、センスアンプ5から入力されるデータを一つのワードとして、次のようにデータ出力バス71と72とを通し送出する。出力セレクタ4はまずモード制御信号に従い、Ｉ／Ｏコモンモードでは第一のデータ出力バス71を出力先として選択し、Ｉ／Ｏセパレートモードでは第二のデータ出力バス72を出力先として選択する。出力セレクタ4は次に、コマンドデコーダ11から入力される制御信号CTLにタイミングを合わせ、センスアンプ5から第一のデータ出力バス71へは8ビットのワードを中継し、センスアンプ5から第二のデータ出力バス72へは4ビットのワードを中継する。
【００２５】
センスアンプ5はメモリセルアレイ2のビット線に接続され、ビット線それぞれの電圧レベルを判定し、増幅する。それにより、メモリセルアレイ2に対しデータが次のように読み書きされる。
センスアンプ5は入力セレクタ3から一ワードを入力するとき、カラムデコーダ10により選択されるビット線それぞれの電圧レベルをそのワードの各ビットに対応させる。それによりそのワードが、それらのビット線とアクティブなワード線との交点に位置するメモリセル群に書き込まれる。
センスアンプ5は出力セレクタ4へ一ワードを送出するとき、カラムデコーダ10により選択されるビット線それぞれの電圧レベルをそのワードの各ビットに対応させる。こうしてそのワードが、それらのビット線とアクティブなワード線との交点に位置するメモリセル群から読み出される。
【００２６】
アドレスバッファ8はアドレス入力端子AD0〜10に接続される。ＤＭＡテスト用テスタ（図示せず）が外部端子を通してメモリマクロ1へ直接アクセスするとき、アドレスバッファ8にはアドレス入力端子AD0〜10を通し、アドレス信号が入力される。アドレスバッファ8はアドレス信号をロウデコーダ9とカラムデコーダ10とへ送出する。
【００２７】
アドレス信号にはロウアドレス信号とカラムアドレス信号とが時分割多重化される。ロウデコーダ9は、コマンドデコーダ11から入力される制御信号CTLにより指示されるタイミングで、アドレスバッファ8からアドレス信号を入力する。それにより、ロウデコーダ9はロウアドレス信号を検出し、その信号からロウアドレスを解読する。ロウアドレスの長さは例えば11ビットである。メモリセルアレイ2のワード線にはそれぞれ個別のロウアドレスが割り当てられる。ロウデコーダ9は、解読されたロウアドレスに対応するワード線をアクティブに設定する。
【００２８】
カラムデコーダ10は、コマンドデコーダ11から入力される制御信号CTLにより指示されるタイミングで、アドレスバッファ8からアドレス信号を入力する。それにより、カラムデコーダ10はカラムアドレス信号を検出し、その信号からカラムアドレスを解読する。それに先立ち、カラムデコーダ10はモード制御端子SELからモード制御信号を検出し、そのモード制御信号に応じ、カラムアドレスの長さを判断する。カラムアドレスの長さは、例えば、Ｉ／Ｏコモンモードでは9ビットであり、Ｉ／Ｏセパレートモードでは10ビットである。メモリセルアレイ2のビット線には所定数ごとに共通のカラムアドレスが割り当てられる。ここで、カラムデコーダ10は一つのカラムアドレスに対応するビット線の数を、例えば、Ｉ／Ｏコモンモードでは8に設定し、Ｉ／Ｏセパレートモードでは4に設定する。カラムデコーダ10は、解読されたカラムアドレスに対応するビット線を選択する。
【００２９】
コマンドデコーダ11はコマンド入力端子に接続される。コマンド入力端子は例えば、クロック端子CLK、ロウアドレスストローブ端子RAS、カラムアドレスストローブ端子CAS、及びライト制御端子WEを含む。コマンドデコーダ11はＤＭＡテスト用テスタ（図示せず）からクロック端子CLKを通し、所定のクロック信号を入力する。コマンドデコーダ11はこのクロック信号の、例えば立ち上がりに合わせ、メモリマクロ1内の各ブロックに対する制御信号CTLをアサートし、又はネゲートする。コマンドデコーダ11は更に、ロウアドレスストローブ端子RAS、カラムアドレスストローブ端子CAS、及びライト制御端子WEのそれぞれの状態（Ｈ又はＬ）を検出し、それらの状態の組合せをコマンドとして認識する。コマンドデコーダ11は認識されたコマンドに応じ各ブロックに対し制御信号CTLを送出し、メモリマクロ1の状態を遷移させる。
【００３０】
メモリマクロ1は、メモリセルアレイ2、センスアンプ5、ロウデコーダ9、及びカラムデコーダ10から成る一組（バンク）を複数含んでも良い。その場合、バンクのそれぞれには個別の識別番号が割り当てられる。更に、アドレスの一部がバンクの識別番号の指定に利用される。
【００３１】
以下、ＤＭＡテスト時のメモリマクロ1の動作を、その動作モード別に説明する。
＜Ｉ／Ｏコモンモード＞
テスタは、比較的低速で行われる検査（例えばプローブ検査）の開始時に、まずモード制御信号をネゲートする。それにより、入力セレクタ3、出力セレクタ4、及びカラムデコーダ10が動作モードをＩ／Ｏコモンモードに設定する。入力セレクタ3は第一のデータ入力バス61を入力元として選択する。出力セレクタ4は第一のデータ出力バス71を出力先として選択する。カラムデコーダ10はカラムアドレスの長さを9ビットに設定し、一つのカラムアドレスに対応するビット線の数を8に設定する。
【００３２】
テスタはメモリマクロ1に対し、8ビットのワードから成るテストデータを以下のように書き込む。
テスタはまず、ロウアドレスストローブ端子RASとカラムアドレスストローブ端子CASとのそれぞれの状態を変化させ、ロウアドレス送出コマンドを発行する。それと共に、テスタは、イネーブル信号をアサートし、ロウアドレス信号をアドレス入力端子AD0〜10へ送出する。トライステートバッファ73はイネーブル入力端子NOEを通しイネーブル信号を検出し、出力端子をハイインピーダンス状態に固定する。それにより、出力セレクタ4によるデータ出力が禁止される。コマンドデコーダ11はロウアドレス送出コマンドの受信時、所定の制御信号CTLをロウデコーダ9へ送出する。ロウデコーダ9はアドレスバッファ8を通しロウアドレス信号を受信し、ロウアドレスを解読する。ロウデコーダ9は更に、そのロウアドレスに対応するワード線をアクティブにする。
【００３３】
テスタは続いて、ロウアドレスストローブ端子RAS、カラムアドレスストローブ端子CAS、及びライト制御端子WEのそれぞれの状態を変化させ、ライトコマンドを発行する。それと共にテスタは、9ビットのカラムアドレス信号をアドレス入力端子AD0〜8へ、テストデータの一ワードをデータ入出力端子PDQ0〜7へ、パラレルに送出する。コマンドデコーダ11はライトコマンドの受信時、所定の制御信号CTLを、入力セレクタ3、センスアンプ5、及びカラムデコーダ10へ所定のタイミングで送出する。入力セレクタ3は第一のデータ入力バス61を通しテストデータの一ワードを入力し、保持する。カラムデコーダ10はアドレスバッファ8を通しカラムアドレス信号を受信し、カラムアドレスを解読する。カラムデコーダ10は更に、解読されたカラムアドレスに対応する8本のビット線を、制御信号CTLにより指示されるタイミングで選択する。センスアンプ5は制御信号CTLに従い、カラムデコーダ10によるビット線の選択のタイミングに合わせ、ビット線それぞれの電圧レベルを、入力セレクタ3により保持されるワードの各ビットに対応させる。こうして、そのワードがメモリセルアレイ2に書き込まれる。
【００３４】
テスタはメモリマクロ1から、上記のように書き込んだテストデータを以下のように読み出す。
テスタはまず、ロウアドレスストローブ端子RASとカラムアドレスストローブ端子CASとのそれぞれの状態を変化させ、ロウアドレス送出コマンドを発行する。それと共に、テスタは、イネーブル信号をネゲートし、ロウアドレス信号をアドレス入力端子AD0〜10へ送出する。トライステートバッファ73はイネーブル入力端子NOEを通しイネーブル信号を検出し、入出力端子間を導通させる。それにより、出力セレクタ4によるデータ出力が許可される。コマンドデコーダ11はロウアドレス送出コマンドの受信時、所定の制御信号CTLをロウデコーダ9へ送出する。ロウデコーダ9はアドレスバッファ8を通しロウアドレス信号を受信し、ロウアドレスを解読する。ロウデコーダ9は更に、そのロウアドレスに対応するワード線をアクティブにする。
【００３５】
テスタは続いて、ロウアドレスストローブ端子RAS、カラムアドレスストローブ端子CAS、及びライト制御端子WEのそれぞれの状態を変化させ、リードコマンドを発行する。それと共にテスタは9ビットのカラムアドレス信号をアドレス入力端子AD0〜8へ送出する。コマンドデコーダ11はリードコマンドの受信時、所定の制御信号CTLを、出力セレクタ4、センスアンプ5、及びカラムデコーダ10へ所定のタイミングで送出する。カラムデコーダ10はアドレスバッファ8を通しカラムアドレス信号を受信し、カラムアドレスを解読する。カラムデコーダ10は更に解読されたカラムアドレスに対応する8本のビット線を、制御信号CTLにより指示されるタイミングで選択する。センスアンプ5は制御信号CTLに従い、カラムデコーダ10によるビット線の選択のタイミングに合わせ、ビット線それぞれの電圧レベルを判定し、その判定結果を出力セレクタ4に保持させる。出力セレクタ4は保持した8ビットの判定結果を一ワードとして、第一のデータ出力バス71を通しデータ入出力端子PDQ0〜7へ送出する。こうして、そのワードがテスタへ伝達される。
【００３６】
＜Ｉ／Ｏセパレートモード＞
テスタはシステムＬＳＩの実動作周波数での検査（例えばパッケージ品検査）の開始時に、まずモード制御信号をアサートする。それにより、入力セレクタ3、出力セレクタ4、及びカラムデコーダ10が動作モードをＩ／Ｏセパレートモードに設定する。入力セレクタ3は第二のデータ入力バス62を入力元として選択する。出力セレクタ4は第二のデータ出力バス72を出力先として選択する。カラムデコーダ10はカラムアドレスの長さを10ビットに設定し、一つのカラムアドレスに対応するビット線の数を4に設定する。
テスタは更にイネーブル信号をアサートする。トライステートバッファ73はイネーブル入力端子NOEを通しイネーブル信号を検出し、出力端子をハイインピーダンス状態に固定する。それにより、出力セレクタ4による第一のデータ出力バス62を通したデータ出力が禁止される。
【００３７】
テスタはメモリマクロ1に対し、4ビットのワードから成るテストデータを以下のように書き込む。
テスタはまず、ロウアドレスストローブ端子RASとカラムアドレスストローブ端子CASとのそれぞれの状態を変化させ、ロウアドレス送出コマンドを発行する。それと共に、テスタはロウアドレス信号をアドレス入力端子AD0〜10へ送出する。コマンドデコーダ11はロウアドレス送出コマンドの受信時、所定の制御信号CTLをロウデコーダ9へ送出する。ロウデコーダ9はアドレスバッファ8を通しロウアドレス信号を受信し、ロウアドレスを解読する。ロウデコーダ9は更に、そのロウアドレスに対応するワード線をアクティブにする。
【００３８】
テスタは続いて、ロウアドレスストローブ端子RAS、カラムアドレスストローブ端子CAS、及びライト制御端子WEのそれぞれの状態を変化させ、ライトコマンドを発行する。それと共にテスタは、10ビットのカラムアドレス信号をアドレス入力端子AD0〜9へ、テストデータの一ワードをデータ入出力端子PDQ0〜3へ、パラレルに送出する。コマンドデコーダ11はライトコマンドの受信時、所定の制御信号CTLを、入力セレクタ3、センスアンプ5、及びカラムデコーダ10へ所定のタイミングで送出する。入力セレクタ3は第二のデータ入力バス62を通しテストデータの一ワードを入力し、保持する。カラムデコーダ10はアドレスバッファ8を通しカラムアドレス信号を受信し、カラムアドレスを解読する。カラムデコーダ10は更に、解読されたカラムアドレスに対応する4本のビット線を、制御信号CTLにより指示されるタイミングで選択する。センスアンプ5は制御信号CTLに従い、カラムデコーダ10によるビット線の選択のタイミングに合わせ、ビット線それぞれの電圧レベルを、入力セレクタ3により保持されるワードの各ビットに対応させる。こうして、そのワードがメモリセルアレイ2に書き込まれる。
【００３９】
テスタはメモリマクロ1から、上記のように書き込んだテストデータを以下のように読み出す。
テスタはまず、ロウアドレスストローブ端子RASとカラムアドレスストローブ端子CASとのそれぞれの状態を変化させ、ロウアドレス送出コマンドを発行する。それと共に、テスタはロウアドレス信号をアドレス入力端子AD0〜10へ送出する。コマンドデコーダ11はロウアドレス送出コマンドの受信時、所定の制御信号CTLをロウデコーダ9へ送出する。ロウデコーダ9はアドレスバッファ8を通しロウアドレス信号を受信し、ロウアドレスを解読する。ロウデコーダ9は更に、そのロウアドレスに対応するワード線をアクティブにする。
【００４０】
テスタは続いて、ロウアドレスストローブ端子RAS、カラムアドレスストローブ端子CAS、及びライト制御端子WEのそれぞれの状態を変化させ、リードコマンドを発行する。それと共にテスタは10ビットのカラムアドレス信号をアドレス入力端子AD0〜9へ送出する。コマンドデコーダ11はリードコマンドの受信時、所定の制御信号CTLを、出力セレクタ4、センスアンプ5、及びカラムデコーダ10へ所定のタイミングで送出する。カラムデコーダ10はアドレスバッファ8を通しカラムアドレス信号を受信し、カラムアドレスを解読する。カラムデコーダ10は更に、解読されたカラムアドレスに対応する4本のビット線を、制御信号CTLにより指示されるタイミングで選択する。センスアンプ5は制御信号CTLに従い、カラムデコーダ10によるビット線の選択のタイミングに合わせ、ビット線それぞれの電圧レベルを判定し、その判定結果を出力セレクタ4に保持させる。出力セレクタ4は保持した4ビットの判定結果を一ワードとして、第二のデータ出力バス72を通しデータ入出力端子PDQ4〜7へ送出する。こうして、そのワードがテスタへ伝達される。
【００４１】
本発明の実施形態１によるメモリマクロ1は上記の通り、ＤＭＡテスト時の動作モードとしてＩ／ＯコモンモードとＩ／Ｏセパレートモードとの二つを備える。Ｉ／Ｏコモンモードでは8つのデータ入出力端子PDQ0〜7全てがデータ入力とデータ出力との両方で共用される。そのとき、一ワード当たりのビット数（ワード長）が最大値8に設定される。Ｉ／Ｏセパレートモードでは、4つのデータ入出力端子PDQ0〜3がデータ入力に利用され、残り4つのデータ入出力端子PDQ4〜7がデータ出力に利用される。すなわちデータ入力とデータ出力とのそれぞれに対し、異なる外部端子が利用される。そのとき、ワード長はＩ／Ｏコモンモードでの値8から4に短縮される。
【００４２】
ワード長が大きいほど、少ないワード数で多くのメモリセルがアクセスされ得る。従って、Ｉ／ＯコモンモードはＩ／Ｏセパレートモードより、検査時間の短縮の面で有利である。一方、Ｉ／Ｏコモンモードでは、動作周波数が高いとき、入力データと出力データとがバス上で衝突しやすい。その結果、検査精度が損なわれやすい。従って、Ｉ／ＯセパレートモードはＩ／Ｏコモンモードより、検査精度の向上の面で有利である。
ＤＭＡテスト用テスタは、比較的低速で行われる検査をＩ／Ｏコモンモードで行い、システムＬＳＩの実動作周波数での検査をＩ／Ｏセパレートモードで行う。それにより、検査時間が短く維持されたまま、高い実動作周波数での検査の精度が向上する。
【００４３】
本発明の実施形態１によるメモリマクロ1では更に、動作モードに関わらず、データ入出力端子PDQ0〜7だけがデータの入出力に利用される。特にI／Ｏセパレートモードでは、データ入出力端子PDQ0〜7以外の外部端子（例えばアドレス入力端子AD0〜10）がデータ入力とデータ以外の信号（例えばアドレス信号）の入力とに時分割使用されなくても良い。それ故、I／Ｏセパレートモードでの検査時間が容易に短縮される。
その上、Ｉ／Ｏセパレートモードでのデータ入力とアドレス入力とがＩ／Ｏコモンモードと同様、パラレルに行われる。従って、ＤＭＡテスト用テスタはいずれの動作モードでも、メモリマクロ1へのデータ出力とアドレス出力とに対し共通の構成を利用できる。その結果、そのテスタは従来のテスタに対し大きな変更を加えることなく、容易に構成できる。
【００４４】
《実施形態２》
図2は、本発明の実施形態２によるメモリを示すブロック図である。このメモリは例えばシンクロナスＤＲＡＭであり、8ビットの多ビット構成を有する。このメモリは更にシステムＬＳＩにメモリマクロ1Aとして内蔵される。そのシステムＬＳＩではそのメモリマクロ1Aが、同じチップ上に実装される他のマクロセル（例えばＣＰＵコア及びＩ／Ｏドライバ等の半導体回路）とバス接続される（図示せず）。図2では、実施形態１によるメモリマクロ1の構成要素と同様なメモリマクロ1Aの構成要素に対し、図1に示される参照符号と同じ参照符号が付される。それら同様な構成要素の詳細については実施形態１での説明が援用される。
【００４５】
メモリマクロ1Aを内蔵するシステムＬＳＩは外部端子として、実施形態１での外部端子と同様な外部端子PDQ0〜7、AD0〜10、NOE、SEL、CLK、RAS、CAS、及びWEの他に、二つのデータ入力専用端子PDIEとPDIOを含む。これらの外部端子はメモリマクロ1Aに対するＤＭＡテストで使用される。
【００４６】
メモリマクロ1Aは、メモリセルアレイ2、データ入出力部、アドレス解読部、コマンドデコーダ11、及び8つのセレクタ20〜27を含む。データ入出力部は、入力バッファ3A、出力バッファ4A、トライステートバッファ73、及びセンスアンプ5を含む。アドレス解読部は、アドレスバッファ8、ロウデコーダ9、及びカラムデコーダ10Aを含む。
【００４７】
セレクタ20〜27は、データ入出力端子PDQ0〜7のそれぞれに一つずつ接続される。セレクタ20〜27は更に、モード制御端子SELに共通接続される。4つのセレクタ20、22、24、及び26は偶数番号0、2、4、及び6のデータ入出力端子PDQ0、PDQ2、PDQ4、及びPDQ6にそれぞれ接続され、第一のデータ入力専用端子PDIEに共通接続される。残り4つのセレクタ21、23、25、及び27は奇数番号1、3、5、及び7のデータ入出力端子PDQ1、PDQ3、PDQ5、及びPDQ7にそれぞれ接続され、第二のデータ入力専用端子PDIOに共通接続される。ここで、偶数番号のデータ入出力端子PDQ0、PDQ2、PDQ4、PDQ6と、奇数番号のデータ入出力端子PDQ1、PDQ3、PDQ5、PDQ7とは、好ましくは、物理的に交互に配置される。
モード制御信号のネゲート時、セレクタ20〜27はいずれも、データ入出力端子PDQ0〜7を入力元として選択する。モード制御信号のアサート時、4つのセレクタ20、22、24、及び26は第一のデータ入力専用端子PDIEを入力元として選択し、残り4つのセレクタ21、23、25、及び27は第二のデータ入力専用端子PDIOを入力元として選択する。セレクタ20〜27は選択される入力元からのデータをデータ入力バス6へ送出する。
【００４８】
入力バッファ3Aは、データ入力バス6、センスアンプ5、及びコマンドデコーダ11に接続される。データ入力バス（DIN_8[7:0]）6は8本の信号線から成る。それぞれの信号線は別々のセレクタ20〜27に接続される。
入力バッファ3Aは、データ入出力端子PDQ0〜7又はデータ入力専用端子PDIEとPDIOとからメモリセルアレイ2へのデータ入力時、データ入力バス6を通し入力される8ビットのデータを一つのワードとしてセンスアンプ5へ伝達する。ここで、入力バッファ3Aは実施形態１による入力セレクタ3とは異なり、モード制御信号の状態に関わらず、データ入力バス6を入力元とする。
【００４９】
出力バッファ4Aは、データ出力バス7、センスアンプ5、及びコマンドデコーダ11に接続される。データ出力バス（DO_8[7:0]）7は8本の信号線から成り、トライステートバッファ73を通し8つのデータ入出力端子PDQ0〜7に接続される。
出力バッファ4Aはメモリセルアレイ2からデータ入出力端子PDQ0〜7へのデータ出力時、センスアンプ5から入力される8ビットのデータを一つのワードとして、データ出力バス7とトライステートバッファ73とを通し送出する。ここで、出力バッファ4Aは実施形態１による出力セレクタ4とは異なり、モード制御信号の状態に関わらず、データ出力バス7を出力先とする。
【００５０】
カラムデコーダ10Aは、コマンドデコーダ11から入力される制御信号CTLにより指示されるタイミングで、アドレスバッファ8からアドレス信号を入力する。それにより、カラムデコーダ10Aはカラムアドレス信号を検出し、その信号からカラムアドレスを解読する。ここで、カラムデコーダ10は、実施形態１によるカラムデコーダ10とは異なり、モード制御信号の状態に関わらず、カラムアドレスの長さを9ビットに設定し、一つのカラムアドレスに対応するビット線の数を8に設定する。カラムデコーダ10Aは、解読されたカラムアドレスに対応するビット線を選択する。
【００５１】
以下、ＤＭＡテスト時のメモリマクロ1Aの動作を、その動作モード別に説明する。
＜Ｉ／Ｏコモンモード＞
テスタは、比較的低速で行われる検査（例えばプローブ検査）の開始時に、まずモード制御信号をネゲートする。それにより、セレクタ20〜27がデータ入出力端子PDQ0〜7を入力元として選択する。
【００５２】
テスタはメモリマクロ1Aに対し、8ビットのワードから成るテストデータを以下のように書き込む。
テスタはまず、ロウアドレスストローブ端子RASとカラムアドレスストローブ端子CASとのそれぞれの状態を変化させ、ロウアドレス送出コマンドを発行する。それと共に、テスタは、イネーブル信号をアサートし、ロウアドレス信号をアドレス入力端子AD0〜10へ送出する。トライステートバッファ73はイネーブル入力端子NOEを通しイネーブル信号を検出し、出力端子をハイインピーダンス状態に固定する。それにより、出力バッファ4Aによるデータ出力が禁止される。コマンドデコーダ11はロウアドレス送出コマンドの受信時、所定の制御信号CTLをロウデコーダ9へ送出する。ロウデコーダ9はアドレスバッファ8を通しロウアドレス信号を受信し、ロウアドレスを解読する。ロウデコーダ9は更に、そのロウアドレスに対応するワード線をアクティブにする。
【００５３】
テスタは続いて、ロウアドレスストローブ端子RAS、カラムアドレスストローブ端子CAS、及びライト制御端子WEのそれぞれの状態を変化させ、ライトコマンドを発行する。それと共にテスタは、9ビットのカラムアドレス信号をアドレス入力端子AD0〜8へ、テストデータの一ワードをデータ入出力端子PDQ0〜7へ、パラレルに送出する。コマンドデコーダ11はライトコマンドの受信時、所定の制御信号CTLを、入力バッファ3A、センスアンプ5、及びカラムデコーダ10Aへ所定のタイミングで送出する。入力バッファ3Aは、データ入力バス6を通しテストデータの一ワードを入力し、保持する。カラムデコーダ10Aはアドレスバッファ8を通しカラムアドレス信号を受信し、カラムアドレスを解読する。カラムデコーダ10Aは更に、解読されたカラムアドレスに対応する8本のビット線を制御信号CTLにより指示されるタイミングで選択する。センスアンプ5は制御信号CTLに従い、カラムデコーダ10Aによるビット線の選択のタイミングに合わせ、ビット線それぞれの電圧レベルを、入力バッファ3Aにより保持されるワードの各ビットに対応させる。こうして、そのワードがメモリセルアレイ2に書き込まれる。
【００５４】
テスタはメモリマクロ1Aから、上記のように書き込んだテストデータを以下のように読み出す。
テスタはまず、ロウアドレスストローブ端子RASとカラムアドレスストローブ端子CASとのそれぞれの状態を変化させ、ロウアドレス送出コマンドを発行する。それと共に、テスタは、イネーブル信号をネゲートし、ロウアドレス信号をアドレス入力端子AD0〜10へ送出する。トライステートバッファ73はイネーブル入力端子NOEを通しイネーブル信号を検出し、入出力端子間を導通させる。それにより、出力バッファ4Aによるデータ出力が許可される。コマンドデコーダ11はロウアドレス送出コマンドの受信時、所定の制御信号CTLをロウデコーダ9へ送出する。ロウデコーダ9はアドレスバッファ8を通しロウアドレス信号を受信し、ロウアドレスを解読する。ロウデコーダ9は更に、そのロウアドレスに対応するワード線をアクティブにする。
【００５５】
テスタは続いて、ロウアドレスストローブ端子RAS、カラムアドレスストローブ端子CAS、及びライト制御端子WEのそれぞれの状態を変化させ、リードコマンドを発行する。それと共にテスタは、9ビットのカラムアドレス信号をアドレス入力端子AD0〜8へ送出する。コマンドデコーダ11はリードコマンドの受信時、所定の制御信号CTLを、出力バッファ4A、センスアンプ5、及びカラムデコーダ10Aへ所定のタイミングで送出する。カラムデコーダ10Aはアドレスバッファ8を通しカラムアドレス信号を受信し、カラムアドレスを解読する。カラムデコーダ10Aは更に、解読されたカラムアドレスに対応する8本のビット線を、制御信号CTLにより指示されるタイミングで選択する。センスアンプ5は制御信号CTLに従い、カラムデコーダ10Aによるビット線の選択のタイミングに合わせ、ビット線それぞれの電圧レベルを判定し、その判定結果を出力バッファ4Aに保持させる。出力バッファ4Aは保持した8ビットの判定結果を一ワードとして、データ出力バス7を通しデータ入出力端子PDQ0〜7へ送出する。こうして、そのワードがテスタへ伝達される。
【００５６】
＜Ｉ／Ｏセパレートモード＞
テスタはシステムＬＳＩの実動作周波数での検査（例えばパッケージ品検査）の開始時にまずモード制御信号をアサートする。それにより、4つのセレクタ20、22、24、及び26が第一のデータ入力専用端子PDIEを入力元として選択し、残り4つのセレクタ21、23、25、及び27が第二のデータ入力専用端子PDIOを入力元として選択する。
テスタは更にイネーブル信号をネゲートする。トライステートバッファ73はイネーブル入力端子NOEを通しイネーブル信号を検出し、入出力端子間を導通させる。それにより、出力バッファ4Aによるデータ出力が許可される。
【００５７】
テスタはメモリマクロ1Aに対し、8ビットのワードから成るテストデータを以下のように書き込む。ここで、テストデータは4種類のワードから成る。それらのワードでは、8ビットがいずれも同じ値であり、又は、隣接するビットが互いに逆である。
テスタはまず、ロウアドレスストローブ端子RASとカラムアドレスストローブ端子CASとのそれぞれの状態を変化させ、ロウアドレス送出コマンドを発行する。それと共に、テスタはロウアドレス信号をアドレス入力端子AD0〜10へ送出する。コマンドデコーダ11はロウアドレス送出コマンドの受信時、所定の制御信号CTLをロウデコーダ9へ送出する。ロウデコーダ9はアドレスバッファ8を通しロウアドレス信号を受信し、ロウアドレスを解読する。ロウデコーダ9は更に、そのロウアドレスに対応するワード線をアクティブにする。
【００５８】
テスタは続いて、ロウアドレスストローブ端子RAS、カラムアドレスストローブ端子CAS、及びライト制御端子WEのそれぞれの状態を変化させ、ライトコマンドを発行する。それと共にテスタは、9ビットのカラムアドレス信号をアドレス入力端子AD0〜8へ、2ビットのデータをデータ入力専用端子PDIEとI0とへ、パラレルに送出する。コマンドデコーダ11はライトコマンドの受信時、所定の制御信号CTLを、入力バッファ3A、センスアンプ5、及びカラムデコーダ10Aへ所定のタイミングで送出する。入力バッファ3Aはデータ入力バス6を通しテストデータの一ワードを入力し、保持する。ここで、そのワードの偶数番号0、2、4、及び6のビットは4つのセレクタ20、22、24、及び26からの入力データであり、第一のデータ入力専用端子PDIEに入力される1ビットの値と等しい。そのワードの奇数番号1、3、5、及び7のビットは残り4つのセレクタ21、23、25、及び27からの入力データであり、第二のデータ入力専用端子PDIOに入力される1ビットの値と等しい。カラムデコーダ10Aはアドレスバッファ8を通しカラムアドレス信号を受信し、カラムアドレスを解読する。カラムデコーダ10Aは更に、解読されたカラムアドレスに対応する8本のビット線を、制御信号CTLにより指示されるタイミングで選択する。センスアンプ5は制御信号CTLに従い、カラムデコーダ10Aによるビット線の選択のタイミングに合わせ、ビット線それぞれの電圧レベルを、入力バッファ3Aにより保持されるワードの各ビットに対応させる。こうして、そのワードがメモリセルアレイ2に書き込まれる。
【００５９】
テスタはメモリマクロ1Aから、上記のように書き込んだテストデータを、Ｉ／Ｏコモンモードと同様に読み出す。その手順の詳細については上記のＩ／Ｏコモンモードでの説明を援用する。Ｉ／ＯセパレートモードではＩ／Ｏコモンモードと同様に、8ビットのワードが読み出される。
【００６０】
本発明の実施形態２によるメモリマクロ1Aは上記の通り、ＤＭＡテスト時の動作モードとしてＩ／ＯコモンモードとＩ／Ｏセパレートモードとの二つを備える。Ｉ／Ｏコモンモードではデータ入出力端子PDQ0〜7がデータ入力とデータ出力との両方で共用される。Ｉ／Ｏセパレートモードではデータ入出力端子PDQ0〜7がデータ出力にのみ利用される。データ入力には、データ入出力端子PDQ0〜7ではなく、2つのデータ入力専用端子PDIEとPDIOとが利用される。すなわち、Ｉ／Ｏセパレートモードでデータ入力に利用される外部端子数が2であり、Ｉ／Ｏコモンモードでデータ入出力に利用される外部端子数8より少ない。従って、外部端子の総数が限られていても、データ入力専用端子PDIEとPDIOとが確保される。それにより、Ｉ／Ｏセパレートモードでは同じ外部端子（例えばアドレス入力端子AD0〜10）がデータ入力とデータ以外の信号（例えばアドレス信号）の入力とに対し時分割使用されなくても良い。それ故、Ｉ／Ｏセパレートモードでの検査時間が容易に短縮される。
【００６１】
メモリマクロ1Aではいずれの動作モードでもワード長が8である。従って、データ入出力部及びアドレス解読部がいずれの動作モードでも共通の構成で良い。更に、ＤＭＡテスト用テスタがいずれの動作モードでもメモリマクロ1Aからのデータ入力に対し共通の構成を利用できる。その上、いずれの動作モードでも一ワード当たり同数のメモリセルが検査可能である。それ故、特にＩ／Ｏセパレートモードでの検査時間が短い。
【００６２】
ＤＭＡテスト用テスタは、比較的低速で行われる検査をＩ／Ｏコモンモードで行う。一方、テスタは、システムＬＳＩの実動作周波数での検査（そのテストデータでは、ワードを構成する8ビットがいずれも同じ値であり、又は、隣接するビットが互いに逆である。）をＩ／Ｏセパレートモードで行う。それにより、検査時間が短く維持されたまま、高い実動作周波数での検査の精度が向上する。
特に、偶数番号のデータ入出力端子PDQ0、PDQ2、PDQ4、PDQ6と、奇数番号のデータ入出力端子PDQ1、PDQ3、PDQ5、PDQ7とが物理的に交互に配置されるとき、Ｉ／Ｏセパレートモードでは電気的ノイズの影響に関する検査が実行可能である。
【００６３】
本発明の実施形態２によるメモリマクロ1Aは上記の通り、Ｉ／Ｏセパレートモードでのデータ入力に対し、アドレス入力端子AD0〜10とは別のデータ入力専用端子PDIEとPDIOとを利用する。従って、Ｉ／Ｏセパレートモードでのデータ入力とアドレス入力とがＩ／Ｏコモンモードと同様、パラレルに行われる。従って、ＤＭＡテスト用テスタはいずれの動作モードでも、メモリマクロ1Aへのデータ出力とアドレス出力とに対し共通の構成を利用できる。その結果、そのテスタは従来のテスタに対し大きな変更を加えることなく、容易に構成できる。
【００６４】
上記のメモリマクロ1Aは2つのデータ入力専用端子PDIEとPDIOとを有する。その他に、メモリマクロ1Aはデータ入力専用端子を一つだけ有しても良い。その場合、Ｉ／Ｏセパレートモードでの検査のテストデータは、8ビットがいずれも同じ値のワードから成る。
【産業上の利用可能性】
【００６５】
本発明は半導体記憶装置及びそれを内蔵する半導体集積回路に関し、上記の通り、ＤＭＡテストの検査項目に応じそれらの動作モードを切換可能にする。このように、本発明は産業上利用することができる発明である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施形態１によるメモリを示すブロック図である。
【図２】本発明の実施形態２によるメモリを示すブロック図である。
【符号の説明】
【００６７】
PDQ0〜7    データ入出力端子
NOE        イネーブル入力端子
SEL        モード制御端子
AD0〜10    アドレス入力端子
CLK        クロック端子
RAS        ロウアドレスストローブ端子
CAS        カラムアドレスストローブ端子
WE         ライト制御端子
CTL        制御信号
61         第一のデータ入力バス
62         第二のデータ入力バス
71         第一のデータ出力バス
72         第二のデータ出力バス
73         トライステートバッファ
【図１】
2005235248.tif 000003
【図２】
2005235248.tif 000004