(57)【要約】【課題】本発明の目的はデータラインの数とデータドライバ集積回路の数を減らすことができるようにした液晶表示装置のゲート駆動装置及び方法を提供することにある。【解決手段】本発明の駆動装置及び方法は位相が相互反転されて半周期のパルス幅を有する第１及び第２半周期クロック信号、位相が順次シフトされてそれぞれ一周期のパルス幅を有して第１乃至第４一周期のクロック信号、スタートパルス、高レベルの供給電圧及び低レベル供給電圧が供給受けて、前記スタートパルスと前記第１及び第２半周期のクロック信号に応答して半周期の出力を発生して前記第１乃至第４一周期クロック信号の中のいずれか一つに応答して前記半周期出力の終了時点から半周期遅く一周期の出力を発生する。【選択図】図１１
2005181969.tif 000002
【特許請求の範囲】
【請求項１】
位相が相互反転されて半周期のパルス幅を有する第１及び第２半周期クロック信号、位相が順次にシフトされてそれぞれ一周期のパルス幅を有して第１乃至第４一周期のクロック信号、スタートパルス、高レベルの供給電圧及び低レベル供給電圧が供給されるシフトレジスターを具備し、前記シフトレジスターは前記スタートパルスと前記第１及び第２半周期のクロック信号に応答して半周期の出力を発生し、前記第１乃至第４一周期クロック信号の中のいずれか一つに応答して前記半周期出力の終了時点から半周期遅く一周期の出力を発生することを特徴とする液晶表示装置のゲート駆動装置。
【請求項２】
前記シフトレジスターは、前記半周期の出力と前記一周期の出力をそれぞれ発生して連続的に接続されて前記半周期の出力と前記一周期の出力を順次シフトさせるための多数のステージを具備することを特徴とする請求項１記載の液晶表示装置のゲート駆動装置。
【請求項３】
前記第１及び第２半周期のクロック信号の中のいずれか一つの半周期のクロック信号、前記第１乃至第４クロック信号の中のいずれか一つの一周期のクロック信号及び前記スタートパルスが同期されることを特徴とする請求項１記載の液晶表示装置のゲート駆動装置。
【請求項４】
位相が相互反転されて半周期のパルス幅を有する第１及び第２半周期クロック信号の中の半周期のクロック信号及びスタートパルスに応答して第１充電制御ノードを充電させて前記第１半周期のクロック信号と位相が順次シフトされてそれぞれ一周期のパルス幅を有する第１乃至第３クロック信号の中の第1半周期クロック信号及び第１クロック信号に応答して第１放電制御ノードを充電させる第１入力回路部と、
前記第１充電制御ノードからの制御信号と前記第２半周期のクロック信号に応答して出力ノードに半周期出力を出力し、前記第１放電制御ノードからの制御信号に応答して前記出力ノードを放電させるための第１出力回路部と、
前記半周期の出力と前記第１半周期のクロック信号に応答して第２充電制御ノードを充電させ、前記第２クロック信号に応答して第２放電制御ノードを充電させる第２入力回路部と、及び
前記第２充電制御ノードからの制御信号と前記第３クロック信号に応答して前記半周期の出力の終了時点から半周期遅く前記出力ノードに一周期出力を出力し、前記第２放電制御ノードからの制御信号に応答して前記出力ノードを放電させるための第２出力回路部と、
を具備することを特徴とする請求項１記載の液晶表示装置のゲート駆動装置。
【請求項５】
前記第１入力回路部、前記第１出力回路部、前記第２入力回路部及び前記第２出力回路部は縦続的に接続された多数のステージのそれぞれに含まれることを特徴とする請求項４記載の液晶表示装置のゲート駆動装置。
【請求項６】
前記スタートパルスは前記多数のステージの中で一番目のステージに供給されることを特徴とする請求項４記載の液晶表示装置のゲート駆動装置。
【請求項７】
前記第２半周期のクロック信号、前記第２クロック信号及び前記スタートパルスは同期されることを特徴とする請求項４記載の液晶表示装置のゲート駆動装置。
【請求項８】
前記第１入力回路部は、前記スタートパルスと前記第１半周期のクロック信号に応答して前記スタートパルスの終了時点から半周期遅く前記第１充電制御ノードを充電させるためのインバーターを具備することを特徴とする請求項４記載の液晶表示装置のゲート駆動装置。
【請求項９】
前記インバーターは、
ゲート電極とドレーン電極に前記スタートパルスが供給される第１ａのトランジスタと、
ゲート電極に前記第１半周期のクロック信号が供給され、ドレーン電極に高レベル供給電圧が供給される第１ｂのトランジスタと、前記第１ａのトランジスタのソース電極にゲート電極が接続され、前記第１ｂのトランジスタのソース電極にドレーン電極が接続され、前記第１充電制御ノードにソース電極が接続された第１ｃのトランジスタを具備することを特徴とする請求項８記載の液晶表示装置のゲート駆動装置。
【請求項１０】
前記インバーターは、前記スタートパルスを充電して前記第１ｃのトランジスタのゲート電極にゲート電圧を供給するためのキャパシターを更に具備することを特徴とする請求項９記載の液晶表示装置のゲート駆動装置。
【請求項１１】
前記第１入力回路部は、
ゲート電極に第１クロック信号が供給されてソース電極に低レベル供給電圧が供給され、前記第１ａのトランジスタのソース電極と前記第１ｃのトランジスタのゲート電極にドレーン電極が接続された第２ａのトランジスタと、
ソース電極に前記低レベル供給電圧が供給され、前記第１放電制御ノードにゲート電極画接続され、前記第１充電制御ノードにドレーン電極画接続された第２ｂのトランジスタ
を更に具備することを特徴とする請求項９記載の液晶表示装置のゲート駆動装置。
【請求項１２】
前記第１入力回路部は、
ゲート電極に第１クロック信号が供給され、ソース電極に高レベル供給電圧が供給される前記第３ａのトランジスタと、
ゲート電極に前記第１半周期のクロック信号が供給され、前記第３ａのトランジスタのソース電極にドレーン電極が接続され、前記第１放電制御ノードにソース電極が接続される第３ｂのトランジスタ
を具備することを特徴とする請求項４記載の液晶表示装置のゲート駆動装置。
【請求項１３】
前記第１入力回路部は、
ゲート電極に前記スタートパルスが供給され、ソース電極に低レベル供給電圧が供給され、前記第１放電制御ノードにドレーン電極が接続された第４ａのトランジスタと、
ソース電極に低レベル供給電圧が供給され、前記出力ノードにゲート電極が接続され、前記第１放電制御ノードにドレーン電極が接続された第４ｂのトランジスタ
を具備することを特徴とする請求項４記載の液晶表示装置のゲート駆動装置。
【請求項１４】
前記第１入力回路部は、
ドレーン電極に前記第２半周期のクロック信号が供給され、前記出力ノードにソース電極が接続され、前記第１充電制御ノードにゲート電極が接続された第５のトランジスタと、
ソース電極に低レベル供給電圧が供給され、前記出力ノードにドレーン電極が接続され、前記第１放電制御ノードにゲート電極が接続された第６のトランジスタと、
ドレーン電極に前記第２半周期のクロック信号が供給され、前記第１充電制御ノードにゲート電極が接続され、次の段のステージのスタートパルスの入力端子にドレーン電極が接続された第７のトランジスタを具備することを特徴とする請求項５記載の液晶表示装置のゲート駆動装置。
【請求項１５】
前記第２入力回路部は、前記半周期出力と前記第１半周期のクロック信号に応答して前記半周期の出力の終了時点から半周期遅く前記第２充電制御ノードを充電させるためのインバーターを具備することを特徴とする請求項４記載の液晶表示装置のゲート駆動装置。
【請求項１６】
前記インバータは、
ドレーン電極に高レベルの供給電圧が供給され、前記出力ノードにゲート電極が接続された第８ａのトランジスタと、
ドレーン電極に前記高レベルの供給電圧が供給され、ゲート電極に前記第１半周期のクロック信号が供給される第８ｂのトランジスタと、
第８ａのトランジスタのソース電極にゲート電極が接続され、前記第８ｂのトランジスタのソース電極にドレーン電極が接続され、前記第２充電制御ノードにソース電極が接続された第８ｃのトランジスタ
を具備することを特徴とする請求項１５記載の液晶表示装置のゲート駆動装置。
【請求項１７】
前記インバーターは、前記高レベルの供給電圧を充電して第８ｃのトランジスタのゲート電極にゲート電圧を供給するためのキャパシターを更に具備することを特徴とする請求項１６記載の液晶表示装置のゲート駆動装置。
【請求項１８】
前記第２入力回路部は、
ゲート電極に前記第３クロック信号が供給され、ソース電極に低レベル供給電圧が供給され、前記第８ａのトランジスタのソース電極と第８ｃのトランジスタにドレーン電極が接続された第９ａのトランジスタと、
ソース電極に低レベル供給電圧が供給され、前記第２放電制御ノードにゲート電極が接続され、前記第８ｃのトランジスタのソース電極と前記第２充電制御ノードにドレーン電極が接続された第９ｂのトランジスタ
を更に具備することを特徴とする請求項１６記載の液晶表示装置のゲート駆動装置。
【請求項１９】
前記第２入力回路部は、
ゲート電極とドレーン電極に前記第２クロック信号が供給され、前記第２放電制御ノードにソース電極が接続された第１０のトランジスタと、ソース電極に低レベル供給電圧が供給され、前記出力ノードにゲート電極が接続され、前記第２放電ノードにドレーン電極が接続された第１１ａのトランジスタ
ソース電極に前記低レベル供給電圧が供給され、前記第２充電制御ノードにゲート電極が接続され、前記第２放電制御ノードにドレーン電極が接続された第１１ｂのトランジスタ
を更に具備することを特徴とする請求項４記載の液晶表示装置のゲート駆動装置。
【請求項２０】
前記第２出力回路部は、
ドレーン電極に前記第３クロック信号が供給され、前記第２充電制御ノードにゲート電極が接続され、前記出力ノードにソース電極が接続された第１２のトランジスタと、
ソース電極に低レベル供給電圧が供給され、前記第２放電制御ノードにゲート電極が接続され、前記出力ノードにドレーン電極が接続された第１３のトランジスタ
を更に具備することを特徴とする請求項４記載の液晶表示装置のゲート駆動装置。
【請求項２１】
位相が相互反転されて半周期のパルス幅を有する第１及び第２半周期クロック信号、位相が順次シフトされてそれぞれ一周期のパルス幅を有する第１乃至第４一周期のクロック信号、スタートパルス、高レベルの供給電圧及び低レベル供給電圧の供給を受ける段階と、
前記スタートパルスと前記第１及び第２半周期のクロック信号に応答して半周期の出力を発生し、前記第１乃至第４一周期クロック信号の中のいずれか一つに応答して前記半周期出力の終了時点から半周期遅く一周期の出力を発生する段階と、
を含むことを特徴とする液晶表示装置のゲート駆動装置のゲート駆動方法。
【請求項２２】
前記第１及び第２半周期のクロック信号の中のいずれか一つの半周期のクロック信号、前記第１乃至第４クロック信号の中のいずれか一つの一周期のクロック信号及び前記スタートパルスは同期されることを特徴とする請求項２１記載の液晶表示装置のゲート駆動装置のゲート駆動方法。
【請求項２３】
位相が相互反転されて半周期のパルス幅を有する第１及び第２半周期クロック信号の中の第１半周期のクロック信号及びスタートパネルに応答して第１充電制御ノードを充電させる段階と、前記充電制御ノードからの制御信号と前記第１半周期のクロック信号に応答して出力ノードに半周期の出力を出力する段階と、
前記第２半周期のクロック信号と位相が順次シフトされてそれぞれ一周期のパルス幅を有する第１乃至第３クロック信号の中の第１クロック信号に応答して第１放電制御ノードを充電させる段階と、
前記第１放電制御ノードからの制御信号に応答して前記出力ノードを放電させる段階と、
前記半周期の出力と前記第２半周期のクロック信号に応答して第２充電制御ノードを充電させる段階と、
前記第２充電制御ノードからの制御信号と善記第３クロック信号に応答して前記半周期の出力の終了時点から半周期遅く前記出力ノードに一周期の出力を出力する段階と、
前記第２放電制御ノードからの制御信号に応答して前記出力ノードを放電させる段階と、
を含むことを特徴とする液晶表示装置のゲート駆動方法。
【請求項２４】
前記第１半周期のクロック信号、前記第２クロック信号及びスタートパルスは同期されることを特徴とする液晶表示装置のゲート駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置のゲート駆動装置及び方法に関するもので、特にデータラインの数とデータドライバ集積回路の数を減らすことができるようにした液晶表示装置のゲート駆動装置及び方法に関するものである。
【背景技術】
【０００２】
液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示するようになる。
【０００３】
図１及び図２はアクティブマトリックスタイプの液晶表示装置とその駆動信号を表わしたことである。
【０００４】
図１及び図２を参照すると、アクティブマトリックスタイプの液晶表示装置はｍ×ｎ個の液晶セルＣｌｃがマトリックスタイプに配列されてｍ個のデータラインＤ１乃至Ｄｍとｎ個のゲートラインＧ１乃至Ｇｎが交差し、その交差部にＴＦＴが形成された液晶表示パネル１３と、液晶表示パネル１３のデータラインＤ１乃至Ｄｍにデータを供給するためのデータ駆動回路１１とゲートラインＧ１乃至Ｇｎにスキャンパルスを供給するためのゲート駆動回路１２とを具備する。
【０００５】
液晶表示パネル１３は二枚のガラス基板の間に液晶分子が注入される。この液晶表示パネル１３の下部ガラス基板の上に形成されたデータラインＤ１乃至ＤｍとゲートラインＧ１乃至Ｇｎは相互に直交となる。データラインＤ１乃至ＤｍとゲートラインＧ１乃至Ｇｎの交差部に形成されたＴＦＴはゲートラインＧ１乃至Ｇｎからのスキャンパルスに応答してデータラインＤ１乃至Ｄｍを経由して供給されるデータ電圧を液晶セルＣｌｃに供給するようになる。このために、ＴＦＴのゲート電極はゲートラインＧ１乃至Ｇｎに接続されて、ドレーン電極はデータラインＤ１乃至Ｄｍに接続される。そしてＴＦＴのソース電極は液晶セルＣｌｃの画素（ピクセル）電極に接続される。液晶表示パネル１３の上部ガラス基板の上には図示しないブラックマトリックス、カラーフィルター及び共通電極が形成される。そして液晶表示パネル１３の上部ガラス基板と下部ガラス基板の上には光軸が直交する偏光板が取り付けられて液晶と接する内側面の上に液晶のフリーチルト角を設定するための背向膜が形成される。また、液晶表示パネル１３の液晶セルＣｌｃのそれぞれにはストレージキャパシターＣｓｔが形成される。ストレージキャパシターＣｓｔは液晶セルＣｌｃの画素電極と前段ゲートラインとの間に形成されるか、液晶セルＣｌｃの画素電極と図示しない共通電極ラインとの間に形成されて液晶セルＣｌｃの電圧を一定に維持させる。
【０００６】
データ駆動回路１１はシフトレジスター、ラッチ、デジタル／アナログ変換機及び出力バッファーをそれぞれ含む多数のデータドライバ集積回路で構成される。このデータ駆動回路１１はデジタルビデオデータをラッチしてそのデジタルビデオデータをアナログガンマ補償電圧に変換してデータラインＤ１乃至Ｄｍに供給する。
【０００７】
ゲート駆動回路１２は１水平周期毎にスタートパルスを順次シフトさせてスキャンパルスを発生するシフトレジスター、シフトレジスターの出力信号を液晶セルＣｌｃの駆動に適合のスイング幅に変換するためのレベルシフターとゲートラインＧ１乃至Ｇｎとの間に接続される出力バッファーをそれぞれ含む多数のゲートドライバ集積回路で構成される。このゲート駆動回路１２はスキャンパルスをゲートラインＧ１乃至Ｇｎに順次供給してデータが供給される液晶表示パネル１３の水平ラインを選択する。
【０００８】
図２で、Ｖｄはデータ駆動回路１１によって出力されてデータラインＤ１乃至Ｄｍに供給されるデータ電圧であり、Ｖｌｃは液晶セルＣｌｃで充放電されるデータ電圧である。そして、Ｓｃｐは１水平周期に発生されるスキャンパルスである。Ｖcｏｍは液晶セルＣｌｃ共通電極に供給される共通電圧である。
【０００９】
図３乃至図５はゲート駆動回路１１のシフトレジスター回路構成とその回路の各ノード電圧波形を示す。
【００１０】
図３のシフトレジスターは従属的に接続されたｎ個のステージ３１乃至３ｎとを具備する。ステージ３１乃至３ｎとゲートラインＧ１乃至Ｇｎとの間には図示しないレベルシフターと出力バッファーが設置される。
【００１１】
このようなシフトレジスターで第１ステージ２１にはスタートパルスＳＰが入力されて第２乃至第ｎステージ２２乃至２ｎはスタートパルスとして前段の出力信号ｇ１乃至ｇｎ−１が入力される。また、各ステージ２１乃至２ｎは同一の回路構成を有して四つのクロック信号Ｃ１乃至Ｃ４の中の二つのクロック信号に応答してスタートパルスＳＰまたは以前の段の出力信号ｇ１乃至ｇｎ−１をシフトさせることで１水平期間のパルス幅を有するスキャンパルスを発生する。
【００１２】
図４は図３に図示されたシフトレジスターで４ｉ＋１（ただ、ｉはｎより小さい量の正数）番目のステージ２ｉに対する具体的な回路構成を表したことで、図４のステージ２ｉは出力ノード３ｉに高論理電圧信号を供給するための第５のＮＭＯＳトランジスタＴ５と、出力ノード４ｉに低論理電圧信号を供給するための第６のＮＭＯＳトランジスタＴ６とを具備する。このステージ２ｉの動作に対して図５を結びつけて説明する。
【００１３】
図４及び図５を参照すると、第１及び第２クロック信号Ｃ１、Ｃ３が低論理電圧を維持するｔ１期間の間にスタートパルスＳＰまたは以前の段の出力信号ｇｉ−１が高論理電圧であるので第１及び第４のＮＭＯＳトランジスタＴ１、Ｔ４のゲート電極に供給されて第１及び第４のＮＭＯＳトランジスタＴ１、Ｔ４をターンオンさせる。この際、第１ノードＰ１の上の電圧ＶＰ１が中間電圧に上昇しながら第５のＮＭＯＳトランジスタＴ５をターンオンさせるが、出力ノード３ｉの電圧（Ｖｏｕｔ）ｉは第１クロック信号Ｃ１が低論理電圧に維持されているのでロー電圧論理電圧を維持する。第４のＮＭＯＳトランジスタＴ４のターンオンによって第２ノードＰ２の上の電圧が低くなりながら第２のＮＭＯＳトランジスタＴ２と第６のＮＭＯＳトランジスタＴ６はターンオフされて第１ノードＰ２の放電経路を遮断する。
【００１４】
ｔ２期間の間、第１クロック信号Ｃ１は高論理電圧に反転される半面にスタートパルスＳＰまたは以前の段の出力信号ｇｉ−１が低論理電圧に反転される。この際、第１のＮＭＯＳトランジスタＴ１と第４のＮＭＯＳトランジスタＴ４はターンオフされて、第１ノードＰ１の上の電圧ＶＰ１は第１クロック信号Ｃ１の高論理電圧が供給される第５のＮＭＯＳトランジスタＴ５のドレーン電極とゲート電極の間の寄生キャパシタンスに充電される電圧が加わりながら第５のＮＭＯＳトランジスタＴ５の閾電圧以上に上昇する。即ち、第１ノードＰ１上の電圧ＶＰ１はブートストラッピング（Ｂｏｏｔｓｔｒａｐｉｎｇ）によってＴ１期間よりもっと高い電圧に上昇する。従って、Ｔ２期間の間に第５のＮＭＯＳトランジスタＴ５はターンオンされて出力ノード３ｉの電圧Ｖｏｕｔｉは第５のＮＭＯＳトランジスタＴ５の導通によって供給される第１クロック信号Ｃ１の電圧によって上昇して高論理電圧に反転される。
【００１５】
ｔ３期間の間に第１クロック信号Ｃ１は低論理電圧に反転される。この際、第５のＮＭＯＳトランジスタＴ５はターンオン状態を維持しているので出力ノード４ｉ上の電圧Ｖｏｕｔは第５のＮＭＯＳトランジスタＴ５を通して放電されながらロー論理に反転されて第１ノードＰ１上の電圧ＶＰ１は中間電圧低くなる。
【００１６】
ｔ４期間の間に第３クロック信号Ｃ３は高論理電圧に反転される。この際、第３のＮＭＯＳトランジスタＴ３は第３クロック信号Ｃ３に応答してターンオンされて高レベルの供給（高電位の電源）電圧ＶＤＤは第３のＮＭＯＳトランジスタＴ３を経由して第２ノードＰ２に供給されて第２ノードＰ２の上の電圧ＶＰ２を上昇させる。このように上昇する第２ノードＰ２の上の電圧ＶＰ２は第６のＮＭＯＳトランジスタＴ６をターンオンさせて出力ノード３ｉの上の電圧Ｖｏｕｔｉを基底電圧ＶＳＳまで放電させると同時に第２のＮＭＯＳトランジスタＴ２をターンオンさせて第１ノードＰ１の上の電圧ＶＰ１を基底電圧ＶＳＳまで放電させる。
【００１７】
しかし、液晶表示装置は液晶表示パネル１３に形成されるデータラインＤ１乃至Ｄｍが多く、そのデータラインＤ１乃至Ｄｍにデータ電圧を供給するためのデータ駆動回路１１のドライブ集積回路は、コスト負担が大きい問題点がある。このような問題点は解像度が高くなるか、液晶表示パネル１３が大画面化されるほど重大な問題となる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
従って、本発明の目的はデータラインの数とデータドライブ集積回路の数を減らすようにしたゲート駆動装置および方法を提供することにある。
【課題を解決するための手段】
【００１９】
前記目的を達成するために、本発明の実施例に係る液晶表示装置のゲート駆動装置は位相が相互反転されて半周期のパルス幅を有する第１及び第２半周期クロック信号、位相が順次シフトされてそれぞれ一周期のパルス幅を有して第１乃至第４一周期のクロック信号、スタートパルス、高レベルの供給電圧及び電源電圧が供給されるシフトレジスターとを具備する。
【００２０】
前記シフトレジスターは、前記半周期の出力と前記一周期の出力をそれぞれ発生して連続的に接続されて前記半周期の出力と前記一周期の出力を順次シフトさせるための多数のステージとを具備することを特徴とする。
【００２１】
前記シフトレジスターは、前記第１及び第２半周期のクロック信号の中のいずれか一つの半周期のクロック信号、前記第１乃至第４クロック信号の中のいずれか一つの一周期のクロック信号及び前記スタートパルスが同期されることを特徴とする。
【００２２】
本発明の実施例に係る液晶表示装置のゲート駆動装置はスタートパルスと位相が相互反転されて半周期のパルス幅を有する第１及び第２半周期クロック信号の中の半周期のクロック信号に応答して第１充電制御ノードを充電させて前記第１半周期のクロック信号と位相が順次にシフトされてそれぞれ一周期のパルス幅を有する第１乃至第３クロック信号の中の第１クロック信号に応答して第１放電制御ノードを充電させる第１入力回路部と、前記第１充電制御ノードからの制御信号と前記第２半周期のクロック信号に応答して出力ノードに半周期出力を出力して前記第１放電制御ノードからの制御信号に応答して前記出力ノードを放電させるための第１出力回路部と、前記半周期の出力と前記第１半周期のクロック信号に応答して第２充電制御ノードを充電させて前記第２クロック信号に応答して第２放電制御ノードを充電させる第２入力回路部と、前記第２充電制御ノードからの制御信号と前記第３クロック信号に応答して前記半周期の出力の終了時点から半周期遅く前記出力ノードに一周期出力を出力して前記第２放電制御ノードからの制御信号に応答して前記出力ノードを放電させるための第２出力回路部とを具備する。
【００２３】
前記第１入力回路部、前記第１出力回路部、前記第２入力回路部及び前記第２出力回路部は縦続的に接続された多数のステージのそれぞれに含まれる。
【００２４】
前記スタートパルスは前記多数のステージの中で一番目のステージに供給される。
【００２５】
前記第２半周期のクロック信号、前記第２クロック信号及び前記スタートパルスは同期されることを特徴とする。
【００２６】
前記第１入力回路部は前記スタートパルスと前記第１半周期のクロック信号に応答して前記スタートパルスの終了時点から半周期遅く前記第１充電制御ノードを充電させるためのインバーターとを具備する。
【００２７】
前記インバーターは、ゲート電極とドレーン電極に前記スタートパルスが供給される第１ａのトランジスタと、ゲート電極に前記第１半周期のクロック信号が供給され、ドレーン電極に高レベルの供給電圧が供給される第１ｂのトランジスタと、前記第１ａのトランジスタのソース電極にゲート電極が接続され、前記第１ｂのトランジスタのソース電極にドレーン電極が接続され、前記第１充電制御ノードにソース電極が接続された第１ｃのトランジスタとを具備する。
【００２８】
前記インバーターは、前記スタートパルスを充電して前記第１ｃのトランジスタのゲート電極にゲート電圧を供給するためのキャパシターとを更に具備する。前記キャパシターは実施例で第１のインバーターキャパシターＣｌｉｎで説明される。
【００２９】
前記第１入力回路部は、ゲート電極に第１クロック信号が供給され、ソース電極に低レベル供給電圧が供給される前記第１ａのトランジスタのソース電極と前記第１ｃのトランジスタのゲート電極にドレーン電極が接続された第２ａのトランジスタと、ソース電極に前記低レベル供給電圧画供給され、前記第１放電制御ノードにゲート電極画接続され、前記第１充電制御ノードにドレーン電極画接続された第２ｂのトランジスタとを更に具備する。
【００３０】
前記第１入力回路部は、ゲート電極に第１クロック信号が供給され、ソース電極に高レベル供給電圧が供給される前記第３ａのトランジスタと、ゲート電極に前記第１半周期のクロック信号が供給されて前記第３ａのトランジスタのソース電極にドレーン電極が接続され、前記第１放電制御ノードにソース電極が接続される第３ｂのトランジスタとを具備する。
【００３１】
前記第１入力回路部は、ゲート電極に前記スタートパルスが供給され、ソース電極に低レベル供給電圧が供給され、前記第１放電制御ノードにドレーン電極が接続された第４ａのトランジスタと、ソース電極に低レベル供給電圧が供給され、前記出力ノードにゲート電極が接続され、前記第１放電制御ノードにドレーン電極が接続された第４ｂのトランジスタとを具備する。
【００３２】
前記第１入力回路部は、ドレーン電極に前記第２半周期のクロック信号が供給され、前記出力ノードにソース電極が接続され、前記第１充電制御ノードにゲート電極が接続された第５のトランジスタと、ソース電極に低レベル供給電圧が供給され、前記出力ノードにドレーン電極が接続され、前記第１放電制御ノードにゲート電極が接続された第６のトランジスタと、ドレーン電極に前記第２半周期のクロック信号が供給され、前記第１充電制御ノードにゲート電極が接続され、次の段のステージのスタートパルスの入力端子にドレーン電極が接続された第７のトランジスタとを具備する。
【００３３】
前記第２入力回路部は、前記半周期出力と前記第１半周期のクロック信号に応答して前記半周期の出力の終了時点から半周期遅く前記第２充電制御ノードを充電させるためのインバーターとを具備する。
【００３４】
前記インバーターは、ドレーン電極に高レベルの供給電圧が供給され、前記出力ノードにゲート電極が接続された第８ａのトランジスタと、ドレーン電極に前記高レベルの供給電圧が供給され、ゲート電極に前記第１半周期のクロック信号が供給される第８ｂのトランジスタと、第８ａのトランジスタのソース電極にゲート電極が接続され、前記第８ｂのトランジスタのソース電極にドレーン電極が接続され、前記第２充電制御ノードにソース電極が接続された第８ｃのトランジスタとを具備する。
【００３５】
前記インバーターは、前記高レベルの供給電圧を充電して第８ｃのトランジスタのゲート電極にゲート電圧を供給するためのキャパシターとを更に具備することを特徴とする。前記キャパシターは実施例で第２のインバーターキャパシターＣ２ｉｎで説明される。
【００３６】
前記第２入力回路部は、ゲート電極に前記第３クロック信号が供給され、ソース電極に低レベル供給電圧が供給され、前記第８ａのトランジスタのソース電極と第８ｃのトランジスタにドレーン電極が接続された第９ａのトランジスタと、ソース電極に低レベル供給電圧が供給され、前記第２放電制御ノードにゲート電極が接続され、前記第８ｃのトランジスタのソース電極と前記第２充電制御ノードにドレーン電極が接続された第９ｂのトランジスタとを更に具備する。
【００３７】
前記第２入力回路部は、ゲート電極とドレーン電極に前記第２クロック信号が供給され、前記第２放電制御ノードにソース電極が接続された第１０のトランジスタと、ソース電極に低レベル供給電圧が供給され、前記出力ノードにゲート電極が接続され、前記第２放電ノードにドレーン電極が接続された第１１ａのトランジスタと、ソース電極に前記低レベル供給電圧が供給され、前記第２充電制御ノードにゲート電極が接続されて前記第２放電制御ノードにドレーン電極が接続された第１１ｂのトランジスタとを更に具備する。
【００３８】
前記第２出力回路部は、ドレーン電極に前記第３クロック信号が供給され、前記第２充電制御ノードにゲート電極が接続され、前記出力ノードにソース電極が接続された第１２のトランジスタと、ソース電極に低レベル供給電圧が供給されて前記第２放電制御ノードにゲート電極が接続され、前記出力ノードにドレーン電極が接続された第１３のトランジスタとを更に具備する。
【００３９】
本発明の実施例に係る異なる液晶表示装置のゲート駆動方法は位相が相互反転されて半周期のパルス幅を有する第１及び第２半周期クロック信号、位相が順次シフトされてそれぞれ一周期のパルス幅を有する第１乃至第４一周期のクロック信号、スタートパルス、高レベルの供給電圧及び低レベル供給電圧の供給を受ける段階と、前記スタートパルスと前記第１及び第２半周期のクロック信号に応答して半周期の出力を発生し、前記第１乃至第４一周期クロック信号の中のいずれか一つに応答して前記半周期出力の終了時点から半周期遅く一周期の出力を発生する段階を含む。
【００４０】
前記第１及び第２半周期のクロック信号の中のいずれか一つの半周期のクロック信号、前記第１乃至第４クロック信号の中のいずれか一つの一周期のクロック信号及び前記スタートパルスは同期される。
【００４１】
本発明の実施例に係る異なる液晶表示装置のゲート駆動方法はスタートパルスと位相が相互反転されて半周期のパルス幅を有する第１及び第２半周期クロック信号の中の第１半周期のクロック信号に応答して第１充電制御ノードを充電させる段階と、前記充電制御ノードからの制御信号と前記第１半周期のクロック信号に応答して出力ノードに半周期の出力を出力する段階と、前記第２半周期のクロック信号と位相が順次シフトされてそれぞれ一周期のパルス幅を有する第１乃至第３クロック信号の中の第１クロック信号に応答して第１放電制御ノードを充電させる段階と、前記第１放電制御ノードからの制御信号に応答して前記出力ノードを放電させる段階と、前記半周期の出力と前記第２半周期のクロック信号に応答して第２充電制御ノードを充電させる段階と、前記第２充電制御ノードからの制御信号と善記第３クロック信号に応答して前記半周期の出力の終了時点から半周期遅く前記出力ノードに一周期の出力を出力する段階と、前記第２放電制御ノードからの制御信号に応答して前記出力ノードを放電させる段階を含む。
【００４２】
前記第１半周期のクロック信号、前記第２クロック信号及びスタートパルスは同期される。
【発明の効果】
【００４３】
上述したように、本発明に係る液晶表示装置のゲートの駆動装置及び方法は相互の位相が反転される二つの半周期クロック信号と一周期のパルス幅を有する位相が順次にシフトされる四つのクロック信号を利用して半周期の出力を発生した後、半周期の後に一周期の出力を発生するようになる。その結果、本発明は半周期の遅延時間を間に置いて半周期のスキャンパルスと一周期のスキャンパルスを発生することができるのでデータラインの数とデータドライバ集積回路の数を減らす駆動方式に適合のゲート駆動回路を具現することができる。
【発明を実施するための最良の形態】
【００４４】
以下、図６乃至図１２参照して本発明の好ましい実施例に対して説明する。
【実施例】
【００４５】
図６及び図７は本発明の実施例に係る液晶表示装置を示す。
【００４６】
図６及び図７を参照すると、本発明の実施例に係る液晶表示装置はｍｘｎ個の液晶セルＣｌｃがマトリックスタイプに配列されてｍ／２個のデータラインＤ１乃至Ｄｍ／２とｎ個のゲートラインＧ１乃至Ｇｎが交差になる液晶表示パネル６３と、液晶表示パネル６３のデータラインＤ１乃至Ｄｍにデータを供給するためのデータ駆動回路６１と、ゲートラインＧ１乃至Ｇｎにスキャン信号を供給するためのゲート駆動回路６１と、データ駆動回路６１とゲート駆動回路６２を制御するためのタイミングコントローラ６４と、液晶表示パネル６３の駆動に必要な駆動電圧を発生するための電源発生部６５とを具備する。
【００４７】
液晶表示パネル６３は二枚のガラス基板の間に液晶分子が注入される。この液晶表示パネル６３の下部のガラス基板の上に形成されたデータラインＤ１乃至Ｄｍ／２とゲートラインＧ１乃至Ｇｎは相互直交する。データラインＤ１乃至ＤｍとゲートラインＧ１乃至Ｇｎの交差部には同一のデータラインから供給されるデータ電圧を左側の画素と右側の画素に分配するための第１左側の画素駆動用のＴＦＴ（以下、“ＬＴＦＴ１”という）、第２左側の画素駆動用のＴＦＴ（以下、“ＬＴＦＴ２”という）及び右側の画素駆動用のＴＦＴ（以下、“ＲＴＦＴ”という）が形成される。
【００４８】
ＬＴＦＴ１はｊ番目（ただ、ｊはｎより小さい陽の正数）ゲートラインＧｊからのスキャンパルスに応答してｊ＋１番目のゲートラインＧｊ＋１の上の電圧をＬＴＦＴ２のゲート電極に供給してＬＴＦＴ２をオン／オフさせる。このために、ゲート電極がｊ番目のゲートラインＧｊに接続されたＬＴＦＴ１のドレーン電極はｊ＋１番目のゲートラインＧｊ＋１に接続される。そしてゲート電極がｊ番目のゲートラインＧｊに接続されたＬＴＦＴ１のソース電極はｉ番目の（ただ、ｉはｍ／２より小さい陽の正数）データラインＤｉの右側の液晶セルを駆動するためのＬＴＦＴ２のゲート電極に接続される。
【００４９】
ＬＴＦＴ２はＬＴＦＴ１のソース電極からの制御電圧に応答して右側の液晶セルの画素電極６６とｉ番目のデータラインＤｉとの間の電流路を形成するか、遮断する。このために、ＬＴＦＴ２のドレーン電極はｉ番目のデータラインＤｉに接続されてＬＴＦＴ２のソース電極はｉ番目のデータラインＤｉの右側に位置する液晶セルの画素電極６６に接続される。
【００５０】
ＲＴＦＴはｊ番目のゲートラインＧｊからのスキャンパルスに応答してｉ番目のデータラインＤｉにデータ電圧を供給する。このために、ゲート電極がｊ番目のゲートラインＧｊに接続されたＲＴＦＴのドレーン電極はｉ番目のデータラインＤｉに接続される。そしてゲート電極がｊ番目のゲートラインＧｊに接続されたＲＴＦＴのソース電極はｉ番目のデータラインＤｉの左側に位置する液晶セルの画素電極６６に接続される。
【００５１】
液晶表示パネル６３の液晶セルのそれぞれにはストレージキャパシターＣｓｔが形成される。ストレージキャパシターＣｓｔは液晶セルの画素電極と前段ゲートラインとの間に形成されて液晶セルＣｌｃの電圧を一定に維持させる。
【００５２】
液晶表示パネル６３の上部ガラス基板の上には図示しないブラックマトリックス、カラーフィルター及び共通電極が形成される。そして、液晶表示パネル１３の上部ガラス基板と下部ガラス基板の上には光軸が直交する偏光板が取り付けられて液晶と接する内側の面の上に液晶のフリーチルト角を設定するための背向膜が形成される。
【００５３】
データ駆動回路６１はシフトレジスター、ラッチ、デジタル／アナログ変換機及び出力バッファーをそれぞれ含む多数のデータドライバ集積回路で構成される。このデータ駆動回路６１はタイミングコントローラ６４の制御下にデジタルビデオデータをラッチしてそのデジタルビデオデータをアナログガンマ補償電圧に変換してデータラインＤ１乃至Ｄｍ／２に供給する。このデータ駆動回路６１は一水平期間の間に同一のデータラインを通してそのデータラインの左側と右側にそれぞれ位置する二つの液晶セルに相互に異なるデータ電圧を供給する。このためにデータ駆動回路６１は一水平周期を２分割して半周期毎に相互に異なるデータ電圧をデータラインＤ１乃至Ｄｍ／２に供給する。
【００５４】
ゲート駆動回路６２は１水平期間の１／２の遅延時間を間に置いて１水平期間の１／２ほどのパルス幅を有する半周期スキャンパルスと１水平期間のパルス幅を有する一周期のスキャンパルスを連続的に発生してそのスキャンパルスをシフトレジスター、シフトレジスターの出力信号を液晶セルの駆動に適合するスイング幅に変換するためのレベルシフター及びシフトレジスターとゲートラインＧ１乃至Ｇｎとの間に接続される出力バッファーをそれぞれ含む多数のゲートドライバ集積回路で構成される。このゲート駆動回路６２はタイミングコントローラ６４の制御の下に毎ゲートラインＧ１乃至Ｇｎに半周期のスキャンパルスを連続して供給してそのスキャンパルスをゲートラインＧ１乃至Ｇｎに順次供給してデータ電圧が供給される液晶表示パネル１３の水平ラインを選択する。ここで、一周期のスキャンパルスは次のゲートラインに供給される半周期のスキャンパルスとオーバーラップされる。即ち、図８でのようにｊ番目のゲートラインＧｊには半周期のパルスＨＳｃｐが供給されて半周期の遅延時間の後に一周期のスキャンパルスＦＳｃｐが供給されるが、その一周期のスキャンパルスＦＳｃｐの初期１／２パルス幅はｊ＋１番目のゲートラインＧｊ＋１に供給される半周期のパルスＨＳｃｐとオーバーラップされる。
【００５５】
タイミングコントローラ６４は垂直／水平同期信号とクロック信号の入力を受けてゲート駆動回路６２を制御するためのゲート制御信号ＧＤＣとデータ駆動回路６１を制御するためのデータ制御信号ＤＤＣを発生する。ゲート制御信号ＧＤＣはゲートスタートパルス（ＧＳＰ）、シフトレジスターを駆動するためのゲートシフトクロック信号（ＧＳＣ）、ゲート出力信号（ＧＯＥ）等を含む。データ制御信号ＤＤＣはソーススタートパルス（ＳＳＰ）、ソースシフトクロック信号（ＳＳＣ）、ソース出力信号（ＳＯＥ）、極性信号（ＰＯＬ）を含む。そして、タイミングコントローラ６４はデジタルビデオデータＲＧＢをサンプリングした後に再整列してデータ駆動回路６１に供給する。
【００５６】
電源発生部６５は高レベルの供給電圧ＶＤＤ、低レベル供給電圧である基底電圧ＶＳＳ、共通電圧Ｖｃｏｍ、ゲート高電圧Ｖｇｈ、ゲート低電圧Ｖｇｌの液晶表示パネル６３の駆動に必要な駆動電圧を発生する。ゲート高電圧ＶｇｈはＬＴＦＴ１、ＬＴＦＴ２、ＲＴＦＴの閾電圧の以上に設定されたスキャンパルスの高論理電圧である。ゲート低電圧ＶｇｌはＴＦＴのオフ電圧に設定されたスキャンパルスの低論理電圧である。
【００５７】
図７及び図８を結びつけて本発明に係る液晶表示装置の動作について説明する。ｔ１の期間の間、ｉ番目のデータラインＤｉにＡ画素データ電圧が供給されると同時にｊ＋１番目のゲートラインＧｊ＋１に一周期のスキャンパルスＦｓｃｐが供給されてｊ＋１番目のゲートラインＧｊ＋１にゲート電極が接続されたＬＴＦＴ１がターンオンされる。これと同時にｊ＋１番目のゲートラインＧｊ＋１に半周期のスキャンパルスＨｓｃｐが供給されてＬＴＦＴ１を通して印可されるゲート電圧によってＬＴＦＴ２がターンオンされてＡ画素にＡ画素データ電圧が充電される。また、ｔ１の期間の間、ｊ＋１番目のゲートラインＧｊ＋１にゲート電極が接続されたＲＴＦＴがターンオンされてＡ画素データ電圧がＢ画素にも充電される。ｔ２の期間の間に、ｉ番目のデータラインＤｉにＢ画素データ電圧が供給されると同時にｊ＋２番目のゲートラインＧｊ＋２にＴＦＴ門段電圧より低いゲート低電圧が供給されてｊ＋１番目のゲートラインＧｊ＋１にゲート電極が接続されたＬＴＦＴ１がターンオフされてＡ画素はデータ電圧を維持してＢ画素はＲＴＦＴを通して供給されるＢ画素データ電圧を充電する。
【００５８】
従って、本発明に係る液晶表示装置は半周期のスキャンパルスと一周期のスキャンパルスを利用して一つのデータラインを通して順次供給される二つのデータ電圧を左／右側の液晶セルに時分割により供給することができるのでデータラインの数とデータドライバ集積回路の数を減らすことができる。
【００５９】
図９乃至図１２はゲート駆動回路６２のシフトレジスター回路の構成とその回路の各ノード電圧の波形を示す。
【００６０】
図９を参照すると、本発明の実施例にかかるシフトレジスターは縦続的に接続されたｎ個のステージ１０１乃至１０ｎとを具備する。ステージ１０１乃至１０ｎとゲートラインＧ１乃至Ｇｎとの間には図示しないレベルシフターと出力バッファーが設置される。
【００６１】
このようなシフトレジスターで第１ステージ１０１にはスタートパルスＳＰが入力されて第２乃至第ｎステージ１０２乃至１０ｎはスタートパルスとして以前の段の出力信号ｇ１乃至ｇｎ−１が入力される。また、各ステージ１０１乃至１０ｎは同一の回路構成を有して大略１水平期間の１／２に当たるパルス幅の第１及び第２半周期クロック信号ＣＬＫＨ、ＣＬＫＨＢと１水平期間のパルス幅を有する第１乃至第４クロック信号ＣＬＫ１乃至ＣＬＫ４の中の三つのクロック信号に応答して半周期のスキャンパルスＨｓｃｐと一周期のスキャンパルスＦｓｃｐを発生する。ここで、第１及び第２半周期クロック信号ＣＬＫＨ、ＣＬＫＨＢは図１１のように１／２水平周期毎に相互位相が反転される。第１乃至第４クロック信号ＣＬＫ１乃至ＣＬＫ４は１水平周期ずつ順次にシフトされる。スタートパルスＳＰ、第１半周期クロック信号ＣＬＫＨ及び第３クロック信号ＣＬＫ３は同期される。
【００６２】
図１０はシフトレジスターで４ｉ＋１（ただ、ｉはｎより小さい陽の正数）番目のステージ２ｉに対する具体的な回路構成を示す。このステージ１０ｉは半周期のスキャンパルスＨｓｃｐを発生するための第１入力回路部及び第１出力回路部とを含む。また、ステージ１０ｉは一周期のスキャンパルスＦｓｃｐを発生するための第２入力回路部及び第２出力回路部とを含む。
【００６３】
図１０を参照すると、ステージ１０ｉの第１入力回路部はスタートパルスＳＰまたは以前の段の出力信号ｇ１乃至ｇｎ−１と第１及び第２半周期クロック信号ＣＬＫＨ、ＣＬＫＨＢに応答して第１充電制御ノードＱ１を充電させて前記第２半周期クロック信号ＣＬＫＨＢと第４クロック信号ＣＬＫ４に応答して第１放電制御ノードＱＢ１を充電させる。この第１入力回路部は第１ａのＮＭＯＳトランジスタＮ１１ａ、第１ｂのＮＭＯＳトランジスタＮ１１ｂ、第１ｃのＮＭＯＳトランジスタＮ１１ｃ、第２ａのＮＭＯＳトランジスタＮ１２ａ、第２ｂのＮＭＯＳトランジスタＮ１２ｂ、第３ａのＮＭＯＳトランジスタＮ１３ａ、第３ｂのＮＭＯＳトランジスタＮ１３ｂ、第４ａのＮＭＯＳトランジスタＮ１４ａ、第４ｂのＮＭＯＳトランジスタＮ１４ｂ及び第１のインバーターキャパシターＣ１ｉｎを含む。
【００６４】
第１ａのＮＭＯＳトランジスタＮ１１ａ、第１ｂのＮＭＯＳトランジスタＮ１１ｂ、第１ｃのＮＭＯＳトランジスタＮ１１ｃ及び第１のインバーターキャパシターＣ１ｉｎはスタートパルスＳＰまたは以前の段の出力信号ｇ１乃至ｇｎ−１と第２半周期クロック信号ＣＬＫＨＢに応答してスタートパルスＳＰまたは以前の段の出力信号ｇ１乃至ｇｎ−１より半周期遅く第１充電制御ノードＱ１を充電させるための第１インバーターＩＮＶ１を構成する。
【００６５】
第１ａのＮＭＯＳトランジスタＮ１１ａはゲート電極とドレーン電極にスタートパルスＳＰまたは以前の段の出力信号ｇ１乃至ｇｎ−１が供給される。第１ａのＮＭＯＳトランジスタＮ１１ａのソース電極は第１ｃのＮＭＯＳトランジスタＮ１１ｃのゲート電極、第２ａのＮＭＯＳトランジスタＮ１２ａのドレーン電極及び第１のインバーターキャパシターＣ１ｉｎに共通に接続される。この第１ａのＮＭＯＳトランジスタＮ１１ａはスタートパルスＳＰまたは以前の段の出力信号ｇ１乃至ｇｎ−１が供給される際にそのスタートパルスＳＰまたは以前の段の出力信号ｇ１乃至ｇｎ−１を第１ｃのＮＭＯＳトランジスタＮ１１ｃのゲート電極と第１のインバーターキャパシターＣ１ｉｎに供給するダイオードの役割をする。
【００６６】
第１ｂのＮＭＯＳトランジスタＮ１１ｂのゲート電極には第２半周期クロック信号ＣＬＫＨＢが供給されて、第１ｂのＮＭＯＳトランジスタＮ１１ｂのドレーン電極には高レベルの供給電圧ＶＤＤが供給される。第１ｂのＮＭＯＳトランジスタＮ１１ｂのソース電極には第１ｃのＮＭＯＳトランジスタＮ１１ｃのドレーン電極に接続される。この第１ｂのＮＭＯＳトランジスタＮ１１ｂは第２半周期クロック信号ＣＬＫＨＢに応答して高レベルの供給電圧ＶＤＤを第１ｃのＮＭＯＳトランジスタＮ１１ｃのドレーン電極に供給する。
【００６７】
第１ｃのＮＭＯＳトランジスタＮ１１ｃは第１ａのＮＭＯＳトランジスタＮ１１ａを通してゲート電極にスタートパルスＳＰまたは以前の段の出力信号ｇｎ−１が供給される。第１ｃのＮＭＯＳトランジスタＮ１１ｃのソース電極は第１充電制御ノードＱ１に接続される。この第１ｃのＮＭＯＳトランジスタＮ１１ｃはスタートパルスＳＰまたは以前の段の出力信号ｇｎ−１に応答して第１ｂのＮＭＯＳトランジスタＮ１１ｂを通して高レベルの供給電圧ＶＤＤに第１充電制御ノードＱ１を充電させる。
【００６８】
第１のインバーターキャパシターＣ１ｉｎは第１ａのＮＭＯＳトランジスタＮ１１ａを通して供給されるスタートパルスＳＰまたは以前の段の出力信号ｇｎ−１を充電して第１ａのＮＭＯＳトランジスタＮ１１ａがターンオンされる際に第１ｃのＮＭＯＳトランジスタＮ１１ｃのゲート電圧を一定に維持させる。
【００６９】
第２ａのＮＭＯＳトランジスタＮ１２ａのゲート電極には第４クロック信号ＣＬＫ４が供給されて、第２ａのＮＭＯＳトランジスタＮ１２ａのソース電極には基底（地気）電圧ＶＳＳが供給される。第２ａのＮＭＯＳトランジスタＮ１２ａのドレーン電極は第１ａのＮＭＯＳトランジスタＮ１１ａのソース電極と第１ｃのＮＭＯＳトランジスタＮ１１ｃのゲート電極と第１のインバーターキャパシターＣ１ｉｎに接続される。この第２ａのＮＭＯＳトランジスタＮ１２ａは第４クロック信号ＣＬＫ４に応答して第１ｃのＮＭＯＳトランジスタＮ１１ｃのゲート電極と第１のインバーターキャパシターＣ１ｉｎの電圧を放電させる。
【００７０】
第２ｂのＮＭＯＳトランジスタＮ１２ｂのソース電極には基底電圧ＶＳＳが供給される。第２ｂのＮＭＯＳトランジスタＮ１２ｂのゲート電極は第１放電制御ノードＱＢ１に接続されて第２ｂのＮＭＯＳトランジスタＮ１２ｂのドレーン電極は１ｃのＮＭＯＳトランジスタＮ１１ｃのソース電極と第１充電制御ノードＱ１に接続される。この第２ｂのＮＭＯＳトランジスタＮ１２ｂは第１放電制御ノードＱＢ１が充電される際にターンオンされて第１充電制御ノードＱ１を放電させる。
【００７１】
第３ａのＮＭＯＳトランジスタＮ１３ａのゲート電極には第４クロック信号ＣＬＫ４が供給されて、第３ａのＮＭＯＳトランジスタＮ１３ａのドレーン電極には高レベルの供給電圧ＶＤＤが供給される。第３ａのＮＭＯＳトランジスタＮ１３ａのソース電極は第３ｂのＮＭＯＳトランジスタＮ１３ｂのドレーン電極に接続される。この第３ａのＮＭＯＳトランジスタＮ１３ａは第４クロック信号ＣＬＫ４に応答して第３ｂのＮＭＯＳトランジスタＮ１３ｂのドレーン電極に高レベルの供給電圧ＶＤＤを供給する。
【００７２】
第３ｂのＮＭＯＳトランジスタＮ１３ｂのゲート電極には第２半周期クロック信号ＣＬＫＨＢが供給される。第３ｂのＮＭＯＳトランジスタＮ１３ｂのソース電極は第１放電制御ノードＱＢに接続される。第３ｂのＮＭＯＳトランジスタＮ１３ｂのドレーン電極に接続される。この第３ｂのＮＭＯＳトランジスタＮ１３ｂは第２半周期クロック信号ＣＬＫＨＢに応答して第１放電制御ノードＱＢ１に第３ａのＮＭＯＳトランジスタＮ１３ａからの高レベルの供給電圧ＶＤＤを供給して第１放電制御ノードＱＢを放電させる。
【００７３】
第４ａのＮＭＯＳトランジスタＮ１４ａを通してゲート電極にはスタートパルスＳＰまたは以前の段の出力信号ｇｎ−１が供給されて、第４ａのＮＭＯＳトランジスタＮ１４ａのソース電極には規定電圧ＶＳＳが供給される。第４ａのＮＭＯＳトランジスタＮ１４ａのドレーン電極は第１放電制御ノードＱＢ１に接続される。この第４ａのＮＭＯＳトランジスタＮ１４ａはスタートパルスＳＰまたは以前の段の出力信号ｇｎ−１に応答して第１放電制御ノードＱＢ１を充電させる。
【００７４】
第４ｂのＮＭＯＳトランジスタＮ１４ｂのソース電極には基底電圧ＶＳＳが供給される。第４ｂのＮＭＯＳトランジスタＮ１４ｂのゲート電極は出力ノード１１ｉに接続されて第４ｂのＮＭＯＳトランジスタＮ１４ｂのドレーン電極は第１放電制御ノードＱＢ１に接続される。この第４ｂのＮＭＯＳトランジスタＮ１４ｂは出力ノード１１ｉ上の出力電圧（ｉ）に応答して第１放電制御ノードＱＢ１を放電させる。
【００７５】
ステージ１０ｉの第１出力回路部は第１充電制御ノードＱ１の上の制御電圧と第１半周期クロック信号ＣＬＫＨに応答して半周期スキャンパルスＨｓｃｐと次の段のステージのスタートパルスを発生させて第１放電制御ノードＱＢ１の上の制御電圧に応答して出力ノード１１ｉの上の電圧を発生させる。この第１出力回路部は第５のＮＭＯＳトランジスタＮ１５、第６のＮＭＯＳトランジスタＮ１６、第７のＮＭＯＳトランジスタＮ１７とを具備する。
【００７６】
第５のＮＭＯＳトランジスタＮ１５のゲート電極には第１充電制御ノードＱ１の上の電圧が供給されて、第５のＮＭＯＳトランジスタＮ１５のドレーン電極には第１半周期クロック信号ＣＬＫＨが供給される。第５のＮＭＯＳトランジスタＮ１５のソース電極は出力ノード１１ｉに接続される。この第５のＮＭＯＳトランジスタＮ１５は第１充電制御ノードＱ１の上の制御電圧に応答して半周期スキャンパルスＨｓｃｐを出力ノード１１ｉを通して出力させるバッファートランジスタである。
【００７７】
第６のＮＭＯＳトランジスタＮ１６のゲート電極には第１放電制御ノードＱＢ１の上の電圧が供給されて第６のＮＭＯＳトランジスタＮ１６のソース電極には基底電圧ＶＳＳが供給される。第６のＮＭＯＳトランジスタＮ１６のドレーン電極は出力ノード１１ｉに接続される。第６のＮＭＯＳトランジスタＮ１６は第１放電制御ノードＱＢ１の上の制御電圧に応答して出力ノード１１ｉの上の電圧を基底電圧ＶＳＳに維持させる。即ち、第６のＮＭＯＳトランジスタＮ１６は出力電圧が発生された後、第１半周期クロック信号ＣＬＫＨが低論理に反転される際に出力ノード１１ｉと基底電圧ノードｎ３との間に電流路を形成させて出力ノード１１ｉをオフ状態に維持させる。
【００７８】
第７のＮＭＯＳトランジスタＮ１７のゲート電極には第１充電制御ノードＱ１の上の電圧が供給されて第７のＮＭＯＳトランジスタＮ１７のドレーン電極には第１半周期クロック信号ＣＬＫＨが供給される。第７のＮＭＯＳトランジスタＮ１７のソース電極は図示しない次の段のステージのスタートパルス入力端子に接続される。この第７のＮＭＯＳトランジスタＮ１７は第１充電制御ノードＱ１の上の制御電圧に応答して第１半周期クロック信号ＣＬＫＨを次の段のステージのスタートパルスｇｉとして次の段のステージのスタートパルスの入力端子に供給する。
【００７９】
ステージ１０ｉの第２入力回路部は第１出力回路からの半周期のスキャンパルスＨｓｃｐによって駆動されて第２充電制御ノードＱ２を充電させて一周期のスキャンパルスＦｓｃｐを発生する。この第２入力回路部は第８ａのＮＭＯＳトランジスタＮ１８ａ、第８ｂのＮＭＯＳトランジスタＮ１８ｂ、第８ｃのＮＭＯＳトランジスタＮ１８ｃ、第９ａのＮＭＯＳトランジスタＮ１９ａ、第９ｂのＮＭＯＳトランジスタＮ１９ｂ、第１０のＮＭＯＳトランジスタＮ２０、第１１ａのＮＭＯＳトランジスタＮ２１ａ、第１１ｂのＮＭＯＳトランジスタＮ２１ｂ及び第２のインバーターキャパシターＣ２ｉｎを含む。
【００８０】
第８ａのＮＭＯＳトランジスタＮ１８ａ、第８ｂのＮＭＯＳトランジスタＮ１８ｂ、第８ｃのＮＭＯＳトランジスタＮ１８ｃ及び第２のインバーターキャパシターＣ２ｉｎは出力ノード１１ｉの上の出力電圧（ｉ）と第２半周期クロック信号ＣＬＫＨＢに応答して出力電圧（ｉ）より半周期遅く第２充電制御ノードＱ２を充電させるための第２インバーターＩＮＶ２を構成する。
【００８１】
第８ａのＮＭＯＳトランジスタＮ１８ａのゲート電極には出力電圧（ｉ）が供給されて第８ａのＮＭＯＳトランジスタＮ１８ａのドレーン電極には高レベルの供給電圧ＶＤＤが供給される。第８ａのＮＭＯＳトランジスタＮ１８ａのソース電極は第８ｃのＮＭＯＳトランジスタＮ１８ｃのゲート電極、第９ａのＮＭＯＳトランジスタＮ１９ａのドレーン電極及び第２のインバーターキャパシターＣ２ｉｎに共通に接続される。この第８ａのＮＭＯＳトランジスタＮ１８ａは半周期のスキャンパルスＨｓｃｐに応答して高レベルの供給電圧ＶＤＤを第８ｃのＮＭＯＳトランジスタＮ１８ｃのゲート電極と第２のインバーターキャパシターＣ２ｉｎに供給する。
【００８２】
第８ｂのＮＭＯＳトランジスタＮ１８ｂのゲート電極には第２半周期クロック信号ＣＬＫＨＢが供給されて、第８ｂのＮＭＯＳトランジスタＮ１８ｂのドレーン電極には高レベルの供給電圧ＶＤＤが供給される。第８ｂのＮＭＯＳトランジスタＮ１８ｂのソース電極は第８ｃのＮＭＯＳトランジスタＮ１８ｃのドレーン電極に接続される。この第８ｂのＮＭＯＳトランジスタＮ１８ｂは第２半周期クロック信号ＣＬＫＨＢに応答して高レベルの供給電圧ＶＤＤを第８ｃのＮＭＯＳトランジスタＮ１８ｃのドレーン電極に供給する。
【００８３】
第８ｃのＮＭＯＳトランジスタＮ１８ｃは第８ａのＮＭＯＳトランジスタＮ１８ａを通してゲート電極に高レベルの供給電圧ＶＤＤが供給される。第８ｃのＮＭＯＳトランジスタＮ１８ｃのソース電極は第２充電制御ノードＱ２に接続される。この第８ｃのＮＭＯＳトランジスタＮ１８ｃは第８ａのＮＭＯＳトランジスタＮ１８ａのオン時間の間、高レベルの供給電圧ＶＤＤに第２充電制御ノードＱ２を充電させる。
【００８４】
第２のインバーターキャパシターＣ２ｉｎは第８ａのＮＭＯＳトランジスタＮ１８ａを通して供給される高レベルの供給電圧ＶＤＤを充電して第８ａのＮＭＯＳトランジスタＮ１８ａがターンオンされる際に第８ｃのＮＭＯＳトランジスタＮ１１ｃのゲート電圧を一定に維持させる。
【００８５】
第９ａのＮＭＯＳトランジスタＮ１９ａのゲート電極には第１クロック信号ＣＬＫ１が供給されて、第９ａのＮＭＯＳトランジスタＮ１９ａのソース電極には基底電圧ＶＳＳが供給される。第９ａのＮＭＯＳトランジスタＮ１９ａのドレーン電極は第８ａのＮＭＯＳトランジスタＮ１８ａのソース電極と第８ｃのＮＭＯＳトランジスタＮ１８ｃのゲート電極と第２のインバーターキャパシターＣ２ｉｎに接続される。この第９ａのＮＭＯＳトランジスタＮ１９ａは第１クロック信号ＣＬＫ１に応答して第８ｃのＮＭＯＳトランジスタＮ１８ｃのゲート電極と第２のインバーターキャパシターＣ２ｉｎの電圧を放電させる。
【００８６】
第９ｂのＮＭＯＳトランジスタＮ１９ｂのソース電極には基底電圧ＶＳＳが供給される。第９ｂのＮＭＯＳトランジスタＮ１９ｂのゲート電極は第２放電制御ノードＱＢ２に接続されて第９ｂのＮＭＯＳトランジスタＮ１９ｂのドレーン電極は８ｃのＮＭＯＳトランジスタＮ１８ｃのソース電極と第２充電制御ノードＱ２に接続される。この第９ｂのＮＭＯＳトランジスタＮ１９ｂは第２放電制御ノードＱＢ２が充電される際にターンオンされて第２充電制御ノードＱ２を放電させる。
【００８７】
第１０のＮＭＯＳトランジスタＮ２０のゲート電極とドレーン電極には第３クロック信号ＣＬＫ３が供給される。第１０のＮＭＯＳトランジスタＮ２０のソース電極は第２放電制御ノードＱＢ２と第１１ｂのＮＭＯＳトランジスタＮ２１ｂのドレーン電極に接続される。この第１０のＮＭＯＳトランジスタＮ２０は第３クロック信号ＣＬＫ３に応答して第２放電制御ノードＱＢ２を充電させる。
【００８８】
第１１ａのＮＭＯＳトランジスタＮ２１ａのソース電極には基底電圧ＶＳＳが供給される。第１１ａのＮＭＯＳトランジスタＮ２１ａのゲート電極に接続されて出力ノード１１ｉと第４ｂのＮＭＯＳトランジスタＮ１４ｂのゲート電極に接続されて第１１ａのＮＭＯＳトランジスタＮ２１ａのドレーン電極は第２放電制御ノードＱＢ２に接続される。第１１ａのＮＭＯＳトランジスタＮ２１ａは出力ノード１１ｉに電圧が充電される際にターンオンされて第２放電制御ノードＱＢ２を充電させて第９ｂのＮＭＯＳトランジスタＮ１９ｂと第１３のＮＭＯＳトランジスタＮ２３をターンオンさせる。
【００８９】
第１１ｂのＮＭＯＳトランジスタＮ２１ｂのソース電極には基底電圧ＶＳＳが供給される。第１１ｂのＮＭＯＳトランジスタＮ２１ｂのゲート電極は第２充電制御ノードＱ２に接続されて第１１ｂのＮＭＯＳトランジスタＮ２１ｂのドレーン電極は第２放電制御ノードＱＢ２に接続される。第１１ｂのＮＭＯＳトランジスタＮ２１ｂは第２充電制御ノードＱ２が充電される際、ターンオンされて第２放電制御ノードＱＢ２を放電させて第９ｂのＮＭＯＳトランジスタＮ１９ｂと第１３のＮＭＯＳトランジスタＮ２３をターンオフさせる。
【００９０】
ステージ１０ｉの第２入力回路部は第２充電制御ノードＱ２の上の制御電圧に応答して一周期のスキャンパルスＦｓｃｐを発生して、第２放電制御ノードＱＢ２の上の制御電圧に応答して出力ノード１１ｉの上の電圧を放電させる。この第２入力回路部は第１２のＮＭＯＳトランジスタＮ２２と第１３のＮＭＯＳトランジスタＮ２３とを具備する。
【００９１】
第１２のＮＭＯＳトランジスタＮ２２のゲート電極には第２充電制御ノードＱ２の上の電圧が供給されて第１２のＮＭＯＳトランジスタＮ２２のドレーン電極には第１クロック信号ＣＬＫ１が供給される。第１２のＮＭＯＳトランジスタＮ２２のゲソース電極は出力ノード１１ｉに接続される。この第１２のＮＭＯＳトランジスタＮ２２は第２充電制御ノードＱ２の上の制御電圧に応答して一周期のスキャンパルスＦｓｃｐを出力ノード１１ｉを通して出力させるバッファートランジスタである。
【００９２】
第１３のＮＭＯＳトランジスタＮ２３のゲート電極には第２放電制御ノードＱＢ２の上の電圧が供給されて第１３のＮＭＯＳトランジスタＮ２３のソース電極には基底電圧ＶＳＳが供給される。第１３のＮＭＯＳトランジスタＮ２３のドレーン電極は出力ノード１１ｉに接続される。この第１３のＮＭＯＳトランジスタＮ２３は出力ノード１１ｉに出力電圧が発生された後、第２放電制御ノードＱＢ２の上の制御電圧に応答して出力ノード１１ｉの上の電圧を基底電圧ＶＳＳに維持させる。また、第１３のＮＭＯＳトランジスタＮ２３は出力電圧が発生した後、第１クロック信号ＣＬＫ１が低論理に反転される際に出力ノード１１ｉと基底電圧ノードｎ３との間に電流路を形成させて出力ノード１１ｉをオフ状態に維持させる。
【００９３】
図１０及び図１１を結びつけて本発明の実施例に係る液晶表示装置のゲート駆動装置及びその駆動方法の動作を段階的に説明する。
【００９４】
図１０及び図１１を参照すると、スタートパルスＳＰまたは以前の段の出力信号ｇｉ−１が高論理電圧に発生されるＩ１期間の間、第１半周期のクロック信号ＣＬＫＨと第３クロック信号ＣＬＫ３は高論理電圧である半面に第２半周期のクロック信号ＣＬＫＨＢ、第１、第２及び第４クロック信号ＣＬＫ４は低論理電圧である。このＩ１期間の間に第１ａのＮＭＯＳトランジスタＮ１１ａと第１ｃのＮＭＯＳトランジスタＮ１１ｃはスタートパルスＳＰまたは以前の段の出力信号ｇｉ−１はターンオンされて第１のインバーターキャパシターＣ１ｉｎにはスタートパルスＳＰまたは以前の段の出力信号ｇｉ−１の電圧が充電される。これと同時に第４ａのＮＭＯＳトランジスタＮ１４ａは第１ａのＮＭＯＳトランジスタＮ１１ａを経由して供給されるスタートパルスＳＰまたは以前の段の出力信号ｇｉ−１はターンオンされることで第１放電制御ノードＱＢ１の上の電圧を基底電圧ＶＳＳに維持させる。また、Ｉ１期間の間に第１０のＮＭＯＳトランジスタＮ２０は第３クロック信号ＣＬＫ３に応答してターンオンされることで第２放電制御ノードＱＢ２を充電させる。この際、第９ａ及び第１３のＮＭＯＳトランジスタＮ２３はターンオンされて出力ノード１１ｉの上の電圧を基底電圧ＶＳＳに維持させる。
【００９５】
Ｉ２期間の間、第３クロック信号ＣＬＫ３は高論理電圧に維持されて、第１半周期のクロック信号ＣＬＫＨとスタートパルスＳＰまたは以前の段の出力信号ｇｉ−１は、低論理電圧に反転される。この際、第２半周期のクロック信号ＣＬＫＨＢは高論理電圧に反転される。このＩ２期間の間に第１４ａ及び第４のＮＭＯＳトランジスタＮ１４はターンオフされる半面に、第１ｂのＮＭＯＳトランジスタＮ１１ｂは第２半周期のクロック信号ＣＬＫＨＢに応答してターンオンされる。第１充電制御ノードＱ１は第１ｂのＮＭＯＳトランジスタＮ１１ｂと第１のインバーターキャパシターＣ１ｉｎに充電された電圧にオン状態を維持する第１ｃのＮＭＯＳトランジスタＮ１１ｃを通して供給される高レベルの供給電圧ＶＤＤによって中間電圧まで充電される。第２放電制御ノードＱＢ２は第３クロック信号ＣＬＫ３が高論理電圧であるので基底電圧ＶＳＳを維持する。
【００９６】
Ｉ３期間の間、第３クロック信号ＣＬＫ３は低論理電圧に維持されて、第４クロック信号ＣＬＫ４は高論理に反転される。この際、第１及び第２半周期のクロック信号ＣＬＫＨ、ＣＬＫＨＢは相互の位相がまた反転される。第１充電制御ノードＱ１は第１半周期のクロック信号ＣＬＫＨによって充電される第７のＮＭＯＳトランジスタＮ１７のゲートソース間の規制容量の電圧にもっと上昇しながら即ち、ブートストラプングによって電圧がＮＭＯＳトランジスタの閾値以上にもっと上昇するようになり、第７のＮＭＯＳトランジスタＮ１７を通して第１半周期のクロック信号ＣＬＫＨがスタートパルスとして次の段のステージのスタートパルス入力端子に供給される。この第１半周期のクロック信号ＣＬＫＨにターンオンされる第５のＮＭＯＳトランジスタＮ１５を通して第１半周期のクロック信号ＣＬＫＨは半周期スキャンパルスＨｓｃｐとして出力ノード１１ｉを通して出力される。これと同時にその出力ノード１１ｉに接続された第４ｂ及び第１１ａのＮＭＯＳトランジスタＮ１４ｂ、Ｎ２１ａはターンオンされて第１放電制御ノードＱＢ１を基底電圧ＶＳＳに維持させて第２放電制御ノードＱＢ２を基底電圧ＶＳＳまで放電させる。また、Ｉ３期間の間に出力ノード１４ｉの上の半周期スキャンパルスＨｓｃｐによって第８ａのＮＭＯＳトランジスタＮ８ａがターンオンされるので第８ｃのＮＭＯＳトランジスタＮ１８ｃのゲート電圧と第２のインバーターキャパシターＣ２ｉｎに充電される。
【００９７】
Ｉ４期間の間、第４クロック信号ＣＬＫ４は高論理電圧に維持されて、第１及び第２半周期のクロック信号ＣＬＫＨ、ＣＬＫＨＢは相互の位相がまた反転される。この際、第３ａのＮＭＯＳトランジスタＮ３ａは第４クロック信号ＣＬＫ４によってオン状態を維持し第３ｂのＮＭＯＳトランジスタＮ３ｂは第２半周期のクロック信号ＣＬＫＨＢによってターンオンされる。その結果、第１放電制御ノードＱＢ１は高レベルの供給電圧ＶＤＤを充電して第２ｂ及び第６のＮＭＯＳトランジスタＮ１６をターンオンさせることで第１充電制御ノードＱ１と出力ノード１１ｉを放電させる。Ｉ４期間の間、第２充電制御ノードＱ２は第２半周期のクロック信号ＣＬＫＨＢによってターンオンされる第８ｂのＮＭＯＳトランジスタＮ８ｂと第２のインバーターキャパシターＣ２ｉｎに充電される電圧にオン状態を維持する第８ｃのＮＭＯＳトランジスタＮ１８ｃを通して高レベルの供給電圧ＶＤＤを充電して中間電圧まで上昇する。
【００９８】
Ｉ５期間の間、第４クロック信号ＣＬＫ４は低論理電圧に反転される半面に第１クロック信号ＣＬＫ１は高論理電圧に反転される。第１及び第２半周期のクロック信号ＣＬＫＨ、ＣＬＫＨＢは相互の位相がまた反転される。この際、第２充電制御ノードＱ２は第１クロック信号ＣＬＫ１によって充電される第１２のＮＭＯＳトランジスタＮ２２のゲートソース間の規制容量の電圧にもっと上昇しながら即ち、ブートストラプングによって電圧がＮＭＯＳトランジスタの閾値以上にもっと上昇するようになる。第１クロック信号ＣＬＫ１によってターンオンされる第１２のＮＭＯＳトランジスタＮ２２を通して第１クロック信号ＣＬＫは１は出力ノード１１ｉの上の電圧を上昇する。この際、一周期スキャンパルスＦｓｃｐが出力ノード１１ｉを通して出力される。これと同時にその出力ノード１１ｉに接続された第４ｂ及び第１１ａのＮＭＯＳトランジスタＮ１４ｂ、Ｎ２１ａはターンオンされて第２放電制御ノードＱＢ２を基底電圧ＶＳＳに維持させて第１放電制御ノードＱＢ１を基底電圧ＶＳＳまで放電させる。
【００９９】
Ｉ６期間の間、第１クロック信号ＣＬＫ１は高論理電圧を維持する。第１及び第２半周期のクロック信号ＣＬＫＨ、ＣＬＫＨＢは相互の位相がまた反転される。この際、第２充電制御ノードＱ２は第１クロック信号ＣＬＫ１によってブートストラプング状態を維持して出力ノード１１ｉを通して一周期スキャンパルスＦｓｃｐが続けて出力されるようにする。このＩ６期間の間に出力ノード１１ｉの上の電圧が高論理電圧に維持されているので第１及び第２放電制御ノードＱＢ１、ＱＢ２は基底電圧ＶＳＳを維持する。
【０１００】
このようなシフトレジスターの動作を要約すると次のようである。スタートパルスＳＰまたは以前の段の出力信号ｇｉ−１がスタートパルスの入力端子に印可されると第１インバーターＩＮＶ１によって半周期遅く第１充電制御ノードＱ１が充電される。即ち、スタートパルスＳＰまたは以前の段の出力信号ｇｉ−１が印可されると第１充電制御ノードＱ１は第１インバーターＩＮＶ１の第１ｃのＮＭＯＳトランジスタＮ１１ｃのターンオンに続いて第２半周期クロック信号ＣＬＫＨＢが高論理電圧に反転される際にターンオンされる。このように第１充電制御ノードＱ１が充電された状態で第１半周期クロック信号ＣＬＫＨが高論理電圧に反転されると、第５のＮＭＯＳトランジスタＮ１５がターンオンされてブートストラプングによって損失なく半周期の出力信号が出力ノード１１ｉを通して出力される。この際、第１７のＮＭＯＳトランジスタＮ１７によって半周期の出力信号は第２充電制御ノードＱ２の充電のための第２インバーターＩＮＶ２と次の段のステージのスタートパルスに適用される。出力ノード１１ｉには第１５のＮＭＯＳトランジスタＮ１５、第１６のＮＭＯＳトランジスタＮ１６、第１２のＮＭＯＳトランジスタＮ２２、第１３のＮＭＯＳトランジスタＮ２３の四つのトランジスタが連結されている。従って、出力が発生する際に、第１充電制御ノードＱ１を除いた残りの制御ノードを即ち、第２充電制御ノードＱ２、第１放電制御ノードＱＢ１及び第２放電制御ノードＱＢ２はグラウンド状態を維持すべきである。万が一、異なる制御ノードの中でいずれか一つのノードでも充電されていると、そのノードによって出力電圧が減少する。前記半周期の出力によって第２インバーターＩＮＶ２の第１８ｃのＮＭＯＳトランジスタＮ１８ｃがターンオンされてまた第２半周期クロック信号ＣＬＫＨＢが印可される際に第２充電制御ノードＱ２は充電される。これと同時に第２半周期クロック信号ＣＬＫＨＢと時間的にオーバーラップされた第４クロック信号ＣＬＫ４によって第１放電制御ノードＱＢ１は充電されて第１充電制御ノードＱ１を放電させる。そして第１クロック信号ＣＬＫ１が印可されると、第２充電制御ノードＱ２のブートストラッピングによって一周期の出力が発生される。このように一周期の出力が発生された後、第２放電制御ノードＱＢ２は第３クロック信号ＣＬＫ３によって充電されて第２充電制御ノードＱ２を放電させる。第１放電制御ノードＱＢ１は第２半周期クロック信号ＣＬＫＨＢと第４クロック信号ＣＬＫ４によって充電される。一方、第１放電制御ノードＱＢ１と第２放電制御ノードＱＢ２は図１１で分かるところのように４周期に一回ずつ充電される。
【０１０１】
このようなシフトレジスターを通して発生された半周期のスキャンパルスＨｓｃｐと一周期のスキャンパルスＦｓｃｐは図示しないレベルシフターによってスイング幅がゲート高電圧Ｖｇｈとゲート低電圧Ｖｇｌとの間のスイング幅に変換された後、出力バッファーを通してゲートラインＧ１乃至Ｇｎに順次供給される。
【０１０２】
図１２は図９及び図１０のシフトレジスターに対する検証のために実施されたシミュレーションの結果の画面を見せてくれる。図１２でわかるところのように本発明に係る液晶表示装置のゲート駆動装置は半周期のスキャンパルスと一周期のスキャンパルスを半周期の遅延時間を間に置いて連続的に発生することができることがわかる。図１２において、紫の曲線は出力電圧（ｉ）であり、赤色と緑色曲線は第１及び第２充電制御ノードＱ１、Ｑ２の電圧である。
【産業上の利用可能性】
【０１０３】
上述したように、本発明の実施例に係る液晶表示装置のゲートの駆動装置及び方法は相互の位相が反転される二つの半周期クロック信号と一周期のパルス幅を有して移送が順次にシフトされる四つのクロック信号を利用して半周期の出力を発生した後、半周期の後に一周期の出力を発生するようになる。その結果、本発明は半周期の遅延時間を間に置いて半周期のスキャンパルスと一周期のスキャンパルスを発生することができるのでデータラインの数とデータドライバ集積回路の数を減らす駆動方式に適合のゲート駆動回路を具現することができる。
【０１０４】
以上説明した内容を通して当業者であると本発明の技術思想を逸脱しない範囲内で多様な変更及び修正の可能なことがわかる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲により定めなければならない。
【図面の簡単な説明】
【０１０５】
【図１】液晶表示装置を示す図面である。
【図２】図１に図示された液晶表示パネルに液晶セルに供給される駆動信号とその液晶セルに供給されるデータ電圧を見せてくれる波形図である。
【図３】図１に図示されたゲート駆動回路のシフトレジスターを示す回路図である。
【図４】図３に図示されたシフトレジスターのステージの回路構成を詳細に示す回路図である。
【図５】図３に図示されたステージ回路の入力信号と制御ノード及び出力ノードの信号を示す波形図である。
【図６】本発明の実施例に係る液晶表示装置を示す図面である。
【図７】図６に図示された液晶表示パネルで一部の画素セルを等価的に示す回路図である。
【図８】図６に図示されたデータ駆動回路の出力データの電圧とゲート駆動回路の出力スキャンパルスを示す波形図である。
【図９】図６に図示されたゲート駆動回路のシフトレジスターを示す回路図である。
【図１０】図９に図示されたシフトレジスターのステージの回路構成を詳細に示す回路図である。
【図１１】図１０に図示されたステージ回路の入力信号と制御ノード及び出力ノードの信号を示す波形図である。
【図１２】図９及び図１０のシフトレジスターに対する検証のための実施されたシミュレーションの結果の画面である。
【符号の説明】
【０１０６】
６１・・・データ駆動回路
６２・・・ゲート駆動回路
６３・・・液晶表示パネル
６４・・・タイミングコントローラ
６５・・・電源発生部
６６・・・画素電極
【図１】
2005181969.tif 000003
【図２】
2005181969.tif 000004
【図３】
2005181969.tif 000005
【図４】
2005181969.tif 000006
【図５】
2005181969.tif 000007
【図６】
2005181969.tif 000008
【図７】
2005181969.tif 000009
【図８】
2005181969.tif 000010
【図９】
2005181969.tif 000011
【図１０】
2005181969.tif 000012
【図１１】
2005181969.tif 000013
【図１２】
2005181969.tif 000014