(57)【要約】      （修正有）【課題】温度変化、電源電圧の変動及びプロセス変動等の影響を受けにくいスキュー補正回路を提供する。【解決手段】入力クロック信号の遅延回路と、遅延クロック信号及び入力クロック信号と位相差のある他の入力クロック信号とを入力して合成クロック信号を出力する位相合成回路とを有し、位相合成回路は、遅延クロック信号を反転する第１のインバータと、他の入力クロック信号を反転する第２のインバータの出力同士を合成するものであるスキュー補正回路において、第１のインバータへ電源電位を供給する電源端と第１のインバータとの間、又は第１のインバータへ接地電位を供給する接地端と第１のインバータとの間の少なくともいずれか一方に定電流源を備え、第２のインバータへの電源電位を供給する電源端と第２のインバータとの間、又は第２のインバータへ接地電位を供給する接地端と第２のインバータとの間の少なくともいずれか一方に定電流源を備える。【選択図】図３
2005050123.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号を遅延して遅延クロック信号を出力する遅延回路と、前記遅延クロック信号及び前記入力クロック信号と位相差のある他の入力クロック信号とを入力して入力した両信号を合成した合成クロック信号を出力する位相合成回路とを有し、前記位相合成回路は、前記遅延クロック信号を反転して出力する第１のインバータと、前記他の入力クロック信号を反転して出力する第２のインバータとを含み、前記両インバータの出力同士を合成するものであるスキュー補正回路において、
前記第１のインバータへ電源電位を供給する電源端と前記第１のインバータとの間、又は前記第１のインバータへ接地電位を供給する接地端と前記第１のインバータとの間の少なくともいずれか一方に定電流源を備え、
前記第２のインバータへの電源電位を供給する電源端と前記第２のインバータとの間、又は前記第２のインバータへ接地電位を供給する接地端と前記第２のインバータとの間の少なくともいずれか一方に定電流源を備えることを特徴とするスキュー補正回路。
【請求項２】
前記電源端に接続される定電流源は、接続される前記第１又は前記第２のインバータが出力するクロック信号の上昇時間を長くする電流値となる電流を駆動するものであり、前記接地端に接続される定電流源は、接続される前記第１又は前記第２のインバータが出力するクロック信号の下降時間を長くする電流値となる電流を駆動するものである請求項１記載のスキュー補正回路。
【請求項３】
前記定電流源は、接続される前記インバータの出力負荷駆動電流よりも小さな電流値の電流を流すものである請求項１記載のスキュー補正回路。
【請求項４】
前記遅延回路は、直列に接続する複数のインバータを備え、前記複数のインバータの各々は、前記インバータへ電源電位を供給する電源端と前記インバータとの間、又は前記インバータへ接地電位を供給する接地端と前記インバータとの間の少なくともいずれか一方に定電流源を備えることを特徴とする請求項１記載のスキュー補正回路。
【請求項５】
前記遅延回路に用いる前記定電流源は、可変電流源である請求項４記載のスキュー補正回路。
【請求項６】
前記位相合成回路は、前記両インバータの出力をワイヤードオアした信号を入力して前記合成クロック信号を出力する第３のインバータを備え、前記第３のインバータは、当該第３のインバータへ電源電位を供給する電源端と当該第３のインバータとの間、又は窓外第３のインバータへ接地電位を供給する接地端と当該第３のインバータとの間の少なくともいずれか一方に定電流源を備えることを特徴とする請求項１記載のスキュー補正回路。
【請求項７】
前記位相差は、３６０°／２ｎ（ｎは０を含む自然数）である請求項１記載のスキュー補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック分配回路のクロックスキュー補正回路に関する。
【背景技術】
【０００２】
高速に設計された回路において、データを伝送する場合通常はデータに同期したクロックを用いますが、高速になるとデータに同期したクロック信号を並走する事が難しく成るので、データのみを伝送し、受信側にクロック信号発生回路（例えば、水晶発振器等の低速Ｒｅｆｅｒｅｎｃｅ  クロック信号を逓倍するＰＬＬにて生成する。）を搭載して、そのクロック信号の位相を伝送されたデータに合せ、受信する方法が用いられ、これらの機能を総称してＣＤＲ（Ｃｌｏｃｋ  ＆  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）方式と呼んでいる。
【０００３】
これらの高速クロック信号を回路内にて生成し伝送する事は非常に難しいので、一般には低スキューの低速クロック信号を等間隔の位相差にて多数発生させた、多相の疑似高速クロック信号を使用する。しかしながら、そのクロック信号には、データレートの２倍から４倍の精度（低Ｓｋｅｗ／Ｊｉｔｔｅｒ＆１：１Ｄｕｔｙ比）が要求される。
【０００４】
高速動作する回路は、ＧＨｚ帯の低スキュークロック信号を分配する必要があり、図１に示す様な多相クロック間の位相差を平均化して、精度を向上（スキューを小さくする。技術が知られている（例えば、非特許文献１参照。）。図１に示す回路は、内部に位相合成回路（Ｐｈａｓｅ  ｂｌｅｎｄｅｒ）と、遅延回路（Ｄｅｌａｙ  ｌｉｎｅ）、を使用しており単純なＩｎｖｅｒｔｅｒにて構成され、上述した位相誤差を補正する機能を有している。
【０００５】
図１を参照すると、図１の回路構成は、直列に接続された複数のインバータ（１０１−ｎ、１０３−ｎ、１０５−ｎ、１０７−ｎ：ｎ＝自然数）からなる遅延回路（１０１、１０３、１０５、１０７）と、並列に接続されたインバータ（１０２−ｎ、１０４−ｎ、１０６−ｎ、１０８−ｎ：ｎ＝１または２）からなる位相合成回路（１０２、１０４、１０６、１０８）によって構成される。図１を参照すると、回路は、１周期を３６０°とし、０°と９０°と１８０°及び２７０°の４相を例に入力する位相０°の入力クロック信号と位相９０°の入力クロック信号の動作を以下に説明する。図１に示す遅延回路は、所望の遅延クロック信号を出力するものである。
【０００６】
遅延回路１０１は、位相０°の入力クロック信号を９０°分遅らせ、位相合成回路１０２に供給する。位相合成回路１０２は、位相０°の入力クロック信号を９０°位相遅らせたこの遅延クロック信号０°＋αと位相９０°の入力クロック信号とを合成する。合成される遅延クロック信号と位相９０°の入力クロック信号は、理論上同一位相となり、波形を合成し出力される。一方、０°と９０°がそれぞれ入力位相誤差Ｅ０、Ｅ９０を持つと、位相合成回路に入力される位相は、｜Ｅ０＋Ｅ９０｜の差を持ち、式１−１に示す成分が出力される。なお、９０°＝０°＋α  である。また、βは位相合成回路１０２の遅延位相分である。
【０００７】
【数１−１】
2005050123.tif 000003
数１−１の最終解は、０°に遅延（α＋β）と、Ｅ０とＥ９０の平均化された入力位相誤差が付加される事を示す。つまり、入力位相誤差は合成されて半分となる。他の相間も同じ原理で平均化され、同様に式を解くと下記の通りと成る。
【０００８】
【数１−２】
2005050123.tif 000004
【０００９】
【数１−３】
2005050123.tif 000005
【００１０】
【数１−４】
2005050123.tif 000006
平均化された位相誤差の項（ｘ°＋Ｅｎ）／２は、位相が９０°異なる位相間の平均であり１８０°間の補正が無い事を示している。
【００１１】
さらに、１８０°間位相誤差は、遅延を２αとしたアベレージング回路（２０５〜２０８）にて補正できる。９０°アベレージング回路（２０１〜２０４）と１８０°アベレージング回路（２０５〜２０８）を２段直列接続（図２参照）すると、４相全てに数２−１〜数２−４に示される通り（Ｅ０＋Ｅ９０＋Ｅ１８０＋Ｅ２７０）／４が付加される。その結果、出力される４相全てに入力位相誤差の平均が付加され、入力位相誤差の無いクロック信号を得ることができる（数２−１〜数２−４）。
【００１２】
【数２−１】
2005050123.tif 000007
【００１３】
【数２−２】
2005050123.tif 000008
【００１４】
【数２−３】
2005050123.tif 000009
【００１５】
【数２−４】
2005050123.tif 000010
【００１６】
図１、図２に示されるようなスキュー補正回路を用いる場合、全ての相に位相誤差の平均が付加され、入力位相誤差の無いクロック信号を得ることができる。従来のスキュー補正回路において、遅延回路（１０１、１０３、１０５、１０７）の位相シフト量αと位相合成回路（１０２、１０４、１０６、１０８）のスキューβが正確に把握できる場合に効果がある。
【００１７】
しかし、波形が急峻な信号同士を合成すると滑らかな合成波形とならず、階段状の合成波形となる。また、温度変化、電源電圧の変動及びプロセス変動により、位相合成回路内部で用いるインバータ出力である各クロック波形の「上昇時間」（以下、ｔｒと記す。）や「下降時間」（以下、ｔｆと記す。）が変化する場合や、更にインバータの縦続接続により形成される遅延回路の遅延時間である位相シフト量（α）が変化する。これらによりスキュー補正特性が劣化する。
【００１８】
また、今後の高速化に伴い、更なるｔｒ、ｔｆや位相シフト量の変動の少ない補正回路が望まれる。
【非特許文献１】（Ａ  １．３−Ｃｙｃｌｅ  Ｌｏｃｋ  Ｔｉｍｅ，  Ｎｏｎ−ＰＬＬ／ＤＬＬ  Ｃｌｏｃｋ  Ｍｕｌｔｉｐｌｉｅｒ  Ｂａｓｅｄ  ｏｎ  Ｄｉｒｅｃｔ  Ｃｌｏｃｋ  Ｃｙｃｌｅ  Ｉｎｔｅｒｐｏｌａｔｉｏｎ  ｆｏｒ  “Ｃｌｏｃｋ  ｏｎ  Ｄｅｍａｎｄ”）（ＩＥＥＥ  ＪＯＵＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ３５，Ｎｏ．１１，ＮＯＶＥＭＢＥＲ  ２０００  ＮＥＣ）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明が解決しようとする課題は、階段状の合成波形とならず、温度変化、電源電圧の変動及びプロセス変動等の影響を受けにくいスキュー補正特性が劣化しにくいスキュー補正回路を提供することにある。
【課題を解決するための手段】
【００２０】
以下に、（発明を実施する最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施する最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２１】
入力クロック信号を遅延して遅延クロック信号を出力する遅延回路（２、４、６、８）と、前記遅延クロック信号及び前記入力クロック信号と位相差のある他の入力クロック信号とを入力して入力した両信号を合成した合成クロック信号を出力する位相合成回路とを有し、前記位相合成回路は、前記遅延クロック信号を反転して出力する第１のインバータ（１ａ、３ａ、５ａ、７ａ）と、前記他の入力クロック信号を反転して出力する第２のインバータ（１ｂ、３ｂ、５ｂ、７ｂ）とを含み、前記両インバータの出力同士を合成するものであるスキュー補正回路において、
前記第１のインバータ（１ａ、３ａ、５ａ、７ａ）へ電源電位を供給する電源端と前記第１のインバータ（１ａ、３ａ、５ａ、７ａ）との間、又は前記第１のインバータ（１ａ、３ａ、５ａ、７ａ）へ接地電位を供給する接地端と前記第１のインバータ（１ａ、３ａ、５ａ、７ａ）との間の少なくともいずれか一方に定電流源（１１、１２、３１、３２、５１、５２、７１、７２）を備え、
前記第２のインバータ（１ｂ、３ｂ、５ｂ、７ｂ）への電源電位を供給する電源端と前記第２のインバータ（１ｂ、３ｂ、５ｂ、７ｂ）との間、又は前記第２のインバータ（１ｂ、３ｂ、５ｂ、７ｂ）へ接地電位を供給する接地端と前記第２のインバータ（１ｂ、３ｂ、５ｂ、７ｂ）との間の少なくともいずれか一方に定電流源（１３、１４、３３、３４、５３、５４、７３、７４）を備えることを特徴とするスキュー補正回路。
【００２２】
前記電源端に接続される定電流源（１１、１３、３１、３３、５１、５３、７１、７３）は、接続される前記第１又は前記第２のインバータ（１ｎ、３ｎ、５ｎ、７ｎ：ｎ＝ａ、ｂ）が出力するクロック信号の上昇時間を長くする電流値となる電流を駆動するものであり、前記接地端に接続される定電流源（１２、１４、３２、３４、５２、５４、７２、７４）は、接続される前記第１又は前記第２のインバータ（１ｎ、３ｎ、５ｎ、７ｎ：ｎ＝ａ、ｂ）が出力するクロック信号の下降時間を長くする電流値となる電流を駆動するものであるスキュー補正回路。
【００２３】
前記定電流源（１ｎ、３ｎ、５ｎ、７ｎ：ｎ＝１〜４）は、接続される前記インバータ（１ｎ、３ｎ、５ｎ、７ｎ：ｎ＝ａ、ｂ）の出力負荷駆動電流よりも小さな電流値の電流を流すものであるスキュー補正回路。
【００２４】
前記遅延回路（２、４、６、８）は、直列に接続する複数のインバータ（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝ａ〜ｄ）を備え、前記複数のインバータ（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝ａ〜ｄ）の各々は、前記インバータ（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝ａ〜ｄ）へ電源電位を供給する電源端と前記インバータとの間、又は前記インバータへ接地電位を供給する接地端と前記インバータとの間の少なくともいずれか一方に定電流源（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝１〜８）を備えることを特徴とするスキュー補正回路。
【００２５】
前記遅延回路（２、４、６、８）に用いる前記定電流源（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝１〜８）は、可変電流源（２ｎ’、４ｎ’、６ｎ’、８ｎ’：ｎ＝１〜８）であるのスキュー補正回路。
【００２６】
前記位相合成回路（１、３、５、７）は、前記両インバータ（１ｎ、３ｎ、５ｎ、７ｎ：ｎ＝ａ、ｂ）の出力をワイヤードオアした信号を入力して前記合成クロック信号を出力する第３のインバータ（１ｃ、３ｃ、５ｃ、７ｃ）を備え、前記第３のインバータ（１ｃ、３ｃ、５ｃ、７ｃ）は、当該第３のインバータ（１ｃ、３ｃ、５ｃ、７ｃ）へ電源電位を供給する電源端と当該第３のインバータ（１ｃ、３ｃ、５ｃ、７ｃ）との間、又は当該第３のインバータ（１ｃ、３ｃ、５ｃ、７ｃ）へ接地電位を供給する接地端と当該第３のインバータ（１ｃ、３ｃ、５ｃ、７ｃ）との間の少なくともいずれか一方に定電流源１５、１６、３５、３６、５５、５６、７５、７６）を備えることを特徴とするスキュー補正回路。
【００２７】
前記位相差は、３６０°／２ｎ（ｎは０を含む自然数）であるスキュー補正回路。
【発明の効果】
【００２８】
本発明の効果は、階段状の合成波形とならず、温度変化、電源電圧の変動及びプロセス変動等の影響を受けにくいスキュー補正特性が劣化しにくいスキュー補正回路の実現に効果がある。
【発明を実施するための最良の形態】
【００２９】
以下に図面を用いて本発明の実施例について述べる。
【００３０】
（第１の実施の形態）
本実施の形態における位相合成回路に用いられるインバータは、入力を反転して出力するロジック回路である。H（Ｈｉｇｈレベル）入力ならばＬ（Ｌｏｗレベル）を出力し、Ｌ（Ｌｏｗレベル）入力ならばＨ（Ｈｉｇｈレベル）を出力する。入力電圧をＨにした場合、入力電圧の立ち上りから「遅延時間」（以下、ｔｄと記す。）後に電流が流れ始め、「上昇時間」（以下、ｔｒと記す。）で略定常状態に達する。次に、入力電圧をＬにした場合、入力電圧の立ち下りから「蓄積時間」（以下、ｔｓと記す。）後に電流が減少し始め、「下降時間」（以下、ｔｆと記す。）で電流は略０になる。
【００３１】
図３は、本発明の実施例１のスキュー補正回路の回路構成を示す図である。図３を参照すると、本実施例の回路構成は、第１から第４の遅延回路（２、４、６、８）と、その遅延回路（２、４、６、８）から供給された遅延クロック信号と、その遅延クロック信号の源クロック信号と位相差のある入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７、）によって構成される。本実施例１において、入力クロック信号は、基準クロック信号の１周期を３６０°とし、その基準クロック信号と位相差の無いクロック信号を入力０°のクロック信号とし、その基準クロック信号と９０°位相差を有するクロック信号を入力９０°のクロック信号とし、その基準クロック信号と１８０°位相差を有するクロック信号を入力１８０°のクロック信号とし、その基準クロック信号と２７０°位相差を有するクロック信号を入力２７０°のクロック信号とする。本実施の形態において４相の位相差を用いた回路について述べるが、これは本発明における相数を限定するものではない。つまり、位相差は３６０°／２ｎ（ｎは０を含む自然数）であれば良い。更に、以下の説明に用いる遅延回路は、所望の遅延クロック信号を出力するもので、本発明で用いられる遅延回路のインバータの段数を限定するものではない。
【００３２】
第１遅延回路２は直列に接続された複数のインバータ（２ａ〜２ｄ）を備えている。第１遅延回路２の複数のインバータ（２ａ〜２ｄ）は入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第２遅延回路４は直列に接続された複数のインバータ（４ａ〜４ｄ）を備えている。第２遅延回路４の複数のインバータ（４ａ〜４ｄ）は入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第３遅延回路６は直列に接続された複数のインバータ（６ａ〜６ｄ）を備えている。第３遅延回路６の複数のインバータ（６ａ〜６ｄ）は入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第４遅延回路８は直列に接続された複数のインバータ（８ａ〜８ｄ）を備えている。第４遅延回路８の複数のインバータ（８ａ〜８ｄ）は入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。
【００３３】
第１位相合成回路１は、第１インバータ１ａと、その第１インバータ１ａに並列に接続された第２インバータ１ｂとを備えている。第１位相合成回路１はさらに、第１インバータ１ａおよび第２インバータ１ｂから出力されたクロック信号を入力する第３インバータ１ｃを備えている。第１インバータ１ａおよび第２インバータ１ｂの各々は、プルアップするトランジスタとプルダウンするトランジスタの各々に定電流源（１１、１２、１３、１４）を備えている。
【００３４】
第２位相合成回路３は、第１位相合成回路１と同様に、第１インバータ３ａと、その第１インバータ３ａに並列に接続された第２インバータ３ｂとを備えている。さらに、第１インバータ３ａおよび第２インバータ３ｂから供給されたクロック信号を入力する第３インバータ３ｃを備えている。さらに、第２位相合成回路３は第１位相合成回路１と同様に、第１インバータ３ａおよび第２インバータ３ｂの各々の、プルアップするトランジスタとプルダウンするトランジスタに定電流源（３１、３２、３３、３４）を備える。
【００３５】
第３位相合成回路５は、第１位相合成回路１と同様に、第１インバータ５ａと、その第１インバータ５ａに並列に接続された第２インバータ５ｂとを備えている。さらに、第１インバータ５ａおよび第２インバータ５ｂから供給されたクロック信号を入力する第３インバータ５ｃを備えている。さらに、第３位相合成回路５は第１位相合成回路１と同様に、第１インバータ５ａおよび第２インバータ５ｂの各々の、プルアップするトランジスタとプルダウンするトランジスタに定電流源（５１、５２、５３、５４）を備える。
【００３６】
第４位相合成回路７は、第１位相合成回路１と同様に、第１インバータと、その第１インバータに並列に接続された第２インバータ７ｂとを備えている。さらに、第１インバータ７ａおよび第２インバータ７ｂから供給されたクロック信号を入力する第３インバータ７ｃを備えている。さらに、第４位相合成回路７は第１位相合成回路１と同様に、第１インバータ及び第２インバータ７ｂの各々の、プルアップするトランジスタとプルダウンするトランジスタに定電流源を備える。
【００３７】
第１遅延回路２の第１段のインバータ２ａは、基準クロック信号と位相差０°のクロック信号が入力される。第２遅延回路４の第１段のインバータ４ａは、基準クロック信号と位相差９０°のクロック信号が入力される。第３遅延回路６の第１段のインバータ６ａは、基準クロック信号と位相差１８０°のクロック信号が入力される。第４遅延回路８の第１段のインバータ８ａは、基準クロック信号と位相差２７０°のクロック信号が入力される。
【００３８】
第１遅延回路２の複数のインバータの最終段のインバータは、第１位相合成回路１の第１インバータ１ａに接続される。第２遅延回路４の複数のインバータの最終段のインバータは、第２位相合成回路３の第１インバータに接続される。第３遅延回路６の複数のインバータの最終段のインバータは、第３位相合成回路５の第１インバータに接続される。第４遅延回路８の複数のインバータの最終段のインバータは、第４位相合成回路７の第１インバータに接続される。
【００３９】
第１位相合成回路１の第１インバータ１ａは、第１遅延回路２によって生成された遅延クロック信号を反転して出力する。第１位相合成回路１の第２インバータ１ｂは、第１遅延回路２の第１段のインバータ２ａに入力されるクロック信号と９０°位相が遅れた入力９０°のクロック信号を入力される。
【００４０】
入力０°のクロック信号は、第１遅延回路２の第１段のインバータ２ａと第４位相合成回路７の第２インバータ７ｂに供給される。第１遅延回路２の第１段のインバータ２ａに供給されたクロック信号は、直列に多段接続されたインバータによって０°の入力クロック信号を９０°分遅らせ、第１位相合成回路１の第１インバータ１ａに供給される。
【００４１】
入力９０°のクロック信号は、第２遅延回路４の第１段のインバータ４ａと第１位相合成回路１の第２インバータ１ｂに供給される。第２遅延回路４の第１段のインバータ４ａに供給されたクロック信号は、直列に多段接続されたインバータによって９０°の入力クロック信号を９０°分遅らせ、第２位相合成回路３の第１インバータ３ａに供給される。
【００４２】
入力１８０°のクロック信号は、第３遅延回路６の第１段のインバータ６ａと第２位相合成回路３の第２インバータ３ｂに供給される。第３遅延回路６の第１段のインバータ６ａに供給されたクロック信号は、直列に多段接続されたインバータによって１８０°の入力クロック信号を９０°分遅らせ、位相合成回路５の第１インバータ５ａに供給される。
【００４３】
入力２７０°のクロック信号は、第４遅延回路８の第１段のインバータ８ａと第３位相合成回路５の第２インバータ５ｂに供給される。遅延回路８の第１段のインバータ８ａに供給されたクロック信号は、直列に多段接続されたインバータによって２７０°の入力クロック信号を９０°分遅らせ、第４位相合成回路７の第１インバータ７ａに供給される。
【００４４】
図４は、実際に用いられる定電流源を搭載した回路構成の一部を示す図である。図４を用いて図３に示す第１遅延回路と第１位相合成回路１の構成を具体的に示す。図４に示される回路において、入力０°のクロック信号を９０°位相遅らせた遅延クロック信号と、入力９０°のクロック信号を合成し、出力９０°のクロック信号を生成する。図４を参照すると、スキュー補正回路は、合成するクロック信号を出力するインバータのプルアップするトランジスタとプルダウンするトランジスタの各々に定電流源を備える。その定電流源を駆動する駆動電源は、温度変化、電源電圧の変化又は製造プロセス条件によるトランジスタのプロセス依存とは逆方向に作用する電源回路を用いてその各々の定電流源を駆動する。
【００４５】
以下に、図面を用いて本実施例１の動作について詳細に述べる。本実施例において、位相差を有する各々の入力クロックを合成する動作は、各相とも略同様の動作なので、以下では入力０°のクロックと、入力９０°のクロックを例に述べる。
【００４６】
図３を参照すると、第１インバータ１ａに備えられた定電流源は、第１インバータ１ａの電源側トランジスタ（プルアップするトランジスタ）と電源との間、及び接地側トランジスタ（プルダウンするトランジスタ）と接地その間に一定の電流を流す。一定の電流を流すことで、第１インバータ１ａは、入力電圧をＨにした場合、入力電圧の立ち上りから「遅延時間」ｔｄ後に電流が流れ始め、略定常状態に達するまでのｔｒと、入力電圧をＬにした場合、入力電圧の立ち下りから「蓄積時間」ｔｓ後に電流が減少し始め、電流が略０になるｔｆとを調節することが可能になる。
【００４７】
また、第２インバータ１ｂに備えられた定電流源は、その定電流源に一定の電流を流す。その定電流源に一定の電流を流すことで、第２インバータ１ｂは、入力電圧をＨにした場合、入力電圧の立ち上りから「遅延時間」ｔｄ後に電流が流れ始め、略定常状態に達するまでのｔｒと、入力電圧をＬにした場合、入力電圧の立ち下りから「蓄積時間」ｔｓ後に電流が減少し始め、電流が略０になるｔｆとを調節することが可能になる。
【００４８】
図３において、第１遅延回路２から出力された遅延クロック信号は、第１位相合成回路１の第１インバータ１ａに入力される。入力９０°のクロック信号は、第１位相合成回路１の第２インバータ１ｂに入力される。第１インバータ１ａと第２インバータ１ｂの各々に入力されるクロック信号の立ち上りタイミングと立ち下りタイミングに差が無い場合、第１位相合成回路１は高精度のクロック信号を出力する。第１インバータ１ａと第２インバータ１ｂの各々に入力されるクロック信号の立ち上りタイミングと立ち下りタイミングにスキューが発生している場合、ｔｒとｔｆが通常より長くなるように、第１インバータ１ａと第２インバータ１ｂに備えられた定電流源に一定の電流を流す。
【００４９】
言い換えると、第１インバータ１ａおよび第２インバータ１ｂののプルアップするトランジスタとプルダウンするトランジスタの少なくとも一方に、そのトランジスタの出力負荷駆動電流よりも小さな電流値の電流を流す定電流源を備え、各々の定電流源にクロック信号の立ち上り速度と立ち下り速度を低速にするような一定の電流を流す。このように位相合成回路を構成する各々のインバータに定電流源を備え、各々のインバータから出力されるクロック信号の立ち上り速度と立ち下り速度を低速にすることで、各々のインバータは、立ち上り波形及び、立ち下り波形が緩やかな曲線を描くようなクロック信号を出力する。第１位相合成回路１は、出力される緩やかな曲線を描くようなクロック信号を合成することで、高精度の合成クロック信号を出力する。逆に、波形が急峻な波形同士を合成すると滑らかな合成波形とならず階段状の合成波形となる。
【００５０】
更に詳細に述べるなら、第１位相合成回路１に備えられた第１インバータ１ａと第２インバータ１ｂの各々のプルアップするトランジスタに備えられた定電流源は、そのプルアップするトランジスタよりもドライブ能力の弱い電流で定電流源を駆動する。また、第１から第４の位相合成回路に備えられた第１インバータ１ａと第２インバータ１ｂの各々のプルダウンするトランジスタに備えられた定電流源は、そのプルダウンするトランジスタよりもドライブ能力の弱い電流で定電流源を駆動する。
【００５１】
更に、インバータのｔｒ、ｔｆは、温度や電源及びプロセスに依存する貫通電流によって決まる。したがって、各々のインバータから出力されるクロック信号の立ち上り速度と立ち下り速度が遅くなりすぎた場合、各々の定電流源にクロック信号の立ち上り速度と立ち下り速度を高速にするような一定の電流を流し変動を抑制する。
【００５２】
上述の動作において、入力０°のクロック信号を遅延させ、入力９０°のクロック信号と合成し，スキュー補正を行う場合について述べたが、入力９０°のクロック信号を遅延させ、入力１８０°のクロック信号と合成する場合、入力１８０°のクロック信号を遅延させ、入力２７０°のクロック信号と合成する場合、さらに、入力２７０°のクロック信号を遅延させ、入力０°のクロック信号と合成する場合も同様である。さらに、１８０°間位相誤差は、遅延を２αとしたアベレージング回路（図２の右半分）にて補正できる。９０°アベレージング回路（図１）と１８０°アベレージング回路を２段直列接続（図２参照）に構成する。その結果、さらに高精度のクロック信号を得ることができる
【００５３】
図５は、図３に示すスキュー補正回路において、第１から第４の位相合成回路（１、３、５、７、）の各々の第１インバータ（１ａ、３ａ、５ａ、７ａ）及び第２インバータ（１ｂ、３ｂ、５ｂ、７ｂ）において、プルアップするトランジスタに定電流源（１１、１３、３１、３３、５１、５３、７１、７３）を備え、プルダウンするトランジスタの定電流源を備えない若しくは駆動させない場合の構成を示す回路図である。図５を参照すると、図５に示されるスキュー補正回路は、第１から第４の遅延回路（２、４、６、８）と、その各々の遅延回路から出力される遅延クロック信号とその遅延クロック信号と理論上は同位相の入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）とで構成される。第１から第４の位相合成回路（１、３、５、７）に備えられた定電流源（１１、１３、３１、３３、５１、５３、７１、７３）は、図４に示される回路構成と同様に備えられ、その定電流源を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて定電流源を駆動する。
【００５４】
図６は、図３に示すスキュー補正回路において、第１から第４の位相合成回路（１、３、５、７、）の各々の第１インバータ（１ａ、３ａ、５ａ、７ａ）及び第２インバータ（１ｂ、３ｂ、５ｂ、７ｂ）において、プルダウンするトランジスタに定電流源（１２、１４、３２、３４、５２、５４、７２、７４）を備え、プルアップするトランジスタの定電流源を備えない若しくは駆動させない場合の構成を示す回路図である。図６を参照すると、図６に示されるスキュー補正回路は、第１から第４の遅延回路（２、４、６、８）と、その各々の遅延回路から出力される遅延クロック信号とその遅延クロック信号と同位相の入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）とで構成される。第１から第４の位相合成回路（１、３、５、７）に備えられた定電流源（１２、１４、３２、３４、５２、５４、７２、７４）は、図４に示される回路構成と同様に備えられ、その定電流源を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて定電流源を駆動する。
【００５５】
インバータのｔｒ、ｔｆは、温度や電源及びプロセスに依存する貫通電流によって決まり、この経路に電流を抑える定電流源を挿入して変動を抑制する。したがって図５、図６に示す第１の実施の形態のように回路を構成することで、状況に応じた適切なスキュー補正回路を構成することができる。定電流源を駆動する電源は、Ｔｒ．のＶｔ変動を打ち消す駆動電源を用いることで、より高精度なｔｒ、ｔｆの設定が実現できる。
【００５６】
（第２の実施の形態）
以下に、図面を用いて本発明の第２の実施例について述べる。図７は本発明の第２の実施例の構成を示す図である。図７は第１の実施例で述べたスキュー補正回路の第１から第４の遅延回路（２、４、６、８）が備える直列に接続された複数のインバータの各々に定電流源（２１〜２８、４１〜４８、６１〜６８、８１〜８８）を備える回路を示す。図７を参照すると、本実施例２の回路構成は、第１から第４の遅延回路（２、４、６、８）と、その遅延回路（２、４、６、８）から供給された遅延クロック信号とその遅延クロック信号の源クロック信号と位相差のある入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）によって構成される。本実施例において、入力クロック信号は、基準クロック信号の１周期を３６０°とし、その基準クロック信号と位相差の無いクロック信号を入力０°のクロック信号とし、その基準クロック信号と９０°位相差を有するクロック信号を入力９０°のクロック信号とし、その基準クロック信号と１８０°位相差を有するクロック信号を入力１８０°のクロック信号とし、その基準クロック信号と２７０°位相差を有するクロック信号を入力２７０°のクロック信号とする。
【００５７】
第１遅延回路２は直列に接続された複数のインバータを備えている。第１遅延回路２の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第２遅延回路４は直列に接続された複数のインバータを備えている。第２遅延回路４の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第３遅延回路６は直列に接続された複数のインバータを備えている。第３遅延回路６の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第４遅延回路８は直列に接続された複数のインバータを備えている。第４遅延回路８の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。
【００５８】
第１から第４の遅延回路（２、４、６、８）に備えられた直列接続された複数のインバータの各々は、プルアップするトランジスタとプルダウンするトランジスタの各々に定電流源（２１〜２８、４１〜４８、６１〜６８、８１〜８８）を備える。その定電流源（２１〜２８、４１〜４８、６１〜６８、８１〜８８）を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて定電流源（２１〜２８、４１〜４８、６１〜６８、８１〜８８）を駆動する。図７に示すスキュー補正回路により、位相シフト量αを決定する遅延回路の定電流源型インバータと駆動電源を用いて構成することで、遅延回路に備えられたインバータのｔｒ、ｔｆの温度や電源及びプロセスに依存する変動が抑えられ、更なるスキュー補正特性の向上をはかる事が可能である。
【００５９】
図８は、図７に示すスキュー補正回路において、第１から第４の遅延回路（２、４、６、８）に備えられた複数のインバータの各々において、プルアップするトランジスタに定電流源（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝１、３、５、７、）を備え、プルダウンするトランジスタの定電流源を備えない若しくは駆動させない場合の構成を示す回路図である。図８に示されるスキュー補正回路は、第１から第４の遅延回路（２、４、６、８）と、その各々の遅延回路から出力される遅延クロック信号とその遅延クロック信号と同位相の入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）とで構成される。第１から第４の遅延回路（２、４、６、８）に備えられた定電流源（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝１、３、５、７、）を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて定電流源（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝１、３、５、７、）を駆動する。
【００６０】
図９は、図７に示すスキュー補正回路において、第１から第４の遅延回路（２、４、６、８）に備えられた複数のインバータの各々において、プルダウンするトランジスタに定電流源（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝２、４、６、８）を備え、プルアップするトランジスタの定電流源を備えない若しくは駆動させない場合の構成を示す回路図である。図９に示されるスキュー補正回路は、第１から第４の遅延回路（２、４、６、８）と、その各々の遅延回路から出力される遅延クロック信号とその遅延クロック信号と同位相の入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）とで構成される。第１から第４の遅延回路（２、４、６、８）に備えられた定電流源（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝２、４、６、８）を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて定電流源（２ｎ、４ｎ、６ｎ、８ｎ：ｎ＝２、４、６、８）を駆動する。
【００６１】
インバータのｔｒ、ｔｆは、温度や電源及びプロセスに依存する貫通電流によって決まり、この経路に電流を抑える定電流源を挿入して変動を抑制する。したがって第２の実施の形態のように回路を構成することで、状況に応じた適切なスキュー補正回路を構成することができる。定電流源を駆動する電源は、Ｔｒ．のＶｔ変動を打ち消す駆動電源を用いることで、より高精度なｔｒ、ｔｆの設定が実現できる。
【００６２】
（第３の実施の形態）
以下に、図面を用いて本発明の第３の実施例について述べる。図１０は本発明の第３の実施例の構成を示す図である。図１０は第２実施例で述べたスキュー補正回路の第１から第４の位相合成回路（１、３、５、７）に備えられた第３インバータ（１ｃ、３ｃ、５ｃ、７ｃ）に定電流源（１５、１６、３５、３６、５５、５６、７５、７６）を備える回路を示す。図１０を参照すると、本実施例３の回路構成は、第１から第４の遅延回路（２、４、６、８）と、その遅延回路から供給された遅延クロック信号とその遅延クロック信号の源クロック信号と位相差のある入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）によって構成される。第３に実施例に示されるように、第１から第４の位相合成回路（１、３、５、７）の第３インバータ（１ｃ、３ｃ、５ｃ、７ｃ）に定電流源（１５、１６、３５、３６、５５、５６、７５、７６）を備えることで、図３または図７に示すスキュー補正回路に備えられた全てのインバータに定電流源を備えたことになる。本実施例３において、入力クロック信号は、基準クロック信号の１周期を３６０°とし、その基準クロック信号と位相差の無いクロック信号を入力０°のクロック信号とし、その基準クロック信号と９０°位相差を有するクロック信号を入力９０°のクロック信号とし、その基準クロック信号と１８０°位相差を有するクロック信号を入力１８０°のクロック信号とし、その基準クロック信号と２７０°位相差を有するクロック信号を入力２７０°のクロック信号とする。
【００６３】
第１から第４の位相合成回路（１、３、５、７）に備えられた第３インバータ（１ｃ、３ｃ、５ｃ、７ｃ）の各々は、プルアップするトランジスタとプルダウンするトランジスタの各々に定電流源（１５、１６、３５、３６、５５、５６、７５、７６）を備える。その定電流源（１５、１６、３５、３６、５５、５６、７５、７６）を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて定電流源（１５、１６、３５、３６、５５、５６、７５、７６）を駆動する。これにより、全回路を定電流源型インバータにて構成する事により、電源とGNDの間に高インピーダンスの電流源が挿入されて電源ノイズ耐性が向上し、更なるスキュー補正特性の向上をはかる事が可能である。
【００６４】
図１１は、図１０に示すスキュー補正回路において、第１から第４の位相合成回路（１、３、５、７）の各々に備えられた第３インバータ（１ｃ、３ｃ、５ｃ、７ｃ）の各々において、プルアップするトランジスタに定電流源（１５、３５、５５、７５）を備え、プルダウンするトランジスタの定電流源を備えない若しくは駆動させない場合の構成を示す回路図である。図１１に示されるスキュー補正回路は、第１から第４の遅延回路（２、４、６、８）と、その各々の遅延回路（２、４、６、８）から出力される遅延クロック信号とその遅延クロック信号と同位相の入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）とで構成される。第１から第４の位相合成回路（１、３、５、７）の各々に備えられた第３インバータ（１ｃ、３ｃ、５ｃ、７ｃ）の各々の定電流源（１５、３５、５５、７５）を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて定電流源（１５、３５、５５、７５）を駆動する。
【００６５】
図１２は、図１０に示すスキュー補正回路において、第１から第４の位相合成回路（１、３、５、７）の各々に備えられた第３インバータ（１ｃ、３ｃ、５ｃ、７ｃ）の各々において、プルダウンするトランジスタに定電流源（１６、３６、５６、７６）を備え、プルアップするトランジスタの定電流源を備えない若しくは駆動させない場合の構成を示す回路図である。図１２に示されるスキュー補正回路は、第１から第４の遅延回路（２、４、６、８）と、その各々の遅延回路（２、４、６、８）から出力される遅延クロック信号とその遅延クロック信号と同位相の入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）とで構成される。第１から第４の位相合成回路（１、３、５、７）の各々に備えられた第３インバータ（１ｃ、３ｃ、５ｃ、７ｃ）の各々の定電流源（１６、３６、５６、７６）を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて定電流源（１６、３６、５６、７６）を駆動する。
【００６６】
インバータのｔｒ、ｔｆは、温度や電源及びプロセスに依存する貫通電流によって決まり、この経路に電流を抑える定電流源を挿入して変動を抑制する。したがって第３の実施の形態のように回路を構成することで、状況に応じた適切なスキュー補正回路を構成することができる。定電流源を駆動する電源は、Ｔｒ．のＶｔ変動を打ち消す駆動電源を用いることで、より高精度なｔｒ、ｔｆの設定が実現できる。
【００６７】
（第４の実施の形態）
以下に、図面を用いて本発明の第４の実施の形態について述べる。図１３は本発明の第４の実施例の構成を示す図である。図１３は第１の実施例で述べたスキュー補正回路の第１から第４の遅延回路（２、４、６、８）が備える直列に接続された複数のインバータの各々に可変電流源（２１’〜２８’、４１’〜４８’、６１’〜６８’、８１’〜８８’）を備える回路を示す。図１３を参照すると、本実施例４の回路構成は、第１から第４の遅延回路（２、４、６、８）と、その遅延回路（２、４、６、８）から供給された遅延クロック信号とその遅延クロック信号の源クロック信号と位相差のある入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）によって構成される。本実施例において、入力クロック信号は、基準クロック信号の１周期を３６０°とし、その基準クロック信号と位相差の無いクロック信号を入力０°のクロック信号とし、その基準クロック信号と９０°位相差を有するクロック信号を入力９０°のクロック信号とし、その基準クロック信号と１８０°位相差を有するクロック信号を入力１８０°のクロック信号とし、その基準クロック信号と２７０°位相差を有するクロック信号を入力２７０°のクロック信号とする。
【００６８】
第１遅延回路２は直列に接続された複数のインバータを備えている。第１遅延回路２の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第２遅延回路４は直列に接続された複数のインバータを備えている。第２遅延回路４の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第３遅延回路６は直列に接続された複数のインバータを備えている。第３遅延回路６の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第４遅延回路８は直列に接続された複数のインバータを備えている。第４遅延回路８の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。
【００６９】
第１から第４の遅延回路（２、４、６、８）に備えられた直列接続された複数のインバータの各々は、プルアップするトランジスタとプルダウンするトランジスタに可変電流源（２１’〜２８’、４１’〜４８’、６１’〜６８’、８１’〜８８’）を備える。その可変電流源（２１’〜２８’、４１’〜４８’、６１’〜６８’、８１’〜８８’）は、第２実施例に示した定電流源（２１〜２８、４１〜４８、６１〜６８、８１〜８８）の定電流値を周波数に対応して切替えることが可能な定電流源あり、常に最適な位相シフト量αを保つ事ができる。遅延回路に備えられたインバータの各々のプルアップするトランジスタとプルダウンするトランジスタに可変電流源を備えることで、同一回路にて複数の周波数に対応することが可能である。遅延回路の周波数切替の例を以下に示す。
遅延回路の周波数切替え：
遅延回路は、９０°位相シフト量αを持つが、周波数によりこの値が変化する。
１．２５ＧＨｚ：  周期＝８００ｐｓ，α＝８００／４＝２００ｐｓ
１．３５ＧＨｚ：  周期＝７４１ｐｓ，α＝７４１／４＝１８５ｐｓ
１．５６ＧＨｚ：  周期＝６４１ｐｓ，α＝６４１／４＝１６０ｐｓ
上記例では、クロック周波数により90°位相シフト量αが、160〜200psまで変化する事を示している。そこで、周波数ごとに遅延回路の定電流源を変化させ、位相シフト量αを最適な位相シフト量に合せる。図１３に示すスキュー補正回路により、位相シフト量αを決定する遅延回路の定電流源型インバータと駆動電源を用いて構成することで、遅延回路に備えられたインバータのｔｒ、ｔｆの温度や電源及びプロセスに依存する変動が抑えられ、更なるスキュー補正特性の向上をはかる事が可能である。
【００７０】
図１９は、図１３に示す可変電流源を駆動するための駆動電流源の一例を示す図である。図１３に示す可変電流源は図１９に示す駆動電流源を用いて電流値の変更をすることが可能である。以下に図１９を用いて可変電流源の電流値を変更する動作について述べる。
【００７１】
図１９を参照すると、ＳＥＬ１が”Ｈｉｇｈ”の時、Ｍ４は”ＯＮ”してＭ６は”ＯＦＦ”と成り、Ｍ１にＭ２が追加された状態に成る。ＳＥＬ１が”Ｌｏｗ”の時、Ｍ４は”ＯＦＦ”してＭ６は”ＯＮ”と成り、Ｍ１とＭ２は分離され、Ｍ２のＧａｔｅ電圧はＧＮＤ電位に成り、Ｍ２には電流が流れ無く成る。ＳＥＬ２が”Ｌｏｗ”の時、Ｍ８は”ＯＦＦ”してＭ７は”ＯＮ”と成り、Ｍ１とＭ３は分離され、Ｍ３のＧａｔｅ電圧はＧＮＤ電位に成り、Ｍ３には電流が流れ無く成る。ＳＥＬ２が”Ｌｏｗ”の時、Ｍ８は”ＯＦＦ”してＭ７は”ＯＮ”と成り、Ｍ１とＭ３は分離され、Ｍ３のＧａｔｅ電圧はＧＮＤ電位に成り、Ｍ３には電流が流れ無く成る。Ｍ４、Ｍ６、Ｍ７及びＭ８はＳサイズに限定は無い。
【００７２】
切換わるクロックの周波数は１．２５ＧＨｚ、１．３５ＧＨｚ、１．５６ＧＨｚである場合における、電流を切換えたい電流値が、それぞれＸ（ｍＡ）、Ｙ（ｍＡ）、Ｚ（ｍＡ）だった場合を例に述べる。回路のディメンションは、例えば定電流源の電流を所定の電流値に設定し、Ｍ０に対応して、Ｍ１、Ｍ２、Ｍ３に数を任意に決定することで実現する。ここで、Ｍ１＝Ｘ（ｍＡ）、Ｍ２＝Ｙ（ｍＡ）−Ｘ（ｍＡ）、Ｍ３＝Ｚ（ｍＡ）−Ｙ（ｍＡ）、と設定する。１．２５ＧＨｚモードにてＸ（ｍＡ）流す場合は、ＳＥＬ１、ＳＥＬ２を”ＯＦＦ”にして、Ｍ１のみ電流を流す。１．３５ＧＨｚモードにてＹ（ｍＡ）流す場合は、ＳＥＬ１を”ＯＮ”でＳＥＬ２は”ＯＦＦ”にして、Ｍ１にＭ２を足した電流を流す。１．５６ＧＨｚモードにてＺ（ｍＡ）流す場合は、ＳＥＬ１、ＳＥＬ２を”ＯＮ”にして、Ｍ１にＭ２とＭ３を足した電流を流す。このように回路を構成し、ＳＥＬ１、ＳＥＬ２を切替えることで可変電流源を駆動する電流値を切替える。
【００７３】
図１４は、図１３に示すスキュー補正回路において、第１から第４の遅延回路（２、４、６、８）に備えられた複数のインバータの各々において、プルアップするトランジスタに可変電流源（２ｎ’、４ｎ’、６ｎ’、８ｎ’：ｎ＝１、３、５、７）を備え、プルダウンするトランジスタの可変電流源を備えない若しくは駆動させない場合の構成を示す回路図である。図１４に示されるスキュー補正回路は、第１から第４の遅延回路（２、４、６、８）と、その各々の遅延回路から出力される遅延クロック信号と、その遅延クロック信号と同位相の入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）とで構成される。第１から第４の遅延回路（２、４、６、８）に備えられた可変電流源（２ｎ’、４ｎ’、６ｎ’、８ｎ’：ｎ＝１、３、５、７）を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて可変電流源（２ｎ’、４ｎ’、６ｎ’、８ｎ’：ｎ＝１、３、５、７）を駆動する。
【００７４】
図１５は、図１３に示すスキュー補正回路において、第１から第４の遅延回路（２、４、６、８）に備えられた複数のインバータの各々において、プルダウンするトランジスタに可変電流源（２ｎ’、４ｎ’、６ｎ’、８ｎ’：ｎ＝２、４、６、８）を備え、プルアップするトランジスタの定電流源を備えない若しくは駆動させない場合の構成を示す回路図である。図１５に示されるスキュー補正回路は、第１から第４の遅延回路（２、４、６、８）と、その各々の遅延回路から出力される遅延クロック信号とその遅延クロック信号と同位相の入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）とで構成される。第１から第４の遅延回路（２、４、６、８）に備えられた可変電流源（２ｎ’、４ｎ’、６ｎ’、８ｎ’：ｎ＝２、４、６、８）を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて可変電流源（２ｎ’、４ｎ’、６ｎ’、８ｎ’：ｎ＝２、４、６、８）を駆動する。
【００７５】
インバータのｔｒ、ｔｆは、温度や電源及びプロセスに依存する貫通電流によって決まり、この経路に電流を抑える定電流源を挿入して変動を抑制する。したがって第４の実施の形態のように回路を構成することで、状況に応じた適切なスキュー補正回路を構成することができる。定電流源を駆動する電源は、Ｔｒ．のＶｔ変動を打ち消す駆動電源を用いることで、より高精度なｔｒ、ｔｆの設定が実現できる。
【００７６】
（第５の実施の形態）
以下に、図面を用いて本発明の第５の実施例について述べる。図１６は本発明の第５の実施例の構成を示す図である。図１６は第４の実施例で述べたスキュー補正回路の第１から第４の遅延回路（２、４、６、８）が備える直列に接続された複数のインバータの各々に可変電流源を備えた回路に、さらに第１から第４の位相合成回路（１、３、５、７）に備えられた第３インバータ（１ｃ、３ｃ、５ｃ、７ｃ）に定電流源（１５、１６、３５、３６、５５、５６、７５、７６）を備える回路を示す。図１６を参照すると、本実施例５の回路構成は、第１から第４の遅延回路（２、４、６、８）と、その遅延回路（２、４、６、８）から供給された遅延クロック信号とその遅延クロック信号の源クロック信号と位相差のある入力クロック信号とを合成する第１から第４の位相合成回路（１、３、５、７）によって構成される。本実施例において、入力クロック信号は、基準クロック信号の１周期を３６０°とし、その基準クロック信号と位相差の無いクロック信号を入力０°のクロック信号とし、その基準クロック信号と９０°位相差を有するクロック信号を入力９０°のクロック信号とし、その基準クロック信号と１８０°位相差を有するクロック信号を入力１８０°のクロック信号とし、その基準クロック信号と２７０°位相差を有するクロック信号を入力２７０°のクロック信号とする。
【００７７】
第１遅延回路２は直列に接続された複数のインバータを備えている。第１遅延回路２の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第２遅延回路４は直列に接続された複数のインバータを備えている。第２遅延回路４の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第３遅延回路６は直列に接続された複数のインバータを備えている。第３遅延回路６の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。第４遅延回路８は直列に接続された複数のインバータを備えている。第４遅延回路８の複数のインバータは入力されたクロック信号の位相を９０°位相遅らせた遅延クロック信号を生成する。
【００７８】
第１から第４の遅延回路（２、４、６、８）に備えられた直列接続された複数のインバータの各々は、プルアップするトランジスタとプルダウンするトランジスタに可変電流源（２１’〜２８’、４１’〜４８’、６１’〜６８’、８１’〜８８’）を備える。その可変電流源（２１’〜２８’、４１’〜４８’、６１’〜６８’、８１’〜８８’）は、第４実施例に示した可変電流源と同様に、定電流値を周波数に対応して切替えることが可能であり、常に最適な位相シフト量αを保つ事ができる。遅延回路に備えられたインバータの各々のプルアップするトランジスタとプルダウンするトランジスタに可変電流源（２１’〜２８’、４１’〜４８’、６１’〜６８’、８１’〜８８’）を備えることで、同一回路にて複数の周波数に対応することが可能である。また、第１から第４の位相合成回路（１、３、５、７）に備えられた第３インバータ（１ｃ、３ｃ、５ｃ、７ｃ）の各々は、プルアップするトランジスタとプルダウンするトランジスタの各々に定電流源を備える。その定電流源を駆動する駆動電源は、プロセス依存とは逆方向に作用する電源回路を用いて定電流源を駆動する。第５の実施の形態に示すスキュー補正回路により、全回路を定電流源型インバータにて構成する事により、電源とGNDの間に高インピーダンスの電流源が挿入されて電源ノイズ耐性が向上し、更なるスキュー補正特性の向上をはかる事が可能である。
【図面の簡単な説明】
【００７９】
【図１】図１は、従来のスキュー補正回路の９０°位相補正を示す図である。
【図２】図２は、図１のスキュー補正回路の更に１８０°位相補正を示す図である。
【図３】図３は、本発明の実施例１におけるスキュー補正回路を示す図である。
【図４】図４は、本発明のスキュー補正回路に用いられる定電流源の構成の一例を示す図である。
【図５】図５は、本発明の実施例１におけるスキュー補正回路の別の回路構成を示す図である。
【図６】図６は、本発明の実施例１におけるスキュー補正回路の別の回路構成を示す図である。
【図７】図７は、本発明の実施例２におけるスキュー補正回路を示す図である。
【図８】図８は、本発明の実施例２におけるスキュー補正回路の別の回路構成を示す図である。
【図９】図９は、本発明の実施例２におけるスキュー補正回路の別の回路構成を示す図である。
【図１０】図１０は、本発明の実施例３におけるスキュー補正回路を示す図である。
【図１１】図１１は、本発明の実施例３におけるスキュー補正回路の別の回路構成を示す図である。
【図１２】図１２は、本発明の実施例３におけるスキュー補正回路の別の回路構成を示す図である。
【図１３】図１３は、本発明の実施例４におけるスキュー補正回路を示す図である。
【図１４】図１４は、本発明の実施例４におけるスキュー補正回路の別の回路構成を示す図である。
【図１５】図１５は、本発明の実施例４におけるスキュー補正回路の別の回路構成を示す図である。
【図１６】図１６は、本発明の実施例５におけるスキュー補正回路を示す図である。
【図１７】図１７は、本発明の実施例５におけるスキュー補正回路の別の回路構成を示す図である。
【図１８】図１８は、本発明の実施例５におけるスキュー補正回路の別の回路構成を示す図である。
【図１９】図１９は、本発明のスキュー補正回路に用いられる可変電流源の電流値を決定する駆動電流源の構成の一例を示す図である。
【符号の説明】
【００８０】
１          第１位相合成回路
１ａ        第１インバータ
１ｂ        第２インバータ
１ｃ        第３インバータ
１１〜１４  定電流源
２          第１遅延回路
２ａ〜２ｄ  インバータ
３          第２位相合成回路
３ａ        第１インバータ
３ｂ        第２インバータ
３ｃ        第３インバータ
３１〜３４  定電流源
４          第２遅延回路
４ａ〜４ｄ  インバータ
５          第３位相合成回路
５ａ        第１インバータ
５ｂ        第２インバータ
５ｃ        第３インバータ
５１〜５４  定電流源
６          第３遅延回路
６ａ〜６ｄ  インバータ
７          第４位相合成回路
７ａ        第１インバータ
７ｂ        第２インバータ
７ｃ        第３インバータ
７１〜７４  定電流源
８          第４遅延回路
８ａ〜８ｄ  インバータ
２１〜２８  定電流源
４１〜４８  定電流源
６１〜６８  定電流源
８１〜８８  定電流源
１５、１６  定電流源
３５、３６  定電流源
５５、５６  定電流源
７５、７６  定電流源
２１’〜２８’  可変電流源
４１’〜４８’  可変電流源
６１’〜６８’  可変電流源
８１’〜８８’  可変電流源
１０１、１０３、１０５、１０７  遅延回路
１０２、１０４、１０６、１０８  位相合成回路
１０１−１〜１０１−４  インバータ
１０２−１〜１０２−３  インバータ
１０３−１〜１０３−４  インバータ
１０４−１〜１０４−３  インバータ
１０５−１〜１０５−４  インバータ
１０６−１〜１０６−３  インバータ
１０７−１〜１０７−４  インバータ
１０８−１〜１０８−３  インバータ
２０１〜２０８  スキュー補正回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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