(57)【要約】【課題】  記録時の低消費電力化を行うことが可能なＭＲＡＭの製造方法を提供することにある。【解決手段】  マスクパターン９６１を用いて磁気抵抗効果膜２２０をエッチングする工程と、エッチング後に、全面に絶縁膜、金属膜を順次成膜する工程と、マスクパターン９６１と該パターン上の絶縁膜および金属膜を除去する工程とを含む。【選択図】  図１
2005175059.tif 000002
【特許請求の範囲】
【請求項１】
第１のマスクパターンを用いてメモリ素子となる磁気抵抗効果膜をエッチングする第１の工程と、
前記エッチング後に、全面に第１の絶縁膜、前記メモリ素子への情報の書き込みを行うための導線となる第１の金属膜を順次成膜する第２の工程と、
前記第１のマスクパターンと該パターン上の絶縁膜および金属膜を除去する第３の工程とを含むことを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項２】
前記第１の工程は、前記エッチングにより前記磁気抵抗効果膜下に位置する層間絶縁膜を所定の深さまで除去する工程を含む、請求項１に記載の磁気ランダムアクセスメモリの製造方法。
【請求項３】
前記第３の工程は、
前記第１の金属膜を前記第１の絶縁膜が露出するまで削って平坦化する工程と、
前記平坦化した面に第２の絶縁膜を成膜する工程と、
前記第１のマスクパターンと該パターン上の各絶縁膜を除去する工程とを含む、請求項１に記載の磁気ランダムアクセスメモリの製造方法。
【請求項４】
前記第１のマスクパターンがラインアンドスペースのパターンであり、
前記第１の工程の前に、
ライン部分が前記第１のマスクパターンと交差するラインアンドスペースの第２のマスクパターンを用いて前記磁気抵抗効果膜をエッチングする工程と、
前記エッチング後に、全面に第３の絶縁膜を成膜する工程と、
前記第２のマスクパターンと該パターン上の絶縁膜を除去する工程とを含み、
前記第３の工程の後に、
ライン部分が前記第１のマスクパターンと交差するラインアンドスペースの第３のマスクパターンを形成した後、全面に前記メモリ素子からの情報の読み出しを行うためのビット線となる第２の金属膜を形成する工程と、
前記第３のマスクパターンと該パターン上の金属膜を除去する工程とを含む、請求項３に記載の磁気ランダムアクセスメモリの製造方法。
【請求項５】
磁気抵抗効果膜よりなるメモリ素子の第１の側面に隣接して、前記メモリ素子への情報の書き込みを行うための第１の導線が設けられ、該第１の導線の、少なくとも前記メモリ素子の第１の側面側に位置する側面が一様な厚さの第１の絶縁膜により覆われていることを特徴とする磁気ランダムアクセスメモリ。
【請求項６】
前記メモリ素子の、前記第１の側面と対向する第２の側面に隣接して、前記メモリ素子への情報の書き込みを行うための第２の導線が設けられ、該第２の導線の、少なくとも前記メモリ素子の第２の側面側に位置する側面が、一様な厚さの第２の絶縁膜により覆われている、請求項５に記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＲＡＭ（Magnetic Random Access Memory）およびその製造方法に関する。
【背景技術】
【０００２】
近年、情報の書き込みおよび読み出しを高速に行うことが可能な不揮発メモリであるＭＲＡＭが、現在使用されている固体メモリ（半導体メモリ）の多くを置き換えるメモリとして注目されている。特に、スピントンネル磁気抵抗（ＴＭＲ）効果を利用したＭＲＡＭは、大きな読み出し信号レベルが得られることから、高記録密度化あるいは高速読み出しに有利であり、近年の研究報告においてその実現性が実証されている。
【０００３】
ＭＲＡＭのメモリ素子として用いられる磁気抵抗効果膜の基本構成は、非磁性層を介して磁性層が隣接して形成されたサンドイッチ構造である。このようなサンドイッチ構造の場合、記録密度を高くするために素子サイズを小さくしていくと、面内磁化膜を使用したＭＲＡＭでは、磁性層内部で生じる反磁界（自己減磁界）あるいは端面の磁化のカーリングといった影響により情報を保持できなくなる、という問題が生じる。
【０００４】
上記問題は、例えば磁性層の形状を長方形にすることで回避することは可能であるが、この方法では素子サイズを小さくすることができないために、記録密度の向上はあまり期待することができない。そこで、垂直磁化膜を用いることにより上記問題を回避しようとする提案がなされている（特許文献１参照）。この方法では、素子サイズが小さくなっても反磁界は増加しないので、面内磁化膜を用いたＭＲＡＭよりも小さなサイズの磁気抵抗効果膜が実現可能である。ＭＲＡＭに好適に用いられる垂直磁化膜としては、希土類金属と遷移金属のアモルファス合金膜が挙げられる。希土類金属としてはGdやTbなどが、遷移金属としてはFeやCoなどが挙げられる。
【０００５】
図３に、垂直磁化膜を用いる磁気抵抗効果膜の磁化方向と磁気抵抗の大きさの関係を模式的に示す。この図３に示す磁気抵抗効果膜は、非磁性膜２９１を磁性膜２０１、２０２で挟んだ構造のものであって、磁性膜２０１、２０２はともに垂直磁化膜である。この磁気抵抗効果膜では、非磁性層２９１に接して形成されている磁性膜２０１、２０２の遷移金属原子の磁化方向によって、その抵抗値に違いが生じる。具体的には、図３の（ａ）に示すように、磁性膜２０１、２０２の磁化方向が平行（図３では、ともに上向き）の場合には、抵抗値は比較的に小さくなり、反対に、図３の（ｂ）に示すように、磁性膜２０１、２０２の磁化方向が反平行（図３では、互いに向き合う方向）の場合には、抵抗値は比較的に大きくなる。
【０００６】
ＭＲＡＭでは、上記の性質を利用して情報の読み出しを行う。具体的には、磁性膜の一方（図３の例では、磁性膜２０１）の磁化方向を固定しておき、他方の磁性膜（図３の例では、磁性膜２０２）の磁化方向を記録する情報に対応させた向きとする。ここでは、仮に両磁性膜の磁化方向が平行であるときを『０』、反平行であるときを『１』とする。磁気抵抗効果膜にある一定の電圧を印加すると、『０』が記録されている場合は、磁気抵抗効果膜に流れる電流は比較的大きくなり、『１』が記録されている場合は、磁気抵抗効果膜に流れる電流は比較的小さくなる。この電流値の違いを検出することによって、記録されている情報を読み出すことができる。
【０００７】
磁気抵抗効果膜への情報の記録は、外部から磁界を印加することによって行われる。具体的には、磁気抵抗効果膜にその膜面に対して垂直方向の磁界（上向きあるいは下向きの磁界）を印加することで、非磁性膜に接して形成されている２つの磁性膜（図３の磁性膜２０１、２０２）の一方の磁化方向を情報に対応した向きにする。
【０００８】
情報を記録するときの膜面垂直方向に印加する磁界は、メモリ素子の横に配された導線に電流を流すことによって発生させる。図４の（ａ）〜（ｈ）に、磁気抵抗効果膜の横に記録用の導線を有するメモリ素子の作製手順を模式的に示す。
【０００９】
まず、トランジスタなどの選択用素子が作りこまれている基板１００上に図３に示したような構造の磁気抵抗効果膜２００を成膜し、さらにその上に、磁気抵抗効果膜２００を所望の素子形状にパターニングするためのマスクパターン９１１を形成する（図４の（ａ））。続いて、マスクパターン９１１をマスクとしてエッチングを行うことにより磁気抵抗効果膜２００を部分的に除去してメモリ素子２１１とし、さらに、絶縁膜を全面に成膜した後、マスクパターン９１１およびその上部の絶縁膜を除去して絶縁膜３００を形成する（図４の（ｂ））。続いて、メモリ素子２１１を覆うようにマスクパターン９２１を形成する（図４の（ｃ））。続いて、マスクパターン９２１をマスクとしてエッチングを行うことにより絶縁膜３００を部分的に除去し、さらに、金属膜を全面に成膜した後、マスクパターン９２１とその上部の金属膜を除去して記録用の導線４１１、４１２を形成する（図４の（ｄ））。続いて、メモリ素子２１１を覆い、かつ、導線４１１、４１２の表面に重ならないようにマスクパターン９３１を形成する（図４の（ｅ））。続いて、絶縁膜３２０を全面に成膜し、マスクパターン９３１およびその上部の絶縁膜を除去する（図４の（ｆ））。続いて、導線４１１、４１２に直交（または交差）するようにマスクパターン９４１、９４２を形成する（図４の（ｇ））。最後に、金属膜を全面に成膜し、マスクパターン９４１、９４２およびそれらの上部の金属膜を除去することによりビット線５１１を形成する（図４の（ｈ））。このような製造方法は、磁気抵抗効果素子に用いる磁性膜が垂直磁化膜の場合に限定されるわけではなく、磁気抵抗効果素子の側部に配線を形成した場合には同様な製造方法となる。
【特許文献１】特開平11-213650号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
メモリ素子の横に配された導線に電流を流すことによって膜面垂直方向に磁界を印加するＭＲＡＭでは、磁界の大きさは導線からの距離の２乗に反比例することから、記録電流を小さくして記録時の消費電力を小さくするためには、磁気抵抗効果膜と導線の距離を小さくすることが好ましい。ところが、現状のプロセスでは、マスクパターンを精度良く所望の位置に形成することは困難であるため、マスクパターンの形成位置にある程度のずれが生じてしまう。このため、図４に示したようなプロセスでは、記録用の導線４１１、４１２を形成するためのマスクパターン９２１の幅を、図５に示すように、メモリ素子の幅Ｗに、マスクパターンの位置ずれ量δおよび左右の絶縁膜の膜厚（２ｔ）を足し合わせた幅よりも広い幅にする必要があるため、メモリ素子と記録用の導線の距離がどうしても長くなっていた。例えば、メモリ素子の幅Ｗを１３０ｎｍ、マスクパターンのずれ量δを５０ｎｍ、絶縁膜の厚さを５０ｎｍとすると、記録用の導線４１１、４１２の間の距離は２８０ｎｍとなり、これはマスクパターンの位置ずれが無い場合と比較して約１．２倍である。この場合のメモリ素子に印加される磁界の大きさは、記録用の導線にて発生する磁界の７０％にも満たない値となってしまい、その分、記録時の低消費電力化が困難なものになっていた。
【００１１】
本発明の目的は、上記問題を解決し、記録時の低消費電力化を行うことが可能なＭＲＡＭの製造方法およびその方法により製造されるＭＲＡＭを提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明のＭＲＡＭの製造方法は、第１のマスクパターンを用いてメモリ素子となる磁気抵抗効果膜をエッチングする第１の工程と、前記エッチング後に、全面に第１の絶縁膜、前記メモリ素子への情報の書き込みを行うための導線となる第１の金属膜を順次成膜する第２の工程と、前記第１のマスクパターンと該パターン上の絶縁膜および金属膜を除去する第３の工程とを含むことを特徴とする。
【００１３】
上記の本発明においては、第１のマスクパターンを用いて磁気抵抗効果膜をエッチングしてメモリ素子とするとともに、その第１のマスクパターンを利用して記録用（書き込み用）の導線およびこの導線をメモリ素子から絶縁するための絶縁膜をそれぞれ形成するようになっている。この手法によれば、メモリ素子と導線の間の距離は、マスクパターンのずれ量δに関係なく、第２の工程で成膜される絶縁膜の膜厚で決まることとなる。よって、メモリ素子と導線の間隔を、電気的特性の限界となる絶縁膜の膜厚まで近づけることが可能である。
【００１４】
上記ＭＲＡＭの製造方法において、前記第１の工程は、前記エッチングにより前記磁気抵抗効果膜下に位置する層間絶縁膜を所定の深さまで除去する工程を含もむのであってもよい。これにより、導線の高さをより高くすることが可能となる。
【００１５】
また、前記第３の工程は、前記第１の金属膜を前記第１の絶縁膜が露出するまで削って平坦化する工程と、前記平坦化した面に第２の絶縁膜を成膜する工程と、前記第１のマスクパターンと該パターン上の各絶縁膜を除去する工程とを含むものであってもよい。この場合は、平坦化により、後で用いられるビット線形成用のマスクパターン（第３のマスクパターン）の形成が容易となる。加えて、そのビット線形成用のマスクパターンを用いて形成されるビット線を導線から絶縁するための絶縁膜を一緒に造り込むことが可能である。
【００１６】
さらに、前記第１のマスクパターンをラインアンドスペースのパターンとし、前記第１の工程の前に、ライン部分が前記第１のマスクパターンと交差するラインアンドスペースの第２のマスクパターンを用いて前記磁気抵抗効果膜をエッチングする工程と、前記エッチング後に、全面に第３の絶縁膜を成膜する工程と、前記第２のマスクパターンと該パターン上の絶縁膜を除去する工程とを含み、前記第３の工程の後に、ライン部分が前記第１のマスクパターンと交差するラインアンドスペースの第３のマスクパターンを形成した後、全面に前記メモリ素子からの情報の読み出しを行うためのビット線となる第２の金属膜を形成する工程と、前記第３のマスクパターンと該パターン上の金属膜を除去する工程とを含むようにしてもよい。この場合は、メモリ素子、記録用の導線およびビット線などの作製は、全てラインアンドスペースのマスクパターンで行うことになるので、従来に比べて製造が容易となる。
【００１７】
本発明のＭＲＡＭは、磁気抵抗効果膜よりなるメモリ素子の第１の側面に隣接して、前記メモリ素子への情報の書き込みを行うための第１の導線が設けられ、該第１の導線の、少なくとも前記メモリ素子の第１の側面側に位置する側面が一様な厚さの第１の絶縁膜により覆われていることを特徴とする。この構成は、上記本発明のＭＲＡＭの製造方法によって作製されるＭＲＡＭに固有の構成であり、メモリ素子と導線の間の距離は、第２の工程で成膜される絶縁膜の膜厚で決まることとなり、メモリ素子と第１の書き込み線（記録用の導線）の間の距離は、絶縁膜の膜厚とされる。よって、メモリ素子と導線を電気的特性の限界となる絶縁膜の膜厚まで近づけることが可能である。
【００１８】
上記本発明のＭＲＡＭにおいて、前記メモリ素子の、前記第１の側面と対向する第２の側面に隣接して、前記メモリ素子への情報の書き込みを行うための第２の導線が設けられ、該第２の導線の、少なくとも前記メモリ素子の第２の側面側に位置する側面が、一様な厚さの第２の絶縁膜により覆われてもよい。この構成によれば、メモリ素子への情報の書き込みをその両側に設けられた書き込み線（記録用の導線）にて生じる磁界を利用して行う形態において、メモリ素子と各導線の間の距離を電気的特性の限界となる絶縁膜の膜厚まで近づけることが可能となる。
【発明の効果】
【００１９】
上記のとおり、本発明によれば、メモリ素子と導線の間の距離を電気的特性の限界となる絶縁膜の膜厚まで近づけることができるので、メモリ素子に効率的に磁界を印加することができ、従来のものと比べて記録時の消費電力をより少ないものとすることができる。
【００２０】
また、導線の高さをより高くすることで、メモリ素子により大きな磁界を印加することが可能となり、記録時の消費電力をさらに少なくすることができる。
【００２１】
さらに、メモリ素子、記録用の導線、ビット線のパターニングをすべてラインアンドスペースのマスクパターンで行うことで、従来に比べてＭＲＡＭの作製が容易となり、製造コストや歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００２２】
図１の（ａ）〜（ｇ）は、本発明の一実施形態であるＭＲＡＭの製造方法を説明するための一連の工程図である。以下、この図１の（ａ）〜（ｇ）を参照して製造手順を具体的に説明する。
【００２３】
まず、選択用トランジスタなどの素子が作り込まれた基板１００上に図３に示したような構造の磁気抵抗効果膜２００を成膜し、さらにその磁気抵抗効果膜２００上にマスクパターン９５１を形成する（図１の（ａ））。ここでは、基板と磁気抵抗効果膜との接続に関しては詳細に述べないが、通常の方法で接続されているものとする。磁気抵抗効果膜２００は、例えばスピントンネル磁気抵抗効果膜である。マスクパターン９５１は、磁気抵抗効果膜２００をライン状にパターニングするためのパターン、例えばラインアンドスペースのパターンである。
【００２４】
続いて、マスクパターン９５１をマスクとしてエッチングを行うことにより磁気抵抗効果膜２００を部分的に除去し、さらに絶縁膜を全面に成膜した後、マスクパターン９５１およびその上部の絶縁膜を除去する（図１の（ｂ））。ここで用いる絶縁膜は絶縁耐性の高いものが好ましく、その具体的な材質としてはSiO2、Al2O3等の酸化物やSi3N4、AlN等の窒化膜が挙げられる。絶縁膜の除去は、例えば化学・機械的研磨（ＣＭＰ）により行い、マスクパターン９５１の除去には、マスクパターンを選択的にエッチング可能なガスを用いる。絶縁膜の残った部分が絶縁膜３３１、３３２であり、磁気抵抗効果膜の残った部分（ライン状の部分）が磁気抵抗効果膜２２０であり、磁気抵抗効果膜２２０の両側に絶縁膜３３１、３３２が位置するようになっている。なお、マスクパターン９５１の除去後は、磁気抵抗効果膜２２０の表面と各絶縁膜３３１、３３２の表面の高さがほぼ同じになるように研磨することが望ましい（平坦化）。この平坦化により、後で用いられるマスクパターンの形成が容易となる。図１の（ｂ）には、平坦化した状態のものが示されている。
【００２５】
続いて、平坦化された面上にマスクパターン９６１を形成する（図１の（ｃ））。マスクパターン９６１は、ライン状のパターン、より具体的にはラインアンドスペースのパターンであって、上面から見た場合に、そのライン部分が先の工程で形成したマスクパターン９５１のライン部分と交差（または直交）するようになっている。すなわち、このマスクパターン９６１のライン部分と、マスクパターン９５１を用いてパターニングしたライン状の磁気抵抗効果膜２２０とは、互いに中央部で交差（または直交）する。
【００２６】
マスクパターン９６１をマスクとして磁気抵抗効果膜２２０および絶縁膜３３１、３３２を部分的にエッチングした後、絶縁膜３４０を全面に成膜し、さらにその上に金属膜を形成した後、マスクパターン９６１上部の金属膜を除去する（図１の（ｄ））。金属膜の残った部分が記録用の導線４２１、４２２である。マスクパターン９６１を用いたエッチングでは、磁気抵抗効果膜２２０のうちのマスクパターン９６１と交差する部分が残り、この残った部分がメモリ素子となる。メモリ素子の底面は、上述したように不図示のコンタクトプラグを介してトランジスタ等の選択用素子と電気的に接続されるようになっている。導線４２１、４２２はメモリ素子を挟むような配置になっており、各導線４２１、４２２とメモリ素子の間には絶縁膜３４０が介在する。導線４２１、４２２として使用する金属膜には、電気抵抗率が小さな材料、例えばAlやCu等を用いることが好ましい。この工程においても、各導線４２１、４２２の表面と絶縁膜３４０の、マスクパターン９６１を覆う部分の表面の高さがほぼ同じになるように研磨することが望ましい。これにより、後で用いられるマスクパターンの形成が容易となる。
【００２７】
続いて、絶縁膜を全面に成膜した後、マスクパターン９６１およびその上部の絶縁膜を除去する（図１の（ｅ））。この工程では、例えば、ＣＭＰによってマスクパターン９６１上部の絶縁膜を除去した後、エッチング用のガスを用いてマスクパターン９６１を選択的にエッチングする。このマスクパターン９６１の除去によりメモリ素子の表面が露出する。マスクパターン９６１を用いた絶縁膜の除去では、導線４２１、４２２上に残った絶縁膜がそれぞれ絶縁膜３５１、３５２である。絶縁膜３４０の残った部分が絶縁膜３４２である。
【００２８】
続いて、ビット線を導線４２１、４２２と交差（または直交）するように形成するためのマスクパターン９７１、９７２を形成する（図１の（ｆ））。マスクパターン９７１、９７２はともにライン状のマスクパターン、より具体的にはラインアンドスペースのパターンであって、ライン部分が互いに平行で、かつ、導線４２１、４２２と交差（または直交）するようになっている。
【００２９】
最後に、マスクパターン９７１、９７２をマスクとして金属膜を成膜した後、マスクパターン９７１、９７２およびその上部の金属膜を除去する（図１の（ｇ））。金属膜の残った部分がビット線５２１である。ビット線５２１は、図１の（ｅ）の工程で露出したメモリ素子の表面を覆うようになっており、これによりビット線５２１とメモリ素子が電気的に接続される。ビット線５２１には、記録用の導線４２１、４２２と同様、電気抵抗率が小さな材料を用いることが好ましい。
【００３０】
上述の製造プロセスによれば、記録用の導線４２１、４２２とメモリ素子との間の距離は、マスクパターンのずれ量δに関係なく、図１の（ｄ）の工程で形成される絶縁膜３４０の膜厚（図１の（ｅ）の絶縁膜３４２の膜厚）で決まる。よって、電気的特性を満足する範囲で絶縁膜３４０を薄くすることで、導線４２１、４２２とメモリ素子との距離をより小さくすることが可能である。また、図１の（ａ）〜（ｇ）の一連の工程で使用するマスクパターン９５１、９６１、９７１、９７２には、いずれもラインアンドスペースのパターンを使用することでるので、従来に比べて作製が容易となる。
【００３１】
以上説明した製造方法は、１つのメモリ素子への情報の書き込みを、そのメモリ素子の両側に設けられた２つの導線にて生じる磁界を利用する形態のものであるが、本発明はこれに限定されるものではなく、１つのメモリ素子への情報の書き込みを、一方の側に設けられた１つの導線にて生じる磁界で行う形態にも適用することが可能である。
【００３２】
また、本発明は、１つのマスクパターンを用いてメモリ素子となる磁気抵抗効果膜をエッチングし、さらにそのマスクパターンを利用して記録用（書き込み用）の導線およびこの導線をメモリ素子から絶縁するための絶縁膜をそれぞれ形成する工程を含むことを特徴とするものであって、この工程の他は、適宜変更可能である。例えば、図１に示した工程において、（ａ）および（ｂ）の工程の前に、（ｃ）および（ｄ）の工程を行い、マスクパターン９６１とその上部の絶縁膜を除去した後、露出した磁気抵抗効果膜のメモリ素子となる領域を覆うようにマスクパターンを形成する。そして磁気抵抗効果膜を部分的に除去した後、全面に絶縁膜（これが絶縁膜３５１、３５２となる）を成膜する。成膜後、マスクパターンを除去することで、図１の（ｅ）とほぼ同様な構造のものを作製することができる。
【実施例】
【００３３】
以下、上述したＭＲＡＭの製造方法を詳細に説明する。ここでは、図１の（ａ）〜（ｇ）の各工程別に説明する。
【００３４】
（１）図１の（ａ）の工程：
磁気抵抗効果膜を形成する前の段階として、一般的な半導体プロセスを用いて、基板１００上に選択用ＣＭＯＳトランジスタを形成し、該トランジスタのドレイン領域上部にメモリ素子を接続するためのコンタクトプラグを形成する。プラグの周りには、SiO2からなる層間絶縁膜を形成する。良好な磁気抵抗効果膜を形成するために、ＣＭＰによって表面を平坦化する。
【００３５】
上記のようにして作製した基板１００上に磁気抵抗効果膜２００を形成する。この磁気抵抗効果膜２００の形成では、まず、Tb21(Fe50Co50)79よりなる厚さ３０ｎｍの膜、Fe50Co50をよりなる厚さ１ｎｍの膜、AlOxよりなる厚さ１．３ｎｍの膜を順次成膜して３層膜とする。Tb21(Fe50Co50)79膜は、２０kOe程度の大きな保磁力を持つ垂直磁化膜である。Tb21(Fe50Co50)79膜とFe50Co50膜は交換結合しており、Fe50Co50膜の磁化はTb21(Fe50Co50)79膜の遷移金属副格子磁化の方向と平行な方向に向いている。酸素雰囲気中で３層膜を保持し、AlOx膜をAl2O3組成とする。その後、さらにFe50Co50よりなる厚さ１ｎｍの膜、Gd19(Fe50Co50)81よりなる厚さ５０ｎｍの膜、Ptよりなる厚さ５ｎｍの膜を順次成膜して磁気抵抗効果膜２００を得る。Gd19(Fe50Co50)81膜は、Tb21(Fe50Co50)79膜よりも小さな保磁力を持つ垂直磁化膜である。Pt膜は磁性膜を酸化等から保護するためのものである。Gd19(Fe50Co50)81膜とFe50Co50膜は交換結合しており、Fe50Co50膜の磁化はGd19(Fe50Co50)81膜の遷移金属副格子磁化の方向と平行な方向に向いている。Fe50Co50膜は、Tb21(Fe50Co50)79膜やGd19(Fe50Co50)81膜よりも大きなスピン分極率を持ち、トンネル障壁膜（Al2O3膜）界面に形成することで、大きな磁気抵抗変化が期待される。
【００３６】
上記のようにして形成した磁気抵抗効果膜２００の上部にメモリ素子の奥行きと同じ幅のマスクパターン９５１をラインアンドスペースの形態で形成する。本実施例では、マスクパターン９５１のライン部分の幅を１３０ｎｍ、スペース部分の幅を１８０ｎｍとする。マスクパターン９５１は、後に形成する記録用の導線と直交するように形成する。
【００３７】
（２）図１の（ｂ）の工程：
Ar雰囲気中でプラズマエッチングを行い、磁気抵抗効果膜２００を部分的に除去する。このとき、マスクパターン９５１下部に残る磁気抵抗効果膜２２０の側壁に再付着物が成膜されないように、被加工体をやや傾けてエッチングを行うことが望ましい。エッチング工程の後に、O2とArの混合ガスを用いてAl2O3膜を成膜して層間絶縁膜とする。その後、マスクパターン９５１とその上部に成膜されたAl2O3膜を除去する。Al2O3膜の残った部分が、絶縁膜３３１、３３２である。
【００３８】
（３）図１の（ｃ）の工程：
ラインアンドスペースの形状で残った磁気抵抗効果膜２２０に直交するようにラインアンドスペースのマスクパターン９６１を形成する。このとき、マスクパターン９６１は、コンタクトプラグの直上に位置させる。また、マスクパターン９６１のライン部分の幅は、メモリ素子の幅と同じ長さとする。本実施例では、マスクパターン９６１のライン部分の幅は１３０ｎｍ、スペース部分の幅は４７０ｎｍとする。
【００３９】
（４）図１の（ｄ）の工程：
Ar雰囲気中でプラズマエッチングを行い、磁気抵抗効果膜２２０と絶縁膜３３１、３３２を部分的に除去する。このエッチングは、上記「（１）図１の（ａ）の工程」の磁気抵抗効果膜２００を形成する前の段階で基板１００上に形成したSiO2層間絶縁膜を所望の深さ（例えば１００ｎｍの深さ）まで除去してもよく、またSiO2層間絶縁膜の表面で止めても良い。エッチングを深く行えば、記録用の導線（導線４２１、４２２）の高さが高くなり、より大きな磁界をメモリ素子に印加することが可能である。磁気抵抗効果膜２２０の残った部分がメモリ素子となる。
【００４０】
メモリ素子の側面と記録用の導線との絶縁を取るために、O2とArの混合ガスを用いて厚さ５０ｎｍのAl2O3膜（絶縁膜３４０）を成膜する。さらに、厚さ２１０ｎｍのAl膜を成膜し、その後、CMPを用いてマスクパターン９６１上部のAl膜を除去するとともに表面を平坦にする。このとき、マスクパターン９６１上部の絶縁膜３４０が露出し、残ったAl線が記録用の導線４２１、４２２となる。
【００４１】
（５）図１の（ｅ）の工程：
ビット線と記録用の導線４２１、４２２との間の絶縁をとるために、O2とArの混合ガスを用いて全面に厚さ５０ｎｍのAl2O3膜を成膜する。その後、マスクパターン９６１およびその上部の絶縁膜を除去する。絶縁膜の残った部分が、絶縁膜３５１、３５２となる。
【００４２】
（６）図１の（ｆ）の工程：
メモリ素子に重ならないようにマスクパターン９７１、９７２をラインアンドスペースの形状で、記録用の導線４２１、４２２と直交する方向に形成する。各マスクパターン９７１、９７２のライン部分の幅は１３０ｎｍ、スペース部分の幅は１８０ｎｍとする。
【００４３】
（７）図１の（ｇ）の工程：
マスクパターン９７１、９７２をマスクとして厚さ５０ｎｍのAl膜を成膜し、マスクパターン９７１、９７２およびその上部のAl膜を除去する。Al膜の残った部分がビット線５２１となる。
【００４４】
以上、１つのメモリ素子を基準にした作製手順を説明したが、実際の工程では、上述した（１）〜（７）の手順で、複数のメモリ素子が基板（ウェーハ）上に同時に形成され、各メモリ素子間に記録用の導線が形成される。一例として、図２に、図１に示した製造方法を適用して作製したＭＲＡＭの断面図を示す。
【００４５】
図２に示すＭＲＡＭの断面は、メモリ素子の部分をビット線に沿って切断したものであって、図１に示した部分と同じ部分には同じ符号を付している。この例では、ｐ型シリコン基板１０１（基板１００に対応する）上にメモリ素子２２１、２２２が形成されている。
【００４６】
メモリ素子２２１の底面は、コンタクトプラグ１４１を介してＭＯＳトランジスタの一端に接続されている。ＭＯＳトランジスタは、ソース、ドレインのいずれかの領域とされるｎ型拡散領域１１１、１１２とゲート電極１２１を有し、ｎ型拡散領域１１１がコンタクトプラグ１４１に電気的に接続されている。
【００４７】
上記と同様に、メモリ素子２２２の底面も、コンタクトプラグ１４２を介してＭＯＳトランジスタの一端に接続されている。ＭＯＳトランジスタは、ソース、ドレインのいずれかの領域とされるｎ型拡散領域１１２、１１３とゲート電極１２２を有し、ｎ型拡散領域１１３がコンタクトプラグ１４２に電気的に接続されている。ｐ型シリコン基板１０１上の各コンタクトプラグ１４１、１４２の周りには層間絶縁膜１３０が形成されている。
【００４８】
メモリ素子２２１とメモリ素子２２２の間に導線４２２が挟まれるように配置されており、導線４２２と各メモリ素子２２１、２２２との間は絶縁膜３４２により絶縁されている。これと同様に、メモリ素子２２１とこれに隣接する不図示のメモリ素子（メモリ素子２２１を挟んでメモリ素子２２２とは反対側に位置する）の間に導線４２１が挟まれるように配置されており、導線４２１と各メモリ素子との間は絶縁膜３４１により絶縁されている。さらに、メモリ素子２２２とこれに隣接する不図示のメモリ素子（メモリ素子２２２を挟んでメモリ素子２２１とは反対側に位置する）の間に導線４２３が挟まれるように配置されており、導線４２３と各メモリ素子との間は絶縁膜３４３により絶縁されている。このように、メモリ素子と記録用の導線が交互に配置されており、それぞれのメモリ素子は底面がコンタクトプラグを介してＭＯＳトランジスタの一端に電気的に接続されている。
【００４９】
上記のように構成されたＭＲＡＭでは、各メモリ素子からの情報の読み出しは、それぞれに接続されているＭＯＳトランジスタをオンすることで行う。例えばメモリ素子２２１の情報を読み出す場合は、ＭＯＳトランジスタをオン状態にすると、メモリ素子２２１に一定の電圧が印加され、メモリ素子２２１の抵抗値に応じた電流値の変化がビット線５２１を介して読み出し信号として取り出される。
【００５０】
また、各メモリ素子への情報の書き込みは、それぞれのメモリ素子の一方の側または両側に配置された導線に所定の方向に電流を流すことで行われる。例えば、メモリ素子２２１に情報を書き込む場合は、導線４２１、４２２のいずれか一方または両方に電流を流すことにより行う。この場合、電流を流す方向は、メモリ素子２２１を構成する磁気抵抗効果膜のどの磁性膜をどちらの方向に磁化させるかによって決まる。また、導線４２１、４２２の両方に電流を流す場合は、こられ導線からの磁界が書き込み対象であるメモリ素子に対して同じ方向（例えば共に上向き）に印加されるようにする。
【００５１】
本実施形態の製造方法で作製されたＭＲＡＭは、既存の固体メモリを備えた様々な電子機器に適用することができる。電子機器にＭＲＡＭを搭載する場合は、ＭＲＡＭを駆動するための専用の駆動回路を一緒に搭載する。電子機器内では、制御部（ＣＰＵ）が制御信号を駆動回路に供給することで、ＭＲＡＭへの情報の書き込みや読み出しが行われる。
【図面の簡単な説明】
【００５２】
【図１】（ａ）〜（ｇ）は、本発明の一実施形態である磁気ランダムアクセスメモリの製造方法を説明するための工程図である。
【図２】図１に示す製造手順で作製される磁気ランダムアクセスメモリの一例を示す断面図である。
【図３】磁気抵抗効果膜の磁化方向と磁気抵抗の大きさの関係を説明するための模式図である。
【図４】（ａ）〜（ｈ）は、従来の磁気ランダムアクセスメモリの製造方法を説明するための工程図である。
【図５】図４に示す製造方法におけるメモリ素子とマスクパターンの大きさの関係を示す模式図である。
【符号の説明】
【００５３】
１００  基板
１０１  ｐ型シリコン基板
１１１〜１１３  ｎ型拡散領域
１２１、１２２  ゲート電極
１４１、１４２  コンタクトプラグ
１３０  層間絶縁膜
３００、３１１、３２０、３３１、３３２、３４０、３４１、３４２、３４３、３５１、３５２  絶縁膜
２００、２２０  磁気抵抗効果膜
２０１、２０２  磁性膜
２１１、２２１、２２２  メモリ素子
２９１  非磁性膜
４１１、４１２、４２１、４２２、４２３  導線
５１１、５２１  ビット線
９１１、９２１、９３１、９４１、９４２、９５１、９６１、９７１、９７２  マスクパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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