(57)【要約】【課題】  表示パネルの表示状態に与える影響を低減しながら、表示パネルの表示特性に柔軟に対応できる表示ドライバを提供すること。【解決手段】  表示パネルを駆動する走査ドライバ６００及びデータドライバ７００と、複数のＯＴＰセル１３０を有するＯＴＰ（Ｏｎｅ−Ｔｉｍｅ−ＰＲＯＭ）回路１００と、制御回路８００と、制御レジスタ４００とを有し、初期設定時に、前記ＯＴＰ回路１００には表示パネルの表示特性に対応した表示特性パラメータが書き込まれ、前記制御レジスタ４００は、前記ＯＴＰ回路１００から供給される前記表示特性パラメータを格納し、前記複数のＯＴＰセル１３０の各々は、フローティングゲートを有するフローティングゲート・トランジスタを含み、前記制御回路８００は、前記表示特性パラメータを前記ＯＴＰ回路１００から読み出して前記制御レジスタ４００に再び書き込むリフレッシュ動作を、前記表示パネルの非表示期間の前半の期間内に設定された所定のタイミングで行う。【選択図】      図１
2005195746.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルを駆動する走査ドライバ及びデータドライバと、複数のＯＴＰ（Ｏｎｅ−Ｔｉｍｅ−ＰＲＯＭ）セルを有するＯＴＰ回路と、制御回路と、制御レジスタとを有し、
初期設定時に、前記ＯＴＰ回路には表示パネルの表示特性に対応した表示特性パラメータが書き込まれ、
前記制御レジスタは、前記ＯＴＰ回路から供給される前記表示特性パラメータを格納し、
前記複数のＯＴＰセルの各々は、フローティングゲートを有するフローティングゲート・トランジスタを含み、
前記制御回路は、
前記表示特性パラメータを前記ＯＴＰ回路から読み出すときには、読み出し信号を前記ＯＴＰ回路に出力し、
前記表示特性パラメータを前記ＯＴＰ回路に書き込むときには、書き込み信号を前記ＯＴＰ回路に出力し、
前記表示特性パラメータを前記ＯＴＰ回路から読み出して前記制御レジスタに再び書き込むリフレッシュ動作を、前記表示パネルの非表示期間の前半の期間内に設定された所定のタイミングで行うことを特徴とする表示ドライバ。
【請求項２】
請求項１において、
前記複数のＯＴＰセルの各々は、
第１の電源のノードと、第２の電源のノードとの間に設けられた判定用トランジスタを有し、
前記判定用トランジスタのゲートには、基準電圧が入力されることを特徴とする表示ドライバ。
【請求項３】
請求項２において、
前記複数のＯＴＰセルの各々は、
前記第１の電源のノードと、前記第２の電源のノードとの間に前記判定用トランジスタと直列に設けられた第１の出力用トランジスタと、
前記第１の出力用トランジスタのゲートが接続される第１のノードと、前記第２の電源のノードとの間に設けられた第２の出力用トランジスタとを有し、
前記第２の出力用トランジスタのドレイン及びゲートが、前記第１のノードに接続されていることを特徴とする表示ドライバ。
【請求項４】
請求項３において、
前記複数のＯＴＰセルの各々は、
前記フローティングゲート・トランジスタのドレインが接続される第２のノードと、前記第１のノードとの間に設けられた読み出し用トランジスタを有し、
前記読み出し用トランジスタのゲートには、前記読み出し信号が入力されることを特徴とする表示ドライバ。
【請求項５】
請求項４において、
前記複数のＯＴＰセルの各々は、
前記第２のノードと、前記第２の電源のノードとの間に設けられた書き込み用トランジスタを有し、
前記書き込み用トランジスタのゲートには、前記書き込み信号が入力されることを特徴とする表示ドライバ。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記複数のＯＴＰセルの各々は、
前記第１の電源のノードと、前記第２のノードとの間に前記フローティングゲート・トランジスタと並列に設けられた保護トランジスタを有し、
前記制御回路は、
前記ＯＴＰ回路に対して読み出しまたは書き込みを行わないときには、前記フローティングゲート・トランジスタの劣化を保護する保護信号を前記保護トランジスタのゲートに出力することを特徴とする表示ドライバ。
【請求項７】
請求項３乃至６のいずれかにおいて、
前記ＯＴＰ回路は、前記フローティングゲート・トランジスタを有するリファレンスセルを有し、
前記リファレンスセルは、前記基準電圧を発生し、前記基準電圧を前記判定用トランジスタに供給することを特徴とする表示ドライバ。
【請求項８】
請求項７において、
前記リファレンスセルは、
前記第１の電源のノードと前記第２の電源のノードとの間に設けられる第３の出力用トランジスタを有し、
前記第３の出力用トランジスタのゲートが接続されるノードと前記第１の電源のノードとの間には、前記フローティングゲート・トランジスタが設けられ、
前記第３の出力用トランジスタの電流能力は前記ＯＴＰセルの前記第１の出力用トランジスタの電流能力よりも小さいことを特徴とする表示ドライバ。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記制御回路は、前記非表示期間において、前記走査ドライバが前記表示パネルを駆動する電圧と、前記データドライバが前記表示パネルを駆動する電圧とが、同一になるように制御することを特徴とする表示ドライバ。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記制御回路は、表示ドライバを制御するプロセッサユニットが前記制御回路にアクセスしている期間において、前記ＯＴＰ回路の前記リフレッシュ動作をディスイネーブルにすることを特徴とする表示ドライバ。
【請求項１１】
請求項１乃至１０のいずれかに記載されている表示ドライバは電源回路を有し、
前記表示特性パラメータは、コントラスト調整パラメータを含み、
前記電源回路は、前記ＯＴＰ回路から前記制御レジスタに書き込まれた前記コントラスト調整パラメータを前記制御レジスタから受け、前記コントラスト調整パラメータに基づいて所定の電圧を出力することを特徴とする表示ドライバ。
【請求項１２】
表示パネルを駆動する走査ドライバ及びデータドライバと、不揮発性記憶回路と、制御回路と、制御レジスタとを有し、
初期設定時に、前記不揮発性記憶回路には表示パネルの表示特性に対応した表示特性パラメータが書き込まれ、
前記制御レジスタは、前記不揮発性記憶回路から供給される前記表示特性パラメータを格納し、
前記制御回路は、
前記表示特性パラメータを前記不揮発性記憶回路から読み出して前記制御レジスタに再び書き込むリフレッシュ動作を、前記表示パネルの非表示期間の前半の期間内に設定された所定のタイミングで行うことを特徴とする表示ドライバ。
【請求項１３】
表示パネルを駆動する走査ドライバ及びデータドライバと、不揮発性記憶回路と、制御回路と、制御レジスタとを有し、
初期設定時に、前記不揮発性記憶回路には表示パネルの表示特性に対応した表示特性パラメータが書き込まれ、
前記制御レジスタは、前記不揮発性記憶回路から供給される前記表示特性パラメータを格納し、
前記制御回路は、
前記表示特性パラメータを前記不揮発性記憶回路から読み出して前記制御レジスタに再び書き込むリフレッシュ動作を、前記表示パネルの非表示期間に設定された所定のタイミングで行い、
表示ドライバを制御するプロセッサユニットが前記制御回路にアクセスしている期間においては、前記不揮発性記憶回路の前記リフレッシュ動作をディスイネーブルにすることを特徴とする表示ドライバ。
【請求項１４】
表示パネルを駆動する走査ドライバ及びデータドライバと、不揮発性記憶回路と、制御回路と、制御レジスタとを有し、
初期設定時に、前記不揮発性記憶回路には表示パネルの表示特性に対応した表示特性パラメータが書き込まれ、
前記制御レジスタは、前記不揮発性記憶回路から供給される前記表示特性パラメータを格納し、
前記制御回路は、
前記表示特性パラメータを前記不揮発性記憶回路から読み出して前記制御レジスタに再び書き込むリフレッシュ動作を、前記表示パネルの非表示期間に設定された所定のタイミングで行い、
前記非表示期間において、前記走査ドライバが前記表示パネルを駆動する電圧と、前記データドライバが前記表示パネルを駆動する電圧とが、同一になるように制御することを特徴とする表示ドライバ。
【請求項１５】
請求項１乃至１４のいずれかに記載されている表示ドライバと、表示パネルと、前記表示ドライバを制御するプロセッサユニットとを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバ及び表示ドライバを含む電子機器に関する。
【背景技術】
【０００２】
表示パネルの高解像度化にともない、表示パネルの高画質化を図るために表示パネルの表示特性を考慮することが課題であった。表示パネルの表示特性にはバラツキがあるため、様々な表示パネルに柔軟に対応できる表示ドライバが求められる。また、表示パネルの高解像度化は、外界からの静電気等の影響を受けやすくし、表示パネルを搭載した電子機器等の内部のレジスタに記憶されているデータに悪影響を与える可能性が生じた。
【０００３】
特許文献１に上記課題を解決する表示ドライバが記載されている。しかしながら、レジスタ等のリフレッシュ動作は、消費電力が大きく、表示パネルの表示状態に悪影響を与える可能性があった。
【特許文献１】特開２００３−２６３１３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、表示パネルの表示状態に与える影響を低減しながら、表示パネルの表示特性に柔軟に対応できる表示ドライバを提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、表示パネルを駆動する走査ドライバ及びデータドライバと、複数のＯＴＰ（Ｏｎｅ−Ｔｉｍｅ−ＰＲＯＭ）セルを有するＯＴＰ回路と、制御回路と、制御レジスタとを有し、初期設定時に、前記ＯＴＰ回路には表示パネルの表示特性に対応した表示特性パラメータが書き込まれ、前記制御レジスタは、前記ＯＴＰ回路から供給される前記表示特性パラメータを格納し、前記複数のＯＴＰセルの各々は、フローティングゲートを有するフローティングゲート・トランジスタを含み、前記制御回路は、前記表示特性パラメータを前記ＯＴＰ回路から読み出すときには、読み出し信号を前記ＯＴＰ回路に出力し、前記表示特性パラメータを前記ＯＴＰ回路に書き込むときには、書き込み信号を前記ＯＴＰ回路に出力し、前記表示特性パラメータを前記ＯＴＰ回路から読み出して前記制御レジスタに再び書き込むリフレッシュ動作を、前記表示パネルの非表示期間の前半の期間内に設定された所定のタイミングで行う表示ドライバに関係する。
【０００６】
本発明によれば、リフレッシュ動作によって電源電圧などに変化が生じても、表示パネルの表示状態に与える影響を緩和することができる。また、本発明によれば、ＯＴＰ回路はフローティングゲート・トランジスタを含むので、表示ドライバにＯＴＰ回路を内蔵させることが容易である。また、本発明によれば、表示ドライバに任意の表示特性パラメータを格納できるので、本発明に係る表示ドライバは、様々な表示パネルに柔軟に対応できる。
【０００７】
また、本発明に係る前記複数のＯＴＰセルの各々は、第1の電源のノードと、第２の電源のノードとの間に設けられた判定用トランジスタを有し、前記判定用トランジスタのゲートには、基準電圧が入力されてもよい。これにより、各ＯＴＰセルは書き込まれたデータを正確に出力できる。
【０００８】
また、本発明に係る前記複数のＯＴＰセルの各々は、前記第1の電源のノードと、前記第２の電源のノードとの間に前記判定用トランジスタと直列に設けられた第１の出力用トランジスタと、前記第１の出力用トランジスタのゲートが接続される第１のノードと、前記第２の電源のノードとの間に設けられた第２の出力用トランジスタとを有し、前記第２の出力用トランジスタのドレイン及びゲートが、前記第１のノードに接続されてもよい。これにより、各ＯＴＰセルは、各ＯＴＰセルに格納されているデータを出力することができる。
【０００９】
また、本発明に係る前記複数のＯＴＰセルの各々は、前記フローティングゲート・トランジスタのドレインが接続される第２のノードと、前記第１のノードとの間に設けられた読み出し用トランジスタを有し、前記読み出し用トランジスタのゲートには、前記読み出し信号が入力されてもよい。これにより、各ＯＴＰセルに格納されているデータを読み出すことができる。
【００１０】
また、本発明に係る前記複数のＯＴＰセルの各々は、前記第２のノードと、前記第２の電源のノードとの間に設けられた書き込み用トランジスタを有し、前記書き込み用トランジスタのゲートには、前記書き込み信号が入力されてもよい。これにより、任意のＯＴＰセルに対して書き込みを行うことができる。
【００１１】
また、本発明に係る前記複数のＯＴＰセルの各々は、前記第1の電源のノードと、前記第２のノードとの間に前記フローティングゲート・トランジスタと並列に設けられた保護トランジスタを有し、前記制御回路は、前記ＯＴＰ回路に対して読み出しまたは書き込みを行わないときには、前記フローティングゲート・トランジスタの劣化を保護する保護信号を前記保護トランジスタのゲートに出力してもよい。これにより、フローティングゲート・トランジスタをディスターブ電圧から保護することができる。
【００１２】
また、本発明に係る前記ＯＴＰ回路は、前記フローティングゲート・トランジスタを有するリファレンスセルを有し、前記リファレンスセルは、前記基準電圧を発生し、前記基準電圧を前記判定用トランジスタに供給してもよい。これにより、リファレンスセルの劣化特性をＯＴＰ回路の劣化特性に対応した劣化特性にすることができる。
【００１３】
また、本発明に係る前記リファレンスセルは、前記第1の電源のノードと前記第２の電源のノードとの間に設けられる第３の出力用トランジスタを有し、前記第３の出力用トランジスタのゲートが接続されるノードと前記第１の電源のノードとの間には、前記フローティングゲート・トランジスタが設けられ、前記第３の出力用トランジスタの電流能力は前記ＯＴＰセルの前記第１の出力用トランジスタの電流能力よりも小くてもよい。これにより、ＯＴＰ回路に最適な基準電圧を出力することができる。
【００１４】
また、本発明に係る前記制御回路は、前記非表示期間において、前記走査ドライバが前記表示パネルを駆動する電圧と、前記データドライバが前記表示パネルを駆動する電圧とが、同一になるように制御してもよい。これにより、リフレッシュ動作時の表示パネルへの影響を低減できる。
【００１５】
また、本発明に係る前記制御回路は、表示ドライバを制御するプロセッサユニットが前記制御回路にアクセスしている期間において、前記ＯＴＰ回路の前記リフレッシュ動作をディスイネーブルにしてもよい。これにより、電源電圧の変化等による誤動作を防止することができる。
【００１６】
また、本発明に係る表示ドライバは電源回路を有し、前記表示特性パラメータは、コントラスト調整パラメータを含み、前記電源回路は、前記ＯＴＰ回路から前記制御レジスタに書き込まれた前記コントラスト調整パラメータを前記制御レジスタから受け、前記コントラスト調整パラメータに基づいて所定の電圧を出力してもよい。これにより、電源回路は表示パネルに最適な駆動電圧を出力することができる。
【００１７】
また、本発明は、表示パネルを駆動する走査ドライバ及びデータドライバと、不揮発性記憶回路と、制御回路と、制御レジスタとを有し、初期設定時に、前記不揮発性記憶回路には表示パネルの表示特性に対応した表示特性パラメータが書き込まれ、前記制御レジスタは、前記不揮発性記憶回路から供給される前記表示特性パラメータを格納し、前記制御回路は、前記表示特性パラメータを前記不揮発性記憶回路から読み出して前記制御レジスタに再び書き込むリフレッシュ動作を、前記表示パネルの非表示期間の前半の期間内に設定された所定のタイミングで行う表示ドライバであってもよい。
【００１８】
また、本発明は、表示パネルを駆動する走査ドライバ及びデータドライバと、不揮発性記憶回路と、制御回路と、制御レジスタとを有し、初期設定時に、前記不揮発性記憶回路には表示パネルの表示特性に対応した表示特性パラメータが書き込まれ、前記制御レジスタは、前記不揮発性記憶回路から供給される前記表示特性パラメータを格納し、前記表示特性パラメータを前記不揮発性記憶回路から読み出して前記制御レジスタに再び書き込むリフレッシュ動作を、前記表示パネルの非表示期間に設定された所定のタイミングで行い、表示ドライバを制御するプロセッサユニットが前記制御回路にアクセスしている期間においては、前記不揮発性記憶回路の前記リフレッシュ動作をディスイネーブルにする表示ドライバであってもよい。
【００１９】
また、本発明は、表示パネルを駆動する走査ドライバ及びデータドライバと、不揮発性記憶回路と、制御回路と、制御レジスタとを有し、初期設定時に、前記不揮発性記憶回路には表示パネルの表示特性に対応した表示特性パラメータが書き込まれ、前記制御レジスタは、前記不揮発性記憶回路から供給される前記表示特性パラメータを格納し、前記制御回路は、前記表示特性パラメータを前記不揮発性記憶回路から読み出して前記制御レジスタに再び書き込むリフレッシュ動作を、前記表示パネルの非表示期間に設定された所定のタイミングで行い、前記非表示期間において、前記走査ドライバが前記表示パネルを駆動する電圧と、前記データドライバが前記表示パネルを駆動する電圧とが、同一になるように制御する表示ドライバであってもよい。
【００２０】
また、本発明は、上記のいずれかに記載されている表示ドライバと、表示パネルと、前記表示ドライバを制御するプロセッサユニットとを含む電子機器に関係する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２２】
１．電気光学装置
図１は、電気光学装置１を示すブロック図である。電気光学装置１は、ＭＰＵ（広義には表示ドライバを制御するプロセッサユニット）１０と、表示パネル（狭義には、液晶パネル）２０と、表示ドライバ３０を有する。
【００２３】
表示ドライバ３０は、ＯＴＰ回路（広義には不揮発性記憶回路）１００と、表示ＲＡＭ２００と、ＲＡＭ制御回路３００と、制御レジスタ４００と、電源回路５００と、走査ドライバ６００と、データドライバ７００と、制御回路８００とを含む。ＯＴＰ回路１００は、複数のＯＴＰセル１３０を含む。制御回路８００は、ＭＰＵ１０からの制御信号に従って、ＯＴＰ回路１００、ＲＡＭ制御回路３００、制御レジスタ４００、電源回路５００、走査ドライバ６００及びデータドライバ７００を制御する。
【００２４】
ＯＴＰ回路１００は、制御回路８００の制御信号に従って、例えばコントラスト調整パラメータ（広義には表示特性パラメータ）を記憶する。制御レジスタ４００は、ＯＴＰ回路１００の出力及び制御回路８００の制御信号に従ってコントラスト調整パラメータを記憶する。電源回路５００は、制御レジスタ４００から供給されるコントラスト調整パラメータに従って、所定の電圧を発生し、走査ドライバ６００及びデータドライバ７００に所定の電圧を供給する。ＲＡＭ制御回路３００は、制御回路８００の制御信号に従って、表示ＲＡＭ２００を制御する。表示ＲＡＭ２００はＲＡＭ制御回路３００の制御信号に従って、例えば１画面分の表示データを記憶し、データドライバ７００に表示データを出力する。なお、以下の図において、同符号のものは同様の意味を示す。
【００２５】
２．ＯＴＰ回路
図２は、ＯＴＰ回路１００、制御レジスタ４００及び制御回路８００の接続関係を示す図である。ＯＴＰ回路１００は、例えば１０個のＯＴＰセル１３０、即ち各ＯＴＰセルＯＴＰ１１〜ＯＴＰ１５及び各ＯＴＰセルＯＴＰ２１〜ＯＴＰ２５を含む。リファレンスセル１１０は各ＯＴＰ１１〜ＯＴＰ１５及び各ＯＴＰ２１〜ＯＴＰ２５の入力ＲＥＦに基準電圧電圧（Reference-Voltage）を出力する。各ＯＴＰ１１〜ＯＴＰ１５及び各ＯＴＰ２１〜ＯＴＰ２５はそれぞれ例えば１ビットの情報を記憶する。また、各ＯＴＰ１１〜ＯＴＰ１５及び各ＯＴＰ２１〜ＯＴＰ２５の出力ＲＱは、それぞれ制御レジスタ４００に接続される。本実施形態では、各ＯＴＰ１１〜ＯＴＰ１５を第１のＯＴＰセル群１０１とし、各ＯＴＰ２１〜ＯＴＰ２５を第２のＯＴＰセル群１０２とし、第１のＯＴＰセル群１０１及び第２のＯＴＰセル群１０２は例えば５ビットのデータを記憶できるが、これに限定されない。ＯＴＰセル１３０は例えば２ビットの情報を記憶するような構成でもよい。
【００２６】
初期設定時、第１のＯＴＰセル群１０１または第２のＯＴＰセル群１０２の少なくともいずれか一方には、コントラスト調整パラメータが制御回路８００の制御に従って書き込まれる。例えばＯＴＰ１１に対して書き込みを行う場合は、制御回路８００はハイレベルの書き込み信号ＷＲＳ１１をＯＴＰ１１の入力ＷＲに出力する。また、制御回路８００は、マスクビットＲＯＭ１２１またはマスクビットＲＯＭ１２２に、第１のＯＴＰセル群１０１または第２のＯＴＰセル群１０２のいずれかの出力を選択するためのビット情報を書き込む。例えば、第２のＯＴＰセル群１０２に格納されているデータを制御レジスタ４００に出力する場合は、マスクビットＲＯＭ１２２の出力がローレベルになるようなビット情報を、初期設定時にマスクビットＲＯＭ１２２に書き込めばよい。なお、本実施形態では各マスクビットＲＯＭ１２１、１２２はフローティングゲートを有するフローティングゲート・トランジスタ（広義には不揮発性メモリ素子）で構成されている。
【００２７】
制御回路８００は、２つの読み出しモード（読み出しモード１、読み出しモード２）を有している。
【００２８】
読み出しモード１では、各マスクビットＲＯＭ１２１、１２２に書き込まれたビット情報に応じて、制御回路８００は、第１のＯＴＰセル群１０１または第２のＯＴＰセル群１０２のいずれかに読み出し信号ＸＲＥＡＤを出力する。これにより、第１のＯＴＰセル群１０１または第２のＯＴＰセル群１０２のいずれかに記憶されているコントラスト調整パラメータが制御レジスタ４００に出力される。
【００２９】
例えばマスクビットＲＯＭ１２１にのみ書き込みが行われた場合、即ち、マスクビットＲＯＭ１２１の出力がローレベルであり、マスクビットＲＯＭ１２２の出力がハイレベルであるときは、第１のＯＴＰセル群１０１に格納されているコントラスト調整パラメータがコントラスト調整に使用される。逆にマスクビットＲＯＭ１２２にのみ書き込みが行われた場合、即ち、マスクビットＲＯＭ１２１の出力がハイレベルであり、マスクビットＲＯＭ１２２の出力がローレベルであるときは、第２のＯＴＰセル群１０２に格納されているコントラスト調整パラメータがコントラスト調整に使用される。また、各マスクビットＲＯＭ１２１、１２２のそれぞれの出力がローレベルの時は、第２のＯＴＰセル群１０２に格納されているコントラスト調整パラメータがコントラスト調整に使用される。
【００３０】
各マスクビットＲＯＭ１２１、１２２に書き込まれているビット情報は制御レジスタ４００に格納されるので、制御回路８００は制御レジスタ４００の出力を調べることで、各マスクビットＲＯＭ１２１、１２２に書き込まれているビット情報を調べることができる。変形例として、各マスクビットＲＯＭ１２１、１２２の出力ＲＱを制御回路８００に接続してもよい。なお、各信号の符号の先頭文字Ｘは、負論理を意味する。
【００３１】
読み出しモード２では、制御回路８００は、各マスクビットＲＯＭ１２１、１２２に格納されている情報に依存せずに、第１のＯＴＰセル群１０１または第２のＯＴＰセル群１０２のうち、任意のＯＴＰセル群に読み出し信号ＸＲＥＡＤを出力することもできる。
【００３２】
ＯＴＰ回路１００からコントラスト調整パラメータを読み出すときには、制御回路８００は、読み出し信号ＸＲＥＡＤをＯＴＰ回路１００に出力する。例えばＯＴＰ回路１００のＯＴＰ２１の入力ＲＤに読み出し信号ＸＲＥＡＤが入力される。ここで、読み出しモード１の場合は、マスクビットＲＯＭ１２１にのみ書き込みがされている時は第１のＯＴＰセル群１０１を選択し、マスクビットＲＯＭ１２２にのみ書き込みがされている時または各マスクビットＲＯＭ１２１、１２２の両方に書き込みがされている時は第２のＯＴＰセル群１０２を選択する。また、読み出しモード２の場合は、制御回路８００によって、任意のＯＴＰセル群が選択される。なお、選択されたＯＴＰセル群に格納されているコントラスト調整パラメータがコントラスト調整に使用される。
【００３３】
上述のように本実施形態では、制御回路８００の制御によって、２つのＯＴＰセル群１０１、１０２を使い分けることができる。本実施形態のフローティングゲート・トランジスタＰＲＯＭは、消去ができないＯＴＰＲＯＭ（One-Time-PROM）であるが、複数のＯＴＰセル群がＯＴＰ回路１００に設けられているので、初期設定時の誤書き込みに対応することできる。
【００３４】
本実施形態では一例として５ビットのコントラスト調整パラメータがＯＴＰ回路１００に格納されているが、他の表示特性パラメータが格納されてもよい。例えば、ＯＴＰセル１３０の数を変更することで、コントラスト調整パラメータの他に、表示特性パラメータ（例えば、階調情報、発振周波数、ＰＷＭの設定情報等）がＯＴＰ回路１００に格納されてもよい。階調情報には例えばＦＲＣ（フレームレートコントロール）駆動方式に用いられるフレームレートなどが考えられる。また、ＰＷＭの設定情報には、階調クロックパルスのパルスの立ち上がりタイミングの設定情報などが考えられる。
【００３５】
さらには、電気光学装置１または表示ドライバ３０などの固有情報（例えば製品番号、ＩＤナンバー、ロットナンバー等）がＯＴＰ回路１００に格納されてもよい。また、リファレンスセル１１０は、各ＯＴＰセル１３０内に設けられてもよい。
【００３６】
図３は１つのＯＴＰセル群で構成されたＯＴＰ回路１９０と制御回路８００と、制御レジスタ４００を示す図である。図３のＯＴＰセル群１０３は、一例として５つのＯＴＰセル１３０で構成されているが、図２の説明と同様にこれに限定されない。リファレンスセル１１０は各ＯＴＰセルＯＴＰ３１〜ＯＴＰ３５の入力ＲＥＦに基準電圧（Ｒｅｆｅｒｅｎｃｅ−Ｖｏｌｔａｇｅ）を出力する。
【００３７】
初期設定時、制御回路８００は、ＯＴＰ回路１９０にコントラスト調整パラメータを書き込む。コントラスト調整パラメータを読み出す際には、制御回路８００は読み出し信号ＸＲＥＡＤを各ＯＴＰセルＯＴＰ３１〜ＯＴＰ３５の入力ＲＤに出力する。これにより、ＯＴＰ回路１９０はコントラスト調整パラメータを制御レジスタ４００に出力する。
【００３８】
本実施形態は、図２のＯＴＰ回路１００の代わりに図３に示されるＯＴＰ回路１９０を適用する変形例も可能である。
【００３９】
図４は、ＯＴＰセル１３０を示す回路図である。また、図５はＯＴＰセル１３０に対する各動作（書き込み、読み出し、スタンバイ）における、電圧ＶＯＴＰの値と、保護信号ＸＰＲＯＴ、読み出し信号ＸＲＥＡＤ及び書き込み信号ＷＲＲＯＭの信号レベルを示す図である。
【００４０】
図４のＯＴＰセル１３０に対して読み出し又は書き込みの何れも行わない場合、即ちスタンバイ時においては、制御回路８００は、保護トランジスタＰＴＲのゲート電極に図５に示されるようなアクティブ（ローレベル）な保護信号ＸＰＲＯＴを出力する。即ち、図５に示されるように保護トランジスタＰＴＲがオン状態となる。これにより、フローティングゲート・トランジスタＰＲＯＭのソース及びドレインが同電位にされるので、フローティングゲート・トランジスタＰＲＯＭの劣化を防ぐことができる。なお、図５によるとスタンバイ時においては、電圧ＶＯＴＰはスタンバイ電圧ＶＳＴ（例えば３Ｖ）に設定されているが、スタンバイ電圧ＶＳＴは電圧ＶＳＳでもよい。また、図４の符号ＲＥＦは、リファレンスセル１１０の出力を示す。
【００４１】
初期設定時、図４のＯＴＰセル１３０に書き込み動作を行う場合は、制御回路８００は、電圧ＶＯＴＰを書き込み用電圧ＶＷＲ（例えば７Ｖ）に設定する。また、制御回路８００は、書き込み用トランジスタＷＴＲのゲートに図５に示されるようなアクティブ（ハイレベル）な書き込み信号ＷＲＲＯＭを出力する。これにより、書き込み用トランジスタＷＴＲは図５に示されるようにオン状態となる。電圧ＶＳＳは例えば０Ｖである。即ち、フローティングゲート・トランジスタＰＲＯＭのソースに電圧ＶＷＲが印加され、フローティングゲート・トランジスタＰＲＯＭのドレインには電圧ＶＳＳが印加される。このようにフローティングゲート・トランジスタＰＲＯＭに高電圧（書き込み用電圧ＶＷＲ）が印加されると、フローティングゲート・トランジスタＰＲＯＭ内のＰＮ接合がブレークダウンされ、電子が放出される。放出された電子がフローティングゲート・トランジスタＰＲＯＭのゲート電極にトラップされるので、フローティングゲート・トランジスタＰＲＯＭのチャネル領域にチャネルが形成される。即ち、フローティングゲート・トランジスタＰＲＯＭに書き込みが行われると、フローティングゲート・トランジスタＰＲＯＭのソース・ドレイン間は電気的に導通になる。
【００４２】
なお、書き込み動作時においては、図５に示されるように保護信号ＸＰＲＯＴの信号レベルは、ハイレベル（ノンアクティブ）に設定され、保護トランジスタＰＴＲはオフ状態となる。また、図５に示されるように、読み出し用トランジスタＲＴＲのゲートに入力される読み出し信号ＸＲＥＡＤの信号レベルは、ハイレベル（ノンアクティブ）に設定されている。これにより、読み出し用トランジスタＲＴＲはオフ状態となり、トランジスタＴＲ１及びＴＲ２はオン状態となる。トランジスタＴＲ１のソースには電圧ＶＳＳが印加されているので、図４のＯＴＰセル１３０の出力ＲＱの電圧は、電圧ＶＳＳとなる。即ち、書き込み動作時においては、ＯＴＰセル１３０の出力ＲＱの電圧は電圧ＶＳＳとなる。また、図５に示されるようにトランジスタＴＲ２がオン状態になることにより、第１及び第２の出力用トランジスタＱＴＲ１、ＱＴＲ２のそれぞれのゲート電極に電圧ＶＳＳが印加されるので、第１及び第２の出力用トランジスタＱＴＲ１、ＱＴＲ２は確実にオフ状態となる。
【００４３】
図４のＯＴＰセル１３０から読み出しを行う場合は、制御回路８００は、図５に示されるようなアクティブ（ローレベル）な読み出し信号ＸＲＥＡＤを読み出し用トランジスタＲＴＲのゲートに出力し、ノンアクティブ（ローレベル）な書き込み信号ＷＲＲＯＭを書き込み用トランジスタＷＴＲのゲートに出力する。これにより、読み出し用トランジスタＲＴＲはオン状態となり、トランジスタＴＲ１、トランジスタＴＲ２及び書き込み用トランジスタＷＴＲはオフ状態となる。また、制御回路８００は、保護トランジスタＰＴＲのゲートにノンアクティブ（ハイレベル）な保護信号ＸＰＲＯＴを出力する。これにより、保護トランジスタＰＴＲはオフ状態となる。
【００４４】
さらに、制御回路８００は、図５に示されるように電圧ＶＯＴＰを読み出し用電圧ＶＲＤ（例えば３Ｖ）に設定する。また、判定用トランジスタＤＴＲのゲートにはリファレンスセル１１０の出力（広義には基準電圧）が供給される。図４のフローティングゲート・トランジスタＰＲＯＭに対して書き込み動作が行われている場合、フローティングゲート・トランジスタＰＲＯＭのソース・ドレイン間は電気的に導通となるので、図４の第１及び第２のノードＮＤ１、ＮＤ２に電流が流れる。即ち、第１及び第２の出力用トランジスタＱＴＲ１、ＱＴＲ２がオン状態となる。第１及び第２の出力用トランジスタＱＴＲ１、ＱＴＲ２は互いに同サイズに設計されているので、各トランジスタＱＴＲ１、ＱＴＲ２のそれぞれの電流供給能力は同じである。つまり、各トランジスタＱＴＲ１、ＱＴＲ２のゲートがノードＮＤ１に接続されているので、トランジスタＱＴＲ１のオン抵抗は、トランジスタＱＴＲ２と同様に小さくなる。また、判定用トランジスタＤＴＲのゲートにはリファレンスセル１１０の出力が供給されているので、判定用トランジスタＤＴＲはオン状態となるが、リファレンスセル１１０の出力電圧は比較的高い電圧に設定されているため、判定用トランジスタＤＴＲの電流供給能力は、トランジスタＱＴＲ１の電流供給能力より小さい。つまり、トランジスタＤＴＲのオン抵抗よりもトランジスタＱＴＲ１のオン抵抗が小さくなるので、図４のＯＴＰセル１３０の出力ＲＱの電圧は、ローレベルの電圧（電圧ＶＳＳより若干高い電圧）となる。
【００４５】
ところが、図４のフローティングゲート・トランジスタＰＲＯＭが、書き込みされていないフローティングゲート・トランジスタＰＲＯＭである場合、フローティングゲート・トランジスタＰＲＯＭのソース・ドレイン間は電気的に非導通となるので、第１及び第２のノードＮＤ１、ＮＤ２に電流が流れない。これにより、第１及び第２の出力用トランジスタＱＴＲ１、ＱＴＲ２は図５に示されるようにオフ状態となる。これにより、トランジスタＱＴＲ１のオン抵抗はトランジスタＤＴＲのオン抵抗よりも十分に大きくなるので、図４のＯＴＰセル１３０の出力ＲＱの電圧は、ハイレベルの電圧（読み出し電圧ＶＲＤより若干低い電圧）となる。
【００４６】
図６はリファレンスセル１１０の回路図である。フローティングゲート・トランジスタＲＰＲＯＭは、例えば製品の検査時に書き込みが行われる。これにより、フローティングゲート・トランジスタＲＰＲＯＭのソース・ドレイン間は電気的に導通な状態となる。また、フローティングゲート・トランジスタＲＰＲＯＭは、図４のフローティングゲート・トランジスタＰＲＯＭと同一サイズ、同一構造であるが、これに限定されない。また、第３の出力用トランジスタＱＴＲ３のサイズは、図４の第１の出力用トランジスタＱＴＲ１のサイズより小さくなるように構成されている。第３の出力用トランジスタＱＴＲ３のサイズは、第１の出力用トランジスタＱＴＲ１のサイズの例えば１／８になるように構成されている。第４の出力用トランジスタＱＴＲ４は、図４の第１の出力用トランジスタＱＴＲ１と同一サイズになるように構成されている。
【００４７】
製品の検査時、図６のリファレンスセル１１０に書き込み動作を行う場合は、前述のとおり制御回路８００は、電圧ＶＯＴＰを書き込み用電圧ＶＷＲ（例えば７Ｖ）に設定する。また、制御回路８００は、書き込み用トランジスタＲＷＴＲのゲートに図５に示されるようなアクティブ（ハイレベル）な書き込み信号ＷＲＲＯＭを出力する。これにより、書き込み用トランジスタＲＷＴＲは図５に示されるようにオン状態となる。電圧ＶＳＳは例えば０Ｖである。即ち、フローティングゲート・トランジスタＲＰＲＯＭのソースに電圧ＶＷＲが印加され、フローティングゲート・トランジスタＲＰＲＯＭのドレインには電圧ＶＳＳが印加される。このようにフローティングゲート・トランジスタＲＰＲＯＭに高電圧（書き込み用電圧ＶＷＲ）が印加されると、フローティングゲート・トランジスタＲＰＲＯＭ内のＰＮ接合がブレークダウンされ、電子が放出される。放出された電子がフローティングゲート・トランジスタＲＰＲＯＭのゲート電極にトラップされるので、フローティングゲート・トランジスタＲＰＲＯＭのチャネル領域にチャネルが形成される。即ち、フローティングゲート・トランジスタＲＰＲＯＭに書き込みが行なわれると、フローティングゲート・トランジスタＲＰＲＯＭのソース・ドレイン間は電気的に導通になる。
【００４８】
なお、書き込み動作時においては、図５に示されるように保護信号ＸＰＲＯＴの信号レベルは、ハイレベル（ノンアクティブ）に設定され、保護トランジスタＲＰＴＲはオフ状態となる。また、図５に示されるように、読み出し用トランジスタＲＲＴＲのゲートに入力される読み出し信号ＸＲＥＡＤの信号レベルは、ハイレベル（ノンアクティブ）に設定されている。これにより、読み出し用トランジスタＲＲＴＲはオフ状態となり。トランジスタＴＲ４及びＴＲ５はオン状態となる。トランジスタＴＲ４のソースには電圧ＶＳＳが印加されているので、図６のリファレンスセル１１０の出力ＲＥＦの電圧は、電圧ＶＳＳとなる。即ち、書き込み動作時においては、リファレンスセル１１０の出力ＲＥＦの電圧は電圧ＶＳＳとなる。また、図５に示されるようにトランジスタＴＲ５がオン状態になることにより、第３および第４の出力用トランジスタＱＴＲ３、ＱＴＲ４のそれぞれのゲート電極に電圧ＶＳＳが印加されるので、第３及び第４の出力用ＱＴＲ３、ＱＴＲ４は確実のオフ状態となる。
【００４９】
図４のＯＴＰセル１３０に対して読み出し動作を行う場合には、図６のリファレンスセルに対しても同様に読み出し動作を行う。
【００５０】
図６のリファレンスセル１１０から読み出しを行う場合は、制御回路８００は、図５に示されるようなアクティブ（ローレベル）な読み出し信号ＸＲＥＡＤを読み出し用トランジスタＲＲＴＲのゲートに出力し、ノンアクティブ（ローレベル）な書き込み信号ＷＲＲＯＭを書き込み用トランジスタＲＷＴＲのゲートに出力する。これにより、読み出し用トランジスタＲＲＴＲはオン状態となり、トランジスタＴＲ４、トランジスタＴＲ５及び書き込み用トランジスタＲＷＴＲはオフ状態となる。また、制御回路８００は、保護トランジスタＲＰＴＲのゲートにノンアクティブ（ハイレベル）な保護信号ＸＰＲＯＴを出力する。これにより、保護トランジスタＲＰＴＲはオフ状態となる。
【００５１】
前述のとおり、制御回路８００は、ＯＴＰセル１３０に対して読み出し動作を行う際に、電圧ＶＯＴＰを読み出し用電圧ＶＲＤ（例えば３Ｖ）に設定し、保護信号ＸＰＲＯＴをノンアクティブ（ハイレベル）な信号に設定する。図６のフローティングゲート・トランジスタＲＰＲＯＭに対して書き込み動作が行われているため、フローティングゲート・トランジスタＲＰＲＯＭのソース・ドレイン間は電気的に導通となるので、図６の第３及び第４のノードＮＤ３、ＮＤ４に電流が流れる。即ち、第３及び第４の出力用トランジスタＱＴＲ３、ＱＴＲ４がオン状態となり第３の出力用トランジスタＱＴＲ３のソース・ドレイン間に電流が流れる。このとき、第３の出力用トランジスタＱＴＲ３のトランジスタサイズは、第４の出力用トランジスタＱＴＲ４のサイズの１／８に構成されているので、第３の出力用トランジスタＱＴＲ３の電流供給能力は、第４の出力用トランジスタＱＴＲ４の電流供給能力の１／８となる。これにより、リファレンスセル１１０の出力ＲＥＦは、トランジスタＱＴＲ３とトランジスタＱＴＲ４とを同一サイズにしたときの電圧レベルよりも高い電圧レベルとなる。
【００５２】
本実施形態では、リファレンスセル１１０がＯＴＰ回路１００のフローティングゲート・トランジスタＰＲＯＭと同一サイズ、同一構造のフローティングゲート・トランジスタＲＰＲＯＭを含むので、ＯＴＰ回路１００と同様の特性劣化をリファレンスセル１１０が有する。これにより、ＯＴＰ回路１００は高精度に表示特性パラメータを記憶できる。なお、本実施形態の変形例として、リファレンスセル１１０に保護トランジスタＲＰＴＲを設けない構成も可能である。
【００５３】
３．リフレッシュ動作
図７は、制御レジスタにコントラスト調整パラメータ（広義には表示特性パラメータ）を再書き込みするリフレッシュ動作のタイミングを示す図である。基準クロックＣＬは、内部発振器等で生成される同期信号である。本実施形態では、１フレーム毎に非表示期間が設けられているが、２フレーム毎またはｍ（ｍは３以上の自然数）フレーム毎に非表示期間を設けてもよい。図１のＲＡＭ制御回路３００は表示期間が終了するとＡ１に示されるように表示期間終了パルスＣＯＭＥＮＤを発生し、制御回路８００に出力する。制御回路８００は、表示期間終了パルスＣＯＭＥＮＤを受けると、基準クロックＣＬに同期して、Ａ２に示されるようにＯＴＰ回路１００へ出力する読み出し信号ＸＲＥＡＤをローレベルに立ち下げ、その後、Ａ３に示されるように制御レジスタ４００へ出力する制御レジスタラッチ信号ＬＰＯＴＰをローレベルに立ち下げる。制御レジスタ４００は、制御レジスタラッチ信号ＬＰＯＴＰに応じて、ＯＴＰ回路１００からのコントラスト調整パラメータを格納する。
【００５４】
図７のＡ２に示される読み出し信号ＸＲＥＡＤの立ち下がりタイミングは、Ａ１に示される表示期間終了パルスＣＯＭＥＮＤの立ち下がりタイミングから基準クロックＣＬの１周期分遅れているだけである。つまり、本実施形態では、リフレッシュ動作の開始タイミングは、表示期間終了後なるべく早い時刻である非表示期間の前半期間に設定される。なお、非表示期間の前半期間は、図７のＡ４で示される非表示期間の中心よりも、前の期間である。
【００５５】
図８は、リフレッシュ動作のタイミングと電源電圧の関係を示す図である。ＯＴＰ回路１００に対して読み出し動作を行うと、図８のＢ１に示されるように表示ドライバ内の電源電圧が一時的に下がってしまう。その後、電源電圧は電圧ＶＤＤに回復する。
【００５６】
図９は、書き込み動作が行われたＯＴＰセル１３０に対して読み出し動作を行うときのＯＴＰセル１３０の状態を示す図である。書き込み動作が行われたＯＴＰセル１３０に対して読み出し動作がおこなわれると、読み出し用トランジスタＲＴＲがオン状態となり、フローティングゲート・トランジスタＰＲＯＭのソース・ドレイン間は電気的に導通なので、第２の出力用トランジスタＱＴＲ２がオン状態となる。即ち、図９のＣ１に示される経路で貫通電流が流れる。これにより、リフレッシュ動作時に図１の表示ドライバ３０内の電源電圧が降下する。電源電圧の降下は、表示パネルの表示状態に悪影響を及ぼすおそれがある。ところが本実施形態では、リフレッシュ動作が図７に示されるように非表示期間の前半期間に行われているため、表示期間が開始されるときには電源電圧は電圧ＶＤＤに回復している。このため、表示状態に悪影響を及ぼすことなく表示特性パラメータのリフレッシュ動作を行うことができる。
【００５７】
図１０は、ＭＰＵアクセス時にリフレッシュ動作をディスイネーブルに設定する論理回路８１０を示す図である。この論理回路８１０は制御回路８００に含まれる。論理回路８１０には、ＭＰＵ（広義には表示ドライバを制御するプロセッサユニット）からの書き込み信号ＸＷＲ及び読み出し信号ＸＲＤが入力される。また、制御回路８００が出力する読み出し信号ＸＲＥＡＤ及び制御レジスタラッチ信号ＬＰＯＴＰが論理回路８１０に入力される。
【００５８】
論理回路８１０の出力ＸＲＥＡＤ’は、制御回路８００の読み出し信号ＸＲＥＡＤとしてＯＴＰ回路１００に入力される。また、論理回路８１０の出力ＬＰＯＴＰ’は、制御レジスタ４００には、制御回路８００の制御レジスタラッチ信号ＬＰＯＴＰとして制御レジスタに入力される。
【００５９】
制御回路８００は、前述の通り、表示期間終了パルスＣＯＭＥＮＤに応じて、アクティブ（ローレベル）な読み出し信号ＸＲＥＡＤ及び制御レジスタラッチ信号ＬＰＯＴＰを出力する。ところが、ＭＰＵから制御回路８００にアクセスがあると、書き込み信号ＸＷＲまたは読み出し信号ＸＲＤがアクティブ（ローレベル）になり、回路ＮＡＮＤ１の出力がハイレベルになる。すると、この場合、出力ＸＲＥＡＤ’及びＬＰＯＴＰ’は、読み出し信号ＸＲＥＡＤ及び制御レジスタラッチ信号ＬＰＯＴＰに関係なく常にハイレベルである。即ち、ＭＰＵアクセス時は常にリフレッシュ動作が行われない。
【００６０】
図１１は、図１０の論理回路８１０の入力信号と出力信号の関係を示すタイミング波形図である。図１１に示されているように、ＭＰＵアクセス時においては、読み出し信号ＸＲＥＡＤ及び制御レジスタラッチ信号ＬＰＯＴＰがアクティブ（ローレベル）であっても、出力ＸＲＥＡＤ’及びＬＰＯＴＰ’は常にハイレベルである。ＭＰＵアクセス時は、消費電力が大きくなるため、リフレッシュ動作を平行して行うと、誤動作を生じさせてしまう可能性が高くなる。また、ＭＰＵのアクセスが行われるタイミングは、非同期である。ところが、本実施形態の論理回路８１０を用いれば、非同期で行われるＭＰＵのアクセス時に対しても、リフレッシュ動作の無効化が可能となる。
【００６１】
変形例として、論理回路８１０を制御回路８００の外側に設けてもよいし、また、制御回路８００は論理回路８１０を含まない構成も可能である。
【００６２】
図１２は、制御レジスタ４００に含まれるラッチ回路４１０の回路図である。複数のラッチ回路４１０が制御レジスタ４００に含まれ、本実施形態では例えば１２個のラッチ回路４１０が含まれる。図２の各マスクビットＲＯＭ１２１、１２２、各ＯＴＰセルＯＴＰ１１〜ＯＴＰ１５及びＯＴＰ２１〜２５の出力ＲＱのそれぞれにラッチ回路４１０のデータ入力端子ＸＤが接続される。リセット入力端子ＸＲは、ラッチ回路４１０の出力Ｍを強制的にローレベルにしたいときに、ローレベルの信号が入力される端子である。例えば検査を行うときなどのリファレンスセル１１０のフローティングゲート・トランジスタＲＰＲＯＭに書き込み動作が行われていないときは、強制的に出力Ｍをローレベルにするため、リセット入力端子ＸＲにはローレベルの信号が入力される。通常動作時は、常にハイレベルの信号がリセット入力端子ＸＲに入力される。
【００６３】
クロック入力端子ＣＰには、制御回路８００から制御レジスタラッチ信号ＬＰＯＴＰ（ＬＰＯＴＰ’）が入力される。クロック入力端子ＸＣＰには、制御レジスタラッチ信号ＬＰＯＴＰ（ＬＰＯＴＰ’）の反転信号である反転ラッチ信号ＸＬＰＯＴＰが入力される。各インバータＣＧ１、ＣＧ２はクロックドＣＭＯＳゲートを有する。例えばインバータＣＧ１は、インバータＣＧ１の端子ＰＧ１にローレベルの信号が入力されると同時にインバータＣＧ１の端子ＮＧ１にハイレベルの信号が入力されたとき、インバータ機能がアクティブにされる。即ち、インバータＣＧ１の入力ＩＮ１に入力される信号の反転を出力Ｑ１から出力する。逆にインバータＣＧ１の各端子ＰＧ１、ＮＧ１にそれぞれハイレベル、ローレベル信号が同時に入力された場合、インバータＣＧ１の出力Ｑ１は、ハイインピーダンス状態となる。インバータＣＧ２も同様の動作をする。
【００６４】
ここで、マスクビットＲＯＭ１２１、１２２またはＯＴＰセル１３０の出力ＲＱがハイレベルであったとき、即ちデータ入力端子ＸＤにハイレベルの信号が入力されたときを考える。リフレッシュ動作が行われる場合、端子ＣＰに入力される制御レジスタラッチ信号ＬＰＯＴＰ（ＬＰＯＴＰ’）が図１１のＤ１に示されるようにローレベルになる。すると、端子ＸＣＰに入力される反転ラッチ信号ＸＬＰＯＴＰはハイレベルとなる。これにより、インバータＣＧ１の端子ＰＧ１にはローレベルの信号が入力され、端子ＮＧ１にはハイレベルの信号が入力されるので、インバータＣＧ１のインバータ機能はアクティブにされる。即ち、インバータＣＧ１の入力ＩＮ１にハイレベルの信号が入力されているので、インバータＣＧ１の出力Ｑ１からローレベルの信号が出力される。インバータＣＧ２の出力Ｑ２はハイインピーダンス状態にあるので、このときの、ラッチ回路４１０の出力Ｍはローレベルとなる。さらに、端子ＸＲに入力されたハイレベルの信号及び出力Ｑからのローレベルの信号が回路ＮＡＮＤ２に入力されるので回路ＮＡＮＤ２はハイレベルの信号をインバータＣＧ２の入力ＩＮ２に出力する。
【００６５】
今度は、図１１のＤ２に示されるように端子ＣＰに入力される制御レジスタラッチ信号ＬＰＯＴＰ（ＬＰＯＴＰ’）がハイレベルになるので、それに伴い端子ＸＣＰに入力される反転ラッチ信号ＸＬＰＯＴＰはローレベルになる。これにより、インバータＣＧ２の端子ＮＧ２にはハイレベルの信号が入力され、インバータＣＧ２の端子ＰＧ２にはローレベルの信号が入力されるので、インバータＣＧ２のインバータ機能はアクティブにされる。即ち、インバータＣＧ２の入力ＩＮ２には回路ＮＡＮＤ２からハイレベルの信号が入力されているので、インバータＣＧ２の出力Ｑ２からローレベルの信号が出力される。インバータＣＧ１の出力Ｑ１はハイインピーダンス状態にあるので、このときの、ラッチ回路４１０の出力Ｍはローレベルとなる。
【００６６】
つまり、ラッチ回路４１０のデータ入力端子ＸＤにハイレベルの信号が入力されると、ラッチ回路４１０の出力Ｍは常にローレベルである。データ入力端子ＸＤにローレベルの信号が入力されたときも同様に考えることができるので、ラッチ回路４１０の出力Ｍは常にハイレベルとなる。
【００６７】
制御レジスタラッチ信号ＬＰＯＴＰ（ＬＰＯＴＰ’）がハイレベルの期間、即ちＣＧ２がアクティブな期間において、回路ＮＡＮＤ２の出力は保持されるので、回路ＮＡＮＤ２及びインバータＣＧ２で構成される部分を保持回路４１１と見なすことができる。つまり、ラッチ回路４１０は、インバータの機能と保持回路４１１の機能を含む。
【００６８】
例えば図２のマスクビットＲＯＭ１２１に含まれるフローティングゲート・トランジスタＰＲＯＭに書き込みが行われた場合、マスクビットＲＯＭ１２１の出力ＲＱはローレベルである。しかしながら、この出力ＲＱはラッチ回路４１０に入力されるので、ラッチ回路４１０のインバータＣＧ１を経由してハイレベルの信号がラッチ回路４１０の出力Ｍから出力される。つまり、図２のマスクビットＲＯＭ１２１に書き込みを行った場合は、制御レジスタ４００の出力はハイレベルになるので、初期設定時の書き込みと制御レジスタ４００の出力との整合がとれる。これにより、本実施形態に係る表示ドライバ３０を使用するユーザーが、容易に初期設定（コントラスト調整パラメータの設定等）できる
なお、ラッチ回路４１０の変形例として、インバータＣＧ１をＣＭＯＳインバータに置き換え、保持回路４１１をフリップフロップ回路等に置き換えることも可能であるが、本実施形態はクロックドＣＭＯＳゲートを用いているので、ラッチ回路４１０の回路規模を小さくすることができる。
【００６９】
図１３は、表示パネルの画素に印加される電圧を示すタイミング波形図である。例えば、非表示期間において、Ｅ１に示されるように走査線に電圧ＭＶ２が印加され、データ線にはＥ２に示されるように電圧Ｖ１が印加されると、対応する画素にはＥ３に示されるように電圧（ＭＶ２−Ｖ１、例えば−６Ｖ）が印加される。非表示期間においては、図１の走査ドライバ６００は走査線に電圧ＶＣを供給する。また、非表示期間において、Ｅ４に示されるように図１のデータドライバ７００はデータ線に電圧ＶＣを供給する。即ち、Ｅ５に示されるように、非表示期間において画素に印加される電圧が０Ｖとなる。つまり、非表示期間において、走査ドライバ６００が走査線に供給する電圧と、データドライバ７００がデータ線に供給する電圧とを同一にすることで、画素に印加される電圧を０Ｖに設定する。画素に印加される電圧が０Ｖなので、リフレッシュ動作によって電圧が降下しても表示パネルの表示状態は全く影響を受けない。上述により、本実施形態ではさらに表示状態に悪影響の少ないリフレッシュ動作が可能となる。
【００７０】
４．効果
本実施形態では、ＯＴＰ回路１００（広義には不揮発性記憶回路）にフローティングゲート・トランジスタＰＲＯＭ（狭義にはＯＴＰ：Ｏｎｅ−Ｔｉｍｅ−ＰＲＯＭ）を用いている。フローティングゲート・トランジスタＰＲＯＭは、通常のトランジスタのゲートがフローティング状態されたものなので、表示ドライバ内に既存のプロセスで容易に製造できる。即ち、製造コストの削減が可能である。また、本実施形態で用いられたフローティングゲート・トランジスタＰＲＯＭは、消去可能なＰＲＯＭであってもよい。
【００７１】
また、本実施形態では、リフレッシュ動作のタイミングが、非表示期間の前半期間に設定されている。これにより、リフレッシュ動作によって電源電圧が降下しても、表示パネルの表示状態に影響を与えないので、画面のちらつきなどを抑え、表示パネルをより高画質に駆動することができる。今後の表示パネルの高解像度化にともない、外界からの静電気等の影響は一層強くなり、リフレッシュ動作の動作回数も増大する。つまり、本実施形態はリフレッシュ動作時の表示状態に与える影響を低減できるので、高解像度な表示パネルにおいても絶大な効果を発揮できる。
【００７２】
また、表示パネルが高解像度化されると、表示データのデータ量も大きくなるので、ＭＰＵのアクセス回数も増大する。ところが、本実施形態ではＭＰＵ（広義には表示ドライバを制御するプロセッサユニット）が制御回路８００にアクセスしている期間は、リフレッシュ動作を行わないように構成されている。ＭＰＵのアクセスは大きな電力を消費するが、ＭＰＵアクセス時はリフレッシュ動作がディスイネーブルに設定されるので、電源電圧の降下等による誤動作を回避できる。例えば、図１０の論理回路８１０は、ＭＰＵアクセス時にはリフレッシュ動作をディスイネーブルに設定できる。
【００７３】
また、表示パネルが高解像度化されると、非表示期間においてリフレッシュ動作が行われると、画面のにじみなどが目立つ可能性がある。本実施形態は、非表示期間において、走査線に供給する電圧とデータ線に供給する電圧とを同一に設定できる。即ち、非表示期間において、表示パネルの各画素に印加される電圧を０Ｖにできる。これにより、本実施形態は画面のにじみ等を防ぎ、高解像度な表示パネルをより高画質に駆動できる。
【００７４】
なお、本実施形態は解像度の低い表示パネルにも上述と同様の効果を発揮できる。本実施形態は、様々な表示パネル２０（例えばＴＦＴ液晶、ＴＦＤ液晶、単純マトリックス液晶、有機ＥＬパネル、無機ＥＬパネル等）を駆動できる。また、様々な駆動方式（例えばＭＬＳ駆動、ＰＷＭ方式等）にも対応できる。
【００７５】
また、本発明は、上記実施形態で説明されたものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語として引用された用語は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。
【図面の簡単な説明】
【００７６】
【図１】電気光学装置を示すブロック図。
【図２】ＯＴＰ回路、制御レジスタ及び制御回路の接続関係を示す図である。
【図３】１つのＯＴＰセル群で構成されたＯＴＰ回路と制御回路と、制御レジスタを示す図。
【図４】ＯＴＰセルを示す回路図。
【図５】ＯＴＰセルに対する各動作における、保護信号、読み出し信及び書き込み信号の信号レベルを示す図。
【図６】リファレンスセルの回路図。
【図７】制御レジスタにコントラスト調整パラメータを再書き込みするリフレッシュ動作のタイミングを示す図。
【図８】リフレッシュ動作のタイミングと電源電圧の関係を示す図である。
【図９】書き込み動作が行われていないＯＴＰセルの、読み出し動作時に流れる貫通電流の経路を示す図。
【図１０】ＭＰＵアクセス時にリフレッシュ動作をディスイネーブルに設定する論理回路を示す図。
【図１１】図１０の論理回路の入力信号と出力信号の関係を示すタイミング波形図。
【図１２】制御レジスタに含まれるラッチ回路４１０の回路図。
【図１３】表示パネルの画素に印加される電圧を示すタイミング波形図。
【符号の説明】
【００７７】
１  電気光学装置、  １０  ＭＰＵ（プロセッサユニット）、  ２０  表示パネル、
３０  表示ドライバ、  １００  ＯＴＰ回路（不揮発性記憶回路）、
１１０  リファレンスセル、  １２０  マスクビットＲＯＭ、  １３０  ＯＴＰセル、
２００  表示ＲＡＭ、３００  ＲＡＭ制御回路、４００  制御レジスタ、
５００  電源回路、  ６００  走査ドライバ、  ７００  データドライバ、
８００  制御回路、  ＤＴＲ  判定用トランジスタ、
ＲＤＲ  読み出し用トランジスタ、
ＰＲＯＭ、ＲＰＲＯＭ  フローティングゲート・トランジスタ、
ＰＴＲ、ＲＰＴＲ  保護トランジスタ、
ＱＴＲ１  第１の出力用トランジスタ、  ＱＴＲ２  第２の出力用トランジスタ
ＱＴＲ３  第３の出力用トランジスタ、  ＱＴＲ４  第４の出力用トランジスタ
ＷＴＲ、ＲＷＴＲ  書き込み用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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