(57)【要約】【課題】微細化ＣＭＯＳではバイポーラトランジスタを搭載するための熱処理により、ＣＭＯＳの拡散プロファイルが変化し、ＣＭＯＳの回路特性に違いが生じて、従来の設計資産がそのまま流用できない。また、工程（熱処理）追加によりコストアップする。【解決手段】本発明は、素子領域にバイポーラトランジスタのコレクタおよびベースになる拡散層を形成する工程と、前記第２の素子領域に前記ＭＯＳトランジスタのウエルおよび閾値制御層になる拡散層を形成する工程を同一の熱処理により形成することにより、バイポーラ形成工程が相補型ＭＯＳトランジスタの電気特性に影響を与えない。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方導電型の半導体基板の一主面の第１の素子領域にバイポーラトランジスタを備え、前記一主面の第２の素子領域にＭＯＳトランジスタを備えた半導体装置の製造方法であって、
前記第１の素子領域に前記バイポーラトランジスタを形成する拡散層と前記ＭＯＳトランジスタを形成する拡散層を同一の熱処理で形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１におけるバイポーラトランジスタはＮＰＮトランジスタおよび横型ＰＮＰトランジスタおよび縦型ＰＮＰトランジスタのいずれかまたは全てを含むもので、ＭＯＳトランジスタはＮｃｈＭＯＳトランジスタおよびＰｃｈＭＯＳトランジスタであり、同一の熱処理で形成する拡散層はＮＰＮトランジスタのコレクタになる他方導電型の第１拡散層、ベースとなる一方導電型の第２拡散層および横型ＰＮＰトランジスタのベースとなる他方導電型の第３拡散層、コレクタとなる一方導電型の第４拡散層、エミッタとなる一方導電型の第５拡散層および縦型ＰＮＰトランジスタのコレクタとなる一方導電型となる第６拡散層、ベースとなる他方導電型の第７拡散層およびＮｃｈＭＯＳトランジスタの閾値制御層およびウエルとなる一方導電型の第８拡散層、第９拡散層およびＰｃｈＭＯＳトランジスタの閾値制御層となる一方導電型の第１０拡散層、ウエルとなる他方導電型の第１１拡散層であることを特徴とする半導体装置の製造方法。
【請求項３】
ＮＰＮトランジスタのコレクタになる他方導電型の第１拡散層は高エネルギー注入で形成する層と中エネルギー注入で形成する層と低エネルギー注入で形成する層を備え、高エネルギー注入で形成する層は横型ＰＮＰトランジスタのベースとなる他方導電型の第３拡散層およびＮｃｈＭＯＳトランジスタのウエルとなる一方導電型の第８拡散層にも同時に形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３におけるＮＰＮトランジスタのコレクタになる他方導電型の第１拡散層の中エネルギー注入で形成する層と低エネルギー注入で形成する層のみを単独の熱処理で予め形成したのち請求項１の他の拡散層を同一の熱処理で形成することを特徴とする半導体装置の製造方法。
【請求項５】
本発明の製造方法は請求項２の第１拡散層〜第１１拡散層について素子特性の向上の目的で全て独立した拡散層で形成する場合とコストダウンのため出来る限り共通の拡散層で形成する場合がある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関して、特にバイポーラトランジスタと相補型ＭＯＳトランジスタを内蔵するＢｉＣＭＯＳ型の集積回路に関するものである。
【背景技術】
【０００２】
半導体のプロセス技術の微細化に伴って、電子機器の小型化・低価格化を図るため、従来複数チップで構成していたシステムを１チップに集積している。ここで、相補型ＭＯＳトランジスタ（以下、ＣＭＯＳと略す）で構成されるデジタル回路は微細化・高集積化が容易である一方、アナログ回路は集積回路の中で入出力部に必要であったり、またアナログ回路をシステム上必要とする集積回路もある。このため、アナログ回路にバイポーラトランジスタ（以下、ＢＪＴと略す）を、デジタル回路にＣＭＯＳを用いるＢｉＣＭＯＳ型の集積回路（以下、ＢｉＣＭＯＳＩＣと略す）が利用されている。
【０００３】
また、ＣＭＯＳを用いるデジタル回路の電源電圧は５Ｖから３.３Ｖあるいは２.５Ｖへと低電圧化・低消費電力化が進んでいる。しかし、ＢＪＴを用いるアナログ回路では他の電子部品と接続する入出力部に使用するために電源電圧の制約から低電圧化が進まず、また、アナログ回路の特性向上を図るためにダイナミックレンジ等の回路特性の制約から低電圧化が難しい側面もあり、現状では５Ｖ電源が主流である。このため、互いに電源電圧の異なるＢＪＴとＣＭＯＳを能動素子として内蔵するＢｉＣＭＯＳＩＣが開発されている。
【０００４】
以下に、従来の半導体装置の製造方法について図面とともに記載する。
【０００５】
図１０〜図１５は従来のエピタキシャル領域のないＢｉＣＭＯＳＩＣのＮＭＯＳトランジスタ(以下、ＮＭＯＳと略す)およびＰＭＯＳトランジスタ（以下、ＰＭＯＳと略す）とＮＰＮトランジスタ（以下、ＮＰＮＴｒと略す）の製造方法を示す工程断面図である。
【０００６】
まず、図１０に示す様に、ＭＯＳトランジスタ（以下、ＭＯＳＴｒと略す）の分離領域に、周知の技術にて選択酸化膜(以下、ＬＯＣＯＳ膜と略す)１０５を形成する。
【０００７】
次に、図１１に示す様に、ＰＭＯＳの形成領域及びＮＰＮＴｒのコレクタ領域とＮＭＯＳの形成領域及びＮＰＮＴｒの分離領域に、それぞれリンとボロンを１０12ｃｍ-2程度のドーズ量でイオン注入し、１０００〜１２００℃で１００分程度の熱処理でのＮ型ウエル１０６ａおよびＮＰＮＴｒのＮ型コレクタ層１０６ｂとＰ型ウエル１０７ａおよびＮＰＮＴｒの分離領域１０７ｂをそれぞれ形成する。その後、図１２に示す様に、ＮＭＯＳ領域及びＰＭＯＳ領域にそれぞれボロンを１０12ｃｍ-2程度のドーズ量でイオン注入し、９００℃で３０分程度の熱処理で閾値制御層１０８，１０９を形成する。その後、図１３に示す様に、周知の技術にてゲート酸化膜１１０及びゲート電極１１１を形成する。
【０００８】
次に、図１４に示す様に、ＮＰＮＴｒのコレクタ領域内にボロンを１０13ｃｍ-2程度のドーズ量でイオン注入し、９００℃で３０分程度の熱処理でＰ型ベース１１２を形成する。その後、図１５に示す様に、ＮＰＮＴｒのエミッタ及びコレクタコンタクト領域とＮＭＯＳＴｒのソース・ドレイン領域に、砒素を１０16ｃｍ-2程度のドーズ量でイオン注入を行い、またＮＰＮＴｒのベースコンタクト領域とＰＭＯＳＴｒのソース・ドレイン領域に、ＢＦ2（２フッ化ボロン）の１０16ｃｍ-2程度のドーズ量でイオン注入を行い、８００〜９００℃で６０分程度の熱処理でＮ型拡散層１１３とＰ型拡散層１１４をそれぞれ形成する。その後、周知の技術にて電極を形成するが、以降の説明は省略する。この様にして、ＮＰＮＴｒとＣＭＯＳを同一基板上に形成することでＢｉＣＭＯＳＩＣを形成している。
【０００９】
尚、横型ＰＮＰＴｒ(以下、Ｌ−ＰＮＰＴｒと略す)や縦型ＰＮＰトランジスタ（以下、Ｖ−ＰＮＰＴｒと略す）をＢｉＣＭＯＳＩＣに搭載する場合の製造方法を以下に示す。Ｌ−ＰＮＰＴｒのベース領域およびコレクタ・エミッタ領域はＮＰＮＴｒのコレクタ領域およびベース領域と、Ｖ−ＰＮＰＴｒのコレクタ領域はＮＭＯＳＴｒのウエル領域と、Ｖ−ＰＮＰＴｒエミッタ領域はＰＭＯＳＴｒのソース、ドレイン領域と同様の拡散層を使用し、Ｖ−ＰＮＰＴｒのベース領域は単独のＮ型拡散層を形成するため、ＮＰＮＴｒのベース領域を形成したのち、ＮＰＮＴｒのベース領域と同程度のドーズ量でイオン注入を行ない、９００℃で３０分程度の熱処理でＮ型ベース層を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記の半導体装置の製造方法には、以下の課題があった。
【００１１】
微細化ＣＭＯＳではＢＪＴを搭載するための熱処理により、ＣＭＯＳの拡散プロファイルが変化し、ＣＭＯＳの回路特性に違いが生じて、従来の設計資産がそのまま流用できないという課題があった。また、工程（熱処理）追加というコストアップという課題もあった。
【００１２】
本発明は、上記従来の問題点を解決するもので、互いに異なる電源電圧に対応するＢＪＴとＣＭＯＳの形成を可能とし、かつＢＪＴの形成工程がＣＭＯＳの電気特性に影響を与えない、高性能なＢｉＣＭＯＳＩＣを実現できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この目的を達成するために、本発明の半導体装置の製造方法は、一方導電型の半導体基板の一主面の第１の素子領域にバイポーラトランジスタを備え、前記一主面の第２の素子領域にＭＯＳトランジスタを備えた半導体装置の製造方法であって、前記第１の素子領域に前記バイポーラトランジスタのコレクタおよびベースになる拡散層を形成する工程と、前記第２の素子領域に前記ＭＯＳトランジスタのウエルおよび閾値制御層になる拡散層を形成する工程を同一の熱処理により形成することを特徴とする。
【００１４】
この方法により、バイポーラ形成工程は相補型ＭＯＳトランジスタの電気特性に影響を与えない。
【発明の効果】
【００１５】
以上のように、本発明の半導体装置の製造方法では、バイポーラおよびＣＭＯＳが同一の熱処理にて形成されるのでバイポーラの形成工程はＣＭＯＳの電気特性に影響を与えない。よって、互いに異なる電源電圧に対応するＢＪＴとＣＭＯＳの形成が可能となり、高性能でかつ安価なＢｉＣＭＯＳＩＣを実現するものである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。図１は本発明の実施形態を示す半導体装置の断面図で、図２〜図９は本発明の実施形態を示す半導体装置の製造方法を示す工程断面図である。以下に示す製造方法はＮＰＮＴｒ、Ｌ−ＰＮＰＴｒ、Ｖ−ＰＮＰＴｒ、ＮＭＯＳＴｒ、ＰＭＯＳＴｒを形成するもので、搭載素子を減らすことにより、工程数を削減することができる。
【００１７】
まず、図２に示す様に、（１００）面で１０〜１５Ω・ｃｍのＰ型半導体基板１に、周知の技術にて約４００ｎｍのＬＯＣＯＳ膜２を形成して、所望とするＭＯＳＴｒの素子領域を分離する。その後、図３に示す様に、ＮＰＮＴｒ、Ｌ−ＰＮＰＴｒおよびＶ−ＰＮＰＴｒの形成領域にリンを１×１０12〜１×１０13ｃｍ-2程度のドーズ量でイオン注入し、１０００℃で６０分程度の熱処理でＮＰＮＴｒのコレクタ３ａおよびＬ−ＰＮＰＴｒのベース３ｂおよびＶ−ＰＮＰＴｒの基板分離層３ｃを形成する。このイオン注入時の加速エネルギーとドーズ量は、求められるＮＰＮＴｒの電気特性から任意に設定する。また、場合によっては、加速エネルギーを調整し、２回以上のイオン注入を実施し、熱処理を省略することもある。
【００１８】
次に、ＮＰＮＴｒの特性向上およびバイポーラトランジスタ寄生素子の動作抑制およびＰ型半導体基板とＮＭＯＳＴｒのウエルとなるＰ型拡散層間の信号を遮断する拡散層を形成するため、バイポーラ分離領域以外の全領域４に１×１０12〜１×１０13ｃｍ-2程度のドーズ量で１ＭｅＶ〜３ＭｅＶの注入エネルギーにて１４の部分にイオン注入する。場合によってはバイポーラ部およびＭＯＳ部で注入ドーズ量や注入エネルギーを各々設定し、工程を分けることもある。
【００１９】
その後、図４に示すようにＮＰＮＴｒのＰ型ベース５ａおよびＬ−ＰＮＰＴｒのＰ型エミッタ、コレクタ５ｂを形成するため、ボロンを１０13ｃｍ-2程度のドーズ量で１５の部分にイオン注入する。
【００２０】
次に図５に示す様に、ＰＭＯＳＴｒの形成領域６にＮ型ウエルとこれに引き続きＰＭＯＳＴｒの閾値制御層とを形成するため、それぞれリン，ボロンを１０12ｃｍ-2程度のドーズ量で１６および１７の部分にイオン注入し、その後、図６に示す様に、ＮＭＯＳＴｒの形成領域７ａにＰ型ウエルとこれに引き続きＮＭＯＳＴｒの閾値制御層とを形成するため、それぞれボロン，リンを１０12ｃｍ-2程度のドーズ量で１８ａおよび１９ａの部分にイオン注入する。なお、閾値制御層はゲート電極下のウエル表面に形成されてＭＯＳＴｒの閾値電圧を所定の値に制御するもので、このイオン注入時のドーズ量は求められる閾値電圧から任意に設定する。また、加速エネルギーは２０〜４００ｋｅＶの範囲で任意に設定する。
【００２１】
そして、図６において、ＮＭＯＳ領域のＰ型ウエルと同時にバイポーラ部の分離領域７ｂおよびＶ−ＰＮＰＴｒのコレクタ領域７ｃにもＰ型層を形成するため、１８ｂ、１９ｂおよび１８ｃ、１９ｃの部分に注入を行なう。なお、ＮＭＯＳ領域のＰ型ウエルとＮＰＮＴｒの分離領域とＶ−ＰＮＰＴｒのコレクタ領域は、異なるイオン注入で別々に形成することもできる。
【００２２】
その後、図７に示すようにＶ−ＰＮＰＴｒのＮ型ベース８を形成するためコレクタにリンを１０13ｃｍ-2程度のドーズ量で２０の部分にイオン注入する。Ｖ−ＰＮＰＴｒを搭載しない場合はこの工程は省略する。
【００２３】
ＰＭＯＳＴｒとＮＭＯＳＴｒのイオン注入順序は、ＮＭＯＳＴｒのＰ型ウエルと閾値制御層の部分が先でも良いし、あるいは、ＰＭＯＳＴｒのＮ型ウエルとＮＭＯＳＴｒのＰ型ウエルの部分に先にイオン注入し、その後ＰＭＯＳＴｒの閾値制御層とＮＭＯＳＴｒの閾値制御層の部分にイオン注入しても良い。そして、イオン注入のドーズ量は、求められる電気特性に合わせて任意に設定できる。つまり、ＮＰＮＴｒのコレクタ３ａを形成した後の図４〜図７に示す工程については、その順序及び条件は任意に設定すればよい。
【００２４】
その後、８５０℃〜９００℃で３０分〜６０分の熱処理を行ない、図８に示すように各拡散層を形成する。
【００２５】
次に、図９に示す様に、周知の技術にてゲート酸化膜９及びゲート電極１０を形成する。
【００２６】
次に、図１に示す様に、ＮＰＮＴｒのエミッタ領域１１ａ及びコレクタコンタクト領域１１ｂとＬ−ＰＮＰＴｒ及びＶ−ＰＮＰＴｒのベースコンタクト領域１１ｃとＮＭＯＳＴｒのソースドレイン領域１１ｄに、砒素を１０16ｃｍ-2程度のドーズ量でイオン注入を行い、またＮＰＮＴｒのベースコンタクト領域１２ａとＬ−ＰＮＰＴｒのエミッタ領域１２ｂ及びコレクタ領域１２ｃとＶ−ＰＮＰＴｒのエミッタ領域１２ｄおよびコレクタコンタクト領域１２ｅとＰＭＯＳＴｒのソースドレイン領域１２ｆに、ＢＦ2（２フッ化ボロン）を１０16ｃｍ-2程度のドーズ量でイオン注入を行い、８００〜９００℃で６０分程度の熱処理で、Ｎ型拡散層とＰ型拡散層を形成する。その後、周知の技術にて電極１３を形成するが、以降の説明は省略する。
【００２７】
なお、一般にサブミクロンルールのＭＯＳＴｒで実施しているサイドウォール膜形成や、ドレイン接合の電界強度緩和のためのイオン注入などの形成工程は省略した。
【産業上の利用可能性】
【００２８】
以上のように、本発明の半導体装置の製造方法では、バイポーラおよびＣＭＯＳが同一の熱処理にて形成されるのでバイポーラの形成工程はＣＭＯＳの電気特性に影響を与えない。よって、互いに異なる電源電圧に対応するＢＪＴとＣＭＯＳの形成が可能となり、高性能でかつ安価なＢｉＣＭＯＳＩＣを実現するものである。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態である半導体装置を示す断面図
【図２】本発明の実施形態である半導体装置の製造方法を示す工程断面図
【図３】本発明の実施形態である半導体装置の製造方法を示す工程断面図
【図４】本発明の実施形態である半導体装置の製造方法を示す工程断面図
【図５】本発明の実施形態である半導体装置の製造方法を示す工程断面図
【図６】本発明の実施形態である半導体装置の製造方法を示す工程断面図
【図７】本発明の実施形態である半導体装置の製造方法を示す工程断面図
【図８】本発明の実施形態である半導体装置の製造方法を示す工程断面図
【図９】本発明の実施形態である半導体装置の製造方法を示す工程断面図
【図１０】従来例である半導体装置の製造方法を示す工程断面図
【図１１】従来例である半導体装置の製造方法を示す工程断面図
【図１２】従来例である半導体装置の製造方法を示す工程断面図
【図１３】従来例である半導体装置の製造方法を示す工程断面図
【図１４】従来例である半導体装置の製造方法を示す工程断面図
【図１５】従来例である半導体装置の製造方法を示す工程断面図
【符号の説明】
【００３０】
１  Ｐ型半導体基板
２  ＬＯＣＯＳ膜
３ａ  ＮＰＮＴｒのコレクタ
３ｂ  Ｌ−ＰＮＰＴｒのベース
３ｃ  Ｖ−ＰＮＰＴｒの基板分離層
４  Ｎ+型拡散層
５ａ  ＮＰＮＴｒのベース部分
５ｂ  Ｌ−ＰＮＰＴｒのコレクタ・エミッタ層
６  ＰＭＯＳＴｒのＮ型ウエルおよび閾値制御層
７ａ  ＮＭＯＳＴｒのＰ型ウエルおよび閾値制御層
７ｂ  バイポーラ部分離層
７ｃ  Ｖ−ＰＮＰＴｒのコレクタ層
８  Ｖ−ＰＮＰＴｒのベース層
９  ゲート酸化膜
１０  ゲート電極
１１ａ  ＮＰＮＴｒエミッタ層
１１ｂ  ＮＰＮＴｒコレクタコンタクト部
１１ｃ  Ｌ−ＰＮＰＴｒベース層
１１ｄ  ＮＭＯＳソース・ドレイン層
１２ａ  ＮＰＮＴｒベースコンタクト部
１２ｂ  Ｌ−ＰＮＰＴｒエミッタ層
１２ｃ  Ｌ−ＰＮＰＴｒコレクタ層
１２ｄ  Ｖ−ＰＮＰＴｒエミッタ層
１２ｅ  Ｖ−ＰＮＰＴｒコレクタコンタクト部
１３  配線部
１４  リン注入部分
１５  ＮＰＮＴｒベースおよびＬ−ＰＮＰＴｒエミッタ・コレクタ注入部分
１６  ＰＭＯＳウエル注入部分
１７  ＰＭＯＳ閾値制御注入部分
１８ａ  ＮＭＯＳウエル注入部分
１８ｂ  バイポーラ分離注入部分
１８ｃ  Ｖ−ＰＮＰＴｒコレクタ注入部分
１９ａ  ＮＭＯＳ閾値制御注入部分
１９ｂ  バイポーラ分離注入部分
１９ｃ  Ｖ−ＰＮＰＴｒコレクタ注入部分
２０  Ｖ−ＰＮＰＴｒベース注入部分
１０５  ＬＯＣＯＳ膜
１０６ａ  ＰＭＯＳＴｒのＮ型ウエル
１０６ｂ  ＮＰＮＴｒのコレクタ層
１０７ａ  ＮＭＯＳＴｒのＰ型ウエル
１０７ｂ  ＮＰＮＴｒの分離領域
１０８  ＰＭＯＳＴｒの閾値制御層
１０９  ＮＭＯＳＴｒの閾値制御層
１１０  ゲート酸化膜
１１１  ゲート電極
１１２  Ｐ型ベース
１１３  Ｎ型拡散層
１１４  Ｐ型拡散層
１１５  配線部
【図１】
2005175349.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005175349.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2005175349.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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