(57)【要約】【課題】  フラッシメモリの使用効率の低下やフラッシュメモリシステムの信頼性の低下を抑えつつ、処理効率を向上させる。【解決手段】  フラッシュメモリ内の複数ブロックで構成されたゾーンに対するアクセスを制御するアクセス制御手段と、３つ以上の前記ゾーンで構成されるゾーン群をグループとして管理するグループ管理手段と、前記グループ内の１つのゾーンを予備的ゾーンとして取扱い、前記グループ内の前記予備的ゾーン以外のゾーンで不良ブロックが発生した場合に、前記予備的ゾーン内のブロックを前記不良ブロックの代替として割当てる代替管理手段とを備える。【選択図】図６
2005107600.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリ内の複数ブロックで構成されたゾーンに対するアクセスを制御するアクセス制御手段と、
３つ以上の前記ゾーンで構成されるゾーン群をグループとして管理するグループ管理手段と、
前記グループ内の１つのゾーンを予備的ゾーンとして取扱い、前記グループ内の前記予備的ゾーン以外のゾーンで不良ブロックが発生した場合に、前記予備的ゾーン内のブロックを前記不良ブロックの代替として割当てる代替管理手段とを備えたことを特徴とするメモリコントローラ。
【請求項２】
前記ゾーン毎のアドレス変換テーブルを作成する変換テーブル作成手段を備えることを特徴とする請求項１記載のメモリコントローラ。
【請求項３】
前記ゾーン毎の候補テーブルを作成する候補テーブル作成手段を備えることを特徴とする請求項１又は２記載のメモリコントローラ。
【請求項４】
データの書替え頻度低いデータを格納する前記ゾーンに対応する前記予備的ゾーン内のブロック数を、データの書替え頻度高いデータを格納する前記ゾーンに対応する前記予備的ゾーン内のブロック数よりも多くすることを特徴とする請求項１乃至３記載のメモリコントローラ。
【請求項５】
先天性不良ブロックの分布数が多い物理ブロックアドレスの範囲に割当てられた前記グループに属する前記予備的ゾーン内のブロック数を、先天性不良ブロックの分布数が少ない物理ブロックアドレスの範囲に割当てられた前記グループに属する前記予備的ゾーン内のブロック数よりも多くすることを特徴とする請求項１乃至４記載のメモリコントローラ。
【請求項６】
請求項１乃至５記載のいずれかのメモリコントローラとフラッシュメモリを備えることを特徴とするフラッシュメモリシステム。
【請求項７】
フラッシュメモリ内の複数ブロックで構成されたゾーンに対するアクセスを制御するフラッシュメモリの制御方法であって、
３つ以上の前記ゾーンで構成されたグループ内の１つのゾーンを予備的ゾーンとして取扱い、前記グループ内の前記予備的ゾーン以外のゾーンで不良ブロックが発生した場合に、前記予備的ゾーン内のブロックを前記不良ブロックの代替として割当てることを特徴とするフラッシュメモリの制御方法。
【請求項８】
前記ゾーン毎に作成されたアドレス変換テーブルを用いて、該ゾーンに対するアクセスを制御することを特徴とする請求項７記載のフラッシュメモリの制御方法。
【請求項９】
前記ゾーン毎に作成された候補テーブルを用いて、該ゾーンに対するアクセスを制御することを特徴とする請求項７又は８記載のフラッシュメモリの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法に関する。
【背景技術】
【０００２】
近年、メモリカードやシリコンディスクなどのメモリシステムに用いられる半導体メモリとして、フラッシュメモリが用いられることが多い。このフラッシュメモリは不揮発性メモリの一種であり、電源が投入されているか否かに関わらず、データが保持されていることが要求される。
【０００３】
ところで、上記のような装置に特に用いられることが多いＮＡＮＤ型フラッシュメモリは、メモリセルを消去状態（論理値の「１」）から書込状態（論理値の「０」）に変化させる場合には、メモリセル単位で行うことができるが、メモリセルを書込状態（論理値の「０」）から消去状態（論理値の「１」）に変化させる場合には、メモリセル単位で行うことができず、複数のメモリセルからなる所定の消去単位（ブロック）でしかこれを行うことができない。かかる一括消去動作は、一般的にブロック消去と呼ばれている。
【０００４】
従って、ＮＡＮＤ型フラッシュメモリで、データの書替を行なう場合には、ブロック消去されている消去済ブロックに新たなデータ（書替後のデータ）を書込み、古いデータ（書替前のデータ）が書込まれていたブロックを消去するという処理を行なわなければならない。このようにデータを書替える場合、書替後のデータは書替前と異なるブロックに書込まれるため、ホストシステム側から与えられる論理ブロックアドレスと、フラッシュメモリ内でのブロックアドレスである物理ブロックアドレスとの対応関係は、データを書替える毎に動的に変化する。このため、論理ブロックアドレスと物理ブロックアドレスの対応関係を示したアドレス変換テーブルが必要となる。
【０００５】
このアドレス変換テーブルを、フラッシュメモリ内の全ブロックを対象にして作成した場合、フラッシュメモリの容量の増加に伴いアドレス変換テーブルのサイズが大きくなるため、アドレス変換テーブルを作成する際の領域的、又は時間的な負担が大きくなる。この問題を解決するため、特許文献１（特開２０００−２８４９９６）では、フラッシュメモリ内を複数のゾーンに分割し、各ゾーンに割当てられたブロックを対象にしてアドレス変換テーブルを作成している。
【０００６】
又、フラッシュメモリを用いたフラッシュメモリシステムでは、不良ブロックが発生を考慮して、ホストシステム側のデータ領域（特定範囲の論理ブロックアドレスに対応したデータ領域）対して、ゾーンを構成するブロックが余分に割当てられている。
【特許文献１】特表２０００−２８４９９６
【発明の開示】
【発明が解決しようとする課題】
【０００７】
フラッシュメモリシステムでデータの書替を行なう場合には、書替を行なう前にアドレス変換テーブルを作成する必要がある。従って、アドレス変換テーブルの作成時間を短縮して、フラッシュメモリシステムの処理効率を向上させるためには、上記ゾーンを構成するブロックの数は少ない方が好ましい。
【０００８】
ここで、各ゾーンを構成するブロックの数を少なくしたときに、各ゾーンに割当てる予備的なブロック（不良ブロックの発生を考慮して、余分に割当てられたブロック）の数を減らさないと、予備的なブロックの比率が高くなり同一容量のフラッシュメモリでカバーできるホストシステム側のデータ領域が狭くなる（以下、同一容量のフラッシュメモリでカバーできるホストシステム側のデータ領域の広狭を使用効率という。）。一方、各ゾーンを構成するブロックの数を少なくしたときに、各ゾーンに割当てる予備的なブロックの数も減らした場合、特定のゾーンに不良ブロックの発生が集中すると、そのゾーンに割当てられたホストシステム側のデータ領域をカバーすることができなくなる。
【０００９】
つまり、各ゾーンを構成するブロックの数を減らせば、フラッシュメモリシステムの処理効率が向上するが、フラッシメモリの使用効率の低下やフラッシュメモリシステムの信頼性の低下といったことが問題になる。
【００１０】
そこで、本発明は、フラッシメモリの使用効率の低下やフラッシュメモリシステムの信頼性の低下を抑えつつ、処理効率を向上させることができるメモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る目的は、フラッシュメモリ内の複数ブロックで構成されたゾーンに対するアクセスを制御するアクセス制御手段と、
３つ以上の前記ゾーンで構成されるゾーン群をグループとして管理するグループ管理手段と、
前記グループ内の１つのゾーンを予備的ゾーンとして取扱い、前記グループ内の前記予備的ゾーン以外のゾーンで不良ブロックが発生した場合に、前記予備的ゾーン内のブロックを前記不良ブロックの代替として割当てる代替管理手段とを備えたことを特徴とするメモリコントローラによって達成される。又、このメモリコントローラとフラッシュメモリを備えることを特徴とするフラッシュメモリシステムによっても達成される。
【００１２】
ここで、上記グループは、複数の通常のゾーン（上記予備的ゾーン以外のゾーンに該当し、後述するスサブゾーンに対応する。）と１つの予備的なゾーン（上記予備的ゾーンに該当し、後述するスペアゾーンに対応する。）で構成されている。又、このグループの通常のゾーンに属するブロックが不良ブロック化した場合は、同一グループ内の予備的なゾーンに属するブロックが代替ブロックとして割当てられる。又、上記予備的ゾーンに属するブロックは、代替ブロックとして通常のゾーンに割当てられるまでは、ホストシステム側からのデータが書込まれることはなく、通常のゾーンに割当てられた後は、そのゾーンに割当てられている論理ブロックアドレスに対応するデータが書込まれる。
【００１３】
又、本発明によれば、前記ゾーン毎のアドレス変換テーブルを作成する変換テーブル作成手段を備えることが好ましい。
【００１４】
又、本発明によれば、前記ゾーン毎の候補テーブルを作成する候補テーブル作成手段を備えることが好ましい。
【００１５】
又、本発明によれば、データの書替え頻度低いデータを格納する前記ゾーンに対応する前記予備的ゾーン内のブロック数を、データの書替え頻度高いデータを格納する前記ゾーンに対応する前記予備的ゾーン内のブロック数よりも多くすることが好ましい。こので、「前記ゾーンに対応する前記予備的ゾーン」でいう対応とは、前記ゾーンと前記予備的ゾーンが同一のグループに属していることを意味する。
【００１６】
つまり、データの書替え頻度に応じて、予備的ゾーンを構成するブロックの数を調整すれば、フラッシュメモリの使用効率を向上させることもできる。
【００１７】
又、本発明によれば、先天性不良ブロックの分布数が多い物理ブロックアドレスの範囲に割当てられた前記グループに属する前記予備的ゾーン内のブロック数を、先天性不良ブロックの分布数が少ない物理ブロックアドレスの範囲に割当てられた前記グループに属する前記予備的ゾーン内のブロック数よりも多くすることが好ましい。
【００１８】
つまり、不良ブロックの発生分布に応じて、予備的ゾーンを構成するブロックの数を調整すれば、信頼性を向上させることもできる。
【００１９】
本発明に係る目的は、フラッシュメモリ内の複数ブロックで構成されたゾーンに対するアクセスを制御するフラッシュメモリの制御方法であって、
３つ以上の前記ゾーンで構成されたグループ内の１つのゾーンを予備的ゾーンとして取扱い、前記グループ内の前記予備的ゾーン以外のゾーンで不良ブロックが発生した場合に、前記予備的ゾーン内のブロックを前記不良ブロックの代替として割当てることを特徴とするフラッシュメモリの制御方法によっても達成される。
【００２０】
又、本発明によれば、前記ゾーン毎に作成されたアドレス変換テーブルを用いて、該ゾーンに対するアクセスを制御することが好ましい。
【００２１】
又、本発明によれば、前記ゾーン毎に作成された候補テーブルを用いて、該ゾーンに対するアクセスを制御することが好ましい。
【発明の効果】
【００２２】
本発明によれば、複数のゾーンと1つの予備的ゾーンでグループを構成し、ゾーン内のブロックが不良ブロック化した場合、そのゾーンと同一のグループに属する予備的ゾーン内のブロックが、代替ブロックとして不良ブロックが発生したゾーンに割当てられるように構成されている。従って、特定のゾーンに不良ブロックの発生が集中したとしても、ゾーンに割当てられたホストシステム側のデータ領域をカバーすることができなくなることは殆どない。又、各ゾーンで不良ブロックが発生した場合は、予備的ゾーン内のブロックが、不良ブロックが発生したゾーンに割当てられるので、各ゾーンに割当てる予備的なブロック（不良ブロックの発生を考慮して、余分に割当てられたブロック）の数を減らして、同一容量のフラッシュメモリでカバーできるホストシステム側のデータ領域を広くすることもできる。
【００２３】
尚、ゾーンを構成するブロックの数を少なくした場合に予備的なブロックを十分に割当てようとすると、予備的なブロックの比率が上昇するといった問題が発生し易いが、上述のようにすればゾーンを構成するブロックの数を少なくしたときでも、予備的なブロックの比率を低く抑えることができる。又、不良ブロックの発生分布や書替え頻度に応じて、スペアゾーンを構成するブロックの数を調整すれば、信頼性や使用効率を向上させることもできる。
【発明を実施するための最良の形態】
【００２４】
以下、図面に基づき、本発明の実施の形態について詳細に説明する。
[フラッシュメモリシステム１の説明]
図１は、本発明に係るフラッシュメモリシステム１を概略的に示すブロック図である。図１に示したようにフラッシュメモリシステム１は、フラッシュメモリ２と、それを制御するコントローラ３で構成されている。又、フラッシュメモリシステム１は、通常ホストシステム４に着脱可能に装着されて使用され、ホストコンシステム４に対して一種の外部記憶装置として用いられる。
【００２５】
尚、ホストシステム４としては、文字、音声、あるいは画像情報等の種々の情報を処理するパーソナルコンピュータやデジタルスチルカメラをはじめとする各種情報処理装置が挙げられる。
【００２６】
フラッシュメモリ２は、ページ単位で読出し又は書込みを、ブロック単位で消去を実行するデバイスであり、例えば、１ブロックは３２ページで構成され、１ページは５１２バイトのユーザ領域と１６バイトの冗長領域で構成されている。
【００２７】
コントローラ３は、ホストインターフェース制御ブロック５と、マイクロプロセッサ６と、ホストインターフェースブロック７と、ワークエリア８と、バッファ９と、フラッシュメモリインターフェースブロック１０と、ＥＣＣ（エラー・コレクション・コード）ブロック１１と、フラッシュメモリシーケンサブロック１２とから構成される。これら機能ブロックによって構成されるコントローラ３は、一つの半導体チップ上に集積されている。以下に各ブロックの機能を説明する。
【００２８】
マイクロプロセッサ６は、コントローラ３を構成する各機能ブロック全体の動作を制御する機能ブロックである。
【００２９】
ホストインターフェース制御ブロック５は、ホストインターフェースブロック７の動作を制御する機能ブロックである。ここで、ホストインターフェース制御ブロック５は、ホストインターフェースブロック７の動作を設定する動作設定レジスタ（図示せず）を備えており、この動作設定レジスタに基づきホストインターフェースブロック７は動作する。
【００３０】
ホストインターフェースブロック７は、ホストシステム４とデータ、アドレス情報、ステータス情報及び外部コマンド情報の授受を行なう機能ブロックである。すなわち、フラッシュメモリシステム１がホストシステム４に装着されると、フラッシュメモリシステム１とホストシステム４は、外部バス１３を介して相互に接続され、かかる状態において、ホストシステム４よりフラッシュメモリシステム１に供給されるデータ等は、ホストインタ―フェースブロック７を入口としてコントローラ３の内部に取り込まれ、フラッシュメモリシステム１からホストシステム４に供給されるデータ等は、ホストインターフェースブロック７を出口としてホストシステム４に供給される。
【００３１】
さらに、ホストインターフェースブロック７は、ホストシステム４より供給されるホストアドレス及び外部コマンドを一時的に格納するタスクファイルレジスタ（図示せず）及びエラーが発生した場合にセットされるエラーレジスタ（図示せず）等を有している。
【００３２】
ワークエリア８は、フラッシュメモリ２の制御に必要なデータが一時的に格納される作業領域であり、複数のＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルによって構成される機能ブロックである。
【００３３】
バッファ９は、フラッシュメモリ２から読出したデータ及びフラッシュメモリ２に書込むデータを一時的に保持する機能ブロックである。すなわち、フラッシュメモリ２から読出したデータは、ホストシステム４が受け取り可能な状態になるまでバッファ９に保持され、フラッシュメモリ２に書込むデータは、フラッシュメモリ２が書込み可能な状態となるまでバッファ９に保持される。
【００３４】
フラッシュメモリシーケンサブロック１２は、内部コマンドに基づきフラッシュメモリ２の動作を制御する機能ブロックである。フラッシュメモリシーケンサブロック１２は、複数のレジスタ（図示せず）を備え、この複数のレジスタに内部コマンドを実行する際に必要な情報が設定される。この複数のレジスタに内部コマンドを実行する際に必要な情報が設定されると、フラッシュメモリシーケンサブロック１２は、その情報に基づいて処理を実行する。ここで、「内部コマンド」とは、コントローラ３からフラッシュメモリ２に与えられるコマンドであり、ホストシステム４からフラッシュメモリシステム１に与えられるコマンドである「外部コマンド」と区別される。
【００３５】
フラッシュメモリインターフェースブロック１０は、内部バス１４を介して、フラッシュメモリ２とデータ、アドレス情報、ステータス情報及び内部コマンド情報の授受を行う機能ブロックである。
【００３６】
ＥＣＣブロック１１は、フラッシュメモリ２に書込むデ―タに付加されるエラーコレクションコードを生成するとともに、読出しデータに付加されたエラーコレクションコードに基づいて、読出したデータに含まれる誤りを検出・訂正する機能ブロックである。
[メモリセルの説明]
次に、図２及び３を参照して図１に示したフラッシュメモリ２を構成するメモリセル１６の具体的な構造について説明する。
【００３７】
図２は、フラッシュメモリを構成するメモリセル１６の構造を概略的に示す断面図である。同図に示したように、メモリセル１６は、Ｐ型半導体基板１７に形成されたＮ型のソース拡散領域１８及びドレイン拡散領域１９と、ソース拡散領域１８とドレイン拡散領域１９との間のＰ型半導体基板１７を覆って形成されたトンネル酸化膜２０と、トンネル酸化膜２０上に形成されたフローティングゲ―ト電極２１と、フローティングゲート電極２１上に形成された絶縁膜２２と、絶縁膜２２上に形成されたコントロールゲ―ト電極２３とから構成される。このような構成を有するメモリセル１６が、フラッシュメモリ内で複数個直列に接続されている。
【００３８】
メモリセル１６は、フローティングゲート電極２１に電子が注入されているか否かによって、「消去状態（電子が蓄積されていない状態）」と「書込状態（電子が蓄積されている状態）」のいずれかの状態が示される。ここで、１つのメモリセル１６は１ビットのデータに対応し、メモリセル１６の「消去状態」が論理値の「１」のデータに対応し、メモリセル１６の「書込状態」が論理値の「０」のデータに対応する。
【００３９】
「消去状態」においては、フローティングゲート電極２１に電子が蓄積されていないため、コントロールゲート電極２３に読出し電圧（高レベル電圧）が印加されていないときには、ソース拡散領域１８とドレイン拡散領域１９との間の、Ｐ型半導体基板１７の表面にチャネルが形成されず、ソース拡散領域１８とドレイン拡散領域１９は電気的に絶縁される。一方、コントロールゲート電極２３に読出し電圧（高レベル電圧）が印加されると、ソース拡散領域１８とドレイン拡散領域１９との間の、Ｐ型半導体基板１７の表面にチャネル（図示せず）が形成され、ソース拡散領域１８とドレイン拡散領域１９は、このチャネルによって電気的に接続される。
【００４０】
すなわち、「消去状態」においてはコントロールゲート電極２３に読出し電圧（高レベル電圧）が印加されていない状態では、ソース拡散領域１８とドレイン拡散領域１９とは電気的に絶縁され、コントロールゲート電極２３に読出し電圧（高レベル電圧）が印加された状態では、ソース拡散領域１８とドレイン拡散領域１９とは電気的に接続される。
【００４１】
図３は、「書込状態」であるメモリセル１６を概略的に示す断面図である。同図に示したように、「書込状態」とは、フローティングゲート電極２１に電子が蓄積されている状態を指す。フローティングゲート電極２１はトンネル酸化膜２０及び絶縁膜２２に挟まれているため、一旦、フローティングゲート電極２１に注入された電子は、きわめて長時間フローティングゲート電極２１内にとどまる。この「書込状態」においては、フローティングゲート電極２１に電子が蓄積されているので、コントロールゲート電極２３に読出し電圧（高レベル電圧）が印加されているか否かに関わらず、ソース拡散領域１８とドレイン拡散領域１９との間の、Ｐ型半導体基板１７の表面にはチャネル２４が形成される。したがって、「書込状態」においてはソース拡散領域１８とドレイン拡散領域１９とは、コントロ―ルゲート電極２３に読出し電圧（高レベル電圧）が印加されているか否かに関わらず、チャネル２４によって常に電気的に接続状態となる。
【００４２】
又、上記メモリセル１６が消去状態であるか書込状態であるかは、次のようにして読み出すことができる。メモリセル１６はフラッシュメモリ内で複数個直列に接続されている。この直列体の中で選択するメモリセル１６に低レベル電圧を印加し、それ以外のメモリセル１６のコントロールゲート電極２３に高レベル電圧を印加する。この状態でメモリセル１６の直列体が導通状態であるか否かの検出が行われる。その結果、この直列体が導通状態であれば、選択されたメモリセル１６は書込状態であると判断され、絶縁状態であれば、選択されたフラッシュメモリセル１６は消去状態であると判断される。このようにして、直列体に含まれる任意のメモリセル１６に保持されたデータが「０」であるのか「１」であるのかを読み出すことができる。
【００４３】
又、消去状態であるメモリセル１６を書込状態に変化させる場合は、コントロールゲート電極２３が高電位側となる高電圧を印加し、トンネル酸化膜２０を介してフローティングゲート電極２１へ電子を注入する。この際、ＦＮ（ファウラ―ノルトハイム）トンネル電流が流れフロ―ティングゲート電極２１に電子が注入される。一方、書込状態であるフラッシュメモリセル１６を消去状態に変化させる場合は、コントロールゲート電極２３が低電位側となる高電圧を印加し、トンネル酸化膜２０を介してフローティングゲート電極２１に蓄積された電子を排出する。
[フラッシュメモリのメモリ構造の説明]
次に、フラッシュメモリのメモリ構造を説明する。図４は、フラッシュメモリのメモリ構造を概略的に示す図である。図４に示したように、フラッシュメモリはデータの読出し及び書込みにおける処理単位であるページと、データの消去単位であるブロックで構成されている。
【００４４】
上記ページは、例えば５１２バイトのデータ領域２５と、１６バイトの冗長領域２６によって構成される。データ領域２５は、主に、ホストシステム４から供給されるデ―タが格納される領域であり、冗長領域２６は、エラーコレクションコード、対応論理ブロックアドレス及びブロックステータス等の付加情報が格納される領域である。
【００４５】
エラ―コレクションコードは、ユーザ領域２５に格納されたデータに含まれる誤りを訂正するための付加情報であり、ＥＣＣブロックによって生成される。このエラ―コレクションコードに基づき、ユーザ領域２５に格納されたデータに含まれる誤りが所定数以下であれば、その誤りが訂正される。
【００４６】
対応論理ブロックアドレスは、そのブロックにデータが格納されている場合に、そのブロックがどの論理ブロックアドレスに対応するかを示している。尚、そのブロックにデータが格納されていない場合は、対応論理ブロックアドレスも格納されていないので、対応論理ブロックアドレスが格納されているか否かで、そのブロックが消去済ブロックであるか否かを判断することができる。つまり、対応論理ブロックアドレスが格納されていない場合は消去済ブロックであると判断する。
【００４７】
ブロックステータスは、そのブロックが不良ブロック（正常にデータの書込み等を行なうことができないブロック）であるか否かを示すフラグであり、そのブロックが不良ブロックであると判断された場合には、不良ブロックであることを示すフラグが設定される。
[論理ブロックアドレスと物理ブロックアドレスの説明]
フラッシュメモリはデータの上書きができないため、データの書替えを行なう場合には、ブロック消去されている消去済ブロックに新たなデータ（書替後のデータ）を書込み、古いデータ（書替前のデータ）が書込まれていたブロックを消去するという処理を行なわなければならない。この際、消去はブロック単位で処理されるため、古いデータ（書替前のデータ）が書込まれていたページが含まれるブロックの、全ページのデータが消去されてしまう。従って、データの書替えを行なう場合、書替えるページが含まれるブロックの、他のページのデータについても、消去済ブロックに移動させる処理が必要となる。
【００４８】
上記のようにデータを書替える場合、書替後のデータは書替前と異なるブロックに書込まれるため、ホストシステム側から与えられる論理ブロックアドレスと、フラッシュメモリ内でのブロックアドレスである物理ブロックアドレスとの対応関係は、データを書替える毎に動的に変化する。このため、論理ブロックアドレスと物理ブロックアドレスの対応関係を示したアドレス変換テーブルが必要となる。尚、このアドレス変換テーブルは、フラッシュメモリの冗長領域に書込まれている対応論理ブロックアドレスに基づいて作成され、データが書替えられる毎に、その書替えに関わった部分の対応関係が更新される。
［ゾーンの構成の説明］
次に、フラッシュメモリ内の複数のブロックで構成したゾーンを、論理ブロックアドレスの空間に割当てるゾーン管理について図面を参照して説明する。図５は、１０２４のブロックでゾーンを構成した例を示している。図５に示した例では、ゾーンは、１０２４のブロックＢ００００〜Ｂ１０２３（物理ブロックアドレスの００００〜１０２３）で構成され、各ブロックは、読出し及び書込み処理の単位である３２のページＰ００〜Ｐ３１で構成されている。そして、このゾーンが１０００ブロック分の論理ブロックアドレスの空間に割当てられている。ここで、ブロックは消去処理の単位であり、ページは読出し及び書込み処理の単位である。又、ゾーンを構成するブロックが、２４ブロック分余計に割当てられているのは、不良ブロックの発生を考慮したためである。
【００４９】
本発明に係るフラッシュメモリシステムでは、上記ゾーンを比較的少ないブロック数で、例えば、ホストシステム側からの要求による連続的な書込み処理で書込まれるデータサイズに合わせたブロック数で構成している。更に、そのゾーンを複数集めてグループ化し、そのグループに対して１つの予備的なゾーンを割当てられ、複数のゾーンと１つ予備的なゾーンでグループを構成する。この予備的なゾーンに属するブロックは、そのグループ内のゾーンで不良ブロック（正常にデータの書込み処理を行なうことができないブロック）が発生した場合は、その代替ブロックとして使用される。
【００５０】
つまり、本発明に係るフラッシュメモリシステムでは、通常のゾーン（以下、通常のゾーンをサブゾーンと言う。）と予備的なゾーン（以下、予備的なゾーンをスペアゾーンと言う。）でグループを構成している。又、このグループは、複数のサブゾーンと一つのスペアゾーンを含み、サブゾーン内のブロックが不良ブロック化した場合は、スペアゾーン内のブロックが代替ブロックとして割当てられる。
【００５１】
尚、不良ブロックの発生分布や書替え頻度に応じて、スペアゾーンを構成するブロックの数を調整すれば、信頼性や使用効率を向上させることもできる。例えば、先天性不良ブロック（出荷時からの不良ブロック）の周辺では、後天性不良ブロック（使用中に発生した不良ブロック）の発生確立が高いと考えられるため、先天性不良ブロックが多いエリアに割当てるグループについては、そのグループに属するスペアゾーンのブロック数を増やすことが好ましい。
【００５２】
図６は、８つのサブゾーンと１つスペアゾーンでグループを構成した例である。この例では、各サブゾーンは１２５のブロックで構成され、スペアゾーンは２４のブロックで構成されている。又、各サブゾーンは、１２０ブロック分の論理ブロックアドレスの空間に割当てられている。尚、グループ内のサブゾーンの数、グループ全体のブロック数、サブゾーンのブロック数、スペアゾーンのブロック数は特に限定されるものではない。例えば、図７に示した例では、各グループは同一の設定で構成されている。この設定では、各グループ内のサブゾーンは３３のブロックで構成され、スペアゾーンは２４のブロックで構成され、各サブゾーンは、３０ブロック分の論理ブロックアドレスの空間に割当てられている。又、図８に示した例では、各グループは異なる設定で構成されている。この設定では、グループＡ内のサブゾーンは６５のブロックで構成され、スペアゾーンは８のブロックで構成されている。又、グループＢ内のサブゾーンは３３のブロックで構成され、スペアゾーンは５のブロックで構成されている。又、グループＣ内のサブゾーンは３３又は６５のブロックで構成され、スペアゾーンは７のブロックで構成されている。又、グループＤ内のサブゾーンは３３、６５又は９５のブロックで構成され、スペアゾーンは２０のブロックで構成されている。尚、３３のブロックで構成されたサブゾーンは、３０ブロック分の論理ブロックアドレスの空間に割当てられ、６５のブロックで構成されたサブゾーンは、６０ブロック分の論理ブロックアドレスの空間に割当てられ、９５のブロックで構成されたサブゾーンは、９０ブロック分の論理ブロックアドレスの空間に割当てられている。
【００５３】
本発明に係るフラッシュメモリシステムでは、上記サブゾーンに対して後述するアドレス変換テーブルと候補テーブルを作成してゾーンの管理を行なっている。又、サブゾーン内で不良ブロックが発生した場合に、スペアゾーン内のブロックを代替ブロックとして割当てる管理も行なっている。
［アドレス変換テーブルの説明］
次に、アドレス変換テーブルについて、図面を参照して説明する。図９は、図６に示したサブゾーンに対するアドレス変換テーブルの一例を示したものであり、各論理ブロックアドレスに対応するデータが格納されているフラッシュメモリ内での物理ブロックアドレスが、論理ブロックアドレス順に記述されている。つまり、各サブゾーンに割当てられている論理ブロックアドレスと物理ブロックアドレスの対応関係が、論理ブロックアドレス順に記述されている。又、フラッシュメモリにデータが格納されていない論理ブロックアドレスについては、アドレス変換テーブルのその論理ブロックアドレスに対応した部分に、物理ブロックアドレスではなく、データが格納されていないことを示すフラグ（以下、対応するデータが格納されていないことを示すフラグを未格納フラグと言う。）を設定する。
【００５４】
例えば、図６に示したサブゾーンのアドレス変換テーブルを作成する場合、１２０ブロック分の物理ブロックアドレスを記述できる領域をＳＲＡＭ上に確保し、その物理ブロックアドレスを記述する領域に初期設定として未格納フラグを設定する。その後、アドレス変換テーブルを作成するサブゾーン内のブロック（冗長領域）を順次読出していき、冗長領域に論理ブロックアドレス（対応論理ブロックアドレスとして記述されている論理ブロックアドレス）が記述されていた場合には、アドレス変換テーブルのその論理ブロックアドレスに対応した部分に、その論理ブロックアドレスが記述されていたブロックの物理ブロックアドレスを記述する。そして、サブゾーン内の１２５ブロックについて、この処理が完了するとアドレス変換テーブルが完成する。尚、このアドレス変換テーブルの作成処理で物理ブロックアドレスが記述されなかった部分については、初期設定で記述された未格納フラグがそのまま残る。
［候補テーブルの説明］
次に、候補テーブルについて、図面を参照して説明する。この候補テーブルは、データの書込み先として準備しておく消去済ブロック（以下、データの書込み先として準備しておく消去済ブロックを書込み候補ブロックと言う。）を設定しておくテーブルであり、各サブゾーン毎に作成される。
【００５５】
まず、この候補テーブルに書込み候補ブロックとして設定される消去済ブロックの検索方法について説明する。例えば、図６に示したサブゾーンの消去済ブロックを検索する場合、１２５ビットの領域をＳＲＡＭ上に確保し、その領域の各ビットにサブゾーン内の各ブロックを割当てた消去済ブロック検索用テーブルを設定する。図１０は、この消去済ブロック検索用テーブルを概念的に示した概念図である。図１０（ａ）に示した消去済ブロック検索用テーブルの各ビットは、サブゾーン内のＢ００００（物理ブロックアドレスの００００）〜Ｂ０１２４（物理ブロックアドレスの０１２４）に対応している。ここで、左上のビットが、Ｂ００００（物理ブロックアドレスの００００）のブロックに対応し、それ以降のビットは、上の行から下の行へ、各行を左から右へ物理ブロックアドレス順に各ブロックに対応していき、最終行の左から５番目のビットがＢ０１２４（物理ブロックアドレスの０１２４）に対応する。
【００５６】
ここで、各ビットに対応するブロックに、データが書込まれている場合は、そのビットに「０」を、データが書込まれていない場合（消去済ブロックの場合）は、そのビットに「１」を設定する。このように設定された消去済ブロック検索用テーブルは、アドレス変換テーブルを作成する際に一緒に作成することができる。つまり、各ブロックの冗長領域に記述されているデータを読出したときに、対応論理ブロックアドレス又は不良ブロックであることを示すブロックステータスが記述されていた場合は、そのブロックに対応するビットに「０」を設定し、対応論理ブロックアドレスも不良ブロックであることを示すブロックステータスも記述されていない場合は、そのブロックに対応するビットに「１」を設定する。又、作成後は、消去済ブロックにデータを書込んだ場合は、そのブロックに対応するビットを「１」から「０」に書替え、データが書込まれているブロックをブロック消去した場合は、そのブロックに対応するビットを「０」から「１」に書替えるというような更新を随時行なう。
【００５７】
この消去済ブロック検索用テーブルを用いて消去済ブロックを検索する場合は、図１０（ｂ）に示したように、上の行から下の行へ、各行を左から右へ各ビットを順次検索していくことにより、消去済ブロックに対応する「１」のビットを検索する。例えば、Ｂ００００（物理ブロックアドレスの００００）に対応するビットから順次検索していき、Ｂ００１０（物理ブロックアドレスの００１０）に対応するビットが「１」であればここで検索が終了し、次回の検索は、Ｂ００１１（物理ブロックアドレスの００１１）に対応するビットから開始される。尚、Ｂ０１２４（物理ブロックアドレスの０１２４）に対応するビットまで検索が進んだ場合は、Ｂ００００（物理ブロックアドレスの００００）に対応するビットに戻って検索を続ける。
【００５８】
次に、上記検索で検出した消去済ブロックを、書込み候補ブロックとして設定する候補テーブルについて説明する。図１１は候補テーブルのデータ項目を示す図である。この候補テーブルには、データ項目としてブロック番号、チェック要求フラグ、エラー検出フラグ及びチェックスタートページが設定されている。
【００５９】
ここで、ブロック番号の設定部には、上記検索により検出した消去済ブロックのブロックアドレスを設定する。又、候補テーブルに設定されている書込み候補ブロックにデータを書込んだ場合は、このブロック番号の設定部に「未設定フラグ（例えば、ブロック番号の設定部にブロックアドレスが有効か又は無効かを示すビットを設け、このビットが無効を示している場合を未設定フラグとする。そして、ブロック番号の設定部にブロックアドレスを設定したときは、このビットが有効を示すようにする。）」を設定する。チェック要求フラグの設定部には、チェック要求の有無、つまり、チェックの完了前は「有りフラグ」を、チェックの完了後は「無しフラグ」を設定する。エラー検出フラグの設定部には、後述する消去状態のチェックでエラーを検出しなかったときは「ＯＫフラグ」を、エラーを検出したときに「ＮＧフラグ」を設定する。チェックスタートページの設定部には、後述する消去状態のチェックを中断した場合に、中断解除後に処理を続行するページを設定する。尚、候補テーブルに設定されている書込み候補ブロックにデータを書込んだ場合は、ブロック番号、チェック要求フラグ及びエラー検出フラグの設定部に「未設定フラグ」を設定し、チェックスタートページの設定部に「０」を設定する。
【００６０】
この候補テーブルに設定された書込み候補ブロックにいては、データを書込む前に、消去状態のチェックが行なわれる。この消去状態のチェックでは、候補テーブルのブロック番号の設定部に設定されているブロックの各ページのデータが全て消去状態（論理値の「１」）であるかがチェックされ、全てのビットが消去状態（論理値の「１」）であればエラー検出フラグの設定部に「ＯＫフラグ」が、１ビットでも書込状態（論理値の「０」）のビットがあればエラー検出フラグの設定部に「ＮＧフラグ」がセットされる。
【００６１】
例えば、初期設定時に図１１（ａ）に示したように、ブロック番号、チェック要求フラグ及びエラー検出フラグの設定部に「未設定フラグ」を、チェックスタートページの設定部に「０」を設定する。次に、消去済ブロックを検索し、そのブロックアドレスがＢ００１０であれば、ブロック番号の設定部にＢ００１０を設定し、チェック要求フラグの設定部に「有りフラグ」を設定する（図１１（ｂ））。
【００６２】
その後、消去状態のチェックを実行し、１４ページまでチェックを終了した時点で処理を中断したときは、チェックスタートページに「１５」を設定する（図１１（ｃ））。その後、消去状態のチェックを再開し、その処理が完了したときに、３２ページ全てが正常に消去されていた場合は、図１１（ｄ）に示したように、チェック要求フラグの設定部に「無しフラグ」を、エラー検出フラグの設定部に「ＯＫフラグ」を設定する。一方、正常に消去されていないページが検出された場合には、図１１（ｅ）に示したように、チェック要求フラグの設定部に「無しフラグ」を、エラー検出フラグの設定部に「ＮＧフラグ」を設定する。
［代替ブロックの割当ての説明］
サブゾーン内のブロックが不良ブロック化した場合に、スペアゾーン内のブロックを代替ブロックとして割当てる管理について説明する。尚、通常のフラッシュメモリシステムでは、特定のブロックが不良ブロック化した場合、そのブロックの使用を禁止する処置はとっているが、不良ブロック化による使用可能ブロック数の減少に対する処置はとられていない。
【００６３】
本発明に係るフラッシュメモリシステムでは、サブゾーン内のブロックが不良ブロック化した場合、そのブロックの使用を禁止した後に、代替ブロックの割当てが行なわれる。ここで、不良ブロック化したブロックの使用を禁止する方法としては、ブロックの冗長領域に、ブロックステータスとして不良ブロックであることを示すフラグを設定する方法等がある。又、不良ブロック化したブロックに代替ブロックを割当てる場合、同一グループ内のスペアゾーンからサブゾーンに代替ブロックが割当てられる。つまり、代替ブロックの提供を受けるサブゾーンと、代替ブロックを提供するスペアゾーンは、同一のグループに属している。
【００６４】
又、代替ブロックの割当てを行なう場合、まず、スペアゾーン内の代替管理ブロックに書込まれているデータが読出される。この代替管理ブロックには、代替ブロックの割当を管理するための代替管理データ（例えば、スペアゾーン内のブロックがどのサブゾーンに割当てられているか、又は割当てられていないかに関するデータ等）が格納されており、スペアゾーン内の１ブロックが使用される。次に、代替管理データに基づいて、未だグループ内のサブゾーンに割当てられていないブロックを選び、代替ブロックとして不良ブロックが発生したサブゾーンに割当てられる。この際、代替管理データの内容を更新（新たにグループ内のサブゾーンに割当てられたブロックに関するデータの変更）する。更に、代替ブロックが割当てられたサブゾーンの消去済ブロック検索用テーブルに、その代替ブロックに対応したビットを追加する。
【００６５】
又、データの読出しや書込みの際に使用するアドレス変換テーブルを作成する場合は、アドレス変換テーブルを作成するサブゾーン内のブロックの冗長領域だけではなく、代替管理データに基づいて、そのサブゾーンに割当てられているスペアゾーン内のブロックの冗長領域に記述されている論理ブロックアドレス（対応論理ブロックアドレスとして記述されている論理ブロックアドレス）が読出される。同様に消去済ブロック検索用テーブルを作成する場合も、消去済ブロック検索用テーブルを作成するサブゾーン内のブロックの冗長領域だけではなく、代替管理データに基づいて、そのサブゾーンに割当てられているスペアゾーン内のブロックの冗長領域に記述されている論理ブロックアドレスやブロックステータスが読出される。
【００６６】
例えば、図６に示したグループで代替ブロックの割当てを行なう場合について説明する。尚、各サブゾーンとスペアゾーンに下記のように構成されている。
サブゾーン０：Ｂ００００〜Ｂ０１２４（物理ブロックアドレスの００００〜０１２４）
サブゾーン１：Ｂ０１２５〜Ｂ０２４９（物理ブロックアドレスの０１２５〜０２４９）
サブゾーン２：Ｂ０２５０〜Ｂ０３７４（物理ブロックアドレスの０２５０〜０３７４）
サブゾーン３：Ｂ０３７５〜Ｂ０４９９（物理ブロックアドレスの０３７５〜０４９９）
サブゾーン４：Ｂ０５００〜Ｂ０６２４（物理ブロックアドレスの０５００〜０６２４）
サブゾーン５：Ｂ０６２５〜Ｂ０７４９（物理ブロックアドレスの０６２５〜０７４９）
サブゾーン６：Ｂ０７５０〜Ｂ０８７４（物理ブロックアドレスの０７５０〜０８７４）
サブゾーン７：Ｂ０８７５〜Ｂ０９９９（物理ブロックアドレスの０８７５〜０９９９）
スペアゾーン：Ｂ１０００〜Ｂ１０２３（物理ブロックアドレスの１０００〜１０２３）
又、Ｂ１０００（物理ブロックアドレスの１０００）は、代替管理ブロックであり、代替管理ブロックには図１２に示したような代替管理データが格納されている。
【００６７】
ここで、サブゾーン０内のブロックＢ００１０（物理ブロックアドレスの００１０）が不良ブロック化した場合、ブロックＢ００１０（物理ブロックアドレスの００１０）の冗長領域に、ブロックステータスとして不良ブロックであることを示すフラグを設定する。次に、代替管理ブロックＢ１０００（物理ブロックアドレスの１０００）に格納されている代替管理データを読出し、その代替管理データに基づいて、スペアゾーン内で未だサブゾーン０〜７に割当てられていないブロックＢ１００８（物理ブロックアドレスの１００８）をサブゾーン０に割当てる。つまり、代替管理ブロックに格納されている代替管理データには、図１２に示したように物理ブロックアドレスＢ１００８に対応するサブゾーンの番号として、未だサブゾーン０〜７に割当てられていないことを示すフラグが設定されているが、このフラグをサブゾーン０に割当てたことを示す「０」を設定する。更に、サブゾーン０に対する消去済ブロック検索用テーブルに、ブロックＢ１００８（物理ブロックアドレスの１００８）に対応するビットを追加する。
【００６８】
尚、代替管理ブロックに格納されている代替管理データを更新する場合には、代替管理ブロックに格納されている代替管理データを、バッファに読出した後に、代替管理ブロックをブロック消去し、続いて、マイクロプロセッサの制御の下、バッファに読出した代替管理データを変更し、変更した代替管理データを代替管理ブロック内のページに書込む。この際、代替管理ブロックのブロック消去を毎回行なわずに、代替管理ブロック内のデータが書込まれていないページに変更した代替管理データを順次格納していってもよい。
【００６９】
上記のようにして代替管理ブロックに格納されている代替管理データを更新する場合の読出し処理では、フラッシュメモリシーケンサブロックが有するレジスタに、以下のような読出し処理の設定がなされる。
１）内部コマンドとして内部読出しコマンドが、フラッシュメモリシーケンサブロック内の所定のレジスタに設定される。
２）代替管理ブロックＢ１０００（物理ブロックアドレスの１０００）内のページのアドレスが、フラッシュメモリシ―ケンサブロック内の所定のレジスタに設定される。
【００７０】
その後、上記読出し処理の設定に基づいて、フラッシュメモリシーケンサブロックが処理を実行する。この処理が実行されると、フラッシュメモリインターフェースブロックから、内部バスを介してフラッシュメモリに内部読出しコマンドを実行するためのコマンド情報やアドレス情報等が供給される。そして、これらの情報に基づいて代替管理ブロックＢ１０００（物理ブロックアドレスの１０００）内のページに格納されているデータが、内部バスを介してバッファに読出される。
【００７１】
又、代替管理ブロックをブロック消去する場合は、フラッシュメモリシーケンサブロックが有するレジスタに以下のような消去処理の設定がなされる。
１）内部コマンドとして内部消去コマンドが、フラッシュメモリシーケンサブロック内の所定のレジスタに設定される。
２）代替管理ブロックＢ１０００（物理ブロックアドレスの１０００）の物理ブロックアドレスが、フラッシュメモリシ―ケンサブロック内の所定のレジスタに設定される。
【００７２】
その後、上記消去処理の設定に基づいて、フラッシュメモリシ―ケンサブロックが処理をする。この処理が実行されると、フラッシュメモリインターフェースブロックから、内部バスを介してフラッシュメモリに内部消去コマンドを実行するためのコマンド情報やアドレス情報等が供給される。そして、上記消去処理の設定で指定した代替管理ブロックＢ１０００（物理ブロックアドレスの１０００）に書込まれているデータが消去される。
【００７３】
又、変更した代替管理データを代替管理ブロック内のページに書込む書込み処理では、フラッシュメモリシーケンサブロックが有するレジスタに、以下のような書込み処理の設定がなされる。
１）内部コマンドとして内部書込みコマンドが、フラッシュメモリシーケンサブロック内の所定のレジスタに設定される。
２）代替管理ブロックＢ１０００（物理ブロックアドレスの１０００）内のページのアドレスが、フラッシュメモリシ―ケンサブロック内の所定のレジスタに設定される。
【００７４】
その後、上記書込み処理の設定に基づいて、フラッシュメモリシーケンサブロックが処理を実行する。この処理が実行されると、フラッシュメモリインターフェースブロックから、内部バスを介してフラッシュメモリに内部書込みコマンドを実行するためのコマンド情報やアドレス情報等が供給される。又、バッファに読出した後に変更された代替管理データも、内部バスを介してフラッシュメモリに供給され、代替管理ブロックＢ１０００（物理ブロックアドレスの１０００）内のページに書込まれる。
【００７５】
このようにしてサブゾーン０に割当てられたブロックＢ１００８（物理ブロックアドレスの１００８）が、サブゾーン０に対する候補テーブルに書込み候補ブロックとして設定され、データの書込み処理が行なわれた場合、ブロックＢ１００８（物理ブロックアドレスの１００８）の冗長領域に書込んだデータに対応する論理ブロックアドレスが記述される。又、アドレス変換テーブルの論理ブロックアドレスに対応する物理ブロックアドレスを設定する部分に、Ｂ１００８（物理ブロックアドレスの１００８）を設定する。
【００７６】
尚、ブロックＢ１００８（物理ブロックアドレスの１００８）に対するデータの書込み処理は、以下のようにして実行される。この書込み処理では、フラッシュメモリシーケンサブロックが有するレジスタに、以下のような書込み処理の設定がなされる。
１）内部コマンドとして内部書込みコマンドが、フラッシュメモリシーケンサブロック内の所定のレジスタに設定される。
２）書込み先となるブロックＢ１００８（物理ブロックアドレスの１００８）内のページのアドレスが、フラッシュメモリシ―ケンサブロック内の所定のレジスタに設定される。
【００７７】
その後、上記書込み処理の設定に基づいて、フラッシュメモリシーケンサブロックが処理を実行する。この処理が実行されると、フラッシュメモリインターフェースブロックから、内部バスを介してフラッシュメモリに内部書込みコマンドを実行するためのコマンド情報やアドレス情報等が供給される。又、バッファに取込まれているデータも、内部バスを介してフラッシュメモリに供給され、ブロックＢ１００８（物理ブロックアドレスの１００８）内のページ（データ領域）に書込まれる。又、冗長領域に論理ブロックアドレス等のデータを書込む場合には、マイクロプロセッサの制御の下、バッファの冗長領域に対応したエリアに書込むデータを設定し、そのデータを冗長領域に書込む。
【００７８】
尚、ブロックＢ１００８（物理ブロックアドレスの１００８）に書込まれたデータが、Ｌ０００８（論理ブロックアドレスの０００８）のデータであった場合、ブロックＢ１００８（物理ブロックアドレスの１００８）の冗長領域には、対応論理ブロックアドレスとしてＬ０００８（論理ブロックアドレスの０００８）が記述される。又、アドレス変換テーブルのＬ０００８（論理ブロックアドレスの０００８）に対応する物理ブロックアドレスを設定する部分に、Ｂ１００８（物理ブロックアドレスの１００８）が設定される。
【００７９】
又、ホストシステム側からＬ０００８（論理ブロックアドレスの０００８）を指定した読出し要求があった場合、アドレス変換テーブルのＬ０００８（論理ブロックアドレスの０００８）に対応する物理ブロックアドレスを設定する部分に、Ｂ１００８（物理ブロックアドレスの１００８）が設定されているので、以下のような読出し処理が行なわれる。この読出し処理では、フラッシュメモリシーケンサブロックが有するレジスタに、以下のような読出し処理の設定がなされる。
１）内部コマンドとして内部読出しコマンドが、フラッシュメモリシーケンサブロック内の所定のレジスタに設定される。
２）読出すデータが格納されているブロックＢ１００８（物理ブロックアドレスの１００８）内のページが、フラッシュメモリシ―ケンサブロック内の所定のレジスタに設定される。
【００８０】
その後、上記読出し処理の設定に基づいて、フラッシュメモリシーケンサブロックが処理を実行する。この処理が実行されると、フラッシュメモリインターフェースブロックから、内部バスを介してフラッシュメモリに内部読出しコマンドを実行するためのコマンド情報やアドレス情報等が供給される。そして、これらの情報に基づいてブロックＢ１００８（物理ブロックアドレスの１００８）内のページに格納されているデータが、内部バスを介してバッファに読出される。
【図面の簡単な説明】
【００８１】
【図１】図１は、本発明に係るフラッシュメモリシステムを概略的に示すブロック図である。
【図２】図２は、フラッシュメモリを構成するメモリセルの構造を概略的に示す断面図である。
【図３】図３は、書込状態であるメモリセルを概略的に示す断面図である。
【図４】図４は、フラッシュメモリのアドレス空間の構造を概略的に示す図である。
【図５】図５は、１０２４のブロックでゾーンを構成した例を示す図である。
【図６】図６は、グループの構成例を示す図である。
【図７】図７は、グループの構成例を示す図である。
【図８】図８は、グループの構成例を示す図である。
【図９】図９は、アドレス変換テーブルの例を示した図である。
【図１０】図１０は、消去済ブロック検索用テーブルの例を示す概念図である。
【図１１】図１１は、候補テーブルの例として、候補テーブルのデータ項目を示す図である。
【図１２】図１２は、代替管理データを示す図である。
【符号の説明】
【００８２】
１  フラッシュメモリシステム
２  フラッシュメモリ
３  コントローラ
４  ホストコンピュータ
５  ホストインターフェース制御ブロック
６  マイクロプロセッサ
７  ホストインターフェースブロック
８  ワークエリア
９  バッファ
１０  フラッシュメモリインターフェースブロック
１１  ＥＣＣブロック
１２  フラッシュメモリシーケンサブロック
１３  外部バス
１４  内部バス
１６  メモリセル
１７  Ｐ型半導体基板
１８  ソース拡散領域
１９  ドレイン拡散領域
２０  トンネル酸化膜
２１  フローティングゲート電極
２２  絶縁膜
２３  コントロールゲート電極
２４  チャネル
２５  ユーザ領域
２６  冗長領域
【図１】
2005107600.tif 000003
【図２】
2005107600.tif 000004
【図３】
2005107600.tif 000005
【図４】
2005107600.tif 000006
【図５】
2005107600.tif 000007
【図６】
2005107600.tif 000008
【図７】
2005107600.tif 000009
【図８】
2005107600.tif 000010
【図９】
2005107600.tif 000011
【図１０】
2005107600.tif 000012
【図１１】
2005107600.tif 000013
【図１２】
2005107600.tif 000014