(57)【要約】【課題】金属−絶縁体−金属キャパシタを含む半導体素子及びその製造方法を提供する。【解決手段】絶縁膜１２０上に第１の金属層及び誘電膜を順次形成した後、誘電膜をパターニングして金属−絶縁体−金属キャパシタ１６０が形成される部分にのみ誘電膜を残し、誘電膜及び第１の金属層上に第２の金属層を形成する半導体素子の製造方法である。第２の金属層、誘電膜及び第１の金属層を一度にパターニングして、一側には、第１及び第２の金属層１３５ａ，１３５ａ’，１４５ａ，１４５ａ’が積層された配線１５２，１５５を形成すると同時に、他側には、第１の金属層より成る下部電極１３５ｂ、誘電膜１４０ｂ、及び第２の金属層より成る上部電極１４５ｂを含む金属−絶縁体−金属キャパシタ１６０を形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
絶縁膜上に第１の金属層及び誘電膜を順次形成する段階と、
前記誘電膜をパターニングして金属−絶縁体−金属キャパシタが形成される部分にのみ誘電膜を残す段階と、
前記誘電膜及び第１の金属層上に第２の金属層を形成する段階と、
前記第２の金属層、誘電膜、及び第１の金属層を一度にパターニングして、一側には、前記第１及び第２の金属層が積層された配線を形成すると同時に、他側には、前記第１の金属層より成る下部電極、前記誘電膜、及び前記第２の金属層より成る上部電極を含む金属−絶縁体−金属キャパシタを形成する段階と、を含む半導体素子の製造方法。
【請求項２】
前記絶縁膜と前記第１の金属層との間にキャッピング膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記誘電膜の下面と上面にバッファ膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記バッファ膜は、窒化チタン膜より形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第１及び第２の金属層は、同一な物質で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記第１及び第２の金属層は、同一な厚さで形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第２の金属層上に反射防止膜を形成する段階をさらに含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項８】
前記第１の金属層は、アルミニウムより形成され、前記第２の金属層は、チタンと窒化チタンの積層又は窒化チタンより形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
複数の前記配線のうちのいずれか一本と前記金属−絶縁体−金属キャパシタの下部電極とを電気的に連結する構造物を前記絶縁膜内に形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
絶縁膜上に下部配線を形成した後、第１の金属間絶縁膜で覆って平坦化させる段階と、
前記第１の金属間絶縁膜を貫通して複数の前記下部配線のうちのいずれか一本に連結される第１のビアと、前記下部配線のうちの他の一本に連結される第２及び第３のビアを形成する段階と、
前記第１乃至第３のビアを含む前記第１の金属間絶縁膜上に第１の金属層及び誘電膜を順次形成する段階と、
前記誘電膜をパターニングして前記第３のビアの上方に誘電膜を残す段階と、
前記誘電膜及び第１の金属層上に第２の金属層を形成する段階と、
前記第２の金属層、誘電膜、及び第１の金属層を一度にパターニングして、前記第１のビアに連結され、前記第１及び第２の金属層が積層された第１の中間配線、前記第２のビアに連結され、前記第１及び第２の金属層が積層された第２の中間配線、そして前記第３のビアに連結され、前記第１の金属層より成る下部電極、前記誘電膜、及び前記第２の金属層より成る上部電極を含む金属−絶縁体−金属キャパシタを形成する段階と、
前記第１及び第２の中間配線とキャパシタ上に第２の金属間絶縁膜を形成した後、前記第１の中間配線に連結される第４のビア、前記第２の中間配線に連結される第５のビア、及び前記上部電極に連結される第６のビアを形成する段階と、
前記第２の金属間絶縁膜上に前記第４乃至第６のビアにそれぞれ連結される上部配線を形成する段階と、を含む半導体素子の製造方法。
【請求項１１】
前記第１の金属層は、アルミニウムで形成され、前記第２の金属層は、チタンと窒化チタンの積層又は窒化チタンで形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記第１及び第２の金属層は、同一な物質より形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１３】
前記誘電膜の下面と上面にバッファ膜を形成する段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記バッファ膜は、窒化チタン膜で形成されることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
絶縁膜上に並んで形成された配線と金属−絶縁体−金属キャパシタとを含んだ半導体素子であって、
複数の前記配線は、それぞれ前記絶縁膜の表面から順次積層された第１及び第２の金属層パターンより成り、前記キャパシタは、前記絶縁膜表面から順次積層された下部電極、誘電膜、及び上部電極を含み、
前記下部電極は、前記第１の金属層パターンと同一な厚さの同一な物質より成り、前記上部電極は、前記第２の金属層パターンと同一な厚さの同一な物質より成ることを特徴とする半導体素子。
【請求項１６】
前記第１の金属層パターンとその上部に積層された第２の金属層パターンとは幅が同一であり、前記下部電極、誘電膜、及び上部電極は幅が同一であることを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
前記絶縁膜と第１の金属層パターンとの間、及び前記絶縁膜と前記下部電極との間にキャッピング膜パターンをさらに含むことを特徴とする請求項１５に記載の半導体素子。
【請求項１８】
前記誘電膜の下面と上面にバッファ膜をさらに含むことを特徴とする請求項１５に記載の半導体素子。
【請求項１９】
前記バッファ膜は、窒化チタン膜であることを特徴とする請求項１８に記載の半導体素子。
【請求項２０】
前記第１及び第２の金属層パターンは、互いに同一な物質より成ることを特徴とする請求項１６に記載の半導体素子。
【請求項２１】
前記第２の金属層パターンと前記上部電極上に反射防止膜パターンをさらに含むことを特徴とする請求項２０に記載の半導体素子。
【請求項２２】
前記第１の金属層パターンは、アルミニウムより成り、前記第２の金属層パターンは、チタンと窒化チタンの積層又は窒化チタンより成ることを特徴とする請求項１５に記載の半導体素子。
【請求項２３】
前記絶縁膜内で複数の前記配線のうちのいずれか一本と前記金属−絶縁体−金属キャパシタの下部電極とを電気的に連結する構造物と、
前記半導体素子の外部から前記金属−絶縁体−金属キャパシタの下部電極と連結された配線と前記金属−絶縁体−金属キャパシタの上部電極とに電気を印加する構造物と、をさらに含むことを特徴とする請求項１５に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、多層金属配線を用いた金属−絶縁体−金属（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ：ＭＩＭ）キャパシタを含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
高速動作を要求するアナログ回路及びＲＦ素子では、高容量のキャパシタを実現するための方法が研究されている。ところで、キャパシタの下部電極及び上部電極をドープされたポリシリコン（ドープトポリシリコン）より形成する場合には、下部電極と誘電膜との界面、そして誘電膜と上部電極との界面で酸化反応が起こって自然酸化膜が形成されるので、キャパシタの容量が低下するという短所がある。これを解決するため、キャパシタの構造を金属−絶縁体−ポリシリコン（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ：ＭＩＳ）又は金属−絶縁体−金属（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ：ＭＩＭ）に変更するが、その中でＭＩＭキャパシタは、比抵抗が小さく、内部には空乏による寄生容量がないので、高性能半導体素子に主に用いられている。特許文献１、特許文献２には、ＭＩＭキャパシタの製造方法が紹介されている。
【０００３】
既存のＭＩＭキャパシタを含む半導体素子の製造方法を見れば、図１のように、絶縁膜１０上に６０００Å程度の金属層を形成した後、これをパターニングして下部金属配線１５とＭＩＭキャパシタの下部電極２０とを同一レベルに形成する。次に、誘電膜４０を塗布する。その上に１５００Å以上の金属を蒸着した後、パターニングして誘電膜４０上に上部電極５０を形成する。上部電極５０上に金属間絶縁膜６０を形成した後、下部金属配線１５と連結される第１のビア７０、下部電極２０と連結される第２のビア７２、そして上部電極５０と連結される第３のビア７４を形成する。金属間絶縁膜６０上に３０００Å程度の厚さで金属を蒸着した後、パターニングして、第１乃至第３のビア７０，７２，７４にそれぞれ連結された上部金属配線８０，８２，８４を形成する。
【０００４】
前記方法は先ず、誘電膜４０上で上部電極５０をパターニングするので、誘電膜４０の表面が上部電極５０のエッチング時に用いるプラズマにより損傷される問題がある。そして、第１及び第２のビア７０，７２と第３のビア７４の深さが相異なるので、非常に高い選択比のエッチング工程が要求される問題がある。選択比の問題を考慮して第１及び第２のビア７０，７２と第３のビア７４を別々に形成しようとすれば、追加的なマスクが必要となって製造工程が複雑になる。
【０００５】
一回のマスク工程で第１乃至第３のビア７０，７２，７４を形成するため第１及び第２のビア７０，７２の深さに合わせて工程を進行すれば、これより浅い第３のビア７４下の上部電極５０がオーバーエッチングされる。はなはだしい場合には、誘電膜４０が損傷されるだけではなく、その下の下部電極２０まで露出されて、第２及び第３のビア７２，７４に上部金属配線８２，８４をそれぞれ連結すれば、上部電極５０と下部電極２０との間に電気的な短絡が発生する恐れがある。それだけでなく、オーバーエッチングは、一回のマスク工程での変化要因が多いので、複数の素子間でビアのコンタクト抵抗が変わるか、或いは一つの素子内でもビア毎にコンタクト抵抗が変わることがあり、これにより素子特性にばらつきをもたらす結果を引き起こす。
【０００６】
こうした問題を解決するためには、第３のビア７４を形成するための金属間絶縁膜６０のエッチングに十分に抵抗することができるように、上部電極５０の厚さを厚く形成する必要がある。その場合、キャパシタが形成された領域とそうではない領域との間の段差が目立って発生する。金属間絶縁膜６０が最上位絶縁膜ならば、これについての平坦化は不要であるが、そうでなければ後続の配線工程のため平坦化する必要があるため、段差が目立つ場合には、金属間絶縁膜６０の平坦化が難しくなる問題がある。
【特許文献１】大韓民国特許出願公開第２００３−０４４８４２号明細書
【特許文献２】米国特許第６，３９１，７０７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の技術的課題は、誘電膜を損傷させずに、特性のばらつきが少ないＭＩＭキャパシタを形成し、これを含む半導体素子を製造する方法を提供するところにある。
【０００８】
本発明の他の技術的課題は、均一に優秀な特性を有するＭＩＭキャパシタを含む半導体素子を提供するところにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するために、本発明による半導体素子の製造方法では、絶縁膜上に第１の金属層及び誘電膜を順次形成した後、前記誘電膜をパターニングしてＭＩＭキャパシタが形成される部分にのみ誘電膜を残し、前記誘電膜及び第１の金属層上に第２の金属層を形成する。前記第２の金属層、誘電膜、及び第１の金属層を一度にパターニングして、一側には、前記第１及び第２の金属層が積層された配線を形成すると同時に、他側には、前記第１の金属層より成る下部電極、前記誘電膜及び前記第２の金属層より成る上部電極を含むＭＩＭキャパシタを形成する。
【００１０】
本発明による他の半導体素子の製造方法では、絶縁膜上に下部配線を形成した後、第１の金属間絶縁膜で覆って平坦化させる。前記第１の金属間絶縁膜を貫通して複数の前記下部配線のうちのいずれか一本に連結される第１のビアと、前記下部配線中他の一本に連結される第２及び第３のビアを形成する。前記第１乃至第３のビアを含む前記第１の金属間絶縁膜上に第１の金属層及び誘電膜を順次形成した後、前記誘電膜をパターニングして前記第３のビア上方に誘電膜を残す。前記誘電膜及び第１の金属層上に第２の金属層を形成した後、前記第２の金属層、誘電膜、及び第１の金属層を一度にパターニングして、前記第１のビアに連結され、前記第１及び第２の金属層が積層された第１の中間配線、前記第２のビアに連結され、前記第１及び第２の金属層が積層された第２の中間配線、そして前記第３のビアに連結され、前記第１の金属層より成る下部電極、前記誘電膜、及び前記第２の金属層より成る上部電極を含むＭＩＭキャパシタを形成する。前記第１及び第２の中間配線とキャパシタ上に第２の金属間絶縁膜を形成した後、前記第１の中間配線に連結される第４のビア、前記第２の中間配線に連結される第５のビア、及び前記上部電極に連結される第６のビアを形成する。前記第２の金属間絶縁膜上に前記第４乃至第６のビアにそれぞれ連結される上部配線を形成する。
【００１１】
本発明による半導体素子は、絶縁膜上に並んで形成された配線とＭＩＭキャパシタとを含むが、複数の前記配線は、それぞれ前記絶縁膜の表面から順次積層された第１及び第２の金属層パターンより成り、前記キャパシタは、前記絶縁膜表面から順次積層された下部電極、誘電膜、及び上部電極を含み、前記下部電極は、前記第１の金属層パターンと同一な厚さの同一な物質より成り、前記上部電極は、前記第２の金属層パターンと同一な厚さの同一な物質より成ることを特徴とする。
【発明の効果】
【００１２】
本発明による方法では、従来のＭＩＭキャパシタの下部電極を形成する段階を２つの段階に分けて進め、その間に誘電膜を形成する。このように形成した金属−絶縁体−金属のサンドイッチ構造をパターニングすれば、上部電極、誘電膜、及び下部電極が一回のパターニングで同時に形成される。従って、従来のように上部電極のみを形成する過程で誘電膜にエッチングによる損傷が及ぶ問題を解決することができ、エッチング工程による誘電膜の表面ダメージを防止してキャパシタの性能低下を防止することができる。
【００１３】
また、下部電極に連結されるビアと上部電極に連結されるビアの深さに差があって、コンタクト抵抗が不均一になった問題を解決して、特性のばらつきが改善される。また、上部電極と下部電極の厚さと面積とを同一に作ることができて素子の特性上さらに対称的な特性を実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照しつつ本発明の望ましい実施の形態を詳細に説明する。しかしながら、本発明の実施の形態は色々な異なる形態に変形されることがあり、本発明の範囲が後述する実施の形態により限定されると解釈されてはいけない。本発明の実施の形態は、当業者に本発明をより完全に説明するために提供されるものである。従って、図面での要素の形状などは、より明確な説明を強調するために誇張されたものであり、図面上で同一な符号で表示された要素は同一な要素を意味する。
【００１５】
（第１の実施の形態）
図２乃至図６は、本発明の第１の実施の形態によるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ：金属−絶縁体−金属）キャパシタを含む半導体素子及びその製造方法を説明するための断面図である。
【００１６】
先ず、図２を参照すれば、絶縁膜１１０上に金属、例えばＡｌ（アルミニウム）より成る第１及び第２の下部配線１１３，１１５を形成した後、第１の金属間絶縁膜１２０で覆って平坦化させる。平坦化の方法としては、例えば化学機械的研磨（ＣＭＰ）を用いる。ここで、絶縁膜１１０は、多層配線を隔離する金属間絶縁膜であり得る。しかしながら、図示の便宜のため絶縁膜１１０下の配線、その他色々な要素及び基板などは省略する。絶縁膜１１０及び／又は第１の金属間絶縁膜１２０としては、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：テトラエトキシシラン）膜、フッ素添加シリコン酸化膜（以下、ＳｉＯＦ膜と称する）、又は炭素含有シリコン酸化膜（以下、ＳｉＯＣ膜と称する）を形成することができる。例えば、ＴＥＯＳ膜は、ＴＥＯＳソースガスを用いた化学的気相蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤと称する）により形成することができる。ＳｉＯＦ膜は、ＳｉＨ４（シラン）ガス、ＳｉＦ４（四フッ化ケイ素）ガス、Ｏ２（酸素）ガス、及びＡｒ（アルゴン）ガスを用いたＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ：高密度プラズマ）−ＣＶＤにより形成することができる。ＳｉＯＣ膜は、有機ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ：スピンオングラス）膜を塗布した後、これをベークして形成することができる。
【００１７】
次に、第１の金属間絶縁膜１２０を貫通して第１の下部配線１１３に連結される第１のビア１２２と、第２の下部配線１１５に連結される第２及び第３のビア１２５，１３０を形成する。例えば、ＣｘＦｙガスのＣＦ４（四フッ化炭素）、Ｃ３Ｆ６（ヘキサフルオロプロピレン）、Ｃ４Ｆ８（オクタフルオロシクロブタン）を用いて第１の金属間絶縁膜１２０をエッチングしてビアホールを形成した後、導電膜、例えばタングステン（Ｗ）膜を埋め込んで第１乃至第３のビア１２２，１２５，１３０を形成する。
【００１８】
次に、第１乃至第３のビア１２２，１２５，１３０を含む第１の金属間絶縁膜１２０上にキャッピング膜１３２、例えばＴｉ（チタン）膜をスパッタリングのような物理的気相蒸着法（ＰＶＤ）又はＣＶＤにより３００Å乃至６００Å程度の厚さに形成する。キャッピング膜１３２は、後続する金属層の金属成分が第１の金属間絶縁膜１２０に拡散することを防止するための拡散防止層としての役割をする。
【００１９】
次に、従来のキャパシタ下部電極より薄い、例えば半分程度の厚さを有する第１の金属層１３５を形成する。例えば、３０００Å程度の厚さにＡｌを蒸着して第１の金属層１３５を形成する。
【００２０】
その後、第１の金属層１３５上に誘電膜１４０を形成する。誘電膜１４０としては、シリコン窒化膜又はシリコンカーバイド（炭化ケイ素）膜をＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ：プラズマＣＶＤ）法で形成することができる。その厚さは、例えば６００Å程度にできる。しかしながら、誘電膜１４０の種類と厚さは所望のキャパシタの容量に合うように調節することができる。
【００２１】
次に、図３に示したように、誘電膜１４０をパターニングしてＭＩＭキャパシタが形成される部分、ここでは第３のビア１３０上方に、誘電膜１４０ａを残す。
【００２２】
続けて、図４を参照して誘電膜１４０ａと第１の金属層１３５上に第２の金属層１４５を形成して、第１及び第２の金属層１３５，１４５を合せた厚さが、例えば従来の下部電極の厚さと同じ程度になるようにする。例えば、３０００Å程度の厚さにＡｌを蒸着して第２の金属層１４５を形成する。ここで、第１及び第２の金属層１３５，１４５は、互いに同一な厚さを有するように形成することができる。第１及び第２の金属層１３５，１４５は、後続する工程でパターニングされてそれぞれキャパシタの下部電極と上部電極になる。従って、第１及び第２の金属層１３５，１４５の厚さが互いに同一なら、キャパシタの下部電極と上部電極の厚さが互いに同一になって、素子の特性上さらに対称的な特性を実現することができる。しかしながら、勿論第１及び第２の金属層１３５，１４５は、相異なる厚さに形成することができる。
【００２３】
そして、本実施の形態では、第１及び第２の金属層１３５，１４５を同一にＡｌより形成する場合を例に取って説明しているが、第１及び第２の金属層１３５，１４５を相異なる物質で形成することもできる。例えば、第１の金属層１３５は、Ａｌで形成し、第２の金属層１４５は、Ｔｉ／ＴｉＮ（チタンと窒化チタンの積層）またはＴｉＮ（窒化チタン）で形成することができる。第２の金属層１４５がＡｌより形成された場合には、第２の金属層１４５をパターニングするため、その上部に反射防止膜１５０、例えばＴｉＮ膜を６００Å程度の厚さに形成することが望ましい。反射防止膜１５０は、金属層の乱反射を減らして金属層上のフォトリソグラフィ工程を容易にするためである。しかしながら、この反射防止膜１５０は、省略されることがあり、特に第２の金属層１４５をＴｉ／ＴｉＮ又はＴｉＮで形成する場合には形成する必要がない。Ｔｉ／ＴｉＮの場合、キャッピング物質であるＴｉを先ず蒸着した後、反射防止用ＴｉＮを蒸着して形成する。
【００２４】
次に、図５に示されるように、反射防止膜１５０、第２の金属層１４５、誘電膜１４０ａ、第１の金属層１３５、及びキャッピング膜１３２を一度にパターニングして、第１のビア１２２に連結される第１の中間配線１５２、第２のビア１２５に連結される第２の中間配線１５５、そして第３のビア１３０に連結されるＭＩＭキャパシタ１６０を形成する。
【００２５】
ここで、第１の中間配線１５２は、パターニングされた第１の金属層１３５ａとパターニングされた第２の金属層１４５ａとが積層されたものより形成される。そして、第２の中間配線１５５もパターニングされた第１の金属層１３５ａ’とパターニングされた第２の金属層１４５ａ’とが積層されたものより形成される。これら第１及び第２の中間配線１５２，１５５の下面と上面には、それぞれパターニングされたキャッピング膜１３２ａ，１３２ａ’とパターニングされた反射防止膜１５０ａ，１５０ａ’とが介在される。
【００２６】
そして、ＭＩＭキャパシタ１６０は、パターニングされた第１の金属層より成る下部電極１３５ｂ、誘電膜１４０ｂ、及びパターニングされた第２の金属層より成る上部電極１４５ｂを含む。ＭＩＭキャパシタ１６０の下面と上面には、それぞれパターニングされたキャッピング膜１３２ｂとパターニングされた反射防止膜１５０ｂが介在される。
【００２７】
従来例の図１を見れば、ＭＩＭキャパシタが形成された領域とそうではない領域との間は、上部電極５０の厚さほどの段差がある。従って、従来のＭＩＭキャパシタが形成された領域とそうではない領域との間には、１５００Å以上の段差がある。しかしながら、本発明による図５を参照すれば、ＭＩＭキャパシタが形成された領域とそうではない領域との間は、誘電膜１４０ｂの厚さほどの段差しかない。本実施の形態で誘電膜１４０ｂの厚さは、６００Å程度である。一般に、容量増加のため誘電膜１４０ｂの厚さは、これよりさらに狭く形成される傾向があるため、本発明によると、ＭＩＭキャパシタが形成された領域とそうではない領域との段差を６００Åの以下にでき、従来と比べて大幅に低減することができる。
【００２８】
従来例の図１を見れば、下部電極２０は、上部電極５０に比べて面積が広い。これに比べて、本発明のＭＩＭキャパシタ１６０の下部電極１３５ｂと上部電極１４５ｂとは面積が同一である。また、従来例では、下部電極２０は上部電極５０に比べて厚い。しかしながら、本発明のＭＩＭキャパシタ１６０の下部電極１３５ｂと上部電極１４５ｂとは、同一な厚さに形成することもできる。従って、本発明による半導体素子の場合、下部電極１３５ｂと上部電極１４５ｂとが同一な面積を有し、ひいては同一な厚さを有することもあるため、さらに対称的な特性を実現することができる。
【００２９】
一方、反射防止膜１５０、第２の金属層１４５、誘電膜１４０ａ、第１の金属層１３５、及びキャッピング膜１３２をパターニングするときには、Ｃｌ２（塩素）及びＢＣｌ３（三塩化ホウ素）の混合ガスをプラズマにより活性化させて進める。第２の金属層１４５、誘電膜１４０ａ、及び第１の金属層１３５を一度にパターニングするので、従来とは違って誘電膜１４０ａの表面がエッチングに用いるプラズマにより損傷される恐れがない。
【００３０】
次に、図６を参照して、ＴＥＯＳ膜、ＳｉＯＦ膜、又はＳｉＯＣ膜のような第２の金属間絶縁膜１６５を形成した後、第１の中間配線１５２に連結される第４のビア１６８と、第２の中間配線１５５に連結されて、最終的には下部電極１３５ｂに連結される第５のビア１７０を形成する。そして、上部電極１４５ｂに連結される第６のビア１７５を形成する。
【００３１】
従来例の図１を見れば、下部電極２０に連結される第２のビア７２と上部電極５０に連結される第３のビア７４の深さは、上部電極５０と誘電膜４０とを合せた厚さほどの差がある。こうした深さの差があるため、多くの問題が発生することは前述したようである。しかしながら、本発明による図６を見れば、下部電極１３５ｂに連結される第５のビア１７０と上部電極１４５ｂに連結される第６のビア１７５の深さは、誘電膜１４０ｂの厚さほどの差しかない。言い換えれば、第５及び第６のビア１７０，１７５の深さの差は、従来に比べてはなはだしくない。従って、第５のビア１７０のためのビアホールをエッチングする深さに合わせてこれより浅い第６のビア１７５のためのビアホールをエッチングする場合でも、上部電極１４５ｂが過度にエッチングされる心配が少なくなる。従って、上部電極１４５ｂと下部電極１３５ｂとの間に電気的な短絡が発生する心配も少なくなる。オーバーエッチングの程度を減らせるため、複数の素子間でのビアのコンタクト抵抗が変わっていた、或いは一つの素子内でもビア毎にコンタクト抵抗が変わっていた問題を軽減することができる。従って、素子特性のばらつきを減少させ得る。
【００３２】
ここで、第２の金属間絶縁膜１６５が最上位絶縁膜なら、これについての平坦化は不要であるが、そうではなければ、後続の配線工程のため第４乃至第６のビア１６８，１７０，１７５を形成する前に第２の金属間絶縁膜１６５を平坦化する必要がある。平坦化が必要な場合でも、ＭＩＭキャパシタが形成された領域とそうではない領域との段差は、誘電膜１４０ｂの厚さに過ぎないため、従来よりも平坦化が易しい。
【００３３】
続けて、第４乃至第６のビア１６８，１７０，１７５を含む第２の金属間絶縁膜１６５上に金属を蒸着した後、パターニングを進めて、第４乃至第６のビア１６８，１７０，１７５にそれぞれ連結される上部配線１７８，１８０，１８５を形成する。
【００３４】
なお、本実施の形態によるＭＩＭキャパシタは、ＲＦ素子用キャパシタとして使用されうる。従って、配線用金属層、例えば下部配線１１３，１１５、第１及び第２の金属層１３５，１４５、そして上部配線１７８，１８０，１８５のための金属層の種類は、使用周波数帯域を考慮して決定することができる。例えば、２．４ＧＨｚ周波数帯域で使用すれば、本実施の形態で例に取ったＡｌでも十分である。しかしながら、１５ＧＨｚ以上に周波数帯域が高まれば、タングステン又は銅を使用する必要があることもある。銅を使用する場合には、それぞれのビアと配線とが、シングルダマシン又はデュアルダマシン構造として形成されることがある。
【００３５】
図６に示したように、本発明による半導体素子は、絶縁膜、すなわち第１の金属間絶縁膜１２０上に並んで形成された第１及び第２の中間配線１５２，１５５とＭＩＭキャパシタ１６０とを含む。この際、第１の中間配線１５２は、第１の金属間絶縁膜１２０の表面から順次積層された第１の金属層パターン１３５ａと第２の金属層パターン１４５ａとを含む。そして、第２の中間配線１５５も第１の金属間絶縁膜１２０の表面から順次積層された第１の金属層パターン１３５ａ’と第２の金属層パターン１４５ａ’とを含む。ＭＩＭキャパシタ１６０は、第１の金属間絶縁膜１２０の表面から順次積層された下部電極１３５ｂ、誘電膜１４０ｂ、及び上部電極１４５ｂを含むが、下部電極１３５ｂは、第１の金属層パターン１３５ａ，１３５ａ’と同一な厚さの同一な物質より成る。上部電極１４５ｂは、第２の金属層パターン１４５ａ，１４５ａ’と同一な厚さの同一な物質より成る。
【００３６】
ここで、第１の金属間絶縁膜１２０と第１の金属層パターン１３５ａ，１３５ａ’との間、及び第１の金属間絶縁膜１２０と下部電極１３５ｂとの間には、キャッピング膜パターン１３２ａ，１３２ａ’，１３２ｂをさらに含む。しかしながら、これは省略されることがある。また、第２の金属層パターン１４５ａ，１４５ａ’と上部電極１４５ｂ上には、反射防止膜パターン１５０ａ，１５０ａ’，１５０ｂをさらに含む。しかしながら、これもやはり省略されることがあり、特に第２の金属層パターン１４５ａ，１４５ａ’と上部電極１４５ｂとがＴｉ／ＴｉＮ又はＴｉＮより成る場合には省略される。第１の金属層パターン１３５ａ，１３５ａ’と第２の金属層パターン１４５ａ，１４５ａ’とは、同一な厚さであることがあり、相異なる厚さであることもある。そして、一度のパターニングで第１及び第２の中間配線１５２，１５５とＭＩＭキャパシタ１６０が形成されるため、第１の金属層パターン１３５ａと第２の金属層パターン１４５ａとは幅が同一であり、第１の金属層パターン１３５ａ’と第２の金属層パターン１４５ａ’とは幅が同一であり、下部電極１３５ｂ、誘電膜１４０ｂ、及び上部電極１４５ｂは幅が同一である。
【００３７】
第２の下部配線１１５と第２及び第３のビア１２５，１３０とは、第１の金属間絶縁膜１２０内で第２の中間配線１５５とＭＩＭキャパシタ１６０の下部電極１３５ｂとを電気的に連結する構造物である。そして、第５及び第６のビア１７０，１７５と上部配線１８０，１８５とは、前記半導体素子の外部から第２の中間配線１５５とＭＩＭキャパシタ１６０の上部電極１４５ｂとに電気を印加することができるように連結された構造物である。
【００３８】
（第２の実施の形態）
図７は、本発明の第２の実施の形態によるＭＩＭキャパシタを含む半導体素子及びその製造方法を説明するための断面図である。
【００３９】
第２の実施の形態では、前述した第１の実施の形態で図３を参照して説明した誘電膜１４０の形成段階前後に、バッファ膜、例えばＴｉＮ膜を形成する段階をさらに含む。それにより、図４乃至図６のような工程を進めたときに最終結果物である図７を得ることができる。図７を参照すれば、誘電膜１４０ｂの下面と上面にバッファ膜２４１，２４２がさらに含まれた構造になる。誘電膜１４０ｂの下面に形成されたバッファ膜２４１は、下部電極１３５ｂからの金属元素拡散を防止する拡散防止層の役割ができ、誘電膜１４０ｂの上面に形成されたバッファ膜２４２は、誘電膜１４０ｂをパターニングして第３のビア１３０の上方に誘電膜１４０ｂを残す段階でフォトリソグラフィ工程の反射防止膜の役割をすることができる。
【００４０】
以上、本発明を望ましい実施の形態を挙げて詳細に説明したが、本発明は、前記実施の形態に限定されず、本発明の技術的思想内で当業者により色々な多くの変形が可能なことは明白である。
【産業上の利用可能性】
【００４１】
本発明によるＭＩＭキャパシタは、特性のばらつきが少なく、均一に優秀な特性を有し、高速動作を要求するアナログ回路及びＲＦ素子に効果的に適用可能である。
【図面の簡単な説明】
【００４２】
【図１】従来のＭＩＭキャパシタを含む半導体素子を製造する方法を説明するための断面図である。
【図２】本発明の第１の実施の形態によるＭＩＭキャパシタを含む半導体素子及びその製造方法を説明するための断面図である。
【図３】図２に後続する工程の断面図である。
【図４】図３に後続する工程の断面図である。
【図５】図４に後続する工程の断面図である。
【図６】図５に後続する工程の断面図である。
【図７】本発明の第２の実施の形態によるＭＩＭキャパシタを含む半導体素子及びその製造方法を説明するための断面図である。
【符号の説明】
【００４３】
１１０    絶縁膜、
１１３，１１５    下部配線、
１２０    第１の金属間絶縁膜、
１２２，１２５，１３０，１６８，１７０，１７５    ビア、
１３２    キャッピング膜、
１３２ａ，１３２ａ’，１３２ｂ    キャッピング膜パターン、
１３５    第１の金属層、
１３５ａ，１３５ａ’    第１の金属層パターン、
１３５ｂ    下部電極、
１４０    誘電膜、
１４５    第２の金属層、
１４５ａ，１４５ａ’    第２の金属層パターン、
１４５ｂ    上部電極、
１５０    反射防止膜、
１５０ａ，１５０ａ’，１５０ｂ    反射防止膜パターン、
１５２，１５５    中間配線、
１６０    ＭＩＭキャパシタ、
１６５    第２の金属間絶縁膜、
１７８，１８０，１８５    上部配線、
２４１，２４２    バッファ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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