(57)【要約】【課題】半導体リレーにおいて、高周波信号の開閉動作時の出力側信号ラインの特性インピーダンス適正化を図り、出力側信号波形の品質劣化抑制を図る。【解決手段】半導体リレー１は、入力信号に応じて光信号を発光する発光素子２、光信号を受光して光起電力を発生する受光素子３、光起電力が印加されて出力側信号ライン４０３，５０３間を開閉するＭＯＳＦＥＴからなる一対の出力用半導体素子４，５を誘電体基板７の回路パターン上に備える。出力側信号ライン４０３，５０３と接地導体層６０３はマイクロストリップラインを構成する。導体パターン幅を狭くした領域４０，５０と接地導体層６０３に設けた開口部６０により、半導体リレー１の導通時の出力側信号ライン４０３，５０３の特性インピーダンス低下を相殺して特性インピーダンスを適正化する。【選択図】図１
2005102039.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じて光信号を発光する発光素子と、
前記発光素子の光信号を受光して光起電力を発生する受光素子と、
前記受光素子の光起電力がゲート・ソース間に印加されてドレイン・ソース間のインピーダンスが変化して後述の出力側信号ラインを開閉する出力用半導体素子と、
誘電体基板と、
前記誘電体基板に形成された接地電位とされる接地導体層と、
前記誘電体基板に形成された前記発光素子を実装する発光素子用回路パターンと、
前記誘電体基板に形成された前記受光素子を実装する受光素子用回路パターンと、
前記誘電体基板に形成された前記出力用半導体素子を実装する出力側信号ラインと、を備え、
前記出力側信号ラインと接地導体層が、マイクロストリップラインを構成しており、
そのマイクロストリップラインの特性インピーダンスが、前記出力用半導体素子を実装している近傍において他の部分より大きいことを特徴とする半導体リレー。
【請求項２】
前記出力用半導体素子が実装されている部分又はその近傍における出力側信号ラインの幅が、該出力側信号ラインの他の部分における幅よりも狭いことを特徴とする請求項１に記載の半導体リレー。
【請求項３】
前記マイクロストリップラインを構成する接地導体層における、前記出力用半導体素子を実装した出力側信号ラインの部分又はその近傍に対向する領域が、他の出力側信号ラインの部分に対向する接地導体層の領域より少ないことを特徴とする請求項１又は請求項２に記載の半導体リレー。
【請求項４】
前記誘電体基板は、３層以上の導体層を有する多層基板であり、
前記出力側信号ラインは、前記誘電体基板の異なる導体層に配置され互いに電気的に接続された第１の出力側信号ラインと第２の出力側信号ラインとを備え、
前記第１の出力側信号ラインは、前記第２の出力側信号ラインよりも前記接地導体層の近くに配置されて該接地導体層とともにマイクロストリップラインを構成し、
前記第２の出力側信号ラインは、前記受光素子用回路パターンと略同一層に配置され、
前記出力用半導体素子は、前記第２の出力側信号ラインに配置されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体リレー。
【請求項５】
前記接地導体層は、前記受光素子用回路パターンに対向する部分に導体層を有さず、
前記接地導体層は、前記出力側信号ラインとともに構成するマイクロストリップラインの部分において略一定の導体層幅を有し、
前記接地導体層は、前記出力側信号ラインの出力用半導体素子を実装した部分に対向する接地導体層を、その導体層の幅を略同一に保ったまま、前記受光素子用回路パターンの方向と逆の方向に屈曲していることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体リレー。
【請求項６】
前記接地導体層は、前記受光素子用回路パターンに対向する部分に導体層を有さず、
前記接地導体層は、前記出力側信号ラインとともに構成するマイクロストリップラインの部分において略一定の導体層幅を有し、
前記出力側信号ラインは、前記出力用半導体素子を実装した部分を、そのラインの幅を略同一に保ったまま、前記受光素子用回路パターンの方向に屈曲していることを特徴とする請求項１に記載の半導体リレー。
【請求項７】
前記接地導体層は、前記受光素子用回路パターンに対向する部分に導体層を有さず、
前記接地導体層は、前記出力側信号ラインとともに構成するマイクロストリップラインの部分において略一定の導体層幅を有し、
前記出力側信号ラインは、前記出力用半導体素子を実装した部分を、そのラインの幅を略同一に保ったまま、前記受光素子用回路パターンの方向に屈曲しており、
前記接地導体層は、前記出力側信号ラインの出力用半導体素子を実装した部分に対向する接地導体層を、その導体層の幅を略同一に保ったまま、前記受光素子用回路パターンの方向と逆の方向に屈曲していることを特徴とする請求項１に記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の開閉に使用される半導体リレーに関する。
【背景技術】
【０００２】
従来、主として高周波信号が入力されるラインの開閉を半導体で行う半導体リレーが知られている。この半導体リレーは、図１８に示すような電気回路により構成される。この半導体リレーは、発光素子２と受光素子３と出力用半導体素子４，５から構成され、その出力用半導体素子４，５の入出力ラインと並列にグランドラインが設けられている。この回路において、発光素子２の入力端子ａ，ｂ間に入力信号が入力されると、発光素子２の発光部２１が光信号２２を発光する。この光信号２２は、受光素子３の受光部３１によって受光される。受光部３１は、発光素子２の発光した光信号２２を受光することにより、光起電力を発生する。出力用半導体素子４，５のゲートｆ，ｅとソースｓ、ｓ間に光起電力が印加されると、ゲート・ソース間が充電され、出力用半導体素子４のドレインｉ・ソースｓ間、及び出力用半導体素子５のドレインｈ・ソースｓ間が導通する。従って、端子ｉ，ｈ間が導通する（リレーが閉）。入力端子ａ，ｂ間に信号の入力がなくなると、発光素子２が光信号を発光しなく、受光素子３が光起電力を発生しなくなり、出力用半導体素子４，５のゲート・ソース間に充電されていた電荷が放電されて出力用半導体素子４，５のドレイン・ソース間が遮断され、端子ｉ，ｈ間が遮断される（リレーが開）。
【０００３】
上述の半導体リレー回路の具体的な構造を図１９に示す（例えば、特許文献１参照）。半導体リレー９９は、上述の発光素子２、受光素子３、出力用半導体素子４、５とを絶縁性基板９０７上の回路パターンにワイヤＷ９１〜Ｗ９４等を用いて実装されている。図中の符号ａ，ｂ，ｃ等は前出の回路図中の符号ａ，ｂ，ｃ等に対応する。半導体リレー９９は、出力用半導体素子４，５に接続された出力側信号ライン９４０，９５０に沿って、出力用半導体素子４，５のドレイン電位と対をなすグランド電位を有するグランドライン９６０を備えており、両ライン間の電気的結合により、外乱ノイズに対してノイズ耐性が向上し、出力側信号ライン９４０，９５０を通過する高周波信号の波形品質が劣化し難いとされる。
【特許文献１】特開２００２―０５７５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したような半導体リレーにおいては、グランドラインは外乱ノイズに対するシールドとして使われているのみであり、出力側信号ラインとグランドラインとで高周波信号用に最適化した伝送線路が形成されていないため、より周波数の高い高周波信号（略５００ＭＨｚ以上）の開閉に使用される半導体リレーとしては、出力される波形品質の点で問題がある。
【０００５】
本発明は、上記課題を解消するものであって、高周波信号の開閉動作時の出力側信号ラインの特性インピーダンス適正化を図り、信号波形の品質劣化を防止できる半導体リレーを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を達成するために、請求項１の発明は、入力信号に応じて光信号を発光する発光素子と、前記発光素子の光信号を受光して光起電力を発生する受光素子と、前記受光素子の光起電力がゲート・ソース間に印加されてドレイン・ソース間のインピーダンスが変化して後述の出力側信号ラインを開閉する出力用半導体素子と、誘電体基板と、前記誘電体基板に形成された接地電位とされる接地導体層と、前記誘電体基板に形成された前記発光素子を実装する発光素子用回路パターンと、前記誘電体基板に形成された前記受光素子を実装する受光素子用回路パターンと、前記誘電体基板に形成された前記出力用半導体素子を実装する出力側信号ラインと、を備え、前記出力側信号ラインと接地導体層が、マイクロストリップラインを構成しており、そのマイクロストリップラインの特性インピーダンスが、前記出力用半導体素子を実装している近傍において他の部分より大きい半導体リレーである。
【０００７】
請求項２の発明は、請求項１に記載の半導体リレーにおいて、前記出力用半導体素子が実装されている部分又はその近傍における出力側信号ラインの幅が、該出力側信号ラインの他の部分における幅よりも狭いものである。
【０００８】
請求項３の発明は、請求項１又は請求項２に記載の半導体リレーにおいて、前記マイクロストリップラインを構成する接地導体層における、前記出力用半導体素子を実装した出力側信号ラインの部分又はその近傍に対向する領域が、他の出力側信号ラインの部分に対向する接地導体層の領域より少ないものである。
【０００９】
請求項４の発明は、請求項１乃至請求項３のいずれかに記載の半導体リレーにおいて、前記誘電体基板は、３層以上の導体層を有する多層基板であり、前記出力側信号ラインは、前記誘電体基板の異なる導体層に配置され互いに電気的に接続された第１の出力側信号ラインと第２の出力側信号ラインとを備え、前記第１の出力側信号ラインは、前記第２の出力側信号ラインよりも前記接地導体層の近くに配置されて該接地導体層とともにマイクロストリップラインを構成し、前記第２の出力側信号ラインは、前記受光素子用回路パターンと略同一層に配置され、前記出力用半導体素子は、前記第２の出力側信号ラインに配置されているものである。
【００１０】
請求項５の発明は、請求項１乃至請求項４のいずれかに記載の半導体リレーにおいて、前記接地導体層は、前記受光素子用回路パターンに対向する部分に導体層を有さず、前記接地導体層は、前記出力側信号ラインとともに構成するマイクロストリップラインの部分において略一定の導体層幅を有し、前記接地導体層は、前記出力側信号ラインの出力用半導体素子を実装した部分に対向する接地導体層を、その導体層の幅を略同一に保ったまま、前記受光素子用回路パターンの方向と逆の方向に屈曲しているものである。
【００１１】
請求項６の発明は、請求項１に記載の半導体リレーにおいて、前記接地導体層は、前記受光素子用回路パターンに対向する部分に導体層を有さず、前記接地導体層は、前記出力側信号ラインとともに構成するマイクロストリップラインの部分において略一定の導体層幅を有し、前記出力側信号ラインは、前記出力用半導体素子を実装した部分を、そのラインの幅を略同一に保ったまま、前記受光素子用回路パターンの方向に屈曲しているものである。
【００１２】
請求項７の発明は、請求項１に記載の半導体リレーにおいて、前記接地導体層は、前記受光素子用回路パターンに対向する部分に導体層を有さず、前記接地導体層は、前記出力側信号ラインとともに構成するマイクロストリップラインの部分において略一定の導体層幅を有し、前記出力側信号ラインは、前記出力用半導体素子を実装した部分を、そのラインの幅を略同一に保ったまま、前記受光素子用回路パターンの方向に屈曲しており、前記接地導体層は、前記出力側信号ラインの出力用半導体素子を実装した部分に対向する接地導体層を、その導体層の幅を略同一に保ったまま、前記受光素子用回路パターンの方向と逆の方向に屈曲しているものである。
【発明の効果】
【００１３】
請求項１の発明によれば、出力側信号ラインと接地導体層が、マイクロストリップラインを構成しており、さらに、出力用半導体素子を実装している近傍においてそのマイクロストリップラインの特性インピーダンスが他の部分より大きくされているので、接地導体層に高周波的に結合する受光素子回路パターンと出力側信号ラインとが半導体リレーの導通時に略短絡状態となって出力側信号ラインの特性インピーダンスが低下するのを相殺でき、半導体リレー動作時の特性インピーダンスの適正化が図れ、半導体リレーを通過する高周波信号の波形品質の劣化を防ぐことができる。
【００１４】
請求項２の発明によれば、出力用半導体素子が実装されている部分又はその近傍における出力側信号ラインの幅が、該出力側信号ラインの他の部分における幅よりも狭いので、その狭くなった部分において特性インピーダンスが他の部分より大きくなり、請求項１に記載の発明と同様の効果を奏する。
【００１５】
請求項３の発明によれば、出力側信号ラインの出力用半導体素子を実装した部分又はその近傍に対向する接地導体層領域が、他の出力側信号ラインの部分に対向する接地導体層領域より少ないので、その少なくなった部分の出力側信号ラインの特性インピーダンスが他の部分より大きくなり、請求項１に記載の発明と同様の効果を奏する。
【００１６】
請求項４の発明によれば、接地導体層との距離が第１の出力側信号ラインよりも遠い第２の出力側信号ラインに出力用半導体素子が配置されているので、出力用半導体素子を実装している近傍において出力側信号ラインの特性インピーダンスが他の部分より大きくなり、請求項１に記載の発明と同様の効果を奏する。
【００１７】
請求項５の発明によれば、受光素子用回路パターンに対向する部分に接地導体層がないので、半導体リレー動作時に受光素子用回路パターンの影響による特性インピーダンス変動が少なくなる。また、接地導体層は、出力側信号ラインとともに構成するマイクロストリップラインの部分において略一定の導体層幅を有し、その幅を略同一に保ったまま、受光素子用回路パターンのある方向とは逆の方に屈曲しているので、その屈曲した部分で接地導体層の中心線と出力側信号ラインの中心線がずれることにより特性インピーダンスが大きくなり、請求項１に記載の発明と同様の効果を奏する。
【００１８】
請求項６及び請求項７の発明によれば、受光素子用回路パターンに対向する部分に接地導体層がないので、半導体リレー動作時に受光素子用回路パターンの影響による特性インピーダンス変動が少なくなる。また、接地導体層は、出力側信号ラインとともに構成するマイクロストリップラインの部分において略一定の導体層幅を有し、出力側信号ラインは、出力用半導体素子を実装した部分を、そのラインの幅を略同一に保ったまま、受光素子用回路パターンの方に屈曲しているので、その屈曲した部分で接地導体層の中心線と出力側信号ラインの中心線がずれることにより特性インピーダンスが大きくなり、請求項１に記載の発明と同様の効果を奏する。さらに、接地導体層の導体幅、及び出力側信号ラインの幅を略一定に保っているので、マイクロストリップラインの各部におけるインダクタンス成分の増加が抑制され、半導体リレーの出力側信号ラインに高周波信号を通過させたときの高周波信号の線路インダクタンス成分による劣化を防ぐことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の一実施形態に係る半導体リレーについて、図面を参照して説明する。図１（ａ）〜（ｃ）は半導体リレー１を示し、図２（ａ）〜（ｅ）は半導体リレー１の回路パターンを示す。半導体リレー１は、入力信号に応じて光信号を発光する発光ダイオードからなる発光素子２と、発光素子２の光信号を受光して光起電力を発生する受光素子３と、受光素子３の光起電力がゲート・ソース間に印加されてドレイン・ソース間のインピーダンスが変化して出力側信号ライン４０３，５０３間を開閉するＭＯＳＦＥＴからなる一対の出力用半導体素子４，５とを誘電体基板７の表面の回路パターン上に備えている。
【００２０】
誘電体基板７の表面には、発光素子２をダイボンディングして実装する発光素子用回路パターン２０５及び発光素子２をワイヤボンディングする発光素子用回路パターン２１５と、受光素子３をダイボンディングして実装する受光素子用回路パターン３０１及び受光素子３をワイヤボンディングする受光素子用回路パターン３０２と、出力用半導体素子４，５を実装する出力側信号ライン４０３，５０３が備えられている。さらに、誘電体基板７の内部には、接地電位とされる接地導体層６０３が備えられている。この接地導体層６０３と出力側信号ライン４０３，５０３がマイクロストリップラインを構成している。そして、後述するように、出力側信号ライン４０３，５０３の導体幅を狭くした領域４０，５０，及び接地導体層６０３に設けられた開口部６０が、マイクロストリップラインの特性インピーダンスＺ０の適正化に用いられる。
【００２１】
上述の各素子の実装形態について説明する。発光素子２は、発光ダイオードとして表裏に電極を有している。その裏面電極は、導電性ボンディング材によって発光素子用回路パターン２０５に電気接続され、表面電極はワイヤＷ１によって発光素子用回路パターン２１５に電気接続されている。
【００２２】
受光用素子３は、裏面にソース用電極、表面にゲート用電極を有している。裏面のソース用電極は、導電性ボンディング材によって受光素子用回路パターン（ソース用パターン）３０１に電気接続され、受光素子３の表面のゲート用電極は、ワイヤＷ２によって受光素子用回路パターン（ゲート用パターン）３０２に電気接続されている。
【００２３】
ＭＯＳＦＥＴからなる出力用半導体素子４、５は、裏面にドレイン電極、表面にゲート電極及びソース電極を有している。裏面の各ドレイン電極は、導電性ボンディング材によって出力側信号ライン４０３、５０３に電気接続され、表面の各ゲート電極は、ゲートワイヤＷ５，Ｗ６によって受光素子用回路パターン３０２に電気接続されている。また、出力用半導体素子４表面のソース電極は、ソースワイヤＷ３によって受光素子用回路パターン３０１に電気接続されるとともに、ソースワイヤＷ４によって出力用半導体素子５の表面のソース電極に電気接続されている。
【００２４】
発光素子２と受光素子３は光信号を効率良く授受できるように対向して配置されている。これらは透明樹脂で封止され、その透明樹脂の表面は光を遮断する外部薄膜８によって覆われている。透明樹脂を覆った外部薄膜８を含む誘電体基板７上の出力用半導体素子４，５及び各回路は、耐湿性及び遮光性を有する封止樹脂９で封止され、一体化したパッケージとして半導体リレー１が形成される。
【００２５】
次に、半導体リレー１の電気回路的な構成を説明する。半導体リレー１の電気回路は、前出の図１８に示したものと同様であり、この電気回路を参照して説明する。発光素子２は、前述のように発光ダイオードである。受光用素子３は、複数のフォトダイオードを直列接続したフォトダイオードアレイ３１と充放電制御回路３２とを一体化して構成されている。充放電制御回路３２はフォトダイオードアレイ３１が光起電力を発生しているときに、その起電力によって出力用半導体（ＭＯＳＦＥＴ）４，５の各ゲート・ソース電極間に効率よく電荷を充電できるよう制御する。また、充放電制御回路３２は、フォトダイオードアレイ３１が光起電力を発生していないときは、各ゲート・ソース電極間に充電された電荷の放電経路になる。
【００２６】
次に、上記構成された半導体リレー１の動作を説明する。引き続いて、図１８の回路図を参照する。入力端子ａ（２０１：図１の入力端子２０１に対応、以下同様），ｂ（２１１）間に入力信号が入力されると、発光素子２の発光部２１が光信号２２を発光する。この発光信号２２は、受光素子３の受光部（フォトダイオードアレイ）３１によって受光される。受光部３１は、発光素子２の発光した光信号２２を受光することにより、光起電力を発生する。光起電力は充放電制御回路３２を介して、ゲート用端子ｃ（３０２）、ソース用端子ｄ（３０１）へと出力される。出力用半導体素子４，５のゲートｆ，ｅとソースｓ、ｓ間に光起電力が印加されると、ゲート・ソース間が充電され、出力用半導体素子４のドレインｉ・ソースｓ間、及び出力用半導体素子５のドレインｈ・ソースｓ間が導通する。従って、出力端子ｉ（４０１），ｈ（５０１）間が導通する（リレー閉）。
【００２７】
入力端子ａ（２０１），ｂ（２１１）間に信号の入力がなくなると、発光素子２が光信号を発光しなくなり、受光素子３が光起電力を発生しなくなる。出力用半導体素子４，５のゲート・ソース間に充電されていた電荷が、充放電制御回路３２を介して放電され、出力用半導体素子４，５のドレイン・ソース間が遮断され、出力端子ｉ（４０１），ｈ（５０１）間が遮断される（リレー開）。
【００２８】
次に、半導体リレー１の断面の導体構造の詳細を図３を参照して説明する。誘電体基板７は、４層の導体層Ｍ１〜Ｍ４と３層の誘電体層Ｄ１〜Ｄ３とを互い違いに積層して形成されている。接地導体層６０３と出力側信号ライン４０３，５０３と誘電体層Ｄ３とでマイクロストリップラインが形成されている。
【００２９】
接地導体層６０３は、誘電体層Ｄ１，Ｄ２を貫通する導通ビア６０２、６１２を介して導体層Ｍ１に設けられた接地端子６０１、６１１に接続されている。
【００３０】
発光素子用回路パターン２０５は、誘電体層Ｄ３、Ｄ２を貫通するビア２０４を介して、導体層Ｍ２の回路パターン２０３に接続され、さらに誘電体層Ｄ１を貫通するビア２０２を介して導体層Ｍ１の入力端子２０１に接続されている。同様に、発光素子用回路パターン２１５は、ビア２１４、回路パターン２１３、ビア２１２を介して入力端子２１１に接続されている。
【００３１】
また、出力側信号ライン４０３は、誘電体層Ｄ１〜Ｄ３を貫通するビア４０２を介して導体層Ｍ１の出力端子４０１に接続され、同様に、出力側信号ライン５０３は、ビア５０２を介して出力端子５０１に接続されている。
【００３２】
次に、半導体リレー１の出力側信号ライン４０３，５０３のマイクロストリップライン構造とその特性インピーダンスＺ０について説明する。半導体リレー１の出力側信号ラインは、前出の図１９に示した従来例と異なり、マイクロストリップラインを形成しているので、出力側信号ライン４０３，５０３と接地導体層６０３で構成する高周波信号ライン（マイクロストリップライン）の特性インピーダンスＺ０を所望の値、例えば７５Ωや又は５０Ωに設計することができる。
【００３３】
また、マイクロストリップラインを伝送線路として用いることにより、高周波信号（略５００ＭＨｚ以上）を半導体リレー１の出力端子間に通すときの波形の劣化を小さくすることができる。さらに、誘電体基板７の略全面に接地導層６０３が配置されているので、より安定して高周波信号を通過させることができる（広い範囲に接地導体があることで、高周波信号をより安定した状態で通過させることができる）。しかしながら、高周波信号の入力される信号ラインの開閉を半導体リレーを用いて行う場合、半導体リレーの動作状態により伝送線路の特性インピーダンスが動的に変動することが起こりうる。
【００３４】
上述の特性インピーダンスの変動について再び図１及び図１８を参照して説明する。出力用半導体素子４，５のソース電極（ソースｓ）は、受光素子用回路パターン３０１に接続した構造となっている。また、出力用半導体素子４，５のソース電極とドレイン電極（素子の裏面）は、ＭＯＳＦＥＴの動作時に低インピーダンスとなる。さらに、出力用半導体素子４，５のドレイン電極は、出力側信号ライン４０３，５０３にダイボンディングにより接続されている。従って、半導体リレー１の出力端子間を導通させているとき、出力側信号ライン４０３，５０３、出力用半導体素子４，５のドレイン電極、出力用半導体素子４，５のソース電極、及び受光素子用回路パターン３０１が略短絡した状態となる。受光素子用回路パターン３０１と接地導体層６０３が近接していることにより、この両者が高周波的に結合する。出力側信号ライン４０３，５０３の出力用半導体素子４，５を実装した付近は、リレー導通時に前述の略短絡した状態が発生することによって、接地導体層６０３との高周波的結合が強まり、従って、出力用半導体素子４，５の付近の出力側信号ライン４０３，５０３の特性インピーダンスＺ０がリレー導通時に小さくなる。
【００３５】
本発明の半導体リレー１においては、上記特性インピーダンスＺ０の動的変動への対策が施されている。すなわち、出力用半導体素子４，５を実装している近傍において、出力側信号ライン４０３，５０３の特性インピーダンスＺ０を、予め他の部分より大きくすることによって、半導体リレー１の導通時に出力側信号ラインの特性インピーダンスＺ０が低下するのを相殺（特性インピーダンスＺ０の乱れを吸収）するようにしている。これは、図１、図２に示すように、出力側信号ライン４０３，５０３の出力用半導体素子４，５の実装部近傍において、導体パターン幅を狭くした領域４０，５０を設けると共に、出力用半導体素子４，５の実装部近傍における対向する接地導体層６０３に開口部６０を設けることにより、出力用半導体素子４，５の実装部近傍における特性インピーダンスＺ０を、他の部分よりも大きくすることを実現している。この対策の結果、半導体リレー動作時の特性インピーダンスの適正化、すなわち動作時における特性インピーダンスの空間的一定化を図り、半導体リレー１を通過しする高周波信号の波形品質の劣化を防ぐことができる。
【００３６】
次に、上述した特性インピーダンスの適正化の効果について説明する。図４（ａ）は半導体リレー１の絶縁体部分の記載を省略した導体部分の構造（半導体リレー１０と称する、以下同様）を示し、図４（ｂ）は特性インピーダンス適正化を行っていない比較例の半導体リレー１０ａを示す。また、図５は、各半導体リレー１０，１０ａにおける出力側信号ラインの特性インピーダンスＺ０の測定結果を示す。比較例の半導体リレー１０ａにおける出力側信号ライン４０３，５０３は、半導体リレー１０における導体パターン幅を狭くした領域４０，５０を有さない、一定幅のものである。また、比較例１０ａにおける接地導体層６０３は、出力側信号ライン４０３，５０３に対向する（半導体リレー１０における）開口部６０が設けられていない。
【００３７】
出力側信号ライン４０３の、矢印Ｐで示した位置から矢印Ｑで示した位置までの領域について、半導体リレー１０，１０ａの動作時（導通時）における特性インピーダンスＺ０を測定した。半導体リレー１０についての測定結果（曲線ｚ）は、比較例である半導体リレー１０ａについての測定結果（曲線ｚａ）に比べて、目標設計値Ｚ０＝５０Ωにより近づいており、上述の特性インピーダンス適正化の有効性を示している。
【００３８】
次に、本発明の一実施形態に係る他の半導体リレーについて説明する。図６（ａ）（ｂ）は半導体リレー１１の導体部分の構造を示し、図７は同半導体リレー１１の各導体層の導体パターン形状を示す。半導体リレー１１は、前述の半導体リレー１と比べると、接地導体層６０３の領域が半分以下となっている。すなわち、接地導体層６０３は、発光素子用回路パターン２０５，２１５、及び受光素子用回路パターン３０１，３０２に対向する部分が削除され、さらに、開口部６０に加え、開口部６１が設けられている。
【００３９】
半導体リレー１１においては、接地導体層６０３の受光素子用回路パターン３０１，３０２に近い部分の導体層を削除しているので、前述の半導体リレー１に比べ、さらに接地導体層６０３と受光素子用回路パターン３０１，３０２との高周波的な結合が減少される。従って、リレーの導通時と非導通時における出力側信号ライン４０３，５０３の特性インピーダンスの変動を抑制でき、又は、より効果的に出力用半導体素子４，５付近における出力側信号ライン４０３，５０３の特性インピーダンスを予め大きくでき、半導体リレー１１から出力される高周波信号の波形品質を劣化し難くすることができる。また、前述の半導体リレー１と比べて、誘電体基板の層数を減らすことができ、半導体リレー１１は、より小型化、低コスト化が可能となる。
【００４０】
次に、本発明の一実施形態に係るさらに他の半導体リレーについて説明する。図８（ａ）（ｂ）は半導体リレー１２の導体部分の構造を示し、図９（ａ）〜（ｅ）は同半導体リレー１２の各導体層の導体パターン形状を示し、図９（ｆ）は各導体層の積層方向の断面構造を示す。半導体リレー１２の接地導体層６０３には、半導体リレー１１と同様に、受光素子用回路パターン３０１，３０２に対向する部分の導体を切り欠く開口部６２が設けられている。
【００４１】
半導体リレー１２の出力側信号ラインは、導体パターン幅を狭くした領域を設けた半導体リレー１，１１と異なり、出力用半導体素子４，５の実装部分における出力側信号ラインと接地導体層６０３との層間距離を大きくすることによって部分的に特性インピーダンスを大きくしている。すなわち、誘電体基板７として、３層以上の導体層Ｍ１〜Ｍ４からなる多層基板を用い、前述の半導体リレー１，１１における出力側信号ラインを分割して、導体層Ｍ３に配置した第１の出力側信号ライン４０３、５０３と導体層Ｍ４に配置された第２の出力側信号ライン４０５、５０５とし、出力側信号ライン４０３と４０５をビア４０４で層間電気接続し、出力側信号ライン５０３と５０５をビア５０４で層間電気接続している。
【００４２】
接地導体層６０３は、導体層Ｍ２に設けられており、第１の出力側信号ライン４０３，５０３は、前記第２の出力側信号ライン４０５，５０５よりも接地導体層６０３の近く（導体層Ｍ３）に配置されて接地導体層６０３とともにマイクロストリップラインを構成している。第２の出力側信号ライン４０５，５０５は、受光素子用回路パターン３０１，３０２と同一層（導体層Ｍ４）に配置され、出力用半導体素子４，５は、第２の出力側信号ライン４０５，５０５に配置されている。
【００４３】
第１の出力側信号ライン４０３，５０３の長手方向と第２の出力側信号ライン４０５，５０５の長手方向が略同一方向であり、出力側信号ラインの全体を出力用半導体素子４，５側から見たときに、第１の出力側信号ライン４０３，５０３と第２の出力側信号ライン４０５，５０５と出力用半導体素子４，５が略直線上に配置されている。
【００４４】
上述の導体構造による半導体リレー１２では、第２の出力側信号ライン４０５，５０５と接地導体層６０３との高周波的な結合は、第１の出力側信号ライン４０３，５０３と接地導体層６０３との高周波的な結合より弱くなっている。そのため、第２の出力側信号ライン４０５，５０５の一部である出力用半導体素子４，５実装部の特性インピーダンスＺ０は、第１の出力側信号ライン４０３，５０３のものよりも大きくなる。よって、入力信号が入力され、半導体リレー１２が導通するとき、出力用半導体素子４，５付近のマイクロストリップラインの特性インピーダンスＺ０が小さくなる影響を予め相殺することができる。
【００４５】
また、半導体リレー１２においては、受光素子用回路パターン３０１，３０２が導体層Ｍ４にあり、マイクロストリップラインを構成する第１の出力側信号ライン４０３，５０３が導体層Ｍ３にあり、接地導体層６０３が導体層Ｍ２にあるので、受光素子用回路パターン３０１，３０２と接地導体層６０３の高周波的な結合が弱くなっている。すなわち、出力用半導体素子４，５付近のマイクロストリップラインの特性インピーダンスＺ０の減少が抑制されている。
【００４６】
上記の半導体リレー１２の導体構造にすることで、入力信号を入力したときの、半導体リレー１２の出力側信号ライン全体の特性インピーダンスＺ０を、略一定とすることができ、半導体リレー１２から出力される高周波信号の波形品質の劣化がし難くなっている。また、半導体リレー１２は、出力側信号ラインを出力用半導体素子４，５側から見たときに、第１の出力側信号ライン４０３，５０３と第２の出力側信号ライン４０５，５０５と出力用半導体素子４，５とが略直線上に配置されているので、小さなスペースに出力側信号ラインと出力用半導体素子を配置して、小型が可能となる。
【００４７】
次に、本発明の一実施形態に係るさらに他の半導体リレーについて説明する。図１０（ａ）（ｂ）は半導体リレー１３の導体部分の構造を示し、図１１（ａ）〜（ｅ）は同半導体リレー１３の各導体層の導体パターン形状を示し、図１１（ｆ）は各導体層の積層方向の断面構造を示す。半導体リレー１３は、第２の出力側信号ライン４０５，５０５の配置方向以外は半導体リレー１２と同じである。すなわち、出力側信号ラインを出力用半導体素子４，５側から見たとき、第１の出力側信号ライン４０３，５０３の長手方向と第２の出力側信号ライン４０５，５０５の長手方向が互いに直交した方向の配置となっている。出力用半導体素子４，５を実装する第２の出力側信号ライン４０５，５０５は、第１の出力側信号ライン４０３，５０３から受光素子用回路パターン３０１，３０２の方向に向かっている。
【００４８】
第１の出力側信号ライン４０３，５０３の長手方向と第２の出力側信号ライン４０５，５０５の長手方向を互いに直交した方向にすることで、第１の出力側信号ライン４０３、５０３と第２の出力側信号ライン４０５，５０５と出力用半導体素子４，５とが占有するスペースは大きくなる。しかし、第１の出力側信号ライン４０３，５０３と接地導体層６０３で構成されるマイクロストリップラインの全長を、半導体リレー１２におけるよりも長くでき、第１の信号ライン４０３，５０３を通過するときの高周波信号劣化を少なくすることができる。
【００４９】
また、出力用半導体素子４，５を第１の出力側信号ライン４０３，５０３から見て、受光素子用回路パターン３０１，３０２側に配置することで、受光素子用回路パターン３０１，３０２と接地導体層６０３をより離れた位置に配置できる。すなわち、受光素子用回路パターン３０１，３０２と接地導体層６０３の高周波的な結合をより弱くでき、出力用半導体素子４，５付近のマイクロストリップラインの特性インピーダンスＺ０の減少を抑制することができる。
【００５０】
次に、本発明の一実施形態に係るさらに他の半導体リレーについて説明する。図１２は半導体リレー１４の導体部分の構造を示し、図１３（ａ）〜（ｃ）は同半導体リレー１４の各導体層の導体パターン形状を示す。半導体リレー１４の接地導体層６０３の構造は、前述の半導体リレー１２，１３と同様であるが、出力側信号ライン４０３，５０３の配置及び構造が半導体リレー１２、１３と異なる。接地導体層６０３の出力側信号ライン４０３，５０３と対向する部分の導体幅は略一定となっている。また、出力側信号ライン４０３，５０３は、受光素子用回路パターン３０１，３０２と同じ導体層に配置されており、出力側信号ライン４０３，５０３の導体パターン幅も略一定となっている。そして、出力側信号ライン４０３，５０３の、出力用半導体素子４，５を実装している部分が、矢印ａ１で示すように、受光素子用回路パターン３０１，３０２の配置されている方向にパターン幅を略一定に保った状態で、屈曲部４１，５１において屈曲して配置されている。
【００５１】
半導体リレー１４においては、受光素子用回路パターン３０１，３０２の直下には接地導体層６０３を配置していない。その接地導体層６０３のない方向に、出力側信号ライン４０３，５０３の出力用半導体素子４，５を実装した部分を屈曲させると、出力側信号ライン４０３，５０３の出力用半導体素子実装部と接地導体層６０３との電気的な結合が小さくなり、その結果、その部分の特性インピーダンスＺ０を大きくすることができる。このとき、出力側信号ライン４０３，５０３、及び接地導体層６０３のいずれの線幅についてもそれぞれ略一定であるので、出力側信号ライン４０３，５０３、及び接地導体層６０３のいずれについてもインダクタンス成分（Ｌ成分）を大きくすることなく特性インピーダンスＺ０を大きくすることができる。なお、導体幅を部分的に狭くして、その狭くした部分で特性インピーダンスＺ０を大きくする前述のいずれかの方法に対しても、導体幅の変化を滑らかに行うことにより高周波線路のインダクタンス成分の増加を抑えることができる。
【００５２】
マイクロストリップラインでは、信号ラインと対になる接地導体層がそれぞれ略一定幅かつ互いの距離が略一定の場合、信号ラインと接地導体層の中心線が略一致しているときに、その特性インピーダンスがもっとも小さくなる。半導体リレー１４では、図１３（ａ）に示すように、出力側信号ライン４０３、５０３の出力用半導体素子４，５を実装している部分が、屈曲部４１，５１において接地導体層６０３の中心軸からずれる方向に屈曲している。従って、出力側信号ライン４０３，５０３の出力用半導体素子４，５の実装部と接地導体層６０３との高周波的な結合が小さくなっており、その結果、中心軸のずれた部分の特性インピーダンスＺ０が大きくなっている。
【００５３】
このとき、出力用半導体素子４，５の実装部を受光素子用回路パターン３０１，３０２のある方向に屈曲させることで、受光素子用回路パターン３０１，３０２と接地導体層６０３との距離を接近させる必要がない。すなわち、受光素子用回路パターン３０１，３０２と接地導体層６０３との結合を小さく保ったまま、出力側信号ライン４０３，５０３の出力用半導体素子４，５を実装している部分の特性インピーダンスＺ０を予め大きくしておくことができる。
【００５４】
また、マイクロストリップラインを構成している接地導体層６０３の線幅が略一定であるので、マイクロストリップラインの出力用半導体素子４，５実装部付近の特性インピーダンスＺ０を増大させるとき、インダクタンスの増加を抑制できる。また、マイクロストリップラインを構成している出力用信号ライン４０３，５０３の線幅が略一定であるので、同様にインダクタンスの増加を抑制できる。このようにすることで、入力信号を入力した導通状態において、半導体リレー１４の出力側信号ライン全体の特性インピーダンスＺ０をより容易にほぼ一定とすることができる。すなわち、半導体リレー１４から出力される高周波信号の波形品質の劣化をより効果的に防ぐことができる。
【００５５】
次に、本発明の一実施形態に係るさらに他の半導体リレーについて説明する。図１４は半導体リレー１５の導体部分の構造を示し、図１５（ａ）〜（ｃ）は同半導体リレー１５の各導体層の導体パターン形状を示す。半導体リレー１５の出力側信号ライン４０３，５０３の配置、及び構造は前出の図４（ｂ）に示す半導体リレー１０ａと同様に、略一定の導体幅を有したものになっている。半導体リレー１５は、接地導体層６０３の構造に特徴がある。すなわち、接地導体層６０３は、発光素子用回路パターン２０５，２１５、及び受光素子用回路パターン３０１，３０２と対向する部分には導体層が設けられていない。接地導体層６０３の出力側信号ライン４０３，５０３と対向する部分の導体幅は略一定となっている。また、出力側信号ライン４０３，５０３の出力用半導体素子４，５を実装している部分に対向している接地導体層６０３の部分が、矢印ａ２で示すように、受光素子用回路パターン３０１，３０２から離れる方向に屈曲部６３で屈曲し、凸部６４が形成されている。
【００５６】
略一定の線幅を保って、接地導体層６０３の出力側信号ライン４０３，５０３の出力用半導体素子４，５の実装部に対向する部分を屈曲させているので、上方（導体層積層方向）から見て、出力用半導体素子４，５実装部の中心線と接地導体層６０３の中心線が一致しなく、出力側信号ライン４０３，５０３の出力用半導体素子４，５実装部と接地導体層６０３との高周波的な結合が小さくなり、その結果、その部分の特性インピーダンスが大きくなる。また、接地導体層６０３を屈曲させる方向を受光素子用回路パターン３０１，３０２のある方向（矢印ａ２方向）にしているので、受光素子用回路パターン３０１，３０２と接地導体層６０３との結合を小さいままに保つことができる。すなわち、半導体リレー１５の導通時に出力側信号ライン４０３，５０３の、出力用半導体素子４，５を実装している部分の特性インピーダンスＺ０の減少が抑えられる。
【００５７】
このとき、接地導体層６０３、及び出力側信号ライン４０３，５０３は、ともに略一定の幅に保たれているので、インダクタンス成分の増加もない。このようにすることで、入力信号を入力したときの、半導体リレー１５の出力側信号ライン全体の特性インピーダンスＺ０をより容易にほぼ一定とすることができ、半導体リレー１５から出力される高周波信号の波形品質の劣化をより効果的に防ぐことができる。
【００５８】
また、接地導体層６０３を屈曲させる方向を受光素子用回路パターン３０１，３０２がない方向にしているので、接地導体層６０３と受光素子用回路パターン３０１，３０２との高周波的な結合も小さくすることができる。そのため、出力用半導体素子４，５が実装されている部分の特性インピーダンスＺ０をより効果的に大きくすることができる。
【００５９】
次に、本発明の一実施形態に係るさらに他の半導体リレーについて説明する。図１６は半導体リレー１６の導体部分の構造を示し、図１７（ａ）〜（ｃ）は同半導体リレー１６の各導体層の導体パターン形状を示す。半導体リレー１６は、半導体リレー１４と半導体リレー１５の特徴を併せ持ったものである。すなわち、半導体リレー１６の出力側信号ライン４０３，５０３の構造は、前出の半導体リレー１４における出力信号ライン４０３，５０３の構造と同様であり、半導体リレー１６の接地導体層６０３の構造は、前出の半導体リレー１５における接地導体層６０３の構造と同様である。
【００６０】
出力側信号ライン４０３，５０３を矢印ａ１方向に、また、接地導体層６０３を矢印ａ２方向に、それぞれ互いに逆方向に屈曲させるので、より小さな導体層の専有面積で、接地導体層６０３と受光素子用回路パターン３０１，３０２との高周波的な結合を小さくでき、また、出力側信号ライン４０３，５０３の出力用半導体素子４，５実装部分における特性インピーダンスＺ０をより効果的に大きくすることができる。また、出力側信号ライン４０３，５０３及び接地導体層６０３の線幅が略一定であるので、出力側信号ライン４０３，５０３及び接地導体層６０３のいずれについてもインダクタンス成分を大きくすることなく特性インピーダンスＺ０を大きくすることができる。
【００６１】
また、図１２や図１６に示した出力側信号ラインを屈曲する方法と、図１に示した出力用半導体素子が実装されている部分又はその近傍における出力側信号ラインの幅を狭くして特性インピーダンスを大きくする方法と組み合わせることができる。その場合、出力側信号ラインの幅を狭くした部分以外の各部分の幅を略同一に保ったまま、出力側信号ラインを屈曲又は対向する接地導体部分を屈曲することで、所望部分の特性インピーダンスを、インダクタンス成分の増加を抑制して、さらに大きくすることができる。また、屈曲部を形成して中心線をずらすことにより特性インピーダンスを増加するので、前記出力信号ラインの幅を狭くする割合を減らすことができ、従って、出力信号ラインの幅を狭くすることによるインダクタンス成分の増加を減らすことができる。なお、本発明は、上記構成に限られることなく種々の変形が可能である。
【図面の簡単な説明】
【００６２】
【図１】（ａ）は本発明の一実施形態に係る半導体リレーの一部透視斜視図、（ｂ）は同半導体リレーの下面斜視図、（ｃ）は同半導体リレーの透視斜視図。
【図２】（ａ）は同上半導体リレーの導体層部分の重畳平面図、（ｂ）〜（ｅ）は同半導体リレーの各導体層の平面図。
【図３】（ａ）は図２（ａ）に示した半導体リレーのＡ−Ａ断面図、（ｂ）は同Ｂ−Ｂ断面図、（ｃ）は同Ｃ−Ｃ断面図。
【図４】（ａ）は同上半導体リレーの導体部分の斜視図、（ｂ）は比較例を示す改善前の半導体リレーの導体部分斜視図。
【図５】出力側信号ラインの特性インピーダンスの測定結果図。
【図６】（ａ）は本発明の一実施形態に係る他の半導体リレーの導体部分の斜視図、（ｂ）は同半導体リレーの出力側信号ラインの導体部分斜視図。
【図７】（ａ）は同上半導体リレーの導体層部分の重畳平面図、（ｂ）〜（ｄ）は同半導体リレーの各導体層の平面図。
【図８】（ａ）は本発明の一実施形態に係るさらに他の半導体リレーの導体部分の斜視図、（ｂ）は同半導体リレーの出力側信号ラインの導体部分斜視図。
【図９】（ａ）は同上半導体リレーの導体層部分の重畳平面図、（ｂ）〜（ｅ）は同半導体リレーの各導体層の平面図、（ｆ）は（ａ）におけるＤ−Ｄ断面図。
【図１０】（ａ）は本発明の一実施形態に係るさらに他の半導体リレーの導体部分の斜視図、（ｂ）は同半導体リレーの出力側信号ラインの導体部分斜視図。
【図１１】（ａ）は同上半導体リレーの導体層部分の重畳平面図、（ｂ）〜（ｅ）は同半導体リレーの各導体層の平面図、（ｆ）は（ａ）におけるＤ−Ｄ断面図。
【図１２】本発明の一実施形態に係るさらに他の半導体リレーの導体部分の斜視図。
【図１３】（ａ）は同上半導体リレーの導体層部分の重畳平面図、（ｂ）、（ｃ）は同半導体リレーの各導体層の平面図。
【図１４】本発明の一実施形態に係るさらに他の半導体リレーの導体部分の斜視図。
【図１５】（ａ）は同上半導体リレーの導体層部分の重畳平面図、（ｂ）、（ｃ）は同半導体リレーの各導体層の平面図。
【図１６】本発明の一実施形態に係るさらに他の半導体リレーの導体部分の斜視図。
【図１７】（ａ）は同上半導体リレーの導体層部分の重畳平面図、（ｂ）、（ｃ）は同半導体リレーの各導体層の平面図。
【図１８】本発明及び従来の半導体リレーの回路図。
【図１９】従来の半導体リレーの平面図。
【符号の説明】
【００６３】
１、１１〜１６    半導体リレー
２    発光素子
３    受光素子
４、５    出力用半導体素子
７    誘電体基板
４０３、５０３    出力側信号ライン
６０３    設置導体層
２０５    発光素子用回路パターン
３０１、３０２    受光素子用回路パターン
【図１】
2005102039.tif 000003
【図２】
2005102039.tif 000004
【図３】
2005102039.tif 000005
【図４】
2005102039.tif 000006
【図５】
2005102039.tif 000007
【図６】
2005102039.tif 000008
【図７】
2005102039.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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