(57)【要約】【課題】  エッチング工程の増加を抑えつつ、半導体装置の電気的特性の劣化を極力抑止可能な半導体装置及びその製造方法を提供する。【解決手段】  本発明の半導体装置は、半導体基板１０の表面に、第１のバリア層１２とアルミニウム層が積層されて成るパッド電極層１４が形成されていることを特徴とする。また、半導体基板１０の表面には支持基板１６が接着されている。半導体基板１０の裏面、及び半導体基板１０の裏面から第１のバリア層１２に到達するビアホール１８内に、第２のバリア層１９が形成されている。さらに、ビアホール１８内を完全もしくは不完全に埋め込むようにして、再配線層２１が形成されている。再配線層２１上には、ボール状端子２２が形成されている。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体チップの表面に形成され、かつ、第１のバリア層とアルミニウム層又はアルミニウム合金層が積層されて成るパッド電極層と、
前記半導体チップの表面に接着された支持基板と、
前記半導体チップの裏面から前記第１のバリア層に到達するビアホールと、
前記ビアホール内を含む前記半導体チップの裏面に形成され、かつ前記第１のバリア層と接続された再配線層と、
を有することを特徴とする半導体装置。
【請求項２】
前記再配線層は、前記ビアホール内を完全に埋め込むようにして形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記再配線層は、前記ビアホール内を不完全に埋め込むようにして形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記再配線層は、メッキ処理またはスパッタ処理により形成されていることを特徴とする請求項１，２，３のうちいずれか１項に記載の半導体装置。
【請求項５】
前記再配線層上に導電端子が形成されていることを特徴とする請求項１，２，３，４のうちいずれか１項に記載の半導体装置。
【請求項６】
前記第１のバリア層は、チタンナイトライド層、チタンタングステン層、タンタルナイトライド層、高融点金属層及びその化合物層のいずれかから成ることを特徴とする請求項１，２，３，４，５のうちいずれか１項に記載の半導体装置。
【請求項７】
前記ビアホール内を含む前記半導体チップの裏面と前記再配線層との間に、第２のバリア層が形成されていることを特徴とする請求項１，２，３，４，５，６のうちいずれか１項に記載の半導体装置。
【請求項８】
前記第２のバリア層は、チタンナイトライド層、チタンタングステン層、タンタルナイトライド層、高融点金属層及びその化合物層のいずれかから成ることを特徴とする請求項７記載の半導体装置。
【請求項９】
第１のバリア層とアルミニウム層又はアルミニウム合金層が積層されて成るパッド電極層を有する半導体基板を準備し、
前記半導体基板の表面に支持基板を接着する工程と、
前記半導体基板に、当該半導体基板の裏面から前記第１のバリア層に到達するビアホールを形成する工程と、
前記ビアホール内を含む前記半導体基板の裏面に、前記第１のバリア層と接続する再配線層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記再配線層を形成する工程において、前記再配線層は、前記ビアホール内を完全に埋め込むようにして形成されることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記再配線層を形成する工程において、前記再配線層は、前記ビアホール内を不完全に埋め込むようにして形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記再配線層を形成する工程において、前記再配線層は、メッキ処理またはスパッタ処理により形成されることを特徴とする請求項９，１０，１１のうちいずれか１項に記載の半導体装置。
【請求項１３】
前記再配線層上に導電端子を形成する工程を含むことを特徴とする請求項９，１０，１１，１２のうちいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１のバリア層は、チタンナイトライド層、チタンタングステン層、タンタルナイトライド層、高融点金属層及びその化合物層のいずれかから成ることを特徴とする請求項９，１０，１１，１２，１３のうちいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記ビアホール内を含む前記半導体基板の裏面と前記再配線層との間に、第２のバリア層を形成する工程を含むことを特徴とする請求項９，１０，１１，１２，１３，１４のうちいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第２のバリア層は、チタンナイトライド層、チタンタングステン層、タンタルナイトライド層、高融点金属層及びその化合物層のいずれかから成ることを特徴とする請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板に貫通ビアホールが形成されて成る半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体チップの外形寸法と略同サイズの外形寸法を有するチップサイズパッケージの一種として、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｐ  Ａｒｒａｙ）型の半導体装置が知られている。このＢＧＡ型の半導体装置は、このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状端子をパッケージの一主面上に格子状に複数配列し、パッケージの他方の面上に形成される半導体チップと電気的に接続したものである。
【０００３】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各ボール状端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板に搭載される外部回路とを電気的に接続している。
【０００４】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇａｅ）等の他の型のチップサイズパッケージに比して、多数のボール状端子を設けることが出来、しかも小型化できるという長所を有する。ＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。この例では、半導体チップの一主面上もしくは両主面上に、例えばガラスから成る支持基板が接着される。なお、関連する技術文献としては、以下の特許文献１が挙げられる。
【０００５】
次に、半導体チップに１枚の支持基板が接着されて成る場合の従来例に係るＢＧＡ型の半導体装置及びその製造方法について、図面を参照して説明する。
【０００６】
図５乃至図７は、イメージセンサチップに適用可能な従来例に係るＢＧＡ型の半導体装置及びその製造方法を示す断面図である。最初に、図５に示すように、半導体基板３０上の表面に、絶縁膜、例えば酸化膜３１を介してアルミニウム層またはアルミニウム合金層から成るパッド電極層３４を形成する。そしてパッド電極層３４を含む半導体基板３０の表面に、樹脂層３５を介して例えばガラスから成る支持基板３６を接着する。
【０００７】
次に、図６に示すように、パッド電極層３４に対応する半導体基板３０の裏面に開口部を有したレジスト層３７を形成し、これをマスクとして、ドライエッチングを半導体基板３０に対して行い、半導体基板３０の裏面からパッド電極層３４に到達するビアホール３８を形成する。ここで、上記エッチングにより形成したビアホール３８底部のパッド電極層３４の一部上には、エッチングの際に生成されるアルミニウム酸化物５０（例えばＡｌ２Ｏ３化合物）が形成される。
【０００８】
そして、図７に示すように、ビアホール３８内を含む半導体基板３０の裏面にバリア層３９を形成する。さらに、バリア層３９上にメッキ用のシード層４０を形成し、そのシード層４０上でメッキ処理を行って、例えば銅（Ｃｕ）から成る再配線層４１を形成する。さらに、再配線層４１上に保護層（図示せず）を形成し、保護層の所定位置に開口を設けて再配線層４１とコンタクトするボール状端子４２を形成する。
【０００９】
その後、図示しないが、半導体基板及びそれに積層された上記各層を切断して、個々の半導体チップに分離する。こうして、パッド電極層３４とボール状端子４２とが電気的に接続されたＢＧＡ型の半導体装置が形成される。
【特許文献１】特許公表２００２−５１２４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記エッチングによりビアホール３８を形成した際に、その底部に形成されたアルミニウム酸化物５０は、パッド電極層３４の一部上に形成されるため、パッド電極層３４と再配線層４１との間の抵抗を高抵抗に至らしめていた。また、アルミニウム酸化物５０は、再配線層４１に対するパッド電極層３４の被覆性を劣化させるため、再配線層４１に断線等の損傷を生じ易くさせていた。従って、半導体装置の特性が劣化するという問題が生じていた。
【００１１】
そこで、このアルミニウム酸化物５０を再度エッチング等により除去することが考えられるが、この場合、エッチング工程が増すことにより製造プロセスが煩雑になるという問題が生じていた。
【００１２】
そこで、本発明は、エッチング工程を増加させることなく、電気的特性の劣化を極力抑止し得る半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、上記課題に鑑みて為されたものであり、半導体チップの表面に形成され、かつ、第１のバリア層とアルミニウム層又はアルミニウム合金層が積層されて成るパッド電極層と、半導体チップの表面に接着された支持基板と、半導体チップの裏面から第１のバリア層に到達するビアホールと、ビアホール内を含む半導体チップの裏面に形成され、かつ第１のバリア層と接続された再配線層と、を有することを特徴とする。
【００１４】
また、本発明の半導体装置は、上記構成に加えて、再配線層は、ビアホール内を完全に、もしくは不完全に埋め込むようにして形成されていることを特徴とする。
【００１５】
また、本発明の半導体装置は、上記再配線層は、メッキ処理またはスパッタ処理により形成されている。
【００１６】
また、本発明の半導体装置は、再配線層上に導電端子が形成されていることを特徴とする。
【００１７】
また、本発明の半導体装置は、ビアホール内を含む半導体チップの裏面と再配線層との間に、第２のバリア層が形成されていることを特徴とする。
【００１８】
また、本発明の半導体装置の製造方法は、第１のバリア層とアルミニウム層又はアルミニウム合金層が積層されて成るパッド電極層を有する半導体基板を準備し、半導体基板の表面に支持基板を接着する工程と、半導体基板に当該半導体基板の裏面から第１のバリア層に到達するビアホールを形成する工程と、ビアホール内を含む半導体基板の裏面に、第１のバリア層と接続する再配線層を形成する工程と、を有することを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、上記再配線層を形成する工程において、再配線層は、ビアホール内を完全に、もしくは不完全に埋め込むようにして形成されることを特徴とする。
【００２０】
また、本発明の半導体装置の製造方法は、再配線層を形成する工程において、前記再配線層はメッキ処理またはスパッタ処理により形成されることを特徴とする。
【００２１】
また、本発明の半導体装置の製造方法は、上記工程に加え、再配線層上に導電端子を形成する工程を含むことを特徴とする。
【００２２】
また、本発明の半導体装置の製造方法は、上記工程に加え、ビアホール内を含む半導体基板の裏面と再配線層との間に、第２のバリア層を形成する工程を含むことを特徴とする。
【発明の効果】
【００２３】
本発明の半導体装置及びその製造方法によれば、アルミニウム層又はアルミニウム合金層と第１のバリア層を積層することにより、パッド電極層を形成した。これにより、エッチングによりビアホールを形成する際に、従来のようなビアホールの底部に位置するパッド電極層上に、アルミニウム酸化物が形成されることが回避される。従って、パッド電極層と再配線層との間が高抵抗となることがなくなり、再配線層に断線等の損傷の発生を極力抑止することができる。その結果、上記ビアホールの形成による半導体装置の電気的特性の劣化を極力抑止することが可能となる。また、アルミニウム酸化物を除去するためのエッチング工程が必要なくなる。
【発明を実施するための最良の形態】
【００２４】
次に、本実施形態に係る半導体装置の構造について、図面を参照して説明する。図４は、本実施形態に係る半導体装置のうち、後述するパッド電極層が存在する領域の断面を示しており、個々の半導体チップに分離する以前の状態を示している。
【００２５】
図４に示すように、Ｓｉから成る半導体基板１０（後に分離されて個々の半導体チップとなる）の表面上に、絶縁膜、例えば酸化膜１１を介して第１のバリア層１２上にアルミニウム層１３（もしくはアルミニウム合金層）が積層されて成るパッド電極層１４が形成されている。即ち、第１のバリア層１２は、半導体チップ１０に近い方の層として形成されている。
【００２６】
なお、半導体基板１０には、不図示の回路が形成されており、パッド電極層１４は、上記回路と電気的に接続されている。上記不図示の回路は、例えばＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサとして形成されている。この場合、ＣＣＤイメージ（画像）の基準点となるオプティカル・ブラック領域が必要となるため、パッド電極層１４を構成するアルミニウム層１３は、光（赤外線）を遮光し得るピュア・アルミニウムから成ることが好ましく、Ａｌ−Ｃｕ層でも良い。もしくは、赤外線を透過するするシリコン（Ｓｉ）を含む合金（例えばＡｌ―Ｓｉ，Ａｌ―Ｓｉ−Ｃｕ等）以外の金属であることが好ましい。
【００２７】
また、第１のバリア層１２は、例えばチタンナイトライド（ＴｉＮ）層であることが好ましい。もしくは、第１のバリア層１２は、高融点金属層やその化合物層であれば、チタンナイトライド層以外の金属から成るものであっても良く、タンタル（Ｔａ）層、チタンタングステン（ＴｉＷ）層、タンタルナイトライド（ＴａＮ）層等でも良い。
【００２８】
さらに、半導体基板１０の表面上に、樹脂層１５（接着剤として機能する）を介して、例えば所定の波長帯の光を透過し得るガラスから成る支持基板１６が接着されている。そして、半導体基板１０のうち、パッド電極層１４が存在する領域には、半導体基板１０の裏面から、パッド電極層１４の第１のバリア層１２に到達するビアホール１８が形成されている。そして、このビアホール１８内を含む半導体基板１０の裏面上に、ビアホール１８から露出する半導体基板１０の側壁を絶縁するために形成した絶縁層を介してそれらを覆うようにして、第２のバリア層１９が形成されている。この第２のバリア層１９は、例えばチタンナイトライド層であることが好ましい。もしくは、第２のバリア層１９は、第１のバリア層と同様にチタンナイトライド層以外の金属から成るものであってもよい。
【００２９】
そして、第２のバリア層１９上には、メッキ用のシード層２０と、メッキ処理により成膜された再配線層２１が形成されている。さらに、再線層２１上に保護層（図示せず）を形成し、保護層の所定位置に開口を設けて再配線２１とコンタクトするボール状端子２２が形成されている。即ち、このボール状端子２２は、再配線層２１、シード層２０、第２のバリア層１９を介して、パッド電極層１４と電気的に接続されている。
【００３０】
次に、上述した本実施形態に係る半導体装置の製造方法について、図面を参照して説明する。図１乃至図４は、本実施形態に係る半導体装置の製造方法を示す断面図である。図１乃至図４は、パッド電極層１４が存在する領域の断面を示しており、個々の半導体チップに分離する以前の状態を示している。
【００３１】
最初に、図１に示すように、不図示の回路が形成された半導体基板１０（後に分離されて個々の半導体チップとなる）の表面上に、絶縁層、例えば酸化膜１１を介して、第１のバリア層１２上にアルミニウム層１３もしくはアルミニウム合金層が積層されて成るパッド電極層１４が形成される。即ち、第１のバリア層１２は、半導体チップ１０に近い方の層として形成される。
【００３２】
ここで、上記不図示の回路が、例えばＣＣＤイメージセンサである場合、パッド電極層１４を構成するアルミニウム層１３は、ピュア・アルミニウムから成ることが好ましい。そして、アルミニウム層１３は、光（赤外線）を遮光し得るような厚さ（例えば２μｍ）で形成されることが好ましい。また、第１のバリア層１２は、例えばチタンナイトライド（ＴｉＮ）層であることが好ましく、本実施形態では２５０℃の設定温度のスパッタ装置を用いてチタンナイトライド（ＴｉＮ）層をスパッタ形成している。もしくは、第１のバリア層１２は、前述したように高融点金属やその化合物であれば、チタンナイトライド以外の金属から成るものであってもよい。
【００３３】
そして、半導体基板１０の表面上に、樹脂層１５（接着剤として機能する）を介して、例えばガラスから成る支持基板１６が接着される。
【００３４】
次に、図２に示すように、半導体基板１０の裏面上において、パッド電極層１４が存在する位置の一部上を開口するレジスト層１７を形成する。そして、レジスト層１７をマスクとして半導体基板１０に対してエッチングを行うことにより、半導体基板１０の裏面から、パッド電極層１４の第１のバリア層１２に到達するビアホール１８が形成される。その際のエッチングは、半導体基板１０がシリコン（Ｓｉ）から成る場合、例えばＳＦ６もしくはＯ２もしくはＣ４Ｆ８等を含むエッチングガスを用いてドライエッチングにより行われることが好ましい。
【００３５】
ここで、ビアホール１８の底部に位置するパッド電極層１４の面は第１のバリア層１２となっているため、上記エッチングはアルミニウム層１３にまで及ばない。従って、従来例の半導体装置を示す図６にみられたようなアルミニウム酸化物５０（例えばＡｌ２Ｏ３化合物）などの酸化物が形成されることはない。
【００３６】
次に、レジスト層１７を除去した後、図３に示すように、ビアホール１８内を含む半導体基板１０の裏面上に、それらを覆うようにして酸化膜等から成る絶縁層を形成し、第１のバリア層１２上の絶縁層を除去した後に、全面に第２のバリア層１９が形成される。この第２のバリア層１９は、例えばチタンナイトライド層であることが好ましく、本実施形態では２００℃以下のＣＶＤ装置内でＣＶＤ法でチタンナイトライド層を形成している。もしくは、前述したように第２のバリア層１９は、高融点金属やその化合物であれば、チタンナイトライド層以外の金属から成るものであってもよい。なお、第２のバリア層１９の形成前もしくは形成後に、半導体基板１０もしくは第２のバリア層１９上に、ボール状端子２２に加わる力を緩和するための不図示の緩衝部材を形成してもよい。ここで、第１のバリア層１２上の絶縁層（例えば酸化膜）をエッチング除去する際に第１のバリア層１２によりアルミニウム層１３は露出しないため、アルミニウム酸化物は形成されない。
【００３７】
次に、図４に示すように、第２のバリア層１９上の全面に再配線層２１が形成される。その際、まず、第２のバリア層１９上の全面に、例えば銅（Ｃｕ）から成るメッキ用のシード層２０を電界メッキにより形成し、その後、そのシード層２０に対して無電界メッキ処理を行うことで、例えば銅（Ｃｕ）から成る再配線層２１を形成する。ここで、再配線層２１は、ビアホール１８内を不完全に埋め込むようにして形成される。もしくは、再配線層２１は、ビアホール１８内を完全に埋め込むように形成されてもよい。
【００３８】
さらに、再配線層２１上に保護層（図示せず）を形成し、保護層の所定位置に開口を設けた後にスクリーン印刷法によりハンダを印刷してリフローさせることで、前記開口上にボール状端子２２を形成する。そして、図示しないが、ダイシングラインに沿って、半導体基板１０及びそれに積層された各層を切断することにより、個々の半導体チップ、即ち本実施形態の半導体装置が完成される。
【００３９】
上述したように、本発明の半導体装置及びその製造方法によれば、半導体基板１０の表面に、第１のバリア層１２（例えばチタンナイトライド層から成る）上にアルミニウム層１３もしくはアルミニウム合金層が積層されて成るパッド電極層１４を形成した。
【００４０】
これにより、エッチングによりビアホール１８を形成する際に、第１のバリア層１２の存在によりビアホール１８の底部に位置するパッド電極層１４上に、アルミニウム酸化物が形成されることが回避される。従って、パッド電極層１４と再配線層２１との間が高抵抗となることが極力回避される。また、再配線層２１に断線等の損傷の発生を極力抑止することができる。その結果、上記ビアホール１８の形成による半導体装置の特性の劣化を極力抑止することが可能となる。また、アルミニウム酸化物５０を除去する必要がなくなるため、エッチング工程を増やす必要がなくなる。
【００４１】
なお、本実施形態では、ビアホール１８を含む半導体基板１０の裏面に第２のバリア層１９を形成したが、本発明はこれに制限されるものではない。即ち、本発明は、ビアホール１８を含む半導体基板１０の裏面に、第２のバリア層１９が形成されずに、前記絶縁層を介して再配線層２１が形成されるものであってもよい。
【００４２】
また、本実施形態では、再配線層２１は、メッキ処理により形成されるものとしたが、本発明はこれに制限されるものではない。即ち、本発明は、メッキ用のシード層２０は形成されず、メッキ処理以外の方法により再配線層２１が形成されるものであってもよく、例えばアルミニウム（Ａｌ）等の金属をスパッタ形成するものでも良い。
【００４３】
また、本発明は、ボール状端子２２が形成された半導体装置に適用されるものとしたが、本発明はこれに制限されるものではない。即ち、本発明は、半導体基板を貫通するビアホールが形成されて成るものであれば、ボール状端子が形成されない半導体装置にも適用されるものである。例えば、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置にも適用される。
【００４４】
更に言えば、本発明ではビアホール１８を形成する側のアルミニウム層１３上に第１のバリア層１２を形成しているため、ビアホール開口時のエッチング処理時にアルミニウム層１３の表面がオーバーエッチングによりエッチングされることが抑制される。従って、オーバーエッチングにより削られてしまう量を考慮してアルミニウム層１３の膜厚を多くする必要がなくなる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図５】従来例に係る半導体装置及びその製造方法を説明する断面図である。
【図６】従来例に係る半導体装置及びその製造方法を説明する断面図である。
【図７】従来例に係る半導体装置及びその製造方法を説明する断面図である。
【図１】
2005235860.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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