(57)【要約】【課題】  素子チップのチップサイズを大きくする一方でパッケージの小型化を図り、さらに半導体装置の特性の改善を図った半導体装置を提供する。【解決手段】  アイランド１１を有する第１のリード１２と、アイランド１１に搭載されたＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ１のソース電極ＴＳに直付けされた第２のリード２２と、ＭＯＳＦＥＴ１の表面上に所要の空隙をもって配置され、ＭＯＳＦＥＴ１のゲート電極ＴＧにボンディングワイヤ２を介して接続された第３のリード２１と、ＭＯＳＦＥＴ１、第１，第２，第３のリード１２，２２，２１の一部及びボンディングワイヤ２を封止するパッケージ３とを備える。ソース電極ＴＳの面積を大きくしてＭＯＳＦＥＴの特性を向上した場合でもゲート電極ＴＧの面積を小さくしてパッケージの小型化が可能になる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体チップが搭載されるアイランドを有する第１のリードと、前記アイランドに搭載されたＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）と、前記ＭＯＳＦＥＴのソース電極に直付けされた第２のリードと、前記ＭＯＳＦＥＴの表面上に所要の空隙をもって配置され、前記ＭＯＳＦＥＴのゲート電極にボンディングワイヤを介して接続された第３のリードと、前記ＭＯＳＦＥＴ、前記第１，第２，第３のリードの一部及び前記ボンディングワイヤを封止するパッケージとを備えることを特徴とする半導体装置。
【請求項２】
前記パッケージから外部に露出した前記第１，第２，第３のリードはほぼ同一平面に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アイランドは前記ＭＯＳＦＥＴのドレイン電極に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記パッケージは封止樹脂からなることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記第１のリードは第１のリードフレームで構成され、前記第２及び第３のリードは第２のリードフレームで構成されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリードフレームを用いて半導体素子チップをパッケージする半導体装置に関し、特に素子チップのサイズを大型化する一方でパッケージの小型化を図った半導体装置に関するものである。
【背景技術】
【０００２】
一般にリードフレームを用いてパッケージを構成している半導体装置は、図９に概略構成の平面図を示すように、リードフレーム１１０に設けたアイランド１１１上に半導体の素子チップ１０１をマウントし、当該素子チップ１０１の電極とリードフレーム１１０の各リード部１１２，１１３，１１４とを相互に電気接続した上でこれらを樹脂やセラミック等によって封止してパッケージ１０３を形成する構成がとられている。例えば、素子チップ１０１をＭＯＳトランジスタのトランジスタチップとした場合には、素子チップ１０１の裏面にドレイン電極ＴＤが形成され、このドレイン電極ＴＤはアイランド１１１に直接にマウントされ同時にドレインリード部１１２に電気接続されている。また、素子チップ１０１の表面にゲート電極ＴＧとソース電極ＴＳが形成され、これらの電極はそれぞれアイランド１１１の一辺ないし周囲に配設したゲートリード部１１３、ソースリード部１１４に金ワイヤ１０２によって電気接続されている。このような半導体装置としては、特許文献１の技術に基づくものがある。
【０００３】
ところで、近年、素子チップの高集積化や半導体装置の高出力化に伴いチップサイズを大きくする要求が高められている一方で、パッケージの小型化が求められている。このような要求に対し、図９に示した半導体装置では、素子チップ１０１のチップサイズを大きくすると、当該素子チップ１０１を搭載するアイランド１１１の寸法が大きくなり、またアイランド１１１の周囲にリード部１１３，１１４を配置するスペースを確保する必要があるために、結果としてこれらを含めて封止するパッケージ１０３の寸法が大きくなり、半導体装置が大型化してしまうことになる。
【０００４】
このような問題に対しては、例えば、特許文献２の技術や特許文献３の技術を適用することが考えられる。この技術は２枚のリードフレームを用いており、一方のリードフレームに素子チップをマウントし、他方のリードフレームのリード部を素子チップの表面の電極に対して直接的に接続して電気接続を行うものである。例えば、素子チップとしてＭＯＳトランジスタチップを例にすると、図１０（ａ），（ｂ）に平面図とそのＤ−Ｄ線断面図を示すように、素子チップ２０１の裏面はドレイン電極ＴＤとして構成され、素子チップ２０１の表面にゲート電極ＴＧとソース電極ＴＳが配列されている。そして、素子チップ２０１の裏面を第１のリードフレームのアイランド２１１にマウントするとともに、アイランド２１１と一体のドレインリード部２１２への電気接続を行う。また、第２のリードフレームのゲートリード部２１３とソースリード部２１４の２つのリード部の各内端部２１３ｂ，２１４ｂをそれぞれゲート電極ＴＧ、ソース電極ＴＳに直接的に接触させ、接合材等によってこれらを直接に接続する構成とされている。その上でこれらを樹脂パッケージ２０３により封止する。このようにすることで、図９に示した従来構造のように、アイランドの周囲に各リード部の金ワイヤを接続する端部を配列する必要がなくなり、同じ素子チップのサイズの場合にはパッケージの寸法を小さくして半導体装置の小型化が可能になる。もちろん、同じ寸法のパッケージの場合には封止する素子チップのサイズを大きくすることが可能になる。
【特許文献１】特許第２７１４０３７号公報
【特許文献２】特開平１１−３５４７０２号公報
【特許文献３】特許第３２４０２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような従来の改善された提案構造では、リード部に要求される機械的な強度を確保するためにはリード部の最小幅寸法の低減には制限があり、したがって、当該リード部が直接接続される素子チップの電極においては、電極自身の最小寸法の低減にも制限を受け、また当該リード部を接続するために電極の周囲にスペースを確保する必要がある。例えば、図１０に示した半導体装置の場合には、ゲート電極ＴＧにゲートリード部２１３を接続するために、ゲート電極ＴＧをある程度以上の寸法に形成する必要がある。また、ゲートリード部２１３、ソースリード部２１４をゲート電極ＴＧ、ソース電極ＴＳに接続するために半田や銀ペースト等の接合材を用いるが、これらの接合材が溶融されて隣接する電極に短絡することを防止するためには、ゲート電極ＴＧとソース電極ＴＳとの間に余裕を確保する必要がある。そのため、素子チップ２０１上におけるソース電極ＴＳの面積を大きくすることができなくなる。このように、従来のトランジスタの素子チップを搭載した半導体装置では、ゲートリード部に対するゲート電極の接続を確保すると、隣接するソース電極の面積の増大に制限を受けることになり、ソース電流に依存されるトランジスタの特性を改善する上での障害になる。
【０００６】
本発明の目的は、素子チップのチップサイズを大きくする一方でパッケージの小型化を図り、さらに当該素子チップに対するリード部の好適な接続を可能にして半導体装置の特性の改善を図った半導体装置を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体チップが搭載されるアイランドを有する第１のリードと、アイランドに搭載されたＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）と、ＭＯＳＦＥＴのソース電極に直付けされた第２のリードと、ＭＯＳＦＥＴの表面上に所要の空隙をもって配置され、ＭＯＳＦＥＴのゲート電極にボンディングワイヤを介して接続された第３のリードと、ＭＯＳＦＥＴ、前記第１，第２，第３のリードの一部及びボンディングワイヤを封止するパッケージとを備えることを特徴とする。
【０００８】
ここでは、本発明の半導体装置においては、パッケージから外部に露出した第１，第２，第３のリードはほぼ同一平面に配置される。また、アイランドはＭＯＳＦＥＴのドレイン電極に接続される。パッケージは封止樹脂からなる。さらに、第１のリードは第１のリードフレームで構成され、第２及び第３のリードは第２のリードフレームで構成されることが好ましい。
【発明の効果】
【０００９】
本発明によれば、第３のリードはＭＯＳＦＥＴのゲート電極にボンディングワイヤを介して接続されるので、電流が流れないゲート電極の面積を小さくでき、その一方で電流が流れるソース電極の面積を大きくし、かつ第２のリードをＭＯＳＦＥＴのソース電極に直付けすることでソース電流として大きな電流を流すことができ、ＭＯＳＦＥＴの特性を向上することができる。これに加えて、第２及び第３のリードをＭＯＳＦＥＴの表面上に配置するのでパッケージの小型化を図ることが可能になる。
【実施例１】
【００１０】
次に、本発明の実施例１を図面を参照して説明する。図１は本発明の一部を破断した斜視図であり、特に本実施形態では２つの素子チップを１つのパッケージに封止したデュアル型半導体装置に適用した例を示している。また、図２（ａ），（ｂ），（ｃ）はその半導体装置の内部構成を示す平面図と、Ａ−Ａ線、Ｂ−Ｂ線に沿う断面図である。これらの図において、後述する第１のリードフレーム１０でアイランド１１とドレインリード部１２（本発明における第１のリード）とが形成されており、前記アイランド１１上に素子チップ１がマウントされている。この素子チップ１はチップの下側の裏面にドレイン電極ＴＤが形成され、チップの上側の表面にゲート電極ＴＧとソース電極ＴＳが形成されたものである。また、前記ドレインリード部１２は前記アイランド１１の一側に一体的に連結された２本の平行なリード部として構成されている。
【００１１】
そして、前記素子チップ１上にゲートリード部２１（本発明における第３のリード）とソースリード部２２（本発明における第２のリード）を備える後述する第２のリードフレーム２０が配置される。前記ゲートリード部２１とソースリード部２２は外端部２１ａ，２２ａがそれぞれ前記第１のリードフレーム１０のアイランド１１及びドレインリード部１２と同一平面位置に形成されており、内端部２１ｂ，２２ｂは当該平面から上方に曲げ形成されて前記素子チップ１の上方領域にまで延長されている。その上で、前記ソースリード部２２の内端部２２ｂは前記素子チップ１のソース電極ＴＳに半田や銀ペースト等の接合材によって直接に接合されている。また、前記ゲートリード部２１の内端部２１ｂは前記素子チップ１のゲート電極ＴＧに金ワイヤ２等によってワイヤボンディングされている。しかる上で、前記アイランド１１と素子チップ１、及び前記ドレインリード部１２、ゲートリード部２１、ソースリード部２２の各内端側の領域が一体的に樹脂によって封止されてパッケージ３が形成されており、また前記各リード部１２，２１，２２の外端部１２ａ，２１ａ，２２ａは同一平面上において前記樹脂パッケージ３から突出されている。
【００１２】
図３ないし図７は前記実施例１のＭＯＳＦＥＴの製造方法を工程順に示す図であり、各図において（ａ）は平面図、（ｂ），（ｃ）は図２と同じＡ−Ａ線、Ｂ−Ｂ線に沿う断面図である。また、図８（ａ），（ｂ）は図３及び図５の各工程途中の斜視図である。先ず、図３及び図８（ａ）に示すように、第１のリードフレーム１０のアイランド１１上に素子チップ１がマウントされる。第１のリードフレーム１０は、複数列の枠状に形成されたフレーム１３と、前記フレーム１３の各枠内にそれぞれ２個ずつ配置された矩形をしたアイランド１１と、前記各アイランド１１の一側から外側に向けて平行に延長され、外端部１２ａにおいて前記フレーム１３に連結される各２本のドレインリード部１２と、前記アイランド１１及びドレインリード部１２の中間部を前記フレーム１３に仮支持するための連結部１４とを備えている。また、前記素子チップ１は、シリコンや化合物半導体からなるウェハを切り出したチップの主面にＭＯＳＦＥＴが形成されたトランジスタチップとして構成されたものであり、当該素子チップ１の裏面にドレイン電極ＴＤが、表面にゲート電極ＴＧとソース電極ＴＳが形成されている。ここではゲート電極ＴＧは素子チップ１の表面上の一つの角部に近い領域に小さい面積に形成されており、ソース電極ＴＳは当該ゲート電極ＴＧを除く素子チップ１の表面のほぼ全域にわたる大きな面積に形成されている。そして、前記ドレイン電極ＴＤを前記アイランド１１に対向させて銀ペースト、導電性接着剤等の図には現れないマウント材によって前記素子チップ１をアイランド１１上にマウントする。
【００１３】
次いで、図４に示すように、前記第１のリードフレーム１０上に第２のリードフレーム２０を配置する。第２のリードフレームは、ここでは前記第１のリードフレーム１０のフレーム１３に対応したほぼ同じ形状のフレーム２３と、前記フレーム２３の各枠内にそれぞれ前記各アイランド１１に対応して配置され、かつ各外端部２１ａ，２２ａにおいて前記フレーム２３に連結されたゲートリード部２１及びソースリード部２２と、これらのゲートリード部２１とソースリード部２２を相互に連結して機械的な強度を高めるための連結部２４とを備えている。また、前記ゲートリード部２１とソースリード部２２は前記フレーム２３に連結された外端部２１ａ，２２ａから前記連結部２４の近傍までの長さ領域は前記フレーム２３と同一平面内に位置するように平坦に形成されているが、前記連結部２４よりも内側の箇所において上方に向けて斜めに曲げ加工され、さらにそれよりも内側の内端部２１ｂ，２２ｂは再び前記フレーム２３の平面とほぼ平行に向くように曲げ加工されている。そして、前記ゲートリード部２１の内端部２１ｂは前記アイランド１１の他側領域の一部においてアイランド１１上に重なる位置に配置されている。また、前記ソースリード部２２の内端部２２ｂは前記アイランド１１のほぼ中央近傍位置にまで延長されており、かつこの中央近傍位置において幾分下方に向けて曲げ加工されている。
【００１４】
そして、前記素子チップ１のソース電極ＴＳ上に半田や銀ペースト等の図には現れない接合材を塗布した上で、第１のリードフレーム１０上に所要の荷重を加えながら第２のリードフレーム２０を重ねる。これにより、第２のリードフレーム２０のフレーム２３は第１のリードフレーム１０のフレーム１３上に載置された状態で当該フレーム１３上に支持されると同時に、第２のリードフレーム２０のソースリード部２２の内端部２２ｂはソース電極ＴＳの表面上に前記荷重に基づく当接力（圧力）をもって当接される。また、このときゲートリード部２１の内端部２１ｂは素子チップ１上の一部において当該素子チップ１の表面から微小空隙おいた空間上に位置される。なお、この第２のリードフレーム２０を重ねる際に、第１のリードフレーム１０のフレーム１３と、第２のリードフレーム２０のフレーム２３にそれぞれ位置合わせ用の目印穴や凹凸を設けておき、これらの目印穴や凹凸を利用して両者の相対的な位置合わせを行うことで、両リードフレーム１０，２０を正確に重ね合わせることができ、前記ゲートリード部２１とソースリード部２２の各内端部２１ｂ，２２ｂをアイランド１１及び素子チップ１に対して正確に位置合わせすることが可能になる。そして、この状態を保ったまま前記接合材をベークしてソースリード部２２の内端部２２ｂをソース電極ＴＳに接合する。次いで、図５及び図８（ｂ）に示すように、素子チップ１のゲート電極ＴＧと第２のリードフレーム２０のゲートリード部２１の内端部２１ｂとを金ワイヤ２によりワイヤボンディングを行い、両者を電気接続する。
【００１５】
次いで、このようにして形成された構体を、図には表れない金型にセットして樹脂モールド成形を行い、図６に示すように、少なくとも前記アイランド１１を含む表面側の領域、すなわち素子チップ１と、ゲートリード部２１、ソースリード部２２、ドレインリード部１２の各内側領域と、金ワイヤ２を含む領域を樹脂で封止して樹脂パッケージ３を形成する。このとき、ドレインリード部１２、ゲートリード部２１、ソースリード部２２の各外端部１２ａ，２１ａ，２２ａは樹脂パッケージ３から突出されている。その後、図には表れないプレス装置において、図７に示すように、前記第１及び第２のリードフレーム１０，２０の各フレーム１３，２３及び連結部１４，２４を切断することで個片化された図１及び図２に示したデュアル型の樹脂パッケージ構造のＭＯＳＦＥＴが完成される。
【００１６】
このように、実施例１のＭＯＳＦＥＴでは、本発明における第３のリードしてのゲートリード部２１の内端部２１ｂは素子チップ１の表面上の空間に所要の寸法の空隙をおいて配置され、しかもゲート電極ＴＧとは金ワイヤ２により電気接続されているため、平面的には内端部２１ｂを素子チップ１の表面と重なる位置に配置することが可能になる。したがって、図９に示した従来技術に比較すると、アイランド１１の周囲にゲートリード部２１の内端部２１ｂを配置する必要がなくなり、アイランド１１が同じ寸法の場合にはアイランド１１及びゲートリード部２１の内端部２１ｂを含めた領域を封止する樹脂パッケージ３の平面面積を小さくすることができ、ＭＯＳＦＥＴの小型化が可能になる。一方、逆に樹脂パッケージ３を同じ寸法とした場合には、ゲートリード部２１の内端部２１ｂが占める領域までアイランド１１を延設することができるためアイランド１１を大きくすることができ、アイランド１１にマウントする素子チップ１にチップサイズの大きなものが採用でき、高電力でかつ低抵抗なＭＯＳＦＥＴを得ることができる。
【００１７】
また、実施例１のＭＯＳＦＥＴは、ゲートリード部２１はゲート電極ＴＧに金ワイヤ２により接続しているため、ゲート電極ＴＧはワイヤボンディングに必要な面積を確保すればよく、図１０に示した従来技術のようにリード部を直接ゲート電極に接続する構成に比較してゲート電極ＴＧの面積を可及的に小さくすることができる。この場合、ゲート電極ＴＧには電流が流れないため面積を小さくしても支障はない。そのため、前記第１の実施形態において示したようにソース電極ＴＳを素子チップ１のほぼ全域を占める面積に形成でき、しかもソース電極ＴＳに対しては本発明における第２リードとしてのソースリード部２２の内端部２２ｂが直接に接続されているため、ソース電極ＴＳ及びソース接続部の低抵抗化、及びソース電流の大電流化が可能になり、ＭＯＳＦＥＴの特性を向上することができる。なお、素子チップ１で発生した熱は樹脂パッケージ３から露出しているヒートシンクを兼ねるアイランド１１の裏面から放熱するとともに、素子チップ１の表面からはソース電極ＴＳに直接接続したソースリード部２２を介して放熱することも可能であり、ＭＯＳＦＥＴの熱特性を改善する上で有利である。
【００１８】
ここで、前記実施例１では、樹脂パッケージにおいてアイランドの裏面を露出する構成としているが、放熱の要求が高くない半導体装置の場合には、アイランドの裏面を含めた領域を封止するようにしてもよい。また、図示は省略するが、実施例１において第２のリードフレームのリード部を平坦に形成して第１のリードフレームと同一平面に配置する一方で、第１のリードフレームのアイランドを前記リード部の下方に向けて曲げ形成し、当該アイランドにマウントする素子チップとリード部とを直接に接続し、あるいは両者間に空隙を形成するように構成してもよい。
【００１９】
また、前記実施例１では、樹脂パッケージからリード部の外端部が突出される構成の半導体装置について説明したが、当該外端部が樹脂パッケージの裏面と同一面に配置される、いわゆるリードレス型パッケージと称される半導体装置に適用することも可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例１の半導体装置の一部を破断した斜視図である。
【図２】図１の半導体装置の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図３】製造工程のその１の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図４】製造工程のその２の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図５】製造工程のその３の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図６】製造工程のその４の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図７】製造工程のその５の平面図とＡ−Ａ線、Ｂ−Ｂ線の各断面図である。
【図８】図３及び図５の各工程途中の要部の斜視図である。
【図９】従来の半導体装置の一例の平面図である。
【図１０】従来の改善された半導体装置の平面図とＤ−Ｄ線断面図である。
【符号の説明】
【００２１】
１  素子チップ（ＭＯＳＦＥＴ）
２  金ワイヤ（ボンディングワイヤ）
３  樹脂パッケージ
１０  第１のリードフレーム
１１  アイランド
１２  ドレインリード部（第１のリード）
１３  フレーム
１４  連結部
２０  第２のリードフレーム
２１  ゲートリード部（第３のリード）
２２  ソースリード部（第２のリード）
２３  フレーム
２４  連結部
ＴＤ  ドレイン電極
ＴＧ  ゲート電極
ＴＳ  ソース電極
【図１】
2005175512.tif 000003
【図２】
2005175512.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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