(57)【要約】【課題】  従来のパルストリガー型ラッチを用いたスキャン対応レジスタでは、テストモード時のホールド時間制約を満たすためにクロックパルス幅を低減することが有効であるが、消費電力の増加を抑えることが困難であった。【解決手段】  パルス生成回路１を、スキャン制御信号ＮＴがＬレベル（テストモード時）の場合に小さいパルス幅で、スキャン制御信号ＮＴがＨレベル（通常動作モード時）の場合に大きいパルス幅のパルス信号ＰＣＫを生成するように構成する。ラッチ回路１３に入力されるパルス信号ＰＣＫを、テストモード時に小さいパルス幅とし、通常動作モード時に大きいパルス幅とすることにより、テストモード時のホールド時間制約を満たしながら、通常動作モード時のセットアップ時間制約を緩和させることができ、より低い電源電圧で同等の動作速度を達成可能となり、消費電力を低減できる。【選択図】  図１
2005181084.tif 000002
【特許請求の範囲】
【請求項１】
通常動作用データとスキャンデータと動作モード設定信号とを入力とし、前記動作モード設定信号が通常動作モードを示すときには前記通常動作用データに対応する信号を生成出力し、前記動作モード設定信号がテストモードを示すときには前記スキャンデータに対応する信号を生成出力する入力データ選択回路と、
クロック信号を入力とし、前記クロック信号と同じ周期のパルス信号を生成出力するパルス生成回路と、
前記入力データ選択回路の出力信号と前記パルス信号を入力とし、前記パルス信号が第１の論理値のときには前記入力データ選択回路の出力信号に対応する値をデータ出力信号として出力し、前記パルス信号が第２の論理値のときには直前の前記データ出力信号の出力値を維持するラッチ回路とを備えたスキャン対応レジスタであって、
前記パルス生成回路は、前記クロック信号に加えて前記動作モード設定信号を入力し、前記動作モード設定信号が通常動作モードを示すときよりもテストモードを示すときの方が第１の論理値である時間が短くなるように前記パルス信号を生成出力するようにしたことを特徴とするスキャン対応レジスタ。
【請求項２】
前記パルス生成回路は、
前記クロック信号と前記動作モード設定信号を入力し、前記動作モード設定信号が通常動作モードを示すときに前記クロック信号を第１の所定時間遅延させて出力し、前記動作モード設定信号がテストモードを示すときに前記クロック信号を第１の所定時間よりも短い第２の所定時間遅延させて出力する遅延回路と、
前記クロック信号と前記遅延回路の出力信号を入力し、前記クロック信号と前記遅延回路の出力信号に基づいて所定の論理演算を行うことにより前記パルス信号を生成する論理演算回路とからなることを特徴とする請求項１記載のスキャン対応レジスタ。
【請求項３】
通常動作用データとスキャンデータと動作モード設定信号とを入力とし、前記動作モード設定信号が通常動作モードを示すときには前記通常動作用データに対応する信号を生成出力し、前記動作モード設定信号がテストモードを示すときには前記スキャンデータに対応する信号を生成出力する入力データ選択回路と、
クロック信号を入力とし、前記クロック信号と同じ周期の第１のパルス信号を生成出力する第１のパルス生成回路と、
前記入力データ選択回路の出力信号と前記第１のパルス信号を入力とし、前記第１のパルス信号をゲート入力とし前記第１のパルス信号が第１の論理値のときにオフし第２の論理値のときにオンする複数の第１導電型チャネルの第１のトランジスタと、前記第１のパルス信号をゲート入力とし前記第１のパルス信号が第１の論理値のときにオンし第２の論理値のときにオフする複数の第２導電型チャネルの第２のトランジスタとを含んで構成され、前記第１のパルス信号が第１の論理値のときには前記入力データ選択回路の出力信号に対応する値をデータ出力信号として出力し、前記第１のパルス信号が第２の論理値のときには直前の前記データ出力信号の出力値を維持するラッチ回路とを備えたスキャン対応レジスタであって、
前記動作モード設定信号と前記第１のパルス信号を入力とし、前記動作モード設定信号が通常動作モードを示すときには第１の論理値となり、前記動作モード設定信号がテストモードを示すときには前記第１のパルス信号と同一の論理値となる第２のパルス信号を生成出力するとともに、前記動作モード設定信号が通常動作モードを示すときには第２の論理値となり、前記動作モード設定信号がテストモードを示すときには前記第１のパルス信号と同一の論理値となる第３のパルス信号を生成出力する第２のパルス生成回路を設け、
前記ラッチ回路に、それぞれの前記第１のトランジスタに並列接続され前記第２のパルス信号をゲート入力とする第１導電型チャネルの第３のトランジスタと、それぞれの前記第２のトランジスタに並列接続され前記第３のパルス信号をゲート入力とする第２導電型チャネルの第４のトランジスタとを設けたことを特徴とするスキャン対応レジスタ。
【請求項４】
通常動作用データとスキャンデータと動作モード設定信号とを入力とし、前記動作モード設定信号が通常動作モードを示すときには前記通常動作用データに対応する信号を生成出力し、前記動作モード設定信号がテストモードを示すときには前記スキャンデータに対応する信号を生成出力する入力データ選択回路と、
クロック信号を入力とし、前記クロック信号と同じ周期のパルス信号を生成出力するパルス生成回路と、
前記入力データ選択回路の出力信号と前記パルス信号を入力とし、前記パルス信号が第１の論理値のときには前記入力データ選択回路の出力信号に対応する値をデータ出力信号として出力し、前記パルス信号が第２の論理値のときには直前の前記データ出力信号の出力値を維持するラッチ回路とを備えたスキャン対応レジスタであって、
前記入力データ選択回路は、前記通常動作用データに対応する信号を第１の電源電圧に応じて生成し、前記スキャンデータに対応する信号を前記第１の電源電圧よりも低い第２の電源電圧に応じて生成するようにしたことを特徴とするスキャン対応レジスタ。
【請求項５】
前記入力データ選択回路は、前記通常動作用データに対応する信号を第１の電源電圧に応じて生成し、前記スキャンデータに対応する信号を前記第１の電源電圧よりも低い第２の電源電圧に応じて生成するようにしたことを特徴とする請求項１、２または３記載のスキャン対応レジスタ。
【請求項６】
請求項１から５のうちいずれかに記載のスキャン対応レジスタを複数用いて構成されるスキャンパス回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ等の半導体装置に内蔵されるスキャンパス回路を構成するための、パルストリガー型ラッチを用いたスキャン対応レジスタに関する。
【背景技術】
【０００２】
ＬＳＩの低電力化実現のため、フリップフロップ回路の代わりに低デューティーのクロックパルスで動作するパルストリガー型ラッチを用いた設計が行なわれるようになってきている（例えば、特許文献１参照）。パルストリガー型ラッチを用いた設計では、２個のマスタースレーブラッチ対で構成される従来の代表的なフリップフロップの代わりに、１個の透過型ラッチ回路を使用するため、クロック系の負荷低減による低電力化、セットアップ時間短縮による高速化、素子数減少による小面積化が期待できる。
【０００３】
一方ＬＳＩの検査容易化設計の手法であるスキャンパス方式では、ＬＳＩの回路機能のテストのための専用回路であるスキャンパス回路をＬＳＩの内部に持つ。このスキャンパス回路は、スキャンパスフリップフロップを直列に接続した回路で構成され、シフトレジスタとして動作する。このスキャンパス回路は、ＬＳＩの外部からスキャンパステスト用のデータを入力するテストデータ入力端子、ＬＳＩの外部からスキャンパステスト用のクロックを入力するテストクロック端子、スキャンパステストのテスト結果であるデータが出力されるテストデータ出力端子を有している。スキャンパス方式は、テストモード時に、テストデータ入力端子からテスト用のデータを入力し、クロック端子にクロック信号を入力し、そのデータをＬＳＩ内部の組み合わせ回路により論理演算させ、その演算結果である所定の出力がテストデータ出力端子から出力されることを確認することにより、ＬＳＩの組み合わせ回路が正常に動作していることを確認するものである。
【０００４】
図４は、ＭＯＳトランジスタを用いて構成した従来のパルストリガー型ラッチを用いたスキャンパスフリップフロップの一構成例である。図４において、１１は入力データ選択回路、１２はパルス生成回路、１３はラッチ回路である。また、１４〜１８はインバータ回路、１９はＡＮＤ回路、Ｐ１〜Ｐ７はＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ１０はＮチャネルＭＯＳトランジスタである。また、Ｄは通常動作用データ入力端子、ＤＴはスキャンデータ入力端子、ＮＴはスキャン制御信号端子、ＣＫはクロック信号端子、Ｑはデータ出力信号端子であり、これらそれぞれの端子から入力・出力されるデータ・信号も端子と同じ符号を用いて説明する。Ｘは入力データ選択回路１１の出力信号、ＰＣＫはパルス信号である。
【０００５】
入力データ選択回路１１は、通常動作用データＤとスキャンデータＤＴとスキャン制御信号ＮＴを入力し、スキャン制御信号ＮＴがＨレベルの場合（通常動作モード時）には通常動作用データＤの内容を、スキャン制御信号ＮＴがＬレベルの場合（テストモード時）にはスキャンデータＤＴの内容を、ラッチ回路１３へ出力する。パルス生成回路１２は、クロック信号ＣＫを入力し、クロック信号ＣＫの立ち上りに同期したパルス信号ＰＣＫを出力する。なおこの場合、パルス信号ＰＣＫの幅は、クロック信号ＣＫの反転出力を生成するインバータ回路１８の遅延時間により決定される。ラッチ回路１３は、入力データ選択回路１１の出力Ｘとパルス生成回路１２の出力であるパルス信号ＰＣＫを入力し、パルス信号がＨレベルの時に入力データ選択回路１１の出力内容をデータ出力信号端子Ｑへ出力し、パルス信号ＰＣＫがＬレベルの時には入力データ選択回路１１の出力内容に関係なくデータ出力信号端子Ｑの内容を維持する。図４のスキャンパスフリップフロップを直列に接続することにより、シフトレジスタが構成される。
【０００６】
スキャンパス回路はシフトレジスタとして動作するため、テストデータ入力端子より入力されたデータは各スキャンパスフリップフロップ間をクロックごとにシフトして行くが、このときスキャンパスフリップフロップが正常にデータを取り込むためには、クロックの入力の後一定時間はデータを保持しなければならない。この時間をホールド時間という。スキャンパス回路を構成するシフトレジスタにパルストリガー型ラッチを用いた場合、パルストリガー型ラッチは透過型ラッチとして動作するため、エッジトリガー型のフリップフロップ回路に比べると、クロックパルス幅に相当する時間だけ余分にホールド時間を確保する必要がある。
【０００７】
スキャンパス回路のスキャンパスフリップフロップのホールド時間を保証するために従来一般的に使用されている手法として、シフトレジスタ動作時のホールドタイムが満たされない部分に対し、フリップフロップのデータ出力にバッファ等の遅延素子を挿入する方法がある。シフトレジスタを制御するクロック信号のスキューを低減することは、ホールド時間制約を緩和させるための有効な対策の一つである。またパルストリガー型ラッチのホールド時間低減については、クロップパルス幅を低減させることも有効な対策となる。
【特許文献１】特開平１１−５５０８１号公報
【特許文献２】特許第２９６２２３２号公報
【特許文献３】特開平６−１８６２８号公報
【特許文献４】特開平６−３２４１１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した従来のスキャンパス回路において、フリップフロップのホールド時間制約を満たすためにはクロックパルス幅を低減させることが有効である。また細いパルス幅でラッチを正常動作させるために、クロックパルスを入力するＭＯＳトランジスタ（図４のＰ５，Ｐ６，Ｎ６，Ｎ８，Ｎ９）のゲート幅をより大きくすることも必要になる。
【０００９】
クロックパルス幅低減のため、クロックパルスを入力するＭＯＳトランジスタのゲート幅を大きくする場合、クロックパルス入力部の負荷容量が大きくなるため消費電力が増大する。またクロックパルス幅を削減した場合、スキャン制御信号ＮＴがＨレベル（通常動作モード）の場合において、セットアップ時間制約が厳しくなり、セットアップ時間短縮による高速化の効果が小さくなる。
【００１０】
本発明は上記の課題に鑑みてなされたものであり、その目的は、パルストリガー型ラッチで構成されるスキャンパス回路を内蔵したＬＳＩ等の半導体装置において、テストモード時のパルストリガー型ラッチのホールド時間の制約を満たすことができるとともに、消費電力の低減を図ることができるスキャン対応レジスタおよび半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１のスキャン対応レジスタは、通常動作用データとスキャンデータと動作モード設定信号とを入力とし、動作モード設定信号が通常動作モードを示すときには通常動作用データに対応する信号を生成出力し、動作モード設定信号がテストモードを示すときにはスキャンデータに対応する信号を生成出力する入力データ選択回路と、クロック信号を入力とし、クロック信号と同じ周期のパルス信号を生成出力するパルス生成回路と、入力データ選択回路の出力信号とパルス信号を入力とし、パルス信号が第１の論理値のときには入力データ選択回路の出力信号に対応する値をデータ出力信号として出力し、パルス信号が第２の論理値のときには直前のデータ出力信号の出力値を維持するラッチ回路とを備えたスキャン対応レジスタであって、パルス生成回路は、クロック信号に加えて動作モード設定信号を入力し、動作モード設定信号が通常動作モードを示すときよりもテストモードを示すときの方が第１の論理値である時間が短くなるようにパルス信号を生成出力するようにしたことを特徴とする。
【００１２】
本発明の第２のスキャン対応レジスタは、第１のスキャン対応レジスタにおいて、パルス生成回路は、クロック信号と動作モード設定信号を入力し、動作モード設定信号が通常動作モードを示すときにクロック信号を第１の所定時間遅延させて出力し、動作モード設定信号がテストモードを示すときにクロック信号を第１の所定時間よりも短い第２の所定時間遅延させて出力する遅延回路と、クロック信号と遅延回路の出力信号を入力し、クロック信号と遅延回路の出力信号に基づいて所定の論理演算を行うことによりパルス信号を生成する論理演算回路とからなることを特徴とする。
【００１３】
以上の第１、第２のスキャン対応レジスタによれば、ラッチ回路に入力するパルス信号のパルス幅（第１の論理値である時間）を、テストモード時に小さくし、通常動作モード時に大きくする。このように、テストモード時に小さいパルス幅とし、通常動作モード時に大きいパルス幅とすることにより、テストモード時のホールド時間制約を満たしながら、通常動作モード時のセットアップ時間制約を緩和させることができる。これにより、通常動作モードでは、従来と比較して、より低い電源電圧で同等の動作速度を達成することが可能になるため、通常動作モード時の消費電力を低減することができる。
【００１４】
本発明の第３のスキャン対応レジスタは、通常動作用データとスキャンデータと動作モード設定信号とを入力とし、動作モード設定信号が通常動作モードを示すときには通常動作用データに対応する信号を生成出力し、動作モード設定信号がテストモードを示すときにはスキャンデータに対応する信号を生成出力する入力データ選択回路と、クロック信号を入力とし、クロック信号と同じ周期の第１のパルス信号を生成出力する第１のパルス生成回路と、入力データ選択回路の出力信号と第１のパルス信号を入力とし、第１のパルス信号をゲート入力とし第１のパルス信号が第１の論理値のときにオフし第２の論理値のときにオンする複数の第１導電型チャネルの第１のトランジスタと、第１のパルス信号をゲート入力とし第１のパルス信号が第１の論理値のときにオンし第２の論理値のときにオフする複数の第２導電型チャネルの第２のトランジスタとを含んで構成され、第１のパルス信号が第１の論理値のときには入力データ選択回路の出力信号に対応する値をデータ出力信号として出力し、第１のパルス信号が第２の論理値のときには直前のデータ出力信号の出力値を維持するラッチ回路とを備えたスキャン対応レジスタであって、動作モード設定信号と第１のパルス信号を入力とし、動作モード設定信号が通常動作モードを示すときには第１の論理値となり、動作モード設定信号がテストモードを示すときには第１のパルス信号と同一の論理値となる第２のパルス信号を生成出力するとともに、動作モード設定信号が通常動作モードを示すときには第２の論理値となり、動作モード設定信号がテストモードを示すときには第１のパルス信号と同一の論理値となる第３のパルス信号を生成出力する第２のパルス生成回路を設け、ラッチ回路に、それぞれの第１のトランジスタに並列接続され第２のパルス信号をゲート入力とする第１導電型チャネルの第３のトランジスタと、それぞれの第２のトランジスタに並列接続され第３のパルス信号をゲート入力とする第２導電型チャネルの第４のトランジスタとを設けたことを特徴とする。
【００１５】
この第３のスキャン対応レジスタによれば、ラッチ回路を構成しパルス信号がゲート入力される第１、第２のトランジスタに並列接続される第３、第４のトランジスタを設け、テストモード時には、第３、第４のトランジスタを、それぞれ対応する第１、第２のトランジスタと同じオンオフ動作をさせることにより、パルス信号で駆動されるトランジスタゲート幅を大きくできるので、パルス信号のパルス幅（第１の論理値である時間）を低減させても正常動作が可能となり、テストモード時のホールド時間制約を満たすことが可能となる。また、通常動作モード時には、第３、第４のトランジスタをオフ状態に固定することにより、パルス信号で充放電される負荷容量を低減し、通常動作モード時の消費電力を低減することができる。
【００１６】
本発明の第４のスキャン対応レジスタは、通常動作用データとスキャンデータと動作モード設定信号とを入力とし、動作モード設定信号が通常動作モードを示すときには通常動作用データに対応する信号を生成出力し、動作モード設定信号がテストモードを示すときにはスキャンデータに対応する信号を生成出力する入力データ選択回路と、クロック信号を入力とし、クロック信号と同じ周期のパルス信号を生成出力するパルス生成回路と、入力データ選択回路の出力信号とパルス信号を入力とし、パルス信号が第１の論理値のときには入力データ選択回路の出力信号に対応する値をデータ出力信号として出力し、パルス信号が第２の論理値のときには直前のデータ出力信号の出力値を維持するラッチ回路とを備えたスキャン対応レジスタであって、入力データ選択回路は、通常動作用データに対応する信号を第１の電源電圧に応じて生成し、スキャンデータに対応する信号を第１の電源電圧よりも低い第２の電源電圧に応じて生成するようにしたことを特徴とする。
【００１７】
この第４のスキャン対応レジスタによれば、入力データ選択回路において、通常動作用データ入力側の電源（第１の電源）に対し、スキャンデータ入力側の電源を第２の電源として分離し、テストモード時の第２の電源電圧を第１の電源電圧よりも低下させることにより、ラッチ回路へ入力されるデータの確定するタイミングを遅らせてテストモード時のホールド時間制約を満たすことを可能にするとともに、消費電力を低減することができる。
【００１８】
本発明の第５のスキャン対応レジスタは、第１、第２または第３のスキャン対応レジスタにおいて、入力データ選択回路は、通常動作用データに対応する信号を第１の電源電圧に応じて生成し、スキャンデータに対応する信号を第１の電源電圧よりも低い第２の電源電圧に応じて生成するようにしたことを特徴とする。
【００１９】
この第５のスキャン対応レジスタによれば、第１、第２または第３のスキャン対応レジスタによる効果に加え、第４のスキャン対応レジスタによる効果も得られる。
【００２０】
本発明の半導体装置は、第１から第５のうちいずれかのスキャン対応レジスタを複数用いて構成されるスキャンパス回路を備えたものである。
【００２１】
この半導体装置によれば、第１から第５のうちいずれかのスキャン対応レジスタについて説明した効果が得られ、半導体装置の消費電力低減を図れる。
【発明の効果】
【００２２】
以上説明したように本発明によれば、ラッチ回路に入力するパルス信号のパルス幅を、テストモード時に小さいパルス幅とし、通常動作モード時に大きいパルス幅とすることにより、テストモード時のホールド時間制約を満たしながら、通常動作モード時のセットアップ時間制約を緩和させることができる。これにより、通常動作モードでは、従来と比較して、より低い電源電圧で同等の動作速度を達成することが可能になるため、通常動作モード時の消費電力を低減することができる。
【００２３】
また、本発明によれば、ラッチ回路を構成しパルス信号がゲート入力される第１、第２のトランジスタに並列接続される第３、第４のトランジスタを設け、テストモード時には、第３、第４のトランジスタを、それぞれ対応する第１、第２のトランジスタと同じオンオフ動作をさせることにより、パルス信号で駆動されるトランジスタゲート幅を大きくできるので、パルス信号のパルス幅（第１の論理値である時間）を低減させても正常動作が可能となり、テストモード時のホールド時間制約を満たすことが可能となる。また、通常動作モード時には、第３、第４のトランジスタをオフ状態に固定することにより、パルス信号で充放電される負荷容量を低減し、通常動作モード時の消費電力を低減することができる。
【００２４】
また、本発明によれば、入力データ選択回路において、通常動作用データ入力側の電源（第１の電源）に対し、スキャンデータ入力側の電源を第２の電源として分離し、テストモード時の第２の電源電圧を第１の電源電圧よりも低下させることにより、ラッチ回路へ入力されるデータの確定するタイミングを遅らせてテストモード時のホールド時間制約を満たすことを可能にするとともに、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について図面を参照しながら説明する。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるパルストリガー型ラッチを用いたスキャン対応レジスタの構成図である。図１において、１はパルス生成回路、１１は入力データ選択回路、１３はラッチ回路である。また、４は反転遅延信号生成回路、１９はＡＮＤ回路、２０はトライステートインバータ回路、２１はインバータ回路である。また、Ｄは通常動作用データ入力端子、ＤＴはスキャンデータ入力端子、ＮＴはスキャン制御信号端子、ＣＫはクロック信号端子、Ｑはデータ出力信号端子であり、これらそれぞれの端子から入力・出力されるデータ・信号も端子と同じ符号を用いて説明する。Ｘは入力データ選択回路１１の出力信号、ＰＣＫはパルス信号、ＸＣＫは反転クロック信号である。
【００２７】
図１のスキャン対応レジスタでは、説明の簡単のため、入力データ選択回路１１およびラッチ回路１３は１組しか図示していないが、同様の構成を持つ入力データ選択回路１１およびラッチ回路１３が複数組あるのが通常である。もちろん１組でも問題ない。複数組ある場合、１個のパルス生成回路１から出力されるパルス信号ＰＣＫが、各組のラッチ回路１３に入力される。
【００２８】
本実施形態では、入力データ選択回路１１とラッチ回路１３は従来例（図４）と同じ構成であり、パルス生成回路１の構成が従来例とは異なる。また、動作モード設定信号であるスキャン制御信号ＮＴは、通常動作モード時がＨレベルであり、テストモード時がＬレベルであることは従来例と同様である。
【００２９】
パルス生成回路１は、クロック信号ＣＫとスキャン制御信号ＮＴを入力し、クロック信号ＣＫに同期したパルス信号ＰＣＫを出力する。入力データ選択回路１１は、通常動作用データＤとスキャンデータＤＴとスキャン制御信号ＮＴを入力し、スキャン制御信号ＮＴがＨレベルの場合（通常動作モード時）には通常動作用データＤに対応する内容の信号を、スキャン制御信号ＮＴがＬレベルの場合（テストモード時）にはスキャンデータＤＴに対応する内容の信号を、ラッチ回路１３へ出力する。ラッチ回路１３は、入力データ選択回路１１の出力Ｘとパルス生成回路１の出力であるパルス信号ＰＣＫを入力し、パルス信号ＰＣＫがＨレベルの時に入力データ選択回路１１の出力Ｘに対応した値をデータ出力信号端子Ｑへ出力し、パルス信号ＰＣＫがＬレベルの時には入力データ選択回路１１の出力Ｘの内容に関係なくデータ出力信号端子Ｑの内容を維持する。
【００３０】
パルス生成回路１は、クロック信号ＣＫを反転遅延させた反転クロック信号ＸＣＫを生成する反転遅延信号生成回路４と、反転クロック信号ＸＣＫとクロック信号ＣＫとの論理積をとりパルス信号ＰＣＫとして出力するＡＮＤ回路１９とを備えている。さらに、反転遅延信号生成回路４は、トライステートインバータ回路２０とインバータ回路２１とが並列接続され、その駆動能力がスキャン制御信号ＮＴによって切替えられる構成となっている。トライステートインバータ回路２０は、スキャン制御信号ＮＴがＨレベルの時はハイインピーダンス状態であり、スキャン制御信号ＮＴがＬレベルの時にはクロック信号ＣＫを反転遅延させて出力する。インバータ回路２１は常時ＣＫの反転値を出力する。
【００３１】
これにより、ＡＮＤ回路１９から出力されるパルス信号ＰＣＫは、スキャン制御信号ＮＴの値に応じて異なる時間幅を有するものとなる。すなわち、スキャン制御信号ＮＴがＨレベルの場合には、トライステートインバータ回路２０はハイインピーダンス状態であるため、インバータ回路２１による出力が反転クロック信号ＸＣＫとなり、パルス信号ＰＣＫが生成出力される。これに対し、スキャン制御信号ＮＴがＬレベルの場合には、トライステートインバータ回路２０の出力によって、スキャン制御信号ＮＴがＨレベルの場合よりも小さい遅延時間でクロック信号ＣＫの変化が反転クロック信号ＸＣＫへ伝わり、スキャン制御信号ＮＴがＨレベルの場合より時間幅の小さいパルス信号ＰＣＫが生成出力される。
【００３２】
なお、ラッチ回路１３内でパルス信号ＰＣＫを入力するＭＯＳトランジスタ（Ｐ５，Ｐ６，Ｎ６，Ｎ８，Ｎ９；図４参照）のゲート幅は、テストモード時のパルス幅に合わせて最適化されており、通常動作モード時にはより大きな時間幅のパルスで駆動されることになる。
【００３３】
以上のように本実施形態によれば、ラッチ回路１３に入力されるパルス信号ＰＣＫを、スキャン制御信号ＮＴがＬレベル（テストモード時）の場合に小さいパルス幅とし、スキャン制御信号ＮＴがＨレベル（通常動作モード時）の場合に大きいパルス幅とすることが可能になるため、テストモード時のホールド時間制約を満たしながら、通常動作モード時のセットアップ時間制約を緩和させることができる。これにより、通常動作モードでは、従来と比較して、より低い電源電圧で同等の動作速度を達成することが可能になるため、通常動作モード時の消費電力を低減することができる。
【００３４】
（第２の実施形態）
図２は、本発明の第２の実施形態におけるパルストリガー型ラッチを用いたスキャン対応レジスタの構成図である。図２において、２はラッチ回路、１１は入力データ選択回路、１２はパルス生成回路である。また、５はテストモード専用パルス信号生成回路、２２はインバータ回路、２３はＡＮＤ回路、２４はＯＲ回路、Ｐ５〜Ｐ９はＰチャネルＭＯＳトランジスタ、Ｎ５〜Ｎ１３はＮチャネルＭＯＳトランジスタである。また、Ｄは通常動作用データ入力端子、ＤＴはスキャンデータ入力端子、ＮＴはスキャン制御信号端子、ＣＫはクロック信号端子、Ｑはデータ出力信号端子であり、これらそれぞれの端子から入力・出力されるデータ・信号も端子と同じ符号を用いて説明する。Ｘは入力データ選択回路１１の出力信号、ＰＣＫはパルス信号、ＰＰＣＫはＰチャネルトランジスタ制御用パルス信号、ＮＰＣＫはＮチャネルトランジスタ制御用パルス信号である。
【００３５】
図２のスキャン対応レジスタでは、説明の簡単のため、入力データ選択回路１１およびラッチ回路２は１組しか図示していないが、同様の構成を持つ入力データ選択回路１１およびラッチ回路２が複数組あるのが通常である。もちろん１組でも問題ない。複数組ある場合、１個のパルス生成回路１２から出力されるパルス信号ＰＣＫが、各組のラッチ回路２に入力される。
【００３６】
本実施形態では、入力データ選択回路１１とパルス生成回路１２は従来例（図４）と同じ構成であり、ラッチ回路２の構成が従来例とは異なる。また、動作モード設定信号であるスキャン制御信号ＮＴは、通常動作モード時がＨレベルであり、テストモード時がＬレベルであることは従来例と同様である。
【００３７】
入力データ選択回路１１は、通常動作用データＤとスキャンデータＤＴとスキャン制御信号ＮＴを入力し、スキャン制御信号ＮＴがＨレベルの場合（通常動作モード時）には通常動作用データＤに対応する内容の信号を、スキャン制御信号ＮＴがＬレベルの場合（テストモード時）にはスキャンデータＤＴに対応する内容の信号を、ラッチ回路２へ出力する。パルス生成回路１２は、クロック信号ＣＫを入力し、クロック信号ＣＫに同期したパルス信号ＰＣＫを出力する。ラッチ回路２は、スキャン制御信号ＮＴと入力データ選択回路１１の出力Ｘとパルス生成回路１２の出力であるパルス信号ＰＣＫを入力し、パルス信号ＰＣＫがＨレベルの時に入力データ選択回路１１の出力Ｘに対応した値をデータ出力信号端子Ｑへ出力し、パルス信号ＰＣＫがＬレベルの時には入力データ選択回路１１の出力Ｘの内容に関係なくデータ出力信号端子Ｑの内容を維持する。
【００３８】
ラッチ回路２は、従来例のラッチ回路１３（図４）の構成に加え、Ｐチャネルトランジスタ制御用パルス信号ＰＰＣＫとＮチャネルトランジスタ制御用パルス信号ＮＰＣＫを生成するテストモード専用パルス信号生成回路５を内蔵し、さらに、Ｐチャネルトランジスタ制御用パルス信号ＰＰＣＫをゲート入力とするＰチャネルＭＯＳトランジスタＰ８，Ｐ９を設けて、パルス信号ＰＣＫをゲート入力とするＰチャネルＭＯＳトランジスタＰ５，Ｐ６にそれぞれ並列接続し、Ｎチャネルトランジスタ制御用パルス信号ＮＰＣＫをゲート入力とするＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３を設けて、パルス信号ＰＣＫをゲート入力とするＮチャネルＭＯＳトランジスタＮ６，Ｎ８，Ｎ９にそれぞれ並列接続している。
【００３９】
テストモード専用パルス信号生成回路５は、ＯＲ回路２４、インバータ回路２２およびＡＮＤ回路２３で構成され、パルス信号ＰＣＫとスキャン制御信号ＮＴを入力し、スキャン制御信号ＮＴがＬレベル（テストモード）の時はパルス信号ＰＣＫの内容をＰＰＣＫとＮＰＣＫに出力し、スキャン制御信号ＮＴがＨレベル（通常動作モード）の時はＰＰＣＫをＨレベルに固定しＮＰＣＫをＬレベルに固定する。上記のような構成を採ることにより、スキャン制御信号ＮＴがＬレベル（テストモード）の場合のみＰＰＣＫ、ＮＰＣＫをゲート入力とするトランジスタＰ８，Ｐ９，Ｎ１１，Ｎ１２，Ｎ１３を駆動させ、ノードｎ１、ｎ２、ｎ３、ｎ４および出力Ｑの充放電をより短時間で実行することができるので、テストモード時のホールド時間制約を満たさせることができる。スキャン制御信号ＮＴがＨレベル（通常動作モード）のときはＰＰＣＫ、ＮＰＣＫをゲート入力とするトランジスタＰ８，Ｐ９，Ｎ１１，Ｎ１２，Ｎ１３はすべて非導通状態に固定されているので、クロックパルスで充放電される負荷容量を下げ、通常動作モード時の消費電力を低減することができる。
【００４０】
本実施形態によれば、スキャン制御信号ＮＴの値によって（すなわち動作モードによって）クロック信号ＣＫが動作した時に充放電される負荷容量が異なり、スキャン制御信号ＮＴがＨレベル（通常動作モード）の場合の方がより消費電力が小さくなる。従ってテストモード時のフリップフロップのホールド時間制約を満たすためにクロックパルス幅を小さくし、より小さなパルス幅でラッチを動作させるためにパルス信号入力部のトランジスタサイズを大きくする必要がある場合であっても、追加したトランジスタＰ８，Ｐ９，Ｎ１１，Ｎ１２，Ｎ１３を動作させることで対応できるとともに、通常動作モード時には、追加したトランジスタＰ８，Ｐ９，Ｎ１１，Ｎ１２，Ｎ１３を非導通状態にすることで負荷容量を下げ、通常動作モードにおける消費電力を低減することが可能になる。
【００４１】
なお、ＰチャネルとＮチャネルトランジスタ制御用のパルス信号ＰＰＣＫとＮＰＣＫを独立させたのは、対応するトランジスタを排他的に導通状態とすることにより、貫通電流を防止するためである。
【００４２】
（第３の実施形態）
図３は、本発明の第３の実施形態におけるパルストリガー型ラッチを用いたスキャン対応レジスタの構成図である。図３において、３は入力データ選択回路、１２はパルス生成回路、１３はラッチ回路である。また、１４はインバータ回路、１９はＡＮＤ回路、Ｐ１〜Ｐ４はＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ４はＮチャネルＭＯＳトランジスタである。また、Ｄは通常動作用データ入力端子、ＤＴはスキャンデータ入力端子、ＮＴはスキャン制御信号端子、ＣＫはクロック信号端子、Ｑはデータ出力信号端子であり、これらそれぞれの端子から入力・出力されるデータ・信号も端子と同じ符号を用いて説明する。Ｘは入力データ選択回路３の出力信号、ＰＣＫはパルス信号、ＶＤＤは第１の電源、ＴＶＤＤは第２の電源である。
【００４３】
図３のスキャン対応レジスタでは、説明の簡単のため、入力データ選択回路３およびラッチ回路１３は１組しか図示していないが、同様の構成を持つ入力データ選択回路３およびラッチ回路１３が複数組あるのが通常である。もちろん１組でも問題ない。複数組ある場合、１個のパルス生成回路１２から出力されるパルス信号ＰＣＫが、各組のラッチ回路１３に入力される。
【００４４】
本実施形態では、パルス生成回路１２とラッチ回路１３は従来例（図４）と同じ構成であり、入力データ選択回路３の構成が従来例とは異なる。また、動作モード設定信号であるスキャン制御信号ＮＴは、通常動作モード時がＨレベルであり、テストモード時がＬレベルであることは従来例と同様である。
【００４５】
入力データ選択回路３は、第１の電源ＶＤＤと第２の電源ＴＶＤＤを用いており、通常動作用データＤとスキャンデータＤＴとスキャン制御信号ＮＴを入力し、スキャン制御信号ＮＴがＨレベルの場合（通常動作モード時）には通常動作用データＤに対応する内容の信号を、スキャン制御信号ＮＴがＬレベルの場合（テストモード時）にはスキャンデータＤＴに対応する内容の信号を、ラッチ回路１３へ出力する。パルス生成回路１２は、クロック信号ＣＫを入力し、クロック信号ＣＫに同期したパルス信号ＰＣＫを出力する。ラッチ回路１３は、入力データ選択回路３の出力Ｘとパルス生成回路１２の出力であるパルス信号ＰＣＫを入力し、パルス信号ＰＣＫがＨレベルの時に入力データ選択回路３の出力Ｘに対応した値をデータ出力信号端子Ｑへ出力し、パルス信号ＰＣＫがＬレベルの時には入力データ選択回路３の出力Ｘの内容に関係なくデータ出力信号端子Ｑの内容を維持する。
【００４６】
入力データ選択回路３は、第２の電源ＴＶＤＤの電圧が第１の電源ＶＤＤの電圧よりも小さい２種類の電源ＶＤＤとＴＶＤＤを利用し、スキャン制御信号ＮＴがＬレベルでスキャンデータＤＴを選択しそれに対応する信号を出力する場合には第２の電源ＴＶＤＤで動作し、スキャン制御信号ＮＴがＨレベルで通常動作用データＤを選択しそれに対応する信号を出力する場合には第１の電源ＶＤＤで動作する。第２の電源ＴＶＤＤの電圧を第１の電源ＶＤＤの電圧よりも小さく設定すると、スキャン制御信号ＮＴがＬレベルの場合（テストモード時）にのみラッチ回路３の入力データＸの確定するタイミングを遅らせ、テストモード時のホールド時間制約を満たさせることができる。これによりバッファ等の遅延素子の追加による回路増加量を低減することができるため、消費電力が低減する。また、通常動作モード時の性能（動作速度）を損なわずに、テストモード時の消費電力を低減することが可能になり、ＬＳＩ検査時における電力低減効果も得られる。
【００４７】
なお、図３において、パルス生成回路１２とラッチ回路１３の電源には、ＶＤＤと同じ電源が用いられている。
【００４８】
また、上記第３の実施形態は、第１の実施形態あるいは第２の実施形態と組み合わせて用いることでさらに効果を発揮する。したがって、図１、図２において、入力データ選択回路１１を図３の入力データ選択回路３に置き換えてもよい。
【００４９】
なお、以上で説明した各スキャン対応レジスタを複数用いて構成されるスキャンパス回路を内蔵した半導体装置では、複数のスキャン対応レジスタを直列に接続してスキャンパス回路が構成される。スキャンパス回路は、直列接続される最初段のスキャン対応レジスタのスキャンデータ入力端子ＤＴが、半導体装置の外部からスキャンパステスト用のデータを入力するテストデータ入力端子に接続され、最終段のスキャン対応レジスタのデータ出力信号端子Ｑが、スキャンパステストのテスト結果であるデータを外部へ出力するテストデータ出力端子に接続される。隣接して接続されるスキャン対応レジスタ間では、前段のスキャン対応レジスタのデータ出力信号端子Ｑが、後段のスキャン対応レジスタのスキャンデータ入力端子ＤＴに接続される。また、スキャンパス回路を構成する複数のスキャン対応レジスタの全てのクロック信号端子ＣＫは、半導体装置の外部からスキャンパステスト用のクロックを入力するテストクロック端子に接続される。
【産業上の利用可能性】
【００５０】
本発明は、パルストリガー型ラッチで構成されるスキャンパス回路を内蔵したＬＳＩ等に有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態におけるスキャン対応レジスタの構成図
【図２】本発明の第２の実施形態におけるスキャン対応レジスタの構成図
【図３】本発明の第３の実施形態におけるスキャン対応レジスタの構成図
【図４】従来のパルストリガー型ラッチを用いたスキャン対応レジスタの構成図
【符号の説明】
【００５２】
１  パルス生成回路
２  ラッチ回路
３  入力データ選択回路
４  反転遅延信号生成回路
５  テストモード専用パルス信号生成回路
１１  入力データ選択回路
１２  パルス生成回路
１３  ラッチ回路
１４〜１８  インバータ回路
１９  ＡＮＤ回路
２０  トライステートインバータ回路
２１  インバータ回路
２２  インバータ回路
２３  ＡＮＤ回路
２４  ＯＲ回路
Ｐ１〜Ｐ９  ＰチャネルＭＯＳトランジスタ
Ｎ１〜Ｎ１３はＮチャネルＭＯＳトランジスタ
Ｄ  通常動作用データ入力端子
ＤＴ  スキャンデータ入力端子
ＮＴ  スキャン制御信号端子
ＣＫ  クロック信号端子
ＸＣＫ  反転クロック信号
ＰＣＫ  パルス信号
ＰＰＣＫ  Ｐチャネルトランジスタ制御用パルス信号
ＮＰＣＫ  Ｎチャネルトランジスタ制御用パルス信号
Ｘ  データ選択結果信号
Ｑ  データ出力信号端子
ＶＤＤ  第１の電源
ＴＶＤＤ  第２の電源
【図１】
2005181084.tif 000003
【図２】
2005181084.tif 000004
【図３】
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【図４】
2005181084.tif 000006