(57)【要約】【課題】  素子分離膜でのゲート配線間の溝に起因して、絶縁膜を埋め込むときにボイドが発生し、当該ボイドを介してゲート配線同士が短絡するおそれがあった。【解決手段】  本発明に係る半導体装置の製造方法は、半導体基板上の半導体素子を相互に分離すべく前記半導体基板に設けられた素子分離膜上に形成されたゲート配線、及びそのゲート配線に隣接するゲート配線それらの両ゲート配線にサイドウォールを形成するためのエッチングを行なうエッチング工程を有する半導体装置の製造方法であって、前記両ゲート配線間の素子分離膜の表面に、前記エッチング工程における、前記両ゲート配線間の素子分離膜の表面のエッチングを防止するための窒化膜を形成する形成工程を含む。【選択図】  図１
2005175309.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の半導体素子を相互に分離すべく前記半導体基板に設けられた素子分離膜上に形成されたゲート配線、及びそのゲート配線に隣接するゲート配線それらの両ゲート配線に対するサイドウォール形成するためのエッチングを行うエッチング工程を有する半導体装置の製造方法であって、
前記両ゲート配線間の素子分離膜表面に、前記エッチング工程における、前記両ゲート配線間の素子分離膜表面のエッチングを防止するための窒化膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板と、
前記半導体基板上に設けられたゲート配線と、
前記ゲート配線と当該ゲート配線の上方に設けるべき配線とを絶縁するための絶縁膜を前記ゲート配線の周辺に堆積するときに前記ゲート配線の近傍で起こり得るボイドの発生を抑止すべく、前記ゲート配線の側面に設けられたサイドウォールであって、前記半導体基板に近いほど前記側面に垂直な方向の厚さが少なくとも小さくない前記サイドウォールとを含むことを特徴とする半導体装置。
【請求項３】
前記サイドウォールは、窒化膜を有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体基板に前記ゲート配線を形成する工程と、
前記ゲート配線の側面に、前記ゲート配線を前記窒化膜から保護するための保護膜を形成する工程と、
前記保護膜上に前記窒化膜を形成する工程と、
前記窒化膜上に、エッチング耐性が前記窒化膜より弱い絶縁膜を形成する工程と、
前記保護膜及び前記窒化膜をＬ字状に形成する工程と、
前記エッチングにより、前記Ｌ字状に形成された前記窒化膜上の前記絶縁膜を除去する工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図４（Ａ）は、従来の半導体装置の構造を示す平面図であり、図４（Ｂ）、図５、図６は、従来の半導体装置の構造を示す断面図である。従来の半導体装置１００は、図４（Ａ）、（Ｂ）に示されるように、シリコン基板１０１に形成された素子分離膜１０２上に、ゲート配線１０３ａ、１０３ｂが形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記に示した従来の半導体装置１００では、素子分離膜１０２のうち前記したゲート配線１０３ａ、１０３ｂが形成されていない領域１０２ａ、１０２ｂ、１０２ｃの表面は、図４（Ｂ）、図５に示されるように、サイドウォール１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを形成するためのエッチングにより凹状の湾曲に削り取られ、即ち、素子分離膜１０２上でのゲート配線１０３ａ、１０３ｂ間に溝が形成される。前記溝の存在に起因して、ゲート配線１０３ａ、１０３ｂ間に、ゲート配線１０３ａ、１０３ｂ間に図５に図示のボイド（空隙）１０５を生じさせないような円滑かつ充分に絶縁膜１０６を埋め込むことが困難になることから、図５に示されるように、ゲート配線１０３ａ、１０３ｂ間にボイド１０５が発生する。これにより、図６に示されるように、例えば、一方のゲート配線１０３ａに接続されるべきコンタクトホール１０７を形成したときに、コンタクトホール１０７がボイド１０５と繋がり、コンタクトホール１０７及びボイド１０５中にタングステンのような導電性材料が埋め込まれると、両ゲート配線１０３ａ、１０３ｂが前記コンタクトホールにより相互に短絡するおそれがあるという問題があった。
【０００４】
また、従来の他の半導体装置では、下記の特許文献１に記載のように、サイドウォールが略Ｌ字状に形成されているものの、ボイドの発生の回避を企図して使用されてはいなかった。
【０００５】
【特許文献１】特開２００２−３５３４４３号
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、上記した前者の課題を解決すべく、半導体基板上の半導体素子を相互に分離すべく前記半導体基板に設けられた素子分離膜上に形成されたゲート配線、及びそのゲート配線に隣接するゲート配線それらの両ゲート配線にサイドウォールを形成するためのエッチングを行なうエッチング工程を有する半導体装置の製造方法であって、前記両ゲート配線間の素子分離膜表面に、前記エッチング工程における、前記両ゲート配線間の素子分離膜表面のエッチングを防止するための窒化膜を形成する工程を含む。
【０００７】
本発明に係る半導体装置の製造方法によれば、前記形成工程では、前記素子分離膜表面に、前記形成工程に引き続く前記エッチング工程での前記エッチングにより前記素子分離膜表面が削り取られることを防止するために前記窒化膜を形成することから、前記素子分離膜が前記エッチングにより削り取られることから生じる、前記素子分離膜表面の溝、即ち陥没に起因する、前記絶縁膜を埋め込むときにおけるボイドの発生を回避することができる。
【０００８】
本発明に係る半導体装置によれば、半導体基板と、前記半導体基板上に設けられたゲート配線と、前記ゲート配線とこのゲート配線の上方に設けるべき配線とを絶縁するための絶縁膜を前記ゲート配線の近傍に堆積するとき前記ゲート配線の近傍で起こり得るボイドの発生を抑止すべく、前記ゲート配線の側面に設けられたサイドウォールであって、前記半導体基板に近いほど前記側面に垂直な方向の厚さが少なくとも小さくない前記サイドウォールを含む。
【０００９】
本発明に係る半導体装置によれば、前記ゲート配線の側面に、前記半導体基板に近いほど厚さが少なくとも小さくないという形状を有する前記サイドウォールが設けられている。従って、当該サイドウォールの前記形状の助勢により、前記ボイドの発生を抑止するように円滑かつ充分に前記ゲート配線の近傍に前記絶縁膜が堆積されることから、前記ゲート配線の近傍によるボイド発生を抑止することが可能となる。
【００１０】
上記した本発明に係る半導体装置は、前記サイドウォールとして窒化膜を有することが望ましい。
【００１１】
上記した本発明に係る半導体装置を製造する本発明に係る製造方法は、前記半導体基板に前記ゲート配線を形成する工程と、前記ゲート配線の側面に、前記ゲート配線を前記窒化膜から保護するための保護膜を形成する工程と、前記保護膜上に前記窒化膜を形成する工程と、前記窒化膜上に、エッチング耐性が前記窒化膜より弱い絶縁膜を形成する工程と、前記保護膜及び前記窒化膜をＬ字状に形成する工程と、前記エッチングにより、前記Ｌ字状に形成された前記窒化膜上の前記絶縁膜を除去する工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。
【発明を実施するための最良の形態】
【００１２】
本発明に係る半導体装置の製造方法の実施例について図面を参照して説明する。
【実施例１】
【００１３】
図１及び図２は、実施例１の半導体装置の製造方法を示す断面図である。以下、実施例１の半導体装置の製造方法について図１及び図２を参照して説明する。
【００１４】
工程Ｓ１０：表面が鏡面研磨されたシリコン基板１上に、半導体素子を相互に分離するための素子分離膜として機能するＳＴＩ（Shallow Trench Isolation）膜２を形成する。
【００１５】
工程Ｓ１１：ＣＶＤ（Chemical Vapor Deposition）法により、シリコン基板１の表面及びＳＴＩ膜２の表面の全体に、ゲート絶縁膜及びゲート配線を形成するためのポリシリコン膜（図示せず）を成長させた後、前記ポリシリコン膜にフォトリソグラフィ及びエッチングを施すことにより、シリコン基板１上に概ね矩形状のゲート配線３、６を形成し、また、ＳＴＩ膜２上にも概ね矩形状のゲート配線４、５を形成する。ここで、ＳＴＩ膜２及びゲート配線４、５間の関係は、図４（Ａ）、（Ｂ）に示されるような、素子分離膜１０２及びゲート配線１０３ａ、１０３ｂ間の関係と同様である。
【００１６】
工程Ｓ１２：減圧ＣＶＤ法による熱窒化を施すことにより、シリコン基板１の表面、ＳＴＩ膜２の表面、並びにゲート配線３〜６の上面３ａ〜６ａ及び側面３ｂ〜６ｂに、後述されるエッチングによりＳＴＩ膜２の表面が削られることを防止するための第１の窒化膜７を形成させる。
【００１７】
工程Ｓ１３：減圧ＣＶＤ法による熱酸化を行なうことにより、第１の窒化膜７の表面全体に、後述されるドライエッチングの進行状況を監視するために用いられる酸化膜８を形成する。
【００１８】
工程Ｓ１４：減圧ＣＶＤ法による熱窒化を施すことにより、酸化膜８の表面全体に、酸化膜８を後述の概ねＬ字状に形成するための第２の窒化膜９を形成する。
【００１９】
工程Ｓ１５：サイドウォールを形成するためのドライエッチングを行なうことにより、ゲート配線３〜６の上面３ａ〜６ａにある酸化膜８及び第２の窒化膜９、並びに、サイドウォールを形成すべきサイドウォール領域となる１０、１１間のシリコン基板１上の酸化膜８及び第２の窒化膜９、及び、サイドウォール領域となる１２、１３間のシリコン基板１上の酸化膜８及び第２の窒化膜９等を除去する。これにより、サイドウォール領域となる１０〜１３には、第１の窒化膜７、酸化膜８及び第２の窒化膜９からなるサイドウォール１４、１５、１６、１７が形成され、サイドウォール領域１０、１１間及びサイドウォール領域１２、１３間等には、第１の窒化膜７のみが残り、ゲート配線３〜６の上面３ａ〜６ａにも第１の窒化膜７のみが残る。
【００２０】
工程Ｓ１６：後続する工程でシリコン基板１及びゲート配線３〜６のシリサイド化を行なうことができるように、サイドウォール１４〜１７等の間におけるシリコン基板１上の第１の窒化膜７、及びゲート配線３〜６の上面３ａ〜６ａ上の第１の窒化膜７をドライエッチングにより除去する。
【００２１】
工程Ｓ１７：後続の工程においてシリコン基板１上にコンタクトホール（図示せず）を設けるべき領域１８、１９、２０、２１、及び、同様にコンタクトホール（図示せず）を設けるべきゲート配線３〜６の上面３ａ〜６ａをシリサイド化、即ち低抵抗化する。
【００２２】
工程Ｓ１８：ＣＶＤ法により、ゲート配線３〜６と、後続する工程においてゲート配線３〜６の上方に形成されるべき配線（図示せず）との間の絶縁を確保するための層間絶縁膜であるＩＬＤ（Inter Level(Layer) Dielectric）膜２２を形成させる。
【００２３】
上述したように、実施例１の半導体装置の製造方法では、工程Ｓ１２において、ＳＴＩ膜２の表面に、当該工程Ｓ１２に引き続く工程Ｓ１５でのサイドウォール１４〜１７を形成するためのエッチングからＳＴＩ膜２を保護するための第１の窒化膜７を形成することから、前記工程Ｓ１５での前記エッチングによりＳＴＩ膜２がオーバエッチングされる、即ち、その表面が削り取られることに起因したＳＴＩ膜２が凹状に陥没する事態を回避することができ、これにより、ＳＴＩ膜２の前記陥没を原因とする、ＩＬＤ膜２２を堆積する過程でＩＬＤ膜２２中にボイドが発生することを低減することが可能になる。
【実施例２】
【００２４】
図３は、実施例２の半導体装置の製造方法を示す断面図である。以下、実施例２の半導体装置の製造方法を図３に沿って説明する。
【００２５】
工程Ｓ２０：ＣＶＤ法により、表面が鏡面研磨されたシリコン基板３１の表面全体に、ゲート絶縁膜及びゲート配線を形成するためのポリシリコン膜（図示せず）を堆積した後、フォトリソグラフィ及びエッチングにより、図示のような概ね矩形状のゲート配線３２を形成する。
【００２６】
工程Ｓ２１：シリコン基板３１に減圧ＣＶＤ法による熱酸化を施すことにより、シリコン基板３１の表面、並びに、ゲート配線３２の上面３２ａ及び側面３２ｂに、後述の窒化膜３４を形成するときの影響がゲート配線３２に及ぶことを回避するための保護膜として機能する第１の酸化膜３３を成長させる。
【００２７】
工程Ｓ２２：減圧ＣＶＤ法による熱窒化を施すことにより、第１の酸化膜３３の表面全体に窒化膜３４を堆積する。
【００２８】
工程Ｓ２３：減圧ＣＶＤ法による熱酸化を行なうことにより、窒化膜３４の表面全体に、窒化膜３４を形成する、即ち窒化膜３４の形状を略Ｌ字状に整えるための膜であって、エッチング耐性が窒化膜３４より小さい第２の酸化膜３５を成長させる。
【００２９】
工程Ｓ２４：ドライエッチングを行なうことにより、ゲート配線３２、概ねＬ字状のサイドウォールを構成する概ねＬ字状の第１の酸化膜３３ａ、３３ｂ及び窒化膜３４ａ、３４ｂ、並びに、第２の酸化膜３５ａ、３５ｂを残す。
【００３０】
工程Ｓ２５：ドライエッチングを再び施すことにより、第２の酸化膜３５ａ、３５ｂを除去する。
【００３１】
工程Ｓ２６：ＣＶＤ法により、シリコン基板３１、ゲート配線３２、並びに、サイドウォール４０、４１を構成する第１の酸化膜３３ａ、３３ｂ及び窒化膜３４ａ、３４ｂの上に、ＩＬＤ膜３９を堆積すると共に、上記した工程Ｓ２０〜Ｓ２５と同様な工程を経て形成された、ゲート配線３２に隣接するゲート配線４２、５２及びそのサイドウォール４３、４４、５３、５４の上にも、ＩＬＤ膜３９を堆積する。
【００３２】
上述したように、実施例２の半導体装置の製造方法では、第１の酸化膜３３ａ、３３ｂ及び窒化膜３４ａ、３４ｂからなるサイドウォール４０、４１が、Ｌ字状に構成され、より正確には、シリコン基板３１に近いほどゲート配線３２の側面３２ｂに垂直な方向の厚さｔ１、ｔ２が少なくとも小さくないように構成されることから、ゲート配線３２及びゲート配線４２間、並びにゲート配線３２及びゲート配線５２間に、ボイドの発生を低減するように円滑かつ充分にＩＬＤ膜３９を埋め込むことができる。
【００３３】
上記したゲート配線３２のサイドウォール４０、４１がＬ字状に形成されていることに加えて、隣接するゲート配線４２、５２のサイドウォール４４、５３もまたＬ字状に形成されていることから、サイドウォール４０、４４間、及びサイドウォール４１、５３間等へのＩＬＤ膜３９の埋め込みを、ボイドの発生をより低減可能なように円滑かつ充分に行なうことができる。
【図面の簡単な説明】
【００３４】
【図１】実施例１の半導体装置の製造方法（前半）を示す図。
【図２】実施例１の半導体装置の製造方法（後半）を示す図。
【図３】実施例２の半導体装置の製造法方法を示す図。
【図４】従来の半導体装置の構造を示す図。
【図５】従来の半導体装置でのボイドの発生を示す図。
【図６】従来の半導体装置でのゲート配線間での短絡を示す図。
【符号の説明】
【００３５】
１  シリコン基板    ２  ＳＴＩ膜    ３〜６  ゲート配線    ７  第１の窒化膜    ８  酸化膜    ９  第２の窒化膜。
【図１】
2005175309.tif 000003
【図２】
2005175309.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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