(57)【要約】【目的】低消費電力化を図ることが可能な表示装置及び容量性表示パネルの駆動方法を提供することを目的とする。【解決手段】容量性表示パネルの各画素を担う放電セルの放電開始電圧よりも高い第１電圧を駆動電極を介して放電セルに印加した後に第１電圧よりも低い第２電圧を駆動電極に印加することにより、放電セルを放電させるべき駆動パルスの生成を行う。【選択図】  図７
2005181480.tif 000002
【特許請求の範囲】
【請求項１】
画素を担う複数の放電セルが形成されている容量性の表示パネルと、駆動電極を介して前記放電セルに駆動パルスを印加する駆動手段と、を備えた表示装置であって、
前記駆動手段は、前記放電セルの放電開始電圧よりも高い第１電圧を前記駆動電極に印加した後に前記第１電圧よりも低い第２電圧を前記駆動電極に印加することにより前記駆動パルスを生成することを特徴とする表示装置。
【請求項２】
前記駆動手段は、
コンデンサと、
前記コンデンサに蓄積された電荷に伴う電流をインダクタンス素子を介して前記駆動電極に送出する第１スイッチング電流路と、
前記表示パネルに蓄積された電荷に伴う電流を前記駆動電極及びインダクタンス素子を介して前記コンデンサに送出する第２スイッチング電流路と、
前記第１電圧の印加直前に前記第１スイッチング電流路をオン状態に設定し前記第２電圧の印加後に前記第２スイッチング電流路をオン状態に設定する制御手段と、を更に備えたことを特徴とする請求項１記載の表示装置。
【請求項３】
画素を担う複数の放電セルと前記放電セル各々に電圧を印加するための駆動電極とが形成されている容量性の表示パネルを駆動する容量性表示パネルの駆動方法であって、
前記放電セルの放電開始電圧よりも高い第１電圧を前記駆動電極に印加することにより前記放電セルを放電させる第１行程と、
前記放電の終了又は終了直前に前記第１電圧よりも低い第２電圧を前記駆動電極に印加する第２行程と、を含むことを特徴とする容量性表示パネルの駆動方法。
【請求項４】
画素を担う複数の放電セルが形成されている容量性表示パネルの駆動電極上に前記放電セルを放電させる維持放電パルスを生成する容量性表示パネルの駆動方法であって、
コンデンサに蓄積された電荷に伴う電流をインダクタンス素子を介して前記駆動電極に送出する第１スイッチング電流路をオン状態に設定する第１行程と、
前記放電セルの放電開始電圧よりも高い第１電圧を前記駆動電極に印加した後に前記第１電圧よりも低い第２電圧を前記駆動電極に印加する第２行程と、
前記表示パネルに蓄積された電荷に伴う電流を前記駆動電極及びインダクタンス素子を介して前記コンデンサに送出する第２スイッチング電流路をオン状態に設定する第３行程と、を含むことを特徴とする容量性表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性の表示パネルを備えた表示装置及びその表示パネルの駆動方法に関する。
【背景技術】
【０００２】
現在、壁掛ＴＶとして、プラズマディスプレイパネル、又はエレクトロルミネセンスディスプレイパネル等の如き容量性の平面表示パネルが製品化されている。
【０００３】
図１は、プラズマディスプレイパネルを搭載したプラズマディスプレイ装置の概略構成を示す図である（例えば、特許文献１の図５参照)。
【０００４】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１にはＸ及びＹの一対にて表示ラインに対応した行電極対をなす行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘn、並びに、各行電極対（Ｘ、Ｙ）に直交して伸張する複数の列電極Ｄ1〜Ｄmが形成されている。行電極対（Ｘ、Ｙ）と列電極Ｄとの間には誘電体層及び放電空間（図示せぬ）が形成されており、行電極対（Ｘ、Ｙ）及び列電極Ｄの交叉部に画素に対応した放電セルが形成されている。アドレスドライバ２は、映像信号に基づく各放電セル毎の画素データに基づいて各放電セルに対し選択的に壁電荷を形成せしめて発光放電セル又は非発光放電セルの設定をする画素データパルスを発生し、これを１表示ライン毎に列電極Ｄ1〜Ｄmに印加する。Ｘ行電極ドライバ３は、各放電セルの残留壁電荷量を初期化するためのリセットパルス、発光放電セルの放電発光を維持させるための維持放電パルスを発生し、これを上記行電極Ｘ1〜Ｘnに印加する。Ｙ行電極ドライバ４は、各放電セルの残留壁電荷量を初期化するためのリセットパルス、発光放電セルの放電発光を維持させるための維持放電パルス、発光放電セル又は非発光放電セルの設定をするための走査パルスを発生し、これらを上記行電極Ｙ1〜Ｙnに印加する。
【０００５】
図２は、Ｘ行電極ドライバ３及びＹ行電極ドライバ４各々の内部構成を示す図である（例えば、特許文献１の図１参照)。
【０００６】
図２に示されるように、Ｘ行電極ドライバ３は、電源Ｂ１、スイッチング素子Ｓ１〜Ｓ４、ダイオードＤ１及びＤ２、コイルＬ１及びＬ２、コンデンサＣ１からなる第１サスティンドライバと、抵抗Ｒ１、スイッチング素子Ｓ８及び電源Ｂ２からなるリセットパルス発生部とで構成されている。尚、上記電源Ｂ１は、後述する維持放電パルスＩＰxの最大パルス電圧値を担う直流の電圧Ｖs1を発生する。又、電源Ｂ２は、後述するリセットパルスＲＰXの最大パルス電圧値を担う直流の電圧Ｖr1を発生する。
【０００７】
一方、Ｙ電極ドライバ４は、電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１４、ダイオードＤ３及びＤ４、コイルＬ３及びＬ４、コンデンサＣ２からなる第２サスティンドライバと、抵抗Ｒ２、スイッチング素子Ｓ１６及び電源Ｂ４からなるリセットパルス発生部と、電源Ｂ６、スイッチング素子Ｓ２１及びＳ２２、ダイオードＤ５及びＤ６からなるスキャンドライバとで構成されている。尚、上記電源Ｂ３は、後述する維持放電パルスＩＰYの最大パルス電圧値を担う直流の電圧Ｖs1を発生する。又、電源Ｂ４は、後述するリセットパルスＲＰYの最大パルス電圧値を担う直流の電圧Ｖr1を発生する。又、電源Ｂ６は後述する走査パルスＳＰの最大パルス電圧値を担う直流の電圧Ｖhを発生する。
【０００８】
ここで、上記電源Ｂ１（又はＢ３）が発生する電圧Ｖs1とは、壁電荷の残留する放電セルにその電圧を印加した場合に放電を起こし始める電圧、いわゆる放電開始電圧に、所定のマージンを付加した電圧である。
【０００９】
図３は、アドレスドライバ２、Ｘ行電極ドライバ３及びＹ行電極ドライバ４各々を駆動する際の駆動シーケンスの一例を示す図である（例えば、特許文献１の図２参照)。
【００１０】
先ず、図３に示すリセット期間では、Ｙ行電極ドライバ４のスイッチング素子２１及びＳ１６、並びにＸ行電極ドライバ３のスイッチング素子８がオンとなる。これにより、図３に示す如き負極性のリセットパルスＲＰYが生成されこれが行電極Ｙ1〜Ｙnに一斉に印加されると同時に、正極性のリセットパルスＲＰxが生成されこれが行電極Ｘ1〜Ｘnに一斉に印加される。これらリセットパルスＲＰx及びＲＰyの同時印加により、ＰＤＰ１の全放電セルが一斉に放電励起して荷電粒子が発生し、この放電の終息後、全ての放電セルの誘電体層上には所定量の壁電荷が蓄積される。かかる動作により、ＰＤＰ１の全放電セルが、後述するサスティン期間において放電可能な状態を表す発光放電セルに初期化される。尚、サスティン期間において放電不可な状態を非発光放電セルと称する。
【００１１】
次に、アドレス期間では、アドレスドライバ２が、映像信号に基づき各放電セルに対し選択的に壁電荷を形成せしめて発光放電セル又は非発光放電セルの状態のいずれか一方に設定すべき画素データパルスＤＰ1〜ＤＰmを発生し、これを１表示ライン毎に列電極Ｄ1〜Ｄmに印加する。Ｙ電極ドライバ４は、上記画素データパルス群（ＤＰ1〜ＤＰm）の印加タイミングに同期させて、所定期間だけスイッチング素子Ｓ２１をオフ、Ｓ２２をオン状態に設定する。これにより、電源Ｂ６の負側端子の電圧（−Ｖh）を有する走査パルスＳＰが行電極Ｙに印加される。ここで、かかる走査パルスＳＰが印加された行電極に属する放電セルの内で、正電圧の画素データパルスが同時に印加された放電セルにおいてのみ放電が生じ、その壁電荷が消去される。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないため、壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セルに設定され、壁電荷が消去された放電セルは非発光放電セルに設定される。
【００１２】
サスティン期間では、先ず、スイッチング素子Ｓ４をオフ、スイッチング素子Ｓ１をオンにする。すると、コンデンサＣ１に蓄えられている電荷に伴う電流が行電極Ｘに流れ込み負荷容量Ｃ0が充電される。このとき、コイルＬ１及び負荷容量Ｃ0の時定数により行電極Ｘ上の電圧は徐々に上昇する。次に、スイッチング素子Ｓ１をオフ、スイッチング素子Ｓ３をオンとする。これにより、行電極Ｘの電圧が電源Ｂ１の正側端子の電圧Ｖs1にクランプされる。それから所定時間経過後に、スイッチング素子Ｓ３をオフ、スイッチング素子Ｓ２をオンとする。これにより、負荷容量Ｃ0に蓄えられている電荷に伴う電流がコンデンサＣ１に流れ込み、コンデンサＣ１が充電される。このとき、コイルＬ２及び負荷容量Ｃ0の時定数により行電極Ｘの電圧は徐々に低下する。かかる動作により、図３に示す如き正電圧の維持放電パルスＩＰxが行電極Ｘに印加される。又、サスティン期間では、維持放電パルスＩＰYを生成すべく、先ず、Ｙ行電極ドライバ４のスイッチング素子Ｓ１１をオン、スイッチング素子Ｓ１４をオフとする。これにより、コンデンサＣ２に蓄えられていた電荷に伴う電流が行電極Ｙに流れ込み負荷容量Ｃ0が充電される。すると、コイルＬ３及び負荷容量Ｃ0の時定数により行電極Ｙの電圧は徐々に上昇する。次に、スイッチング素子Ｓ１１をオフ、スイッチング素子Ｓ１３をオンとする。これにより、行電極Ｙの電圧が電源Ｂ３の正側端子の電圧Ｖs1にクランプされる。それから所定時間経過後、スイッチング素子Ｓ１３をオフ、スイッチング素子Ｓ１２をオンとする。これにより、負荷容量Ｃ0に蓄えられている電荷に伴う電流がコンデンサＣ２に流れ込み、コンデンサＣ２が充電される。このとき、コイルＬ４及び負荷容量Ｃ0の時定数により行電極Ｙの電圧は徐々に低下する。かかる動作により、図３に示す如き正電圧の維持放電パルスＩＰYが生成され行電極Ｙに印加される。
【００１３】
サスティン期間では、これら維持放電パルスＩＰx及びＩＰyが印加される度に壁電荷の残留する発光放電セルが放電（維持放電）し、その放電に伴う発光状態が維持される。
【００１４】
ここで、図３においては、スイッチング素子Ｓ３（又はＳ１３）がオン状態にある間、維持放電パルスＩＰX（又はＩＰY）の電圧は一定の電圧Ｖs1に固定されているが、実際にはこの間、図４に示す如き電圧変動が生じている。
【００１５】
図４に示すように、先ず、スイッチング素子Ｓ１（又はＳ１１）がオフ状態からオン状態に切り替わると、コンデンサＣ１（又はＣ２）に蓄積された電荷に伴う維持電流ｉが行電極Ｘ（又はＹ）上に流れ、ＰＤＰ１の負荷容量Ｃ0を充電させる。この維持電流ｉは、行電極Ｘ（又はＹ）上の電圧と共に徐々に増加して行くが、負荷容量Ｃ0に対する充電が進むと図４に示す如く徐々に低下してゆく。そして、スイッチング素子Ｓ３（又はＳ１３）がオン状態に切り替わって行電極Ｘ（又はＹ）の電圧が電圧Ｖs1にクランプされる。この間、互いに隣接する行電極Ｘ及びＹ間の電圧が放電開始電圧を超えると、発光放電セルに設定されている放電セルにおいて維持放電が生起される。すると、行電極Ｘ（又はＹ）上に図４に示す如き放電電流i0が流れ、この放電電流i0の影響により行電極Ｘ（又はＹ）上の電圧が低下する。その後、放電が終息に向かい放電電流i0が低下して行くと、それに伴い維持電流ｉが増加して行き、再び負荷容量Ｃ0に対する充電が開始される。そして、かかる充電により負荷容量Ｃ0に電荷が蓄積されてくると再び維持電流ｉは低下して行く。負荷容量Ｃ0の充電が終了すると、その直後、維持電流ｉは負荷容量Ｃ0からスイッチング素子Ｓ３に向けて逆方向に流れるが、再び負荷容量Ｃ0に向けて流れ始める。このような上下変動を繰り返すことにより、維持電流ｉは徐々に０に収束して行く。従って、この維持電流ｉの上下変動に応じて、行電極Ｘ（又はＹ）上の電圧も、図４に示す如く電圧Ｖs1を中心に減衰振動することになる。つまり、維持放電を生起させるのに必要充分な電圧である電圧Ｖs1が行電極Ｘ（又はＹ）上に印加されて放電セルが維持放電した後に、この電圧Ｖs1よりも高い電圧によって負荷容量Ｃ0に対する充電が為されることになるのである。
【００１６】
よって、その充電に伴う電力消費が大になるという問題があった。
【特許文献１】特開２０００−２９３１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、低消費電力を図ることができる表示装置及び容量性表示パネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
請求項１記載による表示装置は、画素を担う複数の放電セルが形成されている容量性の表示パネルと、駆動電極を介して前記放電セルに駆動パルスを印加する駆動手段と、を備えた表示装置であって、前記駆動手段は、前記放電セルの放電開始電圧よりも高い第１電圧を前記駆動電極に印加した後に前記第１電圧よりも低い第２電圧を前記駆動電極に印加することにより前記駆動パルスを生成する。
【００１９】
又、請求項３記載による容量性表示パネルの駆動方法は、画素を担う複数の放電セルと前記放電セル各々に電圧を印加するための駆動電極とが形成されている容量性の表示パネルを駆動する容量性表示パネルの駆動方法であって、前記放電セルの放電開始電圧よりも高い第１電圧を前記駆動電極に印加することにより前記放電セルを放電させる第１行程と、前記放電の終了又は終了直前に前記第１電圧よりも低い第２電圧を前記駆動電極に印加する第２行程と、を含む。
【００２０】
又、請求項４記載による容量性表示パネルの駆動方法は、画素を担う複数の放電セルが形成されている容量性表示パネルの駆動電極上に前記放電セルを放電させる維持放電パルスを生成する容量性表示パネルの駆動方法であって、コンデンサに蓄積された電荷に伴う電流をインダクタンス素子を介して前記駆動電極に送出する第１スイッチング電流路をオン状態に設定する第１行程と、前記放電セルの放電開始電圧よりも高い第１電圧を前記駆動電極に印加した後に前記第１電圧よりも低い第２電圧を前記駆動電極に印加する第２行程と、前記表示パネルに蓄積された電荷に伴う電流を前記駆動電極及びインダクタンス素子を介して前記コンデンサに送出する第２スイッチング電流路をオン状態に設定する第３行程と、を含む。
【発明を実施するための最良の形態】
【００２１】
容量性表示パネルの各画素を担う放電セルの放電開始電圧よりも高い第１電圧を駆動電極を介して放電セルに印加した後に第１電圧よりも低い第２電圧を駆動電極に印加することにより、放電セルを放電させるべき駆動パルスの生成を行う。
【実施例】
【００２２】
図５は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【００２３】
図５において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて表示画像の第１〜第ｎ表示ライン各々を担う行電極Ｙ1〜Ｙn及びＸ1〜Ｘnが、表示面を担う前面透明基板上に配置されている。更に、かかる前面透明基板に平行に後面基板が形成されており、この後面基板上に、上記行電極対に直交した方向に伸長する列電極Ｄ1〜Ｄmが形成されている。前面透明基板及び後面基板間には、放電ガスが封入された放電空間が形成されている。この放電空間を含む、各行電極対と列電極との交叉部に容量性発光素子としての放電セルが形成される。
【００２４】
駆動制御回路５０は、入力映像信号を各画素毎の画素データに変換し、これをビット桁毎に分割した画素データビットＤＢを１表示ライン分（ＤＢ1〜ＤＢm）ずつアドレスドライバ２０に供給する。アドレスドライバ２０は、画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成し、これを１表示ライン分ずつ順次ＰＤＰ１０の列電極Ｄ1〜Ｄmに印加する。
【００２５】
又、駆動制御回路５０は、入力映像信号に基づいてＰＤＰ１０を駆動すべき各種スイッチング信号（後述する）を生成してＸ電極ドライバ３０及びＹ電極ドライバ４０に供給する。
【００２６】
図６は、Ｘ行電極ドライバ３０及びＹ行電極ドライバ４０各々の内部構成を示す図である。
【００２７】
図６において、Ｘ行電極ドライバ３０は、リセットドライバ部ＲＳＤXと、サスティンドライバ部ＳＵＤXとからなる。
【００２８】
リセットドライバ部ＲＳＤXは、抵抗Ｒ１、スイッチング素子Ｓ８及び直流の電圧Ｖr1を発生する電源Ｂ２から構成される。電源Ｂ２の正極端はＰＤＰ接地電位に接地されており、その負極端はスイッチング素子Ｓ８に接続されている。スイッチング素子Ｓ８は、駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ８が供給された場合に限りオン状態となり、電源Ｂ２の負極端の電圧（−Ｖr1）を抵抗Ｒ１を介して行電極Ｘに印加する。かかる動作により、負極性の電圧（−Ｖr1）を有するリセットパルスＲＰXが生成され、これが図３に示す如く行電極Ｘ上に印加されることになる。
【００２９】
サスティンドライバ部ＳＵＤXは、スイッチング素子Ｓ１〜Ｓ６、コイルＬ１、Ｌ２、コンデンサＣ１、Ｃ３、ダイオードＤ１、Ｄ２及びＤ７から構成される。コンデンサＣ１は、その一方の電極端がＰＤＰ接地電位に接地されており、他方の電極端にスイッチング素子Ｓ２及びコイルＬ１各々の一方の電極端が接続されている。インダクタンス素子としてのコイルＬ１の他方の電極端にはダイオードＤ１のアノード端が接続されている。スイッチング素子Ｓ１は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ１が供給された場合に限りオン状態となり、上記コンデンサＣ１の他方の電極端に生じた電圧をコイルＬ１及びダイオードＤ１を介してＰＤＰ１０の行電極Ｘに印加する。行電極Ｘにはインダクタンス素子としてのコイルＬ２の一方の電極端が接続されている。コイルＬ２の他方の電極端はダイオードＤ２のアノード端に接続されている。スイッチング素子Ｓ２は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ２が供給された場合に限りオン状態となり、行電極Ｘ上の電圧をコイルＬ２及びダイオードＤ２を介してコンデンサＣ１の他方の電極端に印加する。スイッチング素子Ｓ４は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ４が供給された場合に限りオン状態となり、行電極ＸをＰＤＰ接地電位に接地する。ダイオードＤ７のカソード端は接続点Ｑに接続されており、そのアノード端には直流の電圧Ｖ１が印加されている。コンデンサＣ３の一方の電極端は上記接続点Ｑに接続されており、他方の電極端はスイッチング素子Ｓ５及びＳ６に夫々接続されている。スイッチング素子Ｓ５は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ５が供給された場合に限りオン状態となり、コンデンサＣ３の他方の電極端をＰＤＰ接地電位に接地する。スイッチング素子Ｓ６は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ６が供給された場合に限りオン状態となり、コンデンサＣ３の他方の電極端に直流の電圧Ｖ２を印加する。尚、上記電圧Ｖ１とＶ２とを加算した電圧値は、壁電荷の残留する放電セルが放電を起こし始める放電開始電圧に所定のマージンを付加した電圧値と等しい。つまり、電圧（Ｖ１＋Ｖ２）は、壁電荷の残留する放電セルを放電させるのに必要充分な電圧であり、図２に示す電源Ｂ１の電圧Ｖs1と等しい電圧値である。スイッチング素子Ｓ３は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ３が供給された場合に限りオン状態となり、上記接続点Ｑ上の電圧を行電極Ｘに印加する。この際、所定のシーケンスに従ってスイッチング素子Ｓ１〜Ｓ６の各々が制御される（後述する）ことにより、図３に示す如き維持放電パルスＩＰxが生成され、これが行電極Ｘ上に印加される。
【００３０】
Ｙ行電極ドライバ４０は、リセットドライバ部ＲＳＤY、スキャンドライバ部ＳＣＤ、及びサスティンドライバ部ＳＵＤYとからなる。
【００３１】
リセットドライバ部ＲＳＤYは、抵抗Ｒ２、直流の電圧Ｖr1を発生する電源Ｂ４、スイッチング素子Ｓ１６から構成される。電源Ｂ４の負極端はＰＤＰ接地電位に接地されており、その正極端はスイッチング素子Ｓ１６に接続されている。スイッチング素子Ｓ１６は、駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ１６が供給された場合に限りオン状態となり、電源Ｂ４の正極端上の電圧Ｖr1を抵抗Ｒ２を介して接続ライン１３に印加する。かかる動作により、接続ライン１３上には正極性の電圧Ｖr1を有するリセットパルスＲＰYが生成され、これがスキャンドライバ部ＳＣＤのスイッチング素子Ｓ２１を介して行電極Ｙ上に印加される。
【００３２】
スキャンドライバ部ＳＣＤは、直流の電圧Ｖhを発生する電源Ｂ６、スイッチング素子Ｓ２１、Ｓ２０、ダイオードＤ５及びＤ６からなる。ダイオードＤ５のアノード端及びダイオードＤ６のカソード端が共に行電極Ｙに接続されている。ダイオードＤ５のカソード端及び電源Ｂ６の正極端が共に接続ライン１３に接続されている。ダイオードＤ６のアノード端が電源Ｂ６の負極端に接続されている。スイッチング素子Ｓ２１は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ２１が供給されている場合に限りオン状態となり、接続ライン１３上の電圧を行電極Ｙに印加する。すなわち、この際、接続ライン１３を介して供給された上記リセットパルス、又は後述するサスティンドライバ部ＳＵＤYにて生成される維持放電パルスＩＰYが行電極Ｙに印加されるのである。スイッチング素子Ｓ２２は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ２２が供給されている場合に限りオン状態となり、電源Ｂ４の負極端上の電圧（−Ｖh）を行電極Ｙに印加する。かかる動作により、図３に示す如き負極性の電圧（−Ｖh）を有するスキャンパルスが生成され、これが行電極Ｙ上に印加されることになる。
【００３３】
サスティンドライバ部ＳＵＤYは、スイッチング素子Ｓ１１〜Ｓ１５、Ｓ２５、Ｓ２６、コイルＬ３、Ｌ４、コンデンサＣ２、Ｃ１３、ダイオードＤ３、Ｄ４及びＤ１７から構成される。コンデンサＣ２は、その一方の電極端がＰＤＰ接地電位に接地されており、他方の電極端にスイッチング素子Ｓ１２及びコイルＬ３各々の一方の電極端が接続されている。インダクタンス素子としてのコイルＬ３の他方の電極端にはダイオードＤ３のアノード端が接続されている。スイッチング素子Ｓ１１は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ１１が供給された場合に限りオン状態となり、上記コンデンサＣ２の他方の電極端に生じた電圧をコイルＬ３及びダイオードＤ３を介して接続点Ｒに印加する。インダクタンス素子としてのコイルＬ４の一方の電極端は接続点Ｒに接続されており、その他方の電極端はダイオードＤ４のアノード端に接続されている。スイッチング素子Ｓ１２は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ１２が供給された場合に限りオン状態となり、接続点Ｒ上の電圧をコイルＬ４及びダイオードＤ４を介してコンデンサＣ２の他方の電極端に印加する。スイッチング素子Ｓ１４は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ１４が供給された場合に限りオン状態となり、接続点ＲをＰＤＰ接地電位に接地する。ダイオードＤ１７のカソード端は接続点Ｐに接続されており、そのアノード端には直流の電圧Ｖ１が印加されている。コンデンサＣ１３の一方の電極端は上記接続点Ｐに接続されており、他方の電極端はスイッチング素子Ｓ２５及びＳ２６に夫々接続されている。スイッチング素子Ｓ２５は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ２５が供給された場合に限りオン状態となり、コンデンサＣ１３の他方の電極端をＰＤＰ接地電位に接地する。スイッチング素子Ｓ２６は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ２６が供給された場合に限りオン状態となり、コンデンサＣ１３の他方の電極端に直流の電圧Ｖ２を印加する。尚、上記電圧Ｖ１とＶ２とを加算した電圧値は、壁電荷の残留する放電セルが放電を起こし始める放電開始電圧に所定のマージンを付加した電圧値と等しい。つまり、電圧（Ｖ１＋Ｖ２）は、壁電荷の残留する放電セルを放電させるのに必要充分な電圧であり、図２に示す電源Ｂ３の電圧Ｖs1と等しい。スイッチング素子Ｓ１３は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ１３が供給された場合に限りオン状態となり、上記接続点Ｐ上の電圧を接続点Ｒに印加する。スイッチング素子Ｓ１５は、上記駆動制御回路５０から論理レベル１（又は０）のスイッチング信号ＳＷ１５が供給された場合に限りオン状態となり、上記接続点Ｒ上の電圧を接続ライン１３に印加する。この際、所定のシーケンスに従ってスイッチング素子Ｓ１１〜Ｓ１５、Ｓ２５及びＳ２６の各々が制御される（後述する）ことにより、図３に示す如き維持放電パルスＩＰYが生成され、これがスキャンドライバ部ＳＣＤのスイッチング素子Ｓ２１を介して行電極Ｙ上に印加される。
【００３４】
次に、図６に示される構成による動作について説明する。
【００３５】
尚、図６において、サスティンドライバ部ＳＵＤX及びＳＵＤYを除く他の構成は、図２に示すもの同一であり且つその動作も図３に示す動作と同一である。よって、以下に、サスティンドライバ部ＳＵＤX及びＳＵＤYの動作のみ説明する。
【００３６】
図７は、図３に示すサスティン期間において駆動制御回路５０がサスティンドライバ部ＳＵＤX及びＳＵＤY各々に対して実施する制御動作を示す図である。
【００３７】
尚、サスティン期間内では、駆動制御回路５０は、スキャンドライバ部ＳＣＤのスイッチング素子Ｓ２１をオン状態、Ｓ２２をオフ状態に夫々固定させると共に、リセットドライバ部ＲＳＤXのスイッチング素子Ｓ８及びリセットドライバ部ＲＳＤYのスイッチング素子Ｓ１６を共にオフ状態に固定させる。
【００３８】
そして、かかるサスティン期間内において、駆動制御回路５０は、サスティンドライバ部ＳＵＤYのスイッチング素子Ｓ１５をオン状態に固定にした後、図７に示す如きスイッチングシーケンスＳＳＸ及びＳＳＹに基づく制御を断続的に繰り返し実行する。
【００３９】
スイッチングシーケンスＳＳＸでは、スイッチング素子Ｓ４をオフ状態固定とし、先ず、Ｓ１及びＳ６をオン状態、Ｓ２〜Ｓ５をオフ状態に設定する（行程Ｇ０）。これにより、コンデンサＣ１に蓄えられている電荷に伴う維持電流ｉが行電極Ｘ上に流れてＰＤＰ１０の負荷容量Ｃ0を充電させる。この際、コイルＬ１及び負荷容量Ｃ0の時定数により行電極Ｘ上の電圧が々に上昇し、かかる電圧上昇区間が、後述する維持放電パルスＩＰXの立ち上がりエッジ部となる。尚、行電極Ｘ上の電圧上昇と共に維持電流ｉも増加して行くが、負荷容量Ｃ0に対する充電が進むと図７に示す如く徐々に低下してゆく。
【００４０】
次に、スイッチング素子Ｓ３のみをオン状態に切り替える（行程Ｇ１）。これにより、接続点Ｑ上の電圧が行電極Ｘ上に印加される。すなわち、スイッチング素子Ｓ３がオン状態に切り替わった直後は、コンデンサＣ３を介して接続点Ｑに電圧Ｖ２が印加されるので、これが電圧Ｖ１に加算された電圧（Ｖ１＋Ｖ２）が行電極Ｘに印加される。その後、接続点Ｑには電圧Ｖ１のみが印加されるので、この電圧Ｖ１が行電極Ｘに印加されることになる。この間に、行電極Ｘ及びＹ間の電圧が放電開始電圧を超えると、発光放電セルに設定されている放電セルで維持放電が生起される。すると、行電極Ｘ上に図７に示す如き放電電流i0が流れ、この放電電流i0の影響により行電極Ｘ上の電圧が低下する。その後、放電が収束に向かい放電電流i0が低下すると、それに伴い維持電流ｉが増加して行き、再び負荷容量Ｃ0に対する充電が開始される。そして、かかる充電により負荷容量Ｃ0に電荷が蓄積されてくると再び維持電流ｉが低下する。
【００４１】
維持電流ｉが増加中でかつ行電極Ｘ上の電圧が低下し略極小値になる時点で、スイッチング素子Ｓ５をオン状態、Ｓ６をオフ状態に切り換える（行程Ｇ２）。かかる動作により、コンデンサＣ３に蓄積されていた電荷が放電する。この間、維持電流ｉは、コイルＬ１及び負荷容量Ｃ0による共振作用により、図７に示す如く振動しつつ減衰して行く。従って、この維持電流ｉの変動に応じて、行電極Ｘ上の電圧も図７に示す如く電圧Ｖ１を中心に減衰振動する。つまり、電圧（Ｖ１＋Ｖ２）の印加に応じて放電セルが維持放電した後、行電極Ｘ上の電圧は、電圧（Ｖ１＋Ｖ２）よりも低い電圧に抑制されるのである。
【００４２】
そして、スイッチング素子Ｓ１をオフ状態に切り換えた後、スイッチング素子Ｓ２をオン状態に切り換えると共にスイッチング素子Ｓ３をオフ状態に切り換える（行程Ｇ３）。これにより、負荷容量Ｃ0に蓄えられている電荷に伴う電流がコイルＬ２、ダイオードＤ２、スイッチング素子Ｓ２を介してコンデンサＣ１に流れ込み、コンデンサＣ１が充電される。このとき、コイルＬ２及び負荷容量Ｃ0の時定数により行電極Ｘの電圧が徐々に低下し、かかる電圧下降区間が、後述する維持放電パルスＩＰXの立ち下がりエッジ部となる。
【００４３】
一方、スイッチングシーケンスＳＳＹでは、スイッチング素子Ｓ１４をオフ状態に固定し、先ず、Ｓ１１及びＳ２６をオン状態、Ｓ１２〜Ｓ１４及びＳ２５をオフ状態に設定する（行程Ｇ０）。これにより、コンデンサＣ２に蓄えられている電荷に伴う維持電流ｉが行電極Ｙ上に流れてＰＤＰ１０の負荷容量Ｃ0を充電させる。この際、コイルＬ３及び負荷容量Ｃ0の時定数により行電極Ｙ上の電圧が徐々に上昇し、かかる電圧上昇区間が、後述する維持放電パルスＩＰYの立ち上がりエッジ部となる。尚、行電極Ｙ上の電圧上昇と共に維持電流ｉも増加して行くが、負荷容量Ｃ0に対する充電が進むと図７に示す如く徐々に低下してゆく。
【００４４】
次に、スイッチング素子Ｓ１３のみをオン状態に切り替える（行程Ｇ１）。これにより、接続点Ｐ上の電圧が行電極Ｙ上に印加される。すなわち、スイッチング素子Ｓ１３がオン状態に切り替わった直後は、コンデンサＣ１３を介して接続点Ｐに電圧Ｖ２が印加されるので、これが電圧Ｖ１に加算された電圧（Ｖ１＋Ｖ２）が行電極Ｙに印加される。その後、接続点Ｐには電圧Ｖ１のみが印加されるので、この電圧Ｖ１が行電極Ｙに印加されることになる。この間に、行電極Ｘ及びＹ間の電圧が放電開始電圧を超えると、発光放電セルに設定されている放電セルで維持放電が生起される。すると、行電極Ｙ上に図７に示す如き放電電流i0が流れ、この放電電流i0の影響により行電極Ｙ上の電圧が低下する。その後、放電が収束に向かい放電電流i0が低下すると、それに伴い維持電流ｉが増加して行き、再び負荷容量Ｃ0に対する充電が開始される。そして、かかる充電により負荷容量Ｃ0に電荷が蓄積されてくると再び維持電流ｉが低下する。
【００４５】
維持電流ｉが増加中でかつ行電極Ｙ上の電圧が低下し略極小値になる時点で、スイッチング素子Ｓ２５をオン状態、Ｓ２６をオフ状態に切り換える（行程Ｇ２）。かかる動作により、コンデンサＣ１３に蓄積されていた電荷が放電する。この間、維持電流ｉは、コイルＬ１及び負荷容量Ｃ0による共振作用により、図７に示す如く振動しつつ減衰して行く。従って、この維持電流ｉの変動に応じて、行電極Ｙ上の電圧も図７に示す如く電圧Ｖ１を中心に減衰振動する。つまり、電圧（Ｖ１＋Ｖ２）の印加に応じて放電セルが維持放電した後、行電極Ｙ上の電圧は、電圧（Ｖ１＋Ｖ２）よりも低い電圧に抑制されるのである。
【００４６】
そして、スイッチング素子Ｓ１１をオフ状態に切り換えた後、スイッチング素子Ｓ１２をオン状態に切り換えると共にスイッチング素子Ｓ１３をオフ状態に切り換える（行程Ｇ３）。これにより、負荷容量Ｃ0に蓄えられている電荷に伴う電流がスイッチング素子Ｓ２１、Ｓ１５、コイルＬ４、ダイオードＤ４、スイッチング素子Ｓ１２を介してコンデンサＣ２に流れ込み、コンデンサＣ２が充電される。このとき、コイルＬ４及び負荷容量Ｃ0の時定数により行電極Ｙの電圧は徐々に低下し、かかる電圧下降区間が、後述する維持放電パルスＩＰYの立ち上がりエッジ部となる。
【００４７】
従って、上記スイッチングシーケンスＳＳＸ及びＳＳＹの実行によれば、壁電荷の残留する放電セルの放電開始電圧に所定の電圧マージンを付加した電圧（Ｖ１＋Ｖ２）に推移した後は、この電圧よりも低い電圧Ｖ１を中心に減衰振動する図７に示す如き波形を有する維持放電パルスＩＰx及びＩＰYが生成される。つまり、電圧（Ｖ１＋Ｖ２）の印加に応じて維持放電が生起された後は、この電圧（Ｖ１＋Ｖ２）よりも低い電圧を印加することによりＰＤＰ１０の負荷容量Ｃ0に対する充電を行うのである。これにより、維持放電後においても、電圧（Ｖ１＋Ｖ２）以上の電圧が印加される場合に比して、ＰＤＰの負荷容量を充電する際に消費される電力が小となる。
【００４８】
尚、図６の構成では、ＰＤＰ１０の負荷容量Ｃ0からの電流をコンデンサＣ１（Ｃ２）に供給する充電電流路中にコイルＬ２（Ｌ４）、コンデンサＣ１（Ｃ２）からの電流をＰＤＰ１０に供給する放電電流路中にはコイルＬ１（Ｌ３）を夫々個別に設けているが、単一のコイルを共有させるようにしても良い。
【００４９】
図８は、かかる点に鑑みて為されたＸ行電極ドライバ３０及びＹ電極ドライバ４０各々の内部構成の他の一例を示す図である。
【００５０】
尚、図８においては、図６に示す如きサスティンドライバ部ＳＵＤXのコイルＬ１及びＬ２に代わり単一のコイルＬＦ１を採用し、サスティンドライバ部ＳＵＤYのコイルＬ３及びＬ４に代わり単一のコイルＬＦ２を採用した点を除く他の構成は、図６に示されるものと同一である。
【００５１】
又、図６又は図８に示す実施例においては、サスティンドライバ部ＳＵＤX及びＳＵＤYに本発明を適用させた場合の構成を示したが、他の駆動パルスを生成するドライバ部に適用しても良い。例えば、画素データパルスを生成するアドレスドライバ２０として、図６又は図８に示されるサスティンドライバ部ＳＵＤX（又はＳＵＤY）と同一の回路構成を採用しても良いのである。
【図面の簡単な説明】
【００５２】
【図１】表示パネルとしてプラズマディスプレイパネルを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるＸ行電極ドライバ３及びＹ電極ドライバ４の内部構成を示す図である。
【図３】Ｘ行電極ドライバ３及びＹ電極ドライバ４各々の動作を表すタイムチャートである。
【図４】維持放電パルスＩＰX（又はＩＰY）の波形を示す図である。
【図５】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図６】図５に示されるＸ行電極ドライバ３０及びＹ電極ドライバ４０の内部構成の一例を示す図である。
【図７】サスティン期間内におけるＸ行電極ドライバ３０及びＹ電極ドライバ４０各々に対する制御動作を表す図である。
【図８】図５に示されるＸ行電極ドライバ３０及びＹ電極ドライバ４０の内部構成の他の一例を示す図である。
【符号の説明】
【００５３】
１０       ＰＤＰ
３０       Ｘ行電極ドライバ
４０       Ｙ行電極ドライバ
SUDX,SUDY   サスティンドライバ部
【図１】
2005181480.tif 000003
【図２】
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【図３】
2005181480.tif 000005
【図４】
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【図５】
2005181480.tif 000007
【図６】
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【図７】
2005181480.tif 000009
【図８】
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