(57)【要約】【課題】ＩＴＯ膜を透明導電膜（電流拡散層）に用い、且つフォトレジストからなる電流ブロック層を備えた電流狭窄型の発光ダイオードの製造に関し、ＩＴＯ膜の剥離現象をなくして、製造歩留りの非常に高い、高輝度、且つ安価な半導体発光素子用エピタキシャルウェハの製造方法を提供すること。【解決手段】基板１上に、少なくとも活性層５をｎ型クラッド層４、ｐ型クラッド層６で挟んだ発光部と、高濃度に導電型決定不純物を含有したオーミックコンタクト層７と、レジスト膜からなる電流ブロック層１１と、ＩＴＯ膜からなる透明導電膜８を順次形成する半導体発光素子用エピタキシャルウェハの製造方法において、前記透明導電膜８を形成する前に、前記電流ブロック層１１を熱処理して膨らみを抑える。【選択図】      図１
2005235802.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に、少なくとも活性層をｎ型クラッド層とｐ型クラッド層で挟んだ発光部と、導電型決定不純物を含有したオーミックコンタクト層と、フォトレジスト膜からなる電流ブロック層と、ＩＴＯ膜からなる透明導電膜を順次形成する半導体発光素子用エピタキシャルウェハの製造方法において、
前記透明導電膜を形成する前に、前記電流ブロック層を熱処理して膨らみを抑えることを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【請求項２】
請求項１に記載の半導体発光素子用エピタキシャルウェハの製造方法において、
前記電流ブロック層がポジ型フォトレジスト膜であることを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【請求項３】
基板の上に、少なくとも活性層をｎ型クラッド層とｐ型クラッド層で挟んだ発光部と、該発光部の上に１×１０19／cm3以上の導電型決定不純物を含有したオーミックコンタクト層を順次成長する工程と、
前記オーミックコンタクト層の上に電流阻止効果を有するフォトレジスト膜を形成する工程と、
前記フォトレジスト膜を所望の形状にパターンニングして電流ブロック層を形成する工程と、
前記電流ブロック層の上にＩＴＯ膜からなる透明導電膜を形成する工程と、
前記透明導電膜の上に表面電極を形成する工程と、
前記電極を所望の温度で熱処理して合金化させるアロイ工程とを含む半導体発光素子用エピタキシャルウェハの製造方法において、
前記透明導電膜を形成する前に、該半導体発光素子用エピタキシャルウェハを所望の温度及び雰囲気中において熱処理してフォトレジスト膜の膨らみを抑える熱処理工程を含むことを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【請求項４】
請求項３に記載の半導体発光素子用エピタキシャルウェハの製造方法において、
前記熱処理工程の温度を、前記アロイ工程の温度と同等か、若しくはそれ以上の温度とすることを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【請求項５】
請求項３又は４に記載の半導体発光素子用エピタキシャルウェハの製造方法において、
前記熱処理工程の雰囲気が、酸素濃度が１％未満である不活性ガスであるか、若しくは真空であることを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【請求項６】
請求項３乃至５のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、
前記電流ブロック層がポジ型フォトレジスト膜であることを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【請求項７】
請求項３乃至６のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、
前記電流ブロック層の中央部分に当たる位置が、前記表面電極の中央部分に当たる位置の直下に来るように形成されていることを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【請求項８】
請求項３乃至７のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、
前記電流ブロック層の表面側の面積が、前記表面電極の表面側の面積と同等またはそれ以上の面積であることを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【請求項９】
請求項１乃至８のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、
前記基板がガリウム砒素、ゲルマニウム、シリコン、シリコンよりも熱伝導率が大きい金属のうちのいずれかからなり、
前記発光部がＧａＩｎＰ、ＡｌＩｎＰ、ＡｌＧａＩｎＰのうちのいずれかからなり、
前記オーミックコンタクト層がＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦０．３）であり、前記オーミックコンタクト層の膜厚が１nm以上５０nm以下であることを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、
前記透明導電膜の膜厚が２００nm以上５００nm以下であることを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【請求項１１】
請求項３乃至１０のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、
前記アロイ工程の温度が３００℃以上５００℃以下であることを特徴とする半導体発光素子用エピタキシャルウェハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体発光素子用エピタキシャルウェハの製造方法に関わり、特に、電流ブロック層を備えた電流狭窄型の発光ダイオード（ＬＥＤ）を、高い製造歩留りで製造することのできる半導体発光素子用エピタキシャルウェハの製造方法に関する。
【背景技術】
【０００２】
ＡｌＧａＩｎＰ系半導体は、窒化物半導体を除くIII−Ｖ族化合物半導体の中で最大のバンドギャップを有する直接遷移型半導体であり、５６０nm〜６６０nmの発光帯域において非常に高い輝度が得られることから、現在でも盛んに研究・開発が行われている。しかし最近の動向として、ＡｌＧａＩｎＰ系発光ダイオードは低価格化競争の最中にあり、各社メーカー共に発光ダイオードの製造コストの低減、スループットの向上に努めている。
【０００３】
ここで、ＡｌＧａＩｎＰ系発光ダイオードの製造における製造コストは、主に電流拡散層の形成コストが占めている。この要因として、一つには高輝度を得るためには電流拡散層の膜厚を厚くする必要があることが挙げられる。この問題の解決には、電流拡散層としての材料にできるだけ抵抗率の低い材料を用いるのが有効とされ、電流拡散層としての材料には、主にＧａＰ、ＡｌＧａＡｓがある。しかし、これらの抵抗率の低い材料を用いても、やはり電流分散効果を良くして、発光ダイオードの高輝度化、低動作電圧化を図るためには、この電流拡散層の膜厚を大体８μｍ以上とする必要があった。すると、電流拡散層の成長に掛かる原料費用が多くなり、更には、成長に掛かる時間がスループットを悪化させ、総合的にＡｌＧａＩｎＰ系発光ダイオードの製造コストを高くしていた。
【０００４】
この解決手段としては、半導体からなる電流拡散層の代わりに、キャリア濃度が非常に高く、薄い膜厚で十分な電流分散効果を得ることができる方法として、金属酸化物の透明導電膜であるＩＴＯ膜からなる電流拡散層を用いる方法が開発されている。
【０００５】
また、ＬＥＤとして充分な特性を達成させるための方法として、半導体最上層、つまり、ＩＴＯ膜からなる電流拡散層とクラッド層との間の半導体層としてｐ型ＧａＡｓコンタクト層を用いることにより、ＩＴＯ膜からなる電流拡散層との接触抵抗を低下させる技術が開発されている。このような技術により、ＬＥＤ特性を悪くすることなく、上記金属酸化物の透明導電膜をＬＥＤに用いることができるようになった。このため金属酸化物からなる電流拡散層の膜厚が薄くできるため、低コスト化に大きく寄与した。
【０００６】
更にまた、高輝度を得る別の方策として、電流ブロック層を備えた電流狭窄型の発光ダイオードが提案されている（例えば、特許文献１参照）。更に、例えば特開２００１−８５７４２号公報（特許文献２参照）に示された発光ダイオードでは、電流ブロック層として上部クラッド層と反対の導電型を有するＡｌＩｎＰからなる電流ブロック層が備えられている。
【特許文献１】特開２００２−６４２１９号公報
【特許文献２】特開２００１−８５７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、ＡｌＧａＩｎＰ系発光ダイオードの製造における製造コストは、主に電流拡散層の形成コストが占めている。この原因は、発光ダイオードの発光部への電流注入を出来るだけ均一に行う為に電流拡散層を厚く成長する必要があったからである。また、厚く成長するためには当然の如く成長時間が長くかかり、スループット悪化の原因にもなった為、結果的に発光ダイオードの製造コストの大部分を占めていた。そこで、ＩＴＯ膜を電流拡散層に用した発光ダイオードが提案されている。
【０００８】
しかしながら、一般にＩＴＯ膜からなる電流拡散層を設けた場合、従来の発光ダイオードと比較して、電流拡散層の膜厚が減少することにより、発光波長に対して透明な層の表面積が少なくなる。つまり発光面積が減少することになり、結果的に従来の発光ダイオードよりも若干、輝度が低くなってしまうという問題があった。
【０００９】
この問題の解決には、ＩＴＯ膜を電流拡散層に用いた発光ダイオードにおいて、更なる輝度向上を目的とし、電流ブロック層を備えた発光ダイオードとすることが有効である。しかし、電流ブロック層を備えることは通常のＩＴＯ膜を電流拡散層に用いた発光ダイオードよりも当然、製造コストが増加する。
【００１０】
そこで、本発明者等は、まだ公知ではないが、出来るだけ電流ブロック層の形成にかかるコストを低減するため、フォトレジスト膜を電流ブロック層に用いたＩＴＯ膜付電流狭窄型発光ダイオードを、先願として提案している。フォトレジスト膜は周知の如く絶縁体であることから、電流ブロック層に応用することが可能である。
【００１１】
特許文献２の発光ダイオードでも、電流ブロック層に上部クラッド層と反対の導電型を有するＡｌＩｎＰからなる電流ブロック層を備えており、高輝度化に有効であるが、この場合は電流ブロック層を形成する為にフォトレジストによるパターンニングに加えエッチング工程を行う必要性がある。従って、前記のフォトレジストを電流ブロック層に用いた電流狭窄型発光ダイオードよりも至極当然、製造コストが高くなる。
【００１２】
しかし、上記したフォトレジストを電流ブロック層に用いた発光ダイオードにおいても、製造歩留りを悪化させるという問題があった。それは、発光ダイオード用エピタキシャルウェハのチップ化工程、つまりダイシング工程の時と、発光ダイオードチップへのワイヤーボンディング工程時に、ＩＴＯ膜の剥離現象が起きてしまうことである。このＩＴＯ膜の剥離現象によって発光ダイオードの製造歩留りが極端に悪化し、結果的にＩＴＯ膜付電流狭窄型発光ダイオードの製造コストを低減することが困難であった。
【００１３】
従って本発明の目的は、上記問題点を解決し、ＩＴＯ膜を電流拡散層に用い、且つフォトレジストからなる電流ブロック層を備えた電流狭窄型発光ダイオードの製造方法に関し、上記ＩＴＯ膜の剥離現象をなくして、製造歩留りの非常に高い、高輝度、且つ安価な半導体発光素子用エピタキシャルウェハの製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明は、次のように構成したものである。
【００１５】
請求項１の発明に係る半導体発光素子用エピタキシャルウェハの製造方法は、基板の上に、少なくとも活性層をｎ型クラッド層とｐ型クラッド層で挟んだ発光部と、導電型決定不純物を含有したオーミックコンタクト層と、フォトレジスト膜からなる電流ブロック層と、ＩＴＯ膜からなる透明導電膜を順次形成する半導体発光素子用エピタキシャルウェハの製造方法において、前記透明導電膜を形成する前に、前記電流ブロック層を熱処理して膨らみを抑えることを特徴とする。ここで導電型決定不純物を含有したオーミックコンタクト層とは、１×１０19／cm3以上の、例えば導電型決定不純物として亜鉛（Ｚｎ）を含有したオーミックコンタクト層を意味する。
【００１６】
請求項２の発明は、請求項１に記載の半導体発光素子用エピタキシャルウェハの製造方法において、前記電流ブロック層がポジ型のフォトレジスト膜であることを特徴とする。
【００１７】
請求項３の発明に係る半導体発光素子用エピタキシャルウェハの製造方法は、基板の上に、少なくとも活性層をｎ型クラッド層とｐ型クラッド層で挟んだ発光部と、該発光部の上に１×１０19／cm3以上の導電形決定不純物を含有したオーミックコンタクト層を順次成長する工程と、前記オーミックコンタクト層の上に電流阻止効果を有するフォトレジスト膜を形成する工程と、前記フォトレジスト膜を所望の形状にパターンニングして電流ブロック層を形成する工程と、前記電流ブロック層の上にＩＴＯ膜からなる透明導電膜を形成する工程と、前記透明導電膜の上に表面電極を形成する工程と、前記電極を所望の温度で熱処理して合金化させるアロイ工程とを含む半導体発光素子用エピタキシャルウェハの製造方法において、前記透明導電膜を形成する前に、該半導体発光素子用エピタキシャルウェハを所望の温度及び雰囲気中において熱処理してフォトレジスト膜の膨らみを抑える熱処理工程を含むことを特徴とする。
【００１８】
請求項４の発明は、請求項３に記載の半導体発光素子用エピタキシャルウェハの製造方法において、前記熱処理工程の温度（熱処理温度）を、前記アロイ工程の温度（アロイ温度）と同等か、若しくはそれ以上の温度とすることを特徴とする。
【００１９】
請求項５の発明は、請求項３又は４に記載の半導体発光素子用エピタキシャルウェハの製造方法において、前記熱処理工程の雰囲気（熱処理雰囲気）が、酸素濃度が１％未満である不活性ガスであるか、若しくは真空であることを特徴とする。
【００２０】
請求項６の発明は、請求項３乃至５のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、前記電流ブロック層がポジ型のフォトレジスト膜であることを特徴とする。
【００２１】
請求項７の発明は、請求項３乃至６のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、前記電流ブロック層の中央部分に当たる位置が、前記表面電極の中央部分に当たる位置の直下に来るように形成されていることを特徴とする。
【００２２】
請求項８の発明は、請求項３乃至７のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、前記電流ブロック層の表面側の面積が前記表面電極の表面側の面積と同等またはそれ以上の面積であることを特徴とする。
【００２３】
請求項９の発明は、請求項１乃至８のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、前記基板がガリウム砒素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、又はシリコン（Ｓｉ）よりも熱伝導率が大きい金属のうちのいずれかからなり、前記発光部がＧａＩｎＰ、ＡｌＩｎＰ、ＡｌＧａＩｎＰのうちのいずれかからなり、前記オーミックコンタクト層がＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦０．３）であり、前記オーミックコンタクト層の膜厚が１nm以上５０nm以下であることを特徴とする。
【００２４】
請求項１０の発明は、請求項１乃至９のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、前記透明導電膜の膜厚が２００nm以上５００nm以下であることを特徴とする。
【００２５】
請求項１１の発明は、請求項３乃至１０のいずれかに記載の半導体発光素子用エピタキシャルウェハの製造方法において、前記アロイ工程の温度が３００℃以上５００℃以下であることを特徴とする。
【００２６】
＜発明の要点＞
本発明者は、鋭意研究努力した結果、ＩＴＯ膜の剥離現象の主たる原因が、電流ブロック層であるフォトレジスト膜から有機ガスが発生することによってＩＴＯ膜と電流ブロック層との界面での膨らみが発生していることを見出した。更に、ＩＴＯ膜の形成前の段階において電流ブロック層を最適な条件で熱処理することによって、この膨らみを抑制し得ることも見い出した。本発明は、これらの発明者の知見に基づいてなされたものであり、発光ダイオードの製造歩留りを向上させる有効な製造方法である。
【００２７】
本発明の半導体発光素子用エピタキシャルウェハは、電流拡散層として透明導電膜であるＩＴＯ膜を用い、更に発光部とこのＩＴＯ膜との間に電流ブロック層を備えた構造において、電流ブロック層をフォトレジスト膜によって形成しているので、生産性に優れ、且つ低い製造コストで製造することのできる高輝度発光ダイオードを得ることができる。これは、従来の電流ブロック層の形成方法が、主にＭＯＶＰＥ法によって形成される半導体層であり、更にこの電流ブロック層の上に形成する電流拡散層が再びＭＯＶＰＥ法による半導体層によって形成されていたことに依存する。つまり、本明細書中に示した従来の方法によると、１回目のエピタキシャル成長後、エピタキシャルウェハの上にフォトレジスト膜を用いてパターンニング、更に電流ブロック層の形状にする為のエッチング工程が必要であるが、本発明においては、単純にフォトレジストによるパターンニングのみで終了する。
【００２８】
電流ブロック層に用いるフォトレジスト膜は、その特性上、エピタキシャル層の表面に空間を作らず、且つ断線することを未然に防止する為、ポジ型フォトレジスト膜を用いるのが好ましい。
【発明の効果】
【００２９】
本発明の半導体発光素子用エピタキシャルウェハの製造方法は、基板の上に、少なくとも活性層をｎ型クラッド層とｐ型クラッド層で挟んだ発光部と、高濃度に導電型決定不純物を含有したオーミックコンタクト層と、フォトレジスト膜からなる電流ブロック層と、ＩＴＯ膜からなる透明導電膜を順次形成するに際し、前記透明導電膜を形成する前に、前記電流ブロック層を熱処理して膨らみを抑えるものである。本発明により、レジスト膜の膨らみを予め熱処理により抑えておくことにより、その後に形成されるＩＴＯ膜からなる透明導電膜について、ＩＴＯ膜と電流ブロック層との界面での膨らみの発生が抑制され、ダイシング工程やワイヤーボンディング工程時におけるＩＴＯ膜からなる透明導電膜の剥離現象を防止することができる。
【００３０】
すなわち、本発明に示した半導体発光素子用エピタキシャルウェハの製造方法を採ることにより、フォトレジスト膜を電流ブロック層に用いる高輝度発光ダイオードを製造する際のワイヤボンディング工程における製造歩留りを画期的に向上させることが可能となった。これは、ＩＴＯ膜の剥離現象の主たる原因が、電流ブロック層であるフォトレジストからの有機ガス発生によってＩＴＯ膜と電流ブロック層との界面での膨らみを発生させていることを見出し、これを改善すべく、ＩＴＯ膜の形成前の段階において電流ブロック層を最適な条件で熱処理するという方法を見出したことに拠るものである。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態を実施例を中心に説明する。
【００３２】
本発明の半導体発光素子用エピタキシャルウェハの製造方法では、基板１の上に、少なくとも活性層５をｎ型クラッド層４、ｐ型クラッド層６で挟んだ発光部と、高濃度に導電型決定不純物を含有したオーミックコンタクト層７と、レジスト膜からなる電流ブロック層１１と、ＩＴＯ膜からなる透明導電膜８を順次形成する。この透明導電膜８たるＩＴＯ膜を形成する前に、電流ブロック層１１のレジスト膜を所望の温度及び雰囲気中において熱処理して、レジスト膜からの有機ガスに起因するレジスト膜の膨らみを抑制する。なお、透明導電膜８たるＩＴＯ膜の形成方法は真空蒸着であり、製造コストを下げることができる。
【００３３】
＜比較例：大気中で３５０℃熱処理＞
比較例として、図１に示した構造の発光波長６３０nm付近の赤色発光ダイオードを製作した。製作の過程は次の通りである。
【００３４】
ｎ型ＧａＡｓ基板１上に、ＭＯＶＰＥ法でｎ型ＧａＡｓバッファ層２、ｎ型ブラッグ反射層３、ｎ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層４、アンドープ（Ａｌ0.15Ｇａ0.85）0.5Ｉｎ0.5Ｐ活性層５、ｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層６、ｐ型ＧａＡｓコンタクト層７を順次成長させ、発光ダイオード用エピタキシャルウェハを作製した。因みに上記ｎ型ブラッグ反射層は、ｎ型ＡｌＩｎＰ層（約５０nm）とｎ型ＧａＡｓ層（約４０nm）からなる積層構造とし、そのペア数は１０ペアとした。
【００３５】
次に電流ブロック層１１の形成方法を記述する。上記発光ダイオード用エピタキシャルウェハをＭＯＶＰＥ装置から搬出した後、上記発光ダイオード用エピタキシャルウェハの表面にスピンコーターを用いて、ポジ型フォトレジストを一面に塗布した。この時、塗布したポジ型フォトレジストはＺＷＤ−６２００であり、スピンコーターによる塗布条件は、回転数７０００ｒｐｍ、回転時間６０ｓｅｃとした。
【００３６】
ポジ型フォトレジストの塗布後、マスクアライナーを用いて直径１２５μｍの円形ドットが形成されるように露光し、更にその後現像することで、上記の形状（直径１２５μｍの円形ドット）にパターンニングした。
【００３７】
パターンニング後、水洗、乾燥工程を経て、大気中で３５０℃、５分間の熱処理を行った。また、このときに作製したポジ型フォトレジスト膜の膜厚を段差計にて測定した所、約０．１８μｍであった。このようにして、ポジ型フォトレジスト膜による電流ブロック層１１を形成した。
【００３８】
熱処理後、パターンニングされたポジ型フォトレジスト膜側へ、真空蒸着法によって膜厚３００nmのＩＴＯ膜からなる透明導電膜（電流拡散層）８を形成した。この時、同一バッチ内にセットしたガラス基板を取り出し、ホール（Ｈａｌｌ）測定が可能なサイズに切断し、ＩＴＯ膜の電気特性を評価した所、キャリア濃度１．２１×１０21／cm3、移動度２１．２cm2／Ｖｓ、抵抗率２．２９×１０-4・Ωcmであった。
【００３９】
そして、この発光ダイオード用エピタキシャルウェハの上面には直径１２５μｍの円形のｐ側電極（表面電極）９をマトリクス状に、前工程で形成したポジ型フォトレジスト膜のほぼ直上に位置するように蒸着法で形成した。ｐ側電極９は、ニッケル、金を、それぞれ２０nm、５００nmの順に蒸着した。更にエピタキシャルウェハの底面には、全面にｎ側電極（裏面電極）１０を形成した。ｎ側電極１０は、金・ゲルマニウム合金、ニッケル、金を、それぞれ６０nm、１０nm、５００nmの順に蒸着し、その後、電極の合金化であるアロイ工程を、窒素ガス雰囲気中４３０℃で５分行った。
【００４０】
その後、この発光ダイオード用エピタキシャルウェハをダイシング等でチップサイズ３００μｍ角のチップ形状に加工し、更にこのチップ形状に加工された物の内、２０個だけダイボンディング、ワイヤボンディングを行って発光ダイオードチップを製作した。しかし、このワイヤボンディング工程の際、２０個の発光ダイオードチップの内の１０個がＩＴＯ膜の剥離現象によって、特性評価出来ない状況になってしまった。つまり、製造歩留りは５０％ということになる。そして、１０個だけ作製されたこの発光ダイオードチップのＬＥＤ特性を評価した結果、平均発光出力２．６２ｍＷ、動作電圧２．１１Ｖであった。
【００４１】
＜実施例１：窒素ガス中で４３０℃熱処理＞
実施例１として、図１に示した構造の発光波長６３０nm付近の赤色帯発光ダイオードを製作した。製作の過程は次の通りである。
【００４２】
ｎ型ＧａＡｓ基板１上に、ＭＯＶＰＥ法でｎ型ＧａＡｓバッファ層２、ｎ型ブラッグ反射層３、ｎ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層４、アンドープ（Ａｌ0.15Ｇａ0.85）0.5Ｉｎ0.5Ｐ活性層５、ｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層６、ｐ型ＧａＡｓコンタクト層７を順次成長させ、発光ダイオード用エピタキシャルウェハを作製した。因みに上記ｎ型ブラッグ反射層は、ｎ型ＡｌＩｎＰ層（約５０nm）とｎ型ＧａＡｓ層（約４０nm）からなる積層構造とし、そのペア数は１０ペアとした。
【００４３】
次に、電流ブロック層１１の形成方法を記述する。前記発光ダイオード用エピタキシャルウェハをＭＯＶＰＥ装置から搬出した後、上記発光ダイオード用エピタキシャルウェハの表面にスピンコーターを用いて、ポジ型フォトレジストを一面に塗布した。この時、塗布したポジ型フォトレジストはＺＷＤ−６２００であり、スピンコーターによる塗布条件は、回転数７０００ｒｐｍ、回転時間６０ｓｅｃとした。
【００４４】
ポジ型フォトレジストの塗布後、マスクアライナーを用いて直径１２５μｍの円形ドットが形成される様に露光し、更にその後現像することで、前記の形状にパターンニングした。
【００４５】
パターンニング後、水洗、乾燥工程を経て、窒素ガス雰囲気中で４３０℃、５分間のベーキングを行った。また、このときに作製したポジ型フォトレジスト膜の膜厚を段差計にて測定したところ、約０．１８μｍであった。このようにして、ポジ型フォトレジスト膜による電流ブロック層１１を形成した。
【００４６】
ベーキング後、パターンニングされたポジ型フォトレジスト膜側へ、真空蒸着法によって膜厚３００nmのＩＴＯ膜からなる透明導電膜８を形成した。この時、同一バッチ内にセットしたガラス基板を取り出し、Ｈａｌｌ測定が可能なサイズに切断し、ＩＴＯ膜の電気特性を評価した所、キャリア濃度１．２１×１０21／cm3、移動度２１．０cm2／Ｖｓ、抵抗率２．３０×１０-4Ω・cmであった。
【００４７】
そして、この発光ダイオード用エピタキシャルウェハの上面には直径１２５μｍの円形のｐ側電極（表面電極）９をマトリクス状に、前工程で形成したポジ型フォトレジスト膜のほぼ直上に位置するように蒸着法で形成した。ｐ側電極９は、ニッケル、金を、それぞれ２０nm、５００nmの順に蒸着した。更に、エピタキシャルウェハの底面には、全面にｎ側電極（裏面電極）１０を形成した。ｎ側電極１０は、金・ゲルマニウム合金、ニッケル、金を、それぞれ６０nm、１０nm、５００nmの順に蒸着し、その後、電極の合金化であるアロイを、窒素ガス雰囲気中４３０℃で５分行った。
【００４８】
その後、このエピタキシャルウェハをダイシング等でチップサイズ３００μｍ角のチップ形状に加工し、更にこのチップ形状に加工された物のうち、２０個だけダイボンディング、ワイヤボンディングを行って発光ダイオードチップを製作した。
【００４９】
すると、このワイヤボンディング工程の際、２０個の発光ダイオードチップの内、１個だけにＩＴＯ膜の剥離現象が発生し、特性評価できない状況になってしまった。つまり、製造歩留りは９５％と言うことになる。そして、この１９個作製された発光ダイオードチップのＬＥＤ特性を評価した結果、平均発光出力２．６３ｍＷ、動作電圧２．１０Ｖであった。
【００５０】
以上のように、発光ダイオード用エピタキシャルウェハの上に電流ブロック層を形成した後の熱処理工程において、その熱処理温度をアロイ温度と同等の温度にすることで、発光ダイオードチップのワイヤボンディング工程の際に発生するＩＴＯ膜の剥離現象を画期的に抑制することが出来るようになった。つまり、フォトレジスト膜を電流ブロック層に用いる発光ダイオードにおける製造歩留りが向上したことで、その製造コストを大幅に低減することが可能となった。
【００５１】
＜実施例２：真空中で４３０℃熱処理＞
実施例２として、図１に示した構造の発光波長６３０nm付近の赤色帯発光ダイオードを製作した。製作の過程は次の通りである。
【００５２】
ｎ型ＧａＡｓ基板１上に、ＭＯＶＰＥ法でｎ型ＧａＡｓバッファ層２、ｎ型ブラッグ反射層３、ｎ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層４、アンドープ（Ａｌ0.15Ｇａ0.85）0.5Ｉｎ0.5Ｐ活性層５、ｐ型（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層６、ｐ型ＧａＡｓコンタクト層７を順次成長させ、発光ダイオード用エピタキシャルウェハを作製した。因みに上記ｎ型ブラッグ反射層は、ｎ型ＡｌＩｎＰ層（約５０nm）とｎ型ＧａＡｓ層（約４０nm）からなる積層構造とし、そのペア数は１０ペアとした。
【００５３】
次に電流ブロック層１１の形成方法を記述する。前記発光ダイオード用エピタキシャルウェハをＭＯＶＰＥ装置から搬出した後、前記発光ダイオード用エピタキシャルウェハの表面にスピンコーターを用いて、ポジ型フォトレジスト膜を一面に塗布した。この時、塗布したポジ型フォトレジストはＺＷＤ−６２００であり、スピンコーターによる塗布条件は、回転数７０００ｒｐｍ、回転時間６０ｓｅｃとした。
【００５４】
ポジ型フォトレジストの塗布後、マスクアライナーを用いて直径１２５μｍの円形ドットが形成される様に露光し、更にその後現像することで、前記の形状にパターンニングした。
【００５５】
パターンニング後、水洗、乾燥工程を経て、真空中で４３０℃、５分間のベーキングを行った。また、このときに作製したポジ型フォトレジスト膜の膜厚を段差計にて測定した所、約０．１８μｍであった。この様にして、ポジ型フォトレジスト膜による電流ブロック層１１を形成した。
【００５６】
ベーキング後、パターンニングされたポジ型フォトレジスト膜側へ、真空蒸着法によって膜厚３００nmのＩＴＯ膜からなる透明導電膜８を形成した。このとき、同一バッチ内にセットしたガラス基板を取り出し、Ｈａｌｌ測定が可能なサイズに切断し、ＩＴＯ膜の電気特性を評価した所、キャリア濃度１．２１×１０21／cm3、移動度２１．１cm2／Ｖｓ、抵抗率２．３０×１０-4Ω・cmであった。
【００５７】
そして、この発光ダイオード用エピタキシャルウェハの上面には直径１２５μｍの円形のｐ側電極９をマトリクス状に、前工程で形成したポジ型フォトレジスト膜のほぼ直上に位置する様に蒸着法で形成した。ｐ側電極９は、ニッケル、金を、それぞれ２０nm、５００nmの順に蒸着した。更にエピタキシャルウェハ底面には、全面にｎ側電極１０を形成した。ｎ側電極１０は、金・ゲルマニウム合金、ニッケル、金を、それぞれ６０ｍ、１０ｍ、５００ｍの順に蒸着し、その後、電極の合金化であるアロイを、窒素ガス雰囲気中４３０℃で５分行った。
【００５８】
その後、このエピタキシャルウェハをダイシング等でチップサイズ３００μｍ角のチップ形状に加工し、更にこのチップ形状に加工された物のうち、２０個だけダイボンディング、ワイヤボンディングを行って発光ダイオードチップを製作した。
【００５９】
すると、このワイヤボンディング工程の際、２０個の発光ダイオードチップのうち、ＩＴＯ膜の剥離現象は発生しなかった。つまり、製造歩留りは１００％ということになる。そして、この２０個作製された発光ダイオードチップのＬＥＤ特性を評価した結果、平均発光出力２．６１ｍＷ、動作電圧２．１１Ｖであった。
【００６０】
以上のように、発光ダイオード用エピタキシャルウェハの上に電流ブロック層を形成した後の熱処理工程において、その熱処理温度をアロイ温度と同等の温度にすることで、発光ダイオードチップのワイヤボンディング工程の際に発生するＩＴＯ膜の剥離現象を画期的に抑制することが出来るようになった。つまり、フォトレジスト膜を電流ブロック層に用いる発光ダイオードにおける製造歩留りが向上したことで、その製造コストを大幅に低減することが可能となった。
【００６１】
＜最適条件に付いての根拠＞
第１に、電流ブロック層に用いるフォトレジスト膜はポジ型のフォトレジスト膜であることが好ましい。
【００６２】
何故ならば、通常、ポジ型フォトレジストは露光された部分のみが現像液に溶解し、逆に露光されない部分のみがエピタキシャルウェハの上に残存することになる。そしてそのとき、エピタキシャルウェハの上に残存したポジ型フォトレジストは、上辺が短く下辺が長いテーパー状になる特性を有している。これに対し、ネガ型フォトレジストは、露光された箇所が残存し、露光されない箇所が現像液に溶解する。そして、残存したネガレジストの形状は上辺が長く下辺の短い逆テーパー状になる。
【００６３】
このネガ型フォトレジストによって電流ブロック層を形成した場合、その上に被覆するように形成するＩＴＯ膜とネガ型フォトレジストによる電流ブロック層との間に空隙箇所が形成されてしまい、数々の不具合をもたらす要因となってしまうからである。例えばそれは、膜の断線であったりする。またその他には、空隙を作ることによって、半導体中から上方に発した光が空隙部分で下方に反射する成分が高くなり結果的に発光ダイオードの輝度を低下させてしまうことが挙げられる。
【００６４】
以上の理由により、電流ブロック層にはポジ型フォトレジストを用いることが望ましいのである。
【００６５】
第２に、電流ブロック層のサイズ、つまり直径は、表面電極つまりＩＴＯ膜の上に形成される電極の直径とほぼ同等であるか、若しくはそれよりも大きめに作製することが好ましい。
【００６６】
何故ならば、電流ブロック層の直径が表面電極の直径よりも小さいと、電極直下に流入した電流を遮蔽出来ない箇所が存在し、電流狭窄効果による発光出力の増大を縮小してしまうことになるからである。
【００６７】
また、電流ブロック層から、活性層までの間の半導体層の距離によっても電流ブロック層の直径を最適化する必要がある。例えば、本発明における実施例では、活性層から電流ブロック層までの距離はおよそ１μｍ程度であり、この程度であれば、電流ブロック層を迂回して流入する電流が電流ブロック層よりも下の半導体層で廻り込むことも殆どなく、極めて効率の高い電流狭窄効果による高輝度化が達成できる。逆に、電流ブロック層から活性層までの半導体層の距離が１０μｍ程度と長い場合、電流ブロック層を迂回して流入した電流が活性層までの半導体層によって、再び電極直下の位置に廻り込んでしまい、結果的に電極直下での発光が増加し、大幅な輝度向上が望めなくなってしまう。このような場合の対処としては、電極の直径よりも電流ブロック層の直径を大きくすることによって解決される。
【００６８】
第３に、ＩＴＯ膜と接するオーミックコンタクト層は、主に高濃度にＺｎが添加されたＡｌ混晶比０から０．３までのＡｌＧａＡｓ（混晶比０のときはＧａＡｓ）であることが望ましい。
【００６９】
ＩＴＯ膜は基本的にｎ型の半導体材料に属し、また、発光ダイオードは通常、ｐサイドアップで作製されるのが一般的である。この為、ＩＴＯ膜を電流拡散層に付帯した発光ダイオードは導電型が基板の側からｎ／ｐ／ｎ接合となってしまう。この為に発光ダイオードではＩＴＯ膜とｐ型半導体層との界面に大きな電位障壁が生じ、通常は非常に動作電圧の高い発光ダイオードとなってしまう。この問題を解消するため、ｐ型半導体層には非常に高いキャリア濃度を有するコンタクト層が必要となる。それには上記に示したＺｎが添加されたＧａＡｓから低Ａｌ混晶比のＡｌＧａＡｓが適しており、詳しくは、１×１０19／cm3以上のキャリア濃度を有していることが好ましい。
【００７０】
第４に、上記コンタクト層は、ＧａＡｓから低Ａｌ混晶比のＡｌＧａＡｓであり、このコンタクト層の膜厚は１nmから５０nmの範囲にあることが好ましい。
【００７１】
何故ならば、上記コンタクト層は、いずれも活性層で発光した光に対し吸収層となるバンドギャップを有している為、膜厚が厚くなるに連れ、発光出力が低下してしまう。従って、コンタクト層の膜厚の上限をおよそ５０nmとする。しかし、より好ましくは３０nmまでである。また、コンタクト層の膜厚が１nm未満になってくると、今度はＩＴＯ膜とコンタクト層との間でのトンネル接合が難しくなってくる為、低動作電圧化、動作電圧の安定化が困難になる。従ってＩＴＯ膜と接するコンタクト層の膜厚には最適値があり、それは１nmから５０nmなのである。
【００７２】
第５に、ＩＴＯ膜を形成する方法は、真空蒸着法であることが望ましい。理由は、以下製造方法ごとに述べる。
【００７３】
まずスパッタ法においては、酸素雰囲気でのプラズマが発生するため、アッシングと同様の効果が働き、電流ブロック層が除去されてしまうという問題が発生する。また、スパッタ装置自体の設備額が高額で、更に、１バッチあたりのチャージ枚数が少ないことから、スループットも問題となる。
【００７４】
次に、ＭＯＤ溶液を用いたスプレー法においては、第一に基板の表面温度を５００℃以上に加熱しないとＩＴＯ膜の抵抗率を下げることができない為、発光ダイオード用エピタキシャルウェハに対する熱の影響が大きく、コンタクト層の表面を酸化してしまい、トンネル接合が達成されなくなってしまうという問題が発生する。また、ＩＴＯ膜の高温での成膜になるので、ＩＴＯ膜のキャリア濃度で低下してしまい、トンネル接合しずらい状況を作ってしまうことも問題である。更には、多数枚チャージ、つまりスループットの高い製造設備の作製が難しく、安定した量産を行うには難しい。
【００７５】
次に、塗布法においてはスプレー法、スパッタ法、真空蒸着法と比較して、抵抗率を下げることが非常に難しいことが挙げられる。このことからコンタクト層とのトンネル接合が非常に難しい。更には、ＩＴＯ膜を２００nmから５００nm程度まで形成するのに、塗布、乾燥、焼成といった工程を幾度となく行う必要があることから、スループットが非常に悪い。
【００７６】
次に、塗布法においてはスプレー法、スパッタ法、真空蒸着法と比較して、抵抗率を下げることが非常に難しいことが挙げられる。
【００７７】
このことからコンタクト層とのトンネル接合が非常に難しい。更には、ＩＴＯ膜を２００nmから５００nm程度まで形成するのに、塗布、乾燥、焼成といった工程を幾度となく行う必要があることから、スループットが非常に悪い。
【００７８】
以上の理由から、製造装置の価格が安く、且つ安定性に優れ、スループットの高い方法として真空蒸着法であることが好ましいのである。
【００７９】
第６にＩＴＯ膜の膜厚は２００nmから５００nmの範囲にあることが好ましい。
【００８０】
下限が２００nmである理由は、充分な電流分散効果を得る為にはおよそ２００nm程度の膜厚が必要だからである。次に上限が５００nmである理由は、真空蒸着法で形成する場合、ＩＴＯ膜の膜厚が５００nm程度になってくると、ＩＴＯ膜の透明性、つまり透過率が徐々に悪化してしまうという現象がある為である。また、およそ２００nmから３００nm程度のＩＴＯ膜によって充分な電流分散効果が得られることから、あまり厚くし過ぎても製造コストを増加させてしまうだけになる。
【００８１】
従って、ＩＴＯ膜の膜厚は２００nmから５００nmの範囲にあることが好ましく、より好ましくは２００nmから４００ｍ程度であると言える。
【００８２】
第７に、電流ブロック層の形成後の熱処理工程は、酸素濃度が１％未満の不活性ガス雰囲気中、若しくは真空中であることが望ましい。
【００８３】
詳しい条件については、本発明の実施例１、実施例２に記載したが、理由としては、酸素濃度の低い雰囲気中による熱処理を意図的に選択することで、発光ダイオード用エピタキシャルウェハに備えられたコンタクト層の酸化現象を未然に防止することが出来るからである。該コンタクト層は約１nm〜５０nmの範囲にある極薄膜である為、酸素を含む雰囲気中における高温の熱処理を施すと、当該コンタクト層が酸化してしまうことがある。すると、ＩＴＯ膜とコンタクト層との間にかかるトンネル電圧が上昇してしまい、高動作電圧の発光ダイオードとなってしまうからである。
【００８４】
＜変形例１＞
本発明における実施例では、ＡｌＧａＩｎＰ系発光ダイオードを挙げて詳しく説明したが、本発明の意図するフォトレジストを用いた電流ブロック層は、他にも例えばＡｌＧａＡｓ系発光ダイオードや、ＩｎＧａＡｓＰ系長波長発光ダイオードにも適用可能である。
【００８５】
＜変形例２＞
本発明における実施例では、発光部をｎ型クラッド層４、活性層５、ｐ型クラッド層６によって構成したが、例えば、導電型決定不純物の拡散を抑止する為の半導体層（拡散抑止層）を活性層の上下、若しくは上側か下側の一方に設けたとしても、該拡散抑止層はアンドープであるか、若しくは低濃度の半導体層であり、いずれにしろ電流ブロック層によって狭窄された電流が廻り込み、電流狭窄効果がもたらす発光輝度の向上を阻害するようなことは殆どあり得ない。
【００８６】
また、本発明の意図する所は、半導体層の表面にフォトレジスト膜からなる電流ブロック層を設け、更に電流の広がりをＩＴＯ膜によって行うことから、上記の拡散抑止層の有無に関わりなく本発明が適用可能である。
【００８７】
＜変形例３＞
本発明における実施例では、ＧａＡｓ基板１上に発光ダイオード構造を形成し、それに電流ブロック層１１、ＩＴＯ膜からなる透明導電膜８を順次形成することで発光ダイオードを得たが、その他にも例えば、基板がＧｅである場合や、または実施例のように一度ＧａＡｓ基板の上に発光ダイオード構造を形成し、その後、種々のウェハ融着技術を用いて、当初形成した発光ダイオード構造を生かし、異種基板に貼り付けられた状態での発光ダイオードにおいても、本発明に示したフォトレジスト膜による電流ブロック層とＩＴＯ膜からなる電流狭窄型の発光ダイオードは、基板の材料に関わらず適用可能であり、本発明の意図する効果を得ることができる。
【００８８】
＜変形例４＞
本発明における実施例では、活性層をクラッド層で挟み込んだ単純なダブルヘテロ構造としたが、他にも例えば活性層が量子井戸構造であっても、本発明の意図する効果を得ることができる。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施例１、実施例２及び比較例にかかるＡｌＧａＩｎＰ系赤色発光ダイオードの断面図である。
【符号の説明】
【００９０】
１  基板
２  バッファ層
３  ブラッグ反射層
４  ｎ型クラッド層
５  活性層
６  ｐ型クラッド層
７  コンタクト層
８  透明導電膜
９  表面電極
１０  裏面電極
１１  電流ブロック層
【図１】
2005235802.tif 000003