(57)【要約】【課題】  クロック信号と各信号の伝搬遅延による位相差があっても受信側で安定して受信するデータ転送装置を提供する。【解決手段】  クロック信号TXCLKと、クロック信号TXCLKに同期した送信信号（例えば信号TXDATA）とをＡＴＭデバイス２１からＰＨＹデバイス２２に転送する装置である。ＡＴＭデバイス２１は、クロック信号TXCLKに同期した位相の異なる複数のクロック信号を生成するクロック生成部４１と、データ信号の送信タイミングを調整するための設定値を設定する設定部４５と、クロック生成部４１から出力される複数のクロック信号から一つの信号を設定値にしたがって選択して選択クロック信号として出力するセレクタ回路４２と、セレクタ回路４２から出力される選択クロック信号でデータ信号をラッチしてラッチされたデータ信号をＰＨＹデバイス２２に対し出力するリタイミング回路４３と、を備える。【選択図】  図１
2005275777.tif 000002
【特許請求の範囲】
【請求項１】
送信部と受信部とを備え、クロック信号と、前記クロック信号に同期したデータ信号とを前記送信部から前記受信部に転送するデータ転送装置において、
前記送信部は、
前記クロック信号に同期した位相の異なる複数のクロック信号を生成するクロック生成部と、
前記データ信号の送信タイミングを調整するための設定値を設定する設定部と、
前記クロック生成部から出力される前記複数のクロック信号から一つの信号を前記設定値にしたがって選択して選択クロック信号として出力するクロック信号選択部と、
前記クロック信号選択部から出力される前記選択クロック信号で前記データ信号をラッチしてラッチされたデータ信号を前記受信部に対し出力するタイミング調整部と、
を備えることを特徴とするデータ転送装置。
【請求項２】
前記クロック生成部は、
前記クロック信号に同期したＮ倍の周波数のシフトクロック信号を生成するクロック発生回路と、
前記クロック信号を入力して前記シフトクロック信号でシフトして前記位相の異なる複数のクロック信号を出力するシフトレジスタ回路と、
を備えることを特徴とする請求項１記載のデータ転送装置。
【請求項３】
前記データ信号は複数存在し、前記クロック信号選択部は、それぞれのデータ信号に対し、前記複数のクロック信号から一つの信号を前記設定値にしたがってそれぞれ選択することを特徴とする請求項１記載のデータ転送装置。
【請求項４】
前記受信部は、複数個存在し、複数個の前記受信部は、前記送信部から送られる前記クロック信号と、前記データ信号とを受信することを特徴とする請求項１記載のデータ転送装置。
【請求項５】
前記送信部と前記受信部とは、ＵＴＯＰＩＡ(Universal Test & Operation PHY Interface for ATM)レベル２バスインタフェースの規格にしたがって接続されることを特徴とする請求項１記載のデータ転送装置。
【請求項６】
前記送信部は、第１の基板を含み、前記受信部は、第２の基板を含み、前記第１の基板と前記第２の基板とがバックプレーンを介して接続されることを特徴とする請求項１、４、５のいずれか一に記載のデータ転送装置。
【請求項７】
前記第１の基板は、ＡＴＭ（Asynchronous Transfer Mode）レイヤにて機能する第１の回路を搭載し、前記第２の基板は、物理レイヤにて機能する第２の回路を搭載し、前記バックプレーン内の配線を介して前記第１の回路と前記第２の回路とが接続されることを特徴とする請求項６記載のデータ転送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送装置に関し、特にＡＴＭ（Asynchronous Transfer Mode）レイヤと物理レイヤとの間でデータ転送を行うデータ転送装置に関する。
【背景技術】
【０００２】
現在、ネットワークを構成する様々な装置にてＡＴＭが利用されており、今後の通信サービスの多様化、高速化、高容量化に向けて、さらなる利用性の向上が求められている。
【０００３】
ＡＴＭの実装には各種の規格が定められているが、その一つにＡＴＭフォーラムにおいて規定され標準化されたＵＴＯＰＩＡ(Universal Test & Operation PHY Interface for ATM)レベル２バスインタフェース（「ＵＴＯＰＩＡレベル２」という）と呼ばれる、ＡＴＭレイヤと物理レイヤとの間のインタフェースがある。図７は、ＡＴＭ伝送装置のＵＴＯＰＩＡレベル２に係る構成を表すブロック図の例である。図７において、ＡＴＭ伝送装置は、ＡＴＭレイヤにて機能するＡＴＭレイヤデバイス（「ＡＴＭデバイス」という）を搭載したＡＴＭカード１０１と、物理レイヤ（ＰＨＹレイヤ）にて機能する物理レイヤデバイス（「ＰＨＹデバイス」という）を搭載した複数のＰＨＹカード１０２とが、バックプレーン１０３を介して、ＵＴＯＰＩＡレベル２バスインタフェース１０４でマルチ接続されている。このように接続されたＡＴＭカード１０１とＰＨＹカード１０２との間でデータ転送が行われる。
【０００４】
このＡＴＭカード１０１とＰＨＹカード１０２とについてさらに詳しく説明する。図８は、ＡＴＭカード１０１とＰＨＹカード１０２とのデータ転送に係る回路ブロック図である。ＡＴＭカード１０１内のＡＴＭデバイス２０１から出力される信号RXADDR、信号TXADDR（信号３０３）、信号TXEnb（信号３０５）、信号TXDATA（信号３０２）、信号TxSOC（信号３０６）が、それぞれバッファ回路２０３ｂ、バックプレーン１０３、ＰＨＹカード１０２内のバッファ回路２０３ｅを介してＰＨＹカード１０２内のＰＨＹデバイス２０２に入力される。また、ＡＴＭカード１０１内のＡＴＭデバイス２０１から出力されるクロック信号TXCLK（信号３０１）、クロック信号RXCLKが、それぞれバッファ回路２０３ｃ、バックプレーン１０３、ＰＨＹカード１０２内のバッファ回路２０３ｆを介してＰＨＹカード１０２内のＰＨＹデバイス２０２に入力される。一方、ＰＨＹカード１０２内のＰＨＹデバイス２０２から出力される信号RXDATA、信号RXClav、信号TxClav（ＡＴＭデバイス２０１に入力される信号３０４に相当）が、それぞれバッファ回路２０３ｄ、バックプレーン１０３、ＡＴＭカード１０１内のバッファ回路２０３ａを介してＡＴＭカード１０１内のＡＴＭデバイス２０１に入力される。
【０００５】
次に、主要な信号について説明する。図９は、クロック信号TXCLK（信号３０１）、信号TXADDR（信号３０３）、信号TxClav（信号３０４）、信号TXEnb（信号３０５）、信号TXDATA（信号３０２）、信号TxSOC（信号３０６）のタイミングチャートを示す図である。
【０００６】
クロック信号TXCLKは、ＡＴＭカード１０１からＰＨＹカード１０２に送信される送信クロック信号であり、ＰＨＹカード１０２は、このクロック信号TXCLKに同期して送受信動作を行なう。
【０００７】
信号TXADDR［4：0］は、セル送信先のＰＨＹカード１０２を選択する５ビットの送信アドレス信号で、ＡＴＭカード１０１からＰＨＹカード１０２に送信される。信号TXADDRが５ビットとも全て「１」のアドレス（すなわち“１Ｆｈ”）は、ＵＴＯＰＩＡレベル２では未使用となっているため、１つのＡＴＭカード１０１に接続可能なＰＨＹカード１０２の数の上限は、３１個（２の５乗−１＝３１）までに制限されている。
【０００８】
信号TXDATA［7：0］は、ＡＴＭカード１０１からＰＨＹカード１０２に送信するセルの送信データ信号である。
【０００９】
信号TxClavは、ＰＨＹカード１０２のセル格納バッファの状態を表す信号で、ＰＨＹカード１０２からＡＴＭカード１０１に送信される。ＰＨＹカード１０２は、ＡＴＭカード１０１からのアドレスのポーリングにあわせて、自アドレスが指定され、ＡＴＭカード１０１からセルを受信可能である時、信号TxClavを送信する。
【００１０】
信号TXEnbは、ＡＴＭカード１０１からＰＨＹカード１０２に送出され、アサートによりセル転送中であることを表す。なお、信号TXEnbは、負論理（ローアクティブ）である。
【００１１】
信号TXSOCは、送信するセルの先頭を示す信号であり、ＡＴＭカード１０１からＰＨＹカード１０２に送出される。
【００１２】
ＵＴＯＰＩＡレベル２において、以上説明した、ＡＴＭカード１０１から送信される各信号は、図９に示すようなタイミングチャートに従ってクロック信号TXCLK（信号３０１）の立上がりに同期して送信される。
【００１３】
ＡＴＭ伝送装置は、以上の説明のように構成され、ＡＴＭカード１０１とＰＨＹカード１０２との間で信号の同期伝送がなされる。
【００１４】
ところで、一般にデータ伝送においては、受信側で安定的にデータ受信を行うためにセットアップ時間およびホールド時間のマージンが大きいことが望まれ、同期伝送を行う伝送装置等においてセットアップ時間およびホールド時間のマージンを大きくとるための技術が知られている。例えば、特許文献１には、クロック信号を出力するとともに、そのクロック信号に同期してシリアルデータを出力する送信ＩＣと、送信ＩＣから出力されたクロック信号に同期してシリアルデータを受信する受信ＩＣとを備えたデータ転送装置において、受信ＩＣはシリアルデータを受信する際、そのシリアルデータとクロック信号の位相を調整する装置が開示され、送信ＩＣがシリアルデータ又はクロック信号を遅延させる位相調整回路を備えることが記載されている。
【００１５】
また、特許文献２には、マスターデバイスとスレーブデバイスとの間でデータを伝送する際のセットアップ時間及びホールド時間のマージンが大きいデータ伝送システムが開示されている。このシステムでは、マスタデバイスと、ｎ（ｎは２以上の自然数）個のスレーブデバイスと、データバスと、タイミング基準信号伝送バスとを備えている。また、マスタデバイスは、マスタ側クロック信号を生成するマスタ側クロック信号生成部と、マスタ側クロック信号に応答して伝送データ信号を出力する出力部と、マスタ側クロック信号に応答してタイミング基準信号を生成するタイミング基準信号生成部とを含んでいる。さらに、ｎ個のスレーブデバイスのそれぞれは、スレーブ側クロック信号を生成するスレーブ側クロック信号生成部と、スレーブ側クロック信号に応答して、データバスを介して伝送される伝送データ信号をサンプリングする入力部と、タイミング基準信号伝送バスを介して伝送されるタイミング基準信号とスレーブ側クロック信号とに基づいて位相調整指示信号を出力する位相比較回路と、スレーブ側クロック信号の位相を制御する位相調整回路とを含んでいる。ｎ個のスレーブデバイスにおける位相比較回路は、それぞれ、タイミング基準信号伝送バスを介して時分割に伝送されるタイミング基準信号に応答してそれぞれ位相調整指示信号を出力し、ｎ個のスレーブデバイスにおける位相調整回路は、それぞれ、位相調整指示信号に基づいて位相を調整する。
【００１６】
【特許文献１】特開２００３−８５６０号公報  （図３、図４）
【特許文献２】特開２００２−２３２４０４号公報  （図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図８に示したＡＴＭカード１０１とＰＨＹカード１０２とのデータ転送におけるタイミングチャートについてさらに詳しく説明する。例として、図９に示すようなタイミングチャートの信号TXADDRのデータ「Ｎ−１」の部分についてに説明する。ＡＴＭカード１０１からクロック信号TXCLKの４番目の立上がりのタイミングＰ４で送信されたデータ「Ｎ−１」は、クロック信号TXCLKの５番目の立上がりのタイミングＰ５に同期してＰＨＹカード１０２において受信される。この時、送信側におけるクロック信号TXCLKのタイミングＰ５に対するセットアップタイムは、ｔｓとなり、ホールドタイムは、ｔｈとなる。
【００１８】
この時、セットアップタイムｔｓが、受信タイミングであるクロック信号TXCLKの立上がりの点Ｐ５に対してマージンが多いのに対し、ホールドタイムｔｈは、マージンが少ない。
【００１９】
クロック信号TXCLKと各送信信号は、ＰＨＹデバイス２０２で受信されるまでに伝搬による遅延を受ける。それぞれの送信信号が受ける遅延は、ＡＴＭデバイス２０１とＰＨＹデバイス２０２間のパターン長や挿入されるデバイス等の遅延により個々に異なる。この時、クロック信号TXCLKよりも各送信信号が大きな遅延を受ける場合は、ホールドタイムのマージンを多くして、受信側のタイミングを満たすことが出来るが、クロック信号TXCLKよりも各送信信号の遅延が小さい場合は、ホールドタイムのマージンが少なくなり、受信側のタイミングを満たすことが難しい。
【００２０】
次に、この様子を図１０に示すデータ転送のタイミングチャートにおいて説明する。
【００２１】
ＡＴＭデバイス２０１から送信された信号TXDATA（信号３０２）のデータ「Ｈ１」は、ＰＨＹデバイス２０２にてクロック信号TXCLK（信号３０１）の「１」の立ち上がりＰ１で受信される。しかし、クロック信号TXCLK（信号３０１）と信号TXDATA（信号３０２）は、ＰＨＹカード１０２にて受信されるまでに、ＡＴＭカード１０１、バックプレーン１０３、ＰＨＹカード１０２等によって遅延を受ける。それぞれが受ける遅延は、挿入されたバッファ回路の遅延の差や、バックプレーン１０３のパターン長などにより異なるため、ＰＨＹデバイス２０２にて受信される際の両者のタイミングには位相差が生じる。
【００２２】
クロック信号TXCLK遅延（最小）は、挿入されたバッファ回路での遅延が小さく、バックプレーン１０３の配線が短い場合を示し、これを遅延の最小（遅延時間ｔｃ１）とする。またクロック信号TXCLK遅延（最大）は、バッファ回路の遅延が大きく、バックプレーン１０３の配線が長い場合を示し、これを遅延の最大（遅延時間ｔｃ２）とする。同様に、信号TXDATA（信号３０２）についても、遅延の最小（遅延時間ｔｄ１）の場合を信号TXDATA遅延（最小）に、遅延の最大（遅延時間ｔｄ２）の場合を信号TXDATA遅延（最大）に示す。
【００２３】
ここで、クロック信号TXCLKが信号TXDATAよりも大きな遅延を受け、クロック信号TXCLK（信号３０１）の遅延が最大ｔｃ２となり、信号TXDATA（信号３０２）の遅延が最小ｔｄ１となる場合が生じたとする。この時、ＰＨＹデバイス２０２に受信されるクロック信号TXCLK（信号３０７）と信号TXDATA（信号３０８）は、送信側と比較して位相差ｔｓ２を持つこととなる。この位相差ｔｓ２により、ＰＨＹデバイス２０２は、クロック信号TXCLK（信号３０７）の１番目の立上がりのタイミングＰ１ａにて、信号TXDATA（信号３０８）のデータ「Ｈ１」を受信することができず、データ「Ｈ２」を受信してしまうため、ＡＴＭカード１０１とＰＨＹカード１０２との間でＡＴＭセルの同期が取れず、通信が成り立たなくなってしまう。
【００２４】
上記に限らず、クロック信号TXCLKがクロック信号TXCLKに同期する他の送信信号よりも大きな遅延を受けた場合、遅延による位相差が受信側でホールドタイムを減少するように作用するため、同様に通信が成り立たなくなる虞がある。
【００２５】
このため、図７のように、バックプレーンやＩ／Ｆデバイスを介してＵＴＯＰＩＡレベル２を利用するためには、クロック信号TXCLKと各信号の伝搬遅延に配慮した設計を必要とし、マルチ接続するＰＨＹデバイスの数やパターン長等を制限する必要があった。
【００２６】
したがって、マルチ接続されるＰＨＹデバイス側には変更を加えることなく、ＡＴＭデバイス側にのみ簡単な回路を付加することで、クロック信号TXCLKと各信号の伝搬遅延による位相差があってもＰＨＹデバイス側で安定して受信することのできるＡＴＭ伝送装置の実現が望まれていた。
【００２７】
一方、特許文献１では、送信ＩＣがシリアルデータ又はクロック信号を遅延させる位相調整回路を備えることが記載されており、さらに、送信ＩＣの位相調整回路による遅延時間を変更しながら、送信ＩＣから送信される既知のシリアルデータを上記受信ＩＣが受信して、そのシリアルデータの正誤判定を実施し、上記送信ＩＣが当該判定結果を考慮して当該遅延時間を決定することが記載されている。すなわち、受信ＩＣが受信して、受信側のＣＰＵがシリアルデータの正誤判定を実施し、送信側で当該判定結果を考慮してシリアルデータ又はクロック信号の位相調整量を切替レジスタを書き換えることで遅延時間を決定している。特許文献１では、遅延時間の決定の処理がソフトウェアに依存しており、受信側での演算処理が必要であり、回路構成が複雑である。また、受信側が１個に限定されてしまい、マルチ接続をすることができない。
【００２８】
また、特許文献２では、スレーブデバイスは、ｎ個であることが記載されており、マルチ接続が可能である。しかしながら、スレーブデバイスには位相比較回路やスレーブ側クロック信号の位相を制御する位相調整回路が含まれ回路構成がきわめて複雑である。
【００２９】
本発明の目的は、クロック信号TXCLKと各信号の伝搬遅延による位相差があってもＰＨＹデバイス側で安定して受信することのできる、回路構成の簡単なデータ転送装置を提供することにある。
【課題を解決するための手段】
【００３０】
前記目的を達成するために、本発明に係るデータ転送装置は、第１のアスペクトによれば、送信部と受信部とを備え、クロック信号と、クロック信号に同期したデータ信号とを送信部から受信部に転送するデータ転送装置である。送信部は、クロック信号に同期した位相の異なる複数のクロック信号を生成するクロック生成部と、データ信号の送信タイミングを調整するための設定値を設定する設定部と、クロック生成部から出力される複数のクロック信号から一つの信号を設定値にしたがって選択して選択クロック信号として出力するクロック信号選択部と、クロック信号選択部から出力される選択クロック信号でデータ信号をラッチしてラッチされたデータ信号を受信部に対し出力するタイミング調整部と、を備える。
【００３１】
本発明において、クロック生成部は、クロック信号に同期したＮ倍の周波数のシフトクロック信号を生成するクロック発生回路と、クロック信号を入力してシフトクロック信号でシフトして位相の異なる複数のクロック信号を出力するシフトレジスタ回路と、を備えるようにしてもよい。
【００３２】
また、本発明において、データ信号は複数存在し、クロック信号選択部は、それぞれのデータ信号に対し、複数のクロック信号から一つの信号を設定値にしたがってそれぞれ選択するようにしてもよい。
【００３３】
さらに、本発明において、受信部は、複数個存在し、複数個の受信部は、送信部から送られるクロック信号と、データ信号とを受信するようにしてもよい。
【００３４】
また、本発明において、送信部と受信部とは、ＵＴＯＰＩＡ(Universal Test & Operation PHY Interface for ATM)レベル２バスインタフェースの規格にしたがって接続されてもよい。
【００３５】
さらに、本発明において、送信部は、第１の基板を含み、受信部は、第２の基板を含み、第１の基板と第２の基板とがバックプレーンを介して接続されてもよい。
【００３６】
また、本発明において、第１の基板は、ＡＴＭ（Asynchronous Transfer Mode）レイヤにて機能する第１の回路を搭載し、第２の基板は、物理レイヤにて機能する第２の回路を搭載し、バックプレーン内の配線を介して第１の回路と第２の回路とが接続されてもよい。
【発明の効果】
【００３７】
本発明によれば、ＡＴＭデバイスの送信信号について、ＡＴＭデバイス側にのみ簡単な回路を付加してクロック信号に対して位相差をもつクロック信号によってリタイミングを行い、受信側のホールドタイムを確保することができる。したがって、従来において必要とした伝搬遅延への配慮や設計上の制限を減少し、ＰＨＹデバイスの接続数の増加やバックプレーンのパターン長の延長など柔軟性に富んだ装置構成が可能となる。
【００３８】
また、位相の異なる複数のクロック信号を用意して、設定により変更する機能を持たせ、送信信号毎の異なる伝搬遅延に対して適切なタイミングでのデータ転送を行うことができるので、特定の信号のみへの配線パターンの延長やＩ／Ｆデバイスの追加が可能である。
【発明を実施するための最良の形態】
【００３９】
本発明の実施形態に係るデータ転送装置は、ＡＴＭデバイス（図１の２１）と複数のＰＨＹデバイス（図１の２２）とを備え、クロック信号（図１の信号TXCLK）と、クロック信号（図１の信号TXCLK）に同期した送信信号（例えば図１の信号RXADDR、信号TXADDR、信号TXEnb、信号TXDATA、信号TxSOC）とをＡＴＭデバイス（図１の２１）からＰＨＹデバイス（図１の２２）に転送する装置である。ＡＴＭデバイスは、クロック生成部（図１の４１）と、設定部（図１の４５）と、クロック信号選択部（図１の４２）と、タイミング調整部（図１の４３）と、を備える。
【００４０】
クロック生成部は、クロック信号TXCLKに同期した位相の異なる複数のクロック信号を生成し、クロック信号選択部に出力する。
【００４１】
設定部は、データ信号の送信タイミングを調整するための設定値を設定する。
【００４２】
クロック信号選択部は、クロック生成部から出力される複数のクロック信号から一つの信号を、設定部で設定された設定値にしたがって選択して選択クロック信号としてタイミング調整部に出力する。
【００４３】
タイミング調整部は、クロック信号選択部から出力される選択クロック信号でデータ信号をラッチしてラッチされたデータ信号をＡＴＭデバイスからＰＨＹデバイスに対し送信する。
【００４４】
以上のように構成されるデータ転送装置は、クロック信号TXCLKが送信信号よりも大きな遅延を受ける場合においても、伝搬遅延によるＰＨＹデバイスにおけるホールドタイムの減少を許容して、セルを正常に転送することを可能とする。
【実施例１】
【００４５】
次により詳しく実施例に基づきデータ転送装置を説明する。図１は、本発明の第１の実施例に係るデータ転送装置のブロック構成図である。図１において、データ転送装置は、ＡＴＭカード１１と、複数のＰＨＹカード１２と、バックプレーン１３とを備え、ＡＴＭカード１１と、複数のＰＨＹカード１２とは、バックプレーン１３を介してマルチ接続されている。なお、図１では、ＰＨＹカード１２が１枚である例を示している。
【００４６】
ＡＴＭカード１１は、ＡＴＭレイヤにて動作するＡＴＭデバイス２１、クロック生成部４１、セレクタ回路４２、リタイミング回路４３、バッファ回路４４ａ、４４ｂ、４４ｃ、設定部４５を備える。ＰＨＹカード１２は、ＰＨＹレイヤにて動作するＰＨＹデバイス２２、バッファ回路４４ｄ、４４ｅ、４４ｆを備える。
【００４７】
ＡＴＭデバイス２１とＰＨＹデバイス２２とは、ＵＴＯＰＩＡレベル２のＩ／Ｆを有し、ＡＴＭカード１１とＰＨＹカード１２間のデータ転送を行なう。まず、ＡＴＭカード１１内の構成について説明する。
【００４８】
クロック生成部４１は、リタイミング回路４３で信号をリタイミングする際の基準となるクロック信号を生成するもので、クロック生成部４１の構成を図２に示す。図２において、クロック生成部４１は、水晶発振回路５１、１／８分周器５２、シフトレジスタ５３を備える。水晶発振回路５１の出力信号５４は、１／８分周器５２に入力され、１／８に分周され、分周された信号５５は、シフトされる信号としてシフトレジスタ５３に入力される。一方、出力信号５４は、シフトクロックとしてシフトレジスタ５３に入力される。シフトレジスタ５３の各段の出力Ｑ０〜Ｑ７からは、それぞれ位相が異なる信号SFTCLK0〜SFTCLK7が出力される。なお、信号SFTCLK0は、クロック信号TXCLKに相当する。クロック生成部４１によって、ＵＴＯＰＩＡレベル２の送信用のクロック信号TXCLKと、クロック信号TXCLKに対し位相差を持つ複数の信号SFTCLK0〜SFTCLK7が生成される。
【００４９】
セレクタ回路４２は、設定部４５で設定される設定値に応じて、複数の信号SFTCLK0〜SFTCLK7から所定の信号を選択し、選択した信号３３をリタイミング回路４３に供給する。
【００５０】
リタイミング回路４３は、ＡＴＭデバイス２１が出力する信号RXADDR、信号TXADDR、信号TXEnb、信号TXDATA（信号３２）、信号TxSOCを入力し信号３３の立ち上りでラッチしてリタイミングを行い、バッファ回路４４ｂに出力する。
【００５１】
バッファ回路４４ｂは、リタイミング回路４３から信号を入力し、バックプレーン１３を介してバッファ回路４４ｅに供給する。また、バッファ回路４４ｃは、ＡＴＭデバイス２１が出力する信号TXCLK、信号RXCLKを入力して、バックプレーン１３を介して、バッファ回路４４ｆに供給する。一方、バッファ回路４４ａは、バッファ回路４４ｄから送られる信号をバックプレーン１３を介して入力し、ＡＴＭデバイス２１に信号RXDATA、信号RXClav、信号TxClavとして供給する。
【００５２】
次に、ＰＨＹカード１２内の構成について説明する。バッファ回路４４ｅは、バッファ回路４４ｂから送られる信号を入力して、信号RXADDR、信号TXADDR、信号TXEnb、信号TXDATA、信号TxSOCとしてＰＨＹデバイス２２に供給する。また、バッファ回路４４ｆは、バッファ回路４４ｃから送られる信号を入力して、信号TXCLK、信号RXCLKとしてＰＨＹデバイス２２に供給する。一方、バッファ回路４４ｄは、ＰＨＹデバイス２２が出力する信号RXDATA、信号RXClav、信号TxClavを入力して、バックプレーン１３を介してバッファ回路４４ａに供給する。
【００５３】
次にデータ転送装置の動作について説明を行う。クロック生成部４１は、水晶発振回路５１で基準となるクロック信号５４を生成し、１／８分周器５２にてクロック信号５４を分周比（ここでは１／８）に基づき分周する。分周されたクロック信号５５は、シフトレジスタ５３に供給され、分周前の基準クロック信号５４に同期してシフトされる。これによって、クロック信号５５の１／８周期ずつ位相のシフトしたクロック信号TXCLK、SFTCLK1〜SFTCLK7が生成される。シフトレジスタ５３の１段目Ｑ０の出力信号は、クロック信号TXCLKとしてＡＴＭデバイス２１に供給され、２段目以降のシフトレジスタ５３の出力信号は、リタイミングに使用するためのクロック信号SFTCLK1〜SFTCLK7としてセレクタ回路４２に供給される。なお、セレクタ回路４２において、この分周比とシフトクロックの段数を変更することで、クロック信号SFTCLKの位相差と生成数をより細かくすることも可能である。
【００５４】
セレクタ回路４２は、クロック生成部４１から入力した複数のクロック信号SFTCLK1〜SFTCLK7から、設定部４５において設定された所定の値に基づいて所定のクロック信号SFTCLKを選択し、リタイミング回路４３へと供給する。なお、設定部４５における設定値は、外部から設定されるようにしてもよい。
【００５５】
リタイミング回路４３は、ＡＴＭデバイス２１から出力される信号RXADDR、信号TXADDR、信号TXEnb、信号TXDATA（信号３２）、信号TxSOCを信号３３の立ち上がりにてリタイミングし、信号３１（信号TXCLK）に対して信号３３相当の位相差分の遅延を持たせてＰＨＹデバイス２２へと出力する。本実施例の場合、８つのクロック信号SFTCLKを利用して、１／８周期ずつ送信信号のタイミングを変更することが可能である。信号TXCLKに対して１／８周期ずつシフトした信号が出力される様子を図３に示す。
【００５６】
このように、設定部４５にて伝搬遅延に合わせた適切なクロック信号SFTCLKを選択するように設定し、クロック信号TXCLKに対する送信信号の位相差を調整することで、伝搬遅延の異なる装置構成に適用することを可能としている。
【００５７】
次に、本発明の第１の実施例における各信号のタイミングチャートを図４に示す。
【００５８】
ＡＴＭデバイス２１から送信される送信信号は、信号TXDATA（信号３２）に示すようにクロック信号TXCLK（信号３１）の立上がりに同期して送信される。この時のホールドタイムτｈ１は、受信タイミングに対してマージンが少ない。
【００５９】
各送信信号である信号TXDATA（信号３２）、信号TXADDR、信号TXEnb、信号TxSOCは、ＡＴＭデバイス２１からの出力後、リタイミング回路４３にてクロック信号SFTCLK（信号３３）に同期してリタイミングされ、信号TXDATA(信号３４)、信号TXADDR（信号３５）、信号TXEnb（信号３７）、信号TxSOC（信号３８）に示すタイミングとなる。なお、図４において、クロック信号SFTCLK（信号３３）は、クロック信号TXCLK（信号３１）に対して２分の１周期の位相差としている。ＡＴＭカード１１からＰＨＹカード１２へは、リタイミング後の送信信号とＡＴＭデバイス２１からのクロック信号TXCLK（信号３１）とが供給されるため、送信信号は、クロック信号TXCLK（信号３１）に対してクロック信号SFTCLK（信号３３）の位相差分のホールドタイムτｈ２を得ることとなる。
【００６０】
次に、クロック信号TXCLK（信号３１）と信号TXDATA（信号３２）を例として遅延によるタイミングの変化について説明する。図５は、クロック信号TXCLKと信号TXDATAのタイミングの変化を示す図である。
【００６１】
図５において、ＡＴＭデバイス２１から出力されたクロック信号TXCLK（信号３１）と、リタイミング後の信号TXDATA（信号３４）とは、ＰＨＹデバイス２２で受信されるまでに、ＡＴＭカード１１、バックプレーン１３、ＰＨＹカード１２等によって遅延を受ける。信号TXCLK（信号３１）と信号TXDATA（信号３２）とが受ける遅延は、個々に挿入されるＩ／Ｆデバイスにおける遅延の差や、バックプレーンのパターン長などにより異なり、その位相差がＰＨＹデバイス２２における受信タイミングに影響する。
【００６２】
ここで、クロック信号TXCLKの遅延が最大τ１で、TXDATAの遅延が最小τ２となる場合を想定する。ＰＨＹデバイス２２で受信されるクロック信号TXCLK（信号６１）と信号TXDATA（信号６２）とは、遅延により送信側のクロック信号TXCLK（信号３１）、信号TXDATA（信号３４）に比べてホールドタイムの減少を受ける。しかし、送信信号のリタイミングにより減少以上のホールドタイムを得ているため、TXDATA（信号３４）のデータ「Ｈ１」を正規のタイミングＱ１ａにて受信することが可能である。
【００６３】
リタイミングがなされない場合では、遅延を受けて信号TXCLK（信号３１）が信号TXDATA（信号３２）よりも遅れた場合、受信側のホールドタイムを満たすことが出来ず、正常にセルを転送できない。
【００６４】
しかし、本実施例では、リタイミングにより受信のホールドタイムを確保しているため、ホールドタイムの範囲内においては、遅延を受けてクロック信号TXCLK（信号３１）が信号TXDATA（信号３２）よりも遅れた場合にも、受信側のタイミングを満たし、セルを転送することが出来る。また、設定部４５により、所定のホールドタイムを信号TXDATA（信号３２）等の送信信号に持たせることが可能であるため、伝搬遅延の異なる様々な構成に対応することが出来る。
【実施例２】
【００６５】
図６は、本発明の第２の実施例に係るデータ転送装置のブロック構成図である。図６において、図１と同一の符号は、同一物を表す。図６において、セレクタ回路９２は、設定部４５で設定される設定値に応じて、クロック生成部４１が出力する複数の信号SFTCLK1〜SFTCLK7から所定の信号をそれぞれ選択し、選択したそれぞれの信号９３〜９７をリタイミング回路９１に供給する。
【００６６】
リタイミング回路９１は、ＡＴＭデバイス２１が出力する信号RXADDR、信号TXADDR、信号TXEnb、信号TXDATA、信号TxSOCを入力し、それぞれ信号９３〜９７でリタイミングを行ってバッファ回路４４ｂに出力する。
【００６７】
第１の実施例では、リタイミング回路４３に供給されるクロック信号SFTCLKは、一つであるため、各送信信号は、送信クロックに対し同量の遅延量を得て、ＰＨＹデバイス２２へと送信される。このため、送信側で得るホールドタイムは、各送信信号で共通である。
【００６８】
これに対して、第２の実施例では、セレクタ回路９２から送信信号毎に異なる信号SFTCLKを供給する構成として、リタイミング回路９１によって送信信号毎のリタイミングを可能としている。セレクタ回路９２から供給される信号９３〜９７は、設定部４５にて個別に設定することで、送信信号毎に所定のホールドタイムを持たせることが可能となる。
【００６９】
このため、送信信号毎に伝搬遅延が異なる場合に対して、それぞれの送信信号に適切なホールドタイムを与えることができ、特定の信号のみへの配線パターンの延長やＩ／Ｆデバイスの追加が可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施例に係るデータ転送装置のブロック構成図である。
【図２】本発明の第１の実施例に係るクロック生成部のブロック構成図である。
【図３】信号TXCLKに対して１／８周期ずつシフトした信号が出力される様子を示す図である。
【図４】本発明の第１の実施例における各信号のタイミングチャートを示す図である。
【図５】クロック信号TXCLKと信号TXDATAのタイミングの変化を示す図である。
【図６】本発明の第２の実施例に係るデータ転送装置のブロック構成図である。
【図７】ＡＴＭ伝送装置のＵＴＯＰＩＡレベル２に係る構成を表すブロック図の例である。
【図８】従来のＡＴＭカードとＰＨＹカードとのデータ転送に係る回路ブロック図である。
【図９】従来の各信号のタイミングチャートを示す図である。
【図１０】従来のデータ転送のタイミングチャートを説明する図である。
【符号の説明】
【００７１】
１１  ＡＴＭカード
１２  ＰＨＹカード
１３  バックプレーン
２１  ＡＴＭデバイス
２２  ＰＨＹデバイス
３１、３２、３３、３４、３５、３６、３７、３８、５４、５５、６１、６２、９３、９４、９５、９６、９７  信号
４１  クロック生成部
４２、９２  セレクタ回路
４３、９１  リタイミング回路
４４ａ、４４ｂ、４４ｃ、４４ｄ、４４ｅ、４４ｆ  バッファ回路
４５  設定部
５１  水晶発振回路
５２  １／８分周器
５３  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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