(57)【要約】【課題】  配線層に熱的な影響を与えず、且つ接続不良を起こさずに接続層を形成することができる半導体集積回路装置の製造方法を提供する。【解決手段】  半導体層４に、表面側より、接続層８を形成する工程と、半導体層４の表面側に、トランジスタ１２を形成して、接続層８とトランジスタ１２の一方の活性層とを接続する工程と、半導体層４の表面側に、トランジスタ１２の他方の活性層に接続して、第１の配線層を形成する工程と、半導体層４の裏面側に、接続層８に接続して、第２の配線層を形成する工程とを有するようにする。【選択図】      図５
2005175306.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の表面側にトランジスタが形成され、前記半導体層の表面側に第１の配線層が形成され、前記半導体層の裏面側に第２の配線層が形成され、
前記第２の配線層が、前記半導体層内の表面側から裏面側まで形成された接続層を介して、前記トランジスタの活性層と接続されている
ことを特徴とする半導体集積回路装置。
【請求項２】
前記接続層は、前記半導体層内に他の半導体層が埋め込まれた構成であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記接続層は、不純物の拡散により形成された半導体領域であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
半導体層に、表面側より、接続層を形成する工程と、
前記半導体層の表面側に、トランジスタを形成して、前記接続層と前記トランジスタの一方の活性層とを接続する工程と、
前記半導体層の表面側に、前記トランジスタの他方の活性層に接続して、第１の配線層を形成する工程と、
前記半導体層の裏面側に、前記接続層に接続して、第２の配線層を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
支持基板上に絶縁膜を介して半導体層が積層された基板に対して、
前記半導体層に、表面側より、接続層を形成する工程と、
前記半導体層の表面側に、前記トランジスタを形成して、前記接続層と前記トランジスタの一方の活性層とを接続する工程と、
前記半導体層の表面側に、前記トランジスタの他方の活性層に接続して、第１の配線層を形成する工程と、
前記支持基板を除去する工程と、
前記半導体層の裏面側に、前記接続層に接続して、第２の配線層を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
前記接続層は、前記半導体層に、穴を形成し、前記穴内に不純物を添加した半導体層を埋め込むことにより形成することを特徴とする請求項５に記載の半導体集積回路装置の製造方法。
【請求項７】
前記接続層は、前記半導体層に、表面側よりイオン注入することにより形成することを特徴とする請求項５に記載の半導体集積回路装置の製造方法。
【請求項８】
支持基板上に絶縁膜を介して半導体層が形成された基板に対して、
前記半導体層の表面側より、前記半導体層の裏面側に、不純物領域を形成する工程と、
前記半導体層の表面側に、トランジスタを形成する工程と、
前記半導体層の表面側に、前記トランジスタの一方の活性層に接続して、第１の配線層を形成する工程と、
前記支持基板を除去する工程と、
前記半導体層の裏面側に、前記不純物領域に接続して、第２の配線層を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
前記不純物領域は、前記半導体層に、表面側よりイオン注入により形成することを特徴とする請求項８に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、素子の微細化に伴う高集積化により、トランジスタの使用ゲート数が大幅に増加し、論理回路のセル間、また、マイクロ機能のブロック間を結合する配線層のレイアウトが複雑化している。
配線層は、上記セル間またはブロック間を最短距離や等長距離で結ぶことが望ましいが、レイアウトの都合により、このように結ぶことが困難となってきている。
そこで、このような問題を解決するために、基板の表面側のみならず、基板の裏面側にも配線層を形成する方法が知られている（特許文献１参照）。
【０００３】
ここで、このような構成を有する半導体集積回路装置を、図１３を用いて説明する。
この半導体集積回路装置７０は、素子分離領域５２により分離された単結晶シリコン層７１上に、ゲート絶縁膜５３を介して所定の位置に形成されたゲート電極５４と、このゲート電極５４の両側で、単結晶シリコン層７１中に形成された活性層（ソース領域５５及びドレイン領域５６）とから構成されたトランジスタ５７が形成され、単結晶シリコン層７１の表面側及び裏面側に、トランジスタ５７に接続される配線層が、それぞれ形成されている。
なお、ゲート電極５４の側壁には側壁絶縁膜７２が形成され、ソース領域５５及びドレイン領域５６の内側にはＬＤＤ領域（５５Ａ，５６Ａ）が形成されている。また、７３はシリサイド層、７６はエッチングストッパー膜である。
【０００４】
なお、この半導体集積回路装置７０は、単結晶シリコン層７１の厚さＤと比較して、トランジスタ５７の活性層（ソース領域５５，ドレイン領域５６）が浅いため、ソース領域５５及びドレイン領域５６間に形成されたチャネル領域下のボディ領域７１１では、一部に空乏層６８が形成される。そして、裏面側に形成された配線は、接続層６４によりトランジスタ５７に接続されている。
【０００５】
表面側の配線層は、単結晶シリコン層７１の表面側に形成された層間絶縁膜６０内において、コンタクト用の配線６１を介して接続形成された１層目の配線７４と、この１層目の配線７４上に再びコンタクト用の配線６１を介して形成された２層目の配線７５とから構成されている。
なお、最上層の配線７５上にはパッシベーション膜からなる平坦化膜７７が形成され、この平坦化膜７７上に接着剤層７８を介して支持基板７９が貼り付けられている。
【０００６】
裏面側に形成された配線層は、単結晶シリコン層７１の裏面側に、埋め込み酸化膜（所謂ＢＯＸ層）８０を介して形成された層間絶縁膜６０中において、コンタクト用の配線６１を介して形成された配線８１から構成されている。
【特許文献１】特開平９−２６０６６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図１３に示す構成の半導体集積回路装置７０を製造する場合、次に示すような問題点が生じることが考えられる。
すなわち、半導体集積回路装置７０の場合、裏面側に形成された配線８１は、接続層６４により表面側に形成されたトランジスタ５７（ドレイン領域５６）に接続されている。
しかしながら、この接続層６４は、単結晶シリコン層７１の表面側にトランジスタ５７や配線（７４，７５）を形成した後、裏面側からドレイン領域５６と対応する位置にコンタクトホール６１１を形成し、このコンタクトホール６１１を通じて単結晶シリコン層７１内にイオン注入を行った後、イオン注入された領域を活性化することにより形成しているので、例えば、活性化の際の高温の熱処理によって、先に形成された、耐熱性の低い材料からなる配線（７４，７５）に熱的な影響を与えてしまう虞が生じる。
【０００８】
また、例えばマスクの位置ずれ等により、コンタクトホール６１１がドレイン領域５６に対応する位置からずれて形成された場合、接続層６４が、ドレイン領域５６と接続されなかったり、ドレイン領域５６との間で充分な接続面積が得られない構成となってしまう。このような接続不良が生じた場合、例えば装置自体の動作不良を引き起こしてしまう。
【０００９】
このような問題は、図１３に示したように、ＳＯＩ基板を元に表面側と裏面側に配線を有する半導体集積回路装置を製造した場合だけではなく、単なる基板を元に表面側と裏面側に配線を有する半導体集積回路装置を製造した場合にも生じることが考えられる。
【００１０】
上述した点に鑑み、本発明は、表面側のトランジスタと裏面側の配線層との間で接続不良のない構成の半導体集積回路装置を提供するものである。
また、本発明は、表面側の配線層に影響を与えず、且つ接続不良を起こさずに接続層を形成することができる半導体集積回路装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体集積回路装置は、半導体層の表面側にトランジスタが形成され、半導体層の表面側に第１の配線層が形成され、半導体層の裏面側に第２の配線層が形成され、第２の配線層が、半導体層の表面側から裏面側まで形成された接続層を介して、トランジスタの活性層と接続されている構成とする。
【００１２】
上述した本発明の半導体集積回路装置によれば、半導体層の表面側にトランジスタが形成され、半導体層の表面側に第１の配線層が形成され、半導体層の裏面側に第２の配線層が形成され、第２の配線層が、半導体層の表面側から裏面側まで形成された接続層を介して、トランジスタの活性層と接続されているので、表面側に形成されたトランジスタと裏面側の配線層が確実に接続された構成の半導体集積回路装置を得ることができる。
【００１３】
本発明に係る半導体集積回路装置の製造方法は、半導体層に、表面側より、接続層を形成する工程と、半導体層の表面側に、トランジスタを形成して、接続層とトランジスタの一方の活性層とを接続する工程と、半導体層の表面側に、トランジスタの他方の活性層に接続して、第１の配線層を形成する工程と、半導体層の裏面側に、接続層に接続して、第２の配線層を形成する工程とを有するようにする。
【００１４】
上述した本発明の半導体集積回路装置の製造方法によれば、半導体層に、表面側より、接続層を形成する工程と、半導体層の表面側に、トランジスタを形成して、接続層とトランジスタの一方の活性層とを接続する工程と、半導体層の表面側に、トランジスタの他方の活性層に接続して、第１の配線層を形成する工程と、半導体層の裏面側に、接続層に接続して、第２の配線層を形成する工程とを有するので、例えば、半導体層の表面側にトランジスタ及び第１の配線層を形成した後に、半導体層に、トランジスタの活性層と第２の配線層とを接続する接続層を形成する方法に比べて、第１の配線層に与える熱的な影響を抑えることが可能になる。
また、先に接続層を形成してしまう分、接続層とトランジスタの活性層との接続不良の発生を低減することが可能になる。また、例えばトランジスタの活性層との位置合わせずれ等を考慮しなくても済むので、接続層を簡易に形成することが可能である。
【００１５】
本発明に係る半導体集積回路装置の製造方法は、支持基板上に絶縁膜を介して半導体層が積層された基板に対して、半導体層に、表面側より、接続層を形成する工程と、半導体層の表面側に、トランジスタを形成して、接続層とトランジスタの一方の活性層とを接続する工程と、半導体層の表面側に、トランジスタの他方の活性層に接続して、第１の配線層を形成する工程と、支持基板を除去する工程と、半導体層の裏面側に、接続層に接続して、第２の配線層を形成する工程とを有するようにする。
【００１６】
上述した本発明の半導体集積回路装置の製造方法によれば、支持基板上に絶縁膜を介して半導体層が積層された基板に対して、半導体層に、表面側より、接続層を形成する工程と、半導体層の表面側に、トランジスタを形成して、接続層とトランジスタの一方の活性層とを接続する工程と、半導体層の表面側に、トランジスタの他方の活性層に接続して、第１の配線層を形成する工程と、支持基板を除去する工程と、半導体層の裏面側に、接続層に接続して、第２の配線層を形成する工程とを有するので、上述した実施の形態の場合と同様に、例えば、半導体層の表面側にトランジスタ及び第１の配線層を形成した後に、半導体層に、トランジスタの活性層と第２の配線層とを接続する接続層を形成する方法に比べて、第１の配線層に与える熱的な影響を抑えることが可能になる。
また、上述した実施の形態の場合と同様に、先に接続層を形成してしまう分、接続層とトランジスタの活性層との接続不良の発生を低減することが可能になる。また、例えばトランジスタの活性層との位置合わせずれ等を考慮しなくても済むので、接続層を簡易に形成することが可能である。
【００１７】
本発明に係る半導体集積回路装置の製造方法は、支持基板上に絶縁膜を介して半導体層が形成された基板に対して、半導体層の表面側より、半導体層の裏面側に、不純物領域を形成する工程と、半導体層の表面側に、トランジスタを形成する工程と、半導体層の表面側に、トランジスタの一方の活性層に接続して、第１の配線層を形成する工程と、支持基板を除去する工程と、半導体層の裏面側に、不純物領域に接続して、第２の配線層を形成する工程とを有するようにする。
【００１８】
上述した本発明の半導体集積回路装置の製造方法によれば、支持基板上に絶縁膜を介して半導体層が形成された基板に対して、半導体層の表面側より、半導体層の裏面側に、不純物領域を形成する工程と、半導体層の表面側に、トランジスタを形成する工程と、半導体層の表面側に、トランジスタの一方の活性層に接続して、第１の配線層を形成する工程と、支持基板を除去する工程と、半導体層の裏面側に、不純物領域に接続して、第２の配線層を形成する工程とを有するので、例えば、半導体層の表面側にトランジスタ及び第１の配線層を形成した後に、裏面側より、トランジスタの空乏化されていない領域の電位を固定する不純物領域を半導体層に形成するようにした方法に比べて、例えば第１の配線層に与える熱的な影響を抑えることが可能になる。
また、第１のトランジスタの閾値の変動によるドレイン電流の増大が抑制された構成の半導体集積回路装置を製造することができる。
【発明の効果】
【００１９】
本発明の半導体集積回路装置によれば、第２の配線層が、半導体層の表面側から裏面側まで形成された接続層を介して、トランジスタの活性層と接続されているので、表面側のトランジスタと裏面側の配線層とが確実に接続された構成を得ることができる。
したがって、動作不良等が発生せず接続信頼性が向上され、本来の性能を充分に発揮することができ、接続層と活性層との合わせずれが生じ難い構成の半導体集積回路装置を提供することができる。
【００２０】
また、本発明の半導体集積回路装置の製造方法によれば、半導体層に表面側より接続層を形成し、半導体層の表面側にトランジスタ及び第１の配線層を形成した後、半導体層の裏面側に第２の配線層を形成したので、表面側の配線層に影響を与えず、且つ、表面側のトランジスタとの間で接続不良等を起こさずに接続層を形成することができる。
【００２１】
また、本発明の半導体集積回路装置の製造方法によれば、支持基板上に絶縁膜を介して半導体層が積層された基板に対して、表面側より半導体層の裏面側に不純物領域を形成した後、半導体層の表面側に第１のトランジスタ及び第１の配線層を形成して、半導体層の裏面側に不純物領域に接続して第２の配線層を形成するので、表面側の配線層に影響を与えず、トランジスタの閾値電圧が変動してドレイン電流が増大することが抑えられた構成の半導体集積回路装置を製造することができる。
したがって、信頼性が確保され、且つキンク現象等の基板浮遊効果が抑制された構成の半導体集積回路装置を得ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、本発明の実施の形態を説明する。
【００２３】
先ず、本発明に係る半導体集積回路装置の製造方法を適用する、半導体集積回路装置の一実施の形態の概略構成図を、図５に示す。
この半導体集積回路装置１は、素子分離領域６により分離された単結晶シリコン層（半導体層）４上に、ゲート絶縁膜１３を介して所定の位置に形成されたゲート電極１４と、このゲート電極１４の両側で、単結晶シリコン層４中に形成された活性層（ソース領域１５及びドレイン領域１６）とから構成されたＭＯＳ型の電界効果トランジスタ（以下ＭＯＳＦＥＴと示す）１２が形成され、単結晶シリコン層４の表面側に、ＭＯＳＦＥＴ１２の一方の活性層（ソース領域１５）に接続される配線層（第１の配線層）が形成され、単結晶シリコン層４の裏面側に、ＭＯＳＦＥＴ１２の他方の活性層（ドレイン領域１６）に接続される配線層（第２の配線層）が形成されている。
なお、ゲート電極１４の側壁には側壁絶縁膜１７が形成され、ソース領域１５及びドレイン領域１６の内側にはＬＤＤ領域（１５Ａ，１６Ａ）が形成されている。また、場合によっては、その下部にハロー或いはポケットと呼ばれる領域が形成される。また、ソース領域１５及びドレイン領域１６の表面側、並びにゲート電極１４上にはシリサイド層１８が形成され、単結晶シリコン層４の全面にはエッチングストッパー膜１９が形成されている。なお、図５に示す場合は、シリサイド層１８が形成された構成を示したが、シリサイド層１８は必要に応じて取り除くこともできる。
【００２４】
表面側の配線層は、単結晶シリコン層４上に形成された層間絶縁膜２３中において、ソース領域１５と対応する位置にコンタクト用の配線２４を介して接続形成された１層目の配線２１１と、この１層目の配線２１１上に再びコンタクト用の配線２４を介して接続形成された２層目の配線２１２とから構成されている。
なお、最上層の配線２１２上にはパッシベーション膜からなる平坦化膜２５が形成され、この平坦化膜２５上に接着剤層２６を介して支持基板２７が貼り付けられている。
【００２５】
裏面側に形成された配線層は、単結晶シリコン層４の裏面側に埋め込み酸化膜（所謂ＢＯＸ層）３を介して形成された層間絶縁膜２３中において、表面側に形成されたＭＯＳＦＥＴ１２のドレイン領域１６と対応する位置に形成されたコンタクト用の配線２４と、このコンタクト用の配線２４に接続形成された１層目の配線２２１とから構成されている。
【００２６】
ここで、本実施の形態の半導体集積回路装置１の場合、単結晶シリコン層４の膜厚Ｄが厚く形成されているので（数十ｎｍ〜１００ｎｍ）、この単結晶シリコン層４中に形成されるチャネル領域下のボディ領域４１が完全に空乏化されず、部分的に空乏層２８が形成された構造となっている。したがって、単結晶シリコン層４中のドレイン領域１６と対応する位置に接続層８を形成することにより、表面側に形成されたＭＯＳＦＥＴ１２と裏面側の配線２２１とを接続するようにしている。
【００２７】
そして、本実施の形態においては、特に、裏面側に形成された配線２２１が、単結晶シリコン層４内の表面側から裏面側まで形成された接続層８を介して、表面側に形成されたＭＯＳＦＥＴ１２のドレイン領域１６と接続されている
すなわち、本実施の形態の場合では、接続層８がドレイン領域１６の内部で直接接することで、ＭＯＳＦＥＴ１２と裏面側の配線２２１が接続されている。
なお、この他にも、例えば接続層８の片側のみが、ドレイン領域１６の内部で直接接することで、ＭＯＳＦＥＴ１２と裏面側の配線２２１が接続される場合も考えられる。
【００２８】
上述した本実施の形態の半導体集積回路装置１によれば、表面側に形成されたＭＯＳＦＥＴ１２と裏面側に形成された配線２２１とを接続する接続層８が、ＭＯＳＦＥＴ１２のドレイン領域１６を貫通することにより接続されているので、接続層８とドレイン領域１６との間で確実な接続を得ることができる。また、接続層８とドレイン領域１６との間で充分な接続面積を得ることができる。
これにより、表面側のＭＯＳＦＥＴ１２と裏面側の配線２２１との間での接続不良が抑制された半導体集積回路装置を得ることができる。
【００２９】
次に、本発明の製造方法の一実施の形態として、図５に示した構成の半導体集積回路装置１を製造する方法を、図１〜図４を用いて説明する。なお、図５と対応する部分には同一符号を付している。
先ず、図１Ａに示すように、例えばシリコンからなる支持基板２上に、埋め込み酸化膜（所謂ＢＯＸ層）３を介して、単結晶シリコン層（所謂ＳＯＩ層）４が形成されたＳＯＩ基板５を用意する。
【００３０】
なお、ＳＯＩ基板５としては、例えば張り合わせ法や水素イオン注入法を用いて形成されたもの等が挙げられる。特に、例えば支持基板２上に、エピタキシャル成長により形成された単結晶シリコン層が熱酸化されることにより形成された埋め込み酸化膜３を介して、単結晶シリコン層４が形成されたＳＯＩ基板５は、埋め込み酸化膜３と単結晶シリコン層４との界面に欠陥が少なく望ましい。また、埋め込み酸化膜３や単結晶シリコン層４の膜厚は任意に設定することができる。
【００３１】
次に、ＳＯＩ基板５の単結晶シリコン層４の所定の位置に、例えばＳＴＩ（シャロートレンチ素子分離）法を用いて素子分離領域６を形成し、図１Ｂに示すように、単結晶シリコン層４中に、素子分離領域６によりそれぞれ分離された素子形成領域７を形成する。
【００３２】
そして、本実施の形態においては、特に、ＳＯＩ基板５の表面側にトランジスタ及び配線層を形成する前に、表面側に形成されるトランジスタと裏面側の配線層とを接続する接続層８を形成する。
【００３３】
すなわち、このように、ＳＯＩ基板５の表面側にトランジスタや配線層が形成される前に接続層８を形成することにより、従来のような、基板の表面側にトランジスタや配線層を形成した後に接続層を形成する場合に比べて、基板の表面側に形成された耐熱性の低い材料よりなる配線層に与える熱的な影響を防止することができる。
【００３４】
接続層８は、例えば、以下に示すようにして形成することができる。
先ず、単結晶シリコン層４をエッチングすることにより、素子形成領域７内の所定の位置にトレンチ溝やヴィアホール等の所謂穴９を形成する。ここで、単結晶シリコン層４のエッチングは埋め込み酸化膜（ＢＯＸ層）３に到達するまで行う。
この際、単結晶シリコン層４と埋め込み酸化膜３との間で高い選択比を確保することができるため、埋め込み酸化膜３に影響を与えずに、均一な深さの穴９を単結晶シリコン層４と埋め込み酸化膜３との界面まで形成することができる。また、酸化膜３がストッパーとなるので、このような点においても、埋め込み酸化膜３や支持基板２に影響を与えずに、均一な深さの穴９を単結晶シリコン層４と埋め込み酸化膜３との界面まで形成することができる。
そして、この穴９内に、ＣＶＤ法を用いて不純物がドープされた多結晶シリコン１０を堆積させる。この後、例えばＥＢ法やＣＭＰ法を用いて研磨することにより、穴９の内部以外の多結晶シリコン１０を除去する。これにより、上述したような接続層８が形成される。
なお、多結晶シリコン１０にドープする不純物としては、後述する工程で形成されるトランジスタのソース領域及びドレイン領域と同じ導電型（例えばＮ型）とする。
【００３５】
次に、従来より公知の方法にしたがい、図２Ｃに示すように、ＳＯＩ基板５の表面側にＭＯＳ型の電界効果トランジスタ（以下ＭＯＳＦＥＴと示す）１２を形成する。
具体的には、先ず、素子形成領域７上の所定の位置に、ゲート酸化膜１３を介してゲート電極１４を形成し、さらに、素子形成領域７内の所定の位置にＬＤＤ領域（１５Ａ，１６Ａ）を形成する。また、場合によっては、その下部にハロー或いはポケットと呼ばれる領域を形成する。
次に、ゲート電極１４の側壁に側壁絶縁膜１７を形成し、この側壁絶縁膜１７が形成されたゲート電極１４をマスクとして、素子形成領域７内に不純物（例えばＮ型）をイオン注入した後、不純物が注入された領域を活性化することにより、素子形成領域７中の所定の位置にソース領域１５及びドレイン領域１６を形成する。
この後、ソース領域１５及びドレイン領域１６の表面側、並びにゲート電極１４上にシリサイド層１８を形成し、ＭＯＳＦＥＴ１２を含んで全面にはエッチングストッパー膜１９を形成する。
【００３６】
ここで、イオン注入を行う際に、ドレイン領域が形成される位置に、上述したように接続層８が形成されているので、イオン注入領域が、接続層８を跨ぐように形成される。したがって、活性化した後は、接続層８がドレイン領域１６を貫通して形成された状態となる。
【００３７】
次に、図２Ｄに示すように、ＳＯＩ基板５上に表面側の配線層を形成する。
具体的には、先ず、例えばＳＯＩ基板５上の全面に層間絶縁膜２３を形成して平坦化処理を行った後、平坦化された層間絶縁膜２３のドレイン領域１６に対応する位置にコンタクト用の配線２４を形成する。そして、コンタクト用の配線２４に接続するように１層目となる配線２１１を形成する。
次に、１層目の配線２１１を含んで全面に再び層間絶縁膜２３を形成して平坦化処理を行った後、平坦化された層間絶縁膜２３の１層目の配線２１１に対応する位置に再びコンタクト用の配線２４を形成した後、コンタクト用の配線２４に接続するように２層目となる配線２１２を形成する。
尚、図２Ｃに示す場合では配線層が２層構造の場合を示したが、３層以上の場合はこのような工程が繰り返される。
この後、最表面の配線２１２上に、例えばＳｉＮ膜やＳｉＯＮ膜等からなるパッシベート膜からなる平坦化膜２５を形成する。
【００３８】
次に、後述する工程で支持基板を接着するために、平坦化膜２５上に接着材層２６を塗布する。ここで、接着材層２６としては、可能な限り耐熱性の高いものを用いることが望ましく、例えばＳＯＧ膜や有機膜等の塗布系のもの、あるいは接着シート等を用いることができる。次いで、支持基板２７を張り合わせることにより、図３Ｅに示すように、配線層上に支持基板２７が張り合わされた状態にする。
なお、ＳＯＩ基板５の表面側に支持基板２７を張り合わせるのは、後述する工程において、その支持基板２を研磨してＳＯＩ基板５を薄膜化させる際に、機械的な強度を確保するためである。
【００３９】
次に、上下を反転させることにより、図３Ｆに示すように、ＳＯＩ基板５の裏面側、すなわち支持基板２が露出された状態にする。
【００４０】
次に、支持基板２を除去して、図４Ｇに示すように、ＳＯＩ基板５の埋め込み酸化膜３が露出された状態にする。
この際、最初は機械的研磨やＣＭＰ法を用いて支持基板２を研磨し、表面が埋め込み酸化膜３の近傍に近づいた段階で、例えばウェットエッチング法に切り換えて支持基板２と埋め込み酸化膜３とのエッチングレートを確保できる条件で支持基板２をエッチングする。
このように段階的に研磨とエッチングとを切り換えることにより、埋め込み酸化膜３に影響を与えずに、埋め込み酸化膜３の表面を完全に露出した状態にすることができる。
【００４１】
次に、図４Ｈに示すように、埋め込み酸化膜３上に裏面側の配線層を形成する。
具体的には、先ず、埋め込み酸化膜３上の全面に層間絶縁膜２３を形成して平坦化処理を行った後、層間絶縁膜２３の接続層８に対応する位置にコンタクト用の配線２４を接続形成し、平坦化された層間絶縁膜２３上のコンタクト用の配線２４と接続するように配線２２１を形成する。
この際、上述したように、接続層８が単結晶シリコン層４と埋め込み酸化膜３との界面まで形成されているので、例えば、コンタクト用の配線２４を接続層８に確実に接続することができる。
尚、上述した表面側の配線層の場合と同様に、配線層が例えば３層以上の場合は、このような工程が繰り返される。
【００４２】
この後、再び上下を反転させることにより、図５に示したように、表面側と裏面側にそれぞれ配線層が形成された構成の半導体集積回路装置１を得ることができる。
【００４３】
上述した本実施の形態の半導体集積回路装置１の製造方法によれば、単結晶シリコン層４の表面側にＭＯＳＦＥＴ１２及び配線（２１１，２１２）を形成する前に、表面側より、単結晶シリコン層４に接続層８を先に形成するようにしたので、例えば、単結晶シリコン層４の表面側にＭＯＳＦＥＴ１２及び配線（２１１，２１２）を形成した後に、単結晶シリコン層４の裏面側からＭＯＳＦＥＴ１２のドレイン領域１６と対応する位置にコンタクトホールを形成し、このコンタクトホールを通じて単結晶シリコン層４内にイオン注入を行った後、イオン注入された領域を活性化して接続層８を形成する方法と比較して、単結晶シリコン層４の表面側に形成された、耐熱性の低い材料よりなる配線（２１１，２１２）に与える熱的な影響を抑制することができる。
【００４４】
また、従来のように、コンタクトホールを形成し、コンタクトホールより基板中にイオン注入を行って接続層を形成する方法と比較すると、先にＳＯＩ基板５に接続層８を形成する分、マスクの位置ずれ等による接続層８とドレイン領域１６との接続不良を低減することができる。
また、マスクの位置ずれ等を考慮しなくても済むので、簡易に接続層８を形成することができる。
【００４５】
本実施の形態においては、図１Ｂに示す工程において、単結晶シリコン層４の所定の位置に穴９を形成し、この穴９内に、ＣＶＤ法を用いて不純物がドープされた多結晶シリコンを堆積させることにより接続層８を形成したが、この工程の際、図６に示すように、例えば、表面側より、単結晶シリコン層４の所定の位置に不純物をイオン注入することにより接続層８１を形成することもできる。これ以降の工程は、図２Ｃ〜図４Ｈに示す工程と同様の工程を行うことにより、図７に示すような、表面側と裏面側にそれぞれ配線層が形成された構成の半導体集積回路装置１１１を得ることができる。
なお、不純物の注入条件は任意に設定することができる。
【００４６】
なお、接続層８となるイオン注入領域の活性化は、イオン注入に引き続いて行うこともできるが、この後の工程で形成されるＭＯＳＦＥＴ１２のソース領域１５及びドレイン領域１６の活性化の際に同時に行うこともできる。
【００４７】
上述した本実施の形態においては、本発明を、支持基板２上に埋め込み酸化膜（絶縁膜）３を介して半導体層（単結晶シリコン層）４が積層されたＳＯＩ基板５を元に、表面側と裏面側に配線層を有する半導体集積回路装置を製造する場合に適用して説明を行ったが、ＳＯＩ基板５ではなく、単なる基板を元に、表面側と裏面側に配線層を有する半導体集積回路装置を製造する場合にも、本発明を適用することができる。
【００４８】
このような場合においても、本実施の形態の場合と同様に、基板の表面側に形成された、耐熱性の低い材料よりなる配線に与える熱的な影響を抑制することができる。
また、先に基板に接続層を形成する分、マスクの位置ずれ等による接続層とドレイン領域との接続不良を低減することができる。また、マスクの位置ずれ等を考慮しなくても済むので、簡易に接続層を形成することができる。
【００４９】
次に、本発明に係る半導体集積回路装置の他の実施の形態を説明するにあたり、先ず、
本発明に係る半導体集積回路装置の製造方法を適用する、半導体集積回路装置の一形態を、図１２を用いて説明する。なお、図５と対応する部分には同一符号を付している。
この半導体集積回路装置１１は、素子分離領域６により分離された単結晶シリコン層４上に、ゲート絶縁膜１３を介して所定の位置に形成されたゲート電極１４と、このゲート電極１４の両側で、単結晶シリコン層４内に形成された活性層（ソース領域１５及びドレイン領域１６）とから構成されたＭＯＳ型の電界効果トランジスタ（以下ＭＯＳＦＥＴと示す）１２が形成され、このＭＯＳＦＥＴ１２と接続される配線層が、それぞれ単結晶シリコン層４の表面側及び裏面側に形成されている。なお、ゲート電極１４の側壁には側壁絶縁膜１７が形成され、ソース領域１５及びドレイン領域１６の内側にはＬＤＤ領域（１５Ａ，１６Ａ）が形成されている。また、場合によっては、その下部にハロー或いはポケットと呼ばれる領域が形成される。また、ソース領域１５及びドレイン領域１６の表面側、並びにゲート電極１４上にはシリサイド層１８が形成され、ＭＯＳＦＥＴ１２を含んで全面にはエッチングストッパー膜１９が形成されている。
【００５０】
表面側の配線層は、単結晶シリコン層４上に形成された層間絶縁膜２３中において、ソース領域１５と対応する位置にコンタクト用の配線２４を介して接続形成された１層目の配線２１１と、この１層目の配線２１１上に再びコンタクト用の配線２４を介して接続形成された２層目の配線２１２とから構成されている。
なお、最上層の配線２１２上には、パッシベーション膜からなる平坦化膜２５が形成され、この平坦化膜２５上に接着剤層２６を介して支持基板２７が貼り付けられている。
【００５１】
裏面側の配線層は、単結晶シリコン層４の裏面側に、埋め込み酸化膜（所謂ＢＯＸ層）３を介して形成された層間絶縁膜２３中において、後述する接触層に対応して形成されたコンタクト用の配線２４と、このコンタクト用の配線２４に接続形成された１層目の配線２２１とから構成されている。
【００５２】
そして、このような構成の半導体集積回路装置１１においては、単結晶シリコン層４の裏面側に、表面側に形成されたＭＯＳＦＥＴ１２のボディ領域４１の電位を固定する不純物領域（接触層）３０が形成されている。
具体的には、ＭＯＳＦＥＴ１２が形成されている素子形成領域７の裏面側において、単結晶シリコン層４と埋め込み酸化膜（所謂ＢＯＸ層）３との界面の所定の位置に接触層３０が形成される。そして、この接触層３０が、裏面側に形成された配線２２１と接続される。
なお、この接触層３０の形成位置は、ゲート電極１４の真下に限定されず、素子形成領域７内であれば特に限定されるものではない。
【００５３】
すなわち、ＭＯＳＦＥＴ１２のボディ領域４１の電位を固定するための接触層３０を形成することにより、裏面側の配線２２１を通じて接触層３０に与える電圧を変化させることで、ボディ領域４１の電位を固定することができる。これにより、ボディ領域４１に蓄積された正孔を引き抜くことが可能になるので、ボディ領域４１において正孔蓄積量が増大してしまう問題を解決することができる。
【００５４】
この場合、例えばボディ領域４１の電位がプラス（＋）側に上昇することを抑えて、ＭＯＳＦＥＴ１２の閾値電圧（Ｖｔｈ）が変動することによるドレイン電流の増加を抑制することができるので、例えば急激なドレイン電流の増加（キンク）が発生してしまうことを防止することができる。
【００５５】
また、この半導体集積回路装置１１においては、レイアウトが複雑化された表面側ではなく、裏面側にボディ領域４１の電位を固定する接触層３０が形成されているので、例えば表面側にボディ領域４１の電位を固定する接触層３０が形成された構成に比べて、表面側のレイアウトを簡素化することができる。
【００５６】
次に、本発明の他の実施の形態として、図１２に示した構成の半導体集積回路装置１１を製造する方法の一実施の形態を、図８〜図１１を用いて説明する。なお、図１２と対応する部分には同一符号を付して重複説明を省略する。
先ず、図８Ａに示すように、例えばシリコンからなる支持基板２上に、埋め込み酸化膜（所謂ＢＯＸ層）３を介して、単結晶シリコン層（所謂ＳＯＩ層）４が形成されたＳＯＩ基板５を用意する。
【００５７】
なお、ＳＯＩ基板５としては、例えば張り合わせ法や水素イオン注入法を用いて形成されたもの等が挙げられる。特に、例えば支持基板２上に、エピタキシャル成長により形成された単結晶シリコン層が熱酸化されて形成された埋め込み酸化膜３を介して、単結晶シリコン層４が形成されたＳＯＩ基板５は、埋め込み酸化膜３と単結晶シリコン層４との界面に欠陥が少なく望ましい。
また、埋め込み酸化膜３や単結晶シリコン層４の膜厚は任意に設定することができる。
【００５８】
次に、ＳＯＩ基板５の単結晶シリコン層４の所定の位置に、例えばＳＴＩ（シャロートレンチ素子分離）法を用いて素子分離領域６を形成し、図８Ｂに示すように、単結晶シリコン層４中に、素子分離領域６によりそれぞれ分離された素子形成領域７を形成する。
【００５９】
そして、本実施の形態においては、特に、ＳＯＩ基板５の表面側にトランジスタ及び配線層を形成する前に、トランジスタのボディ領域４１の電位を固定する接触層３０を、表面側より先に形成してしまう。
具体的には、素子分離領域６により分離された単結晶シリコン層４内の所定の位置に、イオン注入により不純物を注入し、この後、注入された領域を活性化することにより低抵抗化された接触層３０を形成する。
なお、注入される不純物としては、単結晶シリコン層４と同じ導電型（例えばＮ型）にすることが望ましい。
【００６０】
すなわち、このように、ＳＯＩ基板５の表面側にトランジスタや配線層が形成される前に先に接触層３０を形成することにより、例えば、基板の表面側に形成された耐熱性の低い材料よりなる配線（２１１，２１２）に与える熱的な影響を防止することができる。
【００６１】
次に、従来より公知の方法にしたがい、図８Ｃに示すように、ＳＯＩ基板５の表面側にＭＯＳ型の電界効果トランジスタ（以下ＭＯＳＦＥＴと示す）１２を形成する。
具体的には、先ず、素子形成領域７上の所定の位置に、ゲート酸化膜１３を介してゲート電極１４を形成し、さらに、素子形成領域７内の所定の位置にＬＤＤ領域（１５Ａ，１６Ａ）を形成する。また、場合によっては、その下部にハロー或いはポケットと呼ばれる領域を形成する。
次に、ゲート電極１４の側壁に側壁絶縁膜１７を形成し、この側壁絶縁膜１７が形成されたゲート電極１４をマスクとして、素子形成領域７内に不純物（例えばＮ型）をイオン注入した後、不純物が注入された領域を活性化することにより、素子形成領域７中の所定の位置にソース領域１５及びドレイン領域１６を形成する。
この後、ソース領域１５及びドレイン領域１６の表面側、並びにゲート電極１４上にシリサイド層１８を形成し、ＭＯＳＦＥＴ１２を含んで全面にはエッチングストッパー膜１９を形成する。
【００６２】
次に、図９Ｄに示すように、ＳＯＩ基板５上に表面側の配線層を形成する。
具体的には、先ず、例えばＳＯＩ基板５上の全面に層間絶縁膜２３を形成して平坦化処理を行った後、平坦化された層間絶縁膜２３のドレイン領域１６に対応する位置にコンタクト用の配線２４を形成する。そして、コンタクト用の配線２４に接続するように１層目となる配線２１１を形成する。
次に、１層目の配線２１１を含んで全面に再び層間絶縁膜２３を形成して平坦化処理を行った後、平坦化された層間絶縁膜２３の１層目の配線２１１に対応する位置に再びコンタクト用の配線２４を形成した後、コンタクト用の配線２４に接続するように２層目となる配線２１２を形成する。
尚、図９Ｄに示す場合では配線層が２層構造の場合を示したが、３層以上の場合はこのような工程が繰り返される。
この後、最表面の配線２１２上に、例えばＳｉＮ膜やＳｉＯＮ膜等からなるパッシベート膜からなる平坦化膜２５を形成する。
【００６３】
次に、後述する工程で支持基板を接着するために、平坦化膜２５上に接着材層２６を塗布する。ここで、接着材層２６としては、可能な限り耐熱性の高いものを用いることが望ましく、例えばＳＯＧ膜や有機膜等の塗布系のもの、あるいは接着シート等を用いることができる。次いで、支持基板２７を張り合わせることにより、図９Ｅに示すように、配線層上に支持基板２７が張り合わされた状態にする。
なお、ＳＯＩ基板５の表面側に支持基板２７を張り合わせるのは、後述する工程において、その支持基板２を研磨してＳＯＩ基板５を薄膜化させる際に、機械的な強度を確保するためである。
【００６４】
次に、上下を反転させることにより、図１０Ｆに示すように、ＳＯＩ基板５の裏面側、すなわち支持基板２が露出された状態にする。
【００６５】
次に、露出された支持基板２を研磨して、図１０Ｇに示すように、ＳＯＩ基板５の埋め込み酸化膜３が露出された状態にする。
この際、最初は機械的研磨やＣＭＰ法を用いて支持基板２を研磨し、表面が埋め込み酸化膜３の近傍に近づいた段階で、例えばウェットエッチング法に切り換えて支持基板２と埋め込み酸化膜３とのエッチングレートを確保できる条件で支持基板２をエッチングする。
このように段階的に研磨やエッチングを切り換えることにより、埋め込み酸化膜３に影響を与えずに、埋め込み酸化膜３の表面を完全に露出した状態にすることができる。
【００６６】
次に、図１１に示すように、埋め込み酸化膜３上に裏面側の配線層を形成する。
具体的には、先ず、埋め込み酸化膜３上の全面に層間絶縁膜２３を形成して平坦化処理を行った後、層間絶縁膜２３の接続層８に対応する位置にコンタクト用の配線２４を接続形成し、平坦化された層間絶縁膜２３上のコンタクト用の配線２４と接続するように配線２２１を形成する。
この際、接続層８が単結晶シリコン層４と埋め込み酸化膜３との界面まで形成されているので、上述したように、コンタクト用の配線２４を接続層８に確実に接続することができる。
尚、上述した表面側の配線層の場合と同様に、配線層が例えば３層以上の場合は、このような工程が繰り返される。
【００６７】
この後、再び上下を反転させることにより、図１２に示したように、単結晶シリコン層４の裏面側に、表面側に形成されたＭＯＳＦＥＴ１２のボディ領域２８の電位を固定する接触層３０が設けられた構成の半導体集積回路装置１１を得ることができる。
【００６８】
本実施の形態においては、接触層３０を形成する際において（図７Ｂ参照）、イオン注入された領域の活性化は、イオン注入に引き続いて行った場合を示したが、この後の工程で形成されるＭＯＳＦＥＴ１２のソース領域１５及びドレイン領域１６を形成する際の活性化の際に同時に行うこともできる。
【００６９】
上述した本実施の形態の半導体集積回路装置１１の製造方法によれば、ＳＯＩ基板５の表面側にＭＯＳＦＥＴ１２及び配線（２１１，２１２）を形成する前に、表面側より、基板５の所定の位置に接触層３０をイオン注入して形成するようにしたので、例えば、ＳＯＩ基板５の表面側にＭＯＳＦＥＴ１２及び配線（２１１，２１２）を形成した後に、裏面側から、基板５の所定の位置に接触層３０をイオン注入して形成する方法と比較して、基板５の表面側に形成された耐熱性の低い材料よりなる配線（２１１，２１２）に与える活性化の際の熱的な影響を抑制することができる。
また、前述したように、ＭＯＳＦＥＴ１２の閾値の変動によるドレイン電流の増大が抑制された構成の半導体集積回路装置を製造することができる。
【００７０】
図５に示した構成と、図１２に示した構成とを、組み合わせて半導体集積回路装置を構成することもできる。この場合、単結晶シリコン層４の裏面側の配線は、ＭＯＳＦＥＴ１２の活性層（ドレイン領域１６）に接続する配線と、接触層３０に接続する配線とが、それぞれ独立して設けられる。
【００７１】
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００７２】
【図１】Ａ〜Ｂ  本発明の半導体集積回路装置の製造方法の一実施の形態を示す製造工程図（その１）である。
【図２】Ｃ〜Ｄ  本発明の半導体集積回路装置の製造方法の一実施の形態を示す製造工程図（その２）である。
【図３】Ｅ〜Ｆ  本発明の半導体集積回路装置の製造方法の一実施の形態を示す製造工程図（その３）である。
【図４】Ｇ〜Ｈ  本発明の半導体集積回路装置の製造方法の一実施の形態を示す製造工程図（その４）である。
【図５】本発明の半導体集積回路装置の一実施の形態を示す概略断面図である。
【図６】本発明の半導体集積回路装置の製造方法の他の実施の形態を示す概略断面図（その１）である。
【図７】本発明の半導体集積回路装置の製造方法の他の実施の形態を示す概略断面図（その２）である。
【図８】Ａ〜Ｃ  本発明の半導体集積回路装置の製造方法の他の実施の形態を示す製造工程図（その１）である。
【図９】Ｄ〜Ｅ  本発明の半導体集積回路装置の製造方法の他の実施の形態を示す製造工程図（その２）である。
【図１０】Ｆ〜Ｇ  本発明の半導体集積回路装置の製造方法の他の実施の形態を示す製造工程図（その３）である。
【図１１】本発明の半導体集積回路装置の製造方法の他の実施の形態を示す製造工程図（その４）である。
【図１２】本発明の半導体集積回路装置の他の実施の形態を示す概略断面図である。
【図１３】従来の半導体集積回路装置の構成を示す概略断面図である。
【符号の説明】
【００７３】
１，１１・・・半導体集積回路装置、２・・・支持基板、３・・・埋め込み酸化膜（ＢＯＸ層）、４・・単結晶シリコン層、５・・・ＳＯＩ基板、６・・・素子分離領域、７・・・素子形成領域、８・・・接続層、９・・・穴、１０・・・多結晶シリコン、１２・・・ＭＯＳＦＥＴ、１３・・・ゲート絶縁膜、１４・・・ゲート電極、１５・・・ソース領域、１６・・・ドレイン領域、１９・・・エッチングストッパー膜、２１・・・配線層（表面側）、２２・・・配線層（裏面側）、２３・・・層間絶縁膜、２４・・・コンタクト用の配線、２５・・・平坦化膜、２６・・・接着剤層、２７・・・支持基板、３０・・・接触層
【図１】
2005175306.tif 000003
【図２】
2005175306.tif 000004
【図３】
2005175306.tif 000005
【図４】
2005175306.tif 000006
【図５】
2005175306.tif 000007
【図６】
2005175306.tif 000008
【図７】
2005175306.tif 000009
【図８】
2005175306.tif 000010
【図９】
2005175306.tif 000011
【図１０】
2005175306.tif 000012
【図１１】
2005175306.tif 000013
【図１２】
2005175306.tif 000014
【図１３】
2005175306.tif 000015