(57)【要約】【課題】  集積度を向上させるとともに、エレクトロマイグレーションに対する耐性を強化する。【解決手段】  開示されるゲートアレイ半導体装置は、Ｎウエル１のＰ型半導体領域２Ａ〜２Ｃ及びＮウエルコンタクト７、Ｐウエル３のＰ型半導体領域４Ａ〜４Ｃ及びＰウエルコンタクト８を備える第１のセル１０と、Ｎウエル１のＮ型半導体領域１２Ａ〜１２Ｃ及びＰウエル３のＮ型半導体領域１４Ａ〜１４Ｃを備える第２のセル１１とから成る基本セル９を有する構成において、第１のセル１０のＮ型ウエルコンタクト７に接続され、かつ第２のセル１１のＰ型半導体領域１２Ｂに水平方向の二個所のコンタクトホール１２ｃ、１２ｊを通じて接続されたVDD配線１９と、第１のセル１０のＰ型ウエルコンタクト８に接続され、かつ第２のセル１１のＮ型半導体領域１４Ｂに水平方向のコンタクトホール１４ｃ、１４ｊを通じて接続されたGND配線２０とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型のウエルに水平方向に沿って形成された複数の第２導電型半導体領域及び第１導電型ウエルコンタクト、第２導電型のウエルに水平方向に沿って形成された複数の第１導電型半導体領域及び第２導電型ウエルコンタクトを備える第１のセルと、第１導電型のウエルに水平方向に沿って形成された複数の第２導電型半導体領域及び第２導電型のウエルに水平方向に沿って形成された複数の第１導電型半導体領域を備える第２のセルとから少なくとも成る基本セルを有するゲートアレイ半導体装置であって、
前記第１のセルの前記第１導電型ウエルコンタクトに接続され、かつ前記第２のセルの前記複数の第２導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続された電源配線と、
前記第１のセルの前記第２導電型ウエルコンタクトに接続され、かつ前記第２のセルの前記複数の第１導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続された接地配線と、
を備えることを特徴とするゲートアレイ半導体装置。
【請求項２】
前記第２のセルの前記電源配線が接続された前記第２導電型半導体領域の一部は、前記第１のセルの前記第１導電型ウエルコンタクトの形成位置に相当した位置まで水平方向に延在して形成されている一方、前記第２のセルの前記接地配線が接続された前記第１導電型半導体領域の一部は、前記第１のセルの前記第２導電型ウエルコンタクトの形成位置に相当した位置まで水平方向に延在して形成されていることを特徴とする請求項１記載のゲートアレイ半導体装置。
【請求項３】
第１導電型のウエルに水平方向に沿って形成された複数の第２導電型半導体領域及び第１導電型ウエルコンタクト、第２導電型のウエルに水平方向に沿って形成された複数の第１導電型半導体領域及び第２導電型ウエルコンタクトを備える第１のセルと、第１導電型のウエルに水平方向に沿って形成された複数の第２導電型半導体領域及び第１導電型ウエルコンタクト、第２導電型のウエルに水平方向に沿って形成された複数の第１導電型半導体領域及び第２導電型ウエルコンタクトを備える第２のセルとから少なくとも成る基本セルを有するゲートアレイ半導体装置であって、
前記第１のセルの前記第１導電型ウエルコンタクト及び前記複数の第２導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続され、かつ前記第２のセルの前記第１導電型ウエルコンタクト及び前記複数の第２導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続された電源配線と、
前記第１のセルの前記第２導電型ウエルコンタクト及び前記複数の第１導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続され、かつ前記第２のセルの前記第２導電型ウエルコンタクト及び前記複数の第２導電型半導体領域のいずれか一つの領域に前記水平方向の複数のコンタクトホールを通じて接続された接地配線と、
を備えることを特徴とするゲートアレイ半導体装置。
【請求項４】
前記第１のセルの前記電源配線が接続された前記第２導電型半導体領域の一部及び前記第２のセルの前記電源配線が接続された前記第２導電型半導体領域の一部は、前記水平方向に延在して形成されている一方、前記第１のセルの前記接地配線が接続された前記第１導電型半導体領域の一部及び前記第２のセルの前記接地配線が接続された前記第１導電型半導体領域の一部は、前記水平方向に延在して形成されていることを特徴とする請求項３記載のゲートアレイ半導体装置。
【請求項５】
前記第１のセルの前記第２導電型ウエルコンタクトと前記第２のセルの前記第２導電型ウエルコンタクトとが、共通のウエルコンタクトから成ることを特徴とする請求項４記載のゲートアレイ半導体装置。
【請求項６】
前記共通のウエルコンタクトが、前記第１のセルと前記第２のセルとにオーバーラップして配置されていることを特徴とする請求項５記載のゲートアレイ半導体装置。
【請求項７】
前記第１導電型がＮ導電型であり、前記第２導電型がＰ導電型であることを特徴とする請求項１乃至６のいずれか一に記載のゲートアレイ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ゲートアレイ半導体装置に係り、詳しくは、複数のセルから成る基本セルを有するゲートアレイ半導体装置に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）で代表される半導体装置において、セミカスタム半導体装置が広く用いられている。このセミカスタム半導体装置は、半導体メーカで提供された設計部分と顧客（カストマー）で提供された設計部分とを組み合わせて完成される半導体装置であり、ゲートアレイ方式の半導体装置（以下、ゲートアレイ半導体装置と称する）とスタンダードセル方式の半導体装置（以下、スタンダードセル半導体装置と称する）とに大別される。
【０００３】
ゲートアレイ半導体装置は、半導体メーカ側において予め半導体チップ上にトランジスタゲートから成る複数の基本セルを配置した半完成品を、顧客側において必要な論理に基づいた配線パターンを基本セル上に形成して半導体装置を完成させるものである。一方、スタンダードセル半導体装置は、半導体メーカ側において予め所望の論理ゲートを組み合わせた標準的な基本セルを配置した半完成品を、顧客側において必要な論理に基づいてその基本セルを組み合わせて半導体装置を完成させるものである。ゲートアレイ半導体装置はスタンダードセル半導体装置に比較して、開発期間が短いという利点を有するので好んで用いられているが、その反面使用されない基本セルが生ずるため集積度の点で劣ることから、ゲートアレイ半導体装置においてもその基本セルのサイズをできる限り縮小して、集積度を向上させることが求められている。基本セルのサイズを縮小するためには、プロセスの微細化が必要になる。
【０００４】
ここで、一般に、半導体装置においてはプロセスの微細化による種々のシグナルインティグリティ(Signal Integrity)の問題が顕在化してきている。その一つに、メタル配線やコンタクトホールの劣化を引き起こすエレクトロマイグレーションが存在する。エレクトロマイグレーションによるメタル配線やコンタクトホールの劣化は、配線に流れる電流量に依存することから、電流駆動能力の大きな出力端子にはエレクトロマイグレーションに対する耐性を強化する必要がある。このためには、電流が流れる配線の断面積を大きくする必要がある。具体的には、メタル配線に関しては配線幅を広くする必要があり、一方、コンタクトホールに関しては配線形成時に複数個のコンタクトホールを形成する必要がある。
【０００５】
また、エレクトロマイグレーションに対する耐性は、プリミティブブロック(Primitive Block)のレイアウトに大きく影響される。このため、プリミティブブロックのレイアウトには、エレクトロマイグレーションに強く、高い信頼性を持つことが求められている。
【０００６】
上述したように、スタンダードセル半導体装置に比べて集積度が低いというゲートアレイ半導体装置の欠点を改善するために、基本セルのサイズを縮小させるように構成したゲートアレイ半導体装置が、例えば特許文献１に開示されている。同ゲートアレイ半導体装置は、図５に示すように、基本セル５０が、垂直方向（上下方向）に沿って上部に配置されたＮウエル５１に、水平方向（左右方向）に沿って形成された略長方形状の３個のＰ型半導体領域５２Ａ〜５２Ｃと、垂直方向に沿って下部に配置されたＰウエル５３に、水平方向に沿って形成された略長方形状の３個のＮ型半導体領域５４Ａ〜５４Ｃと、Ｐ型半導体領域５２Ａ、５２Ｂ間とＮ型半導体領域５４Ｃ、５４Ｂ間との間に垂直方向に沿って延在している共通の第１のゲート５５と、Ｐ型半導体領域５２Ｂ、５２Ｃ間とＮ型半導体領域５４Ｂ、５４Ａ間との間に垂直方向に沿って延在している共通の第２のゲート５６と、Ｎウエル５１及びＰウエル５３の対角位置にそれぞれ形成されたＮウエルコンタクト５７及びＰウエルコンタクト５８とから構成されている。ここで、後述するように、Ｐ型半導体領域５２Ａ、５２Ｃは一対のＰＭＯＳ型トランジスタＱ１、Ｑ２の各ドレイン領域を、Ｐ型半導体領域５２ＢはＱ１、Ｑ２の共通のソース領域を構成する。また、Ｎ型半導体領域５４Ａ、５４Ｃは一対のＮＭＯＳ型トランジスタＱ３、Ｑ４の各ドレイン領域を、Ｎ型半導体領域５４ＢはＱ３、Ｑ４の共通のソース領域を構成する。
【０００７】
Ｐ型半導体領域５２Ａには垂直方向に沿って上からコンタクトホール５２ａ、５２ｂが、同様にしてＰ型半導体領域５２Ｂにはコンタクトホール５２ｃ〜５２ｆが、同様にしてＰ型半導体領域５２Ｃにはコンタクトホール５２ｇ〜５２ｉが、それぞれ設けられる。一方、Ｎ型半導体領域５４Ａには垂直方向に沿って下からコンタクトホール５４ａ、５４ｂが、同様にしてＮ型半導体領域５４Ｂにはコンタクトホール５４ｃ〜５４ｆが、同様にしてＮ型半導体領域５４Ｃにはコンタクトホール５４ｇ〜５４ｉが、それぞれ設けられる。また、第１のゲート５５には垂直方向に沿って上からコンタクトホール５５ａ、５５ｂが、第２のゲート５６には垂直方向に沿って下からコンタクトホール５６ａ、５６ｂが、それぞれ設けられる。この第１及び第２のゲート５５、５６は、基本セル５０の中央部を中心にして点対称に配置されている。また、Ｎウエルコンタクト５７にはコンタクトホール５７ａが、Ｐウエルコンタクト５８にはコンタクトホール５８ａが、それぞれ設けられる。
【０００８】
また、Ｎウエルコンタクト５７にコンタクトホール５７ａを介して接続されるVDD(電源)配線５９が水平方向に沿って配置される一方、Ｐウエルコンタクト５８にコンタクトホール５８ａを介して接続されるGND(接地)配線６０が水平方向に配置される。また、Ｐ型半導体領域５２Ａ〜５２Ｃ、Ｎ型半導体領域５４Ａ〜５４Ｃ、第１及び第２のゲート５５、５６に、それぞれ該当したコンタクトホールを介して接続される７本の配線トラック６１〜６７が水平方向に沿って配置される。
以上の構成により、基本セル５０には、Ｎウエル５１に一対のＰＭＯＳ型トランジスタＱ１、Ｑ２が形成されるとともに、Ｐウエル５３に一対のＮＭＯＳ型トランジスタＱ３、Ｑ４が形成される。そして、Ｑ１とＱ３とは共通の第１のゲート５５により、Ｑ３とＱ４とは共通の第２のゲート５６により、それぞれＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成している。
【０００９】
このような構成の基本セル５０を有するゲートアレイ半導体装置によれば、水平方向の配線トラックがVDD配線５９及びGND配線６０を除いても、７本（６１〜６７）のみで構成することができ、また垂直方向の配線トラック（図示せず）に関しても３本のみで構成することができることから、基本セル５０のサイズを縮小することができるようになる。
【００１０】
次に、図５に示した基本セル５０を有するゲートアレイ半導体装置に対して、前述したようにエレクトロマイグレーションに対する耐性を強化すべく電流が流れる配線の断面積を大きくするために、電流駆動能力の大きな出力端子となる一対のＰＭＯＳ型トランジスタＱ１、Ｑ２のソース領域５２Ｂと、一対のＮＭＯＳ型トランジスタＱ３、Ｑ４のソース領域５４ＢにそれぞれVDD配線５９及びGND配線６０を形成する例について、図６を参照して説明する。同半導体装置に対してそのようにVDD配線５９及びGND配線６０を形成するには、同図に示すように、VDD配線５９を、基本セル５０のＮウエルコンタクト５７にコンタクトホール５７ａを通じて形成するとともに、ソース領域となるＰ型半導体領域５２Ｂに垂直方向に設けられている２個所のコンタクトホール５２ｃ、５２ｄを通じて形成することになる。同様にして、GND配線６０を、基本セル５０のＰウエルコンタクト５８にコンタクトホール５８ａを通じて形成するとともに、ソース領域となるＮ型半導体領域５４Ｂに垂直方向に設けられている２個所のコンタクトホール５４ｃ、５４ｄを通じて形成することになる。このような構成によれば、各ソース領域に対してコンタクトホールの数を増加させてVDD配線５９及びGND配線６０を形成するので、電流駆動能力の大きな出力端子に対して電流が流れる配線の断面積を大きくすることができ、エレクトロマイグレーションに対する耐性を強化することができるようになる。
【００１１】
また、ゲートアレイ半導体装置において、基本セルの配置効率を改善するために、基本セル上に信号配線を挟むように電源配線を２本に分割して配置するように構成したものが、例えば特許文献２に開示されている。同半導体装置は、図７に示すように、半導体基板上にマトリクス状に配置された複数の基本セルを信号配線１０１又は電源配線１０２等と相互接続した構成において、基本セル上において電源配線１０２を信号配線１０１を挟むように第１電源配線１０２Ａと第２電源配線１０２Ｂとに２本に分割して配置している。符号１０３はＮ型拡散領域（第１拡散領域）、１０４はＰ型拡散領域（第２拡散領域）、１０５はゲート電極、１０６はゲート接続領域、１０７は基板電極である。
【００１２】
また、ゲートアレイ半導体装置において、配線効率を向上させるために、電源ライン等を複数に分割して、その１つを電源供給用に、残りを電源供給用又は信号伝送用に使用するように構成したものが、例えば特許文献３に開示されている。同ゲートアレイ半導体装置は、図８に示すように、Ｐ型半導体基板１１０のＮウエル１１１上に配置されたＰＭＯＳ群１１２上に、絶縁層を介在させて電源ライン１１３及び信号ライン１１４を設ける。一方、Ｐ型基板１１０上に配置されたＮＭＯＳ群１１５上に、絶縁層を介在させて接地ライン１１６及び信号ライン１１７を設ける。これにより、信号ライン１１４、１１７をクロック信号供給用等に使用し、またＮウエル１１１を例えば５Ｖ電源用と３Ｖ電源用とに分割して、電源ライン１１３を介して５Ｖを、信号ライン１１４を介して３Ｖを供給することにより、容易に２種類の電源電圧混在のゲートアレイ半導体装置を構成することができる。
【特許文献１】米国特許第５９２３０５９号公報
【特許文献２】特開平７−５８３０１号公報
【特許文献３】特開平１１−３１８０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、特許文献１記載の従来のゲートアレイ半導体装置では、集積度を向上させるとともに、エレクトロマイグレーションに対する耐性を強化することができない、という問題がある。
すなわち、特許文献１記載の同半導体装置では、図５を参照して説明したように、基本セル５０のサイズを縮小することができるので、集積度を向上させることができるようになる。一方、図６を参照して説明したように、同半導体装置でエレクトロマイグレーションに対する耐性を強化しようとすると、それぞれソース領域となるＰ型半導体領域５２Ｂ及びＮ型半導体領域５４Ｂに対し、垂直方向のそれぞれの２個所のコンタクトホール５２ｃ、５２ｄ及び５４ｃ、５４ｄを利用して、それぞれVDD配線５９及びGND配線６０を形成することになるので、垂直方向に余分の面積を占有してしまうことになる。それゆえ、図５に示した７本の配線トラック６１〜６７のうち、２本の配線トラック６１、６７の配置領域がなくなってしまうことになる。したがって、元々の７本の配線トラック６１〜６７を形成するには、２本の配線トラック６１、６７の配置領域を垂直方向に新たに設けなければならず、この分余分の領域が必要になるので、基本セル５０のサイズが拡大されるようになって、集積度を向上させることができなくなる。
【００１４】
次に、特許文献２、３には、基本セルの配置効率を改善するために、信号配線及び電源配線を基本セル上に配置するようにした半導体装置が示されているが、これら特許文献２、３には、この発明で課題としているゲートアレイ半導体装置において、集積度を向上させるとともに、エレクトロマイグレーションに対する耐性を強化することについては、何ら考慮されていない。
【００１５】
この発明は、上述の事情に鑑みてなされたもので、集積度を向上させるとともに、エレクトロマイグレーションに対する耐性を強化することができるようにしたゲートアレイ半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、請求項１記載の発明は、第１導電型のウエルに水平方向に沿って形成された複数の第２導電型半導体領域及び第１導電型ウエルコンタクト、第２導電型のウエルに水平方向に沿って形成された複数の第１導電型半導体領域及び第２導電型ウエルコンタクトを備える第１のセルと、第１導電型のウエルに水平方向に沿って形成された複数の第２導電型半導体領域及び第２導電型のウエルに水平方向に沿って形成された複数の第１導電型半導体領域を備える第２のセルとから少なくとも成る基本セルを有するゲートアレイ半導体装置に係り、上記第１のセルの上記第１導電型ウエルコンタクトに接続され、かつ上記第２のセルの上記複数の第２導電型半導体領域のいずれか一つの領域に上記水平方向の複数のコンタクトホールを通じて接続された電源配線と、上記第１のセルの上記第２導電型ウエルコンタクトに接続され、かつ上記第２のセルの上記複数の第１導電型半導体領域のいずれか一つの領域に上記水平方向の複数のコンタクトホールを通じて接続された接地配線とを備えることを特徴としている。
【００１７】
また、請求項２記載の発明は、請求項１記載のゲートアレイ半導体装置に係り、上記第２のセルの上記電源配線が接続された上記第２導電型半導体領域の一部は、上記第１のセルの上記第１導電型ウエルコンタクトの形成位置に相当した位置まで水平方向に延在して形成されている一方、上記第２のセルの上記接地配線が接続された上記第１導電型半導体領域の一部は、上記第１のセルの上記第２導電型ウエルコンタクトの形成位置に相当した位置まで水平方向に延在して形成されていることを特徴としている。
【００１８】
また、請求項３記載の発明は、第１導電型のウエルに水平方向に沿って形成された複数の第２導電型半導体領域及び第１導電型ウエルコンタクト、第２導電型のウエルに水平方向に沿って形成された複数の第１導電型半導体領域及び第２導電型ウエルコンタクトを備える第１のセルと、第１導電型のウエルに水平方向に沿って形成された複数の第２導電型半導体領域及び第１導電型ウエルコンタクト、第２導電型のウエルに水平方向に沿って形成された複数の第１導電型半導体領域及び第２導電型ウエルコンタクトを備える第２のセルとから少なくとも成る基本セルを有するゲートアレイ半導体装置に係り、上記第１のセルの上記第１導電型ウエルコンタクト及び上記複数の第２導電型半導体領域のいずれか一つの領域に上記水平方向の複数のコンタクトホールを通じて接続され、かつ上記第２のセルの上記第１導電型ウエルコンタクト及び上記複数の第２導電型半導体領域のいずれか一つの領域に上記水平方向の複数のコンタクトホールを通じて接続された電源配線と、上記第１のセルの上記第２導電型ウエルコンタクト及び上記複数の第１導電型半導体領域のいずれか一つの領域に上記水平方向の複数のコンタクトホールを通じて接続され、かつ上記第２のセルの上記第２導電型ウエルコンタクト及び上記複数の第２導電型半導体領域のいずれか一つの領域に上記水平方向の複数のコンタクトホールを通じて接続された接地配線とを備えることを特徴としている。
【００１９】
また、請求項４記載の発明は、請求項３記載のゲートアレイ半導体装置に係り、上記第１のセルの上記電源配線が接続された上記第２導電型半導体領域の一部及び上記第２のセルの上記電源配線が接続された上記第２導電型半導体領域の一部は、上記水平方向に延在して形成されている一方、上記第１のセルの上記接地配線が接続された上記第１導電型半導体領域の一部及び上記第２のセルの上記接地配線が接続された上記第１導電型半導体領域の一部は、上記水平方向に延在して形成されていることを特徴としている。
【００２０】
また、請求項５記載の発明は、請求項４記載のゲートアレイ半導体装置に係り、上記第１のセルの上記第２導電型ウエルコンタクトと上記第２のセルの上記第２導電型ウエルコンタクトとが、共通のウエルコンタクトから成ることを特徴としている。
【００２１】
また、請求項６記載の発明は、請求項５記載のゲートアレイ半導体装置に係り、上記共通のウエルコンタクトが、上記第１のセルと上記第２のセルとにオーバーラップして配置されていることを特徴としている。
【００２２】
また、請求項７記載の発明は、請求項１乃至６のいずれか一に記載のゲートアレイ半導体装置に係り、上記第１導電型がＮ導電型であり、上記第２導電型がＰ導電型であることを特徴としている。
【発明の効果】
【００２３】
この発明のゲートアレイ半導体装置によれば、第１導電型のウエルコンタクトに接続する電源配線を垂直方向に余分の面積を占有することなく、第２導電型半導体領域に複数のコンタクトホールを通じて接続することができるとともに、基本セルの第２導電型のウエルコンタクトに接続する接地配線を垂直方向に余分の面積を占有することなく、第１導電型半導体領域に複数のコンタクトホールを通じて接続することができるので、集積度を向上させるとともに、エレクトロマイグレーションに対する耐性を強化することができる。
【発明を実施するための最良の形態】
【００２４】
この発明のゲートアレイ半導体装置は、第１導電型のウエルに水平方向に沿って形成された複数の第２導電型半導体領域及び第１導電型ウエルコンタクト、第２導電型のウエルに水平方向に沿って形成された複数の第１導電型半導体領域及び第２導電型ウエルコンタクトを備える第１のセルと、第１導電型のウエルに水平方向に沿って形成された複数の第２導電型半導体領域及び第２導電型のウエルに水平方向に沿って形成された複数の第１導電型半導体領域を備える第２のセルとから少なくとも成る基本セルを有する構成において、第１のセルの第１導電型ウエルコンタクトに接続され、かつ第２のセルの複数の第２導電型半導体領域のいずれか一つの領域に水平方向の複数のコンタクトホールを通じて接続された電源配線と、第１のセルの第２導電型ウエルコンタクトに接続され、かつ第２のセルの複数の第１導電型半導体領域のいずれか一つの領域に水平方向の複数のコンタクトホールを通じて接続された接地配線とを備える。
【実施例１】
【００２５】
図１は、この発明の実施例１であるゲートアレイ半導体装置を構成する基本セルを示す平面図、図２は同基本セルの同一半導体領域の二個所にコンタクトホールを形成した例を示す平面図である。
この例のゲートアレイ半導体装置は、図１に示すように、基本セル９が、Ｑ１〜Ｑ４の４個のＭＯＳ型トランジスタを有する第１のセル１０と、Ｑ５〜Ｑ８の４個のＭＯＳ型トランジスタを有する第２のセル１１とから構成されている。第１のセル１０は、垂直方向に沿って上部に配置されたＮウエル１に、水平方向に沿って形成された略長方形状の３個のＰ型半導体領域２Ａ〜２Ｃと、垂直方向に沿って下部に配置されたＰウエル３に、水平方向に沿って形成された略長方形状の３個のＮ型半導体領域４Ａ〜４Ｃと、Ｐ型半導体領域２Ａ、２Ｂ間とＮ型半導体領域４Ｃ、４Ｂ間との間に垂直方向に沿って延在している共通の第１のゲート５と、Ｐ型半導体領域２Ｂ、２Ｃ間とＮ型半導体領域４Ｂ、４Ａ間との間に垂直方向に沿って延在している共通の第２のゲート６と、Ｎウエル１及びＰウエル３にそれぞれ形成されたＮウエルコンタクト７及びＰウエルコンタクト８とから構成されている。ここで、後述するように、Ｐ型半導体領域２Ａ、２Ｃは一対のＰＭＯＳ型トランジスタＱ１、Ｑ２の各ドレイン領域を、Ｐ型半導体領域２ＢはＱ１、Ｑ２の共通のソース領域を構成する。また、Ｎ型半導体領域４Ａ、４Ｃは一対のＮＭＯＳ型トランジスタＱ３、Ｑ４の各ドレイン領域を、Ｎ型半導体領域４ＢはＱ３、Ｑ４の共通のソース領域を構成する。
【００２６】
第２のセル１１は、垂直方向に沿って上部に配置されたＮウエル１に、水平方向に沿って形成された略長方形状の２個のＰ型半導体領域１２Ａ、１２Ｃ及びＬ状のＰ型半導体領域１２Ｂと、垂直方向に沿って下部に配置されたＰウエル３に、水平方向に沿って形成された略長方形状の２個のＮ型半導体領域１４Ａ、１４Ｃ及びＬ状のＮ型半導体領域１４Ｂと、Ｐ型半導体領域１２Ａ、１２Ｂ間とＮ型半導体領域１４Ｃ、１４Ｂ間との間に垂直方向に沿って延在している共通の第１のゲート１５と、Ｐ型半導体領域１２Ｂ、１２Ｃ間とＮ型半導体領域１４Ｂ、１４Ａ間との間に垂直方向に沿って延在している共通の第２のゲート１６とから構成されている。第１のセル１０に形成されたＮウエルコンタクト７及びＰウエルコンタクト８は、第２のセル１１でも共通に使用される。３個のＰ型半導体領域１２Ａ〜１２Ｃのうち、中央のＬ状のＰ型半導体領域１２Ｂの上端は、第１のセル１０のＮウエルコンタクト７の形成位置に相当した位置まで水平方向に延在して形成されている。同様にして、３個のＮ型半導体領域１４Ａ〜１４Ｃのうち、中央のＬ状のＮ型半導体領域１４Ｂの下端は、第１のセル１０のＰウエルコンタクト８の形成位置に相当した位置まで水平方向に延在して形成されている。
【００２７】
ここで、後述するように、第１のセル１０において、Ｐ型半導体領域２Ａ、２Ｃは一対のＰＭＯＳ型トランジスタＱ１、Ｑ２の各ドレイン領域を、Ｐ型半導体領域２ＢはＱ１、Ｑ２の共通のソース領域を構成する。また、Ｎ型半導体領域４Ａ、４Ｃは一対のＮＭＯＳ型トランジスタＱ３、Ｑ４の各ドレイン領域を、Ｎ型半導体領域４ＢはＱ３、Ｑ４の共通のソース領域を構成する。同様にして、第２のセル１１において、Ｐ型半導体領域１２Ａ、１２Ｃは一対のＰＭＯＳ型トランジスタＱ５、Ｑ６の各ドレイン領域を、Ｐ型半導体領域１２ＢはＱ５、Ｑ６の共通のソース領域を構成する。また、Ｎ型半導体領域１４Ａ、１４Ｃは一対のＮＭＯＳ型トランジスタＱ７、Ｑ８の各ドレイン領域を、Ｎ型半導体領域１４ＢはＱ７、Ｑ８の共通のソース領域を構成する。
【００２８】
第１のセル１０において、Ｐ型半導体領域２Ａには垂直方向に沿って上からコンタクトホール２ａ、２ｂが、同様にしてＰ型半導体領域２Ｂにはコンタクトホール２ｃ〜２ｆが、同様にしてＰ型半導体領域２Ｃにはコンタクトホール２ｇ〜２ｉが、それぞれ設けられる。一方、Ｎ型半導体領域４Ａには垂直方向に沿って下からコンタクトホール４ａ、４ｂが、同様にしてＮ型半導体領域４Ｂにはコンタクトホール４ｃ〜４ｆが、同様にしてＮ型半導体領域４Ｃにはコンタクトホール４ｇ〜４ｉが、それぞれ設けられる。また、第１のゲート５には垂直方向に沿って上からコンタクトホール５ａ、５ｂが、第２のゲート６には垂直方向に沿って下からコンタクトホール６ａ、６ｂが、それぞれ設けられる。この第１及び第２のゲート５、６は、第１のセル１０の中央部を中心にして点対称に配置されている。また、Ｎウエルコンタクト７にはコンタクトホール７ａが、Ｐウエルコンタクト８にはコンタクトホール８ａが、それぞれ設けられる。
【００２９】
第２のセル１１において、Ｐ型半導体領域１２Ａには垂直方向に沿って上からコンタクトホール１２ａ、１２ｂが、同様にしてＰ型半導体領域１２Ｂにはコンタクトホール１２ｃ〜１２ｆ及び１２ｊが、同様にしてＰ型半導体領域１２Ｃにはコンタクトホール１２ｇ〜１２ｉが、それぞれ設けられる。一方、Ｎ型半導体領域１４Ａには垂直方向に沿って下からコンタクトホール１４ａ、１４ｂが、同様にしてＮ型半導体領域１４Ｂにはコンタクトホール１４ｃ〜１４ｆ及び１４ｊが、同様にしてＮ型半導体領域１４Ｃにはコンタクトホール１４ｇ〜１４ｉが、それぞれ設けられる。また、第１のゲート１５には垂直方向に沿って上からコンタクトホール１５ａ、１５ｂが、第２のゲート１６には垂直方向に沿って下からコンタクトホール１６ａ、１６ｂが、それぞれ設けられる。この第１及び第２のゲート１５、１６は、第２のセル１１の中央部を中心にして点対称に配置されている。
【００３０】
また、第１及び第２のセル１０、１１に共通のＮウエルコンタクト７にコンタクトホール７ａを介して接続されるVDD(電源)配線１９が水平方向に沿って配置される一方、第１及び第２のセル１０、１１に共通のＰウエルコンタクト８にコンタクトホール８ａを介して接続されるGND(接地)配線２０が水平方向に配置される。また、Ｐ型半導体領域２Ａ〜２Ｃ、１２Ａ〜１２Ｃ、Ｎ型半導体領域４Ａ、４Ｃ、１４Ａ〜１４Ｃ、各第１のゲート５、１５、各第２のゲート６、１６に、それぞれ該当したコンタクトホールを介して接続される７本の配線トラック２１〜２７が水平方向に沿って配置される。
【００３１】
以上の構成により、基本セル９の第１のセル１０には、Ｎウエル１に一対のＰＭＯＳ型トランジスタＱ１、Ｑ２が形成されるとともに、Ｐウエル３に一対のＮＭＯＳ型トランジスタＱ３、Ｑ４が形成される。そして、Ｑ１とＱ３とは共通の第１のゲート５により、Ｑ３とＱ４とは共通の第２のゲート６により、それぞれＣＭＯＳ回路を構成している。同様にして、基本セル９の第２のセル１１には、Ｎウエル１に一対のＰＭＯＳ型トランジスタＱ５、Ｑ６が形成されるとともに、Ｐウエル３に一対のＮＭＯＳ型トランジスタＱ７、Ｑ８が形成される。そして、Ｑ５とＱ７とは共通の第１のゲート１５により、Ｑ６とＱ８とは共通の第２のゲート１６により、それぞれＣＭＯＳ回路を構成している。
【００３２】
次に、図２を参照して、この例の基本セル９を有するゲートアレイ半導体装置に対して、電流駆動能力の大きな出力端子となる第２のセル１１の一対のＰＭＯＳ型トランジスタＱ５、Ｑ６のソース領域１２ＢにVDD配線１９を形成するとともに、第２のセル１１の一対のＮＭＯＳ型トランジスタＱ７、Ｑ８のソース領域１４ＢにGND配線２０を形成する例について説明する。同図に示すように、VDD配線１９を、基本セル９の第１のセル１０のＮウエルコンタクト７にコンタクトホール７ａを通じて形成するとともに、第２のセル１１のソース領域となるＰ型半導体領域１２Ｂに水平方向に設けられている２個所のコンタクトホール１２ｃ、１２ｊを通じて形成する。同様にして、GND配線２０を、基本セル９の第１のセル１０のＰウエルコンタクト８にコンタクトホール８ａを通じて形成するとともに、第２のセル１１のソース領域となるＰ型半導体領域１４Ｂに水平方向に設けられている２個所のコンタクトホール１４ｃ、１４ｊを通じて形成する。
【００３３】
このような構成によれば、基本セル９の第１のセル１０のＮウエルコンタクト７に接続するVDD配線１９を垂直方向に余分の面積を占有することなく、第２のセル１１のソース領域となるＰ型半導体領域１２Ｂに２個所のコンタクトホール１２ｃ、１２ｊを通じて接続することができるとともに、基本セル９の第１のセル１０のＰウエルコンタクト８に接続するVSS配線２０を垂直方向に余分の面積を占有することなく、第２のセル１１のソース領域となるＮ型半導体領域１４Ｂに２個所のコンタクトホール１４ｃ、１４ｊを通じて接続することができるようになる。したがって、７本の配線トラック２１〜２７の形成領域を確保した上で、各ソース領域に対してコンタクトホールの数を増加させることができるため、電流駆動能力の大きな出力端子に対して電流が流れる配線の断面積を大きくすることができるので、集積度を低下させることなくエレクトロマイグレーションに対する耐性を強化することができるようになる。
【００３４】
このように、この例のゲートアレイ半導体装置によれば、Ｎウエル１に水平方向に沿って形成された３個のＰ型半導体領域２Ａ〜２Ｃ及びＮウエルコンタクト７、Ｐウエル３に水平方向に沿って形成された３個のＰ型半導体領域４Ａ〜４Ｃ及びＰウエルコンタクト８を少なくとも備える第１のセル１０と、Ｎウエル１に水平方向に沿って形成された３個のＮ型半導体領域１２Ａ〜１２Ｃ及びＰウエル３に水平方向に沿って形成された３個のＮ型半導体領域１４Ａ〜１４Ｃを少なくとも備える第２のセル１１とから成る基本セル９を有する構成において、第１のセル１０のＮ型ウエルコンタクト７に接続され、かつ第２のセル１１のＰ型半導体領域１２Ｂに水平方向の二個所のコンタクトホール１２ｃ、１２ｊを通じて接続されたVDD配線１９と、第１のセル１０のＰ型ウエルコンタクト８に接続され、かつ第２のセル１１のＮ型半導体領域１４Ｂに水平方向のコンタクトホール１４ｃ、１４ｊを通じて接続されたGND配線２０とを備えるので、垂直方向に余分の面積を占有することなく、電流駆動能力の大きな出力端子として作用するソース領域であるＰ型半導体領域１２Ｂ及びＮ型半導体領域１４Ｂに各配線１９、２０を接続することができる。
したがって、集積度を向上させるとともに、エレクトロマイグレーションに対する耐性を強化することができる。
【実施例２】
【００３５】
図３は、この発明の実施例２であるゲートアレイ半導体装置を構成する基本セルを示す平面図、図４は同基本セルの同一半導体領域の二個所にコンタクトホールを形成した例を示す平面図である。この例のゲートアレイ半導体装置の構成が、上述した実施例１の構成と大きく異なるところは、基本セルが第１のセルと第２のセルとから成る構成において、第１のセルにおいてもVDD配線及びGND配線をそれぞれ水平方向の二個所のコンタクトホールを通じてＰ型半導体領域及びＮ型半導体領域に接続するようにした点である。
この例のゲートアレイ半導体装置は、図３に示すように、第１のセル１０と第２のセルとは、中央の垂直な軸に関して対称な位置関係を有することを基本的な特徴としている。すなわち、実施例１と比較して、第１のセル１０のＮウエルコンタクト７Ａが水平方向に沿って左方向に移動して配置され、これにより生じた空き領域にＰ型半導体領域２Ｂの上端がＮウエルコンタクト７Ａに向かって水平方向に延在して形成されている。また、第１及び第２のセル１０、１１にオーバーラップした位置に両セル１０、１１に共通なＰウエルコンタクト８が配置され、これにより生じた空き領域にＮ型半導体領域４Ｂの下端がＰウエルコンタクト８に向かって水平方向に延在して形成されている。同様にして、第２のセル１１のＮウエルコンタクト７Ｂが水平方向に沿って右方向に移動して配置され、これにより生じた空き領域にＰ型半導体領域１２Ｂの上端がＮウエルコンタクト７Ｂに向かって水平方向に延在して形成されている。また、共通なＰウエルコンタクト８に向かって、Ｎ型半導体領域１４Ｂの下端が水平方向に延在して形成されている。
【００３６】
第１のセル１０において、Ｐ型半導体領域２Ｂの上端には水平方向に沿って二個所にコンタクトホール２ｃ、２ｋが、Ｎ型半導体領域４Ｂの下端には水平方向に沿って二個所にコンタクトホール４ｃ、４ｋが、それぞれ形成されている。同様にして、第２のセル１１において、Ｐ型半導体領域１２Ｂの上端には水平方向に沿って二個所にコンタクトホール１２ｃ、１２ｋが、Ｎ型半導体領域１４Ｂの下端には水平方向に沿って二個所にコンタクトホール１４ｃ、１４ｋが、それぞれ形成されている。また、Ｎウエルコンタクト７Ｂにはコンタクトホール７ｂが形成されている。
【００３７】
次に、図４を参照して、この例の基本セル９を有するゲートアレイ半導体装置に対して、電流駆動能力の大きな出力端子となる第１及び第２のセル１０、１１の一対のＰＭＯＳ型トランジスタＱ１、Ｑ２及びＱ５、Ｑ６のソース領域２Ｂ、１２ＢにVDD配線１９を形成するとともに、第１及び第２のセル１０、１１の一対のＮＭＯＳ型トランジスタＱ３、Ｑ４及びＱ７、Ｑ８のソース領域４Ｂ、１４ＢにGND配線２０を形成する例について説明する。同図に示すように、VDD配線１９を、基本セル９の第１のセル１０のＮウエルコンタクト７Ａにコンタクトホール７ａを通じて形成するとともにＰ型半導体領域２Ｂの２個所のコンタクトホール１２ｃ、１２ｋを通じて形成し、かつ第２のセル１１のＮウエルコンタクト７Ｂにコンタクトホール７ｂを通じて形成するとともにＰ型半導体領域１２Ｂの２個所のコンタクトホール１２ｃ、１２ｋを通じて形成する。
【００３８】
同様にして、GND配線２０を、基本セル９の第１のセル１０の共通なＰウエルコンタクト８のコンタクトホール８ａを通じて形成するとともにＮ型半導体領域４Ｂの２個所のコンタクトホール４ｃ、４ｋを通じて形成し、かつ第２のセル１１のＮ型半導体領域１４Ｂに２個所のコンタクトホール１４ｃ、１４ｋを通じて形成する。
これ以外は、上述した実施例１と略同様である。それゆえ、図３及び図４において、図１及び図２の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【００３９】
このような構成によれば、基本セル９の第１及び第２のセル１０、１１のＮウエルコンタクト７Ａ、７Ｂに接続するVDD配線１９を垂直方向に余分の面積を占有することなく、第１のセル１０のソース領域となるＰ型半導体領域２Ｂに２個所のコンタクトホール２ｃ、２ｋを通じて接続することができるとともに、第２のセル１１のソース領域となるＰ型半導体領域１２Ｂに２個所のコンタクトホール１２ｃ、１２ｋを通じて接続することができる。同様にして、基本セル９の第１及び第２のセル１０、１１の共通のＰウエルコンタクト８に接続するVDD配線１９を垂直方向に余分の面積を占有することなく、第１のセル１０のソース領域となるＮ型半導体領域４Ｂに２個所のコンタクトホール４ｃ、４ｋを通じて接続することができるとともに、第２のセル１１のソース領域となるＮ型半導体領域１４Ｂに２個所のコンタクトホール１４ｃ、１４ｋを通じて接続することができるようになる。したがって、７本の配線トラック２１〜２７の形成領域を確保した上で、各ソース領域に対してコンタクトホールの数を増加させることができるため、電流駆動能力の大きな出力端子に対して電流が流れる配線の断面積を大きくすることができるので、集積度を低下させることなくエレクトロマイグレーションに対する耐性を強化することができるようになる。
【００４０】
上述したように、Ｐ型半導体領域２Ｂ、１２Ｂ及びＮ型半導体領域４Ｂ、１４Ｂにそれぞれ２個所にコンタクトホールを形成するには、デザインルールで決められたコンタクトホール間の最小スペーシングやコンタクトホールと拡散領域との最小スペーシング、拡散領域とウエルコンタクトとの最小スペーシングを満足できる状態であればよく、VDD配線１９あるいはGND配線２０の直下のコンタクトホール配置可能領域は、必ずしも配線トラック上に位置する必要はない。スペーシングを満足できない場合は、スペーシングを満足させるだけセル間の距離を少し広げるようにする。一般的に、ゲートアレイセルではコンタクトホール間のスペーシングは垂直方向の配線ピッチよりも小さくなる。すなわち、（配線ピッチ≧コンタクトホールのサイズ＋コンタクトホール・ゲート間最小スペーシング×２＋ゲート長さ）となる。したがって、セル間の距離を広げる場合でも、１ピッチ分よりも小さな距離を広げるだけで、上述の最小スペーシングを満足できるようになるため、セルサイズの増加はわずかに抑えることができる。なお、断面積が２倍の矩形の断面を有するコンタクトホールを用いることができれば、コンタクトホール間のスペーシングを考慮する必要がなく、より狭い領域で済むため、セルの面積を増加させずに実効的にコンタクトホールを２個所に配置することと同じ効果が得られる。
【００４１】
特に、実施例２の構成によれば、第１及び第２の両セルにそれぞれソース領域となる半導体領域に対して２個所にコンタクトホールを形成することができるので、２セルに１セルの割合でのみ形成可能という制限を受けないため、ゲートアレイの設計の自由度を向上させることができる、という効果も得られる。
【００４２】
このように、この例の構成によっても実施例１と略同様な効果を得ることができる。
加えて、この例の構成によれば、ゲートアレイの設計の自由度を向上させることができる。
【００４３】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば各実施例では第１のセルと第２のセルとの２つのセルにより基本セルを構成する例で説明したが、これに限らず３つ以上のセルにより基本セルを構成することもできる。また、コンタクトホールを２個所に形成する対象領域は必ずしもソース領域に限ることはない。また、例えば、各実施例に用いられたＭＯＳ型トランジスタは、ゲート絶縁膜としては酸化膜（Oxide）に限ることなく窒化膜（Nitride Film）でも良く、あるいは酸化膜と窒化膜との２重膜構成でも良い。つまり、ＭＩＳ（Metal Insulator Semiconductor)型トランジスタである限り、ＭＯＳ型トランジスタに限らずに、ＭＮＳ(Metal Nitride Semiconductor)型トランジスタでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)型トランジスタでも良い。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施例１であるゲートアレイ半導体装置を構成する基本セルを示す平面図である。
【図２】同基本セルの同一半導体領域の二個所にコンタクトホールを形成した例を示す平面図である。
【図３】この発明の実施例２であるゲートアレイ半導体装置を構成する基本セルを示す平面図である。
【図４】同基本セルの同一半導体領域の二個所にコンタクトホールを形成した例を示す平面図である。
【図５】従来のゲートアレイ半導体装置を構成する基本セルを示す平面図である。
【図６】同ゲートアレイ半導体装置にそれぞれVDD配線及びGND配線を形成した例を示す平面図である。
【図７】従来の半導体装置の構成を示す平面図である。
【図８】従来の半導体装置の構成を示す平面図である。
【符号の説明】
【００４５】
１  Ｎウエル
２Ａ〜２Ｃ、１２Ａ〜１２Ｃ  Ｐ型半導体領域
２ａ〜２ｋ、４ａ〜４ｋ、５ａ、５ｂ、６ａ、６ｂ、７ａ、７ｂ、８ａ、１２ａ〜１２ｋ、１４ａ〜１４ｋ  コンタクトホール
３  Ｐウエル
４Ａ〜４Ｃ、１４〜１４Ｃ  Ｎ型半導体領域
５、１５  第１のゲート
６、１６  第２のゲート
７、７Ａ、７Ｂ  Ｎウエルコンタクト
８  Ｐウエルコンタクト（共通のウエルコンタクト）
９  基本セル
１０  第１のセル
１１  第２のセル
１９  VDD(電源)配線
２０  GND(接地)配線
２１〜２７  配線トラック
Ｑ１、Ｑ２、Ｑ５、Ｑ６  ＰＭＯＳ型トランジスタ
Ｑ３、Ｑ４、Ｑ７、Ｑ８  ＮＭＯＳ型トランジスタ
【図１】
2005175092.tif 000003
【図２】
2005175092.tif 000004
【図３】
2005175092.tif 000005
【図４】
2005175092.tif 000006
【図５】
2005175092.tif 000007
【図６】
2005175092.tif 000008
【図７】
2005175092.tif 000009
【図８】
2005175092.tif 000010