(57)【要約】  【課題】  直交する第１の方向及び第２の方向に複数のセルを配置し、複数のセル間を配線することにより設計される半導体集積回路において、第２層目の配線層の使用頻繁を低くしてセル間の信号配線の自由度を高めることにより、集積度を向上させる。  【解決手段】  この半導体集積回路は、半導体基板と、複数のゲート電極と、第２の方向に隣接する２つのセルにおいて、複数の不純物拡散領域及び複数のゲート電極の内のいずれかに接続された複数の信号配線と、複数の信号配線を挟んで第１の方向に延在する第１の電源配線及び第２の電源配線とを含む第１の配線層と、第１の配線層上に層間絶縁膜を介して形成され、信号配線を含む第２の配線層と、第２の方向に隣接する２つのセルにおいて、第１及び第２の電源配線の間で第１の方向に延在する第３の電源配線及び第４の電源配線を含む第３の配線層とを具備する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
直交する第１の方向及び第２の方向に複数のセルを配置し、前記複数のセル間を配線することにより設計される半導体集積回路であって、
複数の不純物拡散領域が形成された半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
前記半導体基板上に層間絶縁膜を介して形成された第１の配線層であって、第２の方向に隣接する２つのセルにおいて、前記複数の不純物拡散領域及び前記複数のゲート電極の内のいずれかに接続された複数の信号配線と、前記複数の信号配線を挟んで第１の方向に延在する第１の電源配線及び第２の電源配線とを含む前記第１の配線層と、
前記第１の配線層上に層間絶縁膜を介して形成され、信号配線を含む第２の配線層と、
前記第２の配線層又はそれよりも上層の配線層上に層間絶縁膜を介して形成された第３の配線層であって、第２の方向に隣接する２つのセルにおいて、前記第１及び第２の電源配線の間で第１の方向に延在する第３の電源配線及び第４の電源配線を含む前記第３の配線層と、
を具備する半導体集積回路。
【請求項２】
前記第１及び第２の電源配線が、高電位側の電源電位と低電位側の電源電位との内の一方に接続される配線であり、前記第３及び第４の電源配線が、高電位側の電源電位と低電位側の電源電位との内の他方に接続される配線である、請求項１記載の半導体集積回路。
【請求項３】
前記第２の配線層が、第２の方向に延在する第５の電源配線と第６の電源配線とを含む、請求項１又は２記載の半導体集積回路。
【請求項４】
前記第５の電源配線が前記第１及び第２の電源配線に電気的に接続され、前記第６の電源配線が前記第３及び第４の電源配線に電気的に接続されている、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記第２の方向に隣接する２つのセルにおいて、セル内の配線が線対称にレイアウトされている、請求項１〜４のいずれか１項記載の半導体集積回路。
【請求項６】
前記第２の配線層が、複数のセル間を配線するために用いられる信号配線を含む、請求項１〜５のいずれか１項記載の半導体集積回路。
【請求項７】
前記第２の配線層の信号配線が、第２の方向に延在する部分を有する、請求項６記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のセルを配置配線することにより設計されるゲートアレイやスタンダードセル等の半導体集積回路に関する。
【背景技術】
【０００２】
従来は、半導体集積回路のセルのレイアウト設計において、電源配線であるか信号配線であるかを問わず、極力、最下層の配線を使用して所望の機能を実現しようとしており、最下層の配線層だけでは配線できない場合にのみ、上層の配線層（第２層目の配線層や第３層目の配線層等）を順次使用していた。
【０００３】
特に、電源配線は、最下層の配線層において、セルの周辺部に配置されるのが一般的である。しかしながら、例えばゲートアレイのレイアウト設計において、２次元マトリクス状に配置されたベーシックセルの２つの行を用いて中規模回路ブロックをレイアウトする場合には、第１行のベーシックセルと第２行のベーシックセルとを接続する信号配線を、最下層の電源配線と交差しないように、第２層目の配線層に配置する必要がある。したがって、一般的に、第２層目の配線層が頻繁に使用される傾向にあり、第２層目の配線層の配線資源が圧迫される。
【０００４】
このように、第２層目の配線層が頻繁に使用される中規模回路ブロックにおいては、ベーシックセル間のレイアウトが困難となり、レイアウト面積が増加してしまう。さらに、このようなゲートアレイにおいて、半導体チップ全体に渡り、第２層目の配線層において列方向に強化電源配線を設ける場合には、第２層目の配線層が頻繁に使用されている中規模回路ブロックを強化電源配線に重ねて配置することが困難となるので、レイアウト設計における制約が大きくなる。
【０００５】
関連する技術として、下記の特許文献１には、電源配線を増強できると共に、有効なユーザの配線領域を確保でき、しかもコストの増加を抑え得る半導体装置について述べられている。この半導体装置においては、基本単位ブロック内の配線に基づいて、基本単位ブロック間の位置関係を工夫することによって、有効な配線可能領域を増加させ、配線の自由度を高めている。しかしながら、特許文献１に記載されているレイアウト方法は、機能の限定されたメモリセル等のレイアウト設計には適用できるものの、様々な論理セルを予め用意しなければならないＡＳＩＣ（application specific ＩＣ：特定用途向けＩＣ）のレイアウト設計には適用が困難であり、レイアウトの作成にも時間を要する。
【特許文献１】特開２００３−１００９０６号公報（第４〜６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、複数のセルを配置配線することにより設計されるゲートアレイやスタンダードセル等の半導体集積回路において、いかなる機能を有するセルを用いていかなる配置を行うかに係わらず、第２層目の配線層の使用頻繁を低くしてセル間の信号配線の自由度を高めることにより、集積度を向上させたりレイアウト設計を容易にすることを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体集積回路は、直交する第１の方向及び第２の方向に複数のセルを配置し、複数のセル間を配線することにより設計される半導体集積回路であって、複数の不純物拡散領域が形成された半導体基板と、半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、半導体基板上に層間絶縁膜を介して形成された第１の配線層であって、第２の方向に隣接する２つのセルにおいて、複数の不純物拡散領域及び複数のゲート電極の内のいずれかに接続された複数の信号配線と、複数の信号配線を挟んで第１の方向に延在する第１の電源配線及び第２の電源配線とを含む第１の配線層と、第１の配線層上に層間絶縁膜を介して形成され、信号配線を含む第２の配線層と、第２の配線層又はそれよりも上層の配線層上に層間絶縁膜を介して形成された第３の配線層であって、第２の方向に隣接する２つのセルにおいて、第１及び第２の電源配線の間で第１の方向に延在する第３の電源配線及び第４の電源配線を含む第３の配線層とを具備する。
【０００８】
ここで、第１及び第２の電源配線が、高電位側の電源電位と低電位側の電源電位との内の一方に接続される配線であり、第３及び第４の電源配線が、高電位側の電源電位と低電位側の電源電位との内の他方に接続される配線であっても良い。
【０００９】
また、第２の配線層が、第２の方向に延在する第５の電源配線と第６の電源配線とを含むようにしても良い。その場合に、第５の電源配線が第１及び第２の電源配線に電気的に接続され、第６の電源配線が第３及び第４の電源配線に電気的に接続されるようにしても良い。
【００１０】
さらに、第２の方向に隣接する２つのセルにおいて、セル内の配線が線対称にレイアウトされるようにしても良い。第２の配線層は、複数のセル間を配線するために用いられる信号配線を含んでも良いし、第２の配線層の信号配線が、第２の方向に延在する部分を有するようにしても良い。
【発明の効果】
【００１１】
本発明によれば、第２の方向に隣接する２つのセルにおいて第１及び第２の電源配線の間で第１の方向に延在する第３の電源配線及び第４の電源配線を第３の配線層に設けるようにしたので、いかなる機能を有するセルを用いていかなる配置を行うかに係わらず、第２層目の配線層の使用頻繁を低くしてセル間の信号配線の自由度を高め、集積度を向上させたりレイアウト設計を容易にすることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１に、本発明の第１の実施形態に係る半導体集積回路におけるセル構造を示す。この半導体集積回路は、いわゆるＰ＆Ｒ（Ｐｌａｃｅ  ａｎｄ  Ｒｏｕｔｅ：配置配線）ツールと呼ばれる自動配置配線プログラムを用いて、Ｘ方向及びＹ方向に複数のベーシックセルを配置し、これらのベーシックセル間を配線することにより設計される。図１においては、半導体基板内に形成される不純物拡散領域と半導体基板上に形成されるゲート電極のみを、Ｙ軸方向に隣接する２つのベーシックセル１及び２について示している。
【００１３】
図１に示すように、ベーシックセル１は、半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極１０Ａ及び１０Ｂと、ゲート電極１０Ａ及び１０Ｂの両側の半導体基板内に形成された複数のＰ型不純物拡散領域１１Ａ〜１１Ｃ及び複数のＮ型不純物拡散領域１２Ａ〜１２Ｃとを含んでいる。
【００１４】
また、ベーシックセル２は、半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極２０Ａ及び２０Ｂと、ゲート電極２０Ａ及び２０Ｂの両側の半導体基板内に形成された複数のＰ型不純物拡散領域２１Ａ〜２１Ｃ及び複数のＮ型不純物拡散領域２２Ａ〜２２Ｃとを含んでいる。
【００１５】
これらの不純物拡散領域とゲート電極等によって複数のトランジスタが形成されており、これらのトランジスタ間を複数の配線層を用いて接続することにより、所望の回路が構成される。
【００１６】
そのような回路の例として、図２に、２つのベーシックセルによってそれぞれ実現される２つのＮＡＮＤ回路を示す。図２に示すように、第１のＮＡＮＤ回路は、ＰチャネルＭＯＳトランジスタＱＰ１１及びＱＰ１２と、ＮチャネルＭＯＳトランジスタＱＮ１１及びＱＮ１２とによって構成される。トランジスタＱＰ１１及びＱＮ１１のゲートには、入力信号ＩＮ１１が供給され、トランジスタＱＰ１２及びＱＮ１２のゲートには、入力信号ＩＮ１２が供給され、トランジスタＱＰ１１及びＱＰ１２及びＱＮ１２のドレインからは、出力信号ＯＵＴ１が出力される。
【００１７】
入力信号ＩＮ１１及びＩＮ１２の両方がハイレベルとなった場合に、トランジスタＱＰ１１及びＱＰ１２がオフし、トランジスタＱＮ１１及びＱＮ１２がオンするので、出力信号ＯＵＴ１がローレベルとなる。それ以外の場合には、トランジスタＱＰ１１又はＱＰ１２がオンし、トランジスタＱＮ１１又はＱＮ１２がオフするので、出力信号ＯＵＴ１がハイレベルとなる。
【００１８】
また、第２のＮＡＮＤ回路は、ＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２と、ＮチャネルＭＯＳトランジスタＱＮ２１及びＱＮ２２とによって構成される。トランジスタＱＰ２１及びＱＮ２１のゲートには、入力信号ＩＮ２１が供給され、トランジスタＱＰ２２及びＱＮ２２のゲートには、入力信号ＩＮ２２が供給され、トランジスタＱＰ２１及びＱＰ２２及びＱＮ２２のドレインからは、出力信号ＯＵＴ２が出力される。さらに、第１のＮＡＮＤ回路の出力信号ＯＵＴ１が、第２のＮＡＮＤ回路の入力信号ＩＮ２２として供給される。
【００１９】
入力信号ＩＮ２１及びＩＮ２２の両方がハイレベルとなった場合に、トランジスタＱＰ２１及びＱＰ２２がオフし、トランジスタＱＮ２１及びＱＮ２２がオンするので、出力信号ＯＵＴ２がローレベルとなる。それ以外の場合には、トランジスタＱＰ２１又はＱＰ２２がオンし、トランジスタＱＮ２１又はＱＮ２２がオフするので、出力信号ＯＵＴ２がハイレベルとなる。
【００２０】
図３は、本発明の第１の実施形態に係る半導体集積回路の平面図である。図３においては、図１に示すセル構造を用いて図２に示す２つのＮＡＮＤ回路を実現する２つのベーシックセルのみを示している。なお、絶縁膜は省略する。図３に示すように、ベーシックセル１内の配線とベーシックセル２内の配線とは、Ｘ軸に関して対称にレイアウトされており、Ｘ軸方向に延在する電源電位ＶＤＤの電源配線１５Ａ及び２５Ａが外側に、Ｘ軸方向に延在する電源電位ＶＳＳの電源配線１５Ｂ及び２５Ｂが内側に設けられている。また、ベーシックセル１とベーシックセル２との間には、信号配線が接続される。
【００２１】
本実施形態においては、電源電位ＶＤＤの電源配線１５Ａ及び２５Ａを第１層目の配線層に設け、電源電位ＶＳＳの電源配線１５Ｂ及び２５Ｂを第３層目の配線層に設けているが、電源電位ＶＳＳの電源配線１５Ｂ及び２５Ｂを第４層目又はそれよりも上層の配線層に設けるようにしても良い。
【００２２】
ベーシックセル１においては、トランジスタＱＰ１１及びＱＰ１２のソースとなるＰ型不純物拡散領域１１Ａ及び１１Ｃが、第１層目の層間絶縁膜に設けられたコンタクトホール１６Ａ及び１６Ｂを通して、第１層目の配線層に形成された電源電位ＶＤＤの電源配線１５Ａに接続されている。また、トランジスタＱＮ１１のソースとなるＮ型不純物拡散領域１２Ａが、第１層目の層間絶縁膜に設けられたコンタクトホールと第２及び第３層目の層間絶縁膜に設けられたスルーホール１６Ｃを通して、第３層目の配線層に形成された電源電位ＶＳＳの電源配線１５Ｂに接続されている。
【００２３】
さらに、第１層目の配線層に形成された信号配線１３Ａによって、トランジスタＱＰ１１及びＱＰ１２のドレインとなるＰ型不純物拡散領域１１Ｂが、第１層目の層間絶縁膜に設けられたコンタクトホール１４Ａ及び１４Ｂを通して、トランジスタＱＮ１２のドレインとなるＮ型不純物拡散領域１２Ｃに接続されている。このようにして、ベーシックセル１内部の配線が行われる。
【００２４】
一方、ベーシックセル２においては、トランジスタＱＰ２１及びＱＰ２２のソースとなるＰ型不純物拡散領域２１Ａ及び２１Ｃが、第１層目の層間絶縁膜に設けられたコンタクトホール２６Ａ及び２６Ｂを通して、第１層目の配線層に形成された電源電位ＶＤＤの電源配線２５Ａに接続されている。また、トランジスタＱＮ２１のソース領域となるＮ型不純物拡散領域２２Ａが、第１層目の層間絶縁膜に設けられたコンタクトホールと第２及び第３層目の層間絶縁膜に設けられたスルーホール２６Ｃを通して、第３層目の配線層に形成された電源電位ＶＳＳの電源配線２５Ｂに接続されている。
【００２５】
さらに、第１層目の層間絶縁膜上に形成された信号配線２３によって、トランジスタＱＰ２１及びＱＰ２２のドレインとなるＰ型不純物拡散領域２１Ｂが、第１層目の層間絶縁膜に設けられたコンタクトホール２４Ａ及び２４Ｂを通して、トランジスタＱＮ２２のドレインとなるＮ型不純物拡散領域２２Ｃに接続されている。このようにして、ベーシックセル２内部の配線が行われる。
【００２６】
また、複数のベーシックセル間の信号配線として、第１層目の配線層に形成された入力信号ＩＮ１１の信号配線１７Ａが、第１層目の層間絶縁膜に設けられたスルーホール１８Ａを通して、ゲート電極１０Ａに接続され、第１層目の配線層に形成された入力信号ＩＮ１２の信号配線１７Ｂが、第１層目の層間絶縁膜に設けられたスルーホール１８Ｂを通して、ゲート電極１０Ｂに接続されている。
【００２７】
さらに、第１層目の配線層に形成された入力信号ＩＮ２１の信号配線２７Ａが、第１層目の層間絶縁膜に設けられたスルーホール２８Ａを通して、ゲート電極２０Ａに接続され、第１のＮＡＮＤ回路の出力信号の信号配線１３Ｂが、第１層目の層間絶縁膜に設けられたスルーホール２８Ｂを通して、入力信号ＩＮ２２の信号配線としてゲート電極２０Ｂに接続される。
【００２８】
図４は、図３のＩＶ−ＩＶ面における断面図である。図４においては、トランジスタＱＰ１１及びＱＰ１２が示されている。図４に示すように、半導体基板３上には、ゲート絶縁膜を介してゲート電極１０Ａ及び１０Ｂが形成されている。また、ゲート電極１０Ａ及び１０Ｂの間の半導体基板３内には、トランジスタＱＰ１１及びＱＰ１２のドレインとなるＰ型不純物拡散領域１１Ｂが形成されており、ゲート電極１０Ａ及び１０Ｂの外側の半導体基板３内には、トランジスタＱＰ１１及びＱＰ１２のソースとなるＰ型不純物拡散領域１１Ａ及び１１Ｃが形成されている。
【００２９】
さらに、半導体基板１０上には、第１層目の層間絶縁膜３１を介して、電源電位ＶＤＤの電源配線１５Ａを含む第１層目の配線層が形成されている。電源電位ＶＤＤの電源配線１５Ａは、層間絶縁膜３１に形成されたコンタクトホール１６Ａ及び１６Ｂを通して、Ｐ型不純物拡散領域１１Ａ及び１１Ｃにそれぞれ接続されている。なお、第１層目の配線層上には、第２層目の層間絶縁膜３２が形成され、第２層目の層間絶縁膜３２上には、第３層目の層間絶縁膜３３が形成されている。さらに、第３層目の層間絶縁膜３３上には、保護膜３４が形成されている。
【００３０】
図５は、図３のＶ−Ｖ面における断面図である。図５においては、トランジスタＱＮ１１及びＱＮ１２が示されている。図５に示すように、半導体基板３上には、ゲート絶縁膜を介してゲート電極１０Ａ及び１０Ｂが形成されている。また、ゲート電極１０Ａ及び１０Ｂの間の半導体基板３内には、トランジスタＱＮ１１のドレイン及びトランジスタＱＮ１２のソースとなるＮ型不純物拡散領域１２Ｂが形成されており、ゲート電極１０Ａ及び１０Ｂの外側の半導体基板３内には、トランジスタＱＮ１１のソースとなるＮ型不純物拡散領域１２Ａ及びトランジスタＱＮ１２のドレインとなるＮ型不純物拡散領域１２Ｃが形成されている。
【００３１】
さらに、半導体基板３上には、第１層目の層間絶縁膜３１を介して、第１層目の配線層が形成されている。また、第１層目の配線層上には、第２層目の層間絶縁膜３２を介して、第２層目の配線層が形成されている。さらに、第２層目の配線層上には、第３層目の層間絶縁膜３３を介して、電源電位ＶＳＳの電源配線１５Ｂを含む第３層目の配線層が形成されている。電源電位ＶＳＳの電源配線１５Ｂは、層間絶縁膜３１に形成されたコンタクトホール３５と層間絶縁膜３２及び３３に形成されたスルーホール１６Ｃを通して、Ｎ型不純物拡散領域１２Ａに接続されている。なお、第３層目の配線層上には、保護膜３４が形成されている。
【００３２】
このように、ベーシックセル１及び２において内側に配置される電源電位ＶＳＳの電源配線１５Ｂ及び２５Ｂを第３層目の配線層に形成することにより、従来は電源配線を避けて第２層目の配線層に形成されていた信号配線１３Ｂを、第１層目の配線層に形成することができるようになる。その結果、第２層目の配線層にゆとりが生じ、図３及び図５に示す信号配線１７Ａのように、従来は同一の配線層において配線することができなかった信号配線を、第２層目の配線層のみにおいて形成することが可能となる。
【００３３】
図６は、図３のＶＩ−ＶＩ面における断面図である。図６に示すように、半導体基板１０上には、第１層目の層間絶縁膜３１を介して、信号配線１３Ｂを含む第１層目の配線層が形成されている。また、第１層目の配線層上には、第２層目の層間絶縁膜３２を介して、信号配線１７Ａを含む第２層目の配線層が形成されている。
【００３４】
次に、本発明の第２の実施形態について説明する。
図７は、本発明の第２の実施形態に係る半導体集積回路の平面図である。図７においては、Ｙ軸方向に隣接する２つの行における８個のベーシックセルによって実現される中規模回路ブロック内の電源配線及び信号配線を示している。
【００３５】
これらのベーシックセルにおいては、半導体基板内に形成された不純物拡散領域や半導体基板上にゲート絶縁膜を介して形成されたゲート電極によって複数のトランジスタが形成されており、これらのトランジスタ間を複数の配線層を用いて接続することにより、所望の回路が形成されている。
【００３６】
本実施形態においては、中規模回路ブロックのＹ軸方向周辺部に位置する電源電位ＶＤＤの電源配線４１及び４２が第１層目の配線層に設けられており、中規模回路ブロックのＹ軸方向中央部近傍に位置する電源電位ＶＳＳの電源配線４３及び４４が第３層目の配線層に設けられている。なお、第１〜第３層目の配線層は、ハッチングの有無及び方向によって区別される。
【００３７】
本実施形態によれば、Ｘ軸方向に延在する電源電位ＶＳＳの電源配線４３及び４４と交差する信号配線４５等を、第１層目の配線層に形成することができる。その結果、第２層目の配線層に形成すべき信号配線は信号配線４６のみとなり、第２層目の配線層において複数のベーシックセル間の配線が非常に容易となり、複雑な回路ブロックを形成する場合においても集積度を向上させることができる。
【００３８】
比較のために、図８に、従来の半導体集積回路の平面図を示す。図８に示すように、従来の半導体集積回路においては、電源電位ＶＤＤの電源配線５１及び５２と、電源電位ＶＳＳの電源配線５３及び５４との両方を、第１層目の配線層に設けている。したがって、Ｘ軸方向に延在するＶＳＳの電源配線５１及び５２と交差するＹ軸方向の信号配線５５及び５６等を第２層目の配線層に形成しなければならないので、図７に示す半導体集積回路よりも第２層目の配線層における配線領域を圧迫していることが分かる。
【００３９】
このように、隣接する２つのセルの隣接部近傍に位置する電源配線を第３層目又はそれよりも上層の配線層に設けることにより、第２層目の配線層に形成される信号配線を減少させ、信号配線の設計を容易にし、また、セル間の配線のために第２層目の配線層を有効に利用することが可能となる。
【００４０】
図９は、本発明の第３の実施形態に係る半導体集積回路の平面図である。図９は、図７に示す半導体集積回路の第２層目の配線層に強化電源配線を設ける例を示している。図９に示すように、第２層目の配線層に形成される信号配線を減少させることにより、第２層目の配線層に、電源電位ＶＤＤの強化電源配線６１及び電源電位ＶＳＳの強化電源配線６２を設けることができる。これにより、レイアウト面積を増加させることなく、電源電圧を安定化することが可能となる。
【産業上の利用可能性】
【００４１】
以上、ゲートアレイを例にとって説明したが、本発明は、複数のセルを配置配線することにより設計されるスタンダードセル等の半導体集積回路においても利用することが可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係る半導体集積回路におけるセル構造を示す図。
【図２】２つのベーシックセルによって実現される２つのＮＡＮＤ回路を示す図。
【図３】本発明の第１の実施形態に係る半導体集積回路の平面図。
【図４】図３のＩＶ−ＩＶ面における断面図。
【図５】図３のＶ−Ｖ面における断面図。
【図６】図３のＶＩ−ＶＩ面における断面図。
【図７】本発明の第２の実施形態に係る半導体集積回路の平面図。
【図８】従来の半導体集積回路の平面図。
【図９】本発明の第３の実施形態に係る半導体集積回路の平面図。
【符号の説明】
【００４３】
１、２  ベーシックセル、  ３  半導体基板、  １０Ａ、１０Ｂ、２０Ａ、２０Ｂ  ゲート電極、  １１Ａ〜１１Ｃ、２１Ａ〜２１Ｃ  Ｐ型不純物拡散領域、  １２Ａ〜１２Ｃ、２２Ａ〜２２Ｃ  Ｎ型不純物拡散領域、  １３Ａ、１３Ｂ、１７Ａ、１７Ｂ、２３、２７Ａ、４５、４６、５５、５６  信号配線、  １４Ａ、１４Ｂ、１６Ａ、１６Ｂ、２４Ａ、２４Ｂ、２６Ａ、２６Ｂ、３５  コンタクトホール、  １５Ａ、１５Ｂ、２５Ａ、２５Ｂ、４１〜４４、５１〜５４  電源配線、  １６Ｃ、１８Ａ、１８Ｂ、２６Ｃ、２８Ａ、２８Ｂ  スルーホール、  ３１〜３３  層間絶縁膜、  ３４  保護膜、  ６１、６２  強化電源配線、  ＱＰ１１〜ＱＰ２２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１１〜ＱＮ２２  ＮチャネルＭＯＳトランジスタ
【図１】
2005175001.tif 000003
【図２】
2005175001.tif 000004
【図３】
2005175001.tif 000005
【図４】
2005175001.tif 000006
【図５】
2005175001.tif 000007
【図６】
2005175001.tif 000008
【図７】
2005175001.tif 000009
【図８】
2005175001.tif 000010
【図９】
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