(57)【要約】【課題】感熱素子下の半導体層の拡散構造に制限されることがなく、感熱素子を半導体基板と電気的に分離して配置できる半導体装置を提供する。【解決手段】半導体装置１１はＮ＋型のシリコンからなる半導体基板１２上に形成されたトレンチゲート構造のＭＯＳＦＥＴ２２を備えている。半導体基板１２の片面に第１の半導体層１３が設けられ、第１の半導体層１３上にチャネル領域形成層の第２の半導体層１４が設けられている。第２の半導体層１４の表面部の一部に第３の半導体層１５が設けられ、ソース領域を構成している。第３の半導体層１５及び第２の半導体層１４を貫いて第１の半導体層１３に達するようにトレンチ１６が設けられている。第１の半導体層１３の一領域上には第１の絶縁層２３が形成され、その一領域上には所定の電位に固定された導電層２４が形成されている。導電層２４上に第２の絶縁層２６が形成され、第２の絶縁層２６上に多結晶シリコンダイオード２７が形成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体層を有する半導体基板と、
前記半導体基板に形成され、前記半導体層を構成要素の一部として動作する半導体素子と、
前記半導体層の一領域上に形成された第１の絶縁層と、
前記第１の絶縁層の一領域上に形成され所定の電位に固定された導電層と、
前記導電層上に形成された第２の絶縁層と、
前記第２の絶縁層上に形成された半導体よりなる感熱素子と
を備えたことを特徴とする半導体装置。
【請求項２】
前記感熱素子は多結晶シリコンダイオードである請求項１に記載の半導体装置。
【請求項３】
前記半導体素子はパワー素子である請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記導電層は多結晶シリコンで形成されている請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体素子はゲートを備え、前記ゲートが多結晶シリコンで形成されている請求項４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、詳しくは温度検出機能を有する半導体装置に関する。
【０００２】
【従来の技術】
従来、能動機能をもつ半導体素子の動作時の異常な温度上昇による破壊を避けるために、感熱素子により半導体基板の温度を検出し、その検出信号により半導体素子を制御して熱破壊を避けるようにしたものがある。しかしながら、同一の半導体基板内で半導体層と感熱素子とが電気的に絶縁されていないので、寄生動作が生じる等の問題がある。
【０００３】
半導体基板と感熱素子部との間を、電気的に分離し、温度検出機能を損なう事なく寄生動作がない半導体装置が提案されている（例えば、特許文献１参照）。
図３に特許文献１に記載された半導体装置４０の部分断面図を示す。半導体装置４０はドレイン電極４１と、Ｎ＋型のシリコン基板４２と、シリコン基板４２上に形成されたＮ型のドリフト層４３をその構成要素の一部として動作する図示しない半導体素子を備えている。Ｎ型のドリフト層４３の一領域上に絶縁膜４４が形成され、Ｎ＋型のシリコン基板４２の温度を検出するために絶縁膜４４上に多結晶シリコンダイオードよりなる感熱素子４５が形成されている。感熱素子４５下のＮ型のドリフト層４３の一領域にＮ型のドリフト層４３との間でＰＮ接合を形成するＰ形拡散層４６が形成されている。Ｐ形拡散層４６には電極４７が接続されており、ソース電位に固定されている。この構造によると、感熱素子４５を半導体素子のドレイン電位から電気的に分離することができるので、感熱素子４５はドレイン電位の影響を受けることがなく、寄生動作をなくして、より精度が高い温度検出を行うことができる。
【０００４】
【特許文献１】
特許第２７０１８２４号公報（明細書の段落［０００９］〜［００１４］、図２）
【０００５】
【発明が解決しようとする課題】
ところが、特許文献１に開示された半導体装置の構成においては、感熱素子下にＰＮ接合を形成しなければならない。その為、感熱素子の配置位置は感熱素子下の半導体層にＰＮ接合を形成できる位置に制限されるという問題がある。
【０００６】
本発明は前記問題点を解決するためになされたものであって、その目的は、  感熱素子下の半導体層の拡散構造に制限されずに、感熱素子を半導体基板と電気的に分離して配置できる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、半導体層を有する半導体基板と、半導体基板に形成され半導体層を構成要素の一部として動作する半導体素子とを有している。前記半導体層の一領域上には第１の絶縁層が形成され、第１の絶縁層の一領域上には所定の電位に固定された導電層が形成されている。前記導電層上に第２の絶縁層が形成され、第２の絶縁層上に半導体よりなる感熱素子が形成されている。ここで「所定の電位に固定された」とは、導電層の電位の変動が、感熱素子の検出精度が許容範囲内に収まる範囲に保持されることを意味する。
【０００８】
従って、この発明では、感熱素子下の半導体層の拡散構造に制限されずに半導体基板と感熱素子部との間を、電気的に分離し、温度検出機能を損なう事なく寄生動作をなくすことができる。
【０００９】
請求項２に記載の発明は、請求項１に記載の発明において前記感熱素子は多結晶シリコンダイオードである。従って、感熱素子の製造工程が簡単になる。
請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記半導体素子はパワー素子である。従って、この発明では高温に達しやすいパワー素子を有する半導体装置において温度検出が良好に行われ、半導体素子の熱破壊の回避が可能になる。
【００１０】
請求項４に記載の発明は、請求項１〜請求項３のいずれか一項に記載の発明において、前記導電層は多結晶シリコンで形成されている。従って、この発明では導電層の形成が容易になる。
【００１１】
請求項５に記載の発明は、請求項４に記載の発明において、前記半導体素子はゲートを備え、前記ゲートが多結晶シリコンで形成されている。従って、この発明では半導体素子のゲートと導電層とが同じ多結晶シリコンで形成されているため、前記ゲート及び前記導電層を同時に同じ工程で形成できる。
【００１２】
【発明の実施の形態】
以下、本発明をＮチャネルのＭＯＳＦＥＴを備えた半導体装置に具体化した一実施の形態を図１に従って説明する。図１は本発明の半導体装置の模式断面図である。なお、図１において断面のハッチングの一部を省略している。
【００１３】
図１に示すように、半導体装置１１は、第１導電型（この実施形態ではＮ＋型）のシリコンからなる半導体基板１２を備え、半導体基板１２の片面にドレイン領域（ドリフト層）を形成する第１導電型（この実施形態ではＮ型）の第１の半導体層１３が設けられている。第１の半導体層１３の半導体基板１２と反対側の面には、感熱素子を形成する部分を除いてチャネル領域形成層の第２の導電型（この実施形態ではＰ型）の第２の半導体層１４が設けられている。第２の半導体層１４の表面部の一部に第１導電型（この実施形態ではＮ＋型）の第３の半導体層１５が設けられている。第３の半導体層１５はソース領域を構成している。そして、第３の半導体層１５及び第２の半導体層１４を貫いて第１の半導体層１３に達するようにトレンチ１６が設けられている。
【００１４】
トレンチ１６の内壁面にはゲート酸化膜１７が形成され、ゲート酸化膜１７の上からトレンチ１６を埋めるように多結晶シリコンで形成されたゲートとしてのゲート電極１８が設けられている。即ち、ゲート電極１８はトレンチ１６内にゲート酸化膜１７を介して設けられている。ゲート酸化膜１７及びゲート電極１８のトレンチ１６開口側端部と、第３の半導体層１５の一部とを覆うように絶縁層１９が形成されている。第２の半導体層１４及び第３の半導体層１５の露出表面と、絶縁層１９とを覆い、感熱素子を形成する部分を除いてソース電極２０が形成され、半導体基板１２の裏側（第１の半導体層１３と反対側の面）にはドレイン電極２１が形成されている。ゲート電極１８、ソース電極２０及びドレイン電極２１にはゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄがそれぞれ接続されている。半導体素子としてのパワーＭＯＳＦＥＴ２２は、前記の半導体基板１２と、第１の半導体層１３と、第２の半導体層１４と、第３の半導体層１５と、ゲート酸化膜１７と、ゲート電極１８と、絶縁層１９と、ソース電極２０とから構成されている。
【００１５】
第１の半導体層１３の表面部の一部に第１の絶縁層２３が形成され、第１の絶縁層２３の表面部の一部に多結晶シリコンで形成された導電層２４が設けられている。ただしソース電極２０と第１の半導体層１３は接合されていない。この導電層２４は電極２５がソース電極２０と接続され、ソース電位に固定されている。即ち、半導体層の一領域上に形成された第１の絶縁層２３の一領域上に、所定の電位に固定された導電層２４が形成されている。導電層２４を覆うように酸化膜で形成された第２の絶縁層２６が設けられている。第２の絶縁層２６上に感熱素子としての多結晶シリコンダイオード２７が形成されている。以上の実施形態において、ゲート電極１８と導電層２４は同じ工程で造ることができる。
【００１６】
次に、上記のように構成された半導体装置１１の作用について説明する。
ドレイン電極２１の電位がソース電極２０の電位より高く、ゲート電極１８の電位がソース電極２０の電位より高くなるようにゲート電圧を印加しゲート電圧が閾値電圧を超えると、トレンチ１６の側面の第２の半導体層１４の表面にチャネルが形成される。そして、電子が第３の半導体層１５からチャネルを介して第１の半導体層１３および半導体基板１２に流れ込み、パワーＭＯＳＦＥＴ２２がオン状態になる。パワーＭＯＳＦＥＴ２２がオン状態になると、半導体装置１１の温度が変化する。感熱素子である多結晶シリコンダイオード２７は一定の温度係数を持つ為に、半導体装置１１の温度変化に対応して電圧が変化することにより半導体装置１１の温度が検出できる。
【００１７】
ここで、多結晶シリコンダイオード２７はパワーＭＯＳＦＥＴ２２の構成要素である半導体層上に形成されているので、パワーＭＯＳＦＥＴ２２の動作状態に応じて半導体層の電位が変化し、多結晶シリコンダイオード２７の温度検出精度が悪化する可能性がある。
【００１８】
しかし、本実施形態では、第１の半導体層１３の上に第１の絶縁層２３を介して所定の電位に固定された導電層２４が形成され、その上に第２の絶縁層２６を介して多結晶シリコンダイオード２７が形成されている。その為に、多結晶シリコンダイオード２７は、パワーＭＯＳＦＥＴ２２のドレイン電位から電気的に分離され、ドレイン電位の影響を受けることがなくなり、多結晶シリコンダイオード２７の電位は安定する。従って、上記のような寄生動作をなくすことができ、精度の高い温度検出を行うことができる。
【００１９】
本実施形態によれば以下に示す効果がある。
（１）  温度検出機能を有する半導体装置１１において、第１の半導体層１３の上に第１の絶縁層２３を介して所定の電位に固定された導電層２４が形成され、その上に第２の絶縁層２６を介して多結晶シリコンダイオード２７が形成されている。従って、半導体層の電位の影響をなくすことができ、感熱素子としての多結晶シリコンダイオード２７の温度検出精度が高くなる。
【００２０】
（２）  多結晶シリコンダイオード２７下の半導体層の拡散構造に制限されることなく、多結晶シリコンダイオード２７を半導体基板１２と電気的に分離して配置することができる。従って、例えば半導体素子がパワー素子ならば、多結晶シリコンダイオード２７を半導体装置１１の温度上昇が大きな領域に配置が可能となり、パワー素子が過熱状態となる前に、確実に半導体装置１１の温度検出ができる。
【００２１】
（３）  感熱素子は多結晶シリコンダイオード２７によって形成されている。従って、感熱素子の製造が簡単になる。
（４）  半導体素子としてのパワーＭＯＳＦＥＴ２２のゲート電極１８と導電層２４とが、多結晶シリコンによって形成されている。従って、ゲート電極１８及び導電層２４の形成が同時に同じ形成工程で行えるので、製造が簡単となる。
【００２２】
（５）  パワーＭＯＳＦＥＴ２２がトレンチゲート構造を有しているため、半導体素子の高密度化が図られ、発熱し易いが、半導体装置１１の温度を正確に検出することにより、過熱状態になるのを防止できる。
【００２３】
尚、実施の形態は前記に限定されるものではなく、例えば次のように適宜に変更して実施することもできる。
○  半導体素子は、トレンチ構造を有するＭＯＳＦＥＴ２２に限らず、トレンチ構造を有するＩＧＢＴに適用してもよい。ＮチャネルのＩＧＢＴに適用する場合は、第２導電型（Ｐ＋型）の半導体基板１２が使用される。そして、半導体基板１２の片側に第１導電型（Ｎ＋型）の半導体層を介して、該半導体層より不純物濃度が低い第１導電型（Ｎ型）の第１の半導体層１３が積層されている点を除いて、ＭＯＳＦＥＴ２２と同じ構成となる。ただし、ＩＧＢＴの場合は、ＭＯＳＦＥＴ２２においてソース電極２０と呼ばれた電極がエミッタ電極と呼ばれてその端子はエミッタ端子となり、ドレイン電極２１と呼ばれた電極はコレクタ電極と呼ばれてその端子はコレクタ端子となる。また、ソース領域はエミッタ領域と呼ばれる。この場合も、ＩＧＢＴにおいて、前記（１）〜（５）等と同様な効果が得られる。
【００２４】
○  Ｎチャネル型の半導体装置に代えて、Ｐチャネル型の半導体装置としてもよい。この場合、第１導電型の不純物と第２導電型の不純物とを逆に用いればよい。例えば、ＭＯＳＦＥＴ２２の場合、半導体基板１２をＰ＋型、第１の半導体層１３をＰ型、第２の半導体層１４をＮ型、第３の半導体層１５をＰ型とする。
【００２５】
○  半導体素子は、トレンチゲート構造のＭＯＳＦＥＴ２２に限らず、例えば、図２に示す縦型のＭＯＳＦＥＴ３０であってもよい。第１の半導体層１３の半導体素子領域内の表面にＰ−ウェル３１が形成され、Ｐ−ウェル３１の表面に第３の半導体層１５が形成されている。Ｐ−ウェル３１に挟まれた第１の半導体層１３の表面に絶縁層３２が形成され、絶縁層３２上にゲート電極３３が形成されている。ゲート電極３３の表面は絶縁膜３４を介してソース電極２０で覆われている。この場合も、多結晶シリコンダイオード２７下の半導体層の拡散構造に制限されることなく、多結晶シリコンダイオード２７を半導体基板１２と電気的に分離して配置することができる。
【００２６】
○  導電層２４を所定の電位に固定する方法は電極２５をソース電極２０と接続することに限らず、例えば、ＭＯＳＦＥＴ２２のドライバ側の基準電圧部に接続してもよい。
【００２７】
○  半導体装置１１として、パワー素子以外の半導体素子のみを有するものに適用してもよい。
○  導電層２４は、多結晶シリコン以外の導電体でもよい。
【００２８】
○  実施の形態において第１の半導体層１３の直上に第１の絶縁層２３を介して所定の電位に固定された導電層２４が形成されたが、これに限定されない。例えば第２の半導体層１４またはＰ−ウェル３１の直上に第１の絶縁層２３を介して所定の電位に固定された導電層２４が形成されてもよい。
【００２９】
以下の技術的思想（発明）は前記実施の形態から把握できる。
（１）  請求項３〜請求項５のいずれか一項に記載の発明において、前記半導体素子はトレンチゲート構造を有するＭＯＳＦＥＴ又はＩＧＢＴである。
【００３０】
【発明の効果】
以上詳述したように、請求項１〜請求項５に記載の発明によれば、感熱素子下の半導体層の拡散構造に制限されずに、感熱素子を半導体基板と電気的に分離して配置できる。
【図面の簡単な説明】
【図１】一実施の形態の半導体装置の模式断面図。
【図２】別の実施の形態の半導体装置の模式断面図。
【図３】従来例を示す半導体装置の模式断面図。
【符号の説明】
１１…半導体装置、１２…半導体基板、１３…第１の半導体層、１４…第２の半導体層、１５…第３の半導体層、１６…トレンチ、１８…ゲートとしてのゲート電極、２２，３０…半導体素子としてのパワーＭＯＳＦＥＴ、２３…第１の絶縁層、２４…導電層、２６…第２の絶縁層、２７…感熱素子としての多結晶シリコンダイオード。
【図１】
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【図２】
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【図３】
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