(57)【要約】【課題】  ＰＬＬを構成する回路ユニットと平滑回路との接続状態を容易に確認できる自己テスト機能を備えたＰＬＬ回路を提供する。【解決手段】  ＶＣＯ１７で発振させた信号と基準信号とが入力される位相比較器１１と、位相比較器１１の出力信号の電圧を昇降するためのチャージポンプ１６と、該チャージポンプ１６から出力された信号を平滑化してＶＣＯ１７へ入力する平滑回路３０とを有し、基準信号と概ね同一の位相特性を持った信号をＶＣＯ１７に発振させるＰＬＬ回路であって、位相比較器１１、チャージポンプ１５及びＶＣＯ１７を含む回路ユニット１０と、これと別体として構成された平滑回路３０とは、回路ユニット１０が備える端子Ｐを介して電気的に接続されており、回路ユニット１０は、平滑回路３０を構成するコンデンサＣを強制的に放充電するタイミング制御回路１３と、平滑回路３０のコンデンサＣの充電が完了するまでに要する時間を計測するカウンタ１２とを有する。【選択図】  図１
2005204013.tif 000002
【特許請求の範囲】
【請求項１】
ＶＣＯで発振させた信号と基準信号とが入力される位相比較器と、該位相比較器の出力信号の電圧を昇降するためのチャージポンプと、該チャージポンプから出力された信号を平滑化して前記ＶＣＯへ入力する平滑回路とを有し、前記基準信号と概ね同一の位相特性を持った信号を前記ＶＣＯに発振させるＰＬＬ回路であって、
前記位相比較器、前記チャージポンプ及び前記ＶＣＯを含む回路ユニットと、これと別体として構成された前記平滑回路とは、前記回路ユニットが備える接点部を介して電気的に接続されており、
前記回路ユニットは、
前記平滑回路を構成する容量性素子を強制的に放電させる放電手段と、
前記平滑回路を構成する容量性素子を充電する充電手段と、
前記平滑回路の容量性素子の充電が完了するまでに要する時間を計測する計測手段とを有することを特徴とする自己テスト機能を備えたＰＬＬ回路。
【請求項２】
前記回路ユニットは、前記位相比較器からの出力信号が入力されるカウンタをさらに有し、
前記計測手段は、前記カウンタのカウント値に基づいて、前記平滑回路の容量性素子の充電が完了するまでの時間を計測することを特徴とする請求項１記載の自己テスト機能を備えたＰＬＬ回路。
【請求項３】
前記放電手段を駆動させて前記平滑回路を構成する容量性素子を放電させた後に、前記充電手段を駆動させて前記平滑回路を構成する容量性素子を充電し、前記回路ユニットと前記平滑回路との前記接続部を介した電気的な接続状態を、前記計測手段が計測した時間に基づいて判定する判定手段をさらに有することを特徴とする請求項１又は２記載の自己テスト機能を備えたＰＬＬ回路。
【請求項４】
前記放電手段が、
テスト用放電信号を出力する手段と、
前記チャージポンプへの入力信号を前記テスト用放電信号に切り換える手段と、
前記テスト用放電信号が前記チャージポンプへ入力された場合に、前記平滑回路の容量性素子をグラウンドへ直接又は間接的に接続する手段とによって構成されたことを特徴とする請求項１から３のいずれか１項記載の自己テスト機能を備えたＰＬＬ回路。
【請求項５】
前記充電手段が、
テスト用充電信号を出力する手段と、
前記チャージポンプのへの入力信号を前記テスト用充電信号に切り換える手段と、
前記テスト用充電信号が前記チャージポンプへ入力された場合に、前記平滑回路の容量性素子を電源若しくは定電流源へ直接又は間接的に接続する手段とによって構成されたことを特徴とする請求項１から４のいずれか１項記載の自己テスト機能を備えたＰＬＬ回路。
【請求項６】
前記回路ユニットが、半導体装置に集積されて形成されたことを特徴とする請求項１から５のいずれか１項記載の自己テスト機能を備えたＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号に位相同期した信号を出力するＰＬＬ回路に関し、特に、回路内部で発生した導通不良の原因を特定する機能を備えたＰＬＬ回路に関する。
【背景技術】
【０００２】
従来、ＰＬＬを含むＩＣは、ディスクリート（単機能半導体）部品やＣ−ＭＯＳ等のプロセスを用いたデジタル回路又はデジタル−アナログが混在する回路に組み込まれて電子機器に広く用いられている。
【０００３】
ＰＬＬ回路は、ＶＣＯで発振させた信号と水晶などで安定に発振させた基準信号とを位相比較器に入力し、その出力を平滑した上でＶＣＯに戻すことによって、基準信号に近い位相特性を持ったＶＣＯ発振出力を得る汎用的な回路である。
【０００４】
図４に、従来にＰＬＬ回路の一例を示す。一般的にＰＬＬ回路は、基準信号の発振に水晶を用いる基準信号発振器と、位相比較器の出力信号を平滑化するために大容量のコンデンサを必要とする平滑回路を除く機能部が一つのユニット（ＬＳＩやＩＣ、回路基板など）として集約されている。以下、これを回路ユニットと表現する。
【０００５】
図４に示したように、従来のＰＬＬ回路は、回路を構成する電子部品のほとんどが回路ユニットに組み込まれた構成であるため、回路ユニットの内部では接続不良に起因する不具合は発生しにくい。しかし、回路ユニットが備える外部との接続端子において接続不良が発生する可能性は残るため、大量生産される電子機器の製造工程における不良検査や、故障原因の調査の際には、不具合の発生原因を速やかに解析する必要がある。
【０００６】
特に、電子回路や電子部品の高密度実装化、小パッケージ化、多ピン化、電極の狭ピッチ化が進んだ近年では、従来のように端子にプローブを当てて手作業で検査するという手法は困難である。
【０００７】
このため、回路ユニットの接続端子において不良が発生しているか否かを検出するための信号を出力する回路を、回路ユニットの内部に組み込んでセルフテスト機能を持たせること（ＢＩＳＴ化）が求められている。
【０００８】
セルフテスト機能を備えた従来の論理回路の一例として、特許文献１に開示される「半導体集積回路」がある。
特許文献１に開示される発明は、ＰＬＬ回路から出力されるシステムクロックを用いて論理回路の自己テストを行うものである。
【特許文献１】特開２００１−１８３４２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１に開示される発明のように、従来のセルフテスト回路は、本来の動作とは全く関係のないテスト専用の回路を論理回路に付加しているため、回路の規模が大きくなり、電子機器の小型化、軽量化の妨げとなってしまう。
【００１０】
デジタル信号の検査であれば、ＩＥＥＥ１１４９．１に規定されているＪＴＡＧ（バウンダリースキャン）などに代表されるＩＣ間の接続確認を用いることが可能であるが、アナログ信号の検査にはこれを適用することはできない。
【００１１】
また、一般にＰＬＬ回路は、ロックを検出するための信号（ロックディテクタ）を出力できるが、この信号だけではＰＬＬ回路に不良箇所があることは検出できても、その原因を特定することはできない。
【００１２】
このように、アナログ回路又はディジタル・アナログが混在する電子回路に適用される従来のＰＬＬ回路は、回路ユニットとＰＬＬを構成する平滑回路との接続部で発生した導通不良の原因を特定することは容易では無かった。
【００１３】
本発明はかかる問題に鑑みてなされたものであり、ＰＬＬを構成する回路ユニットと平滑回路との接続状態を容易に確認できる自己テスト機能を備えたＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記目的を達成するために、ＶＣＯで発振させた信号と基準信号とが入力される位相比較器と、該位相比較器の出力信号の電圧を昇降するためのチャージポンプと、該チャージポンプから出力された信号を平滑化してＶＣＯへ入力する平滑回路とを有し、基準信号と概ね同一の位相特性を持った信号をＶＣＯに発振させるＰＬＬ回路であって、位相比較器、チャージポンプ及びＶＣＯを含む回路ユニットと、これと別体として構成された平滑回路とは、回路ユニットが備える接点部を介して電気的に接続されており、回路ユニットは、平滑回路を構成する容量性素子を強制的に放電させる放電手段と、平滑回路を構成する容量性素子を充電する充電手段と、平滑回路の容量性素子の充電が完了するまでに要する時間を計測する計測手段とを有することを特徴とする自己テスト機能を備えたＰＬＬ回路を提供するものである。
【００１５】
上記の構成においては、回路ユニットは、位相比較器からの出力信号が入力されるカウンタをさらに有し、計測手段は、カウンタのカウント値に基づいて、平滑回路の容量性素子の充電が完了するまでの時間を計測することが好ましい。
【００１６】
また、上記のいずれの構成においても、放電手段を駆動させて平滑回路を構成する容量性素子を放電させた後に、充電手段を駆動させて平滑回路を構成する容量性素子を充電し、回路ユニットと平滑回路との接続部を介した電気的な接続状態を、計測手段が計測した時間に基づいて判定する判定手段をさらに有することが好ましい。
【００１７】
また、上記のいずれの構成においても、放電手段が、テスト用放電信号を出力する手段と、チャージポンプへの入力信号をテスト用放電信号に切り換える手段と、テスト用放電信号がチャージポンプへ入力された場合に、平滑回路の容量性素子をグラウンドへ直接又は間接的に接続する手段とによって構成されることが好ましい。
【００１８】
また、上記のいずれの構成においても、充電手段が、テスト用充電信号を出力する手段と、チャージポンプへの入力信号をテスト用充電信号に切り換える手段と、テスト用充電信号がチャージポンプへ入力された場合に、平滑回路の容量性素子を電源若しくは定電流源へ直接又は間接的に接続する手段とによって構成されることが好ましい。
【００１９】
また、上記のいずれの構成においても、回路ユニットが、半導体装置に集積されて形成されることが好ましい。
【発明の効果】
【００２０】
本発明によれば、ＰＬＬを構成する回路ユニットと平滑回路との接続状態を容易に確認できる自己テス機能を備えたＰＬＬ回路を提供できる。
【発明を実施するための最良の形態】
【００２１】
本発明の好適な実施の形態について説明する。図１に、本発明を好適に実施したＰＬＬ回路の構成を示す。本実施形態にかかるＰＬＬ回路は、位相比較器１１、カウンタ１２、タイミング制御回路１３、切り替えスイッチ１４、ラッチ回路１５、チャージポンプ１６及びＶＣＯ１７を含む回路ユニット１０と、基準発振器２０と、平滑回路３０とを有する。
位相比較器１１には、ＶＣＯ１７の出力信号ｆｉｎと外付けの基準発振器２０からの基準信号ｆｒｅｆ（ｒｉｎ）とが入力される。位相比較器１１はこれらの位相を比較し、比較結果を切り替えスイッチ１４へ出力する。切り替えスイッチ１４は、位相比較器１１からの出力結果及びタイミング制御回路１３からの信号のいずれかをチャージポンプ１６へ入力させる。チャージポンプ１６は、切り替えスイッチ１４を介して位相比較器１１から入力された信号に応じてＨパルス又はＬパルスを平滑回路３０へ出力する。
【００２２】
チャージポンプ１６から出力されたＨパルスやＬパルスは、定電流源として端子Ｐを介して平滑回路３０を充電又は放電させ、端子Ｐの電位を変化させる。また、Ｈパルス又はＬパルスは、ＶＣＯ１７にも入力され、その発振周波数を変化させる。このフィードバックループは、ＰＬＬとして一般に知られているものであり、基準信号ｆｒｅｆに位相同期した信号をＶＣＯ１７に発振させる。
【００２３】
タイミング制御回路１３は、不図示のレジスタからセルフテスト回路の動作開始信号（トリガ信号）が入力されるとセルフテスト実行のための動作を開始する。タイミング制御回路１３は、セルフテスト実行時に、切り替えスイッチ１４やカウンタ１２に出力する信号を所定の手順でオン・オフし、セルフテストの一連の動作を制御する。信号のオン・オフのタイミングは、不図示のレジスタでコマンドによって制御しても良いし、タイミング制御回路１３の内部で基準信号のパルスをカウントすることによって規定時間を計測するようにしてもよい。
【００２４】
切り替えスイッチ１４によって切り替えられてチャージポンプ１６の低電位側のスイッチに入力された信号Ａは、平滑回路３０を構成するコンデンサＣに蓄えられた電荷を放電させる。一方、切り替えスイッチ１４によって切り替えられてチャージポンプ１６の高電位側スイッチに入力された信号Ｂは、平滑回路３０を構成するコンデンサＣに電荷を蓄えさせる。
【００２５】
カウンタ１２は、タイミング制御回路１３から入力される信号に応じてリセットされ、基準信号ｆｒｅｆに応じてカウントアップする。
【００２６】
ラッチ回路１５は、位相比較器１１から出力される周波数比較結果に応じてカウンタ１２の出力信号（カウント値）をラッチし、リセット解除からの時間を計測する。
【００２７】
セルフテスト回路の動作について説明する。タイミング制御回路１３は、セルフテスト回路の動作開始信号を不図示のレジスタから受け取ると動作を開始する。まず、タイミング制御回路１３は、リセット信号である信号Ｃを所定のタイミング（図２ａ）で出力し、カウンタ１２をリセットする。同時に、タイミング制御回路１３は信号Ｄを切り替えスイッチ１４へ出力し、チャージポンプ１６に入力する信号を、位相比較器１１が出力する比較結果からタイミング制御回路１３の出力Ａ及び出力Ｂに切り換える。さらに、タイミング制御回路１３は信号Ａをオンにして、チャージポンプ１６の低電位側のスイッチをオンに切り替え、端子Ｐに接続されている平滑回路３０の電荷を放電させる。これにより、Ｐ点の電位は徐々に下降し、０Ｖに到達する（図２ｂ）。
【００２８】
Ｐ点の電位が０まで下降するのに十分な時間が経過した後（図２ｃ）、タイミング制御回路１３は、信号Ａをオフにするとともに信号Ｂをオンとする。また、タイミング制御回路１３はリセット信号である信号Ｃの出力を停止して、カウンタ１２の動作をスタートさせる。オンとなった信号Ｂはチャージポンプ１６の高電位側のスイッチに入力し、端子Ｐに接続されている平滑回路３０に電荷を蓄えさせる。これにより、Ｐ点の電位は徐々に上昇していく。
【００２９】
Ｐ点の電位が、ＶＣＯ１７が本来ロックする周波数に応じた値に到達すると（図２ｄ）、位相比較器１１の周波数判定出力が反転し、その信号に応じてラッチ回路１５がカウンタ１２の値をラッチする。ラッチ回路１５はその値を不図示のレジスタへ出力する。この値は、平滑回路３０を構成する容量性素子（コンデンサ）Ｃがチャージされるのに必要となる時間を表している。また、この値は、平滑回路３０を構成するコンデンサＣの容量に概ね比例し、チャージポンプ１６の定電流源の電流値とＶＣＯ１７のロックレンジとに基づいて算出できるため、不図示のレジスタから読み出した経過時間（カウント値）が、算出した値に応じた時間を基準とする所定範囲内に入っていればＰ点の接続状態は正常であるといえる。
【００３０】
次に、Ｐ点の接続状態に異常がある場合について説明する。Ｐ点の導通が不良となり、回路ユニット１０と平滑回路３０とが絶縁状態となった場合、Ｐ点は平滑回路３０と電気的に分離されるため、Ｐ点での容量は、ＩＣなどの端子容量のみとなり極端に小さくなる。このため、チャージに要する時間も極端に短くなる。
【００３１】
Ｐ点が、何らかの原因でグラウンドとショートした場合には、信号Ａがオフで信号Ｂがオンかつ信号Ｄが停止状態となった後でも周波数が増加しないため、Ｐ点の電位が上昇せず所定の期間内にカウンタ値がラッチされることはない。
【００３２】
Ｐ点と電源とがショートした場合、信号Ａがオフで信号Ｂがオンかつ信号Ｄが停止状態となった直後に周波数が一瞬で上昇するため、Ｐ点の電位が瞬時に上昇し、カウンタ値は算出された値に応じた時間よりも極端に早いタイミングでラッチされる。
【００３３】
導通不良の場合と、電源とショートした場合とでは、算出された値よりも早いタイミングでカウント値がラッチされることになるという結果は同様である。しかし、一般に通常動作をさせた場合には導通不良の場合には不安定ながらもロックされるのに対し、電源とショートした場合は発振出力が上限に固定されるため、ロックされることはない。このため、ロックディテクタＬＤから出力される信号をモニタすることによりこれらの違いは識別可能である。
【００３４】
このように、本実施形態にかかるＰＬＬ回路では、セルフテスト動作時のＰ点での電位の変化の仕方は、平滑回路３０の接続状態に応じて異なる。よって、手作業で端子にプローブを当てることなく、ＰＬＬを構成する回路ユニット１０と平滑回路３０との接続状態を容易に確認できる。
【００３５】
なお、上記実施形態は本発明の好適な実施の一例であり、本発明はこれに限定されることはない。
例えば、上記実施形態においては、定電流モードのチャージポンプに適用される図３（ａ）のような平滑回路３０を例に説明を行ったが、図３（ｂ）に示すような定電圧モードのチャージポンプに適用される構成の平滑回路であっても構わない。
また、上記実施形態においては、基本的な構成のＰＬＬ回路を例にあげたが、他の構成のＰＬＬ回路（例えば、無線回路の局部発振器で広く用いられるような基準周波数の整数倍を出力するようなＰＬＬ回路。）にも適用可能であることは言うまでもない。
このように、本発明は様々な変形が可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明を好適に実施したＰＬＬ回路の構成を示す図である。
【図２】セルフテスト動作時のＰ点の電位の変化を示す図である。
【図３】チャージポンプの構成例を示す図である。
【図４】従来のＰＬＬ回路の構成を示す図である。
【符号の説明】
【００３７】
１０    回路ユニット
１１    位相比較器
１２    カウンタ
１３    タイミング制御回路
１４    切り替えスイッチ
１５    ラッチ回路
１６    チャージポンプ
１７    ＶＣＯ
２０    基準発振器
３０    平滑回路
【図１】
2005204013.tif 000003
【図２】
2005204013.tif 000004
【図３】
2005204013.tif 000005
【図４】
2005204013.tif 000006