(57)【要約】【課題】制御電圧を犠牲にすることなく変位検出用印加信号の振幅電圧を増やせるよう信号検出回路を改良し、電源電圧を無駄なく利用して制御能力を高めるよう制御回路を改良しても、両改良が互いを損なわずに長所が兼備されるようにする。【解決手段】変位検出用電圧信号Ｖ０が、変位検出用電極３８，４８に印加され、それからジャイロロータ１０を経て複数の制御電極３１〜３７，４１〜４７に伝達される際に分割され、それぞれ該当する制御出力回路１０４の出力段回路１０８の出力側に到達したところで、そこに付設された同相検出回路９２＋９３によって検出されるようにする。また、制御電圧Ｖ１ａ，Ｖ１ｂがパルス幅変調されるとともに、そのパルス端が変位検出用電圧信号Ｖ０の急変点に重なるようにもする。【選択図】        図１０
2005140708.tif 000002
【特許請求の範囲】
【請求項１】
ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記複数電極のうちの一部に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極を経由したところで前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、前記変位検出用印加信号を前記変位検出用電極に印加するものであり、前記検出信号生成回路が、前記制御回路における前記制御電圧の出力段回路に対応して分散して設けられており、前記制御回路が、前記制御電圧の生成に際してパルス幅変調を行い且つそのパルス幅変調に際してパルス端を前記変位検出用印加信号の急変点に同期させるものであることを特徴とする静電浮上型ジャイロ装置。
【請求項２】
前記検出信号生成回路が、前記出力段回路に分散して付設された複数の電流検出回路を具有しており、前記電流検出回路は、それぞれ、付設先の出力段回路の出力電流について前記変位検出用印加信号に係る信号成分の検出を行うものであることを特徴とする請求項１記載の静電浮上型ジャイロ装置。
【請求項３】
前記出力段回路が、前記制御電圧のうち少なくとも姿勢制御用のものに関しては逆相のものを生成して前記複数電極のうち隣り合うものに印加するものであり、前記検出信号生成回路が、前記出力段回路それぞれの出力側に付設された複数の同相検出回路を具有しており、前記同相検出回路は、それぞれ、付設先の出力段回路の逆相出力から同相成分を抽出することにより前記変位検出用印加信号に係る信号成分の検出を行うものであることを特徴とする請求項１記載の静電浮上型ジャイロ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ジャイロ機構部と電子回路とを備えた静電浮上型ジャイロ装置に関する。
ジャイロ機構部は、ジャイロロータとジャイロケースとを含み、ジャイロロータをジャイロケース内で静電支持力によって浮動的に支持する。ジャイロロータは、適正動作のため、真空中に置かれる。
電子回路部は、ジャイロ機構部に接続され、ジャイロロータとジャイロケースとの相対変位を検出して、ジャイロロータの姿勢制御と回転駆動を行う。
詳しくは、その変位検出を行う信号検出回路と、姿勢制御や回転駆動のための制御電圧を生成する制御回路における制御電圧出力方式とに関する。
【背景技術】
【０００２】
［前提の技術］
小形化に適した静電浮上型ジャイロは、船舶や航空機ばかりか自動車等の移動体にも使用されており、慣性空間に対する加速度等を検出するために、慣性を具有した機械部品からなるジャイロ機構部と、静電支持力の制御や相対変位の検出等を担う電子回路部とを備えている。
図１７は、そのような静電浮上型ジャイロにおけるジャイロ機構部を２つ示している。同図（ａ）〜（ｃ）は、円板形ロータ型の公知例であり（例えば特許文献１参照）、同図（ｄ）及び（ｅ）は、環状ロータ型の公知例である（例えば特許文献２参照）。なお、同図において、（ａ）及び（ｄ）は縦断正面図であり、（ｂ）と（ｃ）と（ｅ）は内蔵部品の展開斜視図である。
【０００３】
本発明の実施や説明の前提となる部分について掻い摘んで再掲すると、何れのジャイロ機構部でも、ジャイロロータ１０が静電浮上可能かつ回転可能な状態でジャイロケース２０に内蔵されている。ジャイロケース２０は、ガラス等の絶縁物からなる上側底部材２１と下側底部材２２とスペーサ２３とを組み合わせて構成され、内部に円板状の又は環状の真空空間が形成されている。ジャイロロータ１０は、シリコン等の導電体からなり、１本のスピン軸周りに安定して回転するよう、円板状に又は環状に形成されている。ジャイロケース２０からジャイロロータ１０に静電支持力や回転駆動力を作用させるために、両者の表面には、金属膜パターン等からなる多数の電極が形成されている。ジャイロロータ１０の電極とジャイロケース２０の電極は、それぞれの役割に応じて、対峙距離やピッチなど所定の対応関係を満たすよう配置されている。
【０００４】
電子回路に接続されるジャイロケース２０の電極（複数電極）について詳述すると、ジャイロロータ１０を中間に挟んで対向配置された複数対に分けられる。特に静電支持用電極については、それぞれの対において更に隣接配置された群・対に分けられる。具体的には、隣接電極３１ａ，３１ｂと隣接電極４１ａ，４１ｂとが対向対をなし、隣接電極３２ａ，３２ｂと隣接電極４２ａ，４２ｂとが対向対をなし、隣接電極３３ａ，３３ｂと隣接電極４３ａ，４３ｂとが対向対をなし、隣接電極３４ａ，３４ｂと隣接電極４４ａ，４４ｂとが対向対をなしている。なお、環状ロータ型の場合は、静電支持用電極の対が多くて、隣接電極３５ａ，３５ｂと隣接電極４５ａ，４５ｂも対向対をなし、隣接電極３６ａ，３６ｂと隣接電極４６ａ，４６ｂも対向対をなしている。
【０００５】
また、複数電極のうち回転駆動用電極については、上側底部材２１の下面で円状に列なるロータ駆動用電極３７と、下側底部材２２の上面で円状に列なるロータ駆動用電極４７とが対向対をなしている。
変位検出用電極も、変位検出用電極３８と変位検出用電極４８とが対向対をなしている。
なお、図示に際して、上側底部材２１に設けられた電極には３０番台の符号を付し、下側底部材２２に設けられた電極には４０番台の符号を付している。また、他の図示や説明に際して、隣接し合う電極３１ａ，３１ｂを区別しないで何れかを呼ぶとき又はそれらを纏めて呼ぶときには末尾のアルファベットを省いて電極３１と言う。他の電極３２等についても同様である。
【０００６】
さらに、役割分担が比較的単純で明瞭な環状ロータ型のジャイロ機構部について（図１７（ｄ），（ｅ）参照）、静電支持用電極３１〜３６，４１〜４６の具体的な役割を説明する。空間で直交する３軸をそれぞれＸ軸，Ｙ軸，Ｚ軸とし、図１７（ｄ）では、紙面の左右方向にＸ軸を置き、紙面を貫く向きにＹ軸を置き、紙面の上下方向にＺ軸を置き、Ｘ軸周りの回転をφとし、Ｙ軸周りの回転をθとする。そうすると、電極３１は、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものとなっている。対向対をなす電極４１も、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものであるが、電極３１とは逆向きの特性を示すものとなっている。電極対３２，４２はＹ方向に関して同様の機能を発揮し、電極対３３，４３はＺ＋φ方向に関して同様の機能を発揮し、電極対３４，４４はＺ＋θ方向に関して同様の機能を発揮し、電極対３５，４５はＺ−φ方向に関して同様機能を発揮し、電極対３６，４６はＺ−θ方向に関して同様の機能を発揮するものとなっている。
【０００７】
［従来の技術］
図１８（ａ）は、このようなジャイロケース２０の複数電極３１〜４８に接続されてジャイロ機構部と共に静電浮上型ジャイロを構成する電子回路を図示している。ここでも、明瞭化のため、環状ロータ型ジャイロの電子回路部を具体例に採って、本発明の実施例との対比に役立つ部分を掻い摘んで再掲する。
この電子回路は、静電支持用電極３１〜３６，４１〜４６と共に拘束制御系を構成する制御演算回路５３（制御回路）と、ロータ駆動用電極３７，４７と共にロータ駆動系を構成するロータ制御回路５２（制御回路）と、変位検出用電極３８，４８と共に変位検出系を構成する信号検出回路とを具えている。なお、図示に際し、制御演算回路５３については制御出力回路５４を明記したが、ロータ制御回路５２については省略している。
【０００８】
制御演算回路５３は、ジャイロロータ１０とジャイロケース２０とのＺ軸周り以外の相対変位すなわちＸ方向変位ΔＸとＹ方向変位ΔＹとＺ方向変位ΔＺとφ方向変位Δφとθ方向変位Δθとから、公知の演算を行って、姿勢制御用の制御電圧Ｖ１，Ｖ１２等を生成し、それぞれを複数の電極３１〜４８のうちの静電支持用電極３１〜３６，４１〜４６に印加する等のことで、それらの相対変位をゼロにする姿勢制御を行うものである。なお、これらの相対変位は、静電支持用電極３１〜３６，４１〜４６の容量変化から検出される。また、各制御電圧Ｖ１，Ｖ１２等は、正電圧信号とそれを反転させた負電圧信号とを出力する制御出力回路５４によって、印加前に、所要のレベルまで増幅されるようになっている。
【０００９】
ロータ制御回路５２は、ジャイロロータ１０のＺ軸周りの回転状態から、やはり公知の演算を行って、回転駆動用の制御電圧たとえば三相のパルス状信号を生成し、それらをロータ駆動用電極３７，４７へ循環的に印加する等のことで、ジャイロロータ１０を一定速度で回転させる回転制御を行うようになっている。なお、ジャイロロータ１０の回転状態は、ロータ駆動用電極３７，４７の容量変化から検出される。これらの制御電圧も、制御出力回路５４又は同様の出力回路によって、印加前に、所要のレベルまで増幅されるようになっている。
このような制御電圧が直に印加される静電支持用電極３１〜３６，４１〜４６及びロータ駆動用電極３７，４７とは異なり、複数電極３１〜４８のうちの変位検出用電極３８，４８に対しては、ジャイロロータ１０の運動に影響を及ぼすような制御電圧は印加されない。
【００１０】
信号検出回路は、ジャイロロータ１０とジャイロケース２０との相対変位を検出するために、ジャイロロータ１０の運動に影響しない程度に周波数の高い変位検出用印加信号ｆ１〜ｆ１２を用いるものであり、変位検出用印加信号ｆ１〜ｆ１２を複数電極３１〜４８のうちの一部に印加する印加信号供給回路と、変位検出用印加信号ｆ１〜ｆ１２が変位検出用電極３８，４８を経由した後のところで変位検出用印加信号ｆ１〜ｆ１２に係る信号成分を検出して変位検出用検出信号Ｖｐを生成する電流検出回路５１（検出信号生成回路）とを具えている。
【００１１】
具体的には、印加信号供給回路は、弁別可能に周波数の異なる５つの正弦波信号ｗ１〜ｗ５を公知の関係式に基づいて組み合わせることで変位検出用印加信号ｆ１〜ｆ１２を生成し、それらの変位検出用印加信号ｆ１〜ｆ１２を変位検出用電極３８，４８でなく静電支持用電極３１〜３６，４１〜４６に印加するようになっている。しかも、その際、制御出力回路５４の出力側で制御電圧Ｖ１，Ｖ１２等に変位検出用印加信号ｆ１〜ｆ１２を重畳させることで、印加を行うようにもなっている。
【００１２】
環状ロータ型では静電支持用電極の対向対が６対あるが、そのうち電極対３１，４１について詳述すると（図１８（ｂ）参照）、制御電圧Ｖ１は正電圧＋Ｖ１と負電圧−Ｖ１とが対で生成され、正電圧＋Ｖ１は変位検出用印加信号ｆ１の重畳後に静電支持用電極３１ｂに印加され、負電圧−Ｖ１は同じ変位検出用印加信号ｆ１の重畳後に隣接の静電支持用電極３１ａに印加される。また、制御電圧Ｖ１２は正電圧＋Ｖ１２と負電圧−Ｖ１２とが対で生成され、正電圧＋Ｖ１２は変位検出用印加信号ｆ１２の重畳後に静電支持用電極４１ｂに印加され、負電圧−Ｖ１２は同じ変位検出用印加信号ｆ１２の重畳後に隣接の静電支持用電極４１ａに印加されるようになっている。
【００１３】
一方、電流検出回路５１は（図１８（ａ）参照）、制御出力回路５４側に接続されるのでなく、複数電極３１〜４８のうちの変位検出用電極３８，４８に接続されている。電流検出回路５１は、信号増幅用のアンプ等を具えているが、その入力ラインが変位検出用電極３８，４８の並列接続点に接続される。また、電流検出回路５１から出力された変位検出用検出信号Ｖｐがロータ制御回路５２や制御演算回路５３の入力回路へ送出されるようにもなっている。
【００１４】
ここで、制御演算回路５３における変位検出用検出信号Ｖｐの入力回路に言及すると（図１８（ｃ）参照）、同期検波器とバンドパスフィルタとの従属接続回路に変位検出用検出信号Ｖｐと正弦波信号ｗ１とを入力して、変位検出用検出信号Ｖｐから正弦波信号ｗ１の成分を抽出する等のことで、例えばＸ方向変位ΔＸを検知するようになっている。他の変位ΔＹ，ΔＺ，Δφ，Δθについても同様である。
そして、このような信号検出回路によって、制御電極３１〜３７，４１〜４７の容量変化に基づいて相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθや回転状態が検出される。また、それを入力した制御演算回路５３及びロータ制御回路５２の姿勢制御および回転駆動によって、ジャイロロータ１０がジャイロケース２０内の中立位置に浮上して回転し続ける。さらに、それらに基づいて、静電浮上型ジャイロに作用した加速度等が、演算され、検知されるのである。
【００１５】
また、図示は割愛したが、このようなジャイロ装置の実装についても説明する。上述したような電子回路とジャイロ機構部とを備えた静電浮上型ジャイロ装置は、プリント基板等に実装して電気的接続が確立されるが、その場合、ジャイロケース２０を実装したプリント基板に電子回路の一部も実装されていた。その際、制御出力回路５４や電流検出回路５１など、ジャイロケース２０の各電極３１〜４８と直接的に接続される回路部分は、優先的に同一基板に実装される。また、電流検出回路５１のうちプリアンプはジャイロケース２０の上面等に実装されることもある。何れにしても、真空空間はジャイロケース２０の中にとどまり、ジャイロ機構部も電子回路も大気下で実装される。また、ジャイロケース２０内のジャイロロータ１０収納空間に真空状態を確保するには、真空雰囲気中で組み立てるか、組み立ててから真空引きしていた。そして、その真空状態を長期間に亘って維持するため、真空空間にゲッタ部材（真空維持部材）も収納していた。
【００１６】
【特許文献１】特許第３００８０７４号公報  （図１、図２、図４、図８）
【特許文献２】特開２００１−２３５３２９号公報  （図１、図２、図３、図６）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
［解決課題の説明に役立つ未公開の先行技術］
［先行特許出願１］  特願２００３−０５０２２３号
［先行特許出願２］  特願２００２−３６２０３１号
［先行特許出願３］  特願２００３−０９９６９５号
ところで、静電浮上型ジャイロ装置の小形化が進むと、具体的にはジャイロロータ１０の径が数ｍｍ程度やそれ以下に縮小されると、真空雰囲気中での組立であっても、組立後の真空引きであっても、作業が各段にし辛くなる。このため、真空状態の確保が困難になるうえ、工数の増加や歩留まりの低下等による不所望なコストアップまで招きかねない。また、小形化に伴う寸法効果によってゲッターの負担が増すため、真空状態の維持も難しくなる。しかも、ガラス製ジャイロケース２０のスルーホールの気密にコストが嵩むため、コストアップまで招来してしまう。そこで、小形化の要請とコストダウンの要請とを両立させるべく、真空状態の確保と維持に関し、実装状況も考慮に入れて、適切な態様での具体化が同一出願人により創案されている。その要点は、真空パッケージを導入して真空空間をジャイロ機構部よりも広げ、その中に真空維持部材や電子回路まで取り込むことにより、真空維持等の困難性を増すことなく小形化を進めることが可能となって、小形の静電浮上型ジャイロ装置を安価に実現することができた、というものである（先行特許出願１参照）。
【００１８】
また、ジャイロロータとジャイロケースとの相対変位を検出するための信号検出回路に関しても、やはり同一出願人により、改良案が創出されているので（先行特許出願２参照）、その要点を述べる。
上述した従来の信号検出回路では、変位検出用印加信号ｆ１〜ｆ１２を制御電圧Ｖ１，Ｖ１２等に重畳していることから、両者の電圧の和が制御出力回路５４の電源電圧Ｖccを超えることは出来ないので、変位検出用印加信号ｆ１の振幅電圧Ｖｆと制御電圧Ｖ１の最大電圧とに電源電圧Ｖccを割り振っている（図１８（ｄ）参照）。ところが、静電浮上型ジャイロの機構部の小形化が進むと、具体的には例えば従来５ｍｍ程度であったジャイロロータ１０の径が１ｍｍ程度まで縮小されると、複数電極３１〜４８の容量が小さくなる。特に電流検出回路５１の検出対象である入力電流Ｉｐ、これは変位検出用検出信号Ｖｐの元であるが、この検出電流Ｉｐが激減する。このため、変位ΔＸ等を正確に求めるのに必要とされる適正レベルの変位検出用検出信号Ｖｐを得るには、変位検出用印加信号ｆ１の振幅電圧Ｖｆを大きくする必要がある。
【００１９】
しかしながら、所定の電源電圧Ｖccの下で振幅電圧Ｖｆを増加させることは制御電圧Ｖ１の最大電圧の減少を伴うため、両者への割り振りのバランスが不所望に崩れてしまう（図１８（ｅ）参照）。他の変位検出用印加信号も同じである。そこで、同じ電源電圧の下で、制御電圧を犠牲にすることなく、変位検出用印加信号の振幅電圧を増やせるよう、信号検出回路を改良することが、重要である。そして、このような要請に応える改良案は、変位検出用信号の流れを従来と逆転させることにより、制御電圧と変位検出用信号との重畳が電圧有意の信号と電流有意の信号とによって遂行されるようになって、制御電圧を犠牲にすることなく変位検出用印加信号の振幅電圧を増やすことが可能となり、その結果、電極容量が減少しても容易に適正レベルの変位検出用検出信号が得られるので、小形化に適う静電浮上型ジャイロの信号検出回路を実現することができる、というものである。
【００２０】
これら未公開の先行特許出願１，２に記載された技術事項は、多くの部分が本発明創案の前提となっているので、本発明の課題を提示するに先だって、ここに再掲する。先ず、図面を引用して静電浮上型ジャイロ装置の具体的な構成を説明する。図１は、装置パッケージングの構造を示し、（ａ）が装置の正面図、（ｂ）が蓋を外したところの平面図、（ｃ）が縦断面斜視図である。図２は、（ａ）が信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が電流検出回路である。図３は、（ａ）が拘束制御系の信号入力回路、（ｂ）がロータ駆動系の信号入力回路である。なお、それらの図示に際し、従来と同様の構成要素には同一の符号を付して示したので、また、前提の技術の欄で述べたジャイロ機構部は以下の先行技術例でもそのまま利用されるので、従来との相違点を中心に説明する。ここでも、明瞭な対比等のため、電子回路部は環状ロータ型ジャイロ対応のものを具体例とし、ジャイロ機構部を説明してから電子回路部を説明する。
【００２１】
このジャイロ装置７０は（図１参照）、キャップ７１（蓋体）とボックス７２（箱体、缶体）とからなる密閉可能な装置パッケージ（真空収容器）を具えたものであり、その中には、上述したジャイロロータ１０及びジャイロケース２０からなるジャイロ機構部と、ガラス等の絶縁性基板からなるベース７３（搭載基板）と、ゲッター７５（真空維持部材）と、ＩＣ７７，７８（集積回路）とが格納されている。
【００２２】
キャップ７１とボックス７２は、気密性に優れ加工も容易な部材たとえば金属からなり、ボックス７２にキャップ７１を被せて、ボックス７２の正面壁に貫通形成されている真空吸引口７６から排気すると、内部空間が真空になり、さらに真空吸引口７６に栓をすると、気密に封止されて、真空状態が確立されるようになっている。ボックス７２の底面には、多数のピン７４（外部接続端子）が植設されている。ピン７４は、装置パッケージの内外で電気導通をとるとともに、プリント基板などへの実装時にパッケージを支持するためのものであり、例えば多ピンＩＣのＰＧＡ（Pin Grid Array）パッケージのピンと同様の良導体からなり、この例では概ね四辺形状に列設されていて、何れもボックス７２の底面を貫通している。ピン７４の貫通穴には固定と気密と絶縁のため例えば溶融ガラス等が充填されている。
【００２３】
ベース７３は、ボックス７２の内底より一回り小さい平板からなり、ボックス７２内で多数のピン７４によって支持されて、ボックス７２底面から僅かに離れている。図示は割愛したがベース７３の上面には配線パターンが形成されていて、そのうち適宜な配線が各ピン７４に接続されている。この接続は金属等で剛になされていてピン７４とベース７３との連結を兼ねている。ベース７３の上面には、ジャイロケース２０とＩＣ７７，７８が搭載されており、それらと配線パターンとの接続は、ワイヤボンディングでも可能であるが、この例では、ＩＣ７７，７８がベアチップのまま搭載されているので、金バンプや半田ボール等を介在させて一括接続するＣＯＧ(Chip On Glass）方式にてなされている。
【００２４】
ジャイロ機構部は、ジャイロケース２０のジャイロロータ１０格納空間を上述の如く真空密封したものでも良いが、この場合は、ジャイロケース２０が丸ごと真空の装置パッケージに納められるので、密封の必要が無く、ジャイロケース２０内にゲッタ部材を内蔵する必要も無い。
ゲッター７５は、装置パッケージ内の真空空間に残っていた又は入り込んできた酸素や窒素等の気体を吸着して真空状態を維持するものであり、ジャイロケース２０に内蔵されていた従来のゲッタ部材と比べて、材質は同じであるが、サイズは可成り大きくなっている。ゲッター７５は、ベース７３に搭載しても良いが、この例では、非蒸発ゲッターと呼ばれ通電加熱にて活性化されるものが採用されているので、ワイヤを介して２本のピン７４で支持されている。
【００２５】
ＩＣ７７，７８は、電子回路が上述した図１８（ａ）の構成であれば、制御出力回路５４や，電流検出回路５１，印加信号ｆ１〜ｆ１２の供給回路などを集積したものである。もっとも、ここでは、電子回路が信号検出回路を中心に改良されているので、それに応じて、ＩＣ７７，７８への集積部分も一部異なっている。具体的な集積部分は、電子回路の相違点を詳述した後で述べるが、ＩＣ７７，７８は、ベアチップのままベース７３に搭載される。チップ数は、図示のように２個でも良く、１個に纏めても良く、３個以上でも良い。
【００２６】
次に電子回路部を説明する。この電子回路が上述した従来例のものと相違するのは（図２（ａ）参照）、電流検出回路５１に代わって印加信号発生回路６１（印加信号供給回路）が変位検出用電極３８，４８に接続されている点と、制御出力回路５４の出力に対する変位検出用印加信号ｆ１〜ｆ１２の重畳が無くなってその代わり制御出力回路５４それぞれに電流検出回路６４が付設された点と、制御回路５２，５３がデジタル化されてロータ制御回路６２及び制御演算回路６３になった点である。
【００２７】
印加信号発生回路６１は、周波数がジャイロロータ１０の運動に影響しないほど高いという要件を満たせば変位検出用印加信号Ｖ０として正弦波の信号を発生するものでも良く、変位検出用印加信号Ｖ０の振幅は電源電圧の許す範囲で任意に設定して良いが、ここでは（図２（ｂ）参照）、変位検出用印加信号Ｖ０として三角波の電圧信号を発生するために、一対の定電流回路を逆向きに設け、クロックＣＬＫａで切り替わるスイッチ等にて、電流送出と電流吸入とを交互に繰り返すようになっている。
【００２８】
このような定電流回路対とスイッチ回路とによって生成された変位検出用印加信号Ｖ０は、図示のように適宜なカップリングコンデンサ６１ａを介して又はそのようなものを介さず直に変位検出用電極３８，４８に印加される。そのように構成すると、印加信号発生回路６１から変位検出用電極３８，４８の並列接続点に供給される変位検出用印加電流ｉ０は、定電流の向きがクロックＣＬＫａに同期して反転する矩形波状のものとなり、変位検出用印加信号Ｖ０は三角波の電圧信号となる。なお、クロックＣＬＫａの周波数は例えば１ＭＨｚ以上にされる。これは制御電圧の有効周波数とされる数十ｋＨｚより遙かに高く、上記要件が満たされる。
【００２９】
電流検出回路６４は（図２（ａ）参照）、制御演算回路６３から静電支持用電極３１〜３６，４１〜４６へ姿勢制御用の制御電圧Ｖ１，Ｖ１２等を送出する１２個または１２組の制御出力回路５４それぞれに付設されるとともに、ロータ制御回路６２からロータ駆動用電極３７へ回転駆動用の制御電圧を送出する制御出力回路５４それぞれにも付設される。それぞれの電流検出回路６４は（図２（ｃ）参照）、一対のカレントミラー６４ａ，６４ｂと、それらの出力ライン同士を接続させた差動出力ライン６４ｃと、信号増幅や雑音除去等を行って変位検出用検出電流ｉ１等を出力するアンプ等６４ｄからなる。
【００３０】
カレントミラー６４ａは、入力側が付設先の制御出力回路５４（そのうち特に出力段回路）の給電線のうち高電位側のもの（＋）に介挿接続され、カレントミラー６４ｂは、入力側が付設先の制御出力回路５４（そのうち特に出力段回路）の給電線のうち低電位側（−）のものに介挿接続され、両者の出力側は共に差動出力ライン６４ｃに接続される。これにより、電流検出回路６４は、何れも、該当する制御出力回路５４の出力電流を検出してそれと同じか又は対応している変位検出用検出電流ｉ１〜ｉ１２，ｒ１〜ｒ６を生成するものとなっている。
【００３１】
制御演算回路６３の演算内容は基本的に従来例と変わらないが、回路構成は（図３（ａ）参照）、ＤＳＰ６６（デジタルシグナルプロセッサ）の採用によってデジタル化されているため、前段に、Ａ／Ｄ変換回路６５が設けられている。Ａ／Ｄ変換回路６５は、この例では、６個が設けられ、何れも、クロックＣＬＫｂのタイミングでサンプリング・標本化して、例えば１２ビットで量子化するようになっている。クロックＣＬＫｂは、上述したクロックＣＬＫａの位相を例えば９０゜ずらしたものであり、クロックＣＬＫａに同期している。なお、スイッチング時の過渡状態を外せば、位相差は９０゜以外でも良く、周波数は逓倍または逓減されていても良い。
【００３２】
６個のＡ／Ｄ変換回路６５は、静電支持用電極３１への変位検出用検出電流ｉ１と静電支持用電極４１への変位検出用検出電流ｉ１２との差をとってＸ方向変位ΔＸの成分を抽出した信号と、静電支持用電極３２への変位検出用検出電流ｉ２と静電支持用電極４２への変位検出用検出電流ｉ１１との差をとってＹ方向変位ΔＹの成分を抽出した信号と、静電支持用電極３３への変位検出用検出電流ｉ３と静電支持用電極４３への変位検出用検出電流ｉ１０との差をとってＺ＋φ方向変位ΔＺ＋Δφの成分を抽出した信号と、静電支持用電極３４への変位検出用検出電流ｉ４と静電支持用電極４４への変位検出用検出電流ｉ９との差をとってＺ＋θ方向変位ΔＺ＋Δθの成分を抽出した信号と、静電支持用電極３５への変位検出用検出電流ｉ５と静電支持用電極４５への変位検出用検出電流ｉ８との差をとってＺ−φ方向変位ΔＺ−Δφの成分を抽出した信号と、静電支持用電極３６への変位検出用検出電流ｉ６と静電支持用電極４６への変位検出用検出電流ｉ７との差をとってＺ−θ方向変位ΔＺ−Δθの成分を抽出した信号とに割り振られる。
【００３３】
ロータ制御回路６２の演算内容も基本的に従来例と変わらないが、回路構成は（図３（ｂ）参照）、やはり、ＤＳＰ６７の採用によってデジタル化されているため、前段に量子化手段が設けられている。量子化手段は、Ａ／Ｄ変換回路６５と同じでも良いが、ロータ回転制御の遂行には変位検出用検出電流ｒ１〜ｒ６のうち一つ以上の位相が把握できれば足りるので、この例では、Ａ／Ｄ変換回路６５より簡便なコンパレータＣＯＭＰが変位検出用検出電流ｒ１〜ｒ６それぞれに設けられている。二値化された各変位検出用信号は、ＤＳＰ６７のサンプリングプログラムの処理によってＤＳＰ６７に随時入力されて標本化された後、ジャイロロータ１０のＺ軸周りの回転状態に基づいて三相パルス状信号などの回転駆動用制御電圧を生成する公知の演算に供されるようになっている。
【００３４】
このような電子回路のうち、ＩＣ７７，７８に集積されるのは、制御出力回路５４や，電流検出回路６４，印加信号発生回路６１などである。ＤＳＰ６６，６７は、専用品を作っても良いが、汎用の市販品でも足りるので、そのようなＤＳＰ６６，６７はＩＣ７７，７８に集積されない。
【００３５】
このような構成の静電浮上型ジャイロ装置について、その使用態様及び動作を、図面を引用して説明する。図１（ｄ）は、装置実装状況を示す斜視図である。また、図４は、（ａ）が制御電圧印加部分の詳細図であり、（ｂ）〜（ｆ）は何れも信号波形例である。ここでも、先ず機構部の実装態様を説明し、次に電子回路の動作を説明する。
【００３６】
ジャイロ装置７０をプリント基板８０に実装するには（図１（ｄ）参照）、それに先立って、プリント基板８０に、ピン７４対応のスルーホールと電気接続のための配線パターンを形成しておく。そのプリント基板８０に、一般的なＩＣ実装技術を用いて、ＤＳＰ６６，６７といったＩＣやその他の電子部品を実装する。電源回路を構成するレギュレータＩＣ８１や平滑コンデンサ８２等も実装しておく。それから、プリント基板８０のスルーホールにピン７４を差し込んで、半田付け等にて接続する。
【００３７】
そうすると、ジャイロ装置７０がプリント基板８０に固定され、ひいてはジャイロケース２０がプリント基板８０に対して固定されるとともに、ジャイロケース２０の各電極３１〜４８と電子回路との電気的接続が確立される。具体的には、電子回路のうち内蔵部分であるＩＣ７７，７８はジャイロ装置７０組立完了時点でベース７３の配線パターンによってジャイロケース２０と接続されているので、それらと電子回路の残部たとえばＤＳＰ６６，６７とが、プリント基板８０の配線パターンとピン７４とを介して、接続される。こうして、静電浮上型ジャイロ装置がプリント基板８０に搭載され、それが自動車等に組み込まれると、ジャイロ機構部および電子回路部が動作可能となる。
【００３８】
以上の説明より明らかに、ジャイロ装置７０は、扱い慣れたＩＣ例えばＰＧＡタイプＩＣとほぼ同様にして簡単に実装することができる。さらに、ジャイロ装置７０の真空引きに関しても、ジャイロケース２０より大きくて丈夫なため扱い易い装置パッケージが対象なので、作業が楽になるうえ、既存の設備や治具を継続使用するのも容易となる。その真空状態の維持に関しては、ゲッター７５を十分に大きくすることが可能であり、例えばジャイロケース２０に納まらないほど大きくすることも可能なので、真空状態が長期間に亘って維持される。その真空空間を、従来は薄いガラス等で密封していたが、それより厚くても良く変形能にも富む金属等で出来たパッケージ７１＋７２で密封しているので、気密性能が向上して、更に長期間に亘って真空状態が維持される。しかも、ジャイロ装置７０には、ジャイロケース２０が内蔵されているだけでなく、電子回路の一部であるＩＣ７７，７８もベアチップの状態で内蔵されており、これによって、電子回路部のコンパクト実装が一段と進められている。なお、ＩＣ７７，７８は、ベアチップ搭載であるが、それを囲むジャイロ装置７０の内部空間は真空状態になっているので、酸化等にて劣化することが無い。
【００３９】
次に電子回路の動作説明に移るが（図４（ａ）参照）、従来例との対比明瞭化等のため、環状ロータ型の６対の静電支持用電極のうち電極対３１，４１について、制御電圧の印加状況を詳述する。制御電圧Ｖ１はやはり正電圧Ｖ１ｂと負電圧Ｖ１ａとの対に分けられて、正電圧Ｖ１ｂは静電支持用電極３１ｂに印加され、負電圧Ｖ１ａは隣接の静電支持用電極３１ａに印加される。また、制御電圧Ｖ１２も正電圧Ｖ１２ｂと負電圧Ｖ１２ａとの対に分けられて、正電圧Ｖ１２ｂは静電支持用電極４１ｂに印加され、負電圧Ｖ１２ａは隣接の静電支持用電極４１ａに印加される。
【００４０】
そして（図４（ｂ）参照）、ジャイロロータ１０がＺ軸周りの回転は別として中立位置に静止しているとき静電支持用電極３１，４１に印加される一定のオフセット電圧をＶofとし、姿勢制御のために算出され変化するＸ軸制御電圧成分をＶｘとすると、正電圧Ｖ１ｂのうち制御出力回路５４の出力する主成分は＋Ｖof＋Ｖｘにされ、負電圧Ｖ１ａの主成分は−Ｖof−Ｖｘにされ、正電圧Ｖ１２ｂの主成分は＋Ｖof−Ｖｘにされ、負電圧Ｖ１２ａの主成分は−Ｖof＋Ｖｘにされる。ここまでは基本的に従来例と同様であるが、変位検出用信号の重畳については従来例と異なるため、これらの制御電圧Ｖ１，Ｖ１２等へ直に変位検出用印加信号Ｖ０が重畳されるようなことはない。もっとも、変位検出用印加信号Ｖ０が伝達されて来たことの影響は受ける。
【００４１】
すなわち（図４（ｃ）参照）、印加信号発生回路６１によって、電圧波形が三角波状に変化する変位検出用印加信号Ｖ０が発生され、これが変位検出用電極３８，４８とジャイロロータ１０と静電支持用電極３１，４１を順に経て制御電圧Ｖ１，Ｖ１２に重畳する。変位検出用印加電圧信号Ｖ０の振幅は、印加信号発生回路６１に昇圧回路等を付設すれば、制御出力回路５４の電源電圧Ｖccを超えることも可能であり、従来の変位検出用印加信号ｆ１，ｆ１２に比べて可成り大きい。これに対し（図４（ｂ）参照）、制御電圧Ｖ１，Ｖ１２に重畳する電圧成分は極めて小さいので、正電圧Ｖ１ｂの波形は主成分＋Ｖof＋Ｖｘの波形から大きく離れることなくそれに沿い、負電圧Ｖ１ａは主成分−Ｖof−Ｖｘに沿い、正電圧Ｖ１２ｂは主成分＋Ｖof−Ｖｘに沿い、負電圧Ｖ１２ａは主成分−Ｖof＋Ｖｘに沿い、いずれも主成分とほぼ同様の波形を描く。
【００４２】
一方、変位検出用印加電圧信号Ｖ０と共に変位検出用印加電流ｉ０（図４（ｄ）参照）も変位検出用電極３８，４８とジャイロロータ１０と静電支持用電極３１，４１等を順に経て制御出力回路５４の出力ラインに伝達されるが、その際に変位検出用印加電流ｉ０は複数電極３１〜４８の容量に基づいて分割され、伝達先でそれぞれ該当個所の電流検出回路６４によって変位検出用検出電流信号ｉ１〜ｉ１２として検出される。これらの電流信号は（図４（ｅ）の変位検出用検出電流ｉ１を参照）、分割に応じた明確な電流値を示し、クロックＣＬＫａに対応した周波数の矩形波となる。
【００４３】
そして（図４（ｆ）及び図３（ａ）参照）、クロックＣＬＫａに同期しているが位相のずれているクロックＣＬＫｂのタイミングで、Ｘ方向変位ΔＸを反映した電流信号（ｉ１−ｉ１２）や同様の信号がＡ／Ｄ変換回路６５によって量子化され、それらを取り込んだＤＳＰ６６によって姿勢制御のための公知の演算が行われる。また、慣性空間に対する角速度や加速度なども算出される。こうして、この場合も、姿勢制御や加速度検出等が適切に遂行される。さらに、変位検出用検出電流ｒ１〜ｒ６が二値化されてＤＳＰ６７に取り込まれ、それらを取り込んだＤ６７ＳＰによって回転駆動のための公知の演算が行われる。回転駆動用制御電圧の基本周波数は上限が数百Ｈｚ程度であるが、変位検出用検出電流ｒ１〜ｒ６の基本周波数は上述したように高いので、両者は容易かつ正確に弁別される。こうして、ロータ回転駆動も適切に遂行される。
【００４４】
以上の説明より明らかに、この静電浮上型ジャイロの信号検出回路にあっては、変位検出用印加電圧信号Ｖ０を必要に応じて拡大することが可能かつ容易であり、しかも、制御電圧Ｖ１，Ｖ１２等も制御出力回路５４の電源電圧Ｖcc近くまで拡大できるので、例えジャイロ機構部の小形化に伴って複数電極３１〜４８の容量が小さくなったとしても、十分な信号レベルを確保することができて、変位の検出を適切に果たすことはもちろん、姿勢制御性能の向上にも貢献する。
【００４５】
これら未公開の先行特許出願１，２に記載された技術事項に加えて、上掲した未公開の先行特許出願３に記載された技術事項も、本発明創案の前提となっており、また多くの部分が本発明に引き継がれているので、その概要を再掲する。
上述したように、実装状況も考慮して小形化すべく真空パッケージにジャイロ機構や電子回路を取り込んだり、ジャイロ機構部の小形化に伴って電極容量が減少しても適正レベルの変位検出用検出信号が得られるように変位検出用信号の流れを従来と逆転させたりして、静電浮上型ジャイロ装置の小形化が推し進められ、静電浮上型ジャイロ装置の応用範囲が広がっている。もっとも、小形化が可能になったからといって、全部が小形のもので置き換えられる訳ではない。
【００４６】
ジャイロロータを回転させてその慣性を利用する静電浮上型ジャイロ装置の場合、検出精度がジャイロロータの大きさに依存するのを避けられないため、種々のサイズのものが使い分けられている。そして、サイズに応じて電源電圧Ｖccや制御電圧Ｖ１等にも各種の電圧が採用されている。例えば、ロータ径が１〜２ｍｍのときには３Ｖや５Ｖ程度の電圧で足りるが、ロータ径が５ｍｍを超えると１２Ｖや１５Ｖといった電圧が用いられることが多い。
ただし、電子回路の電圧が高いと、使用できる電子部品が限られたり高価になったりする。特に、電流検出回路６４のカレントミラーのように１ＭＨｚ等の高速で動作するうえ広いダイナミックレンジも要求される半導体部品に、１５Ｖ程度以上の高耐圧性能まで要求すると、適正価格で具体化するのが困難になる。
【００４７】
その場合、制御電圧へ直に変位検出用印加信号を重畳させる従来技術が引き続き使われる。
しかしながら、変位検出用信号の流れを従来と逆転させて、制御電圧の出力段回路のところで、変位検出用印加信号に係る信号成分の検出を行う手法には、制御電圧をほとんど犠牲にしないで済むことや、変位検出用印加信号のレベル設定が制御電圧の制約を受けずにほぼ自由に行えることなど、従来技術に勝る利点が多い。
【００４８】
そこで、変位検出用電極に変位検出用信号を印加して制御電極より制御回路寄りで検出を行う手法の採用を前提として、上述した何れとも異なる新たな構成の信号検出回路が創案されている。その要点は、変位検出用電極に変位検出用信号を印加して制御電極より制御回路寄りで検出を行うに際して、隣り合う制御電極に対し逆相の制御電圧が印加されること及び同相の変位検出用印加信号が伝達されることに基づき、信号検出を同相成分の抽出にて行うようにしたことにより、変位検出用信号の流れを従来と逆転させた静電浮上型ジャイロ装置であって新たなものを実現することができた、というものである。また、電源電圧や制御電圧の影響が検出信号生成回路になるべく及ばないよう更なる工夫も加味されており、例えば、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約が緩やかになるよう、同相検出回路が受動素子で具体化可能なものとなっている。
【００４９】
かかる静電浮上型ジャイロ装置の信号検出回路についても、図面を引用して具体的な構成を説明する。図５（ａ）が信号検出回路を含む全体回路図、同図（ｂ）が変位検出用印加信号の発生回路、同図（ｃ）が検出信号生成回路であり、図６（ａ）が制御電圧印加部分と検出信号生成回路の詳細図である。
相違点を述べると、図５，図６に示した信号検出回路が上述した図２〜図４のものと相違するのは、矩形波電流発生用の印加信号発生回路６１が矩形波電圧発生用の印加信号発生回路９０になった点と、電流検出回路６４に代わって同相検出回路９１が検出信号生成回路の主要部になった点である。他は基本的に同じである。
【００５０】
印加信号発生回路９０は（図５（ｂ）参照）、印加信号発生回路６１と同様に周波数がジャイロロータ１０の運動に影響しないほど高いという要件を満たせば変位検出用印加信号Ｖ０として正弦波の信号を発生するものでも良いが、ここでは、デジタル化に適した矩形波の信号を発生するために、クロックＣＬＫａをアンプで増幅して変位検出用印加電圧信号Ｖ０を生成している。この場合も、変位検出用印加電圧信号Ｖ０が変位検出用電極３８，４８に印加されるので、変位検出用印加信号Ｖ０の振幅は電源電圧の許す範囲で任意に設定することが許される。
【００５１】
同相検出回路９１は、制御出力回路５４毎に設けられ（図５（ａ）参照）、それぞれ（図５（ｃ）参照）、一つの中点電圧検出回路９２と二つの電流制限回路９３とからなり、制御出力回路５４の出力側に付設されている。
静電支持用電極３１に制御電圧Ｖ１を印加する制御出力回路５４を具体例にして説明すると（図５（ｃ）参照）、既述したように、静電支持用電極３１は隣り合う静電支持用電極３１ａと静電支持用電極３１ｂとからなり、制御電圧Ｖ１は互いに逆相の関係にある負電圧Ｖ１ａと正電圧Ｖ１ｂとの対に分けられて、正電圧Ｖ１ｂは静電支持用電極３１ｂに印加され、負電圧Ｖ１ａは隣接の静電支持用電極３１ａに印加されるようになっている。
【００５２】
そして、このことを前提として、同相検出回路９１は、付設先の制御出力回路５４の逆相出力Ｖ１ａ，Ｖ１ｂから同相成分を抽出することにより変位検出用印加電圧信号Ｖ０に係る信号成分ｍ１を検出し、これを変位検出用検出信号ｍ１として変位検出用検出電流ｉ１に代えて制御演算回路６３に送出するようになっており、そのために、中点電圧検出回路９２は、負電圧Ｖ１ａのラインと正電圧Ｖ１ｂのラインとの双方に架橋の如く接続され、電流制限回路９３は、中点電圧検出回路９２と制御出力回路５４との間で、一つが負電圧Ｖ１ａのラインに介挿接続され、もう一つが正電圧Ｖ１ｂのラインに介挿接続されている。
【００５３】
具体的な回路構成例を挙げると（図６（ａ）参照）、中点電圧検出回路９２は、容量の等しい２個のコンデンサＣ（容量素子）を直列接続した回路からなり、その直列回路の一端が正電圧Ｖ１ｂのラインに接続され他端が負電圧Ｖ１ａのラインに接続されコンデンサＣ同士の接続点から検出信号ｍ１が取り出されてこの信号ラインが制御演算回路６３まで延びている。また、電流制限回路９３は何れも抵抗Ｒからなり、負電圧Ｖ１ａ及び正電圧Ｖ１ｂのラインそれぞれに対して制御出力回路５４の出力端とコンデンサＣの接続点との間で介挿接続されている。繰り返しとなる詳細な説明は割愛するが、静電支持用電極３１と対向対をなす静電支持用電極４１についても同様に中点電圧検出回路９２と電流制限回路９３とが付設されて変位検出用検出信号ｍ１２が生成されやはり制御演算回路６３に送出されるようになっている。詳細図は割愛したが、他の制御電極３２〜３６，４２〜４６についても同様である。
【００５４】
このような静電浮上型ジャイロ装置の信号検出回路についても、その使用態様及び動作を、図面を引用して説明する。図６（ｂ）〜（ｅ）は何れも信号波形例である。ここでも、環状ロータ型の６対の静電支持用電極のうち、電極３１について詳述する。
そうすると（図６（ｂ）参照）、静電支持用電極３１に印加されるオフセット電圧Ｖofや、姿勢制御のために算出され変化するＸ軸制御電圧成分Ｖｘは既述の先行特許出願１，２記載例と同じなので、正電圧Ｖ１ｂのうち制御出力回路５４の出力する主成分は＋Ｖof＋Ｖｘにされ、負電圧Ｖ１ａの主成分は−Ｖof−Ｖｘにされる。、正電圧Ｖ１２ｂの主成分は＋Ｖof−Ｖｘにされ、負電圧Ｖ１２ａの主成分は−Ｖof＋Ｖｘにされる。
この逆相の制御電圧Ｖ１すなわち負電圧Ｖ１ａ及び正電圧Ｖ１ｂは、やはり、制御出力回路５４から静電支持用電極３１に送出され、それへ直に変位検出用印加信号Ｖ０が重畳されることもなく、変位検出用印加信号Ｖ０は静電支持用電極３１から制御出力回路５４へ逆向きに伝達されて来る。
【００５５】
すなわち（図６（ｃ）参照）、印加信号発生回路９０によって、電圧波形がデューテイ比５０％の矩形波となる変位検出用印加信号Ｖ０が発生され、これが変位検出用電極３８とジャイロロータ１０と静電支持用電極３１を順に経て制御電圧Ｖ１に重畳する。変位検出用印加電圧信号Ｖ０の振幅は、印加信号発生回路９０に昇圧回路等を付設すれば、印加信号発生回路６１のときと同様、制御出力回路５４の電源電圧Ｖccを超えることも可能であり、従来の変位検出用印加信号ｆ１等に比べて可成り大きい。これに対し（図６（ｂ）参照）、制御電圧Ｖ１に重畳する電圧成分は極めて小さいので、正電圧Ｖ１ｂの波形は主成分＋Ｖof＋Ｖｘの波形から大きく離れることなくそれに沿い、負電圧Ｖ１ａは主成分−Ｖof−Ｖｘに沿い、いずれも主成分とほぼ同様の波形を描く。
【００５６】
この変位検出用印加電圧信号Ｖ０は、隣り合う静電支持用電極３１ａ，３１ｂに対して同相で伝達されて来るので、その静電支持用電極３１を経て制御出力回路５４の出力ラインに伝達される際にも、逆相の制御電圧Ｖ１ａ，Ｖ１ｂに同相で重畳する（図６（ｂ）の実線グラフ参照）。この電圧成分をｍ１とすると、正電圧Ｖ１ｂは＋Ｖof＋Ｖｘ＋ｍ１となり、負電圧Ｖ１ａは−Ｖof−Ｖｘ＋ｍ１となる。そして、中点電圧検出回路９２によって、両者の丁度中間の電圧が検出される。この検出信号ｍ１には（図６（ｄ）参照）、制御電圧Ｖ１の逆相成分が相殺しあって残らないので、変位検出用印加電圧信号Ｖ０に係る同相成分だけが含まれている。その波形は、エッジ等での乱れを無視すれば、クロックＣＬＫａに対応した周波数の矩形波となり、その振幅には、静電支持用電極３１とジャイロロータ１０との静電容量ひいては両者の相対変位ΔＸが的確に反映されている。
【００５７】
そして（図６（ｅ），（ａ）参照）、クロックＣＬＫａに同期しているが位相のずれているクロックＣＬＫｂのタイミングで、Ｘ方向変位ΔＸを反映した検出信号ｍ１や，静電支持用電極４１側から同様にして得られる検出信号ｍ１２が適宜増幅等されてからＡ／Ｄ変換回路６５によって量子化され、さらに他の静電支持用電極３２〜３６，静電支持用電極４２〜４６についても同様にして変位検出用検出信号が同相検出回路９１によって得られＡ／Ｄ変換回路６５によって量子化され、それらを取り込んだＤＳＰ６６によって姿勢制御のための公知の演算が行われる。また、慣性空間に対する角速度や加速度なども算出される。こうして、この場合も、姿勢制御や加速度検出等が適切に遂行される。さらに、変位検出用検出信号ｒ１〜ｒ６についても、図示に際して符号は変えなかったが、やはり電流信号でなく電圧信号で得られ、それが二値化されてＤＳＰ６７に取り込まれ、それらを取り込んだＤＳＰ６７によって回転駆動のための公知の演算が行われる。
【００５８】
なお、コンデンサＣの容量や抵抗Ｒの抵抗値は、静電支持用電極３１とジャイロロータ１０との静電容量や、制御出力回路５４の出力電圧などを考慮して、制御電圧Ｖ１の主成分Ｖof＋Ｖｘに含まれる周波数成分の電流は電流制限回路９３を良く通過するが（すなわち長い周期で見れば抵抗を無視できるが）、変位検出用印加電圧信号Ｖ０の周波数成分の電流は電流制限回路９３をほとんど通過しないように（すなわち短い周期で見れば抵抗を無視できないように）選定されている。一例を挙げると、制御電圧Ｖ１の逆相成分Ｖｘの周波数がせいぜい数十ｋＨｚで、変位検出用印加電圧信号Ｖ０の周波数すなわち検出信号ｍ１の基本周波数が１ＭＨｚで、静電支持用電極３１の静電容量が０．１ｐＦ程度のとき、コンデンサＣと抵抗Ｒはそれぞれ２０ｐＦと２５０ｋΩで良い。
【００５９】
これにより、制御電圧Ｖ１は、同相検出回路９１の有無に拘わらず、静電支持用電極３１に対して適切に印加される。また、変位検出用印加電圧信号Ｖ０に係る信号成分は、一般に出力インピーダンスの小さい制御出力回路５４に吸収されることなく、電流制限回路９３によって中点電圧検出回路９２へ集中的に伝送される。そのため、検出信号ｍ１が小振幅ながらも確実に検出される。他の変位検出用検出信号についても同様である。
こうして、ロータ姿勢制御が適切に遂行される。同様にして、基本周波数がせいぜい数百Ｈｚ程度のロータ回転駆動も、適切に遂行される。
【００６０】
以上の説明より明らかに、この静電浮上型ジャイロの信号検出回路にあっては、変位検出用印加電圧信号Ｖ０を必要に応じて拡大することが可能かつ容易であり、しかも、制御電圧Ｖ１，Ｖ１２等も制御出力回路５４の電源電圧Ｖcc近くまで拡大できるので、例えジャイロ機構部の小形化に伴って複数電極３１〜４８の容量が小さくなったとしても、十分な信号レベルを確保することができて、変位の検出を適切に果たすことはもちろん、姿勢制御性能の向上にも貢献する。さらに、上述したようなコンデンサＣや抵抗Ｒは、数ＭＨｚ以上の周波数に対応したものであっても、数十Ｖ以上の耐圧性能を兼備したものが、容易に入手できるので、この発明は、電源電圧Ｖccや制御電圧Ｖ１等が数Ｖ程度の小形ジャイロ装置はもちろん、それより大きくて電源電圧Ｖccや制御電圧Ｖ１等が十数Ｖを超えるような静電浮上型ジャイロ装置にも、適用することができる。
【００６１】
［発明が解決しようとする技術的な課題］
このように、静電浮上型ジャイロ装置に関して、機構の多様化（特許文献１，２参照）、実装態様の改善（先行特許出願１参照）、信号検出回路の改良（先行特許出願２，３参照）など、幾つかの改良が図られているが、制御出力回路５４は、従来のまま、アナログ回路が用いられている。その典型的な構成では、例えば静電支持用電極３１（即ち隣接電極３１ａ，３１ｂ）に印加する制御電圧Ｖ１（即ち正負の電圧Ｖ１ａ，Ｖ１ｂ）を出力する典型的な構成では（図７（ａ）参照）、正電源（＋Ｖcc）で動作して正電圧Ｖ１ｂを生成する非反転アンプ（Ａｍｐ，信号増幅器）と、信号レベルを正から負に移すレベルシフタ（レベル変換回路）と、負電源（−Ｖcc）で動作して負電圧Ｖ１ａを生成する反転アンプ（Ａｍｐ、信号増幅器）とが、制御出力回路５４毎に要る。また、いずれのアンプにも、上述したように、オフセット電圧Ｖofを設定するための回路が、付設されている。
【００６２】
そして、コンデンサ構造の静電支持用電極３１に働く静電引力Ｆ（静電支持力）が、静電支持用電極３１に印加された制御電圧Ｖ１に対して、非線形な関係（二次式、二次関数）になっていることから（図７（ｂ）参照）、制御の安定を図るため、オフセット電圧Ｖofを中心にした所定範囲に即ち近似的に線形関係を満たすとみなせる範囲にＸ軸制御電圧成分Ｖｘを限定しているので、電源電圧Ｖccの全範囲を制御電圧に有効利用することができない。他の制御電圧Ｖ１２等についても、アナログの制御出力回路５４にて生成されるものは、同じである。
【００６３】
これに対する改善案としてパルス幅変調方式の採用が考えられる。例えば（図７（ｃ）参照）、制御演算回路６３の生成信号をパルス幅変調回路（ＰＷＭ）でパルス幅変調してオンオフ信号（二値信号）にし、それを制御信号として切り替わるスイッチ回路ＳＷｂ（切換回路）にてオン時には正の電源電圧＋Ｖccを選択しオフ時には接地電圧（０Ｖ，基準電圧）を選択して正電圧Ｖ１ｂを生成するとともに、同じオンオフ信号を制御信号として切り替わるもう一つのスイッチ回路ＳＷａ（切換回路）にてオン時には負の電源電圧−Ｖccを選択しオフ時には接地電圧（０Ｖ，基準電圧）を選択して負電圧Ｖ１ａを生成するのである。
【００６４】
これにより、静電支持用電極３１に働く静電引力Ｆと、静電支持用電極３１に印加された制御電圧Ｖ１のパルス幅変調率（％）とが、全範囲で（０〜１００％）線形な関係（比例式、一次関数）になることから（図７（ｄ）参照）、制御電圧成分の可変範囲（Ｖｘ相当）を限定する必要がなくなるので、電源電圧Ｖccの全範囲を制御電圧Ｖ１に有効利用することができる。他の制御電圧Ｖ１２等についても、制御出力回路をＰＷＭ化（パルス幅変調方式化）することにより、同様の効果が得られる。すなわち、電源電圧Ｖccを無駄なく利用して制御能力を向上させることができる。また、ＰＷＭ化の一般的効果である出力段回路の簡素化およびエネルギー浪費の削減という利点も得ることができる。
【００６５】
しかしながら、このような制御電圧のＰＷＭ化には不所望なスイッチングノイズを誘発するという副作用もある。具体的には（図７（ｅ）〜（ｇ）参照）、印加信号発生回路６１からスイッチングにて生成される変位検出用印加電流ｉ０（図７（ｅ）参照）や，印加信号発生回路９０でクロックを増幅して生成される変位検出用印加信号Ｖ０（図７（ｅ）参照）が、変位検出用電極３８とジャイロロータ１０と静電支持用電極３１を経てから、パルス幅変調にて生成される制御電圧Ｖ１（図７（ｆ）参照）に重畳し、そこで電流検出や中点電圧検出が行われて、変位検出用検出電流ｉ１や変位検出用検出信号ｍ１が生成されるため、それらの変位検出用検出信号ｉ１，ｍ１に大きなスイッチングノイズが重畳してしまうのである。
【００６６】
このため、検出信号ｉ１，ｍ１のサンプリングタイミング（信号入力タイミング）が運悪くスイッチングノイズに一致すると、検出精度が落ちて、制御性能が低下してしまう。
そこで、制御電圧をほとんど犠牲にしないで変位検出ができ更に変位検出用印加信号のレベル設定が制御電圧の制約を受けずにほぼ自由に行えるといった利点を維持すべく、変位検出用電極に変位検出用信号を印加して制御電極より制御回路寄りで検出を行う手法の採用を前提として、更に、電源電圧Ｖccを無駄なく利用して制御能力を向上させるという利点も得るべく、制御電圧のＰＷＭ化も図ったうえで、検出信号に誘発されるスイッチングノイズによる悪影響が解消されるよう、信号検出回路や制御回路の構成に工夫を凝らすことが技術的な課題となる。
【課題を解決するための手段】
【００６７】
本発明の静電浮上型ジャイロ装置は（解決手段１）、このような課題を解決するために創案されたものであり、ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記複数電極のうちの一部に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極を経由したところで前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、前記変位検出用印加信号を前記変位検出用電極に印加するものであり、前記検出信号生成回路が、前記制御回路における前記制御電圧の出力段回路に対応して分散して設けられており、前記制御回路が、前記制御電圧の生成に際してパルス幅変調を行い且つそのパルス幅変調に際してパルス端を前記変位検出用印加信号の急変点に同期させるものであることを特徴とする。
【００６８】
ここで、上記の「急変点」は、信号波形が急変するタイミングという意味であり、「急変」には、不連続な変化の他、鋭角であれ鈍角であれ波形に角の認められる曲折変化も該当する。例えば、パルス信号であればパルス端すなわちパルスの始点や終点が急変点であり、矩形波であれば縦線の発現する時点が急変点であり、三角波であれば上下に交互発現する折れ点が急変点である。
【００６９】
また、本発明の静電浮上型ジャイロ装置は（解決手段２）、解決手段１の静電浮上型ジャイロ装置であって、前記検出信号生成回路が、前記出力段回路に分散して付設された複数の電流検出回路を具有しており、前記電流検出回路は、それぞれ、付設先の出力段回路の出力電流について前記変位検出用印加信号に係る信号成分の検出を行うものであることを特徴とする。
【００７０】
さらに、本発明の静電浮上型ジャイロ装置は（解決手段３）、解決手段１の静電浮上型ジャイロ装置であって、前記出力段回路が、前記制御電圧のうち少なくとも姿勢制御用のものに関しては逆相のものを生成して前記複数電極のうち隣り合うものに印加するものであり、前記検出信号生成回路が、前記出力段回路それぞれの出力側に付設された複数の同相検出回路を具有しており、前記同相検出回路は、それぞれ、付設先の出力段回路の逆相出力から同相成分を抽出することにより前記変位検出用印加信号に係る信号成分の検出を行うものであることを特徴とする。
【発明の効果】
【００７１】
このような本発明の静電浮上型ジャイロ装置にあっては（解決手段１）、印加信号供給回路と検出信号生成回路と接続先を入れ替えて、変位検出用印加信号が変位検出用電極に印加されるとともに、変位検出用検出信号の生成に用いられる信号成分の検出が制御回路における制御電圧の出力段回路のところで分散して行われる。このように変位検出用電極に変位検出用信号を印加して制御電極より制御回路寄りで検出を行う手法を採用したことにより、制御電圧をほとんど犠牲にしないで変位検出を行うことができるうえ、変位検出用印加信号のレベル設定も制御電圧の制約を受けずにほぼ自由に行うことができる。
【００７２】
また、制御回路で生成される制御電圧がパルス幅変調されるようにもしたことにより、電源電圧を無駄なく利用して制御能力を向上させることができるうえ、出力段回路が簡素化でき、エネルギー浪費も削減することができる。
さらに、そのパルス幅変調に際してパルス端を変位検出用印加信号の急変点に同期させるようにもしたことにより、制御電圧のパルス端が変位検出用印加信号の急変点に重なるか重なっているとみなせる程度に接近することから、制御電圧のＰＷＭ化によって変位検出用検出信号に誘発されるスイッチングノイズが変位検出用印加信号の急変点のところに限定される。
【００７３】
変位検出用印加信号に急変点が存在する場合、それに起因して変位検出用検出信号に過渡的な遷移状態が発現することが多いが、そのような遷移状態を変位検出に用いるのは好ましくないので、それ以外の安定状態のタイミングでサンプリングする等のことで、一般に、遷移状態の利用は回避される。そして、そのような遷移状態の利用回避が信号検出回路で行われていれば、それに随伴して、変位検出用印加信号の急変点のところに限定して発現する上述のスイッチングノイズも変位検出への利用から外される。
【００７４】
したがって、この発明によれば、信号検出回路が制御電圧を犠牲にすることなく変位検出用印加信号の振幅電圧を増やせるよう改良され、制御回路が電源電圧を無駄なく利用して制御能力を高めるよう改良され、しかも両改良が互いを損なわずに長所が兼備されている静電浮上型ジャイロ装置を実現することができる。
【００７５】
また、本発明の静電浮上型ジャイロ装置にあっては（解決手段２）、変位検出用信号の流れを従来と逆転させて制御電圧の出力段回路のところで信号検出を行うに際して、分散設置した電流検出回路が用いられるようにもしたことにより、電極容量が減少しても容易に適正レベルの変位検出用検出信号が得られる。
したがって、この発明によれば、信号検出回路が制御電圧を犠牲にすることなく変位検出用印加信号の振幅電圧を増やせるよう改良され、制御回路が電源電圧を無駄なく利用して制御能力を高めるよう改良され、しかも両改良が互いを損なわずに長所が兼備されている静電浮上型ジャイロ装置であって、小形化にも適う静電浮上型ジャイロ装置を実現することができる。
【００７６】
さらに、本発明の静電浮上型ジャイロ装置にあっては（解決手段３）、変位検出用信号の流れを従来と逆転させて制御電圧の出力段回路のところで信号検出を行うに際して、隣り合う制御電極に対し逆相の制御電圧が印加されること及び同相の変位検出用印加信号が伝達されることに基づき、変位検出のための信号検出が同相成分の抽出にて行われる。同相成分の抽出は、受動素子のような耐電圧も応答性も高くて安い電子部品を用いて具体化でき、例えば信号同士の加算や分圧といった手法で行うことができる。そして、このような抽出によって、変位検出用検出信号は、制御電圧から分離されて、単独のものとなるので、その後続処理には、もはや制御回路の出力段回路のような高耐圧性能は要求されない。
【００７７】
したがって、この発明によれば、信号検出回路が制御電圧を犠牲にすることなく変位検出用印加信号の振幅電圧を増やせるよう改良され、制御回路が電源電圧を無駄なく利用して制御能力を高めるよう改良され、しかも両改良が互いを損なわずに長所が兼備されている静電浮上型ジャイロ装置であって、小形化にも適うがそれに限らず有用な静電浮上型ジャイロ装置を実現することができる。
【発明を実施するための最良の形態】
【００７８】
このような本発明の静電浮上型ジャイロ装置について、これを実施するための具体的な形態を、以下の実施例１〜３により説明する。
図８〜図１１に示した実施例１は、上述した解決手段１，３（出願当初の請求項１，３）を具現化したものであり、図１２〜図１５に示した実施例２は、上述した解決手段１，２（出願当初の請求項１，２）を具現化したものであり、図１６に示した実施例３は、それらの変形例である。
【００７９】
なお、それらの図示に際し、背景技術の欄における前提の技術の欄や，背景技術の欄における従来の技術の欄，発明が解決しようとする課題の欄における未公開の先行技術の欄において言及した構成要素と同様の構成要素には同一の符号を付して示したので、また、背景技術の欄における前提の技術の欄で述べたジャイロ機構部は以下の各実施例でもそのまま利用されるので、重複する再度の説明は割愛し、以下、公知の従来技術や未公開の先行技術との相違点を中心に説明する。
ここでも、明瞭な対比等のため、電子回路部は環状ロータ型ジャイロ対応のものを具体例とする。
【実施例１】
【００８０】
本発明の静電浮上型ジャイロ装置の実施例１について、その具体的な構成を、図面を引用して説明する。図８は、（ａ）が蓋を外したところの平面図、（ｂ）が縦断正面図である。また、図９は、（ａ）が、制御回路と信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が検出信号生成回路である。さらに、図１０は、（ａ）が制御電圧印加部分の詳細図、（ｂ）が制御出力回路の詳細図である。
【００８１】
この静電浮上型ジャイロ装置（図８〜図１１参照）が既述の先行特許出願１，３記載例（図１，図５，図６参照）と相違するのは、パッケージング手法に関する改良点（図１→図８）と、制御回路に関する改良点（図５，図６→図９〜図１１）である。なお、ジャイロ機構部や信号検出回路は既述したのと同じである（図１７参照、図５，図６参照）。
以下、相違点を順に詳述する。
【００８２】
先ずパッケージング手法に関して改良点を説明する。図８に示した静電浮上型ジャイロ装置９７は、既述した図１記載のものを更に改良したものであり、ガラス基板のベース７３を割れ難くするために、ベース７３が円板形になっている。これに伴って、ピン７４も円形状に列設されている。なお、パッケージも、ボックス７２にキャップ７１を被せる構造のものから、円板状の底板７２に丸帽状のキャップ７１を被せる構造のものになっている。
【００８３】
また、ピン７４がベース７３から外周側へ外れて、両者の接合が剛接合でなくなっている。両者の電気的接続はボンディングワイヤ９９によって行われ、ベース７３をパッケージ底板７２から浮かせて支持するための機械的接続は、例えば板バネからなる弾性支持部材９８によって行われる。このようにピン７４とベース７３とに弾性支持部材９８を介在させて、ベース７３が弾性支持部材のみによって弾性支持されるようにしたことにより、衝撃を吸収する機能が向上する。衝撃が加わったときの問題点としては、ベース７３の損傷の他、ロータが電極またはストッパーに衝突してロータの回転が止まると浮上および回転のシーケンスをやり直す必要があるが、そのような問題も回避することができる。
【００８４】
次に、制御回路に関して相違点を述べると、制御電圧Ｖ１〜Ｖ１２の生成に際してパルス幅変調を行うために、ロータ制御回路６２が一部改造されてロータ制御回路１０２になり、制御演算回路６３が一部改造されて制御演算回路１０３になり、制御出力回路５４がそれぞれ制御出力回路１０４になっている（図９参照）。
ロータ制御回路１０２及び制御演算回路１０３における信号入力や演算内容はロータ制御回路６２及び制御演算回路６３と同じであり、ロータ制御回路１０２及び制御演算回路１０３がロータ制御回路６２及び制御演算回路６３と相違するのは、制御出力回路５４へアナログ信号を送出していた部分だけである。具体的には（図１０（ｂ）の破線部分を参照）、公知の演算にて得たデジタル値を、アナログ信号に変換することなく、デジタル演算にてＰＷＭ変調率（パルス幅変調率）に換算して、デジタル値のまま制御出力回路１０４へ送出するようになっている。
【００８５】
制御出力回路１０４は（図１０（ｂ）参照）、それぞれ、デジタル回路からなりＰＷＭ変調率を論理信号レベルのパルス幅変調信号Ｓpwm に変換するパルス幅変調回路１０５〜１０７と、スイッチ回路からなり論理信号レベルのパルス幅変調信号Ｓpwm を電圧Ｖccレベルでパルス幅変調信号対Ｖpwm （＋Ｖpwm ，−Ｖpwm ）に変換する出力段回路１０８とを具えている。
Ｄ／Ａ変換回路やアナログのアンプは無い。
【００８６】
パルス幅変調回路１０５〜１０７には、制御演算回路１０３から受け取ったＰＷＭ変調率を保持するラッチ１０５と、クロックＣＬＫａの立ち上がり又は立ち下がりでカウント値を進めて鋸歯状に変化させるＮ進カウンタ１０６と、そのカウント値をＮ進カウンタ１０６から受けＰＷＭ変調率をラッチ１０５から受けカウント値とＰＷＭ変調率との大小比較を行って二値のパルス幅変調信号Ｓpwm （オンオフ信号）を生成するコンパレータ１０７とが設けられている。コンパレータ１０７から出力されるパルス幅変調信号Ｓpwm のパルス端がクロックＣＬＫａの立ち上がり又は立ち下がりに一致するよう、ラッチ１０５もＮ進カウンタ１０６と同様にクロックＣＬＫａの立ち上がり又は立ち下がりでラッチ動作を行うようになっている。ＰＷＭ変調を１００％利用するときには、ＰＷＭ変調率の最大値がＮ進カウンタ１０６のＮに一致するよう、制御演算回路１０３で換算が行われる。Ｎの具体値としては、“２”のべきじょうであり６ビットで表される“６４”や，８ビットで表される“２５６”などが、使いやすいが、他の値であっても良い。
【００８７】
出力段回路１０８には、パルス幅変調信号Ｓpwm を制御信号として切り替わる二入力一出力のスイッチ回路ＳＷａ，ＳＷｂ（切換回路）が設けられている。スイッチ回路ＳＷｂは、パルス幅変調信号Ｓpwm がオン状態の時には正の電源電圧＋Ｖccを選択し、オフ状態の時には接地電圧（０Ｖ，基準電圧）を選択して、パルス幅変調信号＋Ｖpwm を生成するようになっている。パルス幅変調信号＋Ｖpwm は、例えば制御電圧Ｖ１の正電圧＋Ｖ１に相当するものであり、平滑化すれば波形が正電圧＋Ｖ１に良く近似した略相似形になるが、振幅は０Ｖ〜＋Ｖccの範囲に広がり大きくなっており、電流制限回路９３を介し正電圧Ｖ１ｂとして静電支持用電極３１ｂに印加されるようになっている。
【００８８】
スイッチ回路ＳＷａは、パルス幅変調信号Ｓpwm がオン状態の時には負の電源電圧−Ｖccを選択し、オフ状態の時には接地電圧（０Ｖ，基準電圧）を選択して、パルス幅変調信号＋Ｖpwm に対して反転した波形を持つパルス幅変調信号−Ｖpwm を生成するようになっている。パルス幅変調信号−Ｖpwm は、例えば制御電圧Ｖ１の負電圧−Ｖ１に相当するものであり、平滑化すれば波形が負電圧−Ｖ１に良く近似した略相似形になるが、振幅は０Ｖ〜−Ｖccの範囲に広がり大きくなっており、電流制限回路９３を介し負電圧Ｖ１ａとして静電支持用電極３１ａに印加されるようになっている。
【００８９】
このようなスイッチ回路ＳＷａ，ＳＷｂは、例えばＭＯＳＦＥＴのスイッチングトランジスタを組み合わせる等のことで容易に具現され、上述したように静電支持用電極３１対応の制御出力回路１０４からは互いに逆相の関係にあるパルス幅変調信号＋Ｖpwm ，−Ｖpwm が生成されて正のパルス幅変調信号＋Ｖpwm が静電支持用電極３１ｂに印加され負のパルス幅変調信号−Ｖpwm が隣接の静電支持用電極３１ａに印加されるようになっている。他の制御電極３２〜３７，４２〜４７それぞれについても同様である。
【００９０】
一方、信号検出回路は、既述の先行特許出願３に記載されたものと同じである（図５，６参照）。すなわち（図９（ｂ），（ｃ），図１０参照）、変位検出用印加信号Ｖ０を変位検出用電極３８，４８に印加する印加信号発生回路９０が、クロックＣＬＫａを増幅して矩形波電圧の変位検出用印加信号Ｖ０を生成するようになっており、検出信号生成回路が、制御回路１０２，１０３における制御電圧Ｖ１，Ｖ１２等の制御出力回路１０４の出力段回路１０８に対応して分散して設けられている。詳述すると、検出信号生成回路が、出力段回路１０８それぞれの出力側に付設された複数の同相検出回路９１を具有しており、同相検出回路９１は、それぞれ、付設先の出力段回路１０８の逆相出力から同相成分を抽出することにより変位検出用印加信号Ｖ０に係る信号成分の検出を行うようになっている。
【００９１】
このようにクロックＣＬＫａを増幅して生成された変位検出用印加信号Ｖ０は、その急変点である矩形波の立ち上がり及び立ち下がりタイミングがクロックＣＬＫａの立ち上がり及び立ち下がりタイミングに一致する。また、同じクロックＣＬＫａに基づきクロック同期式の回路で生成されたパルス幅変調信号Ｓpwm ，Ｖpwm は、上述したようにパルス端がクロックＣＬＫａの立ち上がり又は立ち下がりタイミングに一致する。そのため、この制御回路は、パルス幅変調に際してパルス端を変位検出用印加信号の急変点に同期させるものとなっている。なお、制御電圧の有効周波数が数十ｋＨｚ程度なので、パルス幅変調信号Ｖpwm の周波数をそれより高い例えば数ＭＨｚ（１〜５ＭＨｚ）程度にするため、クロックＣＬＫａの周波数はそれより高い例えば数十ＭＨｚ（１０〜５０ＭＨｚ）程度にされる。
【００９２】
この実施例１の静電浮上型ジャイロ装置について、その使用態様及び動作を、図面を引用して説明する。図１１は、（ａ）〜（ｇ）いずれも信号波形例である。
【００９３】
ここでも、既述例との対比明瞭化等のため、環状ロータ型の６対の静電支持用電極のうち電極対３１について、制御電圧Ｖ１の印加状況を詳述する。制御電圧Ｖ１が正電圧Ｖ１ｂと逆相の負電圧Ｖ１ａとの対に分けられて、正電圧Ｖ１ｂは静電支持用電極３１ｂに印加され、負電圧Ｖ１ａは隣接の静電支持用電極３１ａに印加されるのは、既述した通りなので、電極対３１のうち静電支持用電極３１ｂに印加される正電圧Ｖ１ｂに関して図示の波形例を参照しながら詳述する。図示は割愛したが、負電圧Ｖ１ａは逆相関係を除けば同様であり、繰り返しとなる説明は割愛するが他の制御電圧も同様である。
【００９４】
正電圧Ｖ１ｂは、アナログ信号であれば既述したように一定のオフセット電圧Ｖofに姿勢制御のためのＸ軸制御電圧成分Ｖｘを加えたもの＋Ｖof＋Ｖｘを主成分にしているので電圧Ｖccより小さな振幅で滑らかに且つ穏やかに変化するが（図１１（ａ）参照）、制御出力回路１０４がＰＷＭ化されているので、正電圧Ｖ１ｂの主成分として出力段回路１０８から出力されるパルス幅変調信号Ｖpwm は（図１１（ｂ）参照）、電圧Ｖccの一定振幅でパルス状に且つ頻繁に変化する。振幅を変えない代わりにディーティ比を変えることで、Ｘ軸制御電圧成分の実効値を拡大している。
【００９５】
パルス幅変調信号Ｖpwm を拡大して（図１１（ｃ）参照）、変位検出用印加信号Ｖ０と比べてみると（図１１（ｄ）参照）、変位検出用印加信号Ｖ０はパルス幅変調信号Ｖpwm より頻繁にオンオフ（ハイ・ロー変化、遷移）しているが、パルス幅変調信号Ｖpwm のオンタイミング（パルス始端、遷移タイミング）もオフタイミング（パルス終端、遷移タイミング）も、電子回路内での伝搬遅延時間などに起因する僅かなタイミングのずれを無視すれば、変位検出用印加信号Ｖ０のオンタイミングかオフタイミングかの何れか（急変点）に一致する。
【００９６】
制御電圧Ｖ１のうちの正電圧Ｖ１ｂの波形は、主成分のパルス幅変調信号Ｖpwm そのものとは多少異なり、既述した先行特許出願３と同様に印加信号発生回路９０から変位検出用電極３８に印加された変位検出用印加信号Ｖ０がジャイロロータ１０と静電支持用電極３１とを経てパルス幅変調信号Ｖpwm に重畳して決まる（図１１（ｅ）参照）。そして、それに対して、やはり既述の先行特許出願３と同様に、同相検出回路９１による中点電圧検出が行われて、変位検出用印加信号Ｖ０に対応した波形の変位検出用検出信号ｍ１が得られる（図１１（ｆ）参照）。
【００９７】
変位検出用印加信号Ｖ０の遷移とパルス幅変調信号Ｖpwm の遷移とが非同期であれば上述したようにパルス幅変調信号Ｖpwm のスイッチングノイズが変位検出用検出信号ｍ１に対して無秩序に重畳してしまうが（図７（ｇ）参照）、この場合は（図１１（ｆ）参照）、変位検出用印加信号Ｖ０の遷移とパルス幅変調信号Ｖpwm の遷移とが同期しているので、パルス幅変調信号Ｖpwm のスイッチングノイズは変位検出用検出信号ｍ１の遷移タイミングに限定される。
【００９８】
そして、そのような変位検出用検出信号ｍ１が、クロックＣＬＫｂ（図１１（ｇ）参照）を利用した安定状態のタイミングで、制御演算回路１０３のＡ／Ｄ変換回路６５によりサンプリングされるので、制御演算回路１０３に入力され制御演算に用いられる変位検出値からは、パルス幅変調のスイッチングノイズの影響が完全に排除される。
こうして、この静電浮上型ジャイロ装置にあっても、正確な変位検出が行われ、それに基づいて姿勢制御のための公知演算が適切に行われ、さらには慣性空間に対する角速度や加速度なども適切に算出される。
【実施例２】
【００９９】
本発明の静電浮上型ジャイロ装置の実施例２について、その具体的な構成を、図面を引用して説明する。図１２は、（ａ）が、制御回路と信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路である。また、図１３は検出信号生成回路の詳細図であり、図１４は、（ａ）が制御電圧印加部分の詳細図、（ｂ）が制御出力回路の詳細図である。
この静電浮上型ジャイロ装置が上述した実施例１のものと相違するのは、制御出力回路１０４が制御出力回路１１４になった点と、印加信号供給回路が印加信号発生回路９０から印加信号発生回路１１０になった点と、検出信号生成回路が同相検出回路９１から電流検出回路６４になった点である。
【０１００】
既述の先行特許出願１，２記載例（図１〜図４参照）と比較すると、この静電浮上型ジャイロ装置（図１２〜図１５参照）が先行特許出願記載例と相違するのは、上述した実施例１と同じくパッケージング手法が改良されている点（図１→図８）と、制御回路における制御出力回路が改良されている点（図２，図４→図１２〜図１５）である。また、信号検出回路は、既述したのと同じで良く（図２参照）、検出信号生成回路は既述したのと概ね同様の電流検出回路６４になっているが（図１３参照）、印加信号供給回路が印加信号発生回路６１から印加信号発生回路１１０になっている（図１２，図１４参照）。なお、ジャイロ機構部は既述したのと同じである（図１７参照）。
以下、未だ説明していない印加信号発生回路１１０と制御出力回路１１４を詳述する。
【０１０１】
印加信号発生回路１１０は（図１２（ｂ））は、クロックＣＬＫｃをＭ分周し更に波形整形して変位検出用印加信号Ｖ０とクロックＣＬＫａとを生成するものであり、そのために（図１４（ｂ）参照）、クロックＣＬＫａよりも周波数がＭ倍高いクロックＣＬＫｃを発生する発振回路と、クロックＣＬＫｃに応じてカウント値を進めるＭ進カウンタ１１１と、その鋸歯状に変化するカウント値をＭ進カウンタ１１１から受けて１ビットのクロックＣＬＫａと複数ビットの三角波状デジタル値を出力するＲＯＭ１１２と、そのデジタル値を入力してアナログの変位検出用印加信号Ｖ０を出力するＤ／Ａ変換器１１３とを具えている。これにより、実施例１のと同じクロックＣＬＫａと、既述した印加信号発生回路６１によるのと同じ三角波の変位検出用印加信号Ｖ０が、デジタル回路で生成される。
【０１０２】
制御出力回路１１４は（図１４（ｂ）参照）、上述した制御出力回路１０４をそのまま用いても良く、前段部分のパルス幅変調回路１０５〜１０７はそのままであるが、後段部分の出力段回路１０８が出力段回路１１５になっている。この出力段回路１１５には、パルス幅変調信号Ｓpwm を制御信号として切り替わる二入力一出力のスイッチ回路ＳＷａ，ＳＷｂのうち正電圧Ｖ１ｂ側のスイッチ回路ＳＷｂは残されているが、負電圧Ｖ１ａ側のスイッチ回路ＳＷａは省かれている。スイッチ回路ＳＷｂがパルス幅変調信号Ｓpwm のオン時に正の電源電圧＋Ｖccを選択しオフ時に接地電圧０Ｖを選択して正電圧Ｖ１ｂのパルス幅変調信号＋Ｖpwm を生成するのは、上述した出力段回路１０８のときと同じであるが、負電圧Ｖ１ａは常に０Ｖにされるようになっている。他の制御電圧Ｖ１２等を出力する制御出力回路１１４も同様である。
【０１０３】
この制御出力回路１１４にもＤ／Ａ変換回路やアナログのアンプが無いので、電流検出回路６４のカレントミラー６４ａ，６４ｂは、制御出力回路１１４に対して直に接続されるのでなく、制御電圧Ｖ１の印加される正電圧Ｖ１ｂのラインや負電圧Ｖ１ａのラインに介挿接続されている（図１３参照）。
【０１０４】
この実施例２の静電浮上型ジャイロ装置について、その使用態様及び動作を、図面を引用して説明する。図１５は、（ａ）〜（ｇ）いずれも信号波形例である。
【０１０５】
ここでも、既述例との対比明瞭化等のため、実施例１のときと同様、環状ロータ型の６対の静電支持用電極のうち電極対３１について、制御電圧Ｖ１の印加状況を詳述する。制御電圧Ｖ１が正電圧Ｖ１ｂと負電圧Ｖ１ａとの対に分けられて、正電圧Ｖ１ｂが静電支持用電極３１ｂに印加され、負電圧Ｖ１ａが隣接の静電支持用電極３１ａに印加されるのは、既述した通りである。もっとも、負電圧Ｖ１ａは、既述例との対比上そのように呼んでいるが、負側へ変化せず０Ｖに維持されるので、電圧レベルでみると正電圧Ｖ１ｂと負電圧Ｖ１ａは逆相関係に無いようにも思われる。
【０１０６】
しかし、静電支持用電極３１ａ，３１ｂが隣接していて、制御電圧Ｖ１の印加による両者の電荷が釣り合うので、ジャイロロータ１０における両者の中間部位の電位を基準にしてみると、正電圧Ｖ１ｂと負電圧Ｖ１ａは逆相関係を維持しており、ジャイロロータ１０に対するＸ軸方向の静電引力が、この場合も、制御電圧Ｖ１に対応して、特にパルス幅変調信号Ｖpwm を主成分とする正電圧Ｖ１ｂに対応して、適切に生じる。そこで、電極対３１のうち静電支持用電極３１ｂに印加される正電圧Ｖ１ｂに関して図示の波形例を参照しながら詳述する。繰り返しとなる説明は割愛するが他の制御電圧も同様である。
【０１０７】
ここでも、正電圧Ｖ１ｂの主成分であるパルス幅変調信号Ｖpwm を拡大して（図１５（ａ）参照）、変位検出用印加信号Ｖ０及び変位検出用印加電流ｉ０と比べてみると（図１５（ｂ），（ｃ）参照）、三角波の変位検出用印加信号Ｖ０及び矩形波の変位検出用印加電流ｉ０はパルス幅変調信号Ｖpwm より頻繁に急変（曲折，反転）しているが、パルス幅変調信号Ｖpwm のオンタイミング（パルス始端、遷移タイミング）もオフタイミング（パルス終端、遷移タイミング）も、電子回路内での伝搬遅延時間などに起因する僅かなタイミングずれを無視すれば、変位検出用印加信号Ｖ０の曲折タイミング及び変位検出用印加電流ｉ０の反転タイミング（急変点）に一致する。
【０１０８】
制御電圧Ｖ１のうちの正電圧Ｖ１ｂの波形は、既述した先行特許出願２と同様に印加信号発生回路１１０から変位検出用電極３８に印加された変位検出用印加信号Ｖ０がジャイロロータ１０と静電支持用電極３１とを経てパルス幅変調信号Ｖpwm に重畳して決まり（図１５（ｄ）参照）、それに対してやはり既述の先行特許出願２と同様に電流検出回路６４による電流検出が行われて、変位検出用印加電流ｉ０に対応した波形の変位検出用検出電流ｉ１が得られる（図１５（ｅ）参照）。
【０１０９】
変位検出用印加信号Ｖ０の曲折とパルス幅変調信号Ｖpwm の遷移とが非同期であれば上述したようにパルス幅変調信号Ｖpwm のスイッチングノイズが変位検出用検出電流ｉ１に対して無秩序に重畳してしまうが（図７（ｇ）参照）、この場合は（図１５（ｅ）参照）、変位検出用印加信号Ｖ０の曲折とパルス幅変調信号Ｖpwm の遷移とが同期しているので、パルス幅変調信号Ｖpwm のスイッチングノイズは変位検出用検出電流ｉ１の反転タイミングに限定される。
【０１１０】
そして、そのような変位検出用検出電流ｉ１が、クロックＣＬＫｂ（図１５（ｆ）参照）を利用した安定状態のタイミングで、制御演算回路１０３のＡ／Ｄ変換回路６５によりサンプリングされるので、制御演算回路１０３に入力され制御演算に用いられる変位検出値からは、パルス幅変調のスイッチングノイズの影響が完全に排除される。
こうして、この静電浮上型ジャイロ装置にあっても、正確な変位検出が行われ、それに基づいて姿勢制御のための公知演算が適切に行われ、さらには慣性空間に対する角速度や加速度なども適切に算出される。
【実施例３】
【０１１１】
図１６に信号波形例と信号入力回路を示した本発明の静電浮上型ジャイロ装置が上述した実施例１，２のものと相違するのは、制御演算回路１０３の信号入力回路が改造されている点である。
その信号入力回路１２０は、アンプ等６４ｄから出力された変位検出用検出電流ｉ１又は中点電圧検出回路９２から出力された変位検出用検出信号ｍ１をサンプリングするに際して、その入力信号ｉ１（ｍ１）を複数箇所に亘って足し込んでサンプリングし、それからデジタル化するようになっている。
【０１１２】
具体的には、切換スイッチ１２１を切り替えてコンデンサ１２２を放電させてから、切換スイッチ１２１を信号接続側と解放側とに切り替えて、入力信号ｉ１（ｍ１）に対応した電流をコンデンサ１２２に流し込んで足しあわせる。この電流の足し込みは、入力信号ｉ１（ｍ１）が正の状態で安定している一定時間に限って、且つ複数回（図では４回）に亘って、繰り返す。そして、クロックＣＬＫｂを足し込み回数で分周したクロック（図ではＣＬＫｂ／４）のタイミングでコンデンサ１２２の蓄積電荷の電圧をＡ／Ｄ変換回路１２３にてデジタル化し、ＤＳＰ６６に取り込む。
【０１１３】
それと並行して、切換スイッチ１２４を切り替えてコンデンサ１２５を放電させてから、切換スイッチ１２４を信号接続側と解放側とに切り替えて、入力信号ｉ１（ｍ１）に対応した電流をコンデンサ１２５に流し込んで足しあわせる。この電流の足し込みは、入力信号ｉ１（ｍ１）が負の状態で安定している一定時間に限って、且つ複数回（図では４回）に亘って、繰り返す。そして、クロックＣＬＫｂを足し込み回数で分周したクロック（図ではＣＬＫｂ／４）のタイミングでコンデンサ１２５の蓄積電荷の電圧をＡ／Ｄ変換回路１２６にてデジタル化し、これもＤＳＰ６６に取り込む。
【０１１４】
ＤＳＰ６６は、プログラムで具体化された加算手段１２７にて、取り込んだ二つのデジタル値を平準化・平均化するために一方を反転させてから足しあわせて更に二分の一にする。
こうしてデジタル値で得られる変位検出値は、所定の時間帯に及ぶ平準化・平均化によって、瞬時的なノイズの影響が緩和・抑制されているので、この静電浮上型ジャイロ装置にあっては、より安定した姿勢制御が行われる。
【０１１５】
［その他］
なお、上記の各実施例では、板状のキャップ７１と箱状のボックス７２とからなる装置パッケージや、帽子状のキャップ７１と円板状の底板７２とからなる装置パッケージが用いられていたが、装置パッケージはこれに限られない。装置パッケージは、気密封止可能な容器であれば良い。真空吸引口７６も正面に限らずパッケージの何処に有っても良い。真空雰囲気中で組み立てるときのように真空引きが要らないときは、真空吸引口７６を形成する必要が無い。
【０１１６】
上記の実施例１では、弾性支持部材９８がベース７３とピン７４とに介在して設けられていたが、ベース７３の弾性支持は、それに限られるものでなく、例えば弾性支持部材をベース７３とパッケージ７１，７２とに介在させても良い。弾性支持部材も、板バネに限らず、コイルバネや、シリコンゴム等の弾性部材からなるものであっても、それらを組み合わせたものであっても良い。
【０１１７】
また、既述した信号検出回路に関しても種々の変形が可能である。例えば、Ａ／Ｄ変換回路６５の上流に逐次選択切換回路を設けて、Ａ／Ｄ変換回路６５の個数を減らすようにしても良い。なお、電流検出回路６４とＤＳＰ６６との間に存在するＡ／Ｄ変換回路６５等は、既述したように制御演算回路１０３の一部であるとしても良いが、制御演算回路に属するのでなく信号検出回路の一部をなしているとしても、両者に属しているインターフェイス部としても、不都合は無い。また、制御演算回路１０３のＤＳＰ６６とロータ制御回路１０２のＤＳＰ６７は、既述したように別個に設けても良いが、両方のプログラムをインストールしたＤＳＰに纏めても良い。
【図面の簡単な説明】
【０１１８】
【図１】未公開先行技術の静電浮上型ジャイロ装置について、（ａ）が装置の正面図、（ｂ）が蓋を外したところの平面図、（ｃ）が縦断面斜視図、（ｄ）が装置実装状況を示す斜視図である。
【図２】（ａ）が、信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が電流検出回路である。
【図３】（ａ）が拘束制御系の信号入力回路、（ｂ）がロータ駆動系の信号入力回路である。
【図４】（ａ）が制御電圧印加部分の詳細図、（ｂ）〜（ｆ）は何れも信号波形例である。
【図５】（ａ）が、他の信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が検出信号生成回路である。
【図６】（ａ）が制御電圧印加部分と検出信号生成回路の詳細図、（ｂ）〜（ｅ）は何れも信号波形例である。
【図７】本発明の解決課題の説明図であり、（ａ）が従来の制御出力回路の詳細図、（ｂ）が横軸に印加電圧を採り縦軸に静電引力を採った特性グラフ、（ｃ）がパルス幅変調を伴った制御出力回路の詳細図、（ｄ）が横軸に変調率を採り縦軸に静電引力を採った特性グラフ、（ｅ）〜（ｇ）は何れも信号波形例である。
【図８】本発明の実施例１について、（ａ）が蓋を外したところの平面図、（ｂ）が縦断正面図である。
【図９】（ａ）が、制御回路と信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が検出信号生成回路である。
【図１０】（ａ）が制御電圧印加部分の詳細図、（ｂ）が制御出力回路の詳細図である。
【図１１】（ａ）〜（ｇ）いずれも信号波形例である。
【図１２】本発明の実施例２について、（ａ）が、制御回路と信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路である。
【図１３】検出信号生成回路の詳細図である。
【図１４】（ａ）が制御電圧印加部分の詳細図、（ｂ）が制御出力回路の詳細図である。
【図１５】（ａ）〜（ｇ）いずれも信号波形例である。
【図１６】本発明の実施例３について、（ａ）が信号波形例、（ｂ）が拘束制御系の信号入力回路である。
【図１７】従来の静電浮上型ジャイロの機構部を示し、（ａ）〜（ｃ）が円板形ロータ型の例、（ｄ）及び（ｅ）が環状ロータ型の例であり、（ａ）及び（ｄ）が縦断正面図、（ｂ）と（ｃ）と（ｅ）が内蔵部品の展開斜視図である。
【図１８】従来の信号検出回路について、（ａ）が、制御回路等に信号検出回路を加えた全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）が一部の信号入力回路、（ｄ）及び（ｅ）が電圧分配例である。
【符号の説明】
【０１１９】
１０  ジャイロロータ（ジャイロ機構部）
２０  ジャイロケース（ジャイロ機構部）  
２１  上側底部材（ジャイロケース、ジャイロ機構部）  
２２  下側底部材（ジャイロケース、ジャイロ機構部）  
２３  スペーサ（ジャイロケース、ジャイロ機構部）  
３１〜３６  静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
３７  ロータ駆動用電極（回転電極、ロータ駆動系）
３８  変位検出用電極（検出電極、変位検出系）
４１〜４６  静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
４７  ロータ駆動用電極（回転電極、ロータ駆動系）
４８  変位検出用電極（検出電極、変位検出系）
５１  電流検出回路（変位検出系）
５２  ロータ制御回路（制御回路、ロータ駆動系）
５３  制御演算回路（制御回路、拘束制御系）
５４  制御出力回路（制御回路、拘束制御系）
６１  印加信号発生回路（印加信号供給回路、信号検出回路、変位検出系）
６２  ロータ制御回路（制御回路、ロータ駆動系）
６３  制御演算回路（制御回路、拘束制御系）
６４  電流検出回路（検出信号生成回路、信号検出回路、変位検出系）
６４ａ，６４ｂ  カレントミラー（電流反転回路）
６５  Ａ／Ｄ変換回路（信号入力回路、信号検出回路＋制御演算回路）
６６  ＤＳＰ（デジタルシグナルプロセッサ、制御演算回路、拘束制御系）
６７  ＤＳＰ（デジタルシグナルプロセッサ、制御演算回路、ロータ駆動系）
７０  ジャイロ装置（静電浮上型ジャイロ装置）  
７１  キャップ（蓋体、真空収容器、気密封止パッケージ）
７２  ボックス（箱体、缶体、真空収容器、気密封止パッケージ）
７３  ベース（ガラス基板、絶縁性基板、機構部と回路部の搭載基板）
７４  ピン（リード、外部接続端子）
７５  ゲッター（真空維持部材）
７６  真空吸引口（貫通穴＋密栓）
７７，７８  ＩＣ（電流検出回路等、制御出力回路等）  
８０  プリント基板（回路印刷基板、ジャイロ装置の実装基板）
８１  レギュレータＩＣ（電源回路）
８２  平滑コンデンサ（電源回路）
９０  印加信号発生回路（印加信号供給回路、信号検出回路、変位検出系）
９１  同相検出回路（検出信号生成回路、信号検出回路、変位検出系）
９２  中点電圧検出回路（同相検出回路）
９３  電流制限回路（低域濾波、同相検出回路）
９７  ジャイロ装置（静電浮上型ジャイロ装置）
９８  弾性支持部材
９９  ボンディングワイヤ
１０２  ロータ制御回路（制御回路、ロータ駆動系）
１０３  制御演算回路（制御回路、拘束制御系）
１０４  制御出力回路（ＰＷＭ化、制御回路）
１０５  ラッチ（クロック同期式のＰＷＭ変調率保持器）
１０６  Ｎ進カウンタ（クロック同期式の鋸歯状波発生部）
１０７  コンパレータ（比較器、スイッチ制御信号生成部）
１０８  出力段回路（スイッチ回路）
１１０  印加信号発生回路（印加信号供給回路、信号検出回路、変位検出系）
１１４  制御出力回路（ＰＷＭ化、制御回路）
１１５  出力段回路（スイッチ回路）
１２０  信号入力回路（制御回路、拘束制御系）
１２１  切換スイッチ（選択入力回路、サンプリング回路）
１２２  コンデンサ（ホールド回路、サンプリング回路）
１２３  Ａ／Ｄ変換回路（サンプリング回路）
１２４  切換スイッチ（選択入力回路、サンプリング回路）
１２５  コンデンサ（ホールド回路、サンプリング回路）
１２６  Ａ／Ｄ変換回路（サンプリング回路）
１２７  加算手段（平均化手段、平準化手段、統合手段）
【図１】
2005140708.tif 000003
【図２】
2005140708.tif 000004
【図３】
2005140708.tif 000005
【図４】
2005140708.tif 000006
【図５】
2005140708.tif 000007
【図６】
2005140708.tif 000008
【図７】
2005140708.tif 000009
【図８】
2005140708.tif 000010
【図９】
2005140708.tif 000011
【図１０】
2005140708.tif 000012
【図１１】
2005140708.tif 000013
【図１２】
2005140708.tif 000014
【図１３】
2005140708.tif 000015
【図１４】
2005140708.tif 000016
【図１５】
2005140708.tif 000017
【図１６】
2005140708.tif 000018
【図１７】
2005140708.tif 000019
【図１８】
2005140708.tif 000020