(57)【要約】【課題】インピーダンス特性またはＥＳＲ特性を制御した積層型薄膜コンデンサを提供すること。【解決手段】中央に位置する容量発生領域ｂの最上層の電極層４２（以下、電極層４２ｂとする）の厚みが、左右に位置する容量発生領域ａ，ｃの最上層の電極層４２（以下、電極層４２ａ，４２ｃとする）の厚みと異なっている積層型薄膜コンデンサとする。【選択図】  図１
2005050978.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に、電極層と誘電体層とを交互に積層して、前記電極層および前記誘電体層をそれぞれ複数有する容量発生領域の少なくとも３つを、所定間隔を置いて中央およびその左右に並べて配置した積層型薄膜コンデンサであって、前記３つの容量発生領域のうち中央の容量発生領域の最上に位置する電極層の厚みを、前記左右の容量発生領域の最上に位置する電極層の厚みに対し異ならせたことを特徴とする積層型薄膜コンデンサ。
【請求項２】
前記３つの容量発生領域のうち中央の容量発生領域の最上に位置する電極層の厚みが、左右の容量発生領域の最上に位置する電極層の厚みに対し、１０％以上厚いかまたは薄いことを特徴とする請求項１に記載の積層型薄膜コンデンサ。
【請求項３】
前記各容量発生領域のうち、前記最上に位置する電極層の１００℃における体積抵抗率が３．０×１０−８Ω・ｍ以下であり、かつ前記他の電極層の１００℃における体積抵抗率が１０．０×１０−８Ω・ｍ以上２０．０×１０−８Ω・ｍ以下であることを特徴とする請求項１に記載の積層型薄膜コンデンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速動作する電気回路に配され、高周波ノイズのバイパス用や電源電圧の変動防止用に用いられる積層型薄膜コンデンサに関し、特にインピーダンス特性およびＥＳＲ特性が良好な積層型薄膜コンデンサに関する。
【０００２】
【従来の技術】
近年においては、ＬＳＩの集積度が高まりチップ内の素子数増大につれ、消費電力を抑えるため、電源電圧を低く抑える傾向にある。このようなＩＣ回路の高速化，高密度化，低電圧化を達成するため、コンデンサなどの受動部品には、低インピーダンス対応，低インダクタンス対応，小型化，薄型化などの高機能を付与することが求められる。
【０００３】
このような高機能を有するコンデンサを作製するには、薄膜コンデンサが適している。コンデンサを構成する誘電体層の厚みを１μｍ以下に薄膜化したものが既に開示されている（例えば、特許文献１参照）。また、小型・大容量を得る目的で、複数の電極層と複数の薄膜誘電体層とを積層させた積層型の薄膜コンデンサもいくつか開示されている（例えば、特許文献２，３参照）。
【０００４】
【特許文献１】
特開昭６０−９４７１６号公報
【０００５】
【特許文献２】
特開平７−１６９６４８号公報
【０００６】
【特許文献３】
特開平１１−２１４２４５号公報
【０００７】
【発明が解決しようとする課題】
高周波ノイズのバイパス用や電源電圧の変動防止用に用いるコンデンサの特性として、大きな容量および小さなインダクタンスを有していることは必須であるが、近年、さらに高度な特性が求められる。例えば、一般にインピーダンス特性やＥＳＲ特性は低いほど良いとされているが、コンデンサの回路への実装位置やコンデンサに求める機能によっては、低すぎると有効に働かないばかりか悪影響を及ぼす場合がある。このような場合、広い周波数領域に渡ってインピーダンス特性が一定であることやＥＳＲを適当な値に制御することが重要となる。
【０００８】
そこで本発明の目的は、広い周波数領域でインピーダンス特性を一定に制御することや、ＥＳＲを適当な値に制御することが、容易にできる積層型の薄膜コンデンサを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の積層型薄膜コンデンサは、１）支持基板上に、電極層と誘電体層とを交互に積層して、前記電極層および前記誘電体層をそれぞれ複数有する容量発生領域の少なくとも３つを、所定間隔を置いて中央およびその左右に並べて配置した積層型薄膜コンデンサであって、前記３つの容量発生領域のうち中央の容量発生領域の最上に位置する電極層の厚みを、前記左右の容量発生領域の最上に位置する電極層の厚みに対し異ならせたことを特徴とする。
【００１０】
また、２）１）において、前記３つの容量発生領域のうち中央の容量発生領域の最上に位置する電極層の厚みが、左右の容量発生領域の最上に位置する電極層の厚みに対し、１０％以上厚いかまたは薄いことを特徴とする。
【００１１】
さらに、３）１）において、前記各容量発生領域のうち、前記最上に位置する電極層の１００℃における体積抵抗率が３．０×１０−８Ω・ｍ以下であり、かつ前記他の電極層の１００℃における体積抵抗率が１０．０×１０−８Ω・ｍ以上２０．０×１０−８Ω・ｍ以下であることを特徴とする。
【００１２】
【作用】
上記１），２）の積層型薄膜コンデンサによれば、中央に位置する容量発生領域の最上層の電極層厚みを制御することにより、高周波側のインピーダンス特性を制御することができ、左右に位置する容量発生領域の最上層の電極層厚みを制御することにより低周波側のインピーダンス特性を制御することができる。
【００１３】
また、上記３）の積層型薄膜コンデンサによれば、より容易に所望のインピーダンス特性またはＥＳＲ特性を制御することができる。積層型薄膜コンデンサは積層数によりＥＳＲ特性は変動するが、積層部に対応する最上層以外の電極層の体積抵抗率を大きくすることにより積層数による変動幅を小さく抑えることができる。最上層の電極層だけ体積抵抗率を小さくすることにより、最上層の電極層のＥＳＲ特性に対する影響が大きくなるので、この層の膜厚を制御するだけで容易にＥＳＲ特性を制御することができる。したがって、インピーダンス特性の制御も容易となる。
【００１４】
また特に、最上層に位置する電極層を構成する材料が、Ａｕ，Ｃｕ，Ａｇで構成すれば、純度の高い材料を容易に得ることができる。また、最上層以外の電極層を構成する材料をＰｔとすれば、誘電体形成時の酸化の恐れがなく安定した電気特性を得ることができる。
【００１５】
また、３つの容量発生領域のそれぞれの間に備えた外部端子の配列が、一方極性の電極層を接続する外部端子と他方極性の電極層を接続する外部端子とが交互に並ぶようにすれば、コンデンサの持つインダクタンス特性を小さくすることができ、高周波領域のインピーダンス特性を小さくすることができる。これにより、広い周波数領域で小さいインピーダンスを一定に制御することが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の積層型薄膜コンデンサの実施形態について図面に基づいて詳説する。
【００１７】
図１は一方極性の電極層と他方極性の電極層との間に誘電体層を狭持し積層した容量発生領域を３つ並置した積層型薄膜コンデンサを示し、図１（ａ）はその平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ線断面図である。３つの容量発生領域を図の左から領域ａ，領域ｂ，領域ｃとする。
【００１８】
本発明の積層型薄膜コンデンサは、支持基板１上に、第１の一方極性の電極層２１、第１の誘電体層３１、第１の他方極性の電極層４１、第２の誘電体層３２、第２の一方極性の電極層２２、第３の誘電体層３３、第２の他方極性の電極層４２が順に積層した積層型薄膜コンデンサである。すなわち、一方極性の電極層２（総じて２という）と、他方極性の電極層４（総じて４という）とによって、誘電体層３（総じて３という）が挟持され、積層された容量発生領域が３つ並置されている。
【００１９】
また、一方極性の電極層２の端部は、部分的に誘電体層３よりも延出して、延出部上には外部端子５が端子電極層８を介して設けられている。また、他方極性の電極層４の端部は、部分的に誘電体層３よりも延出して、延出部上には外部端子６が端子電極層８を介して設けられている。
【００２０】
さらに、保護層７は外部端子５，６を露出するような開口部を有し、電極層２，４、誘電体層３、および端子電極層８を被覆するように形成されている。すなわち、図１においては、中央に位置する容量発生領域ｂの最上層の電極層４２（以下、電極層４２ｂとする）の厚みが、左右に位置する容量発生領域ａ，ｃの最上層の電極層４２（以下、電極層４２ａ，４２ｃとする）の厚みと異なっている。電極層４２ｂ，４２ａ，４２ｃの厚みを独立して制御することにより、所望の周波数領域のインピーダンス特性を制御することができる。特に、３つの容量発生領域のうち中央の容量発生領域の最上に位置する電極層の厚みが、左右の容量発生領域の最上に位置する電極層の厚みに対し、薄膜形成方法の膜厚の制御範囲（５〜１０％）を考慮して１０％以上厚いかまたは薄いことを特徴とする。
【００２１】
このような制御が可能な理由は、本発明の積層型薄膜コンデンサの構造にある。本発明の積層型薄膜コンデンサは３つの積層された容量発生領域が並列接続された構造を有しているため、共通の外部端子５，６から取出されるインピーダンス特性は、これらの３つの積層された容量発生領域の個々のインピーダンス特性の複合特性となる。したがって、電極層４２ｂ，４２ａ，４２ｃの厚みを独立して制御することにより、個々のインピーダンス特性、特にＥＳＲ特性を変化させることができ、これを組み合わせることにより、所望の周波数領域のインピーダンス特性を制御することができる。
【００２２】
また、電極層の材料は、最上層に位置する電極層は第２の他方極性の電極層４２であり、この電極層が１００℃における体積抵抗率が３．０×１０−８Ω・ｍ以下である材料により構成され、かつ、最上層以外の電極層は第１，第２の一方極性の電極層２１，２２および第１の他方極性の電極層４１であり、これら電極層が１００℃における体積抵抗率が１０．０×１０−８Ω・ｍ以上２０．０×１０−８Ω・ｍ以下であることが望ましい。このような材料構成にすることにより、コンデンサの持つＥＳＲ特性の制御がより容易になる。
【００２３】
ここでＥＳＲ特性は、積層数による電極層の並列効果，電極層の厚み効果，材料固有の体積抵抗率に影響を受ける。積層数は所望の容量を効率良く得るために決定される。また、電極層の厚みも誘電体層の厚みと比較して厚すぎると絶縁劣化を引き起こす原因となり、薄すぎると膜を形成できないので、制御する範囲に限りがある。
【００２４】
したがって、ＥＳＲを制御するためには、電極層の材料を変更することが効果的であるが、所望のＥＳＲを得るために電極層の材料を変更することは製品の安定性および経済性の観点から好ましくない。
【００２５】
そこで、比較的体積抵抗率の高い材料を最上層以外の電極層に用い、積層数による電極層の並列効果を利用して、ある程度のＥＳＲを確保する。あわせて、膜厚設計の自由度が高い最上層の電極層を体積抵抗率の低い材料を用いることにより、所望のＥＳＲに制御することができる。ＥＳＲ特性を制御することにより、インピーダンス特性も制御できる。
【００２６】
また、最上層以外の電極層の１００℃における体積抵抗率を１０．０×１０−８Ω・ｍ以上２０．０×１０−８Ω・ｍ以下としたのは、この範囲より大きくした場合、電極層の積層寄与によるＥＳＲが大きくなり最上層の電極層の体積抵抗率を小さくしても所望のＥＳＲが得られなくなるからである。一方、この範囲より小さくした場合、電極層の積層寄与によるＥＳＲが小さくなり、最上層の電極層の体積抵抗率を大きくすれば所望のＥＳＲが得られるが、体積抵抗率が大きいので、わずかな膜厚差でＥＳＲが大きく変動するので、製品安定性が損なわれるからである。また、１００℃における体積抵抗率を採用したのは、本発明の技術分野のようなＩＣ回路に搭載される受動部品の動作環境は１００℃程度の高温領域と考えられるので、実動作環境を考慮した設計にするためである。このような材料としてはいくつかあるが、誘電体形成時の酸化の恐れがなく安定した電気特性が得られるＰｔが最も望ましい。
【００２７】
最上層の電極層の１００℃における体積抵抗率を３．０×１０−８Ω・ｍ以下としたのは、これより大きくなると、所望のＥＳＲにコントロールすることが困難となるからである。このような材料としては、純度の高い材料を容易に得ることができるＡｕ，Ｃｕ，Ａｇの１種以上の元素からなることが望ましい。
【００２８】
本発明のように、インピーダンス特性またはＥＳＲ特性のコントロールを要求される分野として、高周波ノイズのバイパス用や電源電圧の変動防止用に用いる場合があるが、このような分野では低いインダクタンス特性が求められるが、それは、外部端子５，６を制御することで可能である。
【００２９】
一般的には、外部端子５，６は、形状，配列，個数など特に限定されるものではない。しかしながら、上述のように低いインダクタンスを求められる場合は、外部端子の接続長さを短くすることができるので、形状は図示したバンプ形状が望ましく、その高さも０．１ｍｍ以下が望ましい。また、これらの配列は、図示したように一方極性の電極層を接続する外部端子と他方極性の電極層を接続する外部端子とが交互に並んでいるとインダクタンスを低くする効果があるので望ましい。また、個数は、図１においては外部端子５，６が合計４個の例を示したが、個数を増加させた方がインダクタンスは低くなる。
【００３０】
以上、本発明の積層型薄膜コンデンサの構造において、４層の電極層２，４、３層の誘電体層３の例を示したが、積層数に制限されるものではない。
【００３１】
また、保護膜７は、コンデンサの信頼性確保のためには、ＳｉＯｘ、ＳｉＮｘなど透湿係数の低い無機系の膜が望ましく、ベンゾシクロブテン（ＢＣＢ樹脂）やポリイミド樹脂などの有機系の膜でもよい。また、より信頼性を確保するために、複数を組み合わせても良い。このように、本発明の要旨を逸脱しない範囲で適宜変更し実施が可能である。
【００３２】
【実施例】
以下に、本発明をより具体化した実施例について説明する。
【００３３】
図１に示す積層型薄膜コンデンサを作製した。電極層２，４の形成はＤＣスパッタ装置を用い、誘電体層３の形成はＲＦスパッタ装置を用いた。
【００３４】
先ず、厚さ０．２５ｍｍのサファイア基板上に、チタン酸化物からなる密着層を形成し、その上に６０ｎｍのＰｔ電極層を形成した。フォトリソグラフィの技術を用いて、第１の一方極性の電極層２１をパターンに加工した。
【００３５】
加工された電極層２１の上に、２５０ｎｍのＢａ０．５Ｓｒ０．５ＴｉＯ３からなる誘電体層を形成した。電極層同様、フォトリソグラフィの技術を用いて、誘電体層３１をパターンに加工した。
【００３６】
さらに、第１の他方極性の電極層４１、第２の誘電体層３２、第２の一方極性の電極層２２、第３の誘電体層３３を順次、形成，パターン加工を繰り返した。最上層の電極層となる第２の他方極性の電極層４２は、３００ｎｍのＡｕ電極層を形成した。他の電極層同様、フォトリソグラフィの技術を用いて、第２の他方極性の電極層４２をパターンに加工し、誘電体層３層、電極層４層の薄膜コンデンサを形成した。
【００３７】
次に、端子電極層８として、１．０μｍのＮｉ層と０．１μｍのＡｕ層とで形成し、フォトリソグラフィの技術を用いてパターンに加工した。この後、光感光性ＢＣＢを塗布し、露光、現像を行い、端子部を形成するための下地層の一部が露出するように開口部を有する保護膜７を形成した。さらに、スクリーン印刷技術を用いて、保護膜の開口部に市販のはんだペーストを転写、リフローを行い、外部端子５，６として、はんだバンプを形成し、積層型の薄膜コンデンサを得た。これを試料１とする。
【００３８】
次に、同様の手法を用いて、第３の誘電体層３３までのパターン加工を施した後、まず、電極層４２ｂと電極層４２ａ，４２ｃとの膜厚差ＸｎｍのＡｕ電極層を形成し、他の電極層同様、フォトリソグラフィの技術を用いて、図２（ｆ）または図２（ｇ）に示すパターンのように加工し、さらに、電極層４２ｂと電極層４２ａ，４２ｃの薄い方の膜厚ＹｎｍのＡｕ電極層を形成し、他の電極層同様、フォトリソグラフィの技術を用いて図２（ｃ）に示すパターンのように加工し、誘電体層３層，電極層４層の薄膜コンデンサを形成した。さらに、同様の手法を用いて、保護層７、および外部端子５，６を形成し、最上層の電極層の膜厚が異なる本発明の積層型の薄膜コンデンサをいくつか得た。これらを試料２〜４とした。
【００３９】
各試料例に対して、インピーダンスの周波数特性をヒューレットパッカード社製ＨＰ４２９１Ａにより評価した。その結果を表１、および図３，４にまとめた。
【００４０】
【表１】
2005050978.tif 000003
【００４１】
図３は、試料１〜３のインピーダンス特性結果であり、横軸に周波数（Ｈｚ）、縦軸にインピーダンス（Ω）を示す。中央に位置する容量発生領域ｂの最上層の電極層４２ｂの厚みを順に３００ｎｍ，１５０ｎｍ，６００ｎｍに変えている。
【００４２】
一方、図４は、試料１，４の図３と同じスケールでのインピーダンス特性を示す。左右に位置する容量発生領域ｂにおける最上層の電極層４２ａ，４２ｃの厚みを順に３００ｎｍ，６００ｎｍに変えている。
【００４３】
このように、中央に位置する容量発生領域ｂの最上層の電極層４２ｂの厚みを変えることにより、高周波側のインピーダンス特性を制御することができ、左右に位置する容量発生領域ｂの最上層の電極層４２ａ，４２ｃの厚みを変えることにより、低周波側のインピーダンス特性を制御することができた。
【００４４】
また、試料２は試料１に対し、より高い値（図３では、０．１Ω）でインピーダンス特性が一定に制御できており、試料４は試料１に対し、より低い値（図４では、０．０５Ω）でインピーダンス特性が一定に制御できた。
【００４５】
このように、最上層の電極層の厚みを独立して制御することにより、コンデンサのインピーダンス特性またはＥＳＲ特性を制御することが可能となった。
【００４６】
【発明の効果】
本発明の積層型薄膜コンデンサは、支持基板上に、電極層と誘電体層とを交互に積層して、電極層および誘電体層をそれぞれ複数有する容量発生領域の少なくとも３つを、所定間隔を置いて中央およびその左右の容量発生領域に並設し、３つの容量発生領域のうち中央の容量発生領域の最上に位置する電極層の厚みを、左右の容量発生領域の最上に位置する電極層の厚みに対し異ならせたことを特徴とする。また特に、前記３つの容量発生領域のうち中央の容量発生領域の最上に位置する電極層の厚みが、左右の容量発生領域の最上に位置する電極層の厚みに対し、１０％以上厚いかまたは薄いこととする。これにより、中央に位置する容量発生領域の最上層の電極層厚みを制御することで、高周波側のインピーダンス特性を制御することができ、左右に位置する容量発生領域の最上層の電極層厚みを制御することで、低周波側のインピーダンス特性を制御することができ、広い周波数領域でインピーダンス特性を一定に制御できる積層型薄膜コンデンサを提供できる。
【００４７】
また、各容量発生領域のうち、前記最上に位置する電極層の１００℃における体積抵抗率が３．０×１０−８Ω・ｍ以下であり、かつ前記他の電極層の１００℃における体積抵抗率が１０．０×１０−８Ω・ｍ以上２０．０×１０−８Ω・ｍ以下であるので、より容易に所望のインピーダンス特性またはＥＳＲ特性を制御することができる。すなわち、積層型薄膜コンデンサは積層数によりＥＳＲ特性は変動するが、積層部に対応する最上層以外の電極層の体積抵抗率を大きくすることにより積層数による変動幅を小さく抑えることができ、最上層の電極層だけ体積抵抗率を小さくすることにより、最上層の電極層のＥＳＲ特性に対する影響が大きくなるので、この層の膜厚を制御するだけで容易にＥＳＲ特性を制御することができ、したがって、インピーダンス特性の制御も容易な積層型薄膜コンデンサを提供することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明に係る積層型薄膜コンデンサの一例の平面図であり、（ｂ）は（ａ）のＡ−Ａ線断面図である。
【図２】（ａ）〜（ｇ）は図１の積層型薄膜コンデンサを各電極層のパターン図であり、（ａ）、（ｃ）は電極層のパターンであり、（ｂ）は誘電体層のパターンであり、（ｄ）は端子電極のパターンであり、（ｅ）は保護層のパターンであり、（ｆ）、（ｇ）は最上層の電極層のパターン図である。
【図３】中央に位置する容量発生領域における最上の電極層の厚みを変えた場合のインピーダンス特性結果を示す線図である。
【図４】左右に位置する容量発生領域における最上の電極層の厚みを変えた場合のインピーダンス特性結果を示す線図である。
【符号の説明】
２、２ａ、２ｂ・・・一方極性の電極層
４、４ａ、４ｂ・・・他方極性の電極層
３、３ａ〜３ｃ・・・誘電体層
【図１】
2005050978.tif 000004
【図２】
2005050978.tif 000005
【図３】
2005050978.tif 000006
【図４】
2005050978.tif 000007