(57)【要約】【課題】ユーザ使用状態で不揮発性メモリ部のセル故障検査が可能な半導体装置およびその故障検出方法を提供する。【解決手段】本発明の半導体装置およびその故障検出方法は、行および列方向に配置された電気的に書き換え可能な複数の不揮発性メモリセルアレイ１１と、不揮発性メモリセルアレイ１１にアクセスしデータの書き込みおよび読み出しを行うアクセス回路１２と、ビットパターンにより構成されるテストデータ２１を保持するテストデータ格納メモリ１４と、不揮発性メモリセルアレイ１１のセル故障検査のために、不揮発性メモリセルアレイ１１から読み出した検査読み出しデータ２３とテストデータ２１を比較し、それらの“一致”または“不一致”を示す判定信号２４を出力する比較回路１５を有する。【選択図】  図１
2005050393.tif 000002
【特許請求の範囲】
【請求項１】
行および列方向に配置された電気的に書き換え可能な複数の不揮発性メモリセルと、
前記不揮発性メモリセルにアクセスしデータの書き込みおよび読み出しを行うアクセス手段と、
ビットパターンにより構成されるテストデータを保持するテストデータ保持手段と、
前記不揮発性メモリセルの検査アドレスを生成するとともに、前記アクセス手段により前記テストデータ保持手段に保持された前記テストデータを前記検査アドレスの前記不揮発性メモリセルへ書き込み、その後、前記アクセス手段により前記不揮発性メモリセルの前記検査アドレスから読み出した検査読み出しデータを出力するように制御する制御手段と、
前記テストデータ保持手段に保持された前記テストデータおよび前記アクセス手段により読み出された前記検査読み出しデータを比較し、それらの“一致”または“不一致”を示す判定信号を出力する比較手段と
を有することを特徴とする半導体装置。
【請求項２】
前記複数の不揮発性メモリセル、前記アクセス手段、前記テストデータ保持手段、前記制御手段、および前記比較手段は、同一の半導体基板上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御手段は、
前記判定信号が“不一致”である場合に、故障検出信号を出力することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記制御手段は、
前記判定信号が“一致”である場合に、受信した書き込みデータを前記アクセス手段へ出力し、前記検査アドレスへ書き込むよう制御することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記不揮発性メモリセルから読み出されたデータを一時記憶する退避データ記憶手段をさらに有し、
前記制御手段は、
前記テストデータの前記不揮発性メモリセルへの書き込みの前に、前記検査アドレスに基づいて前記アクセス手段が前記不揮発性メモリセルから読み出した退避データを前記退避データ記憶手段に退避し、
前記判定信号が“一致”である場合に、前記退避データ記憶手段に退避された前記退避データを前記不揮発性メモリセルの前記検査アドレスへ書き戻すよう制御することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記制御手段は、
検査開始アドレスおよび検査終了アドレスを受信し、これらに基づいて複数の前記検査アドレスを順次生成し、生成された前記複数の検査アドレスを用いて、前記不揮発性メモリセルの所定の領域を連続して故障検査するよう制御することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記テストデータ保持手段に保持されている前記テストデータは、
ビットパターンの異なる少なくとも２つのテストデータであり、
前記制御手段は、
検査開始アドレスおよび検査終了アドレスを受信し、これらに基づいて複数の前記検査アドレスを順次生成し、前記検査開始アドレスと前記検査終了アドレスで規定される前記不揮発性メモリセルの領域が所望のビットパターンとなるよう前記テストデータのうち１つを選択する選択信号を前記テストデータ保持手段へ順次出力し、前記生成された前記検査アドレスおよび前記選択された前記テストデータを用いて、前記不揮発性メモリセルの前記領域を故障検査するよう制御することを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記不揮発性メモリセルの前記領域に故障検査のために書き込まれる前記所望のビットパターンは、チェッカーパターンであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
アドレスを一時記憶する故障アドレス記憶手段をさらに有し、
前記制御手段は、
前記判定信号が“不一致”である場合に、前記検査アドレスを故障アドレスとして前記故障アドレス記憶手段へさらに出力することを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記テストデータ保持手段に保持されている前記テストデータは、
所定のビットパターンおよびそのビット反転パターンをそれぞれに有する対のテストデータであり、
前記制御手段は、
前記対のテストデータを順次選択する選択信号を前記テストデータ保持手段へ出力し、前記検査アドレスを用いて、前記不揮発性メモリセルを前記対のテストデータで順次故障検査するようさらに制御することを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記テストデータは、
“０”および“１”が交互に並んだビットパターンを有することを特徴とする請求項１に記載の半導体装置。
【請求項１２】
行および列方向に配置された電気的に書き換え可能な複数の不揮発性メモリセル及び、前記不揮発性メモリセルにアクセスしデータの書き込みおよび読み出しを行うアクセス手段を含む半導体装置の故障検出方法であって、検査アドレスを生成する検査アドレス生成ステップと、
前記アクセス手段により、生成された前記検査アドレスの前記不揮発性メモリセルにビットパターンにより構成されるテストデータを書き込む検査書き込みステップと、
前記検査書き込みステップから時間間隔をおいて、前記アクセス手段により、前記検査アドレスの前記不揮発性メモリセルから検査読み出しデータを読み出す検査読み出しステップと、
前記テストデータと前記検査読み出しデータとを比較し、それらの“一致”または“不一致”を示す判定信号を出力する判定ステップと、
を有することを特徴とする半導体装置の故障検出方法。
【請求項１３】
前記各ステップを、前記複数の不揮発性メモリセル及び前記アクセス手段を含む同一の半導体基板上に形成された集積回路により実行することを特徴とする請求項１２に記載の半導体装置の故障検出方法。
【請求項１４】
前記判定ステップで前記判定信号が“不一致”である場合に、前記制御手段が故障検出信号を出力するエラー通知ステップをさらに有することを特徴とする請求項１２に記載の半導体装置の故障検出方法。
【請求項１５】
前記判定ステップで前記判定信号が“一致”である場合に、前記制御手段が受信した書き込みデータを前記アクセス手段へ出力し、前記検査アドレスへ書き込む書き込みステップをさらに有することを特徴とする請求項１２に記載の半導体装置の故障検出方法。
【請求項１６】
前記不揮発性メモリセルから読み出されたデータを一時記憶する退避データ記憶手段をさらに備えた半導体装置の故障検出方法であって、
前記検査書き込みステップの前に、前記検査アドレスに基づいて前記アクセス手段が前記不揮発性メモリセルから読み出した退避データを前記退避データ記憶手段に退避する退避ステップと、
前記判定ステップで前記判定信号が“一致”である場合に、前記退避データ記憶手段に退避された前記退避データを前記不揮発性メモリセルの前記検査アドレスへ書き戻す書き戻しステップを有することを特徴とする請求項１２に記載の半導体装置の故障検出方法。
【請求項１７】
前記検査書き込みステップと、前記検査読み出しステップと、前記判定ステップからなる検査ステップをさらに有し、
前記制御手段が受信した検査開始アドレスおよび検査終了アドレスに基づいて生成された複数の前記検査アドレスについて前記検査ステップを繰り返し、前記不揮発性メモリセルの所定の領域を連続して故障検査することを特徴とする請求項１２に記載の半導体装置の故障検出方法。
【請求項１８】
前記検査読み出しステップと、前記判定ステップからなる検査ステップをさらに有し、
前記テストデータ保持手段に保持されている前記テストデータは、
ビットパターンの異なる少なくとも２つのテストデータであり、
前記検査書き込みステップは、
前記制御手段が受信した検査開始アドレスおよび検査終了アドレスで規定される前記不揮発性メモリセルの領域が所望のビットパターンとなるよう前記テストデータを選択して書き込む領域書き込みステップであり、
前記領域書き込みステップで前記所望のビットパターンが書き込まれた前記不揮発性メモリセルの前記領域について前記検査ステップを繰り返して故障検査することを特徴とする請求項１２に記載の半導体装置の故障検出方法。
【請求項１９】
前記領域書き込みステップで前記不揮発性メモリセルに書き込まれる前記所望のビットパターンは、チェッカーパターンであることを特徴とする請求項１８に記載の半導体装置の故障検出方法。
【請求項２０】
アドレスを一時記憶する故障アドレス記憶手段をさらに有する半導体装置の故障検出方法であって、
前記判定ステップで前記判定信号が“不一致”である場合に、前記制御手段が前記検査アドレスを故障アドレスとして前記故障アドレス記憶手段に記憶するエラー処理ステップをさらに有することを特徴とする請求項１２に記載の半導体装置の故障検出方法。
【請求項２１】
前記検査書き込みステップと、前記検査読み出しステップと、前記判定ステップからなる検査ステップをさらに有し、
前記テストデータ保持手段に保持されている前記テストデータは、
所定のビットパターンおよびそのビット反転パターンをそれぞれに有する対のテストデータであり、
前記制御手段により順次選択された前記対のテストデータを用いて前記検査ステップを繰り返し、前記不揮発性メモリセルの前記検査アドレスを故障検査することを特徴とする請求項１２に記載の半導体装置の故障検出方法。
【請求項２２】
前記テストデータは、
“０”および“１”が交互に並んだビットパターンを有することを特徴とする請求項１２に記載の半導体装置の故障検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な複数の不揮発性メモリセルを有する半導体装置およびその故障検出方法に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性メモリセルアレイを有する従来の半導体装置では、不揮発性メモリセルアレイに基本的なプログラムやデータを記憶することが多いので、出荷前にメモリセルテストが行われる。このような半導体装置を用いたシステムでは、この不揮発性メモリセルに故障が発生すると致命的なエラーとなることが多く、システム全体がクラッシュしてしまうという重大な問題を引き起こす場合もある。
【０００３】
特に、近年、ＳＯＣ（  Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ  ）の登場により不揮発性メモリセルアレイを搭載したメモリ混載ロジックＩＣが増加しており、このメモリセルテストはますます重要になっている。
【０００４】
このため、従来の半導体装置では、不揮発性メモリセルアレイの信頼性を確保するために、高価なテスト装置を用い、膨大な時間をかけて出荷前のメモリテストが行われている。
【０００５】
また、出荷後においても、不揮発性メモリセルは、酸化膜を介してフローティングゲートに注入した電荷によって情報を記憶するという構造上の特徴から、書き換え回数が増加するとともに、メモリセルの動作特性が劣化するという本質的な問題がある。
【０００６】
この不揮発性メモリセルの経年変化に対応するために、出荷後のユーザ使用時にメモリセルの過書き込みを検知し、そのしきい値を適正に補正する方法が提案されている。すなわち、過書き込みによるしきい値異常を検出する手段を持ち、過書き込みが検出された場合には、メモリセルをいったん消去した後に再度書き込みを行う方法が特許文献１に、また、しきい値検出手段とデータ退避用のラッチ回路を兼用する方法が特許文献２に、それぞれ記載されている。
【０００７】
しかし、これらの方法はいずれも、メモリセルの信頼性を確保するためには十分とはいえなかった。すなわち、ユーザ使用状態で、セル間干渉などに起因する誤書き込みやデータ化けを検出することはできなかった。このようなセル故障を検出するためには、いくつかのビットパターンを持つテストデータでメモリセルアレイの検査を繰り返し行う必要があるが、ユーザ使用状態では、そのような検査を行うことは難しかった。
【０００８】
【特許文献１】
特開平８−１５３３９８号公報
【０００９】
【特許文献２】
特開２０００−１００１７８号公報
【００１０】
【発明が解決しようとする課題】
上述のごとく、従来の半導体装置およびその故障検出方法は、ユーザ使用状態で不揮発性メモリセルの信頼性を確保することが難しいという問題があった。
【００１１】
本発明は、上記問題点を解決するためになされたもので、ユーザ使用状態で不揮発性メモリ部のセル故障検査が可能な半導体装置およびその故障検出方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の一態様によれば、行および列方向に配置された電気的に書き換え可能な複数の不揮発性メモリセルと、前記不揮発性メモリセルにアクセスしデータの書き込みおよび読み出しを行うアクセス手段と、ビットパターンにより構成されるテストデータを保持するテストデータ保持手段と、前記不揮発性メモリセルの故障検査のために、検査アドレスを生成し、前記アクセス手段が前記テストデータ保持手段から受信した前記テストデータを前記不揮発性メモリセルの前記検査アドレスへ書き込み、その後、前記アクセス手段が前記不揮発性メモリセルの前記検査アドレスから読み出した検査読み出しデータを出力するよう制御する制御手段と、前記テストデータ保持手段から受信した前記テストデータおよび前記アクセス手段から受信した前記検査読み出しデータを比較し、それらの“一致”または“不一致”を示す判定信号を出力する比較手段を有することを特徴とする半導体装置が提供される。
【００１３】
また、本発明の他の一態様によれば、行および列方向に配置された電気的に書き換え可能な複数の不揮発性メモリセルと、
前記不揮発性メモリセルにアクセスしデータの書き込みおよび読み出しを行うアクセス手段と、ビットパターンにより構成されるテストデータを保持するテストデータ保持手段と、検査アドレスを生成し、前記不揮発性メモリセルの前記検査アドレスを故障検査するよう制御する制御手段と、前記テストデータ保持手段から受信した前記テストデータおよび前記アクセス手段から受信したデータを比較する比較手段を備えた半導体装置の故障検出方法であって、前記アクセス手段が前記テストデータ保持手段から受信した前記テストデータを前記不揮発性メモリセルの前記検査アドレスへ書き込む検査書き込みステップと、前記検査書き込みステップから所定の時間間隔をおいて、前記アクセス手段が前記不揮発性メモリセルの前記検査アドレスから読み出した検査読み出しデータを前記比較手段へ出力する検査読み出しステップと、前記比較手段が前記テストデータと前記検査読み出しデータとを比較し、それらの“一致”または“不一致”を示す判定信号を前記制御手段へ出力する判定ステップを有することを特徴とする半導体装置の故障検出方法が提供される。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら本発明に係わる半導体装置およびその故障検出方法の実施の形態（以下、実施形態という。）を説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置を示す回路ブロック図である。ここでは、主に、不揮発性メモリ部１３へのデータ書き込み時に行われるセル故障検査にかかわる部分を示した。
【００１６】
本発明の第１の実施形態に係わる半導体装置は、電気的に書き換え可能な不揮発性メモリセルを行および列方向に配置した不揮発性メモリセルアレイ１１、これらメモリセルにアクセスする行デコーダおよび列デコーダを含むアクセス回路１２、不揮発性メモリセルアレイ１１およびアクセス回路１２を備えた不揮発性メモリ部１３、セル故障検査に用いるテストデータ２１を保持するテストデータ格納メモリ１４、セル故障検査のために不揮発性メモリ部１３から受信した検査読み出しデータ２３とテストデータ格納メモリ１４から受信したテストデータ２１を比較判定する比較回路１５、セル故障検査を行うためにこれらの回路を制御する制御回路１６、およびセル故障が見つかった場合にその故障アドレス２６を記憶する故障アドレス格納メモリ１７を有している。
【００１７】
制御回路１６は、受信した入力信号１８に基づいて検査アドレス１９および書き込みデータ２０を不揮発性メモリ部１３へ出力し、また、テストデータ２１の選択信号２２をテストデータ格納メモリ１４へ出力する。
【００１８】
テストデータ格納メモリ１４は、制御回路１６からの選択信号２２に基づいてテストデータ２１を不揮発性メモリ部１３および比較回路１５へ出力する。
【００１９】
不揮発性メモリ部１３は、検査アドレス１９とテストデータ２１に基づいて検査読み出しデータ２３を比較回路１５へ出力する。
【００２０】
比較回路１５は、テストデータ２１と検査読み出しデータ２３を比較し、これらの“一致”または“不一致”を示す判定信号２４を制御回路１６へ出力する。
【００２１】
制御回路１６は、さらに、判定信号２４が“不一致”である場合に、セル故障をユーザに知らせるためにセル故障検出信号２５を出力し、その故障アドレス２６を故障アドレス格納メモリ１７へ出力する。
【００２２】
次に、各部の動作について説明する。
【００２３】
不揮発性メモリ部１３は、不揮発性メモリセルアレイ１１とアクセス回路１２を備え、制御回路１６の要求に従って不揮発性メモリセルアレイ１１からのデータの読み出し、および、不揮発性メモリセルアレイ１１へのデータの書き込みを行う。
【００２４】
不揮発性メモリセルアレイ１１は、酸化膜を介してフローティングゲートに注入された電荷によって情報を記憶する電気的に書き換え可能なメモリセルが行および列方向に配置され、アクセス回路１２によりバイト単位でデータの読み出し、書き込みが行われる。
【００２５】
アクセス回路１２は、書き込み時のベリファイ機能を持ち、通常の書き込みシーケンスで過書き込みが発生しないように不揮発性メモリセルアレイ１１への書き込み時間を適正に制御している。
【００２６】
テストデータ格納メモリ１４は、読み出し専用メモリ（以下、ＲＯＭという。）であり、製品出荷前にあらかじめテストデータ２１が書き込まれる。テストデータ２１は、“０”と“１”が交互に並んだビットパターンであり、互いに反転パターンとなる対のデータで構成されている。
【００２７】
図２は、本発明の第１の実施形態にかかわるテストデータ２１を示すイメージ図である。ここでは、一例として、“５５Ｈ”のテストデータＡ２７と、“ＡＡＨ”のテストデータＢ２８を示した。以下、１６進数は最後に“Ｈ”を付けて表す。
【００２８】
比較回路１５は、テストデータ格納メモリ１４からのテストデータ２１と不揮発性メモリ部１３からの検査読み出しデータ２３とをビット単位で比較する８ビット構成のロジック回路である。これら８ビットがすべて一致していれば“一致”を、１ビットでも異なれば“不一致”を判定信号２４として制御回路１６へ出力する。
【００２９】
故障アドレス格納メモリ１７は、制御回路１６から受信した故障アドレス２６を一時記憶するレジスタ回路である。記憶された故障アドレス２６は、必要に応じて外部へ出力される。
【００３０】
制御回路１６は、入力信号１８としてアドレス、データ、および処理コマンドを受信し、これらに基づいて検査アドレス１９、書き込みデータ２０、および選択信号２２などを生成する。検査アドレス１９および書き込みデータ２０は不揮発性メモリ部１３へ供給され、選択信号２２はテストデータ格納メモリ１４へ供給される。また、制御回路１６は、比較回路１５から受信した判定信号２４が“不一致”である場合に、その時の検査アドレス１９を故障アドレス２６として故障アドレス格納メモリ１７へ出力し、セル故障検出信号２５を外部へ出力する。
【００３１】
次に、上述のような構成を持つ半導体装置の故障検出方法、すなわち、不揮発性メモリ部１３へのデータ書き込みにおけるセル故障検査について説明する。
【００３２】
図３は、本発明の第１の実施形態に係わる半導体装置の故障検出方法を示すフロー図である。ここでは、不揮発性メモリ部１３へのデータ書き込み、およびその際に行われるセル故障検査にかかわる部分を示した。
【００３３】
本発明の第１の実施形態に係わる半導体装置の故障検出方法は、検査アドレス１９を生成する初期化ステップ３１、テストデータＡ２７でセル故障検査を行う検査Ａステップ３２、テストデータＢ２８でセル故障検査を行う検査Ｂステップ３３、本来のデータ書き込みを行う書き込みステップ３４、セル故障が見つかった場合の処理を行うエラー処理ステップ３５、およびセル故障を外部に知らせるエラー通知ステップ３６から構成されている。
【００３４】
さらに、検査Ａステップ３２は、検査書き込みＡステップ３７、検査読み出しＡステップ３８、および判定Ａステップ３９から構成され、検査Ｂステップ３３は、検査書き込みＢステップ４０、検査読み出しＢステップ４１、および判定Ｂステップ４２から構成されている。
【００３５】
初期化ステップ３１では、制御回路１６は、書き込みコマンド、書き込みアドレス、および書き込みデータ２０を入力信号１８として受信し、これらに基づいて、セル故障検査を行うアドレスを生成し、検査アドレス１９として不揮発性メモリ部１３へ供給する。
【００３６】
このようなアドレスの生成は、ユーザが不揮発性メモリセルアレイ１１をアクセスするために論理的に想定する論理アドレスと、不揮発性メモリセルアレイ１１のレイアウトレベルでの物理的な配置に基づいて決められている物理アドレスとが異なっているために必要となる。
【００３７】
検査Ａステップ３２では、制御回路１６は、テストデータＡ２７を選択する選択信号２２をテストデータ格納メモリ１４へ出力し、テストデータＡ２７を用いて検査アドレス１９のメモリセルを故障検査する。
【００３８】
すなわち、まず、検査書き込みＡステップ３７で、制御回路１６は、アクセス回路１２が受信したテストデータＡ２７を不揮発性メモリセルアレイ１１の検査アドレス１９へ書き込むよう動作する。
【００３９】
次に、検査読み出しＡステップ３８で、制御回路１６は、ある一定の時間間隔をおいて、アクセス回路１２が検査アドレス１９からデータを読み出し、これを検査読み出しデータ２３として比較回路１５へ出力するよう動作する。ここで、検査アドレス１９のメモリセルに故障があれば、読み出された検査読み出しデータ２３は元のテストデータＡ２７とは異なる値となる。
【００４０】
次に、判定Ａステップ３９で、比較回路１５がテストデータＡ２７と検査読み出しデータ２３をビットごとに比較し、その結果を判定信号２４として制御回路１６へ出力する。制御回路１６は、受信した判定信号２４に基づいて、“一致”（ＯＫ）ならば検査Ｂステップ３３へ、“不一致”（ＮＧ）ならばエラー処理ステップ３５へ移行する。
【００４１】
検査Ｂステップ３３では、制御回路１６は、テストデータＢ２８の選択信号２２をテストデータ格納メモリ１４へ出力し、検査Ａステップ３２と同様に、テストデータＢ２８を用いて検査アドレス１９のメモリセルを故障検査する。
【００４２】
検査書き込みＢステップ４０および検査読み出しＢステップ４１は、テストデータＢ２８を用いることを除けば、それぞれ、検査書き込みＡステップ３７および検査読み出しＡステップ３８と同様なので説明は省略する。
【００４３】
また、判定Ｂステップ４２も、判定信号２４が“一致”（ＯＫ）ならば書き込みステップ３４へ移行することを除けば、判定Ａステップ３９と同様である。
【００４４】
テストデータＢ２８＝“ＡＡＨ”は、テストデータＡ２７＝“５５Ｈ”のビット反転パターンである。これは、メモリセルが“０”または“１”に固定されてしまういわゆる固定不良を検出するためである。
【００４５】
また、セル間干渉の影響を検出するために、テストデータ２１として“０”および“１”が交互に並んだ“５５Ｈ”および“ＡＡＨ”を用い、かつ、テストデータ２１の書き込みと読み出しの間に一定の時間間隔を設けている。
【００４６】
検査Ａステップ３２および検査Ｂステップ３３で問題がなければ（ＯＫ）、書き込みステップ３４で、制御回路１６は、アクセス回路１２が書き込みデータ２０を検査アドレス１９に通常の書き込みシーケンスで書き込むよう動作する。
【００４７】
もし、検査Ａステップ３２または検査Ｂステップ３３でセル故障が検出された場合（ＮＧ）は、エラー処理ステップ３５へ移行する。エラー処理ステップ３５では、制御回路１６は、不揮発性メモリセルアレイ１１への書き込みを中断させ、その時の検査アドレス１９を故障アドレス２６として故障アドレス格納メモリ１７へ出力し記憶させる。
【００４８】
そして、エラー処理ステップ３５で、制御回路１６は、セル故障検出信号２５を出力し、セル故障のためデータが書き込めなかったことをユーザに通知する。
【００４９】
処理コマンドとしてブロック書き込みコマンドが与えられた場合（いわゆるブロックモード）には、制御回路１６は、データの書き込みに必要な物理アドレスを順次生成して不揮発性メモリ部１３へ供給し、上記のセル故障検査とデータ書き混みを繰り返し実行するよう動作する。
【００５０】
このようにして、データ書き込みの直前にそのメモリセルを検査することで、書き込まれたデータのより高い信頼性を保証することができる。
【００５１】
上記第１の実施形態によれば、不揮発性メモリセルアレイ１１へのデータ書き込み直前に、テストデータ格納メモリ１４に保持されたテストデータ２１を用いてセル故障を検査するので、高い信頼性を持った半導体装置を実現することができる。
【００５２】
また、適切なビットパターンを持つ対のテストデータ２１を用いて、メモリセルの固定不良およびセル間干渉の影響を考慮したセル故障検査を行うので、高い信頼性を持った半導体装置の故障検出方法を実現することができる。
【００５３】
さらに、セル故障検出信号２５と故障アドレス２６をユーザに通知するので、データの重要度に応じてユーザがセル故障に対応でき、ユーザシステムにとって柔軟性のある半導体装置およびその故障検出方法を実現することができる。
【００５４】
上述の第１の実施形態では、テストデータ格納メモリ１４は、ＲＯＭであるとしたが、本発明はこれに限られるものではなく、ＥＥＰＲＯＭでも良い。その場合、任意のテストデータ２１をユーザが設定できるように構成することもできる。また、テストデータ格納メモリ１４をレジスタ回路などとし、不揮発性メモリセルアレイ１１の一部に記憶しておいたテストデータ２１を電源投入直後にテストデータ格納メモリ１４へ読み出すように構成することもできる。
【００５５】
さらに、テストデータ２１は、“５５Ｈ”および“ＡＡＨ”を対にして用いるとしたが、本発明はこれに限られるものではなく、不揮発性メモリセルアレイ１１のレイアウト設計によって決まるアドレススクランブルおよびデータスクランブルに基づいて、複数の適切なビットパターンを選択することもできる。例えば、開発時のセル故障検査で故障率が所定の基準値より高かったビットパターンをテストデータ２１として採用すると良い。
【００５６】
さらに、不揮発性メモリ部１３が一括消去型である場合には、データ書き込みの前にその領域の消去が行われているので、書き込み時のセル故障検査は一方向だけでよく、必ずしも対のテストデータ２１を用いる必要はない。
【００５７】
さらに、上述の第１の実施形態では、互いにビット反転である対のテストデータ２１をテストデータ格納メモリ１４に保持するとしたが、本発明はこれに限られるものではなく、ビット反転パターンを制御回路１６で生成するように構成することもできる。
【００５８】
さらに、上述の第１の実施形態では、バイト単位でのデータ書き込みにおけるセル故障検査の方法を示したが、本発明はこれに限られるものではなく、ある領域に同じデータを書き込むブロックモードに適用することもできる。すなわち、入力信号１８として受信した書き込み開始アドレスと書き込みバイト数から順次検査アドレス１９を生成し、これらに対して、図３に示した検査書き込みフローを繰り返し実行すればよい。
【００５９】
（第２の実施形態）
本発明の第２の実施形態は、電源投入直後などにユーザが重要と判断する任意のメモリセルをセル故障検査する場合に適用され、第１の実施形態の構成に加え、セルデータを一時退避する退避手段を有している。
【００６０】
図４は、本発明の第２の実施形態に係わる半導体装置を示す回路ブロック図である。ここでは、主に、不揮発性メモリ部５３のセル故障検査にかかわる部分を示した。
【００６１】
本発明の第２の実施形態に係わる半導体装置は、電気的に書き換え可能な不揮発性メモリセルを行および列方向に配置した不揮発性メモリセルアレイ５１、これらメモリセルにアクセスする行デコーダおよび列デコーダを含むアクセス回路５２、不揮発性メモリセルアレイ５１とアクセス回路５２を備えた不揮発性メモリ部５３、セル故障検査に用いるテストデータ６１を保持するテストデータ格納メモリ５４、セル故障検査の間、検査アドレス６０のセルデータを退避しておくデータ退避メモリ５５、セル故障検査のために不揮発性メモリ部５３から受信した検査読み出しデータ６３とテストデータ格納メモリ５４から受信したテストデータ６１を比較判定する比較回路５６、セル故障検査を行うためにこれらの回路を制御する制御回路５７、およびセル故障が見つかった場合にその故障アドレス６６を記憶する故障アドレス格納メモリ５８を有している。
【００６２】
制御回路５７は、受信した入力信号５９に基づいて検査アドレス６０を不揮発性メモリ部５３へ出力し、また、テストデータ６１の選択信号６２をテストデータ格納メモリ５４へ出力する。
【００６３】
テストデータ格納メモリ５４は、制御回路５７からの選択信号６２に基づいてテストデータ６１を不揮発性メモリ部５３および比較回路５６へ出力する。
【００６４】
不揮発性メモリ部５３は、検査アドレス６０とテストデータ６１に基づいて検査読み出しデータ６３を比較回路５６へ出力する。また、不揮発性メモリ部５３は、セル故障検査に先立って検査アドレス６０のセルデータを退避データ６７としてデータ退避メモリ５５へ出力する。
【００６５】
データ退避メモリ５５は、セル故障検査終了後に退避していた退避データ６７を不揮発性メモリ部５３へ出力する。
【００６６】
比較回路５６は、テストデータ６１と検査読み出しデータ６３を比較し、これらの“一致”または“不一致”を示す判定信号６４を制御回路５７へ出力する。
【００６７】
制御回路５７は、さらに、判定信号６４が“不一致”である場合に、セル故障をユーザに知らせるためにセル故障検出信号６５を出力し、その故障アドレス６６を故障アドレス格納メモリ５８へ出力する。
【００６８】
データ退避メモリ５５および制御回路５７を除けば、各部の構成および動作は第１の実施形態と同様なので、詳しい説明は省略する。第１の実施形態との違いは、すでにデータが記憶されている不揮発性メモリセルアレイ５１に対してセル故障検査を行うということであり、検査アドレス６０に記憶されていたデータを、セル故障検査の間、退避データ６７としてデータ退避メモリ５５に一時記憶しておくということである。
【００６９】
データ退避メモリ５５は、不揮発性メモリ部５３から受信した退避データ６７を一時記憶するレジスタ回路であり、退避データ６７は、セル故障検査終了後に不揮発性メモリ部５３のアクセス回路５２によって不揮発性メモリセルアレイ５１の検査アドレス６０へ書き戻される。
【００７０】
制御回路５７は、入力信号５９としてアドレスおよび処理コマンドを受信し、これらに基づいて検査アドレス６０および選択信号６２を生成する。検査アドレス６０は不揮発性メモリ部５３へ供給され、選択信号６２はテストデータ格納メモリ５４へ供給される。また、制御回路５７は、比較回路５６から受信した判定信号６４が“不一致”である場合に、その時の検査アドレス６０を故障アドレス６６として故障アドレス格納メモリ５８へ出力し、セル故障検出信号６５を外部へ出力する。
【００７１】
次に、上述のような構成を持つ半導体装置の故障検出方法、すなわち、不揮発性メモリ部５３のセル故障検査について説明する。
【００７２】
図５は、本発明の第２の実施形態に係わる半導体装置の故障検出方法を示すフロー図である。ここでは、主に、不揮発性メモリ部５３のセル故障検査にかかわる部分を示した。また、セル故障検査に用いるテストデータ６１は、第１の実施形態と同じテストデータＡ２７およびテストデータＢ２８である。
【００７３】
本発明の第２の実施形態に係わる半導体装置の故障検出方法は、検査アドレス６０を生成する初期化ステップ７１、検査アドレス６０のセルデータを退避する退避ステップ７２、テストデータＡ２７でセル故障検査を行う検査Ａステップ７３、テストデータＢ２８でセル故障検査を行う検査Ｂステップ７４、退避データ６７を検査アドレス６０へ書き戻す書き戻しステップ７５、セル故障が見つかった場合の処理を行うエラー処理ステップ７６、およびセル故障を外部に知らせるエラー通知ステップ７７から構成されている。
【００７４】
さらに、検査Ａステップ７３は、検査書き込みＡステップ７８、検査読み出しＡステップ７９、および判定Ａステップ８０から構成され、検査Ｂステップ７４は、検査書き込みＢステップ８１、検査読み出しＢステップ８２、および判定Ｂステップ８３から構成されている。
【００７５】
初期化ステップ７１では、制御回路５７は、セル検査コマンドおよびアドレスを入力信号５９として受信し、これらに基づいて検査アドレス６０を生成し、不揮発性メモリ部５３へ供給する。
【００７６】
退避ステップ７２では、制御回路５７は、アクセス回路５２が不揮発性メモリセルアレイ５１の検査アドレス６０のセルデータを読み出し、データ退避メモリ５５がこれを退避データ６７として一時記憶するよう動作する。
【００７７】
検査Ａステップ７３および検査Ｂステップ７４は、第１の実施形態とほぼ同様なので詳しい説明は省略する。第１の実施形態との違いは、判定Ｂステップ８３で判定信号６４が“一致”であった場合（ＯＫ）に、退避データ６７を不揮発性メモリセルアレイ５１へ書き込む書き戻しステップ７５へ移行する点である。
【００７８】
書き戻しステップ７５では、制御回路５７は、データ退避メモリ５５が退避ステップ７２で一時記憶した退避データ６７を不揮発性メモリ部５３へ出力し、これをアクセス回路５２が不揮発性メモリセルアレイ５１の検査アドレス６０へ書き込むよう動作する。
【００７９】
もし、検査Ａステップ７３または検査Ｂステップ７４でセル故障が検出された場合（ＮＧ）は、エラー処理ステップ７６へ移行する。エラー処理ステップ７６およびエラー通知ステップ７７は、第１の実施形態と同様なので説明は省略する。
【００８０】
第１の実施形態でのブロックモードと同様に、ブロック検査コマンドが与えられた場合には、制御回路５７は検査アドレス６０を順次生成して供給し、上記のセル故障検査を繰り返し実行するよう動作する。
【００８１】
このようにして、ユーザが指定したアドレスに対して、セルデータを破壊することなくセル故障検査を行うことができる。例えば、上述の検査フローを電源投入直後の検査に適用する場合、検査領域をシステムクラッシュに至る危険があるような重要度の高いメモリセル領域に限定することで、短い検査時間でシステムの信頼性を確保することができる。
【００８２】
また、ユーザ領域のセル故障検査を行う処理コマンドをユーザに公開することで、ユーザが必要に応じてアプリケーションからのセル故障検査を実行できるので、ユーザの要求レベルに応じた柔軟性のあるシステムを構成することができる。
【００８３】
上記第２の実施形態によれば、データ退避メモリ５５にデータを一時記憶することで、不揮発性メモリセルアレイ５１のデータを破壊することなく、テストデータ格納メモリ５４に保持されたテストデータ６１を用いてセル故障をいつでも検査できるので、高い信頼性を持った半導体装置を実現することができる。
【００８４】
また、適切なビットパターンを持つ対のテストデータ６１を用いて、メモリセルの固定不良およびセル間干渉の影響を考慮したセル故障検査を行うので、高い信頼性を持った半導体装置の故障検出方法を実現することができる。
【００８５】
さらに、セル故障検出信号６５と故障アドレス６６をユーザに通知するので、データの重要度に応じてユーザがセル故障に対応でき、ユーザシステムにとって柔軟性のある半導体装置およびその故障検出方法を実現することができる。
【００８６】
上述の第２の実施形態では、データ退避メモリ５５は、レジスタ回路であるとしたが、本発明はこれに限られるものではなく、例えば、揮発性メモリセルを利用したＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成することもできる。
【００８７】
また、上述の第２の実施形態では、テストデータ格納メモリ５４は、ＲＯＭであるとしたが、第１の実施形態と同様に、本発明はこれに限られるものではない。
【００８８】
さらに、テストデータ６１も、第１の実施形態と同様に、複数の適切なビットパターンを選択することができ、あるいは、必ずしも対のテストデータ６１を用いる必要はない。
【００８９】
さらに、第１の実施形態と同様に、ビット反転パターンを制御回路５７で生成するように構成することもできる。
【００９０】
さらに、第１の実施形態と同様に、ある領域を連続してセル故障検査するブロック検査モードに適用することもできる。
【００９１】
（第３の実施形態）
本発明の第３の実施形態は、同一データを所定の領域へ書き込む領域データ書き込みに適用され、不揮発性メモリセルアレイ１１でのセル間干渉の影響をより精密に検出することができる。この第３の実施形態では、物理アドレスごとに異なるパターンを持つ複数のテストデータ２１とその反転パターンを使用する。
【００９２】
図６は、本発明の第３の実施形態に係わる半導体装置の検査データマップを示すイメージ図である。ここでは、３行２列の６バイトからなる領域を示した。
【００９３】
図６（ａ）は、不揮発性メモリセルアレイ１１の物理的なレイアウトレベルでセルデータがチェッカーパターンとなるようテストデータ２１を書き込んだイメージ図であり、図６（ｂ）は、その反転パターンのイメージ図である。
【００９４】
不揮発性メモリセルアレイ１１への１バイトの書き込みは、物理的なレイアウトレベルでは行方向に連続した８ビットの書き込みになる。図６では、横が行方向、縦が列方向である。つまり、行選択線は横方向、列選択線は縦方法に配置されている。
【００９５】
物理アドレス（以下、１６進数を用いて［０１０１］のように表す。）は、上位８ビットが物理行アドレスを表し、下位８ビットが物理列アドレスを表す。従って、図６に示したように、［００００］の下（列方向）に［０１００］が配置され、さらに、その下に［０２００］が配置されている。また、［００００］の右（行方向）に［０００１］が配置され、［０１００］の右に［０１０１］が配置され、［０２００］の右に［０２０１］が配置されている。
【００９６】
このような領域に図６（ａ）に示したようなチェッカーパターンを形成するには、［００００］、［０００１］、［０２００］、および［０２０１］にテストデータＡ２７＝“５５Ｈ”を書き込み、［０１００］および［０１０１］にテストデータＢ２８＝“ＡＡＨ”を書き込めばよい。同様に、その反転パターンである図６（ｂ）を形成するには、［００００］、［０００１］、［０２００］、および［０２０１］にテストデータＢ２８＝“ＡＡＨ”を書き込み、［０１００］および［０１０１］にテストデータＡ２７＝“５５Ｈ”を書き込めばよい。
【００９７】
このようにして形成したチェッカーパターンでは、セル故障の検出感度が第１の実施形態に比べより大きくなっている。これは、第１の実施形態で述べたブロックモードでは、同じテストデータ２１を繰り返し書き込むので、ストライプパターン、つまり、上下方向の隣接セルが同じデータとなるのに対し、上述のチェッカーパターンでは、検査領域の周縁部を除けば、どのメモリセルにおいても、上下左右の４つのセルが逆データであり、セル間干渉の影響を受けやすいためである。
【００９８】
本発明の第３の実施形態に係わる半導体装置の回路ブロック図は、第１の実施形態で示した図１と同じであり、説明は省略する。
【００９９】
次に、第３の実施形態における半導体装置の故障検出方法について説明する。
【０１００】
図７は、本発明の第３の実施形態に係わる半導体装置の故障検出方法を示すフロー図である。ここでは、不揮発性メモリ部１３への領域データ書き込み、およびその際に行われるセル故障検査にかかわる部分を示した。
【０１０１】
本発明の第３の実施形態に係わる半導体装置の故障検出方法は、セル故障検査の開始アドレスを生成する初期化ステップ９１、チェッカーパターンでセル故障検査を行う検査Ａステップ９２、反転パターンでセル故障検査を行う検査Ｂステップ９３、本来のデータ書き込みを行う書き込みステップ９４、セル故障が見つかった場合の処理を行うエラー処理ステップ９５、およびセル故障を外部に知らせるエラー通知ステップ９６から構成されている。
【０１０２】
さらに、検査Ａステップ９２は、領域書き込みＡステップ９７、検査読み出しＡステップ９８、判定Ａステップ９９、および終了判定Ａステップ１００から構成され、検査Ｂステップ９３は、領域書き込みＢステップ１０１、検査読み出しＢステップ１０２、判定Ｂステップ１０３、および終了判定Ｂステップ１０４から構成されている。
【０１０３】
初期化ステップ９１では、制御回路１６は、領域書き込みコマンド、書き込み開始アドレス、書き込みバイト数、および書き込みデータ２０を入力信号１８として受信し、これらに基づいて、セル故障検査を開始するアドレスを生成し、検査アドレス１９として不揮発性メモリ部１３へ供給する。
【０１０４】
検査Ａステップ９２では、制御回路１６は、図６（ａ）で示したチェッカーパターンを形成するために必要な選択信号２２を順次テストデータ格納メモリ１４へ出力し、そのテストデータ２１を用いて所定のメモリセル領域を故障検査する。
【０１０５】
すなわち、まず、領域書き込みＡステップ９７で、制御回路１６は、例えば、図６（ａ）のように、アクセス回路１２が受信したテストデータ２１を順次不揮発性メモリセルアレイ１１の検査アドレス１９へ書き込むよう動作する。検査アドレス１９の生成は、第１の実施形態におけるブロックモードと同様に行われる。
【０１０６】
次に、検査読み出しＡステップ９８で、制御回路１６は、アクセス回路１２が検査アドレス１９からデータを読み出し、これを検査読み出しデータ２３として比較回路１５へ出力するよう動作する。
【０１０７】
次に、判定Ａステップ９９で、比較回路１５がテストデータ２１と検査読み出しデータ２３をビットごとに比較し、その結果を判定信号２４として制御回路１６へ出力する。制御回路１６は、受信した判定信号２４に基づいて、“一致”（ＯＫ）ならば終了判定Ａステップ１００へ、“不一致”（ＮＧ）ならばエラー処理ステップ９５へ移行する。
【０１０８】
次に、終了判定Ａステップ１００で、制御回路１６は受信した書き込みバイト数分の判定Ａステップ９９が終了したかを判定する。終了判定が“Ｎｏ”であれば、次の検査アドレス１９を不揮発性メモリ部１３へ出力し、検査読み出しＡステップ９８へ移行する。また、終了判定が“Ｙｅｓ”であれば、検査Ｂステップ９３へ移行する。
【０１０９】
検査Ｂステップ９３では、制御回路１６は、図６（ｂ）で示した反転パターンを形成するために必要な選択信号２２を順次テストデータ格納メモリ１４へ出力し、そのテストデータ２１を用いて所定のメモリセル領域を故障検査する。
【０１１０】
領域書き込みＢステップ１０１および検査読み出しＢステップ１０２は、反転パターンであるテストデータ２１を用いることを除けば、それぞれ、領域書き込みＡステップ９７および検査読み出しＡステップ９８と同様なので説明は省略する。
【０１１１】
また、判定Ｂステップ１０３も、判定Ａステップ９９と同様である。さらに、終了判定Ｂステップ１０４も、所定のメモリセル領域の故障検査が終了（Ｙｅｓ）したら、書き込みステップ９４へ移行することを除けば、終了判定Ａステップ１００Ａと同様なので説明は省略する。
【０１１２】
検査Ａステップ９２および検査Ｂステップ９３で問題がなければ（ＯＫ）、書き込みステップ９４で、制御回路１６は、アクセス回路１２が書き込みデータ２０を検査アドレス１９に通常の書き込みシーケンスで順次書き込むよう動作する。
【０１１３】
もし、検査Ａステップ９２または検査Ｂステップ９３でセル故障が検出された場合（ＮＧ）は、エラー処理ステップ９５へ移行する。エラー処理ステップ９５およびエラー通知ステップ９６は、第１の実施形態と同様なので説明は省略する。
【０１１４】
上記第３の実施形態によれば、第１の実施形態で述べた発明の効果に加え、メモリセルの物理的な配置を考慮したセル間干渉の影響を検出でき、より感度の高いセル故障検査を実現できる。
【０１１５】
上述の第３の実施形態では、終了判定は書き込みバイト数で行うとしたが、本発明はこれに限られるものではなく、例えば、書き込み終了アドレスを受信し、これに基づいて終了判定することもできる。
【０１１６】
また、上述の第３の実施形態では、書き込み領域をレイアウトレベルのチェッカーパターンを用いてセル故障検査するとしたが、本発明はこれに限られるものではなく、例えば、開発時のテストで不良率が高かったテストパターンを使用するようにしても良い。
【０１１７】
（第４の実施形態）
本発明の第４の実施形態は、電源投入直後などにユーザが重要と判断する任意のメモリセル領域をセル故障検査する場合に適用され、第２の実施形態とほぼ同様の構成を持つ。
【０１１８】
本発明の第４の実施形態に係わる半導体装置の回路ブロック図は、第２の実施形態で示した図４とほぼ同じなので詳しい説明は省略する。第２の実施形態との違いは、大量の退避データ６７を一時記憶するために、データ退避メモリ５５をＲＡＭで構成していることである。
【０１１９】
さらに、本発明の第４の実施形態は、第３の実施形態で示した図６と同様に、レイアウトレベルのチェッカーパターンを用いて、指定されたメモリセル領域を故障検査する。第３の実施形態との違いは、セル故障検査の前に該当する指定領域のセルデータをデータ退避メモリ５５に一時記憶し、セル故障検査終了後に書き戻すことである。
【０１２０】
次に、第４の実施形態における半導体装置の故障検出方法について説明する。
【０１２１】
図８は、本発明の第４の実施形態に係わる半導体装置の故障検出方法を示すフロー図である。ここでは、主に、不揮発性メモリ部５３のセル故障検査にかかわる部分を示した。
【０１２２】
本発明の第３の実施形態に係わる半導体装置の故障検出方法は、セル故障検査の開始アドレスを生成する初期化ステップ１１１、指定領域のセルデータを退避する領域退避ステップ１１２、チェッカーパターンでセル故障検査を行う検査Ａステップ１１３、反転パターンでセル故障検査を行う検査Ｂステップ１１４、退避データ６７を書き戻す領域書き戻しステップ１１５、セル故障が見つかった場合の処理を行うエラー処理ステップ１１６、およびセル故障を外部に知らせるエラー通知ステップ１１７から構成されている。
【０１２３】
さらに、検査Ａステップ１１３は、領域書き込みＡステップ１１８、検査読み出しＡステップ１１９、判定Ａステップ１２０、および終了判定Ａステップ１２１から構成され、検査Ｂステップ１１４は、領域書き込みＢステップ１２２、検査読み出しＢステップ１２３、判定Ｂステップ１２４、および終了判定Ｂステップ１２５から構成されている。
【０１２４】
初期化ステップ１１１では、制御回路５７は、領域検査コマンド、検査開始アドレス、および検査バイト数を入力信号５９として受信し、これらに基づいて、セル故障検査を開始するアドレスを生成する。
【０１２５】
領域退避ステップ１１２では、制御回路５７は、初期化ステップ１１１で生成した開始アドレスと検査バイト数に基づいて、検査アドレス６０を順次生成しながら、不揮発性メモリセルアレイ５１領域のセルデータをデータ退避メモリ５５へ退避するよう動作する。
【０１２６】
検査アドレス６０の生成は、第１の実施形態におけるブロックモードと同様に行われる。
【０１２７】
検査Ａステップ１１３および検査Ｂステップ１１４は、第３の実施形態とほぼ同様なので説明は省略する。
【０１２８】
検査Ａステップ１１３および検査Ｂステップ１１４で問題がなければ（ＯＫ）、領域書き戻しステップ１１５で、制御回路５７は、領域退避ステップ１１２でデータ退避メモリ５５へ一時記憶した退避データ６７を不揮発性メモリ部５３のアクセス回路５２が不揮発性メモリセルアレイ５１の元の検査アドレス６０へ書き戻すよう動作する。
【０１２９】
もし、検査Ａステップ１１３または検査Ｂステップ１１４でセル故障が検出された場合（ＮＧ）は、エラー処理ステップ１１６へ移行する。エラー処理ステップ１１６およびエラー通知ステップ１１７は、第１の実施形態と同様なので説明は省略する。
【０１３０】
上記第４の実施形態によれば、第２の実施形態で述べた発明の効果に加え、メモリセルの物理的な配置を考慮したセル間干渉の影響を検出でき、より感度の高いセル故障検査を実現できる。
【０１３１】
上述した第１〜第４の実施形態では、制御回路および比較回路は、独立したロジック回路としたが、本発明はこれに限られるものではなく、故障アドレス格納メモリなどのレジスタ回路も含めて、上述した機能を、ＣＰＵおよびそのプログラムを用いて実装することも可能である。この場合、プログラムを変更することで第１〜第４の実施形態を実装できるため、よりユーザシステムへの柔軟性を持つ半導体装置およびその故障検出方法を実現することができる。
【０１３２】
【発明の効果】
以上説明したように本発明によれば、適切なテストデータをテストデータ格納メモリに保持しているので、ユーザ使用状態で不揮発性メモリ部のセル故障検査が可能な半導体装置およびその故障検出方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置を示す回路ブロック図。
【図２】本発明の第１の実施形態にかかわるテストデータを示すイメージ図。
【図３】本発明の第１の実施形態に係わる半導体装置の故障検出方法を示すフロー図。
【図４】本発明の第２の実施形態に係わる半導体装置を示す回路ブロック図。
【図５】本発明の第２の実施形態に係わる半導体装置の故障検出方法を示すフロー図。
【図６】本発明の第３の実施形態に係わる半導体装置の検査データマップを示すイメージ図。
【図７】本発明の第３の実施形態に係わる半導体装置の故障検出方法を示すフロー図。
【図８】本発明の第４の実施形態に係わる半導体装置の故障検出方法を示すフロー図。
【符号の説明】
１１、５１  不揮発性メモリセルアレイ
１２、５２  アクセス回路
１３、５３  不揮発性メモリ部
１４、５４  テストデータ格納メモリ
１５、５６  比較回路
１６、５７  制御回路
１７、５８  故障アドレス格納メモリ
１８、５９  入力信号
１９、６０  検査アドレス
２０  書き込みデータ
２１、６１  テストデータ
２２、６２  選択信号
２３、６３  検査読み出しデータ
２４、６４  判定信号
２５、６５  セル故障検出信号
２６、６６  故障アドレス
２７  テストデータＡ
２８  テストデータＢ
３１、７１、９１、１１１  初期化ステップ
３２、７３、９２、１１３  検査Ａステップ
３３、７４、９３、１１４  検査Ｂステップ
３４、９４  書き込みステップ
３５、７６、９５、１１６  エラー処理ステップ
３６、７７、９６、１１７  エラー通知ステップ
３７、７８  検査書き込みＡステップ
３８、７９、９８、１１９  検査読み出しＡステップ
３９、８０、９９、１２０  判定Ａステップ
４０、８１  検査書き込みＢステップ
４１、８２、１０２、１２３  検査読み出しＢステップ
４２、８３、１０３、１２４  判定Ｂステップ
５５  データ退避メモリ
６７  退避データ
７２  退避ステップ
７５  書き戻しステップ
９７、１１８  領域書き込みＡステップ
１００、１２１  終了判定Ａステップ
１０１、１２２  領域書き込みＢステップ
１０４、１２５  終了判定Ｂステップ
１１２  領域退避ステップ
１１５  領域書き戻しステップ
【図１】
2005050393.tif 000003
【図２】
2005050393.tif 000004
【図３】
2005050393.tif 000005
【図４】
2005050393.tif 000006
【図５】
2005050393.tif 000007
【図６】
2005050393.tif 000008
【図７】
2005050393.tif 000009
【図８】
2005050393.tif 000010