(57)【要約】      （修正有）【課題】ＩＤＥ／ＡＴＡデータ伝送において、全体のデータ伝送の効率に影響しない即時データエンコード／デコードシステム、及び、方法を提供する。【解決手段】ＩＤＥ／ＡＴＡデータ伝送の即時データエンコード／デコードシステムにおいて、暗号インターフェースからなり、作業上、主装置とデータ保存装置間に結合され、この主装置とデータ保存装置は、それぞれＡＴＡプロトコルをサポートするＩＤＥコントローラーを備え、暗号インターフェースは主装置側のＩＤＥコントローラーとデータ保存装置側のＩＤＥコントローラーを有し、各コントローラーはＡＴＡプロトコルの一部をサポートし、暗号インターフェースは、更に暗号エンジンを備え、主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、主装置側のＩＤＥコントローラーと、データ保存装置側のＩＤＥコントローラーを結合し、即時にデータの暗号運算を実行する。【選択図】図１
2005110219.tif 000002
【特許請求の範囲】
【請求項１】
データ暗号システムであって、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの主装置と少なくとも一つのデータ保存装置の間に結合され、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、即時データエンコード／デコードを実行し、全体のデータ伝送の効率に影響しないことを特徴とするシステム。
【請求項２】
データ暗号システムであって、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの主装置と少なくとも一つのデータ保存装置の間に結合され、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、即時データエンコードを実行し、全体のデータ伝送の効率に影響しないことを特徴とするシステム。
【請求項３】
データ暗号システムであって、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの主装置と少なくとも一つのデータ保存装置の間に結合され、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、即時データデコードを実行し、全体のデータ伝送の効率に影響しないことを特徴とするシステム。
【請求項４】
データ暗号システムであって、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの主装置と少なくとも一つのデータ保存装置の間に結合され、少なくとも一つの前記暗号インターフェースは、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間の少なくとも一つのＩＤＥ／ＡＴＡデータ伝送を取得すると共に、前記少なくとも一つの取得したＩＤＥ／ＡＴＡデータ伝送に対し、即時暗号処理を実行することを特徴とするシステム。
【請求項５】
データ暗号システムであって、少なくとも一つの主装置と、少なくとも一つのデータ保存装置と、少なくとも一つの暗号インターフェースからなり、
作業上、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置の間に結合され、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、データが伝送される時、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータフロー制御信号を伝送することを特徴とするシステム。
【請求項６】
データ暗号システムであって、少なくとも一つの前記主装置と、少なくとも一つの前記データ保存装置と、少なくとも一つの暗号インターフェースからなり、
作業上、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置の間に結合され、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、データが未伝送の時、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータフロー制御信号の遅延伝送をすることを特徴とするシステム。
【請求項７】
ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースは、
ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、
ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーと、からなり、
ＩＤＥ／ＡＴＡデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で伝送する時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のＩＤＥ／ＡＴＡデータフロー制御信号を伝送するのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つのデータ保存ＩＤＥコントローラー中の各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェース。
【請求項８】
ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースは、
ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、
ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーと、からなり、
ＩＤＥ／ＡＴＡデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で未伝送の時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のＩＤＥ／ＡＴＡデータフロー制御信号の遅延伝送をするのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つのデータ保存ＩＤＥコントローラー中の各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェース。
【請求項９】
更に、少なくとも一つの暗号エンジンを備え、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーを結合し、即時暗号データ処理を実行することを特徴とする請求項７に記載の暗号インターフェース。
【請求項１０】
更に、少なくとも一つの暗号エンジンを備え、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーを結合し、即時暗号データ処理を実行することを特徴とする請求項８に記載の暗号インターフェース。
【請求項１１】
少なくとも一つの前記暗号エンジンは、作業上、少なくとも一つの小インプットデータバッファと少なくとも一つの小アウトプットデータバッファ間に結合されていることを特徴とする請求項９に記載の暗号インターフェース。
【請求項１２】
少なくとも一つの前記暗号エンジンは、作業上、少なくとも一つの小インプットデータバッファと少なくとも一つの小アウトプットデータバッファ間に結合されていることを特徴とする請求項１０に記載の暗号インターフェース。
【請求項１３】
少なくとも一つの前記主ＩＤＥコントローラーは、少なくとも一つの大データバッファを含むことを特徴とする請求項１１に記載の暗号インターフェース。
【請求項１４】
少なくとも一つの前記データ保存ＩＤＥコントローラーは、少なくとも一つの大データバッファを含むことを特徴とする請求項１１に記載の暗号インターフェース。
【請求項１５】
少なくとも一つの前記主ＩＤＥコントローラーは、少なくとも一つの大データバッファを含むことを特徴とする請求項１２に記載の暗号インターフェース。
【請求項１６】
少なくとも一つの前記データ保存ＩＤＥコントローラーは、少なくとも一つの大データバッファを含むことを特徴とする請求項１２に記載の暗号インターフェース。  
【請求項１７】
少なくとも一つの前記小データバッファがフル状態であるのを検出する時、少なくとも一つの前記暗号エンジンは、暗号データの処理を停止することを特徴とする請求項１１に記載の暗号インターフェース。
【請求項１８】
ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースは、
ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、
ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーと、からなり、
ＵＤＭＡ／マルチワードＤＭＡデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で伝送される時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のデータフロー制御信号を伝送するのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つの前記データ保存ＩＤＥコントローラーの各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェース。
【請求項１９】
ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースは、
ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、
ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーと、からなり、
ＵＤＭＡ／マルチワードＤＭＡデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で未伝送の時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のデータフロー制御信号の遅延伝送をするのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つの前記データ保存ＩＤＥコントローラーの各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェース。
【請求項２０】
ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースは、
ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、
ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーと、からなり、
ＰＩＯデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で伝送される時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のデータフロー制御信号を伝送するのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つの前記データ保存ＩＤＥコントローラーの各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェース。
【請求項２１】
ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースは、
ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、
ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーと、からなり、
ＰＩＯデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で未伝送の時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のデータフロー制御信号の遅延伝送をするのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つの前記データ保存ＩＤＥコントローラーの各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェース。
【請求項２２】
主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、データの暗号演算に用いられる方法は、
前記主装置と前記データ保存装置間の少なくとも一つのＩＤＥ／ＡＴＡデータ伝送を取得する工程と、
データが、前記主装置と前記データ保存装置間で伝送される時、前記主装置と前記データ保存装置間のＩＤＥ／ＡＴＡデータフロー制御信号を伝送する工程と、前記データが前記主装置と前記データ保存装置間で未伝送の時、前記主装置と前記データ保存装置間のＩＤＥ／ＡＴＡデータフロー制御信号の遅延伝送をする工程と、前記データに対し、即時に暗号運算を実行する工程と、
からなることを特徴とする暗号インターフェース。
【請求項２３】
主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間の介入方法であって、前記方法は、
ＩＤＥ／ＡＴＡデータフロー制御信号を受信する工程と、
停止制御信号を受信したかどうかを判断する工程と、
前記停止制御信号を未受信の場合、ただちに、前記主装置と前記データ保存装置間の受信したＩＤＥ／ＡＴＡデータフロー制御信号を伝送する工程と、
からなることを特徴とする暗号インターフェース。
【請求項２４】
更に、データ伝送が完了したかを判断する工程と、
データ伝送が未完了の場合、ただちに、前記主装置と前記データ保存装置間の受信したＩＤＥ／ＡＴＡデータフロー制御信号を伝送する工程と、
からなることを特徴とする請求項２３に記載の暗号インターフェース。
【請求項２５】
主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間の介入方法であって、前記方法は、
送られてきたデータを処理する工程と、
前記主装置から生成された書き込みトリガーを、前記主装置から前記データ保存装置に伝送する工程と、
データ伝送が完成したかどうかを判断する工程と、
対応する書き込みトリガーを生成し、前記主装置から前記データ保存装置に伝送する工程と、
からなることを特徴とする暗号インターフェース。
【請求項２６】
主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間の介入方法であって、前記方法は、
送られてきたデータを処理する工程と、
前記主装置から生成された読み取りトリガーを、前記主装置から前記データ保存装置に伝送する工程と、
データ伝送が完成したかどうかを判断する工程と、
前記主装置が生成する読み取りトリガーは、前記主装置から前記データ保存装置に伝送されない工程と、
からなることを特徴とする暗号インターフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データエンコード／デコードであって、特に、ＡＴＡプロトコルのＩＤＥコントローラーをサポートして伝送するＩＤＥ／ＡＴＡデータ伝送に用いる即時データエンコード及びデコードシステムに関するものである。
【背景技術】
【０００２】
ＩＤＥ（Integrated Drive Electronics）は、パソコンホストバスとディスク保存装置間に用いられる標準的なインターフェースである。ＩＤＥを採用したものが、米国規格協会（American National Standards Institute、ＡＮＳＩ）（通称、アンシ）の基準となっていて、ＩＤＥに関するＡＮＳＩは、アドバンスト・テクノロジー・アタッチメント（Advanced Technology Attachment、ＡＴＡ）（通称、エーティーエー）を設計する。ＩＤＥ／ＡＴＡも、コンピュータ、或いは、主装置と称され、データをデータ保存装置に転移させるか、或いは、データ保存装置から、データをコンピュータ、或いは、主装置の電子プロトコルに伝送する。ＩＤＥ中で使用するデータ伝送方法は、二種類ある。一つは、プログラム化インプット／アウトプット（Programmed Input/Output、ＰＩＯ）、もう一つは、直接メモリアクセス（Direct Memory Access、ＤＭＡ）である。ＰＩＯモード中、データ伝送は、主装置、或いは、プロセッサにより起動、及び、実行される。ＤＭＡモード中、データ伝送は、主装置とデータ保存装置間のハンドシェイクに用いられる信号により制御される。
【０００３】
機密データが、制御できることが保証されない保存媒体でアクセスされる時、データエンコード及びデコードは、保護データが未認可でアクセスするメカニズムを生成する。データは、主装置から、データ保存装置に伝送した時のデータエンコード、及び、主装置でリクエスト後、データ保存装置から取得する時の保存データのデコードにより、暗号保護を実行する。
【０００４】
従来のこの種の伝送インターフェイスとしては特許文献１等に開示されているが、公知のデータ伝送（relay）方法中、データは、ＩＤＥブリッジ、或いは、ホストとデータ保存装置間に直列されたインターフェースにより伝送される。この種の形式のデータ伝送は、公知のＩＤＥインターフェースにより、データバッファ／データフロー制御に用いられるＩＤＥインターフェースの毎に完全なＡＴＡプロトコルのＩＤＥコントローラーをサポートすることができる。ＩＤＥ／ＡＴＡデータ伝送の期間、ＩＤＥインターフェースは、同時に、データ保存装置を有するバーチャル主装置の役割、及び、主装置を有するバーチャルデータ保存装置の役割も果たす。このデータ伝送方法の問題は、ＩＤＥインターフェースは、大(大容量)データバッファで、データフロー制御を維持しなければならないことである。このような、大データバッファは、高価なＳＲＡＭ（static random-access memory）や類似の素子を使用し、通常、ＩＤＥ特定用途向け集積回路（application specific integrated circuits、ＡＳＩＣ）上で実施されるので、チップの製造コストが非常に高くなるといった問題点があった。
【特許文献１】特開２００３−３２３３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、データ暗号システムを提供し、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの主装置と少なくとも一つのデータ保存装置の間に結合され、前記主装置と前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、即時エンコード／デコードを実行し、全体のデータ伝送の効率に影響しないようにするものである。
【課題を解決するための手段】
【０００６】
本発明の一実施例中、ＡＴＡプロトコルのＩＤＥコントローラーをサポートしてデータ伝送する所謂ＩＤＥ／ＡＴＡデータ伝送（ＩＤＥ及びＡＴＡデータ伝送）の介入に用いる暗号インターフェースは、ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、ＡＴＡプロトコルの一部をサポートする第二ＩＤＥコントローラーとからなる。
第二ＩＤＥコントローラーは、作業上、第一ＩＤＥコントローラーに結合される。ＩＤＥ／ＡＴＡデータ伝送期間、データが、少なくとも一つの主装置と少なくとも一つのデータ保存装置間で伝送される時、第一及び第二ＩＤＥコントローラーは、主装置の少なくとも一つの主ＩＤＥコントローラーと、データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のＩＤＥ／ＡＴＡデータフロー制御信号を伝送するのに用いられる。この主ＩＤＥコントローラー、及び、データ保存ＩＤＥコントローラー中の各一つは、完全なＡＴＡプロトコルをサポートする。
【０００７】
本発明のもう一つの実施例中、ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースは、ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、ＡＴＡプロトコルの一部をサポートする第二ＩＤＥコントローラーと、からなる。第二ＩＤＥコントローラーは、作業上、第一ＩＤＥコントローラーに結合される。ＩＤＥ／ＡＴＡデータ伝送期間、データが、少なくとも一つの主装置と少なくとも一つのデータ保存装置間で未伝送の時、第一及び第二ＩＤＥコントローラーは、主装置の少なくとも一つの主ＩＤＥコントローラーと、データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のＩＤＥ／ＡＴＡデータフロー制御信号の遅延伝送に用いられる。この主ＩＤＥコントローラー、及び、データ保存ＩＤＥコントローラー中の各一つは、完全なＡＴＡプロトコルをサポートする。
【０００８】
本発明の更にもう一つの実施例中、主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、データの暗号運算に用いられる方法は、以下の工程からなる。主装置とデータ保存装置間の少なくとも一つのＩＤＥ／ＡＴＡデータ伝送を取得する。データが、主装置とデータ保存装置間で伝送される時、主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータフロー制御信号を伝送する。同時に、上述のデータが主装置とデータ保存装置間で未伝送の時、主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータフロー制御信号の遅延伝送をする。データに対し、即時に暗号運算を実行する。
【０００９】
すなわち、請求項１の発明は、データ暗号システムであって、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの主装置と少なくとも一つのデータ保存装置の間に結合され、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、即時データエンコード／デコードを実行し、全体のデータ伝送の効率に影響しないことを特徴とするシステムである。
請求項２の発明は、データ暗号システムであって、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの主装置と少なくとも一つのデータ保存装置の間に結合され、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、即時データエンコードを実行し、全体のデータ伝送の効率に影響しないことを特徴とするシステムである。
請求項３の発明は、データ暗号システムであって、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの主装置と少なくとも一つのデータ保存装置の間に結合され、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、即時データデコードを実行し、全体のデータ伝送の効率に影響しないことを特徴とするシステムである。
請求項４の発明は、データ暗号システムであって、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの主装置と少なくとも一つのデータ保存装置の間に結合され、少なくとも一つの前記暗号インターフェースは、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間の少なくとも一つのＩＤＥ／ＡＴＡデータ伝送を取得すると共に、前記少なくとも一つの取得したＩＤＥ／ＡＴＡデータ伝送に対し、即時暗号処理を実行することを特徴とするシステム。
請求項５の発明は、データ暗号システムであって、少なくとも一つの主装置と、少なくとも一つのデータ保存装置と、少なくとも一つの暗号インターフェースからなり、
作業上、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置の間に結合され、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、データが伝送される時、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータフロー制御信号を伝送することを特徴とするシステム。
請求項６の発明は、データ暗号システムであって、少なくとも一つの前記主装置と、少なくとも一つの前記データ保存装置と、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置の間に結合され、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、データが未伝送の時、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータフロー制御信号の遅延伝送をすることを特徴とするシステムである。
【００１０】
請求項７の発明は、ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースは、ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーとからなり、ＩＤＥ／ＡＴＡデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で伝送する時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のＩＤＥ／ＡＴＡデータフロー制御信号を伝送するのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つのデータ保存ＩＤＥコントローラー中の各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェースである。
請求項８の発明は、ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースは、ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーとからなり、ＩＤＥ／ＡＴＡデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で未伝送の時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のＩＤＥ／ＡＴＡデータフロー制御信号の遅延伝送をするのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つのデータ保存ＩＤＥコントローラー中の各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェースである。  
請求項９の発明は、更に、少なくとも一つの暗号エンジンを備え、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーを結合し、即時暗号データ処理を実行することを特徴とする請求項７に記載の暗号インターフェース。
請求項１０の発明は、更に、少なくとも一つの暗号エンジンを備え、少なくとも一つの前記主装置と少なくとも一つの前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーを結合し、即時暗号データ処理を実行することを特徴とする請求項８に記載の暗号インターフェースであり、請求項１１の発明は、少なくとも一つの前記暗号エンジンは、作業上、少なくとも一つの小インプットデータバッファと少なくとも一つの小アウトプットデータバッファ間に結合されていることを特徴とする請求項９に記載の暗号インターフェースであり、請求項１２の発明は、少なくとも一つの前記暗号エンジンは、作業上、少なくとも一つの小インプットデータバッファと少なくとも一つの小アウトプットデータバッファ間に結合されていることを特徴とする請求項１０に記載の暗号インターフェースであり、請求項１３の発明は、少なくとも一つの前記主ＩＤＥコントローラーは、少なくとも一つの大データバッファを含むことを特徴とする請求項１１に記載の暗号インターフェースであり、請求項１４の発明は、少なくとも一つの前記データ保存ＩＤＥコントローラーは、少なくとも一つの大データバッファを含むことを特徴とする請求項１１に記載の暗号インターフェースであり、請求項１５の発明は、少なくとも一つの前記主ＩＤＥコントローラーは、少なくとも一つの大データバッファを含むことを特徴とする請求項１２に記載の暗号インターフェースであり、請求項１６の発明は、少なくとも一つの前記データ保存ＩＤＥコントローラーは、少なくとも一つの大データバッファを含むことを特徴とする請求項１２に記載の暗号インターフェースであり、請求項１７の発明は、少なくとも一つの前記小データバッファがフル状態であるのを検出する時、少なくとも一つの前記暗号エンジンは、暗号データの処理を停止することを特徴とする請求項１１に記載の暗号インターフェースである。
【００１１】
請求項１８の発明は、ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースが、ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーとからなり、ＵＤＭＡ／マルチワードＤＭＡデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で伝送される時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のデータフロー制御信号を伝送するのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つの前記データ保存ＩＤＥコントローラーの各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェースである。  
請求項１９の発明は、ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースが、ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーと、からなり、
ＵＤＭＡ／マルチワードＤＭＡデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で未伝送の時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のデータフロー制御信号の遅延伝送をするのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つの前記データ保存ＩＤＥコントローラーの各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェースである。
請求項２０の発明は、ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースが、ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーとからなり、ＰＩＯデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で伝送される時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のデータフロー制御信号を伝送するのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つの前記データ保存ＩＤＥコントローラーの各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェースである。
請求項２１の発明は、ＩＤＥ／ＡＴＡデータ伝送介入に用いる暗号インターフェースであって、前記暗号インターフェースが、ＡＴＡプロトコルの一部をサポートする第一ＩＤＥコントローラーと、ＡＴＡプロトコルの一部をサポートし、作業上、前記第一ＩＤＥコントローラーに結合される第二ＩＤＥコントローラーと、からなり、ＰＩＯデータ伝送期間、データが少なくとも一つの主装置と少なくとも一つの前記データ保存装置間で未伝送の時、前記第一ＩＤＥコントローラー、及び、前記第二ＩＤＥコントローラーは、少なくとも一つの前記主装置の少なくとも一つの主ＩＤＥコントローラーと、少なくとも一つの前記データ保存装置の少なくとも一つのデータ保存ＩＤＥコントローラー間のデータフロー制御信号の遅延伝送をするのに用いられ、少なくとも一つの前記主ＩＤＥコントローラーと少なくとも一つの前記データ保存ＩＤＥコントローラーの各一つは、ＡＴＡプロトコルをサポートすることを特徴とする暗号インターフェースである。
【００１２】
請求項２２の発明は、主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、データの暗号演算に用いられる方法が、前記主装置と前記データ保存装置間の少なくとも一つのＩＤＥ／ＡＴＡデータ伝送を取得する工程と、
データが、前記主装置と前記データ保存装置間で伝送される時、前記主装置と前記データ保存装置間のＩＤＥ／ＡＴＡデータフロー制御信号を伝送する工程と、前記データが前記主装置と前記データ保存装置間で未伝送の時、前記主装置と前記データ保存装置間のＩＤＥ／ＡＴＡデータフロー制御信号の遅延伝送をする工程と、前記データに対し、即時に暗号運算を実行する工程と、からなることを特徴とする暗号インターフェースである。
請求項２３の発明は、主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間の介入方法であって、前記方法は、ＩＤＥ／ＡＴＡデータフロー制御信号を受信する工程と、停止制御信号を受信したかどうかを判断する工程と、前記停止制御信号を未受信の場合、ただちに、前記主装置と前記データ保存装置間の受信したＩＤＥ／ＡＴＡデータフロー制御信号を伝送する工程と、からなることを特徴とする暗号インターフェースである。
請求項２４の発明は、更に、データ伝送が完了したかを判断する工程と、データ伝送が未完了の場合、ただちに、前記主装置と前記データ保存装置間の受信したＩＤＥ／ＡＴＡデータフロー制御信号を伝送する工程と、からなることを特徴とする請求項２３に記載の暗号インターフェースである。
請求項２５の発明は、主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間の介入方法であって、前記方法は、送られてきたデータを処理する工程と、前記主装置から生成された書き込みトリガーを、前記主装置から前記データ保存装置に伝送する工程と、データ伝送が完成したかどうかを判断する工程と、対応する書き込みトリガーを生成し、前記主装置から前記データ保存装置に伝送する工程とからなることを特徴とする暗号インターフェースである。
請求項２６の発明は、主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間の介入方法であって、前記方法は、送られてきたデータを処理する工程と、前記主装置から生成された読み取りトリガーを、前記主装置から前記データ保存装置に伝送する工程と、データ伝送が完成したかどうかを判断する工程と、前記主装置が生成する読み取りトリガーは、前記主装置から前記データ保存装置に伝送されない工程と、からなることを特徴とする暗号インターフェースである。
【発明の効果】
【００１３】
本発明のデータ暗号システムは、少なくとも一つの暗号インターフェースからなり、作業上、少なくとも一つの主装置と少なくとも一つのデータ保存装置の間に結合され、前記主装置と前記データ保存装置間のＩＤＥ／ＡＴＡデータ伝送期間、即時エンコード／デコードを実行するので、全体のデータ伝送の効率に影響しない。
【発明を実施するための最良の形態】
【００１４】
半発明の好適な実施例を図面に沿って説明する。
図１は、ＡＴＡプロトコルのＩＤＥコントローラーをサポートしてデータ伝送する所謂ＩＤＥ／ＡＴＡデータ伝送に用いられる即時データエンコード／デコードシステム８を示す図である。即時データエンコード／デコードシステム８は、暗号インターフェース１０からなり、作業上、主装置１６のＩＤＥコントローラー１２とデータ保存装置１８のＩＤＥコントローラー１４の間に結合される。暗号インターフェース１０は、主装置１６とＩＤＥコントローラー１４間のＩＤＥ／ＡＴＡデータ伝送期間で用いられ、即時データエンコード／デコードを実行し、全体のデータ伝送効率に不利な影響を与えない。
【００１５】
ＩＤＥコントローラー１２は、標準で完全なＡＴＡプロトコルをサポートすると共に、データフロー制御に用いられる公知の大データバッファ２０を備える。ＩＤＥコントローラー１４も、標準で完全なＡＴＡプロトコルをサポートすると共に、データフロー制御に用いられる公知の大容量データに対応する大（大容量）データバッファ２２を備える。一般に、主装置１６は、デスクトップ型かノート型パソコン、マイクロプロセッサ、ルータ、インターフェースカード、或いは、データを生成できるその他の装置で、データ保存装置１８は、ディスク、フレキシブル、ディスクプレーヤー、デジタルビデオ、フラッシュメモリ、ＰＣＭＣＩＡカード、或いは、目的を取得できるデータ保存が可能なその他の装置である。
【００１６】
本発明の一実施例において、暗号インターフェース１０は、主装置１６とデータ保存装置１８間のＩＤＥ／ＡＴＡデータ伝送と、暗号エンジン２４（作業上、図１で示されるように、小インプットデータバッファ２６と小アウトプットデータバッファ２８間に結合される）を経るエンコード／デコードデータを取得する。主装置１６とデータ保存装置１８間のＩＤＥ／ＡＴＡデータ伝送期間、暗号インターフェース１０の暗号エンジン２４は、各種既存の暗号演算法、例えば、データ暗号化規格（data encryption standard、ＤＥＳ）、トリプルデータ暗号化規格（triple  ＴＤＥＳ）、或いは、次世代のアメリカ標準の暗号システムであるＡＥＳ（Advanced Encryption Standard）等により、多くのパイプラインステージ（pipeline stages）中のデータをエンコード或いはデコード（エンコード／デコード）する。  暗号エンジン及び／或いは、暗号演算法のその他の形式を本発明の実施に用いてもよい。
【００１７】
本発明のもう一つの実施例中、データが、主装置１６とデータ保存装置１８間のＩＤＥ／ＡＴＡデータ伝送時、暗号インターフェース１０は、ＩＤＥ／ＡＴＡデータフロー制御信号を、主装置１６から、主装置側のＩＤＥコントローラー３０、データ保存装置側のＩＤＥコントローラー３２を経由し、直接、データ保存装置１８に伝送する。また、反対も同じである。ＩＤＥコントローラー３０、３２中の各一つは、図１で示されるように、ＡＴＡプロトコルの一部をサポートする。図１で示されるように、暗号インターフェース１０は、主装置側のＩＤＥコントローラー３０を経由する主装置ＩＤＥ／ＡＴＡデータフロー制御信号を取得し、データ保存装置側のＩＤＥコントローラー３２を経由する、データ保存装置１８に用いられるこれらの制御信号を、新たに生成して、ＩＤＥ／ＡＴＡデータフロー制御信号は、主装置１６から、データ保存装置１８に伝送される。
【００１８】
同様に、暗号インターフェース１０は、データ保存装置側のＩＤＥコントローラー３２を経由するデータ保存装置のＩＤＥ／ＡＴＡデータフロー制御信号を取得し、主装置側のＩＤＥコントローラー３０を経由するこれらの信号を新たに生成して、ＩＤＥ／ＡＴＡデータフロー制御信号は、データ保存装置１８から、主装置１６に伝送される。主装置１６とデータ保存装置１８間のＩＤＥ／ＡＴＡデータ伝送期間、暗号エンジン２４のＩＤＥコントローラー３０、３２中のＡＴＡプロトコルの一部は、暗号インターフェース１０に、即時にデータにエンコード／デコードすることができるようにさせる。暗号インターフェース１０は、主装置１６とデータ保存装置１８と同じ速度でデータを処理するので、全体のデータ伝送の効率に影響しない。
【００１９】
本発明のもう一つの実施例中、データが主装置とデータ保存装置間で未伝送の時、暗号インターフェース１０は、主装置１６からデータ保存装置１８におけるＩＤＥ／ＡＴＡデータフロー制御信号の遅延伝送をする。また、反対も同じである。これは、図７の工程１４８、１５２で説明されている。
【００２０】
ＩＤＥコントローラー１２、１４の功能において、ＩＤＥ／ＡＴＡデータ伝送は、主装置１６とデータ保存装置１８間で実行され、いかなる暗号インターフェース１０も介入しない。これにより、暗号インターフェース１０は、大データバッファ及び完全なＡＴＡプロトコルサポート等のデータバッファ／データフロー制御能力を有する必要がない。この他、主装置とデータ保存装置間のＩＤＥ／ＡＴＡデータ伝送を、たとえば、主装置１６と暗号インターフェース１０の間、及び、暗号インターフェース１０とデータ保存装置１８の間等、二つの独立したデータ伝送に分ける必要もない。ＩＤＥコントローラー１２、１４中の各一つは、ＩＤＥ／ＡＴＡデータ伝送期間のデータバッファ／データフロー制御を処理する。暗号インターフェース１０は、一般に、「伝送者」であるか、ＩＤＥ／ＡＴＡデータ伝送期間中、主装置１６とデータ保存装置１８の間のＩＤＥ／ＡＴＡと互換性があるデータフロー制御信号伝送のブリッジとなる。暗号インターフェース１０のＩＤＥコントローラー３０、３２は、暗号データ処理で必要なそれらのＡＴＡ命令を報告（登録）するだけでよい。
【００２１】
図１で示されるように、主装置１６は、暗号インターフェース１０（小（小容量）インプットデータバッファ２６、暗号エンジン２４、及び、小アウトプットデータバッファ２８を経由して、即時に、入ってくるデータがエンコードされる）は、データを、データ保存装置１８に保存する。主装置１６は、暗号インターフェース１０（小インプットデータバッファ２６、暗号エンジン２４、及び、小アウトプットデータバッファ２８を経由して、即時に、相同のデータがデコードされる）を経由して、データ保存装置１８中から、保存されたエンコードデータを読み取る。
【００２２】
本発明の更にもう一つの実施例中、暗号インターフェース１０は、特定用途向け集積回路（application specific integrated circuits、ＡＳＩＣ）として実行される。小インプットデータバッファ２６、及び、小アウトプットデータバッファ２８（暗号エンジン２４のパイプラインステージのデータを保持するのに用いられる）は、ラッチ（Latches）、或いは、レジスタにより実施する。この種の実施方式は、高価なＳＲＡＭ（static random access memory）や類似の素子を使用する必要がないので比較的安価に製造でき経済的に有利である。暗号インターフェース１０のその他の実施方式は、本発明の精神と領域を脱しない範囲内で、その他の実施方式を使用することができる。
【００２３】
図２は、ＵＤＭＡ／マルチワードＤＭＡのデータアウトプット伝送を示す図である。ＵＤＭＡは、伝送ハード機で、コンピュータバスからコンピュータのＲＡＭ間のデータのプロトコルである。ＵＤＭＡプロトコルは、ＡＴＡデータ伝送期間、爆発的な大量のデータが伝送されるようなバーストモード（burst mode）により、データを伝送すると共に、巡回冗長検査ＣＲＣ（Cyclic  Redundancy  Check）により、データを保護する。データバーストモードは、データバースト初期化（Data burst Initialization）、データバースト休止（Data burst Pausing）、及び、データバースト停止（Data burst Termination）プログラムを含む。一例中、ＵＤＭＡ（Ultra Direct Memory Access）／マルチワードＤＭＡ（multiword Direct Memory Access）データアウトプット伝送は、主装置１６からデータ保存装置１８のＵＤＭＡ／マルチワードＤＭＡデータ伝送として定義される。もう一つの一例中、ＵＤＭＡ／マルチワードＤＭＡデータアウトプット伝送は、データ保存装置１８から主装置１６のＵＤＭＡ／マルチワードＤＭＡデータ伝送として定義される。
【００２４】
データバースト初期化プログラム開始の前、暗号インターフェース１０は、データ伝送モード、データ伝送の大きさ、及び、類似事項などの必要なＩＤＥ／ＡＴＡデータ伝送パラメータを読み取って、これらのパラメータに従って、主装置１６とデータ保存装置１８間のＵＤＭＡ／マルチワードＤＭＡデータ伝送を準備し、図２の工程５０で概要が示される。
【００２５】
ＵＤＭＡ／マルチワードＤＭＡデータアウトプット伝送（多数のデータバーストを含む）開始時、暗号インターフェース１０は、まず、主装置１６とバースト初期化プログラムを実行して、データ伝送を起動すると共に、入ってきたデータを引導し、小インプットデータバッファ２６（図１で示される）を経由して、暗号エンジン２４（図１で示される）に送られる。入ってきたデータはエンコードされると共に、小アウトプットデータバッファ２８（図１で示される）に伝送された後、暗号インターフェース１０は、更に、データ保存装置１８とバースト初期化プログラムを実行して、エンコードしたデータを、データ保存装置１８に伝送し、図２の工程５２で概要を示す。
【００２６】
データバーストの伝送期間中、主装置１６、或いは、データ保存装置１８は、データの流れのデータフロー制御の問題で、データ伝送を一時停止する必要があり、暗号インターフェース１０は、ただちに、主装置１６とデータ保存装置１８間の対応するデータ伝送一時停止命令／応答信号を伝送し、データ伝送を一時停止し、図２の工程５８で示される。これにより、ＵＤＭＡ／マルチワードＤＭＡデータアウトプット伝送の期間、暗号インターフェース１０は、まったくデータフロー制御に影響しない。暗号インターフェース１０は、それぞれ、ＩＤＥコントローラー３０（図１）、及び、暗号エンジン２４（図１）を経由して、伝送データフロー制御信号に介入して、データエンコードを実行する。
【００２７】
図２の工程５４で示されるように、主装置１６、或いは、データ保存装置１８が、伝送中のデータバースト停止が必要な場合、暗号インターフェース１０は、ただちに、主装置１６とデータ保存装置１８間の対応するデータ伝送停止命令／応答信号を伝送し、データ伝送を停止する。
【００２８】
バースト停止プログラム期間中、ＩＤＥコントローラー１２（図１）は、プレーンテキスト（plain text）データ中から計算されるＣＲＣ値を、ＩＤＥコントローラー３０（図１）に伝送し、データバーストの末期毎にエラーチェックを実行する。暗号インターフェース１０のＩＤＥコントローラー３２（図１）は、暗号テキストデータ中から計算されるＣＲＣ値を、データ保存装置１８に伝送し、データバーストの末期毎にエラーチェックを実行する。伝送された暗号テキストのＣＲＣ（巡回冗長検査）値がエラーである場合、データ伝送を停止した後、データ保存装置１８は、ＣＲＣエラー状態ビットにより、問題を主装置１６に報告し、暗号インターフェース１０から特別な動作を採取しない。
【００２９】
伝送されたプレーンテキストのＣＲＣがエラーの場合、暗号インターフェース１０はＣＲＣエラーをデータ保存装置１８に伝送し、最後のデータバースト停止プログラム期間で、所定のエラーＣＲＣ値をデータ保存装置１８に伝送することにより、データ保存装置１８にＣＲＣエラーを告知する。最後のデータバースト停止プログラムは、図２の工程６０で示される。
【００３０】
図２の工程６２で示されるように、データ伝送が完成時に、データ保存装置１８は、対応するＡＴＡ情報を主装置１６に伝送して、主装置１６にデータ伝送の完了を告知する。
【００３１】
図３は、ＵＤＭＡ／マルチワードＤＭＡデータインプット伝送（転移）を示す図である。一例中、ＵＤＭＡ／マルチワードＤＭＡデータインプット伝送は、データ保存装置１８から主装置１６のＵＤＭＡ／マルチワードＤＭＡデータ伝送として定義される。もう一つの例中、ＵＤＭＡ／マルチワードＤＭＡデータインプット伝送は、主装置１６からデータ保存装置１８のＵＤＭＡ／マルチワードＤＭＡデータ伝送として定義される。
【００３２】
工程７０で示されるように、暗号インターフェース１０は、データ伝送モード、データ伝送の大きさ、及び、類似事項などの必要なＩＤＥ／ＡＴＡデータ伝送パラメータを取得して、これらのパラメータに従って、主装置１６とデータ保存装置１８間のＵＤＭＡ／マルチワードＤＭＡデータ伝送を準備する。暗号インターフェース１０は、データ保存装置１８により、バースト初期化プログラムを実行し、データ伝送を起動すると共に、エンコードデータを引導し、小（小容量）インプットデータバッファ２６（図１で示される）を経由して、暗号エンジン２４（図１で示される）に送られ、デコードする。入ってきたデータはデコードされると共に、小アウトプットデータバッファ２８（図１で示される）に伝送された後、暗号インターフェース１０は、主装置１６により、バースト初期化プログラムを実行し、デコードされたデータを、主装置１６に伝送し、図３の工程７２で概要が示される。
【００３３】
データバーストの伝送期間、データ保存装置１８、或いは、主装置１６が、データフロー制御問題で、データ伝送を一時停止する必要があり、暗号インターフェース１０は、ただちに、主装置１６とデータ保存装置１８間の対応するデータ伝送一時停止命令／応答信号を伝送し、データ伝送を一時停止し、図３の工程７８で示される。これにより、ＵＤＭＡ／マルチワードＤＭＡデータインプット伝送の期間、暗号インターフェース１０は、まったくデータフロー制御に影響しない。暗号インターフェース１０は、それぞれ、ＩＤＥコントローラー３２（図１）、及び、暗号エンジン２４（図１）を経由して、ＵＤＭＡ／マルチワードＤＭＡデータインプット伝送の期間、伝送データフロー制御信号に介入して、データデコードを実行する。
【００３４】
データ保存装置１８、或いは、主装置１６が、伝送中のデータバースト停止が必要な場合、暗号インターフェース１０は、ただちに、主装置１６とデータ保存装置１８間の対応するデータ伝送停止命令／応答信号を伝送し、データ伝送を停止し、図３の工程７４で概要が示される。
【００３５】
工程８０において、まず、データ保存装置１８と最後のバースト停止プログラムを実行する。暗号エンジン２４は、最後に残ったデータデコードを実行すると共に、残りのデータを小アウトプットデータバッファ２８に伝送する。暗号インターフェース１０は、主装置１６により、バースト停止プログラムを実行する。ＣＲＣエラーがデータ伝送のデータ保存装置１８側で生じた場合、データ転移停止の後、データ保存装置１８は、ただちに、ＣＲＣエラー状態ビットにより、このエラーを主装置１６に報告するので、暗号インターフェース１０は、特別な動作を採取しない。
【００３６】
ＣＲＣエラーがデータ伝送の主装置１６側で生じた場合、データ保存装置側のデータ伝送が既に停止しているので、暗号インターフェース１０は、このエラーをデータ保存装置１８に伝送しない。これは、工程８２で概要が示される。この問題を解決するため、暗号インターフェース１０は、ＣＲＣエラー状態ビットを正常状態「ＴＲＵＥ」にすることにより、ＡＴＡ情報を修正して、主装置１６に告知し、よって、データ保存装置１８から検出されたＣＲＣエラーについては、主装置１６が正確な動作を採取して、データを新たに伝送する。
【００３７】
図４は、主装置１６からデータ保存装置１８のＰＩＯ（Programmed Input/Output）データアウトプット伝送を示す図である。ＰＩＯモード中、データ伝送は、主装置（例えば、マイクロプロセッサ）により起動、実行される。データフロー制御は、データの読み取りのストロボ（ｓｔｒｏｂｅ）を含み、ＣＰＵ、或いは、ＡＴＡインターフェースカードにより、データ保存装置に伝送される。一例中、ＰＩＯデータアウトプット伝送は主装置１６からデータ保存装置１８のＰＩＯデータ伝送として定義される。もう一つの例中、ＰＩＯデータアウトプット伝送は、データ保存装置１８から主装置１６のＰＩＯデータ伝送として定義される。
【００３８】
開始時、暗号インターフェース１０は、データ伝送モード、データ伝送の大きさ、及び、類似事項などの必要なＩＤＥ／ＡＴＡデータ伝送パラメータを読み取って、これらのパラメータに従って、主装置１６とデータ保存装置１８間のＰＩＯデータアウトプット伝送を準備し、図４の工程１００で概要が示される。主装置１６は、書き込みトリガーを生成し、データを暗号インターフェース１０に伝送する。暗号インターフェース１０は送られて来たデータを引導し、小インプットデータバッファ２６（図１で示される）を経由して、暗号エンジン２４（図１で示される）に送られて、エンコードされる。暗号インターフェース１０のＩＤＥコントローラー３０（図１）は、ＩＤＥコントローラー３２（図１）を経由して、送られたデータがエンコードされるまで、データ保存装置１８のＩＤＥコントローラー１４（図１）のこれらの書き込みトリガーの遅延伝送がなされ、データ保存装置１８に伝送する準備し、図４の工程１０２で示される。
【００３９】
図４の工程１０４で示されるように、エンコードデータがデーや保存装置１８に伝送される準備が整った時、データ伝送の残りの持続時間、暗号インターフェース１０のＩＤＥコントローラー３０（図１）は、書き込みトリガーを、直接、データ保存装置１８のＩＤＥコントローラー１４（図１）に伝送する。主装置１６側のデータ伝送完了後、暗号インターフェース１０は、ただちに、書き込みトリガーを生成すると共に、同様に、データ保存装置１８側のデータ伝送を完成し、図４の工程１０６中で示される。
【００４０】
図５は、データ保存装置１８から主装置１６のＰＩＯデータインプット伝送を示す図である。一例中、  ＰＩＯデータインプット伝送はデータ保存装置１８から主装置１６のＰＩＯデータ伝送として定義される。もう一つの例中、ＰＩＯデータインプット伝送は、主装置１６からデータ保存装置１８のＰＩＯデータ伝送として定義される。
【００４１】
開始時、暗号インターフェース１０は、データ伝送モード、データ伝送の大きさ、及び、類似事項などの必要なＩＤＥ／ＡＴＡデータ伝送パラメータを読み取って、これらのパラメータに従って、主装置１６とデータ保存装置１８間のＰＩＯデータインプット伝送を準備する。図５の工程１１０で概要が示される。暗号インターフェース１０は、ＩＤＥコントローラー３２（図１）に用いられる読み取りトリガーを生成し、データ保存装置１８からデータの取得を開始する。データ保存装置１８は、エンコードデータを、小インプットデータバッファ２６（図１で示される）を経由して、暗号インターフェース１０の暗号エンジン２４に伝送し、デコードにより応答する。暗号インターフェース１０は、デコードデータが、小アウトプットデータバッファ２８（図１で示される）を経由して、主装置１６に伝送されるまで、読み取りトリガーの生成を継続し、図５の工程１１２で示される。
【００４２】
図５の工程１１４で示されるように、主装置１６は読み取りトリガーを生成して、暗号インターフェース１０からのデコードデータを取得する。データ伝送の残りの持続期間、主装置が生成する読み取りトリガーは、ＩＤＥコントローラー３０（図１）、ＩＤＥコントローラー３２、及び、ＩＤＥコントローラー１４（図１）を経由して、直接、データ保存装置１８に伝送される。
【００４３】
図５の工程１１６で示されるように、データ保存装置側のデータ伝送完了後、暗号インターフェース１０のＩＤＥコントローラー３０は、主装置側の読み取りトリガーの伝送を停止し、主装置１６は、継続して、暗号インターフェース１０中から、送られてきた残りのデコードデータを読み取る。
【００４４】
ＰＩＯデータインプット、及び、データアウトプットの、暗号インターフェース１０の二つの側におけるデータの相対速度は、実質上相同で、これにより、暗号インターフェース１０の各側のトリガー周期の問題を回避し、公知の暗号インターフェース１０のデータフロー制御のサポートが必要な問題を解決する。
【００４５】
ＰＩＯデータ伝送の開始、及び、最終部分は、データ伝送のこれらの非常に短い部分がデータトリガーを伝送していなくても、データフロー制御の問題がない。原因の一つは、これらのデータ伝送部分が非常に短いからである。もう一つは、主装置１６と暗号インターフェース１０の間の独自のデータ伝送はデータフロー制御を必要としないからである。暗号インターフェース１０とデータ保存装置１８間の独自のデータ伝送も、データフロー制御が必要ない。一般に、暗号インターフェース１０の二つの側が伝送するデータ数量に問題があるとき、暗号インターフェース１０のデータフロー制御が必要であるが、これらの非常に短い開始／（及び又は）最終データ伝送部分は、主装置側、或いは、データ保存装置側だけに発生するので、通常、暗号インターフェース１０のデータフロー制御は必要ない。
【００４６】
図６は、図１の即時データエンコード／デコードシステム８の一実施例を示す図である。注意すべきことは、小アウトプットデータバッファ２８の検出がフル状態になった後、暗号インターフェース１０の暗号エンジン２４は、ただちに、データのエンコード／デコードを停止することである。特に、全パイプライン暗号ステージ（Ｐｉｐｅｌｉｎｅ  Ｃｉｐｈｅｒｉｎｇ  ｓｔａｇｅｓ）がデータ処理をただちに停止し、小インプットデータバッファ２６からのデータを受け付けない。暗号ステージ中のいかなるデータも、後のステージに伝送されない。全暗号作業は、暗号エンジン２４が、小アウトプットデータバッファ２８がフルでないことを検出するまで、すなわち空きができるまで、「凍結」になる。この時、暗号エンジン２４は、データ処理を回復させると共に、各パイプライン暗号ステージは、停止から作動になる。本技術を熟知する者なら分かるように、この暗号組成は回路を簡潔にし、データ処理が簡潔になることにより、製造コストを抑制することができる。
【００４７】
図７は、ＩＤＥ／ＡＴＡデータ伝送の期間、即時データエンコード／デコード方法のフローチャートを示す図である。図７の工程１４０中、ＡＴＡ情報は、暗号インターフェース１０（図１）を経由し、主装置１６とデータ保存装置１８の間で交換を実行する。暗号インターフェース１０は、必要なＡＴＡパラメータを取得し、送られてきたデータ、処理するデータ、及び、処理したデータを受信して、それぞれ、データ保存装置１８、或いは、主装置１６に伝送する。一例中、データ処理はデータエンコードと称され、もう一つの例中、データ処理はデータデコードと称される。
【００４８】
工程１４２中、暗号インターフェース１０は、それぞれ、主装置１６、或いは、データ保存装置１８中、データフロー制御信号を受信する。工程１４４中、暗号インターフェース１０は、全データが処理されたかどうかを判断する。全データが既に処理を実行していた場合、主装置１６は、ＩＤＥコントローラー１２（図１）、ＩＤＥコントローラー３０（図１）、及び、ＩＤＥコントローラー３２（図１）を経由して、データ保存装置１８の状態を検査、或いは、読み取る（図７の工程１４６で示される）と共に、データ伝送を停止する。もし、全データが未処理の場合、暗号インターフェース１０は、データが主装置１６とデータ保存装置１８間で伝送されているかどうかを判断し、図７の工程１４８で示されている。
【００４９】
工程１５０において、データが伝送中の場合、暗号インターフェース１０は、ただちに、受信したデータフロー制御信号を、主装置１６からデータ保存装置１８に伝送し、反対も同じである。工程１５２中、データが未伝送の場合、暗号インターフェース１０は受信したデータフロー制御信号の伝送、及び、新たな生成を遅延させる。即時データエンコード／デコード周期は継続し、矢印１５４で示される。
【００５０】
図８は、ＵＤＭＡ／マルチワードＤＭＡデータ伝送の期間、即時データエンコード／デコード方法のフローチャートを示す図である。工程１６０中、ＡＴＡ情報は、暗号インターフェース１０を経由し、主装置１６とデータ保存装置１８の間で交換を実行する。暗号インターフェース１０は、必要なＡＴＡパラメータを取得し、主装置１６（図１）、及び、データ保存装置１８（図１）により、データバーストを起動し、送られてきたデータ、処理するデータ、及び、処理したデータを受信し、それぞれ、データ保存装置１８、或いは、主装置１６に伝送する。一例中、データ処理はデータエンコードと称され、もう一つの例中、データ処理はデータデコードと称される。
【００５１】
工程１６２において、暗号インターフェース１０は、それぞれ、主装置１６、或いは、データ保存装置１８中、データフロー制御信号を受信する。工程１６４中、暗号インターフェース１０は、それぞれ、主装置１６、或いは、データ保存装置１８中から、停止制御信号を受信したかどうかを判断する。もし、停止制御信号を受信していた場合、暗号インターフェース１０は、データ伝送が完了したかどうかを判断し、工程１６８で示される。もし、データ伝送が完了していた場合、暗号インターフェース１０は、それぞれ、主装置１６、或いは、データ保存装置１８により、データバースト停止プログラムを実行し、工程１７０で示される。
【００５２】
工程１７２中、ＵＤＭＡ／マルチワードＤＭＡデータアウトプット伝送の情況中、暗号インターフェース１０は、ＡＴＡ情報を、データ保存装置１８から主装置１６に伝送すると共に、データ伝送を停止する。ＵＤＭＡ／マルチワードＤＭＡデータインプット伝送の情況中、暗号インターフェース１０は、修正されたＡＴＡ情報を、データ保存装置１８から主装置１６に伝送すると共に、データ伝送を停止する。
【００５３】
停止制御信号を未受信の場合、暗号インターフェース１０は、ただちに、受信したデータフロー制御信号を、それぞれ、主装置１６からデータ保存装置１８、或いは、データ保存装置１８から主装置１６に伝送し、図８の工程１６８で示されている。同様に、データ伝送が未完成の場合、暗号インターフェース１０は、ただちに、受信したデータフロー制御信号を、それぞれ、主装置１６からデータ保存装置１８、或いは、データ保存装置１８から主装置１６に伝送し、図８の工程１６８で示されている。即時データエンコード／デコード周期は継続し、矢印１７４で示される。
【００５４】
図９は、ＰＩＯデータ伝送期間、即時データエンコード／デコードの方法を示すフローチャートである。工程１８０中、ＡＴＡ情報は、暗号インターフェース１０（図１）を経由し、主装置１６とデータ保存装置１８の間で交換を実行する。暗号インターフェース１０は、必要なＡＴＡパラメータを取得する。
【００５５】
工程１８２中、暗号インターフェース１０は、送られてきた初期データを受信すると共に、それを処理する。ＰＩＯデータアウトプット伝送の情況中、暗号インターフェース１０は、主装置が生成する書き込みトリガーの伝送を遅延する。ＰＩＯデータインプット伝送の情況中、暗号インターフェース１０は読み取りトリガーを生成する。
【００５６】
工程１８４中、暗号インターフェース１０は、送られてきたデータを受信すると共に、それを処理する。更に、ＰＩＯデータアウトプット伝送の情況中、暗号インターフェース１０は、主装置が生成する書き込みトリガーを、主装置１６からデータ保存装置１８に伝送する。ＰＩＯデータインプット伝送の情況中、暗号インターフェース１０は主装置が生成した読み取りトリガーを、主装置１６からデータ保存装置１８に伝送する。
【００５７】
工程１８６中、暗号インターフェース１０はデータ伝送が完了したかどうかを判断する。データ伝送が未完了の場合、即時データエンコード／デコード周期は継続し、矢印１９０で示される。データ伝送が既に完了の場合、ＰＩＯデータアウトプット伝送の情況中、暗号インターフェース１０は、工程１８８で示されるように、書き込みトリガーを生成し、相同の事情を、図４の工程１０６と合わせて、保存装置側のデータ伝送に付加し、データ伝送プログラムを停止する。図９の工程１８８中で示されるように、ＰＩＯデータインプット伝送の情況中、暗号インターフェース１０は、主装置が生成する読み取りトリガーを伝送せず、データ伝送プログラムを停止する。
【００５８】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の設計変更を加えることができることは勿論である。
【図面の簡単な説明】
【００５９】
【図１】ＩＤＥ／ＡＴＡデータ伝送に用いられる即時データエンコード／デコードシステム８を示す図である。
【図２】ＵＤＭＡ／マルチワードＤＭＡのデータアウトプット伝送を示す図である。
【図３】ＵＤＭＡ／マルチワードＤＭＡのデータインプット伝送を示す図である。
【図４】ＰＩＯデータアウトプット伝送を示す図である。
【図５】ＰＩＯデータインプット伝送を示す図である。
【図６】図１の即時データエンコード／デコードシステムの一実施例を示す図である。
【図７】ＩＤＥ／ＡＴＡデータ伝送の期間、即時データエンコード／デコード方法のフローチャートを示す図である。
【図８】ＵＤＭＡ／マルチワードＤＭＡデータ伝送の期間、即時データエンコード／デコード方法のフローチャートを示す図である。
【図９】ＰＩＯデータ伝送期間、即時データエンコード／デコードの方法を示すフローチャートである。
【符号の説明】
【００６０】
８…即時データエンコード／デコードシステム
１０…暗号インターフェース
１２、１４…ＩＤＥコントローラー
１６…主装置
１８…データ保存装置
２０、２２…大データバッファ
２４…暗号エンジン
２６…小インプットデータバッファ
２８…小アウトプットデータバッファ
３０…主装置側のＩＤＥコントローラー
３２…データ保存装置側のＩＤＥコントローラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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