(57)【要約】【課題】良否判定回路をＴＥＧ部に実装することができない現在のウェハデザインであっても、良否判定を可能にする。【解決手段】メモリＢＩＳＴ回路２１と、メモリＢＩＳＴ回路により検査されるＲＡＭブロック２２と、メモリＢＩＳＴ回路による検査結果をモニタするプローブバッド２４ａと、外部から供給される検査モード設定信号、クロック信号、リセット信号の組み合わせによりメモリＢＩＳＴ回路をメモリＢＩＳＴまたはプリプローブ検査として用いるように切り替えるセレクタ２０とを備える半導体集積回路を複数備えるウェハに対して、プローブ検査とプリプローブ検査とを同時に実施する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
ＢＩＳＴ回路と、前記ＢＩＳＴ回路により検査される被検査回路と、前記ＢＩＳＴ回路による検査結果をモニタする出力端子と、外部から供給される検査モード設定信号、クロック信号、リセット信号の組み合わせにより前記ＢＩＳＴ回路をＢＩＳＴまたはプリプローブ検査として用いるように切り替えるセレクタとを備える半導体集積回路。
【請求項２】
ウェハ上に配列された複数の半導体集積回路に対して順次プローブ検査を実施する半導体集積回路の検査方法であって、任意の半導体集積回路に対するプローブ検査と、前記プローブ検査対象の半導体集積回路よりも検査方向に先行する半導体集積回路に対するプリプローブ検査とを同時に実施する半導体集積回路の検査方法。
【請求項３】
ウェハ上に配列された複数の半導体集積回路に対して順次プローブ検査を実施する半導体集積回路の検査方法であって、任意の半導体集積回路に対するプローブ検査と、前記プローブ検査対象の半導体集積回路よりも検査方向に先行する複数の半導体集積回路に対するプリプローブ検査とを同時に実施する半導体集積回路の検査方法。
【請求項４】
前記プリプローブ検査で不良判定した半導体集積回路に対するプローブ検査をスキップする請求項２または３記載の半導体集積回路の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路および半導体集積回路の検査方法に関し、特に、半導体集積回路の製品生産におけるテスト技術に関する。
【０００２】
【従来の技術】
半導体集積回路の製造において、トランジスタ特性および回路特性をウェハ形態の段階で先ずは検査を実施している。従来のシリコンウェハの検査工程では、ウェハ上のＴＥＧ（Ｔｅｓｔ−Ｅｌｅｍｅｎｔａｒｙ−Ｇｒｏｕｐ）部にテスト機能を追加し、電源端子と期待値判定回路を実装し、ウェハ検査時に半導体集積回路の良否を判定している。ＴＥＧ部に判定回路を実装する事により、プローブ検査の省略と解析の簡略化が可能となっている（特許文献１参照。）。
【０００３】
以下、従来の半導体集積回路および半導体集積回路の検査方法について説明する。図８は従来の半導体集積回路の生産工程のフローチャートであり、１はトランジスタをウェハ内に形成し配線を行う前工程、２は前工程１で製造されたウェハのＴＥＧ部のトランジスタ特性、拡散層抵抗、スルーホール抵抗を検査するウェア検査、３はウェハ検査２の次の検査工程として多ピン用の論理テスタによってアドレス指定を行い、ソフトウェアによってメモリ部やロジック部を検査するプローブ検査、４はＴＥＧ部チップを切断して半導体集積回路をパッケージに格納する組立、５は組立４の後のパッケージ品にバイアス電圧をかけるスクリーニング、６はスクリーニング５の後に実施する全数電気的検査、７は全数電気的検査６で合格した製品の出荷である。
【０００４】
図９はウェハ外観図でありプローブ検査の実施状態を示す。１０は前工程によって製造されたシリコンウェハ、１１はシリコンウェハ１０上に形成された半導体集積回路のチップ、１２はチップ１１を組立前に切断分離する位置を示すスクライブライン、１３はチップ１１上の端子パッドに接触してプローブ検査を行うためのプローブ、１４はプローブ１３をチップ１１の端子パッド位置に合わせて位置を固定するためのプローブガイド、１５はプローブ１３によって検査実施中のプローブ検査中チップ、１６はプローブ検査中チップ１５の検査経路である。
【０００５】
上記構成において、複数のチップ１１の内、任意のチップがＴＥＧ部としてＴＥＧ部専用チップとして構成されており、ウェハ検査ではＴＥＧ部専用チップを検査する。さらに、特許文献１記載の技術では、ＴＥＧ部内に良否の判定回路を設けることにより、プローブ検査を省略し、検査工程を簡略化している。
【０００６】
【特許文献１】
特開平６−３３１７０８号公報（第２−５頁、図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、製造プロセスの微細化に伴い、従来技術のようにチップ生成領域に専用で構成していたＴＥＧ部専用のチップが無くなり、現在ではＴＥＧ部をスクライブライン上に構成している。このため、良否判定回路をＴＥＧ部に実装することができない。
【０００８】
本発明は上記事情に鑑みてなされたもので、良否判定回路をＴＥＧ部に実装することができない現在のウェハデザインであっても、良否判定が可能な半導体集積回路および半導体集積回路の検査方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路は、ＢＩＳＴ回路と、前記ＢＩＳＴ回路により検査される被検査回路と、前記ＢＩＳＴ回路による検査結果をモニタする出力端子と、外部から供給される検査モード設定信号、クロック信号、リセット信号の組み合わせにより前記ＢＩＳＴ回路をＢＩＳＴまたはプリプローブ検査として用いるように切り替えるセレクタとを備える。
【００１０】
上記構成によれば、既存のＢＩＳＴ回路の良否判定回路を利用したプリプローブ検査を可能にしているため、プローブ検査に先行するプリプローブ検査で良否判定を実施させることで、良否判定回路をＴＥＧ部に実装することができない現在のウェハデザインであっても、コスト増加を抑えながら良否判定を行うことができる。
【００１１】
本発明の半導体集積回路の検査方法は、ウェハ上に配列された複数の半導体集積回路に対して順次プローブ検査を実施する半導体集積回路の検査方法であって、任意の半導体集積回路に対するプローブ検査と、前記プローブ検査対象の半導体集積回路よりも検査方向に先行する半導体集積回路に対するプリプローブ検査とを同時に実施する。また、ウェハ上に配列された複数の半導体集積回路に対して順次プローブ検査を実施する半導体集積回路の検査方法であって、任意の半導体集積回路に対するプローブ検査と、前記プローブ検査対象の半導体集積回路よりも検査方向に先行する複数の半導体集積回路に対するプリプローブ検査とを同時に実施する。
【００１２】
上記構成によれば、プローブ検査に先行するプリプローブ検査をプローブ検査を同時に実施することで、良否判定をプリプローブ検査で実施させる場合でも、検査時間を増加させることがない。
【００１３】
さらに、本発明の半導体集積回路の検査方法は、前記プリプローブ検査で不良判定した半導体集積回路に対するプローブ検査をスキップする。
【００１４】
上記構成によれば、プローブ検査に先行して実施したプリプローブ検査で不良判定した半導体集積回路のプローブ検査をスキップすることで、プローブ検査の総時間を削減することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
図１は一実施形態における半導体集積回路の生産工程を示すフローチャートである。図１において、１は前工程、２はウェハ検査、３はプローブ検査、４は組立、５はスクリーニング、６は全数電気的検査、７は出荷であり、図８に示す従来の半導体集積回路の生産工程と同じである。また、１０３はプローブ検査３と同時に実施するプリプローブ検査、１０４はプリプローブ検査の判定、１０５は不良チップに対するプローブ検査を省略して出荷を停止する処理である。
【００１６】
図２は実施形態１のウェハ外観図でありプローブ検査およびプリプローブ検査の実施状態を示す。１０は前工程によって製造されたシリコンウェハ、１１はシリコンウェハ１０上に形成された半導体集積回路のチップ、１２はチップ１１を組立前に切断分離する位置を示すスクライブライン、１３はチップ１１上の端子パッドに接触してプローブ検査を行うためのプローブ、１４はプローブ１３をチップ１１の端子パッド位置に合わせて位置を固定するためのプローブガイド、１５はプローブ１３によって検査実施中のプローブ検査中チップ、１６はプローブ検査中チップ１５の検査経路であり、図９に示した構成と同一である。
【００１７】
１１３ａはプリプローブ検査用プローブであり、プローブ１３と同様にプローブガイド１４によりプロービング位置を固定したプローブで、プローブ検査中チップ１５（図２の“（ｎ）チップ”）ではなく、検査経路１６の検査進行方向の隣接チップ（図２の“（ｎ＋１）チップ”）の検査用パッドにプロービングする。プローブ検査経路１６のプローブ検査中にチップ１５の検査が“（ｎ−１）→（ｎ）→（ｎ＋１）”と進行する時に、プリプローブ検査用プローブ１１３ａは“（ｎ）→（ｎ＋１）→（ｎ＋２）”を同時にプリプローブする。
【００１８】
図３は実施形態２のウェハ外観図でありプローブ検査およびプリプローブ検査の実施状態を示す。なお、プリプローブ検査用プローブ１１３ａは図２に示した実施形態１の構成と同じである。１１３ｂはプリプローブ検査用プローブであり、プローブガイド１４によりプローブ位置を固定したプローブであるが、プローブ検査中チップ１５に対してプリプローブ検査用プローブ１１３ａとは反対側に設けられている。プリプローブ検査用プローブ１１３ｂはプローブ検査中チップ１５に隣接するチップ（図３の“（ｎ−１）チップ”）の検査用パッドに、プローブ検査中チップ１５のプロービングと同時にプロービングする。
【００１９】
本実施形態では、プローブ検査経路１６の検査進行方向が左右反転（図３のシリコンウェハ１０のオリエンテーションフラットを下側にして）した場合、プリプローブ検査用プローブ１１３ｂがプローブ検査中チップ１５に対して、先行して検査を実施する。プローブ検査経路１６のプローブ検査中チップ１５の検査が“（ｎ−１）→（ｎ）→（ｎ＋１）”と進行する時に、プリプローブ検査用プローブ１１３ａは“（ｎ）→（ｎ＋１）→（ｎ＋２）”を同時にプリプローブする。
【００２０】
一方、進行方向が左右反転して、プローブ検査経路１６のプローブ検査中チップ１５の検査が“（ｎ＋３）→（ｎ＋４）→（ｎ＋５）”と進行する時に、プリプローブ検査用プローブ１１３ｂは“（ｎ＋４）→（ｎ＋５）→（ｎ＋６）”を同時にプリプローブする。例えば、図３の“（ｎ＋４）チップ”がプローブ検査中の場合、図３の“（ｎ＋５）チップ”がプリプローブ対象チップとなる。
【００２１】
図４は実施形態３のウェハ外観図でありプローブ検査およびプリプローブ検査の実施状態を示す。プリプローブ検査用プローブ１１３ａは図２に示した実施形態１の構成と同じである。１１３ｃはプリプローブ検査用プローブであり、プローブガイド１４によりプローブ位置を固定したプローブである。プリプローブ検査用プローブ１１３ｃはプリプローブ検査用プローブ１１３ａがプリプロービングしている“（ｎ＋１）チップ”の下の隣接チップ（“（ｎ＋４）チップ”）の検査用パッドに、プローブ検査中チップ１５のプロービングと同時に、プロービングする。
【００２２】
本実施形態では、プローブ検査経路１６のプローブ検査中チップ１５の検査が“（ｎ−１）→（ｎ）→（ｎ＋１）”と進行する時に、プリプローブ検査用プローブ１１３ａは“（ｎ）→（ｎ＋１）→（ｎ＋２）”を同時にプリプローブし、プリプローブ検査用プローブ１１３ｂは“（ｎ＋５）→（ｎ＋４）→（ｎ＋３）”も同時にプリプローブする。
【００２３】
図４に示すように、プローブ検査が右方向へ進行する時に、進行方向隣接チップ（（ｎ）チップに対する（ｎ＋１）チップ）のみでなく、進行方向反転しプローブ検査が左方向への進行する時にプローブ検査する予定チップのプリプローブを先行で同時に行い、結果を予め一時記憶装置に記憶し、左方向へのプローブ検査進行時には予め記憶されているプリプローブ不良判定結果を元に、プローブ検査スキップ処理を実施する。図４の構成例では、プリプローブする場合、左方向へプローブ検査が進行する時にはプリプローブ検査をプローブ検査時には実施しない。
【００２４】
図５は実施形態４におけるメモリＢＩＳＴ回路を用いたプリプローブ検査回路を示すブロック図である。２０はメモリＢＩＳＴとプリプローブ検査とを外部端子から入力されるモード設定、クロック、リセットの組み合わせにより切り替えるセレクタ、２１はセレクタ２０により制御されるメモリＢＩＳＴ回路、２２はメモリＢＩＳＴ選択時にメモリＢＩＳＴ回路２１から制御信号が供給されるＲＡＭブロック、２３はＲＡＭブロック２２とＣＰＵのアドレス／データ入出力インタフェースとなるバスコントローラである。バスコントローラ２３を介してＲＡＭブック２２は半導体集積回路上で通常のメモリＢＩＳＴ動作時にＣＰＵとデータのリード／ライトを行う。２４ａはメモリＢＩＳＴ回路２１のテスト判定結果を出力するメモリＢＩＳＴ結果出力プローブパッドである。
【００２５】
本実施形態によれば、メモリＢＩＳＴ回路をメモリＢＩＳＴとプリプローブ検査とで共用し、外部端子から入力されるモード設定、クロック、リセットの組み合わせによりメモリＢＩＳＴまたはプリプローブ検査を選択して実施させことができる。
【００２６】
図６は実施形態５におけるロジックＢＩＳＴ回路を用いたプリプローブ検査回路を示すブロック図である。２５はロジックＢＩＳＴとプリプローブ検査とを外部端子から入力されるモード設定、クロック、リセットの組み合わせにより切り替えるセレクタ、２６はセレクタ２５により制御されるロジックＢＩＳＴ回路、２７はロジックＢＩＳＴ選択時にロジックＢＩＳＴ回路２６から制御信号が供給されるランダムロジックであり、半導体集積回路上で通常のロジックＢＩＳＴ動作時に信号入出力を行う。２４ｂはロジックＢＩＳＴ回路２６のテスト判定結果を出力するロジックＢＩＳＴ結果出力プローブパッドである。
【００２７】
本実施形態によれば、ロジックＢＩＳＴ回路をロジックＢＩＳＴとプリプローブ検査とで共用し、外部端子から入力されるモード設定、クロック、リセットの組み合わせによりロジックＢＩＳＴまたはプリプローブ検査を選択して実施させることができる。
【００２８】
図７は実施形態５におけるプリプローブ検査回路を示すブロック図であり、ストップリーク電流測定機能を有する。３０は半導体集積回路、３１は外部端子から入力されるモード設定、クロック、リセットの組み合わせにより半導体集積回路３０をストップリーク測定状態に設定するストップリーク測定状態設定、３２はストップリーク測定状態設定回路３１により制御されるランダムロジックである。半導体集積回路３０はランダムロジック３２およびメモリ３３を備え、いずれも制御対象であるが、いずれか一方のみを制御対象としてもよい。３３はストップリーク測定状態設定回路３１により制御されるメモリ３３、３４は半導体集積回路３０の電源供給パッド、３５は電源供給パッド３４に流れる電流値を測定する電流測定器である。
【００２９】
上記構成において、ストップリーク測定状態設定回路３１により半導体集積回路３０をストップ状態にした後、電流測定器３５の電流値をプリプローブ検査で測定し、半導体集積回路の良否判定をプローブ検査前に実施する。
【００３０】
【発明の効果】
本発明によれば、既存のＢＩＳＴ回路の良否判定回路を利用したプリプローブ検査を可能にしているため、プローブ検査に先行するプリプローブ検査で良否判定を実施させることで、良否判定回路をＴＥＧ部に実装することができない現在のウェハデザインであっても、コスト増加を抑えながら良否判定を行うことができる。
【００３１】
また、プローブ検査に先行するプリプローブ検査をプローブ検査を同時に実施することで、良否判定をプリプローブ検査で実施させる場合でも、検査時間を増加させることがない。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の生産工程を示すフローチャート
【図２】本発明のプローブ検査およびプリプローブ検査時のウェハ概観図
【図３】本発明のプローブ検査およびプリプローブ検査時のウェハ概観図
【図４】本発明のプローブ検査およびプリプローブ検査時のウェハ概観図
【図５】本発明のメモリＢＩＳＴ回路を用いたプリプローブ検査用のブロック構成図
【図６】本発明のロジックＢＩＳＴ回路を用いたプリプローブ検査用ブロック構成図
【図７】ストップリーク電流測定機能を有するプリプローブ検査回路を示すブロック図
【図８】従来の半導体集積回路の生産工程を示すフローチャート
【図９】従来のプローブ検査時のウェハ概観図
【符号の説明】
１０  ウェハ
１１  チップ
１３  プローブ
１４  プローブガイド
１５  プローブ検査中チップ
１６  プローブ検査経路
２０  セレクタ
２１  メモリＢＩＳＴ回路
２４ａ  メモリＢＩＳＴ結果出力プローブパッド
２４ｂ  ロジックＢＩＳＴ結果出力プローブパッド
２５  セレクタ
２６  ロジックＢＩＳＴ回路
２７  ランダムロジック
３０  半導体集積回路
３１  ストップリーク測定状態設定回路
３４  電源供給パッド
３５  電流測定器
１１３ａ、１１３ｂ、１１３ｃ  プリプローブ検査用プローブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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