(57)【要約】【課題】実装基板にダイオードを接続したときに接着部材の影響で発生する寄生容量増加を防止する。【解決手段】本発明のダイオードは、第１導電型の第１半導体領域となる半導体基板の主表面から、高不純物濃度の第１導電型の第３半導体領域と第２導電型の第２半導体領域とを選択的に第１半導体領域内部に延在し、第３半導体領域に接続したカソード側第１電極もしくはこれと等電位の電極を、パッシベーション膜を介して、主表面に露出した第１半導体領域と第２半導体領域とが接するｐｎ接合端部の上に配置した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域となる半導体基板の一方の主表面から高不純物濃度の第２導電型の第２半導体領域と第１導電型の第３半導体領域とが前記第１半導体領域内部に形成され、前記一方の主表面の第２半導体領域と第３半導体領域とにそれぞれ接続されたアノード側第１電極とカソード側第１電極とを備えたダイオードにおいて、
前記一方の主表面に露出した前記第１半導体領域と第２半導体領域とが接しているｐｎ接合端部の上に、第１のパッシベーション膜を介して前記カソード側第１電極もしくは前記カソード側第１電極と等電位の電極が延在していることを特徴とするダイオード。
【請求項２】
請求項１において、前記アノード側第１電極と前記カソード側第１電極のいずれかに、アンダーバンプ電極を介してバンプ電極が積層されていることを特徴とするダイオード。
【請求項３】
請求項１において、前記第１半導体領域と第３半導体領域とが、該第１半導体領域より高い濃度の第１導電型の不純物を含む第４半導体領域に接していることを特徴とするダイオード。
【請求項４】
請求項１において、前記第１半導体領域と前記第２半導体領域との間に前記第１半導体領域より高い濃度の第１導電型の不純物を含む第５半導体領域が配置されていることを特徴とするダイオード。
【請求項５】
請求項４において、前記第２半導体領域と第５半導体領域とが接触して配置されていることを特徴とするダイオード。
【請求項６】
請求項１において、前記アノード側第１電極と、前記カソード側第１電極もしくはこれと等電位の電極上に第２のパッシベーション膜が配置されていることを特徴とするダイオード。
【請求項７】
請求項６において、前記第２のパッシベーション膜の上に第３のパッシベーション膜が配置されていることを特徴とするダイオード。
【請求項８】
第１導電型の第１半導体領域となる半導体基板の一方の主表面から高不純物濃度の第２導電型の第２半導体領域と第１導電型の第３半導体領域とが前記第１半導体領域内部に形成され、前記一方の主表面の第２半導体領域と第３半導体領域とにそれぞれ接続されたアノード側第１電極とカソード側第１電極とを備えたダイオードにおいて、
前記一方の主表面に露出した前記第１半導体領域と第２半導体領域とが接しているｐｎ接合端部の上に、第１のパッシベーション膜を介して前記カソード側第１電極もしくは前記カソード側第１電極と等電位の電極が延在し、
前記アノード側第１電極と、前記カソード側第１電極もしくはこれと等電位の電極上に第２のパッシベーション膜が配置され、該第２のパッシベーション膜の上に第３のパッシベーション膜が配置されていて、
該第３のパッシベーション膜が前記半導体基板の側面部に露出した前記第１半導体領域を被覆していることを特徴とするダイオード。
【請求項９】
請求項８において、前記第１半導体領域と前記第２半導体領域との間に前記第１半導体領域より高い濃度の第１導電型の不純物を含む第５半導体領域が配置されていることを特徴とするダイオード。
【請求項１０】
請求項８において、前記第２半導体領域と第５半導体領域とが接触して配置されていることを特徴とするダイオード。
【請求項１１】
半導体基板に形成したｐｎ接合にカソード電極とアノード電極を介して逆バイアス電圧を印加し前記ｐｎ接合の静電容量を変化させる可変容量ダイオードにおいて、
該可変容量ダイオードが、第１導電型の第１半導体領域となる半導体基板の一方の主表面から高不純物濃度の第２導電型の第２半導体領域と第１導電型の第３半導体領域とが前記第１半導体領域内部に形成され、前記一方の主表面の第２半導体領域と第３半導体領域とにそれぞれ接続されたアノード側第１電極とカソード側第１電極とを備え、
前記一方の主表面に露出した前記第１半導体領域と第２半導体領域とが接しているｐｎ接合端部の上に、第１のパッシベーション膜を介して前記カソード側第１電極もしくは前記カソード側第１電極と等電位の電極が延在し、
前記第１半導体領域と前記第２半導体領域との間に前記第１半導体領域より高い濃度の第１導電型の不純物を含む第５半導体領域が配置されていることを特徴とする可変容量ダイオード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は実装基板上に接続される半導体装置に関し、特にダイオードに関する。
【０００２】
【従来の技術】
ダイオードやトランジスタの高耐圧化のために、表面での局所電界を防止する従来技術が特許文献１に記載されている。特許文献１では、高耐圧のプレーナ型ｐｎ接合を実現するため、半導体基板と、この半導体基板と逆導電型で選択的に形成された第１拡散層と、半導体基板と同導電型で、その表面領域に上記第１の拡散層を囲むように形成されたリング状の第２の拡散層と、上記第１の拡散層の上に形成された第１の電極と、上記第２の拡散層の上に形成されたリング状の第２の電極と、上記第１の電極と上記第２の電極とを接続するように絶縁膜を介して上記半導体基板上に形成された抵抗膜とを具備し、上記第１の電極に対して上記第２の電極の内縁が上記第２の拡散層の内縁よりも内側に位置するようにして、リング状の電極の近傍での絶縁破壊を防止している。
【０００３】
【特許文献１】
特開昭６４−４７０６９号公報
【０００４】
【発明が解決しようとする課題】
上記従来技術では、ｐｎ接合の逆阻止電圧を高める利点はあるが、半導体装置を集積回路で使用されている実装基板上の金属配線に接着剤を介して直接接続する、いわゆるＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）として適用した場合に、接着剤の形状の変化によって接着剤の電位の影響を受け、表面空乏層の広がりに起因した寄生容量が増加することに関しては配慮されていなかった。
【０００５】
本発明の目的は、前記従来技術の問題点を解決した半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明のダイオードでは、第１導電型の第１半導体領域となる半導体基板が一対の主表面を有し、一方の主表面から高不純物濃度の第１導電型の第３半導体領域と第２導電型の第２半導体領域が選択的に第１半導体領域内部に延在し、一方の主表面の第２半導体領域と第３半導体領域にそれぞれ接続されたアノード側第１電極とカソード側第１電極を有し、前記カソード側第１電極もしくはこれと等電位の電極が、パッシベーション膜を介して、主表面に露出した第１半導体領域と第２半導体領域とが接するｐｎ接合端部の上に配置されている。
【０００７】
【発明の実施の形態】
以下、本発明の詳細を実施例と図面とを用いて説明する。以下の実施例では、半導体基板がシリコン単結晶基板の場合を例に説明するが、本発明は、シリコン以外の炭化ケイ素（ＳｉＣ）や、ＧａＡｓ等の半導体基板でも同様に適用できる。
【０００８】
（実施例１）
図１は本実施例の半導体装置であるダイオードの断面模式図であり、図２は図１に対応するダイオードの平面図である。図１で、符号１はｎ型半導体領域、２はｐ＋  型半導体領域、３はｎ＋  型半導体領域、４、５はｎ＋  型半導体領域、７は第１パッシベーション膜、８は第２パッシベーション膜、９は第３パッシベーション膜、２１はアノード第１電極、２２はアノード第２電極、２３はアノードバンプ電極、３１はカソード第１電極、３２はカソード第２電極、３３はカソードバンプ電極である。以下、アノード第１電極２１とアノード第２電極２２とアノードバンプ電極２３とをまとめて単にアノード電極と称し、カソード第１電極３１とカソード第２電極３２とカソードバンプ電極３３とをまとめて単にカソード電極と称する。
【０００９】
また、図２で、符号２ａはｐ＋  型半導体領域の外周、２ｗはｐ＋  型半導体領域の横幅、２１ｗはアノード第１電極幅、３ａはｎ＋  型半導体領域３の外周、３１ｗはカソード第１電極の内周幅、５ａはｎ＋  型半導体領域の内周である。なお、図１は図２の矢印Ａと矢印Ａ′との間の断面である。
【００１０】
図１に示すように、本実施例のダイオードはｎ＋  型半導体領域４の上に形成したｎ型半導体領域１上に形成されている。アノード領域となるｐ＋  型半導体領域２と、カソード領域となるｎ＋  型半導体領域３とが、図１では上方の、一方の主表面から選択的に形成されている。ｎ＋  型半導体領域３は、ｎ＋  型半導体領域４からｎ型半導体領域１への電子注入も利用するために、半導体基板のｎ＋  型半導体領域４と連結している。ｎ＋  型半導体領域５は、ダイオードを形成した半導体基板であるペレットの外周部周辺を取り囲むように配置されていて、ｐｎ接合から延びる空乏層が図１の横方向に広がることを抑制する。
【００１１】
また、少なくとも主表面に露出するｎ＋  型半導体領域５、ｎ型半導体領域１、ｎ＋  型半導体領域３、ｐ＋  型半導体領域２のうちのいずれか２つの半導体領域の接合部の上には、熱酸化によるＳｉＯ２  膜、ＣＶＤ法によるＳｉＯ２  膜、ＣＶＤ法によるＰＳＧ膜等の絶縁性の膜からなる第１パッシベーション膜７が形成されている。
【００１２】
上記各半導体領域の表面には、まずオーミック接触する電極が形成される。ｐ＋  型半導体領域２の表面にはＳｉを含んだＡｌのアノード第１電極２１と、アンダーバンプとしてＮｉ／Ｔｉのアノード第２電極２２と、Ａｕ／Ｎｉのアノードバンプ電極２３とがこの順に積層されている。また、ｎ＋  型半導体領域３の表面には、Ｓｉを含んだＡｌのカソード第１電極３１と、アンダーバンプとしてＮｉ／Ｔｉのカソード第２電極３２と、Ａｕ／Ｎｉのカソードバンプ電極３３とが順次接続されている。ｎ＋  型半導体領域５の表面には、ｎ＋  型半導体領域３の表面と同一のＳｉを含んだＡｌのカソード第１電極３１が接続されている。このカソード第１電極３１は、図１及び図２から分かるように、高不純物濃度のｎ＋  型半導体領域３とｎ＋  型半導体領域５とに接続されていて、ｎ型半導体領域１の表面を覆い、しかもカソード第１電極３１は、主表面に露出したｐ＋  型半導体領域２とｎ型半導体領域１とのｐｎ接合部を越えて第１パッシベーション膜７上をアノード第１電極２１側に延長されている。ここで、カソード第１電極３１がｐｎ接合部からオーバーハングする長さは、第１パッシベーション膜７の膜厚の１／５以上であることが好ましい。
【００１３】
本実施例によれば、図２に示すように、一方の主表面からこのカソード第１電極３１を投影した投影部分には、ｎ型半導体領域１の表面と、ｐ＋  型半導体領域２の外周２ａと、ｎ＋  型半導体領域３の外周３ａと、ｎ＋  型半導体領域の内周５ａとが含まれている。これらの領域の寸法関係は、図２の縦方向でも同様であるが、簡単のため横方向で説明すると、ｐ＋  型半導体領域の横幅２ｗ＞カソード第１電極の内周幅３１ｗ＞アノード第１電極幅２１ｗの関係になっているので、少なくともｎ型半導体領域１の第１パッシベーション膜７の上の電位は、カソード第１電極３１と同電位になっている。
【００１４】
次に、本実施例のダイオードで寄生容量の増加を防止できることを、図３と図４とを用いて説明する。図３は従来技術の電極構造のダイオードを、実装基板１０に装着した比較例であり、図４は本実施例のダイオードを同様に実装基板１０に接続した場合の説明図である。
【００１５】
図３で、図１と同一の符号は同じ構成要素である。図３では、実装基板１０にアノード金属配線２４及びカソード金属配線３４が形成されており、これらのアノード金属配線２４及びカソード金属配線３４それぞれに、導電性接着剤１１でアノードバンプ電極２３と、カソードバンプ電極３３とが接続されている。図３に示すように、導電性接着剤１１は変形し第３パッシベーション膜９の上にだれて、ｎ型半導体領域１の表面を覆ってしまう。この状態でアノード金属配線２４が負、カソード金属配線３４が正となる逆方向電圧が印加されると、基板のｎ型半導体領域１に対してアノード金属配線２４に接触している導電性接着剤１１の電位が負であるために、ｎ型半導体領域１の表面には空乏層が形成される。この表面空乏層が、もともとの半導体内部のｐｎ接合の空乏層１２に、並列に接続される形で加わることになるので寄生容量が増加する。
【００１６】
一方、本発明のカソード第１電極３１の形状では、図４に示すように、アノード金属配線２４が負、カソード金属配線３４が正となる逆方向電圧が印加された場合、基板のｎ型半導体領域１に対してアノード金属配線２４に接触している導電性接着剤１１の電位が負になっても、ｎ型半導体領域１の表面は同電位のカソード第１電極３１でシールドされるので表面空乏層が形成されることがなく、むしろ表面空乏層の図４の横方向の拡大を抑制するため、寄生容量の増加を防止できる。
【００１７】
（実施例２）
図５は本実施例のダイオードの断面図であり、図１と同一の符号は同じ構成要素である。図５で図１と異なるところは、ｐ＋  型半導体領域２とｎ型半導体領域１との間に、高不純物濃度のｎ＋  型半導体領域６を配置し、このｎ＋  型半導体領域６とｐ＋  型半導体領域２とが接するように配置したことである。
【００１８】
本実施例ではこのようにｎ＋  型半導体領域６を配置したので、カソード電極とアノード電極とを介してｐｎ接合に逆バイアス電圧を印加すれば、この逆バイアス電圧の値によってｐｎ接合の静電容量を変化させることができる。本実施例のダイオードは、目標とする静電容量変化に対して寄生容量が付加されることがないので、極めて優れた高周波特性を示す可変容量ダイオードを容易に実現できる。
【００１９】
（実施例３）
図６は本実施例のダイオードの断面図であり、図１から図５と同一の符号は同じ構成要素である。図６が図５と異なるところは、半導体基板に形成したダイオードペレットの周辺部である。本実施例では、ｎ＋  型半導体領域５と第２パッシベーション膜８とが接触している。このようにｎ＋  型半導体領域５と第２パッシベーション膜８とが接触しているので、半導体ウェハからダイオードペレットをダイサーで切断する際に、カソード第１電極３１を切らずに済み、ダイサーの寿命を縮めない利点がある。
【００２０】
さらに、ダイオードペレットの基板であるｎ＋  型半導体領域４の一部と実装基板と接続する箇所のアノードバンプ電極２３及びカソードバンプ電極３３以外は、全て第３パッシベーション膜で覆われているので、実施例１、実施例２と同様に寄生容量の増加がないことに加え、実装時の汚染も防止でき、ダイオードを用いた半導体装置の生産性を高めることもできる。
【００２１】
（実施例４）
図７と図８とは本発明よる実施例１から実施例３に示したダイオードを搭載したＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）型のダイオードの外観図である。図７、図８において、符号４はダイオードの基板であるｎ＋  型半導体領域、９はポリイミドシリコーン膜等の第３パッシベーション膜、２３及び３３はそれぞれＡｕ／Ｎｉのアノードバンプ電極、カソードバンプ電極である。
【００２２】
図８は、アノード第１電極２１と、カソード第１電極３１とに、それぞれ複数個のアノードバンプ電極２３とカソードバンプ電極３３とを形成した場合である。なお、図８では、アノード第１電極２１と、カソード第１電極３１との上に形成する第３パッシベーション膜９は省略してある。図７、図８に示したダイオードを用いることにより、図３で説明したような実装基板にダイオードを接続したときに発生する寄生容量の増加を防止でき、信頼性の高い実装が可能となる。
【００２３】
【発明の効果】
本発明によるダイオードでは、実装基板に接続したときに発生する寄生容量の増加を防止できる。
【図面の簡単な説明】
【図１】実施例１のダイオードの断面模式図である。
【図２】実施例１のダイオードの平面図である。
【図３】従来技術のダイオードを実装基板に接続した場合の断面の説明図である。
【図４】実施例１のダイオードを実装基板に接続した場合の断面の説明図である。
【図５】実施例２の可変容量ダイオードの断面模式図である。
【図６】実施例３のダイオードの断面図模式図である。
【図７】実施例４のチップサイズパッケージダイオードの外観図である。
【図８】実施例４の別のチップサイズパッケージダイオードの外観図である。
【符号の説明】
１…ｎ型半導体領域、２…ｐ＋  型半導体領域、２ａ…ｐ＋  型半導体領域の外周、２ｗ…ｐ＋  型半導体領域の横幅、３、４、５、６…ｎ＋  型半導体領域、３ａ…ｎ＋  型半導体領域３の外周、５ａ…ｎ＋  型半導体領域の内周、７…第１パッシベーション膜、８…第２パッシベーション膜、９…第３パッシベーション膜、１０…実装基板、１１…導電性接着剤、１２…空乏層、２１…アノード第１電極、２１ｗ…アノード第１電極幅、２２…アノード第２電極、２３…アノードバンプ電極、２４…アノード金属配線、３１…カソード第１電極、３１ｗ…カソード第１電極の内周幅、３２…カソード第２電極、３３…カソードバンプ電極、３４…カソード金属配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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