(57)【要約】【課題】デジタルＰＬＬ回路において、マスタクロック１クロック分の分解能と位相同期範囲を両立させる。【解決手段】マスタークロックを可変分周し、出力クロックをカウントするカウンタの１周期分で前記マスタークロックを可変分周するパターンを入力数値に応じて重み付けをして変化させることにより、マスタークロックで動作する数値制御発振器を構成し、マスタークロック１クロック分の分解能と、広い位相同期範囲を両立させるデジタルＰＬＬ回路を構成する。【選択図】  図１
2005020253.tif 000002
【特許請求の範囲】
【請求項１】
周波数ｆ１のマスタクロックｆｍをカウントする第１のカウンタと、前記第１のカウンタの値と入力された第１のテーブルセレクト値とによって、前記第１のカウンタのＭＳＢの「１」、「０」で予め定められた数値対で前記第１のカウンタのクリア信号を生成する第１のテーブル回路とを有する可変分周器と、
前記可変分周器の前記第１のカウンタのＭＳＢのどちらか一方のエッジ情報をカウントする第２のカウンタと、第２のテーブルセレクト値を入力し、前記第２のカウンタの値の数値によって「１」を出力し、「１」の時以外は「０」を出力する第２のテーブル回路と、Ｍビット（Ｍ＝ＭＵ＋ＭＬ）の数値入力をラッチする第１のラッチ回路とを有し、前記第１のラッチ回路の上位ＭＵビットに前記第２のテーブル回路出力を加算して前記可変分周器の第１のテーブルセレクト値に入力する第１の加算器と前記第１のラッチ回路の下位ＭＬビットを前記第２のテーブルセレクト値に入力するように構成される数値制御発振手段と、
前記可変分周器の前記第１のカウンタのＭＳＢのどちらか一方のエッジ情報をＮ１分周する第１の分周回路と、
周波数ｆ２の基準周波数ｆｒｅｆのクロックをＮ２分周する第２の分周回路と、
第２の分周回路の出力をカウントし、第１の分周回路の出力でクリアされる第３のカウンタと、
前記第３のカウンタの値を周波数ｆ３の入力周波数ｆｉｎそのもの、もしくは、入力周波数ｆｉｎをＮ３分周する第３の分周回路の出力でラッチしてデジタル位相差信号として出力する第２のラッチ回路と、
前記第２のラッチ回路の出力から基準値Ｎｔｙｐを減算する減算器と、
前記減算器の出力にオフセット値Ｎｏｆｆｓｅｔを加算する第２の加算器と、を具備し、
前記第２の加算器の出力を前記数値制御発信手段のＭビットの前記第１のラッチ回路入力として入力し、前記可変分周器の前記第１のカウンタのＭＳＢをデジタル信号出力ｆｏｕｔとして出力することを特徴とするデジタルＰＬＬ回路。
【請求項２】
前記第２の加算器の出力と前記数値制御発振手段入力との間にループフィルタを具備することを特徴とする請求項１記載のデジタルＰＬＬ回路。
【請求項３】
前記第２のラッチ回路の出力と、前記減算器入力の間にループフィルタを具備することを特徴とする請求項１記載のデジタルＰＬＬ回路。
【請求項４】
前記第１の分周回路のＮ１、前記基準値Ｎｔｙｐ、前記オフセット値Ｎｏｆｆｓｅｔを同時に切り替えることを特徴とする請求項１記載のデジタルＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力デジタル信号に位相同期したデジタル信号を発生するデジタルＰＬＬ回路に関するものであ
る。
【０００２】
【従来の技術】
従来、デジタルＰＬＬ回路は、周波数制御データを繰り返し累算する累算手段を用いてデジタル位相データを発生する数値制御発振手段を有するデジタルＰＬＬ回路が知られている（例えば特許文献１参照）。
【０００３】
図１１は従来のデジタルＰＬＬの構成を示すものである。図１１において、ＤＰＣ（Ｄｇｉｔａｌ  Ｐｈａｓｅ  Ｃｏｍｐａｒａｔｏｒ；デジタル位相比較器）を構成するラッチ１００１１、デジタルループフィルタ１０００２、全加算器１００３３、および、遅延回路１００３４で構成されている。全加算器１００３３と遅延回路１００３４はループ状に接続されており、累算器として機能する。すなわち、マスタクロックｆ１が入力される毎にこれらにより周波数制御データＮの累算が行われ、その累積値たるデジタル位相データＡＣＣが遅延回路１００３４から得られる。デジタル位相データＡＣＣは、周波数制御データに応じたレートで増加することとなる。
【０００４】
このような構成において、上記位相データＡＣＣは入力デジタル信号Φｉｎによりラッチ１００１１にラッチされ、位相差信号ＰＣとして出力される。ここで、デジタル位相データＡＣＣの位相が遅れ気味であるときには、ラッチ１００１１にラッチされるデジタル位相データＡＣＣが小さくなる。デジタルループフィルタ１０００２は、たとえば、位相差信号ＰＣの補数をとり、フィルタ処理を行う動作をさせると、デジタルループフィルタ１０００２を介して出力される周波数制御データＮが上昇し、デジタル位相データＡＣＣの位相が進められることになる。
【０００５】
一方、上記デジタル位相データＡＣＣの位相が進み気味であるときには、ラッチ１００１１にラッチされるデジタル位相データＡＣＣの値が大きくなる。この場合はループフィルタ１０００２を介して出力される周波数制御データＮが低下し、デジタル位相信号ＡＣＣが遅らされることとなる。
【０００６】
このような帰還制御が行われる結果、デジタル位相データＡＣＣが入力デジタル信号Φｉｎに同期して周期的変化をすることとなる。そして、デジタル位相データＡＣＣのＭＳＢ（最上位ビット）が出力デジタル信号Φｏとして出力される。このようにして、入力デジタル信号Φｉｎに同期した出力デジタル信号Φｏが得られる。
【０００７】
【特許文献１】
特開平０９−１６２７２９号公報（図２、段落番号００２５〜００３０）
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来例では、デジタル位相データＡＣＣのＭＳＢ変化点をマスタクロック単位で変化させるような場合には、全加算器１００３３と遅延回路１００３４で構成される累算器であるために、累算結果がマスタクロック１単位毎に変化させることが不可能である。以下、この問題点について述べる。
【０００９】
デジタルループフィルタ１０００２から出力された周波数制御データＮがＭからＭ＋１へ変化した場合、全加算器１００３３と遅延回路１００３４はＮ＋１ずつ加算していくことになる。この場合に、累算結果は周波数制御データＮがＭからＭ＋１になることにより、累算回数Ｌだけ早くカウントすることになる。したがって、周期データとしてはＬカウント分だけずれることになる。即ち、周期データが１回の位相比較でマスタクロック１クロック分だけ変化するためには、デジタル位相データＡＣＣの変化がマスタクロック単位で変化しなければならないが、上述のように周波数制御データＮがＭからＭ＋１に変化しただけで、累算回数Ｌだけデータが変化してしまうので、デジタル位相データＡＣＣのＭＳＢ変化点をマスタクロック単位に変化させることができない。
【００１０】
これを避けるためには、出力デジタル信号Φｏをマスタクロックでカウントするカウンタで、デジタル位相データＡＣＣを作成すれば可能であるが、周波数分解能を犠牲にすることなくΦｉｎの許容周波数の範囲を広くするには、カウンタのビット数を増やす必要があり、カウンタの動作上限周波数が制限されると共に、回路規模が増大し、ＬＳＩ化に適さないという課題があった。
【００１１】
本発明は、上記の課題を解決するために、出力デジタル信号Φｏをマスタクロック単位で変化することが可能で、かつ、回路規模が増大せずに、周波数分解能を犠牲にすることなく入力デジタルΦｉｎの許容周波数の範囲を広くすることが可能なデジタルＰＬＬを提供することを目的としてなされたものである。
【００１２】
【課題を解決するための手段】
この課題を解決するために本発明のデジタルＰＬＬ回路は、基本の構成として、波数ｆ１のマスタクロックｆｍをカウントする第１のカウンタと、前記第１のカウンタの値と入力された第１のテーブルセレクト値とによって、前記第１のカウンタのＭＳＢの「１」、「０」で予め定められた数値対で前記第１のカウンタのクリア信号を生成する第１のテーブル回路とを有する可変分周器と、前記可変分周器の前記第１のカウンタのＭＳＢのどちらか一方のエッジ情報をカウントする第２のカウンタと、第２のテーブルセレクト値を入力し、前記第２のカウンタの値の数値によって「１」を出力し、「１」の時以外は「０」を出力する第２のテーブル回路と、Ｍビット（Ｍ＝ＭＵ＋ＭＬ）の数値入力をラッチする第１のラッチ回路とを有し、前記第１のラッチ回路の上位ＭＵビットに前記第２のテーブル回路出力を加算して前記可変分周器の第１のテーブルセレクト値に入力する第１の加算器と前記第１のラッチ回路の下位ＭＬビットを前記第２のテーブルセレクト値に入力するように構成される数値制御発振手段と、前記可変分周器の前記第１のカウンタのＭＳＢのどちらか一方のエッジ情報をＮ１分周する第１の分周回路と、周波数ｆ２の基準周波数ｆｒｅｆのクロックをＮ２分周する第２の分周回路と、第２の分周回路の出力をカウントし、第１の分周回路の出力でクリアされる第３のカウンタと、前記第３のカウンタの値を周波数ｆ３の入力周波数ｆｉｎそのもの、もしくは、入力周波数ｆｉｎをＮ３分周する第３の分周回路の出力でラッチしてデジタル位相差信号として出力する第２のラッチ回路と、前記第２のラッチ回路の出力から基準値Ｎｔｙｐを減算する減算器と、前記減算器の出力にオフセット値Ｎｏｆｆｓｅｔを加算する第２の加算器とを具備し、前記第２の加算器の出力を前記数値制御発信手段のＭビットの前記第１のラッチ回路入力として入力し、前記可変分周器の前記第１のカウンタのＭＳＢをデジタル信号出力ｆｏｕｔとして出力するように構成したことを特徴とするものである。
【００１３】
本発明はこの構成により、入力周波数ｆｉｎに対し、出力デジタル信号ｆｏｕｔをマスタクロック単位で変化することが可能で、かつ、回路規模が増大せずに、周波数分解能を犠牲にすることなく入力デジタル信号ｆｉｎの許容周波数の範囲を広くすることが可能なデジタルＰＬＬが得られるという作用を有する。
【００１４】
またこの基本の構成において、前記第２の加算器の出力と前記数値制御発振手段入力との間、さらに具体的には前記第２の加算器の出力と第２および第３のテーブルセレクト値入力との間にループフィルタを具備する構成とすることも可能であり、これにより外乱ノイズに強く、安定なＰＬＬ回路を得られるという作用を有する。
【００１５】
また上記基本の構成において、前記第２のラッチ回路の出力と、前記減算器入力の間にループフィルタを具備する構成とすることも可能であり、これにより外乱ノイズに強く、安定なＰＬＬを得られるという作用を有する。
【００１６】
さらに上記基本の構成において、前記第１の分周回路のＮ１、前記基準値Ｎｔｙｐ、前記オフセット値Ｎｏｆｆｓｅｔを同時に切り替えるように構成することも可能であり、デジタル信号出力ｆｏｕｔを速やかに切り替えることが可能になるという作用を有する。
【００１７】
【発明の実施の形態】
以下本発明の実施の形態について、図面を用いて説明する。
【００１８】
（実施の形態１）
図１は本発明の実施の形態１のデジタルＰＬＬの基本構成を示すブロック図、図２は本発明の実施の形態１のＮＣＯの構成を示すブロック図、図３は本発明の実施の形態１の可変分周器の構成を示すブロック図、図４は本発明の実施の形態１の可変分周器のテーブル（１）の内容の一例を示す表、図５は本発明の実施の形態１のＮＣＯのテーブル（２）の内容の一例を示す図、図６は本発明の一実施の形態のＮＣＯの動作を示す図、図７は本発明の実施の実施の形態１のデジタルＰＬＬの位相ラッチ動作を示す図である。
【００１９】
図１において、数値制御発振手段である数値制御発振器（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ、以下ＮＣＯと略す）１は、周波数ｆ１のマスタクロックｆｍで動作し、入力された数値情報Ｓ１０６に応じた周波数信号Ｓ１０７を出力する。第１の分周回路２は、ＮＣＯ１の出力の周波数信号Ｓ１０７の立上がり、もしくは、立下りでＮ１分周し、分周結果Ｓ１０８を出力する。第２の分周回路３は、周波数ｆ２の基準周波数ｆｒｅｆの立上がり、もしくは、立下りでＮ２分周し、分周結果Ｓ１１０を出力する。第３のカウンタ（３）４は、第２の分周回路３の出力Ｓ１１０をカウントし、前記第１の分周回路２の出力Ｓ１０８でリセットされる。第３の分周回路５は、周波数ｆ３の入力周波数ｆｉｎ（Ｓ１００）の立上がり、もしくは、立下りで分周し分周結果Ｓ１０１を出力する。第２のラッチ回路（位相データラッチ）６は前記第３のカウンタ（３）４の出力値Ｓ１１１を第３の分周回路５の出力信号Ｓ１０１でラッチしてデジタル位相差信号Ｓ１０２として出力する。減算器７は、デジタル位相差信号Ｓ１０２から基準値Ｎｔｙｐを減算し減算結果Ｓ１０４を出力する。第２の加算器８は、減算器７の出力Ｓ１０４にＮｏｆｆｓｅｔを加算し加算結果Ｓ１０６を出力する。そうして前記加算器８の加算結果Ｓ１０６を前記ＮＣＯ１に入力することでデジタルＰＬＬを構成している。
【００２０】
以上のように構成された実施の形態１のデジタルＰＬＬについて、以下その動作を説明する。まず図２〜図６を用いて、ＮＣＯの詳細から述べる。図２において、可変分周器９は、周波数ｆ１のマスタクロックｆｍを分周し、入力値Ｓ１００１の値によって周期が変化する信号Ｓ１０７を出力する。第２のカウンタ（２）１０は、可変分周器９の出力信号Ｓ１０７の立上がり、もしくは、立下りをカウントする。第一のラッチ（入力値ラッチ）１１はＭビットの入力信号Ｓ１０６をラッチする。第２のテーブル回路（２）１２は、前記第１のラッチ回路１１の出力の下位ビット（ＭＬビット）をテーブルセレクト値（２）として入力し、前記第２のカウンタ（２）１０の出力値Ｓ１００２により、出力値Ｓ１００３が「１」を出力するパターンを選択する。加算器１３は、前記第１のラッチ回路１１の出力Ｍビットのうち、前記下位ビット（ＭＬビット）で選択されなかった上位ビット（ＭＵビット）と、前記第２のテーブル回路（２）の出力値Ｓ１００３を加算して加算結果Ｓ１００１を可変分周器９に出力する。
【００２１】
また図３は、ＮＣＯ１に含まれる可変分周器９の構成を示したもので、第１のカウンタ（１）１４は、マスタークロックｆｍをカウントする。
【００２２】
第１のテーブル回路（１）１５は、テーブルセレクト値（１）を設定する入力値Ｓ１００１と、第１のカウンタ（１）１４のＭＳＢの値により第１のカウンタ（１）１４をクリアする第１のカウンタ（１）１４のカウント値を選択し、第１のカウンタ（１）１４をクリアする信号Ｓ１００４を出力するもので、第１のカウンタ１４のＭＳＢを可変分周器９の出力Ｓ１０７として出力するものである。
【００２３】
まず、可変分周器９の動作より説明する。可変分周器９はテーブルセレクト値（１）を設定する入力値Ｓ１００１によって、出力値Ｓ１０７の周期が変化する分周器である。第１のテーブル（１）１５の一例を図４に示す。図４において、入力値Ｓ１００１によって第１のカウンタ（１）１４のカウント値で第１のカウンタ（１）１４をクリアするカウント値を選択する。また、同時に第１のカウンタ（１）１４のＭＳＢの値によって第１のカウンタ（１）１４をクリアするカウント値を変化させる。たとえば、図４において、入力値Ｓ１００１が「３」の場合は、第１のカウンタ（１）１４のＭＳＢが「Ｈ」の場合には第１のカウンタ（１）１４が「８」でクリア信号を発生し、第１のカウンタ（１）１４のＭＳＢが「Ｌ」の場合には第１のカウンタ（１）１４が「７」でクリア信号を発生する。このようにすると、第１のカウンタ（１）１４のＭＳＢが「Ｈ」の期間は、マスタークロックｆｍの９周期分をカウントしてクリアされ、第１のカウンタ（１）１４のＭＳＢが「Ｌ」の期間は、マスタークロックｆｍの８周期分をカウントしてクリアされる動作を繰り返す。この場合に、第１のカウンタ（１）１４のＭＳＢの周期をみると、マスタークロックｆｍで「（９＋８）周期＝１７周期分」分周した出力信号Ｓ１０７が得られる。同様にして、入力値Ｓ１００１によって出力信号Ｓ１０７の周期が連続的に変化する可変分周器９が得られる。
【００２４】
次にＮＣＯ１全体を説明する。可変分周器９は先に説明した動作をする。テーブルセレクト値（２）を設定する入力値Ｓ１０６のＭビットの下位ＭＬビットと、可変分周器９の出力Ｓ１０７の立上がり、もしくは、立下りをカウントする第２のカウンタ（２）１０の出力値Ｓ１００２の値とにより、出力値Ｓ１００３として「１」を出力する第２のテーブル回路（２）１２のパターンの一例を図５に示す。黒丸部分での第２のカウンタ（２）１０の値が、Ｓ１００３が「１」を出力する第２のカウンタ（２）１０の値を示している。図５において、例えば、ＮＣＯ１の入力値の下位３ビットを第２のテーブル（２）１２に使用したとすると、入力値Ｓ１０６の下位３ビットは、「０」から「７」の値を取り得る。一例として、入力値Ｓ１０６の下位３ビットのテーブルセレクト値２が「３」の場合には、第２のカウンタ（２）１０の値が、「１」、「３」、「５」の３箇所でＳ１００３が「１」を出力するパターンを選択することになる。
【００２５】
図６は、入力値Ｓ１０６の下位３ビットのテーブルセレクト値が「３」の場合の動作を説明した図である。図６において、入力値Ｓ１０６の上位ビットが３ビットで、入力ビット値として、上位、下位合わせて６ビットで示されるとした場合に、入力値Ｓ１０６の上位３ビットが「１」を出力しているとすると、第２のテーブル（２）１２の出力Ｓ１００３が「０」の場合には、加算器１３の出力は「１」である。この場合に可変分周器９は、可変分周器９の中の第１のカウンタ（１）１４のＭＳＢが「Ｈ」の場合にはマスタークロックｆｍの周期で８の時点でクリアされ、可変分周器９の中の第１のカウンタ（１）１４のＭＳＢが「Ｌ」の場合にはｆｍの周期で７の時点でクリアされ、結果としてｆｍの周期で１５周期分のクロックＳ１０７を発生している。Ｓ１００３が「１」の場合には、加算器１３の出力は「２」である。同様にして可変分周器９の出力Ｓ１０７はｆｍの周期で１６周期分の信号を発生する。
【００２６】
図６において、第２のカウンタ（２）１０の値が、「１」、「３」、「５」では、第２のテーブル（２）１２の出力Ｓ１００３が「１」となり、ｆｍの周期で１６の周期となり、それ以外では、第２のテーブル（２）１２の出力Ｓ１００３が「０」であるので、ｆｍの周期で１５の周期となる。これが、第２のカウンタ（２）１０の値「０」から「７」で繰り返されることになる。
【００２７】
ＮＣＯ１全体としては、入力値Ｓ１０６が上位３ビットが「１」、下位３ビットが「３」の「００１＿０１１」の場合に、ｆｍの周期で１５の期間が第２のカウンタ（２）１０の値で「０」、「２」、「４」、「６」、「７」の５期間で、ｆｍの周期で１６の期間が第２のカウンタ（２）１０の値で、「１」、「３」、「５」の３期間で、平均としては、｛（８＋７）×５＋（８＋８）×３）｝／８＝１５．３７５の周期の信号を出力していることになる。
【００２８】
入力値Ｓ１０６をＭビット（Ｍ＝ＭＵ＋ＭＬ）とし、上位ビット数をＭＵ、下位ビット数をＭＬとし、Ｓ１０６の上位ビットＭＵで示される第３のテーブルセレクト値でセレクトされる可変分周器の出力Ｓ１０７の周期をｆｍの周期でＷクロック分とし、ＮＭＬ＝２＾ＭＬとし、ＭＬで示されるテーブルセレクト値をＮｓｅｌｅｃｔとすると、平均の周期は、
（Ｗ×（ＮＭＬ−Ｎｓｅｌｅｃｔ）＋（Ｗ＋１）×Ｎｓｅｌｅｃｔ）／ＮＭＬ
で表される。
【００２９】
Ｎｓｅｌｅｃｔを０から（２＾ＭＬ−１）まで変化させれば、周期がＷとＷ＋１の間で、Ｎｓｅｌｅｃｔに応じた周期が連続可変的に得られることになる。
【００３０】
また、基本の周期ＷはＭＵの値で選択されるので、ＭＵの値によって周期Ｗを＋１ずつ変化させるようにすれば、ＭＵで選択できる周期の範囲内は連続可変的に出力周期が得られる。以上のように、入力値Ｓ１０６に応じた出力周期Ｓ１０７を得るＮＣＯが構成される。
【００３１】
次に図１と図７を用いて、本発明の実施の形態１のデジタルＰＬＬの動作について説明する。図１において、数値制御発振器（ＮＣＯ）１は、入力値Ｓ１０６に応じた周期の出力Ｓ１０７が得られる。出力Ｓ１０７の立上がり、もしくは、立下りを分周する第１の分周回路２で１／Ｎ１に分周され、第３のカウンタ（３）４をクリアする。第３のカウンタ（３）４は、周波数ｆ２の基準周波数ｆｒｅｆの立上がり、もしくは、立下りを１／Ｎ２に分周する分周回路３の立上がり、もしくは、立下りをカウントし、前記分周回路２の出力でクリアされる。
【００３２】
一方、周波数ｆ３の入力周波数ｆｉｎの立上がり、もしくは、立下りを１／Ｎ３に分周する第３の分周回路５の出力で、前記第３のカウンタ（３）４の出力をラッチする。この場合に、Ｓ１０７を１／Ｎ１分周した周期と、ｆｉｎを１／Ｎ３分周した周期とが、ｆｉｎの周波数に同期した場合には一致するように設定しておく。
【００３３】
たとえば、ｆｉｎを１／Ｎ３分周した周期信号Ｓ１０１の周期が１０ｍｓであれば、Ｓ１０７を１／Ｎ１分周した周期信号Ｓ１０８の周期が１０ｍｓになるように、Ｎ１、および、Ｎ３の数値を調整する。
【００３４】
また、基準周波数ｆｒｅｆを１／Ｎ２分周した信号Ｓ１１０は、分解能に相当し、Ｓ１０８の周期でオーバーフローしないように第３のカウンタ（３）４のビット数を調整する。
【００３５】
このようにして構成すれば、周波数と位相が一致すれば、第３のカウンタ（３）４の値をｆｉｎを１／Ｎ３分周したＳ１０１でラッチすれば、一定の値をラッチすることになる。即ち、位相データラッチ６の値が位相データとなる。
【００３６】
位相データラッチ６での位相同期した場合の値は、位相同期すべき入力周波数ｆｉｎ、もしくは、デジタル信号出力ｆｏｕｔによって変化するので、減算器７によって位相データラッチ６の出力値Ｓ１０２からＮｔｙｐの値を減算し、位相同期するべき入力周波数ｆｉｎ、もしくは、デジタル信号出力ｆｏｕｔによって一定の値にする。たとえば、位相同期した場合には、減算器７の出力がゼロになるように、位相データラッチ６の出力値よりＮｔｙｐだけ減算する。
【００３７】
また、減算結果の値は、ＮＣＯ１の出力Ｓ１０７、すなわち、デジタル信号出力ｆｏｕｔが適切な周期になるためのＮＣＯ１の入力値とはかけ離れた数値になっている場合が多いので、ＮＣＯ１の出力Ｓ１０７が適切な周期になるために、Ｎｏｆｆｓｅｔを加算器８で加算して、ＮＣＯ１の入力値Ｓ１０６とする。
【００３８】
このように構成された状態で、Ｓ１０８、即ちＳ１０７で位相遅れが発生した場合には、図７（ｂ）のようにラッチの数値は小さくなる。この結果、Ｓ１０６は基準よりも小さい値となり、Ｓ１０７は周期の小さい方向、即ち、位相が進む方向に変移する。
【００３９】
また、Ｓ１０８、即ちＳ１０７で位相進みが生じた場合には、図７（ｃ）のようにラッチの数値が大きくなり、Ｓ１０７は周期の大きい方向、即ち、位相が遅れる方向に変移する。このようにして、ＮＣＯ１の出力Ｓ１０７は入力周波数ｆｉｎに同期した周期を得ることができる。
【００４０】
この場合に、Ｓ１０７の変化の度合いは、Ｓ１０７を２＾ＭＬ回カウントする毎にマスタークロック１周期分ずつ周期が増大するようすることが可能で、ＮＣＯ１の可変分周器９の第１のカウンタ（１）１４のビット数を選べば、広い範囲でＮＣＯ１を動作させることが可能である。
【００４１】
また、カウンタのビット数は、必要な出力周期Ｓ１０７の半周期の最大値が表現できるビット数であればよく、回路規模も増大しない。
【００４２】
以上のように本実施形態によれば、出力デジタル信号ｆｏｕｔをマスタクロックｆｍ単位で変化することが可能で、かつ、回路規模が増大せずに、周波数分解能を犠牲にすることなく入力デジタル信号ｆｉｎの許容周波数の範囲を広くすることが可能なデジタルＰＬＬ回路を提供できることとなる。
【００４３】
（実施の形態２）
図８は本発明の実施の形態２のデジタルＰＬＬ回路の構成を示すブロック図で、図８において、実施の形態１の図１と異なる点は、加算器８の出力とＮＣＯ１の入力との間にループフィルタ１６を挿入したもので、その他の構成は図１と同様であり、同一機能の部分には同じ符号を付けて詳細な説明を省略する。また図２〜図７を用いて説明した内容も本実施の形態、および以下の各実施の形態にも適用するものである．。
【００４４】
ループフィルタ１６は、オフセット値を加算する加算器８の出力Ｓ１０６が瞬時的に大きく変動したとしても、ＮＣＯ１に与える入力値Ｓ１１２としては安定した数値を与えるのが目的である。ループフィルタ１６を、例えば、追従の必要のない周波数帯域をカットするようなローパスフィルタで構成しておけば、入力Ｓ１０６が瞬時的に大きく変動したとしても、安定した出力Ｓ１１２が得られる。
【００４５】
このようにして、ｆｉｎが瞬時に大きく変動して、結果として得られる位相データ値が大きく変動するような場合にも、安定した出力デジタル信号Ｓ１０７を供給可能なデジタルＰＬＬ回路を提供することができる。
【００４６】
（実施の形態３）
図９は本発明の実施の形態３のデジタルＰＬＬ回路の構成を示すブロック図で、図９において、実施の形態１の図１と異なる点は、位相データラッチ６の出力と減算器７の入力との間にループフィルタ１７を挿入したもので、その他の構成は図１と同様であり、同一機能の部分には同じ符号を付けて詳細な説明を省略する。ループフィルタ１７は、ｆｉｎが瞬時に大きく変動して、結果として得られる位相データ値Ｓ１０２が大きく変動するような場合でも、ＮＣＯに与える入力値Ｓ１０２ａとしては安定した数値を与えるのが目的である。
【００４７】
ループフィルタ１７により、位相データ値Ｓ１０２が瞬時的に大きく変動したとしても、ループフィルタ１７を、例えば、追従の必要のない周波数帯域をカットするようなローパスフィルタで構成しておけば、安定した出力Ｓ１１３が得られる。
【００４８】
このようにして、ｆｉｎが瞬時に大きく変動して、結果として得られる位相データ値が大きく変動するような場合にも、安定した出力デジタル信号Ｓ１０７を供給可能なデジタルＰＬＬ回路を提供することができる。
【００４９】
（実施の形態４）
図１０は本発明の実施の形態４のデジタルＰＬＬ回路の構成を示すブロック図で、図１０において、実施の形態１の図１を用いて説明したものにおいては、ｆｉｎに対して１つのデジタル出力信号Ｓ１０７を設定してものに対して、本実施形態では、予め判明している複数のデジタル出力信号Ｓ１０７に対応するために、分周回路２のＮ１、分周回路３のＮ２、分周回路５のＮ３、減算器７において減算する数値Ｎｔｙｐ、加算器８に加算される数値Ｎｏｆｆｓｅｔをセットにして、同時に切り替えることにより、複数のデジタル出力信号Ｓ１０７に対応が可能になる。
【００５０】
図１０の場合には、一例として、出力デジタル出力信号Ｓ１０７として、４８ｋＨｚの１２８倍の周波数、４４．１ｋＨｚの１２８倍の周波数、３２ｋＨｚの１２８倍の周波数の３組を得るために必要な各々の数値の組を表したものである。
【００５１】
このようにして、同じ構成で、分周回路２のＮ１、分周回路３のＮ２、分周回路５のＮ３、減算器７において減算する数値Ｎｔｙｐ、加算器８に加算される数値Ｎｏｆｆｓｅｔをセットにして切り替えることにより、複数のデジタル出力信号Ｓ１０７を得るデジタルＰＬＬを提供することができる。
【００５２】
また上記の各数値のうち、分周回路３のＮ２、分周回路５のＮ３を固定値とし、少なくとも分周回路２のＮ１、減算器７において減算する数値Ｎｔｙｐ、加算器８に加算される数値Ｎｏｆｆｓｅｔをセットにして切り替えることにより、上記と同様な効果を得ることもできる。
【００５３】
なお、上記各実施形態において例示した数値などは一例であり、これに限定するものではない．。
【００５４】
【発明の効果】
以上説明したように本発明のデジタルＰＬＬ回路によれば、入力周波数ｆｉｎに対し、出力デジタル信号ｆｏｕｔをマスタクロック単位で変化することが可能で、かつ、回路規模が増大せずに、周波数分解能を犠牲にすることなく入力周波数ｆｉｎの許容周波数の範囲を広くすることが可能なデジタルＰＬＬが得られるという有利な効果が得られる。
【００５５】
これにより、回路をＩＣ化することが容易で機器の小型化が実現できる。また、従来のデジタルＰＬＬ回路に比べて出力デジタル信号をマスタークロック単位で可変が可能で、精度のよい出力デジタル信号を得ることが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態１のデジタルＰＬＬの基本構成を示すブロック図
【図２】本発明の実施の形態１のＮＣＯの構成を示すブロック図
【図３】本発明の実施の形態１の可変分周器の構成を示すブロック図
【図４】本発明の実施の形態１の可変分周器のテーブル（１）の内容の１例を示す図
【図５】本発明の実施の形態１のＮＣＯのテーブル（２）の内容の一例を示す図
【図６】本発明の実施の形態１のＮＣＯの動作を示す図
【図７】本発明の一実施の形態１のデジタルＰＬＬの位相ラッチ動作を示す図
【図８】本発明の実施の形態２のデジタルＰＬＬ回路の構成を示すブロック図
【図９】本発明の実施の形態３のデジタルＰＬＬ回路の構成を示すブロック図
【図１０】本発明の実施の形態４のデジタルＰＬＬ回路の構成を示すブロック図
【図１１】従来のデジタルＰＬＬの基本構成を示すブロック図
【符号の説明】
１  ＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）
２  第１の分周回路
３  第２の分周回路
４  第３のカウンタ
５  第３の分周回路
６  位相データラッチ
７  減算器
８  第２の加算器
９  可変分周器
１０  第２のカウンタ
１１  入力側ラッチ（第１のラッチ）
１２  第２のテーブル回路
１３  第１の加算器
１４  第１のカウンタ
１５  第１のテーブル回路
１６  ループフィルタ
１７  ループフィルタ
【図１】
2005020253.tif 000003
【図２】
2005020253.tif 000004
【図３】
2005020253.tif 000005
【図４】
2005020253.tif 000006
【図５】
2005020253.tif 000007
【図６】
2005020253.tif 000008
【図７】
2005020253.tif 000009
【図８】
2005020253.tif 000010
【図９】
2005020253.tif 000011
【図１０】
2005020253.tif 000012
【図１１】
2005020253.tif 000013