(57)【要約】【課題】ジッタの影響を極小化する【解決手段】少なくとも４つのシングルエンド端子を有する平衡回路のＳパラメータを取得し、遅延値を有する遅延ラインと組み合わせられた前記平衡回路の差動／コモンモード変換混合モード伝送Ｓパラメータの大きさを削減するために前記平衡回路の前記シングルエンド端子の中の１つに組み込む前記遅延値を判定し、前記遅延値を実質的に有する遅延ラインを前記平衡回路に組み合わせる。【選択図】図４
2005181306.tif 000002
【特許請求の範囲】
【請求項１】
平衡回路を製造する方法であって、
前記平衡回路のＳパラメータを取得する段階であって、前記平衡回路は、少なくとも４つのシングルエンド端子を有している段階と、
遅延値を有する遅延ラインと組み合わせられた前記平衡回路の差動／コモンモード変換混合モード伝送Ｓパラメータの大きさを削減する、前記平衡回路の前記シングルエンド端子の中の１つに組み込む前記遅延値を判定する段階と、
前記遅延値を実質的に有する遅延ラインと組み合わせられた前記平衡回路を製造する段階と、
を有することを特徴とする製造方法。
【請求項２】
遅延値を判定する前記段階は、
前記シングルエンド端子のＳパラメータを取得する段階と、第１入力および出力シングルエンド端子と第２入力および出力シングルエンド端子間の伝送パラメータのインパルス応答時間ドメイン変換を取得する段階と、
前記第１入力および出力シングルエンド端子、ならびに、前記第２入力および出力シングルエンド端子間における、前記遅延値を表す電気的な長さの差を判定する段階と、
を更に有することを特徴とする請求項１記載の製造方法。
【請求項３】
前記平衡回路に前記遅延値を数学的に組み込むことにより、最適遅延値を判定する段階と、
前記遅延値と組み合わせられた前記平衡回路の前記混合モードＳパラメータを判定する段階と、
前記遅延値を調節して、前記遅延値と組み合わせられた前記平衡回路の前記差動／コモンモード変換混合モード伝送パラメータを極小化する段階と、
を更に有する請求項２記載の製造方法。
【請求項４】
最適遅延値を判定する前記段階は、
前記差動／コモンモード変換混合モード伝送パラメータをインパルス関数時間ドメイン等価物に変換する段階と、
前記変換された差動／コモンモード変換混合モード伝送パラメータをデジタルビットシーケンスと畳み込むことによってシミュレートされた差動／コモンモード出力応答エラーを生成する段階と、
前記遅延値を調節して、前記シミュレートされた差動／コモンモード出力応答エラーの振幅を極小化する段階と、
を更に有することを特徴とする請求項３記載の製造方法。
【請求項５】
前記混合モードＳパラメータの純粋な差動伝送応答をインパルス応答時間ドメイン表現に変換する段階と、
前記時間ドメイン表現をデジタルビットパターンと畳み込むことによって、前記遅延ラインと組み合わせられた前記平衡回路の前記デジタルビットパターンに対する出力応答をシミュレートする段階と、
を更に有する請求項１記載の製造方法。
【請求項６】
差動／コモンモード伝送混合モードＳパラメータをインパルス応答時間ドメイン表現に変換する段階と、
前記インパルス応答時間ドメイン表現をデジタルビットパターンと畳み込むことによって、前記遅延ラインと組み合わせられた前記平衡回路の前記デジタルビットパターンに対する差動／コモンモード変換出力応答エラーを生成する段階と、
を更に有する請求項１記載の製造方法。
【請求項７】
前記遅延値を判定する段階は、前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の前記差動／コモンモード変換出力応答エラーの振幅を極小化するべく前記遅延値を選択する段階を更に有することを特徴とする請求項６記載の製造方法。
【発明の詳細な説明】
【背景技術】
【０００１】
デジタル回路の設計者は、デジタルシステムにおいて使用されるクロック速度の上昇に起因する問題の増加に直面している。具体的には、１ＧＨｚ以上のクロック速度においては、クロック速度が低速のシステムよりも高度な信号の完全性が必要とされる一方で、従来のデジタル設計によれば、クロック速度の増大に伴って信号の完全性は劣化するのである。現在の技術においては、差動回路トポロジーによれば、シングルエンド構造に比べて、高速のデータ転送が提供されると共に、そのパワー消費も小さく、外部干渉信号の影響を受ける度合いも小さい。信号ジッタは、信号劣化の大きな原因である。ジッタとは、データビットのシーケンスにおける有意なエッジのその理想的な位置からのミスアライメントとして定義されるものである。このミスアライメントにより、データエラーが発生する可能性がある。信号ジッタには、２つのタイプが存在する。その１つは、非システム的ジッタであり、これは、ランダムな現象の結果であって、反復不能である。もう１つのタイプのジッタは、システム的ジッタであり、これは、確定的（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）であって、反復可能であり、従って、制御することができる。一定の期間にわたってデータエラーを追跡することにより、システムの安定性を判定可能である。システム的ジッタの特徴判定および極小化により、システム性能を大幅に改善することができる。ジッタを極小化することにより、特定の最小ビット誤り率（以下、「ＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｉｏ）」と呼ぶ）の性能仕様を満足できるようになる。従って、デジタル設計者にとって、ジッタを極小化するべくハードウェアを設計することは重要である。ジッタを極小化するには、通常、差動回路トポロジーが使用される。後処理されたジッタ演算によれば、設計の最適化とトラブルシューティングのためのシステム設計の全体的な高周波性能に関する十分な情報が迅速に提供される。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
従って、差動構造内における確定ジッタ（deterministic jitter）の存在と原因を評価し、更には、確定ジッタの影響を極小化する方法を評価する製品および方法に対するニーズが存在しているのである。
【発明を実施するための最良の形態】
【０００３】
本発明については、添付の図面との関連で、以下の詳細な説明を参照することにより、理解することができよう。
【０００４】
添付図面の中の図１を参照すれば、平衡入力ポート１０２と平衡出力ポート１０４を有する例示用の２ポート平衡装置１００（以下、ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）と呼ぶ）が示されている。入力ポート１０２は、第１および第２シングルエンド入力端子１０６、１０８を有している。出力ポート１０４は、第１および第２シングルエンド出力端子１１０、１１２を有している。システマティックジッタ（systematic jitter）は、１つには、互いに差動ポートを構成するシングルエンド端子経路間の電気的長の「スキュー」とも呼ばれる不均衡に起因して発生することが提案される。更には、これらの不均衡な端子の中の１つに電気的遅延を追加して不均等なラインを再度平衡化させることにより、平衡回路内におけるシステマティックジッタの量を削減し、これにより、高周波における信号の完全性を改善できることを提案する。また、これらの不均衡な端子の中の１つにおける遅延を除去することにより、同種の再平衡化を実行することも可能である。本開示は、このような不均衡の識別と評価、並びにＤＵＴ１００の全体的なジッタ性能を改善する遅延の量と場所の定量化を実行するための方法、装置、および製造物を提供する。
【０００５】
添付図面の中の図２を参照すれば、ＤＵＴ１００の平衡入力および出力ポート１０２、１０４に接続された一般的なベクトルネットワークアナライザ（以下、「ＶＮＡ（Ｖｅｃｔｏｒ  Ｎｅｔｗｏｒｋ  Ａｎａｌｙｚｅｒ）」と呼ぶ）２００およびマルチポート試験セット２０２が示されている。この図２に示されている一実施例においては、ＶＮＡ２００は、同軸コネクタおよびケーブルを介してＤＵＴ１００に接続されている。本明細書に図示されてはいないが、当業者には周知の別の実施例においては、ＤＵＴ１００は、ウエハ上に配設されており、ＶＮＡ２００は、ウエハプローブシステムを介してＤＵＴ１００に接続される。本開示は、両方のタイプの計測システムに適用可能であって、ＶＮＡ計測に対応している計測システムを使用して適合可能である。ＶＮＡ２００およびマルチポート試験セット２０２は、ＤＵＴ１００を計測する前に、同軸又はオンウエハの較正基準を使用し、計測プレーンが平衡入力および出力ポート１０２、１０４の端部又はプローブシステムの先端に位置するように、従来の手段によって較正される。そして、較正の後に、ＶＮＡ２００により、２ポート平衡ＤＵＴ１００の標準的なＳパラメータ計測値を取得する。従来は、添付図面の中の図２に示されているように、ＶＮＡ計測ポート１／３および２／４を差動ポート計測のために使用している。
【０００６】
ＶＮＡ２００による計測によって取得したＤＵＴ１００のＳパラメータ（以下、「Ｓ」と表記する）を、２００２年５月９日に公開されたＡｄａｍｉａｎ他による米国特許出願公開第２００２／００５３８９９Ａ１号（ＵＳ２００２／００５３８９９Ａ１）明細書の開示内容（この開示内容は、本引用によって本明細書に包含される）に従って混合モード（mixed mode）の等価Ｓパラメータ（以下、「Ｓｍｍ」と呼ぶ）に変換する。ここで、Ｍは、次の関係を使用して計測Ｓパラメータを混合モードＳパラメータに変換する際に使用されるスカラー直交行列である。
【０００７】
Ｓｍｍ＝ＭＳＭ−１      （１）
【０００８】
添付図面の中の図３を参照すれば、このＤＵＴ１００の混合モードＳパラメータの大きさが周波数の関数として示されている。混合モードＳパラメータのＳｄｄ象限は、ＤＵＴ１００の純粋な差動および対象信号を表している。混合モードＳパラメータＳｄｄ２１（３００）は、平衡ＤＵＴ１００の望ましい装置出力応答を判定するための純粋な差動伝送パラメータを表している。混合モードＳパラメータのＳｄｃおよびＳｃｄ象限は、それぞれ放射と感受性のレベルを示すＤＵＴ１００の変換モードを表している。混合モードＳパラメータＳｃｄ２１（３０２）は、平衡ＤＵＴ１００のＤＵＴ差動出力応答における望ましくない又は出力応答エラー信号を判定するための差動／コモンモード変換伝送パラメータを表している。混合モードＳパラメータのＳｃｃ象限は、ＤＵＴ１００の純粋なコモンモード応答を表しており、本説明においては使用しない。この図３の混合モードＳパラメータは、計測対象であって未補正のＤＵＴ１００について示されている。この図３を参照すれば、当業者であれば理解するように、純粋な差動伝送パラメータＳｄｄ２１の周波数応答は、１２ＧＨｚの周辺において大きな周波数依存性の信号劣化を示している。又、この図３に示されているように、ＤＵＴ１００の差動／コモンモード変換伝送パラメータＳｃｄ２１の周波数応答は、周波数レンジの大きな部分にわたって大きなモード変換特性を示している。差動からコモンモードへのモード変換により、差動出力用の信号エネルギーがコモンモードに転換される。そして、このコモンモードへのエネルギーの転換により、差動出力応答の信号ジッタと信号振幅劣化が発生する。従って、この差動信号のコモンモードへの変換を極小化することにより、ＤＵＴ１００の差動出力応答を改善することが望ましい。分析的な観点から、この目標は、純粋な差動伝送パラメータＳｄｄ２１の周波数応答の大きさを極大化すると共に、差動／コモンモード伝送パラメータＳｃｄ２１の周波数応答の大きさを極小化することによって実現することができる。
【０００９】
図３に示されているように、許容しかねるモード変換特性をＤＵＴ１００が示す場合には、シングルエンド端子の中の１つに遅延を組み込むことにより、ＤＵＴ１００の高周波性能の改善を実現することができる。添付図面の中の図４を参照すれば、ＤＵＴ１００の第１シングルエンド出力端子１１０に位置する無損失遅延ライン４００の概念的な表現が示されている。残りのシングルエンド端子１０６、１０８、および１１２には、数学的なシミュレーションを適切に実装するべく単位行列が提供されている。次いで、この無損失遅延ライン４００および単位行列４０１と組み合わせられたＤＵＴ１００の複合回路について、Ｓパラメータを算出する。以下、この遅延ライン４００と組み合わせられたＤＵＴ１００を本明細書で「補正済みのＤＵＴ」と呼ぶことにする。尚、この演算は、２００３年９月１８日に公開されたＡｄａｍｉａｎによる米国特許出願公開第２００３／０１７３９７５Ａ１号（ＵＳ２００３／０１７３９７５Ａ１）明細書の開示内容に従って、補正済みのＤＵＴについて実行することができる（この開示内容は、本引用によって本明細書に包含される）。この例においては、４０ピコ秒の無損失遅延ラインが組み込まれ、補正済みのＤＵＴのＳパラメータが算出されている。
【００１０】
添付図面中の図５を参照すれば、この補正済みのＤＵＴの混合モードＳパラメータのグラフが周波数の関数として示されている。図４の補正済みのＤＵＴ１００の混合モードＳパラメータを示すこの図５と、未補正のＤＵＴ１００の混合モードＳパラメータを示す図３を比較することにより、図３において参照符号３００によって示されている未補正のＤＵＴの純粋な差動伝送パラメータと比べて、参照符号５００によって示されている補正済みのＤＵＴの純粋な差動伝送パラメータが、この周波数レンジにおいて、より良好な一貫性を有していることがわかる。具体的には、参照符号３００によって示されている未補正のＤＵＴの純粋な差動伝送応答内に存在する１２ＧＨｚ周辺の劇的な信号劣化が、図５の５００によって示されている補正済みのＤＵＴの純粋な差動伝送応答には存在していない。更には、約−９ｄＢのピーク応答を有する図３の３０２に示されている未補正のＤＵＴの差動／コモンモード伝送パラメータは、約−３５ｄＢのピーク応答を有する図５の５０２に示されている補正済みのＤＵＴの差動／コモンモード伝送パラメータと比べて、格段に大きい。
【００１１】
組み込み対象の遅延ライン４００の適切な配置場所および値の識別および評価を最適化ルーチンを使用して実行する。特定の実施例においては、シングルエンド端子１および３は、ＤＵＴ１００の差動入力ポート１０２を構成し、シングルエンド端子２および４は、ＤＵＴ１００の差動出力ポート１０４を構成している。取得したシングルエンドＳパラメータの計測値から、インパルス変換を実行することにより、シングルエンドＳパラメータを時間ドメインの等価物に変換する。そして、このルーチンは、このＳ２１およびＳ４３の時間ドメインインパルス変換を使用し、それぞれの変換ごとのピーク振幅の時間軸上における位置を判定することにより、それぞれのシングルエンド入力ごとのシングルエンド出力経路に対する電気的な長さを判定する。理想的な平衡回路においては、シングルエンド端子１からシングルエンド端子２に至る経路の電気的な長さと、シングルエンド端子３からシングルエンド端子４に至る経路の電気的な長さは等しくなっている必要がある。従って、この電気的な長さの差は、ポートの中の１つに追加するべき遅延の初期値を表している。シングルエンド端子１および２間における電気的な長さが、シングルエンド端子３および４間における電気的な長さよりも小さい場合には、この初期遅延値はポート２に追加する。同様に、シングルエンド端子３および４間における電気的な長さが、シングルエンド端子１および２間における電気的な長さよりも小さい場合には、この初期遅延値はポート４に追加する。又、当業者であれば、理解するように、この同一の初期遅延値を、より大きな電気的な長さを有する経路から減算することも可能である。次いで、最適化ルーチンは、この遅延値の小規模な調節を実行し、周波数レンジにおける最大純粋差動伝送応答と、同一周波数レンジにおける最小差動／コモンモード伝送応答を見いだすことにより、最適な遅延値に収束するべく試みる。
【００１２】
この遅延の追加に基づく改善については、時間ドメイン応答の検討からも理解することができる。添付図面の中の図６および図７を参照すれば、それぞれ未補正および補正済みのＤＵＴの周波数ドメインから対応する時間ドメインへの混合モードＳパラメータのインパルス応答変換が示されている。純粋な差動伝送パラメータＳｄｄ２１のインパルス応答６００又は７００をデジタルビットパターンと畳み込むことにより、デジタルビットパターン入力に対する未補正および補正済みのＤＵＴの純粋な差動出力応答をシミュレートすることができる。添付図面の中の図８を参照すれば、補正済みのＤＵＴの純粋な差動時間ドメイン伝送応答Ｓｄｄ２１のインパルス応答７００とデジタルビットパターン「１１０００００１０１」との畳み込みの結果が参照符号８００として示されている。尚、本明細書において例示を目的として使用されているこの特定のデジタルビットパターンは、任意である。従って、異なる長さや、複数の遷移を有するシーケンスを有するその他のデジタルビットパターンを使用可能である。このデジタルビットパターンと純粋な差動伝送周波数応答のインパルス応答変換との畳み込みの結果は、補正済みのＤＵＴ１００のデジタル入力ビットパターンに対する純粋な差動出力応答７００のシミュレートされた時間ドメイン表現である。補正済みのＤＵＴの差動／コモンモード伝送混合モードＳパラメータは小さいため、このために出力応答が顕著に変化することはなく、これは、データの一部として含まれていない。図８のシミュレートされたデジタル入力パターンは、４００ピコ秒のビット幅（又は、２．５ギガビット／秒（以下、「Ｇｂ／ｓｅｃ」）のデータ伝送レート）を表している。又、この図８上においては、同一のデジタルビットパターンを未補正のＤＵＴの差動／コモンモード変換パラメータＳｃｄ２１のインパルス応答変換６０２と畳み込むことも可能である。参照符号８０２によって示されているこの畳み込みの時間ドメインの結果により、未補正のＤＵＴ１００内に存在する不均衡の結果発生する差動／コモンモード変換のタイミングと大きさに関する十分な情報が提供される。重ね合わせられたこれら２つの結果は、差動出力応答のビット遷移においてモード変換の最大値が発生することを示している。このモード変換の結果として、差動出力応答の信号ジッタと振幅減衰が発生する。
【００１３】
添付図面の中の図９を参照すれば、未補正のＤＵＴの差動出力応答９００と重ね合わせられた補正済みのＤＵＴの純粋な差動出力応答８００が示されている。未補正のＤＵＴの出力応答９００は、未補正のＤＵＴの差動／コモンモード出力応答エラーに重畳された未補正のＤＵＴの純粋な差動時間ドメイン出力応答である。差動／コモンモード出力応答エラーは、未補正のＤＵＴにおいて些少ではないため、純粋な差動および差動／コモンモード時間ドメイン出力応答の合計により、未補正のＤＵＴ１００の実際の差動出力応答の更に正確なシミュレーションが提供される。図９を検討することによって当業者であれば理解できるように、補正済みのＤＵＴの差動出力応答８００と比べた場合に、未補正のＤＵＴの差動出力応答は、不均衡の結果としてのジッタを示している。図９に示されている相対的な比較は、２．５Ｇｂ／ｓｅｃのデータ伝送レートを有する入力信号の影響に起因する定性的および定量的な信号の劣化およびジッタを示している。図１０および図１１を参照すれば、それぞれ補正済みおよび未補正のＤＵＴの差動出力応答間における同一の相対的な比較を、５Ｇｂ／ｓｅｃおよび１０Ｇｂ／ｓｅｃのデータ伝送レートにおいて示している。わかりやすくするために、参照符号８００は、補正済みのＤＵＴの差動出力応答を示しており、参照符号９００は、未補正のＤＵＴの差動出力応答を示している。これら図１０および図１１から明らかなように、ジッタおよび信号振幅劣化は、未補正のＤＵＴの出力応答９００が許容できないものになるまで、ビットレートと共に増大する。
【００１４】
添付図面の中の図１２を参照すれば、補正済みのＤＵＴの純粋な差動出力応答１２００と差動／コモンモード変換出力応答エラー１２０２が示されている。図１２を検討することによって当業者であれば理解できるように、最小限の差動／コモンモード変換が存在している。添付図面の中の図１３の同一のグラフには、差動／コモンモード変換出力応答と重畳された純粋な差動および差動出力応答が示されており、これは、最小限の差動／コモンモード変換によって信号振幅劣化の顕著なジッタが現れないことを示している。２つの出力応答が非常に近接しているため、この重ね合せにおいて別個の参照符号を割り当てることは不可能である。
【００１５】
図面の図１４を参照すれば、１つ又は複数の差動ポート内に存在する不均衡を補正することによって改善された平衡回路を製造するための本開示内容による方法の一実施例のフローチャートが示されている。まず、第１段階において、差動デジタル回路などの平衡装置のＳパラメータを取得する（１５００）。このＳパラメータは、システム的なエラーの項に関連した較正および補正の後に、一般的なＶＮＡを使用する計測によって取得可能である。又、Ｓパラメータは、設計は完了しているが、まだ製造されてはいない回路のシミュレーションによっても取得可能であり、この場合には、設計済みの回路のＳパラメータは、既に可読媒体上に保存されている。このケースにおいては、回路のプロトタイプの製造に時間と費用を費やす前に、本方法を有利に使用して、回路の高周波性能を予測し、設計に対する補正を実現することができる。インパルス応答変換を使用して第１および第２入力／出力シングルエンド端子経路のシングルエンドＳパラメータを時間ドメインの等価物に変換することにより、適切な初期遅延値を判定する。そして、２つの信号経路の電気的な長さの差を初期遅延値として設定する（１５０１）。次いで、この遅延値に等しい値を有する無損失遅延ラインを、ＤＵＴ１００の差動ポートを構成するシングルエンド端子の中の１つに数学的に組み込む（１５０２）。残りのすべてのシングルエンド端子には、単位行列を組み込む。そして、遅延ライン４００と組み合わせられた平衡回路のＳパラメータを算出する（１５０４）。次いで、この算出したＳパラメータから、遅延値を有する遅延ラインと組み合わせられたＤＵＴ１００の混合モードＳパラメータを判定する（１５０６）。そして、この混合モードＳパラメータの純粋な差動および差動／コモンモード伝送インパルス応答変換をデジタルビットパターンと畳み込むことによって実行するシミュレーションに基づいて、この複合回路の差動出力応答が改善されているかどうかを評価することができる。この結果、改善されている場合には（１５０８）、回路設計者は、その予測した改善に基づいて適切な遅延ラインを追加し、改善された回路を製造することができる（１５１０）。一方、改善が不十分な場合には（１５１２）、シミュレーションによって最適な遅延値に収束するまで、組み込み対象の遅延の異なる量および場所によって、このシミュレーションを反復することができる。
【００１６】
以上、本発明の実施例を図示および説明したが、当業者であれば、本発明の原理と精神を逸脱することなく、これらの実施例を変更することが可能であることを理解するであろう。本発明の範囲は、添付の請求項およびその等価物に定義されているとおりである。また、本発明の実施の態様について、以下に例示列挙する。
【００１７】
（実施態様１）
平衡回路１００を製造する方法であって、
前記平衡回路のＳパラメータを取得する段階１５００であって、前記平衡回路は、少なくとも４つのシングルエンド端子１０６、１０８、１１０、１１２を有している、段階と、
遅延値４００を有する遅延ラインと組み合わせられた前記平衡回路の差動／コモンモード変換混合モード伝送Ｓパラメータ５０２の大きさを削減する前記平衡回路１００の前記シングルエンド端子の中の１つ１１０に組み込む前記遅延値４００を判定する段階１５０１〜１５０８と、
前記遅延値を実質的に有する遅延ラインと組み合わせられた前記平衡回路を製造する段階１５１０と、
を有することを特徴とする製造方法。
【００１８】
（実施態様２）
遅延値を判定する前記段階は、前記シングルエンド端子１０６〜１１２のＳパラメータを取得する段階と、第１入力および出力シングルエンド端子１０６、１１０と第２入力および出力シングルエンド端子１０８、１１２間の伝送パラメータのインパルス応答時間ドメイン変換を取得する段階と、前記第１入力および出力シングルエンド端子ならびに前記第２入力および出力シングルエンド端子間における、前記遅延値４００を表す電気的な長さの差を判定する段階と、を更に有することを特徴とする実施態様１記載の製造方法。
【００１９】
（実施態様３）
前記平衡回路１００に前記遅延値４００を数学的に組み込むことにより１５０２、最適遅延値を判定する段階と、前記遅延値４００と組み合わせられた前記平衡回路１００の前記混合モードＳパラメータを判定する段階１５０６と、前記遅延値４００を調節して、前記遅延値４００と組み合わせられた前記平衡回路１００の前記差動／コモンモード変換混合モード伝送パラメータ５０２を極小化する段階と、を更に有する実施態様２記載の製造方法。
【００２０】
（実施態様４）
最適遅延値を判定する前記段階は、前記差動／コモンモード変換混合モード伝送パラメータをインパルス関数時間ドメイン等価物に変換する段階と、前記変換された差動／コモンモード変換混合モード伝送パラメータをデジタルビットシーケンスと畳み込むことによってシミュレートされた差動／コモンモード出力応答エラー８０２を生成する段階と、前記遅延値を調節して、前記シミュレートされた差動／コモンモード出力応答エラーの振幅を極小化する段階と、を更に有することを特徴とする実施態様３記載の製造方法。
【００２１】
（実施態様５）
前記混合モードＳパラメータの純粋な差動伝送応答をインパルス応答時間ドメイン表現に変換する段階と、前記時間ドメイン表現をデジタルビットパターンと畳み込むことによって前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の出力応答９００をシミュレートする段階と、を更に有する実施態様１記載の製造方法。
【００２２】
（実施態様６）
差動／コモンモード伝送混合モードＳパラメータをインパルス応答時間ドメイン表現に変換する段階と、前記インパルス応答時間ドメイン表現をデジタルビットパターンと畳み込むことによって前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の差動／コモンモード変換出力応答エラー８０２を生成する段階と、を更に有する実施態様１記載の製造方法。
【００２３】
（実施態様７）
前記遅延値を判定する段階は、前記デジタルビットパターンに対する前記遅延ラインと組み合わせられた前記平衡回路の前記差動／コモンモード変換出力応答エラー８０２の振幅を極小化するべく前記遅延値４００を選択する段階を更に有することを特徴とする実施態様６記載の製造方法。
【図面の簡単な説明】
【００２４】
【図１】２ポート平衡被検装置（本明細書においては、「ＤＵＴ（ＤｅｖｉｃｅＵｎｄｅｒ  Ｔｅｓｔ）」と呼ぶ）を示している。
【図２】ＤＵＴのＳパラメータ計測のために、ＶＮＡ、４ポートマルチポート試験セット、およびアダプタシステムに接続された２ポート平衡ＤＵＴを示している。
【図３】未補正のＤＵＴの計測Ｓパラメータから算出された混合モードＳパラメータのグラフである。
【図４】シングルエンドポートの中の１つにおいて無損失遅延ラインと組み合わせられており、残りの３つのシングルエンドポートにおいては単位行列を有する２ポート平衡ＤＵＴの図である。
【図５】図２に示されている遅延ラインおよび単位行列と組み合わせられたＤＵＴの計測Ｓパラメータから算出された混合モードＳパラメータのグラフである。
【図６】未補正のＤＵＴの図３に示されている混合モードＳパラメータの時間ドメインインパルス応答変換のグラフである。
【図７】未補正のＤＵＴの図５に示されている混合モードＳパラメータの時間ドメインインパルス応答変換のグラフである。
【図８】図６の差動／コモンモード変換伝送パラメータの時間ドメインインパルス応答変換とデジタルビットパターンの畳み込みと重ね合わせられた図７の純粋な差動伝送パラメータの時間ドメインインパルス応答変換と同一デジタルビットパターンの畳み込みのグラフである。
【図９】デジタルビットパターンに対する純粋な差動出力応答のシミュレートされたグラフィカルな時間ドメイン表現と、それぞれ２．５ギガビット／秒のデータ伝送レートにおけるデジタルビット入力パターンに対する差動／コモンモード出力応答エラーと加算された純粋な差動出力応答のグラフィカルな時間ドメイン表現である。
【図１０】デジタルビットパターンに対する純粋な差動出力応答のシミュレートされたグラフィカルな時間ドメイン表現と、５．０ギガビット／秒のデータ伝送レートにおけるデジタルビット入力パターンに対する差動／コモンモード出力応答エラーと加算された純粋な差動出力応答のグラフィカルな時間ドメイン表現である。
【図１１】デジタルビットパターンに対する純粋な差動出力応答のシミュレートされたグラフィカルな時間ドメイン表現と、１０ギガビット／秒のデータ伝送レートにおけるデジタルビット入力パターンに対する差動／コモンモード出力応答エラーと加算された純粋な差動出力応答のグラフィカルな時間ドメイン表現である。
【図１２】デジタルビットパターンに対する差動出力応答をシミュレートするべくデジタルビットパターンと畳み込まれた図７の純粋な差動伝送パラメータのグラフィカルな時間ドメイン表現と、１０ギガビット／秒のデータ伝送レートにおける差動／コモンモード出力応答エラーをシミュレートするべくデジタルビットパターンと畳み込まれた図７の差動／コモンモード変換伝送パラメータのグラフィカルな時間ドメイン表現である。
【図１３】デジタルビットパターンに対する純粋な差動出力応答のグラフィカルな時間ドメイン表現と、１０ギガビット／秒のデータ伝送レートにおける補正済みＤＵＴのデジタルビットパターンに対する差動／コモンモード出力応答と組み合わせられた純粋な差動出力応答のグラフィカルな時間ドメイン表現である。
【図１４】本開示内容による方法の一実施例を示すグラフィカルなフローチャートである。
【符号の説明】
【００２５】
１００  平衡回路
１０６、１０８、１１０、１１２  シングルエンド端子
４００  遅延値
５０２  差動／コモンモード変換混合モード伝送Ｓパラメータ
８０２  差動／コモンモード変換出力応答エラー
９００  遅延ラインと組み合わせられた平衡回路の出力応答
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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