(57)【要約】【課題】  リファレンスセルを有する強誘電体記憶装置において、１個のリファレンスセルと複数個のノーマルセルとが対応する場合に、それ等ノーマルセルの書き込み又は読み出しが繰り返されても、対応するリファレンスセルのデータの書き換え回数特性の劣化を低減する。【解決手段】  ノーマルセルの“Ｌ”データ書き込み時間（１）、“Ｈ”データ書き込み時間（２）又はデータ読み出し時間（３）に対して、各々、リファレンスセルの“Ｌ”データ書き込み時間（４）、“Ｈ”データ書き込み時間（５）又はデータ読み出し時間（６）が短くなるように制御する。これにより、リファレンスセルに印加されるストレスが低減されて、信頼性が向上すると共に、リファレンスセルの再書き込み時間が短縮されて高速化が図られる。【選択図】  図１
2005235366.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１個のリファレンスセルと、
前記１個のリファレンスセルに対応する複数のノーマルセルと、
前記リファレンスセル及び前記ノーマルセルに対するアクセスを制御する制御回路とを備え、
前記制御回路は、
前記リファレンスセルの“Ｈ”データの書き込み時間に対する前記各ノーマルセルの“Ｈ”データの書き込み時間、前記リファレンスセルの“Ｌ”データの書き込み時間に対する前記各ノーマルセルの“Ｌ”データの書き込み時間、又は前記リファレンスセルの読み出し時間に対する前記各ノーマルセルの読み出し時間の３組の処理時間において、少なくとも１組については、前記リファレンスセルの処理時間を前記ノーマルセルの処理時間よりも短く設定する
ことを特徴とする強誘電体記憶装置。
【請求項２】
前記請求項１記載の強誘電体記憶装置において、
前記複数のノーマルセルのうち１つからのデータが読み出されるノーマルビット線と、
前記リファレンスセルからのデータが読み出されるリファレンスビット線と、
前記ノーマルビット線と前記リファレンスビット線との電位差を増幅するセンスアンプとを備え、
前記制御回路は、
前記リファレンスセルの“Ｈ”データ又は“Ｌ”データの書き込み時間を、前記ノーマルセル及び前記リファレンスセルからの両データの読み出し時に前記ノーマルビット線と前記リファレンスビット線との電位差が前記センスアンプの感度となる時間以上に設定する
ことを特徴とする強誘電体記憶装置。
【請求項３】
前記請求項１記載の強誘電体記憶装置において、
前記複数のノーマルセルのうち１つからのデータが読み出されるノーマルビット線と、
前記リファレンスセルからのデータが読み出されるリファレンスビット線と、
前記ノーマルビット線と前記リファレンスビット線との電位差を増幅するセンスアンプとを備え、
前記制御回路は、
前記リファレンスセルの読み出し時間を、前記ノーマルセル及び前記リファレンスセルからの両データの読み出し時に前記ノーマルビット線と前記リファレンスビット線との電位差が前記センスアンプの感度となる時間以上に設定する
ことを特徴とする強誘電体記憶装置。
【請求項４】
前記請求項１記載の強誘電体記憶装置において、
前記制御回路は、
前記リファレンスセルの“Ｈ”データの書き込み時間を、前記ノーマルセルの“Ｈ”データの書き込み時間よりも短く設定する
ことを特徴とする強誘電体記憶装置。
【請求項５】
前記請求項４記載の強誘電体記憶装置において、
前記制御回路は、
前記リファレンスセルの“Ｈ”データの書き込み時間を、前記リファレンスセルの“Ｌ”データの書き込み時間よりも短く設定する
ことを特徴とする強誘電体記憶装置。
【請求項６】
前記請求項１記載の強誘電体記憶装置において、
前記制御回路は、
前記リファレンスセルの“Ｌ”データの書き込み時間を、前記ノーマルセルの“Ｌ”データの書き込み時間よりも短く設定する
ことを特徴とする強誘電体記憶装置。
【請求項７】
前記請求項６記載の強誘電体記憶装置において、
前記制御回路は、
前記リファレンスセルの“Ｌ”データの書き込み時間を、前記リファレンスセルの“Ｈ”データの書き込み時間よりも短く設定する
ことを特徴とする強誘電体記憶装置。
【請求項８】
前記請求項１記載の強誘電体記憶装置において、
前記制御回路は、
前記リファレンスセルの読み出し時間を、前記ノーマルセルの読み出し時間よりも短く設定する
ことを特徴とする強誘電体記憶装置。
【請求項９】
前記請求項８記載の強誘電体記憶装置において、
前記複数のノーマルセルのうち１つからのデータが読み出されるノーマルビット線と、
前記リファレンスセルからのデータが読み出されるリファレンスビット線と、
前記ノーマルビット線と前記リファレンスビット線との電位差を増幅するセンスアンプとを備え、
前記制御回路は、
前記リファレンスセルの読み出し時間を、前記ノーマルセル及びリファレンスセルからの両データの読み出し時に前記ノーマルビット線と前記リファレンスビット線との電位差が前記センスアンプの感度となる時間以上に設定する
ことを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマルセル及びリファレンスセルを有する強誘電体記憶装置に関し、特に、リファレンスセルに印加されるストレスの軽減して、高信頼性を実現する技術に関する。
【背景技術】
【０００２】
近年、強誘電体記憶装置は、プロセスの微細化と大容量化に伴って、現状の２トランジスタ２強誘電体キャパシタ（２Ｔ２Ｃ）型のメモリセルから、メモリセルサイズを縮小することができる１トランジスタ１強誘電体キャパシタ（１Ｔ１Ｃ）型のメモリセルが採用されている。１Ｔ１Ｃ型のメモリセルは、通常の２Ｔ２Ｃ型のメモリセルに加えてリファレンスセルを必要とするので、高速化及び高信頼性を実現するためには、リファレンスセルの書き込み時間、又は、読み出し時間を短縮することが重要となってきている。
【０００３】
以下、従来の強誘電体記憶装置について、図面を参照しながら説明する。尚、ここに示す従来例に関する技術は特許文献１や非特許文献１に記載されている。
【０００４】
図７は、強誘電体記憶装置内のメモリセルキャパシタで使用する強誘電体のヒステリシス特性を示す図、図８は従来の強誘電体記憶装置の動作タイミングを示す図、図９は従来の強誘電体記憶装置の回路構成の詳細図、図１０は従来の強誘電体記憶装置の回路構成の概略図である。
【０００５】
図９及び図１０において、ＲＭＣ０はデータの書き込み及び読み出しを行う第１のリファレンスセルであり、ドレインが第１のリファレンスビット線ＢＬ０に接続され、ゲートがリファレンスワード線ＲＷＬに接続される第１のＭＯＳトランジスタＴ０と、一端が第１のＭＯＳトランジスタＴ０のソースに接続されて、その接続点を第１のストレージノードＳＴ０とし、他端がリファレンスセルプレート線ＲＣＰに接続される第１の強誘電体キャパシタＣ０とから構成される。
【０００６】
ＲＭＣ１はデータの書き込み及び読み出しを行う第２のリファレンスセルであり、ドレインが第３のリファレンスビット線ＢＬ２に接続され、ゲートが前記リファレンスワード線ＲＷＬに接続される第２のＭＯＳトランジスタＴ１と、一端が第２のＭＯＳトランジスタＴ１のソースに接続されて、その接続点を第２のストレージノードＳＴ１とし、他端が前記リファレンスセルプレート線ＲＣＰに接続される第２の強誘電体キャパシタＣ１とから構成される。
【０００７】
ＲＭＣ２はデータの書き込み及び読み出しを行う第３のリファレンスセルであり、ドレインが第５のリファレンスビット線ＢＬ４に接続され、ゲートがリファレンスワード線ＲＷＬに接続される第１１のＭＯＳトランジスタＴ１０と、一端が第１１のＭＯＳトランジスタＴ１０のソースに接続されて、その接続点を第５のストレージノードＳＴ４とし、他端がリファレンスセルプレート線ＲＣＰに接続される第５の強誘電体キャパシタＣ４とから構成される。
【０００８】
ＲＭＣ３はデータの書き込み及び読み出しを行う第４のリファレンスセルであり、ドレインが第７のリファレンスビット線ＢＬ６に接続され、ゲートがリファレンスワード線ＲＷＬに接続される第１２のＭＯＳトランジスタＴ１１と、一端が第１２のＭＯＳトランジスタＴ１１のソースに接続されて、その接続点を第６のストレージノードＳＴ５とし、他端がリファレンスセルプレート線ＲＣＰに接続される第６の強誘電体キャパシタＣ５とから構成される。
【０００９】
また、図９及び図１０において、ＭＣ０、ＭＣ１、ＭＣ２及びＭＣ３、並びにＣ０ｎ、ＭＣ１ｎ、ＭＣ２ｎ及びＭＣ３ｎはノーマルセルである。ＭＣ０はデータの書き込み及び読み出しを行う第１のメモリセルであり、ドレインが第２のノーマルビット線ＢＬ１に接続され、ゲートがワード線ＷＬに接続される第９のＭＯＳトランジスタＴ８と、一端が前記第９のＭＯＳトランジスタＴ８に接続され、他端がセルプレート線ＣＰに接続される第３の強誘電体キャパシタＣ２とから構成される。
【００１０】
ＭＣ１はデータの書き込み及び読み出しを行う第２のメモリセルであり、ドレインが第４のノーマルビット線ＢＬ３に接続され、ゲートがワード線ＷＬに接続される第１０のＭＯＳトランジスタＴ９と、一端が第１０のＭＯＳトランジスタＴ９に接続され、他端がセルプレート線ＣＰに接続される第４の強誘電体キャパシタＣ３とから構成される。
【００１１】
ＭＣ２はデータの書き込み及び読み出しを行う第３のメモリセルであり、ドレインが第６のノーマルビット線ＢＬ５に接続され、ゲートがワード線ＷＬに接続される第１９のＭＯＳトランジスタＴ１８と、一端が第１９のＭＯＳトランジスタＴ１８に接続され、他端がセルプレート線ＣＰに接続される第７の強誘電体キャパシタＣ６とから構成される。
【００１２】
ＭＣ３はデータの書き込み及び読み出しを行う第４のメモリセルであり、ドレインが第８のノーマルビット線ＢＬ７に接続され、ゲートがワード線ＷＬに接続される第２０のＭＯＳトランジスタＴ１９と、一端が第２０のＭＯＳトランジスタＴ１９に接続され、他端がセルプレート線ＣＰに接続される第８の強誘電体キャパシタＣ７とから構成される。
【００１３】
更に、ノーマルセルＭＣ０ｎ〜ＭＣ３ｎも前記ノーマルセルＭＣ０〜ＭＣ３と同一構成である。従って、その詳細な説明は省略する。
【００１４】
前記ノーマルセルＭＣ０〜ＭＣ３ｎは、行方向（ワード線方向）及び列方向（ビット線方向）に延びて配置され、同一列方向に配置された２個のノーマルセル（例えばＭＣ０、ＭＣ０ｎ）の間には、１個又は複数個の他のノーマルセル（図示せず）が配置されていて、１個のリファレンスセルＲＭＣ０には、このリファレンスセルＲＭＣ０と同一列に配置された複数個のノーマルセルＭＣ０〜ＭＣ０ｎが対応する。同様に、リファレンスセルＲＭＣ１には、このリファレンスセルＲＭＣ１と同一列に配置された複数個のノーマルセルＭＣ１〜ＭＣ１ｎが対応し、リファレンスセルＲＭＣ２には複数個のノーマルセルＭＣ２〜ＭＣ２ｎが対応し、リファレンスセルＲＭＣ３には複数個のノーマルセルＭＣ３〜ＭＣ３ｎが対応する構成となっている。
【００１５】
加えて、図９及び図１０において、ＲＳＴ０は第１のリファレンスセルリセット回路であり、ゲートがリファレンスセルリセット起動信号線ＲＳＴに接続され、ソースが前記第１のリファレンスセルＲＭＣ０の第１のストレージノードＳＴ０に接続される第３のＭＯＳトランジスタＴ２と、ゲートがリファレンスセルリセット起動信号線ＲＳＴに接続され、ソースが接地電位に接続され、ドレインが第２のリファレンスセルＲＭＣ１の第２のストレージノードＳＴ１に接続される第４のＭＯＳトランジスタＴ３とから構成される。
【００１６】
ＲＳＴ１は第２のリファレンスセルリセット回路であり、ゲートがリファレンスセルリセット起動信号線ＲＳＴに接続され、ソースが第３のリファレンスセルＲＭＣ２の第５のストレージノードＳＴ４に接続される第１３のＭＯＳトランジスタＴ１２と、ゲートがリファレンスセルリセット起動信号線ＲＳＴに接続され、ソースが接地電位に接続され、ドレインが第４のリファレンスセルＲＭＣ３の第６のストレージノードＳＴ５に接続される第１４のＭＯＳトランジスタＴ１３とから構成される。
【００１７】
ＲＦＤＲ０は第１のリファレンスセルリセットドライバーであり、ゲートが第２のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ３に接続され、ソースに電源電位が供給される第５のＭＯＳトランジスタＴ４と、ゲートが第１のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ２に接続され、ソースが接地に接続される第６のＭＯＳトランジスタＴ５と、ゲートが第３のリファレンスセルリセットドライバー起動信号線ＲＤＩＮ４に接続され、ソースが接地に接続される第７のＭＯＳトランジスタＴ６とを有し、３つのＭＯＳトランジスタ各々のドレインは第１のリファレンスセルリセット回路ＲＳＴ０の有する第３のＭＯＳトランジスタＴ２のソースに接続される。
【００１８】
ＲＦＤＲ１は第２のリファレンスセルリセットドライバーであり、ゲートが第２のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ３に接続され、ソースに電源電位が供給される第１５のＭＯＳトランジスタＴ１４と、ゲートが第１のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ２に接続され、ソースが接地に接続される第１６のＭＯＳトランジスタＴ１５と、ゲートが第３のリファレンスセルリセットドライバー起動信号線ＲＤＩＮ４に接続され、ソースが接地電位に接続される第１７のＭＯＳトランジスタＴ１６とを有し、３つのＭＯＳトランジスタ各々のドレインは第２のリファレンスセルリセット回路ＲＳＴ１の有する第１３のＭＯＳトランジスタＴ１２のソースに接続される。
【００１９】
Ｔ７は第１のリファレンスビット線ＢＬ０と第３のリファレンスビット線ＢＬ２とをドレイン−ソースで接続し、ゲートがリファレンスレベルイコライズ起動信号線ＲＥＱに接続される第８のＭＯＳトランジスタであり、Ｔ１７は第５のリファレンスビット線ＢＬ４と第７のリファレンスビット線ＢＬ６とをドレイン−ソースで接続し、ゲートがリファレンスレベルイコライズ起動信号線ＲＥＱに接続される第１８のＭＯＳトランジスタである。
【００２０】
ＳＡはセンスアンプであり、第１のリファレンスビット線ＢＬ０と第２のノーマルビット線ＢＬ１との電位差、第３のリファレンスビット線ＢＬ２と第４のノーマルビット線ＢＬ３との電位差、第５のリファレンスビット線ＢＬ４と第６のノーマルビット線ＢＬ５との電位差、及び、第７のリファレンスビット線ＢＬ６と第８のノーマルビット線ＢＬ７との電位差を、センスアンプ起動信号ＳＡＥがＨの時に増幅する。
【００２１】
ＰＥＲＩ０は第１の周辺回路であり、リファレンスワード線ＲＷＬ、ワード線ＷＬ０〜ＷＬｎ、リファレンスセルプレート線ＲＣＰ、セルプレート線ＣＰ０〜ＣＰｎ、リファレンスセルリセット起動信号線ＲＳＴ、リファレンスレベルイコライズ起動信号線ＲＥＱ、第１のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ２、第２のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ３、第３のリファレンスセルリセットドライバー起動信号線ＲＤＩＮ４及びセンスアンプ起動信号線ＳＡＥとに接続され、リファレンスセルＲＭＣ０〜ＲＭＣ３、リファレンスセルリセット回路ＲＳＴ０〜ＲＳＴ１、リファレンスセルリセットドライバーＲＦＤＲ０〜ＲＦＤＲ１、メモリセルＭＣ０〜ＭＣ３、センスアンプＳＡ、及びＭＯＳトランジスタＴ７、Ｔ１７を制御する。
【００２２】
この従来の強誘電体記憶装置の回路動作について、図８のタイミング図と図７の強誘電体記憶装置内のメモリセルの強誘電体キャパシタＣ０〜Ｃ７を構成する強誘電体のヒステリシス特性を示す図とを参照しながら説明する。
【００２３】
図７において、横軸は強誘電体キャパシタに印加される電圧であり、ビット線電圧を基準としてプレート線に印加される電圧を示す。縦軸はその時の強誘電体キャパシタの電荷を示している。強誘電体キャパシタでは、図７に示すように、両端子間の印加電圧が０の時でも点Ａ及び点Ｇのように残留分極が生じる。この残留分極特性を利用して不揮発性のデータを記憶する強誘電体記憶装置を実現している。メモリセルキャパシタは、メモリセルのデータが“１”である場合には図７の点Ａの状態であり、また、メモリセルのデータが“０”である場合には、図７の点Ｇの状態である。
【００２４】
ここで、図９における第１の強誘電体キャパシタＣ０及び第２の強誘電体キャパシタＣ１をリファレンスセルＲＭＣ０、ＲＭＣ１内のキャパシタ、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３を通常のメモリセルＭＣ０、ＭＣ１内のキャパシタとする。第１及び第３の強誘電体キャパシタＣ０及びＣ２にデータ“１”が、第２及び第４の強誘電体キャパシタＣ１及びＣ３にデータ“０”が書き込まれた状態で、第３及び第４の強誘電体キャパシタＣ２、Ｃ３の各々からデータを読み出す場合、初期状態として、ワード線ＷＬ、セルプレート線ＣＰ、リファレンスレベルイコライズ起動信号ＲＥＱ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、センスアンプ起動信号ＳＡＥ、第１のリファレンスビット線ＢＬ０、第２のノーマルビット線ＢＬ１、第３のリファレンスビット線ＢＬ２及び第４のノーマルビット線ＢＬ３、リファレンスセルリセット起動信号ＲＳＴ、第３のリファレンスセルリセットドライバー起動信号ＲＤＩＮ４、第１のストレージノードＳＴ０、第２のストレージノードＳＴ１を論理電圧“Ｌ”、第１のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ２、第２のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”とする。
【００２５】
先ず、図８に示すタイミングｔ０１において、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ”、タイミングｔ０２において、ワード線ＷＬ、リファレンスワード線ＲＷＬを各々論理電圧“Ｈ”、タイミングｔ０３において、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを各々論理電圧“Ｈ”とする。
【００２６】
これによって、図９における第１のＭＯＳトランジスタＴ０、第２のＭＯＳトランジスタＴ１、第９のＭＯＳトランジスタＴ８、第１０のＭＯＳトランジスタＴ９がオンし、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３には電圧が印加され、第８のＭＯＳトランジスタＴ７がオンし、第１のリファレンスビット線ＢＬ０と第３のリファレンスビット線ＢＬ２が導通される。このとき、第３の強誘電体キャパシタＣ２には“１”が書き込まれているので、図７の点Ａの状態から点Ｂの状態になり、電荷Ｑ１が第２のノーマルビット線ＢＬ１に読み出され、第４の強誘電体キャパシタＣ３には、“０”が書き込まれているので、図７の点Ｇの状態から点Ｅの状態になり、電荷Ｑ０が第４のノーマルビット線ＢＬ３に読み出される。一方、第１の強誘電体キャパシタＣ０には“１”が書き込まれているので、図７の点Ａの状態から点Ｃの状態になり、第２の強誘電体キャパシタＣ１には“０”が書き込まれているので、図７の点Ｇの状態から点Ｆの状態になり、電荷ＱＲが第１及び第３のリファレンスビット線ＢＬ０、ＢＬ２に読み出される。
【００２７】
次に、図８に示すタイミングｔ０５で、リファレンスセルプレート線ＲＣＰとセルプレート線ＣＰを論理電圧“Ｌ”とする。このとき、第３の強誘電体キャパシタＣ２は、図７の点Ｂの状態から点Ｊの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｅの状態から点Ｇの状態に、第１の強誘電体キャパシタＣ０は、図７の点Ｃの状態から点Ｋの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｆの状態から点Ｈの状態になる。
【００２８】
その後、図８に示すタイミングｔ０６で、リファレンスワード線ＲＷＬを論理電圧“Ｌ”にすると、第１の強誘電体キャパシタＣ０は、図７の点Ｋの状態から点Ｌの状態になり、第２の強誘電体キャパシタＣ１は、図７の点Ｈの状態から点Ｐの状態になる。
【００２９】
次に、図８に示すタイミングｔ０９で、センスアンプ起動信号ＳＡＥを論理電圧“Ｈ”とし、第１のリファレンスビット線ＢＬ０と第２のノーマルビット線ＢＬ１に読み出された電位差（図７に示す電位差Ｖ１）と、第３のリファレンスビット線ＢＬ２と第４のノーマルビット線ＢＬ３に読み出された電位差（図７に示す電位差Ｖ０）を各々センスアンプＳＡで増幅し、第３の強誘電体キャパシタＣ２から“１”を、第４の強誘電体キャパシタＣ３から“０”を読み出す。このとき、第３の強誘電体キャパシタＣ２は、図７の点Ｊの状態から点Ｉの状態に移行し、第４の強誘電体キャパシタＣ３は、図７の点Ｇの状態のままである。
【００３０】
一方、図８に示すタイミングｔ０７で、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”に、タイミングｔ０９で、第１のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ２を論理電圧“Ｌ”に、第２のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ３を論理電圧“Ｌ”に、リファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”とすると、第１の強誘電体キャパシタＣ０は、図７の点Ｌの状態から点Ｋの状態を経由して点Ｉの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｐの状態のままである。
【００３１】
また、図８に示すタイミングｔ１０で、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”にすると、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ｉの状態から点Ａの状態に、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｇの状態から点Ｄの状態になる。
【００３２】
その後、図８に示すタイミングｔ１２で、リファレンスセルプレート線ＲＣＰとセルプレート線ＣＰを論理電圧“Ｌ”にすると、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ａの状態から点Ｉの状態に、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｄの状態から点Ｇの状態になる。
【００３３】
次に、図８に示すタイミングｔ１４で、センスアンプ起動信号ＳＡＥを論理電圧“Ｌ”にすると、第３の強誘電体キャパシタＣ２は、図７の点Ｉの状態から点Ａの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｇの状態のままである。
【００３４】
そして、図８に示すタイミングｔ１４で、第２のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”にして第５のＭＯＳトランジスタＴ４をオフし、第３のリファレンスセルリセットドライバー起動信号ＲＤＩＮ４を論理電圧“Ｈ”にして第７のＭＯＳトランジスタＴ６をオンし、図８に示すタイミングｔ１５で第１のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ２を論理電圧“Ｈ”にして第６のＭＯＳトランジスタＴ５をオンし、第３のリファレンスセルリセットドライバー起動信号ＲＤＩＮ４を論理電圧“Ｌ”にして第７のＭＯＳトランジスタＴ６をオフすると、第１の強誘電体キャパシタＣ０は、図７の点Ｉの状態から点Ａの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｇの状態のままである。
【００３５】
最後に、図８に示すタイミングｔ１７で、ワード線ＷＬとリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｌ”にする。このとき、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ａの状態、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｇの状態にある。
【特許文献１】米国特許第６０２８７８３号明細書
【非特許文献１】Yeonbae Chung et  al., "A 3.3V 4Mb Nonvolatile Ferroelectric RAM with a Selectively-Driven Double-Pulsed Plate Read/Write-Back Scheme"; Symposium on VLSI Circuits Digest of Technical Papers , 1999,pp.97-98.
【発明の開示】
【発明が解決しようとする課題】
【００３６】
以上のように、従来の強誘電体記憶装置では、リファレンスセルＲＭＣ０〜ＲＭＣ３の“Ｌ”データの書き込み時間（図８に示す時間（４））とノーマルセルＭＣ０〜ＭＣ３ｎの“Ｌ”データの書き込み時間（図８に示す時間（１））とが同じに設定されている。また、リファレンスセルの“Ｈ”データの書き込み時間（図８に示す時間（５））とノーマルセルの“Ｈ”データの書き込み時間（図８に示す時間（２））とが同じに設定され、更には、リファレンスセルの読み出し時間（図８に示す時間（６））とノーマルセルの読み出し時間（図８に示す時間（３））とが同じに設定されている。
【００３７】
しかしながら、リファレンスセルを有する強誘電体記憶装置において、多数個の同一列のノーマルセル（例えばＭＣ０〜ＭＣ０ｎ）に対して１個のリファレンスセルＲＭＣ０が対応する場合に、その多数個のノーマルセルＭＣ０〜ＭＣ０ｎのうち任意の１個がアクセスされる毎に、同時にリファレンスセルＲＭＣ０もアクセスされるために、そのノーマルセルＭＣ０〜ＭＣ０ｎとリファレンスセルＲＭＣ０との書き込み時間や読み出し時間が同一時間であるために、そのリファレンスセルＲＭＣ０には、１個のノーマルセル（例えばＭＣ０）にかかるストレスの数倍（ノーマルセルの個数倍）のストレスが印加される。その結果、ノーマルセルＭＣ０〜ＭＣ０ｎよりもアクセス回数の多いリファレンスセルＲＭＣ０の書き換え特性を始めとする各種特性が、ノーマルセルＭＣ０〜ＭＣ０ｎの各種特性よりも悪化することになる。
【００３８】
本発明は、前記従来の問題点に着目し、この問題点を解決するものであり、その目的は、複数個のノーマルセルに対して１個のリファレンスセルが対応する場合に、そのリファレンスセルの総合的なストレスを低減して、高信頼性を実現する強誘電体記憶装置を提供することにある。
【課題を解決するための手段】
【００３９】
前記目的を達成するために、本発明では、複数個のノーマルセルに対して１個のリファレンスセルが対応する場合に、複数個のノーマルセルの書き込み時間又は読み出し時間に対して、対応する１個のリファレンスセルの書き込み時間又は読み出し時間を短く設定することにより、そのリファレンスセルにかかる総合的なストレスを低減して、高信頼性及び高速化を実現することとする。
【００４０】
すなわち、請求項１記載の発明の強誘電体記憶装置は、少なくとも１個のリファレンスセルと、前記１個のリファレンスセルに対応する複数のノーマルセルと、前記リファレンスセル及び前記ノーマルセルに対するアクセスを制御する制御回路とを備え、前記制御回路は、前記リファレンスセルの“Ｈ”データの書き込み時間に対する前記各ノーマルセルの“Ｈ”データの書き込み時間、前記リファレンスセルの“Ｌ”データの書き込み時間に対する前記各ノーマルセルの“Ｌ”データの書き込み時間、又は前記リファレンスセルの読み出し時間に対する前記各ノーマルセルの読み出し時間の３組の処理時間において、少なくとも１組については、前記リファレンスセルの処理時間を前記ノーマルセルの処理時間よりも短く設定することを特徴とする。
【００４１】
請求項２記載の発明は、前記請求項１記載の強誘電体記憶装置において、前記複数のノーマルセルのうち１つからのデータが読み出されるノーマルビット線と、前記リファレンスセルからのデータが読み出されるリファレンスビット線と、前記ノーマルビット線と前記リファレンスビット線との電位差を増幅するセンスアンプとを備え、前記制御回路は、前記リファレンスセルの“Ｈ”データ又は“Ｌ”データの書き込み時間を、前記ノーマルセル及び前記リファレンスセルからの両データの読み出し時に前記ノーマルビット線と前記リファレンスビット線との電位差が前記センスアンプの感度となる時間以上に設定することを特徴とする。
【００４２】
請求項３記載の発明は、前記請求項１記載の強誘電体記憶装置において、前記複数のノーマルセルのうち１つからのデータが読み出されるノーマルビット線と、前記リファレンスセルからのデータが読み出されるリファレンスビット線と、前記ノーマルビット線と前記リファレンスビット線との電位差を増幅するセンスアンプとを備え、前記制御回路は、前記リファレンスセルの読み出し時間を、前記ノーマルセル及び前記リファレンスセルからの両データの読み出し時に前記ノーマルビット線と前記リファレンスビット線との電位差が前記センスアンプの感度となる時間以上に設定することを特徴とする。
【００４３】
請求項４記載の発明は、前記請求項１記載の強誘電体記憶装置において、前記制御回路は、前記リファレンスセルの“Ｈ”データの書き込み時間を、前記ノーマルセルの“Ｈ”データの書き込み時間よりも短く設定することを特徴とする。
【００４４】
請求項５記載の発明は、前記請求項４記載の強誘電体記憶装置において、前記制御回路は、前記リファレンスセルの“Ｈ”データの書き込み時間を、前記リファレンスセルの“Ｌ”データの書き込み時間よりも短く設定することを特徴とする。
【００４５】
請求項６記載の発明は、前記請求項１記載の強誘電体記憶装置において、前記制御回路は、前記リファレンスセルの“Ｌ”データの書き込み時間を、前記ノーマルセルの“Ｌ”データの書き込み時間よりも短く設定することを特徴とする。
【００４６】
請求項７記載の発明は、前記請求項６記載の強誘電体記憶装置において、前記制御回路は、前記リファレンスセルの“Ｌ”データの書き込み時間を、前記リファレンスセルの“Ｈ”データの書き込み時間よりも短く設定することを特徴とする。
【００４７】
請求項８記載の発明は、前記請求項１記載の強誘電体記憶装置において、前記制御回路は、前記リファレンスセルの読み出し時間を、前記ノーマルセルの読み出し時間よりも短く設定することを特徴とする。
【００４８】
請求項９記載の発明は、前記請求項８記載の強誘電体記憶装置において、前記複数のノーマルセルのうち１つからのデータが読み出されるノーマルビット線と、前記リファレンスセルからのデータが読み出されるリファレンスビット線と、前記ノーマルビット線と前記リファレンスビット線との電位差を増幅するセンスアンプとを備え、前記制御回路は、前記リファレンスセルの読み出し時間を、前記ノーマルセル及びリファレンスセルからの両データの読み出し時に前記ノーマルビット線と前記リファレンスビット線との電位差が前記センスアンプの感度となる時間以上に設定することを特徴とする。
【００４９】
以上により、請求項１〜９記載の発明の強誘電体記憶装置では、複数個のノーマルセルに対して１個のリファレンスセルが対応する場合に、制御回路が、前記１個のリファレンスセルの“Ｈ”データの書き込み時間、“Ｌ”データの書き込み時間、及びデータの読み出し時間の３者のうち、少なくとも１つを、各ノーマルセルの“Ｈ”データの書き込み時間、“Ｌ”データの書き込み時間、及びデータの読み出し時間に対して、短く設定するので、前記複数個のノーマルセルからデータの書き込みや読み出しが繰り返し行われても、対応する１個のリファレンスセルのデータの書き込みや読み出しは、それ等のノーマルセルでの書き込みや読み出しの回数と同数回行われるものの、リファレンスセルの１回当りの書き込み時間又は読み出し時間が短い分、その１個のリファレンスセルにかかる総合的なストレスが大幅に低減される。
【発明の効果】
【００５０】
以上説明したように、請求項１〜９記載の発明の強誘電体記憶装置によれば、複数個のノーマルセルに対して１個のリファレンスセルが対応する場合において、それ等のノーマルセルのデータの書き込み又は読み出し毎に、前記対応する１個のリファレンスセルが参照されるものの、そのリファレンスセルの書き込み時間又は読み出し時間が短かく設定されていて、そのリファレンスセルにかかる総合的なストレスが低減されるので、そのリファレンスセルの劣化を抑制できて、高信頼性を実現することができる。
【発明を実施するための最良の形態】
【００５１】
（第１の実施の形態）
以下に、本発明の第１の実施の形態について、図面を参照しながら説明する。
【００５２】
図２は本発明の第１の実施の形態の強誘電体記憶装置の回路構成の詳細図、図３は本発明の第１の実施の形態の強誘電体記憶装置の回路構成の概略図、図４は本発明の第１の実施の形態の強誘電体記憶装置の動作タイミングを示す図、また、図７は強誘電体記憶装置内のメモリセルキャパシタで使用する強誘電体のヒステリシス特性を示す図である。本実施の形態では、これら図２、図４及び図７を参照しながら説明する。
【００５３】
図２及び図３において、ＲＭＣ０、ＲＭＣ１、ＲＭＣ２及びＲＭＣ３はリファレンスセルである。ＲＭＣ０はデータの書き込み及び読み出しを行う第１のリファレンスセルであり、ドレインが第１のリファレンスビット線ＢＬ０に接続され、ゲートがリファレンスワード線ＲＷＬに接続される第１のＭＯＳトランジスタＴ０と、一端が第１のＭＯＳトランジスタＴ０のソースに接続されて、その接続点を第１のストレージノードＳＴ０とし、他端がリファレンスセルプレート線ＲＣＰに接続される第１の強誘電体キャパシタＣ０とから構成される。
【００５４】
ＲＭＣ１はデータの書き込み及び読み出しを行う第２のリファレンスセルであり、ドレインが第３のリファレンスビット線ＢＬ２に接続され、ゲートがリファレンスワード線ＲＷＬに接続される第２のＭＯＳトランジスタＴ１と、一端が第２のＭＯＳトランジスタＴ１のソースに接続されて、その接続点を第２のストレージノードＳＴ１とし、他端がリファレンスセルプレート線ＲＣＰに接続される第２の強誘電体キャパシタＣ１とから構成される。
【００５５】
ＲＭＣ２はデータの書き込み及び読み出しを行う第３のリファレンスセルであり、ドレインが第５のリファレンスビット線ＢＬ４に接続され、ゲートがリファレンスワード線ＲＷＬに接続される第１１のＭＯＳトランジスタＴ１０と、一端が第１１のＭＯＳトランジスタＴ１０のソースに接続されて、その接続点を第５のストレージノードＳＴ４とし、他端がリファレンスセルプレート線ＲＣＰに接続される第５の強誘電体キャパシタＣ４とから構成される。
【００５６】
ＲＭＣ３はデータの書き込み及び読み出しを行う第４のリファレンスセルであり、ドレインが第７のリファレンスビット線ＢＬ６に接続され、ゲートがリファレンスワード線ＲＷＬに接続される第１２のＭＯＳトランジスタＴ１１と、一端が第１２のＭＯＳトランジスタＴ１１のソースに接続されて、その接続点を第６のストレージノードＳＴ５とし、他端がリファレンスセルプレート線ＲＣＰに接続される第６の強誘電体キャパシタＣ５とから構成される。
【００５７】
また、図２及び図３において、ＭＣ０、ＭＣ１、ＭＣ２及びＭＣ３、並びにＣ０ｎ、ＭＣ１ｎ、ＭＣ２ｎ及びＭＣ３ｎはノーマルセルである。ＭＣ０はデータの書き込み及び読み出しを行う第１のメモリセル（ノーマルセル）であり、ドレインが第２のノーマルビット線ＢＬ１に接続され、ゲートがワード線に接続される第９のＭＯＳトランジスタと、一端を第９のＭＯＳトランジスタに接続され、他端をセルプレート線に接続される第３の強誘電体キャパシタＣ２とから構成される。
【００５８】
ＭＣ１はデータの書き込み及び読み出しを行う第２のメモリセル（ノーマルセル）であり、ドレインが第４のノーマルビット線ＢＬ３に接続され、ゲートがワード線ＷＬに接続される第１０のＭＯＳトランジスタＴ９と、一端を第１０のＭＯＳトランジスタＴ９に接続され、他端をセルプレート線ＣＰに接続される第４の強誘電体キャパシタＣ３とから構成される。
【００５９】
ＭＣ２はデータの書き込み及び読み出しを行う第３のメモリセルであり、ドレインが第６のノーマルビット線ＢＬ５に接続され、ゲートがワード線ＷＬに接続される第１９のＭＯＳトランジスタＴ１８と、一端を第１９のＭＯＳトランジスタＴ１８に接続され、他端をセルプレート線ＣＰに接続される第７の強誘電体キャパシタＣ６とから構成される。
【００６０】
ＭＣ３はデータの書き込み及び読み出しを行う第４のメモリセルであり、ドレインが第８のノーマルビット線ＢＬ７に接続され、ゲートがワード線ＷＬに接続される第２０のＭＯＳトランジスタＴ１９と、一端を第２０のＭＯＳトランジスタＴ１９に接続され、他端をセルプレート線ＣＰに接続される第８の強誘電体キャパシタＣ７とから構成される。
【００６１】
更に、ノーマルセルＭＣ０ｎ〜ＭＣ３ｎも前記ノーマルセルＭＣ０〜ＭＣ３と同一構成である。従って、その詳細な説明は省略する。
【００６２】
前記ノーマルセルＭＣ０〜ＭＣ３ｎは、行方向（ワード線方向）及び列方向（ビット線方向）に延びて配置され、同一列方向に配置された２個のノーマルセル（例えばＭＣ０、ＭＣ０ｎ）の間には、１個又は複数個の他のノーマルセル（図示せず）が配置されていて、１個のリファレンスセルＲＭＣ０には、このリファレンスセルＲＭＣ０と同一列に配置された複数個のノーマルセルＭＣ０〜ＭＣ０ｎが対応する。同様に、リファレンスセルＲＭＣ１には、このリファレンスセルＲＭＣ１と同一列に配置された複数個のノーマルセルＭＣ１〜ＭＣ１ｎが対応し、リファレンスセルＲＭＣ２には複数個のノーマルセルＭＣ２〜ＭＣ２ｎが対応し、リファレンスセルＲＭＣ３には複数個のノーマルセルＭＣ３〜ＭＣ３ｎが対応する構成となっている。
【００６３】
加えて、図２及び図３において、ＲＳＴ０は第１のリファレンスセルリセット回路であり、ゲートがリファレンスセルリセット起動信号線ＲＳＴに接続され、ソースが第１のリファレンスセルＲＭＣ０の第１のストレージノードＳＴ０に接続される第３のＭＯＳトランジスタＴ２と、ゲートがリファレンスセルリセット起動信号線ＲＳＴに接続され、ソースが接地電位に接続され、ドレインが第２のリファレンスセルＲＭＣ１の第２のストレージノードＳＴ１に接続される第４のＭＯＳトランジスタＴ３とから構成される。
【００６４】
ＲＳＴ１は第２のリファレンスセルリセット回路であり、ゲートがリファレンスセルリセット起動信号線ＲＳＴに接続され、ソースが第３のリファレンスセルＲＭＣ２の第５のストレージノードＳＴ４に接続される第１３のＭＯＳトランジスタＴ１２と、ゲートがリファレンスセルリセット起動信号線ＲＳＴに接続され、ソースが接地電位に接続され、ドレインが第４のリファレンスセルＲＭＣ３の第６のストレージノードＳＴ５に接続される第１４のＭＯＳトランジスタＴ１３とから構成される。
【００６５】
ＲＦＤＲ０は第１のリファレンスセルリセットドライバーであり、ゲートが第２のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ３に接続され、ソースが電源電位に接続される第５のＭＯＳトランジスタＴ４と、ゲートが第１のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ２に接続され、ソースが接地電位に接続される第６のＭＯＳトランジスタＴ５と、ゲートが第３のリファレンスセルリセットドライバー起動信号線ＲＤＩＮ４に接続され、ソースが接地電位に接続される第７のＭＯＳトランジスタＴ６とを有し、３つのＭＯＳトランジスタ各々のドレインは第１のリファレンスセルリセット回路ＲＳＴ０の有する第３のＭＯＳトランジスタＴ２のソースに接続される。
【００６６】
ＲＦＤＲ１は第２のリファレンスセルリセットドライバーであり、ゲートが第２のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ３に接続され、ソースが電源電位に接続される第１５のＭＯＳトランジスタＴ１４と、ゲートが第１のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ２に接続され、ソースが接地電位に接続される第１６のＭＯＳトランジスタＴ１５と、ゲートが第３のリファレンスセルリセットドライバー起動信号線ＲＤＩＮ４に接続され、ソースが接地電位に接続される第１７のＭＯＳトランジスタＴ１６とを有し、３つのＭＯＳトランジスタ各々のドレインは第２のリファレンスセルリセット回路ＲＳＴ１の有する第１３のＭＯＳトランジスタＴ１２のソースに接続される。
【００６７】
Ｔ７は第１のリファレンスビット線ＢＬ０と第３のリファレンスビット線ＢＬ２とをドレインーソースで接続し、ゲートがリファレンスセルレベルイコライズ起動信号線ＲＥＱに接続される第８のＭＯＳトランジスタであり、Ｔ１７は第５のリファレンスビット線ＢＬ４と第７のリファレンスビット線ＢＬ６とをドレインーソースで接続し、ゲートがリファレンスセルレベルイコライズ起動信号線ＲＥＱに接続される第１８のＭＯＳトランジスタである。
【００６８】
ＳＡはセンスアンプであり、第１のリファレンスビット線ＢＬ０と第２のノーマルビット線ＢＬ１との電位差、第３のリファレンスビット線ＢＬ２と第４のノーマルビット線ＢＬ３との電位差、第５のリファレンスビット線ＢＬ４と第６のノーマルビット線ＢＬ５との電位差、及び、第７のリファレンスビット線ＢＬ６と第８のビット線ＢＬ８との電位差をセンスアンプ起動信号ＳＡＥがＨの時に増幅する。
【００６９】
ＰＥＲＩ１は第２の周辺回路（制御回路）であり、リファレンスワード線ＲＷＬ、ワード線ＷＬ、リファレンスセルプレート線ＲＣＰ、セルプレート線ＣＰ、リファレンスセルリセット起動信号線ＲＳＴ、リファレンスセルレベルイコライズ起動信号線ＲＥＱ、第１のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ２、第２のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ３、第３のリファレンスセルリセットドライバー起動信号線ＲＤＩＮ４及びセンスアンプ起動信号線ＳＡＥとに接続され、リファレンスセル、リファレンスセルリセット回路、リファレンスセルリセットドライバー、メモリセル、センスアンプＳＡ、及び、ＭＯＳトランジスタＴ７、Ｔ１７を制御する。
【００７０】
この本発明の第１の実施の形態における強誘電体記憶装置の回路動作について、図４の動作タイミング図と図７の強誘電体記憶装置内のメモリセルキャパシタＣ０〜Ｃ７で使用する強誘電体のヒステリシス特性を示す図とを参照しながら説明する。
【００７１】
図７において、横軸は強誘電体キャパシタに印加される電圧であり、ビット線電圧を基準としてプレート線に印加される電圧を示す。縦軸はその時の強誘電体キャパシタの電荷を示している。強誘電体キャパシタでは、図７に示すように、両端子間の印加電圧が０の時でも点Ａ及び点Ｇのように残留分極が生じる。この残留分極特性を利用して不揮発性のデータを記憶する強誘電体記憶装置を実現している。メモリセルキャパシタは、メモリセルのデータが“１”である場合には図７の点Ａの状態であり、また、メモリセルのデータが“０”である場合には、図７の点Ｇの状態である。
【００７２】
ここで、図２における第１の強誘電体キャパシタＣ０及び第２の強誘電体キャパシタＣ１をリファレンスセル内のキャパシタ、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３を通常のメモリセル内のキャパシタとする。第１及び第３の強誘電体キャパシタＣ０及びＣ２にデータ“１”が、第２及び第４の強誘電体キャパシタＣ１及びＣ３にデータ“０”が書き込まれた状態で、第３及び第４の強誘電体キャパシタＣ２、Ｃ３の各々からデータを読み出す場合、初期状態として、ワード線ＷＬ、セルプレート線ＣＰ、リファレンスレベルイコライズ起動信号ＲＥＱ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、センスアンプ起動信号ＳＡＥ、第１のリファレンスビット線ＢＬ０、第２のノーマルビット線ＢＬ１、第３のリファレンスビット線ＢＬ２及び第４のノーマルビット線ＢＬ３、リファレンスセルリセット起動信号ＲＳＴ、第３のリファレンスセルリセットドライバー起動信号線ＲＤＩＮ４、第１のストレージノードＳＴ０、第２のストレージノードＳＴ１を論理電圧“Ｌ”、第１のリファレンスセルリセットドライバー起動信号線ＸＲＤＩＮ２、第２のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”とする。
【００７３】
先ず、図４に示すタイミングｔ０１において、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ”、タイミングｔ０２において、ワード線ＷＬ、リファレンスワード線ＲＷＬを論理電圧“Ｈ”、タイミングｔ０３において、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”とする。
【００７４】
これによって、図２における第１のＭＯＳトランジスタＴ０、第２のＭＯＳトランジスタＴ１、第９のＭＯＳトランジスタＴ８、第１０のＭＯＳトランジスタＴ９がオンし、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３には電圧が印加され、第８のＭＯＳトランジスタＴ７がオンし、第１のリファレンスビット線ＢＬ０と第３のリファレンスビット線ＢＬ２が導通される。このとき、第３の強誘電体キャパシタＣ２には“１”が書き込まれているので、図７の点Ａの状態から点Ｂの状態になり、電荷Ｑ１が第２のノーマルビット線ＢＬ１に読み出され、第４の強誘電体キャパシタＣ３には、“０”が書き込まれているので、図７の点Ｇの状態から点Ｅの状態になり、電荷Ｑ０が第４のノーマルビット線ＢＬ３に読み出される。一方、第１の強誘電体キャパシタＣ０には“１”が書き込まれているので、図７の点Ａの状態から点Ｃの状態になり、第２の強誘電体キャパシタＣ１には“０”が書き込まれているので、図７の点Ｇの状態から点Ｆの状態になり、電荷ＱＲが第１及び第３のリファレンスビット線ＢＬ０、ＢＬ２に読み出される。
【００７５】
次に、図４に示すタイミングｔ０５で、リファレンスセルプレート線ＲＣＰとセルプレート線ＣＰを論理電圧“Ｌ”とする。このとき、第３の強誘電体キャパシタＣ２は、図７の点Ｂの状態から点Ｊの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｅの状態から点Ｇの状態に、第１の強誘電体キャパシタＣ０は、図７の点Ｃの状態から点Ｋの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｆの状態から点Ｈの状態になる。
【００７６】
その後、図４に示すタイミングｔ０６で、リファレンスワード線ＲＷＬを論理電圧“Ｌ”にすると、第１の強誘電体キャパシタＣ０は、図７の点Ｋの状態から点Ｌの状態、第２の強誘電体キャパシタＣ１は、図７の点Ｈの状態から点Ｐの状態になる。
【００７７】
次に、図４に示すタイミングｔ０９で、センスアンプ起動信号ＳＡＥを論理電圧“Ｈ”とし、第１のリファレンスビット線ＢＬ０と第２のノーマルビット線ＢＬ１に読み出された電位差（図７に示す電位差Ｖ１）と、第３のリファレンスビット線ＢＬ２と第４のノーマルビット線ＢＬ３に読み出された電位差（図７に示す電位差Ｖ０）を各々センスアンプＳＡで増幅し、第３の強誘電体キャパシタＣ２から“１”を、第４の強誘電体キャパシタＣ３から“０”を読み出す。このとき、第３の強誘電体キャパシタＣ２は、図７の点Ｊの状態から点Ｉの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｇの状態のままである。
【００７８】
一方、図４に示すタイミングｔ０７で、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”に、タイミングｔ０９で、第１のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ２を論理電圧“Ｌ”に、第２のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ３を論理電圧“Ｌ”に、リファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”とすると、第１の強誘電体キャパシタＣ０は、図７の点Ｌの状態から点Ｋの状態を経由して点Ｉの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｐの状態のままである。
【００７９】
また、図４に示すタイミングｔ１０で、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”にすると、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ｉの状態から点Ａの状態に、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｇの状態から点Ｄの状態になる。
【００８０】
その後、図４に示すタイミングｔ１２で、リファレンスセルプレート線ＲＣＰとセルプレート線ＣＰを論理電圧“Ｌ”にすると、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ａの状態から点Ｉの状態に、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｄの状態から点Ｇの状態になる。
【００８１】
次に、図４に示すタイミングｔ１４で、センスアンプ起動信号ＳＡＥを論理電圧“Ｌ”にすると、第３の強誘電体キャパシタＣ２は、図７の点Ｉの状態から点Ａの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｇの状態のままである。
【００８２】
そして、図４に示すタイミングｔ１３で、第２のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”にして第５のＭＯＳトランジスタＴ４をオフし、第３のリファレンスセルリセットドライバー起動信号ＲＤＩＮ４を論理電圧“Ｈ”にして第７のＭＯＳトランジスタＴ６をオンし、図４に示すタイミングｔ１４で第１のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ２を論理電圧“Ｈ”にして第６のＭＯＳトランジスタＴ５をオンし、第３のリファレンスセルリセットドライバー起動信号ＲＤＩＮ４を論理電圧“Ｌ”にして第７のＭＯＳトランジスタＴ６をオフすると、第１の強誘電体キャパシタＣ０は、図７の点Ｉの状態から点Ａの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｇの状態のままである。
【００８３】
最後に、図４に示すタイミングｔ１７で、ワード線ＷＬとリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｌ”にする。このとき、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ａの状態、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｇの状態にある。
【００８４】
ここで、本第１の実施の形態の強誘電体記憶装置では、リファレンスセルの“Ｈ”データの書き込み時間（図４に示す時間（５））を、ノーマルセルの“Ｈ”データの書き込み時間（図４に示す時間（２））よりも短くしたので、リファレンスセルに印加される総合的なストレスを低減できると共に、リファレンスセルの“Ｈ”データの再書き込み時間を短縮することができる。
【００８５】
すなわち、リファレンスセルを有する強誘電体記憶装置において、複数個のノーマルセル（例えばＭＣ０〜ＭＣ０ｎ）に対応して１個のリファレンスセルＲＭＣ０が配置される場合に、その複数個のノーマルセルＭＣ０〜ＭＣ０ｎのうち任意の１個がアクセスされる毎に、前記１個のリファレンスセルＲＭＣ０も同時にアクセスされるために、このリファレンスセルＲＭＣ０には、複数個のノーマルセルＭＣ０〜ＭＣ０ｎの個数に等しい回数のストレスが繰り返し印加されて、ノーマルセルの個数倍の大きなストレスがかかることになる状況であるが、本実施の形態では、リファレンスセルの書き込みアクセス時には、その書き込み時間が短い分、このリファレンスセルＲＭＣ０に印加される１回当りのストレスが各ノーマルセルＭＣ０〜ＭＣ０ｎに印加されるストレスよりも小さいので、リファレンスセルＲＭＣ０が繰り返しアクセスされても、このリファレンスセルＲＭＣ０に印加される総合的なストレスを有効に低減することができて、リファレンスセルＲＭＣ０の書き換え特性を始めとする各種特性に対する信頼性を向上させることができる。
【００８６】
（第２の実施の形態）
次に、本発明の第２の実施の形態について、図面に基づいて説明する。
【００８７】
本実施の形態に示す回路構成では、第１の実施の形態に対して周辺回路の制御のみが異なるので、第１の実施の形態における説明に使用した図２の回路構成図を用い、図中の第２の周辺回路ＰＥＲＩ１を、ここでは図示しないが、第３の周辺回路ＰＥＲＩ２（制御回路）とし、また、動作タイミング図には図５を、強誘電体記憶装置内のメモリセルキャパシタで使用する強誘電体のヒステリシス特性を示す図には図７を参照して説明する。
【００８８】
本実施の形態では、第１の実施の形態で説明した回路構成と同様であるので、その説明を省略し、動作の説明を行う。
【００８９】
先ず、図５に示すタイミングｔ０１において、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ”、タイミングｔ０２において、ワード線ＷＬ、リファレンスワード線ＲＷＬを論理電圧“Ｈ”、タイミングｔ０３において、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”とする。
【００９０】
これによって、図２における第１のＭＯＳトランジスタＴ０、第２のＭＯＳトランジスタＴ１、第９のＭＯＳトランジスタＴ８、第１０のＭＯＳトランジスタＴ９がオンし、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３には電圧が印加され、第８のＭＯＳトランジスタＴ７がオンし、第１のリファレンスビット線ＢＬ０と第３のリファレンスビット線ＢＬ２が導通される。このとき、第３の強誘電体キャパシタＣ２には“１”が書き込まれているので、図７の点Ａの状態から点Ｂの状態になり、電荷Ｑ１が第２のノーマルビット線ＢＬ１に読み出され、第４の強誘電体キャパシタＣ３には、“０”が書き込まれているので、図７の点Ｇの状態から点Ｅの状態になり、電荷Ｑ０が第４のノーマルビット線ＢＬ３に読み出される。一方、第１の強誘電体キャパシタＣ０には“１”が書き込まれているので、図７の点Ａの状態から点Ｃの状態になり、第２の強誘電体キャパシタＣ１には“０”が書き込まれているので、図７の点Ｇの状態から点Ｆの状態になり、電荷ＱＲが第１及び第３のビット線に読み出される。
【００９１】
次に、図５に示すタイミングｔ０５で、リファレンスセルプレート線ＲＣＰとセルプレート線ＣＰを論理電圧“Ｌ”とする。このとき、第３の強誘電体キャパシタＣ２は、図７の点Ｂの状態から点Ｊの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｅの状態から点Ｇの状態に、第１の強誘電体キャパシタＣ０は、図７の点Ｃの状態から点Ｋの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｆの状態から点Ｈの状態になる。
【００９２】
その後、図５に示すタイミングｔ０６で、リファレンスワード線ＲＷＬを論理電圧“Ｌ”にすると、第１の強誘電体キャパシタＣ０は、図７の点Ｋの状態から点Ｌの状態、第２の強誘電体キャパシタＣ１は、図７の点Ｈの状態から点Ｐの状態になる。
【００９３】
次に、図５に示すタイミングｔ０９で、センスアンプ起動信号ＳＡＥを論理電圧“Ｈ”とし、第１のリファレンスビット線ＢＬ０と第２のノーマルビット線ＢＬ１に読み出された電位差（図７に示す電位差Ｖ１）と、第３のリファレンスビット線ＢＬ２と第４のノーマルビット線ＢＬ３に読み出された電位差（図７に示す電位差Ｖ０）を各々センスアンプＳＡで増幅し、第３の強誘電体キャパシタＣ２から“１”を、第４の強誘電体キャパシタＣ３から“０”を読み出す。このとき、第３の強誘電体キャパシタＣ２は、図７の点Ｊの状態から点Ｉの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｇの状態のままである。
【００９４】
一方、図５に示すタイミングｔ０７で、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”に、タイミングｔ０９で、第１のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ２を論理電圧“Ｌ”に、第２のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ３を論理電圧“Ｌ”に、リファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”とすると、第１の強誘電体キャパシタＣ０は、図７の点Ｌの状態から点Ｋの状態を経由して点Ｉの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｐの状態のままである。
【００９５】
また、図５に示すタイミングｔ１０で、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”にすると、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ｉの状態から点Ａの状態に、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｇの状態から点Ｄの状態になる。
【００９６】
その後、図５に示すタイミングｔ１１で、リファレンスセルプレート線ＲＣＰを論理電圧“Ｌ”に、タイミングｔ１２で、セルプレート線ＣＰを論理電圧“Ｌ”にすると、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ａの状態から点Ｉの状態に、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｄの状態から点Ｇの状態になる。
【００９７】
次に、図５に示すタイミングｔ１４で、センスアンプ起動信号ＳＡＥを論理電圧“Ｌ”にすると、第３の強誘電体キャパシタＣ２は、図７の点Ｉの状態から点Ａの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｇの状態のままである。
【００９８】
また、図５に示すタイミングｔ１３で、第２のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”にして第５のＭＯＳトランジスタＴ４をオフし、第３のリファレンスセルリセットドライバー起動信号ＲＤＩＮ４を論理電圧“Ｈ”にして第７のＭＯＳトランジスタＴ６をオンし、図５に示すタイミングｔ１４で第１のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ２を論理電圧“Ｈ”にして第６のＭＯＳトランジスタＴ５をオンし、第３のリファレンスセルリセットドライバー起動信号ＲＦＤＩＮ４を論理電圧“Ｌ”にして第７のＭＯＳトランジスタＴ６をオフすると、第１の強誘電体キャパシタＣ０は、図７の点Ｉの状態から点Ａの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｇの状態のままである。
【００９９】
最後に、図５に示すタイミングｔ１７で、ワード線ＷＬとリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｌ”にする。このとき、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ａの状態、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｇの状態にある。
【０１００】
リファレンスセルの“Ｌ”データの書き込みは、図７に示す点Ｐの状態から点Ｄの状態を経由して点Ｇの状態にすることで実施され、また、リファレンスセルの“Ｈ”データの書き込みは、図７に示す点Ｌの状態から点Ｉの状態を経由して点Ａの状態にすることで実施される。このとき、各々のヒステリシス曲線の軌跡が書き込みに必要な時間になるため、リファレンスセルの“Ｌ”データの書き込み時間の軌跡の方が、リファレンスセルの“Ｈ”データ書き込み時の軌跡よりも短いため、リファレンスセルの“Ｌ”データの書き込み時間（図５に示す時間（４））をリファレンスセルの“Ｈ”データの書き込み時間（図５に示す時間（５））よりも短くすることができる。
【０１０１】
ここで、本第２の実施の形態の強誘電体記憶装置では、リファレンスセルの“Ｌ”データの書き込み時間（図５に示す時間（４））を、ノーマルセルの“Ｌ”データの書き込み時間（図５に示す時間（１））よりも短くしたので、リファレンスセルに印加されるストレスを低減できると共に、リファレンスセルの“Ｌ”データの書き込み時間（図５に示す時間（４））をリファレンスセルの“Ｈ”データの書き込み時間（図５に示す時間（５））よりも短くすることができる。その結果、リファレンスセルに印加するストレスが低減されると共に、リファレンスセルの再書き込み時間を短縮することができる。
【０１０２】
すなわち、リファレンスセルを有する強誘電体記憶装置において、複数個のノーマルセルに対応して１個のリファレンスセルが配置される場合に、その複数個のノーマルセルのうち任意の１個がアクセスされる毎に、前記１個のリファレンスセルも同時にアクセスされるために、このリファレンスセルには、複数個のノーマルセルの個数に等しい回数のストレスが繰り返し印加されて、ノーマルセルの個数倍の大きなストレスがかかることになる状況であるが、本実施の形態では、リファレンスセルの書き込みアクセス時には、その書き込み時間が短い分、このリファレンスセルに印加される１回当りのストレスが各ノーマルセルに印加されるストレスよりも小さいので、リファレンスセルが繰り返しアクセスされても、このリファレンスセルに印加される総合的なストレスを有効に低減することができて、リファレンスセルの書き換え特性を始めとする各種特性に対する信頼性を向上させることができる。
【０１０３】
（第３の実施の形態）
続いて、本発明の第３の実施の形態について、図に基づいて説明する。
【０１０４】
本実施の形態に示す回路構成では、第１の実施の形態に対して周辺回路の制御のみが異なるので、第１の実施の形態における説明に使用した図２の回路構成図を用い、図中の第２の周辺回路ＰＥＲＩ１を、ここでは図示しないが、第４の周辺回路ＰＥＲＩ３（制御回路）とし、また、動作タイミング図には図６を、強誘電体記憶装置内のメモリセルキャパシタで使用する強誘電体のヒステリシス特性を示す図には図７を参照して説明する。
【０１０５】
本実施の形態では、第１の実施の形態で説明した回路構成と同様であるので、その説明を省略し、動作の説明を行う。
【０１０６】
先ず、図６に示すタイミングｔ０１において、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ”、タイミングｔ０２において、ワード線ＷＬ、リファレンスワード線ＲＷＬを論理電圧“Ｈ”、タイミングｔ０３において、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”とする。
【０１０７】
これによって、図２における第１のＭＯＳトランジスタＴ０、第２のＭＯＳトランジスタＴ１、第９のＭＯＳトランジスタＴ８、第１０のＭＯＳトランジスタＴ９がオンし、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３には電圧が印加され、第８のＭＯＳトランジスタＴ７がオンし、第１のリファレンスビット線ＢＬ０と第３のリファレンスビット線ＢＬ２が導通される。このとき、第３の強誘電体キャパシタＣ２には“１”が書き込まれているので、図７の点Ａの状態から点Ｂの状態になり、電荷Ｑ１が第２のノーマルビット線ＢＬ１に読み出され、第４の強誘電体キャパシタＣ３には、“０”が書き込まれているので、図７の点Ｇの状態から点Ｅの状態になり、電荷Ｑ０が第４のノーマルビット線ＢＬ３に読み出される。一方、第１の強誘電体キャパシタＣ０には“１”が書き込まれているので、図７の点Ａの状態から点Ｃの状態になり、第２の強誘電体キャパシタＣ１には“０”が書き込まれているので、図７の点Ｇの状態から点Ｆの状態になり、電荷ＱＲが第１及び第３のビット線に読み出される。
【０１０８】
次に、図６に示すタイミングｔ０４で、リファレンスセルプレート線ＲＣＰを論理電圧“Ｌ”に、タイミングｔ０５でセルプレート線ＣＰを論理電圧“Ｌ”とする。このとき、第３の強誘電体キャパシタＣ２は、図７の点Ｂの状態から点Ｊの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｅの状態から点Ｇの状態になる。
【０１０９】
また、第１の強誘電体キャパシタＣ０は、図７の点Ｃの状態から点Ｋの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｆの状態から点Ｈの状態になる。このとき、点Ｃを通る接線の傾きに相当する容量値（以下、Ｃｓｈと記載）と点Ｆを通る接線の傾きに相当する容量値（以下、Ｃｓｌと記載）に応じて、点Ｋと点Ｈの位置が決定される。言い換えれば、図７に示すＶ１とＶ０との値が決定される。図７のヒステリシス曲線においては、Ｃｓｈ＞Ｃｓｌであるため、リファレンスセルの読み出し時間（図６に示す時間（６））とノーマルセルの読み出し時間（図６に示す時間（３））が同じ場合は、Ｖ１＜Ｖ０となる。そのため、リファレンスセルの読み出し時間をノーマルセルよりも短くし、すなわち“Ｌ”データよりも読み出し時間のかかる“Ｈ”データに着目し、リファレンスセルの“Ｈ”データの読み出しをノーマルセルの“Ｈ”データの読み出しよりも抑えることにより、Ｖ１＝Ｖ０に近づけることができる。
【０１１０】
その後、図６に示すタイミングｔ０６で、リファレンスワード線ＲＷＬを論理電圧“Ｌ”にすると、第１の強誘電体キャパシタＣ０は、図７の点Ｋの状態から点Ｌの状態、第２の強誘電体キャパシタＣ１は、図７の点Ｈの状態から点Ｐの状態になる。
【０１１１】
次に、図６に示すタイミングｔ０９で、センスアンプ起動信号ＳＡＥを論理電圧“Ｈ”とし、第１のリファレンスビット線ＢＬ０と第２のノーマルビット線ＢＬ１に読み出された電位差（図７に示す電位差Ｖ１）と、第３のリファレンスビット線ＢＬ２と第４のノーマルビット線ＢＬ３に読み出された電位差（図７に示す電位差Ｖ０）を各々センスアンプＳＡで増幅し、第３の強誘電体キャパシタＣ２から“１”を、第４の強誘電体キャパシタＣ３から“０”を読み出す。このとき、第３の強誘電体キャパシタＣ２は、図７の点Ｊの状態から点Ｉの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｇの状態のままである。
【０１１２】
一方、図６に示すタイミングｔ０７で、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”に、タイミングｔ０９で、第１のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ２を論理電圧“Ｌ”に、第２のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ３を論理電圧“Ｌ”に、リファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”とすると、第１の強誘電体キャパシタＣ０は、図７の点Ｌの状態から点Ｋの状態を経由して点Ｉの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｐの状態のままである。
【０１１３】
また、図６に示すタイミングｔ１０で、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”にすると、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ｉの状態から点Ａの状態に、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｇの状態から点Ｄの状態になる。
【０１１４】
その後、図６に示すタイミングｔ１２で、リファレンスセルプレート線ＲＣＰとセルプレート線ＣＰを論理電圧“Ｌ”にすると、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ａの状態から点Ｉの状態に、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｄの状態から点Ｇの状態になる。
【０１１５】
次に、図６に示すタイミングｔ１４で、センスアンプ起動信号ＳＡＥを論理電圧“Ｌ”にすると、第３の強誘電体キャパシタＣ２は、図７の点Ｉの状態から点Ａの状態に、第４の強誘電体キャパシタＣ３は、図７の点Ｇの状態のままである。
【０１１６】
そして、図６に示すタイミングｔ１４で、第２のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”にして第５のＭＯＳトランジスタＴ４をオフし、第３のリファレンスセルリセットドライバー起動信号ＲＤＩＮ４を論理電圧“Ｈ”にして第７のＭＯＳトランジスタＴ６をオンし、図８に示すタイミングｔ１５で第１のリファレンスセルリセットドライバー起動信号ＸＲＤＩＮ２を論理電圧“Ｈ”にして第６のＭＯＳトランジスタＴ５をオンし、第３のリファレンスセルリセットドライバー起動信号ＲＦＤＩＮ４を論理電圧“Ｌ”にして第７のＭＯＳトランジスタＴ６をオフすると、第１の強誘電体キャパシタＣ０は、図７の点Ｉの状態から点Ａの状態に、第２の強誘電体キャパシタＣ１は、図７の点Ｇの状態のままである。
【０１１７】
最後に、図６に示すタイミングｔ１７で、ワード線ＷＬとリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｌ”にする。このとき、第１及び第３の強誘電体キャパシタＣ０及びＣ２は、図７の点Ａの状態、第２及び第４の強誘電体キャパシタＣ１及びＣ３は、図７の点Ｇの状態にある。
【０１１８】
ここで、本第３の実施の形態の強誘電体記憶装置では、リファレンスセルの読み出し時間（図６に示す時間（６））をノーマルセルの読み出し時間（図６に示す時間（３））よりも短くすることができる。その結果、リファレンスセルに印加するストレスを低減することができる。
【０１１９】
すなわち、リファレンスセルを有する強誘電体記憶装置において、複数個のノーマルセルに対応して１個のリファレンスセルが配置される場合に、その複数個のノーマルセルのうち任意の１個がアクセスされる毎に、前記１個のリファレンスセルも同時にアクセスされるために、このリファレンスセルには、複数個のノーマルセルの個数に等しい回数のストレスが繰り返し印加されて、ノーマルセルの個数倍の大きなストレスがかかることになる状況であるが、本実施の形態では、リファレンスセルの読み出しアクセス時には、その読み出し時間が短い分、このリファレンスセルに印加される１回当りのストレスが各ノーマルセルに印加されるストレスよりも小さいので、リファレンスセルが繰り返しアクセスされても、このリファレンスセルに印加される総合的なストレスを有効に低減することができて、リファレンスセルの読み出し特性を始めとする各種特性に対する信頼性を向上させることができる。
【０１２０】
また、リファレンスセルの読み出し時間を最適化することにより、“Ｈ”データと“Ｌ”データのほぼ中間のリファレンスレベルを発生することができ、低電圧特性やデータ保持特性を向上させることができる。
【０１２１】
前記第１から第３の実施の形態において、リファレンスセルの“Ｈ”データ、“Ｌ”データの書き込み時間、又は、リファレンスセルの読み出し時間は、ノーマルセル及びリファレンスセルの読み出し時にノーマルビット線とリファレンスビット線との電位差がセンスアンプの感度となる時間以上とする。
【０１２２】
尚、以上の第１から第３の実施の形態を組み合わせた実施の形態、すなわち、ノーマルセルの“Ｌ”データ書き込み時間（図１に示す時間（１））よりもリファレンスセルの“Ｌ”データ書き込み時間（図１に示す時間（４））を短く設定し、また、ノーマルセルの“Ｈ”データ書き込み時間（図１に示す時間（２））よりもリファレンスセルの“Ｈ”データ書き込み時間（図１に示す時間（５））を短く設定し、更には、ノーマルセルの読み出し時間（図１に示す時間（３））よりもリファレンスセルの読み出し時間（図１に示す時間（６））を短く設定したことを示す図１の動作タイミングについても本発明に含まれる。また、本発明は、図４に示したように、リファレンスセルにおいて、“Ｈ”データの書き込み時間（図４に示す時間（５））を“Ｌ”データの書き込み時間（同図に示す時間（４））よりも短く設定したり、その逆に、図５に示したように、リファレンスセルにおいて、“Ｌ”データの書き込み時間（図５に示す時間（４））を“Ｈ”データの書き込み時間（同図に示す時間（５））よりも短く設定しても良いのは、勿論である。
【産業上の利用可能性】
【０１２３】
以上説明したように、本発明では、リファレンスセルに対するデータの書き込む又は読み出し時間を短縮して、リファレンスセルかかる総合的なストレスを抑制できるので、高速化及び高信頼性の必要な強誘電体記憶装置等として有用である。
【図面の簡単な説明】
【０１２４】
【図１】本発明の第１から第３の実施の形態を組み合わせた強誘電体記憶装置の動作タイミング図である。
【図２】本発明の第１の実施の形態の強誘電体記憶装置の回路構成の詳細図である。
【図３】本発明の第１の実施の形態の強誘電体記憶装置の回路構成の概略図である。
【図４】本発明の第１の実施の形態の強誘電体記憶装置の動作タイミング図である。
【図５】本発明の第２の実施の形態の強誘電体記憶装置の動作タイミング図である。
【図６】本発明の第３の実施の形態の強誘電体記憶装置の動作タイミング図である。
【図７】強誘電体記憶装置内のメモリセルキャパシタで使用する強誘電体のヒステリシス特性図である。
【図８】従来の強誘電体記憶装置の動作タイミング図である。
【図９】従来の強誘電体記憶装置の回路構成の詳細図である。
【図１０】従来の強誘電体記憶装置の回路構成の概略図である。
【符号の説明】
【０１２５】
ＢＬ０、ＢＬ１、
ＢＬ２、ＢＬ３        ビット線
ＷＬ                      ワード線
ＣＰ                      セルプレート線
ＲＥＱ                    リファレンスレベルイコライズ起動信号線
ＲＷＬ                    リファレンスワード線
ＲＣＰ                    リファレンスセルプレート線
ＳＡＥ                    センスアンプ起動信号線
ＲＳＴ                    リファレンスセルリセット起動信号線
ＸＲＤＩＮ２              第１のリファレンスセルリセットドライバー起動信号線
ＸＲＤＩＮ３              第２のリファレンスセルリセットドライバー起動信号線
ＲＤＩＮ４                第３のリファレンスセルリセットドライバー起動信号線
ＲＭＣ０、ＲＭＣ１、
ＲＭＣ２、ＲＭＣ３        リファレンスセル
ＭＣ０、ＭＣ１、
ＭＣ２、ＭＣ３            ノーマルセル
ＲＳＴ０、ＲＳＴ１        リファレンスセルリセット回路
ＳＡ                      センスアンプ
ＲＦＤＲ０、ＲＦＤＲ１    リファレンスセルリセットドライバー
ＰＥＲＩ０                周辺回路
ＰＥＲＩ１、ＰＥＲＩ２、
ＰＥＲＩ３                周辺回路（制御回路）
【図１】
2005235366.tif 000003
【図２】
2005235366.tif 000004
【図３】
2005235366.tif 000005
【図４】
2005235366.tif 000006
【図５】
2005235366.tif 000007
【図６】
2005235366.tif 000008
【図７】
2005235366.tif 000009
【図８】
2005235366.tif 000010
【図９】
2005235366.tif 000011
【図１０】
2005235366.tif 000012