(57)【要約】      （修正有）【課題】  自己整合されたラップアラウンド型電界効果トランジスタのゲート長を簡単、正確、確実に制御できる、ゲート形成方法を提供する。【解決手段】埋め込まれたシリコン・アイランド１０８を有するシリコン・オン・インシュレータ（ＳＯＩ）構造内にキャビティを形成することにより、垂直方向の基準エッジを定める。エッチバックを確実に遂行するため、この基準エッジは、２つのエッチバック段階中に用いられる。第１のエッチバックは、酸化物層の一部分を第１の距離だけ除去し、次いでその上にゲート導体材料が適用される。第２のエッチバックは、ゲート導体材料の一部分を第２の距離だけ除去する。第１の距離と第２の距離との間の差が、最終的なデバイスのゲート長を定める。酸化物層を剥離して除去した後に、４つの全ての側面で埋込みシリコン・アイランド１０８を囲む垂直方向のゲート電極９０４，９０６が現われる。【選択図】      図１６
2005175485.tif 000002
【特許請求の範囲】
【請求項１】
ラップアラウンド型ゲート電界効果トランジスタをハンドル・ウェーハ上に形成する方法であって、
第１の酸化物層と第２の酸化物層との間にシリコン・アイランドを含むシリコン・オン・インシュレータ（ＳＯＩ）構造を前記ハンドル・ウェーハ上に形成し、
ほぼ垂直方向の側壁を有し、前記シリコン・アイランドに交差する第１のキャビティを、前記ＳＯＩ構造内で該ＳＯＩ構造の上面から前記ハンドル・ウェーハまで延びるように形成し、
前記キャビティ内の前記第１の酸化物層及び前記第２の酸化物層を等方的にエッチングして、前記シリコン・アイランドの表面部分を露出させ、
ゲート導体材料を前記表面部分上に付着させ、
前記ゲート導体材料を等方的にエッチングして、前記シリコン・アイランドの周辺部を囲むラップアラウンド型ゲート電極を形成する、
段階を含む方法。
【請求項２】
ゲート誘電体を前記表面部分上に形成する段階をさらに含む請求項１に記載の方法。
【請求項３】
ラップアラウンド型ゲート電界効果トランジスタを形成する方法であって、
酸化物材料内に埋め込まれた半導体アイランドに交差する第１のキャビティをＳＯＩ構造内に形成し、
前記第１のキャビティ内の前記酸化物材料をエッチングして、前記半導体アイランドの表面部分を露出させ、
ゲート導体材料を前記表面部分上に付着させ、
前記ゲート導体材料をエッチングして、前記半導体アイランドの周辺部の半分以上を囲むラップアラウンド型ゲート電極を形成する、
段階を含む方法。
【請求項４】
ゲート誘電体を前記表面部分上に形成する段階をさらに含む請求項３に記載の方法。
【請求項５】
シリコン・オン・インシュレータ（ＳＯＩ）構造をハンドル・ウェーハ上に形成する段階をさらに含む方法。
【請求項６】
前記第１のキャビティがほぼ垂直方向の側壁を含む請求項３に記載の方法。
【請求項７】
前記第１のキャビティが、前記ＳＯＩ構造の上面から前記ハンドル・ウェーハまで延びる請求項４に記載の方法。
【請求項８】
前記酸化物材料が、前記半導体アイランドの下方において前記ハンドル・ウェーハ上にある第１の酸化物層と、該半導体アイランドの上方にある第２の酸化物層とを含む請求項３に記載の方法。
【請求項９】
前記第１のキャビティを定めるアパーチャを含むハードマスクを、前記第２の酸化物層上に形成する段階をさらに含む請求項８に記載の方法。
【請求項１０】
前記第１及び第２の酸化物層をエッチングする段階が、前記ハードマスク内のアパーチャを用いて異方的に行われる請求項９に記載の方法。
【請求項１１】
前記付着段階が、
ゲート誘電材料を前記表面部分上に形成し、
コンフォーマルなゲート導電材料層を前記第１のキャビティ内に付着させて、前記第１及び第２の酸化物層、並びに前記シリコン・アイランドの露出された部分を覆い、
有機充填材料を付着させて、前記第１のキャビティを満たす、
段階をさらに含む請求項８に記載の方法。
【請求項１２】
前記有機充填材料を付着させた後、前記ゲート導体材料の少なくとも一部が第２のキャビティ内に露出されるまで、前記ハードマスク内のアパーチャに基づいて、第２のキャビティを方向性エッチングする段階をさらに含む請求項１１に記載の方法。
【請求項１３】
前記第２のキャビティがほぼ垂直方向の側壁を含む請求項１２に記載の方法。
【請求項１４】
前記第２のキャビティから前記有機充填材料を剥離する段階をさらに含む請求項１２に記載の方法。
【請求項１５】
前記ハードマスクを除去する段階をさらに含む請求項９に記載の方法。
【請求項１６】
前記第１及び第２の酸化物層を除去する段階をさらに含む請求項８に記載の方法。
【請求項１７】
ソース／ドレイン領域を前記半導体アイランド上に形成し、
前記ゲート導体材料に接続された第１のコンタクトと、前記ソース／ドレイン領域に接続された第２のコンタクトとを形成する、
段階をさらに含む請求項３に記載の方法。
【請求項１８】
前記酸化物材料及び前記ゲート導体材料の前記エッチングを制御することによって、前記ラップアラウンド型ゲート電界効果トランジスタのゲート長を制御する段階をさらに含む請求項３に記載の方法。
【請求項１９】
前記制御段階が、
前記第１のキャビティの垂直方向のエッジから第１の距離だけ前記酸化物材料を異方的にエッチングし、
前記第１のキャビティの前記垂直方向のエッジから、前記第１の距離より小さい第２の距離だけ前記ゲート導体材料を等方的にエッチングする、
段階を含み、
前記ゲート長が、実質的に前記第１の距離と前記第２の距離との間の差となるようにする請求項１８に記載の方法。
【請求項２０】
ラップアラウンド型ゲート電界効果トランジスタの部分構造体であって、前記部分が、
周辺部を形成する側面を含み、該側面が主軸に沿った長さにわたって水平方向に延びるシリコン・オン・インシュレータ（ＳＯＩ）アイランドと、
前記ＳＯＩアイランドを囲むゲート電極と、
を備え、
前記ゲート電極は、ハンドル・ウェーハから垂直方向に延び、前記ＳＯＩアイランドの前記長さより少ない水平方向の厚さを有し、該ＳＯＩアイランドの一部分が該ゲート電極の一方の側で延び、該ＳＯＩアイランドの別の部分が該ゲート電極の別の側で延びており、該ＳＯＩアイランドを支持し、
前記ゲート電極が、
前記ＳＯＩアイランドの下方の第１の部分と、該ＳＯＩアイランドの一方の側の第２の部分と、該ＳＯＩアイランドの上方の第３の部分とからなり、該ゲート電極が該ＳＯＩアイランドの周辺部の半分以上を延びるようになった部分構造体。
【請求項２１】
前記ＳＯＩアイランドの第１のエッジ面が、前記ゲート電極の一方の側で外側に延び、該ＳＯＩアイランドの第２のエッジ面が、該ゲート電極の別の側で外側に反対側に延びる請求項２０に記載の部分構造体。
【請求項２２】
前記ゲート電極がＣ形状の断面輪郭を有する請求項２０に記載の部分構造体。
【請求項２３】
前記ＳＯＩアイランドの上面の一部分が露出された請求項２０に記載の部分構造体。
【請求項２４】
前記ＳＯＩアイランドの少なくとも一部分が、前記ハンドル・ウェーハ上の酸化物層によって下方に支持されている請求項２０に記載の部分構造体。
【請求項２５】
表面周辺部と２つのエッジ面とを備え、ほぼ水平方向に配向されたシリコン・オン・インシュレータ（ＳＯＩ）アイランドと、
前記２つのエッジ面の中間で前記ＳＯＩアイランドと交差する、ほぼ垂直方向に配向され、該ＳＯＩアイランドの前記表面周辺部の周りの半分以上に延びるラップアラウンド型ゲート電極と、
前記ゲート電極の一方の側の前記ＳＯＩアイランドの第１の部分上に形成されたソース領域と、
前記ゲート電極の別の側の前記ＳＯＩアイランドの第２の部分上に形成されたドレイン領域と、
を備える電界効果トランジスタ。
【請求項２６】
前記ゲート電極の両側において前記ＳＯＩアイランドの下面の一部分が露出された請求項２５に記載の電界効果トランジスタ。
【請求項２７】
前記ＳＯＩアイランドの少なくとも一部分が酸化物層によって下方に支持されている請求項２５に記載の電界効果トランジスタ。
【請求項２８】
前記ラップアラウンド型ゲート電極が、前記ＳＯＩアイランドの前記表面周辺部の周り全体に延びる請求項２５に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、より具体的には、二重ゲート型電界効果トランジスタに関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、超大規模集積回路（ＵＬＳＩ）において一般に用いられるタイプのトランジスタである。ＦＥＴにおいては、電流は、チャネルと呼ばれる半導体経路に沿って流れる。チャネルの一方の端部には、ソースと呼ばれる電極が存在する。チャネルのもう一方の端部には、ドレインと呼ばれる電極が存在する。チャネルの物理的寸法は一定であるが、電気キャリアの数は、ゲートと呼ばれる制御電極に電圧を加えることによって変えることができる。ＦＥＴの導電率は、如何なる所定の時点においても、チャネルの電気キャリアの数によって決まる。ゲート電圧の僅かな変化により、ソースからドレインへの電流に大きな変化が生じる。このようにして、ＦＥＴは信号を増幅させる。ＭＯＳＦＥＴとして知られる、普及している一形式のＦＥＴにおいては、チャネルをＮ型半導体とすることも、Ｐ型半導体とすることもできる。ゲート電極は、該ゲート電極とチャネルとの間の酸化物層によって、表面が該チャネルから絶縁された金属片である。酸化物層が誘電体として働くので、信号サイクルのどの部分においても、ゲートとチャネルとの間の電流は、ほとんど存在しない。このことが、ＭＯＳＦＥＴに極めて大きな入力インピーダンスを与える。
【０００３】
ＦＥＴのような半導体デバイスが小型化するにつれて、デバイスの性能、速度、及び信頼性に悪影響を及ぼさないことを確実にするために、多数の技術が用いられてきた。多数の異なるデバイスに有用な１つの技術は、シリコン層が該シリコン層とハンドル・ウェーハとの間に埋め込まれた酸化物層（ＢＯＸ）を有する、シリコン・オン・インシュレータ（ＳＯＩ）構造を含む。能動素子（例えばトランジスタ）は、ＢＯＸの上においてシリコン層内に形成される。ＢＯＸは、基板からの厚く頑丈な垂直方向の隔離を提供するために存在するものであり、これにより、より優れたターンオフ特性及び低キャパシタンスがもたらされる。ＳＯＩ基板を形成する１つの方法は、２つの酸化ウェーハを接合し、次にこれらのウェーハの一方を薄くし、デバイスの製造に適した厚さのシリコン層を形成することである。この構造は、薄いシリコン層を酸化物層の上に残す。
【０００４】
特に電界効果トランジスタを改善するための別の技術は、二重ゲートを用いることを含む。二重ゲート型トランジスタにおいては、上部ゲート及び下部ゲートが、活性領域の周りに形成される。具体的には、単一ゲート・デバイスに優る二重ゲート型デバイスの利点には、より高いトランスコンダクタンス及び改善された短チャネル効果が挙げられる。改善された短チャネル効果は、トンネル降伏、ドーパントの量子化、単一ゲート・デバイスを縮小させる一層高いチャネルドーピングに関連した絶縁破壊などの問題を回避する。これらの利点は、構造が類似し、垂直方向に適切に整合され、ソース／ドレイン領域と整合された上部ゲート及び下部ゲートに依存している。
【０００５】
二重ゲート型デバイスの形成のこれまでの試みにおいては、ＳＯＩ技術が用いられてきた。これらの試みにおいては、シリコンの下面にアクセスするために、通常、エッチング液内に浸漬することによって、ＳＯＩアイランドの一部の下にある埋込み酸化物層が除去される。一旦露出されると、この下面上に誘電体を成長させることができ、ゲート導体材料を付着させることができる。この技術の１つの重大な欠点は、上部ゲートと下部ゲートが精密に整合されていない点である。したがって、二重ゲートの利点が減少するか、又は失われることになる。
【０００６】
自己整合されたゲートを有する二重ゲート型デバイスを形成する１つの最近の試みは、ＦｉｎＦＥＴである。従来のデバイスと異なり、ＦｉｎＦＥＴは、水平方向ではなく垂直方向に構成され、よって、デバイスのゲート長を定めるために、実施困難な方向性エッチングを必要とする。ゲート長は、該デバイス及びその動作の最も重要な特性の１つであるので、ゲート長を定める製造段階は、制御しやすく、信頼性が高く、繰り返しやすいものにすべきである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、自己整合された上部ゲート及び下部ゲートを有する、水平方向に形成された二重ゲート型デバイスに対する必要性が残っている。さらに、製造中にゲート長を簡単、正確、かつ確実に制御することができる、これらのゲートを形成する方法に対する必要性が残っている。
【課題を解決するための手段】
【０００８】
したがって、本発明の実施形態は、ＳＯＩ構造を用いて、ＦＥＴのためのラップアラウンド型ゲート電極を形成する。ラップアラウンド型は、ゲート電極材料が、ソース及びドレイン領域を形成するために用いられるシリコン・チャネルの周辺部又は該周辺部の大部分を囲むことを意味する。特に、ＳＯＩ構造内にキャビティを形成することによって、垂直方向の基準エッジが定められ、この基準エッジは２つのエッチバック段階中に用いられ、エッチバック段階は信頼性をもって遂行することができる。第１のエッチバックは、酸化物層の一部を第１の距離だけ除去し、その上にゲート導体材料が適用される。第２のエッチバックは、ゲート導体材料の一部を第２の距離だけ除去する。第１の距離と第２の距離との間の差が、最終的なデバイスのゲート長を定める。酸化物層を剥離して除去した後に、４つの全ての側面上の埋め込まれたシリコン・アイランドを囲む垂直方向のゲート電極が現われる。
【０００９】
本発明の１つの態様は、自己整合された電極によって４つの活性面の全てにおいてゲート形成されたラップアラウンド型ゲート電界効果トランジスタを、ハンドル・ウェーハ上に形成する方法に関する。この態様によると、ＳＯＩ構造は、ハンドル・ウェーハ上に形成され、その後、該構造の上面から該ハンドル・ウェーハまで延びるキャビティが、この構造内に形成される。キャビティ内では、酸化物材料がエッチバックされて、埋め込まれたＳＯＩアイランドの両側を露出させる。ＳＯＩアイランドの両側が露出された状態で、ゲート導体材料をその上に付着させることができる。その後、このゲート導体材料自体をエッチバックすることができ、これにより、４つの側部でＳＯＩアイランドを囲む自己整合されたゲート電極が形成される。
【００１０】
本発明の別の態様は、ラップアラウンド型ゲート電界効果トランジスタの一部分に関する。この部分は、ハンドル・ウェーハ、ＳＯＩアイランド、及びゲート電極を含む。より具体的には、ＳＯＩアイランドは４つの側面を含み、その長さにわたって水平方向に延びる。ゲート電極は、ＳＯＩアイランドを囲み、これを支持する。ゲート電極は、ハンドル・ウェーハから垂直方向に延び、ＳＯＩアイランドの長さより小さい厚さを有する。言い換えれば、ゲート電極は、ＳＯＩアイランドの下方の第１の部分、該ＳＯＩアイランドの一方の側の第２の部分、該ＳＯＩアイランドの別の側の第３の部分、及び該ＳＯＩアイランドの上方の第４の部分を含み、該ゲート電極は、該ＳＯＩアイランドの４つの側面を囲む。
【００１１】
本発明の更に別の態様は、上面、下面、右側面、左側面、及び２つのエッジ面を有し、ほぼ水平方向に配向されたシリコン・オン・インシュレータ（ＳＯＩ）アイランドを含む電界効果トランジスタに関する。このトランジスタはまた、２つのエッジ面の中間でＳＯＩアイランドと交差し、ほぼ垂直方向に配向されたラップアラウンド型ゲート電極を含み、該ゲート電極は、上面、下面、右側面、左側面の一部に沿って該ＳＯＩアイランドを囲む。さらに、このトランジスタは、ゲート電極の一方の側のＳＯＩアイランドの第１の部分上に形成されたソース領域と、該ゲート電極の反対側のＳＯＩアイランドの第２の部分上に形成されたドレイン領域とを含む。
【発明を実施するための最良の形態】
【００１２】
図１の斜視図に示される構造１００は、従来のパターニング及びエッチング技術を用いて形成された典型的なＳＯＩ構造である。ＳＯＩ構造１００を形成する種々の方法を用いることができる。このＳＯＩ構造１００は、多くの用途において、窒化物のような非シリコン材料とすることができ、約２００ｎｍから１ｍｍまでの厚さを有するハンドル・ウェーハ１０２を含む。代替的に、シリコンのハンドル・ウェーハが用いられる場合には、窒化物層（図示せず）で頂上を覆い、シリコンと他の材料との相互作用を防止することができる。
【００１３】
構造１００の中央領域は、例えば、二酸化シリコンのような酸化物である。この中央領域は、埋込み酸化物（ＢＯＸ）層１０４とキャップ酸化物層１０５とを含む。シリコン・オン・インシュレータ（ＳＯＩ）アイランド１０８が、酸化物層１０４、１０５の中にある。キャップ酸化物層１０５の上部に、ハードマスク層１０６が形成される。
【００１４】
図２は、図１に示される面Ａ−Ａに沿って取られた例示的な構造１００の断面図を示す。この図から、この実施形態において、ＳＯＩアイランド１０８が、構造１００の長さ全体を延び、酸化物層１０４及び１０５が、該アイランド１０８の上下でほぼ同じ厚さであることが明らかである。しかしながら、本発明の範囲から逸脱することなく、これらの相対的な寸法を変えることができる。実際には、ＢＯＸ層１０４は、一般に、１００ｎｍから１０００ｎｍまでの間の厚さであり、キャップ酸化物層１０５も同様である。ＳＯＩアイランド１０８は、通常、２０ｎｍから２５０ｎｍまでの厚さの範囲にわたる。
【００１５】
この構造１００から、本発明のラップアラウンド型ゲートが形成される。図３及び図４に示されるように、キャビティ４０２が、構造１００内に形成される。特に、フォトレジスト層のような従来のフォトリソグラフィ技術を用いて、エッチング領域３０２をハードマスク１０６上に印刷し、エッチング段階の境界線を定める。境界線が定められると、ハードマスク層１０６、キャップ酸化物層１０５、アイランド１０８、及び該アイランド１０８の下にあるＢＯＸ層１０４を通って、キャビティ４０２がエッチングされる。エッチング後、レジスト層が、ハードマスク層１０６から剥離される。当業者であれば、これらの層を１つの段階又は複数の段階で除去できる種々のエッチング化合物が入手可能であることを理解するであろう。さらに、時間制御方式で、又は単に種々の材料間の選択性に依存して、所望の層の部分だけが除去されることを確実にするように、エッチングを行うことができる。
【００１６】
図４の断面図に示されるように、キャビティ４０２を形成するためのエッチング段階が行われ、ほぼ垂直方向の側壁４０４、４０６を形成する。その結果、ＳＯＩアイランド１０８が、キャビティ４０２の両側に形成される。エッチング領域３０２の、よってキャビティ４０２の幅３０６は、およそ５０ｎｍから２００ｎｍまでの間である。しかしながら、長さ３０４は、用途によって決まる。例えば、図１の構造は、単一のＳＯＩアイランド１０８だけを有し、長さ３０４は、一般に、該アイランド１０８の各エッジ部に約２０ｎｍだけ重なるのに十分な程度であることを必要とするだけである。しかしながら、複数のＳＯＩアイランドが並列に酸化物層１０４と酸化物層１０５との間に形成される場合には、長さ３０４は、一般に、外側のアイランドに約２０ｎｍだけ重なるのに十分な程度であることが必要である。このように、ＳＯＩアイランドが２５ｎｍから２０００ｎｍまでの間で変わることがあるので、該アイランドのサイズ及び埋込みＳＯＩアイランドの数に基づいて、長さ３０４は幅広く変えられることになる。
【００１７】
このプロセスにおける次の段階は、キャビティ４０２を用いて、キャップ酸化物層１０５及びＢＯＸ層１０４をエッチングすることである。例えば、緩衝フッ化水素酸（ＢＨＦ）を用いて、酸化物（層１０４、１０５）をエッチングすることができるが、これは、ＳＯＩアイランド１０８、ハードマスク１０６、又はハンドル・ウェーハ１０２のいずれをも除去するものではない。ＢＯＸ層１０４のエッチングは、図５に示される断面輪郭を生成するように、調節されるか又は制御される。酸化物層１０４及び１０５のエッチングは三次元で行われるので、各ＳＯＩアイランド１０８の側面、上部、及び下部が露出される。
【００１８】
図６は、目に見える特徴の一部が省略された状態の図５の構造５００の平面図を示す。特に、図６は、ＢＨＦによるエッチング段階が完了した後のキャップ酸化物層１０５及びＢＯＸ層１０４の形状６０２を強調表示したものである。明確にするために図６に示されないが、ハードマスク１０６及びアイランド１０８もまた、領域６０２内に延び、平面図から見ることができる。点線６０４及び６０６は、埋込みアイランド１０８の外輪郭を示す。
【００１９】
図７は、多数の中間段階が完了した後のＳＯＩ構造の断面輪郭を示す。第１の段階は、ゲート誘電体７０３を各ＳＯＩアイランド１０８の全ての露出面上に形成するためのものである。このゲート誘電体７０３が形成されると、ポリシリコンのようなゲート導体材料７０２が、ハードマスク１０６の上及びキャビティ４０２内に、約５０ｎｍの厚さでコンフォーマルに付着される。この材料は、キャビティ４０２内の全ての層の露出面を被覆する。特に、コンフォーマルなゲート導体材料７０２は、ゲート誘電体７０３で被覆されたＳＯＩアイランド１０８の上面、下面、及び側面を被覆する。本発明の１つの実施形態において、ゲート導体材料７０２は、キャビティ４０２を実質的に満たし、他の材料付着段階は用いられない。
【００２０】
しかしながら、図７の断面図は、ゲート導体材料７０２がキャビティ４０２を満たしていない代替的な実施形態を示す。この実施形態においては、ゲート導体材料７０２が付着されると、通常は有機材料である隙間充填材料７０４が用いられ、キャビティ４０２を実質的に満たす。ガイドとしてハードマスク１０６を用い、反応性イオン・エッチング（ＲＩＥ）のような方向性エッチングを用いて、キャビティ４０２内の隙間充填材料７０４の一部を除去し、ほぼ垂直方向の側壁を形成する。隙間充填材料７０４のエッチングは、各ＳＯＩアイランド１０８のエッジ面上にあるゲート導体材料７０２の一部７０６が、キャビティ４０２内に露出されるまで続けられる。この時点でのＳＯＩ構造１００は、図７に示されるとおりである。
【００２１】
次に、図８を参照すると、ゲート導体材料７０２が、領域８０２で示されるように等方的にエッチバックされる。キャビティ４０２全体にわたって、全ての露出されたゲート導体材料７０２が、均一にエッチバックされる。再び図５を参照すると、酸化物層１０４及び１０５は、１００ｎｍから５００ｎｍまでといった第１の距離だけ等方的にエッチバックされている。ここで、ゲート導体材料７０２は、９０ｎｍから４００ｎｍまでといった第２の距離８０２だけエッチバックされている。これら２つの距離間の差が、チャネル長（すなわち、結果として得られるトランジスタのソースとドレインとの間の領域の長さ）を定めるものであり、約１０ｎｍから約１２０ｎｍまでとなる。
【００２２】
次に、図８の構造は、有機隙間充填材料７０４をキャビティ４０２内から剥離することによって修正される。結果として得られる構造の斜視図が、図９に示される。図６及び図７から、ゲート導体材料７０２が、酸化物層１０４及び１０５の輪郭に従っており、よってほぼ環形状であることを判断することができる。したがって、ゲート導体材料７０２は、両方の埋込みアイランド１０８に接触する。別箇の構造を形成するために、図９に示されるように、環状のゲート導体材料の両側をトリミングして、２つの個々のゲート９０４及び９０６を形成することができる。特に興味深いことに、ゲート９０４及び９０５は、それぞれアイランド１０８を包み込む９０２のような導体領域を有する。図１０は、図９の構造の断面輪郭を示す。部分９０４及び９０６のＣ形状の輪郭は、前の製造段階において隙間充填材料７０４を用いた結果である。隙間充填材料を用いず、ゲート９０４及び９０６のＣ字形状の代わりに中実の部分を有する代替的な実施形態が、後に示される。図１０に示されるように、ここでゲート誘電体７０３をトリムバックするか、又は後の段階でエッチングにより除去し、ＳＯＩアイランド１０８の表面を露出させることができる。
【００２３】
ハードマスク１０６が剥離された後、構造は、図１１に示されるような最終形態に近づく。図１２は、図１１の断面輪郭図であり、各々のアイランド１０８の一方の側に依然として酸化物層１０４及び１０５が存在していることを示す。したがって、図１２に示されるように、コンタクト又は他の材料層をこの部分１２０２に接続させるのは困難である。したがって、図１３に示されるように、酸化物層１０４及び１０５を剥離し、各々がＳＯＩアイランド１０８のそれぞれの部分を囲む２つのラップアラウンド型ゲート９０４及び９０６をもたらすことができる。
【００２４】
図１４の断面輪郭によってはっきりと見られるように、各ゲート９０４及び９０６の上部及び下部は、互いに整合され、ソース及びドレイン領域と整合されている。ソース領域１４０２及びドレイン領域１４０４は露出され、全ての領域へのコンタクトを容易に形成することができる。当業者により理解されるように、露出されたソース／ドレイン領域１４０２及び１４０４は、コンタクトが形成される前に、ＩＩＩ族又はＶ族元素でドープされる。このように、自己整合されたラップアラウンド型ゲートを有するＳＯＩデバイスが、困難な長い方向性エッチングの代わりに、２つのエッチバック段階を用いて、チャネル長を制御しやすい方法で形成される。
【００２５】
図１５Ａ及び図１５Ｂは、図１４のデバイスの代替的な実施形態を示す。特に、ＳＯＩアイランド１０８の下を除いて全てのＢＯＸ材料１０４を剥離により除去することによって、該ＳＯＩアイランド１０８の機械的強度を強めることができる。ＲＩＥのような方向性エッチング法を用いて、こうした結果をもたらすこともできる。この実施形態においてさえも、不動態化又はサリサイドのような後の処理段階を容易にするために、ＳＯＩアイランド１０８の上部は露出されたままである。図１５Ａ及び図１５Ｂに示される第２の違いは、ゲート構造１５０２及び１５０６を含むことである。
【００２６】
再び図７を参照すると、ゲート導体材料７０２及び隙間充填材料７０４が用いられ、キャビティ４０２を満たしていた。しかしながら、ゲート導体材料７０２だけが用いられる場合には、その後のエッチング段階により、ゲート構造１５０２及び１５０６がもたらされることになる。特に、これらの構造１５０２及び１５０６は、図１０のゲート構造９０４及び９０６により示されるＣ形状の輪郭をもつものではない。
【００２７】
図１６は、コンタクトがソース／ドレイン領域並びにゲート９０４、９０６上に形成された、図１３のラップアラウンド型ゲート構造を示す。例えば、コンタクト１６０６は、ゲート９０６との接続性を提供し、コンタクト１６０２は、アイランド１０８のソース／ドレイン領域の一方との接続性を提供し、コンタクト１６０４は、該アイランド１０８のもう一方のソース／ドレイン領域との接続性を提供する。
【００２８】
当業者であれば、本発明の意図された範囲から逸脱することなく、開示された例示的な実施形態に、更なる修正及び変形をなし得ることを理解するであろう。例えば、ここに説明される例示的なシリコン・アイランド１０８は、ほぼ矩形の断面輪郭を含む。この特定の形状に加えて、円形、台形、及び多角形のような他の形式のアイランドをラップアラウンド型ゲートに適合させることもできる。さらに、ラップアラウンド型ゲートは、ここで説明されるようにシリコン・アイランドを完全に囲んでいなくてもよい。ラップアラウンド型ゲートが、シリコン・アイランドの周辺部の半分以上を囲む場合には、性能の改善が依然として達成される。シリコン・アイランドを少なくともそれだけたくさん囲むことによって、ラップアラウンド型ゲートが、該シリコン・アイランドの両側の２つのゲート電極として働くことができる。また、ＳＯＩ構造内の半導体アイランドは、ここで説明される例示的なシリコンと共に、又はここで説明される例示的なシリコンに代わって、他の半導体材料を含むことができる。
【図面の簡単な説明】
【００２９】
【図１】シリコン・アイランドが酸化物によって囲まれた、ＳＯＩ構造の斜視図を示す。
【図２】図１の構造の断面図を示す。
【図３】エッチングの境界線が上面に定められた状態の図１の構造を示す。
【図４】厚さ全体に沿ってキャビティが形成された後の、ＳＯＩ構造の断面を示す。
【図５】酸化物が所定の距離だけエッチバックされた後の、図４の構造を示す。
【図６】酸化物のアウトラインを示す、図５の構造の平面図を示す。
【図７】ゲート誘電体、ゲート導体材料、及び充填材料がキャビティ内に形成された後の、図５の構造の中間段階の断面図を示す。
【図８】ゲート導体材料が所定の距離だけエッチバックされた後の、図７の構造を示す。ここから
【図９】別箇のデバイスに切断され、キャビティ内の充填材料が除去された、図８の構造の異なる図を示す。
【図１０】別箇のデバイスに切断され、キャビティ内の充填材料が除去された、図８の構造の異なる図を示す。
【図１１】ハードマスク層が構造の上面から除去された後の、図１０の構造の異なる図を示す。
【図１２】ハードマスク層が構造の上面から除去された後の、図１０の構造の異なる図を示す。
【図１３】ゲート導体材料の外側の酸化物層が除去された後の、図１２の構造の異なる図を示す。
【図１４】ゲート導体材料の外側の酸化物層が除去された後の、図１２の構造の異なる図を示す。
【図１５Ａ】図１３の構造の代替的な構造の異なる図を示す。
【図１５Ｂ】図１３の構造の代替的な構造の異なる図を示す。
【図１６】ゲート、ソース及びドレイン領域に接続された電極と共に、図１３の構造を示す。
【符号の説明】
【００３０】
１００、５００：ＳＯＩ構造
１０２：ハンドル・ウェーハ
１０４、１０５：酸化物層
１０６：ハードマスク層
１０８：ＳＯＩアイランド
４０２：キャビティ
７０２：ゲート導体材料
７０３：ゲート誘電体
７０４：隙間充填材料
９０４、９０６、１５０２、１５０６：ゲート
１６０２、１６０４、１６０６：コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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