(57)【要約】【課題】  分解能のばらつきを抑えた高分解能、かつ小面積型のクロック位相遅延回路を提供する。【解決手段】  各々異なる遅延時間を持つバッファ１１〜１６と２入力セレクタ２１〜２６とを所定数備え、入力クロック信号ＩＮを通過させるバッファ１１〜１６とセレクタ２１〜２６の数を変更することにより、総合遅延時間をバッファ１１〜１６の遅延時間とセレクタ２１〜２６の遅延時間とのいずれよりも小さい単位で変化させて出力クロック信号ＯＵＴの位相を調整する。【選択図】  図１
2005050235.tif 000002
【特許請求の範囲】
【請求項１】
ｎを２以上の自然数とするとき、遅延素子をｎ段直列接続してなる第１遅延ラインと、各々前記遅延素子とは異なる遅延時間を持つ２入力セレクタをｎ段直列接続してなる第２遅延ラインと、該第２遅延ラインの各セレクタにおける入力の選択を制御するための手段とを備えたクロック位相遅延回路であって、
前記第１遅延ラインのｉ段目（１≦ｉ≦ｎ−１）の遅延素子の出力が前記第１遅延ラインのｉ＋１段目の遅延素子の入力と、前記第２遅延ラインのｉ段目のセレクタの第１入力とに接続され、
前記第１遅延ラインのｎ段目の遅延素子の出力が前記第２遅延ラインのｎ段目のセレクタの第１入力に接続され、
前記第２遅延ラインのｉ段目（１≦ｉ≦ｎ−１）のセレクタの出力が前記第２遅延ラインのｉ＋１段目のセレクタの第２入力に接続され、かつ、
前記第１遅延ラインの１段目の遅延素子の入力を前記クロック位相遅延回路の入力とし、前記第２遅延ラインのｎ段目のセレクタの出力を前記クロック位相遅延回路の出力とすることを特徴とするクロック位相遅延回路。
【請求項２】
請求項１記載のクロック位相遅延回路において、
前記各遅延素子の遅延時間を等しくｔ１とし、前記各セレクタの遅延時間を等しくｔ２とするとき、ｔ１＜ｔ２＜ｔ１×２であることを特徴とするクロック位相遅延回路。
【請求項３】
請求項１記載のクロック位相遅延回路において、
前記各遅延素子の遅延時間を等しくｔ１とし、前記各セレクタの遅延時間を等しくｔ２とするとき、ｔ２＜ｔ１＜ｔ２×２であることを特徴とするクロック位相遅延回路。
【請求項４】
請求項１記載のクロック位相遅延回路において、
前記各遅延素子はバッファであり、かつ前記各セレクタは入力と出力の極性が反転しないセレクタであることを特徴とするクロック位相遅延回路。
【請求項５】
請求項１記載のクロック位相遅延回路において、
各々前記第１遅延ラインの各遅延素子及び前記第２遅延ラインの各セレクタとは異なる遅延時間を持つ２入力セレクタをｎ段接続してなる第３遅延ラインと、該第３遅延ラインの各セレクタにおける入力の選択を制御するための手段とを更に備え、
前記第２遅延ラインのｊ段目（１≦ｊ≦ｎ）のセレクタの出力が前記第３遅延ラインのｊ段目のセレクタの第１入力に接続され、
前記第３遅延ラインのｉ段目（１≦ｉ≦ｎ−１）のセレクタの出力が前記第３遅延ラインのｉ＋１段目のセレクタの第２入力に接続され、かつ、
前記第３遅延ラインのｎ段目のセレクタの出力を前記クロック位相遅延回路の出力とすることを特徴とするクロック位相遅延回路。
【請求項６】
請求項１記載のクロック位相遅延回路において、
前記各遅延素子はインバータであり、かつ前記各セレクタは入力と出力の極性が反転するセレクタであることを特徴とするクロック位相遅延回路。
【請求項７】
請求項１記載のクロック位相遅延回路において、
前記第１遅延ラインのｋ段目（２≦ｋ≦ｎ）の遅延素子と前記第２遅延ラインのｋ−１段目のセレクタとが各々１つのマクロセルを構成し、かつ前記各マクロセル間の遅延時間が等しくなるように配線がなされたことを特徴とするクロック位相遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延素子を用いてクロック信号の位相を高精度に調整するクロック位相遅延回路に関するものである。
【背景技術】
【０００２】
データ転送の高速化が進む今日において、クロック信号の位相を高分解能で調整できるクロック位相遅延回路が、半導体集積回路の分野で渇望されている。
【０００３】
ある従来技術は、所定の周波数を持つクロック信号を入力し、第１のバッファを多段接続してなる第１遅延ラインから１つの信号を多入力セレクタで選択し、当該多入力セレクタの出力を各々前記第１のバッファとは異なる遅延時間を持つ第２のバッファを多段接続してなる第２遅延ラインへ入力し、当該第２遅延ラインから１つの信号を他の多入力セレクタで選択することで、第１及び第２のバッファの遅延時間差に等しい分解能で出力クロック信号の位相を高精度に調整するものである（特許文献１参照）。
【０００４】
一方、入出力間でのデューティ比の変化を軽減するために、論理反転型の２入力セレクタを多段接続し、出力側から数えて奇数段目のセレクタに反転クロック信号を、偶数段目のセレクタに正転クロック信号をそれぞれ入力し、入力クロック信号がセレクタを通過する段数を切り換えることによって遅延量を調整する技術も知られている（特許文献２参照）。
【特許文献１】特開２００１−２８５２６６号公報
【特許文献２】特開２００１−２８２３８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記多入力セレクタを用いる技術では、当該セレクタ内で生じる遅延時間を当該セレクタの全ての入力に対して均一にするのは困難である。したがって、位相調整の分解能にばらつきが生じてしまう。しかも、２つの多入力セレクタを用いることから、回路規模が大きくなるという問題もあった。
【０００６】
また、上記２入力セレクタの遅延時間をクロック位相遅延に利用する技術では、当該セレクタの遅延時間よりも微小な分解能を実現することができない。
【０００７】
本発明の目的は、分解能のばらつきを抑えた高分解能、かつ小面積型のクロック位相遅延回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明によれば、各々異なる遅延時間を持つ遅延素子と２入力セレクタとを所定数備え、入力クロック信号を通過させる遅延素子とセレクタの数を変更することにより、総合遅延時間を遅延素子の遅延時間とセレクタの遅延時間とのいずれよりも小さい単位で変化させて出力クロック信号の位相を調整することとした。
【０００９】
具体的に説明すると、本発明に係るクロック位相遅延回路は、ｎを２以上の自然数とするとき、遅延素子をｎ段直列接続してなる第１遅延ラインと、各々前記遅延素子とは異なる遅延時間を持つ２入力セレクタをｎ段直列接続してなる第２遅延ラインと、該第２遅延ラインの各セレクタにおける入力の選択を制御するための手段とを備えたものである。第１遅延ラインのｉ段目（１≦ｉ≦ｎ−１）の遅延素子の出力は、第１遅延ラインのｉ＋１段目の遅延素子の入力と、第２遅延ラインのｉ段目のセレクタの第１入力とに接続される。第１遅延ラインのｎ段目の遅延素子の出力は、第２遅延ラインのｎ段目のセレクタの第１入力に接続される。第２遅延ラインのｉ段目（１≦ｉ≦ｎ−１）のセレクタの出力は、第２遅延ラインのｉ＋１段目のセレクタの第２入力に接続される。そして、第１遅延ラインの１段目の遅延素子の入力を当該クロック位相遅延回路の入力とし、第２遅延ラインのｎ段目のセレクタの出力を当該クロック位相遅延回路の出力とする。
【００１０】
各遅延素子の遅延時間を等しくｔ１とし、各セレクタの遅延時間を等しくｔ２とするとき、ｔ１＜ｔ２＜ｔ１×２であればよい。総合遅延時間の分解能がｔ２−ｔ１となり、０＜ｔ２−ｔ１＜ｔ１であるから、各遅延素子の遅延時間ｔ１よりも微小な分解能を実現できる。あるいは、ｔ２＜ｔ１＜ｔ２×２であってもよい。この場合には総合遅延時間の分解能がｔ１−ｔ２となり、０＜ｔ１−ｔ２＜ｔ２であるから、各２入力セレクタの遅延時間ｔ２よりも微小な分解能を実現できる。
【発明の効果】
【００１１】
本発明によれば、３入力以上の多入力セレクタではなく２入力セレクタを採用し、かつ当該２入力セレクタの遅延時間とバッファ等の遅延素子の遅延時間との差を利用しているので、分解能のばらつきを抑えた高分解能、かつ小面積型のクロック位相遅延回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態につき図面を参照して説明する。
【００１３】
図１は、本発明に係るクロック位相遅延回路の構成例を示している。図１のクロック位相遅延回路は、第１〜第６のバッファ（遅延素子）１１，１２，１３，１４，１５，１６を直列接続してなる第１遅延ライン１０と、第１〜第６の２入力セレクタ（以下、単にセレクタという。）２１，２２，２３，２４，２５，２６を直列接続してなる第２遅延ライン２０とを備えている。ここでは、第１〜第６のバッファ１１〜１６の遅延時間が等しくｔ１であり、第１〜第６のセレクタ２１〜２６の遅延時間が等しくｔ２であり、かつｔ１＜ｔ２＜ｔ１×２であるものとする。ＩＮ及びＯＵＴはそれぞれ当該クロック位相遅延回路の入力クロック信号及び出力クロック信号であって、入力クロック信号ＩＮは第１のバッファ１１の入力に与えられ、出力クロック信号ＯＵＴは第６のセレクタ２６の出力から得られる。各セレクタ２１〜２６は入力と出力の極性が反転しないセレクタであり、ＳＥＬは各セレクタ２１〜２６における入力の選択を制御するための選択制御信号である。
【００１４】
回路構成要素間の接続を詳細に説明すると、第１のバッファ１１の出力は第２のバッファ１２の入力と第１のセレクタ２１の第１入力とに、第２のバッファ１２の出力は第３のバッファ１３の入力と第２のセレクタ２２の第１入力とに、第３のバッファ１３の出力は第４のバッファ１４の入力と第３のセレクタ２３の第１入力とに、第４のバッファ１４の出力は第５のバッファ１５の入力と第４のセレクタ２４の第１入力とに、第５のバッファ１５の出力は第６のバッファ１６の入力と第５のセレクタ２５の第１入力とに、第５のバッファ１６の出力は第６のセレクタ２６の第１入力にそれぞれ接続されている。第１のセレクタ２１の出力は第２のセレクタ２２の第２入力に、第２のセレクタ２２の出力は第３のセレクタ２３の第２入力に、第３のセレクタ２３の出力は第４のセレクタ２４の第２入力に、第４のセレクタ２４の出力は第５のセレクタ２５の第２入力に、第５のセレクタ２５の出力は第６のセレクタ２６の第２入力にそれぞれ接続されている。
【００１５】
図１によれば、第６のセレクタ２６が第１入力を選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→１２→１３→１４→１５→１６→２６→ＯＵＴという経路が選択される結果、ＩＮからＯＵＴに至る総合遅延時間がｔ１×６＋ｔ２×１［＝Ｔ（１）］となる。
【００１６】
また、第５のセレクタ２５が第１入力を、第６のセレクタ２６が第２入力をそれぞれ選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→１２→１３→１４→１５→２５→２６→ＯＵＴという経路が選択される結果、ＩＮからＯＵＴに至る総合遅延時間がｔ１×５＋ｔ２×２［＝Ｔ（２）］となる。
【００１７】
第４のセレクタ２４が第１入力を、第５及び第６のセレクタ２５，２６がいずれも第２入力をそれぞれ選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→１２→１３→１４→２４→２５→２６→ＯＵＴという経路が選択される結果、ＩＮからＯＵＴに至る総合遅延時間がｔ１×４＋ｔ２×３［＝Ｔ（３）］となる。
【００１８】
第３のセレクタ２３が第１入力を、第４、第５及び第６のセレクタ２４，２５，２６がいずれも第２入力をそれぞれ選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→１２→１３→２３→２４→２５→２６→ＯＵＴという経路が選択される結果、ＩＮからＯＵＴに至る総合遅延時間がｔ１×３＋ｔ２×４［＝Ｔ（４）］となる。
【００１９】
第２のセレクタ２２が第１入力を、第３、第４、第５及び第６のセレクタ２３，２４，２５，２６がいずれも第２入力をそれぞれ選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→１２→２２→２３→２４→２５→２６→ＯＵＴという経路が選択される結果、ＩＮからＯＵＴに至る総合遅延時間がｔ１×２＋ｔ２×５［＝Ｔ（５）］となる。
【００２０】
第１のセレクタ２１が第１入力を、第２、第３、第４、第５及び第６のセレクタ２２，２３，２４，２５，２６がいずれも第２入力をそれぞれ選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→２１→２２→２３→２４→２５→２６→ＯＵＴという経路が選択される結果、ＩＮからＯＵＴに至る総合遅延時間がｔ１×１＋ｔ２×６［＝Ｔ（６）］となる。
【００２１】
ここに、Ｔ（１）＜Ｔ（２）＜Ｔ（３）＜Ｔ（４）＜Ｔ（５）＜Ｔ（６）であって、Ｔ（６）−Ｔ（５）＝Ｔ（５）−Ｔ（４）＝Ｔ（４）−Ｔ（３）＝Ｔ（３）−Ｔ（２）＝Ｔ（２）−Ｔ（１）＝ｔ２−ｔ１である。つまり、図１のクロック位相遅延回路における総合遅延時間の分解能はｔ２−ｔ１である。０＜ｔ２−ｔ１＜ｔ１であるから、各バッファ１１〜１６の遅延時間ｔ１（＜ｔ２）よりも微小な分解能を実現できることが判る。
【００２２】
なお、第１〜第６のバッファ１１〜１６の遅延時間ｔ１と、第１〜第６のセレクタ２１〜２６の遅延時間ｔ２との関係は、ｔ２＜ｔ１＜ｔ２×２であってもよい。この場合には総合遅延時間の分解能がｔ１−ｔ２となり、０＜ｔ１−ｔ２＜ｔ２であるから、各セレクタ２１〜２６の遅延時間ｔ２（＜ｔ１）よりも微小な分解能を実現できる。
【００２３】
図２は、図１のクロック位相遅延回路の第１の変形例を示している。図２では、図１の構成に、第７〜第１２の２入力セレクタ（以下、単にセレクタという。）３１，３２，３３，３４，３５，３６を直列接続してなる第３遅延ライン３０が付加されている。ここでは、第１〜第６のバッファ１１〜１６の遅延時間が等しくｔ１であり、第１〜第６のセレクタ２１〜２６の遅延時間が等しくｔ２であり、第７〜第１２のセレクタ３１〜３６の遅延時間が等しくｔ３であり、かつｔ１＜ｔ２＜ｔ３＜ｔ１×２であるものとする。第６のセレクタ２６の出力から得られる出力クロック信号ＯＵＴとは別に、出力クロック信号ＯＵＴＸが第１２のセレクタ３６の出力から得られる。第７〜第１２のセレクタ３１〜３６は第１〜第６のセレクタ２１〜２６と同様に入力と出力の極性が反転しないセレクタであり、選択制御信号ＳＥＬは第１〜第６のセレクタ２１〜２６及び第７〜第１２のセレクタ３１〜３６の各々における入力の選択を制御する。
【００２４】
回路構成要素間の接続を詳細に説明すると、第１のセレクタ２１の出力は第７のセレクタ３１の第１入力に、第２のセレクタ２２の出力は第８のセレクタ３２の第１入力に、第３のセレクタ２３の出力は第９のセレクタ３３の第１入力に、第４のセレクタ２４の出力は第１０のセレクタ３４の第１入力に、第５のセレクタ２５の出力は第１１のセレクタ３５の第１入力に、第６のセレクタ２６の出力（ＯＵＴ）は第１２のセレクタ３６の第１入力にそれぞれ接続されている。第７のセレクタ３１の出力は第８のセレクタ３２の第２入力に、第８のセレクタ３２の出力は第９のセレクタ３３の第２入力に、第９のセレクタ３３の出力は第１０のセレクタ３４の第２入力に、第１０のセレクタ３４の出力は第１１のセレクタ３５の第２入力に、第１１のセレクタ３５の出力は第１２のセレクタ３６の第２入力にそれぞれ接続されている。
【００２５】
図２によれば、例えば第１２のセレクタ３６が第１入力を選択する場合には、第１〜第６のセレクタ２１〜２６の各々の入力選択を制御することにより、ＩＮからＯＵＴＸに至る総合遅延時間の分解能としてｔ２−ｔ１が得られる。これは、図１の説明から明らかであろう。
【００２６】
更に、図２によれば、例えば第６及び第１２のセレクタ２６，３６がいずれも第１入力を選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→１２→１３→１４→１５→１６→２６→３６→ＯＵＴＸという経路が選択される結果、ＩＮからＯＵＴＸに至る総合遅延時間がｔ１×６＋ｔ２×１＋ｔ３×１［＝Ｔ（７）］となる。
【００２７】
また、第５及び第１１のセレクタ２５，３５がいずれも第１入力を、第１２のセレクタ３６が第２入力をそれぞれ選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→１２→１３→１４→１５→２５→３５→３６→ＯＵＴＸという経路が選択される結果、ＩＮからＯＵＴＸに至る総合遅延時間がｔ１×５＋ｔ２×１＋ｔ３×２［＝Ｔ（８）］となる。
【００２８】
第４及び第１０のセレクタ２４，３４がいずれも第１入力を、第１１及び第１２のセレクタ３５，３６がいずれも第２入力をそれぞれ選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→１２→１３→１４→２４→３４→３５→３６→ＯＵＴＸという経路が選択される結果、ＩＮからＯＵＴＸに至る総合遅延時間がｔ１×４＋ｔ２×１＋ｔ３×３［＝Ｔ（９）］となる。
【００２９】
第３及び第９のセレクタ２３，３３がいずれも第１入力を、第１０、第１１及び第１２のセレクタ３４，３５，３６がいずれも第２入力をそれぞれ選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→１２→１３→２３→３３→３４→３５→３６→ＯＵＴＸという経路が選択される結果、ＩＮからＯＵＴＸに至る総合遅延時間がｔ１×３＋ｔ２×１＋ｔ３×４［＝Ｔ（１０）］となる。
【００３０】
第２及び第８のセレクタ２２，３２がいずれも第１入力を、第９、第１０、第１１及び第１２のセレクタ３３，３４，３５，３６がいずれも第２入力をそれぞれ選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→１２→２２→３２→３３→３４→３５→３６→ＯＵＴＸという経路が選択される結果、ＩＮからＯＵＴＸに至る総合遅延時間がｔ１×２＋ｔ２×１＋ｔ３×５［＝Ｔ（１１）］となる。
【００３１】
第１及び第７のセレクタ２１，３１がいずれも第１入力を、第８、第９、第１０、第１１及び第１２のセレクタ３２，３３，３４，３５，３６がいずれも第２入力をそれぞれ選択するように選択制御信号ＳＥＬが与えられると、ＩＮ→１１→２１→３１→３２→３３→３４→３５→３６→ＯＵＴＸという経路が選択される結果、ＩＮからＯＵＴＸに至る総合遅延時間がｔ１×１＋ｔ２×１＋ｔ３×６［＝Ｔ（１２）］となる。
【００３２】
ここに、Ｔ（７）＜Ｔ（８）＜Ｔ（９）＜Ｔ（１０）＜Ｔ（１１）＜Ｔ（１２）であって、Ｔ（１２）−Ｔ（１１）＝Ｔ（１１）−Ｔ（１０）＝Ｔ（１０）−Ｔ（９）＝Ｔ（９）−Ｔ（８）＝Ｔ（８）−Ｔ（７）＝ｔ３−ｔ１である。つまり、総合遅延時間の分解能としてｔ３−ｔ１を実現することができる。０＜ｔ３−ｔ１＜ｔ１であるから、各バッファ１１〜１６の遅延時間ｔ１（＜ｔ２＜ｔ３）よりも微小な分解能を実現できることが判る。
【００３３】
以上のとおり、図２のクロック位相遅延回路によれば、第３遅延ライン３０を付加することにより、図１の場合の総合遅延時間分解能（ｔ２−ｔ１）に加えて、他の総合遅延時間分解能（ｔ３−ｔ１）が得られる。
【００３４】
図３は、図１のクロック位相遅延回路の第２の変形例を示している。図３のクロック位相遅延回路は、第１〜第７のインバータ（遅延素子）４１，４２，４３，４４，４５，４６，４７を直列接続してなる第１遅延ライン４０と、第１〜第６の２入力セレクタ（以下、単にセレクタという。）５１，２２，５３，５４，５５，５６を直列接続してなる第２遅延ライン５０とを備えている。各セレクタ５１〜５６は入力と出力の極性が反転するセレクタ（論理反転型の２入力セレクタ）であり、ＳＥＬは各セレクタ５１〜５６における入力の選択を制御するための選択制御信号である。入力クロック信号ＩＮは第１のインバータ４１の入力に与えられ、出力クロック信号ＯＵＴは第６のセレクタ５６の出力から得られる。
【００３５】
図３中の第２〜第７のインバータ４２〜４７は図１中の第１〜第６のバッファ１１〜１６に、図３中の第１〜第６のセレクタ５１〜５６は図１中の第１〜第６のセレクタ２１〜２６にそれぞれ対応する。したがって、図３の構成によっても、ＩＮからＯＵＴに至る総合遅延時間について、各インバータ４１〜４７の遅延時間と各セレクタ５１〜５６の遅延時間とのいずれよりも微小な分解能を実現できる。なお、第１のインバータ４１は出力クロック信号ＯＵＴの極性を入力クロック信号ＩＮの極性に合わせる働きをするものであって、これを第６のセレクタ５６の後段へ移動してもよい。論理反転型の２入力セレクタを６段直列接続してなる第３遅延ラインを図３の構成に付加することも可能である（図２参照）。
【００３６】
最後に、再び図１を参照して、配線遅延による分解能のばらつき抑制策を説明する。図１中の破線で示された５個のボックスは、いずれもレイアウトに用いられるマクロセルである。第２のバッファ１２と第１のセレクタ２１とが１つのマクロセルを構成する。同様に、第３のバッファ１３と第２のセレクタ２２、第４のバッファ１４と第３のセレクタ２３、第５のバッファ１５と第４のセレクタ２４、第６のバッファ１６と第５のセレクタ２５が各々１つのマクロセルを構成する。そして、各マクロセル間の遅延時間が等しくなるように配線が施される。具体的には、各マクロセルにおいて、バッファの入力ピンと出力ピンの高さを合わせ、かつセレクタの第２入力ピンと出力ピンの高さを合わせる。これにより、マクロセル間の配線が等長かつ最短になるように回路レイアウトを行うことが可能になる。したがって、プロセスの微細化に起因して配線遅延の比重が増大しても、総合遅延時間の分解能のばらつきを抑えることができる。
【００３７】
なお、上記各遅延ライン１０，２０，３０，４０，５０の構成素子段数は、図示のものに限らない。また、上記第１、第２及び第３遅延ライン１０，２０，３０の構成素子段数が互いに同じである必要はない。例えば、図２中の第６のセレクタ２６の後段に他の遅延要素を付加したり、第１２のセレクタ３６の後段に他の遅延要素を付加したりすることも可能である。
【産業上の利用可能性】
【００３８】
以上説明してきたとおり、本発明に係るクロック位相遅延回路は、分解能のばらつきを抑えた高分解能、かつ小面積型のクロック位相遅延回路であって、半導体集積回路等に有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明に係るクロック位相遅延回路の構成例を示す回路図である。
【図２】図１のクロック位相遅延回路の第１の変形例を示す回路図である。
【図３】図１のクロック位相遅延回路の第２の変形例を示す回路図である。
【符号の説明】
【００４０】
１０  第１遅延ライン
１１〜１６  バッファ（遅延素子）
２０  第２遅延ライン
２１〜２６  ２入力セレクタ
３０  第３遅延ライン
３１〜３６  ２入力セレクタ
４０  第１遅延ライン
４１〜４７  インバータ（遅延素子）
５０  第２遅延ライン
５１〜５６  反転論理型の２入力セレクタ
ＩＮ  入力クロック信号
ＯＵＴ，ＯＵＴＸ  出力クロック信号
ＳＥＬ  選択制御信号
【図１】
2005050235.tif 000003
【図２】
2005050235.tif 000004
【図３】
2005050235.tif 000005