(57)【要約】【課題】  孔の埋め込みを改善できる配線構造を提供することを目的とする。また、その結果、半導体装置の歩留まりを向上させることを目的とする。【解決手段】  第１の溝に導電材が充填され形成された下層配線１を有する第１の層と、上面から所定の深さまで形成された溝３に導電材が充填され形成された上層配線８と、上記溝３の底面から上記下層配線１まで形成された接続孔４に導電材が充填され形成されたｖｉａ９と、上面から上記下層配線１まで形成された開口部に導電材が充填されたｖｉａ１０とを有する、上記第１の層の上に形成された第２の層とを備えたことを特徴とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１の導電材部を有する第１の層と、
上面から所定の深さまで形成された第２の溝に導電材が充填され形成された第２の導電材部と、上記第２の溝の底面から上記第１の導電材部まで形成された第１の孔に導電材が充填され形成された第３の導電材部と、上面から上記第１の導電材部まで形成された開口部に導電材が充填された第４の導電材部とを有する、上記第１の層の上に形成された第２の層と
を備えたことを特徴とする半導体装置。
【請求項２】
上記第４の導電材部は、上記第２の層の面に平行な面の断面積が、第３の導電材部よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記開口部は、第２の孔により形成され、
上記第１の孔は、上記第２の孔と接触することなく円柱状に形成され、
上記第２の孔は、上記第１の孔に対し、互いの中心位置が上記第１の孔の径の１０倍以内の距離に形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
上記第４の導電材部は、上記第２の層の上面から所定の深さまで形成された第３の溝と上記第３の溝の底面から上記第１の導電材部まで形成された第２の孔とに上記導電材が充填され形成されたことを特徴とする請求項１記載の半導体装置。
【請求項５】
第１の溝に導電材が充填された導電材部が形成された下地層の上に絶縁材料により絶縁層を形成する絶縁層形成工程と、
上記絶縁層形成工程により形成された絶縁層に、絶縁層の上面から所定の深さの第２の溝と上記第２の溝の底部から上記導電材部まで貫通する孔と上記絶縁層の上面から上記導電材部まで貫通する開口部とを形成する開口部形成工程と、
上記開口部形成工程により第２の溝と孔と開口部とが形成された後、上記第２の溝と孔と開口部とに導電材を埋め込む埋込工程と
を備えたことを特徴とする半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及び半導体製造方法に関する。特に、ＬＳＩの配線の構造に関するものである。
【背景技術】
【０００２】
図６は従来の多層配線の製造工程を示す図である。
【０００３】
図６において、１は下層配線、２は層間絶縁膜、３は層間絶縁膜に形成された溝、４は層間絶縁膜に形成された孔、５は密着層、６はシード層、７は配線金属、８は上層配線、９は層間接続柱（ｖｉａ）である。
【０００４】
次に多層配線の製造方法について説明する。下層配線１上に層間絶縁膜２を形成する。層間絶縁膜２はプラズマＣＶＤ（化学的気相成長）法或いは塗布法により形成される。次に写真製版とドライエッチングにより溝３、接続孔４を形成する。層間絶縁膜２上面と、溝３と接続孔４との壁面とＰＶＤ（物理的気相成長）によりＴａ（タンタル）などの密着層５とＣｕ（銅）などのシード層６を形成した後、硫酸銅浴の電解めっきによりＣｕなどの配線材料を溝３および接続孔４の埋め込む。めっき液中には複数の添加剤を加えている。この添加剤は、微細な孔や溝においてめっきの析出速度を向上させる働きがあり、良好な埋め込み特性を得ることができる。最後にＣＭＰ（化学的機械研磨）により溝３・接続孔４以外の層間絶縁膜２表面に形成された密着層５、シード層６、配線材料としての配線金属７を除去することにより上層配線８とｖｉａ９を同時に形成する。この工程を繰り返すことにより多層配線を形成することができる。この製造工程では溝に形成された配線と柱状のｖｉａを同時に形成することができるので、工程数を削減することができるという利点がある。
【０００５】
また、ＥＭ（エレクトロマイグレーション）に対する耐性を高めるためにダミーホールを形成し、ｖｉａを複数生成し、配線の体積を増やす技術が開示されている（特許文献１参照）。
【０００６】
また、半導体装置ではなく、ボード基板に、設計の自由度を向上させることを目的に複数のダミーホールを形成する技術が開示されている（特許文献２参照）。
【特許文献１】特開２０００−１２６８８号公報
【特許文献２】特開２００１−１６０６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
電解めっきでは、金属膜の析出速度は流れる電流に依存する。シード層６は一般にＰＶＤ法により形成されており、そのカバレッジは１０〜２０％程度と低い。溝３や接続孔４の側壁に形成されたシード層６の膜厚は平坦部に比べて薄くなり、その抵抗は高くなる。その結果、溝３や接続孔４の側壁に形成されたシード層６に流れる電流は平坦部に比べて低くなり、金属膜の析出速度も低くなり、埋め込み特性は悪くなる。このように側壁に形成されたシード層６による膜が埋め込み特性を左右している。
【０００８】
多層配線の製造工程では溝３と接続孔４を同時に形成していた。接続孔４は溝３の下に位置するため、その側壁でのシード層６のカバレッジは悪くなり、埋め込み不良が発生しやすくなるという問題があった。特に、ボーダーレスと呼ばれる構造ではｖｉａ９と上層配線８を同じサイズにするので、接続孔４の上に位置する溝３の開口部がきわめて小さくなり、接続孔４の側壁におけるシード層６のカバレッジがより悪くなる。しかし、ボーダーレス構造は配線幅にアライメントずれを考慮したマージンを持たせないため、配線のピッチを小さくできるという利点を有しており、微細化が進むにつれてより採用されるようになっており、前記のような問題がより大きくなっている。
【０００９】
この発明は、孔の埋め込みを改善できる配線構造を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る半導体装置は、第１の導電材部を有する第１の層と、
上面から所定の深さまで形成された第２の溝に導電材が充填され形成された第２の導電材部と、上記第２の溝の底面から上記第１の導電材部まで形成された第１の孔に導電材が充填され形成された第３の導電材部と、上面から上記第１の導電材部まで形成された開口部に導電材が充填された第４の導電材部とを有する、上記第１の層の上に形成された第２の層と
を備えたことを特徴とする。
【００１１】
上記第４の導電材部は、上記第２の層の面に平行な面の断面積が、第３の導電材部よりも大きいことを特徴とする。
【００１２】
上記開口部は、第２の孔により形成され、
上記第１の孔は、上記第２の孔と接触することなく円柱状に形成され、
上記第２の孔は、上記第１の孔に対し、互いの中心位置が上記第１の孔の径の１０倍以内の距離に形成されることを特徴とする。
【００１３】
上記第４の導電材部は、上記第２の層の上面から所定の深さまで形成された第３の溝と上記第３の溝の底面から上記第１の導電材部まで形成された第２の孔とに上記導電材が充填され形成されたことを特徴とする。
【００１４】
この発明に係る半導体製造方法は、第１の溝に導電材が充填された導電材部が形成された下地層の上に絶縁材料により絶縁層を形成する絶縁層形成工程と、
上記絶縁層形成工程により形成された絶縁層に、絶縁層の上面から所定の深さの第２の溝と上記第２の溝の底部から上記導電材部まで貫通する孔と上記絶縁層の上面から上記導電材部まで貫通する開口部とを形成する開口部形成工程と、
上記開口部形成工程により第２の溝と孔と開口部とが形成された後、上記第２の溝と孔と開口部とに導電材を埋め込む埋込工程と
を備えたことを特徴とする。
【発明の効果】
【００１５】
以上のように、この発明によれば、多層配線では上層配線がない部分においても下層配線に接続した孔を設けることにより、シードの上面より接続孔の側壁に付着したシードに電流を供給するだけでなく、下層配線にのみ接続した孔の側壁シードと下層配線を介して接続孔の側壁シードに電流を供給することができ、埋め込み不良のｖｏｉｄ（ボイド；空隙）の発生頻度を低減することができる。その結果、歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１は、実施の形態１における半導体装置の説明をするための図である。
【００１７】
図１において、１は下層配線、８は上層配線、９はｖｉａ、１０は下層配線にのみ接続する孔に充填されたｖｉａ（導電材部（第４の導電材部の一例である））である。図１では、半導体装置を上部から見た図を示し、構造を理解しやすくするため、上層配線８の下部に位置することとなるｖｉａ９の位置を明確に表示するため、上層配線８を点線にて記載している。また、各実施の形態において、ｖｉａとは、導電材（ここでは、Ｃｕ）が孔（ホール）に充填された、上層と下層とを接続するための柱状の接続柱を示す。或いは、導電材（ここでは、Ｃｕ）が孔（ホール）に充填された、上層の上面から下層まで延びる柱状の充填物を示す。また、溝とは、各層における配線として使用されるための導電材を充填する開口部を示す。孔（ホール）とは、柱状の開口部を示す。
【００１８】
図２は実施の形態１における半導体装置の製造工程を示す図である。
【００１９】
図２において、１は下層配線、２は層間絶縁膜、３は層間絶縁膜に形成された溝、４は層間絶縁膜に形成された接続孔、５は密着層、６はシード層、７は配線金属、８は上層配線、９はｖｉａ、１０は下層配線にのみ接続する孔に充填されたｖｉａ（導電材部（第４の導電材部の一例である））、２０は層間絶縁膜、３０は下層配線にのみ接続する孔である。
【００２０】
次に配線の形成方法を説明する。
【００２１】
図３は、実施の形態１における半導体製造方法のフローチャートを示す図である。
【００２２】
図３においては、本実施の形態を説明するために特に必要と思われる工程を抜粋して示しているにすぎず、他の工程が省略されて記載されている。
【００２３】
まず、Ｓ（ステップ）３０１において、下地層形成工程として、半導体装置としてのシリコン基板上の層間絶縁膜に下層配線１を形成するための溝（第１の溝の一例である）を形成し、溝に導電材であるＣｕを充填し形成された下層配線１（第１の導電材部の一例である）が形成された下地層（第１の層の一例である）を形成する。
【００２４】
Ｓ３０２において、絶縁層形成工程として、第１の溝に導電材が充填された下層配線１となる導電材部が形成された下地層の上に第２の層として絶縁材料により絶縁層となる層間絶縁膜２，２０を形成する。ここでは、一例として、下層配線を形成した後、その上にＣｕの拡散を防止するためＳｉＣをプラズマＣＶＤにより５０ｎｍ形成した。層間絶縁膜２としてＳｉＯ２膜をプラズマＣＶＤにより５００ｎｍ形成した。この層間膜はｖｉａ９が形成される層間膜にあたる。エッチングストッパー膜としてＳｉＣをプラズマＣＶＤにより５０ｎｍ形成した。層間絶縁膜２０としてＳｉＯ２膜をプラズマＣＶＤにより５００ｎｍ形成した。この層間膜は上層配線８が形成される層間膜にあたる。
【００２５】
Ｓ３０３において、開口部形成工程として、上記絶縁層形成工程により形成された絶縁層となる層間絶縁膜２，２０に、層間絶縁膜２０の上面から所定の深さの溝３（第２の溝の一例である）と上記溝３の底部から下層配線１まで貫通する接続孔４（第１の孔の一例である）と上記層間絶縁膜２０の上面から層間絶縁膜２を抜けて上記下層配線１まで貫通する孔１０（開口部、第２の孔の一例である）とを形成する。ここでは、一例として、写真製版とドライエッチングにより溝３及び接続孔４を形成する。この時下層配線１にのみ接続する孔３０も同時に形成される。また、溝３のエッチングはエッチングストッパーにより止めることができるので、所望の溝の深さを得ることができる。更に、全面にＰＶＤによりＴａ密着層を３０ｎｍとＣｕシード層を４０ｎｍ形成した。この時、溝３の内面及び接続孔４と孔３０の内面にもＴａ（タンタル）密着層とＣｕ（銅）シード層が形成される。
【００２６】
Ｓ３０４において、埋込工程として、上記開口部形成工程により溝３と接続孔４と孔３０とが形成された後、上記溝３と接続孔４と孔３０とに導電材となるＣｕをめっき法により埋め込む。ここでは、硫酸銅浴のめっきによりＣｕを４００ｎｍ形成した。その後、２００℃で３０分間３％のＨ２／Ｎ２雰囲気でアニールを行った。平坦化工程としてＣＭＰにより溝３・接続孔４・孔３０以外に層間絶縁膜２０上面に形成されたＣｕとＴａを除去し、第２の導電材部の一例となる上層配線８と、第３の導電材部の一例となるｖｉａ９、１０を同時に形成した。
【００２７】
以上のようにしてｖｉａチェーンを形成し、その抵抗を測定した。測定したパターンのｖｉａ９の径は０．１８μｍ、ｖｉａ９の数は１０個、ピッチは５０μｍである。また、上層配線８の幅は０．２μｍ、下層配線１の幅は０．２μｍである。下層配線１に接続し、上層配線８に接続しないｖｉａ１０は、ｖｉａ９と同径でピッチ０．３６μｍで４個配置した。また、上層配線８に接続しないｖｉａ１０を配置していないｖｉａチェーンに対しても同様に測定を行った。但し、シード層６の膜厚が４０ｎｍの場合と１００ｎｍの場合についてそれぞれ評価している。歩留まりを表１に示す。
【００２８】
【表１】
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【００２９】
上層配線８に接続しないｖｉａ１０を配置しなかった場合（従来構造の場合）、シード層６の厚さが１００ｎｍでは良好な歩留まりが得られているが、４０ｎｍにすると歩留まりが急激に悪くなることがわかる。これに対し、上層配線８に接続しないｖｉａ１０を配置すると、シード層６の厚さが４０ｎｍにおいても良好な歩留まりを得ることができた。以上のように、上層配線に接続しないｖｉａを配置することにより、電解めっき時の埋め込み特性を改善することができる。
【００３０】
以上のように本実施の形態では、下層配線と上層配線とその間に形成された層間絶縁膜と上層配線と下層配線を接続する接続孔を有する半導体装置において、下層配線に接続し、上層配線に接続しないような孔を設け、孔に導電材を充填するものである。
【００３１】
以上のように本実施の形態における多層配線では上層配線がない部分においても、下層配線に接続した孔に充填された導電材部を設けることにより、上面のシードより接続孔の側壁に付着したシードに電流を供給するだけでなく、下層配線にのみ接続した孔の側壁シードと下層配線を介して接続孔の側壁シードに電流を供給することができ、埋め込み不良のｖｏｉｄ（ボイド：空隙）の発生頻度を低減させることができる。
【００３２】
実施の形態２．
実施の形態１では上層配線８に接続しないｖｉａ１０を４個配置した場合について示したが、これに限るものではなく、１個以上設置することにより同様の効果を得ることができる。上層配線８に接続しないｖｉａの数を変えて実施の形態１と同様にｖｉａチェーンを作成し、その抵抗を測定した。歩留まりの結果を表２に示す。
【００３３】
【表２】
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【００３４】
ｖｉａ１０を１個配置することにより、大幅に歩留まりを改善することができる。２個以上では更に歩留まりが改善しており、上層配線に接続しないｖｉａの数は多いほうが望ましい。
【００３５】
実施の形態３．
実施の形態３では、接続孔４が、孔３０と接触することなく円柱状に形成され、孔３０は、接続孔４に対し、互いの中心位置が上記接続孔４或いは孔３０の径の１０倍以内の距離に形成されると、接続孔４と孔３０とに導電材としてのＣｕが充填された後、ｖｉａ９の歩留まりが向上することを説明する。
【００３６】
実施の形態１では上層配線８に接続しないｖｉａ１０のピッチをｖｉａ径の２倍にした場合について示したが、これに限るものではない。上層配線８に接続しないｖｉａのピッチを変えて実施の形態１と同様にｖｉａチェーンを作成し、その抵抗を測定した。但し、上層配線に接続しないｖｉａの数は１個である。歩留まりの結果を表３に示す。
【００３７】
【表３】
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【００３８】
ｖｉａのピッチをｖｉａ径の１０倍より大きくすると歩留まりが９０％より小さくなることにより、上層配線に接続しないｖｉａのピッチはｖｉａ径の１０倍以下であるのが望ましい。
【００３９】
以上のように、実施の形態３における半導体装置は、下層配線に接続し、上層配線に接続しないような孔が、上層配線と下層配線を接続する接続孔の周囲に少なくとも１個配置され、その間隔が上層配線と下層配線を接続する接続孔の孔径の１０倍以内とするものである。
【００４０】
実施の形態４．
実施の形態４では、実施の形態１におけるｖｉａ１０について、ｖｉａ９が位置する層の面に平行な面の断面積をｖｉａ９よりも大きくすることにより、ｖｉａ９の歩留まりが向上することを説明する。
【００４１】
実施の形態１では上層配線８に接続しないｖｉａ１０の径を通常のｖｉａ９と同じにした場合について示したが、これに限るものではない。上層配線８に接続しないｖｉａ１０の径を変えて実施の形態１と同様にｖｉａチェーンを作成し、その抵抗を測定した。但し、上層配線８に接続しないｖｉａの数は１個である。歩留まりの結果を表４に示す。
【００４２】
【表４】
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【００４３】
上層配線に接続しないｖｉａ１０の径を大きくすると歩留まりが向上しているのがわかる。よって、ｖｉａ径が大きい方が望ましい。
【００４４】
ここで、接続しないｖｉａを形成する目的は、めっきの埋め込み性を改善することにある。ｖｉａ側壁のシード（ｓｅｅｄ）層の膜厚が厚いとシードに流れる電流が大きくなり、埋め込み性が改善される。ｖｉａ径を大きくすることにより、ｖｉａ側壁に形成されるシードのカバレッジが改善されるので、接続しないｖｉａのサイズは通常のｖｉａ径よりも大きい方が望ましくなる。
【００４５】
以上のように、実施の形態４における半導体装置は、下層配線に接続し、上層配線に接続しないような孔の孔径を、上層配線と下層配線を接続する接続孔の孔径よりも大きくするものである。
【００４６】
実施の形態５．
以下実施の形態５を図４、５を用いて説明する。
【００４７】
図４は実施の形態５における半導体装置を説明するための図である。
【００４８】
図４において、１は下層配線、８は上層配線、９はｖｉａ、１０は下層配線にのみ接続する孔に導電材が充填されたｖｉａ、４０は孤立した溝に充填された導電材部である。図４では、図１と同様、半導体装置を上部から見た図を示し、構造を理解しやすくするため、上層配線８の下部に位置することとなるｖｉａ９の位置と導電材部４０の下部に位置することとなるｖｉａ１０の位置とを明確に表示するため、上層配線８と導電材部４０とを点線にて記載している。
【００４９】
図５は実施の形態５における半導体装置の製造工程を示す図である。
【００５０】
図５において、１は下層配線、２は層間絶縁膜、３は層間絶縁膜に形成された溝、４は層間絶縁膜に形成された接続孔、５は密着層、６はシード層、７は配線金属、８は上層配線、９はｖｉａ、３０は下層配線にのみ接続する孔、１１は上層配線とは孤立した溝で、１０はｖｉａ、４０は導電材部である。第３の溝の一例としての溝１１は、上記第２の層となる層間絶縁膜２０の上面から所定の深さとして層間絶縁膜２の上面まで形成され、孔３０は、溝１１の底面から下層配線１まで形成される。溝３の内面と接続孔４、孔３０の壁面以外に、溝１１の内面にも、密着層５、シード層６が形成される。溝３と接続孔４の他、溝１１には、上記導電材（ここでは、Ｃｕ）が充填され、導電材部４０が形成される。そして、孔３０にも、上記導電材（ここでは、Ｃｕ）が充填され、ｖｉａ１０が形成される。導電材部４０とｖｉａ１０は、第４の導電材部の一例となる。
【００５１】
形成方法は実施の形態１と同様である。ｖｉａチェーンを形成し、その抵抗を測定した。測定したパターンのｖｉａ径は０．１８μｍ、ｖｉａ数は１０個、ピッチは５０μｍである。また、上層配線８の幅は０．２μｍ、下層配線１の幅は０．２μｍである。下層配線１に接続し上層配線８に接続しないｖｉａ１０は、ピッチ０．３６μｍで１個配置した。また、孤立した溝に充填された導電材部４０は０．２４×０．４μｍ角である。歩留まりの結果を表５に示す。
【００５２】
【表５】
2005175195.tif 000007
【００５３】
この形状においても実施の形態１と同様の効果が得られ、更に歩留まりも改善することができる。
【００５４】
以上のように、実施の形態５における半導体装置は、下層配線に接続し、上層配線に接続しないような孔を有し、その孔の上に上層配線と接続しない孤立した溝を有し、これらの孔及び溝を導電材料で充填するものである。
【図面の簡単な説明】
【００５５】
【図１】実施の形態１における半導体装置の説明をするための図である。
【図２】実施の形態１における半導体装置の製造工程を示す図である。
【図３】実施の形態１における半導体製造方法のフローチャートを示す図である。
【図４】実施の形態５における半導体装置を説明するための図である。
【図５】実施の形態５における半導体装置の製造工程を示す図である。
【図６】従来の多層配線の製造工程を示す図である。
【符号の説明】
【００５６】
１  下層配線、２  層間絶縁膜、３  溝、４  接続孔、５  密着層、６  シード層、７  配線金属、８  上層配線、９  ｖｉａ、１０  ｖｉａ、１１  溝、３０  孔、４０  導電材部。
【図１】
2005175195.tif 000008
【図２】
2005175195.tif 000009
【図３】
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【図４】
2005175195.tif 000011
【図５】
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【図６】
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