(57)【要約】【課題】  ゲートパターンのライン端後退やコーナラウンディングの影響を抑制したフォトマスクを提供する。【解決手段】  トランジスタのゲート電極のパターンが複数形成されたフォトマスクであって、複数のゲート電極の長手方向が全て一致している構成である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
トランジスタのゲート電極のパターンが複数形成されたフォトマスクであって、
前記複数のゲート電極の長手方向が全て一致しているフォトマスク。
【請求項２】
複数のゲート電極を有するブロックが複数設けられたフォトマスクであって、
前記ブロック内の前記複数のゲート電極の長手方向が全て一致しているフォトマスク。
【請求項３】
前記複数のゲート電極のパターンが前記長手方向に前記ブロックの端まで延長された第１のフォトマスクと、
延長された前記パターンのうち不要な部分を除去するための第２のフォトマスクと、
を有する請求項２記載のフォトマスク。
【請求項４】
前記第１のフォトマスクが位相シフトマスクである請求項３記載のフォトマスク。
【請求項５】
トランジスタのゲート電極のパターンを複数配置する処理をコンピュータに実行させるフォトマスク設計方法であって、
前記トランジスタの位置が入力されると、
前記トランジスタの位置に対応して前記ゲート電極の長手方向が全て一致するように該ゲート電極を配置するフォトマスク設計方法。
【請求項６】
複数のゲート電極を配置するためのブロックが複数設けられたフォトマスクに該ゲート電極を配置する処理をコンピュータに実行させるフォトマスク設計方法であって、
前記ブロック毎にトランジスタの位置が入力されると、
前記ブロック毎に前記トランジスタの位置に対応して前記ゲート電極の長手方向が全て一致するように該ゲート電極を配置するフォトマスク設計方法。
【請求項７】
前記複数のゲート電極のパターンを前記長手方向に前記ブロックの端まで延長した第１のフォトマスクを作成し、
延長された前記パターンのうち不要な部分が入力されると、
前記不要な部分に開口部を設けた第２のフォトマスクを作成する請求項６記載のフォトマスク設計方法。
【請求項８】
前記ゲート電極が延長されたパターン間に位相シフタを配置する請求項７記載のフォトマスク設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造工程のうち露光工程でフォトレジストにゲートパターンを形成するために用いるフォトマスクおよびその設計方法に関する。
【背景技術】
【０００２】
デバイスの高集積化および高速化に伴い、リソグラフィ工程、特にトランジスタのゲート電極形成のためのゲート形成工程時に露光波長よりもはるかに小さい微細パターンの形成が要求されている。
【０００３】
例えば、１３０ｎｍノードおよび９０ｎｍノードのデバイスでは、それらの寸法程度のレジストパターンを、光源波長２４８ｎｍのＫｒＦ露光や光源波長１９３ｎｍのＡｒＦ露光で形成する必要がある。
【０００４】
図１０はＫｒＦ露光、ＡｒＦ露光における１００ｎｍ孤立ラインの光学コントラストを示すグラフである。ここで、光学コントラストは、[（パターン中央での光強度）―（パターンエッジでの光強度）]÷（パターンエッジでの光強度）で定義されており、パターンを良好な形状で解像するためには、光学コントラストはおよそ０．５以上の値が必要と考えられる。図１０からわかるように、１００ｎｍといった波長の半分以下程度のパターンの形成は通常の露光手法では非常に困難であり、様々な超解像技術が検討されている。
【０００５】
その中でもレベンソン位相シフトマスクは、とりわけ光学コントラストおよび解像性能の向上効果が大きく、波長の半分以下程度のパターンの形成に際して最も有望な技術と考えられている（例えば、特許文献１参照）。レベンソン位相シフトマスクは、隣り合ったマスク開口部の透過光の位相が反転するようにシフタを配置することで、正負（０−π）の光電場が干渉によって完全に相殺されることを利用して高解像度を得る手法である。このシフタのうち位相を反転させる部分は、フォトマスク製造の際、透過光の位相が反転するようにマスクの基板表面をエッチングしてマスクの厚みを調整して形成される。
【０００６】
従来のゲートパターンについて説明する。
【０００７】
図１１は複数のトランジスタの配置例を示すレイアウト図である。図１１は複数のトランジスタが形成された領域であるブロック内のトランジスタのレイアウトを示している。ブロックは、ＮＯＴ素子およびＮＡＮＤ素子等の基本的な論理回路ブロック、これらの論理回路ブロックを複数組み合わせた基本論理回路ブロック、ならびにメモリ素子が形成されたメモリ回路ブロックなどである。
【０００８】
図１１に示すブロックにおいて、トランジスタ２００ではソース電極およびドレイン電極が半導体基板の拡散層２３０に形成されている。そして、ゲートパターン２１１のうち半導体基板の活性領域における部分がトランジスタのゲート電極２１１となる。
【０００９】
図１１に示すように、ゲート電極２１１は長手方向が図１１の横方向になるように配置されている。ゲートパターン２１２ａおよびゲートパターン２１２ｂにおけるゲート電極も長手方向が図１１の横方向になるように配置されている。一方、ゲートパターン２１６とゲートパターン２１８のゲート電極は長手方向が図１１の縦方向になるように配置されている。このように、同じブロック内でゲート電極の長手方向が一定ではない。
【００１０】
図１２は図１１で示したゲートパターンのレベンソン位相シフトマスクにおけるレイアウト図である。
【００１１】
図１２に示すように、レベンソン位相シフトマスクには、光をそのまま透過させる「０」の部分と、位相を１８０度反転させて光を透過させるための「π」の部分となる反転シフタ２３２とが設けられている。以下では、位相を反転しない「０」の部分と位相を反転させる「π」の部分とを位相シフタと称する。露光工程で図１２に示すレベンソン位相シフトマスクを用いてゲートパターンをレジストに形成するが、それだけでは、位相シフタの周辺に不要な（０−π）フェーズエッジが多数生じることになり、不要なレジストパターンが形成されてしまう。そこで、図１３に示す、不要なレジストパターンを除去するためのトリムマスクを用いて、２回目の露光を行う。図１３の開口部２４０に相当する部分に光が照射される。これにより、不要なフェーズエッジを消し去ることが可能となる。
【００１２】
上述したように、レベンソン位相シフトマスクを用いてゲートパターン形成するには、レベンソン位相シフトマスクとトリムマスクの２種のフォトマスクデータ作成およびフォトマスク作製が必要となる。
【特許文献１】特開平５−３１３３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述の従来の方法では、主に、以下に述べる３つの問題があった。
【００１４】
１つ目は位相シフタの配置矛盾が生じることである。従来の回路レイアウトは、位相シフタを配置することを特に意識して設計されたものではない。例えば、トランジスタのゲート電極の長手方向は、縦・横両方ランダムに存在する。これは位相シフタの「０」、「π」交互配置を極めて困難にし、図１４に示すように、回路パターン全体では、「０」と「０」（または「π」と「π」）が微細パターンの両側で隣り合ってしまう部分が発生する。この部分は解像度が著しく劣化し、ゲートパターンの断線やショートの原因となる。
【００１５】
２つ目は光近接効果による影響が大きいことである。レベンソン位相シフトマスクは光干渉を積極的に利用した結像方法を用いているため、原理的に光干渉に起因する近接効果の影響が大きい。近接効果の影響によりパターン寸法の疎密依存性、シフタ幅依存性、ライン端後退、およびコーナラウンディング等が起こりやすい。従来のようなランダムなレイアウトでは、ラインの途中でピッチやシフタ幅が変化する箇所が多数発生するため、その部分で寸法や形状が大きく変化することになる。もちろん、ＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ：光学近接効果補正）によりその補正を図るわけだが、元の寸法・形状変動が大きいので補正精度は悪く（補正後残渣が大きく）、電気特性不良の原因となるライン端後退やコーナラウンディングに関しては、補正不可能なほど大きくなる場合がある。
【００１６】
３つ目は収差の影響が大きいことである。投影レンズの収差の影響はパターン方向によって変化するため、従来のようなランダムなレイアウトでは、縦・横のトランジスタゲートで寸法が異なることになる。これは電気特性不良の原因となる。
【００１７】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、ゲートパターンのライン端後退やコーナラウンディングの影響を抑制したフォトマスクおよびその設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明のフォトマスクは、トランジスタのゲート電極のパターンが複数形成されたフォトマスクであって、
前記複数のゲート電極の長手方向が全て一致している構成である。
【００１９】
本発明では、ゲート電極の長手方向を所定の方向にそろえているため、ゲート電極の長手方向がランダムな場合に発生する収差のばらつきが抑制され、収差によるゲートパターンの寸法変動が低減される。
【００２０】
また、本発明のフォトマスクは、複数のゲート電極を有するブロックが複数設けられたフォトマスクであって、
前記ブロック内の前記複数のゲート電極の長手方向が全て一致している構成である。
【００２１】
本発明では、ブロック毎にブロック内のゲート電極の長手方向を所定の方向にそろえているため、ブロック毎にゲート電極の長手方向がランダムな場合に発生する収差のばらつきが抑制され、収差によるゲートパターンの寸法変動が低減される。
【００２２】
また、上記本発明のフォトマスクにおいて、
前記複数のゲート電極のパターンが前記長手方向に前記ブロックの端まで延長された第１のフォトマスクと、
延長された前記パターンのうち不要な部分を除去するための第２のフォトマスクと、
を有することとしてもよい。
【００２３】
本発明では、露光工程の際、第１のフォトマスクでゲート電極がブロックの端まで延長されたレジストパターンが形成され、第２のフォトマスクでそのレジストパターンから不要な部分を除去するため、ゲート電極を含むゲートパターンのライン端後退やコーナラウンディングの発生が抑制される。
【００２４】
さらに、上記本発明のフォトマスクにおいて、前記第１のフォトマスクが位相シフトマスクであることとしてもよい。
【００２５】
本発明では、ブロックの端までゲート電極が延長されたパターンの形成されたフォトマスクに位相シフタが配置されると、「０」と「π」の位相シフタが交互に配置されるため、位相シフタの配置矛盾を生じることを防ぎ、位相シフタの配置矛盾による解像度の劣化を防ぎ、ゲートパターンの断線やショートの発生が抑制される。
【００２６】
一方、上記目的を達成するための本発明のフォトマスク設計方法は、トランジスタのゲート電極のパターンを複数配置する処理をコンピュータに実行させるフォトマスク設計方法であって、
前記トランジスタの位置が入力されると、
前記トランジスタの位置に対応して前記ゲート電極の長手方向が全て一致するように該ゲート電極を配置するものである。
【００２７】
また、本発明のフォトマスク設計方法は、複数のゲート電極を配置するためのブロックが複数設けられたフォトマスクに該ゲート電極を配置する処理をコンピュータに実行させるフォトマスク設計方法であって、
前記ブロック毎にトランジスタの位置が入力されると、
前記ブロック毎に前記トランジスタの位置に対応して前記ゲート電極の長手方向が全て一致するように該ゲート電極を配置するものである。
【００２８】
また、上記本発明のフォトマスク設計方法において、
前記複数のゲート電極のパターンを前記長手方向に前記ブロックの端まで延長した第１のフォトマスクを作成し、
延長された前記パターンのうち不要な部分が入力されると、
前記不要な部分に開口部を設けた第２のフォトマスクを作成することとしてもよい。
【００２９】
さらに、上記本発明のフォトマスク設計方法において、前記ゲート電極が延長されたパターン間に位相シフタを配置することとしてもよい。
【発明の効果】
【００３０】
本発明のフォトマスクおよびその設計方法では、収差の影響が抑制され、収差による寸法変動が低減される。
【００３１】
また、ゲートパターンのライン端後退およびコーナラウンディングの影響を抑制できる。
【００３２】
さらに、位相シフトマスクであれば、位相シフタの配置矛盾による解像度の劣化を防ぎ、ゲートパターンの断線やショートの発生が抑制される。
【発明を実施するための最良の形態】
【００３３】
本発明のフォトマスクは、トランジスタのゲート電極の長手方向を特定の方向にそろえたことを特徴とする。
【００３４】
本発明のフォトマスクを用いて形成されたゲートパターンについて説明する。
【００３５】
図１は本発明のフォトマスクにより形成されたトランジスタの一構成例を示すレイアウト図である。図１はブロック内に複数のトランジスタが配置されている。
【００３６】
図１ではブロック内に５つのトランジスタが配置されている。図１に示すように、ゲートパターン１０２ａ、１０２ｂ、１０４ａ、１０４ｂおよび１０６のゲート電極の長手方向が図１の縦方向に一致している。
【００３７】
次に、図１に示したゲートパターンのフォトマスク設計方法について説明する。
【００３８】
図２はフォトマスク設計方法を示すフローチャートである。
【００３９】
ステップＳ１として、図１に示したように、トランジスタのゲート電極の長手方向が特定の方向に一致するようにゲートパターンをレイアウトする。ここでは、特定の方向は図１の縦方向である。また、それらを組み合わせた上位の回路ブロックの内部でトランジスタのゲート電極の長手方向を特定の方向に一致するようにレイアウトすることが望ましい。例えば、論理回路ブロック内のゲート電極の長手方向を一致させ、この論理回路ブロックが複数組み合わされた基本論理回路ブロック内の全てのゲート電極の長手方向も一致させることが望ましい。さらに、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップ全体でトランジスタのゲート電極の長手方向を特定の方向に一致するようにレイアウトできればより望ましい。
【００４０】
このようにしてトランジスタのゲート電極の長手方向が特定の方向になるように限定することで、後述するように位相シフトマスクにおけるシフタの配置が極めて容易になる。また、ゲート電極の長手方向がランダムな場合に発生する収差のばらつきが抑制され、収差によるゲートパターンの寸法変動が低減される。
【００４１】
なお、特定の方向を図１の縦方向としたが、横方向でも、縦方向から４５度傾いた方向であってもよい。
【００４２】
また、図１で示したトランジスタのゲート電極ではない配線部分はどちらの方向に走っていてもよいが、「特定の方向」でない方向に走る場合、後述の位相シフトマスクによる効果を利用しないので、線幅・ピッチを従来露光の解像限度以上の値にしなければ断線等を生じるので注意を要する。
【００４３】
また、一般にサジタル結像はメリディナル結像より収差（像高の影響）が小さい。そのため、スキャン露光装置でラインを結像する場合、ほぼスキャン方向のラインがメリディナル結像、スキャン方向に垂直な方向（非スキャン方向）のラインがサジタル結像となるため、非スキャン方向にトランジスタのゲートパターンをレイアウトするのがより望ましい。
【００４４】
次に、図２に示すステップＳ２としてトランジスタのゲート電極のパターンをブロックの端から端まで到達するように延長する。
【００４５】
図３はゲート電極のパターンをブロックの端まで延長した場合を示すレイアウト図である。
【００４６】
図３に示すように、ステップＳ１で方向限定したゲート電極のパターンをブロックの端（境界）まで図３の縦方向に延長する。これにより、ゲート電極の長手方向に垂直な方向の寸法を「ゲート長」と称すると、ゲートパターン１０２ａではゲート長を維持したまま図３の上側にブロックの端まで延長したパターンが形成される。ゲートパターン１０２ｂではゲート長を維持したまま図３の下側にブロックの端まで延長したパターンが形成される。ゲートパターン１０４ａ、１０４ｂおよび１０６ではゲート長を維持したまま図３の上側と下側の両方向にブロックの端まで延長したパターンが形成される。
【００４７】
この処理により、ゲート長を維持したままゲート電極のパターンを延長させたラインを形成しているため、ラインの途中で隣接するラインまでの距離が変動したり位相シフタの幅が変動したりする現象を最小限に抑制できる。したがって、光近接効果の影響を著しく低減でき、ＯＰＣ精度を格段に向上させることができる。
【００４８】
また、トランジスタのゲート電極のパターンをブロック端まで延長することにより、レベンソン位相シフトマスクの課題であるライン端の後退や位相シフタのコーナラウンディングの影響を回避できる。したがって、セリフやハット等の複雑な形状をＯＰＣで形成するための負荷を低減できる。
【００４９】
なお、この処理については、コンピュータが読み取り可能なプログラムに予め処理内容を書き込んでおくことで、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）に実行させることが可能である。
【００５０】
次に、図２に示すステップＳ３として位相シフタ１１０の配置を行う。
【００５１】
図４は位相シフタを配置したレイアウト図である。
【００５２】
上記ステップＳ２の処理により、位相シフタ１１０の配置に関しては、トランジスタのゲート電極の長手方向に垂直な方向（図３では横方向）の１次元のみを考えればよいことになる。図３を参照すると、ステップＳ１でゲート電極の長手方向を図３の縦方向に一致させたため、ゲートパターン間の位相は常に一定となる。そのため、図４に示すように、横方向に端から順に「０」と「π」の位相シフタ１１０を交互に配置すればよい。このことは、本発明の手法により位相矛盾の発生を完全に回避できることを示している。また、１次元のみを考えればよいため、位相シフタの配置をしやすくなり、設計の労力が軽減される。この処理もＣＡＤに実行させることが可能である。
【００５３】
ここで、採用できないゲートパターンの配置例について説明する。
【００５４】
図５および図６は本発明を適用できない場合を示すレイアウト図である。
【００５５】
図５は、ステップＳ２の処理の際、ゲートパターン１３２とゲートパターン１３４とが重なってしまう場合を示す。この場合には、ゲートパターン１３２とゲートパターン１３４とが重なって形成されたゲートパターン１３６のゲート長が目標寸法よりも太く形成されてしまうことになる。そのため、ゲート長が目標寸法よりも太いゲート電極のトランジスタが形成されてしまい、設計どおりの動作特性を得られなくなってしまう。
【００５６】
図６は、ステップＳ２の処理の際、ゲートパターン１４２とゲートパターン１４４の間に、解像限界よりも小さいスリット１４６が形成されてしまう場合を示す。ピッチが解像限界または設計ルールより小さくなってしまっている。
【００５７】
このように、上記ステップＳ２およびＳ３の処理を行うためには、図５や図６のようにならないようにゲートパターンをレイアウトすることが望ましい。最も効果的な方法の一つは、図７に示すように、最小ピッチを間隔として等間隔に仮想線１１５を予め設け、この仮想線１１５上にゲートパターン１１７をレイアウトすることである。この場合、トランジスタのゲート電極の長手方向は一方向に限定されているから、２次元で格子状に設ける必要はなく、１次元で等間隔に仮想線１１５を設ければ十分である。なお、この仮想線１１５は設計段階で仮想的に表示されるだけであり、フォトマスクには形成されない。
【００５８】
また、操作者がＣＡＤを操作してフォトマスクを設計する場合、図７に示す仮想線１１５をコンピュータに表示させるようにしてもよい。この場合、操作者がトランジスタの位置をコンピュータに入力すると、コンピュータがトランジスタの位置に対応してゲート電極を配置する。その際、ゲート電極が仮想線１１５に重なるように配置するため、ゲート電極の長手方向が仮想線１１５の方向に一致する。
【００５９】
次に、図２に示すステップＳ４として、不要な部分を取り除くためのトリムマスクを設計する。
【００６０】
図８はトリムマスクにおけるブロック内のパターン図である。
【００６１】
上記ステップＳ２の処理によるゲートパターンの延長部分は回路的に不要なパターンであるから、図８に示すように、トリムマスクに延長部分を露光で消し去るための開口部１２０を設けている。この開口部１２０を含めたパターンがトリムマスクデータとなる。
【００６２】
また、以下のようにしてＣＡＤにトリムマスクを設計させることも可能である。操作者がゲートパターンの延長部分で不要な部分をコンピュータに入力すると、コンピュータは、ゲートパターンの不要な部分に開口部を設けた、図８に示すようなトリムマスクを作成する。
【００６３】
なお、各ブロック間は光近接効果の影響を回避するため、０．５μｍ程度以上の間隔をとって配置するが、それらを接続する配線が必要な場合はトリムマスク内に遮光パターンを設ければよい。
【００６４】
上述のようにして作製した図４に示す位相シフトマスクと図８に示すトリムマスクの２枚のマスクを用いて２重露光を行うことにより、より高精度に図１に示したゲートパターンを形成できる。
【００６５】
上記実施例では、ＩＣチップ内の一つのブロックに注目して説明したが、ＩＣチップ内のブロック毎にゲート電極の長手方向が一致していればよい。図９はＩＣチップにおける各種ブロック内のトランジスタパターンの構成例を示す図である。ブロック１５２、１５４および１５６はＩＣチップ１５０内の任意のブロックからランダムに選んだブロックを示す。ブロックは、論理回路ブロック、基本論理回路ブロック、メモリ回路ブロックのいずれであってもよい。
【００６６】
図９に示すように、ブロック１５２内ではゲートパターン１５３のゲート電極の長手方向が図９の縦方向にそろっている。そして、ブロック１５６内ではゲートパターン１５７のゲート電極の長手方向が図９の縦方向にそろっている。また、ブロック１５４内ではゲートパターン１５５のゲート電極の長手方向が図９の横方向にそろっている。
【００６７】
一方、ＩＣチップ内の全てのゲート電極について長手方向を一致させるようにしてもよい。この場合には、ＩＣチップ内の全てのゲートパターンの収差のばらつきが抑制され、収差による寸法変動が低減される。
【００６８】
なお、上記実施例では、位相シフトマスクとしてレベンソン位相シフトマスクを前提に述べたが、通常のフォトマスクとハーフトーンマスクについても、位相シフタを配置する処理を除けば本発明を適用可能である。そのため、通常のフォトマスクとハーフトーンマスクについても、一方向限定によって収差の影響を低減できる利点、ラインの途中でのピッチ変化を最小限にできる利点、ライン端後退やコーナラウンディングの影響を最小限にできる利点等をレベンソン位相シフトの場合と同じように得ることができる。
【図面の簡単な説明】
【００６９】
【図１】本発明のフォトマスクのトランジスタパターンの一構成例を示すレイアウト図である。
【図２】本発明のフォトマスク設計方法を示すフローチャートである。
【図３】本発明のフォトマスクのゲートパターンの一構成例を示すレイアウト図である。
【図４】本発明のフォトマスクの位相シフトパターンの一構成例を示すレイアウト図である。
【図５】ゲートパターン同士が重なってしまう場合を示すレイアウト図である。
【図６】ゲートパターンを解像限界より小さいピッチで配置してしまう場合を示すレイアウト図である。
【図７】仮想線を設けた場合を示すレイアウト図である。
【図８】本発明のフォトマスクのトリムパターンの一構成例を示すレイアウト図である。
【図９】ＩＣチップにおける各種ブロック内のトランジスタパターンの構成例を示す図である。
【図１０】光学コントラストとレンズのＮＡとの関係を示すグラフである。
【図１１】従来のフォトマスクのトランジスタパターンの一構成例を示すレイアウト図である。
【図１２】従来のフォトマスクの位相シフトパターンの一構成例を示すレイアウト図である。
【図１３】従来のフォトマスクのトリムパターンの一構成例を示すレイアウト図である。
【図１４】従来のフォトマスクの位相シフトパターンにおける問題点の一例を示すレイアウト図である。
【符号の説明】
【００７０】
１０２ａ、１０２ｂ、１０４ａ、１０４ｂ、１０６    ゲートパターン
１１０    位相シフタ
１１５    仮想線
１２０、２４０    開口部
１３２、１３４、１３６、１４２、１４４    ゲートパターン
１４６    スリット
１５０    ＩＣチップ
１５２、１５４、１５６    ブロック
２００    トランジスタ
２１０、２１２ａ、２１２ｂ、２１６、２１８    ゲートパターン
２１１    ゲート電極
２３０    拡散層
２３２    反転シフタ
【図１】
2005201967.tif 000003
【図２】
2005201967.tif 000004
【図３】
2005201967.tif 000005
【図４】
2005201967.tif 000006
【図５】
2005201967.tif 000007
【図６】
2005201967.tif 000008
【図７】
2005201967.tif 000009
【図８】
2005201967.tif 000010
【図９】
2005201967.tif 000011
【図１０】
2005201967.tif 000012
【図１１】
2005201967.tif 000013
【図１２】
2005201967.tif 000014
【図１３】
2005201967.tif 000015
【図１４】
2005201967.tif 000016