(57)【要約】【課題】  出力ＭＯＳＦＥＴのゲートの充放電電流によって、発生するスイッチングノイズを、半導体基板の上の素子面積を増加させずに形成したゲート電流制限抵抗で抑制する半導体装置の提供。【解決手段】  本発明の半導体装置は半導体基板に出力ＭＯＳＦＥＴと、該出力ＭＯＳＦＥＴを駆動する駆動ＭＯＳＦＥＴとを備え、この駆動ＭＯＳＦＥＴが、半導体基板に誘電体絶縁層で絶縁分離した単結晶島に形成した第１のチャネル層と第２のチャネル層とを備え、この第２のチャネル層にゲート充放電電流制限抵抗体となる反転層を形成し、これを出力ＭＯＳＦＥＴのゲートに接続した。【選択図】図１
2005175025.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に出力ＭＯＳＦＥＴと、該出力ＭＯＳＦＥＴを駆動する駆動ＭＯＳＦＥＴとを備えた半導体装置において、
該駆動ＭＯＳＦＥＴが、前記半導体基板の一方の主表面に誘電体絶縁層で絶縁分離して形成した半導体単結晶の単結晶島と、該単結晶島に形成した第２のチャネル層と、該第２のチャネル層内に形成した第１のチャネル層と、該第１のチャネル層に形成したソース層と絶縁層を介し前記第１のチャネル層とソース層とに対向する第１のゲート層とを備え、さらに、一端を該第１のゲート層に接して、第２のチャネル層の上を絶縁膜を介して延在し、他端が第２のチャネル層の外側の単結晶島の上に達している第２のゲート層を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記駆動ＭＯＳＦＥＴの前記第２のゲート層に対向する第２のチャネル層に形成された反転層と、前記出力ＭＯＳＦＥＴのゲートとが電気的に接続していることを特徴とする半導体装置。
【請求項３】
請求項１あるいは請求項２のいずれかに記載の半導体装置において、前記一端を第１のゲート層に接して、第２のチャネル層の上を絶縁膜を介して延在している第２のゲート層が、複数個のコーナー部を有する平面形状であることを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれかに記載の半導体装置において、前記一端を第１のゲート層に接して、第２のチャネル層の上を絶縁膜を介して延在している第２のゲート層が、複数個配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置に関し、特に、ゲートの充放電電流によって、発生するスイッチングノイズを抑制するゲート電流制限抵抗を備えたＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
絶縁ゲート型半導体素子であるＭＯＳＦＥＴをスイッチング素子として備えた半導体集積回路では、スイッチング時に出力ＭＯＳＦＥＴの寄生容量と出力ＭＯＳＦＥＴのゲートの充放電電流によって、スイッチングノイズが発生し、信号にノイズが重畳することがある。これを回避するために出力ＭＯＳＦＥＴの寄生容量を低減したり、出力ＭＯＳＦＥＴのゲート充放電電流を制限している。
【０００３】
出力ＭＯＳＦＥＴを所望の低いオン抵抗にするためには、半導体チップの単位面積あたりのオン抵抗を大きく変えることが難しいために半導体チップの面積を大きくせざるを得ない。そのために出力ＭＯＳＦＥＴの寄生容量を小さくすることは難しい。
【０００４】
そのため、出力ＭＯＳＦＥＴを駆動するＭＯＳＦＥＴ（以下、駆動ＭＯＳＦＥＴと略す。）のチャネルサイズを調整したり、出力ＭＯＳＦＥＴのゲートに電流制限抵抗を付加してゲート充放電電流を制限している。特許文献１にはゲートに電流制限抵抗を備えたＭＯＳＦＥＴが開示されている。
【０００５】
スイッチングノイズレベルを低くするためには、出力ＭＯＳＦＥＴのゲート電流をさらに低減することが必要であるが、製造工程の最小加工寸法による制約があるので前記のチャネルサイズを微細にすることには限界があるために、ゲート電流制限抵抗値を大きくする必要がある。半導体集積回路では、出力ＭＯＳＦＥＴとゲート電流制限抵抗と駆動ＭＯＳＦＥＴとを、例えば特許文献２の記載の様に半導体基板に個別に形成することが考えられる。
【０００６】
このようにゲート電流制限抵抗を半導体基板に個別に形成した場合の説明図を図２に示す。図２はゲート電流制限抵抗と、これに接続する駆動ＭＯＳＦＥＴとを示す。ここで、図２（ａ）は平面模式図を示し、図２（ｂ）は図２（ａ）のＢ−Ｂ′での断面模式図を示す。図２で符号１は駆動ＭＯＳＦＥＴの第１のゲート層、２は第１のチャネル層、３はソース層、４はゲート電極、５はソース電極、６はドレイン層を示し、１２は抵抗層、８、９は抵抗層１２と同じ導電型の拡散層、７、１０は電極、１１、１３は基板から図示していない誘電体で絶縁分離された半導体の単結晶島、１９は絶縁膜、２０は半導体基板を示す。なお、図２（ａ）では説明の都合上、絶縁膜１９を省略してある。
【０００７】
【特許文献１】特開平５−２０６３８０号公報（（０００２）段落から（０００６）段落と、図３、図４（Ａ）の記載。）
【特許文献２】特開平７−２２５１５号公報（（０００６）段落と（０００８）段落に記載の高抵抗多結晶シリコン。）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記従来技術では、出力ＭＯＳＦＥＴとゲート電流制限抵抗とを半導体基板に個別に形成するので、図２に示すようにドレイン層６から電極７を介して抵抗層１２に接続している。この場合、出力ＭＯＳＦＥＴのゲート電流を小さくするためには、抵抗層１２を長くして抵抗値を大きくしなければならないために、半導体集積回路で抵抗体が占める素子面積が大きくなり、さらに寄生容量も増加して駆動回路の消費電力が増加する。
【０００９】
本発明の目的は、出力ＭＯＳＦＥＴのゲートの充放電電流によって、発生するスイッチングノイズを抑制するゲート電流制限抵抗を、半導体基板の上の素子面積を増加させずに形成した半導体装置の提供である。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は半導体基板に出力ＭＯＳＦＥＴと、該出力ＭＯＳＦＥＴを駆動する駆動ＭＯＳＦＥＴとを備え、この駆動ＭＯＳＦＥＴが、半導体基板の一方の主表面に誘電体絶縁層で絶縁分離して形成した半導体単結晶の単結晶島と、単結晶島に形成した第２のチャネル層と、第２のチャネル層内に形成した第１のチャネル層と、第１のチャネル層に形成したソース層と絶縁層と、第１のゲート層とを備え、さらに、一端を第１のゲート層に接して、第２のチャネル層の上を絶縁膜を介して延在し、他端が第２のチャネル層の外側の単結晶島の上に達している第２のゲート層を備えていて、第２のチャネル層にゲート充放電電流制限抵抗体となる反転層を形成した。
【発明の効果】
【００１１】
本発明の半導体装置によれば、出力ＭＯＳＦＥＴのゲートの充放電電流によって、発生するスイッチングノイズを、半導体基板の上の素子面積を増加させずに形成したゲート電流制限抵抗によって抑制できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の詳細を図面を用いながら説明する。
【実施例１】
【００１３】
図１は本実施例の駆動ＭＯＳＦＥＴの構造模式図である。図１（ａ）は、平面模式図を、図１（ｂ）は図１（ａ）のＡ−Ａ′での断面模式図を示す。図１で、符号１は駆動ＭＯＳＦＥＴのゲート層である第１のゲート層、２は第１のチャネル層、３はソース層、４はゲート電極、５はソース電極、６はドレイン層、１４は第２のゲート層であるポリシリコンゲート層、１５は第１のチャネル層２と同じ導電型の第２のチャネル層、１６は電極、１１は基板から図示しない誘電体で絶縁分離された半導体の単結晶島、１９は絶縁膜、２０は半導体基板を示す。
【００１４】
本実施例の駆動ＭＯＳＦＥＴは、多結晶シリコン基板である半導体基板２０内にＳｉＯ2 などの誘電体絶縁層で絶縁分離して形成したシリコン単結晶の単結晶島１１内に形成した第２のチャネル層１５と、第２のチャネル層１５内に形成した第１のチャネル層２と、この第１のチャネル層２内に形成したソース層３とを備えていて、第２のチャネル層１５は第１のチャネル層２と同じ導電型であって、不純物濃度が第１のチャネル層より低いものである。また、本実施例の駆動ＭＯＳＦＥＴでは、第２のゲート層であるポリシリコンゲート層１４が、その一端を第１のゲート層１に接して、第２のチャネル層１５の上を絶縁膜１９を介して延在し、他端が第２のチャネル層１５の外側の単結晶島１１の上の部分に達している。
【００１５】
本実施例の駆動ＭＯＳＦＥＴにゲート電圧を印加すると、図１のポリシリコンゲート層１４の下の第２のチャネル層１５に反転層が形成され、この反転層が出力ＭＯＳＦＥＴのゲートに流れる電流を制限する抵抗になる。本実施例では、１０ＫΩ〜５０ＭΩオーダの抵抗値が容易に実現できるので、出力ＭＯＳＦＥＴのゲート充放電電流をスイッチングノイズを低減できるレベルの小さな値に制限できる。
【００１６】
本実施例によればポリシリコンゲート層１４を駆動ＭＯＳＦＥＴと同じ単結晶島の第２のチャネル層１５の上に配置すれば済むので、図２に示した個別のＭＯＳＦＥＴと抵抗とによって電流を制限するものより、小さな素子面積で済み、集積回路に好適である。なお、ポリシリコンゲート層１４の形状が、屈曲部を１つも備えていない直線形状であっても図２と同等の効果が得られる。
【実施例２】
【００１７】
図３は本実施例の駆動ＭＯＳＦＥＴの構造模式図である。図３（ａ）は、平面模式図を、図３（ｂ）は図３（ａ）のＣ−Ｃ′での断面模式図を示す。本実施例では、第２のゲート層であるポリシリコンゲート層１７の平面図での形状が異なる点を除いて、その他は実施例１と同様である。
【００１８】
本実施例の駆動ＭＯＳＦＥＴではポリシリコンゲート層１７が複数個（図３では３個）のコーナー部を備えたものであるので、第２のチャネル層１５に形成される反転層を長くできるので、反転層の抵抗を容易に大きくでき、出力ＭＯＳＦＥＴのゲートに流れる充放電電流の値を小さくできる。あるいは、本実施例の駆動ＭＯＳＦＥＴでは、必要な抵抗値を小さな素子面積で必要な抵抗値を実現できるので、集積度が高い半導体装置を容易に実現できる。ここで、図３では前記コーナー部が概略直角になっているが、この部分の形状は直線の組合わせであっても、例えば円弧の一部や楕円弧のような曲線の組合わせであっても、また直線と曲線との組合わせであってもよい。
【００１９】
なお、本実施例の複合ＭＯＳＦＥＴではポリシリコンゲート層１７の形状を調節してＭＯＳＦＥＴのドレイン電流を容易に調整できるので、アナログ回路の定電流源として利用することもできる。
【実施例３】
【００２０】
図４は本実施例の駆動ＭＯＳＦＥＴの構造模式図である。図４（ａ）は、平面模式図を、図４（ｂ）は図４（ａ）のＤ−Ｄ′での断面模式図を示す。本実施例では、第２のゲート層であるポリシリコンゲート層１８の平面図での形状が異なる点を除いて、その他は実施例１や実施例２と同様である。
【００２１】
本実施例の駆動ＭＯＳＦＥＴでは複数個（図４では２個）のポリシリコンゲート層１８が、その一端を第１のゲート層１に接して、第２のチャネル層１５の上を絶縁膜１９を介して延在し、他端が第２のチャネル層１５の外側の単結晶島１１の部分に達しているので、第２のチャネル層１５に形成される反転層も複数個形成でき、ソース層３からの電流は分岐し流れるため、抵抗体である反転層の電流密度を緩和して電流集中を回避でき、半導体装置の特性が安定する。
【実施例４】
【００２２】
本実施例の半導体集積回路は、多結晶シリコン基板である半導体基板２０内にＳｉＯ2などの誘電体絶縁層で絶縁分離して形成したシリコン単結晶の単結晶島１１内に実施例１から実施例３と同様に形成したポリシリコンゲート層１４、１７、１８を備えた駆動ＭＯＳＦＥＴと、別のシリコン単結晶の単結晶島に形成した出力ＭＯＳＦＥＴとを備えていて、出力ＭＯＳＦＥＴのゲートと、駆動ＭＯＳＦＥＴの素子領域に形成されたゲート充放電電流制限抵抗である反転層とが接続している。
【００２３】
本発明の半導体集積回路によれば、出力ＭＯＳＦＥＴのゲートの充放電電流によって、発生するスイッチングノイズを、半導体基板の上の素子面積を増加させずに形成したゲート電流制限抵抗によって容易に抑制できる。
【図面の簡単な説明】
【００２４】
【図１】実施例１の駆動ＭＯＳＦＥＴの構造模式図である。（ａ）は平面模式図、（ｂ）はＡ−Ａ′での断面模式図である。
【図２】従来技術のゲート電流制限抵抗と駆動ＭＯＳＦＥＴとを半導体基板上に別個に形成した半導体装置の模式図である。（ａ）は平面模式図、（ｂ）はＢ−Ｂ′での断面模式図である。
【図３】実施例２の駆動ＭＯＳＦＥＴの構造模式図である。（ａ）は平面模式図、（ｂ）はＣ−Ｃ′での断面模式図である。
【図４】実施例３の駆動ＭＯＳＦＥＴの構造模式図である。（ａ）は平面模式図、（ｂ）はＤ−Ｄ′での断面模式図である。
【符号の説明】
【００２５】
１…第１のゲート層、２…第１のチャネル層、３…ソース層、５…ソース電極、６…ドレイン層、７、１０、１６…電極、８、９…拡散層、１１、１３…単結晶島、１２…抵抗層、晶島、１４、１７、１８…ポリシリコンゲート層、１５…第２のチャネル層、１９…絶縁膜、２０…半導体基板。
【図１】
2005175025.tif 000003
【図２】
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【図３】
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【図４】
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