(57)【要約】【課題】  従来の半導体記憶装置では、保持期間のとき、インバータ間での相補的なデータの帰還が、同速度で或いは同期的に行われないことから、出力ノードでのデータの電圧が不安定になるおそれがあった。【解決手段】  本発明に係る半導体記憶装置は、第１及び第２のビット線と、ワード線と、第１、第２のインバータと、前記第１のインバータ及び前記第２のインバータ間で第１、第２の帰還を行うための第１、第２の帰還配線と、前記第１、第２の帰還配線上に設けられ、前記第１、第２の帰還の遅延量を制御する第１、第２のトランジスタと、前記第１、第２のトランジスタに並列接続され、前記第１、第２のトランジスタのオフ抵抗値のうち小さいものより小さい抵抗値を有する第１、第２の抵抗器とを含む。【選択図】  図１
2005235330.tif 000002
【特許請求の範囲】
【請求項１】
記憶すべき相補的な第１及び第２のデータが供給される第１及び第２のビット線と、
前記第１及び第２のデータの書き込みを行う書込期間及び保持を行う保持期間を規定するタイミング信号が供給されるワード線と、
前記第１のビット線から前記第１のデータを出力ノードに供給される第１のインバータと、
前記第２のビット線から前記第２のデータを出力ノードに供給される第２のインバータと、
前記第１のインバータの出力ノードから前記第２のインバータの入力ノードへの前記第１のデータの第１の帰還を行うための第１の帰還配線と、
前記第２のインバータの出力ノードから前記第１のインバータの入力ノードへの前記第２のデータの第２の帰還を行うための第２の帰還配線と、
前記第１の帰還配線上に設けられ、前記タイミング信号に従い前記第１の帰還の遅延量を制御する第１のトランジスタと、
前記第２の帰還配線上に設けられ、前記タイミング信号に従い前記第２の帰還の遅延量を制御する第２のトランジスタと、
前記第１のトランジスタに並列接続された第１の抵抗器であって、前記第１のトランジスタの前記保持期間における抵抗値及び前記第２のトランジスタの前記保持期間における抵抗値のうちの小さいものより小さい抵抗値を有する前記第１の抵抗器と、
前記第２のトランジスタに並列接続された第２の抵抗器であって、前記第１の抵抗器の抵抗値と実質的に同じ抵抗値を有する第２の抵抗器とを含むことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のトランジスタは、前記書込期間であるときの前記第１のトランジスタ及び前記第２のトランジスタに流れる電流を助成することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１及び第２のトランジスタは、ボディ電圧が接地電圧から電源電圧までの範囲内の電圧に規定されていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１及び第２のトランジスタは、ボディ電圧がゲート電圧と等電圧に規定されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第１及び第２のトランジスタは、ボディが前記ワード線に接続されていることを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（Static Random Access Memory）のような半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＳＲＡＭでは、α線等に起因するソフトエラーへの対策が施されており、例えば、下記の特許文献に開示された半導体記憶装置及び図３に図示される半導体記憶装置３のように、インバータＩＮＶ１の出力ノードＮ３及びインバータＩＮＶ２の入力ノードＮ２間を接続する帰還配線ＦＢ１、及びインバータＩＮＶ１の入力ノードＮ１及びインバータＩＮＶ２の出力ノードＮ４間を接続する帰還配線ＦＢ２が設けられている。帰還配線ＦＢ１、ＦＢ２には、帰還配線ＦＢ１を介した帰還、及び帰還配線ＦＢ２を介した帰還の遅延量を制御するためのトランジスタＴＮ５、ＴＮ６が設けられている。
【０００３】
トランジスタＴＮ５、ＴＮ６は、ビット線ＢＬ、／ＢＬから供給される相補的なデータＤ、／Ｄを書き込むべき書込期間では、帰還配線ＦＢ１、ＦＢ２を低抵抗化することにより、インバータＩＮＶ１、ＩＮＶ２間での前記データＤ、／Ｄの帰還を高速に行い、当該高速な帰還によりインバータＩＮＶ１、ＩＮＶ２へのデータＤ、／Ｄの書き込みを迅速に行う。他方で、前記書込期間でインバータＩＮＶ１、ＩＮＶ２に書き込まれた前記データＤ、／Ｄを保持すべき保持期間では、帰還配線ＦＢ１、ＦＢ２を高抵抗化することにより、インバータＩＮＶ１、ＩＮＶ２間での前記データＤ、／Ｄの帰還を低速にし、当該低速な帰還によりインバータＩＮＶ１、ＩＮＶ２での前記データＤ、／Ｄの保持を安定に行う。
【０００４】
【特許文献１】特開２００３−６００８７号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した従来のＳＲＡＭでは、前記した保持期間でのトランジスタＴＮ５、ＴＮ６が高抵抗であるときの抵抗値、即ち、オフ抵抗値がトランジスタＴＮ５、ＴＮ６の製造プロセス等に起因して完全には同一でないことから、前記保持期間において、インバータＩＮＶ１、ＩＮＶ２間での帰還配線ＦＢ１経由の前記データＤの帰還と帰還配線ＦＢ２経由のデータ／Ｄの帰還とが、同速度で或いは同期的に行われず、これにより、出力ノードＮ３、Ｎ４での電圧が不安定になるおそれがあるという問題があった。
【課題を解決するための手段】
【０００６】
本発明に係る半導体記憶装置は、上記した従来の課題を解決すべく、記憶すべき相補的な第１及び第２のデータが供給される第１及び第２のビット線と、前記第１及び第２のデータの書き込みを行う書込期間及び保持を行う保持期間を規定するタイミング信号が供給されるワード線と、前記第１のビット線から前記第１のデータを出力ノードに供給される第１のインバータと、前記第２のビット線から前記第２のデータを出力ノードに供給される第２のインバータと、前記第１のインバータの出力ノードから前記第２のインバータの入力ノードへの前記第１のデータの第１の帰還を行うための第１の帰還配線と、前記第２のインバータの出力ノードから前記第１のインバータの入力ノードへの前記第２のデータの第２の帰還を行うための第２の帰還配線と、前記第１の帰還配線上に設けられ、前記タイミング信号に従い前記第１の帰還の遅延量を制御する第１のトランジスタと、前記第２の帰還配線上に設けられ、前記タイミング信号に従い前記第２の帰還の遅延量を制御する第２のトランジスタと、前記第１のトランジスタに並列接続された第１の抵抗器であって、前記第１のトランジスタの前記保持期間における抵抗値及び前記第２のトランジスタの前記保持期間における抵抗値のうちの小さいものより小さい抵抗値を有する前記第１の抵抗器と、前記第２のトランジスタに並列接続された第２の抵抗器であって、前記第１の抵抗器の抵抗値と実質的に同じ抵抗値を有する第２の抵抗器とを含む。
【０００７】
本発明に係る半導体記憶装置によれば、前記第１及び第２の抵抗器が、前記第１及び第２のトランジスタに並列接続されており、しかも、前記第１のトランジスタの前記保持期間における抵抗値及び前記第２のトランジスタの前記保持期間における抵抗値のうち小さいものより小さい抵抗値を有する。従って、前記保持期間であるとき、前記第１の帰還配線の抵抗値は、前記第１の抵抗器の抵抗値により支配的に規定され、同様に、前記第２の帰還配線の抵抗値は、前記第１の抵抗器の抵抗値と実質的に同一である前記第２の抵抗器の抵抗値により支配的に規定される。これにより、前記保持期間であるとき、前記第１の帰還配線の抵抗値及び前記第２の帰還配線の抵抗値は、実質的に同一になることから、前記第１の帰還及び第２の帰還は、同一速度で或いは同期的に行われ、これにより、２つの帰還配線上の２つのトランジスタの抵抗値が相互に異なる従来技術に比較して、２つのインバータの出力ノードでのデータの保持を安定的に行うことが可能となる。
【０００８】
上記した本発明に係る半導体記憶装置では、前記第１及び第２のトランジスタは、前記書込期間であるときの前記第１のトランジスタ及び前記第２のトランジスタに流れる電流を助成する。
【０００９】
上記した本発明に係る半導体記憶装置では、前記第１及び第２のトランジスタは、ボディ電圧が接地電圧から電源電圧までの範囲内の電圧に規定されている。
【００１０】
上記した本発明に係る半導体記憶装置では、前記第１及び第２のトランジスタは、ボディ電圧がゲート電圧と等電圧に規定されている。
【００１１】
上記した本発明に係る半導体記憶装置では、前記第１及び第２のトランジスタは、ボディが前記ワード線に接続されている。
【発明を実施するための最良の形態】
【００１２】
本発明に係る半導体記憶装置の実施例について図面を参照して説明する。
【実施例】
【００１３】
《構成》
図１は、実施例の半導体記憶装置の構成を示す。実施例の半導体記憶装置１は、書込期間のとき、供給される相補的なデータを書き込み、保持期間のとき、前記書込期間で書き込んだ前記データを保持すべく、図１に図示されるように、一対のビット線ＢＬ、／ＢＬと、ワード線ＷＬと、一対のインバータＩＮＶ１、ＩＮＶ２と、ＮＭＯＳ型トランジスタＴＮ１〜ＴＮ６と、ＰＭＯＳ型トランジスタＴＰ１〜ＴＰ２と、抵抗器Ｒ１、Ｒ２とから構成されている。
【００１４】
ビット線ＢＬ、／ＢＬは、外部回路（図示せず）から、インバータＩＮＶ１、ＩＮＶ２が記憶すべき相補的なデータＤ、／ＤをインバータＩＮＶ１、ＩＮＶ２に供給するために用いられる。
【００１５】
ワード線ＷＬは、外部回路（図示せず）から、書込期間及び保持期間を規定するタイミング信号ＳｔをインバータＩＮＶ１、ＩＮＶ２に供給するために用いられる。
【００１６】
インバータＩＮＶ１、ＩＮＶ２は、データＤ、／Ｄの書き込み及び保持を相補的に行うことを目的とする。当該目的のために、インバータＩＮＶ１は、直列接続されたトランジスタＴＰ１及びＴＮ１からなり、インバータＩＮＶ２は、直列接続されたトランジスタＴＰ２及びＴＮ２からなる。インバータＩＮＶ１を構成するトランジスタＴＰ１及びＴＮ１では、そのゲート電極同士の接続により、入力ノードＮ１が形成されており、他方で、そのドレイン電極同士の接続により、出力ノードＮ３が形成されている。
【００１７】
同様に、インバータＩＮＶ２を構成するトランジスタＴＰ２及びＴＮ２では、そのゲート電極同士の接続により、入力ノードＮ２が形成されており、他方で、そのドレイン電極同士の接続により、出力ノードＮ４が形成されている。また、トランジスタＴＰ１及びＴＮ１のソース電極は、それぞれ電源電位Ｖｄｄや接地電位Ｖｓｓに接続されており、同様にして、トランジスタＴＰ２及びＴＮ２のソース電極は、それぞれ電源電位Ｖｄｄや接地電位Ｖｓｓに接続されている。
【００１８】
さらに、インバータＩＮＶ１では、出力ノードＮ３は、トランジスタＴＮ３を介してビット線ＢＬに接続されており、同様にして、インバータＩＮＶ２では、出力ノードＮ４は、トランジスタＴＮ４を介してビット線／ＢＬに接続されており、加えて、トランジスタＴＮ３及びＴＮ４のゲート電極は、ワード線ＷＬに接続されている。
【００１９】
インバータＩＮＶ１の出力ノードＮ３及びインバータＩＮＶ２の入力ノードＮ２間には、出力ノードＮ３上のデータＤを入力ノードＮ２に帰還するための帰還配線ＦＢ１が設けられており、また、帰還配線ＦＢ１上には、トランジスタＴＮ５及び抵抗器Ｒ１が並列接続されており、さらに、トランジスタＴＮ５のゲート電極は、ワード線ＷＬに接続されている。同様にして、インバータＩＮＶ１の入力ノードＮ１及びインバータＩＮＶ２の出力ノードＮ４間には、出力ノードＮ４上のデータ／Ｄを入力ノードＮ１に帰還するための帰還配線ＦＢ２が設けられており、また、帰還配線ＦＢ２上には、トランジスタＴＮ６及び抵抗器Ｒ２が並列接続されており、さらに、トランジスタＴＮ６のゲート電極は、ワード線ＷＬに接続されている。
【００２０】
抵抗器Ｒ１、Ｒ２の抵抗値は、上記したように、それぞれ、トランジスタＴＮ５、ＴＮ６に並列接続されており、加えて、保持期間でのトランジスタＴＮ５の抵抗値、即ち、トランジスタＴＮ５のオフ抵抗値、及び保持期間でのトランジスタＴＮ６の抵抗値、即ちトランジスタＴＮ６のオフ抵抗値のうち小さいものより小さくかつ実質的に同一に設定されている。これにより、保持期間のときの帰還配線ＦＢ１の抵抗値は、抵抗器Ｒ１の抵抗値によって支配的に規定され、同様に、保持期間のときの帰還配線ＦＢ２の抵抗値は、抵抗器Ｒ２の抵抗値によって支配的に規定される。要約すれば、保持期間のとき、帰還配線ＦＢ１の抵抗値と帰還配線ＦＢ２の抵抗値は、実質的に同一となる。
【００２１】
《動作》
実施例の半導体記憶装置の動作について説明する。説明及び理解を容易にすべく、"１"を表すデータＤ（１）、／Ｄ（１）がビット線ＢＬ、／ＢＬに供給され、データＤ（１）の電圧は、電源電位Ｖｄｄであり、データ／Ｄ（１）は、接地電位Ｖｓｓであることを想定する。
【００２２】
〈書込期間〉
書込期間では、ビット線ＢＬ、／ＢＬにデータＤ（１）、／Ｄ（１）が供給されると共に、ワード線ＷＬに電源電位Ｖｄｄであるタイミング信号Ｓｔが印加されると、トランジスタＴＮ３、ＴＮ４、ＴＮ５、ＴＮ６が導通する。トランジスタＴＮ５が導通するときの抵抗値、即ち、オン抵抗値は、本来的には零であり、また、トランジスタＴＮ５及び抵抗器Ｒ１が並列接続されていることから、帰還配線ＦＢ１の抵抗値は、トランジスタＴＮ５のオン抵抗値により支配的に規定され、即ち、概ね零になっている。同様にして、トランジスタＴＮ６が導通するときの抵抗値、即ち、オン抵抗値は、本来的には零であり、また、トランジスタＴＮ６及び抵抗器Ｒ２が並列接続されていることから、帰還配線ＦＢ２の抵抗値は、トランジスタＴＮ６のオン抵抗値により支配的に規定され、即ち、概ね零になっている。
【００２３】
上記したトランジスタＴＮ３〜ＴＮ６の導通により、ビット線ＢＬ上のデータＤ（１）は、トランジスタＴＮ３を介してインバータＩＮＶ１の出力ノードＮ３に供給され、出力ノードＮ３上のデータＤ（１）は、帰還配線ＦＢ１を介してインバータＩＮＶ２の入力ノードＮ２に帰還される。同様にして、ビット線／ＢＬ上のデータ／Ｄ（１）は、トランジスタＴＮ４を介してインバータＩＮＶ２の出力ノードＮ４に供給され、出力ノードＮ４上のデータ／Ｄ（１）は、帰還配線ＦＢ２を介してインバータＩＮＶ１の入力ノードＮ１に帰還される。
【００２４】
インバータＩＮＶ２の入力ノードＮ２に帰還されたデータＤ（１）は、トランジスタＴＮ２を導通させ、当該導通により、トランジスタＴＮ２が接続されている接地電位Ｖｓｓが出力ノードＮ４に印加される。これにより、既にビット線／ＢＬから出力ノードＮ４に供給されているデータ／Ｄ（１）の電圧を強化することになる。同様にして、インバータＩＮＶ１の入力ノードＮ１に帰還されたデータ／Ｄ（１）は、トランジスタＴＰ１を導通させ、当該導通により、トランジスタＴＰ１が接続されている電源電位Ｖｄｄが出力ノードＮ２に印加される。これにより、既にビット線ＢＬから出力ノードＮ３に供給されているデータＤ（１）の電圧を強化することになる。
【００２５】
上記したように、書込期間では、帰還配線ＦＢ１上のトランジスタＴＮ５が低抵抗化し、また、帰還配線ＦＢ２上のトランジスタＴＮ６が低抵抗化することにより、インバータＩＮＶ１の出力ノードＮ３及びインバータＩＮＶ２の入力ノードＮ２間でのデータＤ（１）の帰還、並びにインバータＩＮＶ２の出力ノードＮ４及びインバータＩＮＶ１の入力ノードＮ１間でのデータ／Ｄ（１）の帰還が高速に行われ、これにより、インバータＩＮＶ１の出力ノードＮ３へのデータＤ（１）の書き込み及びインバータＩＮＶ２の出力ノードＮ４へのデータ／Ｄ（１）の書き込みを高速に行う。
【００２６】
〈保持期間〉
書込期間に引き続く保持期間では、ワード線ＷＬ上に、接地電位Ｖｓｓであるタイミング信号Ｓｔが供給されると、トランジスタＴＮ３、ＴＮ４は、遮断される。これにより、ビット線ＢＬ及びインバータＩＮＶ１の出力ノードＮ３間は、遮断され、ビット線／ＢＬ及びインバータＩＮＶ２の出力ノードＮ４間もまた、遮断される。
【００２７】
ここで、抵抗器Ｒ１、Ｒ２が、トランジスタＴＮ５、ＴＮ６に並列接続されており、しかも、抵抗器Ｒ１、Ｒ２の抵抗値がトランジスタＴＮ５のオフ抵抗値及びトランジスタＴＮ６のオフ抵抗値のうち小さい方より小さいことから、保持期間における帰還配線ＦＢ１自身の抵抗値は、抵抗器Ｒ１によって支配的に規定される。同様にして、保持期間における帰還配線ＦＢ２自身の抵抗値は、抵抗器Ｒ２によって支配的に規定される。加えて、抵抗器Ｒ１の抵抗値と抵抗器Ｒ２の抵抗値が実質的に同一であることから、帰還配線ＦＢ１の抵抗値及び帰還配線ＦＢ２の抵抗値は、実質的に同一となる。これにより、インバータＩＮＶ１の出力ノードＮ３及びインバータＩＮＶ２の入力ノードＮ２間での帰還配線ＦＢ１を介してデータＤ（１）の帰還、及びインバータＩＮＶ２の出力ノードＮ４及びインバータＩＮＶ１の入力ノードＮ１間での帰還配線ＦＢ２を介したデータ／Ｄ（１）の帰還は、その速度或いは周期性等が同一になることから、インバータＩＮＶ１の出力ノードＮ３でのデータＤ（１）の電圧、及びインバータＩＮＶ２の出力ノードＮ４でのデータ／Ｄ（１）の電圧を、従来に比してより安定的に保持することが可能となる。
【００２８】
《効果》
上述したように、実施例の半導体記憶装置１では、抵抗器Ｒ１、Ｒ２が、インバータＩＮＶ１、ＩＮＶ２間の帰還配線ＦＢ１、ＦＢ２上でトランジスタＴＮ５、ＴＮ６に並列接続されており、かつ、それらの抵抗値が、トランジスタＴＮ５のオフ抵抗値及びＴＮ６のオフ抵抗値のうちの小さい方より小さく、かつ実質的に等しいことから、保持期間のとき、帰還配線ＦＢ１、ＦＢ２自身の抵抗値は、抵抗器Ｒ１、Ｒ２により支配的に定まり、しかも実質的に等しくなる。これにより、帰還配線ＦＢ１による帰還及び帰還配線ＦＢ２による帰還を同速度に或いは同期的に行うことから、従来のような、抵抗器Ｒ１、Ｒ２が存在せず、しかもトランジスタＴＮ５のオフ抵抗値とトランジスタＴＮ６のオフ抵抗値とが相違していた半導体記憶装置、換言すれば、保持期間のときの帰還配線ＦＢ１自身の抵抗値と帰還配線ＦＢ２自身の抵抗値とが相違していた従来の半導体記憶装置に比較して、インバータＩＮＶ１の出力ノードＮ３でのデータＤの電圧の保持、及びインバータＩＮＶ２の出力ノードＮ４でのデータ／Ｄの電圧の保持を安定させることができる。
[変形例］
【００２９】
実施例の半導体記憶装置の変形例について説明する。変形例の半導体記憶装置２は、図２に図示されるように、図１に図示された実施例の半導体記憶装置１と同様な構成を有しており、加えて、トランジスタＴＮ５、ＴＮ６が形成されている半導体基板（ボディ）ＢＤ１、ＢＤ２がワード線ＷＬに接続されている。即ち、ボディ電圧がゲート電圧と等電圧に規定されている。
【００３０】
前記半導体基板ＢＤ１、ＢＤ２とワード線ＷＬとの接続により、書込期間において、ワード線ＷＬに電源電位Ｖｄｄであるタイミング信号Sｔが供給されたとき、当該電源電位Ｖｄｄの半導体基板ＢＤ１、ＢＤ２への印加により、ドレイン電極又はソース電極、及び半導体基板ＢＤ１、ＢＤ２間の空乏層が狭まり、即ち、トランジスタＴＮ１、ＴＮ２の閾値電圧が下がり、この結果、帰還配線ＦＢ１、ＦＢ２に流すべき電流の立ち上りを実施例の半導体記憶装置１に比して急峻にする、即ち、助成することが可能となる。
【００３１】
半導体基板ＢＤ１、ＢＤ２に、前記電源電位Ｖｄｄを印加することに変えて、接地電位Ｖｓｓから電源電位Ｖｄｄまでの範囲の電圧を印加することによっても、上記と同様な効果を得ることが可能である。
【図面の簡単な説明】
【００３２】
【図１】実施例の半導体記憶装置の構成を示す回路図。
【図２】変形例の半導体記憶装置の構成を示す回路図。
【図３】従来の半導体記憶装置の構成を示す回路図。
【符号の説明】
【００３３】
１  半導体記憶装置    ＷＬ  ワード線    ＢＬ、／ＢＬ  ビット線    ＴＮ１〜ＴＮ６  Ｎ型トランジスタ    ＴＰ１〜ＴＰ２  Ｐ型トランジスタ  Ｒ１、Ｒ２  抵抗器。
【図１】
2005235330.tif 000003
【図２】
2005235330.tif 000004
【図３】
2005235330.tif 000005