(57)【要約】【課題】  トレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる半導体装置およびその製造方法を提供する。【解決手段】  Ｎ-シリコン層３における主表面３ａでの表層部にＰベース領域２０，２１とＮ+ソース領域２２とＮ+ドレイン領域２５が形成されている。主表面３ａに平面構造としてＮ+ソース領域２２からＮ+ドレイン領域２５に向かう方向においてソース領域２２とドレイン領域２５との間のベース領域２０，２１を貫通するようにトレンチが形成されている。トレンチの内面においてゲート酸化膜を介してトレンチゲート電極が形成されている。主表面３ａの上にゲート酸化膜３０を介してプレーナゲート電極３１が形成されている。Ｐベース領域２０，２１におけるプレーナゲート電極３１と対向するチャネル領域となる部位にＰ+領域３５が形成されている。【選択図】      図３
2005026664.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（２０，２１）と、
前記ベース領域（２０，２１）内における前記主表面（３ａ）での表層部に前記ベース領域（２０，２１）よりも浅く形成された第１導電型のソース領域（２２）と、
前記主表面（３ａ）での表層部において前記ベース領域（２０，２１）とは離間した位置に形成された第１導電型のドレイン領域（２５）と、
前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記ソース領域（２２）からドレイン領域（２５）に向かう方向においてソース領域（２２）とドレイン領域（２５）との間のベース領域（２０，２１）を貫通するように形成されたトレンチ（２６）と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介して形成されたトレンチゲート電極（２８）と、
前記主表面（３ａ）の上にゲート絶縁膜（３０）を介して形成されたプレーナゲート電極（３１）と、
前記ベース領域（２０，２１）における前記プレーナゲート電極（３１）と対向するチャネル領域となる部位に形成された第２導電型の高濃度な不純物拡散領域（３５）と、
を備えたことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（２０，２１）と、
前記ベース領域（２０，２１）内における前記主表面（３ａ）での表層部に前記ベース領域（２０，２１）よりも浅く形成された第１導電型のソース領域（２２）と、
前記主表面（３ａ）での表層部において前記ベース領域（２０，２１）とは離間した位置に形成された第１導電型のドレイン領域（２５）と、
前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記ソース領域（２２）からドレイン領域（２５）に向かう方向においてソース領域（２２）とドレイン領域（２５）との間のベース領域（２０，２１）を貫通するように形成されたトレンチ（２６）と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介して形成されたトレンチゲート電極（２８）と、
前記主表面（３ａ）の上にゲート絶縁膜（３０）を介して形成されたプレーナゲート電極（３１）と、
前記ベース領域（２０，２１）における前記トレンチゲート電極（２８）と対向するチャネル領域となる部位に形成された第２導電型の低濃度な不純物拡散領域（６０）と、
を備えたことを特徴とする半導体装置。
【請求項３】
第２導電型の半導体基板（７０）における主表面（７０ａ）の表層部に形成されたドリフト領域となる第１導電型のウエル領域（７１）以外のバルク部分よりなるベース領域（７２）と、
前記ベース領域（７２）内における前記半導体基板の主表面（７０ａ）での表層部に形成された第１導電型のソース領域（２２）と、
前記ウエル領域（７１）内における前記半導体基板の主表面（７０ａ）での表層部に前記ウエル領域（７１）よりも浅く形成された第１導電型のドレイン領域（２５）と、
前記半導体基板の主表面（７０ａ）から掘られ、その平面構造として前記ソース領域（２２）からドレイン領域（２５）に向かう方向においてソース領域（２２）とドレイン領域（２５）との間のベース領域（７２）を貫通するように形成されたトレンチ（２６）と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介して形成されたトレンチゲート電極（２８）と、
前記主表面（７０ａ）の上にゲート絶縁膜（３０）を介して形成されたプレーナゲート電極（３１）と、
を備えたことを特徴とする半導体装置。
【請求項４】
第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（２０，２１）と、
前記ベース領域（２０，２１）内における前記主表面（３ａ）での表層部に前記ベース領域（２０，２１）よりも浅く形成された第１導電型のソース領域（２２）と、
前記主表面（３ａ）での表層部において前記ベース領域（２０，２１）とは離間した位置に形成された第１導電型のドレイン領域（２５）と、
前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記ソース領域（２２）からドレイン領域（２５）に向かう方向においてソース領域（２２）とドレイン領域（２５）との間のベース領域（２０，２１）を貫通するように形成されたトレンチ（２６）と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介して形成されたトレンチゲート電極（２８）と、
前記主表面（３ａ）の上にゲート絶縁膜（３０）を介して形成され、前記トレンチゲート電極（２８）とは別体構造をなすプレーナゲート電極（３１）と、
前記トレンチゲート電極（２８）に第１のゲート電圧を印加するためのトレンチゲート用配線（８１）と、
前記プレーナゲート電極（３１）に第２のゲート電圧を印加するためのプレーナゲート用配線（８０）と、
を備えたことを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（２０，２１）と、
前記ベース領域（２０，２１）内における前記主表面（３ａ）での表層部に前記ベース領域（２０，２１）よりも浅く形成された第１導電型のソース領域（２２）と、
前記主表面（３ａ）での表層部において前記ベース領域（２０，２１）とは離間した位置に形成された第１導電型のドレイン領域（２５）と、
前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記ソース領域（２２）からドレイン領域（２５）に向かう方向においてソース領域（２２）とドレイン領域（２５）との間のベース領域（２０，２１）を貫通するように形成されたトレンチ（２６）と、
前記トレンチ（２６）の内面において第１のゲート絶縁膜（２７）を介して形成されたトレンチゲート電極（２８）と、
前記主表面（３ａ）の上に、前記第１のゲート絶縁膜（２７）よりも厚い第２のゲート絶縁膜（３０）を介して形成されたプレーナゲート電極（３１）と、
を備えたことを特徴とする半導体装置。
【請求項６】
前記半導体基板（３，７０）における素子形成領域の周囲に形成した素子分離用トレンチ（１００）の内面に、トレンチゲート電極用ゲート絶縁膜（２７）と同一の絶縁膜（１０１）を形成するとともに当該膜（１０１）の内面にトレンチゲート電極（２８）を構成する膜と同一の膜（１０２）を形成し、さらに、当該膜（１０２）の内面に絶縁膜（１０３）を形成したことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体基板（３，７０）における素子形成領域の周囲に形成した素子分離用トレンチ（１１０）の内面に、トレンチゲート電極用ゲート絶縁膜（２７）よりも厚い絶縁膜（１１１）を形成するとともに当該膜（１１１）の内面にトレンチゲート電極（２８）を構成する膜と同一の膜（１１２）を形成したことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体基板（３，７０）における素子形成領域の周囲に形成する素子分離用トレンチを二重以上設け、各トレンチ（１３０，１３１）の内面に、トレンチゲート電極用ゲート絶縁膜（２７）と同一の絶縁膜（１３２，１３４）を形成するとともに当該膜（１３２，１３４）の内面にトレンチゲート電極（２８）を構成する膜と同一の膜（１３３，１３５）を形成したことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項９】
第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（２０，２１）と、
前記ベース領域（２０，２１）内における前記主表面（３ａ）での表層部に前記ベース領域（２０，２１）よりも浅く形成された第１導電型のソース領域（２２）と、
前記主表面（３ａ）での表層部において前記ベース領域（２０，２１）とは離間した位置に形成された第１導電型のドレイン領域（２５）と、
前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記ソース領域（２２）からドレイン領域（２５）に向かう方向においてソース領域（２２）とドレイン領域（２５）との間のベース領域（２０，２１）を貫通するように形成されたトレンチ（２６）と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介して形成されたトレンチゲート電極（２８）と、
前記主表面（３ａ）の上にゲート絶縁膜（３０）を介して形成されたプレーナゲート電極（３１）と、
を備えた半導体装置の製造方法であって、
第１導電型の半導体基板（３）の主表面（３ａ）にトレンチ（２６）を形成する工程と、
前記トレンチ（２６）の内壁を含む前記半導体基板（３）の主表面（３ａ）の上にゲート絶縁膜（２７，３０）を形成する工程と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介してトレンチゲート電極（２８）を形成するとともに、前記主表面（３ａ）の上にゲート絶縁膜（３０）を介してプレーナゲート電極（３１）を形成する工程と、
第２導電型のベース領域（２１）を形成するとともにプレーナゲート電極（３１）をマスクとしたイオン注入にて第１導電型のソース領域（２２）を形成する工程と、
ベース領域（２１）における前記プレーナゲート電極（３１）と対向するチャネル領域となる部位に対し第２導電型の元素を斜めイオン注入して当該部位の不純物濃度を高くする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（２０，２１）と、
前記ベース領域（２０，２１）内における前記主表面（３ａ）での表層部に前記ベース領域（２０，２１）よりも浅く形成された第１導電型のソース領域（２２）と、
前記主表面（３ａ）での表層部において前記ベース領域（２０，２１）とは離間した位置に形成された第１導電型のドレイン領域（２５）と、
前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記ソース領域（２２）からドレイン領域（２５）に向かう方向においてソース領域（２２）とドレイン領域（２５）との間のベース領域（２０，２１）を貫通するように形成されたトレンチ（２６）と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介して形成されたトレンチゲート電極（２８）と、
前記主表面（３ａ）の上にゲート絶縁膜（３０）を介して形成されたプレーナゲート電極（３１）と、
を備えた半導体装置の製造方法であって、
第１導電型の半導体基板（３）の主表面（３ａ）にトレンチ（２６）を形成する工程と、
前記トレンチ（２６）の内壁を含む前記半導体基板（３）の主表面（３ａ）の上にゲート絶縁膜（２７，３０）を形成する工程と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介してトレンチゲート電極（２８）を形成する工程と、
第２導電型のベース領域（２１）および第１導電型のソース領域（２２）を形成する工程と、
ベース領域（２１）における半導体基板（３）の主表面（３ａ）の表層部のチャネル領域となる部位に対し第２導電型の元素をイオン注入して当該部位の不純物濃度を高くする工程と、
前記主表面（３ａ）の上にゲート絶縁膜（３０）を介してプレーナゲート電極（３１）を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
トレンチゲートとプレーナゲートの両方を利用した横型パワー素子が知られている。この素子構造は、従来のプレーナゲートの横型パワー素子に対して、深く電流を流し、かつチャネル密度を向上することでオン抵抗の低減を実現する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者らは、プレーナゲートにより横方向に流す際の閾値電圧Ｖｔと、トレンチゲートにより縦方向に流す際の閾値電圧Ｖｔを決める部分の拡散層の濃度について検討を行った。その結果、図３８に示すように、横方向の接合部の濃度は１．６×１０17／ｃｍ3であるとともに縦方向の接合部の濃度は８×１０17／ｃｍ3であることが分かった。このように、横方向よりも縦方向の接合の濃度が高いと、横方向に流す際の閾値電圧Ｖｔよりも縦方向に流す際の閾値電圧Ｖｔが高くなる。従って、トレンチゲートにより電流が深く流れることが抑制され、オン抵抗の低減が困難となる。
【０００４】
本発明はこのような背景の下になされたものであって、その目的は、トレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１に記載の半導体装置は、ベース領域におけるプレーナゲート電極と対向するチャネル領域となる部位に形成された第２導電型の高濃度な不純物拡散領域を備えたことを特徴としている。これにより、トレンチゲート電極に対向するチャネル領域の不純物濃度と、プレーナゲート電極に対向するチャネル領域の不純物濃度との関係において、プレーナゲート電極に対向するチャネル領域の不純物濃度が高くなる。よって、トレンチゲート電極に対向するチャネル領域を通して電流を流す際のＶｔ値と、プレーナゲート電極に対向するチャネル領域を通して電流を流す際のＶｔ値との関係において、プレーナゲート電極に対向するチャネル領域を通して電流を流す際のＶｔ値が高くなる。その結果、従来構造に比べトレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる。
【０００６】
請求項２に記載の半導体装置は、ベース領域におけるトレンチゲート電極と対向するチャネル領域となる部位に形成された第２導電型の低濃度な不純物拡散領域を備えたことを特徴としている。これにより、トレンチゲート電極に対向するチャネル領域の不純物濃度と、プレーナゲート電極に対向するチャネル領域の不純物濃度との関係において、トレンチゲート電極に対向するチャネル領域の不純物濃度が低くなる。よって、トレンチゲート電極に対向するチャネル領域を通して電流を流す際のＶｔ値と、プレーナゲート電極に対向するチャネル領域を通して電流を流す際のＶｔ値との関係において、トレンチゲート電極に対向するチャネル領域を通して電流を流す際のＶｔ値が低くなる。その結果、従来構造に比べトレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる。
【０００７】
請求項３に記載の半導体装置は、第２導電型の半導体基板における主表面の表層部に形成されたドリフト領域となる第１導電型のウエル領域以外のバルク部分よりなるベース領域を備えたことを特徴としている。これにより、トレンチゲート電極に対向するチャネル領域の不純物濃度と、プレーナゲート電極に対向するチャネル領域の不純物濃度との関係において、両者が等しくなる。よって、トレンチゲート電極に対向するチャネル領域を通して電流を流す際のＶｔ値と、プレーナゲート電極に対向するチャネル領域を通して電流を流す際のＶｔ値との関係において、両者が等しくなる。その結果、従来構造に比べトレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる。
【０００８】
請求項４に記載の半導体装置は、主表面の上にゲート絶縁膜を介して形成され、トレンチゲート電極とは別体構造をなすプレーナゲート電極と、トレンチゲート電極に第１のゲート電圧を印加するためのトレンチゲート用配線と、プレーナゲート電極に第２のゲート電圧を印加するためのプレーナゲート用配線と、を備えたことを特徴としている。よって、プレーナゲート電極とトレンチゲート電極とを独立して電圧を制御し、横方向よりも縦方向に電流が流れるようにすることにより、深く電流を流し、かつ、チャネル密度を向上することで、オン抵抗の低減を図ることができる。
【０００９】
請求項５に記載の半導体装置は、トレンチの内面において第１のゲート絶縁膜を介して形成されたトレンチゲート電極と、主表面の上に、第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を介して形成されたプレーナゲート電極と、を備えたことを特徴としている。よって、トレンチゲート電極に対向するチャネル領域を通して電流を流す際のＶｔ値よりもプレーナゲート電極に対向するチャネル領域を通して電流を流す際のＶｔ値の方が高くなる。その結果、トレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる。
【００１０】
請求項６に記載のように、請求項１〜５のいずれか１項に記載の半導体装置において半導体基板における素子形成領域の周囲に形成した素子分離用トレンチの内面に、トレンチゲート電極用ゲート絶縁膜と同一の絶縁膜を形成するとともに当該膜の内面にトレンチゲート電極を構成する膜と同一の膜を形成し、さらに、当該膜の内面に絶縁膜を形成する。このようにすると、素子分離耐圧を確保しつつトレンチゲート用の部材（トレンチ、ゲート絶縁膜、トレンチゲート電極）とトレンチ分離用の部材（トレンチ、絶縁膜、絶縁膜の内方に配する膜）を同時に形成することができる。
【００１１】
請求項７に記載のように、請求項１〜５のいずれか１項に記載の半導体装置において半導体基板における素子形成領域の周囲に形成した素子分離用トレンチの内面に、トレンチゲート電極用ゲート絶縁膜よりも厚い絶縁膜を形成するとともに当該膜の内面にトレンチゲート電極を構成する膜と同一の膜を形成する。このようにすると、素子分離耐圧を確保しつつトレンチゲート用の部材（トレンチ、ゲート絶縁膜、トレンチゲート電極）とトレンチ分離用の部材（トレンチ、絶縁膜、絶縁膜の内方に配する膜）を同時に形成することが可能となる。
【００１２】
請求項８に記載のように、請求項１〜５のいずれか１項に記載の半導体装置において半導体基板における素子形成領域の周囲に形成する素子分離用トレンチを二重以上設け、各トレンチの内面に、トレンチゲート電極用ゲート絶縁膜と同一の絶縁膜を形成するとともに当該膜の内面にトレンチゲート電極を構成する膜と同一の膜を形成する。このようにすると、素子分離耐圧を確保しつつトレンチゲート用の部材（トレンチ、ゲート絶縁膜、トレンチゲート電極）とトレンチ分離用の部材（トレンチ、絶縁膜、絶縁膜の内方に配する膜）を同時に形成することができる。
【００１３】
請求項９に記載の半導体装置の製造方法においては、第１導電型の半導体基板の主表面にトレンチを形成する。そして、トレンチの内壁を含む半導体基板の主表面の上にゲート絶縁膜を形成する。さらに、トレンチの内面においてゲート絶縁膜を介してトレンチゲート電極を形成するとともに、主表面の上にゲート絶縁膜を介してプレーナゲート電極を形成する。さらには、第２導電型のベース領域を形成するとともにプレーナゲート電極をマスクとしたイオン注入にて第１導電型のソース領域を形成する。そして、ベース領域におけるプレーナゲート電極と対向するチャネル領域となる部位に対し第２導電型の元素を斜めイオン注入して当該部位の不純物濃度を高くする。その結果、請求項１に記載の半導体装置を得ることができる。
【００１４】
請求項１０に記載の半導体装置の製造方法においては、第１導電型の半導体基板の主表面にトレンチを形成する。そして、トレンチの内壁を含む半導体基板の主表面の上にゲート絶縁膜を形成する。さらに、トレンチの内面においてゲート絶縁膜を介してトレンチゲート電極を形成する。さらには、第２導電型のベース領域および第１導電型のソース領域を形成する。そして、ベース領域における半導体基板の主表面の表層部のチャネル領域となる部位に対し第２導電型の元素をイオン注入して当該部位の不純物濃度を高くする。さらに、主表面の上にゲート絶縁膜を介してプレーナゲート電極を形成する。その結果、請求項１に記載の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
図１に、本実施形態における半導体装置の縦断面を示す。本実施形態においてはＳＯＩ基板を用いている。つまり、シリコン基板１の上に絶縁膜（シリコン酸化膜）２を介して薄い単結晶シリコン層（単結晶半導体層）３が形成され、ＳＯＩ基板を構成している。単結晶シリコン層３において、絶縁膜２に達する素子分離用トレンチ４が形成され、このトレンチ４にて多数の素子形成島が区画形成されている。素子分離用トレンチ４に関して、トレンチ４の側面にはシリコン酸化膜５が形成されるとともに、シリコン酸化膜５の内方にはポリシリコン膜６が充填されている。図１において、第１の素子形成島はロジック部であり、このロジック部においてＣＭＯＳトランジスタが形成されている。また、第２の素子形成島はパワーＭＯＳ部であり、横型パワーＭＯＳトランジスタ（トレンチゲート型ＬＤＭＯＳ）が形成されている。以下の説明においてＮ型を第１導電型とするとともに、Ｐ型を第２導電型とする。
【００１６】
ロジック部におけるＣＭＯＳトランジスタに関してＮチャネルＭＯＳとして、Ｎ-シリコン層３の表層部にはＰウエル領域１０が形成されている。Ｐウエル領域１０の表層部にはＮ+ソース領域１１とＮ+ドレイン領域１２が離間して形成されている。また、Ｐウエル領域１０の上にはゲート酸化膜（図示略）を介してゲート電極１３が配置されている。一方、ＰチャネルＭＯＳとして、Ｎ-シリコン層３の表層部にはＰ+ソース領域１４とＰ+ドレイン領域１５が離間して形成され、さらに、Ｎ-シリコン層３の上にはゲート酸化膜（図示略）を介してゲート電極１６が配置されている。
【００１７】
パワーＭＯＳ部における横型ＭＯＳトランジスタについて説明する。図１でのＹ部の詳細を、図２，３，４を用いて説明する。図２は平面図であり、図２のＡ−Ａ線での縦断面を図３に、図２のＢ−Ｂ線での縦断面を図４に示す。このＭＯＳトランジスタにおいてＮ-シリコン層３を半導体基板として素子を作り込んでおり、Ｎ-シリコン層３の上面（３ａ）を半導体基板の主表面としている。
【００１８】
図３において、Ｎ-シリコン層３（基板の主表面３ａ）での表層部にはＰベース領域２０，２１が形成されている。Ｐベース領域２１はウエル領域であり、それよりもＰベース領域２０が深く形成されている。Ｐベース領域２０，２１内におけるＮ-シリコン層３（基板の主表面３ａ）での表層部にはＮ+ソース領域２２がＰベース領域２１よりも浅く形成されている。また、Ｐベース領域２０，２１内におけるＮ-シリコン層３（基板の主表面３ａ）での表層部には、Ｐ+ベースコンタクト領域２３がＮ+ソース領域２２と隣接し、かつＰベース領域２１よりも浅く形成されている。
【００１９】
Ｎ-シリコン層３（基板の主表面３ａ）での表層部にはＮウエル領域２４がＰベース領域２１と接するように形成されている。Ｎウエル領域２４内におけるＮ-シリコン層３（基板の主表面３ａ）での表層部にはＮ+ドレイン領域２５がＰベース領域２０，２１とは離間した位置に、Ｎウエル領域２４よりも浅く形成されている。
【００２０】
図４に示すように、Ｎ-シリコン層３（基板）の主表面３ａからトレンチ２６が掘られている。トレンチ２６の平面構造として、図２に示すごとくＮ+ソース領域２２からＮ+ドレイン領域２５に向かう方向においてソース領域２２とドレイン領域２５との間のＰベース領域２０，２１を貫通するように形成されている。
【００２１】
図４に示すように、トレンチ２６の内面においてゲート酸化膜（ゲート絶縁膜）２７を介してトレンチゲート電極２８が形成されている。詳しくは、トレンチゲート電極２８はリンがドープされたポリシリコンを用いており、このポリシリコンがゲート電極としてトレンチ２６に埋め込まれている。
【００２２】
Ｎ-シリコン層３（基板の主表面３ａ）にはＬＯＣＯＳ酸化膜２９が形成され、ＬＯＣＯＳ酸化膜２９はＮ+ソース領域２２とＮ+ドレイン領域２５との間に延設されている。また、図３に示すように、基板表面（主表面３ａ）の上にゲート酸化膜（ゲート絶縁膜）３０を介してプレーナゲート電極３１が形成されている。このプレーナゲート電極３１も前述のトレンチゲート電極２８と同様にリンがドープされたポリシリコンを用いている。プレーナおよびトレンチゲート電極（不純物ドープトポリシリコン膜）の表面にはシリコン酸化膜３２が形成されている。
【００２３】
Ｎ-シリコン層３の上にはソース電極３３とドレイン電極３４が形成されている。ソース電極３３はＮ+ソース領域２２およびＰ+ベースコンタクト領域２３と電気的に接続されている。ドレイン電極３４はＮ+ドレイン領域２５と電気的に接続されている。
【００２４】
そして、横型パワーＭＯＳトランジスタがオフ時（ドレイン電位：正の所定電位，ゲート電位：０ボルト，ソース電位：０ボルト）の場合、電流は流れない。
一方、横型パワーＭＯＳトランジスタがオン時（ドレイン電位：正の所定電位，ゲート電位：正の所定電位，ソース電位：０ボルト）の場合、Ｐベース領域２０，２１におけるトレンチゲート電極２８に対向する部位およびプレーナゲート電極３１に対向する部位に反転層が形成される。そして、図２，３においてＩplにて示す電流経路にてＮ+ソース領域２２から、Ｐベース領域２０，２１におけるプレーナゲート電極３１に対向する部位（反転層）を通して、ドリフト領域であるＮウエル領域２４を介してＮ+ドレイン領域２５に電流が流れる。また、図２，４においてＩtrにて示す電流経路にてＮ+ソース領域２２から、Ｐベース領域２０，２１におけるトレンチゲート電極２８に対向する部位（反転層）を通して、ドリフト領域であるＮウエル領域２４を介してＮ+ドレイン領域２５に電流が流れる。このとき、電流経路Ｉtrは表面から離れた深い部分にまで形成され、そのためオン抵抗を小さくすることができる。このようにして、トレンチゲートとプレーナゲートの両方を利用した横型パワー素子構造の本トランジスタにおいては、従来のプレーナゲートの横型パワー素子に対して、深く電流を流し、かつチャネル密度を向上することでオン抵抗の低減を実現することができる。
【００２５】
さらに本実施形態では、図３に示すごとく、Ｐベース領域２０，２１の表層部においてＰ型の高濃度な不純物拡散領域（Ｐ+領域３５）が形成されている。詳しくは、Ｐ+領域３５がＰベース領域２０，２１におけるプレーナゲート電極３１と対向するチャネル領域となる部位に形成されている。このように、ベース領域の一部に不純物濃度が高い領域（３５）が形成されている。
【００２６】
次に、製造方法を、図５〜図９を用いて説明する。
まず、図５に示すように、ＳＯＩ基板を用意する。つまり、シリコン基板１の上に絶縁膜（シリコン酸化膜）２を介してＮ-シリコン層３が形成されたＳＯＩ基板を用意する。そして、Ｎ-シリコン層３にトレンチ４（図１参照）を形成するとともに、トレンチ４の側面にシリコン酸化膜５を形成し、さらに、シリコン酸化膜５の内方にポリシリコン膜６を充填する。これにより、トレンチ４にて多数の素子形成島に区画される。続いて、横型パワーＭＯＳトランジスタ（トレンチゲート型ＬＤＭＯＳ）の形成島において、図５のごとくＰベース領域２０およびＮウエル領域２４を形成する。
【００２７】
さらに、図６（ａ）に示すように、横型パワーＭＯＳトランジスタ（トレンチゲート型ＬＤＭＯＳ）の形成島において、ＬＯＣＯＳ酸化膜２９を形成する。そして、図６（ｂ）に示すように、酸化膜４０，４１を積層するとともにホトレジストを用いてトレンチ形成領域を開口する。酸化膜４０の厚さは４２５Å程度であり、酸化膜４１の厚さは５０００Å程度である。引き続き、図６（ｃ）に示すように、酸化膜４０，４１の開口部からＮ-シリコン層３をドライエッチングしてトレンチ２６を形成する。さらに、ウエットエッチングにて反応生成物を除去する。
【００２８】
このようにして、Ｎ-シリコン層３（基板の主表面３ａ）にトレンチ２６を形成する。
その後、図７（ａ）に示すように、熱酸化により、トレンチ２６の内壁を含むＮ-シリコン層３（基板の主表面３ａ）の上にゲート酸化膜２７，３０を形成する。ゲート酸化膜２７，３０の膜厚は５００Å程度である。さらに、図７（ｂ）に示すように、不純物ドープトポリシリコン膜４２を９０００Å程度成膜（デポ）してトレンチ２６内を不純物ドープトポリシリコン膜４２で埋め込む。そして、基板上の不純物ドープトポリシリコン膜４２をエッチバックして厚さを３７００Å程度にする。さらに、反応生成物を除去するとともに洗浄する。
【００２９】
引き続き、基板上の不純物ドープトポリシリコン膜４２をホト工程・ドライエッチング工程を経てパターニングして、図８（ａ）に示すように、プレーナゲート電極３１とする。さらに、反応生成物を除去するとともに洗浄する。そして、不純物ドープトポリシリコン膜（３１）の表面に、厚さ６００Åの酸化膜３２を形成する。さらに、１１７０℃，３０分間のアニールを行ってトレンチ内面でのダメージ回復処理を行う。
【００３０】
このようにして、トレンチ２６の内面においてゲート酸化膜２７を介してトレンチゲート電極２８を形成するとともに、主表面３ａの上にゲート酸化膜３０を介してプレーナゲート電極３１を形成する。
【００３１】
引き続き、図８（ｂ）に示すように、Ｐベース領域（ウエル）２１を形成するとともに、プレーナゲート電極３１をマスクとしたイオン注入にてＮ+ソース領域２２およびＮ+ドレイン領域２５を形成する（Ｎ+ソース領域２２をセルフアラインにて形成する）。また、Ｐ+ベースコンタクト領域２３を形成する。
【００３２】
そして、図９に示すように、ベース領域２１におけるプレーナゲート電極３１と対向するチャネル領域となる部位に対しＰ型の元素を斜めイオン注入して当該部位の不純物濃度を高くする（Ｐ+領域３５を形成する）。その後に、コンタクトを形成するとともに配線を行う。その結果、図２，３，４に示す横型パワーＭＯＳトランジスタ（トレンチゲート型ＬＤＭＯＳ）が製造される。
【００３３】
ポリシリコンセルフアラインを用いることにより、図１のロジック部（ＣＭＯＳ）のＮ+ソース領域１１およびＮ+ドレイン領域１２と、パワーＭＯＳ部のＮ+ソース領域２２およびＮ+ドレイン領域２５の形成を同時に行うことができ（工程を共有）でき、工程の簡略化を図ることができる。また、ソース拡散層（Ｎ領域）をセルフアラインにて形成することは、横方向の拡散層のバラツキを小さくでき、均一な動作を行わせる上で好ましく、電流経路に偏りが発生しにくくオン抵抗の上昇やＥＳＤ耐量の低下を抑える上でも好ましい。
【００３４】
さらに、トレンチゲートとプレーナゲートの両方を利用した横型パワー素子を有する半導体ＩＣにおいて、本実施形態においては、図２，３に示すように、ベース領域２０，２１におけるプレーナゲート電極３１と対向するチャネル領域となる部位にＰ+領域３５を形成した。これにより、縦方向の閾値Ｖｔと横方向の閾値Ｖｔの相対的な関係をコントロールして、プレーナゲートよりもトレンチゲートでの閾値動作（Ｖｔ動作）を低くし、より電流が深く流れるようにすることができる。その結果、低オン抵抗化かつ高ＥＳＤ耐量化し、安価で、高品質のＩＣを生産できる。
【００３５】
つまり、従来は、図３８に示したように、セルフアラインでソース拡散層（Ｎ+領域）を形成すると、横方向のＶｔと縦方向のＶｔを決める部分の拡散層の濃度が異なり、横方向よりも縦方向接合の濃度が高く、Ｖｔが高くなる。従って、トレンチゲートによる、電流が深く流れることが抑制され、オン抵抗の低減が困難となる。電流経路が横方向、つまり表面だけで流れる場合は、ＥＳＤ耐量が低下することも予想される。
【００３６】
これに対し、本実施形態においては、ポリシリコンゲート電極のエッジをマスクとした斜めイオン注入（Ｐ型イオン種）にて、図１０に示すように、最表面の濃度を上げて、縦方向の接合部濃度を約５．０×１０16／ｃｍ3、横方向の接合部濃度を約１．０×１０17／ｃｍ3にして、プレーナゲートよりもトレンチゲートでのＶｔ動作を低くしている。その結果、より電流を深く流し、かつチャネル密度を向上し、これにより、オン抵抗の低減が実現される。また、電流経路をより深くすることで、発熱範囲を拡大し、高ＥＳＤ耐量化も可能となる。
【００３７】
効果確認のための実験を行ったので、図１１を用いて説明する。
図１１において、横軸には耐圧をとり、縦軸にはオン抵抗をとっている。サンプルとして、プレーナゲートのみを有するデバイスと、プレーナゲートとトレンチゲートの両方を有するデバイスを用いた。プレーナゲートとトレンチゲートの両方を有するデバイスは、縦方向の閾値Ｖｔと横方向の閾値Ｖｔの相対的な関係をコントロールした場合としていない場合を比較した。さらに、図３においてＮウエル領域２４のソース側への広がりをＺ１としたとき、それよりも狭いＺ２，Ｚ３としたデバイスもサンプルとして用いた。
【００３８】
図１１から、プレーナゲートのみのデバイスから、プレーナゲートとトレンチゲートの両方を有するデバイスにすることでオン抵抗の低減効果が確認できた。また、プレーナゲートとトレンチゲートの両方を有するデバイスは、縦方向の閾値Ｖｔと横方向の閾値Ｖｔの相対的な関係をコントロールした場合は、しない場合に対して、オン抵抗低減効果が大きいことが確認できた。
【００３９】
以上のように本実施形態は下記の特徴を有している。
（イ）構造として、図２，３に示すように、ベース領域２０，２１におけるプレーナゲート電極３１と対向するチャネル領域となる部位にＰ+領域３５を形成した。これにより、トレンチゲート電極２８に対向するチャネル領域の不純物濃度と、プレーナゲート電極３１に対向するチャネル領域の不純物濃度との関係において、プレーナゲート電極３１に対向するチャネル領域の不純物濃度が高くなる。よって、トレンチゲート電極２８に対向するチャネル領域を通して電流を流す際のＶｔ値と、プレーナゲート電極３１に対向するチャネル領域を通して電流を流す際のＶｔ値との関係において、プレーナゲート電極３１に対向するチャネル領域を通して電流を流す際のＶｔ値が高くなる。その結果、従来構造に比べトレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる。
（ロ）そのための製造方法として、図９に示すように、Ｐベース領域２１におけるプレーナゲート電極３１と対向するチャネル領域となる部位に対しＰ型の元素を斜めイオン注入して当該部位の不純物濃度を高くする工程を有することにより、（イ）の構造が得られる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４０】
第１の実施の形態においてはポリシリコンゲート電極をマスクとした斜めイオン注入（Ｐ型イオン種）にて、最表面の濃度を上げて、縦方向のＶｔと横方向のＶｔの相対的な関係をコントロールしていた。これに対し本実施形態では、次のようにしてチャネル領域をＰ+領域にしている。
【００４１】
図６（ａ），（ｂ），（ｃ）に示したように、Ｎ-シリコン層３（基板の主表面３ａ）にトレンチ２６を形成し、図７（ａ）に示したように、トレンチ２６の内壁を含むＮ-シリコン層３（基板の主表面３ａ）の上にゲート酸化膜２７，３０を形成する。さらに、図７（ｂ）に示した工程を経てトレンチ２６の内面においてゲート酸化膜２７を介してトレンチゲート電極２８を形成する。つまり、図８（ａ）においては基板上に不純物ドープトポリシリコン膜（３１）を残したが、本実施形態では残さない（主表面３ａの上におけるプレーナゲート電極はまだ形成しない）。
【００４２】
この状態から、即ち、プレーナゲート電極を形成することなく、図１２に示すように、レジストマスクを用いたイオン注入にてＰベース領域２１、Ｎ+ソース領域２２およびＮ+ドレイン領域２５、Ｐ+ベースコンタクト領域２３を形成する。そして、図１３（ａ）に示すように、基板上にマスク５０を形成し、Ｐベース領域２１におけるＮ-シリコン層３（基板の主表面３ａ）の表層部のチャネル領域となる部位に対しＰ型の元素を低加速イオン注入して当該部位の不純物濃度を高くする（Ｐ+領域５１を形成する）。
【００４３】
さらに、図１３（ｂ）に示すように、基板上に不純物ドープトポリシリコン膜を厚さ３５００Å程度成膜し、ホト工程およびエッチング工程にてパターニングしてプレーナゲート電極３１とする。さらに、不純物ドープトポリシリコン膜（３１）の表面に酸化膜３２を形成する。このようにして、Ｎ-シリコン層３（基板の主表面３ａ）の上にゲート酸化膜３０を介してプレーナゲート電極３１を形成する。
【００４４】
その後、コンタクトを形成するとともに配線を行う。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４５】
図１４には、本実施形態における横型ＭＯＳトランジスタの平面図を示す。図１４のＡ−Ａ線での縦断面を図１５に、図１４のＢ−Ｂ線での縦断面を図１６に、図１４のＣ−Ｃ線での縦断面を図１７に示す。
【００４６】
図１４，１７に示すように、トレンチ２６の内壁面におけるＰベース領域（Ｐウエル領域）２１の表層部にＰ型の低濃度な不純物拡散領域（Ｐ-領域６０）が形成されている。即ち、Ｐベース領域２０，２１におけるトレンチゲート電極２８と対向するチャネル領域となる部位にＰ-領域６０が形成されている。このように、ベース領域の一部に不純物濃度が低い領域（６０）が形成されている。これにより、縦方向の閾値Ｖｔと横方向の閾値Ｖｔの相対的な関係をコントロールして、プレーナゲートよりもトレンチゲートでの閾値動作（Ｖｔ動作）を低くし、より電流が深く流れる。
【００４７】
次に、製造方法を説明する。
まず、横型パワーＭＯＳトランジスタ（トレンチゲート型ＬＤＭＯＳ）の形成島において、図１５のＰベース領域２０およびＮウエル領域２４、ＬＯＣＯＳ酸化膜２９を形成する。さらに、図１８（ａ）に示すように、Ｎ-シリコン層３をエッチングして、Ｎ-シリコン層３（基板の主表面３ａ）にトレンチ２６を形成する。その後、図１８（ｂ）に示すように、熱酸化により、トレンチ２６の内壁を含むＮ-シリコン層（基板）３の上にゲート酸化膜２７，３０（図１５参照）を形成する。さらに、図１８（ｃ）に示すように、トレンチ２６の内壁の表層部のチャネル領域となる部位に対し、Ｎ型イオン種を用いて斜めイオン注入してＮ+領域６１を形成する。
【００４８】
そして、図１９（ａ）に示すように、不純物ドープトポリシリコン膜６２を成膜してトレンチ２６内を不純物ドープトポリシリコン膜６２で埋め込む。さらに、図１９（ｂ）に示すように、基板上の不純物ドープトポリシリコン膜６２をエッチバックして所定の厚さにし、さらに、不純物ドープトポリシリコン膜６２をパターニングしてプレーナゲート電極３１（図１５参照）とする。さらに、表面に酸化膜３２を形成する。このようにして、トレンチ２６の内面においてゲート酸化膜２７を介してトレンチゲート電極２８を形成するとともに、主表面３ａの上にゲート酸化膜３０を介してプレーナゲート電極３１を形成する。
【００４９】
引き続き、図１７に示すように、Ｐベース領域（Ｐウエル領域）２１を形成するとともにプレーナゲート電極３１をマスクとしたイオン注入にてＮ+ソース領域２２を形成する。Ｐベース領域（Ｐウエル領域）２１の形成時において図１４，１７に示すＰ-領域６０が形成される。即ち、Ｎ+領域６１に対し重ねるようにＰ領域（Ｐベース領域２１）を形成することにより元のＮ+領域６１がＰ-領域６０となる。
【００５０】
このように、予めトレンチ内壁面での表層部に、高加速イオン注入にてＮ+領域６１を形成しておき、その後のＰベース領域（Ｐウエル領域）２１の形成の際に、縦方向のＶｔが決定する部分の濃度を下げるようにする。
【００５１】
以上のように本実施形態は下記の特徴を有している。
（イ）構造として、ベース領域２０，２１におけるトレンチゲート電極２８と対向するチャネル領域となる部位に、図１４，１７に示すように、Ｐ-領域６０を形成した。これにより、トレンチゲート電極２８に対向するチャネル領域の不純物濃度と、プレーナゲート電極３１に対向するチャネル領域の不純物濃度との関係において、トレンチゲート電極２８に対向するチャネル領域の不純物濃度が低くなる。よって、トレンチゲート電極２８に対向するチャネル領域を通して電流を流す際のＶｔ値と、プレーナゲート電極３１に対向するチャネル領域を通して電流を流す際のＶｔ値との関係において、トレンチゲート電極２８に対向するチャネル領域を通して電流を流す際のＶｔ値が低くなる。その結果、従来構造に比べトレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる。
（ロ）そのための製造方法として、図１８（ｃ）に示すように、トレンチ２６およびゲート酸化膜２７，３０を形成した後に、トレンチ２６の内壁の表層部のチャネル領域となる部位に対しＮ型の元素をイオン注入する。そして、トレンチゲート電極２８およびプレーナゲート電極３１を形成した後に、図１７に示すように、Ｐベース領域２１を形成する。これにより、（イ）の構造が得られる。
（第４の実施の形態）
次に、第４の実施の形態を、第３の実施の形態との相違点を中心に説明する。
【００５２】
第３の実施の形態においてはＰベース領域２１を形成する前にトレンチ２６の内壁の表層部のチャネル領域となる部位に対しＮ型の元素をイオン注入することによりＰ-領域６０を形成した。これに対し本実施形態では、次のようにしてＰ-領域６０を形成している。
【００５３】
図７（ｂ）でのトレンチゲートの埋め込み用のポリシリコン膜４２として、Ｎ型不純物元素であるリンを高濃度にドープしたものを用いる。そして、その後の熱処理においてポリシリコン膜にドープしたリンを、ゲート酸化膜（シリコン酸化膜）２７を通してシリコン基板側に拡散させて図１４のＰ-領域６０を形成する。このようにしてトレンチゲート電極のチャネル表面濃度を下げる。
【００５４】
以上のように、トレンチ２６およびゲート酸化膜２７，３０を形成した後に、トレンチ２６の内面においてゲート酸化膜２７を介して第１導電型の元素としてのリンをドープしたトレンチゲート電極２８を形成するとともに、主表面３ａの上にゲート酸化膜３０を介してプレーナゲート電極３１を形成する。さらに、Ｐベース領域２１を形成するとともにプレーナゲート電極３１をマスクとしたイオン注入にてＮ+ソース領域２２を形成する。これにより、ドープしたリンを基板側に拡散させることによって第３の実施の形態での（イ）の構造が得られる。
（第５の実施の形態）
次に、第５の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００５５】
図２０には、本実施形態における横型ＭＯＳトランジスタの縦断面を示す。
本実施形態においては、Ｐ型シリコン層（Ｐ基板）７０を用い、Ｐ型シリコン層（Ｐ基板）７０にはＮウエル領域７１を形成して、Ｐ型シリコン層（Ｐ基板）７０にてベース領域７２を構成している。つまり、ベース領域７２は、Ｐ型シリコン層７０（基板の主表面７０ａ）の表層部に形成されたドリフト領域となるＮウエル領域７１以外のバルク部分よりなる。
【００５６】
また、Ｎ+ソース領域２２が、ベース領域７２内におけるＰ型シリコン層７０（基板の主表面７０ａ）での表層部に形成されている。Ｎ+ドレイン領域２５が、Ｎウエル領域７１内におけるＰ型シリコン層７０（基板の主表面７０ａ）での表層部にＮウエル領域７１よりも浅く形成されている。トレンチ２６がＰ型シリコン層の主表面（基板の主表面）７０ａから掘られ、その平面構造としてＮ+ソース領域２２からＮ+ドレイン領域２５に向かう方向においてソース領域２２とドレイン領域２５との間のベース領域７２を貫通するように形成されている。トレンチゲート電極２８がトレンチ２６の内面においてゲート酸化膜２７を介して形成されるとともに、プレーナゲート電極３１が主表面７０ａの上にゲート酸化膜３０を介して形成されている。
【００５７】
この構成により、トレンチゲート電極２８に対向するチャネル領域の不純物濃度と、プレーナゲート電極３１に対向するチャネル領域の不純物濃度との関係において、両者が等しくなる。よって、トレンチゲート電極２８に対向するチャネル領域を通して電流を流す際のＶｔ値と、プレーナゲート電極３１に対向するチャネル領域を通して電流を流す際のＶｔ値との関係において、両者が等しくなる。その結果、従来構造に比べトレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる。
【００５８】
図２０の応用例として、図２１に示すように、ベース領域７２におけるプレーナゲート電極３１に対向するチャネル領域となる部位にＰ+領域７４を形成してもよく、この場合には、横方向のＶｔと縦方向のＶｔの相関関係を更に所望にコントロールすることができる。あるいは、第３の実施の形態のように、ベース領域７２におけるトレンチゲート電極２８と対向するチャネル領域となる部位にＰ-領域を形成してもよい。
（第６の実施の形態）
次に、第６の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００５９】
図２２には、図２に代わる本実施形態における横型ＭＯＳトランジスタの平面図を示す。図２２のＡ−Ａ線での縦断面を図２３に、図２２のＢ−Ｂ線での縦断面を図２４に示す。
【００６０】
図２２〜２４において、プレーナゲート電極３１とトレンチゲート電極２８とが分離されている。また、プレーナゲート電極３１につながるアルミ配線８０と、トレンチゲート電極２８につながるアルミ配線８１とが独立に設けられている。そして、アルミ配線８１を通してトレンチゲート電極２８に第１のゲート電圧Ｇ１を印加するとともに、アルミ配線８０を通してプレーナゲート電極３１に第２のゲート電圧Ｇ２を印加している。
【００６１】
このようにして、プレーナゲートのアルミ配線８０と、トレンチゲートのアルミ配線８１とを独立して形成し、縦方向のＶｔ値と横方向のＶｔ値を独立して制御している。
プレーナゲートとトレンチゲートを独立して電圧を制御することにより、横方向よりも縦方向に電流が流れる。これによって、深く電流を流し、かつ、チャネル密度を向上することでオン抵抗の低減を図ることができる。
【００６２】
効果確認のための実験を行ったので、図２５を用いて説明する。
図２５において、横軸には耐圧をとり、縦軸にはオン抵抗をとっている。サンプルとして、プレーナゲートとトレンチゲートを独立して電圧制御しない場合と、独立して電圧制御した場合を比較した。つまり、縦方向の閾値Ｖｔと横方向の閾値Ｖｔの相対的な関係をコントロールした場合と、していない場合を比較した。さらに、図２３においてＮウエル領域２４のソース側への広がりをＺ１としたとき、それよりも狭いＺ２，Ｚ３としたデバイスもサンプルとして用いた。
【００６３】
図２５から、プレーナゲートとトレンチゲートを独立して電圧制御することでオン抵抗の低減効果が確認できた。つまり、縦方向の閾値Ｖｔと横方向の閾値Ｖｔの相対的な関係をコントロールした場合は、しない場合に対してオン抵抗低減効果が大きいことが確認できた。
【００６４】
以上のように、主表面３ａの上にゲート酸化膜（ゲート絶縁膜）３０を介して形成され、トレンチゲート電極２８とは別体構造をなすプレーナゲート電極３１と、トレンチゲート電極２８に第１のゲート電圧Ｇ１を印加するためのアルミ配線（トレンチゲート用配線）８１と、プレーナゲート電極３１に第２のゲート電圧Ｇ２を印加するためのアルミ配線（プレーナゲート用配線）８０と、を備えた。よって、プレーナゲート電極３１とトレンチゲート電極２８とを独立して電圧を制御し、横方向よりも縦方向に電流が流れるようにすることにより、深く電流を流し、かつ、チャネル密度を向上することで、オン抵抗の低減を図ることができる。
（第７の実施の形態）
次に、第７の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００６５】
図２６には、図２に代わる本実施形態における横型ＭＯＳトランジスタの平面図を示す。図２６のＡ−Ａ線での縦断面を図２７に示す。
図２６，２７においてトレンチゲートのゲート酸化膜（シリコン酸化膜）２７の膜厚ｔ２を、プレーナゲートのゲート酸化膜（シリコン酸化膜）３０の膜厚ｔ１よりも薄くしている（ｔ２＜ｔ１）。これにより、トレンチゲート電極２８による縦方向のＶｔ値よりも、プレーナゲート電極３１による横方向のＶｔ値が高くなるように制御することができる。
【００６６】
以上のように、トレンチ２６の内面においてゲート酸化膜（第１のゲート絶縁膜）２７を介して形成されたトレンチゲート電極２８と、主表面３ａの上に、ゲート酸化膜（第１のゲート絶縁膜）２７よりも厚いゲート酸化膜（第２のゲート絶縁膜）３０を介して形成されたプレーナゲート電極３１と、を備えている。よって、トレンチゲート電極２８に対向するチャネル領域を通して電流を流す際のＶｔ値よりもプレーナゲート電極３１に対向するチャネル領域を通して電流を流す際のＶｔ値の方が高くなる。その結果、トレンチゲートによる縦方向の電流を流しやすくしてオン抵抗の低減を図ることができる。
（第８の実施の形態）
次に、第８の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００６７】
図２８には、図２に代わる本実施形態における横型ＭＯＳトランジスタの平面を示す。図２８のＡ−Ａ線での縦断面を図２９に示す。
図２８の平面図に示すように、シリコン層３における横型ＭＯＳトランジスタの周囲には素子分離用のトレンチ１００が形成されている。ゲート用のトレンチ２６と素子分離用のトレンチ１００とは同時に形成され、図２９に示すように、絶縁膜（埋め込みシリコン酸化膜）２に達している。
【００６８】
ここで、ゲート用のトレンチ２６内において内壁にゲート酸化膜（シリコン酸化膜）２７が形成されるとともにその内方にトレンチゲート電極（ポリシリコンゲート電極）２８が配置されている。ゲート酸化膜（シリコン酸化膜）２７の膜厚は約３００Åである。一方、素子分離用のトレンチ１００においては図２９に示すようにトレンチ内壁にシリコン酸化膜１０１が形成されるとともにその内面にはポリシリコン膜１０２が形成され、さらにその内壁にシリコン酸化膜１０３が形成（充填）されている。ゲート酸化膜（シリコン酸化膜）２７とシリコン酸化膜１０１とは同時に形成されるとともにトレンチゲート電極（ポリシリコンゲート電極）２８とポリシリコン膜１０２とは同時に形成される。よって、工程の簡素化を図るべくシリコン酸化膜１０１はゲート酸化膜（シリコン酸化膜）２７と同時に形成するので、膜厚は約３００Åである。
【００６９】
このように、ゲートトレンチのゲート酸化膜２７は、オン抵抗の低減効果を出しやすい膜厚（約３００Å）で形成する。また、素子分離用のトレンチ１００におけるシリコン酸化膜（トレンチ側壁酸化膜）１０１の膜厚も同じ膜厚（約３００Å）であるが、埋め込みポリシリコン／酸化膜／埋め込みポリシリコンという構造を形成する。これにより、素子分離耐圧（５０〜１５０ボルト）が確保される。つまり、プレーナゲートの横型パワー素子に対して、深く電流を流し、かつチャネル密度を向上することでオン抵抗の低減を実現すべく、トレンチゲートを利用して深く電流を流す際に、オン抵抗の低減を実現するには酸化膜をゲート耐圧（約１０ボルト）を確保しながら、できるだけ薄膜化したい（約３００Å）。それに対し素子分離トレンチは、素子分離耐圧（５０〜１５０ボルト）を確保するため、トレンチ側壁酸化膜厚を厚く（約１０００Å以上）する必要がある。そのため、トレンチゲートを利用した低オン抵抗化の実現と、素子分離トレンチの素子分離耐圧（１００ボルト程度）の確保を両立すべく、素子分離用のトレンチ１００において埋め込みポリシリコン／酸化膜／埋め込みポリシリコンという構造を採用した。
【００７０】
素子分離用のトレンチ１００において、埋め込みポリシリコン／酸化膜／埋め込みポリシリコンの構造を形成するために、製造工程において次のようにする。
両方のトレンチ２６，１００を同時に形成する。このとき、図２８での素子分離用のトレンチ１００の溝幅ｔ１１を２μｍ程度とし、ゲートトレンチ２６の幅ｔ１０を１μｍ程度とし、素子分離トレンチの溝幅ｔ１１をゲートトレンチの幅ｔ１０よりも大きくする。その後、両方のトレンチ２６，１００の内壁にシリコン酸化膜（２７，１０１）を同時に形成する。さらに、膜厚０．９μｍ程度のポリシリコン膜をデポしてゲートトレンチ２６をポリシリコン膜（２８）で完全に埋め込むとともに、当該ポリシリコン膜をエッチバックする。ここで、素子分離用のトレンチ１００においては完全にポリシリコン膜（１０２）で埋められていない。この素子分離用のトレンチ１００内におけるポリシリコン膜１０２の表面を酸化させて素子絶縁耐圧を確保できる膜厚のシリコン酸化膜１０３を形成する。
【００７１】
以上のごとく本実施形態においては、半導体基板としてのシリコン層３における素子形成領域の周囲に形成した素子分離用トレンチ１００の内面に、トレンチゲート電極用ゲート絶縁膜（２７）と同一の絶縁膜（１０１）を形成するとともに当該膜（１０１）の内面にトレンチゲート電極２８を構成する膜と同一の膜（１０２）を形成し、さらに、当該膜（１０２）の内面に絶縁膜（１０３）を形成した。よって、素子分離耐圧を確保しつつトレンチゲート用の部材（トレンチ、ゲート絶縁膜、トレンチゲート電極）とトレンチ分離用の部材（トレンチ、絶縁膜、絶縁膜の内方に配する膜）を同時に形成することができる。
【００７２】
この構成は第１の実施形態に限ることなく第２〜第６の各実施形態において適用することができる。
（第９の実施の形態）
次に、第９の実施の形態を、第８の実施の形態との相違点を中心に説明する。
【００７３】
図３０には、図２８に代わる本実施形態における横型ＭＯＳトランジスタの平面を示す。図３０のＡ−Ａ線での縦断面を図３１に示す。
本実施形態では第８の実施形態と同じ目的で別の構造および製造方法を用いている。
【００７４】
図３０に示すように、トレンチゲートの酸化膜厚ｔ２０よりも素子分離トレンチの酸化膜厚ｔ２１を厚くしている。つまり、素子分離用トレンチ１１０の内面に、トレンチゲート電極用ゲート酸化膜２７よりも厚いシリコン酸化膜１１１を形成するとともに当該シリコン酸化膜１１１の内面にトレンチゲート電極２８を構成する膜と同一のポリシリコン膜１１２を形成している。
【００７５】
そのために製造工程において、図３２に示すようにトレンチ２６，１１０を形成した後に、図３３に示すように、トレンチ１１０の内壁に対し高濃度イオンを選択的に注入する。その後に熱酸化によりトレンチ２６，１１０の内壁にシリコン酸化膜を形成する。この熱酸化において、選択的にイオン注入した箇所において酸化が増速されて図３０，３１に示すようにトレンチゲートの酸化膜厚ｔ２０よりも素子分離トレンチの酸化膜厚ｔ２１を厚くすることができる。
【００７６】
このように、トレンチ１１０の内壁に対し高濃度イオンを選択的に注入することにより増速酸化効果によりトレンチゲートの酸化膜厚ｔ２０よりも素子分離トレンチの酸化膜厚ｔ２１を厚くする。これにより、素子分離耐圧を確保し、トレンチゲートを利用した低オン抵抗化を実現しながら、トレンチゲート用の部材（トレンチ、ゲート絶縁膜、トレンチゲート電極）とトレンチ分離用の部材（トレンチ、絶縁膜、絶縁膜の内方に配する膜）を同時に形成することによって、安価で、高品質のＩＣを生産できる。
【００７７】
以上のごとく本実施形態においては、半導体基板としてのシリコン層３における素子形成領域の周囲に形成した素子分離用トレンチ１１０の内面に、トレンチゲート電極用ゲート絶縁膜（２７）よりも厚い絶縁膜（１１１）を形成するとともに当該膜（１１１）の内面にトレンチゲート電極２８を構成する膜と同一の膜（１１２）を形成した。よって、素子分離耐圧を確保しつつトレンチゲート用の部材（トレンチ、ゲート絶縁膜、トレンチゲート電極）とトレンチ分離用の部材（トレンチ、絶縁膜、絶縁膜の内方に配する膜）を同時に形成することが可能となる。
【００７８】
この構成は第１の実施形態に限ることなく第２〜第７の各実施形態において適用することができる。
（第１０の実施の形態）
次に、第１０の実施の形態を、第９の実施の形態との相違点を中心に説明する。
【００７９】
図３４に示すように、トレンチ２６，１１０を形成するとともにトレンチ２６，１１０の内壁にシリコン酸化膜１２０を形成した後に、図３５に示すように、マスク１２５でトレンチ１１０内のシリコン酸化膜１２０を覆い、かつ、トレンチ２６内のシリコン酸化膜１２０を露出させる。この状態でトレンチ２６内のシリコン酸化膜１２０をエッチングして所定の厚さ（約３００Å）にする。その後に、トレンチ２６，１１０内にポリシリコンを埋め込む。これにより、図３０，３１に示すようにトレンチゲートの酸化膜厚ｔ２０よりも素子分離トレンチの酸化膜厚ｔ２１を厚くすることができる。
【００８０】
以上のごとく本実施形態においては、トレンチ２６，１１０の内壁にシリコン酸化膜１２０を形成した後に、マスク１２５を用いてトレンチ２６内のシリコン酸化膜１２０をエッチングして所定の厚さ（約３００Å）にする。これにより、素子分離耐圧を確保し、トレンチゲートを利用した低オン抵抗化を実現しながら、トレンチゲート用の部材（トレンチ、ゲート絶縁膜、トレンチゲート電極）とトレンチ分離用の部材（トレンチ、絶縁膜、絶縁膜の内方に配する膜）を同時に形成することによって、安価で、高品質のＩＣを生産できる。
（第１１の実施の形態）
次に、第１１の実施の形態を、第８の実施の形態との相違点を中心に説明する。
【００８１】
図３６には、図２８に代わる本実施形態における横型ＭＯＳトランジスタの平面を示す。図３６のＡ−Ａ線での縦断面を図３７に示す。
本実施形態においては、横型ＭＯＳトランジスタの周囲に素子分離用トレンチを二重に形成している。つまり、横型ＭＯＳトランジスタの周囲にトレンチ１３０を形成するとともに、そのトレンチ１３０の外方にトレンチ１３１を形成している。
【００８２】
詳しくは、素子分離用トレンチ１３０の内壁にシリコン酸化膜１３２が形成されるとともにその内方にポリシリコン膜１３３が充填されている。同様に、素子分離用トレンチ１３１の内壁にシリコン酸化膜１３４が形成されるとともにその内方にポリシリコン膜１３５が充填されている。
【００８３】
このように、横型ＭＯＳトランジスタの周囲に素子分離用トレンチを二重に形成することにより、レイアウトのみで分離耐圧を向上させることができる。
なお、横型ＭＯＳトランジスタの周囲に素子分離用トレンチを二重に形成したが、三重、四重といったように更に多重に形成してもよく、要は二重以上に形成することによりレイアウトのみで分離耐圧を向上させることができる。
【００８４】
以上のごとく本実施形態においては、横型ＭＯＳトランジスタの周囲に素子分離用トレンチを二重以上に形成している。これにより、素子分離耐圧を確保し、トレンチゲートを利用した低オン抵抗化を実現しながら、トレンチゲート用の部材（トレンチ、ゲート絶縁膜、トレンチゲート電極）とトレンチ分離用の部材（トレンチ、絶縁膜、絶縁膜の内方に配する膜）を同時に形成することによって、安価で、高品質のＩＣを生産できる。
【００８５】
つまり、半導体基板としてのシリコン層３における素子形成領域の周囲に形成する素子分離用トレンチを二重以上設け、各トレンチ１３０，１３１の内面に、トレンチゲート電極用ゲート絶縁膜（２７）と同一の絶縁膜（１３２，１３４）を形成するとともに当該膜（１３２，１３４）の内面にトレンチゲート電極２８を構成する膜と同一の膜（１３３，１３５）を形成した。よって、素子分離耐圧を確保しつつトレンチゲート用の部材（トレンチ、ゲート絶縁膜、トレンチゲート電極）とトレンチ分離用の部材（トレンチ、絶縁膜、絶縁膜の内方に配する膜）を同時に形成することができる。この構成は第１の実施形態に限ることなく第２〜第７の各実施形態において適用することができる。
【００８６】
次に、上記第３，４の実施形態から把握できる技術思想を以下に記載する。
（イ）第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（２０，２１）と、
前記ベース領域（２０，２１）内における前記主表面（３ａ）での表層部に前記ベース領域（２０，２１）よりも浅く形成された第１導電型のソース領域（２２）と、
前記主表面（３ａ）での表層部において前記ベース領域（２０，２１）とは離間した位置に形成された第１導電型のドレイン領域（２５）と、
前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記ソース領域（２２）からドレイン領域（２５）に向かう方向においてソース領域（２２）とドレイン領域（２５）との間のベース領域（２０）を貫通するように形成されたトレンチ（２６）と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介して形成されたトレンチゲート電極（２８）と、
前記主表面（３ａ）の上にゲート絶縁膜（３０）を介して形成されたプレーナゲート電極（３１）と、
を備えた半導体装置の製造方法であって、
第１導電型の半導体基板（３）の主表面（３ａ）にトレンチ（２６）を形成する工程と、
前記トレンチ（２６）の内壁を含む前記半導体基板（３）の上にゲート絶縁膜（２７，３０）を形成する工程と、
前記トレンチ（２６）の内壁の表層部のチャネル領域となる部位に対し第１導電型の元素をイオン注入する工程と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介してトレンチゲート電極（２６）を形成するとともに、前記主表面（３ａ）の上にゲート絶縁膜（３０）を介してプレーナゲート電極（３１）を形成する工程と、
第２導電型のベース領域（２１）を形成するとともにプレーナゲート電極（２８）をマスクとしたイオン注入にて第１導電型のソース領域（２２）を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８７】
この半導体装置の製造方法においては、第１導電型の半導体基板の主表面にトレンチを形成する。そして、トレンチの内壁を含む半導体基板の上にゲート絶縁膜を形成する。さらに、トレンチの内壁の表層部のチャネル領域となる部位に対し第１導電型の元素をイオン注入する。さらには、トレンチの内面においてゲート絶縁膜を介してトレンチゲート電極を形成するとともに、主表面の上にゲート絶縁膜を介してプレーナゲート電極を形成する。そして、第２導電型のベース領域を形成するとともにプレーナゲート電極をマスクとしたイオン注入にて第１導電型のソース領域を形成する。その結果、請求項２に記載の半導体装置を得ることができる。
（ロ）第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（２０，２１）と、
前記ベース領域（２０，２１）内における前記主表面（３ａ）での表層部に前記ベース領域（２０，２１）よりも浅く形成された第１導電型のソース領域（２２）と、
前記主表面（３ａ）での表層部において前記ベース領域（２０，２１）とは離間した位置に形成された第１導電型のドレイン領域（２５）と、
前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記ソース領域（２２）からドレイン領域（２５）に向かう方向においてソース領域（２２）とドレイン領域（２５）との間のベース領域（２０）を貫通するように形成されたトレンチ（２６）と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介して形成されたトレンチゲート電極（２８）と、
前記主表面（３ａ）の上にゲート絶縁膜（３０）を介して形成されたプレーナゲート電極（３１）と、
を備えた半導体装置の製造方法であって、
第１導電型の半導体基板（３）の主表面（３ａ）にトレンチ（２６）を形成する工程と、
前記トレンチ（２６）の内壁を含む前記半導体基板（３）の上にゲート絶縁膜（２７，３０）を形成する工程と、
前記トレンチ（２６）の内面においてゲート絶縁膜（２７）を介して第１導電型の元素をドープしたトレンチゲート電極（２６）を形成するとともに、前記主表面（３ａ）の上にゲート絶縁膜（３０）を介してプレーナゲート電極（３１）を形成する工程と、
第２導電型のベース領域（２１）を形成するとともにプレーナゲート電極（２８）をマスクとしたイオン注入にて第１導電型のソース領域（２２）を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８８】
この半導体装置の製造方法においては、第１導電型の半導体基板の主表面にトレンチを形成する。そして、トレンチの内壁を含む半導体基板の上にゲート絶縁膜を形成する。さらに、トレンチの内面においてゲート絶縁膜を介して第１導電型の元素をドープしたトレンチゲート電極を形成するとともに、主表面の上にゲート絶縁膜を介してプレーナゲート電極を形成する。そして、第２導電型のベース領域を形成するとともにプレーナゲート電極をマスクとしたイオン注入にて第１導電型のソース領域を形成する。その結果、ドープした第１導電型の元素を基板側に拡散させることにより請求項２に記載の半導体装置を得ることができる。
【図面の簡単な説明】
【００８９】
【図１】実施の形態における半導体装置の縦断面図。
【図２】第１の実施の形態における横型パワーＭＯＳトランジスタの平面図。
【図３】図２のＡ−Ａ線での縦断面図。
【図４】図２のＢ−Ｂ線での縦断面図。
【図５】半導体装置の製造工程を説明するための縦断面図。
【図６】（ａ），（ｂ），（ｃ）は半導体装置の製造工程を説明するための縦断面図。
【図７】（ａ），（ｂ）は半導体装置の製造工程を説明するための縦断面図。
【図８】（ａ），（ｂ）は半導体装置の製造工程を説明するための縦断面図。
【図９】半導体装置の製造工程を説明するための縦断面図。
【図１０】濃度分布を示す図。
【図１１】オン抵抗と耐圧の測定結果を示す図。
【図１２】第２の実施の形態における横型パワーＭＯＳトランジスタの製造工程を説明するための縦断面図。
【図１３】（ａ），（ｂ）は半導体装置の製造工程を説明するための縦断面図。
【図１４】第３の実施の形態における横型パワーＭＯＳトランジスタの平面図。
【図１５】図１４のＡ−Ａ線での縦断面図。
【図１６】図１４のＢ−Ｂ線での縦断面図。
【図１７】図１４のＣ−Ｃ線での縦断面図。
【図１８】（ａ），（ｂ），（ｃ）は半導体装置の製造工程を説明するための縦断面図。
【図１９】（ａ），（ｂ）は半導体装置の製造工程を説明するための縦断面図。
【図２０】第５の実施の形態における横型パワーＭＯＳトランジスタの縦断面図。
【図２１】横型パワーＭＯＳトランジスタの縦断面図。
【図２２】第６の実施の形態における横型パワーＭＯＳトランジスタの平面図。
【図２３】図２２のＡ−Ａ線での縦断面図。
【図２４】図２２のＢ−Ｂ線での縦断面図。
【図２５】オン抵抗と耐圧の測定結果を示す図。
【図２６】第７の実施の形態における横型パワーＭＯＳトランジスタの平面図。
【図２７】図２６のＡ−Ａ線での縦断面図。
【図２８】第８の実施の形態における横型パワーＭＯＳトランジスタの平面図。
【図２９】図２８のＡ−Ａ線での縦断面図。
【図３０】第９の実施の形態における横型パワーＭＯＳトランジスタの平面図。
【図３１】図３０のＡ−Ａ線での縦断面図。
【図３２】半導体装置の製造工程を説明するための縦断面図。
【図３３】半導体装置の製造工程を説明するための縦断面図。
【図３４】第１０の実施の形態における半導体装置の製造工程を説明するための縦断面図。
【図３５】半導体装置の製造工程を説明するための縦断面図。
【図３６】第１１の実施の形態における横型パワーＭＯＳトランジスタの平面図。
【図３７】図３６のＡ−Ａ線での縦断面図。
【図３８】背景技術を説明するための濃度分布を示す図。
【符号の説明】
【００９０】
３…Ｎ-シリコン層、３ａ…主表面、２０…Ｐベース領域、２１…Ｐベース領域、２２…Ｎ+ソース領域、２５…Ｎ+ドレイン領域、２６…トレンチ、２７…ゲート酸化膜、２８…トレンチゲート電極、３０…ゲート酸化膜、３１…プレーナゲート電極、３３…ソース電極、３４…ドレイン電極、３５…Ｐ+領域、６０…Ｐ-領域、７０…Ｐ型シリコン層、７０ａ…主表面、７１…Ｎウエル領域、７２…ベース領域、８０…アルミ配線、８１…アルミ配線、１００…素子分離用トレンチ、１０１…シリコン酸化膜、１０２…ポリシリコン膜、１０３…シリコン酸化膜、１１０…素子分離用トレンチ、１１１…シリコン酸化膜、１１２…シリコン酸化膜、１３０…素子分離用トレンチ、１３１…素子分離用トレンチ、１３２…シリコン酸化膜、１３３…ポリシリコン膜、１３４…シリコン酸化膜、１３５…ポリシリコン膜。
【図１】
2005026664.tif 000003
【図２】
2005026664.tif 000004
【図３】
2005026664.tif 000005
【図４】
2005026664.tif 000006
【図５】
2005026664.tif 000007
【図６】
2005026664.tif 000008
【図７】
2005026664.tif 000009
【図８】
2005026664.tif 000010
【図９】
2005026664.tif 000011
【図１０】
2005026664.tif 000012
【図１１】
2005026664.tif 000013
【図１２】
2005026664.tif 000014
【図１３】
2005026664.tif 000015
【図１４】
2005026664.tif 000016
【図１５】
2005026664.tif 000017
【図１６】
2005026664.tif 000018
【図１７】
2005026664.tif 000019
【図１８】
2005026664.tif 000020
【図１９】
2005026664.tif 000021
【図２０】
2005026664.tif 000022
【図２１】
2005026664.tif 000023
【図２２】
2005026664.tif 000024
【図２３】
2005026664.tif 000025
【図２４】
2005026664.tif 000026
【図２５】
2005026664.tif 000027
【図２６】
2005026664.tif 000028
【図２７】
2005026664.tif 000029
【図２８】
2005026664.tif 000030
【図２９】
2005026664.tif 000031
【図３０】
2005026664.tif 000032
【図３１】
2005026664.tif 000033
【図３２】
2005026664.tif 000034
【図３３】
2005026664.tif 000035
【図３４】
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【図３５】
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【図３６】
2005026664.tif 000038
【図３７】
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【図３８】
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