(57)【要約】 【課題】  入力電流と出力電流との整合性（比率）をより向上させたカレントミラー回路の提供。【解決手段】  ベースが共通に接続された入力側及び出力側バイポーラトランジスタ２０、２１、２２と、ソースが入力側バイポーラトランジスタ２０のコレクタに接続され、ドレインとゲートが入力端子ＩＮに接続された入力側ＭＯＳトランジスタ１０と、ソースが出力側バイポーラトランジスタ２１、２２のコレクタに接続され、ドレインが出力端子ＯＵＴ１、ＯＵＴ２に接続され、ゲートが入力側ＭＯＳトランジスタ１０のゲートに接続された出力側ＭＯＳトランジスタ１１、１２と、ソースが入力側及び出力側バイポーラトランジスタ２０、２１、２２のベースに接続され、ゲートが入力側ＭＯＳトランジスタ１０のゲートに接続されたベース電流供給用ＭＯＳトランジスタ１７と、を備えてなる。【選択図】  図１
2005102083.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力電流を入力し出力端子に出力電流を出力するカレントミラー回路であって、
ベースが共通に接続された入力側及び出力側バイポーラトランジスタと、
ソースが入力側バイポーラトランジスタのコレクタに接続され、ドレインとゲートが入力端子に接続された入力側ＭＯＳトランジスタと、
ソースが出力側バイポーラトランジスタのコレクタに接続され、ドレインが出力端子に接続され、ゲートを入力側ＭＯＳトランジスタのゲートと実質的に同電位にした出力側ＭＯＳトランジスタと、
ソースが入力側及び出力側バイポーラトランジスタのベースに接続され、ゲートが入力側ＭＯＳトランジスタのゲートに接続されたベース電流供給用ＭＯＳトランジスタと、
を備えてなることを特徴とするカレントミラー回路。
【請求項２】
請求項１に記載のカレントミラー回路において、
出力側ＭＯＳトランジスタのゲートを入力側ＭＯＳトランジスタのゲートに接続することにより実質的に同電位にすることを特徴とするカレントミラー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー回路、特に、ＣＭＯＳとバイポーラ（ＢＩＰ）を同じ半導体集積回路に搭載できるＢｉ−ＣＭＯＳプロセスを用いて構成する場合に好適なカレントミラー回路に関する。
【背景技術】
【０００２】
従来より、バイポーラ（ＢＩＰ）プロセスを用いて構成するカレントミラー回路は、入力電流に所定の比率で比例する出力電流を小面積、かつ高精度で得ることができるので、種々の機能を実現する電子回路に広く応用されている。図５にカレントミラー回路の例（例えば、特許文献１）を示す。このカレントミラー回路１０１は、入力電流Ｉ０を入力端子ＩＮに入力し、２個の出力端子ＯＵＴ１、ＯＵＴ２に出力電流Ｉ１、Ｉ２を出力するものであり、各入力及び出力端子と電源に接続される４個のＮＰＮ型のＢＩＰトランジスタにより構成される。具体的には、入力端子ＩＮにコレクタが接続される入力側ＢＩＰトランジスタ１１０及び２個の出力端子ＯＵＴ１、ＯＵＴ２にコレクタが接続される出力側ＢＩＰトランジスタ１１１、１１２は、いずれもエミッタが接地され、ベースが共通に接続される。また、電源ＶＣＣにコレクタが接続されるベース電流供給用ＢＩＰトランジスタ１１３は、エミッタが入力側及び出力側ＢＩＰトランジスタ１１０、１１１、１１２のベースに接続され、ベースが入力端子ＩＮに接続される。ここで、出力側ＢＩＰトランジスタ１１１、１１２は、そのサイズをそれぞれ入力側ＢＩＰトランジスタ１１０に対し一定の倍率に設定されており、これによりそれぞれ必要な出力電流Ｉ１、Ｉ２を得ることができる。このカレントミラー回路１０１は、入力電流Ｉ０から分岐した一部がベース電流供給用ＢＩＰトランジスタ１１３のベース電流となり、それのエミッタ接地増幅率（ｈＦＥ）だけ増幅した電流が入力側及び出力側ＢＩＰトランジスタ１１０、１１１、１１２のベース電流ＩＢ０、ＩＢ１、ＩＢ２の合計電流ＩＢとなる。したがって、入力側及び出力側ＢＩＰトランジスタ１１０、１１１、１１２のベース電流のために入力電流Ｉ０から分岐する電流が少なくてもすむので、これによる入力電流Ｉ０と出力電流Ｉ１、Ｉ２との整合性（比率）の誤差を減少させることができる。
【０００３】
次に、別のカレントミラー回路の例（例えば、特許文献２）を図６に示す。このカレントミラー回路１０２は、先の従来例と同様に入力側及び出力側ＢＩＰトランジスタ１１０、１１１、１１２が、いずれもエミッタが接地され、ベースが共通に接続される。ただし、これらの各ベースは、出力側ＢＩＰトランジスタ１１１のコレクタに接続されている。そして、入力側及び出力側ＢＩＰトランジスタ１１４、１１５、１１６は、エミッタがＢＩＰトランジスタ１１０、１１１、１１２のそれぞれのコレクタに接続され、コレクタがそれぞれ入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２に接続され、ベースが共通に接続されるとともに入力端子ＩＮに接続されている。このカレントミラー回路１０２は、ＢＩＰトランジスタ１１０、１１１、１１２のコレクタをほぼ等しい電位（すなわちそれらのベース電位）に固定することができるので、ＢＩＰトランジスタ１１０、１１１、１１２のコレクタ電位依存性、すなわちアーリー効果の影響を抑制し、これによる入力電流Ｉ０と出力電流Ｉ１、Ｉ２との整合性（比率）の誤差を減少させることができる。
【０００４】
【特許文献１】特開平０６−１１２７４０号公報
【特許文献２】特開平０７−２３１２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記したカレントミラー回路は、入力端子ＩＮの入力電流Ｉ０と出力端子ＯＵＴ１、ＯＵＴ２の出力電流Ｉ１、Ｉ２との整合性（比率）の誤差を相当程度減少させられる。しかし、カレントミラー回路に対しては、さらなる整合性（比率）の向上が求められており、具体的には、ベース電流のために入力電流から分岐する電流のさらなる減少とアーリー効果の影響の抑制がともに求められている。
【０００６】
本発明は、以上の事由に鑑みてなされたもので、その目的とするところは、ベース電流のために入力電流から分岐する電流のさらなる減少およびアーリー効果の影響の抑制を行い、もって入力電流と出力電流との整合性（比率）をより向上させたカレントミラー回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、請求項１に係るカレントミラー回路は、入力端子に入力電流を入力し出力端子に出力電流を出力するカレントミラー回路であって、ベースが共通に接続された入力側及び出力側バイポーラトランジスタと、ソースが入力側バイポーラトランジスタのコレクタに接続され、ドレインとゲートが入力端子に接続された入力側ＭＯＳトランジスタと、ソースが出力側バイポーラトランジスタのコレクタに接続され、ドレインが出力端子に接続され、ゲートを入力側ＭＯＳトランジスタのゲートと実質的に同電位にした出力側ＭＯＳトランジスタと、ソースが入力側及び出力側バイポーラトランジスタのベースに接続され、ゲートが入力側ＭＯＳトランジスタのゲートに接続されたベース電流供給用ＭＯＳトランジスタと、を備えてなることを特徴とする。
【０００８】
請求項２に係るカレントミラー回路は、請求項１に記載のカレントミラー回路において、出力側ＭＯＳトランジスタのゲートを入力側ＭＯＳトランジスタのゲートに接続することにより実質的に同電位にすることを特徴とする。
【発明の効果】
【０００９】
本発明のカレントミラー回路は、ＭＯＳトランジスタとＢＩＰトランジスタを組み合わせた回路構成により、入力電流から入力側及び出力側バイポーラトランジスタのベースに分岐する電流がなく、かつ、入力側及び出力側バイポーラトランジスタでのアーリー効果の影響も抑制でき、もって入力電流と出力電流との整合性（比率）の誤差をより一層減少させてそれを向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の最良の実施形態を図面を参照しながら説明する。図１は本発明の実施形態であるカレントミラー回路の回路図である。このカレントミラー回路１は、入力電流Ｉ０を入力端子ＩＮから入力し、２個の出力端子ＯＵＴ１、ＯＵＴ２に出力電流Ｉ１、Ｉ２を出力するものであり、入力及び出力端子と電源に接続される４個のＮ型のＭＯＳトランジスタと、これらのうち入力及び出力端子に接続される３個のＮ型のＭＯＳトランジスタに直列的に設けられる３個のＮＰＮ型のバイポーラ（ＢＩＰ）トランジスタにより構成される。すなわち、入力側及び２個の出力側ＢＩＰトランジスタ２０、２１、２２は、ベースが共通に接続され、エミッタがともに接地されている。入力側ＭＯＳトランジスタ１０は、ソースが入力側ＢＩＰトランジスタ２０のコレクタに接続され、ドレインとゲートが入力端子ＩＮに接続されている。２個の出力側ＭＯＳトランジスタ１１、１２は、ソースが出力側ＢＩＰトランジスタ２１、２２のそれぞれのコレクタに接続され、ドレインが出力端子ＯＵＴ１、ＯＵＴ２にそれぞれ接続され、ゲートが入力側ＭＯＳトランジスタ１０のゲートに接続されている。したがって、２個の出力側ＭＯＳトランジスタ１１、１２は、そのゲートが入力側ＭＯＳトランジスタ１０のゲートと実質的に同電位になる。ベース電流供給用ＭＯＳトランジスタ１７は、ソースが入力側及び出力側バイポーラトランジスタ２０、２１、２２のベースに接続され、ゲートが入力側ＭＯＳトランジスタ１０のゲートに接続され、ドレインが電源ＶＣＣに接続されている。ここで、出力側ＢＩＰトランジスタ２１、２２のサイズは、出力端子ＯＵＴ１、ＯＵＴ２の出力電流Ｉ１、Ｉ２がそれぞれ入力端子ＩＮの入力電流Ｉ０のほぼＮ１倍、Ｎ２倍（Ｎ１、Ｎ２は正の実数）となるように、それぞれ入力側ＢＩＰトランジスタ２０のＮ１倍、Ｎ２倍に設定されている。なお、入力側及び出力側ＢＩＰトランジスタ２０、２１、２２のベース電流ＩＢ０、ＩＢ１、ＩＢ２の合計電流ＩＢを供給できれば、ベース電流供給用ＭＯＳトランジスタ１７のドレインは直接に電源ＶＣＣに接続されていなくても構わない。
【００１１】
このカレントミラー回路１にあっては、入力側及び出力側ＢＩＰトランジスタ２０、２１、２２のベースは、ベース−エミッタ間の順バイアス電圧（Ｖｆ）だけ接地電位よりも高い電位になる。そして、ベース電流供給用ＭＯＳトランジスタ１７のゲートは、そのドレインに流れる電流ＩＢに対応する電圧だけ、入力側及び出力側ＢＩＰトランジスタ２０、２１、２２のベースよりも高い電位になる。次いで、入力側ＢＩＰトランジスタ２０のコレクタは、入力側ＭＯＳトランジスタ１０のゲート、すなわちベース電流供給用ＭＯＳトランジスタ１７のゲートよりも入力側ＭＯＳトランジスタ１０のドレインに流れる電流Ｉ０に対応する電圧だけ低い電位に固定される。また、出力側ＢＩＰトランジスタ２１のコレクタは、出力側ＭＯＳトランジスタ１１のゲート、すなわちベース電流供給用ＭＯＳトランジスタ１７のゲートよりも出力側ＭＯＳトランジスタ１１のドレインに流れる電流Ｉ１に対応する電圧だけ低い電位に固定される。同様に、出力側ＢＩＰトランジスタ２２のコレクタは、ベース電流供給用ＭＯＳトランジスタ１７のゲートよりも出力側ＭＯＳトランジスタ１２のドレインに流れる電流Ｉ２に対応する電圧だけ低い電位に固定される。
【００１２】
ここで重要なのは、出力側ＭＯＳトランジスタ１１、１２のサイズをそれぞれ入力側ＭＯＳトランジスタ１０のＮ１倍、Ｎ２倍とすることにより、出力側ＢＩＰトランジスタ２１、２２のコレクタを入力側ＢＩＰトランジスタ２０のコレクタとほぼ等しい電位にすることができるということである。こうすることによって、入力側及び出力側ＢＩＰトランジスタ２０、２１、２２間のアーリー効果に起因する特性のずれを防止することができ、その結果、入力電流Ｉ０、出力電流Ｉ１、Ｉ２の整合性（比率）をより向上させることができる。さらに、ベース電流供給用ＭＯＳトランジスタ１７のドレインに流れる電流ＩＢと入力側ＭＯＳトランジスタ１０のドレインに流れる電流Ｉ０との比率に、ベース電流供給用ＭＯＳトランジスタ１７と入力側ＭＯＳトランジスタ１０とのサイズ比率を合わせることによって、入力側ＢＩＰトランジスタ２０のコレクタ電位（すなわち出力側ＢＩＰトランジスタ２１、２２のコレクタ電位）を入力側及び出力側ＢＩＰトランジスタ２０、２１、２２のベース電位とほぼ等しくすることができる。こうすることにより、アーリー効果の発生自体を抑制することが可能となる。また、これらのＭＯＳトランジスタ１０、１１、１２、１７の絶対的なサイズは、整合性（比率）への影響は小さいので、比較的小さくできる。
【００１３】
次に、ベース電流供給用ＭＯＳトランジスタ１７の作用についてさらに説明する。入力側及び出力側ＢＩＰトランジスタ２０、２１、２２のベース電流ＩＢ０、ＩＢ１、ＩＢ２は、ベース電流供給用ＭＯＳトランジスタ１７のドレインに流れる電流ＩＢのみからそれぞれに供給される。すなわち、入力電流Ｉ０から分岐してベース電流ＩＢ０、ＩＢ１、ＩＢ２の一部となる電流は生じない。したがって、入力電流Ｉ０は正確に入力側ＢＩＰトランジスタ２０のコレクタに流れる電流になり、その結果、出力電流Ｉ１、Ｉ２は極めて正確に入力電流Ｉ０のＮ１倍、Ｎ２倍となるのである。
【００１４】
なお、さらなるＢＩＰトランジスタを出力側ＢＩＰトランジスタ２１、２２に並列に設けて出力端子を増やすことも可能であり、逆に必要なければ出力側ＢＩＰトランジスタ２２（および出力側ＭＯＳトランジスタ１２）を省略して出力端子を１つにすることも可能である。
【００１５】
また、入力側及び出力側ＢＩＰトランジスタ２０、２１、２２間の特性バラツキの影響を少なくするため、図２に示すカレントミラー回路２のように、これらＢＩＰトランジスタ２０、２１、２２と接地電位とのそれぞれの間に抵抗３０、３１、３２を挿入することができるのは勿論である。
【００１６】
次に、カレントミラー回路１を高周波対応にしたものを図３に示す。このカレントミラー回路３は、別の第２入力端子ＩＮ２を設け、この第２入力端子ＩＮ２にドレインとゲートが接続されたＮ型の第２入力側ＭＯＳトランジスタ１６と、この第２入力側ＭＯＳトランジスタ１６のソースにコレクタとベースが接続され、エミッタは接地されたＮＰＮ型の第２入力側ＢＩＰトランジスタ２６と、を前述したカレントミラー回路１の構成要素とは別に備えている。そして、出力側ＭＯＳトランジスタ１１、１２のゲートは、入力側ＭＯＳトランジスタ１０のゲートにではなく、第２入力側ＭＯＳトランジスタ１６のゲートに接続されている。第２入力側ＭＯＳトランジスタ１６と第２入力側ＢＩＰトランジスタ２６のサイズは、それぞれ入力側ＭＯＳトランジスタ１０と入力側ＢＩＰトランジスタ２０とほぼ等しく設定され、第２入力端子ＩＮ２に入力端子ＩＮと等しい入力電流Ｉ０を流すことにより、第２入力側ＭＯＳトランジスタ１６のゲートを入力側ＭＯＳトランジスタ１０のゲートと実質的に同電位にすることができる。このカレントミラー回路３は、出力端子ＯＵＴ１、ＯＵＴ２に高周波の信号が重畳された場合、これが第２入力端子ＩＮ２の入力電流には影響するが、入力端子ＩＮの入力電流に帰還するのを阻むことができ、もって発振などの不具合を起こすのを防止することができる。
【００１７】
なお、カレントミラー回路１、２、及び３は、ＣＭＯＳとＢＩＰを同じ半導体集積回路に搭載できるＢｉ−ＣＭＯＳプロセスで製造することが可能である。
【００１８】
以上、入力電流および出力電流が接地電位に流れ込む場合のカレントミラー回路について説明したが、入力電流および出力電流が電源（ＶＣＣ）から流れ出す場合も同様にしてカレントミラー回路を構成することができるのは勿論である。図４に示すカレントミラー回路４は、上記のカレントミラー回路１に対応するもので、カレントミラー回路１における接地電位に接続されたＮＰＮ型のＢＩＰトランジスタを電源（ＶＣＣ）に接続されたＰＮＰ型のＢＩＰトランジスタとし、Ｎ型のＭＯＳトランジスタをＰ型のＭＯＳトランジスタにしている。こうして、入力電流および出力電流が電源（ＶＣＣ）から流れ出す場合も、入力電流と出力電流との整合性（比率）の誤差をより一層減少させてそれを向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係るカレントミラー回路の回路図。
【図２】同上の変形回路図。
【図３】本発明の別の実施形態に係るカレントミラー回路の回路図。
【図４】本発明のさらなる別の実施形態に係るカレントミラー回路の回路図。
【図５】背景技術のカレントミラー回路の回路図。
【図６】背景技術の別のカレントミラー回路の回路図。
【符号の説明】
【００２０】
１    カレントミラー回路
１０    入力側ＭＯＳトランジスタ
１１、１２    出力側ＭＯＳトランジスタ
１７    ベース電流供給用ＭＯＳトランジスタ
２０    入力側バイポーラ（ＢＩＰ）トランジスタ
２１、２２    出力側バイポーラ（ＢＩＰ）トランジスタ
ＩＮ    入力端子
ＯＵＴ１、ＯＵＴ１    出力端子
ＶＣＣ    電源
Ｉ０      入力電流
Ｉ１、Ｉ２    出力電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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