(57)【要約】【課題】  ソース・ドレイン領域上に膜厚及び膜質の均一なシリサイド層を形成することができ、ＭＯＳ構造における接合リークを低く抑えることができ、且つシリサイド層と金属配線との良好な電気的接続を確保する。【解決手段】  ソース・ドレイン領域の上部にシリサイド層を備えたＭＯＳ構造の半導体装置の製造方法であって、シリサイド層を形成すべきソース・ドレイン領域１２１の表面に２．５×１０13ｃｍ-2以上５×１０14ｃｍ-2以下のＡｓ原子を化学吸着させた後、ソース・ドレイン領域上に金属膜を堆積し、次いで熱処理を施すことによって金属膜をシリサイド化する。【選択図】      図１２
2005175219.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側部に形成された側壁絶縁膜と、前記ゲート電極に対応して前記シリコン基板内に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されたＡｓドープのシリサイド層とを具備してなり、
前記シリサイド層における膜厚方向中央部のＡｓ原子の濃度が、１．２５×１０17ｃｍ-3以上で２．５×１０18ｃｍ-3以下であることを特徴とする半導体装置。
【請求項２】
前記シリサイド層は、ＮｉＳｉで構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
ソース・ドレイン領域の上部にシリサイド層を備えたＭＯＳ構造の半導体装置の製造方法であって、
前記シリサイド層を形成すべきソース・ドレイン領域の表面に、Ａｓ原子を２．５×１０13ｃｍ-2以上で５×１０14ｃｍ-2以下の範囲で化学吸着させる工程と、
前記ソース・ドレイン領域上に金属膜を堆積する工程と、
熱処理を施すことによって前記金属膜をシリサイド化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記金属膜がＮｉであり、前記シリサイド層がＮｉＳｉであることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記Ａｓ原子を化学吸着させるために、前記ソース・ドレイン領域の表面をＡｓＨ3 ガスに晒すことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模集積化に適した半導体装置に係わり、特にシリサイド化されたソース・ドレイン電極を有する電界効果型トランジスタ（以下、ＭＯＳＦＥＴと略記する）及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の大規模集積化のために、ＭＯＳＦＥＴは益々微細化が要求され、このＭＯＳＦＥＴのチャネル長（即ちゲート電極の長さ）の縮小に伴いしきい値電圧が下降する、いわゆる短チャネル効果が問題となっている。短チャネル効果は、ＭＯＳＦＥＴのソース及びドレインを形成するｐｎ接合の位置を半導体表面に近づける（即ち、ｐｎ接合を浅くする）ことで回避できる。しかし、単にｐｎ接合を浅くすると、これにより構成されているソース・ドレイン電極の抵抗が増大し、素子を伝わる信号の高速伝達を阻害することになる。
【０００３】
ソース・ドレイン電極の低抵抗化を図るために、ソース・ドレイン領域の上部を、ＣｏやＮｉ等の金属と化合（シリサイド化）させることが行われる。しかし、シリサイド形成時、或いはその後の熱処理に伴い、これらの金属原子がソース・ドレイン領域を形成するシリコン中を急速に拡散し、浅い接合を形成した場合、接合部分にまで到達してしまう。このため、接合のリークをもたらす（例えば、特許文献１参照）。
【０００４】
実際、Ｃｏの場合、低抵抗相のＣｏＳｉ2 を形成するために８００℃，３０秒の急速熱処理が必要になるが、このＣｏ原子の拡散は極めて高速で、この熱処理を行っただけで１５０ｎｍの深さにまで達してしまうほどである。また、Ｎｉの場合、低抵抗相のＮｉＳｉを形成した後、このシリサイド層と金属配線との電気的接合を得るために５００℃，９０分程度の低温熱処理が必要になるが、この際、Ｎｉ原子は急速に拡散し、この熱処理を行っただけで、やはり１４０ｎｍの深さにまで達してしまうほどである。そして、シリコン基板の深くに侵入した金属原子はリーク電流発生の原因となる。
【０００５】
このような問題に対処するため、ソース・ドレイン電極を形成しようとする半導体基板表面部分に選択的に半導体物質を選択成長し、この追加形成された表面を通じてソース・ドレインのｐｎ接合の形成、及びシリサイド層の形成を行うことで、ソース・ドレインを形成する電極部分の厚み（拡散層の厚み）を確保しながら、接合の位置を本来の半導体表面（即ちチャネルの形成される面）に対しては浅くするという手法（Elevated source drain method）が用いられてきた。
【０００６】
ところが、選択成長により追加形成されるシリコン層の膜厚や膜質（欠陥の有無）を均一にするのは極めて困難である。膜厚が不均一であると、ｐｎ接合の接合部分を本来の半導体基板表面（即ち、チャネルの形成される面）付近に形成することが極めて困難となる。また、膜質が不均一である場合も、ｐｎ接合の接合部分を半導体基板表面下の目途の位置に精度良く一致させることは困難となる。全く同様のことが、シリサイド化に伴う金属原子の拡散に対しても当てはまる。膜厚や膜質が不均一であると、シリコン層を追加形成しても、膜厚の薄いところや膜質の悪いところから金属原子が突出的に拡散し容易に接合面に達してしまう。その結果、接合リークが発生してしまうことになる。
【０００７】
一方、シリサイド化金属種に関しては、Ｃｏの場合、シリサイド化反応に付随して、不可避的にＣｏ原子がシリコン基板中に拡散する。これに対し、ＳｉとＮｉの金属化合反応（シリサイド化反応）は、ＣｏＳｉ2 の形成温度である８００℃よりも低温の４５０℃で行うことができる。従って、金属原子の拡散を抑制するためには、低温で低抵抗相が形成できるＮｉＳｉを利用するのが望ましい。
【０００８】
しかしながら、ＮｉＳｉ2 への相転移温度である７５０℃よりも遙かに低い５００℃，９０分という熱処理を行っただけでも、Ｎｉ原子がシリコン基板の奥深くに拡散侵入し、リークの原因になることは先に説明した。当然、Ｎｉ原子のシリコン基板への浸潤を阻止するためには、熱処理温度を４５０℃未満に厳しく制限することが求められる。
【０００９】
他方、微細なＭＯＳＦＥＴの狭小なソース・ドレイン領域に形成された、ＮｉＳｉと電気配線物質との良好な電気的接続を、上記ソース・ドレイン領域よりさらに小さい開口部のコンタクトホールを通じて達成しようとする時には、５００℃前後（４５０℃〜５５０℃）の熱処理は欠かせない。何故ならば、これ以下の温度では、ＮｉＳｉと配線金属との間に僅かに形成される酸化物起因の絶縁性物質を十分に融解除去することができなくなるためである。
【特許文献１】特開２００２−３６８００８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように従来、素子の微細化に伴い、ソース・ドレインの接合位置を浅く保ちつつ、ソース・ドレイン電極の電気抵抗を低く抑えるために、ソース・ドレイン領域上にシリサイド層を形成することが必要になるが、シリサイドを形成する金属原子の高速拡散と、これが引き起こす接合リークを低く抑えるということが困難になってくる。
【００１１】
この困難を解消すべく Elevated Source Drain 構造を採用しても、均一で均質なシリコン層の成膜は極めて困難であり、接合リークを抑制する機能は限られてしまうことになる。また、金属原子の高速拡散を抑制するために、シリサイド工程後の全ての工程温度を４５０℃以下に制限しようとすると、微細なシリサイド層と金属配線との電気的接続が損なわれてしまう。
【００１２】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース・ドレイン領域上に膜厚及び膜質の均一なシリサイド層を形成することができ、接合リークを低く抑えることができ、且つシリサイド層と金属配線との良好な電気的接続を確保することのできる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１４】
即ち本発明は、シリサイド化されたソース・ドレイン電極を有する半導体装置において、シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側部に形成された側壁絶縁膜と、前記ゲート電極に対応して前記シリコン基板内に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されたＡｓドープのシリサイド層とを具備してなり、前記シリサイド層における膜厚方向中央部のＡｓ原子の濃度が、１．２５×１０17ｃｍ-3以上で２．５×１０18ｃｍ-3以下であることを特徴とする。
【００１５】
また本発明は、ソース・ドレイン領域の上部にシリサイド層を備えたＭＯＳ構造の半導体装置の製造方法であって、前記シリサイド層を形成すべきソース・ドレイン領域の表面に、Ａｓ原子を２．５×１０13ｃｍ-2以上で５×１０14ｃｍ-2以下の範囲で化学吸着させる工程と、前記ソース・ドレイン領域上に金属膜を堆積する工程と、熱処理を施すことによって前記金属膜をシリサイド化する工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ソース・ドレイン領域上にＡｓを２．５×１０13ｃｍ-2〜５×１０14ｃｍ-2の範囲で化学吸着させた状態でシリサイド化を行うことにより、シリコン基板にダメージを与えることなく、ソース・ドレイン領域上に膜厚及び膜質の均一なシリサイド層を形成することができる。従って、膜厚，膜質の不均一性に起因するシリサイド化金属の突出が阻止され、安定したシリサイド層の成膜が可能となる。これにより、非常に浅いソース・ドレイン拡散層でも接合リークの発生が抑制できる。
【００１７】
また、本発明によれば、ソース・ドレイン領域上のシリサイド層のＡｓ原子の濃度を、１．２５×１０17ｃｍ-3〜２．５×１０18ｃｍ-3の範囲に設定することにより、シリサイド層の熱的安定性を向上させることができる。従って、Ｎｉ等のシリサイド化金属の高速拡散を招くことなく５００℃程度の熱処理を加えることができ、これによりシリサイド層と金属配線との良好な電気的接続を実現することができる。
【発明を実施するための最良の形態】
【００１８】
実施形態を説明する前に、本発明の基本原理について説明する。
【００１９】
本発明者らは、配線金属との電気的接触を十分に確保する上で問題となるＮｉＳｉの熱的不安定性が、シリコン中の不純物の存在により、どのように変化するかを詳細に調べた。その結果、ＮｉＳｉの形成に先立ち、シリコン原子を置換していないＡｓ原子（以下、off-lattice Ａｓと呼ぶことにする）を導入することで、ＮｉＳｉの熱的安定性が急速に改善することを新たに発見した。そして、熱的安定性が向上したＮｉＳｉの場合、後の熱処理温度を４５０℃未満に制限しなくても、Ｎｉ起因の接合リーク発生を効果的に回避でき、配線金属との電気的接触を十分に確保できることを見出した。
【００２０】
以下、このことを図１〜図６を用いて詳しく説明する。
【００２１】
（背景技術）の項でも述べたように、シリコン層上に低抵抗相のＮｉＳｉを形成した後、このシリサイド層と金属配線との電気的接合を得るために５００℃，９０分程度の低温熱処理が必要になるが、この際、Ｎｉ原子は急速に拡散し、この熱処理を行っただけで、やはり１４０ｎｍの深さにまで達してしまうほどである。そして、シリコン基板の深くに侵入した金属原子はリーク電流発生の原因となる。
【００２２】
まず、本発明者らは、図１に示すように、相転移反応を起こす遙か以前に、ＮｉＳｉ相は熱的に極めて不安定な挙動を示すことを発見した。実際ＮｉＳｉ2 への相転移温度である７５０℃よりも遙かに低い５００℃，９０分という熱処理を行っただけでも、シリサイド膜よりずっと深い接合深さ１４０ｎｍ付近で、既に接合リークが発生する。
【００２３】
次に、これはＮｉ原子が基板中に拡散した結果であることを証明するために、本発明者らは、リーク電流の接合深さ依存性とシリコン基板中に拡散侵入したＮｉ原子濃度の深さ依存性を、照らし合わせてみた。
【００２４】
はじめに、様々な深さのｐｎ接合を形成したシリコン基板を用意し、この上にＮｉを堆積した後、４５０℃の窒素雰囲気中でＲＴＡ（Rapid Thermal Annealing）処理を行い、ＮｉＳｉを３０ｎｍの厚さに形成した。その後、５００℃で、１０分，３０分，６０分，９０分の熱処理を加え、発生する接合リーク電流密度を、様々な接合深さで観測した。熱処理の昇降温度は１００℃／分に設定した。また、バックサイドＳＩＭＳ法を用いて、夫々の試料のシリコン基板中に含まれるＮｉの濃度の深さ分布を求めた。なお、バックサイドＳＩＭＳ法とは、試料の裏面から表面に向けて研磨し、裏面からＳＩＭＳ分析を行う手法であり、表面のＮｉＳｉからのノッキングを抑制しＳｉ基板中の正確なＮｉ濃度が求められる。
【００２５】
図２に、夫々の熱処理条件に対して、観測された接合リーク電流密度（右縦軸目盛り）を、ｐｎ接合深さの関数として示す。また、これに付随して、バックサイドＳＩＭＳ法を用いて求めた、夫々の試料のＳｉ基板中に含まれるＮｉの濃度（左縦軸目盛り）の深さ分布を、対応する形で合わせて示す。接合リーク電流密度の接合深さ分布とＮｉの濃度の深さ分布は、極めて良く整合し、リーク発生の起源が、熱処理とともにＳｉ基板中に拡散侵入したＮｉによるものであることは、疑う余地がない。
【００２６】
以上の結果により、リークの発生の原因が、ＮｉＳｉの熱的不安定性に起因したシリコン基板中へのＮｉ原子の侵入拡散であることが、明らかになった。従って、ＮｉＳｉの熱的不安定性に由来する接合リークの発生への不純物の効果を調査するためには、シリコン基板中へのＮｉ原子の侵入拡散が、不純物の存在によりどのように変調されるかに着目すればよいことが分かる。
【００２７】
そこで本発明者らは、ＮｉＳｉ形成に先立ち、シリコン基板表面にＡｓ，Ｇｅを注入量２．５×１０13ｃｍ-2，１．０×１０14ｃｍ-2、加速エネルギー３０ｋｅＶの条件でイオン注入した後、Ｎｉ膜の堆積，シリサイド化によりＮｉＳｉを形成し、これに５００℃，９０分の熱処理を施し、Ｎｉ原子のシリコン基板への拡散がどのように変化するかを観察した。
【００２８】
図３に、Ｇｅイオン注入を施した場合のＮｉの濃度の深さ分布を、参照用としてイオン注入を全く施さなかった場合の５００℃、１０分，３０分，６０分，９０分の熱処理後のＮｉの濃度の深さ分布と比較して示してある。同様に図４に、Ａｓイオン注入を施した場合のＮｉの濃度の深さ分布を、参照用としてイオン注入を全く施さなかった場合の５００℃、１０分，３０分，６０分，９０分の熱処理後のＮｉの濃度の深さ分布と比較して示してある。
【００２９】
Ｇｅイオン注入の場合、Ｎｉのシリコン基板への拡散侵入はＮｉＳｉ直下の領域では抑制されているものの、基板深くへ進むに伴い抑制の効果は薄れ、１００ｎｍの深さでは、１．０×１０14ｃｍ-2注入した場合でさえ、５００℃，６０分の熱処理を行った参照用の濃度と同等になる。さらに、Ｎｉの濃度の深さ方向への減衰の仕方が、参照用に見られるような純粋な補誤差関数型から大きく外れ、ほぼ直線的に減衰していることが見て取れる。即ち、Ｎｉのシリコン基板への侵入拡散は純粋な拡散機構ではなく、何らかの増速拡散機構が働いていることを伺わせる。よって、基板深くに進むにつれて拡散の抑制効果はさらに薄れてくるものと考えられる。
【００３０】
一方、Ａｓイオン注入の場合、高々２．５×１０13ｃｍ-2の注入量でも、Ｎｉ原子のシリコン基板への拡散は極めて効果的に抑制され、Ｎｉの濃度分布は、５００℃，９０分の熱処理を施したにも拘わらず、５００℃，３０分の参照用Ｎｉ濃度分布と同等になる。即ち、５００℃の熱処理時間に換算して６０分に相当する拡散が抑制されたことになる。また、Ｇｅイオン注入に見られたような、Ｎｉ原子の非補誤差関数型の異常な濃度減衰は見られず、Ｎｉの濃度の深さ方向への減衰の仕方は、参照用のデーダにほぼ完全に一致し、急速に減衰する。
【００３１】
このことから、Ｎｉのシリコン基板への侵入拡散は純粋な拡散機構に従い、Ｇｅイオン注入の場合のような異常な増速拡散機構は発現していないことが分かる。よって、ＡｓによるＮｉの拡散抑制効果は、基板深くにおいてもそのまま保持されることが帰結される。さらに、注入量を１．０×１０14ｃｍ-2に増やしても、Ｎｉの拡散抑制効果には大きな変化がなく、Ａｓの場合２．５×１０13ｃｍ-2という極めて少量で、既に十全な抑制効果が達成されることが示される。
【００３２】
従って、Ｎｉのシリコン基板への拡散を抑制し、リーク電流の発生を阻止するには、少量で、且つ抑制効果の高いＡｓを不純物としてシリコン基板へ導入することが有望と考えられる。しかしながら、Ａｓがシリコン基板中に導入される形態には、大きく分けて２つある。Ａｓ原子がＳｉ原子と置き換わり、格子位置を置換している場合（on-lattice と呼ぶことにする）と、Ａｓ原子がシリコン格子位置を占めず、その間に存在する場合(off-lattice と呼ぶことにする）である。
【００３３】
そこで本発明者らは、このようなＡｓのシリコン中での形態により、リーク電流抑制効果に差が生じるか否かを、さらに検証した。即ち、Ａｓイオン注入直後に off-lattice にあるＡｓ原子を on-lattice に変換するべく急速熱処理を施し、これによってリーク電流がどのように変化するかを、実際に測定したのである。
【００３４】
図５に、ＮｉＳｉ形成に先立ち、Ａｓイオン注入を行った場合のリーク電流密度を注入量の関数として示してある。注入エネルギーは３０ｋｅＶとし、注入量は２．５×１０13ｃｍ-2〜１．０×１０14ｃｍ-2の範囲で変化させた。接合深さは１０６ｎｍとした。on-lattice Ａｓの効果を見るために、Ａｓ注入後、ＮｉＳｉに先立ち７００℃，３０秒の急速熱処理を施したもの、また off-lattice Ａｓの効果を見るために、上記急速熱処理を施さなかったもの、さらにＡｓイオン注入自体が引き起こす接合リークを計量するために、ＮｉＳｉを形成しなかったもの、それぞれに５００℃，９０分の熱処理を施した後、これらに観測されるリーク電流を比較して示す。
【００３５】
まず、Ａｓのシリコン中での形態がリーク抑制に及ぼす効果は、急速熱処理の有無を比較することにより計測できる。明らかに、急速熱処理を施しＡｓを on-lattice 状態としたものでは、リーク電流密度が２桁以上と著しく上昇してしまうことが分かる。従って、Ａｓの導入による効果的なＮｉ拡散抑制効果は、Ａｓが off-lattice にある時に特異的に発現する効果であることが証明された。
【００３６】
また、リーク抑制の注入量依存性を見ることで、イオン注入によるシリコン基板表面のダメージ、非晶質化の影響を査定できる。イオン注入による非晶質化は、注入量５．０×１０13ｃｍ-2を境として、これ以上の注入量で進行する。しかしながら、リーク電流密度は２．５×１０13ｃｍ-2注入量以降、大きな差は見られない。従って、Ａｓの導入による効果的なＮｉ拡散抑制効果は、off-lattice Ａｓそのものの効果であり、シリコン基板の非晶質化をはじめとする、イオン注入に付随した基板表面のダメージは、それ自体必要ではないことが明らかとなった。
【００３７】
最後に、Ａｓイオン注入が、ＮｉＳｉを形成しなかった試料のリーク電流密度を見ることにより、Ａｓのイオン注入そのものが、シリコン基板中に生成する結晶欠陥に由来するリーク電流を評価できる。３０ｋｅＶのＡｓ注入では、Ａｓ原子自体はシリコン表面３０ｎｍ以内に導入される。しかしながら、注入されるＡｓ原子の運動エネルギーは、基板中のＳｉ原子を弾き飛ばし、弾き飛ばされたＳｉ原子は、１００ｎｍ以上の基板深くにまで侵入して結晶欠陥を生成する。接合深さ１０６ｎｍでは明らかに、この欠陥に由来するリーク電流は、off-lattice Ａｓによって抑制されたリーク電流とほぼ同等の大きさにまで達している。
【００３８】
このような弾き飛ばされたＳｉ原子は極めて高速に移動し、形成される結晶欠陥はシリコン基板の非常に奥深くにまで達する。当然、その量は深さと共に急速に減少することはない。従って、基板の奥深くに行くに従い、イオン注入そのものに起因した接合リークが、Ｎｉの拡散に由来したリーク電流を凌駕するようになる。
【００３９】
これらの結晶欠陥を消滅させるためには、活性化等で用いられる高温での熱処理が必要となるが、このような熱処理を施した途端、Ａｓは on-lattice 状態となり、Ｎｉ拡散抑制効果が失われる。一方、言うまでもないが、ＮｉＳｉ形成後、このような高温熱処理を行えば、これ自体がＮｉの拡散を誘起し、ＮｉＳｉの耐熱性向上によって得られた利点を全て消費してしまうことになる。従って、off-lattice Ａｓをイオン注入によって導入し、Ｎｉ拡散を抑制しようとする場合には、これに付随して、必ず基板の奥深くで、イオン注入そのものに由来する接合リークが発生してしまい、結果として、Ｎｉ拡散の抑制による接合リークの低減効果を著しく制限してしまうことが判明した。
【００４０】
以上、得られた知見を総合すると、Ｎｉのシリコン基板への拡散の抑制は、off-lattice Ａｓそのものによって発現する特異な効果であって、イオン注入に付随した物理的ダメージの生成はこれに与らない。むしろイオン注入は、シリコン基板奥深くに結晶欠陥を生成し、Ｎｉ拡散の抑制による接合リークの低減を相殺してしまうことが明確となった。即ち、Ｎｉのシリコン基板への拡散の効果的抑制は、off-lattice Ａｓをシリコン基板へダメージを与えず導入することで初めて達成できるのである。
【００４１】
ダメージを与えず off-lattice Ａｓをシリコン基板へ導入するには、シリコン表面にＡｓを化学吸着すれば良い。当然、シリコン基板にダメージが生じるようなことはない。また、Ａｓは表面に吸着している状態であって、Ｓｉの格子位置を置換するようなことはない。従って、この上にＮｉを堆積し、シリサイド化を行えば、上記に説明したイオン注入に付随した問題を生じることなく、効果的にＮｉのシリコン基板への拡散を抑制し、リークの低減が図れることになる。
【００４２】
最後に、off-lattice として導入されたＡｓが、その後に形成されたＮｉＳｉ膜にどのように反映されているかを調べるために、Ａｓを３０ｋｅＶ，１．０×１０14ｃｍ-2注入した後、３０ｎｍのＮｉＳｉを形成し、この中に含まれるＡｓをＳＩＭＳ分析により測定した。
【００４３】
図６に、ＮｉＳｉ中、及びその下のシリコン基板に含まれるＡｓの濃度を、ＳＩＭＳ分析した結果を示す。Off-lattice Ａｓの効果を見るためにイオン注入後、急速熱処理を施さずにＮｉＳｉを形成した場合と、on-lattice Ａｓの効果を見るためにイオン注入後、急速熱処理を施した後にＮｉＳｉを形成した場合を比較して示してある。On-lattice Ａｓの場合、Ａｓはシリサイド化反応に伴い、ＮｉＳｉ膜中からＳｉ基板へ押し出されるように、ＮｉＳｉ／Ｓｉ界面に偏析する。一方、off-lattice Ａｓの場合は、一部のＡｓ原子がＮｉＳｉ膜中、特に膜厚の中央部に残存していることが見て取れる。Ａｓの残存しない on-lattice Ａｓのシリサイド化の場合には、熱的安定性の向上が見られず、Ａｓが残存した off-lattice Ａｓのシリサイド化の場合には、熱的安定性の著しい向上が見られた。このことから、ＮｉＳｉ膜中央部に残存するＡｓがＮｉＳｉ膜の熱的安定性の向上に大きく係わっていることが分かる。
【００４４】
もし、このようなＡｓを、ＮｉＳｉ形成後に、Ａｓをイオン注入して導入しようとすれば、前述のように、イオン注入に付随した結晶欠陥をシリコン基板奥深くに生ぜしめるのみならず、Ｎｉ原子をもシリコン基板へ弾きいれ、多大なリーク電流を誘起することは、言うまでもない。
【００４５】
以上説明したように、シリサイド化工程に先立ち、吸着により off-lattice Ａｓをシリコン基板にダメージを与えることなく導入すれば、シリサイド化に伴いＡｓはＮｉＳｉ膜中に取り込まれ、この膜の耐熱性を著しく向上させることになる。一方、イオン注入に付随した新たなリークは発生しないので、効果的にＮｉのシリコン基板への拡散を抑制し、リークの低減が図れることになる。
【００４６】
また、ＮｉＳｉ層の耐熱性が向上しているので、微細なソース・ドレイン領域上に形成されたＮｉＳｉ層と、これにコンタクトホールの開口部を通じて接触する金属物質とを、４５０℃以上の温度に保持し、電気的接触を確保することが容易となる。その結果、浅いソース，ドレイン接合位置を保ちつつシリサイド層が形成でき、短チャネル効果のない、高速，高駆動力の微細化ＭＯＳＦＥＴを実現できる。
【００４７】
（実施形態）
以下、本発明の一実施形態を、図７〜図１５を参照して説明する。
【００４８】
本実施形態は、Ｎｉ原子の基板への拡散を抑制し、素子分離領域上に一部延在した Elevated source drain 構造を具備し、さらに自己整合的にＮｉＳｉ層をソース，ドレイン，ゲート電極上に形成している。また、ＮｉＳｉ層よりなる局所的配線を有し、且つＮｉＳｉ層の熱的安定性の向上により配線金属との良好な電気的接触を確保し、浅いソース，ドレイン拡散層を有した、相補型ＭＯＳＦＥＴ構造の簡略な製造工程を具現する。
【００４９】
まず、図７に示すように、ｐ型シリコン基板１００の表面部に浅い溝（shallow trench）１０１，１０２，１０３を形成し、これらの溝１０１〜１０３内にシリコン酸化膜等の絶縁膜１０４を埋め込み形成する。基板表面の溝１０１〜１０３は、リソグラフィ工程及びＲＩＥ工程等により形成され、埋め込み絶縁膜１０４は、例えばＣＶＤ（chemical vapor deposition）法による堆積、さらにＣＭＰ（chemical mechanical polishing）法による平坦化等の公知の技術により達成できる。また、シリコン基板１００内には、ｐ型ウェル領域１００ａ，ｎ型ウェル領域１００ｂを、イオン注入法及び熱処理等の公知の技術により形成する。
【００５０】
次いで、図８に示すように、基板上の全面にゲート絶縁膜２００として、熱酸化法による熱酸化膜を５ｎｍの厚さに形成する。続いて、例えばＣＶＤ法などの公知の技術を用いて、ゲート電極構成物質３００としてのポリシリコン層を２００ｎｍの厚さに堆積する。次いで、リソグラフィ法によりマスク材としてのフォトレジスト（図示せず）を形成した後、ポリシリコン層３００及びゲート絶縁膜２００をＲＩＥ法により選択エッチングすることにより、これらをゲート構造に加工する。即ち、ｐ型ウェル領域１００ａ上にゲート絶縁膜２００ａとゲート電極３００ａを形成し、ｎ型ウェル領域１００ｂ上にゲート絶縁膜２００ｂとゲート電極３００ｂを形成する。
【００５１】
次いで、ゲート電極及び極性の異なるウェル領域を覆うフォトレジスト（図示せず）をマスクとして、ゲート電極３００ａ，３００ｂの左右に、ソース，ドレインのエクステンション領域となるウェル領域と逆の導電性を有した浅い拡散層を、イオン注入により形成する。即ち、ｐ型ウェル領域１００ａでは、ゲート電極３００ａの両側にｎ型拡散層１１１ａ，１１２ａを形成し、ｎ型ウェル領域１００ｂでは、ゲート電極３００ｂの両側にｐ型拡散層１１１ｂ，１１２ｂを形成する。
【００５２】
次いで、図９に示すように、例えばＣＶＤ法によりシリコン窒化膜を２０ｎｍ堆積した後、ＲＩＥ工程等の異方性エッチングによりエッチバックすることにより、ゲート電極３００ａ，３００ｂの左右に、シリコン窒化膜を選択的に残存させてゲート側壁絶縁膜を形成する。即ち、ゲート電極３００ａの左右にゲート側壁絶縁膜３０１ａ，３０２ａを形成し、ゲート電極３００ｂの左右にゲート側壁絶縁膜３０１ｂ，３０２ｂを形成する。
【００５３】
この後、ゲート電極，ゲート側壁，及び極性の異なるウェル領域を覆うフォトレジスト（図示せず）をマスクとして、ゲート電極の左右に、ソース・ドレイン領域となるウェル領域と逆の導電性を有した拡散層を、イオン注入により形成する。即ち、ｐ型ウェル領域１００ａにはｎ型拡散層１２１ａ，１２２ａを形成し、ｎ型ウェル領域１００ｂにはｐ型拡散層１２１ｂ，１２２ｂを形成する。このとき、ゲート電極３００ａ，３００ｂにもウェル領域と逆の導電性不純物が注入される。さらに、これに急速昇降温熱処理を施すことで、不純物を活性化しておく。拡散層１２１ａ，１２２ａ，１２１ｂ，１２２ｂは、シリコン基板１００の表面より、例えば９０ｎｍの深さまで形成される。
【００５４】
次いで、図１０に示すように、例えばＣＶＤ法などを用いてシリコン膜４００を２０ｎｍの膜厚で全面に堆積する。その後、後述するように、素子分離上に延在させて Elevated Source Drain 構造として利用する部分４０１，４０３、素子間の局所的配線として利用する部分４０２等を除いて、不要部分のシリコン膜４００をリソグラフィ法及びＲＩＥ法等により除去する。
【００５５】
ここで、ＣＶＤ法によるシリコン膜４００の堆積は、均一に行うことができ、エピタキシャル成長技法に見られるような、膜厚，膜質の不均一性を回避できる。従って、膜厚，膜質の不均一性に起因するシリサイド化金属の突出が阻止され、安定したシリサイド層の成膜が可能となる。また、ソース，ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となることにも注目すべきである。
【００５６】
次いで、この基板を炭素含有プラズマに晒す。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することができる。炭素の供給源は、プラズマ内に炭素を供給できる任意の供給源で良い。例えば、炭素含有プラズマは、ＣＦ4 ，ＣＨＦ3 ，ＣＣｌ，ＣＨ4 などのガスをプラズマ中に供給することで生成できる。また、炭素は基板にフォトレジストマスクのような炭素含有物質がある場合、ここから、ＲＩＥに伴うイオン衝撃を利用して供給させることもできる。
【００５７】
一般に、プラズマは、その状態を維持するために、周囲の物質に対し正の電位を帯びるようになる。この結果、プラズマより、周囲の物質に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、ゲート電極３００ａ，３００ｂ，及びシリコン膜４００に垂直に衝突する。このため、水平表面のみに炭素粒子は注入され、垂直表面には炭素粒子は注入されない。こうして、炭素含有シリコン層が水平表面に形成される。通常使われるＲＩＥプラズマからの入射粒子は１ｋＶ以下で加速されているので、この炭素含有シリコン層の厚さは数十オングストロームにとどまる。炭素含有シリコン層の炭素含有率は１at％以上あれば良い。
【００５８】
公知文献（USP 6,271,566 B1(M.Tsuchiaki, Toshiba）に開示してある原理により、この炭素含有シリコン層を熱酸化すると、ＨＦ溶液中でエッチングされない酸化膜が形成される。一方、シリコン膜４００の垂直部には通常の酸化膜が形成される。このため、熱酸化後、ＨＦ溶液中に浸すことで、シリコン膜４００の水平表面のみに酸化膜を選択的に残存させることが可能となる。この酸化膜をマスクとして、酸化膜に対して選択性を有するシリコンの等方的エッチング工程、例えばＣＤＥ（Chemical Dry Etching）のようなエッチング工程により、シリコン膜４００の垂直部のみを除去することができる。この後、シリコン膜４００の水平表面に残存する酸化膜を、例えばＲＩＥ法によって剥離する。
【００５９】
このような工程により、一部素子分離追加領域に延在する追加ソース，ドレイン−シリコン層４０１，４０３、及び素子間の局所的配線を形成すべきシリコン層４０２、ゲート電極上の追加シリコン層４３０ａ，４３０ｂが形成される。この段階の素子構造断面図を、図１１に示す。
【００６０】
ここで、シリサイド層の形成は、このように追加形成されたシリコン層上面より行うことになるので、シリサイド工程を行う上で、実効的な接合深さは２０ｎｍ＋９０ｎｍ＝１１０ｎｍとなることに注目されたい。
【００６１】
次いで、シリコン膜４００を、Ｈｅで５％に希釈したＡｓＨ3 ガスに、例えば温度６００℃，圧力１Torrの条件下で晒すことにより、図１２に示すように、Ａｓ原子をシリコン膜４００の表面に選択的に吸着させる。吸着量は、５×１０14ｃｍ-2程度で飽和し、処理時間を伸ばしてもこれ以上のＡｓが吸着することはない。前述した通り、この吸着量は、Ｎｉの熱的安定性を改善するには十分な量である。一方、この程度のＡｓが導入されても、ｐ+ ソース・ドレイン領域の極性が反転することはないので、この手法は、相補型ＭＯＳＦＥＴ回路（ＣＭＯＳ回路）の製造に、安定的に適応することができる。
【００６２】
なお、Ａｓの吸着量は、先に説明したように２．５×１０13ｃｍ-2以上であればＮｉの拡散抑制効果がある。従って、ＡｓＨ3 ガスに晒す時間を調節して、２．５×１０13ｃｍ-2以上５×１０14ｃｍ-2以下のＡｓ原子が吸着されるようにしても良い。
【００６３】
次いで、図１３に示すように、Ｎｉ膜５００を例えばスパッタ法などを用いて１２ｎｍの膜厚で全面に堆積する。必要に応じてこの上にさらに、Ｃａｐとなる金属物質、例えばＴｉ，ＴｉＮのような物質を堆積形成しても良い。続いて、この基板を、例えば４５０℃，３０秒の条件で窒素中で急速熱処理し、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
【００６４】
これにより、追加ソース，ドレイン−シリコン層４０１，４０３、及び素子間の局所的配線を形成すべきシリコン層４０２上にＮｉＳｉ層５０１，５０２，５０３がそれぞれ形成され、ゲート電極上の追加シリコン層４３０ａ，４３０ｂ上にＮｉＳｉ層５３０ａ，５３０ｂがそれぞれ形成される。このとき、ＮｉＳｉの膜厚は２８ｎｍ〜３０ｎｍとなる。シリサイド化反応によって、追加シリコン層がほぼ完全に消費される。
【００６５】
このとき、２．５×１０13ｃｍ-2以上５×１０14ｃｍ-2以下のＡｓ原子が吸着されていた場合には、ＮｉＳｉ膜中央部でのＡｓ原子の濃度は、１．２５×１０17ｃｍ-3以上２．５×１０18ｃｍ-2以下となる。このように取り込まれたＡｓにより、ＮｉＳｉの熱的安定性が向上し、５００℃，９０分の熱処理を加えても、リークは発生しないことになる。
【００６６】
また、ゲート上に形成されたＮｉＳｉ層５３０ａ，５３０ｂは、ＭＯＳＦＥＴの極性によらず、Ａｓのみを含有することになる。ｎ型，ｐ型両方の導電性不純物を含むシリコンをシリサイド化して得られたＮｉＳｉの抵抗率は、一方のみを含むシリコンをシリサイド化して得られたＮｉＳｉに比して高くなることが知られている。
【００６７】
従来のＣＭＯＳ形成法では、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴを連結するゲートポリシリコン電極の一部には、両方の導電性不純物が導入されることがあるが、本実施形態に場合は、本来のゲートポリシリコン電極の上部に、Ａｓのみを含有するシリコン層４３０ａ，４３０ｂを形成し、これをシリサイド化しているので、ＮｉＳｉの抵抗率の上昇は回避できる。従って、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴを連結する細線形状のゲートポリシリコン電極の電気抵抗を効率良く低減することが可能となる。
【００６８】
勿論、局所配線がシリサイド化と同時に完成するので、素子製造工程が簡略化されるのは、言うまでもない。さらに、Ａｓを含有したシリコン層をＮｉＳｉ化した場合、ＮｉＳｉの仕事関数が、真性シリコンの禁制帯中央に近づくことが知られている。従って、本実施形態のように、Ａｓを含有したシリコン層をＮｉＳｉ化してｎ型ウェル領域、ｐ型ウェル領域を横断する素子間の局所的配線を形成すると、局所配線の仕事関数が真性シリコンの禁制帯中央に近いため、何れの極性の電位が印加されようとも、何れかのウェル領域が反転されやすいと言うことがなくなる。この結果、印加可能電位の範囲を広げることができる。これにより、素子分離用絶縁膜厚を低減することも可能となり、微細素子分離を従来よりも浅い溝により実現できるため、素子分離工程が容易になる。
【００６９】
次いで、まず、ＮｉＳｉ領域５０１，５０３，５０２，５３０ａ，５３０ｂを覆うように、シリコン窒化膜６００を、例えば２０ｎｍの厚さで基板の表面に一様に堆積させる。低温でのシリコン窒化膜の一様な堆積は、Ｓｉ2 Ｃｌ6 とＮＨ3 を供給ガスとしたＣＶＤ法、或いはＳｉＨ2 Ｃｌ4 とＮＨ3 を用いた原子層堆積法（ＡＬＤ，Atomic Layer Deposition）によって実現できる。
【００７０】
このシリコン窒化膜６００は、その後の層間絶縁膜形成、これを貫くコンタクトホール形成時に、バリア層，エッチングストップ層、即ちライナー層として機能することになる。このようなライナー層を素子分離領域を含む基板の表面に一様に設けることで、コンタクトホールの形成を必ずしもＮｉＳｉ領域と精密に位置整合せずに行うことができる（Boarderless Contact 形成）。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【００７１】
さらに、ライナー層としてのシリコン窒化膜６００上に層間絶縁膜となるシリコン酸化膜を７００を堆積する。低温で表面平坦性を示すシリコン酸化膜は、例えば４００℃でＯ3 ，Ｓｉ（ＯＣ2 Ｈ5 )4 (ＴＥＯＳ）ガスを供給することで実現することが可能である。また、ＳＯＧ（Spin on Glass、珪素化合物ＲｎＳｉ（ＯＨ）４−ｎ，Ｒ：有機分子及び添加材）のような流動性を示すシリコン酸化膜の材料物質を含む材質を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中で３００℃，３０分で熱処理することで、シリコン酸化膜の材料物質以外の成分を除去し、シリコン酸化層７００を形成してもよい。
【００７２】
この後、公知の手法、例えばリソグラフィ法、ＲＩＥ法等を用いて、シリコン酸化層７００を選択エッチングし、ソース上のＮｉＳｉ領域５０１、ドレイン上のＮｉＳｉ領域５０３に至るコンタクトホール７０１，７０３を形成する。このとき、ＲＩＥは２段階に分けて行うのが好ましい。まず、シリコン窒化膜６００に対して選択性のある酸化膜エッチングを行い、シリコン窒化膜ライナー層６００をＲＩＥのエッチングストッパとして利用する。引き続き、コンタクト底部に残存する薄いシリコン窒化膜ライナー層６００を短時間のエッチング処理にて除去する。
【００７３】
このようにすれば、エッチングが短時間で完了できるので、下地のＮｉＳｉ領域５０１，５０３対するプラズマダメージ等を軽減できる。そして、コンタクト底部の一部が素子分離領域に重なった場合でも、この部分でのコンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。
【００７４】
次いで、コンタクト底部に露出したＮｉＳｉ領域５０１，５０３を、例えばＮＦ3 含むプラズマに短時間暴露して、この表面を洗浄し、続いて半導体基板の全面にバリア性を持つ金属物質８００、例えばＴｉを例えば５ｎｍの厚さで、例えばスパッタ法により形成する。この段階での素子断面図を図１４に示す。
【００７５】
その後、バリア性を持つ金属物質８００とＮｉＳｉ領域５０１，５０３との電気的接触を良好にするために、例えば窒素雰囲気中の５００℃で熱処理を行う。この熱処理で、ＮｉＳｉ領域５０１，５０３の上部に形成された薄い酸化物がＴｉによって還元除去され、良好な電気的接触が確保される。一方、ＮｉＳｉは、Ａｓを吸着したシリコン層をシリサイド化して得られているため、５００℃，９０分の熱処理を行っても、リークが発生することはない。
【００７６】
この熱処理後、例えばＷ膜９００を、ＷＦ6 とＨ2 を供給ガスとしたＣＶＤ法によって、コンタクトホール７０１，７０３に充填する。バリア性を持つ金属物質８００の表面は、５００℃，９０分の熱処理により十分緻密な構造に変化しているので、ＣＶＤ供給ガスに含まれるＦとの反応が抑制され、下地のＮｉＳｉ領域５０１，５０３部がＦによって侵食されるのを阻止できる。よって、電気配線の歩留まりが低下し、シリサイドを形成した利点が完全に損なわれてしまうことを回避できる。
【００７７】
この後、さらに層間絶縁膜であるシリコン酸化膜１０００を堆積し、これにリソグラフィ法，ＲＩＥ法等の公知の手法を用いて、配線物質を埋め込むべき溝１００１，１００２を形成する。この溝の中に金属物質、例えばＣｕ膜１１００をダマシン（Damascene）法により充填形成する。引き続き、配線物質上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜１２００を堆積する。この段階での素子断面図を図１５に示す。
【００７８】
さらに、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【００７９】
このように本実施形態によれば、非常に浅いソース・ドレイン拡散層を備えながら、ゲート，ソース，ドレイン上が均一な膜厚，膜質でシリサイド化され、しかもソース・ドレイン領域が素子分離領域上に一部延在して構造を実現することができる。このため、基板との結合容量が低減し、素子の高速動作が可能で、その上、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴを連結するゲートポリシリコン電極上のＮｉＳｉの抵抗率の上昇が回避され、さらに金属原子の拡散が抑制されているため接合リークが極めて低く抑えられ、加えて、Ａｓの含有により、耐熱性が向上したため、配線金属との良好な電気的接触が確保された、高駆動力ＭＯＳＦＥＴ素子が完成する。
【００８０】
即ち、ＣＶＤ法による堆積シリコン膜をシリサイド化しているので、膜厚，膜質の均一なシリサイド層が得られ、エピタキシャル成長技法に見られるような、膜厚，膜質の不均一性を回避できる。従って、膜厚，膜質の不均一性に由来するシリサイド化金属の突出が阻止され、安定したシリサイド層の成膜が可能となる。また、ソース・ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。
【００８１】
また、シリコン層にＡｓを吸着した後、シリサイド化を行うことによって、シリコン基板にダメージを発生することなく、ＮｉＳｉの熱的安定性が向上し、非常に浅いソース・ドレイン拡散層でも接合リークの発生が抑制できる。Ａｓの吸着量は、５×１０14ｃｍ-2以下に自動的に制限されるので、ｐ+ ソース・ドレイン領域の極性は反転せず、ＣＭＯＳ回路の製造に、安定的に適応することができる。
【００８２】
また、Ａｓが吸着された面上にＮｉ層を形成した後にシリサイド化によりＮｉＳｉを形成しているので、ＮｉＳｉ層はＡｓを含有することになり、ソース・ドレイン領域上のＮｉＳｉ層の熱的安定性が向上する。このため、窒素雰囲気中の５００℃程度での熱処理が可能となり、ＮｉＳｉ層と配線金属との良好な電気的接触が確保される。
【００８３】
また、ゲート上に形成されたＮｉＳｉ層は、ＭＯＳＦＥＴの極性によらず、Ａｓのみを含有することになるので、ｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴを連結するゲートポリシリコン電極の上部ＮｉＳｉの抵抗率の上昇が回避できる。さらに、Ａｓを含有したシリコン層をＮｉＳｉ化したため、ＮｉＳｉの仕事関数が、真性シリコンの禁制帯中央に近づき、印加可能電位の範囲を広げることができる。これにより、素子分離用絶縁膜厚を低減することも可能となり、微細素子分離を従来よりも浅い溝により実現できるため、素子分離工程が容易になる。
【００８４】
また、配線金属とＮｉＳｉとの間にバリア性を持つ金属物質としてのＴｉを挿入し、これに十分な熱処理を施し、緻密な構造を実現しているので、配線金属形成時に混入される不純物、例えばＷをコンタクトホールに充填するときに混入するＦなどがＮｉＳｉを劣化させるのを未然に防止することができる。このため、電気配線の歩留まりが向上し、シリサイドを形成した利点が十分に生かせることになる。
【００８５】
（変形例）
なお、本発明は上述した実施形態に限定されるものではない。実施形態では、一組の相補型ＭＯＳＦＥＴを用いて説明してきたが、本発明が複数組の素子に対しても同様に適応可能であること、更に半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。
【００８６】
また、実施形態では、局所配線構造を有する Elevated Source Drain 構造に対して説明してきたが、ＮｉＳｉ形成前にＡｓの吸着を行うという手法は、通常のＭＯＳＦＥＴ構造に対しても、更にエピタキシャル選択成長法を用いた Elevated Source Drain 構造に対しても同様に適応可能であることはいうまでもない。
【００８７】
また、実施形態では、Ｎｉ膜を形成した後にシリサイド化してＮｉＳｉを形成したが、本発明はＡｓの含有が熱的安定性を向上させる如何なるシリサイド化金属に対しても有効である。即ち、シリコン層上に形成する金属としてＮｉ以外を用いることが可能である。さらに、素子形成用のシリコン基板は、必ずしもバルク基板に限定されるものではなく、表面に単結晶シリコン層を有するものであればよい。
【００８８】
また、各層の形成方法やその際の条件、更には形成膜厚等は、仕様に応じて適宜変更可能であるのは勿論のことである。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することが出来る。
【００８９】
（まとめ）
以上説明したように本発明は、次のような構成を採用したことを特徴としている。
【００９０】
即ち、本発明に係わる半導体装置は、シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側部に形成された側壁絶縁膜と、前記ゲート電極に対応して前記シリコン基板内に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されたＡｓドープのシリサイド層とを具備してなり、前記シリサイド層における膜厚方向中央部のＡｓ原子の濃度が、１．２５×１０17ｃｍ-3以上で２．５×１０18ｃｍ-3以下であることを特徴とする。
【００９１】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００９２】
(1) シリサイド層はＮｉＳｉで構成されていること。
【００９３】
(2) ＮｉＳｉ層の上部にＴｉを含む金属物質が形成され、電気的配線の一部を構成し、且つシリコン基板内のソース・ドレイン領域の深さが１００ｎｍ以下であること。
【００９４】
(3) 半導体装置はｐ型ＭＯＳＦＥＴであること。
【００９５】
(4) シリサイド層の一部が素子分離領域に延在していること。
【００９６】
(5) シリサイド層が複数のＭＯＳＦＥＴに対し形成されており、シリサイド層の一部は、異なるＭＯＳＦＥＴのソース、或いはドレイン間を電気的に接続していること。
【００９７】
(6) シリサイド層が極性の異なる複数のＭＯＳＦＥＴのゲート電極上にも形成されていること。
【００９８】
(7) シリサイド層がＭＯＳＦＥＴのチャネルが形成された半導体主表面より、上部に位置すること。
【００９９】
(8) シリサイド層上にシリコン窒化膜，シリコン酸化膜が積層され、これらを選択的にエッチングしてコンタクトホールが形成され、これを充填する金属物質を具備すること。
【０１００】
(9) 金属物質が、ＴｉとＷの積層により構成されていること。
【０１０１】
また、本発明に係わる半導体装置の製造方法は、ソース・ドレイン領域の上部にシリサイド層を備えたＭＯＳ構造の半導体装置の製造方法であって、前記シリサイド層を形成すべきソース・ドレイン領域の表面に、Ａｓ原子を２．５×１０13ｃｍ-2以上で５×１０14ｃｍ-2以下の範囲で化学吸着させる工程と、前記ソース・ドレイン領域上に金属膜を堆積する工程と、熱処理を施すことによって前記金属膜をシリサイド化する工程と、を含むことを特徴とする。
【０１０２】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【０１０３】
(1) ソース・ドレイン領域上に形成する金属がＮｉであり、シリサイド層がＮｉＳｉであること。
【０１０４】
(2) Ａｓ原子を化学吸着させるために、ソース・ドレイン領域の表面をＡｓＨ3 ガスに晒すこと。
【０１０５】
(3) ソース・ドレイン領域を形成する拡散層の半導体基板内の深さが１００ｎｍ以下であること。
【０１０６】
(4) シリサイド層を形成すべき半導体表面が、半導体基板主表面より上部に位置していること。
【０１０７】
(5) シリコン膜を化学気層成長法により追加形成する工程と、その水平面上のみに炭素含有シリコン層を形成してこれを熱酸化する工程と、更にこれを弗化水素溶液に浸す工程と、堆積シリコン膜の垂直部を選択的に除去する工程とを含むこと。
【０１０８】
(6) ＮｉＳｉ層上部に金属物質を形成し、これを４５０℃以上５００℃以下の温度に保持する工程を含むこと。
【０１０９】
(7) 金属物質がＴｉを含むこと。
【図面の簡単な説明】
【０１１０】
【図１】ｐｎ接合深さとリーク電流密度との関係を示す特性図。
【図２】ｐｎ接合深さとリーク電流密度及びＮｉ濃度との関係を示す特性図。
【図３】Ｇｅイオンを注入した場合のｐｎ接合深さとＮｉ濃度との関係を示す特性図。
【図４】Ａｓイオンを注入した場合のｐｎ接合深さとＮｉ濃度との関係を示す特性図。
【図５】Ａｓイオンを注入した場合のＡｓ注入量とリーク電流密度との関係を示す特性図。
【図６】ＮｉＳｉ中及びその下のシリコン基板に含まれるＡｓの濃度を、off-lattice Ａｓと on-lattice Ａｓとで比較して示す特性図。
【図７】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【０１１１】
１００…ｐ型シリコン基板
１００ａ…ｐ型ウェル領域
１００ｂ…ｎ型ウェル領域
１０１，１０２，１０３…素子分離領域
１１１ａ，１１２ａ、１１１ｂ，１１２ｂ…ｎ型拡散層（ソース・ドレインのエクステンション領域）
１２１ａ，１２２ａ、１２１ｂ，１２２ｂ…ｎ型拡散層（ソース・ドレイン領域）
２００，２００ａ，２００ｂ…ゲート絶縁膜
３００，３００ａ，３００ｂ…ゲート電極
３０１ａ，３０２ａ，３０１ｂ，３０２ｂ…ゲート側壁絶縁膜
４００…シリコン膜
４０１，４０３…ソース・ドレイン領域上のシリコン層
４０２…素子間のシリコン層
４３０ａ，４３０ｂ…ゲート上の追加シリコン層
５００…Ｎｉ膜
５０１，５０３…ソース・ドレイン領域上のＮｉＳｉ領域
５０２…素子間のＮｉＳｉ領域、
５３０ａ，５３０ｂ…ゲート上のＮｉＳｉ領域
６００…シリコン窒化層
７００…シリコン酸化膜
７０１，７０３…コンタクトホール
８００…Ｔｉ膜
９００…Ｗ膜
１０００…シリコン酸化膜
１００１，１００２…配線物質を埋め込むべき溝
１１００…Ｃｕ膜
１２００…シリコン酸化膜
【図１】
2005175219.tif 000003
【図２】
2005175219.tif 000004
【図３】
2005175219.tif 000005
【図４】
2005175219.tif 000006
【図５】
2005175219.tif 000007
【図６】
2005175219.tif 000008
【図７】
2005175219.tif 000009
【図８】
2005175219.tif 000010
【図９】
2005175219.tif 000011
【図１０】
2005175219.tif 000012
【図１１】
2005175219.tif 000013
【図１２】
2005175219.tif 000014
【図１３】
2005175219.tif 000015
【図１４】
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【図１５】
2005175219.tif 000017