(57)【要約】      （修正有）【課題】  パワースーパージャンクションＭＯＳＦＥＴにおいて、宇宙用として用いるのに十分なＳＥＢ（シングルイベントバーンアウト）耐量を具えること。【解決手段】  N+ドレイン層21上にN型の付加領域3、Nドリフト領域２２ａ、P仕切り領域２２ｂからなる並列PN層２２ｃを形成し、Pベース領域23と、N+ソース領域24、ゲート電極26、ソース電極27、基板裏面にドレイン電極28を形成する。並列PN層２２ｃの厚さをｄ１、付加領域３の厚さをｄ２、素子の耐圧をＶとする時、ｄ１+ｄ２が少なくともＶ＝７．３４Ｘ−０．０２３Ｘ２+９．２３×１０−４Ｘ３を満たすＸ（μm）より大とする。ｄ２がｄ１の１／４以上で、かつ該付加領域の平均不純物濃度が並列ＰＮ層の２倍以上かつ３×１０１７／ｃｍ３以下であることとする。こうすることで、寄生ｎｐｎトランジスタのラッチアップと基板近傍でのダイナミックアバランシェとの間の正帰還を起こり難くしてＳＥＢ耐量を高める。【選択図】図１
2005175416.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ドリフト領域と第２導電型仕切り領域が交互に基板面方向に隣接した並列ＰＮ層と、前記並列ＰＮ層の表面部分に選択的に形成された第２導電型のベース領域と、該ベース領域の表面部分に選択的に形成された第１導電型のソース領域と、前記ベース領域において前記並列ＰＮ層と前記ソース領域との間にできるチャネル領域の表面に沿って形成された絶縁膜と、該絶縁膜上に形成された制御電極と、前記ベース領域と前記ソース領域に共通に接した第１の主電極と、前記並列ＰＮ層の裏面部分に形成された該並列ＰＮ層より高不純物濃度の第１導電型の付加領域と、前記並列ＰＮ層から離れ、かつ前記付加領域に接する該付加領域より高不純物濃度の第１導電型のドレイン層と、該ドレイン層に接した第２の主電極とを備え、
基板の厚さ方向における、前記並列ＰＮ層の厚さをｄ１とし、前記付加領域の厚さをｄ２とし、素子の耐圧をＶとする時、ｄ１+ｄ２が少なくともＶ＝７．３４Ｘ−０．０２３Ｘ２+９．２３×１０−４Ｘ３を満たすＸ（単位μm）より大きいことを特徴とする宇宙用半導体装置。
【請求項２】
前記付加領域の厚さｄ２が前記並列ＰＮ層の厚さｄ１の１／４以上で、かつ該付加領域の平均不純物濃度が、前記並列ＰＮ層の不純物濃度の２倍以上かつ３×１０１７／ｃｍ３以下であることを特徴とする請求項１に記載の宇宙用半導体装置。
【請求項３】
第１導電型ドリフト領域と第２導電型仕切り領域が交互に基板面方向に隣接した並列ＰＮ層と、前記並列ＰＮ層の表面部分に選択的に形成された第２導電型のベース領域と、該ベース領域の表面部分に選択的に形成された第１導電型のソース領域と、前記ベース領域において前記並列ＰＮ層と前記ソース領域との間にできるチャネル領域の表面に沿って形成された絶縁膜と、該絶縁膜上に形成された制御電極と、前記ベース領域と前記ソース領域に共通に接した第１の主電極と、前記第１導電型ドリフト領域の裏面部分に形成された該第１導電型ドリフト領域より高不純物濃度の第１導電型の付加領域と、前記並列ＰＮ層から離れ、かつ前記付加領域と第２導電型仕切り領域に接する該付加領域より高不純物濃度の第１導電型のドレイン層と、該ドレイン層に接した第２の主電極とを備え、
第１導電型ドリフト領域が第２導電型仕切り領域より薄く、かつ基板の厚さ方向における、前記第１導電型ドリフト領域の厚さをｄ１とし、前記付加領域の厚さをｄ２とし、素子の耐圧をＶとする時、ｄ１+ｄ２が少なくともＶ＝７．３４Ｘ−０．０２３Ｘ２+９．２３×１０−４Ｘ３を満たすＸ（単位μm）より大きいことを特徴とする宇宙用半導体装置。
【請求項４】
前記付加領域の厚さｄ２が前記第１導電型ドリフト領域の厚さｄ１の１／４以上で、かつ該付加領域の平均不純物濃度が、前記第１導電型ドリフト領域の不純物濃度の２倍以上かつ３×１０１７／ｃｍ３以下であることを特徴とする請求項３に記載の宇宙用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、宇宙で使用される半導体装置に関し、特に宇宙線破壊耐量が高く、かつスイッチング損失の極めて少ないパワースーパージャンクションＭＯＳＦＥＴ（以下ＳＪＭＯＳと称する）を構成する半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴは、スイッチング素子として電源装置、モーターの駆動回路や制御回路等に広く用いられているが、近年従来のＭＯＳＦＥＴに比べて高耐圧・低オン抵抗、高速のスーパージャンクションＭＯＳＦＥＴ（ＳＪＭＯＳ）と呼ばれる素子が注目を集めている。このＳＪＭＯＳは、スイッチング損失が小さいことから、電源容量の限られている人工衛星や宇宙用ロケット等に搭載されて使用されるのに適している。しかし、パワーＭＯＳＦＥＴやＳＪＭＯＳを宇宙用ロケットや人工衛星などに搭載する場合には、宇宙空間から飛来する高エネルギー重イオン粒子の突入によってパワーＭＯＳＦＥＴやＳＪＭＯＳが破壊されるのを防ぐ必要がある。今迄のパワーＭＯＳＦＥＴやＳＪＭＯＳは耐圧の１／３〜１／２の低い電圧でＳＥＢ破壊していた。そのため、この破壊（シングルイベントバーンアウト、ＳＥＢと称す）に対する耐量（以下、ＳＥＢ耐量とする）が高いパワーＭＯＳＦＥＴやＳＪＭＯＳを使用する必要がある。
【０００３】
まず、従来のパワーＭＯＳＦＥＴとＳＪＭＯＳについて説明する。
図７は、従来のｎチャネルパワーＭＯＳＦＥＴの構成を示す断面図である。このパワーＭＯＳＦＥＴでは、Ｎ+半導体基板よりなるドレイン層１１上にＮ-ベース層１２がエピタキシャル成長され、そのＮ-ベース層１２の表面部分に選択的にＰベース領域１３が形成され、さらにそのＰベース領域１３の表面部分に選択的にＮ+ソース領域１４が形成される。また、Ｐベース領域１３内にはＮ+ソース領域１４の一部を覆う高不純物濃度のＰ+ベース領域がソース電極１７に接触する箇所に形成されるが、図中ではその詳細を省略する。そして、Ｐベース領域１３の、Ｎ+ソース領域１４とＮ-ベース層１２との間の表面領域がチャネル領域となり、そのチャネル領域上にゲート絶縁膜１５を介してゲート電極１６が形成される。また、Ｎ+ソース領域１４とＰベース領域１３とに共通にソース電極１７が形成される。Ｎ+ドレイン層１１の裏面にはドレイン電極１８が形成される。
【０００４】
ここで、図７に示す構成のパワーＭＯＳＦＥＴのオン抵抗Ｒonはチャネル領域の抵抗とＮ-ベース層１２の抵抗とＮ+ドレイン層１１の抵抗の和となるが、通常、これらの抵抗の中でＮ-ベース層１２の抵抗が最も大きい。パワーＭＯＳＦＥＴのスイッチング損失をできるだけ小さく抑えるためには、オン抵抗はできる限り小さいのが好ましい。したがって、一般にＮ-ベース層１２の厚さは、耐圧を維持するのに必要な最低限の厚さに設計される。つまり、パワーＭＯＳＦＥＴの設計においては、耐圧クラスＶBRが決まればＮ-ベース層１２の不純物濃度ＮDとその厚さ、オン抵抗はほぼ一義的に決まる。
耐圧クラスＶBRとＮ-ベース層１２の不純物濃度ＮDとの関係は、Ｐベース領域１３のアクセプタ濃度をＮA、真空の誘電率をε0、半導体の比誘電率をε、電子の電荷をｑ、および半導体の絶縁破壊電界強度（Ｓｉの場合２．０×１０5Ｖ／ｃｍ）をＥBRとし、階段接合と近似（片側階段接合と仮定した場合）すればつぎの（１）式で表される。
【０００５】
ＶBR＝（ε・ε0（ＮA＋ＮD）ＥBR2）／（２ｑ・ＮA・ＮD）  ・・・（１）
上記（１）式は、ＮA＞＞ＮDの場合にはつぎの（２）式に近似され、この（２）式よりＮ-ベース層１２の不純物濃度ＮDが決まる。
ＶBR＝（ε・ε0・ＥBR2）／（２ｑ・ＮD）  ・・・（２）
また、Ｎ-ベース層１２側に広がる空乏層の幅ｄはつぎの（３）式で表され、Ｎ-ベース層１２の全体の厚さはこのｄにＰベース領域１３の厚さを足したものとなる。
ｄ＝√（（２ε・ε0・ＶBR）／（ｑ・ＮD））＝２ＶBR／ＥBR・・・（３）
実際の素子耐圧設計においては、（３）式を基準にしマージンをとってある。
図８は、従来のＳＪＭＯＳの構成を示す断面図である（特許文献１参照）。このＳＪＭＯＳでは、パワーＭＯＳＦＥＴと比べて様相がかなり異なる。このＳＪＭＯＳは、図７のパワーＭＯＳＦＥＴのＮ-ベース層１２をＮドリフト領域１２ａとＰ仕切り領域１２ｂとからなる並列ＰＮ層１２ｃで置き換えた構造である。その動作原理は、電荷補償原理（charge  coｍpensation  principle）に基いており、縦方向電界強度と横方向電界強度が等しい時に最大の耐圧が得られる。この時、並列ＰＮ層１２ｃのＮドリフト領域１２ａとＰ仕切り領域１２ｂが、ほぼ同時に完全に空乏化する。ＳＪＭＯＳのオン抵抗Ｒｏｎはチャネル領域の抵抗分とＮ+ドレイン層１１の抵抗分とを無視すれば次の（４）式又は（５）式で与えられることが知られている。
Ｒｏｎ＝ｌ／（ｑ・μｎ・ＮD）・・・（４）
又はＲｏｎ＝（Ｗ・ＶBR）／（μｎ・ε・ＥBR2）・・・（５）
ここで、ｌはＮドリフト領域１２ａの基板縦（厚さ）方向の厚さであり、ＷはＮドリフト領域１２ａの基板横（面）方向の幅であり、μｎはＮドリフト領域１２ａの電子移動度である。Ｎドリフト領域１２ａとＰ仕切り領域１２ｂの幅と不純物濃度は等しいと仮定している。（４）式、（５）式からＶBRを与えた時、ｌ、Ｗを小さくし、ＮDを大きくすることによりオン抵抗Ｒｏｎを小さくすることができる。このため、理論的にはＭＯＳＦＥＴに比べてオン抵抗Ｒｏｎを数分の１〜数十分の１に低減することが可能である。しかし、このことは宇宙用という観点から見ると極めてＳＥＢ耐量の低い素子ということになる。
【０００６】
図８と異なるＳＪＭＯＳとして、図９の構造がある（非特許文献１、ｆｉｇ１(ｂ)参照）。図９は、セミＳＪＭＯＳＦＥＴの部分断面図である。図９において、並列ＰＮ層９２の下にＢＡＬ（Ｂｏｔｔｏｍ  Ａｓｓｉｓｔ  Ｌａｙｅｒ）と呼ばれるＮ型のバッファ層９４を備えている。ＢＡＬの目的は、並列ＰＮ層９２を形成するための工程数の削減の為にａｓｐｅｃｔ  ｒａｔｉｏ（形状比ｔＳＪ／ｗ）を小さくし、それに伴って低下する耐圧を、このＢＡＬ内に空乏層を拡げることによって補おうとするものである。従って、ＢＡＬの不純物濃度は、並列ＰＮ層よりも低くなければならない。非特許文献１の記載では、並列ＰＮ層の不純物濃度が１．５×１０１５／ｃｍ３に対してＢＡＬのそれは５×１０１４／ｃｍ３となっており、１／３である。また、ＢＡＬで耐圧の相当部分を担っていることから、厚さｔＢＡＬ（28μｍ）も並列ＰＮ層の厚さｔＳＪ（２１μｍ）より大きく、従ってオン抵抗Ｒｏｎを大幅に増大させてしまう。この素子のオン抵抗Ｒｏｎ中でＢＡＬの占める割合は、（１．５×１０１５）／（５×１０１４）×（１／２）×（２８／２１）＝２（ファクタ１／２は両者の電流導通面積比を表す）となり、並列ＰＮ層部分の２倍にも達し、オン抵抗Ｒｏｎが小さいというＳＪＭＯＳの優位性を大きく損なってしまう。ここでは、比抵抗は不純物濃度にほぼ逆比例すると仮定した。このように、非特許文献１は、本発明とは目的、構成共に異なる。
【特許文献１】特開２００２−１３４７４８号公報（〔0030〕〔0042〕図１）
【非特許文献１】ワタルサイトウ、イチローオオムラ、サトシアイダ、シゲオコヅキ、マサルイズミサワ、ツネオオグラ、「６００ＶセミースーパージャンクションＭＯＳＦＥＴ」、アイエスピーエスディ‘０３、２００３年４月１４日−１７日にイギリスのケンブリッジ大学にて開催、セッション２、スーパージャンクションデバイス、Ｓ２．３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
つまり、図７に示す構成のパワーＭＯＳＦＥＴを宇宙用に用いた場合、このパワーＭＯＳＦＥＴに高エネルギーを有する重イオン粒子（例えばＮｉイオン）が入射すると、耐圧の１／３〜１／２程度の印加電圧状態でも破壊が起こるという問題点がある。この破壊する現象をＳＥＢ破壊という。このＳＥＢ破壊について、３次元デバイスシミュレーションによって明らかとなったＳＥＢ破壊現象メカニズムを詳細に説明すると、つぎのようになる。
すなわち、ソース−ドレイン間およびソース−ゲート間をそれぞれ正および負にバイアスした状態で、このパワーＭＯＳＦＥＴに高エネルギー重イオン粒子よりなる飛程Ｒを持った宇宙線が入射したとする。入射した宇宙線は、たとえばＮ+ソース領域１４の先端の近傍を通り、Ｎ+ドレイン層１１に達するまでの間にエネルギーを失いながら電子、正孔対によるプラズマを生成する。このときの入射ビームにより流れる電流は局所的に１０万Ａ／ｃｍ2を超えることがある。
【０００８】
生成した電子は電界によりＮ+ドレイン層１１に向かって流れる。一方、正孔はＮ+ソース領域１４へ向かい、Ｐベース領域１３を通ってソース電極１７から引き出される。この正孔電流が一定値を超えると、Ｎ+ソース領域１４とＰベース領域１３との間のｐｎ接合が順バイアスされてラッチアップが起こり、Ｎ+ソース領域１４から電子が注入される。つまり、寄生ｎｐｎトランジスタがオン状態となる。注入された電子は、電流の通り易い入射ビームプラズマに沿ってＮ+ドレイン層１１に達し、ここでダイナミックアバランシェを引き起こす。それによって、大量の電子、正孔対が発生する。
ここで、ＪnおよびＪpをそれぞれ電子電流および正孔電流の値とし、αnおよびαpをそれぞれ電子および正孔のインパクト・イオン化率で電界の函数であるとすると、半導体のキャリア対発生率Ｇはつぎの（６）式で表される。
Ｇ＝αn・Ｊn＋αp・Ｊp  ・・・（６）
この場合、ＪnおよびＪpが極めて大きいため、スタティックな絶縁破壊電界強度（シリコンでは約２×１０5Ｖ／ｃｍ）よりもはるかに低い電界（すなわち耐圧の１／３〜１／２程度の低い印加電圧）でもキャリア対発生率Ｇは大きくなる。つまり、大量の電子、正孔対が生成されることになる。発生した正孔は再びＮ+ソース領域１４に向かって流れ、ラッチアップを促進するため、寄生ｎｐｎトランジスタとの間でサイリスタモードに類似した正帰還がかかり、電流が急激に増大する。
【０００９】
このようにして入射ビームの経路に沿って高密度の電子、正孔プラズマが維持され、最終的には局所的に熱暴走が起こり、素子破壊に至る。従ってＳＥＢ破壊は通常耐圧の１／３〜１／２の低い電圧で起こる。正帰還がかかるまでの時間は通常１０００ピコ秒程度である。図４にシミュレーションにより求めたＳＥＢ破壊が起こるときと起こらないときの電流波形の一例を示す。
ＳＪＭＯＳの場合では、Ｐ仕切り領域１２ｂがＰベース領域１３とつながって一体化しているので、このＰ仕切り領域１２ｂ部分に入射したビームはＳＥＢ破壊を起こしにくい。一方、Ｎドリフト領域１２ａは、図７のＭＯＳＦＥＴのＮ-ベース層１２と対応づけることができるから、このＮドリフト領域１２ａに入射したビームのＳＥＢ破壊メカニズムはＭＯＳＦＥＴと変わるところはない。三次元デバイスシミュレーションをＭＯＳＦＥＴとＳＪＭＯＳについて行った所、ＳＥＢ破壊現象のメカニズムは基本的に同じであった。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、宇宙用として用いるのに十分なＳＥＢ耐量を具え、パワーＭＯＳＦＥＴに比べて極めて小さいオン抵抗を有し、スイッチング損失の少ないＳＪＭＯＳを構成する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明者は、更にＮ-ベース層の不純物濃度をパラメータとし、トータルエピタキシャル成長層の厚さ（Ｎ+半導体基板から表面までの厚さ）とＳＥＢ耐量との関係についてのシミュレーションをおこなった。図５はシミュレーション結果を示す特性図であるが、Ｎ-ベース層の不純物濃度をパラメータとして変化させたときの値の一つで、パラメータを５×１０14／ｃｍ3の２倍に変化させて１×１０15／ｃｍ3としても、ＳＥＢ耐量はほとんど変化しないことを示している。その結果、新たに次のことが明らかとなった。同図から明らかなように、ＳＥＢ耐量は、Ｎ-ベース層の不純物濃度にほとんど依存せず、トータルエピタキシャル成長層の厚さとともに増大することがわかる。これは、上述した正帰還がエピタキシャル成長層が厚くなるほどかかりにくくなるためである。
【００１２】
図５に付した三角印のＡ点は、エピタキシャル成長層を２段とし、表面に近い第１のエピタキシャル成長層の不純物濃度を１×１０15／ｃｍ3とし、基板側の第２のエピタキシャル成長層の不純物濃度を３×１０17／ｃｍ3とし、両エピタキシャル成長層を同じ厚さとした素子のシミュレーション結果である。以上の結果より、ＳＥＢ耐量はエピタキシャル成長層のトータル厚さでほぼ決まり、基板側の第２のエピタキシャル成長層の不純物濃度が３×１０17／ｃｍ3以下であればＳＥＢ耐量の低下はほとんどないことがわかる。この結果は、Ｎ-ベース層１２をＮドリフト領域１２ａで置換したＳＪＭＯＳにもそのまま適用することができる。更にＮドリフト領域１２ａとＰ仕切り領域１２ｂの基板方向の厚さは一般に、ＭＯＳＦＥＴのＮ-ベース層１２の基板方向の厚さの１／２程度と薄く設定されるため、ＳＥＢ耐量はＭＯＳＦＥＴより低い。したがって、図８に示す従来のＳＪＭＯＳの構成において、Ｎドリフト領域１２ａ、Ｐ仕切り領域１２ｂとＮ+半導体基板よりなるドレイン層との間にＮドリフト領域１２ａ、Ｐ仕切り領域１２ｂより高不純物濃度のＮ型の付加領域を設けることにより、オン抵抗をほとんど増加させることなくＳＥＢ耐量を飛躍的に高めることができる。
【００１３】
本発明は上述した知見に基づきなされたものであり、Ｎドリフト領域１２ａ、Ｐ仕切り領域１２ｂからなる並列ＰＮ層１２ｃと、並列ＰＮ層１２ｃの表面部分に選択的に設けられたＰベース領域と、Ｐベース領域の表面部分に選択的に設けられたＮ+ソース領域と、並列ＰＮ層１２ｃの裏面部分に形成された、並列ＰＮ層１２ｃより高不純物濃度のＮ型の付加領域と、Ｎ型の付加領域に接し、かつ並列ＰＮ層１２ｃから離れたＮ+ドレイン領域と、Ｐベース領域において並列ＰＮ層１２ｃとＮ+ソース領域との間にできるチャネル領域に沿って設けられたゲート絶縁膜と、チャネル領域との間にゲート絶縁膜を挟むゲート電極と、Ｎ+ソース領域およびＰベース領域に共通に接したソース電極と、Ｎ+ドレイン領域に接したドレイン電極と、を具備し、基板の厚さ方向における、並列ＰＮ層の厚さをｄ１とし、付加領域の厚さをｄ２とし、素子の耐圧をＶとする時、ｄ１＋ｄ２が少なくともＶ＝７．３４Ｘ−０．０２３Ｘ２＋９．２３×１０−４Ｘ３を満たすＸ（単位μｍ）より大きいこととする。また、Ｎ型の付加領域は、その平均不純物濃度が並列ＰＮ層の２倍以上３×１０17／ｃｍ3以下であるとよい。
【００１４】
ここで、Ｎ型の付加領域の厚さは、耐圧クラス１００Ｖ以上の素子に対して並列ＰＮ層の厚さの１／４以上であれば、従来構造の素子に比べ少なくとも５０％以上のＳＥＢ耐量の向上が見込める。また、Ｎ型の付加領域の平均不純物濃度が並列ＰＮ層の２倍以上である理由は、これ以下の不純物濃度ではオン抵抗が増大してしまい、オン抵抗が極めて低いというＳＪＭＯＳの優位性が失われてしまうからである。
この発明によれば、並列ＰＮ層とＮ+半導体基板よりなるドレイン領域との間に、厚さｄ２で平均不純物濃度が並列ＰＮ層の２倍以上３×１０17／ｃｍ3以下であるＮ型の付加領域が設けられているため、寄生ｎｐｎトランジスタのラッチアップと基板近傍でのダイナミックアバランシェとの間の正帰還が起こり難くなり、ＳＥＢ耐量を高めることができ、またオン抵抗の増加をほとんど招くことがない。
あるいは、第１導電型ドリフト領域と第２導電型仕切り領域が交互に基板面方向に隣接した並列ＰＮ層と、並列ＰＮ層の表面部分に選択的に形成された第２導電型のベース領域と、ベース領域の表面部分に選択的に形成された第１導電型のソース領域と、ベース領域において並列ＰＮ層とソース領域との間にできるチャネル領域の表面に沿って形成された絶縁膜と、絶縁膜上に形成された制御電極と、ベース領域とソース領域に共通に接した第１の主電極と、第１導電型ドリフト領域の裏面部分に形成された第１導電型ドリフト領域より高不純物濃度の第１導電型の付加領域と、並列ＰＮ層から離れ、かつ付加領域と第２導電型仕切り領域に接する付加領域より高不純物濃度の第１導電型のドレイン層と、ドレイン層に接した第２の主電極とを備え、
第１導電型ドリフト領域が第２導電型仕切り領域より薄く、かつ基板の厚さ方向における、第１導電型ドリフト領域の厚さをｄ１とし、付加領域の厚さをｄ２とし、素子の耐圧をＶとする時、ｄ１+ｄ２が少なくともＶ＝７．３４Ｘ−０．０２３Ｘ２+９．２３×１０−４Ｘ３を満たすＸ（単位μm）より大きいこととする。
付加領域の厚さｄ２が第１導電型ドリフト領域の厚さｄ１の１／４以上で、かつ付加領域の平均不純物濃度が、第１導電型ドリフト領域の不純物濃度の２倍以上かつ３×１０１７／ｃｍ３以下であることとする。
ここで、Ｎ型の付加領域の厚さは、耐圧クラス１００Ｖ以上の素子に対して第１導電型ドリフト領域の厚さの１／４以上であれば、従来構造の素子に比べ少なくとも５０％以上のＳＥＢ耐量の向上が見込める。また、Ｎ型の付加領域の平均不純物濃度が第１導電型ドリフト領域の２倍以上である理由は、これ以下の不純物濃度ではオン抵抗が増大してしまい、オン抵抗が極めて低いというＳＪＭＯＳの優位性が失われてしまうからである。
【００１５】
この発明によれば、第１導電型ドリフト領域とＮ+半導体基板よりなるドレイン領域との間に、厚さｄ２で平均不純物濃度が並列ＰＮ層の２倍以上３×１０17／ｃｍ3以下であるＮ型の付加領域が設けられているため、寄生ｎｐｎトランジスタのラッチアップと基板近傍でのダイナミックアバランシェとの間の正帰還が起こり難くなり、ＳＥＢ耐量を高めることができ、またオン抵抗の増加をほとんど招くことがない。
【発明の効果】
【００１６】
本発明によれば、寄生ｎｐｎトランジスタのラッチアップと基板近傍でのダイナミックアバランシェとの間の正帰還が起こり難くなり、ＳＥＢ耐量を高めることができるので、宇宙用として用いるのに十分なＳＥＢ耐量を備え、かつ極めてスイッチング損失の少ないパワーＳＪＭＯＳを構成する半導体装置が得られる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかる半導体装置を構成するパワーＳＪＭＯＳの構成の一例を示す断面図である。このパワーＳＪＭＯＳは、第１導電型ドリフト領域であるＮドリフト領域２２ａと第２導電型仕切り領域であるＰ仕切り領域２２ｂからなる並列ＰＮ層２２ｃ、第２導電型のベース領域であるＰベース領域２３、第１導電型のソース領域であるＮ+ソース領域２４、第１導電型の付加領域である付加領域３、第１導電型のドレイン層であるＮ+ドレイン層２１、ゲート絶縁膜２５、制御電極であるゲート電極２６、第１の電極であるソース電極２７、および第２の電極であるドレイン電極２８を有する。
付加領域３は、Ｎ+ドレイン層２１となるＮ+半導体基板上にエピタキシャル成長されている。並列ＰＮ層２２ｃは付加領域３上に周知の方法で形成される。即ち、付加領域３上にＮドリフト領域２２ａとＰ仕切り領域２２ｂの一方の領域となる層をエピタキシャル成長させておき、その層にトレンチを形成してトレンチ内に他方の領域をエピタキシャル成長で形成させるか、あるいは一方の領域となる層をエピタキシャル成長させ、その層に他方の領域とすべき箇所に他方の導電型の不純物を注入し、再度一方の領域となる層のエピタキシャル成長と他方の導電型の不純物の注入の工程を複数回行い、その後の熱処理で拡散させて形成する。何れにしろ、エピタキシャル成長によって形成されるので、エピタキシャル層と表現して差し支えない。Ｐベース領域２３は並列ＰＮ層２２ｃの表面部分に選択的に形成されている。Ｎ+ソース領域２４はＰベース領域２３の表面部分に選択的に形成されている。チャネル領域は、Ｐベース領域２３の、Ｎ+ソース領域２４と並列ＰＮ層２２ｃとの間の表面領域に形成される。ゲート絶縁膜２５はチャネル領域上に形成され、さらにその上にゲート電極２６が形成されている。ソース電極２７は、Ｎ+ソース領域２４とＰベース領域２３とに共通に形成されている。ドレイン電極２８はＮ+ドレイン層２１の裏面に形成されている。Ｎドリフト領域２２ａ、付加領域３及びＮ+ドレイン層２１だけの不純物濃度関係を図示するとＮドリフト領域２２ａがＮ、付加領域３がＮ＋、Ｎ+ドレイン層２１がＮ＋＋となるので、付加領域３及びＮ+ドレイン層２１について（）書きで示した。
【００１８】
ここで、たとえば、付加領域３の厚さは並列ＰＮ層２２ｃの厚さの１／４以上であり、付加領域３の平均不純物濃度は並列ＰＮ層２２ｃの２倍以上３×１０17／ｃｍ3以下とする。また、たとえばＮ+ドレイン層２１の厚さおよび不純物濃度はそれぞれ２００μｍおよび１×１０１８／ｃｍ3とし、並列ＰＮ層２２ｃの厚さおよび不純物濃度はそれぞれ４０μｍおよび２×１０１５／ｃｍ3とする。また、たとえばＰベース領域２３の拡散深さおよび不純物濃度はそれぞれ３．５μｍおよび７×１０17／ｃｍ3である。また、たとえばＮ+ソース領域２４の拡散深さおよび不純物濃度はそれぞれ０．２μｍおよび２×１０21／ｃｍ3である。なお、図１に示すＳＪＭＯＳの製造プロセスは、半導体基板（Ｎ+ドレイン層２１）の表面に付加領域３をエピタキシャル成長させ、その上にさらに並列ＰＮ層２２ｃを形成した後は、図７に示す従来のパワーＭＯＳＦＥＴと同じであるので、その詳細な説明を省略する。
【００１９】
図１には、並列ＰＮ層２２ｃの厚さをｄ１、付加領域３の厚さをｄ２、宇宙線の侵入深さをＲとして示してある。なお、図１では、Ｐベース領域２３と並列ＰＮ層２２ｃが同じ方向に延びたストライプ形状となっているが、Ｐベース領域２３と並列ＰＮ層２２ｃの延びる方向が交差した方向であってもよい。また、以下の本発明の実施例においては、簡単化のため、ｄ１, ｄ２,  Ｒの記号は記載を省略してある。
ところで、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）には、ドレイン層からの正孔の注入効率を低下させるか、または高電圧印加時のパンチスルーを防止する目的でドレイン側にＮ+バッファ層が設けられている。本実施の形態の付加領域３はこのＩＧＢＴのＮ+バッファ層とは異なる。ＩＧＢＴではＮ+バッファ層の厚さは、Ｎ-ドリフト層（本実施の形態の並列ＰＮ層２２ｃに相当）の厚さの数十分の１と極めて薄い。
上述した実施の形態によれば、並列ＰＮ層２２ｃとＮ+半導体基板よりなるドレイン層２１との間に、厚さが並列ＰＮ層２２ｃの厚さの１／４以上であり、かつその平均不純物濃度が並列ＰＮ層２２ｃの２倍以上３×１０17／ｃｍ3以下である付加領域３が設けられているため、寄生ｎｐｎトランジスタのラッチアップと基板近傍でのダイナミックアバランシェとの間の正帰還が起こり難くなり、ＳＥＢ耐量を高めることができ、しかも殆どオン抵抗Ｒｏｎの増加を招くこともない。したがって、宇宙用として用いるのに十分なＳＥＢ耐量と極めて低いオン抵抗Ｒｏｎを具えたパワーＳＪＭＯＳが得られる。また、付加領域３の厚さおよび不純物濃度を適切に選択すれば、与えられた耐圧の範囲内でＳＥＢ破壊を起こさないようにすることができるので、ＳＥＢ破壊が起こらないパワーＳＪＭＯＳが得られる。並列ＰＮ層の厚さ、幅及び不純物濃度と、付加領域の厚さ、不純物濃度等の諸パラメータを適切に選ぶことにより、例えば６００Ｖ耐圧で耐圧の９０％以上のＳＥＢ耐量を保障し、かつオン抵抗Ｒｏｎが従来のパワーＭＯＳＦＥＴの１／１０以下という優れた特性を有するパワーＳＪＭＯＳが実現できることをデバイスシミュレーションによって確認している。
【００２０】
なお、本発明は、上述した縦型パワーＳＪＭＯＳに限らず、図２に示す構成のようなトレンチ型パワーＳＪＭＯＳにも適用できる。図２に示すように、トレンチ型パワーＳＪＭＯＳでは、Ｎ+ドレイン層６１となる半導体基板上に付加領域６２がエピタキシャル成長され、付加領域６２上にＮドリフト領域６３ａとＰ仕切り領域６３ｂからなる並列ＰＮ層６３ｃが形成され、更に並列ＰＮ層６３ｃ上にＰベース領域６３が形成される。Ｎ+ソース領域６４はＰベース領域６３の中の表面部分に選択的に形成される。そして、Ｎ+ソース領域６４の内側にトレンチ溝がＮドリフト領域６３ａに達するように形成され、その溝の内周面にゲート絶縁膜６５が形成される。ゲート絶縁膜６５の内側はゲートポリシリコンにより埋め戻されてゲート電極６６となる。ソース電極６７はＮ+ソース領域６４およびＰベース領域６３に共通に接する。ドレイン電極６８はＮ+ドレイン層６１に接する。
【００２１】
図２に示すトレンチ型パワーＳＪＭＯＳでは、付加領域６２の厚さは並列ＰＮ層６３ｃの厚さの１／４以上である。また、付加領域６２の平均不純物濃度は並列ＰＮ層６３ｃの２倍以上かつ３×１０17／ｃｍ3以下である。その他の半導体層や半導体領域の不純物濃度等については、図１に示す縦型パワーＳＪＭＯＳの対応する層や領域と同じである。この場合にも、宇宙用として用いるのに十分なＳＥＢ耐量と低いオン抵抗Ｒｏｎを具えたパワーＳＪＭＯＳが得られる。
以上において本発明は、上述した実施の形態に限らず種々変更可能である。たとえば、上述した実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、その逆でもよい。また、Ｎドリフト領域とＰ仕切り領域の幅や不純物濃度を等しいと仮定したが、必ずしも完全に等しい必要はなく、多少の偏差は差し支えない。本発明は、上述した半導体層や半導体領域の厚さや深さおよび不純物濃度の値に制限されるものではない。
【００２２】
図３は、並列ＰＮ層の種々の形状を示す平面図である。図３において、（ａ）はＮドリフト領域３２ａとＰ仕切り領域３２ｂを共にストライプ状として、繰り返し隣接させた構造であり、（ｂ）はＰ仕切り領域３２ｂを六角形として、Ｎドリフト領域３２ａ中に島状に分散させた構造であり、（ｃ）はＮドリフト領域３２ａを四角形として、Ｐ仕切り領域３２ｂ中に島状に分散させた構造であり、（ｄ）はＮドリフト領域３２ａとＰ仕切り領域３２ｂとが市松状に配置させた構造であり、何れも基板の厚さ方向に筋状に延びている。なお、（ｂ）、（ｃ）については、島状となる方の導電型を逆としてもよく、八角形又は円形としてもよい。
次に耐圧、ＳＥＢ耐量と、トータルエピタキシャル層の厚さ（Ｎ＋半導体基板上から表面までの厚さ）との関係について検討する。図６に耐圧ＶBR、ＳＥＢ耐量ＶSEBとエピ層（トータルエピタキシャル層）厚さの関係を示す。図６において、線Ｉは、前記（３）式で与えられる耐圧ＶBRをベースに得られるＭＯＳＦＥＴの実際の耐圧Ｖとその時のエピ層厚さとの関係を示している。ＭＯＳＦＥＴでは、エピ層厚さを厚くすることによって、オン抵抗Ｒｏｎが増加するため、この線Ｉの左側近傍の位置が選定される。線ＩＩは、ＳＥＢ耐量ＶSEBとＮ＋半導体基板上から表面までの厚さのシミュレーション結果である。エピ層の厚さＸ（μｍ）が厚くなるとＳＥＢ耐量ＶSEBは増大する。この線ＩＩは、
Ｖ（Ｖ）＝７．３４Ｘ−０．０２３Ｘ２＋９．２３×１０−４Ｘ３ ・・・（７）
の式で近似できる関係であることが、三次元デバイスシミュレーションの結果判った。ここで、Ｘの単位はμｍである。
【００２３】
そこで、並列ＰＮ層２２ｃの厚さは次のように決定される。まず、必要な素子耐圧を与えることで、この必要な素子耐圧の時の線ＩＩからトータルエピタキシャル層の厚さＸ（μｍ）が求まり、この求まる厚さより厚くする（即ち、線ＩＩの右側）。なお、Ｎドリフト層２２ａと付加領域３の各不純物量と厚さによって、オン抵抗Ｒｏｎが決まるので、それぞれの厚さの上限は、許容できるオン抵抗Ｒｏｎの関係で決定される。このような方法で決定されたトータルエピタキシャル層の厚さを用いることにより、必要な素子耐圧の範囲内でＳＥＢ耐量ＶSEBを向上させつつ、オン抵抗Ｒｏｎを損なわせることのない、実用的な宇宙用ＭＯＳＦＥＴを実現することができる。
重イオン宇宙線、例えば２３８ＭｅＶのＮｉイオン粒子がシリコン縦型ＭＯＳＦＥＴ又はＳＪＭＯＳに入射した時、素子のトータルエピタキシャル層厚（図７のＮ−ドリフト層１２の厚さ又は図１のｄ１＋ｄ２）とＳＥＢ破壊を引き起こす電圧Ｖ（ＳＥＢ耐量）との関係は線ＩＩを用いることができる。この線ＩＩによれば、特許文献１の実施例（耐圧が７００Ｖで、並列ｐｎ層１２の厚さが４０μｍ、ｎ＋ドレイン中間層２１の厚さが１０μｍでトータルエピタキシャル層厚さが５０μｍ）では、ＳＥＢ耐量は高々４３０Ｖ（耐圧７００Ｖの６２％）程度に過ぎず、宇宙用の用途には実用に供し得ない。特許文献１のｎ＋ドレイン中間層２１は、Ｌ負荷アバランシェ耐量を高めるために、素子外周の耐圧構造部よりも活性部のアバランシェを優先的に引き起こす目的で設けられている。従って、この目的の為には、７００Ｖクラスの素子でも１０μｍ程度のｎ＋ドレイン中間層２１で十分である。また、特にＭＯＳＦＥＴにおいてトータルエピタキシャル層の厚さの増加は、オン抵抗の増加を招くので、できるだけ薄くするというのが従来の考えであった。しかし、これではＳＥＢ耐量が考慮されておらず宇宙用として使用することができない。ＳＪＭＯＳでは並列ＰＮ層の不純物濃度を高め、縦横両方向に空乏層を拡げる構造をとるため、その厚さは図６の線Ｉで与えられる従来型ＭＯＳＦＥＴの５０〜６０％程度であり、付加領域の厚さを加えても線Ｉで与えられる厚さよりはるかに小さい（７００Ｖクラスでは従来型ＭＯＳＦＥＴの６７μｍに対して５０μｍ）。従って、少なくとも７００Ｖクラス以下の全ての耐圧クラスで特許文献１によるＳＪＭＯＳはＳＥＢ破壊を引き起こしてしまう。これに対して本発明では、耐圧までの印加を行ってもＳＥＢ破壊を引き起こさず、しかもオン抵抗Ｒｏｎの増加を特許文献１の実施例の３％程度に抑えた最適の宇宙用ＳＪＭＯＳを提供することができる。特許文献１の実施例で７００Ｖクラスの場合、ＳＥＢ破壊を引き起こさない為には活性部の並列ＰＮ層の厚さ４０μｍに対して不純物濃度５×１０１６／ｃｍ３、厚さ２９μｍのＮ型付加領域を付加することが必要である。しかも付加領域を厚くしても、これによるオン抵抗Ｒｏｎの増加は特許文献１の実施例の３％程度に過ぎない。三次元デバイスシミュレーションの結果、特許文献１の実施例ではトータルエピタキシャル層の厚さが線ＩＩで与えられる厚さよりはるかに小さいので、７００Ｖクラス以下の耐圧クラス全てでＳＥＢ破壊するのに対して、本発明によれば、耐圧と等しい印加電圧でも破壊しない所謂ＳＥＢフリーとなり、しかもオン抵抗の増加は数％程度であり、宇宙用に適したＳＪＭＯＳを実現することができる。
【００２４】
なお、本発明では、Ｎ型付加領域の不純物濃度が並列ＰＮ層の不純物濃度の２倍以上であるので、仮に両者の厚さの比が１：０．２５（１／４）、不純物濃度比が１：２とすると、（１／４）×（１／２）×（１／２）＝１／１６となり、Ｎ型の付加領域によるオン抵抗Ｒｏｎの増加は全体の１／１６に留まる。
図１０は異なる実施例のパワーＳＪＭＯＳの構成を示す断面図である。図１０の実施例で図１の実施例と異なる点は、図１の実施例では並列ＰＮ層２２ｃとＮ＋ドレイン層２１との間にＮ型の高濃度の付加領域３が設けられていたのに対し、図１０の実施例では、Ｎ＋ドレイン層４１上の並列ＰＮ層４２ｃのうち、Ｐ仕切り領域４２ｂをそのままとし、Ｎドリフト領域について、上側のＮドリフト領域４２ａと下側のＮ型の高濃度の付加領域４２ｄとしたことである。これは、言い換えるとＮドリフト領域４２ａの下にのみ高濃度の付加領域４２ｄを形成したとみることができる。付加領域４２ｄの不純物濃度は、Ｎドリフト領域４２ａより高不純物濃度であるが、Ｎ＋ドレイン層４１よりも低不純物濃度である。図１０の実施例の構造において、Ｎドリフト領域４２ａの不純物濃度を２×１０１５／ｃｍ３、厚さｄ１を４０μｍとし、付加領域４２ｄの不純物濃度を５×１０１６／ｃｍ３、厚さｄ２を２９μｍとした場合、耐圧の７００Ｖを印加してもＳＥＢ破壊を起こすことはなかった。しかも、オン抵抗Ｒｏｎの増加は従来技術に対して３％程度の増加に抑えることができた。なお、Ｎドリフト領域４２ａと付加領域４２ｄの形成方法としては、Ｎドリフト領域４２ａのエピタキシャル成長の時に途中から不純物濃度を変えてやればよい。即ち、先に高不純物濃度のエピタキシャル層を成長させ、途中から低不純物濃度のエピタキシャル層の成長とすればよい。この実施例でも素子の耐圧をＶとする時、ｄ１＋ｄ２が少なくともＶ＝７．３４Ｘ−０．０２３Ｘ２＋９．２３×１０−４Ｘ３を満たすＸ（単位μｍ）より大きいこととする。かつ、ｄ２＞０．２５ｄ１の関係を有し、Ｎ型の付加領域は、その平均不純物濃度がＮドリフト領域の２倍以上３×１０17／ｃｍ3以下であるようにする。耐圧はｄ１、Ｎドリフト領域４２ａの幅と不純物濃度によって決定される。Ｐ仕切り領域４２ｂは完全には空乏化しないが、耐圧には影響しない。前記の条件を満たすことにより、耐圧の値まで印加してもＳＥＢ破壊を起こすことはない。
【００２５】
図１１は更に異なる実施例であり、トレンチ型パワーＳＪＭＯＳの構成を示す断面図である。図１１は図２を変形した例であり、図１１の実施例で図２の実施例と異なる点は、図２の実施例では並列ＰＮ層６３ｃとＮ＋ドレイン層６１との間にＮ型の高濃度の付加領域６２が設けられていたのに対し、図１１の実施例では、Ｎ＋ドレイン層５１上の並列ＰＮ層５２ｃのうち、Ｐ仕切り領域５２ｂをそのままとし、Ｎドリフト領域について、上側のＮドリフト領域５２ａと下側のＮ型の高濃度の付加領域５２ｄとしたことである。これは、言い換えるとＮドリフト領域５２ａの下にのみ高濃度の付加領域５２ｄを形成したとみることができる。付加領域５２ｄの不純物濃度は、Ｎドリフト領域５２ａより高不純物濃度であるが、Ｎ＋ドレイン層５１よりも低不純物濃度である。なお、Ｎドリフト領域５２ａと付加領域５２ｄの形成方法としては、Ｎドリフト領域５２ａのエピタキシャル成長の時に途中から不純物濃度を変えてやればよい。即ち、先に高不純物濃度のエピタキシャル層を成長させ、途中から低不純物濃度のエピタキシャル層の成長とすればよい。この実施例でも素子の耐圧をＶとする時、ｄ１＋ｄ２が少なくともＶ＝７．３４Ｘ−０．０２３Ｘ２＋９．２３×１０−４Ｘ３を満たすＸ（単位μｍ）より大きいこととする。かつ、ｄ２＞０．２５ｄ１の関係を有し、Ｎ型の付加領域は、その平均不純物濃度がＮドリフト領域の２倍以上３×１０17／ｃｍ3以下であるようにする。耐圧はｄ１、Ｎドリフト領域５２ａの幅と不純物濃度によって決定される。Ｐ仕切り領域５２ｂは完全には空乏化しないが、耐圧には影響しない。前記の条件を満たすことにより、耐圧の値まで印加してもＳＥＢ破壊を起こすことはない。
【産業上の利用可能性】
【００２６】
このようなＳＥＢ耐量が高く、かつスイッチング損失の少ないＳＪＭＯＳが提供できたので、宇宙用ロケットや人工衛星等に搭載されて使用される電源装置、モータの駆動回路等、電源容量が限られ、しかも高エネルギ重イオン粒子の突入するような条件での使用ができる。
【図面の簡単な説明】
【００２７】
【図１】本発明にかかる縦型パワーＳＪＭＯＳの構成の一例を示す断面図である。
【図２】本発明にかかるトレンチ型パワーＳＪＭＯＳの構成の一例を示す断面図である。
【図３】本発明にかかるＳＪＭＯＳの並列ＰＮ層を示す平面図である。
【図４】シミュレーションにより求めたＳＥＢ破壊が起こるときと起こらないときの電流波形の一例を示す特性図である。
【図５】シミュレーションにより求めたトータルエピタキシャル成長層の厚さとＳＥＢ耐量との関係を示す特性図である。
【図６】耐圧ＶBR、ＳＥＢ耐量ＶSEBとエピ層厚さとの関係を示す関係線図である。
【図７】従来のｎチャネルパワーＭＯＳＦＥＴの構成を示す断面図である。
【図８】従来のＳＪＭＯＳの構成を示す断面図である。
【図９】従来のセミＳＪＭＯＳＦＥＴの構成を示す断面図である。
【図１０】本発明にかかる縦型パワーＳＪＭＯＳの構成の異なる一例を示す断面図である。
【図１１】本発明にかかるトレンチ型パワーＳＪＭＯＳの構成の異なる一例を示す断面図である。
【符号の説明】
【００２８】
２２ａ，６３ａ，３２ａ，４２ａ，５２ａ        Ｎドリフト領域
２２ｂ，６３ｂ，３２ｂ，４２ｂ，５２ｂ        Ｐ仕切り領域
２２ｃ，６３ｃ，４２ｃ，５２ｃ                並列ＰＮ層
２３，６３，４３，５３                        Ｐベース領域
２４，６４，４４，５４                        Ｎ+ソース領域
３，６２，４２ｄ，５２ｄ                      付加領域
２１，６１，４１，５１                        Ｎ+ドレイン層
２５，６５，４５，５５                        ゲート絶縁膜
２６，６６，４６，５６                        ゲート電極  
２７，６７，４７，５７                        ソース電極  
２８，６８，４８，５８                        ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005175416.tif 000008
【図７】
2005175416.tif 000009
【図８】
2005175416.tif 000010
【図９】
2005175416.tif 000011
【図１０】
2005175416.tif 000012
【図１１】
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