(57)【要約】【課題】充電能力を有するゲート制御ダイオード・メモリ・セルを提供する。【解決手段】このゲート制御ダイオード・メモリ・セルは、電界効果トランジスタ（「ＦＥＴ」）のような１つまたは複数のトランジスタと、このＦＥＴと通信しているゲート制御ダイオードとを含み、ゲート制御ダイオードのゲートが第１のＦＥＴのソースと通信するようになっており、ゲート制御ダイオードのゲートは、記憶セルの１つの端子を形成し、ゲート制御ダイオードのソースが記憶セルのもう１つの端子を形成し、第１のＦＥＴのドレインはビットライン（「ＢＬ」）と通信しており、第１のＦＥＴのゲートは書込みワードライン（「ＷＬｗ」）と通信しており、さらにゲート制御ダイオードのソースは読出しワードライン（「ＷＬｒ」）と通信している。【選択図】図１
2005175494.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのトランジスタ、および
前記少なくとも１つのトランジスタと通信しているゲート制御ダイオードを備えるゲート制御ダイオード・メモリ・セル。
【請求項２】
前記ゲート制御ダイオードの第１の端子が記憶セルの１つの端子を形成し、前記ゲート制御ダイオードの第２の端子が前記記憶セルのもう１つの端子を形成する、請求項１に記載のゲート制御ダイオード・メモリ・セル。
【請求項３】
前記ゲート制御ダイオードのゲートが、浅いトレンチの形で実現される、請求項２に記載のゲート制御ダイオード・メモリ・セル。
【請求項４】
前記ゲート制御ダイオードのゲートが、薄い酸化物で囲繞されたポリ・トレンチを備え、前記ポリ・トレンチが、その下側に配置されかつ前記薄い酸化物を囲繞するシリコンを有する、請求項３に記載のゲート制御ダイオード・メモリ・セル。
【請求項５】
前記ポリ・トレンチが円柱形である、請求項４に記載のゲート制御ダイオード・メモリ・セル。
【請求項６】
前記ゲート制御ダイオードのゲートが、金属酸化物半導体（「ＭＯＳ」）コンデンサを備える、請求項４に記載のゲート制御ダイオード・メモリ・セル。
【請求項７】
前記ゲート制御ダイオードのゲートが、平板状である、請求項２に記載のゲート制御ダイオード・メモリ・セル。
【請求項８】
前記ゲート制御ダイオードのゲートが、拡散領域の上に配置されている、請求項７に記載のゲート制御ダイオード・メモリ・セル。
【請求項９】
さらに、前記ゲート制御ダイオードのゲートと前記拡散領域の間に配置された酸化物層を備える、請求項８に記載のゲート制御ダイオード・メモリ・セル。
【請求項１０】
前記ゲート制御ダイオードが、プレーナ型金属酸化物半導体（「ＭＯＳ」）コンデンサを備える、請求項７に記載のゲート制御ダイオード・メモリ・セル。
【請求項１１】
前記少なくとも１つのトランジスタが、電界効果トランジスタ（「ＦＥＴ」）であり、さらに、
前記ゲート制御ダイオードのゲートが、前記ＦＥＴのソースと通信している、請求項１に記載のゲート制御ダイオード・メモリ・セル。
【請求項１２】
さらに、前記電界効果トランジスタのソースと前記ゲート制御ダイオードのゲートの間を通信する金属コネクタを備える、請求項１１に記載のゲート制御ダイオード・メモリ・セル。
【請求項１３】
前記金属コネクタが、直接金属コネクタ（「ＭＣＢＡＲ」）である、請求項１２に記載のゲート制御ダイオード・メモリ・セル。
【請求項１４】
前記ゲート制御ダイオードのゲートが、前記記憶セルの１つの端子を形成し、さらに、
前記ゲート制御ダイオードのソースの少なくとも１つが、前記記憶セルのもう１つの端子を形成する、請求項１１に記載のゲート制御ダイオード・メモリ・セル。
【請求項１５】
前記ＦＥＴのドレインが、ビットライン（「ＢＬ」）と通信しており、さらに、
前記ＦＥＴのゲートが、書込みワードライン（「ＷＬｗ」）と通信している、請求項１４に記載のゲート制御ダイオード・メモリ・セル。
【請求項１６】
前記ゲート制御ダイオードのソースの少なくとも１つが、読出しワードライン（「ＷＬｒ」）と通信している、請求項１５に記載のゲート制御ダイオード・メモリ・セル。
【請求項１７】
前記少なくとも１つのトランジスタが第１および第２のＦＥＴを備え、前記第１のＦＥＴのソース端子が前記第２のＦＥＴのゲート端子と通信しており、さらに
前記ゲート制御ダイオードのゲート端子が、前記第１のＦＥＴのソース端子と通信している、請求項１に記載のゲート制御ダイオード・メモリ・セル。
【請求項１８】
前記少なくとも１つのトランジスタが、電界効果トランジスタ（「ＦＥＴ」）であり、さらに、
前記ゲート制御ダイオードのゲートが、前記ＦＥＴのソースと通信している、請求項１７に記載のゲート制御ダイオード・メモリ・セル。
【請求項１９】
前記ゲート制御ダイオードのゲートが、前記記憶セルの１つの端子を形成し、さらに、
前記ゲート制御ダイオードのソースの少なくとも１つが、前記記憶セルのもう１つの端子を形成する、請求項１８に記載のゲート制御ダイオード・メモリ・セル。
【請求項２０】
前記ＦＥＴのドレインが、ビットライン（「ＢＬ」）と通信しており、さらに、
前記ＦＥＴのゲートが、書込みワードライン（「ＷＬｗ」）と通信している、請求項１９に記載のゲート制御ダイオード・メモリ・セル。
【請求項２１】
前記ビットラインが、単一読出し／書込み構成の別のＦＥＴのドレインと通信している組合せビットラインである、請求項２０に記載のゲート制御ダイオード・メモリ・セル。
【請求項２２】
前記ビットラインが、デュアル読出し／書込み構成の分離されたビットラインである、請求項２０に記載のゲート制御ダイオード・メモリ・セル。
【請求項２３】
前記ゲート制御ダイオードのゲートが、前記記憶セルの１つの端子を形成し、前記ゲート制御ダイオードのソースの少なくとも１つが、前記記憶セルのもう１つの端子を形成する、請求項１７に記載のゲート制御ダイオード・メモリ・セル。
【請求項２４】
前記第１のＦＥＴのドレインが、ビットライン（「ＢＬ」）と通信しており、さらに、
前記第１のＦＥＴのゲートが、書込みワードライン（「ＷＬｗ」）と通信している、請求項２３に記載のゲート制御ダイオード・メモリ・セル。
【請求項２５】
前記ゲート制御ダイオードのソースの少なくとも１つが、読出しワードライン（「ＷＬｒ」）と通信している、請求項２３に記載のゲート制御ダイオード・メモリ・セル。
【請求項２６】
前記ゲート制御ダイオードが、ＦＥＴを備える、請求項１に記載のゲート制御ダイオード・メモリ・セル。
【請求項２７】
前記ゲート制御ダイオード用の実現ＦＥＴのソースが、開いたままになっている、請求項２６に記載のゲート制御ダイオード・メモリ・セル。
【請求項２８】
前記ゲート制御ダイオード用の実現ＦＥＴのソースが、開いたままになっており、さらに、前記ゲート制御ダイオード用の実現ＦＥＴのドレインが、前記ゲート制御ダイオードのソースになる、請求項２６に記載のゲート制御ダイオード・メモリ・セル。
【請求項２９】
前記ゲート制御ダイオード用の実現ＦＥＴのドレインが、ゲート制御ダイオード用の実現ＦＥＴのソースに接続されている、請求項２６に記載のゲート制御ダイオード・メモリ・セル。
【請求項３０】
前記ゲート制御ダイオードが、少なくとも１つの「部分」ＦＥＴを備える、請求項１に記載のゲート制御ダイオード・メモリ・セル。
【請求項３１】
前記ゲート制御ダイオードＦＥＴのドレインが、開いたままになっていて、ゲートおよびソースを有する１つの「部分」ＦＥＴを形成する、請求項３０に記載のゲート制御ダイオード・メモリ・セル。
【請求項３２】
前記ゲート制御ダイオードＦＥＴのソースが、開いたままになっていて、ゲートおよびドレインを有する１つの「部分」ＦＥＴを形成し、前記ゲート制御ダイオードＦＥＴのドレインが、前記ゲート制御ダイオードのソースになる、請求項３０に記載のゲート制御ダイオード・メモリ・セル。
【請求項３３】
前記ゲート制御ダイオードＦＥＴのドレインが、前記ゲート制御ダイオードＦＥＴのソースに接続されて、並列に接続された２個の「部分」ＦＥＴを形成する、請求項３０に記載のゲート制御ダイオード・メモリ・セル。
【請求項３４】
少なくとも１つのスイッチング手段と、
前記少なくとも１つのスイッチング手段と通信する方向手段とを備えるゲート制御ダイオード・メモリ・セル。
【請求項３５】
前記方向手段の第１の端子が、前記スイッチング手段の第１の端子と通信している、請求項３４に記載のゲート制御ダイオード・メモリ・セル。
【請求項３６】
前記方向手段の前記第１の端子が、前記記憶セルの１つの端子を形成し、さらに、
前記方向手段の第２の端子が、前記記憶セルのもう１つの端子を形成する、請求項３５に記載のゲート制御ダイオード・メモリ・セル。
【請求項３７】
前記スイッチング手段の第２の端子が、ビットライン（「ＢＬ」）と通信しており、さらに、
前記スイッチング手段の第３の端子が、書込みワードライン（「ＷＬｗ」）と通信している、請求項３６に記載のゲート制御ダイオード・メモリ・セル。
【請求項３８】
前記方向手段の前記第２の端子が、読出しワードライン（「ＷＬｒ」）と通信している、請求項３６に記載のゲート制御ダイオード・メモリ・セル。
【請求項３９】
前記少なくとも１つのスイッチング手段が、第１および第２のスイッチング手段を備え、前記第１のスイッチング手段の第１の端子が前記第２のスイッチング手段の第３の端子と通信しており、さらに、
前記方向手段の前記第１の端子が、前記第１のスイッチング手段の前記第１の端子と通信している、請求項３４に記載のゲート制御ダイオード・メモリ・セル。
【請求項４０】
前記方向手段の前記第１の端子が、前記メモリ・セルの１つの端子を形成し、前記方向手段の前記第２の端子が、前記メモリ・セルのもう１つの端子を形成する、請求項３９に記載のゲート制御ダイオード・メモリ・セル。
【請求項４１】
前記第１のスイッチング手段の前記第２の端子が、ビットライン（「ＢＬ」）と通信しており、さらに、
前記第１のスイッチング手段の前記第３の端子が、書込みワードライン（「ＷＬｗ」）と通信している、請求項４０に記載のゲート制御ダイオード・メモリ・セル。
【請求項４２】
前記方向手段の前記第２の端子が、読出しワードライン（「ＷＬｒ」）と通信している、請求項４１に記載のゲート制御ダイオード・メモリ・セル。
【請求項４３】
前記方向手段の第３の端子が開いたままになっている、請求項４２に記載のゲート制御ダイオード・メモリ・セル。
【請求項４４】
前記方向手段の第３の端子が、前記方向手段の前記第２の端子に接続されている、請求項４２に記載のゲート制御ダイオード・メモリ・セル。
【請求項４５】
さらに、
ハイ電圧である前記ゲート制御ダイオードのゲートで１データを前記メモリ・セルに書き込んで、前記１データに対応する電荷を前記ゲートとチャネルの間の反転層に蓄積する１データ書込み手段と、
ロー電圧またはゼロ電圧である前記ゲート制御ダイオードのゲートで０データを前記メモリ・セルに書き込んで、前記０データに対応して電荷を前記ゲートとチャネルの間の反転層に実質的に蓄積しない０データ書込み手段とを備える、請求項３４に記載のゲート制御ダイオード・メモリ・セル。
【請求項４６】
前記メモリ・セル電圧が、読出し動作中に電圧利得を有する、請求項４５に記載のゲート制御ダイオード・メモリ・セル。
【請求項４７】
複数のゲート制御ダイオード・メモリ・セルを備え、前記複数のゲート制御メモリ・セルの各々が請求項１に記載の通りであるメモリ・アレイ。
【請求項４８】
前記アレイが、ゲート制御ダイオード・メモリ・セルの複数の行および複数の列を備える、請求項４７に記載のメモリ・アレイ。
【請求項４９】
前記複数のゲート制御ダイオード・メモリ・セルが、行に配列された２Ｔ１Ｄメモリ・セルを備え、行の少なくとも１部の各２Ｔ１Ｄメモリ・セルが、共通読出しデバイスＧＮＤ（接地）を共有する、請求項４７に記載のメモリ・アレイ。
【請求項５０】
前記少なくとも１つのトランジスタのソース端子を、ある電圧にバイアスすることができる、請求項４７に記載のメモリ・アレイ。
【請求項５１】
行の少なくとも一部の各２Ｔ１Ｄメモリ・セルが、共通バイアス電圧線を共有する、請求項４９に記載のメモリ・アレイ。
【請求項５２】
ゲート制御ダイオード・メモリ・セルに書き込む方法であって、前記ゲート制御ダイオードのソースはロー電圧であり、
ハイ電圧である前記ゲート制御ダイオードのゲートで１データを前記メモリ・セルに書き込んで、前記１データに対応する電荷を前記ゲートとチャネルの間の反転層に蓄積するステップと、
ロー電圧またはゼロ電圧である前記ゲート制御ダイオードのゲートで０データを前記メモリ・セルに書き込んで、前記０データに対応して電荷を前記ゲートとチャネルの間の反転層に実質的に蓄積しないステップとのうちの少なくとも１つを備える方法。
【請求項５３】
前記メモリ・セル電圧が、読出し動作中に電圧利得を有する、請求項５２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）に関し、より詳細には、改良された充電能力を有するメモリ・セルおよびアーキテクチャに関する。
【背景技術】
【０００２】
図1に示すように、従来の１トランジスタ・１コンデンサ（「１Ｔ１Ｃ」）ＤＲＡＭセルは、参照数字１０で全体的に示される。１Ｔ１ＣＤＲＡＭセル１０は、コンデンサ１３と通信しているトランジスタ１２を含む。時間に対するメモリ・セル電圧（「V_cell」）の対応するグラフを、参照数字１５で全体的に示す。読出し動作中に、メモリ・セルが読み出されさらにビットライン（「ＢＬ」）に接続されているとき、電荷はセルとＢＬの間で共有される。すなわちＢＬに放電される。その後、ＢＬ電圧と同じである定常状態セル電圧は、信号発生後、セルに蓄えられた電圧V_cell(C_cell/(C_cell+C_bl))に等しくなる。
【０００３】
１データの場合には電圧V_cell(1)がセルに蓄えられ、一方で、０データの場合には約０ボルトの電圧V_cell(0)がセルに蓄えられる。ここで、読出し動作前にＢＬは０に予め充電されると仮定するが、他の予備充電電圧も同様に考えることができる。比C_cell/(C_cell+C_bl)は転送比（「ＴＲ」）として知られており、１よりも小さい。このことは、読出し動作中にセルで電圧降下があることを意味する。検出時と読出し動作前のV_cell(0)およびV_cell(1)の差の比で求めたセルの利得（gain）はC_cell/(C_cell+C_bl)であり、したがってCell_利得<1である。さらに、読出し後、セル電圧を読出し前のレベルに回復するために、ライトバック（writeback）動作が必要である。
【０００４】
したがって、従来の１Ｔ１ＣＤＲＡＭセルでは、
V_cell_初期(0,1)  = V_cell_初期(1) - V_cell_初期(0)
= VBLH - ０
= VBLH
V_cell_最終(0,1)  = V_cell_最終(1) - V_cell_最終(0)
= VBLH C_cell / (C_cell+C_bl) - 0
= VBLH C_cell / (C_cell+C_bl)
Cell_利得         = V_cell_最終(0,1) / V_cell_初期(0,1)
= TR (転送比)
= C_cell / C_cell + C_bl)
< 1
【０００５】
図２に注意を向けると、従来の２トランジスタ・１コンデンサ（「２Ｔ１Ｃ」）ＤＲＡＭセルを全体的に参照数字２０で示す。２Ｔ１ＣＤＲＡＭセル２０は、コンデンサ２３および第２のトランジスタ２６と通信している第１のトランジスタ２２を含む。時間に対するV_cellの対応するグラフを全体的に参照数字２５で示す。読出し動作中に、セルは、読出しデバイスのＦＥＴゲートに接続されて、セル電圧が０データまたは１データを表す０であるかまたはハイであるかに依存して、検出用のＢＬにソース・ドレイン電流を発生する。セル電圧は読出し動作中ずっと同じであるので、読出し後にライトバックは必要でない。データが０であるか１であるかに無関係にセル電圧は同じにとどまっているので、検出時と読出し動作前のV_cell(0)とV_cell(1)の差の比で求めた利得は１であり、したがってCell_利得=1である。
【０００６】
したがって、従来の２Ｔ１ＣＤＲＡＭセルでは、
V_cell_初期(0,1)  = V_cell_初期(1) - V_cell_初期(0)
= VBLH - ０
= VBLH
V_cell_最終(0,1)  = V_cell_最終(1) - V_cell_最終(0)
= VBLH - 0
= VBLH
Cell_利得        = V_cell_最終(0,1) / V_cell_初期(0,1)
= 1
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、従来の１Ｔ１ＣＤＲＡＭに比較して必要とされているものは、（１）同じ量のセル・キャパシタンスおよびビットライン・キャパシタンスで従来の１Ｔ１Ｃの場合に比べて、Cell_利得をより高くすることができるか、または（２）従来の１Ｔ１ＣＤＲＡＭでは実現できなかった、Cell_利得を１よりも大きくできる新しいメモリ・セルである。
【０００８】
さらに、従来の２Ｔ１ＣＤＲＡＭに比較して必要とされているものは、Cell_利得を常に１よりも大きくすることができ、同時に従来の２Ｔ１Ｃの場合よりも約１桁大きな信号を実現する新しいメモリ・セルである。
【０００９】
従来技術のこれらおよび他の欠点および不都合に、本開示の実施例に従ったゲート制御ダイオード・メモリ・セルおよびアーキテクチャで対処する。
【課題を解決するための手段】
【００１０】
ゲート制御ダイオード・メモリ・セルを提供し、このゲート制御ダイオード・メモリ・セルは、電界効果トランジスタ（「ＦＥＴ」）のような１つまたは複数のトランジスタと、このＦＥＴと通信しているゲート制御ダイオードとを含み、ゲート制御ダイオードのゲートが第１のＦＥＴのソースと通信しており、ゲート制御ダイオードのゲートは、記憶セルの１つの端子を形成し、ゲート制御ダイオードのソースが記憶セルのもう１つの端子を形成し、第１のＦＥＴのドレインはビットライン（「ＢＬ」）と通信しており、第１のＦＥＴのゲートは書込みワードライン（「ＷＬｗ」）と通信しており、さらにゲート制御ダイオードのソースは読出しワードライン（「ＷＬｒ」）と通信している。
【００１１】
本開示のこれらおよび他の態様、特徴、および利点は、例示の実施例についての次の説明から明らかになるであろう。この説明は、添付の図面に関連して読むべきである。
【発明を実施するための最良の形態】
【００１２】
本開示は、以下の例示の図に従って、１トランジスタ・１ダイオード（「１Ｔ１Ｄ」）および２トランジスタ・１ダイオード（「２Ｔ１Ｄ」）のメモリ・セルおよびアーキテクチャを提供する。
【００１３】
従来、コンデンサに基づいたダイナミック・メモリ・セルは、読出し動作中に、電圧降下（１Ｔ１Ｃのような）を示すか、またはせいぜい、等しい電圧の保持（２ＴＩＣのような）を示した。読出し動作中にセル電圧を増大することができる新しいメモリ・セルを提供し、それによって、本開示に従ったセル構造で作られたダイナミック・メモリの検出信号、検出信号対雑音比、および検出速度を著しく改善する。以下の説明において、用語「記憶セル」はゲート制御ダイオードを意味し、また用語「メモリ・セル」は１Ｔ１Ｄデバイス全体または２Ｔ１Ｄデバイス全体を意味する。用語「ゲート制御ダイオード用の実現ＦＥＴ」、「ゲート制御ダイオード実現ＦＥＴ」または単に「ゲート制御ダイオードＦＥＴ」は、互換的に使用することができる。
【００１４】
図１に示すように、１トランジスタ・１ダイオード（「１Ｔ１Ｄ」）ＤＲＡＭセル用のゲート制御ダイオード・メモリ利得セルは、全体的に参照数字１１０で示す。１Ｔ１ＤＤＲＡＭセル１１０は、ゲート制御ダイオード１１４と通信しているトランジスタ１１２を含む。時間に対するV_cellの対応するグラフを、全体的に参照数字１１５で示す。前に背景技術の項で説明したセル１０とセル１１０との比較で、次の違いが明らかである。
【００１５】
【表１】
2005175494.tif 000003
【００１６】
図２では、２トランジスタ・１ダイオード（「２Ｔ１Ｄ」）ＤＲＡＭセル用のゲート制御ダイオード・メモリ利得セルを全体的に参照数字１２０で示す。２Ｔ１ＤＤＲＡＭセル１２０は、ゲート制御ダイオード１２４、および第２のトランジスタ１２６と通信している第１のトランジスタ１２２を含む。時間に対するV_cellの対応するグラフを、全体的に参照数字１２５で示す。前に背景技術の項で説明したセル２０とセル１２０との比較で、次の違いが明らかである。
【００１７】
【表２】
2005175494.tif 000004
【００１８】
図３に示すように、基本原理を説明するために、ゲート制御ダイオード信号増幅器（記憶を加えて）を、全体的に参照数字２００で示す。ゲート制御ダイオード信号増幅器２００はゲート制御ダイオード２２４を含み、さらに以下の特徴および特性を有する。
ゲート制御ダイオード高利得信号増大
・非直線性電圧増大
・電荷転送
【００１９】
VL_ハイを、ゲート制御ダイオードに加わるハイ信号の大きさとし、
VL_ローを、ゲート制御ダイオードに加わるロー信号の大きさとし、VL_ローは通常おおよそ０であり、
VLがVL_ハイのとき、Rc=Cg_gd（オン）/CLとし、
VLがVL_ローのとき、rc=Cg_gd（オフ）/CLとし、
VSを、ゲート制御ダイオードのソースに加えられた増大電圧の大きさとし、
dVinを、（ゲート制御ダイオードのゲートでの）０と１の間の入力信号の差とし、
dVoutを、（ゲート制御ダイオードのゲートでの）０と１の間の出力信号の差であり、信号増幅は増大信号ＶＳで制御されるとする。
dVout = VL_ハイ + VSRc / (1+Rc) - (VSrc /(1+rc) + VL_ロー)
dVin = VL_ハイ - VL_ロー
利得 = dVout/dVin 〜1 + VS/VL_ハイ
一般に、
Cg_gd(オン) >> CL >> Cg_gd(オフ)
Cg_gd(オフ) : CL : Cg_gd(オン) = 1 : 10 : 100
Rc >> 1 >> rc
VL_ロー 〜 ０
一般に、VS=1.2V、VL_ハイ=0.4、VL_ロー=0であり、
ゲート制御ダイオードを使用すると、利得＝４
直線コンデンサを使用すると、      利得＝１
【００２０】
図４では、２Ｔ１Ｄゲート制御ダイオード・メモリ・セルの回路図および動作原理を、全体的に参照数字２１０で示す。ゲート制御ダイオード・メモリ・セル２１０は、ゲート制御ダイオード２２４を含む。２Ｔ１Ｄゲート制御ダイオード・メモリ・セルの一部を、読出し動作中の電荷転送機構を説明するために示す。
【００２１】
図５では、２Ｔ１Ｄゲート制御ダイオード・メモリ・セルの回路図および動作原理を、全体的に参照数字２２０で示す。２Ｔ１Ｄゲート制御ダイオード・メモリ・セル２２０は、ゲート制御ダイオード２２４を含み、次の特性を示す。
Vg_iを、ゲート制御ダイオードのゲートの初期電圧とし、
Vg_fを、ゲート制御ダイオードのゲートの最終電圧とし、
Vt_gdを、ゲート制御ダイオードの閾値電圧とし（Vt_gdはゼロVtか、低Vtか、標準Vtかである）、
Vsを、ゲート制御ダイオードのソースに加えられる増大電圧とし、
Cg_gdを、ゲート制御ダイオード（gd）のゲート・ソース間キャパシタンスとし、
Cg_rgを、読出しデバイス（rg）のゲート・ソース間キャパシタンスとする。
【００２２】
ゲート制御ダイオード・メモリが読み出されるとき、２つの動作モードがある。すなわち、ゲート制御ダイオードの全ての電荷を転送して出す完全電荷転送と、限定電荷転送である。それぞれの場合の利得は、次のように導き出される。
Rc = Cg_gd / Cg_rg
Q_蓄積 = (Vg_i - Vt_gd) Cg_gd
１．完全電荷転送（Vg_f <= Vs + Vt_gd）
Q_転送 = (VG_f - Vt_rg) Cg_rg = Q_蓄積
Vg_f = Q_蓄積 / Cg_rg + Vt_rg = (Vg_i -Vt_gd) Cg_gd / Cg_rg + Vt_rg
Vg_f = Vg_i Rc + Vt_rg - Vt_gd Rc
利得 = Vg_f / Vg_i 〜1 + Rc    （Vt_rg > Vg_iで、Vt_gdおよびRcは小さい）
最大電荷転送Vg_f = Vs+Vg_gdで、
Rc = (Vs + Vt_gd - Vt_rg) / (Vg_i -Vt_gd)
２．限定電荷転送（Vg_f > Vs + Vt_gd）
Q_転送1 (Vs + Vt_gdまで) = (Vs + Vt_gd -Vt_rg) Cg_rg    (Cg_rgを充電)
Q_転送2 (Vs + Vt_gdより高く) = Q_蓄積 - Q_転送1    （Cg_gd+ Cg_rgを充電）
del_V1 = Vs + Vt_gd - Vt_rg
del_V2 = Q_転送2 / (Cg_gd + Cg_rg)
Vg_f = Vt_rg + del_V1 + del_V2 = (Vs +Vg_i) Rc / (1 + Rc) + Vt_rg / (1 + Rc) - Vt_gd
利得 = Vg_f / Vg_i 〜 (1 + Vs / Vg_i) Rc / (1+ Rc）      （Vt_gd < Vg_i, Rc >> 1)
【００２３】
図６に示すように、例示の単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セルの断面を、全体的に参照数字３００で示す。この例示の２Ｔ１Ｄセル３００は、ゲート制御ダイオード３２４を含み、金属コネクタを使用し、トレンチを使用して実現されている。ここで、ゲート制御ダイオード３２４は、浅いトレンチの形で実現され、ゲートは、下側をシリコンで隔てられ薄い酸化物で囲繞された円柱形ポリ・トレンチ（poly trench）で形成されている。理解すべきことであるが、ポリ・トレンチは任意の断面形状を有することができ、例示の円柱実施例に制限されない。単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セル３００は、次の特徴を有する。
ＮＤＲ２Ｔ１Ｄ二重利得ＤＲＡＭセル
・非破壊読み出し
・単一またはデュアルＲ／Ｗポート
・低ビットライン（ＢＬ）電圧（０．４Ｖ）
・低ワードライン(ＷＬ)電圧−電圧増大不要、小型ＷＬドライバ（１Ｖ）
・読出しデバイスの利得（電流）
・セルの利得：コンデンサ電圧０〜０．４Ｖから０．０５〜１．３Ｖ、利得＝１．２５／０．４＝３．１
・漏れ電流およびトンネル電流を減少するように、Rgate（読出しゲート）およびWgate（書込みゲート）の厚い酸化膜、高Ｖｔ
・待機中に、ＢＬは接地されて、最小ＢＬ漏れ電流
・読出しのために、ＢＬはＶＢＬＨ（０．４Ｖ）に予め充電される
・ゲート・トンネル漏れを最小限にする厚い酸化膜ＦＥＴ
・待機チャネル漏れを最小限にするために、負のワードライン（ＷＬｗ）（−０．５Ｖ）を使用可能
・Cg_cell〜10〜20×Cg_読出しデバイス
【００２４】
図７に示すように、例示の単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セルの断面を、全体的に参照数字３５０で示す。この例示の２Ｔ１Ｄセル３５０は、ゲート制御ダイオード３７４を含み、他のコネクタを使用し、トレンチを使用して実現されている。ここで、ゲート制御ダイオード３７４は、浅いトレンチの形で実現され、ゲートは、下側をシリコンで隔てられ薄い酸化物で囲繞された円柱形ポリ・トレンチで形成されている。理解されることであるが、ポリ・トレンチは任意の断面形状を有することができ、例示の円柱実施例に制限されない。単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セル３５０は、次の特徴を有する。
２Ｔ１Ｄ二重利得ＤＲＡＭセル
・非破壊読み出し
・単一またはデュアルＲ／Ｗポート
・低ビットライン（ＢＬ）電圧（０．４Ｖ）
・低ワードライン(ＷＬ)電圧−電圧増大不要、小型ＷＬドライバ（１Ｖ）
・読出しデバイスの利得（電流）
・セルの利得：コンデンサ電圧０〜０．４Ｖから０．０５〜１．３Ｖ、利得＝１．２５／０．４＝３．１
・漏れ電流およびトンネル電流を減少するように、RgateおよびWgateの厚い酸化膜、高Ｖｔ
・待機中に、ＢＬは接地されて、最小ＢＬ漏れ電流
・読出しのために、ＢＬはＶＢＬＨ（０．４Ｖ）に予め充電される
・ゲート・トンネル漏れを最小限にする厚い酸化膜ＦＥＴ
・待機チャネル漏れを最小限にするために、負のワードライン（ＷＬｗ）（−０．５Ｖ）を使用可能
・Cg_cell〜10〜20×Cg_読出しデバイス
【００２５】
図８では、例示の単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セルの断面を、全体的に参照数字４００で示す。この例示の２Ｔ１Ｄセル４００は、ゲート制御ダイオード４２４を含み、プレーナ・コンデンサを使用して実現される。ゲート制御ダイオード４２４は、プレーナ・シリコン・オン・インシュレータ（ＳＯＩ）技術を使用して実現され、ゲートは、拡散領域の上にある。第１のＦＥＴのソースと図示のゲート制御ダイオードのゲートの間の接続は、直接金属コネクタ（ＭＣＢＡＲ）に基づいているが、共通接続は最低レベルの金属に基づき、さらにコンタクトは図６に示すように使用することができる。単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セル４００は、次の特徴を有する。
２Ｔ１Ｄ二重利得ＤＲＡＭセル
・非破壊読み出し
・単一またはデュアルＲ／Ｗポート
・低ビットライン（ＢＬ）電圧（０．４Ｖ）
・低ワードライン(ＷＬ)電圧−電圧増大不要、小型ＷＬドライバ（１Ｖ）
・読出しデバイスの利得（電流）
・セルの利得：コンデンサ電圧０〜０．４Ｖから０．０５〜１．３Ｖ、利得＝１．２５／０．４＝３．１
・漏れ電流およびトンネル電流を減少するように、RgateおよびWgateの厚い酸化膜、高Ｖｔ
・待機中に、ＢＬは接地されて、最小ＢＬ漏れ電流
・読出しのために、ＢＬはＶＢＬＨ（０．４Ｖ）に予め充電される
・ゲート・トンネル漏れを最小限にする厚い酸化膜ＦＥＴ
・待機チャネル漏れを最小限にするために、負のワードライン（ＷＬｗ）（−０．５Ｖ）を使用可能
・Cg_cell〜10〜20×Cg_読出しデバイス
【００２６】
次に図９では、単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セルの実施例を全体的に参照数字４５０で示し、この実施例では、ゲート制御ダイオードはプレーナ・バルク・シリコン技術を使用して実現され、ｐウェル分離のために随意のｎ分離帯域がトリプル・ウェルの実現で使用されている。ゲート制御ダイオード・メモリ・セル４５０は、図８のゲート制御ダイオード・メモリ・セル４００に関して上で説明したのと同じ一般的な特性を有し、二重の説明は省略する。ゲート制御ダイオード・メモリ・セル４５０は、ゲート制御ダイオード４７４を含む。図８のゲート制御ダイオード・メモリ・セル４００と違って、図９のゲート制御ダイオード・メモリ・セル４５０は、ｐウェル分離のために、ｐウェル４６２とｐ基板４６４との間に配置された随意のｎ分離帯域４６０を含む。
【００２７】
図１０に示すように、ゲート制御ダイオードをプレーナかトレンチかどちらかで実現するための２Ｔ１Ｄメモリ・セルの例示の配置を、全体的に参照数字６００で示す。２Ｔ１Ｄメモリ・セル配置６００は、ゲート制御ダイオード・トレンチ領域６４０を含み、この領域６４０は平板状の場合よりも小さく、書込みデバイスのソースから記憶ノードのゲートへの直接コンタクト（ＭＣＢＡＲ）を含む。２Ｔ１Ｄメモリ・セル配置６００はさらに、記憶セル・コンタクト領域６４１への書込みデバイスを含む。
【００２８】
図１１では、ゲート制御ダイオードをプレーナかトレンチかどちらかで実現するためのデュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セルの例示の配置を、全体的に参照数字６１０で示す。デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セル配置６１０は、ゲート制御ダイオード・トレンチ領域６４２を含み、この領域６４２はプレーナの場合よりも小さく、書込みデバイスのソースから記憶ノードのゲートへの直接コンタクト（ＭＣＢＡＲ）を含む。デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セル配置６１０はさらに、記憶セル・コンタクト領域６４３への書込みデバイスを含む。
【００２９】
図１２では、図５に示す２２０のような２Ｔ１Ｄメモリ・セルのシミュレーション波形のグラフを、全体的に参照数字８００で示す。書込み１、読出し１、書込み０、読出し０、．．．の結果として得られたシミュレーション波形を示す。２Ｔ１Ｄメモリ・セルは次の特性を示す。ＶＢＬＨ＝０．４Ｖ、ＶＷＬＷ＝０〜１．０Ｖ、ＶＷＬＲ＝０〜１．０Ｖ、Ｖｃｅｌｌ＝０．０〜０．４Ｖ（記憶）、０．０５〜１．３Ｖ（読出し）、ゲート制御ダイオード・セル：０．６μ×１．５μ（トレンチ）、ゼロＶｔ、読出しデバイス：０．２８μ×０．１２μ、ＢＬｃａｐ〜１６０ｆＦ（２５６セルのビットライン）、９０ｎｍ技術、Ｒ、Ｗ、ＮＦＥＴ：Ｖｔ＝０．６Ｖ、厚い酸化膜、Rc=Cg_gd/Cg_rg=27、利得＝１．２５／０．４＝３．１。グラフ８００は、ワードライン波形８８０およびセンス増幅出力波形８８２を含む。
【００３０】
図１３に示すように、２Ｔ１Ｄメモリ・セルの例示のデュアルＲ／Ｗポート・アレイを、全体的に参照数字９００で示し、このアレイは、デュアル・ポート・ビットライン９１０（具体的には書込み用ビットライン９１５（ＢＬｗ）および読出し用ビットライン９１７（ＢＬｒ））およびワードライン９２０（具体的には書込み用ワードライン（ＷＬｗ）９２５および読出し用ワードライン（ＷＬｒ）９２７）を有し、ワードライン・ドライバ９２２、ゲート制御ダイオード９２４、および主センス増幅器９３０を含む。
【００３１】
図１４に注意を向けると、２Ｔ１Ｄメモリ・セルの他の例示のデュアルＲ／Ｗポート・アレイを、全体的に参照数字１０００で示し、このアレイは、デュアル・ポート・ビットライン１０１０、ワードライン１０２０を有し、ワードライン・ドライバ１０２２、ゲート制御ダイオード１０２４、および主センス増幅器１０３０を含む。これは２Ｔ１Ｄメモリ・セルのアレイの一種であり、このアレイでは、同じ読出しワードラインに沿ったいくつかの読出しデバイス（例えば、８個）が、共有カットオフＮＦＥＴデバイス１０４２を介して共通接地線１０４０を共有している。この共有カットオフＮＦＥＴデバイス１０４２は、活動状態の行をオンにするだけである。このアレイは、必要な接地線がより少ないので、面積が小さくなるという利点を有する。さらに、全ての他の行の非活動状態の読出しデバイスはカットオフＮＦＥＴによって遮断されるので、カットオフ・デバイスのために、高Ｖｔを使用する必要がなく（標準Ｖｔを使用して）、読出しデバイスのＶｔをより低くすることできるようになる。それによって、ビットラインの漏れの可能性をなくする。この実施では、アレイの全てのデバイスは、高ＶｔのＮＦＥＴよりも低い閾値電圧を有する標準ＶｔのＮＦＥＴであってよい。
【００３２】
図１５では、２Ｔ１Ｄメモリ・セルの他の例示の実施例を、全体的に参照数字１１００で示し、この実施例では、読出しデバイスのソースはバイアス電圧（Ｖｂｉａｓ）に接続されている。図２の２Ｔ１ＤＤＲＡＭセル１２０に非常によく似て、２Ｔ１Ｄメモリ・セル１１１０は、ゲート制御ダイオード１１１４および第２のトランジスタ１１１６と通信している第１のトランジスタ１１１２を含み、第１のトランジスタ１１１２および第２のトランジスタ１１１６のドレインは共通のビットラインＢＬに接続されている。比較では、図５の２Ｔ１ＤＤＲＡＭセル２２０に非常によく似て、２Ｔ１Ｄメモリ・セル１１２０は、ゲート制御ダイオード１１２４および第２のトランジスタ１１２６と通信している第１のトランジスタ１１２２を含み、第１のトランジスタ１１２２のドレインは書込みビットラインＢＬｗに接続され、第２のトランジスタ１１２６のドレインは読出しビットラインＢＬｒに接続されている。正バイアス電圧（Ｖｂｉａｓ）の場合、読出しデバイスの閾値電圧（Vt_rg）は、Ｖｂｉａｓの値だけ減少させることができる。その結果として、高Ｖｔデバイスの代わりに、標準Ｖｔデバイスを読出しデバイスおよび書込みデバイスに使用することができる。近接するデバイスを同じ打ち込み領域にひとまとめにして配置面積を最小限にすることができるように、近接するデバイスが同じ閾値電圧を有することが有利である。この「Ｖｂｉａｓ」実施例の例示の動作電圧は次の通りである。Ｖｂｉａｓ＝０．４Ｖおよび閾値電圧約０．２Ｖの標準ＶｔＦＥＴを、書込みデバイスおよび読出しデバイスに使用することができる。
【００３３】
図１６に示すように、図１５の２Ｔ１Ｄメモリ・セルのアレイ構造を、全体的に参照数字１１５０で示す。このアレイ構造１１５０は、直接共有接地方式または共有Ｖｂｉａｓ線方式を使用し、デュアル・ポート・ビットライン１１６０、ワードライン１１７０を含み、ワードライン・ドライバ１１７２、ゲート制御ダイオード１１７４、および主センス増幅器１１８０を含む。これは２Ｔ１Ｄメモリ・セルのアレイの一種であり、このアレイでは、同じ読出しワードラインに沿ったいくつかの読出しデバイス（例えば、８個）が、共通接地線１１９０を共有している。理解されるであろうが、ワードライン方向のいくつかのメモリ・セルの中で接地線を共有するという概念は、カットオフ・デバイスを使用しない図１３に示すような２Ｔ１Ｄアレイ構造および図１５に示すような２Ｔ１Ｄメモリ・セルに応用することができる。ワードライン方向のいくつかのメモリ・セルのソース端子は、ワードライン方向で局部的に接続され、そしてビットライン方向に直交して走っている共通接地線または共通バイアス電圧線（Ｖｂｉａｓ）に直接接続される（カットオフ・デバイス無しで）。この直接共有接地線方式または直接共有バイアス電圧線のアレイ構造は、図１６に示す通りである。
【００３４】
図１７では、プレーナ・ゲート制御ダイオードを有する２デュアル・ポート（Ｒ／Ｗ）２Ｔ１Ｄメモリ・セルの例示の配置を、全体的に参照数字１２００で示す。ここで、図１４のＧＮＤ（接地）１０４０のような読出しデバイスＧＮＤは、２Ｔ１Ｄセルの行の間で共有される。
【００３５】
次に図１８では、図１４の２Ｔ１Ｄデュアル・ポートＲ／Ｗアレイ１０００のシミュレーション波形を、セル読出し波形１３１０と共に、全体的に参照数字１３００で示す。２つの異なるＷＬおよび２つの異なるＢＬの４つの２Ｔ１Ｄセルが、パターン０１、１１で連続して書き込まれ、また読み出される。ここで、図１４の２Ｔ１ＤデュアルＲ／Ｗポート・アレイ１０００は次の特徴を示す。ＶＢＬＨ＝０．６５Ｖ、ＶＷＬＷ＝−０．４〜１．２Ｖ、ＶＷＬＲ＝０〜１．２Ｖ、Ｖｃｅｌｌ＝０．０〜０．６Ｖ（記憶）、０．０５〜１．３５Ｖ（読出し）、ゲート制御ダイオード・セル：平板状、０．７２μ×０．３５μ、ゼロＶｔ、読出しデバイス：０．２８μ×０．１２μ、書込みデバイス：０．２８μ×０．１６μ、１２０ｎｍ技術、Ｒ、Ｗ、ＮＦＥＴ：Ｖｔ＝０．６Ｖ、Ｒｃ＝Cg_gd/Cg_rg＝７．５、利得＝１．３／０．６＝２．１。
【００３６】
図１９に示すように、バルク・シリコン／ＳＯＩの例示のｎ型ゲート制御ダイオード・プレーナ構造を、全体的に参照数字１４００で示す。実現ＦＥＴで開いたドレインを有するゲート制御ダイオードは、参照数字１４１４で示され、ゲート端子１４１６およびソース端子１４１８を含む。実現ＦＥＴの開いたドレインおよび随意のｎ分離帯域１４２９を有するゲート制御ダイオードは、参照数字１４２４で示され、ゲート端子１４２６およびソース端子１４２８を含む。実現ＦＥＴの開いたドレインおよび絶縁物１４３７を有するゲート制御ダイオードは、参照数字１４３４で示され、ゲート端子１４３６およびソース端子１４３８を含む。
【００３７】
実現ＦＥＴのドレインがソースに短絡されているゲート制御ダイオードは、参照数字１４６４で示され、ソース端子１４６８、ゲート端子１４６６、および実現ＦＥＴでソース端子１４６８に短絡されたドレイン端子１４６５を含む。ソースに短絡された実現ＦＥＴのドレインおよび随意のｎ分離帯域１４７９を有するゲート制御ダイオードは、参照数字１４７４で示され、ソース端子１４７８、ゲート端子１４７６、およびソース端子１４７８に短絡された実現ＦＥＴのドレイン端子１４７５を含む。ソースに短絡された実現ＦＥＴのドレインおよび絶縁物１４８７を有するゲート制御ダイオードは、参照数字１４８４で示され、ソース端子１４８８、ゲート端子１４８６、およびソース端子１４８８に短絡された実現ＦＥＴのドレイン端子１４８５を含む。
【００３８】
図２０では、バルク・シリコン／ＳＯＩの例示のｐ型ゲート制御ダイオード・プレーナ構造を、全体的に参照数字１５００で示す。実現ＦＥＴで開いたドレインを有するゲート制御ダイオードは、参照数字１５１４で示され、ゲート端子１５１６およびソース端子１５１８を含む。実現ＦＥＴの開いたドレインおよびバルクｐ基板１５２３を有するゲート制御ダイオードは、参照数字１５２４で示され、ゲート端子１５２６およびソース端子１５２８を含む。実現ＦＥＴの開いたドレインおよび絶縁物１５３７を有するゲート制御ダイオードは、参照数字１５３４で示され、ゲート端子１５３６およびソース端子１５３８を含む。
【００３９】
実現ＦＥＴのドレインがソースに短絡されているゲート制御ダイオードは、参照数字１５６４で示され、ソース端子１５６８、ゲート端子１５６６、およびソース端子１５６８に短絡された実現ＦＥＴのドレイン端子１５６５を含む。ソースに短絡された実現ＦＥＴのドレインおよびバルクｐ基板１５７３を有するゲート制御ダイオードは、参照数字１５７４で示され、ソース端子１５７８、ゲート端子１５７６、およびソース端子１５７８に短絡された実現ＦＥＴのドレイン端子１５７５を含む。ソースに短絡された実現ＦＥＴのドレインおよび絶縁物１５８７を有するゲート制御ダイオードは、参照数字１５８４で示され、ソース端子１５８８、ゲート端子１５８６、およびソース端子１５８８に短絡された実現ＦＥＴのドレイン端子１５８５を含む。
【００４０】
図２１に示すように、単一／デュアルＲ／Ｗポートを有する他の例示の２Ｔ１Ｄゲート制御ダイオード・プレーナ・メモリ・セル構造を、全体的に参照数字１６００で示す。２Ｔ１Ｄゲート制御ダイオード平板状メモリ・セル構造１６００は、ゲート制御ダイオード１６２４を含む。ここで、例示の２Ｔ１Ｄゲート制御ダイオード・プレーナ・（またはトレンチ）メモリ・セルは次の特性を有することができる。非破壊読み出し；単一またはデュアルＲ／Ｗポートまたは複数Ｒ／Ｗポート；低ビットライン（ＢＬ）電圧（約０．４Ｖ）；低ワードライン(ＷＬ)電圧−電圧増大不要（約１Ｖ）、小型ＷＬドライバ；読出しデバイスの利得（電流）；セルの利得：コンデンサ電圧約０〜０．４Ｖから約０．０５〜１．３Ｖ、利得＝１．２５／０．４＝３．１；漏れ電流およびトンネル電流を減少するように、ＲｇａｔｅおよびＷｇａｔｅの厚い酸化膜、高Ｖｔ；待機中に、ＢＬは接地されて、最小ＢＬ漏れ電流；読出しのために、ＢＬはＶＢＬＨ（約０．４Ｖ）に予め充電される；ゲート・トンネル漏れを最小限にする厚い酸化膜ＦＥＴ；待機チャネル漏れを最小限にするために、負のワードライン（ＷＬｗ）（約−０．５Ｖ）を使用可能；およびCg_rgの約１０〜２０倍のCg_cell。
【００４１】
次に図２２では、単一／デュアルＲ／Ｗポートおよび随意のｎ分離帯域を有する他の例示の２Ｔ１Ｄゲート制御ダイオード・プレーナ・メモリ・セル構造を、全体的に参照数字１７００で示す。２Ｔ１Ｄゲート制御ダイオード・プレーナ・メモリ・セル構造１７００は、ゲート制御ダイオード１７２４を含む。ここで、随意のｎ分離帯域を有する例示の２Ｔ１Ｄゲート制御ダイオード・プレーナ・（またはトレンチ）メモリ・セルは、図２１の例示の２Ｔ１Ｄゲート制御ダイオード平板状メモリ・セル１６００について上で説明したものと同じ一般的な特性を有することができる。
【００４２】
このように、本開示の実施例は新しいゲート制御ダイオード・メモリ・セルを提供し、このメモリ・セルは、ゲートが記憶セルの一方の端子を形成し、ソースが記憶セルの他方の端子を形成する「部分」電界効果トランジスタ（「ＦＥＴ」）を含む。ゲート制御ダイオードは、ＦＥＴのドレインが開いたままになっているかまたは従来ＦＥＴのドレインがソースに接続されている「部分」従来電界効果トランジスタとして実現することができ、並列に接続された２個の「部分」電界効果トランジスタ、または並列に接続された２個のゲート制御ダイオードとして機能する。並列ゲート制御ダイオードは、ゲート・ダイオードと交換可能に使用される。従来のダイナミック・メモリ・セルが行うことに比べて、ゲート制御ダイオードが読出し／書込み動作中に行うことは純粋な記憶コンデンサを超えている。従来の１Ｔ１Ｃメモリ・セルでの電圧降下または従来の２Ｔ１Ｃの場合の一定セル電圧に比べて、ゲート制御デバイスは、読出し動作中にメモリ・セル電圧が電圧利得（すなわち、１より大きい）を有することができるようにする追加の興味ある特性を示す。この特性は、セルが読み出されるとき直線的な電圧等化条件を満たすように、従来の記憶コンデンサのように電荷を共有するのではなく、ゲート制御ダイオード・メモリ・セルに蓄えられた電荷の実質的に一部または全てを、ビットラインおよび検出回路のような対応する接続回路に転送して出すことで達成される。
【００４３】
電荷がオン・ゲート電圧を有するＦＥＴの反転層に蓄積されているオン蓄積状態から、ＦＥＴがオフでＦＥＴチャネルに電荷が無いかまたは蓄積された電荷の量が数桁小さくなっているオフ使用状態に、ゲート制御ダイオードが切り換わるとき、ゲート制御ダイオード・メモリ・セルの蓄積電荷は、接続された近接回路（１Ｔ１Ｄメモリ・セルのビットライン、または２Ｔ１Ｄメモリ・セルの読出しデバイスのゲートのような）に非直線動作で転送される。完全な電荷転送は、読出し動作中のセル電圧利得によっている。ゲート制御ダイオード・メモリ・セルは、図１の参照数字１１０で全体的に示したように、１Ｔ１ＤＤＲＡＭとして構成することができ、または、図２の参照数字１２０で全体的に示したように、２Ｔ１ＤＤＲＡＭとして構成することができる。
【００４４】
図１の右手側の部分図１１０および図２の右手側の部分図１２０は、それぞれ１Ｔ１Ｄ構成および２Ｔ１Ｄ構成のゲート制御ダイオードを使用するメモリ・セル構造の回路図を示す。ゲート制御ダイオードのゲートは、メモリ・セルの記憶ノードを形成する。１データがゲート・コンデンサに記憶されたとき、ゲート電圧は、V_cell(1)でハイ、すなわち一般にＶＢＬＨである。０データが記憶されたとき、ゲート電圧は、V_cell(0)でロー、通常０であり、ゲート閾値電圧よりも小さく、ゲート・キャパシタンスはほぼゼロであるか、または１データの場合のキャパシタンスより１桁小さい。ゲートのこの遥かに小さなキャパシタンスは、ゲート制御ダイオードのゲートとソースの間の重なりキャパシタンスおよび周囲の浮遊キャパシタンスで構成される二次効果に主によっている。
【００４５】
指摘すべきことであるが、０データの場合のより小さなキャパシタンスは、電圧利得を達成するために、１データの場合のキャパシタンスよりも正確に１桁小さい必要はない。１データのキャパシタンスに対して、数桁小さくても、ほんの僅か小さくても、または同等であってもよい。１データと０データのキャパシタンスの比は、以前に説明したように、ゲート制御ダイオードの利得に影響を及ぼすかもしれないが、基本的な動作および機能に影響を及ぼさない。「より小さな桁」の記述は、ゲート制御ダイオードの設計の一般的な設計例示として使用される。
【００４６】
書込み動作または記憶期間中に、ゲート制御ダイオードのソースはロー電圧、すなわち０であるか、または接地されている。V_cell(1)または一般にＶＢＬＨであるハイのゲート制御ダイオードのゲートで１データをセルに書き込む場合、蓄積される電荷Q_cell(1)は、(V_cell(1)-Vt_cell)C_cellである。ここで、Vt_cellまたはVt_gdはゲート制御ダイオードの閾値電圧であり、C_cellはオン・ゲート・キャパシタンスである。記憶のためにより多くの電荷がセルに書き込まれ、検出のためにより多くの信号が得られるように、Ｖｔを小さくすることが有利である。したがって、ゼロＶｔデバイスまたは低Ｖｔデバイスを使用することができる。電荷Q_cell(1)は、１データに対応し、ゲートとチャネルの間の反転層に蓄えられる。０データの場合、蓄積された電荷Q_cell(0)は無視できるほどであるか、または０であり、ゲート・キャパシタンスはほぼゼロであるか、または１データの場合のキャパシタンスよりも１桁小さい。メモリ・セルは、読出しおよび書込みのためにオン／オフするワードライン（「ＷＬ」）制御ゲートのようなスイッチを介して、図１の１Ｔ１ＤＤＲＡＭ１１０の場合にはビットライン（「ＢＬ」）に接続され、または図２の２Ｔ１Ｄセル１２０の場合には読出しデバイスのゲートに直接接続される。図１および図２の左部分は、それぞれ、従来の１Ｔ１ＣＤＲＡＭ（参照数字１０）および２Ｔ１ＣＤＲＡＭ（参照数字２０）の場合の標準コンデンサの使用を示す。
【００４７】
読出し動作中に、メモリ・セルの他方の端子すなわちゲート制御ダイオードのソースは、ゲート制御ダイオードの最終ゲート電圧に加えて、ゲート制御ダイオードの閾値電圧Ｖｔよりも高い電圧だけ持ち上げられて、ゲート制御ダイオードをオフにする。
Vs_gd>Vg_gd-Vt_gd        （1a）
その後、ゲート制御ダイオードのゲートと記憶データを保持するチャネルの間の反転層に蓄積された電荷は、接続コンデンサに転送される。この接続コンデンサは、ゲート制御ダイオードのゲートの関連し浮遊キャパシタンス（C_浮遊）に接続されるほかに、（１）図１の１Ｔ１ＤＤＲＡＭ１１０の場合の接続ＢＬか（ＷＬ制御ゲートが開いていると想定して）、または（２）図２の２Ｔ１ＤＤＲＡＭ１２０の場合の読出しデバイスのＦＥＴゲートかどちらかに接続される。
【００４８】
２Ｔ１Ｄメモリ・セルの場合、読出しデバイスのゲート・キャパシタンス（Cg_rg）は、それ自体、ゲート制御ダイオードに蓄えられた電圧に依存している。上述の結合された接続キャパシタンスは、解析では１つのキャパシタンスC_負荷として考えることができ、時には、Cg_rgと互換的に使用される。すなわち、C_負荷=Cg_rg+C_浮遊、C_負荷〜Cg_rg。
【００４９】
読出し動作中にセル電圧を増大させて遥かに大きな信号を実現することができるようになるのは、従来技術のような電荷等化または電荷共有によってではなく、この完全電荷転送によってである。１データの場合にゲート制御ダイオードに蓄積される電荷は、次式で与えられる。
Q_蓄積 = (Vg_gd_初期 - Vt_gd) Cg_gd        (1b)
【００５０】
式（１ａ）の条件の下で完全電荷転送であるゲート制御ダイオードからの電荷転送は、次式で与えられる。
Q_転送 = Q_蓄積        (1c)
【００５１】
このように、Cg_gdはゲート電圧の関数であり、そして、ゲート制御ダイオードのソース電圧Vs_gdが式（１ａ）で記述されるように十分に高く設定される限りにおいて、ゲート制御ダイオードに蓄積され転送される電荷は最終ゲート電圧に無関係である。これが完全電荷転送と呼ばれる。式（１ａ）で設定される完全電荷転送条件が成り立たない場合、電荷転送動作は限定電荷転送モードになる。この限定電荷転送モードでは、Vs_gdおよびVg_gd_初期で決定される特定の初期電荷量が、ゲート制御ダイオードから、読出しデバイス、ビットライン、および同様なもののような接続ノードに転送される。残りの電荷は、ゲート制御ダイオードと接続ノードで共有される。
【００５２】
ここでゲート制御ダイオード・メモリ・セルの動作原理を説明する。図５を再び参照して、ゲート制御ダイオード・メモリ・セルの回路図は、２Ｔ１Ｄメモリ・セル・アレイでのゲート制御ダイオード・メモリ・セルの動作を説明するのに有用である。図５に示すように、各メモリ・セルに入っていく書込み用（ＷＬｗ）と読出し用（ＷＬｒ）の２つのワードラインがある。また、同じセルに入る書込み用（ＢＬｗ）と読出し用（ＢＬｒ）の２つのビットラインがある。読出しおよび書込みに別個のビットラインがある場合、それは読出し／書込みデュアル・ポート・メモリ・セルである。
【００５３】
図２に示すように、２つのビットラインを単一ビットラインに組み合わせることができ、その結果として、単一ポート・メモリ・セルが得られる。２ポート・メモリ・セルは、より多くの配線面積を必要とするが、１つのワードラインのメモリ・セルの組と別のワードラインの別のメモリ・セルの組を同時に読出したり書き込んだりすることができるので、最大メモリ読出し書込みデータ処理能力が倍になる。しかし一方で、単一ポート・メモリ・セルでは、読出し動作と書込み動作は完全に切り離されなければならないので、結果として、読出し書込みデータ処理能力がより小さくなる。両方の場合のゲート制御ダイオードの動作原理に違いはない。
【００５４】
ゲート制御ダイオードの読出し／書込み動作は以前に説明した。この２Ｔ１Ｄメモリ・セルの関係では、書込み動作の場合、ビットライン上の０データまたは１データ（ＶＢＬＨ）が、書込みデバイス（これのゲートがＷＬｗに接続されている）を介してゲート制御ダイオードのゲートに書き込まれるように、ワードラインＷＬｗはローからハイ（ＶＷＬＨ）に持ち上げられる。一般に、それらが関係する技術レベルに関して、ＶＷＬＨ＝１〜１．２Ｖ、ＶＢＬＨ＝０．４Ｖ、Ｖｔ＿書込みデバイス＝０．５Ｖである。この種のメモリ・セルをドライブするには小さなワードライン電圧で十分であり、従来のＤＲＡＭの大きな電圧増大ワードライン・ドライバに比べて、非常に面積効率のよいワードライン・ドライバがもたらされる。
【００５５】
図３および図４で図示したように、ゲート制御ダイオードの信号増幅をここで考察する。読出し動作では、ワードラインＷＬｒに接続されたゲート制御ダイオードのソースは、ロー（ＧＮＤ）からハイ（ＶＷＬＨ）に持ち上げられる。０データがメモリ・セルに記憶されたとき、ゲート制御ダイオードに蓄積された電荷はゼロであるかまたは非常に僅かであり、ゲート制御ダイオードの両端間のキャパシタンスは非常に小さい。ＷＬｒが持ち上げられたとき、結合効果が非常に小さいので、記憶ノード（ゲート制御ダイオードのゲート）の電圧の増加は非常に僅かであるにすぎない。０データの結合効果は、ゲート制御ダイオード・キャパシタンス（ほとんどゼロ、またはより小さな桁である）と接続ノードの結合負荷および浮遊キャパシタンスとによってゲート制御ダイオードのゲートに対して形成された電圧分割器から生じ、結合負荷および浮遊キャパシタンス部分の方が大きく、たとえば一般に１０対１である。０データ読出しでの記憶ノードの電圧増加は非常に小さく、ＶＷＬＨ／１０の程度（約１００ｍＶ）である。１データ（ＶＢＬＨ）がメモリ・セルに記憶されたとき、ゲート制御ダイオードに蓄積された電荷（Ｑ＿蓄積）は多く、ゲート制御ダイオードの両端間のキャパシタンスは大きい。ＷＬｒが持ち上げられるとき、したがってゲート制御ダイオードのソース電圧（Ｖｓ）が持ち上げられるとき、記憶ノードの電圧（Ｖｇ）は増大されて、次式で与えられる。
Vg_f = Vscc + Vg_i                 （2a）
cc = Cg_gd / (Cg_gd + C_負荷)      （2b）
ここで、ｃｃは、ゲート制御ダイオードのゲート−ソース間キャパシタンス（Cg_gd）と接続ノードの結合負荷キャパシタンス（C_負荷）によってゲート制御ダイオードのゲートに対して形成された電圧分割器の結合係数であり、Vg_iはゲート制御ダイオードのゲート（記憶ノード）の初期電圧Vgであり、Vg_fは、WLrの電圧が持ち上げられた後の電圧Vgである。
【００５６】
Cg_gdは２つの部分を持つと考えられる。すなわち、浮遊ゲート−ソース重なりキャパシタンス（Cs_gd）と、ＦＥＴ反転チャネルに対して酸化物キャパシタンスで形成される可変ゲート・キャパシタンス（Cg_gd'）である。ゲート制御ダイオードのVgsがVt（オフ）より下からVt（オン）より遥かに上まで変化するとき、Cg_gd'は数桁変化する。浮遊ゲート−ソース重なりキャパシタンスは、ゲート制御ダイオード・オフ・キャパシタンス（Cg_gd（オフ））と考えることができ、ゲート制御ダイオードがチャネルに蓄積する電荷が無視できるほどであるかまたは無いとき、その値は小さい。ゲート制御ダイオードが完全にオンであるとき、キャパシタンスCg_gdはゲート制御ダイオード・オン・キャパシタンス（Cg_gd（オン））であり、ゲート制御ダイオードは反転層に十分な量の電荷を蓄積する。その結果、Cg_gd（オフ）=Cs_gd、Cg_gd（オン）=Cs_gd+Cox_gdである。ここで、Cox_gdは、ゲート制御ダイオードの全ゲート酸化物キャパシタンスである。
【００５７】
ゲート制御ダイオード信号増幅の基本動作原理は、図３に要約する。オン／オフ・ゲート制御ダイオードのキャパシタンス、負荷キャパシタンスC_負荷、Cg_rgは、限定ではないが一般的に、次の関係がある。
Cg_gd(オン) > C_負荷、Cg_rg >> Cg_gd(オフ)
一般に、
Cg_gd(オフ) : C_負荷 : Cg_gd = 1 : 10 : 100
VWLH = 1V、VBLH = 0.4V
【００５８】
再び図３を参照して容量性負荷ＣＬに接続されたゲート制御ダイオード増幅器の場合を全体的に参照数字２００で示した。指摘すべきことであるが、以前（式（２ｂ））に表した負荷キャパシタンス（C_負荷）は、この設定での容量性負荷ＣＬと考えることができる。ゲート制御ダイオード動作のオン、オフ・キャパシタンスと負荷キャパタンスの関係は、次のようになる。
Cg_gd(オン) > CL >> Cg_gd(オフ)
一般に、
Cg_gd(オフ) : CL : Cg_gd(オン) =1 : 10 : 100
【００５９】
【表３】
2005175494.tif 000005
【００６０】
表１は、２つの異なる状態すなわち０データおよび１データの状態で、以前に述べたようなCg_gd（オフ）、C_負荷（ＣＬと書くこともある）およびCg_gd（オン）の一般的な条件の下でのゲート制御ダイオード・メモリ・セルの動作（読出し）を示す。動作前のゲート制御ダイオードの電圧差は０．４Ｖであるが、動作後のゲート制御ダイオードの電圧差は１．３−０．１＝１．２Ｖである。このことによって、結果として、２つの状態０データと１データの間に大きな電圧差が生じる。実際に、メモリ・セルでの約３倍（これは１．２／０．４に等しい）の電圧利得が、ゲート制御ダイオード増幅器の信号増幅機能を例示している。ゲート制御ダイオードをコンデンサに取り替えた場合には、動作後の０電圧および１電圧は、それぞれ０．９Ｖおよび１．３Ｖになる。０データと１データとで、動作前のゲート制御ダイオードの電圧差は０．４Ｖであり、動作後のゲート制御ダイオード電圧差は０．４Ｖ（より僅かに小さい）であり、動作による電圧利得はない（利得は１より僅かに小さいか、または１に等しい）。
【００６１】
ここで、２Ｔ１Ｄゲート制御ダイオード・メモリ・セルの動作および解析を考える。図２および５に示すような２Ｔ１Ｄの場合、式（１）に表すようにゲート制御ダイオードのゲートの最終電圧からゲート制御ダイオードの閾値（Ｖｔ）を引いたものよりも高い電圧で、ゲート制御ダイオードのソースが持ち上げられたとき、完全電荷転送が起こる。電荷は読出しデバイスのゲートに転送され、そして、次式で与えられるゲート電圧の増加をもたらす。
Vt_gdを、ゼロVtまたは低Vtであるゲート制御ダイオード閾値電圧とし、
Cg_rgを、読出しデバイスのゲート・キャパシタンスとし、
Vt_rgを、読出しデバイスの閾値電圧とし、
Q_蓄積およびQ_転送を、蓄積された電荷および転送された電荷とし、
Vs_gdをVs、Vg_gd_初期をVg_i、Vg_gd_最終をVg_fとする。
Rc = Cg_gd / Cg_rg〜Cg_gd / C_負荷 (C_負荷〜Cg_rg)
Q_蓄積 = (Vg_i - Vt_gd) Cg_gd
完全電荷転送（Vg_f<=Vs+Vt_gd）、
Q_転送 = (Vg_f - Vt_rg) Cg_rg = Q_蓄積                  (3a)
Vg_f = Q_蓄積 / Cg_rg + Vt_rg = (Vg_i -Vt_gd) Cg_gd / Cg_rg + Vt_rg
Vg_f = Vg_i Rc + Vt_rg - Vt_gd Rc                      (3b)
利得 = Vg_f / Vg_i〜1 + Rc                              (3c)
（Vt_rg>Vg_iであり、Vt_gdおよびRcは小さい)
最大電荷転送、すなわちVg_f=Vs+Vt_gdで、
Rc = (Vs + Vt_gd - Vt_rg) / (Vg_i - Vt_gd)
一般に、VsはVg_iの２倍から３倍であり、ここで、Vg_i<Vt_rg、Vt_gd〜0。Rcはほぼ１〜２である。
【００６２】
式（１）で表した条件が成り立たないようにVs_gd（Vsと同じである）が制限される状況では、電荷全てがゲート制御ダイオードから出るように転送されるとは限らない。
【００６３】
例えば、２Ｔ１Ｄの場合、Cg_gd>>Cg_rgであれば、例えば少なくとも１０倍ぐらいであるとし、以下のように想定する。
Vt_gd = 0
Vt_rg = 0.5V
Vg_i = 0.4V
Vs = 0 → 1V （0Vから１Vに持ち上げられる）
Q_蓄積 = (VG_i - Vt_gd) Cg_gd
【００６４】
電荷は読出しデバイスのゲートに転送され、場合によっては、式（３ｂ）で表したようにゲート電圧の大きな増加をもたらす。上の例では、Vg_fは約11Vg_iである（Rc=Cg_gd/Cg_rg=10であるから）。これによって、電荷転送を完全なものにするためにゲート制御ダイオードをオフに保持する際に、式（１）で表される条件が破られることになり、結果として、「限定電荷転送」として知られる状況が生じる。一部の電荷はゲート制御ダイオードに引き止められる。ゲート制御ダイオードの最終ゲート電圧（Vg_f）は、次式のようになる。
Vg_i < Vg_f < Vg_i Rc + Vt_rg -Vt_gd Rc
【００６５】
たとえＶｓおよび電荷転送が制限されても、これはまだ良い電圧利得である。最後に、ゲート制御ダイオードはオン状態のままであり、Vg_f>Vs+Vt_gdでいくらかの電荷を保持している。
【００６６】
２Ｔ１Ｄの場合、Cg_gdがCg_rgよりも遥かに大きいとき（例えば、１０倍）、これが起こり、次の利点がある。
（１）読出しデバイスのゲート電圧は、蓄えられたセル電圧（Vg_i=V_cell_初期）よりも依然として遥かに高く、したがって良い電圧利得である。
（２）公称電荷転送動作に必要とされるよりも多いゲート制御ダイオードに蓄積された残留電荷は、ソース＿ドレイン漏れ、ゲート・トンネル漏れ、および放射によるソフト・エラー（「ＳＥＲ」）に対するセルの記憶信頼性に関して、記憶された１データを０データと区別する設計余裕として作用する。
【００６７】
２Ｔ１Ｄの場合には、限定電荷転送の下で、
限定電荷転送： (Vg_f>Vs+Vt_gd)
Q_転送1 = (Vs + Vt_gd - Vt_rg) Cg_rg
（Vs+Vt_gdまで、Cg_rgを充電）
Q_転送2 = Q_蓄積 - Q_転送1
（Vs+Vt_gdより上に、Cg_gd+Cg_rgを充電）
= (Vg_i - Vt_gd) Cg_gd - (Vs + Vt_gd- Vt_rg) Cg_rg
= Vg_i Cg_gd - Vs Cg_rg + Vt_rgCg_rg - Vt_gd (Cg_gd + Cg_rg)
(5a)
del_V1 = Vs + Vt_gd - Vt_rg
del_V2 = Q_転送2 / (Cg_gd + Cg_rg)
= [(Vg_i - Vt_gd) Cg_gd - (Vs + Vt_gd -Vt_rg) Cg_rg] / (Cg_gd + Cg_rg)
= Vg_i Rc / (1 + Rc) - Vs / (1 + Rc) +Vt_rg / (1 + Rc) - Vt_gd
Vg_f = Vt_rg + del_V1 + del_V2 = (Vs +Vg_i) Rc / (1 + Rc) + Vt_rg / (1 + Rc)
(5b)
利得 = Vg_f / Vg_i〜(1 + Vs / Vg_i) Rc / (1 +Rc)          (5c)
(Vt_gd < Vg_i, Rc >> 1)
【００６８】
要約すると、
利得 = 1 + Rc - (Vt_gd / Vg_i) Rc〜1 + Rc   完全電荷転送（小さなＲｃの場合）
利得 = (1 + Vs/Vg_i) Rc / (1 + Rc)          限定電荷転送（大きなＲｃ）。
【００６９】
上述の例を使用して、
Vg_i = 0.4V
Vs = 1V
Vt_gd = 0
Vt_rg = 0.6V
Vg_f = (1 + 0.4) (10) / (1 + 10) + 0.6 /(1 + 10) = 1.33V
利得 = 1.33 / 0.4 = 0.3
【００７０】
【表４】
2005175494.tif 000006
【００７１】
ゲート制御ダイオード記憶セルによって、（従来の場合の単なる電荷共有ではなくて）記憶セルから対応するビットラインおよび検出回路への完全電荷転送または部分電荷転送あるいはその両方が可能になり、従来の１Ｔ１ＣＤＲＡＭセル、２Ｔ１ＣＤＲＡＭセルだけでなく３Ｔ１ＣＤＲＡＭセルとも比べて、読出し動作中に遥かに大きな信号を実現することができる。実際、ゲート制御ダイオード記憶セルは、１Ｔ１Ｄと２Ｔ１Ｄの両方の場合に、初期の記憶セル電圧に比べて電圧利得を実現するが、従来の場合には電圧利得がない。２Ｔ１Ｄの場合、２Ｔ１Ｃまたは３Ｔ１Ｃメモリ・セルで説明したような単なる単一利得（読出しデバイスで得られる）に比べて、記憶セル（電圧利得）と検出読出しデバイス（電流利得）の両方で「二重の利得」が実現される。
【００７２】
ここで、２Ｔ１Ｄメモリ・セルの回路、読出しおよび書込み動作を考える。図１は、１Ｔ１Ｄゲート制御ダイオード・メモリ・セルの回路図およびその動作を示す。図２、４および５は、ゲート制御ダイオード・メモリ・セルの回路図を示し、２Ｔ１Ｄメモリ・セルの動作を説明する。図５に示すように、各メモリ・セルに入って行く書込み用（ＷＬｗ）と読出し用（ＷＬｒ）の2本のワードラインがある。また、同じセルに入っていく書込み用（ＢＬｗ）と読出し用（ＢＬｒ）の2本のビットラインがある。読出しおよび書込みに別個のビットラインがある場合、それはデュアル・ポート読出し／書込みメモリ・セルである。図２に示すように、２つのビットラインを単一ビットラインに組み合わせることができ、その結果として、単一ポート・メモリ・セルが得られる。２ポート・メモリ・セルは、より多くの配線面積を必要とするが、１つのワードラインのメモリ・セルの組と別のワードラインの別のメモリ・セルの組を同時に読出したり書き込んだりすることができるので、最大メモリ読出しおよび書込みデータ処理能力が倍になる。しかし一方で、単一ポート・メモリ・セルでは、読出し動作と書込み動作は完全に切り離されなければならないので、結果として、読出し書込みデータ処理能力がより小さくなる。両方の場合のゲート制御ダイオードの動作原理に違いはない。
【００７３】
ゲート制御ダイオードの読出し／書込み動作はすでに説明した。この２Ｔ１Ｄメモリ・セルの関係では、書込み動作の場合、ビットライン上の０データまたは１データ（ＶＢＬＨ）が、書込みデバイス（これのゲートがＷＬｗに接続されている）を介して、ゲート制御ダイオードのゲートに書き込まれるように、ワードラインＷＬｗはローからハイ（ＶＷＬＨ）に持ち上げられる。一般に、ＶＷＬＨ＝１〜１．２Ｖ、ＶＢＬＨ＝０．４Ｖ、Ｖｔ＿書込みデバイス＝０．５Ｖ（または、もっと小さい）である。この種のメモリ・セルをドライブするには小さなワードライン電圧で十分であり、従来のＤＲＡＭの大きな電圧増大ワードライン・ドライバに比べて、非常に面積効率のよいワードライン・ドライバがもたらされる。選択されていないワードラインに負電圧を加えて、その行の接続書込みデバイスのサブスレッショルド漏れを最小限にすることができる。
【００７４】
読出し動作では、ワードラインＷＬｒは、ロー（ＧＮＤ）からハイ（ＶＷＬＨ）に持ち上げられる。０データがメモリ・セルに記憶されたとき、ゲート制御ダイオードに蓄積された電荷はゼロであるかまたは非常に僅かであり、ゲート制御ダイオードの両端間のキャパシタンス（Cg_gd（オフ））は非常に小さい。ＷＬｒが持ち上げられたとき、結合効果が非常に小さいので、記憶ノード（ゲート制御ダイオードのゲート）の電圧の増加は非常に僅かである。０データの結合効果は、桁で小さいオフ・ゲート制御ダイオード・キャパシタンス（Cg_gd（オフ））と接続ノードの負荷キャパシタンス（C_負荷）によってゲート制御ダイオードのゲートに対して形成された電圧分割器から生じ、負荷キャパシタンス部分の方が大きく、たとえば一般に１０対１である。したがって、０データ読出しでの記憶ノードの電圧増加は非常に小さく、ＶＷＬＨ／１０の程度（約１００ｍＶ）である。１データ（ＶＢＬＨ）がメモリ・セルに記憶されたとき、オン・ゲート制御ダイオードに蓄積された電荷（Q_蓄積）は多く、ゲート制御ダイオードの両端間のキャパシタンス（Cg_gd（オン））は大きい。ＷＬｒが持ち上げられるとき、したがってゲート制御ダイオードのソース電圧（Ｖｓ）が持ち上げられるとき、記憶ノードの電圧（Ｖｇ）は増大されて、次式で与えられる。
Vg_f = Vscc + Vg_i                 （2a）
cc = Cg_gd / (Cg_gd + C_負荷)      （2b）
ここで、ｃｃは、ゲート制御ダイオードのゲート−ソース間キャパシタンス（Cg_gd）と接続ノードの結合負荷キャパシタンス（C_負荷）によってゲート制御ダイオードのゲートに対して形成された電圧分割器の結合係数であり、Vg_iはゲート制御ダイオードのゲート（記憶ノード）の初期電圧Ｖｇであり、Vg_fは、WLrの電圧が持ち上げられた後の電圧Ｖｇである。
【００７５】
２Ｔ１Ｄメモリ・セルの２つの例示の実施例の実現をここで説明する。
【００７６】
第1の例示の実施例では、ゲート制御ダイオードのプレーナ実装を説明する。ゲート制御ダイオード・メモリ・セルは、ゲートおよびソースに対してだけ接続を有する「部分」ＦＥＴの形で実現することができる。ゲート制御ダイオードは、ＦＥＴのドレインが開いたままになっている従来ＦＥＴ設定の「部分」電界効果トランジスタとして考えることができる。他の可能なプレーナ実装は、ドレインもソースに接続されており、並列に接続された２つの「部分」電界効果トランジスタとして、または並列に接続された２つのゲート制御ダイオードとして機能する。並列ゲート制御ダイオードは、ゲート・ダイオードとして交換可能に使用される。
【００７７】
図５に示すように、ゲートは記憶ノードであり、ソースは読出し用のワードラインに接続するノードである。ゲート制御ダイオードＦＥＴは、プレーナ・バルク・シリコン技術またはプレーナ・シリコン・オン・インシュレータ（ＳＯＩ）技術を使用して実現することができ、図８に示すように、ゲートが拡散領域の上にある。ゲート領域は、ゲート制御ダイオードのゲートに接続された全負荷キャパシタンス（C_負荷）に比べて十分なキャパシタンス（Cg_gd）を実現し、１データが記憶されたとき、次式の一般的な動作点を満たすように十分に大きくなければならない。
Cg_gd(オフ) : C_負荷 : Cg_gd(オン) = 1 : 10 :100
および、
Rc = Cg_gd / Cg_rg〜Cg_gd / C_負荷    (Cg_gd〜C_負荷)
= 1〜10
【００７８】
読出しデバイスの閾値電圧（Vt_rg）および書込みデバイスの閾値電圧（Vt_wg）は、
Vt_rg>VBLH+オフ_rgであるように（オフ_rgは、ビットラインに接続された全ての読出しデバイスの全オフ電流が確実にある特定のレベルより下になるようにするための設計余裕である）選び、かつ
VWLH-Vt_wg>VBLH+od_wgであるように（od_wgは、1データを書き込むために書込みデバイスの十分なゲート・オーバドライブ（ゲート電圧から閾値電圧を引いたもの）を保証するための設計余裕である）選ぶべきである。
【００７９】
ＶＷＬＨ＝１．２Ｖ、ＶＢＬＨ＝０．４Ｖ、オフ＿ｒｇ＝ｏｄ＿ｗｇ＝０．２Ｖの場合、Ｖｔ＿ｒｇ＞０．６ＶおよびＶｔ＿ｗｇ＜０．６Ｖとなる。したがって、一般に、高ＶｔのＦＥＴデバイスが読出しデバイスおよび書込みデバイスに使用される。また、一般に厚さ２５Åの厚い酸化膜のデバイスがゲート・トンネル漏れ電流を減らすために使用される。
【００８０】
プレーナ・ゲート制御ダイオードでは、以前に述べたように、１データ電圧および利得を大きくするために、Ｖｔ＿ｇｄ〜０であるようにゼロか非常に小さな閾値電圧のデバイスが好ましい。
【００８１】
一般に、ただしこれらの実現の数字に限定しないが、読出しデバイス寸法は２：１Ｌｍｉｎと選ぶことができる。ここで、Ｌｍｉｎは最小フィーチャ・サイズである。２：１Ｌｍｉｎは、小さなメモリ・セル・サイズに選ぶ。
【００８２】
したがって、ゲート・ダイオードの一般的なサイズは４：４Ｌｍｉｎであり、この大きさは読出しデバイスに対して面積が８倍で、キャパシタンスが８倍である。すなわち、Rc=Cg_gd/Cg_rg=8である。
【００８３】
ここで、２Ｔ１Ｄメモリ・セルの第2の例示の実施例を説明する。この実施例は、ゲート制御ダイオードのトレンチ実装である。ゲート制御ダイオードは浅いトレンチの形で実現することができ、図６および７に示すように、ゲートは、下側をシリコンで隔てられ薄い酸化物で囲繞された円柱形ポリ・トレンチで形成されている。ポリ・トレンチの隣のシリコン表面の領域をプラスにドープして、ゲート制御ダイオードのソース拡散を形成する。ポリ・トレンチがゲートである。この実現には、ゲート制御ダイオードの面積がより小さくなるという利点が有り、ＳＥＲ（ソフト・エラー）を防ぐために深いところに制限された電荷転送の型（Ｒｃ＞１０〜１００）で動作するように、大きなキャパシタンス（Cg_gd）が生成される。しかし、このためには、プレーナ技術に加えて技術開発が必要であり、さらに標準プレーナ・シリコン技術で、埋込みメモリのために追加の処理ステップが必要となることである。
【００８４】
セルの例示の配置の上面図を図１０および図１１に示す。ビットラインはＭ２（第２の金属）で縦方向に走っている。ワードラインはＭ１（第１の金属）で横方向に走っている。図１０は、単一ポート・メモリ・セルの配置を示す。デュアル・ポート読出し／書込みメモリ・セルでは、別個の読出しおよび書込みを行うために、図１１に示す例示の配置６１０のように、ビットラインがもう１つ追加される。
【００８５】
ゲート制御ダイオード・メモリ・アレイ、ワードライン・ドライバ、および検出回路をここで考える。読出し／書込みワードラインが横方向に走り、かつ読出し／書込みビットラインが縦方向に走っている２次元アレイに、セルを配置して、ゲート制御ダイオード・メモリ・セルのアレイを形成することができる。読出しビットラインおよび書込みビットラインは、セルの列ごとに読出し用と書込み用の別個のビットラインとして分離することができる（デュアル・ポート読出し／書込みメモリ・アレイ）。この場合、読出し動作と書込み動作を同時に行うことができる。また、読出し／書込みビットラインは、セルの列ごとに単一ビットラインに組み合わせることができる（単一ポート読出し／書込みメモリ・アレイ）。この場合、読出し動作および書込み動作は別個のサイクルで行わなければならない。
【００８６】
各横方向読出しまたは書込みワードラインは多くのメモリ・セル（一般に、２５６〜１０２４個）をドライブし、各ビットライン（読出し／書込み）は縦方向に走り、一般に１２８〜２５６個のセルに接続する。横のワードラインおよび縦のビットラインがメモリ・アレイを形成する。ワードラインおよびビットラインは長い線なので、書込みワードラインの書込みデバイスおよび読出しワードラインのゲート・ダイオードによるワードライン負荷、およびワードラインのＲＣ遅延に対処するように、適切なワードライン・ドライバを設計しなければならない。さらに、読出し、書込み動作中に、タイミングの目的を達成するために、ビットラインをドライブするのに十分な電流を供給するように適切な設計を使用しなければならない。
【００８７】
図示のように、ゲート制御ダイオード・メモリ・セルを動作させる動作点は、低電圧低電力動作に非常に好都合である。一般に、使用されている技術レベルに関係して、１．０〜１．２技術でＶＷＬＨ＝１．０〜１．２Ｖ、ＶＢＬＨ＝０．４Ｖである。従来のＤＲＡＭおよびＳＲＡＭに比べて、ビットライン電圧およびセル電圧は比較的小さく、約半分である。さらに、ゲート制御ダイオード・メモリ・アレイを動作させるワードライン・ドライバおよびセンス増幅器は、従来のＤＲＡＭおよびＳＲＡＭに比べて、遥かに簡単で小さくすることができる。比較として、シリコン技術の同じレベルで、ＤＲＡＭ／ＳＲＡＭの一般的な電圧は、ＶＢＬＨ＝１Ｖ、ＶＷＬＨ＝１．８Ｖである。結果として、ゲート制御ダイオード・メモリは、約５０％の電圧で動作することができ、実質的な電力節約を実現することができる。
【００８８】
メモリ・セルの本質的な電圧増大および利得のために、ワードライン電圧は、同じ技術レベルの従来のＤＲＡＭ／ＳＲＡＭで使用された１．８Ｖに比べて、比較的小さく（ＶＷＬＨ＝１．０〜１．２Ｖ）、したがってワードラインの外部電圧増大は必要でない。結果として、ほとんどの従来ＤＲＡＭで使用されているようなレベル・シフタの必要がなく、ワードライン・ドライバを遥かに簡単にすることができるので、ワードライン・ドライバの面積は遥かに小さくすることができ、またアレイの面積効率が非常に改善される。
【００８９】
ビットライン電圧は、０からＶＢＬＨ（１Ｖシリコン技術で一般に０．４Ｖ）の間で動作し、したがって、書込み動作中に０からＶＢＬＨの間でビットラインをドライブする標準ドライバを使用することができる。読出し動作中に、ビットラインはＶＢＬＨに予め充電され、ビットライン信号は０からＶＢＬＨの間にあって、１データを読み出すために０に落ち、０データを読み出すためにＶＢＬＨのままである。小信号高利得のシングル・エンド・センス増幅器を使用して、ビットライン信号を検出することができる。
【００９０】
ここで例示の回路シミュレーションを考える。ゲート制御ダイオード・メモリ・セルの動作は、メモリ・アレイの関係で電気的にシミュレートした各横方向読出しまたは書込みワードラインは多くのメモリ・セル（一般に、２５６〜１０２４個）をドライブし、各ビットライン（読出し／書込み）は縦方向に走り、一般に１２８〜２５６個のセルに接続する。横方向ワードラインおよび縦方向ビットラインがメモリ・アレイを形成する。ワードラインおよびビットラインは長い線なので、適切な物理的動作条件を反映するように、適切なＲ、Ｃ負荷およびドライバをシミュレーションに取り込まれなければならない。
【００９１】
書込み１、読出し１、書込み０、読出し０、．．．の結果として得られたシミュレーション波形を図１２に示す。
【００９２】
図１２に示す波形のシミュレーション条件は、次の通りである。
ＶＢＬＨ＝０．４Ｖ
ＶＷＬＷ＝０〜１．０Ｖ、ＶＷＬＲ＝０〜１．０Ｖ
Ｖｃｅｌｌ＝０．０〜０．４Ｖ（記憶）、０．０５〜１．３Ｖ（読出し）
ゲート制御ダイオード・セル：０．６μ×１．５μ、ゼロＶｔ（トレンチ）
読出しデバイス：０．２８μ×０．１２μ
ＢＬｃａｐ〜１６０ｆＦ（２５６セルのビットライン）
Ｒ、ＷＮＦＥＴ：Ｖｔ＝０．６Ｖ
Ｒｃ＝Ｃｇ＿ｇｄ／Ｃｇ＿ｒｇ＝２７
利得＝１．２５／０．４＝３．１
【００９３】
図１８に示す波形のシミュレーション条件は、つぎの通りである。
ＶＢＬＨ＝０．６５Ｖ
ＶＷＬＷ＝−０．４〜１．２Ｖ、ＶＷＬＲ＝０〜１．２Ｖ
Ｖｃｅｌｌ＝０．０〜０．６Ｖ（記憶）、０．０５〜１．３５Ｖ（読出し）
ゲート制御ダイオード・セル：０．７２μ×０．３５μ、ゼロＶｔ（平板状）
読出しデバイス：０．２８μ×０．１２μ、書込み＿ゲート：０．２８μ×０．１６μ
ＢＬｃａｐ〜１６０ｆＦ（２５６セルのビットライン）
Ｒ、ＷＮＦＥＴ（読出し、書込み用ＮＦＥＴ）：Ｖｔ＝０．６Ｖ
Ｒｃ＝Ｃｇ＿ｇｄ／Ｃｇ＿ｒｇ＝７．５
利得＝１．３０／０．６＝２．１
【００９４】
ここで、ゲート制御ダイオード・メモリ・セルと従来メモリ・セルの比較を行う。１Ｔ１ＤＤＲＡＭ（図１の１１０）の場合、読出し動作中に、メモリ・セルの電荷はＢＬと共有される（または、ＢＬと等化されるか、またはＢＬに放電される）ことなく、全電荷がＢＬに転送され、結果として、読出し動作での定常状態検出ビットライン電圧V_bl_最終は、次式のようになる。
V_bl_最終(1) = V_cell(1) C_cell / C_bl =VBLH C_cell / C_bl
【００９５】
その値は、（1+C_cell/C_bl）の比で、従来の１Ｔ１ＣＤＲＡＭの場合の値よりも大きい。
【００９６】
C_cell>C_blの場合、定常状態検出ビットライン電圧V_bl_最終は、初期記憶セル電圧V_cell(1)またはＶＢＬＨよりも大きいかもしれない。
【００９７】
次の表は、ゲート制御ダイオード・メモリ・セルのセル電圧利得および検出信号の有利点をまとめる。
【００９８】
【表５】
2005175494.tif 000007
【００９９】
２Ｔ１ＤＤＲＡＭ（図２の１２０）の場合、読出し動作中に、メモリ・セルの電荷はセルに残ったままで電圧をV_cell(1)に一定に保持して読出しデバイスをドライブするのではなく、全電荷Q_cellが読出しデバイスのゲートに転送される。１データの場合にメモリ・セルに蓄えられた電荷は、Q_cell(1)=V_cell(1)C_cellであり、完全電荷転送の動作モードで読出しデバイスのゲートに転送され、読出しデバイスは、次式の電圧増加を得る。
del_V_rg = Q_cell(1) / C_rg = V_cell(1)C_cell / C_rg
【０１００】
読出し動作における読出しデバイスのゲートの定常状態検出電圧は、次式で与えられる。
V_rg_最終(1) = V_cell_最終(1) = V_cell(1) (1 +C_cell / C_rg)
【０１０１】
その検出電圧値は、常に１よりも大きく、C_cellおよびC_rgの値に無関係に初期値に比べて常に電圧増加があることを意味し、したがって、より大きな検出信号および読出し速度を与える。
【０１０２】
次の表は、ゲート制御ダイオード・メモリ・セルのセル電圧利得および検出信号の有利点をまとめる。
【０１０３】
【表６】
2005175494.tif 000008
【０１０４】
本明細書で添付の図面を参照して例示の実施例を説明したが、理解すべきことであるが、本開示はそれらの実施例そのものに制限されず、本開示の範囲または精神から逸脱することなく当業者は、本開示の中で様々な変更および修正を行うことができる。そのような変更および修正は全て、添付の特許請求の範囲で明らかにされるように本開示の範囲および精神の範囲内に含まれる意図である。
【図面の簡単な説明】
【０１０５】
【図１】本開示の実施例に従った１Ｔ１ＤＤＲＡＭのゲート制御ダイオード・メモリ・セルだけでなく、１Ｔ１ＣＤＲＡＭの従来のメモリ・セルも示す比較の回路図およびグラフである。
【図２】本開示の実施例に従った２Ｔ１ＤＤＲＡＭのゲート制御ダイオード・メモリ・セルだけでなく、２Ｔ１ＣＤＲＡＭの従来のメモリ・セルも示す比較の回路図およびグラフである。
【図３】本開示の実施例に従ったゲート制御ダイオード信号増幅器（記憶に加えて）を示す回路図およびグラフである。
【図４】本開示の実施例に従った２Ｔ１Ｄゲート制御ダイオード・メモリ・セルの一部を示す回路図およびグラフである。
【図５】本開示の実施例に従った２Ｔ１Ｄゲート制御ダイオード・メモリ・セルの一部を示す回路図およびグラフである。
【図６】金属コネクタを使用する単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セルの実施例を示す回路図および断面図であり、ゲート制御ダイオードがトレンチの形で実現されている。
【図７】他のコネクタを使用する単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セルの実施例を示す回路図および断面図であり、ゲート制御ダイオードがトレンチの形で実現されている。
【図８】単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セルの実施例を示す回路図および断面図であり、ゲート制御ダイオードがプレーナ・シリコン・オン・インシュレータ（「ＳＯＩ」）技術を使用して実現されている。
【図９】単一／デュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セルの実施例を示す回路図および断面図であり、ゲート制御ダイオードがプレーナ・バルク・シリコン技術を使用して実現され、随意のｎ分離帯域がｐウェルを分離している。
【図１０】ゲート制御ダイオードのプレーナ実装かトレンチ実装かどちらかの実施例の２Ｔ１Ｄメモリ・セルを示す例示の配置図である。
【図１１】ゲート制御ダイオードのプレーナ実装かトレンチ実現かどちらかの実施例のデュアルＲ／Ｗポート２Ｔ１Ｄメモリ・セルを示す例示の配置図である。
【図１２】プレーナまたはトレンチ２Ｔ１Ｄメモリ・セルの実施例の結果として得られたシミュレーション波形を示すグラフである。
【図１３】２Ｔ１Ｄメモリ・セル実施例のデュアルＲ／Ｗポート・アレイを示す回路図である。
【図１４】共有接地を有する２Ｔ１Ｄメモリ・セル実施例のデュアルＲ／Ｗポート・アレイのを示す回路図である。
【図１５】接地またはＶバイアスを有する２Ｔ１Ｄメモリ・セル実施例を示す回路図である。
【図１６】図１５に従った共有接地または共有Ｖバイアスを有する２Ｔ１Ｄメモリ・セルの実施例を示す回路図である。
【図１７】プレーナ・ゲート制御ダイオードおよび共有接地を有するメモリ・セルの２×１デュアルＲ／Ｗポート２Ｔ１Ｄアレイを示す例示の配置図である。
【図１８】図１４の２Ｔ１ＤデュアルＲ／Ｗポート・アレイ実施例のシミュレーション波形を示すグラフである。
【図１９】バルク・シリコン／ＳＯＩでの例示のｎ型ゲート制御ダイオードのプレーナ構造を示す模式図である。
【図２０】バルク・シリコン／ＳＯＩでの例示のｐ型ゲート制御ダイオードのプレーナ構造を示す模式図である。
【図２１】プレーナ・シリコン・オン・インシュレータ（ＳＯＩ）技術での単一／デュアルＲ／Ｗポートを有する他の例示の２Ｔ１Ｄゲート制御ダイオード平板状メモリ・セル構造を示す模式図である。
【図２２】プレーナ・バルク・シリコン技術の単一／デュアルＲ／Ｗポートを有する他の例示の２Ｔ１Ｄゲート制御ダイオード平板状メモリ・セル構造を示す模式図であり、随意のｎ分離帯域がｐウェルを分離している。
【符号の説明】
【０１０６】
１１０  ゲート制御ダイオード・メモリ・セル（１Ｔ１Ｄセル）
１１２  トランジスタ
１１４、１２４、２２４、３２４、３７４、４２４、４７４、９２４、１０２４、１１１４、１１２４、１４１４、１４２４、１４３４、１４６４、１４７４、１４８４、１５１４、１５２４、１５６４、１５７４、１５８４、１６２４、１７２４  ゲート制御ダイオード
１２０、２２０、３００、３５０、４００、４５０、１１１０、１１２０  ゲート制御ダイオード・メモリ・セル（２Ｔ１Ｄセル）
１２２、１１１２、１１２２  第１のトランジスタ
１２６、１１１６、１１２６  第２のトランジスタ
２００  ゲート制御ダイオード信号増幅器
６４１、６４３  記憶セル・コンタクト領域
６４０、６４２  トレンチ領域
１４１６、１４２６、１４３６、１４６６、１４７６、１４８６、１５１６、１５２６、１５６６、１５７６、１５８６  ゲート端子
１４１８、１４２８、１４３８、１４６８、１４７８、１４８８、１５１８、１５２８、１５６８、１５７８、１５８８  ソース端子
１４６５、１４７５、１４８５、１５６５、１５７５、１５８５  ドレイン端子
１６００、１７００  ２Ｔ１Ｄゲート制御ダイオード平板状メモリ・セル構造
Ｒｇａｔｅ  読出しゲート
Ｗｇａｔｅ  書込みゲート
ＷＬｗ、９２５  書込み用ワードライン
ＷＬｒ、９２７  読出し用ワードライン
ＢＬ  ビットライン
ＢＬｗ、９１７  書込み用ビットライン
ＢＬｒ  読出し用ビットライン
ＭＣＢＲ  金属コネクタ
ＳＡ、９３０  センス増幅器
ＧＮＤ  接地
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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