(57)【要約】【課題】  高耐圧領域および低耐圧領域において製造時にＣＭＰ処理時でも加工マージンを減少させることのない半導体装置を提供する。【解決手段】  領域１３の第２のゲート絶縁膜２１と領域１２の第１のゲート絶縁膜１４の材質を変え、膜厚差を適宜調整することにより、各ゲート絶縁膜１４および２１の表面上の段差を７．５ｎｍと従来に比較して少なくしながら、第１および第２のゲート絶縁膜１４および２１の耐圧性能を領域１３のゲート電極２２および領域１２のゲート電極１５に適用できるようにした。【選択図】  図１
2005175361.tif 000002
【特許請求の範囲】
【請求項１】
少なくともゲート絶縁膜に接するゲート電極の最下層部が素子分離領域と共に自己整合的に形成される半導体装置において、
第１のゲート絶縁膜を備えて構成されるとともに第１の動作電圧により動作する第１の領域と、
前記第１のゲート絶縁膜の構成材料よりも高誘電率材料で形成される第２のゲート絶縁膜を備えて構成され、前記第１の領域の第１の動作電圧より低電圧の第２の動作電圧で動作する第２の領域とを備えたことを特徴とする半導体装置。
【請求項２】
前記第１および第２のゲート絶縁膜は、第１のゲート絶縁膜の上面部よりも第２のゲート絶縁膜の上面部が高くなるように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上の第１の領域に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の構成材料よりも高誘電率材料である第２のゲート絶縁膜を前記第１の領域とは別領域の第２の領域に形成する工程と、
第１および第２のゲート絶縁膜に溝部を形成し当該溝部に絶縁膜を埋め込み素子分離領域を形成することにより、少なくともゲート電極の最下層部を前記素子分離領域に対して自己整合的に形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１のゲート絶縁膜の上面部よりも前記第２のゲート絶縁膜の上面部が高くなるように第１および第２のゲート絶縁膜を形成することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に高電圧動作領域と低電圧動作領域とが混在する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の半導体装置の一例として、フラッシュメモリ等による不揮発性記憶装置がある。このような不揮発性記憶装置は、メモリセル領域，およびその周辺回路領域に略分離された状態で回路形成されており、周辺回路領域において制御回路用に形成されるＭＯＳトランジスタはメモリセルに対してデータ書込および消去処理することがあるため、メモリセル領域に対して比較的高い電圧で動作するように構成されるものがある。
【０００３】
このような場合、この周辺回路領域で動作する一部のトランジスタの耐圧要求はメモリセル領域で動作するトランジスタの耐圧要求に対して高いため、これらの領域の耐圧要求を満たすように半導体デバイスおよびそのプロセスを構成する必要がある。周辺回路領域のトランジスタの高耐圧要求を満たすためにゲート絶縁膜の膜厚を通常時よりも厚くすることが従来より行われている。
【０００４】
以下、例えば不揮発性記憶装置の製造時、ゲート電極を素子分離領域と共に自己整合的に形成する製造工程を説明する。図１６は、高電圧動作領域Ｈおよび低電圧動作領域Ｌにおける製造工程の一部を概略的に示している。高電圧動作領域Ｈでは、シリコン半導体基板１上に高耐圧のゲート絶縁膜用にシリコン酸化膜２を厚く形成し、フォトリソグラフィによりパターニング形成しウェットエッチングにより不必要部分を除去する。低電圧動作領域Ｌでは、低耐圧のゲート絶縁膜用に半導体基板１上にシリコン酸化膜３を薄く形成する。
【０００５】
この後、ゲート電極用に第１の多結晶シリコン膜４を堆積させ、ＣＭＰ（平坦化）処理のストッパ用にＳｉＮ膜５を堆積させ、ハードマスク（図示せず）をさらに堆積させ、フォトリソグラフィによりパターンニング形成しＲＩＥ（Reactive Ion Etching）によりゲート電極以外の部分を除去する。このようなプロセスをゲート先作りプロセスと称しているが、このようなプロセスに関連する文献として例えば特許文献１に記載される半導体装置がある。
【特許文献１】特開２００２−５７２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えば、背景技術欄に記載したような半導体装置では、両領域ＨおよびＬにおいて許容範囲以上に段差を生じてしまうことがある。段差を生じたままその後のＣＭＰ処理時において両領域ＨおよびＬを共に平坦化処理すると、高電圧動作領域ＨではＳｉＮ膜５が削れやすくなる。さらに不揮発性記憶装置の場合には、周辺回路領域の一部を含む高電圧動作領域Ｈでは、メモリセル領域を含む低電圧動作領域Ｌに比較してパターンが疎に形成されるため、ＳｉＮ膜５が特に削れやすくなる。したがって、ＣＭＰ処理後には加工マージンＭが少なくなり、特に厳しいスペックが要求されるものである場合には不具合を生じる虞がある。
【０００７】
本発明は、上記事情に鑑みてなされたもので、その目的は、高電圧動作領域および低電圧動作領域においてＣＭＰ処理を行った後でも加工マージンを減少させることのない半導体装置の製造方法およびその半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、少なくともゲート絶縁膜に接するゲート電極の最下層部が素子分離領域と共に自己整合的に形成される半導体装置において、第１のゲート絶縁膜を備えて構成されるとともに第１の動作電圧により動作する第１の領域と、第１のゲート絶縁膜の構成材料よりも高誘電率材料で形成される第２のゲート絶縁膜を備えて構成され、第１の領域の第１の動作電圧より低電圧の第２の動作電圧で動作する第２の領域とを備えたところに特徴を有している。
【０００９】
例えばＳｉＯ2等により比較的低誘電率材料で形成された第１のゲート絶縁膜と、例えばＨｆ−Ｏを含む金属酸化物、例えばＨｆ−Ｓｉ−Ｏ−Ｎ、Ｈｆ−Ｓｉ−Ｏ等の高誘電率材料で形成された第２のゲート絶縁膜とを比較した場合、高誘電率材料で形成された第２のゲート絶縁膜が第１のゲート絶縁膜と同等の耐圧性能を得るためには第１のゲート絶縁膜の膜厚に比較して厚膜化されていれば対応することができる。
【００１０】
したがって、第１の動作電圧よりも低電圧の第２の動作電圧で動作する第２の領域において、第２のゲート絶縁膜を高誘電率材料で形成することで、従来低電圧および高電圧動作領域のゲート絶縁膜を同一材料で作成していたものと比較して、低電圧動作領域のゲート絶縁膜を従来と同等機能を備えながら第２のゲート絶縁膜の厚みを増すことができる。
すなわち、このような発明によれば、第１および第２のゲート絶縁膜を構成する材料を選定することで、製造時において、高電圧および低電圧動作領域の相互の段差を従来に比較して少なくすることができ、高電圧動作領域および低電圧動作領域においてＣＭＰ処理時にも加工マージンを減少させることなく形成することができる。
【００１１】
本発明に係る半導体装置は、第１および第２のゲート絶縁膜が、第１のゲート絶縁膜の上面部よりも第２のゲート絶縁膜の上面部が高くなるように形成されていることを特徴としている。この発明の半導体装置は、例えば、背景技術欄に説明した不揮発性記憶装置の場合、第１の領域として周辺回路の一部領域，および第２の領域としてメモリセルおよび周辺回路の残りの領域に適用することができる。
【００１２】
このように第１の領域として周辺回路の一部領域、第２の領域としてメモリセルおよび周辺回路の残りを含む領域が形成される場合等には、第１のゲート絶縁膜の上面部よりも第２のゲート絶縁膜の上面部が高くなるように第１および第２のゲート絶縁膜が形成されていると、ＣＭＰ処理工程前において、第２の領域のゲート電極の上面部が第１の領域のゲート電極の上面部に比較して高く形成される。
【００１３】
この後、ＣＭＰ処理が施されると、削られやすくなる第２のゲート絶縁膜が形成された第２の領域は、チップ面積における占有面積が高いために研磨速度が抑制され、結果的に相殺されて第１のゲート絶縁膜領域を含むチップ内の残膜ばらつきを抑制することができる。
本発明の半導体装置の製造方法は、半導体基板上の第１の領域に第１のゲート絶縁膜を形成する工程と、半導体基板上に第１のゲート絶縁膜の構成材料よりも高誘電率材料である第２のゲート絶縁膜を第１の領域とは別領域の第２の領域に形成する工程と、第１および第２のゲート絶縁膜に溝部を形成し当該溝部に絶縁膜を埋め込み素子分離領域を形成することにより、少なくともゲート電極の最下層部を素子分離領域と共に自己整合的に形成する工程とを備えたところに特徴を有している。
【００１４】
このような発明によれば、第１のゲート絶縁膜を構成する材料よりも高誘電率材料で第２のゲート絶縁膜を形成したので、前述記載の発明と同様に、高電圧動作領域および低電圧動作領域においてＣＭＰ処理時にも加工マージンを減少させることなく形成することができる。
本発明の半導体装置の製造方法は、第１のゲート絶縁膜の上面部よりも第２のゲート絶縁膜の上面部が高くなるように第１および第２のゲート絶縁膜を形成することにある。これは、例えば第１の領域として周辺回路の一部の領域，および第２の領域としてメモリセルおよび周辺回路の残りの領域を含む領域を製造する場合等に適用することができる。
【００１５】
このような発明によれば、第１のゲート絶縁膜の上面部よりも第２のゲート絶縁膜の上面部が高くなるように第１および第２のゲート絶縁膜を形成したので、前述記載の発明と同様に、ＣＭＰ処理時の第１のゲート絶縁膜領域を含むチップ内の残膜ばらつきを抑制することができる。
【発明の効果】
【００１６】
本発明によれば、高電圧動作領域および低電圧動作領域においてＣＭＰ処理時にも加工マージンを減少させることをなくすことができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
以下、本発明の半導体装置を不揮発性記憶装置に適用した第１の実施形態について図１ないし図１３を参照しながら説明する。不揮発性記憶装置１１は、その全体構造が周辺回路の一部が含まれる高耐圧領域１２（第１の領域：高電圧動作領域に相当）およびメモリセル領域および周辺回路領域の残りの領域が含まれる低耐圧領域１３（第２の領域：低電圧動作領域に相当）に分離されているため、それらのＭＯＳトランジスタのゲート構造を図１を参照して説明する。
【００１８】
＜高耐圧領域１２について＞
以下、高耐圧領域１２において形成される制御回路等を構成するためのＭＯＳトランジスタのゲート構造について、ゲート絶縁膜１４およびゲート電極１５の構造を詳細説明する。このＭＯＳトランジスタのゲート電極１５の形成領域において、シリコン半導体基板１６の上にはゲート絶縁膜１４が形成されている。このゲート絶縁膜１４は、シリコン酸化膜（ＳｉＯ2）により膜厚４０ｎｍで形成されている。このゲート絶縁膜１４の上にはゲート電極１５が形成されている。このゲート電極１５は、ゲート絶縁膜１４上に所定材料による膜が積層されて構成されている。
【００１９】
以下、このゲート電極１５の構造を概略的に説明する。ゲート絶縁膜１４上には、第１の多結晶シリコン膜１７が形成されており、さらにその上には第２の多結晶シリコン膜１８が形成されている。さらに第２の多結晶シリコン膜１８上にはＷＳｉ膜１９が形成されている。これら第１および第２の多結晶シリコン膜１７および１８、およびＷＳｉ膜１９によりゲート電極１５が形成されている。また、隣接するＭＯＳトランジスタのゲート電極１５間を分離するために素子分離領域２０が形成されている。
【００２０】
本発明には直接関係ないためその詳細説明を省略するが、このゲート電極１５をマスクとして拡散層（図示せず）が形成されており、この拡散層をドレイン，ソースとして１セルのＭＯＳトランジスタが形成される。
＜低耐圧領域１３について＞
低耐圧領域１３におけるＭＯＳ構造を有するトランジスタのゲート絶縁膜２１およびゲート電極２２の構造について説明する。領域１２で形成されたＭＯＳ構造を有するトランジスタは、メモリセルのデータ書込／消去処理等を行うために形成されるものもあり、また低耐圧領域１３で形成されたトランジスタは応答時間をすばやくする必要があるため、低耐圧領域１３のトランジスタは、高耐圧領域１２のトランジスタに比較して耐圧要求が低いもので形成される。この場合を一例として以下の説明を行う。
【００２１】
半導体基板１６上の第１のゲート絶縁膜１４と異なる位置には第２のゲート絶縁膜２１が形成されている。この第２のゲート絶縁膜２１は、Ａｌ2Ｏ3材料（Ａｌの酸化物）の薄膜により膜厚１２．５ｎｍで形成されている。Ａｌ2Ｏ3は比誘電率が１０程度であり、第１のゲート絶縁膜１４を構成するシリコン酸化膜（ＳｉＯ2）の比誘電率４程度に比較して高い。
【００２２】
反転層形成時に誘起される電子又は正孔密度が同じであれば半導体デバイスの性能も変化しないため、Ａｌ2Ｏ3材料（一般にはＨｉｇｈ−ｋ材料と称される）を用いてゲート絶縁膜２１を形成した場合、シリコン酸化膜（ＳｉＯ2）で形成する場合に比較して、物理的な膜厚を厚膜化することができる。より詳細には、Ａｌ2Ｏ3膜による１２．５ｎｍ膜厚のゲート絶縁膜２１としての機能は、シリコン酸化膜による５ｎｍ膜厚のゲート絶縁膜としての機能と同等である。
【００２３】
尚、ゲート絶縁膜２１の材料としてシリコン酸化膜（ＳｉＯ2）を用いて窒素を導入して比誘電率を向上させることもできるが、窒素を導入したとしても比誘電率は５〜６程度であり膜厚差のメリットを十分に引き出すことができない。本実施形態（本発明）によれば、Ａｌ2Ｏ3材料を用いてゲート絶縁膜を作成することができるため、膜厚差のメリットを十分に享受することができる。
【００２４】
このゲート絶縁膜２１の上には第１の多結晶シリコン膜２３が形成されており、この第１の多結晶シリコン膜２３の上には、第２の多結晶シリコン膜２４が形成されている。これらの第１および第２の多結晶シリコン膜２３および２４は、フローティングゲートの電子（電荷）蓄積層として形成される。さらに第２の多結晶シリコン膜２４の上には、絶縁膜として機能するＯＮＯ膜２５（オキサイドナイトライドオキサイド膜）が形成されている。
【００２５】
このＯＮＯ膜２５は、第２の多結晶シリコン膜２４上、且つ第２の多結晶シリコン膜２４の横周囲に所定膜厚で形成されており、第１の多結晶シリコン膜２３下に形成されたゲート絶縁膜２１および後述する素子分離領域２８とともに、ゲート電極２２にある所定の電圧が印加されない限り、第１および第２の多結晶シリコン膜２３および２４に蓄えられた電荷を外部に漏出させないようにしている。
【００２６】
さらに、このＯＮＯ膜２５の上には第３の多結晶シリコン膜２６が形成されている。この第３の多結晶シリコン膜２６は、不揮発性記憶装置１１のコントロールゲート（制御ゲート）の導電部として機能するようになっている。この第３の多結晶シリコン膜２６の上にはＷＳｉ膜２７（タングステンシリサイド膜）が形成されている。このようにしてゲート電極２２が第１および第２の多結晶シリコン膜２３および２４、ＯＮＯ膜２５、第３の多結晶シリコン膜２６、ＷＳｉ膜２７により形成されている。また、ＭＯＳトランジスタ素子（個々のゲート電極２２を含む）を他の回路素子と分離するための素子分離領域２８が形成されている。尚、低耐圧領域１３についても同様にドレイン、ソース領域が形成されるが、本発明と関係しないため、その詳細説明を省略する。
【００２７】
＜製造方法について＞
以下、不揮発性記憶装置１１の製造方法について、図２ないし図１３を参照しながら説明する。本実施形態では、高耐圧領域１２および低耐圧領域１３を対比しながら説明を行う。
まず、図２に示すように、両領域１２および１３にＡｌ2Ｏ3材料によるゲート絶縁膜２１を例えば１２．５ｎｍ程度堆積する。このＡｌ2Ｏ3は、比誘電率が１０程度で形成されており、領域１３においてゲート絶縁膜２１として機能するものである。この後、図３に示すように、レジスト２９を塗布してパターニングし、図４に示すように、ＲＩＥ（Reactive Ion Etching)により領域１３で必要となる部分以外のＡｌ2Ｏ3膜を除去すると共に、レジスト２９を除去する。
【００２８】
その後、図５に示すように、半導体基板１６の表面を熱処理して酸化することで第１のゲート絶縁膜１４を形成する。この第１のゲート絶縁膜１４は、高耐圧領域１２におけるトランジスタのゲート絶縁膜として機能するものであり、低耐圧領域１３において形成された第２のゲート絶縁膜２１の膜厚（例えば１２．５ｎｍ程度）に比較してより厚く形成される。このシリコン酸化膜は、半導体基板１６の表面を酸化するとき、半導体基板１６表面から例えば上下方向に±２０ｎｍ、すなわち４０ｎｍ程度の膜厚で形成される。
【００２９】
例えば第２のゲート絶縁膜２１の膜厚ｄ１が１２．５ｎｍ程度形成されており、第１のゲート絶縁膜１４が半導体基板１６表面から上下方向に±２０ｎｍ（膜厚ｄ２＝４０ｎｍ）形成された場合には、低耐圧領域１３の第２のゲート絶縁膜２１と第１のゲート絶縁膜１４との段差ｄは、物理的に７．５ｎｍになる。この段差ｄは、両領域１２および１３のゲート絶縁膜１４および２１をともにシリコン酸化膜で形成していた従来構成（図１５参照）に比較すると抑制される。
【００３０】
この後、図６に示すように、両領域１２および１３に対して同時に第１の多結晶シリコン膜１７および２３を形成する。尚、第１の多結晶シリコン膜１７および２３は両領域１２および１３において機能が異なるため便宜上符号を変えて説明するが、同時に同一膜厚でゲート絶縁膜１４および２１上に形成される。高耐圧領域１２において第１の多結晶シリコン膜１７はゲート電極１５を構成するようになり、低耐圧領域１３において第１の多結晶シリコン膜２３はフローティングゲート電極を構成するようになる。
【００３１】
この後、図７に示すように、両領域１２および１３にＣＭＰ処理のストッパとして機能するＳｉＮ膜３０を積層する。ＳｉＮ膜３０を形成した後、図８に示すように、ＴＥＯＳによるハードマスク３１を堆積する。さらに、図９に示すように、レジスト３２を塗布しフォトリソグラフィによりパターニング形成する。そして、図１０に示すように、ＲＩＥ（Reactive Ion Etching）によりエッチング処理し、素子分離領域を形成するための溝部３３を形成し、この溝部３３の表面の保護のための熱酸化処理を行う（図示せず）。
【００３２】
この後、図１１に示すように、両領域１２および１３に形成された溝部３３に絶縁膜２０および２８を埋め込む。この後、図１２に示すように、両領域１２および１３にＣＭＰ処理を施すことにより溝部３３に埋め込まれた絶縁膜２０および２８の表面を平坦化し素子分離領域を形成する。この場合、両領域１２および１３を同時にＣＭＰ処理することで平坦化するため、低耐圧領域１３においてＣＭＰ処理された絶縁膜２０の表面はＳｉＮ膜３０の表面と同一表面上に形成され、高耐圧領域１２においてＣＭＰ処理された絶縁膜２８の表面部３０ａはＳｉＮ膜３０の表面と同一平面上に形成される。
【００３３】
ここで、ＣＭＰ処理後の低耐圧領域１３および高耐圧領域１２における各層の段差を算出する。第１の多結晶シリコン膜１７および２３やＳｉＮ３０は、両領域１２および１３のゲート絶縁膜１４および２１上にそれぞれ膜厚が等しく積層されているため、ＣＭＰ処理を施す前段階（図１２の二点鎖線参照）でもＳｉＮ膜３０の上表面の各領域１２および１３間の段差ｄはゲート絶縁膜１４および２１の段差に略一致しほとんど変化しない。すなわち、ＣＭＰ処理前段階のＳｉＮ膜３０の上面の段差も約７．５ｎｍに形成される。
【００３４】
この段階からＣＭＰ処理が施され、溝部３３に埋め込まれた絶縁膜２０および２８がＳｉＮ膜３０の上表面近傍まで削り取られることにより、両領域１２および１３のＳｉＮ膜３０の表面が上面側に露出するようになる。このとき、低耐圧領域１３および高耐圧領域１２のＳｉＮ膜３０の表面部３０ａは同一平面上に形成される。
このとき、図１２において、高耐圧領域１２におけるＳｉＮ膜３０の膜厚ｄ３は、低耐圧領域１３におけるＳｉＮ膜３０の膜厚ｄ４に比較して薄くなるが、その差は段差ｄ（＝７．５ｎｍ程度）に略一致することになり従来に比較すると非常に薄い。したがって、ＣＭＰ処理を施した後でも両領域１２および１３におけるＳｉＮ膜３０の膜厚ｄ３およびｄ４を減少させることなく従来に比較して加工マージンＭを減少させることもない。これにより、厳しいスペックが要求されるものであっても不具合を生じる虞をなくすことができる。
【００３５】
その後の工程については、詳しく図示しないが、素子分離領域に埋め込まれた絶縁膜２０および２８の応力開放のためアニール処理を施し、さらにウェットエッチング処理することによりＳｉＮ膜３０を選択的に除去する。図１に示されるように、低耐圧領域１３における第１の多結晶シリコン膜２３の上に第２の多結晶シリコン膜２４を積層すると同時に、高耐圧領域１２にも第１の多結晶シリコン膜２３の上に第２の多結晶シリコン膜２４を積層する。
【００３６】
次に、低耐圧領域１３ではエッチング処理等を施し第２の多結晶シリコン膜２４を分離し、その分離された第２の多結晶シリコン膜２４の表面上にＯＮＯ膜２５を形成することでフローティングゲート電極２２ａを構成する。さらに、コントロールゲート電極２２ｂとして構成される第３の多結晶シリコン膜２６を形成し、さらにその上部にＷＳｉ膜２７（タングステンシリサイド膜）を形成する。
【００３７】
他方、高耐圧領域１２でも同様に、第２の多結晶シリコン膜１８を積層した後、その上に低耐圧領域１３において積層されるＯＮＯ膜２５および第３の多結晶シリコン膜２６が同時積層されるが、その後エッチング除去される。その後、低耐圧領域１３に対するＷＳｉ膜２７の積層と同時に、第２の多結晶シリコン膜１８の上部にＷＳｉ膜１９を形成する。
【００３８】
さらに低耐圧領域１３では、第１および第２の多結晶シリコン膜２３および２４と、ＯＮＯ膜２５と、第３の多結晶シリコン膜２６と、タングステンシリサイド膜２７とを加工することにより所定のゲート電極２２を形成する。
すなわち、両領域１２および１３において、素子分離領域（ＳＴＩ（Shallow Trench Isolation)）と共にゲート絶縁膜１４および２１を自己整合的に形成することになる。これをゲート先作りプロセスと称している。本発明はゲート電極構造の製造方法に特徴があるため、その他の不揮発性記憶装置１１の製造方法について、その後の詳細説明を省略するが、例えば次のように製造される。
【００３９】
低耐圧領域１３および高耐圧領域１２におけるトランジスタのドレイン，ソース領域を作成するため、両領域１２および１３のそれぞれに不純物をドープし、さらにアニーリング処理による熱拡散を行い各拡散層を形成する。次に層間絶縁膜（図示せず）を堆積し、層間絶縁膜中の拡散層を表面に露出するようにコンタクトを開孔し、この開口孔にタングステンなどの金属を埋め込み、コンタクトプラグを形成する。さらに、層間絶縁膜上に配線層を形成して、配線層をコンタクトプラグと接続する。このような工程により不揮発性半導体記憶装置１１が形成される。
【００４０】
尚、理想的には、不揮発性記憶装置１１の製造方法において、半導体基板１６の表面を酸化してシリコン酸化膜を形成することでゲート絶縁膜１４を形成する時点（図５参照）で、低耐圧領域１３におけるトランジスタのゲート絶縁膜２１の上表面（すなわちゲート電極２２の最下層部２２ａａ：図１参照）、および高耐圧領域１２におけるトランジスタのゲート絶縁膜１４の上表面（すなわちゲート電極１５の最下層部１５ａａ：図１参照）が完全に同一平面となるように構成することが望ましいが、実際には高耐圧領域１２および低耐圧領域１３におけるトランジスタのゲート構造１５および２２に要求される耐圧特性を満たすことが必要であるため、比誘電率に適応した適宜所定の膜厚で低耐圧領域１３および高耐圧領域１２に夫々膜２１および１４を形成することにより、できる限りゲート絶縁膜２１および１４の上表面を略同一平面上に形成することが望ましい。尚、第２の実施形態では低耐圧領域１３のＡｌ2Ｏ3材料によるゲート絶縁膜２１に代えてＺｒＯ2材料によるゲート絶縁膜に適用した実施形態を示す。
【００４１】
このような第１の実施形態によれば、Ａｌを含む金属酸化物（Ａｌ2Ｏ3）を低耐圧領域１３のゲート絶縁膜２１の材料とし、ＳｉＯ2を高耐圧領域１２のゲート絶縁膜１４の材料として、低耐圧領域１３のゲート絶縁膜２１に比較して高耐圧領域１２のゲート絶縁膜１４の膜厚を厚膜化しながらその上表面段差を７．５ｎｍに形成し、ゲート絶縁膜１４および２１の耐圧性能をそれぞれ両領域１２および１３に適用できるようにし、その後第１の多結晶シリコン膜１７および２３やＣＭＰストッパー用のＳｉＮ膜３０を両領域１２および１３で同一膜厚だけ積層した後にＣＭＰ処理したので、ＣＭＰ処理前において高耐圧領域１２および低耐圧領域１３の相互段差を従来に比較して少なくすることができ、ＣＭＰ処理時でも加工マージンを減少させることなく形成することができる。
【００４２】
（第２の実施形態）
図１３および図１４は、第２の実施形態の説明を示している。第２の実施形態が第１の実施形態と異なるところは、Ａｌ2Ｏ3材料によるゲート絶縁膜に代えてＺｒＯ2材料によるゲート絶縁膜を使用したところにある。以下、第１の実施形態と同一機能部分については同一符号を付してその説明を省略し異なる部分についてのみ説明する。
【００４３】
ＺｒＯ2による材料は比誘電率２４程度である。したがって、シリコン酸化膜（ＳｉＯ2膜）に比較して比誘電率が高い。このＺｒＯ2による材料のゲート絶縁膜３４が、第１の実施形態で説明したゲート絶縁膜２１に代えて半導体基板１６上に形成されている。第１の実施形態と略同様にして、ＺｒＯ2による材料を用いてゲート絶縁膜３４を形成した場合、シリコン酸化膜で同一機能を有する膜を形成する場合に比較して物理的な膜厚を厚膜化することができる。
【００４４】
詳細には、ＺｒＯ2による３０ｎｍ膜厚のゲート絶縁膜としての機能は、シリコン酸化膜（ＳｉＯ2）による５ｎｍ膜厚のゲート絶縁膜としての機能と同等であるため、背景技術欄で説明した図１５と同等の機能を有する膜を作成するためには、ゲート絶縁膜３４を膜厚３０ｎｍで形成すると良い。このとき、高耐圧領域１２において半導体基板１６の表面上に±２０ｎｍ（膜厚４０ｎｍ）で形成した場合には、第１のゲート絶縁膜１４の上面部１４ａよりもゲート絶縁膜３４の上面部３４ａが高く形成されるが、この段差ｄは１０ｎｍ程度となり従来に比較して少ない。これにより、第１の実施形態を略同様の作用効果を得ることができる。これ以外の構成については第１の実施形態と略同様である。
【００４５】
さらに、例えば第１の実施形態中で説明した方法で、このような不揮発性記憶装置を製造する場合、ＺｒＯ2を材料として形成されたゲート絶縁膜３４は低耐圧領域１３に含まれており、このゲート絶縁膜３４はメモリセルが密集した密部に含まれているため、ＣＭＰによる平坦化（ＣＭＰ）処理工程時にはＩＣチップ内においてＳｉＮ膜３０が露出した面積占有率が高い。したがって、研磨速度が抑制され、結果的に相殺されて第１のゲート絶縁膜領域を含むチップ内の残膜ばらつきを抑制することができ、ＣＭＰ処理工程時のパターン依存性を少なくすることができる。
【００４６】
このような第２の実施形態によれば、ＳｉＯ2材料により高耐圧領域１２のゲート絶縁膜１４を４０ｎｍ膜厚で形成すると共にＺｒＯ2材料により低耐圧領域１３のゲート絶縁膜３４を３０ｎｍで形成し、高耐圧領域１２のゲート絶縁膜１４の上面部１４ａを低耐圧領域１３のゲート絶縁膜３４の上面部３４ａよりも段差１０ｎｍだけ高くなるように形成し、その後、第１の多結晶シリコン膜１７および２３並びにＳｉＮ膜３０を両領域１２および１３に同一膜厚だけ積層した後ＣＭＰ処理したので、１０ｎｍのみの段差分しか加工マージンＭの違いを生じることなく、第１の実施形態で得られる作用効果と同様の作用効果を得ることができると共に、ＣＭＰ処理工程時のパターン依存性を少なくすることができるという優れた効果を奏する。
【００４７】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下のような変形または拡張が可能である。
Ａｌ2Ｏ3もしくはＺｒＯ2の材料によるゲート絶縁膜２１および３４を形成した実施形態を示したが、これに限定されるものではなく、例えば、Ａｌ、Ｚｒ、Ｌａ、Ｐｒ、Ｔａ等を含んだ金属酸化物もしくはそれらの窒化物やシリケートから形成されていても良い。このとき、Ｈｆを含んだ金属酸化物、もしくは窒化物からなる高誘電率材料、例えばＨｆ−Ｓｉ−Ｏ−Ｎ、Ｈｆ−Ｓｉ−Ｏ、Ｈｆ−Ｓｉ、ＨｆＯ2等で形成されていることが望ましい。尚、少なくともゲート電極１５の最下層部１５ａａおよびゲート電極２２の最下層部２２ａａが素子分離領域と共に自己整合的に形成されていればどのように製造されていても良い。
【００４８】
前述実施形態においては、低耐圧領域１３のトランジスタのゲート絶縁膜２１をＡｌ2Ｏ3膜もしくはＺｒＯ2膜に変更した実施形態を示したが、これに限定されるものではなく、高耐圧領域１２および低耐圧領域１３の両領域のゲート絶縁膜１４および２１の両膜を従来のシリコン酸化膜に代えて適用してもよく、この場合、両領域１２および１３で比誘電率の異なる材料をゲート絶縁膜に適用して形成すると良い。
【００４９】
また、不揮発性記憶装置以外でも高耐圧の高電圧動作領域および低耐圧の低電圧動作領域があればどのような半導体装置にも適用することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態を示す半導体装置の縦断側面図
【図２】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その１）
【図３】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その２）
【図４】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その３）
【図５】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その４）
【図６】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その５）
【図７】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その６）
【図８】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その７）
【図９】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その８）
【図１０】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その９）
【図１１】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その１０）
【図１２】半導体装置の製造方法を示す一製造工程の断面図（ａ）高電圧動作領域（ｂ）低電圧動作領域（その１１）
【図１３】本発明の第２の実施形態を示す図５相当図
【図１４】図１２相当図
【図１５】従来例を示す図５相当図
【図１６】図１２相当図
【符号の説明】
【００５１】
図面中、１１は不揮発性記憶装置（半導体装置）、１２は高耐圧領域（高電圧動作領域）、１３は低耐圧領域（低電圧動作領域）、１４は第１のゲート絶縁膜、１５はゲート電極、１６は半導体基板、１７は高耐圧領域の第１の多結晶シリコン膜、１８は高耐圧領域の第２の多結晶シリコン膜、１９はＷＳｉ膜、２０は絶縁膜、２１は第２のゲート絶縁膜、２２はゲート電極、２３は低耐圧領域の第１の多結晶シリコン膜、２４は低耐圧領域の第２の多結晶シリコン膜、２５はＯＮＯ膜、２６は第３の多結晶シリコン膜、２７はＷＳｉ膜を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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