(57)【要約】【課題】熱的なプロセスを伴わず、安価に半導体ウェハの反りを抑制することが可能な半導体装置の製造方法を提供する。【解決手段】本発明に基づく半導体装置の製造方法は、半導体ウェハ１の表面側にのみ選択的に第１の膜２を形成する工程と、第１の膜２が形成された半導体ウェハの表面側および裏面側の両側に同時に第２の膜３ａ，３ｂを形成する工程とを含んでおり、上記第１の膜２を半導体ウェハ１に形成することによって生じた半導体ウェハ１の反りを低減するために、半導体ウェハ１の裏面側に形成された第２の膜３ｂのみを選択的に全部または一部除去する工程をさらに含んでいる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体ウェハの表面側にのみ選択的に第１の膜を形成する工程と、前記第１の膜が形成された前記半導体ウェハの表面側および裏面側の両側に同時に第２の膜を形成する工程とを含む半導体装置の製造方法であって、
前記半導体ウェハの裏面側に形成された第２の膜のみを選択的に全部または一部除去することにより、前記第１の膜を形成することによって前記半導体ウェハに加わった応力の全部または一部を緩和する工程を含む、半導体装置の製造方法。
【請求項２】
前記第１の膜を形成することによって生じた前記半導体ウェハの反り量を測定する工程をさらに含み、
前記反り量に応じて、前記半導体ウェハの裏面側に形成された第２の膜の除去量を調整することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の膜を形成する工程は、枚葉式のウェハ処理装置を用いて行なわれ、前記第２の膜を形成する工程は、バッチ式のウェハ処理装置を用いて行なわれる、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体ウェハの裏面側に形成された第２の膜のみを選択的に全部または一部除去する工程は、枚葉式のウェハ処理装置を用いて前記半導体ウェハの裏面側に向けて処理剤を吐出することによって行なわれる、請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記半導体ウェハの裏面側に形成された第２の膜のみを選択的に全部または一部除去する工程は、前記半導体ウェハの表面側に形成された第１の膜を覆うように保護膜を形成する工程と、バッチ式のウェハ処理装置を用いて前記保護膜が形成された前記半導体ウェハを処理剤中に浸漬する工程とを含む、請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記半導体ウェハの裏面側に形成された第２の膜のみを選択的に全部または一部除去する工程が、写真製版工程の直前に実施されることを特徴とする、請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１の膜は、前記半導体ウェハよりも線膨張係数の大きい膜であり、前記第２の膜は、前記半導体ウェハよりも線膨張係数の小さい膜である、請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１の膜は導電膜であり、前記第２の膜は絶縁膜である、請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項９】
半導体ウェハの表面側にのみ選択的に第１の膜を形成し、前記第１の膜が形成された前記半導体ウェハの表面側および裏面側の両側に同時に第２の膜を形成する膜形成部と、
前記第１および第２の膜が形成された前記半導体ウェハの反り量を測定する反り量測定部と、
前記半導体ウェハの裏面側に形成された第２の膜のみを選択的に全部または一部除去するウェハ処理部と、
前記反り量測定部にて測定された前記半導体ウェハの反り量に基づいて、前記ウェハ処理部にて処理すべき処理時間を算出する演算処理部とを備え、
前記演算処理部にて算出された処理時間に基づいて、前記ウェハ処理部にて前記半導体ウェハを処理することを特徴とする、半導体装置の製造装置。
【請求項１０】
前記ウェハ処理部にて処理された前記半導体ウェハの反り量が予め設定した許容範囲内にあるかどうかを前記反り量測定部にて再度測定し、前記許容範囲外にあると判断した場合に、前記ウェハ処理部にて再度処理を行なうように制御する制御部をさらに備えた、請求項９に記載の半導体装置の製造装置。
【請求項１１】
当該半導体装置の製造装置は、前記反り量測定部、前記演算処理部および前記制御部をそれぞれ単数備えかつ前記ウェハ処理部を複数備えている、請求項１０に記載の半導体装置の製造装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および製造装置に関するものであり、より特定的には、半導体装置の製造時に生じる半導体ウェハの反りを抑制することが可能な半導体装置の製造方法および製造装置に関する。
【０００２】
【従来の技術】
半導体装置の製造プロセスにおいては、半導体ウェハの表面および裏面に各種の膜を成膜したり、成膜した膜の一部または全部を除去したりすることにより、導電膜や絶縁膜が順次堆積され、これらによって各種の半導体素子が形成されていく。これら絶縁膜や導電膜の処理プロセスとしては、枚葉式の処理プロセスとバッチ式の処理プロセスとが知られている。枚葉式の処理プロセスは、半導体ウェハを一枚毎に処理するプロセスであり、このような処理を行なう装置を一般に枚葉式のウェハ処理装置と呼ぶ。これに対し、バッチ式の処理プロセスは、同一ロットの半導体ウェハを複数枚同時に処理するプロセスであり、このような処理装置を一般にバッチ式のウェハ処理装置と呼ぶ。
【０００３】
半導体ウェハ上に導電膜や絶縁膜を形成した場合に、半導体ウェハに反りが生じることが知られている。この半導体ウェハの反りは、近年の半導体ウェハの大口径化に伴って深刻な問題を引き起こすに至っている。
【０００４】
上記問題としては、露光工程におけるデフォーカスの発生や半導体ウェハの搬送時における搬送エラーなどが挙げられる。露光工程におけるデフォーカスとは、半導体ウェハに反りが生じることによって照射する紫外光に焦点ずれが生じる現象のことを言い、このデフォーカスによって所望の寸法の配線を形成することが困難になる。また、半導体ウェハの搬送時に搬送エラーが発生した場合には、半導体ウェハに割れや欠けが生じるといった不具合が生じ、歩留まりが低下する要因となってしまう。
【０００５】
このような問題の解決を図るべく、半導体ウェハの反りを抑制する技術として、特開平８−２２７８３４号公報（特許文献１）や特開平１１−１６３３０９号公報（特許文献２）、特開２０００−２２３４９３号公報（特許文献３）に開示の技術がある。このうち特許文献１および２に開示の反り抑制技術は、半導体ウェハの表面側に形成される膜によって生じる半導体ウェハの反りを抑制するために、半導体ウェハの裏面側に反りを相殺するような膜を形成するものであり、特許文献３に開示の反り抑制技術は、半導体ウェハの表面側に形成した金属膜に不活性ガスのイオンを注入することにより、半導体ウェハの反りを抑制するものである。
【０００６】
【特許文献１】
特開平８−２２７８３４号公報
【０００７】
【特許文献２】
特開平１１−１６３３０９号公報
【０００８】
【特許文献３】
特開２０００−２２３４９３号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上述の特許文献１または２に開示の反り抑制技術では、半導体ウェハの反りを抑制するために半導体ウェハの裏面側に応力を相殺する膜を形成することが必要になり、本来必要でない新たな熱プロセスを追加することになってしまう。このような熱プロセスの追加は、たとえば注入プロファイルの変化や他の膜の膜質変化によるエッチング特性の変化を誘発し、半導体装置の製造プロセスの観点から好ましくない影響を及ぼすおそれが高く、好ましい解決手法とは言えない。
【００１０】
一方、特許文献３に開示の反り抑制技術にあっては、不活性ガスのイオンを注入する工程を新たに付加する必要がある。このような注入工程を付加するためには高価な設備が別途必要になり、製造コストを圧迫する問題がある。
【００１１】
したがって、本発明は、上述の問題点を解決すべくなされたものであり、熱的なプロセスを伴わず、安価に半導体ウェハの反りを抑制することが可能な半導体装置の製造方法および製造装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に基づく半導体装置の製造方法は、半導体ウェハの表面側にのみ選択的に第１の膜を形成する工程と、第１の膜が形成された半導体ウェハの表面側および裏面側の両側に同時に第２の膜を形成する工程とを含む半導体装置の製造方法であって、半導体ウェハの裏面側に形成された第２の膜のみを選択的に全部または一部除去することにより、第１の膜を形成することによって半導体ウェハに加わった応力の全部または一部を緩和する工程を含んでいる。
【００１３】
また、本発明に基づく半導体装置の製造装置は、半導体ウェハの表面側にのみ選択的に第１の膜を形成し、第１の膜が形成された半導体ウェハの表面側および裏面側の両側に同時に第２の膜を形成する膜形成部と、第１および第２の膜が形成された半導体ウェハの反り量を測定する反り量測定部と、半導体ウェハの裏面側に形成された第２の膜のみを選択的に全部または一部除去するウェハ処理部と、反り量測定部にて測定された半導体ウェハの反り量に基づいて、ウェハ処理部にて処理すべき処理時間を算出する演算処理部とを備え、演算処理部にて算出された処理時間に基づいて、ウェハ処理部にて半導体ウェハを処理することを特徴としている。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図を参照して説明する。このうち、実施の形態１は、本発明に基づく半導体装置の製造方法の一実施形態を示すものであり、実施の形態２は、本発明に基づく半導体装置の製造装置の一実施形態を示すものである。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の製造方法を説明するための工程毎の断面図である。また、図２は、本実施の形態における半導体装置の製造方法の特徴的な工程を示すフロー図である。
【００１６】
図１を参照して、本発明の実施の形態１における半導体装置の製造方法について説明する。なお、理解を容易とするために、本実施の形態においては、表面側および裏面側に何ら膜が形成されていない半導体ウェハに対して処理を行なう場合を例示するものとする。
【００１７】
図１（ａ）に示すように、半導体ウェハ１に何らかの膜を形成する以前においては、半導体ウェハ１にはほとんど反りは生じておらず、半導体ウェハ１の表面側および裏面側の平面度はかなり高く維持されている。
【００１８】
しかしながら、図１（ｂ）に示すように、ＣＶＤ装置やスパッタ装置等の枚葉式のウェハ処理装置を用いて半導体ウェハ１の表面側にのみ第１の膜２を形成すると、半導体ウェハ１に反りが生じる。たとえば、第１の膜２として半導体ウェハ１の線膨張係数よりも大きい線膨張係数を有する導電膜を半導体ウェハ１の表面側に被着形成した場合には、第１の膜２の有する引張り応力により、半導体ウェハ１に表面側から裏面側に向かって凸の反りが生じるようになる。なお、ここで「枚葉式のウェハ処理装置」とは、半導体ウェハを一枚毎に処理する装置のことを指し、さらには処理したい半導体ウェハの片側の面のみを処理する装置のことを指す。
【００１９】
一方、図１（ｃ）に示すように、バッチ式のウェハ処理装置を用いて第１の膜２が形成された半導体ウェハ１の表面側および裏面側の両側に同時に第２の膜３ａ，３ｂを被着形成した場合には、半導体ウェハ１の表面側に形成された第２の膜３ａの応力と、半導体ウェハ１の裏面側に形成された第２の膜３ｂの応力とが半導体ウェハ１中においてつり合って相殺されることにより、半導体ウェハ１に大きな反りの変化は生じない。すなわち、半導体ウェハ１の反り量は、第１の膜２を形成することによって生じた反り量（図１（ｂ）に示す反り量）とほぼ同程度に維持されることになる。なお、ここで「バッチ式のウェハ処理装置」とは、同一ロットの半導体ウェハを複数枚同時に処理する装置のことを指し、さらには処理したい半導体ウェハの両面を同時に処理する装置のことを指す。また、第２の膜３ａ，３ｂとしては、たとえば半導体ウェハ１の線膨張係数よりも小さい線膨張係数を有する絶縁膜を形成した場合を想定する。
【００２０】
このように、枚葉式のウェハ処理装置を用いて形成された第１の膜２と、バッチ式のウェハ処理装置を用いて形成された第２の膜３ａ，３ｂとが混載する半導体ウェハ１においては、第１の膜２を形成することによって生じた反りがより支配的な状態となっている。
【００２１】
そこで、この第１の膜２を形成したことによって生じた半導体ウェハ１の反りを低減するために、本実施の形態における半導体装置の製造方法にあっては、半導体ウェハ１の裏面側に形成された第２の膜３ｂのみを所定量除去する。第２の膜３ｂを除去する除去量としては、半導体ウェハ１の裏面側に第２の膜３ｂが残存するように一部除去する場合と、半導体ウェハ１の裏面側に第２の膜３ｂが残存しないように全部を除去する場合とが考えられる。
【００２２】
上述のように、半導体ウェハ１の裏面側に形成された第２の膜３ｂは、半導体ウェハ１の線膨張係数よりも小さい線膨張係数を有する絶縁膜であるため、裏面側に形成された第２の膜３ｂのみを所定量除去することにより、半導体ウェハ１には裏面側から表面側に向かって凸の応力が加わることになる。これにより、図１（ｄ）に示すように、半導体ウェハ１の表面側にのみ形成された第１の膜２による引張り応力の一部または全部が相殺され、全体として半導体ウェハ１の反りが低減されることになる。なお、第２の膜３ｂを除去する工程は、通常は加熱や冷却等の熱的なプロセスを伴うものではないため、半導体ウェハ１に形成される半導体素子に悪影響を及ぼす心配もない。
【００２３】
以上において説明した、本実施の形態における半導体装置の製造方法の特徴部分を要約すれば、以下のようになる。図２を参照して、本実施の形態におえる半導体装置の製造方法は、半導体ウェハ１の表面側のみに選択的に第１の膜２を形成するステップ（Ｓ１）と、第１の膜２が形成された半導体ウェハ１の表面側および裏面側の両側に同時に第２の膜３ａ，３ｂを形成するステップ（Ｓ２）とを含み、第１の膜２を形成することによって生じた半導体ウェハ１の反りを低減するために、半導体ウェハ１の裏面側に形成された第２の膜３ｂのみを選択的に全部または一部除去するステップ（Ｓ３）をさらに備える。
【００２４】
このような製造方法を用いて半導体装置を製造することにより、安価に半導体ウェハの反りを低減することが可能になる。また、本製造方法においては、熱的なプロセスを新たに追加する必要もない。この結果、露光工程におけるデフォーカスの発生を抑制することが可能になるとともに、搬送時における搬送エラーをも抑制することが可能になる。
【００２５】
なお、上述の第２の膜３ｂの除去前に予め半導体ウェハ１の反り量を三次元測定装置等を用いて測定し、この測定結果に基づいて第２の膜３ｂの除去量を調整するようにしてもよい。実際の半導体装置の製造プロセスにおいては、上述の第１の膜２や第２の膜３ａ，３ｂ以外にも多数の膜が形成されている場合が多く、これらの膜の成膜条件による影響やこれらの膜の材質による影響、元々の半導体ウェハ１の反り量など、複雑な条件が絡みあって半導体ウェハ１の反り量が決定される。このため、個々のワークに対して最適な除去量を算出するために反り量の測定ステップを付加することが望ましい。
【００２６】
以下に、本実施の形態における半導体装置の製造方法を実際に写真製版工程の直前に付加した場合の実施例を示す。
【００２７】
（実施例１）
図３は、実施例１における半導体装置の製造方法を説明するための工程毎の半導体ウェハの断面図である。また、図４は、本実施例における半導体装置の製造方法の特徴的な工程を示すフロー図である。
【００２８】
まず、半導体ウェハとしてのシリコンウェハ１１を準備する（図３（ａ）参照）。
【００２９】
次に、シリコンウェハ１１の表面側にのみ枚葉式のウェハ処理装置を用いて第１の膜としてのＴｉＮ膜１２を形成する（図３（ｂ）参照）。このＴｉＮ膜１２の形成には、たとえばスパッタ装置を用いる。その成膜条件としては、たとえば４５０℃の温度条件下にて７０ｎｍ程度の膜厚とする。
【００３０】
ＴｉＮ膜１２は導電膜であるため、シリコンウェハ１１よりも線膨張係数が大きく、成膜後においてシリコンウェハ１１には、表面側から裏面側に向かって凸の反りが生じることになる。
【００３１】
次に、シリコンウェハ１１の表面側および裏面側の両側に同時に第２の膜としてのＴＥＯＳ膜１３ａ，１３ｂを形成する（図３（ｃ）参照）。このＴＥＯＳ膜１３ａ，１３ｂの形成には、バッチ式のウェハ処理装置を用いる。その成膜条件としては、たとえば６８０℃の温度条件下にて２００ｎｍ程度の膜厚とする。
【００３２】
ＴＥＯＳ膜１３ａ，１３ｂは絶縁膜であるため、シリコンウェハ１１よりも線膨張係数が小さい。このため、線膨張係数の差からシリコンウェハ１１にストレスが生じるが、シリコンウェハ１１の表面側と裏面側に同時にＴＥＯＳ膜１３ａ，１３ｂを成膜するためこれらのストレスが相殺し合い、結果としてシリコンウェハ１１の反り量に大きな変化は生じない。
【００３３】
この後、枚葉式のウェハ処理装置を用いてシリコンウェハ１１の裏面側に形成された裏面側ＴＥＯＳ膜１３ｂのみを選択的に全部または一部除去する（図３（ｄ）参照）。具体的には、吐出ノズル１４を用いて処理剤１５をシリコンウェハ１１の裏面側に向けて吐出し、裏面側ＴＥＯＳ膜１３ｂのみを選択的に除去する。
【００３４】
第２の膜として、本実施例の如くＴＥＯＳ膜を採用した場合や、熱酸化膜、ＢＰＴＥＯＳ膜等の酸化膜を採用した場合には、処理剤としてはたとえば１０：１に希釈されたフッ酸が好適である。第２の膜としてポリシリコン膜やアモルファスシリコン膜等のシリコン膜を採用した場合には、フッ酸と硝酸を２０：１の割合で混合した溶液を用いることが好適である。いずれにせよ、第２の膜を溶解除去することが可能な処理剤であればどのような成分のものを用いてもよい。
【００３５】
この結果、裏面側ＴＥＯＳ膜１３ｂが除去されることにより（図３（ｅ）参照）、シリコンウェハ１１には裏面側から表面側に向かって凸のストレスが生じる。このストレスがＴｉＮ膜１２が成膜されることによって生じたストレスの一部または全部を相殺することにより、シリコンウェハ１１の反りが低減されるようになる。
【００３６】
この後、写真製版工程が実施される。具体的には、表面側ＴＥＯＳ膜１３ａ上にパターニングされたフォトレジストが形成され、このフォトレジストをマスクとして表面側ＴＥＯＳ膜１３ａが部分的に除去され、この部分的に除去された表面側ＴＥＯＳ膜１３ａを用いてＴｉＮ膜１２がパターニングされる。
【００３７】
本実施例に基づく半導体装置の製造方法の特徴部分を要約すれば、図４に示すように、枚葉式の成膜装置を用いてシリコンウェハ１１の表面側にのみ選択的にＴｉＮ膜１２を形成するステップ（Ｓ１１）と、バッチ式の成膜装置を用いてＴｉＮ膜１２が形成されたシリコンウェハ１１の表面側および裏面側の両側に同時にＴＥＯＳ膜１３ａ，１３ｂを形成するステップ（Ｓ１２）とを含み、ＴｉＮ膜１２を形成することによって生じたシリコンウェハ１１の反りを低減するために、枚葉式の除去装置を用いてシリコンウェハ１１の裏面側に向けて処理剤を吐出することによってシリコンウェハ１１の裏面側に形成された裏面側ＴＥＯＳ膜１３ｂのみを選択的に全部または一部除去するステップ（Ｓ１３）をさらに備え、その後、写真製版を行なうステップ（Ｓ１４）に移行するものである。
【００３８】
以上の半導体装置の製造方法を採用することにより、写真製版工程におけるデフォーカスの発生が未然に防止できるようになるとともに搬送時の搬送エラーも防止できるようになる。
【００３９】
（実施例２）
図５は、実施例２における半導体装置の製造方法の前半の工程を説明するための半導体ウェハの断面図であり、図６は、後半の工程を説明するための半導体ウェハの断面図である。また、図７は、本実施例における半導体装置の製造方法の特徴的な工程を示すフロー図である。
【００４０】
まず、半導体ウェハとしてのシリコンウェハ２１を準備する（図５（ａ）参照）。
【００４１】
次に、シリコンウェハ２１の表面側にのみ枚葉式のウェハ処理装置を用いて第１の膜としてのＴｉＮ膜２２を形成する（図５（ｂ）参照）。このＴｉＮ膜２２の形成には、たとえばスパッタ装置を用いる。その成膜条件としては、たとえば４５０℃の温度条件下にて７０ｎｍ程度の膜厚とする。
【００４２】
ＴｉＮ膜２２は導電膜であるため、シリコンウェハ２１よりも線膨張係数が大きく、成膜後においてシリコンウェハ２１には、表面側から裏面側に向かって凸の反りが生じることになる。
【００４３】
次に、シリコンウェハ２１の表面側および裏面側の両側に同時に第２の膜としてのＴＥＯＳ膜２３ａ，２３ｂを形成する（図５（ｃ）参照）。このＴＥＯＳ膜２３ａ，２３ｂの形成には、バッチ式のウェハ処理装置を用いる。その成膜条件としては、たとえば６８０℃の温度条件下にて２００ｎｍ程度の膜厚とする。
【００４４】
ＴＥＯＳ膜２３ａ，２３ｂは絶縁膜であるため、シリコンウェハ２１よりも線膨張係数が小さい。このため、線膨張係数の差からシリコンウェハ２１にストレスが生じるが、シリコンウェハ２１の表面側と裏面側に同時にＴＥＯＳ膜２３ａ，２３ｂを成膜するためこれらのストレスが相殺し合い、結果としてシリコンウェハ２１の反り量に大きな変化は生じない。
【００４５】
次に、ＴｉＮ膜２２およびＴＥＯＳ膜２３ａ，２３ｂが形成されたシリコンウェハ２１の表面側にのみ保護膜であるレジスト膜２６を形成する（図５（ｄ）参照）。すなわち、表面側ＴＥＯＳ膜２３ａの表面はレジスト膜２６によって覆われることになる。
【００４６】
次に、バッチ式のウェハ処理装置を用いてシリコンウェハ２１の裏面側に形成された裏面側ＴＥＯＳ膜２３ｂのみを全部または一部除去する（図６（ａ）参照）。具体的には、バッチ式のウェハ処理装置の処理槽２４中に貯留された処理剤２５の中に、レジスト膜２６によって表面側のみが覆われたシリコンウェハ２１を浸漬する。これにより、裏面側ＴＥＯＳ膜２３ｂのみが選択的に除去される。
【００４７】
第２の膜として、本実施例の如くＴＥＯＳ膜を採用した場合や、熱酸化膜、ＢＰＴＥＯＳ膜等の酸化膜を採用した場合には、処理剤としてはたとえば１０：１に希釈されたフッ酸や原液のままのフッ酸等が好適である。これらの液を処理剤として用いれば、保護膜にダメージを与えることなく、裏面側ＴＥＯＳ膜２３ｂのみを除去することが可能である。いずれにせよ、裏面側ＴＥＯＳ膜を溶解除去することが可能な処理剤であればどのような成分のものを用いてもよい。
【００４８】
次に、バッチ式のウェハ処理装置を用いてシリコンウェハ２１の表面側に形成されたレジスト膜２６を除去する（図６（ｂ）参照）。具体的には、バッチ式のウェハ処理装置の処理槽２７中に貯留された処理剤２８の中に、裏面側ＴＥＯＳ膜２３ｂの一部または全部が除去されたシリコンウェハ２１を浸漬する。保護膜としてレジスト膜を採用した場合には、処理剤としては５：１に希釈された硫酸過水（硫酸過酸化水素水）等が好適である。なお、処理剤の温度は１３０℃程度に昇温することが好ましい。これにより、レジスト膜２６のみが選択的に除去される。
【００４９】
この結果、裏面側ＴＥＯＳ膜２３ｂが除去されることにより（図６（ｃ）参照）、シリコンウェハ２１には裏面側から表面側に向かって凸のストレスが生じる。このストレスがＴｉＮ膜２２が成膜されることによって生じたストレスの一部または全部を相殺することにより、シリコンウェハ２１の反りが低減されるようになる。
【００５０】
この後、写真製版工程が実施される。具体的には、表面側ＴＥＯＳ膜１３ａ上にパターニングされたフォトレジストが形成され、このフォトレジストをマスクとして表面側ＴＥＯＳ膜１３ａが部分的に除去され、この部分的に除去された表面側ＴＥＯＳ膜１３ａを用いてＴｉＮ膜１２がパターニングされる。
【００５１】
本実施例に基づく半導体装置の製造方法の特徴部分を要約すれば、図７に示すように、枚葉式の成膜装置を用いてシリコンウェハ２１の表面側にのみ選択的にＴｉＮ膜２２を形成するステップ（Ｓ２１）と、バッチ式の成膜装置を用いてＴｉＮ膜２２が形成されたシリコンウェハ２１の表面側および裏面側の両側に同時にＴＥＯＳ膜２３ａ，２３ｂを形成するステップ（Ｓ２２）とを含み、ＴｉＮ膜２２を形成することによって生じたシリコンウェハ２１の反りを低減するために、シリコンウェハ２１の表面側に形成された表面側ＴＥＯＳ膜２３ａを覆うようにレジスト膜２６を形成するステップ（Ｓ２３）と、バッチ式の除去装置を用いてレジスト膜２６が形成されたシリコンウェハ２１を処理剤中に浸漬することによって、シリコンウェハ２１の裏面側に形成された裏面側ＴＥＯＳ膜２３ｂのみを選択的に全部または一部除去するステップ（Ｓ２４）と、レジスト膜２６を除去するステップ（Ｓ２５）とをさらに備え、その後、写真製版を行なうステップ（Ｓ２６）に移行するものである。
【００５２】
以上の半導体装置の製造方法を採用することにより、写真製版工程におけるデフォーカスの発生が未然に防止できるようになるとともに搬送時の搬送エラーも防止できるようになる。
【００５３】
なお、発明者によって、上述の実施例２における半導体装置の製造方法を用いてシリコンウェハを処理した場合に、裏面側ＴＥＯＳ膜の除去前に反り量が４４．７５μｍであったシリコンウェハが、裏面側ＴＥＯＳ膜の除去後にその反り量が２４．２３μｍにまで低減されることが確認されている。この場合、反り量は約２０μｍ低減されていることになる。
【００５４】
（実施の形態２）
図８は、本発明の実施の形態２における半導体装置の製造装置の機能ブロックを示す図である。
【００５５】
図８に示すように、本実施の形態における半導体装置の製造装置は、膜形成部１００と、ローダ１１０と、アンローダ１２０と、反り量測定部１３０と、ウェハ処理部１４０と、制御部１５０とを備えている。
【００５６】
膜形成部１００は、半導体ウェハの表面側にのみ選択的に第１の膜を形成し、第１の膜が形成された半導体ウェハの表面側および裏面側の両側に同時に第２の膜を形成する。たとえば、第１の膜の形成には枚葉式の成膜装置が利用され、第２の膜の形成にはバッチ式の成膜装置が利用される。すなわち、膜形成部１００としては、これら枚葉式の成膜装置やバッチ式の成膜装置が該当することになる。
【００５７】
ローダ１１０は、反り量測定部１３０に膜形成部１００にて特定の膜が形成された半導体ウェハをセットする機構であり、アンローダ１２０は、反り量測定部１３０にセットされている半導体ウェハを反り量測定部１３０から取外す機構である。これらローダ１１０やアンローダ１２０としては、たとえばロボットアーム式の機構や吸着式の機構等が利用される。
【００５８】
反り量測定部１３０は、半導体ウェハの反り量を測定する部位である。たとえば、赤外線を用いた三次元測定装置等が利用可能である。
【００５９】
ウェハ処理部１４０は、半導体ウェハの裏面側に形成された第２の膜のみを選択的に除去する。たとえば、枚葉式の除去装置やバッチ式の除去装置が該当する。
【００６０】
制御部１５０は、反り量測定部１３０の動作やウェハ処理部１４０の動作を制御する。また、制御部１５０は、演算処理部１５２を備えている。演算処理部１５２は、反り量測定部１３０にて測定した半導体ウェハの反り量に応じて、ウェハ処理部１４０における半導体ウェハの最適な処理時間を算出する。
【００６１】
上記装置構成において、ワークである半導体ウェハは、膜形成部１００にて第１および第２の膜が形成された後に、ローダ１１０によって反り量測定部１３０にセットされ、その反り量が測定される。反り量の測定後、半導体ウェハはウェハ処理部１４０に移送され、ウェハ処理部にて反り抑制のための所定の処理が施される。そして、再び反り量測定部１３０にて当該処理後の半導体ウェハの反り量が測定され、反り量が一定の範囲内に低減された場合には、アンローダ１２０によって反り量測定部１３０から取外され、次工程へと送られる。なお、図８においては、上記半導体ウェハの流れを実線矢印を用いて示している。
【００６２】
反り量測定部１３０にて測定された測定データは、制御部１５０の演算処理部１５２へと送信される。この測定データに基づいて演算処理部１５２にて算出された最適な処理時間のデータは、ウェハ処理部１４０へと送信される。これにより、半導体ウェハの反り量に応じた処理が実現されるようになる。なお、図８においては、上記データの流れを破線矢印にて示している。
【００６３】
図９は、除去対象膜である半導体ウェハの裏面側に形成された第２の膜の膜厚と半導体ウェハの反り量との相関関係を示すグラフである。また、図１０は、ウェハの処理時間と除去対象膜のエッチング量との相関関係を示すグラフである。図１１は、図９および図１０に示すグラフから導出されるウェハ処理時間と反り量との相関関係を示すグラフである。
【００６４】
以下においては、これらの図を参照して、反り量測定部において測定された反り量からウェハ処理部における最適な処理時間を算出する方法について説明する。
【００６５】
図９に示すように、一般的に除去対象膜の膜厚と半導体ウェハの反り量との関係は指数関数の関係にある。すなわち、除去対象膜の膜厚が厚くなればなるほど、半導体ウェハの反り量は指数関数的に増大することになる。
【００６６】
また、図１０に示すように、一般的なエッチング処理を採用した場合には、ウェハ処理時間と除去対象膜のエッチング量とは比例関係にあることが知られている。すなわち、ウェハ処理時間を長くすれば長くするほど、除去対象膜のエッチング量もそれに応じた分だけ大きくなることになる。
【００６７】
以上に示す図９および図１０の関係から、図１１に示す関係が導き出される。この関係から、反り量測定部１３０にて測定され反り量がｘ０である場合には、反り量の許容範囲である許容反り量ｘ１にまで反り量を低減するために、ウェハの処理時間をｔ１とすればよいことが算出可能となる。なお、図９に示す除去対象膜の膜厚と半導体ウェハの反り量との関係は、予め試行等を行なうことにより経験的に導き出されるものである。
【００６８】
図１２は、本実施の形態における半導体装置の製造装置における制御フローを示すフロー図である。以下においては、この図１２を参照して、本実施の形態における半導体装置の製造装置の制御フローについて説明する。
【００６９】
まず、反り量測定部１３０において、半導体ウェハの反り量の初期値が測定される（Ｓ１０１）。つづいて、反り量測定部１３０から半導体ウェハの反り量の初期データが送信され（Ｓ１０２）、制御部１５０によってこの反り量の初期データが受信される（Ｓ１０３）。この反り量の初期データに基づき、制御部１５０の演算処理部１５２において、最適な半導体ウェハの処理時間が算出される（Ｓ１０４）。なお、このときの算出方法は上述の例による。
【００７０】
次に、演算処理部１５２にて算出された最適な半導体ウェハの処理時間のデータが制御部１５０から送信され（Ｓ１０５）、ウェハ処理部１４０にてこの処理時間のデータが受信される（Ｓ１０６）。この処理時間のデータに基づき、ウェハ処理部１４０にて反りの抑制プロセスが実施される（Ｓ１０７）。なお、反りの抑制プロセスとしては、たとえば上述の実施の形態１の例による。
【００７１】
次に、処理後の半導体ウェハの反り量を、反り量測定部１３０において再度測定する（Ｓ１０８）。つづいて、反り量測定部１３０から半導体ウェハの反り量のデータが送信され（Ｓ１０９）、制御部１５０によってこの反り量のデータが受信される（Ｓ１１０）。制御部１５０において、半導体ウェハの反り量が予め設定した反り量の許容範囲内にまで低減されたかどうかが判断され（Ｓ１１１）、反り量が許容範囲内に達した場合には、処理を終了する。また、反り量が許容範囲外である場合にはＳ１０４に戻り、再度Ｓ１０５からＳ１１１までのステップｗｐ繰り返し実施する。
【００７２】
上述の如くの半導体装置の製造装置を用いることにより、適切な範囲にまで半導体ウェハの反り量を低減することが可能になる。このため、露光工程におけるデフォーカスの発生を抑制することが可能になるとともに、搬送時における搬送エラーをも抑制することが可能になる。
【００７３】
また、本実施の形態における半導体装置の製造装置においては、フィードバック制御を行なうことにより、個々のワークの反り量を予め定めた許容範囲内に抑えることが可能になるため、歩留まりが大幅に向上することが期待できる。
【００７４】
なお、上述の半導体装置の製造装置にあっては、ウェハ処理部が単数である場合を例示したが、処理効率の向上を図るためにウェハ処理部を複数完備した構成としてもよい。
【００７５】
図１３は、ウェハ処理部を複数備えた場合の半導体装置の製造装置の機能ブロック図である。図１３に示すように、本変形例における半導体装置の製造装置にあっては、反り量測定部１３０、演算処理部１５２および制御部１５０がそれぞれ単数設けられており、ウェハ処理部が複数設けられている。図示する半導体装置の製造装置にあっては、ウェハ処理部が第１〜第３まで、３つ設けられている。
【００７６】
このような構成にすることにより、ウェハ処理部毎に反り量測定部や演算処理部等を設ける必要がなくなるため設備の簡素化が図れるとともに、反り量測定部が動作していないデッドタイムを削減することが可能になり、大幅に処理効率を向上させることが可能になる。
【００７７】
以上においては、実施の形態として本発明に基づく半導体装置の製造方法および製造装置について説明を行なったが、本発明は上述の実施の形態に限定されるものではない。
【００７８】
たとえば、上述の実施の形態１においては、理解を容易とするために、表面側および裏面側に何ら膜が形成されていない半導体ウェハに対して処理を行なう場合を例示して説明を行なったが、予め半導体ウェハに何らかの膜が形成されている場合にも本発明は当然に適用可能である。すなわち、本発明に基づく反り抑制プロセスは、半導体装置の特定的なタイミングにおいてのみ適用されるものではなく、任意のタイミングで導入することが可能である。しかしながら、実際に適用を考えた場合には、反りが半導体装置の製造に悪影響を及ぼすと考えられる工程の直前に導入することが好ましい。したがって、特に適用が有効であると考えられる場合としては、たとえば上述の実施例に示したように、写真製版工程の直前に行なう場合が考えられる。
【００７９】
このように、今回開示した上記各実施の形態および実施例はすべての点で例示であって、制限的なものではなく、本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００８０】
【発明の効果】
本発明によれば、熱的なプロセスを伴わず、安価に半導体ウェハの反りを抑制することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の製造方法を説明するための工程毎の半導体ウェハの断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の特徴的な工程を示すフロー図である。
【図３】実施例１における半導体装置の製造方法を説明するための工程毎の半導体ウェハの断面図である。
【図４】実施例１における半導体装置の製造方法の特徴的な工程を示すフロー図である。
【図５】実施例２における半導体装置の製造方法の前半の工程を説明するための半導体ウェハの断面図である。
【図６】実施例２における半導体装置の製造方法の後半の工程を説明するための半導体ウェハの断面図である。
【図７】実施例２における半導体装置の製造方法の特徴的な工程を示すフロー図である。
【図８】本発明の実施の形態２における半導体装置の製造装置の機能ブロックを示す図である。
【図９】半導体ウェハの裏面側に形成された第２の膜の膜厚と半導体ウェハの反り量との相関関係を示すグラフである。
【図１０】ウェハの処理時間と除去対象膜のエッチング量との相関関係を示すグラフである。
【図１１】図９および図１０に示すグラフから導出されるウェハ処理時間と反り量との相関関係を示すグラフである。
【図１２】本発明の実施の形態２における半導体装置の製造装置の制御フローを示すフロー図である。
【図１３】本発明の実施の形態２における半導体装置の製造装置の変形例を示す機能ブロック図である。
【符号の説明】
１  半導体ウェハ、２  第１の膜、３ａ，３ｂ  第２の膜、１１，２１  シリコンウェハ、１２，２２  ＴｉＮ膜、１３ａ，２３ａ  表面側ＴＥＯＳ膜、１３ｂ，２３ｂ  裏面側ＴＥＯＳ膜、２６  表面保護膜、１４  処理剤噴射ノズル、１５，２５，２８  処理剤、２４，２７  処理槽、１００  膜形成部、１１０  ローダ、１２０  アンローダ、１３０  反り量測定部、１４０  ウェハ処理部、１５０  制御部、１５２  演算処理部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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