(57)【要約】【課題】  ＩＣチップ内部の回路スペースを確保しつつ、ＩＣチップ内の回路に安定した電源を供給する。【解決手段】  リードフレーム１のアイランド２とＩＣチップ４との各サイズの差によって生じる領域に、ＩＣチップ４の外縁を囲むように電源配線６を形成する。また、この電源配線６よりも外側の位置に複数の電極７を形成し、さらにその複数の電極７の外側に、ＩＣチップ４、電源配線６および複数の電極７を囲むようにＧＮＤ配線８を形成する。そして、ＩＣチップ４のパッド５と電極７、電極７とインナーリード３ａとの間を、ワイヤ１０ａ、１０ｂを介して電気的に接続する。これにより、各配線６、８の断面積を大きくすることができ、配線インピーダンスを低減させることができる。したがって、各配線６、８のどの位置でも、一定の電位を取り出すことができ、ＩＣチップ４内部の回路に安定した電源を供給することができる。【選択図】        図１
2005175057.tif 000002
【特許請求の範囲】
【請求項１】
基板部材（２、１８ａ、１８ｂ）と、
前記基板部材の実装面に備えられ、外部と電気的に接続される複数のパッド（５ａ、５ｂ、５ｃ）を有するＩＣチップ（４）とを備え、
前記複数のパッドには、前記ＩＣチップ内部の回路に電源を供給するための電源用パッド（５ａ）とＧＮＤ用パッド（５ｂ）とが含まれており、
前記基板部材の実装面において、前記ＩＣチップが実装される領域以外の領域には、前記ＩＣチップに電源を供給するための電源配線（６）およびＧＮＤ配線（８）と、複数の電極（７ａ、７ｂ、７ｃ）とが備えられていると共に、前記複数の電極のうち電源用電極（７ａ）は前記電源配線に、ＧＮＤ用電極（７ｂ）は前記ＧＮＤ配線に接続され、
前記電源用パッドおよび前記ＧＮＤ用パッドは、第１の接続部材（１０ａ）を介して、前記電源用電極および前記ＧＮＤ用電極と電気的に接続されるようになっていることを特徴とする半導体装置。
【請求項２】
前記電源配線、前記ＧＮＤ配線、および前記複数の電極は、Ｃｕを含む金属材料であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＩＣチップの外縁を囲むように、前記電源配線が配置され、その電源配線の外縁を囲むように前記ＧＮＤ配線が配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電源配線と前記ＧＮＤ配線との間には、前記複数の電極が配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記基板部材は、リードフレーム（１）のアイランド（２）で構成されると共に、このアイランドの外周には複数のリード（３）が配置され、そのリードはインナーリード（３ａ）を備えて構成されており、
前記電源用電極および前記ＧＮＤ用電極は、第２の接続部材（１０ｂ）を介して、前記インナーリードと電気的に接続され、
前記アイランドと、前記インナーリードとが包み込まれるように樹脂（１１）にて封止されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（以下ＩＣと記す）チップをリードフレームに設置させてなる半導体装置に関する。
【背景技術】
【０００２】
図１０は、従来の半導体パッケージの平面図である。この図のように、リードフレーム２０のアイランド２１上には、ＩＣチップ２３が取り付けられている。また、ＩＣチップ２３の表面には、外部との電気的接続を行うためのパッド２４が形成されており、ワイヤ２５を介してインナーリード２２ａと電気的に接続されている。そして、アイランド２１およびインナーリード２２ａが樹脂２６によりモールドされて半導体パッケージが形成されている。
【０００３】
次に、上記ＩＣチップ２３について説明する。このＩＣチップ２３は、半導体素子、例えばバイポーラトランジスタ等のトランジスタが多数形成されたものである。そして、これらトランジスタが組み合わされて回路が形成され、機能の異なる回路が多数配置されている。これらの回路に電源を供給して駆動させるために、ＩＣチップ２３内部の外周部分には電源配線２７およびＧＮＤ配線２８が形成されている。
【０００４】
各回路は、それぞれの回路からもっとも近い電源配線２７またはＧＮＤ配線２８に、ＩＣチップ２３内部に形成された配線を介して電気的に接続されている。また、これら電源配線２７およびＧＮＤ配線２８は、ＩＣチップ２３の表面に形成された電源用パッド２４ａおよびＧＮＤ用パッド２４ｂに接続されており、これらのパッド２４ａ、２４ｂがワイヤ２５を介してインナーリード２２ａに接続されることで外部からＩＣチップ２３に電源が供給されるようになっている。
【０００５】
さらに、ＩＣチップ２３内部の外周部分には、例えばダイオード２９が形成されており、このダイオード２９が電源配線２７と電源用パッド２４ａとの間、ＧＮＤ用パッド２４ｂとＧＮＤ配線２８との間に接続されることで保護回路Ｃ２が形成されている。この保護回路Ｃ２により、外部からＩＣチップ２３に入力される過渡的な電圧または電流がＩＣチップ２３内部の回路に入力されないようになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の技術では、例えば３ｍｍ四方のＩＣチップ２３内部の外周部分に電源配線２７、ＧＮＤ配線２８、および保護回路Ｃ２が形成されているため、電源配線２７やＧＮＤ配線２８は線幅が数μｍ、膜厚が１μｍ程度と微細な配線である。このため、各配線２７、２８の断面積も小さく、配線インピーダンスが非常に大きくなっている。なお、配線インピーダンスは、各配線２７、２８の断面積に反比例する物理量（抵抗値）であり、各配線２７、２８の断面積が小さいほど配線インピーダンスが大きい。
【０００７】
上記のように、配線インピーダンスが大きい場合、電源配線２７またはＧＮＤ配線２８において、それぞれのＩＣチップ２３内部の位置によって電位差が生じてしまう。例えば、図１０において、ＧＮＤ用パッド２４ｂに近いＧ１点は、ほぼＧＮＤ電位になるが、ＧＮＤ用パッド２４ｂから離れたＧ２点は、配線インピーダンスによりＧＮＤ電位にならない。このように、ＩＣチップ２３内部の回路に本来供給されるはずの電源が供給されないと、設計通りの回路特性が得られない可能性や、ＩＣチップ２３内部の回路が誤作動を起こす可能性が生じる。
【０００８】
そこで、ＩＣチップ２３のサイズを大きくして、ＩＣチップ２３内部の配線を太くすることで、配線の断面積を大きくすることが考えられる。しかしながら、ＩＣチップ２３のサイズを大きくすることは、ＩＣチップ小型化の流れに逆行することになると共に半導体パッケージを大型化させてしまう。したがって、ＩＣチップ２３のサイズを維持したまま配線を太くすることになり、この配線のための領域をＩＣチップ２３内部に確保することが必要になるが、ＩＣチップ２３内部の回路スペースが減少してしまい、ＩＣチップ２３内部に形成される回路の数が制限されることとなる。
【０００９】
本発明は、上記点に鑑み、ＩＣチップ内部の回路に電源を供給するにあたって、ＩＣチップ内部の回路スペースを確保しつつ、ＩＣチップ内の回路に的確な電源を供給することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
したがって、上記目的を達成するため、請求項１に記載の発明では、基板部材（２、１８ａ、１８ｂ）と、基板部材の実装面に備えられ、外部と電気的に接続される複数のパッド（５ａ、５ｂ、５ｃ）を有するＩＣチップ（４）とを備え、複数のパッドには、ＩＣチップ内部の回路に電源を供給するための電源用パッド（５ａ）とＧＮＤ用パッド（５ｂ）とが含まれており、基板部材の実装面において、ＩＣチップが実装される領域以外の領域には、ＩＣチップに電源を供給するための電源配線（６）およびＧＮＤ配線（８）と、複数の電極（７ａ、７ｂ、７ｃ）とが備えられていると共に、複数の電極のうち電源用電極（７ａ）は電源配線に、ＧＮＤ用電極（７ｂ）はＧＮＤ配線に接続され、電源用パッドおよびＧＮＤ用パッドは、第１の接続部材（１０ａ）を介して、電源用電極およびＧＮＤ用電極と電気的に接続されるようになっていることを特徴としている。
【００１１】
このように、ＩＣチップ電源を供給するための電源配線およびＧＮＤ配線を、上記領域に形成することで、この領域上の電源配線およびＧＮＤ配線の断面積を、ＩＣチップ内部に形成する場合よりも大きくすることができる。したがって、電源配線およびＧＮＤ配線の配線インピーダンスを小さくすることができる。また、電源配線およびＧＮＤ配線を太くすることができるので、ＩＣチップ内部に電源配線およびＧＮＤ配線が形成されていたときよりも、より大きな電流を流すことができる。
【００１２】
これにより、電源配線およびＧＮＤ配線において、配線インピーダンスが大きいことによって配線内に生じる電位差が解消され、電源配線またはＧＮＤ配線のどの位置であっても、それぞれ同じ電位を取り出すことができる。そして、第１の接続部材を介することで、ＩＣチップ内部に一定の電源を供給することができ、ＩＣチップ内部の回路の誤動作を防止することができる。
【００１３】
また、上記複数の電極間に抵抗やコンデンサ等の電子部品を実装することができる。このようにアイランド上に電子部品を実装するようにすることで、電子部品の種類を増やすことができ、様々な回路を組むことができることとなる。
【００１４】
さらに、従来ＩＣチップ内部に形成していた電源配線等を基板部材上に形成したので、ＩＣチップ内部に電源配線等のスペースが空くこととなる。これにより、このスペースに回路を追加したり、このスペースをなくしてしまいチップサイズ（面積）を縮小化することができる。
【００１５】
例えば、請求項２に記載の発明のように、前記電源配線、前記ＧＮＤ配線、および前記複数の電極に、Ｃｕを含む金属材料を用いることが可能である。
【００１６】
請求項３に記載の発明では、ＩＣチップの外縁を囲むように、電源配線が配置され、その電源配線の外縁を囲むようにＧＮＤ配線が配置されていることを特徴としている。このように、ＩＣチップの外縁を囲むように電源配線およびＧＮＤ配線を配置することができる。
【００１７】
請求項４に記載の発明では、電源配線とＧＮＤ配線との間には、複数の電極が配置されていることを特徴としている。
【００１８】
このように、電源配線とＧＮＤ配線との間に、複数の電源を配置するようにすることもできる。これにより、複数の電極は、電源配線またはＧＮＤ配線のどちらの配線にも接続することが可能になる。また、電源配線とＧＮＤ配線との間に電極を介して表面実装デバイス等を配置することも可能となる。
【００１９】
請求項５に記載の発明では、基板部材は、リードフレーム（１）のアイランド（２）で構成されると共に、このアイランドの外周には複数のリード（３）が配置され、そのリードはインナーリード（３ａ）を備えて構成されており、電源用電極およびＧＮＤ用電極は、第２の接続部材（１０ｂ）を介して、インナーリードと電気的に接続され、アイランドと、インナーリードとが包み込まれるように樹脂（１１）にて封止されていることを特徴としている。
【００２０】
このように、ＩＣチップを樹脂にて封止してパッケージとすることができる。このとき、ＩＣチップ内には保護回路が形成されていない状態になっているが、アイランド上に保護回路を形成することができるので、ＩＣチップが樹脂で封止された状態では従来のようにＩＣチップ内の回路を保護することができる。また、パッケージとすることで、他の基板等に実装することも可能となる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２２】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本発明の一実施形態が適用された半導体パッケージの平面図である。図２は、半導体パッケージの断面構造を示す図であり、図１のＡ−Ａ断面に対応している。なお、図２は樹脂１１を省略している。
【００２３】
図１に示すように、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋｅａｇｅ）タイプのリードフレーム１における四角形状のアイランド２上の中央位置には、四角形状のＩＣチップ４が取り付けられている。また、ＩＣチップ４の表面には、ＩＣチップ４と外部（後述するリード３）とを電気的に接続するための複数のパッド５が形成されている。
【００２４】
そして、アイランド２とＩＣチップ４との各サイズの差によって生じる領域、すなわちアイランド２の外周領域には、ＩＣチップ４の外縁を囲むように電源配線６が四角形状に形成されている。そして、この電源配線６よりも外側の位置には複数の電極７が形成されており、さらにその複数の電極７の外側には、ＩＣチップ４、電源配線６および複数の電極７を囲むようにＧＮＤ配線８が四角形状に形成されている。これら、電源配線６、複数の電極７、およびＧＮＤ配線８は、図２に示すアイランド２上に形成された絶縁膜９の表面に形成されている。
【００２５】
そして、図１のように、ＩＣチップ４がアイランド２の外縁に配置されたリード３とワイヤ１０ａ、１０ｂを介して電気的に接続されている。このような状態で、ＩＣチップ４が設置されたアイランド２およびインナーリード３ａが樹脂１１でモールドされ、半導体パッケージが形成されている。
【００２６】
以下に、上記半導体パッケージの各構成要素について詳述する。
【００２７】
リードフレーム１は、ＩＣチップ４等を取り付けるアイランド２と、リード３とが形成された金属フレームであり、例えば厚さ０．１５ｍｍの銅合金板が型抜きされて形成されている。本実施形態のリードフレーム１には、ＱＦＰタイプのものが用いられているので、図１に示すように、アイランド２の外縁を囲むようにリード３が配置されている。
【００２８】
リードフレーム１のうち、アイランド２は、ＩＣチップ４、電源配線６、複数の電極７、およびＧＮＤ配線８等が設置されるものである。また、リード３は、インナーリード３ａとアウターリード３ｂとから成り、リード３のうち樹脂１１にてモールドされる部分がインナーリード３ａ、モールド後に部品ピンとして外部と電気的に接続される部分がアウターリード３ｂになっている。なお、アイランド２は本発明の基板部材に相当する。
【００２９】
ＩＣチップ４は、Ｓｉ基板上にバイポーラトランジスタ（例えばＢｉ−ＣＭＯＳ）等の半導体素子や抵抗、コンデンサ等によって構成される半導体集積回路が形成されているものである。また、ＩＣチップ４の表面にはＩＣチップ４内部の半導体集積回路と外部とを電気的に接続するための複数のパッド５が備えられている。
【００３０】
この複数のパッド５は、Ａｌ（アルミニウム）で形成されており、ＩＣチップ４内部の回路に電源を供給するための電源用パッド５ａとＧＮＤ用パッド５ｂと、ＩＣチップ４内部の回路と接続されたパッド５ｃとからなり、いずれもＩＣチップ４の表面に形成されている。このＩＣチップ４内部の回路は、具体的には図２に示されるバイポーラトランジスタ１３等からなり、この図に示すように、このバイポーラトランジスタ１３がパッド５ｃに電気的に接続されている。
【００３１】
また、ＩＣチップ４外部に、電源配線６、ＧＮＤ配線８、保護回路Ｃ１等が形成された状態とされている。このため、ＩＣチップ４には、電源配線６等が形成されるはずのスペースが空くこととなる。このスペースには、他の半導体パッケージに実装されたＩＣチップの回路を形成させることができる。これにより、他の半導体パッケージを製造する必要が無くなるので、コストダウンを実現できる。
【００３２】
一方、このスペースをなくしてしまうことも可能である。このような場合、ＩＣチップのサイズをさらに小型化することができる。
【００３３】
電源配線６およびＧＮＤ配線８は、ＩＣチップ４に電源を供給するための配線であり、Ｃｕ（銅）等の導電体によりＩＣチップ４の外縁を囲むように形成されている。これら電源配線６およびＧＮＤ配線８は、従来ＩＣチップ内部に形成されていたものであるが、本実施形態では、ＩＣチップ４内部に形成せずにアイランド２上に形成させている。また、電源配線６およびＧＮＤ配線８の線幅は数十μｍであり、従来ＩＣチップ内部に形成されている場合の数μｍと比較して十分大きい値になっている。すなわち、電源配線６およびＧＮＤ配線８をアイランド２上に形成することで、電源配線６およびＧＮＤ配線８の線幅を大きくすることができるので、断面積を大きくすることができる。
【００３４】
つまり、本実施形態では、アイランド２上に従来の電源配線よりも太い電源配線６を形成している。このため、電源配線６の断面積が大きくなるので配線インピーダンスを低減させることができ、電源配線６の位置によって生じる電位差をなくすことができる。したがって、電源配線６において一定電位を保つことができ、ＩＣチップ４上のどのパッド５にも安定した電源を供給することが可能になる。
【００３５】
また、ＧＮＤ配線８も同様に、ＩＣチップ４内部にＧＮＤ配線８が形成されている場合では、配線インピーダンスによって電位差が生じてしまい、配線の位置によってＧＮＤ電位にならなかった状態が生じていたが、電源配線６と同様に、ＧＮＤ配線８の位置による電位の差をなくすことができる。
【００３６】
複数の電極７は、ＩＣチップ４とインナーリード３ａとを電気的に接続するための中継電極の役割を果たすものであり、上記各配線６、８と同様に、Ｃｕ（銅）等の導電体で形成されている。複数の電極７には電源用電極７ａとＧＮＤ用電極７ｂとが含まれており、電源用電極７ａは電源配線６に、ＧＮＤ用電極７ｂはＧＮＤ配線８にそれぞれ接続されている。これら電源用電極７ａまたはＧＮＤ用電極７ｂに接続されていないその他の電極７ｃは、ＩＣチップ４のパッド５から外部に電位を取り出すための中継電極や、後述する保護回路Ｃ１としてＩＣチップ４を電気的に保護するために用いられている。
【００３７】
絶縁膜９は、電源配線６、複数の電極７、およびＧＮＤ配線８とアイランド２とを電気的に絶縁するためのものであり、例えばポリイミドが用いられている。このポリイミドは、スピンコートによりアイランド２上に形成されるもので、厚さは数十μｍである。絶縁膜９は、図２に示すように、アイランド上に形成され、その表面には電源配線６、複数の電極７、およびＧＮＤ配線８が形成されている。
【００３８】
ワイヤ１０ａ、１０ｂは、ＩＣチップ４がインナーリード３ａと電気的に接続できるようにするものであり、Ａｕ（金）などの金属材料で構成されている。なお、ＩＣチップ４のパッド５とアイランド２上の電極７との間に用いられるワイヤ１０ａは、本発明の第１の接続部材に相当する。また、アイランド２上の電極７とインナーリード３ａとの間に用いられるワイヤ１０ｂは、本発明の第２の接続部材に相当する。
【００３９】
保護回路Ｃ１は、サージ破壊や電気的雑音等からＩＣチップ４を保護するための役割を果たすものであり、電源配線６と電極７ｃとの間、電極７ｃとＧＮＤ配線８との間にダイオード１２が接続されることで構成されている。
【００４０】
この保護回路Ｃ１には、表面実装デバイス（ディスクリート部品）であるダイオード１２が用いられている。このダイオード１２のサイズは、例えば０．６ｍｍ×０．３ｍｍであり、矩形型の両端が端子になっている。このため、配線やワイヤによる接続を行わずに、ダイオード１２の端子と各配線６、８または電極７ｃとの間をはんだ付けすることで電気的に接続することが可能になっている。
【００４１】
図３は、図１に示すダイオード１２を用いた保護回路Ｃ１に対応する回路図である。３つのインナーリード３ａのそれぞれが、ＩＣチップ４の電源Ｖｃｃ端子、信号端子、ＧＮＤ端子になっており、各インナーリード３ａからワイヤ１０ｂを介してアイランド２上の電源用電極７ａ、電極７ｃ、ＧＮＤ用電極７ｂにそれぞれ接続されている。また、アイランド２上では、電源用電極７ａと電極７ｃとの間、電極７ｃとＧＮＤ用電極７ｂとの間にダイオード１２が接続されている。そして、アイランド２上の電極７ｃとＩＣチップ４上のパッド５ｃとの間がワイヤ１０ａを介して電気的に接続されており、ＩＣチップ４内部のバイポーラトランジスタ１３のコレクタ電極に接続されている。
【００４２】
このような回路に例えば過渡的な電流が流れた場合、マイナスの電流が流れた場合には電流はＧＮＤ端子から経路Ｉ１を通過して信号端子へ、プラスの電流が流れた場合には電流は信号端子から経路Ｉ２を通過して電源Ｖｃｃ端子へ流れるようになっている。このため、過渡的な電流が流れたとしても、バイポーラトランジスタ１３には過渡的な電流を流さないようにすることができる。したがって、過渡的な電流からＩＣチップ４を保護することができる。
【００４３】
次に、上記半導体装置の製造方法について図４〜図８を参照して説明する。図４は、電源配線６、複数の電極７、およびＧＮＤ配線８の形成方法を示す図であり、図１に示すＡ−Ａ断面に対応している。
【００４４】
まず、ＱＦＰタイプのリードフレーム１のアイランド２上に電源配線６、複数の電極７、ＧＮＤ配線８を形成する方法について説明する。この工程でアイランド２上に形成される電源配線６、複数の電極７、およびＧＮＤ配線８は、ＩＣチップ４が設置される領域以外の領域に形成されるようになっている。
【００４５】
図４（ａ）に示す工程では、ＱＦＰタイプのリードフレーム１を用意し、そのリードフレーム１のアイランド２上にポリイミド膜１４を形成する。具体的には、ポリイミドをスピンコートによりアイランド２上に形成する。このように形成されたポリイミド膜１４の厚さは、例えば数十μｍである。
【００４６】
図４（ｂ）に示す工程では、図４（ａ）で形成したポリイミド膜１４上に金属膜１５を形成する。すなわち、厚さ約数十μｍの銅の導電体をポリイミド膜１４上に蒸着により形成する。
【００４７】
図４（ｃ）に示す工程では、金属膜１５上にフォトレジスト１６を形成し、フォトレジスト１６を露光によってパターニングする。このようにして、フォトレジスト１６において電源配線６、複数の電極７、およびＧＮＤ配線８が形成されない領域を開口させる。
【００４８】
図４（ｄ）に示す工程では、このフォトレジスト１６をマスクとしてエッチングを行い、ポリイミド膜１４および金属膜１５をパターニングして、電源配線６、複数の電極７、およびＧＮＤ配線８を形成する。このとき、複数の電極７は、電源配線６またはＧＮＤ配線８に接続された状態で形成される。複数の電極７のうち、電源配線６に接続されたものが電源用電極７ａ、ＧＮＤ配線８に接続されたものがＧＮＤ用電極７ｂとなる。
【００４９】
この後、複数の電極７のうち、ダイオード１２を配置するための電極７が各配線６、８からカットされる。図５（ａ）は、図４（ｄ）の断面図を平面図として表した図であり、レーザトリミングによって電極７をＧＮＤ配線８からカットする様子を示した図である。図５（ｂ）は、図５（ａ）に示したレーザトリミングによって、電極７がＧＮＤ配線８から切断される様子を示した図である。また、図５（ｃ）は、図５（ｂ）のＢ−Ｂ断面図である。
【００５０】
このようにして、リードフレーム１のアイランド２上に、電源配線６、複数の電極７、およびＧＮＤ配線８を形成することができる。続いて、アイランド２上にＩＣチップ４を設置して半導体パッケージを形成する。この方法について図６に示すＩＣチップ４の設置工程図を参照して説明する。
【００５１】
図６（ａ）に示す工程では、アイランド２の所望の位置にＩＣチップ４を取り付ける。具体的には、Ａｇペーストを用いてＩＣチップ４の裏面とアイランド２表面とを接着させる。本実施形態では、図４の工程に示したように、各配線６、８等がアイランド２の外縁に形成されることとなる。
【００５２】
図６（ｂ）に示す工程では、電源配線６、複数の電極７、およびＧＮＤ配線８の間にダイオード１２を設置する。
【００５３】
このとき、ダイオード１２に配線を施して各配線６、８または電極７ｃに接続するのではなく、図７（ａ）に示すように、ダイオード１２の端子を直接電極７ｃおよび各配線６、８にはんだ１７ではんだ付けしている。図７（ａ）は、電源配線６と電極７ｃとの間、電極７ｃとＧＮＤ配線８との間にダイオード１２を設置させた様子を示した図である。図７（ｂ）は、図７（ａ）のＣ−Ｃ断面図である。この図に示すように、ダイオード１２は、はんだ付けにより、各配線６、８および電極７ｃに直接接続されるようになっている。
【００５４】
そして、図６（ｃ）に示す工程では、ＩＣチップ４上のパッド５と電極７との間、電極７とインナーリード３ａとの間に超音波熱圧着の方法によりワイヤ１０ａ、１０ｂを設置する。
【００５５】
その後、図示しないが、リードフレーム１のアイランド２とインナーリード３ａとをエポキシ系の樹脂１１によりモールドする。具体的には、本実施形態の半導体パッケージのタイプがＱＦＰタイプであるので、四角形状の型に図６（ｃ）の工程を終えたリードフレーム１を設置して、その型に溶かした樹脂１１を流し込んでモールドする。
【００５６】
この後、図８に示すように、樹脂１１にてモールドされないアウターリード３ｂを折り曲げてピンとすることで、半導体パッケージが完成する。
【００５７】
このように、形成された半導体パッケージでは、アイランド２とＩＣチップ４のサイズの差によって生じる領域に電源配線６、ＧＮＤ配線８等が形成されるようになっている。したがって、アイランド２上に形成された電源配線６およびＧＮＤ配線８の断面積を、各配線がＩＣチップ４内部に形成される場合よりも大きく形成することができるので、電源配線６およびＧＮＤ配線８の配線インピーダンスを小さくすることができる。
【００５８】
これにより、電源配線６およびＧＮＤ配線８において、配線の位置による電位差が解消され、電源配線６またはＧＮＤ配線８のどの位置であっても、ほぼ同じ電位を取り出すことができるようになる。このようにして、電源用電極７ａまたはＧＮＤ用電極７ｂを介してＩＣチップ４内部に供給される電源を安定させることができ、ＩＣチップ４内部の回路の誤動作を防止することができる。
【００５９】
（他の実施形態）
上記第１実施形態では、リードフレーム１のアイランド２にＩＣチップ４を設置させ、そのＩＣチップ４の外縁に電源配線６等を設置するようにした。しかしながら、リードフレーム１に限らず、セラミック基板１８ａやプリント基板１８ｂ等にＩＣチップ４を設置させ、その外縁に電源配線６等を設置するようにしてもよい。
【００６０】
このようにセラミック基板１８ａ等を用いる場合には、フリップチップによるＩＣチップ４の接続が可能である。図９は、フリップチップによってセラミック基板１８ａ等にＩＣチップ４を設置させた様子を示した図である。すなわち、ＩＣチップ４のパッド５にバンプ１９を形成して、このバンプ１９を熱処理することで、パッド５とセラミック基板１８ａ上に形成された電極７とを電気的に接続することができる。このようにしても、ＩＣチップ４をアイランド２上に設置させることが可能である。なお、セラミック基板１８ａおよびプリント基板１８ｂは本発明の基板部材に相当し、バンプ１９は本発明の第１の接続部材に相当する。
【００６１】
ＩＣチップ４の設置位置はアイランド２上の中央位置に限らず、どの位置でもよい。このような場合、このＩＣチップ４の位置に最適な電源配線６、複数の電極７、ＧＮＤ配線８を配置することとなる。すなわち、第１実施形態では、電源配線６およびＧＮＤ配線８をＩＣチップ４の外縁に形成したが、一側縁のみに形成するようにしてもよい。さらに、これら電源配線６またはＧＮＤ配線８を、複数本形成するようにしてもよい。
【００６２】
また、ＩＣチップ４上のパッド５の形状は、図１に示す四角形状に限らず、ＩＣチップ４中心方向に伸びるような形状にしてもよい。このパッド５の形状は、ＩＣチップ４内の回路等に合わせて最適な形状に変更することができる。
【００６３】
上記第１実施形態では、ダイオード１２を配置した保護回路Ｃ１について説明したが、この保護回路Ｃ１には、ダイオード１２の他に、抵抗、コンデンサ、インダクタンス等の表面実装デバイスを配置することもできる。
【００６４】
上記抵抗、コンデンサ、インダクタンス等を用いた保護回路の場合、半導体パッケージ外部から入力されるある特定の周波数帯の電流を通過またはカットするフィルタ回路や、半導体パッケージ外部の回路とＩＣチップ４内部の各回路との間に設置され、互いの回路が影響を及ぼさないようにするバッファ回路として機能するようになっている。
【００６５】
また、電源配線６およびＧＮＤ配線８の間は、上記保護回路Ｃ１が形成されることに限らず、抵抗やコンデンサ等の電子部品による所望の機能を有する回路を形成してもよい。このような回路としては、例えば、ＩＣチップ４内部に作り込めなかった回路や、半導体パッケージの外部に形成していた回路等があり、これらの回路をアイランド２上に形成することが可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態が適用された半導体パッケージの平面図である。
【図２】図１に示すＡ−Ａ断面図である。
【図３】図１の点線で囲んだ保護回路の一例を示した図である。
【図４】電源配線、複数の電極、およびＧＮＤ配線の形成方法を示した図である。
【図５】電極および各配線間の切断方法を示した図である。
【図６（ａ）】アイランドにＩＣチップを取り付けた様子を示した図である。
【図６（ｂ）】アイランドにダイオードを取り付けた様子を示した図である。
【図６（ｃ）】ＩＣチップとインナーリードとの間をワイヤボンディングで接続した様子を示した図である。
【図７】電極および各配線間にダイオードを設置した図である。
【図８】アウターリードを折り曲げる工程を示した図である。
【図９】フリップチップによるＩＣチップの設置の様子を示した図である。
【図１０】従来の半導体パッケージの平面図である。
【符号の説明】
【００６７】
１…リードフレーム、２…アイランド、３…リード、３ａ…インナーリード、
３ｂ…アウターリード、４…ＩＣチップ、５…パッド、６…電源配線、７…電極、
８…ＧＮＤ配線、９…絶縁膜、１０ａ、１０ｂ…ワイヤ、１１…樹脂、
１２…ダイオード、１７…はんだ、１９…バンプ。
【図１】
2005175057.tif 000003
【図２】
2005175057.tif 000004
【図３】
2005175057.tif 000005
【図４】
2005175057.tif 000006
【図５】
2005175057.tif 000007
【図６（ａ）】
2005175057.tif 000008
【図６（ｂ）】
2005175057.tif 000009
【図６（ｃ）】
2005175057.tif 000010
【図７】
2005175057.tif 000011
【図８】
2005175057.tif 000012
【図９】
2005175057.tif 000013
【図１０】
2005175057.tif 000014