(57)【要約】【課題】パルス幅変調形インバータ装置の制御に使用する従来のＰＬＬ回路では、急激な系統電源の周波数変動に対して位相制御が速やかに対応できない問題があった。【解決手段】遅れ又は進み位相差を検出する位相比較回路と遅れ又は進み位相のとき１周期ごとにカウントアップ又はダウンし上記カウント値を累積し累積した値をアナログ電圧に変換する位相積分回路とアナログ電圧に応じて出力周波数を制御する電圧制御発振回路とを備えたＰＬＬ回路において、位相積分回路を位相比例積分回路に置換え、位相比較回路によって検出する１周期ごとの位相差を数値変換し遅れ位相のとき正、進み位相のとき負とし、正又は負の数値変換値を比例ゲイン係数で乗算して比例値とし上記変換値を積分ゲイン係数で乗算し乗算した値を累積して積分値とし比例値と積分値とを加算して比例積分値とし比例積分値をアナログ電圧に変換することを特徴とするＰＬＬ回路である。【選択図】図１
2005204091.tif 000002
【特許請求の範囲】
【請求項１】
基準周波数信号と帰還周波数信号との位相差を検出し前記帰還周波数信号が前記基準周波数信号より位相が遅れているとき遅れ位相差を検出して出力し前記帰還周波数信号が前記基準周波数信号より位相が進んでいるとき進み位相差を検出して出力する位相比較回路と、前記検出した位相差が遅れ位相差のとき１周期ごとにカウントアップし逆に前記検出した位相差が進み位相のとき１周期ごとにカウントダウンし前記遅れ位相差又は進み位相差が無くなるまで前記カウントアップ又はカウントダウンを継続し前記カウントした値をアナログ電圧信号に変換して出力する位相積分回路と、前記変換したアナログ電圧信号に応じて出力周波数を制御する電圧制御発振回路と、前記出力周波数を予め定めた値に分周して帰還周波数信号として出力する分周回路とを備えたＰＬＬ回路において、前記位相積分回路を位相比例積分回路に置換え、前記置換えた位相比例積分回路は、前記位相比較回路によって検出する前記基準周波数信号と前記帰還周波数信号との１周期ごとの位相差が遅れ位相のとき正の値で数値変換し前記位相差が進み位相のとき負の値で数値変換し、前記数値変換した１周期ごとの位相差の正又は負の数値を予め定めた比例ゲイン係数で乗算して比例値を算出し、前記数値変換した１周期ごとの位相差の正又は負の数値を予め定めた積分ゲイン係数で乗算し前記乗算した値を累積して積分値を算出し、前記算出した前記比例値と前記積分値とを加算して比例積分値を算出し、前記算出した比例積分値をアナログ電圧信号に変換して出力することを特徴とするＰＬＬ回路。
【請求項２】
前記比例積分回路の比例ゲイン係数ＫｐをＫｐ＝（２０〜３５）／Ｆ［ＭＨｚ］によって設定し、前記積分ゲイン係数ＫｉをＫｉ＝（５〜１５）／Ｆ［ＭＨｚ］によって設定することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記位相比例積分回路と前記電圧制御発振回路との間に位相差補正制限回路を設け、前記位相差補正制限回路に予め定めた比例積分上限値及び比例積分下限値を設定し、前記比例積分値が前記設定した比例積分上限値を超えたとき前記比例積分上限値を前記比例積分信号として出力し、前記比例積分値が前記設定した比例積分下限値未満のとき前記比例積分下限値を前記比例積分信号として出力し、前記比例積分値が前記設定した比例積分上限値未満であり前記比例積分下限値以上のとき前記比例積分値を前記電圧制御発振回路に出力することを特徴とする請求項１又は請求項２記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調形インバータ装置のキャリア発生器の周波数制御に使用するＰＬＬ（位相制御）回路に関するものである。
【背景技術】
【０００２】
図９は、従来技術のＰＬＬ回路のブロック図である。図９において、位相比較回路ＰＦは基準周波数信号Ｆｉと帰還周波数信号Ｆｏ／Ｎとの位相差を検出し上記帰還周波数信号Ｆｏ／Ｎが遅れ位相の場合に位相比較信号ＵｄをＬｏｗレベルにして出力し、上記帰還周波数信号Ｆｏ／Ｎが進み位相の場合に位相比較信号ＵｄをＨｉｇｈレベルにして出力する。
【０００３】
位相積分回路は、カウント回路ＣＯとＤＡ変換回路とによって形成され、上記カウント回路ＣＯは、位相比較信号ＵｄがＬｏｗレベルの遅れ位相のとき１周期ごとにカウントアップし、Ｈｉｇｈレベルの進み位相とき１周期ごとにカウントダウンし上記カウントアップ又はカウントダウンした値を累積して出力する。上記ＤＡ変換回路は、上記累積値をアナログ電圧信号に変換して電圧制御発振回路ＶＣＯに制御電圧Ｖｃｔとして供給する。上記電圧制御発振回路ＶＣＯは、上記制御電圧Ｖｃｔに応じて出力周波数Ｆｏを制御する。分周回路１／Ｎは出力周波数Ｆｏを分周して帰還周波数信号Ｆｏ／Ｎとして位相比較回路ＰＦに供給する。
【０００４】
基準周波数信号Ｆｉの方が遅れ位相である場合には、当初カウント回路ＣＯのカウント値が小さく、したがってＤＡ変換回路の制御電圧も低い状態にある。上記カウント回路ＣＯは、位相比較信号ＵｄがＬｏｗレベルのとき基準周波数信号Ｆｉと帰還周波数信号Ｆｏ／Ｎとの１周期ごとの位相差検出後にカウントアップして累積し、上記位相比較信号ＵｄがＨｉｇｈレベルになるまで上記カウントアップを継続する。
【０００５】
そして、カウント回路ＣＯは、予め定めた目標の累積値を越えると今度は、位相比較信号ＵｄをＨｉｇｈレベルにして出力する。このようにして安定状態では、カウンタ回路ＣＯは目標の累積値を挟んで２つのカウント値をカウントアップ又はカウントダウンと往復する。（上記の従来技術を開示した特許文献１を参照）
【０００６】
【特許文献１】特開平４−１９６７１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
パルス幅変調形インバータ装置のキャリア発生器の周波数制御に使用する従来のＰＬＬ回路では、基準周波数信号と帰還周波数信号との位相差をパルス信号に生成し、上記パルス信号を抵抗とコンデンサで形成された低域通過フィルタ（ＬＰＦ）によって積分され、上記積分された値に応じて出力周波数を変化させているが、上記低域通過フィルタの帯域を狭帯域にする必要が生じ、急激な基準周波数信号の変動に対して対応できない問題が有った。上記問題を解決する方法として特開平４−１９６７１５号公報に開示されているが上記技術では、上記基準周波数信号が高周波で使用するＣＤプレーヤやＢＳチューナ等では有効であるが、パルス幅変調形インバータ装置の制御に使用する基準周波数信号が系統電源の５０Ｈｚ又は６０Ｈｚの低周波数では、急激な基準周波数信号の変動に対して対応できず目標値に対して凹凸を繰り返してしまう。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、第１の発明は、基準周波数信号と帰還周波数信号との位相差を検出し上記帰還周波数信号が上記基準周波数信号より位相が遅れているとき遅れ位相差を検出して出力し上記帰還周波数信号が上記基準周波数信号より位相が進んでいるとき進み位相差を検出して出力する位相比較回路と、上記検出した位相差が遅れ位相差のとき１周期ごとにカウントアップし逆に上記検出した位相差が進み位相のとき１周期ごとにカウントダウンし上記遅れ位相差又は進み位相差が無くなるまで上記カウントアップ又はカウントダウンを継続し上記カウントした値をアナログ電圧信号に変換して出力する位相積分回路と、上記変換したアナログ電圧信号に応じて出力周波数を制御する電圧制御発振回路と、上記出力周波数を予め定めた値に分周して帰還周波数信号として出力する分周回路とを備えたＰＬＬ回路において、上記位相積分回路を位相比例積分回路に置換え、上記置換えた位相比例積分回路は、上記位相比較回路によって検出する上記基準周波数信号と上記帰還周波数信号との１周期ごとの位相差が遅れ位相のとき正の値で数値変換し上記位相差が進み位相のとき負の値で数値変換し、上記数値変換した１周期ごとの位相差の正又は負の数値を予め定めた比例ゲイン係数で乗算して比例値を算出し、上記数値変換した１周期ごとの位相差の正又は負の数値を予め定めた積分ゲイン係数で乗算し上記乗算した値を累積して積分値を算出し、上記算出した上記比例値と上記積分値とを加算して比例積分値を算出し、上記算出した比例積分値をアナログ電圧信号に変換して出力することを特徴とするＰＬＬ回路である。
【０００９】
第２の発明は、上記比例積分回路の比例ゲイン係数ＫｐをＫｐ＝（２０〜３５）／Ｆ［ＭＨｚ］によって設定し、上記積分ゲイン係数ＫｉをＫｉ＝（５〜１５）／Ｆ［ＭＨｚ］によって設定することを特徴とする請求項１記載のＰＬＬ回路である。
【００１０】
第３の発明は、上記比例積分回路と上記電圧制御発振回路との間に位相差補正制限回路を設け、上記位相差補正制限回路に予め定めた比例積分上限値及び比例積分下限値を設定し、上記比例積分値が上記設定した比例積分上限値を超えたとき上記比例積分上限値を上記比例積分信号として出力し、上記比例積分値が上記設定した比例積分下限値未満のとき上記比例積分下限値を上記比例積分信号として出力し、上記比例積分値が上記設定した比例積分上限値未満であり上記比例積分下限値以上のとき上記比例積分値を上記電圧制御発振回路に出力することを特徴とする請求項１又は請求項２記載のＰＬＬ回路である。
【発明の効果】
【００１１】
上記第１の発明及び第２の発明によれば、系統電源のパルス幅変調形インバータ装置の制御に使用するＰＬＬ回路にＰＩ制御を用いることにより、従来の低域通過フィルタ（ＬＰＦ）を用いたＰＬＬ回路に対して位相制御の応答性を速くできる。さらに、基準周波数信号の周期が高周波領域から低周波領域の広い範囲で位相制御が可能となる。
【００１２】
上記第３の発明によれば、急激な基準周波数信号の変動に対して出力周波数が適正値を大きく離脱ことを防止でき、パルス幅変調形インバータ装置のスイッチング素子の周波数が適正値を超えることによって生じるスイッチング素子の破壊を防止できる。また、位相制御の周波数の追従範囲を制限することになり、位相制御の応答性を速くすることが可能となる。
【発明を実施するための最良の形態】
【００１３】
［実施の形態１］
以下、図１を参照して本発明の実施の形態について説明する。図１は、パルス幅変調形インバータ装置の制御に使用する本発明のＰＬＬ回路を示すブロック図であり、位相比較回路ＰＦＤ、位相比例積分制御回路、位相差補正制御回路ＲＥＣ、電圧制御発振回路ＶＣＯ及び分周回路１／Ｎによって形成し、上記位相比例積分制御回路は、位相差カウント回路ＰＣＯと比例積分制御回路ＰＩ（以後、ＰＩ制御回路と言う）とで形成されている。
【００１４】
図２は図１に示す、位相比較回路ＰＦＤの詳細回路図である。図示のように、位相比較回路ＰＦＤは、第１のＤフリップフロップＦＦ１、第２のＤフリップフロップＦＦ２及びアンド回路ＡＮＤにより形成されている。上記第１のＤフリップフロップＦＦ１の入力端子Ｄは電源電圧に接続され、クロック入力端子ＣＫには基準周波数信号Ｆｉが入力されると、出力端子Ｑから遅れ位相差信号Ｆｕｐが出力される。上記第２のＤフリップフロップＦＦ２の入力端子Ｄは電源電圧に接続され、クロック入力端子ＣＫには帰還周波数信号Ｆｏ／Ｎが入力されると、出力端子Ｑから進み位相差信号Ｆｄｏが出力される。
【００１５】
アンド回路ＡＮＤは、２入力ＡＮＤゲートであり、二つの入力端子に、それぞれ遅れ位相差信号Ｆｕｐと進み位相差信号Ｆｄｏとが入力される。そして、アンド回路ＡＮＤの出力信号Ａｄはリセット信号として上記第１のＤフリップフロップＦＦ１及び第２のＤフリップフロップＦＦ２の入力端子Ｒにそれぞれ供給される。上述より、上記位相比較回路ＰＦＤは、基準周波数信号Ｆｉと帰還周波数信号Ｆｏ／Ｎとの１周期ごとの位相差を検出して遅れ位相差信号Ｆｕｐ又は進み位相差信号Ｆｄｏとして出力する。
【００１６】
図３は、位相比例積分回路を形成する位相差カウント回路の詳細回路図である。図示のように、アップ／ダウンカウンタ回路ＵＤＣ、リセット生成回路ＲＳ及びレジスタ回路ＬＤにより形成されている。上記アップ／ダウンカウンタ回路ＵＤＣは可逆カウンタともいわれ、入力端子ＵＰの入力信号である遅れ位相差信号ＦｕｐがＨｉｇｈレベルの期間中、カウントアップとして動作して予め定めた周期のクロック信号Ｃｌｋのパルスが入力端子ＣＫに加わるごとに１ずつ加算される。また、入力端子ＤＯの入力信号である進み位相差信号ＦｄｏがＨｉｇｈレベルの期間中、カウントダウンとして動作してクロック信号Ｃｌｋのパルスが入力端子ＣＫに加わるごとに１ずつ減数され、１周期ごとの位相差をカウントアップ又はカウントダウンする。
【００１７】
リセット生成回路ＲＳは、入力端子ＤがＨｉｇｈレベルからＬｏｗレベルに切り換えられると動作し、入力端子ＣＫに入力されるクロック信号Ｃｌｋに同期して、予め定めた期間のリセット信号Ｒｓを生成してアップ／ダウンカウンタ回路ＵＤＣの入力端子Ｒと下記に示すレジスタ回路ＬＤの入力端子ＷＥに供給する。
【００１８】
レジスタ回路ＬＤは、上記アップ／ダウンカウンタ回路ＵＤＣによってカウントされた１周期ごとのカウントアップ又はカウントダウン値を正又は負に数値変換して保持し、入力端子ＷＥにリセット信号Ｒｓが入力されると、上記数値変換して保持している値を位相差カウント信号Ｐｃとして出力する。そして、次の１周期のカウントアップ又はカウントダウン値を数値変換して保持する。
【００１９】
図４は、位相比例積分回路を形成するＰＩ制御回路の詳細回路図であり、図示のように数値変換した位相差カウント信号Ｐｃとクロック信号Ｃｌｋとを入力し、予め定めた比例ゲインの係数Ｋｐと予め定めた積分ゲインの係数Ｋｉとを設定し、図４に示すＰＩ制御の演算式により、上記１周期ごとの位相差カウント信号Ｐｃの値と上記比例ゲイン係数Ｋｐとの乗算によって比例値を算出し、上記１周期ごとの位相差カウント信号Ｐｃの値と上記積分ゲイン係数Ｋｉとを乗算し上記乗算した値を累積して積分値を算出し、上記算出した比例値と積分値とを加算して１周期ごとの比例積分値を求めて比例積分信号Ｐｉとして出力する。
【００２０】
図５は図１に示す、位相差補正制限回路ＲＥＣの詳細回路図であり、図示に示すように比例積分上限設定回路ＨＲＦ、比例積分下限設定回路ＬＲＦ、比較判別回路ＤＣ、マルチプレクサ回路ＭＳ及びＤＡ変換回路Ｄ／Ａにより形成されている。上記比例積分上限設定回路ＨＲＦは、予め定めた比例積分上限設定値Ｈｒを設定し、上記比例積分下限設定回路ＬＲＦは、予め定めた比例積分下限設定値Ｌｒを設定する。
【００２１】
比較判別回路ＤＣは、比例積分信号Ｐｉの値を比例積分上限設定値Ｈｒ及び比例積分下限設定値Ｌｒに比較して、上記比例積分信号Ｐｉの値が上記比例積分上限設定値Ｈｒを超えたとき出力信号Ｄ１を出力し、上記上記比例積分信号Ｐｉの値が上記比例積分上限設定値Ｈｒ以下であり上記比例積分下限設定値Ｈｒ以上のとき出力信号Ｄ２を出力し、上記比例積分信号Ｐｉの値が上記比例積分下限設定値Ｌｒ未満のとき出力信号Ｄ３を出力する。
【００２２】
マルチプレクサ回路ＳＥは、比較判別回路ＤＣからの出力信号Ｄ１が入力されると比例積分上限設定値Ｈｒを選択し、出力信号Ｄ２が入力されると比例積分信号Ｐｉを選択し、出力信号Ｄ３が入力されると比例積分下限設定値Ｌｒを選択してＤＡ変換回路Ｄ／Ａに入力する。上記ＤＡ変換回路Ｄ／Ａは、数値変換された比例積分信号Ｐｉの値をアナログ電圧信号に変換して位相差補正信号Ｒｅとして出力する。
【００２３】
電圧制御発振回路ＶＣＯは、アナログ電圧に変換された位相差補正信号Ｒｅの値に応じて出力周波数Ｆｏを制御し、分周回路１／Ｎは、上記出力周波数Ｆｏを予め定めた値に分周して帰還周波数信号Ｆｏ／Ｎとして出力する。
【００２４】
図６の波形タイミング図を参照して本発明の動作を説明する。図６（Ａ）は予め定めた周波数のクロック信号Ｃｌｋの示し、図６（Ｂ）は基準周波数信号Ｆｉを示し、図６（Ｃ）は、帰還周波数信号Ｆｏ／Ｎを示し、図６（Ｄ）は、アンド信号Ａｄを示す。図６（Ｅ）は遅れ位相差信号Ｆｕｐを示し、図６（Ｆ）は進み位相差信号Ｆｄｏを示し、図６（Ｆ）はリセット信号Ｒｓを示し、図６（Ｇ）はアップ／ダウンカウンタ信号Ｃｄを示し、図６（Ｈ）は数値変換された位相差カウント信号Ｐｃを示す。
【００２５】
図６（Ｂ）に示す時刻ｔ＝ｔ１において、基準周波数信号ＦｉがＨｉｇｈレベルになると第１のＤフリップフロップＦＦ１のクロック入力端子ＣＫはＨｉｇｈレベルになり、出力端子Ｑから出力される図６（Ｅ）に示す遅れ位相差信号ＦｕｐをＨｉｇｈレベルにして出力する。
【００２６】
図６（Ｃ）に示す時刻ｔ＝ｔ２において、帰還周波数信号Ｆｏ／ＮがＨｉｇｈレベルになると図２に示す、第２のＤフリップフロップＦＦ２のクロック入力端子ＣＫはＨｉｇｈレベルになり、出力端子ＱをＨｉｇｈレベルにして出力する。アンド回路ＡＮＤは、二つの入力端子に、遅れ位相差信号Ｆｕｐと第２のＤフリップフロップＦＦ２の出力端子Ｑの出力信号が入力され、図６（Ｄ）に示すアンド信号Ａｄを作成として、上記第１のＤフリップフロップＦＦ１及び第２のＤフリップフロップＦＦ２のそれぞれの入力端子Ｒに供給される。上記第１のＤフリップフロップＦＦ１の出力端子Ｑ及び上記第２のＤフリップフロップＦＦ２の出力端子Ｑは図６（Ｄ）に示すアンド信号Ａｄが入力されると速やかにＬｏｗレベルになり、図６（Ｅ）に示す遅れ位相差信号ＦｕｐをＬｏｗレベルにして、１周期ごとの遅れ位相差期間Ｔ１を検出する。
【００２７】
図６（Ｅ）に示す遅れ位相差信号Ｆｕｐが、図３に示すアップ／ダウンカウンタ回路ＵＤＣの入力端子ＵＰに入力するとカウントアップとして動作し、上記遅れ位相差信号ＦｕｐがＨｉｇｈレベルの期間中、図６（Ａ）の示すクロック信号Ｃｌｋが入力端子ＣＫに加わるごとに１ずつカウントアップして加算し、図６（Ｇ）に示すカウントアップした値をアップカウンタ信号Ｃｄとして出力する。入力端子Rにリセット信号Ｒｓが入力されるとアップカウンタ信号Ｃｄをクリアする。
【００２８】
図３に示すレジスタ回路ＬＤは、１周期ごとに計測された、図６（Ｇ）に示すカウントアップ値を数値変換し正の数値として保持し、時刻ｔ＝ｔ２において、入力端子ＷＥにリセット信号Ｒｓが入力されると上記保持した正の数値を図６（Ｈ）に示す、位相差カウント信号Ｐｃとして出力する。
【００２９】
図４に示すＰＩ制御回路に、図６（Ｈ）に示す正の数値の位相差カウント信号Ｐｃが入力すると、図４に示すＰＩ制御の演算式により、比例値を上記正の数値と予め定めた比例ゲイン係数Ｋｐとの乗算によって算出し、積分値を上記正の数値と予め定めた積分ゲイン係数Ｋｉとを乗算し上記乗算した値を累積して算出し、上記算出した比例値と積分値とを加算して比例積分値を求めて比例積分信号Ｐｉとして出力する。
【００３０】
図５に示す位相差補正制限回路ＲＥＣは、数値化された比例積分信号Ｐｉの値をアナログ電圧信号に変換して電圧制御発振回路ＶＣＯに入力する。上記電圧制御発振回路ＶＣＯは、アナログ電圧信号の値に応じて出力周波数Ｆｏを上昇し、分周回路１／Ｎは、上記出力周波数Ｆｏを予め定めた値に分周して帰還周波数信号Ｆｏ／Ｎとして出力する。以後上述を繰り返して図６（Ｃ）に示す遅れ位相差期間Ｔ１がゼロになるように位相制御する。
【００３１】
図６（Ｃ）に示す時刻ｔ＝ｔ５において、帰還周波数信号Ｆｏ／ＮがＨｉｇｈレベルになると図２に示す、第２のＤフリップフロップＦＦ２のクロック入力端子ＣＫはＨｉｇｈレベルになり、出力端子Ｑから出力される、図６（Ｆ）に示す進み位相差信号ＦｄｏをＨｉｇｈレベルにして出力する。
【００３２】
図６（Ｂ）に示す時刻ｔ＝ｔ６において、基準周波数信号ＦｉがＨｉｇｈレベルになると図２に示す、第１のＤフリップフロップＦＦ１のクロック入力端子ＣＫはＨｉｇｈレベルになり、出力端子ＱをＨｉｇｈレベルにして出力する。アンド回路ＡＮＤは、二つの入力端子に進み位相差信号Ｆｄｏと第１のＤフリップフロップＦＦ１の出力端子Ｑの出力信号が入力され、図６（Ｄ）に示す上記アンド回路ＡＮＤのアンド信号Ａｄを作成として、上記第１のＤフリップフロップＦＦ１及び第２のＤフリップフロップＦＦ２それぞれ供給される。上記第１のＤフリップフロップＦＦ１の出力端子Ｑ及び上記第２のＤフリップフロップＦＦ２の出力端子Ｑは図６（Ｄ）に示すアンド信号Ａｄが入力されると速やかにＬｏｗレベルになり、図６（Ｆ）に示す進み位相差信号ＦｄｏはＬｏｗレベルにして、１周期ごとの進み位相差期間Ｔ２を検出する。
【００３３】
図６（Ｆ）に示す進み位相差信号Ｆｄｏが、図３に示すアップ／ダウンカウンタ回路ＵＤＣの入力端子ＤＯに入力するとカウントダウンとして動作し、上記進み位相差信号ＦｄｏがＨｉｇｈレベルの期間中、図６（Ａ）のクロック信号Ｃｌｋが入力端子ＣＫに加わるごとに１ずつカウントダウンし、図６（Ｇ）に示すカウントダウンされた値をダウンカウンタ信号Ｃｄとして出力する。入力端子Rにリセット信号Ｒｓが入力されるとダウンカウンタ信号Ｃｄをクリアする。
【００３４】
図３に示すレジスタ回路ＬＤは、１周期ごとに計測される図６（Ｇ）に示すカウントダウン値を数値変換して負の数値で保持し、時刻ｔ＝ｔ６において、入力端子ＷＥにリセット信号Ｒｓが入力されると上記保持した負の数値を図６（Ｈ）に示す、位相差カウント信号Ｐｃとして出力する。
【００３５】
図４に示すＰＩ制御回路に、図６（Ｈ）に示す負の数値の位相差カウント信号Ｐｃが入力すると、図４に示すＰＩ制御の演算式により、比例値は上記負の数値と予め定めた比例ゲイン係数Ｋｐとの乗算によって算出し、積分値は上記負の数値と予め定めた積分ゲイン係数Ｋｉとを乗算し上記乗算した値を累積して算出し、上記算出した比例値と積分値とを加算して比例積分値を求めて比例積分信号Ｐｉとして出力する。
【００３６】
図５に示す位相差補正制限回路ＲＥＣは、数値化された比例積分信号Ｐｉの値をアナログ電圧信号に変換して電圧制御発振回路ＶＣＯの入力する。上記電圧制御発振回路ＶＣＯは、アナログ電圧信号の値に応じて出力周波数Ｆｏを減少し、分周回路１／Ｎは、上記出力周波数Ｆｏを予め定めた値に分周して帰還周波数信号Ｆｏ／Ｎとして出力する。以後上述を繰り返して図６（Ｃ）に示す進み位相差期間Ｔ２がゼロになるように位相制御する。
【００３７】
［実施の形態２］
図７は実施の形態２の動作を説明するための波形図であり、図７を用いて実施の形態２の動作を説明する
【００３８】
図４に示すＰＩ制御回路の比例ゲインＫｐは、クロック信号Ｃｌｋの周波数Ｆ［ＭＨｚ］により一意に求まる。例えば、パルス幅変調形インバータ装置ではクロック信号Ｃｌｋの周波数を４０［ＭＨｚ］を使用し、基準周波数信号Ｆｉ（系統周波数）５０［Ｈｚ］に対して速やかに同期させるために、Ｋｐ‐ｒａｎｇｅの範囲を実験結果等により２０〜３５と設定して、比例ゲインＫｐを
Ｋｐ＝Ｋｐ‐ｒａｎｇｅ／Ｆ［ＭＨｚ］
より算出する。図７においては、基準周波数信号Ｆｉの周波数を５０［Ｈｚ］、クロック信号Ｃｌｋの周波数を４０［ＭＨｚ］、Ｋｐ‐ｒａｎｇｅを３２に設定して、比例ゲインＫｐを０．８に設定している。
【００３９】
図４に示すＰＩ制御回路の積分ゲインＫｉは、上記と同様にクロック信号Ｃｌｋの周波数Ｆ［ＭＨｚ］により一意に求まる。パルス幅変調形インバータ装置では４０［ＭＨｚ］を使用し、基準周波数信号Ｆｉ（系統周波数）５０［Ｈｚ］に対して速やかに同期させるためのＫｉ‐ｒａｎｇｅの範囲を実験結果等により５〜１５と設定して、積分ゲインＫｉを
Ｋｉ＝Ｋｉ‐ｒａｎｇｅ／Ｆ［ＭＨｚ］
より算出する。図７においては、基準周波数信号Ｆｉの周波数を５０［Ｈｚ］、クロック信号Ｃｌｋの周波数を４０［ＭＨｚ］、Ｋｉ‐ｒａｎｇｅを８に設定して、積分ゲインＫｉを０．２に設定している。
【００４０】
図７は、比例ゲインＫｐを０．８、積分ゲインＫｉを０．２に設定し、基準周波数信号Ｆｉ（系統周波数）を５０［Ｈｚ］にして計算によって求めた波形図である。図７に示すように、例えば、基準周波数信号が５０［Ｈｚ］から５２．５［Ｈｚ］に急激に変化しても帰還周波数信号Ｆｏ／Ｎが速やかに応答し、基準周波数信号Ｆｉと帰還周波数信号Ｆｏ／Ｎとの位相差Ｆｉ−Ｆｏ／Ｎが速やかに小さくなっている。これに対して、従来の低域通過フィルタ（ＬＰＦ）を用いたＰＬＬ回路では、ＰＩ制御を用いた本発明に対して位相制御の応答性が遅い。また、図示省略しているが、上記基準周波数信号Ｆｉの周波数を系統周波数６０［Ｈｚ］にしても変更しても同一効果がある。
【００４１】
［実施の形態３］
図５は、実施の形態３の位相差補正制限回路ＲＥＣの詳細回路図であり、数値変換された予め定めた比例積分上限値を設定する比例積分上限設定回路ＨＲＦ、数値変換された予め定めた比例積分下限値を設定する比例積分下限設定回路ＬＲＦ、比較判別回路ＤＣ、マルチプレクサ回路ＭＳ及びＤＡ変換回路Ｄ／Ａによって形成されている。
【００４２】
位相差補正制限回路ＲＥＣは、比例積分信号Ｐｉが入力されると比較判別回路ＤＣによって、上記比例積分信号Ｐｉの値と比例積分上限値Ｈｒ及び比例積分下限値Ｌｒとを比較し、上記比例積分信号Ｐｉの値が上記比例積分下限値Ｌｒ未満のとき出力信号Ｄ１を出力し、上記比例積分信号Ｐｉの値が上記比例積分上限値Ｈｒ未満であり上記比例積分下限値Ｌｒ以上のとき出力信号Ｄ２を出力し、上記比例積分信号Ｐｉの値が上記比例積分上限値Ｈｒ以上のとき出力信号Ｄ３を出力してマルチプレクサ回路ＭＳに入力する。
【００４３】
マルチプレクサ回路ＭＳは、信号Ｄ１が入力されると比例積分下限値Ｌｒを選択して出力し、信号Ｄ２が入力されると比例積分信号Ｐｉを選択して出力し、信号Ｄ３が入力されると比例積分上限値Ｈｒを選択して出力する。ＤＡ変換回路Ｄ／Ａは、数値変換された上記比例積分下限値Ｌｒ、比例積分信号Ｐｉ及び比例積分上限値Ｈｒをアナログ電圧信号に変換し位相差補正信号Ｒｅとして出力する。
【００４４】
図８は、比例ゲインＫｐを０．８、比例ゲインＫｐを０．２に設定し、基準周波数信号Ｆｉ（系統周波数）５０［Ｈｚ］を急激に変化させたときの帰還周波数信号Ｆｏ／Ｎの波形を計算によって求めた図であり、位相差補正制限回路ＲＥＣの予め定めた比例積分上限値Ｈｒによって、帰還周波数信号Ｆｏ／Ｎを５２［Ｈｚ］以上に変動しないように制限している状態を示している。上記より位相差補正制限回路ＲＥＣを設けることにより、基準周波数信号Ｆｉ（系統周波数）５０［Ｈｚ］⇒５２．５［Ｈｚ］⇒５０［Ｈｚ］と急激に変動しても、比例積分上限値Ｈｒを設けてリミット制御を行なうことにより、帰還周波数信号Ｆｏ／Ｎが速やかに応答できる。
【００４５】
上記より、パルス幅変調形インバータ装置のインバータ回路の動作周波数の上限が設定されることになり、上記インバータ回路の動作が規格範囲内を離脱することがなくなり、図示省略のスナバ回路が正常に保護回路として動作して、スイッチング素子にかかるサージ電圧を除去することができるため、スイッチング素子の破壊を防止できる。
【００４６】
上述の位相差補正制限回路ＲＥＣは、実験結果等により基準周波数信号Ｆｉ（系統周波数）５０［Ｈｚ］に対して、変動の範囲を４４．６８［Ｈｚ］〜５６．７５［Ｈｚ］、６０［Ｈｚ］に対して５２．５０［Ｈｚ］〜７０．００［Ｈｚ］に設定して制限すると良好な結果が得られた。
【図面の簡単な説明】
【００４７】
【図１】本発明のＰＬＬ回路を示すブロック図である。
【図２】図１に示す、位相比較回路の詳細回路図である。
【図３】図１に示す、位相差カウント回路の詳細回路図である。
【図４】図１に示す、ＰＩ制御回路の詳細回路図である。
【図５】図１に示す、位相差補正制限回路の詳細回路図である。
【図６】本発明のＰＬＬ回路の動作を説明するための波形タイミング図である。
【図７】実施の形態２の動作を説明するための波形図である。
【図８】実施の形態３の動作を説明するための波形図である。
【図９】従来技術のＰＬＬ回路を示すブロック図である。
【符号の説明】
【００４８】
ＡＮＤ          アンド回路
ＣＯ            カウンタ回路
Ｄ／Ａ          ＤＡ変換回路
ＤＣ            比較判別回路
ＦＦ１          第１のＤフリップフロップ
ＦＦ２          第２のＤフリップフロップ
ＨＲＦ          比例積分上限設定回路
ＬＤ            レジスタ回路
ＬＲＦ          比例積分下限設定回路
１／Ｎ          分周回路
ＭＳ            マルチプレクサ回路
ＵＤＣ          アップ／ダウンカウンタ回路
ＶＣＯ          電圧制御発振回路
ＰＩ            ＰＩ制御回路（比例積分回路）
ＰＣＯ          位相差カウント回路
ＰＦＤ          位相比較回路
ＲＳ            リセット生成回路
ＲＥＣ          位相差補正制限回路
Ｃｄ            アップ／ダウンカウンタ信号
Ｃｌｋ          クロック信号
Ｆｉ            基準周波数信号
Ｆｏ            出力周波数
Ｆｏ／Ｎ        帰還周波数信号
Ｆｕｐ          遅れ位相差信号
Ｆｄｏ          進み位相差信号
Ｈｒ            比例積分上限設定値
Ｌｒ            比例積分下限設定値
Ｐｃ            位相差カウント信号
Ｐｉ            比例積分信号
Ｒｅ            位相差補正信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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