(57)【要約】【課題】  分解能を高く維持でき且つ高速変換が可能なＡ／Ｄ変換器を提供する。【解決手段】  Ａ／Ｄ変換器１０は、基準電圧を分圧した電圧をＮ個（Ｎ＝２n）の端子から出力するラダー抵抗網１５と、ラダー抵抗網１５のＮ個の端子から連続するＭ個の端子を選択する端子選択回路１７と、Ｍ個の端子から順次に１つの参照電圧を選択する参照電圧出力部１８と、入力するアナログ信号の電圧と、参照電圧とを逐次比較するコンパレータ１３と、コンパレータ１３の比較結果に従って、ｎビットの入力アナログ信号のデジタル値を格納する変換結果レジスタ１４とを有する。ｎビットの高い分解能を維持しながら、高速なＡ／Ｄ変換が可能となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力アナログ信号の電圧と参照電圧との大小を比較して前記入力アナログ信号をデジタル信号に変換するＡ／Ｄコンバータにおいて、
基準電圧を分割してＮ個の端子から分割電圧として出力する電圧分割部と、
前記電圧分割部のＮ個の端子から、連続するＭ個の端子（Ｎ＞Ｍ）を選択し、該Ｍ個の端子の分割電圧を、前記参照電圧として出力する参照電圧出力部とを備えることを特徴とするＡ／Ｄコンバータ。
【請求項２】
前記参照電圧出力部は、ソフトウエアによって指定されたＭ個の端子を選択する、請求項１に記載のＡ／Ｄコンバータ。
【請求項３】
入力アナログ信号と、選択すべきＭ個の端子とを関連付けて記憶する記憶部を更に備える、請求項１又は２に記載のＡ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄコンバータに関し、更に詳しくは、マイクロコントローラやマイクロコンピュータ（以下、マイコンと略称する）等に内蔵するＡ／Ｄコンバータに関する。
【背景技術】
【０００２】
Ａ／Ｄコンバータは、各種装置を制御するマイコン中に配設され、例えば、時間的に変化するアナログ量を、ある時間間隔毎にサンプリングし、その値を２進数で表現し、ＣＰＵに入力する。Ａ／Ｄコンバータは、一般に、入力するアナログ信号の電圧と、ラダー抵抗で基準電圧を分割（分圧）して得られた参照電圧とを比較し、その大小関係に基づいて、入力アナログ電圧を測定する。
【０００３】
図３は、マイコンで使用される、従来の逐次比較型Ａ／Ｄコンバータの構成を示している。Ａ／Ｄコンバータ３０に外部から入力される基準電圧ＡＶＲＥＦは、ラダー抵抗網３５によって（Ｎ＋１）個に等分割され（Ｎ＝２n−１）、Ｎ個の端子を経由して参照電圧生成回路３２に入力される。参照電圧生成回路３２は、所定の手順に従ってＮ個の電圧から１つの電圧を順次に選択し、その選択された電圧を参照電圧として順次に出力する。コンパレータ３３は、Ａ／Ｄコンバータ３０に入力するアナログ信号の電圧と、参照電圧生成回路３２から順次に入力される参照電圧とを逐次比較し、その比較の結果として入力アナログ電圧と等しい参照電圧に対応するデジタル値を変換結果レジスタ３４にセットする。
【０００４】
図３に示す従来構成では、Ａ／Ｄコンバータ３０には、参照電圧生成のために使用される専用の基準電圧ＡＶＲＥＦが外部から入力されており、この場合、測定するアナログ電圧範囲に応じた基準電圧ＡＶＲＥＦを入力すれば、その範囲で高精度なＡ／Ｄ変換が可能である。図３の構成において、専用の基準電圧ＡＶＲＥＦを入力する代わりに、基準電圧として、マイコン自体の電源電圧（ＶＤＤ）を利用することも可能である。この場合には、基準電圧がマイコンの電源電圧ＶＤＤと同じ電位であるため、使用できる参照電圧の範囲が限られるものの、測定における分解能を落とせば、ある程度必要なアナログ電圧のＡ／Ｄ変換が可能である。
【０００５】
基準電圧として、図３のようにＡＶＲＥＦ電位とゼロ電位とを入力する構成に限らず、正のＡＶＲＥＦ電位及び負の−ＡＶＲＥＦ電位をラダー抵抗網３５の両端に入力することもでき、また、測定するアナログ電圧の範囲に応じてこれら基準電圧ＡＶＲＥＦ、−ＡＶＲＥＦを可変とすれば、その範囲で高精度なＡ／Ｄ変換が可能である。
【０００６】
図４に示す従来のＡ／Ｄコンバータ３０Ａは、図３の従来のＡ／Ｄコンバータ３０の構成に加えて、内部に基準電圧ＡＶＲＥＦを生成する降圧回路３６を備えおり、降圧回路３６は、マイコンの電源電圧ＶＤＤを降圧して、基準電圧ＡＶＲＥＦをラダー抵抗網３５に入力している。図４の構成によると、降圧回路を３６を備えるため、回路規模が大きくなり、低コストのＡ／Ｄ変換器の実現が困難である。また、この方式では、内部で生成する基準電圧ＡＶＲＥＦの精度が、Ａ／Ｄコンバータ３０Ａの変換精度に直接的に影響し、高精度でのＡ／Ｄ変換が難しいという問題がある。
【０００７】
上記各従来のＡ／Ｄコンバータでは、参照電圧生成回路が生成する参照電圧の範囲は、基準電圧ＡＶＲＥＦによって定まり、基準電圧ＡＶＲＥＦを可変としない限り、入力されるアナログ電圧のレベルが異なると、Ａ／Ｄ変換が不可能となり、或いは、Ａ／Ｄ変換自体は可能であっても、必要な分解能が得られないという問題がある。
【０００８】
特許文献１には、入力する基準電圧を一定として、使用する参照電圧の変化回数を制御するＡ／Ｄコンバータが記載されている。図５にそのＡ／Ｄコンバータの構成を示す。このＡ／Ｄコンバータ４０では、Ａ／Ｄ変換に際して分解能を指定する分解能指定レジスタ４６を有しており、分解能指定レジスタ４６の出力は、制御回路４１に入力されている。制御回路４１は、参照電圧生成回路４２からコンパレータ４３に入力される参照電圧の変化回数を、分解能指定レジスタ４６によって指定された分解能によって制御する。この場合、指定された分解能が高ければ、参照電圧の変化回数が多くなり、逆に指定された分解能が低ければ、参照電圧の変化回数が少なくなる。この構成により、分解能が低くてよい場合には、参照電圧の変化回数を少なくしてＡ／Ｄ変換における変換速度を上げ、また、高い分解能が要求される場合には、参照電圧の変化回数を多くして必要な分解能を確保している。
【特許文献１】特開平５−１６７４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記公報に記載の技術では、参照電圧の変化回数を制御して、Ａ／Ｄ変換に必要な高い分解能又は高速なＡ／Ｄ変換の何れかを選択可能である。しかし、該公報に記載のＡ／Ｄコンバータ４０は、参照電圧の変化範囲を制御するものではなく、従って、アナログ信号が様々な電圧レベルをとるときには、必要な変換精度を保ちながらＡ／Ｄ変換をすることが出来ない。
【００１０】
本発明の目的は、入力アナログ信号の電圧範囲が様々なレベルにあっても、必要な分解能を確保しつつＡ／Ｄ変換が可能なＡ／Ｄコンバータを提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明のＡ／Ｄコンバータは、入力アナログ信号の電圧と参照電圧との大小を比較して前記入力アナログ信号をデジタル信号に変換するＡ／Ｄコンバータにおいて、
基準電圧を分割してＮ個の端子から分割電圧として出力する電圧分割部と、
前記電圧分割部のＮ個の端子から、連続するＭ個の端子（Ｎ＞Ｍ）を選択し、該Ｍ個の端子の分割電圧を、前記参照電圧として出力する参照電圧出力部とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明のＡ／Ｄコンバータによると、入力アナログ信号が様々な電圧範囲にあっても、入力アナログ電圧に適合した参照電圧をコンパレータに入力することができるので、必要な分解能を保ちつつ様々な電圧範囲の入力アナログ信号をデジタル値に変換可能である。
【００１３】
本発明の好ましい態様のＡ／Ｄコンバータでは、前記参照電圧出力部が、ソフトウエアによって指定されたＭ個の端子を選択する。また、入力アナログ信号と、選択すべきＭ個の端子とを関連付けて記憶する記憶部を備えることも本発明の好ましい態様である。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１の実施形態例に係るＡ／Ｄコンバータの構成を示すブロック図であり、本実施形態例のＡ／Ｄコンバータ１０は、逐次比較型のＡ／Ｄコンバータとして構成される。
【００１５】
Ａ／Ｄコンバータ１０は、複数のポートＰ１〜Ｐｓを経由してそれぞれ入力されるアナログ入力信号の内からＡ／Ｄ変換すべき１つのアナログ信号を選択するアナログ入力選択回路１１と、基準電圧ＡＶＲＥＦから所望の参照電圧を生成して出力する参照電圧生成回路１２と、アナログ入力選択回路１１によって選択されたアナログ信号をサンプリングコンデンサ１９を介して受信し、受信したアナログ信号の電圧値と参照電圧生成回路１２によって生成された参照電圧とを逐次比較するコンパレータ１３と、コンパレータ１３の比較結果として決定されたアナログ信号の電圧レベルに対応する参照電圧のデジタル値をラッチし格納する変換結果レジスタ１４とを備える。変換結果レジスタは、Ｎビットのレジスタとして構成されている。
【００１６】
参照電圧生成回路１２は、基準電圧をＮ個に分割するラダー抵抗網１５と、ラダー抵抗網１５のＮ個の端子の内から選択すべき連続するＭ個の端子を指定する信号を記憶する制御レジスタ１６と、Ｎ個の端子から制御レジスタ１６が指定する連続するＭ個の端子を選択する端子選択回路１７と、アップダウンカウンタ及びシフトレジスタを内蔵し、端子選択回路１７で選択されたＭ個の端子からコンパレータ１３の参照入力（−）に入力すべき端子を逐次選択する参照電圧出力部１８とを備える。端子選択回路１７は、例えば、Ｍ個の出力端子に対応して配設される、Ｎ／Ｍ入力−１出力、又は、２Ｎ／Ｍ入力−１出力のＭ個のマルチプレクサから構成される。
【００１７】
図１のＡ／Ｄコンバータ１０では、基準電圧ＡＶＲＥＦが抵抗ラダー網１５によってＮ個の電圧値に分圧されており、各分圧は対応するＮ個の端子を経由して端子選択回路１７に入力されている。ここで、各アナログ信号は、０Ｖ〜ＡＶＲＥＦのフルレンジではなく、特定の電圧範囲内で振れるものであり、制御レジスタ１６に格納される信号が、その特定の電圧範囲に対応した電圧値を出力するＭ個の端子が選択できるように、各アナログ信号毎に決定される。
【００１８】
動作にあたって、アナログ入力選択回路１１がＡ／Ｄ変換すべきアナログ信号を１つ選択する。その選択されたアナログ信号が持つ電圧範囲に対応して定められた選択信号が制御レジスタ１６から端子選択回路１７に入力される。端子選択回路１７は、その選択信号に応答してＮ個の端子から連続するＭ個の端子を選択する。ここで、Ｎ＝２n−１、Ｍ＝２m−１である。例えば、ｎは１０、ｍは１２である。この場合、本実施形態例のＡ／Ｄ変換器１０では、参照電圧の変化回数を１０ビットの分解能と同じ変化回数に抑えることで、コンパレータ１３における比較を高速に行いながらも、１２ビットの分解能でＡ／Ｄ変換を可能とする。つまり、高分解能で且つ高速なＡ／Ｄ変換が可能である。
【００１９】
参照電圧出力部１８は、アップダウンカウンタ及びシフトレジスタを有し、これらによって、Ｍ個の端子を経由して入力する電圧から、コンパレータ１３で比較すべき参照電圧を順次に選択する。参照電圧出力部１８は、選択された参照電圧をコンパレータ１３に順次に入力する。まず、ｍビットの内でＭＳＢのビットに相当する参照電圧が選択され、この参照電圧がコンパレータ１３において、入力アナログ信号の電圧値と比較される。その比較結果に基づいて、デジタル信号のＭＳＢが「０」又は「１」に決定される。参照電圧出力部１８は、変換結果レジスタ１４に向けて、選択した参照電圧を特定する信号を送信する。その結果、比較結果レジスタ１４には、選択された参照電圧に対応するビットに、コンパレータ１３の出力に基づいて「０」又は「１」が格納される。以下、順次に、次のビットからＬＳＢまでが決定され、その結果が、ｎビット構成の比較結果レジスタ１４の内のｍビットに順次に格納される。比較結果レジスタ１４は、ｎビットの内で、端子選択回路１７で選択されたＭ個の端子に対応するｍ個のビット以外の各ビットには、全て「０」が格納される。これによって、選択された入力アナログ信号の電圧値がｎビットのデジタル信号に変換される。
【００２０】
次の入力アナログ信号が選択されると、その選択されたアナログ信号の電圧範囲に対応した連続するＭ個の端子が、端子選択回路１７によって選択される。このように、選択される個々のアナログ信号に対応して参照電圧の範囲が選択できるので、分解能を所望の値に維持しながらも、異なる電圧範囲のアナログ信号がＡ／Ｄ変換可能である。
【００２１】
図２は、本発明の第２の実施形態例に係るＡ／Ｄコンバータのブロック図であり、このＡ／Ｄコンバータ２０は、直接比較型（フラッシュ型）Ａ／Ｄコンバータとして構成される。Ａ／Ｄコンバータ２０は、複数のポートＰ１〜Ｐｓを経由してそれぞれ入力されるアナログ入力信号の内からＡ／Ｄ変換すべき１つのアナログ信号を選択するアナログ入力選択回路２１と、基準電圧ＡＶＲＥＦを分割してＮ個の端子から分割電圧を出力するラダー抵抗網２２と、Ｎ個の端子から連続するＭ個の端子を選択する端子選択回路２３と、アナログ入力選択回路２１によって選択されたアナログ信号を受信し、そのアナログ信号の電圧値と端子選択回路２３によって生成されたＭ個の参照電圧とを直接に比較する多数のコンパレータから成るコンパレータアレイ２４と、コンパレータアレイ２４の比較結果をＭ進／２進変換するＭ進２進変換器２５と、Ｍ進２進変換器２５の出力をラッチし、これをｎビットの電圧信号として格納する変換結果レジスタ２６とを備える。
【００２２】
動作にあたって、アナログ入力選択回路２１が、Ａ／Ｄ変換すべきアナログ信号を１つ選択する。その選択されたアナログ信号が持つ電圧範囲に対応して定められた選択信号が制御レジスタ２７から端子選択回路２３に入力される。端子選択回路２３は、その選択信号に応答してＮ個の端子から連続するＭ個の端子を選択する。
【００２３】
端子選択回路２３で選択されたＭ個の参照電圧は、コンパレータアレイ２４のＭ個のコンパレータのそれぞれに入力される。各コンパレータは、選択された入力アナログ信号の電圧値と、各コンパレータに対応する参照電圧とを比較し、その比較結果を「０」又は「１」として出力する。Ｍ個のコンパレータの内、入力アナログ信号の電圧よりも高い参照電圧に対応するコンパレータの出力は全て「０」に、入力アナログ信号の電圧よりも低い参照電圧に対応するコンパレータの出力は全て「１」になる。Ｍ進２進変換器は、出力が「１」になった最も上位のコンパレータを特定して、そのコンパレータに付けられたシーケンシャル番号をＭ進／２進変換する。
【００２４】
変換結果レジスタ２５には、選択されたＭ個の端子を特定する信号が制御レジスタ２７から送られており、変換結果レジスタ２５は、Ｍ進２進変換器２５から入力した２進数の数値をセットしたビット以外のビットに「０」をセットし、これによって、ｎビットの電圧値を格納する。
【００２５】
次の入力アナログ信号が選択されると、その選択されたアナログ信号の電圧範囲に対応した連続するＭ個の端子が、端子選択回路３２によって、Ｎ個の端子から選択される。このように、選択されるアナログ信号に対応して参照電圧の電圧範囲が選択できるので、分解能を所望の値に維持しながら、異なる電圧範囲のアナログ信号がＡ／Ｄ変換可能である。本実施形態例のＡ／Ｄ変換器によると、ｍビット構成の簡素なコンパレータアレイを使用しながらも、ｎビットの分解能でアナログ信号のＡ／Ｄ変換が可能である。
【００２６】
上記各実施形態例のＡ／Ｄ変換器では、任意の電圧範囲のアナログ信号のＡ／Ｄ変換を、高分解能で且つ低コストで実現することが出来る。
【００２７】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明のＡ／Ｄコンバータは、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。例えば本発明のＡ／Ｄ変換器は、基準電圧を分割する電圧分割部を有するＡ／Ｄ変換器であればよく、Ａ／Ｄ変換器の型式は如何なるものでもよい。また、分割数や参照電圧の数は単に例示であり、入力アナログ信号に対応して所望の数が選択できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態例に係るＡ／Ｄコンバータのブロック図。
【図２】本発明の第２の実施形態例に係るＡ／Ｄコンバータのブロック図。
【図３】従来のＡ／Ｄコンバータのブロック図。
【図４】別の従来のＡ／Ｄコンバータのブロック図。
【図５】公報に記載されたＡ／Ｄコンバータのブロック図。
【符号の説明】
【００２９】
１０：Ａ／Ｄコンバータ
１１：アナログ入力選択回路
１２：参照電圧生成回路
１３：コンパレータ
１４：変換結果レジスタ
１５：ラダー抵抗網
１６：制御レジスタ
１７：端子選択回路
１８：参照電圧出力部
１９：サンプリングコンデンサ
２０：Ａ／Ｄコンバータ
２１：アナログ入力選択回路
２２：ラダー抵抗網
２３：端子選択回路
２４：コンパレータアレイ
２５：Ｍ進２進変換器
２６：変換結果レジスタ
２７：制御レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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