(57)【要約】【課題】メモリへの書き込みと読み出しのタイミングをずらすことなく、画像データの並べ替えを行う。【解決手段】主走査１ライン目は、書き込みデータＷＤの並び順にメモリに１画素ずつ書き込み、読み出す際には、メモリのアドレスを０，２，４，・・・，５，３，１と順に読み出すことにより、画像データをＣＣＤセンサ２の画素配列方向に沿って連続した順序に並べ替える。主走査２ライン目は、１ライン目の読み出しが終了したメモリのアドレスから順に０，２，４，６，８，１０，・・・，と、１つおきにデータを書き込み、読み出す際には、メモリのアドレスを０，４，８，・・・，１０，６，２と順に読み出すことにより、画像データをＣＣＤセンサ２の画素配列方向に沿って連続した順序に並べ替える。【選択図】  図５
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【特許請求の範囲】
【請求項１】
端部から中間部までの画像データを各両端から順次出力する一次元ＣＣＤイメージセンサと、
前記一次元ＣＣＤイメージセンサから出力された２系統の画像データを出力順に交互に並べて合成して出力する合成部と、
前記合成された画像データの出力順にメモリに書き込み、前記メモリから前記一次元ＣＣＤイメージセンサの画素配列方向に沿って連続した順序に画像データを読み出す順序復元部と、
を備えることを特徴とする画像読取装置。
【請求項２】
前記順序復元部は、前記メモリからの読み出しが終了したメモリ素子順に、次の主走査ラインの画像データの書き込みを行うことを特徴とする請求項１に記載の画像読取装置。
【請求項３】
一次元ＣＣＤイメージセンサの端部から中間部までの画像データを各両端から順次出力し、
その２系統の画像データを出力順に交互に並べた順にメモリに書き込み、
前記メモリから前記一次元ＣＣＤイメージセンサの画素配列方向に沿って連続した順序に画像データを読み出して出力することを特徴とする画像読取装置におけるデータ出力方法。
【請求項４】
前記メモリからの読み出しが終了したメモリ素子順に、次の主走査ラインの画像データの書き込みを行うことを特徴とする請求項３に記載の画像読取装置におけるデータ出力方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一次元イメージセンサの端部から中間部までの画像データを各両端から順次出力して合成する画像読取装置及び画像読取装置におけるデータ出力方法に関する。
【０００２】
【従来の技術】
一般に、画像読取装置で読み取った画像データに基づいてプリンタ部で印字を行うデジタル複写機等の画像形成装置では、複写速度を高速化するために、画像読取装置の読み取り速度を高める必要がある。このため、一次元ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサを用いた画像読取装置において、一次元ＣＣＤイメージセンサの電荷転送部が中間部から２つに分割され、両端から同時に画像データを出力するものが使用されている。２つの出力部からは、それぞれ一次元ＣＣＤイメージセンサの端部を先頭として、中間部に向かう順に画像データが出力されるため、一端から他端まで順次出力される場合と比較して、約半分の時間でデータの転送を行うことができる。
【０００３】
例えば、４出力型ＣＣＤセンサは、イメージセンサの画素配列方向に沿って端から順に画素番号を振った場合、イメージセンサの一端から主走査前半分の奇数画素の画像データと偶数画素の画像データが昇順に出力され、他端から主走査後半分の奇数画素の画像データと偶数画素の画像データが降順に出力される。主走査前半分の奇数画素の画像データと偶数画素の画像データとが合成されて、主走査前半分の画像データが画素配列方向に沿って連続した前端データが生成され、主走査後半分の奇数画素の画像データと偶数画素の画像データとが合成されて、主走査後半分の画像データが画素配列方向に沿って連続した後端データが生成される。
【０００４】
ここで、前端データは昇順に出力され、後端データは降順に出力されるので、これらを合成して連続したデータにするためには、降順に出力されるデータの順序を逆にする必要がある。そこで、ＬＩＦＯ（Ｌａｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）を用いて、降順に出力される画像データを昇順になるように補正した後、合成する技術が提案されている（例えば、特許文献１参照。）。
【０００５】
図８に、４出力型ＣＣＤセンサ２８により得られる画像データの合成方法を示す。主走査前半分の奇数画素の画像データＯＳ１と偶数画素の画像データＯＳ２を合成した前端データと、主走査後半分の奇数画素の画像データＯＳ３と偶数画素の画像データＯＳ４を合成した後端データそれぞれに、アナログ信号処理、ＡＤ変換が施される。その後、前端データはＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）２９を用いて出力タイミングを補正され、後端データはＬＩＦＯ３０を用いてデータの順序が昇順になるよう補正され、ＦＩＦＯ２９の出力とＬＩＦＯ３０の出力のタイミングを合わせて画像データが合成される。
【０００６】
図９に、ＦＩＦＯ２９、ＬＩＦＯ３０の書き込み及び読み出しのタイミングの例を示す。ＦＩＦＯ２９、ＬＩＦＯ３０からの読み出しは、ＦＩＦＯ２９、ＬＩＦＯ３０への書き込みの２倍の速度で行われる。ＬＩＦＯ３０では最後に書き込んだものから順に読み出されるため、図９に示すように、１ライン分の画像データをＬＩＦＯ３０へ書き込み終了後、読み出しが開始されることになる。
【０００７】
【特許文献１】
特開２００１−２４５１０１号公報
【０００８】
【発明が解決しようとする課題】
しかし、図９に示すように、特許文献１に開示された方法では、メモリへの書き込みと読み出しのタイミングに半周期程度のずれが生じるために、メモリの動作時と非動作時の状態の差がノイズとなってアナログ信号に影響を与え、画像が劣化するという問題があった。
【０００９】
本発明は、上記の従来技術における問題に鑑みてなされたものであって、メモリへの書き込みと読み出しのタイミングをずらすことなく、画像データの並べ替えを行うことができる画像読取装置及び画像読取装置におけるデータ出力方法を提供することを課題とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するための請求項１に記載の発明は、端部から中間部までの画像データを各両端から順次出力する一次元ＣＣＤイメージセンサと、前記一次元ＣＣＤイメージセンサから出力された２系統の画像データを出力順に交互に並べて合成して出力する合成部と、前記合成された画像データの出力順にメモリに書き込み、前記メモリから前記一次元ＣＣＤイメージセンサの画素配列方向に沿って連続した順序に画像データを読み出す順序復元部と、を備えることを特徴とする画像読取装置である。
【００１１】
請求項１に記載の発明によれば、一次元ＣＣＤイメージセンサの両端から出力された２系統の画像データを出力順に交互に並べて合成した画像データを出力順にメモリに書き込み、一次元ＣＣＤイメージセンサの画素配列方向に沿って連続した順序に画像データを読み出すので、メモリへの書き込みと読み出しのタイミングをずらすことなく、画像データの並べ替えを行うことができる。したがって、メモリの動作時と非動作時の状態の差によるノイズを防ぎ、画像の劣化を防止することができる。
【００１２】
請求項２に記載の発明は、前記順序復元部は、前記メモリからの読み出しが終了したメモリ素子順に、次の主走査ラインの画像データの書き込みを行うことを特徴とする請求項１に記載の画像読取装置である。
【００１３】
請求項２に記載の発明によれば、メモリからの読み出しが終了したメモリ素子順に、次の主走査ラインの画像データの書き込みを行うので、使用するメモリの容量を抑え、効率よく画像データの並べ替えを行うことができる。
【００１４】
請求項３に記載の発明は、一次元ＣＣＤイメージセンサの端部から中間部までの画像データを各両端から順次出力し、その２系統の画像データを出力順に交互に並べた順にメモリに書き込み、前記メモリから前記一次元ＣＣＤイメージセンサの画素配列方向に沿って連続した順序に画像データを読み出して出力することを特徴とする画像読取装置におけるデータ出力方法である。
【００１５】
請求項３に記載の発明によれば、一次元ＣＣＤイメージセンサの両端から出力された２系統の画像データを出力順に交互に並べた順にメモリに書き込み、一次元ＣＣＤイメージセンサの画素配列方向に沿って連続した順序に画像データを読み出すので、メモリへの書き込みと読み出しのタイミングをずらすことなく、画像データの並べ替えを行うことができる。したがって、メモリの動作時と非動作時の状態の差によるノイズを防ぎ、画像の劣化を防止することができる。
【００１６】
請求項４に記載の発明は、前記メモリからの読み出しが終了したメモリ素子順に、次の主走査ラインの画像データの書き込みを行うことを特徴とする請求項３に記載の画像読取装置におけるデータ出力方法である。
【００１７】
請求項４に記載の発明によれば、メモリからの読み出しが終了したメモリ素子順に、次の主走査ラインの画像データの書き込みを行うので、使用するメモリの容量を抑え、効率よく画像データの並べ替えを行うことができる。
【００１８】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態について詳細に説明する。ただし、発明の範囲は、図示例に限定されない。
【００１９】
図１に、本実施の形態における画像読取装置１の概略構成を示す。画像読取装置１は、４出力型一次元ＣＣＤイメージセンサ（以下、ＣＣＤセンサという。）２、レンズ３、ランプ４等を備える。画像読み取りの対象となる原稿５にランプ４が照射され、その反射光がレンズ３を介してＣＣＤセンサ２に入射し、電気信号に変換される。主走査方向はＣＣＤセンサ２の電気的な走査によって、副走査方向はＣＣＤセンサ２、レンズ３、ランプ４等を搭載したキャリッジ（図示せず）又は原稿５の移動による機械的な走査によって、原稿全体の読み取りが行われる。
【００２０】
図２に、ＣＣＤセンサ２を模式的に示す。図２に示すように、ＣＣＤセンサ２は、照射された光によって電荷を生ずるフォトダイオード６と、その電荷を転送する電荷転送部７ａ，７ｂ，７ｃ，７ｄから構成されている。電荷転送部７ａ，７ｂ，７ｃ，７ｄは、フォトダイオード６の両側に設けられ、さらにそれぞれが中間部から２つに分割され、４つに分割されている。図２に示すように、電荷転送部７ａを通って、７４００画素分のうち主走査前半分の奇数画素（１番目〜３６９９番目の画素）の画像データＯＳ１が昇順に出力され、電荷転送部７ｂを通って主走査前半分の偶数画素（２番目〜３７００番目の画素）の画像データＯＳ２が昇順に出力される。また、電荷転送部７ｃを通って主走査後半分の奇数画素（３７０１番目〜７３９９番目の画素）の画像データＯＳ３が降順に出力され、電荷転送部７ｄを通って主走査後半分の偶数画素（３７０２番目〜７４００番目の画素）の画像データＯＳ４が降順に出力される。
【００２１】
図３に、画像読取装置１のブロック図を示す。図３に示すように、画像読取装置１は、ＣＣＤセンサ２、合成部８，９、アナログ信号処理部１０，１１、ＡＤ変換部１２，１３、合成部１４、順序復元部１５、タイミング制御部１６、クロック発生部１７、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１８等を備えて構成される。
【００２２】
合成部８は、主走査前半分の奇数画素の画像データＯＳ１と偶数画素の画像データＯＳ２とを出力順に交互に合成して、主走査前半分の画像データが昇順に並んだ前端データを生成してアナログ信号処理部１０へ出力する。同様に、合成部９は、主走査後半分の奇数画素の画像データＯＳ３と偶数画素の画像データＯＳ４とを出力順に交互に合成して、主走査後半分の画像データが降順に並んだ後端データを生成してアナログ信号処理部１１へ出力する。
【００２３】
アナログ信号処理部１０，１１は、合成部８，９から入力された２系統の画像データ、すなわち、前端データ、後端データそれぞれにノイズ除去や信号増幅等を行い、ＡＤ変換部１２，１３へ出力する。
【００２４】
ＡＤ変換部１２，１３は、アナログ信号処理部１０，１１から入力されたデータそれぞれにアナログ／デジタル変換を行い、合成部１４へ出力する。
【００２５】
合成部１４は、ＡＤ変換部１２，１３により出力された前端データと後端データとを出力順に交互に並べて合成して、順序復元部１５へ出力する。
【００２６】
順序復元部１５は、合成部１４から入力された画像データをＣＣＤセンサ２の画素配列方向に沿って連続した順序に復元して出力する。
【００２７】
タイミング制御部１６は、ＣＣＤセンサ２、合成部８，９、アナログ信号処理部１０，１１、ＡＤ変換部１２，１３、合成部１４、順序復元部１５に対して動作タイミングを指示する信号を出力する。タイミング制御部１６は、順序復元部１５へ、インデックス信号（主走査開始信号）ＩＮＤ、副走査有効信号ＶＶ、クロック信号ＣＬＫを出力する。
【００２８】
クロック発生部１７は、一定の周波数のパルス信号をタイミング制御部１６へ出力する。
【００２９】
ＣＰＵ１８は、図示しないＲＯＭに記録されている各種プログラムの中から指定されたプログラムを図示しないＲＡＭのワークエリアに展開し、上記プログラムとの協働によって各種処理を実行する。具体的には、ＣＰＵ１８は、合成部８，９、アナログ信号処理部１０，１１、ＡＤ変換部１２，１３、合成部１４、順序復元部１５、タイミング制御部１６に対して回路動作を制御するための信号等を出力する。
【００３０】
図４に、順序復元部１５のブロック図を示す。順序復元部１５は、アドレス発生部１９と２ポートメモリ２０等を備えて構成される。
【００３１】
アドレス発生部１９には、タイミング制御部１６からインデックス信号ＩＮＤ、副走査有効信号ＶＶ、クロック信号ＣＬＫが入力され、また、ＣＰＵ１８によってＣＣＤセンサ２の有効画素数ＰＮが設定入力される。そして、アドレス発生部１９は、２ポートメモリ２０のデータの読み出し及び書き込みを行うアドレスＡＤと、読み出し及び書き込みを許可するイネーブル信号ＥＮを発生させる。
【００３２】
２ポートメモリ２０は、別々のポートから書き込みと読み出しが可能な１ライン分のラインメモリである。２ポートメモリ２０に前端データと後端データが交互に合成された書き込みデータＷＤが書き込まれ、２ポートメモリ２０から順序が復元された読み出しデータＲＤが読み出される。
【００３３】
図４において、書き込みアドレスＷＡＤは、書き込みデータＷＤが書き込まれるアドレス、読み出しアドレスＲＡＤは、読み出しデータＲＤが読み出されるアドレスである。また、書き込みイネーブル信号ＷＥＮは、書き込み側のイネーブル信号、読み出しイネーブル信号ＲＥＮは、読み出し側のイネーブル信号である。書き込みイネーブル信号ＷＥＮが１のとき、書き込みアドレスＷＡＤに書き込みデータＷＤが書き込まれ、読み出しイネーブル信号ＲＥＮが１のとき、読み出しアドレスＲＡＤから読み出しデータＲＤが読み出される。
【００３４】
なお、２ポートメモリ２０は、書き込みと読み出しのアドレスが一致すると誤動作することがあるので、Ｄ型フリップフロップ２１，２２により、書き込みアドレスＷＡＤ、書き込みイネーブル信号ＷＥＮは、それぞれ読み出しアドレスＲＡＤ、読み出しイネーブル信号ＲＥＮより１クロック遅れるように設定されている。すなわち、読み出しが終了したアドレスから順に、次の主走査ラインの画像データの書き込みを行うようになっている。
【００３５】
図５に、２ポートメモリ２０へのアクセスタイミングを示す。前端データとして０番目の画素データ、１番目の画素データ、２番目の画素データ、・・・、後端データとして（ＰＮ−１）番目の画素データ、（ＰＮ−２）番目の画素データ、（ＰＮ−３）番目の画素データ、・・・が交互に合成されるので、書き込みデータＷＤは、０番目の画素データ、（ＰＮ−１）番目の画素データ、１番目の画素データ、（ＰＮ−２）番目の画素データ、２番目の画素データ、（ＰＮ−３）番目の画素データ、・・・の順となる。
【００３６】
図５（ａ）に示すように、主走査１ライン目は、書き込みデータＷＤの並び順に２ポートメモリ２０のアドレス順に１画素ずつ書き込み、読み出す際には、２ポートメモリ２０のアドレスを０，２，４，・・・，５，３，１と順に読み出すことにより、画像データをＣＣＤセンサ２の画素配列方向に沿って連続した順序に並べ替えることができる。次に、主走査２ライン目は、図５（ｂ）に示すように、１ライン目の読み出しが終了した２ポートメモリ２０のアドレスから順に０，２，４，６，８，１０，・・・，と、１つおきにデータを書き込み、読み出す際には、２ポートメモリ２０のアドレスを０，４，８，・・・，１０，６，２と順に読み出すことにより、画像データをＣＣＤセンサ２の画素配列方向に沿って連続した順序に並べ替えることができる。主走査３ライン目は、２ライン目の読み出しが終了した２ポートメモリ２０のアドレスから順に０，４，８，・・・，と、３つおきにデータを書き込むことになる。
【００３７】
このように、とびとびのアドレスでデータを読み書きすると、途中でアドレスの最大値に到達してしまうので、アドレスを折り返す必要が生じる。図６及び図７を用いて、アドレス発生部１９におけるアドレスの生成方法について説明する。
【００３８】
図６に、アドレス発生部１９の回路図を示す。アドレス発生部１９は、ＭＡＸ生成回路２３、主走査開始検出回路２４、ＥＮ生成回路２５、ＤＩＳＴ生成回路２６、ＡＤ生成回路２７から構成される。
【００３９】
ＭＡＸ生成回路２３は、有効画素数ＰＮから基準値ＭＡＸを生成する。ここで、ＭＡＸ＝ＰＮ×２−１である。
【００４０】
主走査開始検出回路２４は、入力されるインデックス信号ＩＮＤに基づいて主走査開始検出信号ＳＥＴを出力する。
【００４１】
ＥＮ生成回路２５は、有効画素数ＰＮ及び主走査開始検出信号ＳＥＴに基づいて、データの書き込み及び読み出しを許可するイネーブル信号ＥＮを生成する。
【００４２】
ＤＩＳＴ生成回路２６は、基準値ＭＡＸ、副走査有効信号ＶＶ及び主走査開始検出信号ＳＥＴに基づいて、アドレス間隔ＤＩＳＴを生成する。
【００４３】
ＡＤ生成回路２７は、有効画素数ＰＮ、基準値ＭＡＸ及びアドレス間隔ＤＩＳＴに基づいて、データの書き込み及び読み出しを行うアドレスＡＤを生成する。
【００４４】
図７を参照して、有効画素数ＰＮ＝１０（ＭＡＸ＝１９）の場合を例にして、具体的なアドレス生成方法について説明する。
【００４５】
図７（ａ）に、副走査有効信号ＶＶ、インデックス信号ＩＮＤ、アドレス間隔ＤＩＳＴを示す。主走査ｉライン目の書き込みに対応するアドレス間隔をＤＩＳＴ（ｉ）とすると、アドレス間隔ＤＩＳＴ（ｉ）は、下記の式で表される。
ＤＩＳＴ（１）＝１
ＤＩＳＴ（ｉ＋１）＝２×ＤＩＳＴ（ｉ）
なお、主走査ｉライン目の読み出しは、主走査（ｉ＋１）ライン目の書き込みに対応するアドレス間隔ＤＩＳＴ（ｉ＋１）と同じアドレス間隔で行われる。
【００４６】
ただし、アドレス間隔ＤＩＳＴが大きくなると、後述する計算が複雑になるため、有効画素数ＰＮに応じて小さくしてもよく、ＤＩＳＴ（ｉ＋１）≧ＭＡＸの場合には、
ＤＩＳＴ（ｉ＋１）＝ＤＩＳＴ（ｉ＋１）−ＭＡＸ
とする。すなわち、図７（ａ）に示すように、アドレス間隔ＤＩＳＴは順に１、２、４、８、１６、１３、７、１４、９、１、・・・となる。
【００４７】
図７（ｂ）に、主走査１ライン分に対応するクロック信号ＣＬＫ、インデックス信号ＩＮＤ、主走査開始検出信号ＳＥＴ及びイネーブル信号ＥＮを示す。インデックス信号ＩＮＤに基づいて出力される主走査開始検出信号ＳＥＴに応じて、書き込み及び読み出しを許可するイネーブル信号ＥＮが出力される。
【００４８】
図７（ｃ）に、ＰＮ＝１０の場合に、各アドレス間隔ＤＩＳＴに対して生成されるアドレスＡＤを示す。書き込み及び読み出しを行うアドレスＡＤを順にＡＤ（０）、ＡＤ（１）、ＡＤ（２）、・・・とすると、ＡＤ（０）＝０として、
ＡＤ（ｎ＋１）＝ＡＤ（ｎ）＋ＤＩＳＴ
により求められる。例えば、ＤＩＳＴ＝１の場合には、アドレスＡＤは順に０、１、２、３、４、５、６、７、８、９となる。
【００４９】
ＤＩＳＴが２以上のときは、途中でアドレスの最大値を越えてしまうので、ＡＤ（ｎ＋１）≧ＰＮのときは、
ＡＤ（ｎ＋１）＝ＭＡＸ−ＡＤ（ｎ＋１）
とし、次からは、
ＡＤ（ｎ＋１）＝ＡＤ（ｎ）−ＤＩＳＴ
とする。例えば、ＤＩＳＴ＝２の場合には、アドレスＡＤは順に０、２、４、６、８、と順に生成され、次は、８＋２＝１０≧ＰＮであるので、ＡＤ＝９となる。そして、以下、７、５、３、１と生成される。
【００５０】
アドレスＡＤをアドレス間隔ＤＩＳＴずつ減少させていく際に、アドレスＡＤがアドレスの最小値より小さくなる場合もあり、ＡＤ（ｎ＋１）＜０のときは、
ＡＤ（ｎ＋１）＝０−ＡＤ（ｎ＋１）
とし、次からは、再び
ＡＤ（ｎ＋１）＝ＡＤ（ｎ）＋ＤＩＳＴ
とする。
【００５１】
以上の方法によって生成されたアドレスＡＤに従って、前端データ、後端データを交互に並べて合成した書き込みデータＷＤを出力順に２ポートメモリ２０に書き込み、ＣＣＤセンサ２の画素配列方向に沿って連続した順序に読み出しデータＲＤを読み出すことにより、２ポートメモリ２０への書き込みと読み出しのタイミングをずらすことなく、画像データの並べ替えを行うことができる。したがって、２ポートメモリ２０の動作時と非動作時の状態の差によるノイズを防ぎ、画像の劣化を防止することができる。
【００５２】
また、２ポートメモリ２０からの読み出しが終了したメモリ素子順に、次の主走査ラインの画像データの書き込みを行うので、使用するメモリの容量を抑え、効率よく画像データの並べ替えを行うことができる。従来と比較して、メモリを追加する必要がないため、コストを抑えることができる。
【００５３】
なお、本実施の形態における記述は、本発明に係る好適な画像読取装置１の一例であり、これに限定されるものではない。画像読取装置１を構成する各部の細部構成及び細部動作に関しても本発明の趣旨を逸脱することのない範囲で適宜変更可能である。
【００５４】
【発明の効果】
請求項１に記載の発明によれば、一次元ＣＣＤイメージセンサの両端から出力された２系統の画像データを出力順に交互に並べて合成した画像データを出力順にメモリに書き込み、一次元ＣＣＤイメージセンサの画素配列方向に沿って連続した順序に画像データを読み出すので、メモリへの書き込みと読み出しのタイミングをずらすことなく、画像データの並べ替えを行うことができる。したがって、メモリの動作時と非動作時の状態の差によるノイズを防ぎ、画像の劣化を防止することができる。
【００５５】
請求項２に記載の発明によれば、メモリからの読み出しが終了したメモリ素子順に、次の主走査ラインの画像データの書き込みを行うので、使用するメモリの容量を抑え、効率よく画像データの並べ替えを行うことができる。
【００５６】
請求項３に記載の発明によれば、一次元ＣＣＤイメージセンサの両端から出力された２系統の画像データを出力順に交互に並べた順にメモリに書き込み、一次元ＣＣＤイメージセンサの画素配列方向に沿って連続した順序に画像データを読み出すので、メモリへの書き込みと読み出しのタイミングをずらすことなく、画像データの並べ替えを行うことができる。したがって、メモリの動作時と非動作時の状態の差によるノイズを防ぎ、画像の劣化を防止することができる。
【００５７】
請求項４に記載の発明によれば、メモリからの読み出しが終了したメモリ素子順に、次の主走査ラインの画像データの書き込みを行うので、使用するメモリの容量を抑え、効率よく画像データの並べ替えを行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における画像読取装置１の概略構成図である。
【図２】４出力型一次元ＣＣＤイメージセンサ２の模式図である。
【図３】画像読取装置１のブロック図である。
【図４】順序復元部１５のブロック図である。
【図５】２ポートメモリ２０へのアクセスタイミングを示す図である。
【図６】アドレス発生部１９の回路図である。
【図７】有効画素数ＰＮ＝１０の場合にアドレス発生部１９により生成されるアドレスを示す図である。
【図８】従来の４出力型ＣＣＤセンサ２８により得られる画像データの合成方法を示す図である。
【図９】従来の書き込み及び読み出しのタイミングの例を示す図である。
【符号の説明】
１  画像読取装置
２  ４出力型一次元ＣＣＤイメージセンサ
３  レンズ
４  ランプ
５  原稿
６  フォトダイオード
７ａ，７ｂ，７ｃ，７ｄ  電荷転送部
８，９  合成部
１０，１１  アナログ信号処理部
１２，１３  ＡＤ変換部
１４  合成部
１５  順序復元部
１６  タイミング制御部
１７  クロック発生部
１８  ＣＰＵ
１９  アドレス発生部
２０  ２ポートメモリ
２１，２２  Ｄ型フリップフロップ
２３  ＭＡＸ生成回路
２４  主走査開始検出回路
２５  ＥＮ生成回路
２６  ＤＩＳＴ生成回路
２７  ＡＤ生成回路
２８  ４出力型ＣＣＤセンサ
２９  ＦＩＦＯ
３０  ＬＩＦＯ
【図１】
2005020569.tif 000003
【図２】
2005020569.tif 000004
【図３】
2005020569.tif 000005
【図４】
2005020569.tif 000006
【図５】
2005020569.tif 000007
【図６】
2005020569.tif 000008
【図７】
2005020569.tif 000009
【図８】
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【図９】
2005020569.tif 000011