(57)【要約】【課題】  簡易な構成で画像の回転処理を行ない、迅速にＤＲＡＭ（ＳＤＲＡＭ）に格納する。【解決手段】  画像データは偶数列と奇数列のデータが同一性を有するものが多いことを利用して、バースト処理を行えない回転角度の回転処理を行う際に、転送する画像の奇数列データ（ＯＤＤ列データ）と偶数列データ（ＥＶＥＮ列データ）のデータ一致判定（コンペアチェック）を行う一方、画像用ＤＲＡＭへはＥＶＥＮ列の格納領域にＯＤＤ列のコピーデータを使用した投機処理（先に書き込む処理）を行ない、コンペアチェックで得られたＯＤＤ列と異なるＥＶＥＮ列のデータのみを画像用ＤＲＡＭのＥＶＥＮ列の格納領域に書き込んだＯＤＤ列コピーデータの該当箇所に上書きする。これにより、データ転送効率を低下させているＳＤＲＡＭのロウアドレスへのアクセス負荷を軽減し、回転処理を伴う画像データの書き込みや読み出し処理を高速に行える。【選択図】        図１ 
2005110181.tif 000002
【特許請求の範囲】
【請求項１】
入力画像データを回転させて画像用ＤＲＡＭ内に格納する画像回転処理部を有し、
前記画像回転処理部は、
入力画像データの連続する奇数列データと偶数列データを一時的に格納する列データ格納用ＲＡＭと、
前記入力画像データの連続する奇数列データと偶数列データとを比較する比較回路と、
前記列データ格納用ＲＡＭに格納された入力画像データの奇数列データを２列分のデータとして前記画像用ＤＲＡＭに書き込んだ後に、その奇数列データとそれに続く偶数列データとを前記比較回路によって比較し、その比較結果に基づいて偶数列データの中の奇数列データと異なる値のデータだけを前記画像用ＤＲＡＭに書き込んだデータに上書きする書き込み制御手段と、
を有することを特徴とする画像処理装置。
【請求項２】
前記列データ格納用ＲＡＭは、奇数列データ格納領域と偶数列データ格納領域とを有し、前記奇数列データ格納領域に格納された奇数列データを前記画像用ＤＲＡＭに出力して２列分の書き込みを行ない、続いて前記偶数列データ格納領域に偶数列データを格納して行くとともに、前記奇数列データと偶数列データの比較を行ない、その比較結果に基づいて前記偶数列データ格納領域に格納した偶数列データを前記画像用ＤＲＡＭに選択的に出力して上書きを行なうことを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記比較回路は列データ格納用ＲＡＭに格納された奇数列データと新たに入力される偶数列データとをリアルタイムで比較し、その比較結果を列データ格納用ＲＡＭ内のデータ出力によって生じた空き領域に書き込むことを特徴とする請求項２記載の画像処理装置。
【請求項４】
前記列データ格納用ＲＡＭはＳＲＡＭであることを特徴とする請求項１記載の画像処理装置。
【請求項５】
前記画像用ＤＲＡＭはＳＤＲＡＭであることを特徴とする請求項１記載の画像処理装置。
【請求項６】
前記書き込み制御手段は、前記入力画像データの奇数列データを２列分のデータとして画像用ＤＲＡＭに書き込む動作をバースト処理によって行なうことを特徴とする請求項１記載の画像処理装置。
【請求項７】
前記入力画像データはＹＵＶフォーマットに基づく輝度データ及び色差データより構成されていることを特徴とする請求項１記載の画像処理装置。
【請求項８】
前記列データ格納用ＲＡＭは、少なくとも偶数列の輝度データと色差データとを格納する領域を有し、前記比較回路は、輝度データの比較時に、その比較結果を色差データの格納領域に格納するとともに、輝度データの値を輝度データの格納領域に格納し、色差データの比較時に、色差データの比較結果を輝度データの格納領域に格納するとともに、色差データの値を色差データの格納領域に格納することを特徴とする請求項７記載の画像処理装置。
【請求項９】
入力画像データを回転させて画像用ＤＲＡＭ内に格納する画像回転処理部を有する画像処理装置の制御方法であって、
前記画像回転処理部に、
入力画像データの連続する奇数列データと偶数列データを一時的に格納する列データ格納用ＲＡＭと、
前記入力画像データの連続する奇数列データと偶数列データとを比較する比較回路とを設け、
前記列データ格納用ＲＡＭに格納された入力画像データの奇数列データを２列分のデータとして前記画像用ＤＲＡＭに書き込んだ後に、その奇数列データとそれに続く偶数列データとを前記比較回路によって比較し、その比較結果に基づいて偶数列データの中の奇数列データと異なる値のデータだけを前記画像用ＤＲＡＭに書き込んだデータに上書きするようにした、
ことを特徴とする画像処理装置の制御方法。
【請求項１０】
前記列データ格納用ＲＡＭに奇数列データ格納領域と偶数列データ格納領域とを設け、前記奇数列データ格納領域に格納された奇数列データを前記画像用ＤＲＡＭに出力して２列分の書き込みを行ない、続いて前記偶数列データ格納領域に偶数列データを格納して行くとともに、前記奇数列データと偶数列データの比較を行ない、その比較結果に基づいて前記偶数列データ格納領域に格納した偶数列データを前記画像用ＤＲＡＭに選択的に出力して上書きを行なうことを特徴とする請求項９記載の画像処理装置の制御方法。
【請求項１１】
前記比較回路によって列データ格納用ＲＡＭに格納された奇数列データと新たに入力される偶数列データとをリアルタイムで比較し、その比較結果を列データ格納用ＲＡＭ内のデータ出力によって生じた空き領域に書き込むことを特徴とする請求項９記載の画像処理装置の制御方法。
【請求項１２】
前記列データ格納用ＲＡＭはＳＲＡＭであることを特徴とする請求項９記載の画像処理装置の制御方法。
【請求項１３】
前記画像用ＤＲＡＭはＳＤＲＡＭであることを特徴とする請求項９記載の画像処理装置の制御方法。
【請求項１４】
前記入力画像データの奇数列データを２列分のデータとして画像用ＤＲＡＭに書き込む動作をバースト処理によって行なうことを特徴とする請求項９記載の画像処理装置の制御方法。
【請求項１５】
前記入力画像データはＹＵＶフォーマットに基づく輝度データ及び色差データより構成されていることを特徴とする請求項９記載の画像処理装置の制御方法。
【請求項１６】
前記列データ格納用ＲＡＭに少なくとも偶数列の輝度データと色差データとを格納する領域を設け、前記比較回路による輝度データの比較時に、その比較結果を色差データの格納領域に格納するとともに、輝度データの値を輝度データの格納領域に格納し、色差データの比較時に、色差データの比較結果を輝度データの格納領域に格納するとともに、色差データの値を色差データの格納領域に格納することを特徴とする請求項９記載の画像処理装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種映像機器に設けられて画像データ処理、メモリ制御、回転処理等の画像処理を行なう画像処理装置及びその制御方法に関し、特に画像データを回転処理してＤＲＡＭ（ＳＤＲＡＭを含む）に格納するのに好適な画像処理装置及びその制御方法に関する。
【背景技術】
【０００２】
従来より、カラー画像を扱う映像機器としては、デジタルカメラ装置、ＴＶ受像装置、ＶＴＲ装置、ＤＶＤ装置等、各種のものが提供されており、画像の蓄積や一時格納用の画像メモリとしてＤＲＡＭ（ダイナミックランダムアクセスメモリ）やＳＤＲＡＭ（シンクロナスＤＲＡＭ）を用いたものが知られている（例えば、特許文献１〜３参照）。
このＤＲＡＭによる画像メモリを用いたシステムにおいては、ＤＲＡＭコントローラによってＤＲＡＭのアドレスを指定して各種コマンドを制御することにより、画像データの書き込みや読み出しを行なうが、ＤＲＡＭのメモリ空間は、縦方向のロウアドレスと横方向のカラムアドレスによって規定され、各アドレスを１つ１つ指定して画像データの書き込みや読み出しを行なう通常処理モードと、例えばロウアドレスを固定した状態でカラムアドレスを更新して行くことにより、カラム毎に画像データの書き込みや読み出しを行なうバースト処理モードとを利用できる。すなわち、このバースト処理モードでは通常処理モードよりも少ない動作サイクルで画像データの書き込みや読み出しを行なうことができ、動作の迅速化を図ることが可能である。
【０００３】
一方、デジタルカメラ装置等の映像機器においては、カメラ撮影等によって入力した画像データを出力画像のフレーム等に対応させるために回転処理を行なって画像メモリに格納する機能が搭載されている場合がある。
例えば、カメラ装置を約９０°傾けて撮影し、その画像をディスプレイに出力するような場合、画像メモリを用いて９０°の画像回転処理を行ない、保存することにより、この画像をディスプレイに出力したり、サムネイル画像（検索参照用画像）を作成する場合に、被写体が正対した画像を容易に得ることが可能である。なお、この画像回転処理としては、メモリ制御の容易性等の観点から、通常は９０°あるいは２７０°の回転処理が用いられることが多い。
しかし、このような画像回転処理を行なう場合、カラムアドレスとロウアドレスの関係が逆転することから、上述したバースト処理モードを利用できず、ＤＲＡＭへの書き込み時間や読み出し時間が長くなり、特に画像データ量が大きいような場合には、適正なシステム動作を確保する上での障害となってしまう場合もある。
【０００４】
以下、このような従来の画像処理装置における具体的な動作例を図面を用いて説明する。
図１０は従来の画像処理装置においてカラー画像を画像メモリ（ＳＤＲＡＭ）に書き込む場合の構成を示すブロック図である。
図示のように、入力画像データ３１０は、ＹＵＶフォーマットに基づく輝度データ（Ｙ00、Ｙ01、Ｙ02、……）と色差データ（Ｃ00、Ｃ01、Ｃ02、……）によって構成され、これをメモリコントローラ３１２によって回転処理し、アドレスやコマンドの制御を行ない、画像メモリ（ＳＤＲＡＭ）３１４に格納する。
図１１及び図１２は従来の画像処理装置で扱うカラー画像データのフォーマットとＳＤＲＡＭへの格納時におけるアドレス変換例を示す説明図である。
ＹＵＶフォーマットの画像データは、詳しくは図示のように、輝度データ（Ｙ00、Ｙ01、Ｙ02、……）と２種類の色差データ（Ｃｂ00、Ｃｂ01、Ｃｂ02、……、Ｃｒ00、Ｃｒ01、Ｃｒ02、……、）より構成されている。
そして、このような画像データを画像メモリ（ＳＤＲＡＭ）に書き込む場合、回転しない動作（以下、ノーマル処理という）においては、図１１に示すように、まず、輝度データ（Ｙ00、Ｙ01、Ｙ02、……）をＳＤＲＡＭの各アドレスに１つおきに書き込んで行く。そして、色差データ（Ｃｂ00、Ｃｂ01、Ｃｂ02、……）を奇数番目の輝度データ（Ｙ00、Ｙ02、……）に続く空き領域に書き込んで行き、次に色差データ（Ｃｒ00、Ｃｒ01、Ｃｒ02、……）を偶数番目の輝度データ（Ｙ01、Ｙ03、……）に続く空き領域に書き込んで行く。なお、図中の１Ｈ、２Ｈ、……、は、画像フレームの水平ラインを表している。
また、１８０°回転（反転）する場合も同様の処理となる。
【０００５】
また、同様の画像データを９０°回転して画像メモリに格納する場合には、図１２に示すように、まず、輝度データ（Ｙ00、Ｙ01、Ｙ02、……）を１つずつアドレス変換してＳＤＲＡＭの各列に一列おきに書き込んで行く。なお、この場合、ＳＤＲＡＭの奥の領域から手前の領域に順番に書き込んで行く。そして、色差データ（Ｃｂ00、Ｃｂ01、Ｃｂ02、……）を１つずつアドレス変換してＳＤＲＡＭの奥から奇数番目の列の輝度データ（Ｙ00、Ｙ02、……）に続く空き領域の列に書き込んで行き、次に色差データ（Ｃｒ00、Ｃｒ01、Ｃｒ02、……）を１つずつアドレス変換して偶数番目の輝度データ（Ｙ01、Ｙ03、……）に続く空き領域の列に書き込んで行く。
また、２７０°回転する場合も同様の処理となる。
【０００６】
図１３は図１１に示すアドレス変換時のＳＤＲＡＭの動作サイクルを示すフローチャートである。
この場合、上述したバースト処理モードを用いることができる。まず、アイドル状態（ステップＳ１）からロウアドレスの指定（ＡＣＴ）を行ない（ステップＳ２）、必要な待機（ＲＡＳ）の後（ステップＳ３）、カラムアドレスを更新しながら、各アドレス毎に１バイトデータの書き込み（ＷＲＩＴＥ）を行なう（ステップＳ４、Ｓ５）。そして、１カラム分の書き込みが終了すると、終了処理（ＰＲＥＣＨＡＧＥ）を行ない（ステップＳ６）、ステップＳ１に戻って次のデータの書き込み処理を行なう。
したがって、バースト処理を用いると、１カラム内の各アドレスについて、１サイクル毎にバイトデータの書き込みを行なうことが可能となる。
【０００７】
次に、図１４は図１２に示すアドレス変換時のＳＤＲＡＭの動作サイクルを示すフローチャートである。
この場合、回転処理を行なうために、バースト処理モードを用いることはできない。まず、アイドル状態（ステップＳ１１）からロウアドレスの指定（ＡＣＴ）を行ない（ステップＳ１２）、必要な待機（ＲＡＳ）の後（ステップＳ１３）、カラムアドレスを指定して１バイトデータの書き込み（ＷＲＩＴＥ）を行なう（ステップＳ１４）。そして、１アドレスの書き込みが終了すると、終了処理（ＰＲＥＣＨＡＧＥ）を行ない（ステップＳ１５）、ステップＳ１１に戻って次のデータの書き込み処理を行なう。
したがって、バースト処理を用いない場合には、１アドレスの書き込み（すなわち、１バイトデータの書き込み）毎に６サイクルを要することになり、図１３に示すバースト処理時に比べて大幅に書き込み効率が低下し、処理時間が長くなるものである。
【特許文献１】特開２０００−１７５１４８号公報
【特許文献２】特開平１１−２７５４９９号公報
【特許文献３】特開平１１−７５１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように従来の画像処理装置でＤＲＡＭ（ＳＤＲＡＭ）に画像データを格納する場合、その画像データを９０°あるいは２７０°回転して格納する動作においては、バースト処理を行なうことができず、処理時間が長くなるという問題がある。
特に、システム全体の動作速度に対して扱う画像データ量が大きい場合には、画像データを回転してメモリに格納する処理がシステム全体の動作の障害となる。
このため、例えば映像機器の設計時において、画像処理装置で扱う画像データの容量を制限したり、高速の素子を用いるために装置の価格上昇を招く等、機能面やコスト面で種々の困難を招くことになる。
そこで本発明の目的は、上述のような実情に鑑み、簡易な構成で画像の回転処理を行ない、迅速にＤＲＡＭ（ＳＤＲＡＭ）に格納することができる画像処理装置及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００９】
上述の目的を達成するため、本発明にかかる画像処理装置は、入力画像データを回転させて画像用ＤＲＡＭ内に格納する画像回転処理部を有し、前記画像回転処理部は、入力画像データの連続する奇数列データと偶数列データを一時的に格納する列データ格納用ＲＡＭと、前記入力画像データの連続する奇数列データと偶数列データとを比較する比較回路と、前記列データ格納用ＲＡＭに格納された入力画像データの奇数列データを２列分のデータとして前記画像用ＤＲＡＭに書き込んだ後に、その奇数列データとそれに続く偶数列データとを前記比較回路によって比較し、その比較結果に基づいて偶数列データの中の奇数列データと異なる値のデータだけを前記画像用ＤＲＡＭに書き込んだデータに上書きする書き込み制御手段とを有することを特徴とする。
【００１０】
また、本発明の画像処理装置の制御方法は、入力画像データを回転させて画像用ＤＲＡＭ内に格納する画像回転処理部を有する画像処理装置の制御方法であって、前記画像回転処理部に、入力画像データの連続する奇数列データと偶数列データを一時的に格納する列データ格納用ＲＡＭと、前記入力画像データの連続する奇数列データと偶数列データとを比較する比較回路とを設け、前記列データ格納用ＲＡＭに格納された入力画像データの奇数列データを２列分のデータとして前記画像用ＤＲＡＭに書き込んだ後に、その奇数列データとそれに続く偶数列データとを前記比較回路によって比較し、その比較結果に基づいて偶数列データの中の奇数列データと異なる値のデータだけを前記画像用ＤＲＡＭに書き込んだデータに上書きするようにしたことを特徴とする。
【発明の効果】
【００１１】
本発明にかかる画像処理装置及びその制御方法によれば、列データ格納用ＲＡＭに格納された入力画像データの奇数列データを２列分のデータとして前記画像用ＤＲＡＭに書き込んだ後に、その奇数列データとそれに続く偶数列データとを比較し、その比較結果に基づいて偶数列データの中の奇数列データと異なる値のデータだけを画像用ＤＲＡＭに書き込んだデータに上書きするようにしたことから、奇数列データと偶数列データの両方について画像回転のためのアドレス変換を行なって画像用ＤＲＡＭに書き込む場合に比べ、実質的に動作サイクル数を削減でき、簡易な構成で画像の回転処理を行ない、迅速にＤＲＡＭ（ＳＤＲＡＭ）に格納することができる効果がある。また、画像データの変更を行わないため、画像の劣化等がまったく起こらないという利点がある。
【発明を実施するための最良の形態】
【００１２】
本実施の形態による画像処理装置及びその制御方法は、ＳＤＲＡＭ等の画像用ＤＲＡＭへ画像データを書き込んだり、画像用ＤＲＡＭから画像データを読み出したりする際に、通常はバースト処理を用いて高速にデータ転送を行うが、このデータ転送時にアドレス変換を用いて画像の回転処理を施そうとすると、９０°や２７０°の回転処理ではバースト処理できない。そこで、画像データは偶数列と奇数列のデータが同一性を有するものが多いことを利用して、バースト処理を行えない回転角度の回転処理を行う際に、転送する画像の奇数列データ（ＯＤＤ列データ）と偶数列データ（ＥＶＥＮ列データ）のデータ一致判定（コンペアチェック）を行う一方、画像用ＤＲＡＭへはＥＶＥＮ列の格納領域にＯＤＤ列のコピーデータを使用した投機処理（先に書き込む処理）を行ない、コンペアチェックで得られたＯＤＤ列と異なるＥＶＥＮ列のデータのみを画像用ＤＲＡＭのＥＶＥＮ列の格納領域に書き込んだＯＤＤ列コピーデータの該当箇所に上書きする。
このような処理を行うことにより、データ転送効率を低下させているＳＤＲＡＭのロウアドレスへのアクセス負荷を軽減し、回転処理を伴う画像データの書き込みや読み出し処理を高速に行えるようにする。
なお、一般に画像データを構成する各ラインについては列という表現も行という表現も可能であるが、本発明は画像の回転を伴うことから、列と行を使い分けると説明が煩雑となり、本発明の特徴を簡明に伝える上でかえって不利となることから、本発明の説明においては、画像データを構成する各ラインに列という表現を統一的に用いるものとし、奇数列データ（ＯＤＤ列データ）、偶数列データ（ＥＶＥＮ列データ）の表現で説明するものとする。
【実施例１】
【００１３】
図１は本発明の実施例による画像処理装置の全体構成を示すブロック図であり、図２は図１に示す画像処理装置の画像回転処理部の構成を示すブロック図である。
また、図３は図１に示す画像処理装置の画像回転処理の動作例を示すフローチャートであり、図４は図１に示す画像処理装置で画像回転処理する画像データの具体例を示す説明図である。また、図５、図６、及び図７は図１に示す画像処理装置における画像回転処理の際の画像データの流れを示す説明図であり、図８は図１に示す画像処理装置で扱う画像の一例を示す説明図である。
さらに、図９は図１に示す画像処理装置が搭載される映像機器の一例としてデジタルカメラ装置の概要を示すブロック図である。
【００１４】
まず、図１を用いて本実施例の画像処理装置の構成について説明する。
この画像処理装置は、例えばＪＰＥＧ圧縮されたＹＵＶフォーマットの画像データを入力して伸長し、画像回転等の処理を行なってＳＤＲＡＭ１００内に格納するものであり、ＪＰＥＧデコーダ１１０、コンペア回路１２０、ＳＲＡＭ回路１３０、インタフェース設定レジスタ１４０、回転制御用アドレス変換回路１５０、ステートマシン１６０、出力データ制御回路１７０、及びＳＤＲＡＭ制御回路１８０を有する。
このうち、コンペア回路１２０及びＳＲＡＭ回路１３０が画像データの回転処理等を行なう画像処理ブロックを構成している。また、インタフェース設定レジスタ１４０、回転制御用アドレス変換回路１５０、ステートマシン１６０、出力データ制御回路１７０、及びＳＤＲＡＭ制御回路１８０がＳＤＲＡＭ１００の制御を行なうためのメモリコントローラを構成している。
【００１５】
ＪＰＥＧデコーダ１１０は、例えば各種半導体メモリ素子や磁気ディスク、光ディスク等の記録媒体、あるいはネットワーク等から所定のインタフェースを介して入力されるＪＰＥＧ圧縮データを入力してデコードし、ＹＵＶフォーマットの生画像データを生成するものである。
コンペア回路１２０は、ＪＰＥＧデコーダ１１０から得られる画像データの奇数列データと偶数列データとの比較を行なうものである。
ＳＲＡＭ（スタティックＲＡＭ）回路１３０は、ＪＰＥＧデコーダ１１０から得られる画像データの奇数列データと偶数列データをそれぞれ格納する２つのＳＲＡＭ領域Ａ、Ｂを有し、コンペア回路１２０を用いて画像データを回転処理してＳＤＲＡＭ１００に書き込む際のワークエリアとして利用される。なお、２つのＳＲＡＭ領域Ａ、Ｂには、それぞれ画像データの１ライン分の輝度データの格納領域と色差データの格納領域を有しているものとする。
【００１６】
インタフェース設定レジスタ１４０は、このシステムを制御するプログラムによって規定されているＳＤＲＡＭ１００の制御用パラメータ、例えばメモリサイズやその他の仕様等のパラメータの設定を外部入力によって行なうためのものである。
回転制御用アドレス変換回路１５０は、画像データを回転してＳＤＲＡＭ１００に格納するためのアドレス変換を行なうものである。
出力データ制御回路１７０は、ＳＤＲＡＭ１００に画像データを出力する回路であり、ＳＤＲＡＭ制御回路１８０は、ＳＤＲＡＭ１００にアドレスやコマンドを出力する回路である。
ステートマシン１６０は、コマンド制御やタイミング制御を行ない、出力データ制御回路１７０及びＳＤＲＡＭ制御回路１８０を制御し、ＳＤＲＡＭ１００に対する画像データの書き込み、読み出しを制御するものである。
【００１７】
次に、図２を用いて本実施例における画像回転処理の概要について説明する。
図示のように、ＪＰＥＧデコーダ１１０からの入力画像データは、ＯＤＤ列データがＳＲＡＭ回路１３０のＯＤＤ列データ格納部１３０Ａに入力され、ＥＶＥＮ列データがコンペア回路１２０に入力される。
そして、ＯＤＤ列データはＳＲＡＭ回路１３０のＯＤＤ列データ格納部１３０Ａからメモリコントローラ２００に出力され、このメモリコントローラ２００からＳＤＲＡＭ１００に書き込まれる。この際、画像データの回転処理を行ない、従来の回転処理と同様のアドレス変換を行なってＳＤＲＡＭ１００の所定領域に書き込むが、本例では、投機処理により、ＯＤＤ列データのコピーデータをＥＶＥＮ列データの格納領域にも書き込むものとする。この場合、アドレス変換の負担はＯＤＤ列データ分の負担だけで済み、また、ＯＤＤ列とＥＶＥＮ列の書き込みに、ロウアドレスを固定したバースト処理を用いることが可能である。
【００１８】
一方、ＪＰＥＧデコーダ１１０からのＥＶＥＮ列データは、コンペア回路１２０でＳＲＡＭ回路１３０のＯＤＤ列データ格納部１３０Ａから取り込まれたＯＤＤ列データと１バイト毎に比較され、一致しているか否かが判定される。そして、コンペア回路１２０からＳＲＡＭ回路１３０のＥＶＥＮ列データ格納部１３０Ｂに比較判定結果とデータ値（比較判定結果が非同一となったデータ値）が格納される。
なお、このような比較判定処理は、ＥＶＥＮ列データの入力動作に対応してリアルタイムで行なうものである。具体的に説明すると、ＥＶＥＮ列データ格納部１３０Ｂには、１ライン分の輝度データを格納するための領域と、色差データを格納する領域とが設けられており、輝度データの入力時には、その比較判定結果を色差データ格納領域を用いて格納し、輝度データのデータ値を輝度データ格納領域を用いて格納していく。また、色差データの入力時には、その比較判定結果を輝度データ格納領域を用いて格納し、色差データのデータ値を色差データ格納領域を用いて格納していく。
【００１９】
メモリコントローラ２００は、上述したインタフェース設定レジスタ１４０、回転制御用アドレス変換回路１５０、ステートマシン１６０、出力データ制御回路１７０、及びＳＤＲＡＭ制御回路１８０によって、ＳＲＡＭ回路１３０のＯＤＤ列データ格納部１３０Ａ及びＥＶＥＮ列データ格納部１３０Ｂに格納された画像データをＳＤＲＡＭ１００に書き込む制御を行なう。
そして、ＯＤＤ列データについては、従来の回転処理と同様のアドレス変換を行ない、上述した投機処理により、ＯＤＤ列データをＯＤＤ列データの格納領域に格納するとともに、このＯＤＤ列データのコピーデータをＥＶＥＮ列データの格納領域にも書き込む。
また、ＥＶＥＮ列データについては、コンペア回路１２０からの判定信号に基づいて、ＥＶＥＮ列データ格納部１３０Ｂに格納されたデータを参照し、比較判定結果が非同一となったデータ値だけを１つ１つアドレス指定して、ＯＤＤ列データのコピーデータに上書きしていく。
【００２０】
次に、本実施例における画像回転処理の動作例を図面を用いて説明する。
まず、図３のフローチャートにおいて、左側はＳＲＡＭ回路１３０を中心とするブロック（以下、ＳＲＡＭ側ブロックという）の動作を示し、右側はＳＤＲＡＭ１００を中心とするブロック（以下、ＳＤＲＡＭ側ブロックという）の動作を示している。
まず、ＳＲＡＭブロック側でＪＰＥＧデコーダ１１０から出力されたＯＤＤ列データをＳＲＡＭ回路１３０のＯＤＤ列データ格納部１３０Ａに格納し（ステップＳ１０１）、この格納したＯＤＤ列データをＳＤＲＡＭブロック側に出力する（ステップＳ１０２）。ＳＤＲＡＭ側ブロックでは、この出力されたＯＤＤ列データをアドレス変換して回転処理し、ＯＤＤ列データとそのコピーデータの２列分を投機処理によってＳＤＲＡＭ１００に書き込む（ステップＳ１０３）。
図５及び図６はこのステップＳ１０３における具体的なデータの流れを示している。まず、図６に示すように、ＯＤＤ列データ（ＯＤＤ０、ＯＤＤ１、ＯＤＤ２、ＯＤＤ３、……）をアドレス変換して回転処理し、ＳＤＲＡＭ１００の本来ＯＤＤ列データを書き込むべき領域に書き込む。そして、図６に示すように、このＯＤＤ列データのコピーデータを動作をＳＤＲＡＭ１００の本来はＥＶＥＮ列データを書き込むべき領域に書き込む。
【００２１】
次に、ＳＲＡＭブロック側でＪＰＥＧデコーダ１１０から出力されたＥＶＥＮ列データ（ＥＶＥＮ０、ＥＶＥＮ１、ＥＶＥＮ２、ＥＶＥＮ３、……）をコンペア回路１２０に入力し、先に格納されているＯＤＤ列データとの比較判定（コンペアチェック）を行ない（ステップＳ１０４）、ＯＤＤ列データと非同一でコンペアが取れないＥＶＥＮ列データをＥＶＥＮ列データ格納部１３０Ｂに格納していき、これをＳＤＲＡＭブロック側に出力する（ステップＳ１０５）。ＳＤＲＡＭ側ブロックでは、この出力されたＥＶＥＮ列データを１データずつアドレス変換して回転処理し、ＳＤＲＡＭ１００に先に書き込まれているＯＤＤ列データのコピーデータに上書き処理によって書き込んで行く（ステップＳ１０６）。
図７はこのステップＳ１０６における具体的なデータの流れを示している。図示の例では、ＥＶＥＮ列データのＥＶＥＮ１が上書きされた状態を示している。
【００２２】
本実施例の画像処理装置では、以上のような投機処理と上書き処理の組み合わせにより、通常の画像において上下のライン間でデータの同一性が高いことを利用して、実質的にアドレス変換に要する動作サイクル数を削減し、画像回転処理の迅速化を図ることが可能である。
例えば、図４に示す富士山の画像の例で、仮想線αで示す空の部分の画像データは、ＥＶＥＮ列データ４０１及びＯＤＤ列データ４０２で示すような値となる。したがって、図中に破線枠β１、β２で示したデータが一致しないことになり、この一致しないＥＶＥＮ列データだけを上書きで書き込んで行くことで、ＥＶＥＮ列データ全体をアドレス変換して書き込む場合に比べて変換処理に要するサイクル数を大幅に削減することが可能となる。
これを理論的に考察した場合、コンペア回路１２０における画像データのコンペア率（すなわち、ＯＤＤ列データとＥＶＥＮ列データの一致する率）が２０％以上であれば、回転処理時の負荷を減少させることが可能であると考えられる。例えば、図８に示すような、比較的煩雑な画像（図では表現できないが、実際にはデジタルスチルカメラで撮影したカラー写真画像である）においても、コンペア率は４４％と実測されており、通常の風景画等においては、本実施例の制御方法を採用することで、十分な作用効果を得られるものである。
【００２３】
なお、仮に本実施例の制御方法を用いて逆効果となる場合があるとすれば、特殊な微細テストパターン等の撮影時であると考えられる。したがって、このようなケースにおいてのみ、本実施例の制御方法を用いて処理時間が長くなる可能性が生じるが、極めて希なケースであるため、そのまま本実施例の制御方法を用いて処理するようにしても、それほど実用上問題にならないと予想される。
また、このような特殊な場合については、本実施例の制御方法を用いずに、例えば従来の１つ１つアドレス指定を行なって回転処理する方法を用いることが可能な構成とし、そのモード切り替え用の操作スイッチ等を設けてユーザが適宜選択できるようにしてもよい。
【００２４】
次に、図９を参照して本実施例の画像処理装置が搭載される映像機器の一例としてのデジタルカメラ装置の概要について説明する。
図示のように、このデジタルカメラ装置は、対物レンズ２、ＣＣＤ撮像部３、ＣＤＳ／ＡＧＣ部４、Ａ／Ｄ変換部５、信号処理部６、メモリコントローラ７、表示用メモリ部９、ビデオエンコーダ１０、ＬＣＤ表示部１１、ＣＰＵ１２、ＤＲＡＭ１３、データ圧縮部１４、データ伸長部１５、ストレージャ１６等を有している。
このデジタルカメラ装置では、被写体の画像を対物レンズ２を通してＣＣＤ撮像部３で撮像し、その撮像画像データをＣＤＳ／ＡＧＣ部４を通してノイズ除去、ゲイン調整を行なった後、Ａ／Ｄ変換部５でデジタルデータに変換し、信号処理部６で色調整等の信号処理を行なった後、メモリコントローラ７、表示用メモリ部９及びビデオエンコーダ１０を通してＬＣＤ表示部１１に表示する。また、信号処理部６で信号処理した画像データを、ＤＲＡＭ１３及びデータ圧縮部１４を用いて例えばＪＰＥＧ圧縮し、ストレージャ１６に蓄積しておき、この蓄積した画像データをストレージャ１６から呼び出して、ＤＲＡＭ１３及びデータ伸長部１５を用いて伸長し、この画像をメモリコントローラ７、表示用メモリ部９及びビデオエンコーダ１０を通してＬＣＤ表示部１１に表示する。なお、ＣＰＵ１２は、このようなデジタルカメラ装置の全体の制御を司る。
このようなデジタルカメラ装置において、例えば、ストレージャ１６に格納したＪＰＥＧ画像データを回転してＬＣＤ表示部１１に表示するような場合に、上述した実施例の画像処理装置の機能を信号処理部６及びメモリコントローラ７に設け、上述した投機処理と上書き処理によって回転画像を表示用メモリ部９に書き込み、ビデオエンコーダ１０を通してＬＣＤ表示部１１に表示することが可能である。
【００２５】
なお、本発明の画像処理装置は、以上のようなデジタルカメラ装置に限らず、例えばＶＴＲ装置やＤＶＤ装置等の各種の映像機器に広く応用できるものである。
また、上述した実施例では、ＪＰＥＧ圧縮されたＹＵＶフォーマット化された画像データを扱う装置の例で説明したが、他の方式による画像データを扱う装置においても同様に適用できるものである。また、画像用メモリとしてＳＤＲＡＭを採用した例で説明したが、ＤＲＡＭを用いても同様に実施できるものである。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例による画像処理装置の全体構成を示すブロック図である。
【図２】図１に示す画像処理装置の画像回転処理部の構成を示すブロック図である。
【図３】図１に示す画像処理装置の画像回転処理の動作例を示すフローチャートである。
【図４】図１に示す画像処理装置で処理する画像データの具体例を示す説明図である。
【図５】図１に示す画像処理装置における画像データの流れを示す説明図である。
【図６】図１に示す画像処理装置における画像データの流れを示す説明図である。
【図７】図１に示す画像処理装置における画像データの流れを示す説明図である。
【図８】図１に示す画像処理装置で扱う画像の一例を示す説明図である。
【図９】図１に示す画像処理装置が搭載される映像機器の一例を示すブロック図である。
【図１０】従来の画像処理装置の画像メモリ部の構成を示すブロック図である。
【図１１】従来の画像処理装置におけるアドレス変換例を示す説明図である。
【図１２】従来の画像処理装置におけるアドレス変換例を示す説明図である。
【図１３】図１１に示すアドレス変換時の動作サイクルを示すフローチャートである。
【図１４】図１２に示すアドレス変換時の動作サイクルを示すフローチャートである。
【符号の説明】
【００２７】
１００……ＳＤＲＡＭ、１１０……ＪＰＥＧデコーダ、１２０……コンペア回路、１３０……ＳＲＡＭ回路、１４０……インタフェース設定レジスタ、１５０……回転制御用アドレス変換回路、１６０……ステートマシン、１７０……出力データ制御回路、１８０……ＳＤＲＡＭ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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