(57)【要約】【課題】スキャンチェーンを構成するリセット機能付き・スキャン機能付きフリップフロップ回路のバーンインテスト中において、リセットを生じせしめないようにする。【解決手段】ｐＭＯＳ３０，３１と、ｎＭＯＳ３２，３３とはＮＯＲ回路、ｐＭＯＳ３４とｎＭＯＳ３５とはインバータ回路を、それぞれ構成する。スキャンシフト動作時は、セレクタ２９の動作モード切替信号入力端子ＳＥに信号レベルＨｉの信号を入力してＳＩのスキャンテスト信号を選択する。これにより、リセット信号入力端子ＲＳＴからのリセット信号の入力値に関わらず、内部リセット信号ＸＲは信号レベルＨｉに固定される。通常動作時は、前記動作モード切替信号入力端子ＳＥに信号レベルＬｏｗの信号を入力する。これにより、リセット信号入力端子ＲＳＴに印加されるリセット信号によって通常のリセット制御を行うことができる。【選択図】      図１
2005003392.tif 000002
【特許請求の範囲】
【請求項１】
リセット機能とスキャン機能とを有するフリップフロップ回路の集合として構成されるスキャンチェーンを用いた半導体集積回路のテスト装置において、
前記スキャンチェーンがスキャンシフト動作を行う時に、前記スキャンチェーンを構成する前記フリップフロップ回路がリセットされないようにする手段を備えたことを特徴とする半導体集積回路のテスト装置。
【請求項２】
通常データ信号を入力する通常データ信号入力端子と、スキャンテスト信号を入力するスキャンテスト信号入力端子と、前記通常データ信号入力と前記スキャンテスト信号入力とを選択的に切り替えるスキャンモード／通常動作モード切替信号入力端子と、リセット信号入力端子とを備えるとともに、前記スキャンモード／通常動作モード切替信号入力端子が入力する信号と、前記リセット信号入力端子に入力されるリセット信号とを２入力とするＯＲ回路と、前記リセット信号入力端子に入力されるリセット信号に代えて前記ＯＲ回路からの出力を前記スキャンチェーンを構成する前記フリップフロップ回路をリセットするためのリセット信号として使用するリセット手段とを備えたことを特徴とする請求項１記載の半導体集積回路のテスト装置。
【請求項３】
セット機能とスキャン機能とを有するフリップフロップ回路の集合として構成されるスキャンチェーンを用いた半導体集積回路のテスト装置において、
前記スキャンチェーンがスキャンシフト動作を行う時に、前記スキャンチェーンを構成する前記フリップフロップ回路がセットされないようにする手段を備えたことを特徴とする半導体集積回路のテスト装置。
【請求項４】
通常データ信号を入力する通常データ信号入力端子と、スキャンテスト信号を入力するスキャンテスト信号入力端子と、前記通常データ信号入力と前記スキャンテスト信号入力とを選択的に切り替えるスキャンモード／通常動作モード切替信号入力端子と、セット信号入力端子とを備えるとともに、前記スキャンモード／通常動作モード切替信号入力端子が入力する信号と、前記セット信号入力端子に入力されるセット信号とを２入力とするＡＮＤ回路と、前記セット信号入力端子に入力されるセット信号に代えて前記ＡＮＤ回路からの出力を前記スキャンチェーンを構成する前記フリップフロップ回路をセットするためのセット信号として使用するセット手段とを備えたことを特徴とする請求項３記載の半導体集積回路のテスト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路のテスト装置に係り、特に、大規模な半導体回路や、ウェハレベルの半導体回路のバーンインテストに際して、有効なテストパターンを発生することができる半導体集積回路のテスト装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路の信頼性を試験するテスト装置として、バーンインテストが実施されている。このバーンインテストでは、半導体集積回路を一定時間加熱し、その間、回路内部のトランジスタに対してストレス印加を行うという一種の加速試験が用いられており、不良品を早い段階で判別できる優れたテスト手法として知られている。近年、このバーンインテストは、半導体集積回路の信頼性を高めるテスト手法として、その必要性が益々高まってきている。
【０００３】
従来のバーンインテストでは、複数の外部の信号供給源より、半導体集積回路の必要なだけの外部端子に対して信号供給を行い、この半導体集積回路内部にストレスを与える方法を採用していた。従来、このテスト手法では、半導体集積回路の規模が小さく、かつ動作的に複雑でない場合は、信号供給源の組み合わせにより実動作に近い動作を実現できるテストパターンを作成することができた。
しかしながら、近年、半導体集積回路の大規模化、複雑化の進展に伴い、与えられた信号供給源の組み合わせだけでは、実動作に相当する動作を実現できるテストパターンを作成することが困難になってきた。
【０００４】
また、近年では、このバーンインテストを、ウェハレベルのテスト手法として採り入れる傾向が確立されつつあるが、ウェハレベルのバーンインテストでは、完成品をテストする場合に比べ、同時点で、遥かに多くの数の半導体集積回路をテスト対象とすることになる。このため、半導体集積回路１つ当たりのテストに使用できる外部端子の数は少数に限定されてしまうことになるので、従来のように全ての外部端子に信号供給源を接続して実動作相当の動作を実現するテストパターンを作成することが益々困難になってきている。
なお、最近では、前述のウェハレベルのバーンインテスト手法における問題点を解消するために、スキャン設計法等を採用して、半導体集積回路におけるテストの容易化を図る設計技術も開示されている（例えば、特許文献１参照。）。
【０００５】
以下、前記スキャン設計法について簡単に説明する。
スキャン設計法とは、通常のフリップフロップ回路が、半導体集積回路におけるテストパターン作成を自動で行うときにボトルネックとなっていることに着目し、この通常のフリップフロップ回路を、スキャン機能付きフリップフロップ回路と呼ばれるものに置き換えることにより、テストパターンの作成を容易にする方法である。
【０００６】
この方法では、まず、前述の置き換えにより形成された１つのスキャン機能付きフリップフロップ回路の出力部と、同じ方法で形成された他の１つのスキャン機能付きフリップフロップ回路の入力部を接続し、外部入力部から外部出力部に至るまで逐次連続に接続されたスキャン機能付きフリップフロップ回路の集合（以下、スキャンチェーンと記す）を形成する。その後、このスキャンチェーンを一定条件下でシフトレジスタと見なして、このスキャンチェーンに対してスキャンテスト信号入力を行うことにより、テストパターンの作成を容易ならしめることができる。
【０００７】
図３は、スキャンチェーンの回路構成を示す回路図である。
実際の回路では、スキャンパスとデータパスとが完全に一致するケースは希少であるが、以下では便宜的に一致している例で説明する。
同図において、符号３１０〜３１４は、各々、前述のスキャンチェーンの構成要素であるスキャン機能付きフリップフロップ回路であり、符号３２０〜３２５は、各々、組み合わせ回路を表している。
【０００８】
図４は、スキャン機能付きフリップフロップ回路の回路構成を示す回路図である。
スキャン機能付きフリップフロップ回路は、図４に示すように、フリップフロップ回路４００のデータ入力部にセレクタ４０１が接続されていて、スキャンモード／通常動作モード切替信号の制御により、フリップフロップ回路４００への入力信号がスキャンテスト信号と通常データ信号から選択される回路である。
例えば、スキャンモード／通常動作モード切換信号（の信号レベル）がＨｉの時、スキャンテスト信号が選択され、Ｌｏｗの時、図３に示す前記組み合わせ回路を通過してくる通常データ信号が選択される。
【０００９】
図３に戻り、符号３００はスキャンテスト信号入力端子を、符号３０１はスキャンモード／通常動作モード切替信号入力端子を、符号３０２はリセット信号入力端子を、符号３０３はスキャンテスト信号出力端子を示している。なお、図３ではクロックラインを省略しているが、前記スキャン機能付きフリップフロップ回路３１０〜３１４には同位相のクロックが入力される。
【００１０】
このスキャンテストを実施する場合、まずスキャンモード／通常動作モード切替信号入力端子３０１に信号レベルＨｉの信号を入力することにより、スキャンチェーンをスキャンモードに設定する。次に、スキャンテスト信号入力端子３００から入力されるテストパターン信号Ｓを、順次フリップフロップ回路３１０〜３１４に伝搬（以下、スキャンシフトと記す）せしめて各組み合わせ回路３２０〜３２５に入力するべきデータを設定する。
【００１１】
次に、スキャンモード／通常動作モード切替信号入力端子３０１に信号レベルＬｏｗの信号を入力することにより、スキャンチェーンを通常動作モード（キャプチャモード）に切り替え、１クロック分組み合わせ回路３２０〜３２５を実動作させる。その後、再びスキャンチェーンをスキャンモードに戻してスキャンシフトせしめ、スキャンテスト信号出力端子３０３から組み合わせ回路の演算結果を導出した後、期待値と比較することによりテスト結果の判定を行うことになる。
【００１２】
一方、バーンインテストを行う場合は、スキャンテストの場合とは異なり、前述の外部端子の制限から、確保できる信号供給源が制限される。よってバーンインテストの場合には、スキャンモードと通常動作モードの切り替え制御は省略してスキャンモードのみに固定し、テストパターン信号をスキャンチェーン上にスキャンシフトさせることのみによって内部回路にストレス印加を行うのが通例である。ここで、前記スキャンチェーンを構成するスキャン機能付きフリップフロップ回路に、リセット信号入力端子が付いているケースにおいては、前記バーンインテストを実施するためには、フリップフロップ回路の各々のリセット信号入力端子に入力させる信号の信号レベルは、全てＨｉ（但し、Ｌｏｗアクティブの場合）に固定することが必要である。この処置により、安定的にスキャンシフトを行って内部回路に対して実動作に近いストレス印加を与えることができる。
【００１３】
同様に、前記スキャンチェーンを構成するスキャン機能付きフリップフロップ回路にセット信号入力端子が付いているケースにおいては、前記バーンインテストを実施するためには、フリップフロップ回路の各々のリセット信号入力端子に入力させる信号の信号レベルは、全てＬｏｗ（但し、Ｈｉアクティブの場合）に固定することが必要である。この処置により、安定的にスキャンシフトを行って内部回路に対して実動作に近いストレス印加を与えることができる。
【００１４】
図５は、リセット機能が付いたスキャン機能付きフリップフロップ回路のトランジスタレベルでの回路構成を示す回路図である。
同図において、このフリップフロップ回路は、入力端子として通常データ信号入力端子Ｄと、スキャンテスト信号入力端子ＳＩと、スキャンモード／通常動作モード切替信号入力端子ＳＥと、リセット信号入力端子ＲＳＴと、クロック信号入力端子ＣＬＫとを具備している。
さらに、同図において、符号の１、３、５、６、７、１１、１２、１５、１７、１９、２０、２３、２５、２７はｐＭＯＳトランジスタ、符号の２、４、８、９、１０、１３、１４、１６、１８、２１、２２、２４、２６、２８はｎＭＯＳトランジスタ、符号ＶＤＤは電源、符号ＧＮＤはグランド、符号ＸＲは内部リセット信号を、それぞれ示している。
【００１５】
ここで、ｐＭＯＳトランジスタ１とｎＭＯＳトランジスタ２、ｐＭＯＳトランジスタ３とｎＭＯＳトランジスタ４、ｐＭＯＳトランジスタ１５とｎＭＯＳトランジスタ１６、ｐＭＯＳトランジスタ２３とｎＭＯＳトランジスタ２４、ｐＭＯＳトランジスタ２５とｎＭＯＳトランジスタ２６、ｐＭＯＳトランジスタ２７とｎＭＯＳトランジスタ２８は、それぞれインバータ回路を構成している。
また、ｐＭＯＳトランジスタ１１，１２とｎＭＯＳトランジスタ１３，１４は、クロックド・インバータ回路、ｐＭＯＳトランジスタ１９，２０とｎＭＯＳトランジスタ２１，２２は、ＮＡＮＤ回路、ｐＭＯＳトランジスタ５〜７とｎＭＯＳトランジスタ８〜１０は、それぞれクロックド・ＮＡＮＤ回路、ｐＭＯＳトランジスタ１７とｎＭＯＳトランジスタ１８はトランスファゲート回路を、それぞれ構成する。
【００１６】
以下、各回路要素の後の括弧内の符号は、当該回路要素の構成要素となるｐＭＯＳトランジスタまたはｎＭＯＳトランジスタを示すものとする。
また、クロックＣＬＫの反転がＣＢ、正転がＣＢＢであり、これらはクロックド・インバータ回路（１１〜１４）、クロックド・ＮＡＮＤ回路（５〜１０）、及びトランスファゲート回路（１７，１８）に入力される。なお、このフリップフロップ回路において、トランスファゲート回路（１７，１８）の左側がマスタ側、右側がスレーブ側となる。セレクタ２９から出力される信号は、クロックド・インバータ回路（１１〜１４）へ入力され、その出力はインバータ回路（１５，１６）へ入力され、その出力はトランスファゲート回路（１７，１８）と、もう片方の入力を内部リセット信号ＸＲとするクロックド・ＮＡＮＤ回路（５〜１０）へ入力される。
【００１７】
このクロックド・ＮＡＮＤ回路（５〜１０）の出力は再びインバータ回路（１５，１６）へ入力される。トランスファゲート回路（１７，１８）の出力は、もう片方の入力を内部リセット信号ＸＲとするＮＡＮＤ回路（１９〜２２）へ入力され、その出力はインバータ回路（２５〜２６）とインバータ回路（２３，２４）へ入力され、該インバータ（２３，２４）の出力は再びＮＡＮＤ回路（１９〜２２）へ入力される。インバータ回路（２５，２６）の出力は、インバータ回路（２７，２８）へ入力され、また出力端子Ｑへも出力され、インバータ回路（２７，２８）の出力は出力端子ＱＢへ出力される。
【００１８】
セレクタ２９は、スキャンモード／通常動作モード切替信号入力端子ＳＥから信号レベルＨｉの信号が入力されるとスキャンモードとなり、出力としてＳＩからの入力信号を選択し、またスキャンモード／通常動作モード切替信号入力端子ＳＥから信号レベルＬｏｗの信号が入力されると通常動作モードとなり、出力として通常データ信号入力端子Ｄからの入力信号を選択する。またリセット信号はリセット信号入力端子ＲＳＴから入力される（リセット信号入力端子ＲＳＴは２箇所の内部リセット信号ＸＲへ接続されている）。また、インバータ回路（１５，１６）を構成する各ＭＯＳトランジスタの容量は、インバータ回路（２３，２４）を構成する各ＭＯＳトランジスタの容量より大きいものとする。
【００１９】
以下、リセット機能が付いたスキャン機能付きフリップフロップ回路の動作を説明する。
実際の動作としては、クロックＣＬＫの信号レベルがＬｏｗのとき、トランスファゲート回路（１７，１８）、及びクロックド・ＮＡＮＤ回路（５〜１０）は閉じられ、クロックド・インバータ回路（１１〜１４）は開き、マスタ側に入力データがラッチされる。その後、クロックＣＬＫの信号レベルがＨｉに立ち上がると、トランスファゲート回路（１７，１８）、及びクロックド・ＮＡＮＤ回路（５〜１０）が開き、クロックド・インバータ回路（１１〜１４）が閉じられ、マスタ側のインバータ回路（１５，１６）、及びクロックド・ＮＡＮＤ回路（５〜１０）により駆動されるデータがスレーブ側にラッチされる。このスレーブ側データはＮＡＮＤ回路（１９〜２２）、及びインバータ回路（２３，２４）により、次のクロックＣＬＫの立ち上がり時まで保持され、その間、インバータ回路（２５，２６）を経て一方の出力端子Ｑへ、さらに、インバータ回路（２７，２８）を経て他方の出力端子ＱＢへ出力される。
【００２０】
また、この回路はリセット信号入力端子ＲＳＴから信号レベルＬｏｗの信号を入力すると非同期リセットが起こり、一方の出力端子Ｑに信号レベルＬｏｗの信号が、他方の出力端子ＱＢに信号レベルＨｉの信号が出力される。他方、リセット信号入力端子ＲＳＴから信号レベルＨｉの信号を入力している間、クロックド・ＮＡＮＤ回路（５〜１０）はクロックド・インバータ回路、また、ＮＡＮＤ（１９〜２２）回路はインバータ回路の動作をとる。
なお、リセット期間中（リセット信号入力端子ＲＳＴから信号レベルＬｏｗの信号を入力している間）、クロックＣＬＫが信号レベルＨｉの信号になってトランスファゲート（１７〜１８）が開いた場合は、マスタ側とスレーブ側で同電位にするために、マスタ側のクロックド・ＮＡＮＤ回路（５〜１０）には内部リセット信号ＸＲの入力が付いている。
【００２１】
バーンインテスト時には、スキャンモード／通常動作モード切替信号入力端子ＳＥに信号レベルＨｉの信号が入力されてスキャンモードが選択される。また、スキャンテスト信号入力端子ＳＩから入力されるスキャンテスト信号は、クロックＣＬＫが信号レベルＬｏｗの信号になる度にマスタ側にラッチされる。さらに、クロックＣＬＫが信号レベルＨｉの信号になる度に前記マスタ側でラッチされたデータがスレーブ側にラッチされ、そのデータが出力端子Ｑ、及び出力端子ＱＢへ出力される。
【００２２】
図６は、セット機能が付いたスキャン機能付きフリップフロップ回路のトランジスタレベルでの回路構成を示す回路図である。
同図において、前述の図５に示すＮＡＮＤ回路（１９〜２２）をＮＯＲ回路（１９〜２２）に、またクロックド・ＮＡＮＤ回路（５〜１０）をクロックド・ＮＯＲ回路（５〜１０）に変え、リセット信号入力端子ＲＳＴをセット信号入力端子ＳＥＴに、また、内部リセット信号ＸＲを内部セット信号ＸＳに変えたものである。さらに、セレクタ２９のスキャンモード／通常動作モード切替信号入力端子ＳＥの制御が前述の図５に示すＮＡＮＤ回路（１９〜２２）とは逆になっており、信号レベルＨｉの信号のときが通常動作モードであり、通常データ信号入力端子Ｄからの入力信号が選択され、信号レベルＬｏｗの信号のときがスキャンモードであり、スキャンテスト信号入力端子ＳＩからの入力信号が選択される。その他の回路構成については、前述の図５に示す回路構成と同じなので説明は省略する。
【００２３】
セレクタ２９から出力される信号は、クロックド・インバータ回路（１１〜１４）へ入力され、その出力はインバータ回路（１５〜１６）へ入力され、その出力はトランスファゲート回路（１７〜１８）、及び、もう片方の入力を内部セット信号ＸＳとするクロックド・ＮＯＲ回路（５〜１０）へ入力され、該クロックド・ＮＯＲ回路（５〜１０）の出力は再びインバータ回路（１５〜１６）へ入力される。
【００２４】
トランスファゲート回路（１７〜１８）の出力は、もう片方の入力をＸＳとするＮＯＲ回路（１９〜２２）へ入力され、その出力はインバータ回路（２５〜２６）、及びインバータ回路（２３〜２４）へ入力され、該インバータ回路（２３〜２４）の出力は再びＮＯＲ回路（１９〜２２）へ入力される。インバータ回路（２５〜２６）の出力はインバータ回路（２７〜２８）へ入力され、また出力端子Ｑへも出力され、インバータ回路（２７〜２８）の出力は出力端子ＱＢへ出力される。
【００２５】
セレクタ２９はスキャンモード／通常動作モード切替信号入力端子ＳＥから信号レベルＨｉの信号が入力されると通常動作モードとなり、出力としてＤからの入力信号を選択し、またスキャンモード／通常動作モード切替信号入力端子ＳＥから信号レベルＬｏｗの信号が入力されるとスキャンモードとなり、出力としてＳＩからの入力信号を選択する。またセット信号はセット信号入力端子ＳＥＴから入力される（セット信号入力端子ＳＥＴは２箇所の内部セット信号ＸＳへ接続されている）。また、インバータ回路（１５〜１６）を構成する各ＭＯＳトランジスタの容量は、インバータ回路（２３〜２４）を構成する各ＭＯＳトランジスタの容量より大きい。
【００２６】
以下、セット機能が付いたスキャン機能付きフリップフロップ回路の動作を説明する。
実際の動作としては、クロックＣＬＫの信号レベルがＬｏｗのとき、トランスファゲート回路（１７〜１８）、及びクロックド・ＮＯＲ回路（５〜１０）は閉じられ、クロックド・インバータ回路（１１〜１４）は開き、マスタ側に入力データがラッチされる。その後、クロックＣＬＫの信号レベルがＨｉに立ち上がると、トランスファゲート回路（１７〜１８）、及びクロックド・ＮＯＲ回路（５〜１０）が開き、クロックド・インバータ回路（１１〜１４）が閉じられ、マスタ側のインバータ回路（１５、１６）、及びクロックド・ＮＯＲ回路（５〜１０）により駆動されるデータがスレーブ側にラッチされる。
【００２７】
このスレーブ側データは次のクロックＣＬＫの立ち上がり時まで保持され、その間、インバータ回路（２５〜２６）を経て一方の出力端子Ｑへ、さらに、インバータ回路（２７〜２８）を経て他方の出力端子ＱＢへ出力される。
また、この回路はセット信号入力端子ＳＥＴから信号レベルＨｉの信号を入力すると非同期セットが起こり、出力端子Ｑに信号レベルＨｉの信号が、また、出力端子ＱＢに信号レベルＬｏｗの信号が出力される。他方、セット信号入力端子ＳＥＴから信号レベルＬｏｗの信号を入力している間、クロックド・ＮＯＲ回路（５〜１０）は、クロックド・インバータ回路、また、ＮＯＲ回路（１９〜２２）はインバータ回路の動作をとる。
【００２８】
なお、セット期間中（即ち、セット信号入力端子ＳＥＴから信号レベルＨｉの信号を入力している間）、クロックＣＬＫが信号レベルＨｉになってトランスファゲート回路（１７〜１８）が開いた場合、マスタ側とスレーブ側で同電位にするため、マスタ側のクロックド・ＮＯＲ回路（５〜１０）にはＸＳ入力が付いている。
【００２９】
バーンインテスト時にはスキャンモード／通常動作モード切替信号入力端子ＳＥに信号レベルＬｏｗの信号が入力されてスキャンモードが選択される。また、スキャンテスト信号入力端子ＳＩから入力されるスキャンテスト信号は、クロックＣＬＫがＬｏｗになる度にマスタ側にラッチされる。さらに、クロックＣＬＫが信号レベルＨｉになる度に前記マスタ側でラッチされたデータがスレーブ側にラッチされ、そのデータが出力端子Ｑ及び出力端子ＱＢへ出力される。
【００３０】
【特許文献１】
特開２００１−１７４５１８号公報
【００３１】
【発明が解決しようとする課題】
ところで、上記従来の半導体集積回路のテスト装置では、前述のとおり半導体集積回路の大規模化、複雑化の進展に伴い、与えられた信号供給源の組み合わせだけでは実動作に相当する動作を実現するテストパターンを作成することが困難になってきているという問題点がある。また、近年では、バーンインテストを、ウェハレベルのテスト手法として採り入れる傾向も確立されつつあるので、この問題点を解決することの必要性が益々高まっている。
【００３２】
即ち、このウェハレベルのバーンインテストでは、前述のとおり、完成品をテストする場合に比べ、一度に、遥かに多くの数の半導体集積回路をテスト対象とすることになり、このため、半導体集積回路１つ当たりのテストに使用できる外部端子の数は少数に限定されてしまうことになるので、従来のように、全ての外部端子（信号供給源）を使用して実動作相当の動作を実現するテストパターンを作成することが、益々困難になってきているという問題点である。
【００３３】
また、このウェハレベルのバーンインテスト手法における前述の問題点を解消するために、スキャン設計法等を採用して、半導体集積回路におけるテストの容易化を図る設計技術には、前述のとおり、スキャンチェーンを構成する各スキャン機能付きフリップフロップ回路がリセット機能を具備している場合、バーンインテスト中の安定したスキャンシフトを実現するためには、リセット信号入力端子に付加される信号の信号レベルはＨｉ（但し、リセットがＬｏｗアクティブの場合）に固定されていなければならないという必要条件があるが、一般に、前記リセット信号入力端子は内部回路の部分に属する構成要素であるため、その全ての信号値を前記内部回路に影響を与えることなく、前記内部回路から切り離して外部回路から制御することは難しいという問題点がある。
【００３４】
この問題点を回避して、外部回路から前記リセット信号入力端子の信号値を制御するテスト方法を敢えて挙げれば、例えば、外部テストピンを設けるテスト方法や、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）バウンダリ・スキャンを利用するテスト方法等が考えられなくもないが、これらの方法は、テストピンの節約、バーンイン・ボード上にテストパターン発生回路を設けるのに要するコストの削減、及び設計期間の縮減等の観点から見て、満足できるテスト方法ではない。
【００３５】
よって、本発明の考案に際しては、リセット信号入力端子またはセット信号入力端子の直後にリセット信号またはセット信号を制御する内部回路を新たに追加、修正する方法が適切と考えられたが、その場合においても、コストの面から可能な限り簡潔な回路構成とすることが課題であった。
【００３６】
本発明は、上記従来の問題点に鑑みてなされたものであって、スキャンチェーンを構成するリセット機能付き・スキャン機能付きフリップフロップ回路のリセット信号入力端子の直後に簡単な回路を付加することで、バーンインテスト中において、リセットを生じせしめない安定した内部リセット信号の電位を維持し、安定的なスキャンシフト動作を低コストで行うことができる半導体集積回路のテスト装置を提供することを目的としている。
【００３７】
本発明の他の目的は、スキャンチェーンを構成するリセット機能付き・スキャン機能付きフリップフロップ回路のリセット信号入力端子の直後に簡単な回路を付加することで、バーンインテスト中において、リセットを生じせしめない安定した内部リセット信号の電位を維持し、安定的なスキャンシフト動作を低コストで行うことができる半導体集積回路のテスト装置を提供することにある。
【００３８】
本発明の他の目的は、スキャンチェーンを構成するセット機能付き・スキャン機能付きフリップフロップ回路のセット信号入力端子の直後に簡単な回路を付加することで、バーンインテスト中において、リセットを生じせしめない安定した内部セット信号の電位を維持し、安定的なスキャンシフト動作を低コストで行うことができる半導体集積回路のテスト装置を提供することにある。
【００３９】
本発明の他の目的は、スキャンチェーンを構成するセット機能付き・スキャン機能付きフリップフロップ回路のセット信号入力端子の直後に簡単な回路を付加することで、バーンインテスト中において、リセットを生じせしめない安定した内部セット信号の電位を維持し、安定的なスキャンシフト動作を低コストで行うことができる半導体集積回路のテスト装置を提供することにある。
【００４０】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る半導体集積回路のテスト装置は、リセット機能とスキャン機能とを有するフリップフロップ回路の集合として構成されるスキャンチェーンを用いた半導体集積回路のテスト装置において、前記スキャンチェーンがスキャンシフト動作を行う時に、前記スキャンチェーンを構成する前記フリップフロップ回路がリセットされないようにする手段を備えたことを特徴とする。
【００４１】
この構成によれば、バーンインテストの実施中、前記スキャンチェーンがスキャンシフト動作を行う時に、前記スキャンチェーンを構成するリセット機能付き・スキャン機能付きフリップフロップ回路が不必要にリセットされてしまうことを防止することができるので、前記スキャンチェーンが、バーンインテスト中に安定したスキャンシフト動作を行うことを保証するとともに、コストが安い半導体集積回路のテスト装置を実現することができる。
【００４２】
また、前記半導体集積回路のテスト装置において、通常データ信号を入力する通常データ信号入力端子と、スキャンテスト信号を入力するスキャンテスト信号入力端子と、前記通常データ信号入力と前記スキャンテスト信号入力とを選択的に切り替えるスキャンモード／通常動作モード切替信号入力端子と、リセット信号入力端子とを備えるとともに、前記スキャンモード／通常動作モード切替信号入力端子が入力する信号と、前記リセット信号入力端子に入力されるリセット信号とを２入力とするＯＲ回路と、前記リセット信号入力端子に入力されるリセット信号に代えて前記ＯＲ回路からの出力を前記スキャン機能付きフリップフロップ回路をリセットするためのリセット信号として使用するリセット手段とを備えたことを特徴とする。
【００４３】
この構成によれば、スキャンチェーンを構成するリセット機能付き・スキャン機能付きフリップフロップ回路のリセット信号入力端子の直後に、前記スキャンモード／通常動作モード切替信号入力端子が入力する信号と、前記リセット信号入力端子に入力されるリセット信号とを２入力とするＯＲ回路を付加し、バーンインテスト中において、リセットを生じせしめない安定した内部リセット信号の電位を維持するように構成したので、前記スキャンチェーンが、バーンインテスト中に安定したスキャンシフト動作を行うことを保証するとともに、コストが安い半導体集積回路のテスト装置を実現することができる。また、通常データ信号を入力して通常動作をさせる時には、リセット信号入力端子に印加されるリセット信号によって通常のリセット制御を行うことができる半導体集積回路のテスト装置を実現することができる。
【００４４】
また、本発明に係る半導体集積回路のテスト装置は、セット機能とスキャン機能とを有するフリップフロップ回路の集合として構成されるスキャンチェーンを用いた半導体集積回路のテスト装置において、前記スキャンチェーンがスキャンシフト動作を行う時に、前記スキャンチェーンを構成する前記フリップフロップ回路がセットされないようにする手段を備えたことを特徴とする。
【００４５】
この構成によれば、バーンインテストの実施中に、前記スキャンチェーンがスキャンシフト動作を行う時に、前記スキャンチェーンを構成するセット機能付き・スキャン機能付きフリップフロップ回路が不必要にセットされてしまうことを防止することができるので、前記スキャンチェーンが、バーンインテスト中に安定したスキャンシフト動作を行うことを保証するとともに、コストが安い半導体集積回路のテスト装置を実現することができる。
【００４６】
また、前記半導体集積回路のテスト装置において、通常データ信号を入力する通常データ信号入力端子と、スキャンテスト信号を入力するスキャンテスト信号入力端子と、前記通常データ信号入力と前記スキャンテスト信号入力とを選択的に切り替えるスキャンモード／通常動作モード切替信号入力端子と、セット信号入力端子とを備えるとともに、前記スキャンモード／通常動作モード切替信号入力端子が入力する信号と、前記セット信号入力端子に入力されるセット信号とを２入力とするＡＮＤ回路と、前記セット信号入力端子に入力されるセット信号に代えて前記ＡＮＤ回路からの出力を前記スキャン機能付きフリップフロップ回路をセットするためのセット信号として使用するセット手段とを備えたことを特徴とする。
【００４７】
この構成によれば、スキャンチェーンを構成するセット機能付き・スキャン機能付きフリップフロップ回路のセット信号入力端子の直後に、前記スキャンモード／通常動作モード切替信号入力端子が入力する信号と、前記セット信号入力端子に入力されるセット信号とを２入力とするＡＮＤ回路を付加し、バーンインテスト中において、セットを生じせしめない安定した内部セット信号の電位を維持するように構成したので、前記スキャンチェーンが、バーンインテスト中に安定したスキャンシフト動作を行うことを保証するとともに、コストが安い半導体集積回路のテスト装置を実現することができる。また、通常データ信号を入力して通常動作をさせる時には、セット信号入力端子に印加されるセット信号によって通常のセット制御を行うことができる半導体集積回路のテスト装置を実現することができる。
【００４８】
【発明の実施の形態】
以下、本発明の半導体集積回路のテスト装置の実施の形態について、図面を参照して詳細に説明する。
【００４９】
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る半導体集積回路のテスト装置の全体構成を示す構成図である。同図において、図５（従来例）と重複する部分には同一の符号を附して説明を省略する。
【００５０】
図１に示す半導体集積回路のテスト装置の回路構成は、図５（従来例）に示すリセット機能が付いたスキャン機能付きフリップフロップ回路の、リセット信号入力端子ＲＳＴの直後に、簡単な回路を付加したものである。即ち、スキャンモード／通常動作モード切替信号入力端子ＳＥが入力する信号と、リセット信号入力端子ＲＳＴに入力されるリセット信号とを２入力とするＯＲ回路（但し、等価的にＯＲ回路）を付加し、前記リセット信号入力端子ＲＳＴに入力されるリセット信号に代えて前記ＯＲ回路からの出力を前記スキャンチェーンを構成する前記フリップフロップ回路をリセットするためのリセット信号として使用するものである（リセット手段）。
【００５１】
より具体的には、図５に示すリセット機能が付いたスキャン機能付きフリップフロップ回路に、スキャンモード／通常動作モード切替信号入力端子ＳＥと、リセット信号入力端子ＲＳＴとからの信号を受ける（２入力）ｐＭＯＳトランジスタ３０，３１と、ｎＭＯＳトランジスタ３２，３３とで構成されるＮＯＲ回路、及び前記ＮＯＲ回路からの出力信号を入力するｐＭＯＳトランジスタ３４とｎＭＯＳトランジスタ３５とで構成されるインバータ回路とを付加し、また、前記インバータ回路（３４〜３５）の出力を内部リセット信号ＸＲとしている。
図１に示す回路の、その他の部分の回路構成及び機能（動作）については、図５（従来例）に示すフリップフロップ回路の回路構成と同じなので説明を省略する。
【００５２】
以下、本発明の第１の実施形態に係る半導体集積回路のテスト装置の動作について説明する。
実際に、スキャンシフト動作を行わせしめる場合には、まずセレクタ２９のスキャンモード／通常動作モード切替信号入力端子ＳＥに信号レベルＨｉの信号を入力することで、入力信号としてスキャンテスト信号入力端子ＳＩからのスキャンテスト信号を選択する。この場合は、前記スキャンモード／通常動作モード切替信号入力端子ＳＥへの信号レベルＨｉの信号の入力により、リセット信号入力端子ＲＳＴからのリセット信号の入力値に関わらず、内部リセット信号ＸＲは信号レベルＨｉに固定される。これにより、図１に示すフリップフロップ回路がスキャンシフト動作中にリセットされる異常事態の発生を防止することができる。即ち、以上で説明したようなリセット機能及びスキャン機能付きフリップフロップ回路から構成されるスキャンチェーンにおいては、スキャンシフト動作が常に安定的に行われることが保証される。
【００５３】
一方、通常動作モード状態、つまりスキャンモード／通常動作モード切替信号入力端子ＳＥに信号レベルＬｏｗの信号を入力することで、入力信号として通常信号入力端子Ｄからの通常データ信号を選択している状態においては、リセット信号入力端子ＲＳＴに印加されるリセット信号によって通常のリセット制御を行うことができる。即ち、リセット信号入力端子ＲＳＴから信号レベルＨｉの信号を入力すると、内部リセット信号ＸＲの信号レベルもＨｉになり、また、リセット信号入力端子ＲＳＴから信号レベルＬｏｗの信号を入力すると、内部リセット信号ＸＲの信号レベルもＬｏｗになる。よって、この実施形態に係る回路構成によれば、バーンインテスト時ばかりではなく、通常動作時、及びスキャンテスト時にも対応する半導体集積回路のテスト装置を実現することができる。
【００５４】
〔第２の実施形態〕
図２は、本発明の第２の実施形態に係る半導体集積回路のテスト装置の全体構成を示す構成図である。同図において、図６（従来例）と重複する部分には同一の符号を附して説明を省略する。
【００５５】
図２に示す半導体集積回路のテスト装置の回路構成は、図６（従来例）に示すセット機能が付いたスキャン機能付きフリップフロップ回路の、セット信号入力端子ＳＥＴの直後に、簡単な回路を付加したものである。即ち、スキャンモード／通常動作モード切替信号入力端子ＳＥが入力する信号と、セット信号入力端子ＳＥＴに入力されるセット信号とを２入力とするＡＮＤ回路（但し、等価的にＡＮＤ回路）を付加し、前記セット信号入力端子ＳＥＴに入力されるセット信号に代えて前記ＡＮＤ回路からの出力を前記スキャンチェーンを構成する前記フリップフロップ回路をセットするためのセット信号として使用するものである（セット手段）。
【００５６】
より具体的には、図６に示すセット機能が付いたスキャン機能付きフリップフロップ回路に、スキャンモード／通常動作モード切替信号入力端子ＳＥと、セット信号入力端子ＳＥＴとからの信号を受ける（２入力）ｐＭＯＳトランジスタ３０，３１と、ｎＭＯＳトランジスタ３２，３３とで構成されるＮＡＮＤ回路、及び前記ＮＡＮＤ回路の出力信号を入力するｐＭＯＳトランジスタ３４とｎＭＯＳトランジスタ３５とで構成されるインバータ回路とを付加し、また、前記インバータ回路（３４〜３５）の出力を内部セット信号ＸＳとしている。
図２に示す回路の、その他の部分の回路構成及び機能（動作）については、図６（従来例）に示すフリップフロップ回路の回路構成と同じなので説明を省略する。
【００５７】
以下、本発明の第２の実施形態に係る半導体集積回路のテスト装置の動作について説明する。
実際に、スキャンシフト動作を行わせしめる場合には、まずセレクタ２９のスキャンモード／通常動作モード切替信号入力端子ＳＥに信号レベルＬｏｗの信号を入力することで、入力信号としてスキャンテスト信号入力端子ＳＩからのスキャンテスト信号を選択する。この場合は、このスキャンモード／通常動作モード切替信号入力端子ＳＥへの信号レベルＬｏｗの信号の入力により、セット信号入力端子ＳＥＴからのセット信号の入力値に関わらず、内部セット信号ＸＳは信号レベルＬｏｗに固定される。これにより、図１に示すフリップフロップ回路がスキャンシフト動作中にセットされる異常事態の発生を防止することができる。即ち、以上で説明したようなセット機能及びスキャン機能付きフリップフロップ回路から構成されるスキャンチェーンにおいては、スキャンシフト動作が常に安定的に行われることが保証される。
【００５８】
一方、通常動作モード状態、つまりスキャンモード／通常動作モード切替信号入力端子ＳＥに信号レベルＨｉの信号を入力することで、入力信号として通常信号入力端子Ｄからの通常データ信号を選択している状態においては、セット信号入力端子ＳＥＴに印加されるセット信号によって通常のセット制御を行うことができる。即ち、セット信号入力端子ＳＥＴから信号レベルＬｏｗの信号を入力すると、内部セット信号ＸＳも信号レベルＬｏｗになり、また、セット信号入力端子ＳＥＴから信号レベルＨｉの信号を入力すると、内部セット信号ＸＳも信号レベルＨｉになる。よって、この実施形態に係る回路構成によれば、バーンインテスト時だけでなく、通常動作時、及びスキャンテスト時にも対応することができる半導体集積回路のテスト装置を実現することができる。
【００５９】
【発明の効果】
以上説明したように本発明の半導体集積回路のテスト装置によれば、バーンインテストの実施中、スキャンチェーンがスキャンシフト動作を行う時に、スキャンチェーンを構成するリセット機能付き・スキャン機能付きフリップフロップ回路が不必要にリセットされてしまうことを防止する構成としたので、スキャンチェーンが、バーンインテスト中に安定したスキャンシフト動作を行うことを保証するとともに、コストを安くすることができる。
【００６０】
また、通常データ信号を入力して通常動作をさせる時には、リセット信号入力端子に印加されるリセット信号によって通常のリセット制御を行うことができる。
【００６１】
また、バーンインテストの実施中に、前記スキャンチェーンがスキャンシフト動作を行う時に、前記スキャンチェーンを構成するセット機能付き・スキャン機能付きフリップフロップ回路が不必要にセットされてしまうことを防止する構成としたので、前記スキャンチェーンが、バーンインテスト中に安定したスキャンシフト動作を行うことを保証するとともに、コストを安くすることができる。
【００６２】
さらに、通常データ信号を入力して通常動作をさせる時には、セット信号入力端子に印加されるセット信号によって通常のセット制御を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路のテスト装置の全体構成を示す構成図である。
【図２】本発明の第２の実施形態に係る半導体集積回路のテスト装置の全体構成を示す構成図である。
【図３】スキャンチェーンの回路構成を示す回路図である。
【図４】スキャン機能付きフリップフロップ回路の回路構成を示す回路図である。
【図５】リセット機能が付いたスキャン機能付きフリップフロップ回路のトランジスタレベルでの回路構成を示す回路図である。
【図６】セット機能が付いたスキャン機能付きフリップフロップ回路のトランジスタレベルでの回路構成を示す回路図である。
【符号の説明】
１、３、５、６、７、１１、１２、１５、１７、１９、２０、２３、２５、２７、３０、３１、３４  ｐＭＯＳトランジスタ
２、４、８、９、１０、１３、１４、１６、１８、２１、２２、２４、２６、２８、３２、３３、３５  ｎＭＯＳトランジスタ
２９  セレクタ
３００  スキャンテスト信号入力端子
３０１  スキャンモード／通常動作モード切替信号入力端子
３０２  リセット信号入力端子
３０３  スキャンテスト信号出力端子
３１０〜３１４  スキャン機能付きフリップフロップ回路
３２０〜３２５  組み合わせ回路
４００  フリップフロップ回路
４０１  セレクタ
Ｄ  通常信号入力端子
ＳＥ  リセット信号入力端子ＲＳＴに入力されるリセット信号
ＳＩ  スキャンテスト信号入力端子
ＸＲ  内部リセット信号
ＸＳ  内部セット信号
ＲＳＴ  リセット信号入力端子
ＳＥＴ  セット信号入力端子
【図１】
2005003392.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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