(57)【要約】【課題】  ゲート酸化膜のシニング現象を改善することが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】  半導体基板上にゲート酸化膜及び非晶質シリコン層を形成する段階と、ＳＰＧ工程を行って非晶質シリコン層をグレインの大きい第１ポリシリコン層にする段階と、第１ポリシリコン層上に窒化膜を形成する段階と、素子隔離工程及び窒化膜除去工程を行い、フローティングゲート用第２ポリシリコン層を形成する段階とを含む。【選択図】      図４
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート酸化膜及び非晶質シリコン層を形成する段階と、
ＳＰＧ工程を行って前記非晶質シリコン層をグレインの大きい第１ポリシリコン層にする段階と、
前記第１ポリシリコン層上に窒化膜を形成する段階と、
素子隔離工程及び前記窒化膜除去工程を行い、フローティングゲート用第２ポリシリコン層を形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記非晶質シリコン層は４２０℃〜５２０℃の温度でＳｉ２Ｈ４ガスをソースガスとして２００Å〜６００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記ＳＰＧ工程はＮ２ガス雰囲気中、５００℃〜７００℃の温度で行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、セルフアラインシャロートレンチアイソレーション(Self Align Shallow Trench Isolation:ＳＡ−ＳＴＩ)スキーム(scheme)を適用するフラッシュメモリ素子において、ゲート酸化膜のシニング(thinning)現象を改善することが可能なフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、素子の特性上、セルを駆動させるための高電圧トランジスタと低電圧トランジスタが備えられる。ＳＡ−ＳＴＩスキームを適用するフラッシュメモリ素子の製造工程は、通常、スクリーン(screen)酸化膜形成工程、ウェル／しきい値電圧イオン注入工程、ゲート酸化膜形成工程（セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域のそれぞれに形成する）、素子隔離工程及びゲート形成工程の手順で行われる。
【０００３】
ゲート酸化膜の形成からセル領域のフローティングゲート形成前までの工程段階をより具体的に以下に説明する。
【０００４】
セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板を用意し、ゲート酸化膜形成工程によって高電圧トランジスタ領域の半導体基板上に高電圧ゲート酸化膜を約３５０Åの厚さに形成し、低電圧トランジスタ領域及びセル領域の半導体基板上に低電圧ゲート酸化膜及びセルゲート酸化膜をそれぞれ約８０Åの厚さに薄く形成する。これらのゲート酸化膜上にフローティングゲート用第１ポリシリコン層及び窒化膜を形成する。素子隔離工程によって窒化膜、第１ポリシリコン層及び半導体基板を順次エッチングして多数の素子隔離用トレンチを形成する。ＨＤＰ（High Density Plasma）酸化物を蒸着してトレンチが充分埋め込まれるようにし、化学的機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）工程で多数の素子隔離膜を形成する。化学的機械的研磨工程後、残存する窒化層を除去する。これにより、フィールド酸化層の間に第１ポリシリコン層が露出される。その後、自然酸化膜などを除去するための洗浄工程を行った後、フローティングゲート用第２ポリシリコン層を形成し、フローティングゲート用マスクを用いたエッチング工程によってセル領域にフローティングゲート電極を形成する。
【０００５】
図１はセルしきい値電圧分布(cell Vt distribution)を示すグラフであって、セルしきい値電圧が基準電圧以上であればフェールビット(Fail Bit)である。この種のフェールをパスディスターブ(pass disturb)と命名する。このパスディスターブの原因は、格子歪み(転位(dislocation))現象とゲート酸化膜の局部的シニング(local thinning)現象である。
【０００６】
一般に、界面と界面が交わったら、界面エネルギー間の表面張力(surface tension)を満足させるために物質移動が生ずる。図２は相(phase)α粒界と相αβの界面とが交わって平衡を成した時の模様を図式的に示したもので、各θを上反角(dihedral angle)と呼ぶ。図３は既存のフラッシュメモリ素子の製造方法によってＳＡ−ＳＴＩ（Self Align Shallow Trench Isolation；セルフ アライン シャロー トレンチ アイソレーション）構造においてゲート酸化膜のシニング現象が発生するメカニズムを図示的に示した素子の断面図である。半導体基板１１上にゲート酸化膜１２を形成し、ゲート酸化膜１２上に非晶質シリコン、部分結晶質シリコン又は結晶質シリコンを蒸着してフローティングゲート用第１ポリシリコン層１３を形成する。第１ポリシリコン層１３は、非晶質シリコン又は部分結晶質シリコンを蒸着するとき、蒸着温度が低くて上反角を満足させるために物質移動が発生しないが、後続の熱工程（例えば、素子分離膜形成工程、誘電体膜形成工程、ゲートポリ酸化工程、ソース／ドレイン形成工程など）によって上反角を満足させるために物質移動が発生して形成される。第１ポリシリコン層１３は、グレインＧ(grain)が小さくて粒界が近接した場合、物質移動によってゲート酸化膜１２が局部的に薄くなるシニング（Ｔ）が起こる。このようなシニング現象によってパスディスターブフェールビット(pass disturb fail bit)が増加して素子の電気的特性及び信頼性を低下させるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、ゲート酸化膜のシニング現象を改善することが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明は、半導体基板上にゲート酸化膜及び非晶質シリコン層を形成する段階と、ＳＰＧ（Solid Phase Growth）工程を行って非晶質シリコン層をグレインの大きい第１ポリシリコン層にする段階と、第１ポリシリコン層上に窒化膜を形成する段階と、素子隔離工程及び窒化膜除去工程を行い、フローティングゲート用第２ポリシリコン層を形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【０００９】
前記非晶質シリコン層は４２０℃〜５２０℃の温度でＳｉ２Ｈ４ガスをソースガスとして２００Å〜６００Åの厚さに形成する。
【００１０】
前記ＳＰＧ工程はＮ２ガス雰囲気、５００℃〜７００℃の温度で行う。
【発明の効果】
【００１１】
本発明は、フローティングゲート用第１ポリシリコン層のグレインを大きくして粒界(grain boundary)が近接しないようにすることにより、ゲート酸化膜のシニング現象が改善されるためパスディスターブフェールビットを減少させることができ、フラッシュメモリ素子の電気的特性及び信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明の好適な実施例を説明する。ところが、本発明はこれらの実施例に限定されるものではなく、様々な変形実施が可能である。但し、これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。本発明の範囲は特許請求の範囲によって理解されるべきである。
【００１３】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面において、各層の厚さ又は大きさは説明の便宜及び明確性のために誇張されることもあり、同一の符号は同一の要素を指す。
【００１４】
図４（ａ）〜図４（ｃ）はセルフアラインシャロートレンチアイソレーションスキームを適用する本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００１５】
図４（ａ）を参照すると、セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域に定義された半導体基板２１を用意する。半導体基板２１にウェル形成工程及びセルしきい値電圧イオン注入工程を行う。半導体基板２１上にゲート酸化膜２２を形成する。ここでは、ゲート酸化膜２２がセル領域又は低電圧トランジスタ領域に形成されることを示し、ゲート酸化膜２２が高電圧トランジスタ領域に形成されることを示したのではない。その理由は、高電圧トランジスタ領域に形成されるゲート酸化膜の厚さが約３００Å以上と厚いので、ゲート酸化膜のシニング現象が起こるとしても、電気的特性にあまり影響を与えないためである。ゲート酸化膜２２上に非晶質シリコン層２３Ａを形成する。
【００１６】
前記非晶質シリコン層２３Ａは４２０℃〜５２０℃の温度でＳｉ２Ｈ４ガスをソースガスとして２００Å〜６００Åの厚さに形成する。
【００１７】
図４（ｂ）を参照すると、ＳＰＧ(Solid Phase Growth)工程を行うが、ＳＰＧ工程中、非晶質シリコン層２３Ａは核の生成及び粒子の成長によって大きいグレインを有するフローティングゲート用第１ポリシリコン層２３になる。
【００１８】
前記ＳＰＧ工程はＮ２ガス雰囲気中、５００℃〜７００℃の温度で行う。この際、グレインＧの平均サイズは約５μｍ以上になる。
【００１９】
図４（ｃ）を参照すると、素子隔離工程のために窒化膜２４をＬＰＣＶＤ(low pressure chemical vapor deposition)法で第１ポリシリコン層２３上に形成する。蒸着温度約５００℃以上のＬＰＣＶＤ法によって非晶質シリコン層２３Ａの状態で窒化膜２４を形成した場合、この蒸着温度によって極めて小さい粒子を有するグレインが形成され、既存と同様の問題を誘発する。ＳＡ−ＳＴＩ（Self Align Shallow Trench Isolation；セルフ アライン シャロー トレンチ アイソレーション）エッチング工程によって窒化膜２４、第１ポロシリコン層２３、ゲート酸化膜２２及び半導体基板２１を順次エッチングして素子隔離用トレンチを形成し、酸化物を充填した後、化学的機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）工程を行って素子隔離膜（図示せず）を形成する。その後、図示してはいないが、窒化膜除去工程により窒化膜２４を除去し、フローティングゲート用第２ポリシリコン層を形成し、フローティングゲート用マスクを用いたエッチング工程によってセル領域にフローティングゲート電極を形成し、誘電体膜及びコントロールゲートを形成するなど通常の工程を行ってフラッシュメモリ素子を製造する。
【図面の簡単な説明】
【００２０】
【図１】セルのしきい値電圧の分布を示したグラフである。
【図２】相粒界と相界面が交わって平衡を成した時の模様を図示的に示した図である。
【図３】既存のフラッシュメモリ素子の製造方法によってＳＡ−ＳＴＩ構造においてゲート酸化膜のシニング現象が発生するメカニズムを図式的に示した素子の断面図である。
【図４】セルフアラインシャロートレンチアイソレーションスキームを適用する本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【符号の説明】
【００２１】
１１、２１    半導体基板
１２、２２    ゲート酸化膜
１３、２３    第１ポリシリコン層
２３Ａ    非晶質シリコン層
２４    窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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