(57)【要約】 【課題】  コレクタ電極に接続するコレクタ層の厚さを所定の厚さに精度良く制御することが可能な絶縁ゲート型バイポーラトランジスタの製造方法を提供する。【解決手段】  ｐ＋シリコン基板１を用意し、その上に酸化膜２０のパターンを形成する。さらに、ｐ＋コレクタ層２、ｎ＋バッファ層３、およびｎ−高抵抗層４を形成する。続いて、ｎ−高抵抗層４の表面にＭＯＳトランジスタ構造を作製する。チップ裏面のｐ＋シリコン基板１をグラインドおよびミラーポリッシングによって薄くする。このとき、埋め込まれた酸化膜２０のパターンが露出するまでミラーポリッシングを行う。このミラーポリッシングの終了は光学的に検出される。最後に、ｐ＋コレクタ層２に接続するコレクタ電極４２を形成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１の主面上にストッパ層のパターンを形成する工程と、
前記第１の主面上に第１導電型の第１層を形成する工程と、
前記第１層上に第２導電型の第２層を形成する工程と、
前記第２層上に第２導電型の第３層を形成する工程と、
前記第３層の表面領域に第１導電型の第１領域および第２導電型の第２領域を形成すると共に、前記第３層、前記第１領域、および前記第２領域上にゲート電極を、前記第１領域および前記第２領域上にエミッタ電極を形成する工程と、
前記半導体基板の第２の主面を前記ストッパ層が表面に露出するまで薄くする工程と、
露出した前記ストッパ層および前記第１層の上にコレクタ電極を形成する工程と、
を具備することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項２】
支持用の半導体基板の第１の主面上にストッパ層のパターンを形成する工程と、
前記第１の主面上および前記ストッパ層上に第１導電型の第１層を形成する工程と、
前記第１層上に第１導電型の第２層を形成する工程と、
前記第２層の表面領域に第１導電型の第１領域および第２導電型の第２領域を形成すると共に、前記第２層、前記第１領域、および前記第２領域上にゲート電極を、前記第１領域および前記第２領域上にエミッタ電極を形成する工程と、
前記半導体基板の第２の主面を前記ストッパ層が表面に露出するまで薄くする工程と、
前記第１層に不純物を注入し、該第１層の表面領域に第２導電型の第３領域を形成する工程と、
前記第３領域および前記ストッパ層上にコレクタ電極を形成する工程と、
を具備することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項３】
前記ストッパ層は半導体材料の酸化膜または窒化膜で構成されることを特徴とする請求項１または請求項２に記載の絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項４】
前記第１導電型の半導体基板の第１の主面上にストッパ層のパターンを形成する工程において、前記ストッパ層はチップの境界となるスクライブライン領域に形成されることを特徴とする請求項１〜請求項３のいずれかの項に記載の絶縁ゲート型バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に係り、特にコレクタ電極に接続するコレクタ層の厚さを所定の厚さに制御する絶縁ゲート型バイポーラトランジスタの製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴは電圧駆動型の半導体素子であり、電流駆動型の半導体素子であるバイポーラトランジスタやＧＴＯ（ゲートターンオフサイリスタ）と比較して、駆動損失が小さく、駆動回路を簡素化することができるという特徴を有している。また、ＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）よりもオン電圧が小さいことから、電源装置やインバータなどのスイッチング素子として幅広く使用されている。
【０００３】
ＩＧＢＴには、ｐ＋コレクタ層の上にｎ＋バッファ層を有するパンチスルー型と、ｎ＋バッファ層を有しないノンパンチスルー型とがある。図４は従来のパンチスルー型ＩＧＢＴの断面構造図である。図において、２はｐ型の高不純物濃度のｐ＋コレクタ層である。このｐ＋コレクタ層２の上には、ｎ型の高不純物濃度のｎ＋バッファ層３が形成され、さらにその上にｎ型の低不純物濃度のｎ−高抵抗層４が形成されている。
【０００４】
ｎ−高抵抗層４の表面にはＭＯＳＦＥＴと同様の構造が形成されている。５はｎ−高抵抗層４表面に選択的に形成されるｐ型ベース領域である。ｐ型ベース領域５の表面付近にはｎ型の高不純物濃度のｎ＋ソース領域６が形成されている。そして、ｎ−高抵抗層４、ｐ型ベース領域５、およびｎ＋ソース領域６にまたがるようにゲート絶縁膜２１が形成され、その上にゲート電極４０が形成されている。
【０００５】
そして、ｐ型ベース領域５およびｎ＋ソース領域６に接続するようにエミッタ電極４１が形成され、ゲート電極４０とエミッタ電極４１とはＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜３０によって絶縁されている。エミッタ電極４１の上には、表面保護用のポリイミド膜５０が堆積されている。ｐ＋コレクタ層２の裏面には、コレクタ電極４２が形成されている。
【０００６】
次に、上述した構造のＩＧＢＴの動作を説明する。まず、ターンオン動作について説明する。エミッタ電極４１を接地し、コレクタ電極４２に正の電圧を加えた状態でゲート電極４０に所定値以上の正の電圧を加えると、ゲート電極４０の下にあるｐ型ベース領域５の表面にチャネルが形成され、ｎ＋ソース領域６中の電子がこのチャネルを通ってｎ−高抵抗層４に流れ込む。コレクタ電極４２には正の電圧が加えられているので、ｐ＋コレクタ層２とｎ＋バッファ層３との間のｐｎ接合が順バイアスされ、ｐ＋コレクタ層２からホールが供給される。ホールの注入により、ｎ−高抵抗層４が伝導度変調され、低抵抗状態となるので、ＩＧＢＴは低オン電圧特性となる。
【０００７】
続いて、ターンオフ動作について説明する。ゲート電極４０に加えられた正の電圧を所定値以下の電圧まで下げると、ｐ型ベース領域５表面に形成されていたチャネルが消滅する。このとき、ｐ＋コレクタ層２から注入されｎ−高抵抗層４に蓄積されたホールが電子と再結合し、消滅するまで電流が流れることによりターンオフ損失が発生する。ターンオフに要する時間を短くすると共に、ターンオフ損失を低減するために、ｎ−高抵抗層４のキャリアのライフタイムを短くすることが従来から行われている。
【０００８】
これは例えば、白金あるいは金等の重金属をドープする方法や、電子線あるいはヘリウムなどの放射線を照射する方法などにより行われる。また、特許文献１には、キャリアのライフタイムを制御するためのポリシリコン層をｎバッファ層とｐコレクタ層との間に設けたＩＧＢＴの製造方法が記載されている。
【０００９】
これらの方法によりターンオフ損失の低減が可能となるが、オン電圧が上昇してしまうという問題が生じてしまう。ＩＧＢＴを高性能化するためには、このターンオフ損失とオン電圧との関係のトレードオフを改善しなければならない。非特許文献１に記載されているＩＧＢＴはこのトレードオフの改善を図ったものである。これは耐圧６００Ｖクラスのパンチスルー型ＩＧＢＴで、チップの厚さは６０μｍである。
【００１０】
このＩＧＢＴにおいては、ｐ＋コレクタ層を薄くすることにより、ｐ＋コレクタ層からのキャリアの注入量を抑えており、ｎ−高抵抗層のキャリアのライフタイムを短くすることなく、高速動作を得ることができる。また、ｎ−高抵抗層のキャリアのライフタイムが長く、キャリアがｎ−高抵抗層に十分に蓄積されるため、オン電圧は小さくなる。
【特許文献１】特開平９−８２９５５号公報
【非特許文献１】Ｔ．Ｍａｔｓｕｄａｉ  ｅｔ  ａｌ，“Ｐｒｏｃｅｅｄｉｎｇ  ｏｆ  ＩＳＰＳＤ‘０１”，ｐ．４４０−４４４
【発明の開示】
【発明が解決しようとする課題】
【００１１】
キャリアの注入量はｎ＋バッファ層の不純物キャリア量とｐ＋コレクタ層の不純物キャリア量との比率で決まるため、各層の不純物濃度および厚さを制御することが重要となる。また、ｎ−高抵抗層の厚さが厚くなればなるほど、オン電圧が高くなってしまうため、ｎ−高抵抗層の厚さを耐圧が確保できる程度にとどめておく必要がある。したがって、チップ全体の厚さは薄くなる。
【００１２】
このような構造のＩＧＢＴを得るために、始めから薄い半導体基板を用いた場合、製造プロセスの途中で半導体基板が割れたり、基板に反りが生じたりするなどの問題が発生し、薄いｐ＋コレクタ層を有するＩＧＢＴを製造することが困難となる。このため、従来のＩＧＢＴの製造方法においては、各製造工程を行うことが容易な厚さのｐ＋シリコン基板を用いて、その上にほとんどのデバイス構造を作りこみ、最終工程前に裏面のｐ＋シリコン基板を研削し、薄いｐ＋コレクタ層を得ることが行われている。つまり、この研削の工程によってｐ＋コレクタ層の厚さの制御が行われる。
【００１３】
しかし、裏面のｐ＋コレクタ層の研削を行うにあたって、研削の終了を検出するのが困難であり、ｐ＋コレクタ層の厚さを１μｍ以下とすることが非常に困難であった。また、研削終了後のｐ＋コレクタ層の厚さにはチップによって大きな誤差が生じ、その結果、ＩＧＢＴの特性にもチップごとに大きな誤差が生じてしまうという問題点があった。
【００１４】
本発明は、上述した問題点に鑑みてなされたものであって、コレクタ電極に接続するコレクタ層の厚さを所定の厚さに精度良く制御することが可能な絶縁ゲート型バイポーラトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、第１導電型の半導体基板の第１の主面上にストッパ層のパターンを形成する工程と、前記第１の主面上に第１導電型の第１層を形成する工程と、前記第１層上に第２導電型の第２層を形成する工程と、前記第２層上に第２導電型の第３層を形成する工程と、前記第３層の表面領域に第１導電型の第１領域および第２導電型の第２領域を形成すると共に、前記第３層、前記第１領域、および前記第２領域上にゲート電極を、前記第１領域および前記第２領域上にエミッタ電極を形成する工程と、前記半導体基板の第２の主面を前記ストッパ層が表面に露出するまで薄くする工程とを具備することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法である。
【００１６】
請求項２に記載の発明は、支持用の半導体基板の第１の主面上にストッパ層のパターンを形成する工程と、前記第１の主面上および前記ストッパ層上に第１導電型の第１層を形成する工程と、前記第１層上に第１導電型の第２層を形成する工程と、前記第２層の表面領域に第１導電型の第１領域および第２導電型の第２領域を形成すると共に、前記第２層、前記第１領域、および前記第２領域上にゲート電極を、前記第１領域および前記第２領域上にエミッタ電極を形成する工程と、前記半導体基板の第２の主面を前記ストッパ層が表面に露出するまで薄くする工程と、前記第１層に不純物を注入し、該第１層の表面領域に第２導電型の第３領域を形成する工程と、前記第３領域および前記ストッパ層上にコレクタ電極を形成する工程とを具備することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法である。
【００１７】
請求項３に記載の発明は、請求項１または請求項２に記載の絶縁ゲート型バイポーラトランジスタの製造方法において、前記ストッパ層は半導体材料の酸化膜または窒化膜で構成されることを特徴とする。
【００１８】
請求項４に記載の発明は、請求項１〜請求項３のいずれかの項に記載の絶縁ゲート型バイポーラトランジスタの製造方法において、前記ストッパ層はチップの境界となるスクライブライン領域に形成されることを特徴とする。
【発明の効果】
【００１９】
この発明によれば、コレクタ電極に接続するコレクタ層の研削の終了を検出するためのストッパ層を設けたので、コレクタ層の厚さを所定の厚さに精度良く制御することができるという効果が得られる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照し、この発明を実施するための最良の形態について説明する。図１は、この発明の第１の実施形態によるＩＧＢＴの製造方法を示す概略工程図である。まず、各製造工程を容易に行うことができる程度の厚さを有するｐ型の高不純物濃度のｐ＋シリコン基板１を用意する。（図１（ａ））
【００２１】
続いて、ｐ＋シリコン基板１の表面を酸化して酸化膜２０を形成し、この酸化膜２０を所定の寸法にパターニングする。（図１（ｂ））なお、酸化膜２０の厚さは所望のコレクタ層の厚さと同程度であることが望ましい。また、酸化膜２０のパターンはデバイスの動作領域以外に形成することが望ましい。例えば、各チップの境界となるスクライブライン領域などに酸化膜２０のパターンを形成すればよい。酸化膜２０のパターンをスクライブライン領域に形成することによって、酸化膜２０がデバイス特性に影響を与えることを防止することができる。
【００２２】
続いて、所望の厚さおよび不純物濃度のｐ＋コレクタ層を形成するため、ｐ＋シリコンをエピタキシャル成長によって堆積し、ｐ＋コレクタ層２を形成する。このエピタキシャル成長時の諸条件（温度、成長時間など）を制御することによって、ｐ＋コレクタ層２の厚さを決定することができ、ｐ＋コレクタ層２の厚さを１μｍ以下とすることができる。このｐ＋コレクタ層２の上に、所望の厚さおよび不純物濃度のｎ＋バッファ層を形成するため、ｎ＋シリコンをエピタキシャル成長によって堆積し、ｎ＋バッファ層３を形成する。
【００２３】
さらに、所望の厚さおよび不純物濃度のｎ−高抵抗層を形成するため、ｎ−シリコンをエピタキシャル成長によって堆積し、ｎ−高抵抗層４を形成する。（図１（ｃ））続いて、図示しないが、ｐ型不純物となるホウ素イオンを、このｎ−高抵抗層４の表面に選択的にイオン注入し、イオン注入時に生じる結晶欠陥部の結晶性をアニールによって回復することにより、高耐圧を得るための素子分離領域となるｐ型ガードリング領域を形成する。
【００２４】
続いて、ｎ−高抵抗層４の表面を酸化することによってゲート酸化膜２１を形成し、この上にゲート電極の材料となるポリシリコンを堆積する。なお、ゲート電極の抵抗を下げるために、ポリシリコンにはリンなどの不純物が注入される。ポリシリコン膜のパターニングによってゲート電極４０を形成し、続けてゲート酸化膜２１をパターニングする。パターニングされたポリシリコンをマスクとしてｎ−高抵抗層４にホウ素イオンをイオン注入によって注入し、アニール拡散を行い、ｐ型ベース領域５を形成する。
【００２５】
続いて、ポリシリコンのパターンで囲まれるｐ型ベース領域５表面の中央部にレジストのパターンを形成し、このレジストをマスクにしてｐ型ベース領域５の表面にヒ素イオンをイオン注入によって注入し、ｎ＋ソース領域６を形成する。層間絶縁膜となるＰＳＧ膜３０をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｉｐｏｓｉｔｉｏｎ）によって、ゲート電極４０を覆うように堆積し、このＰＳＧ膜３０を選択的にエッチングし、コンタクトホールを形成する。続いて、このコンタクトホールを埋めるように、Ａｌ−Ｓｉ（シリコン含有アルミニウム）をスパッタによって堆積し、パターニングを行って、エミッタ電極４１を形成する。さらに、エミッタ電極４１の上にポリイミド膜５０をスピンコートによって堆積し、パターニングを行う。（図１（ｄ））
【００２６】
続いて、チップ裏面のｐ＋シリコン基板１をグラインドおよびミラーポリッシングによって薄くする。（図１（ｅ））このとき、埋め込まれた酸化膜２０のパターンが露出するまでミラーポリッシングを行う。酸化膜２０は、表面が露出するまでは平坦なシリコンに覆われているため、パターンが見えにくいが、酸化膜２０表面のシリコンが除去され、表面が露出するとシリコンの段差が出現するため、パターンを光学的に認知することができる。
【００２７】
なお、光学的なパターンの認知を容易にするため、酸化膜２０のパターン寸法は、Ｓｉエピタキシャル層を堆積するときに酸化膜２０近傍にＳｉが堆積されない間隙ができることを防止するために、Ｐ＋コレクタ層２の厚さの２倍以下とし、かつ、できるだけ大きくすることが望ましい。または、数μｍ〜数十μｍのラインアンドスペース（ストライプ）としてもよい。また、シリコン表面は疎水性であり、酸化膜２０表面は親水性であるため、ミラーポリッシング工程において、親水性のパターンが表面に現れたことを確認することにより、ミラーポリッシングの終了を検出してもよい。さらに、グラインドおよびミラーポリッシングに代えて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって薄くすることも可能である。この場合にも、研削およびエッチング工程において、親水性のパターンが表面に現れたことを確認することにより、研削およびエッチングの終了を検出すればよい。
【００２８】
最後に、露出した酸化膜２０およびｐ＋コレクタ層２の表面に金属を蒸着またはスパッタにより堆積し、パターニングを行って、コレクタ電極４２を形成する。（図１（ｆ））
【００２９】
次に、この発明の第２の実施形態を説明する。図２は第２の実施形態による絶縁ゲートバイポーラトランジスタの製造方法を示す概略工程図である。まず、ｎ型の高不純物濃度のｎ＋シリコン基板７を用意する。（図２（ａ））ｎ＋シリコン基板７はデバイス構造を支持し、各工程を容易にするための支持用基板であり、ｎ型の低不純物濃度のｎ−シリコン基板や、真性半導体のシリコン基板、ｐ型のシリコン基板などであってもよい。
【００３０】
このｎ＋シリコン基板７の表面を酸化して酸化膜２０を形成し、この酸化膜２０を所定の寸法にパターニングする。（図２（ｂ））続いて、ｎ＋シリコンをエピタキシャル成長によって堆積し、ｎ＋バッファ層３を形成する。このとき、酸化膜２０はｎ＋バッファ層３によって完全に覆われている。さらに、ｎ＋バッファ層３の上に、ｎ−シリコンをエピタキシャル成長によって堆積し、ｎ−高抵抗層４を形成する。（図２（ｃ））さらに、図示しないが、イオン注入およびアニールによってｐ型ガードリング領域を形成する。
【００３１】
続いて、第１の実施形態と同様にして、ゲート酸化膜２１およびゲート電極４０を形成する。さらに、イオン注入およびアニールによってｐ型ベース領域５およびｎ＋ソース領域６を形成する。層間絶縁膜となるＰＳＧ膜３０をＣＶＤによって堆積し、このＰＳＧ膜３０を選択的にエッチングし、コンタクトホールを形成する。このコンタクトホールを埋めるように、Ａｌ−Ｓｉをスパッタによって堆積し、パターニングを行って、エミッタ電極４１を形成する。さらに、エミッタ電極４１の上にポリイミド膜５０をスピンコートによって堆積し、パターニングを行う。（図２（ｄ））
【００３２】
続いて、ｎ＋シリコン基板７を裏面からグラインドおよびミラーポリッシングによって薄くする。このとき、埋め込まれた酸化膜２０のパターンが露出するまでミラーポリッシングを行う。研削およびエッチング終了の検出は第１の実施形態と同様に、光学的に行うことができる。研削およびエッチングの終了後、ＢＦ２＋イオンを用いたイオン注入によりホウ素イオンをｎ＋バッファ層４の表面に注入し、アニール拡散を行い、ｐ＋コレクタ層２を形成する。（図２（ｅ））このイオン注入時の諸条件（イオンの入射エネルギーなど）によってｐ＋コレクタ層２の厚さを制御することができ、ｐ＋コレクタ層２の厚さを１μｍ以下とすることができる。
【００３３】
最後に、露出した酸化膜２０およびｐ＋コレクタ層２の表面に金属を蒸着またはスパッタにより堆積し、パターニングを行って、コレクタ電極４２を形成する。（図２（ｆ））
【００３４】
なお、上述した説明では、半導体基板としてシリコン基板を用いているが、ゲルマニウムなどの半導体基板を用いてもよい。また、酸化膜２０の代わりに窒化膜を用いてもよい。また、上述したｐ型とｎ型とを全て反転させた製造工程により、ｐチャネル型のＩＧＢＴも上述した実施形態と同様に製造することができる。
【００３５】
以上の説明においては、プレーナ型ＩＧＢＴを例として説明したが、上述した方法はトレンチ型ＩＧＢＴにも適用できる。図３にトレンチ型ＩＧＢＴの断面構造図を示す。図において、ｐ＋コレクタ層２の上にｎ＋バッファ層３が形成され、その上にｎ−高抵抗層４が形成されている。ｐ＋コレクタ層２の中には研削およびエッチング時のストッパとなる酸化膜２０が埋め込まれている。
【００３６】
ｎ−高抵抗層４上にはｐ層８が形成され、ｐ層８の表面にはｐ＋ベース領域９およびｎ＋ソース領域６が形成されている。また、ｐ層８を貫通してｎ−高抵抗層４に達するようにゲート絶縁膜２１およびゲート電極４０が形成されている。ｐ＋ベース領域９およびｎ＋ソース領域６に接続するようにエミッタ電極４１が形成され、エミッタ電極４１の上には、層間絶縁膜となるＰＳＧ膜３０が形成されている。
【００３７】
プレーナ型ＩＧＢＴとトレンチ型ＩＧＢＴはｎ−高抵抗層表面のデバイス構造が異なるが、ｐ＋コレクタ層に係る製造工程は同一なので、上述した第１および第２の実施形態による絶縁ゲート型バイポーラトランジスタの製造方法の一部を変更することにより、トレンチ型ＩＧＢＴを製作することができる。
【図面の簡単な説明】
【００３８】
【図１】この発明の第１の実施形態による絶縁ゲート型バイポーラトランジスタの製造方法を示す概略工程図である。
【図２】この発明の第２の実施形態による絶縁ゲート型バイポーラトランジスタの製造方法を示す概略工程図である。
【図３】トレンチ型ＩＧＢＴの断面構造を示す断面構造図である。
【図４】従来の絶縁ゲート型バイポーラトランジスタの断面構造を示す断面構造図である。
【符号の説明】
【００３９】
１・・・ｐ＋シリコン基板、２・・・ｐ＋コレクタ層、３・・・ｎ＋バッファ層、４・・・ｎ−高抵抗層、５・・・ｐ型ベース領域、６・・・ｎ＋ソース領域、７・・・ｎ＋シリコン基板、８・・・ｐ層、９・・・ｐ＋ベース領域、２０・・・酸化膜、２１・・・ゲート絶縁膜、３０・・・ＰＳＧ膜、４０・・・ゲート電極、４１・・・エミッタ電極、４２・・・コレクタ電極。
【図１】
2005175174.tif 000003
【図２】
2005175174.tif 000004
【図３】
2005175174.tif 000005
【図４】
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