(57)【要約】【課題】ページ長を越えるバーストリードの場合でも、ワード線切り替り以外にはバウンダリが発生しないようにする。【解決手段】ロウアドレス信号に応じてワード線を選択するロウデコーダ１１と、ページ毎に分割され、各ページ毎に複数のセンスアンプ回路からなり、ビット線に読み出されるデータをセンスするセンスアンプ回路群１４と、ビット線とセンスアンプ回路群との間に設けられ、入力信号に応じてビット線を選択して各センスアンプ回路に接続するページ長の数だけ設けられたカラム選択回路１２と、カラム選択回路毎に設けられ、カラムアドレス信号に応じて対応する各カラム選択回路に供給される入力信号をそれぞれ出力する複数のカラムデコーダ１３と、メモリセルアレイ内の複数ページ分のメモリセルのうちバーストリードが開始される開始ページに応じて、複数のカラムデコーダに供給されるカラムアドレス信号を制御するアドレス制御回路１６とを具備している。【選択図】      図１
2005235335.tif 000002
【特許請求の範囲】
【請求項１】
バーストリードをクロック信号に同期して行うクロック同期式の半導体記憶装置において、
メモリセルのアクセス時間をｔACC、クロック信号の周期をｔCLK、ページ長をＰとした時に、ｔACC≦ｔCLK＊Ｐを満足するようにページ長Ｐが設定されることを特徴とする半導体記憶装置。
【請求項２】
前記半導体記憶装置は、
外部アドレス信号から内部アドレス信号を生成するアドレスバッファと、
ワード線及びビット線に接続されたメモリセルが複数ページ分配置されたメモリセルアレイと、
前記内部アドレス信号の一部である第１のアドレス信号に応じて前記ワード線を選択するロウデコーダと、
ページ毎に分割され、各ページ毎に複数のセンスアンプ回路からなり、前記ビット線に読み出されるデータをセンスするセンスアンプ回路群と、
前記ビット線と前記センスアンプ回路群との間に設けられ、入力信号に応じて前記ビット線を選択して前記各センスアンプ回路に接続するページ長の数だけ設けられたカラム選択回路と、
前記カラム選択回路毎に設けられ、前記内部アドレス信号の一部である第２のアドレス信号に応じて対応する各カラム選択回路に供給される前記入力信号をそれぞれ出力する複数のカラムデコーダと、
前記メモリセルアレイ内の複数ページ分のメモリセルのうちバーストリードが開始される開始ページに応じて、前記複数のカラムデコーダに供給される前記第２のアドレス信号を制御するアドレス制御回路
とを具備したことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記アドレス制御回路は、前記複数のカラムデコーダに供給される前記第２のアドレス信号を、前記複数のカラムデコーダ毎に独立して変更制御することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記アドレス制御回路は、前記複数のカラムデコーダに供給される前記第２のアドレス信号を、前記複数のカラムデコーダを下位ページと上位ページの２組に分けてそれぞれの組毎に独立して変更制御することを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記アドレス制御回路は、バーストリード中に、一度変更された前記第２のアドレス信号を元に戻す制御を行うことを特徴とする請求項３または４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば不揮発性半導体記憶装置等のバーストリード（Burst read）機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリのような不揮発性半導体記憶装置、あるいはダイナミックＲＡＭは、大容量化が進んでいる。この大容量の半導体記憶装置からデータを高速に読み出すため、メモリセルアレイは複数のバンクに分割され、各バンクに複数のセンスアンプ回路が配置され、データ線の容量削減が図られている。さらに、外部アドレスとは別の内部アドレスを用いたバーストリードのアーキテクチャが適用されている。
【０００３】
従来、ページ長を越えるバーストリードを行う場合、ページ長を越えてデータを読み出す際は、開始アドレスに依存するバウンダリ（Boundary）、つまり余分な待ち時間が発生する。バウンダリが発生すると平均アクセス時間が遅くなるデメリットが発生する。
【０００４】
なお、特許文献１には、バースト長が短い場合に生じるデータの読み出し／書き込みの空き時間をなくし、バンク間の異なるロウアドレスのデータに対するバーストリードでのシームレスなアクセスを可能にしたものが開示されている。
【特許文献１】特開２０００−１９５２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ページ長を越えるバーストリードの場合でも、ワード線切り替り以外にはバウンダリが発生しない半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明の半導体記憶装置は、バーストリードをクロック信号に同期して行うクロック同期式の半導体記憶装置において、メモリセルのアクセス時間をｔACC、クロック信号の周期をｔCLK、ページ長をＰとした時に、ｔACC≦ｔCLK＊Ｐを満足するようにページ長Ｐが設定されることを特徴とする。
【０００７】
前記半導体記憶装置は、外部アドレス信号から内部アドレス信号を生成するアドレスバッファと、ワード線及びビット線に接続されたメモリセルが複数ページ分配置されたメモリセルアレイと、前記内部アドレス信号の一部である第１のアドレス信号に応じて前記ワード線を選択するロウデコーダと、ページ毎に分割され、各ページ毎に複数のセンスアンプ回路からなり、前記ビット線に読み出されるデータをセンスするセンスアンプ回路群と、前記ビット線と前記センスアンプ回路群との間に設けられ、入力信号に応じて前記ビット線を選択して前記各センスアンプ回路に接続するページ長の数だけ設けられたカラム選択回路と、前記カラム選択回路毎に設けられ、前記内部アドレス信号の一部である第２のアドレス信号に応じて対応する各カラム選択回路に供給される前記入力信号をそれぞれ出力する複数のカラムデコーダと、前記メモリセルアレイ内の複数ページ分のメモリセルのうちバーストリードが開始される開始ページに応じて、前記複数のカラムデコーダに供給される前記第２のアドレス信号を制御するアドレス制御回路とを具備したことを特徴とする。
【０００８】
前記アドレス制御回路は、前記複数のカラムデコーダに供給される前記第２のアドレス信号を、前記複数のカラムデコーダ毎に独立して変更制御することを特徴とする。
【０００９】
前記アドレス制御回路は、前記複数のカラムデコーダに供給される前記第２のアドレス信号を、前記複数のカラムデコーダを下位ページと上位ページの２組に分けてそれぞれの組毎に独立して変更制御することを特徴とする。
【発明の効果】
【００１０】
この発明によれば、ページ長を越えるバーストリードの場合でも、ワード線切り替り以外にはバウンダリが発生しない半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施の形態）
図１は第１の実施の形態に係るＮＯＲ型フラッシュメモリの全体の構成を示すブロック図である。なお、このメモリは８ページのバーストリードを行い、各ページ毎に１６ビットのデータを並列に読み出すものであるとする（１６I/O×８ページ）。このメモリには複数のメモリバンクＢＮＫが設けられている。各メモリバンクＢＮＫには、それぞれ複数のメモリセルが配置されたメモリセルアレイ１０が設けられている。各メモリバンクＢＮＫでは、各メモリセルアレイ１０に対応して、メモリセルアレイ内のワード線を選択するロウデコーダ１１、メモリセルアレイ内のビット線を選択する複数のカラムスイッチからなるカラム選択回路（ＣＳＬ−ＳＷ）１２、カラム選択回路１２を制御するカラムデコーダ（ＣＯＬ）１３、カラム選択回路１２によって選択されたビット線からのデータをセンスする複数のセンスアンプ回路からなるセンスアンプ回路群（Ｓ／Ａ群）１４がそれぞれ配置されている。
【００１２】
外部アドレス信号がアドレスバッファ１５に供給される。アドレスバッファ１５は、外部アドレス信号に応じて、内部ロウアドレス信号及び内部カラムアドレス信号からなる内部アドレス信号を生成する。内部アドレス信号はアドレス制御回路１６を介して、各メモリバンクＢＮＫ内のロウデコーダ１１及びカラムデコーダ１３に並列に供給される。
【００１３】
各メモリバンクＢＮＫのセンスアンプ回路群１４から読み出されたデータは、それぞれ非同期ラッチ回路１７でラッチされる。非同期ラッチ回路１７でラッチされたデータは、データマルチプレクサ（ＭＵＸ）１８によって選択される。データマルチプレクサ１８で選択されたデータは、クロック信号ＣＬＫに同期して同期ラッチ回路１９でラッチされ、ラッチ後のデータはページアドレスに従って出力バッファ回路２０から順次読み出される。
【００１４】
図２は、図１中の１つのメモリバンクＢＮＫを抽出して示すブロック図である。メモリバンクＢＮＫには複数のブロックＢＬＫが設けられている。ブロックＢＬＫは最小の消去単位であり、各ブロックＢＬＫには1024本のローカルビット線と64本のワード線が設けられている。また、各ブロックＢＬＫには、メモリセルアレイ１０内のメモリセル及びカラム選択回路１２内のカラムスイッチが分散して配置されている。複数のブロックＢＬＫに渡って128本のメインビット線ＭＢＬが配線され、これら128本のメインビット線ＭＢＬはセンスアンプ回路群（Ｓ／Ａ群）１４内に設けられた128個のセンスアンプ回路に接続されている。
【００１５】
図３は、図２中の１つのブロックＢＬＫの内部構成を示すブロック図である。各ブロックＢＬＫは８個のサブブロックＳＢＬＫに分割されている。各サブブロックＳＢＬＫには、センスアンプ回路群（Ｓ／Ａ群）１４内に設けられた128個のセンスアンプ回路のうちそれぞれ同じページのデータをセンスする16個のセンスアンプ回路２１が設けられている。各センスアンプ回路２１の表記、例えば「＃０−０」は、＃の直後の数値がページを表し、その後ろの数値がI/O番号（ビット）を表している。従って、「＃０−０」と表記されたセンスアンプ回路２１は０ページ、０ビット目のデータをセンスし、「＃０−１５」と表記されたセンスアンプ回路２１は０ページ、１５ビット目のデータをセンスし、「＃７−１５」と表記されたセンスアンプ回路２１は７ページ、１５ビット目のデータをセンスする。
【００１６】
また、カラム選択回路１２内の複数のカラムスイッチ（カラムＳＷ）はページ数分の組、すなわちこの場合には８組に分割され、各組のカラムスイッチ群は８個のサブブロックＳＢＬＫに配置されている。
【００１７】
一方、カラムデコーダ１３もページ数分、すなわちこの場合には８個の部分カラムデコーダ（ＰＣＤ）１３−０〜１３−７に分割されている。これら８個の部分カラムデコーダ１３−０〜１３−７は、対応するサブブロックＳＢＬＫに配置され、対応するサブブロックＳＢＬＫ内のカラムスイッチ群に内部カラムアドレス信号を供給する。
【００１８】
図４は、図３中の一部回路の詳細な構成を示す回路図である。なお、図４では１本のワード線ＷＬと、このワード線ＷＬに接続された1024個のメモリセルの一部とを合わせて示している。各メモリセルは、フローティングゲートとコントロールゲートからなる２層ゲート構造の不揮発性トランジスタからなり、これらメモリセルのコントロールゲートはワード線ＷＬに共通に接続されている。各メモリセルのドレインは1024本のローカルビット線ＬＢＬのうち対応するものに接続されており、全てのソースは接地電位に接続されている。ここで、例えば、メモリセルＭ０−０は０ページ、０ビット目のデータを記憶し、メモリセルＭ７−１５は７ページ、１５ビット目のデータを記憶するものとする。
【００１９】
128個のセンスアンプ回路２１は、それぞれ８本のローカルビット線ＬＢＬに接続されている８個のメモリセルのうちのいずれか１個のメモリセルのデータをセンスする。この８個のメモリセルから１個を選択するためにカラム選択回路１２内のカラムスイッチ群が使用される。
【００２０】
128個のセンスアンプ回路２１にそれぞれ接続されているメインビット線ＭＢＬと、それぞれ８本のローカルビット線ＬＢＬとの間には、ＮＭＯＳトランジスタからなる10個のカラムスイッチが設けられている。これら各10個のカラムスイッチはカラム選択回路１２を構成している。128個のセンスアンプ回路２１のうち、例えば、「＃０−０」と表記されたセンスアンプ回路２１は、０，８，１６，２４，３２，４０，４８，５６ページそれぞれの０ビット目のデータをセンスする。０，１６，３２，４８ページの各０ビット目のデータを記憶するメモリセルＭ０−０，Ｍ１６−０，Ｍ３２−０，Ｍ４８−０が接続された４本のローカルビット線ＬＢＬには４個のカラムスイッチ２２−１〜２２−４のソース・ドレイン間の一端が接続されている。これら４個のカラムスイッチ２２−１〜２２−４のソース・ドレイン間の他端は共通に接続されている。同様に、８，２４，４０，５６ページの各０ビット目のデータを記憶するメモリセルＭ８−０，Ｍ２４−０，Ｍ４０−０，Ｍ５６−０が接続された４本のローカルビット線ＬＢＬには４個のカラムスイッチ２２−５〜２２−８のソース・ドレイン間の一端が接続されている。これら４個のカラムスイッチ２２−５〜２２−８のソース・ドレイン間の他端は共通に接続されている。
【００２１】
上記４個のカラムスイッチ２２−１〜２２−４のソース・ドレイン間の他端共通接続ノードとセンスアンプ回路２１との間には、カラムスイッチ２２−９のソース・ドレイン間が挿入されている。また、上記４個のカラムスイッチ２２−５〜２２−８のソース・ドレイン間の他端共通接続ノードとセンスアンプ回路２１との間には、カラムスイッチ２２−１０のソース・ドレイン間が挿入されている。
【００２２】
各サブブロックＳＢＬＫ内には、それぞれ８本のローカルビット線ＬＢＬを選択するために上記10個のカラムスイッチ２２−１〜２２−１０を１組として１６組のカラムスイッチが設けられており、各サブブロックＳＢＬＫ内ではそれぞれ10個のカラムスイッチ２２−１〜２２−１０のうち対応するものには同じゲート制御信号が供給される。例えば、カラムスイッチ２２−１と２２−５にはゲート制御信号ＧＡＴＥ１＜０＞が供給され、カラムスイッチ２２−２と２２−６にはゲート制御信号ＧＡＴＥ１＜１＞が供給され、カラムスイッチ２２−３と２２−７にはゲート制御信号ＧＡＴＥ１＜２＞が供給され、カラムスイッチ２２−４と２２−８にはゲート制御信号ＧＡＴＥ１＜３＞が供給される。また、カラムスイッチ２２−９にはゲート制御信号ＧＡＴＥ２＜０＞が供給され、カラムスイッチ２２−１０にはゲート制御信号ＧＡＴＥ２＜１＞が供給される。これらのゲート制御信号は、部分カラムデコーダ１３−０〜１３−７のうち、同じブロックＢＬＫ内に設けられた部分カラムデコーダで生成される。
【００２３】
下記の表１に示すように、♯０〜♯７の各16個のセンスアンプ回路２１はそれぞれ予め定められた複数のページのデータをセンスする。
【表１】
2005235335.tif 000003
【００２４】
例えば♯０の16個のセンスアンプ回路２１、つまり♯０−０〜♯０−１５のセンスアンプ回路２１は、０、８、１６、２４、３２、４０、４８及び５６の各ページのデータをセンスし、♯１の16個のセンスアンプ回路２１、つまり♯１−０〜♯１−１５のセンスアンプ回路２１は１、９、１７、２５、３３、４１、４９及び５７の各ページのデータをセンスし、以下、同様に、各ページの16個のセンスアンプ回路２１は、表１に示されるようにそれぞれ異なる８ページ分のデータをセンスする。
【００２５】
図５及び図６は、８個のサブブロックＳＢＬＫ毎に配置された部分カラムデコーダ１３−０〜１３−７のうちの１つの詳細な構成を示す回路である。ここでは、先のゲート制御信号ＧＡＴＥ１＜０＞〜ＧＡＴＥ１＜３＞及びＧＡＴＥ２＜０＞、ＧＡＴＥ２＜１＞を生成するための内部カラムアドレス信号としてＡ３〜Ａ５の３ビットが使用されるものとする。なお、内部カラムアドレス信号のうちＡ０〜Ａ２からなる３ビットはページを選択するためのページアドレスとして使用される。
【００２６】
図５に示すように、３ビットのアドレス信号Ａ３〜Ａ５が３個の各インバータ３１により反転されることでアドレス信号Ａ３＜０＞〜Ａ５＜０＞が生成され、さらにアドレス信号Ａ３＜０＞〜Ａ５＜０＞が３個の各インバータ３２により反転されることでアドレス信号Ａ３＜１＞〜Ａ５＜１＞が生成される。ここで、例えば、アドレス信号Ａ３＜０＞とＡ３＜１＞とは互いに相補な信号である。
【００２７】
図６は、上記図５の回路で生成された相補アドレス信号Ａ３＜０＞〜Ａ５＜０＞、Ａ３＜１＞〜Ａ５＜１＞及びブロック選択信号ＢｉＥＮとに応じて、ゲート制御信号ＧＡＴＥ１＜０＞〜ＧＡＴＥ１＜３＞及びＧＡＴＥ２＜０＞〜ＧＡＴＥ２＜１＞を生成する回路部分の構成を示している。なお、ブロック選択信号ＢｉＥＮは、複数のブロックＢＬＫのうち該当するブロックを選択する際に活性化される信号である。
【００２８】
ゲート制御信号ＧＡＴＥ１＜０＞〜ＧＡＴＥ１＜３＞は、ブロック選択信号ＢｉＥＮとアドレス信号Ａ５＜０＞及びＡ４＜０＞、ＢｉＥＮとＡ５＜０＞及びＡ４＜１＞、ＢｉＥＮとＡ５＜１＞及びＡ４＜０＞、ＢｉＥＮとＡ５＜１＞及びＡ４＜１＞がそれぞれが入力される４個のＮＡＮＤゲート３３と、これら４個のＮＡＮＤゲート３３の出力を反転する４個のインバータ３４とからなる回路で生成される。
【００２９】
ゲート制御信号ＧＡＴＥ２＜０＞とＧＡＴＥ２＜１＞は、ブロック選択信号ＢｉＥＮとアドレス信号Ａ３＜０＞、ＢｉＥＮとＡ３＜１＞がそれぞれが入力される２個のＮＡＮＤゲート３５と、これら２個のＮＡＮＤゲート３５の出力を反転する２個のインバータ３６とからなる回路で生成される。
【００３０】
このような構成のメモリにおいて、バーストリードを行う場合、開始アドレスに応じた外部アドレス信号がアドレスバッファ１５に入力された後、メモリセルがアクセスされてデータがクロック信号ＣＬＫに同期して同期ラッチ回路１９でラッチされ、その後、１６ビット幅のデータがページ長分だけ出力バッファ回路２０から順次出力される。このデータ出力中に次のページ長分のデータをバックグランドで読み出す必要がある。このため、メモリ内部では、バーストアドレスに比べて、メモリセルのデータを読み出すためのバックグランドアドレス（ＢＧＡ）が数クロック分進んでいる。
【００３１】
ここで、少なくともページ長を越えるバーストリードの際にバウンダリを発生させないためには、ｔACC≦ｔCLK＊Ｐを満足させる必要がある。ここで、ｔACCはメモリセルのアクセス時間、ｔCLKは同期ラッチ回路１９の動作を制御するために使用されるクロック信号ＣＬＫの周期、Ｐはページ長である。
【００３２】
例えば、ｔACCが80ｎＳ、ｔCLKが10ｎＳの場合、ｔACC≦ｔCLK＊Ｐを満足するためには、ｔACC／ｔCLK＝80ｎＳ／10ｎＳ≦Ｐとなり、ページ長Ｐは８以上とすればよい。本実施の形態のメモリではページ長Ｐが８ページに設定されているので、上記のようなｔACC及びｔCLKの条件の元では、ページ長を越えるバーストリードの際のバウンダリの発生を防ぐことができる。
【００３３】
ところで、バーストリードの際に、開始アドレスが入力されてから８ページ分のデータを、開始アドレスに依存せず、ワード線切り替わり時以外にはバウンダリを発生させないようにして読み出しを行うためには、開始アドレスのページが０ならばページ０，１，２，…，７、２ならばページ８，９，２，３，…，７、７ならばページ８，９，１０，…，１４，７の如く、１回のアクセスで連続する８ページ分のデータが読み出されるように制御する必要がある。そのためには、ブロックＢＬＫ毎に配置された部分カラムデコーダで生成されるゲート制御信号ＧＡＴＥ１＜０＞〜ＧＡＴＥ１＜３＞及びＧＡＴＥ２＜０＞、ＧＡＴＥ２＜１＞をブロックＢＬＫ毎に独立に制御する必要があり、これを実現するために本実施の形態では、各サブブロックに配置された８個の部分カラムデコーダ１３−０〜１３−７に供給される内部カラムアドレス信号を部分カラムデコーダ毎に独立して制御するようにしている。
【００３４】
図７は、図４中に示す♯０〜♯７からなる８ページ分（128個）のセンスアンプ回路２１と、バーストリード時の開始アドレスと、８個の部分カラムデコーダに入力されるアドレス信号Ａ３〜Ａ５との関係の一例を示している。
【００３５】
開始アドレスが“０”の場合、８個の部分カラムデコーダにはアドレスバッファ１５で生成される内部カラムアドレス信号（Ａ３＝Ａ４＝Ａ５＝０）がそのまま入力される。この場合、図５の回路で生成されるアドレス信号Ａ５＜０＞とアドレス信号Ａ４＜０＞とが共に１レベルとなり、図６中の回路で生成されるゲート制御信号ＧＡＴＥ１＜０＞が１レベルになり、図４中の各サブブロックＳＢＬＫ内に設けられた10個を１組とする16組のカラムスイッチのうちそれぞれ２個のカラムスイッチ２２−１と２２−５が導通する。さらに、図５の回路で生成されるアドレス信号Ａ３＜０＞が１レベルとなり、図６中の回路で生成されるゲート制御信号ＧＡＴＥ２＜０＞が１レベルになり、図４中の各サブブロックＳＢＬＫ内に設けられた10個を１組とする16組のカラムスイッチのうちそれぞれ１個のカラムスイッチ２２−９が導通する。
【００３６】
従って、図４中、例えば「♯０−０」と表記されたセンスアンプ回路２１には、カラムスイッチ２２−１と２２−９を直列に介して、メモリセルＭ０−０が接続されているローカルビット線ＬＢＬの信号が入力され、「♯０−０」のセンスアンプ回路２１は０ページ、０ビット目のデータ（メモリセルＭ０−０のデータ）をセンスする。同様に、「♯０−１」と表記されたセンスアンプ回路２１には、カラムスイッチ２２−１と２２−９を直列に介して、メモリセルＭ０−１が接続されているローカルビット線ＬＢＬの信号が入力され、「♯０−１」のセンスアンプ回路２１は０ページ、１ビット目のデータ（メモリセルＭ０−１のデータ）をセンスする。以下、同様にして、♯０〜♯７のセンスアンプ回路２１は、０ページから７ページのそれぞれ16ビットのデータをセンスする。これらセンスアンプ回路２１でセンスされたデータは、ページアドレスに従って、開始アドレスの０ページから順次、出力バッファ回路２０から出力される。
【００３７】
開始アドレスが“５”の場合、８個の部分カラムデコーダのうち、♯５ないし♯７のセンスアンプ回路が設けられているサブブロック内の部分カラムデコーダにはそれぞれ、アドレスバッファ１５で生成される内部カラムアドレス信号（Ａ３＝Ａ４＝Ａ５＝０）がそのまま入力される。これに対し、♯０ないし♯４のセンスアンプ回路が設けられているサブブロック内の部分カラムデコーダにはそれぞれ、アドレスバッファ１５で生成される内部カラムアドレス信号ではなく、図１中のアドレス制御回路１６によってインクリメントされた内部カラムアドレス信号（Ａ３＝１、Ａ４＝Ａ５＝０）が入力される。
【００３８】
この場合、♯０から♯４のセンスアンプ回路が設けられているサブブロック内の各部分カラムデコーダでは、図６中の回路で生成されるゲート制御信号ＧＡＴＥ１＜０＞とＧＡＴＥ２＜１＞が１になり、図４中の各サブブロックＳＢＬＫ内に設けられた10個を１組とする16組のカラムスイッチのうちそれぞれ２個のカラムスイッチ２２−５と２２−１０が導通する。従って、図４中、例えば「♯０−０」と表記されたセンスアンプ回路２１には、カラムスイッチ２２−５と２２−１０を直列に介して、メモリセルＭ８−０が接続されているローカルビット線ＬＢＬの信号が入力され、「♯０−０」のセンスアンプ回路２１は８ページ、０ビット目のデータ（メモリセルＭ８−０のデータ）をセンスする。つまり、♯０から♯４のセンスアンプ回路２１は、８ページから１２ページのそれぞれ16ビットのデータをセンスする。
【００３９】
♯５から♯７のセンスアンプ回路が設けられているサブブロック内の各部分カラムデコーダでは、アドレスバッファ１５で生成される内部カラムアドレス信号（Ａ３＝Ａ４＝Ａ５＝０）がそのまま入力されるので、これらの各部分カラムデコーダでは、図６中の回路で生成されるゲート制御信号ＧＡＴＥ１＜０＞とＧＡＴＥ２＜０＞が１になり、図４中の各サブブロックＳＢＬＫ内に設けられた10個を１組とする16組のカラムスイッチのうちそれぞれ２個のカラムスイッチ２２−１と２２−９が導通する。従って、図４中、例えば「♯５−０」と表記された♯５のセンスアンプ回路２１には、カラムスイッチ２２−１と２２−９を直列に介して、メモリセルＭ５−０が接続されているローカルビット線ＬＢＬの信号が入力され、「♯５−０」のセンスアンプ回路２１は５ページ、０ビット目のデータ（メモリセルＭ５−０のデータ）をセンスする。このように、♯５から♯７のセンスアンプ回路２１は、５ページから７ページのそれぞれ16ビットのデータをセンスする。これらセンスアンプ回路２１でセンスされたデータは、ページアドレスに従って、５ページから、６、７、８、…、１１、１２ページの順で出力バッファ回路２０から出力される。
【００４０】
開始アドレスが“１４”の場合、８個の部分カラムデコーダのうち、♯６及び♯７のセンスアンプ回路が設けられているサブブロック内の部分カラムデコーダにはそれぞれ、アドレスバッファ１５で生成される内部カラムアドレス信号（Ａ３＝１、Ａ４＝Ａ５＝０）がそのまま入力される。これに対し、♯０ないし♯５のセンスアンプ回路が設けられているサブブロック内の部分カラムデコーダにはそれぞれ、アドレスバッファ１５で生成される内部カラムアドレス信号ではなく、図１中のアドレス制御回路１６によってインクリメントされた内部カラムアドレス信号（Ａ３＝Ａ５＝０、Ａ４＝１）が入力される。
【００４１】
この場合、♯０から♯５のセンスアンプ回路が設けられているサブブロック内の各部分カラムデコーダでは、図６中の回路で生成されるゲート制御信号ＧＡＴＥ１＜１＞とＧＡＴＥ２＜０＞が１になり、図４中の各サブブロックＳＢＬＫ内に設けられた10個を１組とする16組のカラムスイッチのうちそれぞれ２個のカラムスイッチ２２−２と２２−９が導通する。この場合、♯０から♯５のセンスアンプ回路２１は、１６ページから２１ページのそれぞれ16ビットのデータをセンスする。
【００４２】
♯６及び♯７のセンスアンプ回路が設けられているサブブロック内の各部分カラムデコーダでは、アドレスバッファ１５で生成される内部カラムアドレス信号（Ａ３＝１、Ａ４＝Ａ５＝０）がそのまま入力されるので、これらの各部分カラムデコーダでは、図６中の回路で生成されるゲート制御信号ＧＡＴＥ１＜０＞とＧＡＴＥ２＜１＞が１になり、図４中の各サブブロックＳＢＬＫ内に設けられた10個を１組とする16組のカラムスイッチのうちそれぞれ２個のカラムスイッチ２２−６と２２−１０が導通する。この場合、♯６と♯７のセンスアンプ回路２１は、１４、１５ページのそれぞれ16ビットのデータをセンスする。これらセンスアンプ回路２１でセンスされたデータは、ページアドレスに従って、１４ページから、１５、１６、１７、…、２１ページの順で出力バッファ回路２０から出力される。
【００４３】
このように第１の実施の形態のメモリでは、アドレス制御回路１６によって、部分カラムデコーダに供給される内部カラムアドレス信号を独立にインクリメント（変更制御）するようにしているので、開始アドレスがどのようなアドレスであってもバウンダリが発生することがない。なお、アドレス制御回路１６における内部カラムアドレス信号の変更制御は、アドレスバッファ１５に入力される外部アドレス信号のうちＡ０〜Ａ２からなるページアドレスに応じて、Ａ３〜Ａ５からなるアドレスをそれぞれ１つインクリメントすることで容易に行うことができる。
【００４４】
（第２の実施の形態）
図８は第２の実施の形態に係るＮＯＲ型フラッシュメモリの一部の構成を示すブロック図である。一般に記憶容量が大きなＮＯＲ型フラッシュメモリでは、不良セルを冗長セルに置き換えるリダンダンシ機能が採用されている。そこで、第２の実施の形態のメモリでは、不良セルをカラム単位で冗長セルに置き換えるようにしたものである。なお、図１と対応する箇所には同じ符号を付してその説明は省略し、図１と異なる箇所のみを以下に説明する。
【００４５】
バンクＢＬＫには、メモリセルアレイ１０の他に冗長セルを含む冗長カラム５１が設けられる。また、不良セルが冗長カラム５１のメモリセルに置き換えられている場合、どのサブブロック内のどのカラムと置き換えられているかを示す不良アドレスを記憶する必要があり、不良アドレス記憶回路５２はこの不良アドレスを記憶する。アドレス選択・比較回路５３は、アドレス制御回路１６から出力される内部カラムアドレス信号で示されるアドレスと、不良アドレス記憶回路５２で記憶されている不良アドレスとを比較し、両アドレスが一致するとヒット信号ＨＩＴを出力する。データマルチプレクサ（ＭＵＸ）５４は、上記ヒット信号ＨＩＴが入力すると、正規のメモリセルからの読み出しデータの代わりに冗長カラム５１のメモリセルからの読み出しデータを選択し、非同期ラッチ回路１７に出力する。
【００４６】
図９は、図８中のアドレス選択・比較回路５３を抽出して示すブロック図である。アドレス選択・比較回路５３は、アドレス制御回路１６から出力される♯０〜♯７のカラムアドレス信号Ａ５〜Ａ３（♯０−Ａ５〜Ａ３…♯７−Ａ５〜Ａ３）と、不良アドレス記憶回路５２に記憶されているカラムアドレス信号Ａ５〜Ａ０（ＲＯＭ−Ａ５〜Ａ０）とに応じてヒット信号ＨＩＴを生成する。アドレス選択・比較回路５３は、図１０に示すように、♯０〜♯７のＡ５〜Ａ３の３ビットのアドレス信号のいずれか１つをそれぞれ選択し、選択したアドレス信号と、不良アドレス記憶回路５２に記憶されている対応するビットのアドレス信号とを比較する３個のアドレス選択・比較部５５と、これら３個のアドレス選択・比較部５５で生成される各ビット毎のヒット信号ＨＩＴ−Ａ５〜ＨＩＴ−Ａ３が供給されるＡＮＤゲート５６とを有する。
【００４７】
図１１及び図１２は、アドレス選択・比較回路５３内に設けられ、上記３個のアドレス選択・比較部５５において♯０〜♯７のいずれか１つのアドレス信号を選択するために使用される制御信号を発生する回路部分の構成を示している。
【００４８】
図１１に示すように、不良アドレス記憶回路５２に記憶されている３ビットのアドレス信号ＲＯＭ−Ａ２〜ＲＯＭ−Ａ０が３個の各インバータ５７により反転されることでアドレス信号Ａ２＜０＞〜Ａ０＜０＞が生成され、さらにアドレス信号Ａ２＜０＞〜Ａ０＜０＞が３個の各インバータ５８により反転されることでアドレス信号Ａ２＜１＞〜Ａ０＜１＞が生成される。ここで、例えば、アドレス信号Ａ２＜０＞とＡ２＜１＞とは互いに相補な信号である。
【００４９】
図１２は、上記図１１の回路部分で生成された相補アドレス信号Ａ２＜０＞、Ａ２＜１＞〜Ａ０＜０＞，Ａ０＜１＞に応じて、制御信号ＧＡＴＥ＜０＞，ＧＡＴＥＢ＜０＞〜ＧＡＴＥ＜７＞，ＧＡＴＥＢ＜７＞を生成する回路部分の構成を示している。制御信号ＧＡＴＥＢ＜０＞〜ＧＡＴＥＢ＜７＞は、アドレス信号Ａ２＜０＞、Ａ１＜０＞及びＡ０＜０＞、アドレス信号Ａ２＜０＞、Ａ１＜０＞及びＡ０＜１＞、アドレス信号Ａ２＜０＞、Ａ１＜１＞及びＡ０＜０＞、アドレス信号Ａ２＜０＞、Ａ１＜１＞及びＡ０＜１＞、アドレス信号Ａ２＜１＞、Ａ１＜０＞及びＡ０＜０＞、アドレス信号Ａ２＜１＞、Ａ１＜０＞及びＡ０＜１＞、アドレス信号Ａ２＜１＞、Ａ１＜１＞及びＡ０＜０＞、アドレス信号Ａ２＜１＞、Ａ１＜１＞及びＡ０＜１＞がそれぞれが入力される８個のＮＡＮＤゲート５９と、これら８個のＮＡＮＤゲート５９の出力を反転する８個のインバータ６０とからなる回路で生成される。
【００５０】
図１３は、図１０に示す３個のアドレス選択・比較部５５のうち、♯０〜♯７のアドレス信号Ａ５から１つを選択し、これを不良アドレス記憶回路５２に記憶されているアドレス信号ＲＯＭ−Ａ５と比較してヒット信号ＨＩＴ−Ａ５を生成するアドレス選択・比較部の具体的な構成を示す回路図である。このアドレス選択・比較部５５は、♯０〜♯７のアドレス信号Ａ５（♯０−Ａ５〜♯７−Ａ５）がそれぞれ供給される８個のクロックドインバータ６１と、これらクロックドインバータ６１の出力を反転し、出力ノードが共通に接続された８個のインバータ６２と、上記インバータ６２の共通出力ノードの信号とアドレス信号ＲＯＭ−Ａ５とが供給されるイクスクルーシブＮＯＲゲート６３とから構成されている。上記８個のクロックドインバータ６１は、図１２の回路で生成される制御信号ＧＡＴＥ＜０＞，ＧＡＴＥＢ＜０＞〜ＧＡＴＥ＜７＞，ＧＡＴＥＢ＜７＞によってそれぞれ制御される。なお、他の２個のアドレス選択・比較部５５は、入力されるアドレス信号のビットが異なるだけであり、基本的な構成は同じである。
【００５１】
ここで、不良アドレス記憶回路５２に記憶されている３ビットのアドレス信号ＲＯＭ−Ａ２〜ＲＯＭ−Ａ０が全て０の場合、図１１の回路で生成されるアドレス信号Ａ２＜０＞〜Ａ０＜０＞が全て１となり、図１２の回路で生成される制御信号ＧＡＴＥ＜０＞が１レベル、ＧＡＴＥＢ＜０＞が０レベルとなる。これにより、図１３中の８個のクロックドインバータ６１のうち、♯０−Ａ＜５＞が供給されるクロックドインバータ６１が反転動作し、残り７個のクロックドインバータ６１は動作しない。この結果、アドレス信号♯０−Ａ＜５＞が選択され、イクスクルーシブＮＯＲゲート６３により、不良アドレス記憶回路５２に記憶されているアドレス信号ＲＯＭ−Ａ５と比較される。ここで、アドレス信号♯０−Ａ＜５＞とＲＯＭ−Ａ５が同じであれば、ヒット信号ＨＩＴ−Ａ５が出力される。また、３個のアドレス選択・比較部５５の全てからヒット信号ＨＩＴ−Ａ５〜ＨＩＴ−Ａ３が出力されると、図１０のＡＮＤゲート５６から最終的なヒット信号ＨＩＴが出力される。このとき、データマルチプレクサ（ＭＵＸ）５４は、メモリセルアレイ１０からの読み出しデータの代わりに冗長カラム５１のメモリセルからの読み出しデータを選択し、非同期ラッチ回路１７に出力する。このようにして、不良セルに代えて冗長メモリセルからデータの読み出しが行われる。
【００５２】
（第３の実施の形態）
第１の実施の形態では、メモリセルのアクセス時間ｔACCが80ｎＳ、クロック信号ＣＬＫの周期ｔCLKが10ｎＳの場合にページ長Ｐを８に設定している。これに対し、メモリセルのアクセス時間ｔACCが80ｎＳの半分、つまり40ｎＳである場合に、先のｔACC≦ｔCLK＊Ｐを満足するためのページ長Ｐは４以上となる。このような条件下で第１の実施の形態のメモリと同様にページ長Ｐを８に設定すると、つまり必要なページ長の２倍のページ長のセンスアンプ回路を有する場合、１つのバンクＢＮＫ内の８個のブロックＢＬＫに設けられた８個の部分カラムデコーダに供給される内部カラムアドレス信号をそれぞれ独立に制御するのではなく、上位ページ（♯４〜７）と下位ページ（♯０〜３）で４ページづつ２組に分けて、それぞれの組毎に独立して内部カラムアドレス信号を変更制御することができる。
【００５３】
図１４は、第３の実施の形態において、図４中に示す♯０〜♯７からなる８ページ分（128個）のセンスアンプ回路２１と、バーストリード時の開始アドレスと、部分カラムデコーダに入力されるアドレス信号Ａ３〜Ａ５との関係の一例を示している。
【００５４】
開始アドレスが“０”の場合、下位ページと上位ページとに拘わらず、第１の実施の形態の場合と同様に、８個の部分カラムデコーダにはアドレスバッファ１５で生成される内部カラムアドレス信号（Ａ３＝Ａ４＝Ａ５＝０）がそのまま入力される。この場合には、♯０〜♯７のセンスアンプ回路２１は、０ページから７ページのそれぞれ16ビットのデータをセンスし、これらセンスアンプ回路２１でセンスされたデータは、ページアドレスに従って、開始アドレスの０ページから順次、出力バッファ回路２０から出力される。
【００５５】
開始アドレスが“５”の場合、８個の部分カラムデコーダのうち、上位ページの♯４ないし♯７のセンスアンプ回路が設けられているサブブロック内の４個の部分カラムデコーダにはそれぞれ、アドレスバッファ１５で生成される内部カラムアドレス信号（Ａ３＝Ａ４＝Ａ５＝０）がそのまま入力される。この場合、♯４から♯７のセンスアンプ回路は、４ページから７ページのそれぞれ16ビットのデータをセンスする。
【００５６】
これに対し、下位ページの♯０ないし♯３のセンスアンプ回路が設けられているサブブロック内の４個の部分カラムデコーダにはそれぞれ、アドレスバッファ１５で生成される内部カラムアドレス信号ではなく、図１中のアドレス制御回路１６によってインクリメント（変更制御）された内部カラムアドレス信号（Ａ３＝１、Ａ４＝Ａ５＝０）が入力される。この場合、♯０から♯３のセンスアンプ回路は、８ページから１１ページのそれぞれ16ビットのデータをセンスする。
【００５７】
これらセンスアンプ回路２１でセンスされたデータは、ページアドレスに従って、５ページから、６、７、８、…、１１ページの順で出力バッファ回路２０から出力される。
【００５８】
開始アドレスが“１４”の場合、８個の部分カラムデコーダのうち、上位ページの♯４ないし♯７のセンスアンプ回路が設けられているサブブロック内の４個の部分カラムデコーダにはそれぞれ、アドレスバッファ１５で生成される内部カラムアドレス信号（Ａ３＝１、Ａ４＝Ａ５＝０）がそのまま入力される。この場合、♯４から♯７のセンスアンプ回路は、１２ページから１５ページのそれぞれ16ビットのデータをセンスする。
【００５９】
これに対し、下位ページの♯０ないし♯３のセンスアンプ回路が設けられているサブブロック内の４個の部分カラムデコーダにはそれぞれ、アドレスバッファ１５で生成される内部カラムアドレス信号ではなく、図１中のアドレス制御回路１６によってインクリメントされた内部カラムアドレス信号（Ａ３＝Ａ５＝０、Ａ４＝１）が入力される。この場合、♯０から♯３のセンスアンプ回路は、１６ページから１９ページのそれぞれ16ビットのデータをセンスする。
【００６０】
これらセンスアンプ回路２１でセンスされたデータは、ページアドレスに従って、１４ページから、１５、１６、１７、…、１９ページの順で出力バッファ回路２０から出力される。
【００６１】
第３の実施の形態のメモリでは、♯０ないし♯７のセンスアンプ回路を上位ページ（♯４〜７）と下位ページ（♯０〜３）の４ページづつ２組に分けて、それぞれの組毎に独立して内部カラムアドレス信号をインクリメントするようにしているので、第１の実施の形態の場合と比べて内部カラムアドレス信号の配線本数を１／４に削減することができ、配線の形成領域が削減できるという効果がさらに得られる。
【００６２】
なお、第３の実施の形態においても、第２の実施の形態と同様に、不良セルを冗長セルに置き換えるリダンダンシ機能を有する構成にしてもよい。
【００６３】
（第４の実施の形態）
第１の実施の形態のメモリでは、開始アドレスが０以外は必ず一度はワード線の切り替りに伴うバウンダリ（６４ワードバウンダリ）が発生する。これを防ぐためには、図１５のタイミングチャートに示すように、アドレス制御回路１６において、一度インクリメントした内部カラムアドレス信号を元に戻す制御（リセット）を行えばよい。図１５では、開始アドレスが“７”の場合の読み出し動作が例示されている。
【００６４】
クロック信号ＣＬＫに同期した信号ＡＶＤに応じて外部から供給される開始アドレス（ｅｘ−ＡＤＤ）が取り込まれる。開始アドレスが“７”の場合には、上位ページの♯４〜♯７のセンスアンプ回路は４ページないし７ページのデータをセンスする。下位ページの♯０〜♯３のセンスアンプ回路は、インクリメントされた内部カラムアドレス信号が供給されることで、８ページないし１１ページのデータをセンスする。この後は、上位ページの♯４〜♯７のセンスアンプ回路は１１ページの次のページである１２ページから１５ページのデータをセンスする。下位ページの♯０〜♯３のセンスアンプ回路は、インクリメントされた内部カラムアドレス信号が供給されることで、この後は、１６ページないし１９ページのデータをセンスすることになるが、インクリメントされた内部カラムアドレス信号を元に戻すことにより、８ページないし１１ページのデータをセンスする。
【００６５】
一方、アドレス信号の変化に応じて図示しないアドレス遷移検出回路の出力信号ＡＴＤが１レベルとなり、この信号ＡＴＤが１レベルになった後に同期ラッチ回路１９で８ページ分のデータがラッチされ（ＳＡ_ＬＡＴＣＨ）、その後、クロック信号ＣＬＫに同期してデータＤＯＵＴとして出力される。
【００６６】
第４の実施の形態のメモリでは、一度インクリメントされた内部カラムアドレス信号がリセットされて元に戻ることにより、８ページ分のデータは連続したページのデータとなり、これ以降のリード動作においてワード線切り替り時以外にはバウンダリが発生しなくなる。
【００６７】
なお、第２及び第３の実施の形態のメモリにおいても、第４の実施の形態と同様に、一度インクリメントされた内部カラムアドレス信号をリセットして元に戻す制御を行うようにしてもよい。
【００６８】
図１６は、第３の実施の形態におけるアドレス制御回路１６の一部の回路構成を示している。図１６に示した回路は、アドレス制御回路１６内でラッチされた内部カラムアドレス信号Ａ０〜Ａ５に応じて、内部カラムアドレス信号Ａ３〜Ａ５をインクリメント制御するものである。なお、図１６において、アドレス制御回路１６に入力されるカラムアドレス信号をＡ０〜Ａ５で示し、アドレス制御回路１６から出力される内部カラムアドレス信号をＣＡ０〜ＣＡ２、ＣＡ４（Ｌ）、ＣＡ４（Ｕ）〜ＣＡ５（Ｌ）、ＣＡ５４（Ｕ）で示す。
【００６９】
インバータ７１〜７３からなる回路は、アドレス制御回路１６内でラッチされたアドレス信号Ａ２に基づいてツイスト信号ＴＷＩＳＴ、ＴＷＩＳＴＢを生成する。
【００７０】
カウンタ回路７５、７６、７７はそれぞれアドレス制御回路１６内でラッチされたアドレス信号Ａ０〜Ａ２をクロック信号ＣＬＫに同期してカウントするものであり、カウンタ回路７５、７６、７７の各キャリーアウト端子ＣＯの信号はそれぞれ上位ビットのカウンタ回路の各キャリーイン端子ＣＩに供給される。そして、これら各カウンタ回路７５、７６、７７の出力が、それぞれ２個のインバータ７８及び７９、８０及び８１、８２及び８３を介して順次反転されることにより、アドレス信号ＣＡ０〜ＣＡ２が生成される。
【００７１】
２個のカウンタ回路８４、８５、４個のインバータ８６〜８９及び２個のクロックドインバータ９０、９１からなる回路は、アドレス信号Ａ３から下位ページのアドレス信号Ａ３（Ｌ）及び上位ページのアドレス信号Ａ３（Ｕ）を生成するものであり、アドレス信号Ａ３はクロック信号ＣＬＫに同期して２個の各カウンタ回路８４、８５でカウントされる。なお、この２個のカウンタ回路８４、８５の各キャリーイン端子ＣＩには、下位ビットのカウンタ回路７７のキャリーアウト端子ＣＯの信号が並列に供給される。
【００７２】
上記一方のカウンタ回路８４の出力はインバータ８６により反転される。このインバータ８６の出力は、ツイスト信号ＴＷＩＳＴＢが０レベル、ツイスト信号ＴＷＩＳＴが１レベルのときに動作して入力信号を反転するクロックドインバータ９０に供給され、さらにこのクロックドインバータ９０の出力はインバータ８７に供給される。
【００７３】
さらに、上記一方のカウンタ回路８４の出力は、ツイスト信号ＴＷＩＳＴが０レベル、ツイスト信号ＴＷＩＳＴＢが１レベルのときに動作して入力信号を反転するクロックドインバータ９１に供給される。このクロックドインバータ９１の出力ノードは上記インバータ８７の入力ノードに接続されている。そして、上記インバータ８７により下位ページのアドレス信号ＣＡ３（Ｌ）が生成される。
【００７４】
上記他方のカウンタ回路８５の出力は、２個のインバータ８８、８９により順次反転されて上位ページのアドレス信号ＣＡ３（Ｕ）が生成される。
【００７５】
アドレス信号Ａ４、Ａ５に基づいて下位ページのアドレス信号ＣＡ４（Ｌ）、ＣＡ５（Ｌ）を生成する回路は、２個のカウンタ回路９２、９３と４個のインバータ９４〜９７とから構成されている。カウンタ回路９２のキャリーイン端子にはアドレス信号ＣＡ３（Ｌ）が供給される。このカウンタ回路９２はクロック信号ＣＬＫに同期してアドレス信号Ａ４をカウントする。カウンタ回路９２の出力は、２個のインバータ９４、９５により順次反転されて下位ページのアドレス信号ＣＡ４（Ｌ）が生成される。カウンタ回路９３のキャリーイン端子には、カウンタ回路９２のキャリーアウト端子の信号が供給される。カウンタ回路９３はクロック信号ＣＬＫに同期してアドレス信号Ａ５をカウントする。カウンタ回路９３の出力は、２個のインバータ９６、９７により順次反転されて下位ページのアドレス信号ＣＡ５（Ｌ）が生成される。
【００７６】
アドレス信号Ａ４、Ａ５に基づいて上位ページのアドレス信号ＣＡ４（Ｕ）、ＣＡ５（Ｕ）を生成する回路は、２個のカウンタ回路９８、９９と４個のインバータ１００〜１０３とから構成されている。カウンタ回路９８のキャリーイン端子にはアドレス信号ＣＡ３（Ｕ）が供給され、このカウンタ回路９８はクロック信号ＣＬＫに同期してアドレス信号Ａ４をカウントする。カウンタ回路９８の出力は、２個のインバータ１００、１０１により順次反転されて上位ページのアドレス信号ＣＡ４（Ｕ）が生成される。カウンタ回路９９のキャリーイン端子には、カウンタ回路９８のキャリーアウト端子の信号が供給される。カウンタ回路９９はクロック信号ＣＬＫに同期してアドレス信号Ａ５をカウントする。カウンタ回路９９の出力は、２個のインバータ１０２、１０３により順次反転されて上位ページのアドレス信号ＣＡ５（Ｕ）が生成される。
【００７７】
図１６のように構成された回路において、アドレス信号Ａ２が０レベルのとき、ツイスト信号ＴＷＩＳＴが０レベル、ツイスト信号ＴＷＩＳＴＢが１レベルとなる。
【００７８】
このとき、カウンタ回路８５でカウントされたアドレス信号Ａ３と同一レベルの信号が上位ページのアドレス信号Ａ３（Ｕ）としてインバータ８９から出力される。ツイスト信号ＴＷＩＳＴが０レベル、ツイスト信号ＴＷＩＳＴＢが１レベルなので、クロックドインバータ９１が動作し、カウンタ回路８４でカウントされたアドレス信号Ａ３と同一レベルの信号が下位ページのアドレス信号Ａ３（Ｌ）として出力される。
【００７９】
つまり、アドレス信号Ａ２が０レベルのとき、下位ページ及び上位ページのアドレス信号ＣＡ３（Ｌ）、ＣＡ３（Ｕ）は同じレベルとなり、例えばアドレス信号Ａ３が０レベルであれば、ＣＡ３（Ｌ）、ＣＡ３（Ｕ）共に０レベルになる。
【００８０】
一方、アドレス制御回路１６内でラッチされたアドレス信号Ａ２が１レベルの場合、ツイスト信号ＴＷＩＳＴが１レベル、ツイスト信号ＴＷＩＳＴＢが０レベルとなる。
【００８１】
このとき、カウンタ回路８５でカウントされたアドレス信号Ａ３と同一レベルの信号が上位ページのアドレス信号Ａ３（Ｕ）として出力される。ツイスト信号ＴＷＩＳＴが１レベル、ツイスト信号ＴＷＩＳＴＢが０レベルなので、クロックドインバータ９０が動作し、カウンタ回路８４でカウントされたアドレス信号Ａ３の反転信号が下位ページのアドレス信号Ａ３（Ｌ）としてインバータ８７から出力される。
【００８２】
つまり、アドレス信号Ａ２が０レベルでかつＡ３が０レベルのとき、上位ページのアドレス信号Ａ３（Ｕ）は０レベルのままであるが、下位ページのアドレス信号Ａ３（Ｌ）はインクリメントされて１レベルになる。
【００８３】
図１７は、第４の実施の形態で使用されるアドレス制御回路１６の一部の回路構成を示している。この実施の形態で使用されるアドレス制御回路１６は、基本的な構成は図１６に示すものと同じなので、図１６と異なる箇所についてのみ以下に説明する。
【００８４】
このアドレス制御回路１６では、ツイスト信号ＴＷＩＳＴ、信号ＴＷＩＳＴＢを生成する回路が図１７（ａ）に示すものに変更されている。この回路は、アドレス信号Ａ２とリセット信号ＲＳＴＢとが供給されるＮＡＮＤゲート１１１と、このＮＡＮＤゲート１１１の出力を反転してツイスト信号ＴＷＩＳＴを出力するインバータ１１２と、このインバータ１１２の出力を反転してツイスト信号ＴＷＩＳＴＢを出力するインバータ１１３とから構成されている。
【００８５】
さらに、図１７（ｂ）に示す回路が新たに追加されている。図１７（ｂ）の回路は図１７（ａ）の回路で使用されるリセット信号ＲＳＴＢを生成するものであり、ツイスト信号ＴＷＩＳＴ及びアドレス信号Ａ０〜Ａ２が供給されるＮＡＮＤゲート１２１と、クロック信号ＣＬＫに同期してＮＡＮＤゲート１２１の出力を取り込むＤ型フリップフロップ回路１２２とから構成されている。
【００８６】
第４の実施の形態のメモリにおいて、ツイスト信号ＴＷＩＳＴが１レベルにされてアドレス信号ＣＡ３（Ｌ）がインクリメントされた後、アドレス信号Ａ０〜Ａ３が全て１レベルになると、図１７（ｂ）中のＮＡＮＤゲート１２１の出力が０レベルとなり、この０レベルの信号がクロック信号ＣＬＫに同期してフリップフロップ回路１２２にラッチされることで、リセット信号ＲＳＴＢが０レベルになる。リセット信号ＲＳＴＢが０レベルになると、図１７（ａ）中のＮＡＮＤゲート１１１の出力が１レベルとなり、ツイスト信号ＴＷＩＳＴが０レベル、ツイスト信号ＴＷＩＳＴＢが１レベルとなる。このとき、図１６の回路では、２個のクロックドインバータ９０、９１のうちクロックドインバータ９１が動作し、カウンタ回路８４でカウントされたアドレス信号Ａ３と同じレベルの信号が下位ページのアドレス信号ＣＡ３（Ｌ）としてインバータ８７から出力される。
【００８７】
つまり、リセット後は、下位ページのアドレス信号ＣＡ３（Ｌ）は上位ページのアドレス信号ＣＡ３（Ｕ）と同じレベルの信号に戻される。
【００８８】
なお、この発明は上記各実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記各実施の形態ではこの発明をＮＯＲ型フラッシュメモリに実施した場合について説明したが、ＮＡＮＤ型フラッシュメモリ等の他の不揮発性半導体記憶装置やＤＲＡＭ等の半導体記憶装置にも実施が可能であることはいうまでもない。
【図面の簡単な説明】
【００８９】
【図１】第１の実施の形態に係るＮＯＲ型フラッシュメモリの全体の構成を示すブロック図。
【図２】図１中の１つのメモリバンクを抽出して示すブロック図。
【図３】図２中の１つのブロックの内部構成を示すブロック図。
【図４】図３中の一部回路の詳細な構成を示す回路図。
【図５】部分カラムデコーダの一部回路の詳細な構成を示す回路図。
【図６】部分カラムデコーダの図５とは異なる一部回路の詳細な構成を示す回路図。
【図７】第１の実施の形態のメモリにおけるセンスアンプ回路とバーストリード時の開始アドレスと部分カラムデコーダに入力されるアドレス信号との関係の一例を示す図。
【図８】第２の実施の形態に係るＮＯＲ型フラッシュメモリの一部の構成を示すブロック図。
【図９】図８中のアドレス選択・比較回路を抽出して示すブロック図。
【図１０】図９のアドレス選択・比較回路の具体的な構成を示すブロック図。
【図１１】図８中のアドレス選択・比較回路内に設けられた制御信号を発生する回路部分の構成を示す図。
【図１２】図８中のアドレス選択・比較回路内に設けられ、図１１とは異なる制御信号を発生する回路部分の構成を示す図。
【図１３】図１０に示すアドレス選択・比較部の具体的な構成を示す回路図。
【図１４】第３の実施の形態のメモリにおけるセンスアンプ回路とバーストリード時の開始アドレスと部分カラムデコーダに入力されるアドレス信号との関係の一例を示す図。
【図１５】第４の実施の形態のメモリの動作の一例を示すタイミングチャート。
【図１６】第３の実施の形態のメモリにおけるアドレス制御回路の一部の構成を示す回路図。
【図１７】第４の実施の形態のメモリにおけるアドレス制御回路の一部の構成を示す回路図。
【符号の説明】
【００９０】
１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラム選択回路（ＣＳＬ−ＳＷ）、１３…カラムデコーダ（ＣＯＬ）、１４…センスアンプ回路群（Ｓ／Ａ群）、１５…アドレスバッファ、１６…アドレス制御回路、１７…非同期ラッチ回路、１８…データマルチプレクサ（ＭＵＸ）、１９…同期ラッチ回路、２０…出力バッファ回路、２１…センスアンプ回路、５１…冗長カラム、５２…不良アドレス記憶回路、５３…アドレス選択・比較回路、ＢＮＫ…バンク、ＢＬＫ…ブロック、ＳＢＬＫ…サブブロック。
【図１】
2005235335.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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