(57)【要約】【課題】  検査用電極上にプローブが接触したときにプローブの滑りにより検査用電極を形成する金属が削れることを抑え、配線組立において電極上での不着現象を抑えるとともに検査用電極の面積を小型化する。【解決手段】  電気的特性を検査するプローブ１２を接触させる検査用電極１０を有する半導体素子であって、検査用電極１０は、プローブ１２が検査用電極１０に接触する位置から検査用電極１０上を滑る方向に高くなるように勾配１０ａを設けた。これにより、プローブ１２の滑りを制限し、検査用電極１０上の金属が削れる面積を抑制することができる。このため、検査用電極１０のプローブ１２で削ってしまうことによる配線組立工程でのワイヤーボンド等の配線組立において接合面積不足による不着現象の発生が無くなり、検査用電極１０の面積の小型化と配線組立工程で必要な接合面積の確保を実現できる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
電気的特性を検査するプローブを接触させる検査用電極を有する半導体素子であって、前記検査用電極は、前記プローブが前記検査用電極に接触する位置から前記検査用電極上を滑る方向に高くなるように勾配を設けたことを特徴とする半導体素子。
【請求項２】
前記検査用電極の下に複数の絶縁層をずらして重ねることで勾配を形成した請求項１記載の半導体素子。
【請求項３】
電気的特性を検査するプローブを接触させる検査用電極を有する半導体素子であって、前記検査用電極は、前記プローブが前記検査用電極に接触する位置から前記検査用電極上を滑り終わる位置に向けての途中に、前記滑り終わる位置側が高くなった段差を設けたことを特徴とする半導体素子。
【請求項４】
前記検査用電極の下に絶縁層を重ねることで段差を形成した請求項３記載の半導体素子。
【請求項５】
半導体ウェハに形成された単数もしくは複数の半導体素子の検査用電極にプローブを接触させて電気的特性を検査する半導体素子の検査方法であって、前記半導体素子の検査用電極に、前記プローブが前記検査用電極に接触する位置から前記検査用電極上を滑る方向に高くなるように勾配を設けることで、前記プローブの滑りを制限することを特徴とする半導体素子の検査方法。
【請求項６】
半導体ウェハに形成された単数もしくは複数の半導体素子の検査用電極にプローブを接触させて電気的特性を検査する半導体素子の検査方法であって、前記半導体素子の検査用電極に、前記プローブが前記検査用電極に接触する位置から前記検査用電極上を滑り終わる位置に向けての途中に、前記滑り終わる位置側が高くなった段差を設けることで、前記プローブの滑りを止めることを特徴とする半導体素子の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、検査用電極の構造に関するものであり、特に後工程における配線組立において、検査用電極にプローブを接触させる際のプローブ針跡の影響を受ける半導体素子およびその検査方法に関するものである。
【背景技術】
【０００２】
従来の半導体素子の検査用電極は、絶縁層の上に金属（例えばアルミニウム）を、蒸着することで単一の層を形成しており、検査用電極にプローブが接触したときに、検査用電極上の金属が削れてしまっても、検査用電極の寸法が十分に大きく、後工程における配線組立で必要な接合面積が充分確保できていたために、検査用電極上のプローブが原因の不着の問題はなかった。
【特許文献１】特開平０７−２０１９０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の技術には次のような課題がある。
【０００４】
従来の技術では、図５（ａ）に示すように、検査用電極パッド１０上にプローブ１２を接触させ、プローブ１２と電極１０との電気的導通を向上させるためにさらにプローブ１２を押し当てる。このとき、図５（ｂ）に示すように、プローブ１２の構造上、プローブ先端が検査用電極１０の上を滑り、検査用電極１０を形成する金属（例えばアルミニウム）をプローブ１２で削ってしまう。
【０００５】
一方、検査用電極パッド面積は、微細化するプロセスルールなどの理由もあり、小さくなっており、また隣接の検査用電極パッドとの距離は狭くなっている。そのため、配線組立工程でのワイヤーボンド等の配線組立において接合面積不足による不着現象が発生しやすくなっていた。これを回避させるために検査用電極のサイズ自体を大きくするとプローブによる配線組立工程での配線において不着の問題を起こさせることはなくなるが、半導体素子自体の大きさが大きくなり半導体ウェハ上の半導体素子の搭載数が少なくなる非効率になるデメリットがあった。
【０００６】
したがって、この発明の目的は、検査用電極上にプローブが接触したときにプローブの滑りにより検査用電極を形成する金属が削れることを抑え、配線組立において電極上での不着現象を抑えるとともに検査用電極の面積を小型化する半導体素子およびその検査方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するためにこの発明の請求項１記載の半導体素子は、電気的特性を検査するプローブを接触させる検査用電極を有する半導体素子であって、前記検査用電極は、前記プローブが前記検査用電極に接触する位置から前記検査用電極上を滑る方向に高くなるように勾配を設けた。
【０００８】
請求項２記載の半導体素子は、請求項１記載の半導体素子において、前記検査用電極の下に複数の絶縁層をずらして重ねることで勾配を形成した。
【０００９】
請求項３記載の半導体素子は、電気的特性を検査するプローブを接触させる検査用電極を有する半導体素子であって、前記検査用電極は、前記プローブが前記検査用電極に接触する位置から前記検査用電極上を滑り終わる位置に向けての途中に、前記滑り終わる位置側が高くなった段差を設けた。
【００１０】
請求項４記載の半導体素子は、請求項３記載の半導体素子において、前記検査用電極の下に絶縁層を重ねることで段差を形成した。
【００１１】
請求項５記載の半導体素子の検査方法は、半導体ウェハに形成された単数もしくは複数の半導体素子の検査用電極にプローブを接触させて電気的特性を検査する半導体素子の検査方法であって、前記半導体素子の検査用電極に、前記プローブが前記検査用電極に接触する位置から前記検査用電極上を滑る方向に高くなるように勾配を設けることで、前記プローブの滑りを制限する。
【００１２】
請求項６記載の半導体素子の検査方法は、半導体ウェハに形成された単数もしくは複数の半導体素子の検査用電極にプローブを接触させて電気的特性を検査する半導体素子の検査方法であって、前記半導体素子の検査用電極に、前記プローブが前記検査用電極に接触する位置から前記検査用電極上を滑り終わる位置に向けての途中に、前記滑り終わる位置側が高くなった段差を設けることで、前記プローブの滑りを止める。
【発明の効果】
【００１３】
この発明の請求項１記載の半導体素子によれば、検査用電極は、プローブが検査用電極に接触する位置から検査用電極上を滑る方向に高くなるように勾配を設けたので、プローブの滑りを制限し、検査用電極上の金属が削れる面積を抑制することができる。このため、検査用電極のプローブで削ってしまうことによる配線組立工程でのワイヤーボンド等の配線組立において接合面積不足による不着現象の発生が無くなる。このような検査用電極の構造を持つことにより、検査用電極の面積の小型化と配線組立工程で必要な接合面積の確保を両立することができる。
【００１４】
請求項２では、検査用電極の下に複数の絶縁層をずらして重ねることで勾配を形成したので、検査用電極に勾配がつき、プローブの滑りを制限できる。
【００１５】
この発明の請求項３記載の半導体素子によれば、検査用電極は、プローブが検査用電極に接触する位置から検査用電極上を滑り終わる位置に向けての途中に、滑り終わる位置側が高くなった段差を設けたので、プローブの滑りを止め、検査用電極上の金属が削れる面積を抑制することができる。このため、検査用電極のプローブで削ってしまうことによる配線組立工程でのワイヤーボンド等の配線組立において接合面積不足による不着現象の発生が無くなる。このような検査用電極の構造を持つことにより、検査用電極の面積の小型化と配線組立工程で必要な接合面積の確保を両立することができる。
【００１６】
請求項４では、検査用電極の下に絶縁層を重ねることで段差を形成したので、検査用電極に段差がつき、プローブの滑りが止められる。
【００１７】
この発明の請求項５記載の半導体素子の検査方法によれば、半導体素子の検査用電極に、プローブが検査用電極に接触する位置から検査用電極上を滑る方向に高くなるように勾配を設けることで、プローブの滑りを制限するので、検査用電極上の金属が削れる面積を抑制することができる。このため、後工程でのワイヤーボンド等の配線組立において、電極上でのプローブによる不着現象を発生させない。また、プローブの滑る量を考慮しない検査用電極の寸法大きさを実現する。
【００１８】
この発明の請求項６記載の半導体素子の検査方法によれば、半導体素子の検査用電極に、プローブが検査用電極に接触する位置から検査用電極上を滑り終わる位置に向けての途中に、滑り終わる位置側が高くなった段差を設けることで、プローブの滑りを止めるので、検査用電極上の金属が削れる面積を抑制することができる。このため、後工程でのワイヤーボンド等の配線組立において、電極上でのプローブによる不着現象を発生させない。また、プローブの滑る量を考慮しない検査用電極の寸法大きさを実現する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について説明する。
【００２０】
半導体ウェハに形成された単数もしくは複数の半導体素子の電気的特性を検査する場合、検査用電極にプローブを接触させるが、検査用電極にプローブが接触したときに、プローブは検査用電極上を少量滑り、検査用電極上の金属(例えばアルミニウム)を削ってしまい、後工程でのワイヤーボンド等の配線組立において、電極上での不着現象が発生しやすくなるところを、本発明では不着現象を発生させないようにし、またプローブの滑る量を考慮しない検査用電極の寸法大きさを実現する。
【００２１】
この発明の第１の実施の形態を図１および図２に基づいて説明する。図１は本発明の実施形態の半導体素子の検査用電極へのプローブの構成を示す説明図、図２は本発明の第１の実施形態の半導体素子の検査用電極の断面図である。
【００２２】
まず、図１で示すようなＸＹＺテーブル（半導体ウェハ用ステージ）１に固定された半導体ウェハ上に形成された半導体素子の検査用電極に対して検査が実施される。図１において、２はＸ軸駆動モータ、３はＹ軸駆動モータ、４はＺ軸駆動モータ、５はＸＹＺ軸位置決め制御ユニット、６はプローブカード基板である。ここで半導体素子の回路の検査を行うためにＸＹＺテーブル１は、半導体ウェハの半導体素子の検査用電極に対して、まずＸ軸Ｙ軸が位置決めされる。その位置においてＺ軸を約６０μｍ上昇させて、半導体ウェハの半導体素子の検査用電極にプローブが押し当てられる。ここで従来の検査用電極においてはプローブの滑り量は約４０μｍであった。
【００２３】
本実施形態では、プローブの滑りを制限するため検査用電極に勾配を設ける方法であり、図２に示すように、検査用電極１０の下部にある絶縁層１４〜１６のように予めプローブ１２が検査用電極１０に接触する位置から、プローブ１２が検査用電極１０上の滑り終わる位置に向けて複数の段により勾配１０ａを設ける。この勾配１０ａは、プローブ１２が検査用電極１０に接触する位置から検査用電極１０上を滑る方向に高くなるように傾斜している。
【００２４】
すなわち、プローブ１２が検査用電極１０に接触した後にプローブ１２は図面左方向へ滑る場合に複数の絶縁層１６，１５，１４をずらして重ねることで構成された段差により、絶縁層上に形成された検査用電極１０の金属（例えばアルミニウム）は勾配をつくることができる。ここにプローブ１２を押し立てると前述の勾配１０ａにより、プローブ１２の滑り量は約２０μｍに低減することができた。なおＺ軸を約６０μｍ上昇させたことは同様である。
【００２５】
本実施形態によれば、絶縁層をずらして重ねることで検査用電極に勾配がつき、プローブの滑りを制限し、検査用電極上の金属が削れる面積を抑制することができる。このため、検査用電極のプローブで削ってしまうことによる配線組立工程でのワイヤーボンド等の配線組立において接合面積不足による不着現象の発生が無くなる。このような検査用電極の構造を持つことにより、検査用電極の面積の小型化と配線組立工程で必要な接合面積の確保を両立することができる。
【００２６】
この発明の第２の実施の形態を図３に基づいて説明する。図３は本発明の第２の実施形態の半導体素子の検査用電極の断面図である。
【００２７】
本実施形態では、プローブの滑りを滑る途中で止める方法であり、図３に示すように、プローブ１２は検査用電極１０に接触した後、滑り終わる位置に向けての途中に検査用電極１０の下部にある絶縁層１４と絶縁層１５で形成した段差１０ｂにより、プローブ１２の滑りを止める。この段差１０ｂは、プローブ１２が検査用電極１０上を滑り終わる位置側が高くなっている。
【００２８】
すなわち、プローブ１２が検査用電極１０に接触した後にプローブ１２は絶縁層１５，１４を重ねたことによりプローブ１２が滑る方向に段差１０ｂを形成することになる。これにより半導体素子の検査用電極１０上にプローブ１２が滑ることを途中で止めることができ、プローブ１２の滑り量は約２０μｍに低減することができた。なおＺ軸を約６０μｍ上昇させたことは同様である。
【００２９】
本実施形態によれば、段差よりプローブの滑りが止められることで第１の実施形態と同様の作用効果が得られる。
【００３０】
図４は本発明の第１および第２の実施形態において検査用電極の組立用接合面積の確保方法を示し、図４（ａ）で示されるのは検査用電極を上から見た図である。プローブの滑るエリア２０に勾配や段差が形成されている。あらかじめ配線組立工程での接合に必要な面積１８を考慮して、例えばパシベーション１１で周囲を囲まれた、検査用電極１０の寸法が設計されることにより、プローブの滑るエリア２０を除いた組立時に必要な接合面積１８は確保された。すなわち、プローブの滑りが勾配や段差により制限されているので、プローブの滑るエリア２０の範囲が狭くなり接合面積１８を確保できる。また、プローブの滑るエリア２０においてはプローブの滑りによる検査用電極上の金属がないことによる不着が生じない。また、プローブは冶具の設計などにより必ずしも検査用電極へ同じ方向には針跡が滑らないので、図４（ｂ）のように、一方以外の方向からのプローブの滑りを想定した勾配もしくは段差を検査用電極上に形成することにより、後工程の配線組立工程で必要な接合面積１８の確保を可能にする。１９は絶縁層の高さ差の境界である。
【産業上の利用可能性】
【００３１】
本発明にかかる半導体素子およびその検査方法は、検査用電極の面積の小型化と配線組立工程で必要な接合面積を確保できる等の効果を有し、特に後工程における配線組立において、検査用電極にプローブを接触させる際のプローブ針跡の影響を受ける半導体素子の検査用電極の形成等において有用である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態の半導体素子の検査用電極へのプローブの構成を示す説明図である。
【図２】本発明の第１の実施形態の半導体素子の検査用電極の断面図である。
【図３】本発明の第２の実施形態の半導体素子の検査用電極の断面図である。
【図４】（ａ）は本発明の第１および第２の実施形態において検査用電極の組立用接合面積の確保を示す説明図、（ｂ）は複数のプローブに対する組立用接合面積の確保を示す説明図である。
【図５】（ａ）は従来例において検査用電極にプローブを接触する説明図、（ｂ）は従来例において検査用電極の金属をプローブが滑って削ったことを示す説明図である。
【符号の説明】
【００３３】
１  半導体ウエハ用ステージ
２  Ｘ軸駆動モータ
３  Ｙ軸駆動モータ
４  Ｚ軸駆動モータ
５  ＸＹＺ軸位置決め制御ユニット
６  プローブカード基板
７  絶縁層
８  配線層
９  シリコン層
１０  検査用電極
１１  パシベーション膜
１２  プローブ
１３  金属が無くなった検査用電極
１４  絶縁層
１５  絶縁層
１６  絶縁層
１７  絶縁層
１８  組立時に必要な接合面積
１９  絶縁層の高さ差の境界
２０  プローブの針が滑るエリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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