(57)【要約】【課題】適応プリディストータ型歪補償送信装置及びその遅延制御フィルタ係数の切替え方法に関し、送信信号とフィードバック信号とを比較する際に、その位相を合わせるためにフィードバック信号経路に挿入される遅延制御フィルタのフィルタ係数の切替えを高速に行う。【解決手段】フィルタ係数設定レジスタ１−２５に設定されたフィルタ係数を書替えるに際して、予めフィルタ係数が格納されたメモリ（ＲＡＭ）１−１１から、新たに設定するフィルタ係数を読み出し、該フィルタ係数を、送信信号が伝達される主信号系経路から分岐され折り返される試験系経路を経由してフィルタ係数設定レジスタ１−２５に配送する。試験系経路はパイプライン処理によってクロック毎に連続してデータを転送することが可能であるため、転送速度の遅い内部共通バスを介すことなく、高速にフィルタ係数の書替えが可能になる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送するフィルタ係数配送手段と、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むフィルタ係数取り込み手段と
を備えたことを特徴とする適応プリディストータ型歪補償送信装置。
【請求項２】
前記フィルタ係数配送手段は、フィルタ係数のデータにヘッダを付して送出する機能を有し、前記フィルタ係数取り込み手段は、該ヘッダの情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する機能を有することを特徴とする請求項１に記載の適応プリディストータ型歪補償送信装置。
【請求項３】
送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送し、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むことを特徴とする適応プリディストータ型歪補償送信装置の遅延制御フィルタ係数の切替え方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、適応プリディストータ型歪補償送信装置及びその遅延制御フィルタ係数の切替え方法に関し、特に、移動通信システム用の送信装置における電力増幅器を含むアナログ回路系の非線形歪を適応的に補償して送信する歪補償送信装置に係り、送信信号にプリディストーションを与えて歪補償を行うに当たって、アナログ電力増幅回路部の出力をフィードバックして送信信号と比較する際に、送信信号とフィードバック信号の位相を合わせるために遅延制御フィルタが設けられ、該遅延制御フィルタの係数を切替えてフィードバック信号の遅延を調整する歪補償送信装置に適用される。
【０００２】
【従来の技術】
移動通信システムの基地局装置等における歪補償送信装置では、アナログ電力増幅回路部の出力をフィードバックした信号と送信信号とを比較してその誤差を評価し、その評価を基に送信信号の歪補償を行う。図４に従来の歪補償送信装置のブロック図を示す。
【０００３】
図４において、ベースバンド部４−１から出力される送信信号（ＴｘＤａｔａ）は、適応ディジタルプリディストータ型の歪補償部４−２において、ルックアップテーブル４−２２に格納された歪補償係数と乗算器４−２１により乗算された後、ディジタルアナログ変換器４−３によりディジタル信号からアナログ信号に変換され、アナログ増幅回路部４−４により電力増幅され、アンテナ４−５から無線周波数出力信号として送信される。なお、本明細書において「適応ディジタルプリディストータ型の歪補償部」を単に「適応型ディジタルプリディストータ」と記している。
【０００４】
一方、アナログ増幅回路部４−４から出力される信号の一部をフィードバック信号として取り出し、アナログディジタル変換器４−６によりアナログ信号からディジタル信号に変換し、適応型ディジタルプリディストータ４−２内の遅延制御フィルタ４−２６を通してタイミング調整を行い、送信信号（ＴｘＤａｔａ）とのタイミングを合わせ、該送信信号とフィードバック信号との誤差を比較部４−２４により算出し、この誤差信号から最小二乗平均算出部４−２３により最小二乗平均を算出し、該最小二乗平均を基に誤差が最小となるように歪補償係数を算出し、該歪補償係数によりルックアップテーブル４−２２を更新する。
【０００５】
ルックアップテーブル４−２２からは、入力される送信信号（ＴｘＤａｔａ）の値に応じた歪補償係数が読み出され、該読み出した歪補償係数を送信信号（ＴｘＤａｔａ）に乗算器４−２１により乗算し、送信信号（ＴｘＤａｔａ）にプリディストーションを与えて歪補償を行う。
【０００６】
歪補償を精度良く行うためには、フィードバック信号の遅延調整をより厳密に行って送信信号との位相を正確に合わせ、送信信号とフィードバック信号との誤差を正しく評価する必要がある。そのため、位相調整用に遅延制御フィルタ４−２６を用い、適応型ディジタルプリディストータ４−２における１クロック幅以下の位相微調整を行う。
【０００７】
この遅延制御フィルタ４−２６は、レジスタ４−２５に設定されるフィルタ係数を切り替えることにより遅延量が調整される。微調整する遅延量として、例えば、８分の１のクロック幅ずつの８段階の微調整段数を準備する場合、フィルタ係数のパターンとして少なくとも８パターン備える必要があり、該８パターンのフィルタ係数をハードウェア回路により設定すると、回路規模の増大を免れないため、フィルタ係数の設定をレジスタ化し、レジスタに設定するフィルタ係数を書替えることによってフィルタ係数を切替える構成を採っている。
【０００８】
フィルタ係数の切替えは、各フィルタ係数をフィルタ係数設定レジスタ４−２５のアドレス空間にそれぞれマッピングすることにより行われ、図４に示すように、予めメモリ（ＲＡＭ）４−１１に格納されているフィルタ係数群を、制御用のプロセッサ（ＣＰＵ）４−１２により読み出し、内部共通バスを通して各フィルタ係数をフィルタ係数設定レジスタ４−２５に送出し、フィルタ係数設定レジスタ４−２５のそれぞれに各フィルタ係数を設定する処理を、各フィルタ係数に対して全て順次実行する。。
【０００９】
図５は、遅延制御フィルタ４−２６のフィルタ係数をフィルタ係数設定レジスタ４−２５に設定する従来例を示す。同図に示すように、一例として２９タップ数の遅延制御フィルタ４−２６のフィルタ係数（ｃｏｅｆ．０〜ｃｏｅｆ．２８）を、内部共通バス（ＢＵＳ）を通してフィルタ係数設定レジスタ４−２５に送り、各フィルタ係数（ｃｏｅｆ．０〜ｃｏｅｆ．２８）を格納するそれぞれのレジスタのアドレスを指定して、各レジスタに各フィルタ係数（ｃｏｅｆ．０〜ｃｏｅｆ．２８）を設定する。
【００１０】
遅延制御フィルタ４−２６による最適な遅延量が得られるフィルタ係数を選定するには、多数のフィルタ係数群を逐一フィルタ係数設定レジスタ４−２５に設定し、各フィルタ係数群によってそれぞれ与えられる異なる遅延量のフィードバック信号と送信信号との相関値を計算する作業を、該相関値のピークが明らかになるまで繰り返し行う。
【００１１】
本発明のようにアドレス空間にデータをマッピングする先行技術として、遠隔の端末装置のアドレス空間に初期プログラムをローディングする技術が下記の特許文献１に記載されている。
【特許文献１】
特開平２−１０３６号公報
【００１２】
【発明が解決しようとする課題】
一般的に、汎用の制御用組み込みプロセッサ（ＣＰＵ）４−１２や内部共通バスは、動作速度が遅いため、前述した従来のような内部共通バスを介してのフィルタ係数設定レジスタ４−２５へのフィルタ係数の設定手段では、最適なフィルタ係数を選定して設定するために何度も繰り返しフィルタ係数の書替えを行うには、長大な時間が掛かるという問題があった。
【００１３】
また、従来のように、内部共通バスを通してプロセッサ（ＣＰＵ）４−１２がフィルタ係数設定レジスタ４−２５にフィルタ係数を設定する手段では、プロセッサ（ＣＰＵ）４−１２がフィルタ係数の書替えのために参照する、フィルタ係数を格納した大きなメモリ（ＲＡＭ）４−１１を、プロセッサ（ＣＰＵ）４−１２の周辺の領域に配置する必要があり、ハードウェアのレイアウトに制約が生じるという問題があった。
【００１４】
本発明は、装置回路の僅かな追加により、遅延制御フィルタのフィルタ係数の切替えを高速に行うことを可能にし、また、書替え用のフィルタ係数群を格納したメモリ（ＲＡＭ）のレイアウトについて、制御用のプロセッサ（ＣＰＵ）の配置と係りなく、適応型ディジタルプリディストータのＬＳＩ回路の内外に自由に配置可能にする。
【００１５】
【課題を解決するための手段】
本発明の適応プリディストータ型歪補償送信装置は、（１）送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送するフィルタ係数配送手段と、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むフィルタ係数取り込み手段と
を備えたものである。
【００１６】
また、（２）前記フィルタ係数配送手段は、フィルタ係数のデータにヘッダを付して送出する機能を有し、前記フィルタ係数取り込み手段は、該ヘッダの情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する機能を有するものである。
【００１７】
また、本発明の遅延制御フィルタ係数の切替え方法は、（３）送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送し、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むことを特徴とする。
【００１８】
【発明の実施の形態】
図１は本発明の歪補償送信装置のブロック図を示す。同図に示すように、本発明は、フィルタ係数設定レジスタ１−２５に設定されたフィルタ係数を書替えるに際して、予めフィルタ係数が格納されたメモリ（ＲＡＭ）１−１１から、新たに設定するフィルタ係数を読み出し、該フィルタ係数を、送信信号が伝達される主信号系経路を経由してフィルタ係数設定レジスタ１−２５に配送することにより、遅延制御フィルタ１−２６のフィルタ係数を、適応型ディジタルプリディストータ１−２の外部から高速に書替えることが可能となる。
【００１９】
内部共通バスとプロセッサ（ＣＰＵ）１−１２との間でデータのやり取りに時間が掛かることから、内部共通バスを介することなく、主信号系経路を経由してフィルタ係数設定レジスタ４−２５にフィルタ係数を配送する。主信号系経路には、適応型ディジタルプリディストータ１−２のＬＳＩ回路単体の評価試験を行うために、アナログ電力増幅回路部４−４に接続することなく、該ＬＳＩ回路内部で主信号の折り返しを行う試験系経路が用意されている。
【００２０】
この試験系経路は、適応型ディジタルプリディストータ１−２から出力される主信号を、適応型ディジタルプリディストータ１−２内部で分岐し、アナログ電力増幅回路部４−４からのフィードバック信号が入力される経路に、セレクタ４−２７を介して挿入することにより形成される。
【００２１】
なお、遅延制御フィルタ１−２６のフィルタ係数の更新中は、もとより主信号の送信は停止している。従って、上記の試験系経路をフィルタ係数の配送に転用することができる。この試験系経路はパイプライン処理によってクロック毎に連続してデータを転送することが可能である。そのため、転送速度の遅い内部共通バスを介さずに、高速にフィルタ係数の書替えが可能になる。
【００２２】
主信号経路を経由してフィルタ係数設定レジスタ４−２５にフィルタ係数を配送するために、ベースバンド部１−１と適応型ディジタルプリディストータ１−２とに追加する回路を図２に示す。同図において、網掛け模様を付した回路部が追加される回路である。
【００２３】
図２に示すように、ベースバンド部１−１において、フィルタ係数群を格納したメモリ  （ＲＡＭ）１−１１に対して、アドレスカウンタ２−１５により生成出力される読み出しアドレスを、セレクタ２−１４を介してメモリ（ＲＡＭ）１−１１に入力し、メモリ（ＲＡＭ）１−１１から該アドレスのフィルタ係数を読み出し、セレクタ２−１３を介して適応型ディジタルプリディストータ１−２への主信号経路に送出する。
【００２４】
フィルタ係数の配送時以外は、セレクタ２−１４は制御用のプロセッサ（ＣＰＵ）１−１２から出力されるアドレスを選択してメモリ（ＲＡＭ）１−１１に入力することにより、プロセッサ（ＣＰＵ）１−１２はメモリ（ＲＡＭ）１−１１からデータを読み出す。また、フィルタ係数の配送時以外は、セレクタ２−１３は送信データ（ＴｘＤａｔａ）を選択して主信号経路に出力する。
【００２５】
また、適応型ディジタルプリディストータ１−２において、主信号経路の送信信号に、ルックアップテーブル４−２２から読み出した歪補償係数を、乗算器４−２１によって乗算するが、フィルタ係数の配送時には、ルックアップテーブル４−２２の歪補償係数が乗算されることがないように、ルックアップテーブル４−２２と乗算器４−２１との間にセレクタ２−２８を配備し、フィルタ係数の配送時にはセレクタ２−２８により複素定数“１＋０ｊ”が選択出力され、フィルタ係数の配送時以外にはルックアップテーブル４−２２の歪補償係数が選択出力されるようにする。
【００２６】
次に、主信号経路を介してフィルタ係数設定レジスタ４−２５にフィルタ係数を配送するために、遅延制御フィルタ１−２６に加える変更を図３に示す。フィルタ係数（ｃｏｅｆ．０〜ｃｏｅｆ．２８）は、前述のとおり、メモリ（ＲＡＭ）１−１１から読み出され、クロック毎に順次主信号経路に流し込まれて送出される。
【００２７】
そして、フィルタ係数（ｃｏｅｆ．０〜ｃｏｅｆ．２８）が、遅延制御フィルタ１−２６の各タップに到達するタイミングに合わせて、書替えタイミング発生器（ｔｉｍｉｎｇ  ｇｅｎ）３−１により書替えタイミングパルスを発生させ、各フィルタ係数をフィルタ係数設定レジスタ１−２５に一度に格納する。
【００２８】
なお、主信号経路で配送するフィルタ係数のデータにヘッダを付して送出し、図示省略のヘッダ情報抽出手段によりヘッダ情報を取り出し、該ヘッダ情報を書替えタイミング発生器（ｔｉｍｉｎｇ  ｇｅｎ）３−１に与え、書替えタイミング発生器（ｔｉｍｉｎｇ  ｇｅｎ）３−１は、該ヘッダ情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する構成とすることにより、取り込みタイミングをシステム回路に合わせて柔軟に制御することができる。
【００２９】
次に、従来の内部共通バスを経由したフィルタ係数の配送による書替え動作と本発明による主信号経路を経由したフィルタ係数の配送による書替え動作との速度の違いについて具体的な数値例を挙げて説明する。
【００３０】
従来の内部共通バスを経由したフィルタ係数の配送により書替え動作においては、１回のフィルタ係数の切替え動作につき、ハードウェア回路のデータ転送時間として２，６６９ｎｓの時間が掛かり、制御プロセッサ（ＣＰＵ）によるソフトウェア処理時間として１７，８５２ｎｓの時間が掛かる。従って、全部で２９タップ数のフィルタ係数を切替えるには、
（２，６６９ｎｓ＋１７，８５２ｎｓ）×２９＝５９５，１２５ｎｓ
の時間が掛かることになる。
【００３１】
この書替え動作を以下のとおり繰り返す。
・粗調整時：４８（調節段数）×２１４（相関値累積数）＝７８６，４３２回
・微調整時：１６（調節段数）×２１４（相関値累積数）＝２６２，１４４回
従って、合計の所要時間は、
（７８６，４３２６＋２６２，１４４）×５９５，１２５ｎｓ
＝６．２４×１０１１ｎｓｅｃ（約１０分）
となる。
【００３２】
これに対して、本発明による主信号経路を経由したフィルタ係数の配送の書替え動作では、１回のフィルタ係数の切替え動作につき、２９タップ数分の転送にクロック数で２９クロック、メモリ（ＲＡＭ）から遅延制御フィルタまでの転送にクロック数で約１００クロックを要する。また、１クロック当たり１６．７ｎｓであるとすると、２９タップ数のフィルタ係数を切替える動作には、
（２９＋１００）×１６．７ｎｓ＝２，１５３ｎｓ
の時間が掛かることになる。
【００３３】
この書替え動作を、上述のとおり、
・粗調整時：４８（調節段数）×２１４（相関値累積数）＝７８６，４３２回
・微調整時：１６（調節段数）×２１４（相関値累積数）＝２６２，１４４回
繰り返すものとすると、合計所要時間は、
（７８６，４３２６＋２６２，１４４）×２，１５３ｎｓ
＝２，２６×１０９  ｎｓ（約２秒）
となる。
【００３４】
即ち、従来の手段では１回の切り替えに５９５，１２５ｎｓ、合計で約１０分を要するのに対し、本発明の手段では、１回の切り替えに２，１５３ｎｓ、合計で約２秒の所要時間で済むことになり、本発明により、回路規模の大幅な増大を招くことなく、フィルタ係数の切替えに凡そ３００倍高速化することができることになる。
【００３５】
（付記１）  送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送するフィルタ係数配送手段と、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むフィルタ係数取り込み手段と
を備えたことを特徴とする適応プリディストータ型歪補償送信装置。
（付記２）  前記フィルタ係数配送手段は、フィルタ係数のデータにヘッダを付して送出する機能を有し、前記フィルタ係数取り込み手段は、該ヘッダの情報を基に、配送されたフィルタ係数をフィルタ係数設定レジスタに取り込むタイミングを制御する機能を有することを特徴とする請求項１に記載の適応プリディストータ型歪補償送信装置。
（付記３）  前記フィルタ係数配送手段は、歪補償部内部で送信信号を主信号経路から分岐して折り返す試験係経路を転用して配送することを特徴とする付記１又は２に記載の適応プリディストータ型歪補償送信装置。
（付記４）  送信信号を電力増幅するアナログ増幅回路部と、該アナログ増幅回路部で発生する非線形歪を補償する適応プリディストータ型の歪補償部とを備え、該歪補償部は、前記アナログ増幅回路部の出力信号を遅延制御フィルタを介して遅延調整したフィードバック信号と送信信号との誤差を基に、歪補償係数を算出し、該歪補償係数を送信信号に乗じて歪補償した信号を前記アナログ増幅回路部側に出力する適応プリディストータ型歪補償送信装置において、
前記遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送し、
前記主信号経路から分岐して配送されたフィルタ係数を、遅延制御フィルタのフィルタ係数設定レジスタに取り込むことを特徴とする適応プリディストータ型歪補償送信装置の遅延制御フィルタ係数の切替え方法。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、遅延制御フィルタのフィルタ係数を、送信信号が伝達される主信号経路から分岐させてフィルタ係数設定レジスタに配送して書替えることにより、僅かな回路の追加で遅延制御フィルタのフィルタ係数を高速に切替えることができる。
【００３８】
また、切替え用のフィルタ係数群を格納したメモリ（ＲＡＭ）から、制御用のプロセッサ（ＣＰＵ）の介在なしに、フィルタ係数を直接主信号経路に配送可能なため、該メモリ（ＲＡＭ）レイアウトについて、制御用のプロセッサ（ＣＰＵ）の配置と係りなく、適応型ディジタルプリディストータのＬＳＩ回路の内外に自由に配置することが可能となる。
【図面の簡単な説明】
【図１】本発明の歪補償送信装置のブロック図である。
【図２】本発明のベースバンド部と適応型ディジタルプリディストータとに追加する回路を示す図である。
【図３】遅延調整用ディジタルフィルタに加える変更を示す図である。
【図４】従来の歪補償送信装置のブロック図である。
【図５】ディジタルフィルタのフィルタ係数をレジスタに設定する従来例を示す図である。
【符号の説明】
１−１  ベースバンド部
１−１１  メモリ（ＲＡＭ）
１−１２  制御用プロセッサ（ＣＰＵ）
１−２  適応型ディジタルプリディストータ
４−２１  乗算器
４−２２  ルックアップテーブル
４−２３  最小二乗平均算出部
４−２４  比較部
１−２５  レジスタ
１−２６  遅延調整用ディジタルフィルタ
４−２７  セレクタ
４−３  ディジタルアナログ変換器
４−４  アナログ増幅回路部
４−５  アンテナ
４−６  アナログディジタル変換器
【図１】
2005020515.tif 000003
【図２】
2005020515.tif 000004
【図３】
2005020515.tif 000005
【図４】
2005020515.tif 000006
【図５】
2005020515.tif 000007