(57)【要約】【課題】スリープ復帰の発振安定待ち時に不要なクロックが発生する。【解決手段】分周回路１０１内の分周器１０２に源クロックclk-orgが入力され所望の周波数のクロックclk0-org、 clk1-orgを生成し、源クロック制御用発振安定待ち回路１０４内の発振安定待ち解除信号制御用フリップフロップ１０５の入力に発振安定待ち制御信号okclkを入力し、ロードホールド信号okclklhにLowを入力し、発振安定待ち解除信号制御用フリップフロップ１０５の出力okclkmodeを基にクロック停止用回路１０６でクロックの停止を解除する。【選択図】図１
2005102003.tif 000002
【特許請求の範囲】
【請求項１】
源クロックを所望の周波数に分周する分周器と、クロック再開時に前記分周器から出力されたクロックの周波数が安定するまで前記クロックの供給を停止する源クロック制御用クロック発振安定待ち回路とを備えたクロック制御装置。
【請求項２】
源クロック制御用クロック発振安定待ち回路は、ロードホールド入力をLowにして発振安定待ち制御信号を受けるフリップフロップと、前記フリップフロップの出力を受けて分周器から出力されたクロックの出力を発振安定待ち解除まで停止させるクロック停止用回路を有する請求項１記載のクロック制御装置。
【請求項３】
源クロックを所望の周波数に分周する分周器と、クロック再開時に前記分周器から出力されたクロックの周波数が安定するまで前記クロックの供給を停止する源クロック制御用クロック発振安定待ち回路と、この源クロック制御用クロック発振安定待ち回路により制御された前記クロックと前記分周器から出力されたクロックとを切り替えるクロック切り替え回路とを有する分周回路と、
前記分周回路からの出力クロックのエッジを検出するエッジ検出回路と、クロック再開時に前記分周回路からの前記出力クロックの周波数が安定するまで前記クロックの供給を停止し前記エッジ検出回路の出力信号を基に前記出力クロックの停止の解除を行う出力クロック制御用発振安定待ち回路とを備え、発振安定待ち要因毎に発振安定待ち解除まで前記出力クロックを停止する部分を切り替えることを特徴とするクロック制御装置。
【請求項４】
源クロック制御用クロック発振安定待ち回路は、ロードホールド入力をLowにして発振安定待ち制御信号を受けるフリップフロップと、前記フリップフロップの出力を受けて分周器から出力されたクロックの出力を発振安定待ち解除まで停止させるクロック停止用回路を有し、
出力クロック制御用発振安定待ち回路は、分周回路からの出力クロックと出力クロック制御用発振安定待ち回路からの出力クロックを切り替える出力クロック切り替え回路を有する請求項３記載のクロック制御装置。
【請求項５】
エッジ検出回路の出力とLow信号とをクロック切り替え信号を基に切り替えて、源クロック制御用発振安定待ち回路にあるフリップフロップのローホールド入力に入力するエッジ検出切り替え回路を有し、前記フリップフロップの出力で出力クロック制御用発振安定待ち回路の出力クロックの停止を制御する請求項４記載のクロック制御装置。
【請求項６】
エッジ検出切り替え回路に供給するクロック切り替え信号を、複数の制御信号を基に生成するエッジ検出切り替え判定回路を有する請求項５記載のクロック制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＳＰやマイコン等において、スリープ等のクロック停止後の発振安定待ち解除に関するクロック制御装置に関するものである。
【背景技術】
【０００２】
近年のディジタル家電の普及で、システムＬＳＩにはより高度な処理への対応が求められるのと同時に、低電力化への要望が高まっている。その中でシステムＬＳＩの処理の中心となるクロック制御部は、低電力化への対応として、クロックの供給の停止および再開を効率的に行う事が求められている。
【０００３】
従来のクロックの供給の停止および再開におけるクロック制御装置は、クロック制御回路がクロック停止信号を受けると、カウンタを動作させ所望のカウント数の時にクロックの発振安定待ちを解除している（例えば、特許文献１参照。）。
【０００４】
以下、クロック制御装置の一例を図面を参照しながら説明する。
【０００５】
図６は従来例のクロック制御装置を示すものである。また図７は従来例のクロック制御装置のタイミング図を表すものである。図６において、５０１は分周回路、５０２は分周回路５０１内の分周器、５０３ａおよび５０３ｂは分周回路５０１内のフリップフロップ（以下「ＦＦ」という）、５０４はクロック停止信号を基に起動するタイマ、５０５はタイマ５０４のカウント数に基づきクロックのエッジを検出するエッジ検出回路、５０６は出力クロック制御用発振安定待ち回路、５０７は出力クロック制御用発振安定待ち回路５０６内の発振安定待ち解除信号制御用ＦＦ、５０８ａおよび５０８ｂはクロック遅延制御用バッファ、５０９ａおよび５０９ｂは発振安定待ち解除信号制御用ＦＦ５０７の出力を基にクロックを停止するクロック停止用回路である。図７において、５１０は発振安定待ち開始タイミング、５１１はＰＬＬ発振安定待ち信号解除タイミング、５１２は不要クロック発生タイミングである。
【０００６】
以上の様に構成された従来のクロック制御装置において、以下にその方法について説明する。
【０００７】
従来ＤＳＰやマイコン等でスリープ等のクロック制御およびクロック復帰時の発振安定待ちは、以下の手順で行っていた。以下は図７に基づいたスリープ制御の例を示す。
１．pllon=Low、okclk=Low。
２．sleep=Highでクロックがスリープ状態に遷移。
３．sleep=Lowでクロックがスリープ状態を抜け、発振安定待ち状態。
４．pllon=Highに遷移。
５．okclk=Highで発振安定待ち解除。
６．クロックが通常動作開始。
【０００８】
ここで、pllonはＰＬＬ発振安定待ち信号であり、動作開始時やスリープ復帰時時等、クロックが動作開始する時に、ＰＬＬ発振が安定するまでHighにしておき、ＰＬＬ発振が安定した時点でLowにする。
【０００９】
okclkは発振安定待ち解除信号であり、pllonと同様の動作をするが、LowにするタイミングはＰＬＬ発振が安定した時点にマージンを加えて変化させる。
【００１０】
sleepはスリープ指示信号であり、システムがスリープモードに遷移した時、Highになり、スリープモードから抜けた時、Lowになる。
clk-sleepは源クロックにsleep信号が反映された信号である。
【００１１】
この時の動作は、まず分周回路５０１内の分周器５０２に源クロックclk-orgが入力され所望の周波数のクロックclk0-org、clk1-orgを生成し、分周回路５０１内のFF５０３ａおよび５０３ｂを経由して出力クロック制御用発振安定待ち回路５０６へ入力する。また源クロックclk-org、ＰＬＬ発振安定待ち信号pllon、およびスリープ信号sleepを基にタイマ５０４がカウントを開始しカウント数をエッジ検出回路５０５へ入力し、エッジ検出回路５０５でタイマ５０４からの入力が所定のカウント数に達したところで、発振安定待ち解除制御信号okclklhをHighにし、発振安定待ち解除信号制御用ＦＦ５０７のロードホールド(以下「ＬＨ」という)入力へ入力する。発振安定待ち解除信号制御用ＦＦ５０７は発振安定待ち解除信号okclkとエッジ検出回路５０５からの出力信号okclklhを基に発振安定待ち解除モード信号okclkmodeを生成し、クロック停止用回路５０９ａおよび５０９ｂへ入力する。クロック停止用回路５０９ａおよび５０９ｂで分周回路５０１から出力されたクロックをクロック遅延制御用バッファ５０８ａおよび５０８ｂに入力し、遅延調整を行った後のクロックと、発振安定待ち解除信号制御用ＦＦ５０７から出力された発振安定待ち解除モード信号okclkmodeを基にクロックの停止を解除する。
【特許文献１】特開平８−７６８７３号公報（第３０頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来技術のクロック制御装置において、ＰＬＬ発振安定待ち信号pllon、発振安定待ち解除信号okclkおよびスリープ信号sleepのタイミングによって、発振安定待ち中に不要なクロックが発生すると言う課題があった。
【００１３】
すなわち、発振安定待ち開始タイミング５１０において、ＰＬＬ発振安定待ち信号pllon、発振安定待ち解除信号okclkおよびスリープ信号sleepのタイミングによっては、発振安定待ち解除信号制御用ＦＦ５０７用のクロックがスリープ状態になるため、発振安定待ち解除信号okclkが発振安定待ち解除モード信号okclkmodeに正しく反映させず、そのためＰＬＬ発振安定待ち信号解除タイミング５１１で擬似的に発振安定待ち解除状態となり、不要クロック発生タイミング５１２でクロックが発生する。
【００１４】
したがって、この発明の目的は、スリープ復帰の発振安定待ち時に不要なクロックが発生するのを抑制することができるクロック制御装置を提供する。
【課題を解決するための手段】
【００１５】
請求項１記載のクロック制御装置は、源クロックを所望の周波数に分周する分周器と、クロック再開時に分周器から出力されたクロックの周波数が安定するまでクロックの供給を停止する源クロック制御用クロック発振安定待ち回路とを備えたものである。
【００１６】
請求項１記載のクロック制御装置によれば、例えば分周器を有する分周回路内に源クロック制御用発振安定待ち回路を持ち、分周器からの出力クロックに対して発振安定待ち解除処理を行うことで、従来の不要クロックの発生を押さえることができる。すなわち、従来技術のクロック制御装置において発振安定待ち解除信号が発振安定待ち解除モード信号に正しく反映されず、そのためＰＬＬ発振安定待ち信号解除タイミングが擬似的に発振安定待ち解除状態となり、不要クロックが発生していたものを、本発明を用いる事により発振安定待ち解除信号が発振安定待ち解除モード信号に正しく反映する事が出来るため、不要クロックの発生を防ぐ事が出来る。
【００１７】
請求項２記載のクロック制御装置は、請求項１において、源クロック制御用クロック発振安定待ち回路は、ロードホールド入力をLowにして発振安定待ち制御信号を受けるフリップフロップと、フリップフロップの出力を受けて分周器から出力されたクロックの出力を発振安定待ち解除まで停止させるクロック停止用回路を有するものである。
【００１８】
請求項２記載のクロック制御装置によれば、請求項１と同様な効果のほか、従来では分周回路で生成されたクロック毎に必要であったクロック停止用回路を1つに削減できるため、回路規模の削減にも効果がある。
【００１９】
請求項３記載のクロック制御装置は、源クロックを所望の周波数に分周する分周器と、クロック再開時に分周器から出力されたクロックの周波数が安定するまでクロックの供給を停止する源クロック制御用クロック発振安定待ち回路と、この源クロック制御用クロック発振安定待ち回路により制御されたクロックと分周器から出力されたクロックとを切り替えるクロック切り替え回路とを有する分周回路と、
分周回路からの出力クロックのエッジを検出するエッジ検出回路と、クロック再開時に分周回路からの出力クロックの周波数が安定するまでクロックの供給を停止しエッジ検出回路の出力信号を基に出力クロックの停止の解除を行う出力クロック制御用発振安定待ち回路とを備え、発振安定待ち要因毎に発振安定待ち解除まで出力クロックを停止する部分を切り替えることを特徴とするものである。
【００２０】
請求項３記載のクロック制御装置によれば、請求項１と同様な効果のほか、例えば分周回路内および出力クロック制御用発振安定待ち回路内に、従来技術のクロック制御装置との切り替えブロックを保持し、発振安定待ち解除までクロックを停止する部分を切り替えることで、発振安定待ち要因や種類によって、クロックの制御を切り替えることが可能である。
【００２１】
請求項４記載のクロック制御装置は、請求項３において、源クロック制御用クロック発振安定待ち回路は、ロードホールド入力をLowにして発振安定待ち制御信号を受けるフリップフロップと、フリップフロップの出力を受けて分周器から出力されたクロックの出力を発振安定待ち解除まで停止させるクロック停止用回路を有し、
出力クロック制御用発振安定待ち回路は、分周回路からの出力クロックと出力クロック制御用発振安定待ち回路からの出力クロックを切り替える出力クロック切り替え回路を有するものである。
【００２２】
請求項４記載のクロック制御装置によれば、請求項３と同様な効果がある。  
【００２３】
請求項５記載のクロック制御装置は、請求項４において、エッジ検出回路の出力とLow信号とをクロック切り替え信号を基に切り替えて、源クロック制御用発振安定待ち回路にあるフリップフロップのローホールド入力に入力するエッジ検出切り替え回路を有し、フリップフロップの出力で出力クロック制御用発振安定待ち回路の出力クロックの停止を制御するものである。
【００２４】
請求項５記載のクロック制御装置によれば、請求項４と同様な効果のほか、分周回路内および出力クロック制御用発振安定待ち回路内に、従来技術のクロック制御装置との切り替えブロックを保持し、発振安定待ち回路内のＦＦのＬＨ入力への信号を切り替えるエッジ検出切り替え回路を保持する事で、発振安定待ちの種類によって、クロックの制御を切り替えることが可能となる。また出力クロック制御用発振安定待ち回路にある発振安定待ち解除信号制御用のフリップフロップを、源クロック制御用発振安定待ち回路にあるフリップフロップで兼用することができるので、そのフリップフロップを削減することが可能となる。
【００２５】
請求項６記載のクロック制御装置は、請求項５において、エッジ検出切り替え回路に供給するクロック切り替え信号を、複数の制御信号を基に生成するエッジ検出切り替え判定回路を有するものである。
【００２６】
請求項６記載のクロック制御装置によれば、請求項５と同様な効果のほか、分周回路内および出力クロック制御用発振安定待ち回路内に、従来技術のクロック制御方法および装置との切り替えブロックを保持し、発振安定待ち回路内のＦＦのＬＨ入力への信号を切り替えるエッジ検出切り替え回路を保持し、エッジ検出切り替え回路に発振安定待ち制御信号の種類を判定するエッジ検出切り替え判定回路を保持する事で、発振安定待ちの種類によって、クロックの制御を切り替えることが可能となる。
【発明の効果】
【００２７】
請求項１記載のクロック制御装置によれば、例えば分周器を有する分周回路内に源クロック制御用発振安定待ち回路を持ち、分周器からの出力クロックに対して発振安定待ち解除処理を行うことで、従来の不要クロックの発生を押さえることができる。すなわち、従来技術のクロック制御装置において発振安定待ち解除信号が発振安定待ち解除モード信号に正しく反映されず、そのためＰＬＬ発振安定待ち信号解除タイミングが擬似的に発振安定待ち解除状態となり、不要クロックが発生していたものを、本発明を用いる事により発振安定待ち解除信号が発振安定待ち解除モード信号に正しく反映する事が出来るため、不要クロックの発生を防ぐ事が出来る。
【００２８】
請求項２記載のクロック制御装置によれば、請求項１と同様な効果のほか、従来では分周回路で生成されたクロック毎に必要であったクロック停止用回路を1つに削減できるため、回路規模の削減にも効果がある。
【００２９】
請求項３記載のクロック制御装置によれば、請求項１と同様な効果のほか、例えば分周回路内および出力クロック制御用発振安定待ち回路内に、従来技術のクロック制御装置との切り替えブロックを保持し、発振安定待ち解除までクロックを停止する部分を切り替えることで、発振安定待ち要因や種類によって、クロックの制御を切り替えることが可能である。
【００３０】
請求項４記載のクロック制御装置によれば、請求項３と同様な効果がある。  
【００３１】
請求項５記載のクロック制御装置によれば、請求項４と同様な効果のほか、分周回路内および出力クロック制御用発振安定待ち回路内に、従来技術のクロック制御装置との切り替えブロックを保持し、発振安定待ち回路内のＦＦのＬＨ入力への信号を切り替えるエッジ検出切り替え回路を保持する事で、発振安定待ちの種類によって、クロックの制御を切り替えることが可能となる。また出力クロック制御用発振安定待ち回路にある発振安定待ち解除信号制御用のフリップフロップを、源クロック制御用発振安定待ち回路にあるフリップフロップで兼用することができるので、そのフリップフロップを削減することが可能となる。
【００３２】
請求項６記載のクロック制御装置によれば、請求項５と同様な効果のほか、分周回路内および出力クロック制御用発振安定待ち回路内に、従来技術のクロック制御方法および装置との切り替えブロックを保持し、発振安定待ち回路内のＦＦのＬＨ入力への信号を切り替えるエッジ検出切り替え回路を保持し、エッジ検出切り替え回路に発振安定待ち制御信号の種類を判定するエッジ検出切り替え判定回路を保持する事で、発振安定待ちの種類によって、クロックの制御を切り替えることが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の第1の実施の形態について図面を参照しながら説明する。
【００３４】
図１は本発明の第1の実施の形態におけるクロック制御装置を示すブロック図であり、図２は本発明の第1の実施の形態におけるクロック制御装置を示すタイミング図である。図１において、１０１は分周回路、１０２は分周回路１０１内の分周器、１０３ａおよび１０３ｂは分周回路１０１内のＦＦ、１０４は源クロック制御用発振安定待ち回路、１０５は源クロック制御用発振安定待ち回路１０４内の発振安定待ち解除信号制御用ＦＦ、１０６は発振安定待ち解除信号制御用ＦＦ１０５の出力を基にクロックを停止するクロック停止用回路である。図２において、１０７は発振安定待ち開始タイミング、１０８はＰＬＬ発振安定待ち信号解除タイミング、１０９は不要クロック発生タイミングである。
【００３５】
なお、本発明でのスリープ等のクロック制御およびクロック復帰時の発振安定待ちの手順は従来手法と同様に以下の手順で行われる。
１．pllon=Low、okclk=Low。
２．sleep=Highでクロックがスリープ状態に遷移。
３．sleep=Lowでクロックがスリープ状態を抜け、発振安定待ち状態。
４．pllon=Highに遷移。
５．okclk=Highで発振安定待ち解除。
６．クロックが通常動作開始。
【００３６】
またクロックの発振安定状態はウオッチ・ドック・タイマー部で監視され、安定状態になった時点でクロック制御部へ通知される。
以上のように構成された第１の実施の形態のクロック制御装置について、以下にその方法を説明する。
【００３７】
本発明の第１の実施の形態におけるクロック制御装置は、まず分周回路１０１内の分周器１０２に源クロックclk-orgが入力され所望の周波数のクロックclk0-org、clk1-orgを生成する。また源クロック制御用発振安定待ち回路１０４内の発振安定待ち解除信号制御用ＦＦ１０５の入力に発振安定待ち制御信号okclkを入力し、ＬＨ入力の信号okclklhに外部より1'b0を与える事で Lowを入力する。発振安定待ち解除信号制御用ＦＦ１０５の出力okclkmodeと源クロックにsleep信号を反映したクロックclk-sleepを基にクロック停止用回路１０６の出力clk-okでクロックclk0、clk1の停止を解除する。
【００３８】
以上の方法により、発振安定待ち開始タイミング１０７において、ＰＬＬ発振安定待ち信号pllon、発振安定待ち解除信号olkclkおよびスリープ信号sleepのタイミングによっては、発振安定待ち解除信号制御用ＦＦ１０５用のクロックがスリープ状態になるが、ＰＬＬ発振安定待ち信号解除タイミング１０８で発振安定待ち解除信号olkclkが発振安定待ち解除モード信号olkclkmodeに正しく反映され、不要クロック発生タイミング１０９で不要クロックが発生する事がない。
以上の様な方法で、本発明の第1の実施の形態では、源クロック制御用発振安定待ち回路１０４を分周回路１０１内に持つ事で、発振安定待ち中に不要クロックの発生を防ぐ事が可能となる。
【００３９】
また本発明を用いる事で、従来回路との切り替えが必要なシステムにも対応する事が可能となる。
【００４０】
また本発明を用いる事で、クロックの遅延調整用バッファを削減する事が可能となり、クロックのレイテンシを削減する事が可能となる。
なお、本発明の第１の実施の形態では、分周器１０２で生成される全クロックが同時に発振安定待ちが解除される事を前提としている。
次に、本発明の第２の実施の形態について図面を参照しながら説明する。
【００４１】
図３は本発明の第２の実施の形態におけるクロック制御装置を示すブロック図である。第１の実施の形態と比較してエッジ検出切り替え回路３０９を付加し、ＦＦ２１０を削除した点が主に相違する。図３において、２０１は分周回路、２０２は分周回路２０１内の分周器、２０３ａおよび２０３ｂは分周回路２０１内のＦＦ、２０４は源クロック制御用発振安定待ち回路、２０５は源クロック制御用発振安定待ち回路２０４内の発振安定待ち解除信号制御用ＦＦ、２０６は発振安定待ち解除信号制御用ＦＦ２０５の出力を基にクロックを停止するクロック停止用回路、２０７はクロック切り替え信号clk-selを基に分周回路２０１内のクロックを切り替えるクロック切り替え回路、２０８は分周回路２０１のクロック出力からクロックのエッジを検出するエッジ検出回路、２０９は出力クロック用発振安定待ち回路、２１０は出力クロック制御用発振安定待ち回路２０９内の発振安定待ち解除信号制御用ＦＦ、２１１ａおよび２１１ｂはクロック遅延制御用バッファ、２１２ａおよび２１２ｂは発振安定待ち解除信号制御用ＦＦ２１０の出力を基にクロックを停止する出力クロック停止用回路、２１３ａおよび２１３ｂはクロック切り替え信号clk-selを基に出力クロックを切り替える出力クロック切り替え回路である。
以上のように構成された本実施の形態のクロック制御装置について、以下にその方法を説明する。
【００４２】
本発明の第２の実施の形態におけるクロック制御装置は、まず分周回路２０１内の分周器２０２に源クロックclk-orgが入力され所望の周波数のクロックclk0-org、 clk1-orgを生成する。また源クロック制御用発振安定待ち回路２０４内の発振安定待ち解除信号制御用ＦＦ２０５の入力に発振安定待ち制御信号okclkを入力し、ＬＨ入力にokclklh0信号のLowを入力する。発振安定待ち解除信号制御用ＦＦ２０５の出力okclkmode0を基にクロック停止用回路２０６でクロック停止解除信号clk-okを生成する。クロック切り替え回路２０７で源クロックclk-orgとクロック停止解除信号clk-okをクロック切り替え信号clk-selを基に切り替えることにより、従来回路と本発明の回路とを切り替えて所望のクロックを分周回路２０１内のＦＦ２０３ａおよび２０３ｂに供給する。エッジ検出回路２０８で分周回路２０１から出力された全クロックがLowとなったタイミングで発振安定待ち解除制御信号okclklh１をHighにし発振安定待ち解除信号制御用ＦＦ２１０のＬＨ入力へ入力する。発振安定待ち解除信号制御用ＦＦ２１０は発振安定待ち解除信号okclkとエッジ検出回路２０８からの出力信号を基に発振安定待ち解除モード信号okclkmode1を生成し、出力クロック停止用回路２１２ａおよび２１２ｂへ入力する。出力クロック停止用回路２１２ａおよび２１２ｂで、分周回路２０１から出力されたクロックをクロック遅延制御用バッファ２１１ａおよび２１１ｂに入力し、遅延調整を行った後のクロックと、発振安定待ち解除信号制御用ＦＦ２１０から出力された発振安定待ち解除モード信号okclkmode1を基にクロックの停止を解除する信号を生成し、出力クロック切り替え回路２１３ａおよび２１３ｂでクロック切り替え信号clk-selを基に従来回路と本発明の回路とを切り替えて、従来回路が選択された場合は出力クロック停止用回路２１２ａおよび２１２ｂの出力を選択し、本発明の回路が選択された場合は分周回路２０１の出力を選択し、出力クロック用発振安定待ち回路２０９から出力される。
【００４３】
以上の方法により、不要クロックの発生防止を実現出来る。
以上の様な方法で、本発明の第２の実施の形態では、従来回路と本発明の第１の実施の形態で説明した回路との切り替え回路を持つことで、発振安定待ち中に不要クロックの発生を防ぐことが可能となり、また全クロック同時立ち上げが不可な制御が必要な場合でも、従来回路に切り替えることで対応可能となる。
なお、本発明の第２の実施の形態では、本発明の回路を選択した場合、分周器２０２で生成される全クロックが同時に発振安定待ちが解除されることを前提としている。また、従来回路を選択した場合は、個別クロック単独での発振安定待ち解除が可能となるが、クロック動作は従来例と同様になる。
次に、本発明の第３の実施の形態について図面を参照しながら説明する。
【００４４】
図４は本発明の第３の実施の形態におけるクロック制御装置を示すブロック図である。図４において、３０１は分周回路、３０２は分周回路３０１内の分周器、３０３ａおよび３０３ｂは分周回路３０１内のＦＦ、３０４は源クロック制御用発振安定待ち回路、３０５は源クロック制御用発振安定待ち回路３０４内の発振安定待ち解除信号制御用ＦＦ、３０６は発振安定待ち解除信号制御用ＦＦ３０５の出力を基にクロックを停止するクロック停止用回路、３０７はクロック切り替え信号clk-selを基に分周回路３０１内のクロックを切り替えるクロック切り替え回路、３０８は分周回路３０１のクロック出力からクロックのエッジを検出するエッジ検出回路、３０９はクロック切り替え信号clk-selを基に発振安定待ち解除信号制御用ＦＦ３０５のLH入力信号を切り替えるエッジ検出切り替え回路、３１０は出力クロック用発振安定待ち回路、３１１ａおよび３１１ｂはクロック遅延制御用バッファ、３１２ａおよび３１２ｂは源クロック制御用発振安定待ち回路３０４の出力を基にクロックを停止する出力クロック停止用回路、３１３ａおよび３１３ｂはクロック切り替え信号clk-selを基に出力クロックを切り替える出力クロック切り替え回路である。
以上のように構成された本実施の形態のクロック制御装置について、以下にその方法を説明する。
【００４５】
本発明の第３の実施の形態におけるクロック制御装置は、まず分周回路３０１内の分周器３０２に源クロックclk-orgが入力され所望の周波数のクロックclk-org0、clk-org1 を生成する。また源クロック制御用発振安定待ち回路３０４内の発振安定待ち解除信号制御用ＦＦ３０５の入力に発振安定待ち制御信号okclkを入力する。発振安定待ち解除信号制御用ＦＦ３０５の出力を基にクロック停止用回路３０６でクロック停止解除信号clk-okを生成する。クロック切り替え回路３０７でクロック停止解除信号clk-okとクロック切り替え信号clk-selを基に、 源クロックclk-orgを供給する従来回路と本発明の回路とを切り替えて所望のクロックを分周回路３０１内のＦＦ３０３ａおよび３０３ｂに供給する。エッジ検出回路３０８で分周回路３０１から出力された全クロックがLowとなったタイミングで発振安定待ち解除制御信号をHighにしエッジ検出切り替え回路３０９に入力する。エッジ検出切り替え回路３０９でクロック切り替え信号clk-selとエッジ検出回路３０８の出力を基に従来回路と本発明の回路との選択を行い、従来回路を選択する場合はエッジ検出回路３０８から入力された信号を出力し、本発明の回路を選択する場合はLowを出力する。本信号を発振安定待ち解除信号制御用ＦＦ３０５のLH入力に入力して発振安定待ち解除モード信号okclkmodeを生成し、本信号をクロック停止用回路３０６、クロック停止用回路３１２ａおよび３１２ｂへ入力する。出力クロック停止用回路３１２ａおよび３１２ｂで分周回路３０１から出力されたクロックをクロック遅延制御用バッファ３１１ａおよび３１１ｂに入力し、遅延調整を行った後のクロックと、発振安定待ち解除信号制御用ＦＦ３０５から出力された発振安定待ち解除モード信号okclkmodeを基にクロックの停止を解除する信号を生成し、出力クロック切り替え回路３１３ａおよび３１３ｂでクロック切り替え信号clk-selを基に従来回路と本発明の回路とを切り替えて、従来回路が選択された場合は出力クロック停止用回路３１２ａおよび３１２ｂの出力を選択し、本発明の回路が選択された場合は分周回路３０１の出力を選択し、出力クロック用発振安定待ち回路３１０から出力される。
【００４６】
以上の方法により、不要クロックの発生防止を実現出来る。
以上の様な方法で、本発明の第３の実施の形態では、従来回路と本発明の第１の実施の形態で説明した回路との切り替え回路を持つ事で、発振安定待ち中に不要クロックの発生を防ぐ事が可能となり、また全クロック同時立ち上げが不可な制御が必要な場合でも、従来回路に切り替える事で対応可能となる。
なお、本発明の第３の実施の形態では、本発明の回路を選択した場合、分周器３０２で生成される全クロックが同時に発振安定待ちが解除される事を前提としている。また、従来回路を選択した場合は、個別クロック単独での発振安定待ち解除が可能となるが、クロック動作は従来例と同様になる。
次に、本発明の第４の実施の形態について図面を参照しながら説明する。
【００４７】
図５は本発明の第４の実施の形態におけるクロック制御装置を示すブロック図である。図５において、４０１は分周回路、４０２は分周回路４０１内の分周器、４０３ａおよび４０３ｂは分周回路４０１内のＦＦ、４０４は源クロック制御用発振安定待ち回路、４０５は源クロック制御用発振安定待ち回路４０４内の発振安定待ち解除信号制御用ＦＦ、４０６は発振安定待ち解除信号制御用ＦＦ４０５の出力を基にクロックを停止するクロック停止用回路、４０７はクロック切り替え信号を基に分周回路４０１内のクロックを切り替えるクロック切り替え回路、４０８は分周回路４０１のクロック出力からクロックのエッジを検出するエッジ検出回路、４０９はクロック切り替え信号を基に発振安定待ち解除信号制御用ＦＦ４０５のLH入力信号を切り替えるエッジ検出切り替え回路、４１０は出力クロック用発振安定待ち回路、４１１ａおよび４１１ｂはクロック遅延制御用バッファ、４１２ａおよび４１２ｂは源クロック制御用発振安定待ち回路４０４の出力を基にクロックを停止する出力クロック停止用回路、４１３ａおよび４１３ｂはクロック選択を基に出力クロックを切り替える出力クロック切り替え回路、４１４は複数のエッジ検出信号edge-cnt0、edge-cnt1を基にクロック選択信号を生成するエッジ検出切り替え判定回路である。
以上のように構成された本実施の形態のクロック制御装置について、以下にその方法を説明する。
【００４８】
本発明の第４の実施の形態におけるクロック制御装置は、複数のエッジ検出信号を基にエッジ検出切り替え判定回路４１４でクロック選択信号を生成し、エッジ検出切り替え回路４０９、クロック切り替え回路４０７、出力クロック切り替え回路４１３ａおよび４１３ｂに供給する。以降の処理は、本発明の第３の実施の形態と同一なので省略するが、符号は４００番台にしている。
【００４９】
以上の方法により、不要クロックの発生防止を実現出来る。
以上の様な方法で、本発明の第４の実施の形態では、従来回路と本発明の第１の実施の形態で説明した回路との切り替え回路を持つ事で、発振安定待ち中に不要クロックの発生を防ぐ事が可能となり、また全クロック同時立ち上げが不可な制御が必要な場合でも、従来回路に切り替える事で対応可能となる。またクロック切り替え要素が複数ある場合にも対応可能である。
なお、本発明の第４の実施の形態では、本発明の回路を選択した場合、分周器４０２で生成される全クロックが同時に発振安定待ちが解除される事を前提としている。また、従来回路を選択した場合は、個別クロック単独での発振安定待ち解除が可能となるが、クロック動作は従来例と同様になる。
なお、上記実施の形態では説明の簡素化のために、分周器で生成されるクロックが2つの場合を例として説明したが、それ以上ある場合でも同様である。このように上記実施の形態は本発明の説明を目的とするのもであって、本発明の内容をそれらに限定するものではない。
【産業上の利用可能性】
【００５０】
本発明にかかるクロック制御装置は、スリープ復帰の発振安定待ち時に不要なクロックが発生するのを抑制することができるという効果を有し、クロック制御装置等として有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施の形態におけるクロック制御装置のブロック図である。
【図２】本発明の第１の実施の形態におけるクロック制御装置のタイミング図である。
【図３】本発明の第２の実施の形態におけるクロック制御装置のブロック図である。
【図４】本発明の第３の実施の形態におけるクロック制御装置のブロック図である。
【図５】本発明の第４の実施の形態におけるクロック制御装置のブロック図である。
【図６】従来のクロック制御装置のブロック図である。
【図７】従来のクロック制御方法装置のタイミング図である。
【符号の説明】
【００５２】
１０１、２０１、３０１、４０１、５０１  分周回路
１０２、２０２、３０２、４０２、５０２  分周器
１０３ａ、１０３ｂ、２０３ａ、２０３ｂ、３０３ａ、３０３ｂ、４０３ａ、４０３ｂ、５０３ａ、５０３ｂ      分周回路内のＦＦ
１０４、２０４、３０４、４０４  源クロック制御用発振安定待ち回路
１０５、２０５、３０５、４０５  発振安定待ち解除信号制御用ＦＦ
１０６、２０６、３０６、４０６  クロック停止用回路
１０７、５１０  発振安定待ち開始タイミング
１０８  ５１１  ＰＬＬ発振安定待ち信号解除タイミング
１０９  ５１２  不要クロック発生タイミング
２０７、３０７、４０７  クロック切り替え回路
２０８、３０８、４０８、５０５  エッジ検出回路
２０９、３１０、４１０、５０６  出力クロック用発振安定待ち回路
２１０、５０７  振安定待ち解除信号制御用ＦＦ
２１１ａ、２１１ｂ、３１１ａ、３１１ｂ、４１１ａ、４１１ｂ、５０８ａ、５０８ｂ  クロック遅延制御用バッファ
２１２ａ、２１２ｂ、３１２ａ、３１２ｂ、４１２ａ、４１２ｂ、５０９ａ、５０９ｂ  出力クロック停止用回路
２１３ａ、２１３ｂ、３１３ａ、３１３ｂ、４１３ａ、４１３ｂ  出力クロック切り替え回路
３０９  エッジ検出切り替え回路
４１４  エッジ検出切り替え判定回路
５０４  タイマ                                                                        
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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