(57)【要約】      （修正有）【課題】  高電圧トランジスター領域及び低電圧トランジスター／セル領域それぞれの素子隔離膜の突出部によってこれらの領域の間に誘発されるＥＦＨ差を改善させて工程の安定性を確保し、素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】  第１素子隔離膜間の高電圧トランジスター領域HVと、第２素子隔離膜間の低電圧トランジスター／セル領域LV/CELLが定義された半導体基板21を提供する段階と、第１ポリシリコン層23上に平坦化膜を形成する段階と、前記低電圧トランジスター／セル領域の前記平坦化膜及び前記素子隔離膜260の上端部を第１エッチング工程で一定厚さ除去する段階と、前記高電圧トランジスター領域及び前記低電圧トランジスター／セル領域の前記平坦化膜及び前記素子隔離膜の上端部を第２エッチング工程で除去する段階と、前記素子隔離膜を含む前記第１ポリシリコン層上に第２ポリシリコン層29を形成する段階とを含む。【選択図】  図４
2005026658.tif 000002
【特許請求の範囲】
【請求項１】
第１の素子隔離膜間には、第１ゲート酸化膜及び第１ポリシリコン層が形成された高電圧トランジスター領域が、第２の素子隔離膜間には、第２ゲート酸化膜及び第１ポリシリコン層が形成された低電圧トランジスター／セル領域がそれぞれ定義された半導体基板を提供する段階と、
前記素子隔離膜を含む前記第１ポリシリコン層上に平坦化膜を形成する段階と、
前記低電圧トランジスター／セル領域の前記平坦化膜及び前記素子隔離膜の上端部を第１エッチング工程で除去する段階と、
前記高電圧トランジスター領域及び前記低電圧トランジスター／セル領域の前記平坦化膜及び前記素子隔離膜の上端部を第２エッチング工程で除去する段階と、
前記素子隔離膜を含む前記第１ポリシリコン層上に第２ポリシリコン層を形成する段階とを含んで構成されるフラッシュメモリ素子の製造方法。
【請求項２】
前記平坦化膜はＳＯＧ又はＢＰＳＧを用いて３００〜８００Åの厚さに形成する請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第１ポリシリコン層と前記平坦化膜との間にバッファー酸化膜を形成する段階をさらに含む請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記バッファー酸化膜は２０〜１００Åの厚さに形成する請求項３記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記第１及び第２エッチング工程はＨＦが添加された酸化物エッチング溶液を用いたウェットエッチング方式で行う請求項１記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記第１エッチング工程は、前記高電圧トランジスター領域は覆われかつ前記低電圧トランジスター／セル領域は開放されたフォトレジストパターンをエッチングマスクとして行う請求項１記載のフラッシュメモリ素子の製造方法
【請求項７】
前記フォトレジストパターンは前記第１エッチング工程を完了した後、ドライ又はウェット方式で除去する請求項６記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記高電圧トランジスター領域及び低電圧トランジスター／セル領域それぞれの前記素子隔離膜のＥＦＨ値が第１及び第２エッチング工程によって−１００〜５０Åの範囲内になる請求項１記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特にセルフアラインシャロートレンチアイソレーション（Self Align Shallow Trench Isolation；以下、「ＳＡ−ＳＴＩ」という）スキーム(scheme)を適用するフラッシュメモリ素子において、高電圧トランジスター領域及び低電圧トランジスター／セル領域それぞれの素子隔離膜の突出部によってこれらの領域間に誘発されるＥＦＨ(Effective Field Oxide Height)差を改善させることが可能なフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、素子の特性上、セルを駆動させるための高電圧トランジスターと低電圧トランジスターが備えられる。高電圧トランジスターのゲート酸化膜は厚さが厚く、低電圧トランジスターのゲート酸化膜は厚さが薄く、セルのゲート酸化膜は低電圧トランジスターのゲート酸化膜の厚さと同一か或いは類似である。高電圧トランジスター領域及び低電圧トランジスター／セル領域のゲート酸化膜の厚さ差から起因する段差は、後続工程の素子隔離用酸化膜の化学的機械的研磨ＣＭＰ工程後に残る窒化膜の厚さを各領域別に異ならせ、これにより高電圧トランジスター領域と低電圧トランジスター／セル領域のＥＦＨ差を誘発させる。ここで、ＥＦＨとはフローティングゲート用第１ポリシリコン層とフローティングゲート用第２ポリシリコン層との界面を基準として素子隔離膜の段差をいう。
【０００３】
図１はセルフアラインシャロートレンチアイソレーションスキームを適用する従来のフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【０００４】
フラッシュメモリ素子は、セル領域、低電圧トランジスター領域及び高電圧トランジスター領域からなるが、説明の便宜上、ゲート酸化膜の厚さが類似しているセル領域及び低電圧トランジスター領域を一つの領域に括って説明する。
【０００５】
図１を参照すれば、高電圧トランジスター領域ＨＶの半導体基板11上には厚さの厚い高電圧用ゲート酸化膜12Ａを形成し、低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬの半導体基板11上には厚さの薄い低電圧／セル用ゲート酸化膜12Ｂを形成する。ゲート酸化膜12Ａ及び12Ｂ上にフローティングゲート用第１ポリシリコン層13を形成する。ＳＡ−ＳＴＩ工程を行って半導体基板11に多数の素子隔離用トレンチ15を形成し、トレンチ15内に素子隔離用参加物を充填して素子隔離膜160を形成する。素子隔離膜160を含んだ全体構造上にフローティングゲート用第２ポリシリコン層19を形成する。図示してはいないが、その後フローティングゲート用マスクを用いたエッチング工程、誘電体膜形成工程、コントロールゲート用導電層形成工程及びコントロールゲート用マスクを用いたエッチング工程を行って各領域にゲートを形成する。
【０００６】
前記従来の方法でフラッシュメモリ素子を製造する場合、高電圧トランジスター領域ＨＶ及び低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬそれぞれの素子隔離膜160の突出部によってこれらの領域間にＥＦＨ差異が発生するが、一般に高電圧トランジスター領域ＨＶでは第１ポリシリコン層13に対する素子隔離膜160の段差ＥＦＨ１が−５０〜１００Åの値を有する一方、低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬでは第１ポリシリコン層13に対する素子隔離膜160の段差ＥＦＨ２が３００〜８００Åの値を有する。低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬの段差ＥＦＨ２は高くて値の範囲が広く、その値が毎度化学的機械的研磨ＣＭＰ工程の条件によって異なる。このような高電圧トランジスター領域ＨＶ及び低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬ間のＥＦＨ値の差と低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬの高いＥＦＨ値は、各領域のゲートエッチングターゲットを設定するのに難しさを与え、良好なゲートパターンプロファイル(pattern profile)を得ることができなくするうえ、ポリシリコン残留物による素子の欠陥を誘発させる原因として作用するなど多くの問題点がある。このような問題点は素子が高集積化されるにつれて重要になり、これを解決するための努力が続いている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、高電圧トランジスター領域及び低電圧トランジスター／セル領域それぞれの素子隔離膜の突出部によってこれらの領域間に誘発されるＥＦＨ差を改善させて工程の安定性を確保し、素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明は、第１の素子隔離膜間には、第１ゲート酸化膜及び第１ポリシリコン層が形成された高電圧トランジスター領域が、第２の素子隔離膜間には、第２ゲート酸化膜及び第１ポリシリコン層が形成された低電圧トランジスター／セル領域がそれぞれ定義された半導体基板を提供する段階と、前記素子隔離膜を含んだ前記第１ポリシリコン層上に平坦化膜を形成する段階と、前記低電圧トランジスター／セル領域の前記平坦化膜及び前記素子隔離膜の上端部を第１エッチング工程で一定の厚さ除去する段階と、前記高電圧トランジスター領域及び前記低電圧トランジスター／セル領域の前記平坦化膜及び前記素子隔離膜の上端部を第２エッチング工程で除去する段階と、前記素子隔離膜を含んだ前記第１ポリシリコン層上に第２ポリシリコン層を形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【０００９】
前記において、第１及び第２エッチング工程はＨＦ（弗化水素）が添加された酸化物エッチング溶液を用いたウェットエッチング方式で行う。
【００１０】
高電圧トランジスター領域及び低電圧トランジスター／セル領域それぞれの素子隔離膜のＥＦＨ値は第１及び第２エッチング工程によって−１００〜５０Åの間になる。
【発明の効果】
【００１１】
本発明は、高電圧トランジスター領域及び低電圧トランジスター／セル領域それぞれの素子隔離膜の突出部によってこれらの領域間に誘発されるＥＦＨ差を改善させるので、工程の安定性を確保し、素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
【００１３】
図２ないし図４はセルフアラインシャロートレンチアイソレーションスキームを適用する本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００１４】
フラッシュメモリ素子は、セル領域、低電圧トランジスター領域及び高電圧トランジスター領域からなるが、説明の便宜上、ゲート酸化膜の厚さが類似しているセル領域及び低電圧トランジスター領域を一つの領域に括って説明する。
【００１５】
図２ａを参照して、高電圧トランジスター領域ＨＶの半導体基板21上には厚さの厚い高電圧用ゲート酸化膜22Ａ（第１ゲート酸化膜）を形成し、低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬの半導体基板21上には厚さの薄い低電圧／セル用ゲート酸化膜22Ｂ（第２ゲート酸化膜）を形成する。ゲート酸化膜22Ａ及び22Ｂ上にフローティングゲート用第１ポリシリコン層23を形成する。第１ポリシリコン層23上に窒化膜24を形成し、ＳＡ−ＳＴＩ工程で窒化膜24、第１ポリシリコン層23、ゲート酸化膜22Ａ、22Ｂ及び半導体基板21をエッチングして高電圧トランジスター領域ＨＶの半導体基板21及び低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬの半導体基板21に多数の素子隔離用酸化膜26を形成してトレンチ25を十分充填する。素子隔離用酸化膜26はギャップフィリング能力及び絶縁特性に優れた物質、例えばＨＤＰ酸化物を主に用いて形成する。すなわち、第１の素子隔離膜間には、ゲート酸化膜22Ａ及び第１ポリシリコン層23が形成された高電圧トランジスター領域ＨＶが、第２の素子隔離膜間には、ゲート酸化膜22Ｂ及び第１ポリシリコン層が形成された低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬが定義されることとなる。
【００１６】
図２ｂを参照すると、化学的機械的研磨ＣＭＰ工程を高電圧トランジスター領域ＨＶの第１ポリシリコン層23の表面が露出する直前まで行ってトレンチ25内に素子隔離膜260を形成する。図面から分かるように、第１ポリシリコン層23の表面を基準として高電圧トランジスター領域ＨＶに残された窒化膜24及び素子隔離膜260の突出部は、低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬに残された窒化膜24及び素子隔離膜260の突出部と高さ差が出ることが分かる。従来の方法で言及したように、高電圧トランジスター領域ＨＶと素子隔離膜260のＥＦＨ値は低く、低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬのＥＦＨ値は高いから、これらの領域間にＥＦＨ差が出ることになり、これは従来の方法で言及した問題点を誘発させる要因となる。
【００１７】
図３ａを参照すると、残留した窒化膜24を除去し、互いに異なる高さ差を有する素子隔離膜260を含んだ第１ポリシリコン層23の表面に沿ってバッファー酸化膜27を形成し、バッファー酸化膜27上に平坦化膜28を形成する。
【００１８】
前記において、バッファー酸化膜27は平坦化膜28が直接第１ポリシリコン層23に接触する際に発生しうる汚染を防止するために１００Å以下、好ましくは２０〜１００Åの厚さに形成する。一方、バッファー酸化膜27は汚染防止のために形成することが好ましいが、必須的に形成する必要はない。平坦化膜28は流動性及び平坦化特性に優れた物質、例えばＳＯＧ(Spin On Glass)又はＢＰＳＧ(Boron Phosphorous Silicate Glass)などを用いて３００〜８００Åの厚さに形成する。
【００１９】
図３ｂを参照すると、高電圧トランジスター領域ＨＶは覆われ、低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬは開放されたフォトレジストパターン30を平坦化膜28上に形成する。フォトレジストパターン30をエッチングマスクとしたエッチング工程（第１エッチング工程）で低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬの平坦化膜28及び素子隔離膜260を一定の厚さ除去する。
【００２０】
前記において、エッチング工程は、ＨＦが添加された酸化物エッチング溶液を用いたウェットエッチング方式で行い、同一のエッチング条件でＳＯＧ又はＢＰＳＧで形成される平坦化膜28がＨＤＰで形成される素子隔離膜260よりエッチング速度が速い。このエッチング工程中、低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬの素子隔離膜260の上端部が一部除去されてＥＦＨ値が低くなる。
【００２１】
図４ａを参照すると、フォトレジストパターン30を除去（ｓｔｒiｐ）する。その後、全面エッチング (blanket etch) 工程で高電圧トランジスター領域ＨＶ及び低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬの平坦化膜28、バッファー酸化膜27及び素子隔離膜260を除去する。
【００２２】
前記において、フォトレジストパターン30はドライ又はウェット方式で除去する。全面エッチング工程（第２エッチング工程）を第１ポリシリコン層23が露出するまで、ＨＦが添加された酸化物エッチング溶液を用いたウェットエッチング方式で行い、同一のエッチング条件でＳＯＧ又はＢＰＳＧで形成される平坦化膜28が、ＨＤＰで形成される素子隔離膜260よりエッチング速度が速い。このエッチング工程中、低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬの素子隔離膜260の上端部だけでなく、高電圧トランジスター領域ＨＶの素子隔離膜260の上端部も一部除去され、これにより各領域ＨＶ及びＬＶ／ＣＥＬＬの素子隔離膜260のＥＦＨ値が低くなり、高電圧トランジスター領域ＨＶ及び低電圧トランジスター／セル領域ＬＶ／ＣＥＬＬそれぞれの素子隔離膜260のＥＦＨ値が−１００〜５０Åの範囲内になり、これらの領域ＨＶ及びＬＶ／ＣＥＬＬ間のＥＦＨ値の差も殆どなくなる。一方、フォトレジストパターン30をウェット方式で除去する場合、フォトレジストパターン30をエッチングマスクとしたエッチング工程（図３ｂ）、フォトレジストパターン除去工程（図４ａ）及び全面エッチング工程（図４ａ）を一つの装備で連続的に行うことができる。
【００２３】
図４ｂを参照すると、全体領域ＨＶ及びＬＶ／ＣＥＬＬで素子隔離膜260及び第１ポリシリコン層23の表面が段差なく殆ど平坦化を成し、平坦化された表面上にフローティングゲート用第２ポリシリコン層29を形成する。図示してはいないが、その後フローティングゲート用マスクを用いたエッチング工程、誘電体膜形成工程、コントロールゲート用導電層形成工程及びコントロールゲート用マスクを用いたエッチング工程を行って各領域にゲートを形成する。
【図面の簡単な説明】
【００２４】
【図１】従来のフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図２】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図３】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図４】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【符号の説明】
【００２５】
ＬＶ／ＣＥＬＬ …低電圧トランジスター／セル領域
ＨＶ  …高電圧トランジスター領域
11    …半導体基板
12Ａ  …高電圧用ゲート酸化膜
12Ｂ  …セル用ゲート酸化膜
13    …第１ポリシリコン層
15    …素子隔離用トレンチ
19    …第２ポリシリコン層
21    …半導体基板
22Ａ  …高電圧用ゲート酸化膜
22Ｂ  …低電圧／セル用ゲート酸化膜
23    …第１ポリシリコン層
24    …窒化膜
25    …トレンチ
26    …素子隔離用酸化膜
27    …バッファー酸化膜
28    …平坦化膜
29    …第２ポリシリコン層
30    …フォトレジストパターン
160   …素子隔離膜
260   …素子隔離膜
【図１】
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【図２】
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【図３】
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【図４】
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