(57)【要約】【課題】差動増幅回路において、直流オフセットの影響を抑えつつ、交流の入力信号に対しては高い利得を得る。【解決手段】第１トランジスタＭ１および第２トランジスタＭ２は差動増幅回路の入力段である差動対を構成し、それぞれのソース端子は共に定電流源Ｉｂの一端に接続される。第３トランジスタＭ３および第４トランジスタＭ４はカレントミラー回路を構成し、それらの各ドレイン端子は、それぞれ第１トランジスタのドレイン端子および第２トランジスタのドレイン端子に接続される。第１トランジスタＭ１のドレイン端子と第２トランジスタＭ２のドレイン端子との間には、直流信号に対してはインピーダンスが低く、交流信号に対してはインピーダンスが高くなるインピーダンス回路Ｚが接続される。【選択図】        図１
2005020513.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタおよび第２トランジスタを有する差動対と、
前記第１トランジスタの第１接続端子および前記第２トランジスタの第１接続端子が同一端に接続された定電流源と、
前記第１トランジスタの第２接続端子に接続した第３トランジスタおよび前記第２トランジスタの第２接続端子に接続した第４トランジスタを有するカレントミラー回路と、
前記第１トランジスタの第２接続端子と前記第２トランジスタの第２接続端子との間に接続され、直流信号に対する場合に比べて交流信号に対してはインピーダンスが高いインピーダンス回路を備える
ことを特徴とする差動増幅回路。
【請求項２】
請求項１に記載の差動増幅回路であって、
前記インピーダンス回路は、インダクタ素子を含む
ことを特徴とする差動増幅回路。
【請求項３】
請求項１に記載の差動増幅回路であって、
前記インピーダンス回路は、
所定の周波数帯の交流信号に対して共振する共振回路である
ことを特徴とする差動増幅回路。
【請求項４】
請求項３に記載の差動増幅回路であって、
前記共振回路は、互いに並列に接続されたインダクタ素子および容量素子を含む
ことを特徴とする差動増幅回路。
【請求項５】
請求項１から請求項４のいずれかに記載の差動増幅回路を複数個カスケード接続した差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅回路に関するものである。
【０００２】
【従来の技術】
差動増幅回路は一般的に、２つのトランジスタから成る差動対、当該差動対を流れる電流を一定に保つための定電流源、および差動対を構成する各トランジスタ（以下「差動対トランジスタ」）に流れる電流変動を電圧信号に変換するための負荷抵抗を有する。
【０００３】
そのような従来の差動増幅回路の動作を説明する。まず、２つの差動対トランジスタの制御端子には、差動入力信号を構成する第１および第２の入力信号がそれぞれ入力される。差動対を流れる電流（即ち、２つの差動対トランジスタを流れる電流の和）は定電流源によって一定に保たれるため、結果として、差動対トランジスタそれぞれを流れる電流は、第１の入力信号と第２の入力信号との電圧差に応じて増減することとなる。その電流変動は負荷抵抗によって電圧信号に変換され出力される。つまり差動増幅回路は、差動対に入力される第１の入力信号と第２の入力信号との電圧差を増幅するように動作する。
【０００４】
ここで、差動対トランジスタの相互コンダクタンスをｇｍ、負荷抵抗の抵抗値をＲｃとすると、差動増幅回路の利得Ａは、
Ａ＝ｇｍ・Ｒｃ
となる。
【０００５】
よって、差動増幅回路で高利得を得るためには高インピーダンスの負荷を使用すればよい。そのような負荷としては、例えばカレントミラー回路が使用される。カレントミラー回路は、内部インピーダンスが非常に大きい一種の定電流回路として扱うことができる。従って、カレントミラー回路を差動増幅回路の負荷として使用することにより、非常に大きな利得を得ることができる。
【０００６】
また、負荷としてカレントミラー回路を用いた差動増幅回路において、２つの差動対トランジスタのコレクタ間に接続した負荷抵抗をさらに備えた構成もある（特許文献１）。この場合、当該負荷抵抗には理論的に交流成分のみが流れ、直流成分はカレントミラー回路に吸収される。よって、出力信号には直流成分が重畳せず交流成分のみが現れる。
【０００７】
【特許文献１】
特開平６−２２４６５７号公報（第３−４頁、第１−５図）
【０００８】
【発明が解決しようとする課題】
負荷としてカレントミラー回路を用いた差動増幅回路において、２つの差動対トランジスタ間、或いはカレントミラー回路を構成する２つのトランジスタ間における特性のミスマッチに起因して直流オフセットが生じる場合がある。その場合、当該差動増幅回路の利得が非常に大きいため、当該直流オフセットが高利得で増幅されてしまい、出力電圧（出力信号）が所望のバイアスポイントにならないという問題が生じる。
【０００９】
例えば上記特許文献１の差動増幅回路において、２つの差動対トランジスタのコレクタ間に接続される負荷抵抗の抵抗値を小さくすれば、上記直流オフセットの影響を小さく抑えることができるものと考えられる。しかし、当該負荷抵抗は差動増幅回路の出力インピーダンスに対して並列に接続されているため、その抵抗値を小さくすると回路の利得が下がってしまう。
【００１０】
本発明は以上のような課題を解決するためになされたものであり、直流オフセットの影響を抑えつつ、交流の入力信号に対しては高い利得を得ることが可能な差動増幅回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る差動増幅回路は、第１トランジスタおよび第２トランジスタから成る差動対と、前記第１トランジスタの第１接続端子および前記第２トランジスタの第１接続端子が同一端に接続された定電流源と、前記第１トランジスタの第２接続端子に接続した第３トランジスタおよび前記第２トランジスタの第２接続端子に接続した第４トランジスタから成るカレントミラー回路と、前記第１トランジスタの第２接続端子と前記第２トランジスタの第２接続端子との間に接続され、直流信号に対してはインピーダンスが低く、交流信号に対してはインピーダンスが高いインピーダンス回路を備える。
【００１２】
【発明の実施の形態】
＜実施の形態１＞
図１は本発明の実施の形態１に係る差動増幅回路を示す回路図であり、差動入力、シングル出力型の差動増幅回路を示している。ｎＭＯＳトランジスタである第１トランジスタＭ１および第２トランジスタＭ２は、差動増幅回路の入力段である差動対を構成している。第１トランジスタＭ１および第２トランジスタＭ２のゲート端子（制御端子）は、差動増幅回路の信号入力端子として機能する。第１トランジスタＭ１および第２トランジスタＭ２のソース端子（第１接続端子）は、共に定電流源Ｉｂの一端に接続される。定電流源Ｉｂの他端は接地される。
【００１３】
ｐＭＯＳトランジスタである第３トランジスタＭ３および第４トランジスタＭ４は、ゲート端子同士が接続されカレントミラー回路を構成している。第３トランジスタＭ３のドレイン端子は第１トランジスタのドレイン端子（第２接続端子）に接続され、第４トランジスタＭ４のドレイン端子は第２トランジスタのドレイン端子（第２接続端子）に接続される。第３トランジスタＭ３および第４トランジスタＭ４のソース端子は、共に電源Ｖｄｄに接続される。このように当該差動増幅回路は、第３トランジスタＭ３および第４トランジスタＭ４から成るカレントミラー回路を能動負荷として有している。
【００１４】
本発明においては、第１トランジスタＭ１のドレイン端子と第２トランジスタＭ２のドレイン端子との間に、所定のインピーダンス回路Ｚが接続される。本実施の形態において、このインピーダンス回路Ｚは、直流信号に対してはインピーダンスが低く、交流信号に対してはインピーダンスが高くなるように動作するものである。
【００１５】
本実施の形態に係る差動増幅回路の動作を説明する。差動増幅回路の信号入力端子（第１トランジスタＭ１および第２トランジスタＭ２のゲート端子）には、差動入力信号がそれぞれ入力される。ここで、当該差動入力信号のうち、第１トランジスタＭ１のゲート端子への入力を第１入力信号Ｖｉｎ１、第２トランジスタＭ２のゲート端子への入力を第２入力信号Ｖｉｎ２とする。
【００１６】
差動対には定電流源Ｉｂが接続されているため、当該差動対を流れる電流、即ち第１トランジスタＭ１および第２トランジスタＭ２を流れる電流の和は一定である。そのため、例えば第１トランジスタＭ１を流れる電流がΔＩだけ増えると、第２トランジスタＭ２を流れる電流がΔＩだけ減少するように動作する。その結果、第１トランジスタＭ１および第２トランジスタＭ２それぞれを流れる電流は、第１入力信号Ｖｉｎ１と第２入力信号Ｖｉｎ２との電圧差の変化に応じて増減する。この電流の増減は第１トランジスタＭ１、第２入力信号Ｖｉｎ２それぞれのドレイン端子の電圧を変化させ、出力信号Ｖｏｕｔが得られる。つまり、当該差動増幅回路は、第１入力信号Ｖｉｎ１と第２入力信号Ｖｉｎ２との電圧差の変動を増幅した出力信号Ｖｏｕｔを出力する。
【００１７】
本実施の形態においては、インピーダンス回路Ｚが差動増幅回路の出力インピーダンスに対して並列に接続されている。上記のように当該インピーダンス回路Ｚは、直流信号に対してはインピーダンスが低く、交流信号に対してはインピーダンスが高くなるように動作するので、当該差動増幅回路は、直流成分に対しては利得が小さく、交流成分に対しては利得が大きくなる。即ち、直流オフセットに対しては利得が小さいので、出力信号Ｖｏｕｔには直流オフセットの影響を受けにくくなる。また、交流的に変化する第１入力信号Ｖｉｎ１および第２入力信号Ｖｉｎ２に対しては高い利得を得ることができる。従って、利得の大きい出力信号Ｖｏｕｔを所望のバイアスポイントにすることが容易になる。
【００１８】
本実施の形態に係るインピーダンス回路Ｚとしては、インダクタ素子が挙げられる。図２は実施の形態１に係る差動増幅回路の具体例を示す図であり、図１におけるインピーダンス回路Ｚをインダクタ素子Ｌにより構成したものである。この回路の動作は以上の説明と同様である。インピーダンス回路Ｚをインダクタ素子Ｌで構成した場合、直流利得は理論的に０となるので直流オフセットの影響は受けない。そして入力信号の周波数が高い程、インダクタ素子Ｌのインピーダンスは大きくなり、差動増幅回路の利得は大きくなる。なお、実際のインダクタ素子は自己共振周波数が存在するため、入力信号の周波数がある程度高くなると逆にインピーダンス値が小さくなって差動増幅回路の利得が下がってくることも考えられるが、極端に利得が低下しなければ本発明の主旨から逸脱するものではない。
【００１９】
以上の説明においては、差動対およびカレントミラー回路をＭＯＳトランジスタで構成した例を示したが、それに代えてバイポーラトランジスタにより構成することも可能である。また図１、図２の構成とは反対に、差動対をｐＭＯＳトランジスタで構成し、カレントミラー回路をｎＭＯＳトランジスタで構成することも可能であることは明らかである（バイポーラトランジスタを用いる場合も同様に、差動対およびカレントミラー回路のそれぞれを、ｎｐｎ型トランジスタおよびｐｎｐ型トランジスタの何れで構成してもよい）。さらに、負荷となるカレントミラー回路としては、例えばカスコード型のカレントミラー回路等、図１、図２に示した以外のものを使用してもよい。
【００２０】
＜実施の形態２＞
実施の形態２に係る差動増幅回路の回路構成は、上で示した図１と同様である。但し、本実施の形態に係るインピーダンス回路Ｚは、直流信号に対してはインピーダンスが低く、所定の周波数帯の交流信号に対してはインピーダンスが高くなる共振回路である。即ち、当該差動増幅回路は、直流成分に対しては利得が小さく、交流成分に対しては所定の周波数帯で特に利得が大きくなる。
【００２１】
従って、本実施の形態によれば、出力信号Ｖｏｕｔは直流オフセットの影響を受けにくくなると共に、所定の周波数帯の第１入力信号Ｖｉｎ１および第２入力信号Ｖｉｎ２に対しては高い利得を得ることができる。なお、差動増幅回路における信号増幅の動作は実施の形態１と同様であるので、ここでの説明は省略する。
【００２２】
本実施の形態に係るインピーダンス回路Ｚである共振回路としては、互いに並列接続したインダクタ素子および容量素子が挙げられる。図３は実施の形態２に係る差動増幅回路の具体例を示す図であり、図１におけるインピーダンス回路Ｚを、インダクタ素子Ｌ１および容量素子Ｃ１によって構成したものである。インダクタ素子Ｌ１と容量素子Ｃ１とは互いに並列に接続され、特定の共振周波数でインピーダンスが高くなる共振回路を構成している。
【００２３】
この構成によれば、直流利得は０となるので直流オフセットの影響は受けない。そして入力信号の周波数が共振回路の共振周波数の場合、当該共振回路のインピーダンスは大きくなり、差動増幅回路の利得は大きくなる。よって、インダクタ素子Ｌ１のリアクタンスおよび容量素子Ｃ１のキャパシタンスを調整し、共振回路の共振周波数を第１入力信号Ｖｉｎ１および第２入力信号Ｖｉｎ２の動作周波数帯に設定することにより、直流オフセットの影響を抑えつつ、第１入力信号Ｖｉｎ１および第２入力信号Ｖｉｎ２に対しては高利得を得ることができる。従って、特定の動作周波数の入力信号に対し、利得の大きい出力信号Ｖｏｕｔを所望のバイアスポイントにすることが容易になる。
【００２４】
＜実施の形態３＞
差動増幅回路の利得を高める目的で、複数個の差動増幅回路をカスケード接続することが考えられる。従来の差動増幅回路をカスケード接続すると直流利得がさらに増大され、直流オフセットの影響がより顕著に現れてしまう。また、例えばインダクタ負荷の差動増幅回路をカスケード接続した場合、カスケード接続された個々の差動増幅回路の出力ノードが電源ノードとして働き、次段の差動増幅回路の入力段の差動対トランジスタに高い電圧が印加される場合があり、差動対トランジスタに高耐圧のものを使用する必要が生じる。
【００２５】
実施の形態３においては、上記実施の形態１あるいは実施の形態２の差動増幅回路を複数個カスケード接続した構成を有する差動増幅回路を提案する。即ち、本実施の形態に係る差動増幅回路は図４のような構成となる。同図において参照符号Ａ１〜Ａ３は、それぞれ実施の形態１あるいは実施の形態２の差動増幅回路である。なお、図１〜図３では、差動増幅回路の出力はシングル出力として説明したが、図４の差動増幅回路Ａ１およびＡ２のように差動出力する場合は、第１トランジスタＭ１および第２トランジスタＭ２両方のドレイン端子から出力信号を得る（即ち、インピーダンス回路Ｚの両端が出力ノードとなる）。
【００２６】
本実施の形態によれば、実施の形態１，２よりも更に高利得な差動増幅回路を得ることができる。また、それぞれの差動増幅回路Ａ１，Ａ２，Ａ３は直流利得が小さいため、カスケード接続しても直流利得の増大の問題は抑えられる。さらに、差動増幅回路Ａ１，Ａ２，Ａ３の負荷は内部インピーダンスの高いカレントミラー回路であるので、例えば差動増幅回路Ａ１やＡ２の出力ノードは次段の差動増幅回路の入力段トランジスタ（第１トランジスタＭ１あるいは第２トランジスタＭ２）のゲート−ソース間電圧によって適切にバイアスされる。よって、当該入力段のトランジスタの耐圧特性は問題とならない。
【００２７】
なお、図４においては３つの差動増幅回路をカスケード接続した例を示したが、本発明においてカスケード接続される差動増幅回路の数は３つに限られるものでないことは言うまでも無い。
【００２８】
【発明の効果】
以上説明したように本発明に係る差動増幅回路は、直流信号に対しては利得が小さく、交流信号に対してのみ利得が大きくなる。即ち、直流オフセットに対しては利得が小さくなるので、出力は直流オフセットの影響を受けにくくなる。また、交流的に変化する入力信号対しては高い利得を得ることができる。従って、利得の大きい出力信号を所望のバイアスポイントにすることが容易になる。また、当該差動増幅回路はカスケード接続しての使用に対応可能であり、それによりさらに高い利得を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係る差動増幅回路を示す回路図である。
【図２】実施の形態１に係る差動増幅回路の具体例を示す回路図である。
【図３】実施の形態２に係る差動増幅回路の具体例を示す回路図である。
【図４】実施の形態３に係る差動増幅回路の構成を示す図である。
【符号の説明】
Ｍ１  第１トランジスタ、Ｍ２  第２トランジスタ、Ｍ３  第３トランジスタ、Ｍ４  第４トランジスタ、Ｚ  インピーダンス回路、Ｌ，Ｌ１  インダクタ素子、Ｃ１  容量素子、Ｉｂ  定電流源、Ｖｄｄ  電源。
【図１】
2005020513.tif 000003
【図２】
2005020513.tif 000004
【図３】
2005020513.tif 000005
【図４】
2005020513.tif 000006