(57)【要約】【課題】  選択トランジスタの拡散層とコンタクトとが電気的に良好に接続され、かつ、メモリセルトランジスタの拡散層の表面がエッチングから保護された、信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。【解決手段】  不揮発性半導体記憶装置の製造方法において、Ｐ型シリコン基板１の素子分離領域に素子分離膜を形成する工程と、浮遊ゲート電極６と制御ゲート電極８とを有する積層ゲート、選択トランジスタの選択ゲート電極、Ｎ型拡散層３、４、１０、高電圧系トランジスタのゲート電極、および、高電圧系トランジスタのＬＤＤ層を形成する領域を覆って、マスク材を形成する工程と、このマスク材をエッチングマスクとして素子分離絶縁膜をエッチングする工程と、このマスク材をマスクとしてＰ型シリコン基板１の上部にＮ型の不純物を注入する工程とを具備することを特徴としている。【選択図】  図２
2005235891.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の素子領域と前記第１および第２の素子領域を分離する素子分離領域とを有する第１導電型の半導体基板と、
前記第１の素子領域において、前記半導体基板の上部に第２導電型の第１および第２の拡散層が互いに離間して設けられ、この第１の拡散層と第２の拡散層との間において、浮遊ゲート電極と制御ゲート電極とを有する積層ゲートが前記半導体基板上に第１の絶縁膜を介して設けられたメモリセルトランジスタを、少なくとも１つ有するメモリセルユニットと、
前記第１の素子領域において、前記半導体基板の上部に第２導電型の第３および第４の拡散層が互いに離間して設けられ、この第３の拡散層と第４の拡散層との間において前記半導体基板上に前記第１の絶縁膜を介して選択ゲート電極が設けられ、前記第３の拡散層が前記メモリセルユニットに直列に接続された選択トランジスタと、
前記選択トランジスタの前記第４の拡散層の上面に接して設けられたコンタクトと、
前記半導体基板の前記素子分離領域に設けられ、その前記第４の拡散層に隣接する領域の上面の高さが前記第１の絶縁膜の上面の高さよりも低い素子分離絶縁膜と、
前記第２の素子領域において、前記半導体基板の上部に第２導電型の第５および第６の拡散層が互いに離間して設けられ、前記第５の拡散層と前記第６の拡散層との間において、前記第１の絶縁膜よりも厚い第２の絶縁膜を介して前記半導体基板上にゲート電極が設けられ、前記第５および第６の拡散層のうちの前記ゲート電極に隣接する領域を覆って前記第２の絶縁膜が設けられた周辺トランジスタとを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１および第２の素子領域と前記第１および第２の素子領域を分離する素子分離領域とを有する第１導電型の半導体基板と、
前記第１の素子領域において、前記半導体基板の上部に第２導電型の第１および第２の拡散層が互いに離間して設けられ、この第１の拡散層と第２の拡散層との間において、浮遊ゲート電極と制御ゲート電極とを有する積層ゲートが前記半導体基板上に第１の絶縁膜を介して設けられたメモリセルトランジスタを、少なくとも１つ有するメモリセルユニットと、
前記第１の素子領域において、前記半導体基板の上部に第２導電型の第３および第４の拡散層が互いに離間して設けられ、この第３の拡散層と第４の拡散層との間において前記半導体基板上に前記第１の絶縁膜を介して選択ゲート電極が設けられ、前記第３の拡散層が前記メモリセルユニットに直列に接続された選択トランジスタと、
前記選択トランジスタの前記第４の拡散層の上面に接して設けられたコンタクトと、
前記半導体基板の前記素子分離領域に設けられ、その前記第４の拡散層に隣接する領域の上面の高さが前記第１の絶縁膜の上面の高さよりも低い素子分離絶縁膜と、
前記第２の素子領域において、前記半導体基板の上部に第２導電型の第５および第６の拡散層が互いに離間して設けられ、前記第５の拡散層と前記第６の拡散層との間において、前記第５の拡散層よりも不純物濃度が低い第２導電型の第７の拡散層が前記第５の拡散層に接して設けられ、前記第５の拡散層と前記第６の拡散層との間において、前記第６の拡散層よりも不純物濃度が低い第２導電型の第８の拡散層が前記第６の拡散層に接して設けられ、前記第７の拡散層と前記第８の拡散層との間において、前記第１の絶縁膜よりも厚い第２の絶縁膜を介して前記半導体基板上にゲート電極が設けられ、前記第７および第８の拡散層を覆って前記第２の絶縁膜が設けられた周辺トランジスタとを具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】
第１および第２の素子領域と前記第１および第２の素子領域を分離する素子分離領域とを有する第１導電型の半導体基板において、前記素子分離領域に素子分離絶縁膜を形成する工程と、
前記第１の素子領域において、前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第２の素子領域において、前記半導体基板上に前記第１の絶縁膜よりも厚い第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、浮遊ゲート電極と制御ゲート電極とを有する積層ゲートを形成する工程と、
前記第１の絶縁膜上に、前記積層ゲートに離間して選択ゲート電極を形成する工程と、
前記第２の絶縁膜上に、ゲート電極を形成する工程と、
前記第１の素子領域において、前記半導体基板の上部に前記積層ゲートを挟んで第２導電型の第１および第２の拡散層を形成する工程と、
前記第１の素子領域において、前記半導体基板の上部に前記選択ゲート電極を挟んで第２導電型の第３および第４の拡散層を形成する工程と、
前記第２の素子領域において、前記半導体基板の上部に前記ゲート電極を挟んで第２導電型の第５および第６の拡散層を形成する工程と、
前記第４の拡散層上の前記第１の絶縁膜、前記第５および第６の拡散層のうちの前記ゲート電極から離間した領域上の前記第２の絶縁膜、および、前記素子分離絶縁膜をエッチングする工程と、
前記第４の拡散層、および、前記第５および第６の拡散層のうちの前記ゲート電極から離間した領域に、第２導電型の不純物を注入する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記積層ゲート、前記第１の拡散層、前記第２の拡散層、前記第３の拡散層、前記ゲート電極、および、前記第５および第６の拡散層のうちの前記ゲート電極に隣接する領域を覆って、前記第１および第２の絶縁膜上にマスク材を形成する工程を更に具備し、
前記第１の絶縁膜、前記第２の絶縁膜および前記素子分離絶縁膜をエッチングする工程において、前記マスク材をマスクとして、前記第１の絶縁膜、前記第２の絶縁膜および前記素子分離絶縁膜をエッチングし、
前記第２導電型の不純物を注入する工程において、前記マスク材をマスクとして、前記第２導電型の不純物を注入することを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１の絶縁膜、前記第２の絶縁膜および前記素子分離絶縁膜をエッチングする工程と、前記第２導電型の不純物を注入する工程との後に、前記選択ゲート電極のうち、少なくとも前記第４の拡散層に隣接する部分を覆って第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を覆って、前記前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第４の拡散層の上面に達するコンタクト孔を前記選択ゲート電極に対して自己整合的に形成する工程と、
前記コンタクト孔の内部に導電性材料を充填することで、前記第４の拡散層の上面に接してコンタクトを形成する工程とを更に具備することを特徴とする請求項３または４のいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体記憶装置のうち、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）は、書き込みや消去のために１０〜２０Ｖ程度の電圧が必要である。一方、インターフェイスやロジック部は、例えば１〜５Ｖで駆動される。このような不揮発性半導体記憶装置では、１０〜２０Ｖ程度の電圧を扱う高電圧系回路と１〜５Ｖ程度の電圧を扱う低電圧系回路とが同一の半導体チップ上に混在する。これは、高電圧系用トランジスタと低電圧用トランジスタとは、一般に耐圧や駆動能力において要求される性能を両立させることができないためである。このことは、ＥＥＰＲＯＭとロジックＬＳＩとを混載した半導体チップなどでも同様である。
【０００３】
この従来の不揮発性半導体記憶装置の製造方法について図１１乃至１４を参照しながら説明する。図１１乃至１４は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。なお、ここでは、メモリセル形成領域ＭＣＲにメモリセルユニットを形成し、低電圧系トランジスタ形成領域ＬＶＲに低電圧系トランジスタを形成し、高電圧系トランジスタ形成領域ＨＶＲに高電圧系トランジスタを形成する場合を説明する。
【０００４】
まず、Ｐ型シリコン基板１の素子分離領域にトレンチ溝を形成し、このトレンチ溝の内部に素子分離絶縁膜（図示せず）を充填する。続いて、Ｐ型シリコン基板１０１上の素子領域において、メモリセル形成領域ＭＣＲおよび低電圧系トランジスタ形成領域ＬＶＲには薄いゲート絶縁膜１０２を形成し、高電圧系トランジスタ形成領域ＨＶＲには厚いゲート絶縁膜１０３を形成する。
【０００５】
次に、メモリセル形成領域ＭＣＲにおいて、浮遊ゲート電極１０４、ゲート間絶縁膜１０５、制御ゲート電極１０６およびゲートキャップ膜１０７をゲート絶縁膜１０２上に順次に積層し、積層ゲートを形成する。また、メモリセル形成領域ＭＣＲにおいて、選択ゲート電極１０８、ゲート間絶縁膜１０９、選択ゲート電極１１０およびゲートキャップ膜１１１をゲート絶縁膜１０２上に順次に積層し、選択トランジスタの選択ゲート電極を形成する。更に、低電圧系トランジスタ形成領域ＬＶＲにおいて、ゲート電極１１２、１１３、ゲートキャップ膜１１４をゲート絶縁膜１０２上に順次に積層し、低電圧系トランジスタのゲート電極を形成する。更に、高電圧系トランジスタ形成領域ＨＶＲにおいて、ゲート電極１１５、１１６、ゲートキャップ膜１１７をゲート絶縁膜１０３上に順次に積層し、高電圧系トランジスタのゲート電極を形成する。
【０００６】
次に、図１１に示すように、ゲートキャップ膜１０７、１１１、１１４、１１７をエッチングマスクとして素子分離絶縁膜およびゲート絶縁膜１０２、１０３をエッチングする。
【０００７】
次に、図１２に示すように、積層ゲートの側壁および露出したＰ型シリコン基板１０１の上面に、ゲートバリア膜１１８を形成する。そして、積層ゲートをマスクとしてイオン注入を行い、低濃度のＮ型拡散層を形成する。この工程により、Ｎ型拡散層１１９、１２０、１２１、１２２、ＬＤＤ拡散層１２３、１２４、１２５、１２６がＰ型シリコン基板１０１の上部に形成される。
【０００８】
次に、図１３に示すように、周辺トランジスタ領域（低電圧系トランジスタ形成領域ＬＶＲおよび高電圧系トランジスタ形成領域ＨＶＲ）において高濃度のＮ型拡散層を形成する領域、および、Ｎ型拡散層１２１の上面が開口するようにフォトリソグラフィーによりレジストをパターニングし、このレジストをマスクとしたイオン注入を行うことにより、高濃度のＮ型拡散層を形成する。この工程により、Ｎ型拡散層１２１に更に不純物が注入され、また、周辺トランジスタ領域において、Ｎ型拡散層１２７、１２８、１２９、１３０がＰ型シリコン基板１０１の上部に形成される。
【０００９】
そして、この後、既知の手法により、コンタクトバリア膜１３１および層間絶縁膜１３２の形成、コンタクトホールの形成、および、ビット線コンタクト１３３およびビット線１３４の形成を順次行うことにより、図１４に示すような従来の不揮発性半導体記憶装置が完成する。
【００１０】
素子分離絶縁膜の上面がＮ型拡散層１２１の上面よりも高い場合に、ゲートバリア膜１１８およびコンタクトバリア膜１３１を堆積すると、素子分離絶縁膜とＮ型拡散層１２１との段差部分においてゲートバリア膜１１８およびコンタクトバリア膜１３１が厚く堆積される。すると、層間絶縁膜１３２のエッチングによりコンタクト孔を形成する際に、素子分離絶縁膜とＮ型拡散層１２１との段差部分に堆積されたゲートバリア膜１１８およびコンタクトバリア膜１３１が十分に除去されず、素子分離絶縁膜の両側の側面にゲートバリア膜１１８およびコンタクトバリア膜１３１がスペーサ状に残存する。すると、ビット線コンタクト１３３とＮ型拡散層１２１との接触面積が著しく減少し、セル電流の実効的な低下を招いてしまう。
【００１１】
しかしながら、この従来の不揮発性半導体記憶装置の製造方法においては、ゲートバリア膜１１８およびコンタクトバリア膜１３１を形成する前に、予め素子分離絶縁膜をエッチングしている。つまり、素子分離絶縁膜とＮ型拡散層１２１との段差を低くし、素子分離絶縁膜の側面にスペーサ状に残存するゲートバリア膜１１８およびコンタクトバリア膜１３１の量を少なくしている。このため、従来の不揮発性半導体記憶装置の製造方法は、ビット線コンタクト１３３とＮ型拡散層１２１との接触面積を大きくし、ビット線コンタクト１３３とＮ型拡散層１２１との電気的に良好な接続状態を得ることができる。
【特許文献１】特開２００２−５７２３０号公報（第１４頁、図７）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記従来の不揮発性半導体記憶装置の製造方法において、ゲート絶縁膜１０２、１０３のエッチングは、Ｐ型シリコン基板１０１はエッチングせずにゲート絶縁膜１０２、１０３のみエッチングされるような条件で行われる。しかしながら、このときの選択比を十分に確保することは一般に難しく、このため、ゲート絶縁膜１０２、１０３のエッチングに際して、Ｐ型シリコン基板１０１の表面も若干エッチングされてしまう。このＰ型シリコン基板１０１の表面のエッチングは、特に、ゲート絶縁膜が薄いメモリセル形成領域ＭＣＲおよび低電圧系トランジスタ形成領域ＬＶＲにおいて顕著である。それは、ゲート絶縁膜のエッチング量は、膜厚の厚いゲート絶縁膜１０３を除去するように調整されるため、ゲート絶縁膜１０３よりも薄いゲート絶縁膜１０２が設けられたメモリセル形成領域ＭＣＲおよび低電圧系トランジスタ形成領域ＬＶＲでは、その分よけいにＰ型シリコン基板１０１がエッチングされるためである。
【００１３】
メモリセル形成領域ＭＣＲにおいてＰ型シリコン基板１０１の表面がエッチングされると、結晶欠陥の発生源となったり、重金属汚染が入りやすくなったりしてしまう。このため、従来の不揮発性半導体記憶装置の製造方法では、信頼性の高い不揮発性半導体記憶装置を提供することができなかった。
【００１４】
本発明は、以上の背景からなされたものであり、選択トランジスタの拡散層とコンタクトとが電気的に良好に接続され、かつ、メモリセルトランジスタの拡散層の表面がエッチングから保護された、信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明に係る不揮発性半導体記憶装置は、第１および第２の素子領域と前記第１および第２の素子領域を分離する素子分離領域とを有する第１導電型の半導体基板と、前記第１の素子領域において、前記半導体基板の上部に第２導電型の第１および第２の拡散層が互いに離間して設けられ、この第１の拡散層と第２の拡散層との間において、浮遊ゲート電極と制御ゲート電極とを有する積層ゲートが前記半導体基板上に第１の絶縁膜を介して設けられたメモリセルトランジスタを、少なくとも１つ有するメモリセルユニットと、前記第１の素子領域において、前記半導体基板の上部に第２導電型の第３および第４の拡散層が互いに離間して設けられ、この第３の拡散層と第４の拡散層との間において前記半導体基板上に前記第１の絶縁膜を介して選択ゲート電極が設けられ、前記第３の拡散層が前記メモリセルユニットに直列に接続された選択トランジスタと、前記選択トランジスタの前記第４の拡散層の上面に接して設けられたコンタクトと、前記半導体基板の前記素子分離領域に設けられ、その前記第４の拡散層に隣接する領域の上面の高さが前記第１の絶縁膜の上面の高さよりも低い素子分離絶縁膜と、前記第２の素子領域において、前記半導体基板の上部に第２導電型の第５および第６の拡散層が互いに離間して設けられ、前記第５の拡散層と前記第６の拡散層との間において、前記第１の絶縁膜よりも厚い第２の絶縁膜を介して前記半導体基板上にゲート電極が設けられ、前記第５および第６の拡散層のうちの前記ゲート電極に隣接する領域を覆って前記第２の絶縁膜が設けられた周辺トランジスタとを具備することを特徴としている。
【００１６】
また、本発明に係る不揮発性半導体記憶装置は、第１および第２の素子領域と前記第１および第２の素子領域を分離する素子分離領域とを有する第１導電型の半導体基板と、前記第１の素子領域において、前記半導体基板の上部に第２導電型の第１および第２の拡散層が互いに離間して設けられ、この第１の拡散層と第２の拡散層との間において、浮遊ゲート電極と制御ゲート電極とを有する積層ゲートが前記半導体基板上に第１の絶縁膜を介して設けられたメモリセルトランジスタを、少なくとも１つ有するメモリセルユニットと、前記第１の素子領域において、前記半導体基板の上部に第２導電型の第３および第４の拡散層が互いに離間して設けられ、この第３の拡散層と第４の拡散層との間において前記半導体基板上に前記第１の絶縁膜を介して選択ゲート電極が設けられ、前記第３の拡散層が前記メモリセルユニットに直列に接続された選択トランジスタと、前記選択トランジスタの前記第４の拡散層の上面に接して設けられたコンタクトと、前記半導体基板の前記素子分離領域に設けられ、その前記第４の拡散層に隣接する領域の上面の高さが前記第１の絶縁膜の上面の高さよりも低い素子分離絶縁膜と、前記第２の素子領域において、前記半導体基板の上部に第２導電型の第５および第６の拡散層が互いに離間して設けられ、前記第５の拡散層と前記第６の拡散層との間において、前記第５の拡散層よりも不純物濃度が低い第２導電型の第７の拡散層が前記第５の拡散層に接して設けられ、前記第５の拡散層と前記第６の拡散層との間において、前記第６の拡散層よりも不純物濃度が低い第２導電型の第８の拡散層が前記第６の拡散層に接して設けられ、前記第７の拡散層と前記第８の拡散層との間において、前記第１の絶縁膜よりも厚い第２の絶縁膜を介して前記半導体基板上にゲート電極が設けられ、前記第７および第８の拡散層を覆って前記第２の絶縁膜が設けられた周辺トランジスタとを具備することを特徴としている。
【００１７】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、第１および第２の素子領域と前記第１および第２の素子領域を分離する素子分離領域とを有する第１導電型の半導体基板において、前記素子分離領域に素子分離絶縁膜を形成する工程と、前記第１の素子領域において、前記半導体基板上に第１の絶縁膜を形成する工程と、前記第２の素子領域において、前記半導体基板上に前記第１の絶縁膜よりも厚い第２の絶縁膜を形成する工程と、前記第１の絶縁膜上に、浮遊ゲート電極と制御ゲート電極とを有する積層ゲートを形成する工程と、前記第１の絶縁膜上に、前記積層ゲートに離間して選択ゲート電極を形成する工程と、前記第２の絶縁膜上に、ゲート電極を形成する工程と、前記第１の素子領域において、前記半導体基板の上部に前記積層ゲートを挟んで第２導電型の第１および第２の拡散層を形成する工程と、前記第１の素子領域において、前記半導体基板の上部に前記選択ゲート電極を挟んで第２導電型の第３および第４の拡散層を形成する工程と、前記第２の素子領域において、前記半導体基板の上部に前記ゲート電極を挟んで第２導電型の第５および第６の拡散層を形成する工程と、前記第４の拡散層上の前記第１の絶縁膜、前記第５および第６の拡散層のうちの前記ゲート電極から離間した領域上の前記第２の絶縁膜、および、前記素子分離絶縁膜をエッチングする工程と、前記第４の拡散層、および、前記第５および第６の拡散層のうちの前記ゲート電極から離間した領域に、第２導電型の不純物を注入する工程とを具備することを特徴としている。
【発明の効果】
【００１８】
本発明によれば、選択トランジスタの拡散層とコンタクトとが電気的に良好に接続され、かつ、メモリセルトランジスタの拡散層の表面がエッチングから保護された、信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明に係る不揮発性半導体記憶装置およびその製造方法についての実施例を図１乃至１０を参照しながら説明する。なお、本実施例においては、不揮発性半導体記憶装置としてＮＡＮＤ型不揮発性半導体記憶装置を例に挙げて説明する。
【００２０】
まず、本実施例に係る不揮発性半導体記憶装置のメモリセルアレイの構造について図１乃至３を参照しながら説明する。図１は、本実施例に係る不揮発性半導体記憶装置のメモリセルアレイの構造を示す平面図であり、図２は、図１に示されたメモリセルアレイのＡ−Ａ線に沿った断面図である。
【００２１】
Ｐ型シリコン基板１の上部において素子領域２を取り囲んで素子分離領域が設けられ、この素子分離領域には素子分離用のトレンチ溝が設けられている。このトレンチ溝の内部には、例えば二酸化シリコン膜などの素子分離絶縁膜が埋め込まれており、これにより、素子領域２が電気的に分離されている。
【００２２】
Ｐ型シリコン基板１の素子領域２において、複数のメモリセルトランジスタがソースおよびドレインを共有して直列に接続され、この複数のメモリセルトランジスタによりメモリセルユニットが構成されている。各々のメモリセルトランジスタには、Ｐ型シリコン基板１の上部にＮ型拡散層３（第１の拡散層）とＮ型拡散層４（第２の拡散層）とが互いに離間して設けられている。これらのＮ型拡散層３、４は、メモリセルトランジスタのソースあるいはドレインとなる。また、Ｎ型拡散層３とＮ型拡散層４との間においてＰ型シリコン基板１の上にゲート絶縁膜５（第１の絶縁膜）を介して浮遊ゲート電極６が設けられている。更に、浮遊ゲート電極６の上にゲート間絶縁膜７を介して制御ゲート電極８が設けられ、制御ゲート電極８の上にゲートキャップ膜９が設けられている。制御ゲート電極８およびゲートキャップ膜９は浮遊ゲート電極６と側端部が揃うように自己整合的に垂直加工されており、これらの浮遊ゲート電極６、制御ゲート電極８およびゲートキャップ膜９によりメモリセルトランジスタの積層ゲートが形成されている。このように、各々のメモリセルトランジスタは積層ゲートを有しており、この積層ゲートがメモリセルとして動作する。
【００２３】
直列に接続された複数のメモリセルトランジスタの両端には、メモリセルトランジスタの最端のＮ型拡散層１０（第３の拡散層）を共有して選択トランジスタが直列に接続されている。選択トランジスタには、Ｐ型シリコン基板１の上部にＮ型拡散層１０に離間してＮ型拡散層１１（第４の拡散層）が設けられている。これらのＮ型拡散層１０、１１は、選択トランジスタのソースあるいはドレインとなる。また、Ｎ型拡散層１０とＮ型拡散層１１との間においてＰ型シリコン基板１の上にゲート絶縁膜５を介して選択ゲート電極１２が設けられている。更に、選択ゲート電極１２の上にゲート間絶縁膜１３を介して選択ゲート電極１４が設けられ、選択ゲート電極１４の上にゲートキャップ膜１５が設けられている。選択ゲート電極１４およびゲートキャップ膜１５は選択ゲート電極１２と側端部が揃うように自己整合的に垂直加工されており、これらの選択ゲート電極１２、１４およびゲートキャップ膜１５により選択トランジスタの選択ゲート電極が形成されている。選択ゲート電極１４は選択ゲート電極１２に短絡されており、選択ゲート電極１４から選択ゲート電極１２に直接に信号が印加されるようになっている。また、メモリセルトランジスタの積層ゲートおよび選択トランジスタの選択ゲート電極は、絶縁膜であるゲートバリア膜１６およびコンタクトバリア膜１７（第３の絶縁膜）により覆われている。
【００２４】
選択トランジスタのＮ型拡散層１１の上面を開口して層間絶縁膜１８が設けられ、この層間絶縁膜１８の開口部にビット線コンタクト１９およびソース線コンタクト２０がＮ型拡散層１１の上面に接して設けられている。このビット線コンタクト１９およびソース線コンタクト２０は、ゲートバリア膜１６およびコンタクトバリア膜１７により、選択トランジスタの選択ゲート電極から電気的に分離されている。また、ビット線コンタクト１９はビット線２１に接続され、ソース線コンタクト２０はソース線（図示せず）に接続されている。ビット線コンタクト１８は、その側面において選択トランジスタの積層ゲートにゲートバリア膜１６およびコンタクトバリア膜１７を介して隣接しており、ビット線２１との接続部分においては選択トランジスタの積層ゲートの上に張り出している。つまり、ビット線コンタクト１９は、選択トランジスタに対して自己整合的に形成されている。また、ソース線コンタクト２０も、ビット線コンタクト１９と同様に、選択トランジスタに対して自己整合的に形成されている。このように、本実施例に係る不揮発性半導体記憶装置は、セルフアラインコンタクト構造を採用しているため、ビット線２１方向のメモリセルアレイ長を縮小することができる。
【００２５】
図１に示されたメモリセルアレイのＢ−Ｂ線に沿った断面図を図３に示す。素子分離領域においてＰ型シリコン基板１の上部に素子分離用のトレンチ溝が設けられ、このトレンチ溝の内部に素子分離絶縁膜であるシリコン酸化膜２２が埋め込まれている。Ｐ型シリコン基板１の上には層間絶縁膜１８が設けられている。この層間絶縁膜１８にはＮ型拡散層１１の上面に達するコンタクト孔が設けられ、このコンタクト孔の内部にビット線コンタクト１９がＮ型拡散層１１の上面に接して設けられている。
【００２６】
また、本実施例に係る不揮発性半導体記憶装置においては、ゲート絶縁膜５の上面よりもシリコン酸化膜２２の上面が低くなっており、Ｎ型拡散層１１とシリコン酸化膜２２との段差が低くなっている。このため、シリコン酸化膜２２の側面にスペーサ状に残存するゲートバリア膜１６およびコンタクトバリア膜１７の量が少なくなり、この結果、ビット線コンタクト１９とＮ型拡散層１１との接触面積が大きくなることで、Ｎ型拡散層１１とビット線コンタクト１９との電気的に良好な接続状態が得られている。
【００２７】
次に、本実施例に係る不揮発性半導体記憶装置の周辺回路を構成するトランジスタの構造について図４を参照しながら説明する。図１乃至３に示したメモリセルアレイの周辺回路は一般にＭＯＳ型トランジスタにより構成される。また、周辺回路は、大きく分けて高電圧系トランジスタと低電圧系トランジスタとの２種類のトランジスタにより構成される。図４（ａ）は低電圧系トランジスタの構造を示し、図４（ｂ）は高電圧系トランジスタの構造を示している。
【００２８】
低電圧系トランジスタは、Ｎ型拡散層２３、２４、ＬＤＤ拡散層２５、２６、ゲート絶縁膜５およびゲート電極２７、２８、ゲートキャップ膜２９を具備している。Ｐ型シリコン基板１の上部にＮ型拡散層２３とＮ型拡散層２４とが互いに離間して設けられている。これらのＮ型拡散層は、低電圧系トランジスタのソースあるいはドレインとなる。また、Ｐ型シリコン基板１の上部のＮ型拡散層２３とＮ型拡散層２４との間において、ＬＤＤ拡散層２５がＮ型拡散層２３に接して設けられ、ＬＤＤ拡散層２６がＮ型拡散層２４に接して設けられている。これらのＬＤＤ拡散層２５、２６は、Ｎ型拡散層２３、２４に比較して不純物濃度が低いＮ型である。また、ＬＤＤ拡散層２５とＬＤＤ拡散層２６との間においてＰ型シリコン基板１の上にゲート絶縁膜５を介してゲート電極２７、２８が設けられ、ゲート電極２８の上にゲートキャップ膜２９が設けられている。ゲート電極２７とゲート電極２８とは接しており、このゲート電極２７、２８により低電圧系トランジスタのゲート電極が形成されている。
【００２９】
高電圧系トランジスタは、Ｎ型拡散層３０（第５の拡散層）、Ｎ型拡散層３１（第６の拡散層）、ＬＤＤ拡散層３２（第７の拡散層）、ＬＤＤ拡散層３３（第８の拡散層）、ゲート絶縁膜３４（第２の絶縁膜）、ゲート電極３５、３６、ゲートキャップ膜３７を具備している。Ｐ型シリコン基板１の上部にＮ型拡散層３０とＮ型拡散層３１とが互いに離間して設けられている。これらのＮ型拡散層は、高電圧系トランジスタのソースあるいはドレインとなる。また、Ｐ型シリコン基板１の上部のＮ型拡散層３０とＮ型拡散層３１との間において、ＬＤＤ拡散層３２がＮ型拡散層３０に接して設けられ、ＬＤＤ拡散層３３がＮ型拡散層３１に接して設けられている。これらのＬＤＤ拡散層３２、３３は、Ｎ型拡散層３０、３１に比較して不純物濃度が低いＮ型である。また、ＬＤＤ拡散層３２とＬＤＤ拡散層３３との間においてＰ型シリコン基板１の上にゲート絶縁膜３４を介してゲート電極３５、３６が設けられ、ゲート電極３６の上にゲートキャップ膜３７が設けられている。ゲート電極３５とゲート電極３６とは接しており、このゲート電極３５、３６により高電圧系トランジスタのゲート電極が形成されている。
【００３０】
なお、高電圧系トランジスタのゲート絶縁膜３４は、高電圧により破壊されないように、低電圧系トランジスタのゲート絶縁膜５に比較して厚く形成されている。また、ゲート絶縁膜３４は、ＬＤＤ拡散層３２、ＬＤＤ拡散層３３およびＬＤＤ拡散層３２とＬＤＤ拡散層３３との間を覆って設けられている。更に、高電圧系トランジスタは、低電圧系トランジスタに比較して、Ｎ型拡散層からゲート電極までの距離（ＬＤＤ拡散層が設けられた距離）が長くなっている。
【００３１】
次に、図１乃至４に示した本実例に係る不揮発性半導体記憶装置の製造方法について図５乃至１０を参照しながら説明する。図５乃至１０は、本実施例に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。なお、ここでは、メモリセル形成領域ＭＣＲに図２に示したメモリセルを形成し、低電圧系トランジスタ形成領域ＬＶＲに図４（ａ）に示した低電圧系トランジスタを形成し、高電圧系トランジスタ形成領域ＨＶＲに図４（ｂ）に示した高電圧系トランジスタを形成する場合を説明する。
【００３２】
まず、Ｐ型シリコン基板１の素子分離領域にトレンチ溝を形成し、このトレンチ溝の内部に素子分離絶縁膜であるシリコン酸化膜２２を充填する。この工程により、メモリセル形成領域ＭＣＲ（第１の素子領域）、低電圧系トランジスタ形成領域ＬＶＲおよび高電圧系トランジスタ形成領域ＨＶＲ（第２の素子領域）が電気的に分離される。そして、次に、図５に示すように、メモリセル形成領域ＭＣＲおよび低電圧系トランジスタ形成領域ＬＶＲには薄いゲート絶縁膜５を形成し、高電圧系トランジスタ形成領域ＨＶＲには厚いゲート絶縁膜３４を形成する。
【００３３】
次に、図６に示すように、浮遊ゲート電極６、選択ゲート電極１２およびゲート電極２７、３５となるポリシリコン膜３８を形成する。そして、このポリシリコン膜３８の上にゲート間絶縁膜１３となるＯＮＯ膜３９（酸化膜、窒化膜および酸化膜を順に積層した膜）を形成した後に、周辺トランジスタ領域（低電圧系トランジスタ形成領域ＬＶＲおよび高電圧系トランジスタ形成領域ＨＶＲ）に形成されたＯＮＯ膜３９を除去する。例えば、フォトリソグラフィーにより周辺トランジスタ領域を開口してレジストをパターニングし、このレジストをエッチングマスクとして周辺トランジスタ領域において露出したＯＮＯ膜３９をエッチングする。続いて、制御ゲート電極８、選択ゲート電極１４およびゲート電極２８、３６となるポリシリコン膜４０を形成する。更に、積層ゲート加工時にエッチングマスクとなるゲートマスク材４１をポリシリコン膜４０の上に形成する。
【００３４】
次に、積層ゲートを形成する領域が覆われるようにフォトリソグラフィーによりレジストをパターニングし、このレジストをエッチングマスクとして、例えば異方性エッチングにより、ゲートマスク材４１、ポリシリコン膜４０、ＯＮＯ膜３９およびポリシリコン膜３８を順次パターニングする。この工程により、図７に示すように、メモリセル形成領域ＭＣＲにおいて、浮遊ゲート電極６、制御ゲート電極８およびゲートキャップ膜９によりメモリセルトランジスタの積層ゲートが形成され、選択ゲート電極１２、１４およびゲートキャップ膜１５により選択トランジスタの選択ゲート電極が形成される。また、低電圧系トランジスタ形成領域ＬＶＲにおいて、ゲート電極２７、２８により低電圧系トランジスタのゲート電極が形成され、高電圧系トランジスタ形成領域ＨＶＲにおいて、ゲート電極３５、３６により高電圧系トランジスタのゲート電極が形成される。なお、この工程においては、ポリシリコン膜３８のエッチング時にゲート絶縁膜５、３４も若干エッチングされる可能性があるが、適度な選択比があればＰ型シリコン基板１が露出することはない。続いて、例えば、酸素雰囲気中で８５０℃、５ｎｍ程度のゲート後酸化を行い、ゲートバリア膜１６を形成する。
【００３５】
次に、例えば、メモリセルトランジスタの積層ゲート、選択トランジスタの選択ゲート電極、低電圧系トランジスタのゲート電極および高電圧系トランジスタのゲート電極をマスクとして、例えばリンなどのＮ型不純物のイオン注入を行うことにより、ＬＤＤ拡散層を形成する。この工程により、図８に示すように、メモリセル形成領域ＭＣＲにおいて、Ｐ型シリコン基板１の上部に、メモリセルトランジスタの積層ゲートを挟んでＮ型拡散層３、４が形成され、選択トランジスタの選択ゲート電極を挟んでＮ型拡散層１０、１１が形成される。また、低電圧系トランジスタ形成領域ＬＶＲにおいて、Ｐ型シリコン基板１の上部に、低電圧系トランジスタのゲート電極を挟んでＬＤＤ拡散層２５、２６が形成され、高電圧系トランジスタ形成領域ＨＶＲにおいて、高電圧系トランジスタのゲート電極を挟んでＬＤＤ拡散層３２、３３が形成される。
【００３６】
次に、図９に示すように、メモリセル形成領域ＭＣＲにおいて、メモリセルトランジスタの積層ゲート、選択トランジスタの選択ゲート電極、Ｎ型拡散層３、４、１０、１１が覆われるように、ゲート絶縁膜５上にレジスト４２（マスク材）をフォトリソグラフィーによりパターニングする。また、低電圧系トランジスタ形成領域ＬＶＲにおいて、低電圧系トランジスタのゲート電極、ＬＤＤ拡散層２５、２６のうちの低電圧系トランジスタのゲート電極に隣接する領域が覆われるように、ゲート絶縁膜５上にレジスト４２をパターニングする。更に、高電圧系トランジスタ形成領域ＨＶＲにおいて、高電圧系トランジスタのゲート電極、ＬＤＤ拡散層３２、３３のうちの高電圧系トランジスタのゲート電極に隣接する領域が覆われるように、ゲート絶縁膜３４上にレジスト４２をパターニングする。
【００３７】
次に、図１０に示すように、レジスト４２をエッチングマスクとして、例えば異方性エッチングにより、レジスト４２に覆われていないゲート絶縁膜５、３４、シリコン酸化膜２２をエッチングする。この工程により、シリコン酸化膜２２の上面が、メモリセルトランジスタの積層ゲートまたは選択トランジスタの選択ゲート電極下のゲート絶縁膜５の上面よりも低くなる。続いて、レジスト４２をマスクとして、レジスト４２に覆われていないＰ型シリコン基板１の上部に、例えば砒素などのＮ型不純物をイオン注入する。この工程により、メモリセル形成領域ＭＣＲにおいて、Ｎ型拡散層１１に更に不純物が注入される。Ｎ型拡散層１１の不純物濃度を高濃度とするのは、後に形成されるビット線コンタクト１９またはソース線コンタクト２０とのコンタクト抵抗を低減するためである。また、低電圧系トランジスタ形成領域ＬＶＲにおいてＮ型拡散層２３、２４が形成され、高電圧系トランジスタ形成領域ＨＶＲにおいてＮ型拡散層３０、３１が形成される。
【００３８】
次に、ゲートバリア膜１６を覆ってコンタクトバリア膜１７を形成し、更に、このコンタクトバリア膜１７を覆って層間絶縁膜１８を形成する。続いて、Ｎ型拡散層１１の上面に達するコンタクト孔を層間絶縁膜１８に形成し、このコンタクト孔の内部に導電性材料を充填することで、Ｎ型拡散層１１の上面に接してビット線コンタクト１９およびソース線コンタクト２０を形成する。なお、層間絶縁膜１８にコンタクト孔を形成する際は、選択トランジスタの選択ゲート電極上のゲートバリア膜１６およびコンタクトバリア膜１７をエッチングマスクとして、選択トランジスタの選択ゲート電極に対して自己整合的にコンタクト孔を形成する。これにより、図１乃至４に示した本実施例に係る不揮発性半導体記憶装置が完成する。
【００３９】
以上において説明した本実施例に係る不揮発性半導体記憶装置の製造方法は、レジスト４２をエッチングマスクとしてシリコン酸化膜２２をエッチングする工程において、メモリセルトランジスタを含むメモリセルユニットをレジスト４２により覆っている。このため、本実施例に係る不揮発性半導体記憶装置の製造方法は、メモリセルトランジスタの積層ゲート間の基板表面（メモリセルトランジスタのソースまたはドレインであるＮ型拡散層３、４の表面）がエッチングされることがなく、結晶欠陥や重金属汚染を防止することで信頼性の高い不揮発性半導体記憶装置を提供することができる。
【００４０】
また、本実施例に係る不揮発性半導体記憶装置の製造方法は、シリコン酸化膜２２をエッチングする工程においてエッチングマスクとして用いたレジスト４２を、その後の工程において行うイオン注入のマスクとしている。つまり、シリコン酸化膜２２をエッチングする工程とイオン注入を行う工程とにおいて用いるマスクを共通化している。このため、本実施例に係る不揮発性半導体記憶装置の製造方法は、シリコン酸化膜２２をエッチングする工程とイオン注入を行う工程とで別々のマスクを用いる場合に比較して、フォトリソグラフィーなどによりマスクを形成する工程が少なく、製造コストを低減することができる。
【００４１】
更に、本実施例に係る不揮発性半導体記憶装置の製造方法は、従来の不揮発性半導体記憶装置の製造方法と同様、素子分離絶縁膜であるシリコン酸化膜２２をエッチングし、Ｎ型拡散層１１の上面とシリコン酸化膜２２の上面との段差を低くすることで、ビット線コンタクト１９およびソース線コンタクト２０とＮ型拡散層１１とのコンタクト抵抗を低減することができる。
【００４２】
なお、本実施例に係る不揮発性半導体記憶装置およびその製造方法においては、不揮発性半導体記憶装置としてＮＡＮＤ型不揮発性半導体記憶装置を例に挙げて説明しているが、不揮発性半導体記憶装置はＮＡＮＤ型不揮発性半導体記憶装置に限られない。例えば、ＮＯＲ型不揮発性半導体記憶装置においても、本実施例と同様の効果を得ることができる。
【００４３】
また、本実施例に係る不揮発性半導体記憶装置およびその製造方法においては、半導体基板としてＰ型シリコン基板を例に挙げて説明しているが、半導体基板はＰ型シリコン基板に限られない。
【００４４】
更に、本実施例に係る不揮発性半導体記憶装置の製造方法においては、ゲート後酸化を行い、ゲートバリア膜１６を形成しているが、このゲート後酸化は必ずしも必要な処理ではない。例えば、酸化ではなく窒素雰囲気等での熱処理でも良く、また、熱処理を行わなくても構わない。
【００４５】
更に、本実施例に係る不揮発半導体記憶装置およびその製造方法においては、レジスト４２をエッチングマスクとしてシリコン酸化膜２２のエッチングを行った後に、レジスト４２をマスクとしたイオン注入を行っているが、この順序は、これに限られない。レジスト４２をマスクとしたイオン注入を行った後に、レジスト４２をエッチングマスクとしてシリコン酸化膜２２のエッチングを行っても、本実施例と同様の効果を得ることができる。
【００４６】
更に、本実施例に係る不揮発性半導体記憶装置の製造方法においては、メモリセルトランジスタの積層ゲート、選択トランジスタの選択ゲート電極、低電圧系トランジスタのゲート電極、および、高電圧系トランジスタのゲート電極を同時に形成しているが、これらのゲート電極は必ずしも同時に形成する必要はない。例えば、各々のゲート電極を別々に形成する場合においても、本実施例と同様の効果を得ることができる。
【００４７】
更に、本実施例に係る不揮発性半導体記憶装置およびその製造方法においては、メモリセルトランジスタの積層ゲートおよび選択トランジスタの選択ゲート電極を覆って、コンタクトバリア膜１７（第３の絶縁膜）を形成しているが、このコンタクトバリア膜１７は、必ずしも、メモリセルトランジスタの積層ゲートを覆って形成する必要はない。ビット線コンタクト１９およびソース線コンタクト２０と選択トランジスタの選択ゲート電極とを電気的に分離するため、少なくとも、選択トランジスタの選択ゲート電極のうち、Ｎ型拡散層１１（第４の拡散層）に隣接する部分を覆って形成すればよい。
【００４８】
本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。
【００４９】
以上、詳述したように、本発明に係る不揮発性半導体記憶装置およびその製造方法の特徴をまとめると以下の通りになる。
【００５０】
本発明に係る不揮発性半導体記憶装置は、第１および第２の素子領域と前記第１および第２の素子領域を分離する素子分離領域とを有する第１導電型の半導体基板と、前記第１の素子領域において、前記半導体基板の上部に第２導電型の第１および第２の拡散層が互いに離間して設けられ、この第１の拡散層と第２の拡散層との間において、浮遊ゲート電極と制御ゲート電極とを有する積層ゲートが前記半導体基板上に第１の絶縁膜を介して設けられたメモリセルトランジスタを、少なくとも１つ有するメモリセルユニットと、前記第１の素子領域において、前記半導体基板の上部に第２導電型の第３および第４の拡散層が互いに離間して設けられ、この第３の拡散層と第４の拡散層との間において前記半導体基板上に前記第１の絶縁膜を介して選択ゲート電極が設けられ、前記第３の拡散層が前記メモリセルユニットに直列に接続された選択トランジスタと、前記選択トランジスタの前記第４の拡散層の上面に接して設けられたコンタクトと、前記半導体基板の前記素子分離領域に設けられ、その前記第４の拡散層に隣接する領域の上面の高さが前記第１の絶縁膜の上面の高さよりも低い素子分離絶縁膜と、前記第２の素子領域において、前記半導体基板の上部に第２導電型の第５および第６の拡散層が互いに離間して設けられ、前記第５の拡散層と前記第６の拡散層との間において、前記第１の絶縁膜よりも厚い第２の絶縁膜を介して前記半導体基板上にゲート電極が設けられ、前記第５および第６の拡散層のうちの前記ゲート電極に隣接する領域を覆って前記第２の絶縁膜が設けられた周辺トランジスタとを具備することを特徴としている。
【００５１】
また、本発明に係る不揮発性半導体記憶装置は、第１および第２の素子領域と前記第１および第２の素子領域を分離する素子分離領域とを有する第１導電型の半導体基板と、前記第１の素子領域において、前記半導体基板の上部に第２導電型の第１および第２の拡散層が互いに離間して設けられ、この第１の拡散層と第２の拡散層との間において、浮遊ゲート電極と制御ゲート電極とを有する積層ゲートが前記半導体基板上に第１の絶縁膜を介して設けられたメモリセルトランジスタを、少なくとも１つ有するメモリセルユニットと、前記第１の素子領域において、前記半導体基板の上部に第２導電型の第３および第４の拡散層が互いに離間して設けられ、この第３の拡散層と第４の拡散層との間において前記半導体基板上に前記第１の絶縁膜を介して選択ゲート電極が設けられ、前記第３の拡散層が前記メモリセルユニットに直列に接続された選択トランジスタと、前記選択トランジスタの前記第４の拡散層の上面に接して設けられたコンタクトと、前記半導体基板の前記素子分離領域に設けられ、その前記第４の拡散層に隣接する領域の上面の高さが前記第１の絶縁膜の上面の高さよりも低い素子分離絶縁膜と、前記第２の素子領域において、前記半導体基板の上部に第２導電型の第５および第６の拡散層が互いに離間して設けられ、前記第５の拡散層と前記第６の拡散層との間において、前記第５の拡散層よりも不純物濃度が低い第２導電型の第７の拡散層が前記第５の拡散層に接して設けられ、前記第５の拡散層と前記第６の拡散層との間において、前記第６の拡散層よりも不純物濃度が低い第２導電型の第８の拡散層が前記第６の拡散層に接して設けられ、前記第７の拡散層と前記第８の拡散層との間において、前記第１の絶縁膜よりも厚い第２の絶縁膜を介して前記半導体基板上にゲート電極が設けられ、前記第７および第８の拡散層を覆って前記第２の絶縁膜が設けられた周辺トランジスタとを具備することを特徴としている。
【００５２】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、第１および第２の素子領域と前記第１および第２の素子領域を分離する素子分離領域とを有する第１導電型の半導体基板において、前記素子分離領域に素子分離絶縁膜を形成する工程と、前記第１の素子領域において、前記半導体基板上に第１の絶縁膜を形成する工程と、前記第２の素子領域において、前記半導体基板上に前記第１の絶縁膜よりも厚い第２の絶縁膜を形成する工程と、前記第１の絶縁膜上に、浮遊ゲート電極と制御ゲート電極とを有する積層ゲートを形成する工程と、前記第１の絶縁膜上に、前記積層ゲートに離間して選択ゲート電極を形成する工程と、前記第２の絶縁膜上に、ゲート電極を形成する工程と、前記第１の素子領域において、前記半導体基板の上部に前記積層ゲートを挟んで第２導電型の第１および第２の拡散層を形成する工程と、前記第１の素子領域において、前記半導体基板の上部に前記選択ゲート電極を挟んで第２導電型の第３および第４の拡散層を形成する工程と、前記第２の素子領域において、前記半導体基板の上部に前記ゲート電極を挟んで第２導電型の第５および第６の拡散層を形成する工程と、前記第４の拡散層上の前記第１の絶縁膜、前記第５および第６の拡散層のうちの前記ゲート電極から離間した領域上の前記第２の絶縁膜、および、前記素子分離絶縁膜をエッチングする工程と、前記第４の拡散層、および、前記第５および第６の拡散層のうちの前記ゲート電極から離間した領域に、第２導電型の不純物を注入する工程とを具備することを特徴としている。
【００５３】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、前記積層ゲート、前記第１の拡散層、前記第２の拡散層、前記第３の拡散層、前記ゲート電極、および、前記第５および第６の拡散層のうちの前記ゲート電極に隣接する領域を覆って、前記第１および第２の絶縁膜上にマスク材を形成する工程を更に具備し、前記第１の絶縁膜、前記第２の絶縁膜および前記素子分離絶縁膜をエッチングする工程において、前記マスク材をマスクとして、前記第１の絶縁膜、前記第２の絶縁膜および前記素子分離絶縁膜をエッチングし、前記第２導電型の不純物を注入する工程において、前記マスク材をマスクとして、前記第２導電型の不純物を注入することを特徴としている。
【００５４】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、前記第１の絶縁膜、前記第２の絶縁膜および前記素子分離絶縁膜をエッチングする工程と、前記第２導電型の不純物を注入する工程との後に、前記選択ゲート電極のうち、少なくとも前記第４の拡散層に隣接する部分を覆って第３の絶縁膜を形成する工程と、前記第３の絶縁膜を覆って、前記前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記第４の拡散層の上面に達するコンタクト孔を前記選択ゲート電極に対して自己整合的に形成する工程と、前記コンタクト孔の内部に導電性材料を充填することで、前記第４の拡散層の上面に接してコンタクトを形成する工程とを更に具備することを特徴としている。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例に係る不揮発性半導体記憶装置のメモリセルの構造を示す平面図。
【図２】本発明の実施例に係る不揮発性半導体記憶装置のメモリセルの構造を示すビット線に沿った断面図。
【図３】本発明の実施例に係る不揮発性半導体記憶装置のメモリセルの構造を示すワード線に沿った断面図。
【図４】本発明の実施例に係る不揮発性半導体記憶装置の周辺トランジスタの構造を示す断面図。
【図５】本発明の実施例に係る不揮発性半導体記憶装置の製造方法の第１工程を示す断面図。
【図６】本発明の実施例に係る不揮発性半導体記憶装置の製造方法の第２工程を示す断面図。
【図７】本発明の実施例に係る不揮発性半導体記憶装置の製造方法の第３工程を示す断面図。
【図８】本発明の実施例に係る不揮発性半導体記憶装置の製造方法の第４工程を示す断面図。
【図９】本発明の実施例に係る不揮発性半導体記憶装置の製造方法の第５工程を示す断面図。
【図１０】本発明の実施例に係る不揮発性半導体記憶装置の製造方法の第６工程を示す断面図。
【図１１】従来の不揮発性半導体記憶装置の製造方法の第１工程を示す断面図。
【図１２】従来の不揮発性半導体記憶装置の製造方法の第２工程を示す断面図。
【図１３】従来の不揮発性半導体記憶装置の製造方法の第３工程を示す断面図。
【図１４】従来の不揮発性半導体記憶装置の製造方法の第４工程を示す断面図。
【符号の説明】
【００５６】
１…Ｐ型シリコン基板
２…素子領域
３、４、１０、１１、２３、２４、３０、３１…Ｎ型拡散層
５、３４…ゲート絶縁膜
６…浮遊ゲート電極
７、１３…ゲート間絶縁膜
８…制御ゲート電極
９、１５、２９、３７…ゲートキャップ膜
１２、１４…選択ゲート電極
１６…ゲートバリア膜
１７…コンタクトバリア膜
１８…層間絶縁膜
１９…ビット線コンタクト
２０…ソース線コンタクト
２１…ビット線
２２…シリコン酸化膜
２５、２６、３２、３３…ＬＤＤ拡散層
２７、２８、３５、３６…ゲート電極
３８、４０…ポリシリコン膜
３９…ＯＮＯ膜
４１…ゲートマスク材
４２…レジスト 
【図１】
2005235891.tif 000003
【図２】
2005235891.tif 000004
【図３】
2005235891.tif 000005
【図４】
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【図５】
2005235891.tif 000007
【図６】
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【図７】
2005235891.tif 000009
【図８】
2005235891.tif 000010
【図９】
2005235891.tif 000011
【図１０】
2005235891.tif 000012
【図１１】
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【図１２】
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【図１３】
2005235891.tif 000015
【図１４】
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