(57)【要約】【課題】  トレンチ型の素子分離用絶縁膜の形成に伴って生じる欠陥領域の半導体素子への影響を低減する。【解決手段】  トレンチ５を形成した基板１を熱酸化した後、高出力且つ高温条件でのＣＶＤにより厚さ３０〜８０ｎｍの膜応力の強い第１の絶縁膜７を形成する。次に、基板１を熱処理してトレンチ５の下縁部近傍に欠陥領域８を生じさせる。次いで、トレンチ５を埋め、第１の絶縁膜７よりも膜応力の弱い絶縁膜９を堆積し、熱処理を施した後、絶縁膜９を研磨することにより、埋め込み絶縁膜９ａを形成する。後工程において絶縁膜９から受けるストレスを、欠陥領域８に集中させることができるので、半導体素子の動作時に電流が流れる基板１の上面近傍に欠陥領域が生じるのを防ぐことができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
トレンチが形成された半導体基板と、上記トレンチを埋める素子分離用絶縁膜とを備えた半導体装置であって、
上記素子分離用絶縁膜は、
少なくとも上記トレンチの側面部に沿って形成された第１の絶縁膜と、
上記第１の絶縁膜の上または上方に設けられ、上記トレンチを埋める埋め込み絶縁膜と
を有しており、
上記半導体基板のうち上記トレンチの底角部を含む部分には、結晶欠陥が形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１の絶縁膜は、上記埋め込み絶縁膜よりも膜応力が強い、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記半導体基板のうち上記トレンチの底角部に含まれる結晶欠陥の密度は、上記トレンチの上縁部に含まれる結晶欠陥の密度より高い、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記第１の絶縁膜は、上記トレンチの底部から側部に亘って形成されている、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
上記トレンチの底角部に含まれる結晶欠陥は、上記半導体基板のうち、高さが、上記トレンチの底面位置から上記トレンチ底部に形成されている上記第１の絶縁膜の上面位置までの範囲の領域内に形成されている、半導体装置。
【請求項６】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記第１の絶縁膜のうち、上記トレンチの側面上に設けられた部分の膜厚は、上部よりも下部の方が大きくなっている、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
上記第１の絶縁膜は、上記トレンチの側部にサイドウォール形状に形成されている、半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記第１の絶縁膜の膜質は、上記埋め込み絶縁膜の膜質に比べて疎である、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
上記第１の絶縁膜の上面位置は、上記半導体基板の上面位置よりも高く、且つ、上記埋め込み絶縁膜の上面位置よりも低い、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の半導体装置において、
上記トレンチの底角部に含まれる結晶欠陥は、上記半導体基板の上面から深さ２００ｎｍ以上の領域内に形成されている、半導体装置。
【請求項１１】
トレンチが形成された半導体基板と、上記トレンチを埋める素子分離用絶縁膜とを備えた半導体装置の製造方法であって、
上記半導体基板に形成された上記トレンチ内に第１の絶縁膜を形成する工程（ａ）と、
上記工程（ａ）の後に、熱処理を行って、少なくとも上記半導体基板のうち上記トレンチの底角部に結晶欠陥を含む欠陥領域を形成する工程（ｂ）と、
上記第１の絶縁膜の上または上方に上記トレンチを埋める埋め込み絶縁膜を形成することで、上記第１の絶縁膜と上記埋め込み絶縁膜とを有する素子分離用絶縁膜を形成する工程（ｃ）と、
を含んでいる半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
上記工程（ａ）では、上記第１の絶縁膜を上記トレンチに沿った凹状に形成する、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
上記欠陥領域は、上記半導体基板のうち、高さが、上記トレンチの底面位置から上記トレンチ底部に形成されている上記第１の絶縁膜の上面位置までの範囲の領域内に形成されている、半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
上記工程（ａ）で形成される上記第１の絶縁膜のうち、上記トレンチの側面上に設けられた部分の膜厚は、上部よりも下部の方が大きくなっている、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
上記工程（ａ）では、上記第１の絶縁膜を、上記トレンチの側面にサイドウォール形状に形成する、半導体装置の製造方法。
【請求項１６】
請求項１１〜１５のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ａ）で形成する上記第１の絶縁膜は、上記工程（ｃ）で形成する上記埋め込み絶縁膜よりも膜応力が強い、半導体装置の製造方法。
【請求項１７】
請求項１１〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、６００℃以上で上記半導体基板の熱処理を行なう、半導体装置。
【請求項１８】
請求項１１〜１７のうちのいずれか１つに記載の半導体装置において、
上記第１の絶縁膜は、上記埋め込み絶縁膜に比べて、膜質が疎である、半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置において、
上記第１の絶縁膜を構成する材料は、上記埋め込み絶縁膜を構成する材料に比べて高温且つ高出力条件で堆積されたものである、半導体装置の製造方法。
【請求項２０】
請求項１８または１９に記載の半導体装置の製造方法において、
上記工程（ｃ）の後に、上記第１の絶縁膜及び上記埋め込み絶縁膜をエッチングして、上記第１の絶縁膜の上面位置を、上記半導体基板の上面位置よりも高く、且つ、上記埋め込み絶縁膜の上面位置よりも低く形成する工程（ｄ）をさらに含んでいる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に半導体基板に形成したトレンチ内に絶縁膜を埋めて成るトレンチ型素子分離領域を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置の微細化に伴い、半導体基板にトレンチを形成した後、トレンチ内に絶縁膜を埋め込んで素子分離を形成する、いわゆるＳＴＩ（シャロー・トレンチ・アイソレーション）と呼ばれる素子分離を形成する方法が多く用いられるようになっている。このＳＴＩによる素子分離方法は、それまでのＬＯＣＯＳ法による素子分離に比べてバーズビークが基本的には発生しないので、微細化に有利である（例えば、特許文献１参照）。
【０００３】
以下、ＳＴＩが形成された従来の半導体装置の製造方法について説明する。図７（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図である。
【０００４】
まず、図７（ａ）に示す工程で、半導体基板１０１上に酸化膜、アモルファスシリコン膜、及び窒化膜を順次形成した後、素子分離領域となる領域に開口が形成されたレジストを用いてドライエッチングを行なう。これにより、酸化膜、アモルファスシリコン膜、及び窒化膜をエッチングし、酸化膜１２０、アモルファスシリコン膜１０２、及び窒化膜１０３をそれぞれ形成する。さらに、半導体基板１０１を所定の深さまでエッチングしてトレンチ１０４を形成する。次いで、レジストを除去した後、窒化膜１０３をマスクにして、半導体基板１０１を熱酸化することにより、半導体基板１０１のうち、トレンチ１０４の側面部分及び底面部分に酸化膜１０５を形成する。
【０００５】
次に、図７（ｂ）に示す工程で、基板上の全面に、ＣＶＤ法により少なくともトレンチ１０４が埋まる膜厚を有し、例えばシリコン酸化膜からなる絶縁膜１０６を堆積する。
【０００６】
次に、図７（ｃ）に示す工程で、化学的機械研磨（ＣＭＰ）法を用いて絶縁膜１０６の平坦化を行ない、窒化膜１０３が露出するまで絶縁膜１０６を研磨及び除去することにより、トレンチ１０４内に埋め込み絶縁膜１０６ａを形成する。
【０００７】
続いて、図７（ｄ）に示す工程で、窒化膜１０３、アモルファスシリコン膜１０２、及び酸化膜１２０を除去して、トレンチ１０４内に酸化膜１０５及び埋め込み絶縁膜１０６ａが埋め込まれた素子分離用絶縁膜１０７を形成する。
【０００８】
次に、図７（ｅ）に示す工程で、周知の技術を用いて、半導体基板からなる活性領域に、ゲート絶縁膜１０８、ポリシリコン電極１０９及びメタル電極１１０（Ｔｉ／ＴｉＮ／Ｗ）からなるゲート電極１１１、ゲート上絶縁膜１１２、サイドウォール１１３、ソース・ドレイン領域１１４を有するＭＩＳ型トランジスタ（ＭＩＳＦＥＴ）を形成する。そして、分離幅の狭い素子分離用絶縁膜１０７及び分離幅の広い素子分離用絶縁膜１１７上にゲート電極１１１と同様な構造を有するゲート配線１１５を形成する。素子分離用絶縁膜１１７は、素子分離用絶縁膜１０７と同時に形成される。素子分離用絶縁膜１０７、１１７は共に、トレンチ内に設けられた酸化膜１０５と、酸化膜１０５の上に設けられ、トレンチ１０４を埋める、埋め込み絶縁膜１０６ａとを含んでいる。
【特許文献１】特開２００３−３１６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のような従来の半導体装置の製造方法では、半導体基板１０１のうち素子分離形成領域となる領域にトレンチ１０４を形成した後、そのトレンチ１０４内に酸化膜１０５及び埋め込み絶縁膜１０６ａを形成するため、シリコンからなる半導体基板１０１に設けられたトレンチ１０４内に、異種膜である絶縁膜１０６ａが充填された状態となる。このような状態で、後工程においてイオン注入した不純物の活性化アニールや熱酸化によるゲート酸化膜形成を行なうと、半導体基板１０１と埋め込み絶縁膜１０６ａとでは熱処理時の膨張係数や収縮・伸長方向が異なるため、トレンチ上部の側方に位置する半導体基板１０１に強いストレスを与えることになり、半導体基板に結晶欠陥（結晶の歪みを含む）１１６が生じる。そのため、半導体基板１０１の上面近傍に形成されるＭＩＳＦＥＴのソース・ドレイン領域１１４と半導体基板１０１とに跨って欠陥領域１１６が形成されるので、ソース−ドレイン間に過剰なリーク電流が発生し、半導体装置の信頼性が低下する場合があった。
【００１０】
なお、ここでは半導体素子の例としてＭＩＳＦＥＴが設けられる場合を示したが、動作中にキャリアが半導体基板１０１の上面近傍を通るＭＩＳＦＥＴ以外の電界効果型トランジスタやバイポーラトランジスタなどが設けられる場合にも同様に結晶欠陥の影響を受けると考えられる。
【００１１】
本発明の目的は、トレンチ型の素子分離用絶縁膜の形成により生じる結晶欠陥が半導体素子の動作に与える影響を低減し、リーク電流の発生を抑制する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、トレンチが形成された半導体基板と、上記トレンチを埋める素子分離用絶縁膜とを備えた半導体装置であって、上記素子分離用絶縁膜は、少なくとも上記トレンチの側面部に沿って形成された第１の絶縁膜と、上記第１の絶縁膜の上または上方に設けられ、上記トレンチを埋める埋め込み絶縁膜とを有しており、上記半導体基板のうち上記トレンチの底角部を含む部分には、結晶欠陥が形成されている。
【００１３】
これにより、製造工程中の熱処理などでトレンチ周辺の半導体基板に埋め込み絶縁膜からストレスが加わる場合に、トレンチの底角部に存在する結晶欠陥が拡大することで他の部分に加わるストレスを低減することができるので、結果として、半導体基板のうちトレンチ上部周辺に生じる結晶欠陥を従来に比べて小さくできる。このため、半導体基板の浅い領域にキャリアが走行するＭＩＳＦＥＴやバイポーラトランジスタなどの素子を、半導体基板上に設ける場合に、リーク電流を従来よりも低減することができる。
【００１４】
上記第１の絶縁膜は、上記埋め込み絶縁膜よりも膜応力が強いことにより、製造工程時に半導体基板に生じる結晶欠陥を、トレンチの底角部付近に集中させることができるので、半導体基板のうちトレンチ上縁部周辺に生じる結晶欠陥の範囲をより縮小できる。
【００１５】
上記半導体基板のうち上記トレンチの底角部に含まれる結晶欠陥の密度は、上記トレンチの上縁部に含まれる結晶欠陥の密度より高いことにより、半導体基板の浅い領域にキャリアが走行するＭＩＳＦＥＴやバイポーラトランジスタなどの素子を、半導体基板上に設ける場合に、リーク電流を従来よりも低減することができる。
【００１６】
上記第１の絶縁膜は、上記トレンチの底部から側部に亘って形成されていることにより、製造工程時に半導体基板に生じる結晶欠陥を、トレンチの底角部付近に効果的に集中させることができるので好ましい。
【００１７】
上記トレンチの底角部に含まれる結晶欠陥は、上記半導体基板のうち、高さが、上記トレンチの底面位置から上記トレンチ底部に形成されている上記第１の絶縁膜の上面位置までの範囲の領域内に形成されていることにより、トレンチ上部周辺の半導体基板に結晶欠陥が生じるのが抑制されるので、半導体基板上に上述の素子を設ける場合に、リーク電流を従来よりも低減することができる。
【００１８】
上記第１の絶縁膜のうち、上記トレンチの側面上に設けられた部分の膜厚は、上部よりも下部の方が大きくなっていることにより、第１の絶縁膜からのストレスが半導体基板のうちトレンチの底角部により集中して加わることになるので、半導体基板のうちトレンチ上部の周辺に生じる欠陥領域を縮小することができる。
【００１９】
上記第１の絶縁膜は、上記トレンチの側部にサイドウォール形状に形成されていてもよい。
【００２０】
上記第１の絶縁膜の膜質は、上記埋め込み絶縁膜の膜質に比べて疎であることにより、第１の絶縁膜と埋め込み絶縁膜が同じ絶縁体からなる場合には、第１の絶縁膜のエッチングレートが埋め込み絶縁膜のエッチングレートよりも大きいので、エッチングを行って第１の絶縁膜及び埋め込み絶縁膜の上面高さを適宜調節することができる。
【００２１】
上記第１の絶縁膜の上面位置は、上記半導体基板の上面位置よりも高く、且つ、上記埋め込み絶縁膜の上面位置よりも低いことにより、半導体素子を形成する際に、素子分離用絶縁膜の近傍に設けるレジスト膜の膜厚変動を緩やかにすることができるので、微細なパターニングが可能となる。
【００２２】
上記欠陥領域は、上記半導体基板の上面から深さ２００ｎｍ以上の領域内に形成されていることにより、例えばＭＩＳＦＥＴのソース・ドレインなど、動作時に電流が流れる部分と欠陥領域が重ならないので、半導体基板上に形成される素子の動作信頼性を向上させることができる。
【００２３】
本発明の半導体装置の製造方法は、トレンチが形成された半導体基板と、上記トレンチを埋める素子分離用絶縁膜とを備えた半導体装置の製造方法であって、上記半導体基板に形成された上記トレンチ内に第１の絶縁膜を形成する工程（ａ）と、上記工程（ａ）の後に、熱処理を行って、少なくとも上記半導体基板のうち上記トレンチの底角部に結晶欠陥を含む欠陥領域を形成する工程（ｂ）と、上記第１の絶縁膜の上または上方に上記トレンチを埋める埋め込み絶縁膜を形成することで、上記第１の絶縁膜と上記埋め込み絶縁膜とを有する素子分離用絶縁膜を形成する工程（ｃ）とを含んでいる。
【００２４】
この方法により、工程（ｂ）でトレンチの底角部に欠陥領域を形成するので、工程（ｃ）の埋め込み絶縁膜の形成時や、半導体素子へのイオン注入後の熱処理工程などで埋め込み絶縁膜からストレスを受けた場合に、トレンチ底角部付近の欠陥領域が拡大することで該ストレスが緩和されるので、トレンチ上部周辺の半導体基板に欠陥領域が生じにくくなっている。その結果、半導体基板上にＭＩＳＦＥＴやバイポーラなどの半導体素子が形成される場合に、これらの素子内で生じるリーク電流を従来よりも低減することが可能となる。
【００２５】
上記工程（ａ）では、上記第１の絶縁膜を上記トレンチに沿った凹状に形成することで、工程（ｂ）でトレンチ底角部付近にストレスを集中させて欠陥領域を生じさせることができる。
【００２６】
上記欠陥領域は、上記半導体基板のうち、高さが、上記トレンチの底面位置から上記トレンチ底部に形成されている上記第１の絶縁膜の上面位置までの範囲の領域内に形成されていることにより、工程（ｃ）あるいはそれ以後の工程で、トレンチ上部周辺の半導体基板に欠陥領域が生じるのが抑制されるので、半導体基板上に上述の素子を設ける場合に、リーク電流を従来よりも低減することができる。
【００２７】
上記工程（ａ）で形成される上記第１の絶縁膜のうち、上記トレンチの側面上に設けられた部分の膜厚は、上部よりも下部の方が大きくなっていることによっても工程（ｂ）でトレンチ底角部付近にストレスを集中させて欠陥領域を生じさせることができる。
【００２８】
上記工程（ａ）では、上記第１の絶縁膜を、上記トレンチの側面にサイドウォール形状に形成してもよい。
【００２９】
上記工程（ａ）で形成する上記第１の絶縁膜は、上記工程（ｃ）で形成する上記埋め込み絶縁膜よりも膜応力が強いことにより、工程（ｂ）では、第１の絶縁膜から加わるストレスが強くなるので、より確実にトレンチ底角部を含む領域に欠陥領域を発生させることが可能となる。
【００３０】
上記工程（ｂ）では、６００℃以上で上記半導体基板の熱処理を行なうことにより、６００℃を下回る温度で熱処理をする場合に比べて第１の絶縁膜の残留ストレスを大きくできるので、より確実にトレンチの底角部付近に欠陥領域を生じさせることが可能になる。
【００３１】
上記第１の絶縁膜は、上記埋め込み絶縁膜に比べて、膜質が疎であることにより、第１の絶縁膜と埋め込み絶縁膜が同じ絶縁体からなる場合には、第１の絶縁膜のエッチングレートが埋め込み絶縁膜のエッチングレートよりも大きくなるので、エッチングを行って第１の絶縁膜及び埋め込み絶縁膜の上面高さを適宜調節することができる。
【００３２】
上記第１の絶縁膜を構成する材料は、上記埋め込み絶縁膜を構成する材料に比べて高温且つ高出力条件で堆積されたものであることにより、一般的に第１の絶縁膜の膜質を埋め込み絶縁膜に比べて疎にすることができる。
【００３３】
上記工程（ｃ）の後に、上記第１の絶縁膜及び上記埋め込み絶縁膜をエッチングして、上記第１の絶縁膜の上面位置を、上記半導体基板の上面位置よりも高く、且つ、上記埋め込み絶縁膜の上面位置よりも低く形成する工程（ｄ）をさらに含んでいることにより、半導体素子を形成する際に、素子分離用絶縁膜の近傍に設けるレジスト膜の膜厚変動を緩やかにすることができるので、微細なパターニングが可能となる。
【発明の効果】
【００３４】
本発明の半導体装置においては、埋め込み素子分離領域の形成時に生じる結晶欠陥やシリコン結晶の歪みがトレンチの底部周辺に集中して形成されているため、トレンチ上部周辺の半導体基板では従来よりも結晶欠陥の密度が低減され、結晶の歪みも緩和されている。そのため、結晶欠陥や結晶歪みが、半導体装置の動作時にキャリアが走行する領域や高電界が印加される領域と重ならない。例えば、半導体基板上に電界効果型トランジスタが設けられる場合には、ソース・ドレイン間に生じるリーク電流を低減できるので、信頼性の向上が実現されている。
【００３５】
また、本発明の半導体装置の製造方法によれば、シリコン結晶の歪みをトレンチ下部付近に設けることで、半導体素子の動作に影響を与える結晶欠陥や結晶歪みが、半導体基板の上面近傍に生じるのを防ぐことができる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１及び図２を用いて以下に説明する。
【００３７】
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図であり、図２（ａ）〜（ｇ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３８】
図１に示すように、本実施形態の半導体装置は、活性領域と、活性領域を囲む素子分離領域とを含み、素子分離領域にトレンチが形成された半導体基板１と、半導体基板１の活性領域上に設けられた電界効果型トランジスタと、素子分離領域内のトレンチを埋める素子分離用絶縁膜１０，１８と、素子分離用絶縁膜１０，１８上にそれぞれ設けられたゲート配線１９とを備えている。素子分離領域内のトレンチは、深さが２００ｎｍ以上６００ｎｍ以下程度であることが好ましい。
【００３９】
図１に示す例で、電界効果型トランジスタは、例えばシリコンからなる半導体基板１上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に設けられたポリシリコン電極１２及びメタル電極１３とからなるゲート電極１４と、ゲート電極１４上に設けられたゲート上絶縁膜１５と、ゲート電極１４の側面上に設けられたサイドウォール１６と、半導体基板１のうちゲート電極１４の両側方に位置する領域に設けられたソース・ドレイン領域１７とを有するＭＩＳＦＥＴである。また、ゲート配線１９は、例えば電界効果型トランジスタと同じ構成を有している。
【００４０】
素子分離用絶縁膜１０は、トレンチの内壁に設けられた厚さ約５〜２０ｎｍのシリコン酸化物からなる被覆絶縁膜２と、被覆絶縁膜２の上に設けられた厚さ３０ｎｍ以上８０ｎｍ以下のシリコン酸化物（ＨＤＰ−ＮＳＧ）からなる第１の絶縁膜７ａと、第１の絶縁膜７ａの上に設けられ、且つトレンチを埋める埋め込み絶縁膜９ａとを有している。ここで、第１の絶縁膜７ａは、埋め込み絶縁膜９ａとその膜質が異なり、半導体基板１に与えるストレスがより大きくなっている。埋め込み絶縁膜９ａの材料としては、シリコン酸化物を用いてもよいし、シリコン窒化膜を用いてもよい。
【００４１】
また、素子分離用絶縁膜１８は、素子分離用絶縁膜１０とほぼ同じ構成を有している。すなわち、素子分離用絶縁膜１８は、トレンチの内壁に設けられた厚さ約５〜２０ｎｍのシリコン酸化物からなる被覆絶縁膜２ｂと、被覆絶縁膜２ｂの上に設けられた厚さ３０ｎｍ以上８０ｎｍ以下のシリコン酸化物（ＨＤＰ−ＮＳＧ）からなる第１の絶縁膜７ｂと、第１の絶縁膜７ａの上に設けられ、且つトレンチを埋める埋め込み絶縁膜９ｂとを有している。なお、素子分離用絶縁膜１０のゲート長方向の幅は、例えば２μｍ以下であり、素子分離用絶縁膜１８の幅は、例えば２μｍを超える。
【００４２】
本実施形態の半導体装置の特徴は、上述の素子分離用絶縁膜１０，１８の構造を有することと、この構造によって、半導体基板１のうちトレンチの下縁部（底角部；トレンチ底部の角部分を意味する）の周辺に結晶欠陥を含む欠陥領域８が存在していることにある。
なお、本明細書中でトレンチの下縁部（あるいは底角部）とは、トレンチの側面と底面とが接する部分のことである。
【００４３】
この欠陥領域８は、半導体基板１の上面からの深さが２００ｎｍ以上の領域に多く見られる。これに対し、半導体基板１のうちトレンチの周辺部分の、上面からの深さが１５０ｎｍ以内の領域では、欠陥領域がほとんど見られないか、深さが２００ｎｍ以上の領域に比べて欠陥領域が著しく小さくなっている。また、結晶欠陥を含む欠陥領域８は、主に素子分離用絶縁膜１０，１８からの距離が２００ｎｍ以内の領域に存在する。
【００４４】
一方、ＭＩＳＦＥＴのソース・ドレイン領域１７は、半導体基板１内の深さが上面から１５０ｎｍ以内の領域に設けられているため、ソース・ドレイン領域１７内に欠陥領域８はほとんど見られず、結晶欠陥の密度は、従来の半導体装置に比べて著しく低減されている。このため、本実施形態の半導体装置においては、ＭＩＳＦＥＴの動作時にソース・ドレイン領域１７やソース・ドレイン領域１７間のチャネル領域に生じるリーク電流を低減することが可能となっている。
【００４５】
このため、本実施形態の半導体装置では、半導体基板１上に設けられた素子の動作信頼性を向上させることが可能となっている。
【００４６】
次に、図２を用いて上述の半導体装置の製造方法について説明する。同図では、素子分離用絶縁膜１０の周辺部分を例として示している。
【００４７】
まず、図２（ａ）に示す工程で、ｐ型の半導体基板１上にシリコン酸化膜６、アモルファスシリコン膜３、及びシリコン窒化膜４を順次形成した後、素子分離形成領域となる領域上に開口を有するレジスト（図示せず）を用いて、ドライエッチングによりシリコン窒化膜４、アモルファスシリコン膜３及ぶシリコン酸化膜６をエッチングしてパターニングする。続いて、半導体基板１を所定の深さ、例えば深さ２００〜６００ｎｍまでさらにエッチングしてトレンチ５を形成する。トレンチの深さが浅いと、後の工程で生じる欠陥領域８がＭＩＳＦＥＴのソース・ドレイン領域にかかってしまうので、トレンチ深さは２００ｎｍ以上であることが好ましい。
【００４８】
次いで、レジストを除去した後、シリコン窒化膜４をマスクにして、半導体基板１を１０００〜１３００℃のドライＯ2雰囲気中で熱酸化することにより、トレンチ５の内壁（側面及び底面）に厚さ５〜２０ｎｍの被覆絶縁膜２を形成する。この酸化により、トレンチ５の上縁部に位置する半導体基板１の角部が酸化され丸くなる。
【００４９】
次に、図２（ｂ）に示す工程で、基板上の全面に、高密度プラズマ法を用いて、出力４．０ｋＷ、６００℃の形成条件で厚さ３０ｎｍ以上８０ｎｍ以下のシリコン酸化物（ＨＤＰ−ＮＳＧ）からなる第１の絶縁膜７を形成する。このとき、第１の絶縁膜７の材料としては、ＨＤＰ−ＮＳＧに限定されるものではなく、高ストレスでテンソル成分の強い膜応力を持つ絶縁膜であれば用いることができる。ここで、第１の絶縁膜７の膜厚を８０ｎｍ以下とするのは、トレンチ内が完全に埋まらない膜厚で形成するためであり、３０ｎｍ以上とするのは、後の熱処理工程において、第１の絶縁膜７（７ａ）が欠陥領域８を生じさせるだけのストレスを半導体基板１に与える必要があるためである。
【００５０】
次に、図２（ｃ）に示す工程で、ＣＭＰ法によってシリコン窒化膜４上の第１の絶縁膜７を除去して、トレンチ５内のみに第１の絶縁膜７ａを残存させる。ここで、第１の絶縁膜７ａは、トレンチ５に沿って凹状となる。
【００５１】
次いで、図２（ｄ）に示す工程で、半導体基板１に対して、Ｎ2雰囲気中、温度６００〜１３００℃、処理時間１０〜４０分の条件で高温熱処理を行なう。この時、高ストレスでテンソル成分の強い膜応力を持つ第１の絶縁膜７ａがトレンチ５の内側に存在しているため、半導体基板１のうちトレンチ５の下縁部（底角部）周辺に位置する部分にはトレンチ５の上縁部周辺に位置する部分に比べて強いストレスが加わる。これは、半導体基板１のうちトレンチ５の下縁部周辺に位置する部分では第１の絶縁膜７ａからのストレスを受けるのに対し、トレンチ５の上縁部周辺に位置する部分では上方に空間があるためにストレスが開放されるからである。この結果、半導体基板１におけるトレンチ５の下縁部（底角部）近傍（図２（ｄ）に示すａ）に結晶欠陥、もしくはストレスが強く残留する欠陥領域８が発生する。ここで、結晶欠陥や欠陥領域８は、トレンチ５の底部に形成された第１の絶縁膜７ａの膜厚の範囲内に形成される。トレンチ５の深さは、一般に２００ｎｍ以上であるので、結晶欠陥や欠陥領域８の深さもほぼ２００ｎｍ以上となっている。また、結晶欠陥や欠陥領域８は、半導体基板１のうち、主としてトレンチ（または第１の絶縁膜７ａ）からの距離が２００ｎｍ以下の領域に発生する。
【００５２】
なお、図６は、ＨＤＰ−ＮＳＧ膜を形成した状態で熱処理を加えた場合における熱処理温度とストレスの関係を示す図である。
【００５３】
同図に示すように、熱処理温度が６００℃以上になると、昇温時（図中の「rise」）のストレスと降温時（図中の「fall」）のストレスとの差が大きくなるので、熱処理後の残留ストレスも大きくなる。従って、本工程における熱処理温度は、６００℃以上にすることでより確実に結晶欠陥または欠陥領域８を生じさせることができるので、好ましい。
【００５４】
次に、図２（ｅ）に示す工程で、基板上の全面に、高密度プラズマ法を用いて、３．０ｋＷ、４２０℃の形成条件で例えば厚さ４００〜６００ｎｍのＨＤＰ−ＮＳＧからなる絶縁膜９を形成する。本工程では、絶縁膜９が十分にトレンチを埋めるように、トレンチの深さに応じてＨＤＰ−ＮＳＧの堆積量を調整する。絶縁膜９と第１の絶縁膜７（７ａ）とは共にＨＤＰ−ＮＳＧからなるが、絶縁膜９は、第１の絶縁膜７ａに比べて、低パワー且つ低温の条件で形成する。これにより、絶縁膜９の膜応力を、第１の絶縁膜７ａよりも小さくすることができる。
【００５５】
その後、処理温度９００〜１２００℃、処理時間１５〜６０分の条件で焼き締めアニールを行なって、絶縁膜９を焼き締める。この時、焼き締めアニールによって半導体基板１に加わるストレスによって、図２（ｄ）に示す工程で発生した欠陥結晶が伸長したり、欠陥領域８が拡大したりする。ここで、結晶欠陥や欠陥領域８が生じているのは、主としてトレンチからの距離が２００ｎｍ以内の領域内である。
【００５６】
このように、トレンチ５の下縁部近傍に位置する結晶欠陥や欠陥領域８が伸長あるいは拡大することで、絶縁膜９から半導体基板１に加わるストレスを相殺することができるので、ソース・ドレイン領域となる活性領域に加わるストレスが従来に比べて緩和され、半導体基板１の上面付近での結晶欠陥や欠陥領域８の発生を抑制することができる。
【００５７】
次に、図２（ｆ）に示す工程で、ＣＭＰ法を用いて絶縁膜９の平坦化を行なう。本工程によって、シリコン窒化膜４が露出するまで絶縁膜９を除去することにより、トレンチ５内に埋め込み絶縁膜９ａを形成する。
【００５８】
次に、図２（ｇ）に示す工程で、埋め込み絶縁膜９ａの半導体基板１上面に対する高さを調整するために、埋め込み絶縁膜９ａのウェットエッチングを行う。その後、シリコン窒化膜４、アモルファスシリコン膜３及びシリコン酸化膜６を除去する。以上のようにして、トレンチ５の内壁上に設けられた被覆絶縁膜２、第１の絶縁膜７ａ、及び埋め込み絶縁膜９ａを有する素子分離用絶縁膜１０を形成する。
【００５９】
また、被覆絶縁膜２、第１の絶縁膜７ｂ、及び埋め込み絶縁膜９ｂを有する素子分離用絶縁膜１８は、素子分離用絶縁膜１０と同時に形成される。
【００６０】
その後、周知の技術を用いて、図２に示すように、半導体基板１の活性領域上に、ゲート絶縁膜１１、ポリシリコン電極１２及びＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ｗ（タングステン）、もしくはこれらの積層体からなるメタル電極１３で構成されるゲート電極１４、ゲート上絶縁膜１５、サイドウォール１６、ソース・ドレイン領域１７を有するＭＩＳＦＥＴを形成する。
【００６１】
続いて、分離幅が２μｍ以下の狭い素子分離用絶縁膜１０と分離幅が２μｍを越える広い素子分離用絶縁膜１８の上に、ＭＩＳＦＥＴのゲート電極構造と同様な構造を有するゲート配線１９をそれぞれ形成する（図示せず）。以上のようにして、本実施形態の半導体装置を製造することができる。
【００６２】
この方法によれば、図２（ｄ）に示す工程において、活性領域内の半導体基板１の上方に従来の埋め込み絶縁膜に比べて膜応力が強い第１の絶縁膜７ａが設けられていない状態で熱処理を行なうので、半導体基板１のうちトレンチの下縁部付近に結晶欠陥や欠陥領域８を生じさせることができる。この状態で、埋め込み用の絶縁膜９の熱処理時にストレス
受けると、結晶欠陥や欠陥領域８にストレスが集中して、結晶欠陥や欠陥領域８が伸長あるいは拡大するので、製造工程中に半導体基板１の深さ１５０ｎｍ以内の領域に欠陥領域８が生じるのを抑制することができる。また、半導体基板１上に形成したＭＩＳＦＥＴのソース・ドレイン領域１７の深さは例えば５０ｎｍ〜１５０ｎｍ程度であるので、欠陥領域８がソース・ドレイン領域１７を横切って形成されることが防がれ、ソース・ドレイン間のリーク電流の発生を低減することができる。
【００６３】
ここでは、半導体基板１上に形成する素子の例としてＭＩＳＦＥＴを挙げたが、キャリアが半導体基板１の上面近傍を流れる電界効果型トランジスタの他、バイポーラトランジスタなどを形成する場合でも同様の効果を得ることができる。
【００６４】
なお、本実施形態では、第１の絶縁膜７としてＨＤＰ−ＮＳＧ膜を用いたが、第１の絶縁膜７が絶縁膜９よりも高ストレスの膜質を有する絶縁膜であれば、トレンチの底部近傍に欠陥領域８を発生させることができるので、例えばＬＰ−ＣＶＤ法により形成したシリコン窒化膜を用いても同様の効果が得られる。また絶縁膜９は、第１の絶縁膜７よりも低ストレスで、埋め込み性の良好な絶縁膜であれば、ＨＤＰ−ＮＳＧ膜以外の膜であってもよい。この場合にも、本発明と同様な効果を得ることができる。
【００６５】
なお、本実施形態で説明した方法において、トレンチのコーナーを丸めるために被覆絶縁膜２を形成することが好ましいが、被覆絶縁膜２が形成されていなくてもＭＩＳＦＥＴの動作信頼性を向上させる効果を得ることはできる。
【００６６】
また、半導体基板１としては、シリコン基板が好ましく用いられるが、基板の下方に絶縁膜を埋め込んだＳＯＩ基板や、ＳｉＣ（炭化珪素）基板、ＳｉＧｅ基板などを用いてもよい。
【００６７】
なお、アモルファスシリコン膜３の代わりにポリシリコン膜を設けても本実施形態の半導体装置と同様の効果を得ることができる。
【００６８】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置を示す断面図であり、図４（ａ）〜（ｇ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００６９】
図３に示すように、本実施形態の半導体装置は、第１の実施形態の半導体装置と比べて第１の絶縁膜２１ａ，２１ｂの形状のみが異なっている。
【００７０】
すなわち、本実施形態の半導体装置は、活性領域と、活性領域を囲む素子分離領域とを含み、素子分離領域にトレンチが形成された半導体基板１と、半導体基板１の活性領域上に設けられた電界効果型トランジスタと、素子分離領域内のトレンチを埋める素子分離用絶縁膜１０，１８と、素子分離用絶縁膜１０，１８上にそれぞれ設けられたゲート配線１９とを備えている。素子分離領域内のトレンチは、深さが２００ｎｍ以上６００ｎｍ以下程度であることが好ましい。
【００７１】
素子分離用絶縁膜１０は、トレンチの内壁に設けられた厚さ約５〜２０ｎｍのシリコン酸化物からなる被覆絶縁膜２と、被覆絶縁膜２の側壁上に設けられ、シリコン酸化物（ＨＤＰ−ＮＳＧ）からなるサイドウォール形状の第１の絶縁膜２１ａと、被覆絶縁膜２及び第１の絶縁膜２１ａの上に設けられ、且つトレンチを埋める埋め込み絶縁膜９ａとを有している。第１の絶縁膜２１ａの膜厚は、トレンチ内の上部よりも下部の方が厚くなっている。第１の絶縁膜２１ａのうち、被覆絶縁膜２の底面と接している最下部の厚みは、約３０ｎｍ以上８０ｎｍ以下である。ここで、「サイドウォール形状」とは、ＭＩＳＦＥＴのゲート電極の側面上に設けられるサイドウォールと同様の形状を意味し、具体的には、トレンチ側壁を覆い、平面視では、トレンチ底面の周縁部上のみに設けられる形状を意味するものとする。
【００７２】
また、第１の絶縁膜２１ａは、埋め込み絶縁膜９ａと膜質が異なり、半導体基板１に与えるストレスがより大きくなっている。なお、埋め込み絶縁膜９ａの材料としては、シリコン酸化物を用いてもよいし、シリコン窒化膜を用いてもよい。
【００７３】
また、素子分離用絶縁膜１８は、素子分離用絶縁膜１０とほぼ同じ構成を有している。
【００７４】
すなわち、素子分離用絶縁膜１８は、トレンチの内壁に設けられた厚さ約５〜２０ｎｍのシリコン酸化物からなる被覆絶縁膜２ｂと、被覆絶縁膜２ｂの側壁上に設けられ、例えばＨＤＰ−ＮＳＧからなるサイドウォール形状の第１の絶縁膜２１ｂと、被覆絶縁膜２及び第１の絶縁膜２１ｂの上に設けられ、且つトレンチを埋める埋め込み絶縁膜９ｂとを有している。
【００７５】
本実施形態の半導体装置においては、第１の実施形態の半導体装置と同様に、半導体基板１のうちトレンチの下縁部の周辺に結晶欠陥を含む欠陥領域８が存在している。この欠陥領域８は、半導体基板１の上面からの深さが２００ｎｍ以上の領域に多く見られ、半導体基板１のうちトレンチの周辺部分の、上面からの深さが１５０ｎｍ以内の領域には、欠陥領域がほとんど見られないか、深さが２００ｎｍ以上の領域に比べて著しく小さくなっている。また、本実施形態の半導体装置では、半導体基板１のうち、トレンチ上部の近傍部分に第１の絶縁膜２１ａ，２１ｂから加わる応力が第１の実施形態に比べて小さくなっているので、半導体基板１の上面近傍に生じる結晶欠陥の密度をより低減し、欠陥領域８をより小さくすることができる。
【００７６】
次に、本実施形態の半導体装置の製造方法について説明する。
【００７７】
まず、図４（ａ）に示す工程で、ｐ型の半導体基板１上にシリコン酸化膜６、アモルファスシリコン膜３、及びシリコン窒化膜４を順次形成した後、素子分離形成領域となる領域上に開口を有するレジスト（図示せず）を用いて、ドライエッチングによりシリコン窒化膜４、アモルファスシリコン膜３及ぶシリコン酸化膜６をエッチングしてパターニングする。続いて、半導体基板１を所定の深さ、例えば深さ２００〜６００ｎｍまでさらにエッチングしてトレンチ５を形成する。トレンチの深さが浅いと、後の工程で生じる欠陥領域８がＭＩＳＦＥＴのソース・ドレイン領域にかかってしまうので、トレンチ深さは２００ｎｍ以上であることが好ましい。
【００７８】
次いで、レジストを除去した後、シリコン窒化膜４をマスクにして、半導体基板１を１０００〜１３００℃のドライＯ2雰囲気中で熱酸化することにより、トレンチ５の内壁（側面及び底面）に厚さ５〜４０ｎｍの被覆絶縁膜２を形成する。この酸化により、トレンチ５の上縁部に位置する半導体基板１の角部が酸化され丸くなる。
【００７９】
次に、図４（ｂ）に示す工程で、基板上の全面に、高密度プラズマ法を用いて、４．０ｋＷ、６００℃の形成条件で厚さ３０ｎｍ以上８０ｎｍ以下のシリコン酸化物（ＨＤＰ−ＮＳＧ）からなる第１の絶縁膜２１を形成する。このとき、第１の絶縁膜２１の材料としては、ＨＤＰ−ＮＳＧに限定されるものではなく、高ストレスでテンソル成分の強い（例えば熱酸化膜よりも強い）膜応力を持つ絶縁膜であれば用いることができる。ここで、第１の絶縁膜２１の膜厚としては、トレンチ内が完全に埋まらない膜厚で形成することが重要である。ここまでの工程は第１の実施形態と同じである。
【００８０】
次に、図４（ｃ）に示す工程で、異方性ドライエッチングによって第１の絶縁膜２１をエッチバックして、トレンチ５内の側壁面上のみにサイドウォール形状の第１の絶縁膜２１ａを形成する。
【００８１】
次に、図４（ｄ）に示す工程で、半導体基板１に対して、熱処理温度６００〜１３００℃、処理時間１０〜４０分の条件で高温熱処理を行なう。この時、高ストレスでテンソル成分の強い膜応力を持つ第１の絶縁膜２１ａがトレンチ５の側面に存在しているが、トレンチ５の上部近傍と下部近傍とでは、半導体基板１に加わるストレスが異なる。すなわち半導体基板１のうちトレンチ５の下部付近では、サイドウォール形状の第１の絶縁膜２１ａの膜厚がトレンチ上部付近に比べて厚く形成されている。このため、トレンチ５の上部付近では、第１の実施形態における第１の絶縁膜７ａに比べて第１の絶縁膜２１ａの膜厚が薄く、且つ、トレンチ以外の部分の半導体基板１上に第１の絶縁膜２１ａが設けられていないので、ストレスが開放され、半導体基板１にはほとんどストレスが加わらない。
【００８２】
一方、半導体基板１のうちトレンチ５の下部付近では、第１の絶縁膜２１ａの膜厚が上部に比べて厚く、ストレスが集中するので、高温熱処理によってトレンチ５の下縁部（底角部）にストレスが加わり、欠陥領域８が形成される。ここで、第１の実施形態と同様に、結晶欠陥や欠陥領域８は、トレンチ５の底部に形成された第１の絶縁膜２１ａの膜厚の範囲内に形成される。なお、この欠陥領域８は、主に、半導体基板１の上面からの深さが２００ｎｍ以上の領域に生じる。また、本工程における熱処理温度は、図６に示す結果から、第１の実施形態と同様に６００℃以上にすることが好ましい。
【００８３】
次に、図４（ｅ）に示す工程で、基板上の全面に、高密度プラズマ法を用いて、３．０ｋＷ、４２０℃の形成条件で厚さ４００〜６００ｎｍのＨＤＰ−ＮＳＧ膜からなる絶縁膜９を形成する。このとき、絶縁膜９は、第１の絶縁膜２１に比べて、ＨＤＰ−ＮＳＧ膜の堆積条件が、低パワーでかつ低温で堆積する。その後、絶縁膜９を焼きしめるため、処理温度９００〜１２００℃、処理時間１５〜６０分の条件で焼き締めアニールを行う。この時、焼き締めアニールによる半導体基板１に対するストレスは、トレンチ５の下縁部（底角部）近傍の欠陥領域８が成長することで吸収されるため、半導体基板１のうち、トレンチ５の上部近傍に加わるストレスが従来の半導体装置に比べ緩和されている。そのため、後にＭＩＳＦＥＴのソース・ドレイン領域となる部分に欠陥領域８が生じにくくなっている。
【００８４】
次に、図４（ｆ）に示す工程で、化学的機械研磨（ＣＭＰ）法を用いて絶縁膜９の平坦化を行ない、シリコン窒化膜４上の絶縁膜９を除去することにより、トレンチ５内に埋め込み絶縁膜９ａを形成する。
【００８５】
次に、図４（ｇ）に示す工程で、埋め込み絶縁膜９ａの半導体基板１の上面に対する高さ調整を行うために、埋め込み絶縁膜９ａのウェットエッチングを行う。その後、シリコン窒化膜４、アモルファスシリコン膜３及びシリコン酸化膜６を除去して、トレンチ５内に被覆絶縁膜２、第１の絶縁膜２１ａ及び埋め込み絶縁膜９ａを有する素子分離用絶縁膜１０を形成する。
【００８６】
また、被覆絶縁膜２、第１の絶縁膜２１ｂ、及び埋め込み絶縁膜９ｂを有する素子分離用絶縁膜１８は、素子分離用絶縁膜１０と同時に形成される。
【００８７】
その後、図３に示すように、周知の技術を用いて、半導体基板１の活性領域上に、ゲート絶縁膜１１、ポリシリコン電極１２及びＴｉ、ＴｉＮ、Ｗ、もしくはこれらの積層体からなるメタル電極１３で構成されるゲート電極１４、ゲート上絶縁膜１５、サイドウォール１６、ソース・ドレイン領域１７を有するＭＩＳＦＥＴを形成する。次いで、分離幅が２μｍ以下の狭い素子分離用絶縁膜１０及び分離幅が２μｍを越える広い素子分離用絶縁膜１８上にＭＩＳＦＥＴのゲート電極構造と同様な構造を有するゲート配線１９をそれぞれ形成する。以上のようにして、本実施形態の半導体装置を製造することができる。
【００８８】
この方法によれば、図４（ｄ）に示す工程において、従来の埋め込み絶縁膜に比べて膜応力が強いサイドウォール形状の第１の絶縁膜２１ａがトレンチ５（あるいは被覆絶縁膜２）の側壁に存在している状態で熱処理を行うので、半導体基板１のうちトレンチの下縁部付近に結晶欠陥や欠陥領域８を生じさせることができる。特に、第１の絶縁膜２１ａの膜厚は上部よりも下部の方が厚くなっているため、第１の実施形態に比べてトレンチ５上部近傍の半導体基板１に加わるストレスが低減され、ストレスがトレンチ５の下縁部近傍の半導体基板１に集中させることができる。その結果、結晶欠陥や欠陥領域８が伸長あるいは拡大し、製造工程中に半導体基板１の深さ１５０ｎｍ以内の領域に欠陥領域８が生じるのをより効果的に抑制することができる。半導体基板１上に形成したＭＩＳＦＥＴのソース・ドレイン領域１７の深さは例えば５０ｎｍ〜１５０ｎｍ程度であるので、欠陥領域８がソース・ドレイン領域１７を横切って形成されることが防がれ、ソース・ドレイン間のリーク電流の発生を低減することができる。
【００８９】
なお、本実施形態では、第１の絶縁膜２１としてＨＤＰ−ＮＳＧ膜を用いたが、第１の絶縁膜２１が絶縁膜９よりも高ストレスの膜質を有する絶縁膜であれば、トレンチの底部近傍に欠陥領域８を発生させることができる。例えば、ＬＰ−ＣＶＤ法によるシリコン窒化膜を用いても同様の効果が得られる。また絶縁膜９は、低ストレスで、埋め込み性の良好な絶縁膜であれば、ＨＤＰ−ＮＳＧ膜以外の膜でも、本発明と同様な効果を得ることが出来る。
【００９０】
なお、本実施形態では、第１の絶縁膜２１ａがサイドウォール形状である場合について説明したが、トレンチ５の側壁上方に設けられた第１の絶縁膜２１ａの膜厚が上部より下部で厚くなっていれば、第１の絶縁膜２１ａがトレンチ５の底面上方に設けられていても、トレンチの底角部にストレスが加わることになるので、本実施形態と同様の効果を得ることができる。
【００９１】
（第３の実施形態）
図５（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【００９２】
本実施形態の半導体装置の製造方法は、第１の実施形態の方法とほぼ同様であるが、第１の絶縁膜３１ａの膜質が第１の実施形態と異なっている。以下、第１の実施形態と異なる点を説明する。
【００９３】
まず、図５（ａ）に示す工程で、第１の実施形態と同様に、半導体基板１上にトレンチ５を形成した後、トレンチ５内に、有機シリコンを主原料とする、熱ＣＶＤ法またはプラズマＣＶＤ法により、従来の素子分離用絶縁膜よりも強い膜応力を持つ厚さ３０〜８０ｎｍの第１の絶縁膜３１を形成する。この際、第１の絶縁膜３１が、後に形成する絶縁膜９よりも疎な膜質になるように、絶縁膜９の成膜条件よりも高出力、且つ、高温で第１の絶縁膜３１を形成する。例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いる場合、４．０ｋＷ、６００℃の条件で第１の絶縁膜３１を形成する。この堆積条件により、第１の絶縁膜３１の成膜反応は、絶縁膜９の成膜反応よりも速く進むので、第１の絶縁膜３１は、副反応生成物を多く含んだ疎な膜質になり、テンソル成分が強く、ＨＦを含んだ溶液に対して、エッチングレートが大きい膜質となる。
【００９４】
次いで、図５（ｂ）に示す工程で、第１の実施形態と同様に第１の絶縁膜３１を研磨して第１の絶縁膜３１ａとした後、基板に熱処理を施してトレンチの下縁部周辺の半導体基板１に欠陥領域８を生じさせる。
【００９５】
その後、図５（ｃ）に示す工程で、埋め込み特性の良い絶縁膜９を基板上に形成する。次いで、ＣＭＰ法により絶縁膜９を研磨して埋め込み絶縁膜９を形成する。このＣＭＰ工程により、通常第１の絶縁膜３１ａ及び埋め込み絶縁膜９ａの上面は、活性領域内の半導体基板１の上面よりも高くなる。次に、埋め込み絶縁膜９ａの高さを調整するために、ＨＦを含む溶液を用いてウェットエッチングを行なう。この時、第１の絶縁膜３１の方が、埋め込み絶縁膜９ａよりもＨＦを含んだ溶液に対してエッチングレートが大きいので、埋め込み絶縁膜９ａの高さを効率的に低くすることができる。このように、第１の絶縁膜３１ａを疎な膜にすることによって、パターンの密集する領域においても、埋め込み絶縁膜９ａの高さが周囲よりも高くなるのを防ぐことができる。
【００９６】
次に、シリコン窒化膜４、アモルファスシリコン膜３及びシリコン酸化膜６を除去して素子分離用絶縁膜３３を形成する。
【００９７】
以上の方法によれば、第１の絶縁膜３１ａを埋め込み絶縁膜９ａよりも疎な膜にすることで、ＨＦに対するエッチングレートを大きくすることができるので、素子分離用絶縁膜３３の上面と半導体基板１の上面との間の段差を小さくすることができる。これにより、微細なゲート電極をリソグラフィーにより形成する際に素子分離用絶縁膜３３の近傍でのレジストの膜厚変動が緩やかになるので、微細なパターニングが可能となる。このため、従来の半導体装置に比べて微細なゲート電極を形成する際に、レジスト膜厚の変動を緩やかにすることができ、パターニングを容易に行なうことができるようになる。その結果、微細なゲート電極を有する半導体装置の信頼性を向上させることができるようになる。
【産業上の利用可能性】
【００９８】
本発明の半導体装置は、例えば電気機器、パソコン、家電など、種々の機器の動作を制御するために用いられる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｇ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図４】（ａ）〜（ｇ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】ＨＤＰ−ＮＳＧ膜を形成した状態で熱処理を加えた場合における熱処理温度とストレスの関係を示す図である。
【図７】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１００】
１            半導体基板
２，２ｂ      被覆絶縁膜
３            アモルファスシリコン膜
４            シリコン窒化膜
５            トレンチ
６            シリコン酸化膜
７，７ａ，７ｂ      第１の絶縁膜
８            欠陥領域
９，９ａ，９ｂ      埋め込み絶縁膜
１０，１８，３３    素子分離用絶縁膜
１１          ゲート絶縁膜
１２          ポリシリコン電極
１３          メタル電極
１４          ゲート電極
１５          ゲート上絶縁膜
１６          サイドウォール
１７          ソース・ドレイン領域
１８          素子分離用絶縁膜
１９          ゲート配線
２１，２１ａ，２１ｂ，３１，３１ａ，３１ｂ      第１の絶縁膜
【図１】
2005175277.tif 000003
【図２】
2005175277.tif 000004
【図３】
2005175277.tif 000005
【図４】
2005175277.tif 000006
【図５】
2005175277.tif 000007
【図６】
2005175277.tif 000008
【図７】
2005175277.tif 000009