(57)【要約】【課題】  ＥＳＤ対策が施されているか否かを短時間で検証可能なＥＳＤ検証装置を得る。【解決手段】  回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索するパッド検索手段２と、パッド検索手段２により検索されたパッドシンボルに繋がる素子シンボルを検索する素子検索手段４と、素子検索手段４により検索された素子シンボル中に、内部回路保護用の素子シンボルが存在するか否かを判定する素子判定手段５と、素子検索手段５により検索された素子シンボル中に内部回路保護用の素子シンボルが存在しない場合、エラー処理を行うエラー処理手段６とを備える。【選択図】        図１
2005050209.tif 000002
【特許請求の範囲】
【請求項１】
回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索するパッド検索手段と、上記パッド検索手段により検索されたパッドシンボルに繋がる素子シンボルを検索する素子検索手段と、上記素子検索手段により検索された素子シンボル中に、内部回路保護用の素子シンボルが存在するか否かを判定する素子判定手段と、上記素子検索手段により検索された素子シンボル中に内部回路保護用の素子シンボルが存在しない場合、エラー処理を行うエラー処理手段とを備えたＥＳＤ検証装置。
【請求項２】
素子検索手段により検索された素子シンボル中に内部回路保護用の素子シンボルとして抵抗シンボルのみが存在する場合、その抵抗シンボルのパットシンボル側と反対側端に繋がる素子シンボルを検索する検索手段と、上記検索手段により検索された素子シンボル中に、内部回路保護用の素子シンボルが存在するか否かを判定する判定手段とを備え、上記検索手段により検索された素子シンボル中に内部回路保護用の素子シンボルが存在しない場合、エラー処理手段がエラー処理を行うことを特徴とする請求項１記載のＥＳＤ検証装置。
【請求項３】
素子検索手段により検索された素子シンボル中に内部回路保護用の素子シンボルが存在する場合、その素子シンボルに与えられた面積が予め規定された面積以上であるか否かを判定する面積判定手段を備え、内部回路保護用の素子シンボルに与えられた面積が予め規定された面積に満たない場合、エラー処理手段がエラー処理を行うことを特徴とする請求項１記載のＥＳＤ検証装置。
【請求項４】
素子検索手段により検索された素子シンボル中に内部回路保護用の素子シンボルとして抵抗シンボルが存在する場合、その抵抗シンボルに与えられた抵抗値が予め規定された抵抗値以上であるか否かを判定する抵抗値判定手段を備え、内部回路保護用の抵抗シンボルに与えられた抵抗値が予め規定された抵抗値に満たない場合、エラー処理手段がエラー処理を行うことを特徴とする請求項１記載のＥＳＤ検証装置。
【請求項５】
素子検索手段により検索された素子シンボル中に内部回路保護用の素子シンボルとして抵抗シンボルが存在する場合、その抵抗シンボルの端部に与えられたコンタクト面積が予め規定された面積以上であるか否かを判定する面積判定手段を備え、内部回路保護用の抵抗シンボルの端部に与えられたコンタクト面積が予め規定された面積に満たない場合、エラー処理手段がエラー処理を行うことを特徴とする請求項１記載のＥＳＤ検証装置。
【請求項６】
素子検索手段により検索された素子シンボル中に内部回路保護用の素子シンボルが存在する場合、上記パッド検索手段により検索されたパッドシンボルに接続する配線が分岐しているとき、分岐した配線部分毎に内部回路保護用の素子シンボルが設けられているか否かを判定する配線判定手段を備え、内部回路保護用の素子シンボルが設けられいない分岐した配線部分が存在する場合、エラー処理手段がエラー処理を行うことを特徴とする請求項１記載のＥＳＤ検証装置。
【請求項７】
素子検索手段により検索された素子シンボル中に内部回路保護用の素子シンボルが存在する場合、その素子シンボルが正しく接続されているか否かを判定する接続判定手段を備え、内部回路保護用の素子シンボルが正しく接続されていない場合、エラー処理手段がエラー処理を行うことを特徴とする請求項１記載のＥＳＤ検証装置。
【請求項８】
回路図エディタ装置により作成された半導体装置の回路図に基づいてレイアウトエディタ装置により作成された半導体装置のレイアウトを素子認識する素子認識手段と、半導体装置のレイアウトからパッドを検索するパッド検索手段と、上記パッド検索手段により検索されたパッドに繋がる、上記素子認識手段により素子認識された素子を検索する素子検索手段と、上記素子検索手段により検索された素子中に、内部回路保護用の素子が存在するか否かを判定する素子判定手段と、上記素子検索手段により検索された素子中に内部回路保護用の素子が存在しない場合、エラー処理を行うエラー処理手段とを備えたＥＳＤ検証装置。
【請求項９】
素子認識手段によりパッドに接続する配線に対して寄生素子が素子認識された場合、素子検索手段は、その寄生素子は存在しないものとみなして、パッド検索手段により検索されたパッドに繋がる、素子認識手段により素子認識された素子を検索することを特徴とする請求項８記載のＥＳＤ検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は設計対象の半導体装置に対してＥＳＤ（Electro Static Discharge）対策が施されているか否かを検証するＥＳＤ検証装置に関するものである。
【背景技術】
【０００２】
ＥＳＤは半導体装置を劣化させたり、誤動作させたりする要因の一つである。半導体装置は、試作後にＨＢＭ（Human Body Model）法やＭＭ（Machine Model)法等の規格に則ってテストを実施し、それらの規格値を満たすことを確認して製品出荷される。しかしながら、半導体装置の試作後にこれらの規格に則ってテストを実施して検査するだけでは、それらの規格値を満たさないことが判明したときに、半導体装置の設計をやり直さなければならず、マスク改訂が必要で、マスク作成費用の削減を事前に図ることができない。
【０００３】
このため、従来のＣＡＤ（Computer Aided Design)技術では、半導体装置の試作前のレイアウト設計段階でＥＳＤ対策が施されているか否かを検証する方法が検討されている。これは、パッドに繋がる素子の断面構造を考慮し、素子を形成する各層のイオン注入量、厚さ等のプロセス情報から、電荷の移動を計算し、静電破壊に十分に耐え得るか否かを検証するデバイスシミュレーションである。このシミュレーションでは、プロセス情報は流用できるが、素子毎にレイアウト構造が変わるため、１つのパッドに対して行われるシミュレーションに１日以上を要し、半導体装置のパッド数が多くなれば、半導体装置全体のシミュレーションに要する時間が長くなり、実用時間内での検証が困難である。
【０００４】
また、実用時間内での検証を目的に、レイアウト設計段階で、ダイオード、抵抗等のＥＳＤ対策用の素子を特殊なレイヤを用いて識別し、レイアウト設計後に、特殊レイヤの有無をチェックすることで、ＥＳＤ対策が施されているか否かを検証する方法が検討されているが、この方法では、単にＥＳＤ対策用の素子が存在するか否かを判断するだけであり、パッドとの接続関係は考慮しないため、特殊レイヤの入力間違いがあった場合でも、ＥＳＤ対策が施されていると判断される可能性がある。
【０００５】
一方、レイアウト図面とは別に、回路図に対して、ＨＢＭ法やＭＭ法で使用する等価回路図を用いて、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis)等の回路シミュレーションを実施して、パッドに繋がるＥＳＤ対策用の素子が十分に静電破壊に耐え得るものであるか否かを検証する場合には、一般には静電破壊を模擬するため、急峻に放電する静電気の等価モデルが必要であることに加え、トランジスタ等の内部素子が抵抗や容量、電流源で表された等価モデルを使用しており、静電気に対するモデルが必要となり、モデリングのための技術が確立されていない。
【０００６】
なお、特許文献１では、ＥＷＳエディタを用いて人手入力して作成したレイアウトパターン図データ３からネットリストデータ６ｂを読み込んでパッド毎に接続素子を検索し、その内の電源又はＧＮＤに接続された素子をサージ保護素子とし、予め保持しているサージ保護素子接続データと比較して一致しなければエラーとして結果出力する。また、検索したサージ保護素子としてのダイオードの拡散面積又は抵抗の抵抗値を検証し、一定値未満であればエラーとして結果出力する。
【０００７】
また、特許文献２では、パッドＰ１からノードを解析してトランジスタＴ１，Ｔ２のゲートに接続されたパッドを入力パッドと判断しかつトランジスタＴ１，Ｔ２を入力回路と判断し、該入力回路（ゲート）に至る経路に接続された抵抗Ｒ１、ダイオードＤ１，Ｄ２を入力保護デバイスと認識する。また、パッドＰ２がトランジスタＴ５，Ｔ６のドレインに接続されたパッドを出力パッドと判断しかつトランジスタＴ５，Ｔ６からなる回路を出力回路と判断し、該出力回路に至る経路に接続されたＭＯＳトランジスタＴ３，Ｔ４を出力保護デバイスと認識する。また、抽出した入（出）力回路の保護デバイスに対し、抵抗値、面積等の耐サージ破壊検証を行い、検証結果出力モジュールに出力する。
【０００８】
また、特許文献３では、入力抵抗検証モジュール３、入力抵抗コンタクト検証モジュール４及び入力抵抗周辺検証モジュール５を備え、入力抵抗自体、入力抵抗コンタクト領域及び入力抵抗周辺領域に対する耐サージ検証を自動的に行う。また、入力抵抗自体の抵抗領域から抵抗値を算出して、またコンタクト領域の形成幅等により耐サージ破壊検証を行う。また、入力ダイオードの形状、面積等を検証してその耐サージ破壊検証を行う。また、パッドの入力回路及び出力回路が並列接続された場合における入出力回路判断モジュール２を備える。
【０００９】
【特許文献１】特開平７−６５０４３号公報（２〜３頁、図１〜５、３頁、図２）
【特許文献２】特開平７−１５２８１６号公報（３頁、図２１〜２４、６〜８，１１〜１３頁、図１〜４，１４〜１７、７頁、図２）
【特許文献３】特開平５−３３４３９２号公報（４〜９頁、図１〜１６、４〜９頁、図２，５，６、５，９頁、図５，６）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のＥＳＤ検証は以上のように構成されており、デバイスシミュレーションによりＥＳＤ対策が施されているか否かを検証する場合には、１つのパッドに対して行われるシミュレーションに１日以上要するため、何十ものパッドを有する半導体装置に対しては、実用時間内での検証が困難であるという問題がある。また、特殊レイヤを用いてＥＳＤ対策が施されているか否かを検証する場合には、特殊レイヤの入力間違いがあった場合でもＥＳＤ対策が施されていると判断されるという問題がある。さらに、回路シミュレーションでＥＳＤ検証を実施する場合には、回路シミュレータで扱えるようにＥＳＤの影響を正確にモデル化する必要があり、様々な形状を有する保護素子のモデリング、内部素子のモデリングに多大な時間を要するため、実用的ではないという問題がある。
【００１１】
この発明は上記のような問題点を解消するためになされたもので、ＥＳＤ対策用の素子とパッドとの接続関係から、ＥＳＤ対策が施されているか否かを短時間で検証可能なＥＳＤ検証装置を得ることを目的としており、さらに接続関係だけでなく、経験的に得られているＥＳＤ対策用の素子の面積や抵抗値を考慮することで、十分なＥＳＤ対策が施されているか否かを短時間で検証可能なＥＳＤ検証装置を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係るＥＳＤ検証装置は、回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索するパッド検索手段と、パッド検索手段により検索されたパッドシンボルに繋がる素子シンボルを検索する素子検索手段と、素子検索手段により検索された素子シンボル中に、内部回路保護用の素子シンボルが存在するか否かを判定する素子判定手段と、素子検索手段により検索された素子シンボル中に内部回路保護用の素子シンボルが存在しない場合、エラー処理を行うエラー処理手段とを備えたものである。
【００１３】
この発明に係るＥＳＤ検証装置は、回路図エディタ装置により作成された半導体装置の回路図に基づいてレイアウトエディタ装置により作成された半導体装置のレイアウトを素子認識する素子認識手段と、半導体装置のレイアウトからパッドを検索するパッド検索手段と、パッド検索手段により検索されたパッドに繋がる、素子認識手段により素子認識された素子を検索する素子検索手段と、素子検索手段により検索された素子中に、内部回路保護用の素子が存在するか否かを判定する素子判定手段と、素子検索手段により検索された素子中に内部回路保護用の素子が存在しない場合、エラー処理を行うエラー処理手段とを備えたものである。
【発明の効果】
【００１４】
この発明によれば、回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索するパッド検索手段と、パッド検索手段により検索されたパッドシンボルに繋がる素子シンボルを検索する素子検索手段と、素子検索手段により検索された素子シンボル中に、内部回路保護用の素子シンボルが存在するか否かを判定する素子判定手段と、素子検索手段により検索された素子シンボル中に内部回路保護用の素子シンボルが存在しない場合、エラー処理を行うエラー処理手段とを備えるようにＥＳＤ検証装置を構成したので、半導体装置の回路図作成段階において、ＥＳＤ対策が施されているか否かを検証することができ、従って、ＥＳＤ対策が施されているか否かを短時間で検証することができる効果がある。
【００１５】
この発明によれば、回路図エディタ装置により作成された半導体装置の回路図に基づいてレイアウトエディタ装置により作成された半導体装置のレイアウトを素子認識する素子認識手段と、半導体装置のレイアウトからパッドを検索するパッド検索手段と、パッド検索手段により検索されたパッドに繋がる、素子認識手段により素子認識された素子を検索する素子検索手段と、素子検索手段により検索された素子中に、内部回路保護用の素子が存在するか否かを判定する素子判定手段と、素子検索手段により検索された素子中に内部回路保護用の素子が存在しない場合、エラー処理を行うエラー処理手段とを備えるようにＥＳＤ検証装置を構成したので、ＥＳＤ対策が施されているか否かを短時間で検証することができる効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＥＳＤ処理装置の構成を示すブロック図である。ＥＳＤ処理装置１は、回路図エディタ装置により作成された半導体装置の回路図からパッド（あるいはピン）シンボルを検索するパッド検索手段２と、パッド検索手段２により検索されたパッドシンボルに接続する配線を検索する配線検索手段３と、配線検索手段３により検索された配線に接続する素子シンボルを検索し、パッド検索手段２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする素子検索手段４と、素子検索手段４により検索された素子シンボル中に、ＥＳＤ対策用（内部回路保護用）の素子シンボルが存在するか否かを判定する素子判定手段５と、素子検索手段４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、エラー処理を行うエラー処理手段６とを備える。素子検索手段４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、パッド検索手段２により検索されたパッドシンボルに繋がるＥＳＤ対策用の素子シンボルが存在しない。例えば、ダイオードや抵抗やトランジスタがＥＳＤ対策用の素子として用いられる。
【００１７】
次に動作について説明する。
図２はこの発明の実施の形態１によるＥＳＤ処理装置の動作を示すフローチャートである。
先ず、回路図エディタ装置により作成された半導体装置の回路図を開く（ステップＳＴ１）。図３及び図４は回路図エディタ装置により作成された半導体装置の回路図の例を示す図である。図３では、パッドシンボル１１に配線１２が接続し、電源１６に接続された第１のダイオードシンボル１３とグランド１７に接続された第２のダイオードシンボル１４と内部回路シンボル１５が配線１２に接続している。図４では、パッドシンボル２１に配線２２が接続し、島電位用端子２３ａが電源２５に接続された抵抗シンボル２３が配線２２に接続している。抵抗シンボル２３のパットシンボル２１側と反対側端に、内部回路シンボル２４が繋がっている。
【００１８】
その後、パッド検索手段２が、回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索する（ステップＳＴ２）。図３の場合、パッドシンボル１１が検索され、図４の場合、パッドシンボル２１が検索される。
その後、配線検索手段３が、パッド検索手段２により検索されたパッドシンボルに接続する配線を検索する（ステップＳＴ３）。図３の場合、配線１２が検索され、図４の場合、配線２２が検索される。
【００１９】
その後、素子検索手段４が、配線検索手段３により検索された配線に接続する素子シンボルを検索し、パッド検索手段２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする（ステップＳＴ４）。図３の場合、第１及び第２のダイオードシンボル１３，１４並びに内部回路シンボル１５が検索され、図４の場合、抵抗シンボル２３が検索される。
【００２０】
その後、素子判定手段５が、素子検索手段４により検索された素子シンボル中に、ＥＳＤ対策用の素子シンボルが存在するか否かを判定する（ステップＳＴ５）。図３の場合、第１及び第２のダイオードシンボル１３，１４がＥＳＤ対策用の素子シンボルと判定される。図４の場合、抵抗シンボル２３がＥＳＤ対策用の素子シンボルと判定される。
【００２１】
図５は内部回路シンボル中にダイオードシンボルが含まれている場合の例を示し、素子検索手段４により図５に示す内部回路シンボル１５中の第３及び第４のダイオードシンボル１８，１９が検索された場合でも、その第３及び第４のダイオードシンボル１８，１９がＥＳＤ対策用の素子シンボルと判定されないように、ＥＳＤ対策用のダイオードシンボルと内部回路シンボル１５中のダイオードシンボルとを区別可能な名称にする。図６は内部回路シンボル中に抵抗シンボルが含まれている場合の例を示し、素子検索手段４により図６に示す内部回路シンボル２４中の抵抗シンボル２６が検索された場合でも、その抵抗シンボル２６がＥＳＤ対策用の素子シンボルと判定されないように、ＥＳＤ対策用の抵抗シンボルと内部回路シンボル２４中の抵抗シンボルとを区別可能な名称にする。
【００２２】
その後、素子検索手段４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、エラー処理手段６がエラー処理を行う（ステップＳＴ６）。例えば、エラー処理として、回路図エディタ装置により作成された半導体装置の回路図中にＥＳＤ対策が施されていない旨のエラーメッセージを表示したり、回路図エディタ装置により作成された半導体装置の回路図中にエラーマーカを立てたりする。
【００２３】
図７は上述したステップＳＴ３からステップＳＴ６における処理結果を示す図である。図７はパッド検索手段２により複数のパッドシンボルが検索された場合を示す。図７（ａ）はステップＳＴ３の処理結果を示し、図７（ｂ）はステップＳＴ４の処理結果を示し、図７（ｃ）はステップＳＴ５の処理結果を示し、図７（ｄ）はステップＳＴ６の処理結果を示す。
【００２４】
以上のように、この実施の形態１によれば、パッドシンボルに繋がるＥＳＤ対策用の素子シンボルが存在するか否かを判定し、存在しない場合にエラー処理を行うので、半導体装置の回路図作成段階において、ＥＳＤ対策が施されているか否かを検証することができる。従って、ＥＳＤ対策が施されているか否かを短時間で検証することができる。
【００２５】
なお、この実施の形態では、図３において、パッドシンボル１１に接続する配線１２に、電源１６に接続された第１のダイオードシンボル１３とグランド１７に接続された第２のダイオードシンボル１４が接続されている場合について説明しているが、図８（ａ）に示すように、電源１６に接続された第１のダイオードシンボル１３だけが接続されている場合や、図８（ｂ）に示すように、グランド１７に接続された第２のダイオードシンボル１４だけが接続されている場合には、ＥＳＤ対策が不十分であり、ステップＳＴ５において、ＥＳＤ対策用の素子シンボルが存在しないと判定されるように構成してもよい。
【００２６】
また、この実施の形態では、図３及び図４において、ＥＳＤ対策用の素子シンボルとして、ダイオードシンボル及び抵抗シンボルのいずれか一方だけが設けられている場合について説明しているが、一方だけが設けられている場合には、ＥＳＤ対策が不十分であり、ステップＳＴ５において、ＥＳＤ対策用の素子シンボルが存在しないと判定されるように構成してもよい。
【００２７】
実施の形態２．
図９はこの発明の実施の形態２によるＥＳＤ処理装置の構成を示すブロック図である。ＥＳＤ検証装置３１は、回路図エディタ装置により作成された半導体装置の回路図からパッド（あるいはピン）シンボルを検索するパッド検索手段３２と、パッド検索手段３２により検索されたパッドシンボルに接続する配線を検索する配線検索手段３３と、配線検索手段３３により検索された配線に接続する素子シンボルを検索し、パッド検索手段３２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする素子検索手段３４と、素子検索手段３４により検索された素子シンボル中に、ＥＳＤ対策用（内部回路保護用）の素子シンボルが存在するか否かを判定する素子判定手段３５と、素子検索手段３４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルとして抵抗シンボルのみが存在する場合、その抵抗シンボルのパッドシンボル側と反対側端に繋がる素子シンボルを検索する検索手段３６と、検索手段３６により検索された素子シンボル中に、ＥＳＤ対策用の素子シンボルが存在するか否かを判定する判定手段３７と、素子検索手段３４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合及び検索手段３６により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、エラー処理を行うエラー処理手段３８とを備える。
【００２８】
次に動作について説明する。
図１０はこの発明の実施の形態２によるＥＳＤ処理装置の動作を示すフローチャートである。
先ず、回路図エディタ装置により作成された半導体装置の回路図を開く（ステップＳＴ１１）。図１１は回路図エディタ装置により作成された半導体装置の回路図の一例を示す図である。図１１では、パッドシンボル４１に配線４２が接続し、島電位用端子４３ａが電源４８に接続された第１の抵抗シンボル４３が配線４２に接続している。第１の抵抗シンボル４３のパットシンボル４１側と反対側端に、電源４８に接続された第１のダイオードシンボル４４とグランド４９に接続された第２のダイオードシンボル４５と島電位用端子４６ａが電源４８に接続された第２の抵抗シンボル４６が繋がっている。第２の抵抗シンボル４６のパットシンボル４１側と反対側端に、内部回路シンボル４７が繋がっている。
【００２９】
その後、パッド検索手段３２が、回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索する（ステップＳＴ１２）。図１１の場合、パッドシンボル４１が検索される。
その後、配線検索手段３３が、パッド検索手段３２により検索されたパッドシンボルに繋がる配線を検索する（ステップＳＴ１３）。図１１の場合、配線４２が検索される。
【００３０】
その後、素子検索手段３４が、配線検索手段３３により検索された配線に接続する素子シンボルを検索し、パッド検索手段３２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする（ステップＳＴ１４）。図１１の場合、第１の抵抗シンボル４３が検索される。
その後、素子判定手段３５が、素子検索手段３４により検索された素子シンボル中に、ＥＳＤ対策用の素子シンボルが存在するか否かを判定する（ステップＳＴ１５）。図１１の場合、第１の抵抗シンボル４３がＥＳＤ対策用の素子シンボルと判定される。
【００３１】
その後、素子検索手段３４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、エラー処理手段３８がエラー処理を行う（ステップＳＴ１６）。
その後、素子検索手段３４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルとして抵抗シンボルのみが存在する場合、検索手段３６が、その抵抗シンボルのパットシンボル側と反対側端に繋がる素子シンボルを検索する（ステップＳＴ１７）。図１１の場合、第１及び第２ダイオードシンボル４４，４５並びに第２の抵抗シンボル４６が検索される。
【００３２】
その後、判定手段３７が、検索手段３６により検索された素子シンボル中に、ＥＳＤ対策用の素子シンボルが存在するか否かを判定する（ステップＳＴ１８）。図１１の場合、第１及び第２ダイオードシンボル４４，４５並びに第２の抵抗シンボル４６がＥＳＤ対策用の素子シンボルと判定される。
その後、検索手段３６により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、エラー処理手段３８がエラー処理を行う（ステップＳＴ１９）。
【００３３】
以上のように、この実施の形態２によれば、パッドシンボルに繋がるＥＳＤ対策用の素子シンボルが存在するか否かを判定し、存在しない場合にエラー処理を行うので、実施の形態１の場合と同様の効果が得られる。
また、この実施の形態２によれば、パッドシンボルに繋がるＥＳＤ対策用の素子シンボルが抵抗シンボルのみである場合、そのＥＳＤ対策用の抵抗シンボルのパットシンボル側と反対側端に繋がるＥＳＤ対策用の素子シンボルが存在するか否かを判定し、存在しない場合にエラー処理を行うので、ＥＳＤ対策が強化されているか否かを検証することができる。
【００３４】
実施の形態３．
図１２はこの発明の実施の形態３によるＥＳＤ処理装置の構成を示すブロック図である。ＥＳＤ処理装置５１は、回路図エディタ装置により作成された半導体装置の回路図からパッド（あるいはピン）シンボルを検索するパッド検索手段５２と、パッド検索手段５２により検索されたパッドシンボルに接続する配線を検索する配線検索手段５３と、配線検索手段５３により検索された配線に接続する素子シンボルを検索し、パッド検索手段５２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする素子検索手段５４と、素子検索手段５４により検索された素子シンボル中に、ＥＳＤ対策用（内部回路保護用）の素子シンボルが存在するか否かを判定する素子判定手段５５と、素子検索手段５４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在する場合、その素子シンボルに与えられた面積が予め規定された面積以上であるか否かを判定する面積判定手段５６と、素子検索手段５４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合及びＥＳＤ対策用の素子シンボルに与えられた面積が予め規定された面積に満たない場合、エラー処理を行うエラー処理手段５７とを備える。
【００３５】
次に動作について説明する。
図１３はこの発明の実施の形態３によるＥＳＤ処理装置の動作を示すフローチャートである。
先ず、回路図エディタ装置により作成された半導体装置の回路図を開く（ステップＳＴ２１）。
【００３６】
その後、パッド検索手段５２が、回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索する（ステップＳＴ２２）。
その後、配線検索手段５３が、パッド検索手段５２により検索されたパッドシンボルに接続する配線を検索する（ステップＳＴ２３）。
【００３７】
その後、素子検索手段５４が、配線検索手段５３により検索された配線に接続する素子シンボルを検索し、パッド検索手段５２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする（ステップＳＴ２４）。
その後、素子判定手段５５が、素子検索手段５４により検索された素子シンボル中に、ＥＳＤ対策用の素子シンボルが存在するか否かを判定する（ステップＳＴ２５）。
その後、素子検索手段５４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、エラー処理手段５７がエラー処理を行う（ステップＳＴ２６）。
【００３８】
その後、素子検索手段５４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在する場合、面積判定手段５６が、その素子シンボルに与えられた面積が予め規定された面積以上であるか否かを判定する（ステップＳＴ２７）。ダイオードシンボルは面積の情報を属性として有している。従って、ＥＳＤ対策用の素子シンボルがダイオードシンボルである場合には、例えば、そのダイオードシンボルが属性として有する面積をＥＳＤ対策用の素子シンボルに与えられた面積として用いる。回路図からレイアウトを作成するために、抵抗シンボルには、幅や長さの情報が付与されている。従って、ＥＳＤ対策用の素子シンボルが抵抗シンボルである場合には、例えば、その抵抗シンボルに付与された幅や長さの情報から求めた面積をＥＳＤ対策用の素子シンボルに与えられた面積として用いる。また、ＥＳＤ対策用の素子シンボルに与えられた面積が予め規定された面積以上であるか否かの判定の基準となる面積は、例えば、実際の半導体装置に対してＭＭ法やＨＢＭ法に基づいてサージを印加する実験をＥＳＤ対策用のダイオードや抵抗の面積を変えて行って決める。
その後、ＥＳＤ対策用の素子シンボルに与えられた面積が予め規定された面積に満たない場合、エラー処理手段５７がエラー処理を行う（ステップＳＴ２８）。
【００３９】
以上のように、この実施の形態３によれば、パッドシンボルに繋がるＥＳＤ対策用の素子シンボルが存在するか否かを判定し、存在しない場合にエラー処理を行うので、実施の形態１の場合と同様の効果が得られる。
また、この実施の形態３によれば、ＥＳＤ対策用の素子シンボルに与えられた面積が予め規定された面積以上であるか否かを判定し、予め規定された面積に満たない場合にエラー処理を行うので、面積の観点からもＥＳＤ対策が施されているか否かを検証することができる。
【００４０】
なお、この実施の形態では、ＥＳＤ対策用の素子シンボルが抵抗シンボルであるとき、ＥＳＤ対策用の抵抗シンボルに付与された幅や長さの情報から求めた面積をＥＳＤ対策用の素子シンボルに与えられた面積として用いる場合について説明したが、ＥＳＤ対策用の抵抗シンボルが抵抗値の情報と幅の情報とシート抵抗値の情報を有する場合には、これらの情報から求めた面積をＥＳＤ対策用の素子シンボルに与えられた面積として用いてもよい。
【００４１】
実施の形態４．
図１４はこの発明の実施の形態４によるＥＳＤ処理装置の構成を示すブロック図である。ＥＳＤ処理装置６１は、回路図エディタ装置により作成された半導体装置の回路図からパッド（あるいはピン）シンボルを検索するパッド検索手段６２と、パッド検索手段６２により検索されたパッドシンボルに接続する配線を検索する配線検索手段６３と、配線検索手段６３により検索された配線に接続する素子シンボルを検索し、パッド検索手段６２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする素子検索手段６４と、素子検索手段６４により検索された素子シンボル中に、ＥＳＤ対策用（内部回路保護用）の素子シンボルが存在するか否かを判定する素子判定手段６５と、素子検索手段６４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルとして抵抗シンボルが存在する場合、その抵抗シンボルに与えられた抵抗値が予め規定された抵抗値以上であるか否かを判定する抵抗値判定手段６６と、素子検索手段６４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合及びＥＳＤ対策用の抵抗シンボルに与えられた抵抗値が予め規定された抵抗値に満たない場合、エラー処理を行うエラー処理手段６７とを備える。
【００４２】
次に動作について説明する。
図１５はこの発明の実施の形態４によるＥＳＤ処理装置の動作を示すフローチャートである。
先ず、回路図エディタ装置により作成された半導体装置の回路図を開く（ステップＳＴ３１）。
【００４３】
その後、パッド検索手段６２が、回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索する（ステップＳＴ３２）。
その後、配線検索手段６３が、パッド検索手段６２により検索されたパッドシンボルに接続する配線を検索する（ステップＳＴ３３）。
その後、素子検索手段６４が、配線検索手段６３により検索された配線に接続する素子シンボルを検索し、パッド検索手段６２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする（ステップＳＴ３４）。
【００４４】
その後、素子判定手段６５が、素子検索手段６４により検索された素子シンボル中に、ＥＳＤ対策用の素子シンボルが存在するか否かを判定する（ステップＳＴ３５）。
その後、素子検索手段６４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、エラー処理手段６７がエラー処理を行う（ステップＳＴ３６）。
【００４５】
その後、素子検索手段６４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルとして抵抗シンボルが存在する場合、抵抗値判定手段６６が、その抵抗シンボルに与えられた抵抗値が予め規定された抵抗値以上であるか否かを判定する（ステップＳＴ３７）。抵抗シンボルは抵抗値の情報を属性として有している。従って、例えば、ＥＳＤ対策用の抵抗シンボルが属性として有する抵抗値をＥＳＤ対策用の抵抗シンボルに与えられた抵抗値として用いる。また、ＥＳＤ対策用の抵抗シンボルに与えられた抵抗値が予め規定された抵抗値以上であるか否かの判定の基準となる抵抗値は、例えば、実際の半導体装置に対してＭＭ法やＨＢＭ法に基づいてサージを印加する実験をＥＳＤ対策用の抵抗の抵抗値を変えて行って決める。
その後、ＥＳＤ対策用の抵抗シンボルに与えられた抵抗値が予め規定された抵抗値に満たない場合、エラー処理手段６７がエラー処理を行う（ステップＳＴ３８）。
【００４６】
以上のように、この実施の形態４によれば、パッドシンボルに繋がるＥＳＤ対策用の素子シンボルが存在するか否かを判定し、存在しない場合にエラー処理を行うので、実施の形態１の場合と同様の効果が得られる。
また、この実施の形態４によれば、ＥＳＤ対策用の抵抗シンボルに与えられた抵抗値が予め規定された抵抗値以上であるか否かを判定し、予め規定された抵抗値に満たない場合にエラー処理を行うので、抵抗値の観点からもＥＳＤ対策が施されているか否かを検証することができる。
【００４７】
なお、この実施の形態では、ＥＳＤ対策用の抵抗シンボルが属性として有する抵抗値をＥＳＤ対策用の抵抗シンボルに与えられた抵抗値として用いる場合について説明したが、ＥＳＤ対策用の抵抗シンボルが幅の情報と長さの情報とシート抵抗値の情報を有する場合には、これらの情報から求めた抵抗値をＥＳＤ対策用の素子シンボルに与えられた抵抗値として用いてもよい。
【００４８】
実施の形態５．
図１６はこの発明の実施の形態５によるＥＳＤ処理装置の構成を示すブロック図である。ＥＳＤ処理装置７１は、回路図エディタ装置により作成された半導体装置の回路図からパッド（あるいはピン）シンボルを検索するパッド検索手段７２と、パッド検索手段７２により検索されたパッドシンボルに接続する配線を検索する配線検索手段７３と、配線検索手段７３により検索された配線に接続する素子シンボルを検索し、パッド検索手段７２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする素子検索手段７４と、素子検索手段７４により検索された素子シンボル中に、ＥＳＤ対策用（内部回路保護用）の素子シンボルが存在するか否かを判定する素子判定手段７５と、素子検索手段７４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルとして抵抗シンボルが存在する場合、その抵抗シンボルの端部に与えられたコンタクト面積が予め規定された面積以上であるか否かを判定する面積判定手段７６と、素子検索手段７４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合及びＥＳＤ対策用の抵抗シンボルの端部に与えられたコンタクト面積が予め規定された面積に満たない場合、エラー処理を行うエラー処理手段７７とを備える。
【００４９】
次に動作について説明する。
図１７はこの発明の実施の形態５によるＥＳＤ処理装置の動作を示すフローチャートである。
先ず、回路図エディタ装置により作成された半導体装置の回路図を開く（ステップＳＴ４１）。
【００５０】
その後、パッド検索手段７２が、回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索する（ステップＳＴ４２）。
その後、配線検索手段７３が、パッド検索手段７２により検索されたパッドシンボルに接続する配線を検索する（ステップＳＴ４３）。
その後、素子検索手段７４が、配線検索手段７３により検索された配線に接続する素子シンボルを検索し、パッド検索手段７２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする（ステップＳＴ４４）。
【００５１】
その後、素子判定手段７５が、素子検索手段７４により検索された素子シンボル中に、ＥＳＤ対策用の素子シンボルが存在するか否かを判定する（ステップＳＴ４５）。
その後、素子検索手段７４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、エラー処理手段７７がエラー処理を行う（ステップＳＴ４６）。
【００５２】
その後、素子検索手段７４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルとして抵抗シンボルが存在する場合、面積判定手段７６が、その抵抗シンボルの端部に与えられたコンタクト面積が予め規定された面積以上であるか否かを判定する（ステップＳＴ４７）。コンタクト面積が小さい場合、電流が集中し、サージ破壊を起こしやすいため、コンタクト面積は大きい方が望ましい。ＥＳＤ対策用の抵抗シンボルにコンタクト面積の情報が付与されている場合には、例えば、そのコンタクト面積をＥＳＤ対策用の抵抗シンボルの端部に与えられたコンタクト面積として用いる。ＥＳＤ対策用の抵抗シンボルにコンタクト面積の情報が付与されていない場合には、例えば、プロセス条件から求めたコンタクト面積をＥＳＤ対策用の抵抗シンボルの端部に与えられたコンタクト面積として用いる。また、ＥＳＤ対策用の抵抗シンボルの端部に与えられたコンタクト面積が予め規定された面積以上であるか否かの判定の基準となる面積は、例えば、実際の半導体装置に対してＭＭ法やＨＢＭ法に基づいてサージを印加する実験をＥＳＤ対策用の抵抗の端部のコンタクト面積を変えて行って決める。
その後、ＥＳＤ対策用の抵抗シンボルの端部に与えられたコンタクト面積が予め規定された面積に満たない場合、エラー処理手段７７がエラー処理を行う（ステップＳＴ４８）。
【００５３】
以上のように、この実施の形態５によれば、パッドシンボルに繋がるＥＳＤ対策用の素子シンボルが存在するか否かを判定し、存在しない場合にエラー処理を行うので、実施の形態１の場合と同様の効果が得られる。
また、この実施の形態５によれば、ＥＳＤ対策用の抵抗シンボルの端部に与えられたコンタクト面積が予め規定された面積以上であるか否かを判定し、予め規定された面積に満たない場合にエラー処理を行うので、コンタクト面積の観点からもＥＳＤ対策が施されているか否かを検証することができる。
【００５４】
実施の形態６．
図１８はこの発明の実施の形態６によるＥＳＤ処理装置の構成を示すブロック図である。ＥＳＤ処理装置８１は、回路図エディタ装置により作成された半導体装置の回路図からパッド（あるいはピン）シンボルを検索するパッド検索手段８２と、パッド検索手段８２により検索されたパッドシンボルに接続する配線を検索する配線検索手段８３と、配線検索手段８３により検索された配線に接続する素子シンボルを検索し、パッド検索手段８２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする素子検索手段８４と、素子検索手段８４により検索された素子シンボル中に、ＥＳＤ対策用（内部回路保護用）の素子シンボルが存在するか否かを判定する素子判定手段８５と、素子検索手段８４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在する場合、パッド検索手段８２により検索されたパッドシンボルに接続する配線が分岐しているとき、分岐した配線部分毎にＥＳＤ対策用の素子シンボルが設けられているか否かを判定する配線判定手段８６と、素子検索手段８４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合及びＥＳＤ対策用の素子シンボルが設けられいない分岐した配線部分が存在する場合、エラー処理を行うエラー処理手段８７とを備える。
【００５５】
次に動作について説明する。
図１９はこの発明の実施の形態６によるＥＳＤ処理装置の動作を示すフローチャートである。
先ず、回路図エディタ装置により作成された半導体装置の回路図を開く（ステップＳＴ５１）。図２０は回路図エディタ装置により作成された半導体装置の回路図の一例を示す図である。図２０では、パッドシンボル９１に配線９２が繋がっている。配線９２はＡ点で第１の配線部分９２ａと第２の配線部分９２ｂに分岐し、電源９７に接続された第１のダイオードシンボル９３とグランド９８に接続された第２のダイオードシンボル９４と第１の内部回路シンボル９５が第１の配線部分９２ａに接続し、第２の内部回路シンボル９６が第２の配線部分９２ｂに接続している。
【００５６】
その後、パッド検索手段８２が、回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索する（ステップＳＴ５２）。図２０の場合、パッドシンボル９１が検索される。
その後、配線検索手段８３が、パッド検索手段８２により検索されたパッドシンボルに接続する配線を検索する（ステップＳＴ５３）。図２０の場合、配線９２が検索される。
【００５７】
その後、素子検索手段８４が、配線検索手段８３により検索された配線に接続する素子シンボルを検索し、パッド検索手段８２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする（ステップＳＴ５４）。図２０の場合、第１及び第２のダイオードシンボル９３，９４並びに第１及び第２の内部回路シンボル９５，９６が検索される。
【００５８】
その後、素子判定手段８５が、素子検索手段８４により検索された素子シンボル中に、ＥＳＤ対策用の素子シンボルが存在するか否かを判定する（ステップＳＴ５５）。図２０の場合、第１及び第２のダイオードシンボル９３，９４がＥＳＤ対策用の素子シンボルと判定される。
その後、素子検索手段８４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、エラー処理手段８７がエラー処理を行う（ステップＳＴ５６）。
【００５９】
その後、素子検索手段８４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在する場合、パッド検索手段８２により検索されたパッドシンボルに接続する配線が分岐しているとき、配線判定手段８６が、分岐した配線部分毎にＥＳＤ対策用の素子シンボルが設けられているか否かを判定する（ステップＳＴ５７）。図２０の場合、分岐した第１の配線部分９２ａに、ＥＳＤ対策用の素子シンボルとして第１及び第２のダイオードシンボル９３，９４が設けられていると判定されるが、分岐した第２の配線部分９２ｂに、ＥＳＤ対策用の素子シンボルが設けられていないと判定される。
その後、ＥＳＤ対策用の素子シンボルが設けられいない分岐した配線部分が存在する場合、エラー処理手段８７がエラー処理を行う（ステップＳＴ５８）。
【００６０】
以上のように、この実施の形態６によれば、パッドシンボルに繋がるＥＳＤ対策用の素子シンボルが存在するか否かを判定し、存在しない場合にエラー処理を行うので、実施の形態１の場合と同様の効果が得られる。
また、この実施の形態６によれば、分岐した配線部分毎にＥＳＤ対策用の素子シンボルが設けられているか否かを判定し、ＥＳＤ対策用の素子シンボルが設けられいない分岐した配線部分が存在する場合にエラー処理を行うので、ＥＳＤ対策が施されているか否かを正確に検証することができる。
【００６１】
実施の形態７．
図２１はこの発明の実施の形態７によるＥＳＤ処理装置の構成を示すブロック図である。ＥＳＤ処理装置１０１は、回路図エディタ装置により作成された半導体装置の回路図からパッド（あるいはピン）シンボルを検索するパッド検索手段１０２と、パッド検索手段１０２により検索されたパッドシンボルに接続する配線を検索する配線検索手段１０３と、配線検索手段１０３により検索された配線に接続する素子シンボルを検索し、パッド検索手段１０２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする素子検索手段１０４と、素子検索手段１０４により検索された素子シンボル中に、ＥＳＤ対策用（内部回路保護用）の素子シンボルが存在するか否かを判定する素子判定手段１０５と、素子検索手段１０４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在する場合、その素子シンボルが正しく接続されているか否かを判定する接続判定手段１０６と、素子検索手段１０４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合及びＥＳＤ対策用の素子シンボルが正しく接続されていない場合、エラー処理を行うエラー処理手段１０７とを備える。
【００６２】
次に動作について説明する。
図２２はこの発明の実施の形態７によるＥＳＤ処理装置の動作を示すフローチャートである。
先ず、回路図エディタ装置により作成された半導体装置の回路図を開く（ステップＳＴ６１）。
【００６３】
その後、パッド検索手段１０２が、回路図エディタ装置により作成された半導体装置の回路図からパッドシンボルを検索する（ステップＳＴ６２）。
その後、配線検索手段１０３が、パッド検索手段１０２により検索されたパッドシンボルに接続する配線を検索する（ステップＳＴ６３）。
【００６４】
その後、素子検索手段１０４が、配線検索手段１０３により検索された配線に接続する素子シンボルを検索し、パッド検索手段１０２により検索されたパッドシンボルに繋がる素子シンボルをリストアップする（ステップＳＴ６４）。
その後、素子判定手段１０５が、素子検索手段１０４により検索された素子シンボル中に、ＥＳＤ対策用の素子シンボルが存在するか否かを判定する（ステップＳＴ６５）。
【００６５】
その後、素子検索手段１０４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在しない場合、エラー処理手段１０７がエラー処理を行う（ステップＳＴ６６）。
その後、素子検索手段１０４により検索された素子シンボル中にＥＳＤ対策用の素子シンボルが存在する場合、接続判定手段１０６が、その素子シンボルが正しく接続されているか否かを判定する（ステップＳＴ６７）。
【００６６】
ＥＳＤ対策用の素子シンボルがダイオードシンボルである場合には、電源側のダイオードシンボルに対しては、Ｐ側端が配線検索手段１０３により検索された配線に接続しているときに正しく接続されていると判定され、グランド側のダイオードシンボルに対しては、Ｎ側端が配線検索手段１０３により検索された配線に接続しているときに正しく接続されていると判定される。図２３はＥＳＤ対策用の素子シンボルとしてのダイオードシンボルが正しく接続されていない場合の例を示す。図２３では、パッドシンボル１１１に配線１１２が接続し、電源１１６に接続された第１のダイオードシンボル１１３とグランド１１７に接続された第２のダイオードシンボル１１４と内部回路シンボル１１５が配線１１２に接続している。図２３の場合、第１及び第２のダイオードシンボル１１３，１１４がＥＳＤ対策用の素子シンボルと判定されるが、第１のダイオードシンボル１１３はＰ側端が電源１１６に接続しＮ側端が配線１１２に接続しているため、正しく接続されないと判定され、第２のダイオードシンボル１１４はＰ側端がグランド１１７に接続しＮ側端が配線１１２に接続しているため、正しく接続されていると判定される。
【００６７】
ＥＳＤ対策用の素子シンボルが抵抗シンボルである場合には、パッドシンボル側と反対側端が内部回路シンボルや他のＥＳＤ対策用の素子シンボルに接続しているときに正しく接続されていると判定される。ＥＳＤ対策用の素子シンボルが島電位用端子を備えた抵抗シンボルである場合には、パッドシンボル側と反対側端が内部回路シンボルや他のＥＳＤ対策用の素子シンボルに接続し、かつ島電位用端子が電源に接続しているときに正しく接続されていると判定される。Ｎ型基板上に形成されたＰ型拡散抵抗では、抵抗を流れる電流が基板に流れ込むことを防止するため、拡散島を設け、通常、電源電圧を島電位として印加し、逆バイアス状態にする。回路図では、そのような抵抗のシンボルを、島電位用端子を設けて表す。図２４はＥＳＤ対策用の素子シンボルとしての抵抗シンボルが正しく接続されていない場合の例を示す。図２４（ａ）では、パッドシンボル１２１に配線１２２が接続し、島電位用端子１２３ａが電源１２４に接続された抵抗シンボル１２３が配線１２２に接続している。図２４（ａ）の場合、抵抗シンボル１２３がＥＳＤ対策用の素子シンボルと判定されるが、抵抗シンボル１２３のパットシンボル１２１側と反対側端が内部回路シンボルや他のＥＳＤ対策用の素子シンボルに接続していないため、正しく接続されないと判定される。図２４（ｂ）では、パッドシンボル１２５に配線１２６が接続し、抵抗シンボル１２７が配線１２６に接続している。抵抗シンボル１２７のパットシンボル１２１側と反対側端に、内部回路シンボル１２８が接続している。図２４（ｂ）の場合、抵抗シンボル１２７がＥＳＤ対策用の素子シンボルと判定されるが、抵抗シンボル１２７は島電位用端子１２７ａが電源に接続していないため、正しく接続されないと判定される。
【００６８】
その後、ＥＳＤ対策用の素子シンボルが正しく接続されていない場合、エラー処理手段１０７がエラー処理を行う（ステップＳＴ６８）。
【００６９】
以上のように、この実施の形態７によれば、パッドシンボルに繋がるＥＳＤ対策用の素子シンボルが存在するか否かを判定し、存在しない場合にエラー処理を行うので、実施の形態１の場合と同様の効果が得られる。
また、この実施の形態７によれば、ＥＳＤ対策用の素子シンボルが正しく接続されているか否かを判定し、正しく接続されていない場合にエラー処理を行うので、ＥＳＤ対策が施されているか否かを正確に検証することができる。
【００７０】
実施の形態８．
図２５はこの発明の実施の形態８によるＥＳＤ処理装置の構成を示すブロック図である。ＥＳＤ処理装置１３１は、回路図エディタ装置により作成された半導体装置の回路図に基づいてレイアウトエディタ装置により作成された半導体装置のレイアウトを素子認識する素子認識手段１３２と、半導体装置のレイアウトからパッド（あるいはピン）を検索するパッド検索手段１３３と、パッド検索手段１３３により検索されたパッドに接続する、素子認識手段１３２により素子認識された配線を検索する配線検索手段１３４と、配線検索手段１３４により検索された配線に接続する、素子認識手段１３２により素子認識された素子を検索し、パッド検索手段１３３により検索されたパッドに繋がる、素子認識手段１３２により素子認識された素子をリストアップする素子検索手段１３５と、素子検索手段１３５により検索された素子中に、ＥＳＤ対策用（内部回路保護用）の素子が存在するか否かを判定する素子判定手段１３６と、素子検索手段１３５により検索された素子中にＥＳＤ対策用の素子が存在しない場合、エラー処理を行うエラー処理手段１３７とを備える。素子認識手段１３２によりパッドに接続する配線に対して寄生素子が素子認識された場合、素子検索手段１３５は、その寄生素子は存在しないものとみなして、パッド検索手段１３３により検索されたパッドに繋がる、素子認識手段１３２により素子認識された素子を検索する。
【００７１】
次に動作について説明する。
図２６はこの発明の実施の形態８によるＥＳＤ処理装置の動作を示すフローチャートである。
先ず、回路図エディタ装置により作成された半導体装置の回路図に基づいてレイアウトエディタ装置により作成された半導体装置のレイアウトを開く（ステップＳＴ７１）。図２７はレイアウトエディタ装置により作成された半導体装置のレイアウトの一例を示す図である。図２７では、パッド１４１に配線１４２が接続し、パッド１４１側のコンタクト部１４５を介して配線１４２に抵抗１４３が接続し、パッド１４１側と反対側のコンタクト部１４６を介して抵抗１４３に配線１４４が接続している。
【００７２】
その後、素子認識手段１３２が、回路図エディタ装置により作成された半導体装置の回路図に基づいてレイアウトエディタ装置により作成された半導体装置のレイアウトを素子認識する（ステップＳＴ７２）。図２７には、レイアウトエディタ装置により作成された半導体装置のレイアウトの素子認識結果が、そのレイアウトに重ねて示されている。図２７では、配線１４２が寄生抵抗１５１、寄生容量１５２，１５３、パッド１４１側の配線１５４、及びパッド１４１側と反対側の配線１５５として素子認識され、抵抗１４３が抵抗１５６として素子認識され、配線１４４が寄生抵抗１５７、寄生容量１５８，１５９、パッド１４１側の配線１６０、及びパッド１４１側と反対側の配線１６１として素子認識された場合を示している。
【００７３】
その後、パッド検索手段１３３が、半導体装置のレイアウトからパッドを検索する（ステップＳＴ７３）。図２７の場合、パッド１４１が検索される。
その後、配線検索手段１３４が、パッド検索手段１３３により検索されたパッドに接続する、素子認識手段１３２により素子認識された配線を検索する（ステップＳＴ７４）。図２７の場合、配線１５４が検索される。
【００７４】
その後、素子検索手段１３５が、配線検索手段１３４により検索された配線に接続する、素子認識手段１３２により素子認識された素子を検索し、パッド検索手段１３３により検索されたパッドに繋がる、素子認識手段１３２により素子認識された素子をリストアップする（ステップＳＴ７５）。素子認識手段１３２によりパッドに接続する配線に対して寄生素子が素子認識された場合、素子検索手段１３５は、その寄生素子は存在しないものとみなして、パッド検索手段１３３により検索されたパッドに繋がる、素子認識手段１３２により素子認識された素子を検索する。図２７の場合、配線１４２に対して寄生抵抗１５１及び寄生容量１５２，１５３が素子認識されているため、通常、寄生抵抗１５１と寄生容量１５２が検索されるが、寄生抵抗１５１，１５７や寄生容量１５２，１５３，１５８，１５９は存在しないものとみなされ、配線１５４と配線１５５が同一配線として処理されるため、抵抗１５６が検索される。
【００７５】
その後、素子判定手段１３６が、素子検索手段１３５により検索された素子中に、ＥＳＤ対策用の素子が存在するか否かを判定する（ステップＳＴ７６）。図２７の場合、抵抗１５６がＥＳＤ対策用の素子と判定される。
その後、素子検索手段１３５により検索された素子中にＥＳＤ対策用の素子が存在しない場合、エラー処理手段１３７がエラー処理を行う（ステップＳＴ７７）。
【００７６】
以上のように、この実施の形態８によれば、回路図エディタ装置により作成された半導体装置の回路図に基づいてレイアウトエディタ装置により作成された半導体装置のレイアウトを素子認識し、素子認識結果を用いて、パッドに繋がるＥＳＤ対策用の素子が存在するか否かを判定し、存在しない場合にエラー処理を行うので、実施の形態１の場合と同様に、ＥＳＤ対策が施されているか否かを短時間で検証することができる。
【００７７】
なお、この実施の形態では、パッドシンボルに繋がるＥＳＤ対策用の素子が存在するか否かのみを検討しているが、素子認識時に、ＥＳＤ対策用の素子の面積やＥＳＤ対策用の抵抗の抵抗値やＥＳＤ対策用の抵抗の端部のコンタクト面積を確認し、その後、ＥＳＤ対策用の素子の面積が予め規定された面積以上であるか、ＥＳＤ対策用の抵抗の抵抗値が予め規定された抵抗値以上であるか否か、ＥＳＤ対策用の抵抗の端部のコンタクト面積が予め規定された面積以上であるか否かを検討するように構成してもよい。
【図面の簡単な説明】
【００７８】
【図１】この発明の実施の形態１によるＥＳＤ処理装置の構成を示すブロック図である。
【図２】この発明の実施の形態１によるＥＳＤ処理装置の動作を示すフローチャートである。
【図３】回路図エディタ装置により作成された半導体装置の回路図の例を示す図である。
【図４】回路図エディタ装置により作成された半導体装置の回路図の例を示す図である。
【図５】内部回路シンボル中にダイオードシンボルが含まれている場合の例を示す図である。
【図６】内部回路シンボル中に抵抗シンボルが含まれている場合の例を示す図である。
【図７】ステップＳＴ３からステップＳＴ６における処理結果を示す図である。
【図８】パッドシンボルに接続する配線に、ダイオードシンボルが１個だけ接続されている場合の例を示す図である。
【図９】この発明の実施の形態２によるＥＳＤ処理装置の構成を示すブロック図である。
【図１０】この発明の実施の形態２によるＥＳＤ処理装置の動作を示すフローチャートである。
【図１１】回路図エディタ装置により作成された半導体装置の回路図の例を示す図である。
【図１２】この発明の実施の形態３によるＥＳＤ処理装置の構成を示すブロック図である。
【図１３】この発明の実施の形態３によるＥＳＤ処理装置の動作を示すフローチャートである。
【図１４】この発明の実施の形態４によるＥＳＤ処理装置の構成を示すブロック図である。
【図１５】この発明の実施の形態４によるＥＳＤ処理装置の動作を示すフローチャートである。
【図１６】この発明の実施の形態５によるＥＳＤ処理装置の構成を示すブロック図である。
【図１７】この発明の実施の形態５によるＥＳＤ処理装置の動作を示すフローチャートである。
【図１８】この発明の実施の形態６によるＥＳＤ処理装置の構成を示すブロック図である。
【図１９】この発明の実施の形態６によるＥＳＤ処理装置の動作を示すフローチャートである。
【図２０】回路図エディタ装置により作成された半導体装置の回路図の例を示す図である。
【図２１】この発明の実施の形態７によるＥＳＤ処理装置の構成を示すブロック図である。
【図２２】この発明の実施の形態７によるＥＳＤ処理装置の動作を示すフローチャートである。
【図２３】ＥＳＤ対策用の素子シンボルとしてのダイオードシンボルが正しく接続されていない場合の例を示す図である。
【図２４】ＥＳＤ対策用の素子シンボルとしての抵抗シンボルが正しく接続されていない場合の例を示す図である。
【図２５】この発明の実施の形態８によるＥＳＤ処理装置の構成を示すブロック図である。
【図２６】この発明の実施の形態８によるＥＳＤ処理装置の動作を示すフローチャートである。
【図２７】レイアウトエディタ装置により作成された半導体装置のレイアウトの例を示す図である。
【符号の説明】
【００７９】
１，３１，５１，６１，７１，８１，１０１，１３１  ＥＳＤ処理装置、２，３２，５２，６２，７２，８２，１０２，１３３  パッド検索手段、３，３３，５３，６３，７３，８３，１０３，１３４  配線検索手段、４，３４，５４，６４，７４，８４，１０４，１３５  素子検索手段、５，３５，５５，６５，７５，８５，１０５，１３６  素子判定手段、６，３８，５７，６７，７７，８７，１０７，１３７  エラー処理手段、１１，２１，４１，９１，１１１，１２１，１２５  パッドシンボル、１２，２２，４２，９２，１１２，１２２，１２６  配線、１３，４４，９３，１１３  第１のダイオードシンボル、１４，４５，９４，１１４  第２のダイオードシンボル、１５，２４，４７，１１５，１２８  内部回路シンボル、１６，２５，４８，９７，１１６，１２４  電源、１７，４９，９８，１１７  グランド、１８  第３のダイオードシンボル、  １９  第４のダイオードシンボル、２３，１２３，１２７  抵抗シンボル、２３ａ，４３ａ，４６ａ，１２３ａ，１２７ａ  島電位用端子、２６  抵抗シンボル、３６  検索手段、３７  判定手段、４３  第１の抵抗シンボル、４６  第２の抵抗シンボル、５６，７６  面積判定手段、６６  抵抗値判定手段、８６  配線判定手段、９２ａ  第１の配線部分、９２ｂ  第２の配線部分、９５  第１の内部回路シンボル、９６  第２の内部回路シンボル、１０６  接続判定手段、１３２  素子認識手段、１４１  パッド、１４２，１４４  配線、１４３  抵抗、１４５，１４６  コンタクト部、１５１，１５７  寄生抵抗、１５２，１５３，１５８，１５９  寄生容量、１５４，１５５，１６０，１６１  配線、１５６  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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