(57)【要約】【課題】ＳＮ比を向上させつつ解像度を低下させない撮像装置を提供する。【解決手段】撮像部１０に複数設けられているフォトディテクタのうち、所定数のフォトディテクタの出力をアナログ値にて加算することでＳＮ比を向上させ、ＳＮ比が向上した信号を量子化部２０でデジタル値に変換する。演算部４０は、変換されたデジタル値に基づいて加算前の各画素値を算出するので、ＳＮ比を向上させつつ解像度を低下させない画像を得ることができる。【選択図】図１
2005020503.tif 000002
【特許請求の範囲】
【請求項１】
入射した被写体からの光を電気信号に変換する光電変換素子を複数備えた撮像手段と、
前記複数の光電変換素子のうちの所定の数の光電変換素子の出力に対して重み付け加算を行う加算手段と、
前記加算手段による加算結果をデジタル値に変換する量子化手段と、
前記量子化手段により変換されたデジタル値に基づいて、前記加算手段による重み付け加算が行われる前の各画素の出力値を演算する演算手段とを備えることを特徴とする撮像装置。
【請求項２】
請求項１に記載の撮像装置において、
前記加算手段は、隣接する所定画素領域内において、光電変換素子の組み合わせを変えて重み付け加算を複数回行い、
前記演算手段は、前記複数回行われた重み付け加算結果のデジタル値に基づいて、前記所定画素領域内の各画素の出力値を演算することを特徴とする撮像装置。
【請求項３】
請求項２に記載の撮像装置において、
前記隣接する所定画素領域は、２×２画素の領域であって、
前記加算手段は、前記２×２画素の領域内における２つの光電変換素子の重み付け加算を、加算対象となる光電変換素子の組み合わせを変えて少なくとも４回行い、
前記演算手段は、前記少なくとも４個の重み付け加算結果のデジタル値に基づいて、前記２×２画素の領域内の４個の画素の画素値を演算することを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の光電変換素子を備えた撮像装置に関する。
【０００２】
【従来の技術】
撮像装置により撮像される画像のＳＮ比を向上させるために、撮像素子の単位画素の画像情報を複数個加算して出力する撮像装置が知られている（特許文献１参照）。
【０００３】
【特許文献１】
特開２００２−１８５８６０号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の撮像装置では、例えば、横方向にＮ画素の画像情報の加算を行うと、横方向の解像度は１／Ｎとなり、解像度が低下するという問題があった。
【０００５】
本発明は、撮像画像の解像度を低下させることなく、ＳＮ比を向上させる撮像装置を提供するものである。
【０００６】
【課題を解決するための手段】
本発明による撮像装置は、複数の光電変換素子のうちの所定の数の光電変換素子の出力に対して重み付け加算を行い、加算結果を量子化したデジタル値に基づいて、重み付け加算が行われる前の各画素の出力値を演算することを特徴とする。
【０００７】
【発明の効果】
本発明による撮像装置によれば、複数の光電変換素子のうちの所定の数の光電変換素子の出力に対して重み付け加算を行い、加算結果を量子化したデジタル値に基づいて、重み付け加算が行われる前の各画素の出力値を演算するので、画像の解像度を低下させることなく、ＳＮ比を向上させることができる。
【０００８】
【発明の実施の形態】
図１は、本発明による撮像装置の一実施の形態における構成を示す図である。一実施の形態における撮像装置は、例えば、デジタルビデオカメラであり、撮像部１０と、量子化部２０と、入力記憶部３０と、演算部４０と、出力部５０と、制御部６０とを備えている。
【０００９】
撮像部１０は、例えばＣＭＯＳセンサであり、後述する複数のフォトディテクタ（光電変換素子）を備え、入射した被写体からの光を電気信号に変換する。図２は、撮像部１０の詳細な構成を示す図である。撮像部１０は、光を電流に変換する複数のフォトディテクタ１００と、フォトディテクタ１００の出力を読み出すための２本の信号読み出し線１２０，１３０と、各フォトディテクタ１００と信号読み出し線１２０，１３０との間に設けられるスイッチ１１０と、電流アンプ１４０と、出力アンプ１５０とを備える。
【００１０】
フォトディテクタ１００は、図２に示すように、マトリクス状（２次元状）に配置されている。以下では、フォトディテクタ１００の位置を座標（ｘ，ｙ）を用いて説明する。信号読み出し線１２０には、座標（２ｎ，２ｍ）、（２ｎ＋１，２ｍ）、（２ｎ，２ｍ＋１）のフォトディテクタ１００が対応するスイッチ１１０を介して接続されている。また、信号読み出し線１３０には、座標（２ｎ＋１，２ｍ＋１）のフォトディテクタ１００が対応するスイッチ１１０を介して接続されている。なお、ｎ，ｍはそれぞれ正の整数である。
【００１１】
各フォトディテクタ１００の出力（電流）は、対応するスイッチ１１０がオンとなっている時に、接続されている信号読み出し線１２０，１３０を介して出力される。スイッチ１１０のオン／オフは、制御部６０により制御される。
【００１２】
信号読み出し線１３０は、ゲインが変更可能な電流アンプ１４０を介して、信号読み出し線１２０と接続されている。従って、座標（２ｎ＋１，２ｍ＋１）のフォトディテクタ１００の出力（電流）は、電流アンプ１４０によりゲインの大きさだけ倍増される。信号読み出し線１２０の出力側は、出力アンプ１５０と接続されている。すなわち、各フォトディテクタ１００の出力は、最終的に出力アンプ１５０で電流−電圧変換が行われた後、撮像部１０の出力として出力される。撮像部１０の出力値は、量子化部２０に入力されて、量子化、すなわち、デジタル値に変換される。
【００１３】
制御部６０によるスイッチ１１０のオン／オフ制御について説明する。制御部６０は、以下のａ〜ｄの組み合わせにより、ａ〜ｄの順にスイッチ１１０をオンする。
ａ：（２ｎ，２ｍ）、（２ｎ＋１，２ｍ）
ｂ：（２ｎ，２ｍ＋１）、（２ｎ＋１，２ｍ＋１）
ｃ：（２ｎ，２ｍ）、（２ｎ，２ｍ＋１）
ｄ：（２ｎ＋１，２ｍ）、（２ｎ＋１，２ｍ＋１）
例えば、組み合わせａの場合には、座標（２ｎ，２ｍ）と（２ｎ＋１，２ｍ）の位置にあるフォトディテクタ１００に対応するスイッチ１１０を同時にオンにする。
【００１４】
上述した各組み合わせａ〜ｄによりスイッチ１１０がオンにされると、対応する２つのフォトディテクタ１００の電流出力は、読み出し信号線１２０において加算されて、出力アンプ１５０を介して出力される。この時、組み合わせａ，ｂ，ｃの場合の電流アンプ１４０のゲインを１とし、組み合わせｄの場合のゲインをαとする。ここで、各組み合わせａ〜ｄによりスイッチ１１０をオンとした時の撮像部１０の出力をそれぞれＶａ〜Ｖｄ、座標（ｘ，ｙ）のフォトディテクタ１００の出力ををＶ（ｘ，ｙ）とすると、次式（１）〜（４）の関係が成り立つ。
Ｖａ＝Ｖ（２ｎ，２ｍ）＋Ｖ（２ｎ＋１，２ｍ）              …（１）
Ｖｂ＝Ｖ（２ｎ，２ｍ＋１）＋Ｖ（２ｎ＋１，２ｍ＋１）      …（２）
Ｖｃ＝Ｖ（２ｎ，２ｍ）＋Ｖ（２ｎ，２ｍ＋１）              …（３）
Ｖｄ＝Ｖ（２ｎ＋１，２ｍ）＋α・Ｖ（２ｎ＋１，２ｍ＋１）  …（４）
【００１５】
上式（１）〜（４）で表される出力Ｉａ〜Ｉｄは、それぞれ２つのフォトディテクタ１００の出力値、すなわち、アナログ値が加算（重み付け加算）されたものなので、信号量は増加するが、ノイズ量は変化しないので、ＳＮ比が向上する。
【００１６】
量子化部２０は、撮像部１０から入力される信号、すなわち、撮像部１０の出力アンプ１５０で電流−電圧変換が行われた電圧値を量子化することにより、デジタル値に変換する。入力記憶部３０は、上述した組み合わせａ〜ｄごとに撮像部１０から出力されて、量子化部２０により量子化された画素値を順次記憶する。なお、組み合わせａ〜ｄに対応する４つの画素値は、同時に参照することができるようにしておく。
【００１７】
演算部４０は、入力記憶部３０に記憶された４つの画素値から、各画素単体の画素値を算出する。座標（ｘ，ｙ）のフォトディテクタ１００の出力値の量子化後の値（以下、画素値と呼ぶ）をＩ（ｘ，ｙ）とすると、式（１）〜（４）に基づいて、各画素値Ｉ（２ｎ，２ｍ）、Ｉ（２ｎ＋１，２ｍ）、Ｉ（２ｎ，２ｍ＋１）、Ｉ（２ｎ＋１，２ｍ＋１）を次式（５）〜（８）により算出する。
Ｉ（２ｎ，２ｍ）＝（Ｉａ＋α・Ｉｂ−α・Ｉｃ−Ｉｄ）／（１−α）    …（５）
Ｉ（２ｎ＋１，２ｍ）＝（−α・Ｉａ−α・Ｉｂ＋α・Ｉｃ＋Ｉｄ）／（１−α）    …（６）
Ｉ（２ｎ，２ｍ＋１）＝（−Ｉａ−α・Ｉｂ＋Ｉｃ＋Ｉｄ）／（１−α）    …（７）
Ｉ（２ｎ＋１，２ｍ＋１）＝（Ｉａ＋Ｉｂ−Ｉｃ−Ｉｄ）／（１−α）    …（８）
【００１８】
上式（５）〜（８）による各画素値の演算は、デジタル回路における演算器を組み合わせることにより、並列処理で短時間に行うことができる。なお、ゲインαの値は、１以外の値とする。
【００１９】
出力部５０は、図示しないＲＡＭを備え、演算部４０で演算された４つの画素値を一時的に記憶し、走査方向に順次出力する。この時、制御部６０は、出力部５０から出力される画素値に対応する座標位置を生成する。すなわち、フォトディテクタ１００の座標位置に対応する画素値が出力部５０から順次出力される。
【００２０】
上述した制御の動作タイミングについて、図３を用いて説明する。図３（Ａ）〜（Ｃ）はそれぞれ、撮像部１０の読み出し画素の座標、電流アンプ１４０のゲイン、出力部５０から出力される画素値に対応する画素の座標を表している。
【００２１】
撮像部１０からは、２×２画素の座標内における２つの画素出力が、上述した組み合わせａ〜ｄにより加算されて、順次出力される。組み合わせａ〜ｄによる４回の出力が行われると、横に２画素ずらした２×２画素内を同様に処理する。例えば、（０，０）、（０，１）、（１，０）、（１，１）の４画素内の処理を行うと、（２，０）、（２，１）、（３，０）、（３，１）の４画素内の処理が行われる。このようにして、横方向の全ての画素についての処理が行われると、縦方向に２画素ずらした２×２画素について、同様の処理を行い、全ての画素について同様の処理を行う。
【００２２】
演算部４０は、上式（５）〜（８）に基づいて、各画素値の演算を行い、出力部５０に出力する。出力部５０は、撮像部１０が次の２×２画素に対する処理結果を量子化部２０に出力するタイミングにて、演算部４０から入力された演算結果（画素値）を出力する。すなわち、撮像部１０から座標（２ｎ，２ｍ）、（２ｎ＋１，２ｍ）、（２ｎ，２ｍ＋１）、（２ｎ＋１，２ｍ＋１）に対する出力が行われている時に、出力部５０からは、座標（２（ｎ−１），２ｍ）、（２ｎ−１，２ｍ）、（２（ｎ−１），２ｍ＋１）、（２ｎ−１，２ｍ＋１）の画素値が出力される。このように、出力部５０からの出力と、撮像部１０からの出力とは、１周期ずれたものとなる。
【００２３】
従って、撮像部１０から最初の４画素の処理結果が出力されるとき、すなわち、座標（０，０）、（０，１）、（１，０）、（１，１）の処理結果が出力されるときには、出力部５０からは、（Ｎ−１，Ｍ−１）、（Ｎ−１，Ｍ）、（Ｎ，Ｍ−１）、（Ｎ，Ｍ）の画素値が出力される。ただし、Ｎ，Ｍはそれぞれ、撮像部１０の横方向の画素数、縦方向の画素数である。
【００２４】
上述したように、出力部５０からは、演算部４０で演算された画素値と、各画素値に対応する座標位置とが出力される。従って、出力部５０からの出力結果を用いて、図示しない表示装置に撮像画像を表示したり、画像処理装置（不図示）による画像処理を行うことができる。
【００２５】
一実施の形態における撮像装置によれば、複数設けられているフォトディテクタ１００のうち、所定数のフォトディテクタ１００の出力をアナログ値にて加算することでＳＮ比を向上させることができる。また、ＳＮ比が向上した信号を量子化部２０でデジタル値に変換し、変換したデジタル値に基づいて、加算前の１画素単位の各画素値を算出するので、撮像画像の解像度が低下することもない。すなわち、一実施の形態における撮像装置によれば、ＳＮ比を向上させつつ解像度を低下させない画像を得ることができる。
【００２６】
本発明は、上述した一実施の形態に限定されることはない。例えば、フォトディテクタ１００の出力をアナログ値で加算する組み合わせは、上述したａ〜ｄの組み合わせに限られず、別の組み合わせを利用してもよい。また、上述した一実施の形態では、２×２画素ずつ処理を行ったが、２×２画素に限定されることもない。すなわち、フォトディテクタ１００の出力（アナログ値）を加算した値を量子化したデジタル値に基づいて、加算前の各画素値が算出できれば、処理を行うフォトディテクタ１００の組み合わせ、および、処理を行う画素領域は問わない。
【００２７】
また、本発明が適用される撮像装置の一例としてデジタルビデオカメラを挙げたが、これに限定されることはなく、デジタルカメラ（電子カメラ）等の撮像装置であってもよい。
【００２８】
特許請求の範囲の構成要素と一実施の形態の構成要素との対応関係は次の通りである。すなわち、撮像部１０が撮像手段および加算手段を、量子化部２０が量子化手段を、演算部４０が演算手段をそれぞれ構成する。なお、本発明の特徴的な機能を損なわない限り、各構成要素は上記構成に限定されるものではない。
【図面の簡単な説明】
【図１】本発明による撮像装置の一実施の形態における構成を示す図
【図２】撮像部の詳細な構成を示す図
【図３】撮像部からの出力と出力部からの出力とのタイミングを説明するための図
【符号の説明】
１０…撮像部、２０…量子化部、３０…入力記憶部、４０…演算部、５０…出力部、６０…制御部、１００…フォトディテクタ、１１０…スイッチ、１２０…信号読み出し線、１３０…信号読み出し線、１４０…電流アンプ、１５０…出力アンプ
【図１】
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【図２】
2005020503.tif 000004
【図３】
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