(57)【要約】【課題】平面ディスプレイ基板の画素制御素子を選択的に転写して画素制御素子形成基板を製造するにあたり、画素制御素子の位置ずれをなくし、画素制御素子への配線を効率良く行なう方法を提供する。【解決手段】画素制御素子の電極パッド部にへこみを形成し、そのへこみの深さと同じ高さの配線用凸型パターンを形成した鋳型を用い、配線用凸型パターンと電極パッド部のへこみとを合わせた状態で画素制御素子を鋳型に配置し、画素制御素子を平面ディスプレイ基板あるいはフィルムに埋め込むことで、平面ディスプレイ基板あるいはフィルムに配線用凹型溝を形成し、形成された凹型溝にスクリーン印刷により、配線材料を印刷する。【選択図】図２２
2005003866.tif 000002
【特許請求の範囲】
【請求項１】
画素制御素子を平面ディスプレイ基板上に転写する画素制御素子形成基板の製造方法において、画素制御素子の配線用電極パッド部分にくぼみを形成することを特徴とする画素制御素子形成基板の製造方法。
【請求項２】
画素制御素子を平面ディスプレイ基板上に転写する画素制御素子形成基板の製造方法において、平面ディスプレイ基板の画素制御素子への配線を導電材料のスクリーン印刷によって行なうに際し、導電材料のスクリーン印刷の前に、平面ディスプレイ基板あるいはフィルムの配線用パターン部分に、あらかじめ、配線用パターンが凸型に加工した鋳型によるホットエンボス加工により、凹型溝を加工しておき、加工した凹型溝に導電材料をスクリーン印刷することにより、配線を形成することを特徴とする画素制御素子形成基板の製造方法。
【請求項３】
請求項２記載の鋳型の凸部分の高さは、請求項１記載の画素制御素子の電極パッド部のへこみの深さと同じ高さとし、鋳型には、画素制御素子の吸着固定用真空チャックを備え、鋳型の凸部分は、鋳型に画素制御素子を設置した際、画素制御素子の電極パッド部分が鋳型の凸部分と重なるようなパターンであることを特徴とする画素制御素子基板の製造方法。
【請求項４】
画素制御素子を平面ディスプレイ基板上に転写する画素制御素子形成基板の製造方法において、請求項１記載の画素制御素子をピックアップして吸着保持する工程と、請求項３記載の配線用凹型溝を加工するための鋳型に画素制御素子を前記ピックアップ装置から転写する工程と、前記鋳型に転写された画素制御素子を平面ディスプレイ基板あるいはフィルムに、加熱プレスにより埋め込む工程とを備えることにより、平面ディスプレイ基板あるいはフィルムに、画素制御素子を埋め込むと同時に配線用の凹型溝を加工することを特徴とする画素制御素子形成基板の製造方法。
【請求項５】
請求項４記載の画素制御素子のピックアップ装置から鋳型への転写の際に使用するピックアップ装置に関して、ピックアップ装置による画素制御素子のピックアップ時に、ピックアップしない画素制御素子にピックアップ装置を接触させないことを目的に、画素制御素子を吸着固定する真空吸着孔の、画素制御素子が接触する部分を他の面よりも突き出た形状のピックアップ装置を使用することを特徴とする画素制御素子形成基板の製造方法。
【請求項６】
請求項４記載の画素制御素子のピックアップ装置から鋳型への転写の際に、ピックアップ装置で吸着保持した画素制御素子を前記鋳型へ密着させた後、請求項３記載の鋳型に形成された真空吸着孔により、画素制御素子を鋳型に吸着固定した後、ピックアップ装置の真空吸着孔の真空吸着を止め、逆に、圧空を加えることにより、画素制御素子とピックアップ装置との離脱を確実に行なうことを特徴とする画素制御素子形成基板の製造方法。
【請求項７】
請求項４記載の鋳型に転写された画素制御素子の平面ディスプレイ基板あるいはフィルムへの転写の前に、あらかじめ平面ディスプレイ基板あるいはフィルムの画素制御素子の埋め込み位置に画素制御素子形状よりは小さい孔を加工しておくことを特徴とする画素制御素子形成基板の製造方法。
【請求項８】
請求項４記載の画素制御素子を平面ディスプレイ基板あるいはフィルムに埋め込んだ後に、請求項４記載の鋳型に設けた真空吸着穴から、圧空を吹き出すことにより、当該鋳型から平面ディスプレイ基板あるいはフィルムを引き剥がすことを特徴とする画素制御素子形成基板の製造方法。
【請求項９】
請求項４記載のように、平面ディスプレイ基板あるいはフィルムへの画素制御素子を埋め込みを行ない、請求項２記載のように、配線をスクリーン印刷によって行なった後、配線の欠陥部分の修復のために、欠陥部分にインクジェット法によって配線材料を滴下し、滴下した配線材料にレーザー照射を行ない、溶融することによって、配線を修復することを特徴とする画素制御素子形成基板の製造方法。
【発明の詳細な説明】
【０００１】
【本発明の属する技術分野】
本発明は、薄膜トランジスタなどの画素制御素子によって画素のスイッチングを行なう液晶ディスプレイや有機ディスプレイ等の平面ディスプレイ基板の製造方法に関し、画素制御素子を所定の位置に選択転写することによる画素制御素子形成基板の製造方法での画素制御素子の転写方法、画素制御素子転写後の配線形成方法、及び、その配線の修復方法に関する。
【０００２】
【従来の技術】
（従来の画素制御素子形成基板の製造方法）
液晶ディスプレイや有機ＥＬディスプレイに代表される平面ディスプレイは、現在、ガラス基板上に化学気相堆積（ＣＶＤ  ＝  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により絶縁膜、半導体膜等を順次堆積し、半導体集積回路を製作するのと同じ工程を経て、画面を構成する各画素近傍に、薄膜トランジスタ（ＴＦＴ  ＝  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の微小電子デバイスが形成される。この微小電子デバイスでの各画素のオン、オフ、濃淡などを制御することにより、ディスプレイ画像が構成される。すなわち、実際に平面ディスプレイに使用するガラス基板上において直接、ＴＦＴ等の能動電子デバイスが作製されている。しかし、昨今の大画面化への需要に対応するため、ディスプレイ面積を拡大させようとすると、以下の問題があった。
【０００３】
第一に、平面ディスプレイの拡大に伴い、平面ディスプレイ基板上に微小電子デバイスを作製するＣＶＤ装置等の製造装置を必然的に巨大化させることとなる。また、微小電子デバイス作製の工程が多いため、前述のように巨大化させた製造装置が複数台必要となり、なおかつ、それらを設置するクリーンルームも巨大化させる必要がある。その結果として、製造コストの低減が困難な状況となっていた。
【０００４】
第二に、ガラス基板が耐えられる３００℃程度の低温における堆積薄膜で作製可能なアモルファス・シリコン（ａ−Ｓｉ）膜などが半導体膜として使用されているため、結晶シリコンを使用する半導体電子デバイスに較べ動作性能が劣る。これを解決するために、例えばＴＦＴの移動度を向上させてその動作性能を向上させるよう、堆積されたａ−Ｓｉ膜をレーザー照射により溶融させてポリ・シリコン（ｐｏｌｙ−Ｓｉ）を形成し、そのｐｏｌｙ−Ｓｉ膜を用いて移動度が大きいＴＦＴを作ることも検討されている。特に、各画素にそれぞれ個別に制御された電流を流すことで発光させる有機ＥＬによるディスプレイでは、ａ−Ｓｉ  ＴＦＴの動作機能では不十分であるとの考えが一般的であり、この点でもレーザー溶融ｐｏｌｙ−Ｓｉ膜への期待が拡がっている。しかし、レーザー溶融ｐｏｌｙ−Ｓｉ膜の作製は高コストであるため、限られた範囲でのみ使用されることが前提とされている。また、ａ−Ｓｉ  ＴＦＴにおいても画面対角寸法が４０インチ以上となると、ａ−Ｓｉ膜堆積とそれに続くパターン転写工程などの困難さ及び工程コストが共に増大することとなっていた。
【０００５】
第三に、ガラス板を基板として用いるディスプレイにおいては、画面サイズが４０インチ乃至１００インチともなると、ガラス基板の強度を持たせるために板厚を増大させることとなるため、ディスプレイ全体の装置重量が増大してしまい、さらに、これを安定的に設置するために装置構造を大きくする必要があると同時に、これらに必要なコストも上昇してしまっていた。
【０００６】
上記の問題点を解決するものとして、ＴＦＴ等の微小電子デバイスを、ガラス基板ではない別の基板に予め多量に作製し、それをガラス基板上の所定の位置に実装する技術が開示されている（例えば、特許文献１を参照）。
【０００７】
【特許文献１】
特願２００２−０３３２８９
【０００８】
（画素制御素子の配置による画素制御素子形成基板の製造方法）
特許文献１には、予め別の場所にて多量に作製した画素制御素子を、平面ディスプレイ基板上における配列ピッチに関連付けてシリコン基板上に形成し、ディスプレイ基板上における配列ピッチに真空吸着孔を設けたピックアップ装置にて、画素制御素子を選択的にピックアップし、平面ディスプレイ基板上に画素制御素子を埋め込むことにより、平面ディスプレイ基板上に画素制御素子を配置する方法が示されている。また、平面ディスプレイ基板上に配置した画素制御素子への配線をスクリーン印刷によって、配線する方法も合わせて示されている。
【０００９】
（スクリーン印刷での問題）
しかし、配線材料のスクリーン印刷の場合、配線用材料のにじみによって、配線同士がショートするなどの危険性もある。これを解決するために、配線ピッチを大きくとることも考えられるが、この場合、開口率が小さくなり、製作される平面ディスプレイが暗くなるなどの性能を低下させることとなる。
【００１０】
（素子転写での問題）
また、特許文献１では、考慮されていないが、画素制御素子を選択的にピックアップした後、ピックアップした素子を離脱する場合、真空吸着固定した画素制御素子を確実に離脱できないという危険性もある。
【００１１】
（素子埋め込みでの問題）
さらに、画素制御素子を基板あるいはフィルムへ埋め込む際、画素制御素子の位置ずれの危険性も有している。
【００１２】
【発明が解決しようとする課題】
上述のように、特許文献１の手法では、画素制御素子への配線における配線材料のスクリーン印刷の際に、配線用材料のにじみによって、配線同士がショートするなどの危険性がある。また、画素制御素子を選択的にピックアップした後、ピックアップした素子を離脱する場合、真空吸着固定した画素制御素子を確実に離脱できないという危険性もある。さらに、画素制御素子を基板あるいはフィルムへ埋め込む際、画素制御素子の位置ずれの危険性も有している。
【００１３】
そこで、本発明の目的は、画素制御素子への配線における配線材料のスクリーン印刷での、配線材料のにじみによる配線同士のショートの危険性が極めて少ない方法を提供するものである。さらに、画素制御素子のピックアップ装置からの離脱の問題、画素制御素子埋め込み時の位置ずれの問題への解決方法を提供するものである。
【００１４】
【課題を解決するための手段】
本発明の請求項１記載の画素制御素子形成基板の製造方法は、画素制御素子を平面ディスプレイ基板上に転写する画素制御素子形成基板の製造方法において、画素制御素子の配線用電極パッド部分にくぼみを形成することを特徴とする。
【００１５】
画素制御素子への配線をスクリーン印刷によって行なう場合、配線材料と画素制御素子との接続が必要となる。配線材料を加熱溶融させることによって、配線材料と画素制御素子とを接続するには、平面ディスプレイにて使用される有機材料の損傷を防ぐためにも、低温で加熱溶融する低融点導電材料を使用する必要がある。ただし、低融点導電材料を加熱溶融した場合、これが流れ出すことにより、ショートなどの危険性がある。この発明においては、この配線材料と画素制御素子との接続のために、画素制御素子の配線用電極パッド部にくぼみを設け、そこに低融点導電膜を形成することにより、低融点導電膜の流れ出しを防止し、確実に配線材料との接続をとることが可能となる。
【００１６】
この発明の請求項２記載の画素制御素子形成基板の製造方法は、画素制御素子を平面ディスプレイ基板上に転写する画素制御素子形成基板の製造方法において、平面ディスプレイ基板の画素制御素子への配線を導電材料のスクリーン印刷によって行なうに際し、導電材料のスクリーン印刷の前に、平面ディスプレイ基板あるいはフィルムの配線用パターン部分に、あらかじめ、配線用パターンが凸型に加工した鋳型によるホットエンボス加工により、凹型溝を加工しておき、加工した凹型溝に導電材料をスクリーン印刷することにより、配線を形成することを特徴とする。
【００１７】
この発明においては、導電材料のスクリーン印刷の前に、平面ディスプレイ基板あるいはフィルムの配線用パターン部分に、あらかじめ、配線用パターンが凸型に加工した鋳型によるホットエンボス加工により、凹型溝を加工しておき、加工した凹型溝に導電材料をスクリーン印刷することで、印刷された配線材料が、凹型溝に留まり、配線パターンからのインクのにじみを防止することが可能となる。
【００１８】
この発明の請求項３記載の画素制御素子形成基板の製造方法は、請求項２記載の鋳型の凸部分の高さは、請求項１記載の画素制御素子の電極パッド部のへこみの深さと同じ高さとし、鋳型には、画素制御素子の吸着固定用真空チャックを備え、鋳型の凸部分は、鋳型に画素制御素子を設置した際、画素制御素子の電極パッド部分が鋳型の凸部分と重なるようなパターンであることを特徴とする。
【００１９】
また、請求項４記載の画素制御素子形成基板の製造方法は、画素制御素子を平面ディスプレイ基板上に転写する画素制御素子形成基板の製造方法において、請求項１記載の画素制御素子をピックアップして吸着保持する工程と、請求項３記載の配線用凹型溝を加工するための鋳型に画素制御素子を前記ピックアップ装置から転写する工程と、前記鋳型に転写された画素制御素子を平面ディスプレイ基板あるいはフィルムに、加熱プレスにより埋め込む工程とを備えることにより、平面ディスプレイ基板あるいはフィルムに、画素制御素子を埋め込むと同時に配線用の凹型溝を加工することを特徴とする。
【００２０】
これらの発明においては、請求項２記載の鋳型の凸部分の高さを請求項１記載の画素制御素子の電極パッド部のへこみの深さと同じ高さとし、鋳型には、画素制御素子の吸着固定用真空チャックを備え、鋳型の凸部分は、鋳型に画素制御素子を設置した際、画素制御素子の電極パッド部分が鋳型の凸部分と重なるようなパターンである鋳型を使用し、請求項１記載の画素制御素子をピックアップして吸着保持する工程と、当該鋳型に画素制御素子を前記ピックアップ装置から転写する工程と、当該鋳型に転写された画素制御素子を平面ディスプレイ基板あるいはフィルムに、加熱プレスにより埋め込む工程とを備えることにより、平面ディスプレイ基板あるいはフィルムに、画素制御素子を埋め込むと同時に配線用の凹型溝を加工することが可能となる。
【００２１】
この発明の請求項５記載の画素制御素子形成基板の製造方法は、請求項４記載の画素制御素子のピックアップ装置から鋳型への転写の際に、ピックアップ装置で吸着保持した画素制御素子を前記鋳型へ密着させた後、請求項３記載の鋳型に形成された真空吸着孔により、画素制御素子を鋳型に吸着固定した後、ピックアップ装置の真空吸着孔の真空吸着を止め、逆に、圧空を加えることにより、画素制御素子とピックアップ装置との離脱を確実に行なうことを特徴とする。
【００２２】
この発明においては、請求項４記載の画素制御素子のピックアップ装置から鋳型への転写の際に、ピックアップ装置で吸着保持した画素制御素子を前記鋳型へ密着させた後、請求項３記載の鋳型に形成された真空吸着孔により、画素制御素子を鋳型に吸着固定した後、ピックアップ装置の真空吸着孔の真空吸着を止め、逆に、圧空を加えることにより、画素制御素子とピックアップ装置との離脱を確実に行なうことが可能となる。
【００２３】
この発明の請求項６記載の画素制御素子形成基板の製造方法は、請求項４記載の鋳型に転写された画素制御素子の平面ディスプレイ基板あるいはフィルムへの転写の前に、あらかじめ平面ディスプレイ基板あるいはフィルムの画素制御素子の埋め込み位置に画素制御素子形状よりは小さい孔を加工しておくことを特徴とする。
【００２４】
この発明においては、請求項４記載の鋳型に転写された画素制御素子の平面ディスプレイ基板あるいはフィルムへの転写の前に、あらかじめ平面ディスプレイ基板あるいはフィルムの画素制御素子の埋め込み位置に画素制御素子形状よりは小さい孔を加工しておくことで、画素制御素子の埋め込みでの位置ずれを極めて小さくすることが可能となる。
【００２５】
この発明の請求項７記載の画素制御素子形成基板の製造方法は、請求項４記載の画素制御素子を平面ディスプレイ基板あるいはフィルムに埋め込む際に、請求項６記載の平面ディスプレイ基板あるいはフィルムに加工する孔、あるいは、画素制御素子自体に、平面ディスプレイ基板あるいはフィルムの孔部分の空気を逃がすための溝をつけておくことを特徴とする。
【００２６】
この発明においては、請求項６記載の平面ディスプレイ基板あるいはフィルムに加工する孔、あるいは画素制御素子自体に、平面ディスプレイ基板あるいはフィルムの孔部分の空気を逃がすための溝をつけておくことによって、画素制御素子を埋め込んだ場合の孔の空気溜まりを防止する。
【００２７】
この発明の請求項８記載の画素制御素子形成基板の製造方法は、請求項４記載の画素制御素子を平面ディスプレイ基板あるいはフィルムに埋め込んだ後に、請求項４記載の鋳型に設けた真空吸着穴から、圧空を吹き出すことにより、当該鋳型から平面ディスプレイ基板あるいはフィルムを引き剥がすことを特徴とする。
【００２８】
この発明においては、請求項４記載の画素制御素子を平面ディスプレイ基板あるいはフィルムに埋め込んだ後に、請求項４記載の鋳型に設けた真空吸着穴から、圧空を吹き出すことにより、当該鋳型から平面ディスプレイ基板あるいはフィルムを引き剥がすことが可能となる。
【００２９】
この発明の請求項９記載の画素制御素子形成基板の製造方法は、請求項４記載のように、平面ディスプレイ基板あるいはフィルムへの画素制御素子を埋め込みを行ない、請求項２記載のように、配線をスクリーン印刷によって行なった後、配線の欠陥部分の修復のために、欠陥部分にインクジェット法によって配線材料を滴下し、滴下した配線材料にレーザー照射を行ない、溶融することによって、配線を修復することを特徴とする。
【００３０】
この発明においては、請求項４記載のように、平面ディスプレイ基板あるいはフィルムへの画素制御素子を埋め込みを行ない、請求項２記載のように、配線をスクリーン印刷によって行なった後、配線の欠陥部分の修復のために、欠陥部分にインクジェット法によって配線材料を滴下し、滴下した配線材料にレーザー照射を行ない、溶融することによって、配線を修復することが可能となる。
【００３１】
【発明の実施の形態】
以下に、本発明の実施の形態を図面を引用しながら説明する。
【００３２】
（１．液晶ディスプレイ構造）
本実施の形態は、本発明の画素制御素子形成基板の製造方法を液晶ディスプレイの製造に適用したものである。液晶ディスプレイ２００は、図３７に示すように、画素制御素子形成基板１００とカラーフィルター基板１１１との間に液晶１１２を挟持する構造をとる。透明熱可塑性樹脂フィルム１０１には、画素制御素子１と透明電極１０２とがマトリクス状に形成され、その上に、絶縁膜、配向膜１１０が形成される。他方、カラーフィルター基板１１１には、耐溶剤層１１３を介してカラーフィルター１１４が上記透明電極１０２と対向するように形成され、その表面にカラーフィルター用透明電極１１５と配向膜１１０が形成される。画素制御素子１は、複数の薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が形成されたものであり、複数の透明電極１０２を制御することにより各画素のオン、オフ、濃淡などを制御する。
【００３３】
（２．液晶ディスプレイの製造工程）
上記構成の液晶ディスプレイ２００は、図３８に示す製造方法により製造される。その概略は、画素制御素子用基板２に電極パッドとなる部分を削り取り、へこみを形成する工程Ｒ１と、画素制御素子用基板２に複数画素の制御を行う集積回路３を形成して保持基板７に固定する工程Ｒ２と、画素制御素子用基板２を研磨する工程Ｒ３と、画素制御素子１に切断する工程Ｒ４と、画素制御素子用基板２をピックアップ用吸着プレート９に移す工程Ｒ５と、画素制御素子１をピックアップ装置５１により素子埋め込み用鋳型に転写する工程Ｒ６と、素子埋め込み用鋳型に転写した画素制御素子１を透明熱可塑性樹脂フィルム１０１に埋め込む工程Ｒ７と、配線形成を行なう工程Ｒ８と、配線の検査、修復を行なう工程Ｒ９と、透明電極を形成する工程Ｒ１０と、絶縁膜を形成するＲ１１と、透明熱可塑性樹脂フィルム１０１に防湿保護膜を形成する工程Ｒ１２と、配向膜形成及びラビングをする工程Ｒ１３と、カラーフィルター基板との貼り合わせと液晶注入を行なう工程Ｒ１４とを備える。
【００３４】
（３．電極パッド部へこみ加工）
まず、上記工程Ｒ１において、画素制御素子形成用基板２として結晶シリコン基板或いは多結晶シリコン基板（以下、シリコン基板とする）２に電極パッドとなる部分をエッチングして、へこみを形成する。このエッチングは、ドライエッチングあるいは、ウェットエッチングによって実施可能である。へこみ部分のシリコン基板表面からの深さは、１〜１０μｍが適当である。
【００３５】
（４．集積回路形成）
次に、この画素制御素子形成用基板２に複数画素の制御を行う集積回路３を形成する。シリコン基板２上への集積回路３の形成は、周知の半導体製造技術によって行う。その集積回路３の一例を図１に示す。図１の集積回路３には画素制御を行う薄膜トランジスタの電子デバイス３ａが１２個形成されている。すなわち、１個の集積回路３によって、３色×４画素の制御を行うことができる。また、各画素の電流保持回路３ｂ及び信号線，１０７をつなぐための電極パッド３ｃも形成しておく。この電極パッド部の断面を図２に示す。図２のように、電極パッド部は、先述のようにへこみを形成し、そのへこみ部分に配線との接続のための導電膜を形成する。このような集積回路３を形成後、図３に示すように、電極パッド３ｃ以外の部分に、窒化シリコン膜、或いは酸化シリコン膜４を堆積し、集積回路３を保護する。
【００３６】
（５．集積回路の配置）
図４に示されるように、シリコン基板２上には、図１に示されるような集積回路３が規則的な間隔で多数形成される。その規則的な間隔（ピッチ）５，６は、以下に説明するように、平面ディスプレイ基板１００上におけるピッチ１０５，１０６に対応するものである。一つの集積回路３で、３色×４画素の制御を行う場合、平面ディスプレイ基板１００上での画素制御素子１は、図５に示すように、第１の方向Ｘについてはピッチ１０５にて実装され、第２の方向Ｙについてはピッチ１０６にて実装される。そして、シリコン基板２上に多数形成された集積回路３のピッチ５，６は、図６のように、平面ディスプレイ基板１００上での画素制御素子１の間隔１０５，１０６を基準とし、その間を自然数ｍ，ｎ個の画素制御素子１で埋めるようにして決定される。すなわち、平面ディスプレイ基板１００における第１の方向Ｘについてのピッチ１０５をｐｘとし、同じく第２の方向Ｙについてのピッチ１０６をｐｙとした場合、シリコン基板２における第１の方向Ｘについてのピッチ５はｐｘ／ｍ、同じく第２の方向Ｙについてのピッチ６はｐｙ／ｎとなる。そして、図７に示すように、シリコン基板２の表面すなわち集積回路３が形成されている面２ａを、粘着テープ８によって保持基板７に固定する。
【００３７】
（６．画素制御素子用基板研磨）
次に、工程Ｒ２において、シリコン基板２の裏面すなわち集積回路３が形成されない面２ｂを機械研磨して、シリコン基板２の厚さを２０〜１００μｍ程度に薄膜化する。シリコン基板２は、第１の粘着テープ８によって、第１の保持基板７に固定する。
【００３８】
（７．画素制御素子用基板反転）
次に、工程Ｒ３において、第２の保持基板９にシリコン基板２を転写する。具体的には、図８に示すように、シリコン基板２の裏面２ｂと第２の保持基板９とを第２の粘着テープ１０で接着した後、第１の粘着テープ８を剥離する。このようにしてシリコン基板２を保持基板７から第２の保持基板９に転写する。この結果、図９に示すように、集積回路３が形成された面２ａは表面側となり、集積回路面が反転される。また、この際使用する第２の粘着テープ１０は紫外線照射によって粘着力が低下するＵＶテープとし、このＵＶテープは、紫外線照射を行なう前の状態では、第１の粘着テープ８よりも粘着力が強いものとする。また、第２の保持基板９は、後工程でのＵＶテープ剥離のために、光を透過するガラス基板などの透明な基板を使用する。
【００３９】
（８．切断）
その後、工程Ｒ４において、シリコン基板２を集積回路３ごとに、チップ形状に切断し、画素制御素子１を形成する。切断方法は、エッチング、サンドブラスト加工、レーザー加工、ダイシング加工などにより行うことができる。本実施の形態においては、サンドブラスト加工による例を説明する。
【００４０】
図１０、図１１は、サンドブラスト加工による切断工程を示す。上述したシリコン基板２の機械研磨による薄膜化及び第２の保持基板９への転写の後、シリコン基板２に形成した集積回路３の間にて切断できるように、位置合わせ及び画素制御素子１のパターニングを行う。パターニングは、フォトリソグラフィー法などによって行う。図１０は、フォトリソグラフィーによって、パターニングを行った後の状態を示したものである。次に、図１１のように、パターニングによって形成したフォトレジスト１１をマスクとして、サンドブラスト加工を行う。サンドブラスト加工によって、個々の画素制御素子１に切り分けた後、フォトレジスト１１を剥離する。図１２は、フォトレジスト１１を剥離した後の様子を示している。
【００４１】
（９．ピックアップ用吸着プレート転写）
次に、切り分けた画素制御素子１をピックアップ用吸着プレートへ転写を行なう。ここで使用されるピックアップ用吸着プレートは、微細な多くの孔が形成された多孔質吸着プレートで、これを真空引きすると、薄板、フィルムなどを吸着固定することができる。図１３、１４に、このピックアップ用吸着プレートへの画素制御素子１の転写を示す。図１３では、第２の保持基板９上で切り分けた画素制御素子１とピックアップ用吸着プレートを密着させた状態で、ピックアップ用吸着プレートの真空引きを行ない、画素制御素子１を表面に固定し、第２の保持基板の裏面から、紫外線を照射している状態を示している。この紫外線照射によって、第２の粘着テープであるＵＶテープの粘着力が低下し、第２の粘着テープを画素制御素子１から剥離することができる。図１４は、ピックアップ用吸着プレート上に画素制御素子１を転写した状態を示している。
【００４２】
図１４に示される段階においては、ピックアップ用吸着プレート上に、第１の方向Ｘのピッチ５がｐｘ／ｍ、第２の方向Ｙについてはピッチ６がｐｙ／ｎとなるように画素制御素子１が配列された状態にある。次の工程Ｒ５においては、ピックアップ用吸着プレート上に配列された画素制御素子１から、所定の画素制御素子１のみをピックアップして、素子埋め込み用鋳型上に画素制御素子１を転写する。
【００４３】
（１０．選択的ピックアップ方法）
図１５は、工程Ｒ６において、所定の画素制御素子１をピックアップ用吸着プレートからピックアップし、素子埋め込み用鋳型へ転写するための、ピックアップ装置５１の真空チャック５２を示したものである。画素制御素子１のチャッキング（吸着）を行う真空吸着穴５３が、第１の方向Ｘには、平面ディスプレイ基板１００上の画素制御素子１と同じ配列ピッチ５５（すなわちｐｘ）で自然数Ｋ列形成され、第２の方向Ｙにも同様に配列ピッチ５６（すなわちｐｙ）で自然数Ｌ行形成されている。したがって、この真空チャック５２によって、平面ディスプレイ基板１００上における第１の方向Ｘのピッチ１０５及び第２の方向Ｙのピッチ１０６を満たす画素制御素子１を、一度に最大Ｋ×Ｌ個ピックアップし、平面ディスプレイ基板１００に転写することができる。
【００４４】
図１６において斜線が付された部分は、第１の方向Ｘにピッチ５（すなわちｐｘ／ｍ）にて、第２の方向Ｙにピッチ６（すなわちｐｙ／ｎ）にて規則正しく配列されている画素制御素子１において、真空チャック５２によってピックアップされる画素制御素子１の一例を示す。すなわち、第１の方向Ｘには自然数ｍ個ごとに（ｍ−１個おきに）選択し、第２の方向には自然数ｎ個ごとに（ｎ−１個おきに）選択することとなるため、斜線が付された箇所の画素制御素子１が選択的にピックアップされることとなる。そして、次回のピックアップ時は、例えば、真空チャック５２をピックアップ用基板９上において幅ｐｘ／ｍだけ第１の方向Ｘ（図１３において右方向）にずらした位置に来るようにすれば、既にピックアップされた画素制御素子１（図１３において斜線が付されたもの）の右隣に位置する画素制御素子１を、前回のピックアップ時と同様に選択的にピックアップすることができる。このような選択的なピックアップ操作を最大ｍ×ｎ回繰り返すことができる。すなわち、この画素制御素子１のピックアップを１回もしくは、複数回行うことによって、素子埋め込み用鋳型全面に画素制御素子１を転写する。
【００４５】
（１１．真空チャック周辺の突起）
また、図１７は、真空チャック５２を用いて画素制御素子１をピックアップする状態を示す。図１７に示すように、真空チャック５２の真空吸着孔５３の周辺の画素制御素子１との接触面が、他の面より突き出た形状にすることにより、ピックアップしない画素制御素子と真空チャック５２との接触による位置ずれを防止することができる。
【００４６】
（１２．素子埋め込み用鋳型）
次に、ピックアップした画素制御素子１の素子埋め込み用鋳型への転写を行なう。その素子埋め込み用鋳型の上面図を図１８に示す。また、図１９にその断面図を示す。図１８のように、素子埋め込み用鋳型には、配線用の凹溝を熱可塑性樹脂フィルムに形成するための配線用凸型パターンと画素制御素子１を固定するための真空吸着孔を設置する。図２０は、素子埋め込み用鋳型に画素制御素子１を転写した状態を示す。図２１はその断面図である。図２０、図２１に示すように、画素制御素子１の素子埋め込み用鋳型の配線用凸型パターンは、画素制御素子１に形成した電極パッドのくぼみが配線用凸型パターンの上に重なるような長さのものとする。また、その配線用凸型パターンの高さは、画素制御素子１に形成した電極パッド部のへこみの深さと同じ高さとする。また、素子埋め込み用鋳型に設置された真空吸着孔で画素制御素子１を吸引固定できるようになっている。
【００４７】
（１３．素子埋め込み用鋳型の加工方法）
この素子埋め込み用鋳型の加工方法としては、ステンレス、セラミックなどを鋳型材料とし、その表面の所定の画素制御素子の配置位置に、真空吸着孔を加工する。その後、表面を研磨する。その後、配線用凸型パターンを形成する。配線用凸型パターンは、全面に炭化チタン、窒化チタン、酸化アルミニウムなどのセラミックスをＣＶＤ、ＰＶＤ、溶射などによりコーティングした後、フォトリソグラフォー法により、配線パターンの転写後、配線パターン以外の部分をエッチングによって除去して、加工できる。あるいは、炭化チタン、窒化チタン、酸化アルミニウムなどのセラミックスのコーティング時に、配線パターンが描かれたメタルマスクを用いることにより、直接パターンを形成しても良い。さらに、別の方法としては、めっき法によっても実施可能である。例えば硬質Ｃｒめっきを施す場合、先に、フォトリソグラフィー法により、配線パターン以外の部分にレジスト膜を形成しておき、配線パターンとなる部分を露出しておく。そして、硬質Ｃｒめっき処理を行なった後、レジスト膜を除去することで、鋳型表面に配線用凸型パターンを形成することができる。配線用凸型パターンの高さは、１〜１０μｍが適当で、画素制御素子１の電極パッド部のへこみ深さと同じ高さとする。あるいは、画素制御素子の吸着固定の点から、画素制御素子１の電極パッドのへこみの深さよりも若干低くすることが、好ましい。このようにして、鋳型表面には、画素制御素子１を吸着固定する真空吸着孔と配線用凸型パターンを形成する。また、この鋳型とフィルムとの離型性向上のために、鋳型の表面にフッ素樹脂をコートしてもよい。
【００４８】
（１４．素子埋め込み用鋳型への画素制御素子の転写）
この素子埋め込み用鋳型への画素制御素子１の転写について、図２２〜図２５を用いて、説明する。図２２は、ピックアップ装置５１の真空チャック５２に吸着保持した画素制御素子１を素子埋め込み用鋳型上面へもってきた状態を示している。画素制御素子１と素子埋め込み用鋳型の配線用凸型パターンとを位置合わせした後、図２３のように、素子埋め込み用鋳型に画素制御素子１を密着させる。その状態で、素子埋め込み用鋳型に設置された真空吸着孔にて真空吸引を行なう。
【００４９】
次に、それまで、真空吸引により、画素制御素子１を吸着固定していたピックアップ装置５１の真空チャック５２から、逆に圧空を加える。図２４は、その状態を示している。このように圧空を加えることによって、真空チャック５２からの画素制御素子１の離脱が確実に行なわれる。その後、ピックアップ装置５１の真空チャック５２を上方に移動させる。図２５は、真空チャッ５２を上方へ移動した状態を示している。
【００５０】
（１５．素子埋め込み）
次に、工程Ｒ７において、平面ディスプレイ基板あるいはフィルムへの画素制御素子１の埋め込みを行なう。図２６のように、画素制御素子１を吸着固定した素子埋め込み用鋳型の上方に平面ディスプレイ基板あるいはフィルムをかぶせる。この際使用する平面ディスプレイ基板は、熱可塑性樹脂基板あるいは、熱可塑性樹脂膜を透明基板表面にラミネートしたものとする。また、フィルムを使用する場合は、熱可塑性樹脂フィルムを使用するものとする。本実施の形態では、熱可塑性樹脂フィルムを使用した例を示す。熱可塑性樹脂の材質としては、透明性が高いアクリル、ポリカーボネート、環状ポリオレフィンが好ましい。
【００５１】
（１６．フィルムへの孔加工）
この熱可塑性樹脂フィルムへの画素制御素子１の埋め込みの前に、あらかじめ熱可塑性樹脂フィルムの画素制御素子１の埋め込む位置に画素制御素子の大きさよりも若干小さいへこみを加工しておく。このへこみを形成しておくことによって、熱可塑性樹脂フィルムに画素制御素子１を埋め込む際の、熱可塑性樹脂フィルムの変形量を小さくすることができる。このへこみの加工は、へこみ形状と逆パターンとなる凸型の鋳型をホットエンボス加工することによって実施することができる。熱可塑性樹脂フィルムに、このへこみを形成した場合、へこみ部分と画素制御素子１との位置合わせを行ない、熱可塑性樹脂フィルムへの画素制御素子１への埋め込みを行なう。
【００５２】
次に、素子埋め込み用鋳型を加熱し、その状態で、熱可塑性樹脂フィルムを加熱プレスする。この状態を図２７に示す。図２７のように、熱可塑性樹脂フィルムの端から、もう一方の端まで、ロール型のプレスを行なうことで、画素制御素子１の埋め込みを行なう。このロール型プレスにより、フィルムと鋳型間の気泡を少なくし、より小さなプレス荷重で、画素制御素子１のフィルムへの埋め込みが可能となる。
【００５３】
（１７．鋳型からのフィルム離脱の方法）
このフィルムへの埋め込みを行なうと、鋳型とフィルムが密着する。この埋め込みの後、フィルムを剥離するために、鋳型の画素制御素子１を吸着固定するための真空穴から、圧空を吹き込む。これを図２８に示す。このことにより、鋳型からのフィルムの剥離が容易となる。
【００５４】
このようにして、フィルムに画素制御素子１を埋め込んだ状態を図２９に示す。また、図３０は、その上面図を示している。図３０に示される配線用凹溝では、素子埋め込み用鋳型の配線用凸型パターンの高さと同じ深さの凹型溝が形成される。また、画素制御素子１の電極パッド部は、素子埋め込み用鋳型の配線用凸型パターンによって、樹脂の周り込みから保護されていたため、パッド部が露出した状態となっている。
【００５５】
（１８．配線形成）
次に、工程Ｒ８において、配線形成を行なう。これは、配線用凹溝にスクリーン印刷によって、配線材料を印刷することによって行なう。フィルム上に形成した配線用凹溝とスクリーン印刷用マスクのパターン合わせを行ない、配線材料を配線用凹溝に印刷する。この際使用する配線材料は、粘度の低いものであるが、配線用凹溝によって、パターン以外への流れ出しが規制されるため、にじみなどの危険性が極めて少ない。このフィルム上の配線用凹溝への配線材料のスクリーン印刷を行なった後の状態を図３１に示す。配線材料の印刷後、フィルム全体を加熱することで、配線材料の溶媒を除去し、配線の固定化を行なう。
【００５６】
（１９．配線修復）
次に、工程Ｒ９において、配線の検査、修復を行なう。配線の検査は、配線の導通チェック、あるいは、表面観察によって行なう。配線の欠損部分を発見した場合、欠損箇所にインクジェット法により、配線材料を塗布する。その後、塗布した配線材料にレーザー照射を行なうことで、溶融させ、既に形成した配線との接続を行なう。
【００５７】
（２０．透明電極形成）
次に、透明電極の形成を行なう。透明電極として、ＩＴＯ（インジウム・ティン・オキサイド）などをスパッタあるいは蒸着して、透明電極を形成する。この透明電極の形成は、フィルム全面にＩＴＯをスパッタした後、フォトリソグラフィー法によって、透明電極パターンを転写後、エッチングすることによって、形成可能である。あるいは、透明電極パターンが描かれたメタルマスクを用いて、メタルマスクで透明電極を形成する部分を露出させた状態で、透明電極膜を堆積することによっても、フィルム上に透明電極を形成することが可能である。そのようにして、透明電極をフィルム上に形成した状態を図３２に示す。
【００５８】
（２１．絶縁保護膜形成）
次に、配線と液晶との接触による液晶の劣化を防ぐために、絶縁保護膜を形成する。フィルム全面にスパッタ法あるいはＣａｔ−ＣＶＤ法など、低温薄膜堆積法によって、シリコン窒化膜、あるいはシリコン酸化膜を形成する。フィルム全面に、絶縁保護膜を堆積した状態を図３３に示す。
【００５９】
次に、絶縁保護膜をフィルム上に堆積した後、透明導電膜上の絶縁保護膜を除去する。これは、フォトリソグラフィー法によってフォトレジストのパターニングを行ない、透明導電膜以外の部分をフォトレジストでマスクした後、絶縁保護膜をエッチングすることにより、実施可能である。その絶縁膜のエッチング後、フォトレジストを除去することで、透明電極が露出した状態となる。このようにして、透明導電膜上の絶縁保護膜を除去した状態を図３４に示す。
【００６０】
（２２．防湿保護膜形成）
次に、水分、気体のフィルムからの透過による液晶の劣化を防ぐ目的で、防湿保護膜を形成する。この防湿保護膜としては、シリコン酸化膜やシリコン窒化膜を用いる。これらの膜の堆積は、スパッタあるいはＣａｔ−ＣＶＤ法など低温で薄膜堆積が可能な方法によって実施できる。このフィルム裏面に防湿保護膜を形成した状態を図３５に示す。
【００６１】
（２３．配向膜形成、貼り合わせ）
次に、工程Ｒ９において、図３６に示すようにフィルム表面に配向膜１１０を形成し、ラビングを行う。さらに工程Ｒ１０において、カラーフィルター基板１１１の貼り合わせと液晶注入を行なう。液晶１１２及びスペーサーの注入、封止を行って液晶ディスプレイ２００が完成する。
【００６２】
【発明の効果】
（凹型溝の加工）
本発明の画素制御素子形成基板の製造方法によれば、画素制御素子の配線用電極パッド部分にくぼみを形成し、平面ディスプレイ基板あるいはフィルムの配線用パターン部分に、あらかじめ、配線用パターンを凸型に加工した鋳型によるホットエンボス加工により、凹型溝を加工しておき、その電極パッド部分のくぼみ、及び、加工した凹型溝に配線材料をスクリーン印刷することにより、配線パターンを規制し、にじみが生じず、配線同士のショートの危険性が極めて少なくなる。さらに、配線パターンを規制できることから、従来のスクリーン印刷よりもより細い配線パターンを形成することが可能となる。配線パターンが細くなると、液晶ディスプレイの光の透過部分を極めて大きくでき、開口率の大きな明るいディスプレイとなる。
【００６３】
（凹型溝の加工→修復）
さらに、この凹型溝は、配線の修復にも効果がある。配線の欠損を修復する場合、インクジェット法により、欠損部分に配線材料を塗布し、それをレーザー溶融させることにより、修復が可能となる。通常、平板にインクジェット法によって印刷した場合、平板上で印刷したインクが広がるが、本発明のように、凹型溝によって配線パターンを規制しておくことで、印刷する配線材料がにじむことなく、欠損部分のみを修復することができる。また、それを既に形成された配線と接続するためには、レーザー照射を用いることで、局所的な加熱のみで、修復が可能で、基板全体への熱の影響を少なくすることができる。
【００６４】
（素子埋め込み＋凹型溝加工）
また、本発明のように、画素制御素子の埋め込みと配線用凹型溝の加工を同時に行なうことで、それぞれの工程を別に行なうよりも、生産効率を高めることができる。また同時に、鋳型の配線用凸型パターンが、画素制御素子の電極パッドと重ねることによって、電極パッド部分への樹脂の回り込みを防止することが可能である。さらに、配線用凸型パターンと画素制御素子の電極パッドのへこみによって、画素制御素子の鋳型への転写時の位置合わせが確実となるばかりでなく、そのはめ合わせによって、その後の平面ディスプレイ基板あるいはフィルムへの素子埋め込みの際の、画素制御素子の位置ずれの危険性を極めて少なくすることができる。
【００６５】
（ピックアップ装置からの圧空による素子離脱）
また、本発明の、画素制御素子のピックアップ装置から鋳型への転写の際に、ピックアップ装置で吸着保持した画素制御素子を鋳型へ密着させた後、鋳型の真空吸着孔により、画素制御素子を鋳型に吸着固定した後、ピックアップ装置の真空吸着孔の真空吸着を止め、逆に、圧空を加えることにより、画素制御素子とピックアップ装置との離脱を確実に行なうが可能となる。
【００６６】
（基板あるいはフィルムに予め孔加工）
また、本発明の、鋳型に転写された画素制御素子の平面ディスプレイ基板あるいはフィルムへの転写の前に、あらかじめ平面ディスプレイ基板あるいはフィルムの画素制御素子の埋め込み位置に画素制御素子形状よりは小さい孔を加工しておくことによって、平面ディスプレイ基板あるいはフィルムへの画素制御素子の埋め込みの際に生じる基板あるいはフィルムの変形量を小さくすることができる。さらに、画素制御素子を埋め込む際のプレス荷重も小さくすることが可能となる。
【００６７】
（素子埋め込み後の基板あるいはフィルム剥離のために圧空）
また、本発明の、画素制御素子を平面ディスプレイ基板あるいはフィルムに埋め込んだ後に、鋳型に設けた真空吸着穴から、圧空を吹き出すことにより、鋳型からの平面ディスプレイ基板あるいはフィルムの剥離が容易となる。
【図面の簡単な説明】
【図１】集積回路の概略を示す上面図
【図２】集積回路の概略を示す断面図
【図３】集積回路上に保護膜を形成した状態を示す上面図
【図４】シリコン基板上に集積回路が形成された状態を示す上面図
【図５】平面ディスプレイ基板の上面図
【図６】シリコン基板の上面図
【図７】シリコン基板の機械研磨を示す断面図
【図８】シリコン基板の表裏反転を示す断面図
【図９】表裏反転後のシリコン基板の断面図
【図１０】パターニングされたシリコン基板の断面図
【図１１】サンドブラスト加工の説明図
【図１２】フォトレジスト剥離後のシリコン基板の断面図
【図１３】画素制御素子の表裏反転を示す断面図
【図１４】表裏反転後の画素制御素子の断面図
【図１５】真空チャックの上面図
【図１６】画素制御素子の選択の説明図
【図１７】画素制御素子のピックアップを示す断面図
【図１８】素子埋め込み用鋳型の概略を示す上面図
【図１９】素子埋め込み用鋳型の概略を示す断面図
【図２０】素子埋め込み用鋳型に画素制御素子を設置した状態を示す上面図
【図２１】素子埋め込み用鋳型に画素制御素子を設置した状態を示す断面図
【図２２】素子埋め込み用鋳型に画素制御素子を設置しようとする状態を示す断面図
【図２３】素子埋め込み用鋳型にて画素制御素子を吸着固定している状態を示す断面図
【図２４】ピックアップ装置から圧空を加えている状態を示す断面図
【図２５】素子埋め込み用鋳型への画素制御素子の配置後の状態を示す断面図
【図２６】画素制御素子にフィルムをかぶせる状態を示す断面図
【図２７】フィルムへ画素制御素子を埋め込んでいる状態を示す断面図
【図２８】鋳型から圧空を加え、フィルムを剥離する状態を示す断面図
【図２９】フィルムへ画素制御素子を埋め込んだ後の状態を示す断面図
【図３０】フィルムへ画素制御素子を埋め込んだ後の状態を示す上面図
【図３１】凹型溝にスクリーン印刷により配線を行なった後の状態を示す断面図
【図３２】透明電極を形成した状態を示す断面図
【図３３】絶縁膜を形成した状態を示す断面図
【図３４】絶縁膜のパターニングを行なった状態を示す断面図
【図３５】フィルムの裏面に防湿保護膜を形成した状態を示す断面図
【図３６】配向膜が形成された状態を示す断面図
【図３７】平面ディスプレイ基板の上面図
【図３８】液晶ディスプレイの断面図
【図３９】液晶ディスプレイの加工工程図
【図１】
2005003866.tif 000003
【図２】
2005003866.tif 000004
【図３】
2005003866.tif 000005
【図４】
2005003866.tif 000006
【図５】
2005003866.tif 000007
【図６】
2005003866.tif 000008
【図７】
2005003866.tif 000009
【図８】
2005003866.tif 000010
【図９】
2005003866.tif 000011
【図１０】
2005003866.tif 000012
【図１１】
2005003866.tif 000013
【図１２】
2005003866.tif 000014
【図１３】
2005003866.tif 000015
【図１４】
2005003866.tif 000016
【図１５】
2005003866.tif 000017
【図１６】
2005003866.tif 000018
【図１７】
2005003866.tif 000019
【図１８】
2005003866.tif 000020
【図１９】
2005003866.tif 000021
【図２０】
2005003866.tif 000022
【図２１】
2005003866.tif 000023
【図２２】
2005003866.tif 000024
【図２３】
2005003866.tif 000025
【図２４】
2005003866.tif 000026
【図２５】
2005003866.tif 000027
【図２６】
2005003866.tif 000028
【図２７】
2005003866.tif 000029
【図２８】
2005003866.tif 000030
【図２９】
2005003866.tif 000031
【図３０】
2005003866.tif 000032
【図３１】
2005003866.tif 000033
【図３２】
2005003866.tif 000034
【図３３】
2005003866.tif 000035
【図３４】
2005003866.tif 000036
【図３５】
2005003866.tif 000037
【図３６】
2005003866.tif 000038
【図３７】
2005003866.tif 000039
【図３８】
2005003866.tif 000040
【図３９】
2005003866.tif 000041
2005003866.tif 000042