(57)【要約】【課題】  結晶欠陥や界面の荒れが改善された良好なヘテロ構造を有し、安定した特性を有する半導体装置およびその製造方法を提供する。【解決手段】  半導体装置１００は、半導体層と、半導体層上に形成されたゲート絶縁層２６と、ゲート絶縁層２６上に形成されたゲート電極２８と、を含む。半導体層は、少なくともＳｉおよびＧｅを含む第１層（ＳｉＧｅ層１４）と、前記第１層と異なる組成を有し、かつ少なくともＳｉを含む第２層（Ｓｉ層１３，１６）と、が積層されたヘテロ構造を有し、前記第１層と前記第２層との界面領域に炭素が存在する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を含む半導体装置であって、
前記半導体層は、少なくともＳｉまたはＧｅを含むIV族元素からなる第１層と、前記第１層と異なる組成または組成比を有し、かつ少なくともＳｉまたはＧｅを含むIV族元素からなる第２層と、が積層されたヘテロ構造を有し、
前記第１層と前記第２層との界面領域に炭素が存在する、半導体装置。
【請求項２】
請求項１において、
前記第１層と前記第２層は、各々、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＳｉＧｅＣ，ＳｉＣのいずれかで構成される、半導体装置。
【請求項３】
請求項１または２において、
前記炭素は、前記第１層と前記第２層との界面領域に濃度分布のピークを有する、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記半導体層は、絶縁層上に形成された、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記界面領域は、チャネル領域およびソース／ドレイン領域の少なくとも一方またはその近傍に存在する、半導体装置。
【請求項６】
請求項１ないし４のいずれかにおいて、
ソース／ドレイン領域はエレベーテッド構造を有し、前記界面領域は、ソース／ドレイン領域に存在する、半導体装置。
【請求項７】
半導体層と、前記半導体層上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を含む半導体装置の製造方法であって、
前記半導体層の形成において、
少なくともＳｉまたはＧｅを含む第１層を形成する工程と、
前記第１層と異なる組成あるいは組成比を有し、かつ少なくともＳｉまたはＧｅを含む第２層とを形成する工程と、
前記第１層を形成する工程と前記第２層とを形成する工程との間に、前記第１層または前記第２層の上に炭素を含む第３層を形成する工程と、
熱処理を行って、前記第１層と前記第２層との界面領域に他の領域より高濃度の炭素を存在させる工程と、
を含む、半導体装置の製造方法。
【請求項８】
請求項７において、
前記第３層は、エピタキシャル成長によって形成される、半導体装置の製造方法。
【請求項９】
請求項７において、
前記第３層は、イオン注入によって炭素を導入することによって形成される、半導体装置の製造方法。
【請求項１０】
請求項７ないし９のいずれかにおいて、
前記半導体層は、絶縁層上に形成される、半導体装置の製造方法。
【請求項１１】
請求項７ないし１０のいずれかにおいて、
前記界面領域は、チャネル領域およびソース／ドレイン領域の少なくとも一方またはその近傍に存在する、半導体装置の製造方法。
【請求項１２】
請求項７ないし１０のいずれかにおいて、
ソース／ドレイン領域はエレベーテッド構造を有し、前記界面領域は、ソース／ドレイン領域に存在する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層がヘテロ構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置のさらなる動作の高速化を目的として、ＭＯＳＦＥＴのチャネル領域に歪みシリコン層を用いることにより、キャリアの移動度を高めることが知られている。すなわち、チャネル領域に、Ｓｉ層とＳｉＧｅ層（またはＳｉＧｅＣ層）とからなるヘテロ構造を採用することによって、Ｓｉ層とＳｉＧｅ層（またはＳｉＧｅＣ層）との格子定数の差に基づいてＳｉ層に歪みを与えて、Ｓｉ層のエネルギーバンド構造を変えることにより、電子移動度と正孔移動度を高めることができる。このような歪みＳｉ層を用いた技術として、例えば特開２００２−２３７５９０号がある。
【特許文献１】特開２００２−２３７５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
例えばＳｉ層とＳｉＧｅ層（またはＳｉＧｅＣ層）とからなるヘテロ構造を有する半導体装置においては、Ｓｉ層とＳｉＧｅ層（またはＳｉＧｅＣ層）との格子定数の差から生じる結晶の歪みがヘテロ構造の界面領域で顕著である。このような半導体装置では、特に熱処理時において、ヘテロ構造の界面で急峻なストレスを生じ、そのため、歪みによる結晶欠陥や界面の荒れを生じやすい問題がある。このようなヘテロ構造における結晶欠陥や界面の荒れは、例えばリーク電流の発生原因となる。
【０００４】
本発明の目的は、かかる問題を解消し、結晶欠陥や界面の荒れが改善された良好なヘテロ構造を有し、安定した特性を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明にかかる半導体装置は、半導体層と、前記半導体層上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を含む半導体装置であって、
前記半導体層は、少なくともＳｉまたはＧｅを含む第１層と、前記第１層と異なる組成を有し、かつ少なくともＳｉまたはＧｅを含む第２層と、が積層されたヘテロ構造を有し、
前記第１層と前記第２層との界面領域に炭素が存在する。
【０００６】
この半導体装置によれば、ヘテロ構造の界面領域に炭素が存在することにより、該界面領域におけるストレスが緩和され、界面領域の格子欠陥や荒れの発生を抑制できる。
【０００７】
本発明の半導体装置において、前記第１層および前記第２層としては、以下の組合せをとることができる。
【０００８】
前記第１層はＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＧｅＣ，ＳｉＣのいずれかの層であり、前記第２層は第1層と異なる組成あるいは組成比からなるＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＧｅＣ，ＳｉＣのいずれかの層である。
【０００９】
本発明の半導体装置において、前記炭素は、前記第１層と前記第２層との界面領域に濃度分布のピークを有することができる。
【００１０】
本発明の半導体装置において、前記半導体層は、絶縁層上に形成されることができ、ＳＯＩ基板を用いることができる。
【００１１】
本発明の半導体装置において、前記界面領域は、チャネル領域およびソース／ドレイン領域の少なくとも一方またはその近傍に存在することができる。前記界面領域がこのような領域に存在することにより、空乏層領域の欠陥を少なくできる。また、本発明の半導体装置において、ソース／ドレイン領域はエレベーテッド構造を有し、前記界面領域は、ソース／ドレイン領域に存在することができる。
【００１２】
本発明にかかる製造方法は、
半導体層と、前記半導体層上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を含む半導体装置の製造方法であって、
前記半導体層の形成において、
少なくともＳｉまたはＧｅを含む第１層を形成する工程と、
前記第１層と異なる組成を有し、かつ少なくともＳｉまたはＧｅを含む第２層とを形成する工程と、
前記第１層を形成する工程と前記第２層とを形成する工程との間に、前記第１層または前記第２層の上に炭素を含む第３層を形成する工程と、
熱処理を行って、前記第１層と前記第２層との界面領域に他の領域より高濃度の炭素を存在させる工程と、
を含む。
【００１３】
この製造方法によれば、比較的簡易なプロセスによって、前記第１層と前記第２層との界面領域に他の領域より高濃度の炭素を存在させた、本発明の半導体装置を得ることができる。
【００１４】
本発明の製造方法において、炭素を含む前記第３層は、例えば以下の方法によって形成することができる。
【００１５】
前記第３層は、エピタキシャル成長によって形成できる。この場合、前記第３層は、ＳｉＣ層であることができる。また、前記第３層は、前記第１層または第２層にイオン注入によって炭素を導入することによって形成できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００１７】
１．第１の実施の形態
１．１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を模式的に示す断面図である。
【００１８】
半導体装置１００は、ＳＯＩ（Silicon  On  Insulator）基板を用いて構成され、さらに半導体層はヘテロ構造を有する。すなわち、半導体装置１００は、半導体基板１０と、半導体基板１０上に形成された絶縁層１２と、絶縁層１２上に形成された第１Ｓｉ層１３とを有する。第１Ｓｉ層１３上には、ＳｉＧｅ層１４と第２Ｓｉ層１６とが、この順で形成されている。この例のヘテロ構造では、第２Ｓｉ層１６とＳｉＧｅ層１４とによって界面領域ＩＡ３が構成され、ＳｉＧｅ層１４と第１Ｓｉ層１３とによって第２界面領域ＩＡ２が構成されている。
【００１９】
第２Ｓｉ層１６には、チャネル領域２０と、チャネル領域２０の両側に位置するソース／ドレイン領域のための第１不純物層２２および第２不純物層２４とが形成されている。第１，第２不純物層２２，２４は、その下端が第１界面領域ＩＡ１にほぼ到達するように形成されている。すなわち、第１界面領域ＩＡ１は、チャネル領域２０および不純物層２２，２４に接してあるいは近傍に位置している。
【００２０】
図には示していないが、ソース／ドレイン領域のための不純物層２２，２４は、ＳｉＧｅ層１４、あるいは、Ｓｉ層１３に到達しても良い。この場合でもチャネル領域２０におけるヘテロ界面ＩＡ１は、ソース／ドレイン領域の空乏層領域と重なる。
【００２１】
第１界面領域ＩＡ１および第２界面領域ＩＡ２には、炭素が存在している。そして、図２に模式的に示すように、炭素は、第１界面領域ＩＡ１および第２界面領域ＩＡ２において、その濃度分布のピークが存在する状態で分布する。図２において、横軸は第２Ｓｉ層１６の表面からの深さを示し、縦軸は炭素の濃度を示す。
【００２２】
チャネル領域２０上には、ゲート絶縁層２６が形成されている。ゲート絶縁層２６上には、ゲート電極２８が形成されている。そして、ゲート電極２８の側面には、サイドウォール絶縁層２９が形成されている。
【００２３】
本実施の形態にかかる半導体装置１００によれば、ヘテロ構造のＳｉＧｅ／Ｓｉ界面領域に炭素が存在することにより、以下の特徴を有する。
【００２４】
炭素は、シリコンおよびゲルマニウムと同じ４ｂ族元素であり、これらに似た化学的性質を有し、かつ、これらの元素のうちで最も原子半径が小さい。また、格子定数の大きさは、炭素＜シリコン＜ゲルマニウムの関係にある。界面領域ＩＡ１，ＩＡ２に炭素が存在することにより、例えば、ＳｉＧｅ／Ｓｉ界面領域において炭素が点欠陥に入ることができ、結晶欠陥が解消される。その結果、ＳｉＧｅとＳｉの界面において格子定数の差によるストレス集中を緩和できる。また、炭素はシリコンやゲルマニウムに比べて拡散速度が大きいので、熱処理時に、炭素が界面領域ＩＡ１，ＩＡ２に移動することにより、ゲルマニウムの移動が相対的に抑制され、ゲルマニウムの再分布が生じることがない。したがって、ゲルマニウムがヘテロ構造の界面領域ＩＡ１，ＩＡ２を移動することによる界面領域の荒れを生じることもない。さらに、低温熱処理ではゲルマニウムがＳｉ層１３，１６に移動することによる各層の組成変化を招くこともない。
【００２５】
特に、チャネル領域２０およびソース／ドレイン領域を構成する不純物層２２，２４に隣接した界面領域ＩＡ１での界面の荒れや格子欠陥の発生を抑制することにより、空乏層領域の欠陥を少なくでき、リーク電流の少ない良好な特性を得ることができる。
【００２６】
また、上述した理由により界面領域ＩＡ１，ＩＡ２での格子欠陥や荒れを少なくするとともに、チャネル領域２０を含む第２Ｓｉ層１６に適度な歪みを与えることができるので、電子移動度と正孔移動度を高めることができ、高速動作が可能となる。
【００２７】
１．２．半導体装置の製造方法
第１の実施の形態にかかる半導体装置１００の製造例について、図１および図３ないし図８を参照しながら説明する。
【００２８】
（１）図３に示すように、公知のＳＯＩ基板を準備する。ＳＯＩ基板は、半導体基板１０上に絶縁層１２および第１Ｓｉ層１３が積層されている。第１Ｓｉ層１３は、単結晶シリコンである。
【００２９】
（２）図４に示すように、第１Ｓｉ層１３上に、エピタキシャル成長によって第１ＳｉＣ層１５を形成する。第１ＳｉＣ層１５の膜厚は、いわゆる原子層であって、数オングストローム程度でよい。第１ＳｉＣ層１５のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４およびＳｉＨ３ＣＨ３を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を５００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。また、炭素原子がＳｉ層１３表面に付着するだけでも良い。
【００３０】
（３）図５に示すように、第１ＳｉＣ層１５上に、エピタキシャル成長によってＳｉＧｅ層１４を形成する。ＳｉＧｅ層１４の膜厚は、特に限定されないが、ＳｉＧｅ層１４上に形成される第２Ｓｉ層に適度な歪みを与えることができることなどを考慮すると、１０〜１００ｎｍであることができる。ＳｉＧｅ層１４のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４およびＧｅＨ４を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を５００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。５００〜６００℃の低温エピタキシャル成長でＳｉＧｅ層１４が形成される場合、該ＳｉＧｅ層は下地のＳｉ層１３と同じ格子定数を持ち、歪ＳｉＧｅ層となる。ここで、熱酸化あるいは高温アニール処理を行うと、歪ＳｉＧｅ層は、絶縁層１２と第１Ｓｉ層１３の界面の滑りにより、応力が緩和される。このＳｉＧｅ層の応力緩和時に、ＳｉＧｅ層１４と第１Ｓｉ層１３の界面に炭素が存在するために、ＳｉＧｅ／Ｓｉ界面へのストレス集中が回避でき、結晶欠陥のない緩和ＳｉＧｅ層１４が形成できる。
【００３１】
（４）図６に示すように、ＳｉＧｅ層１４上に、エピタキシャル成長によって第２ＳｉＣ層１７を形成する。第２ＳｉＣ層１７の膜厚は、いわゆる原子層であって、数オングストローム程度でよい。第２ＳｉＣ層１７のエピタキシャル成長は、第１ＳｉＣ層１５と同様であるので、詳細な記載を省略する。
【００３２】
（５）図７に示すように、第２ＳｉＣ層１７上に、エピタキシャル成長によって第２Ｓｉ層１６を形成する。第２Ｓｉ層１６の膜厚は、特に限定されないが、チャネル領域のための電子の広がりなどを考慮すると、１〜１０ｎｍであることができる。第２Ｓｉ層１６のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、ＳｉＨｘＣｌ４−ｘ（ｘ＝１〜４）を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を５００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。
【００３３】
（６）ついで、熱処理を行って第１，第２ＳｉＣ層１５，１７の炭素を移動させる。このときの温度は、炭素が熱拡散によって移動できればよく、例えば４００〜６００℃で行うことができる。この熱処理によって炭素原子はヘテロ構造の界面の歪みエネルギーを緩和するようにこの界面領域へ移動して、界面でのＳｉＧｅ層の格子位置やＳｉ層の格子間位置などに入ることができる。その結果、ヘテロ構造の界面領域での結晶欠陥が解消され、格子定数の差によるストレス集中を緩和できる。また、炭素はシリコンおよびゲルマニウムより拡散速度が大きいため、問題となるようなゲルマニウムの再分布が生じることがない。したがって、ゲルマニウムがヘテロ構造の界面を移動することによる界面領域の荒れを生じることもない。さらに、ゲルマニウムが第２Ｓｉ層１６に移動することによる各層１４，１６の組成変化を招くこともない。
【００３４】
この熱処理工程を経ることにより、図８に示すように、第１Ｓｉ層１３，ＳｉＧｅ層１４および第２Ｓｉ層１６を有し、かつ、ヘテロ構造の界面領域ＩＡ１，ＩＡ２に炭素が分布した積層体を得ることができる。
【００３５】
（７）図１に示すように、公知の方法によってゲート絶縁層２６およびゲート電極２８を形成する。ゲート絶縁層２６のための絶縁層は、例えば熱酸化法によって第２Ｓｉ層１６の表面を酸化することで形成される。ゲート絶縁層２６としては、熱酸化膜に限定されず、酸化窒化シリコン、窒化シリコンなどの絶縁物、酸化タンタルなどの高誘電体を用いることができる。ゲート電極２８としては、ポリシリコン、タングステン，タンタルなどの金属、あるいはサリサイド構造の多層導電層などを用いることができる。ゲート絶縁層２６およびゲート電極２８のパターニングは、公知のリソグラフィーおよびエッチングによって行うことができる。
【００３６】
ついで、図１に示すように、必要に応じてサイドウォール絶縁層２９を形成する。サイドウォール絶縁層２９は、公知の方法で形成できる。例えば、サイドウォール絶縁層２９は、絶縁層をＣＶＤ法によってウェハ上に全面的に堆積した後、反応性イオンエッチングなどの異方性エッチングを行う方法、あるいはゲート電極２８がポリシリコンの場合は熱酸化によってゲート電極２８の表面に酸化シリコン層を形成する方法などを用いることができる。
【００３７】
さらに、図１に示すように、ゲート電極２８およびサイドウォール絶縁層２９をマスクとして、イオン注入によって特定の導電型の不純物（図示の場合、ｎ型）を第２Ｓｉ層１６に打ち込んでソース／ドレイン領域のための不純物層２２，２４を形成する。その後、熱処理を行うことによって不純物を活性化させる。
【００３８】
この熱処理が充分に高温の場合、例えば６００℃以上で行われる場合には、前述した（６）の熱処理を行わないこともできる。すなわち、この工程での熱処理で、不純物の活性化と、界面領域ＩＡ１，ＩＡ２での炭素の拡散を同時に行うこともできる。
【００３９】
以上のように、本実施の形態にかかる製造方法によれば、第１Ｓｉ層１３とＳｉＧｅ層１４との間、ならびにＳｉＧｅ層１４と第２Ｓｉ層１６との間に、炭素を含む層、例えばＳｉＣ層１５，１７をそれぞれ形成し、その後熱処理を行うことにより、ヘテロ構造の界面領域ＩＡ１，ＩＡ２に、濃度分布のピークが存在するように炭素を分布させることができる。このようにして、本実施の形態にかかる半導体装置１００を比較的簡易な方法によって形成することができる。
【００４０】
上述した例では、炭素を含む第３層としての第１，第２ＳｉＣ層１５，１７の形成方法としてエピタキシャル成長を用いたが、ＳｉＣ層を形成する方法はこれに限定されない。例えば、第１ＳｉＣ層１５および第２ＳｉＣ層１７をエピタキシャル成長で形成する代わりに、イオン注入によって炭素を第１Ｓｉ層１３およびＳｉＧｅ層１４の表面領域に導入して、炭素を含む層を形成できる。具体的には、第１Ｓｉ層１３の表面領域に炭素をイオン注入して、炭素がドープされたＳｉ（Ｃ）層を形成することができる。また、ＳｉＧｅ層１４に炭素をイオン注入して、炭素がドープされたＳｉＧｅ（Ｃ）表面層を形成することができる。これらのＳｉ（Ｃ）層およびＳｉＧｅ（Ｃ）層の膜厚は、イオン注入のエネルギーやドーズ量などによって制御できる。炭素のイオン注入は、例えば、低加速で１×１０１５ｃｍ−２の濃度で行うことができる。
【００４１】
この場合にも、熱処理（前記工程（６）あるいは前記工程（８））によって、上述した例と同様に、炭素をヘテロ構造の界面領域に分布させることができる。
【００４２】
さらに、上述した例では、第１Ｓｉ層１３上にＳｉＧｅ層１４を形成したが、ＳｉＧｅ層１４の代わりにＳｉＧｅＣ層を用いることもできる。この場合、ＳｉＧｅＣ層は、前記工程（２）におけるエピタキシャル成長において、さらに、反応ガスとして炭素を含むガス、例えばＳｉＨ３ＣＨ３などを用いることで形成できる。また、第２Ｓｉ層１６の代わりに、ＳｉＣ層を用いることもできる。このようにいずれかの層１４，１６に炭素が含まれる場合であっても、これらの層では格子点に存在する炭素は移動しにくい。したがって、本実施の形態の方法によれば、第３の層を形成し、その後熱処理を行うことにより、界面領域ＩＡ１、ＩＡ２に炭素を局在させることができる。
【００４３】
なお、上記実施の形態では、第１，第２Ｓｉ層１３，１６とＳｉＧｅ層１４とのそれぞれの界面領域ＩＡ１、ＩＡ２に炭素を局在させたが、チャネル領域２０および不純物層２２，２４側に位置する界面領域ＩＡ１のみに、炭素を存在させるようにしても良い。
【００４４】
２．第２の実施の形態
２．１．半導体装置
図９は、本実施の形態にかかる半導体装置２００を模式的に示す断面図である。
【００４５】
半導体装置２００は、ＳＯＩ基板を用いて構成され、さらに半導体層はヘテロ構造を有する。すなわち、半導体装置１００は、半導体基板１０と、半導体基板１０上に形成された絶縁層１２と、絶縁層１２上に形成されたＳｉ層１３とを有する。Ｓｉ層１３上には、ＳｉＧｅ層１４が形成されている。この例のヘテロ構造では、ＳｉＧｅ層１４とＳｉ層１３とによって界面領域ＩＡ３が構成されている。
【００４６】
Ｓｉ層１３には、チャネル領域２０と、チャネル領域２０の両側に位置するソース／ドレイン領域のための第１不純物層２２ａおよび第２不純物層２４ａとが形成されている。第１，第２不純物層２２ａ，２４ａは、その下端が絶縁層１２に到達するように形成されている。さらに、ＳｉＧｅ層１４には、第１不純物層２２ａおよび第２不純物層２４ａ上に、いわゆるエレベーテッドソース／ドレイン領域を構成する第３不純物層２２ｂおよび第４不純物層２４ｂがそれぞれ形成されている。すなわち、第１不純物層２２ａと第３不純物層２２ｂとによって一方の不純物層２２が形成され、第２不純物層２４ａと第４不純物層２４ｂとによって他方の不純物層２４が形成される。そして、ＳｉＧｅ層１４とＳｉ層１３とによって構成される界面領域ＩＡ３は、不純物層２２，２４中に存在する。
【００４７】
チャネル領域２０上には、ゲート絶縁層２６が形成されている。ゲート絶縁層２６上には、ゲート電極２８が形成されている。そして、ゲート電極２８の側面には、サイドウォール絶縁層２９が形成されている。
【００４８】
界面領域ＩＡ３には、炭素が存在している。そして、図１０に模式的に示すように、炭素は、界面領域ＩＡ３において、その濃度分布のピークが存在する状態で分布する。図１０において、横軸はＳｉＧｅ層１４の表面からの深さを示し、縦軸は炭素の濃度を示す。
【００４９】
本実施の形態にかかる半導体装置２００によれば、ヘテロ構造のＳｉＧｅ／Ｓｉ界面領域に炭素が存在することにより、以下の特徴を有する。
【００５０】
炭素は、シリコンおよびゲルマニウムと同じ４ｂ族元素であり、これらに似た化学的性質を有し、かつ、これらの元素のうちで最も原子半径が小さい。また、格子定数の大きさは、炭素＜シリコン＜ゲルマニウムの関係にある。界面領域ＩＡ３に炭素が存在することにより、例えば、ＳｉＧｅ／Ｓｉ界面領域において炭素が点欠陥に入ることができ、結晶欠陥が解消される。その結果、ＳｉＧｅとＳｉとの格子定数の差によるストレスを緩和できる。また、炭素はシリコンやゲルマニウムに比べて拡散速度が大きいので、熱処理時に、炭素が界面領域ＩＡ３に移動することにより、ゲルマニウムの移動が相対的に抑制され、ゲルマニウムの再分布が生じることがない。したがって、ゲルマニウムがヘテロ構造の界面領域ＩＡ３を移動することによる界面領域の荒れを生じることもない。さらに、ゲルマニウムがＳｉ層１３に移動することによる各層の組成変化を招くこともない。
【００５１】
特に、ソース／ドレイン領域を構成する、不純物層２２ａ，２４ａと不純物層２２ｂ，２４ｂとの界面領域ＩＡ３での界面の荒れや格子欠陥の発生を抑制することにより、接合リークの少ない良好な特性を得ることができる。
【００５２】
２．２．半導体装置の製造方法
第２の実施の形態にかかる半導体装置２００の製造例について、図９および図１１ないし図１５を参照しながら説明する。
【００５３】
（１）図１１に示すように、公知のＳＯＩ基板を準備する。ＳＯＩ基板は、半導体基板１０上に絶縁層１２およびＳｉ層１３が積層されている。Ｓｉ層１３は、単結晶シリコンである。
【００５４】
ついで、図１１に示すように、例えば酸化シリコンからなるハードマスク２９Ａを用いて、公知の方法によってゲート絶縁層２６およびゲート電極２８を形成する。ゲート絶縁層２６およびゲート電極２８の材質については第１の実施の形態で述べたと同様のものを用いることができる。ゲート絶縁層２６およびゲート電極２８のパターニングは、公知のリソグラフィーおよびエッチングによって行うことができる。
【００５５】
（２）図１２に示すように、サイドウォール絶縁層のための絶縁層２９ａを形成する。絶縁層２９ａは、例えばＣＶＤや熱酸化によってゲート電極２８，ハードマスク２９ＡおよびＳｉ層１３の表面に酸化シリコン層を形成する方法によって得られる。
【００５６】
（３）図１３に示すように、図１２に示す絶縁層２９ａを異方性エッチングすることによってサイドウォール絶縁層２９を形成するとともに、少なくともＳｉ層１３上の絶縁層を除去してＳｉ層１３の表面を露出させる。
【００５７】
（４）図１４に示すように、Ｓｉ層１３の露出面上に、エピタキシャル成長によってＳｉＣ層１８を形成する。ＳｉＣ層１８の膜厚は、いわゆる原子層であって、数オングストローム程度でよい。また、炭素原子がＳｉ層１３の表面に付着するだけでも良い。ＳｉＣ層１８のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４およびＳｉＨ３ＣＨ３を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を５００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。
【００５８】
さらに、図１４に示すように、ＳｉＣ層１８上に、エピタキシャル成長によってＳｉＧｅ層１４を形成する。ＳｉＧｅ層１４の膜厚は、特に限定されないが、充分な深さのソース／ドレイン領域を形成することなどを考慮すると、１０〜１００ｎｍであることができる。ＳｉＧｅ層１４のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４およびＧｅＨ４を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を５００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。
【００５９】
（５）図１５に示すように、熱処理を行って図１４に示すＳｉＣ層１８の炭素を移動させる。このときの温度は、炭素が熱拡散によって移動できればよく、例えば４００〜８００℃で行うことができる。この熱処理によって炭素原子はヘテロ構造の界面の歪みエネルギーを安定にするように移動して再分布する。その結果、ヘテロ構造の界面領域ＩＡ３での結晶欠陥が解消され、格子定数の差によるストレスを緩和できる。また、炭素はシリコンおよびゲルマニウムより拡散速度が大きいため、問題となるようなゲルマニウムの再分布が生じることがない。したがって、ゲルマニウムがヘテロ構造の界面を移動することによる界面領域の荒れを生じることもない。さらに、ゲルマニウムがＳｉ層１３に移動することによる各層１３，１４の組成変化を招くこともない。
【００６０】
この熱処理工程を経ることにより、図１５に示すように、Ｓｉ層１３およびＳｉＧｅ層１４を有し、かつ、ヘテロ構造の界面領域ＩＡ３に炭素が分布した積層体を得ることができる。
【００６１】
（６）図９に示すように、ゲート電極２８およびサイドウォール絶縁層２９をマスクとして、イオン注入によって特定の導電型の不純物（図示の場合、ｎ型）をＳｉＧｅ層１４およびＳｉ層１３に打ち込んで、ソース／ドレイン領域のための不純物層２２ａ，２２ｂ，２４ａ，２４ｂを形成する。その後、熱処理を行うことによって不純物を活性化させる。
【００６２】
以上のように、本実施の形態にかかる製造方法によれば、Ｓｉ層１３とＳｉＧｅ層１４との間に炭素を含む層、例えばＳｉＣ層１８を形成し、その後熱処理を行うことにより、ヘテロ構造の界面領域ＩＡ３に、濃度分布のピークが存在するように炭素を分布させることができる。このようにして、本実施の形態にかかる半導体装置２００を比較的簡易な方法によって形成することができる。
【００６３】
上述した例では、炭素を含む第３層としてのＳｉＣ層１８の形成方法としてエピタキシャル成長を用いたが、炭素を含む層を形成する方法はこれに限定されない。例えば、ＳｉＣ層１８をエピタキシャル成長で形成する代わりに、イオン注入によって炭素をＳｉ層１３の表面領域に導入して、炭素を含む層を形成できる。具体的には、Ｓｉ層１３の表面領域に炭素をイオン注入して、炭素がドープされたＳｉ（Ｃ）層を形成することができる。炭素のイオン注入は、例えば、低加速で１×１０１５ｃｍ−２の濃度で行うことができる。
【００６４】
この場合にも、熱処理（前記工程（５）あるいは前記工程（６））によって、上述した例と同様に、炭素をヘテロ構造の界面領域ＩＡ３に分布させることができる。
【００６５】
さらに、上述した例では、Ｓｉ層１３上にＳｉＧｅ層１４を形成したが、ＳｉＧｅ層１４の代わりにＳｉＧｅＣ層を用いることもできる。ＳｉＧｅＣ層の形成方法は、第１の実施の形態で述べたと同様の方法を用いることができる。また、Ｓｉ層１３の代わりに、ＳｉＣ層を用いることもできる。このようにいずれかの層１３，１４に炭素が含まれる場合であっても、これらの層では格子点に存在する炭素は移動しにくい。したがって、本実施の形態の方法によれば、歪の大きい界面領域に炭素原子を付着、あるいは、炭素を含む第３の層を形成し、その後熱処理を行うことにより、界面領域ＩＡ３に炭素を局在させることができる。
【００６６】
以上、本発明の実施の形態について述べたが、本発明はこれらに限定されず、ヘテロ構造の半導体層を有する半導体装置に適用できる。例えば、上述した実施の形態では、ＳＯＩ基板を用いた例について述べたが、本発明はいわゆるバルクシリコン層を有する半導体装置にも適用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】半導体層における炭素の濃度分布を模式的に示す図。
【図３】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図４】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図５】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図６】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図７】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図８】第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図９】本発明の第２の実施の形態にかかる半導体装置を模式的に示す断面図。
【図１０】半導体層における炭素の濃度分布を模式的に示す図。
【図１１】第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図１２】第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図１３】第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図１４】第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図１５】第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【符号の説明】
【００６８】
１０  半導体基板、１２  絶縁層、１３  第１Ｓｉ層，Ｓｉ層、１４  ＳｉＧｅ層、１６  第２Ｓｉ層、１５，１７，１８  ＳｉＣ層、２０  チャネル領域、２２，２４  不純物層、２６  ゲート絶縁層、２８  ゲート電極、２９  サイドウォール絶縁層、ＩＡ１，ＩＡ２，ＩＡ３  界面領域、１００，２００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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