(57)【要約】【課題】電荷検出ノードの、電荷変換係数、ダイナミック・レンジ、雑音レベル、リセット・フィードスルー、および直線性を改善することを目的とする。【解決手段】フローティング・ディフュージョン電荷検出システムに、電荷検出ノード内へ、標準バッファ増幅器Ａ１からフィードバック増幅器Ａ３、スイッチ・トランジスタＳ２とＳ３、およびキャパシタCfとChを通して供給される単一フィードバックを組み込み、ｋＴＣ雑音を著しく減少させ、良好な線形性を実現し、ＤＲを改善する。【選択図】図２
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【特許請求の範囲】
【請求項１】
電荷検出ノードと；
電荷検出ノードに結合された１つの入力を有するバッファ増幅器と；
電荷検出ノードに結合されたリセット・スイッチと；
第１端を電荷検出ノードに結合されたフィードバック・キャパシタと；
フィードバック・キャパシタの第２端に結合された第１端を有する保持キャパシタと；
バッファ増幅器の出力に結合された第１入力と、フィードバック・キャパシタの第２端に結合された出力とを有するフィードバック増幅器とを含む、電荷検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体(solid-state)画像センサに係わり、特に動的に変換利得を変化させるためにノードへの直接フィードバックを採用した画像センサの電荷検出ノードに関する。
【背景技術】
【０００２】
典型的な画像センサは、衝突する光子を電子に変換し、それらをセンサ画素内で積分（集積）することで光を検出している。積分周期が完了した後、電荷は電圧に変換され、これがセンサの出力端子に供給される。電荷から電圧への変換は、例えばアクティブ画素ＣＭＯＳ画像センサのようにセンサ画素の中で直接実施されるか、または遠隔的に検出領域外の電荷変換増幅器内で行われる。全ての電荷変換増幅器の鍵となる構成要素は電荷検出ノードである。電荷がこのノード上に転送されると、ノード電位は転送された電荷に比例して変化し、これが信号を表す。電荷検出ノードは典型的に好適なＭＯＳトランジスタのゲートに接続されており、これは増幅器の第１段として機能する。電荷検出ノードにはまたリセット・トランジスタが具備されていて、これは検出後にノードから電荷を取り除く。
【０００３】
多くの電荷検出ノードおよび増幅器の設計が文献で知られている。最も良く知られている構造はフローティング・ディフュージョン（FD: Floating Diffusion）アーキテクチャである。その様なシステムの詳細な説明は、例えば、図書「電荷結合素子を備えた半導体イメージング(Solid-State Imaging with Charge-Coupled Devices)」アルバート・ジェイ・ピー・トイウィッセン(Albert J. P. Theuwissen)著、７６−７９ページに記載されており、これは１９９５年クリューワー・アカデミック出版社(Kluwer Academic Publishers)から出版されている。
【０００４】
本発明はＦＤ型電荷検出ノードを取り扱い、基本概念の改善を記述している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
全ての電荷検出システムの性能は以下の主たる基準に基づいて評価できる：電荷変換係数、ダイナミック・レンジ、雑音レベル、リセット・フィードスルー、および直線性である。電荷変換係数は全検出ノード・キャパシタンスで決定され、これはまたノード寄生キャパシタンスを含む。従って寄生キャパシタンスを最小とし、電荷変換係数を最大とすることが望ましい。ノードのダイナミック・レンジ（ＤＲ）は、雑音レベルに対する最大信号処理振幅の比率で決定される。ＤＲを最大とするために雑音レベルを最小とすることが望ましい。ＦＤ電荷検出ノードは電荷を検出した後、リセットされなければならない。リセットは典型的に、ノードに接続されたリセット・トランジスタを導通させて実施される。しかしながらリセット・トランジスタはリセット雑音を引き起こす。リセット雑音は低減されなければならず、これは典型的にはシステム内の下流の何処かで特殊信号処理方法を用いて実施され、これは当業者には良く知られていることである。リセット雑音は検出ノード雑音レベルを増加させ、従ってＤＲを減少させる。リセット雑音の低減は、信号処理連鎖の下流部分で行うよりもむしろ検出ノードそのもので行うことが望ましい。標準の電荷検出ノード設計で典型的に直面する別の困難さは、ＤＲの制限の問題である。少量の電荷を検出するために大きな変換利得を持つことが好ましい。大きな変換利得はまた、小さなリセット雑音を導く。しかしながら、大きな信号を同一の検出ノード、特に電荷掛け算器を用いたＣＣＤで検出することも望ましい。大量の電荷を検出するためには、検出ノードはより小さな変換利得、従ってより大きなキャパシタンス、すなわちより高い雑音レベルを持たなければならない。これらは矛盾する要求であって、同時に満足させることは出来ない。実際、動的に変換利得を変更することが出来ず、システムの何処か別の場所でリセット雑音が除去されている現行の最新技術の検出ノード設計では好適な妥協点を見つけることは難しい。
【課題を解決するための手段】
【０００６】
本発明の１つの目的は、従来技術の制約を解決することである。本発明の更に別の目的は、リセット雑音を検出ノード自体で直接最小化し、結果として低雑音レベルと高ＤＲを実現する、実際的なＦＤ電荷検出ノードを提供することである。本発明の更に別の目的は、変換利得が変化する、実際的な高性能電荷検出ノード設計を提供することである。最後に、本発明の目的は、高ＤＲ、良好な線形性、および動的な可変電荷変換利得を有し、予測される信号に基づき、プログラム可能方式でＤＳＰを使用して利得が変更されるＦＤ電荷検出ノードを提供することである。
【発明の効果】
【０００７】
好適なＤＳＰで制御される可変利得増幅器を用いる電荷検出ノードの中にフィードバック・システムを直接組み込むことにより、本発明のこれらの目的およびその他の目的が実現される。
【実施例】
【０００８】
図１において、図１００は簡略化された回路図を表し、典型的な従来技術による電荷検出システムの動作を説明する。リセット・トランジスタ、これは図中スイッチ１０２（Ｓ１）で示されている、は検出ノード・キャパシタンス１０１（Ct）をリセットする。電荷がノード上に転送された後、キャパシタ上に現れた信号は、増幅器１０５（Ａ１）および１０７（Ａ２）で表される２段ソース・フォロワーでバッファリングされる。
【０００９】
電荷１０９がキャパシタCtで表される電荷検出ノード上に転送されると、このノード電位が変化し、増幅器Ａ１がこの電荷を検出する。増幅器Ａ１は自身の雑音をこの信号に加算し、これは電圧源１０６(Vna)で表される。増幅器１０５の出力は、信号が装置出力１０８(Vo)に供給される前に、典型的に追加増幅器段Ａ２でバッファリングされる。検出された電荷は、制御信号Ps1を用いて、スイッチ１０２(Ｓ１)を瞬間的に閉じてノードから取り除かれる。このサイクル中、ノードは基準電圧発生器に接続されている。この基準電圧発生器１０４は出力抵抗器１０３(Rn)および対応する雑音電圧発生器１０４(Vnr)で表現されている。スイッチＳ１が再び開放されると、雑音電圧の一部がノード上に残留する。この動作でキャパシタCt上に導入される電荷量は変動(variance)
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を有し、この理由でこのリセット雑音はｋＴＣ雑音と呼ばれる。キャパシタンスCtを可能な限り小さくした電荷検出ノードを設計することが好ましいが、それはこれがノード変換効率を増し、同時にｋＴＣ雑音を減少させるからである。ｋＴＣ雑音の望ましくない効果は、いわゆる相関二重サンプリング（CDS : Correlated Double Sampling）処理によって最少とされるが、この処理も当業分野では良く知られている。ＣＤＳ信号処理法は基本的に出力信号を２度サンプリングし、初回はリセット後で電荷がノードに転送される前、そして２度目は電荷が転送された後である。ほとんどのｋＴＣ雑音が除去された望ましい信号は、従ってこれら２つの読み値の差である。電荷検出のこの方法には２つの問題が存在する。第１の問題はｋＴＣ雑音が信号に加算されることであり、後ほど引き算で取り除かれなければならない。これはノード上で利用可能なＤＲを減少させる。加えて、二重サンプリングは増幅器Ａ１で生成される雑音Vnaを合算する。この雑音は２つの読み値の間で相関を取られていないので、引き算しない。第２の問題は小さなノード・キャパシタンスに対して、検出された電荷の最大量も小さく、ノードの再設計無しで増加させることが出来ない点である。一方、ノードが大量の電荷を取り扱うために大きなキャパシタンスを持つ場合、ノードｋＴＣ雑音もまた大きくなる。
【００１０】
図２において、２００は本発明の簡略化された回路図を表す。２つのキャパシタ２１０(Cf)と２１１(Ch)がノードに接続されている。ノードへのフィードバックはスイッチ２１３(Ｓ２、Ｓ４)および２１２(Ｓ３)の状態に依存して増幅器２１５(Ａ３)およびキャパシタCfまたはChとCfのいずれかを通して供給される。２路スイッチＳ２、Ｓ４は適切な時間間隔でキャパシタChを瞬時的に充電する。増幅器Ａ３の利得は好適なＤＳＰシステム２１９で制御され、ＤＳＰシステム２１９はデジタル化された信号をノード出力、メモリ２２０、画像センサ・クロック２２１、および追加の制御線から受け取る。
【００１１】
この回路の中で、直列にフィードバック・キャパシタCfを具備した保持キャパシタChが検出ノードキャパシタンス２０１(Ct)に接続されている。スイッチ２０２(Ｓ１)は検出ノードを基準電圧発生器２０４にリセットし、これは対応する雑音電圧発生器２０４(Vnr)と等価の雑音抵抗器２０３(Rn)を有する。増幅器２０５(Ａ１)および２０７(Ａ２)は信号をバッファリングし、それをチップ出力バス２０８(Voa)に供給する。等価雑音電圧発生器２０６(Vna)は増幅器のジョンソン雑音を表す。システム・フィードバックは２つの可能な経路を有する：第１経路の中で信号は増幅器Ａ３へ送られ、これは利得制御（ＡＧＣ）機能を有しており、この増幅器からスイッチＳ２経由でキャパシタCfを通して検出ノードに送られる。スイッチＳ２は制御信号Ps2で制御される。第２経路の中で、フィードバック信号は増幅器Ａ３からスイッチＳ３を通って進み、次に保持キャパシタChを通ってフィードバック・キャパシタCfそして最後に検出ノードに送られる。スイッチＳ３は制御信号Ps3で制御される。増幅器Ａ３は利得Af1またはAf2を得ることが出来るが、それはそこにデジタル信号処理装置ＤＳＰサブ・ブロック２２４から供給される制御信号に依存して行われる。増幅器Ａ３は電圧基準２１６(Vrf)を使用するが、これはまた保持キャパシタChにスイッチＳ４を通して接続されている。デジタル信号処理装置はＡＧＣ増幅器Ａ３の利得を接続２１７を通して制御する。ＤＳＰ処理装置は自身の内部メモリを持たない場合、メモリ２２０(MEM)に接続される。出力バス２０８からのセンサ出力信号はアナログ／ディジタル（Ａ／Ｄ）変換器２１８でデジタル化され、処理装置ＤＳＰにデジタル・バス２２３経由で供給される。このデジタル・バスはまたデジタル信号Vodを画像処理システムの残り部分に与える。ＤＳＰ処理装置、メモリＭＥＭ、およびＡ／Ｄ変換器はクロック信号２２１からクロックを与えられている。追加入力制御はバス２２２を介してＤＳＰに与えられる。
【００１２】
本システムの動作は図３のタイミング図の助けを借りて最も良く説明される。時刻３０５(trs)でスイッチＳ１に供給されるパルス３０６は検出ノードをリセットするが、また大きなリセット雑音をも持ち込む。時刻３０７(ts2)でスイッチＳ２に供給されるパルス３０８はフィードバックを能動化し、これはリセット雑音を減少させる。増幅器利得はクロック周期の種々の時刻３０９(ts3)、特に時刻３１１(tq)で電荷が到着する前に、変更される。
【００１３】
この図は出力の簡略化されたグラフと、スイッチＳ１，Ｓ２，Ｓ３およびＳ４を動作させる３つの追加制御信号Ps1,Ps2,およびPs3を示す。時刻trsでパルス３０６を供給することにより、リセットスイッチＳ１はノード信号レベル３０１を新たなリセット・レベル３０２にリセットする。しかしながらこの新たなリセット・レベルは唯一では無く、グラフに示されるようにリセット毎に変化する。この変動がｋＴＣ雑音を表す。時刻ts2でスイッチＳ２およびＳ４に第２パルス３０８を供給した後、強い負フィードバック・ループが出力バス２０８から検出ノードに閉成される。この時刻の前に増幅器利得は、高い負の値Af2に変更されており、スイッチＳ３は制御信号Ps3によってオフにされている。このフィードバックの結果、出力信号は新たなレベル３０３へ変わり、ノードに於けるｋＴＣ雑音は充分に減少される。このサイクルが完了した後で、新たな電荷が時刻tqで検出ノード上に到達する前に、スイッチＳ３が時刻ts3でパルス３１０によってオンとされる。電荷が到着した後、出力は新たなレベル３０４に、受け取った電荷の量に依存して変化する。増幅器Ａ３の利得は、強い負フィードバック値Af2から元の値Af1に変更される。これで全クロック・サイクル３１２(tclk)が完了する。利得Af1の値は正であっても負であっても構わない。負のAf1利得は電荷検出ノード変換利得を減少させる一方で、正のAf1利得はそれを増加させる。好適に利得を調整することにより、検出ノードは電荷量のより大きな範囲に適合できる。利得はまた検出ノードに到着することが予想される信号に基づいて、予測的に調整することもまた可能である。これらの利得値はシステム・メモリ内にプログラムすることも、または先行フレーム内で検出された信号から自動的に計算することも可能である。システム制御のこの方法、およびその他の類似の方法は当業者には良く知られている。パルスPs1,Ps2,およびPs3は或るパルス幅を有し、これはフィードバック・システム帯域幅に依存する。これもまた当業者には良く知られている。
【００１４】
本発明の別の実施例において、フィードバック増幅器Ａ３の利得が容易に変更可能では無く、副回路２２４内のＤＳＰ回路が利用できない場合、フィードバック電荷検出システムを、フィードバック増幅器Ａ３の利得を一定値Af2で動作させることが可能である。従ってアナログ出力を、バス２０８の代わりに端子２２５に反転形式で得ることが出来る。しかしながらこの回路は非常に単純であり、変換利得は一定で変更することは出来ない。フィードバックはこれでもより広いＤＲ、改善された線形性、およびｋＴＣ雑音の抑制を直接検出ノード上に与える。
【００１５】
図４において、４００は本発明の簡略化された回路図であって、能動画素画像センサの、１つの考えられる実施例である。フィードバック増幅器４１０(Af)は同一列内の全ての画素に対して共通である。第２アドレス・トランジスタ４０４(Q4)を追加の行アドレス線４１８経由でオンとすることにより、このフィードバックが能動化される。このフィードバックは画素リセット雑音と、画素間のトランジスタ閾値の非均一性を減少させる。
【００１６】
配列内で座標（ｍ，ｎ）を有する１つの画素が、その列内の全ての画素で共有されている列フィードバック増幅器Afと共に示されている。光で誘起された電荷が逆バイアスされたダイオード４０１で表わされたキャパシタ上に集められる。バッファ増幅器は単一のトランジスタ４０３(Q2)のみであって、これは適切なアドレス指定パルスがそのゲートに行アドレス指定バス４１６(Vran)経由で供給された時に、トランジスタ４０５(Q3)により、アドレス指定される。画素へのフィードバックは、列バス４０９(Vcbm)経由で、フィードバック・アドレス指定トランジスタQ4を通して画素に供給される。行アドレス指定バスVrcnに供給されたパルスはこのトランジスタを導通にする。保持キャパシタ４０７(Ch)およびフィードバック・キャパシタ４０６(Cf)はフィードバック・ループを完成させ、それらは以前の例と同様、並列に電荷検出ノードに接続されている。ノードはパルスが行アドレス・バス４１７(Vrbn)に供給された際に、トランジスタ４０２(Q1)によってノード４１９(Vdd)にリセットされる。列バス４０８(Vcam)上に現われる画素出力は、スイッチ４１２(Scm)でサンプリングされ、列キャパシタ４１４(Clm)上に格納される。スイッチScmは信号４１３(Ps1)で制御される。水平バッファ（図示せず）は格納されたデータを線４１５を通してスキャンする。保持キャパシタClmを必要としない、画素配列を読み取るためのその他の方法もまた可能である。これは当業者には良く知られている。この画素の動作は先行例の電荷検出ノードの動作と類似しており、更に説明の必要はない。しかしながら明示しておかなければならない唯一の大きな違いは、同一列内の画素の間で列増幅器を共有しているため、フィードバックは電荷集積サイクル中閉成することが出来ず(the feedback cannot be closed)、また、２つのスイッチＳ２およびＳ３の代わりに唯一つの単一路スイッチＳ２（トランジスタQ4）が使用されている点である。フィードバックの概念はＡＰＳに適用されたのと同様に、画素間の不均一性を最少とすることにより、別の利点を与える。画素フィードバックがオンされると、画素出力は常に列フィードバック増幅器Vrefの同一基準レベルに、その列内の全ての画素に関してその画素のバッファ・トランジスタQ2の閾値の変動には無関係にリセットされる。此処での不利な点は、画素変換利得が容易に動的には変更出来ない事である。
【００１７】
本発明に基づく電荷検出ノードは、良好な線形性、低ｋＴＣ雑音、および高ダイナミック・レンジを有する。フィードバックはノードに接続された小さなキャパシタを通して与えられる。キャパシタはこの目的のためにノードに追加されるか、またはリセット・パルス・フィード・スルーの遮蔽(a shield of the reset pulse feed through)として既に存在しているかのいずれかである。可変利得を具備した増幅器を用いて、画素読み取り中の好適な時間間隔でフィードバックをオンに切り換えることにより、変換利得は予想される信号に基づいて動的に変更される。利得切替は好適なＡ／Ｄ変換器およびフィードバック増幅器の利得を制御する、メモリを具備したＤＳＰを用いて実現される。可変およびプログラム可能利得に加えて、その様な検出ノードのリセット雑音はかなり減少される。此処に説明された発明は、ＣＣＤ及びＣＭＯＳ画像センサの電荷検出で使用できる。
【００１８】
電荷検出ノードへ直接負フィードバックを行い、ｋＴＣ雑音を減少させ、ＤＲを増し、ノード線形性を改善することの利点は、上記の本発明のいくつかの好適な実施例の説明から明確に理解される。
【００１９】
可変変換利得、良好な線形性、高ＤＲ、低フィード・スルー、および低雑音を具備し、検出ノードへの直接フィードバックを含む新奇な電荷検出ノードの好適な実施例を説明してきたが、これは図示を目的としたものであり制限することを目的とするものではなく、当業者は上記の教えに基づいて修正および改変を行えることに注意されたい。従って、開示されている特定の実施例内で行われる変更は、添付の特許請求の範囲で定められた本発明の範囲および精神内に含まれるものと理解される。
【００２０】
以上の説明に関して更に以下の項を開示する。
（１）電荷検出ノードと；
電荷検出ノードに結合された１つの入力を有するバッファ増幅器と；
電荷検出ノードに結合されたリセット・スイッチと；
第１端を電荷検出ノードに結合されたフィードバック・キャパシタと；
フィードバック・キャパシタの第２端に結合された第１端を有する保持キャパシタと；
バッファ増幅器の出力に結合された第１入力と、フィードバック・キャパシタの第２端に結合された出力とを有するフィードバック増幅器とを含む、電荷検出装置。
【００２１】
（２）（１）項記載の装置が更に、フィードバック増幅器の出力とフィードバック・キャパシタの第２端の間に結合された、フィードバック・スイッチを含む、前記装置。
【００２２】
（３）（２）項記載の装置が更に、フィードバック増幅器の出力と保持キャパシタの第２端の間に結合された、第１スイッチを含む、前記装置。
【００２３】
（４）（３）項記載の装置が更に、フィードバック増幅器の第２入力と保持キャパシタの第２端の間に結合された、第２スイッチを含み、第２スイッチがフィードバック・スイッチと同期してクロックされている前記装置。
【００２４】
（５）（４）項記載の装置が更に、フィードバック増幅器の第２入力に結合された基準電圧ノードを含む、前記装置。
【００２５】
（６）（１）項記載の装置において、フィードバック増幅器が可変利得レベルを有する、前記装置。
【００２６】
（７）（６）項記載の装置が更に、バッファ増幅器の出力に結合された１つの入力と、フィードバック増幅器の利得制御ノードに結合された１つの出力を有する処理装置を含み、この処理装置がフィードバック増幅器の可変利得レベルを制御する、前記装置。
【００２７】
（８）（７）項記載の装置において、フィードバック増幅器の可変利得レベルが、予め定められた時間間隔で、処理装置で決定された値にセットされる、前記装置。
【００２８】
（９）（８）項記載の装置において、処理装置が可変利得レベルを決定するメモリを含む、前記装置。
【００２９】
（１０）（９）項記載の装置において、処理装置が更に可変利得レベルを計算するためのデジタル信号処理装置を含む、前記装置。
【００３０】
（１１）（１０）項記載の装置において、処理装置が更に、バッファ増幅器の出力とデジタル信号処理装置の間に結合されたアナログ／ディジタル変換器を含む、前記装置。
【００３１】
（１２）（６）項記載の装置において、可変利得レベルが、電荷検出ノード上へ到着する電荷と相関を持つ、予め定められたパルス間隔で周期的に変更される、前記装置。
【００３２】
（１３）（２）項記載の装置において、フィードバック増幅器が１つの列内の全ての電荷検出ノードで共有されており、電荷検出ノードが、列アドレス指定線を通して供給されたパルスでリセットおよびアドレス指定され、フィードバック・スイッチが列アドレス指定線を通して供給されたパルスでアドレス指定される、前記装置。
【００３３】
（１４）（２）項記載の装置において、フィードバック・トランジスタが列アドレス指定線を通して供給されるパルスでアドレス指定される、前記装置。
【００３４】
（１５）フローティング・ディフュージョン電荷検出システムに、電荷検出ノード内へ単一フィードバックが直接組み込まれている。このフィードバックはこのノードへ、標準バッファ増幅器Ａ１からフィードバック増幅器Ａ３、スイッチ・トランジスタＳ２とＳ３、およびキャパシタCfとChを通して供給されている。このフィードバックはｋＴＣ雑音を著しく減少させ、良好な線形性を有し、ＤＲを改善する。
【図面の簡単な説明】
【００３５】
【図１】図１は従来技術による電荷検出システムの簡略化された回路図である。
【図２】図２は本発明による電荷検出システムの簡略化された回路図である。
【図３】図３はスイッチＳ１，Ｓ２およびＳ３に対応するタイミング信号を具備した出力電圧波形の簡略化されたグラフを示す。
【図４】図４は典型的なＡＰＳ  ＣＭＯＳセンサの配列内の１つの画素の簡略化された回路図を示す。
【符号の説明】
【００３６】
１０１，２０１，２１０，２１１，４１４  キャパシタ
１０２，２０２，２１２，２１３  スイッチ
１０５，１０７，２０５，２１５，４１０  増幅器
１０４，１０６，２０４，２０６  基準電圧発生器
２１８  アナログ／ディジタル変換器
２１９  デジタル信号処理装置
２２０  メモリ
２２４  デジタル信号処理装置ＤＳＰサブ・ブロック
４０１  逆バイアス・ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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