(57)【要約】【課題】ＩＣの１個当たりの検査時間を短くし、短時間で多量のＩＣを検査する量産検査に適用する。【解決手段】ＩＣの検査装置はホスト制御装置１と検査装置本体１０からなり、検査装置本体１０内は、被検査ＩＣの各ピン毎の個々に信号印加，測定する各ピン用装置２を内蔵し、制御バス６によりホスト制御装置１からコントロールされる。条件設定・判定値メモリ３のデータは、各ピン用装置２の信号源と判定回路４に経路ａと経路ｃを経て分配され、各ピン用装置２の測定器から測定値が判定回路４に経路ｂを経て、判定回路４内で経路ｃからの規格値と判定。各条件設定・判定値メモリ３は、一斉メモリ選択バス７からの命令で格納のデータを出力。判定回路４の結果は経路ｄよりトランジスタ５のベースに、またコレクタは共通の一斉判定バス８に接続され、ワイヤードＮＯＲ回路を構成する。一斉メモリ選択バス７と一斉判定バス８を介して制御，参照する。【選択図】図１
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【特許請求の範囲】
【請求項１】
被検査ＩＣに対して内容を異にする複数の検査を連続的に実行するＩＣの検査装置において、前記被検査ＩＣの各ピン毎に設ける各ピン用装置の条件設定の一斉制御手段と、前記各ピン用装置の測定の一斉制御手段とを備え、前記条件設定の一斉制御手段と前記測定の一斉制御手段の両方により各検査項目の検査時間を短縮することを特徴とするＩＣの検査装置。
【請求項２】
検査システムを統括するホスト制御装置と、制御バスを介して制御を行う被検査ＩＣの各ピン毎に設ける信号源と測定器を搭載した複数の各ピン用装置と、前記信号源に対して条件設定を行う条件設定・判定値メモリと、前記条件設定・判定値メモリからの規格値と前記測定器の測定値を比較した判定を出力する判定回路と、複数の前記判定回路の出力から論理和をとる手段と、複数の前記条件設定・判定値メモリを一斉に制御する一斉メモリ選択バスと、前記論理和の出力を伝達する一斉判定バスとを備え、前記一斉メモリ選択バスと前記一斉判定バスを前記ホスト制御装置により制御，参照することを特徴とするＩＣの検査装置。
【請求項３】
検査システムを統括するホスト制御装置と、制御バスを介して制御を行う被検査ＩＣの各ピン毎に設ける信号源と測定器を搭載した複数の各ピン用装置と、前記信号源に対して条件設定を行う条件設定・判定値メモリと、前記条件設定・判定値メモリからの規格値と前記測定器の測定値を比較した判定を出力する判定回路と、複数の前記判定回路の出力から論理和をとる手段と、複数の前記条件設定・判定値メモリを一斉に制御する一斉メモリ選択バスと、前記論理和の出力を伝達する一斉判定バスと、前記一斉メモリ選択バスを制御する一斉メモリ選択レジスタと、前記一斉判定バスを参照する一斉判定レジスタとを備え、前記一斉メモリ選択レジスタと前記一斉判定レジスタを前記制御バス経由で前記ホスト制御装置により制御，参照することを特徴とするＩＣの検査装置。
【請求項４】
被検査ＩＣに対して内容を異にする複数の検査を連続的に実行するＩＣの検査方法において、前記被検査ＩＣの各ピン毎に設ける各ピン用検査手段の条件設定工程と、前記各ピン用検査手段の測定工程とからなり、前記条件設定工程と前記測定工程のそれぞれを一斉実行する両工程により各検査項目の検査時間を短縮することを特徴とするＩＣの検査方法。
【請求項５】
検査システムを統括して検査実行の設定を行う第１の工程と、被検査ＩＣの各ピン毎に信号発生手段と測定手段を設けた複数の各ピン用検査手段に対して個々に検査実行の制御を行う第２の工程と、前記信号発生手段の条件設定を、前記被検査ＩＣの各ピン毎に設けた記憶手段により一斉に設定する第３の工程と、前記記憶手段から得た規格値と前記測定手段から得た測定値を比較する前記被検査ＩＣの各ピン毎に設けた比較手段を用いて、複数の前記比較手段の出力から論理和をとる手段で一斉に判定する第４の工程とからなり、前記第３の工程と前記第４の工程における複数の前記各ピン用検査手段の設定，測定を直接前記第１の工程により制御，参照することを特徴とするＩＣの検査方法。
【請求項６】
検査システムを統括して検査実行の設定を行う第１の工程と、被検査ＩＣの各ピン毎に信号発生手段と測定手段を設けた複数の各ピン用検査手段及びバス記憶手段に対して個々の検査実行の制御を行う第２の工程と、前記信号発生手段の条件設定を、前記被検査ＩＣの各ピン毎に設けた記憶手段により一斉に設定する第３の工程と、前記記憶手段から得た規格値と前記測定手段から得た測定値を比較する前記被検査ＩＣの各ピン毎に設けた比較手段を用いて、複数の前記比較手段の出力から論理和をとる手段で一斉に判定する第４の工程とからなり、前記第３の工程と前記第４の工程における複数の前記各ピン用検査手段の設定，測定を前記第２の工程による制御を介して前記第１の工程により制御，参照することを特徴とするＩＣの検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ（半導体集積回路）の出荷前に行われる電気的特性等の検査に係り、特に、検査時間を短縮したＩＣの検査装置及び検査方法に関するものである。
【背景技術】
【０００２】
一般にＩＣは出荷前に電気的特性の検査が行われる。この検査はＩＣの規模にもよるが、通常数百項目の内容を一連して実行され、何れかの項目で不良が発生すると、そのＩＣは不良と判定される。図９はＩＣ検査システムにおける概略のブロック図を示す。図９において、１はＩＣ検査システムを統括するホスト制御装置、１０は検査装置本体、１４は検査ボード、１３は被検査ＩＣである。検査装置本体１０内には、被検査ＩＣ１３の各ピンに対して別々に信号印加や測定ができる各ピン用装置２を内蔵しており、各ピン用装置２からは測定信号伝達経路１５を介し検査ボード１４に接続され、検査ボード１４のパターンを経て最終的に被検査ＩＣ１３の各ピンに到達する。
【０００３】
各ピン用装置の数はＩＣのピン数分用意され、現在では標準的な構成で１００〜５００である。各ピン用装置２は制御バス６を通じてホスト制御装置１によりコントロールされる。ホスト制御装置１はコンピュータであり検査装置本体１０とは少し離れた所にある。このような基本構成をもつシステムを用いればホスト制御装置１のプログラム変更することによって異なる機能をもつＩＣの検査が可能となっている。なお、検査ボード１４上には他に被検査ＩＣの周辺部品や周辺条件変更のためのリレーなどを搭載させることが多い。
【０００４】
次に、各ピン用装置２の内容について、図１０に示す信号源／測定器の原理図の例を参照して詳しく説明する。この例では被検査ＩＣ１３の１ピンに対して直流的検査を行う装置を示している。図１０において、２１は可変電圧源、２２は可変電流源、２３は電流計、２４は電圧計、２５は動作モード切替スイッチである。
【０００５】
図１０に示す例では電圧ソースモードに選択されている。この場合、被検査ＩＣ１３の１ピンに対して定められた電圧を印加し、そこに流れる電流を検査することができる。検査の一例としては、電源電流の検査などがある。また、動作モード切替スイッチ２５を他方に切り替えると、電流ソースモードに選択される。この場合は、被検査ＩＣ１３の１ピンに対して定められた電流を印加して、そこに発生される電圧を検査することができる。検査の一例としては、インピーダンスの検査などがある。さらに、出力スイッチ２６を開放にすることで被検査ＩＣ１３の１ピンに対して影響が全くでないようにすることもできる。各ピン用装置２は各々が前述の機能をもつもので構成されている。
【０００６】
図１１は従来におけるＩＣの検査装置の概略構成を示すブロック図である。図１１において、１はホスト制御装置、１０は検査装置本体である。検査装置本体１０内には、被検査ＩＣの各ピンに対して別々に信号印加や測定ができる各ピン用装置２を内蔵し、各ピン用装置数はＩＣのピン数分用意されており、この各ピン用装置２は制御バス６を通じてホスト制御装置１によりコントロールされる。
【０００７】
実際には図９に示したＩＣ検査システムで説明したように、各ピン用装置２の信号源と測定器出力は測定信号伝達経路１５を介し検査ボード１４に接続され、検査ボード１４のパターンを経て最終的に被検査ＩＣ１３の各ピンに到達するのであるが、この経路について図１１では省略している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このような構成のＩＣ検査システムの従来例では、図９に示すようにホスト制御装置１が各ピン用装置２を制御するために制御バス６を用いてコントロールを行う。これは各ピン用装置２の数は１００〜５００と多いため制御バスを介して行うのは一般的である。
【０００９】
しかしながら、各ピン用装置２の信号源の条件設定や測定器の制御を行うために１ピン用装置からＮピン用装置まで順番に行わなければならない。その制御について図１２を参照しながら動作を説明する。図１２に示すように、１つの検査項目を時間軸に沿って分割すると第１に条件設定、第２に被検査ＩＣの応答を待つ応答待時間、第３に測定、第４に判定の順番となる。
【００１０】
ここで、第１の条件設定について注目すると、全ピンの条件設定を終えるまでは１ピン用装置からＮピン用装置まで順番に行わなければならない。また、第３の測定について注目すると条件設定と同様に、全ピンの測定を終えるまでは１ピン用装置からＮピン用装置まで順番に行わなければならない。これら各ピンの条件設定時間や測定時間のひとつひとつは数百μｓと短いが、各ピン用装置２の数分である１００〜５００を一度に行うとなると条件設定及び測定にそれぞれ４０ｍｓ程度の時間が必要となる。これは、被検査ＩＣの応答待時間が短いもので５ｍｓ以内であることを考えると１つの項目の検査時間の９０％以上は各ピン用装置２の制御に費やされていることになる。検査はＩＣの規模にもよるが、通常数百項目の内容が一連して実行されるため長時間の検査時間を必要とするという問題があった。
【００１１】
本発明は、前記従来技術の問題を解決することに指向するものであり、各ピン用装置に条件設定・判定値メモリと判定回路を付加し、それらを制御するために一斉メモリ選択バス、一斉判定バスを用いて検査時間を短縮するＩＣの検査装置及び検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この目的を達成するために、本発明に係るＩＣの検査装置は、被検査ＩＣに対して内容を異にする複数の検査を連続的に実行するＩＣの検査装置において、被検査ＩＣの各ピン毎に設ける各ピン用装置の条件設定の一斉制御手段と、各ピン用装置の測定の一斉制御手段とを備え、条件設定の一斉制御手段と測定の一斉制御手段の両方により各検査項目の検査時間を短縮することを特徴とする。
【００１３】
また、検査システムを統括するホスト制御装置と、制御バスを介して制御を行う被検査ＩＣの各ピン毎に設ける信号源と測定器を搭載した複数の各ピン用装置と、信号源に対して条件設定を行う条件設定・判定値メモリと、条件設定・判定値メモリからの規格値と測定器の測定値を比較した判定を出力する判定回路と、複数の判定回路の出力から論理和をとる手段と、複数の条件設定・判定値メモリを一斉に制御する一斉メモリ選択バスと、論理和の出力を伝達する一斉判定バスとを備え、一斉メモリ選択バスと一斉判定バスをホスト制御装置により制御，参照することを特徴とする。
【００１４】
また、検査システムを統括するホスト制御装置と、制御バスを介して制御を行う被検査ＩＣの各ピン毎に設ける信号源と測定器を搭載した複数の各ピン用装置と、信号源に対して条件設定を行う条件設定・判定値メモリと、条件設定・判定値メモリからの規格値と測定器の測定値を比較した判定を出力する判定回路と、複数の判定回路の出力から論理和をとる手段と、複数の条件設定・判定値メモリを一斉に制御する一斉メモリ選択バスと、論理和の出力を伝達する一斉判定バスと、一斉メモリ選択バスを制御する一斉メモリ選択レジスタと、一斉判定バスを参照する一斉判定レジスタとを備え、一斉メモリ選択レジスタと前記一斉判定レジスタを制御バス経由でホスト制御装置により制御，参照することを特徴とする。
【００１５】
また、本発明のＩＣの検査方法は、被検査ＩＣに対して内容を異にする複数の検査を連続的に実行するＩＣの検査方法において、被検査ＩＣの各ピン毎に設ける各ピン用検査手段の条件設定工程と、各ピン用検査手段の測定工程とからなり、条件設定工程と測定工程のそれぞれを一斉実行する両工程により各検査項目の検査時間を短縮することを特徴とする。
【００１６】
また、検査システムを統括して検査実行の設定を行う第１の工程と、被検査ＩＣの各ピン毎に信号発生手段と測定手段を設けた複数の各ピン用検査手段に対して個々に検査実行の制御を行う第２の工程と、信号発生手段の条件設定を、被検査ＩＣの各ピン毎に設けた記憶手段により一斉に設定する第３の工程と、記憶手段から得た規格値と測定手段から得た測定値を比較する被検査ＩＣの各ピン毎に設けた比較手段を用いて、複数の比較手段の出力から論理和をとる手段で一斉に判定する第４の工程とからなり、第３の工程と第４の工程における複数の各ピン用検査手段の設定，測定を直接第１の工程により制御，参照することを特徴とする。
【００１７】
また、検査システムを統括して検査実行の設定を行う第１の工程と、被検査ＩＣの各ピン毎に信号発生手段と測定手段を設けた複数の各ピン用検査手段及びバス記憶手段に対して個々の検査実行の制御を行う第２の工程と、信号発生手段の条件設定を、被検査ＩＣの各ピン毎に設けた記憶手段により一斉に設定する第３の工程と、記憶手段から得た規格値と測定手段から得た測定値を比較する被検査ＩＣの各ピン毎に設けた比較手段を用いて、複数の比較手段の出力から論理和をとる手段で一斉に判定する第４の工程とからなり、第３の工程と第４の工程における複数の各ピン用検査手段の設定，測定を第２の工程による制御を介して第１の工程により制御，参照することを特徴とする。
【００１８】
以上に記載したＩＣの検査装置及び検査方法によれば、被検査ＩＣの各ピン毎に設けた各ピン用装置に記憶手段（条件設定・判定値メモリ）と判定回路を付加して、一斉メモリ選択バス，一斉判定バスを用いる制御により、ＩＣの１個当たりの検査時間を短くできる。
【発明の効果】
【００１９】
以上説明したように、本発明によれば、各ピン用装置に条件設定・判定値メモリと判定回路を付加して制御するため、一斉メモリ選択バス，一斉判定バスを用いて検査時間の短縮ができ、ＩＣの１個当たりの検査時間を短くでき、従って多量にＩＣを検査する量産検査に適用することで極めて大きな実益を得るという効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００２１】
図１は本発明の実施の形態１におけるＩＣの検査装置の構成を示すブロック図である。ここで、前記従来例を示す図１１において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示し、以下の各図においても同様とする。
【００２２】
図１に示すように、ＩＣの検査装置はホスト制御装置１と検査装置本体１０からなる。検査装置本体１０内には、被検査ＩＣの各ピンに対して別々に信号印加や測定ができる各ピン用装置２を内蔵しており、各ピン用装置２の数はＩＣのピン数分用意され標準的な構成で１００〜５００である。また各ピン用装置２は制御バス６を通じてホスト制御装置１によりコントロールされる。
【００２３】
さらに、それぞれの各ピン用装置２には条件設定・判定値メモリ３と判定回路４が付加され、条件設定・判定値メモリ３のデータは各ピン用装置２の信号源と判定回路４に経路ａと経路ｃを通して分配される。各ピン用装置２の測定器からは測定値が判定回路４に経路ｂを通して導かれ、判定回路４内で経路ｃを通して与えられた規格値との判定が行われる。各条件設定・判定値メモリ３は、一斉メモリ選択バス７からの命令に従い予め格納されたデータを検査項目順に出力する。
【００２４】
判定回路４の結果出力は経路ｄを通して各ピン用装置２に付加されたトランジスタ５のベースに接続される。トランジスタ５のコレクタは共通の一斉判定バス８に接続され、プルアップ抵抗９が接続される。すなわち、各判定回路４の出力結果のワイヤードＮＯＲ回路を構成している。一斉メモリ選択バス７と一斉判定バス８はそれぞれホスト制御装置１に接続されていてホスト制御装置１から直接制御・参照することができる。また、ホスト制御装置１はコンピュータであり検査装置本体１０とは少し離れた所にある。このような基本構成をもつシステムを用いてホスト制御装置１のプログラム変更することによって異なる機能をもつＩＣの検査が可能となる。
【００２５】
なお、実際には前述した従来の図１０に示すＩＣ検査システムで説明したように各ピン用装置２の信号源と測定器の出力は測定信号伝達経路１５を介して検査ボード１４に接続され、検査ボード１４のパターンを経て最終的に被検査ＩＣ１３の各ピンに到達するが、図１において、この経路については省略している。
【００２６】
次に、図１の判定回路の内容について、図２，図３，図４の回路例を参照しながら説明する。
【００２７】
図２は判定回路としてウインドウコンパレータ回路で構成を実施した第１の例を示すブロック図である。図２示すように、被判定電圧は経路ｂを通して第１、第２コンパレータ４３，４４の一方の反転，非反転入力に接続される。条件設定・判定値メモリ３からの上限値データと下限値データは経路ｃを通して第１Ｄ／Ａコンバータ４１と第２Ｄ／Ａコンバータ４２によりディジタル−アナログ変換された後、それぞれ第１，第２コンパレータ４３，４４の他方の反転，非反転入力に接続される。
【００２８】
第１，第２コンパレータ４３，４４の出力はＮＡＮＤゲート４５を通過後、経路ｄを通して判定出力が得られる。この場合、測定値が上限値データと下限値データで定められた規格値内であれば、ロー（Ｌ）が出力される。ロー（Ｌ）出力であれば、一斉判定バスの論理は次段のトランジスタ５で構成されるワイヤードＮＯＲ回路よりハイ（Ｈ）となり良品判定されることになる。
【００２９】
図３は判定回路としてＡ／Ｄ変換器と論理比較器で構成を実施した第２の例を示すブロック図である。図３に示すように、被判定電圧は経路ｂを通してＡ／Ｄ変換器４６の入力に接続される。アナログ−ディジタル変換された被判定値は第１レジスタ４７に登録される。条件設定・判定値メモリ３からの上限値データと下限値データは経路ｃを通して第２レジスタ５０と第３レジスタ５１に登録される。被判定値は、第１，第２論理比較器４８，４９で上限値データや下限値データと比較された後、ＮＡＮＤゲート４５を通過後、経路ｄを通して判定出力が得られる。
【００３０】
図４は判定回路としてＡ／Ｄ変換器と１チップマイクロコンピュータなどのＣＰＵで構成を実施した第３の例を示すブロック図である。
図４に示すように、被判定電圧は経路ｂを通してＡ／Ｄ変換器４６の入力に接続される。アナログ−ディジタル変換された被判定値はＣＰＵ５２により読み込まれ、条件設定・判定値メモリ３からの上限値データと下限値データもまた経路ｃを通してＣＰＵ５２により読み込まれる。被判定値はＣＰＵ５２により上限値データや下限値データと比較され経路ｄを通して判定出力が得られる。
【００３１】
本実施の形態１と従来例との違いは、図１に示す各ピン用装置２に条件設定・判定値メモリ３と判定回路４を有しており、各ピン用装置２の条件設定と判定を一斉メモリ選択バス７と一斉判定バス８で制御・参照することによって検査時間の短縮が可能な点にある。
【００３２】
図５を参照しながら被検査ＩＣの検査時間に係る処理動作を説明する。１つの検査項目を時間軸に沿って分割すると第１に条件設定、第２に被検査ＩＣの応答を待つ応答待時間、第３に測定、第４に判定の順番となる。ここで、第１の条件設定について注目すると、従来例の場合、全ピンの条件設定を終えるまでは１ピン用装置からＮピン用装置まで順番に行わなければならなかったが、本実施の形態１の場合、各ピン用装置２の条件設定は一斉メモリ選択バス７からの命令に従い条件設定・判定値メモリ３により予め格納されたデータを検査項目順に同時に出力することができるため、条件設定にかかる時間は全ピンの条件設定を行っても１ピンに対してのみ行う場合と同じにできる。
【００３３】
また、第３の測定について注目すると、従来例の場合、全ピンの測定を終えるまでは１ピン用装置からＮピン用装置まで順番に行わなければならなかったが、本実施の形態１の場合、各ピン用装置２の測定結果は判定回路４により同時に判定され一斉判定バス８により全ピンの論理和としてとり出せるため、測定と判定にかかる時間は全ピンの測定を行っても１ピンに対してのみ行う場合と同じにできる。
【００３４】
これら各ピンの条件設定時間や測定時間のひとつひとつは数百μｓと短く、各ピン用装置２の数である１００〜５００を一度に行うような場合でも、条件設定時間や測定時間の合計は数百μｓのままで行われるため、検査時間の短縮効果は非常に高い。被検査ＩＣは応答待時間が長いもので２０ｍｓ程度であることを考えると、１項目の検査時間のうち各ピン用装置２の制御に費やされている時間は殆ど無視できる。検査はＩＣの規模にもよるが、通常数百項目の内容を一連して実行される。その場合でも殆どが被検査ＩＣの応答待時間のみとなり効率の高い検査を行うことができる。
【００３５】
図６は本発明の実施の形態２におけるＩＣの検査装置の構成を示すブロック図である。図６に示すように、ＩＣの検査装置はホスト制御装置１と検査装置本体１０からなる。検査装置本体１０内には、被検査ＩＣの各ピンに対して別々に信号印加や測定ができる各ピン用装置２を内蔵しており、各ピン用装置２の数はＩＣのピン数分用意され標準的な構成で１００〜５００である。各ピン用装置２は制御バス６を通じてホスト制御装置１によりコントロールされる。それぞれの各ピン用装置２には条件設定・判定値メモリ３と判定回路４が付加され条件設定・判定値メモリ３のデータは各ピン用装置２の信号源と判定回路４に経路ａと経路ｃを通して分配される。各ピン用装置２の測定器からは測定値が判定回路４に経路ｂを通して導かれ、判定回路４内で経路ｃを通して与えられた規格値との判定が行われる。各条件設定・判定値メモリ３は一斉メモリ選択バス７からの命令に従い予め格納されたデータを検査項目順に出力する。
【００３６】
判定回路４の結果出力は経路ｄを通して各ピン用装置２に付加されたトランジスタ５のベースに接続される。トランジスタ５のコレクタは共通の一斉判定バス８に接続され、プルアップ抵抗９を接続している。すなわち、各判定回路４の出力結果のワイヤードＮＯＲ回路を構成している。
【００３７】
検査時間の短縮効果は実施の形態１と同じである。実施の形態１との違いは、一斉メモリ選択バス７は一斉メモリ選択レジスタ１１を介して制御バス６に接続され、一斉判定バス８もまた一斉判定レジスタ１２を介して制御バス６に接続されている点にある。このような構成にすることによって、ホスト制御装置１側に一斉メモリ選択バス７や一斉判定バス８の制御端子を設ける必要がなく、浮遊容量の影響が懸念される一斉判定バス８の配線が固定されるため、ホスト制御装置１と検査装置本体１０とは少し離れた所にある場合でも安定な動作が可能となる。ホスト制御装置１からは、制御バス６だけの制御になるため一斉メモリ選択レジスタ１１と一斉判定レジスタ１２を含めたアドレスの設定が必要になる。このアドレスの概要構成を図７に示す。
【００３８】
また、図８は本発明の実施の形態３におけるＩＣの検査装置の各ピン用装置の具体的な構成を示す図であり、図８に示すように点線で囲まれた部分が各ピン用装置２である。図８において、２１は可変電圧源、２１は可変電流源、２３は電流計、２４は電圧計、２５は動作モード切替スイッチである。図８に示す例では動作モード切替スイッチ２５は一方の電圧ソースモードに選択されている。この場合は、被検査ＩＣ１３の１ピンに対して定められた電圧を印加して、そこに流れる電流を検査することができる。検査の１例としては、電源電流の検査などがある。
【００３９】
また、動作モード切替スイッチ２５を他方に切り替えると、電流ソースモードに選択される。この場合は、被検査ＩＣ１３の１ピンに対して定められた電流を印加して、そこに発生する電圧を検査することができる。検査の１例としては、インピーダンスの検査などがある。また、出力スイッチ２６を開放にすることで、被検査ＩＣ１３の１ピンに対して影響が全くでないようにすることもできる。
【００４０】
第３Ｄ／Ａコンバータ２７と第４Ｄ／Ａコンバータ２８は、それぞれ可変電圧源２１と可変電流源２２の値を設定することができる。条件設定切替スイッチ２９は動作モード切替スイッチ２５，出力スイッチ２６，第３Ｄ／Ａコンバータ２７，第４Ｄ／Ａコンバータ２８の条件設定を制御バス６を介して行うか、条件設定・判定値メモリ３の条件設定内容に従うかを切り替えることができる。
【００４１】
さらに、条件設定・判定値メモリ３と判定回路４が付加され、条件設定・判定値メモリ３の出力データは条件設定切替スイッチ２９と判定回路４に経路ａと経路ｃを通して分配される。電流計２３や電圧計２４からの測定値が判定回路４に経路ｂを通して導かれ、判定回路４内で経路ｃを通して与えられた規格値との判定が行われる。
【００４２】
各条件設定・判定値メモリ３は一斉メモリ選択バス７からの命令に従い予め格納されたデータを検査項目順に出力することができる。判定回路４の結果出力は経路ｄを通して各ピン用装置２に付加されたトランジスタ５のベースに接続され、トランジスタ５のコレクタは共通の一斉判定バス８に接続されている。各条件設定・判定値メモリ３には検査項目順のデータを予め格納する必要があるが、その際には制御バス６を介して行われる。
【００４３】
以上のように、各ピン用装置に条件設定・判定値メモリと判定回路を付加して、一斉メモリ選択バス，一斉判定バスを用いて制御し、被検査ＩＣの検査時間を短縮することがができる。
【産業上の利用可能性】
【００４４】
本発明に係るＩＣの検査装置及び検査方法は、各ピン用装置に条件設定・判定値メモリと判定回路を付加して、一斉メモリ選択バス，一斉判定バスを用いる制御により、ＩＣの１個当たりの検査時間を短くし多量にＩＣを検査する量産検査に適用することで、検査時間を短縮したＩＣの検査装置及び検査方法として有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態１におけるＩＣの検査装置の構成を示すブロック図
【図２】本実施の形態１における判定回路の第１の例を示すブロック図
【図３】本実施の形態１における判定回路の第２の例を示すブロック図
【図４】本実施の形態１における判定回路の第３の例を示すブロック図
【図５】本実施の形態１における被検査ＩＣに要する検査時間を示す流れ図
【図６】本発明の実施の形態２におけるＩＣの検査装置の構成を示すブロック図
【図７】本実施の形態２におけるアドレス設定の概要構成を示す図
【図８】本実施の形態におけるＩＣの検査装置の具体的な構成を示す図
【図９】従来のＩＣの検査システムにおける概略を示すブロック図
【図１０】各ピン用装置における信号源／測定器の原理を示す図
【図１１】従来のＩＣの検査装置の構成を示すブロック図
【図１２】従来の被検査ＩＣに要する検査時間を示す流れ図
【符号の説明】
【００４６】
１  ホスト制御装置
２  各ピン用装置
３  条件設定・判定値メモリ
４  判定回路
５  トランジスタ
６  制御バス
７  一斉メモリ選択バス
８  一斉判定バス
９  プルアップ抵抗
１０  検査装置本体
１１  一斉メモリ選択レジスタ
１２  一斉判定レジスタ
１３  被検査ＩＣ
１４  検査ボード
１５  測定信号伝達経路
２１  可変電圧源
２２  可変電流源
２３  電流計
２４  電圧計
２５  動作モード切替スイッチ
２６  出力スイッチ
２７  第３Ｄ／Ａコンバータ
２８  第４Ｄ／Ａコンバータ
２９  条件設定切替スイッチ
４１  第１Ｄ／Ａコンバータ
４２  第２Ｄ／Ａコンバータ
４３  第１コンパレータ
４４  第２コンパレータ
４５  ＮＡＮＤゲート
４６  Ａ／Ｄ変換器
４７  第１レジスタ
４８  第１論理比較器
４９  第２論理比較器
５０  第２レジスタ
５１  第３レジスタ
５２  ＣＰＵ
【図１】
2005181060.tif 000003
【図２】
2005181060.tif 000004
【図３】
2005181060.tif 000005
【図４】
2005181060.tif 000006
【図５】
2005181060.tif 000007
【図６】
2005181060.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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