(57)【要約】【課題】半導体製造工程において、ウエハに対する誤った処理を防ぐことのできる技術を提供する。【解決手段】各工程において用いられる半導体製造装置に、払い出し時にウエハのノッチまたはオリフラの向きを合わせる機能および受け入れ時にウエハのノッチまたはオリフラの向きを読み取る機能を設ける。これにより、自動操作または手動操作において、半導体製造装置毎にノッチまたはオリフラの向きを合わせて払い出されるので、着工した実績を残すことができ、またノッチまたはオリフラの向きを読み取ることにより、前の工程で用いられた半導体製造装置が確認できるので、誤って搬送されたウエハに対して行われる処理を未然に防ぐことができる。【選択図】図１
2005175013.tif 000002
【特許請求の範囲】
【請求項１】
半導体製造装置は、半導体ウエハを受け入れる際に前記半導体ウエハのノッチまたはオリエンテーションフラットの向きを読み取る機能と、前記半導体ウエハを払い出す際に前記半導体ウエハのノッチまたはオリエンテーションフラットの向きを前記半導体製造装置に決められた向きに合わせる機能とを備えており、
前記半導体製造装置が前記半導体ウエハを受け入れる際に前記半導体ウエハのノッチまたはオリエンテーションフラットの向きを読み取り、前記半導体ウエハのノッチまたはオリエンテーションフラットの向きが、前記半導体製造装置が受け入れできるノッチまたはオリエンテーションフラットの向きと同じ場合は、前記半導体ウエハを着工し、前記半導体ウエハのノッチまたはオリエンテーションフラットの向きが、前記半導体製造装置が受け入れできるノッチまたはオリエンテーションフラットの向きと異なる場合は、前記半導体ウエハを着工しないことを特徴とする半導体ウエハの着工管理方法。
【請求項２】
（ａ）半導体製造装置が半導体ウエハを受け入れる際に前記半導体ウエハのノッチまたはオリエンテーションフラットの向きを読み取る工程と、
（ｂ）前記半導体ウエハのノッチまたはオリエンテーションフラットの向きが、前記半導体製造装置が受け入れできるノッチまたはオリエンテーションフラットの向きと同じ場合は、前記半導体ウエハを着工し、前記半導体ウエハのノッチまたはオリエンテーションフラットの向きが、前記半導体製造装置が受け入れできるノッチまたはオリエンテーションフラットの向きと異なる場合は、前記半導体ウエハを着工しない工程と、
（ｃ）前記半導体ウエハの処理が終了した後、前記半導体ウエハのノッチまたはオリエンテーションフラットの向きを前記半導体製造装置に決められた向きに合わせる工程と、
（ｄ）前記半導体製造装置から前記半導体ウエハを払い出す工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
レジストにより汚染できない半導体製造装置は、半導体ウエハを受け入れる際に前記半導体ウエハ上のレジストマークの有無を検知する機能を備えており、前記レジストマークが無い場合は、前記半導体ウエハを着工し、前記レジストマークが有る場合は、前記半導体ウエハを着工しない半導体ウエハの着工管理方法であって、
前記レジストマークは、回路パターンを形成するために前記半導体ウエハ上に形成されるレジストパターンと同時に形成されることを特徴とする半導体ウエハの着工管理方法。
【請求項４】
（ａ）レジストにより汚染できない半導体製造装置が、半導体ウエハを受け入れる際に前記半導体ウエハ上のレジストマークの有無を検知する工程と、
（ｂ）前記レジストマークが無い場合は、前記半導体ウエハを着工し、前記レジストマークが有る場合は、前記半導体ウエハを着工しない工程と、
（ｃ）前記半導体ウエハの処理が終了した後、前記半導体製造装置から前記半導体ウエハを払い出す工程とを有し、
前記レジストマークは、回路パターンを形成するために前記半導体ウエハ上に形成されるレジストパターンと同時に形成されることを特徴とする半導体装置の製造方法。
【請求項５】
メタルにより汚染できない半導体製造装置は、半導体ウエハを受け入れる際に前記半導体ウエハ上のメタルの有無を検知する機能を備えており、前記メタルが無い場合は、前記半導体ウエハを着工し、前記メタルが有る場合は、前記半導体ウエハを着工しないことを特徴とする半導体ウエハの着工管理方法。
【請求項６】
（ａ）メタルにより汚染できない半導体製造装置が、半導体ウエハを受け入れる際に前記半導体ウエハ上のメタルの有無を検知する工程と、
（ｂ）前記メタルが無い場合は、前記半導体ウエハを着工し、前記メタルが有る場合は、前記半導体ウエハを着工しない工程と、
（ｃ）前記半導体ウエハの処理が終了した後、前記半導体製造装置から前記半導体ウエハを払い出す工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体製造工程において半導体製造装置に着工される半導体ウエハ（以下、単にウエハと略す）の管理方法およびこれを用いた半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体製造工程におけるロットの工程進捗管理方法として、例えばカセットにウエハのロットナンバおよび処理コードを記憶して読み書きできるＩＤカードを備え、処理進捗管理コンピュータとの通信系統が故障したときまたはＩＤカードで内蔵電池切れが生じたときに、ＩＤカード内に組み込まれたプログラムに従って自動的に工程進捗および受信情報を記憶蓄積し、回復したときに蓄積した情報をコンピュータに送信する方法が特開２０００−３１５１０７号公報（特許文献１）に記載されている。この方法によれば、蓄積しているデータが消滅することなく引き続き自動的にロットの進行が遂行され、また故障が回復した際には正常のロット進捗管理に移行することができる。
【特許文献１】特開２０００−３１５１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体製造ラインにおいては、半導体製品の製造の他に不良解析、製造仕様決定または装置メンテナンスなどに用いる実験用ウエハ（またはダミーウエハ）が製造されており、半導体製造装置に対する実験用ウエハの着工指示は人手により行うことがある。
【０００４】
しかしながら、本発明者らが検討したところ、自動操作を行えばロットの工程進捗を管理することはできるが、人手による操作では履歴が残らないため、フープ番号およびスロット（フープ内のカセットの棚）番号の間違えにより、他の工程または他の管理しているカセット等の操作が行われてウエハが処理される可能性があることが明らかとなった。例えば操作ミスまたは勘違い等により、レジストが塗布されているウエハを熱酸化装置に入れて炉体内を汚染させる、またはメタル系膜が形成されたウエハを対象外の洗浄装置に入れて薬液を汚染させるなどの誤った処理が行われる場合がある。
【０００５】
上記特許文献１に記載されたロット工程進捗管理方法は、ＩＤカード内に組み込まれたプログラムに従って自動的に作業結果や履歴などの工程進捗を記憶蓄積することにより、データを消失することなくロットの進行を管理している。しかしこの方法は、ＩＤカードの情報が自動操作されるロットの進行管理にのみ使用されており、手動操作によるロットは対象となっていない。
【０００６】
本発明の目的は、半導体製造工程において、ウエハに対する誤った処理を防ぐことのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明のウエハの着工管理方法は、半導体製造装置がウエハを受け入れる際にウエハのノッチまたはオリエンテーションフラット（以下、オリフラという）の向きを読み取る機能と、ウエハを払い出す際にウエハのノッチまたはオリフラの向きを半導体製造装置に決められた向きに合わせる機能とを備えており、半導体製造装置がウエハを受け入れる際にウエハのノッチまたはオリフラの向きを読み取り、ウエハのノッチまたはオリフラの向きが、半導体製造装置が受け入れることのできるノッチまたはオリフラの向きと異なる場合は、半導体ウエハの着工を停止するものである。
【００１０】
本発明の半導体装置の製造方法は、半導体製造装置がウエハを受け入れる際にウエハのノッチまたはオリフラの向きを読み取る工程と、ウエハのノッチまたはオリフラの向きが、半導体製造装置が受け入れできるノッチまたはオリフラの向きと同じ場合は、ウエハを半導体製造装置の処理室へ搬送して処理し、ウエハのノッチまたはオリフラの向きが、半導体製造装置が受け入れできるノッチまたはオリフラの向きと異なる場合は、ウエハの着工を停止する工程と、ウエハの処理が終了した後、ウエハのノッチまたはオリフラの向きを半導体製造装置に決められた向きに合わせる工程と、半導体製造装置からウエハを払い出す工程とを有するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
半導体製造装置からウエハを払い出す際にウエハのノッチまたはオリフラの向きを半導体製造装置に決められた向きに合わせておき、次にこのウエハを他の半導体製造装置が受け入れる際にウエハのノッチまたはオリフラの向きを読み取ることにより、前の工程でウエハがどの半導体製造装置で処理されたかを確認できるので、誤って搬送されたウエハに対して行われる処理を未然に防ぐことができる。また回路用のレジストパターンを形成する際に画像等により認識できるレジストマークをウエハ上に形成して、このレジストマークの有無を半導体製造装置で検知することにより、レジストパターンが形成されたウエハを処理できない半導体製造装置へのインターロックが可能となる。またメタルによる汚染を避けたい半導体製造装置にメタルを検知できる機構を備えることにより、メタルが形成されたウエハを処理できない半導体製造装置へのインターロックが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
本実施の形態１である半導体製造工程におけるウエハ着工方法を図１〜図３を用いて説明する。図１は、半導体装置の製造におけるウエハの処理フローを示す構成図、図２は、半導体製造装置における処理の流れを示すフローチャート図、図３は、ウエハのノッチまたはオリフラの方向を合わせる機能を備える半導体製造装置の概略図である。
【００１５】
図１に示すように、半導体装置は、リソグラフィ工程、エッチング工程、アッシング工程、洗浄工程、酸化工程およびＣＶＤ（Chemical Vapor Deposition）工程等の様々な工程を経て形成される。各工程において用いられるこれら半導体製造装置には、払い出し時にウエハのノッチまたはオリフラの向きを合わせる機能および受け入れ時にウエハのノッチまたはオリフラの向きを読み取る機能が設けられている。なお上記リソグラフィ工程とは、レジスト塗布、露光、現像の一連のレジスト処理を言う。
【００１６】
半導体製造装置からウエハを払い出す際にウエハのノッチまたはオリフラの向きを合わせることにより、着工した実績を残すことができる。例えば図１中、ウエハのノッチまたはオリフラの向きを現像装置では１０°、エッチング装置では２０°、アッシング装置では３０°、洗浄装置では４０°、酸化装置では５０°、ＣＶＤ装置では６０°として処理が終わるとウエハは払い出される。払い出し時にウエハのノッチまたはオリフラの向きを合わせることにより、どの半導体製造装置を用いてウエハが処理されたかを確認することができる。
【００１７】
また、半導体製造装置にウエハを受け入れる際にノッチまたはオリフラの向きを読み取ることにより、前の工程に用いられた半導体製造装置を確認することができる。さらに各半導体製造装置に受け入れることができるノッチまたはオリフラの向きを限定しておき、限定されたノッチまたはオリフラの向きを示さないウエハは、異常と判断して着工を停止することができる。例えば図１中、処理することができるウエハのノッチまたはオリフラの向きをレジスト塗布装置では４０°と５０°と６０°、エッチング装置では１０°、アッシング装置では１０°と２０°、洗浄装置では３０°、酸化装置では４０°、ＣＶＤ装置では４０°と５０°としている。
【００１８】
例えば酸化装置に搬送されたウエハのノッチまたはオリフラの向きが１０°であれば、酸化装置に限定されたウエハのノッチまたはオリフラの向き（４０°）と異なるので、着工が停止されてホストコンピュータにより処理フローのチェックが行われる。この場合は、前の工程がリソグラフィ工程であり、着工を停止することによってレジストによる酸化炉内の汚染を防ぐことができる。また例えばＣＶＤ装置に搬送されたウエハのノッチまたはオリフラの向きが洗浄装置から払い出された４０°または酸化装置から払い出された５０°であればウエハは着工されるが、４０°または５０°の向きに対して、それぞれ異なるレシピが用意されている。ここでは、酸化装置から払い出された５０°の向きに対してレシピ７が用いられる。このようなウエハ着工方法は自動装置または手動操作のいずれにも用いることができる。
【００１９】
次に、図２および図３を用いて酸化装置における酸化処理の流れを説明する。
【００２０】
まず、搬送指示により酸化装置ＳＲのロードポートＲＰにフープを乗せた後、レシピをダウンロードして酸化装置ＳＲに指示する（工程１）。続いて搬送ロボットＴＲ１にてフープからウエハを取り出して搬入し、ウエハのノッチまたはオリフラの向きを読み取る検知器ＯＤのステージ上にウエハを載置する（工程２）。酸化装置ＳＲには処理することのできるウエハのノッチまたはオリフラの向き（４０°）が限定されている。続いてウエハのノッチまたはオリフラの向きを読み取り（工程３）、着工可否の判断を行う（工程４）。着工不可と判断された場合は、ウエハの受け入れが拒否されて処理が行われずウエハはフープに戻される（工程５）。着工可と判断された場合は、搬送ロボットＴＲ２にてウエハを検知器ＯＤから処置室ＣＨ１〜ＣＨ４の１つである処理室ＣＨ３へ搬送して、処理室ＣＨ３のステージ上に載置して酸化処理を施す（工程６）。酸化処理が終わると、搬送ロボットＴＲ２にてウエハを処置室ＣＨ３から取り出して、ウエハのノッチまたはオリフラの向きを合わせる検知器ＯＤのステージ上にウエハを載置し、ウエハのノッチまたはオリフラの向き（５０°）を合わせる（工程７）。その後、搬送ロボットＴＲ１にて検知器ＯＤからウエハを取り出してフープに戻す（工程８）。
【００２１】
なお、ここでは酸化装置を例示したが、その他の半導体製造装置においても同様にウエハのノッチまたはオリフラの向きを読み取る機構および合わせる機構が備わっており、ノッチまたはオリフラの向きを確認でき、また変更することができる。
【００２２】
このように、本実施の形態１によれば、自動装置または手動操作において、半導体製造装置毎にウエハのノッチまたはオリフラの向きを合わせて払い出すことにより、着工した実績を残すことができ、またウエハのノッチまたはオリフラの向きを読み取ることにより、前の工程で用いられた半導体製造装置が確認できる。このウエハのノッチまたはオリフラの向きを変える操作により、ウエハがどの半導体製造装置で処理されたかを確認することができるので、誤って搬送されたウエハに対して行われる処理を未然に防ぐことができる。特に履歴が残らない手動操作においては、ウエハに対して間違った搬送または処理を行いやすく、半導体製造装置の汚染等を起こす可能性が自動操作に比して高いことから、本発明の手動操作への適用は有効である。
【００２３】
次に、本実施の形態１による半導体装置（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイス）の製造方法を図４〜図９を用いて工程順に説明する。ここではＣＭＯＳデバイスの特性に与えるソース、ドレインの形状および不純物濃度の効果を調べるための分流実験を行う。このため、分流されるイオン注入工程では手動操作が行われ、それ以外の工程では自動操作が行われる。
【００２４】
まず、図４に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板（円形の薄い板状に加工したウエハ）１を用意する。続いて半導体基板１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄いパッド酸化膜（図示せず）を形成する。続いてこのパッド酸化膜上に膜厚１２０ｎｍ程度の窒化シリコン膜（図示せず）をＣＶＤ法により堆積した後、レジスト膜からなるパターン（以下、レジストパターンと言う）をマスクにしたドライエッチングにより素子分離領域の窒化シリコン膜とパッド酸化膜とを除去する。
【００２５】
レジストパターンは、通常のフォトリソグラフィ技術によって形成されている。すなわちレジストパターンはフォトレジスト膜を塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことによりパターニングされている。パッド酸化膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに半導体基板１に加わるストレスを緩和する目的で形成される。また窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の半導体基板１表面の酸化を防止するマスクとして利用される。
【００２６】
次いで、レジストパターンを除去した後、窒化シリコン膜をマスクにしたドライエッチングにより素子分離領域の半導体基板１に深さ３５０ｎｍ程度の分離溝２ａを形成する。続いてエッチングで分離溝２ａの内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して分離溝２ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜３を形成する。続いてＣＶＤ法により半導体基板１上に酸化シリコン膜２ｂを堆積する。
【００２７】
次いで、この酸化シリコン膜２ｂの膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜２ｂをデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いたＣＭＰ（Chemical Mechanical Polishing）法にてその酸化シリコン膜２ｂを研磨して分離溝２ａの内部に残すことにより、表面が平坦化された素子分離部を形成する。
【００２８】
次に、図５に示すように、熱リン酸を用いたウェットエッチングにより半導体基板１の活性領域上に残った窒化シリコン膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する領域にホウ素（Ｂ）をイオン注入してｐ型ウェル５を形成する。続いて半導体基板１のｐチャネル型ＭＩＳＦＥＴを形成する領域にリン（Ｐ）をイオン注入してｎ型ウェル６を形成する。
【００２９】
次いで、半導体基板１を熱処理することによって、ｐ型ウェル５およびｎ型ウェル６の表面にゲート絶縁膜７を形成した後、ゲート絶縁膜７の上部にゲート電極８を形成する。ゲート電極８は、例えばリンをドープした低抵抗多結晶シリコン膜、窒化タングステン（ＷＮ）膜、およびタングステン（Ｗ）膜をこの順で積層した３層の導電性膜によって構成する。続いて半導体基板１上に酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより、ゲート電極８の側壁にサイドウォールＳＷＳを形成する。
【００３０】
次いで、ｎ型ウェル６を覆うレジストパターンを形成した後、ｐ型ウェル５にｎ型不純物、例えばリンまたはヒ素（Ａｓ）をイオン注入することよってｎ型半導体領域（ソース、ドレイン）９を形成する。上記ｎ型不純物のイオン注入エネルギーまたはドーズ量をウエハ毎に変えて、形状または不純物濃度の異なるｎ型半導体領域（ソース、ドレイン）９を形成する。このイオン注入工程では、分流実験を行うため、手動操作が行われる。続いて上記レジストパターンを除去し、ｐ型ウェル５を覆うレジストパターンを形成した後、ｎ型ウェル６にｐ型不純物、例えばホウ素をイオン注入することによってｐ型半導体領域（ソース、ドレイン）１０を形成する。ｎ型半導体領域（ソース、ドレイン）９の形成と同様に、上記ｐ型不純物のイオン注入エネルギーまたはドーズ量をウエハ毎に変えて、形状または不純物濃度の異なるｐ型半導体領域（ソース、ドレイン）１０を形成する。このイオン注入工程では、分流実験を行うため、手動操作が行われる。ここまでの工程によって、ｐ型ウェル５にｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウェル６にｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００３１】
次いで、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部にＣＶＤ法により酸化シリコンからなる層間絶縁膜１１を形成する。上記イオン注入工程ではｎ型ウェル６にイオン注入するため、ｐ型ウェル５を覆うレジストパターンが形成されている。上記分流実験の後、人手によりこのレジストパターンを除去することなくＣＶＤ装置へ搬送されることが考えられる。しかしイオン注入装置から払い出される際に検知器にてウエハのノッチまたはオリフラの向きを、例えば７０°とし、ＣＶＤ装置での受け入れの際に検知器にて７０°を異常と判断することにより、レジストパターンが形成されたウエハをＣＶＤ装置にて処理することを防ぐことができる。その後、ＣＭＰ法により層間絶縁膜１１の表面を研磨して、その表面を平坦に加工する。
【００３２】
次に、図６に示すように、レジストパターンをマスクにして層間絶縁膜１１をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）９およびｐ型半導体領域（ソース、ドレイン）１０の上部にコンタクトホール１２を形成する。続いてコンタクトホール１２内を含む半導体基板１上に、スパッタリング法により、例えば膜厚１０ｎｍ程度のチタン（Ｔｉ）膜および膜厚１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を順次堆積してバリア導体膜１３ａを形成した後、さらにＣＶＤ法により、例えば膜厚５００ｎｍ程度のタングステン膜１３ｂを堆積し、コンタクトホール１２を埋め込む。続いてコンタクトホール１２以外の層間絶縁膜１１上のバリア導体膜１３ａおよびタングステン膜１３ｂを、例えばＣＭＰ法により除去し、プラグ１３を形成する。
【００３３】
次に、図７に示すように、半導体基板１上に、例えばＣＶＤ法によりタングステン膜を堆積した後、レジストパターンをマスクとしてタングステン膜をドライエッチングすることにより、第１層配線１４を形成する。続いて第１層配線１４の上部に窒化シリコン膜を堆積してエッチングストッパ膜１５を形成する。この窒化シリコン膜の堆積には、例えばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。続いてエッチングストッパ膜１５の表面に、膜厚２００ｎｍ程度の絶縁膜１６を堆積する。この絶縁膜１６として、フッ素を添加したＣＶＤ酸化膜などの低誘電率膜（例えばＳｉＯＦ膜）を例示することができる。続いてＣＭＰ法により絶縁膜１６の表面を研磨して、その表面を平坦に加工する。
【００３４】
次に、図８に示すように、絶縁膜１６の表面に、例えばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚２５ｎｍ程度のエッチングストッパ膜１７を形成する。続いてエッチングストッパ膜１７の表面に、例えばＣＶＤ法にて酸化シリコン膜を堆積し、膜厚２２５ｎｍ程度の絶縁膜１８を形成する。
【００３５】
次いで、第１層配線１４と、後の工程にて形成する上層配線である第２層配線とを接続するためのコンタクトホール１９を形成する。このコンタクトホール１９は、絶縁膜１８上に第１層配線１４と接続するためのコンタクトホールパターンと同一形状のレジストパターンを形成し、それをマスクとして絶縁膜１８、エッチングストッパ膜１７、絶縁膜１６およびエッチングストッパ膜１５を順次ドライエッチングすることによって形成することができる。続いてレジストパターンを除去し、絶縁膜１８上に配線溝パターンと同一形状のレジストパターンを形成し、それをマスクとして絶縁膜１８およびエッチングストッパ膜１７を順次ドライエッチングすることによって、幅が０.２５μｍ〜５０μｍ程度の配線溝２０を形成する。
【００３６】
次に、図９に示すように、膜厚５０ｎｍ程度のバリア導体膜２１Ａを堆積する。このバリア導体膜２１Ａとしては、例えばタンタル（Ｔａ）膜を用いることができる。バリア導体膜２１Ａとしてタンタル膜を例示するが、窒化タンタル（ＴａＮ）膜、窒化チタン膜あるいはタンタル膜等の金属膜と窒化膜との積層膜等であってもよい。
【００３７】
次いで、バリア導体膜２１Ａが堆積された半導体基板１の全面に、シード膜となる、例えば銅（Ｃｕ）膜または銅合金膜を長距離スパッタリング法またはＣＶＤ法によって堆積する。続いてシード膜が堆積された半導体基板１の全面に、例えば銅膜からなる膜厚７５０ｎｍ程度の導電性膜をコンタクトホール１９および配線溝２０を埋め込むように堆積し、この導電性膜と上記したシード膜とを合わせて導電性膜２１Ｂとする。このコンタクトホール１９および配線溝２０を埋め込む銅膜は、例えば電解めっき法にて形成し、めっき液としては、例えば硫酸（Ｈ2ＳＯ4）に１０％の硫酸銅（ＣｕＳＯ4）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。なおコンタクトホール１９および配線溝２０を埋め込む銅膜の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。続いてアニール処理によってその導電性膜２１Ｂの歪みを緩和し安定化させる。続いてＣＭＰ法を用いた研磨によって絶縁膜１８上の余分なバリア導体膜２１Ａおよび導電性膜２１Ｂを除去し、コンタクトホール１９および配線溝２０内にバリア導体膜２１Ａおよび導電性膜２１Ｂを残すことで、第２層配線（埋め込み配線）２１を形成する。
【００３８】
上記第２層配線２１の形成後、例えば図８および図９を用いて説明した工程と同様の工程を繰り返すことにより、第２層配線２１の上部にさらに多層に配線を形成し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００３９】
なお、ＣＭＯＳデバイスの製造方法では、手動操作により分流実験が行われたイオン注入工程およびそれに続くＣＶＤ工程を用いて本発明の適用を説明したが、製造工程に用いられる他の半導体製造装置または全ての半導体製造装置にウエハのノッチ、オリフラの向きの読み取りおよび合わせを行う検知器が設けられることは言うまでもない。
【００４０】
（実施の形態２）
本実施の形態２である半導体製造工程におけるウエハ着工方法を図１０および図１１を用いて説明する。図１０は、レジストマークを形成された半導体ウエハの平面図、図１１は、半導体装置の製造におけるウエハの処理フローを示す構成図である。図１１中、網掛けのハッチングで示した半導体製造装置は、レジストにより汚染できない装置であり、レジストパターンが形成されたウエハを処理できない装置である。
【００４１】
図１０に示すように、リソグラフィ工程において処理されたウエハＳＷ上に製品用のレジストパターン（図示せず）と同時にレジストからなるマーク（以下、レジストマークと記す）ＲＭを形成する。レジストが塗布されたウエハＳＷを処理することができない半導体製造装置には、上記レジストマークＲＭの有無を認識できる機能が設けられている。レジストマークＲＭの有無は、例えば、画像等で認識する、あるいはその膜厚を測定することによって認識することができる。図１０では、このレジストマークＲＭは半導体製品が形成されたチップ（以下、製品チップと記す）ＳＣが形成されないノッチまたはオリフラに近い領域に設けられているが、半導体製造装置でレジストマークを認識できれば、この領域に限定されない。
【００４２】
図１１には、洗浄工程、リソグラフィ工程、酸化工程、ＣＶＤ工程の処理フローを例示している。図１１中の洗浄装置、酸化装置およびＣＶＤ装置では、レジストパターンが形成されたウエハを処理できないことから、これら半導体製造装置にはレジストマークを認識できる機能が備わっている。
【００４３】
まず、洗浄装置に搬送されたウエハの受け入れ時にレジストマークの確認が行われ、着工の可否が判断される。この場合は、レジストマークが確認されないので、ウエハは洗浄処理されて、次の工程へ搬送される。続いてレジスト塗布装置、露光装置および現像装置により製品チップＳＣの回路用のレジストパターンを形成すると同時にレジストマークを形成する。次に、着工ミスによりウエハは酸化装置へ搬送される。ウエハが酸化装置へ搬送されると、受け入れ時にレジストマークの確認が行われて着工の可否が判断される。この場合は、レジストマークが確認されて、ウエハの着工が停止される。これにより、レジストによる酸化炉内の汚染を防ぐことができる。
【００４４】
なお、前記実施の形態１で説明したウエハのノッチまたはオリフラの向きを読み取り、着工の可否を判断する検知器にレジストマークを認識する機能を設けてもよく、ウエハのノッチまたはオリフラの向きを検知し、さらにレジストマークを認識して、ウエハの着工ミスを防ぐことができる。また前記実施の形態１と同様に、このようなウエハ着工方法は自動装置または手動操作のいずれにも用いることができる。
【００４５】
このように、本実施の形態２によれば、リソグラフィ工程において画像等により認識できるレジストマークをウエハ上に形成した後、ウエハを払い出して、次の工程の受け入れ時にレジストマークの有無を確認することにより、次の工程が、レジストパターンが形成されたウエハを処理できない半導体製造装置を用いる場合は、半導体製造装置へのインターロックが可能となり、誤って搬送されたウエハに対して行われる処理を未然に防ぐことができる。
【００４６】
（実施の形態３）
本実施の形態３である半導体製造工程におけるウエハ着工方法を図１２を用いて説明する。図１２は、半導体装置の製造におけるウエハの処理フローを示す構成図であり、図１２中、網掛けのハッチングで示した半導体製造装置は、メタルにより汚染できない装置であり、メタルが形成されたウエハを処理できない装置である。
【００４７】
図１２には、洗浄工程、酸化工程、メタルＣＶＤ工程、洗浄工程の処理フローを例示している。洗浄装置および酸化装置では、メタル膜が形成されたウエハを処理できないことから、これら半導体製造装置にはメタルを検知する検査装置が備わっている。検査装置としては膜厚測定器または蛍光Ｘ線を例示することができる。なおメタル膜はスパッタ工程で形成してもよい。
【００４８】
また、洗浄装置に搬送されたウエハの受け入れ時にメタルの検知が行われ、着工の可否が判断される。この場合は、メタルが確認されないので、ウエハは洗浄処理されて、次の酸化工程へ搬送される。続いて酸化装置へ搬送されたウエハの受け入れ時にメタルの検知が行われて着工の可否が判断される。この場合は、メタルが確認されないので、ウエハは酸化処理されて、次の工程へ搬送される。メタルＣＶＤ装置へ搬送されたウエハ上にメタル膜を形成した後、次の工程へ搬送される。ここで、着工ミスによりウエハは洗浄工程へ搬送される。洗浄装置へ搬送されたウエハは受け入れ時にメタルの検知が行われて着工の可否が判断される。この場合は、メタルが確認されてウエハの着工が停止される。これにより、メタルによる洗浄液の汚染を防ぐことができる。
【００４９】
なお、前記実施の形態１で説明したウエハのノッチまたはオリフラの向きを読み取り、着工の可否を判断する検知器にメタルを認識する機能を設けてもよく、ウエハのノッチまたはオリフラの向きを検知し、さらにメタルを認識して、ウエハの着工ミスを防ぐことができる。また前記実施の形態１と同様に、このようなウエハ着工方法は自動装置または手動操作のいずれにも用いることができる。
【００５０】
このように、本実施の形態３によれば、メタルによる汚染を防ぎたい半導体製造装置にメタルを検知できる機構を備えることにより、例えばメタルＣＶＤ工程の次の工程に、メタルを形成したウエハを処理できない半導体製造装置を用いる場合は、半導体製造装置へのインターロックが可能となり、誤って搬送されたウエハに対して行われる処理を未然に防ぐことができる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
例えば、前記実施の形態では、レジストまたはメタルによる汚染を防ぐことのできるウエハ着工方法について説明したが、それ以外の汚染、例えばＣＶＤ工程等で生ずる異物による汚染を防ぐことにも適用することができる。
【産業上の利用可能性】
【００５３】
本発明のウエハ着工方法は、多くの製造工程を組み合わせた半導体装置の製造に適用することができ、特に操作ミスを生じやすい手動操作を行う工程を含む半導体装置の製造に適用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１である半導体装置の製造におけるウエハの処理フローを示す構成図である。
【図２】本発明の実施の形態１である半導体製造装置における処理の流れを示すフローチャート図である。
【図３】本発明の実施の形態１であるウエハのノッチまたはオリフラの方向を合わせる機能を備える半導体製造装置の概略図である。
【図４】本発明の実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態２であるレジストマークを形成された半導体ウエハの平面図である。
【図１１】本発明の実施の形態２である半導体装置の製造におけるウエハの処理フローを示す構成図である。
【図１２】本発明の実施の形態３である半導体装置の製造におけるウエハの処理フローを示す構成図である。
【符号の説明】
【００５５】
１  半導体基板
２ａ  分離溝
２ｂ  酸化シリコン膜
３  酸化シリコン膜
５  ｐ型ウェル
６  ｎ型ウェル
７  ゲート絶縁膜
８  ゲート電極
９  ｎ型半導体領域（ソース、ドレイン）
１０  ｐ型半導体領域（ソース、ドレイン）
１１  層間絶縁膜
１２  コンタクトホール
１３  プラグ
１３ａ  バリア導体膜
１３ｂ  タングステン膜
１４  第１層配線
１５  エッチングストッパ膜
１６  絶縁膜
１７  エッチングストッパ膜
１８  絶縁膜
１９  コンタクトホール
２０  配線溝
２１  第２層配線
２１Ａ  バリア導体膜
２１Ｂ  導電性膜
ＣＨ１  処理室
ＣＨ２  処理室
ＣＨ３  処理室
ＣＨ４  処理室
ＯＤ  検知器
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＲＭ  レジストマーク
ＲＰ  ロードポート
ＳＣ  製品チップ
ＳＲ  酸化装置
ＳＷ  半導体ウエハ
ＳＷＳ  サイドウォール
ＴＲ１  搬送ロボット
ＴＲ２  搬送ロボット
【図１】
2005175013.tif 000003
【図２】
2005175013.tif 000004
【図３】
2005175013.tif 000005
【図４】
2005175013.tif 000006
【図５】
2005175013.tif 000007
【図６】
2005175013.tif 000008
【図７】
2005175013.tif 000009
【図８】
2005175013.tif 000010
【図９】
2005175013.tif 000011
【図１０】
2005175013.tif 000012
【図１１】
2005175013.tif 000013
【図１２】
2005175013.tif 000014