(57)【要約】【課題】製造工程数の大幅な増加を招くことなく、金属薄膜抵抗体の抵抗値の安定化を実現する。【解決手段】第１層間絶縁膜５上に第１層目金属配線パターン７及び第２層間絶縁膜９が形成され、第２層間絶縁膜９に第１接続孔１１及び第２接続孔１３が形成されている。第１接続孔１１と第２接続孔１３に、バリヤメタル１９とタングステン２１からなる第１導電性プラグ１５と第２導電性プラグ１７が形成されている。第１接続孔１１においてバリヤメタル１９の上端部は第１接続孔１１の上端部及びタングステン２１の上面とは間隔をもって形成され、タングステン２１の上面の外周部及び第１接続孔１１の上端部はテーパー形状に形成され、バリヤメタル１９上の、第１接続孔１１の内壁とタングステン２１の間の空間に、成分に少なくとも第２層間絶縁膜９の材料、タングステン及びＡｒを含む埋戻し材料２３が形成されている。【選択図】図１
2005235995.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に金属薄膜抵抗体を備えた半導体装置において、
前記絶縁膜に形成された第１接続孔及び第２接続孔と、
前記第１接続孔内に形成された第１導電性プラグと、
前記第１導電性プラグの形成と同時に前記第２接続孔内に形成された第２導電性プラグと、
前記第１導電性プラグ上及び前記絶縁膜上に形成された金属薄膜抵抗体と、
前記第２導電性プラグ上及び前記絶縁膜上に形成された金属配線パターンを備えたことを特徴とする半導体装置。
【請求項２】
前記第１導電性プラグ及び前記第２導電性プラグは前記第１接続孔及び前記第２接続孔の内壁表面に形成された第１導電性材料と前記第１導電性材料上に形成された第２導電性材料からなり、
前記第１接続孔において、前記第１導電性材料の上端部は前記第１接続孔の上端部及び前記第２導電性材料の上面とは間隔をもって形成されており、前記第２導電性材料の上面の外周部及び前記第１接続孔の上端部はテーパー形状に形成されており、前記第１導電性材料上の、前記第１接続孔の内壁と前記第２導電性材料の間の空間に、成分に少なくとも前記絶縁膜の材料、前記第１導電性材料及びＡｒを含む埋戻し材料が形成されている請求項１に記載の半導体装置。
【請求項３】
前記金属薄膜抵抗体の上面を覆う金属窒化膜を備え、前記金属薄膜抵抗体の上面と前記金属窒化膜の間には金属酸化膜は形成されていない請求項１又は２に記載の半導体装置。
【請求項４】
前記金属薄膜抵抗体上に保護用絶縁膜をさらに備えている請求項１に記載の半導体装置。
【請求項５】
前記金属薄膜抵抗体と前記保護用絶縁膜の間に金属窒化膜をさらに備え、前記金属薄膜抵抗体の上面と前記金属窒化膜の間には金属酸化膜は形成されていない請求項４に記載の半導体装置。
【請求項６】
前記保護用絶縁膜として金属窒化膜を備え、前記金属薄膜抵抗体の上面と前記金属窒化膜の間には金属酸化膜は形成されていない請求項４に記載の半導体装置。
【請求項７】
前記金属配線パターンは最上層の金属配線パターンである請求項１から６のいずれかに記載の半導体装置。
【請求項８】
２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
前記抵抗素子は、請求項１から７のいずれかに記載の金属薄膜抵抗体により構成されていることを特徴とする半導体装置。
【請求項９】
入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
前記分割抵抗回路として請求項８に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
【請求項１０】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記分割抵抗回路として請求項８に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
【請求項１１】
絶縁膜上に金属薄膜抵抗体を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）絶縁膜に第１接続孔及び第２接続孔を形成する接続孔形成工程、
（Ｂ）前記第１接続孔及び前記第２接続孔に導電性材料を埋め込んで、前記第１接続孔に第１導電性プラグを形成し、前記第２接続孔に第２導電性プラグを形成する導電性プラグ形成工程、
（Ｃ）少なくとも前記第２導電性プラグの形成領域を含んで前記絶縁膜上に金属配線パターン用の金属膜を形成し、前記金属膜をパターニングして、前記第２導電性プラグ上及び前記絶縁膜上に金属配線パターンを形成する金属配線パターン形成工程、
（Ｄ）少なくとも前記第１導電性プラグの形成領域を含んで前記絶縁膜上に金属薄膜抵抗体用の金属薄膜を形成し、前記金属薄膜をパターニングして、前記第１導電性プラグ上及び前記絶縁膜上に金属薄膜抵抗体を形成する金属薄膜抵抗体形成工程。
【請求項１２】
前記金属薄膜抵抗体形成工程（Ｄ）において、前記金属薄膜を形成する前に、前記絶縁膜に対してＡｒスパッタエッチング処理を施す請求項１１に記載の製造方法。
【請求項１３】
前記Ａｒスパッタエッチング処理を熱酸化膜エッチング量換算で２５Å以上の膜厚分だけ行なう請求項１２に記載の製造方法。
【請求項１４】
前記金属薄膜抵抗体形成工程（Ｄ）において、前記金属薄膜を無酸素雰囲気中で形成した後、連続して無酸素雰囲気中で前記金属薄膜上に金属窒化膜を形成し、前記金属窒化膜及び前記金属薄膜をパターニングして金属窒化膜パターン及び前記金属薄膜抵抗体からなる積層パターンを形成する請求項１１、１２又は１３に記載の製造方法。
【請求項１５】
前記金属窒化膜を形成する際のスパッタガス中の窒素分圧が１８〜９０％である請求項１４に記載の製造方法。
【請求項１６】
絶縁膜上に金属薄膜抵抗体を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）絶縁膜に第１接続孔及び第２接続孔を形成する接続孔形成工程、
（Ｂ）前記第１接続孔及び前記第２接続孔に導電性材料を埋め込んで、前記第１接続孔に第１導電性プラグを形成し、前記第２接続孔に第２導電性プラグを形成する導電性プラグ形成工程、
（Ｃ）少なくとも前記第１導電性プラグの形成領域を含んで前記絶縁膜上に金属薄膜抵抗体用の金属薄膜を形成し、さらにその上に保護用絶縁膜を形成し、前記保護用絶縁膜及び前記金属薄膜をパターニングして、前記第１導電性プラグ上及び前記絶縁膜上に金属薄膜抵抗体及び保護用絶縁膜パターンからなる積層パターンを形成する金属薄膜抵抗体形成工程、
（Ｄ）少なくとも前記第２導電性プラグの形成領域を含んで前記絶縁膜上に金属配線パターン用の金属膜を形成し、前記金属膜をパターニングして、前記第２導電性プラグ上及び前記絶縁膜上に金属配線パターンを形成する金属配線パターン形成工程。
【請求項１７】
前記金属薄膜抵抗体形成工程（Ｃ）において、前記金属薄膜を形成する前に、前記絶縁膜に対してＡｒスパッタエッチング処理を施す請求項１６に記載の製造方法。
【請求項１８】
前記Ａｒスパッタエッチング処理を熱酸化膜エッチング量換算で２５Å以上の膜厚分だけ行なう請求項１７に記載の製造方法。
【請求項１９】
前記金属薄膜抵抗体形成工程（Ｃ）において、前記金属薄膜を無酸素雰囲気中で形成した後、連続して無酸素雰囲気中で前記金属薄膜上に金属窒化膜を形成し、さらにその上に前記保護用絶縁膜を形成し、前記保護用絶縁膜、前記金属窒化膜及び前記金属薄膜をパターニングして、前記金属薄膜抵抗体、金属窒化膜パターン及び前記保護用絶縁膜パターンからなる積層パターンを形成する請求項１６、１７又は１８に記載の製造方法。
【請求項２０】
前記金属窒化膜を形成する際のスパッタガス中の窒素分圧が１８〜９０％である請求項１９に記載の製造方法。
【請求項２１】
前記金属窒化膜を前記保護用絶縁膜として形成する請求項１９又は２０に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、絶縁膜上に形成された金属薄膜からなる金属薄膜抵抗体を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
アナログ集積回路において、抵抗素子は重要な素子として多用されている。近年、抵抗素子の中でも金属薄膜からなる抵抗体（金属薄膜抵抗体と称す）がその抵抗値の温度依存性（以下ＴＣＲという）の低さから注目を集めている。金属薄膜抵抗体の材料としては、例えばクロムシリコン（ＣｒＳｉ）やニッケルクロム（ＮｉＣｒ）、窒化タンタル（ＴａＮ）、クロムシリサイド（ＣｒＳｉ２）、窒化クロムシリサイド（ＣｒＳｉＮ）、クロムシリコンオキシ（ＣｒＳｉ０）などが用いられる。
金属薄膜抵抗体を備えた半導体装置において、高集積化の要求を満たすために、より高いシート抵抗を目指し、１０００Å（オングストローム）以下という薄い膜厚で金属薄膜抵抗体を形成することが多い。
【０００３】
従来、金属薄膜抵抗体の電気的接続をとる方法として、以下のような方法がある。
１）金属薄膜抵抗体に直接金属配線を接続する方法（例えば特許文献１参照。）。
２）金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法（例えば特許文献２及び特許文献３参照。）。
３）金属薄膜抵抗体層上にバリヤ膜を形成し、そのバリヤ膜に金属配線を接続する方法（例えば特許文献４及び特許文献５参照。）。
４）絶縁膜に形成された接続孔内に電極を形成し、上記絶縁膜上に抵抗体膜を形成した後、上記抵抗体膜を上記電極に接続するように異方性エッチングして抵抗体のパターンを形成する方法（例えば特許文献１参照。）。
【０００４】
上記１）〜４）の金属薄膜抵抗体の電気的接続をとる方法を以下に示す。
図２２を参照して、１）金属薄膜抵抗体上に直接金属配線を形成する方法を説明する。
（１）素子分離酸化膜３及びトランジスタ素子等（図示は省略）の形成が完了したウェハ状のシリコン基板１上に、トランジスタのゲート電極とメタル配線との第１層間絶縁膜５となるＢＰＳＧ（Borophospho silicate grass）膜を形成し、リフロー工程等を行なう（図２２（ａ）参照）。
【０００５】
（２）シリコン基板１上全面に金属薄膜抵抗体を形成するための金属薄膜７３を２０〜５００Å程度の膜厚に形成する（図２２（ｂ）参照）。
（３）金属薄膜７３上に金属薄膜抵抗体の形成領域を画定するためのレジストパターン７５を形成し、レジストパターン７５をマスクにして金属薄膜７３をパターニングして金属薄膜抵抗体７７を形成する（図２２（ｃ）参照）。
【０００６】
（４）レジストパターン７５を除去した後、金属薄膜抵抗体７７上を含む第１層間絶縁膜５上全面に、ＡｌＳｉＣｕ膜からなる配線用金属膜７９を形成する。配線用金属膜７９上に、配線用金属膜７９を金属薄膜抵抗体７７の両端部に残存させるようにパターニングするためのレジストパターン８１を形成する（図２２（ｄ）参照）。
【０００７】
（５）ウェットエッチング技術により、レジストパターン８１をマスクにして配線用金属膜７９をパターニングして金属配線パターン８３を形成する（図２２（ｅ）参照）。一般的な半導体装置の製造工程では、配線用金属膜７９のエッチング処理にはドライエッチング技術が用いられるが、配線用金属膜７９の直下に膜厚が薄い金属薄膜抵抗体７７が存在する状況下では、オーバーエッチングにより金属薄膜抵抗体７７をエッチングしてしまうため、ドライエッチング技術を使用することができない。したがって、配線用金属膜７９をウェットエッチング技術によってパターニングする必要がある。
（６）レジストパターン８１を除去することにより、金属薄膜抵抗体７７と、金属薄膜抵抗体７７の電気的接続をとるための金属配線パターン８３の形成が完了する（図２２（ｆ）参照）。
【０００８】
図２３を参照して、２）金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法について説明する。
（１）図２２（ａ）から（ｃ）を参照して説明した上記工程（１）から（３）と同様にして、シリコン基板１上に素子分離酸化膜３、第１層間絶縁膜５及び金属薄膜抵抗体７７を形成する（図２３（ａ）参照）。
（２）金属薄膜抵抗体７７上を含む第１層間絶縁膜５上に、金属配線との層間絶縁膜となるＣＶＤ（chemical vapor deposition）酸化膜８５を２０００Å程度の膜厚に形成する（図２３（ｂ）参照）。
【０００９】
（３）ＣＶＤ酸化膜８５上に、金属薄膜抵抗体７７の両端部に対応して開口部をもつ、金属配線接続用の接続孔を形成するためのレジストパターン８７を形成する。ウェットエッチング技術により、レジストパターン８７をマスクにしてＣＶＤ酸化膜８５を選択的に除去して接続孔８９を形成する（図２３（ｃ）参照）。一般的な半導体装置の製造工程では、接続孔８９の形成にはドライエッチング技術が用いられるが、金属薄膜抵抗体７７が１０００Åより薄い場合には、接続孔８９が金属薄膜抵抗体７７を突き抜けるのを防止するのは困難であり、ウェットエッチング技術により接続孔８９を形成する必要がある。
【００１０】
（４）接続孔８９内を含むＣＶＤ酸化膜８５上に、ＡｌＳｉＣｕ膜からなる配線用金属膜９１を形成する（図２３（ｄ）参照）。
（５）配線用金属膜９１上に、配線用金属膜９１を金属薄膜抵抗体７７の両端部に残存させるようにパターニングするためのレジストパターン９３を形成する（図２３（ｅ）参照）。
【００１１】
（６）ドライエッチング技術により、レジストパターン９３をマスクにして配線用金属膜９１をパターニングして金属配線パターン９５を形成する。このとき、配線用金属膜９１下にはＣＶＤ酸化膜８５が形成されているので、ドライエッチング技術を用いても金属薄膜抵抗体７７がエッチングされることはない。
レジストパターン９３を除去することにより、金属薄膜抵抗体７７と、金属薄膜抵抗体７７の電気的接続をとるための金属配線パターン９５の形成が完了する（図２３（ｆ）参照）。
【００１２】
図２４を参照して、３）金属薄膜抵抗体層上にバリヤ膜を形成し、そのバリヤ膜に金属配線を接続する方法を説明する。
（１）図２２（ａ）から（ｃ）を参照して説明した上記工程（１）から（３）と同様にして、シリコン基板１上に素子分離酸化膜３、第１層間絶縁膜５及び金属薄膜抵抗体７７を形成する（図２４（ａ）参照）。
【００１３】
（２）金属薄膜抵抗体７７上を含む第１層間絶縁膜５上に、金属配線とのバリヤ膜となるＴｉＷ等の高融点金属膜９７を形成し、さらにその上に、ＡｌＳｉ膜やＡｌＳｉＣｕ膜などの配線用金属膜９９を形成する（図２４（ｂ）参照）。
（３）配線用金属膜９９上に、配線用金属膜９９を金属薄膜抵抗体７７の両端部に残存させるようにパターニングするためのレジストパターン１０１を形成する（図２４（ｃ）参照）。
【００１４】
（４）ドライエッチング技術により、レジストパターン１０１をマスクにして配線用金属膜９９をパターニングして金属配線パターン１０３を形成する（図２４（ｄ）参照）。このとき、配線用金属膜９９下には高融点金属膜９７が形成されているので、ドライエッチング技術を用いても金属薄膜抵抗体７７がエッチングされることはない。
【００１５】
（５）レジストパターン１０１を除去した後、ウェットエッチング技術により金属配線パターン１０３をマスクにして高融点金属膜９７を選択的に除去して高融点金属膜パターン１０５を形成する。これにより、金属薄膜抵抗体７７と、金属薄膜抵抗体７７の電気的接続をとるための金属配線パターン１０３及び高融点金属膜パターン１０５の形成が完了する（図２４（ｅ）参照）。ここで、金属薄膜抵抗体７７の直上に高融点金属膜９７があるので、ドライエッチング技術による高融点金属膜９７のパターニングは困難である。
【００１６】
図２５を参照して、４）絶縁膜に形成された接続孔内に電極を形成し、上記絶縁膜上に抵抗体膜を形成した後、これを上記電極に接続するように異方性エッチングして抵抗体のパターンを形成する方法を説明する。ここでは接続孔下に設けられた金属配線パターンの上層に金属配線パターンをさらに形成する場合について説明する。
【００１７】
（１）素子分離酸化膜３及びトランジスタ素子等（図示は省略）の形成が完了したウェハ状のシリコン基板１上に、トランジスタのゲート電極とメタル配線との第１層間絶縁膜５となるＢＰＳＧ膜を形成し、リフロー工程等を行なった後、第１層間絶縁膜５上に金属配線パターン１０７を形成する。第１層間絶縁膜５上に絶縁膜１０９を形成し、絶縁膜１０９の上面を平坦化処理した後、金属薄膜抵抗体の両端部に対応して配置された金属配線パターン１０７上の絶縁膜１０９に第１接続孔１１１を形成する。このとき、金属配線パターン１０７と、後工程で形成される上層側の金属配線パターンを電気的に接続するための接続孔は形成されていない。その後、第１接続孔１１１に導電性材料を埋め込んで第１導電性プラグ（電極）１１３を形成する（図２５（ａ）参照。）。
【００１８】
（２）絶縁膜１０９上全面に金属薄膜抵抗体用の金属薄膜を形成した後、金属薄膜抵抗体の形成領域を画定するためのレジストパターンを形成し、そのレジストパターンをマスクにして異方性エッチング技術により金属薄膜をパターニングして金属薄膜抵抗体７７を形成する。その後、レジストパターンを除去する（図２５（ｂ）参照。）。
【００１９】
（３）金属薄膜抵抗体７７の形成領域を含んで絶縁膜１０９上全面に絶縁膜１１５を形成する（図２５（ｃ）参照。）。絶縁膜１１５は、後工程で形成される上層側の金属配線パターンを異方性エッチング技術によりパターニングする際に金属薄膜抵抗体７７がエッチングされるのを防止するためのものである。絶縁膜１０９及び絶縁膜１１５は第２層目層間絶縁膜を構成する。
【００２０】
（４）金属薄膜抵抗体７７の形成領域とは異なる領域で上層側の金属配線パターンと電気的接続を取るために配置された金属配線パターン１０７上の絶縁膜１０９及び１１５に第２接続孔１１７を形成する。その後、第２接続孔１１７に導電性材料を埋め込んで第２導電性プラグ１１９を形成する（図２５（ｄ）参照。）。
【００２１】
（５）第２導電性プラグ１１９の形成領域を含んで絶縁膜１１５上に上層側の金属配線パターン用の金属膜を形成し、その金属膜を写真製版技術及び異方性エッチング技術にてパターニングして、第２導電性プラグ１１９の形成領域を含む絶縁膜１１５上の所定の領域に上層側の金属配線パターン１２１を形成する（図２５（ｅ）参照。）。このとき、金属薄膜抵抗体７７は絶縁膜１１５により覆われているので、金属薄膜抵抗体７７のエッチングを防止することができる。
【００２２】
また、金属薄膜抵抗体ではないが、最上層配線電極上に絶縁膜を介して形成され、かつその最上層配線電極と結線されている抵抗体を備えた半導体集積回路装置が開示されている（例えば特許文献６参照。）。
図２６を参照して、このような構造を金属薄膜抵抗体に適用した場合の製造方法について説明する。
【００２３】
（１）素子分離酸化膜３及びトランジスタ素子等（図示は省略）の形成が完了したウェハ状のシリコン基板１上に、トランジスタのゲート電極とメタル配線との第１層間絶縁膜５となるＢＰＳＧ膜を形成し、リフロー工程等を行なった後、第１層間絶縁膜５上に金属配線パターン１０７と、例えば下層側から順にＣＶＤ酸化膜、ＳＯＧ（spin on glass）膜、ＣＶＤ酸化膜からなる第２層間絶縁膜１２３を形成する（図２６（ａ）参照）。図２６では第２層間絶縁膜１２３を構成する下層側のＣＶＤ酸化膜、ＳＯＧ膜及び上層側のＣＶＤ酸化膜を一体的に示している。
【００２４】
（２）第２層間絶縁膜１２３上に接続孔の形成領域を画定するためのレジストパターン１２５を形成する（図２６（ｂ）参照）。
（３）ドライエッチング技術により、レジストパターン１２５をマスクにして第２層間絶縁膜１２３を選択的に除去して、金属配線パターン１０７上の第２層間絶縁膜１２３に接続孔１２７を形成する。このとき、金属配線パターン１０７の上面側の一部分もオーバーエッチングによって除去される（図２６（ｃ）参照）。
【００２５】
（４）レジストパターン１２５を除去した後、接続孔１２７の形成領域を含んで第２層間絶縁膜１２３上全面に金属薄膜抵抗体を形成するための金属薄膜１２９を２０〜５００Å程度の膜厚に形成する（図２６（ｄ）参照）。
その後、金属薄膜１２９を所定の形状にパターニングして金属薄膜抵抗体を形成する。
【００２６】
また、金属薄膜抵抗体を備えた半導体装置として、半導体集積回路の絶縁膜上に金属薄膜抵抗を搭載する集積回路であって、金属薄膜抵抗の電極部分における金属薄膜抵抗と金属配線との接触が、金属配線の端部の端面及び上面の少なくとも一部分においてなされるよう構成されたものが開示されている（例えば特許文献７参照。）。
【００２７】
【特許文献１】特開２００２−１２４６３９号公報
【特許文献２】特開２００２−２６１２３７号公報
【特許文献３】特許第２６９９５５９号公報
【特許文献４】特許第２９３２９４０号公報
【特許文献５】特許第３１８５６７７号公報
【特許文献６】特開昭５８−１４８４４３号公報
【特許文献７】特開昭６１−１００９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上記１）の方法では、上述のように、金属薄膜抵抗体７７上に直接金属配線パターン８３を形成しているが、図２２（ｅ）を参照して説明した上記工程（５）において、配線用金属膜７９のパターニングをドライエッチング技術によっては行なうことができず、微細パターンの形成が困難であり、回路の高集積化の妨げになるという問題があった。
【００２９】
また、金属薄膜抵抗体７７は一般的に酸化されやすく、金属薄膜抵抗体７７の表面が酸化された状態で配線用金属膜７９を形成しても、金属薄膜抵抗体７７と金属配線パターン８３の良好な電気的接続を得ることができないという問題があった。一般的な半導体装置の製造工程では、シリコン基板表面等の自然酸化膜をフッ酸水溶液で除去することにより金属配線との良好な電気的接続を得ることができるが、金属薄膜抵抗体７７はフッ酸に少なからずエッチングされてしまうため、図２２（ｄ）を参照して説明した上記工程（４）において、配線用金属膜７９を形成する前にフッ酸による酸化膜除去処理を行なうと金属薄膜抵抗体７７の抵抗値のバラツキを招く虞があった。
【００３０】
上記２）の方法では、金属薄膜抵抗体７７の上に層間絶縁膜８５を形成することにより、図２３（ｆ）を参照して説明した上記工程（６）において、配線用金属膜９１のパターニングをドライエッチング技術により行なうことができる。
しかし、図２３（ｃ）を参照して説明した上記工程（３）において、金属薄膜抵抗体７７と金属配線パターン９５を電気的に接続するための接続孔８９の形成については、上述のように、ウェットエッチング技術により開口する必要があり、微細化による高集積化の妨げとなる。さらに、接続孔８９を形成するためのウェットエッチング処理においてフッ酸水溶液を使用するが、フッ酸により金属薄膜抵抗体７７がエッチングされてしまうのを防止するには、金属薄膜抵抗体７７上にバリヤ膜を形成及びパターニングする工程を新規に追加する等の対策が必要であり、工程数が増加するという問題があった。
【００３１】
上記３）の方法では、図２４（ｄ）を参照して説明した上記工程（４）のように、配線用金属膜のエッチング処理をドライエッチング技術によって行なうことができ、さらに接続孔の形成も不要である。しかし、図２４（ｅ）を参照して説明した上記工程（５）において、上述のように、金属薄膜抵抗体７７の長さを実質的に決定する高融点金属膜パターン１０５を形成するための高融点金属膜９７のパターニングをウェットエッチング技術により行なう必要があるので、高融点金属膜９７は希望するエッチング領域よりも広くエッチングされてしまい、金属薄膜抵抗体７７の実質的な長さがばらつき、結果的に抵抗値のバラツキを大きくしてしまうと共に、微細化が困難になるという問題があった。
【００３２】
さらに、図２４（ｂ）を参照して説明した上記工程（２）において、高融点金属膜９７よりも先に形成されている金属薄膜抵抗体７７の表面は酸化されており、高融点金属膜９７との電気的接続を良好なものとするためには、フッ酸水溶液による金属薄膜抵抗体７７表面の酸化膜除去が必要となるが、高融点金属膜９７を形成する前にフッ酸による酸化膜除去処理を行なうと金属薄膜抵抗体７７の抵抗値がばらつく原因となる虞があった。
【００３３】
このように、従来の製造方法１）から３）では、金属薄膜抵抗体の膜厚が薄いことに起因して、いずれかの工程でウェットエッチング処理が必要であり、微細化の妨げとなったり、抵抗値のバラツキを発生させる原因となったりしていた。
さらに、金属薄膜抵抗体が酸化されやすく、金属配線との良好な電気的接続を形成することが困難なので、金属薄膜抵抗体専用のバリヤ膜形成工程の追加や、フッ酸水溶液による表面酸化膜除去処理が必要であり、工程数が増加したり、抵抗値のバラツキを生む原因となったりしていた。
【００３４】
また、従来の製造方法４）では、金属配線パターン１０７と金属薄膜抵抗体７７を接続するための第１接続孔１１１及び第１導電性プラグ１１３とは別に、金属配線パターン１０７、１２１間を接続するための第２接続孔１１７及び第２導電性プラグ１１９を形成する必要があり、製造工程が長くなってしまうという問題があった。
さらに、上層側の金属配線パターン１２１の形成時に金属薄膜抵抗体７７がエッチングされてしまうのを防止するために、金属薄膜抵抗体７７の形成後に絶縁膜１１５の形成を行なう必要があり、ＣＶＤ工程や、平坦化処理を行なうためのＣＭＰ（（chemical mechanical polish））工程の使用回数が増加してしまうという問題もあった。
さらに、絶縁膜１１５をさらに形成することにより、金属配線パターン間１０７、１２１間を接続するための第２接続孔１１７のアスペクト比が大きくなり、スルーホール抵抗の増加を招くという問題もあった。
【００３５】
また、特許文献６に開示された、最上層配線電極上に絶縁膜を介して形成され、かつその最上層配線電極と結線されている抵抗体を備えた構成を金属薄膜抵抗体に適用した場合、図２６（ｄ）に示したように、接続孔１２７の内壁側面、特に接続孔１２７の底部側において金属薄膜１２９のステップカバレージ（段差被覆性）が悪くなり、金属薄膜抵抗体と金属配線パターン１０７の接触抵抗が大きくなるとともにばらつくという問題があった。さらに、ウェハ面内の接続孔深さのばらつきにより、接続孔径や金属薄膜のステップカバレージがばらつき、さらに接触抵抗がばらつくという問題もあった。
【００３６】
また、特許文献７に開示された集積回路では、金属薄膜抵抗体の電極部分は金属配線の端部の端面及び上面を覆って形成されているが、金属配線の端面という急な段差の影響により、金属薄膜抵抗体のステップカバレージが悪化し、抵抗値の増大及びばらつきや金属薄膜抵抗体の断線などの不具合が発生する虞があった。
【００３７】
本発明は、金属薄膜抵抗体を備えた半導体装置及びその製造方法において、製造工程数の大幅な増加を招くことなく、金属薄膜抵抗体の抵抗値の安定化を実現することができる半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００３８】
本発明にかかる半導体装置は絶縁膜上に金属薄膜抵抗体を備えた半導体装置であって、第１態様は、上記絶縁膜に形成された第１接続孔及び第２接続孔と、上記第１接続孔内に形成された第１導電性プラグと、上記第１導電性プラグの形成と同時に上記第２接続孔内に形成された第２導電性プラグと、上記第１導電性プラグ上及び上記絶縁膜上に形成された金属薄膜抵抗体と、上記第２導電性プラグ上及び上記絶縁膜上に形成された金属配線パターンを備えている。
【００３９】
本発明の半導体装置の第１態様において、上記第１導電性プラグ及び上記第２導電性プラグは上記第１接続孔及び上記第２接続孔の内壁表面に形成された第１導電性材料と上記第１導電性材料上に形成された第２導電性材料からなり、上記第１接続孔において、上記第１導電性材料の上端部は上記第１接続孔の上端部及び上記第２導電性材料の上面とは間隔をもって形成されており、上記第２導電性材料の上面の外周部及び上記第１接続孔の上端部はテーパー形状に形成されており、上記第１導電性材料上の、上記第１接続孔の内壁と上記第２導電性材料の間の空間に、成分に少なくとも上記絶縁膜の材料、上記第１導電性材料及びＡｒ（アルゴン）を含む埋戻し材料が形成されているようにしてもよい。上記テーパー形状及び上記埋戻し材料は、第１導電性プラグ上に形成された金属配線パターン用の金属膜を選択的に除去する際に第１導電性プラグを構成する第１導電性材料の上部が除去され、第１導電性プラグの周囲に窪みが形成された状態で、上記絶縁膜に対してＡｒスパッタエッチング処理を行なうことにより形成することができる。
【００４０】
さらに、上記金属薄膜抵抗体の上面を覆う金属窒化膜を備え、上記金属薄膜抵抗体の上面と上記金属窒化膜の間には金属酸化膜は形成されていないようにしてもよい。
【００４１】
本発明にかかる半導体装置の第２態様は、上記第１態様の構成に加えて、上記金属薄膜抵抗体上に保護用絶縁膜をさらに備えている。
【００４２】
さらに、金属薄膜抵抗体と上記保護用絶縁膜の間に金属窒化膜を備え、上記金属薄膜抵抗体の上面と上記金属窒化膜の間には金属酸化膜は形成されていないようにしてもよい。
【００４３】
また、本発明の半導体装置の第２態様において、上記保護用絶縁膜として金属窒化膜を備え、上記金属薄膜抵抗体の上面と上記金属窒化膜の間には金属酸化膜は形成されていないようにしてもよい。
【００４４】
また、本発明の半導体装置の第１態様及び第２態様において、上記金属配線パターンは最上層の金属配線パターンであるようにしてもよい。
【００４５】
本発明の半導体装置が適用される半導体装置の一例として、２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置を挙げることができる。その分割抵抗回路を構成する抵抗素子は、本発明の半導体装置を構成する金属薄膜抵抗体により構成される。
【００４６】
本発明の半導体装置が適用される半導体装置の他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。その電圧検出回路を構成する分割抵抗回路は、本発明の半導体装置を構成する金属薄膜抵抗体が適用された抵抗素子を備えている。
【００４７】
本発明の半導体装置が適用される半導体装置のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その定電圧発生回路を構成する分割抵抗回路は、本発明の半導体装置を構成する金属薄膜抵抗体が適用された抵抗素子を備えている。
【００４８】
本発明にかかる半導体装置の製造方法は絶縁膜上に金属薄膜抵抗体を備えた半導体装置の製造方法であって、第１局面は、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）絶縁膜に第１接続孔及び第２接続孔を形成する接続孔形成工程、
（Ｂ）上記第１接続孔及び上記第２接続孔に導電性材料を埋め込んで、上記第１接続孔に第１導電性プラグを形成し、上記第２接続孔に第２導電性プラグを形成する導電性プラグ形成工程、
（Ｃ）少なくとも上記第２導電性プラグの形成領域を含んで上記絶縁膜上に金属配線パターン用の金属膜を形成し、上記金属膜をパターニングして、上記第２導電性プラグ上及び上記絶縁膜上に金属配線パターンを形成する金属配線パターン形成工程、
（Ｄ）少なくとも上記第１導電性プラグの形成領域を含んで上記絶縁膜上に金属薄膜抵抗体用の金属薄膜を形成し、上記金属薄膜をパターニングして、上記第１導電性プラグ上及び上記絶縁膜上に金属薄膜抵抗体を形成する金属薄膜抵抗体形成工程。
【００４９】
本発明の製造方法の第１局面において、上記金属薄膜抵抗体形成工程（Ｄ）で、上記金属薄膜を形成する前に、上記絶縁膜に対してＡｒスパッタエッチング処理を施すようにしてもよい。
【００５０】
さらに、上記Ａｒスパッタエッチング処理を熱酸化膜エッチング量換算で２５Å以上の膜厚分だけ行なう例を挙げることができる。
【００５１】
また、上記金属薄膜抵抗体形成工程（Ｄ）において、上記金属薄膜を無酸素雰囲気中で形成した後、連続して無酸素雰囲気中で上記金属薄膜上に金属窒化膜を形成し、上記金属窒化膜及び上記金属薄膜をパターニングして金属窒化膜パターン及び上記金属薄膜抵抗体からなる積層パターンを形成するようにしてもよい。
【００５２】
さらに、上記金属窒化膜を形成する際のスパッタガス中の窒素分圧が１８〜９０％である例を挙げることができる。
【００５３】
本発明にかかる半導体装置の製造方法の第２局面は、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）絶縁膜に第１接続孔及び第２接続孔を形成する接続孔形成工程、
（Ｂ）上記第１接続孔及び上記第２接続孔に導電性材料を埋め込んで、上記第１接続孔に第１導電性プラグを形成し、上記第２接続孔に第２導電性プラグを形成する導電性プラグ形成工程、
（Ｃ）少なくとも上記第１導電性プラグの形成領域を含んで上記絶縁膜上に金属薄膜抵抗体用の金属薄膜を形成し、さらにその上に保護用絶縁膜を形成し、上記保護用絶縁膜及び上記金属薄膜をパターニングして、上記第１導電性プラグ上及び上記絶縁膜上に金属薄膜抵抗体及び保護用絶縁膜パターンからなる積層パターンを形成する金属薄膜抵抗体形成工程、
（Ｄ）少なくとも上記第２導電性プラグの形成領域を含んで上記絶縁膜上に金属配線パターン用の金属膜を形成し、上記金属膜をパターニングして、上記第２導電性プラグ上及び上記絶縁膜上に金属配線パターンを形成する金属配線パターン形成工程。
【００５４】
本発明の製造方法の第２局面において、上記金属薄膜抵抗体形成工程（Ｃ）で、上記金属薄膜を形成する前に、（少なくとも金属薄膜抵抗体形成領域の）上記絶縁膜に対してＡｒスパッタエッチング処理を施す請求項１３に記載の製造方法。
【００５５】
さらに、上記Ａｒスパッタエッチング処理を熱酸化膜エッチング量換算で２５Å以上の膜厚分だけ行なう例を挙げることができる。
【００５６】
また、上記金属薄膜抵抗体形成工程（Ｃ）において、上記金属薄膜を無酸素雰囲気中で形成した後、連続して無酸素雰囲気中で上記金属薄膜上に金属窒化膜を形成し、さらにその上に上記保護用絶縁膜を形成し、上記保護用絶縁膜、上記金属窒化膜及び上記金属薄膜をパターニングして、上記金属薄膜抵抗体、金属窒化膜パターン及び上記保護用絶縁膜パターンからなる積層パターンを形成するようにしてもよい。
【００５７】
さらに、上記金属窒化膜を形成する際のスパッタガス中の窒素分圧が１８〜９０％である例を挙げることができる。
【００５８】
さらに、上記金属窒化膜を上記保護用絶縁膜として形成するようにしてもよい。
【発明の効果】
【００５９】
請求項１に記載された半導体装置では、絶縁膜に形成された第１接続孔及び第２接続孔と、上記第１接続孔内に形成された第１導電性プラグと、上記第１導電性プラグの形成と同時に上記第２接続孔内に形成された第２導電性プラグと、第１導電性プラグ上及び絶縁膜上に形成された金属薄膜抵抗体と、第２導電性プラグ上及び絶縁膜上に形成された金属配線パターンを備えているようにした。
このような半導体装置は本発明の製造方法の第１局面により形成することができる。したがって、金属薄膜抵抗体を形成した後にウェットエッチング技術によるパターニングを行なう必要はない。さらに、金属薄膜抵抗体における第１導電性プラグとの接触面が大気に暴露されることはないので、金属薄膜抵抗体に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、金属薄膜抵抗体と第１導電性プラグの良好な電気的接続を安定して得ることができる。これにより、金属薄膜抵抗体の膜厚に関わらず、工程数を増加させることなく、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができる。
さらに、金属薄膜抵抗体は第１接続孔内に形成された第１導電性プラグ上及び絶縁膜上に形成されているので、図２６を参照して説明した、配線パターン上に形成された接続孔を介して金属薄膜抵抗体と配線パターンの電気的接続を形成する場合のようには、金属薄膜抵抗体のステップカバレージの悪化による金属薄膜抵抗体の抵抗値変動及び電極との接触抵抗の増大もない。
さらに、上下層の配線パターン間を電気的に接続するための第２導電性プラグは金属薄膜抵抗体の電気的接続をとるための第１導電性プラグと同時に形成されたものであるので、図２５を参照して説明した製造工程に比べて層間絶縁膜１１５の形成工程、並びに第２第２接続孔１１７及び第２第２導電性プラグ１１９を形成するための専用の工程をなくすことができ、製造工程数を増加させずに、低コストかつ短工期で金属薄膜抵抗体を形成することができる。
このように、請求項１に記載された半導体装置よれば、製造工程数の大幅な増加を招くことなく、金属薄膜抵抗体の抵抗値の安定化を実現することができる。
【００６０】
請求項２に記載された半導体装置では、第１導電性プラグ及び第２導電性プラグは第１導電性材料と第２導電性材料からなり、第１接続孔において、第１導電性材料の上端部は第１接続孔の上端部及び第２導電性材料の上面とは間隔をもって形成されており、第２導電性材料の上面の外周部及び第１接続孔の上端部はテーパー形状に形成されており、第１導電性材料上の、第１接続孔の内壁と第２導電性材料の間の空間に、成分に少なくとも絶縁膜の材料、第１導電性材料及びＡｒを含む埋戻し材料が形成されているようにした。
上述のように、上記テーパー形状及び上記埋戻し材料は、第１導電性プラグを構成する第１導電性材料の上部が除去されて第１導電性プラグの周囲に窪みが形成された状態で、上記絶縁膜に対してＡｒスパッタエッチング処理を行なうことにより形成することができる。第２導電性材料の上面の外周部及び第１接続孔の上端部がテーパー形状に形成され、さらに、第１導電性材料上の、第１接続孔の内壁と第２導電性材料の間の空間に埋戻し材料が形成されていることにより、第１接続孔近傍における金属薄膜抵抗体のステップカバレージを改善することができ、金属薄膜抵抗体の抵抗値の安定化及び精度の向上を図ることができる。
さらに、従来、金属薄膜抵抗体は下地膜の組成や下地膜形成からの経過時間等に起因して抵抗値が変動するなど、下地膜の影響を受けてしまうという問題があったが、金属薄膜抵抗体の下地膜である上記絶縁膜に対してＡｒスパッタエッチング処理を行なうことにより、金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減及び経時変化の低減を図ることができ、金属薄膜抵抗体の抵抗値の安定化を実現することができる。金属薄膜抵抗体の下地膜にＡｒスパッタエッチング処理を施すことにより得られる効果については後述にて詳細に説明する。
【００６１】
請求項３に記載された半導体装置では、上記金属薄膜抵抗体の上面を覆う金属窒化膜を備え、上記金属薄膜抵抗体の上面と上記金属窒化膜の間には金属酸化膜は形成されていないようにしたので、金属薄膜抵抗体の上面の酸化をなくすことができ、金属薄膜抵抗体の抵抗値の安定化及び精度の向上を図ることができる。
【００６２】
請求項４に記載された半導体装置では、請求項１の構成に加えて、上記金属薄膜抵抗体上に保護用絶縁膜をさらに備えているようにした。
このような半導体装置は本発明の製造方法の第２局面により形成することができる。
したがって、金属薄膜抵抗体を形成した後にウェットエッチング技術によるパターニングを行なう必要はなく、さらに、金属薄膜抵抗体における第１導電性プラグとの接触面が大気に暴露されることはないので、金属薄膜抵抗体に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、金属薄膜抵抗体と第１導電性プラグの良好な電気的接続を安定して得ることができ、金属薄膜抵抗体の膜厚に関わらず、工程数を増加させることなく、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができる。
さらに、請求項１に記載された半導体装置と同様に、金属薄膜抵抗体は第１接続孔内に形成された第１導電性プラグ上及び絶縁膜上に形成されているので、図２６を参照して説明した製造方法のようには、金属薄膜抵抗体のステップカバレージの悪化による金属薄膜抵抗体の抵抗値変動及び電極との接触抵抗の増大もない。
さらに、請求項１に記載された半導体装置と同様に、上下層の配線パターン間を電気的に接続するための第２導電性プラグは金属薄膜抵抗体の電気的接続をとるための第１導電性プラグと同時に形成されたものであるので、図２５を参照して説明した製造工程に比べて、製造工程数を増加させずに、低コストかつ短工期で金属薄膜抵抗体を形成することができる。
このように、請求項４に記載された半導体装置よれば、製造工程数の大幅な増加を招くことなく、金属薄膜抵抗体の抵抗値の安定化を実現することができる。
【００６３】
請求項５に記載された半導体装置では、金属薄膜抵抗体と上記保護用絶縁膜の間に金属窒化膜を備え、上記金属薄膜抵抗体の上面と上記金属窒化膜の間には金属酸化膜は形成されていないようにしたので、金属薄膜抵抗体の上面の酸化をなくすことができ、金属薄膜抵抗体の抵抗値の安定化及び精度の向上を図ることができる。
【００６４】
請求項６に記載された半導体装置では、上記保護用絶縁膜として金属窒化膜を備え、上記金属薄膜抵抗体の上面と上記金属窒化膜の間には金属酸化膜は形成されていないようにしたので、上記金属窒化膜と上記保護用絶縁膜を別途形成する場合に比べて製造工程数の増加を抑制しつつ、金属薄膜抵抗体の上面の酸化をなくして金属薄膜抵抗体の抵抗値の安定化及び精度の向上を図ることができる。
【００６５】
請求項７に記載された半導体装置では、金属薄膜抵抗体が形成された絶縁膜上に形成される上記金属配線パターンは最上層の配線パターンであるようにしたので、例えば金属薄膜抵抗体のレイアウト変更を金属薄膜抵抗体及び最上層の配線パターンのレイアウト変更により実現できるなど、設計の自由度を向上させることができる。
また、最上層の金属配線パターンが形成された絶縁膜上に金属薄膜抵抗体を配置することにより、金属薄膜抵抗体の上層には絶縁性材料からなる最終保護膜が形成され、金属薄膜抵抗体の上層に最終保護膜以外の絶縁膜も形成されている場合に比べて金属薄膜抵抗体上の絶縁性材料の膜厚を薄くして膜厚ばらつきを小さくすることができる。これにより、金属薄膜抵抗体にレーザーを照射してトリミング処理を施す際に、金属薄膜抵抗体上の絶縁性材料でのレーザーの干渉のばらつきを小さくして金属薄膜抵抗体に与えられるレーザーエネルギーのばらつきを小さくすることができ、トリミングの正確性を向上させることができる。さらに、トリミング処理時のレーザー照射に起因する金属薄膜抵抗体の温度上昇などに対して放熱能力を向上させることができる。
【００６６】
請求項８に記載された半導体装置では、２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、分割抵抗回路を構成する抵抗素子は、本発明の半導体装置を構成する金属薄膜抵抗体により構成されるようにしたので、本発明の半導体装置を構成する金属薄膜抵抗体によって抵抗素子の微細化及び抵抗値の安定化を図ることができ、分割抵抗回路の形成面積の縮小化及び出力電圧の精度の向上を図ることができる。
【００６７】
請求項９に記載された半導体装置では、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、分割抵抗回路として請求項８に記載された分割抵抗回路を備えているようにしたので、本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路では形成面積の縮小化及び出力電圧の精度の向上を図ることができ、電圧検出回路の形成面積の縮小化及び電圧検出能力の精度の向上を図ることができる。
【００６８】
請求項１０に記載された半導体装置では、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、分割抵抗回路として請求項８に記載された分割抵抗回路を備えているようにしたので、本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路では形成面積の縮小化及び出力電圧の精度の向上を図ることができ、定電圧発生回路の形成面積の縮小化及び出力電圧の安定化を図ることができる。
【００６９】
請求項１１に記載された半導体装置の製造方法では、絶縁膜に第１接続孔及び第２接続孔を形成する接続孔形成工程（Ａ）、上記第１接続孔に第１導電性プラグを形成し、上記第２接続孔に第２導電性プラグを形成する導電性プラグ形成工程（Ｂ）、上記第２導電性プラグ上及び上記絶縁膜上に金属配線パターンを形成する金属配線パターン形成工程（Ｃ）、並びに、上記第１導電性プラグ上及び上記絶縁膜上に金属薄膜抵抗体を形成する金属薄膜抵抗体形成工程（Ｄ）を含むようにしたので、
金属薄膜抵抗体を形成した後にウェットエッチング技術によるパターニングを行なう必要はない。さらに、金属薄膜抵抗体の第１導電性プラグとの接触面が大気に暴露されることはないので、金属薄膜抵抗体に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、金属薄膜抵抗体と第１導電性プラグの良好な電気的接続を安定して得ることができる。これにより、金属薄膜抵抗体の膜厚に関わらず、工程数を増加させることなく、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができる。
さらに、金属薄膜抵抗体形成工程（Ｄ）において、金属薄膜抵抗体を第１接続孔内に形成された第１導電性プラグ上及び絶縁膜上に形成しているので、図２６を参照して説明した、配線パターン上に形成された接続孔を介して金属薄膜抵抗体と第１導電性プラグの電気的接続を形成する場合のようには、金属薄膜抵抗体のステップカバレージの悪化による金属薄膜抵抗体の抵抗値変動及び電極との接触抵抗の増大もない。
さらに、導電性プラグ形成工程（Ｂ）において、上下層の配線パターン間を電気的に接続するための第２導電性プラグを、金属薄膜抵抗体の電気的接続をとるための第１導電性プラグと同時に形成しているので、図２５を参照して説明した製造工程に比べて層間絶縁膜１１５の形成工程、並びに第２第２接続孔１１７及び第２第２導電性プラグ１１９を形成するための専用の工程をなくすことができ、製造工程数を増加させずに、低コストかつ短工期で金属薄膜抵抗体を形成することができる。
このように、請求項１１に記載された半導体装置の製造方法によれば、電極との接触抵抗も含めて金属薄膜抵抗体の抵抗値の安定化を実現することができる。
【００７０】
請求項１２及び１３に記載された半導体装置の製造方法では、上記金属薄膜抵抗体形成工程（Ｄ）において、上記金属薄膜を形成する前に、上記絶縁膜に対してＡｒスパッタエッチング処理を施すようにした。上述のように、金属薄膜抵抗体は抵抗値が下地膜の影響を受けてしまうという問題があったが、金属薄膜を形成する前に、金属薄膜抵抗体の下地膜である上記絶縁膜に対してＡｒスパッタエッチング処理を施すことにより、金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減及び経時変化の低減を図ることができ、金属薄膜抵抗体の抵抗値の安定化を実現することができる。金属薄膜抵抗体の下地膜にＡｒスパッタエッチング処理を施すことにより得られる効果については後述にて詳細に説明する。
さらに、上記金属配線パターン形成工程（Ｃ）において、金属膜を除去する際に第１接続孔を構成する第１導電性材料の上部も除去されて第２導電性材料の周囲に窪みが形成された場合に、上記Ａｒスパッタエッチング処理を施すことにより、その窪みに埋戻し材料を形成することができ、かつ第２導電性材料の上面の外周部及び第１接続孔の上端部テーパー形状に形成することができる。
【００７１】
請求項１４及び１５に記載された半導体装置の製造方法では、上記金属薄膜抵抗体形成工程（Ｄ）において、上記金属薄膜を無酸素雰囲気中で形成した後、連続して無酸素雰囲気中で上記金属薄膜上に金属窒化膜を形成し、上記金属窒化膜及び上記金属薄膜をパターニングして金属窒化膜パターン及び上記金属薄膜抵抗体からなる積層パターンを形成するようにしたので、金属薄膜抵抗体の上面の酸化をなくすことができ、金属薄膜抵抗体の抵抗値の安定化及び精度の向上を図ることができる。
【００７２】
請求項１６に記載された半導体装置の製造方法では、絶縁膜に第１接続孔及び第２接続孔を形成する接続孔形成工程（Ａ）、上記第１接続孔に第１導電性プラグを形成し、上記第２接続孔に第２導電性プラグを形成する導電性プラグ形成工程（Ｂ）、上記第１導電性プラグ上及び上記絶縁膜上に金属薄膜抵抗体及び保護用絶縁膜パターンからなる積層パターンを形成する金属薄膜抵抗体形成工程（Ｃ）、並びに、上記第２導電性プラグ上及び上記絶縁膜上に金属配線パターンを形成する金属配線パターン形成工程（Ｄ）を含むようにした。
これにより、請求項１１に記載された半導体装置の製造方法と同様に、金属薄膜抵抗体を形成した後にウェットエッチング技術によるパターニングを行なう必要はなく、金属薄膜抵抗体における第１導電性プラグとの接触面が大気に暴露されることもないので、金属薄膜抵抗体の膜厚に関わらず、工程数を増加させることなく、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができる。
さらに、金属薄膜抵抗体形成工程（Ｃ）において、金属薄膜抵抗体を第１接続孔内に形成された第１導電性プラグ上及び絶縁膜上に形成しているので、請求項１１に記載された半導体装置の製造方法と同様に、図２６を参照して説明した製造工程に比べて、金属薄膜抵抗体のステップカバレージの悪化による金属薄膜抵抗体の抵抗値変動及び電極との接触抵抗の増大もない。
さらに、導電性プラグ形成工程（Ｂ）において、請求項１１に記載された半導体装置の製造方法と同様に、第１導電性プラグと第２導電性プラグを同時に形成しているので、図２５を参照して説明した製造工程に比べて、製造工程数を増加させずに、低コストかつ短工期で金属薄膜抵抗体を形成することができる。
このように、請求項１６に記載された半導体装置の製造方法によれば、電極との接触抵抗も含めて金属薄膜抵抗体の抵抗値の安定化を実現することができる。
【００７３】
請求項１７及び１８に記載された半導体装置の製造方法では、上記金属薄膜抵抗体形成工程（Ｃ）において、上記金属薄膜を形成する前に、上記絶縁膜に対してＡｒスパッタエッチング処理を施すようにしので、金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減及び経時変化の低減を図ることができ、金属薄膜抵抗体の抵抗値の安定化を実現することができる。
【００７４】
請求項１９及び２０に記載された半導体装置の製造方法では、上記金属薄膜抵抗体形成工程（Ｄ）において、上記金属薄膜を無酸素雰囲気中で形成した後、連続して無酸素雰囲気中で上記金属薄膜上に金属窒化膜を形成し、さらにその上に上記保護用絶縁膜を形成し、上記保護用絶縁膜、上記金属窒化膜及び上記金属薄膜をパターニングして、上記金属薄膜抵抗体、金属窒化膜パターン及び上記保護用絶縁膜パターンからなる積層パターンを形成するようにしたので、金属薄膜抵抗体の上面の酸化をなくすことができ、金属薄膜抵抗体の抵抗値の安定化及び精度の向上を図ることができる。
【００７５】
請求項２１に記載された半導体装置の製造方法では、上記金属窒化膜を上記保護用絶縁膜として形成するようにしたので、上記金属窒化膜と上記保護用絶縁膜を別途形成する場合に比べて製造工程数の増加を抑制しつつ、金属薄膜抵抗体の上面の酸化をなくして金属薄膜抵抗体の抵抗値の安定化及び精度の向上を図ることができる。
【発明を実施するための最良の形態】
【００７６】
図１は半導体装置の第１態様の一実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。以下に説明する実施例では同一基板上にトランジスタ素子や容量素子などが形成されているが、図ではそれらの素子の図示は省略している。
【００７７】
シリコン基板１上に素子分離酸化膜３が形成されている。素子分離酸化膜３の形成領域を含むシリコン基板１上にＢＰＳＧ膜又はＰＳＧ（phospho silicate glass）膜からなる第１層間絶縁膜５が形成されている。第１層間絶縁膜５上に第１層目金属配線パターン７が形成されている。第１層目金属配線パターン７は例えばＡｌＳｉＣｕ膜により形成されている。
【００７８】
第１層目金属配線パターン７の形成領域を含む第１層間絶縁膜５上に、例えば、下層側から順にプラズマＣＶＤ酸化膜、ＳＯＧ膜、プラズマＣＶＤ酸化膜からなる第２層間絶縁膜（絶縁膜）９（図１では一体的に図示している。）が形成されている。第２層間絶縁膜９に、第１層目金属配線パターン７に対応して第１接続孔１１及び第２接続孔１３が形成されている。第１接続孔１１は、第１層目金属配線パターン７と、第２層間絶縁膜９上に形成される金属薄膜抵抗体を電気的に接続するためのものである。第２接続孔１３は、第１層目金属配線パターン７と、第２層間絶縁膜９上に形成される第２層目金属配線パターンを電気的に接続するためのものである。
【００７９】
第１接続孔１１内に導電性材料が埋め込まれて第１導電性プラグ１５が形成されている。第２接続孔１３内に導電性材料が埋め込まれて第２導電性プラグ１７が形成されている。第１導電性プラグ１５及び第２導電性プラグ１７は、例えばチタンからなり、接続孔内壁表面に形成されたバリヤメタル（第１導電性材料）１９と、バリヤメタル１９上に形成されたタングステン（第２導電性材料）２１により形成されている。（Ａ）では、第１導電性プラグ１５及び第２導電性プラグ１７について、バリヤメタル１９及びタングステン２１を一体的に示している。
【００８０】
（Ｂ）に示すように、第１接続孔１１において、バリヤメタル１９の上端部は第１接続孔１１の上端部及びタングステン２１の上面とは間隔をもって形成されている。タングステン２１の上面の外周部及び第１接続孔１１の上端部はテーパー形状（（Ａ）での図示は省略）に形成されている。さらに、バリヤメタル１９上の、第１接続孔１１の内壁とタングステン２１の間の空間に、成分に少なくとも第２層間絶縁膜９の材料、タングステン及びＡｒを含む埋戻し材料２３（（Ａ）での図示は省略）が形成されている。
【００８１】
（Ｃ）に示すように、第２接続孔１３においては、バリヤメタル１９、タングステン２１及び第２層間絶縁膜９の上面が同じ高さに形成されており、第１接続孔１１のようにはテーパー形状や埋戻し材料２３は形成されていない。
【００８２】
第１導電性プラグ１５上及び第２層間絶縁膜９上にＣｒＳｉ薄膜抵抗体（金属薄膜抵抗体）２３が形成されている。ＣｒＳｉ薄膜抵抗体２５の両端部は第１導電性プラグ１５を介して第１層目金属配線パターン７と電気的に接続されている。
第２導電性プラグ１７上及び第２層間絶縁膜９上に、最上層の金属配線パターンとしての第２層目金属配線パターン２７が形成されている。第２層目金属配線パターン２７は第２導電性プラグ１７を介して第１層目金属配線パターン７と電気的に接続されている。
ＣｒＳｉ薄膜抵抗体２５及び第２層目金属配線パターン２７の形成領域を含む第２層間絶縁膜９上に、下層側がシリコン酸化膜、上層側がシリコン窒化膜からなる、最終保護膜としてのパッシベーション膜２９が形成されている。
【００８３】
図２は製造方法の第１局面の一実施例を説明するための工程断面図である。この実施例は図１を参照して説明した半導体装置の実施例を製造するためのものである。図２において、右側の破線円で囲まれた断面図は各工程での第１接続孔の状態を拡大して示すものである。図１及び図２を参照してこの実施例を説明する。
【００８４】
（１）公知の技術により、素子分離酸化膜３及びトランジスタ素子等（図示は省略）の形成が完了したウェハ状のシリコン基板１上に、ＢＰＳＧ膜又はＰＳＧ膜からなる第１層間絶縁膜５を約８０００Åの膜厚に形成し、第１層間絶縁膜５上に約５０００Åの膜厚のＡｌＳｉＣｕ膜からなる第１層目金属配線パターン７を形成する。第１層目金属配線パターン７の形成領域を含む第１層間絶縁膜５上に、下層側から順に、膜厚が６０００Å程度のプラズマＣＶＤ酸化膜、ＳＯＧ膜、膜厚が２０００Å程度のプラズマＣＶＤ酸化膜からなる第２層間絶縁膜９を形成する。
【００８５】
公知の写真製版技術及びドライエッチング技術により、第１層目金属配線パターン７の所定の領域に対応して第２層間絶縁膜９に第１接続孔１１及び第２接続孔１３を形成する。
第１接続孔１１及び第２接続孔１３の内壁表面を含む第２層間絶縁膜９上全面に例えばチタンからなるバリヤメタル１１を１０００Åの膜厚に形成し、さらにその上にタングステン１９を７５００Åの膜厚に形成した後、エッチバック処理又はＣＭＰ処理を施して、不要なタングステン１９及びバリヤメタル１１を除去する。これにより、第１接続孔１１内にバリヤメタル１１及びタングステン１９からなる第１導電性プラグ１５を形成し、第２接続孔１３内にバリヤメタル１１及びタングステン１９からなる第２導電性プラグ１７を形成する（図２（ａ）参照）。
【００８６】
（２）例えばＤＣマグネトロンスパッタリング装置を用いて、第１層間絶縁膜５上に、ＡｌＳｉＣｕ膜からなる配線用金属膜３１を約５０００Åの膜厚に形成する。ここで、配線用金属膜３１上に、公知の技術である反射防止膜としての高融点金属膜、例えばＴｉＮ膜を真空中で連続的に形成してもよい（図２（ｂ）参照）。
【００８７】
（３）写真製版技術により、第２金属配線パターンの形成領域を画定するためのレジストパターン３３を配線用金属膜３１上に形成した後、ドライエッチング技術により、レジストパターン３３をマスクにして配線用金属膜３１をパターンニングして第２層目金属配線パターン２７を形成する（図２（ｃ）参照。）。このドライエッチングの際に、第１導電性プラグ１５上の配線用金属膜３１は除去されるが、第１導電性プラグ１５を構成するバリヤメタル１９の上部も除去されて第１導電性プラグ１５の周囲に窪みが形成される（図２（ｃ）の拡大図参照。）。このような窪みは、金属膜３１とタングステン２１（第２導電性材料）のエッチング選択比が大きく、かつ金属膜３１とバリヤメタル１９（第１導電性材料）のエッチング選択比が小さい場合に形成される。したがって、このような窪みは、この実施例での第１導電性プラグ１５及び金属膜３１の材料の種類を用いた場合にのみ形成されるのではなく、金属配線用パターン用の金属膜に対して、第１導電性プラグを構成する第１導電性材料のエッチング選択比が小さく、かつ第１導電性プラグを構成する第２導電性材料のエッチング選択比が大きい場合に形成される。
【００８８】
（４）レジストパターン３３を除去した後、第１導電性プラグ１５の形成領域を含んで第２層間絶縁膜９の表面に対してＡｒスパッタエッチング処理を行なう（図２（ｄ）参照。）。ここではマルチチャンバースパッタリング装置のＡｒスパッタエッチングチャンバーにて、真空中で、ＤＣバイアス：１２５０Ｖ、Ａｒ：２０ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ（ミリトル）、処理時間：２０秒の条件でＡｒスパッタエッチング処理を行なった。このエッチング条件は、１０００℃、ウェット雰囲気で形成した熱酸化膜を約５０Åだけエッチングする条件と同等である。
このＡｒスパッタエッチング処理により、第１接続孔１１において、タングステン２１の上面の外周部及び第１接続孔１１の上端部がテーパー形状に形成され、さらに、バリヤメタル１９上の、第１接続孔１１の内壁と第タングステン２１の間の空間に、成分に少なくとも第２層間絶縁膜９の材料、タングステン及びＡｒを含む埋戻し材料２３が形成される（図２（ｄ）の拡大図参照。）。
【００８９】
（５）Ａｒスパッタエッチング完了後に真空を破らずに連続して、金属薄膜抵抗体用のＣｒＳｉ薄膜（金属薄膜）３５を形成する。ここでは、半導体ウェハをＡｒスパッタエッチングチャンバーからＣｒＳｉターゲットが装着されたスパッタチャンバーに移送した後、Ｓｉ／Ｃｒ＝８０／２０ｗｔ％（重量パーセント）のＣｒＳｉターゲットを使用し、ＤＣパワー：０.７ＫＷ（キロワット）、Ａｒ：８５ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、処理時間：９秒の条件で処理を行ない、第１導電性プラグ１５の形成領域を含む第２層間絶縁膜９上全面にＣｒＳｉ薄膜３５を約５０Åの膜厚に形成した（図２（ｅ）参照）。
【００９０】
このように、金属薄膜抵抗体用のＣｒＳｉ薄膜３５を形成する前に、第２層間絶縁膜９に対してＡｒスパッタエッチング処理を行ない、第１接続孔１１において、タングステン２１の上面の外周部及び第１接続孔１１の上端部をテーパー形状に形成し、バリヤメタル１９上の、第１接続孔１１の内壁と第タングステン２１の間の空間に埋戻し材料２３を形成することにより、第１接続孔１１近傍におけるＣｒＳｉ薄膜３５のステップカバレージを改善することができる。
さらに、上記Ａｒスパッタエッチング処理を行なうことにより、後工程でＣｒＳｉ薄膜３５から形成されるＣｒＳｉ薄膜抵抗体の下地膜依存性を改善できる。この効果については後述する。
【００９１】
（６）写真製版技術により、ＣｒＳｉ薄膜３５上に金属薄膜抵抗体の形成領域を画定するためのレジストパターン３７を形成する。例えばＲＩＥ（反応性イオンエッチング）装置を用い、レジストパターン３７をマスクにしてＣｒＳｉ薄膜３５をパターニングし、ＣｒＳｉ薄膜抵抗体２５を形成する（図２（ｆ）参照）。
【００９２】
（７）レジストパターン３７を除去する。ここで、ＣｒＳｉ薄膜抵抗体２５は第１導電性プラグ１５を介して第１層目金属配線パターン７と電気的に接続されているので、従来技術のようには金属薄膜抵抗体上面で電気的接続をとるためにフッ酸水溶液によるＣｒＳｉ薄膜抵抗体２５の表面の金属酸化膜除去処理を行なう必要はない。
その後、例えばプラズマＣＶＤ法により、ＣｒＳｉ薄膜抵抗体２５の形成領域を含む第２層間絶縁膜９上に、パッシベーション膜２９としてのシリコン酸化膜及びシリコン窒化膜を順次形成する。以上により、半導体装置の製造工程が完了する（図１参照）。
【００９３】
上記の実施例によれば、第１層目金属配線パターン７及び接続孔１１，１３を形成し、接続孔１１，１３内に導電性プラグ１５，１７を形成した後、ＣｒＳｉ薄膜抵抗体２５を形成して、第１導電性プラグ１５を介してＣｒＳｉ薄膜抵抗体２５と第１層目金属配線パターン７の電気的接続を形成するので、ＣｒＳｉ薄膜抵抗体２５をパターニングした後にウェットエッチング技術によるパターニングを行なう必要はない。
【００９４】
さらに、ＣｒＳｉ薄膜抵抗体２５の第１導電性プラグ１５との接触面が大気に暴露されることはないので、ＣｒＳｉ薄膜抵抗体２５に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、ＣｒＳｉ薄膜抵抗体２５と第１導電性プラグ１５の良好な電気的接続を安定して得ることができる。
これにより、ＣｒＳｉ薄膜抵抗体２５の膜厚に関わらず、工程数を増加させることなく、ＣｒＳｉ薄膜抵抗体２５の微細化及び抵抗値の安定化を実現することができる。
【００９５】
さらに、ＣｒＳｉ薄膜抵抗体２５を第１導電性プラグ１５上及び第２層間絶縁膜９上に形成しているので、図２６を参照して説明した、配線パターン上に形成された接続孔を介して金属薄膜抵抗体と第１導電性プラグの電気的接続を形成する場合のようには、金属薄膜抵抗体のステップカバレージの悪化による金属薄膜抵抗体の抵抗値変動及び電極との接触抵抗の増大もない。
【００９６】
さらに、第１層目金属配線パターン７と第２層目金属配線パターン２７の間を電気的に接続するための第２導電性プラグ１７を第１導電性プラグ１５と同時に形成しているので、図２５を参照して説明した製造工程に比べて層間絶縁膜１１５の形成工程、並びに第２第２接続孔１１７及び第２第２導電性プラグ１１９を形成するための専用の工程をなくすことができ、製造工程数を増加させずに、低コストかつ短工期でＣｒＳｉ薄膜抵抗体２５を形成することができる。
【００９７】
図３及び図４を参照して、上記実施例と同様の構成で形成した金属薄膜抵抗体の特性について調べた結果を示す。図３は、金属薄膜抵抗体のシート抵抗と膜厚との関係を示し、縦軸はシート抵抗（Ω／?）、横軸はＣｒＳｉ膜厚（Å）を示す。図４は、金属薄膜抵抗体のシート抵抗のウェハ面内の６３箇所での測定結果の標準偏差（σ）を平均値（ＡＶＥ）で割った値（σ／ＡＶＥ）とＣｒＳｉ膜厚との関係を示し、縦軸はσ／ＡＶＥ（％）、横軸はＣｒＳｉ膜厚（Å）を示す。
【００９８】
金属薄膜抵抗体の形成条件は次の通りである。
マルチチャンバースパッタリング装置を用いて、ＤＣパワー：０.７ＫＷ、Ａｒ：８５ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、ターゲット：Ｓｉ／Ｃｒ＝５０／５０ｗｔ％及び８０／２０ｗｔ％の２種について、体積時間を調整することにより、ＣｒＳｉ薄膜を２５〜５００Åの膜厚にサンプルを作成した。なお、Ｓｉ／Ｃｒ＝５０／５０ｗｔ％のサンプルについては膜厚が５００Åのものは作成していない。
【００９９】
また、ＣｒＳｉ薄膜形成前のＡｒスパッタエッチング処理は、上記マルチチャンバースパッタリング装置を用いて、ＤＣバイアス：１２５０Ｖ、Ａｒ：２０ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、処理時間：１６０秒の条件で行なった。これは、１０００℃、ウェット雰囲気で形成した熱酸化膜を４００Åだけエッチング除去するのに相当する処理である。
また、本サンプルでは、金属薄膜抵抗体に接続する下層の金属配線として、膜厚が５０００ÅのＡｌＳｉＣｕ膜を用い、ＡｌＳｉＣｕ膜とＣｒＳｉ薄膜間の接続孔底部にはＡｌＳｉＣｕ膜上のＴｉＮ膜が形成されていない構造を採用した。
【０１００】
シート抵抗の測定は、幅が０.５μｍ（マイクロメートル）、長さが５０μｍの帯状パターンを０.５μｍ間隔で２０本配置したうちの１本の金属薄膜抵抗体の両端に１Ｖの電圧を印加して電流値を測定する２端子法にて行なった。
また、金属配線とＣｒＳｉ薄膜抵抗体とをつなぐ接続孔の平面寸法は０.６μｍ×０.６μｍであった。
【０１０１】
図３に示すように、ターゲット（Ｓｉ／Ｃｒ＝５０／５０ｗｔ％とＳｉ／Ｃｒ＝８０／２０ｗｔ％）の組成に関わらず、２００Å以上の膜厚から２５Åという極めて薄い膜厚まで、膜厚とシート抵抗の線形性が維持されており、従来技術では形成できないような微細な寸法の金属薄膜抵抗体を薄い膜厚に形成できることが分かる。
【０１０２】
また、ウェハ面内６３箇所におけるシート抵抗のバラツキを示す図４を見ても、ターゲット（Ｓｉ／Ｃｒ＝５０／５０ｗｔ％とＳｉ／Ｃｒ＝８０／２０ｗｔ％）の両方とも、抵抗値のバラツキは膜厚の影響をほとんど受けておらず、抵抗値のバラツキも非常に小さく安定していることが分かる。このことから、本発明の構造を採用すれば、極めて微細な金属薄膜抵抗体パターンを金属薄膜抵抗体の膜厚に関係なく安定して形成できる。
【０１０３】
図５は、金属薄膜抵抗体用の金属薄膜を形成する前にＡｒスパッタエッチング処理を行なった場合及び行なわなかった場合のＣｒＳｉ薄膜抵抗体のシート抵抗と金属薄膜抵抗体の下地膜を形成してから経過した時間との関係を示す図であり、（Ａ）は行なった場合、（Ｂ）は行なわなかった場合を示す。図５において、縦軸はシート抵抗（Ω／?）、横軸は下地膜形成後経過時間（時間）を示す。
【０１０４】
図５のサンプルとして、下地膜としてプラズマＣＶＤ法によって２０００Åの膜厚に形成したプラズマＳｉＮ膜とプラズマＮＳＧ（non-doped silicate glass）膜の２つのシリコンウェハを準備し、これらのシリコンウェハに形成したＣｒＳｉ薄膜抵抗体を用い、ＣｒＳｉ薄膜抵抗体のシート抵抗を４端子法によって測定した。
【０１０５】
下地膜のプラズマＳｉＮ膜は、並行平板型プラズマＣＶＤ装置を用いて、温度：３６０℃、圧力：５.５Ｔｏｒｒ、ＲＦパワー：２００Ｗ、ＳｉＨ4：７０ｓｃｃｍ、Ｎ2：３５００ｓｃｃｍ、ＮＨ3：４０ｓｃｃｍの条件で形成した。
プラズマＮＳＧ膜は、並行平板型プラズマＣＶＤ装置を用いて、温度：４００℃、圧力：３.０Ｔｏｒｒ、ＲＦパワー：２５０Ｗ、ＳｉＨ4：１６ｓｃｃｍ、Ｎ2Ｏ：１０００ｓｃｃｍの条件で形成した。
【０１０６】
ＣｒＳｉ薄膜抵抗体は、マルチチャンバースパッタリング装置を用いて、Ｓｉ／Ｃｒ＝８０／２０ｗｔ％のターゲット、ＤＣパワー：０.７ＫＷ、Ａｒ：８５ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、体積時間：１３秒の条件で処理を行なうことで、１００Åの膜厚に形成した。
【０１０７】
Ａｒスパッタエッチング処理を行なったサンプルには、上記マルチチャンバースパッタリング装置を用いて、ＤＣバイアス：１２５０Ｖ、Ａｒ：２０ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、処理時間：８０秒の条件で行なった。これは、１０００℃、ウェット雰囲気で形成した熱酸化膜を２００Åだけエッチング除去するのに相当する処理である。
【０１０８】
（Ｂ）に示すように、ＣｒＳｉ薄膜の形成前にＡｒスパッタエッチング処理を行なっていない場合、下地膜の違い（ＳｉＮ膜上とＮＳＧ膜上）によりシート抵抗が大きく異なっているのが分かる。さらに、下地膜を形成してからＣｒＳｉ薄膜抵抗体を形成するまでに経過した時間の影響を大きく受けているのが分かる。
これに対し、（Ａ）に示すように、Ａｒスパッタエッチング処理を行なった場合、下地膜の種類及び経過時間ともに、ＣｒＳｉ薄膜抵抗体のシート抵抗にほとんど影響を与えていないのが分かる。
【０１０９】
このことから、Ａｒスパッタエッチング処理を行なった後、真空中で連続して金属薄膜抵抗体用の金属薄膜を形成することにより、前工程からの経過時間や製品毎に異なる下地膜の違い等によって発生する抵抗値のバラツキを大幅に改善できることが分かる。
【０１１０】
図６は、Ａｒスパッタエッチングの量とシート抵抗の関係を示す図である。縦軸はシート抵抗（Ω／?）、横軸はエッチング量（熱酸化膜エッチング量換算）（Å）を示す。図６のサンプルについて、下地膜及びＣｒＳｉ薄膜抵抗体は図５のサンプル形成と同じ条件で形成したプラズマＮＳＧ膜及びＣｒＳｉ薄膜抵抗体を用いた。なお、成膜から１週間経過したプラズマＮＳＧ膜に対してＡｒスパッタエッチングを行なった後、そのプラズマＮＳＧ膜上にＣｒＳｉ薄膜抵抗体を形成した。Ａｒスパッタエッチングの条件は、エッチング量以外は図５のサンプルと同じ条件で行なった。そして、ウェット雰囲気で形成した熱酸化膜エッチング量換算で０Å（Ａｒスパッタエッチング無し）、２５Å、５０Å、１００Å、２００Å、４００Å、１０００Åとなるように調整した。ＣｒＳｉ薄膜抵抗体のシート抵抗を４端子法によって測定した。
【０１１１】
図６の結果から、Ａｒスパッタエッチングは、ウェット雰囲気で形成した熱酸化膜エッチング量換算で２５Å以上の膜厚分だけ行なえば、ＣｒＳｉ薄膜抵抗体の抵抗値安定化の効果が得られることが分かった。なお、図６ではＡｒスパッタエッチング条件について熱酸化膜エッチング量換算で１０００Åの膜厚分だけエッチングしたものまでしかサンプルを製作していないが、熱酸化膜エッチング量換算で１０００Åよりも大きい膜厚分だけエッチングした場合であっても、金属薄膜抵抗体の形成領域に下地膜が残存しているのであれば、上記Ａｒスパッタエッチングの効果が得られるものと予想できる。
【０１１２】
さらに、Ａｒスパッタエッチング処理の効果は下地の影響のみならず、ＣｒＳｉ薄膜の抵抗値そのものの安定性にも影響を与えることが分かった。
図７は、ＣｒＳｉ薄膜を形成した後に、温度２５℃、湿度４５％の大気中に放置した時間と、形成直後のシート抵抗（Ｒ０）からのシート抵抗の変化率（ΔＲ／Ｒ０）の関係を示す図であり、縦軸はΔＲ／Ｒ０（％）、横軸は放置時間（時間）を示す。
【０１１３】
図７のサンプルについて、下地膜及びＣｒＳｉ薄膜抵抗体は図５のサンプル形成と同じ条件で形成したプラズマＮＳＧ膜及びＣｒＳｉ薄膜抵抗体を用いた。
Ａｒスパッタエッチングについては、処理を行わないもの（Ａｒエッチ無）、処理時間４０秒で熱酸化膜換算：１００Åのもの（Ａｒエッチ：１００Å）、処理時間８０秒で熱酸化膜換算：２００Åのもの（Ａｒエッチ：２００Å）の３種を準備した。
【０１１４】
Ａｒスパッタエッチング処理を行なっていないサンプル（Ａｒエッチ無）では、形成後から時間が経過すると共に抵抗値が上昇し、３００時間以上放置した場合、３％以上も抵抗値が変動しているのが分かる。
これに対し、Ａｒスパッタエッチング処理を行なったサンプル（Ａｒエッチ：１００Å、及びＡｒエッチ：２００Å）では、抵抗値の変化率は大幅に減少し、３００時間以上放置しても、形成直後のシート抵抗±１％から外れることはなかった。
さらに、Ａｒエッチ：１００ÅとＡｒエッチ：２００Åを比較すると、Ａｒスパッタエッチング量の大小の影響は小さく、わずかなエッチング量で効果があることが判明した。
【０１１５】
以上、図３から図７を参照して、下地膜のシート抵抗への影響や大気放置時間の影響に対する本発明の効果を説明したが、これらの効果は、サンプルとして使用した、ターゲットがＳｉ／Ｃｒ＝５０／５０ｗｔ％又は８０／２０ｗｔ％のＣｒＳｉ薄膜抵抗に限定されるものではない。なお、Ｓｉ／Ｃｒ＝５０／５０〜９０／１０ｗｔ％のターゲットで形成したＣｒＳｉ薄膜及びＣｒＳｉＮ膜の全てで上記と同様の効果が観察されている。
また、Ａｒスパッタエッチング方法も今回使用したＤＣバイアススパッタエッチング法に限定されるものではない。
【０１１６】
上記の製造方法の実施例では、上記工程（４）において、ＣｒＳｉ薄膜３５の形成直前にＡｒスパッタエッチング処理を行なっているが、第１接続孔１１においてバリヤメタル１９の上部の除去に起因する窪みが形成されていない場合や、その窪みが形成されていてもＣｒＳｉ薄膜抵抗体２５の抵抗値に影響が出ない場合には上記Ａｒスパッタエッチング処理を行わなくてもよい。
【０１１７】
図８に半導体装置の第１態様の他の実施例を示す。この実施例は、上記工程（４）を除いて、図２を参照して説明した製造方法の実施例と同様にして製作することができる。
図８に示した実施例では、上記Ａｒスパッタエッチング処理が行なわれなかったことにより、第１接続孔１１においてタングステン２１の上面の外周部及び第１接続孔１１の上端部にテーパー形状は形成されておらず、さらに、バリヤメタル１９上の、第１接続孔１１の内壁と第タングステン２１の間の空間に埋戻し材料も形成されていない。しかし、この実施例においても、Ａｒスパッタエッチング処理により得られる効果を除いて、図１を参照して説明した実施例と同様の効果を得ることができる。
ただし、上述したように、ＣｒＳｉ薄膜３５の形成直前にＡｒスパッタエッチング処理を行なうことによりＣｒＳｉ薄膜抵抗体２５の抵抗値の安定性を改善することができるので、Ａｒスパッタエッチング処理を行なうことが好ましい。
【０１１８】
また、上記の実施例では、第２層間絶縁膜９として、ＳＯＧ膜の形成及びエッチバック技術を用いて平坦化したものを用いているが、金属薄膜抵抗体の下地となる絶縁膜はこれに限定されるものではない。金属薄膜抵抗体の下地となる絶縁膜としては、例えば公知の技術であるＣＭＰ技術を用いて平坦化を行なった絶縁膜や、平坦化を行なっていないプラズマＣＶＤ酸化膜、ＳＯＧを塗布した後に熱処理を施して平坦化したＳＯＧ膜、ＨＤＰ（high-density-plasma）−ＣＶＤ法により形成したＣＶＤ絶縁膜をエッチバックして平坦化したものなど、他の絶縁膜であってもよい。ただし、アナログ抵抗素子の中には、ＴＣＲのみならず、ペア性や比精度も重要となるような構成で使用されている場合も多いので、特に、本発明の半導体装置を構成する金属薄膜抵抗体をアナログ抵抗素子に適用する場合には、金属薄膜抵抗体の下地となる絶縁膜は平坦化処理が施されていることが好ましい。
【０１１９】
また、上記の実施例では、第２層目金属配線パターン２７を最上層の金属配線パターンとし、ＣｒＳｉ薄膜抵抗体２５の上にパッシベーション膜２９を形成しているが、本発明はこれに限定されるものではなく、例えば第３層目金属配線パターンを形成するための層間絶縁膜など、ＣｒＳｉ薄膜抵抗体２５上の膜は、いかなる絶縁膜であってもよい。
【０１２０】
図９は、半導体装置の第１態様の他の実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１２１】
この実施例が図１を参照して説明した上記実施例を異なる点は、ＣｒＳｉ薄膜抵抗体２５の上面にＣｒＳｉＮ膜（金属窒化膜）パターン３９が形成されていることである。ＣｒＳｉ薄膜抵抗体２５とＣｒＳｉＮ膜パターン３９の間にはＣｒＳｉＯは形成されていない。
【０１２２】
図９を参照して、ＣｒＳｉ薄膜抵抗体２５の上面にＣｒＳｉＮ膜パターン３９を形成するための製造方法の実施例を説明すると、図２（ａ）から（ｅ）を参照して説明した上記工程（１）から（５）と同じ工程により、素子分離酸化膜３の形成が完了したウェハ状のシリコン基板１上に、第１層間絶縁膜５、第１層目金属配線パターン７、第２層間絶縁膜９、接続孔１１，１３、導電性プラグ１５，１７、第２層目金属配線パターン２７、埋戻し材料２３及びＣｒＳｉ薄膜を形成する。
ＣｒＳｉ薄膜の形成後、真空を破らずに連続して、ＣｒＳｉ薄膜上にＣｒＳｉＮ膜を形成する。ここでは、ＣｒＳｉ薄膜の形成で用いたＳｉ／Ｃｒ＝８０／２０ｗｔ％のＣｒＳｉターゲットを使用し、ＤＣパワー：０.７ＫＷ（キロワット）、Ａｒ＋Ｎ2（アルゴンと窒素の混合ガス）：８５ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、処理時間：６秒の条件で処理を行ない、ＣｒＳｉ薄膜上にＣｒＳｉＮ膜を約５０Åの膜厚に形成した。
【０１２３】
次に、図２（ｆ）を参照して説明した上記工程（６）と同様にして、写真製版技術及びドライエッチング技術によりＣｒＳｉＮ膜及びＣｒＳｉ薄膜をパターニングして、ＣｒＳｉＮ膜パターン３９及びＣｒＳｉ薄膜抵抗体２５からなる積層パターンを形成する。
その後、ＣｒＳｉ薄膜抵抗体２５及びＣｒＳｉＮ膜パターン３９の形成領域を含む第２層間絶縁膜９上に、パッシベーション膜２９を形成する。
【０１２４】
一般に、金属薄膜は酸素との反応性が高く、金属薄膜を大気に晒した状態で長時間放置すると抵抗値が変動してしまうことが知られている。
この実施例では、ＣｒＳｉ薄膜抵抗体２５の上面にＣｒＳｉＮ膜パターン３９を形成することにより、ＣｒＳｉ薄膜抵抗体２５の上面が大気に晒されてＣｒＳｉ薄膜抵抗体２５の抵抗値が変動するのを防止している。ここで、ＣｒＳｉ薄膜抵抗体２５を形成するためのＣｒＳｉ薄膜３５が成膜された段階で、ＣｒＳｉ薄膜３５と第１層目金属配線パターン７との電気的接続は完了しているため、ＣｒＳｉ薄膜３５上に新たな薄膜が成膜されても、特性上何ら影響を与えるものではない。
【０１２５】
図１０に、ＣｒＳｉＮ膜形成用のガスのＮ2分圧とＣｒＳｉＮ膜の抵抗率の関係を示す図であり、縦軸は抵抗率ρ（mohm・cm（ミリオーム・センチメートル））、横軸はＮ2分圧（％）を示す。ここでは、ターゲット：Ｓｉ／Ｃｒ＝５０／５０ｗｔ％、ＤＣパワー：０.７ＫＷ、Ａｒ＋Ｎ2：８５ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、処理時間：６秒の条件でＡｒ＋Ｎ2ガスのＮ2分圧を調整してＣｒＳｉＮ膜を形成した。
【０１２６】
Ｎ2分圧を１８％以上添加してリアクティブスパッタにより形成されたＣｒＳｉＮ膜は、Ｎ2を全く添加しないガスを用いた場合（Ｎ2分圧が０％）に比べて１０倍以上の高い抵抗率を示す。したがって、Ｎ2分圧を１８％以上に設定してＣｒＳｉＮ膜を成膜するようにすれば、ＣｒＳｉ薄膜抵抗体上に直接ＣｒＳｉＮ膜を形成しても、ＣｒＳｉ薄膜抵抗体全体の抵抗値はＣｒＳｉ薄膜が決定することとなり、ＣｒＳｉＮ膜は抵抗値にほとんど影響を与えない。ここで、Ｎ2分圧の上限は９０％程度である。Ｎ2分圧を９０％よりも大きく設定した場合、スパッタリング速度の大幅な低下を招き、生産効率が低下するので好ましくない。
なお、ＣｒＳｉＮ膜は、Ｎ2分圧を例えば６〜１１％程度添加してリアクティブスパッタにより形成するようにすれば、ＣｒＳｉＮ膜自体を金属薄膜抵抗体として使用することも可能である。
【０１２７】
また、上記の実施例では、ＣｒＳｉ薄膜抵抗体２５上にＣｒＳｉＮ膜パターン３９を形成しているが、ＣｒＳｉ薄膜抵抗体２５上にＣＶＤ系の絶縁膜、例えばシリコン窒化膜等を形成してもよい。しかし、一般的なマルチチャンバースパッタ装置にはＣＶＤチャンバーは接続されておらず、ＣＶＤ系の絶縁膜を真空中で連続してＣｒＳｉ薄膜抵抗体２５上に形成するためには、対応する新しい設備を購入する必要があり、製造コストに多大な影響を与えてしまう。
【０１２８】
上記実施例のように、ＣｒＳｉ薄膜抵抗体２５用のＣｒＳｉ薄膜３５上にＣｒＳｉＮ膜４３を形成する構成であれば、新しい装置を購入すること無く、既存のマルチチャンバースパッタ装置を用いてＣｒＳｉ薄膜抵抗体２５の耐酸化カバー膜となるＣｒＳｉＮ膜４３を、真空を破ること無く形成することができる。
【０１２９】
図１１は半導体装置の第２態様の一実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１３０】
シリコン基板１上に素子分離酸化膜３、第１層間絶縁膜５、第１層目金属配線パターン７、第２層間絶縁膜９、第１接続孔１１及び第２接続孔１３が形成されている。第１接続孔１１内に第１導電性プラグ１５が形成され、第２接続孔１３内に第２導電性プラグ１７が形成されている。第１導電性プラグ１５及び第２導電性プラグ１７はバリヤメタル１９とタングステン２１により形成されている。（Ａ）では、第１導電性プラグ１５及び第２導電性プラグ１７について、バリヤメタル１９及びタングステン２１を一体的に示している。
（Ｂ）及び（Ｃ）に示すように、第１接続孔１１及び第２接続孔１３において、バリヤメタル１９、タングステン２１及び第２層間絶縁膜９の上面は同じ高さに形成されている。
【０１３１】
第１導電性プラグ１５上及び第２層間絶縁膜９上にＣｒＳｉ薄膜抵抗体２３が形成されている。ＣｒＳｉ薄膜抵抗体２５の上面に保護用絶縁膜としてのＣｒＳｉＮ膜パターン３９が形成されている。ＣｒＳｉ薄膜抵抗体２５とＣｒＳｉＮ膜パターン３９の間にはＣｒＳｉＯは形成されていない。
【０１３２】
第２導電性プラグ１７上及び第２層間絶縁膜９上に第２層目金属配線パターン２７が形成されている。第２導電性プラグ１７を介して第１層目金属配線パターン７と電気的に接続されている。
ＣｒＳｉ薄膜抵抗体２５及び第２層目金属配線パターン２７の形成領域を含む第２層間絶縁膜９上にパッシベーション膜２９が形成されている。
【０１３３】
図１２は製造方法の第２局面の一実施例を説明するための工程断面図である。この実施例は図１１を参照して説明した半導体装置の実施例を製造するためのものである。図１２において、右側の破線円で囲まれた断面図は各工程での第１接続孔の状態を拡大して示すものである。図１１及び図１２を参照してこの実施例を説明する。
【０１３４】
（１）図２（ａ）を参照して説明した上記工程（１）と同じ工程により、素子分離酸化膜３が形成されたシリコン基板１上に、第１層間絶縁膜５、第１層目金属配線パターン７、第２層間絶縁膜９、第１接続孔１１及び第２接続孔１３、並びにバリヤメタル１１及びタングステン１９からなる第１導電性プラグ１５及び第２導電性プラグ１７を形成する（図１２（ａ）参照）。
【０１３５】
（２）図２（ｄ）を参照して説明した上記工程（４）と同じＡｒスパッタエッチング処理の条件で第１導電性プラグ１５及び第２導電性プラグ１７の形成領域を含んで第２層間絶縁膜９の表面に対してＡｒスパッタエッチング処理を行なう。
Ａｒスパッタエッチング処理後、真空を破らずに連続して、図２（ｅ）を参照して説明した上記工程（５）と同じ条件で、金属薄膜抵抗体用のＣｒＳｉ薄膜３５を約５０Åの膜厚に形成する。
さらに、ＣｒＳｉ薄膜３５の形成後、真空を破らずに連続して、ＣｒＳｉ薄膜３５上にＣｒＳｉＮ膜４１を形成する。ここでは、ＣｒＳｉ薄膜の形成で用いたＳｉ／Ｃｒ＝８０／２０ｗｔ％のＣｒＳｉターゲットを使用し、ＤＣパワー：０.７ＫＷ（キロワット）、Ａｒ＋Ｎ2（アルゴンと窒素の混合ガス）：８５ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、処理時間：６秒の条件で処理を行ない、ＣｒＳｉ薄膜３５上にＣｒＳｉＮ膜４１を約５０Åの膜厚に形成した（図１２（ｂ）参照）。ここではＣｒＳｉＮ膜４１を約５０Åの膜厚に形成しているが、後述する第２金属配線パターンのパターニング工程の際にＣｒＳｉ薄膜抵抗体がエッチングされないように、ＣｒＳｉＮ膜４１の厚みをさらに大きくしてもよい。
【０１３６】
（３）写真製版技術により、ＣｒＳｉＮ膜４１上に金属薄膜抵抗体の形成領域を画定するためのレジストパターン３７を形成する。例えばＲＩＥ装置を用い、レジストパターン３７をマスクにしてＣｒＳｉＮ膜４１及びＣｒＳｉ薄膜３５をパターニングし、下層側がＣｒＳｉ薄膜抵抗体２５、上層側がＣｒＳｉＮ膜パターン３９からなる積層パターンを形成する（図１２（ｃ）参照）。
【０１３７】
（４）例えばＤＣマグネトロンスパッタリング装置を用いて、ＣｒＳｉ薄膜抵抗体２５及びＣｒＳｉＮ膜パターン３９からなる積層パターンの形成領域を含んで第１層間絶縁膜５上に、ＡｌＳｉＣｕ膜からなる配線用金属膜３１を約５０００Åの膜厚に形成する。ここで、配線用金属膜３１上に、公知の技術である反射防止膜としての高融点金属膜、例えばＴｉＮ膜を真空中で連続的に形成してもよい（図１２（ｄ）参照）。
【０１３８】
（５）写真製版技術により、第２金属配線パターンの形成領域を画定するためのレジストパターン３３を配線用金属膜３１上に形成した後、ドライエッチング技術により、レジストパターン３３をマスクにして配線用金属膜３１をパターンニングして第２層目金属配線パターン２７を形成する（図１２（ｅ）参照。）。このとき、ＣｒＳｉ薄膜抵抗体２５はＣｒＳｉＮ膜４１で覆われているのでエッチングされない。
【０１３９】
（６）レジストパターン３３を除去した後、例えばプラズマＣＶＤ法により、ＣｒＳｉ薄膜抵抗体２５の形成領域を含む第２層間絶縁膜９上に、パッシベーション膜２９としてのシリコン酸化膜及びシリコン窒化膜を順次形成する。以上により、半導体装置の製造工程が完了する（図１１参照）。
【０１４０】
図１１及び図１２を参照して説明した半導体装置の第２態様の実施例及び製造方法の第２局面の実施例によれば、図１及び図２を参照して説明した実施例と同様に、第１導電性プラグ１５を介してＣｒＳｉ薄膜抵抗体２５と第１層目金属配線パターン７の電気的接続を形成するので、ＣｒＳｉ薄膜抵抗体２５をパターニングした後にウェットエッチング技術によるパターニングを行なう必要はない。さらに、ＣｒＳｉ薄膜抵抗体２５の第１導電性プラグ１５との接触面が大気に暴露されることはない。さらに、図２６を参照して説明した、配線パターン上に形成された接続孔を介して金属薄膜抵抗体と第１導電性プラグの電気的接続を形成する場合のようには金属薄膜抵抗体のステップカバレージの悪化による金属薄膜抵抗体の抵抗値変動及び電極との接触抵抗の増大もない。さらに、図２５を参照して説明した製造工程に比べて層間絶縁膜１１５の形成工程、並びに第２第２接続孔１１７及び第２第２導電性プラグ１１９を形成するための専用の工程をなくすことができる。
このように、ＣｒＳｉ薄膜抵抗体２５の膜厚に関わらず、工程数を増加させることなく、ＣｒＳｉ薄膜抵抗体２５の微細化及び抵抗値の安定化を実現することができる。
【０１４１】
さらに、第１接続孔１１及び第１導電性プラグ１５の形成領域において段差や窪みを形成することはないので、ＣｒＳｉ薄膜抵抗体２５を平坦面上に形成することができ、抵抗値が安定したＣｒＳｉ薄膜抵抗体２５を形成することができる。
さらに、図１及び図２を参照して説明した実施例と同様に、ＣｒＳｉ薄膜抵抗体２５用のＣｒＳｉ薄膜３５の成膜直前にＡｒスパッタエッチング処理を行なっているので、ＣｒＳｉ薄膜抵抗体２５の下地膜依存性の改善等の効果も得られる。
【０１４２】
図１１及び図１２を参照して説明した実施例では、ＣｒＳｉ薄膜抵抗体２５上に形成される保護用絶縁膜としてＣｒＳｉＮ膜パターン３９を備えているが、本発明の半導体装置の第２態様及び製造方法の第２局面における上記保護用絶縁膜はＣｒＳｉＮ膜に限定されるものではない。
【０１４３】
例えば図１３に示すように、ＣｒＳｉ薄膜抵抗体２５の上面に形成されたＣｒＳｉＮ膜パターン３９上にＣＶＤ系の絶縁膜パターン、例えばシリコン窒化膜パターン４３をさらに備え、ＣｒＳｉＮ膜パターン３９及びシリコン窒化膜パターン４３を保護用絶縁膜として用いるようにしてもよい。
【０１４４】
シリコン窒化膜パターン４３の形成方法を説明すると、図１２（ｂ）を参照して説明した上記工程（２）でＣｒＳｉＮ膜４１を形成した後、ＣＶＤ法によりＣｒＳｉＮ膜４１上にシリコン窒化膜を２０００Åの膜厚に形成し、ＣｒＳｉ薄膜抵抗体のパターニングの際に、シリコン窒化膜、ＣｒＳｉＮ膜及びＣｒＳｉ薄膜をパターニングすることにより、下層側から順にＣｒＳｉ薄膜抵抗体２５、ＣｒＳｉＮ膜パターン３９、シリコン窒化膜パターン４３からなる積層パターンを形成することができる。シリコン窒化膜パターン４３の存在により、第２層目金属配線パターン２７のパターニングの際にＣｒＳｉ薄膜抵抗体２５がエッチングされるのを防止することができる。
【０１４５】
シリコン窒化膜パターン４３用のシリコン窒化膜の形成は、ＣｒＳｉＮ膜４１用のＣｒＳｉＮ膜を形成した後、真空中で連続して形成してもよいし、また、ＣｒＳｉＮ膜４１用のＣｒＳｉＮ膜を形成した後、真空状態を破ってウェハをここで、また、上記の実施例では、ＣｒＳｉ薄膜抵抗体２５上にＣｒＳｉＮ膜パターン３９をＣＶＤチャンバーに移動させてシリコン窒化膜パターン４３用のシリコン窒化膜を形成してもよい。ＣｒＳｉＮ膜４１用のＣｒＳｉＮ膜を形成した後に真空状態を破っても、ＣｒＳｉ薄膜抵抗体２５用のＣｒＳｉ薄膜はＣｒＳｉＮ膜で覆われているので酸化されることはない。また、ＣｒＳｉＮ膜パターン３９上に形成される絶縁膜はシリコン窒化膜に限定されるものではなく、他の絶縁膜、例えばシリコン酸化膜などであってもよい。
【０１４６】
また、図１４に示すように、上記保護用絶縁膜は、ＣｒＳｉＮ膜４１を含んでおらず、ＣｒＳｉ薄膜抵抗体２５の上面に形成された絶縁膜パターン、例えばシリコン窒化膜パターン４３のみから形成されるものであってもよい。シリコン窒化膜パターン４３の形成方法を簡単に説明すると、図１２（ｂ）を参照して説明した上記工程（２）でＣｒＳｉ薄膜３５を形成した後、ＣｒＳｉＮ膜４１を形成せずに、ＣｒＳｉ薄膜３５上にシリコン窒化膜を形成し、シリコン窒化膜及びＣｒＳｉ薄膜をパターニングする。これにより、ＣｒＳｉ薄膜抵抗体２５及びシリコン窒化膜パターン４３からなる積層パターンを形成することができる。
【０１４７】
図１から図１３を参照して説明した上記の実施例では、金属配線として２層の金属配線パターンを備えた半導体装置に本発明を適用しているが、本発明はこれに限定されるものではなく、３層以上の多層金属配線構造の半導体装置に本発明を適用することもできる。その場合、金属薄膜抵抗体と同じ層に形成される金属配線パターンは何層目の金属配線パターンであってもよい。
多層金属配線構造の半導体装置に本発明を適用する場合、金属薄膜抵抗体と同じ層に形成される金属配線パターンが最上層の配線パターンであるようにすれば、例えば金属薄膜抵抗体のレイアウト変更を金属薄膜抵抗体及び最上層の配線パターンのレイアウト変更により実現できるなど、設計の自由度を向上させることができる。
また、最上層の配線パターンと同じ層に金属薄膜抵抗体を配置することにより、金属薄膜抵抗体の上層には絶縁性材料からなる最終保護膜が形成され、金属薄膜抵抗体の上層に最終保護膜以外の絶縁膜も形成されている場合に比べて金属薄膜抵抗体上の絶縁性材料の膜厚を薄くして膜厚ばらつきを小さくすることができる。これにより、金属薄膜抵抗体にレーザーを照射してトリミング処理を施す際に、金属薄膜抵抗体上の絶縁性材料でのレーザーの干渉のばらつきを小さくして金属薄膜抵抗体に与えられるレーザーエネルギーのばらつきを小さくすることができ、トリミングの正確性を向上させることができる。さらに、トリミング処理時のレーザー照射に起因する金属薄膜抵抗体の温度上昇などに対して放熱能力を向上させることができる。
【０１４８】
また、上記の実施例では、第１層目金属配線パターン７としてＡｌＳｉＣｕ膜からなるものを用いているが、本発明はこれに限定されるものではない。例えば金属配線パターンとして上面に高融点金属膜が形成されているものを用いてもよい。また、金属配線パターンはＡｌ系合金を含むものに限定されるものではなく、いわゆるダマシン法により形成されたＣｕ配線など、他の金属材料からなる配線パターンであってもよい。
【０１４９】
また、上記の実施例では、ＣｒＳｉ薄膜抵抗体２５の電位をとるための配線パターンとして第１層目金属配線パターン７を用いているが、第１層目金属配線パターン７に替えて、ポリシリコンパターンや、シリコン基板又はエピタキシャル成長層などに形成された不純物拡散層を用いることもできる。
例えば本発明の半導体装置の第１態様を例に挙げて説明すると、図１５に示すように素子分離酸化膜３上に形成されたポリシリコンパターン４５を用いてもよいし、図１６に示すようにシリコン基板１に形成された不純物拡散層４７を用いてもよい。このように、金属薄膜抵抗体の電位をとるための配線パターンとしてポリシリコンパターンや不純物拡散層を用いる構成は、図１５及び図１６に示した構成に限定されるものではなく、本発明の半導体装置のすべての態様及び製造方法のすべての局面に適用することができる。
【０１５０】
図１から図１６に示した上記の実施例及びサンプルでは、金属薄膜抵抗体の材料としてＣｒＳｉを用いた例を示しているが、本発明はこれに限定されるものではなく、金属薄膜抵抗体の材料としては、例えばＮｉＣｒ、ＴａＮ、ＣｒＳｉ2、ＣｒＳｉＮ、ＣｒＳｉ、ＣｒＳｉ０など、他の材料を用いてもよい。
また、上記の実施例では、第１導電性プラグ１５及び第２導電性プラグ１７として、チタンからなるバリヤメタル１９及びタングステン２１からなるものを用いているが、本発明において第１導電性プラグ及び第２導電性プラグはこれに限定されるものではない。例えば、第１導電性材料（バリヤメタル）としてチタン以外の材料、ＴｉＷ、ＴｉＮ、Ｗ、ＷＳｉなどを用いることができる。また、第２導電性材料としてタングステン以外の材料、Ｃｕ、Ａｌ、ＷＳｉなどを用いることができる。ただし、第１導電性材料及び第２導電性材料はここに挙げた材料に限定されるものではない。また、第１導電性プラグ及び第２導電性プラグはバリヤメタルを備えていない構造であってもよい。
【０１５１】
本発明の半導体装置を構成する金属薄膜抵抗体、及び本発明の製造方法により形成された金属薄膜抵抗体は、例えばアナログ回路を備えた半導体装置に適用することができる。以下に、本発明にかかる金属薄膜抵抗体を備えたアナログ回路を備えた半導体装置の実施例について説明する。
【０１５２】
図１７はアナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源５１からの電源を負荷５３に安定して供給すべく、定電圧発生回路５５が設けられている。定電圧発生回路５５は、直流電源５１が接続される入力端子（Ｖbat）５７、基準電圧発生回路（Ｖref）５９、演算増幅器（比較回路）６１、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）６３、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖout）６５を備えている。
【０１５３】
定電圧発生回路５５の演算増幅器６１では、出力端子がＰＭＯＳ６３のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路５９から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖrefに等しくなるように制御される。
【０１５４】
図１８は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路６７において、６１は演算増幅器で、その反転入力端子（−）に基準電圧発生回路５９が接続され、基準電圧Ｖrefが印加される。入力端子（Ｖsens）６９から入力される測定すべき端子の電圧が分割抵抗素子Ｒ１とＲ２によって分割されて演算増幅器６１の非反転入力端子（＋）に入力される。演算増幅器６１の出力は出力端子（Ｖout）７１を介して外部に出力される。
【０１５５】
電圧検出回路６７では、測定すべき端子の電圧が高く、分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖrefよりも高いときは演算増幅器６１の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖref以下になってくると演算増幅器６１の出力がＬレベルになる。
【０１５６】
一般に、図１７に示した定電圧発生回路や図１８に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖrefが変動するので、その変動に対応すべく、分割抵抗素子としてヒューズ素子の切断により抵抗値を調整可能な抵抗素子回路（分割抵抗回路と称す）を用いて、分割抵抗素子の抵抗値を調整している。
【０１５７】
図１９は、本発明の金属薄膜抵抗体が適用される分割抵抗回路の一例を示す回路図である。
図２０及び図２１は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図２０はヒューズ素子部分のレイアウト例を示し、図２１は抵抗素子部分のレイアウト例を示す。
【０１５８】
図１９に示すように、抵抗素子Ｒbottom、ｍ＋１個（ｍは正の整数）の抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗素子Ｒtopが直列に接続されている。抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗素子に対応してヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。
【０１５９】
図２０に示すように、ヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍは、例えばシート抵抗が２０Ω〜４０Ωのポリシリコンパターンにより形成されている。
抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗素子Ｒbottom側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子ＲＴｎの抵抗値は、抵抗素子ＲＴ０の抵抗値を単位値とし、その単位値の２ｎ倍である。
【０１６０】
例えば、図２１に示すように、ＣｒＳｉ薄膜からなるＣｒＳｉ薄膜抵抗体２５を用い、抵抗素子ＲＴ０を１本のＣｒＳｉ薄膜抵抗体２５を単位抵抗とし、抵抗素子ＲＴｎを２ｎ本のＣｒＳｉ薄膜抵抗体２５により構成する。ＣｒＳｉ薄膜抵抗体２５は、例えば図１、図８、図９、図１１、図１３、図１４、図１５又は図１６に示したものが用いられる。
図２０及び図２１において、符号Ａ−Ａ間、符号Ｂ−Ｂ間、符号Ｃ−Ｃ間、符号Ｄ−Ｄ、符号Ｅ−Ｅ、符号Ｆ−Ｆ及び符号Ｇ−Ｇ間はそれぞれ金属配線パターン７２により電気的に接続されている。
【０１６１】
このように、抵抗素子の比の精度が重視される分割抵抗回路では、製造工程での作り込み精度を上げるために、一対の抵抗素子及びヒューズ素子からなる単位抵抗素子が直列に接続されて梯子状に配置されている。
このような分割抵抗回路では、任意のヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
【０１６２】
本発明の半導体装置を構成する金属薄膜抵抗体では、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができるので、図１９に示した分割抵抗回路の形成面積の縮小化及び出力電圧の精度の向上を図ることができる。
【０１６３】
図１９に示した分割抵抗回路を図１７に示した定電圧発生回路の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒbottom端を接地し、抵抗素子Ｒtop端をＰＭＯＳ７１のドレインに接続する。さらに、抵抗素子Ｒbottom、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒtop、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器６１の非反転入力端子に接続する。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、定電圧発生回路５５の出力電圧の安定性を向上させることができる。さらに、分割抵抗回路の形成面積の縮小化により、定電圧発生回路５５の形成面積の縮小化を実現できる。
【０１６４】
また、図１９に示した分割抵抗回路を図１８に示した電圧検出回路の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒbottom端を接地し、抵抗素子Ｒtop端を入力端子７７に接続する。さらに、抵抗素子Ｒbottom、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒtop、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器６１の非反転入力端子に接続する。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、電圧検出回路６７の電圧検出能力の精度を向上させることができる。さらに、分割抵抗回路の形成面積の縮小化により、電圧検出回路６７の形成面積の縮小化を実現できる。
【０１６５】
ただし、本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路が適用される半導体装置は、定電圧発生回路を備えた半導体装置及び電圧検出回路を備えた半導体装置に限定されるものではなく、分割抵抗回路を備えた半導体装置であれば適用することができる。
また、本発明を構成する金属薄膜抵抗体が適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、金属薄膜抵抗体を備えた半導体装置であれば、本発明を適用することができる。例えば、本発明を構成する金属薄膜抵抗体は、抵抗体自体にレーザー光を照射して切断又は変質させて抵抗値を調整するための抵抗体として用いることもできる。
【０１６６】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【０１６７】
【図１】半導体装置の第１態様の一実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。
【図２】製造方法の第１局面の一実施例を説明するための工程断面図である。
【図３】本発明により形成した金属薄膜抵抗体のシート抵抗と膜厚との関係を示す図であり、縦軸はシート抵抗（Ω／?）、横軸はＣｒＳｉ膜厚（Å）を示す。
【図４】本発明により形成した金属薄膜抵抗体のシート抵抗のウェハ面内の６３箇所での測定結果の標準偏差（σ）を平均値（ＡＶＥ）で割った値（σ／ＡＶＥ）と膜厚との関係を示す図であり、縦軸はσ／ＡＶＥ（％）、横軸はＣｒＳｉ膜厚（Å）を示す。
【図５】金属薄膜抵抗体用の金属薄膜を形成する前にＡｒスパッタエッチング処理を行なった場合及び行なわなかった場合のＣｒＳｉ薄膜抵抗体のシート抵抗と金属薄膜抵抗体の下地膜を形成してから経過した時間との関係を示す図であり、（Ａ）は行なった場合、（Ｂ）は行なわなかった場合を示し、縦軸はシート抵抗（Ω／?）、横軸は下地膜形成後経過時間（時間）を示す。
【図６】Ａｒスパッタエッチングの量とシート抵抗の関係を示す図であり、縦軸はシート抵抗（Ω／?）、横軸はエッチング量（熱酸化膜エッチング量換算）（Å）を示す。
【図７】金属薄膜抵抗体用のＣｒＳｉ薄膜を形成した後に、温度２５℃、湿度４５％の大気中に放置した時間と、形成直後のシート抵抗からのシート抵抗の変化率（ΔＲ／Ｒ０）の関係を示す図であり、縦軸はΔＲ／Ｒ０（％）、横軸は放置時間（時間）を示す。
【図８】半導体装置の第１態様の他の実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。
【図９】半導体装置の第１態様のさらに他の実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。
【図１０】ＣｒＳｉＮ膜形成用のガスのＮ2分圧とＣｒＳｉＮ膜の抵抗率の関係を示す図であり、縦軸は抵抗率ρ（mohm・cm）、横軸はＮ2分圧（％）を示す。
【図１１】半導体装置の第２態様の一実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。
【図１２】製造方法の第２局面の一実施例を説明するための工程断面図である。
【図１３】半導体装置の第２態様の他の実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。
【図１４】半導体装置の第２態様のさらに他の実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。
【図１５】半導体装置の第１態様のさらに他の実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。
【図１６】半導体装置の第１態様のさらに他の実施例を示す図であり、（Ａ）は断面図、（Ｂ）は第１接続孔近傍を拡大して示す断面図、（Ｃ）は第２接続孔近傍を拡大して示す断面図である。
【図１７】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１８】アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１９】アナログ回路である分割抵抗回路を備えた半導体装置の一実施例を示す回路図である。
【図２０】分割抵抗回路のヒューズ素子部分のレイアウト例を示すレイアウト図である。
【図２１】分割抵抗回路の金属薄膜抵抗体部分のレイアウト例を示すレイアウト図である。
【図２２】従来の製造方法の一例を説明するための工程断面図である。
【図２３】従来の製造方法の他の例を説明するための工程断面図である。
【図２４】従来の製造方法のさらに他の例を説明するための工程断面図である。
【図２５】従来の製造方法のさらに他の例を説明するための工程断面図である。
【図２６】従来の製造方法のさらに他の例を説明するための工程断面図である。
【符号の説明】
【０１６８】
１      シリコン基板
３      素子分離酸化膜
５      第１層間絶縁膜
７      第１層目金属配線パターン
９      第２層間絶縁膜
１１      第１接続孔
１３      第２接続孔
１５      第１導電性プラグ
１７      第２導電性プラグ
１９      バリヤメタル
２１      タングステン
２３      埋戻し材料
２５      ＣｒＳｉ薄膜抵抗体
２７      第２層目金属配線パターン
２９      パッシベーション膜
３１      第２層目金属配線パターン用の金属膜
３３      レジストパターン
３５      ＣｒＳｉ薄膜抵抗体用のＣｒＳｉ薄膜
３７      レジストパターン
３９      ＣｒＳｉＮ膜パターン
４１      ＣｒＳｉＮ膜
４３      シリコン窒化膜パターン
４５      ポリシリコンパターン
４７      不純物拡散層
５１      直流電源
５３      負荷
５５      定電圧発生回路
５７      入力端子
５９      基準電圧発生回路
６１      演算増幅器
６３      ＰチャネルＭＯＳトランジスタ
６５      出力端子
６７      電圧検出回路
６９      入力端子
７１      出力端子
７２      配線パターン
Ｒ１，Ｒ２    分割抵抗素子
Ｒbottom，ＲＴ０，ＲＴ１，…，ＲＴｍ，Ｒtop    抵抗素子
ＲＬ０，ＲＬ１，…，ＲＬｍ    ヒューズ素子
ＮｏｄｅＬ，ＮｏｄｅＭ    端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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