(57)【要約】【課題】  ディレイ・フリー・ループを解消し、アナログイコライザと同様な制御特性を有するディジタルイコライザを実現する。【解決手段】  カット用並列加算型フィルタ１およびブースト用並列加算型フィルタ２が縦続接続される。カット用バンドパスフィルタ５ａ〜５ｄは、それぞれ、複数のブースト用バンドパスフィルタBPF９ａ〜９ｄと対応し、対応するものを前提構成とする。入力wnに係数βを乗算する係数乗算器２１の出力である直接入力は、フィードフォワードパスと加算器２５に出力される。フィードバックパスは、加算器２５において、減算器２４ｃの出力であるこのカット用バンドパスフィルタ１の出力w2nと上述した直接入力の出力とを加算した信号を入力する。フィードフォワードパスの出力とフィードバックパスの出力とが減算器２４ｃに出力される。【選択図】  図１
2005204202.tif 000002
【特許請求の範囲】
【請求項１】
カット用フィルタとカット用係数乗算器が縦続接続されたフィードバックパス、あるいは、複数のカット用フィルタにそれぞれカット用係数乗算器が縦続接続されたものが並列加算されたフィードバックパスを有し、入力から前記フィードバックパスの出力をカット用減算器により減算して出力とする、カット用フィードバック型フィルタと、
ブースト用フィルタに係数を乗算するブースト用係数乗算器が縦続接続されたフィードフォワードパス、あるいは、複数のブースト用フィルタに係数を乗算するブースト用係数乗算器が縦続接続されたものが並列加算されたフィードフォワードパスを有し、入力と前記フィードフォワードパスの出力とをブースト用加算器により加算して出力とする、ブースト用フィードフォワード型フィルタとが縦続接続され、
前記１または複数のカット用係数乗算器はそれぞれカットの非動作時にゲインが0にされ、前記１または複数のブースト用係数乗算器はそれぞれブーストの非動作時にゲインが0にされるディジタルイコライザであって、
１または複数の前記カット用フィルタは、それぞれ、前記１または複数のブースト用フィルタに対応し、対応するものを前提構成として、ディレイ手段を含んでいないディレイ・フリー・ループを構成していたフィードバックパスを、前記ディレイ手段を含んでいるフィードバックパスに変更するとともに、前記カット用減算器に後置されて補正係数を乗算する補正係数乗算器を配置して、前記カット用フィードバック型フィルタの出力とすることにより等価的に置き換えられた構成とする、
ことを特徴とするディジタルイコライザ。
【請求項２】
カット用減算器と補正係数乗算器とブースト用加算器が縦続接続され、カット用またはブースト用に用いられる１または複数の共通コアフィルタを有するディジタルイコライザであって、
前記１または複数の共通コアフィルタは、それぞれ、フィードフォワードパスの出力とフィードバックパスの出力とが減算器に減算入力されるものであり、
前記１または複数の共通コアフィルタにそれぞれ対応して設けられる、１または複数の係数乗算器、１または複数の加算器、１または複数のカット用係数乗算器、および、１または複数のブースト用係数乗算器を有し、
前記１または複数の係数乗算器は、前記補正係数乗算器の出力を入力し、それぞれの係数を乗算して前記１または複数の加算器および前記共通コアフィルタのフィードフォワードパスに出力するものであり、
前記１または複数の加算器は、前記１または複数の共通コアフィルタの減算器の出力と前記１または複数の係数乗算器の出力とをそれぞれ加算して、前記１または複数の共通コアフィルタのフィードバックパスおよび前記１または複数のブースト用係数乗算器に出力するものであり、
前記１または複数のカット用係数乗算器は、それぞれ、前記１または複数の共通コアフィルタの減算器の出力を入力してカット用係数を乗算し前記カット用減算器に減算出力するものであり、
前記１または複数のブースト用係数乗算器は、それぞれ、前記１または複数の加算器の出力にブースト用係数を乗算し前記ブースト用加算器に加算出力するものであり、
前記１または複数のカット用係数乗算器はそれぞれカットの非動作時にゲインが0にされ、前記１または複数のブースト用係数乗算器はそれぞれブーストの非動作時にゲインが0にされ、
前記調整用係数乗算器は、前記ブースト動作時と前記カット動作時とのゲイン差を補正する、
ことを特徴とするディジタルイコライザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログフィルタを用いたイコライザの制御特性を、ディジタルフィルタで実現する技術に関するものである。
【背景技術】
【０００２】
オーディオミキサにおいてオーディオ信号の周波数スペクトルを変化させたり、電子音楽装置において楽音信号の音色を加工したりするための装置として、パラメトリック・イコライザが知られている。例えば、任意に複数個の中心周波数を設定し、中心周波数毎に独立して、ブーストまたはカット特性のゲインやQ値（中心周波数を中心とした帯域幅を決定する値）などのパラメータを制御する。
このようなパラメトリック・イコライザは、もともと、アナログフィルタで実現されていた。しかし、最近では、アナログフィルタがディジタルフィルタに置き換えられるようになっている。
ディジタルフィルタは、非線形歪みがなく、また、特性が安定している。しかし、フィルタの構成方法がアナログフィルタの場合とは異なることから、同様な制御特性にならない。その結果、ディジタルイコライザを通したオーディオ信号の音質は、従来のアナログイコライザとは異なったものとなる。
そこで、最近では、往時のアナログイコライザをディジタルイコライザで再現する試みがなされている。
【０００３】
図４は、従来の典型的なディジタルイコライザのブロック構成図である。
図４（ａ）において、４１は直列乗算型ディジタルイコライザである。入力xnに対し、４個のバンドパスフィルタが縦続接続されている。各バンドパスフィルタの伝達関数をBQ1（z）〜BQ4（z）としたとき、全体としての伝達関数Htotal（z）は図示の通りである。
しかし、このイコライザは、例えば、２つのバンドパスフィルタの中心周波数を近接させてブースト（boost）（中心周波数においてピークとなる特性）した場合に、２つのピーク間の谷間が浅くなり、ピークの分離性が低くなる傾向がある。従って、パラメトリック・イコライザに必要な、ピーク間に深い谷間を持った鋭いピーク特性を得るのが困難である。
【０００４】
図４（ｂ）において、４２は並列加算型ディジタルイコライザ（ブースト/カット）である。図示の例では、２個のバンドパスフィルタ４３ａ，４３ｂの出力は、加算器１１および加算器８によって、入力された原信号xnと加算（ブースト特性）または減算（カット特性）される。
各バンドパスフィルタ４３ａ，４３ｂの伝達関数をBPF1(z)，BPF2(z)としたとき、全体としての伝達関数Htotal（z）は図示の通りである。
このフィルタ構成では、ブースト特性のときはよいが、カット（cut）（中心周波数においてディップとなる特性）のときは、２つのバンドパスフィルタの中心周波数が近接するにつれて、ディップ間の分離性が悪化し、本来あるべき特性、即ち各中心周波数でそれぞれ明確なディップ特性を得ることができない。
【０００５】
そこで、カット特性に関しては、従来のアナログフィルタで典型的な構成であるフィードバック構成を用いる。
図４（ｃ）において、４４は並列加算帰還型ディジタルイコライザ（カット特性）であって、図示の例では、入力xnに対し、フィードバックパスにある２個のバンドパスフィルタ４５ａ，４５ｂの出力が、加算器７および減算器３によって減算される。
各バンドパスフィルタの伝達関数をBPF1（z），BPF2（z）としたとき、全体としての伝達関数Htotal(z)は図示の通りである。
【０００６】
しかし、バンドパスフィルタの伝達関数には、一般に、遅延を伴わない定数項がある。フィードバックパスに、このようなバンドパスフィルタを用いると、いわゆるディレイ・フリー・ループが生じるという問題がある。
そのため、特許文献１においては、ローパスフィルタのフィードバックループ内に、伝達関数（ｚ-1）を挿入することが開示されている。しかし、周波数特性が変化してしまう。
特許文献１においては、元々、伝達関数内にある伝達関数（ｚ-1）（１サンプル遅延）を通る信号点からフィードバックをかけるように構成を変換することも開示されている。しかし、必ずしも等価な構成に変換できるとは限らない。
【０００７】
図５，図６は、先行技術としての、フィードバックパスにIIRフィルタ（Infinite Impulse Response）を有したディジタルフィルタの説明図である。
まず、フィードバックパスにIIRフィルタ５２を有した帰還型ディジタルフィルタ５１において、ディレイ・フリー・ループを解消する手法について説明する。
この手法は、本出願人が、先願である特願2003-190276号の明細書で説明したものである。
本願の発明では、この手法を応用してディジタルイコライザを構成している。
【０００８】
図５（ａ）において、３は減算器、２４は加算器、５３，５４，５５，２７，２９，２１は係数乗算器、２２，２３，２６，２８は伝達関数がz-1であるディレイ手段である。
減算器３は、入力xnからIIRフィルタ５２の出力を減算してynを出力する。
図示のIIRフィルタ５２は、BiQuadフィルタである。その伝達関数の一般式は、伝達関数（z-1）の２次多項式の比として表される。加算器２４に、直接入力パス、フィードフォワードパスの出力、および、フィードバックパスの出力が加算される。
【０００９】
直接入力パスは、出力ynを入力し、係数b0を乗算して加算器２４に出力する係数乗算器５３を有する。
フィードフォワードパスは、出力ynを入力し、伝達関数がｚ-1であるディレイ手段２２，２３の縦続接続構成と、その１，２段目の出力に、係数b1，b2を乗算して加算器２４に出力する係数乗算器５４，５５を有している。
フィードバックパスは、加算器２４の出力y'nを入力し、伝達関数がｚ-1であるディレイ手段２６，２８の縦続接続構成と、その１，２段目の出力に、係数a1，a2を乗算して加算器２４に出力する係数乗算器２７，２９を有している。
係数乗算器２１は、加算器２４の出力y'nに係数βを乗算してIIRフィルタ５２の出力としている。
【００１０】
図５（ａ）に示すディジタルフィルタ５１は、減算器３，係数乗算器５３，加算器２４，係数乗算器２１からなる、ディレイ・フリー・ループを有している。
すなわち、出力ynを求めるには出力y'nを求める必要がある。しかし、出力y'nを求めるには、出力ynの値を得ていなければならないから、単純には出力を得られない。
そこで、図５（ａ）に示したブロック構成から、図５（ｂ），図５（ｃ），図６（ａ）〜図６（ｄ）までの等価変換を行うことにより、最終的に、ディレイ・フリー・ループのないディジタルフィルタ５１を構成している。
図中、同一の部分には同じ符号を付して説明を省略している。
【００１１】
図５（ｂ）に示したブロック構成図は、図５（ａ）に示した直接入力パスの係数乗算器５３の出力を、IIRフィルタ出力y'nへの寄与分と、フィードバックパス入力への寄与分とに分離したものである。
その結果、係数乗算器５３は、係数乗算器５３ａ，５３ｂに２分割され、加算器２４は、加算器２４ａ，２４ｂ，２４ｃに分化される。従って、ディレイ・フリー・ループは、係数乗算器５３ａ，加算器２４ｂ，係数乗算器２１および減算器３により構成される。
図５（ｃ）は、図５（ｂ）を単に書き直したブロック構成図である。
【００１２】
図６（ａ）は、図５（ｃ）に示したディレイ・フリー・ループの部分のみを取り出した説明図である。
図６（ｂ）は、図６（ａ）において、係数乗算器２１の出力を、係数乗算器５３ｂからの寄与分と、加算器２４ａからの寄与分とに分離したものである。
その結果、係数乗算器２１は係数乗算器２１ａ，２１ｂに２分割され、減算器３に加算器２４ｂが接続される。
減算器３は、入力xnから係数乗算器２１ｂの出力を減算する。加算器２４ｂは、減算器３の出力から、出力ynを係数乗算器５３ａ，２１ａで乗算した信号を減算して、出力ynを出力する。
その結果、フィードバックループは、係数がb0の係数乗算器５３ａと係数がβの係数乗算器２１ａと加算器２４ｂのみとなる。
【００１３】
図６（ｃ）は、図６（ｂ）に示したフィードバックループを、フィードバックの一般公式に従って、フィードバックループのない構成に等価変換した構成である。
すなわち、係数乗算器４において、減算器３の出力に、係数1/(1+b0・β)を乗算すれば出力ynとなる。
上述した変換の結果、図５（ａ）に示したディジタルフィルタ５１は、図６（ｄ）に示した、ディレイ・フリー・ループの解消されたディジタルフィルタ５１となる。上述した等価変換により、同一の周波数特性が得られる。
【００１４】
図６（ｄ）に示すディジタルフィルタ５１において、減算器３は、入力xnからフィードバックパスにあるIIRフィルタ５６の出力を減算した減算値を出力する。係数乗算器４は、減算値に係数1/(1+b0・β)を乗算して出力ynを出力する。
IIRフィルタ５６において、直接入力パスは、出力ynを入力し、係数b0を乗算して加算器２４ｃに出力する係数乗算器５３ａを有している。
フィードフォワードパスは、出力ynを入力し、ディレイ手段２２，２３の縦続接続構成と、１，２段目の出力に、それぞれ係数b1，b2を乗算して加算器２４ａに出力する係数乗算器５４，５５を有している。
フィードバックパスは、加算器２４ａの出力y'nと上述した係数乗算器５３ａの出力とを加算する加算器２４ｃと、ディレイ手段２６，２８の縦続接続構成と、ディレイ手段の１，２段目の出力に、それぞれ、係数a1，a2を乗算して加算器２４ａに出力する係数乗算器２７，２９を有している。
係数乗算器２１ｂは、加算器２４ａの出力y'nに係数βを乗算してIIRフィルタ５６の出力としている。
【００１５】
【特許文献１】特開平３−１２４１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、ディレイ・フリー・ループを解消することにより、アナログイコライザと同様な制御特性を有するディジタルイコライザを提供することを目的とするものである。
【課題を解決するための手段】
【００１７】
本発明は、請求項１に記載の発明においては、カット用フィードバック型フィルタと、ブースト用フィードフォワード型フィルタとが縦続接続されるディジタルイコライザであって、１または複数のカット用フィルタは、それぞれ、前記１または複数のブースト用フィルタに対応し、対応するものを前提構成として、ディレイ手段を含んでいないディレイ・フリー・ループを構成していたフィードバックパスを、前記ディレイ手段を含んでいるフィードバックパスに変更するとともに、前記カット用減算器に後置されて補正係数を乗算する補正係数乗算器を配置して、前記カット用フィードバック型フィルタの出力とすることにより等価的に置き換えられた構成とするものである。
従って、カット用フィルタのディレイ・フリー・ループが解消され、アナログイコライザの特性と同様の制御特性を有するディジタルイコライザが実現される。
上述した１または複数のブースト用フィルタの具体例としては、それぞれ、係数が乗算された直接入力から、フィードフォワードパスの係数乗算出力とフィードバックパスの係数乗算出力が減算器で減算される構成を用いる。
上述した１または複数のカット用フィルタの具体例としては、それぞれ、上述した１または複数のブースト用フィルタと対応し、対応するものを前提構成として、係数乗算された直接入力を、減算器に入力する代わりに減算器の出力と加算してフィードバックパスに入力するように変更した構成とすればよい。
【００１８】
本発明は、請求項２に記載の発明においては、カット用減算器と補正係数乗算器とブースト用加算器が縦続接続され、カット用またはブースト用に用いられる１または複数の共通コアフィルタを有するディジタルイコライザであって、前記１または複数の共通コアフィルタは、それぞれ、フィードフォワードパスの出力とフィードバックパスの出力とが減算器に減算入力されるものであり、前記１または複数の係数乗算器は、前記補正係数乗算器の出力を入力し、それぞれの係数を乗算して前記１または複数の加算器および前記共通コアフィルタのフィードフォワードパスに出力するものであり、前記１または複数の加算器は、前記１または複数の共通コアフィルタの減算器の出力と前記１または複数の係数乗算器の出力とをそれぞれ加算して、前記１または複数の共通コアフィルタのフィードバックパスおよび前記１または複数のブースト用係数乗算器に出力するものであり、前記１または複数のカット用係数乗算器は、それぞれ、前記１または複数の共通コアフィルタの減算器の出力を入力してカット用係数を乗算し前記カット用減算器に減算出力するものであり、前記１または複数のブースト用係数乗算器は、それぞれ、前記１または複数の加算器の出力にブースト用係数を乗算し前記ブースト用加算器に加算出力するものであり、前記１または複数のカット用係数乗算器はそれぞれカットの非動作時にゲインが0にされ、前記１または複数のブースト用係数乗算器はそれぞれブーストの非動作時にゲインが0にされ、前記調整用係数乗算器は、前記ブースト動作時と前記カット動作時とのゲイン差を補正するものである。
従って、カット用フィルタのディレイ・フリー・ループが解消され、アナログイコライザの特性と同様の制御特性を有するディジタルイコライザが実現される。
ブースト用とカット用とでフィルタが共通コアフィルタで共通化されているので、請求項１に記載のディジタルイコライザに比べて、ブロック構成が小さくなる。その結果、ディジタルイコライザをプログラムで実現する場合に、計算ステップ数が少なくなる。
【発明の効果】
【００１９】
本発明によれば、設計手法の確立した典型的なIIRフィルタをフィードバックパスに用いることができるとともに、ディレイ・フリー・ループが解消された構成であるので、アナログイコライザの特性制御と同様に容易にイコライザの特性制御ができるディジタルイコライザを実現できるという効果がある。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明の第１の実施の形態のブロック構成図である。
図中、図５，図６と同様な部分には同じ符号を付している。
図１（ａ）に示すように、本発明の第１の実施の形態のディジタルイコライザは、カット用並列加算型フィルタ１およびブースト用並列加算型フィルタ２が縦続接続されたものである。
カット用並列加算型フィルタ１は、この出力wnを入力とする複数のカット用バンドパスフィルタBPFcut５ａ〜BPFcut５ｄと、これらの出力に係数を乗算する複数のカット用係数乗算器６ａ〜６ｄと、これらの出力を加算するカット用並列加算器７と、この出力をディジタルイコライザの入力xnから減算するカット用減算器３と、この出力に補正係数を乗算し、カット用並列加算型フィルタ１の出力wnとする補正係数乗算器４を有している。
一方、ブースト用並列加算型フィルタ２は、上述したカット用並列加算型フィルタ１の出力wnを入力する複数のブースト用バンドパスフィルタBPF９ａ〜BPF９ｄと、これらの出力に係数を乗算する複数のブースト用係数乗算器１０ａ〜１０ｄと、これらの出力を加算するブースト用並列加算器１１と、上述したカット用並列加算型フィルタ１の出力wnとこのブースト用並列加算器１１の出力とを加算して、ディジタルイコライザの出力ynとするブースト用加算器８を有している。
【００２１】
図１（ｂ）は、図１（ａ）に示したブースト用バンドパスフィルタBPF９ａ〜９ｄの内の１つの構成図である。
入力wnに係数βを乗算する係数乗算器２１の出力（直接入力）からフィードフォワードパスの出力とフィードバックパスの出力とが減算器２４ｃで減算される。
図示の例では、フィードフォワードパスは、係数乗算器２１の出力を入力し、伝達関数がｚ-1であるディレイ手段２２，２３の縦続接続構成を有する。
図示の例では、２段目の出力を減算器２４ｃに減算出力し（係数乗算器が挿入されているとみなせば、その係数が1である）、１段目の出力は減算器２４ｃに出力していない（係数乗算器が挿入されているとみなせば、その係数が0である）。
一方、フィードバックパスは、減算器２４ｃの出力である、このブースト用バンドパスフィルタ２の出力w1nを入力し、伝達関数がｚ-1であるディレイ手段２６，２８の縦続接続構成を有し、この縦続接続構成における各段の出力に、それぞれ、係数を乗算して減算器２４ｃに減算出力する係数乗算器２７，２９を有している。
【００２２】
図１（ｃ）は、図１（ａ）に示したカット用バンドパスフィルタBPFcut５ａ〜５ｄの内の１つの構成図である。
複数のカット用バンドパスフィルタBPFcut５ａ〜５ｄは、それぞれ、複数のブースト用バンドパスフィルタBPF９ａ〜９ｄと対応し、対応するものを前提構成とする。
ブースト用バンドパスフィルタBPF９ａ〜９ｄにおいて存在していた、ディレイ手段を含んでいないディレイ・フリー・ループを構成していたフィードバックパスは、ディレイ手段を含んでいるフィードバックパスに変更される。すなわち、入力wnに係数βを乗算する係数乗算器２１の出力である直接入力は、フィードフォワードパスと、加算器２５に出力される。
フィードフォワードパスは、上述した直接出力を入力する。フィードバックパスは、加算器２５において、減算器２４ｃの出力であるこのカット用バンドパスフィルタ１の出力w2nと上述した直接入力の出力とを加算した信号を入力する。フィードフォワードパスの出力とフィードバックパスの出力とが減算器２４ｃに減算出力される。
図示のフィードフォワードパスは、伝達関数がｚ-1であるディレイ手段２２，２３の縦続接続構成を有し、この２段目のみを減算器２４ｃに減算出力している。
図示のフィードバックパスは、加算器２５の出力を入力し、伝達関数がｚ-1であるディレイ手段２５，２８の縦続接続構成を有し、この１，２段目の出力に、それぞれ、係数b1，b2を乗算して減算器２４ｃに減算出力する係数乗算器２７，２９を有している。
【００２３】
図４（ｂ）に示した並列加算型ディジタルイコライザ４２，図４（ｃ）に示した並列加算帰還型ディジタルイコライザ４４では、それぞれ２個のバンドパスフィルタを並列にしていたが、この実施の形態では、特性が独立して調整される４個のカット用バンドパスフィルタBPFcut５ａ〜BPFcut５ｄ、４個のブースト用バンドパスフィルタBPF９ａ〜BPF９ｄを有している。
パラメトリック・ディジタルイコライザとして使用する場合、ブースト用とカット用のバンドパスフィルタBPFcut５ａとBPF９ａ、BPFcut５ｂとBPF９ｂ、BPFcut５ｃとBPF９ｃ、BPFcut５ｄとBPF９ｄとは、ペアとなっている。すなわち、同じ特定の中心周波数fa〜fdにおいて、同じQ値（バンド幅）Qa〜Qdで、ブーストからカットまでのゲインを段階的に可変できるように、ディレイ・フリー・ループを解消する構成を除いては同一機能素子の構成で、各機能素子が同一パラメータ値になっている。
【００２４】
カット用バンドパスフィルタBPFcut５ａ〜BPFcut５ｄとしては、図６（ｄ）に示したIIRフィルタ５６と同様の構成のIIRフィルタを用いている。
加算器２４ａは減算器２４ｃに置き換えて表現している。
バンドパスフィルタとして使用するために、係数の一部が簡略化される。すなわち、図６（ｄ）における係数乗算器５３ａの係数b0を1に、係数乗算器２７の係数b1を0に、係数乗算器２９の係数b2を1（ただし、減算器２４を図６のように加算器とみなすと、係数b2は-1となる）としている。係数乗算器２１の位置は、出力側から入力側に移している。
また、ブースト用バンドパスフィルタBPF９ａ〜BPF９ｄとしては、フィードフォワード用なのでディレイ・フリー・ループが生じない。そのため、構成が簡単でかつ基本構成である、図５（ａ）に示したIIRフィルタ５２と同様のIIRフィルタを用いている。同様に、係数の一部が簡略化できるので、図５（ａ）にいて、係数b0を1に、係数b1を0に、係数b2を1にしている。
【００２５】
中心周波数fa〜fdおよびQ値のパラメータQa〜Qdは、図１（ｂ），図１（ｃ）に示された、係数乗算器２７，２９の乗算係数a1〜a4によって決定される。カットのゲインは係数乗算器６ａ〜６ｄの乗算係数によって、ブーストのゲインは係数乗算器１０ａ〜１０ｄの乗算係数によって決定される。
係数乗算器６ａ〜６ｄは、カット動作の時にゲイン制御用に機能し、ブースト動作の時はゲインを0にしてカット用バンドパスフィルタBPFcut５ａ〜BPFcut５ｄの出力を０にするようにしている。
一方、係数乗算器１０ａ〜１０ｄは、ブースト動作のときにゲイン制御用に機能し、カット動作のときはゲインを0にしてブースト用バンドパスフィルタBPF９ａ〜BPF９ｄの出力を０にするようにしている。
また、ある中心周波数fa〜fdのペアとなる、カット用バンドパスフィルタBPFcut５ａ〜５ｄとブースト用バンドパスフィルタBPF９ａ〜９ｄのいずれも使用しない（カットおよびブーストの非動作）ときは、係数乗算器６ａ，１０ａの両方を0に設定する。
【００２６】
ディレイ・フリー・ループを解消した図６（ｄ）において、フィードバックパスは、カット用のIIRフィルタ５６の単一構成であった。
しかし、図１に示したように、カット用バンドパスフィルタBPFcut５ａ〜５ｄが並列接続された構成でも、同様にディレイ・フリー・ループが解消される。
【００２７】
図１に示した第１の実施の形態の構成図をプログラム化した場合、入力xnをカット用並列加算型バンドパスフィルタ１に入力した計算をし、その計算結果wnをブースト用並列加算型バンドパスフィルタ２に入力した計算をして出力ynを得ることになる。
図１に示した実施の形態においては、BiQuadフィルタを図４に示したような縦続接続したディジタルイコライザに比べ、プログラムのステップ数が相当量、多くなると見積もられる。そのため、ステップ数を少なくして、ディジタル信号処理装置（DSP）の処理負担を軽減することが望まれる。
【００２８】
カット用バンドパスフィルタ５ａ〜５ｄと、ブースト用バンドパスフィルタ９ａ〜９ｄとは、入力が共通し、かつ、内部構成に共通した部分が多い。また、カット用バンドパスフィルタ５ａ〜５ｄと、ペアとなるブースト用バンドパスフィルタ９ａ〜９ｄとは、パラメトリック・イコライザにおいて、同時使用されない。
そのため、図１（ｂ）に示したカット用バンドパスフィルタと、図１（ｃ）に示したブースト用バンドパスフィルタとの共通コア部をBPFcoreとして取り出すような等価変換を行い、フィルタ演算部の共用化を図ることによって、計算ステップ数を少なくすることができる。各BPFcoreをカット用バンドパスフィルタとして使うか、ブースト用バンドパスフィルタとして使うかは、BPFcoreの外部で制御する。
入力の処理は後回しにし、カット用バンドパスフィルタ５ａ〜５ｄと、ブースト用バンドパスフィルタ９ａ〜９ｄとに共通した処理を先に行うことにより、計算ステップ数を少なくできる。
【００２９】
図２は、図１（ｃ）に示したカット用バンドパスフィルタから、共通構成を取り出す等価変換の説明図である。図中、図１と同様な部分には同じ符号を付している。
図２（ａ）は、図１（ｃ）に示したカット用バンドパスフィルタBPFcut５ａ〜５ｄから共通コア部BPFcoreを抽出した構成図である。
図２（ｂ）、図２（ｃ）は、共通コア部BPFcoreを用いたカット用バンドパスフィルタ兼ブースト用バンドパスフィルタの第１，第２の例の構成図である。
【００３０】
まず、図２（ａ）において、共通コア部BPFcore３１は、フィードフォワードパスの出力とフィードバックパスの出力とが減算器２４ｃに減算入力されるフィルタである。減算器２４ｃの出力端をSUo、フィードバックパスへの入力端をFBi、フィードフォワードパスへの入力端をFFiとし、係数乗算器２１および加算器２５を外付けにしている。
図２（ａ）は、減算器２４ｃの出力端SUoの出力が、ブースト用バンドパスフィルタの出力w2nとなる。減算器２４ｃへの直接入力は、減算器２４ｃの出力を入力する加算器２５で等価的に行われる。
図示の例においては、フィードフォワード部は、入力端FFiから信号を入力し、伝達関数がｚ-1であるディレイ手段２２，２３の縦続接続構成を有し、２段目の出力を減算器２４ｃに出力する。
フィードバックパスは、入力端FBiから信号を入力し、ディレイ手段２５，２８の縦続接続構成を有し、この縦続接続構成における１，２段目の出力に係数を乗算して減算器２４ｃに減算出力する係数乗算器２７，２９を有する。
図２（ｃ）に示すように、出力端子を共通化することもできる。この場合、切り替えスイッチ３２と加算器３３を設ける。
【００３１】
図３は、本発明の第２の実施の形態の構成図である。
図３（ａ）は、図２（ｂ）に示した等価変換により、図１に示した実施の形態の構成を簡略化したものである。
図３（ｂ）は複数個の共通コア部BPFcore３１ａ〜３１ｄの内部構成であって、乗算係数は独立して制御されるが、構成自体は、図２に示したBPFcore３１と同じものである。
図１，図２と同様な部分には同じ符号を用いているが、バンドパスフィルタ３１ａ〜３１ｄと組になるので、組を区別するためにａ〜ｄの添字を付している。
【００３２】
図３に示したディジタルイコライザは、入力xnが供給されるカット用減算器３と補正係数乗算器４と出力ynを供給するブースト用加算器８が縦続接続され、複数の共通コア部BPFcore３１ａ〜３１ｄを有し、複数の係数乗算器２１ａ〜２１ｄ、複数の加算器２５ａ〜２５ｄ、複数のカット用係数乗算器６ａ〜６ｄ、複数のブースト用係数乗算器１０ａ〜１０ｄが設けられている。
複数の係数乗算器２１ａ〜２１ｄは、補正係数乗算器４の出力wnを入力し、係数を乗算して、複数の加算器２５ａ〜２５ｄおよび共通コア部BPFcore３１ａ〜３１ｄのフィードフォワードパスに出力する。
複数の加算器２５ａ〜２５ｄは、複数の共通コア部BPFcore３１ａ〜３１ｄの減算器２４ｃの出力と複数の係数乗算器２１ａ〜２１ｄの出力とを加算して、複数の共通コア部BPFcore３１ａ〜３１ｄのフィードバックパスおよび複数のブースト用係数乗算器１０ａ〜１０ｄに出力する。
【００３３】
複数のカット用係数乗算器６ａ〜６ｄは、複数の共通コア部BPFcore３１ａ〜３１ｄの減算器２４ｃの出力を入力してカット用係数を乗算し、複数入力加算器７を介してカット用減算器３に減算出力されて、入力xnから減算される。なお、複数入力加算器７とカット用減算器３とは１手段にまとめることもできる。
複数のブースト用係数乗算器１０ａ〜１０ｄは、複数の加算器２５ａ〜２５ｄの出力にブースト用係数を乗算し、複数入力加算器１１を介してブースト用加算器８に加算出力されることにより、補正係数乗算器４の出力wnに加算されて出力ynとなる。
複数のカット用係数乗算器〜６ｄは、ブースト動作時にゲインが0にされ、複数のブースト用係数乗算器１０ａ〜１０ｄは、カット動作時にゲインを0にされる。ある中心周波数fa〜fdにおいてカットまたはブースト特性を制御しないときは、その係数乗算器６ａ，１０ａの両方のゲインを0にする。
ブースト動作時とカット動作時との構成の相違によるゲイン差は、調整用係数乗算器４により補正される。
【００３４】
図３に示した構成において、プログラムによる計算手順は次の通りとなる。
（１）各部遅延の内容を０に初期化し、各係数を供給設定する。
（２）入力信号xnに対応して、図３(a)の回路に従った信号処理演算を行う。
（３）出力サンプルynを出力する。
以後、サンプリングタイムごとに（２）〜（３）が繰り返される。
【００３５】
上述した説明では、中心周波数fa〜fdの総数が４個であった。一般的には複数個であるが、１個としてもよい。
図１に示したカット用バンドパスフィルタBPFcut５ａ〜５ｄおよびブースト用バンドパスフィルタBPF９ａ〜９ｄ、図２，図３に示した共通コア部BPFcore３１ａ〜３１ｄは、２次IIRフィルタの標準形である、２次のbiQuad型フィルタを前提とした構成を用いた。しかし、１次でも３次以上でもよい。フィードフォワードパスの１，２段目の出力に対する乗算係数を、それぞれ、0，1に固定したが、所望の特性が得られるように任意に乗算係数の値を決めればよい。
【００３６】
図１，図３に示した実施の形態では、ブーストおよびカット特性のゲインを可変できる複数個のバンドパスフィルタの特性を制御する。さらに、低域特性制御用のフィルタ（Low CutあるいはLow Shelving）および高域特性制御用のフィルタ（High CutあるいはHigh Shelving）を縦続接続した構成としてもよい。
また、回路構成の任意の信号路に非線形手段を挿入することにより、種々の歪みを加えることができる。
【００３７】
上述したディジタルフィルタは、DSP（Digital Signal Processor）によりディジタルフィルタ用のマイクロプログラムを実行させることにより実現したり、汎用のCPU（Central Processing Unit）によりディジタルフィルタプログラムを実行させることにより実現したりすることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態のブロック構成図である。
【図２】図１（ｂ），図１（ｃ）に示したバンドパスフィルタから、共通構成を取り出す等価変換の説明図である。
【図３】本発明の第２の実施の形態の構成図である。
【図４】従来の典型的なディジタルイコライザのブロック構成図である。
【図５】先行技術としての、フィードバックパスにIIRフィルタを有したディジタルフィルタの第１の説明図である。
【図６】先行技術としての、フィードバックパスにIIRフィルタを有したディジタルフィルタの第２の説明図である。
【符号の説明】
【００３９】
１…カット用並列加算帰還型フィルタ、２…ブースト用並列加算型フィルタ、３…減算器、４…係数乗算器、５ａ〜５ｄ…カット用バンドパスフィルタ、６ａ〜６ｄ…係数乗算器、７…加算器、８…加算器、９ａ〜９ｄ…ブースト用バンドパスフィルタ、１０ａ〜１０ｄ…係数乗算器、１１…加算器、３１ａ〜３１ｄ…共通コア部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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