(57)【要約】【課題】半導体基板との接合面でのショットキーバリアの障壁高さを効果的に低下させ、ソース／ドレイン領域での注入速度、キャリア数を減少させることなく、寄生抵抗を容易に低下させることが可能となる半導体装置を提供する。【解決手段】ＭＯＳＦＥＴ５は、ｎ型の半導体基板１と、該半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側に位置する半導体基板１上に形成され半導体基板１との間にショットキーバリアを形成する複数の金属層を含むソース／ドレイン領域４とを備える。ソース／ドレイン領域４は、スカンジウム層４ａ、エルビウム層４ｂおよびイットリウム層４ｃで構成され、ショットキーバリアの障壁高さが最も低いスカンジウム層４ａを最上層に配置し、基板にバンドギャップの小さい半導体を配置する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ｎ型の半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に位置する前記半導体基板上に形成され、前記半導体基板との間にショットキーバリアを形成する複数の金属層を含むソース／ドレイン領域とを備え、
前記複数の金属層の中で最も前記ショットキーバリアの障壁高さが低い金属層を前記ソース／ドレイン領域の最上層に配置した半導体装置。
【請求項２】
前記半導体基板は、Ｇｅ、ＳｉＧｅ、ＩｎＡｓ、Ｓｉからなる群から選ばれた少なくとも１種の材質で構成される、請求項１に記載の半導体装置。
【請求項３】
前記複数の金属層を、前記半導体基板上に形成されたイットリウム（Ｙ）層と、該イットリウム層上に形成されたエルビウム（Ｅｒ）層と、該エルビウム層上に形成されたスカンジウム（Ｓｃ）層とで構成する、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ソース／ドレイン領域の表面あるいは内部に、該ソース／ドレイン領域を構成する金属層よりも低抵抗な金属で構成される低抵抗金属層を形成した、請求項１から請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ショットキーソース／ドレインを用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置に関する。
【０００２】
【従来の技術】
従来から、半導体装置の中で用いられるトランジスタとしてＭＯＳＦＥＴは広く知られている。このＭＯＳＦＥＴは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ソース領域およびドレイン領域とを有する。該ＭＯＳＦＥＴにおいてソース領域およびドレイン領域を、Ｐｔのように半導体基板に対してショットキーバリアを持つ金属層で形成したものが、ショットキーソース／ドレインＭＯＳＦＥＴである。
【０００３】
このようにショットキーバリアを介してＭＯＳＦＥＴのソース／ドレインと半導体基板との間を接合することによって、ソース／ドレインでの高速動作と低い順方向電圧を実現することができ、ＭＯＳＦＥＴの高速化を図ることができる。
【０００４】
上記のようなショットキーソース／ドレインＭＯＳＦＥＴを有する半導体装置が、たとえば特開２００２−９４０５８号公報や、特開平１０−７０２７４号公報に記載されている。
【０００５】
特開２００２−９４０５８号公報には、ショットキーバリア・ソース／ドレインにＥｒＳｉ，ＰｔＳｉを用いたＭＯＳＦＥＴが開示され、特開平１０−７０２７４号公報には、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ１−ｘＧａ、ＡｓｙＰ１−ｙ、Ｓｉ、ＳｉＧｅなどからなる層と、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｒｈ、Ｔａ、Ｔｉ、Ｗなどからなる層とを合金化して形成したソース・コンタクトおよびドレイン・コンタクトを有するＭＯＳＦＥＴが開示されている。
【０００６】
【特許文献１】
特開２００２−９４０５８号公報
【０００７】
【特許文献２】
特開平１０−７０２７４号公報
【０００８】
【発明が解決しようとする課題】
上述の特開２００２−９４０５８号公報や特開平１０−７０２７４号公報に記載のＭＯＳＦＥＴでは、ソース／ドレインが単層の合金層で構成されている。そのため、ソース／ドレイン領域での注入速度、キャリア数、寄生抵抗が合金層の材質などによって一義的に決定され、寄生抵抗が高いためにＭＯＳＦＥＴの更なる高速動作が困難であるという問題があった。
【０００９】
本発明は、このような課題を解決するためになされたものであり、半導体基板との接合面でのショットキーバリアの障壁高さを効果的に低下させ、ソース／ドレイン領域での注入速度、キャリア数を減少させることなく、寄生抵抗を容易に低下することが可能となる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、ｎ型の半導体基板と、該半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側に位置する半導体基板上に形成され半導体基板との間にショットキーバリアを形成する複数の金属層を含むソース／ドレイン領域とを備える。そして、複数の金属層の中で最もショットキーバリアの障壁高さが低い金属層をソース／ドレイン領域の最上層に配置し、基板にバンドギャップの小さい半導体を配置する。
【００１１】
【発明の実施の形態】
以下、図１〜図６を用いて、本発明の実施の形態について説明する。
【００１２】
（実施の形態１）
図１〜図３を用いて、本発明の実施の形態１について説明する。図１は、本実施の形態１における半導体装置であるＭＯＳＦＥＴ５の断面図である。なお、本実施の形態１における半導体装置は、図１に示すＭＯＳＦＥＴ５を備えるものであれば、該ＭＯＳＦＥＴ５以外の素子を含むものであってもよい。以下に説明する各実施の形態の場合も同様である。
【００１３】
図１に示すように、ＭＯＳＦＥＴ５は、ｎ型不純物を含む半導体基板（半導体結晶層）１と、該半導体基板１の主表面上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側に位置する半導体基板１の主表面上に形成され、複数の金属層の積層構造を含むソース／ドレイン領域４とを備える。
【００１４】
ソース／ドレイン領域４を形成する金属層は、半導体基板１との接合面にショットキーバリアを形成することが可能な材料で構成される。この金属層の数は、複数であれば任意に設定可能であるが、たとえば２〜４層程度とすることが適切であると考えられる。
【００１５】
上記のようにソース／ドレイン領域４を複数の金属層の積層構造で形成することにより、該金属層の材質や厚みなどを適切に調節することで、ソース／ドレイン領域４での注入速度、キャリア数、寄生抵抗を容易に調整することができる。それにより、ソース／ドレイン領域４での所望の注入速度、キャリア数および寄生抵抗を有する半導体装置が得られる。
【００１６】
ソース／ドレイン領域４を形成する複数の金属層を配置する際には、該複数の金属層の中で最もショットキーバリアの障壁高さが低い金属層をソース／ドレイン領域４の最上層に配置することが好ましい。それにより、ソース／ドレイン領域４における注入速度とキャリア数を減少させることなく、ＭＯＳＦＥＴ５の寄生抵抗を効果的に低減することができる。その結果、ＭＯＳＦＥＴ５の動作速度を高速化することができる。
【００１７】
図１の例では、ソース／ドレイン領域４を３層の金属層で構成している。具体的には、半導体基板１上に形成されたイットリウム（Ｙ）層４ｃと、該イットリウム層４ｃ上に形成されたエルビウム（Ｅｒ）層４ｂと、該エルビウム層４ｂ上に形成されたスカンジウム（Ｓｃ）層４ａとでソース／ドレイン領域４を構成する。
【００１８】
ｎ型シリコン半導体に対するスカンジウムのショットキーバリアの障壁高さは０．３０ｅＶであり、エルビウムのショットキーバリアの障壁高さは０．３３ｅＶであり、イットリウムのショットキーバリアの障壁高さは０．３８ｅＶであるので、図１の例では、最もショットキーバリアの障壁高さが低いスカンジウムがソース／ドレイン領域４の最上層に位置することとなる。また、ソース／ドレイン領域４の下層から上層に向かうにつれて金属層のショットキーバリアの障壁高さが徐々に低くなっている。
【００１９】
図１に示すように、スカンジウム層４ａと、エルビウム層４ｂと、イットリウム層４ｃとは、半導体基板１の主表面に沿って略水平方向にそれぞれ延在し、３つの平板状の層を形成している。したがって、少なくともチャネル領域近傍（ゲート電極３近傍）において、スカンジウム層４ａと、エルビウム層４ｂと、イットリウム層４ｃとの積層構造が確保された状態となっている。
【００２０】
また、図１の例ではソース／ドレイン領域４の間に位置する半導体基板１の主表面は、ソース／ドレイン領域４の表面とほぼ同じ高さ位置に配置されている。このような構造は、たとえばソース／ドレイン領域４間に位置する半導体基板１の主表面を上方に突出させてソース／ドレイン領域４の表面とほぼ同じ高さ位置に配置することで得ることができ、また半導体基板１の主表面にトレンチを形成して該トレンチ内に複数の金属層を埋め込むことによっても得ることができる。
【００２１】
半導体基板１としては、バンドギャップの小さい半導体、たとえばＧｅ、ＳｉＧｅ、ＩｎＡｓ、Ｓｉからなる群から選ばれた少なくとも１種の半導体で構成される基板を採用することができる。Ｇｅ半導体のバンドギャップは０．７８５ｅＶであり、ＳｉＧｅ半導体のバンドギャップは０．７８５ｅＶ〜１．２０６ｅＶ（Ｓｉ半導体に対するＧｅ半導体の混晶比を調節することにより任意の値に設定可能）であり、ＩｎＡｓのバンドギャップは０．３５ｅＶであり、Ｓｉ半導体のバンドギャップは１．２０６ｅＶである。
【００２２】
上記のようにバンドギャップの小さい材質の半導体基板１を採用することにより、ショットキーバリアの障壁高さを更に低くすることができ、ＭＯＳＦＥＴ５の寄生抵抗をさらに低減することができる。また、ＳｉＧｅ半導体の混晶比を調節することにより、任意の寄生抵抗に設定することも可能となり、トランジスタの動作速度を任意に設定することも可能となる。
【００２３】
ゲート絶縁膜２としては、シリコン酸化膜などの絶縁膜を使用可能であり、ゲート電極としては、ポリシリコン、Ａｌ，Ｗなどの金属を使用可能である。なお図１では示していないが、ソース／ドレイン領域４上には層間絶縁膜が形成され、該層間絶縁膜にはソース／ドレイン領域４に達するコンタクトホールが形成される。このコンタクトホール内に、たとえばＡｌなどの金属で構成され、ソース／ドレイン領域４と電気的に接続されるソース／ドレイン電極を形成する。
【００２４】
次に、図２と図３を用いて、図１に示すＭＯＳＦＥＴ５の製造方法の一例について説明する。
【００２５】
半導体基板１の主表面上に、スパッタリング法やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法などにより、イットリウム層４ｃと、エルビウム層４ｂと、スカンジウム層４ａとを順次堆積し、これらの金属層の積層構造を形成する。
【００２６】
次に、スカンジウム層４ａ上に、レジストなどのマスク膜（図示せず）を塗布し、該マスク膜を所定形状にパターニングする。そして、パターニングされたマスク膜を用いて、スカンジウム層４ａ、エルビウム層４ｂおよびイットリウム層４ｃを順次エッチングする。それにより、図２に示すように、開口部６を形成する。
【００２７】
次に、開口部６内に位置する半導体基板１をエピタキシャル成長させ、図３に示すように、イットリウム層４ｃと、エルビウム層４ｂと、スカンジウム層４ａとの積層構造間に位置する半導体基板１に突出部を形成する。このとき、該突出部の上面を、スカンジウム層４ａの上面とほぼ同じ高さとしておく。
【００２８】
その後、ＣＶＤ法などにより絶縁膜と導電膜とを順次形成し、これらをパターニングすることで、図１に示すように、ゲート絶縁膜２とゲート電極３とをそれぞれ形成する。以上の工程を経て図１に示すＭＯＳＦＥＴ５を形成することができる。
【００２９】
（実施の形態２）
次に、図４と図５を用いて、本発明の実施の形態２とその変形例とについて説明する。
【００３０】
本実施の形態２では、ソース／ドレイン領域の表面あるいは内部に、該ソース／ドレイン領域を構成する金属層よりも低抵抗な金属で構成される低抵抗金属層を形成している。これ以外の構成については図１に示す場合と基本的に同様である。
【００３１】
上記の低抵抗金属層は、スパッタリング法やＣＶＤ法などによって形成可能である。また、低抵抗金属層の材料としては、たとえばＡｌ，Ｃｏ，Ｉｒのような比抵抗の低い金属を使用可能である。
【００３２】
このように低抵抗金属層を形成することにより、ソース／ドレイン領域を低抵抗化することができ、ＭＯＳＦＥＴの動作速度をさらに高速化することができる。
【００３３】
上記低抵抗金属層は、ソース／ドレイン領域におけるゲート電極側の端部（チャネル領域側の端部）と離隔するように形成することが好ましい。それにより、ソース／ドレイン領域におけるゲート電極側の端部に、ソース／ドレイン領域を形成する金属層（半導体基板との間にショットキーバリアを有する金属層）のみの積層構造を確保することができ、ショットキーソース・ドレインを用いたＭＯＳＦＥＴの特性を確保することができる。
【００３４】
図４に、本実施の形態２におけるＭＯＳＦＥＴ５の構造例を示す。図４に示すように、スカンジウム層４ａの表面に低抵抗金属層４ｄを形成している。より詳しくは、スカンジウム層４ａの表面に凹部を設けるなどしてスカンジウム層４ａの厚みを局所的に減じ、スカンジウム層４ａにおいて厚みが減じられた箇所の上に低抵抗金属層４ｄを形成している。
【００３５】
なお、図４の例では、スカンジウム層４ａに埋め込むように低抵抗金属層４ｄを形成しているが、図５に示すように、スカンジウム層４ａ上に低抵抗金属層４ｄを形成してもよい。
【００３６】
また、図４および図５の例では、低抵抗金属層４ｄを、ソース／ドレイン領域４におけるゲート電極３から離れた側の端部近傍に配置し、ソース／ドレイン領域４におけるゲート電極３側の端部から離隔させている。
【００３７】
（実施の形態３）
次に、本発明の実施の形態３について、図６を用いて説明する。本実施の形態３では、ＭＯＳＦＥＴのソース／ドレイン領域を構成する金属層の数を、上述の各実施の形態の場合と異ならせている。具体的には、本実施の形態３におけるＭＯＳＦＥＴでは、２層の金属層でソース／ドレイン領域を構成している。それ以外の構成については、上述の実施の形態１の場合と同様である。
【００３８】
本実施の形態３の場合も、金属層の材質や厚みなどを適切に調節することで、ソース／ドレイン領域での注入速度、キャリア数、寄生抵抗を容易に調整することができる。
【００３９】
図６に示す例では、スカンジウム層４ａとエルビウム層４ｂとでＭＯＳＦＥＴ５のソース／ドレイン領域４を構成している。また、本実施の形態３の場合も、ショットキーバリアの障壁高さが相対的に低い金属層であるスカンジウム層４ａを上層に配置している。
【００４０】
以上のように本発明の実施の形態について説明を行なったが、各実施の形態の特徴を適宜組合せることも当初から予定されている。
【００４１】
また、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４２】
【発明の効果】
本発明の半導体装置は、半導体基板との間にショットキーバリアを形成する複数の金属層を含むソース／ドレイン領域を備えるので、各金属層の材質や厚みなどを適切に調節することで、ソース／ドレイン領域での注入速度、キャリア数、寄生抵抗を容易に調整することができる。
【００４３】
また、複数の金属層の中で最もショットキーバリアの障壁高さが低い金属層をソース／ドレイン領域の最上層に配置し、また半導体基板にバンドギャップの小さい半導体を配置することにより、ショットキーバリア障壁高さを更に低減させることができ、ソース／ドレイン領域での注入速度とキャリア数を減少させることなく、半導体装置の寄生抵抗を効果的に低減することができる。それにより、半導体装置の動作速度を高速化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程の特徴的な第１工程を示す断面図である。
【図３】図１に示す半導体装置の製造工程の特徴的な第２工程を示す断面図である。
【図４】本発明の実施の形態２における半導体装置の断面図である。
【図５】本発明の実施の形態２の変形例における半導体装置の断面図である。
【図６】本発明の実施の形態３における半導体装置の断面図である。
【符号の説明】
１  半導体基板、２  ゲート絶縁膜、３  ゲート電極、４  ソース／ドレイン領域、４ａ  スカンジウム層、４ｂ  エルビウム層、４ｃ  イットリウム層、４ｄ  低抵抗金属層、５  ＭＯＳＦＥＴ、６  開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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