(57)【要約】【課題】  電流増幅率を向上させることができる半導体素子を提供する。【解決手段】  半導体素子１のベース領域１３は、エミッタ領域１４と、コレクタ領域１５と、ベースコンタクト領域１６と、電流抑制領域１７とを有している。コレクタ領域１５は、エミッタ領域１４と離間するとともにエミッタ領域１４を包囲するように形成されている。電流抑制領域１７は、エミッタ領域１４の底面を覆うように、エミッタ領域１４の下方に形成されている。電流抑制領域１７は、Ｎ型の導電性を有し、ベース領域１３よりも高い不純物濃度を有し、エミッタ領域１４の底面部からコレクタ領域１５に向かって流れる電流を抑制する。【選択図】  図１
2005175318.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の表面領域に前記第２半導体領域と離間するように形成された第２導電型の第３半導体領域と、
前記第２半導体領域の少なくとも底面を覆うように前記第１半導体領域と前記第２半導体領域との間に形成され、前記第２半導体領域の底面から前記第１半導体領域を介して前記第３半導体領域に流れる電流を抑制する電流抑制領域と、
を備えることを特徴とする半導体素子。
【請求項２】
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の表面領域に、前記第２半導体領域と離間するとともに該第２半導体領域を包囲するように形成された第２導電型の第３半導体領域と、
前記第２半導体領域の底面を覆うように前記第１半導体領域と前記第２半導体領域との間に形成され、前記第２半導体領域の底面から前記第１半導体領域を介して前記第３半導体領域に流れる電流を抑制する電流抑制領域と、
を備えることを特徴とする半導体素子。
【請求項３】
前記電流抑制領域は前記第１半導体領域よりも不純物濃度の高い第１導電型の半導体領域である、ことを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記電流抑制領域は絶縁体からなる、ことを特徴とする請求項１または２に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、詳しくは、ラテラル構造を有する半導体素子に関する。
【背景技術】
【０００２】
アナログ集積回路において、エミッタ領域とコレクタ領域とベース領域とが水平方向に隣接して形成された構成を有するラテラルＰＮＰトランジスタが使用されている。ラテラルＰＮＰトランジスタに用いられる半導体素子は、例えば、図６に平面図で示すように、Ｎ−型のベース領域３３とＰ＋型のコレクタ領域３４とＰ＋型のエミッタ領域３５とＮ＋型のベースコンタクト領域３６とＰ＋型のアイソレーション領域３８とから構成される。このような構造を持つ半導体素子に電流を流すと、エミッタ領域３５からの電流は、コレクタ領域３４に向かって流れるだけでなく、矢印ＹＢで示すように、コレクタ領域３４とベースコンタクト領域３６とアイソレーション領域３８とに向かって分散して流れてしまう。このため、トランジスタの動作時に漏れ電流（リーク電流）が発生し、トランジスタの電流増幅率が低下してしまう。そこで、リーク電流の発生を防止するために、エミッタ領域３５の周りをコレクタ領域３４で囲む構造のラテラルＰＮＰトランジスタが提案されている（例えば、特許文献１）。
【特許文献１】特開平１０−２７０４５８号公報（例えば、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に示すようなエミッタ領域をコレクタ領域で囲む構造の半導体素子を、図７に平面図、図８に断面図（図７の一点鎖線Ｃ−Ｃ’における断面図）で示す。図７及び図８に示すように、コレクタ領域４４は、エミッタ領域４５と離間するとともにエミッタ領域４５を包囲するように形成されている。このため、エミッタ領域４５から流れる電流のほとんどが矢印ＹＣで示すように、コレクタ領域４４に流れ込む。この結果、トランジスタの動作時におけるリーク電流の発生を防止できる。
【０００４】
ところで、ラテラルＰＮＰトランジスタを高電流レベルで使用し、同時に電流増幅率をある程度維持したい場合には、ラテラルＰＮＰトランジスタを並列に接続するか、エミッタ周囲長を長くする必要がある。しかし、ラテラルＰＮＰトランジスタを並列に接続すると、出力電流の増加に伴って、並行に接続するラテラルＰＮＰトランジスタの数が多くなり、回路サイズが大きくなってしまう。また、エミッタ周囲長を長くすると、エミッタ面積の比率が大きくなり、電流増幅率の低下を招いてしまう。
【０００５】
このようなラテラルＰＮＰトランジスタ素子構造の等価回路を図３（ｂ）に示す。図３（ｂ）中の２つのトランジスタは、エミッタの側面部のトランジスタ（Ｔｒ１）と底面部のトランジスタ（Ｔｒ２）である。図３（ｂ）に示すように、底面部のトランジスタの電流増幅率は、側面部のトランジスタの電流増幅率よりもかなり低くなる。これは、図８に示すように、底面部のトランジスタ（Ｔｒ２）は、側面部のトランジスタ（Ｔｒ１）と比較してベース幅が大きいためである。この結果、全体としての電流増幅率が低くなってしまう。例えば、側面部のトランジスタの電流増幅率を１００、底面部のトランジスタの電流増幅率を１０とする。等価回路では、トランジスタは並列にあるために電流が１／２になる。つまり、側面部のトランジスタの電流増幅率が５０、底面部のトランジスタの電流増幅率が５となり、全体として電流増幅率は５５になる。このように、ベース幅の長い底面部のトランジスタがあることによって、全体としての電流増幅率が低下してしまう。
【０００６】
本発明は、上記実状に鑑みてなされたものであり、電流増幅率を向上させることができる半導体素子を提供することを目的とする。
また、本発明は、エミッタ領域の底面からコレクタ領域に流れる電流を抑制することができる半導体素子を提供することを目的とする。
さらに、本発明は、エミッタ周囲長に対するエミッタ面積の比率が大きくなっても電流増幅率が低下しにくい半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の第１の観点に係る半導体素子は、
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の表面領域に前記第２半導体領域と離間するように形成された第２導電型の第３半導体領域と、
前記第２半導体領域の少なくとも底面を覆うように前記第１半導体領域と前記第２半導体領域との間に形成され、前記第２半導体領域の底面から前記第１半導体領域を介して前記第３半導体領域に流れる電流を抑制する電流抑制領域と、
を備えることを特徴とする。
【０００８】
本発明の第２の観点に係る半導体素子は、
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の表面領域に、前記第２半導体領域と離間するとともに該第２半導体領域を包囲するように形成された第２導電型の第３半導体領域と、
前記第２半導体領域の底面を覆うように前記第１半導体領域と前記第２半導体領域との間に形成され、前記第２半導体領域の底面から前記第１半導体領域を介して前記第３半導体領域に流れる電流を抑制する電流抑制領域と、
を備えることを特徴とする。
【０００９】
前記電流抑制領域としては、例えば、前記第１半導体領域よりも不純物濃度の高い第１導電型の半導体領域がある。また、前記電流抑制領域としては、例えば、絶縁体からなる。
【発明の効果】
【００１０】
本発明によれば、電流増幅率を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の実施の形態に係る半導体素子について説明する。
【００１２】
図１及び図２に本実施の形態に係る半導体素子１の構成を示す。図１及び図２に示すように、半導体素子１は、半導体基体１１と、コレクタ電極２１と、エミッタ電極２２と、ベース電極２３とを備えている。なお、図２は半導体素子１の平面図であり、図１は図２の一点鎖線Ａ−Ａ’における断面図である。また、図２では各電極（コレクタ電極２１、エミッタ電極２２と、ベース電極２３）等を省略している。
【００１３】
半導体基体１１は、Ｐ型半導体基板１２と、Ｐ型半導体基板１２の上に形成されたＮ−型半導体層２０とから構成されている。
【００１４】
Ｐ型半導体基板１２は、シリコン単結晶基板にＰ型不純物（例えば、ボロン）を拡散することによって形成されている。
【００１５】
Ｎ−型半導体層２０は、Ｐ型半導体基板１２上にＮ型の半導体層を、例えば、エピタキシャル成長させることによって形成されている。Ｎ−型半導体層２０は、ベース領域１３と、エミッタ領域１４と、コレクタ領域１５と、ベースコンタクト領域１６と、電流抑制領域１７と、アイソレーション（分離）領域１８とを有している。
【００１６】
ベース領域１３は、Ｎ−型半導体層２０のうち、アイソレーション領域１８によって区切られた「島」の領域である。
【００１７】
エミッタ領域１４は、Ｐ型の導電性を有し、ベース領域１３の表面領域に形成されている。
【００１８】
コレクタ領域１５は、Ｐ型の導電性を有し、ベース領域１３の表面領域に形成されている。コレクタ領域１５は、エミッタ領域１４と離間するとともにエミッタ領域１４を包囲するように、例えば、リング状に形成されている。
【００１９】
ベースコンタクト領域１６は、Ｎ型の導電性を有し、ベース領域１３の表面領域に形成されている。ベースコンタクト領域１６は、ベース領域１３よりも高い不純物濃度を有し、コレクタ領域１５を挟んでエミッタ領域１４と対向する位置に、エミッタ領域１４と離間して形成されている。
【００２０】
電流抑制領域１７は、エミッタ領域１４の底面を覆うように、エミッタ領域１４の下方に形成されている。電流抑制領域１７は、エミッタ領域１４の底面からコレクタ領域１５に向かって流れる電流を抑制する機能を有する。本実施の形態では、電流抑制領域１７は、Ｎ型の導電性を有し、ベース領域１３よりも高い不純物濃度を有している。このように、エミッタ領域１４の下方に電流抑制領域１７が形成されているので、電流抑制領域１７と交わるエミッタ領域１４の底面部が濃度増加し、順方向電圧が増加する。このため、エミッタ領域１４の底面からコレクタ領域１５に向かって流れる電流を抑制することができる。
【００２１】
アイソレーション領域１８は、Ｐ型半導体基板１２上にベース領域１３を包囲するように形成されており、Ｐ型の導電性を有している。アイソレーション領域１８は、一定の電位に保たれ、複数の素子を電気的に分離する領域として機能する。
【００２２】
Ｎ−型半導体層２０の所定の領域上には、絶縁膜１９が配設されている。絶縁膜１９は、シリコン酸化膜などから構成され、半導体基体１１の一方の主面を被覆し、コレクタ電極２１とエミッタ電極２２とベース電極２３とをそれぞれ電気的に分離する。
【００２３】
コレクタ電極２１は、コレクタ領域１５上に形成され、絶縁膜１９に形成されたコンタクトホールを介してコレクタ領域１５と電気的に接続されている。エミッタ電極２２は、エミッタ領域１４上に形成され、絶縁膜１９に形成されたコンタクトホールを介してエミッタ領域１４と電気的に接続されている。ベース電極２３は、ベースコンタクト領域１６上に形成され、絶縁膜１９に形成されたコンタクトホールを介してベースコンタクト領域１６と電気的に接続されている。コレクタ電極２１、エミッタ電極２２及びベース電極２３は、それぞれアルミニウム、銅、ニッケル等の金属から構成されている。
【００２４】
以上のように構成された半導体素子１によれば、エミッタ領域１４の底面を覆うように電流抑制領域１７が設けられているので、エミッタ領域１４の底面部の順方向電圧が増加し、エミッタ領域１４の底面からコレクタ領域１５に向かって電流が流れにくくなる。このため、エミッタ領域１４の側面部からコレクタ領域１５に電流が流れ、この結果、電流増幅率を向上させることができる。また、エミッタ周囲長に対するエミッタ面積の比率が大きくなっても、エミッタ領域１４の底面からコレクタ領域１５に電流が流れにくくなっているので、電流増幅率が低下しにくくなる。
【００２５】
図３（ａ）に、電流抑制領域１７が設けられたラテラルＰＮＰトランジスタの等価回路を示す。なお、図３（ｂ）は従来のラテラルＰＮＰトランジスタの等価回路である。図３（ａ）中の２つのトランジスタは、エミッタの側面部のトランジスタ（Ｔｒ１）と底面部のトランジスタ（Ｔｒ２）である。図３（ａ）に示すように、電流は順方向電圧の低い側面部のラテラルＰＮＰトランジスタへと流れ、底面部のラテラルＰＮＰトランジスタには流れにくくなる。これは、電流抑制領域１７により底面部のラテラルＰＮＰトランジスタの順方向電圧が側面部のラテラルＰＮＰトランジスタの順方向電圧より大きくなるためである。この結果、ベース幅が大きい底面部のラテラルＰＮＰトランジスタに電流が流れず、ラテラルＰＮＰトランジスタの電流増幅率が向上する。例えば、側面部の電流増幅率が１００、底面部の電流増幅率が１０であると、ラテラルＰＮＰトランジスタの電流増幅率は、ほぼ１００を維持することができる。
【００２６】
次に、以上のように構成された半導体素子１の製造方法について、図４及び図５を参照しながら説明する。
【００２７】
まず、シリコン単結晶基板にＰ型の不純物を拡散導入して、Ｐ型半導体基板１２を作成する。次に、図４（ａ）に示すように、Ｐ型半導体基板１２の一方の主面上にＮ−型半導体層２０を、例えば、エピタキシャル成長法を用いて形成する。
【００２８】
続いて、Ｎ−型半導体層２０の一面に図示せぬレジスト膜を形成し、形成したレジスト膜のうち、アイソレーション領域１８の形成予定領域に対応する箇所を選択的にエッチングして窓を形成する。この窓からＰ型不純物（例えば、ボロン）を所定の深さまでイオン注入し、図４（ｂ）に示すように、アイソレーション領域１８を形成する。このように形成されたＮ−型半導体層２０のうち、アイソレーション領域１８によって区切られた内側の島領域がベース領域１３となる。
【００２９】
次に、ベース領域１３（Ｎ−型半導体層２０）のエミッタ領域１４及びコレクタ領域１５の形成予定領域に選択的にＰ型不純物（例えば、ボロン）を所定の深さまで導入して拡散し、図４（ｃ）に示すように、Ｐ型のエミッタ領域１４及びコレクタ領域１５を形成する。なお、エミッタ領域１４とコレクタ領域１５とを別々に形成してもよい。
【００３０】
続いて、ベースコンタクト領域１６の形成予定領域に選択的に、Ｎ型不純物（例えば、リン）を所定の深さまで導入して拡散し、図５（ｄ）に示すように、ベースコンタクト領域１６を形成する。
【００３１】
次に、電流抑制領域１７の形成予定領域に選択的に、Ｎ型不純物（例えば、リン）を、エミッタ領域１４を介して、所定の深さまでイオン注入して、図５（ｅ）に示すように、電流抑制領域１７を形成する。
【００３２】
続いて、Ｎ−型半導体層２０の一面を絶縁膜１９で被覆した後、図５（ｆ）に示すように、絶縁膜１９上の所定の領域に、エミッタ、ベース、コレクタ用のコンタクトホールを形成する。
【００３３】
次に、絶縁膜１９上に金属（アルミニウム、銅、ニッケル等）を真空蒸着する。そして、蒸着した金属を選択的にパターニングし、前述したコンタクトホールを介してコレクタ領域１５と接触するコレクタ電極２１と、コンタクトホールを介してエミッタ領域１４と接触するエミッタ電極２２と、コンタクトホールを介してベースコンタクト領域１６と接触するベース電極２３と、を形成する。以上の工程により、図１に示すような、本実施の形態の半導体素子１が形成される。
【００３４】
この製造方法によれば、Ｎ−型半導体層２０をエピタキシャル成長法によって形成するため、ベース領域１３が比較的一定な不純物濃度の分布を持つ。また、電流抑制領域１７の形成においてイオン注入法を用いるため、深さの制御が容易であり、所望の深さの電流抑制領域１７を得ることができる。
【００３５】
なお、本発明は上記実施の形態に限定されず、種々の変形及び応用が可能である。
【００３６】
上記実施の形態では、電流抑制領域１７にベース領域１３よりも高い不純物濃度を有するＮ型の導電性の半導体領域を用いた場合を例に本発明を説明したが、電流抑制領域１７は、エミッタ領域１４の底面からコレクタ領域１５に向かって流れる電流を抑制できるものであればよく、例えば、絶縁体により形成されていてもよい。
【００３７】
また、上記実施の形態では、電流抑制領域１７を、イオン注入法により形成する場合を例に本発明を説明したが、例えば、熱拡散法によって形成してもよい。
【００３８】
上記実施の形態では、コレクタ領域１５は、エミッタ領域１４と離間するとともにエミッタ領域１４を包囲するようにリング状に形成されている場合を例に本発明を説明したが、エミッタ領域１４と離間して形成されていればよく、エミッタ領域１４を包囲するようにリング状に形成されていなくてもよい。例えば、図６に示すように、エミッタ領域１４と離間するように形成されている場合であってもよい。この場合にも、エミッタ領域１４の少なくとも底面を覆うように電流抑制領域１７が形成されていれば、エミッタ領域１４の底面からコレクタ領域１５に向かって流れる電流を抑制でき、電流増幅率を向上させることができる。
【００３９】
上記実施の形態では、ＰＮＰトランジスタの場合を例に本発明の半導体素子１を説明したが、半導体素子１はＮＰＮトランジスタに用いるものとして形成することも可能である。
【００４０】
また、本発明の半導体素子１の製造方法に関しては上記実施の形態で説明した方法に限定されず、必要に応じて工程の順序の入れ換えや別工程の採用が可能である。例えば、上記実施の形態では、Ｎ−型半導体層２０をエピタキシャル成長法により形成する場合を例を説明したが、例えば、Ｐ型半導体基板１２にＮ型不純物を拡散導入してＮ−型半導体層２０を形成することも可能である。
【図面の簡単な説明】
【００４１】
【図１】本実施の形態の半導体素子の断面図である。
【図２】本発明の実施の形態の半導体素子の平面図である。
【図３】（ａ）は電流抑制領域が設けられた場合のラテラルＰＮＰトランジスタの等価回路を示す図であり、（ｂ）は電流抑制領域が設けられていない場合のラテラルＰＮＰトランジスタの等価回路を示す図である。
【図４】本実施の形態の半導体素子の製造方法を説明するための図である。
【図５】本実施の形態の半導体素子の製造方法を説明するための図である。
【図６】従来のラテラル構造を有する半導体素子の平面図である。
【図７】従来の他の半導体素子の平面図である。
【図８】従来の他の半導体素子の断面図である。
【符号の説明】
【００４２】
１１  半導体基体
１２  Ｐ型半導体基板
１３  ベース領域
１４  エミッタ領域
１５  コレクタ領域
１６  ベースコンタクト領域
１７  電流抑制領域
１８  アイソレーション領域
１９  絶縁膜
２０  Ｎ−型半導体層
２１  コレクタ電極
２２  エミッタ電極
２３  ベース電極
【図１】
2005175318.tif 000003
【図２】
2005175318.tif 000004
【図３】
2005175318.tif 000005
【図４】
2005175318.tif 000006
【図５】
2005175318.tif 000007
【図６】
2005175318.tif 000008
【図７】
2005175318.tif 000009
【図８】
2005175318.tif 000010