(57)【要約】      （修正有）【課題】ＦｉｎＦＥＴ型デバイスに関してデバイス幅の制御を可能にし、与えられた配置面積で高電流駆動を行う電界効果デバイスを提供する事により、高性能プロセッサの製造を可能にする。【解決手段】結晶半導体材料で形成された本体を有し、かつ少なくとも１つの垂直方向ユニット１１および少なくとも１つの水平方向ユニット１２を有する電界効果デバイスを、いくつかのエッチング・ステップによってＳＯＩ層に製造する。ゲート電極５０を設けることによりこのセグメント型（ユニット型）電界効果デバイスは、ＦｉｎＦＥＴ型デバイス、すなわち完全空乏シリコン・オン・インシュレータＦＥＴ型デバイスと完全空乏の平面型デバイスとを組み合わせることができる。【選択図】図３
2005175481.tif 000002
【特許請求の範囲】
【請求項１】
結晶半導体材料で形成された本体を備え、前記本体が少なくとも１つの垂直方向ユニットおよび少なくとも１つの水平方向ユニットを有する電界効果デバイス。
【請求項２】
前記少なくとも１つの垂直方向ユニットが、２つの相対する面を備え、さらに第１の高さおよび第１の幅を有し、前記少なくとも１つの水平方向ユニットが、上面および底面を備え、さらに第１の厚さを有し、前記底面が絶縁表面と界面を形成する、請求項１に記載の電界効果デバイス。
【請求項３】
ゲート電極をさらに備え、前記ゲート電極が前記少なくとも１つの水平方向ユニットの前記上面と前記少なくとも１つの垂直方向ユニットの前記相対する面とに係合している、請求項２に記載の電界効果デバイス。
【請求項４】
前記本体が空乏化している、請求項１に記載の電界効果デバイス。
【請求項５】
前記絶縁表面上に配置されたソース／ドレイン領域をさらに備え、前記ソース／ドレイン領域が最小厚さおよび最大厚さを有し、前記最小厚さが前記第１の厚さよりも大きい、請求項２に記載の電界効果デバイス。
【請求項６】
前記最大厚さが前記第１の高さと少なくとも同じくらいである、請求項５に記載の電界効果デバイス。
【請求項７】
前記結晶半導体材料がシリコンをベースにした材料である、請求項１に記載の電界効果デバイス。
【請求項８】
前記シリコンをベースにした材料が基本的にシリコンである、請求項７に記載の電界効果デバイス。
【請求項９】
前記絶縁表面が絶縁物層の上面である、請求項２に記載の電界効果デバイス。
【請求項１０】
前記絶縁物層が、シリコン基板上の埋込みＳｉＯ２層である、請求項９に記載の電界効果デバイス。
【請求項１１】
前記第１の幅は、前記電界効果デバイスが製造される技術の最小線幅よりも小さい、請求項２に記載の電界効果デバイス。
【請求項１２】
前記第１の高さが、約３０ｎｍ乃至１５０ｎｍである、請求項２に記載の電界効果デバイス。
【請求項１３】
前記第１の厚さが、約２ｎｍ乃至５０ｎｍである、請求項２に記載の電界効果デバイス。
【請求項１４】
前記本体が、２つの前記垂直方向ユニットの間に位置する１つの前記水平方向ユニットを有する、請求項３に記載の電界効果デバイス。
【請求項１５】
電界効果デバイスを製造する方法であって、
結晶半導体材料の第１の層を設けるステップであって、前記第１の層が絶縁物層上に配置されるステップと、
壁と第２の層の構成物を形成するステップであって、前記第２の層が前記第１の層の上に配置され、前記壁が前記第２の層の上に配置され、前記壁が内側および外側を有するステップと、
前記構成物を前記第１の層に転写して前記結晶半導体材料から成る核を生成するステップであって、前記核が前記電界効果デバイスの本体を備え、前記本体が少なくとも１つの垂直方向ユニットおよび少なくとも１つの水平方向ユニットを有するステップとを備える方法。
【請求項１６】
前記少なくとも１つの垂直方向ユニットおよび前記少なくとも１つの水平方向ユニットをゲート電極と係合させるステップをさらに備える、請求項１５に記載の方法。
【請求項１７】
前記核の一部の上に第３の層を堆積するステップであって、前記一部が前記電界効果デバイスのソース／ドレイン領域を備えるステップ、をさらに備える、請求項１５に記載の方法。
【請求項１８】
前記第３の層を前記結晶半導体材料から成るように選び、かつ前記堆積を選択エピタキシによって実施できるように選ぶステップをさらに備える、請求項１７に記載の方法。
【請求項１９】
前記結晶半導体材料を、シリコンをベースにした材料であるように選ぶステップをさらに備える、請求項１５に記載の方法。
【請求項２０】
前記シリコンをベースにした材料を基本的にシリコンであるように選ぶステップをさらに備える、請求項１９に記載の方法。
【請求項２１】
前記絶縁物層をシリコン・ウェハ上に配置された埋込みＳｉＯ２層であるように選ぶステップをさらに備える、請求項１５に記載の方法。
【請求項２２】
前記第２の層をＳｉＯ２層であるように選び、かつ前記壁をＳｉ３Ｎ４であるように選ぶステップをさらに備える、請求項１５に記載の方法。
【請求項２３】
前記ＳｉＯ２層の上に第４の層を堆積し、かつパターン形成するステップと、
前記第４の層の前記パターンのまわりに前記Ｓｉ３Ｎ４の壁を形成するステップと、
前記外側の前記ＳｉＯ２層を部分的に除去するようにエッチングするステップと、
前記第１の材料の上に前記Ｓｉ３Ｎ４の壁および前記ＳｉＯ２層だけを残すようにエッチングするステップとをさらに備え、それによって前記構成物を形成する、請求項２２に記載の方法。
【請求項２４】
前記第４の層をアモルファス・シリコン層であるように選ぶステップをさらに備える、請求項２３に記載の方法。
【請求項２５】
前記ＳｉＯ２層を保護するために、前記内側に第５の材料層を配置するステップをさらに備える、請求項２３に記載の方法。
【請求項２６】
前記外側の前記第２の層を除去するように第１のエッチングを用いるステップと、
前記内側の前記第２の層を除去し、かつ前記外側の前記第１の層を部分的に除去するように第２のエッチングを用いるステップと、
前記外側の前記第１の層を除去するように第３のエッチングを用いるステップとをさらに備え、それによって、前記構成物を転写する、請求項１５に記載の方法。
【請求項２７】
前記内側の前記第１の層の厚さを減らすように第４のエッチングを用いるステップをさらに備える、請求項２６に記載の方法。
【請求項２８】
前記第２の層をＳｉＯ２層であるように選ぶステップと、前記壁をＳｉ３Ｎ４で作られるように選ぶステップと、前記結晶半導体材料を基本的にシリコンであるように選ぶステップとをさらに備える、請求項２６に記載の方法。
【請求項２９】
少なくとも１つのチップを備え、前記チップが少なくとも１つの電界効果デバイスを備え、さらに前記少なくとも１つの電界効果デバイスが結晶半導体材料で形成された本体を備え、前記本体が少なくとも１つの垂直方向ユニットおよび少なくとも１つの水平方向ユニットを有するプロセッサ。
【請求項３０】
前記プロセッサがデジタル・プロセッサである、請求項２９に記載のプロセッサ。
【請求項３１】
前記プロセッサが少なくとも１つのアナログ回路を備える、請求項２９に記載のプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路およびその製造の分野に関する。より具体的には、本発明は、デバイス本体（device body）が水平方向（horizontally oriented）ユニット（section）と垂直方向（verticallyoriented）ユニットを有する電界効果半導体デバイスに関する。
【背景技術】
【０００２】
今日の集積回路は非常に多数のデバイスを含む。デバイスの小型化が、性能を高めかつ信頼性を向上させる鍵である。ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）デバイスが縮小されるにつれて、技術はより複雑になる。深サブミクロン（deeplysubmicron）世代のデバイスで性能向上を継続することは非常に困難である。デバイス性能の向上を期待どおりに進め続けるために、いくつかの方法が開発されている。常により高いデバイス性能を得ようとする開発に沿ってＦＥＴデバイスを縮小することが、現在のＣＭＯＳデバイス技術の確立された指導原理である。しかし、デバイスがナノメートル領域に縮小されるとき、特に短チャネル効果（short-channeleffect：ＳＣＥ）が主要な問題になるので、真正直な縮小には限界が見えている。この問題から脱するために提案された方法は、ダブル・ゲート型（double-gated）デバイスを使用することである。該デバイスは、一表面で伝導するただ単なる平面構造ではなく、デバイス本体の両面で伝導する。ダブルゲート・デバイスが通常の平面デバイスよりもさらに縮小可能である理由は、比較的複雑であるが、その理由は既に技術論文で発表されている。例えば、エッチ・エス・ピー・ワン（H.-S.P. Wong）他、「２５ｎｍチャネル長世代におけるダブルゲート、接地平面、および単一ゲート超薄ＳＯＩＭＯＳＦＥＴのデバイス設計の考察（DeviceDesign Considerations for Double-Gate, Ground-Plane, and Single-gatedUltra-Thin SOI MOSFET's at the 25nm Channel Length Generation）」、1998 IEDM TechDig.、407〜410頁に記載されている。
【０００３】
ダブル・ゲート型デバイスの変形が、いわゆるＦｉｎ型ＦＥＴ（ＦｉｎＦＥＴ）デバイスである。ＦｉＮＦＥＴでは、トランジスタの本体は垂直構造で形成される。ＦｉｎＦＥＴのゲートは、垂直方向を向いた本体と両方の面すなわち両側面で係合している（engage）。ＦｉｎＦＥＴは、優れた短チャネル効果（ＳＣＥ）のようないくつかの利点を有し、主流の半導体技術を発展させる有望なものである。一般に、ＦｉｎＦＥＴデバイスおよび製造は、通常シリコン・オン・インシュレータ技術を意味するセミコンダクタ・オン・インシュレータ（ＳＯＩ）と関連している。従来の平面デバイスもしくは垂直方向デバイスかのどちらかであるＳＯＩデバイスは、絶縁物層の上に配置された薄い半導体層に形成される。たいていの場合、絶縁物層は、シリコン（Ｓｉ）基板上のいわゆる埋込み酸化物層である。ますます薄くなるＳＯＩ層に平面ＦＥＴを形成し、それによって性能を高める傾向がある。最先端技術の平面ＳＯＩデバイスは、いわゆる完全に空乏化された（fullydepleted）本体を有する。この完全に空乏化された本体は、ゲート電極によってチャネルに誘起される可動電荷キャリアを除いて、本体中に可動電荷キャリア（mobilecharge carrier）のないことを意味する。ＦｉｎＦＥＴデバイスは、一般に、垂直方向構造が狭いために、同様に完全に空乏化された本体を有する。また、垂直方向本体の相対する側面にゲートを有することの利点は、ゲート電極が係合している２つの面の間の本体が完全に空乏化されたとき、より顕著である。
【非特許文献１】H.-S. P. Wong他、1998 IEDM Tech Dig.、407〜410頁
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＦｉｎＦＥＴデバイスの不利な点の１つは、デバイス幅がフィン（Ｆｉｎ）の高さで決定されるために、ＦｉｎＦＥＴデバイスの幅すべてが同じになることである。デバイス幅の均一性は、回路設計に困難な制限を加える。
【課題を解決するための手段】
【０００５】
本発明は、可変幅を有するＦｉｎＦＥＴのようなデバイスの構造および形成方法を提供する。意図された構造は、超薄平面構造を有するＦｉｎＦＥＴような構造の組合せを含み、結果として複数面型デバイスになる。一般に、この開示は、絶縁物層上のＦＥＴデバイスを教示し、このデバイスが垂直方向ユニットと水平方向ユニットの組合せを有するとき、ＦｉｎＦＥＴのような構造と結合された制御を用いてほとんど任意のデバイス機能が得られる。
【０００６】
本発明はそのような構造を形成する方法を教示する。ＳＯＩ層の上に配置された絶縁物層と側壁（side wall）の組合せを使用して、パターン形成された絶縁物層上に立つ壁の構成物（formation）を形成する。次に、いくつかのエッチング・ステップを使用して、この構成物をＳＯＩ層に転写する。壁が立っていたところでＳＯＩ内にフィンが形成され、本体の垂直方向ユニットが生じる。絶縁物層がＳＯＩを覆っていたところに、本体の水平方向ユニットができる（emerge）。本体ユニット（sectionalbody）を形成した後で、更なる処理によってＳＯＩ上にユニット型ＦＥＴ（sectional FET）デバイスを形成し、このユニット型ＦＥＴデバイスは、超浅平面ＳＯＩデバイスを有するＦｉｎＦＥＴデバイスの利点を兼ね備えている。これによって、優れた配置密度（layoutdensity）とともにデバイス幅の制御ができる。
【０００７】
本発明のこれらおよび他の特徴は、添付の詳細な説明および図面から明らかになるであろう。
【発明を実施するための最良の形態】
【０００８】
図１、２、および３は、ユニット型ＦＥＴの様々な実施例の本体領域（bodyregion）の模式的な断面図を示す。一般に、電界効果トランジスタ（ＦＥＴ）は、デバイスの２つの部分すなわちソースとドレインの間の電流をゲート電極で制御するデバイスである。ゲート電極は、電界による制御をデバイスの本体に及ぼす。本体はソースとドレインの間にあり、ゲート電極は表面（surface）または面（face）の上で本体と係合する。ゲート電極は、必ずではないが一般に、ゲート誘電体によって本体の面（または複数の面）から隔離されている。ＦＥＴの本体は結晶半導体であり、ゲート電極が電界を及ぼす面によって、ソースとドレインの間に導電性チャネルが形成される。当技術分野で知られているような一般的なＦＥＴは、ゲート電極が係合している単一の水平な本体ユニット（section）を有する。本開示は、水平方向ユニットと垂直方向ユニットの両方を有する複数の本体を持ったＦＥＴデバイスを意図する。ユニット（section）の向きは、ソースおよびドレインを含む平面に対してである。この開示のユニット型ＦＥＴは、いわゆるセミコンダクタ・オン・インシュレータ技術を代表するものであり、デバイスは絶縁体上に配置されている。マイクロエレクトロニクス技術の主要な半導体はシリコンであり、また、一般に、シリコン・オン・インシュレータ（ＳＯＩ）という用語は、絶縁体上に配置されたデバイスを定義するために使用される。
【０００９】
ユニット型ＦＥＴの本体の代表的な実施例を、図１に断面図で示す。本体１０は、結晶半導体材料である。代表的な実施例では、本体１０の結晶半導体材料は、シリコンをベースにした材料の広い分類に属する。マイクロエレクトロニクス技術において、小型化で最も進歩した材料はシリコン（Ｓｉ）である。シリコンをベースにした材料は、シリコンと同じ基本技術内容物であるシリコンの様々な合金である。マイクロエレクトロニクスにとって重要なそのようなシリコンをベースにした材料の１つは、シリコン・ゲルマニウム（ＳｉＧｅ）合金である。代表的な実施例では、本体１０の結晶半導体材料は基本的にシリコンである。しかし、当業者は認めることであろうが、ＩＩＩ−Ｖ合金のような、ＳｉおよびＳｉＧｅを越えた他の半導体材料もまた考えることができる。この開示の教示に従って、ユニット型ＦＥＴ本体は、少なくとも１つの垂直方向ユニットおよび少なくとも１つの水平方向ユニットを有する。図１において、断面の本体１０は、２つの垂直方向ユニット１１および１つの水平方向ユニット１２を有する。垂直方向ユニット１１各々は２つの相対する面３１および４１を備える。一般にすべての水平方向ユニットと同じように、水平方向ユニット１２は、上面３２および底面４２を備える。底面４２は、絶縁体表面２１と界面を形成している。垂直方向ユニットは第１の高さ７７および第１の幅１６を有する。水平方向ユニット１２は第１の厚さ２２を有する。代表的な実施例では、第１の高さ７７は約３０ｎｍ乃至１５０ｎｍである。代表的な実施例では、第１の厚さ２２は約２ｎｍ乃至５０ｎｍである。この開示は、ＦＥＴが製造される技術の最小線幅よりも第１の幅１６が小さくなるように、ユニット型ＦＥＴの少なくとも１つの垂直方向ユニット１１を狭い幅にすることを教示する。半導体処理の最先端技術のどの時点でも、その技術がリソグラフィで達成することができる最小構造体（feature）サイズがある。この線幅は、従来、特定の世代の技術の呼び名として、例えば「０．２５μｍ技術」などとして示される。垂直方向ユニットの第１の幅１６はこの最小リソグラフィ線幅よりも小さく、ユニット型ＦＥＴはその特定の技術世代とは独立して製造される。というのは、第１の幅１６はリソグラフィで作られないからである。
【００１０】
図２は、異なる数の水平方向ユニット１２および垂直方向ユニット１１を有するユニット型ＦＥＴ本体１０の例示の実施例を示す。この図は、３つの異なる本体１０を示すが、ただ単に代表的な目的としてであり、制限するように解釈すべきでない。この開示の教示で、任意の数の水平方向ユニットおよび垂直方向ユニットを製造することができる。一般に、絶縁体表面２１は絶縁物層９０の上面であり、この上面に、ユニット型ＦＥＴ本体の結晶半導体材料を配置する。絶縁物層９０は、一般に、基板９１の上に配置する。代表的な実施例では、絶縁物層９０はＳｉＯ２であり、基板９１はシリコン・ウェハである。一般に、ユニット型ＦＥＴはＳＯＩ技術で製造される。このＳＯＩ技術で、いわゆる埋込み酸化物（ＳｉＯ２）がシリコン基板の上に配置され、ＳＯＩシリコン層がこの埋込み酸化物の上に配置される。代表的な実施例では、ユニット型ＦＥＴはＳＯＩ層に形成される。
【００１１】
図３は、図２のユニット型ＦＥＴ本体１０の例示の実施例を示し、ゲート電極５０が、少なくとも１つの水平方向ユニット１２の上面３２（図１に示す）および少なくとも１つの垂直方向ユニット１１の相対する面３１および４１（図１に示す）と係合している。ユニット型デバイスは、２つの型の高性能デバイスの組合せを設ける。垂直方向ユニット１１は、いわゆるＦｉｎＦＥＴまたは縦型デバイスに似ており、一方で、水平方向ユニット１２は超薄本体平面デバイスに似ている。最終デバイスが完全空乏シリコン・オン・インシュレータ（ＦＤＳＯＩ：fully depleted silicon-on-insulator）ＦＥＴとして組み立てられる場合には、垂直方向ユニット１１の一般的な第１の幅１６は、水平方向ユニット１２の第１の厚さ２２の約２倍である。この開示では、すべての領域のすべての面と単一ゲート電極５０が係合して、ユニット・デバイスの低キャパシタンス高電流駆動能力をもたらしている。図３の左側のＦＥＴは、２つの垂直方向ユニット１１の間に位置する１つの水平方向ユニット１２を示し、ゲート電極は、４つの垂直方向の面と１つの水平方向の面の合計５つと同時に係合している。そのようなデバイスは５ゲート（pentagate）ＦＥＴと呼ぶことができる。
【００１２】
代表的な実施例では、図１、２、および３に示すユニット型ＦＥＴの本体は完全に空乏になっている。このことは、ゲート電極によってチャネル内に誘起される可動電荷キャリアを除いて本体には可動電荷キャリアがないことを意味する。通常の平面デバイスのＳＯＩ技術では、本体が空乏になっているかいないかは、本体のドーピング・レベルおよび本体の厚さに依存する。垂直方向ユニットでは、再びドーピング・レベルのほかに、垂直ユニットの第１の幅１６すなわちゲート電極が係合する相対する面の間の間隔が、空乏（depletion）の観点から重要である。本開示のユニット型ＦＥＴでは、水平方向ユニットの第１の厚さ２２を、完全に空乏になるように十分に薄くすることができる。垂直ユニットはリソグラフィ限界で制約を受けないので、垂直ユニットも、完全に空乏になるように十分に狭くすることができる。当業者には知られているように、ＳＯＩデバイスにとって、完全空乏の本体は数多くの利点を有する。
【００１３】
図４、５、および６は、ユニット型ＦＥＴの模式的な平面図および断面図を示す。図４で、ユニット型ＦＥＴ１００は、ソース／ドレイン１１０、ゲート５０、およびゲート電極の下の本体１０（図６のみ見られる）を備える。ユニット型ＦＥＴの形成中に、核（kernel）１５と呼ばれるある特定の構造を製造する。（核という単語は、この構造の果たす役割を表現する。）ゲート電極が係合する核のその領域が本体１０になるので、核１５は本体を構成する。核１５を形成するとき、核１５は基本的には本体と同じ断面寸法を有する。本体以外の領域で、核１５はソース／ドレイン１１０の構成要素になる。ソース／ドレインは、できるだけ低抵抗を有し、かつ配線コンタクト（wiringcontact）またはシリサイド化あるいはその両方を容易にするように十分な大きさ(bulk)を有することが望ましい。そこで最も重要な問題は本体としての要求条件に適合することであるので、そのような特性には、核に生成されたものよりももっと多くの材料が必要となる。したがって、ユニット型ＦＥＴの代表的な実施例では、核の部分（本体を形成しないその部分）を改善されたソース／ドレイン１１０に変える目的で、第３の層１１１をその核部分の上に配置する。ソース／ドレイン領域では、核は一般に第３の層１１１の下にあり、平面図では見えないので、図４では、核１５のおおよその場所をただ破線で示す。代表的な実施例では、核はシリコンをベースにした材料、すなわち一般にはシリコンであり、第３の層１１１は核１５と同じ材料から成る。したがって、代表的な実施例では、第３の層１１１は、核１５と同じ結晶半導体材料、すなわち一般にシリコンから成るように選ばれ、さらに、堆積は、ソース／ドレイン１１０の核の上に選択エピタキシ（selectiveepitaxy）で行うように選ばれる。この結果を図５に示し、図５は、点線「ｂ」に沿った図４の断面図である。ソース／ドレイン１１０の核１５は、本体１０と同じ断面構造体を有するが、第３の層１１１で覆われている。エピタキシャル堆積の場合、第３の層１１１は核１５と基本的に区別できない。そのような実施例で、核１５および第３の層１１１は一緒にソース／ドレイン１１０を構成するので、ソース／ドレインの最小厚さ１１３は、本体の水平方向ユニットの第１の厚さ２２よりも大きい。ソース／ドレインの最大厚さ１１２は、本体の垂直ユニットの第１の高さ７７と少なくとも同じぐらいである。また、ソース／ドレインの最大厚さ１１２は、堆積技術および他のプロセスに依存しているので、第１の高さ７７より大きくなり得る。当業者には理解できるであろうが、ソース／ドレイン１１０の最大厚さ１１２を増大するという問題にはトレードオフ（tradeoff）が含まれる。
【００１４】
図６は、図４の点線「ａ」に沿った（図３と同様な）ゲート５０および本体１０の断面図である。ゲート５０は、少なくとも１つの垂直ユニット１１および少なくとも１つの水平方向ユニット１２の様々な面と係合する。図６から明らかなように、核の本体部分は第３の層１１１で覆われていない。
【００１５】
図７〜１１は、ユニット型ＦＥＴを形成する代表的な方法の段階（ステップ）を示す。一般に、本開示では、最初にＳＯＩ層の上面に壁および層の構成物を形成し、それから（様々なエッチングを使って）この構成物をＳＯＩ層に転写して核を形成し、次にこの核がユニット型ＦＥＴ１００を形成するための基礎となることが教示される。
【００１６】
図７は、構成物３１０（図１０に示す）を形成する方法に沿ったステップである、ユニット型ＦＥＴを製作する方法の例示の実施例の段階を、模式的な断面図で示す。絶縁物層９０を基板９１の上に配置する。代表的な実施例では、絶縁物層９０は埋込みＳｉＯ２であり、基板９１はシリコン・ウェハである。絶縁物層９０の上に、結晶半導体材料からなる第１の層２００を配置する。この第１の層２００に、ユニット型ＦＥＴの本体を含む核１５をエッチングする。代表的な実施例では、第１の層は約３０ｎｍ乃至約１５０ｎｍの厚さを有するシリコンである。第１の層２００の上面に、第２の層２１０を、すなわち例示の実施例ではＳｉＯ２層を配置する。このＳｉＯ２層２１０は、当技術分野で知られている任意の方法で、第１の層の上に配置することができる。層２１０の上に、第４の層２３０を堆積し、これをパターンに形成する（パターン形成後を示す）。代表的な実施例では、第４の層２３０はアモルファス・シリコン層であり、このアモルファス・シリコン層は、厚さが約７０ｎｍ乃至１２０ｎｍの範囲で、低圧化学的気相堆積法（ＬＰＣＶＤ）または急熱（rapid thermal）ＣＶＤ（ＲＴＣＶＤ）で堆積される。
【００１７】
図８は、側壁形成プロセスが完了した段階での構造を模式的な断面図で示し、第４の層２３０を含む。側壁２２０は、電子部品加工技術でよく知られている標準的なスペーサ・エッチング技術で作ることができる。代表的な実施例では、この壁２２０は窒化シリコンＳｉ３Ｎ４で作られる。壁２２０の幅は、その形成にパターン形成ステップが含まれていないので、処理技術のリソグラフィ能力と無関係である。
【００１８】
図９は、壁２２０の形成後の段階での本方法の平面図を模式的に示す。第４の層２３０のアイランド（island）が少なくとも１つ存在する。例示のための図に、３つのアイランドを示す。これらの第４の層のアイランド２３０は壁２２０で取り囲まれている。目に見える表面の大部分は、第２の層２１０である。図９は、表面が壁の内側の領域および壁の外側の領域にどのように分割されるかを示している。単一の核の形成にたとえ複数のアイランドが含まれているとしても、内側３０１および外側３０２を有する単一の壁について論ずることができる。ただ１つのアイランド２３０がある場合、内側３０１は自明でアイランド領域２３０である。形成すべき核が複数のアイランドを必要とする場合、−これは最終的なユニット型ＦＥＴに２より多い垂直ユニットを持ちたいと望む場合であるが−、この段階で、核の範囲をリソグラフィで画定しなければならない。この領域を、例として、図９に点線３０３で示す。この場合、壁の内側３０１は点線３０３の内側の領域として画定され、壁の外側３０２は点線３０３の外側の領域として画定される。複数のアイランドの場合、内側３０１の全体の中の第２の層２１０を保護するために、第５の材料層２４０を堆積する。例示の実施例で、この第５の層２４０は、第４の層２３０と同じ材料、すなわち一般にアモルファス・シリコンであってもよい。所定の位置の第５の層２４０を保護することで、壁の内側の第２の層２１０に影響を及ぼすことなく、壁の外側の第２の層２１０をエッチングすることができる。核が２より多い垂直領域を必要とする場合、１つのアイランド２３０で十分であり、第５の層２４０を堆積する必要はない。その理由は、壁２２０を形成するために使用した第４の層２３０が自動的に内側３０１の層２１０を保護するからである。
【００１９】
図１０は、本方法により構成物３１０が完成した直後の模式的な断面図を示す。構成物は、一般に窒化シリコン（Ｓｉ３Ｎ４）である壁２２０および一般にＳｉＯ２である第２の層２１０を有し、この第２の層は、一般にシリコンである第１の層２００の上に配置される。壁２２０は、第２の層２１０の上に配置され、この壁は内側３０１および外側３０２を有する。第２の層２１０は、内側３０１よりも外側３０２において、より薄い。代表的な実施例では、図８に示す状態から、以下の外側３０２の上のＳｉＯ２層２１０を部分的に除去するエッチング・ステップを実施することで図１０に示すような構成物の形成に到達することができる。そのようなエッチング・ステップは、当技術分野でよく知られており、ドライ・エッチング方式か、ウェット・エッチング方式かのどちらかによる。アイランドがただ１つだけ含まれる場合、外側から酸化物２１０を部分的に除去するこのエッチング・ステップを、壁材料をエッチングする初期の壁形成ステップと一緒にすることができる。次に、再び標準的な方法を用いて、窒化シリコンの壁２２０および第１の材料の上のＳｉＯ２層だけを残すようにエッチングする。このステップは、アモルファス・シリコン層２３０の除去および、存在すれば第５の層２４０の除去を含む。通常第５の層２４０は第４の層２３０と同じ材料すなわちアモルファス・シリコンであるので、通常、第５の層２４０の除去は問題がない。この２つのエッチング・ステップが行われたとき、構成物１６は準備できたこととなる。
【００２０】
図１１は、本方法により核１５が完成した直後の模式的な断面図を示す。核１５は、結晶半導体材料２００から成り、核１５はＦＥＴ本体１０を備える。このＦＥＴ本体は、少なくとも１つの垂直方向ユニット１１および少なくとも１つの水平方向ユニット１２を有する。
【００２１】
図１０に示す状態から始まって、構成物３１０（Ｓｉ３Ｎ４壁２２０と内側３０１でより厚い酸化物ＳｉＯ２と外側３０２でより薄い酸化物ＳｉＯ２）は、第１の層２００に転写しなければならない。この目的を達成する最初のステップは、外側３０２から第２の層２１０を完全に除去し、かつ内側３０１から第２の層２１０を部分的に除去するように第１のエッチングを行うことである。例示の実施例では、第１のエッチングは一様なプラズマ・エッチングである。一般に、小流量の酸素と混合されたＨＢｒのような、臭素をベースにしたプラズマが使用される。代表的な実施例では、第２の層２１０が熱的に堆積された酸化物（ＴＥＯＳ）である場合、第１のエッチングの一般的なパラメータは、ＨＢｒ流量が約５０から３００標準立方センチメートル／分（ＳＣＣＭ）、Ｏ２流量が約０から５ＳＣＣＭ、上部ＲＦ電源パワーが約２００Ｗから３５０Ｗ、下部電極（ウェハ）ＲＦパワーが約１５０Ｗから３５０Ｗ、圧力が約３から６ｍＴｏｒｒである。例えば外側３０２における光放射分光（ＯＥＳ）による終点追跡（end-point trace）で、外側の材料の完全な除去を検出することで、処理時間は制御される。第１のエッチングの反応性イオン・エッチング方式によって、外側３０２のＴＥＯＳのエッチング速度は、確実に、内側３０１のＴＥＯＳのエッチング速度と同様であるか、または僅かに早くなる。したがって、外側３０２のＴＥＯＳを完全に除去した後で、内側３０１にまだＴＥＯＳの薄い層が残っている。
【００２２】
次に、第２のエッチングを使用して、内側３０１の第２の層２１０、一般にＴＥＯＳ、を完全に除去し、かつ外側３０２の第１の層２００、一般にシリコン、を部分的に除去する。代表的な実施例では、第２の層２１０がＴＥＯＳで第１の層２００がシリコンであるとき、プラズマ・エッチング（第２のエッチング）の一般的なパラメータは、ＨＢｒ流量が約１５０から３００ＳＣＣＭ、上部ＲＦ電源パワーが約１５０Ｗから３５０Ｗ、下部電極（ウェハ）ＲＦパワーが約１５０Ｗから３５０Ｗ、圧力が約３から６ｍＴｏｒｒである。エッチング時間は数秒であり、一般に７秒から１５秒である。
【００２３】
次に、第３のエッチングを使用して、外側３０２の第１の層２００、一般にシリコン、を完全に除去する。第３のエッチングの継続時間は、再び、例えば外側３０２でのＯＥＳ終点追跡で、外側の材料の完全な除去を検出することで制御される。外側３０２でシリコン２００が完全に除去されたとき、内側にはシリコンの層がまだ残っている。というのは、第２のエッチングの後で、シリコン２００は外側３０２よりも内側３０１の方が厚いからである。代表的な実施例では、第１の層２００がシリコンであるとき、プラズマ・エッチング（第３のエッチング）の一般的なパラメータは、ＨＢｒ流量が約１００から３５０ＳＣＣＭ、Ｏ２の流量が約０から５ＳＣＣＭ、上部ＲＦ電源パワーが約８０Ｗから２５０Ｗ、下部電極（ウェハ）ＲＦパワーが約１０Ｗから１００Ｗ、圧力が約５から１０ｍＴｏｒｒである。
【００２４】
この３つのエッチングを終えたとき、構成物３１０を第１の層２００に転写し終わっている。残っている窒化シリコンの壁２２０および残っているＴＥＯＳマスク層２１０（壁の下になっていた）を、通常ウェット・エッチングで除去した後で、結果として核１５が生じる。様々なエッチング中に、Ｓｉ３Ｎ４壁２２０の下の第１の層２００は保護され、その結果として、本体の垂直方向ユニットが生じることになる。
【００２５】
任意ではあるが、窒化シリコンの壁を除去する前に、本体の水平方向ユニットの第１の厚さ２２を制御するために、第４のエッチングを行って内側３０１の第１の層２００の厚さを制御することができる。例示の実施例では、第１の層２００がシリコンであるとき、第４のエッチングの一般的なパラメータは、ＨＢｒ流量が約１００から３５０ＳＣＣＭ、Ｏ２の流量が約０から５ＳＣＣＭ、Ｈｅの流量が約１００から３５０ＳＣＣＭ、上部ＲＦ電源パワーが約１００Ｗから４００Ｗ、下部電極（ウェハ）ＲＦパワーが約１０Ｗから１００Ｗ、圧力が約２０から１００ｍＴｏｒｒである。
【００２６】
望ましい場合には、上述のエッチング・ステップが行われた後で、当技術分野で知られている標準的なエッチング技術を用いて核の一部を除去することができる。例えば、奇数の垂直方向ユニットまたは偶数の水平方向ユニットが必要である場合に、該当するかもしれない。または、様々の複雑な配置（layout）の形が必要になる可能性があり、この複雑な配置の形は、異なる位置のいくつかのアイランドを有する核を形成しそれから不要な部分をエッチング除去して、最適に実現されるかもしれない。
【００２７】
核１５を仕上げた後、ユニット型ＦＥＴの更なる処理が、主に確立されたＦＥＴ処理に従って引き続いて行われる。例外は、次の通りである。様々な向きの面と係合しなければならないゲート電極５０の形が与えられたとすると、ゲート電極の堆積時に特別の配慮が必要になる。また、図４、５、および６に関連して述べたように、第３の層１１１は、ソース／ドレイン１１０のために核１５の上に堆積される。第３の層１１１は一般にシリコンであり、選択エピタキシで核のシリコンの上に堆積される。
【００２８】
このように、形成されたセグメント型（segmented）ＦＥＴ（ユニット型ＦＥＴ）は、完全空乏の平面デバイスとＦｉｎＦＥＴ型デバイスを組み合わせる。この組合せによって、ＦｉｎＦＥＴ型デバイスに関してデバイス幅の制御が可能になる。セグメント型ＦＥＴデバイスは、所定の配置面積で高電流駆動を行う。
【００２９】
図１２は、少なくとも１つのユニット型ＦＥＴを含むチップを少なくとも１つ含んだプロセッサの象徴図である。そのようなプロセッサ９００は少なくとも１つのチップ９０１を有し、このチップは、本発明のユニット型ＦＥＴ１００を少なくとも１つ含む。プロセッサ９００は、ユニット型ＦＥＴデバイス１００の恩恵を受ける任意のプロセッサでよい。このデバイスが多数で、１つまたは複数のチップ９０１上に、プロセッサの一部を形成する。ユニット型ＦＥＴデバイスで製造されるプロセッサの代表的な実施例は、コンピュータの中央処理複合体に一般に見出されるデジタル・プロセッサ、ユニット型ＦＥＴデバイスの高性能の恩恵を大いに受ける混成（mixed）デジタル／アナログ・プロセッサ、および、プロセッサにメモリを接続するモジュール、ルータ、レーダ・システム、高性能ビデオ電話、ゲーム・モジュール、その他のような、一般に任意の通信プロセッサである。
【００３０】
上述の教示を考慮して、本発明の多くの修正および変形が可能であり、当業者には明らかであろう。本発明の範囲は特許請求の範囲によって定義される。
【図面の簡単な説明】
【００３１】
【図１】ユニット型ＦＥＴの様々な実施例の本体領域を示す模式的な断面図である。
【図２】ユニット型ＦＥＴの様々な実施例の本体領域を示す模式的な断面図である。
【図３】ユニット型ＦＥＴの様々な実施例の本体領域を示す模式的な断面図である。
【図４】ユニット型ＦＥＴを示す模式的な上面図である。
【図５】ユニット型ＦＥＴを示す模式的な断面図である。
【図６】ユニット型ＦＥＴを示す模式的な断面図である。
【図７】ユニット型ＦＥＴの製造の代表的な方法の段階を示す図である。
【図８】ユニット型ＦＥＴの製造の代表的な方法の段階を示す図である。
【図９】ユニット型ＦＥＴの製造の代表的な方法の段階を示す図である。
【図１０】ユニット型ＦＥＴの製造の代表的な方法の段階を示す図である。
【図１１】ユニット型ＦＥＴの製造の代表的な方法の段階を示す図である。
【図１２】少なくとも１つのユニット型ＦＥＴを含むチップを少なくとも１つ含んだプロセッサを示す象徴的な図である。
【符号の説明】
【００３２】
１０  本体（結晶半導体材料）
１１  垂直方向ユニット
１２  水平方向ユニット
１５  核（シリコン）
１６  第１の幅
２１  絶縁表面
２２  第１の厚さ
３１、４１  相対する面
３２  上面
４２  底面
５０  ゲート電極
７７  第１の高さ
９０  絶縁物層（ＳｉＯ２）
９１  基板（シリコン・ウェハ）
１００  ユニット型ＦＥＴ
１１０  ソース／ドレイン
１１１  第３の層（結晶半導体材料、シリコン）
１１２  ソース／ドレインの最大厚さ
１１３  ソース／ドレインの最小厚さ
２００  第１の層（結晶半導体材料、シリコン）
２１０  第２の層（ＳｉＯ２）
２３０  第４の層（アモルファス・シリコン）
２４０  第５の層（アモルファス・シリコン）
２２０  側壁（Ｓｉ３Ｎ４）
３０１  内側
３０２  外側
３１０  構成物
９００  プロセッサ
９０１  チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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