(57)【要約】【課題】  反転データの出力タイミングの遅延を防止すること。【解決手段】  強誘電体キャパシタＱ１nm、Ｑ２nmに、上部電極をプレートラインＰＬmに接続し且つ下部電極をビットラインＢＬ２m、ＢＬ４mに接続することが可能なＮＭＯＳ７、１０、１１、１４と、下部電極をプレートラインＰＬmに接続し且つ上部電極をビットラインＢＬ１m、ＢＬ３mに接続することが可能なＮＭＯＳ８、９、１２、１３とを設けた。【選択図】  図１
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【特許請求の範囲】
【請求項１】
１つの強誘電体キャパシタと、その強誘電体キャパシタの第１の電極をプレートラインに電気的に接続し且つ当該強誘電体キャパシタの第２の電極をビットラインに電気的に接続した第１の状態を実現可能な第１接続素子群と、前記強誘電体キャパシタの前記第２の電極をプレートラインに電気的に接続し且つ当該強誘電体キャパシタの前記第１の電極をビットラインに電気的に接続した第２の状態を実現可能な第２接続素子群とを備え、
前記第１の状態と、前記第２の状態と、前記第１及び第２の電極が前記プレートライン及び前記ビットラインのいずれにも接続されていない状態と、を選択可能としたことを特徴とするメモリセル。
【請求項２】
前記第１接続素子群は、前記強誘電体キャパシタの前記第２の電極に第１のビットラインを電気的に接続し、前記第２接続素子群は、前記強誘電体キャパシタの前記第１の電極に前記第１のビットラインと異なる第２のビットラインを電気的に接続することを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記第１接続素子群は、前記強誘電体キャパシタの前記第２の電極に所定のビットラインを電気的に接続し、前記第２接続素子群は、前記強誘電体キャパシタの前記第１の電極に前記所定のビットラインを電気的に接続することを特徴とする請求項１に記載のメモリセル。
【請求項４】
同じ強誘電体キャパシタから同じデータを繰り返し読み出すときには、その読み出しのたびに前記第１の状態と前記第２の状態とを交互に選択する選択手段を備えたことを特徴とする請求項１から３のいずれか１項に記載のメモリセル。
【請求項５】
前記請求項１から４のいずれか１項に記載の複数のメモリセルをアレイ状に配して構成したことを特徴とする半導体記憶装置。
【請求項６】
同じ列に配されている前記複数のメモリセルからなるメモリセル群のうち、隣接する１対のメモリセル群でプレートラインを共通化したことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
同じ列に配されている前記複数のメモリセルからなるメモリセル群のうち、隣接する１対のメモリセル群にプレートラインを個別に設けたことを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタをデータ保持用のキャパシタとするメモリセル及び、そのメモリセルをアレイ状に配列して構成した半導体記憶装置に関する。
【背景技術】
【０００２】
従来、この種のメモリセルとしては、強誘電体キャパシタの一方の電極を接地状態等のある特定の電位に固定し、他方の電極を、プレートライン又はビットラインに電気的に接続可能としたものがある（例えば、特許文献１参照。）。
【特許文献１】特開平５−１３７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、このようなメモリセルをアレイ状に配列して構成した画像用メモリにあっては、通常、任意の画素が黒色であるときには、当該画素に対応するメモリセルに「１」データを保持させ、白色であるときには当該画素に対応するメモリセルに「０」データを保持させることとなる。そのため、モノクロ画像の黒色部と白色部とを反転させた反転画像をディスプレイ等に表示させるときには、強誘電体キャパシタから読み出した色彩データをインバータ等の論理回路で反転させなければならず、その結果、その論理回路での反転動作によって、前記反転画像の出力タイミングが遅くなってしまうという問題があった。
【０００４】
そこで、本発明は、上記従来の技術の未解決の問題を解決することを目的とするものであって、反転データの出力タイミングの遅延を防止できるメモリセル及び、そのメモリセルをアレイ状に配列して構成した半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明に係るメモリセルは、１つの強誘電体キャパシタと、その強誘電体キャパシタの第１の電極をプレートラインに電気的に接続し且つ当該強誘電体キャパシタの第２の電極をビットラインに電気的に接続した第１の状態を実現可能な第１接続素子群と、前記強誘電体キャパシタの前記第２の電極をプレートラインに電気的に接続し且つ当該強誘電体キャパシタの前記第１の電極をビットラインに電気的に接続した第２の状態を実現可能な第２接続素子群とを備え、前記第１の状態と、前記第２の状態と、前記第１及び第２の電極が前記プレートライン及び前記ビットラインのいずれにも接続されていない状態と、を選択可能としたことを特徴とする。
【０００６】
したがって、本発明に係るメモリセルにあっては、アレイ状に配列して画像用メモリを構成したときに、モノクロ画像の黒色部と白色部とを反転させた反転画像をディスプレイ等に表示させる場合、強誘電体キャパシタに色彩データを保持させたときに第１の状態が選択されていたときには、第２の状態を選択し、また、第２の状態が選択されていたときには第１の状態を選択することで、前記保持させた色彩データの反転データを直接読み出すことができ、その結果、反転データの出力タイミングの遅延を防止することができる。
【０００７】
また、本発明に係るメモリセルにあっては、前記第１接続素子群は、前記強誘電体キャパシタの前記第２の電極に第１のビットラインを電気的に接続し、前記第２接続素子群は、前記強誘電体キャパシタの前記第１の電極に前記第１のビットラインと異なる第２のビットラインを電気的に接続するようにしてもよい。そのようにすれば、例えば、このメモリセルをアレイ状に配列して画像用メモリを構成したときに、同じビットラインに複数の強誘電体キャパシタが電気的に接続可能となっている場合、任意の強誘電体キャパシタが当該ビットラインに接続されているときには、その他の強誘電体キャパシタを当該ビットラインと異なるビットラインに接続させることで、複数の強誘電体キャパシタに同時にアクセスすることができる。
【０００８】
さらに、本発明に係る半導体記憶装置にあっては、前記第１接続素子群は、前記強誘電体キャパシタの前記第２の電極に所定のビットラインを電気的に接続し、前記第２接続素子群は、前記強誘電体キャパシタの前記第１の電極に前記所定のビットラインを電気的に接続するようにしてもよい。そのようにすれば、各電極に接続するビットラインを選択するための周辺回路等を設ける必要がなく、チップ面積を小さくすることができる。
【０００９】
また、本発明に係るメモリセルにあっては、同じ強誘電体キャパシタから同じデータを繰り返し読み出すときには、その読み出しのたびに前記第１の状態と前記第２の状態とを交互に選択する選択手段を備えるようにしてもよい。そのようにすれば、例えば、このメモリセルをアレイ状に配列して画像用メモリを構成したときに、その画像用メモリをシリアルアクセスし、同じ強誘電体キャパシタから同じデータを繰り返し読み出す場合、再書き込みによって全ての強誘電体キャパシタに分極反転が生じ、全ての強誘電体キャパシタの分極反転の回数をほぼ等しくでき、全ての強誘電体キャパシタの劣化の度合いを均一とし、その劣化による特性の変化を全ての強誘電体キャパシタで均一とすることができる。
【００１０】
一方、本発明に係る半導体記憶装置は、前記請求項１から４のいずれか１項に記載の複数のメモリセルをアレイ状に配して構成したことを特徴とする。
したがって、本発明の半導体記憶装置にあっては、画像用メモリに利用したときに、モノクロ画像の黒色部と白色部とを反転させた反転画像をディスプレイ等に表示させる場合、強誘電体キャパシタに色彩データを保持させたときにビットラインが接続されていた電極に、プレートラインを接続し、また、プレートラインが接続されていた電極にビットラインを接続することで、前記保持させた色彩データの反転データを直接読み出すことができ、反転データの出力タイミングの遅延を防止することができる。
【００１１】
また、本発明に係る半導体記憶装置にあっては、同じ列に配されている前記複数のメモリセルからなるメモリセル群のうち、隣接する１対のメモリセル群でプレートラインを共通化してもよい。そのようにすれば、プレートラインの数を少なくすることができ、プレートラインの配置面積を小さくすることで、チップ面積を小さくすることができる。
さらに、本発明に係る半導体記憶装置にあっては、同じ列に配されている前記複数のメモリセルからなるメモリセル群のうち、隣接する１対のメモリセル群にプレートラインを個別に設けてもよい。そのようにすれば、各プレートラインには隣接するメモリセル群のうち一方のメモリセル群の接続素子だけが接続され、接続素子の寄生容量によるプレートラインの配線負荷をほぼ半分の大きさとすることができ、その結果、メモリセル群への書き込み速度や読み出し速度を向上することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明のメモリセルをアレイ状に配列して構成した画像用メモリの一実施形態を図面に基づいて説明する。なお、以下の説明にあっては、任意の画素が黒色であるときには、当該画素に対応するメモリセル５nm、６nmに「１」データを保持させ、白色であるときには当該画素に対応するメモリセル５nm、６nmに「０」データを保持させる。
【００１３】
＜本発明のメモリセルの構成＞
図１は、本発明に係るメモリセルを利用した半導体記憶装置の概略構成図である。なお、図中、半導体記憶装置を構成する各回路ブロック及び回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成されている。
【００１４】
この半導体記憶装置には、図１（ａ）に示すように、メモリアレイ領域１が中央に形成され、そのメモリアレイ領域１の平面視上側には、ビットライン駆動回路及びセンスアンプを含む複数のビットライン（以下、ＢＬとも呼ぶ。）用回路２と、複数のプレートライン（以下、ＰＬとも呼ぶ。）駆動回路３とが交互に配され、また、平面視左側には、複数のワードライン（以下、ＷＬとも呼ぶ。）駆動回路４が配されている。そして、これらビットライン用回路２、プレートライン駆動回路３及びワードライン駆動回路４は、図示しない制御回路からの制御指令に従って、任意のビットラインＢＬ１m、ＢＬ２m、プレートラインＰＬm及びワードラインＷＬ１n、ＷＬ２nを駆動するように構成されている。
【００１５】
これらのうち、メモリアレイ領域１には、アレイ状に複数のメモリセル５nm、６nm（ｎ＝１、２、ｍ＝１〜４）が形成されている。そして、そのアレイ状に形成された複数のメモリセル５nm、６nmからなる横方向の列（以下、パートとも呼ぶ。）には、２種類のメモリセル５nm及び６nmが交互に形成されている。また、縦方向の列（以下、ブロックとも呼ぶ。）には、同じ種類のメモリセル５nm、６nmが複数並んで形成されている。
【００１６】
また、これら２種類のメモリセル５nm、６nmのうち、一方のメモリセル（第１メモリセル）５nmには、図１（ｂ）の平面視左側に概略図示するように、強誘電体キャパシタＱ１nmが中央に形成されている。そして、その強誘電体キャパシタＱ１nmの平面視左側には、ビットライン用回路２から縦方向に延びている２つのビットラインＢＬ１m、ＢＬ２mが配され、平面視右側には、プレートライン駆動回路３から縦方向に延びている１つのプレートラインＰＬmが配され、平面視上下両側には、ワードライン駆動回路４から横方向に延びている２つのワードラインＷＬ１n、ＷＬ２nが配されている。なお、図２に示すように、強誘電体キャパシタＱ１nmの印加電圧の方向は、上部電極が下部電極より高電位である場合を正方向とし、逆に下部電極が上部電極より高電位である場合を負方向とする。また、強誘電体キャパシタＱ２nmの印加電圧の方向も同様とする。
【００１７】
さらに、図１（ｂ）に示すように、この強誘電体キャパシタＱ1nmの一方の電極（以下、上部電極とも呼ぶ。）には、ゲートがワードラインＷＬ２nに接続され且つ一端がプレートラインＰＬmに接続されたスイッチとしてのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとも呼ぶ。）７の他端と、ゲートがワードラインＷＬ１nに接続され且つ一端がビットラインＢＬ１mに接続されたスイッチとしてのＮＭＯＳ８の他端とが接続されている。また、他方の電極（以下、下部電極とも呼ぶ。）には、ゲートがワードラインＷＬ１nに接続され且つ一端がプレートラインＰＬmに接続されたスイッチとしてのＮＭＯＳ９の他端と、ゲートがワードラインＷＬ２nに接続され且つ一端がビットラインＢＬ２mに接続されたスイッチとしてのＮＭＯＳ１０の他端とが接続されている。
【００１８】
そして、ワードライン駆動回路４によってワードラインＷＬ１nが駆動され、そのワードラインＷＬ１nにゲートしきい値電圧Ｖppが印加されると、そのワードラインＷＬ１nがゲートに接続されているＮＭＯＳ８によって、ＮＭＯＳ８の一端に接続されているビットラインＢＬ１mが他端に接続されている強誘電体キャパシタＱ１nmの上部電極に電気的に接続される。また同時に、そのワードラインＷＬ１nがゲートに接続されているＮＭＯＳ９によって、ＮＭＯＳ９の一端に接続されているプレートラインＰＬmが、他端に接続されている強誘電体キャパシタＱ１nmの下部電極に電気的に接続される。ここで、ゲートしきい値電圧Ｖppは、ＮＭＯＳ８〜１４が導通状態となる電圧である。
【００１９】
また同様に、ワードライン駆動回路４によってワードラインＷＬ２nが駆動され、そのワードラインＷＬ２nにゲートしきい値電圧Ｖppが印加されると、そのワードラインＷＬ２nがゲートに接続されているＮＭＯＳ１０によって、ＮＭＯＳ１０の一端に接続されているビットラインＢＬ２mが他端に接続されている強誘電体キャパシタＱ１nmの下部電極に電気的に接続される。また同時に、そのワードラインＷＬ２nがゲートに接続されているＮＭＯＳ７によって、ＮＭＯＳ７の一端に接続されているプレートラインＰＬmが、他端に接続されている強誘電体キャパシタＱ１nmの上部電極に電気的に接続される。
【００２０】
このように、本実施形態の半導体記憶装置にあっては、任意のプレートラインＰＬmと強誘電体キャパシタＱ１nmとをＮＭＯＳ７、９を介して電気的に接続できるようにした。そのため、例えば、１つの強誘電体キャパシタＱ１nmだけからデータを読み出す場合に、データの読み出しを行わない他の強誘電体キャパシタＱ１nmにプレートラインＰＬmの電位が出力されてしまうことを防止することができ、また、プレートラインＰＬmの配線負荷を小さくし、データの書き込み速度や読み出し速度を向上することができる。
【００２１】
ちなみに、いわゆる１トランジスタ１キャパシタ（以下、１Ｔ１Ｃとも呼ぶ。）型のメモリセルにあっては、例えば、１つの強誘電体キャパシタだけからデータを読み出す場合に、データの読み出しを行わない他の強誘電体キャパシタにもプレートラインの電位が出力されてしまう。そのため、同じプレートラインに接続されている全ての強誘電体キャパシタにデータの再書き込みが必要となってしまい、また、プレートラインの配線負荷が大きくなってしまい、データの書き込み速度や読み出し速度が遅くなってしまう。
【００２２】
また、１つの強誘電体キャパシタＱ１nmで１つのメモリセル５nmを構成するようにしたため、２つの強誘電体キャパシタで１つのメモリセルが構成される２トランジスタ２キャパシタ（以下、２Ｔ２Ｃとも呼ぶ。）型のメモリセルと比べ、メモリセル５nmの面積を小さくし、チップ面積を小さくすることができる。また、例えば、トランジスタプロセスを微細化し、強誘電体キャパシタＱ１nmの面積にＮＭＯＳ７〜１０を集積することで、２Ｔ２Ｃ型のメモリセルと比べ、メモリセル面積の大きさを半分とすることもできる。
【００２３】
そして、メモリセル５nm、６nmの面積を小さくすることで、冗長メモリセルの面積も小さくすることができ、チップ面積をより小さくすることができる。ちなみに、２Ｔ２Ｃ型のメモリセルでは、２つの強誘電体キャパシタで１つのメモリセルを構成しているため、冗長メモリセルも２つの強誘電体キャパシタで構成しなければならず、冗長メモリセルの面積も大きくなってしまい、その結果、チップ面積がより大きくなってしまう。
【００２４】
一方、前記２種類のメモリセル５nm、６nmのうち、他方のメモリセル（第２メモリセル）６nmには、図１（ｂ）の平面視右側に概略図示するように、強誘電体キャパシタＱ２nmが中央に形成されている。そして、その強誘電体キャパシタＱ２nmの平面視右側には、ビットライン用回路２から縦方向に延びている２つのビットラインＢＬ３m、ＢＬ４mが配され、平面視左側には、隣接する第１メモリセル５nm（平面視左側の第１メモリセル５nm）と共通のプレートラインＰＬmが配され、平面視上下両側には、その隣接する第１メモリセル５nmと共通のワードラインＷＬ１n、ＷＬ２nが配されている。
【００２５】
このように、本実施形態にあっては、同じブロックに配されている複数のメモリセル５nm、６nmからなるメモリセル群のうち、隣接する１対のメモリセル群でプレートラインＰＬmを共通化した。そのため、プレートラインＰＬmの数を少なくすることができ、プレートラインＰＬmの配置面積を小さくし、チップ面積を小さくすることができる。
ちなみに、各メモリセルに個別にプレートラインを配した１Ｔ１Ｃ型のメモリセルにあっては、プレートラインの数が多くなってしまい、プレートラインの配置面積が大きくなり、その結果、チップ面積が大きくなってしまう。また、プレートラインの数が多くなると、プレートラインの配線ピッチが小さい場合、隣接したプレートライン同士のカップリング容量によって、プレートラインのスピードが低下したり、ノイズの伝播経路が増えることによって、メモリセルに保持されているデータが破壊されたりする恐れが生じる。
【００２６】
また、この強誘電体キャパシタＱ２nmの一方の電極（以下、上部電極とも呼ぶ。）には、ゲートがワードラインＷＬ２nに接続され且つ一端がプレートラインＰＬmに接続されたスイッチとしてのＮＭＯＳ１１の他端と、ゲートがワードラインＷＬ１nに接続され且つ一端がビットラインＢＬ３mに接続されたスイッチとしてのＮＭＯＳ１２の他端とが接続されている。また、他方の電極（以下、下部電極とも呼ぶ。）には、ゲートがワードラインＷＬ１nに接続され且つ一端がプレートラインＰＬmに接続されたスイッチとしてのＮＭＯＳ１３の他端と、ゲートがワードラインＷＬ２nに接続され且つ一端がビットラインＢＬ４mに接続されたスイッチとしてのＮＭＯＳ１４の他端とが接続されている。
【００２７】
そして、ワードライン駆動回路４によってワードラインＷＬ１nが駆動され、そのワードラインＷＬ１nにゲートしきい値電圧Ｖppが印加されると、そのワードラインＷＬ１nがゲートに接続されているＮＭＯＳ１２によって、ＮＭＯＳ１２の一端に接続されているビットラインＢＬ３mが他端に接続されている強誘電体キャパシタＱ２nmの上部電極に電気的に接続される。また同時に、そのワードラインＷＬ１nがゲートに接続されているＮＭＯＳ１３によって、ＮＭＯＳ１３の一端に接続されているプレートラインＰＬmが、他端に接続されている強誘電体キャパシタＱ２nmの下部電極に電気的に接続される。
【００２８】
また同様に、ワードライン駆動回路４によってワードラインＷＬ２nが駆動され、そのワードラインＷＬ２nにゲートしきい値電圧Ｖppが印加されると、そのワードラインＷＬ２nがゲートに接続されているＮＭＯＳ１４によって、ＮＭＯＳ１４の一端に接続されているビットラインＢＬ４mが他端に接続されている強誘電体キャパシタＱ２nmの下部電極に接続される。また同時に、そのワードラインＷＬ２nがゲートに接続されているＮＭＯＳ１１によって、ＮＭＯＳ１１の一端に接続されているプレートラインＰＬmが、他端に接続されている強誘電体キャパシタＱ２nmの上部電極に電気的に接続される。
【００２９】
＜書き込み＞
次に、強誘電体キャパシタＱ１nm、Ｑ２nmにデータを書き込む手順を説明する。
まず、任意の強誘電体キャパシタＱ１nm又はＱ２nmに「１」データを書き込むときには、まずその強誘電体キャパシタＱ１nm又はＱ２nmに対応するワードラインＷＬ１nの電位をワードライン駆動回路４でゲートしきい値電圧Ｖppとする。そして、そのワードラインＷＬ１nがゲートに接続されているＮＭＯＳ８及び１２によって、ＮＭＯＳ８及び１２の一端に接続されているビットラインＢＬ１m及びＢＬ３mを他端に接続されている強誘電体キャパシタＱ１nm及びＱ２nmの上部電極に電気的に接続させる。また同時に、そのワードラインＷＬ１nがゲートに接続されているＮＭＯＳ９及び１３によって、ＮＭＯＳ９及び１３の一端に接続されているプレートラインＰＬmを、他端に接続されている強誘電体キャパシタＱ１nm及びＱ２nmの下部電極に電気的に接続させる。
【００３０】
次いで、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに対応する（接続されている）ビットラインＢＬ１m又はＢＬ３mの電位をビットライン用回路２で「０」とし、また、その他のビットラインＢＬ１m及びＢＬ３mの電位を書き込み用電圧Ｖccの半分値（以下、非選択用電圧とも呼ぶ。）１／２Ｖccとする。また同時に、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに対応するプレートラインＰＬmの電位をプレートライン駆動回路３で書き込み用電圧Ｖccとし、また、その他のプレートラインＰＬmの電位を非選択用電圧１／２Ｖccとする。なお、書き込み用電圧Ｖccは、強誘電体キャパシタＱ１nm、Ｑ２nmに分極反転を生じさせる抗電圧よりも十分に大きい電圧であり、非選択用電圧１／２Ｖccは、その分極反転を生じさせる抗電圧よりも十分に小さい電圧である。
【００３１】
そして、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmの上部電極の電位を「０」とし、下部電極の電位を書き込み用電圧Ｖccとし、その強誘電体キャパシタＱ１nm又はＱ２nmに負の書き込み用電圧−Ｖccを印加することで、その強誘電体キャパシタＱ１nm又はＱ２nmに「１」データを書き込む。これに対して、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに対応するワードラインＷＬ１nや非対応のビットラインＢＬ１m、ＢＬ３m、その強誘電体キャパシタＱ１nm又はＱ２nmに対応する（接続されている）プレートラインＰＬmが接続されている強誘電体キャパシタＱ１nm及びＱ２nmは、正又は負の非選択用電圧１／２Ｖcc、―１／２Ｖccしか印可されないので、元の分極の状態が保持される。また、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに非対応のワードラインＷＬ１nが接続されている強誘電体キャパシタＱ１nm及びＱ２nmにあっては、両電極間に与えられる電圧が「０」の同電位となって、元の分極の状態が保持される。
【００３２】
一方、任意の強誘電体キャパシタＱ１nm又はＱ２nmに「０」データを書き込むときには、まずその強誘電体キャパシタＱ１nm又はＱ２nmに対応するワードラインＷＬ１nの電位をワードライン駆動回路４でゲートしきい値電圧Ｖppとする。そして、そのワードラインＷＬ１nがゲートに接続されているＮＭＯＳ８及び１２によって、ＮＭＯＳ８及び１２の一端に接続されているビットラインＢＬ１m及びＢＬ３mを他端に接続されている強誘電体キャパシタＱ１nm及びＱ２nmの上部電極に電気的に接続させる。また同時に、そのワードラインＷＬ１nがゲートに接続されているＮＭＯＳ９及び１３によって、ＮＭＯＳ９及び１３の一端に接続されているプレートラインＰＬmを、他端に接続されている強誘電体キャパシタＱ１nm及びＱ２nmの下部電極に電気的に接続させる。
【００３３】
次いで、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに対応する（接続されている）ビットラインＢＬ１n又はＢＬ３mの電位をビットライン用回路２で書き込み用電圧Ｖccとし、また、その他のビットラインＢＬ１n及びＢＬ３mの電位を非選択用電圧１／２Ｖccとする。また同時に、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに対応するプレートラインＰＬmの電位をプレートライン駆動回路３で「０」とし、また、その他のプレートラインＰＬmの電位を非選択用電圧１／２Ｖccとする。
【００３４】
そして、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmの上部電極の電位を書き込み用電圧Ｖccとし、下部電極の電位を「０」とし、その強誘電体キャパシタＱ１nm又はＱ２nmに正の書き込み用電圧Ｖccを印加することで、その強誘電体キャパシタＱ１nm又はＱ２nmに「０」データを書き込む。これに対して、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに対応するワードラインＷＬ１nや非対応のビットラインＢＬ１m、その強誘電体キャパシタＱ１nm又はＱ２nmに対応する（接続されている）プレートラインＰＬmが接続されている強誘電体キャパシタＱ１nm及びＱ２nmは、正又は負の非選択用電圧１／２Ｖcc、―１／２Ｖccしか印可されないので、元の分極の状態が保持される。また、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに非対応のワードラインＷＬ１nが接続されている強誘電体キャパシタＱ１nm及びＱ２nmにあっては、両電極間に与えられる電圧が「０」の同電位となって、元の分極の状態が保持される。
【００３５】
＜通常の読み出し＞
次に、強誘電体キャパシタＱ１nm、Ｑ２nmからデータを読み出す手順を説明する。
任意の強誘電体キャパシタＱ１nm又はＱ２nmからデータをそのまま読み出すときには、まずその強誘電体キャパシタＱ１nm又はＱ２nmに対応するビットラインＢＬ１m又はＢＬ３mの電位をビットライン用回路２で書き込み用電圧Ｖccとし、また、その他のビットラインＢＬ１m及びＢＬ３mの電位を非選択用電圧１／２Ｖccとする。また同時に、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに対応するプレートラインＰＬnの電位をプレートライン駆動回路３で「０」とし、また、その他のプレートラインＰＬmの電位を非選択用電圧１／２Ｖccとする。
【００３６】
次いで、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに対応するワードラインＷＬ１nの電位をワードライン駆動回路４でゲートしきい値電圧Ｖppとする。そして、そのワードラインＷＬ１nがゲートに接続されているＮＭＯＳ８及び１２によって、ＮＭＯＳ８及び１２の一端に接続されているビットラインＢＬ１m及びＢＬ３mを他端に接続されている強誘電体キャパシタＱ１nm及びＱ２nmの上部電極に電気的に接続させる。また同時に、そのワードラインＷＬ１nがゲートに接続されているＮＭＯＳ９及び１３によって、ＮＭＯＳ９及び１３の一端に接続されているプレートラインＰＬmを、他端に接続されている強誘電体キャパシタＱ１nm及びＱ２nmの下部電極に電気的に接続させる。
【００３７】
そして、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmの上部電極の電位を書き込み用電圧Ｖccとし、下部電極の電位を「０」とし、その強誘電体キャパシタＱ１nm又はＱ２nmに正の書き込み用電圧Ｖccを印加することで、その強誘電体キャパシタＱ１nm又はＱ２nmの電荷移動によってビットラインＢＬ１m又はＢＬ３mをチャージアップさせ、且つ、その強誘電体キャパシタＱ１nm又はＱ２nmに「０」データを書き込む。ここで、強誘電体キャパシタＱ１nm又はＱ２nmに「１」データが保持されていた場合には、分極反転することで比較的大きな電荷移動が生じ、ビットラインＢＬ１m又はＢＬ３mに比較的大きな電位ＶＨがチャージアップされる。また、「０」データが保持されていたときには、分極反転しないので比較的小さな電荷移動しか生ぜず、ビットラインＢＬ１m又はＢＬ３mに比較的小さな電位ＶＬがチャージアップされる。
【００３８】
次いで、そのチャージアップされた電位が基準電位（ＶＨとＶＬとの間に設定された電位）よりも大きいか否かを判定する。そして、基準電位よりも大きい場合には、そのビットラインＢＬ１m又はＢＬ３mに接続されているビットライン用回路２のセンスアンプで当該電位を書き込み用電圧Ｖccまで増幅し、その基準電位よりも小さい場合には当該電位を「０」とする。つまり、強誘電体キャパシタＱ１nm又はＱ２nmから「０」データが読み出された場合には、ビットライン用回路２から書き込み用電圧Ｖccが出力され、「１」データが読み出された場合には「０」電位が出力される。
【００３９】
なお、強誘電体キャパシタＱ１nm又はＱ２nmから「１」データが読み出されたときには、まずその強誘電体キャパシタＱ１nm又はＱ２nmに対応するワードラインＷＬ１nの電位をワードライン駆動回路４でゲートしきい値電圧Ｖppとする。次いで、その強誘電体キャパシタＱ１nm又はＱ２nmに対応するビットラインＢＬ１m又はＢＬ３mの電位をビットライン用回路２で「０」とし、また、その他のビットラインＢＬ１m及びＢＬ３mを非選択用電圧１／２Ｖccとする。また同時に、その強誘電体キャパシタＱ１nm又はＱ２nmに対応するプレートラインＰＬmの電位をプレートライン駆動回路３で書き込み用電圧Ｖccとし、また、その他のプレートラインＰＬmを非選択用電圧１／２Ｖccとする。そして、その強誘電体キャパシタＱ１nm又はＱ２nmに負の書き込み用電圧Ｖccを印可することで、その強誘電体キャパシタＱ１nm又はＱ２nmに「１」データを書き込む。
【００４０】
＜反転データの読み出し＞
一方、任意の強誘電体キャパシタＱ１nm又はＱ２nmから反転データを読み出すときには、まずその強誘電体キャパシタＱ１nm又はＱ２nmに対応するビットラインＢＬ２m又はＢＬ４mの電位をビットライン用回路２で書き込み用電圧Ｖccとし、また、その他のビットラインＢＬ２m、ＢＬ４mの電位を非選択用電圧１／２Ｖccとする。また同時に、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに対応するプレートラインＰＬmの電位をプレートライン駆動回路３で「０」とし、また、その他のプレートラインＰＬmの電位を非選択用電圧１／２Ｖccとする。
【００４１】
次いで、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmに対応するワードラインＷＬ２nの電位をワードライン駆動回路４でゲートしきい値電圧Ｖppとする。そして、そのワードラインＷＬ２nがゲートに接続されているＮＭＯＳ１０及び１４によって、ＮＭＯＳ１０及び１４の一端に接続されているビットラインＢＬ２m及びＢＬ４mを他端に接続されている強誘電体キャパシタＱ１nm及びＱ２nmの下部電極に電気的に接続させる。また同時に、そのワードラインＷＬ２nがゲートに接続されているＮＭＯＳ７及び１１によって、ＮＭＯＳ７、１１の一端に接続されているプレートラインＰＬmを、他端に接続されている強誘電体キャパシタＱ１nm及びＱ２nmの上部電極に電気的に接続させる。
【００４２】
そして、前記任意の強誘電体キャパシタＱ１nm又はＱ２nmの下部電極の電位を書き込み用電圧Ｖccとし、上部電極の電位を「０」とし、その強誘電体キャパシタＱ１nm又はＱ２nmに負の書き込み用電圧−Ｖccを印可することで、その強誘電体キャパシタＱ１nm又はＱ２nmの電荷移動によってビットラインＢＬ２m又はＢＬ４mをチャージアップさせ、且つ、その強誘電体キャパシタＱ１nm又はＱ２nmに「１」データを書き込む。ここで、強誘電体キャパシタＱ１nm又はＱ２nmに「０」データが保持されていた場合には、分極反転することで比較的大きな電荷移動が生じ、ビットラインＢＬ２m又はＢＬ４mに比較的大きな電位ＶＨがチャージアップされる。また、「１」データが保持されていたときには、分極反転しないので比較的小さな電荷移動しか生ぜず、ビットラインＢＬ２m又はＢＬ４mに比較的小さな電位ＶＬがチャージアップされる。
【００４３】
次いで、通常の読み出しと同様に、そのチャージアップされた電位が基準電位よりも大きいか否かを判定する。そして、基準電位よりも大きい場合には、そのビットラインＢＬ２m又はＢＬ４mに接続されているビットライン用回路２のセンスアンプで当該電圧を書き込み用電圧Ｖccまで増幅し、その基準電位よりも小さい場合には当該電圧を「０」とする。つまり、強誘電体キャパシタＱ１nm又はＱ２n mから「１」データが読み出された場合には、ビットライン用回路２から書き込み用電圧Ｖccが出力され、「０」データが読み出された場合には「０」電位が出力される。
【００４４】
なお、強誘電体キャパシタＱ１nm又はＱ２nmから「０」データが読み出されたときには、まずその強誘電体キャパシタＱ１nm、Ｑ２nmに対応するワードラインＷＬ２nの電位をワードライン駆動回路４でゲートしきい値電圧Ｖppとする。次いで、その強誘電体キャパシタＱ１nm又はＱ２nmに対応するビットラインＢＬ２m又はＢＬ４mの電位をビットライン用回路２で「０」とし、また、その他のビットラインＢＬ２m及びＢＬ４mを非選択用電圧１／２Ｖccとする。また同時に、その強誘電体キャパシタＱ１nm又はＱ２nmに対応するプレートラインＰＬmの電位をプレートライン駆動回路３で書き込み用電圧Ｖccとし、また、その他のプレートラインＰＬmを非選択用電圧１／２Ｖccとする。そして、その強誘電体キャパシタＱ１nm又はＱ２nmに正の書き込み用電圧Ｖccを印可することで、その強誘電体キャパシタＱ１nm又はＱ２nmに「０」データを書き込む。
【００４５】
このように、本実施形態の半導体記憶装置にあっては、任意の強誘電体キャパシタＱ１nm、Ｑ２nmの上部電極をプレートラインＰＬmに電気的に接続し、且つ、下部電極をビットラインＢＬ１m〜ＢＬ４mに電気的に接続した状態と、前記任意の強誘電体キャパシタＱ１nm、Ｑ２nmの下部電極をプレートラインＰＬmに電気的に接続し、且つ、上部電極をビットラインに電気的に接続した状態と、前記任意の強誘電体キャパシタＱ１nm、Ｑ２nmの上部電極及び下部電極がプレートラインＰＬm及びビットラインＢＬ１m〜ＢＬ４mのいずれにも接続されていない状態とを選択可能とした。そして、モノクロ画像の黒色部と白色部とを反転させた反転画像をディスプレイ等に表示させる場合、強誘電体キャパシタＱ１nm、Ｑ２nmに色彩データを保持させたときにビットラインＢＬ１m、ＢＬ３mが接続されていた電極にプレートラインＰＬmを接続し、プレートラインＰＬmが接続されていた電極にビットラインＢＬ２m、ＢＬ４mを接続するようにした。そのため、強誘電体キャパシタＱ１nm、Ｑ２nmに保持させた色彩データの反転データをそのまま読み出すことができ、その結果、反転データの出力タイミングの遅延を防止することができる。
【００４６】
ちなみに、１Ｔ１Ｃや２Ｔ２Ｃ型のメモリセルをアレイ状に配列して画像用メモリを構成する方法では、モノクロ画像の黒色部と白色部とを反転させた反転画像をディスプレイ等に表示させる場合、強誘電体キャパシタから読み出した色彩データをインバータ等の論理回路で反転させなければならず、その結果、その論理回路での反転動作によって、前記反転画像の出力タイミングが遅くなってしまう。また、１Ｔ１Ｃ型のメモリセルを２つ用いて色彩データを反転させる方法や、メモリセルから読み出した色彩データを周辺回路で反転させる方法では、メモリセルの面積や周辺回路の面積が大きくなってしまい、チップ面積が大きくなってしまう。
【００４７】
また、ＮＭＯＳ８、１２で、強誘電体キャパシタＱ１nm、Ｑ２nmの上部電極にビットラインＢＬ１m、ＢＬ３mを電気的に接続可能とし、ＮＭＯＳ１０、１４で、下部電極にビットラインＢＬ２m、ＢＬ４mを電気的に接続可能とした。そのため、例えば、同じビットラインＢＬ１m〜ＢＬ４mに電気的に接続可能となっている複数の強誘電体キャパシタＱ１nm、Ｑ２nmがある場合、任意の強誘電体キャパシタＱ１nm、Ｑ２nmが当該ビットラインＢＬ１m〜ＢＬ４mに接続されているときには、その他の強誘電体キャパシタＱ１nm、Ｑ２nmを当該ビットラインＢＬ１m〜ＢＬ４mと異なるビットラインＢＬ１m〜ＢＬ４mに接続させることで、複数の強誘電体キャパシタＱ１nm、Ｑ２nmに同時にアクセスすることができる。
【００４８】
また、隣接する第１メモリセル５nmと第２メモリセル６nmとでプレートラインＰＬmを共通化した。そのため、チップ面積の増大を防止しつつ、それら隣接する第１メモリセル５nmと第２メモリセル６nmとから同時にデータを読み出すことができ、例えば、画像用メモリにシリアルアクセスするときに、アクセス速度を２倍に高速化することができる。
ちなみに、シリアルアクセスメモリ等のキャッシュメモリを持たせることで見かけのアクセス速度を高速化する方法では、アクセス速度を大きくすることができるものの、キャッシュメモリの面積が大きくなってしまい、チップ面積が大きくなってしまう。また、１Ｔ１Ｃ型のメモリセルのメモリセル容量を２倍とすることで、アクセス速度を高速化する方法では、メモリセルの面積が大きくなってしまい、チップ面積が大きくなってしまう。
【００４９】
以上、図１のＮＭＯＳ７、１０、１１、１４が特許請求の範囲に記載の第１接続素子を構成し、以下同様に、図１のＮＭＯＳ８、９、１２、１３が第２接続素子を構成し、図１の強誘電体キャパシタＱ１nm、Ｑ２nmの上部電極が第１の電極を構成し、図１の強誘電体キャパシタＱ１nm、Ｑ２nmの下部電極が第２の電極を構成し、図１のビットラインＢＬ２m、ＢＬ４mが第１のビットラインを構成し、図１のビットラインＢＬ１m、ＢＬ３mが第２のビットラインを構成している。
【００５０】
また、上記実施の形態は、本発明のメモリセル及び半導体記憶装置の一例を示したものであり、その構成等を限定するものではない。
例えば、上記実施形態では、隣接する第１メモリセル５nmと第２メモリセル６nmとでプレートラインＰＬmを共通化する例を示したが、これに限られるものではない。例えば、同じブロックに配されているメモリセル５nm、６nmからなるメモリセル群のうち、隣接する１対のメモリセル群にプレートラインＰＬ１m、ＰＬ２mを個別に設けるようにしてもよい。即ち、図３に示すように、各プレートライン駆動回路３から２本のプレートラインＰＬ１m、ＰＬ２mを縦方向に延ばし、その延ばされたプレートラインＰＬ１mに第１メモリセル５nmのＮＭＯＳ７、９の一端を接続し、プレートラインＰＬ２mに第２メモリセル６nmのＮＭＯＳ１１、１３の一端を接続するようにしてもよい。そのようにすれば、各プレートラインＰＬ１m、ＰＬ２mには、隣接するメモリセル５nm、６nmのうち、一方のメモリセル５nm又は６nmのＮＭＯＳ７、９又は１１、１３だけが接続され、それらＮＭＯＳ７、９又は１１、１３のジャンクション容量によるプレートラインＰＬ１m、ＰＬ２mの配線負荷をほぼ半分の大きさとすることができ、その結果、書き込み速度や読み出し速度を向上できる。なおその際、カップリング容量の増大を防ぐために、隣接するプレートラインＰＬ１m、ＰＬ２mは半導体基板上の異なる層に形成するのが好ましい。
【００５１】
また、１つのメモリセル５nm又は６nmに対してビットラインＢＬ１m、ＢＬ２m又はＢＬ３m、ＢＬ４mを２つ設け、ＮＭＯＳ１０、１４で強誘電体キャパシタＱ１nm、Ｑ２nmの下部電極にビットラインＢＬ２m、ＢＬ４mを電気的に接続可能とし、ＮＭＯＳ８、１２で強誘電体キャパシタＱ１nm、Ｑ２nmの上部電極にビットラインＢＬ１m、ＢＬ３mを電気的に接続可能とする例を示したが、これに限られるものではない。例えば、１つのメモリセル５nm又は６nmに対してビットラインＢＬ１m又はＢＬ３mを１つだけ設け、ＮＭＯＳ８、１０又は１２、１４で強誘電体キャパシタＱ１nm又はＱ２nmの両電極にビットラインＢＬmを電気的に接続するようにしてもよい。即ち、図４に示すように、各ビットライン駆動回路２から１つのメモリセル５nm、６nmに対して１本のビットラインＢＬ１m、ＢＬ３mを縦方向に延ばし、そのビットラインＢＬ１mに第１メモリセル５nmのＮＭＯＳ８、１０の一端を接続し、また、ビットラインＢＬ３mに第２メモリセル６nmのＮＭＯＳ１２、１４の一端を接続してもよい。そのようにすれば、ビットラインＢＬmを選択するための周辺回路等を設ける必要がなく、チップ面積を小さくすることができる。
【００５２】
さらに、強誘電体キャパシタＱ１nm、Ｑ２nmからデータを読み出すときに、上部電極にビットラインＢＬ１m、ＢＬ３mを接続し、下部電極にプレートラインＰＬmを接続した状態とする例を示したが、これに限られるものではない。例えば、その読み出しのたびに、上部電極にプレートラインＰＬmを接続し且つ下部電極にビットラインＢＬ１m、ＢＬ３mを接続した第１の状態と、上部電極にビットラインＢＬ１m、ＢＬ３mを接続し且つ下部電極にプレートラインＰＬmを接続した第２の状態とが交互に選択されるように、ＢＬ用回路２、ＰＬ駆動回路３及びＷＬ駆動回路４を制御するようにしてもよい。そのようにすれば、例えば、強誘電体キャパシタＱ１nm、Ｑ２nmから読み出したデータを再書き込みするときに、強誘電体キャパシタＱ１nm、Ｑ２nmに必ず分極反転を生じさせることができ、分極反転による劣化特性を全ての強誘電体キャパシタＱ１nm、Ｑ２nmでほぼ等しくすることができる。
【００５３】
ちなみに、強誘電体キャパシタＱ１nm、Ｑ２nmからデータを読み出すときに、常に、上部電極にビットラインＢＬ１m、ＢＬ３mを接続し、下部電極にプレートラインＰＬmを接続する方法では、強誘電体キャパシタＱ１nm、Ｑ２nmから読み出したデータを再書き込みするときに、「０」データが読み出された強誘電体キャパシタＱ１nm、Ｑ２nmに分極反転させることができない。そのため、分極反転による劣化特性が強誘電体キャパシタＱ１nm、Ｑ２nmによって異なってしまい、ビットラインＢＬ１m、ＢＬ３mにチャージアップされる電位ＶＨ、ＶＬにばらつきが発生するので、センスアンプ等で読み出すときの読み出しマージンを大きく設定しなければならない。
【００５４】
また、上記実施形態では、本発明のメモリセルをアレイ状に配列して画像用メモリを構成する例を示したが、これに限られるものではない。例えば、２進数の加算や減算等を行う機器用のメモリを構成するようにしてもよい。そのようにすれば、反転データ、つまり、１の補数を容易に得ることができるため、２進数の減算を容易に行うことができる。
ちなみに、１Ｔ１Ｃ型のメモリセルを２つ用いて１の補数を得る方法や、１Ｔ１Ｃ型のメモリセルから読み出されたデータを周辺回路で反転させて１の補数を得る方法では、メモリセルの面積や周辺回路の面積が大きくなってしまい、その結果、チップ面積が大きくなってしまう。
【図面の簡単な説明】
【００５５】
【図１】本発明のメモリセルの一実施形態を示す構成図である。
【図２】図１の強誘電体キャパシタの特性を説明するための図である。
【図３】本発明のメモリセルの変形例を示す構成図である。
【図４】本発明のメモリセルの変形例を示す構成図である。
【符号の説明】
【００５６】
ＢＬ１m、ＢＬ２m、ＢＬ３m、ＢＬ４mはビットライン、ＰＬm、ＰＬ１m、ＰＬ２mはプレートライン、ＷＬ１n、ＷＬ２nはワードライン、１はメモリセルアレイ、２はビットライン用回路、３はプレートライン駆動回路、４はワードライン駆動回路、５nmは第１メモリセル、６nmは第２メモリセル、７、９、１１、１３はＮＭＯＳ（第１接続素子）、８、１０、１２、１４はＮＭＯＳ（第２接続素子）、Ｑ１nm、Ｑ２nmは強誘電体キャパシタ
【図１】
2005050505.tif 000003
【図２】
2005050505.tif 000004
【図３】
2005050505.tif 000005
【図４】
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