(57)【要約】【課題】トランスからの唸り音の発生を防止する。【解決手段】エッジ検出信号は、ゲート回路４０を介し、比較回路６０に供給され、これによってトランスの発振周波数が制御される。このゲート回路４０が閉じている時間を２つの比較回路５４、５６により、２種類作成し、選択回路５８によって、交互に選択する。これによって、エッジ検出信号がマスクされる期間がランダムになり、唸り音の発生を防止することができる。【選択図】図３
2005204393.tif 000002
【特許請求の範囲】
【請求項１】
トリガー出力回路から出力されるトリガー信号によって、スイッチングトランジスタのオンオフを制御して、トランスの一次側コイルに一次側電流を供給し、トランスの二次側コイルに所定の高電圧を得るスイッチング電源回路において、
前記トリガー出力回路からのトリガー信号のスイッチングトランジスタの制御端への供給を周期的に所定期間停止し、停止期間中に出力されたトリガー出力を除去するゲート回路を有し、
前記ゲート回路により停止する所定期間は、複数種類の長さの期間を含むことを特徴とするスイッチング電源回路。
【請求項２】
請求項１に記載のスイッチング電源回路において、
前記ゲート回路は、２種類の長さの期間を交互に設定することを特徴とするスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスの二次側に所望の出力電圧を得るスイッチング電源回路に関する。
【背景技術】
【０００２】
従来より、所望の出力電圧を得るために、トランスを利用したスイッチング電源が広く利用されている。特許文献１には、トランスの一次側にコンデンサを直列接続して、共振回路を構成し、このコンデンサと並列接続されたスイッチングトランジスタのオンオフを制御して、トランスの一次側電流を制御する。特に、この特許文献１では、コンデンサの両端に生じる振動電圧を検出し、この極小値を検出した際に、スイッチングトランジスタをオンして、トランス一次側電流を制御することによって、スイッチングトランジスタのオン時におけるスイッチングトランジスタにおける電力消費を低下することができる。
【０００３】
しかし、この特許文献１の回路においては、その発振周波数は、トランスの二次側に接続される負荷に応じて変化し、待機時など負荷が軽い場合に発振周波数が高くなる。従って、軽負荷の場合にスイッチングロスが大きくなり、効率が悪くなるという問題があった。
【０００４】
そこで、特許文献２では、軽負荷の際に、スイッチングトランジスタに対するスイッチングトリガを間引き、歯抜け発振をさせることで、発振周波数（トランスの一次側、および二次側コイルにおける電流の周波数）を所定の最大周波数以下に保持する。
【０００５】
すなわち、コンデンサの振動電圧の極小値を検出して、スイッチングトランジスタをオンするトリガ出力を生成するが、このトリガ出力によるスイッチングトランジスタの制御を所定時間禁止することによって、スイッチングトランジスタのスイッチング周波数を上限周波数以下に抑制する。
【０００６】
このような、特許文献２の手法によって、軽負荷時における、スイッチングロスを所定以下に維持することができ、効率の悪化を防止することができる。
【０００７】
【特許文献１】特開平４−２１７８６５号公報
【特許文献２】特開２００１−２４５４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の特許文献２の手法によって、待機時などの軽負荷時における効率悪化を防止することができた。しかし、この特許文献２の手法によって、発振周波数を制御した場合において、トランスの磁歪などの影響で、ジージーという唸り音がトランスから発生する場合がある。
【０００９】
これについて、検討したところ、電源の負荷の状態により、設定された上限発振周波数近傍で連続動作した場合、頻繁に歯抜け発振したりしなかったりする状態が発生し、この周期が可聴周波数帯になり、上述のような音が発生することが分かった。
【００１０】
本発明は、トランスからの唸り音の発生を抑制することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、トリガー出力回路から出力されるトリガー信号によって、スイッチングトランジスタのオンオフを制御して、トランスの一次側コイルに一次側電流を供給し、トランスの二次側コイルに所定の高電圧を得るスイッチング電源回路において、前記トリガー出力回路からのトリガー出力のスイッチングトランジスタの制御端への供給を周期的に所定期間停止し、停止期間中に出力されたトリガー出力を除去するゲート回路を有し、前記ゲート回路により停止する所定期間は、複数種類の長さの期間を含むことを特徴とする。
【００１２】
また、前記ゲート回路は、２種類の長さの期間を交互に設定することが好適である。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、停止制御回路により停止する所定期間は、一定の期間ではなく、複数の期間からなっている。そこで、停止期間が一定であることによって、可聴域の周波数の唸りがトランスから発生されることを防止することができる。
【００１４】
また、２種類の長さの期間を交互に設定するで、その回路構成を簡易なものにできる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１６】
図１は、実施形態に係るスイッチング電源回路の全体構成を示す図である。直流電圧の入力ＤＣｉｎは、トランスＴの一次側コイルＬ１の一端に接続される。一次側コイルＬ１の他端には、コンデンサＣｒｅｓの一端に接続され、このコンデンサＣｒｅｓの他端は、電流検出抵抗Ｒｓｅｎを介し、グランドに接続されている。また、コンデンサＣｒｅｓには、ｎチャンネルパワーＭＯＳタイプのスイッチングトランジスタＳＷが並列接続されている。電流検出抵抗Ｒｓｅｎの上側端は、抵抗Ｒ７と、Ｒ８の直列接続によりグランドに接続され、この抵抗Ｒ７、Ｒ８の中点が制御回路２０の検出電流入力端Ｉｓｅｎに入力されている。
【００１７】
入力ＤＣｉｎは、抵抗Ｒ１を介し、制御回路２０のＶｃｃ入力端に接続されている。この抵抗Ｒ１の下側（制御回路のＶｃｃ入力端）は、２つのコンデンサＣ１、Ｃ２のそれぞれを介しグランドに接続されている。また、トランスＴの一次側には、コイルＬ３が設けられており、このコイルＬ３の一端はグランドに接続され、他端は、抵抗Ｒ２、ダイオードＤ１を介し、制御回路２０のＶｃｃ入力端に接続されている。従って、制御回路２０のＶｃｃ入力端には、入力ＤＣｉｎから抵抗Ｒ１を介し電流が供給されるとともに、コイルＬ３からも直流電流が供給され、これらがコンデンサＣ１、Ｃ２に充電される。これによって、電圧Ｖｃｃが安定して維持される。
【００１８】
コイルＬ３の上側端には、抵抗Ｒ１０が接続され、この抵抗Ｒ１０の他端が制御回路２０のエッジ検出用の入力端ＥＧに接続されている。また、制御回路２０のＶＦＢ入力端は、抵抗Ｒ９を介しグランドに接続されている。
【００１９】
さらに、トランスＴの出力側コイルＬ２の一端（上側）には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードと出力側コイルＬ２の他端（下側）の間には、コンデンサＣ５が配置されている。従って、出力側コイルＬ２に得られる電流のうちダイオードＤ２を通るものがコンデンサＣ５に充電され、このコンデンサＣ５の両端に出力側の直流電圧が得られ、これが出力ＤＣｏｕｔから出力される。コンデンサＣ５の両端は、出力ＤＣｏｕｔに接続されるとともに、電圧検出回路３６に接続されている。電圧検出回路３６の一対の出力は、フォトカプラＰＣのフォトダイオードＰＤに接続されている。フォトカプラＰＣのフォトトランジスタＰＴは、ｎｐｎタイプで、エミッタがグランドに接続され、コレクタが制御回路２０のＣＯＭＰ入力端に接続されている。
【００２０】
このような回路において、ＤＣｉｎからの電流が、コイルＬ１を介し、コンデンサＣｒｅｓに充電され、このコンデンサＣｒｅｓに充電された電荷は、スイッチングトランジスタＳＷがオンした際に放電される。
【００２１】
上述したように、制御回路２０の入力端ＥＧには、コイルＬ３の上側の信号が抵抗Ｒ１０を介し供給されている。制御回路２０は、入力端ＥＧに入力されてくる信号に基づいて、コイルＬ３流れる電流の立ち下がりエッジを検出し、この立ち下がりに同期したパルス信号を出力端ＯＵＴから出力する。この出力端ＯＵＴは、スイッチングトランジスタＳＷのベースに接続されているため、出力端ＯＵＴの出力によってスイッチングトランジスタＳＷがオンオフされる。なお、スイッチングトランジスタＳＷを制御するための回路およびその動作については後述する。
【００２２】
コイルＬ１の電圧とコイルＬ３の電圧は同期しており、コイルＬ３の電圧の立ち下がりは、コンデンサＣｒｅｓの上側電圧の極小値（立ち下がり）に対応する。従って、スイッチングトランジスタＳＷがオンするときにコンデンサＣｒｅｓの上側電圧が低くなっており、スイッチングトランジスタＳＷのオン時における過大な電流発生を防止することができる。
【００２３】
このようにして、スイッチングトランジスタＳＷが所定の頻度で、オンオフされ、これによってトランスＴの一次側に交流電流が流れ、これに応じた交流がコイルＬ２に流れ、これが整流されて所望の直流電圧ＤＣｏｕｔが得られる。
【００２４】
また、入力端Ｉｓｅｎには、スイッチングトランジスタＳＷに流れる電流に対応する電圧信号が供給されており、制御回路２０はスイッチングトランジスタＳＷに所定の大電流が流れた場合に、コイルＬ１に電流が流れるのを停止する。また、入力端ＶＦＢは、制御回路２０内において、入力ＤＣｉｎの立ち上がりを検出するための電圧である。
【００２５】
図２には、制御回路２０の内部構成を示してある。電圧Ｖｃｃは、比較回路２２の正入力端に入力される。比較回路２２の負入力端には、所定の低電圧Ｖｓｔが入力されており、電圧Ｖｃｃが確実に立ち上がるまでの間Ｌを出力し、平常時はＨを出力する。比較回路２２の出力は、基準電圧回路３４に入力されており、この基準電圧回路３４は、比較回路２２からＨが供給されているときには、２つの基準電圧ＶＲＥＦと、Ｖａを発生し、出力する。基準電圧ＶＲＥＦは、適宜必要な回路に供給される。また、比較回路２２の出力は、ノア回路２４に反転して入力される。
【００２６】
コイルＬ３から得られる信号は、入力端ＥＧからエッジ検出回路４２に入力される。このエッジ検出回路４２は、コイルＬ３の立ち下がりエッジを検出し、エッジ検出信号を出力する。この立ち下がりエッジの検出は、例えば入力信号をデジタル信号に変換し、そのデジタル信号の変化状態から検出することなどで行われる。なお、ｐｎｐトランジスタのベースに抵抗、ダイオードのアノードを接続しておき、このダイオードのカソードにコイルＬ３からの信号を印加すれば、信号の立ち下がりでｐｎｐトランジスタがオンするため、このような回路によって信号の立ち下がりを検出することもできる。
【００２７】
このエッジ検出回路４２の出力は、ゲート制御回路４０を介しトリガー信号として、発振器２６に供給され、この発振器２６の出力がフリップフロップ７０のセット端子Ｓに入力される。また、発振器２６の出力は、ゲート制御回路４４に供給され、ゲート制御回路４４は、発振器２６からの信号に応じて２種類のゲート信号をゲート回路４０に供給して、エッジ検出回路４２からパルス信号を所定期間マスクする。なお、本実施形態においては、エッジ検出回路４２がトリガー出力回路として機能する。
【００２８】
また、基準電圧回路３４の出力である基準電圧Ｖａは、比較回路３０の正入力端に入力される。この比較回路３０の負入力端には、電圧ＶＦＢが入力されており、この電圧ＶＦＢはグランド電圧と同様の電圧である。従って、基準電圧回路３４の立ち上がり後であれば、ＶＦＢより所定値だけ高い電圧であり、比較回路３０の出力はＨとなる。ここで、この比較回路３０の出力には、アノードがグランドに接続されたツェナーダイオードＺＤのカソードが接続されており、比較回路３０の出力はツェナーダイオードＺＤの降伏電圧であるＶｓにセットされる。
【００２９】
比較回路３０の出力は、比較回路３２の負入力端に入力され、正入力端には入力端Ｉｓｅｎの電圧が入力されている。ここで、電圧Ｖｓと、Ｉｓｅｎは、スイッチングトランジスタＳＷの電流が所定の大電流になった場合に比較回路３２がＨを出力するように設定されている。また、この比較回路３０の出力には、ＣＯＭＰ端子が接続されている。このＣＯＭＰは、フォトカプラＰＣからの出力であり、トランスＴの二次側コイルＬ２の出力電圧が所定以上の時にフォトトランジスタがオンしてＬとなる信号であり、トランスＴの二次側出力電圧が所定値以上になった時に比較回路３２の負入力にＬが入力される。
【００３０】
比較回路３２は、負入力にＣＯＭＰ端子からの信号、正入力にＩｓｅｎ端子からの信号が供給されているため、両者の比較により出力が決定される。従って、トランスＴの二次側の出力電圧が高く、スイッチングトランジスタＳＷの電流が大きくなる程、比較回路３２の出力がＨになりやすい。
【００３１】
そして、この比較回路３２の出力は、フリップフロップ７０のリセット端子Ｒに入力される。ここで、このフリップフロップ７０は、セット端子Ｓへの入力の立ち下がりによって、Ｈにセットされ、リセット端子Ｒへの入力の立ち上がりによって、Ｌにセットされる。そして、フリップフロップ７０の反転Ｑ出力端子（Ｑアッパーバー）がノア回路２４に入力される。
【００３２】
そこで、ノア回路２４の入力は次のようになる。まず、通常時は、比較回路２２からＨが出力され、それが反転されたＬが入力される。この状態で、発振器２６からパルスが出力されてその立ち下がりが入力されると、フリップフロップ７０がＬにセットされ、こによってノア回路２４の出力がＨになる。このノア回路２４の出力のＨにより、ドライブ回路７２より、スイッチングトランジスタＳＷのゲートにＨが供給され、スイッチングトランジスタＳＷがオンし、コイルＬ１に電流が流れる。この電流によって、端子Ｉｓｅｎの電圧が高くなるとともに、端子ＣＯＭＰの電圧が低くなり、比較器３２の出力が立ち上がると、フリップフロップ７０はＨにセットされ、ノア回路２４の出力がＬとなり、スイッチングトランジスタＳＷがオフされる。
【００３３】
なお、Ｖｃｃの立ち上がりまでは、比較回路２２の出力のＬにより、ノア回路２４の出力がＬに固定される。
【００３４】
このようにして、ノア回路２４の出力に得られた駆動信号は、ドライブ回路７２において、十分な電流能力の出力に変換された後、スイッチングトランジスタＳＷのゲートに供給される。
【００３５】
ここで、トランスＴの二次側に接続される負荷が軽い場合、コイルＬ２に供給する電流が少なくなるため、コイルＬ１へ流れる電流の変化が早くなり、スイッチングトランジスタＳＷのスイッチングが早くなる。そこで、本実施形態では、ゲート制御回路４４が、ゲート回路４０を制御して、発振器２６からのパルス出力の後、所定時間はゲート回路４０を閉じ、エッジ検出信号を発振器２６に供給しないようにする。
【００３６】
特に、本実施形態では、ゲート回路４０を閉じる時間（マスク時間）を一定ではなく、変化させる。これによって、マスク時間が一定時間であることに基づいて、発振器２６の出力に可聴帯域の周波数のパルス出力が得られることを防止することができる。
【００３７】
図３には、発振器２６、ゲート回路４０、ゲート制御回路４４の構成を示す図が示してある。
【００３８】
ゲート回路４０は、制御信号によって、エッジ検出信号を通過するか否かを制御すればよいのであり、図においてはアンドゲートで構成している。
【００３９】
発振器２６は、抵抗ＲＴとコンデンサＣＴの直列接続を電源Ｖｃｃと、グランドＧＮＤとの間に有し、このコンデンサＣＴへの充放電によって、一定周波数の信号を得る。すなわち、電源Ｖｃｃと、抵抗ＲＴとの間には、スイッチＳ１が設けられており、このスイッチＳ１をオンすることによって、抵抗ＲＴによって決まる電流によってコンデンサＣＴが充電される。一方、コンデンサＣＴと抵抗ＲＴの接続点とグランドＧＮＤの間には、スイッチＳ２が設けられており、このスイッチＳ２をオンすることによって、コンデンサＣＴが急速に放電される。
【００４０】
また、コンデンサＣＴと抵抗ＲＴとの接続点は、比較回路６０の正入力端に入力され、負入力端には、基準電圧ＶＴが供給されている。従って、スイッチＳ１がオンして、コンデンサＣＴの充電電圧上昇し、基準電圧ＶＴを上回ったときに比較回路６０はＨを出力する。この比較回路６０の出力は、フリップフロップ７０に供給される。そして、この比較回路６０のＨ出力によって、スイッチＳ１がオフして、スイッチＳ２がオンし、これによってコンデンサＣＴが放電される。そして、コンデンサＣＴの放電終了後にスイッチＳ１をオン、スイッチＳ２をオフすることで、コンデンサＣＴの充電が再開される。すなわち、スイッチＳ１、Ｓ２は、基本的にコンデンサＣＴの充電電圧ＶＣＴがＧＮＤと基準電圧ＶＴの間を鋸波状に行き来するように制御される。
【００４１】
また、比較回路６０の正入力端には、ゲート回路４０の出力も接続されている。従って、比較回路６０は、ゲート回路４０の出力によってもＨを出力する。このため、このゲート回路４０からの出力に応じてスイッチＳ１、Ｓ２が制御され、コンデンサＣＴの充電電圧ＶＣＴが所定値以上になる前にゲート回路４０からパルスが入力された場合には、これによってコンデンサＣＴが充電されて充電電圧が所定値以上になる。そこで、ゲート回路４０からのパルスが発振器２６の元々の発振周波数より小さいときのみ発振器２６の出力が採用され、ゲート回路４０からのパルスの周波数が発振器２６の発振周波数より大きい場合には、ゲート回路４０の出力が採用される。
【００４２】
また、コンデンサＣＴの充電電圧ＶＣＴは、ゲート制御回路４４の２つの比較回路５４、５６の正入力端にそれぞれ入力される。比較回路５４、５６には、基準電圧Ｖ１、Ｖ２がそれぞれ入力されている。基準電圧Ｖ１、Ｖ２は、互いに異なる電圧であり、従って比較回路５４、５６の出力には、異なるタイミングで出力がＬからＨに変化する信号が得られる。
【００４３】
比較回路５４、５６の出力は、選択回路５８に入力されている。この選択回路５８は、比較回路５４、５６の出力を交互に選択して、出力する。選択回路５８の出力は、ゲート回路４０に供給される。従って、選択回路５８からＬが出力される期間については、ゲート回路４０は、トリガを出力せずマスクとする。そして、選択回路５８が比較回路５４、５６の出力を交互に選択するため、ゲート回路４０のマスク期間は、２つの異なる期間が交互に設定される。なお、選択回路５８は、スイッチＳ１、Ｓ２のオンオフの切り換えタイミングをトリガとして、選択を切り換えることが好適である。
【００４４】
図４には、スイッチＳ１がオンされてからのコンデンサＣＴの充電電圧の変化状態が示されている。このように、時間の経過に伴い、コンデンサＣＴの充電電圧が上昇する。一方、比較回路５４に入力されている基準電圧Ｖ１は、比較回路５６に入力されている基準電圧Ｖ２に比べて低い。そこで、選択回路５８が比較回路５４を選択している場合には、コンデンサＣＴの充電電圧がＶ１を超えることで、比較回路５４の出力はＨになり、これによって選択回路５８からゲート回路４０への入力がＨになる。従って、エッジ検出信号がマスクされる期間は、ｔ１になる。一方、選択回路５８が比較回路５６を選択している場合には、コンデンサＣＴの充電電圧がＶ２を超えることで、比較回路５６の出力はＨになり、これによって選択回路５８からゲート回路４０への入力がＨになる。従って、エッジ検出信号がマスクされる期間は、ｔ２になる。
【００４５】
図５には、エッジ検出回路４２からのトリガー信号がない場合のコンデンサＣＴの充電電圧ＶＣＴ、フリップフロップ７０の入力であるセット信号とリセット信号、ドライブ回路の出力、スイッチングトランジスタＳＷの電流波形を示す。このように、電圧ＶＣＴが基準電圧ＶＴを超えると比較回路６０の出力はＨとなる。ここで、スイッチＳ１、Ｓ２のオンオフが反転されることで、コンデンサＣＴの放電が開始され、比較回路６０の出力はＬに戻り、セット信号が出力される。そして、このセット信号の立ち下がりによって、フリップフロップ７０がＨにセットされ、その反転Ｑ出力がＬとなって、ノア回路２４の出力およびドライブ回路７２のドライブ出力がＨになる。一方、比較回路３２の出力が立ち上がることで、フリップフロップ７０がＬにリセットされ、フリップフロップの反転Ｑ出力がＨ、ノア回路２４、ドライブ回路７２のドライブ出力がＬに戻る。このように、ドライブ回路７２は、セット信号の立ち下がりから、リセット信号の立ち上がりまでの間Ｈとなるドライブ出力をスイッチングトランジスタＳＷのゲートに供給し、これに応じてスイッチングトランジスタＳＷが鋸波状の電流を流す。そして、この例の場合、トリガー信号の入力がないと仮定しており、コンデンサＣＴの充放電の繰り返し周期で、セット信号が出力され、スイッチングトランジスタＳＷのオンによってリセット信号が出力される。コンデンサＣＴの充電オンの周期は例えば、５０μｓ程度で、その周波数は２０ｋＨｚ程度に設定される。
【００４６】
図６には、ゲート回路４０によるマスクが関係ない場合における各部の波形を示す。このように、トリガー信号が比較回路６０に入力されることによって、比較回路６０の出力がＨとなり、その後トリガー信号が立ち下がることで、比較回路６０の出力はＬに戻り、セット信号が出力される。そして、このセット信号の立ち下がりによって、フリップフロップ７０がＨにセットされ、その反転Ｑ出力がＬとなって、ノア回路２４の出力およびドライブ回路７２のドライブ出力がＨになる。一方、比較回路３２の出力が立ち上がることで、フリップフロップ７０がＬにリセットされ、フリップフロップの反転Ｑ出力がＨ、ノア回路２４、ドライブ回路７２のドライブ出力がＬに戻る。このように、ドライブ回路７２は、セット信号の立ち下がりから、リセット信号の立ち上がりまでの間Ｈとなるドライブ出力をスイッチングトランジスタＳＷのゲートに供給し、これに応じてスイッチングトランジスタＳＷが鋸波状の電流を流す。そして、この例の場合、トリガー信号の入力（立ち下がり）の繰り返し周期で、スイッチングトランジスタＳＷがオンされる。トリガー信号の入力周期が２５μｓ（４０ｋＨｚ）程度では、ゲート回路４０によるエッジ検出信号のマスクは行われず、このような動作になる。
【００４７】
図７には、ゲート回路４０によりエッジ検出信号がマスクされる場合における各部の波形を示す。このように、エッジ検出信号が高周波数でゲート回路４０に入力されてくる場合、ゲート回路４０に入力されてくる選択回路５８の出力がＬであれば、そのエッジ検出信号はマスクされ、出力されない。従って、エッジ検出信号が間引かれ、スイッチングトランジスタＳＷのオンされる周波数が所定値以下に維持される。この例では、セット信号の周期が１０μｓ（１００ｋＨｚ）より短くならないように設定している。
【００４８】
図８には、マスクの状態が示してある。最初の期間では、マスク時間はｔ１であり、その間に入力されてきたエッジ検出信号が１つだけ無視され、２つ目のエッジ検出信号の立ち下がりで、スイッチングトランジスタＳＷがオンされる。次の期間では、マスク時間はｔ１より長いｔ２であり、その間に入力されてきたエッジ検出信号が２つ無視され、３つ目のエッジ検出信号の立ち下がりで、スイッチングトランジスタＳＷがオンされる。
【００４９】
このようにして、本実施形態では、マスク時間が一定であることに基づき、発生する周期的なコイル電流の発生を防止することで、トランスＴからのジージーという音の発生を効果的に防止することができる。
【００５０】
すなわち、設定した発振周波数を適宜・順次切り替えて使用することで、ランダムな歯抜け発振動作となり、パルストランスから発生するうなり音等を防止することが可能となる。なお、この２つまたは２つ以上の発振周波数を切り替えるタイミングは、予め負荷等の変動とは関係なく設定している。
【００５１】
また、選択回路５８における選択は必ずしも交互ではなく、あまり長期間同一の選択を続けなければランダムに変更してもよい。さらに、マスク期間を３つ以上設けることも好適である。
【００５２】
例えば下記のような切り換えが考えられる。
（ａ）２種の最低発振周波数（待機時用マスク時間ｔ１，ｔ２）を設定した場合、ｔ１、ｔ２、ｔ１、ｔ２、・・・の順で時間を交互に切り替えて使用する（上述の例）。
（ｂ）２種の最低発振周波数（待機時用マスク時間）を設定した場合、ｔ１、ｔ１、ｔ２、ｔ２、・・・の時間を一つずつ交互ではなく２つずつとか３つずつとか等の種々のパターンに設定して使用する。
（ｃ）上記（ａ）のパターンで、２種以上の最低発振周波数（待機時用マスク時間ｔ１，ｔ２）を設定し、交互に切り替えて使用する。
（ｄ）上記（ｂ）のパターンで、２種以上の最低発振周波数（待機時用マスク時間ｔ１，ｔ２）を設定し、交互ではなく２つずつとか３つずつとか等の種々のパターンに設定して使用する。
【００５３】
本実施形態の方法は、基本的に、強制的に発振停止させる期間を設定する方法である。従って、種々の待機時用マスク時間があっても、この期間経過後にパルストランスの巻線から、共振動作をさせるための信号（トリガ信号）が入力した時に、スイッチングトランジスタＳＷはオン動作する。このため、スイッチングトランジスタＳＷのドレイン−ソース間電圧（ＶＤＳ電圧）の極小点にて動作させることができる。従って、２つまたは２つ以上の待機時用マスク時間を持っていても、スイッチングトランジスタＳＷのＶＤＳ電圧の極小点で、パワートランジスタをオンさせる擬似共振動作や、ゼロクロス動作をしたまま動作をさせることが可能になる。
【００５４】
結果として、スイッチングトランジスタＳＷのＶＤＳ電圧の極小点が一つ抜けた後にパワートランジスタがオンしたり、極小点が二つ抜けた後に、パワートランジスタがオンする等の種々のパターンが想定される。
【００５５】
従って、本実施形態の方法により、擬似共振動作や、ゼロクロス動作をさせた状態で、軽負荷時に効率向上が図れ、パルストランスから発生するうなり音等を防止することが可能となる。
【図面の簡単な説明】
【００５６】
【図１】実施形態に係るスイッチング電源回路の全体構成を示す図である。
【図２】制御回路２０の構成を示す図である。
【図３】ゲート制御回路などの構成を示す図である。
【図４】ＶＣＴの時間変化とゲート信号の関係を示す図である。
【図５】エッジ検出信号がない場合の発振器２６の動作を示す図である。
【図６】エッジ検出信号について間引き処理をしない場合の発振器２６の動作を示す図である。
【図７】エッジ検出信号について間引き処理を行う場合の発振器２６の動作を示す図である。
【図８】エッジ検出信号の間引き状態を示す図である。
【符号の説明】
【００５７】
２０  制御回路、２２，３０，３２，５４，５６，６０  比較回路、２４  ノア回路、２６  発振器、３４  基準電圧回路、４０  ゲート回路、４２  エッジ検出回路、４４  ゲート制御回路、５８  選択回路、７０  フリップフロップ、７２  ドライブ回路、ＳＷ  スイッチングトランジスタ。
【図１】
2005204393.tif 000003
【図２】
2005204393.tif 000004
【図３】
2005204393.tif 000005
【図４】
2005204393.tif 000006
【図５】
2005204393.tif 000007
【図６】
2005204393.tif 000008
【図７】
2005204393.tif 000009
【図８】
2005204393.tif 000010