(57)【要約】【課題】基板の寄生容量を低減できるとともに寄生容量を調整可能とする容量可変基板及び基板の寄生容量を調整する基板寄生容量調整方法を得る。【解決手段】配線導体３とグランド層４との間に誘電体層２が形成され、この誘電体層２に、空乏層１０を生成することにより誘電率を可変して配線導体３に寄生する寄生容量を調整可能な半導体素子１２を形成したことを特徴とする容量可変基板。【選択図】図１
2005175365.tif 000002
【特許請求の範囲】
【請求項１】
配線導体とグランド層との間に誘電体層が形成され、該誘電体層に、空乏層を生成することにより誘電率を可変して前記配線導体に寄生する寄生容量を調整可能な半導体素子を形成したことを特徴とする容量可変基板。
【請求項２】
前記半導体素子は、バイアス電圧が印加されるバイアス電圧印加電極を有し、該バイアス電圧印加電極に印加するバイアス電圧を変化させることにより空乏層の生成量を調整して誘電率を可変するように構成されていることを特徴とする請求項１記載の容量可変基板。
【請求項３】
前記半導体素子は、ｐ型半導体とｎ型半導体とが接合されて構成され、前記ｐ型半導体及びｎ型半導体の接合方向が前記グランド層に沿う方向となるように設定されていることを特徴とする請求項１または２記載の容量可変基板。
【請求項４】
前記半導体素子は、前記ｐ型半導体とｎ型半導体とが交互に３個接合され、且つ前記バイアス電圧印加電極が前記グランド層側に形成されたトランジスタ構造であることを特徴とする請求項２記載の容量可変基板。
【請求項５】
前記バイアス電圧印加電極は、前記グランド層と同一平面に設けられていることを特徴とすることを特徴とする請求項２から４のいずれか記載の容量可変基板。
【請求項６】
前記トランジスタ構造が、ｐｎｐ型のトランジスタ構造であることを特徴とする請求項４記載の容量可変基板。
【請求項７】
前記トランジスタ構造が、ｎｐｎ型のトランジスタ構造であることを特徴とする請求項４記載の容量可変基板。
【請求項８】
前記ｎｐｎ型トランジスタ構造のゲート電極にコンデンサが接続されていることを特徴とする請求項７記載の容量可変基板。
【請求項９】
前記半導体素子が、複数組のｐｎ接合半導体が直列に接合されたダイオード構造であることを特徴とする請求項３に記載の容量可変基板。
【請求項１０】
前記半導体素子は、前記グランド層に形成された透孔からバイアス電圧印加電極を露出させていることを特徴とする請求項１から９のいずれか記載の容量可変基板。
【請求項１１】
配線導体とグランド層との間に誘電体層が形成された基板内に、印可されるバイアス電圧に応じて空乏層を発生させる半導体素子を形成し、前記バイアス電圧を変化させて前記空乏層の生成量を増減して誘電率を可変させ前記配線導体に寄生する寄生容量を調整可能としたことを特徴とする基板寄生容量調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は高周波回路が形成される基板に関し、特に基板の寄生容量を可変とする容量可変基板及び基板の寄生容量を調整する基板寄生容量調整方法に関するものである。
【背景技術】
【０００２】
一般に、高周波信号を扱う高周波回路が形成される高周波回路基板においては、配線及びパッド等の配線導体が形成された部分の寄生容量が回路の特性に影響を及ぼす。そのため、所望の特性の高周波回路を得ることは容易ではない。そのため、基板の寄生容量を低減すること及び基板の寄生容量を所定の値に調整可能とすることが望まれている。
従来、基板の寄生容量を低減しまた調整可能とする方法として、基板の内部に形成されたコンデンサとグランド層との間に、低誘電体部として空孔または真空の空間を形成する方法や、基板の材料より低誘電率の材料を埋め込むという方法が提案されている（例えば、特許文献１参照）。
【０００３】
また、配線導体が設けられた部分のグランド層を当該配線導体とグランド層との間の距離が大きくなるように配置し寄生容量を低減させるとい方法が提案されている（例えば、特許文献２参照）。
【特許文献１】特開平７−３０７５７５号公報（第２，３頁、第１図）
【特許文献２】特開平１０−０１３１６３号公報（第３，４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１の方法にあっては、基板作製完了の後、寄生容量を当初期待した値と正確に一致させることが難しいという未解決の課題がある。
また、上記特許文献２の方法にあっては、上記特許文献１の方法と同様な未解決の課題があるとともに、基板の厚みが厚くなるという未解決の課題もある。
この発明は、上述の課題を解消するためになされたもので、基板の寄生容量を調整可能とする容量可変基板及び基板の寄生容量を調整する基板寄生容量調整方法を得ることを目的としている。
【課題を解決するための手段】
【０００５】
第１の発明に係る容量可変基板は、配線導体とグランド層との間に誘電体層が形成され、誘電体層に、空乏層を生成することにより誘電率を可変して配線導体に寄生する寄生容量を調整可能な半導体素子を形成したので、配線導体に寄生する寄生容量を調整することができる。
第２の発明に係る容量可変基板においては、半導体素子は、バイアス電圧が印加されるバイアス電圧印加電極を有し、このバイアス電圧印加電極に印加するバイアス電圧を変化させることにより空乏層の生成量を調整して誘電率を可変するように構成されているので、半導体素子に印加するバイアス電圧を変化させることにより空乏層の量を増減することができ寄生容量を調整することができる。
【０００６】
第３の発明に係る容量可変基板においては、半導体素子は、ｐ型半導体とｎ型半導体とが接合されて構成され、ｐ型半導体及びｎ型半導体の接合方向がグランド層に沿う方向となるように設定されているので、空乏層を容易に発生することができる。
第４の発明に係る容量可変基板においては、半導体素子は、ｐ型半導体とｎ型半導体とが交互に３個接合され、且つバイアス電圧印加電極がグランド層側に形成されたトランジスタ構造であるので、３個接合されたｐ型、ｎ型半導体の中央の半導体に空乏層を発生させることができる。
【０００７】
第５の発明に係る容量可変基板においては、バイアス電圧印加電極は、グランド層と同一平面に設けられているので、そのため、誘電体層の厚さを大きくすることなく、空乏層を発生する半導体素子の誘電体層に垂直な方向の高さを最大に大きくすることができ、発生させる空乏層を増やすことができる。
第６の発明に係る容量可変基板においては、トランジスタ構造が、ｐｎｐ型のトランジスタ構造であるので、既存の技術で容易に作製することができる。
【０００８】
第７の発明に係る容量可変基板においては、トランジスタ構造が、ｎｐｎ型のトランジスタ構造であるので、ｐｎｐ型のものに比べて動作を速くすることができる。
第８の発明に係る容量可変基板においては、ｎｐｎ型トランジスタ構造のゲート電極にコンデンサが接続されているので、そのため、ゲート電極を交流回路に対して安定した電位とし積極的にグランドとして扱うことを可能とする。
【０００９】
第９の発明に係る容量可変基板においては、半導体素子が、複数組のｐｎ接合半導体が直列に接合されたダイオード構造である。そのため、空乏層を接合方向に沿う複数の箇所で発生させることができ、空乏層を広い領域で発生させることができる。
第１０の発明に係る容量可変基板においては、半導体素子は、グランド層に形成された透孔からバイアス電圧印加電極を露出させているので、ので、バイアス印加手段を容易に接続することができ、コストダウンを図ることができる。
【００１０】
第１１の発明に係る基板寄生容量調整方法は、配線導体とグランド層との間に誘電体層が形成された基板内に、印可されるバイアス電圧に応じて空乏層を発生させる半導体素子を形成し、バイアス電圧を変化させて空乏層の生成量を増減して誘電率を可変させ配線導体に寄生する寄生容量を調整可能としたので、配線導体に寄生する寄生容量を調整することができる。
【発明を実施するための最良の形態】
【００１１】
図１はこの発明の第１の実施形態の容量可変基板の作製の手順を説明する断面図である。図１（ａ）は容量可変基板である高周波回路基板１１の内部に半導体素子としてのトランジスタ構造１２が内蔵された様子を示している。高周波回路基板１１は、基板本体５と基板本体５の内部に形成されたトランジスタ構造１２とを有している。基板本体５は、シリコン（珪素）で作製された平板状の誘電体層２と、誘電体層２の第１の主面２ａに設けられた信号伝送ライン、電力伝送ライン及びパッドなどの配線導体３と誘電体層２の第２の主面２ｂに全面にわたって設けられたグランド層４とを有している。
【００１２】
トランジスタ構造１２は、ｐ型半導体１２ａ、ｎ型半導体１２ｂ及びｐ型半導体１２ｃがｐｎｐ型に接合されてなる接合構造１２ｓと、各半導体に設けられた電極７，８，９が形成するバイアス電圧印加電極１２ｔとから構成されている。
高周波回路基板１１の作製においては、トランジスタ構造１２を、基板本体５の所定の部分に形成された貫通孔２ｃに埋め込んで作製する。このトランジスタ構造１２は、既存の方法により別の基板にｐｎｐ型ＭＯＳ電界効果トランジスタを作製し、このトランジスタが形成された部分を部分的に切り取ったものである。半導体の材料に関しては、ｐ型半導体１２ａ，１２ｃは高純度のシリコンに不純物として硼素を加えたもの、ｎ型半導体１２ｂは高純度のシリコンに不純物としてリン或いはヒ素を加えたもので作製する。
【００１３】
トランジスタ構造１２を誘電体層２に埋め込む際には、３つの半導体１２ａ，１２ｂ及び１２ｃの接合方向が誘電体層２の主面に沿うように配置される。そして、このとき接合方向に平行な一側の側面（図２（ａ）の上側の面）が第１の主面２ａに面一となるように配置する。そして、このトランジスタ構造１２の第１の主面２ａに露出した部分に配線導体３が設けられる。配線導体３は、接合構造１２ｓの空乏層が発生する部分に対向する位置に設けられる。本実施形態においては、配線導体３はｎ型半導体１２ｂの表面に設けられる。
【００１４】
トランジスタ構造１２の他側の側面（図２（ａ）の下側の面）は、グランド層４に形成された透孔４ａから露出する。そしてこの露出面にバイアス電圧印加電極１２ｔが配置される。ｐ型半導体１２ａにソース電極７、ｎ型半導体１２ｂにゲート電極８、ｐ型半導体１２ｃにドレイン電極９がぞれぞれ設けられており、これら複数の電極７，８，９で構成されるバイアス電圧印加電極１２ｔはグランド層４と同一平面となるように配置される。なお、ｎ型半導体１２ｂとゲート電極８との間には、図示しない酸化膜の層が形成されている。
【００１５】
図１（ｂ）はトランジスタ構造１２にバイアス印加手段が接続された様子を示している。ｐ型半導体１２ａに設けられたソース電極７には、負極が接地された直流電源１３の正極が接続される。ｎ型半導体１２ｂに設けられたゲート電極８は、配線１４によって接地される。ｐ型半導体１２ｃに設けられたドレイン電極９は、配線１５によって接地される。直流電源１３及び配線１４，１５はバイアス印加手段２０を構成する。直流電源１３は、ソース電極７にプラスの電圧を印加する。
【００１６】
次に動作を説明する。ソース電極７に電圧を印加する前の状態においては、ＰＮ接合部が電流を遮断しており、ソース電極７とドレイン電極９との間には電流が流れない。このとき、ｎ型半導体１２ｂの誘電率はε１である。しかしながら、ソース電極７にバイアス電圧を印可するとｎ型半導体１２ｂ内の電子が、ゲート電極８直下の酸化膜とｎ型半導体１２ｂの接合面近傍から追いやられこの部分に空乏層１０が発生する。そして、ソース電極７に印可する電圧を高めるとこの空乏層１０がさらに発生するとともに、接合面に正孔が引き寄せられ、酸化膜に接する部分のｎ型半導体１２ｂに薄いｐ型の反転層が形成される。これによりソース電極７とドレイン電極９とが電気的につながり電流が流れる。このときｎ型半導体１２ｂに形成される空乏層１０の誘電率ε２は、次のようになる。
【００１７】
【数１】
2005175365.tif 000003
【００１８】
（１）式より、空乏層１０の誘電率ε２はバイアス電圧Ｖにより変化することが解る。ここで、ｎ型半導体１２ｂ全体の誘電率は、基板本体５に垂直な方向の空乏層１０が形成されてない領域のｎ型半導体１２ｂの厚さをｄ１、空乏層１０が形成された領域のｎ型半導体１２ｂの厚さをｄ２とすると、ｎ型半導体１２ｂ全体の総合的な誘電率は（ε１ｄ１＋ε２ｄ２）／（ｄ１＋ｄ２）となる。そして、バイアス電圧Ｖを高くするにつれて、空乏層１０の発生量が増大し、低誘電率の領域が増えるので、この総合的な誘電率は下がる。
【００１９】
ここで、配線導体３に寄生する寄生容量は次のよう表すことができる。トランジスタ構造１２が形成されていない一般的な高周波回路基板における配線導体３とグランド層４との間に寄生容量Ｃは、誘電体層２の基材誘電率をε０とすると以下のようになる。
【００２０】
【数２】
2005175365.tif 000004
【００２１】
（２）式より、誘電体層２の基材誘電率ε０及び配線導体３の誘電体層２との接合表面積Ｓのいずれかを減らすか、または配線導体３とグランド層４との間の距離ｄを大きくすることで寄生容量の低減を図ることが出来る。
本実施形態においては、トランジスタ構造１２にバイアス電圧を印加することにより、ｎ型半導体１２ｂに空乏層１０を発生させこの部分の誘電率を減らす、これにより、配線導体３に寄生する寄生容量を低減することができる。さらに、バイアス電圧を変化させることにより、空乏層１０の発生量を増減させることができる。これにより、配線導体３に寄生する寄生容量を調整することができる。
【００２２】
また、本実施形態においては、トランジスタ構造１２のｐ型、ｎ型半導体の接合方向を主面２ａに沿うように配置しているので、バイアス電圧印加電極１２ｔをトランジスタ構造１２の第２の主面２ｂ側に設けることができる。さらに、半導体素子がｐｎｐ型トランジスタ構造１２であるので、既存の方法により容易に作製することができる。
さらにまた、半導体素子がｐｎｐ型トランジスタ構造１２で且つバイアス電圧印加電極１２ｔが主面２ａ側に設けらているのでゲート電極８直下の酸化膜の近傍にｐ型反転層を形成することができ、この部分に空乏層１０を発生させることができる。
【００２３】
また、バイアス電圧印加電極１２ｔが、グランド層４と同一平面に設けられているので、誘電体層２の厚さを大きくすることなく、基板２に対して空乏層１０を発生させるｎ型半導体１２ｂの誘電体層２の主面２ａに垂直な方向の高さを最大に大きくすることができ、発生させる空乏層１０を増やすことができる。
図２はこの発明の第２の実施形態の容量可変基板の作製の手順を説明する断面図である。図２（ａ）は容量可変基板である高周波回路基板２１の内部に半導体素子としてのトランジスタ構造２２が内蔵された様子を示している。本実施形態においては、誘電体層２の第２の主面２ｂの所定の部分に基板の厚みの１／３程度の凹部２ｄが形成され、この凹部２ｄにｐｎｐ型のトランジスタ構造２２が埋め込まれる。トランジスタ構造２２は、第１の実施形態と同様に、別の基板に既存の方法によりｐｎｐ型ＭＯＳ電界効果トランジスタを作製し、トランジスタが形成された部分を部分的に切り取って予め作製しておく。トランジスタ構造２２は、第１の実施形態と同様に、接合構造２２ｓを構成する３つの半導体２２ａ，２２ｂ及び２２ｃの接合方向が、誘電体層２の第１の主面２ａに沿うように配置される。配線導体３は、誘電体層２の第１の主面２ａのｎ型半導体２２ｂに対向する位置に設けられる。トランジスタ構造２２の主面２ｂ側は、グランド層４に形成された透孔４ａから露出し、ここにソース電極７、ゲート電極８及びドレイン電極９で構成されるバイアス電圧印加電極２２ｔが配置される。
【００２４】
図２（ｂ）に示されるように、トランジスタ構造２２には、第１の実施形態と同じようにバイアス印加手段２０が接続される。トランジスタ構造２２は、バイアス印加手段２０によってバイアス電圧が印加されると、第１の実施形態のものと同様な動作をする。そして、ゲート電極８と対向する部分のｎ型半導体２２ｂに空乏層１０が発生し、これにより、ｎ型半導体２２ｂの誘電率が調整可能となる。
【００２５】
配線導体３からゲート電極８までの総合的な誘電率は、基板本体５に垂直な方向の配線導体３から凹部２ｄ底面までの誘電体層２の厚みをｄ０、空乏層が形成されてない領域のｎ型半導体２２ｂの厚さをｄ１、空乏層が形成された領域のｎ型半導体２２ｂの厚さをｄ２とすると、ｎ型半導体２２ｂ全体の総合的な誘電率は（ε０ｄ０＋ε１ｄ１＋ε２ｄ２）／（ｄ０＋ｄ１＋ｄ２）となる。そして、バイアス電圧Ｖを高くするにつれて、空乏層１０の発生量が増え低誘電率の領域が増えるので、この総合的な誘電率は下がる。
【００２６】
以上のように本実施形態においては、誘電体層２の第２の主面２ｂに凹部２ｄを形成し、この凹部２ｄにトランジスタ構造２２を埋め込んで配置する。そのため、高周波回路基板２１の第１の主面２ａ側にトランジスタ構造２２を埋め込むための孔が貫通してしまうことがなく高周波回路基板２１の剛性が向上する。また、作製工程においては誘電体層２に第１の主面２ａに配線導体３を形成した後であっても配線導体３と反対側の第２の主面２ｂに凹部２ｄを形成してトランジスタ構造２２を埋め込むことができ、作製工程の自由度が増す。
【００２７】
図３はこの発明の第３の実施形態の容量可変基板の作製の手順を説明する断面図である。図３（ａ）は容量可変基板である高周波回路基板３１の内部に半導体素子としてのトランジスタ構造３２が形成された様子を示している。本実施形態の高周波回路基板３１には、ｎｐｎ型トランジスタ構造３２が誘電体層２に形成された貫通孔２ｃに埋め込まれる。トランジスタ構造３２は、ｎ型半導体３２ａ、ｐ型半導体３２ｂ及びｎ型半導体３２ｃがｎｐｎ型に接合されてなる接合構造３２ｓと、各半導体に設けられた電極７，８，９が形成するバイアス電圧印加電極３２ｔとから構成されている。トランジスタ構造３２は、別の基板に既存の方法によりｎｐｎ型ＭＯＳ電界効果トランジスタを作製し、このトランジスタが形成された部分を部分的に切り取って予め作製しておく。
【００２８】
材料に関しては、例えば誘電体層２はシリコン（珪素）、ｐ型半導体３２ｂは高純度のシリコンに不純物として硼素を加えたもの、ｎ型半導体３２ａ、３２ｃは高純度のシリコンに不純物としてリン或いはヒ素を加えたもので作製する。
トランジスタ構造３２の第１の主面２ａ側に露出した部分のｐ型半導体３２ｂの表面に配線導体３が形成される。ｎ型半導体３２ａにソース電極７、ｐ型半導体３２ｂにゲート電極８及びｎ型半導体３２ｃにドレイン電極９がぞれぞれ設けられており、これらの電極７，８，９が構成するバイアス電圧印加電極３２ｔが、グランド層４と同一平面となるように配置される。
【００２９】
図３（ｂ）はトランジスタ構造３２にバイアス印加手段が接続された様子を示している。ソース電極７は配線１８により接地されている。ゲート電極８には直流電源１６が接続されている。ドレイン電極９には直流電源１７が接続されている。配線１８及び直流電源１６，１７は、トランジスタ構造３２にバイアス電圧を印加するバイアス印加手段２０を構成している。直流電源１６は、ゲート電極８にプラスの電圧を印加する。直流電源１７は、ドレイン電極９にプラスの電圧を印加する。
【００３０】
次に動作を説明する。ゲート電極８に電圧を印加する前の状態においては、ＰＮ接合部が電流を遮断し、ソース電極７とドレイン電極９との間には電流が流れない。しかしながら、ゲート電極８にバイアス電圧を印可するとｐ型半導体３２ｂの正孔が、ゲート電極８直下の酸化膜とｐ型半導体３２ｂの接合面から追いやられここに空乏層１０が発生する。ゲート電極８に印可するバイアス電圧を高めるとこの空乏層１０がさらに発生するとともに、電子が接合面に引き寄せられここに薄いｎ型の反転層が形成され、これによりソース電極７とドレイン電極９とがつながり電流が流れる。このときｐ型半導体３２ｂに形成される空乏層の量は、第１の実施形態のｎ型半導体１２ｂのものと同様にバイアス電圧により変化する。
【００３１】
図３（ｃ）はこの実施形態の高周波回路基板３１の他の実施の形態を示すものである。図３（ｃ）の高周波回路基板３１においては、ゲート電極８にコンデンサ１９が接続されている。ゲート電極８には上述のように直流電圧が印加されているが、このゲート電極８は配線導体３と対向する位置にあり理想的にはグランド電位とされることが望ましい。グランド電位とすることはできないが、交流回路に対してさらに安定した電位として積極的にグランドとして扱うことが可能なように、ゲート電極８にコンデンサ１９が接続されている。
【００３２】
本実施形態においては、半導体素子がｎｐｎ型トランジスタ構造であるので、ｐｎｐ型のものに比べて動作を速くすることができる。
図４はこの発明の第４の実施形態の容量可変基板の作製の手順を説明する断面図である。図４（ａ）は容量可変基板である高周波回路基板４１の内部に半導体素子としてのトランジスタ構造４２が内蔵された様子を示している。本実施形態においては、誘電体層２の第２の主面２ｂの所定の部分に凹部２ｄが形成され、この凹部２ｄにｎｐｎ型ＭＯＳ電界効果トランジスタのトランジスタ構造４２が埋め込まれている。トランジスタ構造４２は、ｎ型半導体４２ａ、ｐ型半導体４２ｂ及びｎ型半導体４２ｃがｎｐｎ型に接合されてなる接合構造４２ｓと、各半導体に設けられた電極７，８，９が形成するバイアス電圧印加電極４２ｔとから構成されている。
【００３３】
その他、電極の構造及びバイアス電圧印加時の動作に関しては、第３の実施形態と同様である。また、誘電体層２の凹部２ｄへの埋め込まれ方は、第２の実施形態と同様である。
そして、図４（ｃ）に示されるように、本実施形態においてもゲート電極８に印加するバイアス電圧を変化させることによりｐ型半導体４２ｂが設けられた部分の基板４１の誘電率を調整することができ、これにともない、この部分の基板４１の寄生容量を調整することができる。
【００３４】
図４（ｃ）はこの実施形態の高周波回路基板４１の他の実施の形態を示すものである。図４（ｃ）の高周波回路基板４１においては、第３の実施形態のものと同様な目的で、ゲート電極８にコンデンサ１９が接続されている。
図５はこの発明の第５の実施形態の容量可変基板の断面図である。容量可変基板である高周波回路基板５１の内部に半導体素子としてのダイオード構造５２が埋め込まれる。ダイオード構造５２は、ｐｎ接合された２組の半導体が直列に接続された４層ダイオードで構成された接合構造５２ｓと、４層ダイオードの積層方向両端部に設けられた平板状のカソード電極２５とアノード電極２６で構成されたバイアス電圧印加電極５２ｔとから構成されている。ダイオード構造５２は、接合構造５２ｓの接合方向を誘電体層２の第１の主面２ａと沿うようにして誘電体層２の内部に埋め込まれる。そして、配線導体３は誘電体層２の第１の主面２ａの接合構造５２ｓと対向する位置に設けられる。すなわち、ダイオード構造５２は、接合構造５２ｓが配線導体３側を向くように配置される。
【００３５】
ダイオード構造５２の電極２５、２６の配置に関しては、夫々配線導体３方向に垂直に投影した投影面積が最小となるように配置されることが望ましい。即ち、本実施形態においては、第１の主面２ａに垂直に投影した投影面積が最小となるように配置されることが望ましい。即ち、カソード電極２５及びアノード電極２６の主面が第１の主面２ａに対して直交するように配置されることが望ましい。なぜならば、電極２５と配線導体３との間及び電極２６と配線導体３との間には夫々寄生容量が発生し、その大きさは対向する面積に比例し距離に反比例するためである。電極２５及び電極２６の厚さは配線導体３の主面の面積に対して非常に小さいので配線導体３に対して直交するように配置することにより、発生する寄生容量を非常に小さくすることができる。
【００３６】
カソード電極２５には誘電体層２内部の直流電源２７が接続されている。アノード電極２６は配線２８により接地電極に接続されている。
次に動作を説明する。直流電源２７は、カソード電極２５にプラスの電圧を印加する。ｐｎ接合されたｐ型半導体とｎ型半導体は、逆方向バイアス電圧を印加されると接合面付近に空乏層を形成する。本実施形態においては、ｎ型半導体５２ａとｐ型半導体５２ｂとの接合面、ｐ型半導体５２ｂとｎ型半導体５２ｃとの接合面、ｎ型半導体５２ｃとｐ型半導体５２ｄとの接合面にそれぞれ空乏層が発生する。そして、この空乏層の発生量は逆方向バイアス電圧に応じて増減する。
【００３７】
以上のように、本実施形態においては、ダイオード構造５２は、複数組のｐｎ接合半導体が直列に接合された複数層のダイオードで構成された接合構造５２ｓを有しており、空乏層がｐｎ接合方向に沿う複数の箇所で発生するので、空乏層を広い領域で発生させることができる。
なお、上述の各実施形態においては、少なくとも３つの半導体が接合されて接合構造が構成されているが、最小の構成としては１組のｐ型半導体とｎ型半導体からなる接合構造であってもよい。
【００３８】
また、本発明に適用される半導体素子は、上述のようにトランジスタ構造及びダイオード構造のどちらであってもよく、トランジスタ構造に関しては、ＭＯＳ型電界効果トランジスタに限らず、他の電界効果トランジスタの接合型電界効果トランジスタであってもよく、またパイポーラトランジスタであってもよい。また、ダイオード構造に関しては、整流ダイオード、ツェナーダイオード等のいずれであってもよく、さらには、半導体を有してバイアス電圧の増減により空乏層の発生量を変化させるものであれは適用することができる。
【００３９】
さらにまた、ｐｎ接合を持たない所謂ショトキー接合とされた金属−半導体接合のＦＥＴ系高周波トランジスタにおいても、バイアス電圧を印加されて空乏層を形成するので、本発明に適用することができる。ショットキーバリアダイオードも同様な理由で本発明に適用することができる。
また、上述の各実施形態においては、いずれの基板本体５も誘電体層２が１枚であるが、誘電体層２及びグランド層４は複数層重ねて設けられたものにおいても同様の効果が期待できる。
【図面の簡単な説明】
【００４０】
【図１】この発明の第１の実施形態の容量可変基板の作製の手順を説明する断面図である。
【図２】この発明の第２の実施形態の容量可変基板の作製の手順を説明する断面図である。
【図３】この発明の第３の実施形態の容量可変基板の作製の手順を説明する断面図である。
【図４】この発明の第４の実施形態の容量可変基板の作製の手順を説明する断面図である。
【図５】この発明の第５の実施形態の容量可変基板の断面図である。
【符号の説明】
【００４１】
２  誘電体層、２ａ  第１の主面、２ｂ  第２の主面、２ｃ  貫通孔、２ｄ  凹部、３  配線導体、４  グランド層、５  基板本体、７  ソース電極、８  ゲート電極、９  ドレイン電極、１０  空乏層、１２，２２  ｐｎｐ型トランジスタ構造（半導体素子）、１２ｓ，２２ｓ，３２ｓ，４２ｓ，５２ｓ  接合構造、１２ｔ，２２ｔ，３２ｔ，４２ｔ，５２ｔ  バイアス電圧印加電極、１９  コンデンサ、２０  バイアス印加手段、３２，４２  ｎｐｎ型トランジスタ構造（半導体素子）、５２  ダイオード構造（半導体素子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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