(57)【要約】【課題】  部品点数を増加させずに降圧チョッパ型ＤＣ−ＤＣコンバータのサージ電圧を低減する。【解決手段】  直流電源Ｖinと負荷の間に直列に接続される第１半導体スイッチング素子Q１１と、前記直流電源Ｖinと第１半導体スイッチング素子Ｑ１１をバイパスして負荷端子間を短絡させる第２半導体スイッチング素子Ｑ１２と、第１半導体スイッチング素子Ｑ１１をオンして第２半導体スイッチング素子Ｑ１２をオフする状態と第１半導体スイッチング素子Ｑ１１をオフして第２半導体スイッチング素子Ｑ１２をオンする状態を交互に繰返すPWM制御回路とを有するＤＣ−ＤＣコンバータである。第２半導体スイッチング素子Ｑ１２のオフ時の静電容量の逆数に比例するドレイン・ソース間電圧の累乗における指数が、第１半導体スイッチング素子Ｑ１１のオフ時の静電容量の逆数に比例するドレイン・ソース間電圧の累乗における指数よりも小さい。【選択図】  図１
2005204362.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と負荷の間に直列に接続される第１半導体スイッチング素子と、前記直流電源と第１半導体スイッチング素子をバイパスして負荷端子間を短絡させる第２半導体スイッチング素子と、第１半導体スイッチング素子をオンして第２半導体スイッチング素子をオフする状態と第１半導体スイッチング素子をオフして第２半導体スイッチング素子をオンする状態を交互に繰返すPWM制御回路とを有し、
第２半導体スイッチング素子の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数が、第１半導体スイッチング素子の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数よりも小さいことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
直流電源と負荷の間に直列に接続される第１半導体スイッチング素子と、前記直流電源と第１半導体スイッチング素子をバイパスして負荷端子間を短絡させる第２半導体スイッチング素子と、第１半導体スイッチング素子をオンして第２半導体スイッチング素子をオフする状態と第１半導体スイッチング素子をオフして第２半導体スイッチング素子をオンする状態を交互に繰返すPWM制御回路とを有し、
第１半導体スイッチング素子と第２半導体スイッチング素子は、ドレイン層と、ドレイン層上に積層されたドリフト層と、ドリフト層上に積層されたボディ層と、ボディ層表面に形成されたソース領域と、ソース領域とボディ層を貫通してドリフト層に達するトレンチ内にゲート絶縁膜に被覆された状態で形成されているトレンチゲート電極とを有する電界効果トランジスタであり、
第１半導体スイッチング素子のトレンチゲート電極に比して、第２半導体スイッチング素子のトレンチゲート電極が深いことを特徴とするＤＣ−ＤＣコンバータ。
【請求項３】
直流電源と負荷の間に直列に接続される第１半導体スイッチング素子と、前記直流電源と第１半導体スイッチング素子をバイパスして負荷端子間を短絡させる第２半導体スイッチング素子と、第１半導体スイッチング素子をオンして第２半導体スイッチング素子をオフする状態と第１半導体スイッチング素子をオフして第２半導体スイッチング素子をオンする状態を交互に繰返すPWM制御回路とを有し、
第２半導体スイッチング素子の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数が0．3以下であることを特徴とするＤＣ−ＤＣコンバータ。
【請求項４】
直流電源と負荷の間に直列に接続される第１半導体スイッチング素子と、前記直流電源と第１半導体スイッチング素子をバイパスして負荷端子間を短絡させる第２半導体スイッチング素子と、第１半導体スイッチング素子をオンして第２半導体スイッチング素子をオフする状態と第１半導体スイッチング素子をオフして第２半導体スイッチング素子をオンする状態を交互に繰返すPWM制御回路とを有し、
第２半導体スイッチング素子は、ドレイン層と、ドレイン層上に積層されたドリフト層と、ドリフト層上に積層されたボディ層と、ボディ層表面に形成されたソース領域と、ソース領域とボディ層を貫通してドリフト層に達するトレンチ内にゲート絶縁膜に被覆された状態で形成されているトレンチゲート電極とを有する電界効果トランジスタであり、
そのトレンチゲート電極は、オフ時にドリフト層に形成される空乏層よりもドレイン側に深く伸びていることを特徴とするＤＣ−ＤＣコンバータ。
【請求項５】
第１半導体スイッチング素子が、その素子を流れる電流の大きさを検出する電流センシング部を備えており、
電流センシング部からの信号の大小によって、第１半導体スイッチング素子のゲート抵抗の大きさを切換えるゲート抵抗切換え部が付加されていることを特徴とする請求項１〜４のいずれかのＤＣ−ＤＣコンバータ。
【請求項６】
一端が共通点に接続されている複数の負荷に通電する電源装置であり、
第１半導体スイッチング素子と第２半導体スイッチング素子が直列に接続されている単位回路の複数個が並列に接続された回路と、
各単位回路の第１半導体スイッチング素子をオンして第２半導体スイッチング素子をオフする状態と第１半導体スイッチング素子をオフして第２半導体スイッチング素子をオンする状態を経時的に切換えるPWM制御回路とを有し、
各単位回路の中間点が、各負荷の他端に接続されて用いられ、
第１半導体スイッチング素子と第２半導体スイッチング素子の少なくとも一方の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数が0．3以下であることを特徴とする電源装置。
【請求項７】
一端が共通点に接続されている複数の負荷に通電する電源装置であり、
第１半導体スイッチング素子と第２半導体スイッチング素子が直列に接続されている単位回路の複数個が並列に接続された回路と、
各単位回路の第１半導体スイッチング素子をオンして第２半導体スイッチング素子をオフする状態と第１半導体スイッチング素子をオフして第２半導体スイッチング素子をオンする状態を経時的に切換えるPWM制御回路とを有し、
各単位回路の中間点が、各負荷の他端に接続されて用いられ、
第１半導体スイッチング素子と第２半導体スイッチング素子の少なくとも一方は、ドレイン層と、ドレイン層上に積層されたドリフト層と、ドリフト層上に積層されたボディ層と、ボディ層表面に形成されたソース領域と、ソース領域とボディ層を貫通してドリフト層に達するトレンチ内にゲート絶縁膜に被覆された状態で形成されているトレンチゲート電極を有する電界効果トランジスタであり、
そのトレンチゲート電極は、オフ時にドリフト層に形成される空乏層よりもドレイン側に深く伸びていることを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子を利用したＤＣ−ＤＣコンバータ等の電源回路に関する。
【背景技術】
【０００２】
負荷に印加する電圧を調整することができる電源回路が種々の場合に必要とされている。ＰＷＭ（Pulse Width Modulation）制御方式を利用して電源回路を構成する技術が普及しており、この方式では、直流電源と負荷の間に半導体スイッチング素子を挿入し、その半導体スイッチング素子をPWM制御回路によって断続的にオン・オフさせる。この種の電源回路の一例が特許文献１に報告されている。
【特許文献１】特開２００１−２７４６６５号公報
【０００３】
図９に、ＰＷＭ（Pulse Width Modulation）制御方式によって降圧するＤＣ−ＤＣコンバータ回路の一例を示す。
このＤＣ−ＤＣコンバータは、直流電源Ｖinと直流負荷を接続する直流回路に第１半導体スイッチング素子Ｑ１を直列に挿入し、PWM制御回路によって第１半導体スイッチング素子Ｑ１を断続的にオン・オフさせる。断続的にオン・オフされる電圧をコイルＬ１とコンデンサＣ１で平滑化し、平滑化された電圧を負荷に加える。第１半導体スイッチング素子Ｑ１の毎回のオン持続時間をＴon、毎回のオフ持続時間をＴoff、基本周期をT（T＝Ｔon＋Ｔoff）とすると、負荷に印加される電圧Ｖoutは、Ｖout＝（Ｔon／Ｔ）Ｖinとなる。Ｔon／Ｔはデューティファクタと称され、その値を調整することによって、負荷に印加する電圧Ｖoutの値を任意の値に調整することができる。
第１半導体スイッチング素子Ｑ１を単にオフさせると、負荷や配線のインダクタンス成分によって大きな逆起電圧が発生し、第１半導体スイッチング素子Ｑ１が破壊する恐れがある。そこで、第１半導体スイッチング素子Ｑ１のオフ時に、直流電源と第１半導体スイッチング素子Ｑ１をバイパスして還流電流が流れるように、負荷端子間を短絡させる回路Ａが設けられている。その短絡回路Ａが、第１半導体スイッチング素子Ｑ１のオン時に短絡することを防止するために、短絡回路Ａには第２半導体スイッチング素子Ｑ２が挿入されている。PWM制御回路は、第１半導体スイッチング素子をオンして第２半導体スイッチング素子をオフする状態と第１半導体スイッチング素子をオフして第２半導体スイッチング素子をオンする状態を交互に繰返す。
【０００４】
図１０（ａ）に第１半導体スイッチング素子Ｑ１のゲートに印加するゲート電圧を示し、図１０（ｂ）に第２半導体スイッチング素子Ｑ２のゲートに印加するゲート電圧を示す。Ｔonは、第１半導体スイッチング素子Ｑ１の各回毎のオン持続時間を示し、Ｔoffは、オフ持続時間を示し、T（T＝Ｔon＋Ｔoff）はＰＷＭ制御の基本周期を示す。第２半導体スイッチング素子Ｑ２は、第１半導体スイッチング素子Ｑ１がオンしている間はオフされ、第１半導体スイッチング素子Ｑ１がオフしている間はオンされる。負荷に印加される電圧Ｖoutは、Ｖout＝（Ｔon／Ｔ）Ｖinとなる。
図９に示すように、ＤＣ−ＤＣコンバータの出力電圧Ｖoutは常時モニタされており、検出されたＶoutはＰＷＭ制御回路に帰還される。検出された出力電圧Ｖoutに応じて、第１半導体スイッチング素子Ｑ１をオンして第２半導体スイッチング素子Ｑ２をオフする状態の持続時間Ｔonと、第１半導体スイッチング素子Ｑ１をオフして第２半導体スイッチング素子Ｑ２をオンする状態の持続時間Ｔoffが増減調整され、出力電圧Ｖoutが一定となるように制御される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１０（ｃ）に、第２半導体スイッチング素子Ｑ２を流れる電流の大きさを示し、図１０（ｄ）に、第２半導体スイッチング素子Ｑ２のソース・ドレイン間の電圧を示す。図１０（ｃ）に示すように、第１半導体スイッチング素子Ｑ１がオフして第２半導体スイッチング素子Ｑ２がオンすると、第２半導体スイッチング素子Ｑ２に帰還電流が流れる。その後に第１半導体スイッチング素子Ｑ１がオンして第２半導体スイッチング素子Ｑ２がオフすると、ターンオフした第２半導体スイッチング素子Ｑ２に逆回復電流が流れる（図１０（ｃ）に示す破線の楕円で囲まれた電流）。逆回復電流の絶対値は最初に増大し、その後に減少して最終的には０に収束する。この０に収束する逆回復電流Ｉｒの減少速度が逆回復電流変化率（ｄＩｒ／ｄｔ）と称される。この逆回復電流変化率が、ＤＣ−ＤＣコンバータや負荷の配線に存在する寄生インダクタンスＬによって、ＶＬ＝−Ｌ・ｄＩｒ／ｄｔのサージ電圧を発生させる。その結果、図１０（ｄ）に示すように、第２半導体スイッチング素子Ｑ２の両端に大きなサージ電圧を発生させる。通常は、逆回復電流変化率（ｄＩｒ／ｄｔ）によるサージ電圧が最も大きく、リカバリーサージ電圧と称される。
【０００６】
第２半導体スイッチング素子Ｑ２の両端に発生するリカバリーサージ電圧が大きいと、第２半導体スイッチング素子Ｑ２が破壊される。リカバリーサージ電圧を抑制する技術が必要とされている。
リカバリーサージ電圧を抑制するために、第２半導体スイッチング素子Ｑ２と並列にコンデンサを接続する方法が知られている。しかしながら、コンデンサを接続する方法では、部品点数が増加してしまう。
本発明の目的は、部品点数を増加させないで、第２半導体スイッチング素子のターンオフ時に発生するリカバリーサージ電圧の大きさを抑制することができるＤＣ−ＤＣコンバータ等の電源回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係わるＤＣ−ＤＣコンバータは、直流電源と負荷の間に直列に接続される第１半導体スイッチング素子と、直流電源と第１半導体スイッチング素子をバイパスして負荷端子間を短絡させる第２半導体スイッチング素子と、第１半導体スイッチング素子をオンして第２半導体スイッチング素子をオフする状態と第１半導体スイッチング素子をオフして第２半導体スイッチング素子をオンする状態を交互に繰返すPWM制御回路とを有する。
【０００８】
本発明に係わるＤＣ−ＤＣコンバータの一つの特徴は、第２半導体スイッチング素子の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数が、第１半導体スイッチング素子の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数よりも小さいことである。
半導体スイッチング素子は、Ｃout＝ｋ・１／Ｖdsαの特性をもつ。ここで、Ｃoutは半導体スイッチング素子の出力容量（ゲート・ドレイン間容量＋ソース・ドレイン間容量）であり、Ｖdsはドレイン・ソース電圧であり、αは指数である。上記式を変形すると明らかなるように、半導体スイッチング素子の出力容量の逆数（１／Ｃout）は、ドレイン・ソース間電圧Ｖdsをα乗した値に比例する。
本発明では、その指数αに関して、第２半導体スイッチング素子の指数α２を第１半導体スイッチング素子の指数α１よりも小さくする。
【０００９】
ＤＣ−ＤＣコンバータでは、逆回復電流変化率ｄＩｒ／ｄｔが大きいとリカバリーサージ電圧は大きくなり、逆回復電流変化率ｄＩｒ／ｄｔが小さいとリカバリーサージ電圧は小さくなる。
本発明者らの研究によって、逆回復電流の変化率ｄＩｒ／ｄｔは、第２半導体スイッチング素子のターンオフ時の出力容量が、ドレイン・ソース間電圧Ｖdsの変化に追従して変化する際の敏感性に強く依存することが判明した。すなわち、第２半導体スイッチング素子のターンオフ時の出力容量が、ドレイン・ソース間電圧Ｖdsの変化に対して敏感に反応すると、逆回復電流変化率ｄＩｒ／ｄｔが大きくなる。その逆に、第２半導体スイッチング素子のターンオフ時の出力容量が、ドレイン・ソース間電圧Ｖdsの変化に対して鈍感であれば、逆回復電流変化率ｄＩｒ／ｄｔが小さくなるという知見を得たのである。
前記したように、半導体スイッチング素子の出力容量Ｃoutの逆数は、ドレイン・ソース間電圧Ｖdsをα乗した値に比例する。指数αが大きければ、出力容量Ｃoutがドレイン・ソース間電圧Ｖdsに対して敏感に変化し、指数αが小さければ、出力容量Ｃoutがドレイン・ソース間電圧Ｖdsに対して鈍感となる。
本発明者らは、以上の知見を総合し、第２半導体スイッチング素子のターンオフ時の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数α２を、第１半導体スイッチング素子のターンオフ時の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数α１よりも小さくすることによって、第２半導体スイッチング素子のターンオフ時に発生する逆回復電流変化率ｄＩｒ／ｄｔを小さくでき、リカバリーサージ電圧を小さく抑えられることを確認した。
【００１０】
従来のＤＣ−ＤＣコンバータでは、第１半導体スイッチング素子と第２半導体スイッチング素子に同一のトランジスタ素子を利用している。本発明では、第１半導体スイッチング素子と第２半導体スイッチング素子ではサージ電圧の発生要因が相違し、その要因ごとに対処する必要があることを認識し、第２半導体スイッチング素子の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数α２を、第１半導体スイッチング素子の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数α１よりも小さくすることが有用であり、小さくすることによってリカバリーサージ電圧を小さく抑えることに成功したものである。
本発明の特徴を備えたＤＣ−ＤＣコンバータによれば、第２半導体スイッチング素子に対して、コンデンサ等の余分の部材を並列に接続する必要がなく、部品点数を増加させることなくリカバリーサージ電圧を低減することができる。
【００１１】
本発明は他の一つの特徴は、ＤＣ−ＤＣコンバータに用いる第１半導体スイッチング素子のトレンチゲート電極に比して、第２半導体スイッチング素子のトレンチゲート電極を深くすることである。
すなわち、第１半導体スイッチング素子と第２半導体スイッチング素子の双方が、ドレイン層と、ドレイン層上に積層されたドリフト層と、ドリフト層上に積層されたボディ層と、ボディ層表面に形成されたソース領域と、ソース領域とボディ層を貫通してドリフト層に達するトレンチ内にゲート絶縁膜に被覆された状態で形成されているトレンチゲート電極を有する縦型の電界効果トランジスタで構成されている場合、第１半導体スイッチング素子のトレンチゲート電極に比して、第２半導体スイッチング素子のトレンチゲート電極を深くする。
【００１２】
半導体スイッチング素子の出力容量は、ゲート・ドレイン間の容量に、ソース・ドレイン間の容量を合計した容量に等しい。半導体スイッチング素子を縦型の電界効果トランジスタで構成した場合、ゲート・ドレイン間の容量は、実質的にはトレンチゲート電極の底面に形成されているゲート絶縁膜をはさんで対向する１対の導電体で構成される寄生コンデンサの容量に等しく、ソース・ドレイン間の静電容量は、実質的にはドレイン層とボディ層のｐｎ接合面から伸びる空乏層をはさんで対向する１対の導電体で構成される寄生コンデンサの容量に等しい。
ゲート絶縁膜に起因する容量は、ゲート絶縁膜の厚みや材質によって固定されており、ドレイン・ソース間電圧Ｖdsの変化に対して一定である。一方、ドレイン層とボディ層の界面に形成される空乏層に起因する容量は、ドレイン・ソース間電圧Ｖdsの変化に追従して変化する。ｐｎ接合面に形成される空乏層の厚みがドレイン・ソース間電圧Ｖdsに追従して変化するからである。
ゲート・ドレイン間の容量が相対的に大きく、ソース・ドレイン間の容量が相対的に小さい半導体スイッチング素子の出力容量は、ドレイン・ソース間の電圧Ｖdsに対して鈍感であるということができる。ゲート・ドレイン間の容量が相対的に小さく、ソース・ドレイン間の容量が相対的に大きい半導体スイッチング素子の出力容量は、ドレイン・ソース間の電圧Ｖdsに対して敏感に変化する特性となる。
【００１３】
トレンチゲート電極を備える縦型電界効果トランジスタの場合、トレンチゲート電極がドレイン層に深く浸入するほど、ゲート・ドレイン間の容量が相対的に大きくてソース・ドレイン間の容量が相対的に小さくなる。第１半導体スイッチング素子のトレンチゲート電極に比して第２半導体スイッチング素子のトレンチゲート電極が深い場合、第２半導体スイッチング素子のターンオフ時の出力容量は、ドレイン・ソース間の電圧Ｖdsの変化に抗して一定に維持されやすい特性となり、リカバリーサージ電圧の発生を効果的に抑制できる。リカバリーサージ電圧の抑制のためにコンデサーを外付けするのと同等の効果が得られ、部品点数を増加させずにリカバリーサージ電圧を低減することができる。
【００１４】
本発明のＤＣ−ＤＣコンバータの他の一つの特徴は、第２半導体スイッチング素子の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数を0．3以下にすることである。
逆回復電流変化率ｄＩｒ／ｄｔに起因するリカバリーサージ電圧を抑制するには、第２半導体スイッチング素子のターンオフ時の出力容量がドレイン・ソース間電圧の変化に抗してほぼ一定であることが好ましい。ターンオフ時の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数が0．3以下であると、ドレイン・ソース間電圧の変化に抗して第２半導体スイッチング素子のターンオフ時の出力容量がほぼ一定に維持され、逆回復電流変化率ｄＩｒ／ｄｔが小さく抑えられ、リカバリーサージ電圧も小さく抑えられる。
【００１５】
ＤＣ―ＤＣコンバータを構成する第２半導体スイッチング素子が縦型の電界効果トランジスタである場合、即ち、ドレイン層と、ドレイン層上に積層されたドリフト層と、ドリフト層上に積層されたボディ層と、ボディ層表面に形成されたソース領域と、ソース領域とボディ層を貫通してドリフト層に達するトレンチ内にゲート絶縁膜に被覆された状態で形成されているトレンチゲート電極を有する縦型電界効果トランジスタである場合、そのトレンチゲート電極が、オフ時にドリフト層に形成される空乏層よりもドレイン側に深く伸びていることが好ましい。
【００１６】
縦型の電界効果トランジスタのオフ時にドリフト層に形成される空乏層は、ドリフト層とボディ層の界面であるｐｎ接合面からドリフト層内に伸びる。
トレンチゲート電極が空乏層よりもドレイン側に深く伸びて形成されていると（ドリフト層を貫通してドレイン層に接するまで深く形成されていてもよい）、ゲート・ドレイン間の静電容量の大部分が、ゲート電極の底面のゲート絶縁膜をはさんで向い合う寄生コンデンサによる容量が大部分を占めるようになる。ゲート絶縁膜に起因する容量は、絶縁膜の厚みによってほぼ決まるので、ドレイン・ソース間電圧に追従して変化することはない。したがって、電界効果トランジスタのターンオフ時の出力容量のうち、ドレイン・ゲート間の容量が、ドレイン・ソース間電圧に依存しなくなる。この結果、第２半導体スイッチング素子のターンオフ時の出力容量がドレイン・ソース間電圧に対して変化しづらくなり、逆回復電流変化率ｄＩｒ／ｄｔが小さく抑えられ、リカバリーサージ電圧も小さく抑えられる。
【００１７】
上記特徴を有するＤＣ−ＤＣコンバータによると、第２半導体スイッチング素子のターンオフ時に発生するリカバリーサージ電圧を低減することができるが、それに加えて、第１半導体スイッチング素子のスイッチング時に発生するサージ電圧をも低減することができるＤＣ−ＤＣコンバータが必要とされている。
その必要を満たすためには、第１半導体スイッチング素子がその素子を流れる電流の大きさを検出する電流センシング部を備えており、その電流センシング部からの信号の大小によって第１半導体スイッチング素子のゲート抵抗の大きさを切換えるゲート抵抗切換え部をＤＣ−ＤＣコンバータに付加するのが好ましい。
【００１８】
ＤＣ−ＤＣコンバータの第１半導体スイッチング素子のターンオフ時にもサージ電圧が発生する。通常は、スイッチングサージ電圧と称される。このスイッチングサージ電圧は、第１半導体スイッチング素子を流れる電流のターンオフ時の電流変化ｄＩ／ｄｔの大きさに依存する。つまり、ｄＩ／ｄｔが大きいと、寄生インダクタンスＬの両端に、Ｖ＝−Ｌ・ｄＩ／ｄｔの電圧を発生させ、第１半導体スイッチング素子の両端に大きなサージ電圧が発生する。寄生インダクタンスは、直流電源のプラス側端子から第１半導体スイッチング素子を経由して直流電源のマイナス端子に至るまでの配線のあらゆる所に寄生している。したがって、スイッチングサージ電圧を低減するには、ｄＩ／ｄｔを小さくすることが重要である。
一般的に、ｄＩ／ｄｔを小さくするために、第１半導体スイッチング素子のゲート抵抗を大きくすることが有効である。しかし、ゲート抵抗を大きくすると、第１半導体スイッチング素子によるスイッチング損失が増加する。ゲート抵抗を調整する手法は、スイッチングサージ電圧の抑制とスイッチング損失の低減を同時に達成するものでなく、ゲート抵抗を大きくすればスイッチングサージ電圧を抑制することができるがスイッチング損失は大きくなり、ゲート抵抗を小さくすればスイッチング損失を低減することができるがスイッチングサージ電圧は大きくなる。ゲート抵抗を調整する手法は、トレードオフの関係にあり、スイッチングサージ電圧とスイッチング損失の双方を低減することはできない。
【００１９】
第１半導体スイッチング素子のスイッチングサージ電圧の発生原因を詳細に検討すると、スイッチングサージ電圧は第１半導体スイッチング素子に流れる電流の大きさに依存していることが分かる。第１半導体スイッチング素子を流れる電流が大きいと、ｄＩ／ｄｔが大きくなり、電流が小さいとｄＩ／ｄｔが小さくなる。つまり、第１半導体スイッチング素子に流れる電流が大きい場合には、大きなスイッチングサージ電圧が発生して問題となるが、第１半導体スイッチング素子に流れる電流が小さい場合には、スイッチングサージ電圧は小さくなり、半導体スイッチング素子を破壊するなどの影響は少ない。スイッチングサージ電圧による電界効果トランジスタの破壊を抑制するには、第１半導体スイッチング素子に流れる電流が大きい場合にだけスイッチングサージ電圧を抑制する対処を施せばよいことがわかる。そうすることによって、スイッチングサージ電圧を抑制すればスイッチング損失が大きくなり、スイッチング損失を低減すればスイッチングサージ電圧が大きくなるというトレードオフの関係を克服することができる。第１半導体スイッチング素子に流れる電流が大きい時にはゲート抵抗を大きくしてスイッチングサージ電圧を低減し、電流が小さい時にはゲート抵抗を小さくしてスイッチング損失の低減を図ればよいことがわかり、そうすると、スイッチングサージ電圧を低減したうえでさらにスイッチング損失を低減できることがわかる。
【００２０】
ＤＣ−ＤＣコンバータが、電流センシング部からの信号の大小によって、第１半導体スイッチング素子のゲート抵抗の大きさを切換えるゲート抵抗切換え部を備えていると、第１半導体スイッチング素子に流れる電流が大きい時にはゲート抵抗を大きくしてスイッチングサージ電圧を低減し、電流が小さい時にはゲート抵抗を小さくしてスイッチング損失の低減を図ることができ、スイッチングサージ電圧を抑制しながらスイッチング損失を低減することができる。
【００２１】
本発明は、半導体スイッチング素子のターンオフ時に半導体スイッチング素子の両端に発生するリカバリーサージ電圧を抑制するためには、半導体スイッチング素子のターンオフ時の出力容量の変化が重要であり、ドレイン・ソース電圧の変化に抗してターンオフ時の出力容量がほぼ一定に維持される半導体スイッチング素子を用いるとリカバリーサージ電圧を抑制できるという知見に立脚している。ドレイン・ソース電圧の変化に抗してターンオフ時の出力容量がほぼ一定に維持される半導体スイッチング素子を用いると、ターンオフ時に発生する逆回復電流変化率ｄＩｒ／ｄｔを小さく抑制することができ、リカバリーサージ電圧を小さく抑制できることを基本としている。
この基本思想は、ＤＣ−ＤＣコンバータに限られず、半導体スイッチング素子のターンオフ時にリカバリーサージ電圧が発生する電源回路に有効である。
【００２２】
本発明は、一端が共通点に接続されている複数の負荷（例えば３相モータの各巻線）に通電する電源装置に適用することができる。本発明を適用した電源装置は、第１半導体スイッチング素子と第２半導体スイッチング素子が直列に接続されている単位回路の複数個が並列に接続された回路と、各単位回路の第１半導体スイッチング素子をオンして第２半導体スイッチング素子をオフする状態と第１半導体スイッチング素子をオフして第２半導体スイッチング素子をオンする状態を経時的に切換えるPWM制御回路と有し、各単位回路の中間点が各負荷（例えば３相モータの各巻線）の他端（共通点に接続されていない方の端部）に接続されて用いられる。
この場合、第１半導体スイッチング素子と第２半導体スイッチング素子の少なくとも出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数を0．3以下にする。
上記の電源装置では、半導体スイッチング素子のターンオフ時に逆回復電流が流れ、その半導体スイッチング素子の両端にリカバリーサージ電圧が発生する。半導体スイッチング素子の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数が0．3以下であると、その半導体スイッチング素子に流れる逆回復電流変化率ｄＩｒ／ｄｔが小さく抑えられる。その結果、リカバリーサージ電圧を抑制することができる。
【００２３】
上記した電源装置で利用される第１半導体スイッチング素子と第２半導体スイッチング素子の少なくとも一方が、ドレイン層と、ドレイン層上に積層されたドリフト層と、ドリフト層上に積層されたボディ層と、ボディ層表面に形成されたソース領域と、ソース領域とボディ層を貫通してドリフト層に達するトレンチ内にゲート絶縁膜に被覆された状態で形成されているトレンチゲート電極を有する電界効果トランジスタである場合には、そのトレンチゲート電極が、オフ時にドリフト層に形成される空乏層よりもドレイン側に深く伸びている半導体スイッチング素子を用いることが有効である。
上記の電源装置では、半導体スイッチング素子のターンオフ時に逆回復電流が流れ、その半導体スイッチング素子の両端にリカバリーサージ電圧が発生する。半導体スイッチング素子のトレンチゲート電極が、オフ時にドリフト層に形成される空乏層よりもドレイン側に深く伸びていると、その半導体スイッチング素子に流れる逆回復電流変化率ｄＩｒ／ｄｔが小さく抑えられる。その結果、リカバリーサージ電圧を抑制することができる。
【発明の効果】
【００２４】
本発明の態様によれば、部品点数を増加させることなく、半導体スイッチング素子のターンオフ時に発生するリカバリーサージ電圧の大きさが抑制されるＤＣ−ＤＣコンバータ等の電源回路を提供することができる。
【発明を実施するための最良の形態】
【００２５】
実施例等に記載される技術の特徴を列記する。
（第１実施形態）  ドリフト層の不純物濃度はドレイン側に向けて濃くなっており、トレンチゲート電極は、不純物濃度が１×１０１７ｃｍ−３となる深さまで形成されている。
（第２実施形態）  ドリフト層の不純物濃度はドレイン側に向けて濃くなっており、トレンチゲート電極は、不純物濃度が１×１０１８ｃｍ−３となる深さまで形成されている。
【実施例】
【００２６】
本発明の好ましい実施例を図面を参照して説明する。
（第１実施例）  図１には、第１実施例の降圧チョッパ型ＤＣ−ＤＣコンバータの回路図が示されている。第１実施例の降圧チョッパ型ＤＣ−ＤＣコンバータは、ＰＷＭ制御ロジック部２と、回路部４と、アクティブゲートコントロール部６とを備え、直流４２Ｖの直流電源Ｖinを降圧し、直流１４Ｖの出力電圧Ｖoutを負荷４７に印加する。
【００２７】
回路部４は、直流電源Ｖinと負荷４７を接続する直列回路１０に直列に挿入された第１半導体スイッチング素子Ｑ１１と、直流電源Ｖinと第１半導体スイッチング素子Ｑ１１をバイパスして負荷の端子間を短絡させる短絡回路８と、その短絡回路８に挿入された第２半導体スイッチング素子Ｑ１２と、平滑回路を構成するコイルＬ１１とコンデンサＣ１１を備えている。
第１半導体スイッチング素子Ｑ１１のドレイン端子は直流電源Ｖinのプラス端子に接続され、第１半導体スイッチング素子Ｑ１１のソース端子と第２半導体スイッチング素子Ｑ１２のドレイン端子が負荷の一端に接続され、第２半導体スイッチング素子Ｑ１２のソース端子は負荷の他端と直流電源Ｖinのマイナス端子に接続されている。
第２半導体スイッチング素子Ｑ１２のソース・ゲート間に直流電圧を印加する直流電源１２が用意されており、第２半導体スイッチ１４が閉じられると、直流電源１２が第２半導体スイッチング素子Ｑ１２のソース・ゲート間に直流電圧を印加する。この結果、第２半導体スイッチング素子Ｑ１２のソース・ドレイン間がオンする。第２半導体スイッチ１４が閉じられたときに第２半導体スイッチング素子Ｑ１２のソース・ゲート間電圧が変化するスピードは、ゲート抵抗１６の抵抗値で決定される。
同様に、第１半導体スイッチング素子Ｑ１１のソース・ゲート間に直流電圧を印加する直流電源１８が用意されており、第１半導体スイッチ２０が閉じられると、直流電源１８が第１半導体スイッチング素子Ｑ１１のソース・ゲート間に直流電圧を印加する。この結果、第１半導体スイッチング素子Ｑ１１のソース・ドレイン間がオンする。第１半導体スイッチ２０が閉じられたときに第１半導体スイッチング素子Ｑ１１のソース・ゲート間電圧が変化するスピードは、ゲート抵抗２２の抵抗値で決定される。
第１半導体スイッチ２０と第２半導体スイッチ１４のオンオフは、ＰＷＭ制御ロジック部２によってコントロールされ、ＰＷＭ制御ロジック部２は、第１半導体イッチ２０をオンして第２半導体スイッチ１４をオフする状態と、第１半導体スイッチ２０をオフして第２半導体スイッチ１４をオンする状態を交互に繰返す。
【００２８】
第１半導体スイッチング素子Ｑ１１は、ｎ型チャネルのＭＯＳＦＥＴであり、図２（ａ）に要部断面図が示されている。第１半導体スイッチング素子Ｑ１１は、ゲート絶縁膜１９１で被覆されたトレンチゲート電極１９０を有する縦型電界効果トランジスタである。
図示１２０はｎ＋型の単結晶シリコン等からなるドレイン層である。ドレイン層１２０の裏面には、例えば、アルミニウムからなるドレイン電極１１０が形成されている。ドレイン層１２０上には、ｎ−型の単結晶シリコン等からなるドリフト層１３０が形成されている。ドリフト層１３０上には、ｐ−型の単結晶シリコン等からなるボディ層１４０が形成されている。ボディ層１４０の上部には、ｎ＋型の単結晶シリコン等からなるソース領域１５０と、ｐ＋型の単結晶シリコン等からなるボディコンタクト領域１６０が形成されている。
ソース領域１５０とボディ層１４０を貫通してドリフト層１３０に浸入するトレンチが掘られており、トレンチの壁面と底面は酸化シリコンからなるゲート絶縁膜１９１で被覆されている。面がゲート絶縁膜１９１で被覆されたトレンチに、低抵抗のポリシリコン等からなるトレンチゲート電極１９０が充填されている。
ソース領域１５０とボディコンタクト領域１６０に接するようにソース電極１８０が形成されており、ソース電極１８０は絶縁層間膜１７０によってトレンチゲート電極１９０から絶縁されている。トレンチゲート電極１９０は図示しない断面において、図示しないゲートパッドに接続されている。
第１半導体スイッチング素子Ｑ１１は、トレンチゲート電極１９０とソース電極１８０間に直流電源１８（図１）の電圧を印加すると、トレンチゲート電極１９０に対向するボディ領域１４０にｎ型のチャネルが形成され、ソース電極１８０とドレイン電極１１０間が導通する。
【００２９】
第２半導体スイッチング素子Ｑ１２も、ｎ型チャネルのＭＯＳＦＥＴであり、図２（ｂ）に要部断面図が示されている。
図示２２０はｎ＋型の単結晶シリコン等からなるドレイン層である。ドレイン層２２０の裏面には、例えば、アルミニウムからなるドレイン電極２１０が形成されている。ドレイン層２２０上には、ｎ−型の単結晶シリコン等からなるドリフト層２３０が形成されている。ドリフト層２３０上には、ｐ−型の単結晶シリコン等からなるボディ層２４０が形成されている。ボディ層２４０の上部には、ｎ＋型の単結晶シリコン等からなるソース領域２５０と、ｐ＋型の単結晶シリコン等からなるボディコンタクト領域２６０が形成されている。
ソース領域２５０とボディ層２４０を貫通してドリフト層２３０に深く浸入するトレンチが掘られており、トレンチの壁面と底面は酸化シリコンからなるゲート絶縁膜２９１で被覆されている。ゲート絶縁膜２９１は、ボディ層２４０に対応する深さでは薄く、ドリフト層２３０に浸入している部分では厚い。ボディ層２４０に対応する薄いゲート絶縁膜２９１は低いゲートオン電圧を実現し、ドリフト層２３０に対応する厚いゲート絶縁膜２９１は第２半導体スイッチング素子Ｑ１２の高い耐圧を実現する。壁面や底面がゲート絶縁膜２９１で被覆されたトレンチに、低抵抗のポリシリコン等からなるトレンチゲート電極２９０が充填されている。
ソース領域２５０とボディコンタクト領域２６０に接するようにソース電極２８０が形成されており、ソース電極２８０は絶縁層間膜２７０によってトレンチゲート電極２９０から絶縁されている。トレンチゲート電極２９０は図示しない断面において、図示しないゲートパッドに接続されている。
第２半導体スイッチング素子Ｑ１１は、トレンチゲート電極２９０とソース電極２８０間に直流電源１２（図１）の電圧を印加すると、トレンチゲート電極２９０に対向するボディ領域２４０にｎ型のチャネルが形成され、ソース電極２８０とドレイン電極２１０間が導通する。
第２半導体スイッチング素子Ｑ１２のトレンチゲート電極２９０は、オフ時にボディ層２４０とドリフト層２３０の界面からドリフト層２３０に伸びる空乏層よりも深い位置まで伸びている。トレンチゲート電極２９０が、ドリフト層２３０の下方まで深く形成されているＭＯＳＦＥＴをＤＧＭＯＳＦＥＴ（Deep Gate MOSFET）と称する。
第２半導体スイッチング素子Ｑ１２のドリフト層２３０の不純物濃度はドレイン電極２１０側に向けて濃くなっており、トレンチゲート電極２９０は、ドリフト層２３０の不純物濃度が１×１０１７ｃｍ−３となる深さまで形成されている。トレンチゲート電極２９０をさらに深く伸ばし、不純物濃度が１×１０１８ｃｍ−３となる深さまで伸ばすことがさらに好ましい。
【００３０】
図３は、第１半導体スイッチング素子Ｑ１１と第２半導体スイッチング素子Ｑ１２の出力容量Ｃout（縦軸）と、ドレイン・ソース間電圧Ｖds（横軸）の関係を示す。
第１半導体スイッチング素子Ｑ１１の出力容量Ｃoutと電圧Ｖdsの間には、Ｃout＝k1／Ｖds０．５の関係があることがわかる。それに対して、第２半導体スイッチング素子Ｑ１２の出力容量Ｃoutと電圧Ｖdsの間には、Ｃout＝k2／Ｖds０．３の関係があることがわかる。
換言すれば、第１半導体スイッチング素子Ｑ１１の出力容量Ｃoutの逆数は、ドレイン・ソース間電圧を0．5乗したものに比例し、第２半導体スイッチング素子Ｑ１２の出力容量Ｃoutの逆数は、ドレイン・ソース間電圧を0．3乗したものに比例する。
第１半導体スイッチング素子Ｑ１１の出力容量Ｃoutの逆数に比例するドレイン・ソース間電圧の累乗における指数（0．5）は、第２半導体スイッチング素子Ｑ１２の出力容量Ｃoutの逆数に比例するドレイン・ソース間電圧の累乗における指数（0．3）よりも大きい。
このことは、第１半導体スイッチング素子Ｑ１１の出力容量Ｃoutはドレイン・ソース間電圧の変化に対して敏感に変化し、第２半導体スイッチング素子Ｑ１２の出力容量Ｃoutはドレイン・ソース間電圧の変化に対して鈍感に変化することを意味する。
第２半導体スイッチング素子Ｑ１２の出力容量Ｃoutが鈍感であると、第２半導体スイッチング素子Ｑ１２のターンオフ時の逆回復電流変化率ｄＩｒ／ｄｔが小さく抑えられ、リカバリーサージ電圧を抑制することができる。第２半導体スイッチング素子Ｑ１２の出力容量Ｃoutの逆数に比例するドレイン・ソース間電圧の累乗における指数が0．3以下まで鈍感であると、その効果が顕著に得られ、ターンオフ時の逆回復電流変化率ｄＩｒ／ｄｔが顕著に小さく抑えられ、リカバリーサージ電圧を顕著に抑制することができる。
【００３１】
本発明者らは、図２（ｂ）に示すＤＧＭＯＳＦＥＴは、ターンオフ時の出力容量が鈍感に変化することを見出し、ＤＧＭＯＳＦＥＴを第２半導体スイッチング素子Ｑ１２に用いると、リカバリーサージ電圧を顕著に抑制することができることを見出した。
トレンチゲート電極２９０がドリフト層に形成される空乏層よりも深く伸びていると、ゲート電極２９０の底面のゲート絶縁膜２９１によるゲート・ドレイン間の容量が出力容量の大部分を占めるようになる。ゲート絶縁膜２９１による容量は、ゲート絶縁膜２９１の厚みや材質、近傍の不純物濃度等の要素によって決まり、ドレイン・ソース電圧に対してはほぼ一定である。ＤＧＭＯＳＦＥＴの出力容量はドレイン・ソース電圧に対してあまり変化しない。
ＤＧＭＯＳＦＥＴのドリフト層２３０の不純物濃度は一様でなく、ドレイン層２２０に近づくほど高濃度となっている。ドレイン層２２０とドリフト層２３０の界面近傍のドリフト層２３０の不純物濃度は約１×１０１９〜１×１０２０ｃｍ−３である。一般的に、ドリフト層２３０に形成される空乏層は不純物濃度が１×１０１７ｃｍ−３近傍まで形成される。したがって、トレンチゲート電極２９０は、ドリフト層２３０の不純物濃度が１×１０１７ｃｍ−３に達する深さまで形成されているのが好適である。なお、それよりも深く形成されていることが好ましく、１×１０１８ｃｍ−３に達する深さまで形成されているのがさらに好適である。ドレイン層２２０と接するまで伸びていてもよい。
ＤＧＭＯＳＦＥＴは、リカバリーサージ電圧を低減するだけでなく、オン抵抗が低いという特徴を合わせ持っている。例えば図２（ａ）に示すようにトレンチゲート電極１９０がドリフト層１３０の浅いレベルで終了しているトランジスタに比べ、ＤＧＭＯＳＦＥＴのオン抵抗は低い。図２（ａ）に示すトランジスタに比して、ＤＧＭＯＳＦＥＴのゲート絶縁膜２９１とドリフト層２３０との界面からドリフト層２３０へ空乏層が広く広がるために、耐圧を下げることなくドリフト層２３０の不純物濃度を高くすることができる。その結果、ＤＧＭＯＳＦＥＴのオン抵抗を低減できる。
近年では、直流電源Ｖinが高く、出力電圧Ｖoutが小さくなる傾向にある。したがってデューティファクタが小さくなる傾向にあり、第２半導体スイッチング素子Ｑ１２のオン時間を長くする必要がある。第２半導体スイッチング素子Ｑ１２のオン抵抗を下げることが電源装置の損失低減に有効である。
【００３２】
図４は第２半導体スイッチング素子Ｑ１２のターンオフ時の出力容量の逆数に比例するドレイン・ソース間電圧の累乗における指数と、第２半導体スイッチング素子Ｑ１２の両端に発生するリカバリーサージ電圧の関係が示されている。
図４から、指数が小さいほど第２半導体スイッチング素子Ｑ１２の両端に発生するリカバリーサージ電圧は低減されることが分かる。指数が0．3以下になると、リカバリーサージ電圧が顕著に抑制されることがわかる。
これは、第２半導体スイッチング素子Ｑ１２に形成される空乏層との関係からも理解できる。つまり、逆回復電流変化率ｄＩｒ／ｄｔは、半導体スイッチング素子に逆バイアス電圧が印加された時に、第２半導体スイッチング素子Ｑ１２に形成された空乏層からキャリアが引き抜かれることに起因している。したがって、逆バイアス電圧の変化に対して空乏層領域の変化が小さい半導体スイッチング素子、つまりターンオフ時の出力容量がドレイン・ソース電圧に対する変化しづらい半導体スイッチング素子を利用すると逆回復電流変化率ｄＩｒ／ｄｔが小さくなる。ターンオフ時の空乏層領域の変化が小さい半導体スイッチング素子を利用すると、リカバリーサージ電圧の発生が抑制される。
【００３３】
図１のＰＷＭ制御ロジック部２は、第１半導体スイッチ２０と、第２半導体スイッチ１４のオン・オフを制御する。第１半導体スイッチ２０がオンすると第１半導体スイッチング素子Ｑ１１がオンし、第１半導体スイッチ２０がオフすると第１半導体スイッチング素子Ｑ１１がオフする。第２半導体スイッチ１４がオンすると第２半導体スイッチング素子Ｑ１２がオンし、第２半導体スイッチ１４がオフすると第２半導体スイッチング素子Ｑ１２がオフする。ＰＷＭ制御ロジック部２は、第１半導体スイッチ２０と第２半導体スイッチ１４を介して、第１半導体スイッチング素子Ｑ１１と第２半導体スイッチング素子Ｑ１２のオン・オフを制御する。
ＰＷＭ制御ロジック部２は、第１半導体スイッチング素子Ｑ１１をオンして第２半導体スイッチング素子Ｑ１２をオフする状態と、第１半導体スイッチング素子Ｑ１１をオフして第２半導体スイッチング素子Ｑ１２をオンする状態を交互に繰返し、出力電圧Ｖoutを常時１４Ｖに制御している。
回路部４には、負荷４７に作用している電圧Ｖoutを検出する電圧計４６が設けられており、電圧Ｖoutに比例する電圧がＰＷＭ制御ロジック部２に送られる。
ＰＷＭ制御ロジック部２は、基準電圧発生部２４を持ち、基準電圧Ｖrefを出力する。参照符合２６，２８，３０に示すロジック回路によって、コンパレータ３４，４２の一方の端子にはｋ（Ｖref−Ｖout）＋Ｖrefの電圧が入力される。
ＰＷＭ制御ロジック部２は、基準周期Ｔで三角波電圧を発生する三角波発生部３２を持ち、コンパレータ３４，４２の他方の端子には三角波発生部３２で生成された三角波電圧が入力される。三角波発生部３２は、１００ｋＨｚで三角波電圧を出力する。
コンパレータ３４は、ｋ（Ｖref−Ｖout）＋Ｖref＞三角波電圧の間、ハイ信号を出力し、第１半導体スイッチ２０をオンさせる。図示３６は、コンパレータ３４の出力を示し、ｋ（Ｖref−Ｖout）＋Ｖref＞三角波電圧の間はオンし（Ｔon期間）、ｋ（Ｖref−Ｖout）＋Ｖref＜三角波電圧の間はオフする（Toff期間）。Ｖoutが14ボルト以上に上昇すると、ｋ（Ｖref−Ｖout）＋Ｖrefが減少するために、ｋ（Ｖref−Ｖout）＋Ｖref＞三角波電圧の期間（Ｔon期間）は短くなり、Ｖoutが14ボルトに向けて降圧される。Ｖoutが14ボルト未満に降圧すると、ｋ（Ｖref−Ｖout）＋Ｖrefが増大するために、ｋ（Ｖref−Ｖout）＋Ｖref＞三角波電圧の期間（Ｔon期間）は長くなり、Ｖoutが14ボルトに向けて昇圧される。ＰＷＭ制御ロジック部２は、Ｔon期間を増減調整して、出力電圧Ｖoutを14ボルトに調整する。
ｋ（Ｖref−Ｖout）＋Ｖref＞三角波電圧となって第１半導体スイッチ２０がターンオンすると、直流電源１８の電圧が第１半導体スイッチング素子Q１１のソース・ゲート間に印加され、第１半導体スイッチング素子Q１１のソース・ゲート間電圧上昇速度は、ゲート抵抗２２によって調整される。
ｋ（Ｖref−Ｖout）＋Ｖref＜三角波電圧となって第１半導体スイッチ２０がターンオフすると、直流電源１８の電圧が第１半導体スイッチング素子Q１１のソース・ゲート間に印加されなくなる。この場合には、抵抗８２，８４，８６，８８，９０を利用してソース・ゲート間電圧が放電される。第１半導体スイッチング素子Q１１のソース・ゲート間電圧の下降速度は、半導体スイッチ７２，７４，７６，７８，８０のオン・オフによって制御される。
アクティブゲートコントロール部６は、第１半導体スイッチング素子Q１１のターンオフ後に半導体スイッチ７２，７４，７６，７８，８０のオン・オフを時系列的に切換え、第１半導体スイッチング素子Q１１のソース・ゲート間電圧の放電速度を時系列的に切換え、第１半導体スイッチング素子Q１１のターンオフ後に過渡的に流れる電流の変化速度を遅くしてスイッチングサージ電圧を抑制する。スイッチングサージ電圧を抑制すると、第１半導体スイッチング素子Q１１によるスイッチング損失は増大する。アクティブゲートコントロール部６は、スイッチングサージ電圧を抑制する必要のある期間は、抵抗８２，８４，８６，８８，９０を利用して、ゲート抵抗が高い状態を実現し、スイッチングサージ電圧を抑制する。スイッチングサージ電圧を抑制する必要がない期間は、抵抗８２，８４，８６，８８，９０を利用して、ゲート抵抗が低い状態を実現し、スイッチング損失は低減する。アクティブゲートコントロール部６は、半導体スイッチ７２，７４，７６，７８，８０と、抵抗８２，８４，８６，８８，９０を利用してゲート抵抗をアクティブに切換え、スイッチングサージ電圧を抑制しながらスイッチング損失を低減する。
アクティブゲートコントロール部６が意図したように作動するために、コンパレータ３４の出力は、反転器３８で反転されてから、コンパレータ５２、５４、５６、５８、６０に入力される。
第１半導体スイッチング素子Q１１には、通電電流の大きさに比例する電圧を出力する電流センシング部が作りこまれており、第１半導体スイッチング素子Q１１の通電電流の大きさに比例する電圧Ｖcuが端子４８から出力される。電圧Ｖcuは反転器５０で反転され、コンパレータ５２、５４、５６、５８、６０に入力される。
コンパレータ５２、５４、５６、５８、６０は、反転器３８で反転された信号がハイであり（これは第１半導体スイッチング素子のＴoff期間に相当する）、反転された電圧Ｖcuがそれぞれの基準値以下であるときにハイ信号を出力し、半導体スイッチ７２，７４，７６，７８，８０をオンさせる。
第１半導体スイッチング素子Ｑ１１がターンオフした直後には、第１半導体スイッチング素子Ｑ１１を過渡的に流れる電流値が大きく、反転器５０で反転された電圧は低く、コンパレータ６０のみがハイ信号を出力する。この結果、第１半導体スイッチング素子Ｑ１１のターンオフ直後（第１期間という）のゲート抵抗は、比較的に高い状態に切換えられ、第１半導体スイッチング素子Ｑ１１はゆっくりとターンオフし、スイッチングサージ電圧が抑制される。
第１期間が経過して第１半導体スイッチング素子Ｑ１１を過渡的に流れる電流値がやや減少すると（第２期間という）、反転器５０で反転された電圧は上昇し、コンパレータ６０と５８がハイ信号を出力する。この結果、第１半導体スイッチング素子Ｑ１１の第２期間のゲート抵抗は、抵抗８２と８４の並列抵抗となり、抵抗値が下げられる。第１半導体スイッチング素子Ｑ１１ターンオフ速度が高速化され、スイッチング損失を減少させる。
第２期間が経過して第１半導体スイッチング素子Ｑ１１を過渡的に流れる電流値がさらに減少すると（第３期間という）、反転器５０で反転された電圧は上昇し、コンパレータ６０と５８と５６がハイ信号を出力する。この結果、第１半導体スイッチング素子Ｑ１１の第３期間のゲート抵抗は、抵抗８２と８４と８６の並列抵抗となり、抵抗値がさらに下げられる。第１半導体スイッチング素子Ｑ１１ターンオフ速度がさらに高速化され、スイッチング損失を減少させる。
第３期間が経過して第１半導体スイッチング素子Ｑ１１を過渡的に流れる電流値がさらに減少すると（第４期間という）、反転器５０で反転された電圧は上昇し、コンパレータ６０と５８と５６と５４がハイ信号を出力する。この結果、第１半導体スイッチング素子Ｑ１１の第４期間のゲート抵抗は、抵抗８２と８４と８６と８８の並列抵抗となり、抵抗値がさらに下げられる。第１半導体スイッチング素子Ｑ１１ターンオフ速度がさらに高速化され、スイッチング損失を減少させる。
第４期間が経過して第１半導体スイッチング素子Ｑ１１を過渡的に流れる電流値がさらに減少すると（第５期間という）、反転器５０で反転された電圧は上昇し、コンパレータ６０と５８と５６と５４と５２の全部がハイ信号を出力する。この結果、第１半導体スイッチング素子Ｑ１１の第５期間のゲート抵抗は、抵抗８２と８４と８６と８８と９０の並列抵抗となり、抵抗値がさらに下げられる。第１半導体スイッチング素子Ｑ１１ターンオフ速度がさらに高速化され、スイッチング損失を減少させる。
アクティブゲートコントロール部６は、第１半導体スイッチング素子Q１１のターンオフ後に半導体スイッチ７２，７４，７６，７８，８０のオン・オフを時系列的に切換え、第１半導体スイッチング素子Q１１のターンオフ直後には過渡的に流れる電流の変化速度を遅くしてスイッチングサージ電圧を抑制する。過渡的に流れる電流自体が小さくなると、その変化速度が小さくなることからスイッチングサージ電圧を抑制するのに必要なゲート抵抗の値が小さくなる。アクティブゲートコントロール部６は、それに追従してゲート抵抗を下げ、スイッチング損失を減少させる。
アクティブゲートコントロール部６は、第１半導体スイッチング素子Ｑ１１に流れる電流を検出することを必要とする。どのような電流検出装置を設けるかは、小型化等の観点から重要である。電流検出装置としては、第１半導体スイッチング素子Ｑ１１のオン抵抗による電圧降下を検出する方法がある。また、電流センス用の半導体素子を、第１半導体スイッチング素子Ｑ１１と並列に設け、その電流センス用半導体素子を流れる電流から、第１半導体スイッチング素子Ｑ１１を流れる電流を推定する方法等がある。本実施例では、第１半導体スイッチング素子Ｑ１１自体に電流センス用の半導体装置を設ける方法を用いている。本実施例によると、新たに素子を付加する必要がない。
本実施例では、ゲート抵抗を５段階に切換えるが、切換え段数は５段階に限定されない。必要に応じて複数個のゲート抵抗を備えれば良い。
【００３４】
次に、アクティブゲートドライブ方式を設けているＤＣ−ＤＣコンバータと、設けていないそれぞれのＤＣ−ＤＣコンバータにおいて、サージ電圧の大きさを比較した。
図５に示すタイミングで、それぞれのＤＣ−ＤＣコンバータの負荷に負荷電圧を印加するとともに負荷電流を変動させた。経過時間が１msecの時に、負荷電流の大きさが一時的に変動し、それぞれのＤＣ−ＤＣコンバータの第１半導体スイッチング素子Ｑ１１を流れる電流が大きくなっている。
図６（ａ）には、アクティブゲートドライブ方式を設けていないＤＣ−ＤＣコンバータの第１半導体スイッチング素子Ｑ１１の両端に発生するサージ電圧の大きさを表している。経過時間が１msecの時に、負荷電流の大きさが一時的に変動し、第１半導体スイッチング素子Ｑ１１を流れる電流が大きくなり、それに伴って第１半導体スイッチング素子Ｑ１１の両端にサージ電圧が発生している。
一方、図６（ｂ）は、第１実施例の電源装置によるものであり、第１半導体スイッチング素子Ｑ１１のゲート抵抗をアクティブにドライブした場合のサージ電圧変化を示す。この場合も、負荷電流の大きさの変動に伴ないサージ電圧は発生するが、そのピークの大きさは図６（ａ）に比して小さくなっていることが分かる。
図６から、アクティブにゲート抵抗をドライブすることで、サージ電圧が抑制されることが分かる。
【００３５】
図７の鎖線はアクティブゲートドライブ方式を設けていないＤＣ−ＤＣコンバータの累積損失を示す。累積損失とは、時間あたりの損失の積分値である。一方、図７の実線は、アクティブゲートドライブ方式を設けたＤＣ−ＤＣコンバータの累積損失である。図７の横軸に示す経過時間は、図５と図６に対応している。図７から、アクティブゲートドライブ方式を設けることで、累積損失が低減されることが分かる。なお、負荷電流が変動したとき（図７に示す経過時間が約１msec）では、時間あたりの損失がアクティブゲートコントロールを設けた場合の方が大きい。これは、第１半導体スイッチング素子Ｑ１１のサージ電圧を低減するために、抵抗値の大きいゲート抵抗を一時的に利用するからである。しかしながら、それ以外の経過時間では、抵抗値の小さいゲート抵抗を用いること、さらに第２半導体スイッチング素子Ｑ１２にＤＧＭＯＳＦＥＴを利用することによってオン抵抗が低減されていることとが相俟って、最終的にはＤＣ−ＤＣコンバータの累積損失が低減されている。
図１に示すように、第２半導体スイッチング素子Ｑ１２は、コンパレータ４２によってコントロールされる。コンパレータ４２は、ｋ（Ｖref−Ｖout）＋Ｖref＜三角波電圧の間、ハイ信号を出力し、第２半導体スイッチ１４をオンさせる。図示３６は、コンパレータ３４の出力を示し、ｋ（Ｖref−Ｖout）＋Ｖref＜三角波電圧の間はオンし、ｋ（Ｖref−Ｖout）＋Ｖref＞三角波電圧の間はオフする。すなわち、第１半導体スイッチング素子Ｑ１１がオンするＴon期間はオフし、第１半導体スイッチング素子Ｑ１１がオフするToff期間はオンする。コンパレータ４２がハイ信号を出力すると、第２半導体スイッチ１４がオンし、第２半導体スイッチグ素子Ｑ１２がオンする。コンパレータ４２がロー信号を出力すると、第２半導体スイッチ１４がオフし、第２半導体スイッチグ素子Ｑ１２がオフする。この結果、第１半導体スイッチング素子Ｑ１１がオンすれば第２半導体スイッチグ素子Ｑ１２はオフし、第１半導体スイッチング素子Ｑ１１がオフすれば第２半導体スイッチグ素子Ｑ１２はオンする。
第１半導体スイッチング素子Ｑ１１がオンして第２半導体スイッチグ素子Ｑ１２がオフしている期間（Ｔon期間）には、直流電源Ｖinの電源が平滑回路Ｌ１１とＣ１１に加えられる。第１半導体スイッチング素子Ｑ１１がオフして第２半導体スイッチグ素子Ｑ１２がオンしている期間（Ｔoff期間）には、直流電源Ｖinの電源が平滑回路Ｌ１１とＣ１１に加えられず、コンデサのＣ１１の電荷が放電される。Ｔoff期間には、帰還電流も流れる。第２半導体スイッチグ素子Ｑ１２を帰還電流が流れるために、電子素子に高い電圧が作用することが防止される。
第２半導体スイッチグ素子Ｑ１２がターンオフした直後は、第２半導体スイッチグ素子Ｑ１２に過渡的に電流が流れつづける。ターンオフした第２半導体スイッチング素子Ｑ２に逆回復電流（図１０（ｃ）に示す破線の楕円で囲まれた電流）が流れる。逆回復電流の絶対値は最初に増大し、その後に減少して最終的には０に収束する。この０に収束する逆回復電流Ｉｒの減少速度が逆回復電流変化率（ｄＩｒ／ｄｔ）と称され、この逆回復電流変化率が、ＤＣ−ＤＣコンバータや負荷の配線に存在する寄生インダクタンスＬによって、ＶＬ＝−Ｌ・ｄＩｒ／ｄｔのリカバリーサージ電圧を発生させる。
本実施例では、第２半導体スイッチング素子Ｑ１２の出力容量Ｃoutの逆数に比例するドレイン・ソース間電圧の累乗における指数が0．3以下であるほど鈍感である第２半導体スイッチング素子Ｑ１２を用いているために、ターンオフ時の逆回復電流変化率ｄＩｒ／ｄｔが顕著に小さく抑えられ、リカバリーサージ電圧を顕著に抑制することができる。これは図４を参照して説明したとおりである。
【００３６】
（第２実施例）  図８（ａ）には３相モータを駆動する駆動回路図が模式的に示されており、図８（ｂ）にはその要部回路図が示されている。
図８（ａ）に示す３相モータ駆動回路では、負荷Ｒ１〜Ｒ３（３相モータのコイル）の一端が共通点Ｃに接続されている。第１トランジスタＱ２０と第２トランジスタＱ２１が直列で接続された単位回路Ｕ１と、第１トランジスタＱ２２と第２トランジスタＱ２３が直列で接続された単位回路Ｕ２と、第１トランジスタＱ２４と第２トランジスタＱ２５が直列で接続された単位回路Ｕ３が並列に接続されている。その並列回路の一端は直流電源の一端に接続され、他端は直流電源の他端に接続されている。各単位回路Ｕ１，Ｕ２，Ｕの３中点は、負荷Ｒ１〜Ｒ３の他端（共通点Ｃに接続されていない側の端子）に接続されている。
６個のトランジスタＱ２０とＱ２１、Ｑ２２とＱ２３、Ｑ２４とＱ２５は、PWM制御回路によって、図８の（ｃ）に示すように、時系列的にオン・オフが切換えられる。６個のトランジスタのオン・オフが、図８の（ｃ）に示すように時系列的に切換えられると、３相モータのコイルＲ１〜Ｒ３によって回転磁場が作り出され、３相モータが回転する。
図８（ａ）の破線に囲まれた要部回路図が図８（ｂ）に示されている。
トランジスタＱ２０がターンオフし、トランジスタＱ２１がターンオンする場合（図８（ｃ）の期間Ｔ１とＴ２の切換え時）、過渡電流Ｉ２０がトランジスタＱ２０を流れ続け、それがゼロに収束する際に生じる逆回復電流変化率ｄＩｒ／ｄｔが大きなリカバリーサージ電圧を発生させる。同様に、トランジスタＱ２０がターンオンし、トランジスタＱ２１がターンオフする場合（図８（ｃ）の期間Ｔ３とＴ１の切換え時）、過渡電流Ｉ２１がトランジスタＱ２１を流れ続け、それがゼロに収束する際に生じる逆回復電流変化率ｄＩｒ／ｄｔが大きなリカバリーサージ電圧を発生させる。
上記の実施例においても、トランジスタＱ２０とＱ２１、Ｑ２２とＱ２３、Ｑ２４とＱ２５を、ドレイン・ソース電圧の変化に抗して出力容量が変化しづらいトランジスタによって構成すると、そのトランジスタの両端に発生するリカバリーサージ電圧を低減することができる。例えば、トランジスタＱ２０とＱ２１、Ｑ２２とＱ２３、Ｑ２４とＱ２５を、ＤＧＭＯＳＦＥＴで構成すると、リカバリーサージ電圧を低減することができる。
上記の回路では、トランジスタＱ２０とＱ２１、Ｑ２２とＱ２３、Ｑ２４とＱ２５の全部をドレイン・ソース電圧の変化に抗して出力容量が変化しづらいトランジスタ（出力容量の逆数の比例するドレイン・ソース電圧の乗数が0．3以下のもの）とするのが有利であるが、第２トランジスタＱ２１，Ｑ２３，Ｑ２５のターンオフ時に発生するリカバリーサージ電圧が深刻であれば第２トランジスタＱ２１，Ｑ２３，Ｑ２５にのみドレイン・ソース電圧の変化に抗して出力容量が変化しづらいトランジスタを利用すればよく、第１トランジスタＱ２０，Ｑ２２，Ｑ２４のターンオフ時に発生するリカバリーサージ電圧が深刻であれば第１トランジスタＱ２０，Ｑ２２，Ｑ２４にのみドレイン・ソース電圧の変化に抗して出力容量が変化しづらいトランジスタを利用すればよい。
【００３７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
ドレイン・ソース電圧の変化に抗して出力容量がほぼ一定に維持される半導体スイッチング素子はＤＧＭＯＳＦＥＴに限定されない。半導体スイッチング素子の出力容量は、ゲート電極の形状、ゲート絶縁膜の形状や厚み、またドリフト層の不純物濃度の分布等によって変化する。本実施例では、出力容量がほぼ一定に維持される半導体スイッチング素子の一例としてＤＧＭＯＳＦＥＴを採用したが、その他の構成であっても、ドレイン・ソース電圧に対して出力容量がほぼ一定に維持される半導体スイッチング素子を用いれば、リカバリーサージ電圧を抑制し得る。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３８】
【図１】第１実施例のＤＣ−ＤＣコンバータの回路図を示す。
【図２】（ａ）は第１実施例のトランジスタＱ１１の要部断面図を示し、（ｂ）は第１実施例のトランジスタＱ１２の要部断面図を示す。
【図３】トランジスタＱ１１とトランジスタＱ１２のドレイン・ソース電圧に対する出力容量の関係を示す。
【図４】出力容量の逆数の比例するドレイン・ソース電圧の累乗における指数とサージ電圧の関係を示す。
【図５】負荷電圧と負荷電流の経時的な変化を示す。
【図６】（ａ）はアクティブゲートドライブ方式を設けないときのトランジスタの電圧を示す。（ｂ）は第１実施例のトランジスタＱ１１の電圧を示す。
【図７】第１実施例のＤＣ−ＤＣコンバータの累積損失を示す。
【図８】（ａ）は３相モータ駆動回路を示し、（ｂ）はその要部回路図を示し、（Ｃ）は時系列的に切換えられるオン・オフ関係を示す。
【図９】降圧チョッパ型ＤＣ−ＤＣコンバータの回路図を示す。
【図１０】（ａ）はトランジスタＱ１のゲート電圧を示し、（ｂ）はトランジスタＱ２のゲート電圧を示し、（ｃ）トランジスタＱ２の電流値を示し、（ｄ）はトランジスタＱ２の両端の電圧を示す。
【符号の説明】
【００３９】
２１０：ドレイン電極
２２０：ドレイン層
２３０：ドリフト層
２４０：ボディ層
２５０：ソース領域
２６０：ボディコンタクト領域
２７０：絶縁層間膜
２８０：ソース電極
２９０：ゲート電極
２９１：ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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