(57)【要約】【課題】  ヒューズ素子の切断工程の時間短縮等を実現できるアナログ値調整回路、これを含む表示駆動回路、及びこれを用いたアナログ値調整方法を提供すること。【解決手段】アナログ値調整回路９０は、ヒューズ素子ＦＥ１〜ＦＥ３が切断状態であるか或いは非切断状態であるかに応じてその値が変化するヒューズデータＦＳ１〜ＦＳ３を出力するヒューズ回路１０と、ヒューズデータＦＳ１〜ＦＳ３に応じて所与の調整範囲で調整されるアナログ値ＡＮＱを出力するアナログ値出力回路３０を含む。アナログ値出力回路３０は、ヒューズデータＦＳ１〜ＦＳ３が、ヒューズ素子ＦＥ１〜ＦＥ３の全てが非切断状態であることを示すデータである場合に、ティピカル値のアナログ値を出力する。調整範囲の最大値、最小値に近いほどその調整幅が広くなり、ティピカル値に近いほどその調整幅が狭くなるように調整されるアナログ値を出力する。【選択図】        図１
2005107627.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズ素子を用いてアナログ値を調整するためのアナログ値調整回路であって、
第１〜第Ｎ（Ｎは２以上の整数）のヒューズ素子が切断状態であるか或いは非切断状態であるかに応じてその値が変化するヒューズデータを出力するヒューズ回路と、
前記ヒューズ回路からヒューズデータを受け、ヒューズデータに応じて所与の調整範囲で調整されるアナログ値を出力するアナログ値出力回路と、
を含み、
前記アナログ値出力回路が、
前記ヒューズ回路からのヒューズデータが、前記第１〜第Ｎのヒューズ素子の全てが非切断状態であることを示すデータである場合に、前記調整範囲の最大値と最小値の間の値であるティピカル値のアナログ値を出力することを特徴とするアナログ値調整回路。
【請求項２】
請求項１において、
前記アナログ値出力回路が、
前記調整範囲の最大値、最小値に近いほどその調整幅が広くなり、ティピカル値に近いほどその調整幅が狭くなるように調整されるアナログ値を出力することを特徴とするアナログ値調整回路。
【請求項３】
請求項１又は２において、
前記アナログ値出力回路が、
第１、第２のノード間で直列接続される複数の抵抗素子を含むラダー抵抗回路と、
前記ヒューズ回路からのヒューズデータに基づいて、前記ラダー抵抗回路の第１〜第Ｋ（Ｋは２以上の整数）のタップのいずれかのタップを選択してアナログ値を調整する選択回路とを含み、
前記選択回路が、
前記ヒューズ回路からのヒューズデータが、前記第１〜第Ｎのヒューズ素子の全てが非切断状態であることを示すデータである場合に、ティピカル値に対応する第Ｌのタップ（Ｌは１＜Ｌ＜Ｋとなる整数）を選択することを特徴とするアナログ値調整回路。
【請求項４】
請求項３において、
前記ラダー抵抗回路では、
前記第１、第Ｋのタップに近いタップほどタップ間の抵抗素子の抵抗値が高くなり、ティピカル値に対応する前記第Ｌのタップに近いタップほどタップ間の抵抗素子の抵抗値が低くなるように、第１〜第Ｋのタップが設定されていることを特徴とするアナログ値調整回路。
【請求項５】
請求項３又は４において、
前記選択回路が、
前記ヒューズ回路からのヒューズデータが前記第１〜第Ｎのヒューズ素子の１個だけが切断状態であることを示すデータである場合に、ティピカル値に対応する前記第Ｌのタップの隣のタップを選択することを特徴とするアナログ値調整回路。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記選択回路が、
マスク変更により配線接続パターンの変更が可能な配線であって、選択回路の選択入力ノードと前記ラダー抵抗回路の第１〜第Ｋのタップとを接続する配線を含むことを特徴とするアナログ値調整回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記ヒューズ回路が、
前記第１〜第Ｎのヒューズ素子の設定状態を記憶するラッチ回路と、
前記第１〜第Ｎのヒューズ素子の設定状態を前記ラッチ回路に取り込むためのラッチクロックを、周期的信号に基づいて生成するラッチクロック生成回路とを含み、
前記ラッチ回路は、
前記ラッチクロックに基づき、周期的に前記第１〜第Ｎのヒューズ素子の設定状態を取り込み、
前記ヒューズ回路が、
前記ラッチ回路に取り込まれた前記第１〜第Ｎのヒューズ素子の設定状態に基づいて、ヒューズデータを出力することを特徴とするアナログ値調整回路。
【請求項８】
請求項７において、
前記ヒューズ回路が、
前記第１〜第Ｎのヒューズ素子のテスト用信号を保持するテスト用信号保持回路と、
前記テスト用信号保持回路に保持された前記テスト用信号、及び前記ラッチ回路に取り込まれた前記第１〜第Ｎのヒューズ素子の設定状態のうち、いずれか一方を選択信号に基づいて選択出力するセレクタと、
テストモード設定信号と前記ラッチクロックとに基づいて、前記選択信号を生成する選択信号生成回路とを含み、
前記選択信号生成回路が、
前記ラッチクロックが入力されたとき、前記ラッチ回路に取り込まれた前記第１〜第Ｎのヒューズ素子の設定状態が前記セレクタにおいて選択出力されるように前記選択信号を生成することを特徴とするアナログ値調整回路。
【請求項９】
請求項１乃至８のいずれかのアナログ値調整回路と、
前記アナログ値調整回路により調整された電圧値又は電流値、及び前記周期的信号に基づいて表示パネルを駆動する駆動回路と、
を含むことを特徴とする表示駆動回路。
【請求項１０】
請求項１乃至８のいずれかのアナログ値調整回路を用いるアナログ値調整方法であって、
ターゲット値に最も近いアナログ値を出力する時の前記第１〜第Ｎのヒューズ素子の設定状態を、テスト回路を用いたテストモードで特定する工程と、
前記第１〜第Ｎのヒューズ素子が、特定された設定状態になるように、前記第１〜第Ｎの各ヒューズ素子を切断する工程と、
切断工程後の前記第１〜第Ｎのヒューズ素子を用いた通常動作モードで、前記アナログ値調整回路の出力をモニタする工程と、
を含むことを特徴とするアナログ値調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ値調整回路、表示駆動回路及びアナログ値調整方法に関する。
【背景技術】
【０００２】
半導体集積回路において製造ばらつきによるプロセスパラメータの変動を吸収するため、ヒューズ回路が用いられることがある。ヒューズ回路によれば、切断（溶断）可能なヒューズ素子により設定される状態に応じて、回路内の所望の電圧値、電流値や、発振周波数などのアナログ値を調整できる。例えば液晶パネルなどの表示パネルを駆動する表示駆動回路の場合、高精細な画像表現を行うために高精度な液晶駆動電圧が必要となる。ところが、液晶パネルの液晶材や、表示駆動回路の製造ばらつき等により、最適な液晶駆動電圧を生成することは困難である。そこで、ヒューズ回路を用いてヒューズ素子の設定状態（切断状態或いは非切断状態）に対応した状態を生成し、該状態に応じた液晶駆動電圧の微調整を行うことで、最適な画像表現を実現できる。
【０００３】
しかしながら、半導体集積回路の検査工程においてヒューズ素子を切断（トリミング）する工程は、ウェハ内にある全ての半導体集積回路（半導体チップ）に対して行う必要がある。このため、ヒューズ素子の切断工程に長時間を要してしまい、チップコストの増加等を招くという課題がある。
【特許文献１】特開平４−９２２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、ヒューズ素子の切断工程の時間短縮等を実現できるアナログ値調整回路、これを含む表示駆動回路、及びこれを用いたアナログ値調整方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、ヒューズ素子を用いてアナログ値を調整するためのアナログ値調整回路であって、第１〜第Ｎ（Ｎは２以上の整数）のヒューズ素子が切断状態であるか或いは非切断状態であるかに応じてその値が変化するヒューズデータを出力するヒューズ回路と、前記ヒューズ回路からヒューズデータを受け、ヒューズデータに応じて所与の調整範囲で調整されるアナログ値を出力するアナログ値出力回路とを含み、前記アナログ値出力回路が、前記ヒューズ回路からのヒューズデータが、前記第１〜第Ｎのヒューズ素子の全てが非切断状態であることを示すデータである場合に、前記調整範囲の最大値と最小値の間の値であるティピカル値のアナログ値を出力するアナログ値調整回路に関係する。
【０００６】
本発明では、第１〜第Ｎのヒューズ素子の設定状態（切断状態、非切断状態）に応じてヒューズデータの値が変化し、そのヒューズデータに応じて調整されるアナログ値が出力される。そして本発明では、第１〜第Ｎのヒューズ素子の全てが非切断状態の場合には、ティピカル値のアナログ値が出力されるようになる。そしてその他の場合には、調整範囲内の他の値（最大値、最小値、ティピカル値の隣の値等）が出力される。従って本発明によれば、量産時等に、多くのアナログ値調整回路（半導体集積回路）において、第１〜第Ｎのヒューズ素子を切断しなくて済むようになり、ヒューズ素子の切断工程の時間短縮等を図れる。
【０００７】
また本発明では、前記アナログ値出力回路が、前記調整範囲の最大値、最小値に近いほどその調整幅が広くなり、ティピカル値に近いほどその調整幅が狭くなるように調整されるアナログ値を出力するようにしてもよい。このようにすれば、ティピカル値付近では、狭い調整幅で高精度な調整ができるようになり、出力されるアナログ値の精度を高めることができる。
【０００８】
また本発明では、前記アナログ値出力回路が、第１、第２のノード間で直列接続される複数の抵抗素子を含むラダー抵抗回路と、前記ヒューズ回路からのヒューズデータに基づいて、前記ラダー抵抗回路の第１〜第Ｋ（Ｋは２以上の整数）のタップのいずれかのタップを選択してアナログ値を調整する選択回路とを含み、前記選択回路が、前記ヒューズ回路からのヒューズデータが、前記第１〜第Ｎのヒューズ素子の全てが非切断状態であることを示すデータである場合に、ティピカル値に対応する第Ｌのタップ（Ｌは１＜Ｌ＜Ｋとなる整数）を選択するようにしてもよい。このようにすれば、第１〜第Ｎのヒューズ素子の全てが非切断状態であることを示すデータである時に、ラダー抵抗回路の第１〜第Ｋのタップのうちティピカル値に対応する第Ｌのタップが選択されて、ティピカル値のアナログ値が出力されるようになる。
【０００９】
また本発明では、前記ラダー抵抗回路では、前記第１、第Ｋのタップに近いタップほどタップ間の抵抗素子の抵抗値が高くなり、ティピカル値に対応する前記第Ｌのタップに近いタップほどタップ間の抵抗素子の抵抗値が低くなるように、第１〜第Ｋのタップが設定されていてもよい。このようにすれば、ティピカル値付近では、狭い調整幅で高精度な調整ができるようになり、出力されるアナログ値の精度を高めることができる。
【００１０】
また本発明では、前記選択回路が、前記ヒューズ回路からのヒューズデータが前記第１〜第Ｎのヒューズ素子の１個だけが切断状態であることを示すデータである場合に、ティピカル値に対応する前記第Ｌのタップの隣のタップを選択するようにしてもよい。このようにすれば、ヒューズ素子の切断個数が１個以下になる確率が高くなり、ヒューズ素子の切断工程の時間の短縮等を図れる。
【００１１】
また本発明では、前記選択回路が、マスク変更により配線接続パターンの変更が可能な配線であって、選択回路の選択入力ノードと前記ラダー抵抗回路の第１〜第Ｋのタップとを接続する配線を含むようにしてもよい。このようすれば、第１〜第Ｎのヒューズ素子の全てが非切断状態であることを示すデータである時に選択される第Ｌのタップ等を、マスク変更により任意のタップに変更することが可能になる。
【００１２】
また本発明では、前記ヒューズ回路が、前記第１〜第Ｎのヒューズ素子の設定状態を記憶するラッチ回路と、前記第１〜第Ｎのヒューズ素子の設定状態を前記ラッチ回路に取り込むためのラッチクロックを、周期的信号に基づいて生成するラッチクロック生成回路とを含み、前記ラッチ回路は、前記ラッチクロックに基づき、周期的に前記第１〜第Ｎのヒューズ素子の設定状態を取り込み、前記ヒューズ回路が、前記ラッチ回路に取り込まれた前記第１〜第Ｎのヒューズ素子の設定状態に基づいて、ヒューズデータを出力するようにしてもよい。
【００１３】
本発明では、周期的信号に基づいて生成したラッチクロックを用いて、ヒューズ素子の設定状態をラッチ回路に周期的に取り込むことが可能になる。従って、静電気等の外来ノイズ等に起因してラッチ回路の保持内容が変化した場合であっても、周期的にラッチ回路の保持内容が更新されるようになる。この結果、ラッチ回路の保持内容に基づいてアナログ値が誤って調整されて不具合動作を起こさせることがなくなり、本来調整すべき値に調整されたアナログ値に基づく正常動作に復帰させることが可能になる。
【００１４】
また本発明では、前記ヒューズ回路が、前記第１〜第Ｎのヒューズ素子のテスト用信号を保持するテスト用信号保持回路と、前記テスト用信号保持回路に保持された前記テスト用信号、及び前記ラッチ回路に取り込まれた前記第１〜第Ｎのヒューズ素子の設定状態のうち、いずれか一方を選択信号に基づいて選択出力するセレクタと、テストモード設定信号と前記ラッチクロックとに基づいて、前記選択信号を生成する選択信号生成回路とを含み、前記選択信号生成回路が、前記ラッチクロックが入力されたとき、前記ラッチ回路に取り込まれた前記第１〜第Ｎのヒューズ素子の設定状態が前記セレクタにおいて選択出力されるように前記選択信号を生成するようにしてもよい。このようにすれば、テストモード設定信号が静電気等の外来のノイズ等に起因して変化することで、誤ってテストモードに移行した場合であっても、ラッチ回路に取り込まれたヒューズ素子の設定状態をセレクタにより選択出力させることが可能となる。従って、上述した原因でテストモードに移行した場合であっても、正常動作に復帰させることが可能になる。
【００１５】
また本発明は、上記のいずれかのアナログ値調整回路と、前記アナログ値調整回路により調整された電圧値又は電流値、及び前記周期的信号に基づいて表示パネルを駆動する駆動回路とを含む表示駆動回路に関係する。
【００１６】
また本発明は、上記のいずれかのアナログ値調整回路を用いるアナログ値調整方法であって、ターゲット値に最も近いアナログ値を出力する時の前記第１〜第Ｎのヒューズ素子の設定状態を、テスト回路を用いたテストモードで特定する工程と、前記第１〜第Ｎのヒューズ素子が、特定された設定状態になるように、前記第１〜第Ｎの各ヒューズ素子を切断する工程と、切断工程後の前記第１〜第Ｎのヒューズ素子を用いた通常動作モードで、前記アナログ値調整回路の出力をモニタする工程とを含むアナログ値調整方法に関係する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１８】
１．アナログ値調整回路
図１に本実施形態のアナログ値調整回路９０の構成例を示す。このアナログ値調整回路９０は、ヒューズ素子ＦＥ１、ＦＥ２、ＦＥ３（広義には第１〜第Ｎのヒューズ素子）を用いて、電圧値、電流値、抵抗値、容量値、或いは発振周波数などのアナログ値を調整するための回路であり、ヒューズ回路１０とアナログ値出力回路３０を含む。なお以下では、３ビットのヒューズ素子を用いる場合を例にとり説明するが、本実施形態はこれに限定されず、２ビットや４ビット以上のヒューズ素子を用いる場合にも適用できる。
【００１９】
ヒューズ素子ＦＥ１〜ＦＥ３は、その設定状態（各ヒューズ素子が切断状態であるか或いは非切断状態であるかという状態）に応じてアナログ値を調整するための素子である。各ヒューズ素子ＦＥ１〜ＦＥ３は、例えばその両端に所与の高電圧を印加することで切断（溶断、トリミング）できる。
【００２０】
ヒューズ回路１０は、ヒューズ素子ＦＥ１〜ＦＥ３の設定状態（切断状態或いは非切断状態）に応じてその値が変化するヒューズデータの各ビットＦＳ１〜ＦＳ３（以下、単にヒューズデータＦＳ１〜ＦＳ３と呼ぶ）を出力する回路である。具体的にはヒューズ素子ＦＥ１〜ＦＥ３の各々が非切断状態である場合には、ヒューズデータＦＳ１〜ＦＳ３の各々（各ビット）は第１の論理レベル「０」になる。一方、ＦＥ１〜ＦＥ３の各々が切断状態である場合には、ＦＳ１〜ＦＳ３の各々は第２の論理レベル「１」になる。
【００２１】
なお図１ではヒューズ素子ＦＥ１〜ＦＥ３のビット数とヒューズデータＦＳ１〜ＦＳ３のビット数は共に３ビットであり、同一ビット数になっているが、本実施形態はこれに限定されない。
【００２２】
またヒューズ回路１０には、ヒューズ素子ＦＥ１〜ＦＥ３の設定状態（例えば切断状態の時には「１」、非切断状態の時は「０」）を保持する回路を含めることができる。更に、テスト用信号を保持する回路やテストモードと通常動作モードを切り替えるためのセレクタなどにより構成されるテスト回路を含めることもできる。
【００２３】
アナログ値出力回路３０は、ヒューズ回路１０からヒューズデータＦＳ１〜ＦＳ３を受け、ＦＳ１〜ＦＳ３に基づいて所与の調整範囲（最小値、ティピカル値、最大値を含む調整範囲）で調整されるアナログ値ＡＮＱを出力する回路である。具体的にはヒューズデータＦＳ１〜ＦＳ３が（０００）から（１１１）に変化すると、それに応じてアナログ値ＡＮＱもその調整範囲内で変化させることができる。このような構成にすることで、ヒューズ素子ＦＥ１〜ＦＥ３の設定状態（切断・非切断状態）に応じたアナログ値ＡＮＱを出力することができる。
【００２４】
そして本実施形態ではアナログ値出力回路３０が、ヒューズ回路１０からのヒューズデータＦＳ１〜ＦＳ３がヒューズ素子ＦＥ１〜ＦＥ３の全てが非切断状態であることを示すデータである場合には、ティピカル（typical）値のアナログ値（ティピカル条件時のアナログ値）を出力する。より具体的には、ＦＥ１〜ＦＥ３が全て非切断状態であり、ヒューズデータＦＳ１〜ＦＳ３が（０００）である場合に、最大値と最小値の間のティピカル値のアナログ値を出力する。そしてＦＥ１〜ＦＥ３の少なくとも１個が切断状態である場合には、ティピカル値以外のアナログ値（例えば調整範囲の最大値、最小値や、ティピカル値の隣の値等）を出力する。
【００２５】
即ちアナログ値調整回路９０から出力されるアナログ値は、製造プロセス条件に応じて、図２（Ａ）に示すように正規分布で変動する。本実施形態におけるティピカル値のアナログ値とは、このような製造プロセス条件や、温度などの周囲環境条件、或いは電圧などの動作環境条件がティピカル条件である場合にアナログ値調整回路９０から出力されるべきアナログ値である。具体的には図２（Ａ）のＡ１に示すように、アナログ値の正規分布においてその出現度数が最も多いアナログ値である。このようなアナログ値は、例えば、アナログ値調整回路９０の試作段階等において、製造プロセス条件等を変化させた時のアナログ値をモニタすることで特定できる。
【００２６】
そして本実施形態では図２（Ｂ）のＡ２に示すように、ヒューズ素子ＦＥ１〜ＦＥ３が全て非切断状態である場合（例えばＦＳ１〜ＦＳ３が（０００）である場合）には、アナログ値出力回路３０は、正規分布においてその出現度数（出現確率）が最も多いティピカル値のアナログ値（ＴＹＰ）を出力する。なおアナログ値出力回路３０がティピカル値のアナログ値を出力する時に、例外的に切断状態のヒューズ素子があってもよい。
【００２７】
一方、ヒューズ素子ＦＥ１〜ＦＥ３のうち少なくとも１個が切断状態である場合（例えばＦＳ１〜ＦＳ３が（０００）以外である場合）には、アナログ値出力回路３０はティピカル値以外のアナログ値を出力する。具体的には図２（Ｂ）のＡ３、Ａ４に示すように、切断状態になっているヒューズ素子が１個である場合（例えばＦＳ１〜ＦＳ３が（００１）や（０１０）である場合）には、アナログ値出力回路３０はティピカル値の隣の値となるアナログ値を出力する。またＡ５、Ａ６に示すように、ヒューズ素子ＦＥ１〜ＦＥ３のうち切断状態になっているヒューズ素子の個数が例えば２個以上というように多い場合（ＦＳ１〜ＦＳ３が例えば（１０１）や（１１１）である場合）には、調整範囲の最大値（ＭＡＸ）や最小値（ＭＩＮ）のアナログ値を出力する。
【００２８】
このようにすれば、アナログ値調整回路９０（半導体集積回路、半導体チップ）の量産時において、図２（Ｂ）のＡ２に示すようにティピカル値のアナログ値（ＴＹＰ）が出力される確率が高くなる。従ってヒューズ素子ＦＥ１〜ＦＥ３の切断個数が０個になる確率が高くなるため、ヒューズ素子の切断工程の時間を短縮化でき、回路の低コスト化を図れる。また切断状態となっているヒューズ素子が１個である場合には、図２（Ｂ）のＡ３、Ａ４に示すようにティピカル値の隣（１調整幅分だけ隣）の値となるアナログ値が出力される。従って、ヒューズ素子ＦＥ１〜ＦＥ３の切断個数が１個以下になる確率が高くなるため、ヒューズ素子の切断工程の時間を短縮化でき、回路の低コスト化を図れる。
【００２９】
更に本実施形態では図２（Ｂ）のＤ１〜Ｄ７に示すようにアナログ値出力回路３０が、ティピカル値（ＴＹＰ）に近いほどその調整幅が狭くなり、調整範囲の最大値（ＭＡＸ）や最小値（ＭＩＮ）に近いほどその調整幅が広くなるように調整されるアナログ値を出力する。即ち図２（Ｂ）において、最小値や最大値に近いＤ５、Ｄ７での調整幅に比べて、ティピカル値に近いＤ１、Ｄ２での調整幅の方が狭い。従ってティピカル値付近では、狭い調整幅で高精度な調整ができるようになり、出力されるアナログ値の精度を高めることができる。また最大値や最小値付近では広い調整幅の調整で済ませることでで、結果として、ヒューズ素子やヒューズデータのビット数を減らすことができ、回路の構成の簡素化や小規模化を図れる。
【００３０】
２．ラダー抵抗回路、選択回路
図１に示すように本実施形態ではアナログ値調整回路３０がラダー抵抗回路４０や選択回路５０を含むことができる。
【００３１】
ラダー抵抗回路４０は、第１、第２のノード間で直列接続（並列接続される部分があってもよい）される複数の抵抗素子を含む回路である。別の言い方をすれば、ラダー抵抗回路４０（電圧分割回路）は、第１のノードの電圧と第２のノードの電圧を分割して、第１〜第Ｋのタップ（分割端子）に分割電圧を出力する回路であるということもできる。
【００３２】
選択回路５０は、ヒューズ回路１０からのヒューズデータＦＳ１〜ＦＳ３に基づいて、ラダー抵抗回路５０の第１〜第Ｋのタップ（Ｋは２以上の整数）のいずれかのタップを選択して、アナログ値を調整する回路である。例えばこの選択により得られた電圧に基づいてアナログ値が出力される。
【００３３】
そして本実施形態では、ヒューズデータＦＳ１〜ＦＳ３がヒューズ素子ＦＥ１〜ＦＥ３の全てが非切断状態であることを示すデータである場合（ＦＳ１〜ＦＳ３が（０００）である場合）に、選択回路５０がティピカル値に対応する中間の第Ｌのタップ（Ｌは１＜Ｌ＜Ｋとなる整数）を選択する。このようにすることで、ヒューズ素子ＦＥ１〜ＦＥ３の全てが非切断状態である場合にティピカル値のアナログ値がアナログ値出力回路３０から出力されるようになる。
【００３４】
図３にラダー抵抗回路４０と選択回路５０の具体的な構成例を示す。図３に示すようにラダー抵抗回路４０は、第１、第２のノードＮ１、Ｎ２間で直列接続された複数の抵抗素子とタップＴＰ１〜ＴＰ８（広義には第１〜第Ｋのタップ）を有する。なお抵抗素子は、ポリシリコン抵抗や拡散抵抗で構成してもよいし、トランジスタのオン抵抗で構成してもよい。またラダー抵抗回路４０に、図３で示した以外の回路素子（スイッチング素子等）を含めるようにしてもよい。
【００３５】
選択回路５０は複数のスイッチング素子（アナログスイッチ）ＳＷ１〜ＳＷ１４を含む。これらのスイッチング素子ＳＷ１〜ＳＷ１４はヒューズデータＦＳ１〜ＦＳ３によりオン・オフ制御される。具体的にはヒューズデータＦＳ１〜ＦＳ３の信号をインバータ回路ＩＮＶ１〜ＩＮＶ６によりバッファリングした信号や反転した信号に基づいて、スイッチング素子ＳＷ１〜ＳＷ１４はオン・オフ制御される。
【００３６】
そして選択回路５０は、ヒューズデータＦＳ１〜ＦＳ３に基づきスイッチング素子ＳＷ１〜ＳＷ１４をオン・オフ制御することで、選択入力ノードＮＩ１〜ＮＩ８のいずれかを選択して、出力ノードＮＱに接続する。具体的にはヒューズデータＦＳ１〜ＦＳ３が（０００）である場合（ヒューズデータの全てのビットが第１の論理レベルである場合）には、スイッチング素子ＳＷ１４、ＳＷ６、ＳＷ２がオンになり、選択入力ノードＮＩ８が選択されて出力ノードＮＱに接続される。ＦＳ１〜ＦＳ３が（００１）の場合はＳＷ１３、ＳＷ６、ＳＷ２がオンになりＮＩ７がＮＱに接続される。ＦＳ１〜ＦＳ３が（０１０）の場合はＳＷ１２、ＳＷ５、ＳＷ２がオンになりＮＩ６がＮＱに接続される。ＦＳ１〜ＦＳ３が（０１１）の場合にはＳＷ１１、ＳＷ５、ＳＷ２がオンになりＮＩ５がＮＱに接続される。ＦＳ１〜ＦＳ３が（１００）の場合にはＳＷ１０、ＳＷ４、ＳＷ１がオンになりＮＩ４がＮＱに接続される。ＦＳ１〜ＦＳ３が（１０１）の場合にはＳＷ９、ＳＷ４、ＳＷ１がオンになりＮＩ３がＮＱに接続される。ＦＳ１〜ＦＳ３が（１１０）の場合にはＳＷ８、ＳＷ３、ＳＷ１がオンになりＮＩ２がＮＱに接続される。ＦＳ１〜ＦＳ３が（１１１）の場合（ヒューズデータの全てのビットが第２の論理レベルである場合）にはＳＷ７、ＳＷ３、ＳＷ１がオンになりＮＩ１がＮＱに接続される。
【００３７】
なおスイッチング素子ＳＷ１〜ＳＷ１４は例えば、Ｎ型（広義には第１導電型）のトランジスタとＰ型（広義には第２導電型）のトランジスタのソース電極及びドレイン電極を共通接続したトランスファーゲートにより実現できる。或いは、Ｎ型のトランジスタだけやＰ型のトランジスタだけでスイッチング素子ＳＷ１〜ＳＷ１４を構成してもよい。
【００３８】
選択回路５０の出力ノードＮＱは、その第１の差動入力（プラス側）に基準電圧ＶＲＥＦが接続されるオペアンプＯＰ（演算増幅器）の第２の差動入力（マイナス側）に接続される。そしてオペアンプＯＰは、その出力がノードＮ１に接続されて、ノードＮ１に調整電圧ＶＲＥＧ（広義にはアナログ値）を出力する。即ち図４に示すように、ＶＲＥＧ＝｛（ＲＡ＋ＲＢ）／ＲＢ｝×ＶＲＥＦの関係式を満たす調整電圧ＶＲＥＧを出力する。なお図４において、ＲＡは、ノードＮ１と選択回路５０により選択されたタップＴＰとの間にある抵抗素子の抵抗値であり、ＲＢは、タップＴＰとノードＮ２の間にある抵抗素子の抵抗値である。即ち図３の選択回路５０がタップＴＰ５を選択すると、ノードＮ１、タップＴＰ５間の抵抗値がＲＡとなり、タップＴＰ５、ノードＮ２間の抵抗値がＲＢになる。
【００３９】
選択回路５０は配線５２を含む。この配線５２は、選択回路５０の選択入力ノードＮＩ１〜ＮＩ８のいずれかと、ラダー抵抗回路４０のタップＴＰ１〜ＴＰ８のいずれかを接続するものである。具体的には図３では、配線５２により、選択入力ノードＮＩ１、ＮＩ２、ＮＩ３、ＮＩ４、ＮＩ５、ＮＩ６、ＮＩ７、ＮＩ８が、各々、タップＴＰ１、ＴＰ２、ＴＰ８、ＴＰ７、ＴＰ３、ＴＰ４、ＴＰ６、ＴＰ５に接続されている。
【００４０】
図３に示すように本実施形態の選択回路５０は、ヒューズデータＦＳ１〜ＦＳ３が（０００）である場合（広義には、ヒューズデータが、ヒューズ素子の全てが非切断状態であることを示すデータである場合）に、ティピカル値に対応するタップＴＰ５（広義には第Ｌのタップ）を選択する。即ちヒューズデータＦＳ１〜ＦＳ３が（０００）である場合には、スイッチング素子ＳＷ２、ＳＷ６、ＳＷ１４がオンになり、タップＴＰ５に接続される選択入力ノードＮＩ８が選択されて、出力ノードＮＱに接続される。従ってアナログ値出力回路３０はノードＮ１に、ティピカル値の調整電圧ＶＲＥＧを出力するようになる。
【００４１】
例えばティピカル条件での基準電圧がＶＲＥＦ＝１．０Ｖであり、図２（Ａ）（Ｂ）の正規分布において最も出現度数が多い調整電圧ＶＲＥＧのティピカル値が、ＶＲＥＧ＝２．０Ｖであったとする。この場合には、ノードＮ１、Ｎ２の真ん中のタップを、ティピカル値に対応するタップＴＰ５に設定する。即ち図４においてＲＡ＝ＲＢとなるタップをティピカル値のタップに設定する。どのタップをティピカル値のタップに設定するかは、例えば製品（アナログ値調整回路を含む半導体集積回路）の試作時において決定される。
【００４２】
そして量産時では、ティピカル値の調整電圧ＶＲＥＧ＝２．０Ｖを出力する製品の出現度数が多くなる。従って、このようにＶＲＥＧ＝２．０Ｖを出力する多くの製品では、ＦＳ１〜ＦＳ３が（０００）の時のタップＴＰ５を選択回路５０が選択すればよいため、ヒューズ素子ＦＥ１〜ＦＥ３を切断しなくても済むようになる。この結果、ヒューズ素子の切断工程の時間を短縮化できる。
【００４３】
また図３では、タップＴＰ１、ＴＰ８（第１、第Ｋのタップ）に近いタップほどタップ間の抵抗素子の抵抗値が高くなり、ティピカル値に対応するタップＴＰ５（第Ｌのタップ）に近いタップほどタップ間の抵抗素子の抵抗値が低くなるように、タップＴＰ１〜ＴＰ８の位置が設定されている。例えば図３においてタップＴＰ１、ＴＰ２間やＴＰ７、ＴＰ８間の抵抗値は高い。一方、タップＴＰ４、ＴＰ５間やＴＰ５、ＴＰ６間の抵抗値は低い。このようにすれば、図２（Ｂ）で説明したように、調整範囲の最大値、最小値に近いほどその調整幅が広くなり、ティピカル値に近いほどその調整幅が狭くなるように調整される調整電圧ＶＲＥＧ（アナログ値）を出力できる。従って、ヒューズ素子やヒューズデータのビット数が少なくても、高精度な電圧調整を実現できる。
【００４４】
また本実施形態では、ヒューズデータＦＳ１〜ＦＳ３が（０１０）や（００１）である場合（広義には、ヒューズデータが、ヒューズ素子の１個だけが切断状態であることを示すデータである場合）に、選択回路５０が、ティピカル値に対応するタップＴＰ５の隣のタップＴＰ４、ＴＰ６を選択するようにしている。例えば、製造プロセス条件などが変動して、調整電圧ＶＲＥＧがティピカル値である２．０Ｖからずれた場合を想定する。この場合にはヒューズ素子ＦＥ１〜ＦＥ３の少なくとも１つを切断して、選択回路５０に、ティピカル値のタップＴＰ５以外のタップを選択させることで、ＶＲＥＧの電圧を調整することになる。このような場合にも、図２（Ａ）（Ｂ）の正規分布から明らかなように、製品の量産時等において、ティピカル値のタップＴＰ５に近いタップＴＰ４やＴＰ６が選択される確率は高い。従って、ヒューズデータＦＳ１〜ＦＳ３が（０１０）や（００１）の場合に選択回路５０により選択されるタップを、これらのＴＰ４やＴＰ６に設定しておけば、ヒューズ素子の切断個数を１回以下で済ませることが可能になり、ヒューズ素子の切断工程の時間短縮を実現できる。
【００４５】
なお図３の配線５２は、マスク変更（例えば配線層マスクやコンタクト層マスク）によりその配線接続パターンの変更が可能な配線にすることが望ましい。即ち図３では、ティピカル値に対応するタップが、ノードＮ１、Ｎ２の丁度真ん中のタップＴＰ５になっている。しかしながら、例えばプロセスパラメータの変更などに起因してティピカル条件での基準電圧ＶＲＥＦが１．０Ｖからずれる場合がある。このような場合にも、マスク変更により、配線５２の配線接続パターンを変更することで、これに対応することができる。
【００４６】
即ち基準電圧ＶＲＥＦが高くなった場合には、ＴＰ５の上側の例えばタップＴＰ４を、ティピカル値に対応するタップに設定する。即ちタップＴＰ４と、ＦＳ１〜ＦＳ３が（０００）の場合の選択入力ノードＮＩ８とが接続されるように、配線５２についてのマスク変更を行う。一方、基準電圧ＶＲＥＦが低くなった場合には、ＴＰ５の下側の例えばタップＴＰ６を、ティピカル値に対応するタップに設定する。即ちタップＴＰ６と選択入力ノードＮＩ８とが接続されるように、配線５２についてのマスク変更を行う。このようにすれば、配線５２についてのマスク変更を行うだけで、プロセスパラメータの変更等に起因する基準電圧の変動にも、容易に対応できるようになる。
【００４７】
なお本実施形態のアナログ値調整回路９０で調整されるアナログ値は、調整電圧ＶＲＥＧのような電圧値に限定されない。例えば定電流源に流れる電流値などを、アナログ値調整回路９０の調整対象にしてもよい。或いはクロックなどの発振周波数を調整対象にしてもよい。その場合の構成例を図５に示す。
【００４８】
図５では、容量ＣＰの容量値とラダー抵抗回路４０の抵抗値に基づいて、クロック信号ＣＫの発振周波数が決定される。そしてヒューズ回路１０は、ヒューズ素子ＦＥ１〜ＦＥ３の設定状態（切断・非切断状態）に応じてその値が変化するヒューズデータＦＳ１〜ＦＳ３を選択回路５０に出力する。選択回路５０は、ヒューズデータＦＳ１〜ＦＳ３に基づいて、図３で説明した構成のスイッチング素子を用いてラダー抵抗回路５０のタップのいずれかを選択する。これによりノードＮ３、Ｎ４間の抵抗値が可変に調整されて、クロック信号ＣＫの発振周波数（広義にはアナログ値）を調整できる。
【００４９】
そして図５においても選択回路５０は、ヒューズデータＦＳ１〜ＦＳ３が（０００）の場合（ＦＥ１〜ＦＥ３の全てが非切断状態の場合）に、ラダー抵抗回路４０のタップのうちティピカル値に対応するタップを選択する。このようにすることで、量産時に、多くの製品において、ヒューズ素子ＦＥ１〜ＦＥ３を切断しなくてもティピカル値の発振周波数を得ることが可能になり、ヒューズ素子の切断工程（検査工程）の時間短縮を実現できる。
【００５０】
３．ヒューズ回路
図６にヒューズ回路１０の詳細な構成例を示す。なお本実施形態のヒューズ回路１０は図６の構成に限定されるものではなく、テスト回路（テスト用信号保持回路、セレクタ）などを省く構成としてもよい。
【００５１】
ヒューズ回路１０は、ラッチ回路２０１〜２０３、テスト用信号保持回路２２１〜２２３、セレクタ２４１〜２４３を含むことができる。各ヒューズ素子の一端は、電源ＶＤＤ（第１の電源）に接続されている。また各ヒューズ素子の他端には、それぞれラッチ回路が接続されている。従ってヒューズ素子が切断（溶断）されていない状態では、当該ヒューズ素子の他端の電圧はほぼＶＤＤになる。
【００５２】
ラッチ回路２０１〜２０３は、ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベル（広義にはヒューズ素子の設定状態）を取り込み、ヒューズラッチデータＦＬ１〜ＦＬ３を出力する。例えばヒューズ素子ＦＥ１が切断されていない状態では、ラッチ回路２０１は論理レベル「１」（Ｈレベル）を保持し、ヒューズラッチデータＦＬ１として論理レベル「０」（Ｌレベル）を出力する。またヒューズ素子ＦＥ１が切断された状態では、ラッチ回路２０１は、切断によりオープン状態とされたヒューズ素子ＦＥ１の他端の電圧に対応した論理レベル「０」を保持し、ヒューズラッチデータＦＬ１として論理レベル「１」を出力する。ラッチ回路２０２、２０３も同様に、ヒューズ素子ＦＥ２、ＦＥ３の切断状態に応じた論理レベルを保持する。
【００５３】
ところでヒューズ素子ＦＥ１〜ＦＥ３は、一旦切断させると復元させることができない。そこで図６のヒューズ回路１０では、ヒューズ素子ＦＥ１〜ＦＥ３の設定状態により調整されるアナログ値が許容できるか否かを事前に確認するためのテスト用信号ＩＤ１〜ＩＤ３を用いて、ヒューズ素子ＦＥ１〜ＦＥ３を切断させた状態と等価な状態を作り出すことができるようになっている。そのため、テスト用信号保持回路２２１〜２２３において、テストモード設定信号ＦＵＳＥに基づきテスト用信号ＩＤ１〜ＩＤ３を保持し、テスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３を出力する。そして、セレクタ２４１〜２４３において、選択信号ＳＥＬに基づき、ヒューズラッチデータＦＬ１〜ＦＬ３からテスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３に切り換えて、ヒューズデータＦＳ１〜ＦＳ３として出力する。
【００５４】
そして本実施形態ではヒューズデータＦＳ１〜ＦＳ３により特定される最大８状態の各状態に対応したアナログ値の調整を行うように構成する。こうすることで、ヒューズ素子の設定状態に応じた最大８パターンの微調整が可能となり、かつ事前にその設定状態と等価なテスト状態を作り出すことができる。ヒューズ回路１０では、テストモード設定信号ＦＵＳＥを用いて生成した選択信号ＳＥＬにより切り換えることで、上述のテスト状態に設定することができる。
【００５５】
より具体的には、ヒューズ回路１０は、選択信号ＳＥＬを生成する選択信号生成回路２６を含む。選択信号生成回路２６はＲＳフリップフロップを含む。ＲＳフリップフロップは、テストモード設定信号ＦＵＳＥの反転信号をセット信号とし、またラッチクロックＬＣＬＫをリセット信号として、選択信号ＳＥＬを生成する。
【００５６】
更にヒューズ回路１０は、ラッチクロックＬＣＬＫを生成するラッチクロック生成回路２８を含む。ラッチクロック生成回路２８は、立ち上がりエッジ検出回路を含む。即ち、ラッチクロック生成回路２８は、入力信号の立ち上がりを基準に、インバータ列３段分の遅延時間に対応するパルス幅を有するラッチクロックＬＣＬＫを生成する。
【００５７】
例えば液晶パネルを駆動する表示駆動回路にヒューズ回路を適用する場合、リセット信号ＲＥＳ又は表示オン信号ＤＯＮが論理レベル「１」から「０」に変化したとき、ラッチクロックＬＣＬＫを生成することができる。ここでリセット信号ＲＥＳは、ハードウェアリセットによりアクティブ（論理レベル「１」）になるパルス信号である。また表示オン信号ＤＯＮは、表示パネルの表示をオンさせる信号である。表示オン時にはセグメント出力とコモン出力には、表示データと表示タイミングに応じたレベルが出力される。
【００５８】
図７に、ヒューズ回路１０の動作タイミングの一例を示す。図７では、テストモード設定信号ＦＵＳＥの論理レベルが「１」の状態のままであり、テストモードに移行しない場合を示している。
【００５９】
ヒューズ回路１０では、ヒューズ素子ＦＥ１〜ＦＥ３のいずれかが切断されて、ヒューズ素子の設定状態がラッチ回路２０１〜２０３に保持される。ラッチ回路２０１〜２０３は、その保持内容に対応してヒューズラッチデータＦＬ１〜ＦＬ３を出力する。
【００６０】
ハードウェアリセットによりリセット信号ＲＥＳの論理レベルが「１」となり、その後論理レベルが「０」となったとき（ｔ１）、ラッチクロック生成回路２８によりラッチクロックＬＣＬＫが生成される。ラッチ回路２０１〜２０３は、このラッチクロックＬＣＬＫにより、再度ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベルを取り込む。また選択信号生成回路２６は、選択信号ＳＥＬの論理レベルを「０」にする。従って、セレクタ２４１〜２４３は、ラッチ回路２０１〜２０３に保持されたヒューズラッチデータＦＬ１〜ＦＬ３を選択して、ヒューズデータＦＳ１〜ＦＳ３として出力する。
【００６１】
その後、表示オンコマンドが実行され、表示オン信号ＤＯＮの論理レベルが「１」となり、その後、論理レベルが「０」となったとき（ｔ２）、ラッチクロック生成回路２８によりラッチクロックＬＣＬＫが生成される。ラッチ回路２０１〜２０３は、このラッチクロックＬＣＬＫにより、再度ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベルを取り込む。
【００６２】
図８に、ヒューズ回路１０の動作タイミングの他の例を示す。図８では、テストモード設定信号ＦＵＳＥの論理レベルが「０」となるパルスの入力により、テストモードに移行する場合を示している。
【００６３】
ヒューズ回路１０では、ヒューズ素子ＦＥ１〜ＦＥ３のいずれかが切断されて、ヒューズ素子の設定状態がラッチ回路２０１〜２０３に保持される。ラッチ回路２０１〜２０３は、その保持内容に対応してヒューズラッチデータＦＬ１〜ＦＬ３を出力する。これにより、ヒューズラッチデータＦＬ１〜ＦＬ３により、アナログ値の調整が行われるようになる（通常動作モード）。
【００６４】
ハードウェアリセットによりリセット信号ＲＥＳの論理レベルが「１」となり、その後論理レベルが「０」となったとき（ｔ１０）、ラッチクロック生成回路２８によりラッチクロックＬＣＬＫが生成される。ラッチ回路２０１〜２０３は、このラッチクロックＬＣＬＫにより、再度ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベルを取り込む。また選択信号生成回路２６は、選択信号ＳＥＬの論理レベルを「０」にする。従って、セレクタ２４１〜２４３は、ラッチ回路２０１〜２０３に保持されたヒューズラッチデータＦＬ１〜ＦＬ３を選択して、ヒューズデータＦＳ１〜ＦＳ３として出力する。
【００６５】
その後、表示オンコマンドが実行されて、表示オン信号ＤＯＮの論理レベルが「１」となり、次に、論理レベルが「０」となったとき（ｔ１１）、ラッチクロック生成回路２８によりラッチクロックＬＣＬＫが生成される。ラッチ回路２０１〜２０３は、このラッチクロックＬＣＬＫにより、再度ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベルを取り込む。
【００６６】
そして、テストモードに移行させるためにテストモード設定信号ＦＵＳＥのパルスが入力されると（ｔ１２）、テストモード設定信号ＦＵＳＥの立ち上がりエッジで、テスト用信号保持回路２２１〜２２３にテスト用信号ＩＤ１〜ＩＤ３がラッチされる。テスト用信号保持回路２２１〜２２３は、テスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３を出力する。また選択信号生成回路２６において選択信号ＳＥＬの論理レベルが「１」となる。従って、セレクタ２４１〜２４３は、テスト用信号保持回路２２１〜２２３に保持されたテスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３を選択して、ヒューズデータＦＳ１〜ＦＳ３として出力する。これにより、テスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３により、アナログ値の調整が行われるようになる（テストモード）。
【００６７】
ところで本実施形態におけるヒューズ回路１０では、図６に示すようにラッチクロック生成回路２８に対し、リセット信号ＲＥＳ及び表示オン信号ＤＯＮの他に、周期的信号（図６ではフレーム信号ＦＲ）も入力されている。そして本実施形態では、周期的信号により生成されたラッチクロックＣＬＫにより、ヒューズ素子の設定状態をラッチ回路２０１〜２０３に再度取り込むことを特徴としている。ここで、フレーム信号ＦＲは、フレームごとに変化する信号である。このフレーム信号ＦＲにより液晶への印加電圧を反転させたり、或いはフレーム信号ＦＲに基づいて液晶への印加電圧を反転させる交流化信号（極性反転信号）を生成することができる。
【００６８】
以下では、図９（Ａ）、（Ｂ）及び図１０（Ａ）、（Ｂ）を用いて、ヒューズ回路１０においてラッチクロック生成回路２８に周期的信号が必要となる理由を説明する。
【００６９】
図９（Ａ）は、ヒューズラッチデータＦＬ１の内容が変化して不具合動作となる場合のタイミングチャートの一例である。図９（Ｂ）は、周期的信号によりヒューズラッチデータＦＬ１の内容が変化しても正常動作となる場合のタイミングチャートの一例である。ここでは、ヒューズラッチデータＦＬ１についてのみ示しているが、ヒューズラッチデータＦＬ２、ＦＬ３についても同様である。
【００７０】
図９（Ａ）において、ハードウェアリセットによりリセット信号ＲＥＳのパルスが発生し（ｔ２０）、その後、ユーザにより実行された表示オンコマンドによって表示オン信号ＤＯＮのパルスが発生する（ｔ２１）。そしてラッチ回路２０１〜２０３が、ラッチクロックＬＣＬＫにより、再度ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベルを取り込む。
【００７１】
例えば表示オン信号ＤＯＮのパルス発生後に、ヒューズ素子ＦＥ１のオープン状態となっている他端に静電気などの外来のノイズがのり、その結果としてラッチ回路２０１の保持内容が変化してしまう場合がある（ｔ２２）。この場合、ヒューズラッチデータＦＬ１も論理レベル「０」から「１」に変化してしまう。従って、セレクタ２４１においてヒューズラッチデータＦＬ１が選択されることで出力されるヒューズデータＦＳ１により、調整すべきアナログ値が変化して不具合動作を招くおそれがある。
【００７２】
これに対して図９（Ｂ）に示す本実施形態では、表示オン信号ＤＯＮのパルス発生後でも、フレーム信号ＦＲにより周期的にラッチクロックＬＣＬＫが生成される（ｔ２３、ｔ２４、ｔ２５）。従って、タイミングｔ２３、ｔ２４、ｔ２５で生成されたラッチクロックＣＬＫにより、ヒューズ素子の設定状態がラッチ回路に取り込まれることになる。このため、図９（Ａ）に示した不具合動作発生タイミングｔ２２以降のタイミングｔ２５で生成されるラッチクロックＬＣＬＫにより、ヒューズ素子ＦＥ１の設定状態がラッチ回路２０１に取り込まれる。これにより、ラッチ回路２０１の保持内容は論理レベル「１」に戻り、ヒューズラッチデータＦＬ１の論理レベル「０」に復帰して、それ以降、正常動作に復帰させることができる。
【００７３】
図１０（Ａ）は、テストモード設定信号ＦＵＳＥにノイズが重畳して不具合動作となる場合のタイミングチャートの一例である。図１０（Ｂ）は、周期的信号によりテストモード設定信号ＦＵＳＥにノイズが重畳しても正常動作となる場合のタイミングチャートの一例である。
【００７４】
図１０（Ａ）において、ハードウェアリセットによりリセット信号ＲＥＳのパルスが発生し（ｔ３０）、その後ユーザにより実行された表示オンコマンドによって表示オン信号ＤＯＮのパルスが発生する（ｔ３１）。そしてテスト用信号保持回路２２１〜２２３に保持されたテスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３がヒューズデータＦＳ１〜ＦＳ３として出力される。
【００７５】
例えば表示オン信号ＤＯＮのパルス発生後に、テストモード設定信号ＦＵＳＥに静電気などの外来のノイズがのり、その結果としてテストモード設定信号ＦＵＳＥが論理レベル「０」となる場合がある（ｔ３２）。この場合、選択信号生成回路２６において、選択信号ＳＥＬの論理レベルが「０」から「１」に変化してしまう。従って、テストモードに移行させる意図ではないにも拘わらず、セレクタ２４１〜２４３では、テスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３がヒューズデータＦＳ１〜ＦＳ３として出力され、調整すべきアナログ値が変化して不具合動作を招くことになる。
【００７６】
これに対して図１０（Ｂ）に示す本実施形態では、表示オン信号ＤＯＮのパルス発生後でも、フレーム信号ＦＲにより周期的にラッチクロックＬＣＬＫが生成される（ｔ３３、ｔ３４、ｔ３５）。従って、図１０（Ａ）に示した不具合動作発生タイミングｔ３２以降のタイミングｔ３４で生成されるラッチクロックＬＣＬＫにより、選択信号生成回路２６で生成される選択信号ＳＥＬの論理レベル「０」に戻る。これにより、ヒューズデータＦＳ１〜ＦＳ３としてテスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３が出力されることなく、正常動作に復帰させることができる。
【００７７】
このように図６では、周期的信号を用いてラッチクロックＬＣＬＫを生成するようにしたので、ハードウェアリセット後におけるユーザに依存した表示オンコマンドの実行タイミングにかかわらず、上述した不具合動作を回避できるようになる。
【００７８】
なお周期的信号は図６に示したフレーム信号ＦＲに限定されない。例えば周期的信号として、図１１に示すスタートパルス信号ＹＤやラッチパルス信号ＬＰ、昇圧クロックなどを採用できる。ここでスタートパルス信号ＹＤは、フレームの先頭を示すパルス信号である。ラッチパルス信号ＬＰは、一水平走査期間を規定する信号である。昇圧クロックは、液晶パネルの駆動に必要な高電圧を生成するチャージポンプ式の昇圧回路に必要とされるタイミング信号である。また周期的信号としては、周期の短い内部クロックよりも、周期の長い信号であることが望ましい。ラッチ回路でヒューズの設定状態を取り込むときに、貫通電流が流れる頻度が少ない方が低消費電力化の点で有利だからである。
【００７９】
４．表示駆動回路
図１２に、本実施形態のアナログ値調整回路を適用した表示駆動回路の構成例を示す。図１２は、アナログ値調整回路の調整対象が液晶駆動電圧Ｖ５である場合の例を示しているが、液晶駆動電圧Ｖ４などを調整対象にすることもできる。
【００８０】
ヒューズ素子ＦＥ１〜ＦＥ３については、一端がシステム電源ＶＤＤに接続され、他端がヒューズ端子（広義には外部端子）ＦＴ１〜ＦＴ３に接続されている。ヒューズ端子ＦＴ１に電圧を供給することで、ヒューズ素子ＦＥ１の両端に高電圧を印加することができ、ヒューズ素子ＦＥ１を切断することができる。同様にして、ヒューズ端子ＦＴ２、ＦＴ３に電圧を供給することで、ヒューズ素子ＦＥ２、ＦＥ３を切断することができる。
【００８１】
ヒューズ回路１０からのヒューズデータＦＳ１〜ＦＳ３は選択回路５０に入力される。そして前述したように選択回路５０はヒューズデータＦＳ１〜ＦＳ３に基づいてラダー抵抗回路４０のタップのいずれかを選択し、そのタップとノードＮＱを接続する。これにより図３、図４で説明したように、調整電圧ＶＲＥＧ（アナログ値）がオペアンプＯＰの出力ノードＮ１に出力される。
【００８２】
そして出力された調整電圧ＶＲＥＧに基づいて、電子ボリューム１１８及びＶ５設定用抵抗１２０、オペアンプ１２２により、ソフトウェアによるスイッチ制御によって、液晶駆動電圧Ｖ５（広義にはアナログ値）を微調整することができる。
【００８３】
表示駆動回路１００は、更に表示データＲＡＭ１４０、液晶駆動回路（広義には駆動回路）１６０を含むことができる。表示データＲＡＭ１４０は、例えば１フレーム分の表示データを記憶する。液晶駆動回路１６０は、表示データに対応した液晶駆動電圧（Ｖ５、Ｖ４等）を駆動電圧出力端子（広義には外部端子）Ｖ０に出力する。このように本実施形態におけるヒューズ回路１０を表示駆動回路に適用した場合、表示制御に必要な周期的信号を流用するだけで上述のようにヒューズ素子の設定状態を周期的に取り込むことができる。従って、回路規模を増大させることなく、外来のノイズに影響されずに、ヒューズ素子を用いたアナログ値の微調整が可能となる。
【００８４】
５．アナログ値調整方法
次に本実施形態のアナログ値調整回路を用いたアナログ値調整方法について図１３のフロチャートを用いて説明する。
【００８５】
まず、テスト回路（図６のテスト用信号保持回路２２１〜２２３、セレクタ２４１〜２４３等）を用いたテストモード（セレクタ２４１〜２４３がＴＥＳＴ１〜ＴＥＳＴ３を選択するモード）で、ヒューズデータを設定する（ステップＳ１）。そしてアナログ値調整回路から出力されるアナログ値をテスタなどでモニタして、テスタのメモリにモニタ値を記憶して蓄積する（ステップＳ２）。そしてヒューズ素子の全ての設定状態（切断・非切断状態）についてモニタを完了したか否かを判断し（ステップＳ３）、完了していない場合にはステップＳ１に戻り、次のヒューズデータの組み合わせを設定する。即ちテスト回路を用いて、例えば（０００）（００１）（０１０）・・・・（０１１）（１１１）というようにヒューズデータの組み合わせを順次設定して、その時のアナログ値を順次モニタする。
【００８６】
次に、テスタのメモリに記憶されたモニタ値と、ターゲット値とを比較し、ターゲット値に最も近いアナログ値を出力する時のヒューズ素子の設定状態（切断、非切断）を特定する（ステップＳ４）。なおステップＳ１〜Ｓ４のようにヒューズデータの全ての組み合わせについてモニタ値とターゲット値を比較する手法ではなく、バイナリーリサーチ手法などを利用して、ターゲット値に最も近いアナログ値を出力する時のヒューズ素子の設定状態を特定してもよい。
【００８７】
次にステップＳ４で、特定された設定状態になるようにヒューズ素子を切断する（ステップＳ５）。そして切断後のヒューズ素子を用いた通常動作モード（図６のセレクタ２４１〜２４３がＦＬ１〜ＦＬ３を選択するモード）で、アナログ値調整回路から出力されるアナログ値をテスタでモニタする（ステップＳ６）。そして出力されるアナログ値が、ターゲット値と比べて許容範囲か否かを判断し（ステップＳ７）、許容範囲であればその製品は合格（パス）と判定し（ステップＳ８）、許容範囲でなければその製品は不合格（フェイル）と判定する（ステップＳ９）。以上のようにして検査工程を終了する。
【００８８】
本実施形態のアナログ値調整回路を用いれば、多くの製品において、図１３のステップＳ５のヒューズ素子の切断が不要になる。従ってヒューズ素子の切断工程（検査工程）の時間の短縮化を実現できる。
【００８９】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９０】
例えば、明細書又は図面中の記載において広義や同義な用語（第１〜第Ｎのヒューズ素子、ヒューズデータ、第１〜第Ｋのタップ、第Ｌのタップ、アナログ値等）として引用された用語（ヒューズ素子ＦＥ１〜ＦＥ３、ヒューズデータＦＳ１〜ＦＳ３、タップＴＰ１〜ＴＰ８、タップＴＰ５、調整電圧・発振周波数等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。
【００９１】
またヒューズ回路、アナログ値出力回路、表示駆動回路の構成は、図３、図６、図１２で詳細に説明した構成に限定されず、種々の変形実施が可能である。また本実施形態の調整対象となるアナログ値は電圧値、電流値、抵抗値、容量値、発振周波数には限定されない。またヒューズ素子は、ヒューズ素子を擬似的に代用するヒューズ用不揮発性メモリ（電気的にデータの消去、書き込み可能な不揮発性メモリ、一括消去が可能な不揮発性メモリ）であってもよい。この場合はヒューズ素子の非切断状態は、例えばヒューズ用不揮発性メモリ（メモリセル）の消去状態に対応させることができ、ヒューズ素子の切断状態はヒューズ用不揮発性メモリ（メモリセル）の書き込み状態に対応させることができる。そしてヒューズ回路（初期設定回路）は、ヒューズ用不揮発性メモリ（メモリセル）の消去状態、書き込み状態（設定状態）に対応したヒューズデータ（初期設定データ）を出力する。またアナログ値出力回路は、ヒューズデータが、第１〜第Ｎのヒューズ用不揮発性メモリ（メモリセル）の全てが消去状態であることを示すデータである場合に、ティピカル値のアナログ値を出力する。
【図面の簡単な説明】
【００９２】
【図１】アナログ値調整回路の構成例。
【図２】図２（Ａ）（Ｂ）は本実施形態のアナログ値調整手法の説明図。
【図３】選択回路、ラダー抵抗回路の構成例。
【図４】電圧調整の説明図。
【図５】アナログ値調整回路の変形例。
【図６】ヒューズ回路の構成例。
【図７】ヒューズ回路の動作を説明するタイミングチャート。
【図８】ヒューズ回路の動作の他の例を説明するタイミングチャート。
【図９】図９（Ａ）（Ｂ）は周期的信号により誤動作を防止する手法の説明図。
【図１０】図１０（Ａ）（Ｂ）も周期的信号により誤動作を防止する手法の説明図。
【図１１】周期的信号の他の例を示す図。
【図１２】表示駆動回路の構成例。
【図１３】本実施形態のアナログ値調整方法を説明するフローチャート。
【符号の説明】
【００９３】
ＦＥ１〜ＦＥ３  ヒューズ素子、ＦＳ１〜ＦＳ３  ヒューズデータ、
ＳＷ１〜ＳＷ１４  スイッチング素子、ＩＮＶ１〜ＩＮＶ９  インバータ回路、
ＴＰ１〜ＴＰ８  タップ、Ｎ１、Ｎ２  ノード、
ＮＩ１〜ＮＩ８  選択入力ノード、ＮＱ  出力ノード、ＯＰ  オペアンプ、
１０  ヒューズ回路、３０  アナログ値出力回路、４０  ラダー抵抗回路、
５０  選択回路、
【図１】
2005107627.tif 000003
【図２】
2005107627.tif 000004
【図３】
2005107627.tif 000005
【図４】
2005107627.tif 000006
【図５】
2005107627.tif 000007
【図６】
2005107627.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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