(57)【要約】【課題】  宇宙線中性子エラー耐性を向上させたバルク半導体デバイスを提供することにある。【解決手段】  本発明のバルク半導体デバイスは、データを保持する蓄積ノード１、２の下方に電荷遮断膜７が形成され、かつ、ソース・ドレインの拡散層間（１、６）との間のチャネル部１２が基板１１と電気的に接続されているＭＯＳＦＥＴを有する。ここで、電荷遮断膜７は、蓄積ノード１、２と略同等の平面寸法を有し、かつ、上面が蓄積ノード１、２の下面と対向する位置に形成されている。【選択図】  図１
2005175447.tif 000002
【特許請求の範囲】
【請求項１】
データを保持する拡散層の下方に電荷遮断膜が形成され、かつ、ソースを形成する拡散層とドレインを形成する拡散層との間のチャネル部分が基板と電気的に接続されているＦＥＴを有すること
を特徴とするバルク半導体デバイス。
【請求項２】
請求項１に記載のバルク半導体デバイスであって、
前記電荷遮断膜は、前記データを保持する拡散層と略同等の平面寸法を有し、かつ、上面が前記データを保持する拡散層の下面と対向する位置に形成されていること
を特徴とするバルク半導体デバイス。
【請求項３】
請求項１または２に記載のバルク半導体デバイスであって、
前記電荷遮断膜の上面と前記データを保持する拡散層の下面との距離が０．５μｍ以下であること
を特徴とするバルク半導体デバイス。
【請求項４】
請求項１または２に記載のバルク半導体デバイスであって、
前記電荷遮断膜の上面と前記データを保持する拡散層の下面との距離が３０ｎｍ以下であること
を特徴とするバルク半導体デバイス。
【請求項５】
請求項１または２に記載のバルク半導体デバイスであって、
前記電荷遮断膜の上面と、前記データを保持する拡散層の下面との距離が、前記データ保持する拡散層に収集される電荷の電荷密度と当該電荷密度の発生頻度との相関関係、臨界電荷量、および、前記半導体デバイスの目標とするソフトエラー率から求めた距離に設定されていること
を特徴とするバルク半導体デバイス。
【請求項６】
請求項５に記載のバルク半導体デバイスであって、
臨界電荷量をＱｃとし、前記相関関係から求まる、前記目標とするソフトエラー率に応じた電荷密度をＱとし、そして、前記電荷遮断膜の上面と前記データを保持する拡散層の下面との距離をｄ１とした場合、ｄ１＝Ｑｃ／Ｑであること
を特徴とするバルク半導体デバイス。
【請求項７】
ソースを形成する拡散層とドレインを形成する拡散層との間のチャネル部分の下方に電荷遮断膜が形成され、かつ、前記チャネル部分が基板と電気的に接続されているＦＥＴを有すること
を特徴とするバルク半導体デバイス。
【請求項８】
請求項７に記載のバルク半導体デバイスであって、
前記電荷遮断膜は、前記チャネル部分と略同等の平面寸法を有し、かつ、上面が前記チャネル部分の下面と対向する位置に形成されていること
を特徴とするバルク半導体デバイス。
【請求項９】
請求項８に記載のバルク半導体デバイスであって、
前記データを保持する拡散層の下面と、当該下面に対向する前記電荷遮断膜の側面との距離が、前記データ保持する拡散層に収集される電荷の電荷密度と当該電荷密度の発生頻度との相関関係、臨界電荷量、および、前記半導体デバイスの目標とするソフトエラー率から求めた距離に設定されていること
を特徴とするバルク半導体デバイス。
【請求項１０】
請求項９に記載のバルク半導体デバイスであって、
臨界電荷量をＱｃとし、前記相関関係から求まる、前記目標とするソフトエラー率に応じた電荷密度をＱとし、そして、前記データを保持する拡散層の下面と当該下面に対向する前記電荷遮断膜の側面との距離をｄ２とした場合、ｄ２＝Ｑｃ／Ｑであること
を特徴とするバルク半導体デバイス。
【請求項１１】
請求項１乃至１０のいずれか１項に記載のバルク半導体デバイスであって、
前記電荷遮断膜は、絶縁膜あるいは拡散層と同極性の半導体膜であること
を特徴とするバルク半導体デバイス。
【請求項１２】
請求項１乃至６のいずれか１項に記載のバルク半導体デバイスの製造方法であって、
前記基板上のゲート酸化膜上に形成されたゲート電極をマスクとして、イオン注入により前記データを保持する拡散層を形成する工程に先立って、前記基板の材料と反応して前記電荷遮断膜である絶縁膜を形成するイオンを、前記基板に注入する工程を有すること
を特徴とするバルク半導体デバイスの製造方法。
【請求項１３】
請求項１乃至６のいずれか１項に記載のバルク半導体デバイスの製造方法であって、
前記基板の第１トレンチ内に形成された前記電荷遮断膜を形成するための埋め込み酸化膜に、前記データを保持する拡散層を形成するための第２トレンチを形成する工程と、
前記埋め込み酸化膜の第２トレンチ内に前記データを保持する拡散層を形成する工程と、を有すること
を特徴とするバルク半導体デバイスの製造方法。
【請求項１４】
請求項１乃至６のいずれか１項に記載のバルク半導体デバイスの製造方法であって、
前記基板として、第１極性の第１半導体層―電荷遮断膜―前記第１極性の第２半導体層からなる多層型基板を用い、前記電荷遮断膜を一部除去する工程と、
前記電荷遮断膜を除去した空洞部分に前記第１極性の半導体埋め込み層を形成する工程と、を有すること
を特徴とするバルク半導体デバイスの製造方法。
【請求項１５】
請求項７乃至１０のいずれか１項に記載のバルク半導体デバイスの製造方法であって、
前記基板上のゲート酸化膜上に形成されたゲート電極形成用のレジスト膜をマスクとして、前記基板の材料と反応して前記電荷遮断膜である絶縁膜を形成するイオンを、前記基板に注入する工程と、
前記レジスト膜をマスクとしてゲート電極を形成する工程と、
前記ゲート電極をマスクとして、イオン注入により前記データを保持する拡散層を形成する工程と、を有すること
を特徴とするバルク半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に、ＭＯＳＦＥＴあるいはＭＩＳＦＥＴで構成されるバルク半導体デバイスに関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｒｙ）などの半導体デバイスの高集積化が著しく進展している。近年の高集積化に伴い、メモリセルの面積が縮小傾向にある。このため、静電容量が小さくなり、例えば非特許文献１記載のように、一般にはアルファ線や中性子線等が原因で生じるソフトエラーに対する耐性（信頼性）の確保が、一層困難になりつつある。特に、図８に示されているように、ＤＲＡＭ１００５と異なり、静電容量が付加されないＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１００６では、メモリ容量（１デバイス当たりのメモリセルの数）あるいはメモリー集積度の増加とともに、今後一層宇宙線中性子ソフトエラー問題が厳しくなることが予想される（非特許文献２参照）。この傾向は、ＳＲＡＭと同様の構造を有するロジックデバイスでも同様に生ずるものと考えられる。なお、図８において、横軸はメモリ容量、縦軸はＳＥＵ（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｓｅｔｕｐ）断面積である。ここで、ＳＥＵ断面積とは（エラー数）／（単位面積あたりの入射粒子総数）である。また、ソフトエラーとは、メモリセルに記憶された情報が反転する現象のことである。例えば、メモリセルに書き込まれた情報“１”が、アルファ線や中性子線等によって半導体メモリデバイス内に発生した電子−正孔対と、ｐｎ接合に本質的に付随する電場の影響とにより、情報“０”に書き換えられるような現象を指す。
【０００３】
アルファ線起因のソフトエラーは、１９７０年代の終わりに認識された。非特許文献３に詳しく論じられている。アルファ線は、半導体デバイスを構成する配線材料やパッケージ材料中に微量に含有されるウラン（Ｕ）やトリウム（Ｔｈ）等の放射性同位元素から放射される。１９８０年代には、アルファ線起因のソフトエラー耐性を向上させるため、次の対策１〜４が提案された。これによりアルファ線起因のソフトエラーはほぼ解決したと考えられている。
【０００４】
対策１：半導体装置に使用する材料を高純度化する。
【０００５】
対策２：パッケージ材料で発生したアルファ線をポリイミド層などで遮蔽する。
【０００６】
対策３：メモリの静電容量を増加もしくは確保する。
【０００７】
対策４：生成キャリアに対するバリア層設置などで半導体素子ウェル構造に工夫を施す。
【０００８】
ところで、宇宙線中性子起因のソフトエラーの可能性が、アルファ線起因のソフトエラーとほぼ同じく１９７０年代の終わりに指摘された。以下に、宇宙線中性子起因のソフトエラーの原理を説明する。
【０００９】
地上に到達する中性子は、高エネルギーの宇宙線と大気に含有される酸素等の原子核との反応によって生じる、数ＭｅＶ〜ＧｅＶオーダの極めて高いエネルギーの二次中性子である。
【００１０】
図９は、宇宙線中性子起因のソフトエラーの原理を概念的に説明するための図であり、一般的な半導体デバイス（ＤＲＡＭ）の断面構造を示している。図示するように、高エネルギーの中性子１０１が半導体デバイス内に侵入すると、ある確率で半導体デバイスを構成する原子の原子核に入射する。そして、きわめて短時間のうちに核内核子（中性子および陽子）と弾性散乱を繰り返し、その結果、原子核のポテンシャルに対して十分な運動エネルギーを持った核子が核外に放出される。放出され得る核子が全て放出された後は、残った運動エネルギーの総和を励起エネルギーとして核子や重陽子、ヘリウムなどの軽粒子が核外に「蒸発」する。この一連の過程は核破砕反応と呼ばれている。例えば、28Ｓｉ原子核からは、陽子、および、アルファ粒子から29Ｓｉ（28Ｓｉが中性子を吸収したまま格子位置から飛び出したもの）に至る全ての原子番号の二次イオン１０２が発生する。
【００１１】
次に、二次イオン１０２は、そのエネルギーに対応した数の電子−正孔対１０６ａを発生しつつ、半導体デバイス内を移動する。そして、二次イオン１０２がデータを保持する拡散層部分（以下、蓄積ノードと称する）１０３を通過すると、蓄積ノード１０３の外側の電界内で発生した電荷が電場に沿って流れるため、蓄積ノード１０３に電荷が収集される。電荷が蓄積ノード１０３に収集される領域は、電荷収集領域と呼ばれている。ここで電界は、蓄積ノード１０３の外側の空乏層１０４および蓄積ノード１０３を含むウェル領域１０５内で、空乏層１０４の電界が伸びて発生するファネリングと呼ばれる領域１０６を含む。
【００１２】
図に示した半導体デバイスは、蓄積ノード１０３上にキャパシタ１０７を付加したＤＲＡＭである。多くのＤＲＡＭでは、蓄積ノード（通常はｎ型半導体）１０３の下部周囲を反対極性の半導体であるウェル１０５で覆い、さらにその外側を蓄積ノード１０３と同じ極性の半導体である基板１０８で囲うトリプルウェル構造をとっている。すなわち、ｐｎ接合がウェル１０５に対して蓄積ノード１０３側と基板１０８側の両側にあり、二次イオン１０２が蓄積ノード１０３、ウェル１０５および基板１０８を貫通した場合、基板１０８側のｐｎ接合からもファネリング１０６が伸びる。このため、発生した電荷のおよそ半分が、空乏層１０４を介して蓄積ノード１０３に収集され、残り半分が空乏層１０４ａを介して基板１０８に収集されることになる。これにより、例えば、二次イオン１０２が蓄積ノード１０３、ウェル１０５および基板１０８を貫通し、その結果、データ“１”が記憶された蓄積ノード１０３に電荷が収集された場合、その収集電荷量がある量（臨界電荷量と呼ぶ）を超えると、蓄積ノード１０３に記憶されているデータ“１”がデータ“０”に反転する現象が起こる。
【００１３】
宇宙線中性子起因のソフトエラーの原理は、基本的にはアルファ線起因のソフトエラーの場合と同じである。しかし、高エネルギー中性子起因の場合、主として次の点でアルファ線起因の場合と異なる。
【００１４】
相違点１：発生する二次イオンのエネルギーが高い。
【００１５】
相違点２：二次イオンの飛散方向が等方的である。
【００１６】
ここで、相違点１は、半導体デバイス内に発生する電荷量がアルファ線に比べて多いことを示す。したがって、蓄積ノード１０３の臨界電荷量が少ない半導体デバイスでは、容易にソフトエラーを起こすことになる。また、相違点２は、二次イオン１０２が蓄積ノード１０３からあらゆる方向へ飛散する可能性を示す。したがって、従来のアルファ線ソフトエラー対策で用いられたポリイミド遮蔽（チップコート）は、中性子起因のソフトエラーの対策として十分でない。
【００１７】
さて、半導体デバイスの微細化、低動作電圧化は、大容量化、低消費電力化のために、今後も止まることなく進む見込みである。しかし、微細化、低動作電圧化に対する一つの障害として、臨界電荷量を高く保つために蓄積ノードの持つ静電容量をどのようにして確保するかが挙げられる。
【００１８】
図１０に、半導体デバイス（５１２ｋＳＲＡＭ）における動作電圧とソフトエラー率との関係を示す。この図に示す結果は、非特許文献４のＦｉｇｕｒｅ７．として記載されたものである。図示するように、動作電圧が低くなると、静電容量と動作電圧との積に比例する臨界電荷量が低減するため、半導体デバイスのソフトエラー率が増加する。図中に示した３本の線１００１〜１００３は、それぞれ、半導体デバイスにアルファ線を単独で照射した場合、10Ｂを含む半導体デバイスに熱中性子を照射した場合、そして、半導体デバイスに宇宙線中性子を照射した場合を示している。図示するように、それぞれの動作電圧依存性が互いに異なっている。アルファ線の場合１００１が最も急峻であり、熱中性子の場合１００２はそれに比べると緩やかである。そして、宇宙線中性子の場合１００３は、比較的高い動作電圧値を持つ変曲点１００４があり、動作電圧を変曲点１００４以上に高くしても、エラー率は大きくは変化しない。いずれにしても、臨界電荷量が小さくなると、宇宙線中性子起因のソフトエラー耐性は低くなる一方である。このため、蓄積ノードの静電容量を大きくして臨界電荷量を確保することが、半導体デバイの構造設計における従来から一つの「常識」として重要視されている。周知のように、ＤＲＡＭでは、デバイス内にコンデンサを作り込み、静電容量を確保している。しかし、微細化に伴うセル面積の減少のために、コンデンサにＴａ2Ｏ5などの高誘電率材料を採用している。このような高価格の材料採用および当該材料の適合プロセスの開発などで、多くのコストとマンパワーを費やす結果になっている。また、ＳＲＡＭでは、通常、ＤＲＡＭのようにコンデンサを作りこんでいない。このため、微細化に伴い蓄積ノードの静電容量が低減する一方であり、このことが層間絶縁膜の低誘電率材料化への制約になっている。このことが、図７に示したＳＲＡＭのＤＲＡＭに比べて厳しい傾向の原因と考えられる。
【００１９】
このため、ＳＲＡＭなどの半導体デバイスに対するソフトエラー対策としては、付加容量を加えたり、付加抵抗を加えたりする方法が考えられる。また、例えば、特許文献１や特許文献２や非特許文献５に示されているように、半導体デバイスの構造をＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）型とすることが考えられる。
【特許文献１】特開２００１−１５７５１号公報
【特許文献２】特開平５−２０６４５５号公報
【非特許文献１】Ｆ．Ｊ．Ｚｉｅｇｌｅｒ，ＩＢＭ  Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．，Ｖｏｌ．４０，Ｎｏ．１，１９９６，ｐｐ．１９−３９
【非特許文献２】Ｅ．Ｉｂｅ，Ｙ．Ｙａｈａｇｉ，Ｆ．Ｋａｔａｏｋａ，Ｙ．Ｓａｉｔｏ，Ａ．Ｅｔｏ，Ｍ．Ｓａｔｏ，Ｈ．Ｋａｍｅｙａｍａ  ａｎｄ  Ｍ．Ｈｉｄａｋａ，  ２００２  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎ，Ｂａｔｈｕｒｓｔ，Ｎｏ．２７３−２１（２００２）
【非特許文献３】Ｔ．Ｃ．Ｍａｙ  ａｎｄ  Ｍ．Ｈ．Ｗｏｏｄｓ，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ，ＥＤ−２６，１９７９，ｐｐ．２−９
【非特許文献４】Ｒ．Ｃ．Ｂａｕｍａｎｎ  ａｎｄ  Ｅ．Ｂ．Ｓｍｉｔｈ，２０００  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ，Ｓａｎ  Ｊｏｓｅ，ＣＡ，Ａｐｒｉｌ  １０−１３，２０００，ｐｐ．１５２−１５７
【非特許文献５】Ｃ  Ｔ  Ｎｇｕｙｅｎ  その他，ＩＥＤＭ９２，１９９２  ＩＥＥＥ，ｐ．３４１−３４４
【非特許文献６】Ａ．Ｈ．Ｊｏｈｎｓｔｏｎ，Ｂ．Ｗ．Ｈｕｇｈｌｏｃｋ，’Ｌａｔｃｈｕｐ  ｉｎ  ＣＭＯＳ  ｆｒｏｍ  Ｓｉｎｇｌｅ  Ｐａｒｔｉｃｌｅｓ’，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｎｕｃｌｅａｒ  Ｓｃｉｅｎｃｅ，Ｖｏｌ．３７，Ｎｏ．６，ｐｐ．１８８６−１８９３（１９９０）
【非特許文献７】Ｒ．Ｋｏｇａ，Ｗ．Ａ．Ｋｏｌａｓｉｎｓｋｉ，ＩＥＥＥ  Ｔｒａｎｓ．Ｎｕｃｌ．Ｓｃｉ．，Ｖｏｌ．３６，Ｎｏ．６，ｐｐ．２３６７−２３７４（１９８９）
【非特許文献８】Ｂ．Ａ．Ｂｅｉｔｍａｎ，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ，Ｖｏｌ．３５，Ｎｏ．１１，ｐｐ．１９３５−１９４１（１９８８）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかし、上記の半導体デバイスに付加容量を加えたり、付加抵抗を加えたりするソフトエラー対策では、半導体デバイスの動作性能を低下させたり、製造プロセスを複雑化させたりしてしまう。また、微細化が進むにつれ、作り込みが極めて困難になる。なお、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）を用いて論理的にエラーを補正する方法では、同一ワード上の１ビットエラー（シングルビットエラー）が補正できるだけで、同一ワード内で同時に２ビット以上がエラーになった場合の補正は不可能である。
【００２１】
現在の半導体デバイスは、主たる構造上、バルク半導体デバイスと、埋め込み酸化膜の上にトランジスタ、ＭＯＳＦＥＴなどを形成するＳＯＩデバイスとに区別できる。ＳＯＩデバイスは、酸化膜上に形成するため、半導体基板と電気的に接続していない点がバルク半導体と異なる。ＳＯＩ型の半導体デバイスは一般にソフトエラー耐性が高いと見られているが、半導体デバイスの構造をＳＯＩ型とする方法では、基板浮遊効果（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｅｆｆｅｃｔ）が問題となる。ここで、基板浮遊効果とは、ゲートチャネル部に二次イオンが入射すると、発生した電子がソースまたはドレインに流れるが、正孔がゲートチャネル部に取り残され、電位が上昇し、バイポーラアクションによりトランジスタがオンになって電流が流れてしまう現象のことである。なお、非特許文献５では、基板浮遊効果を解消するための技術が開示されている。しかし、あくまでもＳＯＩ構造を前提とするものであり、バルク半導体デバイスを対象とするものではない。バルク半導体デバイスは、ゲート直下に絶縁膜（酸化膜）がない。このため、ＳＯＩ型に比べて、ハローイオン注入などの手法によりトランジスタとしての特性の調整が容易であるなどの数々の利点を有する。
【００２２】
一方、バルクＭＯＳＦＥＴでも、バイポーラアクションによりエラーが発生しやすくなる。このエラーは破壊的（ハードエラー）である場合も、電源の再立ち上げなどを要するも非破壊的な場合もある。良く知られているものに、非特許文献６記載のように、寄生サイリスタに起因するラッチアップがある。また、基板浮遊効果に類似した現象として非特許文献７記載のように寄生トランジスタに起因するスナップバックなどの（準）ハードエラーも発生し得る。
【００２３】
スナップバックは図１１に示すように、二次イオン１０２がチャネル近傍の任意の位置を通過する時、非特許文献８に記載のように発生した電子がドレイン１３３ｂに収集される一方、正孔１０６ｂはチャネル部に残り、基板浮遊効果と同様、チャネルのトランジスタ１３５ａがＯＮになる現象である。この時、ドレイン１３３ｂ端で、インパクトイオン化により正孔１０６ｂが放出されてチャネル部に供給されると、電流が持続的に流れるようになる場合がある。
【００２４】
さらに、トリプルウェル構造で、ｎＭＯＳＦＥＴの場合ｎ型の底面アイソレーション層１０９があると、底面アイソレーション１０９と拡散層１３３ａ、１３３ｂの間の寄生トランジスタ１３５ｂもＯＮになるため、より一層大きな電流が流れうる。発明者らが独自に行った３次元デバイスシミュレーションの結果によれば、スナップバックは、通常のソフトエラーと異なり、拡散層１３３ａ、１３３ｂを二次イオン１０２が貫通しなくても発生することが判明している。
【００２５】
本発明は上記事情に鑑みてなされたものであり、本発明の目的は宇宙線中性子ソフトエラーおよび（準）ハードエラー耐性を向上させたバルク半導体デバイスおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００２６】
上記課題を解決するために、本発明の第１の態様のバルク半導体デバイスは、データを保持する拡散層の下方に電荷遮断膜が形成され、かつ、ソースを形成する拡散層とドレインを形成する拡散層との間のチャネル部分が基板と電気的に接続されているＦＥＴを有する。
【００２７】
また、本発明の第２の態様のバルク半導体デバイスは、ソースを形成する拡散層とドレインを形成する拡散層との間のチャネル部分の下方に電荷遮断膜が形成され、かつ、前記チャネル部分が基板と電気的に接続されているＦＥＴを有する。
【００２８】
また、本発明の第１の態様のバルク半導体デバイスを製造する製造方法は、基板上のゲート酸化膜上に形成されたゲート電極をマスクとして、イオン注入によりデータを保持する拡散層を形成する工程に先立って、前記基板の材料と反応して電荷遮断膜である絶縁膜を形成するイオンを、前記基板に注入する工程を有する。あるいは、基板の第１のトレンチ内に形成された電荷遮断膜を形成するための埋め込み酸化膜に、データを保持する拡散層を形成するための第２のトレンチを形成する工程と、前記埋め込み酸化膜の第２のトレンチ内に前記データを保持する拡散層を形成する工程と、を有する。
【００２９】
また、本発明の第１の態様のバルク半導体デバイスを製造する第２の製造方法は、ある極性の半導体層と電荷遮断膜と前記と同じ極性の半導体層から成る多層型基板を用い、基板上のゲート酸化膜上に形成されたゲート電極をマスクとして、イオン注入によりデータを保持する拡散層を形成する工程に先立って、ＭＯＳＦＥＴのゲート下チャネル部に相当する部分の酸化膜を除去する工程と、除去した酸化膜を含む空洞部分に前記半導体と同極性の半導体を埋め込む工程と、を有する。
【００３０】
また、本発明の第２の態様のバルク半導体デバイスを製造する製造方法は、基板上のゲート酸化膜上に形成されたゲート電極形成用のレジスト膜をマスクとして、前記基板の材料と反応して電荷遮断膜である絶縁膜を形成するイオンを、前記基板に注入する工程と、前記レジスト膜をマスクとしてゲート電極を形成する工程と、前記ゲート電極をマスクとして、イオン注入により前記データを保持する拡散層を形成する工程と、を有する。
【発明の効果】
【００３１】
本発明では、電荷収集領域、つまり、バルク半導体デバイス内に侵入した中性子の核破砕反応により発生する二次イオンのバルク半導体デバイス内の飛跡のうち、電荷が蓄積ノードに収集される飛跡部分の領域を、データを保持する拡散層の下面から電荷遮断膜の前記下面との対向面までの領域に制限することができる。これにより、宇宙線中性子ソフトエラー耐性を向上させたバルク半導体デバイスを提供できる。
【００３２】
さらに本発明では、拡散層下面が、電荷遮断膜が接近しているため、寄生トランジスタが形成される可能性が小さくなる。これにより、宇宙線中性子に起因する（準）ハードエラー耐性を向上させたバルク半導体デバイスを提供できる。本バルク半導体デバイスは、旧来からのアルファ線に起因するソフトエラー、（準）ハードエラーに対しても同様に高い耐性を持つ。
【発明を実施するための最良の形態】
【００３３】
＜第１実施形態＞
図１は、本発明の第１実施形態が適用されたバルク半導体デバイス（ＳＲＡＭ）の概略図であり、図１（Ａ）は上面図、図１（Ｂ）はＡ−Ａ断面図、そして、図１（Ｃ）はＢ−Ｂ断面図である。
【００３４】
図示するように、本実施形態のバルク半導体デバイス（ＳＲＡＭ）は、ｎ型蓄積ノード１およびｐ型ウェル８を備えて構成されるｎＭＯＳＦＥＴと、ｐ型蓄積ノード２およびｎ型ウェル１０を備えて構成されるｐＭＯＳＦＥＴを有する６トランジスタ型ＳＲＡＭである。これらは、基板１１のｎ+埋込み層９上に作り込まれている。
【００３５】
蓄積ノード１、２は、素子分離酸化膜３により互いに電気的に隔離されている。蓄積ノード１、２の下側には、蓄積ノード１、２と略同等の平面寸法を有し、かつ、上面が蓄積ノード１、２の下面と対向する位置に形成されている電荷遮断膜７が設けられている。本実施形態では、電荷遮断膜７として絶縁膜を想定している。しかし、蓄積ノード１、２と同極性の膜を、電荷遮断膜７として、蓄積ノード１、２の下側に、蓄積ノード１、２と接触しないように設けてもよい。この場合でも、絶縁膜に近い効果が期待できる。なお、図１に示す例では、電源電圧に接続するノード（拡散層）５ｂ、ビット線に接続するノード（拡散層）６、アース線に接続するノード（拡散層）５ａの下側にも電荷遮断膜７を設けている。これは、後述する製造プロセスの簡略化のためであり、これらの電荷遮断膜７はなくてもよい。また、ゲート電極４の下側（蓄積ノード１とノード５ａ、６との間、蓄積ノード２とノード５ｂとの間、つまりソース・ドレイン間）には、チャネル部１２が形成されている。
【００３６】
さて、上記構成のバルク半導体デバイス（ＳＲＡＭ）では、侵入した高エネルギー中性子の核破砕反応により発生する二次イオンの飛跡のうち、電荷が蓄積ノード１、２に収集される飛跡部分の領域、つまり、電荷収集領域が、蓄積ノード１、２の下面から電荷遮断膜７の上面との間の領域に制限される。したがって、蓄積ノード１、２の下面から電荷遮断膜７の上面との間の距離ｄ１を制御することにより、所望の宇宙線中性子ソフトエラー耐性を有するバルク半導体デバイス（ＳＲＡＭ）を作成することができる。
【００３７】
本発明者等は、任意のエネルギースペクトルを持つ中性子ビームに対し、半導体デバイス内の原子核との核反応、および、その結果発生する二次イオンが半導体デバイス内を飛散する間に蓄積ノード１、２に収集される電荷のふるまいを詳細に解析するモンテカルロシミュレータ（製品名：ＣＯＲＩＭＳ、以下ＣＯＲＩＭＳと呼ぶ）を開発した。その詳細は、特開２００１−２１５２５５号公報に記載されている。ＣＯＲＩＭＳは、ビット線に接続する蓄積ノード６に電荷が収集された場合のエラー（ビット線モード）や、ＭＯＳＦＥＴのソース、ドレインを二次イオンが貫通した場合にほとんど無条件でエラーになるモード（ＡＬＰＥＮ効果）なども含め各種のエラーモードの解析機能を有する。ＡＬＰＥＮ効果については、Ａｎｎｕａｌ  Ｐｒｏｃｅｅｄｉｎｇｓ．ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ、Ｖｏｌ．２６、ｐｐ．１０９−１１２に記載されている。
【００３８】
ＣＯＲＩＭＳでの詳細な解析の結果、本発明者等は、宇宙線中性子に起因する半導体デバイスのソフトエラーがＭＯＳＦＥＴの基板１１に形成された、メモリセルに接続する蓄積ノード１、２の底面を二次イオンが通過する場合によるものが大部分であることが分かった。したがって、蓄積ノード１、２の下面を経由して収集される電荷量をソフトエラーが発生する閾値である臨界電荷量に対して十分に小さい値に抑制できれば、宇宙線中性子に起因するソフトエラーを防止できること見出した。
【００３９】
図２に、本実施形態のバルク半導体デバイス（ＳＲＡＭ）において、蓄積ノード１、２の下面を通過した二次イオンの飛跡に沿って発生する電荷の電荷密度がある値を超える確率のＣＯＲＩＭＳによる解析結果を示す。ここで、本実施形態のバルク半導体デバイス（ＳＲＡＭ）は０．１３μｍプロセスルールで製造されたものとした。また、横軸は蓄積ノードに収集される電荷の密度である収集電荷密度（単位長さあたりの収集電荷量）であり、縦軸は横軸に示した収集電荷密度が発生する累積頻度（確率）である。累積頻度は、電荷遮断膜７を設けない場合を１００％とした場合の比率で表されている。
【００４０】
図２に示すグラフ１００７から所望のソフトエラー耐性を確保するために必要な電荷収集領域の厚み（距離ｄ１）を決定することができる。例えば、グラフ１００７上のある点を選び、その点の横軸（収集電荷密度）の値がＱ（ｆｃ／μｍ）、縦軸（累積頻度）の値がＰ（％）の場合、蓄積ノード１、２を通過した二次イオンが蓄積ノード１、２に収集する電荷の収集電荷密度がＱ（ｆｃ／μｍ）を越える確率がＰ（％）であることを示している。また、このグラフ１００７から、例えば収集電荷密度が１１（ｆｃ／μｍ）を超える確率は１０％、１００（ｆｃ／μｍ）を超える確率は０．７％、そして、１７０（ｆｃ／μｍ）を超えるものは殆ど発生しないことが分かる。
【００４１】
なお、図２に示すグラフ１００７は、宇宙線中性子スペクトルによって発生した二次イオンが蓄積ノードの下面を通過したときの値である。したがって、蓄積ノード（拡散層）の寸法や配置に依存しない。すなわち、バルク半導体デバイスの種類やプロセスには基本的に依存しない、汎用的に使える重要な図でもある。
【００４２】
臨界電荷量をＱｃ、確保したいソフトエラー率をＰとした場合、図２に示すグラフ１００７から、電荷収集領域の厚み（距離ｄ１）を決定することができる。図２に示すグラフ１００７において、確保したいソフトエラー率Ｐに対応する収集電荷密度をＱとした場合、距離ｄ１＝Ｑｃ／Ｑとなる。例えば、臨界電荷量Ｑｃが５（ｆｃ）のバルク半導体デバイスの場合、ソフトエラーが殆ど発生しない（Ｐ≒０）ようにするためには、収集電荷密度Ｑを１７０（ｆｃ／μｍ）以上としなければならない。したがって、電荷収集領域の厚みｄ１≒３０ｎｍ以下にする。また、ソフトエラー率Ｐを１０％以下にするためには、収集電荷密度Ｑを１１（ｆｃ／μｍ）以上としなければならない。したがって、電荷収集領域の厚みｄ１≒０．５μｍ以下にする。ソフトエラー率Ｐを１０％以下とすれば、実用上大幅な改善（ソフトエラー防止）を期待できる。
【００４３】
上述したように本実施形態によれば、電荷収集領域を蓄積ノード１、２の下面から電荷遮断膜７の上面までの領域に制限することができる。これにより、宇宙線中性子ソフトエラー耐性を向上させたバルク半導体デバイスを提供できる。
【００４４】
また、本実施形態によれば、図２に示す収集電荷密度と累積頻度との相関関係を用いて電荷収集領域の厚みｄ１を決定することより、所望の宇宙線中性子ソフトエラー耐性を有するバルク半導体デバイスを提供できる。
【００４５】
また、本実施形態の半導体デバイスは、チャネル部１２がウェル８、１０、埋込み層９を介して基板１１と電気的に接続しているバルク半導体デバイスである。バルク半導体デバイスでは、ＳＯＩ型の半導体デバイスで問題となる基板浮遊効果が原理的に発生しないとういう利点もある。また、ゲート電極４の下側に酸化膜が存在しないので、ＳＯＩ型の半導体デバイスに比べ、ハローイオン注入などの手法により、トランジスタとしての特性の調整が容易であるなどの利点もある。
【００４６】
なお、ｎ+埋め込み層９は、元来、ソフトエラー対策のために設定したものであるため、電荷遮断膜７を施した本発明では、省略できる。また、本実施形態では、寄生トランジスタの形成される位置が極めて限定されるため、ラッチアップなど、寄生トランジスタに起因する半導体デバイスの故障低減も期待できる。
【００４７】
＜第２実施形態＞
図３は、本発明の第２実施形態が適用されたバルク半導体デバイス（ＳＲＡＭ）の概略図であり、図３（Ａ）は上面図、図３（Ｂ）はＡ−Ａ断面図、そして、図３（Ｃ）はＢ−Ｂ断面図である。
【００４８】
図３に示す本実施形態のバルク半導体デバイス（ＳＲＡＭ）が図１に示す第１実施形態のものと異なる点は、電荷遮断膜７に代えて、チャネル部１２（蓄積ノード１とノード５ａ、６との間、蓄積ノード２とノード５ｂとの間）の下側に、チャネル部１２と略同等の平面寸法を有し、かつ、上面がチャネル部１２の下面と対向する位置に形成されている電荷遮断膜（絶縁膜）２１が設けられている点である。その他は、上記の第１実施形態と同様である。
【００４９】
本実施形態においても、核破砕反応によって発生する二次イオンの飛跡によるファネリングが電荷遮断膜２１により遮られるため、第１実施形態と同様の効果を有する。但し、本実施形態では、電荷収集領域が蓄積ノード１、２の下面から電荷遮断膜２１の前記下面との対向面まで間の領域に制限される。蓄積ノード１、２の下面から電荷遮断膜２１の前記下面との対向面までの距離ｄ２を短くすることは、第１実施形態の距離ｄ１を短くする場合に比べて困難である。このため、効果は上記の第１実施形態に及ばない。しかし、後述するように製造プロセスが第１実施形態に比べて容易である。
【００５０】
なお、電荷遮断膜２１は、第１実施形態の電荷遮断膜７と同様に、酸化膜でも、あるいは、蓄積ノード１、２と同極性の半導体でもかまわない。ｎ型半導体を電荷遮断膜２１として用いた場合、ｐＭＯＳＦＥＴに対しては効果が期待できない。しかし、そもそもファネリングが発生しないことが想定されるｐＭＯＳＦＥＴでは、ソフトエラーへの寄与が大きくない。また、チャネル部１２の両側は、通常、素子分離酸化膜３で電気的に分離されている。このため、ファネリングは、ｎＭＯＳＦＥＴのチャネル部１２の方向（図３（Ａ）の上面図で上下方向）に伸びやすい。ファネリングを抑制するためにも、電荷遮断膜２１はチャネル部１２の方向と直交する方向（図３（Ａ）の上面図で左右方向）に配置することが望ましい。
【００５１】
なお、ｎ+埋め込み層９は、元来、ソフトエラー対策のために設定したものであるため、電荷遮断膜７を施した本発明では、省略できる。
【００５２】
＜第３実施形態＞
本発明の第３実施形態として、上記の第１実施形態が適用されたバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜７の形成プロセスを説明する。
【００５３】
図４は、図１に示すバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜７の形成プロセスを説明するための図である。図４（Ａ）〜（Ｄ）は、図１（Ｃ）のＢ−Ｂ断面図に相当するものである。
【００５４】
図４（Ａ）は、ゲート電極４を形成した直後のプロセスを断面図で示したもので、ゲート酸化膜２２は、まだ基板１１の上面全面（ウェル８、１０上）にある。また、基板１１の内部には、高エネルギーイオン注入によって、絶縁のためのｎ+埋め込み層９が形成済みである。図４（Ａ）の状態後、通常は、ゲート電極４をマスクにして、ゲート酸化膜２２の上からイオン注入により、拡散層１、２、５ａ、５ｂ、６を形成する。しかし、本実施形態では、その前に、基板１１の材料（例えばシリコン）と反応して、電荷遮断膜７を形成するイオン（例えば酸素、窒素）を所望の深さになるように注入する（図４（Ｂ））。その後、拡散層１、２、５ａ、５ｂ、６を、電荷遮断膜７と同様にイオン注入、あるいは、デポジションなどの手法により形成する（図４（Ｃ））。なお、電荷遮断膜７として、蓄積ノード１、２と同極性の半導体を用いる場合は、拡散層１、２、５ａ、５ｂ、６を形成するイオンのエネルギーまたは種類を変えるだけでよい。このため、プロセスがより容易になる。さて、拡散層１、２、５ａ、５ｂ、６を形成したならば、エッチングにより、ゲート電極４の直下の部分を除いてゲート酸化膜２２を除去する。それから、ゲート電極４に側壁２３を形成する（図４（Ｄ））。これ以降のプロセス（上部配線層の形成プロセスなど）は、通常の半導体デバイスの製造プロセスを用いることができる。
【００５５】
なお、ｎ+埋め込み層９は、元来、ソフトエラー対策のために設定したものであるため、電荷遮断膜７を施した本発明では、省略できる。
【００５６】
＜第４実施形態＞
本発明の第４実施形態として、上記の第１実施形態が適用されたバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜７の、上記の第３実施形態とは別の形成プロセスを説明する。
【００５７】
図５は、図１に示すバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜７の形成プロセスを説明するための図である。図５（Ａ）〜（Ｅ）は、図１（Ｃ）のＢ−Ｂ断面図に相当するものである。
【００５８】
まず、高エネルギーイオン注入によって、基板１１に絶縁のためのｎ+埋め込み層９を形成した後、エッチングによってウェル８、１０に素子分離酸化膜３を形成するためのトレンチ２４を、その後のプロセスによって拡散層１、２、５ａ、５ｂ、６が形成される領域まで拡張して形成する（図５（Ａ））。
【００５９】
次に、トレンチ２４内に埋め込み酸化膜（素子分離酸化膜）３を形成し（図５（Ｂ））、さらに、エッチングによって埋め込み酸化膜３に拡散層１、２、５ａ、５ｂ、６を形成するためのトレンチ２７を形成する（図５（Ｃ））。
【００６０】
それから、トレンチ２７内に拡散層１、２、５ａ、５ｂ、６を形成し（図５（Ｄ））、ゲート電極４を形成する（図５（Ｅ））。これ以降のプロセス（上部配線層の形成プロセスなど）は、通常の半導体デバイスの製造プロセスを用いることができる。
【００６１】
本実施形態によれば、埋め込み酸化膜（素子分離酸化膜）３の一部（拡散層１、２、５ａ、５ｂ、６）の下側に位置する部分が電荷遮断膜７として機能する。つまり、電荷遮断膜７を形成するためのプロセスを素子分離酸化膜３を形成するためのプロセスと共通化することができる。
【００６２】
なお、ｎ+埋め込み層９は、元来、ソフトエラー対策のために設定したものであるため、電荷遮断膜７を施した本発明では、省略できる。
【００６３】
＜第５実施形態＞
本発明の第５実施形態として、上記の第１実施形態が適用されたバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜７の、上記の第３，第４実施形態とは別の形成プロセスを説明する。
【００６４】
図６は、図１に示すバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜７の形成プロセスを説明するための図である。図６（Ａ）〜（Ｃ）は、図１（Ｃ）のＢ−Ｂ断面図に相当するものである。
【００６５】
ここでは、その他の実施形態と異なり、ある極性の半導体層―電荷遮断膜―前記と同じ極性の半導体層の３層から成る基板を用いる。一般には、ＳＯＩ基板として市販されているものがこれに利用できる。ＳＯＩでは、通常一方の薄い半導体層の厚さは数百ｎｍ以下、酸化膜の厚さも数百ｎｍ程度であるので、該半導体膜から拡散層、チャネル部を形成し、もともとある酸化膜層を電荷遮断膜とし、酸化膜のチャネル部の下部を一方の半導体層と導通させれば上記の実施形態の半導体デバイスを形成できる。
【００６６】
すなわち、まず、チャネル部分をあけたマスク（レジスト膜）２８を薄い半導体層３０の上に形成する（図６（Ａ））。次に、このマスク２８を介してのエッチングにより埋め込み酸化膜２９を薄い半導体膜３０の該当部分とともに基板１１の反対側の半導体層が露出するまで除去する（図６（Ｂ））。
【００６７】
さらに、エッチングにより除去した空洞部分に薄い半導体膜３０と同極性の半導体を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの方法で平坦化する。平坦化は、埋め込み後のアイソレーション酸化膜と同時に行っても良い。それから、ゲート酸化膜３２、ゲート電極３１を形成後、ゲート電極３１をマスクとしてイオン注入により拡散層３３を形成する（図６（Ｃ））。
【００６８】
これ以降のプロセス（上部配線層の形成プロセスなど）は、通常の半導体デバイスの製造プロセスを用いることができる。
【００６９】
本実施形態によれば、電荷遮断膜の形成プロセスが省略できる。
【００７０】
なお、その他の実施形態の底面のｎ+埋め込み層は本実施形態では、形成が困難であるが、本来ソフトエラー対策のために設定したものであるためあえて形成する必要は無い。
【００７１】
＜第６実施形態＞
本発明の第６実施形態として、上記の第２実施形態が適用されたバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜７の形成プロセスを説明する。
【００７２】
図７は、図１に示すバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜２１の形成プロセスを説明するための図である。図７（Ａ）〜（Ｄ）は、図１（Ｃ）のＢ−Ｂ断面図に相当するものである。
【００７３】
ゲート電極４を形成する直前のプロセス（基板１１にはｎ+埋め込み層９が形成済みである。また、基板１１の上面全面（ウェル８、１０上）にゲート酸化膜２２が形成されている。）において、ゲート電極形成用のレジスト膜２８をマスクとして用い、ウェル８、１０に電荷遮断膜２１を形成するためのイオンを注入する（図７（Ａ））。次に、レジスト膜２８を用いてゲート電極４を形成する（図７（Ｂ））。次に、ゲート電極４をマスクとして用い、イオン注入により拡散層１、２、５ａ、５ｂ、６を形成し（図７（Ｃ））、それから、エッチングにより、ゲート電極４の直下の部分を除いてゲート酸化膜２２を除去する。次に、ゲート電極４に側壁２３を形成する（図７（Ｄ））。これ以降のプロセス（上部配線層の形成プロセスなど）は、通常の半導体デバイスの製造プロセスを用いることができる。
【００７４】
なお、ｎ+埋め込み層９は、元来、ソフトエラー対策のために設定したものであるため、電荷遮断膜７を施した本発明では、省略できる。
【００７５】
本実施形態のプロセスによれば、セルフアライメント技術を効率的に利用できるため製造工程を簡略化することができる。
【００７６】
以上の実施形態では、底面のｎ+埋め込み層は必要としないか、あるいは、積極的に除外しているが、寄生トランジスタ、寄生サイリスタに起因する（準）ハードエラー対策としては、底面のｎ+埋め込み層は、寄生トランジスタを形成しやすくしたり、また、正孔を狭い領域に蓄積する作用があるため、形成しないことがむしろ望ましい。
【００７７】
さらに、以上の実施形態では、拡散層の下面にｐｎ接合が無いので、リーク電流を抑制する効果もある。
【００７８】
なお、本発明は上記の各実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。例えば、上記の各実施形態ではＳＲＡＭのバルク半導体デバイスを例にとり説明したが、本発明は様々なバルク半導体デバイスに提供できる。また、バルク半導体デバイスを構成するトランジスタもＭＯＳＦＥＴに限らない。例えば、ＭＩＳＦＥＴを用いたバルク半導体デバイスにも適用できる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施形態が適用されたバルク半導体デバイス（ＳＲＡＭ）の概略図であり、（Ａ）は上面図、（Ｂ）はＡ−Ａ断面図、そして、（Ｃ）はＢ−Ｂ断面図である。
【図２】本発明の第１実施形態のバルク半導体デバイス（ＳＲＡＭ）において、蓄積ノード１、２の下面を通過した二次イオンの飛跡に沿って発生する電荷の電荷密度がある値を超える確率のＣＯＲＩＭＳによる解析結果を示す図である。
【図３】本発明の第２実施形態が適用されたバルク半導体デバイス（ＳＲＡＭ）の概略図であり、（Ａ）は上面図、（Ｂ）はＡ−Ａ断面図、そして、（Ｃ）はＢ−Ｂ断面図である。
【図４】図１に示すバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜７の形成プロセスを説明するための図であり、（Ａ）〜（Ｄ）は、図１（Ｃ）のＢ−Ｂ断面図に相当するものである。
【図５】図１に示すバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜７の形成プロセスを説明するための図であり、（Ａ）〜（Ｅ）は、図１（Ｃ）のＢ−Ｂ断面図に相当するものである。
【図６】図１に示すバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜７の形成プロセスを説明するための図であり、（Ａ）〜（Ｃ）は、図１（Ｃ）のＢ−Ｂ断面図に相当するものである。
【図７】図１に示すバルク半導体デバイス（ＳＲＡＭ）の電荷遮断膜２１の形成プロセスを説明するための図であり、（Ａ）〜（Ｄ）は、図１（Ｃ）のＢ−Ｂ断面図に相当するものである。
【図８】メモリ容量とＳＥＵ断面積との関係を説明するための図である。
【図９】宇宙線中性子起因のソフトエラーの原理を概念的に説明するための図である。
【図１０】半導体デバイス（５１２ｋＳＲＡＭ）における動作電圧とソフトエラー率との関係を示す図である。
【図１１】二次イオンによるＭＯＳＦＥＴのスナップバックのメカニズムを説明するための図である。
【符号の説明】
【００８０】
１：蓄積ノード、２：蓄積ノード、３：素子分離酸化膜、４：ゲート電極、５ａ：ノード、５ｂ：ノード、６：ノード、７：電荷遮断膜、８：ウェル、９：ｎ+埋め込み層、１０：ウェル、１１：基板、１２：チャネル部、２１：電荷遮断膜、２２：ゲート酸化膜、２３：ゲート電極側壁、２４：トレンチ、２７：トレンチ、２８：レジスト膜、２９：埋め込み酸化膜、３０：薄い半導体層、３１：ゲート電極、３２：ゲート酸化膜、３３：拡散層。
【図１】
2005175447.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005175447.tif 000009
【図８】
2005175447.tif 000010
【図９】
2005175447.tif 000011
【図１０】
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【図１１】
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