(57)【要約】【課題】ウェル領域形成の際にこの領域に注入されたイオンの活性化を最大限維持し、前記イオン注入工程の際に半導体基板の損傷を最小化するとともに、ウェル領域のイオンに発生するＴＥＤ現象を抑制することを可能にする半導体素子の製造方法を提供する。【解決手段】 半導体基板に第１イオンでイオン注入工程を行って第１ウェル領域を形成した後、前記第１イオンよりマスの大きい第２イオンでイオン注入工程を行い、前記形成された第１ウェル領域に第２ウェル領域を形成する段階と、前記結果物にアニール工程を行ってウェル領域を形成する段階とを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板に第１イオンでイオン注入工程を行って第１ウェル領域を形成した後、前記第１イオンよりマスの大きい第２イオンでイオン注入工程を行って前記第１ウェル領域に第２ウェル領域を形成する段階と、
前記結果物にアニール工程を行ってウェル領域を形成する段階とを含む半導体素子の製造方法。
【請求項２】
前記第１ウェル領域は、高エネルギーイオン注入器を用いて、リンＰイオンをエネルギー５００〜３０００ＫｅＶ程度、ドーズ量１ｘ１０１１〜１ｘ１０１４ｉｏｎ／ｃｍ２程度の範囲で３〜１３°程度チルトさせて注入することにより形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記第２ウェル領域は、中電流イオン注入器を用いて、前記第１ウェル領域を形成するイオンよりマスの大きいイオンである砒素Ａｓイオンをエネルギー１００〜３００ＫｅＶ程度、ドーズ量１ｘ１０１１〜１ｘ１０１４ｉｏｎ／ｃｍ２程度の範囲で３〜１３°程度チルトさせて注入することにより形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記アニール工程は温度９００〜１,０００℃程度の範囲で１０〜６０ｓｅｃ時間、Ｎ２又はＨ2ガス雰囲気中で行うＲＴＰ工程、或いは温度９００〜１,１００℃の範囲で１０〜６０ｍｉｎ時間、Ｎ２またはＨ２ガス雰囲気中で行うファーネス工程であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記ウェル領域が形成された半導体基板に、しきい値電圧調節用イオンが注入された領域を形成した後、前記半導体基板上にトンネル酸化膜、フローティングゲート電極、誘電体膜、コントロールゲート電極を形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記ウェル領域の形成前に、前記第１及び第２ウェル領域形成のためのイオン注入工程に対する損傷を抑制するためのバッファ層の機能を行うスクリーン酸化膜を形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、ウェル領域形成の際にこの領域に注入されたイオンの活性化を最大限保つとともに、ウェル領域のイオンに発生するＴＥＤ(Transient Enhanced Diffusion)現象を抑制することを可能にする半導体素子の製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子の形成において、高温熱処理による工程が増加しているが、前記高温熱処理工程を行う間、半導体基板を含んだ素子形成のための領域に注入されたイオンが拡散する現象が発生する。これは素子の特性を低下させている。
【０００３】
特に、フラッシュメモリ素子のフローティングゲート電極の形成前、活性領域内にはウェル領域を形成するイオンを注入するが、前記ウェル領域を形成するイオンはイオン注入工程の際に高エネルギーによって行われることにより発生する半導体基板の損傷を最小化し、ウェル領域に注入されたイオンの活性比（activation ratio：半導体基板に注入されたイオンとシリコンとの結合程度）を最大限維持できるようにしなければならない。
【０００４】
ところが、このような条件を満足させうるように形成されたウェル領域のイオンは、後続の高温熱処理工程により他の膜質、例えば素子分離膜の酸化膜に浸透するが、素子に注入されたイオンはＴＥＤ現象が発生するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題点を解決するためもので、その目的は、ウェル領域形成の際にこの領域に注入されたイオンの活性化を最大限維持し、前記イオン注入工程の際に半導体基板の損傷を最小化するとともに、ウェル領域のイオンに発生するＴＥＤ現象を抑制することを可能にする半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明は、半導体基板に第１イオンでイオン注入工程を行って第１ウェル領域を形成した後、前記第１イオンよりマスの大きい第２イオンでイオン注入工程を行い、前記形成された第１ウェル領域に第２ウェル領域を形成する段階と、前記結果物にアニール工程を行ってウェル領域を形成する段階とを含む、半導体素子の製造方法を提供する。
【０００７】
前記第１ウェル領域は、高エネルギーイオン注入器を用いて、リンＰイオンをエネルギー５００〜３０００ＫｅＶ程度、ドーズ量１ｘ１０１１〜１ｘ１０１４ｉｏｎ／ｃｍ２程度の範囲で３〜１３°程度チルトさせて注入することにより形成することが好ましい。
【０００８】
前記第２ウェル領域は、中電流イオン注入器を用いて、前記第１ウェル領域を形成するイオンよりマスの大きいイオンである砒素Ａｓイオンをエネルギー１００〜３００ＫｅＶ程度、ドーズ量１ｘ１０１１〜１ｘ１０１４ｉｏｎ／ｃｍ２程度の範囲で３〜１３°程度チルトさせて注入することにより形成することが好ましい。
【０００９】
前記アニール工程は温度９００〜１,０００℃程度の範囲で１０〜６０ｓｅｃ時間、Ｎ２又はＨ2ガス雰囲気中で行うＲＴＰ工程、或いは温度９００〜１,１００℃の範囲で１０〜６０ｍｉｎ時間、Ｎ２またはＨ２ガス雰囲気中で行うファーネス工程であることが好ましい。
【００１０】
前記ウェル領域が形成された半導体基板に、しきい値電圧調節用イオンが注入された領域を形成した後、前記半導体基板上にトンネル酸化膜、フローティングゲート電極、誘電体膜、コントロールゲート電極を形成する段階をさらに含むことが好ましい。
【００１１】
前記ウェル領域の形成前に、前記第１及び第２ウェル領域形成のためのイオン注入工程に対する損傷を抑制するためのバッファ層の機能を行うスクリーン酸化膜を形成する段階をさらに含むことが好ましい。
【発明の効果】
【００１２】
本発明によれば、第１ウェル及び第２ウェル領域の形成後にアニール工程を行うことにより、後続の酸化工程のような高温熱処理工程により発生するＴＥＤ現象を防止することができ、マスの大きいイオンのみが注入された従来のソース／ドレイン領域よりイオンの活性比が増加するという効果がある。
【００１３】
また、前記アニール工程の遂行によって、第１及び第２ウェル領域を形成するために行う前記イオン注入工程から発生する半導体基板の損傷、或いはマスの大きいイオンの注入から発生した前記半導体基板の損傷の補償を受けることができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。なお、本発明の実施例は様々な変形実施が可能であるが、本発明は下記の実施例に限定されるものと解釈されてはならない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における膜の厚さなどはより明確な説明を強調するために誇張されたものであり、図面上において同一の符号で表示された要素は同一の要素を意味する。また、ある膜が他の膜又は半導体基板の「上」にある或いは接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することができ、或いはその間に第３の膜が介在されることもできる。
【００１５】
図１〜図４は本発明の好適な一実施例に係る半導体素子のウェル領域形成方法を説明するための断面図である。
【００１６】
図１を参照すると、半導体基板10の上部全面にスクリーン酸化膜12を形成する。前記半導体基板10はＰ型トランジスターが形成される領域（以下、「ＰＭＯＳ領域」という）及びＮ型トランジスターが形成される領域（以下、「ＮＭＯＳ領域」という）とに区分定義されているが、本明細書ではＰＭＯＳ領域のウェル領域形成について具体的に説明する。
【００１７】
前記スクリーン酸化膜12は、後続のイオン注入工程に対する損失を低下させるためのバッファ層の機能とイオンドーパントのチャネリング防止のために形成する。この際、スクリーン酸化膜12は温度７５０〜８００℃程度の範囲で５０〜７０Å程度の厚さにウェット酸化方式によって形成することができる。
【００１８】
図２を参照すると、前記結果物の所定の領域にフォトレジストパターンＰＲを形成し、これをイオン注入用マスクとして前記半導体基板10にイオン注入工程を行うことにより、第１ウェル領域14を形成する。
【００１９】
この際、第１ウェル領域14を形成するためのイオン注入工程は、高エネルギーイオン注入器を用いて、リンＰイオンをエネルギー５００〜３０００ＫｅＶ程度、ドーズ量１ｘ１０１１〜１ｘ１０１４ｉｏｎ／ｃｍ２程度の範囲で３〜１３°程度チルトされるようにして行う。
【００２０】
図３を参照すると、前記形成された第１ウェル領域14に前記フォトレジストパターンＰＲをイオン注入用マスクとしてイオン注入工程を行って第２ウェル領域16を形成する。この際、前記第２ウェル領域16を形成するためのイオン注入工程は、中電流イオン注入器を用いて、前記第１ウェル領域14を形成するリンＰイオン（サイズが３１）よりマスの大きいイオンである砒素イオン（サイズが７５）をエネルギー１００〜３００ＫｅＶ程度、ドーズ量１ｘ１０１１〜１ｘ１０１４ｉｏｎ／ｃｍ２程度の範囲で３〜１３°程度チルトされるようにして行う。次に、前記フォトレジストパターンＰＲを除去する工程を行う。
【００２１】
図４を参照すると、前記結果物の全面にアニール(anneal)工程を行うと、前記第１ウェル領域14の中心部に第２ウェル領域16が位置する三重ウェル領域Ｃを形成する。前記第１ウェル領域14及び第２ウェル領域16の形成後にアニール工程を行うと、前記ソース／ドレイン領域の濃度が増加し、注入されたイオンの拡散速度が減少することにより、後続の酸化工程のような高温熱処理工程によって発生するＴＥＤ現象を防止することができる。また、マスの大きいイオンとマスの小さいイオンが一つの領域に注入されて混合されるため、マスの大きいイオンのみが注入された従来のソース／ドレイン領域よりイオンの活性比が増加する。
【００２２】
また、前記アニール工程の遂行によって、第１及び第２ウェル領域14、16を形成するための高エネルギーの工程条件で行う前記イオン注入工程から発生する半導体基板の損傷、或いはマスの大きいイオンの注入から発生した前記半導体基板の損傷の補償を受けることができる。
【００２３】
前記段階で使用するアニール工程では、ＲＴＰ(Rapid Thermal Process)アニール工程又はファーネスアニール工程がある。ＲＴＰアニール工程で行う場合は、温度９００〜１０００℃の範囲内で１０〜６０ｓｅｃ時間、Ｎ２又はＨ２ガスの雰囲気中で行い、ファーネスアニール工程で行う場合は温度９００〜１１００℃の範囲で１０〜６０ｍｉｎ時間、Ｎ２又はＨ２ガスの雰囲気中で行う。次に、前記アニール工程以後、スクリーン酸化膜12を除去する。
【００２４】
前記形成されたウェル領域にイオン注入工程を行ってしきい値電圧調節用イオンが形成された領域を形成し、前記領域の形成された半導体基板にトンネル酸化膜、フローティングゲート電極、誘電体膜、コントロールゲート電極を形成してフラッシュメモリ素子の形成を完了する。
【００２５】
本発明の一実施例は、前記第１ウェル領域14及び第２ウェル領域16の形成後にアニール工程を行うことにより、後続の酸化工程のような高温熱処理工程により発生するＴＥＤ現象を防止することができ、マスの大きいイオンのみが注入された従来のソース／ドレイン領域よりイオンの活性比を増加させることができる。
【００２６】
また、前記アニール工程の遂行により、第１及び第２ウェル領域14、16を形成するために行う前記イオン注入工程から発生する半導体基板の損傷、或いはマスの大きいイオンの注入から発生した前記半導体基板の損傷の補償を受けることができる。
【００２７】
本発明は、具体的な実施例についてのみを詳細に説明したが、本発明の技術的思想の範囲内で変形又は変更可能なのは当分野で通常の知識を有する者には明らかなことであり、このような変形又は変更は本発明の特許請求の範囲に属するものと理解すべきである。
【図面の簡単な説明】
【００２８】
【図１】本発明の好適な一実施例に係る半導体素子のウェル領域形成方法を説明するための断面図である。
【図２】本発明の好適な一実施例に係る半導体素子のウェル領域形成方法を説明するための断面図である。
【図３】本発明の好適な一実施例に係る半導体素子のウェル領域形成方法を説明するための断面図である。
【図４】本発明の好適な一実施例に係る半導体素子のウェル領域形成方法を説明するための断面図である。
【符号の説明】
【００２９】
Ｃ    …三重ウェル領域
ＰＲ  …フォトレジストパターン
10    …半導体基板
12    …スクリーン酸化膜
14    …第１ウェル領域
16    …第２ウェル領域
【図１】
2005026652.tif 000003
【図２】
2005026652.tif 000004
【図３】
2005026652.tif 000005
【図４】
2005026652.tif 000006