(57)【要約】【課題】形態電話等の通信機器の多様化が求められるなかで、積層フィルタとしても低域側と高域側の両方で急峻である減衰域の特性が求められるようになっているが、前記したように従来における積層フィルタにあっては、低域側のみか高域側のみにしか減衰域が形成されないという問題があった。【解決手段】誘電体層上に配置された第１、第２および第３の共振素子であるストリップラインパターン１４ａと、前記第１、第２のストリップラインパターン１４ａ１  ，１４ａ２  との間に配置された容量性結合（Ｃ結）パターン１３ｂと、前記第２、第３のストリップラインパターン１４ａ２  ，１４ａ３  との間に配置された誘導性結合（Ｍ結）パターン１４ｃとを具備する積層フィルタである。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１〜第３の共振素子を備え、第１と第３の共振素子が入出力ラインに接続されたフィルタ回路において、
前記第１の共振素子と第２の共振素子との間に形成された容量性並列共振回路と、
前記第２の共振素子と第３の共振素子との間に形成された誘導性並列共振回路と、
を具備することを特徴とするフィルタ回路
【請求項２】
前記容量性並列共振回路と前記誘導性並列共振回路との間に容量性あるいは誘導性のマルチパスを接続したことを特徴とする請求項１に記載のフィルタ回路。
【請求項３】
誘電体層上に配置された第１、第２および第３の共振素子であるストリップラインパターンと、
前記第１、第２のストリップラインパターンとの間に配置された容量性結合（Ｃ結）パターンと、
前記第２、第３のストリップラインパターンとの間に配置された誘導性結合（Ｍ結）パターンと、
を具備することを特徴とする積層フィルタ。
【請求項４】
前記容量性結合パターンに前記第３のストリップラインパターン側に突出する突出部を形成したことを特徴とする請求項３に記載の積層フィルタ。
【請求項５】
誘電体層上に配置された第１〜第４の共振素子であるストリップラインパターンと、
前記第１、第２のストリップラインパターンとの間に配置された第１の容量性結合（Ｃ結）パターンと、
前記第３、第４のストリップラインパターンとの間に配置された第２の容量性結合（Ｃ結）パターンと、
前記第２、第３のストリップラインパターンとの間に配置された誘導性結合（Ｍ結）パターンと、
を具備することを特徴とする積層フィルタ。
【請求項６】
前記第２、第３のストリップラインパターンとの間に配置された容量性結合（Ｃ結）パターンと、
前記第１、第２のストリップラインパターンとの間を接続する状態で配置された第１の誘導性結合（Ｍ結）パターンと、
前記第３、第４のストリップラインパターンとの間に配置された第２の誘導性結合（Ｍ結）パターンと、
を具備することを特徴とする請求項５に記載の積層フィルタ。
【請求項７】
前記容量性結合（Ｃ結）パターンに前記第１のストリップラインパターン側および第４のストリップラインパターン側に突出する突出部を形成したことを特徴とする請求項６に記載の積層フィルタ。
【請求項８】
第１の誘電体層上に形成された第１〜第３の共振素子となるストリップラインパターンと、第２の誘電体層上に形成された第４〜第６の共振素子となるストリップラインパターンとを具備し、該各ストリップラインパターンが前記第１または第２の誘電体層を挟んで対向配置された積層フィルタにおいて、
前記各ストリップラインパターンの間に配置された第３の誘電体層上に、前記第１、第２、第４、第６の共振素子に対向して形成された容量性結合（Ｃ結）パターンと、
前記第２と第３および第５と第６との間にそれぞれ配置された誘導性結合（Ｍ結）パターンと、
を具備することを特徴とする積層フィルタ。
【請求項９】
前記第１〜第３のストリップラインパターンと第２の容量性結合（Ｃ結）パターンを挟むように配置された第７〜第９の共振素子であるストリップラインパターンとをさらに有し、かつ、該第８と第９との間に配置された第３の誘導性結合（Ｍ結）パターンとを具備することを特徴とする請求項８に記載の積層フィルタ。
【請求項１０】
誘電体層上に配置された第１、第２および第３の共振素子であるマイクロストリップラインパターンと、
前記第１、第２のマイクロストリップラインパターンとの間に配置された容量性結合（Ｃ結）パターンと、
前記第２、第３のマイクロストリップラインパターンとの間に配置された誘導性結合（Ｍ結）パターンと、
を具備することを特徴とする積層フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波領域で使用するフィルタ回路および積層フィルタであり、特に、低域側と高域側の両方に減衰域を持つようにしたフィルタ回路および積層フィルタに関する。
【０００２】
【従来の技術】
従来におけるストリップライン型フィルタの原理は、誘電体層上にストリップラインを配置し、かつ、該ストリップラインの一端をショートし、また他端をオープンにしたものである。このようなストリップライン型フィルタにあっては、共振器の配置や容量結合電極等の付加により、電界結合が強くでる電界結合型か、磁界結合が強くでる磁界結合型の何れかとなり、前記電界結合が強いフィルタの場合には低域減衰型傾向となり、一方、磁界結合が強いフィルタの場合には高域減衰型傾向となるものである。
【０００３】
また、従来例として特開平８−２３２０５号公報（公知例１）特開２００２−２６６０７号公報（公知例２）および特開２００２−７６７０５号公報（公知例３）に開示された技術がある。
【０００４】
前記従来例における公知例１に開示されている基本的な実施例は、同明細書の図１に示されているように、共振電極１２ａ，１２ｂが形成された第１の誘電体基板２と、内部アース電極２２が形成された第２の誘電体基板４と、外部アース電極１６が形成された第３の誘電体基板６と、容量結合電極１４０が形成された第４の誘電体基板８とより構成されたものであり、前記内部アース電極２２であるＭ結電極により結合度を高め周波数特性を調整し、容量結合電極により減衰極を形成していた。そして、この公知例１にあっては、図７に開示されているように減衰極は低域のみとなっている。
【０００５】
前記従来例における公知例２に開示されている基本的な実施例は、同明細書の図３に示されているように、誘電体基板１ｃと１ｄを積層した模擬的に透視した状態を示した図面である図３において、共振器電極１１ａ，１１ｂの中心間隔とノッチ容量電極４ａ，４ｂとの中心間隔とを一致させることで、電磁界結合量の制御する時に、この間隔を変更することなく、電極共有部１２の長さを変更することで電磁界結合量を制御することができることを特徴としている。すなわち、ノッチ容量電極４ａ，４ｂにより公知例２の図８に開示されている減衰極を形成し、電極共有部１２の長さを変更することで阻止帯域制御を行っているが、この公知例２においては減衰極は高域のみとなっている。
【０００６】
前記従来例における公知例３に開示されている基本的な実施例は、同明細書の図２に示されるように、誘電体層４ａ〜４ｄを積層し、誘電体層４ａの表面に上面電極５ｂが、誘電体層４ｄの裏面に端面電極５ｃが形成され、誘電体層４ｃの表面にストリップライン１ａ，１ｂが形成されると共に該ストリップライン１ａ，１ｂの一端を前記端面電極５ｃの略全域に接続した短絡電極１０が形成され、また、誘電体層４ｂの表面に前記ストリップライン１ａ，１ｂと直交するように浮遊容量電極９が形成されているものである。そして、浮遊容量電極９により減衰域の調整を行い、Ｍ結合である短絡電極５ｃにより高帯域の幅を調整するようにしているが、この公知例３においても減衰域は高域のみとなっている。
【０００７】
前記した従来例の何れのものも、Ｃ結パターンとＭ結パターンの両方を設けることで減衰域の制御を行うようにしたものであるが、これらの公知例にあっては減衰域が低域側のみか（公知例１）、高域側のみか（公知例２，３）しか制御することができなかった。
【０００８】
【特許文献】
（１）  特開平８−２３２０５
（２）  特開２００２−２６６０７
（３）  特開２００２−７６７０５
【０００９】
【発明が解決しようとする課題】
ところで、携帯電話等の通信機器の多様化が求められるなかで、積層フィルタとしても低域側と高域側の両方で急峻である減衰域の特性が求められるようになっているが、前記したように従来における積層フィルタにあっては、低域側のみか高域側のみにしか減衰域が形成されないという問題があった。
【００１０】
本発明は前記した問題点を解決せんとするもので、その目的とするところは、低域側と高域側の両方に減衰域を形成することで、多様化する通信機器に対応することができるフィルタ回路および積層フィルタを提供せんとするにある。
【００１１】
【課題を解決するための手段】
本発明のフィルタ回路は前記した目的を達成せんとするもので、その請求項１の手段は、第１〜第３の共振素子を備え、第１と第３の共振素子が入出力ラインに接続されたフィルタ回路において、前記第１の共振素子と第２の共振素子との間に形成された容量性並列共振回路と、前記第２の共振素子と第３の共振素子との間に形成された誘導性並列共振回路とを具備したことを特徴とする。
【００１２】
請求項２の手段は、前記した請求項１の手段において、前記容量性並列共振回路と前記誘導性並列共振回路との間に容量性あるいは誘導性のマルチパスを接続したことを特徴とする。
【００１３】
また、本発明の積層フィルタにおける請求項３の手段は、誘電体層上に配置された第１、第２および第３の共振素子であるストリップラインパターンと、前記第１、第２のストリップラインパターンとの間に配置された容量性結合（Ｃ結）パターンと、前記第２、第３のストリップラインパターンとの間に配置された誘導性結合（Ｍ結）パターンとを具備したものである。
【００１４】
請求項４の手段は、前記した請求項３の手段において、前記容量性結合パターンに前記第３のストリップラインパターン側に突出する突出部を形成したことを特徴とする。
【００１５】
請求項５の手段は、誘電体層上に配置された第１〜第４の共振素子であるストリップラインパターンと、前記第１、第２のストリップラインパターンとの間に配置された第１の容量性結合（Ｃ結）パターンと、前記第３、第４のストリップラインパターンとの間に配置された第２の容量性結合（Ｃ結）パターンと、前記第２、第３のストリップラインパターンとの間に配置された誘導性結合（Ｍ結）パターンとを具備したものである。
【００１６】
請求項６の手段は、前記した請求項５の手段において、前記第２、第３のストリップラインパターンとの間に配置された容量性結合（Ｃ結）パターンと、前記第１、第２のストリップラインパターンとの間を接続する状態で配置された第１の誘導性結合（Ｍ結）パターンと、前記第３、第４のストリップラインパターンとの間に配置された第２の誘導性結合（Ｍ結）パターンとを具備したものである。
【００１７】
請求項７の手段は、前記した請求項６の手段において、前記容量性結合（Ｃ結）パターンに前記第１のストリップラインパターン側および第４のストリップラインパターン側に突出する突出部を形成したことを特徴とする。
【００１８】
請求項８の手段は、第１の誘電体層上に形成された第１〜第３の共振素子となるストリップラインパターンと、第２の誘電体層上に形成された第４〜第６の共振素子となるストリップラインパターンとを具備し、該各ストリップラインパターンが前記第１または第２の誘電体層を挟んで対向配置された積層フィルタにおいて、前記各ストリップラインパターンの間に配置された第３の誘電体層上に、前記第１、第２、第４、第６の共振素子に対向して形成された容量性結合（Ｃ結）パターンと、前記第２と第３および第５と第６との間にそれぞれ配置された誘導性結合（Ｍ結）パターンとを具備したものである。
【００１９】
請求項９の手段は、前記した請求項８の手段において、前記第１〜第３のストリップラインパターンと第２の容量性結合（Ｃ結）パターンを挟むように配置された第７〜第９の共振素子であるストリップラインパターンとをさらに有し、かつ、該第８と第９との間に配置された第３の誘導性結合（Ｍ結）パターンとを具備することを特徴とする。
【００２０】
請求項１０の手段は、誘電体層上に配置された第１、第２および第３の共振素子であるマイクロストリップラインパターンと、前記第１、第２のマイクロストリップラインパターンとの間に配置された容量性結合（Ｃ結）パターンと、前記第２、第３のマイクロストリップラインパターンとの間に配置された誘導性結合（Ｍ結）パターンとを具備したものである。
【００２１】
【発明の実施の形態】
以下、本発明に係る積層フィルタの第１の実施の形態を図１〜図５と共に説明する。なお、図１は外観斜視図、図２は同上の積層構造を示す説明斜視図、図３は図１のＡ−Ａ線断面図、図４は各パターンの位置関係を示す透視図、図５は等価回路、図６は本発明による積層フィルタによって得られる周波数特性を示している。
【００２２】
図１に示すように、１は所定の導体パターンが形成された複数の誘電体層１１〜１６を積層し一体構造とした積層フィルタにして、各誘電体層１１〜１６は、例えば、ＢａＴＩＯＲ３  系の誘電性を有するセラミック焼結体で構成されている。そして、各誘電体層１２〜１６には以下に述べるパターンが形成されている。
【００２３】
図２に示すように、１１は保護層を兼ねる第１の誘電体層、１２は略全面積にアースパターン１２ａが形成された第２の誘電体層、１３は一端が長辺に露出した３本の内部アースパターン１３ａと、該内部アースパターン１３ａから離れた位置で長辺と平行するＣ結パターン１３ｂとが形成された第３の誘電体層、１４は一端が前記した長辺とは対向する長辺側に露出する共振器を兼ねる３本の平行なストリップラインパターン１４ａと、該ストリップラインパターン１４ａにおける第１と第３のストリップラインパターン１４ａ１  ，１４ａ３  に一端が接続され、他端が左右の短辺に露出する入出力パターン１４ｂと、前記ストリップラインパターン１４ａ２  ，１４ａ３  との間を接続するＭ結パターン１４ｃとが形成された第４の誘電体層、１５は前記した第３の誘電体層１３と同じ内部アースパターン１５ａが形成された第５の誘電体層、１６は前記した第２の誘電体層１２と同じアースパターン１６ａが形成された第６の誘電体層である。
【００２４】
そして、これらの誘電体層１１〜１６は図１に示すように周知の方法で積層され一体化される。また、第２の誘電体層２におけるアースパターン１２ａと第３の誘電体層１３における内部アースパターン１３ａと第５の誘電体層１５における内部アースパターン１５ａおよび第６の誘電体層１６のアースパターン１６ａとは積層された状態で長手方向の側面において外部アース導体層１６となる。
【００２５】
さらに、第２の誘電体層２におけるアースパターン１２ａと、第４の誘電体層１４におけるストリップラインパターン１４ａおよび第６の誘電体層１６のアースパターン１６ａとが積層された状態で長手方向の側面において外部アース導体層１８となり、また、第４の誘電体層１４における入出力パターン１４ｂは積層された状態で短手方向の側面において入出力導体層１９となる。
【００２６】
前記した図２の誘電体層１１〜１６を積層した状態の各パターンの位置関係を透視すると図４に示すようになる。この図においてＣ結パターン１３ｂはストリップラインパターン１４ａ１  ，１４ａ２  と重なった状態となり、かつ、Ｃ結パターン１３ｂの長さはストリップラインパターン１４ａ１  ，１４ａ２  より僅かにはみ出した長さになっている。特に、Ｃ結パターン１３ｂがストリップラインパターン１４ａ２  よりストリップラインパターン１４ａ３  側に突出している突出部１３ｂ１  が形成されており、この突出部１３ｂ１  が後述する等価回路のマルチパス並列共振素子（容量成分Ｃ３）となる。
【００２７】
次に、図４（ａ）の等価回路を図５に示す。Ｍ結パターン１４ｃが等価回路のインダクタンスＬ１  、図４において左側の入出力パターン１４ｂがインダクタンスＬ２  、同じく右側の入出力パターン１４ｂがインダクタンスＬ３  となり、Ｃ結パターン１３ｂとストリップラインパターン１４ａ１  ，１４ａ２  とによって発生する容量がＣ１  ，Ｃ２  となり、また、Ｃ結パターン１３ｂの突出部とストリップラインパターン１４ａ３  とが誘電体層を挟んで対向することによって発生する容量成分がマルチパスＣ３  となる。また、ストリップラインパターン１４ａ１  ，１４ａ２  とでコンデンサとインダクタンスとからなるＱ１２が、また、ストリップラインパターン１４ａ２  ，１４ａ３  とでコンデンサとインダクタンスとからなるＱ２３が形成される。
【００２８】
なお、図４（ｂ）は前記した図４（ａ）のＭ結パターン１４ｃの形状を直線状からコの字状に変形したものであり、その他の構成は全く同じであるので説明は省略する。また、ストリップラインパターン１４ａ１  〜１４ａ３  によって第１共振器〜第３共振器が構成されている。
【００２９】
このように構成した積層フィルタにあっては、図５に示すような等価回路が得られるが、Ｃ１，Ｃ２およびＱ１２からなる容量性並列共振回路は、第１と第２の共振器間に発生した容量性成分が支配的な等価リアクタンスで構成される回路であり、並列共振回路の共振周波数ｆ０  は、
ｆ０  ＝１／（２π√（ＬＣ）なので、
図６に示す周波数特性における低周波帯域での第１トラップを形成する。
【００３０】
また、インダクタンスＬ１とＱ２３からなる誘導性並列共振回路によって高周波帯域での第３のトラップが形成される。さらに、前記容量性並列共振回路にマルチパス並列共振素子Ｃ３を加えることで、第２のトラップを形成し、この第２のトラップの周波数を調整することで、低域・高域の弱い側をより急峻することができる。
【００３１】
なお、マルチパス並列共振素子は前記した実施の形態のようにＣ結（層間の容量結合）にしてもあるいはＬ結（パターンで接続）で構成してもよい。このように、本発明にあっては、低域側と高域側の２つにトラップが形成されることから、帯域の両側の減衰量を確保したい場合に本発明は有効である。
【００３２】
また、前記したマルチパス並列共振素子は、図７に示すような等価的に考えることができるので、マルチパス並列共振素子は他の定数と比べて他の定数に影響を与えずに変化させることがでトラップの位置の調整を行うことができるものである。なお、図７に示す一辺を本発明のようにＭ結が支配的なＭとした場合には、高周波側にトラップが現れるが、全ての辺をＣとした場合には、低周波側にトラップが現れるので、低域と高域の両方にトラップが現れない従来のものとなる。
【００３３】
次に、第２の実施の形態を図８と共に説明する。なお、前記した第１の実施の形態と同一パターンは同一符号を示し説明は省略する。
図８の実施の形態にあっては、第４の共振素子である第４のストリップラインパターン１４ａ４  を形成し、第１と第２のストリップラインパターン１４ａ１  ，１４ａ３  とに渡って異層の誘電体層に第１のＣ結パターン１３ｂを形成し、また、第４と第３のストリップラインパターン１４ａ４  ，１４ａ３  とに渡って異層の誘電体層に第２のＣ結パターン１３ｃを形成し、さらに、第２と第４のストリップラインパターン１４ａ２  ，１４ａ４  とを接続するＭ結パターン１４ｃが形成されたものである。
【００３４】
このように構成した積層フィルタにおいても、前記した図６に示す周波数特性図と同様に低域と高域の両方に第１〜第３のトラップが発生して、帯域の両側の減衰量を確保したい場合に有効である。
【００３５】
次に、第３の実施の形態を図９と共に説明する。なお、前記した第２の実施の形態と同一パターンは同一符号を示し説明は省略する。
図９の実施の形態にあっては、Ｃ結パターンを第２と第４のストリップラインパターン１４ａ２  ，１４ａ４  とに渡って異層の誘電体に形成したこと、また、第１と第２のストリップラインパターン１４ａ１  ，１４ａ２  および第４と第３のストリップラインパターン１４ａ４  ，１４ａ３  との間を接続する第１のＭ結パターン１４ｃと、第２のＭ結パターン１４ｄとが形成されたものである。
【００３６】
次に、第４の実施の形態を図１０と共に説明する。なお、前記した第３の実施の形態と同一パターンは同一符号を示し説明は省略する。
図１０の実施の形態にあっては、図９におけるＣ結パターン１３ｂの、第１のストリップラインパターン１４ａ１  および第３のストリップラインパターン１４ａ３  と対向して突出する突出部１３ｂ１  が形成され、この突出部１３ｂ１  と第１のストリップラインパターン１４ａ１  および第３のストリップラインパターン１４ａ３  との間でマルチパス並列共振素子としての役目をするものである。このように、両側に突出部を設けることで２本のマルチパスが形成されるため、より多彩な極形成と制御が可能となる。
【００３７】
次に、第５の実施の形態を図１１と共に説明する。なお、前記した第１の実施の形態と同一パターンは同一符号を示し説明は省略する。
図１１の実施の形態にあっては、前記した第１の実施の形態における図２に示した第３の誘電体層１３の上面側に、第４の誘電体層１４と同じパターンが形成された第７の誘電体層１７を各共振パターンが対向する形で積層したものである。
【００３８】
すなわち、第７の誘電体層１７にはストリップラインパターン１７ａである第４〜第６のストリップラインパターン１７ａ１  〜１７ａ３  が形成され、第４と第６のストリップラインパターン１７ａ１  と１７ａ３  とには入出力パターン１７ｂが形成され、また、第２と第３のストリップラインパターン１７ａ２  ，１７ａ３  との間を接続する第１のＭ結パターン１７ｃが形成されているものである。加えて、第１〜第３のストリップラインパターンと、第４〜第６のストリップラインパターンとの間にはＣ結パターン１３ｂが形成された誘電体層１３が設けられている。
【００３９】
このように、対向するストリップラインパターンに挟まれた位置にＣ結パターンを設けることで、効果的な容量結合が期待でき、かつ、誘電体層１４と誘電体層１７の両方にＭ結パターンを設けることで、このような対向形の積層フィルタにおいても低域・高域の両方を効果的に減衰させることが可能になる。なお、本発明では、片側の誘電体層のみにＭ結パターンを設けることを否定するものではない。
【００４０】
次に、第６の実施の形態を図１２と共に説明する。なお、前記した第５の実施の形態と同一パターンは同一符号を示し説明は省略する。
図１２の実施の形態にあっては、前記第５の実施の形態における第４の誘電体層１４の下側に、図２に示した第３の誘電体層１３におけるＣ結パターン１３ｂと同じ位置に形成した第２のＣ結パターン１８ｂを有する第８の誘電体層１８を配置し、また、この第８の誘電体層１８の下側に第４および第７の誘電体層１４，１７と同じパターンであるストリップラインパターン１９ａである第７〜第９のストリップラインパターン１９ａ１  〜１８ａ３  と、入出力パターン１９ｂおよび第３のＭ結パターン１９ｃが形成された第９の誘電体層１９を積層したものである。
【００４１】
そして、これらの第３〜第６の実施の形態で示した積層フィルタにあっても、図６に示す周波数特性図と同様に低域と高域の両方に第１〜第３のトラップが発生して、帯域の両側の減衰量を確保したい場合に有効である。
なお、上記した実施例では、積層フィルタを例に説明したが、本発明はプリント基上で構成したフィルタ回路や、多層基板上にマイクロストリップラインパターンを形成することで構成したマイクロストリップ型フィルタにも適用することは可能である。
【００４２】
【発明の効果】
本発明は前記したように、第１〜第３の共振素子が入出力ラインに接続されたフィルタ回路において、前記第１の共振素子と第２の共振素子との間に形成された容量性並列共振回路と、前記第２の共振素子と第３の共振素子との間に形成された誘導性並列共振回路とから構成したことにより、低域側と高域側の両方に減衰域を形成されるので、帯域の両側の減衰量を確保したい通信機器に対応することができるものである。
【図面の簡単な説明】
【図１】本発明に係る積層フィルタの外観斜視図である。
【図２】同上の積層構造を示す説明斜視図である。
【図３】図１のＡ−Ａ線断面図である。
【図４】図２における各パターンの位置関係を示す透視図である。
【図５】等価回路図である。
【図６】本発明による等価回路による周波数特性図である。
【図７】第２の実施の形態におけるパターンの位置関係を示す透視図である。
【図８】第３の実施の形態におけるパターンの位置関係を示す透視図である。
【図９】第４の実施の形態におけるパターンの位置関係を示す透視図である。
【図１０】第５の実施の形態におけるパターンの位置関係を示す透視図である。
【図１１】第６の実施の形態における積層構造を示す説明斜視図である。
【図１２】第７の実施の形態における積層構造を示す説明斜視図である。
【符号の説明】
１〜９                            誘電体層
１３ｂ，１３ｃ，１３ｄ，１８ｂ    Ｃ結パターン
１４ａ，１７ａ，１９ａ            ストリップラインパターン
１４ｂ，１７ｂ，１９ｂ            入出力パターン
１４ｃ，１７ｃ，１９ｃ            Ｍ結パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005026799.tif 000007
【図６】
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【図７】
2005026799.tif 000009
【図８】
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【図９】
2005026799.tif 000011
【図１０】
2005026799.tif 000012
【図１１】
2005026799.tif 000013
【図１２】
2005026799.tif 000014
【手続補正書】
【提出日】平成16年6月17日(2004.6.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】本発明に係る積層フィルタの外観斜視図である。
【図２】同上の積層構造を示す説明斜視図である。
【図３】図１のＡ−Ａ線断面図である。
【図４】図２における各パターンの位置関係を示す透視図である。
【図５】等価回路図である。
【図６】本発明による等価回路による周波数特性図である。
【図７】マルチパス並列共振素子の等価回路である。
【図８】第２の実施の形態におけるパターンの位置関係を示す透視図である。
【図９】第３の実施の形態におけるパターンの位置関係を示す透視図である。
【図１０】第４の実施の形態におけるパターンの位置関係を示す透視図である。
【図１１】第５の実施の形態における積層構造を示す平面図である。
【図１２】第６の実施の形態における積層構造を示す平面図である。
【符号の説明】
１〜９                            誘電体層
１３ｂ，１３ｃ，１３ｄ，１８ｂ    Ｃ結パターン
１４ａ，１７ａ，１９ａ            ストリップラインパターン
１４ｂ，１７ｂ，１９ｂ            入出力パターン
１４ｃ，１７ｃ，１９ｃ            Ｍ結パターン