(57)【要約】【課題】プラズマディスプレイ装置においては、プラズマディスプレイパネルを駆動する駆動回路に流れる高速、大電流の影響によって、ノイズが発生し、これがプラズマディスプレイパネルに悪影響を与える。【解決手段】  前記走査電極駆動回路の一部を構成する第１基板の一端側には第１サステイン回路を、他端側には第１サステイン回路と対向して分離回路を配置し、第１電力回収回路を第１サステイン回路及び分離回路と分離した第１基板の位置に配置するとともに、第１サステイン回路及び分離回路の複数の端子を第１基板の端部に寄せて配置して第１半導体モジュールとし、前記放電維持電極駆動回路の一部を構成する第２基板の一端側には第２サステイン回路を、他端側には第２電力回収回路を配置するとともに、第２サステイン回路及び第２電力回収回路の複数の端子を第２基板の端部に寄せて配置して第２半導体モジュールとしたことを特徴とする。【選択図】        図４
2005275091.tif 000002
【特許請求の範囲】
【請求項１】
プラズマディスプレイパネルの走査電極側に、第１サステイン回路と第１電力回収回路及び分離回路を有する走査電極駆動回路を、放電維持電極側に、第２サステイン回路と、第２電力回収回路を有する放電維持電極駆動回路を備えたプラズマディスプレイパネル駆動装置であって、
前記走査電極駆動回路の一部を構成する第１基板の一端側には第１サステイン回路を、他端側には第１サステイン回路と対向して分離回路を配置し、第１電力回収回路を第１サステイン回路及び分離回路と分離した第１基板の位置に配置するとともに、第１サステイン回路及び分離回路の複数の端子を第１基板の端部に寄せて配置して第１半導体モジュールとし、
前記放電維持電極駆動回路の一部を構成する第２基板の一端側には第２サステイン回路を、他端側には第２電力回収回路を配置するとともに、第２サステイン回路及び第２電力回収回路の複数の端子を第２基板の端部に寄せて配置して第２半導体モジュールとしたことを特徴とするプラズマディスプレイパネル駆動装置。
【請求項２】
第１半導体モジュールにおいては、第１基板の一端側に、第１、第２、第３、第４、第５導電ランドを形成し、第１導電ランド、第２導電ランドにそれぞれ第１サステイン回路を構成するスイッチング素子を搭載するとともに、第１導電ランドには前記端子の１つであるサステイン電源端子を、
第２導電ランドには前記端子の１つである出力端子を設け、
第２導電ランドはその一部で第１導電ランドのスイッチング素子と近接しており、第２導電ランドのスイッチング素子は第３導電ランドに近接しており、第３導電ランドには前記端子の１つであるアース端子が設けられ、
第１導電ランドのスイッチング素子と第２導電ランドがワイヤによって接続され、第２導電ランドのスイッチング素子と第３導電ランドとがワイヤによって接続され、前記サステイン電源端子と前記出力端子及びアース端子とが第１基板の端部に沿って１列に配置され、
第４導電ランドには分離回路を構成するスイッチング素子を搭載するとともに、リセット電圧端子を設け、リセット期間中にプラズマディスプレイパネルを全面放電させるためのリセット電圧発生回路と第１サステイン回路の電流経路を分離する、前記スイッチング素子中の第１分離スイッチング素子を第２導電ランドに近接して配置し、
アドレス期間中に前記走査電極の選択電極にスキャン電圧を供給するためのスキャン電圧発生回路と前記リセット電圧発生回路の電流経路を分離する、前記スイッチング素子中の第２分離スイッチング素子を第４導電ランドに近接して配置し、第４導電ランドにスキャン電圧端子を設け、
第２導電ランドと第１分離スイッチング素子とをワイヤによって接続し、第５導電ランドと第２分離スイッチング素子とをワイヤによって接続し、前記リセット電圧端子と前記スキャン電圧端子とを第１基板の他端に沿って１列に配置したことを特徴とする請求項１記載のプラズマディスプレイパネル駆動装置。
【請求項３】
前記全てのスイッチング素子はパワーＭＯＳＦＥＴで構成され、各導電ランド間の間隔は夫々１ｍｍ〜１０ｍｍ、前記ワイヤの長さは６〜１０ｍｍであることを特徴とする請求項２記載のプラズマディスプレイパネル駆動装置。
【請求項４】
第１半導体モジュールを取付ける第１駆動基板を備え、この第１駆動基板に電源安定化用のコンデンサを第１基板に設けた前記サステイン電源端子に近接して設けるとともに、第１基板に設けた前記出力端子の直近に、前記走査電極と前記走査電極駆動回路との間に存在するスキャンドライバ回路への接続コネクタを設けたことを特徴とする請求項２記載のプラズマディスプレイパネル駆動装置。
【請求項５】
第１駆動基板を２層構造とし、２層目にアースパターン部と、前記電源安定化用コンデンサから供給される大電流パルスを第１基板側へ供給する配線パターン部を設け、２層目を第２基板取り付け部とするとともに、第１基板側から出力される大電流パルスを前記接続コネクタへ供給する配線パターン部を設けたことを特徴とする請求項４記載のプラズマディスプレイパネル駆動装置。
【請求項６】
第１駆動基板のアースパターン部と電気的接続を行うための接地端子を第１基板の４端に設けたことを特徴する請求項５記載のプラズマディスプレイパネル駆動装置。
【請求項７】
第１基板の他主面に放熱板が取り付けられ、この放熱板は第１基板のアースと電気的に接続されていることを特徴とする請求項５記載のプラズマディスプレイパネル駆動装置。
【請求項８】
第２半導体モジュールにおいては、第２基板の一端側に、第６、第７、第８、第９導電ランドを形成し、第６導電ランド、第８導電ランドにそれぞれ第２サステイン回路を構成するスイッチング素子を搭載するとともに、第６導電ランドには前記端子の１つであるサステイン電源端子を、第８導電ランドには前記端子の１つである出力端子を設け、
第７導電ランドは第６導電ランドに近接して配置され、前記端子の１つである出力端子が設けられるとともに、前記スイッチング素子とワイヤによって接続され、
第９導電ランドは第７導電ランドに近接して配置され、前記端子の１つであるアース端子が設けられるとともに、前記スイッチング素子とワイヤによって接続され、
前記サステイン電源端子、２つの出力端子及びアース端子を第２基板の一端に沿って１列に配置したことを特徴とする請求項１記載のプラズマディスプレイパネル駆動装置。
【請求項９】
前記全てのスイッチング素子はパワーＭＯＳＦＥＴで構成され、第６導電ランドと第７導電ランドとの間隔及び第８導電ランドと第９導電ランドとの間隔は夫々１ｍｍ〜１０ｍｍ、前記ワイヤの長さは６〜１０ｍｍであることを特徴とする請求項８記載のプラズマディスプレイパネル駆動装置。
【請求項１０】
第２半導体モジュールを取付ける第２駆動基板を備え、この第２駆動基板に電源安定化用のコンデンサを第２基板に設けた前記サステイン電源端子に近接して設けるとともに、第２基板に設けた前記出力端子の直近に前記放電維持電極への接続コネクタを設けたことを特徴とする請求項８記載のプラズマディスプレイパネル駆動装置。
【請求項１１】
前記第２駆動基板を２層構造とし、１層目にアースパターン部を設け、２層目を第２基板取り付け部とするとともに、第２基板側から出力される大電流パルスを前記接続コネクタへ供給する配線パターン部と、前記電源安定化用コンデンサから供給される大電流パルスを第２基板側へ供給する配線パターン部を設けたことを特徴とする請求項１０記載のプラズマディスプレイパネル駆動装置。
【請求項１２】
第２駆動基板のアースパターン部と電気的接続を行うための接地端子を第２基板の４端に設けたことを特徴する請求項１１記載のプラズマディスプレイパネル駆動装置。
【請求項１３】
第２基板の他主面に放熱板が取り付けられ、この放熱板は第２基板のアースと電気的に接続されていることを特徴とする請求項１１記載のプラズマディスプレイパネル駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルの駆動装置に関するものである。
【背景技術】
【０００２】
大画面用の表示パネルとして、プラズマディスプレイパネル（以下、略してＰＤＰと記載する）が知られている。ＰＤＰは、高電圧・大電流が供給できる駆動回路が必要になる。
ＡＣ型ＰＤＰは列方向に配置された多数のアドレス電極と、前記アドレス電極と離間し交差するように互いに対を成すように行方向に平行に配置された多数の走査電極及び維持電極とが放電ガス空間を挟んで対向し、前記アドレス電極と前記走査電極の選択電極間に電圧を印加してアドレッシングを行い、前記走査電極と維持電極間にサステインパルス電圧を印加して維持放電を行うように構成されている。
【０００３】
そして、走査電極側にスキャンドライバ回路とその前段に走査電極駆動回路が設けられている。この走査電極駆動回路はサステイン回路、電力回収回路、分離回路、リセット電圧生成回路、スキャン電圧生成回路、コイル及び回収コンデンサにより構成され、サステイン回路及び電力回収回路が１つの半導体パワーモジュールの中に組み込まれている。
維持電極側に維持電極駆動回路が設けられている。この維持電極駆動回路はサステイン回路、電力回収回路、コイル及び回収コンデンサにより構成され、サステイン回路及び電力回収回路が１つの半導体パワーモジュールの中に組み込まれている。
【０００４】
上記２つのサステイン回路及び２つの電力回収回路により維持電極（以下電極Ｘという）、走査電極（以下電極Ｙという）間に交互に反転するサステインパルス電圧ＶＳＵＳが印加されて維持放電が行われる期間は、実際にＰＤＰが放電している期間であるため、パネルに供給される電力がもっとも大きく、サステインパルス電圧ＶＳＵＳが流れる配線にはピーク電流が２００Ａ程度、それぞれの電力回収回路の配線にはピーク電流が５０Ａ程度の大電流が流れる。またサステインパルス電圧ＶＳＵＳの電圧波形は電圧が１７０Ｖ，１周期が５μｓ程度である。
【０００５】
上記の大きなピーク電流に対処すると同時に電力損失を抑えるために、両サステイン回路、電力回収回路及び分離回路内のスイッチ素子及びダイオードは、それぞれ複数個の素子を並列接続して使用しており、半導体パワーモジュールで代用した場合もスイッチ素子の員数に従って各駆動基板上に複数のモジュールが設置される。これらスイッチ素子は高速動作に適したパワーＭＯＳＦＥＴやファースト・リカバリ・ダイオードを用いている。
【０００６】
またサステインパルス電流はｄｉ／ｄｔが大きいため、パルス電流に起因する誘導等で輻射ノイズが発生する。このようなサステインパルス電流の流れるサステイン回路に使用する半導体パワーモジュールの例が特開２０００−８９７２４号公報に記載されている。
この公報では、半導体パワーモジュール内のサステイン回路中の大電流大電圧が流れるパルス回路、すなわち２つのスイッチ素子を直列に接続したプッシュプル回路の回路数をプッシュプル回路のオン・オフを制御する制御回路の個数よりも多くしている。これにより１つ当りのパルス回路に流す電流を少なくすることによってノイズの発生を低減し、制御回路がノイズの影響で誤動作を起こしにくくしている。
【０００７】
また半導体パワーモジュール及び駆動基板で発生するインダクタンス及び不要輻射を低減する他の例については特開２０００−２２１９３８号公報に記載されている。
この公報の半導体パワーモジュールは配線パターンと金属板間に絶縁膜を設けた３つの金属板で構成され第１と第２の金属板間、及び第２と第３の金属板間を折り曲げてコの字状に形成し、第２の金属板上の配線パターンに大電流スイッチ素子を配置する構成である。また駆動基板は絶縁板、絶縁板の両面に金属板、さらに金属板上に絶縁膜、そして絶縁膜上に配線パターンを備えた構成となっており、駆動基板の両面に配線パターンが形成されており、駆動基板の一方の面の配線パターンと半導体パワーモジュールの配線パターンが接続され、他方の面の配線パターンに回路部品を搭載する構成となっている。配線パターンのすぐそばに金属基板を配置し、配線パターンに流れた電流が作る磁界で金属基板に渦電流が流れ、渦電流により反対方向の磁界を発生させ、配線パターンに流れた電流で生じた磁界を打ち消し、インダクタンスを低減している。
【特許文献１】特開２０００−８９７２４号公報
【特許文献２】特開２０００−２２１９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記特開２０００−８９７２４号公報に記載されている例では、モジュール内にサステイン回路を複数個配置するために、チップ配置、配線レイアウトが複雑にならざるを得ない。またサステイン回路とリセット回路をモジュール内に配置する例が示されているが、分離回路も大電流が流れる回路であり、これらをモジュール内に取り込むとすれば各パルス回路についてそれぞれ同数の分離回路を配置しなければ、本公報記載の回路の効果は得ることができず、モジュールの回路構成はさらに複雑になる。また、本公報ではモジュール内部のノイズ対策については効果があるが、モジュールが設置されている駆動基板上で高速、大電流パルスによって発生するノイズに対しては効果がない。
【０００９】
また、上記特開２０００−２２１９３８号公報に記載されている例では、駆動基板とモジュールを電気的に接続するための接続端子を含め、半導体パワーモジュールの全面を金属基板で覆う必要があり、モジュールの構造が複雑になる。金属基板をコの字状に形成するために組立プロセスも特別なものが必要となる。
また駆動基板は絶縁板をはさみ両面に金属板を配置し、さらにそれら金属板を挟み込むように絶縁膜を配置し、絶縁膜上に配線パターンを配置する構成となっているため、通常用いられている４層基板などが使用できない。さらに基板の両面に部品を配置する必要があるが、金属基板が挿入されているためスルーホールを空けることができず、両面間の電気的接続ができない。基板両面に部品を配置すると基板をプラズマディスプレイ装置に接続する際に、部品高さ分の空間が必要となり、プラズマディスプレイ装置の特徴である薄型が実現できない。
【００１０】
また、片面に全ての部品を配置する構成としても、全ての部品を片面に搭載するため基板面積を大きくする必要がある。さらに、基板上の配線パターンの引き回しが複雑になり配線抵抗が増加し、プラズマディスプレイパネルの特性に悪影響を及ぼす。
本発明の目的は上記の欠点を解決し、出力回路に流れる高速、大電流の影響を軽減し、且つ駆動基板上の配線パターンで発生する輻射ノイズを低減できる簡便かつ安価なプラズマディスプレイパネル駆動装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明のプラズマディスプレイパネル駆動装置は、プラズマディスプレイパネルの走査電極側に、第１サステイン回路と第１電力回収回路及び分離回路を有する走査電極駆動回路を、放電維持電極側に、第２サステイン回路と、第２電力回収回路を有する放電維持電極駆動回路を備えたプラズマディスプレイパネル駆動装置であって、前記走査電極駆動回路の一部を構成する第１基板の一端側には第１サステイン回路を、他端側には第１サステイン回路と対向して分離回路を配置し、第１電力回収回路を第１サステイン回路及び分離回路と分離した第１基板の位置に配置するとともに、第１サステイン回路及び分離回路の複数の端子を第１基板の端部に寄せて配置して第１半導体モジュールとし、前記放電維持電極駆動回路の一部を構成する第２基板の一端側には第２サステイン回路を、他端側には第２電力回収回路を配置するとともに、第２サステイン回路及び第２電力回収回路の複数の端子を第２基板の端部に寄せて配置して第２半導体モジュールとしたことを特徴とする。
【００１２】
また、第１半導体モジュールにおいては、第１基板の一端側に、第１、第２、第３、第４、第５導電ランドを形成し、第１導電ランド、第２導電ランドにそれぞれ第１サステイン回路を構成するスイッチング素子を搭載するとともに、第１導電ランドには前記端子の１つであるサステイン電源端子を、第２導電ランドには前記端子の１つである出力端子を設け、第２導電ランドはその一部で第１導電ランドのスイッチング素子と近接しており、第２導電ランドのスイッチング素子は第３導電ランドに近接しており、第３導電ランドには前記端子の１つであるアース端子が設けられ、第１導電ランドのスイッチング素子と第２導電ランドがワイヤによって接続され、第２導電ランドのスイッチング素子と第３導電ランドとがワイヤによって接続され、前記サステイン電源端子と前記出力端子及びアース端子とが第１基板の端部に沿って１列に配置され、第４導電ランドには分離回路を構成するスイッチング素子を搭載するとともに、リセット電圧端子を設け、リセット期間中にプラズマディスプレイパネルを全面放電させるためのリセット電圧発生回路と第１サステイン回路の電流経路を分離する、前記スイッチング素子中の第１分離スイッチング素子を第２導電ランドに近接して配置し、アドレス期間中に前記走査電極の選択電極にスキャン電圧を供給するためのスキャン電圧発生回路と前記リセット電圧発生回路の電流経路を分離する、前記スイッチング素子中の第２分離スイッチング素子を第４導電ランドに近接して配置し、第４導電ランドにスキャン電圧端子を設け、第２導電ランドと第１分離スイッチング素子とをワイヤによって接続し、第５導電ランドと第２分離スイッチング素子とをワイヤによって接続し、前記リセット電圧端子と前記スキャン電圧端子とを第１基板の他端に沿って１列に配置したことを特徴とする。
【００１３】
また、前記全てのスイッチング素子はパワーＭＯＳＦＥＴで構成され、各導電ランド間の間隔は夫々１ｍｍ〜１０ｍｍ、前記ワイヤの長さは６〜１０ｍｍであることを特徴とする。
また、第１半導体モジュールを取付ける第１駆動基板を備え、この第１駆動基板に電源安定化用のコンデンサを第１基板に設けた前記サステイン電源端子に近接して設けるとともに、第１基板に設けた前記出力端子の直近に、前記走査電極と前記走査電極駆動回路との間に存在するスキャンドライバ回路への接続コネクタを設けたことを特徴とする。
【００１４】
また、第１駆動基板を２層構造とし、２層目にアースパターン部と、前記電源安定化用コンデンサから供給される大電流パルスを第１基板側へ供給する配線パターン部を設け、１層目を第２基板取り付け部とするとともに、第１基板側から出力される大電流パルスを前記接続コネクタへ供給する配線パターン部を設けたことを特徴とする。
また、第１駆動基板のアースパターン部と電気的接続を行うための接地端子を第１基板の４端に設けたことを特徴する。
【００１５】
また、第１基板の他主面に放熱板が取り付けられ、この放熱板は第１基板のアースと電気的に接続されていることを特徴とする。
また、第２半導体モジュールにおいては、第２基板の一端側に、第６、第７、第８、第９導電ランドを形成し、第６導電ランド、第８導電ランドにそれぞれ第２サステイン回路を構成するスイッチング素子を搭載するとともに、第６導電ランドには前記端子の１つであるサステイン電源端子を、第８導電ランドには前記端子の１つである出力端子を設け、第７導電ランドは第６導電ランドに近接して配置され、前記端子の１つである出力端子が設けられるとともに、前記スイッチング素子とワイヤによって接続され、第９導電ランドは第７導電ランドに近接して配置され、前記端子の１つであるアース端子が設けられるとともに、前記スイッチング素子とワイヤによって接続され、前記サステイン電源端子、２つの出力端子及びアース端子を第２基板の一端に沿って１列に配置したことを特徴とする。
【００１６】
また、前記全てのスイッチング素子はパワーＭＯＳＦＥＴで構成され、第６導電ランドと第７導電ランドとの間隔及び第８導電ランドと第９導電ランドとの間隔は夫々１ｍｍ〜１０ｍｍ、前記ワイヤの長さは６〜１０ｍｍであることを特徴とする。
また、第２半導体モジュールを取付ける第２駆動基板を備え、この第２駆動基板に電源安定化用のコンデンサを第２基板に設けた前記サステイン電源端子に近接して設けるとともに、第２基板に設けた前記出力端子の直近に前記放電維持電極への接続コネクタを設けたことを特徴とする。
【００１７】
また、前記第２駆動基板を２層構造とし、２層目にアースパターン部を設け、１層目を第２基板取り付け部とするとともに、第２基板側から出力される大電流パルスを前記接続コネクタへ供給する配線パターン部と、前記電源安定化用コンデンサから供給される大電流パルスを第２基板側へ供給する配線パターン部を設けたことを特徴とする。
また、第２駆動基板のアースパターン部と電気的接続を行うための接地端子を第２基板の４端に設けたことを特徴する。
【００１８】
さらに、第２基板の他主面に放熱板が取り付けられ、この放熱板は第２基板のアースと電気的に接続されていることを特徴とする。
【発明の効果】
【００１９】
本発明のプラズマディスプレイパネル駆動装置によると、プラズマディスプレイパネルの維持電極へ大電流パルスを供給する第２基板上と走査電極へ大電流パルスを供給する第１基板上で、サステインパルス電流が流れる経路は全て前記基板内に形成されているため、前記駆動基板上の大電流配線パターンは極めて単純にでき、前記駆動基板の配線レイアウト及び回路構成を簡単化することが可能である。また、第１基板、第２基板内のサステインパルス電流経路は最短経路で形成されるため、配線パターンに寄生するインダクタンスを低減することが可能であり、配線パターンの引き回しによる電圧降下を低減できる。
【００２０】
また、第１基板の一端側に第１サステイン回路を、他端側には第１サステイン回路と対向して分離回路を配置し、第１サステイン回路及び分離回路の複数の端子を第１基板の端部に寄せて配置し、第２基板の一端側に第２サステイン回路を、他端側に第２電力回収回路を配置するとともに、第２サステイン回路及び第２電力回収回路の複数の端子を第２基板の端部に寄せて配置したので、大電流パルスによって発生する輻射ノイズを低減することができる。
【００２１】
また前記駆動基板上の大電流配線パターンは極めて単純にでき、前記駆動基板上の配線レイアウト及び回路構成を簡単化することが可能であり、前記駆動基板上の高速、大電流パルスによって発生する輻射ノイズを低減することが可能である。
また前記基板を取付ける駆動基板を２層構造で構成することが可能であり、コスト低減が図れる。
【００２２】
また、放熱板に前記基板のアースパターン部と同等のアース電流を流すことができ、前記基板上に流れるアース電流を低減し、前記基板上で発生する輻射ノイズを低減することが可能である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、実施例を用いて説明する。ここでモジュールとは半導体パワーモジュールのことを言う。
（第１の実施形態）
図１は本発明の一実施例におけるプラズマディスプレイ装置の概略構成を示すブロック図である。なお各図において同一の機能を有するものについては同一の参照番号を付与してその詳細説明を省略する。
【００２４】
ＰＤＰ１０１には維持電極Ｘ１〜Ｘｎがそれぞれ走査電極Ｙ１〜Ｙｎと対になって互いに平行に配置され、これらと離間して交差するようにアドレス電極Ａ１〜Ａｍが配置されて、ｍ×ｎ個の画素がマトリクス状に形成されている。電極Ｘ１〜Ｘｎは一端部が共通に接続されている。以下、アドレス電極Ａ１〜Ａｍ、維持電極Ｘ１〜Ｘｎ及び走査電極Ｙ１〜Ｙｎをそれぞれ電極Ａ、電極Ｘ、電極Ｙと総称する。
【００２５】
アドレスドライバ回路１０２は電極Ａに接続され、波形制御回路１０３からの信号に基づき、所定の高電圧パルスを印加する。
電極ＸにはＸ側電極駆動基板１０が接続されている。Ｘ側電極駆動基板１０は主にサステイン回路１１と電力回収回路１２、コイル２１、回収コンデンサ２２で構成されている。
【００２６】
サステイン回路１１はスイッチ素子１３,１４及びハイサイドドライバＩＣ１９で構成され、スイッチ素子１３,１４でプッシュプル回路を構成し、ハイサイドドライバＩＣ１９によってスイッチ素子１３，１４のオン・オフが制御される。プッシュプル回路の共通出力部は電極Ｘに接続され、上アーム側スイッチ素子１３の他の出力端子にはＰＤＰを表示発光させる維持放電用のサステインパルス電圧ＶＳＵＳが印加され、下アーム側スイッチ素子１４の他の出力端子はグランドに接地されている。波形制御回路１０３からの信号に基づきハイサイドドライバＩＣ１９が駆動されて、電極Ｘにサステインパルス電圧ＶＳＵＳを印加する。
【００２７】
電力回収回路１２はスイッチ素子１５,１６、ダイオード１７,１８、ハイサイドドライバＩＣ２０で構成される。回収コンデンサ２２の一端はグランドに接地され、他端は電力回収回路１２のスイッチ素子１５の出力の一端及びスイッチ素子１６の出力の一端に接続される。スイッチ素子１５の出力の他端はダイオード１７の入力端に接続され、スイッチ素子１６の出力の他端はダイオード１８の出力端に接続される。ダイオード１７の出力端及びダイオード１８の入力端は共通接続されてコイル２１の一端に接続され電力回収回路１２の出力部となる。コイル２１の他端はサステイン回路１１の出力部に接続されている。スイッチ素子１５,１６はハイサイドドライバＩＣ２０によってオン・オフが制御される。波形制御回路１０３からの信号に基づきハイサイドドライバＩＣ２０が駆動されて、回収コンデンサ２２に蓄積された電荷をコイル２１及びサステイン回路１１の出力部を介して電極Ｘに供給する。また電極Ｘからの電荷を回収コンデンサ２２に蓄積する。
【００２８】
Ｘ側電極駆動基板１０上のサステイン回路１１及び電力回収回路１２は第２の半導体パワーモジュール２３によって構成される。
一方電極Ｙにはスキャンドライバ回路１１７が接続されている。スキャンドライバ回路１１７は波形制御回路１０３からの信号に基づきＹ側電極駆動基板１から印加された電圧を電極Ｙ１〜Ｙｎへ選択出力する。
【００２９】
Ｙ側電極駆動基板１は主にスキャン電圧生成回路２、リセット電圧生成回路３、分離回路４、Ｘ側電極基板のサステイン回路１１、電力回収回路１２と同一構成のサステイン回路５、電力回収回路６、コイル７、回収コンデンサ８で構成されている。スキャン電圧生成回路２はスキャン電圧ＶＳＣＮをスキャンドライバ回路１１７を介して電極Ｙ１〜Ｙｎへ順次選択出力する。リセット電圧生成回路３はリセット電圧ＶＳＥＴを分離回路４及びスキャンドライバ回路１１７を介して電極Ｙ１〜Ｙｎへ出力する。サステイン回路５は波形制御回路１０３からの信号に基づきサステインパルス電圧ＶＳＵＳを分離回路４及びスキャンドライバ回路１１７を介して電極Ｙ１〜Ｙｎへ出力する。分離回路４は維持放電期間以外にスキャン電圧生成回路２及びリセット電圧生成回路３から印加される電圧等の高電圧がサステイン回路５側へ出力されないように回路を分離する役割を果たす。Ｙ側電極駆動基板１上の分離回路４、サステイン回路５、電力回収回路６は第１の半導体パワーモジュール９によって構成される。
【００３０】
次に図２に本発明に係るプラズマディスプレイ装置の駆動回路のタイミングチャートの一例を示す。まず、リセット期間にリセット電圧生成回路３で生成されたリセット電圧ＶＳＥＴを電極Ｙに印加し電極Ｘと電極Ｙ間で全面放電を行う。次にアドレス期間にスキャン電圧生成回路２で生成されたスキャン電圧ＶＳＣＮを、スキャンドライバ回路１１７を介して電極Ｙの選択電極に印加し、アドレスドライバ回路１０２によってアドレス電圧ＶＡＤを電極Ａの選択電極に印加し、電極Ｙと電極Ａの間でアドレス放電を行って放電セルを選択する。その後、維持放電期間において、サステイン回路１１,５により電極Ｘ、電極Ｙ間に交互に反転するサステインパルス電圧ＶＳＵＳが印加されて維持放電が行われることによってＰＤＰ１０１での発光表示が実行される。そして次の消去期間において、電極Ｘに消去電圧Ｖｅを印加して維持放電を消滅させる。
【００３１】
以上のようなリセット期間、アドレス期間、維持放電期間、消去期間からなるサブフィールドを複数回組み合わせて１フィールドを作り、各サブフィールドの維持放電の回数を変更して輝度に重み付けを行うことにより階調表示を行っている。
図３は本発明に係る一対の半導体パワーモジュールの一実施例の等価回路図である。
図３（ａ）は第２の半導体パワーモジュール２３、図３（ｂ）は第１の半導体パワーモジュール９を示す。
【００３２】
図３（ａ）において、破線１１で囲っている箇所がサステイン回路、破線１２で囲っている箇所が電力回収回路である。図３（ａ）では各回路の主要構成部品のみを記載している。１３，１４，１５，１６はスイッチ素子であり、本実施例ではパワーＭＯＳＦＥＴを用いた例で示す。１７，１８はダイオードである。なお各スイッチ素子及びダイオードは各々の電流定格に応じて複数個の素子を並列接続で使用するが、ここでは等価回路として示すため並列接続している素子の図示は省略する。
【００３３】
サステイン回路１１のパワーＭＯＳＦＥＴ１３，１４はプッシュプル回路を形成し、上アームスイッチ素子１３のドレイン端子はサステインパルス電圧ＶＳＵＳが印加されるサステイン電源端子ＳＵＳに接続され、ソース端子は端子ＯＵＴＨに接続される。また下アームスイッチ素子１４のソース端子は接地電位が印加されるパワー接地端子ＰＧＮＤに接続され、ドレイン端子は端子ＯＵＴＬに接続される。端子ＯＵＴＨ及び端子ＯＵＴＬはモジュール外部で共通接続されコイル２１の一方の端子と接続される。
【００３４】
パワーＭＯＳＦＥＴ１３，１４のゲート端子はそれぞれハイサイドドライバＩＣ１９の２つの出力端子に接続され、ハイサイドドライバＩＣ１９からの出力信号によってパワーＭＯＳＦＥＴ１３，１４のオン・オフは制御される。ハイサイドドライバＩＣ１９の２つの入力端子ＭＨ，ＭＬには波形制御回路１０３からの信号が入力される。
電力回収回路１２のパワーＭＯＳＦＥＴ１５のドレイン端子は端子ＰＣ１に接続され、パワーＭＯＳＦＥＴ１６のソース端子は端子ＰＣ２に接続され、端子ＰＣ１、ＰＣ２はモジュール外部で共通接続され回収コンデンサ２２に接続される。パワーＭＯＳＦＥＴ１５のソース端子はダイオード１７のアノード端子に接続され、ダイオード１７のカソード端子は端子ＰＬ１に接続される。パワーＭＯＳＦＥＴ１６のドレイン端子はダイオード１８のカソード端子に接続され、ダイオード１８のアノード端子は端子ＰＬ２に接続される。端子ＰＬ１，ＰＬ２はモジュール外部で共通接続されコイル２１の他方の端子に接続される。パワーＭＯＳＦＥＴ１５，１６のゲート端子はハイサイドドライバＩＣ２０の２つの出力端子に接続され、ハイサイドドライバＩＣ２０からの出力信号によってパワーＭＯＳＦＥＴ１５，１６のオン・オフは制御される。ハイサイドドライバＩＣ０２の２つの入力端子ＳＨ，ＳＬには波形制御回路１０３からの信号が入力される。
【００３５】
以上の構成により、維持放電期間に端子ＳＵＳから印加されたサステインパルス電流はパワーＭＯＳＦＥＴ１３を通り端子ＯＵＴＨから出力され電極Ｘに出力される。また電極Ｘから出力されたサステインパルス電流は端子ＯＵＴＬからモジュール内へ供給されパワーＭＯＳＦＥＴ１４を通り、端子ＰＧＮＤからグランドへ出力される。
Ｘ側電極基板上でサステインパルス電流が流れる経路は全て第２の半導体パワーモジュール２３内に形成されているため、駆動基板上の大電流配線パターンは極めて単純にでき、駆動基板の配線レイアウト及び回路構成を簡単化することが可能である。なお本実施例では各スイッチ素子のオン・オフを制御するハイサイドドライバＩＣは全てモジュール内に配置される例を示したが、ハイサイドドライバＩＣをモジュール外部の駆動基板上に配置し、各ハイサイドドライバＩＣからの出力制御信号をモジュール内に印加する端子を設け、各スイッチ素子を駆動する構成にしても、本発明の効果は損なわれない。
【００３６】
一方図３（ｂ）において、破線４で囲っている箇所が分離回路であり、破線５で囲っている箇所がサステイン回路、破線６で囲っている箇所が電力回収回路である。図３（ｂ）では各回路の主要構成部品のみを記載している。２４，２５，２６，２７，３０，３１はスイッチ素子であり、本実施例ではパワーＭＯＳＦＥＴを用いた例で示す。２８，２９はダイオードである。なお各スイッチ素子及びダイオードは各々の電流定格に応じて複数個の素子を並列接続で使用するが、ここでは等価回路として示すため並列接続している素子の図示は省略する。
【００３７】
サステイン回路５のパワーＭＯＳＦＥＴ２４，２５はプッシュプル回路を形成し、上アームスイッチ素子２４のドレイン端子はサステインパルス電圧ＶＳＵＳが印加されるサステイン電源端子ＳＵＳに接続され、下アームスイッチ素子２５のソース端子は接地電位が印加されるパワー接地端子ＰＧＮＤに接続され、上アームスイッチ素子２４のソース端子と下アームスイッチ素子２５のドレイン端子は共通接続され、モジュール外部でコイル７の一方の端子と接続する端子ＯＵＴに接続される。
【００３８】
パワーＭＯＳＦＥＴ２４，２５のゲート端子はそれぞれハイサイドドライバＩＣ３２の２つの出力端子に接続され、ハイサイドドライバＩＣ３２からの出力信号によってパワーＭＯＳＦＥＴ２４，２５のオン・オフは制御される。ハイサイドドライバＩＣ３２の２つの入力端子ＭＨ，ＭＬには波形制御回路１０３からの信号が入力される。
分離回路４のパワーＭＯＳＦＥＴ３０,３１のドレイン端子は共通接続され、リセット電圧生成回路３からのリセット電圧ＶＳＥＴが印加されサブ出力端子の役割を果たす端子ＳＥＴに接続される。パワーＭＯＳＦＥＴ３０のソース端子は端子ＯＵＴに接続される。パワーＭＯＳＦＥＴ３１のソース端子はモジュール外部でスキャン電圧生成回路及びスキャンドライバ回路１１７と共通接続され主出力端子の役割を果たす端子ＳＣＮに接続される。パワーＭＯＳＦＥＴ３０,３１のゲート端子はそれぞれハイサイドドライバＩＣ３３,３４の出力端子に接続され、ハイサイドドライバＩＣ３３,３４からの出力信号によってパワーＭＯＳＦＥＴ３０,３１のオン・オフは制御される。ハイサイドドライバＩＣ３３,３４のそれぞれの入力端子ＰＨ，ＥＬには波形制御回路１０３からの信号が入力される。
【００３９】
電力回収回路６のパワーＭＯＳＦＥＴ２６のドレイン端子は端子ＰＣ１に接続され、パワーＭＯＳＦＥＴ２７のソース端子は端子ＰＣ２に接続され、端子ＰＣ１、ＰＣ２はモジュール外部で共通接続され回収コンデンサ８に接続される。パワーＭＯＳＦＥＴ２６のソース端子はダイオード２８のアノード端子に接続され、ダイオード２８のカソード端子は端子ＰＬ１に接続される。パワーＭＯＳＦＥＴ２７のドレイン端子はダイオード２９のカソード端子に接続され、ダイオード２９のアノード端子は端子ＰＬ２に接続される。端子ＰＬ１，ＰＬ２はモジュール外部で共通接続されコイル７の他方の端子に接続される。パワーＭＯＳＦＥＴ２６，２７のゲート端子はハイサイドドライバＩＣ３５の２つの出力端子に接続され、ハイサイドドライバＩＣ３５からの出力信号によってパワーＭＯＳＦＥＴ２６，２７のオン・オフは制御される。ハイサイドドライバＩＣ３５の２つの入力端子ＳＨ，ＳＬには波形制御回路１０３からの信号が入力される。
【００４０】
以上の構成により、維持放電期間に端子ＳＵＳから印加されたサステインパルス電流はパワーＭＯＳＦＥＴ２４，３０，３１を通り端子ＳＣＮから出力されスキャンドライバ回路に出力される。逆にスキャンドライバ回路から出力されるサステインパルス電流は端子ＳＣＮからモジュールへ供給され、パワーＭＯＳＦＥＴ３１，３０，２５を通り端子ＰＧＮＤから駆動基板グランドへ出力される。
【００４１】
Ｙ側電極基板上でサステインパルス電流が流れる経路は全て第１の半導体パワーモジュール９内に形成されているため、駆動基板上の大電流配線パターンは極めて単純にでき、駆動基板の配線レイアウト及び回路構成を簡単化することが可能である。なお本実施例では各スイッチ素子のオン・オフを制御するハイサイドドライバＩＣは全てモジュール内に配置される例を示したが、ハイサイドドライバＩＣをモジュール外部の駆動基板上に配置し、各ハイサイドドライバＩＣからの出力制御信号をモジュール内に印加する端子を設け、各スイッチ素子を駆動する構成にしても、本発明の効果は損なわれない。
【００４２】
図４は本発明に係る一対の半導体パワーモジュールの一実施例の平面透過図である。図４（ａ）は第２の半導体パワーモジュール２３、図４（ｂ）は第１の半導体パワーモジュール９を示す。
図４において４７ａ，４７ｂは金属ベースプリント基板であり、金属基板の一主面に配設された電気的絶縁層の上に銅材から成る回路パターン（導電ランド）が配設され、回路部品を実装した構成となっている。パワーＭＯＳＦＥＴ１３〜１６、２４〜２７，３０，３１及びダイオード１７，１８，２８，２９は導電ランド（第６導電ランド３６，第７導電ランド３７、第８導電ランド３８，第９導電ランド３９、第１導電ランド４２、第２導電ランド４３、第３導電ランド４６、第４導電ランド４４、第５導電ランド４５、その他の導電ランド）の所定の位置にハンダ等で固着され電気的に接続される。なお図中では省略しているが、パワーＭＯＳＦＥＴと導電ランドの間に放熱性向上の目的でヒートスプレッダ（放熱性金属ベース）を挿入しても良い。また、パワーＭＯＳＦＥＴ及びダイオードの表面電極は導電ランドとそれぞれ複数のソースワイヤで電気的に接続される。
【００４３】
図４（ａ）の第２の半導体パワーモジュールにおいて、向かって左右辺に当るモジュール長辺側に外部接続端子が一列に配置されている。図面の左長辺には上から順にサステイン回路の端子ＳＵＳ、ＯＵＴＨ、ＯＵＴＬ及びＰＧＮＤが配置され、図面の右長辺には上から順に電力回収回路の複数の入出力端子ＰＣ２、ＰＬ２、ＰＬ１、ＰＣ１、及びＯＵＴＬと電気的に接続されている端子ＯＵＴ、サステイン回路と電力回収回路のスイッチ素子のオン・オフ制御行う複数の制御端子(図示せず)が一列に配置される。
【００４４】
まず、向かって左側長辺の配置について説明する。端子ＳＵＳに電気的に接続される導電ランド３６上に複数個のパワーＭＯＳＦＥＴ１３が一列に配置され、複数個のパワーＭＯＳＦＥＴ１３のソースワイヤ４０は導電ランド３７上で電気的に接続される。導電ランド３７は端子ＯＵＴＨと電気的に接続される。また、端子ＯＵＴＬに電気的に接続される導電ランド３８上に複数個のパワーＭＯＳＦＥＴ１４が一列に配置され、複数個のパワーＭＯＳＦＥＴ１４のソースワイヤ４１は導電ランド３９上で電気的に接続される。導電ランド３９は端子ＰＧＮＤと電気的に接続される。
【００４５】
導電ランド３６〜３９はそれぞれ電気的に接続される端子ＳＵＳ，ＯＵＴＨ，ＯＵＴＬ，ＰＧＮＤと近接に配置され、かつ複数個のパワーＭＯＳＦＥＴ１３が配置される導電ランド３６と導電ランド３７の絶縁距離が１ｍｍであり、複数個のパワーＭＯＳＦＥＴ１４が配置される導電ランド３８と回路パターン３９の絶縁距離が１ｍｍ〜１０ｍｍになるように短距離で幅広に直線もしくは矩形に配置される。なお、１ｍｍが好ましい。
【００４６】
さらに複数個のパワーＭＯＳＦＥＴ１３は導電ランド３６上に各表面電極と導電ランド３７を電気的に接続するためのソースワイヤ４０の配線長が６〜１０ｍｍになるような位置に設置され、複数個のパワーＭＯＳＦＥＴ１４は導電ランド３８上に各表面電極と導電ランド３９を電気的に接続するためのソースワイヤ４１の配線長が６〜１０ｍｍになるような位置に設置される。またソースワイヤ４０，４１の本数は各パワーＭＯＳＦＥＴの定格電流から算出される本数よりも多く配線される。例えば、パワーＭＯＳＦＥＴの定格電流が５０Ａでソースワイヤ１本当りの溶断電流が２５Ａならば３本打ちで十分であるが、５〜１０本打つことにより金属細線に寄生するインダクタンスを低減する。
【００４７】
一方、向かって右側長辺には、図４（ａ）のように電力回収回路の複数の入出力端子ＰＣ２，ＰＬ２，ＰＬ１，ＰＣ１が配置され、導電ランド上にパワーＭＯＳＦＥＴ１５，１６及びダイオード１７，１８が配置され、各導電ランドと半導体素子はソースワイヤで電気的に接続される。また端子ＯＵＴＬと電気的に接続されている端子ＯＵＴも配置される。さらにサステイン回路と電力回収回路のスイッチ素子のオン・オフ制御行う制御回路の複数の制御端子が配置される。これら右側長辺の各端子及び、導電ランドにはサステインパルス電流のような大電流は流れず、また寄生インダクタンスによってプラズマディスプレイパネルに悪影響を及ぼすことは無いので、詳細説明は割愛する。
【００４８】
以上の構成により、第２の半導体パワーモジュール２３内でサステインパルス電流が流れるサステイン電源端子ＳＵＳから出力端子ＯＵＴＨまでの電流経路Ｉ１及び、出力端子ＯＵＴＬからパワー接地端子ＰＧＮＤまでの電流経路Ｉ２は最短距離で形成されるため、モジュール内の寄生インダクタンスを低減することが可能であり、導電ランドの引き回しによる電圧降下を低減できる。
【００４９】
次に図４（ｂ）の第１の半導体パワーモジュールにおいて、向かって左右辺に当るモジュール長辺側に外部接続端子が配置されている。図面の左長辺には上から順に、電力回収回路の複数の入出力端子ＰＣ１，ＰＬ１，ＰＬ２，ＰＣ２、端子ＳＵＳ、端子ＯＵＴ及び端子ＰＧＮＤが配置される。図面の右長辺には上から順に、サステイン回路、分離回路、電力回収回路のスイッチ素子のオン・オフ制御行う複数の制御端子（図示せず）、さらに端子ＳＥＴ及び端子ＳＣＮが配置されている。
【００５０】
まず、サステイン回路と分離回路の配置について説明する。端子ＳＵＳに電気的に接続されている導電ランド４２上に複数個のパワーＭＯＳＦＥＴ２４が一列に配置され、複数個のパワーＭＯＳＦＥＴ２４，３０のソースワイヤは幅広回路パターン４３上で電気的に接続され、複数個のパワーＭＯＳＦＥＴ３０（第１分離スイッチング素子）は端子ＳＥＴに電気的に接続されている導電ランド４４上で向かって左側に一列に、複数個のパワーＭＯＳＦＥＴ３１（第２分離スイッチング素子）は導電ランド４４上で向かって右側に一列に配置される。幅広導電ランド４３は端子ＳＵＳと端子ＰＧＮＤの間に配置されている端子ＯＵＴと電気的に接続されている。複数個のパワーＭＯＳＦＥＴ３１のソースワイヤは端子ＳＣＮと電気的に接続されている導電ランド４５に接続される。パワーＭＯＳＦＥＴ２４，３０，３１は導電ランド上で略並列に配置される。
【００５１】
第１分離スイッチング素子（ＭＯＳＦＥＴ３０）はリセット期間中にプラズマディスプレイパネルを全面放電させるためのリセット電圧発生回路３と第１サステイン回路５の電流経路を分離する。また、第２分離スイッチング素子（ＭＯＳＦＥＴ３１）はアドレス期間中に前記走査電極の選択電極にスキャン電圧を供給するためのスキャン電圧発生回路２と前記リセット電圧発生回路３の電流経路を分離する。
【００５２】
複数個のパワーＭＯＳＦＥＴ２５は図４（ｂ）中で導電ランド４３上のパワーＭＯＳＦＥＴ２４のソースワイヤが接続されている位置よりも下で、パワーＭＯＳＦＥＴ３０のソースワイヤが接続されている位置の直近に一列に配置される。複数個のパワーＭＯＳＦＥＴ２５のソースワイヤは端子ＰＧＮＤに電気的に接続されている導電ランド４６に接続される。パワーＭＯＳＦＥＴ２５，３０，３１は導電ランド上で略並列に配置される。
【００５３】
高電圧が印加される導電ランド４２〜４６各導電ランド間の絶縁距離は１ｍｍ〜１０ｍｍの距離をとる。インダクタンス低減のため、端子ＳＵＳ，ＰＧＮＤ，ＳＥＴ，ＳＣＮは複数本の端子が配置され、導電ランド４２〜４６は各パワーＭＯＳＦＥＴやソースワイヤが配置できる最小スペースを確保しつつ横方向距離が最短になるように形成され、導電ランド４２，４５，４６は電気的に接続される各端子の近接に配置される。またパワーＭＯＳＦＥＴ２４，２５，３０，３１のソースワイヤの本数は各パワーＭＯＳＦＥＴの定格電流から算出される本数よりも多く配線される。例えば、パワーＭＯＳＦＥＴの定格電流が５０Ａでソースワイヤ１本当りの溶断電流が２５Ａならば３本打ちで十分であるが、５〜１０本打つことにより金属細線に寄生するインダクタンスを低減する。
【００５４】
次に電力回収回路の配置について説明する。電力回収回路の複数の入出力端子ＰＣ１，ＰＬ１，ＰＬ２，ＰＣ２は、図４（ｂ）のように左側長辺の上側に配置され、導電ランド上にパワーＭＯＳＦＥＴ２６，２７及びダイオード２８，２９が配置され、各導電ランドとスイッチ素子はソースワイヤで電気的に接続される。
またサステイン回路、分離回路及び電力回収回路のスイッチ素子のオン・オフ制御行う制御回路の複数の制御端子は右側長辺の上側に配置される。これら電力回収回路及び制御回路の各端子及び、導電ランドにはサステインパルス電流のような大電流は流れず、また寄生インダクタンスによってプラズマディスプレイパネルに悪影響を及ぼすことは無いので、詳細説明は割愛する。
【００５５】
以上の構成により、第１の半導体パワーモジュール９内でサステインパルス電流が流れるサステイン電源端子ＳＵＳから主出力端子ＳＣＮまでの電流経路Ｉ３及び、主出力端子ＳＣＮからパワー接地端子ＰＧＮＤまでの電流経路Ｉ４は直線的に最短距離で形成されるため、モジュール内の寄生インダクタンスを低減することが可能であり、導電ランドの引き回しによる電圧降下を低減できる。
【００５６】
次に図５，６を用いて本発明に係る駆動基板の一実施例について説明する。
図５はＸ側電極駆動基板１０の構造を示す図である。図５（ａ）は第１層目、図５（ｂ）は第２層目の配線パターンを示しており、第１の半導体パワーモジュール２３、その他主要な電子部品、及び接続コネクタの配置が分かるように透過図となっている。図５において、１０ａはＸ側電極駆動基板の一層目であり、１０ｂは２層目を示している。図５（ａ）の一層目側表面にモジュールや電子部品が配置され、図５（ｂ）の２層目側表面はシャーシに設置される。
【００５７】
４８はサステインパルス電圧を供給するためのサステイン電源安定化用コンデンサであり、４９はＸ電極へサステインパルス電圧を供給するための接続コネクタであり、配線抵抗低減のため複数個配置される。２１はコイル、２２は回収コンデンサ、５０はＸ側電極駆動基板１０のアースパターン５１とプラズマディスプレイパネル装置のシャーシを電気的に接続するためのアース端子である。５２はＸ側電極駆動基板１０へサステインパルス電圧を供給するための接続コネクタであり、５３はその他制御信号などをＸ側電極駆動基板１０へ供給するための接続コネクタである。
【００５８】
図５（ａ）において、５４は第１の半導体パワーモジュール２３の出力端子ＯＵＴＨ，ＯＵＴＬからサステインパルス電圧ＶＳＵＳを接続コネクタ４９と電気的に接続させるための出力配線パターンである。通常、プラズマディスプレイ装置の駆動基板は複数層の配線層を有する基板が使用され、本実施例では第１層目に出力配線パターン５４が配置されている。第２の半導体パワーモジュール２３は出力端子ＯＵＴＨ，ＯＵＴＬと接続コネクタ４９の直線距離ｔ１が最短になるように近接して配置される。
【００５９】
５５はサステイン電源安定化用コンデンサ４８のプラス端子とサステイン電源端子ＳＵＳを電気的に接続するための電源配線パターンであり、本実施例では出力配線パターンと同様に第１層に配置されている。サステイン電源安定化用コンデンサ４８は配線パターンのインダクタンスを極力少なくするために、サステイン電源端子ＳＵＳに近接して配置される。
【００６０】
５６は回収コンデンサ２２のプラス端子と電力回収回路の端子ＰＣ１，ＰＣ２を電気的に接続するための配線パターンであり、５７はコイル２１の一端と出力端子ＯＵＴを電気的に接続するための配線パターンであり、５８はコイル２１の他端と電力回収回路の端子ＰＬ１，ＰＬ２を電気的に接続するための配線パターンであり、５９は制御信号などをＸ側電極駆動基板１０へ供給するための接続コネクタ５３とモジュールの制御端子（図示せず）を電気的に接続するための配線パターンであり、本実施例ではこれら全てが出力配線パターンと同様に第１層に配置されている。図５（ａ）中の下側の空白部分にはＸ側駆動基板のその他の電子部品が配置される。
【００６１】
また図５（ｂ）において、第２の半導体パワーモジュール２３のパワー接地端子ＰＧＮＤ、サステイン電源安定化用コンデンサ４８のマイナス端子、回収コンデンサ２２のマイナス端子及び、シャーシと電気的に接続するためのアース端子５０は全てＸ側電極駆動基板の２層目のほぼ全面に配置されたアースパターン５１によって電気的に接続されている。
【００６２】
上記構成により、大電流経路はほとんどモジュール内で形成され、かつモジュール内の大電流経路は最短距離で形成される。また第２の半導体パワーモジュールの各端子を適切に配置することにより駆動基板上の大電流配線パターンを極めて単純にでき、アース電流配線パターンも大面積で形成できる。従ってモジュール内及び駆動基板上の高速、大電流パルスによっては発生する電圧降下変動が抑えられ、輻射ノイズを低減することが可能である。
【００６３】
また、従来のモジュール構成や、サステイン回路及び回収回路をディスクリート部品で構成していた場合、駆動基板上の部品配置が複雑であるため各回路の大電流配線パターンはインダクタンス低減のため幅広に形成する必要があり複数層を使用して形成されていたが、本実施例ではアース電流以外の大電流パターンを第１層目で容易に配線することが可能となり、駆動基板を２層基板で構成できコスト低減が図れる。
【００６４】
図６はＹ側電極駆動基板１の平面図である。図６（ａ）は第１層目、図６（ｂ）は第２層目の配線パターンを示しており、第１の半導体パワーモジュール９、その他主要な電子部品、及び接続コネクタの配置が分かるように透過図となっている。図６において、１ａはＹ側電極駆動基板の一層目であり、１ｂは２層目を示している。図６（ａ）の一層目側表面にモジュールや電子部品が配置され、図６（ｂ）の２層目側表面はシャーシに設置される。
【００６５】
６０はサステインパルス電圧を供給するためのサステイン電源安定化用コンデンサであり、６１はＹ側電極駆動基板で生成されたリセット電圧、サステインパルス電圧、スキャン電圧などをスキャンドライバ回路１１７へ供給するための接続コネクタであり、配線抵抗低減のため複数個配置される。７はコイル、８は回収コンデンサ、６２はＹ側電極駆動基板１のアースパターン６３とプラズマディスプレイパネル装置のシャーシを電気的に接続するためのアース端子である。６４はＹ側電極駆動基板１へサステインパルス電圧を供給するための接続コネクタであり、６５はその他制御信号などをＹ側電極駆動基板１へ供給するための接続コネクタである。
【００６６】
図６（ａ）において、６６は第１の半導体パワーモジュール９の主出力端子ＳＣＮからサステインパルス電圧ＶＳＵＳを接続コネクタ６１と電気的に接続させるための出力配線パターンである。通常、プラズマディスプレイ装置の駆動基板は複数層の配線層を有する基板が使用され、本実施例では第１層目に出力配線パターン６６が配置されている。第１の半導体パワーモジュール９は主出力端子ＳＣＮと接続コネクタ６１の直線距離ｔ２が最短になるように近接して配置される。
【００６７】
６７は回収コンデンサ８のプラス端子と電力回収回路の端子ＰＣ１，ＰＣ２を電気的に接続するための配線パターンであり、６８はコイル７の一端と出力端子ＯＵＴを電気的に接続するための配線パターンであり、６９はコイル７の他端と電力回収回路の端子ＰＬ１，ＰＬ２を電気的に接続するための配線パターンであり、７０は制御信号などをＸ側電極駆動基板１へ供給するための接続コネクタ６５とモジュールの制御端子（図示せず）を電気的に接続するための配線パターンであり、本実施例ではこれら全てが出力配線パターンと同様に第１層に配置されている。図６（ａ）中の下側の空白部分にはＹ側駆動基板のその他の電子部品が配置される。
【００６８】
また図６（ｂ）において、７１はサステイン電源安定化用コンデンサ６０のプラス端子とサステイン電源端子ＳＵＳを電気的に接続するための電源配線パターンであり、本実施例では第２層に配置されている。サステイン電源安定化用コンデンサ６０は配線パターンのインダクタンスを極力少なくするために、サステイン電源端子ＳＵＳに近接して配置される。さらに第１の半導体パワーモジュール９のパワー接地端子ＰＧＮＤ、サステイン電源安定化用コンデンサ６０のマイナス端子、回収コンデンサ８のマイナス端子及び、シャーシと電気的に接続するためのアース端子６２は全てＹ側電極駆動基板の２層目のほぼ全面に配置されたアースパターン６３によって電気的に接続されている。
【００６９】
上記構成により、大電流経路はほとんどモジュール内で形成され、かつモジュール内の大電流経路は最短距離で形成される。また第１の半導体パワーモジュールの各端子を適切に配置することにより駆動基板上の大電流配線パターンは極めて単純にでき、アース電流配線パターンも大面積で形成できる。従ってモジュール内及び駆動基板上の高速、大電流パルスによっては発生する電圧降下変動が抑えられ、輻射ノイズを低減することが可能である。
【００７０】
また、従来のモジュール構成や、サステイン回路、分離回路及び回収回路をディスクリート部品で構成していた場合、駆動基板上の部品配置が複雑であるため各回路の大電流配線パターンはインダクタンス低減のため幅広に形成する必要があり複数層を使用して形成されていたが、本実施例ではサステイン電源安定化用コンデンサからモジュールへのサステインパルス電流経路及びアース電流以外を第１層目で容易に配線することが可能となり、駆動基板を２層基板で構成できコスト低減が図れる。
【００７１】
以上により、Ｘ側電極駆動基板及びＹ側電極駆動基板が共に２層基板で構成されるため、従来の４層基板と比較して大幅なコスト低減が図れる。
但し本実施例は２層基板に限定されるものではなく、従来どおりの４層基板を使用することも可能であることは明白である。
（第２の実施形態）
次に図７を用いて本発明に係る第２の実施例について説明する。図７は本発明に係る一実施例を示す半導体パワーモジュール７２の断面透過図である。第２の実施形態では第１の実施形態における第２の半導体パワーモジュール２３及び第１の半導体パワーモジュール９において、それらモジュールの四端の構成のみが異なっている。
【００７２】
図７において、７３は金属基板、７４は電気的絶縁層、７５は回路パターンであり、７３〜７５で金属ベースプリント基板７６を形成している。７７はパワーＭＯＳＦＥＴ、７８はパワーＭＯＳＦＥＴを駆動するためのハイサイドドライバＩＣであり、それぞれ回路パターン７５の所望の位置に配置され、ソースワイヤ７９によって回路パターンと電気的に接続されている。
【００７３】
８０はモジュールと駆動基板８１を電気的に接続するための複数ある端子のうちの駆動基板８１のアースパターン層８１ｂと接続するパワー接地端子であり、８４は同じく駆動基板８１のアースパターン層８１ｂと接続するためにモジュールの四端に配置された接地端子である。（その他の端子は図示しない。）８２はモジュールで発生する熱を効率的に放出する放熱板であり、金属プリント基板７６の金属基板７３と電気的に接続されている。８３は金属ベースプリント基板７６と放熱板８２を接着固定するためのボルトである。ボルト８３はモジュールの四端において金属ベースプリント基板７６と放熱板８２を固着しており、モジュールの四端に配置された接地端子８４と回路パターンを介して電気的に接続されている。本実施例では接地端子８４と金属基板７３はボルト８３によって電気的に接続されているが、電気的絶縁層７４の一部を開口し所望の回路パターンと金属基板７３を金属ワイヤで接続してもよい。
【００７４】
以上の構成により、金属基板７３及び放熱板８２が接地端子８４を介して駆動基板８１のアースパターン層８１ｂと電気的に接続されているため、アース電流を流すことができる。これにより駆動基板８１上に流れるアース電流を低減でき、駆動基板上で発生する輻射ノイズを低減することができる。
さらに図５，６で説明したＸ電極駆動基板１０及びＹ側電極駆動基板１において、第２の半導体パワーモジュール２３及び第１の半導体パワーモジュール９の接地端子とアースパターンを電気的に接続することによって、駆動基板上に流れるアース電流を低減できるため駆動基板上で発生する輻射ノイズを低減することができる。
【００７５】
図４の基板４７ａ、４７ｂは別の基板として説明したが、１枚の基板で構成することもできる。従って、この場合第１半導体パワーモジュールと第２半導体パワーモジュールとは一体のものとなる。
また、図５，６に示す駆動基板（１ａ，１ｂ）と駆動基板（１０ａ，１０ｂ）とは独立した基板として説明したが、これらを統合して１つの駆動基板として構成することもできる。
【００７６】
また、ハイサイドドライバＩＣ１９，２０，３２，３３，３４，３５は直接本発明とは関係しないので、図４には記載していない。
さらに、使用されているスイッチング素子はＭＯＳＦＥＴに限らず他の半導体スイッチング素子であっても良い。
【産業上の利用可能性】
【００７７】
以上説明したように、本発明は、特に高周波，大電流駆動が必要とされるプラズマディスプレイパネルの駆動装置として有用である。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施例におけるプラズマディスプレイ装置の概略構成を示すブロック図である。
【図２】本発明に係るプラズマディスプレイ装置の駆動回路のタイミングチャートの一例である。
【図３】本発明に係る一対の半導体パワーモジュールの一実施例の等価回路図である。
【図４】本発明に係る一対の半導体パワーモジュールの一実施例の平面透過図である。
【図５】本発明に係るＸ側電極駆動基板の一実施例を示す図である。
【図６】本発明に係るＹ側電極駆動基板の一実施例を示す図である。
【図７】本発明の第２の実施形態に係る一実施例を示す半導体パワーモジュールの断面透過図である。
【符号の説明】
【００７９】
1：Ｙ側電極駆動基板
2：スキャン電圧生成回路
3：リセット電圧生成回路
4：分離回路
5、11：サステイン回路
6、12：電力回収回路
7、21：コイル
8、22：回収コンデンサ
9、23：半導体パワーモジュール
10：Ｘ側電極駆動基板
13,14,15,16、24,25,26,27,30,31：スイッチング素子
17,18,28,29：ダイオード
19,20,32,33,34,35：ハイサイドドライバＩＣ
36,37,38,39,42,43,44,45,46：導電ランド
40,41、79：ソースワイヤ
47,76：金属ベースプリント基板
48、60：サステイン電源安定化用コンデンサ
49,61：接続コネクタ
50,62：アース端子
51、63：アースパターン
52、64：サステイン電源接続コネクタ
53、65：制御信号接続コネクタ
54,55,56,57,58,59,66,67,68,69,70,71：配線パターン
72：半導体パワーモジュール
73：金属基板
74：電気的絶縁層
75：回路パターン
77：パワーＭＯＳＦＥＴ
80：パワー接地端子
81：駆動基板
82：放熱板
83：ボルト
84：接地端子
101：ＰＤＰ
102：アドレスドライバ回路
103：波形制御回路
117：スキャンドライバ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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