(57)【要約】【課題】  ＳｉＣカスコード素子において、逆並列ダイオードを外付けする必要がない、高速のダイオードを内蔵するスイッチング素子を提供する。【解決手段】  ＳｉＣ基板１上に形成される第1の半導体層２と、第1の半導体層２上に形成された第2の半導体層３と、第１の半導体層２と第２の半導体層３との境界に選択的に埋め込まれた第１の半導体領域４と、第２の半導体層表面に選択的に形成された第1導電型の第２の半導体領域５と、第２の半導体層３上に選択的に形成され、第１の半導体領域４、第２の半導体領域５とオーミック接触をなすソース電極６と、第２の半導体層３上に選択的に形成され、第２の半導体層３とショットキー接触を形成するゲート電極７と、ＳｉＣ基板１の裏面に形成され、ＳｉＣ基板１とオーミック接触をなすドレイン電極８を具備する。【選択図】  図１ 
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成される第1導電型の第1の半導体層と、
前記第1の半導体層上に形成された、第1導電型の不純物濃度が第1の半導体層より高い第2の半導体層と、
前記第１の半導体層と前記第2の半導体層の境界に選択的に埋め込まれた第2導電型の第１の半導体領域と、
前記第２の半導体層表面に選択的に形成された第1導電型の第２の半導体領域と、
前記第２の半導体層上に選択的に形成され、第１の半導体領域、第２の半導体領域とオーミック接触をなすソース電極と、
前記第２の半導体層上に選択的に形成され、前記第２の半導体層とショットキー接触をなすゲート電極と、
前記半導体基板の裏面に形成され、前記半導体基板とオーミック接触をなすドレイン電極を具備することを特徴とする半導体装置。
【請求項２】
前記第２の半導体層と前記ゲート電極とで構成されるショットキー障壁の高さが１．１ｅＶより小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極が前記第１の半導体領域と対向する面に選択的に形成された第２導電型の第３の半導体領域と接触していることを特徴とする請求項１、２に記載の半導体装置。
【請求項４】
前記ゲート電極の周辺部に選択的に形成された第２導電型の第４の半導体領域が形成されていることを特徴とする請求項１、２に記載の半導体装置。
【請求項５】
前記ゲート電極の直下に選択的に第２導電型の第５の半導体領域がゲート電極と接触するように形成されていることを特徴とする請求項１、２、３、４に記載の半導体装置。
【請求項６】
前記ゲート電極の直下にゲート電極と離れて埋め込まれた第２導電型の第６の半導体領域が形成されていることを特徴とする請求項１、２、３、４に記載の半導体装置。
【請求項７】
前記半導体基板、前記第１、２の半導体層、及び前記第１乃至６の半導体領域が炭化珪素からなること特徴とする請求項１乃至６に記載の半導体装置。
【請求項８】
半導体基板上に形成されたソース電極、ドレイン電極、およびゲート電極で構成され、このゲート電極が前記半導体基板とショットキー接触をなしている接合電界効果トランジスタと、
ドレイン電極が、前記ソース電極と短絡しているＭＩＳ型トランジスタと、
を具備することを特徴とする半導体装置。
【請求項９】
第１導電型の半導体基板上に形成された第1導電型の第1の半導体層と、
前記第1の半導体層上に形成され、表面にゲート形成予定領域を有する、第1導電型の不純物濃度が第1の半導体層より高い第2の半導体層と、
前記第１の半導体層と前記第2の半導体層の境界に選択的に埋め込まれた第2導電型の第１の半導体領域と、
前記第２の半導体層表面に選択的に形成された第1導電型の第２の半導体領域と、
前記第２の半導体層上に選択的に形成され、前記第１の半導体領域、前記第２の半導体領域と電気的に接続するソース電極と、
前記ゲート電極形成予定領域に形成された、第２導電型の第３の半導体領域と、
前記ゲート電極形成予定領域に形成され、前記第２の半導体層、及び前記第３の半導体領域に接するゲート電極と、
前記半導体基板の裏面に形成され、前記半導体基板と電気的に接続するドレイン電極を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置にかかわり、特にモーター駆動に用いられる逆並列ダイオードを内蔵したスイッチング素子に関する。
【背景技術】
【０００２】
電力制御回路に用いられるスイッチング素子として、Ｓｉを用いたＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの素子が知られている。これらの素子は、電力用半導体素子の代表的な応用の一つである、図１４に示すＰＷＭ（パルス幅変調）制御に用いられるインバータ回路に用いられる。
【０００３】
図１４における、インバータ回路の一つについての具体的な回路構成を示したのが、図１５である。Ｓｉ基板を用いて形成されたＭＯＳＦＥＴ（以下、「ＳｉＭＯＳＦＥＴ」と称する）からなるスイッチング素子にそれぞれ、陽極がＳｉＭＯＳＦＥＴのソースに、陰極がＳｉＭＯＳＦＥＴのドレインに接続（以下、「逆並列接続」と称する）されたダイオード１０１を配置する必要がある。このダイオード１０１はＰＷＭ制御において、誘導負荷に流れる電流を還流させる役目をはたすものである。
【０００４】
インバータ回路においてスイッチング素子としてＩＧＢＴ、あるいはゲートターンオブサイリスタ（ＧＴＯ）を用いる場合（非特許文献１参照）、ＩＧＢＴには逆並列接続された内蔵ダイオードが存在しないので、外部に高速のダイオード、例えばフライホイールダイオードを外付けする必要がある。従ってコスト増になるという問題がある。
【０００５】
インバータ回路においてスイッチング素子としてＭＯＳＦＥＴを用いる場合（非特許文献１参照）、ＭＯＳＦＥＴには逆並列接続された内蔵ダイオードが存在するので高速のダイオードを外付けする必要がない。しかし、この内蔵ダイオードはＭＯＳＦＥＴのソースを構成するｐ型拡散層とｎ型拡散層とからなっており、これらの拡散層で構成されるＰＮ接合のビルトイン電圧が比較的大きいため、導通損失が大きくなり、また、導通時に少数キャリアが蓄積するためのスイッチング速度が遅くなるという問題がある。
【０００６】
近年、ビルトインポテンシャルがシリコンに比べ非常に大きい半導体材料である炭化珪素（ＳｉＣ）を用いた電力制御用の半導体素子が実用化され、従来のシリコンを用いた素子と比べて高耐圧であるという優れた特徴を有していることが実証されている。
【０００７】
ＳｉＣを用いたスイッチング素子としては、ＳｉＣ基板を用いて形成された接合電界効果トランジスタ（ＪＦＥＴ）のソースとＳｉ基板を用いて形成されたＭＯＳＦＥＴ（以下、「ＳｉＭＯＳＦＥＴ」と称する）のドレインを短絡したもの、いわゆるカスコード接続された複合素子（以下、「ＳｉＣカスコード素子」と称する）が実用化されている。ＳｉＣ基板に形成されたＭＯＳＦＥＴ（以下、「ＳｉＣＭＯＳＦＥＴ」と称する）の方が、ＳｉＭＯＳＦＥＴよりも耐圧等の点では特性がよいと思われるが、ＳｉＣＭＯＳＦＥＴは、ゲート電極下のチャネル部分の抵抗が大きくなるのでまだ実用化されていない。ＳｉＣカスコード素子に用いるＪＦＥＴの構造断面図を図１６に示す。
【非特許文献１】「パワーデバイス・パワーＩＣハンドブック」（電気学会  高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編；  コロナ社１９９６年出版）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、図１６のＳｉＣカスコード素子におけるＪＦＥＴのゲート・ドレイン間において、ＰＮ接合を構成している。従って、ＳｉＭＯＳＦＥＴと同様、内蔵ダイオードを含んだ構造となっている。この内蔵ダイオードのビルトイン電圧は３Ｖとかなり大きく、この内蔵ダイオードが導通する前にＳｉＭＯＳＦＥＴの内蔵ダイオードが先に導通してしまい、ＪＦＥＴが逆並列接続ダイオードの役割を果たしえなくなってしまう。従って、このＳｉＣカスコード素子は、ＳｉＭＯＳＦＥＴの内蔵ダイオードのスイッチング速度に律速されてしまうという問題が生じる。
【０００９】
本発明は上記の問題点を解決すべくなされたもので、特にＳｉＣカスコード素子から構成されるインバータ回路において、外付けの逆並列接続ダイオードが不要で高速の逆並列接続ダイオードを内蔵したＳｉＣカスコード素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために本発明の半導体装置は、第１導電型の半導体基板上に形成される第1導電型の第1の半導体層と、前記第1の半導体層上に形成された、第1導電型の不純物濃度が第1の半導体層より高い第2の半導体層と、前記第１の半導体層と前記第2の半導体層の境界に選択的に埋め込まれた第2導電型の第１の半導体領域と、前記第２の半導体層表面に選択的に形成された第1導電型の第２の半導体領域と、前記第２の半導体層上に選択的に形成され、第１の半導体領域、第２の半導体領域とオーミック接触をなすソース電極と、前記第2の半導体層上に選択的に形成され、前記第２の半導体層とショットキー接触を形成するゲート電極と、前記半導体基板の裏面に形成され、前記半導体基板とオーミック接触をなすドレイン電極を具備することを特徴とする。
【発明の効果】
【００１１】
本発明により、外付けの逆並列接続ダイオードが不要で高速の逆並列ダイオードを内蔵したＳｉＣカスコード素子を提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００１３】
本発明の実施の形態におけるＪＦＥＴは、ノーマリーオンの特性をもち、図２のようにＳｉＭＯＳＦＥＴと直列接続してノーマリーオフのＳｉＣカスコード素子を構成する。このＳｉＣカスコード素子は、外部からは動作上あたかも電圧駆動のＭＯＳＦＥＴ素子と同じように見える。図２のＳｉＣカスコード素子を用いたインバータ回路においては、ＰＷＭ制御におけるダイオード還流動作時に、ＳｉＭＯＳＦＥＴの内蔵ダイオードではなくＪＦＥＴのゲート電極を通じて還流電流が流れる。ＭＯＳＦＥＴの内蔵ダイオードよりＪＦＥＴのショットキーダイオードのビルトイン電圧が小さいため、ＪＦＥＴの内蔵ダイオードが先に導通するためである。ＪＦＥＴの内蔵ダイオードはショットキーダイオードであるためキャリアの蓄積がなく、還流動作が終了すれば直ちに非導通状態とすることができ、スイッチング損失を大幅に減らすことが可能である。かかる構成により、スイッチング素子の内蔵素子活用による低コスト化と、スイッチング損失削減の効果を両立させることができる。
【実施例１】
【００１４】
図１は本発明の、ＳｉＣカスコード素子に用いられるＪＦＥＴの垂直断面を示している。
【００１５】
図１に示すように、高濃度のｎ型のＳｉＣ基板１の一方の面には、ＳｉＣをエピタキシャル成長させた高抵抗の（不純物濃度が低い）ｎ型の第１の半導体層２が電界緩和層として設けられている。ＪＦＥＴの設計耐圧により第１の半導体層２の不純物濃度及び厚さが
決定されるが、例えば耐圧１８００Ｖで不純物濃度は１×１０16ｃｍ-3、厚さは１４μｍである。ＳｉＣ基板１の不純物濃度は、例えば１×１０19ｃｍ-3である。ＳｉＣ基板１のｎ型不純物としては、例えば窒素、リン、砒素が用いられる。
【００１６】
第１の半導体層２上には、ＳｉＣをエピタキシャル成長させることにより、第１の半導体層２よりもｎ型不純物濃度が高濃度の第２の半導体層３が形成される。この第２の半導体層３の不純物濃度は、例えば５×１０16ｃｍ-3、厚さは、例えば３μｍである。第２の半導体層３の表面には図１に示すような段差が設けられ、段差のうち、高い方をゲート形成領域、低い方をソース形成領域としている。これはゲート電極、ソース電極がそれぞれ外部電極に圧接される際、外部電極の下部端面の高低差に対応させるためである。従って、少なくとも高低差があればよく、図１のような形状には限られない。
【００１７】
そして、ｐ型半導体層として第１の半導体領域４が第1の半導体層２と第2の半導体層３との境界付近に設けられている。この第１の半導体領域４の濃度は、例えば１×１０18ｃｍ-3である。ｐ型不純物としては、例えばアルミニウム、ボロンが用いられる。
【００１８】
また、高濃度のｎ型不純物を含んだ第２の半導体領域５が選択的に第２の半導体層３中のソース形成領域表面に設けられる。この領域の不純物濃度は例えば１×１０20ｃｍ-3である。第２の半導体領域５表面にはソース電極６が設けられ、埋め込まれた第１の半導体領域４と短絡される。
【００１９】
さらに、第２の半導体層３中のゲート形成領域表面には、第２の半導体層３とショットキー接合をなすゲート電極７が設けられ、ＳｉＣ基板の他方の面には、ドレイン電極８が形成される。第２の半導体層３、ゲート電極７間のショットキー接合におけるエネルギー障壁（以下、「ショットキー障壁」と称する）の高さについては、１．１ｅＶ以下、例えば０．９ｅＶとするのが適当である。その理由につき、図３を用い、以下に詳述する。
【００２０】
図３は、ＳｉＰＮダイオードとＳｉＣショットキーバリアダイオード（本願「ＪＦＥＴ」に対応；以下、「ＳｉＣＳＢＤ」と称する）とのＩＶ特性を比較したものである。図における、０．８〜１．１の数値（パラメータ）は、ＳｉＣＳＢＤのショットキー障壁（単位：ｅＶ）を示している。
【００２１】
図３に示すように、ＳｉＣのショットキー障壁の高さの絶対値が１．１ｅＶより小さい間は、ＳｉＣＳＢＤはＳｉＰＮダイオードに比べ、立ち上がりが早い。これは、Ｓｉのバンドギャップの大きさが約１．１ｅＶであるため、この間は、ＳｉＣのショットキー障壁の高さの絶対値がＳｉのバンドギャップと比較し、小さくなっているためである。従って、本実施例におけるＳｉＭＯＳＦＥＴの内蔵ダイオードがオンせず、ＪＦＥＴのほうがオンすることにより、ＳｉＣカスコード素子のスイッチング速度を速くすることが可能となる。
【００２２】
次に、本発明のＪＦＥＴの動作について説明する。ゲート電極７に負のバイアス電圧が印加されると、ゲート電極７から空乏層が伸びる。一方、埋め込まれた第１の半導体領域４と第２の半導体層３とは少なくとも順バイアスとはならず、空乏層が第１の半導体領域４の外側にある程度伸びていく。この第１の半導体領域４から伸びた空乏層とゲート電極７から伸びた空乏層とがつながり、ソース電極６と第1の半導体層２との導通を遮断する。
【００２３】
他方、ゲート電極７に正のバイアスが印加され、ゲート電極７、第２の半導体層３との間のショットキー障壁を電子が乗り越えられるようになると、ゲート電極７から電流が、第１の半導体層２、第２の半導体層３を介してドレイン電極８へ流れ込む。
【００２４】
次に、本実施例の製造工程について説明する。
【００２５】
まず、図４に示すように、不純物濃度が１×１０19ｃｍ-3程度のｎ型のＳｉＣ基板１上に、不純物濃度が１×１０16ｃｍ-3程度のｎ型の第１の半導体領域２を１０μｍ程度エピタキシャル成長させる。成長後、図５に示すように、第１の半導体領域２上にマスクパターンを形成し、選択的にアルミニウム（ｐ型）を５×１０13ｃｍ-3程度のドーズ量でイオン注入することで第１の半導体領域４となるｐ型領域を形成する。
【００２６】
次に、図６に示すように、イオン注入後の第１の半導体領域２上に、濃度が５×１０13ｃｍ-3程度のｎ型不純物を含有する第２の半導体層３をエピタキシャル成長させる。エピタキシャル成長後、この第２の半導体層３は、図７に示すように、端部においてエッチング除去される。このエッチング除去により露出した第１の半導体領域２表面にｐ型不純物が１×１０16ｃｍ-2程度イオン注入される。このドーズ量は、イオン注入された表面が、その上に形成されたソース電極の材料とオーミック接続できるように選ばれる。
【００２７】
次いで、図８に示すように、第２の半導体層３の一部分をエッチング除去し、エッチング除去により低くなった部分にｎ型不純物をイオン注入することにより、第２の半導体領域５を形成する。ドーズ量は、例えば５×１０15ｃｍ-3である。
【００２８】
イオン注入後、図９に示すように、ＳｉＣ基板１を１６００℃程度でアニールし、今までの製造工程でイオン注入した不純物を一括して活性化させる。その後、第１の半導体領域４、第２の半導体領域５上のソース形成領域にＴｉ、Ｗ等の金属をスパッタすることで、ソース電極６を形成する。または、スパッタ後、１０００℃程度でアニールし、シリサイド化させてもよい。同様に、図１０に示すように第２の半導体層３上のゲート形成領域上にもＴｉ、Ｗ等の金属をスパッタすることで、ゲート電極６を形成する。または、同様にスパッタ後、１０００℃程度でアニールし、シリサイド化させてもよい。
【実施例２】
【００２９】
本実施例の断面図を図１１に示す。
本実施例のＪＦＥＴにおいては、ゲート電極１７の周辺部で電界集中が起こりやすいので、ゲート電極１７周辺部に第１のｐ型層１９を設けている。第１のｐ型層１９が設けられている部分は、ゲート電極１７の端部に対向する第２の半導体層１３の表面部分に形成されていればよい。その他の構造は実施例１の構造と同一なので説明を省略する。
【実施例３】
【００３０】
本実施例の断面図を図１２に示す。
実施例１のＪＦＥＴの構造では、ゲート電極２７に負のバイアスが印加された場合、ドレイン電極２８に高電圧が印加されると、ショットキー障壁に高電界が発生するため、電子がショットキー障壁をトンネルし、ゲート電極２７、ドレイン電極２８間にリーク電流が発生する。そこでショットキー障壁に高電界が発生しないように、図１２に示すような、第２のｐ型層３０をショットキー障壁に接触するように障壁下に設けて電界を緩和するような構造をとってもよい。その他の構造は実施例１の構造と同一なので説明を省略する。
【実施例４】
【００３１】
本実施例の断面図を図１３に示す。
【００３２】
本実施例が実施例３と異なる点は、第２のｐ型層４０が、ショットキー障壁直下ではあるが、ショットキー障壁から離れた部分に設けられていることである。図１２の構造の場合、正のバイアスが印加された場合、電流はショットキー領域を流れるため、第２ののP
型層領域は電流経路とならない。そのため順方向の損失が大きくなる傾向がある。一方、図１３に示すように第２の半導体層３３表面近傍にｐ型イオン（ホウ素、アルミニウムイオン等）のエネルギーを高エネルギーに限ったり、イオン注入後にエピ成長をするなどしてゲート電極から離れた領域にP型領域を選択的に形成すると、順方向電圧が印加された場合、ゲートのショットキー電極全体に電流が流れるため、P型領域形成によるオン電圧の劣化を抑制できるという利点がある。その他の構造は実施例１の構造と同一なので説明を省略する。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１のＪＦＥＴの断面図である。
【図２】本発明のＪＦＥＴからなるＳｉＣカスコード素子で構成されたインバータ回路の部分回路図である。
【図３】本発明の実施例１のＪＦＥＴのＩ−Ｖ特性を示した図である。
【図４】本発明の実施例１のＪＦＥＴの製造工程を示す図である。
【図５】本発明の実施例１のＪＦＥＴの製造工程を示す図である。
【図６】本発明の実施例１のＪＦＥＴの製造工程を示す図である。
【図７】本発明の実施例１のＪＦＥＴの製造工程を示す図である。
【図８】本発明の実施例１のＪＦＥＴの製造工程を示す図である。
【図９】本発明の実施例１のＪＦＥＴの製造工程を示す図である。
【図１０】本発明の実施例１のＪＦＥＴの製造工程を示す図である。
【図１１】本発明の実施例２のＪＦＥＴの断面図である。
【図１２】本発明の実施例３のＪＦＥＴの断面図である。
【図１３】本発明の実施例４のＪＦＥＴの断面図である。
【図１４】従来のインバータ回路の回路図である。
【図１５】従来のＳｉＣカスコード素子の回路図である。
【図１６】従来のＪＦＥＴの断面図である。
【符号の説明】
【００３４】
１  …  ＳｉＣ基板
２  …  第１の半導体層
３  …  第２の半導体層
４  …  第１の半導体領域
５  …  第２の半導体領域
６  …  ソース電極
７  …  ゲート電極
８  …  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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