(57)【要約】      （修正有）【課題】集積回路内に形成されたインダクタ、およびそのインダクタを形成するための方法を提供すること。【解決手段】そのインダクタは、第１のメタライゼーション層に形成され、所望の形状にパターン化されてエッチングされたアルミニウムの下層を含む。一実施形態では、アルミニウム線は渦巻き形状１１４を含む。ダマシン法に従って、銅であることが好ましい導電性ランナがアルミニウム線の上に被さる誘電体層内に形成され、それと電気的に接触している。アルミニウム線と導電性ランナはインダクタを形成するように協働する。別の実施形態では、アルミニウム線と導電性ランナは垂直方向に間隔を置いた位置付けで形成され、それらの間に電気的接続を供給するためにタングステン・プラグまたは導電性のビアが形成される。インダクタを形成するための方法は、アルミニウムの導電線を形成する工程、およびその導電線の上に導電性ランナを形成する工程を含む。【選択図】図１
2005175434.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路内にインダクタを形成するための方法であって、
メタライゼーション層に導電線を形成する工程と、
導電線に重ねて誘電体層を形成する工程と、
誘電体層にトレンチを形成する工程と、
トレンチに導電性のランナを形成する工程とを含み、導電性のランナが導電線と導電連絡しており、導電線と導電性ランナが誘導効果を作り出すように協働する方法。
【請求項２】
導電線を形成する工程がさらに、
導電層を形成する工程と、
導電線を形成するように導電層の複数領域を除去する工程とを含む、請求項１に記載の方法。
【請求項３】
導電層を形成する工程がさらに、アルミニウム導電層を形成する工程を含む、請求項２に記載の方法。
【請求項４】
導電性ランナをトレンチ内に形成する工程がさらに、銅をトレンチ内に堆積させる工程を含む、請求項１に記載の方法。
【請求項５】
銅をトレンチ内に堆積させる工程がさらに、銅をトレンチ内に電気メッキする工程を含む、請求項４に記載の方法。
【請求項６】
誘電体層にトレンチを形成する工程がさらに、導電線と垂直方向に位置合わせしてトレンチを形成する工程を含む、請求項１に記載の方法。
【請求項７】
誘電体層内で導電線へと延びる開口部を形成する工程と、
開口部に導電性構造を形成する工程とをさらに含み、導電性構造がインダクタの端子を形成する、請求項１に記載の方法。
【請求項８】
導電性構造を形成する工程がさらに、ハンダ・バンプを形成する工程を含む、請求項７に記載の方法。
【請求項９】
導電性構造を形成する工程がさらに、ボンディング・パッドを形成する工程を含む、請求項７に記載の方法。
【請求項１０】
半導体集積回路内にインダクタを形成するための方法であって、
メタライゼーション層に導電線を形成する工程と、
導電線に重ねて第１の誘電体層を形成する工程と、
第１の誘電体層に導電性構造を形成する工程と、
導電性構造のうちの１つおよび導電線の端子端部の上に被さり、かつ電気的に連絡している導電性パッドを形成する工程と、
第１の誘電体層および導電性パッドの上に被さる第２の誘電体層を形成する工程と、
第２の誘電体層にトレンチを形成する工程と、
トレンチ内に導電性のランナを形成する工程とを含み、導電性ランナが導電性構造を通じて導電線と導電連絡しており、導電線と導電性ランナが誘導効果を作り出すように協働する方法。
【請求項１１】
導電線を形成する工程がさらに、
導電層を形成する工程と、
導電線を形成するように導電層の複数領域を除去する工程とを含む、請求項１０に記載の方法。
【請求項１２】
導電層を形成する工程がさらに、アルミニウム導電層を形成する工程を含む、請求項１１に記載の方法。
【請求項１３】
導電性ランナをトレンチ内に形成する工程がさらに、銅をトレンチ内に堆積させる工程を含む、請求項１０に記載の方法。
【請求項１４】
銅をトレンチ内に堆積させる工程がさらに、銅をトレンチ内に電気メッキする工程を含む、請求項１３に記載の方法。
【請求項１５】
誘電体層にトレンチを形成する工程がさらに、導電線と垂直方向に位置合わせしてトレンチを形成する工程を含む、請求項１０に記載の方法。
【請求項１６】
第２の誘電体層内で導電性パッドへと延びる開口部を形成する工程と、
開口部に導電性構造を形成する工程とをさらに含み、導電性構造がインダクタの端子を形成する、請求項１０に記載の方法。
【請求項１７】
導電性構造を形成する工程がさらに、ハンダ・バンプを形成する工程を含む、請求項１６に記載の方法。
【請求項１８】
導電性構造を形成する工程がさらに、ボンディング・パッドを形成する工程を含む、請求項１６に記載の方法。
【請求項１９】
内部にインダクタを含む集積回路であって、
基板と、
基板の上に被さる複数の材料層と、
第１のメタライゼーション層内に配置された導電線と、
第１のメタライゼーション層の上の第２のメタライゼーション層内に配置され、導電線に実質的に垂直方向に位置合わせされ、かつ導電線と物理的に接触する導電性のランナとを含み、導電線と導電性ランナが誘導効果を作り出すように協働する集積回路。
【請求項２０】
導電線の材料がアルミニウムを含む、請求項１９に記載の集積回路。
【請求項２１】
導電性ランナの材料が銅を含む、請求項１９に記載の集積回路。
【請求項２２】
第１のメタライゼーション層が集積回路の（ｎ−１）番目のメタライゼーション層を含み、第２のメタライゼーション層が集積回路のｎ番目のメタライゼーション層を含む、請求項１９に記載の集積回路。
【請求項２３】
第１のメタライゼーション層の上に被さる誘電体層をさらに含み、導電性ランナが誘電体層内に形成される、請求項１９に記載の集積回路。
【請求項２４】
誘電体層が少なくとも１つの開口部を中に規定し、開口部が導電線の端子端部領域へと延び、集積回路が開口部内に配置されてかつ端子端部領域と電気的に接触している導電性構造をさらに含む、請求項２３に記載の集積回路。
【請求項２５】
導電性構造がハンダ・バンプを含む、請求項２４に記載の集積回路。
【請求項２６】
導電性構造がボンディング・パッドを含む、請求項２４に記載の集積回路。
【請求項２７】
インダクタが、導電線および導電性ランナの形状、長さ、および幅に対応するインダクタンス値を有する、請求項１９に記載の集積回路。
【請求項２８】
基板が上面を有し、その上面と平行な平面内で導電線および導電性ランナが渦巻き形状を有する、請求項１９に記載の集積回路。
【請求項２９】
導電性ランナの材料が導電線の材料よりも高い導電率を有する、請求項１９に記載の集積回路。
【請求項３０】
内部にインダクタを含む集積回路であって、
基板と、
基板の上に被さる複数の材料層と、
第１のメタライゼーション層内に配置された導電線と、
第１のメタライゼーション層の上に被さる第１の誘電体層内に配置された導電性構造と、
第１のメタライゼーション層の上の第２のメタライゼーション層内に配置された導電性のランナとを含み、導電性ランナが導電線と実質的に垂直方向で位置合わせされ、導電性構造によって導電連絡された導電線と導電性ランナが誘導効果を作り出すように協働する集積回路。
【請求項３１】
導電線の材料がアルミニウムを含む、請求項３０に記載の集積回路。
【請求項３２】
導電性ランナの材料が銅を含む、請求項３０に記載の集積回路。
【請求項３３】
第１のメタライゼーション層が集積回路の（ｎ−１）番目のメタライゼーション層を含み、第２のメタライゼーション層が集積回路のｎ番目のメタライゼーション層を含む、請求項３０に記載の集積回路。
【請求項３４】
第２の誘電体層をさらに含み、導電性ランナが第２の誘電体層内に形成され、第２のメタライゼーション層内に形成され、かつ導電線の端子端部領域に導電連絡された導電性構造のうちの１つに導電連絡している導電性パッドをさらに含み、第２の誘電体層が中に開口部を規定し、開口部が導電性パッドへと延び、集積回路がさらに、開口部内にあって導電性パッドと電気的に接触しているインダクタ端子を含む、請求項３０に記載の集積回路。
【請求項３５】
インダクタ端子がハンダ・バンプを含む、請求項３４に記載の集積回路。
【請求項３６】
インダクタ端子がボンディング・パッドを含む、請求項３４に記載の集積回路。
【請求項３７】
インダクタが、導電線および導電性ランナの形状、長さ、および幅に対応するインダクタンス値を有する、請求項３０に記載の集積回路。
【請求項３８】
基板が上面を有し、その上面と平行な平面内で導電線および導電性ランナが渦巻き形状を有する、請求項３０に記載の集積回路。
【請求項３９】
導電性ランナの材料が導電線の材料よりも高い導電率を有する、請求項３０に記載の集積回路。
【請求項４０】
導電性構造が導電性プラグを含み、導電性プラグの材料が銅とタングステンの間から選択される、請求項３０に記載の集積回路。
【請求項４１】
集積回路であって、
中に能動領域を含む半導体基板と、
基板の上に被さる複数の誘電体層と、
複数の誘電体層と交互になっており、複数のメタライゼーション層の第１のそれが導電線を含む複数のメタライゼーション層と、
複数のメタライゼーション層のうちの第２のそれに形成された導電性ランナとを含み、導電性ランナが導電線と導電連絡しており、導電性ランナと導電線が誘導効果を作り出すように協働する集積回路。
【請求項４２】
導電性ランナが導電線と物理的に接触して配置されることでそれらの間に導電連絡を与える、請求項４１に記載の集積回路。
【請求項４３】
複数のメタライゼーション層のうちの第１のそれに配置され、かつ導電線の端子端部を形成する第１と第２の導電性パッドをさらに含む、請求項４２に記載の集積回路。
【請求項４４】
第１および第２の導電性パッドとそれぞれ導電連絡している第１と第２のインダクタ端子をさらに含む、請求項４３に記載の集積回路。
【請求項４５】
導電線と導電性ランナの間に配置された複数の導電性プラグが導電線と導電性ランナの間に導電連絡を供給する、請求項４１に記載の集積回路。
【請求項４６】
複数のメタライゼーション層のうちの第２のそれに配置され、各々が導電性プラグを通じて導電性ランナの端子端部に接続された第１と第２の導電性パッドをさらに含む、請求項４１に記載の集積回路。
【請求項４７】
第１および第２の導電性パッドとそれぞれ導電連絡している第１と第２のインダクタ端子をさらに含む、請求項４６に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してインダクタに関し、さらに特定すると半導体基板に形成された渦巻状のインダクタに関する。
【背景技術】
【０００２】
本出願は２００３年９月３０日に提出され、米国特許出願番号６０／５０７，３３５号を与えられた仮特許出願の恩典を主張するものである。
【０００３】
無線通信の昨今の革新と、より小型の無線通信装置に対するニーズをきっかけに、無線通信用電子装置の最適化と小型化を対象とする著しい努力が行われている。インダクタ、コンデンサ、および変圧器といった受動部品は装置の動作に必要な役割りを果たし、したがってそのような部品のサイズを小さくすることおよび性能と製造効率を高めることに努力が向けられてきた。
【０００４】
インダクタは周波数依存性の効果を与えるために発振器、増幅器、および信号フィルタといった交流および無線周波数用途に使用される電磁気部品である。ディスクリートの従来式インダクタは、通常、いずれかの磁性材料で作製されたコアを囲む複数の巻き線を有する。磁気コアの使用は一層高いインダクタンス値を生じるが、必ずしも必要とされない。インダクタンスはまた、コイルの巻き数（特に、インダクタンスは巻き数の二乗に比例する）とコア面積の関数である。従来式のディスクリートのインダクタは螺旋（ソレノイド形状とも称される）またはトロイドである。通常、コアは複数の磁区を有する強磁性材料（例えば鉄、コバルト、ニッケル）で形成される。インダクタが電圧印加されるときのコア材料に対する磁場の印加は磁区の整列を引き起こし、その結果として透磁率を上げ、それが今度はインダクタンスを増大させる。
【特許文献１】米国特許第６，４２９，５０４号
【特許文献２】米国特許第５，６１０，４３３号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
さらに高い周波数帯域へと通信サービスが拡大し続けることに伴なって、インダクタはさらに高い周波数で動作することを要求される。しかし、動作周波数が上がるほど渦電流および表皮効果が大きくなるために、インダクタの損失が増大することが知られている。比較的低い動作周波数でこれらの損失を回避するために、特定の能動デバイスによって誘導効果がシミュレートされることが可能である。しかし能動デバイスは高い周波数では満足のいく誘導効果を提供することが不可能であり、限られたダイナミック・レンジを有し、望ましくない追加的ノイズを動作回路に注入する可能性がある。
【０００６】
半導体回路の中にインダクタを形成することは、特にデバイス性能を向上させるために集積回路のサイズが小さくなるときに問題を生じる可能性がある。現在のデバイス・サイズおよび線幅と比較して、インダクタおよびコンデンサは大型構造であり、半導体表面上で貴重なスペースを消費し、したがって半導体デバイス内に一体化するのが容易でない。理想的には、インダクタは半導体処理技術で慣習的な方法および手順を使用して半導体基板の比較的小さい表面積上に形成されるべきである。さらに、インダクタは現在の通信装置で使用される周波数で動作し、かつ限られた電力損失を示さなければならない。
【０００７】
通常、集積基板表面に形成されたインダクタは渦巻き形状を有し、その渦巻きは基板表面と平行の平面内にある。渦巻きインダクタを形成するために、基板表面に形成された導電性材料をパターン化してエッチングするといった多くの技術が知られている。所望の誘導特性を供給するため、および／またはインダクタ製造工程を単純化するために多数の相互接続されたインダクタが形成される可能性がある。例えば、多層の渦巻きインダクタを記述している米国特許第６，４２９，５０４号、および間隔を置いて積層された複数の円形導体をビアによって相互接続して形成した複数の渦巻き導体を記述している米国特許第５，６１０，４３３号を参照されたい。
【０００８】
半導体基板の表面上にインダクタを形成するときに遭遇する問題は、（渦巻き）インダクタと下にある基板の間の寄生容量によって生じる自己共振、およびインダクタを形成する導体とインダクタの寄生抵抗による過剰の電力消費を含む。これらの効果の両方がインダクタの高周波性能を制限する可能性がある。
【０００９】
インダクタのＱ（品質因子）は抵抗値に対する誘導性リアクタンスの比であり、インダクタの帯域幅を示し、かつそれに関係する。高いＱのインダクタ（すなわち比較的低い誘導性リアクタンスを示す）は入力信号周波数の関数として狭いＱピークを提示し、そのピークはインダクタの共振周波数を表わす。高いＱのインダクタは、狭い帯域幅絵動作する周波数依存性の回路での使用に特に望ましい。Ｑ値はインダクタ抵抗値の逆関数であるので、抵抗を最小限にすることがＱを高める。
【００１０】
抵抗を最小限にするための１つの技術はインダクタを形成する導電性材料の断面積を増すことである。しかしながら、断面積を増すことは導電体のアスペクト比（すなわち平面に沿った導電体の幅に対する半導体基板平面の上の導電体の高さの比）を上げる。半導体基板の上に形成されたそのような高いアスペクト比の導電体は、比較的厚い導電体の上面と基板の上面の間の段差のせいでその後に続くエッチング、洗浄、およびパッシベーション処理工程での困難につながる可能性がある。そのようなインダクタはまた、半導体基板上の貴重なスペースを消費する。高いアスペクト比のインダクタの形成はまた、デバイスの故障につながる可能性のある誘電ギャップをインダクタの密な間隔の導電線の間で助長する可能性がある。これらのギャップを充填することを試みる知られている処理法は存在するが、そのような処理法が常に成功するわけではない。
【課題を解決するための手段】
【００１１】
本発明の一実施形態は半導体集積回路にインダクタを形成するための方法を含む。本方法はメタライゼーション層に導電線を形成する工程、導電線の上に被さる誘電体層を形成する工程、誘電体層にトレンチを形成する工程、およびトレンチ内に導電性のランナを形成する工程を含み、導電性のランナは導電線と導電連絡しており、導電線と導電性のランナは誘導効果を作り出すように協働する。
【００１２】
本発明の構造的実施形態によると、集積回路はその中に形成されたインダクタを含む。この集積回路は基板、基板の上に被さる複数の材料層、第１のメタライゼーション層に配置された導電線、および第１のメタライゼーション層の上の第２のメタライゼーション層に配置され、導電線と実質的に垂直方向に位置合わせされて物理的に接触した導電性ランナを含み、導電線と導電性のランナは誘導効果を作り出すように協働する。
【発明を実施するための最良の形態】
【００１３】
図面と関連させて以下の本発明の詳細な説明を読むと、本発明がさらに容易に理解されることが可能であり、その利点および使用法がさらに容易に明らかになる。
【００１４】
一般的な方法に従って、説明される様々なデバイスの特徴は縮尺通りに描かれておらず、本発明に関連する特定の特徴を強調するように描かれている。図面および本文を通じて参照番号は同様の素子を示す。
【００１５】
本発明により、インダクタを形成するための一例の方法およびそれによって形成されるインダクタを詳細に説明する前に、本発明が素子および処理工程の新規で明確でない組み合わせにあることは観察されるはずである。当業者に容易に明らかになるであろう開示を詳細で不明瞭にしないように、特定の従来式の素子および工程は詳細に提示されておらず、図面と明細書は本発明の理解にとって核心となる他の素子および工程を一層詳細に説明する。
【００１６】
本発明の第１の実施形態によると、半導体集積回路のアルミニウムの相互接続層、すなわち（ｎ−１）番目の相互接続層が、能動領域および半導体デバイスを含む基板１００上で材料層１０４（図１参照）の上に知られている処理工程に従って形成される。概して、（ｎ−１）番目の層もやはり集積回路内でデバイス領域を接続するために導電性材料をマスク処理、パターン化、およびエッチングすることによって形成された導電線を含む。ｎ番目の相互接続またはメタライゼーション層は集積回路の最上部の相互接続層を表わす。
【００１７】
図１の参照文字１０５は基板１００と材料層１０４の間の材料層の存在を示し、当該技術でよく知られているような誘電体層および相互接続層を含む。本発明のこの実施形態によると、材料層１０４の上に形成されたアルミニウム層はマスク処理され、パターン化され、エッチングされることで図１の断面図および図２の平面図に示した連続的で概して渦巻き形状の導電線１１４を形成する。下の層１１６および上の層１１８（各々が、例えばチタンまたは窒化チタンを含む）もやはり例示されている。下の層１１６および上の層１１８は当該技術では常套的である。
【００１８】
層間誘電体１２２が導電線１１４の上に形成され、化学的／機械的研磨処理が層間誘電体１２２の上面１２４を平面化する。結果的に得られる構造は図３に例示されている。
【００１９】
従来式のフォトリソグラフィのマスク処理、パターン化、およびエッチング工程を使用して、導電線１１４の上に被さり、かつそれと同じ総合的形状を有する層間誘電体１２２に連続的で概して渦巻き形状のトレンチが形成される。この実施形態によると、導電線１１４の２つの領域１１４Ａと１１４Ｂ（図４参照）の上にトレンチは形成されない。
【００２０】
当該技術で常套的であるように、バリヤ層１２６（タンタルまたは窒化タンタルであることが好ましい）およびシード層（図示せず）がトレンチ内および上面１２４の上に形成される。バリヤ層１２６は層間誘電体１２２内への銅の拡散を阻止する。シード層はトレンチ内の銅の形成を促進する。知られているダマシン法に従って、銅がトレンチに電気メッキされ、上面１２４の上に被さる。
【００２１】
化学的／機械的研磨は上面１２４から銅のオーバーフィルおよび余分のバリヤ／シード層を取り去り、下にある導電線１１４と電気的に連絡していてそれにより渦巻きインダクタ１３５を完成させる連続的で概して渦巻き形状の導電体１３４を残す。パッシベーション層１３６（後に続く基板１００への温度暴露時の銅の表面拡散防止用）が渦巻きインダクタ１３５の上に被さって、および上面１２４の周囲領域に形成される。最終構造は（ｎ−１）番目の相互接続層に配置された導電線１１４およびｎ番目の層に配置された導電体１３４を備えて図４に例示されている。
【００２２】
導電線１１４の２つの領域１１４Ａと１１４Ｂにアクセスするための開口部１３８を形成するために従来式のマスク処理、パターン化、およびエッチングの工程が使用される。図５を参照する。領域１１４Ａと１１４Ｂ、したがってインダクタ１３５への外部接続を提供するために開口部１３８内に従来式の相互接続構造が形成されることが可能である。
【００２３】
領域１１４Ａと１１４Ｂへの外部接続を提供するための１つのそのような技術（例えばバンプ・ボンディング）が図６に例示される。ハンダ・バンプ１４０への適切な接着を確実化するために領域１１４Ａと１１４Ｂの上にバンプ下の金属層および／または材料（参照文字１３９で示される）が必要とされる可能性があることは当該技術で知られている。
【００２４】
基板１００が中に取り付けられるパッケージのパッケージ・リードに基板１００を接続するために開口部１３８が形成されることを当業者は分かる。どのようなよく知られているパッケージ化およびリード接続技術も本発明と併せて使用される可能性があり、例えばバンプ・ボンディング、フリップチップ・ハンダ・ボンディング、ワイヤ・ボンディングなどである。
【００２５】
有利には、上述のようにして作製されたインダクタ１３５は、インダクタ１３５の上層（すなわち導電体１３４）を形成するための銅の使用に起因して先行技術のインダクタと比較すると低い抵抗値（したがって高いＱ因子）を提供する。
【００２６】
本発明の別の実施形態は（ｎ−１）番目のアルミニウムのメタライゼーション層の形成で始まり、その後に概して渦巻き形状に導電線を形成するためにマスク処理、パターン化、およびエッチング工程が続く。これらの処理工程は、導電線１１４を形成するために図１と２に関連させて上述したそれらと類似している。（ｎ−１）番目のメタライゼーション層内の導電線１１４およびその他の相互接続用導電線の形成後に、図３に例示されるように層間誘電体１２２が形成され、平面化される。
【００２７】
本実施形態は図７に例示されるようにタングステン・プラグ１６０の形成で始まる。チタン層／窒化チタン層１６４およびタングステン１７０を含むタングステン・プラグ１６０は知られている技術に従って層間誘電体１２２の開口部に形成される。
【００２８】
底部から上部に向けてチタン層１７４、窒化チタン層１７６、アルミニウム層１７８、および反射防止キャップ層１８０を含むアルミニウム積層（ｎ番目のメタライゼーション層とも称される）が堆積処理され、エッチングされることで図８の導電性パッド１８２を形成する。ｎ番目のメタライゼーション層内の他の領域では、アルミニウム積層は、様々なデバイス領域とインダクタに付随しない他の相互接続構造を接続するためにｎ番目層のメタライゼーション相互接続構造を形成するようにパターン化される可能性がある。
【００２９】
図９に例示される層間誘電体１８８が導電性パッド１８２およびフィールド領域１８９の上に形成され、化学的／機械的研磨によって平面化されることで上面１９０を形成する。
【００３０】
知られているフォトリソグラフィのマスク処理、パターン化、およびエッチングの工程を使用して層間誘電体１８８にトレンチが形成され、そのトレンチは導電線１１４の上に、したがって概して渦巻きの形状として被さる。バリヤ層１９６（タンタルまたは窒化タンタルであることが好ましい）およびシード層（図示せず）がトレンチ内および上面１９０の上に形成される。図１０を参照する。電気メッキ処理がトレンチを銅で充填する。次に、化学的／機械的研磨処理が上面１９０から銅のオーバーフィルおよび余分のバリヤ／シード層材料を取り去る。この処理は、タングステン・プラグ１６０を介して下にある導電線１１４と電気的に連絡している上部導電性ランナ２００を形成する。当業者に知られているように、必要であればこの層は基板内の他の場所（すなわちインダクタ以外の領域）に相互接続する銅を形成するように使用されることもやはり可能である。
【００３１】
上面１９０および導電性ランナ２００の上にパッシベーション層２０１が形成される。
【００３２】
インダクタ２０２は導電性ランナ２００、導電線１１４、および相互接続用タングステン・プラグ１６０を含む。図１１はインダクタ２０２の平面図であり、図１０はその１０−１０平面に沿ってとられた断面である。有利には、上述のようにして作製されたインダクタ２０２は、インダクタ２０２の上層（すなわち導電性ランナ２００）を形成するための銅の使用に起因して低い抵抗値（したがって高いＱ因子）を提供する。
【００３３】
導電性パッド１８２はインダクタ２０２を他の回路素子に電気的に接続するためのインダクタ端子として機能する。導電性パッド１８２へのアクセスは、図５と６に関連して上述したようにパッド１８２に重なる開口部を形成すること、および各々の開口部にバンプ下の層１３９とハンダ・バンプ１４０を形成することによって供給される。
【００３４】
説明および例示されたように、導電性ランナ２００は導電線１１４と垂直方向に位置合わせされることが好ましいが、しかしこれは必ずしも本発明に従って必要とされるわけではない。しかしながら、タングステン・プラグ１６０を介した相互接続に適応するために導電性ランナ２００の少なくとも一部分は導電線１１４と垂直方向に位置合わせされなければならない。
【００３５】
この例の実施形態によると、インダクタ２０２はタングステン・プラグ１６０によって相互接続された２層の隣接するメタライゼーション層（ｎ番目と（ｎ−１）番目の層）に形成される。別の実施形態では、インダクタはｎおよび（ｎ−１）番目以外の隣接するメタライゼーション層に形成される。さらに別の実施形態では、インダクタはタングステン・プラグによって相互接続された隣接していないメタライゼーション層に形成される。
【００３６】
本発明の他の実施形態は連続した導電層内で適切に相互接続されたジグザグ型または螺旋形状といった多様に整形されたインダクタを含む。そのようなインダクタはアルミニウム導体と導電性ランナの形状と寸法から決まる特異的な動作特性を提供する。
【００３７】
本発明は好ましい実施形態を参照して説明されてきたが、本発明の範囲から逸脱することなく様々な変形が為され得ること、およびその素子に代わって同等の素子が置き換えられる可能性があることは当業者によって理解されるであろう。本発明の範囲はさらに、本明細書に述べられた様々な実施形態から由来する素子のどのような組み合わせも含む。付け加えると、本発明の範囲から逸脱することなく特定の状況に適合するように本発明の教示に対して改造が為される可能性がある。したがって、本発明は、本発明を実行するために企図された最良の様式として、開示された特定の実施形態に限定されないこと、また、本発明は添付の特許請求項の範囲内に入るすべての実施形態を含むことが意図されている。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図２】本発明の第１の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図３】本発明の第１の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図４】本発明の第１の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図５】本発明の第１の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図６】本発明の第１の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図７】本発明の第２の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図８】本発明の第２の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図９】本発明の第２の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図１０】本発明の第２の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図１１】本発明の第２の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図１２】本発明の第２の実施形態による順序立てられた工程の中の半導体構造およびインダクタを例示する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
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