(57)【要約】【課題】ＳｉＰ形態の半導体装置において装置の小型化が可能で製造コストの低減が可能である半導体装置とその製造方法を提供する。【解決手段】能動素子を含む電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板１０上に絶縁膜（１５，１７，１９，２３）が形成されており、絶縁層中に埋め込まれて電子回路に接続するように配線層（１６、１８、２０、２０’、２４）が形成されており、基板に対して絶縁層の一部を介し、配線層に接続して、少なくとも電気抵抗素子Ｒaおよび静電容量素子（Ｃa，Ｃb）を含む受動素子形成されている。ここで、電気抵抗素子がバリアメタル層２０ａと高抵抗層２０ｒの積層体からなり、静電容量素子の下部電極１２がバリアメタル層と銅層などの低抵抗の層の積層体からなり、電気抵抗素子Ｒaと下部電極１２が互いに異なる組成の層を含んで形成されている。【選択図】図１
2005175402.tif 000002
【特許請求の範囲】
【請求項１】
能動素子を含む電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、
基板と、
前記基板上に形成された絶縁層と、
前記電子回路に接続するように前記絶縁層中に埋め込まれて形成された配線層と、
前記基板に対して前記絶縁層の一部を介して、前記配線層に接続して形成され、少なくとも電気抵抗素子および静電容量素子を含む受動素子と
を有し、
前記電気抵抗素子と前記静電容量素子の下部電極が、互いに異なる組成の層を含む
半導体装置。
【請求項２】
前記電気抵抗素子と前記下部電極が、共通の組成のバリアメタル層を含む
請求項１に記載の半導体装置。
【請求項３】
前記電気抵抗素子が、前記バリアメタル層と前記バリアメタル層よりも高抵抗の層との積層体を含む
請求項２に記載の半導体装置。
【請求項４】
前記下部電極が、前記バリアメタル層と前記バリアメタル層よりも低抵抗の層との積層体を含む
請求項２に記載の半導体装置。
【請求項５】
前記配線層が、前記バリアメタル層と前記バリアメタル層よりも低抵抗の層との積層体を含む
請求項２に記載の半導体装置。
【請求項６】
前記基板が半導体基板であり、前記配線層に接続するように前記電子回路が設けられている
請求項１に記載の半導体装置。
【請求項７】
前記絶縁層中に前記配線層に接続するように前記電子回路が設けられた半導体チップが埋め込まれている
請求項１に記載の半導体装置。
【請求項８】
前記受動素子としてインダクタンスをさらに有する
請求項１に記載の半導体装置。
【請求項９】
能動素子を含む電子回路が設けられた半導体を含んでパッケージ化される半導体装置の製造方法であって、
基板上に絶縁膜を形成する工程と、
前記絶縁膜上に配線層を形成する工程と、
前記絶縁膜上に、前記配線層に接続して、少なくとも電気抵抗素子および静電容量素子を含む受動素子を、前記電気抵抗素子と前記静電容量素子の下部電極が互いに異なる組成の層を含むように形成する工程と
を有する半導体装置の製造方法。
【請求項１０】
前記電気抵抗素子および前記静電容量素子を含む受動素子を形成する工程において、前記電気抵抗素子と前記下部電極の少なくとも一部として共通の組成のバリアメタル層を形成する
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記電気抵抗素子および前記静電容量素子を含む受動素子を形成する工程において、前記電気抵抗素子の少なくとも一部として、前記バリアメタル層と前記バリアメタル層よりも高抵抗の層とを積層させて形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記電気抵抗素子および前記静電容量素子を含む受動素子を形成する工程において、前記下部電極の少なくとも一部として、前記バリアメタル層と前記バリアメタル層よりも低抵抗の層とを積層させて形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記配線層を形成する工程において、前記配線層の少なくとも一部として、前記バリアメタル層と前記バリアメタル層よりも低抵抗の層とを積層させて形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記基板として、前記電子回路が設けられている半導体基板を用いる
請求項９に記載の半導体装置の製造方法。
【請求項１５】
前記絶縁層上に前記電子回路が設けられた半導体チップをマウントする工程をさらに有し、
前記配線層を形成する工程において前記半導体チップに接続するように形成する
請求項９に記載の半導体装置の製造方法。
【請求項１６】
前記受動素子としてインダクタンスを形成する工程をさらに有する
請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、システムインパッケージ（ＳｉＰ）と呼ばれるパッケージ形態の半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
特に、能動素子を有する半導体チップと受動素子を組み合わせて実装して構成されるシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
図２４は上記のＳｉＰ形態の半導体装置の模式断面図である。
エポキシ樹脂などからなる実装基板１００上に、Ｃｕなどからなるプリント配線１０１が形成されており、これに接続するように、受動素子として電気抵抗素子１１０や静電容量素子１１１がマウントされている。さらに、ダイアタッチフィルム１１２などを用いて、能動素子が形成された半導体チップ１１３がマウントされ、ワイヤボンディングやバンプなどを介してプリント配線１０１に接続されている。
【０００５】
しかし、従来の構成のＳｉＰでは、能動素子が形成された半導体チップを組み合わせる受動素子として、各々パッケージ化された電気抵抗素子や静電容量素子などを用いているため、装置の小型化が不十分であり、また、電気抵抗素子や静電容量素子を別の工程で予め製造する必要があり、工程数が多いので製造コストが高くなってしまっていた。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、従来の構成のＳｉＰでは装置の小型化が不十分であり、製造コストが高くなってしまう点である。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、能動素子を含む電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板と、前記基板上に形成された絶縁層と、前記電子回路に接続するように前記絶縁層中に埋め込まれて形成された配線層と、前記基板に対して前記絶縁層の一部を介して、前記配線層に接続して形成され、少なくとも電気抵抗素子および静電容量素子を含む受動素子とを有し、前記電気抵抗素子と前記静電容量素子の下部電極が、互いに異なる組成の層を含む。
【０００８】
上記の本発明の半導体装置は、能動素子を含む電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板上に絶縁膜が形成されており、絶縁層中に埋め込まれて電子回路に接続するように配線層が形成されており、また、基板に対して絶縁層の一部を介し、配線層に接続して、少なくとも電気抵抗素子および静電容量素子を含む受動素子が、電気抵抗素子と静電容量素子の下部電極が互いに異なる組成の層を含んで形成されている。
【０００９】
また、本発明の半導体装置の製造方法は、能動素子を含む電子回路が設けられた半導体を含んでパッケージ化される半導体装置の製造方法であって、基板上に絶縁膜を形成する工程と、前記絶縁膜上に配線層を形成する工程と、前記絶縁膜上に、前記配線層に接続して、少なくとも電気抵抗素子および静電容量素子を含む受動素子を、前記電気抵抗素子と前記静電容量素子の下部電極が互いに異なる組成の層を含むように形成する工程とを有する。
【００１０】
上記の本発明の半導体装置の製造方法は、能動素子を含む電子回路が設けられた半導体を含んでパッケージ化される半導体装置の製造方法であって、基板上に絶縁膜を形成し、絶縁膜上に配線層を形成する。また、絶縁膜上に、配線層に接続して、少なくとも電気抵抗素子および静電容量素子を含む受動素子を、電気抵抗素子と前記静電容量素子の下部電極が互いに異なる組成の層を含むように形成する。
【発明の効果】
【００１１】
本発明の半導体装置は、ＳｉＰにおいて、能動素子を含む電子回路が設けられた半導体と組み合わせる受動素子として、少なくとも電気抵抗素子および静電容量素子を含む受動素子が、電気抵抗素子と静電容量素子の下部電極が互いに異なる組成の層を含んで構成されており、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子のそれぞれに適した材料を用いて少ない工程数で製造可能で、製造コストの低減が可能である。
【００１２】
本発明の半導体装置の製造方法は、ＳｉＰを製造する際に、能動素子を含む電子回路が設けられた半導体と組み合わせる受動素子として、少なくとも電気抵抗素子および静電容量素子を含む受動素子が、電気抵抗素子と静電容量素子の下部電極が互いに異なる組成の層を含むように形成するので、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子のそれぞれに適した材料を用いて少ない工程数で製造可能で、製造コストの低減が可能である。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００１４】
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えば銅などの低抵抗の層を含む下部電極１２、ＳｉＮなどからなる誘電体膜１３、銅などの低抵抗の層を含む下部電極の取り出し電極１４および上部電極１４’が積層され、下部電極１２と下部電極の取り出し電極１４は誘電体膜１３に形成された開口部Ｈ1で接続しており、誘電体膜１３を介して下部電極１２と上部電極１４’が対向している部分が静電容量素子（Ｃa，Ｃb）となっている。
【００１５】
静電容量素子を被覆してポリイミド樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５には、下部電極取り出し電極１４および上部電極１４’に達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４および上部電極１４’に接続するプラグ部分と一体になって、第１絶縁層１５上にＴｉＣｕなどからなるバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６が形成されている。
第１配線１６の一部はらせん状に形成され、インダクタンス（Ｌa，Ｌb）が構成されている。
【００１６】
また、第１配線１６を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２絶縁層１７が形成され、第１配線１６に達する開口部が形成されており、この開口部内に埋め込まれて第１配線１６に接続するプラグ部分と一体になって、第２絶縁層１７上にバリアメタル層１８ａおよび銅層１８ｂからなる第２配線１８が形成されている。
第２配線１８の一部はらせん状に形成され、インダクタンスＬcが構成されている。
【００１７】
さらに、第２配線１８を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第３絶縁層１９が形成され、第２配線１８に達する開口部が形成されている。
上記の開口部内に埋め込まれて第２配線１８に接続するプラグ部分と一体になって、第３絶縁層１９上にバリアメタル層２０ａおよび銅層２０ｂ1からなる第３配線２０が形成されている。
ここで、一部の領域においては、上記のバリアメタル層２０ａおよび銅層２０ｂ1からなる第３配線２０ではなく、例えば２つの開口部の内壁およびこれらの開口部の間におけるに第３絶縁層１９を被覆して、バリアメタル層２０ａおよびＴｉＮなどの高抵抗体からなる高抵抗層２０ｒが積層され、２つの開口部間を接続するように電気抵抗素子Ｒaが構成されている。さらにこれらの２つの開口部内を埋め込むプラグ部分と一体になって、銅層２０ｂ2からなる第３配線２０’が形成されている。
【００１８】
また、第３絶縁層１９および第３配線２０の上層に、能動素子を含む電子回路が設けられた半導体チップ２１がダイアタッチフィルム２２により接着されている。半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側からマウントされている。
【００１９】
第３配線（２０，２０’）、電気抵抗素子Ｒaおよび半導体チップ２１を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第４絶縁層２３が形成されている。
第４絶縁層２３には、半導体チップ２１のパッド２１ｂおよび第３配線（２０，２０’）などに達する開口部が形成されている。
上記の開口部内に埋め込まれてパッド２１ｂおよび第３配線（２０，２０’）に接続するプラグ部分と一体になって、第４絶縁層２３上にバリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成されている。
【００２０】
第４配線２４に接続して、銅などからなる導電性ポスト２５が形成されており、その間隙における第４絶縁層２３の上層に、ポリアミドイミド樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面において第２導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。
【００２１】
上記のように、本実施形態の半導体装置においては、シリコン基板１０上に第１〜第４絶縁層（１５，１７，１９，２３）などからなる絶縁層が形成されており、この絶縁層中に能動素子を含む電子回路が設けられた半導体チップ２１が埋め込まれており、この電子回路に接続するように絶縁層中に第１〜第４配線（１６，１８，２０，２０’，２４）などからなる配線層が形成されている。
また、基板に対して絶縁層の一部を介して、配線層に接続して、電気抵抗素子Ｒa、静電容量素子（Ｃa，Ｃb）およびインダクタンス（Ｌa，Ｌb，Ｌc）を含む受動素子が設けられている。
ここで、電気抵抗素子Ｒaは高抵抗層２０ｒを含んでおり、一方、静電容量素子（Ｃa，Ｃb）の下部電極１２は銅などの低抵抗の層を含んでおり、これらが互いに異なる組成の層を含んで構成されている。
【００２２】
上記の静電容量素子について、詳細に説明する。
図２は本実施形態に係る半導体装置における静電容量素子部分を拡大した要部断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばＴｉＣｕあるいはＣｒＣｕなどからなるシード層となるバリアメタル層１２ａが形成されており、その上層に低抵抗層として銅層１２ｂが形成されている。銅の他、銀、アルミニウム、アルミニウム−銅合金などの低抵抗材料を用いることができる。このように、バリアメタル層１２ａおよび銅層１２ｂからなる下部電極１２が構成されている。
下部電極１２を被覆して、ＳｉＮ、Ｔａ2Ｏ5、ＨｆＯ2、Ａｌ2Ｏ3、ＳｉＯＮ、ＴｉＯあるいはＭｇＦ2などからなる誘電体膜１３が形成されており、下部電極１２の取り出し領域において誘電体膜１３に開口部Ｈ1が形成されている。
開口部Ｈ1内を被覆して、例えばＴｉＣｕあるいはＣｒＣｕなどからなるシード層となるバリアメタル層１４ａが形成されており、その上層に低抵抗層として銅層１４ｂ1が形成されている。銅の他、銀、アルミニウム、アルミニウム−銅合金などの低抵抗材料を用いることができる。このように、バリアメタル層１４ａおよび銅層１４ｂ1からなる下部電極取り出し電極１４が構成されている。
また、誘電体膜１３上に、上記と同様にバリアメタル層１４ａおよび銅層１４ｂ2からなる上部電極１４’が構成されている。
このように、誘電体膜１３を介して下部電極１２と上部電極１４’が対向している部分が静電容量素子となる。
【００２３】
上記の静電容量素子は、ポリイミド樹脂などからなる第１絶縁層１５により被覆され、下部電極取り出し電極１４および上部電極１４’に達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４および上部電極１４’に接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６が形成されている。
【００２４】
上記の図２に示す部分の製造工程について図３〜図９の断面図を参照して説明する。
まず、図３（ａ）に示すように、例えば、ＣＶＤ（化学気相成長）法あるいはスパッタリング層などによりシリコン基板１０上に酸化シリコンを３００ｎｍの膜厚で形成し、下地絶縁膜１１とする。
【００２５】
次に、図３（ｂ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、全面にバリアメタル層１２ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
【００２６】
次に、図３（ｃ）に示すように、例えば、下部電極の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、下部電極の形成領域を開口するパターンのレジスト膜Ｒ１を成膜する。
【００２７】
次に、図４（ａ）に示すように、例えば、レジスト膜Ｒ１をマスクとし、バリアメタル層１２ａをシードとする１．５Ａ、９０分の電解メッキにより膜厚が５μｍ程度となるように銅をメッキして、下部電極の形成領域に銅層１２ｂを形成する。銅の他、銀、アルミニウム、アルミニウム−銅合金などの低抵抗材料を用いることができ、この場合には、上記バリアメタル層の組成を適宜変更する。
【００２８】
次に、図４（ｂ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ１を除去し、さらに図４（ｃ）に示すように、銅層１２ｂをマスクとしてバリアメタル層１２ａをエッチング加工する。これにより、下地絶縁膜１１上にバリアメタル層１２ａおよび銅層１２ｂからなる下部電極１２を形成する。
【００２９】
次に、図５（ａ）に示すように、例えばＣＶＤ法あるいはスパッタリング法などにより、ＳｉＮ、Ｔａ2Ｏ5、ＨｆＯ2、Ａｌ2Ｏ3、ＳｉＯＮ、ＴｉＯあるいはＭｇＦ2を堆積させて、誘電体膜１３を形成する。
【００３０】
次に、図５（ｂ）に示すように、例えば、下部電極取り出し口領域を開口するパターンの不図示のレジスト膜をパターン形成し、これをマスクとしてＲＩＥ（反応性イオンエッチング）などのプラズマエッチング処理を行って、誘電体膜１３に開口部Ｈ1を形成する。この後、レジスト膜を除去する。
【００３１】
次に、図５（ｃ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、開口部Ｈ1内および誘電体膜１３の上層を被覆して全面にバリアメタル層１４ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
【００３２】
次に、図６（ａ）に示すように、例えば、下部電極取り出し電極および上部電極の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、下部電極取り出し電極および上部電極の形成領域を開口するパターンのレジスト膜Ｒ２を成膜する。
【００３３】
次に、図６（ｂ）に示すように、例えば、レジスト膜Ｒ２をマスクとし、バリアメタル層１４ａをシードとする１．５Ａ、９０分の電解メッキにより膜厚が５μｍ程度となるように銅をメッキして、下部電極取り出し電極および上部電極の形成領域に銅層（１４ｂ1，１４ｂ2）をそれぞれ形成する。
【００３４】
次に、図６（ｃ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ２を除去し、さらに図７（ａ）に示すように、銅層（１４ｂ1，１４ｂ2）をマスクとしてバリアメタル層１４ａをエッチング加工する。これにより、開口部Ｈ1内を被覆して下部電極１２に接続するバリアメタル層１４ａおよび銅層１４ｂ1からなる下部電極取り出し電極１４と、誘電体膜１３上において下部電極１２に対向するバリアメタル層１４ａおよび銅層１４ｂ2からなる上部電極１４’を形成する。
上部電極１４’についても、これを構成する低抵抗の層として、銅の他、銀、アルミニウム、アルミニウム−銅合金などの低抵抗材料を用いることができる。
【００３５】
次に、図７（ｂ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第１絶縁層１５を形成する。
【００３６】
次に、図７（ｃ）に示すように、第１絶縁層１５に対してパターン露光および現像し、下部電極の取り出し電極１４に達する開口部Ｈ2および上部電極１４’に達する開口部Ｈ3を第１絶縁層１５に形成する。
【００３７】
次に、図８（ａ）に示すように、例えば、開口部（Ｈ2，Ｈ3）内に銅層（１４ｂ1，１４ｂ2）などの低抵抗の層が露出している状態で、全面にＡｒＲＦスパッタリングを行った後、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第１絶縁層１５に形成した上記開口部（Ｈ2，Ｈ3）の内壁を被覆して、全面にバリアメタル層１６ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
【００３８】
次に、図８（ｂ）に示すように、例えば、第１絶縁層１５に形成した上記開口部（Ｈ2，Ｈ3）と第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、上記開口部（Ｈ2，Ｈ3）と第１配線の形成領域を開口するパターンのレジスト膜Ｒ３を成膜する。
【００３９】
次に、図９（ａ）に示すように、例えば、レジスト膜Ｒ３をマスクとし、バリアメタル層１６ａをシードとする１．５Ａ、９０分の電解メッキにより、第１絶縁層１５上での膜厚が５μｍ程度となるように銅をメッキして、第１絶縁層１５に形成した上記開口部（Ｈ2，Ｈ3）と第１配線の形成領域に銅層１６ｂを形成する。
【００４０】
次に、図９（ｂ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ３を除去する。
さらに、銅層１６ｂをマスクとしてバリアメタル層１６ａをエッチング加工する。以上で、下部電極取り出し電極１４および上部電極１４’に接続するプラグ部分と一体にして、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６を形成する。以上で、図２に示す構成とすることができる。
このとき、受動素子の１つであるインダクタンスも第１配線１６の一部として同時にパターン形成することも可能である。
【００４１】
上記の静電容量素子において、下部電極１２は銅層１２ｂなどの低抵抗の層を含んで構成されており、下部電極１２の抵抗率を下げることにより、さらには下部電極１２の銅層１２ｂ厚さを５μｍ以上とることで比抵抗ρを下げる効果により、静電容量素子のＱ値を高め、高周波特性を向上させることができる。
上記のように銅層を５μｍ以上の膜厚で成膜する場合にはメッキ処理を用いることが好ましい。１〜２μｍ程度であれば、サブトラクティブ法を用い、レジストマスクによりスピンエッチャーを用いてパターン形成してもよい。
また、上部電極１４’についても、上記のように銅層などの低抵抗の層を含んで構成することで、静電容量素子のＱ値を高めることができる。
【００４２】
次に、電気抵抗素子について、詳細に説明する。
図１０は本実施形態に係る半導体装置における電気抵抗素子部分を拡大した要部断面図である。ここでは、図１とは異なり、電気抵抗素子は２つの静電容量素子のそれぞれの一電極間を接続するように形成された構成を示している。
例えば、シリコン基板１０上形成された下地絶縁膜１１の上層に、図２の構成を有する２つの静電容量素子が形成されている。即ち、ＴｉＣｕなどのバリアメタル層１２ａおよび銅層１２ｂからなる下部電極１２、誘電体膜１３、下部電極取り出し電極１４および上部電極１４’が積層されており、誘電体膜１３を介して下部電極１２と上部電極１４’が対向して静電容量素子（Ｃa，Ｃb）が隣接して構成されている。
上記の静電容量素子（Ｃa，Ｃb）を被覆してポリイミド樹脂などからなる第１絶縁層１５が形成され、下部電極取り出し電極１４に達する開口部Ｈ2および上部電極１４’に達する開口部Ｈ3が形成されている。
【００４３】
上記の開口部の内、例えば、それぞれの静電容量素子の内側に配置された電極に達する開口部、即ち、図面上左側の静電容量素子Ｃaの上部電極１４’に達する開口部Ｈ3と、図面上右側の静電容量素子Ｃbの下部電極取り出し電極１４に達する開口部Ｈ2との内壁、および、これらの開口部の間における第１絶縁層１５を被覆して、ＴｉＣｕなどのバリアメタル層１６ａおよびＴｉＮなどの高抵抗層１６ｒが積層されており、２つの開口部間を接続するように電気抵抗素子Ｒが構成されている。さらにこれらの２つの開口部内を埋め込むプラグ部分と一体になって、銅層１６ｂ2からなる第１配線１６’が形成されている。
【００４４】
一方、上記の開口部の内、例えば、それぞれの静電容量素子の外側に配置された電極に達する開口部、即ち、図面上左側の静電容量素子Ｃaの下部電極取り出し電極１４に達する開口部Ｈ2と、図面上右側の静電容量素子Ｃbの上部電極１４’に達する開口部Ｈ3内に埋め込まれて、下部電極取り出し電極１４および上部電極１４’に接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂ1からなる第１配線１６が形成されている。
【００４５】
上記の図１０に示す部分の製造工程について説明する。
まず、上述の図７（ｃ）までの工程と同様にして、２つの静電容量素子（Ｃa，Ｃb）を形成し、さらにこれらを被覆してポリイミド樹脂などからなる第１絶縁層１５を形成し、下部電極取り出し電極１４に達する開口部Ｈ2および上部電極１４’に達する開口部Ｈ3を形成し、図１１（ａ）に示す構成とする。
次に、図１１（ｂ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第１絶縁層１５に形成した上記開口部（Ｈ2，Ｈ3）の内壁を被覆して、全面にバリアメタル層１６ａを形成する。さらに、シードスパッタリングの条件を変更して、バリアメタル層１６ａよりも高抵抗であるＴｉＮ、ＣｒＮｉ、Ｔｉ、Ｃｒ、ＭｏあるいはＷなどを連続的に堆積させ、高抵抗層１６ｒを形成する。
【００４６】
次に、図１２（ａ）に示すように、例えば、上記の２つの静電容量素子（Ｃa，Ｃb）の内側に配置された電極に達する開口部、即ち、図面上左側の静電容量素子Ｃaの上部電極１４’に達する開口部Ｈ3と、図面上右側の静電容量素子Ｃbの下部電極取り出し電極１４に達する開口部Ｈ2と、これらの開口部の間における領域を保護するレジスト膜（不図示）をパターン形成し、これをマスクとしてエッチング行って、高抵抗層１６ｒをパターン加工する。
【００４７】
次に、図１２（ｂ）に示すように、例えば、第１絶縁層１５に形成した上記開口部（Ｈ2，Ｈ3）と第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、上記開口部（Ｈ2，Ｈ3）と第１配線の形成領域を開口するパターンのレジスト膜Ｒ４を成膜する。
【００４８】
次に、図１２（ａ）に示すように、例えば、レジスト膜Ｒ４をマスクとし、バリアメタル層１６ａおよび高抵抗層１６ｒをシードとする１．５Ａ、９０分の電解メッキにより、第１絶縁層１５上での膜厚が５μｍ程度となるように銅をメッキして、上記の２つの静電容量素子（Ｃa，Ｃb）の外側に配置された電極に達する開口部、即ち、図面上左側の静電容量素子Ｃaの下部電極取り出し電極１４に達する開口部Ｈ2と、図面上右側の静電容量素子Ｃbの上部電極１４’に達する開口部Ｈ3内において、バリアメタル層１６ａの上層に銅層１６ｂ1を形成する。
また、同時に、上記の２つの静電容量素子（Ｃa，Ｃb）の内側に配置された電極に達する開口部、即ち、図面上左側の静電容量素子Ｃaの上部電極１４’に達する開口部Ｈ3と、図面上右側の静電容量素子Ｃbの下部電極取り出し電極１４に達する開口部Ｈ2内において、高抵抗層１６ｒの上層に銅層１６ｂ2を形成する。
【００４９】
次に、図１２（ａ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ４を除去する。
さらに、銅層（１６ｂ1，１６ｂ2）および高抵抗層１６ｒをマスクとしてバリアメタル層１６ａをエッチング加工する。
以上のようにして、図面上左側の静電容量素子Ｃaの下部電極取り出し電極１４に達する開口部Ｈ2と、図面上右側の静電容量素子Ｃbの上部電極１４’に達する開口部Ｈ3内において、下部電極取り出し電極１４および上部電極１４’に接続するプラグ部分と一体になったバリアメタル層１６ａおよび銅層１６ｂ1からなる第１配線１６を形成し、一方、図面上左側の静電容量素子Ｃaの上部電極１４’に達する開口部Ｈ3と、図面上右側の静電容量素子Ｃbの下部電極取り出し電極１４に達する開口部Ｈ2内において、開口部内を埋め込むプラグ部分と一体になった銅層１６ｂ2からなる第１配線１６’を形成し、さらに、図面上左側の静電容量素子Ｃaの上部電極１４’に達する開口部Ｈ3と、図面上右側の静電容量素子Ｃbの下部電極取り出し電極１４に達する開口部Ｈ2の間を接続する電気抵抗素子Ｒを形成することができる。
【００５０】
上記の図１０〜１３を参照した電気抵抗素子の説明においては、第１配線を構成するバリアメタル層１６ａ上に高抵抗層１６ｒが形成された場合について示しているが、例えば図１に示す構成の半導体装置を製造する場合には、第３配線２０を構成するバリアメタル層２０ａ上に上記と同様にして高抵抗層２０ｒをパターン形成することで、図１に示すような電気抵抗素子Ｒaを形成することができる。
【００５１】
上記の本実施形態に係る半導体装置においては、上記の静電容量素子および電気抵抗素子などを組み合わせてフィルタなどを構成した場合の通常帯域でのロス改善、静電容量素子のＱ値向上のために、静電容量素子の下部電極に低抵抗の層を含む構成としている。
一方で、電気抵抗素子の形成は、各絶縁層上に形成する配線工程におけるシードスパッタリング工程において行うことを特徴としている。スパッタリングの成膜条件を変更することで、バリアメタル層と高抵抗層を容易に積層させることができ、各絶縁層のいずれの場所においても特に工程を追加することなく容易に電気抵抗素子を形成することが可能である。
【００５２】
図１に示す構成の半導体装置の製造方法について説明する。
上記の静電容量素子の形成方法および電気抵抗素子の形成方法を組み合わせて、第１〜３絶縁層（１５，１７，１９）と第１〜第３配線（１６、１８、２０、２０’）を積層しながら、静電容量素子（Ｃa，Ｃb）および電気抵抗素子Ｒa、さらにはインダクタンス（Ｌa，Ｌb，Ｌc）を形成する。
次に、第３絶縁層１９および第３配線２０の上層に、別工程において予め薄型個片化工程までしておいた能動素子を有する半導体チップ２１をフェースアップで、即ち、パッド２１ｂ形成面の反対側の面側から、ダイアタッチフィルム２２を介して積層させ、７０〜９０℃の温度で１．３Ｎの荷重を１〜１．３秒間かけて接着する。半導体チップ２１の搭載面に設けられたアライメントマークと半導体チップ２１の電極とをツールからオフセットさせることで１台のカメラで認識させることができ、例えば搭載精度±１μｍを満たして搭載できる。
次に、スピンコート法などによりポリイミド樹脂などから第４絶縁層２３を形成し、パターン露光および現像して半導体チップ２１のパッド２１ｂおよび第３配線（２０，２０’）を開口させ、上記と同様にシードスパッタリングによりＴｉＣｕなどのバリアメタル２４ａを成膜し、レジスト膜のパターン形成後に電解メッキによる銅層２４ｂを形成し、レジスト膜の剥離を行う。
次に、二次接続信頼保証のため、銅からなる導電性ポスト２５および応力緩和機能を有するバッファ層２６を形成する。これには、上記のバリアメタル層２４ａの剥離の前に、レジスト膜あるいはドライフィルムを設けて露光現像し、導電性ポスト形成領域を開口するようにパターニングし、バリアメタル層２４ａをシード層として電解メッキにより銅を成膜して導電性ポスト２５を形成し、レジスト膜あるいはドライフィルムを剥離した後、導電性ポスト２５を被覆して全面にポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などを印刷して、バッファ層２６とする。
さらに、バッファ層２６の平坦化と導電性ポスト２５の頭出しのために、例えば＃６００砥石で研削し露出した導電性ポスト２５上にバンプ（突起電極）２６を形成し、ウェハの薄型個片化処理をする。
以上で図１に示す構成の半導体装置を製造することができる。
【００５３】
上記の図１に示す半導体装置においては、半導体チップ２１にトランジスタなどの半導体素子を含む電子回路が形成された構成について説明しているが、これに限らず、例えば半導体チップ２１を含まず、シリコン基板１０にトランジスタなどの半導体素子を含む電子回路が形成された構成として、第１〜第４配線（１６，１８，２０，２０’，２４）などからなる配線層に電気的に接続している構成としてもよい。あるいは、半導体チップ２１およびシリコン基板１０の両者に電子回路が形成されていてもよい。
【００５４】
本実施形態の半導体装置は、ＳｉＰにおいて、能動素子を含む電子回路が設けられた半導体と組み合わせる受動素子として、少なくとも電気抵抗素子および静電容量素子を含む受動素子が、電気抵抗素子と静電容量素子の下部電極が互いに異なる組成の層を含んで構成されており、各々パッケージ化された電気抵抗素子や静電容量素子などを用いないので装置の小型化が可能で、さらに電気抵抗素子や静電容量素子のそれぞれに適した材料を用いて少ない工程数で製造可能で、製造コストの低減が可能である。
【００５５】
特に、上記の実施形態の半導体装置においては、工程を複雑にすることなく、任意の場所に電気抵抗素子を形成することが可能となる。
電気抵抗素子は、バリアメタルと兼ねることにより、劣化の少ない抵抗素子を形成することが可能となる。
また、静電容量素子の電極と電気抵抗素子の電極とを必要特性に応じて使い分けることが可能となる。
【００５６】
本発明は上記の説明に限定されない。
例えば、半導体基板上の絶縁膜上に形成される受動素子としては、少なくとも静電容量素子と電気抵抗素子の両者が形成されていればよいが、これらが同一の絶縁層上などに配置されている必要ななく、基板上に設けられた絶縁層中のいずれかの場所に形成されていればよい。さらにインダクタンスは必要に応じて形成することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５７】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
【００５８】
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造するのに適用することができる。
【図面の簡単な説明】
【００５９】
【図１】図１は本発明の実施形態に半導体装置の断面図である。
【図２】図２は本発明の実施形態に係る半導体装置における静電容量素子部分を拡大した要部断面図である。
【図３】図３（ａ）〜（ｃ）は図２に示す部分の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は図２に示す部分の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は図２に示す部分の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は図２に示す部分の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は図２に示す部分の製造工程を示す断面図である。
【図８】図８（ａ）および図８（ｂ）は図２に示す部分の製造工程を示す断面図である。
【図９】図９（ａ）および図９（ｂ）は図２に示す部分の製造工程を示す断面図である。
【図１０】図１０は本発明の実施形態に係る半導体装置における電気抵抗素子部分を拡大した要部断面図である。
【図１１】図１１（ａ）および図１１（ｂ）は図１０に示す部分の製造工程を示す断面図である。
【図１２】図１２（ａ）および図１２（ｂ）は図１０に示す部分の製造工程を示す断面図である。
【図１３】図１３（ａ）および図１３（ｂ）は図１０に示す部分の製造工程を示す断面図である。
【図１４】図１４は従来例に係る半導体装置の模式断面図である。
【符号の説明】
【００６０】
１０…シリコン基板、１１…下地絶縁膜、１２…下部電極、１２ａ，１４ａ，１６ａ，１８ａ，２０ａ，２４ａ…バリアメタル層、１２ｂ，１４ｂ1，１４ｂ2，１６ｂ，１６ｂ1，１６ｂ2，１８ｂ，２０ｂ，２０ｂ，２０ｂ1，２４ｂ2…銅層、１３…誘電体膜、１４…下部電極取り出し電極、１４’…上部電極、１５…第１絶縁層、１６，１６’…第１配線、１６ｒ，２０ｒ…高抵抗層、１７…第２絶縁層、１８…第２配線、１９…第３絶縁層、２０，２０’…第３配線、２１…半導体チップ、２１ａ…半導体本体部分、２１ｂ…パッド、２１ｃ…保護層、２２…ダイアタッチフィルム、２３…第４絶縁層、２４…第４配線、２５…導電性ポスト、２６…バッファ層、２７…バンプ、Ｃa，Ｃb…静電容量素子、Ｒ，Ｒa…電気抵抗素子、Ｌa，Ｌb，Ｌc…インダクタンス、Ｈ1，Ｈ2，Ｈ3…開口部、Ｒ１〜Ｒ４…レジスト膜、１００…実装基板、１０１…プリント配線、１１０…電気抵抗素子、１１１…静電容量素子、１１２…ダイアタッチフィルム、１１３…半導体チップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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