(57)【要約】【課題】薄膜半導体の素子特性変動要因となるシリコン層中のイオン濃度を十分な精度で検出し特性安定化を行うこと。【解決手段】本発明は、欠陥が多い低結晶性シリコン層に、欠陥の少ない高結晶性領域を局所的に形成し、その高結晶性領域内に探針を接触させてシート抵抗を測定し、得られたイオン濃度からイオン注入量を調整する製造方法を持つことを解決手段とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁基板上のシリコン膜に、低結晶性の第１結晶性領域を形成する工程と、前記第１結晶性領域内の一部に、高結晶性の第２結晶性領域を形成する工程と、前記第２結晶性領域の表面に探針を接触させてシート抵抗を測定する工程を含むことを特徴とする薄膜半導体装置の製造方法。
【請求項２】
前記第１結晶性領域は、非晶質シリコンまたは比較的平均粒径の小さい多結晶シリコンであり、前期第２結晶性領域は、略矩形で平均粒径が大きく結晶成長方向が揃った多結晶シリコンであることを特徴とする請求項１記載の薄膜半導体装置の製造方法。
【請求項３】
前記第１結晶性領域のシリコン膜中の平均欠陥準位密度は1×1017cm-3以上であり、前記第２結晶性領域のシリコン膜中の平均欠陥準位密度は1×1017cm-3以下であることを特徴とする請求項１記載の薄膜半導体装置の製造方法。
【請求項４】
前記第１結晶性領域のシリコン膜中のイオン活性化率は30%以下であり、前記第２結晶性領域のシリコン膜中のイオン活性化率は30%以上であることを特徴とする請求項１記載の薄膜半導体装置の製造方法。
【請求項５】
前記第２結晶性領域の外縁が略長方形であり、前記探針が電流探針２本と電圧探針２本を含み、前記電流探針２本間を結ぶ線と前記略長方形の少なくとも一辺が略平行であり、かつ前記電圧探針２本間を結ぶ線と前記略長方形の少なくとも一辺も略平行であることを特徴とする請求項１記載の薄膜半導体装置の製造方法。
【請求項６】
前記第２結晶性領域の外縁が略長方形であり、その短辺は約10μｍ以上であり、その長辺は約100μｍ以上であることを特徴とする請求項５記載の薄膜半導体装置の製造方法。
【請求項７】
前記第２結晶性領域が形成された基板内位置を検出する工程と、はじめに形成された第２結晶性領域の位置を基準として、そこからの相対位置にもとづき引き続き複数の第２結晶性領域を繰り返し形成する工程とを有することを特徴とする請求項１記載の薄膜半導体装置の製造方法。
【請求項８】
絶縁基板上に、低結晶性の第１結晶性領域を形成する工程と、前記第１結晶性領域内に高結晶性の第２結晶性領域を形成する工程と、前記第２結晶性領域が形成された基板内位置を検出し、前記第２結晶性領域に探針を接触させ初期膜のシート抵抗を測定する工程とを有し、得られたシート抵抗値があらかじめ決められた許容範囲外である場合当該基板の製造を停止し、また許容範囲内である場合そのシート抵抗から換算したイオン濃度を補償する濃度のイオン注入工程を追加することを特徴とする薄膜半導体装置の製造方法。
【請求項９】
前記シート抵抗の許容範囲が1GΩ／□以上であることを特徴とする請求項８記載の薄膜半導体装置の製造方法。
【請求項１０】
前記シート抵抗値が1G〜10GΩ／□の場合、前記イオン注入量を2×1012〜4×1012cm-2とし、前記シート抵抗値が10G〜100GΩ／□の場合、前記イオン注入量を0〜2×1012cm-2とし、前記シート抵抗値が100GΩ／□以上の場合、イオン注入を行わないことを特徴とする請求項８記載の薄膜半導体装置の製造方法。
【請求項１１】
絶縁基板上のシリコン膜に、低結晶性の第１結晶性領域を島状にパタン化する工程と、前記島状パタン上にイオン注入によりチャネルを形成する工程と、前記島状の第１結晶性領域内の一部または全部に高結晶性の第２結晶性領域を形成する工程と、前記第２結晶性領域が形成された基板内位置を検出し、その領域に探針を接触させチャネル部のシート抵抗を測定する工程とを有し、得られたシート抵抗値があらかじめ決められた許容範囲外である場合当該基板の製造を停止し、また許容範囲内である場合そのシート抵抗から換算したイオン濃度を補償する濃度のイオン注入工程を追加することを特徴とする薄膜半導体装置の製造方法。
【請求項１２】
前記シート抵抗の許容範囲が1GΩ／□以上であることを特徴とする請求項１１記載の薄膜半導体装置の製造方法。
【請求項１３】
前記シート抵抗値が1G〜10GΩ／□の場合、前記イオン注入量を2×1012〜4×1012cm-2とし、前記シート抵抗値が10G〜100GΩ／□の場合、前記イオン注入量を0〜2×1012cm-2とし、前記シート抵抗値が100GΩ／□以上の場合、イオン注入を行わないことを特徴とする請求項１１記載の薄膜半導体装置の製造方法。
【請求項１４】
前期島状にパタン化する工程より前の絶縁基板上のシリコン膜に、低結晶性の第１結晶性領域を形成する工程と、前記第１結晶性領域内に高結晶性の第２結晶性領域を形成する工程と、前記第２結晶性領域が形成された基板内位置を検出し、前記第２結晶性領域に探針を接触させ初期膜のシート抵抗を測定する工程とを有し、得られたシート抵抗値があらかじめ決められた許容範囲外である場合当該基板の製造を停止し、また許容範囲内である場合そのシート抵抗から換算したイオン濃度を補償する濃度のイオン注入工程を追加する工程を含むことを特徴とする請求項１１記載の薄膜半導体装置の製造方法。
【請求項１５】
絶縁基板上のシリコン膜に、低結晶性の第１結晶性領域を島状にパタン化する工程と、前記島状パタン上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、イオン注入によりソースおよびドレインを形成する工程と、前記島状パタンの一部または全部に高結晶性の第２結晶性領域を形成する工程と、前記第２結晶性領域が形成された基板内位置を検出し、その領域に探針を接触させソースまたはドレインのシート抵抗を測定する工程とを有し、得られたシート抵抗値があらかじめ決められた許容範囲外である場合当該基板の製造を停止し、また許容範囲内である場合そのシート抵抗から換算したイオン濃度を補償する濃度のイオン注入工程を追加することを特徴とする薄膜半導体装置の製造方法。
【請求項１６】
前記シート抵抗の許容範囲は1GΩ／□以下であることを特徴とする請求項１５記載の薄膜半導体装置の製造方法。
【請求項１７】
前期島状にパタン化する工程より前の絶縁基板上のシリコン膜に、低結晶性の第１結晶性領域を形成する工程と、前記第１結晶性領域内に高結晶性の第２結晶性領域を形成する工程と、前記第２結晶性領域が形成された基板内位置を検出し、前記第２結晶性領域に探針を接触させ初期膜のシート抵抗を測定する工程とを有し、得られたシート抵抗値があらかじめ決められた許容範囲外である場合当該基板の製造を停止し、また許容範囲内である場合そのシート抵抗から換算したイオン濃度を補償する濃度のイオン注入工程を追加する工程を有することを特徴とする請求項１５記載の薄膜半導体装置の製造方法。
【請求項１８】
前期ゲート電極を形成する工程より前に、前記島状パタン上にイオン注入によりチャネルを形成する工程と、前記島状の第１結晶性領域内の一部または全部に高結晶性の第２結晶性領域を形成する工程と、前記第２結晶性領域が形成された基板内位置を検出し、その領域に探針を接触させチャネル部のシート抵抗を測定する工程とを有し、得られたシート抵抗値があらかじめ決められた許容範囲外である場合当該基板の製造を停止し、また許容範囲内である場合そのシート抵抗から換算したイオン濃度を補償する濃度のイオン注入工程を追加する工程を有することを特徴とする請求項１５記載の薄膜半導体装置の製造方法。
【請求項１９】
絶縁基板上に、低結晶性の第１結晶性領域を形成する工程と、前記第１結晶性領域内に高結晶性の第２結晶性領域を形成する工程と、前記第２結晶性領域が形成された基板内位置を検出し、前記第２結晶性領域に探針を接触させ初期膜のシート抵抗を測定する工程とを有し、得られたシート抵抗値があらかじめ決められた許容範囲外である場合当該基板の製造を停止し、また許容範囲内である場合、チャネル形成工程に進み、該チャネル形成工程は、前記シリコンを島状にパタン化する工程と、前記島状パタン上に前記初期膜形成工程のシート抵抗から求めたイオン注入によりチャネルを形成する工程と、前記島状の第１結晶性領域内の一部または全部に高結晶性の第２結晶性領域を形成する工程とを有し、前記第２結晶性領域が形成された基板内位置を検出し、その領域に探針を接触させチャネル部のシート抵抗を測定する工程とを有し、得られたシート抵抗値があらかじめ決められた許容範囲外である場合当該基板の製造を停止し、また許容範囲内である場合、ソース・ドレイン形成工程に進み、該ソース・ドレイン形成工程は、前記島状パタン上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、イオン注入によりソースおよびドレインを形成する工程と、前記島状パタンの一部または全部に高結晶性の第２結晶性領域を形成する工程とを有し、前記第２結晶性領域が形成された基板内位置を検出し、その領域に探針を接触させソースまたはドレインのシート抵抗を測定する工程とを有し、得られたシート抵抗値があらかじめ決められた許容範囲外である場合当該基板の製造を停止し、また許容範囲内である場合そのシート抵抗から換算したイオン濃度を補償する濃度のイオン注入工程を追加することを特徴とする薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラットパネル型画像表示装置は、ガラスなどの絶縁基板上にシリコンをチャネルとしたTFT（薄膜トランジスタ）を形成し、それにより画像処理を行っている。画像表示部には各画素のON/OFFを切替える画素駆動用TFTがあり、またその周辺部にはシフトレジスタ・デジタルアナログコンバータ・スイッチ・インタフェースなどの周辺回路用TFTがある。
従来のディスプレイは画像解像度も粗く色数も少なかったため、TFTに要求される性能は大きくなかった。このためTFTのチャネル部には低移動度の非晶質シリコンや比較的粒径の小さな多結晶シリコンが用いられてきた。これらの低移動度TFTは、チャネルのシリコン膜中欠陥やゲート絶縁膜界面欠陥が多いので電子トラップサイトが多く、チャネル伝導電子が散乱を受けて性能が低下するという性質がある。このような多数の電子トラップサイト起因の欠点がある反面、チャネルにイオン混入が起こっても多数の欠陥がそれを補償して性能劣化が目立たないという利点があった。このようなTFTを用いて作製したディスプレイは、あらかじめ低い性能に合わせた回路が構成されており、汚染やプロセスばらつきなどの外的要因に対しむしろ信頼性が高かった。
【０００３】
近年、ディスプレイの高画質化の要求に応じるため、高移動度TFTが必要になってきた。高移動度化の鍵は、前述したシリコンチャネルの欠陥数の低減であり、それは多結晶シリコンの場合平均粒径を増大することである。従来の小粒径多結晶シリコンは、主としてELA（エキシマレーザアニール）法を用いて結晶化され、平均粒径300nm程度の円形に近い結晶粒から構成される。それを用いたTFTの移動度はnタイプで100〜300cm2/Vs、pタイプで50〜150cm2/Vs程度であった。これに変わり、近年CWLA（固体連続発振レーザアニール）法を用いた結晶化により、平均粒径500nm×4000nmの矩形大結晶粒を形成する技術が開発され、シリコンチャネルの欠陥数が大幅に減少、TFT移動度もnタイプで350〜500cm2/Vs、pタイプで200〜300cm2/Vsと向上した。これにより、TFTの画像データ処理能力も進歩し、高画質化の要求に応えられるようになった。
【０００４】
しかし、このような高移動度TFTはシリコンチャネルの欠陥数が低減されたことにより、逆にわずかなイオン混入に対して非常に敏感に影響を受けてしまうことが明らかとなった。特にTFTのVth（閾値）、Ion（オン電流）など、高速信号処理にとってかかすことのできない性能が大きく変動するため回路設計が困難となり、結果として高性能TFTを実現したことの利点を十分得ることができないという問題点があった。このため、VthやIonの変動要因であるイオン濃度を事前に検出し、ウェハごとにイオン注入量を制御するなどの対策を行う必要がでてきた。なおTFTのVthおよびIonには複数の定義があり公知技術間で統一されてないが、本明細書中においてVthとはドレイン電流をゲート電圧で微分した値の最大値、またIonとはゲート電圧±６V（nタイプTFTならプラス、pタイプTFTならマイナス）時のチャネル幅１μmあたりの電流量と定義する。異なる定義法により定量的に異なることがあるが本明細書中の記載は適用可能であり、後で述べるように基準範囲を見直すことによりどの定義法にも応用可能であることはいうまでもない。
【０００５】
イオン濃度を検出する方法としては従来から様々な分析法が存在する。SIMS（２次イオン質量分析）、RBS（ラザフォード背面散乱、CAICISS（同軸型直衝突イオン散乱分光）などはイオン濃度を検出する代表的方法である。またEELS（電子エネルギー損失分光）、AES（オージェ電子分光）、ESCA（電子分光化学分析）などは電子状態からイオンの情報を得ることができる。さらにシート抵抗、ホール係数、キャリアライフタイムなどは、伝導電子が受けている散乱を手がかりとしてイオン濃度を見積もる方法である。しかしこれら多くの手法にもかかわらず、VthやIon変動の要因となるわずかなイオン濃度ゆらぎを十分正確に検出する方法は見つかっていない。検出したいイオン濃度は1×1017cm-3以下のレベルであり、これはSIMSなどの代表的方法の検出下限以下、かつシリコンチャネルの欠陥密度と同程度で誘起されたキャリアが欠陥にトラップされる度合いのゆらぎに影響されて正しく検出できないことが原因であると推定されている。
【０００６】
これらの方法の中で、特にシート抵抗は微量イオンの手がかりを得る簡易な手法として幾つかの公知技術により調べられてきた（特許文献１、特許文献２、特許文献３、特許文献４、特許文献５）。これらの従来技術は主として、ウェハ面内で均一な結晶性を持つ多結晶シリコン表面に４探針法（電流探針×２、電圧探針×２）と呼ばれる測定を行う。この４探針法は、各々の探針とシリコン表面との接触抵抗の影響を受けず、比較的精度の高い測定ができる利点があり多結晶シリコン以外の用途でも広く用いられている技術である。しかし、このような高精度測定であるシート抵抗でも、前述したように検出目的のイオン濃度があまりに低すぎて十分な効果を上げていないことが課題であった。
【０００７】
【特許文献１】特開２００２−１３４７５４号公報
【０００８】
【特許文献２】特開２００２−２９９６２９号公報
【特許文献３】特開２００２−１６１１６号公報
【特許文献４】特開平９−２６０５９１号公報
【特許文献５】特開２００３−７７８５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、薄膜半導体の特性変動要因となるシリコン層中のイオン濃度を十分な精度で検出できない点である。
【課題を解決するための手段】
【００１０】
本発明は、欠陥が多い低結晶性シリコン層に、欠陥の少ない高結晶性領域を局所的に形成し、その高結晶性領域内に探針を接触させてシート抵抗を測定し、得られたイオン濃度からイオン注入量を調整する製造方法を持つことを最も主要な特徴とする。
【発明の効果】
【００１１】
本発明の薄膜半導体装置の製造方法は、薄膜半導体中の微量なイオン濃度を高精度で検出し、イオン注入量を調整する工程を持つことで、チャネルのイオン濃度を一定にできるので、薄膜半導体装置の閾値Vthやオン電流Ionを安定化でき、薄膜半導体装置を高性能化できるという利点がある。
【発明を実施するための最良の形態】
【００１２】
低結晶性のシリコン層に高結晶性領域を局所的に形成し、その表面に探針を接触させてシート抵抗を測定することで、電流を高結晶性領域に集中させ検出感度を増大させることができた。
【実施例１】
【００１３】
図１は、本発明の実施例1の説明図である。絶縁基板１の上にシリコン層２を形成する。シリコン層２は非晶質シリコンまたは非晶質シリコンにELA（エキシマレーザアニール）法を用いて形成した比較的平均粒径の小さい多結晶シリコンからなる。このような低結晶性の基板表面を第１結晶性領域６とする。次に基板上の一部に位置あわせマーク３を形成する。位置あわせマーク３は、シリコン層２を一部エッチング除去してパターニング形成しても良いし、または後で述べるCWLA（固体連続レーザアニール）法を用いて結晶化することで形成しても良い。位置あわせマーク３は基板内の複数の場所に形成する。この位置あわせマーク３を原点として基板平行方向と基板内座標を定義し、あらかじめ決められた座標領域に固体連続発振源からのレーザ光４を照射する。レーザ光４は基板端に平行なレーザ走査方向５に沿って行うことで、矩形で平均粒径が大きく結晶成長方向が揃った多結晶シリコンからなる第２結晶性領域７が形成される。このようなレーザ結晶化を本発明ではCWLA（固体連続レーザアニール）法と記載する。次に、正電流探針８、負電流探針９、正電圧探針１０、負電圧探針１１からなる４探針を基板端に平行に一列となるよう配置しながら、すべての探針が第２結晶性領域７の内側になるように移動し、シリコン層３表面に接触してシート抵抗を測定する。
シート抵抗ρsは、単位堆積あたりの抵抗率をρ、試料層の膜厚をtとして次のような関係式で表される。
【００１４】
（数１）ρs=ρ/t
ρは、試料のキャリア濃度n、移動度μ、素電荷をeとして
【００１５】
（数２）ρ=1/(n×e×μ)
と表される。キャリア濃度nは試料中のイオン濃度と活性化率の積に比例し、また移動度μは結晶性に比例する。したがってシート抵抗ρsの感度は、イオン濃度が高いか、キャリア活性化率が高いか、結晶性が良いかのいずれかで向上する。
【００１６】
図２は、実施例１で形成した第１結晶性領域６および第２結晶性領域７を、基板表面から見たときの結晶性の模式図である。実際は、第１結晶性領域６にはELA法により平均粒径300nm程度の円形に近い結晶粒が形成され、第２結晶性領域７にはCWLA法により平均粒径500nm×4000nmの矩形大結晶粒が形成され、第２結晶性領域７全体の大きさは、短辺10μμm以上、長辺100μm以上であるが、図２では簡単のために寸法の相対関係は無視して描いてある。第２結晶性領域７の短辺が10μm以上とは、探針１本の先端を接触させるための長さが最低10μm必要であることに相当し、長辺100μm以上とは探針４本をそれぞれ等間隔空けて接触させるための長さが最低100μm必要であることに相当する。第１結晶性領域６の結晶粒は、結晶内部に多くの欠陥が存在することに加え、ELA法による結晶化が極めて短時間溶融なためイオン活性化率が小さいという特徴がある。
【００１７】
ここでイオン活性化率とは、シリコン中に含まれる全イオンのうち、シリコン原子と置換して結晶格子に正しく配置されたイオンの割合のことである。比較的平均粒径が小さく従来のプロセス温度で作製した多結晶シリコンのイオン活性化率は10%〜20%程度であり30%以上のものはなかった。これに対し本発明の第２結晶性領域７のイオン活性化率は３０％以上である。このためシリコン中にあらかじめ含まれているイオン濃度は、欠陥準位にスクリーニングされてその検出が困難である。ここで欠陥準位とは、シリコン結晶の格子がくずれた場所にトラップされた電子が持つバンド構造内でのエネルギー準位のことで、単位体積あたりの準位数のことを本明細書では平均欠陥準位密度と定義する。一般的な多結晶シリコンでは、高結晶性と低結晶性との境目の平均欠陥密度は1×1017 cm-3程度である。第２結晶性領域７の結晶性は、結晶が大きいので欠陥準位が少なく、かつ結晶内部のイオン活性化率も高いという特徴がある。このため第２結晶性領域７にあらかじめ含まれているイオンは、欠陥準位にスクリーニングされずに検出が可能となる。
【００１８】
図３は従来のシート抵抗測定時のシリコン表面における電流分布を模式的に示した図である。正電流探針８と負電流探針９の間に一定電流を流すように設定すると、電流密度線１２は正電流探針８から放射状に広がり負電流探針９に逆放射状に収束する。このとき正電圧探針１０と負電圧探針１１の間には、一定電流下での試料抵抗に応じた電位差が生じる。シート抵抗ρsは試料の抵抗Rに抵抗率補正係数RCFを乗じたものであり、単位はΩ/□（オームパースクエア）で抵抗Ωを長さで割った次元を持ち、表式は以下の通りとなる。
【００１９】
（数３）ρs(Ω/□)=R(Ω)×RCF
この抵抗率補正係数RCFとは、試料の形状や測定位置により変化する。試料サイズが小さいときや、探針位置が試料端部に近い場合、試料内部に広がった電界エネルギー密度が高くなり抵抗が高く見積もられるので、その分を見越して正しい抵抗率を求めるための補正係数として用いられる。図３のように、第１結晶性領域６が十分広く、電流密度線１２が等方的に広がっている場合のRCFはシリコンの場合4.5程度である。これが従来の４探針法によるシート抵抗測定法である。
図４は、図３と同じ電流量を流したときの本発明のシート抵抗測定時のシリコン表面における電流分布を模式的に示した図である。第２結晶性領域７は前述したように高い結晶性を持つ上にイオン活性化率も高いので第１結晶化領域６に比べ伝導度が高い。連続導体中の定常電流は最小発熱の原理に従い、単位体積あたりのジュール熱の全空間での総和
【００２０】
（数４）Σ(1/2)×J2/σ
が最小になるように分布する。ここでJは電流密度、σは導体の伝導度であり、Σはそれを全空間にわたり総和をとることを意味する。このため、電流密度線１２は伝導度σの高い第２結晶性領域７に集中して流れた方がエネルギー的に得をする。シリコン中に含まれる微量なイオンは、このように第２結晶化領域への電流集中による感度増大と、高結晶による欠陥スクリーニングの減少によりはじめて精度の高い検出が可能となる。図４の場合の抵抗率補正係数をRCF1とすると、それは電流集中と第２結晶化領域７の大きさによって従来シート抵抗時のものから変化させる必要があり、関係式は次のとおりとなる。
【００２１】
（数５）RCF1=C×RCF×(L0/L)×(W0/W)
ここでCは結晶異方性因子、RCFは従来法の抵抗率補正係数、Lは第２結晶性領域の長さ１３、L0は長さ方向規格化因子、Wは第２結晶化領域の幅１４、W0は幅方向規格化因子である。結晶異方性因子は、矩形結晶の平均粒径や探針と結晶成長方向の傾きに応じて調整するが、その関係は後で述べる。L0とW0の値は、第２結晶性領域の広さが無限大のときの電界の最大到達距離をポアソン方程式より求めてそれを用いる。
【実施例２】
【００２２】
図５は、本発明の実施例２の説明図である。第２結晶化領域７を形成するまでは実施例１（図１）と同じである。その後シリコン層をエッチングによりパターニングし、第２結晶化領域だけが残るように島状シリコンパタンを形成する。この島状シリコンパタンはTFTのチャネル、およびソース、ドレインがそれぞれイオン注入の濃度変化として形成される。この島状シリコンパタン上に、実施例１と同じく４つの探針を接触させシート抵抗を測定する。その際、図５のようにチャネル部のみに４探針すべてが接触するように配置するとチャネルのシート抵抗が、またソースもしくはドレインのいずれかひとつの領域に４探針すべてが接触するように配置するとソースもしくはドレインのシート抵抗が求まる。このようにしてチャネル、ソース、ドレインのイオン濃度を検出することが可能となる。このようにTFTの島状シリコンパタンのままイオンを測定できることにより、チャネル、ソース・ドレインそれぞれのイオン注入工程の濃度を正確に制御できるという利点がある。
【００２３】
図６は、実施例２のシート抵抗測定時のシリコン表面における電流分布を模式的に示した図である。この場合全ての電流密度線１２は島状シリコンパタンの内部に集中する。このため実施例１よりさらに高精度の測定が可能である。本実施例の抵抗率補正係数をRCF2とすると、それは以下のとおりとなる。
【００２４】
（数６）RCF2=α×RCF1
ここでαは電界集中度補正因子で1以上の値を持つ、RCF1は実施例１と同じものである。
実施例の説明は以上とし、続いて本発明の詳細な説明を以下に行う。
【００２５】
図７は、シート抵抗測定時のシリコン表面における探針接触位置の組合せ例を模式的に示した図である。第１の組合せは、探針接触位置１５として（１）〜（４）までをそれぞれ４探針に用いる方法で、これは実施例１と同じである。こうすることで第２結晶性領域７中の矩形結晶粒の結晶長手方向と探針の配列とが平行になるため、最も電流が流れ易い。この場合、数式５の結晶異方性因子Cは適当な基準値を設定する。第２の組合せは、探針接触位置として（５）〜（８）を用いる。この場合、矩形結晶粒間の粒界が探針間により多く存在することになるため、シート抵抗は増大する。これより試料内のイオン濃度を正しく補正するために、数式５の結晶異方性因子Cを先ほどの組合せ１の探針配置の場合より大きくとる。第３の組合せは探針接触位置（９）〜（１２）を用いる。この場合、２つの電流探針を（９）および（１２）とし、２つの電圧探針を（１０）および（１１）とする。これは従来のVan der Pauwのシート測定法に近く、結晶の異方性の影響が少なくなり、平均的なシート抵抗が求まるという利点がある。結晶異方性因子は、前述の２つの組合せの中間的な値とする。
【００２６】
図８はnタイプTFTの閾値(Vth)とシート抵抗(ρs)の相関を示すグラフである。グラフ内の４つの点はそれぞれ別々のTFTのデータであり、特性が大きくばらついた例を特に示している。閾値とシート抵抗の関係はほぼ線形であることがわかる。これらのデータをシート抵抗値で大きく４つのグループに分ける。ρsが100GΩ/□以上のグループｉ、ρsが10Ｇ〜100GΩ/□のグループii、ρsが1G〜10GΩ/□のグループiii、ρsが1GΩ/□以下のグループivである。グループiはnタイプTFTのVthとして4.3V以内に入っており目標仕様を満たしているとすると、グループiiはそれより少しエンハンスしていることになる。nタイプTFTのVthがエンハンスシフトするということは、pタイプのイオンの混入を示唆する。しかしこの程度であればエンハンスを補償するイオン注入によりグループiの領域まで回復可能である。さらにグループiiiはよりエンハンスの度合いが強く、よりpタイプイオン混入が多いことを示す。まだこれでも補償イオン注入濃度を高めることによりグループiまで回復可能である。しかしグループivのようなエンハンスを起こしている場合、それを補償するイオン注入を行うとシリコンチャネル全体が金属的になりトランジスタ動作不可となるのでもはや回復は不可能である。このようにVthとシート抵抗ρsはよく相関するため、TFTを作製する前段階のシート抵抗からVthを予測することが可能である。pタイプＴＦＴの場合にも、Ｖｔｈがマイナス側に来る点を除けばこれと全く同じことが成り立つ。
【００２７】
図９は、nタイプTFT へのイオン注入量(dose)と閾値(Vth)の相関を示すグラフである。イオン注入量(dose：ドーズ)とは、シリコン単位表面積あたりに注入されるイオン濃度のことである。グループiのTFTはイオン注入量ゼロに相当する。つまりこのＴＦＴにはあらかじめ含まれるイオン濃度がほとんどゼロであることを示す。それに対しグループiiとiiiのＴＦＴはイオン濃度がそれぞれ0 〜 2×1012 cm-2、および2×1012 〜 4×1012 cm-2相当含まれていることを示す。従って、グループiiとiiiをグループiまで回復させるためには、エンハンスを補償するnタイプのイオンをそれぞれ0 〜 2×1012 cm-2、および2×1012 〜 4×1012 cm-2相当注入すれば良いことがわかる。グループivはイオン濃度4×1012 cm-2以上に相当し、前述したように回復不可能である。PタイプTFTの場合も、イオンのタイプを逆にすれば全く同じことが言える。このようにイオン注入量に対するVthシフト量は比例関係にあるので、図８と図９を用いればチャネルのシート抵抗から、そこに含まれるイオン濃度およびそのタイプがわかり、従ってそれを補償しかつ目的のVthへシフトさせるために必要なイオン注入の条件がわかることになる。
【００２８】
図１０は多結晶シリコン（ELA：エキシマレーザ結晶化で形成、CWLA：固体連続レーザ結晶化で形成）のシート抵抗の温度依存性をアレニウスプロットしたグラフである。試料は３種類のイオン濃度（dose=0、5×1013cm-2、3×1015cm-2）がある。いずれの試料もシート抵抗ρsは熱活性化型でありアレニウスプロット上で直線となる。室温付近（〜27℃）のρsは、結晶性（ELAかCWLA）の差異、およびイオン濃度（dose）により大きく異なる。本発明の第２結晶性領域のように結晶性が良い場合(CWLA)は、特に低いイオン濃度（dose=5×1013cm-2の場合）に対し従来結晶（ELA）より敏感にシート抵抗が変化することがわかる。このように高い精度を持った高結晶性領域を、さらに低結晶性領域で閉じ込めることにより電流を集中させ、微量なイオンの測定を可能としたことが本発明の特徴である。
【００２９】
次に、本発明を用いた製造方法の説明に移る。
図１１は、本発明を用いた薄膜半導体装置作製プロセスの概要図である。本発明のシート抵抗による評価方法は大きく分けてプロセスの３段階で適用可能である。まず初期膜を形成後、最初のイオン濃度を本発明のシート抵抗により評価し、初期膜が多量のイオンを混入していないかを評価する。ここでたとえば図８のグループivの値が得られた場合、その基板は除外し後の工程には進ませない。それ以外の場合、後の工程に進ませるが、グループiiまたはグループiiiの場合は次のチャネル形成時のイオン注入により、シート抵抗を目標値に補償するようイオン注入量の調整を行う。チャネル形成後も、本発明のシート抵抗により同じく評価し、シート抵抗が目標値に補償されるまでイオン注入を繰り返す。それを完了したら、ソースおよびドレインを形成し、今度はソースまたはドレイン部のシート抵抗評価を行う。ただしソースおよびドレインは、前記チャネルと異なりシート抵抗が低いほど良いという性質を持つ、このため同じ評価方法でも、補償するイオン注入の判断は異なりある許容限度以上のシート抵抗が得られた場合のみ、シート抵抗を低くするよう追加のイオン注入を行うという特徴がある。いずれにせよ必要な箇所のシート抵抗を測定し、その値にもとづいてイオン注入量を調整するプロセスは共通である。
【００３０】
次により具体的な製造方法を説明する。プロセスフローは図１２を、構造断面図は図１３を参照する。
図１２は、従来のTFT製造工程を示すプロセスフロー図である。工程１でガラス基板上に非晶質シリコン（a-Si）を堆積する。工程２でa-Si膜中に含まれている水素が後の結晶化時に突沸しないようあらかじめ炉で脱離アニールを行う。ここまでが図１３(a)に相当する。工程３でa-Si膜の一部を、エッチング除去するかまたはレーザ光で結晶化することで基板の座標原点となる位置合わせマークを形成する。工程４でELA（エキシマレーザアニール）法を用いてa-Si全面に第１結晶性領域を形成する。このとき先に形成された位置あわせマークはその境界線が少しぼやけるが痕跡はきちんと保持される。工程５で、この位置合わせマークからあらかじめ決められた相対位置に、後でTFTとなる島状Siパタンをホトリソグラフィにより形成する。これが図１３(b)に相当する。工程６でゲート絶縁膜１６を全面に堆積する。工程７でTFTのチャネルへのイオン注入を行う。これはnタイプTFTの場合pタイプイオンを、またpタイプTFTの場合nタイプイオンを注入することが多く、その注入量の増減によりTFTの閾値（Vth）を制御するためのものである。
【００３１】
工程８で注入したイオンを結晶内で活性化して有効にするための炉アニールを行う。これが図１３(c)に相当する。工程９でゲート電極となるゲート金属１７を全面に堆積する。これが図１３(d)に相当する。そのゲート金属１７を工程１０でゲート電極パタンにホトリソグラフィで形成する。形成されたゲート電極パタンをマスクとしてその上から工程１１でソース・ドレインへのイオン注入を行う。これは先のチャネルへのイオン注入と異なり、nタイプTFTの場合nタイプイオンを、またpタイプTFTの場合pタイプイオンを非常に高濃度に注入する。工程１２でソース・ドレインに注入されたイオンの活性化アニールを行う。これが図１３(e)に相当する。工程１３で層間絶縁膜を全面に堆積する。この層間絶縁膜の表面と先に形成したソース・ドレイン・ゲートとを接続するためにコンタクト穴をホトリソグラフィとエッチングで形成する。これが図１３(f)に相当する。工程１５で、この上から配線材料の金属を全面に堆積し、工程１６でその配線パタンをこれもホトリソグラフィで形成し、ようやくTFTが完成する。これが図１３(g)に相当する。この後でTFT特性を評価してようやくVthやIonを求め、それらが規定外であれば除外とする。このように、イオン混入がプロセスの初期段階に起こったとしても途中でそれを評価することができず、全数TFT作製まで工程を進める必要があったため効率が非常に悪かった。しかも完成したTFT特性は規定範囲内であってもばらつきは大きく、複雑な回路設計等でこのばらつきを回避するような措置すら必要なことがあった。
【００３２】
図１４は、本発明のTFT製造工程を示すプロセスフロー図であり、図中の網掛け部が図１２と異なる本発明の工程部分である。なおＴＦＴの断面構造の変化は、図１３の内容と同じである。工程１でガラス基板上に非晶質シリコン（a-Si）を堆積する。工程２でa-Si膜中に含まれている水素が後の結晶化時に突沸しないようあらかじめ炉で脱離アニールを行う。工程３でa-Si膜の一部を、エッチング除去するかまたはレーザ光で結晶化することで基板の座標原点となる位置合わせマークを形成する。この位置合わせマークを基準としあらかじめ決められた相対位置に、工程３．１でCWレーザによる部分結晶化により高結晶性を持つ第２結晶性領域を形成する。形成した第２結晶性領域に、先に形成した位置合わせマークからの相対位置を基に工程３．２で探針を移動させその表面に接触させる。工程３．３で接触した探針を用いてシート抵抗を測定する。得られたシート抵抗値が所定の範囲であるかどうかを判定し、範囲内であればそのまま次の工程に進むが範囲外であれば除外の判定を行う。除外しない基板についてはシート抵抗値に基づき後でイオン注入量を調整するが、除外を決定した基板についてはこの時点で工程を終了する。
【００３３】
次に工程４でELA（エキシマレーザアニール）法を用いてa-Si全面に第１結晶性領域を形成する。このとき先に形成された位置あわせマークはその境界線が少しぼやけるが痕跡はきちんと保持される。工程５で、この位置合わせマークからあらかじめ決められた相対位置に、後でTFTとなる島状Siパタンをホトリソグラフィにより形成する。工程６でゲート絶縁膜を全面に堆積する。工程７でTFTのチャネルへのイオン注入を行う。これはnタイプTFTの場合pタイプイオンを、またpタイプTFTの場合nタイプイオンを注入することが多く、その注入量の増減によりTFTの閾値（Vth）を制御するためのものである。ここでの注入量は、本発明のシート抵抗値が所定範囲外で調整を要する場合、そのシート抵抗値に応じてチャネルのVthを最適化するようにイオン濃度を調整する。工程８で注入したイオンを結晶内で活性化して有効にするための炉アニールを行う。この後でも工程３．１〜３．３と同じ工程を行うことでチャネルのシート抵抗を測定し、その範囲が所定外でありかつ除外しない場合については、再びイオン濃度を調整して工程７へフィードバックする。その必要がない場合はこのまま先の工程へ進む。
【００３４】
工程９でゲート電極となる金属を全面に堆積し、その金属層を工程１０でゲート電極パタンにホトリソグラフィで形成する。形成されたゲート電極パタンをマスクとしてその上から工程１１でソース・ドレインへのイオン注入を行う。これは先のチャネルへのイオン注入と異なり、nタイプTFTの場合nタイプイオンを、またpタイプTFTの場合pタイプイオンを非常に高濃度に注入する。ここでの注入量も、本発明のシート抵抗値が所定範囲外で調整を要する場合、そのシート抵抗値に応じてソース・ドレインを最適化するようにイオン濃度を調整する。工程１２でソース・ドレインに注入されたイオンの活性化アニールを行う。この後でも工程３．１〜３．３と同じ工程を行うことでソース・ドレインのシート抵抗を測定し、その範囲が所定外でありかつ除外しない場合については、再びイオン濃度を調整して工程１１へフィードバックする。その必要がない場合はこのまま先の工程へ進む。
【００３５】
工程１３で層間絶縁膜を全面に堆積する。この層間絶縁膜の表面と先に形成したソース・ドレイン・ゲートとを接続するためにコンタクト穴をホトリソグラフィとエッチングで形成する。工程１５で、この上から配線材料の金属を全面に堆積し、工程１６でその配線パタンをこれもホトリソグラフィで形成し、ようやくTFTが完成する。このように、イオン濃度がTFT特性に重大な影響を及ぼす工程の後で、本発明のシート抵抗評価を導入することで、イオンが混入した工程がどこであろうとその工程の直後で除外することで製造工程に不必要な負荷をかけないで済み、しかもこのような工程を通して完成したTFTの特性は常に一定範囲に制御することができる。その結果、TFTの歩留り向上と製造コスト低減を実現することができる。
【００３６】
図１５は、本発明を用いて作製した画像表示用の薄膜表示装置の一部を拡大した模式図である。基板角には位置合わせマーク３があり、それを座標原点としてTFTや画素の位置が決定される。第１結晶性領域６は基板全面に形成された多結晶シリコンからなっている。その中に、基板端部の未使用領域の一部を用いて第２結晶性領域７が複数形成されている。この複数の第２結晶性領域は、それぞれが基板、チャネル、ソース・ドレインの各々のイオン濃度と等しくなるように、リソグラフィ工程の際にレジストを用いて区別されている。さらに画像情報データを処理し水平に構成されるH系周辺回路２１とそれを構成するH系周辺回路TFT２０がある。このH系周辺回路TFTには特に高移動度が要求されるため、そのチャネルには矩形の大結晶粒が長手方向とソース・ドレイン方向とが平行になるように形成されている。H系周辺回路２１と垂直に配置され、走査信号を処理するV系周辺回路２３とそれを構成するV系周辺回路TFT２２がある。このV系周辺回路TFT２２は、前記H系に比べ要求される移動度がそれほど高くないので矩形結晶の長手とソース・ドレイン方向とは垂直であっても良い。V系周辺回路２３と、前記H系周辺回路２１は、それぞれ走査線、データ線を伸ばして画素２５に接続された画素TFT２４を駆動する。画素TFT２４は高移動度の必要はないが、この図ではH系周辺回路TFT２０と同じ結晶性としている。このように画素、周辺回路を構成するTFTのチャネル、ソース・ドレイン、および基板そのものと同じイオン濃度の第２結晶性領域７を持ち、そのシート抵抗を図１４で説明した工程で評価することで、従来にない効率的な製造を行うことが可能である。
【００３７】
図１６は、本発明を用いて作製した画像表示用の薄膜表示装置全体を示す模式図である。薄膜半導体装置には、図１５の説明で述べた画素、H系、V系周辺回路などのほかに、薄膜半導体装置とコンピュータ本体など外部装置を結ぶ外部接続端子２７があり、各周辺回路から信号線２６によってデータをやりとりしている。このように、様々な回路領域、信号線領域によって画像表示以外の基板表面が密となっている場合、本発明の第２結晶性領域７は、図のように例えばV系周辺回路２３の領域の一部を用いて形成してもよいし、あるいは基板角部の空き領域に形成しても良い。いずれにせよ、最初の座標原点を示す位置合わせマーク３からの相対関係を保存することで、どのような場所に形成しても本発明の効果を得ることができる。
【００３８】
図１７は、本発明を用いて作製した画像表示用の薄膜半導体装置の積層構造を展開して示した模式図である。基板１の上に、前述したH系周辺回路２１、V系周辺回路２３、画素２５などが形成されたTFT層があり、その上には液晶層２８、共通電極２９、保護膜３０が順次重ねられ、その上に偏光板３１がある。TFT層の下には下部の偏光板４２があり、それらを一体として導光板３３上に形成することで画像表示パネルが構成されている。
【００３９】
図１８は、本発明を用いて画像表示用の薄膜半導体装置を製造するための製造装置である。基板１は、走査機構を伴うステージ３４の上に置かれ、真空吸着などの方法でステージに固定されている。レーザ３５から出た光はビーム整形装置３６を通して矩形に均一化され、集光レンズ３７を通して基板１上にフォーカスするよう導かれる。その横には複数の探針を一体として保持し、基板上を自由に動いて位置決めできる機構を伴う探針駆動系３８がある。これらステージ３４、レーザ３５、ビーム整形装置３６、集光レンズ３７、探針駆動系３８はそれぞれ全体の信号を集約してやりとりするコントロールバス３９に電気的に接続されている。これらをまとめた製造装置４０は必要に応じ遮光カバーなどで一体化されている。この外側にはコントロールバス３９と信号をやりとりし、製造装置４０全体を制御するコンピュータ４１と、探心駆動系３８を通して得られたシート抵抗からTFT特性を予測し、必要に応じイオン注入量を調整するための蓄積データを保持するデータベース４２が接続されている。
【００４０】
図１９はディスプレイパネルの外観図である。このディスプレイパネル４４には、本発明の実施例の画像表示用の薄膜半導体装置４３が組み込まれており、コンピュータ用モニタまたはテレビなどに利用される。
【００４１】
図２０は携帯電話の外観図である。この携帯電話４５には、本発明の実施例の画像表示用の薄膜半導体装置４３が組み込まれている。
【００４２】
図２１は携帯端末の外観図である。この携帯端末４６には、本発明の実施例の画像表示用の薄膜半導体装置４３が組み込まれている。
【００４３】
図２２はデジタルビデオレコーダの外観図である。このデジタルビデオレコーダ４７には、本発明の実施例の画像表示用の薄膜半導体装置４３が組み込まれている。
【００４４】
図２３は個人認証ICカードの外観図である。この個人認証ICカード４９には、本発明の実施例の薄膜半導体装置４８が組み込まれている。
【産業上の利用可能性】
【００４５】
薄膜半導体装置、画像表示用の薄膜半導体装置の素子特性を安定化する信頼性評価手法として広く適用できる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施方法を示した説明図である。（実施例１）
【図２】図１のシリコン表面の結晶性を模式的に示した図である。
【図３】従来のシート抵抗測定時のシリコン表面における電流を模式的に示した図である。
【図４】図１のシート抵抗測定時のシリコン表面における電流を模式的に示した図である。
【図５】本発明の実施方法を示した説明図である。（実施例２）
【図６】図５のシート抵抗測定時のシリコン表面における電流を模式的に示した図である。
【図７】本発明のシート抵抗測定時のシリコン表面における探針接触位置の組合せ例を模式的に示した図である。
【図８】nタイプ薄膜半導体装置の閾値(Vth)とシート抵抗(ρs)の相関を示すグラフである。
【図９】nタイプ薄膜半導体装置のチャネルへのイオン注入量(dose)と閾値(Vth)の相関を示すグラフである。
【図１０】多結晶シリコン（ELA：エキシマレーザ結晶化で形成、CWLA：固体連続レーザ結晶化で形成）のシート抵抗の温度依存性をアレニウスプロットしたグラフである。
【図１１】本発明を用いた薄膜半導体装置作製プロセスの概要図である。
【図１２】従来の薄膜半導体装置の製造工程を示すプロセスフロー図である。
【図１３】従来の薄膜半導体装置の製造工程における断面図である。
【図１４】本発明の薄膜半導体装置の製造工程を示すプロセスフロー図である。
【図１５】本発明を用いて作製した画像表示用の薄膜半導体装置の一部を拡大した模式図である。
【図１６】本発明を用いて作製した画像表示用の薄膜半導体装置全体を示す模式図である。
【図１７】本発明を用いて作製した画像表示用の薄膜半導体装置の積層構造を展開して示した模式図である。
【図１８】本発明を実施する製造装置の構成図である。
【図１９】ディスプレイパネルの外観図である。
【図２０】携帯電話の外観図である。
【図２１】携帯端末の外観図である。
【図２２】デジタルビデオレコーダの外観図である。
【図２３】個人認証ICカードの外観図である。
【符号の説明】
【００４７】
１  絶縁基板、  2  シリコン層、  3  位置合わせマーク、  4  レーザ光、  5  レーザ走査方向、  6  第１結晶性領域、  7  第２結晶性領域、  8  正電流探針、  9  負電流探針、  10  正電圧探針、  11  負電圧探針、  12  電流密度線、  13  第２結晶性領域の長さ、  14  第２結晶性領域の幅、  15  探針接触位置、  16  ゲート絶縁膜、  17  ゲート金属、  18  コンタクト、  19  配線金属、  20  H系周辺回路TFT、  21  H系周辺回路、  22  V系周辺回路TFT、  23  V系周辺回路、  24  画素TFT、  25  画素、  26  信号線、  27  外部接続端子、  28  液晶層、  29  共通電極、  30  保護膜、  31  偏光板、  32  偏光板、  33  導光板、  34  ステージ、  35  レーザ、  36  ビーム整形装置、  37  集光レンズ、  38  探針駆動系、  39  コントロールバス、  40  製造装置、  41  コンピュータ、  42  データベース、  43  画像表示装置、  44  ディスプレイパネル、  45  携帯電話、  46  携帯端末、  47  デジタルビデオレコーダ、  48  高周波通信用TFTチップ、  49  個人認証ICカード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2005175237.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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