(57)【要約】【課題】本発明はセルアレイブロックで各セルアレイの位置に従い互いに異なるロード条件を設けるか、又はキャパシタのサイズを異にしてその位置に従う特性変化を補償する不揮発性強誘電体メモリ装置を開示する。【解決手段】本発明に係る不揮発性強誘電体メモリセルアレイブロックはサブビットラインとメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備えるマルチビット構造のセルアレイブロックにおいて、サブセルアレイの位置に従いディレイタイムの差等の理由でサブセルアレイ全体のデータ特性が互いに異なることになる問題を解決するため、動作するセルアレイの位置に従いメインビットラインに互いに異なるセンシングロードを選択的に印加するか、又はサブセルアレイの位置に従いメモリセルの不揮発性強誘電体キャパシタの大きさを互いに異なるよう形成することにより、セルアレイブロック全体のセルデータ特性が同一の条件になって分布が一定になるようにすることができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
サブビットラインとメインビットラインを備え、前記サブビットラインのセンシング電圧を電流に変換させて前記メインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備えるセルアレイ部、
プリチャージ時にメインビットラインプルアップ制御信号に応答し、前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、
メインビットラインロード制御信号に応答し、前記複数のサブセルアレイのうち動作するサブセルアレイの位置に従い前記メインビットラインのセンシングロードを調節するメインビットラインセンシングロード部、及び
カラム選択信号に応答し、前記メインビットラインのセンシング電圧を選択的に共通データバスに出力するカラム選択スイッチ部を備えることを特徴とする不揮発性強誘電体メモリセルアレイブロック。
【請求項２】
前記メインビットラインセンシングロード部は、前記メインビットラインロード制御信号に応答して選択的にオン／オフされ、前記メインビットラインのセンシングロードを可変させる複数のスイッチング素子を備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリセルアレイブロック。
【請求項３】
前記複数のスイッチング素子は、互いに異なるチャンネル抵抗値を有することを特徴とする請求項２に記載の不揮発性強誘電体メモリセルアレイブロック。
【請求項４】
サブビットラインとメインビットラインを備え、不揮発性強誘電体キャパシタを備えたメモリセルのデータ値に伴う前記サブビットラインのセンシング電圧を電流に変換させ、前記メインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備えるセルアレイ部、
プリチャージ時にメインビットラインプルアップ制御信号に応答し前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、
メインビットラインロード制御信号に応答し前記メインビットラインにセンシングロードを印加するメインビットラインセンシングロード部、及び
カラム選択信号に応答し前記メインビットラインのセンシング電圧を選択的に共通データバスに出力するカラム選択スイッチ部を備え、
前記不揮発性強誘電体キャパシタは、前記複数のサブセルアレイの位置に従い互いに異なるキャパシタンスを有することを特徴とする不揮発性強誘電体メモリセルアレイブロック。
【請求項５】
サブビットラインとメインビットラインを備え、不揮発性強誘電体キャパシタを備えたメモリセルのデータ値に伴う前記サブビットラインのセンシング電圧を電流に変換させ、前記メインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備えるセルアレイ部、
プリチャージ時にメインビットラインプルアップ制御信号に応答し前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、
メインビットラインロード制御信号に応答し、前記複数のサブセルアレイのうち動作するサブセルアレイの位置に対応するよう、前記メインビットラインのセンシングロードを調節するメインビットラインセンシングロード部、及び
カラム選択信号に応答し前記メインビットラインのセンシング電圧を選択的に共通データバスに出力するカラム選択スイッチ部を備え、
前記不揮発性強誘電体キャパシタは、前記複数のサブセルアレイの位置に従い互いに異なるキャパシタンスを有することを特徴とする不揮発性強誘電体メモリセルアレイブロック。
【請求項６】
前記メインビットラインセンシングロード部は、前記メインビットラインロード制御信号に応答して選択的にオン／オフされ、前記メインビットラインのセンシングロードを可変させる複数のスイッチング素子を備えることを特徴とする請求項５に記載の不揮発性強誘電体メモリセルアレイブロック。
【請求項７】
前記複数のスイッチング素子は、互いに異なるチャンネル抵抗値を有することを特徴とする請求項６に記載の不揮発性強誘電体メモリセルアレイブロック。
【請求項８】
サブビットラインとメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備える複数のセルアレイブロック、
前記複数のセルアレイブロックに共有され前記セルアレイブロックに対するリードデータ及びライトデータを伝送する共通データバス部、及び
前記共通データバス部と連結されて前記リードデータをセンシングし、前記ライトデータを前記共通データバス部に出力するタイミングデータレジスタアレイ部を備え、
前記複数のセルアレイブロックは、動作する前記サブセルアレイの位置に従い前記メインビットラインのセンシングロードが可変的に調節されることを特徴とする不揮発性強誘電体メモリ装置。
【請求項９】
前記複数のセルアレイブロックは、前記複数のサブセルアレイを備えるセルアレイ部、
プリチャージ時にメインビットラインプルアップ制御信号に応答し前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、
メインビットラインロード制御信号に応答し、前記複数のサブセルアレイのうち動作するサブセルアレイの位置に従い前記メインビットラインのセンシングロードを調節するメインビットラインセンシングロード部、及び
カラム選択信号に応答し、前記メインビットラインのセンシング電圧を選択的に共通データバスに出力するカラム選択スイッチ部を備えることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１０】
前記メインビットラインセンシングロード部は、前記動作するサブセルアレイと前記タイミングデータレジスタアレイ部との間の距離に従い前記メインビットラインのセンシングロードを可変的に調節することを特徴とする請求項９に記載の不揮発性強誘電体メモリ装置。
【請求項１１】
前記メインビットラインセンシングロード部は、前記メインビットラインロード制御信号に応答して選択的にオン／オフされ、前記メインビットラインのセンシングロードを可変させる複数のスイッチング素子を備えることを特徴とする請求項１０に記載の不揮発性強誘電体メモリ装置。
【請求項１２】
前記複数のスイッチング素子は、互いに異なるチャンネル抵抗値を有することを特徴とする請求項１１に記載の不揮発性強誘電体メモリ装置。
【請求項１３】
サブビットラインとメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備える複数のセルアレイブロック、
前記複数のセルアレイブロックに共有され前記セルアレイブロックに対するリードデータ及びライトデータを伝送する共通データバス部、及び
前記共通データバス部と連結されて前記リードデータをセンシングし、前記ライトデータを前記共通データバス部に出力するタイミングデータレジスタアレイ部を備え、
前記複数のサブセルアレイは、その位置に従いデータ格納のためのメモリセルの不揮発性強誘電体キャパシタのキャパシタンスが互いに相違するよう形成されることを特徴とする不揮発性強誘電体メモリ装置。
【請求項１４】
前記複数のサブセルアレイは、前記タイミングデータレジスタアレイ部との距離に対応するよう互いに相違するキャパシタンスを有することを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置。
【請求項１５】
サブビットラインとメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備える複数のセルアレイブロック、
前記複数のセルアレイブロックに共有され前記セルアレイブロックに対するリードデータ及びライトデータを伝送する共通データバス部、及び
前記共通データバス部と連結されて前記リードデータをセンシングし、前記ライトデータを前記共通データバス部に出力するタイミングデータレジスタアレイ部を備え、
前記複数のセルアレイブロックは動作する前記複数のサブセルアレイの位置に従い、前記メインビットラインのセンシングロードが可変的に調節されて互いに異なるキャパシタンスを有する不揮発性強誘電体キャパシタ等を備えることを特徴とする不揮発性強誘電体メモリ装置。
【請求項１６】
前記複数のセルアレイブロックは、その位置に従いメモリセルに互いに相違するキャパシタンスを有する前記複数のサブセルアレイを備えるセルアレイ部、
プリチャージ時にメインビットラインプルアップ制御信号に応答し前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、
メインビットラインロード制御信号に応答し、前記複数のサブセルアレイのうち動作するサブセルアレイの位置に対応するよう前記メインビットラインのセンシングロードを調節するメインビットラインセンシングロード部、及び
カラム選択信号に応答し、前記メインビットラインのセンシング電圧を選択的に共通データバスに出力するカラム選択スイッチ部を備えることを特徴とする請求項１５に記載の不揮発性強誘電体メモリ装置。
【請求項１７】
前記メインビットラインセンシングロード部は、前記メインビットラインロード制御信号に応答して選択的にオン／オフされ、前記メインビットラインのセンシングロードを可変させる複数のスイッチング素子を備えることを特徴とする請求項１６に記載の不揮発性強誘電体メモリ装置。
【請求項１８】
前記複数のスイッチング素子は、互いに異なるチャンネル抵抗値を有することを特徴とする請求項１７に記載の不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性強誘電体メモリ装置に関し、より詳しくはサブビットライン及びメインビットラインを備えるマルチビットライン構造のセルアレイブロックにおいて、各セルアレイの位置に従い互いに異なるロード条件を設けるか、又はキャパシタのサイズを異にしてその位置に従う特性変化を補償する不揮発性強誘電体メモリ装置に関する。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有しながら、電源のオフ時にもデータが保存される特性を有する。
【０００３】
このようなＦｅＲＡＭは、ディラムと殆ど類似する構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用する。このような残留分極特性により、ＦｅＲＡＭは電界を除去してもデータが消失されなくなる。
【０００４】
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された出願番号第１９９８−１４４００号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及び動作原理に関する詳しい説明は省略する。
【０００５】
このような不揮発性強誘電体メモリは、セルアレイブロックの数が増加すると物理的限界によって各セルアレイブロックの間に少しずつ異なる動作特性を有することになる。すなわち、回路的なディレイタイム等の条件によって各セル毎にライト又はリードされるタイミング条件が異なることになる。
【０００６】
すなわち、前記の設計的な原因等でセルアレイは図１に示されているように、その位置に従いセルデータセンシング電圧が目標レベルに対し一定にシフトされる特性を有する。このような不均一な特性を有する現象はセルデータの特性低下をもたらすことになる。
【特許文献１】USP 6,314,016
【特許文献２】USP 6,301,145
【特許文献３】USP 6,067,244
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述の問題点を解決するための本発明の目的は、マルチビット構造を有する不揮発性強誘電体メモリにおいて、セルアレイの位置に従い互いに異なるローディング条件を設けることにより、セルアレイブロック全体のセルデータ特性を均一にすることにある。
【０００８】
本発明の他の目的は、マルチビット構造を有する不揮発性強誘電体メモリにおいて、セルアレイの位置に対応して互いに異なるセルキャパシタ条件を設けることにより、セルアレイブロック全体のセルデータ特性を均一にすることにある。
【課題を解決するための手段】
【０００９】
本発明に係る不揮発性強誘電体メモリのセルアレイブロックは、サブビットラインとメインビットラインを備え、前記サブビットラインのセンシング電圧を電流に変換させて前記メインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備えるセルアレイ部、プリチャージ時にメインビットラインプルアップ制御信号に応答して前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、メインビットラインロード制御信号に応答し、前記複数のサブセルアレイのうち動作するサブセルアレイの位置に対応する互いに異なる大きさのセンシングロードを前記メインビットラインに選択的に印加するメインビットラインセンシングロード部、及びカラム選択信号に応答し、前記メインビットラインのセンシング電圧を選択的に共通データバスに出力するカラム選択スイッチ部を備える。
【００１０】
本発明に係る不揮発性強誘電体メモリセルアレイブロックはサブビットラインとメインビットラインを備え、不揮発性強誘電体キャパシタを備えたメモリセルのデータ値に伴う前記サブビットラインのセンシング電圧を電流に変換させ、前記メインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備えるセルアレイ部、プリチャージ時にメインビットラインプルアップ制御信号に応答し前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、メインビットラインロード制御信号に応答し前記メインビットラインにセンシングロードを印加するメインビットラインセンシングロード部、及びカラム選択信号に応答し前記メインビットラインのセンシング電圧を選択的に共通データバスに出力するカラム選択スイッチ部を備え、前記不揮発性強誘電体キャパシタは前記複数のサブセルアレイの位置に従い互いに異なる大きさに形成されることを特徴とする。
【００１１】
本発明に係る不揮発性強誘電体メモリ装置はサブビットラインとメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備える複数のセルアレイブロック、前記複数のセルアレイブロックに共有され前記セルアレイブロックに対するリードデータ及びライトデータを伝送する共通データバス部、及び前記共通データバス部と連結されて前記リードデータをセンシングし、前記ライトデータを前記共通データバス部に出力するタイミングデータレジスタアレイ部を備え、前記複数のセルアレイブロックは動作する前記サブセルアレイの位置に従い前記メインビットラインに互いに異なるセンシングロードを印加することを特徴とする。
【００１２】
本発明に係る不揮発性強誘電体メモリ装置はサブビットラインとメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインのセンシング電圧を誘導する複数のサブセルアレイを備える複数のセルアレイブロック、前記複数のセルアレイブロックに共有され前記セルアレイブロックに対するリードデータ及びライトデータを伝送する共通データバス部、及び前記共通データバス部と連結されて前記リードデータをセンシングし、前記ライトデータを前記共通データバス部に出力するタイミングデータレジスタアレイ部を備え、前記複数のサブセルアレイはその位置に従いデータ格納のためのメモリセルの不揮発性強誘電体キャパシタの大きさを互いに異なるよう備えることを特徴とする。
【発明の効果】
【００１３】
本発明に係る不揮発性強誘電体メモリ装置はマルチビットライン構造を有するセルアレイブロックにおいて、各サブセルアレイの位置に従いメインビットラインに互いに異なる大きさのセンシングロードを印加することにより、セルアレイブロック全体のセルデータ特性を同様にすることができる。さらに、本発明に係る不揮発性強誘電体メモリ装置は各サブセルアレイの位置に従いメモリセルを形成する各不揮発性強誘電体キャパシタの大きさを差等適用することにより、セルアレイブロック全体のセルデータ特性を同様にすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面等を参照しながら本発明に係る好ましい実施の形態を詳しく説明する。
【００１５】
図２は、本発明に係る不揮発性強誘電体メモリ装置のセルアレイブロックの構成を示す図である。
【００１６】
図２に示す不揮発性強誘電体メモリ装置は複数のセルアレイブロック１０、共通データバス部２０、タイミングデータレジスタアレイ部３０、データバッファバス部４０及びタイミングデータバッファ部５０を備える。
【００１７】
セルアレイブロック１０は、データ格納のための複数のサブセルアレイを備え、共通データバス部２０を中心に上下方向に対称をなすよう位置する。各セルアレイブロック１０は、１つのメインビットラインに複数のサブビットラインが選択的に連結され、連結されたサブビットラインのセンシング電圧を電流に変換させてメインビットラインセンシング電圧を誘導するマルチビットライン構造を有する。複数のセルアレイブロック１０は共通データバス部２０を共有する。
【００１８】
タイミングデータレジスタアレイ部３０は、共通データバス部２０を介しセルアレイブロック１０等と連結され、セルアレイブロック１０等でセンシングされるデータをデータバッファバス部４０に出力する。さらに、タイミングデータレジスタアレイ部３０はデータライトのため、データバッファバス部４０を介し伝達されるデータを共通データバス部２０を経由してセルアレイブロック１０に伝達する。
【００１９】
タイミングデータバッファ部５０は、外部から入力されてタイミングデータレジスタアレイ部３０に伝送されるデータ、及びタイミングデータレジスタアレイ部３０から提供されて外部に出力されるデータをバッファリングする。
【００２０】
このような構成を有する強誘電体メモリ装置において、リード動作時にセルアレイブロック１０から共通データバス部２０に出力されるデータは、タイミングデータレジスタアレイ部３０によりセンシングされて格納される。そして、タイミングデータレジスタアレイ部３０に格納されたリードデータはデータバッファバス部４０を介しタイミングデータバッファ部５０に出力される。
【００２１】
一方、ライト動作の際、タイミングデータバッファ部５０を介し入力されるデータは、データバッファバス部４０を介しタイミングデータレジスタアレイ部３０に格納される。そして、タイミングデータレジスタアレイ部３０に格納されたデータは、共通データバス部２０を介しセルアレイブロック１０に伝送されてライトされる。
【００２２】
図３は、本発明に係るセルアレイブロック１０の構成をより詳しく示す図である。
【００２３】
セルアレイブロック１０はメインビットライン（ＭＢＬ）プルアップ制御部１１、メインビットラインセンシングロード部１２、複数のサブセルアレイ１３及びカラム選択スイッチ部１４を備える。複数のサブセルアレイ１３に対応するメインビットラインは、カラム選択スイッチ部１４を介し共通データバス部２０と選択的に連結される。
【００２４】
図４は、図３に示すメインビットラインプルアップ制御部１１に関する詳細な回路図である。
【００２５】
メインビットラインプルアップ制御部１１は、プリチャージ時にメインビットラインプルアップ制御信号ＭＢＬＰＵＣに応答してメインビットラインＭＢＬをプルアップさせるＰＭＯＳトランジスタＰ１を備える。
【００２６】
ここで、ＰＭＯＳトランジスタＰ１のソース端子は電源電圧端ＶＣＣ（又はＶＰＰ）に連結され、ドレイン端子はメインビットラインＭＢＬに連結される。したがって、ＰＭＯＳトランジスタＰ１はゲート端子に印加されるメインビットラインプルアップ制御信号ＭＢＬＰＵＣの状態に従い、電源電圧ＶＣＣ（又はＶＰＰ）をメインビットラインＭＢＬに供給する。
【００２７】
図５は、図３に示すメインビットラインセンシングロード部１２に関する詳細な回路図である。
【００２８】
メインビットラインセンシングロード部１２は、メインビットラインＭＢＬのセンシングロードを制御する。このような本発明に係るメインビットラインセンシングロード部１２は、各サブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）に一対一に対応し、それぞれメインビットラインＭＢＬに互いに異なる大きさのセンシングロードを印加する複数のＰＭＯＳトランジスタＰL0〜ＰLnを備える。各ＰＭＯＳトランジスタＰL0〜ＰLnは対応する各サブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）のデータ特性の差を補償するための互いに異なる大きさのチャンネル抵抗値を有する。
【００２９】
すなわち、同一のセルアレイブロック１０において、各サブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）と共通データバス部２０との間の距離が互いに異なるため、各サブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）により誘導されたセンシング電圧が共通データバス部２０まで伝送するときディレイ時間が互いに異なることになる。そして、セルアレイブロック等全体においては、各セルアレイブロック１０とタイミングデータレジスタアレイ部３０との間の距離がやはり異なるため、共通データバス部２０に出力されたセンシング電圧がタイミングデータレジスタアレイ部３０まで伝送する際にディレイ時間が互いに異なることになる。
【００３０】
したがって、メインビットラインセンシングロード部１２はサブセルアレイ１３の位置に従い互いに異なるディレイ時間を補償するため、各サブセルアレイ１３の位置に対応するチャンネル抵抗値を有するＰＭＯＳトランジスタを選択してメインビットラインＭＢＬに互いに異なる大きさのセンシングロードを印加する。
【００３１】
このとき、互いに異なる大きさのセンシングロードに従いメインビットラインＭＢＬに印加されるロードの大きさは図面にＬＯＡＤ＿ＳＩＺＥ（０）〜ＬＯＡＤ＿ＳＩＺＥ（ｎ）で示された。
【００３２】
このようなＰＭＯＳトランジスタＰL0〜ＰLnのソース端子はそれぞれロード電圧ＶLと連結され、ドレイン端子はメインビットラインＭＢＬと連結される。そして、ＰＭＯＳトランジスタＰL0〜ＰLnのゲート端子等はそれぞれメインビットラインロード制御信号ＭＢＬＣ（０）〜ＭＢＬＣ（ｎ）が入力される。
【００３３】
すなわち、ＰＭＯＳトランジスタＰL0〜ＰLnは互いに異なるチャンネル抵抗を有しており、対応するメインビットラインロード制御信号ＭＢＬＣ（０）〜ＭＢＬＣ（ｎ）に応答しそれぞれ互いに異なる大きさのセンシングロードをメインビットラインＭＢＬに印加する。このとき、各ＰＭＯＳトランジスタＰL0〜ＰLnのチャンネル抵抗の大きさはセルアレイブロック１０等全体のデータ特性が同一になるよう、対応するサブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）の位置に従い決められる。
【００３４】
図６は、図３に示すカラム選択スイッチ部１４に関する詳細な回路図である。
【００３５】
カラム選択スイッチ部１４は、カラム選択信号ＣＳＮ及びＣＳＰに応答してメインビットラインＭＢＬと共通データバス部２０を選択的に連結させる。このようなカラム選択スイッチ部１４は、メインビットラインＭＢＬと共通データバス部２０との間に並列連結され、ゲート端子にカラム選択信号ＣＳＮ及びＣＳＰがそれぞれ入力されるＮＭＯＳトランジスタＮ１及びＰ２を備える。
【００３６】
図７は、図３に示すサブセルアレイ１３ ＳＣＡ（０）〜ＳＣＡ（ｎ）のうち何れか１つの単位サブセルアレイＳＣＡ（０）に関する詳細な回路図である。
【００３７】
各メインビットラインＭＢＬは、サブセルアレイ１３ ＳＣＡ（０）〜ＳＣＡ（ｎ）毎に備えられる複数のサブビットラインＳＢＬ（０）〜ＳＢＬ（ｎ）が上下方向に対応し、１回の動作で１つのサブビットラインと選択的に連結される。図７に示すサブセルアレイＳＣＡ（０）では、メインビットラインＭＢＬがサブビットラインＳＢＬ（０）と選択的に連結される。
【００３８】
このとき、複数のサブビットライン選択信号ＳＢＳＷ１のうち１つだけが活性化されると、当該ＮＭＯＳトランジスタＮ６がターンオンされる。したがって、メインビットラインＭＢＬのロードは１つのサブビットライン水準に負担される。さらに、サブビットラインＳＢＬ（０）はサブビットラインプルダウン信号ＳＢＰＤが活性化されることにより、ＮＭＯＳトランジスタＮ４がターンオンされて接地電圧レベルに調整される。
【００３９】
サブビットラインプルアップ信号ＳＢＰＵはサブビットラインＳＢＬ（０）に供給する電源を調整する信号であり、サブビットライン選択信号ＳＢＳＷ２はサブビットラインプルアップ信号ＳＢＰＵとサブビットラインＳＢＬ（０）との間の信号の流れを調整する信号である。
【００４０】
たとえば、低電圧の際に高い電圧を発生させようとする場合、サブビットラインプルアップ信号ＳＢＰＵに電源電圧ＶＣＣより高い電圧が供給される。次に、サブビットライン選択信号ＳＢＳＷ２が活性化されると、ＮＭＯＳトランジスタＮ５がターンオンされてサブビットラインＳＢＬ（０）に高い電圧を供給することができるようになる。
【００４１】
各サブビットラインＳＢＬ（０）には複数のセルが連結される。
【００４２】
ＮＭＯＳトランジスタＮ２は、接地電圧端とＮＭＯＳトランジスタＮ３との間に連結され、ゲート端子にメインビットラインプルダウン信号ＭＢＰＤが入力される。ＮＭＯＳトランジスタＮ３は、ＮＭＯＳトランジスタＮ２とメインビットラインＭＢＬとの間に連結され、そのゲート端子はサブビットラインＳＢＬ（０）と連結される。ＮＭＯＳトランジスタＮ３は、メインビットラインプルダウン信号ＭＢＰＤが活性化の際にサブビットラインＳＢＬ（０）のセンシング電圧を電流に変換させてメインビットラインのセンシング電圧を誘導する。
【００４３】
たとえば、セルデータがハイであれば、サブビットラインＳＢＬ（０）の電圧が高くなる。そうすると、ＮＭＯＳトランジスタＮ３の電流量が多くなり、メインビットラインＭＢＬの電圧レベルを多くダウンさせる。逆に、セルデータがローであれば、サブビットラインＳＢＬ（０）の電圧が低くなる。そうすると、ＮＭＯＳトランジスタＮ３の電流量が少なくなり、メインビットラインＭＢＬの電圧レベルが少しだけダウンされる。このように、セルデータに従いメインビットラインＭＢＬの電圧レベルに差が発生することになり、セルデータはそのような差を利用して得られる。
【００４４】
図８及び図９は、本発明の第１の実施の形態に係るセルアレイブロックの動作を説明するための図である。
【００４５】
本発明に係るメインビットラインセンシングロード部１２は、メインビットライン制御信号ＭＢＬＣ（０）〜ＭＢＬＣ（ｎ）に従い選択的にオン／オフされ、メインビットラインＭＢＬのセンシングロードサイズを調整する複数のＰＭＯＳトランジスタＰL0〜ＰLnを備える。各ＰＭＯＳトランジスタＰL0〜ＰLnはサブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）に一対一に対応し、メインビットライン制御信号ＭＢＬＣ（０）〜ＭＢＬＣ（ｎ）が活性化されると選択的にオン／オフされてメインビットラインＭＢＬのセンシングロードサイズを調整する。したがって、サブセルアレイＳＣＡ（０）が動作するときは、図８に示されているようにメインビットライン制御信号ＭＢＬＣ（０）のみローに活性化され、他のメインビットライン制御信号ＭＢＬＣ（１）〜ＭＢＬＣ（ｎ）はハイに非活性化される。したがって、メインビットラインＭＢＬにはセンシングロードＬＯＡＤ＿ＳＩＺＥ（０）が印加される。
【００４６】
そして、サブセルアレイＳＣＡ（ｎ）が動作するときは、図９に示されているようにメインビットライン制御信号ＭＢＬＣ（ｎ）のみローに活性化され、メインビットライン制御信号ＭＢＬＣ（０）〜ＭＢＬＣ（ｎ−１）はハイに非活性化される。したがって、メインビットラインＭＢＬにはロード電圧ＬＯＡＤ＿ＳＩＺＥ（ｎ）が印加される。
【００４７】
このように、図７に示すようなマルチビットライン構造においてサブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）の位置に従いメインビットラインＭＢＬに互いに異なる大きさのセンシングロードを印加することにより、各サブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）のデータ特性が同様に補償される。
【００４８】
図１０は、図８及び図９に示すメインビットラインＭＢＬに適用されるセンシングロードのセルデータ「０」とセルデータ「１」に対応する適用範囲を例示した図である。
【００４９】
図１０に示されているセルデータ「０」及びセルデータ「１」に該当する範囲のように、各サブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）のセンシングロードレベルを設けることができる。
【００５０】
本発明では、このようなメインビットラインＭＢＬのセンシングレベルのうち何れか１つを基準レベルに定め、他のセンシングレベル等がそれぞれ基準レベルに達するよう対応するＰＭＯＳトランジスタＰL0〜ＰLnのチャンネル抵抗を調整する。
【００５１】
このようなＰＭＯＳトランジスタＰL0〜ＰLnのチャンネル抵抗でメインビットラインＭＢＬに互いに異なる大きさのセンシングロードＬＯＡＤ＿ＳＩＺＥ（０）〜ＬＯＡＤ＿ＳＩＺＥ（ｎ）を印加することができ、セルアレイブロック１０の全てのサブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）はその位置と係わりなく同様のセルデータ特性を有することになる。
【００５２】
図１１は、複数のセルアレイブロック１０に対するメインビットラインセンシングロード部１２の構成をより詳しく示す図である。
【００５３】
前述の実施の形態では、１つのセルアレイブロック１０で共通データバス部２０を基準に各サブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）の位置に従い互いに異なる大きさのセンシングロードＬＯＡＤ＿ＳＩＺＥ（０）〜ＬＯＡＳ＿ＳＩＺＥ（ｎ）をメインビットラインＭＢＬに印加する場合を説明している。しかし、図１１に示されているように複数のセルアレイブロック１０を備える場合、セルアレイブロック１０の位置に従いタイミングデータレジスタアレイ部３０からの距離が互いに異なるため、これによるディレイを補償するのが好ましい。
【００５４】
したがって、各メインビットラインセンシングロード部１２＿０〜１２＿ｍ内のＰＭＯＳトランジスタＰL0#0〜ＰLn#0、ＰL0#m〜ＰLn#mのチャンネル抵抗値を決めるとき、各サブセルアレイＳＣＡ（００）〜ＳＣＡ（ｍｎ）で共通データバス部２０との距離だけでなく、タイミングデータレジスタアレイ部３０との距離を全て反映する。
【００５５】
このようなメインビットラインセンシングロード部１２＿０〜１２＿ｍの動作方法は図８及び図９に示すのと同様であり、ロードサイズ決定方法は図１０に示されているような方法で行われる。
【００５６】
図１２は、本発明の第２の実施の形態に係るセルアレイブロックの動作を説明するための図である。
【００５７】
本実施の形態におけるメインビットラインセンシングロード部１５は、第１の実施の形態とは別に従来のマルチビットライン構造でのように１つのＰＭＯＳトランジスタＰ３（図１３）で形成される。しかし、セルを形成する不揮発性強誘電体キャパシタＦＣ０〜ＦＣｎのキャパシタンスが各サブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）の位置に従い差をつけて設定される。
【００５８】
メインビットラインＭＢＬのセンシングレベルは、セルを形成する不揮発性強誘電体キャパシタＦＣ０〜ＦＣｎの大きさに従い互いに異なることになる。したがって、メインビットラインＭＢＬのセンシングロードの大きさは一定に設けられても、各サブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）の位置に従い不揮発性強誘電体キャパシタの大きさが異なると、前述の第１の実施の形態でのようにデータ特性の差を補償することができる。
【００５９】
このため、図１２に示されているように共通データバス部２０に近接するほど、サブセルアレイのキャパシタの大きさを漸進的に小さく形成する。
【００６０】
もちろん、図１２に示す実施の形態においてメインビットラインセンシングロード部を図５に示すように構成することもできる。
【００６１】
図１４は、複数のセルアレイブロック１０でサブセルアレイＳＣＡ（００）〜ＳＣＡ（ｍｎ）のキャパシタの大きさを示す構成図である。
【００６２】
図１１に示されているように、セルアレイブロック１０が複数に備えられる場合、セルアレイブロック１０の位置に従い各セルアレイブロック１０とタイミングデータレジスタアレイ部３０との間の距離の差によりセンシング電圧のディレイ程度が異なることになる。したがって、このような差が補償されなければならない。このため、各サブセルアレイＳＣＡ（００）〜ＳＣＡ（ｍｎ）のキャパシタＦＣ０＿０〜ＦＣｎ＿０、ＦＣ０＿ｍ〜ＦＣｎ＿ｍの大きさは、各サブセルアレイＳＣＡ（００）〜ＳＣＡ（ｍｎ）と共通データバス部２０との距離だけでなくタイミングデータレジスタアレイ部３０との距離が全て考慮されて決められる。
【００６３】
図１５は、本発明に係る不揮発性強誘電体メモリ装置のライト動作を説明するためのタイミング図である。
【００６４】
先ず、ｔ１区間で、チップ選択信号ＣＳＢ及びライトイネーブル信号／ＷＥがローにディスエーブルされると、ライトモードアクティブ状態となる。そして、サブビットラインプルダウン信号ＳＢＰＤ及びメインビットラインロード制御信号ＭＢＬＣがローにディスエーブルされ、メインビットラインプルアップ制御信号ＭＢＬＰＵＣがハイにイネーブルされる。このとき、前述の第１の実施の形態の場合、活性化されるメインビットラインロード制御信号ＭＢＬＣは動作するサブセルアレイの位置に従いＭＢＬＣ（０）〜ＭＢＬＣ（ｎ）のうち何れか１つがローに活性化される。
【００６５】
そして、ワードラインＷＬ及びプレートラインＰＬが活性化される前に、メインビットラインプルアップ制御信号ＭＢＬＰＵＣによりメインビットラインＭＢＬがプルアップされる。
【００６６】
ｔ２区間で、ワードラインＷＬは活性化されてサブビットラインプルダウン信号ＳＢＰＤはｔ２のあいだ引続き非活性化されるようにし、セルの貯蔵ノードが接地レベルに初期化されるようにする。初期化を終了した後は、サブビットラインプルダウン信号ＳＢＰＤがローに非活性化されてプレートラインＰＬがハイに活性化される。このとき、ワードラインＷＬがプレートラインＰＬより一定時間先に活性化されるのは、初期動作の際にセル貯蔵ノードの状態を安定させてセンシングマージンを向上させるためである。
【００６７】
以後、ｔ３区間進入の際にプレートラインＰＬがポンピング電圧ＶＰＰレベルにイネーブルされると、サブビットラインＳＢＬの電圧レベルが上昇する。そして、カラム選択信号ＣＳＮがイネーブルされてメインビットラインＭＢＬと共通データバス部２０が連結される。
【００６８】
次に、データセンシング区間のｔ４区間で、センスアンプイネーブル信号ＳＥＮがイネーブルされてメインビットラインＭＢＬにセルデータが印加される。
【００６９】
以後、ｔ５区間で、プレートラインＰＬがローにディスエーブルされてサブビットライン選択信号ＳＢＳＷ２がハイにイネーブルされる。そして、サブビットラインＳＢＬ及びカラム選択信号ＣＳＮがローにディスエーブルされる。
【００７０】
ｔ６区間では、ヒドンデータ「１」が書き込まれる。ｔ６区間で、ワードラインＷＬ電圧が上昇してサブビットラインプルアップ信号ＳＢＰＵ信号がイネーブルされるに伴い、サブビットライン選択信号ＳＢＳＷ２はポンピング電圧ＶＰＰレベルにイネーブルされる。これに従い、サブビットラインＳＢＬの電圧レベルはポンピング電圧ＶＰＰレベルに上昇する。
【００７１】
このとき、カラム選択信号ＣＳＮがローレベルのｔ５、ｔ６区間の間には共通データバス２０から印加されるデータと係わりなく、メインビットライン制御信号ＭＢＬＣに応答してメインビットラインＭＢＬは電源電圧ＶＣＣにプルアップされる。
【００７２】
次に、ｔ７区間ではライトイネーブル信号／ＷＥのイネーブルに従いマルチレベルのデータを書き込むことができる。ｔ７区間進入の際にプレートラインＰＬが再びハイにイネーブルされる。そして、サブビットライン選択信号ＳＢＳＷ１がポンピング電圧ＶＰＰレベルに上昇し、サブビットライン選択信号ＳＢＳＷ２がディスエーブルされる。このとき、メインビットライン制御信号ＭＢＬＣ及びカラム選択信号ＣＳＮがハイにイネーブルされる。
【００７３】
したがって、サブビットライン選択信号ＳＢＳＷ１がポンピング電圧ＶＰＰレベルである区間のあいだ、サブビットラインＳＢＬ及びメインビットラインＭＢＬに印加されるデータがメモリセルに書き込まれる。
【００７４】
以後、ｔ９区間で、ワードラインＷＬ、プレートラインＰＬ、サブビットライン選択信号ＳＢＳＷ１及びサブビットラインプルアップ信号ＳＢＰＵがディスエーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤがイネーブルされ、センスアンプイネーブル信号ＳＥＮがディスエーブルされる。さらに、メインビットラインプルアップ制御信号ＭＢＬＰＵＣがディスエーブルされてメインビットラインＭＢＬが電源電圧ＶＣＣレベルにプリチャージされる。このとき、カラム選択信号ＣＳＮがディスエーブルされてメインビットラインＭＢＬと共通データバス部２０との連結が遮断される。
【００７５】
図１６は、本発明に係る不揮発性強誘電体メモリ装置のリードモード時の動作タイミング図である。
【００７６】
先ず、リードモード時にはライトイネーブル信号／ＷＥは電源電圧ＶＣＣレベルに維持される。そして、ｔ３、ｔ４区間はデータセンシング区間である。さらに、ｔ６区間ではヒドンデータ「１」を書き込み、ｔ６区間以後にデータ出力有効区間が維持される。
【００７７】
このとき、セルアレイブロック１０は共通データバス部２０を介し外部から入力される入力データをセルに書き込むのではなく、タイミングデータレジスタアレイ部３０に格納されたリードデータを再びセルに再格納する。
【００７８】
以後、ｔ７区間でデータが再格納される。すなわち、サブビットライン選択信号ＳＢＳＷ１がハイレベルの区間の間に、フィードバックディコーダループによりサブビットラインＳＢＬ及びメインビットラインＭＢＬにそれぞれデータが印加される。これに伴い、メモリセルにデータが再格納される。
【００７９】
そして、ｔ７、ｔ８区間の間にセルアレイブロック１０に格納されたデータレベルがセンシングされて共通データバス１０を介して出力される。
【００８０】
本発明に係るさらに他の実施の形態に、前述の第１の実施の形態及び第２の実施の形態を全て適用してメモリ装置を構成することができる。すなわち、各セルアレイブロック１０のメインビットラインセンシングロード部１２は、メインビットラインＭＢＬに互いに異なる大きさのセンシングロードを印加する複数のＰＭＯＳトランジスタＰL0〜ＰLnを備え、同時に各サブセルアレイＳＣＡ（００）〜ＳＣＡ（ｍｎ）はその位置に従い互いに異なる大きさの強誘電体キャパシタを備える。
【００８１】
さらに、前述の図５では各サブセルアレイＳＣＡ（０）〜ＳＣＡ（ｎ）に一対一に対応する複数のＰＭＯＳトランジスタＰL0〜ＰLnが備えられているが、互いに異なるチャンネル抵抗値を有する一定数のＰＭＯＳトランジスタ等の論理演算でメインビットラインセンシングロードを調節することもできる。
【図面の簡単な説明】
【００８２】
【図１】セルアレイの位置に従うセルデータセンシング電圧特性が変化する形状を示す図である。
【図２】本発明に係る不揮発性強誘電体メモリ装置のセルアレイブロックの構成を示す図である。
【図３】本発明に係るセルアレイブロックの構成をより詳しく示す図である。
【図４】図３に示したメインビットラインプルアップ制御部に関する詳細な回路図である。
【図５】図３に示したメインビットラインセンシングロード部に関する詳細な回路図である。
【図６】図３に示したカラム選択スイッチ部に関する詳細な回路図である。
【図７】図３に示したサブセルアレイのうち何れか１つの単位サブセルアレイに関する詳細な回路図である。
【図８】本発明の第１の実施の形態に係るセルアレイブロックの動作を説明するための図である。
【図９】本発明の第１の実施の形態に係るセルアレイブロックの動作を説明するための図である。
【図１０】図８及び図９に示すようなメインビットラインセンシングロードの調節に伴うメインビットラインの動作特性を示す図である。
【図１１】複数のセルアレイブロックに対するメインビットラインセンシングロード部の構成をより詳しく示す図である。
【図１２】本発明の第２の実施の形態に係るセルアレイブロックの動作を説明するための図である。
【図１３】本発明の第２の実施の形態に係るセルアレイブロックのメインビットラインセンシングロード部の詳細な回路図である。
【図１４】複数のセルアレイブロックでサブセルアレイのキャパシタの大きさを示す図である。
【図１５】本発明に係る不揮発性強誘電体メモリ装置のライト動作を説明するためのタイミング図である。
【図１６】本発明に係る不揮発性強誘電体メモリ装置のリードモード時の動作タイミング図である。
【符号の説明】
【００８３】
１０   セルアレイブロック
１１   メインビットラインプルアップ制御部
１２   メインビットラインセンシングロード部
１３   サブセルアレイ
１４   カラム選択スイッチ部
２０   共通データバス部
３０   タイミングデータレジスタアレイ部
４０   データバッファバス部
５０   タイミングデータバッファ部
【図１】
2005050492.tif 000003
【図２】
2005050492.tif 000004
【図３】
2005050492.tif 000005
【図４】
2005050492.tif 000006
【図５】
2005050492.tif 000007
【図６】
2005050492.tif 000008
【図７】
2005050492.tif 000009
【図８】
2005050492.tif 000010
【図９】
2005050492.tif 000011
【図１０】
2005050492.tif 000012
【図１１】
2005050492.tif 000013
【図１２】
2005050492.tif 000014
【図１３】
2005050492.tif 000015
【図１４】
2005050492.tif 000016
【図１５】
2005050492.tif 000017
【図１６】
2005050492.tif 000018