(57)【要約】    【課題】  レイアウト面積が小さく、電流の集中を抑制でき、抵抗値のばらつきが少ない静電気放電保護素子を提供する。    【解決手段】  Ｐ型基板２の表面にソース領域５及びドレイン領域６を形成し、ドレイン領域６における縦方向の両端部にチャネル近接領域１１を設け、ドレイン領域６における縦方向の中央部に、複数のコンタクト７が形成されたコンタクト形成領域１２を設け、チャネル近接領域１１とコンタクト形成領域１２との間に、バラスト抵抗領域１３を設ける。バラスト抵抗領域１３においては、導電領域１４及びＳＴＩ領域１５を横方向に沿って交互に配列する。そして、導電領域１４にはシリサイドブロッキング領域１７を設ける。ドレイン領域６の表面におけるＳＴＩ領域１５及びシリサイドブロッキング領域１７以外の領域には、シリサイド層を形成する。【選択図】  図１
2005026607.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも表面の一部に第１導電型領域が形成された基板と、前記第１導電型領域に形成されサージ電流が入力される第１の第２導電型領域と、前記第１導電型領域における前記第１の第２導電型領域から第１の方向に離隔した位置に形成され基準電位が印加される第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域に対向する端部領域と、前記第１の方向に直交する第２の方向に沿って配列され前記サージ電流が入力されると共に夫々が前記端部領域に接続され表面にシリサイド層が形成されていない複数の導電領域と、この導電領域間に配置された絶縁領域と、を有することを特徴とする静電気放電保護素子。
【請求項２】
前記第１の第２導電型領域は、前記導電領域における前記端部領域に接続されていない側の端部に接続され、表面に前記サージ電流が入力されるコンタクトが形成されたコンタクト形成領域を有することを特徴とする請求項１に記載の静電気放電保護素子。
【請求項３】
前記第２の第２導電型領域が複数設けられており、２の前記第２の第２導電型領域間に１の前記第１の第２導電型領域が配置されており、この１の前記第１の第２導電型領域の前記第１の方向における両端部に前記端部領域が形成されていることを特徴とする請求項１又は２に記載の静電気放電保護素子。
【請求項４】
前記複数の導電領域が前記コンタクト形成領域に共通接続されていることを特徴とする請求項３に記載の静電気放電保護素子。
【請求項５】
前記第２の第２導電型領域が複数設けられており、２の前記第２の第２導電型領域間に２の前記第１の第２導電型領域が配置されており、この２の第１の第２導電型領域の前記導電領域が、前記第２の方向に沿って交互に配置されていることを特徴とする請求項１又は２に記載の静電気放電保護素子。
【請求項６】
前記コンタクト形成領域が複数設けられており、前記複数の導電領域が夫々１の前記コンタクト形成領域に接続されていることを特徴とする請求項５に記載の静電気放電保護素子。
【請求項７】
前記端部領域の表面にシリサイド層が形成されていないことを特徴とする請求項１乃至６のいずれか１項に記載の静電気放電保護素子。
【請求項８】
前記第２の第２導電型領域における前記第１の第２導電型領域に対向する端部にシリサイド層が形成されていないことを特徴とする請求項７に記載の静電気放電保護素子。
【請求項９】
前記第１の第２導電型領域に接続され、前記サージ電流が入力される抵抗体を有することを特徴とする請求項１乃至８のいずれか１項に記載の静電気放電保護素子。
【請求項１０】
前記抵抗体がポリシリコンにより形成されていることを特徴とする請求項９に記載の静電気放電保護素子。
【請求項１１】
前記絶縁領域がＳＴＩ領域であることを特徴とする請求項１乃至１０のいずれか１項に記載の静電気放電保護素子。
【請求項１２】
少なくとも表面の一部に第１導電型領域が形成された基板と、前記第１導電型領域に形成されサージ電流が入力される第１の第２導電型領域と、前記第１導電型領域における前記第１の第２導電型領域から第１の方向に離隔した位置に形成され基準電位が印加される第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域に対向する第１の端部領域と、前記第１の方向に直交する第２の方向に沿って配列され前記サージ電流が入力されると共に夫々が前記端部領域に接続された複数の第１の導電領域と、この導電領域間に配置された第１の絶縁領域と、を有し、前記第２の第２導電型領域は、前記第１の第２導電型領域に対向する第２の端部領域と、前記第２の方向に沿って配列され前記基準電位が印加されると共に夫々が前記端部領域に接続された複数の第２の導電領域と、この導電領域間に配置された第２の絶縁領域と、を有し、前記第２の方向において、前記第１の導電領域と前記第２の導電領域とが半ピッチずつずれて配置されていることを特徴とする静電気放電保護素子。
【請求項１３】
前記第１及び第２の第２導電型領域が夫々複数設けられており、前記第１の方向において、２の前記第１の第２導電型領域からなる組と、２の前記第２の第２導電型領域からなる組が交互に配置されており、前記２の第１の第２導電型領域の導電領域が、前記第２の方向に沿って交互に配置されており、前記２の第２の第２導電型領域の導電領域が、前記第２の方向に沿って交互に配置されていることを特徴とする請求項１２に記載の静電気放電保護素子。
【請求項１４】
前記第１及び第２の絶縁領域がＳＴＩ領域であることを特徴とする請求項１２又は１３に記載の静電気放電保護素子。
【請求項１５】
少なくとも表面の一部に第１導電型領域が形成された基板と、前記第１導電型領域に形成されサージ電流が入力される第１の第２導電型領域と、前記第１導電型領域における前記第１の第２導電型領域を挟む位置に形成され基準電位が印加される２の第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、一の前記第２の第２導電型領域から他の前記第２の第２導電型領域に向かう第１の方向に直交する第２の方向に沿って配列され前記サージ電流が入力される複数のコンタクトと、このコンタクト間に配置され前記第１の方向における両端部が中央部よりも太くなっており表面にシリサイド層が形成されていない複数の導電領域と、を有することを特徴とする静電気放電保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路中に形成され回路素子を静電気放電による破壊から保護する静電気放電保護素子に関し、特に、寄生バイポーラを利用した静電気放電保護素子に関する。
【背景技術】
【０００２】
従来より、半導体集積回路中の回路素子を静電気放電（以下、ＥＳＤ（Electro Static Discharge）ともいう）から保護するために、ダイオード又は抵抗素子からなる静電気放電保護素子（以下、ＥＳＤ保護素子ともいう）が使われていた。そして近時、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）集積回路中に設けられるＥＳＤ保護素子は、ダイオード又は抵抗素子からなるＥＳＤ保護素子よりも低抵抗で放電能力が高い寄生バイポーラ動作を利用したＭＯＳ型保護素子に置き換わってきた。このＭＯＳ型保護素子はＭＯＳＦＥＴ（MOS Field Effect Transistor：電界効果型ＭＯＳトランジスタ）のスナップバック現象を利用した保護素子である。
【０００３】
寄生バイポーラからなるＭＯＳ型保護素子においても、その電流を流せる能力には限界があり、保護素子の幅を４００〜８００μｍ程度まで広くしないと、保護性能が要求水準を満たさない場合が多い。しかし、通常、集積回路においては、ボンディングパッドの配置等によりレイアウトに制約があり、ＭＯＳ型保護素子を規定内の面積に収めなければならないことが多い。このため、ＭＯＳ型保護素子を単一の素子としてではなく、幅が１０〜５０μｍ程度のフィンガーと呼ばれる小型のＭＯＳＦＥＴを複数個、電流が流れる方向に直交する方向（以下、横方向という）に配列して相互に並列に接続し、ＭＯＳ型保護素子を規定の面積内に効率的に配置する方法が採用されている。このとき、各フィンガーのソース及びドレインを夫々共通にして複数のフィンガーを相互に並列に接続する方法もあり、個別に小型ＭＯＳＦＥＴを並べて、これらを相互に並列に接続する方法もある（例えば、非特許文献１参照。）。
【０００４】
図９は従来のＭＯＳ型保護素子であるＮＭＯＳＦＥＴのスナップバック現象を利用した入力保護素子を示す平面図であり、図１０は図９に示すＡ−Ａ’線による断面及びその等価回路を示す図であり、図１１は、横軸にこの保護素子に印加される電圧をとり縦軸にこの保護素子に流れる電流をとってこのＭＯＳ型保護素子の動作特性を示すグラフ図である。図９及び図１０に示すように、このＭＯＳ型保護素子１０１においては、Ｐ型基板１０２上に一方向に延びた複数本のゲート電極１０３が相互に並行に設けられており、Ｐ型基板１０２の表面におけるゲート電極の３の直下域がチャネル領域１０４になっている。そして、Ｐ型基板１０２の表面におけるチャネル領域１０４間の領域が、ソース領域１０５又はドレイン領域１０６となっており、ソース領域１０５とドレイン領域１０６とは交互に配列されている。
【０００５】
これにより、複数のＭＯＳＦＥＴ１１１が形成され、相互に隣接するＭＯＳＦＥＴ１１１間でソース領域又はドレイン領域が共通化されている。そして、ソース領域１０５及びドレイン領域１０６の表面には、夫々複数のコンタクト１０７がゲート電極１０３が延びる方向に沿って１列に配列されている。また、この複数のＭＯＳＦＥＴ１１１を囲むように、Ｐ型基板１０２の表面にはＰ＋拡散領域からなるガードリング１０８が設けられており、接地配線１０９に接続されている。このガードリング１０８はラッチアップを防止することを目的として設けられたものである。更に、ドレイン領域１０６の表面に形成されたコンタクト１０７には、入力パッド１１０が接続されている。
【０００６】
次に、図９乃至図１１を参照して、このＭＯＳ型保護素子１０１の動作について説明する。電流サージが入力パッド１１０に入力されたときに、この電流サージがコンタクト１０７を介してドレイン領域１０６に流れ込み、ドレイン電圧が上昇する。ドレイン電圧が、図１１に電圧Ｖｔ０で示す電圧以上になると、ドレイン領域１０６とチャネル領域１０４との間のＰＮ接合においてアバランシェブレークダウンが始まり、基板電流が流れる。このとき、各フィンガーのソース領域１０５はエミッタとなり、ガードリング１０８を含むＰ型基板１０２はベースとなり、ドレイン領域１０６はコレクタとなる寄生バイポーラが形成される。Ｐ型基板１０２内を流れる電流により、Ｐ型基板１０２内において、この電流とＰ型基板２の抵抗との積に相当する電位差が生じ、Ｐ型基板１０２におけるソース領域１０５の底面付近の電位が、ガードリング１０８に対して上昇する。図１１に示すように、ＭＯＳ型保護素子１０１に印加する電圧が電圧Ｖｔ１になると、ガードリング１０８に対するソース領域１０５の底面付近の電位が、ソース領域１０５とチャネル領域１０４との間のＰＮ接合を順バイアスする程度、例えば０．７Ｖ程度になり、このＰＮ接合が順バイアスされて電流が更に流れるようになり、寄生パイポーラが導通して、低抵抗状態になる。この結果、より大きな電流が流れるようになる。この現象をスナップバックといい、電圧Ｖｔ１をスナップバック開始電圧又はトリガ電圧という。
【０００７】
なお、図１１に示すようなＩ−Ｖ測定は、通常の電流−電圧測定装置では、その電流継続時間が長く、スナップバック状態に入る前に破壊されてしまうので、通常、ＴＬＰ（Transmission Line Pulser）という測定装置を用いる。これは、継続時間１００ｎｓｅｃ程度の矩形電流波形をＤＵＴ（device under test：被測定装置）に加えて，その電圧及び電流の変化から、ＤＵＴの電流値及び電圧値を読み取るものである（例えば、非特許文献２参照。）。一般的には、ＴＬＰで測定されたＤＵＴの破壊電流Ｉｔ２［Ａ］と、人体帯電モデル試験（ＨＢＭ試験）により測定されたＤＵＴの破壊電圧Ｖ［Ｖ］とは、経験的にＶ＝Ｉｔ２ｘ１５００の関係があるといわれている。
【０００８】
複数個のフィンガー（マルチフィンガー）からなるＭＯＳ型保護素子においては、フィンガー毎に動作が異なる。この動作の差は、基板抵抗の差によるものとして説明できる。つまり、夫々のフィンガーからみたグラウンド電極（通常はガードリング）までの距離が異なるので、基板抵抗、即ち、寄生バイポーラトランジスタのベース抵抗が夫々異なり、結果的にアバランシェブレークダウン後の電荷蓄積により、各ＭＯＳＦＥＴのソース領域とチャネル領域との接合領域で形成される局部的な電圧に差が生じてしまう。これにより、各寄生バイポーラトランジスタがスナップバック電圧に到達するタイミングが異なり、各寄生バイポーラトランジスタがターンオンされるタイミングが異なる。実際には、図９及び図１０に示すように、基板電位がフィンガー相互の基板電流とカップリングしていたり、各フィンガーにおける３次元的な電流ルート、フィンガー内部の幅方向での基板抵抗によって基板抵抗が異なっていたりしており、フィンガー間において基板抵抗が異なる原因には、複雑な要因が存在する。
【０００９】
フィンガーのドレイン側ＰＮ接合、即ち、ドレイン領域とチャネル領域との間のＰＮ接合に電流が流れた場合、フィンガー内における電位差のうちこのＰＮ接合部分での電位差が大半を占めるため、主として、このＰＮ接合領域において発熱する。電流と接合温度との間には正の相関関係があり、温度が高くなればなるほど電流が増加する。つまり、プロセスのばらつき及び構造等に起因して電流が一部のフィンガーに集中するか、フィンガー内においてコンタクト抵抗及びドレイン抵抗等のばらつきがあり、特定のフィンガー又はフィンガー内の特定の領域に電流が集中すると、それがきっかけになり、その電流が集中したフィンガー又はフィンガー内の領域のＰＮ接合が発熱して温度が上昇し、さらに電流量が増すという正のフィードバックが生じて、ついには、発熱部分が溶融する。このため、その他のフィンガーがターンオンする前に、最初にターンオンしたフィンガーが破壊されてしまい、マルチフィンガー構造が生かせない。
【００１０】
従来、拡散層の表面が金属シリサイド化されていない場合は、この拡散層の抵抗値は数百Ω程度であり、トランジスタ自身の抵抗値と同程度であるため、特定のフィンガーに電流が集中すると、このフィンガーのバラスト抵抗部分、即ち、ＰＮ接合以外の部分における電位差が大きくなり、保護素子に流れる電流を制限していた。このため、上述の破壊現象は顕著な問題にはならなかった。このとき、保護素子の電流−電圧特性は、図１１に線１１２で示すようになる。
【００１１】
しかし、近時、回路規模の増大及び要求される性能の向上に伴い、トランジスタのゲート長を短くする必要が生じている。このとき、ＭＯＳＦＥＴの短チャネル効果を抑制するために、ソース・ドレイン拡散層の接合深さを浅くすることが必要となる。接合深さを浅くすると、ソース・ドレイン拡散層の抵抗が増大するという問題を引き起こすため、その対策として、拡散層の表面を金属シリサイド化する技術が開発された（例えば、特許文献１及び２参照。）。特に、ゲート電極と拡散層とに同時に金属シリサイドを形成するプロセスを、サリサイドプロセスという。これは、ソース・ドレイン形成後に、ゲート電極及びソース・ドレイン領域上の酸化膜を除去して、この領域にコバルト、ニッケル又はチタン等の金属を蒸着して、急速加熱方（ＲＴＡ）等により低抵抗の金属シリサイドを形成し、その後、未反応の金属及び高抵抗シリサイドを選択的に除去することで、ソース領域、ドレイン領域、ゲート電極の寄生抵抗を同時に低減する方法である。
【００１２】
図１１の線１１２に示すように、通常のシリコン層で形成された拡散層の層抵抗は、数十〜百数十Ω／□であるが、図１１の線１１３に示すように、シリサイド化することで層抵抗が数〜２０Ω／□程度になる。つまり、これまで保護抵抗の役割をしていたドレイン領域の抵抗が極めて小さくなり、その役目を果たさなくなる。この結果、マルチフィンガー構造の場合、保護素子が破壊される破壊電流Ｉｔ２が流れる電圧（破壊電圧）Ｖｔ２が、スパンバック開始電圧Ｖｔ１よりも低くなってしまい、１つのフィンガーがスナップバックすると、他のフィンガーが低抵抗になる前に、そのまま破壊に到ってしまうようになり、ＥＳＤに対する保護性能が著しく低下していた。
【００１３】
その対策として、基本的には、ドレイン領域の抵抗をＥＳＤ保護素子の部分だけ高くするような技術が用いられている。図１１に示すように、バラスト抵抗を各フィンガーに付加することにより、スナップバック開始電圧よりも破壊電圧を十分高くするように、即ち、Ｖｔ１＜Ｖｔ２となるように、ドレイン領域の抵抗が調節されている。なお、図１１において、線１１２の傾きと線１１３の傾きとの差がバラスト抵抗であり、バラスト抵抗の大部分は例えばドレイン領域の抵抗である。
【００１４】
マルチフィンガー構造のＭＯＳ型保護素子では、全てのフィンガーについて、破壊電圧Ｖｔ２の最小値がスナップバック電圧Ｖｔ１の最大値よりも大きくなるように保護素子のバラスト抵抗を高く調整することで、全てのフィンガーをスナップバックさせることができる。これにより、高い保護性能を確保することができる。即ち、バラスト抵抗値を高くすれば、それだけ、確実に全てのフィンガーをスナップバックさせることができる。
【００１５】
また、全てのフィンガーがスナップバックした場合でも、バラスト抵抗が高いほど、フィンガー内部の電流ばらつきを吸収できる。このため、一般には、ＥＳＤ保護素子自身が破壊されるかどうかという基準で考えた場合、その破壊電流は、バラスト抵抗が高いほど、高くなる傾向がある。
【００１６】
しかし、実際にＭＯＳ型保護素子を入出力保護素子に使用する場合には、保護される素子に過度な電圧ストレスを加えることができない場合が多い。例えば、１ＧＨｚ程度の動作周波数を要求する製品では、入力インバータ直前の保護抵抗の値を極めて小さくすることが必要である。即ち、この位置に配置された保護素子に過度な電圧が加わってしまうと、２次保護素子及び保護されるべきインバータ等が破壊されてしまう。このような現象を避けるためには、保護素子に電流が流れ始めてからスナップバックが開始されるまでのダイナミック抵抗値、即ち、図１１に示す電圧Ｖｔ０〜Ｖｔ１間の傾きに相当する抵抗値を最適に調整し、被保護素子が破壊されないように、クランプ電圧（即ち、保護素子がＥＳＤサージを放電しているとき、この保護素子自身の電圧、つまり、被保護素子に加わる電圧）が十分に小さくなるように設計しておかなくてはならない。このように、ＥＳＤ保護素子の性能を評価する場合には、ＥＳＤ保護素子自身の破壊電流と共に、ダイナミック抵抗値を指標として考慮しなくてはならない。
【００１７】
ドレイン領域に付加するバラスト抵抗としては、（１）Ｎウエル抵抗又はＬＤＤ抵抗を高くする方法、（２）ドレイン領域上にシリサイドが形成されないシリサイドブロッキング領域を形成する方法、（３）シリサイドが形成された拡散層を長くする方法、（４）シリサイドが形成された拡散層を分割する方法、（５）配線、コンタクト、ヴィア等により抵抗を付加する方法、が考えられる。以下、順に説明する。
【００１８】
（１）Ｎウエル抵抗又はＬＤＤ抵抗を高くする方法については、Ｎウエル又はＬＤＤの不純物濃度を低くして、これらの部分の抵抗値を高め、バラスト抵抗とする方法がある（例えば、特許文献３参照。）。
【００１９】
（２）ドレイン領域上にシリサイドブロッキング領域を形成する方法としては、保護素子トランジスタのドレイン領域をマスクしてシリサイドブロッキング領域とし、ソース領域のみをシリサイド化すると共に、ゲート電極をポリサイド構造にすることでＥＳＤ性能を高める方法がある。また、ドレイン領域上にシリサイドブロッキング領域を多数設けて、シリサイド化された拡散層の長さ（電流経路）を長くして、実質的にドレイン抵抗値を高くする方法も提案されている（例えば、特許文献４乃至７参照。）。
【００２０】
シリサイドブロッキング領域の抵抗値は、通常、１５０〜２００Ω／□なので、シリサイドブロッキングの幅を２μｍ程度にすれば、適度な抵抗値が得られる。つまり、通常、完全にシリサイド化されたＮＭＯＳトランジスタの破壊電流Ｉｔ２は３〜５ｍＡ／μｍ程度なので、シリサイドブロッキング領域の抵抗値を３００Ω／μｍとすると、この領域の両端部間の電位差は、（電流値×抵抗値）で０．９〜１．５Ｖ程度となる。この電位差をスナップバック電圧Ｖｓｂに加えると、Ｖｔ１を超える値となる。シリサイドブロッキング抵抗を付加した素子では、このシリサイドブロッキング抵抗がバラスト抵抗の役割、即ち、シングルフィンガ内での電流集中を防ぐ役割を果たしており、破壊電流は、完全にシリサイド化された素子よりも高い値となる。
【００２１】
但し、実際には、バラスト抵抗とゲート電極との間に低抵抗のシリサイド層が残る場合には、その領域で電流が横方向、即ち、トランジスタが配列している方向に流れてしまう場合が多い。電流が横方向に流れると、最初にスナップバックしたフィンガーに電流が集中しやすくなり、上述の問題が発生しやすくなる。そこで、ドレイン領域におけるチャネル領域に接する部分に形成するシリサイド層の幅を、設計ルールで許容される最小の幅とする技術も開示されている（例えば、特許文献８参照。）。
【００２２】
図１２は特許文献８に記載されたＥＳＤ保護素子を示す平面図である。図１２に示すように、ＭＯＳＦＥＴ１１５において、ドレイン領域１１６の表面にはシリサイド層１１７が形成されている。そして、このシリサイド層１１７には開口部１１８が形成されており、シリサイド層１１７におけるゲート電極１１９側の端部には、帯状部分１２０が形成されている。この帯状部分１２０の幅が、設計ルールで許容される最小の幅となっている。これにより、細線効果により、帯状部分１２０を介して横方向に電流が流れることを抑制し、特定のフィンガーに電流が集中することを防止している。
【００２３】
（３）シリサイドが形成された拡散層を長くする方法は、電源を保護する場合のように、極めて低いクランプ電圧が必要な場合等、保護素子のターンオン時のダイナミック抵抗を落としたくないような場合に適用する。その場合は、余分な抵抗になるバラスト抵抗を付加したくないため、次善の策として、コンタクトを配置する位置をドレイン端部から離して、シリサイド領域の抵抗で保護する。
【００２４】
（４）シリサイドが形成された拡散層を分割する方法についても、種々の方法が検討されている。上述の説明では、マルチフィンガーのＭＯＳ型保護素子を入出力保護に用いることを前提としているが、例えば、電源保護素子のように、クランプ電圧を極めて低くしたい用途もある。その場合には、ドレインのバラスト抵抗を用いないことが必要である。その一例として、例えば、コンタクト間の拡散層を分離して、１つのフィンガーに過度に電流が集中しないような構造が提案されている（例えば、特許文献９参照）。これによって、１つのドレインコンタクトのみが、そのドレインコンタクトに接続されている拡散層に近いゲート領域に電流を流すことができる。このため、隣接するドレインコンタクトからは電流が流れ込みにくくなり、電流集中が防止される。また、ドレイン領域に電流分離用スリット（カレント・ディバイダー）を設け、チャネル領域の直前まで、横方向に流れる電流を制限する技術も開示されている（例えば、特許文献１０参照。）更に、トランジスタ全体を分割するのではなく、ソース部分を接続しておく技術、及びＮウエル抵抗素子をゲート電極と垂直な方向に配置する技術も提案されている（例えば、特許文献１１参照。）。
【００２５】
（５）配線、コンタクト、ヴィア等により抵抗を付加する方法は、メタル配線又はポリシリコン配線を細かく分割して、コンタクト及びヴィアを含めて抵抗素子とすることでバラスト抵抗を形成し、且つ、電流経路を制限する方法であり、「バックエンドバラスト」と呼ばれている。この方法によれば、シリサイドブロッキング工程を設ける必要がないので、プロセスの簡略化につながるという利点がある（例えば、非特許文献３及び特許文献１２参照。）。
【００２６】
【非特許文献１】Li, T., Tsai, C. H. Rosenbaum, E. Kang, S. M. 等、“Substrate resistance modeling and circuit-level simulation of parasitic device coupling effects for CMOS I/O circuits under ESD stress ”Electrical Overstress/Electrostatic Discharge Symposium Proceedings, 1998, 6-8 Oct. 1998 pp. 281-289
【非特許文献２】Barth, J.等“TLP calibration, correlation, standards, and new techniques [ESD test] ”Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2000 , 2000 pp. 85-96
【特許文献１】特開平５−７５０４５号公報
【特許文献２】特開平５−２５９１１５号公報
【特許文献３】特表平９−５０７７２３号公報
【特許文献４】特開昭６３−０７５５３号公報
【特許文献５】特開平５−３１７３号公報
【特許文献６】特許第２７７３２２１号
【特許文献７】米国特許第６，４７６，４４９号
【特許文献８】特許第３３１９４４５号
【特許文献９】特許第２９９６７２２号
【特許文献１０】米国特許出願公開第２００２／００７４６０２号明細書
【特許文献１１】米国特許第５，７４２，０８３号
【非特許文献３】Verhaege, K.G., Russ, C.C., "Wafer cost reduction through design of high performance fully silicided ESD devices " Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2000, 2000 pp. 18-28
【特許文献１２】米国特許出願公開第２００２／００３３５０７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。ドレイン領域にバラスト抵抗を付加する方法として、（１）Ｎウエル抵抗又はＬＤＤ抵抗を高くする方法については、その抵抗値が計算しにくいという問題点がある。また、この場合、抵抗値は素子１μｍあたり最大約２ｋΩになってしまう。抵抗値を制御できる限度内で不純物層の距離を最小にしても、抵抗値は５００Ω程度までしか低減せず、必要以上に抵抗値が大きくなる。このため、ダイナミック抵抗が高くなりすぎてしまうという問題点がある。また、この方法では、特定のフィンガー又はその一部分に電流が集中することを抑制できない。
【００２８】
（２）ドレイン領域上にシリサイドが形成されないシリサイドブロッキング領域を形成する方法においては、前述の如く、電流集中を避けるためにシリサイド層の幅を細くして細線効果を得ようとすると、抵抗値が大きくばらつくという問題点がある。抵抗値がばらつくと、ＥＳＤに対する保護性能が不安定になる。抵抗値を安定させるためには、シリサイド層の幅を細線効果が現れないように十分に太く必要がある。しかし、シリサイド層を太くすると、電流集中を防止することができず、また、単位長さ当たりの抵抗値が増加するために、レイアウト面積が大きくなる。
【００２９】
（３）シリサイドが形成された拡散層を長くする方法においては、必要なバラスト抵抗値を得るためには、拡散層を極めて長くしなければならず、レイアウト面積が増大するという問題点がある。
【００３０】
（４）シリサイドが形成された拡散層を分割する方法については、例えば、特許文献９に記載されている方法では、前述のシリサイドブロッキングの例と同様に、抵抗層の長さを２μｍとし、分割された拡散層の幅を０．５μｍとし、拡散層の配列ピッチを１μｍとすると、シリサイド化された拡散層の層抵抗は１０Ω／□程度であるから、抵抗値は、４０Ω／μｍ程度にしかならない。このため、レイアウト面積が増大してしまうという問題点がある。また、これ以上分割幅を狭くすると、細線効果で抵抗値のばらつきが増えるという問題がある。更に、ピッチを大きくして拡散層の配列密度を粗にすると、電流の分布が生じてしまい、破壊電流はシリサイドブロッキングで同程度の抵抗とした場合よりも、はるかに低い値となってしまう。更にまた、コンタクトがあまりに少ないと、コンタクト１つあたりに電流が集中しすぎて、破壊電流が低くなってしまう。このため、配列ピッチを大きくすることには制限がある。
【００３１】
また、特許文献１０に記載されているドレイン領域に電流分離用スリットを設ける技術においても、この電流分離用スリットはバラスト抵抗の形成には付与しないため、必要なバラスト抵抗を得ようとすると、コンタクトとゲート電極との間に距離が長くなり、レイアウト面積が増大してしまうという問題点がある。
【００３２】
（５）配線、コンタクト、ヴィア等により抵抗を付加する方法については、抵抗値のばらつきが大きいという問題点がある。近時、製品の設計ルールが微細になるにしたがって、コンタクト及びヴィア等も微細になってきたが、微細コンタクトでは、その製造ばらつきのために、個々のコンタクト抵抗のばらつきが極めて大きくなるという問題がある。このため、シリサイドブロッキング等の方法によるバラスト抵抗を特に用いないような静電気保護素子及び内部回路の小型のトランジスタにおいては、多数並んだコンタクトの中で他のコンタクトよりも抵抗値が低いコンタクトがあると、そこに電流が集中してしまい、このコンタクト自体が過電流により破壊されたり、そのコンタクトの近傍に配置されたＭＯＳトランジスタのゲート電極付近のＰＮ接合に過電流が流れて破壊されたりする。
【００３３】
また、特許文献１１に記載されているようなバックエンドバラストを設けた場合にも、やはり、トランジスタ横方向の抵抗値と、バラスト抵抗値の値をあまりにかけ離れたものとすることはできないので，抵抗値設定の自由度が小さいという問題がある。また、抵抗素子で用いられるポリシリコン配線、コンタクト、ヴィア等の抵抗値はシリサイドブロッキング領域により得られる抵抗値よりもはるかに小さいため、シリサイドブロッキング法により得られる抵抗値と同程度な抵抗値を得るためには、配線の距離を長くする等の工夫が必要となる。このため、配線構造が複雑になり，その設計が極めて困難になる。更に、コンタクト抵抗及びヴィア抵抗については、ＬＳＩプロセスの微細化が進行して、コンタクト径もそれに伴って微細になってきていることが、バックエンドバラストの手法を可能にしているのであるが、その反面、抵抗値のばらつきが大きくなっているので、素子設計上、十分な余裕度を取る必要がある。
【００３４】
例えば特許文献１１において、このバックエンドバラストが有効に用いられているのは、最初にトリガするフィンガーのソース抵抗を用いて、次のフィンガーのゲートに電位を加えるような回路構成としているからである。この回路構成によれば、２番目以降にスナップバックするフィンガーのスナップバック電圧（トリガ電圧）Ｖｔ１’を、１番目にスナップバックするフィンガーのスナップバック電圧Ｖｔ１と比較して、極めて小さくすることが可能となる。従って、必要とする抵抗値が小さくてもよいため、バックエンドバラストを有効に用いることができる。この方式の欠点は、Ｖｔ１が極めて高く、極薄ゲート酸化膜を用いたＭＯＳトランジスタでは、最初にスナップバックに入るフィンガーへの酸化膜へのダメージを避けることが困難なことなど、設計上、考慮しなければならない点が多く、設計のマージンが狭いことである。
【００３５】
上述の如く、バラスト抵抗を形成する方法には種々の方法があるが、夫々問題点がある。上述の問題点をまとめると、必要な大きさのバラスト抵抗値を形成した場合に、レイアウト面積が大きくなってしまうこと、電流が幅方向に流れてしまい、特定のフィンガー又はその一部分に電流が集中し、そのフィンガーを破壊してしまうこと、及び、抵抗値がばらつき、保護性能が不安定になること、に集約される。
【００３６】
本発明はかかる問題点に鑑みてなされたものであって、レイアウト面積が小さく、電流の集中を抑制でき、抵抗値のばらつきが少ない静電気放電保護素子を提供することを目的とする。
【課題を解決するための手段】
【００３７】
本発明に係る静電気放電保護素子は、少なくとも表面の一部に第１導電型領域が形成された基板と、前記第１導電型領域に形成されサージ電流が入力される第１の第２導電型領域と、前記第１導電型領域における前記第１の第２導電型領域から第１の方向に離隔した位置に形成され基準電位が印加される第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域に対向する端部領域と、前記第１の方向に直交する第２の方向に沿って配列され前記サージ電流が入力されると共に夫々が前記端部領域に接続され表面にシリサイド層が形成されていない複数の導電領域と、この導電領域間に配置された絶縁領域と、を有することを特徴とする。
【００３８】
本発明においては、第１の第２導電型領域、第１導電型領域及び第２の第２導電型領域により、寄生バイポーラ型ＥＳＤ保護素子を形成される。そして、複数の導電領域間に絶縁領域を設けることにより、電流が特定の部分に集中することを抑制することができる。また、導電領域の表面にシリサイド層を形成しないことにより、この導電領域の抵抗値を増大させ、この分、レイアウト面積を低減することができる。
【００３９】
また、前記第２の第２導電型領域が複数設けられており、２の前記第２の第２導電型領域間に１の前記第１の第２導電型領域が配置されており、この１の前記第１の第２導電型領域の前記第１の方向における両端部に前記端部領域が形成されていてもよい。これにより、２の寄生バイポーラにおいて、１の第１の第２導電型領域を共有することができ、全体のレイアウト面積を低減することができる。
【００４０】
又は、前記第２の第２導電型領域が複数設けられており、２の前記第２の第２導電型領域間に２の前記第１の第２導電型領域が配置されており、この２の第１の第２導電型領域の前記導電領域が、前記第２の方向に沿って交互に配置されていてもよい。これにより、全体のレイアウト面積を低減することができる。
【００４１】
更に、前記第１の第２導電型領域に接続され、前記サージ電流が入力される抵抗体を有していてもよく、前記抵抗体がポリシリコンにより形成されていてもよい。これにより、バラスト抵抗値をより一層増加させ、レイアウト面積を低減することができる。
【００４２】
本発明に係る他の静電気放電保護素子は、少なくとも表面の一部に第１導電型領域が形成された基板と、前記第１導電型領域に形成されサージ電流が入力される第１の第２導電型領域と、前記第１導電型領域における前記第１の第２導電型領域から第１の方向に離隔した位置に形成され基準電位が印加される第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域に対向する第１の端部領域と、前記第１の方向に直交する第２の方向に沿って配列され前記サージ電流が入力されると共に夫々が前記端部領域に接続された複数の第１の導電領域と、この導電領域間に配置された第１の絶縁領域と、を有し、前記第２の第２導電型領域は、前記第１の第２導電型領域に対向する第２の端部領域と、前記第２の方向に沿って配列され前記基準電位が印加されると共に夫々が前記端部領域に接続された複数の第２の導電領域と、この導電領域間に配置された第２の絶縁領域と、を有し、前記第２の方向において、前記第１の導電領域と前記第２の導電領域とが半ピッチずつずれて配置されていることを特徴とする。
【００４３】
本発明に係る更に他の静電気放電保護素子は、少なくとも表面の一部に第１導電型領域が形成された基板と、前記第１導電型領域に形成されサージ電流が入力される第１の第２導電型領域と、前記第１導電型領域における前記第１の第２導電型領域を挟む位置に形成され基準電位が印加される２の第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、一の前記第２の第２導電型領域から他の前記第２の第２導電型領域に向かう第１の方向に直交する第２の方向に沿って配列され前記サージ電流が入力される複数のコンタクトと、このコンタクト間に配置され前記第１の方向における両端部が中央部よりも太くなっており表面にシリサイド層が形成されていない複数の導電領域と、を有することを特徴とする。
【発明の効果】
【００４４】
以上詳述したように、本発明によれば、複数の導電領域間に絶縁領域を設けることにより、電流が特定の部分に集中することを抑制することができ、また、導電領域の表面にシリサイド層を形成しないことにより、この導電領域の抵抗値を増大させ、静電気放電保護素子のレイアウト面積を低減することができる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係るＥＳＤ保護素子を示す平面図である。図１に示すように、本実施形態に係るＥＳＤ保護素子１においては、Ｐ型シリコンからなるＰ型基板２が設けられている。Ｐ型基板２の表面には、Ｐウエル（図示せず）が形成されている。そして、Ｐ型基板２上には、一方向（以下、横方向という）に延びる複数本のゲート電極３が相互に平行に設けられている。なお、図１においては、２本のゲート電極３のみが示されているが、ゲート電極３は２本には限定されない。Ｐ型基板２の表面におけるゲート電極３の直下域は、チャネル領域（図示せず）となっており、このチャネル領域を挟むように、ソース領域５及びドレイン領域６が形成されている。ソース領域５及びドレイン領域６はＮ＋拡散領域である。ゲート電極３、チャネル領域、ソース領域５及びドレイン領域６により、ＭＯＳＦＥＴが形成されている。ソース領域５及びドレイン領域６は、前記横方向に直交する方向（以下、縦方向という）においてこのＭＯＳＦＥＴに隣接する他のＭＯＳＦＥＴと共通である。従って、ゲート電極３間には、ソース領域５又はドレイン領域６のいずれか一方のみが形成されている。
【００４６】
ソース領域５の表面においては、複数のコンタクト７が横方向に１列に形成されている。また、ドレイン領域６の表面は、以下に説明する複数の領域に分かれている。即ち、ドレイン領域６における縦方向の両端部は、チャネル領域に接する２ヶ所の端部領域としてのチャネル近接領域１１となっている。チャネル近接領域１１の幅、即ち、縦方向の長さは例えば０．５μｍである。また、ドレイン領域６における縦方向の中央部は、複数のコンタクト７が形成されたコンタクト形成領域１２となっている。なお、コンタクト７は横方向に１列に配列されており、コンタクト形成領域１２も横方向に長い矩形状となっている。更に、チャネル近接領域１１とコンタクト形成領域１２との間は、バラスト抵抗領域１３となっている。これにより、ドレイン領域６の表面においては、縦方向に沿って、チャネル近接領域１１、バラスト抵抗領域１３、コンタクト形成領域１２、バラスト抵抗領域１３、チャネル近接領域１１がこの順に配置されている。
【００４７】
そして、バラスト抵抗領域１３は、更に、導電領域１４及びＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域１５に分かれており、導電領域１４及びＳＴＩ領域１５は横方向に沿って交互に配列されている。即ち、ドレイン領域６において、ＳＴＩ領域１５には拡散層は設けられておらず、ＳＴＩ領域１５以外の領域が格子状の拡散層を形成している。そして、各導電領域１４が各フィンガーに相当する。
【００４８】
また、導電領域１４においては、縦方向の両端部を除いて、シリサイドブロッキング領域１７が設定されている。ドレイン領域６の表面におけるＳＴＩ領域１５及びシリサイドブロッキング領域１７以外の領域には、シリサイド層（図示せず）が形成されている。更に、ソース領域５の表面には、全面にシリサイド層（図示せず）が形成されている。なお、Ｐ型基板２の表面におけるソース領域５、チャネル領域及びドレイン領域６以外の領域は、ＳＴＩ領域１８となっている。
【００４９】
更にまた、ドレイン領域６に形成されたコンタクト７は、入力パッド（図示せず）に接続されている。また、ソース領域５に形成されたコンタクト７は、接地電極（図示せず）に接続されている。更に、Ｐ型基板２の表面には、このＥＳＤ保護素子１を囲むように、Ｐ＋拡散領域からなり接地電極に接続されたガードリング（図示せず）が形成されている。
【００５０】
次に、上述の如く構成された本実施形態に係るＥＳＤ保護素子１の動作について説明する。静電気放電によるサージ電流が入力パッドに入力されると、このサージ電流がコンタクト７を介してドレイン領域６に流れ込み、ドレイン電圧が上昇する。ドレイン電圧が、図１１に示す電圧Ｖｔ０以上になると、ドレイン領域６とチャネル領域との間のＰＮ接合においてアバランシェブレークダウンが始まり、Ｐ型基板２に基板電流が流れる。このとき、各フィンガーのソース領域５はエミッタとなり、Ｐ型基板２はベースとなり、ドレイン領域６はコレクタとなる寄生バイポーラが形成される。Ｐ型基板２内を流れる基板電流により、Ｐ型基板２内において電位差が生じ、Ｐ型基板２におけるソース領域５の底面付近の電位が、ガードリングに対して上昇する。入力パッドに印加される電圧がスナップバック開始電圧（図１１に示す電圧Ｖｔ１）に達すると、ソース領域５とチャネル領域４との間のＰＮ接合を順バイアスされ、前述の寄生パイポーラが導通して、低抵抗状態になる。この結果、より大きな電流が流れるようになる。これにより、入力パッドに印加されたサージ電流が接地電極に逃がされる。
【００５１】
次に、本実施形態の効果について説明する。本実施形態においては、ドレイン領域６のバラスト抵抗領域１３にＳＴＩ領域１５を設けているため、基板電流が横方向に流れることを抑制でき、１つのフィンガーに電流が集中することを防止できると共に、バラスト抵抗を付与することができる。また、ドレイン領域６において、コンタクト形成領域１３とチャネル近接領域１１との間の導電領域１４にシリサイドブロッキング領域１７を設けているため、この領域にはシリサイド層が形成されず、更にバラスト抵抗を付与することができる。即ち、ＳＴＩ領域１５とシリサイドブロッキング領域１７との相乗効果により、十分に大きく且つばらつきが小さいバラスト抵抗を形成することができる。この結果、ドレイン領域６の縦方向の長さを短くすることができ、レイアウト面積を低減することができる。
【００５２】
以下、従来のＥＳＤ保護用と比較して、本実施形態の効果を具体的に説明する。通常、シリサイドブロッキング領域はレイアウトが許す限りで広く設定するが、現実的には、縦方向の長さが２μｍ程度となる場合が多い。従って、比較の対象として、シリサイドブロッキング領域の幅が２μｍのＮＭＯＳトランジスタとして、そのドレイン抵抗値がほぼ同じ値になるようなレイアウトに関して説明する。なお、本実施形態においては、適度な抵抗値が得られること及び抵抗値がばらつきにくいこと等の理由により、バラスト抵抗には、シリサイドブロッキング領域（Ｎ＋拡散層）を用いている。しかし、シリサイドブロッキング領域に限らず、抵抗値が同程度で、ばらつきが少ない層が形成可能であれば、その層でもよい。
【００５３】
本実施形態においては、バラスト抵抗領域１３を横方向に１μｍ間隔で分割して、導電領域１４とＳＴＩ領域１５とを１μｍ間隔で配置している。即ち、シリサイドブロッキング領域１７の幅は１μｍとしている。これにより、チャネル領域から見た抵抗値は、ドレイン領域の長さが本実施形態の２倍である従来のＥＳＤ保護素子と同じ値になる。つまり、抵抗領域の形状を分割して、その横幅を狭くした分、長さを短くできるため、トランジスタピッチが狭くでき、レイアウトエリアの節約が可能である。ドレイン領域の縦方向の長さは従来の５０％に低減できているが、その他の、ソース領域等の面積は同等なので、結果として、従来の７０％程度のレイアウト面積になっている。
【００５４】
本実施形態においては、チャネル近接領域１１の幅を、横方向の電流の流れを最小にとどめるように、設計ルールの範囲内で最短にしている。この値は、前述の如く、例えば０．５μｍ程度である。この値は、前述の特許文献８において説明されているような細線効果が現れる幅よりも十分長い。この電流が横方向に広がる領域の抵抗値（つまり、シリサイド化されたＮ＋拡散層の抵抗値）は、通常、１０〜２０Ω／□程度である。このことと、ストライプ状のバラスト抵抗１本分の抵抗値が１００〜２００Ω程度、シリサイド化されたＭＯＳトランジスタのスナップバック後のダイナミック抵抗値が、ゲート長にもよるが、通常、５０〜２００Ω程度であることとを比較してもわかるように、電流はゲートの幅方向にほぼ均一に広がって、流れてゆくことがわかる。つまり、バラスト抵抗１本分で十分高い抵抗値が実現できるので、従来技術の項で説明したように、ドレイン抵抗をシリサイド化したポリシリコン配線及びシリサイド化した拡散層の形状を工夫した際のような電流の不均一性の問題はないことがわかる。
【００５５】
本実施形態と従来例とを比較すると、本実施形態におけるＥＳＤ保護素子の電流密度が、従来例と比較して２倍程度になるが、全体の発熱量は同程度なので、その点では従来例と比較して差はない。また、電流密度が従来例の２倍になっているが、この抵抗素子は、シリコン基板上に形成されており、熱伝導率が極めて良好なので、温度が局所的に上昇して、溶融するといった事はない。また、コンタクトも十分な数を配置できるので、コンタクト不足からの破壊電流が低下する心配もない。
【００５６】
また、熱伝導の点で考えると、抵抗の長さが短くなっているので、ドレイン端部や、ストライプ状バラスト抵抗部分で発生した熱は、従来例よりも、ドレインコンタクトを経由して、熱容量の大きな、配線領域へ拡散しやすくなっている。このため、従来の保護素子と比較して破壊されにくくなり、破壊電流が高くなる。
【００５７】
更に、ドレイン領域のＮ＋拡散層の面積が小さくなるので、寄生容量が低減できるという利点もある。基板抵抗値は、ガードリング及び保護素子の配置にもよるので、一概にもいえないが、基板抵抗を従来のものと比較すると、ＳＴＩ領域１５をドレイン領域６中に形成しており、ＳＴＩ領域１５の直下域のＰウエルの抵抗値は、ドレイン領域を形成するＮ＋拡散層の直下域のＰウエルの抵抗値よりも高いため、実効的に、基板抵抗を高くすることができ、電圧Ｖｔ１を低くできる可能性がある。従って、全てのフィンガーをスナップバックさせるために必要な抵抗値を低くできる可能性があり、同じ抵抗値に設定している場合は、より、スナップバック動作が安定するという利点がある。
【００５８】
なお、上述の説明では、導電領域１４及びＳＴＩ領域１５の幅を１μｍ、配列周期を２μｍとしたが、本実施形態はそれに限らず、要求されるバラスト抵抗値に応じて、これらの形状及び周期を最適化することができる。即ち、抵抗値を高く設定したい場合には、抵抗層幅を狭く、ピッチを広く取ればよい。
【００５９】
また、ドレイン領域６における横方向の端部には電流が集中しやすいので、通常のシリサイドブロッキング構造では、横方向の端部にもシリサイドブロッキング層を設けている。本実施形態でも同様に、横方向の端部から導電領域１４を離すことにより、同等の効果を果たすことができる。
【００６０】
更に、本実施形態においては、バラスト抵抗として、シリサイドブロッキングされたドレインＮ＋拡散層を使用したが、本発明はそれに限らず、ダイナミック抵抗が大きくても問題が少ないような用途の場合は、Ｎウエル抵抗又はＬＤＤ抵抗でもよく、同様のレイアウト面積低減の効果はある。
【００６１】
更にまた、本実施形態においては、導電領域１４を区画するためにＳＴＩ領域１５を使用したが、本発明はそれに限らず、拡散層形成のための高濃度不純物のイオン注入を行わず、ＬＤＤ用の低濃度不純物層を使用してもよい。この構造では、熱が吸収される吸収源を、抵抗層に近接して設置できるために、破壊電流がより高くできる場合もある。例えば、ＳＯＩプロセスでは、後述する他の実施形態においても説明するように、素子分離領域を形成して、即ち、ボディーをエティングにより除去して、ストライプ状のバラスト抵抗を形成するのではなく、この方式が望ましい。
【００６２】
次に、本発明の第２の実施形態について説明する。図２は本実施形態に係るＥＳＤ保護素子を示す平面図である。図２に示すように、本実施形態においては、シリサイドブロッキング領域１７を、導電領域１４のみでなく、チャネル近接領域１１及びゲート電極３上まで拡大している。なお、ゲート電極３を挟んで、ソース領域５の一部にまで拡大してもよい。これにより、バラスト抵抗値を更に増大させることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００６３】
次に、本発明の第３の実施形態について説明する。図３は本実施形態に係るＥＳＤ保護素子を示す平面図である。図３に示すように、本実施形態においては、相互に隣接するＭＯＳＦＥＴのドレイン領域２１を共通とせず、互いに分離させている。そして、ドレイン領域２１の形状を櫛状とし、隣接するＭＯＳＦＥＴのドレイン領域２１を相互に入れ子にしている。即ち、隣接するＭＯＳＦＥＴのドレイン領域２１の櫛部２１ａは、横方向において互い違いに配置されている。また、ドレイン領域２１間には、ＳＴＩ領域２２が形成されている。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００６４】
本実施形態においては、前述の第１の実施形態と比較して、レイアウト面積をより一層低減することができる。なお、本実施形態では、コンタクト数が第１の実施形態と比較して、半分程度に減ってしまうが、通常のＭＯＳ型保護素子では、コンタクト数は、破壊電流を決めているほど少ない数ではないので、問題はない。但し、抵抗値を高くするために、ピッチを広くしなければならないばあいなど、コンタクト数を増やさなければならない場合は、ドレイン領域２１の各櫛部にコンタクトを２つ以上配置してもいい。本実施形態に係るＥＳＤ保護素子は、その縦方向の長さを、従来例と比較して約３μｍ、前述の第１の実施形態と比較して約０．５μｍ短くできる。このため、レイアウト面積も、従来例の６０％程度に縮減できる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００６５】
次に、本発明の第４の実施形態について説明する。図４は本実施形態に係るＥＳＤ保護素子を示す平面図である。図４に示すように、本実施形態は、前述の第２の実施形態と第３の実施形態とを組み合わせた例である。即ち、本実施形態においては、第３の実施形態に係るＥＳＤ保護素子において、シリサイドブロッキング領域をゲート電極にかかるように設定している。本実施形態における上記以外の構成及び動作は、前述の第３の実施形態と同様である。
【００６６】
本実施形態においては、夫々の抵抗要素の抵抗値を計算しても明らかなように、電流はトランジスタ内では均一に流れるようになっている。また、シリサイドブロッキング領域がゲート電極に達しているため、ドレイン領域のチャネル近接領域を電流が横方向に流れることをより一層抑制できる。これにより、破壊電流をより一層向上させることができる。本実施形態における上記以外の効果は、前述の第３の実施形態と同様である。
【００６７】
次に、本発明の第５の実施形態について説明する。図５は本実施形態に係るＥＳＤ保護素子を示す平面図である。図５に示すように、本実施形態においては、前述の第３の実施形態に係るＥＳＤ保護素子において、ドレイン領域２１の櫛部２１ａの各端部に、ポリシリコンからなる抵抗体２４を接続している。即ち、ドレイン領域２１の櫛部２１ａの各端部に形成されたコンタクト７に、配線２３を接続し、この配線２３に、Ｐ型基板２上に形成されたポリシリコンからなる抵抗体２４の一端部を接続している。抵抗体２４の他端部にはコンタクト２５が形成されており、このコンタクト２５が入力パッド（図示せず）に接続されている。なお、抵抗体２４の抵抗値は、シリサイドブロッキング領域の抵抗値の数分の一程度であり、例えば、シリサイドブロッキング領域の抵抗値が１５０Ωであり、抵抗体２４の抵抗値は６０Ωである。また、抵抗体２４の合計の幅は、このＥＳＤ保護素子の破壊電流に近い電流値において抵抗値が上昇するような幅に設定してある。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。
【００６８】
図６は、横軸にＥＳＤ保護素子に印加する電圧をとり、縦軸にこのＥＳＤ保護素子に流れる電流をとって、本実施形態のＥＳＤ保護素子の動作特性を示すグラフ図である。図６に示すように、ポリシリコンからなる抵抗体２４は、シリサイドブロック領域の抵抗とは異なり、発生した熱の大部分がＰ型基板２等へは拡散せず、抵抗体２４の温度上昇に使われる。このため、ＥＳＤ保護素子に電流が流れると、抵抗体２４の温度が上昇し、破壊電流に近い電流値では、抵抗値が３倍程度、高くなる。このため、図６における高電流領域では、抵抗体２４の有無により電圧値に差が生じて、抵抗体２４が有る方が、無い場合と比較して、同じ電流が流れる場合の電圧値が高くなる。これにより、電流制限の効果が大きくなり、破壊電流が向上する。本実施形態における上記以外の効果は、前述の第３の実施形態と同様である。
【００６９】
次に、本発明の第６の実施形態について説明する。図７は本実施形態に係るＥＳＤ保護素子を示す平面図である。図７に示すように、本実施形態においては、前述の第３の実施形態と比較して、ソース領域２６を櫛状形状とし、ドレイン領域２１の櫛部２１ａと、ソース領域２６の櫛部２６ａとを、横方向において半ピッチずつずれるように配列している点と、ドレイン領域２１にシリサイドブロッキング領域を設けず、ドレイン領域２１の全面にシリサイド層（図示せず）を形成している点が異なっている。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。即ち、相互に隣接するＭＯＳＦＥＴのドレイン領域は、相互に歯車構造になっており、相互に隣接するＭＯＳＦＥＴのソース領域も、相互に歯車構造になっている。
【００７０】
本実施形態においては、ソース領域２６を櫛状形状とし、ドレイン領域２１の櫛部２１ａと、ソース領域２６の櫛部２６ａとを、横方向において半ピッチずつずれるように配列しているため、ドレイン領域２１の分割された拡散層、即ち櫛部２１ａから、ゲート電極３の直下域であるチャネル領域を経て、ソース領域２６の櫛部２６ａへと流れる電流の実効的な経路が長くなる。これにより、バラスト抵抗を向上させることができ、レイアウト面積を低減することができる。また、ドレイン領域、チャネル領域と流れてきた電流が、２本のソース領域の櫛部２６ａに分流されるため、電流集中をより効果的に防止することができる。更に、シリサイドブロッキング領域を設けていないため、ＥＳＤ保護素子を製造する工程を簡略化できる。本実施形態における上記以外の効果は、前述の第３の実施形態と同様である。なお、ドレイン領域２１の各櫛部２１ａ及び／又はソース領域２６の各櫛部２６ａにおいて、コンタクトは１個に限らず複数個形成してもよい。
【００７１】
次に、本発明の第７の実施形態について説明する。図８は本実施形態に係るＥＳＤ保護素子を示す平面図である。図８に示すように、本実施形態は、前述の第１の実施形態と比較して、ドレイン領域３１の構成が異なっている。即ち、本実施形態においては、ドレイン領域３１の縦方向の中央部に、複数個のコンタクト７が横方向に沿って１列に配列されている。そして、コンタクト７間には、シリサイドブロッキング領域３２が設定されている。即ち、ドレイン領域３１においては、横方向に沿って、コンタクト７とシリサイドブロッキング領域３２とが交互に配列されている。シリサイドブロッキング領域３２にはシリサイド層が形成されておらず、ドレイン領域３１の表面におけるシリサイドブロッキング領域３２以外の領域及びソース領域５の表面全面には、シリサイド層（図示せず）が形成されている。なお、本実施形態においては、ＳＴＩ領域は形成されていない。
【００７２】
シリサイドブロッキング領域３２は縦方向に延びており、その縦方向の両端縁はチャネル領域には到達していない。また、シリサイドブロッキング領域３２の縦方向の両端部は、中央部と比較して太くなっている。これにより、シリサイドブロッキング領域３２は、コンタクト７を部分的に囲むように配置されている。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００７３】
本実施形態においては、ドレイン領域がＳＴＩ領域ではなく、シリサイドブロッキングされた拡散層により分離されている。特に、ＳＯＩ基板を使用した半導体集積回路においては、発生した熱が放熱されるための基板がないため、熱的に破壊されやすくなるという問題が特に顕著である。このため、これを緩和するために、隣接する領域に熱を吸収できる拡散層を残すことで、ＥＳＤ保護特性を向上させることができる。
【００７４】
本実施形態の構成は、前述の特許文献７の図１３に示されている保護素子の構成と類似しているが、本実施形態の特徴は、コンタクトを囲むようにシリサイドブロック領域を配置していることである。つまり、コンタクト抵抗が１つあたり約１０Ω、シリサイド化された拡散層の抵抗が約１０Ωなので、コンタクト自身の抵抗も、バラスト抵抗として利用できる。従って、コンタクトの破壊電流が保護素子の破壊電流を下回らない程度まで少なくなるように、コンタクトを間隔をあけて配置しておく。特許文献７に記載の技術では、コンタクトが設置されている領域の横方向がシリサイド化された拡散層で接続されているため、この領域で電流が横方向に流れてしまい、コンタクト自身の抵抗をバラスト抵抗として利用できていない。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図２】本発明の第２の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図３】本発明の第３の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図４】本発明の第４の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図５】本発明の第５の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図６】横軸にＥＳＤ保護素子に印加する電圧をとり、縦軸にこのＥＳＤ保護素子に流れる電流をとって、本実施形態のＥＳＤ保護素子の動作特性を示すグラフ図である。
【図７】本発明の第６の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図８】本発明の第７の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図９】従来のＭＯＳ型保護素子であるＮＭＯＳＦＥＴのスナップバック現象を利用した入力保護素子を示す平面図である。
【図１０】図９に示すＡ−Ａ’線による断面及びその等価回路を示す図である。
【図１１】横軸にこの保護素子に印加される電圧をとり縦軸にこの保護素子に流れる電流をとってこのＭＯＳ型保護素子の動作特性を示すグラフ図である。
【図１２】特許文献８に記載されたＥＳＤ保護素子を示す平面図である
【符号の説明】
【００７６】
１；ＥＳＤ保護素子
２；Ｐ型基板
３；ゲート電極
５；ソース領域
６；ドレイン領域
７；コンタクト
１１；チャネル近接領域
１２；コンタクト形成領域
１３；バラスト抵抗領域
１４；導電領域
１５；ＳＴＩ領域
１７；シリサイドブロッキング領域
１８；ＳＴＩ領域
２１；ドレイン領域
２１ａ；櫛部
２２；ＳＴＩ領域
２３；配線
２４；抵抗体
２５；コンタクト
２６；ソース領域
２６ａ；櫛部
３１；ドレイン領域
３２；シリサイドブロッキング領域
１０１；ＭＯＳ型保護素子
１０２；Ｐ型基板
１０３；ゲート電極
１０４；チャネル領域
１０５；ソース領域
１０６；ドレイン領域
１０７；コンタクト
１０８；ガードリング
１０９；接地配線
１１０；入力パッド
１１１；ＭＯＳＦＥＴ
１１２、１１３；線
１１５；ＭＯＳＦＥＴ
１１６；ドレイン領域
１１７；シリサイド層
１１８；開口部
１１９；ゲート電極
１２０；帯状部分
【図１】
2005026607.tif 000003
【図２】
2005026607.tif 000004
【図３】
2005026607.tif 000005
【図４】
2005026607.tif 000006
【図５】
2005026607.tif 000007
【図６】
2005026607.tif 000008
【図７】
2005026607.tif 000009
【図８】
2005026607.tif 000010
【図９】
2005026607.tif 000011
【図１０】
2005026607.tif 000012
【図１１】
2005026607.tif 000013
【図１２】
2005026607.tif 000014