(57)【要約】    【課題】  選択セルと表示セルとを分離したセル構造を有するプラズマ表示パネルを用いて、各セルの誤選択放電を防止しつつ安定した放電を可能にした表示装置及びその表示パネルの駆動方法を提供する。    【解決手段】  アドレス期間において行電極対の一方の行電極に走査パルスを順次印加しつつ走査パルスと同時に画素データに対応した画素データパルスを列電極に１表示ラインずつ印加して第２放電セル内に選択的にアドレス放電を生じせしめるアドレス手段と、サスティン期間において行電極対にサスティンパルスを印加するサスティン手段と、１フィールドの表示期間の少なくとも先頭のサブフィールドのアドレス期間の直前に、第２放電セル内において行電極対の一方の行電極と列電極との間でアドレス放電と同一の放電電流方向のリセット放電を生じせしめるリセット手段とを備える。【選択図】  図１
2005107428.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号に基づく各画素毎の画素データに応じて、１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドの各期間に分割することによって画像表示を行う表示装置であって、
放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に誘電体層で被覆された複数の行電極対と、前記背面基板の内面に前記行電極対と交差して配列された複数の列電極とを有し、前記行電極対と及び前記列電極の各交差部に、第１放電セルと、前面基板側に光吸収層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルと、
前記アドレス期間において前記行電極対の一方の行電極に走査パルスを順次印加しつつ前記走査パルスと同時に前記画素データに対応した画素データパルスを前記列電極に１表示ラインずつ印加して前記第２放電セル内に選択的にアドレス放電を生じせしめるアドレス手段と、
前記サスティン期間において前記行電極対にサスティンパルスを印加するサスティン手段と、
前記１フィールドの表示期間の少なくとも先頭のサブフィールドのアドレス期間の直前に、前記第２放電セル内において前記行電極対の一方の行電極と前記列電極との間で前記アドレス放電と同一の放電電流方向のリセット放電を生じせしめるリセット手段と、を備えることを特徴とする表示装置。
【請求項２】
前記第２放電セルの背面基板側に２次電子放出材料層を設け、
前記リセット手段は、列電極側が相対的に負極性となるように前記行電極対の一方の行電極と前記列電極との間にリセットパルスを印加して前記第２放電セル内でリセット放電を生ぜしめ、
前記アドレス手段は、列電極側が相対的に負極性となるように前記走査パルス及び画素データパルスを印加し、
前記サスティン手段は、前記サスティン期間に負極性のサスティンパルスを印加することを特徴とする請求項１記載の表示装置。
【請求項３】
前記アドレス手段は前記第２放電セル内における選択的なアドレス放電を前記第１放電セル内に拡張して前記第１放電セルを点灯セル状態又は消灯セル状態のいずれか一方に設定することを特徴とする請求項１記載の表示装置。
【請求項４】
前記第１放電セルは、前記行電極対を構成する前記一方の行電極と他方の行電極とが放電空間内で第１の放電間隙を介して対向する部分を含み、
前記第２放電セルは、前記列電極と前記行電極対を構成する前記一方の行電極とが放電空間内で第２の放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項５】
前記行電極対を構成する前記一方の行電極と他方の行電極とは、それぞれ行方向に延びる本体部と前記単位発光領域毎に第１放電間隙を介して前記本体部から列方向に突出する突出部とを備え、
前記第１放電セルは、前記突出部が放電空間内で第１放電間隙を介して対向する部分を含み、前記第２放電セルは、前記列電極と前記行電極対を構成する前記一方の行電極における前記本体部とが放電空間内で第２の放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項６】
前記表示パネルは、隣接する単位発光領域の放電空間を行方向に区画する縦壁部と列方向に区画する横壁とからなる隔壁と、単位発光領域内の前記第１放電セルの放電空間と第２放電セルの放電空間を区画する仕切り壁とを備え、
前記単位発光領域各々の第２放電セルの放電空間は隣接する単位発光領域の放電空間と前記隔壁によって閉じられており、行方向に隣接する単位発光領域各々の第１放電セルの放電空間は連通しかつ単位発光領域内の前記第１放電空間と第２放電セルの放電空間は連通していることを特徴とする請求項１記載の表示装置。
【請求項７】
前記第１放電セル内にのみ放電によって発光する蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項８】
前記リセットパルスは、前記サスティンパルスに比して立ち上がり又は立下り区間でのレベル推移が緩やかな波形を有することを特徴とする請求項１記載の表示装置。
【請求項９】
前記アドレス手段は、前記１フィールドの表示期間の先頭のサブフィールドを含む連続するサブフィールド群に属するサブフィールド各々のアドレス期間において選択的に書き込みアドレス放電を生ぜせしめて放電セルを点灯セル状態に設定し、
前記先頭サブフィールド群に後続するサブフィールド各々のアドレス期間において選択的に消去アドレス放電を生ぜせしめて放電セルを消灯セル状態に設定することを特徴とする請求項１記載の表示装置。
【請求項１０】
前記アドレス手段は、前記サスティン期間において前記行電極対を構成する前記一方の行電極に印加される第１サスティンパルスと同一タイミングで前記列電極に逆極性のアドレスパルスを印加して前記第１放電セル内で放電を生じせしめることを特徴とする請求項１記載の表示装置。
【請求項１１】
放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交差して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと、前面基板側に光吸収層が設けられておりかつ前記背面基板側に２次電子放出材料層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルを入力映像信号に基づく各画素毎の画素データに応じて駆動する駆動方法であって、
１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドの各期間に分割し、
前記アドレス期間において前記行電極対の各々の一方の行電極に正極性の走査パルスを順次印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを前記列電極側が陰極となるように１表示ラインずつ前記列電極各々に順次印加して前記第２放電セル内に選択的にアドレス放電を生起せしめ、
前記サスティン期間において前記行電極対を構成する行電極各々にサスティンパルスを印加し、
前記１フィールドの表示期間の少なくとも先頭のサブフィールドのアドレス期間の直前に、前記第２放電セル内において前記行電極対の一方の行電極と前記列電極との間で前記アドレス放電と同一の放電電流方向のリセット放電を生じせしめることを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを搭載した表示装置及び表示パネルの駆動方法に関する。
【背景技術】
【０００２】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている（例えば、特許文献１参照）。
【特許文献１】特開平５−２０５６４２号公報
【０００３】
面放電方式交流型プラズマディスプレイパネルとして、各画素を担う画素セルが選択セルと表示セルとから構成されるパネルが知られている（例えば、特許文献２又は特許文献３参照）。そのパネルにおいては、放電空間を挟んで対向配置された前面基板及び背面基板と、その前面基板の内面に設けられている複数の行電極対と、背面基板の内面において行電極対に交差して配列された複数の列電極とが備えられ、行電極対及び列電極の各交差部に表示セルと、基板側に光吸収層が設けられておりかつ背面基板側に光吸収層が設けられた選択セルとからなる画素セルが形成されている。表示セルは、行電極対を構成する一方の行電極と他方の行電極とがその放電空間内で対向しており、選択セルは、列電極と行電極対の一方の行電極とがその放電空間内で対向している。プラズマディスプレイパネルを駆動する場合には、各画素セルの状態を点灯及び消灯のいずれか一方に決定する動作を行うためのアドレス期間と点灯のための放電を維持するサスティン期間とが少なくともあり、点灯状態となるべき画素セルの選択セルではアドレス期間において行電極対の一方と行電極との間で放電（選択放電）が行われ、その画素セルの表示セルではサスティン期間において行電極対間で放電が行われ、これが点灯状態が維持される。
【特許文献２】特開２００３−３１１３０号公報
【特許文献３】特開２００３−０８６１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように、選択セルと表示セルとを分離したセル構造においては、選択セルに生じた選択放電を表示セルに引き込み、表示セルを点灯状態又は消灯状態に設定するためには、比較的高電圧のパルスを行電極の一方（走査電極）と列電極間とに印加する必要がある。しかしながら、アドレス期間直前の選択セル内の壁電荷分布状態によっては、消灯状態に設定されるべき画素セルの選択セル内においても誤選択放電が生じてしまう恐れがあった。
【０００５】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、選択セルと表示セルとを分離したセル構造を有するプラズマ表示パネルを用いて、各セルの誤選択放電を防止しつつ安定した放電を可能にした表示装置及びその表示パネルの駆動方法を提供することが本発明の目的である。
【課題を解決するための手段】
【０００６】
請求項１に係る発明の表示装置は、入力映像信号に基づく各画素毎の画素データに応じて、１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドの各期間に分割することによって画像表示を行う表示装置であって、放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に誘電体層で被覆された複数の行電極対と、前記背面基板の内面に前記行電極対と交差して配列された複数の列電極とを有し、前記行電極対と及び前記列電極の各交差部に、第１放電セルと、前面基板側に光吸収層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルと、前記アドレス期間において前記行電極対の一方の行電極に走査パルスを順次印加しつつ前記走査パルスと同時に前記画素データに対応した画素データパルスを前記列電極に１表示ラインずつ印加して前記第２放電セル内に選択的にアドレス放電を生じせしめるアドレス手段と、前記サスティン期間において前記行電極対にサスティンパルスを印加するサスティン手段と、前記１フィールドの表示期間の少なくとも先頭のサブフィールドのアドレス期間の直前に、前記第２放電セル内において前記行電極対の一方の行電極と前記列電極との間で前記アドレス放電と同一の放電電流方向のリセット放電を生じせしめるリセット手段と、を備えることを特徴としている。
【０００７】
請求項１１に係る発明の表示パネルの駆動方法は、放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交差して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと、前面基板側に光吸収層が設けられておりかつ前記背面基板側に２次電子放出材料層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルを入力映像信号に基づく各画素毎の画素データに応じて駆動する駆動方法であって、１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドの各期間に分割し、前記アドレス期間において前記行電極対の各々の一方の行電極に正極性の走査パルスを順次印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを前記列電極側が陰極となるように１表示ラインずつ前記列電極各々に順次印加して前記第２放電セル内に選択的にアドレス放電を生起せしめ、前記サスティン期間において前記行電極対を構成する行電極各々にサスティンパルスを印加し、前記１フィールドの表示期間の少なくとも先頭のサブフィールドのアドレス期間の直前に、前記第２放電セル内において前記行電極対の一方の行電極と前記列電極との間で前記アドレス放電と同一の放電電流方向のリセット放電を生じせしめることを特徴としている。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【０００９】
図１に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１０】
ＰＤＰ５０には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ1〜Ｄmが形成されている。更に、ＰＤＰ５０には、表示画面における水平方向に夫々伸張している行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが、図１に示すように交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対(Ｘ1、Ｙ1)〜行電極対(Ｘn、Ｙn)の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交差部(図１中の一点鎖線にて囲まれた領域)に、画素を担う画素セル（単位発光領域）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1、1〜ＰＣ1、m、第２表示ラインに属する画素セルＰＣ2、1〜ＰＣ2、m、・・・・、第ｎ表示ラインに属する画素セルＰＣn、1〜ＰＣn、mがマトリクス状に配列されているのである。
【００１１】
図２〜図５は、ＰＤＰ５０の内部構造の一部を抜粋して示す図である。
【００１２】
なお、図２は表示面側から眺めたＰＤＰ５０の平面図である。図３は図２に示されるＶ１−Ｖ１線から眺めたＰＤＰ５０の断面図である。図４は図２に示されるＶ２−Ｖ２線から眺めたＰＤＰ５０の断面図である。図５は図２に示されるＷ１−Ｗ１線から眺めたＰＤＰ５０の断面図である。
【００１３】
図２に示すように、行電極Ｙは、表示画面の水平方向に伸長する帯状のバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。バス電極Ｙｂは例えば黒色の金属膜からなる。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸張しており、その一端及び他端が夫々図２に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。また、行電極Ｘは、表示画面の水平方向に伸長する帯状のバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸張しており、その一端が図２に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。透明電極Ｘａ及びＹａ各々の幅広部が、図２に示す如く互いに所定幅の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。
【００１４】
透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘとは、図３に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の裏面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図２に示す如く表示面の水平方向に伸張して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層（図示せず）によって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向（垂直方向）に伸張している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。第２横壁１５Ｂは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸張して形成されている。
【００１５】
また、図３に示すように、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ2Ｏ等のアルカリ金属酸化物、ＣａＦ2、ＭｇＦ2等のフッ化物、ＴｉＯ2、Ｙ2Ｏ3、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。一方、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域以外の領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図３に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図３及び図５に示すように、嵩上げ誘電体層１２又は誘電体層１１の表面に到達するほど高くはない。従って、図３に示す如く第２横壁１５Ｂと嵩上げ誘電体層１２との間には、放電ガスの流通が可能な間隙ｒが存在する。第１横壁１５Ａ及び嵩上げ誘電体層１２間には、放電の干渉を防ぐべく第１横壁１５Ａに沿った方向に伸張した誘電体層１７が形成されている。また、縦壁１５Ｃ及び嵩上げ誘電体層１２間には、図４に示すように縦壁１５Ｃに沿った方向に断続的に誘電体層１８が形成されている。
【００１６】
ここで、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図２中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。更に、図２及び図３に示す如く画素セルＰＣは、第２横壁１５Ｂによって表示セルＣ１（第１放電セル）及び選択セルＣ２（第２放電セル）に区分けされている。表示セルＣ１は、図２及び図３に示されるように、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、その表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、嵩上げ誘電体層１２と、２次電子放出材料層３０とを含む。なお、表示セルＣ１内では、図２に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。
【００１７】
また、図３に示す如く、表示面の上下方向(図３では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ及び誘電体層１７によって遮断されている。ところが、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図３に示す如き間隙ｒにて連通している。更に、表示面の左右方向において互いに隣接する選択セルＣ２各々の放電空間は、図４に示す如き嵩上げ誘電体層１２及び誘電体層１８によって遮断されているが、表示面の左右方向において互いに隣接する表示セルＣ１各々の放電空間は互いに連通している。
【００１８】
このように、ＰＤＰ５０に形成されている画素セルＰＣ1、1〜ＰＣn、mの各々は、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。
【００１９】
Ｘ電極ドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｘ1,Ｘ2,Ｘ3,Ｘ4,Ｘ5,・・・・,Ｘn-1及びＸn各々に、各種駆動パルスを印加する。電極ドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｙ1,Ｙ2,Ｙ3,Ｙ4,Ｙ5,・・・・,Ｙn-1及びＹn各々に各種駆動パルスを印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ1〜Ｄmに画素データパルスを印加する。
【００２０】
駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して如き誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、１画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。
【００２１】
駆動制御回路５６は、これら誤差拡散処理及びディザ処理により８ビットの画素データを４ビットの多階調化画素データＰＤSに変換し、更に、この多階調化画素データＰＤSを図６に示す如きデータ変換テーブルに従って１５ビットの画素駆動データＧＤに変換する。これにより、８ビットで２５６階調を表現し得る画素データは、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ1,1〜ＧＤn,m毎に、これら画素駆動データＧＤ1,1〜ＧＤn,m各々を同一ビット桁同士にて分離することにより、画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢにおけるデータビットを１表示ライン分(ｍ個)ずつアドレスドライバ５５に供給する。
【００２２】
図７は、選択消去アドレス法を適用してＰＤＰ５０を階調駆動する際の発光駆動シーケンスを示す図である。
【００２３】
図７に示す発光駆動シーケンスでは、映像信号における各フィールドが１５個のサブフィールドＳＦ１〜ＳＦ１５に分割される。第１サブフィールドＳＦ１においては、リセット行程Ｒ、選択書込アドレス行程Ｗ、及び発光維持行程Ｉがその順に実行される。第２サブフィールドＳＦ１〜第１５サブフィールドＳＦ１５においては、リセット行程Ｒｏ、選択消去アドレス行程Ｗｏ、リセット行程Ｒｅ、選択消去アドレス行程Ｗｅ、及び発光維持行程Ｉがその順に実行される。第１５サブフィールドＳＦ１５においては、発光維持行程Ｉの直後に消去行程Ｅが実行される。
【００２４】
図８は、図７に示す発光駆動シーケンスに従って、各行程においてアドレスドライバ５５、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々がＰＤＰ５０に印加する各種駆動パルスを示す図である。なお、図８においては、先頭のサブフィールドＳＦ１とその次のサブフィールドＳＦ２の一部のみを抜粋して示している。また、図８において、電極間の放電電流方向を矢印で示している。
【００２５】
先ず、第１サブフィールドＳＦ１のリセット行程Ｒ直前における壁電荷分布状態としては、選択セルＣ２内の列電極Ｄ（Ｄ1〜Ｄn）上が負電荷−、行電極Ｙ（Ｙ1〜Ｙn）上が正電荷＋、表示セルＣ１内の行電極Ｙ上が負電荷−−、行電極Ｘ（Ｘ1〜Ｘn）上が負電荷−−である。ここで、＋，−，＋＋，−−は壁電荷の正負だけでなく壁電荷量を示している。すなわち、＋＋，−−は＋，−よりも壁電荷の量としては大であること示している。
【００２６】
第１サブフィールドＳＦ１のリセット行程Ｒでは、Ｙ電極ドライバ５３が、立ち上がり変化の緩やかな正極性のリセットパルスＲＰYを発生してＰＤＰ５０の行電極Ｙ1〜Ｙnの各々に同時に印加する。また、かかるリセットパルスＲＰYと同一タイミングにて、Ｘ電極ドライバ５１が、正極性のリセットパルスＲＰXを発生してＰＤＰ５０の行電極Ｘ1〜Ｘnの各々に同時に印加する。これらリセットパルスＲＰY及びＲＰXの印加に応じて、ＰＤＰ５０の全ての画素セルＰＣ各々の選択セルＣ２内の列電極Ｄと行電極Ｙとの間において微弱なリセット放電が生起され、この選択セルＣ２内に壁電荷が形成される。リセット放電の終了後、選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋が形成され、行電極Ｙ上には負極性の壁電荷−が形成されている。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷−−が形成され、行電極Ｘ上にも負極性の壁電荷−−が形成されている。
【００２７】
上記した如く、リセット行程Ｒでは、ＰＤＰ５０の全ての画素セルＰＣの選択セルＣ２内に壁電荷を形成させる。
【００２８】
次に、第１サブフィールドＳＦ１の選択書込アドレス行程Ｗでは、Ｙ電極ドライバ５３が正極性の電圧Ｖ１を有する走査ベースパルスＳＢＰを全ての行電極Ｙ1〜Ｙnに印加しつつ、走査ベースパルスＳＢＰから突出した波形の正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを行電極Ｙ1〜Ｙn各々に順次印加して行く。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々にＶ１を印加する。アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加して行くのである。正極性の電圧Ｖ２を有する走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において選択書込アドレス放電が生起される。
【００２９】
選択セルＣ２内における選択的なアドレス放電は、間隙ｒを介して表示セルＣ１内に拡張して表示セルＣ１を点灯セル状態又は消灯セル状態のいずれか一方に設定するために必要な放電である。
【００３０】
選択書込アドレス放電後、点灯となるべき画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋＋が形成され、行電極Ｙ上には負極性の壁電荷−−が形成されている。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷−−が形成され、行電極Ｘ上にも負極性の壁電荷−−が形成されている。
【００３１】
一方、消灯となるべき画素セルＰＣには画素データパルスＤＰが印加されなかったので、選択書込アドレス放電が生じない。よって、その画素セルＰＣにおける壁電荷分布状態はリセット放電終了直後の状態のままである。
【００３２】
次に、第１サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が負極性のサスティンパルスＩＰYを行電極Ｙ1〜Ｙn各々に繰り返し印加し、Ｘ電極ドライバ５１は、負極性のサスティンパルスＩＰXを行電極Ｘ1〜Ｘn各々に繰り返し印加する。そのサスティンパルスの印加は行電極Ｙ1〜Ｙnと行電極Ｘ1〜Ｘnとで交互に行われ、繰り返しはこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけである。アドレスドライバ５５は、行電極Ｙ各々に最初に印加されるサスティンパルスＩＰYに同期して列電極Ｄ1〜Ｄmに正極性のアドレスパルスＡＰを印加する。アドレスパルスＡＰはサスティンパルスＩＰYの発生時点から次のサスティンパルスＩＰXの消滅時点までの幅であるが、サスティン行程ＩがサスティンパルスＩＰYで終わる場合にはそのサスティンパルスＩＰYの幅に等しい。
【００３３】
点灯となるべき画素セルＰＣ（点灯セル）においては第１サスティンパルスＩＰYとそれに同期してアドレスパルスＡＰとが印加されると、選択セルＣ２内で列電極Ｄ及び行電極Ｙ間において放電が生起される。このサスティンパルスとアドレスパルスＡＰによる放電により、その選択セルＣ２内の列電極Ｄ上には負極性の壁電荷−−が形成され、行電極Ｙ上には正極性の壁電荷＋＋が形成される。行電極Ｙ上の壁電荷の極性が反転する。また、表示セルＣ１内の行電極Ｙ上には正極性の壁電荷＋＋が形成され、行電極Ｘ上にも負極性の壁電荷−−が形成される。
【００３４】
この壁電荷の形成により表示セルＣ１が点灯セル状態に設定され、次のサスティンパルスＩＰXの印加時には表示セルＣ１内の行電極Ｙと行電極Ｘとの間において維持放電（表示放電）が生じる。
【００３５】
消灯となるべき画素セルＰＣ（消灯セル）では、選択セルＣ２内に行電極Ｙ上には負極性の壁電荷−が形成され、列電極Ｄ上には正極性の壁電荷＋が形成されている状態のため、第１サスティンパルスＩＰYとそれに同期したアドレスパルスＡＰとの印加時に選択セルＣ２内で列電極Ｄ及び行電極Ｙ間において放電は生じず、壁電荷の極性も反転しない。従って、次のサスティンパルスＩＰXの印加時には表示セルＣ１内の行電極Ｙと行電極Ｘとの間において維持放電は生じない。
【００３６】
点灯セルにおいては、サスティン行程Ｉの最後のサスティンパルスＩＰYを行電極Ｙに印加し、それと同期してアドレスパルスＡＰを列電極Ｄに印加することにより、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において放電が生じ、選択セルＣ２の列電極Ｄ上に負電極の壁電荷−−が形成され、行電極Ｙ上には正極性の壁電荷＋＋が形成される。表示セルＣ１では、行電極Ｘと行電極Ｙとの間において放電が生じ、行電極Ｙ上に正極性の壁電荷＋＋が形成され、行電極Ｘ上に負電極の壁電荷−−が形成される。
【００３７】
第２サブフィールドＳＦ２のリセット行程Ｒｏでは、Ｙ電極ドライバ５３が、立ち上がり変化の緩やかな正極性のリセットパルスＲＰYを発生してＰＤＰ５０の行電極Ｙ1，Ｙ2〜Ｙnの各々に同時に印加する。また、かかるリセットパルスＲＰYと同一タイミングにて、Ｘ電極ドライバ５１が、正極性のリセットパルスＲＰXを発生してＰＤＰ５０の行電極Ｘ1，Ｘ2〜Ｘnの各々に同時に印加する。
【００３８】
ＰＤＰ５０の全ての画素セルＰＣのうちの第１サブフィールドＳＦ１のサスティン行程Ｉにおいて維持放電が行われた奇数行の画素セルでは、これらリセットパルスＲＰY及びＲＰXの印加に応じて、選択セルＣ２内の列電極Ｄと行電極Ｙとの間において微弱な対向リセット放電が生起され、この選択セルＣ２内に壁電荷が形成される。リセット放電の終了後、このリセット放電が行われた選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋が形成され、行電極Ｙ上には負極性の壁電荷−が形成されている。また、その奇数行の画素セルの表示セルＣ１内の行電極Ｙ上には正極性の壁電荷＋＋が維持され、行電極Ｘ上にも負極性の壁電荷−−が維持されている。このリセット行程Ｒｏでは偶数行の画素セルではリセットパルスＲＰXの印加によっては放電は生じない。
【００３９】
次の第２サブフィールドＳＦ２のアドレス行程Ｗｏでは、Ｙ電極ドライバ５３が正極性の電圧Ｖ１を有する走査ベースパルスＳＢＰを行電極Ｙ1，Ｙ2〜Ｙnに印加しつつ、走査ベースパルスＳＢＰから突出した波形の正極性の電圧Ｖ２を有する走査パルスＳＰを奇数番の行電極Ｙ1，Ｙ3〜Ｙn-1各々に順次印加して行く。Ｘ電極ドライバ５１は、行電極Ｘ1，Ｘ2〜Ｘn各々に正極性の電圧Ｖ１を有する走査ベースパルスＳＢＰを同時に印加する。Ｙ電極ドライバ５３による走査ベースパルスＳＢＰの印加とＸ電極ドライバ５１による走査ベースパルスＳＢＰの印加とは同時に行われる。アドレスドライバ５５は、このサブフィールドＳＦ２に対応した画素駆動データビット群ＤＢ２における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する。この変換については第１サブフィールドとは論理が逆である。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加して行くのである。正極性の電圧Ｖ２を有する走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において選択消去放電が生起される。
【００４０】
選択消去放電後、消灯となるべき奇数行上の画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋が形成され、行電極Ｙ上には負極性の壁電荷−が形成されている。また、その奇数行上の画素セルＰＣの表示セルＣ１内の行電極Ｙ上には負極性の壁電荷−−が形成され、行電極Ｘ上にも負極性の壁電荷−−が形成されている。これによって消灯となるべき画素セルＰＣは消灯状態に設定される。
【００４１】
一方、点灯となるべき奇数行上の画素セルＰＣには画素データパルスＤＰが印加されなかったので、選択消去放電が生じない。よって、その画素セルＰＣにおける壁電荷分布状態はリセット行程Ｒｏのリセット放電終了直後の状態のままである。すなわち、表示セルＣ１内の行電極Ｙ上には正極性の壁電荷＋＋が維持され、行電極Ｘ上には負極性の壁電荷−−が維持されている。
【００４２】
第２サブフィールドＳＦ２のリセット行程Ｒｅでは、Ｙ電極ドライバ５３が、ＰＤＰ５０の偶数番の行電極Ｙ2，Ｙ4〜Ｙnの各々に負極性のサスティンパルスＩＰYを印加し、同時にＸ電極ドライバ５１は、奇数番の行電極Ｘ1，Ｘ3〜Ｘn-1の各々に負極性のサスティンパルスＩＰXを印加する。アドレスドライバ５５は、サスティンパルスＩＰY，ＩＰXの印加に同期して列電極Ｄ1〜Ｄmに正極性のアドレスパルスＡＰを印加する。この結果、第１サブフィールドＳＦ１で消灯セルに設定された画素セルＰＣでは放電が起きず、消灯状態が維持される。第１サブフィールドＳＦ１で点灯セルに設定された画素セルＰＣでは、偶数行の選択セルＣ２及び表示セルＣ１で各々放電が生じ、選択セルＣ２内の行電極Ｙ上に正極性の壁電荷＋が形成され、列電極Ｄ上に負極性の壁電荷−が形成され、表示セルＣ１の行電極Ｙ上には正極性の壁電荷＋＋が形成され、行電極Ｘ上には負極性の壁電荷−−が形成される。
【００４３】
その後、Ｙ電極ドライバ５３が、立ち上がり変化の緩やかな正極性のリセットパルスＲＰYを発生してＰＤＰ５０の行電極Ｙ1，Ｙ2〜Ｙnの各々に同時に印加する。また、かかるリセットパルスＲＰYと同一タイミングにて、Ｘ電極ドライバ５１が、正極性のリセットパルスＲＰXを発生してＰＤＰ５０の行電極Ｘ1，Ｘ2〜Ｘnの各々に同時に印加する。
【００４４】
ＰＤＰ５０の全ての画素セルＰＣのうちの第１サブフィールドＳＦ１のサスティン行程Ｉにおいて維持放電が行われた偶数行の画素セルでは、これらリセットパルスＲＰY及びＲＰXの印加に応じて、選択セルＣ２内の列電極Ｄと行電極Ｙとの間において微弱な対向リセット放電が生起され、この選択セルＣ２内に壁電荷が形成される。リセット放電の終了後、このリセット放電が行われた選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋が形成され、行電極Ｙ上には負極性の壁電荷−が形成されている。また、その偶数行の画素セルの表示セルＣ１内の行電極Ｙ上には正極性の壁電荷＋＋が維持され、行電極Ｘ上にも負極性の壁電荷−−が維持されている。このリセット行程Ｒｅでは奇数行の画素セルではリセットパルスＲＰXの印加によっては放電は生じない。
【００４５】
次の第２サブフィールドＳＦ２のアドレス行程Ｗｅでは、Ｙ電極ドライバ５３が正極性の電圧Ｖ１を有する走査ベースパルスＳＢＰを行電極Ｙ1，Ｙ2〜Ｙnに印加しつつ、走査ベースパルスＳＢＰから突出した波形の正極性の電圧Ｖ２を有する走査パルスＳＰを偶数番の行電極Ｙ2，Ｙ4〜Ｙn各々に順次印加して行く。Ｘ電極ドライバ５１は、行電極Ｘ1，Ｘ2〜Ｘn各々に正極性の電圧Ｖ１を有する走査ベースパルスＳＢＰを同時に印加する。Ｙ電極ドライバ５３による走査ベースパルスＳＢＰの印加とＸ電極ドライバ５１による走査ベースパルスＳＢＰの印加とは同時に行われる。アドレスドライバ５５は、アドレス行程Ｗｏの場合と同様に、このサブフィールドＳＦ２に対応した画素駆動データビット群ＤＢ２における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加して行くのである。正極性の電圧Ｖ２を有する走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において選択消去放電が生起される。
【００４６】
選択消去放電後、消灯となるべき偶数行上の画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋が形成され、行電極Ｙ上には負極性の壁電荷−が形成されている。また、その偶数行上の画素セルＰＣの表示セルＣ１内の行電極Ｙ上には負極性の壁電荷−−が形成され、行電極Ｘ上にも負極性の壁電荷−−が形成されている。これによって消灯となるべき画素セルＰＣは消灯状態に設定される。
【００４７】
一方、点灯となるべき偶数行上の画素セルＰＣには画素データパルスＤＰが印加されなかったので、選択消去放電が生じない。よって、その画素セルＰＣにおける壁電荷分布状態はリセット行程Ｒｏのリセット放電終了直後の状態のままである。すなわち、表示セルＣ１内の行電極Ｙ上には正極性の壁電荷＋＋が維持され、行電極Ｘ上には負極性の壁電荷−−が維持されている。
【００４８】
次に、第２サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が負極性のサスティンパルスＩＰYを行電極Ｙ1〜Ｙn各々に繰り返し印加し、Ｘ電極ドライバ５１は、負極性のサスティンパルスＩＰXを行電極Ｘ1〜Ｘn各々に繰り返し印加する。そのサスティンパルスの印加は行電極Ｙ1〜Ｙnと行電極Ｘ1〜Ｘnとで交互に行われ、繰り返しはこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけである。アドレスドライバ５５は、最初に印加されるサスティンパルスＩＰYの直前に列電極Ｄ1〜Ｄmに正極性のアドレスパルスＡＰを印加する。
【００４９】
消灯となるべき画素セルＰＣ（選択消去放電が生じたセル、消灯セル）においてのみ、アドレスパルスＡＰが印加されると、選択セルＣ２内で列電極Ｄ及び行電極Ｙ間において弱い放電が生起される。この選択セルＣ２内での弱い放電終了後、選択セルＣ２内の列電極Ｄ上には負極性の壁電荷−が形成され、選択セルＣ２内の行電極Ｙ上には正極性の壁電荷＋が形成され、選択セルＣ２内が消去状態（中和状態）となる。ここで、選択セルＣ２内の列電極上及び行電極Ｙ上の壁電荷の極性のみが反転する。
【００５０】
一方、点灯となるべき画素セル（選択消去放電が生じなかったセル、すなわち、点灯セル）においては、選択セルＣ２内の壁電荷分布状態はリセット行程Ｒｏ，Ｒｅのリセット放電終了後の状態のままである。
【００５１】
ここで、消灯セルとなる表示セルＣ１内の行電極Ｙ上には負極性の壁電荷−−が形成され、行電極Ｘ上には負極性の壁電荷−−が形成されている。また、点灯セルとなる表示セルＣ１内の行電極Ｙ上には負極性の壁電荷＋＋が形成され、行電極Ｘ上には負極性の壁電荷−−が形成されている。従って、点灯セルにおいてのみ、２番目に印加されるサスティンパルスＩＰXにより表示セルＣ１内の行電極Ｙと行電極Ｘとの間において維持放電（表示放電）が生じる。
【００５２】
点灯セルにおいては、サスティン行程Ｉの最後のサスティンパルスＩＰYを行電極Ｙに印加し、それと同期して正極性のアドレスパルスＡＰ（図示せず）を列電極Ｄに印加することにより、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において放電が生じ、選択セルＣ２の列電極Ｄ上に負極性の壁電荷−が形成され、行電極Ｙ上には正極性の壁電荷＋が形成される。表示セルＣ１では、行電極Ｘと行電極Ｙとの間において放電が生じ、行電極Ｙ上に正極性の壁電荷＋＋が形成され、行電極Ｘ上に負極性の壁電荷−−が形成される。
【００５３】
その後の第３サブフィールドＳＦ３〜第１５サブフィールドＳＦ１５各々における各行程の動作は、上記した第２サブフィールドＳＦ２の各行程の動作と同様である。
【実施例】
【００５４】
上記の実施例では、列電極側を相対的に負極性とし、リセット放電、選択放電を行い、また、負極性のサスティンパルスを交互に印加する構成を示したが、極性を逆にし、列電極側を相対的に正極性とし、リセット放電選択放電を行い、また、正極性のサスティンパルスを交互に印加するように構成しても良い。
【００５５】
また、上記の実施例例では、Ｙ電極とＸ電極を交互に配置したＹ−Ｘ、Ｙ−Ｘ電極構成とし、無効電力低減のため、偶数Ｙ電極と奇数Ｘ電極に印加されるパルスを同相とし、偶数Ｘ電極と奇数Ｙ電極に印加されるパルスを同相とし、選択消去アドレスのサブフィールドにおいて奇数ラインと偶数ラインのリセット、アドレス行程を時間的に分離したが、電極配置をＸ−Ｙ、Ｙ−Ｘとし、奇数ラインの選択セルＣ２と偶数ラインの選択セル同士が隣接するように配置したセル構造としても良い。この場合、Ｙ電極に印加されるパルスを同相、Ｘ電極に印加されるパルスを同相とすることができるため、選択消去アドレスのサブフィールドにおいて奇数ラインと偶数ラインのリセット、アドレス行程を時間的に分離する必要はなくなる。
【００５６】
以上のように、本発明によれば、アドレス期間において行電極対の一方の行電極に走査パルスを順次印加しつつ走査パルスと同時に画素データに対応した画素データパルスを列電極に１表示ラインずつ印加して第２放電セル内に選択的にアドレス放電を生じせしめるアドレス手段と、サスティン期間において行電極対にサスティンパルスを印加するサスティン手段と、１フィールドの表示期間の少なくとも先頭のサブフィールドのアドレス期間の直前に、第２放電セル内において行電極対の一方の行電極と列電極との間でアドレス放電と同一の放電電流方向のリセット放電を生じせしめるリセット手段と、を備えているので、選択セルと表示セルとを分離したセル構造を有する表示パネルを用いて各セルの誤選択放電を防止しつつ安定した放電を行うことができる。
【図面の簡単な説明】
【００５７】
【図１】本発明を適用したプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の装置中のＰＤＰの構造の一部を表示面側から眺めた平面図である。
【図３】図２に示されるＶ１−Ｖ１線上でのＰＤＰの断面を示す図である。
【図４】図２に示されるＶ２−Ｖ２線上でのＰＤＰの断面を示す図である。
【図５】図２に示されるＷ１−Ｗ１線上でのＰＤＰの断面を示す図である。
【図６】選択消去アドレス法における画素データ変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図７】選択消去アドレス法による駆動時における発光駆動シーケンスの一例を示す図である。
【図８】図１の装置においてサブフィールドＳＦ１及びＳＦ２の一部の期間にＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。
【符号の説明】
【００５８】
５０  ＰＤＰ
５１  Ｘ電極ドライバ
５３  Ｙ電極ドライバ
５５  アドレスドライバ
５６  駆動制御回路
Ｃ１  表示セル
Ｃ２  選択セル
ＰＣ  画素セル                                  
【図１】
2005107428.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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