(57)【要約】【課題】  複数の信号出力端子を有する撮像素子から並列に信号を読出すことによって撮像素子の信号読出し速度を見かけ上数倍に向上させる撮像装置において、撮像素子から読み出され、ＡＤ変換された信号を多重化してから差分符号化及びコード変換する半導体集積回路を提供するとともに、効果的なノイズ低減を可能にする撮像システム及び信号変換方法を提供すること。【解決手段】ＡＤ変換用ＬＳＩ２０を、サンプリングされた信号を増幅する利得可変なプログラマブルゲインアンプ（ＰＧＡ）２２ａ、２２ｂと、増幅されたアナログ信号をディジタル信号に変換するＡＤ変換回路（ＡＤＣ）２３ａ、２３ｂと、ＡＤ変換されたディジタル画像データをマルチプレクスする多重化回路２４と、マルチプレクスされた信号を差分符号化しさらにそれをグレイコードに変換する符号化及びコード変換回路２５と、コード変換された信号を出力端子ＯＵＴよりチップ外部へ出力する出力バッファ２６とから構成することで、上記課題を解決する。【選択図】  図１  
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【特許請求の範囲】
【請求項１】
撮像素子から出力される複数のアナログカラー映像信号を増幅する複数の増幅回路と、増幅された信号をディジタル信号に変換する複数のＡＤ変換回路と、ＡＤ変換後の複数のディジタル信号をマルチプレクスする多重化手段と、前記多重化信号の同一色に関わる隣接する画素のコード同士の差分をとる差分化手段と、前記差分化手段の出力をコード変換するコード変換手段とを備えた半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、前記コード変換手段は、入力バイナリコードをグレイコードに変換するバイナリ−グレイコード変換回路であることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、前記コード変換手段は、入力コードに固定値を加算もしくは減算する回路からなることを特徴とする半導体集積回路。
【請求項４】
請求項１〜３いずれか記載の半導体集積回路において、前記差分化手段は、前記多重化手段の出力コードを遅延させる遅延回路と、前記遅延回路で遅延されたコードと入力コードとの差分をとる減算手段とにより構成され、前記遅延回路は入力映像信号の色配列に応じて遅延時間が可変に構成されることを特徴とする半導体集積回路。
【請求項５】
色フィルタを備え、同時に複数の出力信号を得ることが可能な撮像素子と、前記撮像素子から出力される複数のアナログカラー映像信号を増幅する複数の増幅回路と、増幅された信号をディジタル信号に変換する複数のＡＤ変換回路と、ＡＤ変換後の複数のディジタル信号をマルチプレクスする多重化手段と、該多重化信号の同一色に関わる隣接する画素のコード同士の差分をとる差分化手段と、該差分化手段の出力をコード変換する第１コード変換手段とを備えた半導体集積回路と、前記半導体集積回路から出力されるコードを変換する第２コード変換手段および画像処理回路を備え画像処理用半導体集積回路とを有することを特徴とする撮像システム。
【請求項６】
請求項５記載の撮像システムにおいて、前記第１コード変換手段はバイナリコードをグレイコードに変換するバイナリ−グレイコード変換回路であり、前記第２コード変換手段はグレイコードをバイナリコードに変換するグレイ−バイナリコード変換回路であることを特徴とする撮像システム。
【請求項７】
請求項５記載の撮像システムにおいて、前記第１コード変換手段は、入力コードに固定値を加算もしくは減算する回路からなり、前記第２コード変換手段は入力コードから固定値を減算もしくは加算する回路からなることを特徴とする撮像システム。
【請求項８】
請求項５〜７いずれか記載の撮像システムにおいて、前記差分化手段は、前記多重化手段の出力コードを遅延させる遅延回路と、前記遅延回路で遅延されたコードと入力コードとの差分をとる減算手段とから構成され、前記遅延回路は入力映像信号の色配列に応じて遅延時間が可変に構成されることを特徴とする撮像システム。
【請求項９】
同時に複数の信号を出力可能な撮像素子から出力されるアナログカラー映像信号をディジタル信号に変換する信号変換方法であって、映像信号をＡＤ変換回路によりＡＤ変換した後、複数のディジタル信号を多重化し、多重化後の同一色に関わる隣接する画素のコード同士の差分をとり、前記差分化出力コードを前後のコード間で切り替わるビット数の少ないコードに変換するようにしたことを特徴とする信号変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ（チャージ・カップルド・デバイス）やＣＭＯＳのような撮像素子を用いた撮像システムにおけるノイズ低減技術、さらにはディジタル画像データの伝達によって生じるノイズをコード変換方式を用いて低減する技術に関し、特に並列に複数の出力信号を同時に得ることができる撮像素子に対してこのようなノイズ低減技術を適用することに関する。
【背景技術】
【０００２】
撮像システムにおいて表示画面に現われるノイズの原因について、特許文献１に記載のように開示されている。すなわち、図１７に示すように、ＡＤ変換された画像データをＤＳＰ３０へ伝達するためにＡＤ変換用ＬＳＩ２０が画像データを出力時に発生する電源ノイズが、プリント配線基板上の電源ライン（Ｖｃｃラインおよびグランドライン）を介してＣＣＤ側に回り込み、ＡＤ変換用ＬＳＩへ入力される映像信号に侵入したり、ＡＤ変換用ＬＳＩ内部で電源ラインや半導体基板を通して出力回路側から入力端子側へ回り込むことが主な原因であることが記載されている。
【０００３】
もともとＬＳＩの出力回路は、外部のプリント配線等チップ内部に比べて大きな負荷を駆動する必要があるため、出力用素子もＡＤ変換回路などの内部回路を構成する素子に比べて大きなサイズ（１０倍以上）のものが使用され、比較的多くの電流が流れるように設計されるのが一般的であり、出力信号の切り替わりの際に大きな貫通電流が流れて電源にノイズがのると考えられる。また、出力回路で発生したノイズは基板を通して入力回路以外の内部回路にも伝播するが、ＡＤ変換用ＬＳＩでは入力アナログ信号を増幅するＰＧＡ（プログラマブル・ゲイン・アンプ）のような増幅回路を有するため、入力側に伝播したノイズも映像信号と共に増幅されてしまい表示画質の低下につながることとなる。
【０００４】
そこで、図１８に示すように、ＡＤ変換されたディジタル画像データを出力する前に差分符号化し、それをグレイコードに変換もしくはある固定値を加算するような所定のコード変換を行なってからＬＳＩより出力するようにした。より具体的には、撮像素子から出力されるアナログカラー映像信号をＡＤ変換回路によりＡＤ変換した後、変換後の同一色に関わる隣接する画素のコード同士の差分をとり、該差分化出力コードを前後のコード間で切り替わりビット数の少ないコードに変換するようにしたものである。かかるコード変換を行なうことで、出力されるディジタル信号が切り換わる際に変化するビットの数が少なくなり、それによって出力回路での貫通電流が減少し、出力の変化に伴なうノイズを低減した。
【特許文献１】特開２００２−３００５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したような従来のノイズ低減技術を、並列に複数の出力を得られる撮像素子を含むシステムに適用する場合、ＡＤ変換回路以降の差分化回路とコード変換回路が複数必要であり、経済的でないという問題があった。
【０００６】
また、それぞれの信号について差分符号化及びコード変換した場合には出力端子数が多いためにノイズ低減効果が弱くなるという問題があった。
【０００７】
本発明はこのような問題を解決するために成されたものであり、複数の信号出力端子を有する撮像素子から並列に信号を読出すことによって撮像素子の信号読出し速度を見かけ上数倍に向上させる撮像装置において、撮像素子から読み出され、ＡＤ変換された信号を多重化してから差分符号化及びコード変換する半導体集積回路を提供するとともに、効果的なノイズ低減を可能にする撮像システム及び信号変換方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明の請求項１に記載の半導体集積回路は、撮像素子から出力される複数のアナログカラー映像信号を増幅する複数の増幅回路と、増幅された信号をディジタル信号に変換する複数のＡＤ変換回路と、ＡＤ変換後の複数のディジタル信号をマルチプレクスする多重化手段と、前記多重化信号の同一色に関わる隣接する画素のコード同士の差分をとる差分化手段と、前記差分化手段の出力をコード変換するコード変換手段とを備える。
【０００９】
また、上記コード変換手段は、入力バイナリコードをグレイコードに変換するバイナリ−グレイコード変換回路又は、入力コードに固定値を加算もしくは減算する回路とすることが望ましい。
【００１０】
また、上記差分化手段は、上記多重化手段の出力コードを遅延させる遅延回路と、該遅延回路で遅延されたコードと入力コードとの差分をとる減算手段とにより構成され、上記遅延回路は入力映像信号の色配列に応じて遅延時間が可変に構成されていてもよい。
【００１１】
さらに、請求項４に記載の撮像システムは、色フィルタを備え、同時に複数の出力信号を得ることが可能な撮像素子と、前記撮像素子から出力される複数のアナログカラー映像信号を増幅する複数の増幅回路と、増幅された信号をディジタル信号に変換する複数のＡＤ変換回路と、ＡＤ変換後の複数のディジタル信号をマルチプレクスする多重化手段と、該多重化信号の同一色に関わる隣接する画素のコード同士の差分をとる差分化手段と、該差分化手段の出力をコード変換する第１コード変換手段とを備えた半導体集積回路と、前記半導体集積回路から出力されるコードを変換する第２コード変換手段および画像処理回路を備え画像処理用半導体集積回路とを有している。
【００１２】
また、上記撮像システムの第１コード変換手段はバイナリコードをグレイコードに変換するバイナリ−グレイコード変換回路、第２コード変換手段はグレイコードをバイナリコードに変換するグレイ−バイナリコード変換回路とすることが望ましい。
【００１３】
また、上記撮像システムの第１コード変換手段は、入力コードに固定値を加算もしくは減算する回路、第２コード変換手段は入力コードから固定値を減算もしくは加算する回路に構成してもよい。
【００１４】
また、上記撮像システムの差分化手段は、多重化手段の出力コードを遅延させる遅延回路と、遅延回路で遅延されたコードと入力コードとの差分をとる減算手段とから構成し、遅延回路は入力映像信号の色配列に応じて遅延時間が可変に構成してもよい。
【００１５】
さらに、請求項９に記載の信号変換方法は、映像信号をＡＤ変換回路によりＡＤ変換した後、複数のディジタル信号を多重化し、多重化後の同一色に関わる隣接する画素のコード同士の差分をとり、前記差分化出力コードを前後のコード間で切り替わるビット数の少ないコードに変換するようにした。
【発明の効果】
【００１６】
本発明によれば、以上説明したように本発明は、ｎ個のＡＤ変換回路（ＡＤＣ）から出力されたｎ個の信号を多重化手段でマルチプレクスして１つの信号にまとめることによって、差分化回路ならびにコード変換回路を節約でき、ＬＳＩの出力端子もｎ分の１になるので経済的、かつノイズの発生量も減らすことができるという効果がある。
【００１７】
また、多重化手段でマルチプレクスすることによって、隣の同色画素同士の差分を得ることができるので、差分符号化の結果として出力データの変化が並列に差分符号化する場合に比べて少なくなり、並列に差分符号化する場合に比べてノイズ抑圧効果が高い。
【発明の最良の実施形態】
【００１８】
以下に本発明の実施例について説明する。
【実施例１】
【００１９】
以下、本発明の好適な実施例を図面に基づいて説明する。図２は、本発明を適用した撮像システムに用いられる撮像素子のカラーフィルタの構成を、図３には読出し信号の様子を示す。
【００２０】
本実施例では図２に示されているように、ＧｒとＲあるいはＢとＧｂが水平ラインごとに交互に配置され、２つの出力端子のうちＯＵＴ１３からはＧｒ１→Ｇｒ３→Ｇｒ５という順番で読み出され、ＯＵＴ２４からはＲ２→Ｒ４→Ｒ６という順番で読み出される。
【００２１】
図１は、本発明を適用した撮像システムに用いられるＡＤ変換用ＬＳＩの概略構成例を示す。
【００２２】
この実施例１のＡＤ変換用ＬＳＩ２０は、ＣＭＯＳ１０から出力され入力端子に入力されたアナログ映像信号をサンプリングする相関二重サンプリング回路（ＣＤＳ）２１ａ、２１ｂと、サンプリングされた信号を増幅する利得可変なプログラマブルゲインアンプ（ＰＧＡ）２２ａ、２２ｂと、増幅されたアナログ信号をディジタル信号に変換するＡＤ変換回路（ＡＤＣ）２３ａ、２３ｂと、ＡＤ変換されたディジタル画像データをマルチプレクスする多重化回路２４と、マルチプレクスされた信号を差分符号化しさらにそれをグレイコードに変換する符号化及びコード変換回路２５と、コード変換された信号を出力端子ＯＵＴよりチップ外部へ出力する出力バッファ２６から構成されている。
【００２３】
なお、この実施例１のＡＤ変換用ＬＳＩ２０に設けられる回路は、図１に示されているものに限定されるものではなく、図示されていないが、このＬＳＩチップ内には上記アンプ（ＰＧＡ）２２ａ、２２ｂのゲインを制御する信号などを生成したりチップ全体の動作を制御したりする制御回路や、ＣＤＳ２１ａ、２１ｂへサンプリングタイミングを与えるクロック信号やＡＤ変換回路２３ａ、２３ｂおよび多重化回路２４、符号化及びコード変換回路２５の動作にそれぞれ必要なクロック信号を生成するクロック生成回路もしくは外部から供給されるクロック信号をチップ内部の回路に分配するクロックバッファなどが設けられる。
【００２４】
また、この実施例１では、上記符号化及びコード変換回路２５を設けることにより後述のように出力バッファ２６における貫通電流を減らしノイズを低減できるようにされているが、さらにノイズを低減するためには、チップの電源端子にパスコンデンサを接続するのが望ましい。ただし、本発明を適用することによりパスコンデンサとして容量値の小さなものを使用することができるので実装面積を小さくすることができる。
【００２５】
図９は、上記符号化及びコード変換回路２５の概略構成が示されている。図９に示すように、符号化及びコード変換回路２５は、多重化回路２４から出力されたデータを所定のクロック周期だけ遅延させる遅延回路４１と、多重化回路２４から出力されたデータと遅延回路４１で遅延されたデータとの差分をとる差分符号化回路４２と、差分符号化されたバイナリデータをグレイコードに変換するコード変換回路４３とから構成される。
【００２６】
差分符号化回路４２は、差分をとった際に発生したキャリービットを切り捨てるように構成されている。キャリービットを切り捨てることで、差分をとる前のデータのビット数と差分をとった後のデータのビット数が同一となり、データの取り扱いが容易になる。表１に、２ビットの場合を例にとって、データ（被減算値ａ）とデータ（減算値ｂ）の差分をとってキャリーを切り捨てた場合の演算結果ｃ（＝ａ−ｂ）と、該演算結果ｃと減算値ｂとから加算により被減算値ａを算出した結果ｄ（＝ｃ＋ｂ）を示す。なお、本実施例においては、後述の差分復号化の際に行なわれる加算においても、発生したキャリービットは切り捨てられる。これにより、差分をとる前のデータのビット数と差分をとった後のデータのビット数が同一となる。
【００２７】
【表１】
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表１においては、第１列目のコード（ａ）と第４列目のコード（ｄ）とは一致している。このことより、差分符号化の際および差分復号化の際にそれぞれキャリーの切捨てを行なっても元のコードを正確に復元できることが分かる。なお、表１には２ビットのコードの例を示したが３ビット以上のコードにおいても同様にキャリーを切り捨てても再現性がある。
【００２８】
コード変換回路４３は、例えば図７に示すように変換するコードのビット数よりも１つ少ない数のイクスクルーシブＯＲゲートＧ１〜Ｇ７で構成され、最上ビットを除き隣接するビット同士Ｄｉ，Ｄｉ＋１（ｉ＝０〜６）の排他的論理和をとったものが変換後のビットＤｉ’として出力される。変換前の最上位のビットＤ７はそのまま変換後の最上位ビットＤ７’として出力される。図８は、一例として８ビットのバイナリコードをグレイコードに変換する場合の回路例であり、同様の仕組みにより１０ビットや１２ビットなど任意のビット数のコード変換回路を構成することができる。
【００２９】
次に、上記差分符号化回路４２による差分符号化処理とコード変換回路４３によるバイナリグレイコード変換の具体的な手順を、図１２を参照しながら説明する。この場合、図９の遅延回路４１における遅延量は２クロック周期、すなわち多重化回路２４出力におけるクロックの２周期分の遅延とされる。多重化回路２４にてマルチプレクスされた信号は図１１の（Ａ）欄に示されているように、Ｇｒ→Ｒ→Ｇｒ→Ｒ→Ｇｒ→ＲのようにＲ（赤）の信号とＧ（緑）の信号が交互に入力される。    
【００３０】
このとき各信号をＡＤ変換した値が１０進数で図１２の（Ｂ）欄のように変化したとする。これを実際に出力されるバイナリコードで現わすと、図１２（Ｃ）欄のようになる。符号化＆コード変換回路２５を有しない従来のＡＤ変換用ＬＳＩからはこのコードがそのまま出力されていた。図１２（Ｃ）欄のコードの隣接するもの同士を比較すると明らかなように、各コードが次のコードに変化するときの切り替わりビット数は、図１２の（Ｄ）欄のようになる。
【００３１】
本実施例のコード変換回路２５に図１２（Ｃ）に示すようなバイナリコードが入力されたときに差分符号化回路４２から出力される値を、１０進数で示すと図１２（Ｅ）のように、またバイナリコードで示すと図１２（Ｆ）のようになる。ここで、差分は隣接する画素の同一の色同士、つまり図１２の（Ｂ）欄で矢印で示すように一つおきの値同士の差分である。そして、図１２（Ｆ）の差分バイナリコードをグレイコードに変換すると図１２（Ｇ）のようになる。
【００３２】
図１２（Ｇ）欄のコードの隣接するもの同士を比較すると明らかなように、各コードが次のコードに変化するときの切り替わりビット数は、図１２の（Ｈ）のようになる。図１２の（Ｄ）欄と（Ｈ）欄とを比較すると、従来方式に比べて本実施例の方が、切り替わりビット数が大幅に減少することが分かる。
【００３３】
なお、映像信号においては隣接する画素間での急激な変化は少ないので、ＡＤ変換後のコードを直ちにグレイコードに変換しても同一色同士ではビット変化量は少ない。本実施例において多重化後のコードを直ちにグレイコードに変換せずに差分をとっているのは、映像信号においては隣接する画素同士では変化が少なくても、図？のような色要素配列のフィルタを通したＣＭＯＳの出力におけるひとつの画素の異色間のコード差は比較的大きいことが多いためである（例外として撮影対象が色彩の変化に乏しい灰色の場合には、異色間のコード差も小さくなる）。
【００３４】
ただし、単に差分をとるようにしたのでは、１つの画面では差分が正になる場合と負になる場合がほぼ同一の割合で発生すると予想されるが、２の補数で表わされるバイナリコードでは正から負に変わるときはオール“０”からオール“１”へ、また、負から正へ変わるときはオール“１”からオール“０”にコードが大きく変化してしまう。そこで、この実施例では、バイナリコードをグレイコードに変換することにより、正から負あるいは負から正へ変わるときにコードが大きく変化しないようにしている。
【００３５】
表２に、２の補数で表わされるバイナリコードとグレイコードとの関係を、コードが３ビットの場合を例にとって示す。
【００３６】
【表２】
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表２から分かるように、３ビットのバイナリコードでは１０進数の「０」から「−１」に変化するときに「０００」から「１１１」に変化する。４ビットや８ビット、あるいはそれ以上のビット数のコードでも同様にオール「０」からオール「１」に変化する。この場合、切り替わるビットは全ビット（３個）である。一方、グレイコードでは、例えば３ビットの場合には１０進数の「０」から「−１」に変化するときに「０００」から「１００」に変化するので、この場合、切り替わるビットはたった１ビットである。従って、出力バッファで出力が切り替わる際に流れる貫通電流もバイナリコードを出力する場合よりもグレイコードを出力する場合の方が大幅に少なくなる。
【００３７】
図１３には、一例として人間の手のひらをＣＣＤで撮影した場合における従来方式によるＡＤ変換後のコードの切り替わりビット数を調べた結果（Ａ）と、本実施例を適用して差分符号化後にグレイコード変換した場合における切り替わりビット数を調べた結果（Ｂ）をグラフで示す。
【００３８】
同図より、従来方式（Ａ）ではコードの切り替わりビット数は最大「８」個で最も出現頻度が高いビット数は「４」個であるのに対して、本実施例を適用した場合には切り替わりビット数は最大「６」個で最も出現頻度が高いビット数は「２」個であり、本実施例の方が従来方式に比べて切り替わりビット数が少ないことが分かる。そして、このように切り替わりビット数が少なければそのようなコードを出力するときに出力バッファに流れる貫通電流を減らすことができ、電源ノイズや基板を通して伝わるノイズも減らすことができる。
【００３９】
なお、図９に示されている差分符号化およびグレイコード変換方式は、図１１（Ｂ）のようにＣｙ（シアン），Ｙｅ（イエロー），Ｍｇ（マゼンタ），Ｇ（グリーン）の４色が配列されてなる補色フィルタを用いる場合や３原色Ｒ（赤），Ｇ（緑），Ｂ（青）が横一列に配列されてなるフィルタを用いる場合にも適用することができる。このうち補色フィルタを用いる場合でも、同一行に２種類の色要素が交互に配列されているフィルタであれば、遅延回路４１における遅延量は前記実施例と同様に２クロック周期とすればよい。
【００４０】
一方、図示しないが３原色フィルタでも３つの色要素が順に繰返し横一列に配列されてなる３原色フィルタを用いる場合には遅延回路４１における遅延量は３クロック周期とすれば良い。このように使用するフィルタに応じて遅延回路４１における遅延量は異なるので、図２の実施例における遅延回路４１を可変遅延回路で構成するとともに、この可変遅延回路に対応して遅延量（遅延クロック周期）を指定するためのレジスタを設けて、このレジスタの設定値を書き換えることで遅延回路４１における遅延量を変更できるように構成するようにしても良い。
【００４１】
（実施例２）  
次に、本発明の実施例２を説明する。この実施例２は、実施例１のように差分符号化した後グレイコードに変換するのではなく、差分符号化した後にあるバイナリコードで表現された固定値を加算（減算も可）するようにしたものである。表２の右側の列に差分符号化した後に固定値として「１０進数表示で５（バイナリコードでは“１０１”）」を加算した場合のコード（以下、オフセットバイナリコードと称する）を示す。
【００４２】
表２より差分符号化後に固定値として「５」を加算した場合には、１０進数の「０」から「−１」に変化するときにバイナリコードでは「１０１」から「１００」に変化するので、この場合、切り替わるビットはたった１ビットであることが分かる。ただし、この方式の場合、１０進数の「２」から「３」に変化するときに「１１１」から「０００」に変化するので、この場合、切り替わるビット数は３個となる。しかし、入力映像信号すなわち撮影対象によっては隣接する画素間の信号の変化の量が「−１」〜「＋２」の範囲に入る場合（明度差の小さな映像）もある。このような場合、実施例２を適用したとしても出力の切り替わりの際に変化するビットの数を減らし、出力の変化に伴なうノイズを低減することができる。
【００４３】
表２にはコードが３ビットの場合を示したが、ビット数がもっと多くなれば加算する固定値を適当に選択することで、出力データが切り替わる際に変化するビットの数を１以下に抑えることができるオフセットバイナリコードの範囲を広くすることができる。従って、差分符号化後にオフセットバイナリコードに変換するようにしても、実施例１ほどではないが、出力されるディジタル信号が切り換わる際に変化するビットの数をかなり少なくすることができ、それによって出力回路での貫通電流を減少させ、出力の変化に伴なうノイズを低減することができるようになる。
【００４４】
図１４には上記ＡＤ変換用ＬＳＩから出力される画像データを受けてデータ処理を行なうＤＳＰ（ディジタル・シグナル・プロセッサ）３０の概略構成が示されている。この実施例２のＤＳＰ３０は、ＡＤ変換用ＬＳＩ２０から出力されるグレイコード変換された画像データを受けてこれを元のバイナリコードに逆変換しさらに差分復号を行なうグレイ−バイナリ差分復号回路３１と、復号された画像データに対して例えば色補正や画像合成などの画像処理を行なう画像処理回路３２と、復号された画像データを圧縮して外部のメモリ５０に格納したりメモリ５０から読み出された画像データを伸長したりする圧縮／伸長回路３３などにより構成されている。メモリ５０は、ＲＡＭなどの揮発性半導体集メモリの他、スマートメディアやコンパクトフラッシュ（登録商標）などの不揮発性メモリが用いられる。
【００４５】
なお、画像処理回路３２で画像処理される前の画像データを圧縮する代わりに、画像処理された後の画像データを圧縮／伸長回路３３で圧縮して外部のメモリ５０に格納するように構成することも可能である。この実施例２においては、上記ＤＳＰ３０で画像処理された画像データは外部のＤＡ変換回路６０へ出力されてアナログ信号に変換され、これがフィルタ７０を通してディスプレイ８０に供給されて表示されるようにされる。図１４のＤＳＰ３０は機能ブロックで表わしたものであり、実際のハードウェアでは、例えば乗算器や加算器などの演算器とデータを保持するレジスタ、それらを処理内容に応じて所定の順序で動作させる制御回路などから構成される。
【００４６】
図１５には、上記ＤＳＰ３０に設けられるグレイ−バイナリ差分復号回路３１の構成が示されている。グレイ−バイナリ差分復号回路３１は、例えばデータが３ビットの場合には表２の３列目に示されているようなグレイコードを２列目に示されているようなバイナリコードに変換するグレイ−バイナリ変換回路３１１と、図９に示されている遅延回路４１における遅延に対応して所定のクロック周期だけコード信号を遅延させる遅延回路３１２と、グレイ−バイナリ変換回路３１１で変換されたコードに遅延回路３１２で遅延されたコードを加算することで差分復号化したデータを生成する加算回路３１３とから構成されている。なお、加算回路３１３は加算のときに発生したキャリーを切り捨てるように構成されている。このように差分復号化の際にキャリーの切捨てを行なうように構成されていても、表１を用いて説明したように、元のコードを正確に復元することができる。
【００４７】
図１６には、上記グレイ−バイナリ変換回路３１１の具体的な構成例が示されている。同図に示されているように、グレイ−バイナリ変換回路３１１は、変換するコードのビット数よりも１つ少ない数のイクスクルーシブＯＲゲートＧ１１〜Ｇ１７で構成され、最上位を除く各入力ビットＤｉ’とその１つ上位ビット側の変換後ビット（イクスクルーシブＯＲゲートの出力）Ｄｉ＋１との排他的論理和をとることでバイナリコードに変換される。最上位のビットＤ７’はそのまま変換後の最上位ビットＤ７として出力される。図１６は、図１０に対応して８ビットのグレイコードをバイナリコードに変換する回路の例を示したものであり、同様の仕組みにより１０ビットや１２ビットなど任意のビット数のコード変換回路を構成することができる。
【００４８】
なお、図１５および図１６は送られてくるコードがグレイコードの場合の変換回路の例であり、送られてくるコードが表２の４列目に示されているようなオフセットバイナリコードである場合には、入力コードからある固定値を引き算（あるいは加算）する処理を行なう回路とされる。
（実施例３）
次に本発明の実施例３について説明する。
【００４９】
図５は、本実施例の撮像システムに用いられる撮像素子のカラーフィルタの構成と、読出し信号の様子を示す。この実施例では、ＣＭＯＳ２１０から並列に４つの信号が読み出される。
【００５０】
図５に示されているように、ＧｒとＲあるいはＢとＧｂが水平ラインごとに交互に配置され、４つの出力端子のうちＯＵＴ１５からはＧｒ１→Ｇｒ５→Ｇｒ９、ＯＵＴ３７からはＧｒ３→Ｇｒ７→Ｇｒ１１という順番で読み出され、ＯＵＴ２６からはＲ２→Ｒ６→Ｒ１０、ＯＵＴ４８からはＲ４→Ｒ８→Ｒ１２という順番で読み出される。
【００５１】
図４に示すように、この実施例３のＡＤ変換用ＬＳＩ１２０は、ＣＭＯＳ１１０から出力され入力端子に入力された４つのアナログ映像信号をサンプリングする相関二重サンプリング回路（ＣＤＳ）１２１ａ、１２１ｂ、１２１ｃ、および１２１ｄと、サンプリングされた信号を増幅する利得可変なプログラマブルゲインアンプ（ＰＧＡ）１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄと、増幅されたアナログ信号をディジタル信号に変換するＡＤ変換回路（ＡＤＣ）１２３ａ、１２３ｂ、１２３ｃ、および１２３ｄと、ＡＤ変換されたディジタル画像データをマルチプレクスする多重化回路１２４と、マルチプレクスされた信号を差分符号化しさらにそれをグレイコードに変換する符号化＆コード変換回路１２５と、コード変換された信号を出力端子ＯＵＴよりチップ外部へ出力する出力バッファ１２６から構成されている。多重化回路１２４にてマルチプレクスされた後の動作は実施例１と同様である。
【００５２】
ＡＤ変換回路（ＡＤＣ）１２３ａ、１２３ｂ、１２３ｃ、および１２３ｄから出力された４つの信号を多重化回路２４でマルチプレクスして１つの信号にまとめることによって、差分化回路ならびにコード変換回路を４分の１に節約でき、ＬＳＩの出力端子も４分の１になるので経済的、かつノイズの発生量も減らすことができるというメリットがある。
【００５３】
さらに言えば、多重化回路１２４でマルチプレクスする１番の目的は、相関の一番強い画素同士の差分を取るためである。すなわち、マルチプレクスしない場合を考えると、４つの出力はそれぞれ連続して出力するデータは同色であるが空間的には隣の同色画素であるため、差分を取ったときの値は隣の同色画素間より大きくなってしまう。しかしマルチプレクスすることによって実施例１と同様に、隣の同色画素同士の差分を得ることができるので、差分符号化の結果として、出力データの変化が並列に差分符号化する場合に比べて少なくなる。
【００５４】
なお、この実施例３のＡＤ変換用ＬＳＩ１２０に設けられる回路は、図４に示されているものがすべてではなく、図示されていないが、このＬＳＩチップ内には上記アンプ（ＰＧＡ）１２２ａ、１２２ｂ、１２２ｃ、および１２２ｄのゲインを制御する信号などを生成したりチップ全体の動作を制御したりする制御回路や、ＣＤＳ１２１ａ、１２１ｂ、１２１ｃ、および１２１ｄへサンプリングタイミングを与えるクロック信号やＡＤ変換回路１２３ａ、１２３ｂ、１２３ｃ、および１２３ｄ、さらに多重化回路１２４、符号化＆コード変換回路１２５の動作にそれぞれ必要なクロック信号を生成するクロック生成回路もしくは外部から供給されるクロック信号をチップ内部の回路に分配するクロックバッファなどが設けられる。
【００５５】
また、この実施例３では、上記符号化及びコード変換回路１２５を設けることにより後述のように出力バッファ１２６における貫通電流を減らしノイズを低減できるようにされているが、さらにノイズを低減するためには、チップの電源端子にパスコンデンサを接続するのが望ましい。ただし、本発明を適用することによりパスコンデンサとして容量値の小さなものを使用することができるので実装面積を小さくすることができる。
【００５６】
上記符号化及びコード変換回路１２５の構成・原理については、上述の実施例１、２で説明したようなバイナリコードをグレイコードに変換する方法、あるいは一定値を加減算する方法と同様であり、説明は省略する。
【００５７】
なお、ＬＳＩ１２０を使い、多重化回路１２４によって４：１にマルチプレクスするのではなく、図１に示すようなＬＳＩ２０を２個使い、４つの出力信号のうち同色の２つの出力を多重化回路２４によって２：１にマルチプレクスするような実施形態も考えられる。この場合は遅延回路４１における遅延量は１クロック周期とする。
【００５８】
さらに、図７、図８のように８つの撮像素子出力を１つにマルチプレクスするような場合も、これまでに述べた方法と同様にして構成できる。
【図面の簡単な説明】
【００５９】
【図１】撮像素子から並列に２つの信号が出力されるシステムに用いられるＡＤ変換用ＬＳＩの概略構成例を示すブロック図である。
【図２】並列に２つの信号が出力される撮像素子におけるフィルタの配置と読出しのグルーピングを示すブロック図である。
【図３】撮像素子から並列に２つの信号が出力されるシステムにおける読出し信号のタイミング図である。
【図４】撮像素子から並列に４つの信号が出力されるシステムに用いられるＡＤ変換用ＬＳＩの概略構成例を示すブロック図である。
【図５】並列に４つの信号が出力される撮像素子におけるフィルタの配置と読出しのグルーピングを示すブロック図である。
【図６】撮像素子から並列に４つの信号が出力されるシステムにおける読出し信号のタイミング図である。
【図７】並列に８つの信号が出力される撮像素子におけるフィルタの配置と読出しのグルーピングを示すブロック図である。
【図８】撮像素子から並列に８つの信号が出力されるシステムにおける読出し信号のタイミング図である。
【図９】符号化＆コード変換回路の概略構成を示すブロック図である。
【図１０】バイナリ−グレイ変換回路の概略構成を示すブロック図である。
【図１１】電子カメラに用いられるフィルタの構成例を示す配置図である。
【図１２】実施例のＡＤ変換回路における差分符号化とバイナリ−グレイ変換の具体例を示すコード変換説明図である。
【図１３】従来の撮像システムにおけるＡＤ変換後の画像データの切り替わりビット数の頻度と本発明を適用したシステムにおけるＡＤ変換後の画像データの切り替わりビット数の頻度を示すグラフである。
【図１４】ＡＤ変換後の画像データを処理するＤＳＰの構成例を示すブロック図ある。
【図１５】ＤＳＰに設けられるグレイバイナリ差分復号回路の構成例を示すブロック図である。
【図１６】グレイ−バイナリ変換回路の具体的な構成例を示すブロック図である。
【図１７】一般的な撮像システムの概略構成を示すブロック図である。
【図１８】差分符号化とコード変換を適用した撮像システムに用いられるＡＤ変換用ＬＳＩの概略構成例を示すブロック図である。
【符号の説明】
【００６０】
１０  ＣＣＤ／ＣＭＯＳ
２０  ＡＤ変換用ＬＳＩ
２１ａ  相関二重サンプリング回路（ＣＤＳ）
２１ｂ  相関二重サンプリング回路（ＣＤＳ）
２２ａ  プログラマブルゲインアンプ（ＰＧＡ）
２２ｂ  プログラマブルゲインアンプ（ＰＧＡ）
２３ａ  ＡＤ変換回路（ＡＤＣ）
２３ｂ  ＡＤ変換回路（ＡＤＣ）
２４  多重化回路
２５  符号化＆コード変換回路
２６  出力バッファ
３０  ＤＳＰ（ディジタル・シグナル・プロセッサ）
３１  グレイバイナリ差分復号回路
３２  画像処理回路
３３  圧縮／伸長回路
４１  遅延回路
４２  差分符号化回路
４３  コード変換回路
５０  メモリ
６０  ＤＡ変換器
７０  フィルタ
８０  ディスプレイ
１００  プリント配線基板
１１０  ＣＣＤ／ＣＭＯＳ
１２０  ＡＤ変換用ＬＳＩ
１２１ａ  相関二重サンプリング回路（ＣＤＳ）
１２１ｂ  相関二重サンプリング回路（ＣＤＳ）
１２１ｃ  相関二重サンプリング回路（ＣＤＳ）
１２１ｄ  相関二重サンプリング回路（ＣＤＳ）
１２２ａ  プログラマブルゲインアンプ（ＰＧＡ）
１２２ｂ  プログラマブルゲインアンプ（ＰＧＡ）
１２２ｃ  プログラマブルゲインアンプ（ＰＧＡ）
１２２ｄ  プログラマブルゲインアンプ（ＰＧＡ）
１２３ａ  ＡＤ変換回路（ＡＤＣ）
１２３ｂ  ＡＤ変換回路（ＡＤＣ）
１２３ｃ  ＡＤ変換回路（ＡＤＣ）
１２３ｄ  ＡＤ変換回路（ＡＤＣ）
１２４    多重化回路
１２５  符号化＆コード変換回路
１２６  出力バッファ
２２０  ＡＤ変換用ＬＳＩ
２２１  相関二重サンプリング回路（ＣＤＳ）
２２２  プログラマブルゲインアンプ（ＰＧＡ）
２２３  ＡＤ変換回路（ＡＤＣ）
２２４  符号化＆コード変換回路
２２５  出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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