(57)【要約】【課題】ＣＭＯＳインバータの貫通電流は、このインバータを用いた装置の電力消費量を増大させ、特に携帯機器においては電池の寿命を短くする。【解決手段】従来のＣＭＯＳインバータと同じ回路のＰ-ＭＯＳＴＱ１のソースＳ回路に、別のＰ-ＭＯＳＴＱ３を直列に追加接続し、そのゲートと回路の入力端間を遅延回路Ｚ１で接続し、また、前記ＣＭＯＳインバータのＮ-ＭＯＳＴＱ２のソース回路に、別のＮ-ＭＯＳＴＱ４を直列に追加接続してそのゲートと回路の入力端間を遅延回路Ｚ２で接続した回路構成にする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＰチャンネルＭＯＳトランジスタのゲートとＮチャンネルトランジスタのゲートとを接続して入力端とし、前記ＰチャンネルＭＯＳトランジスタのドレインと前記Ｎチャンネルトランジスタのドレインとを接続して出力端としたＣＭＯＳインバータ回路の前記ＰチャンネルＭＯＳトランジスタのソースに第２のＰチャンネルＭＯＳトランジスタのドレインを接続し、前記ＮチャンネルＭＯＳトランジスタのソースに第２のＮチャンネルＭＯＳトランジスタのドレインを接続し、前記第２のＰチャンネルＭＯＳトランジスタ及び前記第２のＮチャンネルＭＯＳトランジスタのそれぞれのゲートと前記入力端とを遅延回路を介して接続したことを特徴とするインバータ回路。
【請求項２】
圧電素子と請求項１に記載のインバータ回路とを用いて構成したことを特徴とする圧電発振器。
【請求項３】
インバータ回路の入力端と出力端との間にゲイン調整用の第１の抵抗器を接続し、前期インバータ回路の入力端に圧電振動子の一端を接続すると共に出力端に圧電振動子の他端を第２の抵抗器を介して接続し、圧電振動子の両端をそれぞれ負荷容量用コンデンサを介して接地した構造の圧電発振器であって、前記インバータ回路として請求項１に記載のインバータ回路を用いたことを特徴とする圧電発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳで構成されるインバータ回路であって、特に回路の貫通電流の低減を図ったインバータ回路に関する。
【背景技術】
【０００２】
従来より、水晶発振器は、高安定の基準周波数源として広い分野で使用されているが、中でも、移動体通信分野において、特に携帯電話等の携帯機器用の発振器として大いに需要が伸びてきている。
そして、この携帯機器は、高機能化が図られる一方で、小型化、軽量化が要求されると共に、低消費電力化が重要な課題となっている。この要求に対して、水晶発振器においても、低消費電力化が進められている。
図４は、従来の発振回路の能動素子にＣＭＯＳインバータを使用した水晶発振器の一例を示す電気回路図である。同図に示すように、本水晶発振器は、水晶振動子Ｙ１と、反転増幅器としてのＣＭＯＳインバータＩＣ１と、前記ＣＭＯＳインバータＩＣ１の入出力間に接続された増幅器ゲイン調整抵抗Ｒ１と、発振回路負荷容量のコンデンサＣ１、Ｃ２と、抵抗Ｒｄとで構成されるコルピッツ型の水晶発振器である。
【０００３】
図５は、図４の水晶発振器のａ−ｂ間に用いられているＣＭＯＳインバータの説明図であって、（ａ）は基本的回路構成を示す電気回路図、（ｂ）は動作説明図である。
ＣＭＯＳインバータは、図５（ａ）に示すように、ＰチャネルのＭＯＳトランジスタ（以下、Ｐ-ＭＯＳＴという）Ｑ１とＮチャネルのＭＯＳトランジスタ（以下、Ｎ-ＭＯＳＴという）Ｑ２とで構成され、Ｐ-ＭＯＳＴＱ１とＮ-ＭＯＳＴＱ２のゲートＧ同士が接続され、これを入力ａとし、また、前記Ｐ-ＭＯＳＴＱ１とＮ-ＭＯＳＴＱ２のドレインＤ同士が接続され、これを出力ｂとする。そして、前記Ｐ-ＭＯＳＴＱ１のソースＳは電源（Ｖｄｄ）へ、前記Ｎ-ＭＯＳＴＱ２のソースＳは接地（ＧＮＤ）へ接続された回路構成を有する。
【０００４】
同図（ｂ）は入力の変化に対応するＣＭＯＳインバータの動作説明図であって、コンデンサＣoutは、前記ＣＭＯＳインバータの出力回路の容量性負荷である。
同図に示すように、電源電圧Ｖdd＝＋５Ｖとして、インバータ入力Ｖinが０Ｖのとき、Ｐ-ＭＯＳＴＱ１のゲート・ソース間電圧Ｖgsが−５Ｖとなって該Ｐ-ＭＯＳＴＱ１は導通状態となると共に、Ｎ-ＭＯＳＴＱ２のゲート・ソース間電圧Ｖgsは０Ｖとなって該Ｎ-ＭＯＳＴＱ２は非導通状態となる。その結果、Ｐ-ＭＯＳＴＱ１を介してコンデンサＣoutに対する充電電流が流れ、出力電圧Ｖoutは約＋５Ｖとなる。
【０００５】
次に、入力Ｖinが＋５Ｖになると、Ｐ-ＭＯＳＴＱ１のゲート・ソース間電圧Ｖgsが０Ｖとなって該Ｐ-ＭＯＳＴＱ１は非導通状態となると共に、Ｎ-ＭＯＳＴＱ２のゲート・ソース間電圧Ｖgsは＋５Ｖとなって該Ｎ-ＭＯＳＴＱ２は導通状態となる。その結果、Ｎ-ＭＯＳＴＱ２を介してコンデンサＣoutより放電電流が流れ、出力電圧Ｖoutは０Ｖとなる。
上記動作によって、インバータ出力は、図６のインバータ入出力電圧特性図（実線）に示すように、入力Ｖinとは極性の反転した出力電圧Ｖoutが得られる。
【特許文献１】第２８６９５１０号公報
【非特許文献１】鈴木八十二著  「ＣＭＯＳ回路の使い方（Ｉ）」（株）工業調査会出版、1988年1月発行
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図７は、Ｎ-ＭＯＳＴとＰ-ＭＯＳＴの入力電圧対出力電流の特性図である。同図（ａ）に示すように、Ｎ-ＭＯＳＴにおいては、ゲート・ソース間電圧Ｖｇｓ＝０〜Ｖｔｈｎ（素子のしきい値）ではドレイン・ソース電流Ｉｄｓは流れないが、電圧ＶｇｓがＶｔｈｎに達すると電流Ｉｄｓが流れ始める。
同様に、Ｐ-ＭＯＳＴにおいては、同図（ｂ）に示すように、ゲート・ソース間電圧Ｖｇｓ＝０〜Ｖｔｈｐ（素子のしきい値）ではドレイン・ソース電流Ｉｄｓは流れないが、電圧ＶｇｓがＶｔｈｐに達すると電流Ｉｄｓが流れ始める。
図８は、インバータ回路の入力電圧Vinと、インバータ回路を構成するＰ-ＭＯＳＴとＮ-ＭＯＳＴのゲート・ソース電圧とドレイン・ソース電流の関係を示す模式的なタイミングチャートである。
【０００７】
図５のＣＭＯＳインバータ回路において、入力電圧Ｖinが０Ｖから＋５Ｖ（ただし、電源Ｖｄｄ＝＋５Ｖとする）に変移するときの各ＭＯＳＴＱ１、Ｑ２を流れる電流を、図８のチャートに基づいて説明する。
図８（ａ）及び（ｄ）は、入力電圧Ｖinを示す。同図（ｂ）、（ｅ）は、それぞれＮ-ＭＯＳＴＱ２のゲート・ソース電圧ＶｇｓｎとＰ-ＭＯＳＴＱ１のゲート・ソース電圧Ｖｇｓｐを示し、同図（ｃ）、（ｆ）は、それぞれＮ-ＭＯＳＴＱ２を流れるドレイン・ソース電流Ｉｄｎと、Ｐ-ＭＯＳＴＱ１を流れるドレイン・ソース電流Ｉｄｐを示す。
【０００８】
図８（ａ）に示すようにＶinが時間ｔ０から上昇して、時間ｔ１にＮ-ＭＯＳＱ２の素子のしきい値Ｖｔｈｎに達すると、Ｎ-ＭＯＳＱ２には、図７（ａ）の電圧電流特性に従って、図８（ｆ）に示すようにドレイン・ソース電流Ｉｄｎが流れ始める。
このとき、Ｐ-ＭＯＳＴＱ１のゲート・ソース電圧は、図８（ｅ）に示すように、時間ｔ０からＶｇｓｐ＝−５Ｖの電位が上昇し、図７（ｂ）の電圧電流特性に従って、同図（ｆ）に示すようにドレイン・ソース電流Ｉｄｐが流れる。
したがって、時間ｔ０から、Ｎ-ＭＯＳＴＱ２のドレイン・ソース電流ＩｄｎとＰ-ＭＯＳＴＱ１のドレイン・ソース電流Ｉｄｓｐとが一致するときまでは、Ｐ-ＭＯＳＴＱ１とＮ-ＭＯＳＴＱ２には、同時に、同図（ｃ）に示されるドレイン・ソース電流Ｉｄｓｎが流れることになる。
【０００９】
Ｖinが上昇すると動作が反転して、同時にＰ-ＭＯＳＴＱ１とＮ-ＭＯＳＴＱ２を流れるドレイン・ソース電流は、同図（ｆ）に示すＰ-ＭＯＳＴＱ１のＩｄｓｐとなる。
更にＶinが上昇して、Ｐ-ＭＯＳＴＱ１のＶｇｓｐがＰ-ＭＯＳＱ１のしきい値Ｖｔｈｐに達する時間ｔ３においては、Ｉｄｓｐ＝０となる。
上記動作の結果、Ｐ-ＭＯＳＴＱ１とＮ-ＭＯＳＴＱ２とを同時に流れるインバータ回路の電流、即ち貫通電流Ｉｄｃは、図８（ｇ）の時間ｔ１からｔ２の間に流れる斜線部となる。そして、この貫通電流Ｉｄｃは、図６の点線にも示すように、入力電圧Ｖinが電源電圧Ｖddのおよそ半分の電圧のとき最大となる。
【００１０】
回路の入力電圧Ｖinが＋５Ｖから０Ｖへ変移する場合の動作は、Ｐ-ＭＯＳＴＱ１とＮ-ＭＯＳＴＱ２の動作が前述と逆になるだけの相違であるので、説明は省略する。
【００１１】
貫通電流は、上述のように、ＣＭＯＳインバータ回路の入出力伝達動作に関係のない不要な電流である。しかも、この貫通電流は入力電圧レベルの反転のつど発生する電流であり、クロック周波数が高くなるほど増大するものであって、全体の消費電流の約３０％を占めることが知られており、ＣＭＯＳインバータ回路の低消費電力化の障害となっていた。
本発明は、上記課題を解決するためになされたものであって、貫通電流を削減して低消費電力のインバータ回路を提供し、この回路を用いた圧電発振器の低消費電力化に寄与することを目的とする。
【課題を解決するための手段】
【００１２】
上記問題を解決するため、請求項１に記載のインバータ回路においては、ＰチャンネルＭＯＳトランジスタのゲートとＮチャンネルトランジスタのゲートとを接続して入力端とし、前記ＰチャンネルＭＯＳトランジスタのドレインと前記Ｎチャンネルトランジスタのドレインとを接続して出力端としたＣＭＯＳインバータ回路の前記ＰチャンネルＭＯＳトランジスタのソースに第２のＰチャンネルＭＯＳトランジスタのドレインを接続し、前記ＮチャンネルＭＯＳトランジスタのソースに第２のＮチャンネルＭＯＳトランジスタのドレインを接続し、前記第２のＰチャンネルＭＯＳトランジスタ及び前記第２のＮチャンネルＭＯＳトランジスタのそれぞれのゲートと前記入力端とを遅延回路を介して接続したことを特徴とする。
また、請求項２に記載の圧電発振器においては、圧電素子と請求項１に記載のインバータ回路とを用いて構成したことを特徴とする。
さらに、請求項２に記載の圧電発振器においては、インバータ回路の入力端と出力端との間にゲイン調整用の第１の抵抗器を接続し、前期インバータ回路の入力端に圧電振動子の一端を接続すると共に出力端に圧電振動子の他端を第２の抵抗器を介して接続し、圧電振動子の両端をそれぞれ負荷容量用コンデンサを介して接地した構造の圧電発振器であって、前記インバータ回路として請求項１に記載のインバータ回路を用いたことを特徴とする圧電発振器。
【発明の効果】
【００１３】
本発明のインバータ回路は、従来のＣＭＯＳインバータ回路における貫通電流の低減のため、ＣＭＯＳインバータのＰ-ＭＯＳＴのソース回路に新たにＰ-ＭＯＳＴを直列に追加接続し、そのゲートと回路の入力端間を遅延回路で接続し、また、前記ＣＭＯＳインバータのＮ-ＭＯＳＴのソース回路に新たにＮ-ＭＯＳＴを直列に追加接続してそのゲートと回路の入力端間を遅延回路で接続した構成にした。
そのため、回路の入力電圧がＬｏｗレベルからＨｉｇｈレベルへ変移する場合に、本発明のインバータ回路における追加されたＮ-ＭＯＳＴに電流が流れ始めるタイミングが遅くなる。また、回路の入力電位がＨｉｇｈレベルからＬｏｗレベルへ変移する場合に、本発明のインバータ回路における追加されたＰ-ＭＯＳＴに電流が流れ始めるタイミングが遅くなる。
その結果、本発明のインバータ回路は、ＣＭＯＳインバータの貫通電流を大幅に低減することができ、例えばこれを用いた水晶発振器の低消費電力化が可能になり、携帯機器の運用時間の延長に有効である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を図面に示した実施の形態に基づいて説明する。
図１は、本発明に係わるインバータ回路の実施の一形態例を示す回路図である。同図に示すように、本インバータ回路は、２個のＰ-ＭＯＳＴＱ１、Ｑ３と、２個のＮ-ＭＯＳＴＱ２、Ｑ４と、２個の遅延回路Ｚ１、Ｚ２とで構成される。そして、前記Ｐ-ＭＯＳＴＱ１とＮ-ＭＯＳＴＱ２とは、図５（ａ）の従来のＣＭＯＳインバータと同じ構成を有している。そして、他のＰ-ＭＯＳＴＱ３は、そのドレインＤが前記Ｐ-ＭＯＳＴＱ１のソースＳに接続され、該Ｐ-ＭＯＳＴＱ３のソースＳが電源Ｖｄｄに接続される。
また、他のＮ-ＭＯＳＴＱ４は、そのドレインＤが前記Ｎ-ＭＯＳＴＱ２のソースＳに接続され、該Ｎ-ＭＯＳＴＱ４のソースＳは接地（ＧＮＤ）に接続される。両ＭＯＳＴＱ３、Ｑ４のゲートＧは、それぞれ遅延回路Ｚ１、Ｚ２を介して回路の入力端Ａに接続されている。端子Ｂは、回路の出力端である。
【００１５】
本インバータ回路の動作を、図２、図３に示す本インバータ回路のＭＯＳＴＱ１〜Ｑ４のゲート・ソース電圧とドレイン・ソース電流の関係を示す模式的な動作タイミングチャートに基づいて説明する。
まず、電源Ｖｄｄを＋５Ｖとして、回路の入力電圧Ｖinが、接地レベル（０Ｖ）から＋５Ｖに変移する場合の動作を、図２に基づいて説明する。
図２（ａ）、（ｆ）は、回路の入力電圧Ｖinを示す。同図（ａ）のように入力電圧Ｖin＝０が時間ｔ０から上昇すると、Ｎ-ＭＯＳＴＱ４は、ソース電圧＝０（GND）でり、時間ｔ１の遅延回路Ｚ２を介してゲートＧに入力電圧Ｖinが加わるので、同図（ｂ）に示すように時間ｔ１からゲート・ソース電圧Ｖｇｓ＝０Ｖの電位が上昇する。そして、Ｎ-ＭＯＳＴＱ４のＶｇｓが該Ｎ-ＭＯＳＴＱ４のしきい値（Ｖｔｈ４）を超える時間ｔ２から、図７（ａ）の電圧電流特性に従ってドレイン・ソース電流が流れて導通状態となる。
【００１６】
そのため、Ｎ-ＭＯＳＴＱ４のドレイン電圧（＝Ｎ-ＭＯＳＴＱ２のソース電圧）は、同図（ｃ）のＱ２Ｖｓに示す電圧となる。
このとき、Ｎ-ＭＯＳＴＱ２のゲートＧには、同図（ｃ）のＱ２Ｖｇに示す電圧が加わるので、Ｑ２のゲート・ソース電圧Ｖｇｓは、同図（ｄ）のように上昇する。このＮ-ＭＯＳＴＱ２のゲート・ソース電圧Ｖｇｓが、時間ｔ３にＮ-ＭＯＳＴＱ２のしきい値（Ｖｔｈ２）を超えると、Ｑ２には、図７（ａ）の電圧電流特性に従って、図２（ｅ）に示すように、時間ｔ３からドレイン・ソース電流Ｉｄｓが流れる。
【００１７】
一方、同図（ｆ）のように入力電圧Ｖin＝０が時間ｔ０から上昇すると、Ｐ-ＭＯＳＴＱ３は、ソース電圧＝＋５Ｖ（＝Ｖｄｄ）でり、時間ｔ１の遅延回路Ｚ１を介してゲートＧに入力電圧Ｖinが加わるので、同図（ｇ）に示すように時間ｔ１からゲート・ソース電圧Ｖｇｓ＝−５Ｖの電位が上昇する。このとき、Ｐ-ＭＯＳＴＱ３は、図７（ｂ）の電圧電流特性に従って、ドレイン・ソース電流が流れて導通状態である。
そして、このＶｇｓが該Ｐ-ＭＯＳＴＱ３のしきい値（Ｖｔｈ４）を超える時間ｔ５にドレイン・ソース電流が０となる。
【００１８】
そして、Ｐ-ＭＯＳＴＱ３のドレイン電圧（＝Ｐ-ＭＯＳＴＱ１のソース電圧）は、同図（ｈ）のＱ１Ｖｓに示す電圧となる。このとき、Ｐ-ＭＯＳＴＱ１のゲートＧには、同図（ｈ）のＱ１Ｖｇに示す電圧が加わるので、Ｐ-ＭＯＳＴＱ１のゲート・ソース電圧Ｖｇｓは、同図（ｉ）のように上昇する。そのため、Ｐ-ＭＯＳＴＱ１には、図７（ｂ）の電圧電流特性に従って、図２（ｅ）に示すように、ドレイン・ソース電流Ｉｄｓが流れる。
このＰ-ＭＯＳＴＱ１のゲート・ソース電圧Ｖｇｓが、時間ｔ４にＰ-ＭＯＳＴＱ１のしきい値（Ｖｔｈ１）を超えると、ドレイン・ソース電流Ｉｄは０となる。
【００１９】
したがって、本インバータ回路の入力電圧Ｖinが、接地レベル（０Ｖ）から＋５Ｖに変移する場合にＭＯＳＴＱ１〜Ｑ４を同時に流れるドレイン・ソース電流、即ち貫通電流Ｉｄｃは、同図（ｅ）、（ｊ）を重ね合わせた同図（ｋ）の、時間ｔ３〜ｔ４間に流れる部分（図中、塗りつぶした部分）である。
【００２０】
本インバータ回路において、回路の入力電圧Ｖinが＋５Ｖ（＝Ｖｄｄ）から０Ｖへ変移する場合の、ＭＯＳＴＱ１〜Ｑ４のゲート・ソース電圧とドレイン・ソース電流の関係は、図３のタイミングチャートに示すとおりである。
入力電圧Ｖinの変移は、同図（ａ）、（ｆ）に示すように、＋５Ｖから０Ｖへと図２の場合と逆になっており、このため、図３のタイミングチャートに示されるＭＯＳＴＱ１〜Ｑ４各部の動作は、図２における動作が反転しているだけの相違であるので、詳細な各部の動作説明は省略する。
【００２１】
図３（ｄ）に示すように、Ｎ-ＭＯＳＴＱ２のゲート・ソース電圧Ｖｇｓが該Ｎ-ＭＯＳＴＱ２のしきい値（Ｖｔｈ２）を超える時間ｔ３から該Ｎ-ＭＯＳＴＱ２のドレイン・ソース電流Ｉｄｓが、図７（ａ）の電圧電流特性に従って、図３（ｅ）に示すように流れる。
また、Ｐ-ＭＯＳＴＱ１のゲート・ソース電圧Ｖｇｓは、同図（ｉ）に示すように上昇し、そのため、該Ｐ-ＭＯＳＴＱ１には、図７（ｂ）の電圧電流特性に従って、図３（ｊ）に示すようにドレイン・ソース電流Ｉｄｓが流れる。
したがって、入力電圧Ｖinが＋５Ｖから０Ｖへ変移する場合の貫通電流Ｉｄｃは、図３（ｋ）の時間ｔ３〜ｔ４間に流れる部分（図中、塗りつぶした部分）となる。
上述の動作によって、本インバータ回路では、従来のＣＭＯＳインバータ回路に比べて、回路の貫通電流Ｉｄｃを大きく低減することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係るインバータ回路の実施の一形態例を示す回路図。
【図２】回路の入力電圧Ｖinが０Ｖから＋５Ｖに変移するときの、インバータ回路のＭＯＳＴＱ１〜Ｑ４のゲート・ソース電圧とドレイン・ソース電流の関係を示す模式的な動作タイミングチャート。
【図３】回路の入力電圧Ｖinが＋５Ｖから０Ｖに変移するときの、インバータ回路のＭＯＳＴＱ１〜Ｑ４のゲート・ソース電圧とドレイン・ソース電流の関係を示す模式的な動作タイミングチャート
【図４】発振回路の能動素子にＣＭＯＳインバータを使用した従来の水晶発振器の一例を示す電気回路図。
【図５】ＣＭＯＳインバータの説明図であって、（ａ）は基本的回路構成を示す電気回路図、（ｂ）は動作説明図。
【図６】ＣＭＯＳインバータの入力電圧対出力電圧及び貫通電流の特性図。
【図７】（ａ）はＮ-ＭＯＳＴの、（ｂ）はＰ-ＭＯＳＴのそれぞれ入力電圧対出力電流の特性図。
【図８】ＣＭＯＳインバータ回路を構成するＮ-ＭＯＳＴとＰ-ＭＯＳＴのゲート・ソース電圧とドレイン・ソース電流の関係を示す模式的なタイミングチャート。
【符号の説明】
【００２３】
Ａ、Ｂ・・端子、  Ｃ１、Ｃ２、Ｃout・・コンデンサ、  ＩＣ１・・ＣＭＯＳインバータ、
Ｑ１、Ｑ３・・ＰチャネルのＭＯＳトランジスタ（Ｐ-ＭＯＳＴ）、
Ｑ２、Ｑ４・・ＮチャネルのＭＯＳトランジスタ（Ｎ-ＭＯＳＴ）、
Ｒ１、Ｒｄ・・抵抗、    Ｙ１・・水晶振動子、    Ｚ１、Ｚ２・・遅延回路
【図１】
2005175540.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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