(57)【要約】【課題】トライアックにおいて感度の向上と誤動作の防止との両方を良好に達成することが困難であった。【解決手段】トライアックを構成するために、半導体基板１に第１、第２、第３及び第４のＮ型半導体領域Ｎ１、Ｎ２、Ｎ３、Ｎ４と第１及び第２のＰ形半導体領域Ｐ１、Ｐ２とを設ける。半導体基板１の一方の表面２に第１の主電極Ｔ１とゲ−ト電極Ｇとを配置する。半導体基板１の他方の主面３に第２の主電極Ｔ２を設ける。第１のＮ形半導体領域Ｎ１から半導体基板１の一方の表面２に至るＮ形半導体から成るゲ−トトリガ電流抑制部分１０を設ける。このゲ−トトリガ電流抑制部分１０を、平面的に見て第１の主電極Ｔ１の第３のＮ形半導体領域Ｎ３の上方に配置された部分とゲ−ト電極Ｇとの間に配置する。【選択図】    図４
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【特許請求の範囲】
【請求項１】
半導体基板（１）と、前記半導体基板（１）の一方の表面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の表面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）が、第１の導電形の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の表面側に隣接配置され且つ前記半導体基板（１）の前記一方の表面（２）に露出する部分を有している第１の導電形と反対の第２の導電形の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の表面側に隣接配置され且つ前記半導体基板（１）の前記他方の表面（３）に露出する部分を有している第２の導電形の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の表面（１２）に露出する部分を有している第１の導電形の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の表面（３）に露出する部分を有している第１の導電形の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の表面（２）に露出する部分を有している第１の導電形の第６の半導体領域（Ｎ４）とを有し、
前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、
前記第２の主電極（Ｔ２）が前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、
前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、
前記半導体基板（１）の前記一方の表面（２）に対して垂直な方向から見て前記第６の半導体領域（Ｎ４）と前記第１の主電極（Ｔ１）との間に、前記第４の半導体領域（Ｎ２）に対して分離されているゲートトリガ電流抑制部分を配置したことを特徴とする双方向サイリスタ。
【請求項２】
前記抑制部分は、前記第１の半導体領域（Ｎ１）に連結された第１導電形の半導体領域（１０）から成ることを特徴とする請求項１記載の双方向サイリスタ。
【請求項３】
前記抑制部分は、絶縁物質から成ることを特徴とする請求項１記載の双方向サイリスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、比較的大きい転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが得られ、且つゲートトリガ電流ＩＧＴが比較的小さい双方向サイリスタ即ちトライアックに関する。
【０００２】
【従来の技術】
【特許文献１】特公昭６０−４３６７１号公報
前記特許文献１等で公知の典型的なトライアックは、例えば図１及び図２に示すように、第１，第２，第３及び第４のＮ形半導体領域Ｎ１，Ｎ２，Ｎ３，Ｎ４と、第１及び第２のＰ形半導体領域Ｐ１，Ｐ２とを有する半導体基板１と、第１及び第２の主電極Ｔ１，Ｔ２と、ゲート電極Ｇと、絶縁層４とから成る。第１の主電極Ｔ１及びゲート電極Ｇは半導体基板１の一方の主表面２に配置され、第２の主電極Ｔ２は他方の主表面３に配置されている。第２のＮ形半導体領域Ｎ２には複数の貫通孔５が設けられ、ここを介して第１のＰ形半導体領域Ｐ１が第１の主電極Ｔ１に接続されている。この双方向サイリスタは、Ｎ２，Ｐ１，Ｎ１，Ｐ２から成る第１のサイリスタ部分と、Ｐ１，Ｎ１，Ｐ２，Ｎ３から成る第２のサイリスタ部分との並置した構成になっており、次の４つのモードでターンオンする。
（１）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位の時にゲート電極Ｇを正電位にしてターンオンさせる第１のモード。
（２）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位の時にゲート電極Ｇを負電位にしてターンオンさせる第２のモード。
（３）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位の時にゲート電極Ｇを負電位にしてターンオンさせる第３のモード。
（４）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位の時にゲート電極Ｇを正電位にしてターンオンさせる第４のモード。
【０００３】
【発明が解決しょうとする課題】
トライアックは、２つの逆阻止サイリスタ即ちＳＣＲを逆方向並列に接続したものと同様に動作するので、一般に交流制御用素子として使用される。従って、トライアックが交流回路に使用されている時には、トライアックにおける第１の方向の電流が流れる第１のサイリスタ部分と第２の方向の電流が流れる第２のサイリスタ部分とが交互に導通する。ところで、半導体基板１の内のキャリアのライフタイムにより、第１のサイリスタ部分がオフ状態になってもキャリアが半導体基板１内にしばらく残存する。また、電流と電圧との間に位相差を有している交流回路にトライアックが使用されている時には、第１のサイリスタ部分を流れる第１の方向の電流が零になった時に第１のサイリスタ部分に対して逆方向電圧が印加されることがある。この場合、第１のサイリスタ部分がオフ時に逆方向電圧が印加されると、蓄積キャリアがトリガ電流となってトライアックを誤動作させることがある。この誤動作はターンオフ時の逆方向電圧の立ち上りが速いほど発生し易い。誤動作に対する耐量の評価に、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが使用されている。この転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃは、誤動作によってトライアックが導通状態になる電圧上昇率の臨界植を示している。誤動作防止のためには、この転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃは大きいことが望ましい。
【０００４】
転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを大きくするために、半導体基板１に重金属を拡散してキャリアの寿命（ライフタイム）を短くする方法、又は残存キャリアの影響を弱めるために第１及び第２のサイリスタ部分の間隔を大きくする方法等が考えられる。しかし、前者の方法は高温動作時に漏れ電流が増大したり、オン抵抗が増大する等の問題を有する。また、後者の方法は、半導体基板のサイズ（チップサイズ）が増大するため、コストアップを招来する。また、半導体拡散領域の構造変更によって感度を低下させることによって転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを増加させることも考えられるが、ゲ−トトリガ電流ＩＧＴが増加するため望ましくない。
【０００５】
そこで、本発明の目的は、ゲ−トトリガ電流が比較的小さく且つ転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが比較的大きい双方向サイリスタを提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明を実施形態を示す図面の参照符号を伴って説明する。但し、特許請求の範囲及びここでの参照符号は、本発明の理解を助けるためのものであって、本発明を限定するものではない。本発明は、半導体基板（１）と、前記半導体基板（１）の一方の表面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の表面（３）に設けられた第２の主電極（Ｔ２）とを備え、前記半導体基板（１）が、第１の導電形の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の表面側に隣接配置され且つ前記半導体基板（１）の前記一方の表面（２）に露出する部分を有している第１の導電形と反対の第２の導電形の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の表面側に隣接配置され且つ前記半導体基板（１）の前記他方の表面（３）に露出する部分を有している第２の導電形の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の表面（１２）に露出する部分を有している第１の導電形の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の表面（３）に露出する部分を有している第１の導電形の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の表面（２）に露出する部分を有している第１の導電形の第６の半導体領域（Ｎ４）とを有し、前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、前記第２の主電極（Ｔ２）が前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、前記半導体基板（１）の前記一方の表面（２）に対して垂直な方向から見て前記第６の半導体領域（Ｎ４）と前記第１の主電極（Ｔ１）との間に、前記第４の半導体領域（Ｎ２）に対して分離されているゲートトリガ電流抑制部分を配置したことを特徴とする双方向サイリスタに係わるものである。
【０００７】
前記抑制部分は、第１導電形の半導体領域又は絶縁物質であることが望ましい。
抑制部分を第１導電形の半導体領域で構成する時には第１の半導体領域の一部を半導体基板１の一方の表面（２）まで延在させた構成にすることが望ましい。しかし、この抑制部分の半導体領域を第１の半導体領域（Ｎ１）に対して非連結状態に構成することができる。この場合には第２の半導体領域（Ｐ１）の中に抑制部分（１０）の半導体領域を島状に配置する。抑制部分を絶縁物質で構成する場合には、半導体基板（１）に孔を形成して空気による絶縁領域を設けるか又はシリコン酸化物等の絶縁部分を設ける。
【０００８】
【発明の効果】
本発明に従ってゲ−トトリガ電流の抑制部分を設けると、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下による誤動作の発生を伴わないで、ゲ−トトリガ電流の無効成分を低減させてトリガ感度を向上させることができる。
【０００９】
【発明の実施の形態】
次に、図３〜図８を参照して本発明の実施形態及び実施例を説明する。
【００１０】
【実施例１】
図３〜図７に示す本発明の実施例１に従うトライアックは、図１及び図２に示す従来のトライアックにゲ−トトリガ電流の抑制部分１０を追加し、この他は図１及び図２と同様に構成したものである。従って、図３〜図７に示す実施例１のトライアックは、図１及び図２のトライアックと同様に、第１、第２、第３及び第４のＮ形半導体領域Ｎ１，Ｎ２，Ｎ３，Ｎ４と、第１及び第２のＰ形半導体領域Ｐ１，Ｐ２とを有する半導体基板１と、第１及び第２の主電極Ｔ１，Ｔ２と、ゲ−ト電極Ｇと、絶縁層４とを備え、更に、本発明に従うゲ−トトリガ電流抑制成分１０を備えている。
【００１１】
第１の導電形の第１の半導体領域としての第１のＮ形半導体領域Ｎ１は、基板１の厚み方向の中央部分に配置されている。第２導電形の第２の半導体領域としての第１のＰ形半導体領域Ｐ１は、基板１の一方の表面２と第１のＮ形半導体領域Ｎ１との間に配置され、且つ第１のＮ形半導体領域Ｎ１に隣接し且つその一部が一方の表面２に露出している。第２導電形の第３の半導体領域としての第２のＰ形半導体領域Ｐ２は、第１のＮ形半導体領域Ｎ１と基板１の他方の表面３との間に配置され且つ第１のＮ形半導体領域Ｎ１に隣接し且つその一部が他方の表面３に露出している。第１導電形の第４の半導体領域としての第２のＮ形半導体領域Ｎ２は、第１のＰ形半導体領域Ｐ１と一方の表面２との間に配置され且つ第１のＰ形半導体領域Ｐ１に隣接し且つ一方の表面２に露出している。この第２のＮ形半導体領域Ｎ２は第１のＰ形半導体領域Ｐ１の中に例えばＮ形不純物の拡散によって島状に形成される。第１導電形の第５の半導体領域としての第３のＮ形半導体領域Ｎ３は、第２のＰ形半導体領域Ｐ２と他方の表面３との間に配置され且つ第２のＰ形半導体領域Ｐ２に隣接し且つ他方の表面３に露出している。この第３のＮ形半導体領域Ｎ３は第２のＰ形半導体領域Ｐ２の中に例えばＮ形不純物の拡散によって島状に形成される。第１導電形の第６の半導体領域としての第４のＮ形半導体領域Ｎ４は、第２のＮ形半導体領域Ｎ２と同様に第１のＰ形半導体領域Ｐ１と一方の表面２との間に配置され且つ第１のＰ形半導体領域Ｐ１に隣接し且つ一方の表面２に露出している。この第４のＮ形半導体領域Ｎ４は第１のＰ形半導体領域Ｐ１の中に例えばＮ形不純物の拡散によって島状に形成される。本発明に従うゲ−トトリガ電流抑制部分１０はＮ形の半導体領域から成り、第１のＮ形半導体領域Ｎ１と基板１の一方の表面２との間に配置されている。この実施例のゲ−トトリガ電流抑制部分１０は、第１のＮ形半導体領域Ｎ１に隣接し且つ一方の表面２に露出しているＮ形半導体領域から成り、第２のＮ形半導体領域Ｎ２からは第１のＰ形半導体領域Ｐ１によって分離されている。
【００１２】
図３及び図６から明らかなように平面的に見て第２及び第３のＮ形半導体領域Ｎ２、Ｎ３は互いに重ならないように配置されている。これにより、第２のＮ形半導体領域Ｎ２と第１のＰ形半導体領域Ｐ１と第１のＮ形半導体領域Ｎ１と第２のＰ形半導体領域Ｐ２とによって第１の極性を有する第１のサイリスタ部分が構成され、第３のＮ形半導体領域Ｎ３と第２のＰ形半導体領域Ｐ２と第１のＮ形半導体領域Ｎ１と第１のＰ形半導体領域Ｐ１とによって第２の極性を有する第２のサイリスタ部分が構成されている。
【００１３】
ゲ−ト電極Ｇが接続されている第４のＮ形半導体領域Ｎ４は、図３から明らかなように平面的に見て第２のＮ形半導体領域Ｎ２から離間し、第３のＮ形半導体領域Ｎ３に重なるように配置されている。この実施例では平面形状が四角形の基板１の一方の表面２の１つの角の近くに第４のＮ形半導体領域Ｎ４が配置されている。
【００１４】
第２のＮ形半導体領域Ｎ２の平面形状は台形である。第３のＮ形半導体領域Ｎ３の平面形状は、第２のＮ形半導体領域Ｎ２と同様な台形部分に四角形部分を加えた形状である。
【００１５】
ゲ−トトリガ電流抑制部分１０は長方形の平面形状を有し、第１の主電極Ｔ１とゲ−ト電極Ｇとの間に配置されている。
【００１６】
金属から成る第１の主電極Ｔ１は基板１の一方の表面２において第１のＰ形半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との両方に接続されている。即ち、第１の主電極Ｔ１は第１のサイリスタ部分の第２のＮ形半導体領域Ｎ２  と第１のＰ形半導体領域Ｐ１とに接続された第１の部分Ｔ１ａと、第２のサイリスタ部分の第３のＮ形半導体領域Ｎ３に対向する第１のＰ形半導体領域Ｐ１に接続された第２の部分Ｔ１ｂとを有する。第１の部分Ｔ１ａにおいては、第１の主電極Ｔ１が第２のＮ型半導体領域Ｎ２に接続されていると共に、第２のＮ型半導体領域Ｎ２    の貫通孔５を介して基板１の一方の表面２に露出している第１のＰ形半導体領域Ｐ１にも接続されている。本発明に従う抑制部分１０はゲ−ト電極Ｇと第１の主電極Ｔ１の第２の部分Ｔ１ｂとの間に配置されている。金属から成る第２の主電極Ｔ２は基板１の他方の表面３において第２のＰ形半導体領域Ｐ２と第３のＮ形半導体領域Ｎ３との両方に接続されている。金属から成るゲ−ト電極Ｇは基板１の一方の表面２において第４のＮ形半導体領域Ｎ４と第１のＰ形半導体領域Ｐ１との両方に接続されている。なお、ゲ−ト電極Ｇの第１のＰ形半導体領域Ｐ１に対する接続は、第４のＮ形半導体領域Ｎ４のゲ−トトリガ電流抑制部分１０に対向している辺とは反対側の辺に隣接する部分で行われている。
【００１７】
図３〜図７のトライアックの前述した第１〜第４のモ−ドのサイリスタ動作は図１及び図２の従来のトライアック及び前記特許文献１等で公知のトライアックと同一であり且つ周知であるので、この詳しい説明を省略する。また、以下の動作説明において、各半導体領域及び電極を図面の参照符号のみで示すこともある。
【００１８】
Ｎ２、Ｐ１、Ｎ１、Ｐ２から成る第１のサイリスタ部分及びＰ１、Ｎ１、Ｐ２、Ｎ３から成る第２のサイリスタ部分は、逆阻止３端子サイリスタ（ＳＣＲ）と同様な原理でオン・オフ動作する。本実施例の基本的トリガ動作は従来のトライアックと同一であり、ゲ−トトリガ電流ＩＧＴの無効電流成分を低減する点において従来のトライアックと相違している。即ち、本実施例ではゲ−トトリガ電流抑制部分１０が設けられているので、ここを通ってゲ−トトリガ電流が流れることが阻止され、ゲ−トトリガに寄与しない無効電流成分が低減する。
【００１９】
例えば、図１及び図２に示す従来のトライアックにおいて、第１の主電極Ｔ１を基準にして正の方向の電圧をゲ−ト電極Ｇに印加すると、ゲ−ト電極Ｇが第１のＰ形半導体領域Ｐ１に接触している部分から第１のサイリスタ部分の第２のＮ形半導体領域Ｎ２の下及び中を通って第１の主電極Ｔ１の第１の部分Ｔ１ａに向って流れるトリガ有効電流成分Ｉａと、ゲ−ト電極Ｇが第１のＰ形半導体領域Ｐ１に接触している部分から平面的に見て第２のＮ形半導体領域Ｎ２が設けられていない部分に配置された第１の主電極Ｔ１の第２の部分Ｔ１ｂに向って流れるトリガ無効電流成分Ｉｂが生じる。これに対して、図３〜図７の本実施例のトライアックでは、無効電流成分Ｉｂが流れる通路に抑制成分１０が設けられているので、無効電流成分Ｉｂが小さくなる。
【００２０】
前述した第１〜第４のモ−ドにおけるゲ−トトリガ電流ＩＧＴの有効成分は次の通りである。
（１）  第１のモ−ドにおいては、Ｇ−Ｐ１−Ｔ１の経路でＮ２の中及び下を通って流れる電流が有効成分である。この第１のモ−ドの場合には、Ｔ１、Ｎ２、Ｐ１、Ｎ１、Ｐ２、Ｔ２から成る第１のサイリスタ部分がタ−ンオンする。
（２）  第２のモ−ドにおいては、Ｔ１−Ｐ１−Ｇの経路でＮ４の中及び下を通って流れる電流が有効成分となる。これにより、Ｎ４Ｐ１接合が順バイアス状態に移行し、Ｎ４からＰ１に電子が注入される。この結果、Ｔ１、Ｎ２、Ｐ１、Ｎ１、Ｐ２、Ｔ２から成る第１のサイリスタ部分がタ−ンオンする。
（３）  第３のモ−ドにおいては、第２のモ−ドと同様に、Ｔ１−Ｐ１−Ｇの経路でＮ４の中及び下を通って流れる電流が有効成分となる。この第３のモ−ドの場合には、まず、Ｎ４  Ｐ１接合が順バイアス状態に移行し、Ｎ４からＰ１に電子が注入される。この結果、Ｔ１  、Ｐ１  、Ｎ１  、Ｐ２  、Ｎ３、  Ｔ２から成る第２のサイリスタ部分がタ−ンオンする。
（４）  第４のモ−ドにおいては、第１のモ−ドと同様にＧ  −Ｐ１−  Ｔ１の経路でＮ２の中及び下を通って流れる電流が有効成分である。この第４のモ−ドの場合には、Ｔ１、Ｐ１、Ｎ１、Ｐ２、Ｎ３、Ｔ２の第２のサイリスタ部分がオンになる。
【００２１】
第１のモ−ドでトリガする場合において、ゲ−ト電極Ｇから第１の主電極Ｔ１の第２の部分Ｔ１ｂに流れる電流は無効成分となる。本実施例では、抑制部分１０において上記無効成分が低減されている。この無効成分を減少させるために図１で破線で示す第２の半導体領域Ｎ２の延長部分Ｎ２ａを設けることが考えられる。このような延長部分Ｎ２ａをゲ−ト電極Ｇと第１の主電極Ｔ１の第２の部分Ｔ１ｂとの間に配置すると、第１のＰ形半導体領域Ｐ１におけるゲ−トトリガ電流の通路が狭められ、無効成分が低減する。しかし、第２のＮ形半導体領域Ｎ２が動作した時にこの延長部分Ｎ２ａからもキャリアの注入が起こり、印加電圧の極性反転時に異常トリガが生じ易くなり、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが悪化する。これに対して、本実施例の抑制成分１０は第２のＮ形半導体領域Ｎ２と分離され且つ第１の主電極Ｔ１に接続されていないので，抑制部分１０からのキャリアの注入が発生せず、これによる誤動作が発生せず且つ転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの悪化も生じない。また、Ｎ４からＰ１に注入される電子の広がりが抑制部分１０によって制限され、第３のモ−ド等において、トリガを良好に行うことができる。
【００２２】
次に、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃについて考える。転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃは、単一半導体基板１内に形成された第１及び第２のサイリスタ部分を交互に動作させた時の残存キャリアによる異常トリガ動作が発生する電圧上昇率の臨界値を示す。この転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを向上させるためには、ゲ−トトリガ電流ＩＧＴを、平面的に見て第１及び第２のサイリスタ部分の境界部分から離間した領域に集中的に流すことが望ましい。本実施例のトライアックによれば、抑制部分１０によるゲ−トトリガ電流ＩＧＴの電流経路の制限により、第４のＮ形半導体領域Ｎ４のキャリア注入開始点及び第３のＮ形半導体領域Ｎ３の動作開始点を第１及び第２サイリスタ部分の境界から比較的遠ざけることができる。この結果、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが向上している。
【００２３】
上述から明らかなように本実施例は次の効果を有する。
（１）  抑制部分１０は、ここからのキャリアの注入を行わず且つ第３のＮ形半導体領域Ｎ３の上方部分に対するキャリアの注入を抑制するので、トライアックの誤動作が防止される。
（２）  第１及び第２のサイリスタ部分の間隔を小さく保って転流時臨海電圧上昇率（ｄｖ／ｄｔ）ｃを大きくしても、無効成分が低減しているため、ゲ−トトリガ電流ＩＧＴを比較的小さくすることができ、感度を比較的高くすることができる。
（３）  抑制部分１０の働きにより、第４のモ−ドにおいて比較的大きくなる第１の主電極Ｔ１からゲ−ト電極Ｇに流れるゲ−トトリガ電流ＩＧＴを適切な値に調整することができる。
【００２４】
【実施例２】
図８に示す実施例２のトライアックは、変形された抑制部分１０ａを設け、この他は図３〜図７と同一に形成したものである。図８の変形された抑制部分１０ａは、例えばシリコン酸化物等の絶縁物質から成り、図３〜図６の抑制部分１０と同じ位置に配置されている。この変形された抑制部分１０ａは、図３〜図６の抑制部分１０と同様にゲ−トトリガ電流の無効成分を制限し且つキャリアを注入しない。従って、実施例２によっても実施例１と同様な効果が得られる。
【００２５】
なお、抑制部分１０、１０ａの深さは、第１のＰ形半導体領域Ｐ１よりも浅くともよい。また、図８における絶縁物質から成る抑制部分１０ａを基板１に形成した孔に置き換えることができる。
【００２６】
【変形例】
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）  抑制部分１０，１０ａを複数の部分に分割することができる。
（２）  第２のＮ形半導体領域Ｎ２に開孔５を形成しないで、第１のサイリスタ部分においても第１の主電極Ｔ１を第１のＰ形半導体領域Ｐ１に接続することができる。この場合には、第１のサイリスタ部分における第１のＰ形半導体領域Ｐ１のゲ−ト電極Ｇからできるだけ離れた部分に第１の主端子Ｔ１を接続する。
（３）  各半導体領域Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｐ１、Ｐ２のパタ−ンを変形することができる。また基板１の側面全体をＰ型半導体とすることができる。
【図面の簡単な説明】
【図１】従来のトライアックを示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本発明に従う実施例１のトライアックを示す平面図である。
【図４】実施例１のトライアックの図３、図６及び図７のＡ´−Ａ´線に相当する部分を示す断面図である。
【図５】図３のＢ−Ｂ線を示す断面図である。
【図６】図３の半導体基板１の一方の表面を示す平面図である。
【図７】図４のＣ−Ｃ線を示す断面図である。
【図８】本発明に従う実施例２のトライアックを図４と同様に示す断面図である。
【符号の説明】
１    半導体基板
Ｔ１  第１の主電極
Ｔ２  第２の主電極
Ｇ    ゲ−ト電極
Ｎ１  第１のＮ形半導体領域（第１の半導体領域）
Ｐ１  第１のＰ形半導体領域（第２の半導体領域）
Ｐ２  第２のＰ形半導体領域（第３の半導体領域）
Ｎ２  第２のＮ形半導体領域（第４の半導体領域）
Ｎ３  第３のＮ形半導体領域（第５の半導体領域）
Ｎ４  第４のＮ形半導体領域（第６の半導体領域）
１０，１０ａ  ゲ−トトリガ電流抑制部分
【図１】
2005026262.tif 000003
【図２】
2005026262.tif 000004
【図３】
2005026262.tif 000005
【図４】
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【図５】
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【図６】
2005026262.tif 000008
【図７】
2005026262.tif 000009
【図８】
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