(57)【要約】      （修正有）【課題】  調整可能なビット・フェーズ・サンプリングを組み込んだシステム内での下流のデジタル処理の再同期に対する要求性を最低限化する可変フェーズ・ビット・サンプリングの実施の提供。【解決手段】サンプリング・デバイスはサンプリング回路を備え、サンプリング回路は、データ・インプットとクロック・インプットを備える。ビット・フェーズ・サンプリングは可変遅延要素を利用し、可変遅延回路は、調整可能なトリガ信号を供給する。該トリガ信号は、第１遅延制御信号に応じて、サンプリングフェーズを制御する。少なくとも１つの遅延制御信号に応じて、固定遅延回路が所定の時間量だけアウトプット信号を遅らせる。可変遅延要素によって、潜在的に破壊されている可能性のある任意のクロック・ストリームがデータ・サンプリング・デバイスのみに接続されることとし、固定遅延セクションを利用可能とする。【選択図】図３
2005218108.tif 000002
【特許請求の範囲】
【請求項１】
データ・インプットとクロック・インプットを備えるとともに、データ信号に応じたアウトプット信号を動作可能に供給するサンプリング回路と、
該サンプリング回路と接続するとともに、第１遅延制御信号に応じて前記クロック・インプットに調整可能なトリガ信号を動作可能に供給する可変遅延回路と、
前記サンプリング回路と接続するとともに、少なくとも１つの第２遅延制御信号に応じて所定時間だけアウトプット信号を動作可能に遅らせる固定遅延回路からなることを特徴とするサンプリング・デバイス。
【請求項２】
システム・クロック信号に応じて、クロック周波数信号を動作可能に供給する周波数探知・測定回路と、
前記周波数探知・測定回路と接続するとともに、前記クロック周波数信号に応じて第１遅延制御信号と少なくとも１つの第２遅延制御信号を動作可能に供給する遅延制御器を更に備えることを特徴とする請求項１記載のサンプリング・デバイス。
【請求項３】
前記遅延制御器が、所望のクロック周波数制御信号と前記サンプリング回路の所望のインプット・サンプリング・フェーズに応じて、第１遅延制御信号と少なくとも１つの第２遅延制御信号を更に供給することを特徴とする請求項２記載のサンプリング・デバイス。
【請求項４】
前記遅延制御器が、第２遅延制御信号を更に供給するとともに、前記アウトプット信号と、前記クロック周波数信号と前記サンプリング回路の所望のインプット・サンプリング・フェーズに応じて遅延されたアウトプットとの間の遅延時間を動作可能に調整することを特徴とする請求項３記載のサンプリング・デバイス。
【請求項５】
前記固定遅延回路が、更に第１スイッチ及び第２スイッチを備え、
前記第１スイッチが、前記第１遅延制御信号に応じてアウトプット信号に第１遅延量を供給し、
前記第２スイッチが、第２遅延制御信号に応じてアウトプット信号に第２遅延量を供給し、
アウトプット信号の遅延量の総量が、下流の処理回路のセットアップ時間並びにホールド時間を超えないことを特徴とする請求項４記載のサンプリング・デバイス。
【請求項６】
前記可変回路がシステム・クロックと前記サンプリング回路のクロック・インプットとの間の信号パスにのみ配置されていることを特徴とする請求項１記載のサンプリング・デバイス。
【請求項７】
調整可能なトリガ信号に応じてアウトプット信号を動作可能に供給するサンプリング回路と、
前記サンプリング回路に接続するとともに、第１遅延制御信号に応じて調整可能なトリガ信号を動作可能に供給する可変遅延回路と、
前記可変遅延回路に接続するとともに、クロック周波数信号並びに所望のフェーズ信号に応じて第１遅延制御信号を動作可能に供給する遅延制御器と、
前記サンプリング回路と接続するとともに、少なくとも１つの第２制御信号に応じて所定の時間だけアウトプット信号を動作可能に遅らせる固定遅延回路からなることを特徴とする可変フェーズ閾値サンプリング・デバイス。
【請求項８】
前記少なくとも１つの第２制御信号が、更に第２制御信号及び第３制御信号を有し、
前記固定遅延回路が、第１スイッチ及び第２スイッチを有し、
前記第１スイッチが、前記第２制御信号に応じた第１の所定時間だけ前記アウトプット信号を遅らせ、
前記第２スイッチが、前記第３制御信号に応じた第２の所定時間だけ前記アウトプット信号を遅らせることを特徴とする請求項７記載の可変フェーズ閾値サンプリング・デバイス。
【請求項９】
システム・クロックに応じた前記遅延制御器に応じたクロック周波数信号を動作可能に供給する周波数探知・測定回路を更に備えることを特徴とする請求項８記載の可変フェーズ閾値サンプリング・デバイス。
【請求項１０】
（ａ）調整可能なサンプリング・フェーズを備えるトリガ信号に応じてサンプリングされたデータ信号を供給する段階と、
（ｂ）サンプリング・フェーズと処理回路のセットアップ・ホールド時間との間の差異に応じた値を定める段階と、
（ｃ）前記調整可能なサンプリング・フェーズと前記セットアップ・ホールド時間との間の関係に応じて、サンプリングされたデータ信号に与えられる遅延総量を変更する段階からなることを特徴とするサンプリング方法。
【請求項１１】
サンプリングされるデータに与えられる遅延を変更する段階が、
（ｃ１）サンプリングされたデータ信号を遅らせ、
前記段階（ａ）が前記処理回路の前記セットアップ・ホールド時間を超えないことを特徴とする請求項１０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変フェーズ・ビット・サンプリングを要するシステムに関する。より詳細には、多数の可変フェーズ・サンプリング・デバイスが同時に異なるフェーズで同じビット・セルをサンプリングすることを要求し、該ビット・セル内で一のフェーズ・オフセットでの同期が、該ビット・セル内での他のフェーズ・オフセットで使用されるデータ・ビット・ストリームの性能計測に関する。
【背景技術】
【０００２】
近年、通信システムにおけるデータ転送率は日進月歩で増大し、通信要素の物理的限界を押し上げ続けている。このような進歩は、新しい性能計測装置の必要性を高めている。該性能計測装置とは、素早く且つ効率的に通信システムの能力を格付け可能なものである。これらの大きな利点の多くは、より新しく速い手段のために旧来の方法を廃れさせるものである。しかしながら、これらの新たな手段は、旧来のあまり熟考されていない問題に対する最適解法を要求するものであり、要求される大きなシステムの性能を達成するためのものである。下流工程を誤作動させることなしにサンプリング・フェーズを変化させることは、１つのそのような問題である。
【０００３】
シンセシス・リサーチ，インク(SyntheSys Research, Inc)の装置や技術及び他の装置・技術は、１つのデータ・ビット時間ウィンドウ内での可変フェーズ・オフセットでのサンプリングされたビット・データに対する多くの速くて短時間の計測を要求する。１つのビット時間内でのビット・サンプリングのフェーズ・オフセットを変更することは、可変遅延機構を用いることによって、多くの場合なされる。非常に高性能の計測装置に対するこの可変遅延要素は、サンプリング・デバイスのクロッキング・パスに配置される。可変遅延は、しばしばデータ・パスよりもむしろクロッキング・パスに配される。なぜなら、試験中のデータ波形を歪ませる可変遅延技術内で見受けられるデータ従属性のためである。可変遅延要素を介して、単一の周波数のクロック信号を配することにより、正確で綺麗な遅延が成し遂げられる。遅延設定が変更されるとき、可変遅延技術は、可変遅延要素を介して通過するクロッキング信号を妨害する。該可変遅延技術は、不完全な或いは部分的なクロック信号を出力する。定義されたビット・クロック・ウィンドウ或いはクロック・エッジの正確な数に依存する該装置に対して、上記出力されたクロック信号は、悪影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
データ・ストリームの性能を計測する従来の装置は、クロッキング・ストリームを妨害する可変遅延技術を利用するものである。遅延設定が変更されたときの再同期の必要性によって加えられたオーバーヘッドの影響を、該従来の装置は受けることがない。なぜなら、これらの装置は、長時間の平均ビット誤り率の測定に限定されるためである。実行するために多数秒を要する測定は、瞬間で行われる再同期プロセスを容易に隠してしまうものとなる。しかしながら、新しい方法は、個々の測定時間が１秒以下で数多く実行されることを要求する。このことは、もし、再同期が各サンプリング・フェーズの変更の後に必要とされるならば、同期のためのオーバーヘッドが計測時間を占めることを意味する。
【０００５】
いくつかの試験システムが商業的に利用可能である。該試験システムは、ビット誤り率計測方法を用いて、装置或いは通信サブシステムからのデータ信号を特徴づけ、検証するものである。これらは、アギレント・テクノロジ（Agilent Technologies）、アンリツ（Anritsu）、アドバンテスト（Advantest）及びＳＨＦが提供するビット誤り率計測機器を備える。これら各システムにおいて、非オーバーラップ技術が使用され、フェーズを変更するための様々な方法が創出されている。該方法は、ビット・セルがサンプリングされ、該ビット・セルがビット誤り率並びに他の計測技術を実行するものである。しかしながら、これらの方法は、クロッキング信号を妨害しない可変フェーズ設定メカニズム或いは、不利なレートでの再同期のいずれかを要する。クロックを妨害することのない可変フェーズ設定機構を用いて短く素早い計測インターバルを創出することは重要である。なぜなら、経済的であり、非常に高い周波数で広い遅延範囲をもたらし、優れた遅延解像度に貢献するためである。
【０００６】
更に従来において、緊密に同期した２若しくはそれ以上のサンプリング・デバイスに対する異なるフェーズ・オフセットを独立して調整可能であり、任意のサンプリング・フェーズ変更の間において多数のチャネル間で同期が維持されていると仮定されている間、下流のデジタル処理要素が、同時にサンプリング・デバイスの結果を利用可能とする機構は存在しなかった。
【０００７】
加えて、ビット・セル内で１つのフェーズ・オフセットでの同期が可能であり、クロッキング信号を妨害する様々な可変遅延機構により、該ビット内で他のもう一つのフェーズ・オフセットに該サンプリング・フェーズが変更された後においても、同期が維持され利用されることを可能とする機構は存在しなかった。
【０００８】
高性能システムにおけるサンプリング・クロック・フェーズの柔軟な設定をするときに生ずるクロッキング妨害が、ポスト・ビット・サンプル・データの下流での処理においてクロッキング妨害を引き起こさない装置並びに方法が必要とされる。そのような発明においては、このポスト・ビット・サンプル・データの同期が、一の設定から次の設定或いは平行サンプリング・アーキテクチャのように一のサンプリング・デバイスから次のデバイスへ移る間に失われることがない。
【０００９】
一般にＤタイプ単安定回路のようなサンプリング・デバイスは、インプット信号の論理レベルを、適切なストロボ（クロック）信号エッジの後のアウトプット信号上に複製する装置である。このエッジは、一般に立ち上がりエッジ、立下りエッジとして知られる。正しい値をサンプリングすることを保証されるサンプリング・デバイスにおいて、十分なセットアップ・ホールド時間を備えるサンプリング・デバイスへのインプットにサンプリングされるとともに適用されるデータ信号は存在してなければならなかった。クロッキング・エッジがサンプリング・デバイスに与えられるときに、正しいレベルがサンプリングされない結果、そのサンプルの期間においてサンプリング・デバイスのアウトプットは不正確なものとなる。いずれの場合においても、各サンプルがサンプリング・クロックの一期間の間続き、次のクロック・サンプリング・エッジの後の次のサンプルに置き換えられる。
【００１０】
カウンタやステート・コントロール・プロセッサのようなデジタル処理要素或いはステート・マシンは、単安定回路と同様の方式で、クロッキング信号に依存し、前の状態（カウンタ値）に基づいて、次の状態（カウンタ値）が算出され、次のサンプリング・エッジが生じたときに、ステート−ホールディング・サンプリング・デバイス（例えば、Ｄ−単安定回路）に次の状態（カウンタ値）がサンプリングされる。これら処理要素のサンプリング・クロックの最大レートは、サンプリング・エッジが生ずる時刻から新たな状態を出力するまでに必要とされる計算量及びこの新たに出力された古い状態に基づき新たな次の状態を算出するための処理量に依存する。短すぎるサンプリング時間を有する結果、次の短縮されたクロック・サンプリング・エッジが到達するときには、算出される次の状態は準備されておらず、正しくない状態（カウント）がラッチされることとなる。これは、自己回復プロセスではなく、この点から全ての将来の状態（カウント）が誤ったものとなる。誤作動したクロックに起因してインプット・データをサンプリングするとき、単安定回路は間違った状態にあり、一つのビット・デシジョン・エラーを創出する。該ビット・デシジョン・エラーは次のビットがサンプリングされた後、修正される。短縮され且つ誤作動したクロックがステート・マシンに次の状態をサンプリングさせることを早くしすぎた場合、このようなエラーはそこから永久に続いていく。
【課題を解決するための手段】
【００１１】
データ・インプットとクロック・インプットを備えるとともに、データ信号に応じたアウトプット信号を動作可能に供給するサンプリング回路を備え、該サンプリング回路がデータ・インプットとクロック・インプットを備えるサンプリング・デバイスにより、以下に示す効果並びに関連する利点を生じせしめる。可変遅延回路は、第１遅延制御信号に応じて前記クロック・インプットに調整可能なトリガ信号を動作可能に供給する。固定遅延回路は、少なくとも１つの遅延制御信号に応じて所定時間だけアウトプット信号を動作可能に遅らせる。このようにして、システム・クロック信号は、下流のデジタル処理回路に直接的に接続され、これにより、可変遅延要素により潜在的に破壊されるクロック・ストリームがデータ・サンプリング・デバイスのみに接続される。そして、固定遅延セクションが利用される。該固定遅延セクションは、サンプリング・デバイスのアウトプットと下流のデジタル処理デバイスへのインプットとの間にプログラム的に挿入される。
【発明の効果】
【００１２】
本発明の１つの目的は、インプット・データ・ビット・サンプリング回路でのフェーズ・サンプリング調整を可能とすることである。該サンプリング回路は、可変遅延デバイスを用い、該可変遅延デバイスは、クロッキング信号を誤作動させるとともに該誤作動したクロッキング信号が、下流のデジタル処理要素に用いられることを許容しないものである。
【００１３】
本発明の１つの目的は、低品質の固定遅延要素を利用して上記課題を解決することである。該固定装置は、サンプリング・デバイス・アウトプットのパスに切り替えられ、可変フェーズ・サンプリング調整から独立したサンプリング・デバイス・アウトプットのタイミングを前進／後進させる。可変フェーズ・サンプリング調整はサンプリング・デバイスに適用され、下流のデジタル処理にセットアップ・ホールド時間を合わせられる。
【００１４】
本発明の１つの目的は、サンプリングの際にインプット信号の質を乱すことなしに、サンプリング・デバイスでインプット・データをサンプリングし、このサンプリングの結果を、エラーを生ずることなしに、下流の処理要素へ流し、周波数の多くのオクターブを網羅する操作周波数の広い範囲を得ることである。
【００１５】
本発明の１つの目的は、下流のデジタル処理要素の同期を維持することを可能とすることである。該デジタル処理要素は、ビット期間内において１つのフェーズ・オフセットで用いられる。同期は有効性を維持され、他のデジタル処理に用いられる。該他のデジタル処理は、ビット期間内において他のもう一つのフェーズ・オフセットを要求される。該ビット期間は、クロック・ストリームを誤作動させるサンプリング・フェーズの変更により生ずる。
【００１６】
本発明の更なる目的は、多数のサンプリング・デバイスそれぞれを、それら自身のフェーズ・オフセット調整で支持することである。これは、クロック・ストリームを誤動作させるかもしれないフェーズ・オフセット調整が実行されている間、多数のサンプリング・デバイス・チャネルのそれぞれに対してのデジタル処理要素の同調された同期が保証され且つ維持されるようにしてなされる。
【００１７】
本発明の目的は、計測された周波数及び情報の知識を使用することである。該情報は、パス内に適切に組み入れられた或いは組み入れられていない追加の固定遅延要素から得られる。該パスは、サンプリング・デバイスと任意の下流のデジタル処理要素の間に存する。該デジタル処理要素は、目的の全ての周波数にセットアップ・ホールド時間を合わせることを可能とする。
【発明を実施するための最良の形態】
【００１８】
本発明によりもたらされる目的並びに利点の更なる理解のために、以下の詳細な説明並びに関連する図面を参照する。同様の部分には、同様の符号が付されている。本発明は、図面を参照しつつ詳細に説明される。図面中には、本発明の好適な実施形態が記載されている。尚、本発明の他の異なる形態も実施可能であり、ここに記載される実施形態に何ら限定されるものではない。これら実施形態は、当業者が完全な実施を可能とするように開示されている。
【００１９】
本発明は、部分的に同期を失わせるクロッキング妨害（誤作動）が、下流のデジタル処理要素の同期を失わせない装置並びに方法を提供する。該クロッキング妨害は、１若しくはそれ以上のサンプリング・デバイスのビット期間内でサンプリング・ポイントを変化させることにより生ずる。可変遅延設定が変更されるときにクロッキング誤作動の可能性を除去することは、他の魅力的な特徴を備える高周波数可変遅延技術において不可避なものである。このため、誤作動により害されない方法並びに装置を提供することは重要である。
【００２０】
本発明は、潜在的に誤作動したクロックがデバイスのみに向かうようにして、該デバイスが後のプロセスにおいて長時間の悪影響を与えることなしに、該瞬間的な誤作動を修復することにより上記の目的を達成する。
デバイスは誤作動に対して影響を受けやすいものである。例えば、ステート・メモリ或いはカウンタを備えるデバイスは、可変遅延要素を通過する必要のあるクロック信号を決して受信することがない。
【００２１】
下流のデジタル処理要素（実際には、任意のプログラム可能なフェーズ関係）により用いられるクロック・フェーズと合っていないクロック・フェーズによって、タイミングを合わされたパルス信号を与えられる（クロックされる）場合において、大きなシステムが適切に作動するようにするために、サンプリング・デバイスからデジタル処理デバイスへのサンプリングされたデータの切換における適切なセットアップ・ホールド時間を達成するために特別な考慮をしなければならない。本発明において、固定遅延要素は、ホールド或いは遅延期間を有する。該期間は、下流のデジタル処理要素の要求されるセットアップ・ホールド時間の総計により定義される。該固定遅延要素は、サンプリング・デバイスのアウトプットと下流のデジタル処理要素へのインプットの間の通常の遅延に加えられる。このようにして、作動周波数が選択され、サンプリング・フェーズ・オフセットが選択され、サンプリング・デバイスのアウトプットが、要求されるサンプル並びに下流のデジタル処理要素の要求されるホールド時間を乱しても、サンプリング・デバイス・パスのアウトプットに該固定遅延要素を加えることによって、下流のデジタル処理要素のセットアップ・ホールド時間が合わされることとなる。
【００２２】
プログラム的に固定遅延要素を既にサンプリングされたデジタル・ビット・ストリームに挿入することは、アナログ・ストリームに挿入することに較べて非常に容易である。なぜなら、デジタル論理抽象化によりもたらされるノイズやばらつきに対する自然のイミュニティのためである。信号の大きさの小さなばらつきは、切換可能な固定遅延機能の実行を行うためのスイッチやトレースの追加の不完全さにより生ずる。該ばらつきは、全く気づかれることなく、デジタル処理要素のインプット内のデジタル・ビット・レシーバに向かう。
【００２３】
本発明に係る機能のより完全な理解を得るために、図を参照しつつ機能説明を行う。図１及び２は、概略的なブロック線図であり、サンプリング・デバイス並びに下流のデジタル処理要素を用いた可変フェーズ・オフセット・ビット・サンプリングを設計するための従来の装置並びに方法を示している。図１は構成１０を示し、可変遅延要素１２がクロッキング・パス中に挿入されている。クロッキング・パスは、サンプリング・デバイス１４に与えられるデータ１１のサンプリング時間が調整されることを可能とする。しかしながら、可変遅延要素１２のアウトプット１３も下流のデジタル処理要素１６に与えられる。下流のデジタル処理要素１６は、可変遅延要素１２によって発生されうる不良信号に曝されるものとなっている。該不良信号は、遅延設定が変更された際に生じうる。この構成においては、データ１１は、サンプリング・デバイス１５から下流のデジタル処理要素１６にパイプラインにより繋がれている。下流のデジタル処理要素は、サンプリングされた結果１５のセットアップ・ホールド時間の維持以上の必要性を生じさせない。サンプリングされた結果１５が下流のデジタル処理要素１６に与えられるとき、サンプリング・デバイス１４とデジタル処理要素１６の関係は変化しない。なぜなら、これらは同一の信号１３によりクロックされる（タイミング・パルスを与えられる）ためである。このような構成は、下流のデジタル処理要素１６が不良信号を与えられるという問題を解決するものではない。それゆえ、各遅延設定の変更の後、一定の同期を下流のデジタル処理要素１６が要求することとなる。
【００２４】
図２は、可変遅延要素を示し、該可変遅延要素はデータ・パスに配されている。このデバイス２０において、インプット・クロック信号２３は、サンプリング・デバイス２４と下流のデジタル処理要素２６両方に与えられている。これにより２つの好適な利点をもたらす。１つは、サンプリング・デバイス２５の出力間のフェーズ関係が、下流のデジタル処理要素２６のセットアップ・ホールド時間への要求に対して、常に一定であるということである（なぜなら、サンプリング・デバイス２４と下流のデジタル処理要素２６が同一の信号２３でクロックされているためである）。他のもう一つの利点は、デジタル処理要素２６が、潜在的に不良信号を生じさせる可能性のある可変遅延要素２２を通過したクロックを用いないという点である。しかしながら、このアーキテクチャ２０は、可変遅延要素２２がデータ・パス２１に配されることを要する。このことは、サンプリング前のアナログ信号２７が、可変遅延要素２２により発生されるあらゆる種類のノイズ等の妨害因子を被る結果となる。今日の通信システムの高周波数での可変遅延技術において、データに従属する遅延ばらつきはパターン・センシティビティに影響を受けやすい。パターン・センシティビティは、信号２７の質を歪ませ、結果として、サンプリング・デバイス２４が、誤って間違った結果を測定することとなる。この誤計測は、インプット・データ信号２１よりむしろ、可変遅延要素２２に起因するものである。このことは、非常に高いデータ転送率において特に許容できる事柄ではない。
【００２５】
図３はシステム３０の概略ブロック線図であり、本発明の実施例に係るシステム３０は、可変フェーズ・ビット・サンプリング・デバイス５０を組み込んでいる。図示の如く、可変遅延回路３２（例えば、可変抵抗器、バラクタ、集積回路或いはその他好適なデバイス或いはこれらの組み合わせが挙げられる）が、システム・クロック信号３３のパスに配されている。可変遅延回路３２は、サンプリング回路３４のクロック或いはトリガ・インプット（ＣＬＫ）へのトリガ信号４１を供給する。サンプリング回路３４として、Ｄタイプ単安定回路、ハードウェアに備えられた部品（例えば、ＡＳＩＣ）、１若しくはそれ以上のプロセッサ上で実行可能なソフトウェア、或いは他の好適なサンプリング・デバイス及びこれらの組み合わせが例示できる。可変遅延回路３２は、下流のデジタル処理回路４０のトリガ或いはクロック・インプット（ＣＬＫ−Ｔ）に向かうシステム・クロック信号３３のパスには配されていない。デジタル処理回路４０として、デジタル信号プロセッシング（ＤＳＰ）回路、特定用途向け集積回路（ＡＳＩＣ）、１若しくはそれ以上のプロセッサ上で実行されるソフトウェア或いは他の好適な装置並びにこれらの組み合わせが例示できる。可変遅延回路３２のアウトプット４１は、システム・クロック信号３３が遅延された信号である。遅延量は調整可能な制御信号（ADJ: adjustable control signal）によって制御される。デジタル処理回路４０の要求されるセットアップ・ホールド時間を侵食しないようにサンプリング回路３４の可変フェーズ・アウトプット３５を調整するために、固定遅延回路３６は用いられ、スイッチを入れられる。該固定遅延回路は、第１スイッチ３７と第２スイッチ３８を備える。或いは、その他の方法では、追加の固定の遅延が、サンプリング・デバイス３４からのアウトプット・データ３５に加えられ、送られてもよい。或いは、下流のデジタル処理回路４０のセットアップ・ホールド時間の少なくとも総量に等しい量だけアウトプット・データ３５が遅らされてもよい。
【００２６】
周波数探知・測定回路４２は、インプット信号の周波数を測定する。周波数探知・測定回路４２として、カウンタや他の好適なハードウェア・デバイス或いは１若しくはそれ以上のプロセッシング・デバイス上で実行されるソフトウェア・プログラムが例示できる。周波数探知・測定回路４２はシステム・クロック信号３３に接続し、システム・クロック信号３３の周波数を測定する。そして、周波数探知・測定回路４２は、クロック周波数信号４３を供給する。クロック周波数信号４３は、システム・クロック信号３３の周波数を表す。固定遅延回路３６により供給される遅延量は、遅延制御器４４により制御される。遅延制御器４４として、ディスクリート論理回路、ＤＳＰ、ＡＳＩＣ、ステート・マシン、１若しくはそれ以上のプロセッシング・デバイス上で実行されるソフトウェア或いはデータ処理能力を備える他の好適なデバイス及びこれらの組み合わせが例示できる。
【００２７】
アプリケーションにおいて、遅延制御器４４は、インプットとして、クロック周波数信号４３、所望のクロック周波数及び下流の処理回路４０に対するフェーズ設定４５（或いは好適な要求）を受け取る。上述のインプットに基づき、適切なアルゴリズムを介して、遅延制御器４４は、第１遅延制御信号（ＡＤＪ）を供給する。第１遅延制御信号は、遅延量を変化或いは制御可能である。該遅延量は、可変遅延回路３２によって、システム・クロック３３に供給される。更に、遅延制御器４４は、第２遅延制御信号（ＳＷ１）を供給する。該第２遅延制御信号（ＳＷ１）は、遅延量を変化或いは制御される。該遅延量は第１スイッチ３７によって与えられる。更に、遅延制御器４４は、第３遅延制御信号（ＳＷ２）を供給する。該第３遅延制御信号（ＳＷ２）は、遅延量を変化或いは制御される。該遅延量は第２スイッチＳＷ２によって与えられる。本発明の可変フェーズ・ビット・サンプリング・デバイス５０を用いることにより、可変遅延回路３２の任意の特定のフェーズ設定において、サンプリング回路３４からのサンプリングされたデータ３５が下流のデジタル処理回路４０のセットアップ・ホールド時間要求を乱すならば、固定遅延回路３６により供給される追加の遅延が、セットアップ・ホールド時間を合わせることを保証する。
【００２８】
遅延制御器４４は、可変遅延回路３２からの潜在的に乱されているクロックを受け取らない。このことは、フェーズ変更設定の場合においても同期状態を維持することを可能とする。サンプリング回路３４と下流のデジタル処理回路４０との間のサンプリング後のデータ・パスに固定遅延回路３６を配することによって、固定遅延回路３６により潜在的に引き起こされるあらゆる歪み或いは変動が全体処理においてエラーを生じさせないこととなる。なぜなら、あらゆるエラーが、サンプリング・デバイスの後のデジタル・データ・ストリームに導入されるからである。
【００２９】
図４は、データ処理パスのデジタル的にサンプリングされる部分での変動を有することが許容可能である理由を図解するものである。図４において、典型的なデジタル・インプット・レシーバの伝達関数６０が示されている。例えば、下流のデジタル処理回路４０のインプットである。もしインプットがある論理閾値を超えると、この非常に非線形的な処理は、論理「１」水準をアウトプットとして出力する。同様に、インプットがある論理水準以下ならば論理「０」水準をアウトプットとして出力する。デジタル処理回路４０へのインプットにより示されるように、論理閾値水準を交差しない信号内で生ずるばらつきは、受け取られるデータ３９に何ら影響を与えるものではない。固定遅延回路３６内の追加のスイッチに起因して、異常が発生するかもしれない。該異常は、サンプリングされたデータ・ストリームの論理「１」及び「０」内で小さな偏りを生じさせるかもしれない。しかしながら、これらの偏りに対して、論理閾値水準を超えないように簡単に制限を設けることができる。
【００３０】
図５は、本発明のＮ個のチャネル或いは多数のチャネルを備える実施形態７０の概略ブロック線図である。該実施形態は、多数のサンプリング回路に接続して用いられる。図示の如く、独立した可変遅延調整信号１０１乃至１０３がそれぞれ対応する可変遅延回路７２、８２及び９２により供給される。可変遅延調整信号１０１乃至１０３は、Ｎ個のサンプリング回路７４、８４及び９４のそれぞれに送られる。このとき、システム・クロック信号１１３は影響を受けることがない。システム・クロック信号１１３は、Ｎ個のデジタル処理回路８０、９０及び１００のそれぞれに与えられる。この形態において、任意のチャネルに対して、可変遅延回路１０１乃至１０３のアウトプットを変化させることは、可変遅延デバイス７２、８２及び９２からのアウトプット・クロックに不良信号を生じさせるかもしれない。しかしながら、可変遅延回路１０１乃至１０３のアウトプットの変化は、デジタル処理回路８０、９０、１００への不良信号を生じさせない。それゆえ、可変遅延回路１０１乃至１０３のアウトプットの変化がなされても、デジタル処理回路８０、９０及び１００内での同期は維持されるものとなる。
【００３１】
更に、本実施形態においては、１つのチャネルに対する同期が、他のもう一つのチャネルからの同期とともに設定され維持されることが保証される。これにより、連続的な同期に依存するデジタル処理技術の実行が可能となる。個々の遅延スイッチ７６、７７、８６、８７、９６、９７が図中に示されている。各固定長さの遅延セグメントがデータ・パスに加えられてもよいし、加えられなくてもよい。尚、データ・パスは、チャネルに対する任意の可変フェーズ調整設定に依存している。特定の設定において、ビット・ボーダが交差する場合であっても、正確なフェーズ関係が知られまた一定に保たれる。そして、論理桁移動を有するデジタル処理が、適切に再度桁配列することを可能とする。図３に示すような単一チャネルでの実行においても、いくつかの制御信号（ＡＤＪ０乃至ＡＤＪ３）がサンプリング期間を制御している。またいくつかの制御信号（ＳＷｘ−０乃至ＳＷｘ−ｎ）が、いくつかのスイッチにより供給される遅延を制御している。これら制御信号が、適切な遅延制御器（図示せず）によって供給されてもよい。
【００３２】
図６は、本発明の能力を示す図であり、本発明は、１つのクロック・サンプリング・フェーズ設定で見つけられた同期を用いている。このとき、データ・ビット期間及び該データ・ビット期間の重み内で、他のクロック・サンプリング・フェーズで更なる測定を実行している。１つのアイ・ダイアグラムが例示されている。アイ・ダイアグラムは、データ・ストリーム内での全ての可能なビット遷移の重ね合せであり、データ信号内での「１から１」、「１から０」、「０から０」及び「０から１」への全ての種類の可能な遷移軌跡を明確に示している。アイ・ダイアグラムは「アイ（eye）」の中心部分の開口部分を明確に示している。アイ・ダイアグラムの中心部分は、データ・ストリームについての論理決定を行うために理想的な場所である。なぜなら、該部分においては、データ信号が閾値以上或いは以下であるかに関してのあいまいな部分がほとんどないためである。アイ・ダイアグラム２００において、４つの異なる軌跡２０２，２０４，２０６及び２０８が明確に示されている。軌跡のこれらの種類は、例えば、試験されるデータ・チャネル或いはデバイスの周波数応答によって引き起こされる。このようなデータ・ストリームに対して実行される計測の共通の種類は、ビット・エラー・レート・バスタブ（Bit Error Rate Bathtub）曲線である。この曲線２０１は、任意の論理閾値でのアイ期間内でのサンプル・フェーズ・オフセットに対するビット・エラー・レートをプロットしたものである。図６は、アイ・ダイアグラム２００とこのアイ・ダイアグラムの例に対するビット・エラー・レート・バスタブ曲線２０１との間の相関を示している。明らかに、このビット・エラー・レート・バスタブ曲線２０１の特徴は、非常に低いビット・エラー・レートのところに存在している。例えば、ＢＥＲ（bit error rate）=0.125は、８個のデータを送ると、そのうち１つが間違っていることを示し、ＢＥＲ＝０．５は２個のデータを送ると、そのうち１つが間違っていることを示す）。エラー・レートがある水準を超えるとデータ同期を得にくくなるということは、ビット・エラー・レート測定（例えば、サンプリング）の特徴である。このことは、典型的な同期閾値として図６中に示されている。異なるビット・エラー・レート測定デバイスは、この閾値に対して異なる水準を提供するが、この例が示すように計測したいＢＥＲバスタブの特性のように、該水準全てが閾値以下となっている。本発明は、ビット期間（即ち、点Ｊ）内で綺麗なフェーズ・オフセットで同期が得られ、該フェーズ・オフセットが高いビット・エラー・レートの領域へ移動し、同期が「Ｊ」の位置から維持され、これらの高いエラー・レート・ビット・フェーズ・オフセット設定での適切なエラー・レート測定が可能となる。
【図面の簡単な説明】
【００３３】
【図１】従来の調整可能なフェーズ・ビット・サンプリング・デバイスの概略ブロック線図である。
【図２】従来の調整可能なフェーズ・ビット・サンプリング・デバイスの概略ブロック線図である。
【図３】可変フェーズ・ビット・サンプリング・デバイスを組み込んだ本発明のシステムの概略ブロック線図である。
【図４】デジタル波形に対する伝達関数を示す図である。
【図５】本発明の他の実施形態であり、可変フェーズ・ビット・サンプリング・デバイスの概略ブロック線図である。
【図６】ビット期間内での時間オフセットで必要に応じて得られた同期参照からのデータ・ビット期間内での他の時間オフセット内で測定を行う必要性を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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