(57)【要約】【課題】情報の書き換えの信頼性を向上させた電気的に情報の書き換えを行う不揮発性半導体記憶装置を提供する。【解決手段】複数の記憶用トランジスタ１９ｘ、１９ｙを設けて電気的に情報の書き換え可能としたメモリセルアレイ１２ｘ、１２ｙがそれぞれ配置された第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂ、第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂを備えてなるものであって、両管理情報書き込み領域１４ａ，１４ｂに設けられた記憶用トランジスタ１９ｙは、そのゲート長Ｌｙまたはゲート幅Ｗｙの少なくとも一方の寸法が、両情報書き込み領域１３ａ，１３ｂに設けられた記憶用トランジスタ１９ｘのゲート長Ｌｘまたはゲート幅Ｗｘの寸法よりも大寸法となっている。【選択図】  図１
2005050419.tif 000002
【特許請求の範囲】
【請求項１】
複数の記憶用トランジスタを設けて電気的に情報の書き換え可能としたメモリセルアレイがそれぞれ配置された情報書き込み領域、管理情報書き込み領域を備えてなる不揮発性半導体記憶装置において、前記管理情報書き込み領域に設けられた記憶用トランジスタは、前記情報書き込み領域に設けられた記憶用トランジスタよりもゲート長またはゲート幅の少なくとも一方の寸法が、大寸法であることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷蓄積領域を有する書き換え可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
周知の通り、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Ｆｌａｓｈ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−ｏｎｌｙ  Ｍｅｍｏｒｒｙ）やＮＯＲ型フラッシュＥＥＰＲＯＭに代表される電荷蓄積領域を有する電気的書き換え可能な不揮発性半導体記憶装置のレイアウトは、例えばＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、図４に示すような構成となっている。すなわち、図４において、１ａ，１ｂは複数の図示しない記憶用トランジスタを設けてなるメモリセルアレイがそれぞれ配置された第１の情報書き込み領域、第２の情報書き込み領域であり、両情報書き込み領域１ａ，１ｂの間には、ロウデコーダ２が配置されており、また両情報書き込み領域１ａ，１ｂに対し、それぞれセンスアンプ・カラムデコーダ３ａ，３ｂが設けられている。
【０００３】
また、両情報書き込み領域１ａ，１ｂのそれぞれの内に形成されている個々の図示しないメモリセルでは、それぞれトランジスタのゲート長とゲート幅とが、全てのメモリセルで同一寸法となるように形成されている。
【０００４】
そして、このように構成されたフラッシュＥＥＰＲＯＭは、書き換えサイクルを繰り返し、繰り返し行うことで第１の情報書き込み領域１ａ、第２の情報書き込み領域１ｂにおいてメモリセルの劣化が進行し、書き換えが正しく行えなかったり、書込み情報が変化して正しい情報が読み出せなくなってしまうなど、書き換えの信頼性が低いものとなっていた。
【０００５】
これは、一般的な使用状態では、１回の書き換えの度に全ビットの書き換えが行われるのではなく、一部の領域の書き換えが行われる。また、情報の書き込みを行う際に書込みを制御しないで行うと、書き込みは、常に下位のアドレスから順番に行われる。そのため、消去と書き込みを繰り返すと、それに伴って下位のアドレスに書き換えが集中することになり、その結果、下位のアドレスのメモリセルにおいて劣化が生じるためである。
【０００６】
このような状況から、下位のアドレスに書き換えが集中しないようにするために、制御回路もしくはソフトウェアで書き込みアドレスを制御することが提案されている。これは、例えば情報書き込み領域の一部のメモリセルアレイを管理用のものとし、それを固定した管理情報書き込み領域として設定し、この管理情報書き込み領域に、情報書き込み領域のどの領域部分を何回書き換えたかという書き込み情報を記憶させておく。そして、書き換えの際には、記憶させた情報に基づいて、特定アドレス、すなわち特定の領域部分に書き換えが集中せず、平均的に行われるようアドレスの設定が行われ、その設定にしたがって所要の書き換えが行われるようにする。これにより、情報書き込み領域における書き換えのサイクルを効果的に延長することができる。
【０００７】
しかしながら、このような構成のものでは、管理情報書き込み領域においては書き換えの都度、情報の更新がなされることになり、一般の情報の書き込みが行われる情報書き込み領域における書き換えの特定の一部領域部分への集中はなくなるが、管理情報書き込み領域における書き換え回数が非常に増加してしまうことになる。これにより、情報書き込み領域での書き換えの信頼性は確保できるものの、新たに管理情報書き込み領域における書き換えの信頼性が低いものとなってしまう問題が生じる。
【０００８】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは装置全体における情報の書き換えの信頼性を向上させた電気的に情報の書き換えを行う不揮発性半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数の記憶用トランジスタを設けて電気的に情報の書き換え可能としたメモリセルアレイがそれぞれ配置された情報書き込み領域、管理情報書き込み領域を備えてなる不揮発性半導体記憶装置において、前記管理情報書き込み領域に設けられた記憶用トランジスタは、前記情報書き込み領域に設けられた記憶用トランジスタよりもゲート長またはゲート幅の少なくとも一方の寸法が、大寸法であることを特徴とするものである。
【００１０】
【発明の実施の形態】
以下本発明の一実施形態を、図１乃至図３を参照して説明する。図１は記憶用トランジスタを示す図で、図１（ａ）は情報書き込み領域の記憶用トランジスタの一部を断面にして示す斜視図、図１（ｂ）は管理情報書き込み領域の記憶用トランジスタの一部を断面にして示す斜視図であり、図２はメモリセルの等価回路を示す図で、図２（ａ）は情報書き込み領域におけるメモリセルの等価回路を示す図、図２（ｂ）は管理情報書き込み領域におけるメモリセルの等価回路を示す図であり、図３はレイアウトを示す図である。
【００１１】
図１乃至図３において、１１は半導体基板上にレイアウトされた電気的に情報の書き換え可能とする不揮発性半導体記憶装置のフラッシュＥＥＰＲＯＭである。ＥＥＰＲＯＭ１１は、半導体基板上にそれぞれメモリセルアレイ１２ｘを設けて構成された各書き込み領域である第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂと、これらの情報書き込み領域１３ａ，１３ｂに対応し、同様にメモリセルアレイ１２ｙを設けて構成された第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂとが配置されている。
【００１２】
さらに第１の情報書き込み領域１３ａ、第１の管理情報書き込み領域１４ａと、第２の情報書き込み領域１３ｂ、第２の管理情報書き込み領域１４ｂとの間には、ロウデコーダ１５が配置されている。またさらに第１の情報書き込み領域１３ａと第１の管理情報書き込み領域１４ａ、第２の情報書き込み領域１３ｂと第２の管理情報書き込み領域１４ｂに対し、それぞれセンスアンプ・カラムデコーダ１６ａ，１６ｂが設けられている。
【００１３】
また、第１の情報書き込み領域１３ａ及び第２の情報書き込み領域１３ｂのメモリセルアレイ１２ｘは、ワード線ＷＬ１Ｘ，ＷＬ２Ｘ，ＷＬ３Ｘ，‥‥と、ビット線ＢＬ１Ｘ，ＢＬ２Ｘ，ＢＬ３Ｘ，‥‥とを格子状に配し、その各交差部分にメモリセル１７ｘを設けており、さらに所定数のワード線ＷＬ１Ｘ，ＷＬ２Ｘ，ＷＬ３Ｘ，‥‥毎に選択線ＳＬ１Ｘ，ＳＬ２Ｘ，‥‥を配し、ビット線ＢＬ１Ｘ，ＢＬ２Ｘ，ＢＬ３Ｘ，‥‥との交差部分に選択用トランジスタ１８ｘを設けたものとなっている。そして、各メモリセル１７ｘの記憶用トランジスタ１９ｘは、各ビット線ＢＬ１Ｘ，ＢＬ２Ｘ，ＢＬ３Ｘ，‥‥に対応して配列された複数個（例えば１６個）が直列に接続され、そのドレイン２０ｘは対応するビット線ＢＬ１Ｘ，ＢＬ２Ｘ，ＢＬ３Ｘ，‥‥に選択用トランジスタ１８ｘを介して接続され、ソース２１ｘは接地され、またさらに制御ゲート２２ｘが、それぞれ対応するワード線ＷＬ１Ｘ，ＷＬ２Ｘ，ＷＬ３Ｘ，‥‥に接続されている。
【００１４】
そして、第１の情報書き込み領域１３ａ及び第２の情報書き込み領域１３ｂの記憶用トランジスタ１９ｘは、例えばｐ型シリコン半導体基板２３上部にｎ＋型ドレイン２０ｘとｎ＋型ソース２１ｘとを離間して設け、さらにｎ＋型ドレイン２０ｘとｎ＋型ソース２１ｘの離間部分上方に、第１ゲート絶縁膜２４ｘを介してゲート長Ｌｘ、ゲート幅Ｗｘがそれぞれ例えば０．２０μｍの所定長さの浮遊ゲート２５ｘを設け、またさらに浮遊ゲート２５ｘ上方に、第２ゲート絶縁膜２６ｘを介して同じくゲート長Ｌｘ、ゲート幅Ｗｘが、それぞれ例えば０．２０μｍの所定長さの制御ゲート２２ｘを設けた構成となっている。なお、２７は層間絶縁膜である。
【００１５】
一方、第１の管理情報書き込み領域１４ａ及び第２の管理情報書き込み領域１４ｂのメモリセルアレイ１２ｙも同様の構成を有し、ワード線ＷＬ１Ｙ，ＷＬ２Ｙ，ＷＬ３Ｙ，‥‥と、ビット線ＢＬ１Ｙ，ＢＬ２Ｙ，ＢＬ３Ｙ，‥‥とを格子状に配し、その各交差部分にメモリセル１７ｙを設けており、さらに所定数のワード線ＷＬ１Ｙ，ＷＬ２Ｙ，ＷＬ３Ｙ，‥‥毎に選択線ＳＬ１Ｙ，ＳＬ２Ｙ，‥‥を配し、ビット線ＢＬ１Ｙ，ＢＬ２Ｙ，ＢＬ３Ｙ，‥‥との交差部分に選択用トランジスタ１８ｙを設けたものとなっている。そして、各メモリセル１７ｙの記憶用トランジスタ１９ｙは、各ビット線ＢＬ１Ｙ，ＢＬ２Ｙ，ＢＬ３Ｙ，‥‥に対応して配列された複数個（例えば１６個）が直列に接続され、そのドレイン２０ｙは対応するビット線ＢＬ１Ｙ，ＢＬ２Ｙ，ＢＬ３Ｙ，‥‥に選択用トランジスタ１８ｙを介して接続され、ソース２１ｙは接地され、またさらに制御ゲート２２ｙが、それぞれ対応するワード線ＷＬ１Ｙ，ＷＬ２Ｙ，ＷＬ３Ｙ，‥‥に接続されている。
【００１６】
そして、第１の管理情報書き込み領域１４ａ及び第２の管理情報書き込み領域１４ｂの記憶用トランジスタ１９ｙは、例えば同じｐ型シリコン半導体基板２３上部にｎ＋型ドレイン２０ｙとｎ＋型ソース２１ｙとを離間して設け、さらにｎ＋型ドレイン２０ｙとｎ＋型ソース２１ｙの離間部分上方に、第１ゲート絶縁膜２４ｙを介してゲート長Ｌｙ、ゲート幅Ｗｙが、それぞれ例えば０．２５μｍの所定長さの浮遊ゲート２５ｙを設け、またさらに浮遊ゲート２５ｙ上方に、第２ゲート絶縁膜２６ｙを介して同じくゲート長Ｌｙ、ゲート幅Ｗｙが、それぞれ例えば０．２５μｍの所定長さの制御ゲート２２ｙを設けた構成となっている。
【００１７】
また、このように構成されたフラッシュＥＥＰＲＯＭ１１においては、第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂへの情報の書き込みが、第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂからの書き込み場所を指定する情報に基づき、指定された領域部分に所要の書き込み、書き換えが行われる。
【００１８】
こうした際の第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂからの書き込み場所を指定する情報については、先ず第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂへの情報の書き込み、書き換えを行う度に、どの領域部分の書き換えを行ったかという情報が第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂに記憶される。さらに、それ以降、書き換えが行われる度に記憶され累積されて、第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂのどの領域部分の書き換えが何回行われたか、その回数が第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂに記憶される。
【００１９】
そして、第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂに記憶された各領域部分の書き換え回数を基にして、第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂの書き換え回数が平均化するように、情報の書き込みの際に書き換えの少ない領域部分が指定、設定され、その設定にしたがって所要の書き換えが行われる。これにより、第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂの領域部分は均等に使用され、これら情報書き込み領域１３ａ，１３ｂの書き換えの信頼性を長期にわたり、確保することができる。
【００２０】
一方、第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂについては、第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂの情報の書き換えを行う都度、情報の更新がなされ、書き換え回数が非常に増加する。しかし、両管理情報書き込み領域１４ａ，１４ｂの記憶用トランジスタ１９ｙの浮遊ゲート２５ｙ及び制御ゲート２２ｙのゲート長Ｌｙ、ゲート幅Ｗｙが、それぞれ第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂにおける記憶用トランジスタ１９ｘのゲート長Ｌｘ、ゲート幅Ｗｘよりも大寸法としているので、第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂは、第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂよりも書き換えの信頼性が高いものとなっている。
【００２１】
すなわち、ゲート長Ｌｙを大寸法とすることで、ショートチャネル効果により、例えば電荷蓄積層直下となる第１ゲート絶縁膜２４ｙにトラップされた電子の熱的、電気的ストレスによるデトラップが改善され、見掛け上急激にカットオフ特性の劣化が抑制される。またゲート幅Ｗｙを大寸法とすることで、セル電流が減少しなくなり、メモリセルデータを読み出すセンスアンプの感度低下が抑制される。この結果、第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂにおける書き換えの信頼性が高いものとなる。
【００２２】
なお、上記の実施形態においては第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂにおける記憶用トランジスタ１９ｙのゲート長Ｌｙ、ゲート幅Ｗｙを第１の情報書き込み領域１３ａ、第２の情報書き込み領域１３ｂのものよりも大寸法としたが、ゲート長Ｌｙ、ゲート幅Ｗｙの少なくともより効果的な一方を大寸法とするようにしてもよい。また第１の管理情報書き込み領域１４ａ、第２の管理情報書き込み領域１４ｂを半導体基板上に配置したが、ソフトウェア上で設定するようにしてもよい。
【００２３】
【発明の効果】
以上の説明から明らかなように、本発明によれば、装置全体における情報の書き換えの信頼性を向上させることができる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る記憶用トランジスタを示す図で、図１（ａ）は情報書き込み領域の記憶用トランジスタの一部を断面にして示す斜視図、図１（ｂ）は管理情報書き込み領域の記憶用トランジスタの一部を断面にして示す斜視図である。
【図２】本発明の一実施形態に係るメモリセルの等価回路を示す図で、図２（ａ）は情報書き込み領域におけるメモリセルの等価回路を示す図、図２（ｂ）は管理情報書き込み領域におけるメモリセルの等価回路を示す図である。
【図３】本発明の一実施形態におけるレイアウトを示す図である。
【図４】従来技術におけるレイアウトを示す図である。
【符号の説明】
１９ｘ，１９ｙ…記憶用トランジスタ
１７ｘ、１７ｙ…メモリセル
１２ｘ、１２ｙ…メモリセルアレイ
２５ｘ，２５ｙ…浮遊ゲート
２２ｘ，２２ｙ…制御ゲート
１３ａ…第１の情報書き込み領域
１３ｂ…第２の情報書き込み領域
１４ａ…第１の管理情報書き込み領域
１４ｂ…第２の管理情報書き込み領域
Ｌｘ，Ｌｙ…ゲート長
Ｗｘ，Ｗｙ…ゲート幅
【図１】
2005050419.tif 000003
【図２】
2005050419.tif 000004
【図３】
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【図４】
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