(57)【要約】【課題】電子デバイスのジッタ耐力を精度よく試験することができる試験装置を提供する。【解決手段】電子デバイスを試験する試験装置であって、与えられる入力信号に振幅変調成分を生じさせずに確定ジッタを印加し、電子デバイスに供給する確定ジッタ印加手段と、確定ジッタ印加手段が印加する確定ジッタの大きさを制御するジッタ量制御手段と、入力信号に応じて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定手段とを備える試験装置を提供する。【選択図】図４
2005181325.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスを試験する試験装置であって、
与えられる入力信号に振幅変調成分を生じさせずに確定ジッタを印加し、前記電子デバイスに供給する確定ジッタ印加手段と、
前記確定ジッタ印加手段が発生する前記確定ジッタの大きさを制御するジッタ量制御手段と、
前記入力信号に応じて前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定手段と
を備える試験装置。
【請求項２】
前記確定ジッタ印加手段は、前記入力信号を通過させ、前記確定ジッタを発生する１次フィルタを有する
請求項１に記載の試験装置。
【請求項３】
前記確定ジッタ印加手段は、前記入力信号を通過させ、前記確定ジッタを発生するケーブルを有する
請求項１に記載の試験装置。
【請求項４】
前記確定ジッタ印加手段は、前記入力信号の振幅変調成分を除去するリミッティングアンプを更に有する
請求項２又は３に記載の試験装置。
【請求項５】
前記ジッタ量制御手段は、前記入力信号と、前記電子デバイスにより前記入力信号から再生される再生クロック信号との間のアラインメントジッタのピークトゥピーク値のしきい値に基づいて、前記確定ジッタの大きさを決定する
請求項１に記載の試験装置。
【請求項６】
前記入力信号にサイン波ジッタを印加するサイン波ジッタ印加手段を更に備え、
前記ジッタ量制御手段は、前記サイン波ジッタ印加手段が発生する前記サイン波ジッタの大きさを更に制御する
請求項１に記載の試験装置。
【請求項７】
前記ジッタ量制御手段は、前記入力信号及び前記電子デバイスにより前記入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の前記電子デバイスにおけるジッタ伝達関数とに基づいて、前記サイン波ジッタの大きさを決定する
請求項６に記載の試験装置。
【請求項８】
前記ジッタ量制御手段は、
前記アラインメントジッタのピークトゥピーク値のしきい値に予め定められたサイン波ジッタ比率を乗じたサイン波ジッタしきい値と、前記ジッタ伝達関数とに基づいて、前記サイン波ジッタの大きさを決定し、
前記アラインメントジッタのピークトゥピーク値のしきい値から前記サイン波ジッタしきい値を減じた確定ジッタしきい値と、前記ジッタ伝達関数とに基づいて、前記確定ジッタの大きさを決定する
請求項７に記載の試験装置。
【請求項９】
前記ジッタ量制御手段は、前記入力信号のタイミングジッタ系列と、良品の前記電子デバイスにより前記入力信号から再生された再生クロック信号のタイミングジッタ系列とに基づいて、前記ジッタ伝達関数を導出するジッタ伝達関数推定部を有する
請求項７に記載の試験装置。
【請求項１０】
前記サイン波ジッタ印加手段は、複数の周波数成分を有する前記サイン波ジッタを前記入力信号に印加し、
前記ジッタ量制御手段は、前記アラインメントジッタのピークトゥピーク値のしきい値と、前記ジッタ伝達関数とに基づいて、前記サイン波ジッタが有する前記複数の周波数成分のそれぞれの大きさを決定する
請求項７に記載の試験装置。
【請求項１１】
前記ジッタ量制御手段は、
前記複数の周波数成分のそれぞれについて、前記アラインメントジッタのピークトゥピーク値のしきい値に当該周波数成分について予め定められた周波数成分比率を乗じた周波数成分しきい値と、前記ジッタ伝達関数とに基づいて、前記サイン波ジッタの当該周波数成分についての大きさを決定し、
前記アラインメントジッタのピークトゥピーク値のしきい値から前記周波数成分しきい値の合計値を減じた確定ジッタしきい値に基づいて、前記確定ジッタの大きさを決定する
請求項１０に記載の試験装置。
【請求項１２】
前記電子デバイスは、前記入力信号及び基準クロック信号を入力し、前記基準クロック信号に基づいて前記入力信号をサンプリングするものであり、
当該試験装置は、
前記基準クロック信号の位相をシフトする位相シフタを更に備える
請求項１に記載の試験装置。
【請求項１３】
電子デバイスを試験する試験装置であって、
与えられる入力信号にサイン波ジッタを印加し、前記電子デバイスに供給するサイン波ジッタ印加手段と、
前記サイン波ジッタ印加手段が印加する前記サイン波ジッタの大きさを制御するジッタ量制御手段と、
前記入力信号に応じて前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定手段と
を備え、
前記ジッタ量制御手段は、前記入力信号及び前記電子デバイスにより前記入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の前記電子デバイスにおけるジッタ伝達関数とに基づいて、前記サイン波ジッタの大きさを決定する
試験装置。
【請求項１４】
電子デバイスを試験する試験方法であって、
与えられる入力信号に振幅変調成分を生じさせずに確定ジッタを印加し、前記電子デバイスに供給する確定ジッタ印加段階と、
前記確定ジッタ印加段階において印加する前記確定ジッタの大きさを制御するジッタ量制御段階と、
前記入力信号に応じて前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定段階と
を備える試験方法。
【請求項１５】
前記確定ジッタ印加段階は、前記入力信号を通過させる１次フィルタを用いて、前記確定ジッタを発生する
請求項１４に記載の試験方法。
【請求項１６】
前記確定ジッタ印加段階は、前記入力信号を通過させるケーブルを用いて、前記確定ジッタを発生する
請求項１４に記載の試験方法。
【請求項１７】
前記入力信号にサイン波ジッタを印加するサイン波ジッタ印加段階を更に備える
請求項１４に記載の試験方法。
【請求項１８】
前記サイン波ジッタ印加段階は、複数の周波数成分を有する前記サイン波ジッタを前記入力信号に印加する
請求項１７に記載の試験方法。
【請求項１９】
電子デバイスを試験する試験方法であって、
与えられる入力信号にサイン波ジッタを印加し、前記電子デバイスに供給するサイン波ジッタ印加段階と、
前記サイン波ジッタ印加段階において印加する前記サイン波ジッタの大きさを制御するジッタ量制御段階と、
前記入力信号に応じて前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定段階と
を備え、
前記ジッタ量制御段階は、前記入力信号及び前記電子デバイスにより前記入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の前記電子デバイスにおけるジッタ伝達関数とに基づいて、前記サイン波ジッタの大きさを決定する
試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスを試験する試験装置、及び試験方法に関する。特に本発明は、ジッタを印加した入力信号を電子デバイスに供給して試験する試験装置及び試験方法に関する。
【背景技術】
【０００２】
ジッタ試験は、シリアル通信デバイスやシリアルＩ／Ｏデバイスにとって重要な試験項目である。例えば、国際通信連合（International Telecommunication Union）やBellcore等の勧告は、ジッタ耐力、ジッタ生成、ジッタ伝達関数の測定について規定している。特に、ジッタ耐力試験は、伝送メディアで付加されるジッタに対するデバイスの動作限界を評価できるため重要である。ここで、ジッタ耐力の測定とは、入力信号に印加する印加ジッタの大きさを変化させ、デバイスがビット誤りを起こし始める印加ジッタの大きさの閾値を測定するものである。
【０００３】
図１は、従来のジッタ耐力の測定を説明する図である。従来のジッタ耐力の測定は、図１Ａに示すような入力信号に、図１Ｂに示すようなホワイトノイズを重畳することにより、入力信号にランダムジッタを印加している。図１Ｃにランダムジッタが印加された入力信号を示す。そして、ランダムジッタが印加された入力信号を電子デバイスに供給して電子デバイスにビット誤りが生じるかを測定する。
【０００４】
図２は、入力信号にジッタを印加するための従来のジッタ印加装置２００の構成を示す。クロックソース２０４は、パターン発生器２０２を動作させるクロックを供給する。また、パターン発生器２０２が生成する入力信号には、サイン波ジッタソース２０６によりサイン波ジッタが印加され、更に確定ジッタソース２０８により確定ジッタが印加される。また、加算部２１０において、ランダムジッタソース２１２が生成するランダムジッタが印加される。このとき、入力信号に印加されるジッタ量は、ランダムジッタの大きさ及びサイン波ジッタの大きさにより調整される。そして、リミッティングアンプ２１４により、入力信号をアンプし、一定値以上及び一定値以下の振幅成分をクリップして出力する。
【０００５】
図３は、リミッティングアンプ２１４の動作を説明する図である。リミッティングアンプ２１４には、図３（ａ）に示すような入力信号が与えられる。当該入力信号には、ランダムジッタが印加されているため、入力信号は振幅変調成分を有している。
【０００６】
関連する特許文献等は、現在認識していないため、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
リミッティングアンプ２１４は、図３（ｂ）に示すように、入力信号の振幅成分のうち、第１の閾値以上、及び第２の閾値以下の振幅成分を除去し、振幅変調成分を低減するが、第１の閾値以下且つ第２の閾値以上の範囲における振幅変調成分は除去できない。電子デバイスのジッタ耐力を測定するためには、図３（ｃ）に示す入力信号のように、振幅変調成分を有さない入力信号を電子デバイスに供給し、位相方向のジッタ成分のみによるビット誤りを検出する必要があるが、従来のジッタ印加装置２００では、図３（ｂ）に示すように振幅変調成分が入力信号に残留しているため、当該振幅変調成分によるビット誤りをも検出してしまう。このため、電子デバイスのジッタ耐力を過小に評価してしまう。また、従来のジッタ印加装置２００は、サイン波ジッタソース２０６、確定ジッタソース２０８、及びランダムジッタソース２１２の３つのジッタソースを備えているため、装置コストが大きくなってしまう。
【０００８】
このため本発明は、上述した課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の形態においては、電子デバイスを試験する試験装置であって、与えられる入力信号に振幅変調成分を生じさせずに確定ジッタを印加し、電子デバイスに供給する確定ジッタ印加手段と、確定ジッタ印加手段が印加する確定ジッタの大きさを制御するジッタ量制御手段と、入力信号に応じて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定手段とを備える試験装置を提供する。
【００１０】
確定ジッタ印加手段は、入力信号を通過させ、確定ジッタを印加する１次フィルタを有してよい。また、確定ジッタ印加手段は、入力信号を通過させ、確定ジッタを印加するケーブルを有してもよい。また、確定ジッタ印加手段は、入力信号の振幅変調成分を除去するリミッティングアンプを更に有してもよい。ジッタ量制御手段は、入力信号と、電子デバイスにより入力信号から再生される再生クロック信号との間のアラインメントジッタのピークトゥピーク値のしきい値に基づいて、確定ジッタの大きさを決定してもよい。
【００１１】
試験装置は、入力信号にサイン波ジッタを印加するサイン波ジッタ印加手段を更に備え、ジッタ量制御手段は、サイン波ジッタ印加手段が印加するサイン波ジッタの大きさを更に制御してよい。ジッタ量制御手段は、入力信号及び電子デバイスにより入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の電子デバイスにおけるジッタ伝達関数とに基づいて、サイン波ジッタの大きさを決定してよい。
【００１２】
また、ジッタ量制御手段は、アラインメントジッタのピークトゥピーク値のしきい値に予め定められたサイン波ジッタ比率を乗じたサイン波ジッタしきい値と、ジッタ伝達関数とに基づいて、サイン波ジッタの大きさを決定し、アラインメントジッタのピークトゥピーク値のしきい値からサイン波ジッタしきい値を減じた確定ジッタしきい値と、ジッタ伝達関数とに基づいて、確定ジッタの大きさを決定してもよい。また、ジッタ量制御手段は、入力信号のタイミングジッタ系列と、良品の電子デバイスにより入力信号から再生された再生クロック信号のタイミングジッタ系列とに基づいて、ジッタ伝達関数を導出するジッタ伝達関数推定部を有してもよい。
【００１３】
サイン波ジッタ印加手段は、複数の周波数成分を有するサイン波ジッタを入力信号に印加し、ジッタ量制御手段は、アラインメントジッタのピークトゥピーク値のしきい値と、ジッタ伝達関数とに基づいて、サイン波ジッタが有する複数の周波数成分のそれぞれの大きさを決定してよい。
【００１４】
ジッタ量制御手段は、複数の周波数成分のそれぞれについて、アラインメントジッタのピークトゥピーク値のしきい値に当該周波数成分について予め定められた周波数成分比率を乗じた周波数成分しきい値と、ジッタ伝達関数とに基づいて、サイン波ジッタの当該周波数成分についての大きさを決定し、アラインメントジッタのピークトゥピーク値のしきい値から周波数成分しきい値の合計値を減じた確定ジッタしきい値に基づいて、確定ジッタの大きさを決定してもよい。
【００１５】
また、電子デバイスは、入力信号及び基準クロック信号を入力し、基準クロック信号に基づいて入力信号をサンプリングするものであり、当該試験装置は、基準クロック信号の位相をシフトする位相シフタを更に備えてもよい。
【００１６】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、与えられる入力信号にサイン波ジッタを印加し、電子デバイスに供給するサイン波ジッタ印加手段と、サイン波ジッタ印加手段が印加するサイン波ジッタの大きさを制御するジッタ量制御手段と、入力信号に応じて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定手段とを備え、ジッタ量制御手段は、入力信号及び電子デバイスにより入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の電子デバイスにおけるジッタ伝達関数とに基づいて、サイン波ジッタの大きさを決定する試験装置を提供する。
【００１７】
本発明の第３の形態においては、電子デバイスを試験する試験方法であって、与えられる入力信号に振幅変調成分を生じさせずに確定ジッタを印加し、電子デバイスに供給する確定ジッタ印加段階と、確定ジッタ印加段階において印加する確定ジッタの大きさを制御するジッタ量制御段階と、入力信号に応じて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定段階とを備える試験方法を提供する。
【００１８】
確定ジッタ印加段階は、入力信号を通過させる１次フィルタを用いて、確定ジッタを印加してよい。確定ジッタ印加段階は、入力信号を通過させるケーブルを用いて、確定ジッタを印加してもよい。試験方法は、入力信号にサイン波ジッタを印加するサイン波ジッタ印加段階を更に備えてよい。サイン波ジッタ印加段階は、複数の周波数成分を有するサイン波ジッタを入力信号に印加してよい。
【００１９】
本発明の第４の形態においては、電子デバイスを試験する試験方法であって、与えられる入力信号にサイン波ジッタを印加し、電子デバイスに供給するサイン波ジッタ印加段階と、サイン波ジッタ印加段階において印加するサイン波ジッタの大きさを制御するジッタ量制御段階と、入力信号に応じて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定段階とを備え、ジッタ量制御段階は、入力信号及び電子デバイスにより入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の電子デバイスにおけるジッタ伝達関数とに基づいて、サイン波ジッタの大きさを決定する試験方法を提供する。
【００２０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００２１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２２】
まず、本実施形態に係る試験装置及び試験方法の原理を説明する。
（１）被試験デバイス（Device Under Test）
図４は、本発明の実施形態に係る電子デバイス１０の構成の一例を示す図である。図４（ａ）は、電子デバイス１０の構成の第１の例を示す。本実施形態に係る電子デバイス１０は、一例としてデシリアライザであり、クロック再生回路４１（Clock Recovery）と、ビットサンプラ４２（Bit Sampler）と、クロック分周回路４３（Clock Divider）と、デマルチプレクサ４４（DEMUX）とを備える。クロック再生回路４１は、シリアルビット列（Serial Data Stream）の入力信号からクロック信号を再生し、再生クロック信号（Recovered Clock）として出力する。ビットサンプラ４２は、シリアルビット列の入力信号を、再生クロック信号に基づいてサンプリングする。クロック分周回路４３は、再生クロック信号を分周する。デマルチプレクサ４４は、ビットサンプラ４２によりサンプリングされたビット列を、クロック分周回路４３により分周された再生クロック信号を用いてシリアル・パラレル変換し、例えば16ビットの再生データとして出力する。
【００２３】
ジッタの影響により入力信号のビット列における立ち上がりエッジがゆれたり、再生クロック信号のジッタによりサンプリングタイミングがゆれると、入力信号における隣り合う立ち上がりエッジのタイミングがサンプリングタイミングをそれぞれクロスする。この結果ビットサンプラ４２は、先行するビットや次のビットをサンプリングしてしまうため、デマルチプレクサ４４が出力する再生データにビット誤りが生じる。
【００２４】
図４（ｂ）は、電子デバイス１０の構成の第２の例を示す。図４（ｂ）において図４（ａ）と同一の符号を付した構成要素は、以下に説明する点を除いて図４（ａ）に関連して説明した構成要素と同一の構成及び機能を有する。本例に係る電子デバイス１０は、ＰＬＬ４５と、位相アライメント手段４６（Phase Alignment）と、ビットサンプラ４２と、クロック分周回路４３と、デマルチプレクサ４４とを備え、データ信号（入力信号）及び基準クロック（Reference Clock）信号を入力して、基準クロック信号に基づいてデータ信号をサンプリングする。
【００２５】
ＰＬＬ４５は、基準クロック信号を入力して、入力信号のサンプリングに用いるサンプリングクロックを生成する。本例において、ＰＬＬ４５が生成するサンプリングクロックは、入力信号のＮ倍の周波数を有する。位相アライメント手段４６は、サンプリングクロックを入力信号に対して位相調整する。ビットサンプラ４２は、位相調整されたサンプリングクロックを用いて入力信号をサイクル当たりＮ個のサンプリングタイミングにおいてサンプリングし、これらのサンプリングタイミングのうち最も誤り率が低いタイミングでサンプリングされたデータを用いてビット列を再生する。
【００２６】
ジッタの影響により入力信号のビット列における立ち上がりエッジがゆれたり、サンプリングクロックのジッタによりサンプリングタイミングがゆれると、入力信号における隣り合う立ち上がりエッジのタイミングがサンプリングタイミングをそれぞれクロスする。この結果ビットサンプラ４２は、先行するビットや次のビットをサンプリングしてしまうため、デマルチプレクサ４４が出力する再生データにビット誤りが生じる。
【００２７】
第２の例に示した電子デバイス１０は、入力信号及び基準クロック信号の間の静的な位相差により、入力信号とサンプリングクロックの間に最大1/N UI(Unit Interval)の位相差が生じる。入力信号及びサンプリングクロックの間に位相差が生じると、次に示すアラインメントジッタにオフセットを与えることなり、ビットサンプラ４２によるビット列再生におけるタイミングマージンを小さくなることから、ビット誤りが生じやすくなる。
【００２８】
（２）アラインメントジッタ（alignment jitter）
アラインメントジッタは、入力信号である入力データ列のタイミング・ジッタΔθ[nT]と、再生クロック信号のタイミングジッタΔφ[nT]の間のアラインメント誤差である（「Patrick R. Trischitta and Eve L. Varma, Jitter in Digital Transmission Systems, Artech House, p. 86, 1989.」参照）。アラインメントジッタは、以下の式（１）により求めることができる。
【数１】
2005181325.tif 000003
電子デバイス１０は、入力データ列と再生クロックのタイミング・アラインメント誤差、すなわち、アラインメントジッタがしきい値より大きくなると、ビット誤りを生じる。
【００２９】
図５は、ビット誤りを生じない範囲における最悪ケースのアラインメントジッタを模式的に示す図である。最悪ケースの場合、アライメントジッタにより、再生ビットの境界が0 UIから0.5 UIの間をスイングする。そして、アライメントジッタの振幅が例えば0.5 UIPPを超えると、電子デバイス１０はビット誤りを生じる。
【００３０】
（３）ジッタ伝達関数（Jitter transfer function）
次に、タイミングジッタからジッタ伝達関数をもとめる手順を示す。試験装置によるサンプリング周期TSを試験対象のクロック再生回路４１のクロック周期Tに等しくし、ゼロ交叉（立ち上がりエッジまたは立下りエッジ）付近の瞬時位相雑音Δθ(t)またはΔφ(t)を再サンプリングすると、入力タイミングジッタΔθ[nT]と出力タイミングジッタΔφ[nT]を得ることができる。そして、Fourier変換によってΔθ[nT]とΔφ[nT]を周波数領域へ変換すれば、以下の式（２）に示す入力タイミングジッタスペクトル（timing jitter spectrum）、及び、式（３）に示す出力タイミングジッタスペクトルを得ることができる（「Takahiro J. Yamaguchi, Mani Soma, Louis Malarsie, Masahiro Ishida, Hirobumi Musha, "Timing Jitter Measurement of 10 Gbps Bit Clock Signals Using Frequency Division," Proc.  IEEE VLSI Test Symposium, Monterey, USA, April 28-May 2, 2002.」参照）。
【数２】
2005181325.tif 000004
【数３】
2005181325.tif 000005
【００３１】
タイミングジッタは周期Tの弱義周期定常（wide-sense cyclostationary）であるから、タイミングジッタ・スペクトルを用いる方がが位相雑音スペクトルを用いる場合と比較し変調ノイズ源の解析に有効である。ただし、狭帯域のフィルタを通過させ、弱義周期定常信号を定常信号に変換すると、以下の式（４）及び（５）が成り立つ。
【数４】
2005181325.tif 000006
【数５】
2005181325.tif 000007
すなわち、勧告（「ITU-T, Recommendation G.958: Digital Line Systems Based on the Synchronous Digital Hierarchy for Use on Optical Fibre Cables, November 1994.」、「ITU-T, Recommendation O.172: Jitter and Wander Measuring Equipment for Digital Systems Which are Based on the Synchronous Digital Hierarchy (SDH), March 1999.」、及び、「Bellcore, Generic Requirements GR-1377-Core: SONET OC-192 Transport System Genetic Criteria, December 1998.」参照）のように狭帯域のフィルタをもちいると、ゼロ交叉におけるサンプリング（弱義周期定常信号にともなう処理）を避けることもできる。
【００３２】
ジッタ伝達関数HJ(fJ)は、上記（２）及び（３）（または（４）及び（５））に示したタイミングジッタ・スペクトルから、以下の式（６）、（７）、及び（８）を用いて推定することができる。
【数６】
2005181325.tif 000008
【数７】
2005181325.tif 000009
【数８】
2005181325.tif 000010
【００３３】
また、入力タイミングジッタと出力タイミングジッタ間の相互スペクトル（cross spectrum）と、入力タイミングジッタのパワスペクトルとを用いても、ジッタ伝達関数を求めることができる。
【数９】
2005181325.tif 000011
【００３４】
図６は、電子デバイス１０のジッタ伝達関数の一例を示す。
更に、式（７）およびフーリエ変換の線形性から、入力タイミングジッタΔθ[nT]と出力タイミングジッタΔφ[nT]は、以下の式（１０）に示す関係を有する。
【数１０】
2005181325.tif 000012
なお、HJ(fJ)は複素数である。
【００３５】
（４）ジッタの大きさの決定
（４−１）サイン波ジッタを印加した場合
次に、電子デバイス１０への入力データ列に対して、以下の式（１１）に示す、ジッタ周波数fJのサイン波ジッタを印加する場合における、ジッタの大きさの決定方法を示す。
【数１１】
2005181325.tif 000013
ここで、Aはサイン波ジッタの振幅、φはサイン波ジッタの初期位相である。
【００３６】
ジッタ周波数fにおける電子デバイス１０のジッタ伝達関数をHJ(f)とすると、クロック再生回路４１による再生クロックに生じるタイミングジッタは、以下の式（１２）となる。
【数１２】
2005181325.tif 000014
式（１１）及び（１２）を式（１）に代入すると、以下の式（１３）に示すアラインメントジッタを得ることができる。
【数１３】
2005181325.tif 000015
【００３７】
アライメントジッタのピークツゥピーク値ΔalignPPがしきい値Δth,PP（例えば0.5 UIPP）を超えると、電子デバイス１０はビット誤りを生じる。したがって、電子デバイス１０がビット誤りを生じないための条件は次の式（１４）で与えられる。
【数１４】
2005181325.tif 000016
【００３８】
本実施形態に係る試験装置及び試験方法においては、式（１３）を満たす振幅Aを算出することにより、電子デバイス１０へ印加するサイン波ジッタの大きさを決定する。そして、算出した振幅Aを用いて式（１１）に示すサイン波ジッタを入力データ列に印加して、電子デバイス１０がビット誤りを生じるか否かを判定することにより、ジッタ周波数fJにおけるジッタ耐力が劣化した不良デバイスを判別することができる。
【００３９】
（４−２）マルチトーンのサイン波ジッタを印加した場合
次に、電子デバイス１０への入力データ列に対して、以下の式（１５）に示すマルチトーンのサイン波ジッタを印加する場合における、ジッタの大きさの決定方法を示す。ここで、マルチトーンのサイン波ジッタとは、複数の周波数成分（ジッタ周波数）fk（k = 1、2、…、N）のそれぞれに対応するサイン波ジッタを合成したサイン波ジッタである。
【数１５】
2005181325.tif 000017
ここで、Akはジッタ周波数fkのサイン波ジッタの振幅、φkはジッタ周波数fkのサイン波ジッタの初期位相である。
【００４０】
マルチトーンのサイン波ジッタが印加された場合、クロック再生回路４１による再生クロックに生じるタイミングジッタは、以下の式（１６）となる。
【数１６】
2005181325.tif 000018
式（１５）及び（１６）を式（１）に代入すると、以下の式（１７）に示すアラインメントジッタを得ることができる。
【数１７】
2005181325.tif 000019
【００４１】
アライメントジッタのピークツゥピーク値ΔalignPPがしきい値Δth,PP（たとえば0.5 UIPP）を超えると、電子デバイス１０はビット誤りを生じる。したがって、電子デバイス１０がビット誤りを生じないための条件は次の式（１８）で与えられる。
【数１８】
2005181325.tif 000020
【００４２】
本実施形態に係る試験装置及び試験方法においては、式（１３）を満たす振幅Akを算出することにより、電子デバイス１０へ印加するサイン波ジッタの大きさを決定する。そして、算出した振幅Akを用いて式（１５）に示すサイン波ジッタを入力データ列に印加して、電子デバイス１０がビット誤りを生じるか否かを判定することにより、ジッタ周波数fk（k = 1,2,…,N）のいずれかにおけるジッタ耐力が劣化した不良デバイスを判別することができる。
【００４３】
以上において、入力データ列に印加する複数サイン波ジッタの各ジッタ振幅Akは、式（１８）を満たすように設定するが、各ジッタ周波数fkのジッタ振幅Akを同一の値に設定してもよいし、試験すべきジッタ周波数fkの重要度に対応して重み（weight）をつけて設定してもよい。
【００４４】
（４−３）確定ジッタを印加した場合
次に、電子デバイス１０への入力データ列に対して、以下の式（１９）に示す確定ジッタを印加する場合における、ジッタの大きさの決定方法を示す。
【数１９】
2005181325.tif 000021
【００４５】
ジッタ周波数fにおける電子デバイス１０のジッタ伝達関数をHJ(f)とすると、クロック再生回路４１による再生クロックに生じるタイミングジッタは、以下の式（２０）となる。
【数２０】
2005181325.tif 000022
ここで、A(f)はジッタ周波数fにおけるジッタ振幅、φ(f)はジッタ周波数fにおけるジッタの初期位相である。
【００４６】
式（１９）と式（２０）を式（１）に代入すると、以下の式（２１）に示すアラインメントジッタを得ることができる。
【数２１】
2005181325.tif 000023
【００４７】
アライメントジッタのピークツゥピーク値ΔalignPPがしきい値Δth,PP（たとえば0.5 UIPP）を超えると、電子デバイス１０はビット誤りを生じる。すなわち、電子デバイス１０がビット誤りを生じないための条件は次の式（２２）で与えられる。
【数２２】
2005181325.tif 000024
【００４８】
図７は、ケーブルを伝送した入力信号のスペクトルの一例を示す。本例において、入力信号のキャリア周波数は2.5Gbpsであり、ケーブル長は２０ｍである。図７に示すように、当該ケーブルを伝送することにより、入力信号のスペクトルには、キャリア周波数の近傍に片側200MHz程度の広い帯域のサイドバンドが生じる。すなわち、入力信号に印加される確定ジッタは、200MHz程度の周波数成分を有しており、ループフィルタのカットオフ周波数より十分高い周波数成分を有する。このように確定ジッタは、電子デバイス１０、たとえば、デシリアライザやクロック再生器、PLLなどのループ帯域fbound（通常1 MHz程度）に比べ、広い周波数帯域（数百MHzから数GHz）にエネルギーをもつ。また、電子デバイス１０のループ帯域外におけるジッタ伝達関数は、図７に示したようにほとんどゼロである。したがって、ループ帯域内のジッタによるアライメントジッタは、ループ帯域外のジッタによるアライメントジッタに比べ無視できる程度に十分小さく、式（２３）が成立する。
【数２３】
2005181325.tif 000025
【００４９】
したがって、式（２１）で示したアライメントジッタは、以下の式（２４）のに示すように変形することができる。
【数２４】
2005181325.tif 000026
ここで、｜ＨＪ（ｆ＞ｆｂｏｕｎｄ）｜≒０を用いた。
【００５０】
そして、式（２２）で示した条件も、式（２４）を用いて次の式（２５）で表される。
【数２５】
2005181325.tif 000027
ここで、ΔθPPは入力データ列に印加された確定ジッタのピークツゥピーク値を表す。
【００５１】
本実施形態に係る試験装置及び試験方法においては、式（２２）又は式（２５）を満たすように、確定ジッタの振幅を決定する。そして、決定した確定ジッタを入力データ列に印加して、電子デバイス１０がビット誤りを生じるか否かを判定することにより、主に電子デバイス１０のループ帯域外におけるジッタ耐力が劣化した不良デバイスを判別することができる。
【００５２】
（４−４）マルチトーンのサイン波ジッタ及び確定ジッタを印加した場合
次に、電子デバイス１０への入力データ列に対して、以下の式（２６）に示す、ジッタ周波数fk（k = 1,2,…,N）の複数の周波数成分を有するサイン波ジッタと、以下の式（２７）に示す確定ジッタとを印加する場合における、ジッタの大きさの決定方法を示す。
【数２６】
2005181325.tif 000028
【数２７】
2005181325.tif 000029
【００５３】
ジッタ周波数fにおける被試験デバイスのジッタ伝達関数をHJ(f)とすると、クロック再生回路４１による再生クロックに生じるタイミングジッタは、以下の式（２８）となる。
【数２８】
2005181325.tif 000030
【００５４】
したがってアライメントジッタは、次の式（２９）で与えられる。
【数２９】
2005181325.tif 000031
【００５５】
アライメント・ジッタのピークツゥピーク値ΔalignPPがしきい値Δth,PP（たとえば0.5 UIPP）を超えると、電子デバイス１０はビット誤りを生じる。したがって、電子デバイス１０がビット誤りを生じないための条件は次の式（３０）で与えられる。
【数３０】
2005181325.tif 000032
ここで、確定ジッタにおいて、ループ帯域内のジッタによるアライメントジッタは、ループ帯域外のジッタによるアライメント・ジッタに比べ無視できる程度に十分小さい（式（２３））と仮定した。
【００５６】
本実施形態に係る試験装置及び試験方法においては、式（２９）を満たすように、サイン波ジッタにおける複数の周波数成分のそれぞれのサイン波の振幅、及び、確定ジッタの振幅を決定する。そして、決定したサイン波ジッタ及び確定ジッタを入力データ列に印加して、電子デバイス１０がビット誤りを生じるか否かを判定する。これにより、本実施形態に係る試験装置及び試験方法によれば、ジッタ周波数fk（k = 1, 2,…,N）の何れかにおけるジッタ耐力、または、電子デバイス１０のループ帯域外におけるジッタ耐力が劣化した不良デバイスを判別することができる。
【００５７】
以上において、入力データ列に印加する確定ジッタ量と複数サイン波ジッタの各ジッタ振幅は、式（３０）を満たすように設定するが、確定ジッタの振幅とマルチトーンのサイン波ジッタ振幅を同一の値に設定してもよいし、試験すべきジッタ周波数領域（ループ帯域内またはループ帯域外）の重要度に対応して重み（weight）をつけて設定してもよい。
【００５８】
（５）アラインメントジッタのしきい値の決定方法
電子デバイス１０の良否判定の基準となるしきい値Δth,PPは、最悪ケースのアラインメント・ジッタから0.5 UIPPと設定してもよく、良品の電子デバイス１０のジッタ耐力の下限値から求めてもよい。また、電子デバイス１０のジッタ耐力の典型値から求めてもよく、電子デバイス１０の試験仕様、たとえば、SDHデバイスに対するITU-T G.958試験仕様、に規定されているジッタ耐力の仕様値から求めてもよく、試験を行う者が設定してもよい。
【００５９】
（６）ランダムジッタ
電子デバイス１０のループ帯域外のランダムジッタは、式（１９）と同様に確定ジッタとして扱える。また、電子デバイス１０のループ帯域内のランダムジッタは、式（１５）と同様にマルチトーンのサイン波ジッタとして扱える。
【００６０】
図８は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、電子デバイス１０のジッタ耐力を試験する装置であって、パターン発生器１０２、確定ジッタ印加手段１０４、ジッタ量制御手段１０６、及び判定手段１０８を備える。電子デバイス１０は、例えばシリアル通信デバイスやシリアルＩ／Ｏデバイスである。また、電子デバイス１０は、これらのデバイスには限定されない。例えばこれらのデバイスの他に、電子回路や電子回路を含むシステム等であってもよい。
【００６１】
パターン発生器１０２は、電子デバイス１０に供給するための入力信号（入力データ列）を生成する。確定ジッタ印加手段１０４は、パターン発生器１０２が生成した入力信号を受け取り、入力信号に振幅変調成分を生じさせずに確定ジッタを印加して、電子デバイス１０に供給する。確定ジッタとは、例えば入力信号の信号パターンに依存するジッタである。
【００６２】
例えば、確定ジッタ印加手段１０４は、入力信号を通過させることにより、入力信号に確定ジッタを印加する１次フィルタであってよい。当該１次フィルタは、例えばＲＣフィルタである。この場合、１次フィルタにおける抵抗成分及び容量成分は、可変であることが好ましい。
【００６３】
また、確定ジッタ印加手段１０４は、入力信号を通過させることにより、確定ジッタを印加するケーブルを有していてもよい。この場合、確定ジッタ印加手段１０４は、並列に設けられ、異なる長さの複数のケーブルを有することが好ましい。また、確定ジッタ印加手段１０４は、入力信号の振幅変調成分を除去するリミッティングアンプを有していてもよい。当該リミッティングアンプは、図２において説明したリミッティングアンプ２１４と同一の機能及び構成を有してよい。当該リミッティングアンプにおける振幅制限値は、印加するべき確定ジッタの大きさに基づいて、予め定められていることが好ましい。
【００６４】
ジッタ量制御手段１０６は、確定ジッタ印加手段１０４が発生して入力信号に印加する確定ジッタの大きさを制御する。例えば、確定ジッタ印加手段１０４が１次フィルタを用いて確定ジッタを発生する場合、ジッタ量制御手段１０６は、１次フィルタの抵抗成分及び容量成分の大きさを制御することにより、印加される確定ジッタの大きさを制御する。
また、確定ジッタ印加手段１０４が複数のケーブルを有する場合、ジッタ量制御手段１０６は、いずれのケーブルに入力信号を通過させるかを選択することにより、ケーブルにより発生される確定ジッタの大きさを制御する。
【００６５】
そして、判定手段１０８は、入力信号に応じて電子デバイス１０が出力信号のビット誤りを検出することにより、電子デバイス１０の良否を判定する。このとき、判定手段１０８は、出力信号と比較するべき期待値信号をパターン発生器１０２から受け取り、出力信号と期待値信号とのビットを比較することにより、ビット誤りを検出する。
【００６６】
このようなビット誤りの検出を、印加する確定ジッタの大きさ毎に行うことにより、電子デバイス１０のジッタ耐力を測定することができる。即ち、ジッタ量制御手段１０６は、確定ジッタの大きさを徐々に変化させ、判定手段１０８は、ジッタ量制御手段１０６が変化させた確定ジッタの大きさ毎に、出力信号のビット誤りを検出する。そして、電子デバイス１０のジッタ耐力の仕様値等と、測定したジッタ耐力とを比較することにより、電子デバイス１０の良否を判定する。また、試験装置１００は、電子デバイス１０のジッタ耐力の仕様値の近傍のみを測定してもよい。
【００６７】
図９は、フィルタのステップ応答の一例を示す図である。図９（ａ）は、１次フィルタのステップ応答を示し、図９（ｂ）は、２次フィルタのステップ応答を示す。確定ジッタ印加手段１０４が１次フィルタを用いて確定ジッタを発生する場合、当該１次フィルタのステップ応答は、図９（ａ）のようになる。図９（ａ）に示すように１次フィルタのステップ応答は、滑らかに増加する特性であるため、図３において説明したような振幅変調が生じない。このため、１次フィルタにより確定ジッタを発生した場合、振幅変調によるビット誤りは検出されず、ジッタのみによるビット誤りを検出することができる。
【００６８】
これに対し、２次フィルタにより入力信号に確定ジッタを印加する場合、２次フィルタのステップ応答は図９（ｂ）に示したようになるため、図３において説明したような振幅変調が生じてしまう。このため、振幅変調によるビット誤りが検出され、電子デバイス１０のジッタ耐力を精度よく検出できない場合がある。本例における試験装置１００は、１次フィルタを用いて確定ジッタを発生するため、電子デバイス１０のジッタ耐力を精度よく検出することができる。
【００６９】
また、電子デバイス１０に含まれるＰＬＬ等のクロック再生回路のループ帯域外のジッタ耐力を試験する場合、クロック再生回路のループフィルタのカットオフ周波数より高い周波数成分を有するジッタを入力信号に印加する必要がある。例えば、2.5Gbpsの通信デバイスのクロック再生回路に用いられているループフィルタのカットオフ周波数は、1MHz以上の周波数範囲であるが、ケーブルを用いてジッタを発生することにより、当該カットオフ周波数より十分高い周波数成分を有するジッタを発生することができる。
【００７０】
図１０は、電子デバイス１０を試験する試験方法の一例を示すフローチャートである。当該試験方法は、図８に関連して説明した試験装置１００を用いて行ってよい。まず、確定ジッタ印加段階Ｓ３０２において、入力信号に確定ジッタを印加する。Ｓ３０２では、確定ジッタ印加手段１０４を用いて、入力信号に振幅変調成分を生じさせずに確定ジッタを印加する。このとき、確定ジッタ印加手段１０４により発生する確定ジッタの大きさは、ジッタ量制御段階Ｓ３０４において、ジッタ量制御手段１０６によって制御される。そして、判定段階Ｓ３０６において、入力信号に応じて電子デバイス１０が出力する出力信号に基づいて、電子デバイス１０の良否を判定する。
【００７１】
以上において、ジッタ量制御手段１０６は、入力信号と、電子デバイス１０により入力信号から再生される再生クロック信号との間のアラインメントジッタのピークトゥピーク値のしきい値に基づいて、確定ジッタの大きさを決定する。より具体的には、ジッタ量制御手段１０６は、式（２２）又は（２５）を満たすように確定ジッタのピークツゥピーク値を決定する。そして、ジッタ量制御段階Ｓ３０４において、ジッタ量制御手段１０６は、以上により決定した値を振幅とする確定ジッタを入力信号に印加するように、確定ジッタ印加手段１０４を調整する。
【００７２】
ここで、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPは、本実施形態に係る試験装置及び試験方法の原理（５）に示した方法により設定してよい。またジッタ量制御手段１０６は、良品の電子デバイス１０について試験装置１００により測定したアラインメントジッタのピークトゥピーク値、又は、複数の良品の電子デバイス１０について試験装置１００により測定したアラインメントジッタの最小値をしきい値Δth,PPとして用いてもよく、これに代えて、複数の電子デバイス１０について試験装置１００により測定したアラインメントジッタの統計値、すなわち例えばアラインメントジッタの平均値及び分散等に基づいて、しきい値Δth,PPを定めてもよい。
【００７３】
図１１は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、図８において説明した試験装置１００の構成に加え、サイン波ジッタ印加手段１１０を更に備える。図１１において図８と同一の符号を付した構成要素は、以下に説明する点を除いて図８に関連して説明した構成要素と同一の構成及び機能を有する。
【００７４】
サイン波ジッタ印加手段１１０は、パターン発生器１０２が生成する入力信号に、サイン波ジッタを印加する。例えば、サイン波ジッタ印加手段１１０は、パターン発生器１０２が入力信号を生成するために用いるクロックの位相を、サイン波を用いて変調することにより、サイン波ジッタを発生する。このとき、サイン波ジッタ印加手段１１０は、単一の周波数成分を有するサイン波ジッタを発生してよく、また複数の周波数成分を有するサイン波ジッタを発生してもよい。
【００７５】
ジッタ量制御手段１０６は、確定ジッタ印加手段１０４が入力信号に印加する確定ジッタの大きさに加えて、サイン波ジッタ印加手段１１０が入力信号に印加するサイン波ジッタの大きさを更に制御する。本例における試験装置１００によれば、入力信号に対し、確定ジッタ及びサイン波ジッタを有する予め定められた大きさのジッタを印加することができる。
【００７６】
図１２は、電子デバイス１０を試験する試験方法の他の例を示すフローチャートである。本例における試験方法は、図１０において説明した試験方法に加えて、サイン波ジッタ印加段階Ｓ３０８を更に有する。サイン波ジッタ印加段階Ｓ３０８は、図１１において説明したサイン波ジッタ印加手段１１０を用いて、入力信号にサイン波ジッタを印加する。そして、Ｓ３０２〜Ｓ３０６の処理を行うことにより、電子デバイス１０の良否を判定する。
【００７７】
以上において、ジッタ量制御手段１０６は、入力信号及び電子デバイス１０により入力信号から再生される再生クロック信号の間のアラインメントジッタのピークトゥピーク値のしきい値と、良品の電子デバイス１０におけるジッタ伝達関数とに基づいて、サイン波ジッタの大きさを更に決定する。以下に、確定ジッタ及びサイン波ジッタの大きさの決定方法を示す。
【００７８】
（１）確定ジッタ及びサイン波ジッタの決定方法１
本実施形態に係る試験装置及び試験方法の原理（４−１）に示したサイン波ジッタ及び（４−３）に示した確定ジッタを発生する場合、ジッタ量制御手段１０６は、これらの大きさを以下に例示する方法により決定する。
【００７９】
まずジッタ量制御手段１０６には、入力信号に発生すべきジッタの大きさのうち、サイン波ジッタの比率を示すサイン波ジッタ比率、及び、確定ジッタの比率を示す確定ジッタ比率が予め設定される。
【００８０】
そして、ジッタ量制御手段１０６は、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPにサイン波ジッタ比率を乗じたサイン波ジッタしきい値と、良品の電子デバイス１０におけるジッタ伝達関数とに基づいて、サイン波ジッタの大きさを決定する。すなわち例えばジッタ量制御手段１０６は、式（１４）におけるしきい値Δth,PPをサイン波ジッタしきい値に置き換えて式（１４）を満たす振幅Aを算出することにより、サイン波ジッタの大きさを決定してよい。
【００８１】
また、ジッタ量制御手段１０６は、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPからサイン波ジッタしきい値を減じた確定ジッタしきい値と、ジッタ伝達関数とに基づいて、確定ジッタの大きさを決定する。すなわち例えば、ジッタ量制御手段１０６は、式（２２）又は（２５）におけるしきい値Δth,PPを確定ジッタしきい値に置き換えて、確定ジッタの大きさを決定してよい。なお、以上に示した確定ジッタしきい値は、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPに確定ジッタ比率を乗じた値となる。
【００８２】
（２）確定ジッタ及びサイン波ジッタの決定方法２
本実施形態に係る試験装置及び試験方法の原理（４−４）に示したサイン波ジッタ及び確定ジッタを発生する場合、ジッタ量制御手段１０６は、アラインメントジッタのピークトゥピーク値のしきい値と、ジッタ伝達関数とに基づいて、サイン波ジッタが有する複数の周波数成分のそれぞれの大きさを決定する。すなわちジッタ量制御手段１０６は、これらの大きさを以下に例示する方法により決定する。
【００８３】
まずジッタ量制御手段１０６には、入力信号に印加すべきジッタの大きさのうち、サイン波ジッタの比率を示すサイン波ジッタ比率、及び、確定ジッタの比率を示す確定ジッタ比率が予め設定される。ここで、サイン波ジッタ比率は、マルチトーンのサイン波ジッタが有すべき複数の周波数成分のそれぞれについて、当該周波数成分の比率を示す、予め定められた周波数成分比率の合計値として設定される。
【００８４】
そして、ジッタ量制御手段１０６は、複数の周波数成分のそれぞれについて、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPに当該周波数成分について予め定められた周波数成分比率を乗じた周波数成分しきい値と、良品の電子デバイス１０におけるジッタ伝達関数とに基づいて、サイン波ジッタの当該周波数成分についての大きさを決定する。すなわち例えば、ジッタ量制御手段１０６は、式（１８）におけるしきい値Δth,PPがサイン波ジッタしきい値となるように、複数の周波数成分のそれぞれについての振幅Akを算出することにより、複数の周波数成分を有するサイン波ジッタの大きさを決定してよい。
【００８５】
また、ジッタ量制御手段１０６は、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPから周波数成分しきい値の合計値、すなわちサイン波ジッタしきい値、を減じた確定ジッタしきい値に基づいて、確定ジッタの大きさを決定する。すなわち例えば、ジッタ量制御手段１０６は、式（２２）又は（２５）におけるしきい値Δth,PPを確定ジッタしきい値に置き換えて、確定ジッタの大きさを決定してよい。なお、以上に示した確定ジッタしきい値は、アラインメントジッタのピークトゥピーク値のしきい値Δth,PPに確定ジッタ比率を乗じた値となる。
【００８６】
以上の処理により、ジッタ量制御手段１０６は、式（３０）を満たすようなサイン波ジッタ及び確定ジッタの大きさを求めることができる。以上の（１）及び（２）においてジッタの大きさを決定するために用いるジッタ伝達関数を求めるために、試験装置１００は、ジッタ伝達関数推定部を有してもよい。ジッタ伝達関数推定部は、入力信号のタイミングジッタ系列と、良品の電子デバイス１０により入力信号から再生された再生クロック信号のタイミングジッタ系列とに基づいて式（６）（７）（８）、又は、式（９）に例示した計算を行って、良品の電子デバイス１０におけるジッタ伝達関数を導出する。ここで、ジッタ伝達関数推定部は、複数の良品の電子デバイス１０について測定したジッタ伝達関数の統計値に基づいて、ジッタ量制御手段１０６が用いるジッタ伝達関数を定めてもよい。
【００８７】
また、図８から図１２において、電子デバイス１０の入力及び出力を１つとして説明したが、電子デバイス１０が多入力多出力のデバイスである場合、試験装置１００は、複数の入出力に対応して、パターン発生器１０２、確定ジッタ印加手段１０４、ジッタ量制御手段１０６、サイン波ジッタ印加手段１１０、及び判定手段１０８をそれぞれ複数備えていてもよい。また、図８及び図１１において、パターン発生器１０２は、試験装置１００の外部に設けられてもよい。
【００８８】
図１３は、試験装置１００の構成の他の例を示す図である。図１３に示した試験装置１００は、図８に示したパターン発生器１０２が生成する入力信号に代えて、送信側電子デバイス１１（Transmitter(DUT)）が生成した信号を受信側電子デバイス１２（Receiver(DUT)）への入力信号として用いる。図１３において図８と同一の符号を付した構成要素は、以下に説明する点を除いて図８に関連して説明した構成要素と同一の構成及び機能を有する。
【００８９】
本実施形態に係る試験装置１００は、確定ジッタ印加手段１０４と、ジッタ量制御手段１０６と、判定手段１０８とを備える。確定ジッタ印加手段１０４は、送信側電子デバイス１１により生成され受信側電子デバイス１２に対して送信された信号を入力信号として、当該入力信号に振幅変調成分を生じさせずに確定ジッタを印加する。ジッタ量制御手段１０６は、図８に示したジッタ量制御手段１０６と同様にして、確定ジッタ印加手段１０４が入力信号に印加する確定ジッタの大きさを制御する。本実施形態に係る試験装置１００による試験方法は、Ｓ３０２において確定ジッタ印加手段１０４が、送信側電子デバイス１１から入力された入力信号に対して確定ジッタを印加する点、及び、Ｓ３０６において判定手段１０８が、受信側電子デバイス１２から出力された出力信号に基づいて送信側電子デバイス１１及び受信側電子デバイス１２の良否を判定する点を除き、図１０と同様である。
【００９０】
図１３に示した試験装置１００は、送信側電子デバイス１１から入力される入力信号に対し、サイン波ジッタを印加するサイン波ジッタ印加手段１１０を更に備えてもよい。この場合における試験装置１００による試験方法は、送信側電子デバイス１１から複数の信号を送信させて、これらの信号のそれぞれに対してサイン波ジッタ印加手段１１０及び確定ジッタ印加手段１０４によりジッタを印加し受信側電子デバイス１２へ入力する点、及び、これらの複数の信号に対する複数の出力信号に基づいて送信側電子デバイス１１及び受信側電子デバイス１２の良否を判定する点を除き、図１２と同様である。
【００９１】
図１４は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、基準クロック発生器２０が発生する基準クロック信号に基づいて動作する送信側電子デバイス１１及び受信側電子デバイス１２を試験する。ここで受信側電子デバイス１２は、送信側電子デバイス１１により発生されたデータ信号（入力信号）及び基準クロック信号を入力し、基準クロック信号に基づいて入力信号をサンプリングする。
試験装置１００は、図１３において説明した試験装置１００の構成に加え、位相シフタ１１２を備える。位相シフタ１１２は、基準クロック発生器２０により発生された基準クロック信号の位相をシフトし、送信側電子デバイス１１に対して入力される基準クロック信号と、受信側電子デバイス１２に対して入力される基準クロック信号との間に予め定められた静的な位相差を与える。この位相差を用いることにより、試験装置１００は、例えば送信側電子デバイス１１及び受信側電子デバイス１２の仕様により許容された範囲で基準クロック信号の位相誤差を送信側電子デバイス１１及び受信側電子デバイス１２に与えた状態で試験を行うことができる。
【００９２】
図１５は、電子デバイス１０を試験する試験方法の他の例を示すフローチャートである。本例における試験方法は、図１０において説明した試験方法に加えて、位相シフト段階Ｓ３１０を更に有する。位相シフト段階Ｓ３１０は、図１４において説明した位相シフタ１１２を用いて、基準クロック発生器２０により発生された基準クロック信号の位相をシフトする。そして、本実施形態に係る試験装置１００による試験方法は、Ｓ３０２において確定ジッタ印加手段１０４が、送信側電子デバイス１１から入力された入力信号に対して確定ジッタを印加する点、受信側電子デバイス１２が、位相シフタ１１２から入力した基準クロック信号に基づいて入力信号をサンプリングする点、及び、Ｓ３０６において判定手段１０８が、受信側電子デバイス１２から出力された出力信号に基づいて送信側電子デバイス１１及び受信側電子デバイス１２の良否を判定する点を除き、図１０と同様である。
【００９３】
なお、図１４に示した試験装置１００は、送信側電子デバイス１１から入力される入力信号に対し、サイン波ジッタを印加するサイン波ジッタ印加手段１１０を更に備えてもよい。この場合における試験装置１００による試験方法は、位相シフト段階Ｓ３１０により受信側電子デバイス１２に供給する基準クロック信号の位相をシフトする点、送信側電子デバイス１１から複数の信号を送信させて、これらの信号のそれぞれに対してサイン波ジッタ印加手段１１０及び確定ジッタ印加手段１０４によりジッタを印加し受信側電子デバイス１２へ入力する点、及び、これらの複数の信号に対する複数の出力信号に基づいて送信側電子デバイス１１及び受信側電子デバイス１２の良否を判定する点を除き、図１２と同様である。
【００９４】
図１６は、本発明の実施形態に係る試験方法による電子デバイス１０の試験結果の一例を示す。本図において電子デバイス１０は、一例として2.5 Gbpsデシリアライザであり、90 kHz、800 kHz、7 MHz（３トーン）の同一振幅のサイン波ジッタ及び確定ジッタをデシリアライザの入力信号に印加して、デシリアライザがビット誤りを生じる最小の３トーンサイン波ジッタの振幅を測定した。確定ジッタは、ケーブルとリミッティングアンプをもちいて発生し、ケーブル長を0.7 mから20 mまで変化させて確定ジッタ量を変化させた。
サイン波ジッタの振幅が一定のとき、３トーンサイン波ジッタの振幅をA3-toneとすると、式（１５）における各サイン波ジッタの振幅Akは、Ak = A3-tone/3であらわされる。したがって、式（３０）は、以下の式（３１）に変形することができる。
【数３１】
2005181325.tif 000033
ここで、アライメント・ジッタのピークツゥピーク値がしきい値Δth,PP（例えば0.5 UIPP）を超えるとビット誤りが生じるので、ビット誤りを生じる最小の３トーンサイン波ジッタの振幅A3-toneは次の式（３２）で与えられる。
【数３２】
2005181325.tif 000034
【００９５】
図１６に示すように、確定ジッタを変化させたとき、式（３２）でもとめた値はビット誤り率試験システム（BERTS）で測定した結果とほぼ一致する。本実施形態に係る試験装置および試験方法によれば、ケーブルやフィルタ等で構成可能な確定ジッタ源のみをもちいて被試験デバイスの良否判定を行うことができ、ジッタ源の装置コストを最小にできるため、デバイスの試験コストを大幅に削減できる。
【００９６】
また、本実施形態に係る試験装置および試験方法は、被試験デバイスの出力にビット誤りが生じるか否かを判定することにより、非常に時間のかかるビット誤り率の測定を不要とできるため、非常に高速なデバイス試験を実現できる。
【００９７】
また、本実施形態に係る試験装置および試験方法によれば、被試験デバイスの入力データ列にマルチトーンのサイン波ジッタと確定ジッタをあたえ、被試験デバイスの出力にビット誤りが生じるか否かを判定することにより、複数サイン波のジッタ周波数または被試験デバイスのループ帯域外の何れかにおける少なくともひとつのパラメトリックな欠陥を同時に試験することができるため、非常に高速なデバイス試験を実現できる。
【００９８】
さらに、本実施形態に係る試験装置および試験方法は、最悪条件における試験ではなく、被試験デバイスが使用される実環境に対応した試験を提供できるため、デバイス試験の信頼性、すなわち、試験結果と実動作環境における不良の相関を向上することができる。
【００９９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【０１００】
例えば図１１に示した試験装置１００は、確定ジッタ印加手段１０４を有さず、サイン波ジッタ印加手段１１０によりサイン波ジッタが印加された入力信号をパターン発生器１０２から電子デバイス１０に印加する構成を採ってもよい。この場合、ジッタ量制御手段１０６は、本実施形態に係る試験装置及び試験方法の原理（４−１）又は（４−２）に示した方法により、サイン波ジッタの大きさを決定してよい。
【産業上の利用可能性】
【０１０１】
以上から明らかなように、本発明によれば電子デバイスのジッタ耐力を精度よく試験することができる。
【図面の簡単な説明】
【０１０２】
【図１】従来のジッタ耐力の測定を説明する図である。
【図２】入力信号にジッタを印加するための従来のジッタ印加装置２００の構成を示す図である。
【図３】リミッティングアンプ２１４の動作を説明する図である。図３（ａ）は、入力信号を示し、図３（ｂ）は、リミッティングアンプ２１４が出力する信号を示し、図３（ｃ）は、振幅変調成分を有さない入力信号を示す。
【図４】本発明の実施形態に係る電子デバイス１０の構成の一例を示す図である。図４（ａ）は、電子デバイス１０の構成の第１の例を示す。図４（ｂ）は、電子デバイス１０の構成の第２の例を示す。
【図５】最悪ケースのアラインメントジッタを模式的に示す図である。
【図６】電子デバイス１０のジッタ伝達関数の一例を示す図である。
【図７】ケーブルを伝送した入力信号のスペクトルの一例を示す図である。
【図８】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図９】フィルタのステップ応答の一例を示す図である。図９（ａ）は、１次フィルタのステップ応答を示し、図９（ｂ）は、２次フィルタのステップ応答を示す。
【図１０】電子デバイス１０を試験する試験方法の一例を示すフローチャートである。
【図１１】試験装置１００の構成の他の例を示す図である。
【図１２】電子デバイス１０を試験する試験方法の他の例を示すフローチャートである。
【図１３】試験装置１００の構成の他の例を示す図である。
【図１４】試験装置１００の構成の他の例を示す図である。
【図１５】電子デバイス１０を試験する試験方法の他の例を示すフローチャートである。
【図１６】本発明の実施形態に係る試験方法による電子デバイス１０の試験結果の一例を示す図である。
【符号の説明】
【０１０３】
１０・・・電子デバイス、４１・・・クロック再生回路、４２・・・ビットサンプラ、４３・・・クロック分周回路、４４・・・デマルチプレクサ、４６・・・位相アライメント手段、１００・・・試験装置、１０２・・・パターン発生器、１０４・・・確定ジッタ印加手段、１０６・・・ジッタ量制御手段、１０８・・・判定手段、１１０・・・サイン波ジッタ印加手段、１１２・・・位相シフタ、２００・・・ジッタ印加装置、２０２・・・パターン発生器、２０６・・・サイン波ジッタソース、２０８・・・確定ジッタソース、２１２・・・ランダムジッタソース、２１４・・・リミッティングアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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